(57)【要約】【課題】  パルサに対応しつつ送信、受信での遅延回路の共用を行う構成において、パルス幅の変動を抑制しつつ、送信パルス波形論理信号を遅延させる。【解決手段】  超音波振動子を用いた送受信方法であって、アナログ信号を遅延させることが可能な遅延回路をＮ個用意するものである。送信時には、Ｎｂｉｔ幅のパルス波形論理信号をＮ個の前記遅延回路でそれぞれ遅延させ、遅延させたパルス波形論理信号に基づいてパルサを制御し、パルサから出力される駆動信号で超音波振動子を駆動して、超音波を送信する。受信時には、超音波振動子で得られる受信信号を、Ｎ個の遅延回路少なくとも一つで遅延させることにより、送信と受信で遅延回路を共用する。【選択図】図５
2018121807.tif 000002
【特許請求の範囲】
【請求項１】
超音波振動子を用いた送受信方法であって、
アナログ信号を遅延させることが可能な遅延回路をＮ個用意し、
送信時には、
Ｎｂｉｔ幅のパルス波形論理信号をＮ個の前記遅延回路でそれぞれ遅延させ、
遅延させた前記パルス波形論理信号に基づいてパルサを制御し、
前記パルサから出力される駆動信号で前記超音波振動子を駆動して、超音波を送信し、
受信時には、
前記超音波振動子で得られる受信信号を、前記Ｎ個の遅延回路少なくとも一つで遅延させることにより、
送信と受信で遅延回路を共用することを特徴とする、
超音波振動子を用いた送受信方法。
【請求項２】
前記遅延回路により遅延させた前記パルス波形論理信号を閾値と比較して、論理０または１を判定することを特徴とする、
請求項１記載の超音波振動子を用いた送受信方法。
【請求項３】
前記遅延回路は差動回路であり、前記パルス波形論理信号の正論理の信号と論理反転した信号を差動信号として入力し、
遅延された前記差動信号を差動出力として取り出し、
前記差動出力を比較することで論理０または１を判定することを特徴とする、
請求項１記載の超音波振動子を用いた送受信方法。
【請求項４】
前記遅延回路は、キャパシタにアナログ電圧を書き込んで保持し、所定時間後に読み出すことでアナログ信号を遅延させることを特徴とする、
請求項１記載の超音波振動子を用いた送受信方法。
【請求項５】
送信時には、
Ｎ個の前記遅延回路を構成するキャパシタを遅延回路ごとに独立に制御して、Ｎｂｉｔ幅のパルス波形論理信号を遅延させ、
受信時には、
一つの前記遅延回路を構成するキャパシタと、他の前記遅延回路を構成するキャパシタとを並列接続することにより、複数の遅延回路を一つの遅延回路として用いて、前記受信信号を遅延させることを特徴とする、
請求項４記載の超音波振動子を用いた送受信方法。
【請求項６】
前記遅延回路は差動回路であり、前記パルス波形論理信号の正論理の信号と論理反転した信号を差動信号として入力し、
遅延された前記差動信号を差動出力として取り出し、
前記差動出力を比較することで論理０または１を判定することを特徴とする、
請求項５記載の超音波振動子を用いた送受信方法。
【請求項７】
前記遅延回路は出力バッファを持ち、
前記出力バッファにより受信時には低インピーダンスの出力を実現し、送信時にはこの出力バッファを前記差動出力の比較のための比較器として用いることで、論理０または１を判定することを特徴とする、
請求項６記載の超音波振動子を用いた送受信方法。
【請求項８】
パルサから少なくとも３つのレベルを持つ駆動信号を生成し、前記駆動信号により振動子を駆動する超音波探触子であって、
前記パルサを制御するために、少なくとも第１のデジタル論理信号と第２のデジタル論理信号を含む波形制御信号を出力する波形制御信号源と、
前記第１のデジタル論理信号を遅延させる第１の遅延回路と、
前記第２のデジタル論理信号を遅延させる第２の遅延回路と、
を備える超音波探触子。
【請求項９】
前記振動子に接続される受信回路と、
前記波形制御信号および前記受信回路の出力信号を入力とする切り替え回路を備え、
前記切り替え回路は、
送信時には、前記第１のデジタル論理信号を前記第１の遅延回路に入力するとともに前記第２のデジタル論理信号を前記第２の遅延回路に入力し、
受信時には、前記受信回路の出力を前記第１の遅延回路および前記第２の遅延回路の少なくとも１つに入力する、
請求項８記載の超音波探触子。
【請求項１０】
前記第１の遅延回路および前記第２の遅延回路はアナログ遅延回路であり、
該アナログ遅延回路は、
入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである、
請求項８記載の超音波探触子。
【請求項１１】
前記第１の遅延回路の前記キャパシタと、前記第２の遅延回路の前記キャパシタを並列接続するためのスイッチを備え、
送信時には、前記スイッチにより前記並列接続を解除し、前記第１の遅延回路の前記キャパシタと、前記第２の遅延回路の前記キャパシタを、別々の電荷量を保持する独立のキャパシタとして用い、
受信時には、前記スイッチにより前記並列接続を実行し、前記第１の遅延回路の前記キャパシタと、前記第２の遅延回路の前記キャパシタを一つのキャパシタとして用いる、
請求項１０記載の超音波探触子。
【請求項１２】
前記アナログ遅延回路は差動回路であり、入力信号の正論理の信号と論理反転した信号を差動信号として入力し、差動出力を出力し、
前記差動出力を入力とするオペアンプを備え、
前記オペアンプは受信時には、
非反転入力にコモン電圧を、反転入力に前記差動出力の一方を、出力に前記差動出力の他方を接続し、出力バッファとして動作させ、
前記オペアンプは送信時には、
非反転入力に前記差動出力の一方を、反転入力に前記差動出力の他方を接続し、前記差動出力を比較する、
請求項１０記載の超音波探触子。
【請求項１３】
超音波探触子と装置本体からなる超音波診断装置であって、
前記超音波探触子は、
パルサから少なくとも３つのレベルを持つ駆動信号を生成し、前記駆動信号により振動子を駆動する超音波探触子であって、
前記パルサを制御するために、少なくとも第１のデジタル論理信号と第２のデジタル論理信号を含む波形制御信号を出力する波形制御信号源と、
前記第１のデジタル論理信号を遅延させる第１の遅延回路と、
前記第２のデジタル論理信号を遅延させる第２の遅延回路と、を備える、
超音波診断装置。
【請求項１４】
前記パルサ、前記振動子、前記第１の遅延回路、および前記第２の遅延回路の組を複数備え、
前記振動子から得られた受信信号を前記第１の遅延回路および前記第２の遅延回路の少なくとも一つに入力するための切り替えスイッチと、
遅延させた複数の前記受信信号を加算する加算器と、
前記加算器で加算した信号を前記装置本体に送信するケーブルと、を備える、
請求項１３記載の超音波診断装置。
【請求項１５】
前記第１の遅延回路および前記第２の遅延回路は、それぞれが、入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものであり、
前記第１のデジタル論理信号および前記第２のデジタル論理信号は、前記第１の遅延回路および前記第２の遅延回路にそれぞれ独立に入力され、
前記受信信号は、前記第１の遅延回路のキャパシタと、前記第２の遅延回路のキャパシタを並列接続して形成される受信用遅延回路に入力される、
請求項１４記載の超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波診断装置の構成要素である超音波探触子に関し、超音波探触子の各振動子への送信信号及び、各振動子からの受信信号を遅延させる技術に関するものである。
【背景技術】
【０００２】
超音波診断装置は人体に非侵襲で安全性の高い医療診断機器であり、Ｘ線診断装置、ＭＲＩ（Ｍａｇｎｅｔｉｃ  Ｒｅｓｏｎａｎｃｅ  Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波探触子を体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置であることから、今日の医療において重要な役割を果たしている。
【０００３】
超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧の駆動信号を供給することで、超音波を被検体内に送信する。そして、被検体内において生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。
【０００４】
具体的には、送信においては、複数の振動子に独立な遅延を与えて振動子を駆動することで音響パルスをフォーカスし、超音波のビームフォーミングおよびビーム走査を行う。受信においては、生体内の反射点から各振動子への距離の違いを補償するため、複数の振動子に独立な遅延を与えて信号の位相をコヒーレントにそろえ、これを加算するという整相処理を行う。このように、アナログ信号の遅延は超音波診断装置において必須の信号処理となっている。
【０００５】
近年、３次元立体画像を得られる超音波診断装置が開発されてきており、３次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることが出来る。３次元の撮像のためには、超音波探触子内の振動子を、従来の１次元配列から２次元配列、すなわち２Ｄアレイとする必要があり、振動子数が従来の超音波探触子に対して２乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を２乗で増やすことは困難であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。このような超音波探触子内での整相加算を実現するには、送受信と整相加算の機能をビームフォーマーＩＣとして実現し、ＩＣ内に振動子毎に送受信回路を配置して、振動子と電気的に１対１で接続する必要がある。
【０００６】
以上のように、２Ｄアレイ超音波探触子においては、整相加算を行うＩＣを探触子内に搭載する必要があり、数千から１万以上の送受信回路がＩＣに搭載される。振動子とＩＣ内送受信回路は一対一で接続され、振動子ピッチ、すなわち振動子１チャネル（１ｃｈ）と対応する送受信回路のピッチは、超音波グレーティングの制約から決まる。すなわち、超音波の周波数と振動子ピッチから回折により虚像を生成するグレーティングローブがある角度方向に生成し得るが、これが走査角の範囲内で生成しない条件となるよう、送受信回路のピッチを所定の寸法に収める必要がある。このように送受信回路の小面積化が２Ｄアレイ超音波探触子においては重要な課題となる。
【０００７】
さらに、探触子は体表に直接接触するので発熱を抑える必要があり、ＩＣの低消費電力化は重要な課題である。
【０００８】
振動子１ｃｈと対応する送受信回路の面積を低減するには、遅延回路を送信回路と受信回路で共用することが効果的である。超音波Ｂモード画像の撮像においては、送信を行ってから受信に切り替えて信号処理を行うため、送信の遅延制御を行った後に受信の遅延制御を行うことで、同一の１ｃｈ内遅延回路を送信と受信で時分割に共用することが可能である。遅延回路を送信回路と受信回路で共用する点については、例えば特許文献１に開示がある。
【０００９】
また、ＩＣの低消費電力化のためには、送信回路にパルサを用いるのが効果的である。送信回路には、波形を線形に増幅して振動子を駆動するリニア増幅器と、複数レベルの電圧、例えば正電圧、負電圧、ＧＮＤの３レベルの電圧のパルスを生成して振動子を駆動するパルサがある。リニア増幅器は任意の波形を生成可能であるが、定常バイアス電流を必要とし、消費電力が大きい。一方パルサではトランジスタ寄生容量の充放電電流のみが流れるため、波形は多値電圧レベルから成るパルスしか生成できないものの、低消費電力動作を実現できる。パルサの入力信号は、アナログ電圧ではなくどの電圧レベルを出力するかを決める論理信号となる。超音波診断装置へのパルサの使用については、例えば特許文献２に開示がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ＷＯ  ２０１６／１５２３７５  Ａ１
【特許文献２】特開２０１４−２８０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
低消費電力かつ送受信回路の面積低減を図るためには、送信回路としてパルサを用いつつ、遅延回路を送信と受信で共用することがひとつの解である。そこで、本発明者らは送信回路としてパルサを用いつつ、遅延回路を送信と受信で共用する構成について検討を行った。
【００１２】
図１は３値パルサと振動子の一例を示す回路図である。パルサの入力は、正電圧出力信号ＰＯＳと負電圧出力信号ＮＥＧを用いて表現される２ビット幅の信号であり、ＮＯＲゲートを用いて入力に応じて３値の出力を得、振動子ＥＬを駆動する。振動子ＥＬは、送信時においては電気信号を音に変換し、受信動作においては、反射点から受信した音を電気信号に変換するトランスデューサである。
【００１３】
図２には、図１のパルサにおいて、２ビット入力と３値の出力の関係を示す。この例では、２ビット入力は３つの値を表現する。入力ＰＯＳとＮＥＧの両方がＬｏｗの場合には、スイッチＧＳがオンし他はオフとなり、振動子ＥＬはＧＮＤ（例えば０Ｖ）に接続される。入力ＰＯＳが０でＮＥＧが１の場合には、スイッチＮＳがオンし他はオフとなり、負側高電圧ＨＶＳＳが振動子ＥＬへの入力となる。入力ＰＯＳが１でＮＥＧが０の場合には、スイッチＰＳがオンし他はオフとなり、正側高電圧ＨＶＤＤが振動子ＥＬへの入力となる。この例は２ビット入力と３値の出力であるが、入力ビット幅と論理を拡張することにより、任意のｎビット入力とｍ値出力の構成が可能である。
【００１４】
図３は、本発明者らがパルサを用いつつ遅延回路を送信と受信で共用する構成の検討に際して考案した、比較例のブロック図である。図３の構成は、１つの振動子ＥＬに対応する１ｃｈの送受信回路の構成を、特に遅延回路に着目して示している。２Ｄアレイ超音波探触子では、図３の構成をアレイ状に複数備えることになる。
【００１５】
受信時は、被測定対象の反射点からの振動（音波）を振動子ＥＬで受信し、送受信スイッチＴ／Ｒ-ＳＷをオンして低雑音増幅器ＬＮＡで増幅する。増幅信号は、送受信切り替え信号Ｔｘ／Ｒｘで制御されるアナログマルチプレクサＡＭＵＸにより、遅延回路ＤＬＹに入力される。遅延回路ＤＬＹの出力ＴｘＤＬＹは、加算回路ＲｘＡＤＤＥＲへ送出される。加算回路ＲｘＡＤＤＥＲは、受信時に２Ｄアレイを構成する複数の振動子ＥＬからの受信信号を遅延させた出力を加算し、整相加算を実現するアナログ加算器である。
【００１６】
受信信号はアナログ信号であるから、遅延回路ＤＬＹはアナログ信号を処理できるアナログ遅延回路である必要がある。遅延回路を送受信で共用とするため、送信時には同じアナログ遅延回路を用いて、パルサの入力となる論理信号を遅延させる必要がある。以下では、図１および図２の例に従い、２ビット幅で３値を有する論理信号を例に説明するが、４値以上でも原理は同様に説明できる。
【００１７】
送信時には、波形メモリＴｘＲＡＭに格納される送信波形パタンのデータ（この例では２ビット幅）を、デジタル／アナログ変換器ＤＡＣでアナログ信号（この例では３値のアナログ信号）とし、アナログマルチプレクサＡＭＵＸにより、遅延回路ＤＬＹに入力する。遅延されたアナログ信号は、正の閾値ＨＶＴＨとの比較を行う比較器ＨＣと、負の閾値ＬＶＴＨとの比較を行う比較器ＬＣとによってレベル判定され、基準クロックＣＬＫでタイミングの同期をとり、３値パルサＰＵに入力される。３値パルサＰＵは入力に従って、３値の振動子駆動信号ＴＤを発生して振動子ＥＬを駆動する。送信時には、送信信号による受信回路への悪影響を避けるために、送受信スイッチＴ／Ｒ-ＳＷはオフとなる。波形メモリＴｘＲＡＭは、送信パルス波形が格納されたランダムアクセスメモリであり、波形メモリＴｘＲＡＭに格納される送信波形パタンのデータは、測定対象に応じて複数準備し、適宜選択することが可能である。
【００１８】
図３に示すように、遅延回路ＤＬＹは送受信の両方に用いる。先に述べたように、受信信号はアナログ信号であるため、遅延回路ＤＬＹはアナログ遅延回路である。このとき、パルサの２ビット入力信号のふるまいを検討する必要がある。
【００１９】
図４は、図３の回路において送信時の信号波形の状態を検討した波形図である。図１のような正側高電圧ＨＶＤＤ、負側高電圧ＨＶＳＳ、ＧＮＤの３レベルの電圧を出力可能な３値パルサを例に取ると、正側出力に対応するＰＯＳ信号と負側出力に対応するＮＥＧ信号の２ｂｉｔの信号が必要となり、送信時はこの２ｂｉｔ論理信号を遅延させる必要がある。
【００２０】
図４に示すように、図３の構成では、波形メモリＴｘＲＡＭから得られる２ビット幅の論理信号を構成する２値を持つ論理信号Ｔｘ＜１＞、Ｔｘ＜０＞を、デジタル／アナログ変換器ＤＡＣで一旦３値の矩形波波形ＤＡＣＯＵＴにする。そして、矩形波波形ＤＡＣＯＵＴを、アナログマルチプレクサＡＭＵＸで切り替えて遅延回路ＤＬＹに入力する。
【００２１】
なお、本明細書では、２値を持つ論理信号を「デジタル論理信号」という。また、２ｂｉｔのデジタル論理信号を、纏めて「Ｔｘ＜１：０＞」のように表記する場合がある。他の論理信号も同様である。
【００２２】
遅延回路ＤＬＹを通した３値波形ＴｘＤＬＹを、正の閾値ＨＶＴＨおよび負の閾値ＬＶＴＨと比較して、デジタル論理信号ＴｘＣＭＰ＜１＞およびＴｘＣＭＰ＜０＞に戻す。この論理信号を、フリップフロップにより基準クロックＣＬＫと同期してタイミングを取り直し、Ｔｘ＜１＞、Ｔｘ＜０＞を所望時間遅延させた信号ＰＯＳおよびＮＥＧを得る。なお、３値波形ＴｘＤＬＹは遅延回路ＤＬＹで所望の遅延が与えられるが、図４は波形の変化に着目して説明するため、遅延は０で示している。
【００２３】
このとき、デジタル／アナログ変換器ＤＡＣの出力ＤＡＣＯＵＴは、理想的には３値を持つ矩形波であるが、図４のタイミングチャートのように遅延回路ＤＬＹを通った波形ＴｘＤＬＹは、遅延回路ＤＬＹの有限の帯域のために立ち上がり、立ち下がりがなまった波形となる。これを閾値ＨＶＴＨおよびＬＶＴＨと比較してデジタル論理信号ＴｘＣＭＰ＜１＞、ＴｘＣＭＰ＜０＞に戻すと、本来はＴｘ＜１＞、Ｔｘ＜０＞が、例えば１クロック遅延した波形がＰＯＳ、ＮＥＧに現れるはずが、パルス幅が所望の幅からずれてしまう。図４では理想的な波形を「desired」で示す太線で表し、理想的な波形からのずれを太い矢印で示している。
【００２４】
すなわち、なまったＴｘＤＬＹ信号を閾値ＨＶＴＨ、ＬＶＴＨと比較して論理０または１を判定する際に、とくにＨＶＴＨとＬＶＴＨをまたがって遷移する際に遷移時間がクロック周期を超えてしまうと、ＴｘＣＭＰ＜１：０＞からＰＯＳ、ＮＥＧにリタイミングする際に、本来あるはずのないＰＯＳが０かつＮＥＧが０の期間が生ずる。また、パルス幅が本来のＴｘ＜１：０＞の幅から変動してしまう。
【００２５】
このようにして、パルサＰＵの入力ＰＯＳおよびＮＥＧのパルス幅がずれるため、振動子ＥＬを駆動する振動子駆動信号ＴＤのパルス幅も所望のパルス幅からずれてしまう。すなわち、正側高電圧ＨＶＤＤと、負側高電圧ＨＶＳＳのパルス幅が変わってしまう。このため、パルサＰＵは所望の中心周波数のパルスを送信できない。このとき、パルス幅の変動が生じないように、受信信号帯域以上に広帯域の遅延回路を採用することも考えられるが、回路面積や消費電力が増加してしまう。
【００２６】
そこで、パルサに対応しつつ送信、受信での遅延回路の共用を行う構成において、パルス幅の変動を抑制しつつ、送信パルス波形論理信号を遅延させることが望まれる。
【課題を解決するための手段】
【００２７】
本発明の一側面は、超音波振動子を用いた送受信方法であって、アナログ信号を遅延させることが可能な遅延回路をＮ個用意するものである。送信時には、Ｎｂｉｔ幅のパルス波形論理信号をＮ個の前記遅延回路でそれぞれ遅延させ、遅延させたパルス波形論理信号に基づいてパルサを制御し、パルサから出力される駆動信号で超音波振動子を駆動して、超音波を送信する。受信時には、超音波振動子で得られる受信信号を、Ｎ個の遅延回路少なくとも一つで遅延させることにより、送信と受信で遅延回路を共用する。
【００２８】
本発明の他の一側面は、パルサから少なくとも３つのレベルを持つ駆動信号を生成し、駆動信号により振動子を駆動する超音波探触子である。ここで、パルサを制御するために、少なくとも第１のデジタル論理信号と第２のデジタル論理信号を含む波形制御信号を出力する波形制御信号源と、第１のデジタル論理信号を遅延させる第１の遅延回路と、第２のデジタル論理信号を遅延させる第２の遅延回路と、を備える。
【００２９】
本発明の他の一側面は、超音波探触子と装置本体からなる超音波診断装置である。ここで、超音波探触子は、パルサから少なくとも３つのレベルを持つ駆動信号を生成し、駆動信号により振動子を駆動する超音波探触子であって、パルサを制御するために、少なくとも第１のデジタル論理信号と第２のデジタル論理信号を含む波形制御信号を出力する波形制御信号源と、第１のデジタル論理信号を遅延させる第１の遅延回路と、第２のデジタル論理信号を遅延させる第２の遅延回路と、を備える。
【発明の効果】
【００３０】
パルサに対応しつつ送信、受信での遅延回路の共用を行う構成において、パルス幅の変動を抑制しつつ、送信パルス波形論理信号を遅延させることができる。
【図面の簡単な説明】
【００３１】
【図１】３値パルサの一例を示す回路図。
【図２】３値パルサの２ビット入力と動作の例を示す表図。
【図３】パルサを用いて送信、受信での遅延回路の共用を行う構成の比較例を示すブロック図。
【図４】図３の比較例における送信時の信号の波形を示す波形図。
【図５】実施例１の構成を示すブロック図。
【図６】実施例１における送信時の信号の波形を示す波形図。
【図７】遅延回路の構成例を示す回路図。
【図８】遅延回路の動作タイミングを示す波形図。
【図９】実施例２の構成を示すブロック図。
【図１０】実施例２における送信時の信号の波形を示す波形図。
【図１１】実施例３の構成を示すブロック図。
【図１２】実施例４の構成を示すブロック図。
【図１３】遅延回路の他の構成例を示す回路図。
【図１４】遅延回路の動作タイミングを示す波形図。
【図１５】遅延回路の他の構成例を示す回路図。
【図１６】超音波診断装置のシステム構成を示すブロック図。
【図１７】送受信回路の構成を示すブロック図。
【発明を実施するための形態】
【００３２】
以下、実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００３３】
明細書および図面で説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００３４】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００３５】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００３６】
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
【００３７】
以下で詳細に説明される実施例の一つの概要は、アナログ信号を遅延させることが可能な遅延回路を複数、たとえばＮ個用意し、送信時にパルサを制御するＮｂｉｔ幅のパルス波形論理信号をそれぞれ遅延させる。また、送信と受信で遅延回路を共用する。また、送信時には、遅延回路により遅延させたパルス波形論理信号出力を閾値と比較して論理０または１を判定する。
【００３８】
アナログ信号を遅延させることが可能な遅延回路としては、キャパシタにアナログ電圧を書き込んで保持し、所定時間後に読み出すことでアナログ信号を遅延させる構成がある。
【００３９】
また、送信時にはＮ個のキャパシタを独立に制御してＮ個の遅延回路を実現することでＮｂｉｔ幅のパルス波形論理信号を遅延させ、受信時にはＮ個のキャパシタを並列に用いてアナログ信号を遅延させる１つの遅延回路とすることも可能である。
【００４０】
アナログ信号を遅延させることが可能な遅延回路は差動回路とすることもできる。これにパルス波形論理信号の正論理の信号と論理反転した信号を差動信号として入力し、差動出力として取り出し、差動電圧を比較することで論理０または１に戻すことができる。
【００４１】
また、アナログ信号を遅延させることが可能な遅延回路は出力バッファを持つことで受信時には低インピーダンスの出力を実現し、送信時にはこの出力バッファ回路を比較器として用いることで論理０または１の判定を行うこともできる。
【実施例１】
【００４２】
図５は第１の実施例を示すブロック図である。波形メモリＴｘＲＡＭのデータに基づく送信パルス波形の２ｂｉｔ信号Ｔｘ＜１＞、Ｔｘ＜０＞を、ともにアナログ信号を遅延させることが可能な第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ０を用いて、２ｂｉｔ幅の論理バス信号として遅延させる。このとき、アナログマルチプレクサＡＭＵＸは、信号Ｔｘ＜１＞を第１の遅延回路ＤＬＹ１に入力し、信号Ｔｘ＜０＞を第２の遅延回路ＤＬＹ０に入力する。各遅延回路への入力は、２値を持つ矩形波となる。
【００４３】
遅延回路ＤＬＹ１、ＤＬＹ０の出力のＴｘＤＬＹ＜１＞、ＴｘＤＬＹ＜０＞は論理判定用閾値ＶＴＨと比較され、デジタル論理信号ＴｘＣＭＰ＜１＞、ＴｘＣＭＰ＜０＞に戻される。デジタル論理信号ＴｘＣＭＰ＜１＞、ＴｘＣＭＰ＜０＞は、フリップフロップにより基準クロックＣＬＫと同期し、２ｂｉｔ幅の論理信号ＰＯＳ、ＮＥＧとして３値パルサＰＵに入力される。
【００４４】
図６に図５と対応するタイミングチャートを示す。第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ０を通る信号はデジタル論理信号であり、論理０または１の２値を持つ矩形波信号である。ＴｘＤＬＹ＜１：０＞は、遅延回路ＤＬＹ１、ＤＬＹ０で遅延されたデジタル論理信号であり、アナログ遅延回路の有限の帯域のために理想的な矩形波から変形した波形となる。
【００４５】
しかし、ＴｘＤＬＹ＜１：０＞のように有限の帯域の遅延回路でなまったとしても、図３、図４の３値を持つ矩形波信号の場合と異なり、２ｂｉｔ幅の送信パルス波形信号のパルス幅を遅延後も正しく復元できる。
【００４６】
すなわち、図４の３値信号ＴｘＤＬＹでは、プラスレベルからマイナスレベルへの遷移に遅延回路ＤＬＹの追従が難しかったのに比べ、図６の２値信号ＴｘＤＬＹ＜１＞とＴｘＤＬＹ＜０＞では、この大きな遷移がなくなり遅延時の波形への影響が小さい。このため、デジタル論理信号ＴｘＣＭＰ＜１＞、ＴｘＣＭＰ＜０＞、およびデジタル論理信号ＰＯＳ、ＮＥＧのパルス幅は、Ｔｘ＜１＞、Ｔｘ＜０＞のパルス幅からの変化が抑制される。このため、振動子ＥＬの振動子駆動信号ＴＤは、波形メモリＴｘＲＡＭのデータに忠実な３値波形となる。この３値の高電圧波形により、振動子から音圧を発生させる。
【００４７】
上記のように、送信パルス波形をデジタル／アナログ変換して多値レベル（３値以上）の矩形波にし、アナログ遅延回路により遅延させた後に論理信号に戻すのでなく、０または１の２値論理信号のままバスとして複数のアナログ遅延回路を通す。この構成により、パルス幅を変動させてしまうことなく、送信パルス波形論理信号を遅延させることができ、送信用の多値パルサに対応しつつ送信、受信での遅延回路の共用が可能となる。送信時には高電圧の振動子駆動信号ＴＤから受信系の低雑音増幅器ＬＮＡを保護するために、送受分離スイッチＴ／Ｒ−ＳＷはオフ状態であるのは図３の例と同様である。
【００４８】
受信時には、送受分離スイッチＴ／Ｒ−ＳＷをオンさせて、振動子ＥＬからの微弱なアナログ受信信号を低雑音増幅器ＬＮＡで増幅し、アナログマルチプレクサＡＭＵＸで低雑音増幅器ＬＮＡ出力を選択して遅延回路ＤＬＹ１（あるいはＤＬＹ０）により遅延させ、後段の受信加算器ＲｘＡＤＤＥＲに送る。この構成および動作により、パルサ対応かつ送信と受信で共用可能な遅延回路を実現する。
【００４９】
図５、図６では３値パルサの例を示したが、遅延回路の数を増やせば５値以上の多値パルサにも対応可能である。ただし面積と消費電力は増加する。また、遅延された信号ＴｘＤＬＹ＜１＞、ＴｘＤＬＹ＜０＞を比較器ＨＣ，ＬＣで論理判定用閾値ＶＴＨと比較することで０または１の論理判定を行う構成としているが、遅延回路がＶＤＤからＧＮＤの電源電圧振幅の出力を生成可能であれば、比較器は論理インバータのような単純な回路に替えることも可能である。
【００５０】
図７は、図５に示した遅延回路ＤＬＹ１またはＤＬＹ０の実現例である。遅延回路ＤＬＹ１またはＤＬＹ０は、アナログ信号を扱うアナログ遅延回路である。このようなアナログリングメモリの構成により、クロックに同期してサンプル／ホールドを行い、アナログ信号をクロックサイクルの分解能で遅延させることが可能である。
【００５１】
アナログ信号である電圧入力Ｖｉｎは書き込み制御信号φ＊ｗで制御されるＷｒｉｔｅ側スイッチをオンさせてサンプリング用のキャパシタＣｓ＊に書き込まれ、保持される。その後一定時間経過後に読み出し制御信号φ＊ｒで制御されるＲｅａｄ側スイッチをオンさせて出力させる。書き込みＷｒｉｔｅから読み出しＲｅａｄまでの時間が遅延時間となる。ここで＊は０および自然数で、図７の場合は、０からＭまでの番号を持つ複数のキャパシタＣｓとスイッチの組が、順番にサンプル・ホールドを行う。
【００５２】
最大遅延量は、クロック周期×キャパシタＣｓ並列数（Ｍ＋１）で決まる。特に制限はないが、出力につながる配線負荷や、送信時に次段となる送信回路、受信時に次段となる加算回路の入力容量を駆動するために、出力バッファＢＵＦを設けることが望ましい。
【００５３】
図８に、図７の動作を説明するタイミングチャートを示す。基準クロックＣＬＫから、図示されるようなクロック周期×（Ｍ＋１）の周期をもつＭ＋１相の信号を、Ｗｒｉｔｅ用、Ｒｅａｄ用それぞれで生成する。順番に書き込み制御信号φ＊ｗをハイレベルにして書き込み側スイッチをオンさせ、キャパシタＣｓ＊に入力アナログ電圧を書き込んで保持する。所定クロックサイクル後に、読み出し制御信号φ＊ｒをハイレベルにして読み出し側スイッチをオンさせ、出力を得る。書き込んでから読み出すまでのクロックサイクル数が遅延時間となる。図８の例では遅延はクロック３サイクルである。
【００５４】
図７に示したように、φ０ｗとφ０ｒ、φ１ｗとφ１ｒ、φＭｗとφＭｒは同一のキャパシタを制御している。φ*ｗ、φ*ｒがハイレベルのときにスイッチがオンしてキャパシタへの電圧の書き込み、読み出しが行われ、φ０ｗ立ち上がりからφ０ｒ立ち上がり、φＭｗ立ち上がりからφＭｒ立ち上がりの時間が遅延時間となる。
【００５５】
Ｗｒｉｔｅ、Ｒｅａｄともにサフィックス０〜Ｍの制御信号が循環し、φＭｗがハイレベルになった後はφ０ｗがハイレベルに上がる。このためＭ＋１サイクルより長いクロックサイクルでアナログ電圧を保持しておけないので、最大遅延量は図７のスイッチおよびキャパシタの並列数Ｍ＋１で決まる。すなわち、最大遅延量を長く取ろうとすれば、回路内スイッチおよびキャパシタの数が増加する。
【実施例２】
【００５６】
実施例２では、アナログ信号を遅延させることが可能な遅延回路は差動回路であり、これにパルス波形論理信号の正論理の信号と論理反転した信号を差動信号として入力し、遅延された差動出力を取り出し、差動出力の正出力と負出力を比較することで論理０または１を判定する例を示す。
【００５７】
図９は第２の実施例を示すブロック図である。図５の実施例1と比較して、特徴的な部分を主に説明する。送信時には、波形メモリＴｘＲＡＭから得た２ｂｉｔ幅のパルス波形論理信号Ｔｘ＜１＞、Ｔｘ＜０＞の論理反転信号ＴｘＢ＜１＞、ＴｘＢ＜０＞を、論理インバータで生成する。
【００５８】
アナログマルチプレクサＡＭＵＸは、信号Ｔｘ＜1＞と信号ＴｘＢ＜1＞を第１の遅延回路ＤＬＹ１に入力し、信号Ｔｘ＜０＞と信号ＴｘＢ＜０＞を第２の遅延回路ＤＬＹ０に入力する。その結果、正論理と負論理の差動信号が差動構成のアナログ遅延回路ＤＬＹ１およびＤＬＹ０により差動信号として遅延され、ＴｘＤＬＹ＜１＞とＴｘＤＬＹＢ＜１＞、およびＴｘＤＬＹ＜０＞とＴｘＤＬＹＢ＜０＞を得る。これらの差動信号をそれぞれ比較器ＨＣ，ＬＣで比較することにより、論理０または１の判定を行う。差動化することにより、半導体プロセス変動や電源電圧変動、温度変動に対してロバストな動作が実現可能となる。
【００５９】
受信時には低雑音増幅器ＬＮＡの差動出力信号をアナログマルチプレクサＡＭＵＸで選択し、受信差動信号をＤＬＹ１（またはＤＬＹ０）により遅延させて差動出力を得て受信加算器ＲｘＡＤＤＥＲに送る。低雑音増幅器ＬＮＡを差動回路とすることで、信号の２次歪を低減でき、受信時のダイナミックレンジの改善が可能となる。
【００６０】
図１０に図９と対応するタイミングチャートを示す。図６の実施例1と比較して、特徴的な部分を主に説明する。遅延された差動信号ＴｘＤＬＹ＜１＞とＴｘＤＬＹＢ＜１＞、およびＴｘＤＬＹ＜０＞とＴｘＤＬＹＢ＜０＞は、夫々比較器ＨＣ，ＬＣで比較され、それらがクロスするタイミングでパルスの立ち上がり立下りを検出し、論理信号ＴｘＣＭＯ＜１＞とＴｘＣＭＯ＜０＞を得る。図１０の例では、差動信号ＴｘＤＬＹ＜１：０＞とＴｘＤＬＹＢ＜１：０＞で、正論理の信号が論理反転した信号を上回るタイミングで、論理信号ＴｘＣＭＯ＜１：０＞がＨｉｇｈになるようにしている。以降の処理は実施例1と同様である。
【００６１】
図９に示した差動構成のアナログ遅延回路ＤＬＹ１またはＤＬＹ０としては、1対の差動信号のために、図7のアナログリングメモリを各1対備える構成となる。または後述する図13または図15の差動入力、シングルエンド出力の遅延回路を備えてRxADDERにシングルエンド出力を供給する構成としてもよい。
【実施例３】
【００６２】
図５の実施例１の構成では、送信時の遅延に伴うパルス幅の変化を抑制できるが、送信時に遅延回路を1対使用する必要がある。実施例３では回路面積をさらに低減可能な例を示す。
【００６３】
図１１は第３の実施例を示すブロック図である。図５の実施例1と比較して、特徴的な部分を主に説明する。図１１の例では、送信時には遅延回路ＤＬＹ１、ＤＬＹ０の２群のキャパシタを独立に制御して、ＤＬＹ１およびＤＬＹ０の２個の遅延回路として用いることで、２ｂｉｔ幅のパルス波形論理信号Ｔｘ＜１：０＞を遅延させる。送信時の動作は図6に示した実施例1と同様であり、遅延回路ＤＬＹ１およびＤＬＹ０の出力は、実施例１と同様に比較器ＨＣ，ＬＣで論理判定用閾値ＶＴＨと比較され、論理０または１に判定される。
【００６４】
受信時には図１１のスイッチ群ＳＷＸをオンさせ、ＤＬＹ１およびＤＬＹ０の入力、出力を互いにショートする。また、遅延回路ＤＬＹ１内とＤＬＹ０内の２群のキャパシタを互いにショートして並列に用い、遅延回路ＤＬＹ１とＤＬＹ０を一つの遅延回路として低雑音増幅器ＬＮＡから入力される受信アナログ信号を遅延させる。遅延回路ＤＬＹ１とＤＬＹ０として等価な回路を用いた場合、キャパシタの並列接続により、受信時の遅延回路の容量値は、遅延回路ＤＬＹ１とＤＬＹ０を単独で用いた場合の倍になる。
【００６５】
受信時には微弱なアナログ受信信号を扱うため、回路の熱雑音が問題となる。キャパシタに電圧を保持するような回路の熱雑音はｋＴ／Ｃ（ｋはボルツマン定数、Ｔは絶対温度、Ｃは容量値）で決まるため、雑音低減のためには容量値を大きくすることが有効である。このため、受信で所望のＳ／Ｎ比を得られるように、受信の要求から遅延回路に必要な容量値が定まる。実施例１の構成の場合、受信の要求から容量値を決めた遅延回路を複数個用意する必要があるが、実施例３の場合は、受信の要求から遅延回路の容量値を決めておき、送信時にはこれを分割して使用するため、遅延回路の面積を低減することができる。
【実施例４】
【００６６】
図１２は第４の実施例を示すブロック図である。図１１の実施例３を差動構成にした例である。差動構成とするため、図９の実施例２と同様に、送信時には、波形メモリＴｘＲＡＭから得たパルス波形論理信号Ｔｘ＜１＞とＴｘ＜０＞の論理反転信号ＴｘＢ＜１＞とＴｘＢ＜０＞を、論理インバータで生成する。差動信号は、遅延回路ＤＬＹ１、ＤＬＹ０で遅延され、差動出力が比較器に出力される。差動化することにより、半導体プロセス変動や電源電圧変動、温度変動に対してロバストな動作が実現可能となる。また低雑音増幅器ＬＮＡを差動回路とすることで、信号の２次歪を低減でき、受信時のダイナミックレンジの改善が可能となる。
【実施例５】
【００６７】
図１３は、差動構成の遅延回路ＤＬＹ１，ＤＬＹ０の一例を示す回路図であり、キャパシタを用いた遅延回路に出力バッファＢＵＦを付加して後段の負荷の駆動能力を高め、広帯域化を図る例である。図９では、遅延回路ＤＬＹ１，ＤＬＹ０は差動入力、差動出力となっているが、図１３の例は、差動入力、シングルエンド出力となっている。実施例が対象とする超音波探触子や超音波診断装置では、超音波探触子から超音波診断装置本体への配線本数を減らすために、差動構成でもいずれかの段階でシングル構成に変換することが望ましい。
【００６８】
図１３の構成は、実施例２（図９）あるいは実施例４（図１２）の差動構成の遅延回路ＤＬＹ１，ＤＬＹ０を置換することができる。差動信号ＶｉｎＰとＶｉｎＮは、各キャパシタＣｓ＊の両端子にスイッチを介して接続される。各スイッチを制御する書き込み制御信号φ＊ｗと読み出し制御信号φ＊ｒの動作は、実施例２あるいは実施例４と同様であり、キャパシタＣｓ＊には、ＶｉｎＰとＶｉｎＮの差分（ＶｉｎＰ−ＶｉｎＮ）の電荷がホールドされる。
【００６９】
オペアンプで構成される出力バッファＢＵＦは、差動入力の一方ＶｉｎＮとコモン電圧ＶＣＭを入力とし、出力バッファＢＵＦの出力は差動入力の他方ＶｉｎＰと結線される。この結果、電圧出力Ｖｏｕｔには、ＶＣＭを中心電位としてキャパシタに書き込まれた電圧が出力される。出力バッファＢＵＦは、送信時、受信時ともに出力バッファとして動作させることができる。
【００７０】
出力バッファＢＵＦとしてオペアンプを備えることで、負帰還により低出力インピーダンスが得られる。また負帰還によりオペアンプの反転入力はＶＣＭと仮想ショートされるため、オペアンプの入力容量の影響を低減可能である。これらにより、広帯域の遅延回路を実現可能である。
【００７１】
図１４に、図１３の差動遅延回路の動作を説明するタイミングチャートを示す。基準クロックＣＬＫから、図示されるようなクロック周期×（Ｍ＋１）の周期をもつＭ＋１相の信号を、Ｗｒｉｔｅ用、Ｒｅａｄ用それぞれで生成する。書き込み制御信号φ＊ｗをハイレベルにして書き込み側スイッチをオンさせ、キャパシタＣｓ＊に入力アナログ電圧の差分を書き込んで保持する。所定クロックサイクル後に、読み出し制御信号φ＊ｒをハイレベルにして読み出し側スイッチをオンさせ、出力を得る。
【００７２】
動作タイミングは基本的に差動ではない図８（実施例１）の遅延回路と同様であるが、図１３の差動構成により電圧出力Ｖｏｕｔは、ＶＣＭ＋ＶｉｎＰ−ＶｉｎＮのシングルエンド出力となる。実施例２（図９）あるいは実施例４（図１２）と同様、電圧出力Ｖｏｕｔを比較器ＨＣおよびＬＣで閾値と比較することで論理信号を復元する。
【実施例６】
【００７３】
図１５は、差動構成の遅延回路ＤＬＹ１，ＤＬＹ０の一例を示す回路図であり、キャパシタを用いた遅延回路に出力バッファＢＵＦを付加して後段の負荷の駆動能力を高め、広帯域化を図る例である。図１５の例は基本的な構成は図１３の例と同様なので、差異の部分を特に説明する。すなわち、図１５の例は図１３の出力バッファＢＵＦとしてのオペアンプを、受信時にはバッファとして用い、送信時には比較器として用いることで、実施例２（図９）あるいは実施例４（図１２）の比較器ＨＣ，ＬＣを省略することができるようにしている。
【００７４】
そのための構成として、図１３の構成に加えて、差動入力の一方ＶｉｎＰを出力バッファＢＵＦの一方の端子に入力する配線を追加し、差動入力ＶｉｎＰおよびＶｉｎＮと、出力バッファＢＵＦの出力および入力の間にスイッチＳＷ１，ＳＷ２，ＳＷ３を配置する。スイッチＳＷ１，ＳＷ２，ＳＷ３は、送受信切り替え信号Ｔｘ／Ｒｘで制御され、受信時にはスイッチＳＷ１およびＳＷ３がオンとなり、スイッチＳＷ２がオフとなる。すなわち、受信時には図１３の回路と同様に機能し、後段の加算回路を駆動するために低出力インピーダンスが必要な場合に対応できる。
【００７５】
一方、送信時にはスイッチＳＷ１およびＳＷ３がオフとなり、スイッチＳＷ２がオンとなり、図１５に示すスイッチの状態となる。そうすると、差動信号のＴｒｕｅ信号ＶｉｎＰがオペアンプの非反転入力に、差動信号のＢａｒ信号ＶｉｎＮがオペアンプの反転入力に入力され、オペアンプを差動入力の比較器として用いることが可能となる。電圧出力Ｖｏｕｔは両方の差を示す信号が出力される。その結果、図１０に示したものと同様に、差動信号ＴｘＤＬＹ＜１：０＞とＴｘＤＬＹＢ＜１：０＞で、正論理の信号が論理反転した信号を上回るタイミングで、論理信号ＴｘＣＭＯ＜１：０＞がＨｉｇｈになるようにすることができる。
【００７６】
本実施例により一つのオペアンプを送信、受信で共用化が可能となり、受信動作時の広帯域化を図りつつ回路面積を低減することが可能となる。本実施例は遅延回路と比較器の部分の構成に関するものであり、差動の遅延回路を用いる実施例２（図９）あるいは実施例４（図１２）の差動構成の遅延回路ＤＬＹ１，ＤＬＹ０と比較器ＨＣ，ＬＣを置換することができる。
【実施例７】
【００７７】
図１６には、上記で説明した実施例の回路が適用される、３次元撮像のための２次元アレイ振動子を持つ超音波探触子と本体装置を含む、超音波診断装置のシステム構成を示している。超音波探触子ＰＬ（いわゆるプローブで、振動子ＥＬを備え、例えば手に持って測定部位に当てる操作ができるようになっている）内には各振動子ＥＬに対応して送受信回路Ｔ／Ｒが配置され、受信信号は加算回路ＲｘＡＤＤＥＲを経て、ケーブル等を介して本体装置ＭＡＩＮ内のアナログフロントエンドＡＦＥに送られる。本体装置ＭＡＩＮは、典型的にはコンピュータのような情報処理装置であり、受信信号は本体装置ＭＡＩＮ内で各種処理を施され、例えば画像として表示される。
【００７８】
出力が加算される振動子チャネルのグルーピング単位が、サブアレイＳＢを構成する。既に説明した遅延回路ＤＬＹ１，ＤＬＹ０との関係を補足しつつ、装置構成の一例を説明する。送受信回路Ｔ／Ｒはそれぞれ図３（あるいは図５，９，１１，１２等）に示した回路構成を備えている。
【００７９】
振動子ＥＬごとに準備される複数の送受信回路Ｔ／Ｒは、アレイ状の配置を持って集積回路チップＩＣ内に配置されている。複数の振動子ＥＬと送受信回路Ｔ／Ｒの組が、サブアレイＳＢを構成し、サブアレイＳＢごとに受信信号は加算回路ＲｘＡＤＤＥＲで加算され、本体装置ＭＡＩＮへ送られる。
【００８０】
本体装置内ＭＡＩＮのコントローラＣＯＮＴは、超音波探触子ＰＬ内の集積回路チップＩＣを制御する、ＩＣ制御論理回路１６０１に制御信号を送る。ＩＣ制御論理回路１６０１はこれに応じてサブアレイ制御論理回路１６０２を制御し、送受信の切換や超音波フォーカスのための遅延の制御を行う。送信回路がパルサ方式の場合、波形はデジタル値としてパルサに送られるため、ＩＣ制御論理回路１６０１は、パルサが送波する波形データを記憶する波形メモリＴｘＲＡＭを含む。
【００８１】
図１７には振動子ＥＬに接続される送受信回路Ｔ／Ｒの全体構成を含む、ひとつのサブアレイ構成例が示されている。１つの振動子ＥＬに対する送受信回路Ｔ／Ｒは、先に述べたように、複数がアレイ状に１つの集積回路チップＩＣに内蔵されている。この集積回路チップＩＣは、超音波探触子ＰＬに実装される。１振動子あたりの送受信回路Ｔ／Ｒには、高耐圧ＭＯＳで構成され、高圧信号を生成し振動子を駆動するパルサ方式の送信回路Ｔｘ、低圧系信号を扱う受信系回路を送信時に高圧信号から分離するための送受分離スイッチＴ／Ｒ−ＳＷ、低圧系の受信用低雑音増幅器ＬＮＡ、送信信号を遅延させビームフォーミングを行い、さらには受信信号を遅延させるアナログ遅延回路ＤＬＹが含まれる。アナログ遅延回路ＤＬＹは既に詳細に説明したとおり、遅延回路ＤＬＹ１，ＤＬＹ０を含む。アナログ遅延回路ＤＬＹで遅延された受信信号は加算回路ＲｘＡＤＤＥＲで加算されてＩＣ内のアレイの外、例えば超音波診断装置の本体装置に伝送される。
【００８２】
以上の実施例では、３値パルサを例に説明したが、本発明は、４値以上のパルサにも同様に適用することができる。例えば、３値パルサには２ｂｉｔ幅の論理信号が必要だが、５値パルサには３ｂｉｔ幅が必要である。ビット幅の拡張に対応するには、実施例１、２では遅延回路の数を増やせば、４値以上の多値にも適用可能である。あるいは実施例３、４ではキャパシタの分割数を増やせばよい。
【００８３】
以上説明した実施例にでは、送受共用の遅延回路において、遅延回路を複数Ｎ本用意してＮｂｉｔバスとして用い、遅延出力を閾値と比較して論理値に戻すことで、マルチレベルパルサに入力するＮｂｉｔ幅の論理データを遅延させることができる。これにより、低消費電力なパルサを送信回路に用いながら、送信と受信で遅延回路を共用することで、小面積かつ低消費電力な超音波送受信回路を提供することができる。
【００８４】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【００８５】
本発明は、超音波診断装置に接続される超音波探触子内のＩＣに搭載する回路に利用することができる。
【符号の説明】
【００８６】
ＴｘＲＡＭ：波形メモリ
ＤＬＹ１：第1の遅延回路
ＤＬＹ０：第２の遅延回路
ＰＵ：パルサ
ＣＬＫ：基準クロック
ＶＴＨ：論理判定用閾値
ＰＯＳ：正電圧出力信号
ＮＥＧ：負電圧出力信号
ＴＤ：振動子駆動信号
Ｔ／Ｒ−ＳＷ：送受分離スイッチ
ＬＮＡ：低雑音増幅器
ＲｘＡＤＤＥＲ：アナログ加算器
φ*ｗ：書き込み制御信号
φ*ｒ：読み出し制御信号
Ｃｓ*：キャパシタ
ＢＵＦ：出力バッファ
ＶＣＭ：コモン電圧
ＥＬ：振動子
Ｔｘ：送信器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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