(57)【要約】【課題】メモリスタを記憶素子とする記憶部を有するものにおいて、非選択素子に対するディスターブを低減できるニューラルネットワーク回路を提供する。【解決手段】メモリスタを格子状に結合してなる記憶部であるクロスバー２を備える。書込み制御回路４は、クロスバー２の選択素子にデータとしての抵抗値を低減させる，つまりコンダクタンス値を増大させる書き込み，前記抵抗値を増大させる，つまりコンダクタンス値を低減させる消去及び読み出しを行うためＤＡＣ３を制御する際に、非選択素子に対するディスターブを低減するように、ＤＡＣ３を介して印加するバイアス電圧をそれぞれ変化させる。【選択図】図４
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【特許請求の範囲】
【請求項１】
バイポーラ特性を有する可変抵抗素子であるメモリスタ（Ｇ１１〜Ｇ３３）を記憶素子として、前記記憶素子を格子状に結合してなる記憶部（２）と、
この記憶部にバイアス電圧を印加する電圧印加部（３）と、
前記記憶部にデータとしての抵抗値を低減させる書き込み，前記抵抗値を増大させる消去及び読み出しを行うため、前記電圧印加部を制御する制御部（４）と、
前記メモリスタを介して流れる電流を電圧に変換して出力する複数のＩ／Ｖ変換増幅回路（５）とを備え、
前記制御部は、前記記憶部の選択素子にデータの書き込み，消去及び読み出しを行う際に、非選択素子に対するディスターブを低減するように、前記電圧印加部を介して印加するバイアス電圧をそれぞれ変化させるニューラルネットワーク回路。
【請求項２】
前記制御部は、前記データの書き込みを行う際に、基準電圧をＶＲＥＦ，書き込み電圧をＶＳＥＴとすると、
選択素子の一端が接続されるラインには電圧（ＶＲＥＦ＋ＶＳＥＴ／２）を、他端が接続されるラインには電圧（ＶＲＥＦ−ＶＳＥＴ／２）をそれぞれ印加させ、
その他のラインの一端側には電圧（ＶＲＥＦ−ＶＳＥＴ／４）を、他端側には電圧（ＶＲＥＦ＋ＶＳＥＴ／４）をそれぞれ印加させる請求項１記載のニューラルネットワーク回路。
【請求項３】
前記制御部は、前記データの消去を行う際に、基準電圧をＶＲＥＦ，消去電圧をＶＲＥＳＥＴとすると、
選択素子の一端が接続されるラインには電圧（ＶＲＥＦ−ＶＲＥＳＥＴ／２）を、他端が接続されるラインには電圧（ＶＲＥＦ＋ＶＲＥＳＥＴ／２）をそれぞれ印加させ、
その他のラインには、それぞれ基準電圧ＶＲＥＦを印加させる請求項１又は２記載のニューラルネットワーク回路。
【請求項４】
前記制御部は、前記記憶部にバイアス電圧を印加する際に、前記Ｉ／Ｖ変換増幅回路が有している帰還抵抗（Ｒｆ）を短絡することで、ボルテージフォロワとして動作させる請求項１から３の何れか一項に記載のニューラルネットワーク回路。
【請求項５】
前記電圧印加部は、入力データ中の１ビットにより出力電圧の極性が設定可能であるＤ／Ａコンバータで構成され、
前記制御部は、前記Ｄ／Ａコンバータに入力するデータをバレルシフトさせて前記バイアス電圧を生成する請求１から４の何れか一項に記載のニューラルネットワーク回路。
【請求項６】
前記制御部は、前記データの読み出しを行う際に、基準電圧をＶＲＥＦ，読み出し電圧をＶＲＥＡＤとすると、
選択素子の一端が接続されるラインには電圧（ＶＲＥＦ−ＶＲＥＡＤ）を、他端が接続されるラインには基準電圧ＶＲＥＦを印加させ、
その他のラインには、それぞれ基準電圧ＶＲＥＦを印加させる請求項１から５の何れか一項に記載のニューラルネットワーク回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子としてのメモリスタを格子状に結合してなる記憶部を有するニューラルネットワーク回路に関する。
【背景技術】
【０００２】
現在、メモリスタと称される、不揮発性でコンダクタンス値を可変できる２端子の素子をシナプスとして用い、ニューラルネットワーク回路を構成する研究が進められている。このようなニューラルネットワーク回路は、例えば図１０，非特許文献１のＦｉｇ．２に示すように、メモリスタを格子状に配置し、メモリスタに電圧を印加して電流を生成する。その合成電流をトランスインピーダンスアンプで電圧に変換し、活性化関数により波形を整形した後に電圧値として出力する。メモリスタがシナプスとして、トランスインピーダンスアンプがニューロンとして動作することで、ニューラルネットワーク回路が構成される。トランスインピーダンスアンプは、メモリスタのコンダクタンス値と印加電圧との積和演算を行う。
【０００３】
図１１，非特許文献２のＦｉｇ．３に示すように、バイポーラ特性を持つメモリスタのコンダクタンス値を小さくするには消去電圧をメモリスタの両端に印加する。そして、変化後のコンダクタスタンス値を測定するため、メモリスタに読出し電圧を印加して電流値を読む。希望のコンダクタンス値になるまで消去電圧を変化させながら、これを繰り返す。また、コンダクタンス値を大きくするには、メモリスタに書込み電圧を印加する。このように、書込み,消去，読出しの組み合わせによって、メモリスタに任意のコンダクタンス値を設定できる。
【０００４】
スイッチやセレクタを持つメモリスタを用いて電圧を印加する構成であれば正確なコンダクタンス値を任意に設定できるが、スイッチやセレクタを持たないメモリスタのみを格子状に配列した構成では、非選択素子のコンダクタンス値に影響を与える「ディスターブ」が問題となる。例えば図１２及び図１３に示すように、非特許文献３のＦｉｇ．５，６には、バイポーラ特性を持つメモリスタを書込み及び消去するため、選択素子の両端に電圧Ｖを印加した際に、非選択素子には電圧Ｖ／２，Ｖ／３が印加されるようなバイアス方法が提案されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】“A heterogeneous computing system with memristor-based neuromorphic accelerators ” High PERFORMANCE Extreme Computing Conference, 2014 IEEE
【非特許文献２】“High-Precision Tuning of State for Memristive Devices by Adaptable Variation-Tolerant Algorithm” Nanotechnology, vol. 23, art. 075201, 2012
【非特許文献３】“An Access-Transistor-Free (0T/1R) Non-Volatile Resistance Random Access Memory (RRAM) Using a Novel Threshold Switching, Self-Rectifying Chalcogenide Device” Electron Devices Meeting, 2003. IEDM '03 Technical Digest. IEEE International
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献３のようなバイアス方法は、高抵抗と低抵抗との２値を設定することでデータを記憶するＲｅＲＡＭ（Resistive Random Access Memory,登録商標）を構成する場合には有効である。しかしながら、任意の高精度のアナログ値を設定する必要のあるニューラルネットワーク回路では、非選択素子に印加される電圧をより低くすることが望ましい。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、メモリスタを記憶素子とする記憶部を有するものにおいて、非選択素子に対するディスターブを低減できるニューラルネットワーク回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のニューラルネットワーク回路によれば、記憶素子であるメモリスタを格子状に結合してなる記憶部を備える。制御部は、記憶部の選択素子にデータとしての抵抗値を低減させる書き込み，前記抵抗値を増大させる消去及び読み出しを行うため電圧印加部を制御する際に、非選択素子に対するディスターブを低減するように、電圧印加部を介して印加するバイアス電圧をそれぞれ変化させる。このように構成すれば、選択素子に対して書き込み，消去及び読み出しを行う際にそれぞれ印加するバイアス電圧を最適化して、非選択素子に対するディスターブを低減できる。
【０００９】
請求項２記載のニューラルネットワーク回路によれば、制御部は、データの書き込みを行う際に、選択素子の一端が接続されるラインには電圧（ＶＲＥＦ＋ＶＳＥＴ／２）を、他端が接続されるラインには電圧（ＶＲＥＦ−ＶＳＥＴ／２）をそれぞれ印加させ、その他のラインの一端側には電圧（ＶＲＥＦ−ＶＳＥＴ／４）を、他端側には電圧（ＶＲＥＦ＋ＶＳＥＴ／４）をそれぞれ印加させる。
【００１０】
これにより、一端又は他端が選択素子と共通に接続されている非選択素子の両端には電圧ＶＳＥＴ／４が印加され、その他の非選択素子の両端には電圧−ＶＳＥＴ／２が印加される。すなわち、非選択素子の一部に印加されるバイアス電圧ＶＳＥＴ／４は、従来の非特許文献３におけるバイアス電圧よりも低くなるので、ディスターブの影響をより軽減できる。また、その他の非選択素子の一部に印加されるバイアス電圧−ＶＳＥＴ／２は反転バイアスとなるため、ディスターブの影響は無視できる。
【００１１】
請求項３記載のニューラルネットワーク回路によれば、制御部は、データの消去を行う際に、選択素子の一端が接続されるラインには電圧（ＶＲＥＦ−ＶＲＥＳＥＴ／２）を、他端が接続されるラインには電圧（ＶＲＥＦ＋ＶＲＥＳＥＴ／２）をそれぞれ印加させ、その他のラインには、それぞれ基準電圧ＶＲＥＦを印加させる。
【００１２】
これにより、一端又は他端が選択素子と共通に接続されている非選択素子の両端にはバイアス電圧−ＶＲＥＳＥＴ／２が印加されるが、反転バイアスとなるためディスターブの影響は無視できる。その他の非選択素子の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【００１３】
請求項６記載のニューラルネットワーク回路によれば、制御部は、データの読み出しを行う際に、選択素子の一端が接続されるラインには電圧（ＶＲＥＦ−ＶＲＥＡＤ）を、他端が接続されるラインには基準電圧ＶＲＥＦを印加させ、その他のラインには、それぞれ基準電圧ＶＲＥＦを印加させる。
【００１４】
これにより、一端に電圧（ＶＲＥＦ−ＶＲＥＡＤ）が印加される非選択素子の両端には、選択素子と同じく読出し電圧−ＶＲＥＡＤが印加されるが、反転バイアスとなるためディスターブの影響は無視できる。その他の非選択素子の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【図面の簡単な説明】
【００１５】
【図１】一実施形態であり、メモリスタの選択素子に書込みを行うためにバイアス電圧を印加する状態を説明する図
【図２】選択素子を消去するためにバイアス電圧を印加する状態を説明する図
【図３】選択素子より読出しを行うためにバイアス電圧を印加する状態を説明する図
【図４】ニューラルネットワーク回路の構成を示す機能ブロック図
【図５】選択素子に書込みを行うためバイアス電圧を印加する際の、各スイッチのオンオフ状態を説明する図
【図６】極性ビットを持つＤＡＣの特性を示す図
【図７】各ＤＡＣに入力するデータの生成状態を示す図
【図８】選択素子を消去する際に、各ＤＡＣに入力するデータの生成状態を示す図
【図９】選択素子より読出しを行うためバイアス電圧を印加する際の、各スイッチのオンオフ状態を説明する図
【図１０】非特許文献１のＦｉｇ．２を示す図
【図１１】非特許文献２のＦｉｇ．３を示す図
【図１２】非特許文献３のＦｉｇ．５を示す図
【図１３】非特許文献３のＦｉｇ．６を示す図
【発明を実施するための形態】
【００１６】
以下、一実施形態について説明する。先ず、本実施形態がメモリスタに対して書込み，消去及び読出しを行う際にバイアス電圧を印加する動作の概要を説明する。図１から図３に示すように、ここでは３×３の、クロスバーとも称するメモリスタアレイを一例とする。行方向に並ぶラインＲ１〜Ｒ３と、列方向に並ぶラインＣ１〜Ｃ３とは、互いに交差するように配置されている。記憶素子としてのメモリスタＧ１１〜Ｇ３３は、各ラインが交差する格子点に対応して配置され、その一端がラインＣ１〜Ｃ３に接続され、他端がラインＲ１〜Ｒ３に接続されている。本実施形態では、ラインＣ側を一端側，ラインＲ側を他端側と称することがある。また、本実施形態で使用するメモリスタは、バイポーラ特性を有する可変抵抗素子を前提とする。
【００１７】
図１に示すように、破線で囲んだメモリスタＧ１１を選択素子として書込み，セットを行うため、その両端に書込み電圧ＶＳＥＴを正転バイアスとして印加する。この場合、基準電圧をＶＲＥＦとすると、ラインＣ１，Ｒ１に、それぞれ以下の電圧を印加する。
ラインＣ１：ＶＲＥＦ＋ＶＳＥＴ／２
ラインＲ１：ＶＲＥＦ−ＶＳＥＴ／２
そして、ラインＣ１，Ｒ１を除くラインＣ２及びＣ３，Ｒ２及びＲ３には、それぞれ以下の電圧を印加する。
ラインＣ２及びＣ３：ＶＲＥＦ−ＶＳＥＴ／４
ラインＲ２及びＲ３：ＶＲＥＦ＋ＶＳＥＴ／４
【００１８】
これにより、一端がメモリスタＧ１１とラインＣ１を介して共通に接続されている非選択素子のメモリスタＧ１２，Ｇ１３の両端には、電圧ＶＳＥＴ／４が印加される。また、他端がメモリスタＧ１１とラインＲ１を介して共通に接続されている非選択素子のメモリスタＧ２１，Ｇ３１の両端にも、同じく電圧ＶＳＥＴ／４が印加される。その他の非選択素子であるメモリスタＧ２２，Ｇ２３，Ｇ３２，Ｇ３３の両端には、電圧−ＶＳＥＴ／２が印加される。
【００１９】
すなわち、非選択素子の一部に印加されるバイアス電圧ＶＳＥＴ／４は、従来の非特許文献３におけるバイアス電圧よりも低くなるので、ディスターブの影響をより軽減できる。また、その他の非選択素子の一部に印加されるバイアス電圧−ＶＳＥＴ／２は反転バイアスとなるため、ディスターブの影響は無視できる。その詳細な理論については、下記の非特許文献４に開示されている。
【００２０】
「非特許文献４」：“Phenomenological Modeling of Memristive Devices ”
Applied Physics A, vol.118,pp.770-786,2015
次に図２に示すように、同じくメモリスタＧ１１を選択素子として消去，リセットを行う際には、その両端に消去電圧ＶＲＥＳＥＴを反転バイアスで印加する。そのため、ラインＣ１，Ｒ１にそれぞれ以下の電圧を印加する。
ラインＣ１：ＶＲＥＦ−ＶＲＥＳＥＴ／２
ラインＲ１：ＶＲＥＦ＋ＶＲＥＳＥＴ／２
そして、その他のラインＣ２及びＣ３，Ｒ２及びＲ３には、それぞれ基準電圧ＶＲＥＦを印加する。
【００２１】
これにより、非選択素子のメモリスタＧ１２，Ｇ１３，Ｇ２１，Ｇ３１の両端にはバイアス電圧−ＶＲＥＳＥＴ／２が印加されるが、反転バイアスとなるためディスターブの影響は無視できる。その他の非選択素子であるメモリスタＧ２２，Ｇ２３，Ｇ３２，Ｇ３３の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【００２２】
次に図３に示すように、同メモリスタＧ１１を選択素子として読出し，リードを行う際には、その両端に読出し電圧ＶＲＥＡＤを反転バイアスで印加する。そのため、ラインＣ１，Ｒ１にそれぞれ以下の電圧を印加する。
ラインＣ１：ＶＲＥＦ−ＶＲＥＡＤ
そして、その他のラインＣ２及びＣ３，Ｒ１〜Ｒ３には、それぞれ基準電圧ＶＲＥＦを印加する。
【００２３】
これにより、非選択素子のメモリスタＧ１２，Ｇ１３の両端には選択素子と同じく読出し電圧−ＶＲＥＡＤが印加されるが、反転バイアスとなるためディスターブの影響は無視できる。その他の非選択素子であるメモリスタＧ２１〜Ｇ２３，Ｇ３１〜Ｇ３３の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【００２４】
次に、上述したように各バイアス電圧を印加するための具体的構成について説明する。図４に示すように、本実施形態のニューラルネットワーク回路１は、図１に示したようにメモリスタを格子状に配置してなるクロスバー２を記憶部として備えている。Ｄ／Ａコンバータ，ＤＡＣ３は、書込み制御回路４より入力されるデータに応じたアナログ電圧を出力して、クロスバー２のラインＲ，Ｃに印加する。ＤＡＣ３は電圧印加部に相当する。
【００２５】
クロスバー２のラインＲは、トランスインピーダンスアンプ５の入力端子にそれぞれ接続されている。トランスインピーダンスアンプ５は、読出し時にクロスバー２のラインＲに流れる電流を電圧に変換してＡ／Ｄコンバータ，ＡＤＣ６に入力する。ＡＤＣ６は、入力電圧をデジタルデータに変換し、書込み制御回路４に入力する。トランスインピーダンスアンプ５はＩ／Ｖ変換増幅回路に相当する。
【００２６】
書込み制御回路４は、ニューラルネットワーク回路１の外部にあるマイクロコンピュータ，マイコン又は外部制御回路７に接続されている。マイコン７は、クロスバー２に印加するバイアス電圧を制御するため、クロスバー２のアドレスとコンダクタンス値とを書込み制御回路４に入力する。書込み制御回路４は、アドレスに対応した印加電圧のデータをＤＡＣ３に入力し、アドレスに対応した制御信号をトランスインピーダンスアンプ５に送信する。
【００２７】
書込み制御回路４は、データの書込み及び消去時はＡＤＣ６を動作させず、読出し時のみアドレスに対応したＡＤＣ６を動作させてデータを読み出す。そして、書込み制御回路４は、読出したＡＤＣ６のデータとマイコン７より入力されたコンダクタンス値とを比較して、両者が一致しない場合又は許容誤差内にない場合は、書込み電圧ＶＳＥＴ，消去電圧ＶＲＳＥＴを増加させて再度書込み，消去，読出しを行う。
【００２８】
また、書込み制御回路４は、上記比較の結果、両者が一致する場合又は許容誤差内にある場合は、マイコン７に与える誤差出力フラグを反転させる。マイコン７は、誤差出力フラグが反転されたことを認識すると、次のアドレスとコンダクタンス値とを書込み制御回路４に送信する。尚、マイコン７は、ニューラルネットワーク回路１に含まれていても良い。
【００２９】
次に、本実施形態の作用について説明する。先ず書込み時の動作について説明する。図５に示すように、クロスバー２は、図１等と同様に３×３のメモリスタアレイとし、選択素子はメモリスタＧ１１とする。ラインＣ１〜Ｃ３には、それぞれＤＡＣ３の一部であるＤＡＣ１〜ＤＡＣ３の出力端子が接続されている。ラインＲ１〜Ｒ３は、トランスインピーダンスアンプ５の一部であるアンプＩＶ１〜ＩＶ３の反転入力端子に接続されている。アンプＩＶ１〜ＩＶ３の非反転入力端子は、スイッチＳＷ１，ＳＷ２及びラインＣａ，Ｃｂを介して、同じくＤＡＣ３の一部であるＤＡＣａ，ＤＡＣｂの出力端子にそれぞれ接続されている。アンプＩＶ１〜ＩＶ３の非反転入力端子と出力端子との間には、帰還抵抗Ｒｆ及びスイッチＳＷ３の並列回路が接続されている。
【００３０】
メモリスタＧ１１に書込み電圧ＶＳＥＴを印加する場合は、各アンプＩＶ１〜ＩＶ３の帰還抵抗Ｒｆを何れもスイッチＳＷ３により短絡することで、これらをボルテージフォロワとして動作させる。そして、ラインＲ１の電圧をＤＡＣａの出力電圧ＶＷａに設定するため、アンプＩＶ１のスイッチＳＷ１を短絡し，スイッチＳＷ２を開放する。また、ラインＲ２及びＲ３の電圧をＤＡＣｂの出力電圧ＶＷｂに設定するため、その他のアンプＩＶ２，ＩＶ３のスイッチＳＷ１は開放し，スイッチＳＷ２は短絡する。
【００３１】
この状態で、ＤＡＣａの出力電圧ＶＷａを（ＶＲＥＦ−ＶＳＥＴ／２）に設定し、ＤＡＣｂの出力電圧ＶＷｂを（ＶＲＥＦ＋ＶＳＥＴ／４）に設定することで、図１に示したように書き込み時に対応した各バイアス電圧を印加する。
【００３２】
図６に示すように、ＤＡＣ３は、ＭＳＢ（Most Significant Bit）に極性ビットを含む５ビット構成とする。そして、４ビットデータ「００００」で基準電圧ＶＲＥＦを出力し、データ「１０００」で書込み電圧ＶＳＥＴを出力する場合、図１に示した書込み時に印加する各バイアス電圧は、図７に示すように、ＤＡＣ３に入力するデータを何れもバレルシフトするだけで生成できる。すなわち、
＋ＶＳＥＴ／２  →  「１０１００」
−ＶＳＥＴ／２  →  「００１００」
＋ＶＳＥＴ／４  →  「１００１０」
−ＶＳＥＴ／４  →  「０００１０」
となる。
【００３３】
したがって、ＤＡＣ１〜ＤＡＣ３，ＤＡＣａ，ＤＡＣｂに入力するデータは、それぞれ以下のようになる。
ＤＡＣ１  ←  「１０１００」
ＤＡＣ２  ←  「０００１０」
ＤＡＣ３  ←  「０００１０」
ＤＡＣａ  ←  「００１００」
ＤＡＣｂ  ←  「１００１０」
【００３４】
次に、消去時の動作について説明する。スイッチＳＷ１及びＳＷ２のオンオフ設定は、図５と同様になる。図８に示すように、４ビットデータ「００００」で基準電圧ＶＲＥＦを出力し、データ「１１００」で消去電圧ＶＲＥＳＥＴを出力する場合、図２に示した消去時に印加する各バイアス電圧も、ＤＡＣ３に入力するデータを何れもバレルシフトするだけで生成できる。すなわち、
＋ＶＳＥＴ／２  →  「１０１１０」
−ＶＳＥＴ／２  →  「００１１０」
となる。
【００３５】
したがって、ＤＡＣ１〜ＤＡＣ３，ＤＡＣａ，ＤＡＣｂに入力するデータは、それぞれ以下のようになる。
ＤＡＣ１  ←  「００１１０」
ＤＡＣ２  ←  「１００００」
ＤＡＣ３  ←  「１００００」
ＤＡＣａ  ←  「１０１１０」
ＤＡＣｂ  ←  「１００００」
【００３６】
次に、読出し時の動作について説明する。読出しは、選択素子について書込みや消去を行った後に、コンダクタンス値が所期の値となっているかを確認するために行う。したがって、図９に示すように、各アンプＩＶ１〜ＩＶ３のスイッチＳＷ３を何れもより開放することで、これらをトランスインピーダンスアンプとして動作させる。そして、スイッチＳＷ１は何れも開放し，スイッチＳＷ２は何れも短絡する。
【００３７】
この状態で、ＤＡＣ１の出力電圧Ｖ１１を（ＶＲＥＦ−ＶＲＥＡＤ）に設定し、その他のＤＡＣｂの出力電圧は何れも基準電圧ＶＲＥＦに設定することで、図３に示したように読出し時に対応した各バイアス電圧を印加する。
【００３８】
以上のように本実施形態によれば、ニューラルネットワーク回路１に、メモリスタＧ１１〜Ｇ３３を格子状に結合してなる記憶部であるクロスバー２を備える。書込み制御回路４は、クロスバー２の選択素子にデータとしての抵抗値を低減させる，つまりコンダクタンス値を増大させる書き込み，前記抵抗値を増大させる，つまりコンダクタンス値を低減させる消去及び読み出しを行うためＤＡＣ３を制御する際に、非選択素子に対するディスターブを低減するように、ＤＡＣ３を介して印加するバイアス電圧をそれぞれ変化させる。このように構成すれば、選択素子に対して書き込み，消去及び読み出しを行う際にそれぞれ印加するバイアス電圧を最適化して、非選択素子に対するディスターブを低減できる。
【００３９】
具体的には、書込み制御回路４は、データの書き込みを行う際に、選択素子Ｇ１１の一端が接続されるラインＣ１には電圧（ＶＲＥＦ＋ＶＳＥＴ／２）を、他端が接続されるラインＲ１には電圧（ＶＲＥＦ−ＶＳＥＴ／２）をそれぞれ印加させ、その他のラインＣ２，Ｃ３には電圧（ＶＲＥＦ−ＶＳＥＴ／４）を、ラインＲ２，Ｒ３には電圧（ＶＲＥＦ＋ＶＳＥＴ／４）をそれぞれ印加させる。
【００４０】
これにより、非選択素子Ｇ１２，Ｇ１３，Ｇ２１，Ｇ３１の両端には電圧ＶＳＥＴ／４が印加され、非選択素子Ｇ２２，Ｇ２３，Ｇ３２，Ｇ３３の両端には電圧−ＶＳＥＴ／２が印加される。バイアス電圧ＶＳＥＴ／４は、従来の非特許文献３におけるバイアス電圧よりも低くなり、ディスターブの影響をより軽減できる。また、バイアス電圧−ＶＳＥＴ／２は反転バイアスとなるためディスターブの影響は無視できる。
【００４１】
また、書込み制御回路４は、データの消去を行う際に、選択素子Ｇ１１の一端が接続されるラインＣ１には電圧（ＶＲＥＦ−ＶＲＥＳＥＴ／２）を、他端が接続されるラインＲ１には電圧（ＶＲＥＦ＋ＶＲＥＳＥＴ／２）をそれぞれ印加させ、その他のラインにはそれぞれ基準電圧ＶＲＥＦを印加させる。
【００４２】
これにより、一非選択素子Ｇ１２，Ｇ１３，Ｇ２１，Ｇ３１の両端には、バイアス電圧−ＶＲＥＳＥＴ／２が印加されるが、反転バイアスとなるためディスターブの影響は無視できる。そして、非選択素子Ｇ２２，Ｇ２３，Ｇ３２，Ｇ３３の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【００４３】
また、書込み制御回路４は、データの読み出しを行う際に、選択素子Ｇ１１の一端が接続されるラインＣ１には電圧（ＶＲＥＦ−ＶＲＥＡＤ）を、他端が接続されるラインＲ１には基準電圧ＶＲＥＦを印加させ、その他のラインにはそれぞれ基準電圧ＶＲＥＦを印加させる。これにより、非選択素子Ｇ１２，Ｇ１３の両端には、選択素子Ｇ１１と同じく読出し電圧−ＶＲＥＡＤが印加されるが、反転バイアスとなるためディスターブの影響は無視できる。その他の非選択素子Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３３の両端にはバイアス電圧が印加されないので、ディスターブは発生しない。
【００４４】
そして、書込み制御回路４は、クロスバー２にバイアス電圧を印加する際に、トランスインピーダンスアンプ５が有している帰還抵抗Ｒｆをスイッチ回路ＳＷ３により短絡してボルテージフォロワとして動作させるので、データの読み出しを行うためのトランスインピーダンスアンプ５を利用してラインＲ１〜Ｒ３にバイアス電圧を印加することができ、ニューラルネットワーク回路１を小型に構成できる。
【００４５】
加えて、書込み制御回路４は、データの書込み及び消去を行う際に、ＤＡＣ３に入力するデータをバレルシフトさせてバイアス電圧を生成するので、簡単な処理でバイアス電圧を生成できる。
【００４６】
（その他の実施形態）
ＤＡＣのビット数は、個別の設計に応じて適宜変更すれば良い。
各バイアス電圧は、必ずしもＤＡＣ３により生成する必要はなく、個別の電圧出力回路を用いても良い。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
図面中、１はニューラルネットワーク回路、２はクロスバー、３はＤ／Ａコンバータ、４は書込み制御回路、５はトランスインピーダンスアンプ、６はＡ／Ｄコンバータ、７はマイクロコンピュータ、Ｇ１１〜Ｇ３３はメモリスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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