(57)【要約】【課題】量子化誤差を低減させつつ、ランダムに発生する雑音を低減させるＡＤ変換器。【解決手段】入力端子から入力する入力信号からアナログ信号を減算する減算部と、アナログ積分器を有し、減算部の出力を積分する積分部と、積分部の出力信号を量子化する量子化部と、量子化部の出力に基づいてアナログ信号を出力するＤＡ変換部と、量子化部の出力をフィルタリングする第１デジタルフィルタと、入力端子および積分部の間に設けられた第１アナログ回路と、量子化部および第１デジタルフィルタの間に設けられ、第１アナログ回路の伝達関数に応じた伝達関数を有するデジタル回路とを備えるインクリメンタルデルタシグマＡＤ変換器を提供する。【選択図】図５
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【特許請求の範囲】
【請求項１】
入力端子から入力する入力信号からアナログ信号を減算する減算部と、
アナログ積分器を有し、前記減算部の出力を積分する積分部と、
前記積分部の出力信号を量子化する量子化部と、
前記量子化部の出力に基づいて前記アナログ信号を出力するＤＡ変換部と、
前記量子化部の出力をフィルタリングする第１デジタルフィルタと、
前記入力端子および前記積分部の間に設けられた第１アナログ回路と、
前記量子化部および前記第１デジタルフィルタの間に設けられ、前記第１アナログ回路の伝達関数に応じた伝達関数を有するデジタル回路と
を備えるインクリメンタルデルタシグマＡＤ変換器。
【請求項２】
前記第１アナログ回路は、前記入力端子および前記減算部の間に設けられ、
前記デジタル回路は、前記量子化部および前記ＤＡ変換部の間に設けられる、請求項１に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項３】
前記第１アナログ回路は、前記減算部および前記積分部の間に設けられ、
前記デジタル回路および前記ＤＡ変換部は、前記量子化部にそれぞれ接続される、請求項１に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項４】
前記ＤＡ変換部および前記減算部の間に設けられ、前記第１アナログ回路の伝達関数に応じた伝達関数を有する第２アナログ回路を備え、
前記第１アナログ回路は、前記入力端子および前記減算部の間に設けられ、
前記デジタル回路および前記ＤＡ変換部は、前記量子化部にそれぞれ接続される、請求項１に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項５】
前記第２アナログ回路は、入力する信号をフィルタリングする第２アナログフィルタを有する、請求項４に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項６】
前記第１アナログ回路は、入力する信号をフィルタリングする第１アナログフィルタを有する、請求項１から５のいずれか一項に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項７】
前記デジタル回路は、入力する信号をフィルタリングする第２デジタルフィルタを有する、請求項１から６のいずれか一項に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項８】
入力端子から入力する入力信号からアナログ信号を減算する減算部と、
アナログ積分器を有し、前記減算部の出力を積分する積分部と、
前記積分部の出力信号を量子化する量子化部と、
前記量子化部の出力に基づいて前記アナログ信号を出力するＤＡ変換部と、
前記量子化部の出力をフィルタリングする第１デジタルフィルタと、
前記量子化部および前記第１デジタルフィルタの間に設けられ、入力信号の移動平均を出力する第２デジタルフィルタを有するデジタル回路と
を備えるインクリメンタルデルタシグマＡＤ変換器。
【請求項９】
前記ＤＡ変換部は、前記デジタル回路および前記第１デジタルフィルタの間に接続され、前記デジタル回路が出力するデジタル信号をアナログ信号に変換して前記減算部に供給する、請求項８に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項１０】
前記ＤＡ変換部は、前記量子化部および前記デジタル回路の間に接続され、前記量子化部が出力するデジタル信号をアナログ信号に変換して前記減算部に供給し、前記第２デジタルフィルタの伝達関数と同一の伝達関数を有する、請求項８に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項１１】
予め定められた周期毎に前記積分部が保持する積分値をリセットするリセット部を備え、
前記リセット部は、前記積分部をリセットするタイミングで、前記第１デジタルフィルタ、前記第１アナログ回路、および前記デジタル回路をリセットする、
請求項１から７のいずれか一項に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項１２】
予め定められた周期毎に前記積分部が保持する積分値をリセットするリセット部を備え、
前記リセット部は、前記積分部をリセットするタイミングで、前記第１デジタルフィルタおよび前記デジタル回路をリセットする、請求項８から１０のいずれか一項に記載のインクリメンタルデルタシグマＡＤ変換器。
【請求項１３】
前記入力信号を前記量子化部へと伝達するフィードフォワード部を更に備える、請求項１から１２のいずれか一項に記載のインクリメンタルデルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメンタルデルタシグマＡＤ変換器に関する。
【背景技術】
【０００２】
従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１  国際公開第２０１３／１３６６７６号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなインクリメンタル型デルタシグマＡＤ変換器は、後段に積分フィルタを設け、量子化誤差を低減させていた。しかしながら、このような積分フィルタの通過特性は、ランダムに発生するサーマルノイズおよびアンプのフッカーノイズ等の低減には不十分な場合があった。そこで、インクリメンタル型デルタシグマＡＤ変換器において、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることが望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力端子から入力する入力信号からアナログ信号を減算する減算部と、アナログ積分器を有し、減算部の出力を積分する積分部と、積分部の出力信号を量子化する量子化部と、量子化部の出力に基づいてアナログ信号を出力するＤＡ変換部と、量子化部の出力をフィルタリングする第１デジタルフィルタと、入力端子および積分部の間に設けられた第１アナログ回路と、量子化部および第１デジタルフィルタの間に設けられ、第１アナログ回路の伝達関数に応じた伝達関数を有するデジタル回路とを備えるインクリメンタルデルタシグマＡＤ変換器を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のブロック図の一例を示す。
【図２】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の積分部１３０の構成例を示す。
【図３】本実施形態に係る第１デジタルフィルタ１６０が有するフィルタ係数の一例を示す。
【図４】本実施形態に係る第１デジタルフィルタ１６０の周波数特性の一例を示す。
【図５】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。
【図６】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第１変形例を示す。
【図７】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第２変形例を示す。
【図８】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第３変形例を示す。
【図９】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第４変形例を示す。
【図１０】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第５変形例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のブロック図の一例を示す。インクリメンタル型デルタシグマＡＤ変換器１０は、内部の回路をリセットしつつ、入力するアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換して出力する。インクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１１０と、減算部１２０と、積分部１３０と、量子化部１４０と、ＤＡ変換部１５０と、第１デジタルフィルタ１６０と、リセット部１７０と、出力端子１８０と、を備える。
【０００９】
入力端子１１０は、入力信号Ａｉｎを入力する。入力信号Ａｉｎは、アナログ信号でよい。入力端子１１０は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１１０が差動入力の場合、当該入力端子１１０は、正側入力から正側信号Ａｉｎｐが、負側入力から負側信号Ａｉｎｎが入力する。入力端子１１０は、入力した入力信号Ａｉｎを減算部１２０に供給する。
【００１０】
減算部１２０は、入力端子１１０から入力する入力信号Ａｉｎからアナログ信号を減算する。減算部１２０は、入力信号Ａｉｎからインクリメンタル型デルタシグマＡＤ変換器１０のフィードバック信号を減算する。減算部１２０は、入力端子１１０が差動入力の場合、当該差動信号の正側信号Ａｉｎｐおよび負側信号Ａｉｎｐに、それぞれ符号の異なるフィードバック信号を減算してよい。減算部１２０が減算するアナログ信号については後述する。減算部１２０は、減算結果を積分部１３０に供給する。
【００１１】
積分部１３０は、アナログ積分器を有し、減算部１２０の出力を積分する。積分部１３０は、複数のアナログ積分器を有してよい。積分部１３０は、積分した結果を出力信号Ａｅｒｒとして量子化部１４０に供給する。
【００１２】
量子化部１４０は、積分部１３０の出力信号Ａｅｒｒを量子化する。量子化部１４０は、外部から供給されるクロック信号等に応じて、積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１４０は、１ビット量子化器またはマルチビット量子化器として機能してよい。
【００１３】
例えば、量子化部１４０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１４０は、クロック信号毎に、出力信号Ａｅｒｒおよび予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Ａｅｒｒを１または０のデジタルコードに変換してよい。
【００１４】
また、例えば、量子化部１４０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１４０は、クロック信号毎に、Ｍビット分の比較器により出力信号Ａｅｒｒおよび予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号ＡｅｒｒをＭビットのデジタルコードに変換してよい。
【００１５】
即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１４０は、１変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。
【００１６】
例えば、インクリメンタル型デルタシグマＡＤ変換器１０のオーバーサンプリング比が６０の場合、量子化部１４０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１４０は、量子化したデジタル信号ＹをＤＡ変換部１５０および第１デジタルフィルタ１６０に供給する。
【００１７】
ＤＡ変換部１５０は、量子化部１４０の出力に基づいてアナログ信号を出力する。ＤＡ変換部１５０は、量子化部１４０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として減算部１２０へと供給する。ＤＡ変換部１５０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。
【００１８】
第１デジタルフィルタ１６０は、量子化部１４０の出力をフィルタリングする。第１デジタルフィルタ１６０は、量子化部１４０から受け取ったデジタル信号Ｙをフィルタリングして出力する。第１デジタルフィルタ１６０は、デジタル信号Ｙのビットストリームを積算してデジタル値を出力する積分フィルタでよい。この場合、第１デジタルフィルタ１６０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。第１デジタルフィルタ１６０は、クロック信号と同期してデジタル値を演算してよい。
【００１９】
第１デジタルフィルタ１６０は、一例として、ローパスフィルタを有し、量子化部１４０で発生する量子化ノイズを低減させる。また、第１デジタルフィルタ１６０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。第１デジタルフィルタ１６０は、演算結果のデジタル値を出力端子１８０に供給する。出力端子１８０は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力ＤＯＵＴとして出力する。
【００２０】
リセット部１７０は、予め定められた周期毎に積分部１３０が保持する積分値をリセットする。リセット部１７０は、第１デジタルフィルタ１６０の積算量を更にリセットしてもよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０がデジタル値へ変換する毎に、積分部１３０および第１デジタルフィルタ１６０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、積分部１３０および第１デジタルフィルタ１６０にリセット信号を供給してそれぞれリセットする。
【００２１】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０による積分部１３０および第１デジタルフィルタ１６０のリセットと、入力信号Ａｉｎのデジタル出力Ｄｏｕｔへの変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
【００２２】
図２は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の積分部１３０の構成例を示す。図２は、インクリメンタル型デルタシグマＡＤ変換器１０の入力信号Ａｉｎが、正側信号Ａｉｎｐおよび負側信号Ａｉｎｎによる差動信号で入力する例を示す。また、図２は、当該差動信号の入力に応じて、積分部１３０が出力信号Ａｅｒｒを差動信号で出力する例を示す。
【００２３】
積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図２に示す積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。
【００２４】
また、図２は、３つのアナログ積分器が、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。
【００２５】
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣｉ２ｐ、負側帰還キャパシタＣｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣｉ３ｐ、負側帰還キャパシタＣｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。
【００２６】
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
【００２７】
帰還キャパシタのそれぞれは、入力信号Ａｉｎに応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号Ａｉｎｐに応じて、第１クロックにおいて正側帰還キャパシタＣｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣｉ３ｐで蓄積される。同様に、負側信号Ａｉｎｎに応じて、第１クロックにおいて負側帰還キャパシタＣｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣｉ３ｎで蓄積される。
【００２８】
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。
【００２９】
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００３０】
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
【００３１】
図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣｉ１ｐに蓄積された電荷を、キャパシタＣｓ２ｐが充電して、後段の正側帰還キャパシタＣｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣｉ１ｎに蓄積された電荷を、キャパシタＣｓ２ｎが充電して、後段の負側帰還キャパシタＣｉ２ｎへと放電して伝達する。
【００３２】
また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣｉ２ｐに蓄積された電荷を、キャパシタＣｓ３ｐが充電して、後段の正側帰還キャパシタＣｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣｉ２ｎに蓄積された電荷を、キャパシタＣｓ３ｎが充電して、後段の負側帰還キャパシタＣｉ３ｎへと放電して伝達する。
【００３３】
以上のように、積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号Ａｉｎｐおよび負側信号Ａｉｎｎを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１４０へと出力する。例えば、図２に示す積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて量子化部１４０へと出力される。
【００３４】
なお、図２は、積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、積分部１３０に１または３以上設けられてよい。また、図２は、入力信号Ａｉｎが積分部１３０に直接入力する例を示すが、これに代えて、入力信号Ａｉｎは、サンプルホールド回路等を経て、積分部１３０に入力してよい。この場合、積分部１３０は、サンプルホールド回路がホールドした電荷を順次蓄積して伝達する。
【００３５】
このような積分部１３０の伝達関数を、Ｈａｎａｌｏｇとする。例えば、積分部１３０は、入力信号をＡｉｎとした場合、出力信号Ａｅｒｒを、Ａｅｒｒ＝Ｈａｎａｌｏｇ・Ａｉｎのように演算する。また、インクリメンタル型デルタシグマＡＤ変換器１０の第１デジタルフィルタ１６０の伝達関数を、Ｈｄｉｇｉｔａｌとする。例えば、第１デジタルフィルタ１６０は、量子化部１４０が量子化したデジタル信号Ｙに対して、デジタル出力Ｄｏｕｔを、Ｄｏｕｔ＝Ｈｄｉｇｉｔａｌ・Ｙのように演算する。
【００３６】
ここで、リセット部１７０によるリセット信号の供給からｉ回目の入力をＶｉｎ（ｉ）、量子化部１４０の出力をＹ（ｉ）、最終段の積分器の出力をＶ（ｉ）とすると、次式が成立する。
【数１】
2018014664.tif 000003
【００３７】
なお、（数１）式は、積分部１３０が積分器を３つ有する場合の一例であって、積分部１３０の積分器の個数をｎとすると、積分に相当する「Σ」の個数はｎ個になる。また、入力端子１１０から減算部１２０までのゲインｂ１、および、ＤＡ変換部１５０から減算部１２０までのゲインｂ２を、それぞれ略１倍とした。また、係数Ｃ１は、積分部１３０内部の増幅器等による増幅度および損失等に応じて定められる係数である。
【００３８】
インクリメンタル型デルタシグマＡＤ変換器１０は、出力Ｖ（ｉ）が予め定められた電圧範囲内となるように、出力Ｖ（ｉ）に影響を与える係数（例えば、ｂ１、ｂ２、およびＣ１）を調節して動作の安定性を確保する。ここで、予め定められた電圧範囲内を０［Ｖ］からＶＲ［Ｖ］とすると、次式が成立する。
【数２】
2018014664.tif 000004
【００３９】
（数２）式を変形して整理することにより、次式が算出される。
【数３】
2018014664.tif 000005
【００４０】
ここで、第１デジタルフィルタ１６０が量子化部１４０の出力を３重積分することで、次式が成立する。
【数４】
2018014664.tif 000006
【００４１】
（数３）式および（数４）式より、入力Ｖｉｎ（ｉ）に対するデジタル出力Ｄｏｕｔを対応付ける次式を算出することができる。
【数５】
2018014664.tif 000007
【００４２】
より一般的に、ＨａｎａｌｏｇおよびＨｄｉｇｉｔａｌを用いると、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０の場合、（数５）式は次式のように示すことができる。
【数６】
2018014664.tif 000008
【００４３】
ここで、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｄｏｕｔ＝Ｈｄｉｇｉｔａｌ・Ｙであるから、（数６）式は次式のように算出される。
【００４４】
【数７】
2018014664.tif 000009
【００４５】
このように、インクリメンタル型デルタシグマＡＤ変換器１０は、第１デジタルフィルタ１６０の演算を、積分部１３０の演算と等価にすることで、効率よく量子化誤差を低減できることがわかる。しかしながら、第１デジタルフィルタ１６０を２次以上の積分フィルタにした場合、量子化誤差を低減できても、ランダムに発生する雑音成分まで低減することが困難になる場合がある。
【００４６】
図３は、本実施形態に係る第１デジタルフィルタ１６０が有するフィルタ係数の一例を示す。図３の横軸は、第１デジタルフィルタ１６０がリセット後からクロックに応じて出力する順番ｉを示し、縦軸は、第１デジタルフィルタ１６０のフィルタ係数を示す。なお、比較のため、１次の積分フィルタの係数についても同様に図３に示す。１次の積分フィルタは、入力信号を平均化するので、リセット後から数えて早い順番であっても遅い順番であっても、フィルタ係数は略同一の値となる。
【００４７】
これに対し、高次のフィルタ係数は、リセット後から数えてより早い順番の値の方が、より大きい値となる。図３において、斜線の柱状で示すグラフが２次の積分フィルタの例である。この場合、１番目のデータに対する重みは、１６番目のデータと比較して１０倍程度大きい値となる。したがって、入力するデータのタイミングによっては、重みが重くなる場合と、軽くなる場合が発生するので、ランダムに発生する雑音成分等を低減できない場合が生じてしまう。
【００４８】
図４は、本実施形態に係る第１デジタルフィルタ１６０の周波数特性の一例を示す。図３の横軸は、クロック周波数ｆｃｌｋに対する周波数ｆを示し、縦軸は減衰量（マイナスの利得）を示す。図４に示すように、２次の積分フィルタの通過特性は、２０数ｄＢ程度の減衰量なので、ランダムに発生するサーマルノイズおよびアンプのフッカーノイズ等の低減には不十分な場合がある。そこで、本実施形態のインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させる特性を保ちつつ、ランダムに発生する雑音を低減させるように、フィルタを更に備える。
【００４９】
図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００において、図１に示された本実施形態に係る実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の動作と略同一のものには同一の符号を付け、説明を省略する。インクリメンタル型デルタシグマＡＤ変換器１００は、第１アナログ回路３１０と、デジタル回路４１０と、を更に備える。
【００５０】
第１アナログ回路３１０は、入力端子１１０および積分部１３０の間に設けられる。図５は、第１アナログ回路３１０が、入力端子１１０および減算部１２０の間に設けられる例を示す。第１アナログ回路３１０は、入力する信号をフィルタリングする第１アナログフィルタを有する。第１アナログフィルタは、高調波成分を低減させるローパスフィルタを有してよい。本実施形態において、第１アナログ回路３１０の伝達関数をＨｅｘｔｒａとする。
【００５１】
デジタル回路４１０は、量子化部１４０および第１デジタルフィルタ１６０の間に設けられ、第１アナログ回路３１０の伝達関数に応じた伝達関数を有する。図５は、デジタル回路４１０が、量子化部１４０およびＤＡ変換部１５０の間に設けられる例を示す。即ち、デジタル回路４１０は、量子化部１４０の出力Ｙが入力され、信号Ｙに応じた出力信号Ｙ'を、ＤＡ変換部１５０および第１デジタルフィルタ１６０に供給する。
【００５２】
デジタル回路４１０は、入力する信号をフィルタリングする第２デジタルフィルタを有してよい。デジタル回路４１０の伝達関数は、第１アナログ回路３１０の伝達関数Ｈｅｘｔｒａと略同一の伝達関数を有してよい。即ち、デジタル回路４１０が有する第２デジタルフィルタは、第１アナログ回路３１０と略同一のローパスフィルタでよい。
【００５３】
図５に示すインクリメンタル型デルタシグマＡＤ変換器１００の場合、リセット部１７０は、積分部１３０をリセットするタイミングで、第１デジタルフィルタ１６０、第１アナログ回路３１０、およびデジタル回路４１０をリセットしてよい。即ち、リセット部１７０は、積分部１３０、第１デジタルフィルタ１６０、第１アナログ回路３１０、およびデジタル回路４１０に、略同一のタイミングでリセット信号を供給してよい。
【００５４】
以上のインクリメンタル型デルタシグマＡＤ変換器１００において、入力端子１１０から入力する入力信号Ａｉｎが積分部１３０から出力信号Ａｅｒｒとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ・Ａｉｎとなる。また、量子化部１４０の出力Ｙが出力端子１８０からデジタル出力Ｄｏｕｔとして出力されるまでの伝達関数は、Ｈｄｉｇｉｔａｌ・Ｙ'＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌ・Ｙとなる。即ち、図５において、（数６）式は、次式のように示される。
【数８】
2018014664.tif 000010
【００５５】
したがって、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌとなるので、（数７）式と同様に、次式が成立する。
【数９】
2018014664.tif 000011
【００５６】
即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、第１デジタルフィルタ１６０および積分部１３０の演算を等価にし、また、第１アナログ回路３１０およびデジタル回路４１０の伝達関数を略同一とすることで、効率よく量子化誤差を低減できることがわかる。
【００５７】
また、インクリメンタル型デルタシグマＡＤ変換器１００は、量子化部１４０の出力Ｙを、デジタル回路４１０および第１デジタルフィルタ１６０を介して出力端子１８０からデジタル出力Ｄｏｕｔを出力する。したがって、インクリメンタル型デルタシグマＡＤ変換器１００は、デジタルデータに変換した信号Ｙに伝達関数Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌを乗じることにより、高周波ノイズを低減することができる。
【００５８】
したがって、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。また、第１アナログ回路３１０およびデジタル回路４１０は、略同一のローパスフィルタの伝達関数を有していればよく、このようなアナログ回路およびデジタル回路を備えるインクリメンタル型デルタシグマＡＤ変換器１００は、容易に実現することができる。
【００５９】
図６は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第１変形例を示す。第１変形例のインクリメンタル型デルタシグマＡＤ変換器１００において、図５に示された本実施形態に係る実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。第１変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１アナログ回路３１０と、第２アナログ回路３２０と、デジタル回路４１０と、を更に備える。
【００６０】
第１アナログ回路３１０は、入力端子１１０および減算部１２０の間に設けられる。第１アナログ回路３１０は、入力する信号をフィルタリングする第１アナログフィルタを有する。第１アナログフィルタは、高調波成分を低減させるローパスフィルタを有してよい。本実施形態において、第１アナログ回路３１０の伝達関数をＨｅｘｔｒａとする。
【００６１】
第２アナログ回路３２０は、ＤＡ変換部１５０および減算部１２０の間に設けられる。第２アナログ回路３２０は、入力する信号をフィルタリングする第２アナログフィルタを有してよい。第２アナログ回路３２０は、第１アナログ回路３１０の伝達関数Ｈｅｘｔｒａに応じた伝達関数を有してよい。即ち、第２アナログ回路３２０が有する第２アナログフィルタは、第１アナログ回路３１０が有する第１アナログフィルタと略同一のローパスフィルタでよい。
【００６２】
デジタル回路４１０は、量子化部１４０および第１デジタルフィルタ１６０の間に設けられる。また、デジタル回路４１０およびＤＡ変換部１５０は、量子化部にそれぞれ接続され、量子化されたビットストリームをそれぞれ受け取る。デジタル回路４１０は、入力する信号をフィルタリングする第２デジタルフィルタを有してよい。デジタル回路４１０の伝達関数は、第１アナログ回路３１０の伝達関数Ｈｅｘｔｒａと略同一の伝達関数を有してよい。即ち、第１アナログ回路３１０、第２アナログ回路３２０、およびデジタル回路４１０の伝達関数は、略同一でよい。また、デジタル回路４１０が有する第２デジタルフィルタは、第１デジタルフィルタ１６０と略同一のローパスフィルタでよい。
【００６３】
第１変形例のインクリメンタル型デルタシグマＡＤ変換器１００の場合、リセット部１７０は、積分部１３０をリセットするタイミングで、第１デジタルフィルタ１６０、第１アナログ回路３１０、第２アナログ回路３２０、およびデジタル回路４１０をリセットしてよい。即ち、リセット部１７０は、積分部１３０、第１デジタルフィルタ１６０、第１アナログ回路３１０、第２アナログ回路３２０、およびデジタル回路４１０に、略同一のタイミングでリセット信号を供給してよい。
【００６４】
以上のインクリメンタル型デルタシグマＡＤ変換器１００において、入力端子１１０から入力する入力信号Ａｉｎが積分部１３０から出力信号Ａｅｒｒとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ・Ａｉｎとなる。また、量子化部１４０の出力Ｙが出力端子１８０からデジタル出力Ｄｏｕｔとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌ・Ｙとなる。また、量子化部１４０の出力Ｙが減算部１２０を経てフィードバックされる成分はＨｅｘｔｒａ・Ｈａｎａｌｏｇ・Ｙとなる。即ち、図６において、（数６）式は、次式のように示される。
【数１０】
2018014664.tif 000012
【００６５】
したがって、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌとなるので、（数９）式が成立する。即ち、第１変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１デジタルフィルタ１６０および積分部１３０の演算を等価にし、また、第１アナログ回路３１０、第２アナログ回路３２０、およびデジタル回路４１０の伝達関数を略同一とすることで、効率よく量子化誤差を低減できることがわかる。
【００６６】
また、第１変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、デジタルデータに変換した信号Ｙに伝達関数Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌを乗じることにより、高周波ノイズを低減することができる。したがって、第１変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。
【００６７】
図７は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第２変形例を示す。第２変形例のインクリメンタル型デルタシグマＡＤ変換器１００において、図５に示された本実施形態に係る実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。第２変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１アナログ回路３１０と、デジタル回路４１０と、を更に備える。
【００６８】
第１アナログ回路３１０は、減算部１２０および積分部１３０の間に設けられる。第１アナログ回路３１０は、入力する信号をフィルタリングする第１アナログフィルタを有する。第１アナログフィルタは、高調波成分を低減させるローパスフィルタを有してよい。本実施形態において、第１アナログ回路３１０の伝達関数をＨｅｘｔｒａとする。
【００６９】
デジタル回路４１０は、量子化部１４０および第１デジタルフィルタ１６０の間に設けられる。また、デジタル回路４１０およびＤＡ変換部１５０は、量子化部にそれぞれ接続され、量子化されたビットストリームをそれぞれ受け取る。デジタル回路４１０は、入力する信号をフィルタリングする第２デジタルフィルタを有してよい。デジタル回路４１０の伝達関数は、第１アナログ回路３１０の伝達関数Ｈｅｘｔｒａと略同一の伝達関数を有してよい。即ち、第１アナログ回路３１０およびデジタル回路４１０の伝達関数は、略同一でよい。また、デジタル回路４１０が有する第２デジタルフィルタは、第１デジタルフィルタ１６０と略同一のローパスフィルタでよい。
【００７０】
第２変形例のインクリメンタル型デルタシグマＡＤ変換器１００の場合、リセット部１７０は、積分部１３０をリセットするタイミングで、第１デジタルフィルタ１６０、第１アナログ回路３１０、およびデジタル回路４１０をリセットしてよい。即ち、リセット部１７０は、積分部１３０、第１デジタルフィルタ１６０、第１アナログ回路３１０、およびデジタル回路４１０に、略同一のタイミングでリセット信号を供給してよい。
【００７１】
以上のインクリメンタル型デルタシグマＡＤ変換器１００において、入力端子１１０から入力する入力信号Ａｉｎが積分部１３０から出力信号Ａｅｒｒとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ・Ａｉｎとなる。また、量子化部１４０の出力Ｙが出力端子１８０からデジタル出力Ｄｏｕｔとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌ・Ｙとなる。また、量子化部１４０の出力Ｙが減算部１２０を経てフィードバックされる成分はＨｅｘｔｒａ・Ｈａｎａｌｏｇ・Ｙとなる。即ち、図７において、（数６）式は、（数１０）式のように示される。
【００７２】
したがって、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌとなるので、（数９）式が成立する。即ち、第２変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１デジタルフィルタ１６０および積分部１３０の演算を等価にし、また、第１アナログ回路３１０およびデジタル回路４１０の伝達関数を略同一とすることで、効率よく量子化誤差を低減できることがわかる。
【００７３】
また、第２変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、デジタルデータに変換した信号Ｙに伝達関数Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌを乗じることにより、高周波ノイズを低減することができる。したがって、第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。
【００７４】
なお、第１変形例および第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００は、いずれもフィードバックループ内にローパスフィルタの特性を有するアナログ回路を備え、ループの外にローパスフィルタの特性を有するデジタル回路を備える。これにより、インクリメンタル型デルタシグマＡＤ変換器１００は、デジタル回路に特有の遅延等を生じさせることなく、高速にフィードバックを実行できる。
【００７５】
図８は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第３変形例を示す。第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００において、図５に示された本実施形態に係る実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。
【００７６】
第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、入力信号が略一定の値となる場合に用いられる構成でよい。入力信号が略一定の値になる場合、追加するフィルタの特性は、移動平均を演算するフィルタでよい。この場合、移動平均値は、略一定の値となることから、入力側のアナログフィルタを省略することができる。第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、デジタル回路４１０を更に備える。
【００７７】
デジタル回路４１０は、量子化部１４０および第１デジタルフィルタ１６０の間に設けられる。また、デジタル回路４１０は、量子化部１４０およびＤＡ変換部１５０の間に設けられる。また、ＤＡ変換部１５０は、デジタル回路４１０および第１デジタルフィルタ１６０の間に接続され、デジタル回路４１０が出力するデジタル信号をアナログ信号に変換して、減算部１２０に供給する。即ち、ＤＡ変換部１５０のデジタル信号の入力部は、デジタル回路４１０および第１デジタルフィルタ１６０の間に接続され、ＤＡ変換部１５０のアナログ信号の出力部は、減算部１２０に接続される。また、第１デジタルフィルタ１６０は、デジタル回路４１０が出力するデジタル信号をフィルタリングする。
【００７８】
デジタル回路４１０は、入力信号の移動平均を出力する第２デジタルフィルタを有してよい。本実施形態において、デジタル回路４１０の伝達関数をＨｅｘｔｒａとする。デジタル回路４１０が移動平均であり、入力信号が略一定の値となる場合、第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、対応する第１アナログ回路３１０を省略することができる。
【００７９】
第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００の場合、リセット部１７０は、積分部１３０をリセットするタイミングで、第１デジタルフィルタ１６０およびデジタル回路４１０をリセットしてよい。即ち、リセット部１７０は、積分部１３０、第１デジタルフィルタ１６０、およびデジタル回路４１０に、略同一のタイミングでリセット信号を供給してよい。
【００８０】
以上のインクリメンタル型デルタシグマＡＤ変換器１００において、入力端子１１０から入力する入力信号Ａｉｎが積分部１３０から出力信号Ａｅｒｒとして出力されるまでの伝達関数は、Ｈａｎａｌｏｇ・Ａｉｎとなる。ここで、入力信号Ａｉｎが略一定の値の場合には、Ｈｅｘｔｒａ＝１となることから、入力端子１１０から入力する入力信号Ａｉｎが積分部１３０から出力信号Ａｅｒｒとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ・Ａｉｎと記述することが可能である。また、量子化部１４０の出力Ｙが出力端子１８０からデジタル出力Ｄｏｕｔとして出力されるまでの伝達関数は、Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌ・Ｙとなる。また、量子化部１４０の出力Ｙが減算部１２０を経てフィードバックされる成分はＨｅｘｔｒａ・Ｈａｎａｌｏｇ・Ｙとなる。即ち、図８において、（数６）式は、（数１０）式のように示される。
【００８１】
したがって、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌとなるので、（数９）式が成立する。即ち、第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１デジタルフィルタ１６０および積分部１３０の演算を等価にし、また、デジタル回路４１０が移動平均を出力することにより、効率よく量子化誤差を低減できることがわかる。
【００８２】
また、第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、入力信号が略一定なので、移動平均を出力するデジタル回路４１０を用いることにより、高周波ノイズを低減することができる。したがって、第３変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。
【００８３】
図９は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第４変形例を示す。第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００において、図８に示された第３変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。
【００８４】
第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００と同様に、入力信号が略一定の値となる場合に用いられる構成でよい。入力信号が略一定の値になる場合、追加するフィルタの特性は、移動平均を演算するフィルタでよい。この場合、移動平均値は、略一定の値となることから、入力側のアナログフィルタを省略することができる。第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第３変形例のインクリメンタル型デルタシグマＡＤ変換器１００と同様に、デジタル回路４１０を備える。
【００８５】
デジタル回路４１０は、量子化部１４０および第１デジタルフィルタ１６０の間に設けられる。また、デジタル回路４１０およびＤＡ変換部１５０は、量子化部１４０にそれぞれ接続され、量子化されたビットストリームをそれぞれ受け取る。即ち、ＤＡ変換部１５０は、量子化部１４０およびデジタル回路４１０の間に接続され、デジタル回路４１０が出力するデジタル信号をアナログ信号に変換して、減算部１２０に供給する。デジタル回路４１０は、入力信号の移動平均を出力する第２デジタルフィルタを有してよい。本実施形態において、デジタル回路４１０の伝達関数をＨｅｘｔｒａとする。デジタル回路４１０が移動平均であり、入力信号が略一定の値となる場合、第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００においても、対応する第１アナログ回路３１０を省略することができる。
【００８６】
デジタル回路４１０は、一例として、時系列に入力する入力信号ｚ０、ｚ−１、ｚ−２、・・・、ｚ−ｉに対して、次式のような演算を施して移動平均を算出してよい。なお、は、ｋ０、ｋ１、・・・、ｋｉは係数である。
【数１１】
2018014664.tif 000013
【００８７】
デジタル回路４１０が（数１１）式のように演算することに応じて、ＤＡ変換部１５０は、同様のフィルタ特性となるように演算して出力することができる。即ち、ＤＡ変換部１５０は、第２デジタルフィルタの伝達関数と同一の伝達関数を有してよい。この場合、ＤＡ変換部１５０は、一例として、リセット信号によってリセットされた後、第ｎ番目の入力ｚ−ｉ＋ｎ−１に対して係数ｋｉーｎ＋１をそれぞれ乗じ、乗算結果の総和を出力する。このように、ＤＡ変換部１５０がデジタル回路４１０と等価な動作を実行することができるので、インクリメンタル型デルタシグマＡＤ変換器１００は、フィードバックループ内にデジタルフィルタの特性を有するデジタル回路を省くことができる。
【００８８】
したがって、第４変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００も、（数６）式は、（数１０）式のように示される。したがって、Ｈａｎａｌｏｇ＝Ｈｄｉｇｉｔａｌであれば、Ｈｅｘｔｒａ・Ｈａｎａｌｏｇ＝Ｈｅｘｔｒａ・Ｈｄｉｇｉｔａｌとなるので、（数９）式が成立する。即ち、第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１デジタルフィルタ１６０および積分部１３０の演算を等価にし、また、デジタル回路４１０およびＤＡ変換部１５０が移動平均を出力することにより、効率よく量子化誤差を低減できることがわかる。
【００８９】
また、第４変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、入力信号が略一定なので、移動平均を出力するデジタル回路４１０を用いることにより、高周波ノイズを低減することができる。したがって、第３変形例に係るインクリメンタル型デルタシグマＡＤ変換器１００は、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。
【００９０】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０にデジタル回路４１０等を更に備える構成を例として説明した。なお、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器であれば、図１とは異なる構成であっても、デジタル回路４１０等を更に備えることにより、量子化誤差を低減させつつ、ランダムに発生する雑音を低減させることができる。例えば、インクリメンタル型デルタシグマＡＤ変換器１０にフィードフォワード回路等が追加された構成であってもよい。
【００９１】
図１０は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の第５変形例を示す。第５変形例のインクリメンタル型デルタシグマＡＤ変換器１００は、図５に示すインクリメンタル型デルタシグマＡＤ変換器１００に、フィードフォワード部４２０が追加された構成例を示す。
【００９２】
フィードフォワード部４２０は、入力信号を量子化部１４０へと伝達する。また、フィードフォワード部４２０は、積分部１３０の内部の信号を量子化部１４０へと伝達してもよい。フィードフォワード部４２０は、例えば、第１アナログ積分器２１０および／または第２アナログ積分器２２０の出力信号を、量子化部１４０へと伝達してもよい。フィードフォワード部４２０は、加算部４２２を有してよい。
【００９３】
加算部４２２は、入力信号、第１アナログ積分器２１０の出力信号、および／または第２アナログ積分器２２０の出力信号を受け取り、積分部１３０の出力に加算して量子化部１４０に加算結果を供給する。この場合、加算部４２２は、クロック信号に応じて、積分器等の出力タイミングに同期してそれぞれの信号を受け取って、総和を量子化部１４０に伝達してよい。
【００９４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９５】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９６】
１０  インクリメンタル型デルタシグマＡＤ変換器、１００  インクリメンタル型デルタシグマＡＤ変換器、１１０  入力端子、１２０  減算部、１３０  積分部、１４０  量子化部、１５０  ＤＡ変換部、１６０  第１デジタルフィルタ、１７０  リセット部、１８０  出力端子、２１０  第１アナログ積分器、２１２  第１アナログ増幅器、２１４  正側リセットスイッチ、２１６  負側リセットスイッチ、２２０  第２アナログ積分器、２２２  第２アナログ増幅器、２２４  正側リセットスイッチ、２２６  負側リセットスイッチ、２３０  第３アナログ積分器、２３２  第３アナログ増幅器、２３４  正側リセットスイッチ、２３６  負側リセットスイッチ、２４０  第１スイッチトキャパシタ、２４２  前段スイッチ、２４４  後段スイッチ、２４５  第２スイッチトキャパシタ、２４６  前段スイッチ、２４８  後段スイッチ、３１０  第１アナログ回路、３２０  第２アナログ回路、４１０  デジタル回路、４２０  フィードフォワード部、４２２  加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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