(57)【要約】【課題】  下面実装構造において、基板上への実装の際に半田との接合強度を改善することができる積層型キャパシタ及びその実装基板を提供する。【解決手段】  本発明は、誘電体層、実装面を通じて互いに離隔して露出するように上記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び実装面に上記誘電体層が積層される方向に沿って設けられ、上記第１及び第２内部電極の露出した部分とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、上記第１及び第２溝部にそれぞれ形成され、上記第１及び第２内部電極の露出した部分とそれぞれ接続する第１及び第２外部電極とを含む積層型キャパシタ及びその実装基板を提供する。【選択図】図１
2018014482.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層、実装面を通じて互いに離隔して露出するように前記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び実装面に前記誘電体層が積層される方向に沿って設けられ、前記第１及び第２内部電極の露出した部分とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、
前記第１及び第２溝部にそれぞれ形成され、前記第１及び第２内部電極の露出した部分とそれぞれ接続する第１及び第２外部電極とを含む、積層型キャパシタ。
【請求項２】
前記第１及び第２内部電極は、積層方向に沿って互いにオーバーラップする第１及び第２本体部と、前記第１及び第２本体部から延長し、前記第１及び第２溝部を通じてそれぞれ露出する第１及び第２リード部とをそれぞれ含む、請求項１に記載の積層型キャパシタ。
【請求項３】
前記キャパシタ本体の実装面と前記第１及び第２外部電極が一つの平面をなす、請求項１または請求項２に記載の積層型キャパシタ。
【請求項４】
前記第１及び第２溝部が四角断面状を有する、請求項１から請求項３の何れか一項に記載の積層型キャパシタ。
【請求項５】
前記第１及び第２溝部の断面がアーク状である、請求項１から請求項４の何れか一項に記載の積層型キャパシタ。
【請求項６】
前記第１及び第２溝部の長さをａ、前記キャパシタ本体の長さをＬとしたときに、１／６Ｌ＜ａ＜１／３Ｌの式を満たす、請求項１から請求項５の何れか一項に記載の積層型キャパシタ。
【請求項７】
前記第１及び第２溝部の深さをｃ、前記キャパシタ本体の高さをＴとしたときに、ｃ＜１／６Ｔの式を満たす、請求項１から請求項６の何れか一項に記載の積層型キャパシタ。
【請求項８】
誘電体層、実装面を通じて互いに離隔して露出するように前記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び実装面に前記誘電体層が積層される方向に沿って設けられ、前記第１及び第２内部電極の露出した部分とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、
前記第１及び第２溝部にそれぞれ形成され、前記第１及び第２内部電極の露出した部分とそれぞれ接続する第１及び第２外部電極とを含み、
前記第１及び第２溝部は、互いに対向する方向に延長し、前記キャパシタ本体のコーナーのうち隣接したコーナーの一部を除去する、積層型キャパシタ。
【請求項９】
前記第１及び第２溝部のそれぞれの長さをａ'、前記キャパシタ本体の長さをＬ'としたときに、１／６Ｌ'＜ａ'＜１／３Ｌ'の式を満たす、請求項８に記載の積層型キャパシタ。
【請求項１０】
前記キャパシタ本体の実装面において、前記第１及び第２溝部間のマージン部の幅をｄ、前記キャパシタ本体の長さをＬ'としたときに、１／６Ｌ'＜ｄ＜１／２Ｌ'の式を満たす、請求項８に記載の積層型キャパシタ。
【請求項１１】
上面に第１及び第２電極パッドを有する基板と、
前記基板上に実装する請求項１から１０のいずれか一項に記載の積層型キャパシタとを含む、積層型キャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型キャパシタ及びその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層型キャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの様々な電子製品の基板に装着され、電気を充電または放電する役割をする。
【０００３】
このような積層型キャパシタは、小型でかつ容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として使用されることができ、最近、高容量及び高信頼性の方向で開発が行われている。
【０００４】
高容量の積層型キャパシタを実現するためには、キャパシタ本体を構成する材料の誘電率を高めるか、または誘電体層及び内部電極の厚さを薄膜化して積層数を増加させる方法がある。
【０００５】
しかし、高誘電率材料の組成開発は容易ではなく、現在の製造方法により誘電体層の厚さを薄くするには限界があるため、このような方法により製品の容量を増加させるにも限界がある。
【０００６】
よって、キャパシタの超小型化の傾向に合わせながらも、製品の容量は高めることができる方法に関する研究が求められる。
【０００７】
従来の２端子積層型キャパシタは、外部電極がキャパシタ本体の長さ方向の両端部に形成される。これにより、外部電極が塗布された面積の分だけ、チップの長さ方向のサイズが大きくなる。
【０００８】
ＳＭＤ（表面実装素子：ｓｕｒｆａｃｅ  ｍｏｕｎｔｉｎｇ  ｄｅｖｉｃｅ）方式の一つである下面実装構造の積層型キャパシタは、外部電極がキャパシタ本体の実装面に形成される。
【０００９】
これにより、従来の２端子積層型キャパシタに比べて、同一のチップサイズで外部電極の塗布面積を減少させ、その分だけ内部電極の面積を増加させることにより、キャパシタの容量を増加させることができる。
【００１０】
しかし、下面実装構造の積層型キャパシタは、外部電極がキャパシタ本体の実装面だけに形成された場合、半田が接触する実装面積を減らすことはできるが、減少した実装面積の分だけＳＭＴの際に半田接合強度が低下するという問題がある。
【００１１】
そこで、下面実装構造において、半田接合強度を確保するために、外部電極をキャパシタ本体の側面の一部まで延長させた構造が開示されているが、この場合、延長された外部電極の大きさの分だけ半田フィレットが形成される実装面積がキャパシタ本体の長さ方向に伸びることになる。
【００１２】
従って、従来の２端子キャパシタに比べて、同一のチップサイズで外部電極の塗布面積を減少させ、その分だけ内部電極の面積を増加させようとする本来の目的及び効果を充分に達成することができない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】韓国特許公開第１０−２０１３−００２２８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、下面実装構造において、基板上への実装の際に半田との接合強度を改善することができる積層型キャパシタ及びその実装基板を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一側面は、誘電体層、実装面を通じて互いに離隔して露出するように上記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び実装面に上記誘電体層が積層される方向に沿って設けられ、上記第１及び第２内部電極の露出した部分とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、上記第１及び第２溝部にそれぞれ形成され、上記第１及び第２内部電極の露出した部分とそれぞれ接続する第１及び第２外部電極とを含む積層型キャパシタを提供する。
【発明の効果】
【００１６】
本発明の一実施例によると、キャパシタ本体の実装面に溝部を設けた後、該溝部に外部電極を形成して、基板に実装の際に半田が接合する面積を拡張させることにより、下面実装構造を有するキャパシタの静電容量を増加させる効果を損なわずに維持しながらも、下面実装構造を有する積層型キャパシタにおいて未解決の課題であるＳＭＴの際に半田接合強度が低下するという問題を緩和することができるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例による積層型キャパシタを概略的に示す斜視図である。
【図２】図１の積層型キャパシタに適用される誘電体層、第１内部電極及び第２内部電極の構造をそれぞれ示す平面図である。
【図３】図１において、第１及び第２外部電極が取り外された状態のキャパシタ本体を概略的に示す斜視図である。
【図４】図１の積層型キャパシタにおいて、溝部と外部電極の他の実施形態を示す斜視図である。
【図５】図１の積層型キャパシタにおいて、溝部と外部電極のさらに他の実施形態を示す斜視図である。
【図６】図５の積層型キャパシタを９０°回転させて示す斜視図である。
【図７】図６に示す積層型キャパシタを側面から見た側面図である。
【図８】図１の積層型キャパシタが基板に実装された状態を示す断面図である。
【発明を実施するための形態】
【００１８】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）が誇張されることがある。
【００１９】
なお、各実施形態の図面に示された同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
【００２０】
本発明の実施形態を明確に説明するために、キャパシタ本体の方向を定義すると、図面上に表されたＸ、Ｙ及びＺは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層及び内部電極の積層方向と同一の概念で使用されることができる。
【００２１】
また、本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に対向する両面を第１及び第２面Ｓ１、Ｓ２と設定し、Ｘ方向に対向し、第１及び第２面Ｓ１、Ｓ２の先端を連結する両面を第３及び第４面Ｓ３、Ｓ４と設定し、Ｙ方向に対向し、第１及び第２面Ｓ１、Ｓ２と第３及び第４面Ｓ３、Ｓ４との先端をそれぞれ連結する両面を第５及び第６面Ｓ５、Ｓ６と設定して共に説明する。ここで、第１面Ｓ１は、実装面と同一の概念で使用されることができる。
【００２２】
＜積層型キャパシタ＞
図１は、本発明の一実施例による積層型キャパシタを概略的に示す斜視図であり、図２（ａ）及び図２（ｂ）は、図１に適用される第１内部電極及び第２内部電極の構造をそれぞれ示す平面図である。
【００２３】
図１及び図２を参照すると、本実施例による積層型キャパシタ１００は、誘電体層１１１、第１及び第２内部電極１２１、１２２及び第１及び第２溝部１４１、１４２を含むキャパシタ本体１１０と第１及び第２外部電極１３１、１３２とを含む。
【００２４】
キャパシタ本体１１０は、複数の誘電体層１１１を積層して形成され、特に制限されないが、図示のように略六面体状を有することができる。
【００２５】
この時、キャパシタ本体１１０の形状、寸法及び誘電体層１１１の積層数は図面上の図示に限定されない。
【００２６】
また、誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１間の境界は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。
【００２７】
このようなキャパシタ本体１１０は、キャパシタの静電容量形成に寄与する部分として、第１内部電極１２１及び第２内部電極１２２を含むアクティブ領域を含むとともに、マージン部としてアクティブ領域の対向する最外殻にそれぞれ配置されるカバー領域とを含む。
【００２８】
上記アクティブ領域は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成されることができる。この時、誘電体層１１１の厚さは、積層型キャパシタ１００の容量設計に合わせて任意に変更することができる。また、誘電体層１１１は、高誘電率を有するセラミックの粉末、例えばチタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明においてはこれらに限定されるものではない。さらに、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などが少なくとも一つ以上さらに添加されることができる。
【００２９】
上記カバー領域は、キャパシタ本体１１０のＹ方向の両側にそれぞれ位置し、内部電極を含まないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。このようなカバー領域は、Ｙ方向を積層方向として単一誘電体層または２個以上の誘電体層１１１をＹ方向から見た上記アクティブ領域の両側外郭にそれぞれ積層して設けることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たすことができる。
【００３０】
第１内部電極１２１及び第２内部電極１２２は、互いに異なる極性を有する電極であり、キャパシタ本体１１０内で誘電体層１１１を挟んでＹ方向に沿って交互に配置される。誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成することができ、中間に配置された誘電体層１１１により互いに電気的に絶縁することができる。
【００３１】
上記導電性ペーストに含まれる導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００３２】
また、上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを使用することができるが、本発明がこれに限定されるものではない。
【００３３】
本実施例の第１及び第２内部電極１２１、１２２は、キャパシタ本体１１０の第１面Ｓ１を通じて露出して形成される。この時、第１及び第２内部電極１２１、１２２の露出する部分は、Ｘ方向に互いに離隔して配置される。
【００３４】
また、第１及び第２内部電極１２１、１２２がＹ方向に互いにオーバーラップする面積は、キャパシタの容量形成と関係がある。
【００３５】
第１内部電極１２１は、第１本体部１２１ａと、第１本体部１２１ａでキャパシタ本体１１０の第１面Ｓ１を通じて露出して延長する第１リード部１２１ｂとを含む。
【００３６】
第２内部電極１２２は、Ｙ方向に沿って第１本体部１２１ａと重複しながら延在する第２本体部１２２ａと、第２本体部１２２ａでキャパシタ本体１１０の第１面Ｓ１を通じて露出して延長する第２リード部１２２ｂとを含む。この時、第１及び第２リード部１２１ｂ、１２２ｂは、Ｘ方向に互いに離隔する。
【００３７】
第１溝部１４１は、キャパシタ本体１１０の第１面Ｓ１にＹ方向に沿って長く延長して設けられる。この時、第１溝部１４１は、両端がキャパシタ本体１１０の第５及び第６面Ｓ５、Ｓ６を通じて露出して設けられることができ、第１内部電極１２１で第１リード部１２１ｂのエッジ（ｅｄｇｅ）が共に除去されるように設けられることができる。
【００３８】
そして、第２溝部１４２は、キャパシタ本体１１０の第１面Ｓ１にＹ方向に沿って長く延長して設けられる。この時、第２溝部１４２は、両端がキャパシタ本体１１０の第５及び第６面Ｓ５、Ｓ６を通じて露出して設けられることができ、第２内部電極１２２で第２リード部１２２ｂのエッジが共に除去されるように設けられることができる。
【００３９】
第１外部電極１３１は、第１溝部１４１に導電性物質を満たして形成する。第１外部電極１３１は、第１溝部１４１と対応する第１内部電極１２１の第１リード部１２１ｂのエッジに接触し、Ｙ方向に積層した複数の第１内部電極１２１を電気的に接続する。この時、第１外部電極１３１のＹ方向の両端は、キャパシタ本体１１０の第５及び第６面Ｓ５、Ｓ６を通じて露出することができる。
【００４０】
第２外部電極１３２は、第２溝部１４２に導電性物質を満たして形成する。第２外部電極１３２は、第２溝部１４２と対応する第２内部電極１２２の第２リード部１２２ｂのエッジに接触し、Ｙ方向に積層した複数の第２内部電極１２２を電気的に接続する。この時、第２外部電極１３２のＹ方向の両端は、キャパシタ本体１１０の第５及び第６面Ｓ５、Ｓ６を通じて露出することができる。
【００４１】
このような第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。また、上記の導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００４２】
一方、第１及び第２外部電極１３１、１３２の表面は、キャパシタ本体１１０の実装面である第１面Ｓ１と一つの平面をなすように形成されることができる。よって、基板に設置する際に実装基板の高さをさらに低くすることができる。
【００４３】
図３を参照すると、図面上のａは、第１及び第２溝部１４１、１４２のＸ方向におけるそれぞれの幅であり、ｂは、キャパシタ本体１１０のＹ方向の幅であり、ｃは、第１及び第２溝部１４１、１４２のＺ方向におけるそれぞれの深さであり、Ｌは、キャパシタ本体１１０の長さであり、Ｔは、キャパシタ本体１１０の高さである。
【００４４】
この時、ａが１／６Ｌ以下である場合、キャパシタンス結合性の低下により静電容量が充分に確保できない問題が発生し得、ａが１／３Ｌ以上である場合、キャパシタの強度が低下する問題が発生し得る。従って、ａの好ましい範囲は、１／６Ｌ＜ａ＜１／３Ｌである。
【００４５】
また、ｃが１／６Ｔ以上である場合、一方の極性を有する内部電極が他方の極性を有する内部電極と接触してショートの問題が発生し得るため、ｃの好ましい範囲は、ｃ＜１／６Ｔである。
【００４６】
一方、本実施例では、第１及び第２溝部１４１、１４２の形状が略四角断面状であると図示して説明しているが、本発明はこれに限定されるものではない。例えば、図４に示すように、第１及び第２溝部１４３、１４４の形状は、断面が半円に近いアーク状でなることができ、他の例として、第１及び第２溝部は、必要に応じて円形及び三角形など多様に変更することができる。
【００４７】
一方、第１及び第２外部電極１３３、１３４も、第１及び第２溝部１４３、１４４の形状によって形状が変更されることができる。本実施例では、第１及び第２外部電極１３３、１３４が第１及び第２溝部１４３、１４４の形状に合わせて半円に近いアーク状でなることができる。
【００４８】
本実施例の積層型キャパシタは、下面実装構造であり、第１及び第２外部電極１３１、１３２間の距離が短く、外部極性が印加される第１及び第２内部電極１２１、１２２間の距離も近くなるため、電圧印加の際に電流ループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、等価直列インダクタンス（ＥＳＬ：Ｅｑｕｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）がさらに低くなることができる。
【００４９】
従来の２端子積層型キャパシタにおいて、外部電極は、キャリアプレート（ｃａｒｒｉｅｒ  ｐｌａｔｅ）にキャパシタ本体をロードした後、上記キャパシタ本体の両端部に導電性ペーストをディップ（ｄｉｐｐｉｎｇ）して形成される。
【００５０】
上記外部電極を形成する方式の場合、キャパシタのサイズが上記キャパシタ本体の両端部に形成された外部電極の厚さの分だけ大きくなる。また、外部電極を別途に焼成する過程が追加されるため、製造工程が複雑化する問題がある。
【００５１】
一方、下面実装構造のキャパシタは、外部電極が陰刻治具あるいは陽刻治具を使用して形成されるため、半田付け（ｓｏｌｄｅｒｉｎｇ）がキャパシタ本体の実装面から外部に突出した外部電極上のみで行われる。従って、上記２端子積層型キャパシタに比べて静電容量を形成可能な面積をさらに広く確保することができる。しかし、半田の接触面積はさらに減少するため、キャパシタと基板の接合強度が弱くなる問題が発生し得る。
【００５２】
本実施例の積層型キャパシタは、キャパシタ本体の実装面に第１及び第２溝部を設け、第１及び第２溝部に第１及び第２外部電極をコーティング方式で形成した後、一度に焼成を行う。
【００５３】
そのため、製造工程が簡素化するだけでなく、第１及び第２外部電極がキャパシタ本体の実装面に形成される下面実装構造でありながら、第１及び第２外部電極がキャパシタ本体の実装面から外部に突出す構造ではなくなる。
【００５４】
従って、第１及び第２外部電極の露出した面積が第１及び第２リード部が互いに接続しない範囲内で最大化するため、既存の下面実装構造のキャパシタに比べて半田の接触面積を増加させて、キャパシタと基板の接合強度を向上させることができる。
【００５５】
＜変形例＞
図５は、図１の積層型キャパシタにおいて、溝部と外部電極のさらに他の実施形態を示す斜視図である。
【００５６】
ここで、誘電体層１１１と、第１及び第２内部電極１２１、１２２の構造は、前述した実施例と類似するので、重複を避けるために具体的な説明は省略する。
【００５７】
図５を参照すると、本実施例の積層型キャパシタ１００"は、キャパシタ本体１１０"の第１面に設けられた第１及び第２溝部１４５、１４６が互いに対向するＸ方向にそれぞれ延長され、キャパシタ本体１１０"の第３及び第４面とそれぞれ連結される。即ち、キャパシタ本体１１０"のコーナーのうち、キャパシタ本体１１０"の第１面と接し、Ｘ方向に互いに対向するコーナーの一部が第１及び第２溝部によってそれぞれ除去される。
【００５８】
図６は、図５の積層型キャパシタを９０°回転させて示す斜視図であり、図７は、図６の側面図である。
【００５９】
図６及び図７において、ｔは、キャパシタ本体の高さであり、Ｗは、キャパシタ本体の幅であり、Ｌは、キャパシタ本体の長さである。Ｌｂ１は、第１外部電極１３５の幅であり、Ｌｂ２は、第２外部電極１３６の幅である。Ｆは、キャパシタ本体にかかる力であり、ｔ０は、キャパシタ本体の第１面で力が加わる位置までの高さである。
【００６０】
第１及び第２外部電極の面積と半田接合強度の相関関係は、以下の数式１及び２の通りである。ここで、Ｌｂ＝Ｌｂ１＋Ｌｂ２であり、σは、第１及び第２外部電極それぞれの引張応力を示し、τは、第１及び第２外部電極それぞれのせん断応力を示す。
【００６１】
また、数式１は、力平衡（Ｆｏｒｃｅ  Ｅｑｕｉｌｉｂｒｉｕｍ）であり、数式２は、モーメント平衡（Ｍｏｍｅｎｔ  Ｅｑｕｉｌｉｂｒｉｕｍ）である。
【数１】
2018014482.tif 000003
【数２】
2018014482.tif 000004
【００６２】
上記数式１及び２を参照すると、基板に実装された積層型キャパシタは、一定の力Ｆを受けた場合、これに影響を受けないためにはＦに対する抵抗を有さなければならない。
【００６３】
この時、Ｆは、面積（Ｗ×Ｌｂ）と接合部であるそれぞれの第１及び第２外部電極のせん断応力（τ）に比例する性質を有している。即ち、Ｆが増加すれば、これに耐えるために、第１及び第２外部電極の面積とせん断応力が増加しなければならないことが分かる。
【００６４】
また、Ｆを受けた場合、水平方向のせん断応力以外に垂直方向への引張応力も発生するが、引張応力は力に比例し、第１及び第外部電極の面積には反比例することが分かる。即ち、第１及び第２外部電極の面積が増加すれば、引張応力と外力も減少するため、接合部におけるＦに対する影響を最小化することができる。
【００６５】
上記数式１及び２の説明に基づいて、本実施例の積層型キャパシタにおいて、溝部の最適化した数値について説明する。
【００６６】
図５において、ｄは、キャパシタ本体１１０"の第１面で第１及び第２溝部１４５、１４６間のマージン部１１０ａのＸ方向の幅であり、ａ'は、第１及び第２溝部のＸ方向におけるそれぞれの幅であり、ｃ'は、第１及び第２溝部１４５、１４６のＺ方向におけるそれぞれの深さであり、Ｌ'は、キャパシタ本体１１０"の長さである。
【００６７】
この時、ａ'が１／６Ｌ'以下である場合、連結性の低下により容量が充分に確保できない問題が発生し得、ａ'が１／３Ｌ'以上である場合、キャパシタの強度が低下する問題が発生し得る。従って、ａ'の好ましい範囲は、１／６Ｌ'＜ａ'＜１／３Ｌ'である。
【００６８】
そして、ｄが１／６Ｌ'以下である場合、キャパシタの強度が低下する問題が発生し得、ｄが１／２Ｌ'以上である場合、相対的にａ'が小さくなり連結性の低下により容量が充分に確保できない問題が発生し得る。従って、ｄの好ましい範囲は、１／６Ｌ'＜ｄ＜１／２Ｌ'である。
【００６９】
また、ｃ'は、キャパシタのサイズ及び内部電極の形状によってキャパシタ本体のＺ方向における最大マージン幅が異なるため、キャパシタ本体のＺ方向における最大マージン幅以下となるように設定することができる。
【００７０】
＜積層型キャパシタの実装基板＞
図８を参照すると、本実施例による積層型キャパシタの実装基板は、積層型キャパシタ１００が実装される基板２１１と、基板２１１の上面に互いに離隔して配置される第１及び第２電極パッド２２１、２２２とを含む。
【００７１】
積層型キャパシタ１００は、第１外部電極１３１及び第２外部電極１３２が第１電極パッド２２１及び第２電極パッド２２２上にそれぞれ接触して位置した状態で、半田２３１、２３２によって固定されて基板２１１と電気的に連結することができる。
【００７２】
上記のように構成される積層型キャパシタの実装基板は、積層型キャパシタ１００の第１内部電極１２１及び第２内部電極１２２がキャパシタ本体１１０の実装面だけに露出して第１及び第２溝部１４１、１４２内に形成されるため、基板２１１に実装の際に半田２３１、２３２と接合する面積を最大限確保することができる。
【００７３】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００７４】
１００  積層型キャパシタ
１１０  キャパシタ本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１２１ａ、１２２ａ  第１及び第２本体部
１２１ｂ、１２２ｂ  第１及び第２リード部
１３１、１３２  第１及び第２外部電極
１４１、１４２  第１及び第２溝部
２１１  基板
２２１、２２２  第１及び第２電極パッド
２３１、２３２  半田
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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