(57)【要約】【課題】一つの実施形態は、電源回路を適切に保護できるメモリシステム、及びメモリシステムの制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、ホストインタフェースと不揮発性メモリと電源回路と保護回路と第１の電圧モニター回路とを有するメモリシステムが提供される。電源回路は、ホストインタフェース及び不揮発性メモリの間に配されている。電源回路は、不揮発性メモリ側へ主電源を供給する。保護回路は、ホストインタフェース及び電源回路の間に配されている。保護回路は、電願回路を保護する。第１の電圧モニター回路は、ホストインタフェース及び保護回路の間に配されている。第１の電圧モニター回路は、ホストインタフェースから保護回路へ供給される電圧をモニターする。【選択図】図１
2018161013.tif 000002
【特許請求の範囲】
【請求項１】
ホストインタフェースと、
不揮発性メモリと、
前記ホストインタフェース及び前記不揮発性メモリの間に配され、前記不揮発性メモリ側へ主電源を供給する電源回路と、
前記ホストインタフェース及び前記電源回路の間に配され、前記電願回路を保護する保護回路と、
前記ホストインタフェース及び前記保護回路の間に配され、前記ホストインタフェースから前記保護回路へ供給される電圧をモニターする第１の電圧モニター回路と、
を備えたメモリシステム。
【請求項２】
補助電源回路と、
前記保護回路及び前記補助電源回路の間に配され、前記保護回路から前記電源回路へ供給される電圧をモニターする第２の電圧モニター回路と、
をさらに備えた
請求項１に記載のメモリシステム。
【請求項３】
前記ホストインタフェース及び前記保護回路を電気的に接続するラインをさらに備え、
前記第１の電圧モニター回路は、前記ライン及び前記保護回路の間に電気的に挿入されている
請求項１に記載のメモリシステム。
【請求項４】
前記保護回路及び前記電源回路を電気的に接続するラインをさらに備え、
前記第２の電圧モニター回路は、前記ライン及び前記補助電源回路の間に電気的に挿入されている
請求項２に記載のメモリシステム。
【請求項５】
前記ホストインタフェース及び前記保護回路を電気的に接続するラインをさらに備え、
前記第１の電圧モニター回路は、前記ラインの電位が閾値より低い場合、前記保護回路の第１の制御端子を第１の電位にし、前記ラインの電位が前記閾値より高い場合、前記第１の制御端子を第２の電位にし、
前記保護回路は、前記第１の制御端子が前記第１の電位であることに応じて、前記ホストインタフェース及び前記電源回路を電気的に接続し、前記第１の制御端子が前記第２の電位であることに応じて、前記ホストインタフェース及び前記電源回路を電気的に遮断させる
請求項１に記載のメモリシステム。
【請求項６】
前記保護回路及び前記電源回路を電気的に接続するラインをさらに備え、
前記第２の電圧モニター回路は、前記ラインの電位が閾値より低い場合、前記補助電源回路の第２の制御端子を第３の電位にし、前記ラインの電位が前記閾値より高い場合、前記第２の制御端子を第４の電位にし、
前記補助電源回路は、前記第２の制御端子が前記第３の電位であることに応じて、オン状態になり、前記第２の制御端子が前記第４の電位であることに応じて、オフ状態になる
請求項２に記載のメモリシステム。
【請求項７】
前記ホストインタフェース及び前記保護回路を電気的に接続する第１のラインと、
前記保護回路及び前記電源回路を電気的に接続する第２のラインと、
をさらに備え、
前記第１の電圧モニター回路は、前記第１のラインの電位が第１の閾値より低い場合、前記保護回路の第１の制御端子を第１の電位にし、前記第１のラインの電位が前記第１の閾値より高い場合、前記第１の制御端子を第２の電位にし、
前記保護回路は、前記第１の制御端子が前記第１の電位であることに応じて、前記ホストインタフェース及び前記電源回路を電気的に接続し、前記第１の制御端子が前記第２の電位であることに応じて、前記ホストインタフェース及び前記電源回路を電気的に遮断させ、
前記第２の電圧モニター回路は、前記第２のラインの電位が第２の閾値より低い場合、前記補助電源回路の第２の制御端子を第３の電位にし、前記第１のラインの電位が前記第２の閾値より高い場合、前記第２の制御端子を第４の電位にし、
前記補助電源回路は、前記第２の制御端子が前記第３の電位であることに応じて、オン状態になり、前記第２の制御端子が前記第４の電位であることに応じて、オフ状態になる
請求項２に記載のメモリシステム。
【請求項８】
前記保護回路は、入力された電圧を所定の電圧でクランプし、
前記第１の閾値は、前記所定の電圧より低い
請求項５に記載のメモリシステム。
【請求項９】
前記保護回路は、入力された電圧を所定の電圧でクランプし、
前記第１の閾値は、前記所定の電圧より低い
請求項７に記載のメモリシステム。
【請求項１０】
前記保護回路は、入力された電圧を所定の電圧でクランプし、
前記所定の電圧は、前記電源回路の許容上限電圧より高い
請求項１に記載のメモリシステム。
【請求項１１】
前記第１の閾値は、前記電源回路の許容上限電圧より低い
請求項５に記載のメモリシステム。
【請求項１２】
前記第１の閾値は、前記電源回路の許容上限電圧より低い
請求項７に記載のメモリシステム。
【請求項１３】
前記第１の電圧モニター回路の許容上限電圧は、前記電源回路の許容上限電圧より高い
請求項１に記載のメモリシステム。
【請求項１４】
前記第１の電圧モニター回路は、
前記第１のラインに接続された第１の入力端子と、
前記保護回路の制御端子に接続された第１の出力端子と、
第１の電圧源と、
前記第１の入力端子に接続された第１の入力ノードと前記第１の電圧源に接続された第２のノードと前記第１の出力端子に接続された第１の出力ノードとを有する第１のコンパレータと、
を有する
請求項３に記載のメモリシステム。
【請求項１５】
前記第２の電圧モニター回路は、
前記第２のラインに接続された第２の入力端子と、
前記補助電源回路の制御端子に接続された第２の出力端子と、
第２の電圧源と、
前記第２の入力端子に接続された第３の入力ノードと前記第２の電圧源に接続された第４のノードと前記第２の出力端子に接続された第２の出力ノードとを有する第２のコンパレータと、
を有する
請求項４に記載のメモリシステム。
【請求項１６】
ホストインタフェースと不揮発性メモリと前記ホストインタフェース及び前記不揮発性メモリの間に配された電源回路と前記ホストインタフェース及び前記電源回路の間に配された保護回路とを有するメモリシステムにおける前記ホストインタフェースと前記保護回路とを電気的に接続する第１のラインの電圧をモニターすることと、
前記第１のラインの電圧のモニター結果に応じて、前記保護回路が前記ホストインタフェース及び前記電源回路を電気的に接続する第１の動作と前記保護回路が前記ホストインタフェース及び前記電源回路を電気的に遮断させる第２の動作とを切り替えることと、
を備えたメモリシステムの制御方法。
【請求項１７】
前記切り替えることは、
前記第１のラインの電位が第１の閾値より低い場合に前記第１の動作を行うことと、
前記第１のラインの電位が前記第１の閾値より高い場合に前記第２の動作を行うことと、
を含む
請求項１６に記載のメモリシステムの制御方法。
【請求項１８】
前記第１の動作を行うことは、前記保護回路の第１の制御端子を第１の電位にすることを含み、
前記第２の動作を行うことは、前記第１の制御端子を第２の電位にすることを含む
請求項１７に記載のメモリシステムの制御方法。
【請求項１９】
前記保護回路及び前記電源回路を電気的に接続する第２のラインの電圧をモニターすることと、
前記第２のラインの電圧のモニター結果に応じて、補助電源回路をオン状態にする第３の動作と前記補助電源回路をオフ状態にする第４の動作とを切り替えることと、
をさらに備えた
請求項１６に記載のメモリシステムの制御方法。
【請求項２０】
前記第３の動作を行うことは、前記補助電源回路の第２の制御端子を第３の電位にすることを含み、
前記第４の動作を行うことは、前記第２の制御端子を第４の電位にすることを含む
請求項１９に記載のメモリシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリシステム、及びメモリシステムの制御方法に関する。
【背景技術】
【０００２】
メモリシステムでは、外部から受けた電源電圧が電源回路を介して不揮発性メモリなどへ供給される。このとき、電源回路を適切に保護することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１９５３３０号公報
【特許文献２】特許第５７５８０５２号公報
【特許文献３】米国特許第９２５１８３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、電源回路を適切に保護できるメモリシステム、及びメモリシステムの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、ホストインタフェースと不揮発性メモリと電源回路と保護回路と第１の電圧モニター回路とを有するメモリシステムが提供される。電源回路は、ホストインタフェース及び不揮発性メモリの間に配されている。電源回路は、不揮発性メモリ側へ主電源を供給する。保護回路は、ホストインタフェース及び電源回路の間に配されている。保護回路は、電願回路を保護する。第１の電圧モニター回路は、ホストインタフェース及び保護回路の間に配されている。第１の電圧モニター回路は、ホストインタフェースから保護回路へ供給される電圧をモニターする。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかるメモリシステムの構成を示すブロック図である。
【図２】図２は、実施形態における電源デバイス、ＤＤＣ群、及び補助電源回路の構成を示す図である。
【図３】図３は、実施形態における高電圧モニター回路の構成を示す回路図である。
【図４】図４は、実施形態にかかるメモリシステムの動作を示す波形図である。
【図５】図５は、実施形態における低電圧モニター回路の構成を示す回路図である。
【図６】図６は、実施形態の変形例における保護回路の構成を示す回路図である。
【図７】図７は、実施形態の他の変形例における電源デバイス及び補助電源回路の構成を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
図１は、メモリシステム１の構成を示すブロック図である。
【０００９】
メモリシステム１は、例えば、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）であり、ホスト装置ＨＡと通信可能に接続されることが可能であり、ホスト装置ＨＡに対する外部記憶媒体として機能し得る。ホスト装置ＨＡは、例えば、パーソナルコンピュータ、サーバ、ストレージボックスなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。
【００１０】
図１に示すように、メモリシステム１は、ホストインタフェース２、揮発性メモリ群３、コントローラ４、電源デバイス５、ＤＤＣ群８、保護回路６、及び複数の不揮発性メモリ群１１（１１−１〜１１−８）を有する。
【００１１】
ホストインタフェース２は、コネクタを有する。コネクタは、例えば、回路基板の端部に配され得る。コネクタは、電源ピンとデータピンとを有する。ホストインタフェース２は、ホスト装置ＨＡからデータピン経由で受信したデータをコントローラ４に供給したり、コントローラ４から受けたデータをデータピン経由でホスト装置ＨＡへ送信したりする。また、ホストインタフェース２は、ホスト装置ＨＡから電源ピン経由で受けた電源を保護回路６経由で電源デバイス５へ供給する。
【００１２】
電源デバイス５は、ホストインタフェース２及び不揮発性メモリ群１１の間に配されている。電源デバイス５は、例えば、回路基板におけるコネクタの付近に、図示しない複数の部品として実装され得る。電源デバイス５は、図２に示すように、電源回路５１を有する。電源デバイス５は、入力端子ＩＮ、出力端子ＯＵＴ、及び制御出力端子ＰＯを有する。入力端子ＩＮは、保護回路６に接続されている。出力端子ＯＵＴは、ＤＤＣ群８に接続されている。制御出力端子ＰＯは、コントローラ４に接続されている。電源回路５１は、ホストインタフェース２から保護回路６を介して入力端子ＩＮで受けた電源電圧からメモリシステム１の内部用の電源電圧を生成する。電源回路５１は、生成した電源電圧（主電源）を出力端子ＯＵＴ経由でＤＤＣ群８に供給する。
【００１３】
図１に戻って、電源デバイス５は、外部電源電圧の立ち上がりを検知し、パワーオンリセット信号を生成して、生成したパワーオンリセット信号を制御出力端子ＰＯ経由でコントローラ４に供給する。
【００１４】
ＤＤＣ群８は、図２に示すように、複数のＤＤＣ８１〜８８を有する。各ＤＤＣ８１〜８８は、ＤＣ−ＤＣコンバータであり、電源回路５１から電源電圧（主電源）Ｖｄｄを受けて、電源電圧Ｖｄｄのレベルを変換し、変換した電源電圧Ｖｐｓを出力する。複数のＤＤＣ８１〜８８は、複数の不揮発性メモリ群１１とコントローラ４と揮発性メモリ群３に対応している。各ＤＤＣ８１〜８８は、変換後の電源電圧Ｖｐｓを、対応する不揮発性メモリ群１１とコントローラ４及び揮発性メモリ３へ出力する。
【００１５】
コントローラ４は、例えば、回路基板におけるコネクタの付近に、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）パッケージとして実装され得る。コントローラ４は、メモリシステム１の各部を統括的に制御する。
【００１６】
揮発性メモリ群３は、例えば、回路基板におけるコネクタの付近に、複数の揮発性メモリパッケージとして実装され得る。各揮発性メモリ群３は、例えば、ＳＤＲＡＭ、ＤＲＡＭ、又はＳＲＡＭである。揮発性メモリ群３は、ホスト装置ＨＡ又は不揮発性メモリ群１１とコントローラ４との間で信号（例えば、コマンド、データなど）を送受信する際にバッファとして機能したり、コントローラ４の作業領域として機能したりする。
【００１７】
複数の不揮発性メモリ群１１は、回路基板に実装される。不揮発性メモリ群１１は、例えば、回路基板における両面に、複数の不揮発性メモリパッケージとして実装され得る。
【００１８】
各不揮発性メモリパッケージ内には、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）デバイスのチップが複数積層されて収容されている。不揮発性メモリデバイスは、データを不揮発に記憶する。不揮発性メモリデバイスは、複数のメモリセルが平面的に又は立体的にマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは、例えば上位ページ及び下位ページを使用して多値記憶が可能であってもよい。不揮発性メモリデバイスでは、ブロック単位でデータの消去が行われ、ページごとにデータの書き込み及びデータの読み出しが行われる。ブロックは、複数のページによって構成されている。
【００１９】
保護回路６は、ホストインタフェース２及び電源デバイス５の間に配されている。保護回路６は、例えば、保護回路パッケージとして実装され得る。図１に戻って、保護回路６は、入力端子ＩＮ、出力端子ＯＵＴ、イネーブル端子ＥＮ、及びスルーレート制御端子ＳＲを有する。保護回路６は、入力端子ＩＮにホストインタフェース２の電源ピンが接続され、出力端子ＯＵＴに電源デバイス５が接続されている。保護回路６は、イネーブル端子ＥＮの電位がアクティブレベル（例えば、Ｌレベル）である際にオンして入力端子ＩＮ及び出力端子ＯＵＴの間を電気的に接続可能とする。保護回路６は、イネーブル端子ＥＮの電位がノンアクティブレベル（例えば、Ｈレベル）である際にオフして入力端子ＩＮ及び出力端子ＯＵＴの間を電気的に遮断する。保護回路６は、スルーレート制御端子ＳＲに容量素子Ｃ１が外部的に電気的に接続されている。保護回路６は、スルーレート制御端子ＳＲに外部的に接続される容量素子Ｃ１の容量値に応じて、保護回路６のオン時の立ち上がり時間を調整できる。
【００２０】
保護回路６は、例えば、過電圧を保護する回路動作を行うｅＦｕｓｅであり、所定のクランプ電圧（例えば、１５Ｖ）が予め設定されている。保護回路６は、入力された電圧をクランプ電圧でクランプするクランプ機能を有する。クランプ電圧は、固定値として保護回路６に設定されているため、出荷後に変更することができない。
【００２１】
メモリシステム１では、その外部からホストインタフェース２の電源ピンを介して電源電圧が保護回路６へ入力される。保護回路６は、入力された電源電圧がクランプ電圧を超えると、電源電圧をクランプ電圧でクランプし、クランプされた電源電圧を電源デバイス５へ出力する。これにより、クランプ電圧を超えた電源電圧が電源回路５１へ供給されることを抑制できる。すなわち、電源回路５１の許容上限電圧がクランプ電圧より高ければ、保護回路６のクランプ機能により電源回路５１を過電圧による破壊から保護できる。
【００２２】
しかし、電源回路５１に含まれる素子の微細化が進むと、電源回路５１の許容上限電圧がクランプ電圧より低く（例えば、１４Ｖに）なり得る。この場合、クランプ電圧（例えば、１５Ｖ）でクランプされた電源電圧が電源回路５１へ供給されると、電源回路５１が過電圧により破壊される可能性がある。
【００２３】
そこで、本実施形態では、メモリシステム１において、保護回路６へ入力される電源電圧のレベルをモニターし、クランプ電圧より低く且つ電源回路５１の許容上限電圧に近い値になった場合に保護回路６をオフさせるように構成することで、電源回路５１の過電圧による破壊の防止を図る。
【００２４】
具体的には、メモリシステム１は、高電圧モニター回路７をさらに有する。高電圧モニター回路７は、ホストインタフェース２及び保護回路６の間に配されている。高電圧モニター回路７は、ラインＬ１及び保護回路６の間に電気的に挿入されている。ラインＬ１は、ホストインタフェース２の電源ピンと保護回路６の入力端子ＩＮとを電気的に接続している。高電圧モニター回路７は、高電圧モニター回路パッケージとして実装され得る。高電圧モニター回路７は、モニター端子ＭＲ及び出力端子ＯＵＴを有する。高電圧モニター回路７は、モニター端子ＭＲがラインＬ１に接続され、出力端子ＯＵＴが保護回路６のイネーブル端子ＥＮに接続されている。高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖを超えたか否かをモニターする。
【００２５】
より具体的には、高電圧モニター回路７は、図３に示すように構成されている。図３は、高電圧モニター回路７の構成を示す回路図である。なお、図３に示す構成は例示であり、ラインＬ１の電位が閾値Ｖｏｖを超えたか否かをモニターする構成であれば他の構成もとり得る。
【００２６】
高電圧モニター回路７は、電源端子ＶＤＤ、モニター端子ＭＲ、出力端子ＯＵＴ、コンパレータＣＰ１、及び電圧源Ｅ１を有する。コンパレータＣＰ１は、電源ノードが電源端子ＶＤＤに電気的に接続され、グランドノードがグランド電位に電気的に接続され、非反転入力端子がモニター端子ＭＲに電気的に接続され、反転入力端子が電圧源Ｅ１に電気的に接続され、出力ノードが出力端子ＯＵＴに電気的に接続されている。電圧源Ｅ１は、参照電圧（閾値）Ｖｏｖを発生してコンパレータＣＰ１へ供給する。参照電圧Ｖｏｖは、高電圧モニター回路７でモニターすべき電圧の閾値となる電圧であり、電源電圧Ｖｄｄの定常的な電位レベルとグランドレベルとの間のレベルを有する。
【００２７】
コンパレータＣＰ１は、モニター端子ＭＲの電位が閾値Ｖｏｖより低ければ、比較結果としてＬレベルの信号を出力端子ＯＵＴへ供給する。コンパレータＣＰ１は、モニター端子ＭＲの電位が閾値Ｖｏｖより高くなると、比較結果としてＨレベルの信号を出力端子ＯＵＴへ供給する。
【００２８】
例えば、図４に示すように、高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖを超えたか否かをモニターする。閾値Ｖｏｖは、電源回路５１の許容上限電圧（例えば、１４Ｖ）より低く、且つ、ラインＬ１の定常的な電位レベル（例えば、略１２Ｖ近傍）より高く、さらに電源回路５１の許容上限電圧に近い値である。閾値Ｖｏｖは、例えば、１３．５Ｖである。高電圧モニター回路７の許容上限電圧は、電源回路５１の許容上限電圧より高い。
【００２９】
タイミングｔ１より前の期間において、高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖより低いことに応じて、Ｌレベル（第１の電位）を出力端子ＯＵＴから出力する。Ｌレベル（第１の電位）は、ラインＬ１の電位が閾値Ｖｏｖより低いことを示すモニター結果とみなすこともできる。すなわち、高電圧モニター回路７は、保護回路６のイネーブル端子ＥＮをＬレベル（第１の電位、保護回路６のイネーブル端子ＥＮのアクティブレベル）にする。これにより、ラインＬ１の電位が閾値Ｖｏｖより低い間は、保護回路６がオン状態に維持され、電源電圧がホストインタフェース２の電源ピンからラインＬ１及び保護回路６経由で電源デバイス５へ供給される。
【００３０】
タイミングｔ１において、高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖより高くなったことに応じて、Ｈレベル（第２の電位）を出力端子ＯＵＴから出力する。Ｈレベル（第２の電位）は、ラインＬ１の電位が閾値Ｖｏｖより高いことを示すモニター結果とみなすこともできる。すなわち、高電圧モニター回路７は、保護回路６のイネーブル端子ＥＮをＨレベル（第２の電位、保護回路６のイネーブル端子ＥＮのノンアクティブレベル）にする。これにより、ラインＬ１の電位が閾値Ｖｏｖより高くなったことに応じて、タイミングｔ１以降、保護回路６は、オフ状態に維持される。すなわち、ラインＬ１の電位がクランプ電圧（例えば、１５Ｖ）より低くても電源回路５１の許容上限電圧（例えば、１４Ｖ）に近く且つ低い閾値Ｖｏｖ（例えば、１３．５Ｖ）を超えた場合に保護回路６をオフさせることができるので、電源回路５１の過電圧による破壊を防止できる。
【００３１】
このとき、ホストインタフェース２の電源ピンから電源デバイス５への電源供給が保護回路６で遮断されるので、メモリシステム１は、補助電源に切り替えてＰＬＰ（Ｐｏｗｅｒ  Ｌｏｓｓ  ｄａｔａ  Ｐｒｏｔｅｃｔｉｏｎ）処理を行うように構成される。ＰＬＰ処理では、補助電源による電源供給時間内に揮発性メモリ群３から不揮発性メモリ群１１へ必要なデータを退避させることでデータ消失を防止可能である。
【００３２】
図１、図２に示すように、具体的には、メモリシステム１は、補助電源回路９をさらに有する。補助電源回路９は、ＤＤＣ９１、ＤＤＣ９２、バックアップ電池９３を有する。バックアップ電池９３は、例えば、キャパシタ、スーパーキャパシタ、電解コンデンサ、２次電池などである。図２では、バックアップ電池９３がキャパシタである場合を例示している。ＤＤＣ９１は、ＤＣ−ＤＣコンバータであり、電源回路５１から電源電圧Ｖｄｄを受けて、電源電圧Ｖｄｄのレベルをバックアップ電池９３への充電に適したレベルに調整して（例えば、降圧または昇圧して）バックアップ電池９３へ供給する。ＤＤＣ９２は、ＤＣ−ＤＣコンバータであり、イネーブル端子ＥＮを有する。ＤＤＣ９２は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号をイネーブル端子ＥＮで受けたときに、オフする。これにより、補助電源回路９がオフ状態になる。ＤＤＣ９２は、アクティブレベル（例えば、Ｈレベル）の制御信号をイネーブル端子ＥＮで受けたときに、オンして、バックアップ電池９３から取り出された電圧をＤＤＣ群８の動作に適したレベルに調整して（例えば、昇圧または降圧して）ＤＤＣ群８へ供給する。これにより、補助電源回路９がオン状態になる。
【００３３】
補助電源への切り替え及びＰＬＰ処理の開始を迅速に行うために、電源デバイス５に電源断をモニターする機能を追加する。電源デバイス５は、図２に示すように、低電圧モニター回路５２をさらに有する。低電圧モニター回路５２は、保護回路６及び補助電源回路９の間に配されている。低電圧モニター回路５２は、ラインＬ２及び補助電源回路９の間に電気的に挿入されている。ラインＬ２は、保護回路６と電源回路５１とを電気的に接続している。低電圧モニター回路５２は、モニター端子ＭＲ及び出力端子ＯＵＴを有する。低電圧モニター回路５２は、モニター端子ＭＲがラインＬ２に接続され、出力端子ＯＵＴが制御出力端子ＰＤ経由で補助電源回路９におけるＤＤＣ９２のイネーブル端子ＥＮとコントローラ４とにそれぞれ接続されている。低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕを下回ったか否かをモニターする。
【００３４】
より具体的には、低電圧モニター回路５２は、図５に示すように構成されている。図５は、低電圧モニター回路５２の構成を示す回路図である。なお、図５に示す構成は例示であり、ラインＬ２の電位が閾値Ｖｂｕを下回ったか否かをモニターする構成であれば他の構成もとり得る。
【００３５】
低電圧モニター回路５２は、電源端子ＶＤＤ、モニター端子ＭＲ、出力端子ＯＵＴ、コンパレータＣＰ２、及び電圧源Ｅ２を有する。コンパレータＣＰ２は、電源ノードが電源端子ＶＤＤに電気的に接続され、グランドノードがグランド電位に電気的に接続され、反転入力端子がモニター端子ＭＲに電気的に接続され、非反転入力端子が電圧源Ｅ２に電気的に接続され、出力ノードが出力端子ＯＵＴに電気的に接続されている。電圧源Ｅ２は、参照電圧（閾値）Ｖｂｕを発生してコンパレータＣＰ２へ供給する。参照電圧Ｖｂｕは、低電圧モニター回路５２でモニターすべき電圧の閾値となる電圧であり、電源電圧ＶＤＤの電位とグランドレベルとの間のレベルを有する。参照電圧Ｖｂｕは、高電圧モニター回路７における参照電圧Ｖｏｖ（図３参照）より低い値に設定されている。
【００３６】
コンパレータＣＰ２は、モニター端子ＭＲの電位が閾値Ｖｂｕより高ければ、比較結果としてＬレベルの信号を出力端子ＯＵＴへ供給する。コンパレータＣＰ２は、モニター端子ＭＲの電位が閾値Ｖｂｕより低くなると、比較結果としてＨレベルの信号を出力端子ＯＵＴへ供給する。
【００３７】
例えば、図４に示すように、低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕを下回ったか否かをモニターする。閾値Ｖｂｕは、高電圧モニター回路７における閾値Ｖｏｖ（例えば、１３．５Ｖ）より低い値である。すなわち、閾値Ｖｂｕは、ラインＬ２の定常的な電位レベル（例えば、略１２Ｖ近傍）より低い値であり、電源断が発生したと見なせる値である。閾値Ｖｂｕは、例えば、８．５Ｖである。
【００３８】
タイミングｔ２より前の期間において、低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕより高いことに応じて、Ｌレベル（第４の電位）を出力端子ＯＵＴから出力する。Ｌレベル（第４の電位）は、ラインＬ２の電位が閾値Ｖｂｕより高いことを示すモニター結果とみなすこともできる。すなわち、低電圧モニター回路５２は、補助電源回路９のＤＤＣ９２のイネーブル端子ＥＮをＬレベル（第４の電位、ＤＤＣ９２のイネーブル端子ＥＮのノンアクティブレベル）にする。これにより、ラインＬ２の電位が閾値Ｖｂｕより高い間は、補助電源回路９がオフ状態に維持されている。
【００３９】
タイミングｔ２において、低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕを下回ったことに応じて、Ｈレベル（第３の電位）を出力端子ＯＵＴから出力する。Ｈレベル（第３の電位）は、ラインＬ２の電位が閾値Ｖｂｕより低いことを示すモニター結果とみなすこともできる。すなわち、低電圧モニター回路５２は、補助電源回路９のＤＤＣ９２のイネーブル端子ＥＮをＨレベル（第３の電位、ＤＤＣ９２のイネーブル端子ＥＮのアクティブレベル）にするとともに、Ｈレベル（第３の電位）を電源断の通知としてコントローラ４へ供給する。
【００４０】
これにより、補助電源回路９がオン状態とされ、主電源から補助電源への切り替えが行われる。すなわち、電源回路５１からＤＤＣ群８への主電源の供給が遮断された（電源断が発生した）ことに応じて、補助電源回路９のＤＤＣ９２が、タイミングｔ２でオンとなり、それ以降はオン状態に維持され、補助電源回路９からＤＤＣ群８への補助電源の供給が継続的に行われる。それとともに、コントローラ４は、電源断の通知を受け、補助電源を用いてＰＬＰ処理を開始する。
【００４１】
例えば、コントローラ４は、ＰＬＰ処理として、揮発性メモリ群３におけるライトバッファ内のダーティデータ（未書込みデータ）を不揮発性メモリ群１１における緊急退避ブロックに書き込んで不揮発化する。緊急退避ブロックは、電源断が発生した際に実行されるＰＬＰ処理の際に用いられる専用ブロックである。またコントローラ４は、ＰＬＰ処理として、揮発性メモリ群３におけるキャッシュ領域内の管理情報（論理物理アドレス変換テーブルなど）を不揮発性メモリ群１１における緊急退避ブロックに書き込んで不揮発化する。さらにコントローラ４は、ＰＬＰ処理として、ホスト装置ＨＡへのリンク（通信接続）を論理的に切る（すなわち、電源異常なので、ホスト装置ＨＡとの通信を停止させる）。コントローラ４は、ＰＬＰ処理として、ホスト装置ＨＡへ完了レスポンスを行っていない仕掛中のライトコマンド・リードコマンドをキャンセルしてもよい。
【００４２】
タイミングｔ３において、高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖより低くなったことに応じて、Ｌレベル（第１の電位）を出力端子ＯＵＴから出力する。すなわち、高電圧モニター回路７は、保護回路６のイネーブル端子ＥＮをＬレベル（第１の電位）にする。これにより、ラインＬ１の電位が閾値Ｖｏｖより低くなったことに応じて、保護回路６がオン状態に変更される。
【００４３】
保護回路６がオンされたことに応じて、タイミングｔ３以降、ラインＬ２の電位が徐々に上がり始める。
【００４４】
タイミングｔ４において、低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕより高くなったことに応じて、Ｌレベル（第４の電位）を出力端子ＯＵＴから出力する。すなわち、低電圧モニター回路５２は、補助電源回路９のＤＤＣ９２のイネーブル端子ＥＮをＬレベル（第４の電位）にするとともに、Ｌレベル（第４の電位）を電源断解除の通知としてコントローラ４へ供給する。
【００４５】
これにより、補助電源回路９がオフ状態とされ、補助電源から主電源への切り替えが行われる。すなわち、補助電源回路９におけるＤＤＣ９２がオフされ、タイミングｔ４以降、補助電源回路９がオフ状態に維持される。すなわち、電源電圧がホストインタフェース２の電源ピンからラインＬ１及び保護回路６経由で電源デバイス５へ供給され電源デバイス５から主電源がＤＤＣ群８へ供給される状態が復帰する。それとともに、コントローラ４は、電源断解除の通知を受け、ＰＬＰ処理で緊急退避ブロックへ退避させたデータを揮発性メモリ群３に書き戻して復元する。
【００４６】
以上のように、実施形態にかかるメモリシステム１は、保護回路６へ入力される電源電圧のレベルをモニターし、モニターされた電源電圧のレベルが保護回路６のクランプ電圧より低く且つ電源回路５１の許容上限電圧に近い値になった場合に保護回路６をオフさせる。これにより、電源回路５１の過電圧による破壊を防止することができる。
【００４７】
具体的には、実施形態にかかるメモリシステム１は、高電圧モニター回路７を有する。高電圧モニター回路７は、ホストインタフェース２及び保護回路６を接続するラインＬ１の電位が閾値Ｖｏｖを超えた場合、閾値Ｖｏｖを超えたことを示す信号（保護回路６をオフさせる信号）を保護回路６のイネーブル端子ＥＮへ供給する。閾値Ｖｏｖは、電源回路５１の許容上限電圧（例えば、１４Ｖ）より低く、且つ、ラインＬ１の定常的な電位レベル（例えば、略１２Ｖ近傍）より高く、さらに電源回路５１の許容上限電圧に近い値である。これにより、電源回路５１のクランプ電圧より低くても電源回路５１の許容上限電圧に近い値になった場合に保護回路６をオフさせることができる。
【００４８】
なお、高電圧モニター回路７の出力端子ＯＵＴと保護回路６のイネーブル端子ＥＮとの間にインバータが電気的に挿入されれば、高電圧モニター回路７から保護回路６のイネーブル端子ＥＮへ供給される信号において、閾値Ｖｏｖを超えたことを示す論理レベルと保護回路６をオフさせる論理レベルとが反転していてもよい。例えば、高電圧モニター回路７は、ラインＬ１の電位が閾値Ｖｏｖ以下であるときにＨレベルを出力しラインＬ１の電位が閾値Ｖｏｖを超えたときにＬレベルを出力するように構成されていてもよい。すなわち、ラインＬ１の電位が閾値Ｖｏｖを超えたときに、高電圧モニター回路７からの閾値Ｖｏｖを超えたことを示す信号（Ｌレベル）が、インバータで論理反転され、保護回路６をオフさせる信号（Ｈレベル）へ変換されて保護回路６のイネーブル端子ＥＮへ供給される。
【００４９】
あるいは、低電圧モニター回路５２は、ラインＬ２の電位が閾値Ｖｂｕを下回ったか否かをモニターしそのモニター結果をＤＤＣ９２のイネーブル端子ＥＮとコントローラ４とへ供給するように構成されていれば、電源デバイス５の外部に設けられていてもよい。
【００５０】
あるいは、図１に示した保護回路６は、保護する回路動作を行うｅＦｕｓｅである代わりに、図６に示すような保護回路（双方向スイッチ）６ｉであってもよい。図６は、実施形態の変形例における保護回路６ｉの構成を示す回路図である。保護回路６ｉは、入力ノード６ｉ１にホストインタフェース２の電源ピンが接続され、出力ノード６ｉ２に電源デバイス５が接続され、イネーブルノード６ｉ３に高電圧モニター回路７が接続されている。保護回路６ｉは、ダイオードＤ１、ダイオードＤ２、トランジスタＭ１、及びトランジスタＭ２を有する。
【００５１】
ダイオードＤ１は、アノードが入力ノード６ｉ１に接続され、カソードが共通接続ノードＮ１に接続されている。ダイオードＤ２は、アノードが出力ノード６ｉ２に接続され、カソードが共通接続ノードＮ１に接続されている。トランジスタＭ１は、ゲートがイネーブルノード６ｉ３に接続され、ソースが入力ノード６ｉ１に接続され、ドレインが共通接続ノードＮ１に接続されている。トランジスタＭ２は、ゲートがイネーブルノード６ｉ３に接続され、ソースが共通接続ノードＮ１に接続され、ドレインが出力ノード６ｉ２に接続されている。
【００５２】
このような構成においても、ホストインタフェース２及び保護回路６を接続するラインＬ１の電位が閾値Ｖｏｖを超えた場合、高電圧モニター回路７がＨレベルを保護回路６のイネーブル端子ＥＮへ供給することで、保護回路６ｉをオフさせることができる。
【００５３】
あるいは、図７に示すように、補助電源回路９ｊが部分的に電源デバイス５ｊ内に組み込まれていてもよい。図７は、実施形態の他の変形例における電源デバイス５ｊ及び補助電源回路９ｊの構成を示す図である。
【００５４】
例えば、補助電源回路９ｊにおけるＤＤＣ９１及びＤＤＣ９２が電源デバイス５ｊ内に設けられ、バックアップ電池９３が端子ＰＥを介してＤＤＣ９１及びＤＤＣ９２の間のノードＮ２に外部接続される。ＤＤＣ９１は、電源回路５１が出力した電源電圧Ｖｄｄを端子ＰＩＮ経由で受けて、電源電圧Ｖｄｄのレベルをバックアップ電池９３への充電に適したレベルに調整して（例えば、降圧又は昇圧して）バックアップ電池９３へ供給する。低電圧モニター回路５２のＯＵＴ端子は、制御出力端子ＰＤ及びＤＤＣ９２のイネーブル端子ＥＮに接続されている。ＤＤＣ９２は、アクティブレベルの制御信号をイネーブル端子ＥＮで受けたときに、オンして、バックアップ電池９３にチャージされた電荷量に応じた電圧をＤＤＣ群８の動作に適したレベルに調整して（例えば、昇圧又は降圧して）端子ＰＯＵＴ経由でＤＤＣ群８へ供給する。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１  メモリシステム、２  ホストインタフェース、６，６ｉ  保護回路、７  高電圧モニター回路、５１  電源回路、５２  低電圧モニター回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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