(57)【要約】【課題】単相差動変換を実現する増幅回路において、ベース接地増幅回路またはゲート接地増幅回路のトランジスタによる雑音を抑制する。【解決手段】増幅回路１は、単相の電流信号ｉinを入力とする、負の増幅率を持つトランスインピーダンスアンプ２と、電流信号ｉinを入力とするベース接地増幅回路３と、ベース接地増幅回路３の出力を入力とするエミッタフォロワ４と、トランスインピーダンスアンプ２の出力とエミッタフォロワ４の出力とを入力とする差動増幅器５とから構成される。【選択図】  図１
2018014547.tif 000002
【特許請求の範囲】
【請求項１】
単相の電流信号を入力とする、正の増幅率を持つ第１のトランスインピーダンスアンプと、
前記電流信号を入力とする、負の増幅率を持つ第２のトランスインピーダンスアンプと、
前記第１のトランスインピーダンスアンプの出力と前記第２のトランスインピーダンスアンプの出力とを入力とする差動増幅器とを備え、
前記第１のトランスインピーダンスアンプは、ベース接地増幅回路またはゲート接地増幅回路からなることを特徴とする増幅回路。
【請求項２】
請求項１記載の増幅回路において、
さらに、前記第１のトランスインピーダンスアンプがベース接地増幅回路である場合に、このベース接地増幅回路の出力端子と前記差動増幅器の一方の入力端子との間に設けられたエミッタフォロワを備えることを特徴とする増幅回路。
【請求項３】
請求項１または２記載の増幅回路において、
さらに、前記第１のトランスインピーダンスアンプがベース接地増幅回路である場合に、このベース接地増幅回路の出力電圧を、ベース接地増幅回路のトランジスタのベースにフィードバックする帰還回路を備えることを特徴とする増幅回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の増幅回路において、
前記第２のトランスインピーダンスアンプは、
前記電流信号を入力とするエミッタ接地増幅回路またはソース接地増幅回路と、
第２のトランスインピーダンスアンプの入力端子と出力端子間に挿入された帰還抵抗とを少なくとも含むことを特徴とする増幅回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の増幅回路において、
さらに、前記電流信号が入力される増幅回路の信号入力端子と前記第１のトランスインピーダンスアンプの入力端子との間、および前記増幅回路の信号入力端子と前記第２のトランスインピーダンスアンプの入力端子との間のうち少なくとも一方に挿入された入力インピーダンス調整用の素子を備えることを特徴とする増幅回路。
【請求項６】
請求項５記載の増幅回路において、
前記入力インピーダンス調整用の素子は、抵抗のみからなる素子、伝送線路と抵抗との直列回路からなる素子、またはインダクタと抵抗とを直列に接続した回路に対して、これらインダクタと抵抗の接続点と接地との間に容量を加えた素子のいずれかであることを特徴とする増幅回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の増幅回路において、
さらに、前記第１のトランスインピーダンスアンプの出力端子と前記差動増幅器の一方の入力端子との間に設けられた第１の増幅器と、
前記第２のトランスインピーダンスアンプの出力端子と前記差動増幅器の他方の入力端子との間に設けられた、前記第１の増幅器と増幅率が異なる第２の増幅器とを備えることを特徴とする増幅回路。
【請求項８】
請求項１乃至６のいずれか１項に記載の増幅回路において、
前記差動増幅器は、正の入力端子側の増幅率と負の入力端子側の増幅率とが異なることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小な電流信号を電圧信号に変換すると同時に増幅する増幅回路に関するものである。
【背景技術】
【０００２】
光通信などにおいては、フォトダイオードにより生じた電流を受信して増幅し、後段の回路が受信可能な振幅の電圧信号に変換する増幅回路が必要となる。受信する波形によっては、高い線形性が必要となるため、増幅回路を高線形化する必要がある。
【０００３】
単相の電流信号ｉinを受信して、電圧信号の増幅を行う増幅回路の構成を図１２（Ａ）に示す。図１２（Ａ）に示す回路は、トランスインピーダンスアンプ（Transimpedance Amplifier：ＴＩＡ）として動作する（特許文献１参照）。図１２（Ａ）におけるＡはトランスインピーダンスアンプの増幅率、ＺTはトランスインピーダンスゲインである。入力された電流は、帰還抵抗Ｒ１００を介したフィードバックにより、引き抜くことができるため、低い入力インピーダンスを実現できる。実際の増幅回路としては、例えば図１２（Ｂ）に示される回路が広く用いられている。この増幅回路は、トランジスタＱ１００〜Ｑ１０２と、抵抗Ｒ１００〜Ｒ１０３と、コンデンサＣ１００とから構成される。
【０００４】
差動信号を出力する場合には、図１３（Ａ）、図１３（Ｂ）に示す回路により、単相差動変換が行われている。図１３（Ａ）の回路は、出力バッファ回路２０２に供給する基準電圧として、ＴＩＡ２００のレプリカ回路２０１の出力電圧を用いることで、単相の電流信号ｉinを差動の電圧信号に変換している（特許文献１）。図１３（Ｂ）の回路は、ＴＩＡ２００の出力から直流成分を抽出する低域通過フィルタ（Low pass filter：ＬＰＦ）２０３を用い、この直流成分を出力バッファ回路２０２の基準電圧として供給することにより、単相の電流信号ｉinを差動の電圧信号に変換している（非特許文献１参照）。
【０００５】
増幅回路のその他の構成として、図１４に示すようにベース接地増幅回路３００とエミッタ接地増幅回路３０１とを組み合わせた構成もある（非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６７９３号公報
【非特許文献】
【０００７】
【非特許文献１】T.Takemoto et al.，“A 4x 25-to-28Gb/s 4.9mW/Gb/s -9.7dBm High-Sensitivity Optical Receiver Based on 65nm CMOS for Board-to-Board Interconnects”，IEEE ISSCC，Feb.2013
【非特許文献２】G.Kalogerakis et al.，“A Quad 25Gb/s 270mW TIA in 0.13μm BiCMOS with < 0.15dB Crosstalk Penalty”，IEEE ISSCC，Feb.2013
【発明の概要】
【発明が解決しようとする課題】
【０００８】
光通信の分野においては、高速な信号を扱う必要がある。高速信号の増幅においては、電源電圧の揺れが問題となる。電源電圧の揺れにより、信号の品質に影響を与える。揺れの影響を抑える方法として、非特許文献２に開示されているように、初段の増幅回路で差動化を行う手法が知られている。初段の増幅回路で差動化を行うことで、二段目以降の増幅回路を差動信号で動作させることができ、電源電圧の揺れによる影響を抑制できる。しかし、非特許文献２に開示された技術では、ベース接地増幅回路による雑音が信号を大きく悪化させるという問題があった。
なお、以上の問題は、ベース接地増幅回路の代わりに、ゲート接地増幅回路を用いる場合においても同様に発生する。
【０００９】
本発明は、上記課題を解決するためになされたもので、単相差動変換を実現する増幅回路において、ベース接地増幅回路またはゲート接地増幅回路のトランジスタによる雑音を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の増幅回路は、単相の電流信号を入力とする、正の増幅率を持つ第１のトランスインピーダンスアンプと、前記電流信号を入力とする、負の増幅率を持つ第２のトランスインピーダンスアンプと、前記第１のトランスインピーダンスアンプの出力と前記第２のトランスインピーダンスアンプの出力とを入力とする差動増幅器とを備え、前記第１のトランスインピーダンスアンプは、ベース接地増幅回路またはゲート接地増幅回路からなることを特徴とするものである。
【００１１】
また、本発明の増幅回路の１構成例は、さらに、前記第１のトランスインピーダンスアンプがベース接地増幅回路である場合に、このベース接地増幅回路の出力端子と前記差動増幅器の一方の入力端子との間に設けられたエミッタフォロワを備えることを特徴とするものである。
また、本発明の増幅回路の１構成例は、さらに、前記第１のトランスインピーダンスアンプがベース接地増幅回路である場合に、このベース接地増幅回路の出力電圧を、ベース接地増幅回路のトランジスタのベースにフィードバックする帰還回路を備えることを特徴とするものである。
また、本発明の増幅回路の１構成例において、前記第２のトランスインピーダンスアンプは、前記電流信号を入力とするエミッタ接地増幅回路またはソース接地増幅回路と、第２のトランスインピーダンスアンプの入力端子と出力端子間に挿入された帰還抵抗とを少なくとも含むことを特徴とするものである。
【００１２】
また、本発明の増幅回路の１構成例は、さらに、前記電流信号が入力される増幅回路の信号入力端子と前記第１のトランスインピーダンスアンプの入力端子との間、および前記増幅回路の信号入力端子と前記第２のトランスインピーダンスアンプの入力端子との間のうち少なくとも一方に挿入された入力インピーダンス調整用の素子を備えることを特徴とするものである。
また、本発明の増幅回路の１構成例において、前記入力インピーダンス調整用の素子は、抵抗のみからなる素子、伝送線路と抵抗との直列回路からなる素子、またはインダクタと抵抗とを直列に接続した回路に対して、これらインダクタと抵抗の接続点と接地との間に容量を加えた素子のいずれかである。
また、本発明の増幅回路の１構成例は、さらに、前記第１のトランスインピーダンスアンプの出力端子と前記差動増幅器の一方の入力端子との間に設けられた第１の増幅器と、前記第２のトランスインピーダンスアンプの出力端子と前記差動増幅器の他方の入力端子との間に設けられた、前記第１の増幅器と増幅率が異なる第２の増幅器とを備えることを特徴とするものである。
また、本発明の増幅回路の１構成例において、前記差動増幅器は、正の入力端子側の増幅率と負の入力端子側の増幅率とが異なることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、ベース接地増幅回路またはゲート接地増幅回路からなる、正の増幅率を持つ第１のトランスインピーダンスアンプと、負の増幅率を持つ第２のトランスインピーダンスアンプとを用いることで、単相差動変換を実現することができる。これにより、本発明では、電源電圧の揺れによる信号品質の劣化を抑制することができる。また、本発明では、従来の単相差動変換を実現する増幅回路に比べて、ベース接地増幅回路またはゲート接地増幅回路のトランジスタによる雑音を抑制することができる。また、本発明では、各トランスインピーダンスアンプに入力される信号強度が分流によって減少するため、増幅回路のダイナミックレンジを向上させることができる。
【００１４】
また、本発明では、電流信号が入力される増幅回路の信号入力端子と第１のトランスインピーダンスアンプの入力端子との間、および増幅回路の信号入力端子と第２のトランスインピーダンスアンプの入力端子との間のうち少なくとも一方に入力インピーダンス調整用の素子を挿入することにより、増幅回路の入力インピーダンスを所望の値に設定することができる。
【００１５】
また、本発明では、第１のトランスインピーダンスアンプの出力端子と差動増幅器の一方の入力端子との間に第１の増幅器を設け、第２のトランスインピーダンスアンプの出力端子と差動増幅器の他方の入力端子との間に、第１の増幅器と増幅率が異なる第２の増幅器を設けることにより、有限のインピーダンスを持つ信号源に応じて第２のトランスインピーダンスアンプのトランスインピーダンスゲインを調整した場合に生じる、第１のトランスインピーダンスアンプの出力と第２のトランスインピーダンスアンプの出力の振幅差を吸収することができる。
【００１６】
また、本発明では、差動増幅器の、正の入力端子側の増幅率と負の入力端子側の増幅率とを異なる値に設定することにより、有限のインピーダンスを持つ信号源に応じて第２のトランスインピーダンスアンプのトランスインピーダンスゲインを調整した場合に生じる、第１のトランスインピーダンスアンプの出力と第２のトランスインピーダンスアンプの出力の振幅差を吸収することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る増幅回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態においてベース接地増幅回路により生じる雑音の解析用の回路図である。
【図３】従来の増幅回路と本発明の第１の実施の形態に係る増幅回路の入力換算電流雑音密度を示す図である。
【図４】本発明の第２の実施の形態に係る増幅回路の構成を示すブロック図である。
【図５】本発明の第３の実施の形態に係る増幅回路の構成を示すブロック図である。
【図６】本発明の第３の実施の形態に係る増幅回路の他の構成を示すブロック図である。
【図７】本発明の第４の実施の形態に係る増幅回路の構成を示すブロック図である。
【図８】本発明の第５の実施の形態に係る増幅回路の構成を示すブロック図である。
【図９】本発明の第６の実施の形態に係る増幅回路の構成を示すブロック図である。
【図１０】本発明の第６の実施の形態に係る増幅回路の他の構成を示すブロック図である。
【図１１】本発明の第７の実施の形態に係る入力インピーダンス調整用の素子の構成を示す回路図である。
【図１２】従来の増幅回路の構成を示すブロック図および回路図である。
【図１３】従来の増幅回路の他の構成を示すブロック図である。
【図１４】従来の増幅回路の他の構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る増幅回路の構成を示すブロック図である。本実施の形態の増幅回路１は、単相の電流信号ｉinを入力とする、負の増幅率を持つトランスインピーダンスアンプ（ＴＩＡ）２と、電流信号ｉinを入力とするベース接地増幅回路３と、ベース接地増幅回路３の出力を入力とするエミッタフォロワ４と、ＴＩＡ２の出力とエミッタフォロワ４の出力とを入力とする差動増幅器５とから構成される。
【００１９】
ＴＩＡ２の構成は例えば図１２（Ｂ）と同様である。このＴＩＡ２の詳細な構成については後述の実施の形態で改めて説明する。
ベース接地増幅回路３は、ベースに一定の直流電圧が供給されて交流的に接地され、エミッタに電流信号ｉinが入力され、コレクタがベース接地増幅回路３の出力端子に接続されたトランジスタＢ１と、一端が電源電圧に接続され、他端がベース接地増幅回路３の出力端子に接続された負荷抵抗ＲBとから構成される。ここで、ベース接地増幅回路３は、正の増幅率を持つＴＩＡとして動作する。実際の光通信においては、信号源ＤＡはフォトダイオードとなる。
【００２０】
エミッタフォロワ４は、ベースにベース接地増幅回路３の出力信号が入力され、エミッタがエミッタフォロワ４の出力端子に接続され、コレクタが電源電圧に接続されたトランジスタＢ２と、一端がエミッタフォロワ４の出力端子に接続され、他端が接地されたエミッタ抵抗ＲEとから構成される。
【００２１】
エミッタフォロワ４の出力端子（ノードＸ）は差動増幅器５の負の入力端子（反転入力端子）と接続され、ＴＩＡ２の出力端子（ノードＹ）は差動増幅器５の正の入力端子（非反転入力端子）と接続される。
【００２２】
電流信号ｉinは、ベース接地増幅回路３に入力される電流ｉbとＴＩＡ２に入力される電流ｉtiaとに分かれる。電流ｉbとｉtiaは、以下の関係を満たす。
ｉin＝ｉb＋ｉtia                                                ・・・（１）
ｉtia＝ｉin×Ｚinb／（Ｚintia＋Ｚinb）                          ・・・（２）
ｉb＝ｉin×Ｚintia／（Ｚintia＋Ｚinb）                          ・・・（３）
【００２３】
ここで、ＺintiaはＴＩＡ２の入力インピーダンス、Ｚinbはベース接地増幅回路３の入力インピーダンスである。ベース接地増幅回路３のトランスインピーダンスゲインをＺTP、ＴＩＡ２のトランスインピーダンスゲインを−ＺTNとすると、ベース接地増幅回路３の出力電圧Ｖoutp、ＴＩＡ２の出力電圧Ｖoutnはそれぞれ次式のようになる。
Ｖoutp＝ＺTPｉb＝ＲBｉb                                         ・・・（４）
Ｖoutn＝−ＺTNｉtia                                             ・・・（５）
【００２４】
続く差動増幅器５の増幅率をＡとすると、最終的な差動信号出力の電圧Ｖoutは以下のようになる。すなわち、図１の回路により単相の電流信号ｉinを差動の電圧信号に変換することができる。
【００２５】
【数１】
2018014547.tif 000003
【００２６】
図２に、本実施の形態の増幅回路１の等価回路図、具体的にはベース接地増幅回路３により生じる雑音の解析用の回路図を示す。本実施の形態では、ベース接地増幅回路３のトランジスタＢ１による雑音電流ｉnbを除去することができる。抵抗ＲBにｉnbの雑音電流が流れるため、この雑音電流ｉnbに応じてノードＸ（エミッタフォロワ４の出力端子）に現れる小信号電圧ＶnXは次式で表すことができる。
ＶnX＝−ＲBｉnb                                                 ・・・（７）
【００２７】
式（７）の例では、ベース接地増幅回路３に続く増幅回路が、増幅率が約１のエミッタフォロワ４である場合について記述している。
信号源ＤＡの出力抵抗がＴＩＡ２の入力抵抗に比べて十分大きい時、トランジスタＢ１で生じた雑音電流ｉnbは、ＴＩＡ２に流れ込む。ＴＩＡ２に流れた雑音電流ｉnbは、電圧に変換され、ノードＹ（ＴＩＡ２の出力端子）に出力される。雑音電流ｉnbに応じてノードＹに現れる電圧ＶnYは次式のようになる。
ＶnY＝−ＺTNｉnb                                                ・・・（８）
【００２８】
上記のように差動増幅器５の増幅率をＡとすると、雑音電流ｉnbに応じて差動増幅器５から出力される電圧Ｖout,noiseは次式のようになる。
Ｖout,noise＝Ａ（−ＺTNｉnb−（−ＲBｉnb））＝Ａ（ＲB−ＺTN）ｉnb ・・（９）
【００２９】
次に入力換算雑音電流ｉeqの計算を行う。雑音電流ｉnbにより生じるノードＸとＹの電圧差をトランスインピーダンスゲインで割ることにより、入力換算雑音電流を計算することができる。トランスインピーダンスゲインは、式（６）の電圧Ｖoutを電流ｉinで割ったものである。
【００３０】
【数２】
2018014547.tif 000004
【００３１】
したがって、入力換算雑音電流ｉeqは次式のようになる。
【００３２】
【数３】
2018014547.tif 000005
【００３３】
本実施の形態では、ベース接地増幅回路３の雑音電流ｉnbによる信号への影響を抑制することができるが、このような効果を得るためには、条件ｉeq＜ｉnbを満たす必要がある。この条件に式（１１）を代入して解くと、次式が得られる。
【００３４】
【数４】
2018014547.tif 000006
【００３５】
特に、ＲB＝ＺTNであるとき、雑音の抑制効果は必ず得られる。なお、周波数依存性がある場合においては、取り扱う信号の帯域を考え、その帯域の中で上記の式（１２）を満たすようにすることで、雑音の抑制効果を得ることができる。また、対象となる信号の帯域全体で式（１２）を満たすことができない場合であっても、本実施の形態の構成を用いることで、積分した雑音電流を削減することができる。
【００３６】
なお、増幅回路１の信号入力端子ＩＴと、ベース接地増幅回路３の入力端子（トランジスタＢ１のエミッタ）およびＴＩＡ２の入力端子とを直接接続してもよいが、デバイスの制限から、増幅回路１の入力インピーダンスを必ずしも所望の値に設計できるとは限らない。このような場合、図１に示したように、信号入力端子ＩＴとベース接地増幅回路３の入力端子との間に入力インピーダンス調整用の素子Ｚincomp1を挿入し、信号入力端子ＩＴとＴＩＡ２の入力端子との間に入力インピーダンス調整用の素子Ｚincomp2を挿入すればよい。入力インピーダンス調整用の素子Ｚincomp1，Ｚincomp2としては例えば抵抗を用いればよい。この入力インピーダンス調整用の素子Ｚincomp1，Ｚincomp2の詳細な構成については後述の実施の形態で改めて説明する。
【００３７】
入力インピーダンス調整用の素子Ｚincomp1，Ｚincomp2を用いた場合であっても、上記と同様の議論によりＺincomp1およびＺincomp2による雑音は抑制されることが分かる。また、信号源ＤＡが有限のインピーダンスを持つ場合であっても、本実施の形態の増幅回路１の信号入力端子ＩＴから見た信号源ＤＡのインピーダンスと、負の増幅率を持つＴＩＡ２の入力インピーダンスとの比に応じて、ＲBとＺTNの比を設定することにより、同様の雑音抑制効果を得ることができる。
【００３８】
図３に、図１４に示した従来の増幅回路と本実施の形態の増幅回路１の入力換算電流雑音密度を示す。図３の３０は従来の増幅回路の入力換算電流雑音密度を示し、３１は本実施の形態の増幅回路１の入力換算電流雑音密度を示している。図３によれば、本実施の形態の増幅回路の構成を用いることで、従来の増幅回路よりも雑音を抑制できることが分かる。
【００３９】
以上のように、本実施の形態では、負の増幅率を持つＴＩＡ２とベース接地増幅回路３とを用いることで、単相差動変換を実現する。これにより、本実施の形態では、電源電圧の揺れによる信号品質の劣化を抑制することができる。加えて、本実施の形態では、従来の単相差動変換を実現する増幅回路に比べて、雑音を抑制することができる。また、本実施の形態では、各ＴＩＡ（ＴＩＡ２とベース接地増幅回路３）に入力される信号強度が分流によって減少するため、ダイナミックレンジの向上にも寄与することができる。
【００４０】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係る増幅回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態では、第１の実施の形態の具体例を説明する。電流信号ｉinを出力する信号源（不図示）は、第１の実施の形態で説明したとおり、ベース接地増幅回路３の入力インピーダンスとＴＩＡ２の入力インピーダンスとの合成抵抗よりも十分高いインピーダンスを持つ、フォトダイオードなどの電流源である。
【００４１】
ベース接地増幅回路３のゲインを決める負荷抵抗ＲBは純抵抗でなくてもよい。例えば、増幅回路の周波数特性にピーキング特性を持たせるために、純抵抗と並列にインダクタを設けてもよいし、帯域を制限するために、純抵抗と並列に容量を設けてもよい。
【００４２】
第１の実施の形態では、ベース接地増幅回路３とエミッタフォロワ４をバイポーラトランジスタで構成したが、ＭＯＳトランジスタで構成してもよい。
第１の実施の形態で説明したとおり、増幅回路１の信号入力端子ＩＴとベース接地増幅回路３の入力端子との間に入力インピーダンス調整用の素子Ｚincomp1を挿入し、信号入力端子ＩＴとＴＩＡ２の入力端子との間に入力インピーダンス調整用の素子Ｚincomp2を挿入してもよい。入力インピーダンス調整用の素子Ｚincomp1，Ｚincomp2は、純抵抗に限らず、キャパシタやインダクタのネットワークにより構成してよい。
【００４３】
また、本実施の形態では、増幅回路１の信号入力端子ＩＴと接地との間にバイアス用の電流源ＩＳを設けているが、電流源ＩＳは本発明の必須の構成要素ではない。電流源ＩＳを設ける場合、電流源ＩＳを構成するデバイスはＭＯＳトランジスタでもよいし、バイポーラトランジスタでもよい。また、電流源ＩＳを構成するトランジスタに流れる電流を、外部から制御可能としてもよい。
【００４４】
また、本実施の形態では、増幅回路１の信号入力端子ＩＴと接地との間にバイアス用の抵抗Ｒ１を設けているが、抵抗Ｒ１は本発明の必須の構成要素ではない。抵抗Ｒ１を設ける場合、その抵抗値を外部から制御可能としてもよい。ただし、抵抗Ｒ１の値が小さいと、増幅回路１に電流が流れなくなるため、ベース接地増幅回路３の入力インピーダンスとＴＩＡ２の入力インピーダンスとの合成抵抗よりも大きい抵抗値を持つ抵抗Ｒ１を用いる必要がある。
以上の本実施の形態の構成は、以下の実施の形態にも適用可能である。
【００４５】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図５は本発明の第３の実施の形態に係る増幅回路の構成を示すブロック図であり、図１、図４と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の別の具体例を説明するものであり、負の増幅率を持つＴＩＡ２の構成を説明するものである。
【００４６】
本実施の形態のＴＩＡ２は、電流信号ｉinを入力とするエミッタ接地増幅回路と、このエミッタ接地増幅回路の出力を入力とするエミッタフォロワと、一端がＴＩＡ２の入力端子に接続され、他端がＴＩＡ２の出力端子に接続された帰還抵抗Ｒ５とから構成される。
【００４７】
エミッタ接地増幅回路は、ベースがＴＩＡ２の入力端子に接続されたトランジスタＭ１と、ベースに一定のバイアス電圧Ｖbが供給され、エミッタがトランジスタＭ１のコレクタに接続されたトランジスタＭ２と、一端が電源電圧に接続され、他端がトランジスタＭ２のコレクタに接続された抵抗Ｒ２と、一端がトランジスタＭ１のエミッタに接続され、他端が接地された抵抗Ｒ３とから構成される。
【００４８】
ＴＩＡ２のエミッタフォロワは、ベースがトランジスタＭ２のコレクタに接続され、エミッタがＴＩＡ２の出力端子に接続され、コレクタが電源電圧に接続されたトランジスタＭ３と、一端がＴＩＡ２の出力端子に接続され、他端が接地された抵抗Ｒ４とから構成される。
【００４９】
また、ＴＩＡ２の構成として、図６に示すような回路構成を用いてもよい。図６に示すＴＩＡ２は、ベースがＴＩＡ２の入力端子に接続されたトランジスタＭ４と、ベースがトランジスタＭ４のコレクタに接続され、エミッタがＴＩＡ２の出力端子に接続されたトランジスタＭ５と、一端が電源電圧に接続され、他端がトランジスタＭ４のコレクタおよびトランジスタＭ５のベースに接続された抵抗Ｒ６と、一端がトランジスタＭ４のエミッタに接続され、他端が接地された抵抗Ｒ７と、一端がＴＩＡ２の出力端子に接続され、他端が接地された抵抗Ｒ８と、一端がＴＩＡ２の入力端子に接続され、他端がトランジスタＭ４のコレクタおよびトランジスタＭ５のベースに接続された帰還抵抗Ｒ９とから構成される。
【００５０】
図５の場合と同様に、トランジスタＭ４と抵抗Ｒ６，Ｒ７とはエミッタ接地増幅回路を構成し、トランジスタＭ５と抵抗Ｒ８とはエミッタフォロワを構成している。
図６に示したＴＩＡ２の構成では、図５の場合と帰還抵抗の位置が異なるが、図６に示した構成のＴＩＡ２を用いた場合でも、第１の実施の形態で説明した効果を得ることができる。
【００５１】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図７は本発明の第４の実施の形態に係る増幅回路の構成を示すブロック図であり、図１、図４〜図６と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の別の具体例を説明するものであり、バイポーラトランジスタの代わりにＭＯＳトランジスタを用いたものである。
【００５２】
本実施の形態の増幅回路１は、電流信号ｉinを入力とする、負の増幅率を持つＴＩＡ２ａと、電流信号ｉinを入力とするゲート接地増幅回路３ａと、ＴＩＡ２ａの出力とゲート接地増幅回路３ａの出力とを入力とする差動増幅器５とから構成される。
【００５３】
ＴＩＡ２ａは、電流信号ｉinを入力とするソース接地増幅回路と、入力部への電流帰還回路とから構成される。ソース接地増幅回路は、ゲートがＴＩＡ２ａの入力端子に接続され、ソースが接地されたＭＯＳトランジスタＭ６と、ゲートにバイアス電圧Ｖb3が供給され、ドレインがＴＩＡ２ａの出力端子に接続され、ソースがトランジスタＭ６のドレインに接続されたＭＯＳトランジスタＭ７と、一端が電源電圧に接続され、他端がＴＩＡ２ａの出力端子に接続された抵抗Ｒ１０とから構成される。
【００５４】
電流帰還回路は、ゲートがＴＩＡ２ａの出力端子に接続されたＭＯＳトランジスタＭ８と、ゲートにバイアス電圧Ｖb2が供給され、ソースがトランジスタＭ８のドレインに接続されたＭＯＳトランジスタＭ９と、一端が電源電圧に接続され、他端がトランジスタＭ９のドレインに接続された抵抗Ｒ１１と、一端がＴＩＡ２ａの入力端子に接続され、他端がトランジスタＭ８のソースに接続された入力インピーダンス調整用の素子Ｚincomp2と、一端がＴＩＡ２ａの入力端子に接続され、他端が接地された電流源ＩＳ１とから構成される。なお、図７のＺincomp2は、入力インピーダンス調整用の素子であると同時に、帰還抵抗として機能する。
【００５５】
ベース接地増幅回路の代わりに設けられるゲート接地増幅回路３ａは、ゲートにバイアス電圧Ｖb1が供給されて交流的に接地され、ソースに電流信号ｉinが入力され、ドレインがゲート接地増幅回路３ａの出力端子に接続されたトランジスタＢ３と、一端が電源電圧に接続され、他端がゲート接地増幅回路３ａの出力端子に接続された負荷抵抗ＲBとから構成される。ゲート接地増幅回路３ａは、正の増幅率を持つＴＩＡとして動作する。
【００５６】
増幅回路１の信号入力端子ＩＴとゲート接地増幅回路３ａの入力端子（トランジスタＢ３のソース）との間には入力インピーダンス調整用の素子Ｚincomp1が挿入されているが、入力インピーダンス調整用の素子Ｚincomp1を省き、信号入力端子ＩＴとゲート接地増幅回路３ａの入力端子とを直接繋いでもよい。
【００５７】
ゲート接地増幅回路３ａの出力端子は差動増幅器５の正の入力端子（非反転入力端子）と接続され、ＴＩＡ２ａの出力端子は差動増幅器５の負の入力端子（反転入力端子）と接続される。
【００５８】
こうして、バイポーラトランジスタの代わりにＭＯＳトランジスタを用いる本実施の形態においても、ゲート接地増幅回路３ａのトランジスタＢ３による雑音を抑制することができ、第１の実施の形態と同様の効果を得ることができる。
【００５９】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図８は本発明の第５の実施の形態に係る増幅回路の構成を示すブロック図であり、図１、図４〜図６と同一の構成には同一の符号を付してある。本実施の形態は、ベース接地増幅回路の別の構成例を説明するものである。
【００６０】
本実施の形態の増幅回路１は、電流信号ｉinを入力とする、負の増幅率を持つＴＩＡ２ｂと、電流信号ｉinを入力とするベース接地増幅回路３ｂと、ベース接地増幅回路３ｂの出力を入力とするエミッタフォロワ４と、ＴＩＡ２ｂの出力とエミッタフォロワ４の出力とを入力とする差動増幅器５とから構成される。
【００６１】
ＴＩＡ２ｂは、電流信号ｉinを入力とするエミッタ接地増幅回路と、このエミッタ接地増幅回路の出力を入力とするエミッタフォロワと、一端がＴＩＡ２ｂの入力端子に接続され、他端がＴＩＡ２ｂの出力端子に接続された帰還抵抗Ｒ５とから構成される。エミッタ接地増幅回路は、トランジスタＭ１と、抵抗Ｒ２，Ｒ３とから構成される。ＴＩＡ２ｂのエミッタフォロワは、トランジスタＭ３と、抵抗Ｒ４とから構成される。
【００６２】
ベース接地増幅回路３ｂは、エミッタに電流信号ｉinが入力され、コレクタがベース接地増幅回路３ｂの出力端子に接続されたトランジスタＢ１と、一端が電源電圧に接続され、他端がベース接地増幅回路３ｂの出力端子に接続された負荷抵抗ＲBと、ベース接地増幅回路３ｂの出力電圧を増幅率βでトランジスタＢ１のベースにフィードバックする帰還回路６とから構成される。この場合の帰還回路６の増幅率βは、通常、負の値をとる（β＜０）。
【００６３】
こうして、ベース接地増幅回路３ｂに帰還回路を設けた本実施の形態においても、ベース接地増幅回路３ｂのトランジスタＢ１による雑音を抑制することができ、第１の実施の形態と同様の効果を得ることができる。
【００６４】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図９は本発明の第６の実施の形態に係る増幅回路の構成を示すブロック図であり、図１、図４〜図６、図８と同一の構成には同一の符号を付してある。本実施の形態では、信号源が有限のインピーダンスを持つ場合について説明する。
【００６５】
信号源ＤＡが有限のインピーダンスを持つ場合、ベース接地増幅回路３のトランジスタＢ１で生じる雑音電流ｉnbは、信号源ＤＡに流れ込む電流ｉnsとＴＩＡ２に流れ込む電流ｉntに分流される。このときの分流比は、信号源ＤＡのインピーダンスＲSと負の増幅率を持つＴＩＡ２の入力インピーダンスＺintに依存する。したがって、ＴＩＡ２に流れ込む電流ｉntは、次式のように表すことができる。
ｉnt＝ｉnb（Ｒs）／（Ｚint＋Ｒs）                             ・・・（１３）
【００６６】
すなわち、負の増幅率を持つＴＩＡ２のトランスインピーダンスゲインを調整することで、ベース接地増幅回路３のトランジスタＢ１で生じる雑音を適切に抑制することができ、第１の実施の形態と同様の効果を得ることができる。
【００６７】
このとき、ノードＸ（エミッタフォロワ４の出力端子）とノードＹ（ＴＩＡ２の出力端子）において振幅の差が生じうるが、その振幅差を吸収するために、互いに増幅率の異なる単相の増幅器７，８を挿入してもよい。増幅器７，８の増幅率は、例えば図９の増幅回路１の全体の同相除去比が最大となるように設定すればよい。本実施の形態は、第１〜第５の実施の形態の各実施の形態に適用可能である。
【００６８】
また、ＴＩＡ２のトランスインピーダンスゲインの調整によるノードＸとノードＹの振幅差を吸収するために、図１０に示した増幅回路の構成において、差動増幅器５の正の入力端子と負の入力端子との間に増幅率の差を設けてもよい。そのために、差動増幅器５の入力トランジスタの大きさもしくは個数を、正の入力端子側と負の入力端子側で変えることにより駆動力を変化させる手法を用いることができる。差動増幅器５の正の入力端子側と負の入力端子側のそれぞれの増幅率は、例えば図１０の増幅回路１の全体の同相除去比が最大となるように設定すればよい。
【００６９】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。本実施の形態では、第１〜第６の実施の形態で示してきた入力インピーダンス調整用の素子Ｚincomp1，Ｚincomp2の具体例を説明する。図１１（Ａ）は入力インピーダンス調整用の素子Ｚincomp1を抵抗Ｒのみで構成した形態を示している。
【００７０】
図１１（Ｂ）の例では、入力インピーダンス調整用の素子Ｚincomp1は、入力端子と出力端子間に直列に挿入された伝送線路ＴＬと抵抗Ｒとから構成される。この図１１（Ｂ）の構成は、信号が高速であり、増幅回路の信号入力端子ＩＴからＴＩＡまでの距離が遠い場合に有効である。
【００７１】
図１１（Ｃ）の例では、入力インピーダンス調整用の素子Ｚincomp1は、入力端子と出力端子間に直列に挿入されたインダクタＬと抵抗Ｒと、インダクタＬと抵抗Ｒの接続点と接地との間に挿入された容量Ｃとから構成される。この構成では、インダクタＬにより、寄生容量を見え辛くし、容量Ｃにより特性の調整を行うことができる。
【００７２】
図１１（Ａ）〜図１１（Ｃ）では、素子Ｚincomp1の構成を示しているが、素子Ｚincomp2の構成も素子Ｚincomp1と同じである。
素子Ｚincomp1，Ｚincomp2を挿入する箇所については第１〜第６の実施の形態で説明したとおりである。また、素子Ｚincomp1のみを設けてもよいし、素子Ｚincomp2のみを設けてもよい。
【産業上の利用可能性】
【００７３】
本発明は、トランスインピーダンスアンプに適用することができる。
【符号の説明】
【００７４】
１…増幅回路、２，２ａ，２ｂ…トランスインピーダンスアンプ、３，３ｂ…ベース接地増幅回路、３ａ…ゲート接地増幅回路、４…エミッタフォロワ、５…差動増幅器、６…帰還回路、７，８…増幅器、ＤＡ…信号源、ＩＳ，ＩＳ１…電流源、Ｂ１〜Ｂ３，Ｍ１〜Ｍ９…トランジスタ、Ｒ，ＲB，ＲE，Ｒ１〜Ｒ１１…抵抗、Ｚincomp1，Ｚincomp2…入力インピーダンス調整用の素子，ＴＬ…伝送線路、Ｌ…インダクタ、Ｃ…容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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