(57)【要約】【課題】本発明は、半導体層に形成されたコンタクト凹部および絶縁層に形成されたコンタクト孔が一体となった凹部内に良好な成膜性で電極を形成でき、微細化を良好に図ることができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、コンタクト凹部５１が形成された半導体基板２を含む。半導体基板２上には、絶縁層４０が形成されている。絶縁層４０には、当該絶縁層４０の表面側で開口し、コンタクト凹部５１の開口幅Ｗ１よりも広い開口幅Ｗ２を有する第１部分５５と、当該絶縁層４０の裏面側で開口し、前記コンタクト凹部５１と連通するように第１部分５５の開口幅Ｗ２よりも狭い開口幅Ｗ３を有する第２部分５６とを含むエミッタコンタクト孔５２が形成されている。そして、コンタクト凹部５１およびエミッタコンタクト孔５２には、半導体基板２に電気的に接続されるように、エミッタコンタクト電極５３が埋め込まれている。【選択図】図３
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【特許請求の範囲】
【請求項１】
コンタクト凹部が形成された半導体層と、
前記半導体層上に形成された絶縁層であって、当該絶縁層の表面側で開口し、前記コンタクト凹部の開口幅よりも広い開口幅を有する第１部分と、前記コンタクト凹部と連通するように当該絶縁層の裏面側で開口し、前記第１部分の開口幅よりも狭い開口幅を有する第２部分とを含むコンタクト孔が形成された絶縁層と、
前記半導体層に電気的に接続されるように、前記コンタクト凹部および前記コンタクト孔に埋め込まれたコンタクト電極とを含む、半導体装置。
【請求項２】
前記コンタクト孔は、前記第１部分を区画する内壁と、前記第２部分を区画する内壁との間に形成された段部を含む、請求項１に記載の半導体装置。
【請求項３】
前記第２部分および前記段部を接続する接続部は、前記コンタクト孔の内側に向かう凸湾曲状に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記コンタクト孔の前記第２部分を区画する内壁は、前記半導体層に形成された前記コンタクト凹部を区画する内壁と面一に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１部分は、前記絶縁層の表面側に向かって開口幅が徐々に広がるように形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記絶縁層は、エッチング選択比が異なる複数の絶縁膜が積層された積層構造を有しており、
前記コンタクト孔の前記第１部分および前記第２部分は、互いに異なるエッチング選択比を有する異なる絶縁膜にそれぞれ形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記コンタクト電極は、前記絶縁層の表面を被覆し、かつ前記絶縁層上から前記コンタクト孔および前記コンタクト凹部に入り込むように形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記コンタクト凹部の内壁、前記コンタクト孔の前記第１部分の内壁、および、前記コンタクト孔の前記第２部分の内壁に沿って形成されたバリア電極層をさらに含み、
前記コンタクト電極は、前記バリア電極層を介して前記コンタクト凹部および前記コンタクト孔に埋め込まれている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体層において前記バリア電極層と接する部分に形成され、前記半導体層の抵抗値よりも低い抵抗値を有する低抵抗層をさらに含み、
前記コンタクト電極は、前記バリア電極層および前記低抵抗層を介して前記半導体層に電気的に接続されている、請求項８に記載の半導体装置。
【請求項１０】
前記低抵抗層は、前記半導体層を構成する元素と前記バリア電極層を構成する元素とを含む金属層からなる、請求項９に記載の半導体装置。
【請求項１１】
前記コンタクト電極は、タングステンを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記コンタクト凹部から間隔を空けて前記半導体層に形成されたトレンチゲート構造と、
前記コンタクト凹部と前記トレンチゲート構造との間の前記半導体層において、前記半導体層の表面側から深さ方向に向けてこの順に形成された第１導電型の第１半導体領域、第２導電型の第２半導体領域および第１導電型の第３半導体領域を含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記コンタクト凹部の底部に沿って形成され、前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第４半導体領域をさらに含む、請求項１２に記載の半導体装置。
【請求項１４】
コンタクト凹部が形成された半導体層と、
前記半導体層上に形成された絶縁層であって、当該絶縁層の表面側で開口し、前記コンタクト凹部の開口幅よりも広い開口幅を有する第１部分と、前記コンタクト凹部と連通するように当該絶縁層の裏面側で開口し、前記第１部分の開口幅よりも狭い開口幅を有する第２部分とを含むコンタクト孔が形成された絶縁層と、
前記コンタクト凹部の内壁、前記コンタクト孔の前記第１部分の内壁、および、前記コンタクト孔の前記第２部分の内壁に沿って形成されたバリア電極層とを含む、半導体装置。
【請求項１５】
前記コンタクト孔は、前記第１部分を区画する内壁と、前記第２部分を区画する内壁との間に形成された段部を含む、請求項１４に記載の半導体装置。
【請求項１６】
半導体層上に絶縁層を形成する工程と、
前記絶縁層を選択的に掘り下げることにより、当該絶縁層の表面側で開口する第１部分と、前記第１部分の開口幅よりも狭い開口幅を有し、当該絶縁層の裏面側で開口する第２部分とを含むコンタクト孔を形成する工程と、
前記コンタクト孔の前記第２部分から露出する前記半導体層を掘り下げることにより、前記コンタクト孔の前記第１部分の開口幅よりも狭い開口幅を有するコンタクト凹部を前記半導体層に形成する工程と、
前記半導体層に電気的に接続されるように、前記コンタクト凹部および前記コンタクト孔にコンタクト電極を埋め込む工程とを含む、半導体装置の製造方法。
【請求項１７】
前記コンタクト孔を形成する工程は、
等方性エッチングによって前記絶縁層を選択的に掘り下げることにより、前記第１部分を形成する工程と、
異方性エッチングによって前記絶縁層を選択的に掘り下げることにより、前記第２部分を形成する工程とを含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記絶縁層を形成する工程は、エッチング選択比が互いに異なる下側絶縁膜および上側絶縁膜を、前記半導体層上にこの順に積層する工程を含み、
前記コンタクト孔の前記第１部分を形成する工程は、前記下側絶縁膜をエッチングストップ層とする前記等方性エッチングによって、前記下側絶縁膜が露出するまで前記上側絶縁膜を選択的に掘り下げる工程を含み、
前記コンタクト孔の前記第２部分を形成する工程は、前記異方性エッチングによって、前記第１部分から露出する前記下側絶縁膜を選択的に掘り下げる工程を含む、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記コンタクト凹部を形成する工程は、異方性エッチングによって、前記コンタクト孔から露出する前記半導体層を選択的に掘り下げる工程を含む、請求項１７または１８に記載の半導体装置の製造方法。
【請求項２０】
前記コンタクト孔を形成する工程に先立って、前記絶縁層上に前記コンタクト孔を形成すべき領域に開口を選択的に有するマスクを形成する工程をさらに含み、
前記コンタクト孔の前記第１部分および前記第２部分、ならびに前記コンタクト凹部は、前記マスクの前記開口を介して形成される、請求項１６〜１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記コンタクト電極を形成する工程に先立って、前記コンタクト孔の前記第１部分の内壁、前記コンタクト孔の前記第２部分の内壁、および前記コンタクト凹部の内壁に沿ってバリア電極層を形成する工程をさらに含み、
前記コンタクト電極を形成する工程は、前記バリア電極層を介して前記コンタクト凹部および前記コンタクト孔に電極材料を埋め込む工程を含む、請求項１６〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記半導体層は、シリコンを含み、
前記バリア電極層を形成する工程は、前記コンタクト孔の前記第１部分の内壁、前記コンタクト孔の前記第２部分の内壁、および前記コンタクト凹部の内壁に沿ってチタン層を形成する工程を含み、
前記チタン層を形成する工程の後、熱処理によって前記半導体層における前記チタン層と接する部分にチタンシリサイド層を形成する工程をさらに含む、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
半導体層上に絶縁層を形成する工程と、
前記絶縁層を選択的に掘り下げることにより、当該絶縁層の表面側で開口する第１部分と、前記第１部分の開口幅よりも狭い開口幅を有し、当該絶縁層の裏面側で開口する第２部分とを含むコンタクト孔を形成する工程と、
前記コンタクト孔の前記第２部分から露出する前記半導体層を掘り下げることにより、前記コンタクト孔の前記第１部分の開口幅よりも狭い開口幅を有するコンタクト凹部を前記半導体層に形成する工程と、
前記コンタクト孔の前記第１部分の内壁、前記コンタクト孔の前記第２部分の内壁、および前記コンタクト凹部の内壁に沿ってバリア電極層を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、半導体層と、半導体層上に形成された絶縁膜（絶縁層）と、半導体層を露出させるように絶縁膜を掘り下げて形成されたコンタクトホール（コンタクト孔）と、半導体層に電気的に接続されるようにバリアメタル層（バリア電極層）を介してコンタクトホールに埋め込まれたエミッタ電極（コンタクト電極）とを含む半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１５８０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者らは、コンタクト孔直下の半導体層をさらに掘り下げて、当該半導体層にコンタクト孔と接続されるコンタクト凹部が形成された構成を検討している。しかし、半導体層にコンタクト凹部が形成される場合、コンタクト孔のみが絶縁層に形成される場合に比べて、コンタクト凹部の深さに応じた分だけアスペクト比の値が大きくなる。アスペクト比とは、コンタクト凹部およびコンタクト孔が一体となった凹部の開口幅に対する当該凹部の深さの比で定義される。
【０００５】
コンタクト凹部およびコンタクト孔が一体となった凹部のアスペクト比の値が大きくなると、当該凹部内に良好な成膜性で電極を形成できない虞がある。このような問題は、コンタクト凹部およびコンタクト孔が一体となった凹部の開口幅を広げることによって解消できるかもしれない。しかし、この場合には、半導体装置の微細化の妨げになるという問題が生じる。
【０００６】
そこで、本発明は、半導体層に形成されたコンタクト凹部および絶縁層に形成されたコンタクト孔が一体となった凹部内に良好な成膜性で電極を形成でき、微細化を良好に図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一局面に係る半導体装置は、コンタクト凹部が形成された半導体層と、前記半導体層上に形成された絶縁層であって、当該絶縁層の表面側で開口し、前記コンタクト凹部の開口幅よりも広い開口幅を有する第１部分と、前記コンタクト凹部と連通するように当該絶縁層の裏面側で開口し、前記第１部分の開口幅よりも狭い開口幅を有する第２部分とを含むコンタクト孔が形成された絶縁層と、前記半導体層に電気的に接続されるように、前記コンタクト凹部および前記コンタクト孔に埋め込まれたコンタクト電極とを含む。
【０００８】
本発明の一局面に係る半導体装置の製造方法は、半導体層上に絶縁層を形成する工程と、前記絶縁層を選択的に掘り下げることにより、当該絶縁層の表面側で開口する第１部分と、前記第１部分の開口幅よりも狭い開口幅を有し、当該絶縁層の裏面側で開口する第２部分とを含むコンタクト孔を形成する工程と、前記コンタクト孔の前記第２部分から露出する前記半導体層を掘り下げることにより、前記コンタクト孔の前記第１部分の開口幅よりも狭い開口幅を有するコンタクト凹部を前記半導体層に形成する工程と、前記半導体層に電気的に接続されるように、前記コンタクト凹部および前記コンタクト孔にコンタクト電極を埋め込む工程とを含む。
【０００９】
本発明の他の局面に係る半導体装置は、コンタクト凹部が形成された半導体層と、前記半導体層上に形成された絶縁層であって、当該絶縁層の表面側で開口し、前記コンタクト凹部の開口幅よりも広い開口幅を有する第１部分と、前記コンタクト凹部と連通するように当該絶縁層の裏面側で開口し、前記第１部分の開口幅よりも狭い開口幅を有する第２部分とを含むコンタクト孔が形成された絶縁層と、前記コンタクト凹部の内壁、前記コンタクト孔の前記第１部分の内壁、および、前記コンタクト孔の前記第２部分の内壁に沿って形成されたバリア電極層とを含む。
【００１０】
本発明の他の局面に係る半導体装置の製造方法は、半導体層上に絶縁層を形成する工程と、前記絶縁層を選択的に掘り下げることにより、当該絶縁層の表面側で開口する第１部分と、前記第１部分の開口幅よりも狭い開口幅を有し、当該絶縁層の裏面側で開口する第２部分とを含むコンタクト孔を形成する工程と、前記コンタクト孔の前記第２部分から露出する前記半導体層を掘り下げることにより、前記コンタクト孔の前記第１部分の開口幅よりも狭い開口幅を有するコンタクト凹部を前記半導体層に形成する工程と、前記コンタクト孔の前記第１部分の内壁、前記コンタクト孔の前記第２部分の内壁、および前記コンタクト凹部の内壁に沿ってバリア電極層を形成する工程とを含む。
【発明の効果】
【００１１】
本発明の一局面に係る半導体装置では、絶縁層に形成されたコンタクト孔が、半導体層に形成されたコンタクト凹部の開口幅よりも広い開口幅を有する第１部分を有している。これにより、コンタクト孔の第１部分の開口幅に応じた分だけ、当該コンタクト孔のアスペクト比を低減できる。よって、コンタクト凹部およびコンタクト孔が一体となった凹部全体のアスペクト比も低減できるから、これらコンタクト凹部およびコンタクト孔が一体となった凹部内に良好な成膜性でコンタクト電極を形成できる。
【００１２】
また、半導体層上の絶縁層に形成されたコンタクト孔の形状を工夫することによって、コンタクト凹部およびコンタクト孔に対するコンタクト電極の成膜性を向上させることができるから、半導体層に形成されるコンタクト凹部の開口幅を必要以上に大きくしなくて済む。よって、微細化を良好に図ることができる。
本発明の一局面に係る半導体装置の製造方法によれば、上記一局面に係る半導体装置と同様の効果を奏することのできる半導体装置を製造できる。
【００１３】
本発明の他の局面に係る半導体装置では、絶縁層に形成されたコンタクト孔が、半導体層に形成されたコンタクト凹部の開口幅よりも広い開口幅を有する第１部分を有している。これにより、コンタクト孔の第１部分の開口幅に応じた分だけ、当該コンタクト孔のアスペクト比を低減できる。よって、コンタクト凹部およびコンタクト孔が一体となった凹部全体のアスペクト比も低減できるから、コンタクト凹部およびコンタクト孔が一体となった凹部内に良好な成膜性でバリア電極層を形成できる。
【００１４】
また、半導体層上の絶縁層に形成されたコンタクト孔の形状を工夫することによって、コンタクト凹部およびコンタクト孔に対するバリア電極層の成膜性を向上させることができるから、半導体層に形成されるコンタクト凹部の開口幅を必要以上に大きくしなくて済む。よって、微細化を良好に図ることができる。
本発明の他の局面に係る半導体装置の製造方法によれば、上記他の局面に係る半導体装置と同様の効果を奏することのできる半導体装置を製造できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の一実施形態に係る半導体装置の平面図である。
【図２】図２（ａ）は、図１のIIa-IIa線に沿う部分の縦断面図であり、図２（ｂ）は、図１のIIb-IIb線に沿う部分の縦断面図である。
【図３】図３は、図２（ａ）の二点鎖線IIIによって取り囲まれた部分の拡大図である。
【図４】図４は、図１の半導体装置のターンオフ時のスイッチング特性のシミュレーション結果を示すグラフである。
【図５Ａ】図５Ａは、図１の半導体装置の一製造工程を示す縦断面図であって、図５Ａ（ａ）は、図１のIIa-IIa線に対応する部分の縦断面図であり、図５Ａ（ｂ）は、図１のIIb-IIb線に対応する部分の縦断面図である。
【図５Ｂ】図５Ｂは、図５Ａの後の工程を示す縦断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの後の工程を示す縦断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの後の工程を示す縦断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの後の工程を示す縦断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの後の工程を示す縦断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの後の工程を示す縦断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの後の工程を示す縦断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの後の工程を示す縦断面図である。
【図５Ｊ】図５Ｊは、図５Ｉの後の工程を示す縦断面図である。
【図６Ａ】図６Ａは、エミッタコンタクト孔を形成する工程を示す拡大図である。
【図６Ｂ】図６Ｂは、図６Ａの後の工程を示す拡大図である。
【図６Ｃ】図６Ｃは、図６Ｂの後の工程を示す拡大図である。
【図７Ａ】図７Ａは、低抵抗層およびバリア電極層を形成する工程を示す拡大図である。
【図７Ｂ】図７Ｂは、図７Ａの後の工程を示す拡大図である。
【図７Ｃ】図７Ｃは、図７Ｂの後の工程を示す拡大図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図２（ａ）は、図１のIIa-IIa線に沿う部分の縦断面図であり、図２（ｂ）は、図１のIIb-IIb線に沿う部分の縦断面図である。図３は、図２（ａ）の二点鎖線IIIによって取り囲まれた部分の拡大図である。
【００１７】
図１を参照して、本実施形態に係る半導体装置１は、本発明の半導体層の一例としてのｎ−型の半導体基板２を含む。半導体基板２は、本実施形態では、ＦＺ(Floating Zone)法によって形成されたシリコン製のＦＺ基板からなる。半導体基板２は、平面視四角形状のチップ形状に形成されている。半導体基板２には、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）３が形成されるアクティブ領域４と、その外側の外方領域５とが設定されている。
【００１８】
アクティブ領域４は、本実施形態では、半導体基板２の内方領域において、半導体基板２の各側面に平行な４辺を有する平面視四角形状に設定されており、外方領域５は、アクティブ領域４を取り囲むように平面視四角環状に設定されている。半導体基板２の表面上には、ＩＧＢＴ３に電力を供給するための表面電極６が形成されている。この表面電極６には、平面視においてアクティブ領域４の周囲に沿って形成されたゲート電極７と、アクティブ領域４を被覆するように形成されたエミッタ電極８とが含まれる。
【００１９】
ゲート電極７は、本実施形態では、ゲートフィンガー９とゲートパッド１０とを含む。ゲートフィンガー９は、アクティブ領域４を取り囲むように外方領域５に配置されており、半導体基板２の４つの辺に沿って延びる平面視四角環状に形成されている。ゲートフィンガー９は、アクティブ領域４を３方向から挟み込むように、半導体基板２の３つの辺に沿って形成されていてもよい。
【００２０】
ゲートパッド１０は、平面視四角形状に形成されており、かつ、半導体基板２の一辺に沿って延びる１つのゲートフィンガー９の長手方向中央部において、当該ゲートフィンガー９と接続されている。ゲートパッド１０は、半導体基板２の１つの角部において、互いに直交する方向に延びる２つのゲートフィンガー９と接続されていてもよい。
ゲート電極７によって取り囲まれた領域内には、ゲートフィンガー９の内縁およびゲートパッド１０の内縁に沿って帯状に延び、かつ、平面視において無端状（閉環状）を成す絶縁領域１１が形成されている。絶縁領域１１は、電極材料が存在せずに、後述する絶縁層４０がゲート電極７およびエミッタ電極８から露出する領域である。エミッタ電極８は、絶縁領域１１によって取り囲まれた領域内に形成されている。
【００２１】
図２を参照して、半導体基板２は、その裏面側から順に、ｐ−型のコレクタ領域２０、ｎ型のＦＳ（Field Stop）領域２１、ｎ−型のドリフト領域２２およびｐ＋型のチャネル領域２３を含む。アクティブ領域４とは、本実施形態では、平面視においてチャネル領域２３の周縁によって取り囲まれた領域によって定義される。つまり、アクティブ領域４は、本実施形態では、チャネル領域２３を半導体基板２の表面および裏面に投影した領域である。
【００２２】
図２（ａ）を参照して、アクティブ領域４において半導体基板２の表層部には、複数の第１トレンチゲート構造２４が形成されている。各第１トレンチゲート構造２４は、たとえば平面視帯状に延びるように形成されており、半導体基板２に形成されたゲートトレンチ２５にゲート絶縁膜２６を挟んで埋め込まれた埋め込みゲート電極２７を含む。ゲートトレンチ２５は、チャネル領域２３を貫通しており、ドリフト領域２２内に位置する底部を有している。ゲート絶縁膜２６は、本実施形態では、半導体基板２の表面も被覆している。
【００２３】
各第１トレンチゲート構造２４の側方には、半導体基板２の表面側から裏面側に向かって、ｎ＋型のエミッタ領域２８（第１半導体領域）、前述のｐ−型のチャネル領域２３（第２半導体領域）およびｎ−型のドリフト領域２２（第３半導体領域）が、この順で形成されている。ｐ−型のチャネル領域２３は、互いに隣り合う複数の第１トレンチゲート構造２４に共有されている。
【００２４】
図２（ｂ）を参照して、チャネル領域２３の表層部には、さらに、第１トレンチゲート構造２４に電力を供給するための第２トレンチゲート構造３１が形成されている。第２トレンチゲート構造３１は、複数の第１トレンチゲート構造２４を取り囲むように、チャネル領域２３の周縁に沿って形成されている。図２（ｂ）では、第２トレンチゲート構造３１において、第１トレンチゲート構造２４が延びる方向の直交方向に沿って形成された部分が示されている。第２トレンチゲート構造３１は、平面視において帯状に延び、かつ、無端状（閉環状）を成していてもよい。
【００２５】
第２トレンチゲート構造３１は、前述の第１トレンチゲート構造２４と同様に、半導体基板２に形成されたゲートトレンチ２５にゲート絶縁膜２６を挟んで埋め込まれた埋め込みゲート電極２７を含む。第１トレンチゲート構造２４のゲートトレンチ２５と、第２トレンチゲート構造３１のゲートトレンチ２５とは、互いに連通するように形成されている。これにより、第１トレンチゲート構造２４の埋め込みゲート電極２７と、第２トレンチゲート構造３１の埋め込みゲート電極２７とが互いに電気的に接続されている。
【００２６】
第２トレンチゲート構造３１における埋め込みゲート電極２７は、ゲートトレンチ２５から外方領域５側に引き出され、当該外方領域５において半導体基板２の表面を被覆する引き出し部２７Ａを含む。引き出し部２７Ａは、少なくともゲート電極７のゲートフィンガー９直下に配置されている。
半導体基板２の表面上には、第１トレンチゲート構造２４および第２トレンチゲート構造３１を覆うように絶縁層４０が形成されている。図３を参照して、本実施形態では、絶縁層４０は、半導体基板２の表面側からこの順に形成された第１絶縁膜４１、第２絶縁膜４２および第３絶縁膜４３を含む積層構造を有している。第１絶縁膜４１、第２絶縁膜４２および第３絶縁膜４３は、それぞれ互いに異なるエッチング選択比および異なる厚さを有している。
【００２７】
第１絶縁膜４１は、たとえばＮＳＧ（None doped Silicate Glass）からなり、５００Å以上２０００Å以下（本実施形態では１０００Å程度）の厚さを有している。第２絶縁膜４２は、たとえばＢＰＳＧ（Boron Phosphorus Silicate Glass）からなり、４０００Å以上６０００Å以下（本実施形態では５０００Å程度）の厚さを有している。第３絶縁膜４３は、たとえばＰＳＧ（Phosphorus Silicate Glass）からなり、３０００Å以上５０００Å以下（本実施形態では４０００Å程度）の厚さを有している。
【００２８】
図２（ａ）および図３を参照して、本実施形態に係る半導体装置１は、半導体基板２（チャネル領域２３）の表層部に形成されたコンタクト凹部５１と、コンタクト凹部５１と連通するように絶縁層４０に所定の態様で形成されたエミッタコンタクト孔５２と、チャネル領域２３に電気的に接続されるように、コンタクト凹部５１およびエミッタコンタクト孔５２に埋め込まれたエミッタコンタクト電極５３とを含む。
【００２９】
半導体基板２に形成されたコンタクト凹部５１は、チャネル領域２３の表層部において、複数の第１トレンチゲート構造２４間の領域に形成されている。コンタクト凹部５１は、たとえば平面視において各第１トレンチゲート構造２４と同一の方向に沿って延びる帯状に形成されている。コンタクト凹部５１は、エミッタ領域２８を半導体基板２の厚さ方向に貫通しており、当該コンタクト凹部５１の底部は、チャネル領域２３内に位置している。
【００３０】
半導体基板２の厚さ方向に関して、コンタクト凹部５１の深さは、第１トレンチゲート構造２４（ゲートトレンチ２５）の深さよりも小さい。コンタクト凹部５１は、当該コンタクト凹部５１の外側に向かって上り傾斜する内壁を含み、これによって、コンタクト凹部５１は、半導体基板２の表面側に向かって開口幅が徐々に広がるように形成されていてもよい。
【００３１】
図２（ａ）を参照して、チャネル領域２３内には、エミッタ領域２８の下方からコンタクト凹部５１の側部および底部に沿って、チャネル領域２３の不純物濃度よりも高い不純物濃度を有するｐ＋型の半導体領域５４（第４半導体領域）がさらに形成されている。
エミッタコンタクト孔５２は、たとえば平面視においてコンタクト凹部５１と同一の方向に沿って延びる帯状に形成されている。エミッタコンタクト孔５２は、絶縁層４０の表面側で開口し、コンタクト凹部５１の開口幅Ｗ１よりも広い開口幅Ｗ２を有する第１部分５５と、コンタクト凹部５１と連通するように絶縁層４０の裏面側で開口し、第１部分５５の開口幅Ｗ２よりも狭い開口幅Ｗ３を有する第２部分５６とを含む。エミッタコンタクト孔５２の第１部分５５および第２部分５６は、絶縁層４０において互いに異なるエッチング選択比を有する異なる絶縁膜にそれぞれ形成されている。
【００３２】
より具体的には、エミッタコンタクト孔５２の第１部分５５は、第２絶縁膜４２をエッチングストップ層として第３絶縁膜４３を掘り下げて形成されている。エミッタコンタクト孔５２の第１部分５５を区画する内壁は、当該エミッタコンタクト孔５２の外側に向かって上り傾斜するように形成されている。エミッタコンタクト孔５２の第１部分５５は、絶縁層４０の表面側に向かって開口幅Ｗ２が徐々に広がるように形成されている。
【００３３】
エミッタコンタクト孔５２の第２部分５６は、コンタクト凹部５１と第１部分５５とを連通させるように、第２絶縁膜４２、第１絶縁膜４１およびゲート絶縁膜２６を掘り下げて形成されている。エミッタコンタクト孔５２の第２部分５６は、コンタクト凹部５１の開口幅Ｗ１と略同一の開口幅Ｗ３を有している。エミッタコンタクト孔５２の第２部分５６を区画する内壁は、前記コンタクト凹部５１を区画する内壁と面一に形成されている。エミッタコンタクト孔５２の第２部分５６の内壁は、当該エミッタコンタクト孔５２の外側に向かって上り傾斜するように形成されていてもよい。エミッタコンタクト孔５２の第２部分５６は、絶縁層４０の表面側に向かって開口幅Ｗ３が徐々に広がるように形成されていてもよい。
【００３４】
エミッタコンタクト孔５２の第２部分５６は、平面視において、当該エミッタコンタクト孔５２の第１部分５５の周縁から内側に間隔を空けて形成されている。これにより、第１部分５５を区画する内壁と、第２部分５６を区画する内壁との間に、エミッタコンタクト孔５２の第１部分５５の開口に臨む段部５７が形成されている。
第１部分５５および段部５７を接続する第１接続部５８は、エミッタコンタクト孔５２の外側に向かう凹湾曲状に形成されている。第２部分５６および段部５７を接続する第２接続部５９は、エミッタコンタクト孔５２の内側に向かう凸湾曲状に形成されている。第１部分５５を区画する内壁および第２部分５６を区画する内壁は、段部５７、第１接続部５８および第２接続部５９によって滑らかに接続されている。
【００３５】
図３を参照して、コンタクト凹部５１、エミッタコンタクト孔５２の第１部分５５およびエミッタコンタクト孔５２の第２部分５６の各数値について補足しておく。
コンタクト凹部５１の開口幅Ｗ１に対する当該コンタクト凹部５１の深さＤ１の比である第１アスペクト比Ｗ１／Ｄ１は、たとえば０．２５以上６．７以下である。エミッタコンタクト孔５２の第１部分５５の開口幅Ｗ２に対する当該エミッタコンタクト孔５２の第１部分５５の深さＤ２の比である第２アスペクト比Ｗ２／Ｄ２は、たとえば２．４以上５．４以下である。エミッタコンタクト孔５２の第２部分５６の開口幅Ｗ３に対する当該エミッタコンタクト孔５２の第２部分５６の深さＤ３の比である第３アスペクト比Ｗ３／Ｄ３は、たとえば０．２５以上２．５以下である。
【００３６】
また、エミッタコンタクト孔５２の第１部分５５の開口幅Ｗ２に対するエミッタコンタクト孔５２の第２部分５６の開口幅Ｗ３の比Ｗ３／Ｗ２は、たとえば０．１５以上０．６５以下である。また、エミッタコンタクト孔５２の第１部分５５の深さＤ２に対するエミッタコンタクト孔５２の第２部分５６の深さＤ３の比Ｄ３／Ｄ２は、たとえば１．２以上３．５以下である。
【００３７】
また、コンタクト凹部５１の開口幅Ｗ１は、たとえば２０００Å以上１００００Å以下であり、コンタクト凹部５１の深さＤ１は、たとえば１５００Å以上７０００Å以下である。また、エミッタコンタクト孔５２の第１部分５５の開口幅Ｗ２は、たとえば８０００Å以上２００００Å以下であり、エミッタコンタクト孔５２の第１部分５５の深さＤ２は、たとえば２０００Å以上６０００Å以下である。また、エミッタコンタクト孔５２の第２部分５６の開口幅Ｗ３は、たとえば２０００Å以上１００００Å以下であり、エミッタコンタクト孔５２の第２部分５６の深さＤ３は、たとえば３０００Å以上９０００Å以下である。
【００３８】
図２（ａ）および図３を参照して、本実施形態に係る半導体装置１は、半導体基板２側の表面とその反対面が、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁、および、エミッタコンタクト孔５２の第２部分５６の内壁に沿って形成されたバリア電極層６０をさらに含む。前述のエミッタコンタクト電極５３は、バリア電極層６０を介してコンタクト凹部５１およびエミッタコンタクト孔５２に埋め込まれている。
【００３９】
バリア電極層６０は、エミッタコンタクト電極５３がエミッタコンタクト孔５２およびコンタクト凹部５１の外側に拡散するのを抑制するための金属層である。バリア電極層６０は、本実施形態では、半導体基板２側からこの順に積層されたチタン層６１および窒化チタン層６２を含む積層構造を有している。
チタン層６１は、半導体基板２側の表面とその反対面が、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁、および、エミッタコンタクト孔５２の第２部分５６の内壁に加えて、エミッタコンタクト孔５２外の絶縁層４０の表面に沿って形成されている。同様に、窒化チタン層６２は、チタン層６１上において、半導体基板２側の表面とその反対面が、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁、および、エミッタコンタクト孔５２の第２部分５６の内壁に加えて、エミッタコンタクト孔５２外の絶縁層４０の表面に沿って形成されている。
【００４０】
本実施形態では、コンタクト凹部５１において、半導体基板２とバリア電極層６０のチタン層６１とが接する部分に、当該半導体基板２の抵抗値よりも低い抵抗値を有する低抵抗層６３が形成されている。低抵抗層６３は、コンタクト凹部５１の側部および底部に沿って形成されており、当該コンタクト凹部５１の内壁に露出している。
低抵抗層６３は、本実施形態では、半導体基板２を構成する元素（シリコン）とバリア電極層６０のチタン層６１を構成する元素（チタン）とを含むチタンシリサイド層を含む。低抵抗層６３は、半導体基板２（より具体的にはｐ＋型の半導体領域５４）との間でオーミック接触を形成している。
【００４１】
バリア電極層６０の窒化チタン層６２の厚さは、バリア電極層６０のチタン層６１の厚さよりも大きい。バリア電極層６０の総厚さは、たとえば１８０Å以上２５００Å以下である。バリア電極層６０のチタン層６１の厚さは、たとえば８０Å以上１０００Å以下である。バリア電極層６０の窒化チタン層６２の厚さは、たとえば１００Å以上１５００Å以下である。
【００４２】
エミッタコンタクト電極５３は、本実施形態ではタングステンを含み、前述のバリア電極層６０を介してコンタクト凹部５１およびエミッタコンタクト孔５２を埋めて絶縁層４０の表面を被覆するように形成されている。そして、エミッタコンタクト電極５３の表面全域を被覆するように前述のエミッタ電極８が形成されている。
エミッタ電極８は、エミッタコンタクト電極５３とは異なる電極材料、たとえばアルミニウムまたはアルミニウム合金（たとえばＡｌＳｉ合金やＡｌＳｉＣｕ合金等）を含む。図１を参照して、エミッタ電極８、エミッタコンタクト電極５３およびバリア電極層６０は、いずれもほぼ同一の平面視形状を有しており、絶縁領域１１において、それらの側部は面一とされている。
【００４３】
図２（ｂ）を参照して、外方領域５上の絶縁層４０には、埋め込みゲート電極２７の引き出し部２７Ａを露出させるように複数のゲートコンタクト孔７０が形成されている。複数のゲートコンタクト孔７０には、埋め込みゲート電極２７の引き出し部２７Ａと電気的に接続されるように、ゲートコンタクト電極７１が埋め込まれている。
ゲートコンタクト電極７１は、前述のエミッタコンタクト電極５３と同一材料および同一厚さで形成されている。ゲートコンタクト電極７１は、本実施形態では、ゲートバリア電極層７２を介してゲートコンタクト孔７０に埋め込まれている。ゲートバリア電極層７２は、前述のバリア電極層６０と同様の構成を有している。ゲートバリア電極層７２は、絶縁層４０の表面からゲートコンタクト孔７０内に入り込み、当該ゲートコンタクト孔７０内において埋め込みゲート電極２７の引き出し部２７Ａと電気的に接続されている。
【００４４】
ゲートコンタクト電極７１は、絶縁層４０の表面からゲートコンタクト孔７０内に入り込み、当該ゲートコンタクト孔７０内において、ゲートバリア電極層７２を介して第２トレンチゲート構造３１と電気的に接続されている。そして、ゲートコンタクト電極７１を被覆するように、前述のゲート電極７（図２（ｂ）ではゲートフィンガー９）が形成されている。
【００４５】
ゲート電極７は、前述のエミッタ電極８と同一材料および同一厚さで形成されている。図１および図２（ｂ）を参照して、ゲート電極７、ゲートコンタクト電極７１およびゲートバリア電極層７２は、いずれもほぼ同一の平面視形状を有しており、絶縁領域１１において、それらの側部は面一とされている。絶縁領域１１は、ゲート電極７およびエミッタ電極８から露出する絶縁層４０によって形成されている。図２（ａ）および図２（ｂ）を参照して、半導体基板２の裏面側には、コレクタ領域２０と電気的に接続されるようにコレクタ電極７３が形成されている。
【００４６】
以上、本実施形態に係る半導体装置１では、絶縁層４０に形成されたエミッタコンタクト孔５２が、半導体基板２に形成されたコンタクト凹部５１の開口幅Ｗ１よりも広い開口幅Ｗ２を有する第１部分５５を有している。これにより、エミッタコンタクト孔５２の第１部分５５の開口幅Ｗ２に応じた分だけ、当該エミッタコンタクト孔５２のアスペクト比を低減できる。
【００４７】
よって、コンタクト凹部５１およびエミッタコンタクト孔５２が一体となった凹部全体のアスペクト比も低減できるから、これらコンタクト凹部５１およびエミッタコンタクト孔５２が一体となった凹部内に良好な成膜性でエミッタコンタクト電極５３を形成できる。その結果、エミッタコンタクト電極５３と半導体基板２との接続面積を良好に高めることができ、かつ、エミッタコンタクト電極５３と半導体基板２との接続不良を起因とする漏れ電流の増加やＲＢ破壊（ラッチアップ破壊）等の抑制を図ることができる。
【００４８】
さらに、本実施形態に係る半導体装置１では、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁、および、エミッタコンタクト孔５２の第２部分５６の内壁に沿って良好な成膜性でバリア電極層６０を形成できる。これにより、バリア電極層６０と半導体基板２との間で接続不良が生じるのを良好に抑制できる。その結果、バリア電極層６０と半導体基板２との接続面積を良好に高めることができ、かつ、バリア電極層６０と半導体基板２との接続不良を起因とする漏れ電流の増加やＲＢ破壊（ラッチアップ破壊）等の抑制を図ることができる。
【００４９】
また、半導体基板２上の絶縁層４０に形成されたエミッタコンタクト孔５２の形状を工夫することによって、コンタクト凹部５１およびエミッタコンタクト孔５２に対するエミッタコンタクト電極５３の成膜性、および、バリア電極層６０の成膜性を向上させることができる。これにより、半導体基板２に形成されるコンタクト凹部５１の開口幅Ｗ１を必要以上に大きくしなくて済む。つまり、コンタクト凹部５１の形成に伴って、複数の第１トレンチゲート構造２４間の幅を必要以上に大きくしなくて済む。よって、半導体基板２および絶縁層４０にバリア電極層６０およびエミッタコンタクト電極５３を良好な成膜性で形成でき、かつ、微細化を良好に図ることができる構造の半導体装置１を提供できる。
【００５０】
また、本実施形態に係る半導体装置１では、コンタクト凹部５１において、半導体基板２とバリア電極層６０とが接する部分には、半導体基板２の抵抗値よりも低い抵抗値を有する低抵抗層６３が形成されている。低抵抗層６３は、半導体基板２（より具体的にはｐ＋型の半導体領域５４）との間でオーミック接触を形成している。これにより、エミッタコンタクト電極５３と半導体基板２との間の抵抗値が増加するのを良好に抑制することができる。
【００５１】
図４は、図１の半導体装置１のターンオフ時のスイッチング特性のシミュレーション結果を示すグラフである。ここでは、コレクタ電流Ｉｃを３４０Ａ程度、コレクタ−エミッタ間のピーク電圧Ｖｃｅｐを１２００Ｖ程度、ジャンクション温度Ｔｊを１７５℃として、半導体装置１のターンオフ時のスイッチング特性を調べた。
図４には、３つの波形Ａ１，Ａ２，Ａ３が示されている。波形Ａ１は、コレクタ電流Ｉｃを示し、波形Ａ２は、コレクタ−エミッタ間の電圧Ｖｃｅを示し、波形Ａ３は、ゲート−エミッタ間の電圧Ｖｇｅを示している。
【００５２】
波形Ａ１から、ターンオフ時のコレクタ電流Ｉｃの電流変化率ｄｉ／ｄｔの絶対値を求めると、その値は２５７８Ａ／μｓであった。また、波形Ａ２から、ターンオフ時のコレクタ−エミッタ間の電圧Ｖｃｅの電圧変化率ｄｖ／ｄｔの絶対値を求めると、その値は１００７３Ｖ／μｓであった。そして、波形Ａ３から、ゲート−エミッタ間の電圧Ｖｇｅが正常な動作波形を示していることから、半導体装置１は破壊することなく、正常に動作していることが理解される。
【００５３】
つまり、半導体装置１は、電流変化率ｄｉ／ｄｔの絶対値が０Ａ／μｓ以上２５８０Ａ／μｓ以下の領域で、かつ電圧変化率ｄｖ／ｄｔの絶対値が０Ｖ／μｓ以上１００７３Ｖ／μｓ以下の領域において、安全に動作することが理解される。このような安全に動作する領域は、ＲＢＳＯＡ（Reverse Biased Safe Operating Area：逆バイアス安全動作領域）として知られている。
【００５４】
本実施形態では、さらに、図４の結果に基づいて、各構成の寸法や各半導体領域の不純物濃度が調整された半導体装置１の４つのサンプルＳａ１，Ｓａ２，Ｓａ３，Ｓａ４を用意して、それぞれについて、図４と同様のシミュレーションを実施し、ＲＢＳＯＡ（電流変化率ｄｉ／ｄｔの絶対値および電圧変化率ｄｖ／ｄｔの絶対値）を調べた。下記の表１に、シミュレーションの結果が示されている。
【００５５】
【表１】
2018014392.tif 000003
【００５６】
上記表１から、ターンオフ時のコレクタ電流Ｉｃの電流変化率ｄｉ／ｄｔの絶対値が０Ａ／μｓ以上３９０７Ａ／μｓ以下の領域で、かつ、ターンオフ時のコレクタ−エミッタ間の電圧Ｖｃｅの電圧変化率ｄｖ／ｄｔの絶対値が０Ｖ／μｓ以上１７０９９Ｖ／μｓ以下の領域で、良好に動作可能であることが分かった。このように、本実施形態によれば、安全に動作する領域ＲＢＳＯＡが良好な半導体装置１を提供できる。
【００５７】
次に、半導体装置１の製造方法について説明する。図５Ａ〜図５Ｊは、図１の半導体装置の一製造工程を示す縦断面図である。図５Ａ（ａ）〜図５Ｊ（ａ）は、図１のIIa-IIa線に対応する部分の縦断面図であり、図５Ａ（ｂ）〜図５Ｊ（ｂ）は、図１のIIb-IIb線に対応する部分の縦断面図である。
半導体装置１を製造するに当たり、まず、図５Ａを参照して、ＦＺ法によって形成されたシリコン製の半導体基板２が準備される。次に、半導体基板２の表面側の表層部にｐ型不純物およびｎ型不純物が選択的に注入されて、当該半導体基板２の表面側の表層部にチャネル領域２３およびエミッタ領域２８が形成される。また、半導体基板２の裏面側の表層部にｐ型不純物およびｎ型不純物が選択的に注入されて、半導体基板２の裏面側の表層部にコレクタ領域２０およびＦＳ領域２１が形成される。
【００５８】
また、半導体基板２の表面側の表層部に第１トレンチゲート構造２４および第２トレンチゲート構造３１が形成される。この工程では、まず、マスク（図示せず）を介するエッチングにより、半導体基板２の表層部が選択的に掘り下げられて、ゲートトレンチ２５が形成される。次に、熱処理によって、ゲートトレンチ２５の内壁を含む半導体基板２の表面が酸化されて、ゲート絶縁膜２６（シリコン酸化膜）が形成される。
【００５９】
次に、ＣＶＤ法により半導体基板２の表面上に電極材料が堆積された後、エッチバックにより当該堆積された電極材料の不要な部分が除去される。このようにして、ゲートトレンチ２５に電極材料が埋め込まれて、第１トレンチゲート構造２４および第２トレンチゲート構造３１が形成される。このエッチバック工程では、第２トレンチゲート構造３１側において、外方領域５に引き出された引き出し部２７Ａを有する埋め込みゲート電極２７が形成される。
【００６０】
次に、図５Ｂを参照して、半導体基板２の表面上に絶縁層４０が形成される。本実施形態では、ＣＶＤ法によって、エッチング選択比がそれぞれ異なる第１絶縁膜４１、第２絶縁膜４２および第３絶縁膜４３を含む積層構造を有する絶縁層４０が形成される（図３も併せて参照）。
次に、図５Ｃを参照して、外方領域５側においてゲートコンタクト孔７０を形成すべき領域に開口８２ａを選択的に有するマスク８２が形成される。次に、図５Ｄを参照して、異方性エッチング（本実施形態ではドライエッチング）により、マスク８２の開口８２ａから露出する絶縁層４０の不要な部分が除去される。ドライエッチングでは、絶縁層４０の深さ方向に沿って第３絶縁膜４３、第２絶縁膜４２および第１絶縁膜４１の不要な部分が除去されるため、絶縁層４０には、マスク８２の開口８２ａの開口幅に応じた一様な開口幅を有するゲートコンタクト孔７０が形成される。このようにして、埋め込みゲート電極２７の引き出し部２７Ａを露出させるゲートコンタクト孔７０が形成される。その後、マスク８２は除去される。
【００６１】
次に、図５Ｅを参照して、ＢＡＲＣ（Bottom Anti Reflection Coat）と称される反射防止層８３が形成される。次に、反射防止層８３上に感光性樹脂からなるマスク８４が形成された後、露光・現像により、エミッタコンタクト孔５２を形成すべき領域を露出させる開口８４ａがマスク８４に形成される。次に、たとえばエッチングにより、マスク８４の開口８４ａから露出する反射防止層８３の不要な部分が除去される。
【００６２】
次に、図５Ｆを参照して、マスク８４の開口８４ａから露出する絶縁層４０と、当該絶縁層４０直下の半導体基板２の一部が選択的に除去されて、エミッタコンタクト孔５２およびコンタクト凹部５１が形成される。以下、図６Ａ〜図６Ｃを参照して、エミッタコンタクト孔５２を形成する工程についてより具体的に説明する。図６Ａ〜図６Ｃは、エミッタコンタクト孔５２を形成する工程を示す拡大図である。
【００６３】
図６Ａを参照して、まず、等方性エッチング（本実施形態ではウェットエッチング）により、第２絶縁膜４２をエッチングストップ層として、マスク８４の開口８４ａから露出する第３絶縁膜４３が選択的に掘り下げられる。第３絶縁膜４３は、第２絶縁膜４２が露出するまで掘り下げられる。
この工程では、絶縁層４０の厚さ方向および当該厚さ方向の直交方向に沿って第３絶縁膜４３の不要な部分が除去される。そのため、マスク８４の開口８４ａの開口幅Ｗ４よりも幅広の開口幅Ｗ２（つまり、開口幅Ｗ４＜開口幅Ｗ２）を有するエミッタコンタクト孔５２の第１部分５５が形成される。
【００６４】
次に、図６Ｂを参照して、前記マスク８４を介する異方性エッチング（本実施形態ではドライエッチング）により、マスク８４の開口８４ａから露出する第２絶縁膜４２、当該第２絶縁膜４２直下の第１絶縁膜４１およびゲート絶縁膜２６が選択的に掘り下げられる。第２絶縁膜４２、第１絶縁膜４１およびゲート絶縁膜２６は、半導体基板２が露出するまで掘り下げられる。
【００６５】
この工程では、絶縁層４０の厚さ方向に沿って第２絶縁膜４２、第１絶縁膜４１およびゲート絶縁膜２６の不要な部分が除去される。そのため、絶縁層４０には、マスク８４の開口８４ａの開口幅Ｗ４に応じた開口幅Ｗ３（つまり、開口幅Ｗ３≒開口幅Ｗ４）を有するエミッタコンタクト孔５２の第２部分５６が形成される。また、この工程において、第２部分５６は、第１部分５５の周縁よりも内側に形成されるので、第１部分５５と第２部分５６との間に段部５７が形成される。
【００６６】
次に、図６Ｃを参照して、前記マスク８４の開口８４ａを介する異方性エッチング（本実施形態ではドライエッチング）により、エミッタコンタクト孔５２の第２部分５６から露出する半導体基板２の表層部が選択的に掘り下げられる。
この工程では、半導体基板２の深さ方向に沿って当該半導体基板２の不要な部分が除去されるため、半導体基板２には、マスク８４の開口８４ａの開口幅Ｗ４（第２部分５６の開口幅Ｗ３）に応じた開口幅Ｗ１（つまり、開口幅Ｗ１≒開口幅Ｗ３，Ｗ４）を有するコンタクト凹部５１が形成される。また、エミッタコンタクト孔５２の第２部分５６もマスクとして機能するため、当該第２部分５６の内壁と面一な内壁を有するコンタクト凹部５１が半導体基板２に形成される。その後、マスク８４および反射防止層８３は除去される。
【００６７】
次に、図５Ｇを参照して、エミッタコンタクト孔５２の側部および底部に対してｐ型不純物が選択的に注入された後、熱拡散処理が実行される。これにより、エミッタコンタクト孔５２の側部および底部に沿うｐ＋型の半導体領域５４が形成される。
次に、図５Ｈを参照して、低抵抗層６３とバリア電極層６０およびゲートバリア電極層７２のベースとなるバリア電極層８５と、が形成される。以下、図７Ａ〜図７Ｃを参照して、低抵抗層６３およびバリア電極層８５を形成する工程についてより具体的に説明する。図７Ａ〜図７Ｃは、低抵抗層６３およびバリア電極層８５を形成する工程を示す拡大図である。
【００６８】
図７Ａを参照して、まず、たとえばスパッタ法によってチタン層６１が形成される。チタン層６１は、半導体基板２側の表面およびその反対面が、絶縁層４０の表面に加えて、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁、エミッタコンタクト孔５２の第２部分５６の内壁、および、ゲートコンタクト孔７０の内壁に沿って形成される。
【００６９】
次に、図７Ｂを参照して、本実施形態では、ＲＴＮ（Rapid Thermal Nitridation：急速熱窒化）法によって、半導体基板２におけるチタン層６１と接する部分に、半導体基板２の抵抗値よりも低い抵抗値を有する低抵抗層６３が形成される。本実施形態では、低抵抗層６３としてチタンシリサイド層が形成される。
次に、図７Ｃを参照して、たとえばスパッタ法によって窒化チタン層６２がチタン層６１上に形成される。窒化チタン層６２は、半導体基板２側の表面およびその反対面が、絶縁層４０の表面に加えて、コンタクト凹部５１の内壁、エミッタコンタクト孔５２の第１部分５５の内壁および第２部分５６の内壁、ならびに、ゲートコンタクト孔７０の第１部分５５の内壁および第２部分５６の内壁に沿って形成される。このようにして、バリア電極層８５が形成される。
【００７０】
次に、図５Ｉを参照して、たとえばＣＶＤ法によって、コンタクト凹部５１およびエミッタコンタクト孔５２、ならびにゲートコンタクト孔７０を埋めて、絶縁層４０の全域を被覆するようにタングステンを含む電極材料が堆積される。これにより、エミッタコンタクト電極５３およびゲートコンタクト電極７１のベースとなるコンタクト電極８６が形成される。次に、たとえばスパッタ法によって、コンタクト電極８６の全域を被覆するようにアルミニウムを含む電極材料（本実施形態ではＡｌＳｉＣｕ合金）が堆積される。これにより、ゲート電極７およびエミッタ電極８のベースとなる表面電極８７が形成される。
【００７１】
次に、図５Ｊを参照して、たとえばマスク（図示せず）を介するエッチング（たとえばウェットエッチング）により、コンタクト電極８６が露出するまで、表面電極８７の不要な部分が除去される。これにより、表面電極８７が、ゲート電極７およびエミッタ電極８に分割される。
次に、たとえば同一のマスク（図示せず）を介するエッチング（たとえばドライエッチング）により、表面電極８７から露出するコンタクト電極８６およびバリア電極層８５が除去される。これにより、コンタクト電極８６が、エミッタコンタクト電極５３およびゲートコンタクト電極７１に分割される。また、バリア電極層８５が、バリア電極層６０およびゲートバリア電極層７２に分割される。これにより、平面視形状がほぼ同一のエミッタ電極８、エミッタコンタクト電極５３およびバリア電極層６０が形成される。また、平面視形状がほぼ同一のゲート電極７、ゲートコンタクト電極７１およびゲートバリア電極層７２が形成される。また、ゲート電極７およびエミッタ電極８から露出する絶縁層４０からなる絶縁領域１１が形成される。
【００７２】
そして、半導体基板２の裏面側にコレクタ電極７４が形成される。なお、コレクタ電極７４は、コレクタ領域２０を形成する工程（図５Ａ参照）の後に形成されてもよい。このようにして、半導体装置１が製造される。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
【００７３】
たとえば、前述の実施形態では、半導体層の一例として、ＦＺ法により製造されたｎ−型の半導体基板２が形成される例について説明した。しかし、半導体層は、半導体基板２に代えて、たとえばシリコンからなるｐ−型の半導体基板と、当該半導体基板のシリコンをエピタキシャル成長させることによって形成されたｎ−型のエピタキシャル層とを含んでいてもよい。この場合、ｐ−型の半導体基板が、コレクタ領域２０に相当する構成となり、エピタキシャル層が、ドリフト領域２２に相当する構成となる。
【００７４】
また、前述の実施形態では、アクティブ領域４にＩＧＢＴ３が形成された例について説明したが、ＩＧＢＴ３に代えて、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET：絶縁ゲート型電界効果トランジスタ）が形成されていてもよい。この場合、半導体基板２の裏面側にＦＳ領域２１は形成されず、ｐ−型のコレクタ領域２０に代えて、ｎ＋型のドレイン領域が形成される。また、コレクタ電極７３は、ＭＩＳＦＥＴのドレイン電極に相当する構成となり、エミッタ領域２８およびエミッタ電極８は、それぞれＭＩＳＦＥＴのソース領域およびソース電極に相当する構成となる。
【００７５】
また、前述の実施形態では、絶縁層４０が複数の絶縁膜４１，４２，４３が積層された積層構造を有する例について説明した。しかし、絶縁層４０は、１つの絶縁膜からなる単層構造を有していてもよい。絶縁層４０は、たとえばＢＰＳＧからなる絶縁膜、または、ＰＳＧからなる絶縁膜のみを含む単層構造を有していてもよい。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
【００７６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７７】
１    半導体装置
２    半導体基板（半導体層）
２２  ドリフト領域（第３半導体領域）
２３  チャネル領域（第２半導体領域）
２４  第１トレンチゲート構造
２８  エミッタ領域（第１半導体領域）
４０  絶縁層
４１  第１絶縁膜
４２  第２絶縁膜
４３  第３絶縁膜
５１  コンタクト凹部
５２  エミッタコンタクト孔（コンタクト孔）
５３  エミッタコンタクト電極（コンタクト電極）
５４  半導体領域
５５  第１部分
５６  第２部分
５７  段部
６０  バリア電極層
６１  チタン層
６２  窒化チタン層
６３  低抵抗層
Ｗ１  コンタクト凹部の開口幅
Ｗ２  第１部分の開口幅
Ｗ３  第２部分の開口幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６Ａ】
2018014392.tif 000018
【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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