(57)【要約】【課題】  電源電圧、トランジスタの閾値電圧のばらつきが発生する状況においても、安定したレベルシフト動作の得られるレベルシフトを提供する。【解決手段】  第１の回路１０は、論理信号ＩＮＴおよびＩＮＢを出力する。第２の回路２０Ａは、論理信号ＩＮＴがソースに与えられ、バイアス電圧ＮＢＩＡＳがゲートに与えられるＮチャネルトランジスタ２０１と、論理信号ＩＮＢがソースに与えられ、バイアス電圧ＮＢＩＡＳがゲートに与えられるＮチャネルトランジスタ２０２と、Ｎチャネルトランジスタ２０１のドレインと電源ＶＤＤＨとの間に介挿され、Ｎチャネルトランジスタ２０２のドレインにゲートが接続されたＰチャネルトランジスタ２０３と、Ｎチャネルトランジスタ２０２のドレインと電源ＶＤＤＨとの間に介挿され、Ｎチャネルトランジスタ２０１のドレインにゲートが接続されたＰチャネルトランジスタ２０４を有する。【選択図】図１
2018014673.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源および共通電源間の第１の電源電圧により動作する第１の回路と、
前記第１の回路の出力信号が入力され、第２の電源および前記共通電源間の電源電圧であって、前記第１の電源電圧よりも大きい第２の電源電圧により動作する第２の回路とを有し、
前記第１の回路は、入力論理信号と同じ論理値の第１の論理信号と、前記入力論理信号と反対の論理値の第２の論理信号とを出力する回路を含み、
前記第２の回路は、
前記第１の論理信号がソースに与えられ、バイアス電圧がゲートに与えられる第１の導電型の第１のトランジスタと、
前記第２の論理信号がソースに与えられ、前記バイアス電圧がゲートに与えられる前記第１の導電型の第２のトランジスタと、
前記第１のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第２のトランジスタのドレインにゲートが接続された前記第１の導電型の反対の第２の導電型の第３のトランジスタと、
前記第２のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第１のトランジスタのドレインにゲートが接続された、前記第２の導電型の第４のトランジスタと
を有することを特徴とするレベルシフタ。
【請求項２】
前記第２の回路は、
前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの間に介挿され、前記第２の論理信号がゲートに与えられる前記第２の導電型の第５のトランジスタと、
前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間に介挿され、前記第１の論理信号がゲートに与えられる前記第２の導電型の第６のトランジスタと
を有することを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
前記第１のトランジスタのバックゲートおよび前記第２のトランジスタのバックゲートが前記共通電源に接続されたことを特徴とする請求項１または２に記載のレベルシフタ。
【請求項４】
前記第１のトランジスタのバックゲートに前記第１の論理信号が与えられ、前記第２のトランジスタのバックゲートに前記第２の論理信号が与えられることを特徴とする請求項１または２に記載のレベルシフタ。
【請求項５】
前記第１の電源の電圧値を０．９Ｖ、前記第２の電源の電圧値を３．３Ｖ、前記第１および第２のトランジスタの閾値電圧を０．７Ｖ、前記バイアス電圧を１．５Ｖとしたことを特徴とする請求項１〜４のいずれか１の請求項に記載のレベルシフタ。
【請求項６】
前記第１の電源の電圧値を０．９Ｖ、前記第２の電源の電圧値を３．３Ｖ、前記第１および第２のトランジスタの閾値電圧を０．１Ｖ、前記バイアス電圧を０．９Ｖとしたことを特徴とする請求項１〜４のいずれか１の請求項に記載のレベルシフタ。
【請求項７】
前記第１の電源の電圧値を１．８Ｖ、前記第２の電源の電圧値を５．０Ｖ、前記第１および第２のトランジスタの閾値電圧を１．５Ｖ、前記バイアス電圧を３．０Ｖとしたことを特徴とする請求項１〜４のいずれか１の請求項に記載のレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源電圧の異なる回路間での信号伝達を行うレベルシフタに関する。
【背景技術】
【０００２】
近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導
体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子寸法が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、素子寸法が６５ｎｍ、４０ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は０．９Ｖと下がってきている。
【０００３】
しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は０．９Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インターフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。
【０００４】
そこで、互いに異なる電源電圧により動作する複数の回路間の信号伝達を実現する手段としてレベルシフタが用いられる。
【０００５】
図６は第１の従来例であるレベルシフタの構成を示す回路図である。このレベルシフタは、第１の回路３０と、第２の回路４０Ａとにより構成されている。
【０００６】
第１の回路３０は、電圧値が０．９Ｖである第１の電源ＶＤＤＬと電圧値０Ｖの共通電源である電源ＶＳＳ（接地）との間の第１の電源電圧（＝０．９Ｖ）により動作する回路であり、縦続接続されたインバータＩＮＶ１およびＩＮＶ２により構成されている。ここで、インバータＩＮＶ２は、入力論理信号ＩＮと同一の論理値の第１の論理信号ＩＮＴを出力する。また、インバータＩＮＶ１は、入力論理信号ＩＮと反対の論理値の第２の論理信号ＩＮＢを出力する。
【０００７】
第２の回路４０Ａは、第１の回路３０の出力信号ＩＮＴおよびＩＮＢが入力され、電圧値が３．３Ｖである第２の電源ＶＤＤＨおよび共通電源である電源ＶＳＳ間の第２の電源電圧（＝３．３Ｖ）により動作する回路である。
【０００８】
図６に示すように、第２の回路４０Ａは、第１の導電型のトランジスタであるＮチャネルトランジスタ４０１および４０２と、第１の導電型の反対の第２の導電型のトランジスタであるＰチャネルトランジスタ４０３および４０４とにより構成されている。この例において、各トランジスタ４０１〜４０４の閾値電圧Ｖｔｈは０．７Ｖである。
【０００９】
ここで、Ｐチャネルトランジスタ４０３および４０４の各ソースは、第２の電源ＶＤＤＨに接続され、Ｎチャネルトランジスタ４０１および４０２の各ソースは、共通電源ＶＳＳに接続されている。また、Ｎチャネルトランジスタ４０１のゲートには第２の論理信号ＩＮＢが入力され、Ｎチャネルトランジスタ４０２のゲートには第１の論理信号ＩＮＴが入力される。そして、Ｎチャネルトランジスタ４０１のドレインは、Ｐチャネルトランジスタ４０３のドレインおよびＰチャネルトランジスタ４０４のゲートに接続され、Ｎチャネルトランジスタ４０２のドレインは、Ｐチャネルトランジスタ４０４のドレインおよびＰチャネルトランジスタ４０３のゲートに接続されている。そして、図示の例では、Ｎチャネルトランジスタ４０１のドレインが接続されたノードから第２の回路４０Ａの出力信号ＯＵＴが得られる。
【００１０】
このような構成において、入力論理信号ＩＮが０Ｖである場合、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖとなる。この結果、Ｎチャネルトランジスタ４０１がＯＮ、Ｎチャネルトランジスタ４０２がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０１がＯＮになると、出力信号ＯＵＴが０Ｖとなるため、Ｐチャネルトランジスタ４０４がＯＮとなり、Ｐチャネルトランジスタ４０４およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０３がＯＦＦとなる。
【００１１】
一方、入力論理信号ＩＮが０．９Ｖである場合、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖとなる。この結果、Ｎチャネルトランジスタ４０２がＯＮ、Ｎチャネルトランジスタ４０１がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０２がＯＮになると、ノードＯＢの電圧が０Ｖとなるため、Ｐチャネルトランジスタ４０３がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０４がＯＦＦとなる。
以上がこのレベルシフタの動作である。
【００１２】
図７は第２の従来例であるレベルシフタの構成を示す回路図である。このレベルシフタは、前掲図６のものと同様な第１の回路３０と、第２の回路４０Ｂとにより構成されている。第２の回路４０Ｂは、前掲図６の第２の回路４０Ａに対してＰチャネルトランジスタ４０５および４０６を追加した構成となっている。ここで、Ｐチャネルトランジスタ４０５は、ソースがＰチャネルトランジスタ４０３のドレインに接続され、ドレインが出力信号ＯＵＴを発生するＮチャネルトランジスタ４０１のドレインに接続されている。そして、Ｐチャネルトランジスタ４０５のゲートには第２の論理信号ＩＮＢが入力される。Ｐチャネルトランジスタ４０６は、ソースがＰチャネルトランジスタ４０４のドレインに接続され、ドレインがＮチャネルトランジスタ４０２のドレインとともにノードＯＢに接続されている。そして、Ｐチャネルトランジスタ４０６のゲートには第１の論理信号ＩＮＴが入力される。
【００１３】
このような構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、Ｎチャネルトランジスタ４０１がＯＮ、Ｎチャネルトランジスタ４０２がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０１がＯＮになると、出力信号ＯＵＴが０Ｖとなる。このため、Ｐチャネルトランジスタ４０４がＯＮとなる。また、このとき第１の論理信号ＩＮＴが０Ｖであるために、Ｐチャネルトランジスタ４０６がＯＮとなり、Ｐチャネルトランジスタ４０６およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０３がＯＦＦとなる。
【００１４】
一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、Ｎチャネルトランジスタ４０２がＯＮ、Ｎチャネルトランジスタ４０１がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０２がＯＮになると、Ｐチャネルトランジスタ４０６およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が０Ｖとなる。このため、Ｐチャネルトランジスタ４０３がＯＮとなる。また、このとき第２の論理信号ＩＮＢが０Ｖであるために、Ｐチャネルトランジスタ４０５がＯＮとなり、Ｐチャネルトランジスタ４０５およびＮチャネルトランジスタ４０１のドレイン同士の接続ノードから得られる出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０４がＯＦＦとなる。
以上がこのレベルシフタの動作である。
【００１５】
なお、レベルシフタに関する技術文献として、例えば特許文献１〜２がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００３−１５２０９６号公報
【特許文献２】特開２００６−１７３８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、上述した従来のレベルシフタ（例えば図６のレベルシフタ）において、第１の電源ＶＤＤＬの電源電圧のばらつきにより、第２の回路４０Ａに対する高レベルの入力電圧が低くなり、かつ、トランジスタの閾値電圧のばらつきにより、第２の回路のＮチャネルトランジスタ４０１および４０２の閾値電圧が高くなることがあり得る。例えば第１の電源ＶＤＤＬの電圧値が０．９Ｖ±１０％の範囲でばらつき、トランジスタの閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらつくとすると、最悪の場合、第２の回路４０Ａに対する高レベルの入力電圧が０．８１Ｖとなり、第２の回路４０ＡのＮチャネルトランジスタ４０１および４０２の閾値電圧Ｖｔｈが０．８Ｖとなり得る。この場合、レベルシフタでは、Ｎチャネルトランジスタ４０１および４０２のゲート−ソース間電圧が不足して、Ｎチャネルトランジスタ４０１および４０２のターンＯＮが正常に行われず、レベルシフト動作が正常に行われない問題が発生し得る。この対策として、例えばＮチャネルトランジスタ４０１および４０２として、閾値電圧Ｖｔｈが例えば０．１Ｖ等の低い電圧値であるものを採用することが考えられる。しかし、Ｎチャネルトランジスタ４０１および４０２の閾値電圧Ｖｔｈを低くした場合、第２の電源ＶＤＤＨおよび共通電源ＶＳＳ間を流れるリーク電流が増大する問題が発生する。
【００１８】
この発明は、以上説明した事情に鑑みてなされたものであり、電源電圧のばらつき、トランジスタの閾値電圧のばらつきが発生する状況においても、安定したレベルシフト動作の得られるレベルシフトを提供することを目的とする。
【課題を解決するための手段】
【００１９】
この発明は、第１の電源および共通電源間の第１の電源電圧により動作する第１の回路と、前記第１の回路の出力信号が入力され、第２の電源および前記共通電源間の電源電圧であって、前記第１の電源電圧よりも大きい第２の電源電圧により動作する第２の回路とを有し、前記第１の回路は、入力論理信号と同じ論理値の第１の論理信号と、前記入力論理信号と反対の論理値の第２の論理信号とを出力する回路を含み、前記第２の回路は、前記第１の論理信号がソースに与えられ、バイアス電圧がゲートに与えられる第１の導電型の第１のトランジスタと、前記第２の論理信号がソースに与えられ、前記バイアス電圧がゲートに与えられる前記第１の導電型の第２のトランジスタと、前記第１のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第２のトランジスタのドレインにゲートが接続された前記第１の導電型の反対の第２の導電型の第３のトランジスタと、前記第２のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第１のトランジスタのドレインにゲートが接続された前記第２の導電型の第４のトランジスタとを有することを特徴とするレベルシフタを提供する。
【００２０】
この発明によれば、バイアス電圧と第１および第２のトランジスタのソースに与えられる第１および第２の論理信号との各差電圧により第１および第２のトランジスタがターンＯＮするため、第１の電源の電源電圧、第１および第２のトランジスタの閾値電圧にばらつきが発生する状況においても、第１および第２のトランジスタを正常にターンＯＮさせ、安定したレベルシフト動作を実現することができる。
【００２１】
好ましい態様において、前記第２の回路は、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの間に介挿され、前記第２の論理信号がゲートに与えられる前記第２の導電型の第５のトランジスタと、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間に介挿され、前記第１の論理信号がゲートに与えられる前記第２の導電型の第６のトランジスタとを有する。
【００２２】
この態様によれば、第１の論理信号が第１のトランジスタをＯＮからＯＦＦに変化させ、第２の論理信号が第２のトランジスタをＯＦＦからＯＮに変化させるとき、第２のトランジスタと第４のトランジスタとの間の第６のトランジスタのインピーダンスが増加する。また、第１の論理信号が第１のトランジスタをＯＦＦからＯＮに変化させ、第２の論理信号が第２のトランジスタをＯＮからＯＦＦに変化させるとき、第１のトランジスタと第３のトランジスタとの間の第５のトランジスタのインピーダンスが増加する。ここで、第１および第２のトランジスタのＯＮ時のドレイン−ソース間電圧を十分に低くするためには、第１のトランジスタのＯＮ時のインピーダンスを第３および第５のトランジスタの直列インピーダンスよりも十分に低くし、第２のトランジスタのＯＮ時のインピーダンスを第４および第６のトランジスタの直列インピーダンスよりも十分に低くする必要がある。そのためには、第１および第２のトランジスタのチャネル幅を大きくする必要がある。しかしながら、この態様によれば、第１のトランジスタがＯＮになるとき、第５のトランジスタのインピーダンスが増加し、第２のトランジスタがＯＮになるとき、第６のトランジスタのインピーダンスが増加する。従って、ＯＮ時のドレイン−ソース間電圧を低下させることを目的として行う第１および第２のトランジスタのチャネル幅の増加を最小限に抑えることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施形態であるレベルシフタの構成を示す回路図である。
【図２】この発明の第２実施形態であるレベルシフタの構成を示す回路図である。
【図３】この発明の第３実施形態であるレベルシフタの構成を示す回路図である。
【図４】この発明の第４実施形態であるレベルシフタの構成を示す回路図である。
【図５】この発明の第１〜第１２実施形態であるレベルシフタの動作条件を示す図である。
【図６】第１の従来例であるレベルシフタの構成を示す回路図である。
【図７】第２の従来例であるレベルシフタの構成を示す回路図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、この発明の実施形態について説明する。
【００２５】
＜第１実施形態＞
図１はこの発明の第１実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、第１の回路１０と、第２の回路２０Ａとにより構成されている。
【００２６】
第１の回路１０は、電圧値が０．９Ｖである第１の電源ＶＤＤＬと電圧値０Ｖの共通電源である電源ＶＳＳ（接地）との間の第１の電源電圧（＝０．９Ｖ）により動作する回路であり、前掲図６の第１の回路３０と同様、縦続接続されたインバータＩＮＶ１およびＩＮＶ２により構成されている。ここで、インバータＩＮＶ２は、入力論理信号ＩＮと同一の論理値の第１の論理信号ＩＮＴを出力する。また、インバータＩＮＶ１は、入力論理信号ＩＮと反対の論理値の第２の論理信号ＩＮＢを出力する。
【００２７】
第２の回路２０Ａは、第１の回路１０の出力信号ＩＮＴおよびＩＮＢが入力され、電圧値が３．３Ｖである第２の電源ＶＤＤＨおよび共通電源である電源ＶＳＳ間の第２の電源電圧（＝３．３Ｖ）により動作する回路である。
【００２８】
本実施形態において、第１の電源ＶＤＤＬの電圧値は０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値は３．３Ｖ±１０％の範囲でばらつくものとする。
【００２９】
図１に示すように、第２の回路２０Ａは、第１の導電型のトランジスタであるＮチャネルトランジスタ２０１および２０２と、第１の導電型の反対の第２の導電型のトランジスタであるＰチャネルトランジスタ２０３および２０４とにより構成されている。この例において、各トランジスタ２０１〜２０４の閾値電圧Ｖｔｈの標準値は０．７Ｖである。また、閾値電圧Ｖｔｈは、０．７Ｖ±０．１Ｖの範囲でばらつく。
【００３０】
Ｐチャネルトランジスタ２０３および２０４の各ソースは、第２の電源ＶＤＤＨに接続されている。また、Ｎチャネルトランジスタ２０１のバックゲート（同トランジスタのソースおよびドレインが形成されたＰウェル）およびＮチャネルトランジスタ２０２のバックゲートは、共通電源ＶＳＳに接続されている。また、Ｎチャネルトランジスタ２０１のソースには第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースには第２の論理信号ＩＮＢが与えられる。また、Ｎチャネルトランジスタ２０１および２０２の各ゲートには、電圧値が１．５Ｖであるバイアス電圧ＮＢＩＡＳが与えられる。そして、Ｎチャネルトランジスタ２０１のドレインは、Ｐチャネルトランジスタ２０３のドレインおよびＰチャネルトランジスタ２０４のゲートに接続され、Ｎチャネルトランジスタ２０２のドレインは、Ｐチャネルトランジスタ２０４のドレインおよびＰチャネルトランジスタ２０３のゲートに接続されている。そして、図示の例では、Ｎチャネルトランジスタ２０１のドレインが接続されたノードから第２の回路２０Ａの出力信号ＯＵＴが得られる。
【００３１】
以上の構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、標準的な状態において、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＴ＝１．５Ｖ−０Ｖ＝１．５Ｖ、Ｎチャネルトランジスタ２０２のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＢ＝１．５Ｖ−０．９Ｖ＝０．６Ｖとなる。従って、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらついたとしても、Ｎチャネルトランジスタ２０１はＯＮ、Ｎチャネルトランジスタ２０２はＯＦＦとなる。
【００３２】
そして、Ｎチャネルトランジスタ２０１がＯＮになると、出力信号ＯＵＴが第１の論理信号ＩＮＴの電圧０Ｖとなるため、Ｐチャネルトランジスタ２０４がＯＮとなり、Ｐチャネルトランジスタ２０４およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０３がＯＦＦとなる。
【００３３】
一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、標準的な状態において、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＴ＝１．５Ｖ−０．９Ｖ＝０・６Ｖ、Ｎチャネルトランジスタ２０２のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＢ＝１．５Ｖ−０Ｖ＝１．５Ｖとなる。従って、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらついたとしても、Ｎチャネルトランジスタ２０１はＯＦＦ、Ｎチャネルトランジスタ２０２はＯＮとなる。
【００３４】
そして、Ｎチャネルトランジスタ２０２がＯＮになると、Ｐチャネルトランジスタ２０４およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が第２の論理信号ＩＮＢの電圧０Ｖとなるため、Ｐチャネルトランジスタ２０３がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０４がＯＦＦとなる。
以上が本実施形態の動作である。
【００３５】
以上のように、本実施形態によれば、第１の電源ＶＤＤＬの電圧値、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈがばらついたとしても、入力論理信号ＩＮに応じてＮチャネルトランジスタ２０１および２０２のＯＮ／ＯＦＦ切り換えを適切に行わせ、安定したレベルシフト動作を行わせることができる。
【００３６】
また、本実施形態によれば、Ｎチャネルトランジスタ２０１および２０２のソース電圧は、ＮＢＩＡＳ−Ｖｔｈ−Ｖｂｓ＝１．５Ｖ−（０．７Ｖ±０．１Ｖ）−０．０５Ｖである。ここで、Ｖｂｓ＝０．０５Ｖは、バックゲート効果（バックゲートおよびソース間の電圧に起因してトランジスタの閾値電圧が増加する効果であり、基板効果ともいう）により発生する閾値電圧Ｖｔｈの増加分である。このＮチャネルトランジスタ２０１および２０２のソース電圧は、最大でも０．８５Ｖであり、第１の電源ＶＤＤＬの電圧範囲内である。従って、Ｎチャネルトランジスタ２０１および２０２のソースからインバータＩＮＶ１およびＩＮＶ２の各トランジスタに加わる電圧は各トランジスタの耐圧以下であり、各トランジスタにダメージが加わるのを防止することができる。
【００３７】
＜第２実施形態＞
図２はこの発明の第２実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１実施形態のものと同様な第１の回路１０と、第２の回路２０Ｂとにより構成されている。
【００３８】
上記第１実施形態（図１）では、Ｎチャネルトランジスタ２０１および２０２のバックゲートは共通電源ＶＳＳに接続されていた。これに対し、本実施形態における第２の回路２０Ｂでは、Ｎチャネルトランジスタ２０１のソースおよびバックゲートの両方に第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースおよびバックゲートの両方に第２の論理信号ＩＮＢが与えられる。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００３９】
＜第３実施形態＞
図３はこの発明の第３実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１実施形態のものと同様な第１の回路１０と、第２の回路２０Ｃとにより構成されている。
【００４０】
第２の回路２０Ｃは、上記第１実施形態における第２の回路２０Ａ（図１参照）に対してＰチャネルトランジスタ２０５および２０６を追加した構成となっている。ここで、Ｐチャネルトランジスタ２０５は、ソースがＰチャネルトランジスタ２０３のドレインに接続され、ドレインが出力信号ＯＵＴを発生するＮチャネルトランジスタ２０１のドレインに接続されている。そして、Ｐチャネルトランジスタ２０５のゲートには第２の論理信号ＩＮＢが入力される。Ｐチャネルトランジスタ２０６は、ソースがＰチャネルトランジスタ２０４のドレインに接続され、ドレインがＮチャネルトランジスタ２０２のドレインとともにノードＯＢに接続されている。そして、Ｐチャネルトランジスタ２０６のゲートには第１の論理信号ＩＮＴが入力される。他の回路構成は上記第１実施形態と同様である。また、第１の電源ＶＤＤＬ、第２の電源ＶＤＤＨ、共通電源ＶＳＳの電圧値、バイアス電圧ＮＢＩＡＳ、各トランジスタの閾値電圧Ｖｔｈも、上記第１実施形態と同様である。
【００４１】
以上の構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、上記第１実施形態と同様、Ｎチャネルトランジスタ２０１はＯＮ、Ｎチャネルトランジスタ２０２はＯＦＦとなる。
【００４２】
そして、Ｎチャネルトランジスタ２０１がＯＮになると、出力信号ＯＵＴが第１の論理信号ＩＮＴの電圧０Ｖとなる。このため、Ｐチャネルトランジスタ２０４がＯＮとなる。また、このとき第１の論理信号ＩＮＴが０Ｖであるために、Ｐチャネルトランジスタ２０６がＯＮとなり、Ｐチャネルトランジスタ２０６およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０３がＯＦＦとなる。
【００４３】
一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、上記第１実施形態と同様、Ｎチャネルトランジスタ２０１はＯＦＦ、Ｎチャネルトランジスタ２０２はＯＮとなる。
【００４４】
そして、Ｎチャネルトランジスタ２０２がＯＮになると、Ｐチャネルトランジスタ２０６およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が第２の論理信号ＩＮＢの電圧０Ｖとなる。このため、Ｐチャネルトランジスタ２０３がＯＮとなる。また、このとき第２の論理信号ＩＮＢが０Ｖであるために、Ｐチャネルトランジスタ２０５がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０４がＯＦＦとなる。
以上が本実施形態の動作である。
【００４５】
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００４６】
＜第４実施形態＞
図４はこの発明の第４実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１〜第３実施形態のものと同様な第１の回路１０と、第２の回路２０Ｄとにより構成されている。
【００４７】
上記第３実施形態（図３）では、Ｎチャネルトランジスタ２０１および２０２のバックゲートは共通電源ＶＳＳに接続されていた。これに対し、本実施形態における第２の回路２０Ｄでは、Ｎチャネルトランジスタ２０１のソースおよびバックゲートの両方に第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースおよびバックゲートの両方に第２の論理信号ＩＮＢが与えられる。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【００４８】
＜第５実施形態＞
図５は、この発明の第１〜第１２実施形態における第１の電源ＶＤＤＬ、第２の電源ＶＤＤＨ、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈ、バイアス電圧ＮＢＩＡＳの各電圧値を示す図である。
【００４９】
この発明の第５実施形態によるレベルシフタは、上記第１実施形態によるレベルシフタ（図１）において、図５に示すように、第１の電源ＶＤＤＬの電圧値を０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を３．３Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．１Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを０．７Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを０．９Ｖとするものである。
【００５０】
本実施形態では、上記第１実施形態に比べて、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．８Ｖ低下させているが、バイアス電圧ＮＢＩＡＳも０．８Ｖだけ低下させている。従って、Ｎチャネルトランジスタ２０１および２０２のゲート−ソース間電圧から閾値電圧Ｖｔｈを差し引いた電圧（すなわち、各トランジスタのチャネル形成に寄与する正味の電圧）は上記第１実施形態と同様である。よって、本実施形態によれば上記第１実施形態と同様な効果が得られる。
【００５１】
＜第６〜第８実施形態＞
この発明の第６〜第８実施形態による各レベルシフタは、上記第２〜第４実施形態によるレベルシフタ（図２〜図４）において、上記第５実施形態と同様、第１の電源ＶＤＤＬの電圧値を０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を３．３Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．１Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを０．７Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを０．９Ｖとするものである。
【００５２】
この発明の第６〜第８実施形態においても、上記第２〜第４実施形態と同様な効果が得られる。
【００５３】
＜第９実施形態＞
この発明の第９実施形態によるレベルシフタは、上記第１実施形態によるレベルシフタ（図１）において、図５に示すように、第１の電源ＶＤＤＬの電圧値を１．８Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を５．０Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを３．０Ｖとするものである。
【００５４】
本実施形態において、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈは、最悪、１．６Ｖまで上昇する。しかし、第１の論理信号ＩＮＴが０Ｖであるとき、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＶＳＳ＝３．０Ｖあり、この電圧からＮチャネルトランジスタ２０１の閾値電圧Ｖｔｈ＝１．６Ｖを差し引いた電圧は１．４Ｖという十分に大きな電圧になるので、Ｎチャネルトランジスタ２０１は正常にターンＯＮする。第２の論理信号ＩＮＢが０Ｖになった場合のＮチャネルトランジスタ２０２のターンＯＮ動作も同様である。よって、本実施形態によれば上記第１実施形態と同様な効果が得られる。
【００５５】
＜第１０〜第１２実施形態＞
この発明の第１０〜第１２実施形態による各レベルシフタは、上記第２〜第４実施形態によるレベルシフタ（図２〜図４）において、上記第９実施形態と同様、第１の電源ＶＤＤＬの電圧値を１．８Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を５．０Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを３．０Ｖとするものである。
【００５６】
この発明の第１０〜第１２実施形態においても、上記第２〜第４実施形態と同様な効果が得られる。
【００５７】
＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば上記第１〜第１２実施形態では、第１および第２の回路における低電位側の電源を共通電源としたが、各回路の高電位側の電源を共通電源とすればよい。この場合、例えば上記第１実施形態（図１）に関しては、第１の導電型をＰチャネル、第２の導電型をＮチャネルとし（Ｐチャネルトランジスタ２０３および２０４をＮチャネルトランジスタに変更して、各々のソースを低電位側電源に接続し、Ｎチャネルトランジスタ２０４および２０２をＰチャネルトランジスタに変更して、各々のソースを高電位側電源（共通電源）に接続し）、バイアス電圧ＮＢＩＡＳを高電位電源（共通電源）に対して相対的に負の電圧とすればよい。他の第２〜第１２実施形態についても同様な変更を行うことにより、高電位側電源が共通電源であるレベルシフタを実現することが可能である。
【符号の説明】
【００５８】
１０……第１の回路、２０Ａ〜２０Ｄ……第２の回路、ＩＮＶ１，ＩＮＶ２……インバータ、２０３，２０４，２０５，２０６……Ｐチャネルトランジスタ、２０１，２０２……Ｎチャネルトランジスタ、ＶＤＤＬ……第１の電源、ＶＤＤＨ……第２の電源、ＶＳＳ……共通電源、ＩＮ……入力論理信号、ＩＮＴ……第１の論理信号、ＩＮＢ……第２の論理信号、ＮＢＩＡＳ……バイアス電圧、ＯＵＴ……出力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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