(57)【要約】【課題】同相除去比を増加させて多値振幅変調に好適な線形増幅動作を行うことができる光変調器駆動回路を提供する。【解決手段】一実施形態では、差動入力信号を伝送する一対の入力側伝送線路と差動入力信号を受けて増幅された差動入力信号を差動信号として出力する複数の差動増幅回路と複数の差動増幅回路から出力された差動信号を伝送する一対の出力側伝送線路を備える。複数の差動増幅回路は差動入力信号に応じて差動信号を生成する差動対回路と遅延線路と遅延線路を介して差動対回路に電流を供給する電流源とを含む第１の差動増幅回路と、差動入力信号に応じて差動信号を生成する差動対回路と前記差動対回路に電流を直接供給する電流源とを含む第２の差動増幅回路とを備える。第１の差動増幅回路と第２の差動増幅回路とが一対の入力側伝送線路と一対の出力側伝送線路との間に互いに並列に接続されている。【選択図】図１０
2018121217.tif 000002
【特許請求の範囲】
【請求項１】
外部から差動入力信号を受ける差動入力端子と、
前記差動入力端子で受けた前記差動入力信号を伝送する一対の入力側伝送線路と、
前記差動入力信号を受けて、増幅された前記差動入力信号を差動信号として出力する、複数の差動増幅回路と、
前記複数の差動増幅回路から出力された前記差動信号を伝送する一対の出力側伝送線路と、
前記差動信号を重畳して出力する差動出力端子と、
を備え、
前記複数の差動増幅回路は、
前記差動入力信号に応じて前記差動信号を生成する差動対回路と、遅延線路と、前記遅延線路を介して前記差動対回路に電流を供給する電流源と、を含む第１の差動増幅回路と、
前記差動入力信号に応じて前記差動信号を生成する差動対回路と、前記差動対回路に電流を直接供給する電流源と、を含む第２の差動増幅回路とが、
前記一対の入力側伝送線路と前記一対の出力側伝送線路との間に互いに並列に接続されて構成されている、
光変調器駆動回路。
【請求項２】
前記第１の差動増幅回路の個数と、前記第２の差動増幅回路の個数との差が１以内である、
請求項１に記載の光変調器駆動回路。
【請求項３】
前記遅延線路は、前記第２の差動増幅回路の生成する同相信号の位相が前記第１の差動増幅回路の生成する同相信号の位相と異なるように設定された遅延時間を有する、
請求項１または請求項２に記載の光変調器駆動回路。
【請求項４】
前記電流源が供給する電流を調整するための制御電圧を生成する制御電圧回路と、抵抗とを更に備え、
前記複数の差動増幅回路のそれぞれの前記電流源は、前記制御電圧を前記制御電圧回路から前記抵抗を介して受ける、
請求項１〜３の何れか一項に記載の光変調器駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光送信器等に使用される光変調器の駆動回路に関する。
【背景技術】
【０００２】
コアネットワークを構成する光伝送システムやデータセンタ内のサーバ間通信では、ＯＳＩ参照モデルの物理層において、電気信号−光信号間の相互変換と光信号の送受信とを行う光トランシーバ（光送受信器）が多用されている。光トランシーバは送信部（光送信器）と受信部（光受信器）とを備えている。光送信器には、電気信号を光信号に変換して、その光信号を光ファイバー等の光導波路へ送出するために、半導体レーザ等の光源と、光源から出力されるＣＷ光を駆動電圧の増減に応じて変調し変調光出力を行う光変調器と、電気信号に応じて駆動電圧を生成すると共にその基準電圧となるバイアス電圧を供給する光変調器駆動回路等とが使用される（外部変調方式の場合であり、図１参照）。
【０００３】
例えば２５［Ｇｂａｕｄ］や４０［Ｇｂａｕｄ］等のシンボルレートにて光変調器を駆動するために、駆動信号波形には高速な立上り／立下りや低ジッタ等の良好な波形品質が要求される。そのために、例えば４０［ＧＨｚ］程度の周波数まで高周波信号の反射係数を小さく抑えることが必要であり、変調駆動回路のＳパラメータＳ２２や光変調器のＳパラメータＳ１１を低く抑えることを意図した駆動回路等が特許文献１，２に開示されている。また、同相除去比を改善することを意図した駆動回路等が特許文献３に開示されている。
【０００４】
特許文献１には、複数のトランジスタの入力端子間および出力端子間に伝送線路を形成することによって広帯域化を図る分布型増幅器（以下、進行波型増幅器（ＴＷＡ；Traveling  Waveform  Amplifier）と呼ぶ場合がある）の手法を差動増幅回路に応用した技術が開示されている。特許文献２には、分布型差動増幅回路（半導体ＩＣチップ）をパッケージに実装する場合の周波数特性の高周波領域における改善方法が開示されている(図は省略)。特許文献３には、高周波領域においても同相除去比を大きくすることができ、多値振幅変調に好適な線形増幅動作を行うことができる光変調器駆動回路が開示されている（図は省略）。
【０００５】
ネットワークの通信トラフィック需要の年々の急増傾向に対処するため、より高速で大容量の通信を可能にするディジタルコヒーレント光伝送システムが実用化されつつあり、そこでは変調方式としてＰＡＭ−４（Pulse  Amplitude  Modulation）や１６ＱＡＭ（直角位相振幅変調；Quadrature  Amplitude  Modulation）等が使用される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１３０１７０号公報
【特許文献２】特開２０１０−２７２９１８号公報
【特許文献３】特開２０１６−０５４４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＴＷＡを用いた光変調器駆動回路として、図２に進行波型増幅器の構成を示す。図２の光変調器駆動回路は、互いに並列に接続されたセル増幅回路Ｃｅｌｌ−１，Ｃｅｌｌ−２，Ｃｅｌｌ−３，Ｃｅｌｌ−４と、出力側伝送線路Ｌｏｕｔ０、Ｌｏｕｔ１、Ｌｏｕｔ２、Ｌｏｕｔ３、Ｌｏｕｔｂ０、Ｌｏｕｔｂ１、Ｌｏｕｔｂ２、Ｌｏｕｔｂ３と、入力側伝送線路Ｌｉｎ１、Ｌｉｎ２、Ｌｉｎ３、Ｌｉｎ４、Ｌｉｎｂ１、Ｌｉｎｂ２、Ｌｉｎｂ３、Ｌｉｎｂ４と、終端抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３、Ｒｅ４と、正相入力端子Ｄｉｎ、逆相入力端子Ｄｉｎｂと、正相出力端子Ｄｏｕｔ、逆相出力端子Ｄｏｕｔｂとを備える。セル増幅回路Ｃｅｌｌ−１〜Ｃｅｌｌ−４は、差動増幅回路である。出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３，Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３は、それぞれの配線のインダクタンスと、セル増幅回路Ｃｅｌｌ−1〜Ｃｅｌｌ−４のそれぞれの出力容量（およそ２０［ｆＦ］）とによって分布定数回路で形成される特性インピーダンスが５０［Ω］の伝送線路である。入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４，Ｌｉｎｂ１〜Ｌｉｎｂ４は，それぞれの配線のインダクタンスと、セル増幅回路Ｃｅｌｌ−１〜Ｃｅｌｌ−４の入力容量（およそ２０［ｆＦ］）とによって分布定数回路で形成される伝送線路である。セル増幅回路Ｃｅｌｌ−１〜Ｃｅｌｌ−４によって増幅される信号の遅延時間はそれぞれ互いに等しい。そして、各伝送線路の遅延時間は、対応する入力側および出力側とでそれぞれの遅延時間が互いに等しくなっている。すなわち、Ｌｏｕｔ１、Ｌｏｕｔｂ１、Ｌｉｎ１、およびＬｉｎｂ１のそれぞれの遅延時間は互いに等しく、Ｌｏｕｔ２、Ｌｏｕｔｂ２、Ｌｉｎ２、およびＬｉｎｂ２のそれぞれの遅延時間は互いに等しく、Ｌｏｕｔ３、Ｌｏｕｔｂ３、Ｌｉｎ３、およびＬｉｎｂ３のそれぞれの遅延時間は互いに等しい。
【０００８】
各セル増幅回路の遅延時間および各伝送線路の遅延時間がそれぞれこのように調整されていることによって、正相入力端子Ｄｉｎ、逆相入力端子Ｄｉｎｂに入力された信号は、各Ｃｅｌｌ（Ｃｅｌｌ−１〜Ｃｅｌｌ−４のそれぞれ）を異なる位相（タイミング）で通って増幅された後に、正相出力端子Ｄｏｕｔと逆相出力端子Ｄｏｕｔｂとのそれぞれにおいて同じ位相で重ね合される。図２に示すような光変調器駆動回路（進行波型増幅器）を用いたＰＡＭ（Ｐｕｌｓｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）−４（さらにＰＡＭ−８等）や１６ＱＡＭ等の多値変調方式では、通信信号の振幅方向に２Ｎ（Ｎ＝２，３，４，...）個の論理レベルが設けられる。それぞれの論理レベルについて識別エラーを抑制するには隣接する論理レベル間の間隔は均等であることが好ましい。そのために、光変調器駆動回路は線形増幅動作を行う必要がある。
【０００９】
すなわち、例えば、図３（ＰＡＭ−４信号の場合）にて、差動入力電圧のＶｉｎ−Ｖｉｎｂ［Ｖ］（横軸）および差動出力電圧のＶｏｕｔ−Ｖｏｕｔｂ［Ｖ］（縦軸）はそれぞれ４個の論理レベル（入力Ｉｎ０〜Ｉｎ３，出力Ｏｕｔ０〜Ｏｕｔ３）を有するが、曲線の右上がりの部分（傾きΔ（Ｖｏｕｔ−Ｖｏｕｔｂ）／Δ（Ｖｉｎ−Ｖｉｎｂ）は電圧利得に相当する）が入力信号の電圧範囲に対して線形（直線）となっていれば各論理レベルは同じ比率で出力信号に伝達され、線形（直線）から外れるに従ってその比率が論理レベルによって不均等となり、出力信号が歪んでしまう。線形増幅動作を行うには、差動増幅回路の電圧利得は飽和動作（破線）の場合よりも小さく設定される。なお、図３は静特性を示しているが、実際の変調動作は高速のパルス信号によって行われるため、電圧利得の周波数特性も所定の周波数領域において平坦であることが好ましい。すなわち、図３の右上がり部分の傾き（電圧利得）は、入力信号の周波数によって変化せずに一定であることが好ましい。ここで、Ｖｉｎ［Ｖ］は正相入力端子Ｄｉｎに入力される正相入力電圧を、Ｖｉｎｂ［Ｖ］は逆相入力端子Ｄｉｎｂに入力される逆相入力電圧を、それぞれ表し、正相入力電圧Ｖｉｎ［Ｖ］と逆相入力電圧Ｖｉｎｂ［Ｖ］とは、互いに位相が逆の電圧信号となっている。また、Ｖｏｕｔ［Ｖ］は正相出力端子Ｄｏｕｔから出力される正相出力電圧を、Ｖｏｕｔｂ［Ｖ］は逆相出力端子Ｄｏｕｔｂから出力される逆相出力電圧を、それぞれ表し、正相出力電圧Ｖｏｕｔ［Ｖ］と逆相出力電圧Ｖｏｕｔｂ［Ｖ］とは、互いに位相が逆の電圧信号となっている。
【００１０】
一方、電圧利得を下げて差動増幅回路に線形増幅動作をさせると、５［ＧＨｚ］以上の高周波領域で同相除去比（ＣＭＲＲ；Ｃｏｍｍｏｎ−Ｍｏｄｅ  Ｒｅｄｕｃｔｉｏｎ  Ｒａｔｉｏ）［ｄＢ］が低下して出力信号波形のジッタが増大し、このことが光受信器の識別エラーを増大させる要因となる。同相除去比ＣＭＲＲ［ｄＢ］は、値が大きいほど特性が良いことを意味する。図４は、図２に示すＴＷＡ型の光変調器駆動回路への入力信号を発生するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を含めた送信部分のブロック図を示す。ＤＡＣから出力された差動信号ＤＡＣ−Ｄｏｕｔ，ＤＡＣ−Ｄｏｕｔｂは、多値振幅変調信号（例えば、上述のＰＡＭ−４信号）であり、高周波伝送線路を通って光変調器駆動回路に入力される。なお、高周波伝送線路は、ＤＡＣの出力端子から光変調器駆動回路の入力端子まで所定の特性インピーダンスを有する伝送線路を形成することが好ましい。このとき、高周波伝送線路の正相信号（Ｖｏｕｔ［Ｖ］）側と逆相信号（Ｖｏｕｔｂ［Ｖ］）側との遅延時間の差(スキュー)や、ＤＡＣ正相出力端子ＤＡＣ−Ｄｏｕｔ、ＤＡＣ逆相出力端子ＤＡＣ−Ｄｏｕｔｂが持つ正相信号と逆相信号との間の信号のアンバランスにより、光変調器駆動回路に入力される信号は、差動信号だけではなく同相信号も成分として含まれる。同相除去比ＣＭＲＲ［ｄＢ］は次式（１）にて表される；ＣＭＲＲ＝２０×ｌｏｇ１０（Ａｄ／Ａｃ）［ｄＢ］…（１）。ここで、Ａｄ［ｄＢ］は差動利得を表し、入力電圧信号の差動成分と出力電圧信号の差動成分の比である。また、Ａｃ［ｄＢ］は同相利得を表し、入力電圧信号の同相成分と出力電圧信号の同相成分の比である。具体的には、Ａｄ＝（Ｖｏｕｔ−Ｖｏｕｔｂ）／（Ｖｉｎ−Ｖｉｎｂ）であり、Ａｃ＝（Ｖｏｕｔ＋Ｖｏｕｔｂ）／（Ｖｉｎ＋Ｖｉｎｂ）である。
【００１１】
更に、図２に示すＴＷＡ型の光変調器駆動回路において、同相除去比ＣＭＲＲ［ｄＢ］は、主に光変調器駆動回路のセル増幅回路Ｃｅｌｌ−１〜Ｃｅｌｌ−４の差動増幅回路の電流源の電気的特性に依存する。図２に示すＴＷＡ型の光変調器駆動回路のセル増幅回路の回路構成の例を図５に示す。セル増幅回路（ここでは、差動増幅回路）は、差動入力端子Ｄａと、差動対回路Ｄｂ（トランジスタＴｒ３、Ｔｒ４のそれぞれのエミッタが、抵抗Ｒ１、Ｒ２を介して互いに接続されている）と、差動対回路Ｄｂを駆動するエミッタフォロワ回路Ｄｃと、差動対回路ＤｂのトランジスタＴｒ３，Ｔｒ４の各コレクタに接続された２個のカスコード接続トランジスタ（トランジスタＴｒ５、Ｔｒ６のそれぞれのベースが互いに接続されている）と、電流源Ｉｓと、差動出力端子Ｄｄと、を備える。差動入力端子Ｄａは、正相入力端子Ｃｅｌｌ−ｉｎと逆相入力端子Ｃｅｌｌ−ｉｎｂとを備え、差動出力端子Ｄｄは、正相出力端子Ｃｅｌｌ−ｏｕｔと逆相出力端子Ｃｅｌｌ−ｏｕｔｂとを備える。電流源Ｉｓは、差動対回路Ｄｂの抵抗Ｒ１と抵抗Ｒ２との接続点Ｐ１に接続されており差動対回路Ｄｂに電流を供給する。電流源Ｉｓは、図５に示すようにトランジスタＴｒ７を使って構成する場合、トランジスタＴｒ７の電気的特性に起因して図６に示すような寄生成分（容量Ｃｂｃ、インピーダンスＺｃ２）を伴う等価回路によって扱われる。容量Ｃｂｃは、トランジスタＴｒ７のベース−コレクタ間の寄生容量に相当する。インピーダンスＺｃ２は、トランジスタＴｒ７の相互コンダクタンスＧｍ（トランジスタＴｒ７の電圧電流利得（ΔＩｃｅ／ΔＶｂｅ））による帰還作用を考慮したインピータンスであり、２０［ＧＨｚ］程度の高周波では容量Ｃｂｃに比べて低いインピータンスの値を取る。なお、図６における電流源Ｉｓは、トランジスタＴｒ７の電気的特性に基づく真性の電流源を表している。この電流源Ｉｓの等価回路の特性に同相除去比ＣＭＲＲ［ｄＢ］が依存する。
【００１２】
また、図２に示すＴＷＡ型の光変調器駆動回路のセル増幅回路Ｃｅｌｌ−１〜Ｃｅｌｌ−４のそれぞれの電流源Ｉｓの端子Ｖｃｏｎ１には、入力回路ＣＴＲ（図示せず）が接続されている。入力回路ＣＴＲは、制御電圧をトランジスタＴｒ７のベースに供給し、電流源Ｉｓが生成する電流を調節する。電流源Ｉｓの端子Ｖｃｏｎ１は、入力回路ＣＴＲに接続されていると共に、コンデンサＣｅを介して接地されている。入力回路ＣＴＲは、電流源Ｉｓを調整するための制御電圧を生成し、端子Ｖｃｏｎ１に入力する。
【００１３】
図７Ａ〜図７Ｃに、線形増幅動作方式が用いられたＴＷＡ型の光変調器駆動回路の周波数特性（Ａｃ，Ａｄ，ＣＭＲＲ）のシミュレーションの結果を示す。なお、図７Ａ〜図７Ｃに示す結果は、図２の構成において、セル増幅回路の数が８個の場合に得られた結果である。図７Ａにおいて、横軸は入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は出力信号の同相利得Ａｃをデシベル［ｄＢ］にて表している（デシベルで表すために、Ａｃは２０×log10(Ａｃ)と計算される）。図７Ｂにおいて、横軸は入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は出力信号の差動利得Ａｄをデシベル［ｄＢ］にて表している（デシベルで表すために、Ａｄは２０×log10(Ａｄ)と計算される）。図７Ｃにおいて、横軸は入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は図７Ａおよび図７Ｂに示す結果によって得られる同相除去比ＣＭＲＲ［ｄＢ］を表している。図７Ａにおいて、曲線Ｇ１は、図２および図５の回路構成について得られた同相利得Ａｃ［ｄＢ］である。図７Ｂにおいて、曲線Ｇ２は、図２および図５の回路構成について得られた差動利得Ａｄ［ｄＢ］である。図７Ｃにおいて、曲線Ｇ３は、図７Ａの曲線Ｇ１に示す結果と図７Ｂの曲線Ｇ２に示す結果とから式（１）を用いて算出された同相除去比ＣＭＲＲ［ｄＢ］を表している。
【００１４】
同相利得Ａｃ［ｄＢ］は、主に、図５の電流源Ｉｓを構成するトランジスタＴｒ７のコレクタ・インピーダンスＺによって決定される。同相利得Ａｃ［ｄＢ］は、図７Ａを参照すれば、入力信号の周波数ｆが５［ＧＨｚ］以上の範囲において、入力信号の周波数ｆの増加に伴って全体の傾向として上昇している。差動利得Ａｄ［ｄＢ］は、図７Ｂを参照すれば、入力信号の周波数ｆの増加に伴って減少している。そして、同相除去比ＣＭＲＲは、図７Ｃを参照すれば、入力信号の周波数ｆが５［ＧＨｚ］以上の範囲において、入力信号の周波数ｆの増加に伴って減少している。
【００１５】
そこで本発明は、上記の課題を鑑みてなされたもので、同相除去比を増加させて多値振幅変調に好適な線形増幅動作を行うことができる光変調器駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様に係る光変調器駆動回路は、外部から差動入力信号を受ける差動入力端子と、前記差動入力端子で受けた前記差動入力信号を伝送する一対の入力側伝送線路と、前記差動入力信号を受けて、増幅された前記差動入力信号を差動信号として出力する、複数の差動増幅回路と、前記複数の差動増幅回路から出力された前記差動信号を伝送する一対の出力側伝送線路と、前記差動信号を重畳して出力する差動出力端子と、を備える。前記複数の差動増幅回路は、前記差動入力信号に応じて前記差動信号を生成する差動対回路と、遅延線路と、前記遅延線路を介して前記差動対回路に電流を供給する電流源と、を含む第１の差動増幅回路と、前記差動入力信号に応じて前記差動信号を生成する差動対回路と、前記差動対回路に電流を直接供給する電流源と、を含む第２の差動増幅回路とを備え、第１の差動増幅回路と第２の差動増幅回路とが、前記一対の入力側伝送線路と前記一対の出力側伝送線路との間に互いに並列に接続されて構成されている。
【発明の効果】
【００１７】
本発明によれば、上記の課題を鑑みてなされたもので、同相除去比を増加させて多値振幅変調に好適な線形増幅動作を行うことができる光変調器駆動回路を実現できる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施形態に係る光変調器駆動回路が用いられる光送信器の構成の概略図である。
【図２】図２は、比較例の光変調器駆動回路の概略図である。
【図３】図３は、光変調器駆動回路の線形増幅動作を説明するための図である。
【図４】図４は、光変調器駆動回路の差動入力信号に同相成分が含まれることの説明に用いる図である。
【図５】図５は、本発明の実施形態に係る差動増幅回路の比較例の概略図である。
【図６】図６は、図５の差動増幅回路の電流源の等価回路図である。
【図７Ａ】図７Ａは、比較例による光変調器駆動回路の同相利得の周波数特性を示す図である。
【図７Ｂ】図７Ｂは、比較例による光変調器駆動回路の差動利得の周波数特性を示す図である。
【図７Ｃ】図７Ｃは、比較例による光変調器駆動回路の同相除去比の周波数特性を示す図である。
【図８】図８は、本発明の実施形態に係る光変調器駆動回路の概略図である。
【図９】図９は、本発明の実施形態に係る図８の入力回路の一例を示す回路図である。
【図１０】図１０は、本発明の実施形態に係るセル増幅回路（差動増幅回路）の一例を示す回路図である。
【図１１Ａ】図１１Ａは、光変調器駆動回路の同相利得の周波数特性を示す図である。
【図１１Ｂ】図１１Ｂは、光変調器駆動回路の同相除去比の周波数特性を示す図である。
【図１２】図１２は、セル増幅回路（差動増幅回路）の電流源において生じる位相変化の周波数依存性を示す図である。
【図１３】図１３は、本発明の実施形態に係る光変調器駆動回路の出力信号において、同相成分が低減されることを説明するための数式群図である。
【図１４】図１４は、光変調器駆動回路の出力信号の同相成分の周波数依存性を示す図である。
【図１５Ａ】図１５Ａは、光変調器駆動回路の同相利得の周波数特性を示す図である。
【図１５Ｂ】図１５Ｂは、光変調器駆動回路の同相除去比の周波数特性を示す図である。
【発明を実施するための形態】
【００１９】
［本発明の実施形態の説明］
最初に本発明の実施形態を列記して説明する。本発明の一態様に係る光変調器駆動回路は、外部から差動入力信号を受ける差動入力端子と、前記差動入力端子で受けた前記差動入力信号を伝送する一対の入力側伝送線路と、前記差動入力信号を受けて、増幅された前記差動入力信号を差動信号として出力する、複数の差動増幅回路と、前記複数の差動増幅回路から出力された前記差動信号を伝送する一対の出力側伝送線路と、前記差動信号を重畳して出力する差動出力端子と、を備える。前記複数の差動増幅回路は、前記差動入力信号に応じて前記差動信号を生成する差動対回路と、遅延線路と、前記遅延線路を介して前記差動対回路に電流を供給する電流源と、を含む第１の差動増幅回路と、前記差動入力信号に応じて前記差動信号を生成する差動対回路と、前記差動対回路に電流を直接供給する電流源と、を含む第２の差動増幅回路とを備え、第１の差動増幅回路と第２の差動増幅回路とが、前記一対の入力側伝送線路と前記一対の出力側伝送線路との間に互いに並列に接続されて構成されている。発明者は、この遅延線路が入力信号のうち同相信号のみに影響を与えて差動信号には影響を与えないことを見い出し、さらにその上で、遅延線路を備える差動増幅回路と当該遅延線路を備えない差動増幅回路とを共に備えることによって、光変調器駆動回路から出力される同相信号を低減させることができ、よって、光変調器駆動回路の同相除去比を向上させることができることを見い出した。
【００２０】
一実施形態において、前記第１の差動増幅回路の個数と、前記第２の差動増幅回路の個数との差が１以内であることが好ましい。光変調器駆動回路において遅延線路を備える第１の差動増幅回路の個数と遅延線路を備えない第２の差動増幅回路の個数とをほぼ同一にすることによって、光変調器駆動回路から出力される同相信号をより低減させることができる。
【００２１】
一実施形態において、前記遅延線路は、前記第２の差動増幅回路の生成する同相信号の位相が前記第１の差動増幅回路の生成する同相信号の位相と異なるように設定された遅延時間を有することが好ましい。発明者は、遅延線路の遅延時間を、第２の差動増幅回路の生成する同相信号の位相が第１の差動増幅回路の生成する同相信号の位相と異なるように設定された遅延時間とすることによって、比較的に高周波の同相信号をより低減させることができることを見い出した。より具体的には、遅延線路は、当該遅延線路に入力する信号に対して３ｐｓ以上１０ｐｓ以下の遅延時間を生じさせることが可能である。
【００２２】
一実施形態において、前記電流源が供給する電流を調整するための制御電圧を生成する制御電圧回路と、抵抗とを更に備え、前記複数の差動増幅回路のそれぞれの前記電流源は、前記制御電圧を前記制御電圧回路から前記抵抗を介して受ける。発明者は、電流源が供給する電流を調整するための制御電圧を生成する制御電圧回路と抵抗と更に設けることによって、光変調器駆動回路の一の差動増幅回路の電流源から制御電圧回路側に供給される同相信号を光変調器駆動回路が備える他の差動増幅回路側に供給し当該他の差動増幅回路から互いに異なる位相で出力させ、これによって、光変調器駆動回路から出力される同相信号をより低減させることができることを見出した。
【００２３】
［本発明の実施形態の詳細］
本発明の実施形態に係る光変調器駆動回路の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。
【００２４】
図８は、本発明の実施形態に係る光変調器駆動回路１００の概略を示す図である。図９は、本発明の実施形態に係る図８の入力回路ＣＴＲ（制御電流回路）の一例を示す回路図である。図１０は、本発明の実施形態に係るセル増幅回路（差動増幅回路）Ａｍｐの一例を示す回路図である。
【００２５】
図８の光変調器駆動回路１００は、進行波型増幅回路を含んで構成されている。光変調器駆動回路１００は、差動入力端子Ｄｉｎ、Ｄｉｎｂと、入力側伝送線路Ｌｉｎ１、Ｌｉｎ２、Ｌｉｎ３、Ｌｉｎ４、Ｌｉｎｂ１、Ｌｉｎｂ２、Ｌｉｎｂ３、Ｌｉｎｂ４と、入力側終端抵抗Ｒｅ１、Ｒｅ２と、複数のセル増幅回路Ａｍｐと、出力側伝送線路Ｌｏｕｔ０、Ｌｏｕｔ１、Ｌｏｕｔ２、Ｌｏｕｔ３、Ｌｏｕｔｂ０、Ｌｏｕｔｂ１、Ｌｏｕｔｂ２、Ｌｏｕｔｂ３と、出力側終端抵抗Ｒｅ３、Ｒｅ４と、差動出力端子Ｄｏｕｔ、Ｄｏｕｔｂとを備える。差動出力端子Ｄｏｕｔ、Ｄｏｕｔｂは、差動信号を重畳して出力し、差動出力信号の正相成分（正相出力信号）を出力するための正相出力端子Ｄｏｕｔと差動出力信号の逆相成分（逆相出力信号）を出力するための逆相出力端子Ｄｏｕｔｂとを備えている。複数のセル増幅回路（差動増幅回路）Ａｍｐのぞれぞれは、例えば、図１０の回路図に示されるような差動増幅回路である。光変調器駆動回路１００の複数（図８に示される例において四個となっている）のセル増幅回路（差動増幅回路）Ａｍｐは、それぞれ一対の入力端子と一対の出力端子とを備える。
【００２６】
差動入力端子Ｄｉｎ、Ｄｉｎｂは、外部から差動入力信号を受ける。差動入力端子Ｄｉｎ、Ｄｉｎｂは、差動入力信号の正相成分（正相入力信号）を入力するための正相入力端子Ｄｉｎと差動入力信号の逆相成分（逆相入力信号）を入力するための逆相入力端子Ｄｉｎｂとを備えている。すなわち、正相入力端子Ｄｉｎは正相入力信号を受け、逆相入力端子Ｄｉｎｂは逆相入力信号を受ける。正相入力信号は、逆相入力信号の位相と１８０°異なる位相を有する。入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４は、この順番に縦続に接続され、例えば、特性インピーダンスが５０［Ω］の１本の伝送線路を構成している。
【００２７】
入力側伝送線路Ｌｉｎ１は正相入力端子Ｄｉｎに接続され、入力側伝送線路Ｌｉｎ４は入力側終端抵抗Ｒｅ３の一端に接続されている。入力側終端抵抗Ｒｅ３の他端は接地されている。また、入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４は、この順番に縦続に接続され、例えば、特性インピーダンスが５０［Ω］の１本の伝送線路を構成している。
【００２８】
入力側伝送線路Ｌｉｎｂ１は逆相入力端子Ｄｉｎｂに接続され、入力側伝送線路Ｌｉｎｂ４は入力側終端抵抗Ｒｅ４の一端に接続されている。入力側終端抵抗Ｒｅ４の他端は接地されている。入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４は、正相入力端子Ｄｉｎに入力された正相入力信号を入力側終端抵抗Ｒｅ３に向かって伝送する。同様に、入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４は、逆相入力端子Ｄｉｎｂに入力された正相入力信号を入力側終端抵抗Ｒｅ４に向かって伝送する。このようにして、入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４と、入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４とは、差動入力端子Ｄｉｎ、Ｄｉｎｂにて外部から受けた差動入力信号を一対の伝送線路として入力側終端抵抗Ｒｅ３、Ｒｅ４に向けて伝送する。
【００２９】
出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３は、この順番に縦続に接続され、例えば、特性インピーダンスが５０［Ω］の１本の伝送線路を構成している。出力側伝送線路Ｌｏｕｔ０は出力側終端抵抗Ｒｅ２の一端に接続され、出力側伝送線路Ｌｏｕｔ３は正相出力端子Ｄｏｕｔに接続されている。また、出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３は、この順番に縦続に接続され、例えば、特性インピーダンスが５０［Ω］の１本の伝送線路を構成している。出力側伝送線路Ｌｏｕｔｂ０は出力側終端抵抗Ｒｅ１の一端に接続され、出力側伝送線路Ｌｏｕｔｂ３は逆相出力端子Ｄｏｕｔｂに接続されている。出力側終端抵抗Ｒｅ１、Ｒｅ２のそれぞれの他端は電源Ｖｃｃと接続されている。
【００３０】
複数のセル増幅回路Ａｍｐは、入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４、Ｌｉｎｂ１〜Ｌｉｎｂ４と、出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３、Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３との間に互いに並列に接続されている。セル増幅回路Ａｍｐは、それぞれの一対の入力端子にて入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４と入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４とによって伝送される差動入力信号を受ける。セル増幅回路Ａｍｐは、ぞれぞれのセル増幅回路Ａｍｐが受けた差動入力信号を増幅して、それぞれの一対の出力端子から出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３と出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３とに差動信号として出力する。一対の出力側伝送線路（出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３、出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３）は、複数のセル増幅回路Ａｍｐから出力された差動信号を伝送する。セル増幅回路Ａｍｐによって増幅される差動信号の遅延時間はそれぞれ互いに等しい。
【００３１】
入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４とセル増幅回路Ａｍｐとは、入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４のそれぞれの伝送線路を形成する配線のインダクタンスと、セル増幅回路Ａｍｐのそれぞれの入力容量とが分布定数回路を構成するように接続される。入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４とセル増幅回路Ａｍｐとは、入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４のそれぞれの伝送線路を形成する配線のインダクタンスと、セル増幅回路Ａｍｐのそれぞれの入力容量とが分布定数回路を構成するように接続される。それぞれの分布定数回路は、入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４と入力側伝送線路Ｌｉｎｂ１〜Ｌｉｎｂ４のそれぞれの等価回路として、伝送線路の電気的特性、例えば特性インピーダンスおよび遅延時間を定めるのに使用することができる。
【００３２】
出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３とセル増幅回路Ａｍｐとは、出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３のそれぞれの伝送線路を形成する配線のインダクタンスと、セル増幅回路Ａｍｐのそれぞれの出力容量とが分布定数回路を構成するように接続される。出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３とセル増幅回路Ａｍｐとは、出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３のそれぞれの伝送線路を形成する配線のインダクタンスと、セル増幅回路Ａｍｐのそれぞれの出力容量とが布定数回路を構成するように接続される。それぞれの分布定数回路は、出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３と出力側伝送線路Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３のそれぞれの等価回路として、伝送線路の電気的特性、例えば特性インピーダンスおよび遅延時間を定めるのに使用することができる。
【００３３】
各伝送線路Ｌｉｎ１〜Ｌｉｎ４、Ｌｉｎｂ１〜Ｌｉｎｂ４、Ｌｏｕｔ０〜Ｌｏｕｔ３およびＬｏｕｔｂ０〜Ｌｏｕｔｂ３のそれぞれの遅延時間は、対応する入力側および出力側とで遅延時間が互いに等しくなるよう設計されている。すなわち、Ｌｏｕｔ１、Ｌｏｕｔｂ１、Ｌｉｎ１、およびＬｉｎｂ１のそれぞれの遅延時間は互いに等しく、Ｌｏｕｔ２、Ｌｏｕｔｂ２、Ｌｉｎ２、およびＬｉｎｂ２のそれぞれの遅延時間は互いに等しく、Ｌｏｕｔ３、Ｌｏｕｔｂ３、Ｌｉｎ３、およびＬｉｎｂ３のそれぞれの遅延時間は互いに等しい。
【００３４】
セル増幅回路Ａｍｐのそれぞれの入力端子の一方は、例えば、正相入力端子Ｄｉｎと入力側伝送線路Ｌｉｎ１との間、入力側伝送線路Ｌｉｎ１と入力側伝送線路Ｌｉｎ２との間、入力側伝送線路Ｌｉｎ２と入力側伝送線路Ｌｉｎ３との間、入力側伝送線路Ｌｉｎ３と入力側伝送線路Ｌｉｎ４との間、にそれぞれ接続される。セル増幅回路Ａｍｐのそれぞれの入力端子の他方は、例えば、逆相入力端子Ｄｉｎｂと入力側伝送線路Ｌｉｎｂ１との間、入力側伝送線路Ｌｉｎｂ１と入力側伝送線路Ｌｉｎｂ２との間、入力側伝送線路Ｌｉｎｂ２と入力側伝送線路Ｌｉｎｂ３との間、入力側伝送線路Ｌｉｎｂ３と入力側伝送線路Ｌｉｎｂ４との間、にそれぞれ接続される。
【００３５】
セル増幅回路Ａｍｐのそれぞれの出力端子の一方は、例えば、出力側伝送線路Ｌｏｕｔ０と出力側伝送線路Ｌｏｕｔ１との間、出力側伝送線路Ｌｏｕｔ１と出力側伝送線路Ｌｏｕｔ２との間、出力側伝送線路Ｌｏｕｔ３と正相出力端子Ｄｏｕｔとの間にそれぞれ接続される。セル増幅回路Ａｍｐのそれぞれの出力端子の他方は、例えば、出力側伝送線路Ｌｏｕｔｂ０と出力側伝送線路Ｌｏｕｔｂ１との間、出力側伝送線路Ｌｏｕｔｂ１と出力側伝送線路Ｌｏｕｔｂ２との間、出力側伝送線路Ｌｏｕｔｂ３と正相出力端子Ｄｏｕｔｂとの間に、それぞれ接続される。
【００３６】
図８の光変調器駆動回路１００の入力回路ＣＴＲ（制御電圧回路）は、例えば、図９に示すように、抵抗Ｒ９ａと抵抗Ｒ９ｂとを備える。入力回路ＣＴＲにおいて、抵抗Ｒ９ａと抵抗Ｒ９ｂとは直列に接続されている。抵抗Ｒ９ａの一端は、電圧端子Ｖｃｏｎに接続される。抵抗Ｒ９ａの他端は、抵抗Ｒ９ｂの一端と、コンデンサＣｅの一端と、抵抗Ｒ８の一端とに接続される。抵抗Ｒ９ｂの他端は、接地されている。コンデンサＣｅの他端は、接地されている。抵抗Ｒ８の他端は、セル増幅回路Ａｍｐのそれぞれの電流源Ｉｓの端子Ｖｃｏｎ１に共通に接続されている。入力回路ＣＴＲは、抵抗Ｒ９ａと抵抗Ｒ９ｂとによって、いわゆる電圧分割回路を構成し、抵抗Ｒ９ａと抵抗Ｒ９ｂとのそれぞれの抵抗値の比を変えることによって電流源Ｉｓに印加される制御電圧の値を調節することができる。端子Ｖｃｏｎから印加された電圧は、抵抗Ｒ９ａおよび抵抗Ｒ９ｂによって分圧され、さらにコンデンサＣｅによって安定化される。なお、入力回路ＣＴＲは、電源端子Ｖｃｏｎに印加された電圧から端子Ｖｃｏｎ１に印加する制御電圧を生成できるものであれば、上述した抵抗による電圧分割回路以外の回路であっても良い。
【００３７】
光変調器駆動回路１００は、図８に示すように、抵抗Ｒ８（第３の抵抗）を更に備える。光変調器駆動回路１００が備える複数の差動増幅回路Ａｍｐのそれぞれの電流源Ｉｓは、抵抗Ｒ８を介して入力回路ＣＴＲに互いに並列に接続されている。入力回路ＣＴＲは、電流源Ｉｓによって生成される電流（電流源Ｉｓが供給する電流）を調節するための制御電圧を生成し、この制御電圧をセル増幅回路Ａｍｐのそれぞれの電流源Ｉｓの端子Ｖｃｏｎ１に印加する。すなわち、入力回路ＣＴＲによって生成された制御電圧は抵抗Ｒ８を介してセル増幅回路Ａｍｐのそれぞれの電流源Ｉｓの端子Ｖｏｎ１に印加される。このように、複数のセル増幅回路Ａｍｐのそれぞれの電流源Ｉｓは、入力回路ＣＴＲによって生成された制御電圧を入力回路ＣＴＲから抵抗Ｒ８を介して受けることとなる。
【００３８】
ここで、例えば、電流源Ｉｓの端子Ｖｃｏｎ１の持つ寄生リアクタンスが１［ｎＨ］であって電流源ＩｓのコンデンサＣ２の容量が０．５［ｐＦ］の場合、光変調器駆動回路１００の複数の差動増幅回路Ａｍｐのうち例えば正相入力端子Ｄｉｎおよび逆相入力端子Ｄｉｎｂに最も近い位置に配置されたセル増幅回路（差動増幅回路）Ａｍｐ（以下、セル増幅回路Ａｍｐ１という）に入力する１０［ＧＨｚ］以下の信号については、セル増幅回路Ａｍｐ１の電流源Ｉｓの容量Ｃｂｃを介した同相信号Ｓｅ１が、差動増幅回路Ａｍｐ１の端子Ｖｃｏｎ１に伝搬する。同相信号Ｓｅ１は、電圧信号である。この同相信号Ｓｅ１は、抵抗Ｒ８が有する抵抗値（共通インピーダンス）を介して、差動増幅回路Ａｍｐ１以外の他の全ての差動増幅回路Ａｍｐの電流源Ｉｓに端子Ｖｃｏｎ１を介して入力され、当該他の全ての差動増幅回路Ａｍｐから同相信号Ｓｅ２として差動出力端子Ｄｏｕｔおよび差動出力端子Ｄｏｕｔｂに重畳して出力される。当該他の全ての差動増幅回路Ａｍｐから出力される複数の同相信号Ｓｅ２は、それらの複数の同相信号Ｓｅ２が出力側伝送線路を伝達する際に、互いに伝送線路の遅延時間が一致していないので、正相出力端子Ｄｏｕｔおよび逆相出力端子Ｄｏｕｔｂにおいて、位相も一致していない。さらに、複数の同相信号Ｓｅ２は、差動増幅回路Ａｍｐ１から出力側伝送線路Ｌｏｕｔ１および出力側伝送線路Ｌｏｕｔｂ１に出力される同相信号とも、正相出力端子Ｄｏｕｔおよび逆相出力端子Ｄｏｕｔｂにおいて、異なる位相を有する。従って、差動増幅回路Ａｍｐ１から出力側伝送線路Ｌｏｕｔ１および出力側伝送線路Ｌｏｕｔｂ１に出力される同相信号と複数の同相信号Ｓｅ２とは、互いに位相の一致しておらず、よって正相出力端子Ｄｏｕｔおよび逆相出力端子Ｄｏｕｔｂにおいて互いに打ち消しあうので、光変調器駆動回路１００から出力される同相信号は低減され得る。
【００３９】
一方、図２に示す抵抗Ｒ８を備えない比較例の光変調器駆動回路の場合には、同相信号は、正相入力端子Ｄｉｎおよび逆相入力端子Ｄｉｎｂから差動増幅回路Ａｍｐを介して、差動信号と同様に、位相差無く正相出力端子Ｄｏｕｔおよび逆相出力端子Ｄｏｕｔｂに至るので、図８に示す抵抗Ｒ８を備える光変調器駆動回路１００の場合に比較して同相特性は低く、よって同相除去比ＣＭＲＲ［ｄＢ］も低い。
【００４０】
なお、ここでは、光変調器駆動回路１００の複数の差動増幅回路Ａｍｐのうち正相入力端子Ｄｉｎおよび逆相入力端子Ｄｉｎｂに最も近い位置に配置された差動増幅回路Ａｍｐを、差動増幅回路Ａｍｐ１としたが、差動増幅回路Ａｍｐ１以外の光変調器駆動回路１００の他の差動増幅回路Ａｍｐであっても、差動増幅回路Ａｍｐ１と同様に同相信号Ｓｅ２が生じ得る。
【００４１】
差動増幅回路Ａｍｐは、図１０に示すように、差動入力端子Ｄａと、差動対回路Ｄｂと、差動対回路Ｄｂを駆動するエミッタフォロワ回路Ｄｃと、差動対回路Ｄｂに含まれるトランジスタＴｒ３、Ｔｒ４の各コレクタに接続された２個のカスコード接続トランジスタ（トランジスタＴｒ５、トランジスタＴｒ６）と、電流源Ｉｓと、差動出力端子Ｄｄとを備える。
【００４２】
差動入力端子Ｄａは、正相入力端子Ｃｅｌｌ−ｉｎと逆相入力端子Ｃｅｌｌ−ｉｎｂとを備え、差動出力端子Ｄｄは、正相出力端子Ｃｅｌｌ−ｏｕｔと逆相出力端子Ｃｅｌｌ−ｏｕｔｂとを備える。正相入力端子Ｃｅｌｌ−ｉｎと逆相入力端子Ｃｅｌｌ−ｉｎｂとには、それぞれ、正相入力信号と逆相入力信号とが入力される。正相入力信号と逆相入力信号は、一対の相補信号であり、一つの差動入力信号を構成する。正相入力信号は逆相入力信号の位相と１８０[°]異なる位相を有する。正相出力端子Ｃｅｌｌ−ｏｕｔと逆相出力端子Ｃｅｌｌ−ｏｕｔｂとからは、それぞれ、増幅された差動入力信号が差動出力信号として出力される。すなわち、正相出力端子から正相出力信号が出力され、逆相出力端子から逆相出力信号が出力される。正相出力信号と逆相出力信号は、一対の相補信号であり、差動出力信号を構成する。正相出力信号は逆相出力信号の位相と１８０[°]異なる位相を有する。差動入力信号に対する差動出力信号の極性（正論理か負論理か）は、光変調器駆動回路１００が用いられる光送信器の構成に応じて、セル増幅回路（差動増幅回路）の増幅動作を非反転とするか反転とするかによって決められる。例えば、非反転増幅動作を行う場合、正相入力信号が増加するときに正相出力信号が増加し、正相入力信号が減少するときに正相出力信号が減少する（逆相信号に関しては、正相信号に対して増減が逆転することが自明なので説明を省略する）。また、例えば、反転増幅動作を行う場合、正相入力信号が増加するときに正相出力信号が減少し、正相入力信号が減少するときに正相出力信号が増加する。すなわち、例えば、図３に示されるように差動入力信号に対して差動出力信号が出力される場合には、差動増幅回路は非反転増幅動作を行っており、差動入力信号が正論理であるとすれば、差動出力信号は正論理となっている。一般に、差動増幅回路において、差動信号の極性（論理）を反転することは、差動信号を構成する一対の信号を互いに入れ替えて接続することで容易に行うことができる。例えば、差動増幅回路の差動出力信号が次段の回路に入力されているとき、差動出力信号を構成する正相出力信号と逆相出力信号とを入れ替えて次段に接続することで次段の回路に入力される差動出力信号の論理が反転する。従って、光変調器駆動回路１００の受ける差動入力信号と次段の回路あるいは光変調器に出力する差動出力信号との関係に応じて、セル増幅回路の正相入力信号と逆相入力信号とを入れ替えて使用しても良いし、あるいは正相出力信号と逆相出力信号とを入れ替えて使用しても良い。次に述べるように、エミッタフォロワ回路Ｄｃを介して、逆相入力端子Ｃｅｌｌ−ｉｎｂと差動対回路ＤｂのトランジスタＴｒ３とが接続され、正相入力端子Ｃｅｌｌ−ｉｎと差動対回路ＤｂのトランジスタＴｒ４とが接続される。
【００４３】
エミッタフォロワ回路Ｄｃは、トランジスタＴｒ１１とトランジスタＴｒ１２と抵抗Ｒ５と抵抗Ｒ６とを備える。トランジスタＴｒ１１のベースは、逆相入力端子Ｃｅｌｌ−ｉｎｂに接続されている。トランジスタＴｒ１１のコレクタは、電源Ｖｃｃに接続されている。トランジスタＴｒ１１のエミッタは、抵抗Ｒ５を介して接地されている。トランジスタＴｒ１１のエミッタは、差動対回路ＤｂのトランジスタＴｒ３のベースに接続されている。トランジスタＴｒ１２のベースは、正相入力端子Ｃｅｌｌ−ｉｎに接続されている。トランジスタＴｒ１２のコレクタは、電源Ｖｃｃに接続されている。トランジスタＴｒ１２のエミッタは、抵抗Ｒ６を介して接地されている。トランジスタＴｒ１２のエミッタは、差動対回路ＤｂのトランジスタＴｒ４のベースに接続されている。
【００４４】
差動対回路Ｄｂは、トランジスタＴｒ３と抵抗Ｒ１（第１の抵抗）とを備える回路と、トランジスタＴｒ４と抵抗Ｒ２（第２の抵抗）とを備える回路とが対になって構成されている。すなわち、差動対回路Ｄｂでは、一対のトランジスタＴｒ３およびトランジスタＴｒ４のエミッタ同士が抵抗Ｒ１、Ｒ２を介して互いに接続されている。差動対回路Ｄｂは、差動入力信号に応じて差動信号を生成する。トランジスタＴｒ３のベースは、トランジスタＴｒ１１のエミッタ（エミッタフォロワ回路の一つの出力端子）に接続されている。トランジスタＴｒ３のエミッタは、抵抗Ｒ１に接続されている。トランジスタＴｒ３のエミッタは、抵抗Ｒ１を介して電流源Ｉｓに接続されている。トランジスタＴｒ３のコレクタは、トランジスタＴｒ５のエミッタに接続されている。トランジスタＴｒ４のベースは、トランジスタＴｒ１２のエミッタ（エミッタフォロワ回路のもう一つの出力端子）に接続されている。トランジスタＴｒ４のエミッタは、抵抗Ｒ２に接続されている。トランジスタＴｒ４のエミッタは、抵抗Ｒ２を介して電流源Ｉｓに接続されている。トランジスタＴｒ４のコレクタは、トランジスタＴｒ６のエミッタに接続されている。
【００４５】
トランジスタＴｒ５およびトランジスタＴｒ６は、差動出力端子Ｄｄを高インピータンスに保つことを目的として設けられている。トランジスタＴｒ５のベースは、トランジスタＴｒ６のベースに接続されている。トランジスタＴｒ５およびトランジスタＴｒ６のそれぞれのベースは、何れも、コンデンサＣ１を介して接地されている。トランジスタＴｒ５のコレクタは、正相出力端子Ｃｅｌｌ−ｏｕｔに接続されている。トランジスタＴｒ６のコレクタは、逆相出力端子Ｃｅｌｌ−ｏｕｔｂに接続されている。なお、トランジスタＴｒ５およびトランジスタＴｒ６を省いて、差動対回路Ｄｂのコレクタを直接、正相出力端子Ｄｏｕｔと逆相出力端子Ｄｏｕｔｂとに接続しても良い。
【００４６】
電流源Ｉｓは、抵抗Ｒ１と抵抗Ｒ２との接続点Ｐ１を介して差動対回路Ｄｂに電流を供給する。電流源Ｉｓは、トランジスタＴｒ７と抵抗Ｒ７とコンデンサＣ２とを備える。電流源Ｉｓは、抵抗Ｒ１と抵抗Ｒ２との接続点Ｐ１に一端が接続され。電流源Ｉｓは、差動対回路Ｄｂに接続されており差動対回路Ｄｂに電流を供給する。トランジスタＴｒ７のベースは、電圧端子Ｖｃｏｎ１に接続されている。トランジスタＴｒ７のベースは、コンデンサＣ２を介して接地されている。トランジスタＴｒ７のエミッタは、抵抗Ｒ７を介して接地されている。トランジスタＴｒ７のコレクタは、トランジスタＴｒ３のエミッタに抵抗Ｒ１を介して接続され、トランジスタＴｒ４のエミッタに抵抗Ｒ２を介して接続されている。コンデンサＣ２は、ノイズ等の影響によって生じるトランジスタＴｒ７のベース電位の高周波の揺れを抑制する。電圧端子Ｖｃｏｎ１に外部から与える直流電圧値を調節することでトランジスタＴｒ７のコレクタ電流の大きさを変えることができる。このコレクタ電流は、電流源Ｉｓが差動対回路Ｄｂに供給する電流となる。すなわち、トランジスタＴｒ７は電圧制御電流源として動作する。
【００４７】
抵抗Ｒ４の一端は電源Ｖｃｃと接続され、抵抗Ｒ３の一端は接地されている。抵抗Ｒ４の他端と抵抗Ｒ３の他端とは、接続されている。すなわち、抵抗Ｒ４と抵抗Ｒ３とは電源Ｖｃｃとグランドとの間に直列に接続されている。抵抗Ｒ４と抵抗Ｒ３との接続点は、トランジスタＴｒ５のベースとトランジスタＴｒ６のベースとに接続されている。抵抗Ｒ３と抵抗Ｒ４とは、いわゆる電圧分割回路を構成し、それぞれの抵抗値の比を変えることによってトランジスタＴｒ５とトランジスタＴｒ６のそれぞれのベースに印加される電圧の値を調節することができる。
【００４８】
光変調器駆動回路１００の複数の差動増幅回路Ａｍｐは、ぞれぞれの接続点Ｐ１と電流源Ｉｓとの間に遅延線路Ｚａｄｄ（伝送線路）を備える一または複数の差動増幅回路Ａｍｐ（第１の差動増幅回路）と、ぞれぞれの接続点Ｐ１と電流源Ｉｓとが直接接続された一または複数の差動増幅回路Ａｍｐ（図５のＣｅｌｌ−１等と同一の差動増幅回路）（第２の差動増幅回路）とから成る。遅延線路Ｚａｄｄは、第２の差動増幅回路の生成する同相信号の位相が第１の差動増幅回路の生成する同相信号の位相と異なるように設定された遅延時間を有する。光変調器駆動回路１００の複数の差動増幅回路Ａｍｐのうち第１の差動増幅回路の電流源Ｉｓは、図１０に示すように、遅延線路Ｚａｄｄを介して接続点Ｐ１に接続されており、遅延線路Ｚａｄｄを介して差動対回路Ｄｂに電流を供給する。光変調器駆動回路１００の複数の差動増幅回路Ａｍｐのうち第２の差動増幅回路の電流源Ｉｓは、遅延線路Ｚａｄｄを介さずに接続点Ｐ１に直接接続されており、差動対回路Ｄｂに電流を直接供給する。第１の差動増幅回路と第２の差動増幅回路とは、入力側伝送線路Ｌｉｎ１〜Ｌｉｎ４、Ｌｉｎｂ１〜Ｌｉｎｂ４と、出力側伝送線路Ｌｏｕｔ０〜Ｌｏｕｔ３、Ｌｏｕｔｂ０〜Ｌｏｕｔｂ３との間に互いに並列に接続されている。光変調器駆動回路１００の複数の差動増幅回路Ａｍｐにおいて第１の差動増幅回路の個数と第２の差動増幅回路の個数との差の絶対値は０または１である（１以内である）。例えば、光変調器駆動回路１００が２Ｎ個（Ｎは１以上の整数であり、図８の場合にはＮ＝２である）の差動増幅回路Ａｍｐを備える場合（すなわち、光変調器駆動回路１００が偶数個の差動増幅回路Ａｍｐを備える場合）、第１の差動増幅回路の個数がＮであり、第２の差動増幅回路の個数もＮである。また、光変調器駆動回路１００が２Ｎ＋１個（Ｎは１以上の整数）の差動増幅回路Ａｍｐを備える場合（すなわち、光変調器駆動回路１００が３以上の奇数個の差動増幅回路Ａｍｐを備える場合）、第１の差動増幅回路の個数がＮ＋１であり且つ第２の差動増幅回路の個数がＮであるか、または、第１の差動増幅回路の個数がＮであり且つ第２の差動増幅回路の個数がＮ＋１である。
【００４９】
差動増幅回路Ａｍｐの回路構成上、第１の差動増幅回路Ａｍｐの差動増幅動作は、遅延線路Ｚａｄｄを備えることによる影響を受けない。しかし、遅延線路Ｚａｄｄは、第１の差動増幅回路Ａｍｐの同相増幅動作には影響を与え得る。すなわち、遅延線路Ｚａｄｄによって、第１の差動増幅回路Ａｍｐの同相出力電流は、遅延される。
【００５０】
遅延線路Ｚａｄｄは、例えば、５０［Ω］以上８０［Ω］の特性インピーダンスを有する伝送線路を含んで構成される。遅延線路Ｚａｄｄは、遅延線路Ｚａｄｄに入力する信号（同相電流信号）に対して３［ｐｓ］以上１０［ｐｓ］以下の遅延時間を生じさせ得る。例えば、光変調器駆動回路１００が８個の差動増幅回路Ａｍｐを備える場合、これらの差動増幅回路Ａｍｐから出力される同相電流信号の遅延量が、遅延線路Ｚａｄｄ（伝送線路）を備える差動増幅回路Ａｍｐ（第１の差動増幅回路）と、遅延線路Ｚａｄｄを備えない差動対回路Ｄｂと電流源Ｉｓとが直接接続された差動増幅回路Ａｍｐ（第２の差動増幅回路）とでは、互いに異なるので、光変調器駆動回路１００から出力される同相電流信号の位相に不整合が生じ、位相の互いに異なる複数の同相信号同士が弱めあうことよって、光変調器駆動回路１００の同相除去比ＣＭＲＲ［ｄＢ］は、増加し改善され得る。この本発明の実施形態に係る光変調器駆動回路１００の同相除去比ＣＭＲＲの改善効果については、数式（図１３）を用いて詳細に後述する。
【００５１】
図１１Ａおよび図１１Ｂに、光変調器駆動回路の周波数特性（Ａｃ，ＣＭＲＲ）のシミュレーションの結果を示す。図１１Ａおよび図１１Ｂに示す結果は、セル増幅回路（差動増幅回路）Ａｍｐが８個の場合に得られた結果である。また、図１１Ａおよび図１１Ｂに示す結果は、光変調器駆動回路の全ての差動増幅回路Ａｍｐが図１０の遅延線路Ｚａｄｄを含まない構成によって得られた結果である。
【００５２】
図１１Ａは、光変調器駆動回路１００によって得られた同相利得Ａｃ［ｄＢ］を示す図である。図１１Ａにおいて、横軸は差動入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は差動出力信号の同相利得Ａｃ［ｄＢ］を表している。図１１Ａに示す結果は、５０［Ω］の抵抗値を有する抵抗Ｒ８の場合に得られた結果である。図１１Ｂは、光変調器駆動回路の同相除去比ＣＭＲＲ［ｄＢ］を示す図である。図１１Ｂにおいて、横軸は差動入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は図１１Ａに示す同相利得Ａｃの結果によって得られる同相除去比ＣＭＲＲ［ｄＢ］を表している。
【００５３】
曲線Ｇ４ａは、図２および図５に示す比較例の構成によって得られた結果であり、曲線Ｇ４ｂは、図８の光変調器駆動回路１００によって得られた結果である。ただし、セル増幅回路ＡＭＰの数は８とした。曲線Ｇ４ａに示す結果は、図７Ａの曲線Ｇ１に示す結果対応する。曲線Ｇ４ｂは、光変調器駆動回路１００の全ての差動増幅回路Ａｍｐが図１０の遅延線路Ｚａｄｄを含まない構成（すなわち光変調器駆動回路１００の全ての差動増幅回路Ａｍｐが第２の増幅回路の構成である場合）によって得られた結果である。
【００５４】
図１１Ａおよび図１１Ｂに示す結果を得たシミュレーションにおいて、差動利得Ａｄ［ｄＢ］については、図２および図５に示す比較例によって得られた結果（図７Ｂの曲線Ｇ２に示す結果）とに対応する。
【００５５】
曲線Ｇ５ａは、図２および図５に示す比較例の構成によって得られた結果である。曲線Ｇ５ａに示す結果は、図７Ｃの曲線Ｇ３に示す結果に相当する。より詳細には、曲線Ｇ５ａは、曲線Ｇ４ａ（曲線Ｇ１）に示す結果（Ａｃ［ｄＢ］）と図７Ｂの曲線Ｇ２に示す結果（Ａｄ［ｄＢ］）とを用いて得られた同相除去比ＣＭＲＲ［ｄＢ］に対応している。曲線Ｇ５ｂは、図８の光変調器駆動回路１００によって得られた結果である。より詳細には、曲線Ｇ５ｂは、曲線Ｇ４ｂに示す結果（Ａｃ［ｄＢ］）と図７Ｂの曲線Ｇ２に示す結果（Ａｄ［ｄＢ］）とを用いて得られた同相除去比ＣＭＲＲ［ｄＢ］に対応している。
【００５６】
図１１Ａおよび図１１Ｂを参照すれば、抵抗Ｒ８を有する図８の光変調器駆動回路１００では、抵抗Ｒ８を有さない比較例の光変調器駆動回路（図２の光変調器駆動回路）の場合に比較して、差動入力信号の周波数ｆが４［ＧＨｚ］以上１０［ＧＨｚ］程度の場合に、同相利得Ａｃ［ｄＢ］は最大で２［ｄＢ］程度低減され、それによって同相除去比ＣＭＲＲ［ｄＢ］も２［ｄＢ］程度改善される。例えば、図４に示すように、光変調器駆動回路とＤＡＣとの間の高周波伝送線路の遅延時間が５０［ｐｓ］程度である場合に、光変調器駆動回路の差動入力端子とＤＡＣの差動出力端子との間の同相反射信号では、１０［ＧＨｚ］以下の周波数ｆにおいて定在波が形成される。この場合、周波数ｆが１０［ＧＨｚ］以下で同相除去比ＣＭＲＲ［ｄＢ］が比較的に高い光変調器駆動回路１００では、同相ノイズを十分に低減できる。なお、図１１Ａおよび図１１Ｂに示す結果は、光変調器駆動回路１００が図１０に示す差動増幅回路Ａｍｐを一個以上含む場合にも同様に得られ得る。
【００５７】
図１２は、周波数f［ＧＨｚ］の同相信号が差動入力端子に入力された場合に、図１０の差動増幅回路Ａｍｐの電流源Ｉｓにおいて生じる電流信号の位相変化の値Δα［°］の周波数特性を示した図である。図１２に示す結果は、シミュレーション結果である。図１２に示す結果は、差動増幅回路Ａｍｐが８個の場合に得られた結果である。図１２に示す結果を得たシミュレーションにおいて、遅延線路Ｚａｄｄは、５０［Ω］の特性インピーダンスと４［ｐｓ］の遅延時間とを有していた。図１２において、横軸は同相入力信号の周波数f［ＧＨｚ］を表し、縦軸は電流源Ｉｓにおいて生じる差動電流信号の位相変化の値Δα［°］を表している。曲線Ｇ６ａは、図２および図５に示す比較例の構成によって得られた結果であり、曲線Ｇ６ｂは、遅延線路Ｚａｄｄを備えた図８の光変調器駆動回路１００および図１０の差動増幅回路Ａｍｐによって得られた結果に相当する。
【００５８】
図１２を参照すれば、４０［ＧＨｚ］程度の周波数ｆの場合に、位相変化の値Δα［°］が１００［°］程度となっている。この１００［°］程度の位相変化の値α［°］は遅延時間に換算すれば、７［ｐｓ］程度である。なお、遅延線路Ｚａｄｄの遅延時間が４［ｐｓ］であるので、理論上、遅延線路Ｚａｄｄを往復することにより８［ｐｓ］程度の遅延時間が生じ得ると考えられるが、周波数ｆ［ＧＨｚ］が概ね４０［ＧＨｚ］以上の場合に遅延線路Ｚａｄｄと電流源ＩｓのトランジスタＴｒ７のコレクタとの間にはインピーダンス不整合が生じ、このインピーダンス不整合によって遅延線路Ｚａｄｄによる実際の遅延時間（７［ｐｓ］程度）が理論値（８［ｐｓ］程度）よりも短くなる。
【００５９】
図１３は、光変調器駆動回路から出力される出力信号の同相成分が低減されることを説明するための数式群２である。図１３に示す式（２−１）、式（２−２）、および、式（２−３）は、光変調器駆動回路が８個の差動増幅回路Ａｍｐを備える場合に対応している。図１３に示すＩＯＵＴは、光変調器駆動回路から出力される出力信号の同相成分であり、式（２−１）に示される。Ｉ１〜Ｉ８は、８個の（セル増幅回路）差動増幅回路Ａｍｐのそれぞれから出力される同相信号の振幅を表している。ｊは、虚数を表している。ｔは、時間を表している。ωは、角周波数であり、ω＝２π×ｆである。ｆは、８個の差動増幅回路Ａｍｐのそれぞれに入力される信号の周波数を表している。ｔｄ１〜ｔｄ８は、８個の差動増幅回路Ａｍｐのそれぞれから出力される信号の相対的な遅延時間差を表しており、この遅延時間差は、遅延線路Ｚａｄｄによって生成される。
【００６０】
光変調器駆動回路が位相整合されている場合（例えば、光変調器駆動回路が備える８個の差動増幅回路Ａｍｐの全てにおいて遅延線路Ｚａｄｄが設けられてない場合、すなわち、８個の差動増幅回路が全て上述の第２の差動増幅回路である場合）、ｔｄ１〜ｔｄ８は、全て０となる。この場合、Ｉａ＝Ｉ１＋Ｉ２＋・・＋Ｉ８とすると、ＩＯＵＴは式（２−２）に示される。
【００６１】
また、実施形態に係る図８の光変調器駆動回路１００のように光変調器駆動回路の８個の差動増幅回路Ａｍｐのうち、半数の４個の差動増幅回路Ａｍｐのそれぞれには同一の遅延時間（ｔｄ）を有する遅延線路Ｚａｄｄが設けられており、残りの半数の４個の差動増幅回路Ａｍｐの全てには遅延線路Ｚａｄｄが設けられていない場合であって、すなわち、４個が上述の第１の差動増幅回路で残りの４個が上述の第２の差動増幅回路である場合、Ｉ１〜Ｉ８が全て等しいとすると、ＩＯＵＴは式（２−３）に示される。
【００６２】
図１４は、入力信号の周波数ｆ［ＧＨｚ］と光変調器駆動回路の出力信号の同相成分の振幅との相関を示す図である。図１４において、横軸は入力信号の周波数f［ＧＨｚ］を表し、縦軸は、ＩＯＵＴの絶対値（｜ＩＯＵＴ｜）をＩＯＵＴの周波数ｆ＝０[ＧＨｚ]の直流におけるスカラー値（Ｉ０）で規格化した値［ｄＢ］を表している。式（２−２）に示すＩＯＵＴは、図１４の曲線Ｇ７ａに示される。また、式（２−３）は、図８に示す実施形態に係る光変調器駆動回路１００に対応しており、特にｔｄ＝７［ｐｓ］の場合に、図１４の曲線Ｇ７ｂに示される。曲線Ｇ７ｂを参照すれば、ｔｄ＝７［ｐｓ］の場合に、遅延線路Ｚａｄｄによる遅延時間差による同相信号の低下は、周波数ｆ［ＧＨｚ］が４０［ＧＨｚ］程度において３．８［ｄＢ］程度となっている。従って、式（２−３）に対応する構成（実施形態に係る光変調器駆動回路１００）の場合、すなわち、光変調器駆動回路の複数の差動増幅回路Ａｍｐにおいて遅延線路Ｚａｄｄが設けられた第１の差動増幅回路の個数と遅延線路Ｚａｄｄが設けられていない第２の差動増幅回路の個数との差の絶対値が０または１である場合には、同相除去比ＣＭＲＲ［ｄＢ］が改善され得る。なお、式（２−３）において、各同相成分に相当する項を入れ替えても数式としては加法を行うため同じ結果を得ることができる。すなわち、総数８個の差動増幅回路について、どの位置の差動増幅回路を第１の差動増幅回路とし、どの位置の差動増幅回路を第２の増幅回路とするか、任意に選んでも良い。例えば、差動入力端子Ｄｉｎ、Ｄｉｎｂから差動出力端子Ｄｏｕｔ、Ｄｏｕｔｂに向かって、第１の差動増幅回路を４個並べてから第２の差動増幅回路を４個並べても良く、第１の差動増幅回路と第２の差動増幅回路とを交互に１個ずつ配置しても良い。
【００６３】
図１５Ａおよび図１５Ｂに、図８の光変調器駆動回路１００の周波数特性（Ａｃ，ＣＭＲＲ）のシミュレーションの結果を示す。図１５Ａおよび図１５Ｂに示す結果は、差動増幅回路Ａｍｐの総数が８個の場合に得られた結果である。図１５Ａは、光変調器駆動回路１００によって得られる同相利得Ａｃ［ｄＢ］の周波数特性を示す図である。図１５Ａにおいて、横軸は入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は出力信号の同相利得Ａｃ［ｄＢ］を表している。
図１５Ａに示す結果は、遅延線路Ｚａｄｄが５０［Ω］の特性インピーダンスと４［ｐｓ］の遅延時間とを有しており、且つ、抵抗Ｒ８が５０［Ω］の抵抗値を有する場合に得られた結果である。図１５Ｂは、光変調器駆動回路の同相除去比ＣＭＲＲ［ｄＢ］の周波数特性を示す図である。図１５Ｂにおいて、横軸は入力信号の周波数ｆ［ＧＨｚ］を表し、縦軸は図１５Ａに示す結果によって得られる同相除去比ＣＭＲＲ［ｄＢ］を表している。
【００６４】
曲線Ｇ８ａは、図２および図５に示す比較例の構成によって得られた結果であり、曲線Ｇ８ｂは、図８の光変調器駆動回路１００によって得られた結果である。曲線Ｇ８ａに示す結果は、図１１Ａの曲線Ｇ４ｂに示す結果に相当している。曲線Ｇ８ｂは、光変調器駆動回路１００の総数８個の差動増幅回路Ａｍｐのうち、半数の４個の差動増幅回路Ａｍｐのそれぞれには同一の遅延時間（４［ｐｓ］程度）を有する遅延線路Ｚａｄｄが設けられており、残りの半数の４個の差動増幅回路Ａｍｐの全てには遅延線路Ｚａｄｄが設けられていない場合に得られた結果である。すなわち、第１の差動増幅回路と第２の差動増幅回路のそれぞれの個数は、４個ずつとなっている。
【００６５】
図１５Ａおよび図１５Ｂに示す結果を得たシミュレーションにおいて、差動利得Ａｄ［ｄＢ］については、図２および図５に示す比較例の構成によって得られた結果（図７Ｂの曲線Ｇ２に示す結果）と同様である。
【００６６】
曲線Ｇ９ａは、図２および図５に示す比較例の構成によって得られた結果である。具体的には、曲線Ｇ９ａは、曲線Ｇ８ａ（曲線Ｇ４ｂ）に示す結果（Ａｃ［ｄＢ］）と図７Ｂの曲線Ｇ２に示す結果（Ａｄ［ｄＢ］）とを用いて得られた同相除去比ＣＭＲＲ［ｄＢ］を表している。曲線Ｇ９ｂは、図８の光変調器駆動回路１００によって得られた結果である。具体的には、曲線Ｇ９ｂは、曲線Ｇ８ｂに示す結果（Ａｃ［ｄＢ］）と図７Ｂの曲線Ｇ２に示す結果（Ａｄ［ｄＢ］）とを用いて得られた同相除去比ＣＭＲＲ［ｄＢ］を表している。
【００６７】
図１５Ａおよび図１５Ｂを参照すれば、周波数ｆ［ＧＨｚ］が４０［ＧＨｚ］程度の場合に、同相除去比ＣＭＲＲ［ｄＢ］が２．２［ｄＢ］程度改善されている。
【００６８】
図１１Ｂおよび図１５Ｂに示すように、本発明の実施形態に係る光変調器駆動回路１００では、入力信号の周波数ｆ［ＧＨｚ］の比較的に広い範囲にわたって（特に、１０［ＧＨｚ］程度および４０［ＧＨｚ］程度において）、同相除去比ＣＭＲＲ［ｄＢ］が十分に改善され得ることが分かった。
【００６９】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【符号の説明】
【００７０】
１００…光変調器駆動回路、２…数式群、Ａｍｐ…差動増幅回路、Ｃ１…コンデンサ，Ｃ２…コンデンサ，Ｃｅ…コンデンサ、Ｃｂｃ…容量、Ｃｅｌｌ−ｉｎ…正相入力端子、Ｃｅｌｌ−ｉｎｂ…逆相入力端子、Ｃｅｌｌ−ｏｕｔ…正相出力端子、Ｃｅｌｌ−ｏｕｔｂ…逆相出力端子、ＣＴＲ…入力回路（制御電圧回路）、Ｄａ…差動入力端子、ＤＡＣ−Ｄｏｕｔ…ＤＡＣ正相出力端子、ＤＡＣ−Ｄｏｕｔｂ…ＤＡＣ逆相出力端子、Ｄｂ…差動対、Ｄｃ…エミッタフォロワ回路、Ｄｄ…差動出力端子、Ｄｉｎ，Ｄｉｎｂ…入力端子、Ｄｏｕｔ，Ｄｏｕｔｂ…出力端子、Ｇ１，Ｇ２，Ｇ３，Ｇ４ａ，Ｇ４ｂ，Ｇ５ａ，Ｇ５ｂ，Ｇ６ａ，Ｇ６ｂ，Ｇ７ａ，Ｇ７ｂ，Ｇ８ａ，Ｇ８ｂ，Ｇ９ａ，Ｇ９ｂ…曲線、Ｉｓ…電流源、Ｌｉｎ１，Ｌｉｎ２，Ｌｉｎ３，Ｌｉｎ４，Ｌｉｎｂ１，Ｌｉｎｂ２，Ｌｉｎｂ３，Ｌｉｎｂ４…入力側伝送線路、Ｌｏｕｔ０，Ｌｏｕｔ１，Ｌｏｕｔ２，Ｌｏｕｔ３，Ｌｏｕｔｂ０，Ｌｏｕｔｂ１，Ｌｏｕｔｂ２，Ｌｏｕｔｂ３…出力側伝送線路、Ｐ１…接続点、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９ａ，Ｒ９ｂ…抵抗、Ｒｅ１，Ｒｅ２，Ｒｅ３，Ｒｅ４…終端抵抗、Ｓｅ１，Ｓｅ２…同相信号、Ｔｒ１１，Ｔｒ１２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７…トランジスタ、Ｖｃｏｎ，Ｖｃｏｎ１…端子、Ｚａｄｄ…遅延線路、Ｚｃ２…インピーダンス。
【図１】
2018121217.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2018121217.tif 000009
【図７Ｂ】
2018121217.tif 000010
【図７Ｃ】
2018121217.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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