(57)【要約】【課題】回路面積を低減しつつ、放電特性を向上させる。【解決手段】一実施形態の放電回路は、互いに異なる極性を有する第１及び第２トランジスタ、並びに第３及び第４トランジスタと、第１及び第２電源とを備える。第１電流源は、第３トランジスタの第１端と接続された第１端と第１電圧が供給される第２端とを含む。第２電流源は、第４トランジスタの第１端と接続された第１端と第１電圧が供給される第２端とを含む。第１トランジスタの第１端は、第１電圧より高い第２電圧が供給される。第２トランジスタの第１端は、第１トランジスタの第１端と切り離される。第１トランジスタのゲート及び第２端、第２トランジスタのゲート、並びに第３トランジスタの第２端は、互いに接続される。第２トランジスタの第２端、第３トランジスタのゲート、並びに第４トランジスタの第２端及びゲートは、互いに接続される。【選択図】図６
2018121243.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタと異なる極性を有する第３トランジスタ及び第４トランジスタと、
前記第３トランジスタの第１端と電気的に接続された第１端と、第１電圧が供給される第２端とを含む第１電流源と、
前記第４トランジスタの第１端と電気的に接続された第１端と、前記第１電圧が供給される第２端とを含む第２電流源と、
を備えた放電回路であって、
前記第１トランジスタの第１端は、前記第１電圧より高い第２電圧が供給され、
前記第２トランジスタの第１端は、前記第１トランジスタの第１端と電気的に切り離され、
前記第１トランジスタのゲート及び第２端、前記第２トランジスタのゲート、並びに前記第３トランジスタの第２端は、互いに電気的に接続され、
前記第２トランジスタの第２端、前記第３トランジスタのゲート、並びに前記第４トランジスタの第２端及びゲートは、互いに電気的に接続される、
放電回路。
【請求項２】
前記第２電流源に流れる電流は、前記第１電流源に流れる電流より大きい、請求項１記載の放電回路。
【請求項３】
前記第２トランジスタのサイズは、前記第１トランジスタのサイズと異なり、
前記第４トランジスタのサイズは、前記第３トランジスタのサイズと異なる、
請求項２記載の放電回路。
【請求項４】
前記第１トランジスタのサイズに対する前記第２トランジスタのサイズの割合、及び前記第３トランジスタのサイズに対する前記第４トランジスタのサイズの割合は、前記第１電流源に流れる電流に対する前記第２電流源に流れる電流に等しい、請求項２記載の放電回路。
請求項３記載の放電回路。
【請求項５】
前記第１トランジスタのゲートに電気的に接続された第１端と、前記第１電流源の第１端に電気的に接続された第２端と、を含む第５トランジスタと、
前記第１電流源の第２端及び前記第２電流源の第２端に電気的に接続された第１端と、前記第１電圧が供給される第２端と、を含む第６トランジスタと、
を更に備え、
前記第１電流源及び前記第２電流源は、前記第６トランジスタを介して前記第１電圧が供給される、
請求項１記載の放電回路。
【請求項６】
前記第２トランジスタは、各々が互いに並列に接続された複数のトランジスタを含む、請求項１記載の放電回路。
【請求項７】
前記第４トランジスタは、各々が互いに並列に接続された複数のトランジスタと等価なトランジスタを含む、請求項１記載の放電回路。
【請求項８】
前記第３トランジスタの第１端と、前記第４トランジスタの第１端とは、互いに電気的に接続された、請求項１記載の放電回路。
【請求項９】
請求項１記載の放電回路と、
前記第２トランジスタの第１端と電気的に接続された電源から電圧を供給されるロウデコーダと、
を備えた半導体記憶装置。
【請求項１０】
前記電源は、前記第２電圧より高い第３電圧を供給する第１電源と、前記第３電圧より低い第４電圧を供給する第２電源と、を含む、請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、放電回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリに用いられる放電回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１０２０８６号公報
【特許文献２】特開２０１３−２０１６５８号公報
【特許文献３】米国特許第５６５４６４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路面積を低減しつつ、放電特性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の放電回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１電流源と、第２電流源と、を備える。上記第３トランジスタ及び上記第４トランジスタは、上記第１トランジスタ及び上記第２トランジスタと異なる極性を有する。上記第１電流源は、上記第３トランジスタの第１端と電気的に接続された第１端と、第１電圧が供給される第２端とを含む。上記第２電流源は、上記第４トランジスタの第１端と電気的に接続された第１端と、上記第１電圧が供給される第２端とを含む。上記第１トランジスタの第１端は、上記第１電圧より高い第２電圧が供給される。上記第２トランジスタの第１端は、上記第１トランジスタの第１端と電気的に切り離される。上記第１トランジスタのゲート及び第２端、上記第２トランジスタのゲート、並びに上記第３トランジスタの第２端は、互いに電気的に接続される。上記第２トランジスタの第２端、上記第３トランジスタのゲート、並びに上記第４トランジスタの第２端及びゲートは、互いに電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る半導体記憶装置のロウデコーダの構成を説明するための回路図。
【図５】第１実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図６】第１実施形態に係る半導体記憶装置の放電回路の構成を説明するための回路図。
【図７】第１実施形態に係る半導体記憶装置の放電回路に入力される信号を説明するための回路図。
【図８】第１実施形態に係る半導体記憶装置の放電動作を説明するためのタイミングチャート。
【図９】第１実施形態に係る半導体記憶装置の放電動作を説明するためのタイミングチャート。
【図１０】第１実施形態の変形例に係る半導体記憶装置の放電回路の構成を説明するための回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置の構成例について、図１を用いて説明する。
【００１１】
図１に示すように、半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプモジュール１９を備えている。
【００１２】
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ１１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００１３】
入出力回路１２は、外部のコントローラ（図示せず）と信号Ｉ／Ｏ＜７：０＞（Ｉ／Ｏ０〜Ｉ／Ｏ７）を送受信する。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置１０と外部のコントローラとの間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データは、例えば、書込みデータ及び読出しデータを含む。入出力回路１２は、信号Ｉ／Ｏ内のコマンド及びアドレスをレジスタ１４に転送する。入出力回路１２は、書き込みデータ及び読み出しデータをセンスアンプモジュール１９と送受信する。
【００１４】
ロジック制御回路１３は、外部のコントローラから信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１３は、信号／ＲＢを外部のコントローラに転送して半導体記憶装置１０の状態を外部に通知する。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置１０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置１０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置１０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置１０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置１０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１０に指示する。信号／ＲＢは、半導体記憶装置１０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
【００１５】
レジスタ１４は、コマンド及びアドレスを保持する。レジスタ１４は、アドレスをロウデコーダ１８及びセンスアンプモジュール１９に転送すると共に、コマンドをシーケンサ１５に転送する。
【００１６】
シーケンサ１５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置１０の全体を制御する。
【００１７】
電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をドライバセット１７に供給する。
【００１８】
ドライバセット１７は、複数のドライバを含み、レジスタ１４からのアドレスに基づいて、電圧生成回路１６からの種々の電圧をロウデコーダ１８及びセンスアンプモジュール１９に供給する。ドライバセット１７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ１８に種々の電圧を供給する。
【００１９】
ロウデコーダ１８は、レジスタ１４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ１８を介してドライバセット１７からの電圧が転送される。
【００２０】
センスアンプモジュール１９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路１２に転送する。センスアンプモジュール１９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール１９は、レジスタ１４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００２１】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図２を用いて説明する。
【００２２】
図２に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合（すなわち、電気的に接続される場合）も含む。
【００２３】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００２４】
また、メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００２５】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００２６】
前述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このように一括して書込まれる単位を「ページ」と言う。
【００２７】
次に、メモリセルアレイ１１の断面構造について図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図３は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵに関する部分を示している。具体的には、図３は、２つのストリングユニットＳＵのそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図３に示される構成が、Ｘ方向に複数配列されており、例えばＸ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【００２８】
半導体記憶装置１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００２９】
半導体基板２０の上部には、ｐ型ウェル領域２０ｐが設けられる。ｐ型ウェル領域２０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域２０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層２１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２２、及び選択ゲート線ＳＧＤとして機能する配線層２３が、順次積層される。配線層２１及び２３は、複数層積層されていてもよい。積層された配線層２１〜２３間には、図示せぬ絶縁膜が設けられる。
【００３０】
配線層２１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層２２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層２３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
【００３１】
メモリホールＭＨは、配線層２３、２２、２１を通過してｐ型ウェル領域２０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜２４、電荷蓄積層（絶縁膜）２５、及びトンネル酸化膜２６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）２７が埋め込まれる。半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端上には、ビット線ＢＬとして機能する配線層２８が設けられる。
【００３２】
以上のように、ｐ型ウェル領域２０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００３３】
ｐ型ウェル領域２０ｐの上部には、ｎ＋型不純物拡散領域２９及びｐ＋型不純物拡散領域３０が設けられる。ｎ＋型不純物拡散領域２９の上面上には、コンタクトプラグ３１が設けられる。コンタクトプラグ３１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が設けられる。ｐ＋型不純物拡散領域３０の上面上にはコンタクトプラグ３３が設けられる。コンタクトプラグ３３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層３４が設けられる。
【００３４】
なお、メモリセルアレイ１１の構成については、その他の構成であってもよい。メモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３５】
１．１．３  ロウデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダの構成について、図４を用いて説明する。
【００３６】
図４に示すように、ロウデコーダ１８は、複数のブロックデコーダ１８１（１８１ａ、１８１ｂ、…）及び複数の転送スイッチ群１８２（１８２ａ、１８２ｂ、…）を備えている。転送スイッチ群１８２は、トランジスタＴＴ０〜ＴＴ１２、ＵＤＴ０〜ＵＤＴ３、及びＵＳＴを含む。
【００３７】
１つのブロックデコーダ１８１及び１つの転送スイッチ群１８２は、１つのブロックＢＬＫに割当てられる。図４の例では、ブロックデコーダ１８１ａ及び転送スイッチ群１８２ａは、ブロックＢＬＫ０に割当てられ、ブロックデコーダ１８１ｂ及び転送スイッチ群１８２ｂは、ブロックＢＬＫ１に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックＢＬＫを選択ブロックＢＬＫと称する。
【００３８】
ブロックデコーダ１８１は、データの書込み、読出し、及び消去時において、レジスタ１４から受信したブロックアドレス信号をデコードする。ブロックデコーダ１８１は、デコードの結果、当該ブロックデコーダ１８１に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、“Ｈ”レベルの信号ＢＬＫＳＥＬ及び“Ｌ”レベルのＲＤＥＣＡＤｎを出力する。また、ブロックデコーダ１８１は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、“Ｌ”レベルの信号ＢＬＫＳＥＬ及び“Ｈ”レベルのＲＤＥＣＡＤｎを出力する。信号ＢＬＫＳＥＬは、トランジスタＴＴ０〜ＴＴ１２を、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする電圧である。信号ＲＤＥＣＡＤｎは、トランジスタＵＤＴ０〜ＵＤＴ３及びＵＳＴを、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする電圧である。
【００３９】
トランジスタＴＴ０〜ＴＴ７はそれぞれ、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に電圧を転送するためのものである。トランジスタＴＴ０〜ＴＴ７はそれぞれ、第１端が対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ８に接続され、第２端が信号線ＣＧ０〜ＣＧ７に接続され、ゲートが信号線ＢＬＫＳＥＬに共通に接続される。
【００４０】
トランジスタＴＴ８〜ＴＴ１１及びＵＤＴ０〜ＵＤＴ３はそれぞれ、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に電圧を転送するためのものである。トランジスタＴＴ８〜ＴＴ１１はそれぞれ、第１端が対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、第２端が信号線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、ゲートが信号線ＢＬＫＳＥＬに共通に接続される。また、トランジスタＵＤＴ０〜ＵＤＴ３はそれぞれ、第１端が対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、第２端が電圧ＶＳＳに接地され、ゲートが信号線ＲＤＥＣＡＤｎに共通に接続される。
【００４１】
トランジスタＴＴ１２及びＵＳＴは、選択ブロックＢＬＫの選択ゲート線ＳＧＳに電圧を転送するためのものである。トランジスタＴＴ１２は、第１端が対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続され、第２端が信号線ＳＧＳＬに接続され、ゲートが信号線ＢＬＫＳＥＬに接続される。また、トランジスタＵＳＴは、第１端が対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続され、第２端が電圧ＶＳＳに接地され、ゲートが信号線ＲＤＥＣＡＤｎに接続される。
【００４２】
したがって、例えば、選択ブロックＢＬＫに対応する転送スイッチ群１８２では、トランジスタＴＴ０〜ＴＴ１２はオン状態となり、トランジスタＵＧＴ０〜ＵＧＴ３及びＵＳＴはオフ状態となる。これにより、ワード線ＷＬ０〜ＷＬ７はそれぞれ信号線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ信号線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは信号線ＳＧＳＬに接続される。
【００４３】
他方、非選択ブロックＢＬＫに対応する転送スイッチ群１８２では、トランジスタＴＴ０〜ＴＴ１２はオフ状態となり、トランジスタＵＧＴ０〜ＵＧＴ３及びＵＳＴはオン状態となる。これにより、ワード線ＷＬは信号線ＣＧから分離され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、信号線ＳＧＤＬ及びＳＧＳＬから分離される。
【００４４】
ドライバセット１７は、レジスタ１４から受信したアドレスに従って、信号線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。信号線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット１７から供給された各種電圧を、転送スイッチ群１８２ａ、１８２ｂ、…の各々に対して転送する。つまり、ドライバセット１７から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群１８２内のトランジスタＴＴ０〜ＴＴ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
【００４５】
１．１．４  ブロックデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のブロックデコーダの構成について、図５を用いて説明する。
【００４６】
図５に示すように、ブロックデコーダ１８１は、論理回路ＬＣと、論理積回路ＡＮＤと、インバータＮＶ１と、レベルシフタＬＳと、バッドブロックラッチ１８３と、トランジスタＳＷＴと、レギュレータ回路１８４と、放電回路１８５と、を備えている。
【００４７】
論理回路ＬＣは、レジスタ１４から入力されたブロックアドレス信号ＢＬＫＡＤＤに基づき、出力信号を出力する。論理回路ＬＣは、ブロックアドレス信号ＢＬＫＡＤＤがヒットするブロックデコーダ１８１においては、全ての出力信号が“Ｈ”レベルとなり、ヒットしないブロックデコーダ１８１においては、いずれかの出力信号が“Ｌ”レベルとなる。
【００４８】
バッドブロックラッチ１８３は、対応するブロックＢＬＫが正常か否かに関する情報を保持し、当該情報に基づく出力信号を出力する。例えば、バッドブロックラッチ１８３は、対応するブロックＢＬＫが正常である場合、論理積回路ＡＮＤに対して、“Ｈ”レベルの出力信号を出力し、異常である場合、“Ｌ”レベルの出力信号を出力する。
【００４９】
論理積回路ＡＮＤは、論理回路ＬＣ及びバッドブロックラッチ１８３の出力信号の論理積結果を信号ＲＤＥＣＡＤとしてインバータＮＶ及びレベルシフタＬＳに出力する。つまり、ブロックアドレス信号ＢＬＫＡＤＤがヒットし、かつ対応するブロックＢＬＫが正常であると判定されたブロックデコーダ１８１においては“Ｈ”レベルの信号ＲＤＥＣＡＤが出力される。また、ブロックアドレス信号ＢＬＫＡＤＤがヒットしない、又は対応するブロックＢＬＫが異常であると判定されたブロックデコーダ１８１においては“Ｌ”レベルの信号ＲＤＥＣＡＤが出力される。
【００５０】
インバータＮＶ１は、論理積回路ＡＮＤから出力される信号ＲＤＥＣＡＤを反転させる。インバータＮＶ１は、反転の結果、信号ＲＤＥＣＡＤｎを出力する。
【００５１】
レベルシフタＬＳは、昇圧電圧（例えば３０Ｖ）を目標電圧として、信号ＲＤＥＣＡＤの電圧値を適切な電圧値に昇圧する。レベルシフタＬＳは、昇圧の結果、信号ＢＬＫＳＥＬを出力する。具体的には、レベルシフタＬＳは、“Ｈ”レベルの信号ＲＤＥＣＡＤが入力された場合、昇圧電圧まで昇圧された“Ｈ”レベルの信号ＢＬＫＳＥＬを出力し、“Ｌ”レベルが入力された場合、“Ｌ”レベルの信号ＢＬＫＳＥＬを出力する。
【００５２】
以上の構成により、ブロックデコーダ１８１は、互いに異なる論理レベルを有する信号ＢＬＫＳＥＬ及びＲＤＥＣＡＤｎを転送スイッチ群１８２に対して出力する。
【００５３】
なお、論理積回路ＡＮＤ、バッドブロックラッチ１８３、及びインバータＮＶ１は、例えば、ノードＶＲＤを介して供給される電圧によって駆動される。ノードＶＲＤに供給される電圧は、トランジスタＳＷＴ、レギュレータ回路１８４、及び放電回路１８５によって制御される。
【００５４】
レギュレータ回路１８４は、例えば、ノードＶＲＤを介して論理回路ＡＮＤ、バッドブロックラッチ１８３、及びインバータＮＶ１に電圧を供給するための回路である。レギュレータ回路１８４は、“Ｈ”レベルの信号ＶＲＤＥＮが入力される場合、アクティブ状態となり、“Ｌ”レベルの信号ＶＲＤＥＮが入力される場合、ノンアクティブ状態となる。レギュレータ回路１８４は、アクティブ状態において、ノードＶＲＤに電圧Ｖ＿ＲＤを供給し、ノンアクティブ状態において、ノードＶＲＤを電圧Ｖ＿ＲＤに保ったままハイインピーダンス状態にする。電圧Ｖ＿ＲＤは、論理積回路ＡＮＤ、バッドブロックラッチ１８３、及びインバータＮＶ１を駆動可能な電圧であり、例えば、３．０Ｖである。電圧Ｖ＿ＲＤは、例えば、メモリセルトランジスタＭＴへのデータの書込み、読出し、及び消去といった各種動作においてブロックデコーダ１８１を駆動させる期間（以下の説明では、「アクティブ期間」とも言う。）に、ブロックデコーダ１８１に供給される。
【００５５】
トランジスタＳＷＴは、第１端に電圧ＶＲＳＴが供給され、第２端がノードＶＲＤに接続され、ゲートが信号線ＳＷに接続される。トランジスタＳＷＴは、信号線ＳＷに“Ｈ”レベルが入力されることによってオン状態となり、ノードＶＲＤに電圧ＶＲＳＴを供給する。また、トランジスタＳＷＴは、“Ｌ”レベルが入力されることによってオフ状態となり、ノードＶＲＤを電圧ＶＲＳＴから切り離す。電圧ＶＲＳＴは、図示しない他の回路に接続された電源電圧であり、例えば、２．５Ｖである。また、電圧ＶＲＳＴは、電圧Ｖ＿ＲＤより低く、バッドブロックラッチ１８３に保持された情報を失わない程度に論理積回路ＡＮＤ、バッドブロックラッチ１８３、及びインバータＮＶ１を駆動可能な電圧である。電圧ＶＲＳＴは、例えば、メモリセルトランジスタＭＴへのデータの書込み、読出し、及び消去といった各種動作が実行されない期間（以下の説明では、「スタンバイ期間」とも言う。）において、ブロックデコーダ１８１に供給される。
【００５６】
放電回路１８５は、ノードＶＲＤの電圧を放電させることにより、ノードＶＲＤの電圧を電圧Ｖ＿ＲＤから降下させる。また、放電回路１８５には、電圧ＶＲＳＴが供給され、ノードＶＲＤの電圧が放電によって電圧ＶＲＳＴまで降下すると、放電動作を停止させる。
【００５７】
１．１．４  放電回路の構成について
次に、第１実施形態に係る半導体記憶装置の放電回路の構成について、図６及び図７を用いて説明する。
【００５８】
図６に示すように、放電回路１８５は、信号生成回路１８６から出力される信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰ及びＤＩＳＣＨ＿ＥＮによって駆動される。放電回路１８５は、ｐチャネルの極性を有するトランジスタＴｒ１及びＴｒ２と、ｎチャネルの極性を有するトランジスタＴｒ３、Ｔｒ４、Ｔｒ５、及びＴｒ６と、定電流源ＣＳ１及びＣＳ２と、を備えている。放電回路１８５は、トランジスタＴｒ１、Ｔｒ３、及び定電流源ＣＳ１を介する左枝（left branch）の電流経路と、トランジスタＴｒ２、Ｔｒ４、及び定電流源ＣＳ２を介する右枝（right branch）の電流経路と、を含む。
【００５９】
トランジスタＴｒ１及びＴｒ２は、例えば、同一の閾値電圧を有する。トランジスタＴｒ１は、第１端及びバックゲートに電圧ＶＲＳＴが供給され、第２端及びゲートがノードＰＰに接続される。トランジスタＴｒ２は、第１端及びバックゲートがノードＶＲＤに接続され、第２端がノードＮＮに接続され、ゲートがノードＰＰに接続される。
【００６０】
トランジスタＴｒ３及びＴｒ４は、例えば、同一の閾値電圧を有する。トランジスタＴｒ３は、第１端がノードＰＰに接続され、第２端が定電流源ＣＳ１の第１端に接続され、ゲートがノードＮＮに接続される。トランジスタＴｒ４は、第１端及びゲートがノードＮＮに接続され、第２端が定電流源ＣＳ２の第１端に接続される。
【００６１】
なお、トランジスタＴｒ１〜Ｔｒ４は、互いに異なるサイズを有していてもよいが、トランジスタＴｒ１及びＴｒ２のサイズ比は、トランジスタＴｒ３及びＴｒ４のサイズ比と一致していることが望ましい。なお、トランジスタのサイズとは、例えば、ゲート長Ｌに対するゲート幅Ｗの割合（Ｗ／Ｌ）である。２つのトランジスタのサイズ比とは、一方のトランジスタのサイズに対する他方のトランジスタのサイズの割合である。
【００６２】
トランジスタＴｒ５は、第１端がノードＰＰに接続され、第２端が定電流源ＣＳ１の第１端に接続され、ゲートに信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰが入力される。トランジスタＴｒ５は、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰによってオン状態となり、“Ｌ”レベルの信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰによってオフ状態となる。
【００６３】
トランジスタＴｒ６は、第１端がノードＮ１に接続され、第２端が電圧ＶＳＳ（例えば０Ｖ）に接地され、ゲートに信号ＤＩＳＣＨ＿ＥＮが接続される。トランジスタＴｒ６は、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＥＮによってオン状態となり、“Ｌ”レベルの信号ＤＩＳＣＨ＿ＥＮによってオフ状態となる。
【００６４】
定電流源ＣＳ１及びＣＳ２は、例えば、各々のゲートが共通に接続されたトランジスタによって構成される。定電流源ＣＳ１及びＣＳ２にはそれぞれ、電流Ｉｒｅｆ及びＩｄｉｓが流れる。定電流源ＣＳ１及びＣＳ２は、第１端と第２端とに供給される電圧差が十分に大きい場合、一定の電流値が流れるように構成される。以下の説明では、電流Ｉｒｅｆ及びＩｄｉｓに当該一定の電流値が流れる場合の値をそれぞれ、電流値Ｉｃ１及びＩｃ２と表記する。
【００６５】
なお、電流値Ｉｃ２は、例えば、電流値Ｉｃ１より大きい。電流値Ｉｃ１に対する電流値Ｉｃ２の割合（Ｎ＝Ｉｃ２／Ｉｃ１）は、トランジスタＴｒ１のサイズに対するトランジスタＴｒ２のサイズの割合、及びトランジスタＴｒ３のサイズに対するトランジスタＴｒ４のサイズの割合と一致していることが望ましい。以下の説明では、左枝の電流経路上に設けられた素子のサイズと、右枝の電流経路上に設けられた当該素子に対応する素子のサイズとの割合が、概ね一致している状態を、サイズのマッチングが取れている、とも言う。トランジスタＴｒ１〜Ｔｒ４及び定電流源ＣＳ１、ＣＳ２のサイズを適切な値に設定しつつ、サイズのマッチングを取ることにより、後述する放電動作の所望の期間において、ノードＶＲＤの電圧の放電パターンを線形にすることができる。
【００６６】
信号生成回路１８６は、信号ＶＲＤＥＮが入力され、信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰ及びＤＩＳＣＨ＿ＥＮが出力される。
【００６７】
図７に示すように、信号生成回路１８６は、インバータＮＶ２と、遅延回路ＤＥＬ１及びＤＥＬ２と、否定論理和回路ＮＯＲ１及びＮＯＲ２と、を備えている。
【００６８】
インバータＮＶ２は、信号ＶＲＤＥＮが入力され、信号ＶＲＤＥＮを反転させた信号ＶＲＤＥＮｎを出力する。遅延回路ＤＥＬ１は、信号ＶＲＤＥＮｎが入力され、信号ＶＲＤＥＮｎを第１遅延期間（例えば２０ｎｓ）だけ遅延させた信号ＶＲＤＥＮｎｄを出力する。否定論理和回路ＮＯＲ１は、信号ＶＲＤＥＮ及びＶＲＤＥＮｎｄが入力され、当該信号ＶＲＤＥＮ及びＶＲＤＥＮｎｄの否定論理和演算の結果を信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰとして出力する。すなわち、信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰは、第１遅延期間の幅を有するパルス信号が生成される。信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰによるパルスは、放電回路１８５による放電動作のトリガとして機能する。
【００６９】
遅延回路ＤＥＬ２は、信号ＶＲＤＥＮｎｄが入力され、信号ＶＲＤＥＮｎｄを第１遅延期間より長い第２遅延期間（例えば５００ｎｓ）だけ遅延させた信号ＶＲＤＥＮｎｄ２を出力する。否定論理和回路ＮＯＲ２は、信号ＶＲＤＥＮ及びＶＲＤＥＮｎｄ２が入力され、当該信号ＶＲＤＥＮ及びＶＲＤＥＮｎｄ２の否定論理和演算の結果を信号ＤＩＳＣＨ＿ＥＮとして出力する。すなわち、信号ＤＩＳＣＨ＿ＥＮは、第２遅延期間の幅を有するパルス信号が生成される。また、信号ＤＩＳＣＨ＿ＥＮのパルスは、信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰのパルスと同時に立ちあがり、放電回路１８５による放電動作の動作可能期間を規定する。
【００７０】
１．２  放電動作について
次に、第１実施形態に係る半導体記憶装置の放電動作の例について、図８及び図９を用いて説明する。なお、以下の説明では、放電回路１８５内の左枝と右枝との間のサイズのマッチングはとれているものとする。
【００７１】
まず、図８を用いて、信号生成回路１８６の動作について説明する。図８に示すように、時刻Ｔ０から時刻Ｔ１０までの期間が第１遅延期間、時刻Ｔ１０から時刻Ｔ２０までの期間が第２遅延期間に相当する。そして、時刻Ｔ０から時刻Ｔ２０までの期間が放電動作期間に相当する。また、時刻Ｔ０以前は、アクティブ期間に対応し、時刻Ｔ０以降は、スタンバイ期間に対応する。
【００７２】
時刻Ｔ０に至るまで、インバータＮＶ２、否定論理和回路ＮＯＲ１及びＮＯＲ２には、“Ｈ”レベルの信号ＶＲＤＥＮが入力されている。これに伴い、インバータＮＶ２、遅延回路ＤＥＬ１、遅延回路ＤＥＬ２、否定論理和回路ＮＯＲ１、及び否定論理和回路ＮＯＲ２はそれぞれ、“Ｌ”レベルの信号ＶＲＤＥＮｎ、ＶＲＤＥＮｎｄ、ＶＲＤＥＮｎｄ２、ＤＩＳＣＨ＿ＳＴＡＲＴＵＰ、及びＤＩＳＣＨ＿ＥＮを出力している。
【００７３】
時刻Ｔ０において、インバータＮＶ２、否定論理和回路ＮＯＲ１及びＮＯＲ２には、“Ｌ”レベルの信号ＶＲＤＥＮが入力される。これに伴い、インバータＮＶ２は、“Ｈ”レベルの信号ＶＲＤＥＮｎを遅延回路ＤＥＬ１に出力する。遅延回路ＤＥＬ１は、時刻Ｔ１０に至るまで“Ｌ”レベルの信号ＶＲＤＥＮｎｄを否定論理和回路ＮＯＲ１及び遅延回路ＤＥＬ２に出力し続けるため、否定論理和回路ＮＯＲ１は、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰを出力する。また、遅延回路ＤＥＬ２は、引き続き“Ｌ”レベルの信号ＶＲＤＥＮｎｄ２を否定論理和回路ＮＯＲ２に出力するため、否定論理和回路ＮＯＲ２は、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＥＮを出力する。
【００７４】
時刻Ｔ１０において、遅延回路ＤＥＬ１は、“Ｈ”レベルの信号ＶＲＤＥＮｎｄを否定論理和回路ＮＯＲ１及び遅延回路ＤＥＬ２に出力する。これに伴い、否定論理和回路ＮＯＲ１は、“Ｌ”レベルの信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰを出力する。遅延回路ＤＥＬ２は、時刻Ｔ２０に至るまで“Ｌ”レベルの信号ＶＲＤＥＮｎｄ２を否定論理和回路ＮＯＲ２に出力し続けるため、否定論理和回路ＮＯＲ２は、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＥＮを出力する。
【００７５】
時刻Ｔ２０において、遅延回路ＤＥＬ２は、“Ｈ”レベルの信号ＶＲＤＥＮｎｄ２を否定論理和回路ＮＯＲ２に出力する。これに伴い、否定論理和回路ＮＯＲ２は、“Ｌ”レベルの信号ＤＩＳＣＨ＿ＥＮを出力する。
【００７６】
次に、図９を用いて、放電回路１８５の動作について説明する。図９における時刻Ｔ０から時刻Ｔ２０の期間は、図８における時刻Ｔ０から時刻Ｔ２０の放電動作期間に対応する。放電動作期間は、例えば、３つの期間（Ｉ）〜（ＩＩＩ）に分類される。期間（Ｉ）は、時刻Ｔ０から時刻Ｔ１１の期間、期間（ＩＩ）は、時刻Ｔ１１から時刻Ｔ１２の期間、期間（ＩＩＩ）は、時刻Ｔ１２から時刻Ｔ２０の期間に相当する。
【００７７】
図９に示すように、時刻Ｔ０に至るまで、信号ＤＩＳＣＨ＿ＥＮは“Ｌ”レベルであり、放電動作は開始しない。また、トランジスタＳＷＴのゲートには信号線ＳＷから“Ｌ”レベルの信号が入力されることによってトランジスタＳＷＴはオフ状態となる。これにより、時刻Ｔ０に至るまで、ノードＶＲＤには、レギュレータ回路１８４から電圧Ｖ＿ＲＤが供給される。
【００７８】
時刻Ｔ０において、信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰ及びＤＩＳＣＨ＿ＥＮが“Ｈ”レベルとなり、放電動作が開始する。すなわち、信号ＶＲＤＥＮが“Ｌ”レベルとなることにより、ノードＶＲＤは、レギュレータ回路１８４から切り離され、フローティング状態となる。また、“Ｈ”レベルの信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰ及びＤＩＳＣＨ＿ＥＮがそれぞれトランジスタＴｒ５及びＴｒ６のゲートに入力されると、トランジスタＴｒ５及びＴｒ６は、オン状態となる。これにより、ノードＰＰはトランジスタＴｒ５及びＴｒ６を介して接地電位と接続され、トランジスタＴｒ１及びＴｒ２がオン状態となる。トランジスタＴｒ２がオン状態となることにより、ノードＮＮはノードＶＲＤと接続され、トランジスタＴｒ３及びＴｒ４がオン状態となる。トランジスタＴｒ４がオン状態となることにより、ノードＶＲＤがトランジスタＴｒ２、Ｔｒ４、定電流源ＣＳ２、及びＴｒ６を介して接地電位と接続される。これにより、ノードＮＮが瞬間的に下がり、ノードＶＲＤから接地電位に向けて、右枝の電流経路を電流値Ｉｃ２の電流Ｉｄｉｓが流れる。また、トランジスタＴｒ３がオン状態となることにより、電圧ＶＲＳＴがトランジスタＴｒ１、Ｔｒ３、定電流源ＣＳ１、及びＴｒ６を介して接地電位と接続される。これにより、電圧ＶＲＳＴから接地電位に向けて、左枝の電流経路を電流値Ｉｃ１の電流Ｉｒｅｆが流れる。なお、上述の通り、時刻Ｔ１０において信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰは“Ｌ”レベルとなるが、トランジスタＴｒ１及びＴｒ３が既にオン状態となっているため、放電動作は時刻Ｔ１０における信号ＤＩＳＣＨ＿ＳＴＡＲＴＵＰの変化によって停止しない。
【００７９】
期間（Ｉ）において、ノードＶＲＤの電圧は、放電の結果、線形に低下する。これに伴い、ノードＮＮの電圧は、徐々に低下する。しかしながら、依然としてトランジスタＴｒ３及びＴｒ４はそれぞれ、電流値Ｉｃ１の電流Ｉｒｅｆ及び電流値Ｉｃ２の電流Ｉｄｉｓを流すことができる程度にオン状態となる。このため、電流Ｉｒｅｆ及びＩｄｉｓはそれぞれ、トランジスタＴｒ３及びＴｒ４に起因して変化しない。また、ノードＰＰの電圧は、電流値Ｉｃ１の電流Ｉｒｅｆ及び電流値Ｉｃ２の電流Ｉｄｉｓを流すことができる程度に、トランジスタＴｒ１及びＴｒ２をオン状態とさせる。このため、電流Ｉｒｅｆ及びＩｄｉｓはそれぞれ、トランジスタＴｒ１及びＴｒ２に起因して変化しない。このように、期間（Ｉ）では、電流Ｉｒｅｆ及びＩｄｉｓはそれぞれ、一定の電流値Ｉｃ１及びＩｃ２とる。
【００８０】
時刻Ｔ１１において、ノードＮＮの電圧低下に伴い、トランジスタＴｒ３及びＴｒ４は、電流値Ｉｃ２の電流Ｉｄｉｓを流すことができない程度にオン状態となる。すなわち、電流Ｉｒｅｆ及びＩｄｉｓは、ノードＮＮの電圧の低下に伴って、低下する。トランジスタＴｒ１の第１端には常に電圧ＶＲＳＴが供給されるため、電流Ｉｒｅｆが低下すると、ノードＰＰの電圧は上昇する。このため、トランジスタＴｒ１及びＴｒ２のゲート−ソース間電圧が低下し、電流Ｉｒｅｆ及びＩｄｉｓは更に流れにくくなる。このように、期間（ＩＩ）では、トランジスタＴｒ１〜Ｔｒ４が正帰還回路として動作し、ノードＮＮの電圧低下に伴って電流Ｉｒｅｆ及びＩｄｉｓが低下する。
【００８１】
時刻Ｔ１２において、ノードＶＲＤの電圧は、電圧ＶＲＳＴに達する。また、ノードＰＰの電圧及びノードＮＮの電圧は、互いに等しくなる。このため、トランジスタＴｒ１及びＴｒ３を介する電流経路と、トランジスタＴｒ２及びＴｒ４を介する電流経路との間の不均衡が解消し、放電が停止する。つまり、電流Ｉｒｅｆ及びＩｄｉｓの電流値がほぼ“０”となる。なお、ノードＮＮは引き続き低下し、トランジスタＴｒ３の閾値電圧ＶＴＮよりも低い電圧に達するとトランジスタＴｒ３をオフ状態とさせ、ノードＰＰをフローティング状態とさせる。また、ノードＰＰは引き続き上昇し、電圧（ＶＲＳＴ−｜ＶＴＰ｜）よりも高い電圧に達するとトランジスタＴｒ２をオフ状態とさせ、ノードＮＮをフローティング状態とさせる。電圧ＶＴＰは、トランジスタＴｒ１及びＴｒ２の閾値電圧である。
【００８２】
時刻Ｔ２０において、“Ｌ”レベルの信号ＤＩＳＣＨ＿ＥＮがそれぞれトランジスタＴｒ６のゲートに入力され、ノードＮ１が接地電位から切り離される。そして、トランジスタＳＷＴのゲートに信号線ＳＷから“Ｈ”レベルの信号が入力され、トランジスタＳＷＴがオン状態となる。これにより、ノードＶＲＤには、トランジスタＳＷＴを介して電圧ＶＲＳＴが供給される。
【００８３】
以上により、放電動作が終了する。
【００８４】
１．３  本実施形態に係る効果
第１実施形態によれば、回路面積を低減しつつ、放電特性を向上させることが出来る。本効果につき、以下説明する。
【００８５】
第１実施形態に係る放電回路は、トランジスタＴｒ１の第１端に電圧ＶＲＳＴが供給され、トランジスタＴｒ２の第１端がノードＶＲＤに接続されている。トランジスタＴｒ１のゲート及び第２端、トランジスタＴｒ２のゲート、並びにトランジスタＴｒ３の第１端がノードＰＰに接続される。これにより、ノードＶＲＤの電圧を電圧ＶＲＳＴに応じて放電することができる。
【００８６】
また、トランジスタＴｒ２の第２端、トランジスタＴｒ３のゲート、並びにトランジスタＴｒ４のゲート及び第１端がノードＮＮに接続される。ノードＮＮの電圧が低下に伴って電流Ｉｄｉｓが低下すると、当該電流Ｉｄｉｓの低下に応じて電流Ｉｒｅｆも低下する。電流Ｉｒｅｆの低下に応じて、ノードＰＰの電圧が上昇する。ノードＰＰの電圧が上昇すると、電流Ｉｄｉｓは更に低下する。このように、トランジスタＴｒ１〜Ｔｒ４が正帰還回路として動作することにより、ノードＶＲＤの電圧が減少して電圧ＶＲＳＴに達すると、ノードＮＮの電圧がノードＰＰの電圧と等しくなる。このため、ノードＶＲＤの電圧が電圧ＶＲＳＴとなった時点で、放電を自動的に停止させることができる。
【００８７】
なお、放電を所望の電圧で停止させるためのその他の手法として、デジタルリミッタを用いた手法が知られている。当該手法は、パラメタを使用するため構成が複雑となり、ひいては回路面積が増大する可能性がある。したがって、第１実施形態に係る放電回路によれば、デジタルリミッタを用いた構成より回路面積を低減させつつ、より簡易な回路構成とすることができる。
【００８８】
また、電流値Ｉｃ１を流す定電流源ＣＳ１と、電流値Ｉｃ１より大きい電流値Ｉｃ２を流す定電流源ＣＳ２を備えることにより、放電対象である右枝の電流経路に多量の電流を流すことができる。一方、左枝の電流経路に流す電流を比較的少なく抑えることができる。
【００８９】
また、トランジスタＴｒ１とトランジスタＴｒ２とのサイズ比、及びトランジスタＴｒ３とトランジスタＴｒ４とのサイズ比は、電流値Ｉｃ１と電流値Ｉｃ２との大きさの比と一致する。これにより、トランジスタＴｒ１のサイズとトランジスタＴｒ２のサイズとが互いに異なる場合、及びトランジスタＴｒ３のサイズと及びトランジスタＴｒ４のサイズとが互いに異なる場合においても、電圧Ｖ＿ＲＤから電圧ＶＲＳＴに放電するまで、ノードＶＲＤの電圧を線形に減少させることができる。一般に、非線形な放電パターンは、放電が停止する付近の期間において微小な電流が流れる期間が長く続き、これに伴い微弱に放電する期間が長く続くため、好ましくない。このため、ノードＶＲＤの電圧が非線形に放電される場合に比べ、放電に要する時間を短くすることができる。
【００９０】
また、電圧ＶＲＳＴを供給する電源に、電圧ＶＲＳＴよりも高い電圧レベルである電圧Ｖ＿ＲＤのノードＶＲＤを接続した場合、電圧ＶＲＳＴがノードＶＲＤとのカップリングの影響を受けてオーバシュートし、電圧ＶＲＳＴが供給されたその他の回路に悪影響を与える可能性がある。第１実施形態に係る半導体記憶装置は、上述の放電回路１８５を含むブロックデコーダ１８１を備えている。アクティブ期間においてはノードＶＲＤに電圧Ｖ＿ＲＤを供給し、アクティブ期間からスタンバイ期間に移行する際に、放電回路１８５を動作させてノードＶＲＤの電圧を電圧Ｖ＿ＲＤから電圧ＶＲＳＴまで放電する。そして、放電が完了した後、ノードＶＲＤに電圧ＶＲＳＴを供給する。これにより、アクティブ期間からスタンバイ期間に移行する際、電圧ＶＲＳＴを供給する電源に電圧ＶＲＳＴのノードＶＲＤを接続することができる。電圧ＶＲＳＴは、電圧ＶＲＳＴとほぼ同じ値が設定されるため、電圧ＶＲＳＴがノードＶＲＤから受ける影響を低減することができる。したがって、スタンバイ期間に移行する際に、電圧ＶＲＳＴが供給されたその他の回路に悪影響を与える影響を低減することができる。
【００９１】
２  その他
なお、第１実施形態に係る放電回路は、上述の例に限らず、種々の変形が適用可能である。例えば、第１実施形態に係る放電回路では、トランジスタＴｒ２及びＴｒ４はそれぞれ、トランジスタＴｒ１及びＴｒ３とサイズの異なる１個のトランジスタである例について説明したが、これに限られない。
【００９２】
具体的には、図１０に示すように、トランジスタＴｒ２及びＴｒ４はそれぞれ、トランジスタＴｒ１及びＴｒ３と同一のサイズを有するＮ個のトランジスタ群Ｔｒ２（Ｔｒ２−１、Ｔｒ２−２、…、及びＴｒ−Ｎ）及びＴｒ４（Ｔｒ４−１、Ｔｒ４−２、…、及びＴｒ４−Ｎ）であってもよい。
【００９３】
この場合、トランジスタ群Ｔｒ２の各々の第１端はノードＶＲＤに共通に接続され、第２端はノードＮＮに共通に接続され、ゲートはノードＰＰに共通に接続される。また、トランジスタ群Ｔｒ４の各々の第１端及びゲートは、ノードＮＮに共通に接続され、第２端は定電流源ＣＳ２の第１端に共通に接続される。
【００９４】
また、第１実施形態に係る放電回路では、第３トランジスタＴｒ３の第２端及び第４トランジスタの第２端は、異なる電圧を取り得る例を説明したが、これに限られない。具体的には、第３トランジスタＴｒ３の第２端及び第４トランジスタＴｒ４の第２端は、互いに接続されていてもよい。
【００９５】
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【００９６】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【００９７】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【００９８】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【００９９】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１００】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１０１】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１０２】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１０３】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１０４】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１０５】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１０６】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１０７】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１０８】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１０９】
また、メモリセル間にはエアギャップを形成することができる。
【０１１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、１８…ロウデコーダ、１９…センスアンプモジュール、２０…半導体基板、２１〜２３、２８、３２、３４…配線層、２４…ブロック絶縁膜、２５…電荷蓄積層、２６…トンネル酸化膜、２７…半導体ピラー、２９…ｎ＋型不純物拡散領域３０…ｐ＋型不純物拡散領域、３１、３３…コンタクトプラグ、１８１…ブロックデコーダ、１８２…転送スイッチ群、１８３…バッドブロックラッチ、１８４…レギュレータ回路、１８５…放電回路、１８６…信号生成回路。
【図１】
2018121243.tif 000003
【図２】
2018121243.tif 000004
【図３】
2018121243.tif 000005
【図４】
2018121243.tif 000006
【図５】
2018121243.tif 000007
【図６】
2018121243.tif 000008
【図７】
2018121243.tif 000009
【図８】
2018121243.tif 000010
【図９】
2018121243.tif 000011
【図１０】
2018121243.tif 000012