(57)【要約】【課題】ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜をウェットエッチングしてソース電極及びドレイン電極を形成する工程を含む電界効果型トランジスタの製造方法において、ソース電極及びドレイン電極上に形成される半導体層に亀裂や断線が生じ難くすること。【解決手段】本電界効果型トランジスタの製造方法は、ガラス基板を有する電界効果型トランジスタの製造方法であって、ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜を成膜する工程と、ウェットエッチングにより、前記金属膜からソース電極及びドレイン電極を形成すると共に、前記ソース電極及び前記ドレイン電極が形成された領域以外の前記ガラス基板に溝を形成する工程と、前記溝に埋め込み層を形成する工程と、前記ソース電極、前記ドレイン電極、及び前記埋め込み層上に半導体層を形成する工程と、を有する。【選択図】図２
2018014373.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板を有する電界効果型トランジスタの製造方法であって、
ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜を成膜する工程と、
ウェットエッチングにより、前記金属膜からソース電極及びドレイン電極を形成すると共に、前記ソース電極及び前記ドレイン電極が形成された領域以外の前記ガラス基板に溝を形成する工程と、
前記溝に埋め込み層を形成する工程と、
前記ソース電極、前記ドレイン電極、及び前記埋め込み層上に半導体層を形成する工程と、を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
前記埋め込み層を形成する工程は、少なくとも前記溝に埋め込み層形成用塗布液を塗布する工程と、
前記埋め込み層形成用塗布液を焼成する工程と、を含むことを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
【請求項３】
前記埋め込み層を形成する工程は、焼成した前記埋め込み層形成用塗布液をエッチバックして前記ソース電極及び前記ドレイン電極の表面を露出する工程を含むことを特徴とする請求項２に記載の電界効果型トランジスタの製造方法。
【請求項４】
前記埋め込み層形成用塗布液は、有機溶媒と、シラン化合物と、を含むことを特徴とする請求項２又は３に記載の電界効果型トランジスタの製造方法。
【請求項５】
前記埋め込み層形成用塗布液は、アルカリ土類金属化合物を含むことを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
【請求項６】
ガラス基板を有する電界効果型トランジスタであって、
ガラス基板上に形成された、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなるソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極が形成された領域以外の前記ガラス基板に形成された溝と、
前記溝に形成された埋め込み層と、
前記ソース電極、前記ドレイン電極、及び前記埋め込み層上に形成された半導体層と、を有することを特徴とする電界効果型トランジスタ。
【請求項７】
前記ソース電極及び前記ドレイン電極の膜厚をＡ、前記溝の深さをＢ、前記埋め込み層の最小膜厚をＣとしたとき、Ｂ＜Ｃ＜Ａ＋Ｂを満たすことを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項８】
前記ソース電極は、前記ガラス基板に形成された断面形状が台形状の第１凸部上に形成され、
断面視において、前記第１凸部の下底の前記ドレイン電極側の底角はθ１であり、前記埋め込み層の上面の前記ソース電極側端の延長面と、前記ソース電極の前記ドレイン電極側の側面とのなす角はθ２であり、θ２はθ１以下であり、
前記ドレイン電極は、前記ガラス基板に形成された断面形状が台形状の第２凸部上に形成され、
断面視において、前記第２凸部の下底の前記ソース電極側の底角はθ３であり、前記埋め込み層の上面の前記ドレイン電極側端の延長面と、前記ドレイン電極の前記ソース電極側の側面とのなす角はθ４であり、θ４はθ３以下であることを特徴とする請求項６又は７に記載の電界効果型トランジスタ。
【請求項９】
前記埋め込み層は、アルカリ土類金属化合物を含むことを特徴とする請求項６乃至８の何れか一項に記載の電界効果型トランジスタ。
【請求項１０】
駆動回路と、
前記駆動回路からの駆動信号に応じて光出力が制御される光制御素子と、
を有し、
前記駆動回路は、請求項６乃至９の何れか一項に記載の電界効果型トランジスタにより前記光制御素子を駆動することを特徴とする表示素子。
【請求項１１】
前記光制御素子は、エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、又はエレクトロウェッティング素子であることを特徴とする請求項１０に記載の表示素子。
【請求項１２】
請求項１０又は１１に記載の表示素子を複数個マトリクス状に配置した表示器と、
夫々の前記表示素子を個別に制御する表示制御装置と、
を有することを特徴とする表示装置。
【請求項１３】
請求項１２に記載の表示装置と、
前記表示装置に画像データを供給する画像データ作成装置と、
を有することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ及びその製造方法、表示素子、表示装置、及びシステムに関する。
【背景技術】
【０００２】
電界効果型トランジスタ（Field Effect Transistor；ＦＥＴ）は、ゲート電流が低いことに加え、構造が平面的であるため、バイポーラトランジスタと比較して作製及び集積化が容易である。そのため、ＦＥＴは、現在の電子機器で使用される集積回路では必要不可欠な素子となっており、例えば、電界効果型トランジスタをマトリックス状に配列したアクティブマトリックスは、液晶等のディスプレイの駆動回路として用いられている。
【０００３】
アクティブマトリックスにおける配線としては、低抵抗であるＡｌと、バリアメタルを積層させた構成を用いることが一般的である。バリアメタルとしては一般的にはＭｏが用いられるが、低コスト化、薬液や熱に対する高耐性化を可能とするＴｉが注目されている。
【０００４】
Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体は、塩素系ガスを用いたドライエッチングによりパターンニング可能であるが、塩素系ガスの危険性が高い、環境負荷が大きい、使用する装置が高価である等のデメリットがあり好ましくない。そこで、ウェットエッチングによるパターンニングを可能とするため、フッ素化合物を含んだエッチング液が開発されている（例えば、特許文献１参照）。
【０００５】
しかしながら、フッ素化合物を含んだエッチング液はガラス基板を溶解させる。そのため、ガラス基板上にＴｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体からなる金属膜を形成した場合、金属膜をウェットエッチングしてソース電極及びドレイン電極を形成する際に、ガラス基板に溝が形成される。そのため、ソース電極及びドレイン電極上に半導体層を形成する際に、半導体層をソース電極及びドレイン電極上から溝内の深い位置まで形成する必要があり、その結果、半導体層に亀裂や断線が生じやすいという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜をウェットエッチングしてソース電極及びドレイン電極を形成する工程を含む電界効果型トランジスタの製造方法において、ソース電極及びドレイン電極上に形成される半導体層に亀裂や断線が生じ難くすることを目的とする。
【課題を解決するための手段】
【０００７】
本電界効果型トランジスタの製造方法は、ガラス基板を有する電界効果型トランジスタの製造方法であって、ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜を成膜する工程と、ウェットエッチングにより、前記金属膜からソース電極及びドレイン電極を形成すると共に、前記ソース電極及び前記ドレイン電極が形成された領域以外の前記ガラス基板に溝を形成する工程と、前記溝に埋め込み層を形成する工程と、前記ソース電極、前記ドレイン電極、及び前記埋め込み層上に半導体層を形成する工程と、を有することを要件とする。
【発明の効果】
【０００８】
開示の技術によれば、ガラス基板上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜をウェットエッチングしてソース電極及びドレイン電極を形成する工程を含む電界効果型トランジスタの製造方法において、ソース電極及びドレイン電極上に形成される半導体層に亀裂や断線が生じ難くすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。
【図２】第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図（その１）である。
【図３】第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図（その２）である。
【図４】比較例に係る電界効果型トランジスタを例示する断面図である。
【図５】第１の実施の形態の変形例１に係る電界効果型トランジスタを例示する断面図である。
【図６】第１の実施の形態の変形例１に係る電界効果型トランジスタの製造工程を例示する図である。
【図７】第１の実施の形態の変形例２に係る電界効果型トランジスタを例示する断面図である。
【図８】第１の実施の形態の変形例２に係る電界効果型トランジスタの製造工程を例示する図である。
【図９】第２の実施の形態におけるテレビジョン装置の構成を示すブロック図である。
【図１０】第２の実施の形態におけるテレビジョン装置の説明図（その１）である。
【図１１】第２の実施の形態におけるテレビジョン装置の説明図（その２）である。
【図１２】第２の実施の形態におけるテレビジョン装置の説明図（その３）である。
【図１３】第２の実施の形態における表示素子の説明図である。
【図１４】第２の実施の形態における有機ＥＬの説明図である。
【図１５】第２の実施の形態におけるテレビジョン装置の説明図（その４）である。
【図１６】第２の実施の形態における他の表示素子の説明図（その１）である。
【図１７】第２の実施の形態における他の表示素子の説明図（その２）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１１】
〈第１の実施の形態〉
［電界効果型トランジスタの構造］
図１は、第１の実施の形態に係る電界効果型トランジスタを例示する断面図であり、図１（ａ）は全体図、図１（ｂ）は図１（ａ）のＡ部の部分拡大図である。
【００１２】
図１を参照するに、電界効果型トランジスタ１０は、ガラス基板１１と、ソース電極１２と、ドレイン電極１３と、埋め込み層１４と、半導体層１５と、ゲート絶縁層１６と、ゲート電極１７とを有するトップゲート／ボトムコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ１０は、本発明に係る半導体装置の代表的な一例である。
【００１３】
なお、本実施の形態では、便宜上、ゲート電極１７側を上側又は一方の側、ガラス基板１１側を下側又は他方の側とする。又、各部位のゲート電極１７側の面を上面又は一方の面、ガラス基板１１側の面を下面又は他方の面とする。但し、電界効果型トランジスタ１０は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をガラス基板１１の上面の法線方向から視ることを指し、平面形状とは対象物をガラス基板１１の上面の法線方向から視た形状を指すものとする。
【００１４】
ガラス基板１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。ガラス基板１１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。より具体的には、ＳｉＯ２、ＧｅＯ２、Ｂ２Ｏ３、Ｐ２Ｏ５等のガラスであってもよいし、ＴｉＯ２、Ａｌ２Ｏ３、Ｖ２Ｏ５、Ｓｂ２Ｏ５、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、ＭｇＯ、ＢａＯ、ＣａＯ、ＳｒＯ、ＢａＯ等を更に含んだ多成分系ガラスであってもよい。
【００１５】
ガラス基板１１上にはソース電極１２及びドレイン電極１３が形成されている。より詳しくは、ソース電極１２は、ガラス基板１１に形成された断面形状が略台形状の凸部１１ｙ上に形成されている。図１（ｂ）に示すように、断面視において、凸部１１ｙの下底のドレイン電極１３側の底角はθ１である。又、ソース電極１２の断面形状も略台形状であり、ソース電極１２の下底のドレイン電極１３側の底角もθ１である。又、埋め込み層１４の上面のソース電極１２側端の延長面と、ソース電極１２のドレイン電極１３側の側面とのなす角はθ２である。
【００１６】
同様に、ドレイン電極１３は、ガラス基板１１に形成された断面形状が略台形状の凸部１１ｚ上に形成されている。断面視において、凸部１１ｚの下底のソース電極１２側の底角はθ１と略同一の角度である（ここでは、便宜上、θ３とする）。又、ドレイン電極１３の断面形状も略台形状であり、ドレイン電極１３の下底のソース電極１２側の底角もθ１と略同一の角度である。又、埋め込み層１４の上面のドレイン電極１３側端の延長面と、ドレイン電極１３のソース電極１２側の側面とのなす角はθ２と略同一の角度である（ここでは、便宜上、θ４とする）。
【００１７】
ここで、θ１（≒θ３）は、例えば、５０〜７０度程度とすることができ、θ２（≒θ４）はθ１（≒θ３）以下である。θ２（≒θ４）の値は、後述の製造工程において、埋め込み層１４を形成する材料を選定することにより、適宜調整することができる。なお、本実施の形態の例では、θ１（≒θ３）が約６０度、θ２（≒θ４）が約５０度である。
【００１８】
ソース電極１２及びドレイン電極１３は、ゲート電極１７へのゲート電圧の印加に応じて電流を取り出すための電極である。なお、ソース電極１２及びドレイン電極１３と共に、ソース電極１２及びドレイン電極１３と接続される配線が同一層に形成されてもよい。
【００１９】
ソース電極１２及びドレイン電極１３の材料は、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかである。具体的には、ソース電極１２及びドレイン電極１３の材料として、Ｔｉ、ＴｉＮ、Ｔｉ／Ａｌ／Ｔｉの積層体、Ｔｉ／Ｃｕ／Ｔｉの積層体、ＴｉＮ／Ａｌ／ＴｉＮの積層体、ＴｉＮ／Ｃｕ／ＴｉＮの積層体等が挙げられる。
【００２０】
ソース電極１２及びドレイン電極１３の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜５００ｎｍがより好ましい。
【００２１】
ソース電極１２及びドレイン電極１３が形成された領域以外のガラス基板１１には、溝１１ｘが形成されている。つまり、ガラス基板１１において、ソース電極１２が形成された凸部１１ｙ、及びドレイン電極１３が形成された凸部１１ｚ以外の領域が溝１１ｘである。溝１１ｘの深さ（ソース電極１２及びドレイン電極１３と接するガラス基板１１の面（凸部１１ｙ及び凸部１１ｚの上面）と、溝１１ｘの底面との距離）は、例えば、１０〜５００ｎｍ程度とすることができる。
【００２２】
溝１１ｘには、埋め込み層１４が形成されている。埋め込み層１４の材質としては、絶縁性材料である限り、特に制限はなく、目的に応じて適宜選択することができる。埋め込み層１４の材質としては、例えば、平坦化性を有するスピンオングラス材料を用いることができる。具体的には、ＳｉＯ２やＢＰＳＧ（Boron Phosphor Silicate Glass）、ＰＳＧ（Phosphor Silicate Glass）等を用いることが可能である。
【００２３】
埋め込み層１４は、更にアルカリ土類金属元素を含むことが好ましい。アルカリ土類金属元素を含むことで、埋め込み層１４の線膨張係数を制御することが可能となり、後工程の熱プロセスによるクラック、剥離といった不具合を回避することができるからである。
【００２４】
例えば、埋め込み層１４がＳｉＯ２のみからなる場合、周囲の層（半導体層１５等）に比べて線膨張係数が小さくなる。そこで、アルカリ土類金属元素を含ませて埋め込み層１４の線膨張係数を大きくし、周囲の層の線膨張係数と近い値に調整することで、後工程の熱プロセスにより半導体層１５等にクラックや剥離が生じることを防止できる。
【００２５】
なお、ソース電極１２及びドレイン電極１３の膜厚をＡ、溝１１ｘの深さをＢ、埋め込み層１４の最小膜厚をＣとしたとき、Ｂ＜Ｃ＜Ａ＋Ｂを満たすことが好ましい。
【００２６】
半導体層１５は、ソース電極１２、ドレイン電極１３、及び埋め込み層１４上に形成されている。半導体層１５は、ソース電極１２及びドレイン電極１３の少なくとも一部を覆うように形成すればよい。ソース電極１２とドレイン電極１３の間に位置する半導体層１５は、チャネル領域となる。半導体層１５の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１ｎｍ〜５００ｎｍが好ましく、５ｎｍ〜１００ｎｍがより好ましく、５ｎｍ〜５０ｎｍが特に好ましい。
【００２７】
半導体層１５の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、シリコン半導体、酸化物半導体、有機半導体等が挙げられる。シリコン半導体としては、例えば、多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）等が挙げられる。酸化物半導体としては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉ−Ｚ−Ｏ、Ｉｎ−Ｍｇ−Ｏ等が挙げられる。有機半導体としては、例えば、ペンタセン等が挙げられる。これらの中でも、酸化物半導体を用いることが好ましい。
【００２８】
ゲート絶縁層１６は、半導体層１５とゲート電極１７との間に設けられている。ゲート絶縁層１６は、半導体層１５の全部と、ソース電極１２、ドレイン電極１３、及び埋め込み層１４の一部とを被覆している。ゲート絶縁層１６は、ソース電極１２及びドレイン電極１３とゲート電極１７とを絶縁するための層である。ゲート絶縁層１６の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜１０００ｎｍが好ましく、１００ｎｍ〜５００ｎｍがより好ましい。
【００２９】
ゲート絶縁層１６の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＳｉＮｘ等の既に広く量産に利用されている材料や、Ｌａ２Ｏ３、ＨｆＯ２等の高誘電率材料、ポリイミド（ＰＩ）やフッ素系樹脂等の有機材料等が挙げられる。
【００３０】
ゲート絶縁層１６の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ、化学気相蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）等の真空成膜法、スピンコート、ダイコート、インクジェット等の印刷法等が挙げられる。
【００３１】
ゲート電極１７は、半導体層１５上にゲート絶縁層１６を介して積層されている。ゲート電極１７は、ゲート電圧を印加するための電極である。ゲート電極１７の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、アルミニウム、金、白金、パラジウム、銀、銅、亜鉛、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物等を用いることができる。又、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等を用いてもよい。ゲート電極１７の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、４０ｎｍ〜２μｍが好ましく、７０ｎｍ〜１μｍがより好ましい。
【００３２】
［電界効果型トランジスタの製造方法］
次に、図１に示す電界効果型トランジスタの製造方法について説明する。図２及び図３は、第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。
【００３３】
まず、図２（ａ）に示す工程では、ガラス基板１１を準備し、ガラス基板１１上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜１２０を成膜する。ガラス基板１１の材料や厚さは、前述の通り適宜選択することができる。又、ガラス基板１１の表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。
【００３４】
金属膜１２０を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等を挙げることができる。金属膜１２０の平均膜厚は、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜５００ｎｍがより好ましい。
【００３５】
次に、図２（ｂ）に示す工程では、ウェットエッチングにより、金属膜１２０からソース電極１２及びドレイン電極１３を形成する。
【００３６】
具体的には、例えば、金属膜１２０上にフォトレジストを塗布し、プリベーク、露光装置による露光及び現像により、ソース電極１２及びドレイン電極１３となる部分を被覆するレジストパターンを形成する。そして、ウェットエッチングにより、レジストパターンに被覆されていない領域の金属膜１２０を除去し、その後レジストパターンを除去する。
【００３７】
ウェットエッチングに用いるエッチング液としては、特に制限されるものではないが、フッ化水素又はフッ化アンモニウムを含むエッチング液を用いることが好ましい。更に、必要に応じて、硝酸、硫酸、過酸化水素水、酢酸等の酸を含んでもよい。
【００３８】
ウェットエッチングの際、ソース電極１２及びドレイン電極１３を確実に形成するためにオーバーエッチングを行うが、オーバーエッチングの間に、ソース電極１２及びドレイン電極１３が形成された領域以外のガラス基板１１が溶解する。
【００３９】
これにより、ガラス基板１１に断面形状が略台形状の凸部１１ｙが形成され、凸部１１ｙ上にソース電極１２が形成される。又、ガラス基板１１に断面形状が略台形状の凸部１１ｚが形成され、凸部１１ｚ上にドレイン電極１３が形成される。又、ソース電極１２及びドレイン電極１３が形成された領域以外のガラス基板１１に、溝１１ｘが形成される。溝１１ｘの深さは、ガラス基板１１の材質、エッチング液、エッチング時間等に依存するが、概ね１０〜５００ｎｍ程度となる。
【００４０】
次に、図２（ｃ）及び図２（ｄ）に示す工程では、溝１１ｘに埋め込み層１４を形成する。まず、図２（ｃ）に示す工程では、溝１１ｘ、ソース電極１２、及びドレイン電極１３上に、スピンコート法等により、埋め込み層形成用塗布液１４０を塗布する。埋め込み層形成用塗布液１４０は、例えば、スピンオングラス形成用塗布液であり、少なくとも有機溶媒と、シラン化合物を含んでいることが好ましい。埋め込み層形成用塗布液１４０は、更にアルカリ土類金属化合物を含んでいることが好ましい。
【００４１】
次に、図２（ｄ）に示す工程では、埋め込み層形成用塗布液１４０を焼成して埋め込み層１４を形成する。埋め込み層形成用塗布液１４０は、塗布工程後は溝１１ｘ、ソース電極１２、及びドレイン電極１３上に形成されるが、焼成工程の間に粘度が低下するため、ソース電極１２及びドレイン電極１３上から溝１１ｘ内へ流動し、溝１１ｘを埋め込むことができる。
【００４２】
ここで、ソース電極１２及びドレイン電極１３の最大段差をＸｎｍ、焼成後の埋め込み層１４の最大段差をＹｎｍとすると、埋め込み層の平坦化率Ｐは"Ｐ［％］＝（Ｘ−Ｙ）／Ｘ  ×１００"と表すことができる。溝１１ｘの埋め込み易さの観点から、平坦化率Ｐは５０％以上であることが好ましい。
【００４３】
ソース電極１２及びドレイン電極１３の最大段差（Ｘｎｍ）とは、ソース電極１２及びドレイン電極１３における表面の最高部と最低部との高さの差（膜厚）である。又、焼成後の埋め込み層１４の最大段差（Ｙｎｍ）とは、焼成後の埋め込み層１４における表面の最高部と最低部との高さの差である。これらＸ及びＹの値は、触針式段差計（例えば、Ａｌｐｈａ−Ｓｔｅｐ  ＩＱ、ＫＬＡ  Ｔｅｎｃｏｒ  Ｊａｐａｎ社製）により求めることができる。
【００４４】
なお、図２（ｄ）に示すように、焼成工程後に、ソース電極１２及びドレイン電極１３上に埋め込み層１４（焼成した埋め込み層形成用塗布液１４０）が残っている場合は、図３（ａ）に示す工程で埋め込み層１４の全面をエッチバックする。これにより、ソース電極１２及びドレイン電極１３上の埋め込み層１４を除去し、ソース電極１２及びドレイン電極１３の表面を露出することができる。
【００４５】
この際、ソース電極１２及びドレイン電極１３の膜厚をＡ、溝１１ｘの深さをＢ、埋め込み層１４の最小膜厚をＣとしたとき、Ｂ＜Ｃ＜Ａ＋Ｂを満たすようにエッチバックすることが好ましい。溝１１ｘを埋め込み層１４で十分に埋め込み、ソース電極１２及びドレイン電極１３のそれぞれの上面と、埋め込み層１４の上面との段差を小さくするためである。
【００４６】
次に、図３（ｂ）に示す工程では、ソース電極１２、ドレイン電極１３、及び埋め込み層１４上に半導体層１５を形成する。半導体層１５を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）ソース電極１２、ドレイン電極１３、及び埋め込み層１４上の全面に成膜後、フォトリソグラフィによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法等が挙げられる。（ｉ）の成膜プロセスとしては、スパッタ等の真空成膜や、スピンコート、ダイコート、スリットコート等による塗布の後に焼成するプロセスが適用可能である。半導体層１５の材料や厚さは、前述の通り適宜選択することができる。
【００４７】
次に、図３（ｃ）に示す工程では、ガラス基板１１上に、半導体層１５の全部と、ソース電極１２、ドレイン電極１３、及び埋め込み層１４の一部とを被覆するゲート絶縁層１６を形成する。ゲート絶縁層１６を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスによる成膜工程が挙げられる。他の例としては、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程が挙げられる。ゲート絶縁層１６の材料や厚さは、前述の通り適宜選択することができる。
【００４８】
次に、図３（ｄ）に示す工程では、ゲート絶縁層１６上にゲート電極１７を形成する。まず、ゲート絶縁層１６上にゲート電極１７となる金属膜を形成する。ゲート電極１７となる金属膜を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等を挙げることができる。
【００４９】
次に、形成した金属膜をフォトリソグラフィとエッチングによりパターニングすることにより、所定形状のゲート電極１７を形成することができる。ゲート電極１７となる金属の材料や厚さは、前述の通り適宜選択することができる。
【００５０】
以上の工程により、図１に示すトップゲート／ボトムコンタクト型の電界効果型トランジスタ１０を作製できる。
【００５１】
図４は、比較例に係る電界効果型トランジスタを例示する断面図である。図４を参照するに、比較例に係る電界効果型トランジスタ１０Ｘは、埋め込み層１４を有していない点が電界効果型トランジスタ１０と相違する。
【００５２】
電界効果型トランジスタ１０Ｘのように埋め込み層１４を有していないと、ｎｍオーダーの薄い半導体層１５をソース電極１２及びドレイン電極１３上から溝１１ｘ内の深い位置まで形成する必要があるため、半導体層１５に亀裂や断線が生じ易くなる。半導体層１５に亀裂や断線が生じると、移動度等のトランジスタ特性が低下したり、トランジスタとして動作しなくなったりする。
【００５３】
これに対して、本実施の形態では、ガラス基板１１上に、Ｔｉ、Ｔｉ合金、又はＴｉ若しくはＴｉ合金を含む積層体、の何れかからなる金属膜１２０を成膜し、ウェットエッチングにより、金属膜１２０からソース電極１２及びドレイン電極１３を形成する。そして、ウェットエッチングの際のオーバーエッチングの間にソース電極１２及びドレイン電極１３の周囲に位置するガラス基板１１に形成される溝１１ｘに、埋め込み層１４を形成する。
【００５４】
これにより、ソース電極１２、ドレイン電極１３、及び埋め込み層１４上に半導体層１５を形成することができるため、比較例のように埋め込み層１４を有していない場合と異なり、半導体層１５を溝１１ｘ内の深い位置まで形成する必要がなくなる。その結果、半導体層１５に亀裂や断線が生じ難くなり、移動度等のトランジスタ特性を向上できる。なお、この効果は、半導体層１５が薄くなるほど顕著となる。
【００５５】
又、埋め込み層１４の平坦化率を調整することで、断面視において、埋め込み層１４の上面のソース電極１２側端の延長面と、ソース電極１２のドレイン電極１３側の側面とのなす角θ２を、凸部１１ｙの下底のドレイン電極１３側の底角θ１以下とすることができる。これにより、ソース電極１２上から埋め込み層１４上に至る部分において、半導体層１５の急峻な形状変化が抑制可能となり、半導体層１５に亀裂や断線が生じるおそれを一層低減できる。ドレイン電極１３側においても同様の効果を奏する。
【００５６】
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態とはθ２の値が異なる例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
【００５７】
図５は、第１の実施の形態の変形例１に係る電界効果型トランジスタを例示する断面図であり、図５（ａ）は全体図、図５（ｂ）は図５（ａ）のＡ部の部分拡大図である。図５に示す電界効果型トランジスタは、本発明に係る半導体装置の代表的な一例である。
【００５８】
図５に示す電界効果型トランジスタ１０Ａは、θ２が電界効果型トランジスタ１０よりも小さい。本実施の形態の例では、θ１が約６０度、θ２が約３０度である。
【００５９】
電界効果型トランジスタ１０Ａは、電界効果型トランジスタ１０と同様の工程により作製することができるが、本実施の形態では、図２（ｃ）に示す工程で用いる埋め込み層形成用塗布液１４０として、第１の実施の形態よりも平坦化率の低いスピンオングラス形成用塗布液を用いる。本実施の形態で用いる埋め込み層形成用塗布液１４０の平坦化率は、例えば、５０％程度とすることができる。
【００６０】
これにより、埋め込み層形成用塗布液１４０を焼成したときに、図６（ａ）に示すように、図２（ｄ）よりも平坦化率の低い埋め込み層１４を形成できる。その後、図６（ｂ）に示すように、焼成工程後にソース電極１２及びドレイン電極１３上に残っている埋め込み層１４の全面をエッチバックすることで、ソース電極１２及びドレイン電極１３上の埋め込み層１４を除去する。そして、図３（ｂ）〜図３（ｄ）と同様の工程を実行することで、電界効果型トランジスタ１０Ａが完成する。
【００６１】
図７は、第１の実施の形態の変形例２に係る電界効果型トランジスタを例示する断面図であり、図７（ａ）は全体図、図７（ｂ）は図７（ａ）のＡ部の部分拡大図である。図７に示す電界効果型トランジスタは、本発明に係る半導体装置の代表的な一例である。
【００６２】
図７に示す電界効果型トランジスタ１０Ｂは、θ２が電界効果型トランジスタ１０よりも大きい。本実施の形態の例では、θ１が約６０度、θ２が約６０度である。
【００６３】
電界効果型トランジスタ１０Ｂは、電界効果型トランジスタ１０と同様の工程により作製することができる。本実施の形態では、図８（ａ）に示す工程でソース電極１２及びドレイン電極１３を形成後、図８（ｂ）に示す工程で埋め込み層形成用塗布液１４０を塗布するが、埋め込み層形成用塗布液１４０として、第１の実施の形態よりも平坦化率の高いスピンオングラス形成用塗布液を用いる。本実施の形態で用いる埋め込み層形成用塗布液１４０の平坦化率は、例えば、９０％程度とすることができる。平坦化率の高い埋め込み層形成用塗布液１４０は粘性が低いため、ソース電極１２及びドレイン電極１３上に塗布せずに溝１１ｘ内のみに塗布することができる。
【００６４】
図８（ｂ）に示す工程後に焼成を行って埋め込み層１４を形成し、その後エッチバックを行うことなく図３（ｂ）〜図３（ｄ）と同様の工程を実行することで、電界効果型トランジスタ１０Ｂが完成する。
【００６５】
このように、埋め込み層形成用塗布液１４０の平坦化率を適宜選択することで、埋め込み層１４の平坦化率を変えることができる。すなわち、θ１に対してθ２を小さくしたり、θ１とθ２を同程度にしたり、目的に応じて適宜選択することができる。
【００６６】
〈実施例１〉
実施例１では、トップゲート／ボトムコンタクト型の電界効果型トランジスタ１０を作製した。
【００６７】
−ソース電極１２及びドレイン電極１３の形成−
まず、ガラス基板１１上に、ソース電極１２及びドレイン電極１３を形成した。具体的には、ガラス基板１１上に、ＤＣスパッタリングにより金属膜１２０を成膜した。金属膜１２０としては、Ｔｉ／Ａｌ／Ｔｉの積層膜を用い、平均膜厚が約３０ｎｍ／１００ｎｍ／３０ｎｍとなるようガラス基板１１上に成膜した。
【００６８】
この後、金属膜１２０上にフォトレジストを塗布し、プリベーク、露光装置による露光、及び現像によりレジストパターンを形成した。更に約３５℃に調整したフッ化アンモニウムを含むエッチング液に浸漬することでレジストパターンの形成されていない領域の金属膜１２０を溶解させて除去した。オーバーエッチングは約５０％とした。オーバーエッチングの間にガラス基板１１が約４０ｎｍ溶解し、溝１１ｘが形成された。最後にレジストパターンを除去することで、ソース電極１２及びドレイン電極１３が形成された。なお、θ１（図１参照）は約６０°であった。
【００６９】
−埋め込み層１４の形成−
次に、溝１１ｘを埋め込む埋め込み層１４を形成した。具体的には、埋め込み層形成用塗布液１４０として、平坦化率が約７０％のスピンオングラス材料を準備した。そして、溝１１ｘ、ソース電極１２、及びドレイン電極１３上に、スピンコート法により、埋め込み層形成用塗布液１４０を塗布した。埋め込み層形成用塗布液１４０は、少なくとも有機溶媒と、シラン化合物を含んでいるスピンオングラス形成用塗布液である。
【００７０】
埋め込み層形成用塗布液１４０を塗布した後、約４００℃で約１時間の焼成を実施することで、ＳｉＯ２膜によって溝１１ｘを埋め込んだ。溝１１ｘ上のＳｉＯ２膜の平均膜厚は２５０ｎｍであり、ソース電極１２及びドレイン電極１３上にも埋め込み層１４が形成された。
【００７１】
続いてＣＦ４とＯ２との混合ガスによって埋め込み層１４の全面をエッチバックし、ＳｉＯ２を１３０ｎｍエッチングすることで、ソース電極１２及びドレイン電極１３上の埋め込み層１４を除去した。なお、θ２（図１参照）は約５０°であった。
【００７２】
−半導体層１５の形成−
次に、ソース電極１２、ドレイン電極１３、及び埋め込み層１４上に、半導体層１５を形成した。具体的には、ＤＣスパッタリングにより、Ｍｇ−Ｉｎ系酸化物（Ｉｎ２ＭｇＯ４）膜を平均膜厚が約１０ｎｍとなるように成膜した。この後、Ｍｇ−Ｉｎ系酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、及び現像によりレジストパターンを形成した。
【００７３】
更に、ＲＩＥにより、レジストパターンの形成されていない領域のＭｇ−Ｉｎ系酸化物膜を除去した。この後、レジストパターンも除去することにより、酸化物半導体よりなり、ソース電極１２とドレイン電極１３との間にチャネルを形成する半導体層１５が形成された。
【００７４】
−ゲート絶縁層１６の形成−
次に、ガラス基板１１上に、半導体層１５の全部と、ソース電極１２、ドレイン電極１３、及び埋め込み層１４の一部とを被覆するゲート絶縁層１６を形成した。具体的には、ＲＦスパッタリングにより、ＳｉＯ２膜を平均膜厚が約３００ｎｍとなるように成膜した。この後、ＳｉＯ２膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、及び現像によりレジストパターンを形成した。更に、ＲＩＥにより、レジストパターンの形成されていない領域のＳｉＯ２膜を除去した。この後、レジストパターンも除去することにより、ゲート絶縁層１６が形成された。
【００７５】
−ゲート電極１７の形成−
次に、ゲート絶縁層１６上にゲート電極１７を形成した。具体的には、ＤＣスパッタリングにより、Ｍｏ／Ａｌ／Ｍｏ積層膜を平均膜厚が約３０ｎｍ／１００ｎｍ／３０ｎｍとなるよう成膜した。この後、Ｍｏ／Ａｌ／Ｍｏ積層膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、及び現像によりレジストパターンを形成した。更に、ＲＩＥにより、レジストパターンの形成されていない領域のＭｏ／Ａｌ／Ｍｏ積層膜を除去した。この後、レジストパターンも除去することにより、ゲート電極１７が形成された。最後に３００℃の熱処理を加えることにより、電界効果型トランジスタ１０を完成させた。
【００７６】
その後、得られた電界効果型トランジスタ１０について、半導体パラメータ・アナライザ装置（アジレントテクノロジー社製、半導体パラメータ・アナライザＢ１５００Ａ）を用いて、トランジスタ性能評価を実施した。具体的には、ソース／ドレイン電圧Ｖｄｓを１０Ｖとし、ゲート電圧をＶｇ＝−１５Ｖから＋１５Ｖに変化させてソース／ドレイン電流Ｉｄｓ及びゲート電流｜Ｉｇ｜を測定し、電流−電圧特性を評価した。そして、評価した電流−電圧特性の飽和領域において移動度を算出した。
【００７７】
〈実施例２〉
実施例２では、埋め込み層１４の材料を平坦化率が約５０％のスピンオングラス材料としたこと以外は実施例１と同じ方法で、図５に示すトップゲート／ボトムコンタクト型の電界効果型トランジスタ１０Ａを作製した。なお、θ２（図５参照）は約５０°であった。又、電界効果型トランジスタ１０Ａの完成後、電界効果型トランジスタ１０Ａの移動度を測定した。
【００７８】
〈実施例３〉
実施例３では、埋め込み層１４の材料を平坦化率が約９０％のスピンオングラス材料とし、埋め込み層１４の形成工程における全面エッチバックを省略したこと以外は実施例１と同じ方法で、図７に示すトップゲート／ボトムコンタクト型の電界効果型トランジスタ１０Ｂを作製した。なお、θ２（図７参照）は約６０°であった。又、電界効果型トランジスタ１０Ｂの完成後、電界効果型トランジスタ１０Ｂの移動度を測定した。
【００７９】
〈比較例〉
比較例では、埋め込み層１４を形成しない以外は実施例１と全く同じ方法で、図４に示す電界効果型トランジスタ１０Ｘを作製した。
【００８０】
〈結果のまとめ〉
【００８１】
【表１】
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結果を表１にまとめた。表１に示すように、実施例１で作製した電界効果型トランジスタは移動度が５．７ｃｍ２／Ｖｓであり、良好なトランジスタ特性を示した。又、実施例２で作製した電界効果型トランジスタは移動度が６．１ｃｍ２／Ｖｓであり、良好なトランジスタ特性を示した。又、実施例３で作製した電界効果型トランジスタは移動度が５．９ｃｍ２／Ｖｓであり、良好なトランジスタ特性を示した。なお、平坦化率やθ２の値による移動度の顕著な差は見られなかった。
【００８２】
一方、比較例で作製した電界効果型トランジスタ１０Ｘは、移動度が１ｃｍ２/Ｖｓ以下となり、実施例１〜３よりも大幅に低かった。これは、埋め込み層１４を形成していない電界効果型トランジスタ１０Ｘでは、ｎｍオーダーの薄い半導体層１５をソース電極１２及びドレイン電極１３上から溝１１ｘ内の深い位置（底面）まで形成したため、半導体層１５に亀裂等が生じ、移動度が低下したものと考えられる。
【００８３】
言い換えれば、埋め込み層１４を形成することで、半導体層１５に亀裂や断線が生じ難くすることが可能となり、移動度等のトランジスタ特性を向上させることができる。
【００８４】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る電界効果型トランジスタを用いた表示素子、画像表示装置、及びシステムの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
【００８５】
（表示素子）
第２の実施の形態に係る表示素子は、少なくとも、光制御素子と、光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子等が挙げられる。
【００８６】
駆動回路としては、第１の実施の形態に係る電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【００８７】
第２の実施の形態に係る表示素子は、第１の実施の形態に係る電界効果型トランジスタを有しているため、移動度等のトランジスタ特性が良好である。その結果、高品質の表示を行うことが可能となる。
【００８８】
（画像表示装置）
第２の実施の形態に係る画像表示装置は、少なくとも、第２の実施の形態に係る複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。複数の表示素子としては、マトリックス状に配置された複数の第２の実施の形態に係る表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。
【００８９】
複数の配線は、複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
【００９０】
表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【００９１】
第２の実施の形態に係る画像表示装置は、第１の実施の形態に係る電界効果型トランジスタを備えた表示素子を有しているため、高品質の画像を表示することが可能となる。
【００９２】
（システム）
第２の実施の形態に係るシステムは、少なくとも、第２の実施の形態に係る画像表示装置と、画像データ作成装置とを有する。画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、画像データを前記画像表示装置に出力する。
【００９３】
システムは、第２の実施の形態に係る画像表示装置を備えているため、画像情報を高精細に表示することが可能となる。
【００９４】
以下、第２の実施の形態に係る表示素子、画像表示装置、及びシステムについて、具体的に説明する。
【００９５】
図９には、第２の実施の形態に係るシステムとしてのテレビジョン装置５００の概略構成が示されている。なお、図９における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。
【００９６】
第２の実施の形態に係るテレビジョン装置５００は、主制御装置５０１、チューナ５０３、ＡＤコンバータ（ＡＤＣ）５０４、復調回路５０５、ＴＳ（Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ）デコーダ５０６、音声デコーダ５１１、ＤＡコンバータ（ＤＡＣ）５１２、音声出力回路５１３、スピーカ５１４、映像デコーダ５２１、映像・ＯＳＤ合成回路５２２、映像出力回路５２３、画像表示装置５２４、ＯＳＤ描画回路５２５、メモリ５３１、操作装置５３２、ドライブインターフェース（ドライブＩＦ）５４１、ハードディスク装置５４２、光ディスク装置５４３、ＩＲ受光器５５１、及び通信制御装置５５２等を備えている。
【００９７】
主制御装置５０１は、テレビジョン装置５００の全体を制御し、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭ等から構成されている。フラッシュＲＯＭには、ＣＰＵにて解読可能なコードで記述されたプログラム、及びＣＰＵでの処理に用いられる各種データ等が格納されている。又、ＲＡＭは、作業用のメモリである。
【００９８】
チューナ５０３は、アンテナ６１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。ＡＤＣ５０４は、チューナ５０３の出力信号（アナログ情報）をデジタル情報に変換する。復調回路５０５は、ＡＤＣ５０４からのデジタル情報を復調する。
【００９９】
ＴＳデコーダ５０６は、復調回路５０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。音声デコーダ５１１は、ＴＳデコーダ５０６からの音声情報をデコードする。ＤＡコンバータ（ＤＡＣ）５１２は、音声デコーダ５１１の出力信号をアナログ信号に変換する。
【０１００】
音声出力回路５１３は、ＤＡコンバータ（ＤＡＣ）５１２の出力信号をスピーカ５１４に出力する。映像デコーダ５２１は、ＴＳデコーダ５０６からの映像情報をデコードする。映像・ＯＳＤ合成回路５２２は、映像デコーダ５２１の出力信号とＯＳＤ描画回路５２５の出力信号を合成する。
【０１０１】
映像出力回路５２３は、映像・ＯＳＤ合成回路５２２の出力信号を画像表示装置５２４に出力する。ＯＳＤ描画回路５２５は、画像表示装置５２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置５３２やＩＲ受光器５５１からの指示に応じて表示情報が含まれる信号を生成する。
【０１０２】
メモリ５３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。操作装置５３２は、例えばコントロールパネル等の入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置５０１に通知する。ドライブＩＦ５４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴ  Ａｔｔａｃｈｍｅｎｔ  Ｐａｃｋｅｔ  Ｉｎｔｅｒｆａｃｅ）に準拠している。
【０１０３】
ハードディスク装置５４２は、ハードディスクと、このハードディスクを駆動するための駆動装置等から構成されている。駆動装置は、ハードディスクにデータを記録するとともに、ハードディスクに記録されているデータを再生する。光ディスク装置５４３は、光ディスク（例えば、ＤＶＤ）にデータを記録するとともに、光ディスクに記録されているデータを再生する。
【０１０４】
ＩＲ受光器５５１は、リモコン送信機６２０からの光信号を受信し、主制御装置５０１に通知する。通信制御装置５５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。
【０１０５】
画像表示装置５２４は、一例として図１０に示されるように、表示器７００、及び表示制御装置７８０を有している。表示器７００は、一例として図１１に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子７０２がマトリックス状に配置されたディスプレイ７１０を有している。
【０１０６】
又、ディスプレイ７１０は、一例として図１２に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・・・、Ｘｎ−２、Ｘｎ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）を有している。そして、走査線とデータ線とによって、表示素子７０２を特定することができる。
【０１０７】
各表示素子７０２は、一例として図１３に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子７５０と、この有機ＥＬ素子７５０を発光させるためのドライブ回路７２０とを有している。すなわち、ディスプレイ７１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。又、ディスプレイ７１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。
【０１０８】
有機ＥＬ素子７５０は、一例として図１４に示されるように、有機ＥＬ薄膜層７４０と、陰極７１２と、陽極７１４とを有している。
【０１０９】
有機ＥＬ素子７５０は、例えば、電界効果型トランジスタの横に配置することができる。この場合、有機ＥＬ素子７５０と電界効果型トランジスタとは、同一の基材上に形成することができる。但し、これに限定されず、例えば、電界効果型トランジスタの上に有機ＥＬ素子７５０が配置されても良い。この場合には、ゲート電極に透明性が要求されるので、ゲート電極には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、Ｇａが添加されたＺｎＯ、Ａｌが添加されたＺｎＯ、Ｓｂが添加されたＳｎＯ２等の導電性を有する透明な酸化物が用いられる。
【０１１０】
有機ＥＬ素子７５０において、陰極７１２には、Ａｌが用いられている。なお、Ｍｇ−Ａｇ合金、Ａｌ−Ｌｉ合金、ＩＴＯ等を用いても良い。陽極７１４には、ＩＴＯが用いられている。なお、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ等の導電性を有する酸化物、Ａｇ−Ｎｄ合金等を用いても良い。
【０１１１】
有機ＥＬ薄膜層７４０は、電子輸送層７４２と発光層７４４と正孔輸送層７４６とを有している。そして、電子輸送層７４２に陰極７１２が接続され、正孔輸送層７４６に陽極７１４が接続されている。陽極７１４と陰極７１２との間に所定の電圧を印加すると発光層７４４が発光する。
【０１１２】
又、図１３に示すように、ドライブ回路７２０は、２つの電界効果型トランジスタ８１０及び８２０、コンデンサ８３０を有している。電界効果型トランジスタ８１０は、スイッチ素子として動作する。ゲート電極Ｇは、所定の走査線に接続され、ソース電極Ｓは、所定のデータ線に接続されている。又、ドレイン電極Ｄは、コンデンサ８３０の一方の端子に接続されている。
【０１１３】
コンデンサ８３０は、電界効果型トランジスタ８１０の状態、すなわちデータを記憶しておくためのものである。コンデンサ８３０の他方の端子は、所定の電流供給線に接続されている。
【０１１４】
電界効果型トランジスタ８２０は、有機ＥＬ素子７５０に大きな電流を供給するためのものである。ゲート電極Ｇは、電界効果型トランジスタ８１０のドレイン電極Ｄと接続されている。そして、ドレイン電極Ｄは、有機ＥＬ素子７５０の陽極７１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。
【０１１５】
そこで、電界効果型トランジスタ８１０が「オン」状態になると、電界効果型トランジスタ８２０によって、有機ＥＬ素子７５０は駆動される。
【０１１６】
表示制御装置７８０は、一例として図１５に示されるように、画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６を有している。
【０１１７】
画像データ処理回路７８２は、映像出力回路５２３の出力信号に基づいて、ディスプレイ７１０における複数の表示素子７０２の輝度を判断する。走査線駆動回路７８４は、画像データ処理回路７８２の指示に応じてｎ本の走査線に個別に電圧を印加する。データ線駆動回路７８６は、画像データ処理回路７８２の指示に応じてｍ本のデータ線に個別に電圧を印加する。
【０１１８】
以上の説明から明らかなように、本実施の形態に係るテレビジョン装置５００では、映像デコーダ５２１と映像・ＯＳＤ合成回路５２２と映像出力回路５２３とＯＳＤ描画回路５２５とによって画像データ作成装置が構成されている。
【０１１９】
又、上記においては、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、液晶素子、エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子であってもよい。
【０１２０】
例えば、光制御素子が液晶素子の場合は、上記ディスプレイ７１０として、液晶ディスプレイ用いる。この場合においては、図１６に示されるように、表示素子７０３における電流供給線は不要となる。
【０１２１】
又、この場合では、一例として図１７に示されるように、ドライブ回路７３０は、図１３に示される電界効果型トランジスタ（８１０、８２０）と同様な１つの電界効果型トランジスタ８４０のみで構成することができる。電界効果型トランジスタ８４０では、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。又、ドレイン電極Ｄが液晶素子７７０の画素電極、及びコンデンサ７６０に接続されている。なお、図１７における符号７６２、７７２は、夫々コンデンサ７６０、液晶素子７７０の対向電極（コモン電極）である。
【０１２２】
又、上記実施の形態では、システムがテレビジョン装置の場合について説明したが、これに限定されるものではない。要するに画像や情報を表示する装置として上記画像表示装置５２４を備えていれば良い。例えば、コンピュータ（パソコンを含む）と画像表示装置５２４とが接続されたコンピュータシステムであっても良い。
【０１２３】
又、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Personal Digital Assistant）等の携帯情報機器、スチルカメラやビデオカメラ等の撮像機器における表示手段に画像表示装置５２４を用いることができる。又、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に画像表示装置５２４を用いることができる。更に、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に画像表示装置５２４を用いることができる。
【０１２４】
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
【符号の説明】
【０１２５】
１０、１０Ａ、１０Ｂ  電界効果型トランジスタ
１１  ガラス基板
１１ｘ  溝
１１ｙ、１１ｚ  凸部
１２  ソース電極
１３  ドレイン電極
１４  埋め込み層
１５  半導体層
１６  ゲート絶縁層
１７  ゲート電極
１２０  金属膜
１４０  埋め込み層形成用塗布液
【先行技術文献】
【特許文献】
【０１２６】
【特許文献１】特開２００７−６７３６７号公報
【図１】
2018014373.tif 000004
【図２】
2018014373.tif 000005
【図３】
2018014373.tif 000006
【図４】
2018014373.tif 000007
【図５】
2018014373.tif 000008
【図６】
2018014373.tif 000009
【図７】
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【図８】
2018014373.tif 000011
【図９】
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【図１０】
2018014373.tif 000013
【図１１】
2018014373.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
2018014373.tif 000018
【図１６】
2018014373.tif 000019
【図１７】
2018014373.tif 000020