(57)【要約】【課題】素子形成領域の占める面積が小さい、ＣＭＯＳ ＳＧＴを用いた半導体装置を提供する。【解決手段】半導体装置は、第１及び第２の柱状シリコン層５０４，５０５と、第１の柱状シリコン層の周囲に形成された第１のゲート絶縁膜５０６と、この膜の周囲に形成された第１のゲート電極３０３と、第２の柱状シリコン層の周囲に形成された第２のゲート絶縁膜５０６と、この膜の周囲に形成された第２のゲート電極３０４と、第１及び第２のゲート電極に接続された第１のゲート配線３０５と、第１の柱状シリコン層の上部に形成された第１のｎ型拡散層５２４と、第１の柱状シリコン層の下部に形成された第２のｎ型拡散層５０２と、第２の柱状シリコン層の上部に形成された第１のｐ型拡散層５２５と、第２の柱状シリコン層の下部に形成された第２のｐ型拡散層５０３と、を有する。第１のゲート配線に沿って延びる中心線が、第１の柱状シリコン層の中心と第２の柱状シリコン層の中心とを結ぶ線に対して第１の所定量オフセットしている。【選択図】図１
2018014514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、前記半導体基板に物理的に半導体層で接続された第１及び第２の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続された第１のゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の第二導電型拡散層と、
前記第１の柱状半導体層の下部に形成された第２の第二導電型拡散層と、
前記第２の柱状半導体層の上部に形成された第１の第一導電型拡散層と、
前記第２の柱状半導体層の下部に形成された第２の第一導電型拡散層と、
前記第１のゲート配線の一辺側の周囲に形成された平面状シリコン層と、
前記第２の第二導電型拡散層と前記第２の第一導電型拡散層とを接続し、前記平面状シリコン層上に形成されているシリサイドと、
を有し、
前記第１のゲート配線に沿って延びる中心線が、前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線に対して第１の所定量オフセットしており、
前記第１の柱状半導体層と前記第２の柱状半導体層に接する前記第１のゲート配線に平行な第１の接線と前記第１の柱状半導体層と前記第２の柱状半導体層に接する前記第１のゲート配線に平行な第２の接線との間に前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線が位置し、
前記第１の接線と前記第２の接線との間に対して、前記第１のゲート配線の少なくとも一辺が外側にあることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、ＭＯＳトランジスタはナノレベルまで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量を確保する要請から回路の占有面積を減少させることが難しくなっている。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
【０００３】
また、上記ＳＧＴを用いてＣＭＯＳインバータを構成し、ｎ型ＳＧＴとｐ型ＳＧＴとを直線上に配置し、シリコン柱の底部に位置する拡散層をインバータの出力として用いる構造が提案されている（例えば、特許文献４を参照）。この構造では、素子形成領域の表面に、不純物を含むｐ、ｎ領域とオーミック接合する接続領域が形成され、この接続領域は、ｎ型ＳＧＴとｐ型ＳＧＴとの外側において、出力信号用ビアと電気的に接続することが示されている。
この技術によれば、素子形成領域の幅よりもゲート配線の幅が長いため、接続領域の形成方法を確定することができない。
【０００４】
この技術において、接続領域をシリサイドで形成する場合には、シリサイド化を行うときに保護膜を使用するとともに、短絡防止のために、ゲート配線の周囲にサイドウォールを形成することが必要になる。
【０００５】
このため、ゲート配線の相対向する両辺の周囲にある素子形成領域にシリサイドを形成しようとすると、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を２倍した長さのとの和よりも広くする必要がある。この場合、素子形成領域が占める面積が大きくなる。
【０００６】
また、６個のＳＧＴを用いたＳＲＡＭ（Static Random Access Memory）が提案されている（例えば、特許文献５を参照）。ここでは、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を２倍した長さとの和よりも長くし、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成している。この場合、素子形成領域が占める面積が大きくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００８−２０５１６８号公報
【特許文献５】国際公開第２００９／０９５９９８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、素子形成領域の占める面積が小さい、ＣＭＯＳ ＳＧＴを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係る半導体装置は、
半導体基板上に形成され、前記半導体基板に物理的に半導体層で接続された第１及び第２の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続された第１のゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の第二導電型拡散層と、
前記第１の柱状半導体層の下部に形成された第２の第二導電型拡散層と、
前記第２の柱状半導体層の上部に形成された第１の第一導電型拡散層と、
前記第２の柱状半導体層の下部に形成された第２の第一導電型拡散層と、
前記第１のゲート配線の一辺側の周囲に形成された平面状シリコン層と、
前記第２の第二導電型拡散層と前記第２の第一導電型拡散層とを接続し、前記平面状シリコン層上に形成されているシリサイドと、
を有し、
前記第１のゲート配線に沿って延びる中心線が、前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線に対して第１の所定量オフセットしており、
前記第１の柱状半導体層と前記第２の柱状半導体層に接する前記第１のゲート配線に平行な第１の接線と前記第１の柱状半導体層と前記第２の柱状半導体層に接する前記第１のゲート配線に平行な第２の接線との間に前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線が位置し、
前記第１の接線と前記第２の接線との間に対して、前記第１のゲート配線の少なくとも一辺が外側にあることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子形成領域の占める面積が小さい、ＣＭＯＳ ＳＧＴを用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ３−Ｘ３’線における断面図であり、（Ｃ）は（Ａ）のＹ３−Ｙ３’線における断面図であり、（Ｄ）は（Ａ）のＹ４−Ｙ４’線での断面図である。
【図２】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１’線における断面図であり、（Ｃ）は（Ａ）のＹ１−Ｙ１’線における断面図である。
【図３】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ２−Ｘ２’線における断面図であり、（Ｃ）は（Ａ）のＹ２−Ｙ２’線における断面図である。
【発明を実施するための形態】
【００１２】
図１に示すように、本発明の実施形態に係る半導体装置は、基板５０１上に形成された第１の平面状シリコン層３０９と、第１の平面状シリコン層３０９上に形成された第１及び第２の柱状シリコン層５０４、５０５と、を有する。
【００１３】
本実施形態に係る半導体装置は、第１の柱状シリコン層５０４の周囲に形成された第１のゲート絶縁膜５０６と、第１のゲート絶縁膜５０６の周囲に形成された第１のゲート電極３０３と、を有する。
【００１４】
本実施形態に係る半導体装置は、第２の柱状シリコン層５０５の周囲に形成された第２のゲート絶縁膜５０６と、第２のゲート絶縁膜５０６の周囲に形成された第２のゲート電極３０４と、第１及び第２のゲート電極３０３、３０４に接続された第１のゲート配線３０５と、第１の柱状シリコン層５０４の上部に形成された第１のｎ型拡散層５２４と、第１の柱状シリコン層５０４の下部と平面状シリコン層３０９の上部とに亘って形成された第２のｎ型拡散層５０２と、第２の柱状シリコン層５０５の上部に形成された第１のｐ型拡散層５２５と、第２の柱状シリコン層５０５の下部と平面状シリコン層３０９の上部とに亘って形成された第２のｐ型拡散層５０３と、を有する。
【００１５】
本実施形態に係る半導体装置においては、第１のゲート配線３０５に沿って延びる中心線、より詳細には、第１のゲート配線３０５に沿って水平方向に延びるとともに、当該第１のゲート配線３０５の幅方向の中心を通る中心線が、第１の柱状シリコン層５０４の中心と第２の柱状シリコン層５０５の中心とを結ぶ線に対して第１の所定量オフセットしている。
ここで、ゲート絶縁膜５０６には、酸化膜、窒化膜、酸窒化膜、高誘電体膜といった、半導体に使用される絶縁膜が材料として使用できる。
【００１６】
本実施形態の半導体装置によれば、上述した特徴により、下記の効果を得ることができる。
即ち、第１のゲート配線３０５の第１の辺の周囲に存在する素子形成領域である平面状シリコン層３０９にシリサイド３０８を形成し、ｎ型ＳＧＴの第２のｎ型拡散層５０２とｐ型ＳＧＴの第２のｐ型拡散層５０３とを電気的に接続することができる。このため、ゲート配線の相対向する第１及び第２の辺の周囲に存在する素子形成領域にシリサイドを形成した場合と比べ、素子形成領域である平面状シリコン層３０９の幅を狭くすることができる。
【００１７】
また、素子形成領域である平面状シリコン層の幅が短いため、高集積なＣＭＯＳ ＳＧＴインバータを実現することができる。
【００１８】
本実施形態の半導体装置では、図１に示すように、第１の柱状シリコン層５０４はｎ型ＳＧＴ３０１を形成するとともに、第２の柱状シリコン層５０５はｐ型ＳＧＴ３０２を形成している。
【００１９】
本実施形態の半導体装置は、第１のゲート配線３０５の側壁に形成された第１の絶縁膜サイドウォール３０７と、第２のｎ型拡散層５０２上と第２のｐ型拡散層５０３上とに亘って形成されたシリサイド３０８と、を有する。
【００２０】
また、第１の所定量は、第１の絶縁膜サイドウォール３０７の幅と、第１のゲート配線３０５の幅の半分の長さとの和から、第１の平面状シリコン層３０９の幅の半分の長さを減じた値よりも大きい。
【００２１】
また、第１の所定量は、第１の平面状シリコン層３０９の幅の半分の長さから、第１の絶縁膜サイドウォール３０７の幅と、第１のゲート配線３０５の幅の半分の長さとの和を減じた値よりも大きい。
【００２２】
本実施形態の半導体装置によれば、上述した特徴により、ゲート配線の第１の辺の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成することができる。
【００２３】
本実施形態の半導体装置は、第１のゲート絶縁膜５０６の周囲に形成された金属膜５０７及びポリシリコン５０９からなる積層構造から構成される第１のゲート電極３０３と、第２のゲート絶縁膜５０６の周囲に形成された金属膜５０７及びポリシリコン５０９からなる積層構造から構成される第２のゲート電極３０４と、を有する。
【００２４】
ここで、ゲートは、金属膜のみから形成されていてもよく、シリサイドから形成されていてもよい。なお、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルといった、半導体に使用される金属を使用することができる。
【００２５】
本実施形態の半導体装置では、第１のゲート電極３０３に接続されるように、ゲート配線３０６が形成されている。
【００２６】
本実施形態の半導体装置は、第１の柱状シリコン層５０４の上部側壁と第１のゲート電極３０３上部とに亘って形成された酸化膜５１６と窒化膜５１７とからなる第２の絶縁膜サイドウォールと、第２の柱状シリコン層５０５の上部側壁と第２のゲート電極３０４上部とに亘って形成された酸化膜５１８と窒化膜５１９とからなる第３の絶縁膜サイドウォールと、第２及び第３の絶縁膜サイドウォールと、第１及び第２のゲート電極３０３、３０４と、第１のゲート配線３０５とゲート配線３０６の側壁とに亘って形成された第１の絶縁膜サイドウォール３０７と、第１のｎ型拡散層５２４上と第１のｐ型拡散層５２５上に亘って形成されたシリサイド５１１、５１３と、を有する。
【００２７】
本実施形態の半導体装置では、第２のゲート電極３０４は、上部が第３の絶縁膜サイドウォール５１８、５１９によって覆われ、側壁が第１の絶縁膜サイドウォール３０７によって覆われている。第３の絶縁膜サイドウォール５１８、５１９の側壁は第１の絶縁膜サイドウォール３０７によって覆われている。このため、平面状シリコン層３０９上部の拡散層上に形成するコンタクト５２３が、第２のゲート電極３０４側にオフセットしたとき、第２のゲート電極３０４とコンタクト５２３とが互いに短絡することが防止される。
【００２８】
また、ゲート配線３０６上にはシリサイド５１０が形成され、第１のゲート配線３０５上にはシリサイド５１２が形成されている。また、第２のｐ型拡散層５０３上にシリサイド５１４が形成されている。また、シリサイド５１０上にコンタクト５２０、シリサイド５１１上にコンタクト５２１、シリサイド５１３上にコンタクト５２２、シリサイド５１４上にコンタクト５２３がそれぞれ形成されている。
【００２９】
また、第１の平面状シリコン層３０９の周囲には素子分離膜５０８、ｎ型ＳＧＴ３０１、ｐ型ＳＧＴ３０２の周囲には層間絶縁膜５１５がそれぞれ形成されている。
【００３０】
次に、本実施形態の半導体装置をＳＲＡＭに適用した場合の構造を図２及び図３に示す。
図２及び図３に示されるように、本実施形態の半導体装置は、基板２０１上に設定された行及び列からなる座標の一行目において、行方向に延在する第１１の平面状シリコン層１２１と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行一列目に形成された第１１の柱状シリコン層２０８と、第１１の柱状シリコン層２０８の周囲に形成された第１１のゲート絶縁膜２１５と、第１１のゲート絶縁膜２１５の周囲に形成された第１１のゲート電極１０７と、を有する。
【００３１】
本実施形態の半導体装置は、さらに、第１１の柱状シリコン層２０８の上部に形成された第１１のｎ型拡散層２２７と、第１１の柱状シリコン層２０８の下部と第１１の平面状シリコン層１２１の上部とに形成された第１２のｎ型拡散層２０２と、からなるｎ型ＳＧＴ１０１と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行二列目に形成された第１２の柱状シリコン層２０９と、第１２の柱状シリコン層２０９の周囲に形成された第１２のゲート絶縁膜２１５と、第１２のゲート絶縁膜２１５の周囲に形成された第１２のゲート電極１０８と、を有する。
【００３２】
本実施形態の半導体装置は、さらに、第１２の柱状シリコン層２０９の上部に形成された第１１のｐ型拡散層２２８と、第１２の柱状シリコン層２０９の下部と第１１の平面状シリコン層１２１の上部とに形成された第１２のｐ型拡散層２０３と、からなるｐ型ＳＧＴ１０２と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行三列目に形成された第１３の柱状シリコン層２１０と、第１３の柱状シリコン層２１０の周囲に形成された第１３のゲート絶縁膜２１７と、第１３のゲート絶縁膜２１７の周囲に形成された第１３のゲート電極１０９と、を有する。
【００３３】
本実施形態の半導体装置は、さらに、第１３の柱状シリコン層２１０の上部に形成された第１３のｎ型拡散層２２９と、第１３の柱状シリコン層２１０の下部と第１１の平面状シリコン層１２１の上部とに形成された第１４のｎ型拡散層２０４と、からなるｎ型ＳＧＴ１０３と、第１１及び第１２のゲート電極１０７、１０８に接続された第１１のゲート配線１１３と、を有する。
【００３４】
本実施形態の半導体装置は、さらに、基板２０１上の座標の二行目において、行方向に延在する第２１の平面状シリコン層１２２と、第２１の平面状シリコン層１２２上において、基板２０１上の座標の二行一列目に形成された第２１の柱状シリコン層２１１と、第２１の柱状シリコン層２１１の周囲に形成された第２１のゲート絶縁膜２１９と、第２１のゲート絶縁膜２１９の周囲に形成された第２１のゲート電極１１０と、を有する。
【００３５】
本実施形態の半導体装置は、さらに、第２１の柱状シリコン層２１１の上部に形成された第２１のｎ型拡散層２３０と、第２１の柱状シリコン層２１１の下部と第２１の平面状シリコン層１２２の上部とに形成された第２２のｎ型拡散層２０５と、からなるｎ型ＳＧＴ１０４と、第２１の平面状シリコン層１２２上の座標の二行二列目に形成された第２２の柱状シリコン層２１２と、第２２の柱状シリコン層２１２の周囲に形成された第２２のゲート絶縁膜２２１と、第２２のゲート絶縁膜２２１の周囲に形成された第２２のゲート電極１１１と、を有する。
【００３６】
本実施形態の半導体装置は、さらに、第２２の柱状シリコン層２１２の上部に形成された第２１のｐ型拡散層２３１と、第２２の柱状シリコン層２１２の下部と第２１の平面状シリコン層１２２の上部とに形成された第２２のｐ型拡散層２０６と、からなるｐ型ＳＧＴ１０５と、第２１の平面状シリコン層１２２上の座標の二行三列目に形成された第２３の柱状シリコン層２１３と、第２３の柱状シリコン層２１３の周囲に形成された第２３のゲート絶縁膜２２１と、第２３のゲート絶縁膜２２１の周囲に形成された第２３のゲート電極１１２と、を有する。
【００３７】
本実施形態の半導体装置は、さらに、第２３の柱状シリコン層２１３の上部に形成された第２３のｎ型拡散層２３２と、第２３の柱状シリコン層２１３の下部と第２１の平面状シリコン層１２２の上部とに形成された第２４のｎ型拡散層２０７と、からなるｎ型ＳＧＴ１０６と、第２２及び第２３のゲート電極１１１、１１２に接続された第２１のゲート配線１１６と、を有する。
【００３８】
本実施形態の半導体装置では、第１１のゲート配線１１３に沿って延びる中心線が、第１１の柱状シリコン層２０８の中心と第１２の柱状シリコン層２０９の中心とを結ぶ線に対して、基板２０１上の座標の二行目方向に第１１の所定量オフセットしている。
【００３９】
また、本実施形態の半導体装置では、第２１のゲート配線１１６に沿って延びる中心線が、第２２の柱状シリコン層２１２の中心と第２３の柱状シリコン層２１３の中心とを結ぶ線に対して、基板２０１上の座標の一行目方向に第１１の所定量オフセットしている。
【００４０】
本実施形態の半導体装置は、さらに、第１１のゲート配線１１３の側壁に形成された第１１の絶縁膜サイドウォール１２７と、第１２のｎ型拡散層２０２上と第１２のｐ型拡散層２０３上に形成されたシリサイド１１７と、を有する。そして、第１１の所定量は、第１１の絶縁膜サイドウォール１２７の幅と、第１１のゲート配線１１３の幅の半分の長さとの和から、第１１の平面状シリコン層１２１の幅の半分の長さを減じた値よりも大きい。
【００４１】
本実施形態において、第１１の柱状シリコン層２０８と第１２の柱状シリコン層２０９との間と、第２１の柱状シリコン層２１１と第２２の柱状シリコン層２１２との間に第１１のコンタクト１２４が形成されている。第１１のコンタクト１２４は、第１１のゲート配線１１３と第２１の平面状シリコン層１２２とを電気的に接続している。
【００４２】
また、本実施形態において、第１１の所定量は、第１１の平面状シリコン層１２１の幅の半分の長さから、第１１の絶縁膜サイドウォール１２７の幅と、第１１のゲート配線１１３の幅の半分の長さとの和を減じた値よりも大きい。
【００４３】
本実施形態では、第１１のゲート配線１１３の第１の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層１２１にシリサイドを形成することで、ｎ型ＳＧＴ１０１の第１２のｎ型拡散層２０２とｐ型ＳＧＴ１０２の第１２のｐ型拡散層２０３とを電気的に接続することができる。
【００４４】
本実施形態では、第１１のゲート配線１１３の第２の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層１２１は、第１１のゲート配線１１３と第１１の絶縁膜サイドウォール１２７によって覆われる構造となる。
【００４５】
このため、本実施形態によれば、第１１の柱状シリコン層２０８と第１２の柱状シリコン層２０９との間と、第２１の柱状シリコン層２１１と第２２の柱状シリコン層２１２との間に第１１のコンタクト１２４を形成すると、第１１のコンタクト１２４によって第１１のゲート配線１１３と第２１の平面状シリコン層１２２とを電気的に接続できる一方で、第１１のコンタクト１２４と第１１の平面状シリコン層１２１とを互いに絶縁することができる。
【００４６】
本実施形態によれば、第１１のコンタクト１２４によって、ＳＲＡＭのインバータの入出力を電気的に接続することができる。この結果、高集積なＳＲＡＭを提供することができる。
【００４７】
本実施形態において、ゲート絶縁膜２２１には、酸化膜、窒化膜、酸窒化膜、高誘電体膜といった、半導体に使用される絶縁膜が使用できる。
【００４８】
本実施形態の半導体装置は、さらに、第１１のゲート絶縁膜２１５の周囲に形成された金属膜２１６及びポリシリコン２２３の積層構造からなる第１１のゲート電極１０７と、第１２のゲート絶縁膜２１５の周囲に形成された金属膜２１６及びポリシリコン２２３の積層構造からなる第１２のゲート電極１０８と、第１３のゲート絶縁膜２１７の周囲に形成された金属膜２１８及びポリシリコン２２４の積層構造からなる第１３のゲート電極１０９と、を有する。ここで、ゲートは、金属膜だけから構成されていてもよい。また、ゲートには、シリサイドが材料として使用されていてもよい。また、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルなど、半導体に使用される金属が使用できる。
【００４９】
第１３のゲート電極１０９に接続されるように、ゲート配線１１４が形成されている。
【００５０】
本実施形態の半導体装置は、さらに、第１１の柱状シリコン層２０８の上部側壁と第１１のゲート電極１０７上部とに亘って形成された酸化膜２４４と窒化膜２４５からなる絶縁膜サイドウォールと、第１２の柱状シリコン層２０９の上部側壁と第１２のゲート電極１０８上部とに亘って形成された酸化膜２４６と窒化膜２４７からなる絶縁膜サイドウォールと、第１３の柱状シリコン層２１０の上部側壁と第１３のゲート電極１０９上部とに亘って形成された酸化膜２４８と窒化膜２４９からなる絶縁膜サイドウォールと、第１１のｎ型拡散層２２７上と、第１１のｐ型拡散層２２８上と、第１３のｎ型拡散層２２９上とに亘って形成されたシリサイド２３４、２３６、２３７と、を有する。
【００５１】
第１２のｐ型拡散層２０３上と第１４のｎ型拡散層２０４上とに亘ってシリサイド１１８が形成され、第１１のゲート配線１１３上にシリサイド２３５が形成されている。ゲート配線１１４上にシリサイド２３８が形成されている。
【００５２】
ゲート配線１１４の側壁に絶縁膜サイドウォール１２８が形成されている。
【００５３】
シリサイド２３４上にコンタクト２５７、シリサイド２３６上にコンタクト２５８、シリサイド２３７上にコンタクト２５９がそれぞれ形成されている。
【００５４】
本実施形態の半導体装置は、さらに、第２１のゲート絶縁膜２１９の周囲に形成された金属膜２２０及びポリシリコン２２５の積層構造からなる第２１のゲート電極１１０と、第２２のゲート絶縁膜２２１の周囲に形成された金属膜２２２及びポリシリコン２２６からなる積層構造から構成される第２２のゲート電極１１１と、第２３のゲート絶縁膜２２１の周囲に形成された金属膜２２２及びポリシリコン２２６からなる積層構造から構成される第２３のゲート電極１１２と、を有する。
【００５５】
ここで、ゲートは、金属膜のみからなるものでもよい。また、ゲートには、シリサイドが使用されていてもよい。さらに、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルといった、半導体に使用される金属が使用できる。
【００５６】
また、本実施形態では、第２１のゲート電極１１０に接続されるように、ゲート配線１１５が形成されている。
【００５７】
本実施形態の半導体装置は、さらに、第２１の柱状シリコン層２１１の上部側壁と第２１のゲート電極１１０上部とに亘って形成された酸化膜２５０と窒化膜２５１からなる絶縁膜サイドウォールと、第２２の柱状シリコン層２１２の上部側壁と第２２のゲート電極１１１上部とに亘って形成された酸化膜２５２と窒化膜２５３からなる絶縁膜サイドウォールと、第２３の柱状シリコン層２１３の上部側壁と第２３のゲート電極１１２上部とに亘って形成された酸化膜２５４と窒化膜２５５とからなる絶縁膜サイドウォールと、第２１のｎ型拡散層２３０上と第２１のｐ型拡散層２３１上と第２３のｎ型拡散層２３２上とに亘って形成されたシリサイド２４０、２４１、２４３と、を有する。
【００５８】
本実施形態では、第２２のｎ型拡散層２０５上と、第２２のｐ型拡散層２０６上とに亘ってシリサイド１１９が形成され、第２１のゲート配線１１６上にシリサイド２４２が形成されている。ゲート配線１１５上にシリサイド２３９が形成されている。
【００５９】
第２２のｐ型拡散層２０６上と第２４のｎ型拡散層２０７上に亘ってシリサイド１２０が形成されている。
【００６０】
ゲート配線１１５の側壁に絶縁膜サイドウォール１２９が形成されている。第２１のゲート配線１１６の側壁に絶縁膜サイドウォール１３０が形成されている。
【００６１】
シリサイド２４０上にコンタクト２６０、シリサイド２４１上にコンタクト２６１、シリサイド２４３上にコンタクト２６２がそれぞれ形成されている。
【００６２】
シリサイド２３９上にコンタクト１２３、シリサイド２３５、１１９上に第１１のコンタクト１２４、シリサイド１１８、２４２上にコンタクト１２５、シリサイド２３８上にコンタクト１２６がそれぞれ形成されている。
【００６３】
第１１の平面状シリコン層１２１と第２１の平面状シリコン層１２２との周囲には、素子分離膜２１４が形成されている。また、ｎ型ＳＧＴ１０１、１０３、１０４、１０６と、ｐ型ＳＧＴ１０２、１０４との周囲には層間絶縁膜２５６が形成されている。
【００６４】
本実施形態によれば、以上の構成により、第１１のコンタクト１２４によって、ＳＲＡＭのインバータの入出力を電気的に接続することができるので、高集積なＳＲＡＭを提供することができる。
【００６５】
以下に説明する本発明に係る実施形態においては、第１のゲート配線に沿って延びる中心線が、第１の柱状シリコン層の中心と第２の柱状シリコン層の中心とを結ぶ線に対して第１の所定量オフセットしている。
【００６６】
これにより、ゲート配線の第１の辺側の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成し、ｎ型ＳＧＴの第２のｎ型拡散層とｐ型 ＳＧＴの第２のｐ型拡散層とを電気的に接続することができる。このため、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成したときと比べ、素子形成領域である平面状シリコン層の幅を短くすることができる。また、素子形成領域である平面状シリコン層の幅が短いため、高集積なＣＭＯＳ ＳＧＴインバータを実現することができる。
【００６７】
本発明に係る実施形態によれば、第１のゲート配線の側壁に形成された第１の絶縁膜サイドウォールと、第２のｎ型拡散層上と第２のｐ型拡散層上とに亘って形成されたシリサイドと、を有する。さらに、第１の所定量は、第１の絶縁膜サイドウォールの幅と、第１のゲート配線の幅の半分の長さとの和から、第１の平面状シリコン層の幅の半分の長さを減じた値より大きい。これにより、ゲート配線の第１の辺の周囲に存在する素子形成領域である平面状シリコン層にシリサイドを形成することができる。
【００６８】
本発明に係る実施形態によれば、第２のゲート電極は、上部が第３の絶縁膜サイドウォールによって覆われ、側壁が第１の絶縁膜サイドウォールによって覆われている。第３の絶縁膜サイドウォールの側壁は第１の絶縁膜サイドウォールによって覆われている。このため、平面状シリコン層の上部における拡散層上に形成するコンタクトが、第２のゲート電極側にオフセット（相対位置がシフト）したとき、第２のゲート電極とコンタクトとが互いに短絡することを防止することができる。
【００６９】
本発明に係る実施形態によれば、素子形成領域である平面状シリコン層の幅が短いＣＭＯＳ ＳＧＴの構造を提供することができる。これにより、高集積なＳＲＡＭを提供することができる。
【００７０】
本発明に係る実施形態によれば、第１１のゲート配線の第１の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層にシリサイドを形成し、ｎ型ＳＧＴの第１２のｎ型拡散層とｐ型ＳＧＴの第１２のｐ型拡散層とを電気的に接続することができる。また、第１１のゲート配線の第２の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層は、第１１のゲート配線と第１１の絶縁膜サイドウォールとによって覆われるようになる。このため、第１１の柱状シリコン層と第１２の柱状シリコン層との間と、第２１の柱状シリコン層と第２２の柱状シリコン層との間に第１１のコンタクトを形成することで、第１１のコンタクトは第１１のゲート配線と第２１の平面状シリコン層とを電気的に接続することができる一方で、第１１のコンタクトと第１１の平面状シリコン層とは絶縁することができる。
【００７１】
本発明に係る実施形態によれば、第１１のコンタクトによって、ＳＲＡＭのインバータの入出力を電気的に接続することができる。これにより、高集積なＳＲＡＭが提供される。
【００７２】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００７３】
例えば、上記実施形態において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とを互いに反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【００７４】
［付記１］
基板上に形成された第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１及び第２の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続された第１のゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の第二導電型拡散層と、
前記第１の柱状半導体層の下部と前記第１の平面状半導体層の上部とに形成された第２の第二導電型拡散層と、
前記第２の柱状半導体層の上部に形成された第１の第一導電型拡散層と、
前記第２の柱状半導体層の下部と前記第１の平面状半導体層の上部とに形成された第２の第一導電型拡散層と、を有し、
前記第１のゲート配線に沿って延びる中心線が、前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線に対して第１の所定量オフセットしていることを特徴とする半導体装置。
［付記２］
前記第１のゲート配線の側壁に形成された第１の絶縁膜サイドウォールと、
前記第２の第二導電型拡散層上と前記第２の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第１の所定量は、第１の絶縁膜サイドウォールの幅と、前記第１のゲート配線の幅の半分の長さとの和から、前記第１の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記１に記載の半導体装置。
［付記３］
前記第１の所定量は、前記第１の平面状半導体層の幅の半分の長さから、第１の絶縁膜サイドウォールの幅と、前記第１のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記１に記載の半導体装置。
［付記４］
前記第１の柱状半導体層の上部側壁と前記第１のゲート電極上部とに形成された第２の絶縁膜サイドウォールと、
前記第２の柱状半導体層の上部側壁と前記第２のゲート電極上部とに形成された第３の絶縁膜サイドウォールと、
前記第２及び前記第３の絶縁膜サイドウォールと、前記第１及び前記第２のゲート電極と、前記第１のゲート配線の側壁とに形成された第１の絶縁膜サイドウォールと、
前記第１の第二導電型拡散層上に形成されたシリサイドと、
前記第１の第一導電型拡散層上に形成されたシリサイドと、を有する、
ことを特徴とする付記２に記載の半導体装置。
［付記５］
基板上に設定された行及び列からなる座標の一行目に、当該行方向に延在するように形成された第１１の平面状半導体層と、
前記第１１の平面状半導体層上において、前記座標の一行一列目に形成された第１１の柱状半導体層と、
前記第１１の柱状半導体層の周囲に形成された第１１のゲート絶縁膜と、
前記第１１のゲート絶縁膜の周囲に形成された第１１のゲート電極と、
前記第１１の柱状半導体層の上部に形成された第１１の第二導電型拡散層と、
前記第１１の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１２の第二導電型拡散層と、
前記第１１の平面状半導体層上において、前記座標の一行二列目に形成された第１２の柱状半導体層と、
前記第１２の柱状半導体層の周囲に形成された第１２のゲート絶縁膜と、
前記第１２のゲート絶縁膜の周囲に形成された第１２のゲート電極と、
前記第１２の柱状半導体層の上部に形成された第１１の第一導電型拡散層と、
前記第１２の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１２の第一導電型拡散層と、
前記第１１の平面状半導体層上において、前記座標の一行三列目に形成された第１３の柱状半導体層と、
前記第１３の柱状半導体層の周囲に形成された第１３のゲート絶縁膜と、
前記第１３のゲート絶縁膜の周囲に形成された第１３のゲート電極と、
前記第１３の柱状半導体層の上部に形成された第１３の第二導電型拡散層と、
前記第１３の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１４の第二導電型拡散層と、
前記第１１及び前記第１２のゲート電極に接続された第１１のゲート配線と、
前記基板上に設定された座標の二行目に形成された第２１の平面状半導体層と、
前記第２１の平面状半導体層上において、前記座標の二行一列目に形成された第２１の柱状半導体層と、
前記第２１の柱状半導体層の周囲に形成された第２１のゲート絶縁膜と、
前記第２１のゲート絶縁膜の周囲に形成された第２１のゲート電極と、
前記第２１の柱状半導体層の上部に形成された第２１の第二導電型拡散層と、
前記第２１の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２２の第二導電型拡散層と、
前記第２１の平面状半導体層上において、前記座標の二行二列目に形成された第２２の柱状半導体層と、
前記第２２の柱状半導体層の周囲に形成された第２２のゲート絶縁膜と、
前記第２２のゲート絶縁膜の周囲に形成された第２２のゲート電極と、
前記第２２の柱状半導体層の上部に形成された第２１の第一導電型拡散層と、
前記第２２の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２２の第一導電型拡散層と、
前記第２１の平面状半導体層上において、前記座標の二行三列目に形成された第２３の柱状半導体層と、
前記第２３の柱状半導体層の周囲に形成された第２３のゲート絶縁膜と、
前記第２３のゲート絶縁膜の周囲に形成された第２３のゲート電極と、
前記第２３の柱状半導体層の上部に形成された第２３の第二導電型拡散層と、
前記第２３の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２４の第二導電型拡散層と、
前記第２２及び前記第２３のゲート電極に接続された第２１のゲート配線と、を有し、
前記第１１のゲート配線に沿って延びる中心線が、前記第１１の柱状半導体層の中心と前記第１２の柱状半導体層の中心とを結ぶ線に対して前記座標の二行目において、当該行方向に第１１の所定量オフセットしており、
前記第２１のゲート配線に沿って延びる中心線が、前記第２２の柱状半導体層の中心と前記第２３の柱状半導体層の中心とを結ぶ線に対して前記座標の一行目において、当該行方向に第１１の所定量オフセットしていることを特徴とする半導体装置。
［付記６］
前記第１１のゲート配線の側壁に形成された第１１の絶縁膜サイドウォールと、
前記第１２の第二導電型拡散層上と前記第１２の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第１１の所定量は、第１１の絶縁膜サイドウォールの幅と、前記第１１のゲート配線の幅の半分の長さとの和から、前記第１１の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記５に記載の半導体装置。
［付記７］
前記第１１の柱状半導体層と前記第１２の柱状半導体層との間と、前記第２１の柱状半導体層と前記第２２の柱状半導体層との間に第１１のコンタクトが形成され、
前記第１１のゲート配線は、前記第１１のコンタクトを介して、前記第２１の平面状半導体層に電気的に接続されていることを特徴とする付記６に記載の半導体装置。
［付記８］
前記第１１の所定量は、前記第１１の平面状半導体層の幅の半分の長さから、第１１の絶縁膜サイドウォールの幅と、前記第１１のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記５に記載の半導体装置。
【符号の説明】
【００７５】
１０１．ｎ型ＳＧＴ
１０２．ｐ型ＳＧＴ
１０３．ｎ型ＳＧＴ
１０４．ｎ型ＳＧＴ
１０５．ｐ型ＳＧＴ
１０６．ｎ型ＳＧＴ
１０７．第１１のゲート電極
１０８．第１２のゲート電極
１０９．第１３のゲート電極
１１０．第２１のゲート電極
１１１．第２２のゲート電極
１１２．第２３のゲート電極
１１３．第１１のゲート配線
１１４．ゲート配線
１１５．ゲート配線
１１６．第２１のゲート配線
１１８．シリサイド
１１９．シリサイド
１２０．シリサイド
１２１．第１１の平面状シリコン層
１２２．第２１の平面状シリコン層
１２３．コンタクト
１２４．第１１のコンタクト
１２５．コンタクト
１２６．コンタクト
１２７．第１１の絶縁膜サイドウォール
１２８．絶縁膜サイドウォール
１２９．絶縁膜サイドウォール
１３０．絶縁膜サイドウォール
２０１．基板
２０２．第１２のｎ型拡散層
２０３．第１２のｐ型拡散層
２０４．第１４のｎ型拡散層
２０５．第２２のｎ型拡散層
２０６．第２２のｐ型拡散層
２０７．第２４のｎ型拡散層
２０８．第１１の柱状シリコン層
２０９．第１２の柱状シリコン層
２１０．第１３の柱状シリコン層
２１１．第２１の柱状シリコン層
２１２．第２２の柱状シリコン層
２１３．第２３の柱状シリコン層
２１４．素子分離膜
２１５．第１１のゲート絶縁膜、第１２のゲート絶縁膜
２１６．金属膜
２１７．第１３のゲート絶縁膜
２１８．金属膜
２１９．第２１のゲート絶縁膜
２２０．金属膜
２２１．第２２のゲート絶縁膜、第２３のゲート絶縁膜
２２２．金属膜
２２３．ポリシリコン
２２４．ポリシリコン
２２５．ポリシリコン
２２６．ポリシリコン
２２７．第１１のｎ型拡散層
２２８．第１１のｐ型拡散層
２２９．第１３のｎ型拡散層
２３０．第２１のｎ型拡散層
２３１．第２１のｐ型拡散層
２３２．第２３のｎ型拡散層
２３４．シリサイド
２３５．シリサイド
２３６．シリサイド
２３７．シリサイド
２３８．シリサイド
２３９．シリサイド
２４０．シリサイド
２４１．シリサイド
２４２．シリサイド
２４３．シリサイド
２４４．酸化膜
２４５．窒化膜
２４６．酸化膜
２４７．窒化膜
２４８．酸化膜
２４９．窒化膜
２５０．酸化膜
２５１．窒化膜
２５２．酸化膜
２５３．窒化膜
２５４．酸化膜
２５５．窒化膜
２５６．層間絶縁膜
２５７．コンタクト
２５８．コンタクト
２５９．コンタクト
２６０．コンタクト
２６１．コンタクト
２６２．コンタクト
３０１．ｎ型ＳＧＴ
３０２．ｐ型ＳＧＴ
３０３．第１のゲート電極
３０４．第２のゲート電極
３０５．第１のゲート配線
３０６．ゲート配線
３０７．第１の絶縁膜サイドウォール
３０８．シリサイド
３０９．第１の平面状シリコン層
５０１．基板
５０２．第２のｎ型拡散層
５０３．第２のｐ型拡散層
５０４．第１の柱状シリコン層
５０５．第２の柱状シリコン層
５０６．第１のゲート絶縁膜、第２のゲート絶縁膜
５０７．金属膜
５０８．素子分離膜
５０９．ポリシリコン
５１１．シリサイド
５１２．シリサイド
５１３．シリサイド
５１４．シリサイド
５１５．層間絶縁膜
５１６．酸化膜
５１７．窒化膜
５１８．酸化膜
５１９．窒化膜
５２０．コンタクト
５２１．コンタクト
５２２．コンタクト
５２３．コンタクト
５２４．第１のｎ型拡散層
５２５．第１のｐ型拡散層
【図１】
2018014514.tif 000003
【図２】
2018014514.tif 000004
【図３】
2018014514.tif 000005