(57)【要約】【課題】ゲート絶縁膜とゲート電極を有した半導体装置のリーク電流を抑制すること。【解決手段】ゲート絶縁膜１４は、トレンチ１９底面１９ａ、トレンチ１９側面１９ｂ、第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状に設けられている。ゲート電極１５は、ゲート絶縁膜１４を介して、トレンチ１９の底面１９ａ、トレンチ１９の側面１９ｂ、および第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状に設けられている。ゲート電極１５の下面の端部１５ａは、ゲート絶縁膜１４の上面の端部１４ａと揃えられており、ゲート絶縁膜１４の下面の端部１４ｂは、ゲート電極１５の下面の端部１５ａに対向する第２のｎ層１３の表面と接して設けられている。パッシベーション膜１６は、ゲート電極１５およびソース電極１７へのコンタクトホール部分を除いて、素子上面全体を覆っている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層表面の一部領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層表面に設けられたゲート電極と、前記半導体層表面の一部領域に、前記ゲート電極から離間して設けられた電極と、前記半導体層表面のうち、前記ゲート絶縁膜形成領域および前記電極形成領域以外の領域に接して設けられ、前記ゲート絶縁膜とは異なる絶縁材料からなるパッシベーション膜と、を有した半導体装置において、
前記ゲート絶縁膜の上面の端部が前記ゲート電極の下面に接し、
前記ゲート絶縁膜の端部側面は、前記半導体層のうち前記ゲート絶縁膜の端部の下面と接する面に垂直な方向に対して−６０〜６０°の範囲である、
ことを特徴とする半導体装置。
【請求項２】
前記パッシベーション膜は、比誘電率が前記ゲート絶縁膜よりも高い材料からなる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜はＳｉＯ２であり、前記パッシベーション膜は、Ａｌ２Ｏ３、ＺｒＯＮ、ＡｌＯＮ、ＺｒＯ２、ＨｆＯ２またはＨｆＯＮである、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記パッシベーション膜は、比誘電率が前記ゲート絶縁膜よりも低い材料からなる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜はＳｉＯ２であり、前記パッシベーション膜は、ＳｉＯＦまたはＳｉＯＣである、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜の下面の端部が、前記ゲート電極の下面の端部の内側となるようにした、
ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜が前記半導体層に接する面のうち、チャネル部分より外側の面積は、前記半導体層が前記ゲート絶縁膜及び前記パッシベーション膜と接する面積のうち、前記ゲート電極と前記半導体層とが前記ゲート絶縁膜及び前記パッシベーション膜を介して対向する面積の９０％以下となるようにした、
ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜の下面の端部が、前記ゲート電極の下面の端部の外側となるようにした、
ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体層表面にトレンチを有し、前記トレンチの側面または底面に前記ゲート絶縁膜が設けられたゲート構造であるトレンチゲート構造であることを特徴とする請求項１ないし請求項８に記載の半導体装置。
【請求項１０】
前記半導体層の主面に垂直方向に導通を取る縦型構造である、ことを特徴とする請求項１ないし請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体層は、III族窒化物半導体であることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
半導体層と、前記半導体層表面の一部領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層表面に設けられたゲート電極と、前記半導体層表面の一部領域に、前記ゲート電極から離間して設けられた電極と、前記半導体層表面のうち、前記ゲート絶縁膜形成領域および前記電極形成領域以外の領域に接して設けられ、前記ゲート絶縁膜とは異なる絶縁材料からなるパッシベーション膜と、を有した半導体装置の製造方法において、
前記半導体層表面に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の所定領域に、マスクを用いて前記ゲート電極を形成するゲート電極形成工程と、
前記マスクを残したまま、前記ゲート絶縁膜をエッチングし、前記ゲート絶縁膜の上面の端部が、前記ゲート電極の下面に接するようにし、前記ゲート絶縁膜の端部側面が、前記半導体層のうち前記ゲート絶縁膜の端部の下面と接する面に垂直な方向に対して−６０〜６０°の範囲となるようにするゲート絶縁膜エッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記パッシベーション膜は、比誘電率が前記ゲート絶縁膜よりも高い材料からなる、
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記パッシベーション膜は、比誘電率が前記ゲート絶縁膜よりも低い材料からなる、
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜エッチング工程は、前記ゲート絶縁膜の下面の端部が前記ゲート電極の下面の端部よりも内側となるように前記ゲート絶縁膜をエッチングする工程である、
ことを特徴とする請求項１２ないし請求項１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート絶縁膜が前記半導体層に接する面のうち、前記チャネル部分より外側の面積は、前記半導体層が前記ゲート絶縁膜及び前記パッシベーション膜と接する面積のうち、前記ゲート電極と前記半導体層とが前記ゲート絶縁膜及び前記パッシベーション膜を介して対向する面積の９０％以下となるようにする、
ことを特徴とする請求項１２ないし請求項１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート絶縁膜エッチング工程は、前記ゲート絶縁膜の下面の端部が前記ゲート電極の下面の端部の外側となるように前記ゲート絶縁膜をエッチングする工程である、
ことを特徴とする請求項１２ないし請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ素系ガスを用いたドライエッチングである、
ことを特徴とする請求項１２ないし請求項１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ酸を用いたウェットエッチングである、
ことを特徴とする請求項１２ないし請求項１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記マスクはレジストマスクである、ことを特徴とする請求項１２ないし請求項１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記パッシベーション膜は、ＡＬＤ法により形成する、ことを特徴とする請求項１２ないし請求項２０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜およびゲート電極を有した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮなどのIII族窒化物半導体を用いた半導体装置では、エッチングダメージなどに起因して半導体層表面に表面準位が形成される。この表面準位は、電流リークの原因となる。そこで、半導体層表面のうち、ゲート絶縁膜や電極が形成されている領域を除く露出面をパッシベーション膜で覆うことで電流リークを抑制している。
【０００３】
特許文献１には、パッシベーション膜の材料として、ゲート絶縁膜とは異なる材料を用いることが記載されている。これにより、電流リークの抑制により適した材料を用いることができるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９８７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の事例においては、ゲート電極端部付近のパッシベーション膜はゲート絶縁膜を介して形成されているため、単にパッシベーション膜の材料をゲート絶縁膜とは異なる材料とするだけでは、電流リークを抑制する効果が十分でなく、さらなる電流リークの抑制が求められている。
【０００６】
そこで本発明の目的は、ゲート電極およびゲート絶縁膜を有した半導体装置の電流リークを抑制することである。
【課題を解決するための手段】
【０００７】
本発明は、半導体層と、半導体層表面の一部領域に設けられたゲート絶縁膜と、ゲート絶縁膜を介して半導体層表面に設けられたゲート電極と、半導体層表面の一部領域に、ゲート電極から離間して設けられた電極と、半導体層表面のうち、ゲート絶縁膜形成領域および電極形成領域以外の領域に接して設けられ、ゲート絶縁膜とは異なる絶縁材料からなるパッシベーション膜と、を有した半導体装置において、ゲート絶縁膜の上面の端部がゲート電極の下面に接するようにし、ゲート絶縁膜の端部側面は、半導体層のうちゲート絶縁膜の端部の下面と接する面に垂直な方向に対して−６０〜６０°の範囲である、ことを特徴とする半導体装置である。  
【０００８】
本発明において、特に以下の構成をとるとよい。１つは、パッシベーション膜は、比誘電率がゲート絶縁膜よりも高い材料とすることである。
【０００９】
他の１つは、パッシベーション膜は、比誘電率がゲート絶縁膜よりも低い材料とすることである。
【００１０】
他の１つは、ゲート絶縁膜の下面の端部がゲート電極の下面の端部よりも内側となるようにすることである。
【００１１】
他の１つは、ゲート絶縁膜が半導体層に接する面のうち、チャネル部分より外側の面積は、半導体層がゲート絶縁膜及びパッシベーション膜と接する面積のうち、ゲート電極と半導体層とがゲート絶縁膜及びパッシベーション膜を介して対向する面積の９０％以下となるようにすることである。ここでチャネル部分とは、半導体層中のキャリアが制御される部分をいう。たとえば、ｎｐｎ構造のＦＥＴでは、半導体層のｐ層の領域である。
【００１２】
また、本発明において、パッシベーション膜はゲート絶縁膜とは異なる絶縁材料であれば任意であるが、特にゲート絶縁膜はＳｉＯ２を用いることが好ましい。絶縁強度が高く成膜および加工が容易なためである。ゲート絶縁膜としてＳｉＯ２を用いる場合であって、パッシベーション膜としてゲート絶縁膜よりも比誘電率の高い材料を用いる場合、パッシベーション膜は、Ａｌ２Ｏ３、ＺｒＯＮ、ＡｌＯＮ、ＺｒＯ２、ＨｆＯ２またはＨｆＯＮが好適である。また、パッシベーション膜としてゲート絶縁膜よりも比誘電率の低い材料を用いる場合、パッシベーション膜は、ＳｉＯＦまたはＳｉＯＣが好適である。また、パッシベーション膜の材料は、負の固定電荷を有した材料が好適であり、たとえばＡｌ２Ｏ３が好適である。このような材料を用いると、半導体層表面から電子が排斥され、電流リークがより低減されるためである。
【００１３】
本発明の半導体装置としては従来知られる種々の構造のものを採用できるが、半導体層表面にトレンチを有し、トレンチの側面または底面にゲート絶縁膜が設けられたゲート構造であるトレンチゲート構造や、半導体層主面に垂直方向に導通を取る縦型構造に本発明は好適である。また、本発明において、半導体層のうちゲート絶縁膜の端部の下面と接する面とは、たとえば、ゲート絶縁膜の端部がトレンチの底面にある場合は、トレンチ底面であり、ゲート絶縁膜の端部がトレンチの側面にある場合は、トレンチ側面であり、ゲート絶縁膜の端部がトレンチの上面にある場合には、トレンチ上面である。
【００１４】
また、本発明の半導体層の材料は、任意の半導体材料でよいが、高耐圧なIII族窒化物半導体やＳｉＣを用いる場合に本発明は好適であり、特にIII族窒化物半導体に好適である。
【００１５】
また、本発明は、半導体層と、半導体層表面の一部領域に設けられたゲート絶縁膜と、ゲート絶縁膜を介して半導体層表面に設けられたゲート電極と、半導体層表面の一部領域に、ゲート電極から離間して設けられた電極と、半導体層表面のうち、ゲート絶縁膜形成領域および電極形成領域以外の領域に接して設けられ、ゲート絶縁膜とは異なる絶縁材料からなるパッシベーション膜と、を有した半導体装置の製造方法において、半導体層表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上の所定領域に、マスクを用いてゲート電極を形成するゲート電極形成工程と、マスクを残したまま、ゲート絶縁膜をエッチングし、ゲート絶縁膜の上面の端部がゲート電極の下面に接するようにし、ゲート絶縁膜の端部側面が、半導体層のうちゲート絶縁膜の端部の下面と接する面に垂直な方向に対して−６０〜６０°の範囲となるようにするゲート絶縁膜エッチング工程と、を有することを特徴とする半導体装置の製造方法である。
【００１６】
上記本発明の製造方法によれば、自己整合的にゲート絶縁膜をエッチングすることができ、容易にゲート絶縁膜の上面の端部とゲート電極の下面とを接するようにできる。
【００１７】
また、ゲート絶縁膜エッチング工程は、ゲート絶縁膜の上面の端部がゲート電極の下面の端部もしくはゲート電極の下面に接するようにし、ゲート絶縁膜の下面の端部がゲート電極の下面の端部の外側となるようにゲート絶縁膜をエッチングする工程であってもよい。
【００１８】
また、ゲート絶縁膜エッチング工程は、ゲート絶縁膜の上面の端部がゲート電極の下面の端部もしくはゲート電極の下面に接し、ゲート絶縁膜の下面の端部がゲート電極の下面の端部よりも内側となるようにゲート絶縁膜をエッチングする工程であってもよい。
【００１９】
また、マスクはレジストマスクであり、ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ素系ガスを用いたドライエッチングであってもよい。
【００２０】
また、マスクはレジストマスクであり、ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ酸を用いたウェットエッチングであってもよい。
【００２１】
パッシベーション膜は、ＡＬＤ法により形成することが望ましい。
【発明の効果】
【００２２】
本発明によれば、半導体層表面と接するパッシベーション膜の面積が広くなるため、半導体層表面の表面準位に起因するリーク電流をより抑制することができる。
【００２３】
特に、ゲート絶縁膜の上面の端部とゲート電極の下面の端部もしくはゲート電極の下面とを揃え、パッシベーション膜の比誘電率をゲート絶縁膜よりも高くすれば、ゲート電極の下面の端部での電界集中が緩和され、素子特性の劣化が低減されて寿命が向上する。
【００２４】
また、特に、ゲート絶縁膜の上面の端部がゲート電極の下面の端部もしくはゲート電極の下面に接し、ゲート絶縁膜の下面の端部をゲート電極の下面の端部よりも内側となるようにして、パッシベーション膜の比誘電率をゲート絶縁膜よりも低くすれば、ゲート電極の下面の端部での電界集中が緩和され、素子特性の劣化が低減されて寿命が向上する。
【００２５】
また、特に、ゲート絶縁膜のエッチングにおいては、ゲート電極のエッチングに使用したマスクを残したまま、自己整合的にゲート絶縁膜をエッチングすることにより、製造工程を簡略化できる。
【００２６】
また、特に、マスクはレジストマスクであり、ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ素系ガスを用いたドライエッチングとすることにより、より容易にゲート絶縁膜をエッチングすることができる。
【００２７】
また、特に、ゲート絶縁膜エッチング工程におけるゲート絶縁膜のエッチングは、フッ酸を用いたウェットエッチングとすることにより、より容易にゲート絶縁膜をエッチングすることができる。
【００２８】
また、特に、パッシベーション膜はＡＬＤ法により形成することにより、段差被覆性に優れ、均一な厚さで均質なアモルファス膜を得ることができるため、ゲート絶縁膜の端部がゲート電極の端部よりも内側であっても、そのゲート電極端部と半導体層との隙間に精度よくパッシベーション膜を形成することができる。
【図面の簡単な説明】
【００２９】
【図１】実施例１の半導体装置の構成を示した図。
【図２．Ａ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｂ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｃ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｄ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｅ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｆ】実施例１の半導体装置の製造工程を示した図。
【図２．Ｇ】実施例１の半導体装置の製造工程を示した図。
【図３】実施例１の変形例１の半導体装置の構成を示した図。
【図４】実施例１の変形例２の半導体装置の構成を示した図。
【図５】実施例２の半導体装置の構成を示した図。
【図６】実施例２の変形例１の半導体装置の構成を示した図。
【図７】実施例２の変形例２の半導体装置の構成を示した図。
【図８】実施例３の半導体装置の構成を示した図。
【図９】実施例４の半導体装置の構成を示した図。
【図１０】実施例４の変形例１の半導体装置の構成を示した図。
【図１１】実施例４の変形例２の半導体装置の構成を示した図。
【発明を実施するための形態】
【００３０】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００３１】
図１は、実施例１のIII族窒化物半導体からなる半導体装置の構成を示した図である。実施例１の半導体装置は、基板主面に垂直な方向に導通を取る縦型構造である。また、ゲートがトレンチゲート構造のＭＯＳＦＥＴである。図１のように、実施例１の半導体装置は、基板１０と、基板１０上に位置する半導体層２０と、ゲート絶縁膜１４と、ゲート電極１５と、パッシベーション膜１６と、ソース電極１７と、ドレイン電極１８と、ｐボディ電極２１と、トレンチ１９と、リセス２２と、によって構成されている。また、半導体層２０は、第１のｎ層１１、ｐ層１２、第２のｎ層１３が順に積層された構造である。以下、各構成について説明する。
【００３２】
なお、図１では半導体装置の単位セル分の構造における断面を示しており、装置全体としては、正六角形状の単位セルがハニカム状に配列されて並列接続された構造となっている。より具体的には、トレンチ１９の平面パターンは、上記ハニカム状パターンにおける正六角形の辺に相当するパターンとなっており、正六角形の中心部分にソース電極１７、ｐボディ電極２１が配置されたパターンとなっている。もちろん、単位セルのパターン、単位セルの配列パターンはこれに限るものではなく、任意のパターンでよいが、上記のようなハニカム状パターンとすれば、平面充填の効率性やオン抵抗の低減などの点で有利である。
【００３３】
基板１０は、Ｓｉドープのｃ面ｎ−ＧａＮからなる厚さ３００μｍの平板状の基板である。Ｓｉ濃度は、１×１０１８／ｃｍ３である。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉ、ＳｉＣなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。
【００３４】
第１のｎ層１１は、基板１０上に積層された厚さ１０μｍのＳｉドープのｎ−ＧａＮ層である。Ｓｉ濃度は、１×１０１６／ｃｍ３である。
【００３５】
ｐ層１２は、ｎ層１１上に積層された厚さ１．０μｍのＭｇドープのｐ−ＧａＮ層である。Ｍｇ濃度は、２×１０１８／ｃｍ３である。
【００３６】
第２のｎ層１３は、ｐ層１２上に積層された厚さ０．３μｍのＳｉドープのｎ−ＧａＮ層である。Ｓｉ濃度は、３×１０１８／ｃｍ３である。第２のｎ層１３の一部領域（ｐボディ電極２１およびソース電極１７を形成する領域）はエッチングにより除去されて溝（リセス２２）が設けられており、その底面にｐ層１２が露出している。
【００３７】
トレンチ１９は、半導体層２０の所定位置に形成された溝であり、第２のｎ層１３、ｐ層１２を貫通し、第１のｎ層１１に達する深さの溝である。トレンチ１９の底面１９ａには第１のｎ層１１が露出し、トレンチ１９の側面１９ｂには第１のｎ層１１、ｐ層１２、第２のｎ層１３が露出する。
【００３８】
トレンチ１９の形状は任意である。また、トレンチ１９の側面１９ｂは、基板１０主面に対して垂直である必要はなく、傾斜していてもよい。
【００３９】
ゲート絶縁膜１４は、トレンチ１９底面１９ａ、トレンチ１９側面１９ｂ、トレンチ１９上面（第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍）に連続して膜状に設けられている。ゲート絶縁膜１４の上面（ゲート電極１５に接する面）の端部１４ａは、ゲート電極１５の下面（少なくとも一部がゲート絶縁膜１４と接する面）の端部１５ａと揃って設けられている。また、ゲート絶縁膜１４の下面（第２のｎ層１３と接する面）の端部１４ｂは、ゲート電極１５の下面の端部１５ａに対向する第２のｎ層１３の表面と接して設けられていて、ゲート絶縁膜１４の端部側面１４ｃは、そのゲート絶縁膜１４の端部下面が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直である。ゲート絶縁膜１４は、ＳｉＯ２からなり、厚さ１００ｎｍである。
【００４０】
ゲート電極１５は、ゲート絶縁膜１４を介して、トレンチ１９の底面１９ａ、トレンチ１９の側面１９ｂ、および第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状に設けられている。ゲート電極１５は、Ａｌからなる。
【００４１】
図１のように、ゲート電極１５の下面の端部１５ａは、ゲート絶縁膜１４の上面の端部１４ａと揃って位置している。また、ゲート絶縁膜１４の下面の端部１４ｂは、ゲート電極１５の下面の端部１５ａに対向する第２のｎ層１３の表面と接して設けられている。そのため、ゲート絶縁膜１４が第２のｎ層１３に接する面積は、ゲート電極１５がゲート絶縁膜１４を介して第２のｎ層１３に対向する面積と等しくなっている。
【００４２】
パッシベーション膜１６は、ソース電極１７へのコンタクトホール部分を除いて、素子上面全体を覆っている。具体的には、ソース電極１７上面（コンタクトホール部分除く）、第２のｎ層１３の露出面（第２のｎ層１３上面１３ａのうち、ソース電極１７、ｐボディ電極２１およびゲート絶縁膜１４が形成されている領域以外）、ゲート絶縁膜１４の端部側面１４ｃ、ゲート電極１５に連続して膜状に形成されている。パッシベーション膜１６の厚さは至る所均一であり、その厚さは１００ｎｍである。パッシベーション膜１６はソース電極１７へのコンタクトホールを除いて保護膜（図示しない）に覆われている。
【００４３】
パッシベーション膜１６の材料は、Ａｌ２Ｏ３である。他にも、ゲート絶縁膜１４の比誘電率よりも比誘電率の高い任意の絶縁材料を用いることができる。Ａｌ２Ｏ３以外に、たとえば、ＺｒＯＮ、ＳｉＯＮ、ＨｆＯ２、ＳｉＮ、ＡｌＯＮ、ＡｌＮなどを用いることができる。特に、形成の容易さや膜質、比誘電率の高さなどの点からＡｌ２Ｏ３、ＺｒＯＮを用いるのがよい。また、パッシベーション膜１６の材料は、負の固定電荷を有した材料が好適であり、たとえばＡｌ２Ｏ３が好適である。負の固定電荷を有した材料を用いると、半導体層表面から電子が排斥され、電流リークがより低減されるためである。また、パッシベーション膜１６は多層で構成されていてもよい。その場合、パッシベーション膜１６の比誘電率とは、本明細書においてはパッシベーション膜複層全体の実効的な比誘電率を意味する。パッシベーション膜１６を多層とする場合、たとえば、Ａｌ２Ｏ３／ＺｒＯＮ、Ａｌ２Ｏ３／ＨｆＯ２などを用いることができる。
【００４４】
また、パッシベーション膜１６は、ＡＬＤ法によって形成された膜であることが望ましい。ＡＬＤ法によれば、均質で被覆性の良好なアモルファス膜が得られる。
【００４５】
実施例１の半導体装置では、ゲート絶縁膜１４の下面の端部１４ｂは、ゲート電極１５の下面１５ａに対向する第２のｎ層１３の表面と接して設けられているため、第２のｎ層１３の露出面（第２のｎ層１３上面１３ａのうち、ゲート絶縁膜１４やソース電極１７、ｐボディ電極２１の設けられていない領域）を従来よりも広く取ることができる。そのため、ゲート絶縁膜１４の下面の端部１４ｂをゲート電極１５の下面の端部１５ａよりも外側としている構造よりも、第２のｎ層１３とゲート絶縁膜１４との接触面積が減少しており、逆に第２のｎ層１３とパッシベーション膜１６の接触面積は広くなっている。第２のｎ層１３表面に形成される表面準位に起因する電流リークの抑制効果は、ゲート絶縁膜１４よりパッシベーション膜１６の方が高いので、その接触面積の増大によって電流リークがより低減されている。
【００４６】
また、パッシベーション膜１６として、ゲート絶縁膜１４よりも比誘電率の高い材料を用いているため、ゲート電極１５の下面の端部１５ａにおける電界集中が低減されている。これは、下面の端部１５ａにおいてパッシベーション膜１６が接しており、下面の端部１５ａからパッシベーション膜１６へと電界分布がゆるやかに変化するようになるためである。この電界集中低減の結果、実施例１の半導体装置は素子特性の劣化が低減されており、素子寿命が向上している。
【００４７】
電流リークをより低減するため、およびゲート電極１５の下面の端部１５ａにおける電界集中をより低減するために、パッシベーション膜１６の比誘電率は、ゲート絶縁膜１４よりもなるべく高いことが望ましく、４〜５０００であることが望ましい。より望ましくは、比誘電率を４〜１００とすることであり、さらに望ましくは４〜３０である。
【００４８】
また、同様の理由により、パッシベーション膜１６の厚さは、１０〜１００００ｎｍであることが望ましい。より望ましくは３０〜２０００ｎｍであり、さらに望ましくは５０〜１０００ｎｍである。
【００４９】
なお、パッシベーション膜１６として、ゲート絶縁膜１４の比誘電率よりも低い材料を用いることもできる。ゲート電極１５の下面の端部１５ａにおける電界集中を低減する効果は得られないが、パッシベーション膜１６の第２のｎ層１３への接触面積増大による電流リーク低減の効果は同様に得ることができる。
【００５０】
ｐボディ電極２１は、第２のｎ層１３の一部領域上、リセス２２によって露出したｐ層１２上に連続して設けられている。ｐボディ電極２１は、Ｐｄからなる。
【００５１】
ソース電極１７は、ｐボディ電極２１上、および第２のｎ層１３上の一部領域上にわたって連続して設けられている。ソース電極１７は、第２のｎ層１３に対してオーミックコンタクトする導電性材料であり、Ｔｉ／Ａｌからなる。Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、ＴｉＮ／Ａｌ、Ｐｄ／Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／Ｐｄなども用いることができる。
【００５２】
ドレイン電極１８は、基板１０裏面（第１のｎ層１１が設けられている側とは反対側の面）に接して設けられている。ドレイン電極１８の材料は、基板１０に対してオーミックコンタクトする導電性材料であり、ソース電極１７と同一の材料である。もちろん、オーミックコンタクトする材料であれば、ソース電極１７とドレイン電極１８とで別材料を用いてもよい。
【００５３】
次に、実施例１の半導体装置の製造方法について、図２を参照に説明する。
【００５４】
まず、基板１０上に、ＭＯＣＶＤ法によって、第１のｎ層１１、ｐ層１２、第２のｎ層１３を順に積層して半導体層２０を形成する（図２．Ａ参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ３）３：ＴＭＧ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ３）３：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ４）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ５Ｈ５）２：ＣＰ２Ｍｇ）である。キャリアガスは水素や窒素である。    
【００５５】
次に、半導体層２０の所定位置をドライエッチングすることにより、トレンチ１９およびリセス２２を形成する（図２．Ｂ参照）。トレンチ１９の形成は、第２のｎ層１３、ｐ層１２を貫通して第１のｎ層１１が露出するまでドライエッチングを行う。また、リセス２２の形成は、ｐ層１２が露出するまでドライエッチングを行う。トレンチ１９とリセス２２のどちらを先に作製してもよい。このドライエッチングによってトレンチ１９側面１９ｂやリセス２２の側面にダメージ層が形成されるため、ウェットエッチングによりダメージ層を除去してもよい。その側面を介した電流リークを低減することができる。この場合、ウェットエッチング液としてＴＭＡＨ（水酸化テトラメチルアンモニウム）などを用いることができる。
【００５６】
次に、半導体層２０上に全面にＡＬＤ法によってＳｉＯ２からなるゲート絶縁膜１４を形成する。次に、ゲート絶縁膜１４上に全面にスパッタによってＡｌからなるゲート電極１５を形成する（図２．Ｃ参照）。なお、ＡＬＤ法において酸素源には、オゾンや酸素プラズマを用いるとよい。より低温でゲート絶縁膜１４を成長させることができ、また膜厚の均一さや膜質も向上させることができる。後述のパッシベーション膜１６をＡＬＤ法により形成する場合も、同様にオゾンや酸素プラズマを用いるとよい。また、ＡＬＤ法ではなく、ＣＶＤ法やスパッタなどによってゲート絶縁膜１４を形成してもよい。
【００５７】
次に、ゲート電極１５上であってトレンチ１９の上部にあたる位置に、フォトリソグラフィによってレジストマスク２３を形成する。その後、ドライエッチングによってレジストマスク２３直下の領域を除いてゲート電極１５を除去する（図２．Ｄ参照）。エッチングガスは、たとえば塩素系ガスである。これにより、ゲート電極１５は、ゲート絶縁膜１４を介してトレンチ１９の底面１９ａ、トレンチ１９の側面１９ｂ、およびトレンチ１９の側面１９ｂ近傍の第２のｎ層１３上面１３ａに連続して膜状に残存する。
【００５８】
さらにその後、レジストマスク２３を残したまま、ドライエッチングによってレジストマスク２３直下の領域を除いてゲート絶縁膜１４を除去する（図２．Ｅ参照）。エッチングガスは、たとえばフッ素系ガス、塩素系ガスなどである。特にフッ素系ガスを用いるのがよい。これにより、より容易にゲート絶縁膜１４をエッチングすることができる。ドライエッチングに替えてウェットエッチングにより除去してもよい。この場合、ウェットエッチング液は、たとえばフッ酸、バッファードフッ酸などである。特にフッ酸を用いるのがよい。これにより、より容易にゲート絶縁膜１４をエッチングすることができる。
【００５９】
このエッチングにより、ゲート絶縁膜１４は、トレンチ１９の底面１９ａ、トレンチ１９の側面１９ｂ、およびトレンチ１９の側面１９ｂ近傍の第２のｎ層１３上面１３ａに連続して膜状に残存する。さらに、ゲート絶縁膜１４の上面の端部１４ａと、ゲート電極１５の下面の端部１５ａが揃って形成され、ゲート絶縁膜１４の下面の端部１４ｂは、ゲート電極１５の下面１５ａに対向する第２のｎ層１３の表面と接して形成される。このように、ゲート絶縁膜１４は自己整合的にエッチングすることができ、製造工程を簡略化することができる。その後、レジストマスク２３は除去する。
【００６０】
なお、ゲート絶縁膜１４とゲート電極１５をパターニングするマスクとして、実施例１ではレジストマスクを用いているが、双方のエッチングに対して耐性を有した材料であればレジスト以外を用いてよい。ただし、実施例１のようにレジストマスクを用いるのが簡易であり好ましい。
【００６１】
次に、リフトオフ法を用いてｐボディ電極２１、ソース電極１７を順に形成する。さらに基板１０裏面にリフトオフ法を用いてドレイン電極１８を形成する（図２．Ｆ参照）。なお、ドレイン電極１８はｐボディ電極２１よりも先に形成してもよい。また、ソース電極１７の形成後に、ゲート絶縁膜１４、ゲート電極１５を順に形成してもよい。
【００６２】
次に、ＡＬＤ法（原子層堆積法）によって、上面全体に、つまり、ゲート電極１５上面、ゲート電極１５の端部側面、ゲート絶縁膜１４の端部側面１４ｃ、第２のｎ層１３、ソース電極１７の端部側面、ソース電極１７上面を連続して覆うようにして、Ａｌ２Ｏ３からなるパッシベーション膜１６を形成する（図２．Ｇ参照）。ＡＬＤ法は段差被覆性や膜厚制御性に優れている。そのため、均一な厚さかつ均質なアモルファスのパッシベーション膜１６を、再現性よく形成することができる。このように、第２のｎ層１３の露出面が、均一な厚さでかつ均質なアモルファスのＡｌ２Ｏ３に接して覆われるため、第２のｎ層１３表面の表面準位による電流リークを効果的に抑制することができる。なお、ＡＬＤ法ではなく、ＣＶＤ法、スパッタなどによってゲート絶縁膜１４を形成してもよい。酸窒化膜については、酸化膜を形成してから窒化したり、窒化膜を形成してから酸化したりすることで形成してもよい。
【００６３】
次に、パッシベーション膜１６を覆うようにして保護膜（図示しない）を形成し、パッシベーション膜１６および保護膜のうち、ソース電極１７の上部に当たる領域をドライエッチングしてコンタクトホールを形成し、ソース電極１７と接続する配線電極（図示しない）を形成する。以上によって実施例１の半導体装置が製造される。
【００６４】
実施例１の半導体装置による効果をまとめると、次の通りである。第１に、ゲート絶縁膜１４の上面の端部１４ａが、ゲート電極の下面の端部１５ａと揃って設けられ、ゲート絶縁膜１４下面の端部１４ｂは、ゲート電極１５の下面１５ａに対向する第２のｎ層１３の表面と接して設けられており、ゲート電極１５の外側にゲート絶縁膜１４の下面の端部１４ｂが設けられている場合に比べてパッシベーション膜１６が第２のｎ層１３上面１３ａに接する面積が広くなっている。そのため、第２のｎ層１３表面に形成される表面準位に起因する電流リークが抑制されている。第２に、パッシベーション膜１６としてゲート絶縁膜１４よりも比誘電率の高い材料を用いているため、ゲート電極１５の下面の端部１５ａでの電界集中が緩和されている。その結果、素子特性の劣化が低減されており、素子寿命が向上している。
【００６５】
（実施例１の変形例１）
図３は実施例１の変形例１の半導体装置の構成を示した図である。図３に示す実施例１の変形例１の半導体装置は、図３のように実施例１の半導体装置のゲート絶縁膜１４に換えてゲート絶縁膜２１４を設けた構成であり、他の構成については実施例１と同様である。
【００６６】
ゲート絶縁膜２１４は、ＺｒＯＮであり、パッシベーション膜１６よりも比誘電率が高い。また、ゲート絶縁膜２１４の上面の端部２１４ａは、ゲート電極の下面の端部１５ａと揃って設けられており、ゲート絶縁膜２１４下面の端部２１４ｂは、ゲート電極１５の外側（ゲート電極１５から見てソース電極１７の方向）０μｍ〜１μｍの間に位置して設けられている。ゲート絶縁膜２１４の端部側面２１４ｃは傾斜しており、その傾斜角度は、そのゲート絶縁膜２１４端部下面が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直な方向に対して０〜６０°の範囲である。ここで便宜的に、順テーパーとなる傾斜角度を正の値とし、逆テーパーとなる傾斜角度を負の値とする。
【００６７】
ゲート絶縁膜２１４としてＺｒＯＮを用いているが、他の絶縁材料を用いてもよい。たとえば、ＺｒＯ２、ＨｆＯ２、ＳｉＮ、ＺｒＯＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮなどを用いることも可能である。
【００６８】
（実施例１の変形例２）
図４は実施例１のもう一つの変形例の半導体装置の構成を示した図である。図４に示す実施例１の変形例２の半導体装置は、図４のように実施例１の半導体装置のゲート絶縁膜１４に換えてゲート絶縁膜３１４を設けた構成であり、他の構成については実施例１と同様である。
【００６９】
ゲート絶縁膜３１４の上面の端部３１４ａが、ゲート電極の下面の端部１５ａより内側に設けられ、ゲート絶縁膜３１４の下面の端部３１４ｂは、ゲート電極１５の外側に０μｍ〜１μｍの間に位置して設けられている。ゲート絶縁膜３１４の端部側面３１４ｃは傾斜しており、その傾斜角度は、ゲート絶縁膜３１４の端部下面が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直な方向に対して０〜６０°の範囲である。ゲート絶縁膜３１４の材料は、ＳｉＯ２である。
【実施例２】
【００７０】
図５は、実施例２の半導体装置の構成を示した図である。図５に示す実施例２の半導体装置は、図５のように実施例１の半導体装置のゲート絶縁膜１４に替えてゲート絶縁膜４１４を設けた構成であり、他の構成については実施例１と同様である。
【００７１】
ゲート絶縁膜４１４は２層４１４Ａ、Ｂで構成されており、第２のｎ層１３と接する層４１４ＡをＳｉＯ２とし、ゲート電極１５に接する層４１４ＢをＺｒＯＮとしている。これによって、成膜時の半導体層へのダメージを低減しつつ、ゲート絶縁膜４１４の実効的な比誘電率を変えることができる。ゲート絶縁膜４１４は二層以上の多層でもよく、材料も他のものを用いてもよい。具体的には、ＳｉＯ２／ＺｒＯＮ、ＳｉＯ２／Ａｌ２Ｏ３、ＳｉＯ２／ＨｆＯ２、ＳｉＯ２／ＺｒＯ２、ＳｉＯ２／ＡｌＯＮなどを用いることができる。ここで「／」は積層であることを意味し、Ａ／ＢはＡ層を成膜した後Ｂ層を成膜することを意味する。以下、材料の説明において同様である。なお、ゲート絶縁膜が多層である場合、ゲート絶縁膜の比誘電率とは、本明細書においてはゲート絶縁膜全体の実効的な比誘電率を意味するものとする。
【００７２】
また、ゲート絶縁膜４１４の上層４１４Ｂ上面の端部４１４Ｂａはゲート電極１５の下面の端部１５ａと揃って設けられており、ゲート絶縁膜４１４の下層４１４Ａ下面の端部４１４Ａｂはゲート電極１５の外側０μｍ〜１μｍの間に位置して設けられている。また、ゲート絶縁膜４１４の下層４１４Ａ上面の端部４１４Ａａと、上層４１４Ｂ下面の端部４１４Ｂｂは揃えられ一致している。ゲート絶縁膜４１４の上層４１４Ｂの端部側面４１４Ｂｃは、下層４１４Ａの端部が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直であり、ゲート絶縁膜４１４の下層４１４Ａの端部側面４１４Ａｃは、下層４１４Ａの端部が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直な方向に対して傾斜している。その傾斜角度は、第２のｎ層１３上面１３ａに垂直な方向に対して０〜６０°の範囲である。
【００７３】
（実施例２の変形例１）
図６は、実施例２の変形例１の半導体装置の構成を示した図である。図６に示すように、実施例２の変形例１の半導体装置は、図５におけるゲート絶縁膜４１４に替えてゲート絶縁膜５１４を設けたものであり、他の構成については図５と同様である。
【００７４】
図６のように、ゲート絶縁膜５１４は、ゲート絶縁膜４１４と同様に、２層５１４Ａ、Ｂで構成されており、第２のｎ層１３と接する下層５１４ＡをＳｉＯ２とし、ゲート電極１５に接する上層５１４ＢをＺｒＯＮとしている。ゲート絶縁膜４１４との相違は端部の構成である。ゲート絶縁膜５１４の上層５１４Ｂの上面の端部５１４Ｂａは、ゲート電極１５の下面の端部１５ａと揃っている。また、ゲート絶縁膜５１４の上層５１４Ｂの下面の端部５１４Ｂｂと、ゲート絶縁膜５１４の下層５１４Ａの上面の端部５１４Ａａは揃っており、上層５１４Ｂの端部側面５１４Ｂｃと下層５１４Ａの端部側面５１４Ａｃは一の平面を成しており、その側面の傾斜角度は、下層５１４Ａの端部が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直な方向に対して０〜６０°の範囲である。また、ゲート絶縁膜５１４の下層５１４Ａの下面の端部５１４Ａｂは、第２のｎ層１３に接しており、ゲート電極１５の外側０μｍ〜１μｍの間に位置して設けられている。
【００７５】
（実施例２の変形例２）
図７は、実施例２の変形例２の半導体装置の構成を示した図である。図７のように、実施例２の変形例２の半導体装置は、図５におけるゲート絶縁膜４１４、パッシベーション膜４１６に替えて、ゲート絶縁膜７１４、パッシベーション膜７１６を設けたものであり、他の構成については図５と同様である。
【００７６】
図７のように、ゲート絶縁膜７１４は、ゲート絶縁膜４１４と同様に、２層７１４Ａ、Ｂで構成されており、第２のｎ層１３と接する下層７１４ＡをＳｉＯ２とし、ゲート電極１５に接する上層７１４ＢをＺｒＯＮとしている。ゲート絶縁膜４１４との相違は端部の構成である。
【００７７】
ゲート絶縁膜７１４の上層７１４Ｂの上面の端部７１４Ｂａおよび下面の端部７１４Ｂｂは、ゲート電極１５の下面の端部１５ａと揃っており、上層７１４Ｂの端部側面７１４Ｂｃは、下層７１４Ａの端部が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に対して垂直である。
【００７８】
ゲート絶縁膜７１４の下層７１４Ａの上面の端部７１４Ａａおよび下面の端部７１４Ａｂは、ゲート電極１５の下面の端部１５ａよりも内側に位置している。そのため、ゲート電極１５に対向する第２のｎ層１３上の領域に、ゲート絶縁膜７１４が設けられていない領域が生じており、隙間部分が生じている。つまり、ゲート絶縁膜７１４が第２のｎ層１３に接する面積は、ゲート電極１５がゲート絶縁膜７１４を介して第２のｎ層１３に対向する面積よりも小さくなっている。なお、下層７１４Ａの端部側面７１４Ａｃは、下層４１４Ａの端部が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直であってもよいし、傾斜していてもよく、下層４１４Ａの端部下面が接する第２のｎ層１３上面１３ａに垂直な方向に対して−６０〜６０°の範囲であればよい。
【００７９】
ゲート絶縁膜７１４の下層７１４Ａ上面の端部７１４Ａａおよび下面の端部７１４Ａｂを、ゲート電極１５の下面の端部１５ａよりも内側とするには、図２．Ｅのゲート絶縁膜１４のエッチング工程において、ドライエッチングの場合にはエッチング条件を反応性かつ等方性とし、エッチング時間を長めに取り、サイドエッチングすればよい。また、ウェットエッチングの場合には、元より等方性エッチングであるので、エッチング時間を長めに取り、サイドエッチングすればよい。
【００８０】
パッシベーション膜７１６は、パッシベーション膜１６と同様に、ソース電極１７へのコンタクトホール部分を除いて、素子上面全体を覆っているが、上記のゲート電極１５に対向しゲート絶縁膜７１４が設けられていない第２のｎ層１３の領域を含む隙間部分にも、その隙間を埋めるようにして設けられている。パッシベーション膜７１６の形成にＡＬＤ法を用いれば、このような隙間部分も再現性よく埋めることができる。また、均質なアモルファス膜とすることができる。
【実施例３】
【００８１】
図８は、実施例３の半導体装置の構成を示した図である。実施例３の半導体装置は、図８のように、実施例１の半導体装置におけるゲート絶縁膜１４、パッシベーション膜１６に替えて、ゲート絶縁膜６１４、パッシベーション膜６１６を設けた構成であり、他の構成については実施例１と同様である。
【００８２】
ゲート絶縁膜６１４は、その上面の端部６１４ａおよび下面の端部６１４ｂの位置がゲート絶縁膜１４とは異なっており、材料など他の構成はゲート絶縁膜１４と同様である。ゲート絶縁膜６１４の上面の端部６１４ａおよび下面の端部６１４ｂは、図３のように、ゲート電極１５の下面の端部１５ａよりも内側に位置している。そのため、ゲート電極１５に対向する第２のｎ層１３の領域にゲート絶縁膜６１４が設けられていない領域を含む隙間が生じている。つまり、ゲート絶縁膜６１４が第２のｎ層１３に接する面積は、ゲート電極１５がゲート絶縁膜６１４を介して第２のｎ層１３に対向する面積よりも小さくなっている。なお、ゲート絶縁膜６１４の端部側面６１４ｃは、そのゲート絶縁膜６１４の端部下面が接する第２のｎ層１３上面１３ａ（トレンチ１９の上面）に垂直であってもよいし傾斜していてもよく、傾斜角度は第２のｎ層１３上面１３ａに垂直な方向に対して−６０〜６０°の範囲であればよい。
【００８３】
ゲート絶縁膜６１４の上面の端部６１４ａおよび下面の端部６１４ｂを、ゲート電極１５の下面の端部１５ａよりも内側にする方法は、実施例２の変形例２と同様の方法を実施すればよい。
【００８４】
パッシベーション膜６１６は、パッシベーション膜１６と同様に、ソース電極１７へのコンタクトホール部分を除いて、素子上面全体を覆っているが、ゲート電極１５に対向しゲート絶縁膜６１６が設けられていない第２のｎ層１３の表面の領域を含む隙間部分６１６ａにも、その隙間を埋めるようにして設けられている。パッシベーション膜６１６の材料など他の構成は実施例１のパッシベーション膜１６と同様である。
【００８５】
実施例３の半導体装置では、ゲート絶縁膜６１４の上面の端部６１４ａおよび下面の端部６１４ｂがゲート電極１５の下面の端部１５ａよりも内側であるため、第２のｎ層１３の露出面が実施例１の場合よりもさらに広くなっている。そのため、実施例１よりもさらにパッシベーション膜６１６の第２のｎ層１３への接触面積が広くなっており、第２のｎ層１３表面の表面準位による電流リークがさらに抑制されている。
【００８６】
なお、ゲート絶縁膜６１４の上面の端部６１４ａおよび下面の端部６１４ｂをゲート電極１５の端部１５ａよりもどれだけ内側とするかは任意であるが、上記の電流リーク抑制の効果をより高めるためには、なるべくゲート絶縁膜６１４の下面の端部１４ｂを内側とすることが望ましい。ただし、あまり内側にしすぎると、ゲート絶縁膜６１４のエッチング時などにゲート電極１５が第２のｎ層１３に直接接触してゲート電極１５及びソース電極１７間で短絡してしまう可能性があり望ましくない。
【００８７】
たとえば、ゲート絶縁膜６１４が半導体層２０に接する面のうち、チャネル部分（実施例３の半導体装置においてｐ層１２の領域）より外側の面積Ｓは、電流リーク抑制のためになるべく小さいことが望ましい。そのため、面積Ｓは、半導体層２０がゲート絶縁膜６１４及びパッシベーション膜６１６と接する面積のうち、ゲート電極１５と半導体層２０とがゲート絶縁膜６１４及びパッシベーション膜６１６を介して対向する面積Ｓ０の９０％以下とすることが望ましい。より望ましくは５０％以下であり、さらに望ましくは３０％以下である。また、電流リーク抑制の観点からは、面積Ｓは０とする（つまりチャネル部分とゲート絶縁膜６１４の領域を一致させる）ことが最も望ましい。しかし、面積Ｓが小さすぎると、チャネル部分の全領域を覆うようにしてゲート絶縁膜６１４を形成するのが難しくなり、ゲート電極１５が第２のｎ層１３に接触する可能性も高まる。そこで、作製の容易さと電流リーク抑制とのバランスの点から、面積Ｓは、ゲート電極１５がゲート絶縁膜６１４及びパッシベーション膜６１６を介して対向する半導体層２０の面積Ｓ０の１０％以上とすることが望ましい。
【００８８】
（実施例３の変形例）
実施例３の変形例の半導体装置は、実施例３の半導体装置において、パッシベーション膜６１６の材料を替えたものであり、他の構成は同様である。パッシベーション膜６１６の材料は、ゲート絶縁膜６１４よりも比誘電率の低い材料である。たとえば、ＳｉＯＦ、ＳｉＯＣなどを用いることができる。特に、形成の容易さや膜質、比誘電率の低さなどの点からＳｉＯＦを用いるのがよい。
【００８９】
実施例３の変形例の半導体装置は、実施例３の半導体装置と同様に、第２のｎ層１３表面の表面準位による電流リークが抑制されている。
【００９０】
さらに、ゲート電極１５の下面の端部１５ａでの電界集中が緩和されている。その理由は次の通りである。パッシベーション膜６１６がゲート絶縁膜６１４よりも比誘電率の低い材料であるため、ゲート絶縁膜６１４の上面の端部６１４ａと接するゲート電極１５の領域１５ｂにも電界が集中し、ゲート電極１５の下面の端部１５ａと領域１５ｂとで電界が集中する部分が２箇所となる。そのため、電界集中が分散され、結果的にゲート電極１５の下面の端部１５ａでの電界集中が緩和される。
【００９１】
ゲート電極１５の下面の端部１５ａでの電界集中をより緩和するために、パッシベーション膜６１６はなるべく比誘電率の低い材料が望ましく、１〜３．８であることが望ましい。より望ましくは、比誘電率を２〜３．７とすることであり、さらに望ましくは３〜３．５である。
【実施例４】
【００９２】
実施例１〜３の半導体装置は、基板主面に垂直な方向に導通を取る縦型構造であったが、本発明は基板主面に平行な方向に導通を取る横型構造に対しても適用可能である。
【００９３】
実施例４の半導体装置として、ゲートがプレーナゲート構造である横型構造に本発明を適用した例を図９に示す。実施例４の半導体装置は、Ｓｉからなる基板８１０と、基板８１０上にＡｌＮとアンドープＧａＮの積層からなるバッファ層（図示しない）を介して形成されたＭｇドープのｐ−ＧａＮからなるｐ層８１２と、を有している。ｐ層８１２表面の一部領域にはＳｉのイオン注入によるｎ層８１３Ａ、Ｂがそれぞれ分離して形成されている。
【００９４】
また、ｎ層８１３Ａ上であってｐ層８１２側の端部、ｎ層８１３Ａ、Ｂ間のｐ層８１２上、ｎ層８１３Ｂ上であってｐ層８１２側の端部にわたって連続して、ゲート絶縁膜８１４が接して設けられている。ゲート絶縁膜８１４上にはゲート電極８１５が設けられている。図９のように、ｎ層８１３Ａ上のゲート電極８１５の下面の端部８１５ａは、ゲート絶縁膜８１４の上面の端部８１４ａと揃えられており、ゲート絶縁膜８１４の下面の端部８１４ｂは、ゲート電極８１５の下面の端部８１５ａに対向するｎ層８１３Ａの表面と接して設けられている。ｎ層８１３Ｂ上のゲート電極８１５の下面の端部８１５ａは、ゲート絶縁膜８１４の上面の端部８１４ａと揃えられており、ゲート絶縁膜８１４の下面の端部８１４ｂは、ゲート電極８１５の下面の端部８１５ａに対向するｎ層８１３Ｂの表面と接して設けられている。ゲート絶縁膜８１４の端部側面８１４ｃは、ゲート絶縁膜８１４の端部下面が接するｎ層８１３Ａ、Ｂの上面８１３Ａａ、Ｂａに垂直である。
【００９５】
ｎ層８１３Ａ上にはソース電極８１７が設けられ、ｎ層８１３Ｂ上にはドレイン電極８１８が設けられている。パッシベーション膜８１６は、ゲート電極８１５、ソース電極８１７およびドレイン電極８１８へのコンタクトホール部分を除いて、素子上面全体を覆っている。パッシベーション膜８１６は、パッシベーション膜１６と同一の材料であり、ゲート絶縁膜８１４よりも比誘電率の高い材料である。
【００９６】
この図９に示す実施例４の半導体装置もまた、実施例１の半導体装置と同様に、電流リーク抑制効果と、ゲート電極８１５の下面の端部８１５ａの電界集中緩和の効果が得られる。
【００９７】
（実施例４の変形例１）
上記実施例４の半導体装置は、横型構造でプレーナゲート構造であったが、横型構造であってもトレンチを形成した半導体層上にゲート絶縁膜、ゲート電極を積層したトレンチゲート構造の半導体装置に対しても適用可能である。
【００９８】
変形例１の半導体装置として、横型構造であり、かつトレンチゲート構造に本発明を適用した例を図１０に示す。変形例１の半導体装置は、Ｓｉからなる基板９１０と、基板９１０上にＡｌＮとアンドープＧａＮの積層からなるバッファ層（図示しない）、ｐ層９１２、ｎ層９１３を積層して半導体層９２０が形成されている。ｐ層９１２はＭｇドープのｐ−ＧａＮからなり、ｎ層９１３はＳｉドープもしくはＳｉのイオン注入によるｎ−ＧａＮからなる。
【００９９】
半導体層９２０の所定位置に形成された溝はトレンチ９１９であり、ｎ層９１３を貫通し、ｐ層９１２に達する深さの溝である。このトレンチ９１９によって、ｎ層９１３は、２つの領域９１３Ａ、Ｂに分離されている。トレンチ９１９の底面９１９ａにはｐ層９１２が露出し、トレンチ９１９の側面９１９ｂにはｐ層９１２、ｎ層９１３Ａ、Ｂが露出する。
【０１００】
ゲート絶縁膜９１４は、ＳｉＯ２からなり、トレンチ９１９底面９１９ａ、トレンチ９１９側面９１９ｂ、ｎ層９１３上面９１３ａであってトレンチ９１９側面９１９ｂ近傍に連続して膜状に設けられている。図１０のように、ゲート電極９１５の下面の端部９１５ａは、ゲート絶縁膜９１４の上面の端部９１４ａと揃えられており、ゲート絶縁膜９１４下面の端部９１４ｂは、ゲート電極９１５の下面の端部９１５ａに対向するｎ層９１３の表面と接して設けられている。ゲート絶縁膜９１４の端部側面９１４ｃは、ゲート絶縁膜９１４の端部下面が接するｎ層９１３上面９１３ａ（トレンチ９１９の上面）に対して垂直である。
【０１０１】
ｎ層９１３Ａ上にはソース電極９１７が設けられ、ｎ層９１３Ｂ上にはドレイン電極９１８が設けられている。パッシベーション膜９１６は、ゲート電極９１５、ソース電極９１７およびドレイン電極９１８へのコンタクトホール部分を除いて、素子上面全体を覆っている。パッシベーション膜９１６は、パッシベーション膜１６と同一の材料であり、ゲート絶縁膜９１４よりも比誘電率の高い材料である。
【０１０２】
この図１０に示す変形例１の半導体装置もまた、実施例１の半導体装置と同様に、電流リーク抑制効果と、ゲート電極９１５の下面の端部９１５ａの電界集中緩和の効果が得られる。
【０１０３】
（実施例４の変形例２）
図１１はもう一つの横型構造であり、かつトレンチゲート構造の半導体装置の変形例（変形例２）の構成を示す図である。この変形例２の半導体装置は、図１１のように、横型構造であり、かつトレンチゲート構造の半導体装置の変形例におけるゲート絶縁膜９１４、パッシベーション膜９１６に替えて、ゲート絶縁膜１０１４、パッシベーション膜１０１６を設けた構成であり、他の構成については図１０の横型構造であり、かつトレンチゲート構造の半導体装置の変形例１と同様である。
【０１０４】
図１１では、トレンチ９１９の底面９１９ａ上の領域部分のみを残したゲート絶縁膜１０１４とし、それ以外の部分（ゲート電極９１５とｎ層９１３Ａ、Ｂの隙間部分）はパッシベーション膜１０１６で埋めるように設けている。ゲート絶縁膜１０１４はＳｉＯ２からなり、パッシベーション膜１０１６はＡｌ２Ｏ３からなる。ゲート絶縁膜１０１４の端部側面１０１４ｃは、ゲート絶縁膜１０１４の端部下面が接する層９１２の面（トレンチ９１９の底面９１９ａ）に垂直である。
【０１０５】
図１１では、図１０に示すような横型構造であり、かつトレンチゲート構造の半導体装置の変形例１よりも、パッシベーション膜１０１６のｎ層９１３への接触面積がさらに広くなっており、電流リーク抑制効果もさらに向上している。
【０１０６】
（各種変形例）
また、本発明は、一部の領域では、ゲート絶縁膜の下面の端部がゲート電極の下面の端部外側に位置し、他の領域では、ゲート絶縁膜の下面の端部がゲート電極の下面の端部よりも内側となっている場合も含まれる。
【０１０７】
実施例１〜４の半導体装置はＭＯＳＦＥＴであったが、本発明はこれに限るものではなく、ＩＧＢＴ、ＨＦＥＴなどゲート絶縁膜およびゲート電極を有した任意の半導体装置に適用することができる。
【０１０８】
実施例１〜４の半導体装置は、半導体層としてIII族窒化物半導体を用いているが、本発明はこれに限るものではなく、任意の半導体材料を用いた半導体装置に適用できる。たとえば、ＳｉＣ、Ｓｉ、ＳｉＧｅ、III−Ｖ族半導体などにも適用することができる。本発明は、III族窒化物半導体やＳｉＣを用いた場合に好適であり、特にIII族窒化物半導体を用いた場合に好適である。それらの材料では表面準位による電流リークが顕著なためである。
【０１０９】
また、実施例や各種変形例で示したように、ゲート絶縁膜の上面の端部がゲート電極の下面に接しているのであれば、ゲート絶縁膜の端部側面は、そのゲート絶縁膜の端部下面が接する半導体層の面に垂直である必要はなく、傾斜していてもよい。要するに、半導体層のうちゲート絶縁膜の端部の下面と接する面に垂直な方向に対して−６０〜６０°の範囲であればよい。半導体層のうちゲート絶縁膜の端部の下面と接する面とは、たとえば、ゲート絶縁膜の端部がトレンチの底面にある場合は、トレンチ底面であり、ゲート絶縁膜の端部がトレンチの側面にある場合は、トレンチ側面であり、ゲート絶縁膜の端部がトレンチの上面にある場合は、トレンチ上面である。実施例４の変形例２は、ゲート絶縁膜の端部がトレンチ底面にある場合の例であり、その他の実施例および変形例は、ゲート絶縁膜の端部がトレンチの上面にある場合の例となっている。ただし、端部側面の傾斜角度は、−６０〜６０°の範囲とする。望ましくは−４５〜４５°、より望ましくは−３０〜３０°である。パッシベーション膜が半導体層表面に接する面積を十分に広くし、電流リークを低減するためである。端部側面の傾斜角度が変化している場合には、平均の傾斜角度が−６０〜６０°の範囲であればよい。ゲート絶縁膜が２層以上で構成される場合は、各層の端部側面は、−６０〜６０°を満たしていれば任意の角度で良い。
【産業上の利用可能性】
【０１１０】
本発明の半導体装置は、パワーデバイスなどとして利用することができる。
【符号の説明】
【０１１１】
１０：基板
１１：第１のｎ層
１２：ｐ層
１３：第２のｎ層
１４、２１４、３１４、４１４、５１４、６１４、７１４、８１４、９１４、１０１４：ゲート絶縁膜
１５、８１５、９１５：ゲート電極
１６、８１６、９１６、１０１６：パッシベーション膜
１７、８１７、９１７：ソース電極
１８、８１８、９１７：ドレイン電極
１９、９１９：トレンチ
２０、８２０、９２０：半導体層
２１：ｐボディ電極
８１３Ａ、Ｂ：ｎ層
【図１】
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【図２．Ａ】
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【図２．Ｂ】
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【図２．Ｃ】
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【図２．Ｄ】
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【図２．Ｅ】
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【図２．Ｆ】
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【図２．Ｇ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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