(57)【要約】【課題】互いに異なる位相で駆動されて並列に接続された電圧変換回路における２つのインダクタが巻回されたコアのサイズを低減することが可能な電圧変換装置、電圧変換回路の降圧制御方法、電圧変換回路の昇圧制御方法及びコンピュータプログラムを提供する。【解決手段】電圧変換装置は、並列に接続された電圧変換回路１，２の夫々にて、ＳＷ素子Ｑ１１，Ｑ２１と、インダクタＬ１１，Ｌ２１と、両端にキャパシタＣ１，Ｃ２が接続されたＳＷ素子Ｑ１２，Ｑ２２とがこの順序で接続されており、インダクタＬ１１，Ｌ２１及びＳＷ素子Ｑ１２，Ｑ２２の接続点にインダクタＬ１２，Ｌ２２の一端が接続されている。２つのインダクタＬ１２及びＬ２２は互いに磁気相殺するようにコア３に巻回されており、制御部５がＳＷ素子Ｑ１１及びＱ２１を交互にオン／オフすることにより、端子Ｈ，Ｇに入力された電圧が降圧されて端子Ｌ，Ｇに並列に出力される。【選択図】図１
2018014841.tif 000002
【特許請求の範囲】
【請求項１】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、
前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、
前記制御部は、
前記電圧変換回路に降圧変換させる場合、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、
該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、
該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる電圧変換装置。
【請求項２】
前記制御部は、
前記低圧側スイッチング素子の電圧を検出するようにしてあり、
前記第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンし、
該低圧側スイッチング素子をオフした後に前記高圧側スイッチング素子をオンする
請求項１に記載の電圧変換装置。
【請求項３】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、
前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、
前記制御部は、
前記電圧変換回路に昇圧変換させる場合、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、
該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、
該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる電圧変換装置。
【請求項４】
前記制御部は、
前記キャパシタの電圧を検出するようにしてあり、
前記第２モードで前記キャパシタの電圧が第２の電圧閾値より高い場合、前記高圧側スイッチング素子をオンし、
該高圧側スイッチング素子をオフした後に前記低圧側スイッチング素子をオンする
請求項３に記載の電圧変換装置。
【請求項５】
前記第２インダクタは、結合係数が−０．９９以上、且つ−０．７８以下の範囲内にある請求項１から４の何れか１項に記載の電圧変換装置。
【請求項６】
前記２つの電圧変換回路の組をＮ組（Ｎは自然数）備え、
各組の電圧変換回路同士を並列に接続してあり、
前記制御部は、各組の電圧変換回路の一方又は他方の低圧側スイッチング素子をπ／Ｎずつ異なる位相でオン／オフする
請求項１から５の何れか１項に記載の電圧変換装置。
【請求項７】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させる制御方法であって、
前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、
該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、
該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる電圧変換回路の降圧制御方法。
【請求項８】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させる制御方法であって、
前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、
該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、
該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる電圧変換回路の昇圧制御方法。
【請求項９】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させるためのコンピュータプログラムであって、
前記制御部に、
前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させるステップと、
該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させるステップと、
該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させるステップと
を実行させるコンピュータプログラム。
【請求項１０】
第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させるためのコンピュータプログラムであって、
前記制御部に、
前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させるステップと、
該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させるステップと、
該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させるステップと
を実行させるコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を電圧変換する電圧変換回路を２つ並列に接続した電圧変換装置、電圧変換回路の降圧制御方法、電圧変換回路の昇圧制御方法及びコンピュータプログラムに関する。
【背景技術】
【０００２】
直流電圧を昇降圧するＤＣ−ＤＣコンバータ（以下、単にコンバータという）が車載機器や産業用機器の電源として広く用いられている。電源の小型化の要請に応えて容積が小さいインダクタ、キャパシタ等の受動部品を利用可能にするために、コンバータの動作周波数は引き上げられる傾向にある。一方で、動作周波数が高いほどインダクタに流れる電流をスイッチングするスイッチング素子のスイッチング損失が増大するという別の問題が顕著になる。
【０００３】
これに対し、特許文献１には、リアクトル（インダクタ）及びキャパシタで構成された共振回路に流れる共振電流が反転するときに半導体スイッチ素子（スイッチング素子）をオンからオフに切り替えるゼロ電流スイッチングを行うコンバータが開示されている。このようなゼロ電流スイッチングを行うことにより、インダクタに流れる電流をスイッチングするスイッチング素子のスイッチング損失が低減される。
【０００４】
一方、特許文献２には、入力された電流を夫々オン／オフ制御する２つのスイッチング回路を互いに１８０度異なる位相で多相動作させると共に、各スイッチング回路の出力電流を多重合成することにより、個々のスイッチング回路のスイッチング周波数よりも実質的に高い周波数でスイッチングを行った場合と同等のリップル抑制効果を得るようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６２５５２号公報
【特許文献２】特開２００２−４４９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び２に開示された技術を組み合わせた場合であっても、動作周波数に見合った大きさのインダクタが必要とされる点に変わりはなく、依然としてインダクタのサイズが他の部品と比較して大きくならざるを得ないという問題があった。
【０００７】
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、互いに異なる位相で駆動されて並列に接続された電圧変換回路における２つのインダクタが巻回されたコアのサイズを低減することが可能な電圧変換装置、電圧変換回路の降圧制御方法、電圧変換回路の昇圧制御方法及びコンピュータプログラムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る電圧変換装置は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、前記制御部は、前記電圧変換回路に降圧変換させる場合、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる。
【０００９】
本発明の一態様に係る電圧変換装置は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、前記制御部は、前記電圧変換回路に昇圧変換させる場合、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００１０】
本発明の一態様に係る電圧変換回路の降圧制御方法は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させる制御方法であって、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００１１】
本発明の一態様に係る電圧変換回路の昇圧制御方法は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させる制御方法であって、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００１２】
本発明の一態様に係るコンピュータプログラムは、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させるためのコンピュータプログラムであって、前記制御部に、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させるステップと、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させるステップと、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させるステップとを実行させる。
【００１３】
本発明の一態様に係るコンピュータプログラムは、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させるためのコンピュータプログラムであって、前記制御部に、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させるステップと、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させるステップと、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させるステップとを実行させる。
【００１４】
なお、本願は、このような特徴的な処理部及びステップを夫々備える電圧変換装置、電圧変換回路の降圧制御方法及び電圧変換回路の昇圧制御方法として実現したり、かかる特徴的な処理部に対応するステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むその他のシステムとして実現したりすることができる。
【発明の効果】
【００１５】
上記によれば、互いに異なる位相で駆動されて並列に接続された電圧変換回路における２つのインダクタが巻回されたコアのサイズを低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係る電圧変換装置の構成例を示すブロック図である。
【図２】実施形態１に係る電圧変換回路の降圧動作時における各部の波形の一例を示すタイミングチャートである。
【図３】実施形態１に係る電圧変換回路の降圧動作における状態Ｄ１の一例を示す説明図である。
【図４】実施形態１に係る電圧変換回路の降圧動作における状態Ｄ２の一例を示す説明図である。
【図５】実施形態１に係る電圧変換回路の降圧動作における状態Ｄ３の一例を示す説明図である。
【図６】実施形態１に係る電圧変換回路の降圧動作における状態Ｄ４の一例を示す説明図である。
【図７】実施形態１に係る電圧変換回路に降圧変換させるＣＰＵの処理手順を示すフローチャートである。
【図８】コアに巻回されたインダクタの等価回路を示す回路図である。
【図９】漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図１０】漏れインダクタンスが４μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図１１】コア内を通ってインダクタと鎖交する磁束を説明するための説明図である。
【図１２】漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図１３】漏れインダクタンスの低減前後におけるデューティ比とリップル電流との関係を示すグラフである。
【図１４】漏れインダクタンスの低減前後のリップル電流の波形を対比して示すグラフである。
【図１５】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ１の一例を示す説明図である。
【図１６】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ２の一例を示す説明図である。
【図１７】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ３の一例を示す説明図である。
【図１８】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ４の一例を示す説明図である。
【図１９】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ５の一例を示す説明図である。
【図２０】実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ６の一例を示す説明図である。
【図２１】実施形態２に係る電圧変換回路に昇圧変換させるＣＰＵの処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１７】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１８】
（１）本発明の一態様に係る電圧変換装置は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、前記制御部は、前記電圧変換回路に降圧変換させる場合、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００１９】
（７）本発明の一態様に係る電圧変換回路の降圧制御方法は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させる制御方法であって、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させ、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させ、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００２０】
（９）本発明の一態様に係るコンピュータプログラムは、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記高圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に降圧変換させるためのコンピュータプログラムであって、前記制御部に、前記高圧側スイッチング素子をオンして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第１モードで動作させるステップと、該第１モードで前記高圧側スイッチング素子の電流が所定の電流閾値より少ない場合、前記高圧側スイッチング素子をオフして前記低圧側スイッチング素子又は前記キャパシタに前記２インダクタの還流電流を流す第２モードで動作させるステップと、該第２モードでの動作後に前記高圧側スイッチング素子をオンして前記第１モードへ移行させるステップとを実行させる。
【００２１】
本態様にあっては、並列に接続された電圧変換回路の夫々にて、高圧側スイッチング素子と、第１インダクタと、両端にキャパシタが接続された低圧側スイッチング素子とがこの順序で接続されており、第１インダクタ及び低圧側スイッチング素子の接続点に第２インダクタの一端が接続されている。２つの第２インダクタは互いに磁気相殺するようにコアに巻回されており、制御部が高圧側スイッチング素子を交互にオン／オフすることにより、２つの電圧変換回路の高圧側に入力された電圧が降圧されて低圧側に並列に出力される。
【００２２】
制御部は、一方の電圧変換回路について、低圧側スイッチング素子をオフした状態で高圧側スイッチング素子をオンして第１インダクタ、第２インダクタ及びキャパシタによる共振電流を流す第１モードで動作させる。第１モードでは、共振電流がキャパシタに流入してキャパシタの電圧が上昇し始め、第２インダクタにエネルギーが蓄積される。
【００２３】
その後、共振電流が反転してキャパシタの電圧が低下し始め、高圧側スイッチング素子の電流が減少する。第１モードにて高圧側スイッチング素子の電流が所定の電流閾値より少なくなった場合、制御部は、高圧側スイッチング素子をオフして低圧側スイッチング素子又はキャパシタに第２インダクタの還流電流を流す第２モードで動作させる。その後、制御部は、第２モードにて高圧側スイッチング素子をオンして第１モードへ移行させる。
【００２４】
上記の電流閾値は、例えば０Ａ又は０Ａに近い電流とすればよい。高圧側スイッチング素子の電流が比較的少ない場合に高圧側スイッチング素子がオフするので、高圧側スイッチング素子がオフするときの電圧×電流で表されるスイッチング損失が低減される。
【００２５】
制御部は、一方の電圧変換回路について上述の一連の降圧制御を周期的に行う間に、同じ周期の異なる位相で他方の電圧変換回路についても同様の降圧制御を行う。これにより、２つの電圧変換回路夫々の高圧側スイッチング素子が交互にオン／オフされる。
【００２６】
（２）本発明の一態様に係る電圧変換装置は、前記制御部は、前記低圧側スイッチング素子の電圧を検出するようにしてあり、前記第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンし、該低圧側スイッチング素子をオフした後に前記高圧側スイッチング素子をオンすることが好ましい。
【００２７】
本態様にあっては、制御部は、第２モードにおける低圧側スイッチング素子の電圧が所定の電圧閾値より低くなった場合、低圧側スイッチング素子を適宜の時間だけオンし、これをオフした後に高圧側スイッチング素子をオンして第１モードに移行させる。上記の電圧閾値は、例えば０Ｖ又は０Ｖに近い電圧とすればよい。低圧側スイッチング素子の電圧が比較的低い場合に低圧側スイッチング素子がオンするので、低圧側スイッチング素子がオンするときの電圧×電流で表されるスイッチング損失が低減される。
【００２８】
（３）本発明の一態様に係る電圧変換装置は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記２つの電圧変換回路を並列に接続してある電圧変換装置であって、前記第２インダクタは、互いに磁気相殺するようにコアに巻回されており、前記制御部は、前記電圧変換回路に昇圧変換させる場合、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００２９】
（８）本発明の一態様に係る電圧変換回路の昇圧制御方法は、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させる制御方法であって、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させ、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させ、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させる。
【００３０】
（１０）本発明の一態様に係るコンピュータプログラムは、第１インダクタを介して直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、前記第１インダクタ及び前記低圧側スイッチング素子の接続点に一端が接続された第２インダクタと、前記低圧側スイッチング素子に並列に接続されたキャパシタとを有する２つの電圧変換回路、及び前記低圧側スイッチング素子を交互にオン／オフする制御部を備え、前記第２インダクタを互いに磁気相殺するようにコアに巻回して前記２つの電圧変換回路を並列に接続してある電圧変換装置における前記制御部で前記電圧変換回路に昇圧変換させるためのコンピュータプログラムであって、前記制御部に、前記低圧側スイッチング素子をオンして前記第２インダクタに電流を流す第１モードで動作させるステップと、該第１モードでの動作後に前記低圧側スイッチング素子をオフして前記第１インダクタ、前記第２インダクタ及び前記キャパシタによる共振電流を流す第２モードで動作させるステップと、該第２モードで前記低圧側スイッチング素子の電圧が所定の電圧閾値より低い場合、前記低圧側スイッチング素子をオンして前記第１モードへ移行させるステップとを実行させる。
【００３１】
本態様にあっては、並列に接続された電圧変換回路の夫々にて、高圧側スイッチング素子と、第１インダクタと、両端にキャパシタが接続された低圧側スイッチング素子とがこの順序で接続されており、第１インダクタ及び低圧側スイッチング素子の接続点に第２インダクタの一端が接続されている。２つの第２インダクタは互いに磁気相殺するようにコアに巻回されており、制御部が低圧側スイッチング素子を交互にオン／オフすることにより、２つの電圧変換回路の低圧側に入力された電圧が昇圧されて高圧側に並列に出力される。
【００３２】
制御部は、一方の電圧変換回路について、高圧側スイッチング素子をオフした状態で低圧側スイッチング素子をオンして第２インダクタに電流を流す第１モードで動作させる。これにより、第２インダクタにエネルギーが蓄積される。
【００３３】
その後、制御部は、低圧側スイッチング素子をオフして第１インダクタ、第２インダクタ及びキャパシタによる共振電流を流す第２モードで動作させる。第２モードでは、低圧側スイッチング素子に流れていた電流は、先ず低圧側スイッチング素子に並列に接続されたキャパシタを通じて流れるようになり、キャパシタと第２インダクタとの共振電流が流れる。更にキャパシタの電圧が上昇し、且つ第１スイッチング素子が適宜導通することにより、第１インダクタ、第２インダクタ及びキャパシタによる共振電流が流れる。
【００３４】
第２モードでは、共振によってキャパシタの電圧、即ち低圧側スイッチング素子の電圧が一旦上昇した後に低下する。第２モードにて低圧側スイッチング素子の電圧が所定の電圧閾値より低くなった場合、制御部は、低圧側スイッチング素子をオンして第１モードへ移行させる。上記の電圧閾値は、例えば０Ｖ又は０Ｖに近い電圧とすればよい。低圧側スイッチング素子の電圧が比較的低い場合に低圧側スイッチング素子がオンするので、低圧側スイッチング素子がオンするときの電圧×電流で表されるスイッチング損失が低減される。
【００３５】
制御部は、一方の電圧変換回路について上述の一連の昇圧制御を周期的に行う間に、同じ周期の異なる位相で他方の電圧変換回路についても同様の昇圧制御を行う。これにより、２つの電圧変換回路夫々の低圧側スイッチング素子が交互にオン／オフされる。
【００３６】
（４）本発明の一態様に係る電圧変換装置は、前記制御部は、前記キャパシタの電圧を検出するようにしてあり、前記第２モードで前記キャパシタの電圧が第２の電圧閾値より高い場合、前記高圧側スイッチング素子をオンし、該高圧側スイッチング素子をオフした後に前記低圧側スイッチング素子をオンすることが好ましい。
【００３７】
本態様にあっては、制御部は、第２モードにおけるキャパシタの電圧が第２の電圧閾値より高い場合に、高圧側スイッチング素子をオンし、これをオフした後に低圧側スイッチング素子をオンして第１モードに移行させる。上記の第２の電圧閾値は、例えば、高圧側に出力すべき電圧とすればよい。これにより、オン抵抗が低い高圧側スイッチング素子を介して高圧側に電流が出力される。
【００３８】
（５）本発明の一態様に係る電圧変換装置は、前記第２インダクタは、結合係数が−０．９９以上、且つ−０．７８以下の範囲内にあることが好ましい。
【００３９】
本態様にあっては、第２インダクタは、漏れインダクタンスと密接に関係する結合係数ｋが−０．９９≦ｋ≦−０．７８の範囲内にある。
これにより、高圧側又は低圧側スイッチング素子をオンするデューティ比が比較的広範囲に変化する場合であっても、第２インダクタのリップル電流を増加させない範囲で、ｋが０のときの自己インダクタンスより小さい漏れインダクタンスを有する第２インダクタが適用できる。
【００４０】
（６）本発明の一態様に係る電圧変換装置は、前記２つの電圧変換回路の組をＮ組（Ｎは自然数）備え、各組の電圧変換回路同士を並列に接続してあり、前記制御部は、各組の電圧変換回路の一方又は他方の低圧側スイッチング素子をπ／Ｎずつ異なる位相でオン／オフすることが好ましい。
【００４１】
本態様にあっては、制御部がＮ組の電圧変換回路夫々に含まれる２つの低圧側スイッチング素子を位相差πで交互にオン／オフすると共に、２つの低圧側スイッチング素子の何れについてもπ／Ｎずつ異なる位相でオン／オフする。
これにより、スイッチング損失がＮ組の電圧変換回路に均等に分散されると共に、出力に含まれるリップル電流が１／Ｎに低減される。
【００４２】
［本発明の実施形態の詳細］
本発明の実施形態に係る電圧変換装置、電圧変換回路の降圧制御方法、電圧変換回路の昇圧制御方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
【００４３】
（実施形態１）
図１は、実施形態１に係る電圧変換装置の構成例を示すブロック図である。図中１及び２は、高圧側の端子Ｈ，Ｇから供給された電圧を降圧して低圧側の端子Ｌ，Ｇから並列に出力する電圧変換回路であり、電圧変換装置は、電圧変換回路１及び２と、該電圧変換回路１及び２による電圧の変換を制御する制御部５とを備える。端子Ｈ，Ｇ間にはキャパシタ４１が接続されており、例えばリチウムイオン電池等の比較的高圧のバッテリが外部に接続される。端子Ｌ，Ｇ間にはキャパシタ４２が接続されており、例えば鉛蓄電池等の比較的低圧のバッテリが外部に接続される。電圧変換装置は、端子Ｌ，Ｇから供給された電圧を昇圧して端子Ｈ，Ｇから並列に出力する昇圧動作が可能であるが、昇圧動作については後述する実施形態２で説明する。
【００４４】
電圧変換回路１（又は２）は、第１インダクタＬ１１（又はＬ２１）を介して端子Ｈ，Ｇ間に直列に接続された高圧側スイッチング素子Ｑ１１（又はＱ２１）及び低圧側ＳＷスイッチング素子（以下、高圧側及び低圧側スイッチング素子を単にＳＷ素子ともいう）Ｑ１２（又はＱ２２）と、第１インダクタＬ１１（又はＬ２１）及びＳＷ素子Ｑ１２（又はＱ２２）の接続点に一端が接続された第２インダクタ（以下第１及び第２インダクタを単にインダクタという）Ｌ１２（又はＬ２２）と、ＳＷ素子Ｑ１２（又はＱ２２）の両端に接続されたキャパシタＣ１（又はＣ２）とを有する。インダクタＬ１２及びＬ２２は、互いに磁気相殺するようにコア３に巻回されており、他端が端子Ｌに接続されている。本実施形態１では、インダクタＬ１１（又はＬ２１）、インダクタＬ１２（又はＬ２２）及び
キャパシタＣ１夫々の定数が０．２μＨ、３．４μＨ（但し、後述するｋが０の場合）及び３５０ｎＦである。
【００４５】
ＳＷ素子Ｑ１１（又はＱ２１）は、ドレインが端子Ｈに接続されており、ゲートが制御部５に接続されている。ＳＷ素子Ｑ１２（又はＱ２２）は、ソースが端子Ｇに接続されており、ゲートが制御部５に接続されている。ここでのＳＷ素子は、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるが、これに限定されるものではなく、例えばバイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。
【００４６】
電圧変換回路１（又は２）は、更に、ＳＷ素子Ｑ１１（又はＱ２１）及びインダクタＬ１１（又はＬ２１）の接続点にドレインが接続されたＳＷ素子Ｑ１３（又はＱ２３）を有する。ＳＷ素子Ｑ１３（又はＱ２３）は、ソースが端子Ｇに接続されており、ゲートが制御部５に接続されている。本実施形態１では、ＳＷ素子Ｑ１３及びＱ２３夫々を、アノードが端子Ｇに接続されたダイオードに置き換えてもよい。
【００４７】
制御部５は、不図示のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有し、例えば予めＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に記憶された制御プログラムに従って各部の動作を制御すると共に、入出力、演算等の処理を行う。ＣＰＵによる各処理の手順を定めたコンピュータプログラムを、不図示の手段を用いて予めＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）にロードし、ロードされたコンピュータプログラムをＣＰＵで実行するようにしてもよいし、制御部５を専用のハードウェア回路で構成してもよい。
【００４８】
制御部５は、ＳＷ素子Ｑ１１及びＱ２１夫々のゲートに位相がπだけ異なる駆動信号を与えることにより、ＳＷ素子Ｑ１１及びＱ２１を交互にオン／オフする。制御部５は、また、キャパシタＣ１及びＣ２夫々の電圧（即ち、ＳＷ素子Ｑ１２及びＱ２２のドレインの電圧）を検出し、これらの検出結果に基づいて、ＳＷ素子Ｑ１２及びＱ２２を適時オン／オフする。本実施形態１では、ＳＷ素子Ｑ１１及びＱ２１のスイッチング周波数が２００ｋＨｚである。
【００４９】
図２は、実施形態１に係る電圧変換回路１の降圧動作時における各部の波形の一例を示すタイミングチャートである。図２に示す５つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、図の上段から順に、ＳＷ素子Ｑ１１、インダクタＬ１１、キャパシタＣ１、ＳＷ素子Ｑ１２及びインダクタＬ１２の電圧及び電流波形を示す。図中の太い実線は電圧を示し、細い実線は電流を示す。特にＳＷ素子Ｑ１１及びＱ１２については、ゲートに印加される制御電圧を破線で示してある。本実施形態１では、端子Ｈから端子Ｌに向かう方向を、インダクタＬ１１、インダクタＬ１２及びＳＷ素子Ｑ１１の電流の向きとする。
【００５０】
以下では、図２に示す状態Ｄ１からＤ４における電圧変換回路１の降圧動作について状態毎に説明する。
図３は、実施形態１に係る電圧変換回路１の降圧動作における状態Ｄ１の一例を示す説明図である。状態Ｄ１は第１モードに対応する。制御部５は、ＳＷ素子Ｑ１２をオフした状態でＳＷ素子Ｑ１１をオンすることにより、電圧変換回路１を、インダクタＬ１１、インダクタＬ１２及びキャパシタＣ１に正弦波状の共振電流を流す第１モードで動作させる。第１モードでは、端子ＨからＳＷ素子Ｑ１１及びインダクタＬ１１を介して電流が流入し、インダクタＬ１２を介して端子Ｌから電流が流出する。
【００５１】
図３に示す状態Ｄ１では、正弦波状に上昇するキャパシタＣ１の電圧が端子Ｈ，Ｇ間の電圧より低い間、インダクタＬ１１の電流が正弦波状に増加し続け、キャパシタＣ１の電圧が端子Ｈ，Ｇ間の電圧より高くなった後は、インダクタＬ１１の電流が減少に転じる。この間、インダクタＬ１１の電圧は正弦波状に低下し続ける。状態Ｄ１の間、キャパシタＣ１の電圧は時間の経過と共に上昇し続ける。
【００５２】
図４は、実施形態１に係る電圧変換回路１の降圧動作における状態Ｄ２の一例を示す説明図である。状態Ｄ２も第１モードに対応する。図３に示す状態Ｄ１でキャパシタＣ１に流れる共振電流の向きが逆転して、キャパシタＣ１の電圧が上昇から低下に転じた場合、電圧変換回路１が状態Ｄ２となる。状態Ｄ２では、キャパシタＣ１の正弦波状の放電電流がインダクタＬ１２を介して端子Ｌ側に流れる。キャパシタＣ１の電圧が端子Ｈ，Ｇ間の電圧より高い間は、インダクタＬ１１の電流が減少し続ける。
【００５３】
図５は、実施形態１に係る電圧変換回路１の降圧動作における状態Ｄ３の一例を示す説明図である。状態Ｄ３は第２モードに対応する。図４に示す状態Ｄ２において、ＳＷ素子Ｑ１１及びインダクタＬ１１に流れる正弦波状の電流が０Ａ又は０Ａに近い電流閾値より少なくなった場合、制御部５がＳＷ素子Ｑ１１をオフすることにより、電圧変換回路１が状態Ｄ３となる。これにより、ＳＷ素子Ｑ１１の電流が比較的少ない間にＳＷ素子Ｑ１１がオフするため、ＳＷ素子Ｑ１１のスイッチング損失が低減される。状態Ｄ３では、当初、インダクタＬ１２の還流電流がキャパシタＣ１に流れる。
【００５４】
状態Ｄ２でインダクタＬ１１の電流が０Ａ又は０Ａに近い電流になる時点は、インダクタＬ１１，Ｌ１２、キャパシタＣ１等の定数から推定することが可能であるが、電流センサでインダクタＬ１１の電流を検出するようにしてもよい。
【００５５】
状態Ｄ２でインダクタＬ１１の電流が０Ａに近い電流になる前に制御部５がＳＷ素子Ｑ１１をオフした場合、インダクタＬ１１にサージ電圧が発生することがある。一方、本実施形態１ではＳＷ素子Ｑ１１及びインダクタＬ１１の接続点と端子Ｇとの間にＳＷ素子Ｑ１３が接続されている。このため、ＳＷ素子Ｑ１１がオフする前にインダクタＬ１１に流れていた電流は、引き続きＳＷ素子Ｑ１３の寄生ダイオードに流れてサージ電圧が抑制される。制御部５は、ＳＷ素子Ｑ１１をオフしたときから適宜の時点までＳＷ素子Ｑ１３を積極的にオンしてもよい。
【００５６】
図６は、実施形態１に係る電圧変換回路１の降圧動作における状態Ｄ４の一例を示す説明図である。図５に示す状態Ｄ３において、キャパシタＣ１及びＳＷ素子Ｑ１２の電圧が所定の電圧閾値より低くなった後に、制御部５がＳＷ素子Ｑ１２をオンすることにより、電圧変換回路１が状態Ｄ４となる。これにより、インダクタＬ１２の還流電流が、オン抵抗の低いＳＷ素子Ｑ１２に流れる。また、ＳＷ素子Ｑ１２の電圧が比較的低い間にＳＷ素子Ｑ１２がオンするため、ＳＷ素子Ｑ１２のスイッチング損失が低減される。
【００５７】
状態Ｄ４で端子Ｈ，Ｇからの入力電圧に対する端子Ｌ，Ｇへの出力電圧の降圧比に応じた適宜の時間が経過した場合、制御部５がＳＷ素子Ｑ１２をオフした後にＳＷ素子Ｑ１１をオンすることにより、電圧変換回路１が図３に示す状態Ｄ１となる。このようにして、状態Ｄ１からＤ４までの状態遷移が繰り返される。
【００５８】
以下では、上述した制御部５の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、不図示のＲＯＭに予め格納されている制御プログラムに従って、不図示のＣＰＵにより実行される。
図７は、実施形態１に係る電圧変換回路１に降圧変換させるＣＰＵの処理手順を示すフローチャートである。図７に手順を示す処理は、電圧変換装置に降圧変換を開始させる場合に起動される。
【００５９】
図７の処理が起動された場合、ＣＰＵは、低圧側スイッチング素子Ｑ１２をオフする（Ｓ１１）と共に、高圧側スイッチング素子Ｑ１１をオンして（Ｓ１２）、インダクタＬ１１，Ｌ１２とキャパシタＣ１とで共振させる（Ｓ１３）。これにより、電圧変換回路１を第１モードで動作させる。次いで、ＣＰＵは、高圧側スイッチング素子Ｑ１１の電流を推定して、推定した電流が所定の電流閾値より少ないか否かを判定し（Ｓ１４）、少なくない場合（Ｓ１４：ＮＯ）、電流閾値より少なくなるまで待機する。
【００６０】
高圧側スイッチング素子Ｑ１１の電流が所定の電流閾値より少ない場合（Ｓ１４：ＹＥＳ）、ＣＰＵは、高圧側スイッチング素子Ｑ１１をオフして（Ｓ１５）、電圧変換回路１を第２モードで動作させる。これにより、インダクタＬ１２の還流電流をキャパシタＣ１又は低圧側スイッチング素子Ｑ１２に流す（Ｓ１６）ようにさせる。次いで、ＣＰＵは、低圧側スイッチング素子Ｑ１２の電圧を検出して、検出した電圧が所定の電圧閾値より低いか否かを判定し（Ｓ１７）、低くない場合（Ｓ１７：ＮＯ）、電圧閾値より低くなるまで待機する。
【００６１】
低圧側スイッチング素子Ｑ１２の電圧が所定の電圧閾値より低い場合（Ｓ１７：ＹＥＳ）、ＣＰＵは、低圧側スイッチング素子Ｑ１２をオンする（Ｓ１８）。次いで、ＣＰＵは、降圧比に応じた時間だけ待機した（Ｓ１９）後、降圧変換を終了させるか否かを判定し（Ｓ２０）、終了させない場合（Ｓ２０：ＮＯ）、電圧変換回路１を第１モードに移行させるために、ステップＳ１１に処理を移す。一方、降圧変換を終了させる場合（Ｓ２０：ＹＥＳ）、ＣＰＵは、低圧側スイッチング素子Ｑ１２をオフした（Ｓ２１）後に図７の処理を終了する。
【００６２】
次に、インダクタＬ１２及びＬ２２に流れるリップル電流（以下、混乱のない限り単にリップル電流という）について、図１及び２並びに後述する他の図面を用いて説明する。インダクタＬ１２及びＬ２２夫々に流れる電流の変動成分がリップル電流である。図２に示す各信号の周期をＴとした場合、制御部５は、電圧変換回路１に対する図７の降圧制御を、電圧変換回路２についてもＴ／２だけ遅らせて交互に実行する。つまり、ＳＷ素子Ｑ１１及びＱ２１をオン／オフする駆動信号は互いに位相がπだけずれている。
【００６３】
電圧変換回路１でＳＷ素子Ｑ１１がオンすることにより、インダクタＬ１２の電流が状態Ｄ１の途中から概ね状態Ｄ２にかけて（以下、この期間を第１期間という）増加する。この第１期間にインダクタＬ１２に流れる電流を打ち消すようにインダクタＬ２２に電流が誘起されるため、同じ第１期間にインダクタＬ２２の電流も増加する。増加した電流は、キャパシタ４２及び外部のバッテリ（不図示）と、キャパシタＣ２又はＳＷ素子Ｑ２２とを介してインダクタＬ２２に還流する。
【００６４】
同様に、電圧変換回路２でＳＷ素子Ｑ２１がオンすることにより、インダクタＬ２２の電流が上記第１期間からＴ／２だけ遅れた第２期間に増加する。この第２期間にインダクタＬ２２に流れる電流を打ち消すようにインダクタＬ１２に電流が誘起されるため、同じ第２期間にインダクタＬ１２の電流も増加する。このため、図２に示すインダクタＬ１２の電流が、Ｔ／２周期で増減を繰り返すこととなる。
【００６５】
ここで、インダクタＬ１２及びＬ２２の漏れインダクタンスについて説明する。
図８は、コア３に巻回されたインダクタＬ１２及びＬ２２の等価回路を示す回路図である。インダクタＬ１２及びＬ２２夫々の自己インダクタンスをＬ１及びＬ２とし、インダクタＬ１２及びＬ２２間の結合係数をｋとする。これを等価回路に展開すると、インダクタＬ１２及びＬ２２は、漏れインダクタンスＬｅ１及Ｌｅ２に対応するインダクタ３１及び３２の一端と、相互インダクタンスＭに対応するインダクタ３３の一端とが接続された三端子回路で表される。Ｌｅ１及びＬｅ２の夫々は以下の式（１）及び（２）で表される。
【００６６】
Ｌｅ１＝（１−ｋ）Ｌ１・・・・・・・・・・・・・・・・・・・・・・（１）
Ｌｅ２＝（１−ｋ）Ｌ２・・・・・・・・・・・・・・・・・・・・・・（２）
【００６７】
結合係数ｋと、相互インダクタンスＭとは同符号で定義され、ｋ及びＭが正であるか負であるかの違いは、インダクタＬ１２及びＬ２２間の磁気結合の方向に依存する。一般的には磁気結合の方向性に関わらず、ｋの符号を正として定義することが多いため、以下ではｋが０又は正の数で表されるものと仮に定めて説明する。実際にはｋが０又は負の数で表されるべきものであることが、インダクタＬ１２及びＬ２２夫々の一端に付与されたドット記号により、互いの磁気結合の方向が逆であることが示されていることによって明らかとなる。
【００６８】
より具体的に言えば、互いに結合する２つのインダクタにてドット記号が付与された夫々の一端に電流が流入する場合に、互いに磁束を強め合う（又は弱め合う）ときは、相互インダクタンスＭの符号が正（又は負）であると定義される。よって、図１に示すインダクタＬ１２及びＬ２２間の結合係数ｋ及び相互インダクタンスＭの符号が正であると定めた場合、インダクタＬ１２及びＬ２２の一端に電流が流入したときに互いの磁束を弱め合うことが図から把握されるため、インダクタＬ１２及びＬ２２における互いの磁気結合の方向が逆であることが明らかとなる。
【００６９】
なお、結合係数ｋ及び相互インダクタンスＭの符号が負であると定義して厳密に図１を記載する場合は、インダクタＬ１１及びＬ２１夫々と接続されたインダクタＬ１２及びＬ２２の一端にドット記号を付与することとなり、互いの磁気結合の方向が逆であることが却って把握され難くなるため、ここではそのような記載方法を用いない。
【００７０】
インダクタＬ１２及びＬ２２間の結合係数ｋが０＜ｋ＜１の範囲内にある場合、インダクタＬ１２のインダクタンス成分のうち、自己インダクタンスＬ１と置き換えられてチョークコイルとして機能する成分は、漏れインダクタンスＬｅ１（図８参照）である。以下、インダクタＬ１２，Ｌ２２又はこれに代わる２つのインダクタに係る漏れインダクタンスを、単に漏れインダクタンスという。ｋ＝０の場合の自己インダクタンスＬ１を同じ大きさの漏れインダクタンスＬｅ１に置き換えた場合におけるインダクタＬ１２のリップル電流は、図２に示すように、ｋ＝０の場合よりも小刻みに増減を繰り返すため、ｋ＝０の場合よりも小さくなる。
【００７１】
次に、ＳＷ素子Ｑ１１及びＱ１２夫々をオンするデューティ比とリップル電流との関係をシミュレーションした結果について説明する。
図９は、漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフであり、図１０は、漏れインダクタンスが４μＨの場合のデューティ比とリップル電流との関係を示すグラフである。図９及び１０の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ：Ａｍｐｅｒｅ  ｐｅａｋ−ｔｏ−ｐｅａｋ）を表す。
【００７２】
図９及び１０で、実線及び破線の夫々は、結合係数ｋが０及び０．９９の場合のデューティ比に対するリップル電流の変化特性を示している。ｋ＝０の場合は漏れインダクタンスを自己インダクタンスというべきであるが、ここでは漏れインダクタンスで統一する。ｋ＝０の場合のリップル電流は、デューティ比が０．５のときに極大となって上に凸の曲線を描く。また、ｋ＝０．９９の場合のリップル電流は、デューティ比が０．５のときに略０の極小となり、０及び０．５の間と、０．５及び１の間とで極大となる曲線を描く。
【００７３】
図９及び図１０に実線で示された場合を比較すると、ｋ＝０の場合は漏れインダクタンスが２μＨから４μＨに倍増されたときに、デューティ比の全範囲にわたってリップル電流が半減することが把握される。同様に破線で示された場合を比較すると、ｋ＝０．９９の場合は漏れインダクタンスが２μＨから４μＨに倍増されたときに、デューティ比の全範囲にわたってリップル電流が半減することが把握される。つまり、リップル電流と漏れインダクタンスとが反比例の関係にあると言える。
【００７４】
次に、コア３と、インダクタＬ１２及びＬ２２との関係について詳細に説明する。
図１１は、コア３内を通ってインダクタＬ１２及び／又はＬ２２と鎖交する磁束を説明するための説明図である。コア３は所謂ＥＩコアであり、Ｅ型形状を有するコア３の一部とＩ型形状を有するコア３の他の一部との間には、中央の脚部３ｂにてギャップが形成されている。コア３はＥＩコアに限定されず、例えばＥＥコアでもよい。インダクタＬ１２及びＬ２２夫々は、コア３の一側方の脚部３ａ及び他側方の脚部３ｃに巻回されている。
【００７５】
インダクタＬ１１からインダクタＬ１２の一端に電圧を印加した場合、インダクタＬ１２に励磁電流ｉｍが流れ、相互インダクタンスＭに相当する励磁インダクタンスによってコア３に主磁束φｍが発生する。この主磁束φｍがインダクタＬ２２に鎖交して電磁誘導により負荷電流ｉ２が流れ、負荷電流ｉ２に応じてインダクタＬ１２に負荷電流ｉ１が流れる。
【００７６】
この場合、インダクタＬ１２の巻線電流（ｉ１＋ｉｍ）により、インダクタＬ２２に鎖交しない漏れ磁束φ１が発生し、インダクタＬ２２の巻線電流（ｉ２）により、インダクタＬ１２に鎖交しない漏れ磁束φ２が発生する。漏れ磁束φ１及びφ２は、コア３の中央の脚部３ｂを通る。上述の漏れインダクタンスＬｅ１及びＬｅ２を用いると、漏れ磁束φ１及びφ２の夫々が以下の式（３）及び（４）で表される。
【００７７】
φ１＝Ｌｅ１（ｉ１＋ｉｍ）・・・・・・・・・・・・・・・・・・・・（３）
φ２＝Ｌｅ２・ｉ２・・・・・・・・・・・・・・・・・・・・・・・・（４）
【００７８】
主磁束φｍは負荷電流ｉ１及びｉ２によって増加することがないのに対し、漏れ磁束φ１及びφ２の夫々は、負荷電流ｉ１及びｉ２に比例して増加する。よって、負荷電流ｉ１及びｉ２が一定の場合、式（３）及び（４）は、コア３内の磁束（磁束量）Φが漏れインダクタンスＬｅ１及びＬｅ２に比例することを示している。以下、負荷電流ｉ１及びｉ２を一定にして比較することを想定する。磁束Φは、コア３内の磁束密度Ｂとコア３の有効断面積Ａｅとの積で表されるから、コア３内の磁束密度Ｂが一定である場合は、有効断面積Ａｅと漏れインダクタンスＬｅ１及びＬｅ２とが比例関係にあると言える。
【００７９】
ところで一般的に、コア内の磁束密度は、最大磁束密度Ｂｍａｘを超えることができない。この点を考慮し、例えばコアの形状を変えずにサイズを小さくする場合、コア内の磁束密度を変えずにコアの有効断面積を低減するには、上記の比例関係に基づいて、有効断面積を低減する割合だけ漏れインダクタンスを低減すればよい。但し、上述したように、リップル電流と漏れインダクタンスとが反比例の関係にあるため、コアの大きさを小さくするために漏れインダクタンスを低減するとリップル電流が増大するというジレンマがある。
【００８０】
そこで、結合係数ｋが０のときよりもインダクタのリップル電流を増加させない範囲でコアの大きさを小さくする方策を探るため、漏れインダクタンスを一定にして結合係数を変化させた２つのインダクタを用いた場合に、リップル電流がどのように変化するかを示すグラフを作図した。
【００８１】
図１２は、漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。図の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ）を表す。図中の実線、破線及び一点鎖線の夫々は、結合係数ｋが０．０、０．９及び０．９９のときのデューティ比に対するリップル電流の変化特性を示している。上述したように、結合係数ｋが大きいほどリップル電流が小さくなる傾向が明らかであるため、結合係数ｋが０．０より大きく０．９より小さい範囲内にあるときの作図は行っていない。
【００８２】
別の見方をすれば、図１２に示す実線は、漏れインダクタンス（実際には自己インダクタンスに相当）が２μＨで結合係数ｋが０である２つのインダクタαを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の変化特性αである。また、図１２に示す破線又は一点鎖線は、インダクタαの自己インダクタンスと同じ大きさの漏れインダクタンスを有しｋを−１に近づけた２つのインダクタβを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の変化特性βである。これらの変化特性を一定範囲のデューティ比にわたって逐次比較し、変化特性αにおけるリップル電流に対する変化特性バー他におけるリップル電流について最も低い低減率を図１２から読み取った値に基づいて算出することができる。
【００８３】
この場合、上述したように、リップル電流と漏れインダクタンスとが反比例の関係にあること、及び、コア内の磁束密度を一定にして漏れインダクタンスを低減した場合に低減した割合だけコアの有効断面積が低減されることが分かっている。これらのことから、図１２から読み取って算出した低減率だけインダクタβの漏れインダクタンスを低減することによってリップル電流が増大する割合と、ｋを０から０．９９にすることによってリップル電流が低減される割合とを相殺させることができる。このようにして、結合係数ｋが０のときよりもインダクタのリップル電流を増加させない範囲でコア内の磁束密度を変えずにコアのサイズを低減することができる。
【００８４】
より具体的に、例えば図１２でデューティ比が０．１から０．７まで（又は０．１５から０．７まで）変化する場合、結合係数ｋを０から０．９９（又は０．９０及び０．９９の場合から補間した０．９５）に近づけたときにリップル電流が低減される割合が最も小さいのは、デューティ比が０．１（又は０．１５）のときであり、このときの低減率は０．５５（又は０．５９）である。
【００８５】
換言すれば、例えばデューティ比が０．１のときは、ｋを０から０．９９にすることによってリップル電流が０．４５倍にしか低減されず、その他のデューティ比ではリップル電流がより大きく低減されて０．４５倍より小さくなる。よって、漏れインダクタンスを、２μＨの０．４５倍である０．９μＨに低減し、且つ結合係数ｋを０．９９にすることにより、０．１から０．７までの範囲のデューティ比について、ｋが０のときよりもリップル電流が増加しないようにできる。そして、漏れインダクタンスを０．４５倍（低減率は０．５５）に低減することによって、コア内の磁束密度を変えずにコアのサイズ（有効断面積）を０．４５倍にすることができる。
【００８６】
次に、漏れインダクタンスを低減し、且つｋを０から０．９９にしたことによるリップル電流への影響について説明する。
図１３は、漏れインダクタンスの低減前後におけるデューティ比とリップル電流との関係を示すグラフである。図の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ）を表す。図中の実線は、漏れインダクタンス（漏れＬ）が２μＨ、且つｋ＝０のときのデューティ比に対するリップル電流の変化特性を示している。この実線は、図１２における実線と全く同じものである。また、破線は、漏れインダクタンスが０．９μＨ、且つｋ＝０．９９のときのデューティ比に対するリップル電流の変化特性を示している。
【００８７】
破線で示されるリップル電流が、デューティ比が０．５のときに略０の極小となり、０及び０．５の間と、０．５及び１の間とで極大となる曲線を描くのは、図９及び１０の場合と同様である。図１３によれば、漏れインダクタンスを２μＨから０．９μＨに低減し、且つｋを０から０．９９にした場合であっても、少なくとも０．１から０．７までのデューティ比の範囲にわたってリップル電流の増大が抑制されている。
【００８８】
ここで、コアを介して２つのインダクタを結合させて漏れインダクタンスを０．９μＨにした結合コイルＡ、Ｂ、Ｃ及びＤの４種類について、結合係数が夫々０．７８、０．８６、０．９６及び０．９８となるように試作し、コアの体積を測定した。実測の結果、結合コイルＡ、Ｂ、Ｃ及びＤ夫々のコアの体積が、２２ｃｍ3 、２４ｃｍ3 、２３ｃｍ3 及び２１ｃｍ3 であった。一方、比較の基準となる漏れインダクタンスが２．０μＨでｋ＝０の基準結合コイルについては、コアの体積が３８ｃｍ3 であった。これらの結果より、ｋが０．７８から０．９８までの広い範囲にわたって、コアのサイズが十分に低減されると言える。ｋを０．９９にすれば、コアのサイズがより低減されることは明らかである。
【００８９】
以上が、漏れインダクタンスを０．４５倍に低減した場合であるが、図１２に示すように、漏れインダクタンスを０．４１倍（低減率は０．５９）に低減し、且つｋを０から０．９５にした場合は、０．１５から０．７までのデューティ比の範囲にわたってリップル電流の増大が抑制される。また、低減前のｋ＝０のときの漏れインダクタンス（自己インダクタンス）が２μＨ以外のものであっても、同じ０．４１倍の低減率で漏れインダクタンスを低減してｋを０．９５とすることにより、０．１５から０．７までのデューティ比の範囲にわたってリップル電流の増大が抑制される。
【００９０】
例えば、本実施形態１のインダクタＬ１２がｋ＝０であるときの自己インダクタンスは３．４μＨであるが、これを０．４１倍に低減して、漏れインダクタンスを１．４μＨとした場合は、ｋ＝０．９５とすることによって、コア内の磁束密度を変えずにコアのサイズ（有効断面積）を０．４１倍にすることができる。
【００９１】
次に、漏れインダクタンスを低減した場合の効果について説明する。
図１４は、漏れインダクタンスの低減前後のリップル電流の波形を対比して示すグラフである。図の横軸は時間（ｔ）を表し、縦軸はインダクタＬ１２又はＬ２２の電流（Ａ）を表す。横軸の基準となる５μｓの時間スケールと、縦軸の基準となる１０Ａの電流スケールとを図中の適当な箇所に示す。図の上段は、ｋ＝０、且つインダクタＬ１２の自己インダクタンスが３．４μＨである場合のグラフであり、下段は、ｋ＝０．９５、且つインダクタＬ１２の漏れインダクタンスが１．４μＨである場合のグラフである。デューティ比は何れも０．３である。漏れインダクタンスの低減前に１６Ａｐｐであったリップル電流が、低減後に１５Ａｐｐに抑制されていることが確認できる。
【００９２】
なお、本実施形態１にあっては、図１２を用いてｋを０から０．９９又は０．９５に近づけたときのリップル電流の低減率を算出したが、必ずしもｋを０．９９又は０．９５まで近づける必要はない。上述の説明より、ｋを１に（実際には−１に）近づけるほどリップル電流が低減される割合が大きくなることが明らかであり、リップル電流が低減される割合が大きいほどコア３のサイズを低減できる割合が大きくなる。
【００９３】
以上のように本実施形態１によれば、並列に接続された電圧変換回路１，２の夫々にて、ＳＷ素子Ｑ１１，Ｑ２１と、インダクタＬ１１，Ｌ２１と、両端にキャパシタＣ１，Ｃ２が接続されたＳＷ素子Ｑ１２，Ｑ２２とがこの順序で接続されており、インダクタＬ１１，Ｌ２１及びＳＷ素子Ｑ１２，Ｑ２２の接続点にインダクタＬ１２，Ｌ２２の一端が接続されている。２つのインダクタＬ１２及びＬ２２は互いに磁気相殺するようにコア３に巻回されており、制御部５がＳＷ素子Ｑ１１及びＱ２１を交互にオン／オフすることにより、２つの電圧変換回路１及び２の端子Ｈ，Ｇに入力された電圧が降圧されて端子Ｌ，Ｇに並列に出力される。
【００９４】
制御部５は、電圧変換回路１について、ＳＷ素子Ｑ１２をオフした状態でＳＷ素子Ｑ１１をオンしてインダクタＬ１１、インダクタＬ１２及びキャパシタＣ１による共振電流を流す第１モードで動作させる。第１モードでは、共振電流がキャパシタＣ１に流入してキャパシタＣ１の電圧が上昇し始め、インダクタＬ１２にエネルギーが蓄積される。その後、共振電流が反転してキャパシタＣ１の電圧が低下し始め、ＳＷ素子Ｑ１１の電流が減少して所定の電流閾値より少なくなった場合、制御部５は、ＳＷ素子Ｑ１１をオフしてＳＷ素子Ｑ１２又はキャパシタＣ１にインダクタＬ１２の還流電流を流す第２モードで動作させる。その後、制御部５は、第２モードにてＳＷ素子Ｑ１１をオンして第１モードへ移行させる。制御部５は、電圧変換回路１について上述の一連の降圧制御を周期的に行う間に、同じ周期の異なる位相で電圧変換回路２についても同様の降圧制御を行う。これにより、２つの電圧変換回路１，２夫々のＳＷ素子Ｑ１１，Ｑ２１が交互にオン／オフされる。
【００９５】
つまり、インダクタＬ１２，Ｌ２２が互いに磁気相殺するようにコア３に巻回されているため、インダクタＬ１２，Ｌ２２の漏れインダクタンスＬｅ１，Ｌｅ２を一定の限度内で低減した場合であっても、インダクタＬ１２，Ｌ２２のリップル電流を増加させない範囲で電圧変換回路１，２が降圧制御される。従って、漏れインダクタンスＬｅ１，Ｌｅ２の低減に応じてコア３のサイズが低減されることと併せて、互いに異なる位相で駆動されて並列に接続された電圧変換回路１，２におけるインダクタＬ１２，Ｌ２２が巻回されたコア３のサイズを低減することが可能となる。
【００９６】
また、実施形態１によれば、制御部５は、第２モードにおけるＳＷ素子Ｑ１２の電圧が所定の電圧閾値より低くなった場合、ＳＷ素子Ｑ１２を適宜の時間だけオンし、これをオフした後にＳＷ素子Ｑ１１をオンして第１モードに移行させる。従って、ＳＷ素子Ｑ１２の電圧が比較的低い場合にＳＷ素子Ｑ１２がオンするので、ＳＷ素子Ｑ１２がオンするときの電圧×電流で表されるスイッチング損失を低減することが可能となる。
【００９７】
また、実施形態１によれば、インダクタＬ１２及びＬ２２は、漏れインダクタンスＬｅ１及びＬｅ２と密接に関係する結合係数ｋが０．９９≧ｋ≧０．７８（実際には−０．９９≦ｋ≦−０．７８）の範囲内にある。
従って、ＳＷ素子Ｑ１１をオンするデューティ比が比較的広範囲に変化する場合であっても、インダクタＬ１２のリップル電流を増加させない範囲で、ｋが０のときの自己インダクタンスより小さい漏れインダクタンスを有するインダクタＬ１２を適用することが可能となる。
【００９８】
（実施形態２）
実施形態１が、電圧変換装置で端子Ｈ，Ｇからの電圧を降圧して端子Ｌ，Ｇから出力する形態であるのに対し、実施形態２は、電圧変換装置で端子Ｌ，Ｇからの電圧を昇圧して端子Ｈ，Ｇから出力する形態である。実施形態２における電圧変換装置の構成は、実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。また、実施形態１の図２と対比されるべき昇圧時のタイミングチャートについては図示を省略し、電圧変換回路１の昇圧動作について状態毎に説明する。本実施形態２では、端子Ｌから端子Ｈに向かう方向を、インダクタＬ１１、インダクタＬ１２及びＳＷ素子Ｑ１１の電流の向きとする。
【００９９】
図１５は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ１の一例を示す説明図である。状態Ｕ１は、第１モードに対応する。制御部５は、ＳＷ素子Ｑ１１をオフした状態でＳＷ素子Ｑ１２をオンすることにより、電圧変換回路１を、インダクタＬ１２に電流を流す第１モードで動作させる。第１モードでは、端子ＬからインダクタＬ１２及びＳＷ素子Ｑ１２を介して電流が流入し、インダクタＬ１２にエネルギーが蓄積される。
【０１００】
図１６は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ２の一例を示す説明図である。状態Ｕ２は、第２モードに対応する。状態Ｕ１で端子Ｌ，Ｇからの入力電圧に対する端子Ｈ，Ｇへの出力電圧の昇圧比に応じた適宜の時間が経過した場合、制御部５がＳＷ素子Ｑ１２をオフすることにより、電圧変換回路１が状態Ｕ２となって、インダクタＬ１２及びキャパシタＣ１に正弦波状の共振電流が流れる。
【０１０１】
図１６に示す状態Ｕ２では、キャパシタＣ１の電圧が端子Ｌ，Ｇ間の電圧より低い間、インダクタＬ１２の電流が正弦波状に増加し続け、キャパシタＣ１の電圧が端子Ｌ，Ｇ間の電圧より高くなった後は、インダクタＬ１２の電流が減少に転じる。キャパシタＣ１の電圧は、端子Ｌ，Ｇ間の電圧を上回った後も、時間の経過と共に上昇し続ける。
【０１０２】
図１７は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ３の一例を示す説明図である。状態Ｕ３も第２モードに対応する。図１６に示す状態Ｕ２でキャパシタＣ１及びＳＷ素子Ｑ１２の電圧が第２の電圧閾値より高くなった場合、制御部５がＳＷ素子Ｑ１１をオンすることにより、電圧変換回路１が状態Ｕ３となる。状態Ｕ３では、インダクタＬ１１、Ｌ１２及びキャパシタＣ１に正弦波状の共振電流が流れ、インダクタＬ１１の共振電流がオン抵抗の低いＳＷ素子Ｑ１１を介して端子Ｈ側に流れる。
【０１０３】
図１８は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ４の一例を示す説明図である。状態Ｕ４も、第２モードに対応する。キャパシタＣ１に流れる共振電流の向きが逆転して、キャパシタＣ１の電圧が上昇から低下に転じた場合、電圧変換回路１が状態Ｕ４となる。状態Ｕ４では、キャパシタＣ１の電圧が端子Ｈ，Ｇ間の電圧より高い間、インダクタＬ１１の電流が正弦波状に増加し続け、キャパシタＣ１の電圧が端子Ｈ，Ｇ間の電圧より低くなった後は、インダクタＬ１１の電流が減少に転じる。キャパシタＣ１の電圧は、端子Ｈ，Ｇ間の電圧を下回った後も、時間の経過と共に低下し続ける。
【０１０４】
図１９は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ５の一例を示す説明図である。図１８に示す状態Ｕ４において、キャパシタＣ１及びＳＷ素子Ｑ１２の電圧が所定の電圧閾値より低くなった場合、制御部５がＳＷ素子Ｑ１２をオンすることにより、電圧変換回路１が状態Ｄ４となる。これにより、インダクタＬ１２の電流がオン抵抗の低いＳＷ素子Ｑ１２に流れる。また、ＳＷ素子Ｑ１２の電圧が比較的低い間にＳＷ素子Ｑ１２がオンするため、ＳＷ素子Ｑ１２のスイッチング損失が低減される。
【０１０５】
なお、状態Ｕ４でキャパシタＣ１の電圧が十分に低下しない場合、制御部５がＳＷ素子Ｑ１３をオンすることにより、インダクタＬ１１を介してキャパシタＣ１の電荷をＳＷ素子Ｑ１３へ流し、キャパシタＣ１の電圧を所定の電圧閾値より低くすることができる。
【０１０６】
図２０は、実施形態２に係る電圧変換回路の昇圧動作における状態Ｕ６の一例を示す説明図である。図１９に示す状態Ｕ５でインダクタＬ１１に流れる電流が減少した場合、インダクタＬ１２に流れる電流の一部がＳＷ素子Ｑ１２を導通することとなり、ＳＷ素子Ｑ１２に流れる電流の向きが逆転して、電圧変換回路１が状態Ｕ６となる。その後、インダクタＬ１１に流れる電流が０Ａ又は０Ａに近い電流閾値より少なくなった場合、制御部５がＳＷ素子Ｑ１１をオフすることにより、電圧変換回路１が、図１５に示す状態Ｕ１となる。このようにして、上述の状態Ｕ１からＵ６までの状態遷移が繰り返される。
【０１０７】
以下では、上述した制御部５の動作を、それを示すフローチャートを用いて説明する。
図２１は、実施形態２に係る電圧変換回路１に昇圧変換させるＣＰＵの処理手順を示すフローチャートである。図２１に手順を示す処理は、電圧変換装置に昇圧変換を開始させる場合に起動される。
【０１０８】
図２１の処理が起動された場合、ＣＰＵは、高圧側スイッチング素子Ｑ１１をオフする（Ｓ３１）と共に、低圧側スイッチング素子Ｑ１２をオンして（Ｓ３２）、電圧変換回路１を第１モードで動作させる。次いで、ＣＰＵは、昇圧比に応じた時間だけ待機した（Ｓ３３）後、低圧側スイッチング素子Ｑ１２をオフして（Ｓ３４）電圧変換回路１を第２モードで動作させる。
【０１０９】
その後、ＣＰＵは、キャパシタＣ１の電圧を検出して、検出した電圧が第２の電圧閾値より高いか否かを判定し（Ｓ３５）、高くない場合（Ｓ３５：ＮＯ）、第２の電圧閾値より高くなるまで待機する。キャパシタＣ１の電圧が第２の電圧閾値より高い場合（Ｓ３５：ＹＥＳ）、ＣＰＵは、高圧側ＳＷ素子Ｑ１１をオンして（Ｓ３６）、インダクタＬ１１，Ｌ１２とキャパシタＣ１とで共振させる（Ｓ３７）。
【０１１０】
この状態で、ＣＰＵは、低圧側ＳＷ素子Ｑ１２の電圧が所定の電圧閾値より低いか否かを判定し（Ｓ３８）、低くない場合（Ｓ３８：ＮＯ）、電圧閾値より低くなるまで待機する。低圧側スイッチング素子Ｑ１２の電圧が所定の電圧閾値より低い場合（Ｓ３８：ＹＥＳ）、ＣＰＵは、低圧側スイッチング素子Ｑ１２をオンする（Ｓ３９）。
【０１１１】
その後、ＣＰＵは、高圧側スイッチング素子Ｑ１１に流れる電流を推定して、推定した電流が所定の電流閾値より少なくなるまで待機する（Ｓ４０）。次いで、ＣＰＵは、昇圧変換を終了させるか否かを判定し（Ｓ４１）、終了させない場合（Ｓ４１：ＮＯ）、電圧変換回路１を第１モードに移行させるために、ステップＳ３１に処理を移す。一方、昇圧変換を終了させる場合（Ｓ４１：ＹＥＳ）、ＣＰＵは、高圧側スイッチング素子Ｑ１１及び低圧側スイッチング素子Ｑ１２をオフした（Ｓ４２）後に図２１の処理を終了する。
【０１１２】
次に、インダクタＬ１２及びＬ２２に流れるリップル電流について説明する。制御部５は、電圧変換回路１に対する図２１の昇圧制御を、電圧変換回路２についてもＴ／２だけ遅らせて交互に実行する。つまり、ＳＷ素子Ｑ１２及びＱ２２をオン／オフする駆動信号は互いに位相がπだけずれている。
【０１１３】
電圧変換回路１でＳＷ素子Ｑ１２がオンすることにより、インダクタＬ１２の電流が状態Ｕ１の期間中に増加する。この期間にインダクタＬ１２に流れる電流を打ち消すようにインダクタＬ２２に電流が誘起されるため、同じ期間にインダクタＬ２２の電流も増加する。増加した電流は、キャパシタ４２及び外部のバッテリ（不図示）と、キャパシタＣ２又はＳＷ素子Ｑ２２とを介してインダクタＬ２２に還流する。
【０１１４】
同様に、電圧変換回路２でＳＷ素子Ｑ２１がオンすることにより、インダクタＬ２２の電流が上記状態Ｕ１の期間からＴ／２だけ遅れた期間に増加する。この期間にインダクタＬ２２に流れる電流を打ち消すようにインダクタＬ１２に電流が誘起されるため、同じ期間にインダクタＬ１２の電流も増加する。このため、インダクタＬ１２の電流が、Ｔ／２周期で増減を繰り返すこととなる。
【０１１５】
本実施形態２では、実施形態１の場合と同様に、リップル電流と漏れインダクタンスとが反比例の関係にあることが明らかである。また、コア内の磁束密度が一定である場合に、コアの有効断面積と漏れインダクタンスとが比例関係にあるこことも同様である。図示は省略するが、漏れインダクタンスを一定にして結合係数ｋを１に近づけるほどリップル電流が低減されるのも、実施形態１の場合と同様である。
【０１１６】
以上のように本実施形態２によれば、制御部５がＳＷ素子Ｑ１２及びＱ２２を交互にオン／オフすることにより、２つの電圧変換回路１及び２の端子Ｌ，Ｇに入力された電圧が昇圧されて端子Ｈ，Ｇに並列に出力される。
【０１１７】
制御部５は、電圧変換回路１について、ＳＷ素子Ｑ１１をオフした状態でＳＷ素子Ｑ１２をオンしてインダクタＬ１２に電流を流す第１モードで動作させる。これにより、インダクタＬ１２にエネルギーが蓄積される。その後、制御部５は、ＳＷ素子Ｑ１２をオフしてインダクタＬ１１、インダクタＬ１２及びキャパシタＣ１による共振電流を流す第２モードで動作させる。その後、共振によってキャパシタＣ１の電圧、即ちＳＷ素子Ｑ１２の電圧が所定の電圧閾値より低くなった場合、制御部５は、ＳＷ素子Ｑ１２をオンして第１モードへ移行させる。制御部５は、電圧変換回路１について上述の一連の昇圧制御を周期的に行う間に、同じ周期の異なる位相で電圧変換回路２についても同様の昇圧制御を行う。これにより、２つの電圧変換回路１，２夫々のＳＷ素子Ｑ１２，Ｑ２２が交互にオン／オフされる。
【０１１８】
つまり、インダクタＬ１２，Ｌ２２が互いに磁気相殺するようにコア３に巻回されているため、インダクタＬ１２，Ｌ２２の漏れインダクタンスＬｅ１，Ｌｅ２を一定の限度内で低減した場合であっても、インダクタＬ１２，Ｌ２２のリップル電流を増加させない範囲で電圧変換回路１，２が昇圧制御される。従って、漏れインダクタンスＬｅ１，Ｌｅ２の低減に応じてコア３のサイズが低減されることと併せて、互いに異なる位相で駆動されて並列に接続された電圧変換回路１，２におけるインダクタＬ１２，Ｌ２２が巻回されたコア３のサイズを低減することが可能となる。
【０１１９】
また実施形態２によれば、制御部５は、第２モードにおけるキャパシタＣ１の電圧が第２の電圧閾値より高い場合に、ＳＷ素子Ｑ１１をオンし、これをオフした後にＳＷ素子Ｑ１２をオンして第１モードに移行させる。
従って、オン抵抗が低いＳＷ素子Ｑ１１を介して端子Ｈ，Ｇ側に電流を出力することが可能となる。
【０１２０】
なお、実施形態１及び２にあっては、電圧変換回路１，２の組を１組だけ備えていたが、電圧変換回路１，２の組数は１に限定されず、Ｎ組（Ｎは自然数）の電圧変換回路１，２を備えてこれらを並列に接続するようにしてもよい。
電圧変換回路１，２の組をＮ組備える場合、制御部５が、Ｎ組の電圧変換回路１，２夫々に含まれるＳＷ素子Ｑ１１，Ｑ２１を位相差πで交互にオン／オフすると共に、ＳＷ素子Ｑ１１及びＱ２１の何れについてもπ／Ｎずつ異なる位相でオン／オフする。つまり、Ｎ組の電圧変換回路１，２に含まれるＳＷ素子Ｑ１１，Ｑ２１の全てが２π／２Ｎずつ異なる位相でオン／オフされる。
従って、スイッチング損失をＮ組の電圧変換回路１，２に均等に分散することができると共に、出力に含まれるリップル電流を１／Ｎに低減することが可能となる。
【符号の説明】
【０１２１】
１、２  電圧変換回路
３  コア
３ａ、３ｂ、３ｃ  脚部
４１、４２  キャパシタ
５  制御部
Ｑ１１、Ｑ２１  高圧側スイッチング素子（ＳＷ素子）
Ｑ１２、Ｑ２２  低圧側スイッチング素子（ＳＷ素子）
Ｑ１３、Ｑ２３  ＳＷ素子
Ｌ１１、Ｌ２１  第１インダクタ（インダクタ）
Ｌ１２、Ｌ２２  第２インダクタ（インダクタ）
Ｃ１、Ｃ２  キャパシタ
Ｈ、Ｌ、Ｇ  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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