(57)【要約】【課題】トランスの発振停止中において平滑コンデンサに生じる漏れ電流を抑制できるスイッチング電源、及び画像形成装置を提供すること。【解決手段】整流平滑回路２７の平滑コンデンサＣ１には、ＦＥＴ３７が直列に接続される。ＦＥＴ３７は、制御ＩＣ５０から出力される制御信号Ｖｐにより通電のオン／オフを切り替えられる。そして、制御ＩＣ５０は、トランス２３の発振を停止させる出力停止モード中において、ＦＥＴ３７をオフする。ＦＥＴ３７は、オフされることで、平滑コンデンサＣ１の低電圧側を切断する。【選択図】図２
2018153016.tif 000002
【特許請求の範囲】
【請求項１】
主電源と、
前記主電源から供給される交流電圧を整流し、平滑コンデンサにより平滑化する整流平滑回路と、
前記整流平滑回路に接続されるトランスと、
前記トランスの一次コイルに接続される第一スイッチング素子と、
前記第一スイッチング素子をスイッチング制御し、前記トランスの一次側を発振させ二次側に電圧を誘起させるスイッチ制御部と、
前記整流平滑回路の前記平滑コンデンサと直列に接続され、前記スイッチ制御部から出力される制御信号により通電のオン／オフを切り替えられる第二スイッチング素子と、を備え、
前記スイッチ制御部は、
前記トランスの発振を停止させる出力停止モード中に、前記制御信号によって前記第二スイッチング素子のオン期間を制限する、スイッチング電源。
【請求項２】
前記第二スイッチング素子は、電界効果トランジスタであり、前記スイッチ制御部から前記制御信号をゲートに供給されオン／オフを切り替えられる、請求項１に記載のスイッチング電源。
【請求項３】
前記第二スイッチング素子は、Ｎチャンネルの電界効果トランジスタであり、前記平滑コンデンサの低電圧側に接続される、請求項２に記載のスイッチング電源。
【請求項４】
前記スイッチ制御部は、
前記出力停止モード中の間、前記第二スイッチング素子のオフ状態を維持する、請求項１乃至３の何れかに記載のスイッチング電源。
【請求項５】
前記第一スイッチング素子及び前記第二スイッチング素子は、電界効果トランジスタであり、
前記第一スイッチング素子及び前記第二スイッチング素子のゲートは、前記スイッチ制御部の出力ポートに接続され、前記制御信号を供給され、
前記第一スイッチング素子のオン期間における前記第二スイッチング素子のゲート電圧の変化量に比べて、前記第一スイッチング素子のオフ期間における前記第二スイッチング素子のゲート電圧の変化量を抑制する遅延回路を、さらに備える、請求項１乃至４の何れかに記載のスイッチング電源。
【請求項６】
前記遅延回路は、前記第二スイッチング素子のゲートに接続された遅延用抵抗素子及び遅延用コンデンサを有する、請求項５に記載のスイッチング電源。
【請求項７】
前記遅延回路は、前記第二スイッチング素子のゲートに接続されるダイオードを、さらに有し、
前記ダイオードは、前記遅延用抵抗素子と前記遅延用コンデンサとの間に接続され、前記第一スイッチング素子のオン期間における前記遅延回路の時定数を、前記第一スイッチング素子のオフ期間における前記遅延回路の時定数に比べて小さくする、請求項６に記載のスイッチング電源。
【請求項８】
前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第一スイッチング素子のスイッチング制御を開始し、
前記遅延回路は、前記出力モードへ移行後、前記第一スイッチング素子のオン期間を複数回繰り返した後に、前記第二スイッチング素子のゲート電圧が閾値を超えるように、前記ゲート電圧の変化量を抑制する、請求項５乃至７の何れかに記載のスイッチング電源。
【請求項９】
前記スイッチ制御部は、前記第一スイッチング素子と接続される第一出力ポートと、前記第二スイッチング素子と接続され前記制御信号を出力する第二出力ポートとを別々に有する、請求項１乃至４の何れかに記載のスイッチング電源。
【請求項１０】
前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第二スイッチング素子のオン制御を開始した後に、前記第一スイッチング素子のオン制御を開始する、請求項９に記載のスイッチング電源。
【請求項１１】
前記第二スイッチング素子は、電界効果トランジスタであり、
前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第二出力ポートから出力する前記制御信号を用いて、前記第二スイッチング素子のゲート電圧を徐々に変更する、請求項９又は１０に記載のスイッチング電源。
【請求項１２】
請求項１乃至１１の何れか一項に記載のスイッチング電源と、
前記スイッチング電源から電力を供給され駆動し、画像を形成する画像形成部と、
を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源の電力消費に関する。
【背景技術】
【０００２】
スイッチング電源を備える電源システムとしては、例えば、下記特許文献１に示されるものがある。特許文献１に示される電源システムは、スイッチング電源と、スイッチング電源を制御する制御装置を備える。また、スイッチング電源は、ＡＣ電源に接続された整流平滑回路、トランス、トランスの一次コイルに接続されたＦＥＴ、制御ＩＣを備えている。制御ＩＣは、ＡＣ電源から電力供給されて起動する。制御ＩＣは、ＦＥＴをスイッチングすることによって、トランスの一次側を発振させ、トランスの二次側に電圧を誘起させる。制御装置は、トランスを発振させ電圧を供給する出力モード中において、制御パルス信号を制御ＩＣに出力しトランスの発振を停止させることによって、スイッチング電源を出力停止モードに移行させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０５３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記したスイッチング電源では、出力モード中だけでなく、出力停止モード中においてもＡＣ電源から整流平滑回路の平滑コンデンサに電圧を印加する可能性がある。このため、出力停止モード中に、平滑コンデンサで漏れ電流が発生し、不要な電力を消費する虞があった。
【０００５】
本願に開示される技術は、上記の課題に鑑み提案されたものである。トランスの発振停止中において平滑コンデンサに生じる漏れ電流を抑制できるスイッチング電源、及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
（１）上記課題を解決するために、本願は、主電源と、前記主電源から供給される交流電圧を整流し、平滑コンデンサにより平滑化する整流平滑回路と、前記整流平滑回路に接続されるトランスと、前記トランスの一次コイルに接続される第一スイッチング素子と、前記第一スイッチング素子をスイッチング制御し、前記トランスの一次側を発振させ二次側に電圧を誘起させるスイッチ制御部と、前記整流平滑回路の前記平滑コンデンサと直列に接続され、前記スイッチ制御部から出力される制御信号により通電のオン／オフを切り替えられる第二スイッチング素子と、を備え、前記スイッチ制御部は、前記トランスの発振を停止させる出力停止モード中に、前記制御信号によって前記第二スイッチング素子のオン期間を制限する、スイッチング電源を開示する。
【０００７】
これによれば、整流平滑回路の平滑コンデンサには、第二スイッチング素子が直列に接続される。第二スイッチング素子は、スイッチ制御部から出力される制御信号により通電のオン／オフを切り替えられる。そして、スイッチ制御部は、トランスの発振を停止させる出力停止モード中において、第二スイッチング素子のオン期間を制限する。ここでいうオン期間を制限するとは、例えば、出力停止モード中に少なくとも一回は第二スイッチング素子をオフさせることをいう。このため、第二スイッチング素子は、出力停止モード中において、一時的にオフ、連続的にオフ、あるいは継続的にオフする。第二スイッチング素子は、オフされることで、平滑コンデンサの高電圧側及び低電圧側の少なくとも一方を切断する。これにより、平滑コンデンサは、出力停止モード中に、主電源から電圧を印加されず、漏れ電流の発生を抑制し、電力消費を抑制できる。
【０００８】
（２）また、前記第二スイッチング素子は、電界効果トランジスタであり、前記スイッチ制御部から前記制御信号をゲートに供給されオン／オフを切り替えられる構成としてもよい。
【０００９】
これによれば、第二スイッチング素子としてバイポーラトランジスタやＩＧＢＴを使用する場合に比べて、スイッチング電源の回路を簡略化することが可能となる。
【００１０】
（３）また、前記第二スイッチング素子は、Ｎチャンネルの電界効果トランジスタであり、前記平滑コンデンサの低電圧側に接続される構成としてもよい。
【００１１】
これによれば、Ｎチャンネルの電界効果トランジスタである第二スイッチング素子のオン期間を制限することで、平滑コンデンサと低電圧側との接続を制限できる。
【００１２】
（４）また、前記スイッチ制御部は、前記出力停止モード中の間、前記第二スイッチング素子のオフ状態を維持する構成としてもよい。
【００１３】
これによれば、第二スイッチング素子は、出力停止モード中の間継続してオフされる。このため、漏れ電流の発生をより確実に抑制できる。
【００１４】
（５）また、前記第一スイッチング素子及び前記第二スイッチング素子は、電界効果トランジスタであり、前記第一スイッチング素子及び前記第二スイッチング素子のゲートは、前記スイッチ制御部の出力ポートに接続され、前記制御信号を供給され、前記第一スイッチング素子のオン期間における前記第二スイッチング素子のゲート電圧の変化量に比べて、前記第一スイッチング素子のオフ期間における前記第二スイッチング素子のゲート電圧の変化量を抑制する遅延回路を、さらに備える構成としてもよい。
【００１５】
これによれば、第一及び第二スイッチング素子のゲートは、スイッチ制御部の出力ポートに接続され制御信号を供給される。遅延回路は、第一スイッチング素子のオフ期間における第二スイッチング素子のゲート電圧の変化量を、オン期間に比べて抑制する。これにより、例えば、第二スイッチング素子のゲート電圧は、第一スイッチング素子のオン期間における増加量に比べて、オフ期間の減少量を抑制される。その結果、第一スイッチング素子のオン／オフを継続させるのにともなって、第二スイッチング素子のゲート電圧は、オン期間の増加量とオフ期間の減少量の差の量だけ徐々に増大する。第二スイッチング素子をＮチャンネルの電界効果トランジスタで構成した場合、第二スイッチング素子のゲート電圧は、第一スイッチング素子のオン／オフを継続させるのにともなって閾値を超える。第一スイッチング素子のオン／オフを継続させることで、第二スイッチング素子は、オン状態を維持する。このような構成では、第一スイッチング素子をスイッチングしている間、第二スイッチング素子のオン状態、即ち、平滑コンデンサと主電源との接続を維持できる。また、第一及び第二スイッチング素子を共通の制御信号でオン／オフできる。従って、第二スイッチング素子を駆動する回路の簡略化を図れる。また、第一スイッチング素子のスイッチングを開始してから第二スイッチング素子をオンするまでの遅延時間を、遅延回路によって調整できる。
【００１６】
（６）また、前記遅延回路は、前記第二スイッチング素子のゲートに接続された遅延用抵抗素子及び遅延用コンデンサを有する構成としてもよい。
【００１７】
これによれば、遅延回路を、遅延用抵抗素子及び遅延用コンデンサを接続したＲＣ回路により容易に構成することができる。
【００１８】
（７）また、前記遅延回路は、前記第二スイッチング素子のゲートに接続されるダイオードを、さらに有し、前記ダイオードは、前記遅延用抵抗素子と前記遅延用コンデンサとの間に接続され、前記第一スイッチング素子のオン期間における前記遅延回路の時定数を、前記第一スイッチング素子のオフ期間における前記遅延回路の時定数に比べて小さくする構成としてもよい。
【００１９】
これによれば、ダイオードは、遅延用抵抗素子と遅延用コンデンサとの間に接続され、第一スイッチング素子のオン期間又はオフ期間において、遅延用抵抗素子等に流れる電流を制限する。このため、遅延回路の時定数は、オン期間とオフ期間とで異なる値となる。ダイオードは、オフ期間に比べてオン期間の時定数を小さく、即ち、第二スイッチング素子のゲート電圧の変化量（立ち上がり又は立ち下がり）を大きくする。これにより、第一スイッチング素子のスイッチングを開始してから第二スイッチング素子をオンするまでの遅延時間を、ダイオードによって設定できる。
【００２０】
（８）また、前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第一スイッチング素子のスイッチング制御を開始し、前記遅延回路は、前記出力モードへ移行後、前記第一スイッチング素子のオン期間を複数回繰り返した後に、前記第二スイッチング素子のゲート電圧が閾値を超えるように、前記ゲート電圧の変化量を抑制する構成としてもよい。
【００２１】
平滑コンデンサは、出力停止モード中において、主電源からの電圧の印加を停止される。このため、出力停止モードから出力モードへ移行するのにともなって主電源から平滑コンデンサに電圧を印加すると、平滑コンデンサには、突入電流が生じる虞がある。これに対し、遅延回路は、第一スイッチング素子のオン期間を複数回繰り返した後に、第二スイッチング素子のゲート電圧が閾値を超えるように、ゲート電圧を徐々に増大等させる。これにより、平滑コンデンサは、第二スイッチング素子の接続にともなって主電源から印加される電圧を徐々に増加され、突入電流の発生を抑制される。また、遅延回路としてＲＣ回路を用いた場合には、主電源から平滑コンデンサまでの間にＮＴＣサーミスタを接続して突入電流を抑制する場合に比べて、平滑コンデンサの充電が完了した後の回路の電力消費を抑制できる。
【００２２】
（９）また、前記スイッチ制御部は、前記第一スイッチング素子と接続される第一出力ポートと、前記第二スイッチング素子と接続され前記制御信号を出力する第二出力ポートとを別々に有する構成としてもよい。
【００２３】
これによれば、スイッチ制御部は、第一出力ポートと、第二出力ポートとで異なる信号を出力することで、第一スイッチング素子と第二スイッチング素子とを別々に制御（オン／オフ）できる。これにより、スイッチ制御部は、第一スイッチング素子をオン／オフするタイミングに制限されることなく、最適なタイミングで第二スイッチング素子をオン／オフでき、漏れ電流の発生をより確実に抑制できる。
【００２４】
（１０）また、前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第二スイッチング素子のオン制御を開始した後に、前記第一スイッチング素子のオン制御を開始する構成としてもよい。
【００２５】
これによれば、スイッチ制御部は、第二出力ポートから制御信号を出力し第二スイッチング素子をオン制御させた後に、第一スイッチング素子のオン制御を開始する。これにより、平滑コンデンサの充電を開始、又は完了させた後に、トランスの発振を開始できる。
【００２６】
（１１）また、前記第二スイッチング素子は、電界効果トランジスタであり、前記スイッチ制御部は、前記出力停止モードから前記トランスを発振させる出力モードに移行するのにともなって、前記第二出力ポートから出力する前記制御信号を用いて、前記第二スイッチング素子のゲート電圧を徐々に変更する構成としてもよい。
【００２７】
スイッチ制御部は、第二スイッチング素子のゲート電圧が閾値を超えるように、ゲート電圧を徐々に変更する。これにより、平滑コンデンサは、第二スイッチング素子の接続にともなって主電源から印加される電圧を徐々に増加され、突入電流の発生を抑制される。
【００２８】
さらに、本願に係る発明は、スイッチング電源の発明に限定されることなく、当該スイッチング電源を備える画像形成装置の発明としても実施し得るものである。
【発明の効果】
【００２９】
本発明に記載のスイッチング電源等によれば、トランスの発振停止中において平滑コンデンサに生じる漏れ電流を抑制できる。
【図面の簡単な説明】
【００３０】
【図１】第一実施形態におけるプリンタの電気的構成を示すブロック図である。
【図２】電源システムにおける電源装置の回路図である。
【図３】制御ＩＣのブロック図である。
【図４】禁止回路の回路図である。
【図５】電源システムにおける制御装置側の回路図である。
【図６】制御信号とゲート電圧との関係を示す波形図である。
【図７】第二実施形態のスイッチング電源の回路図である。
【図８】第三実施形態のスイッチング電源の回路図である。
【図９】第四実施形態のスイッチング電源の回路図である。
【図１０】第四実施形態の制御信号とゲート電圧との関係を示す波形図である。
【図１１】別例の制御信号とゲート電圧との関係を示す波形図である。
【発明を実施するための形態】
【００３１】
（第一実施形態）
以下、本願発明を具体化した第一実施形態について図１〜図５を参照しつつ説明する。
【００３２】
（１．プリンタの説明）
図１は、第一実施形態のプリンタ１（本願の「画像形成装置」の一例）の電気的構成を示すブロック図である。プリンタ１は、印刷部２と、通信部３ａと、画像メモリ３ｂと、電源システム５とを備えている。電源システム５は、電源装置１０と、制御装置８０とを備えている。電源装置１０は、プリンタ１の電源として機能するものであり、印刷部２、通信部３ａ、画像メモリ３ｂ及び制御装置８０に対して電力を供給する。尚、印刷部２の動作電圧は、例えば２４Ｖである。通信部３ａ、画像メモリ３ｂ及び制御装置８０の動作電圧は、例えば３．３Ｖである。電源装置１０は、これらの動作電圧を印刷部２等に供給する。
【００３３】
印刷部２は、感光ドラム２ａ、帯電器２ｂ、露光装置２ｃ、現像器２ｄ、転写器２ｅ、及び定着器２ｆを備えている。帯電器２ｂは、感光ドラム２ａの表面を帯電させる帯電プロセスを実行する。露光装置２ｃは、感光ドラム２ａの表面に静電潜像を形成する露光プロセスを実行する。現像器２ｄは、感光ドラム２ａの表面に形成された静電潜像に現像剤を付着させて現像剤像を形成する現像プロセスを実行する。転写器２ｅは、シート（記録用紙やＯＨＰシート等）に現像剤像を転写する転写プロセスを実行する。定着器２ｆは、記録媒体上に転写された現像剤像を定着させる定着プロセスを実行する。
【００３４】
印刷部２は、上記した帯電プロセス、露光プロセス、現像プロセス、転写プロセス、定着プロセスを実行して、記録媒体上に印刷データを印刷する印刷処理を実行する。通信部３ａは、ＰＣ等の情報端末装置との間で通信を行うものであり、情報端末装置から印刷指示や印刷データを受信する機能を担う。画像メモリ３ｂは、情報端末装置から受信した印刷データを一時記憶するものである。
【００３５】
上記した構成のプリンタ１では、情報端末装置から通信部３ａに印刷データを受信すると、制御装置８０によって印刷データに基づいた印刷処理を実行する。制御装置８０は、印刷部２に帯電プロセス、露光プロセス、現像プロセス、転写プロセス、定着プロセスからなる印刷処理を実行させることで、記録媒体に印刷データを印刷する。
【００３６】
（２．電源システムの回路説明）
次に、図２を参照して電源システム５における電源装置１０の構成について説明する。電源装置１０は、スイッチング電源２０と、ＤＣ−ＤＣコンバータ３５と、ＤＣ−ＤＣコンバータ４５と、を備える。スイッチング電源２０は、整流平滑回路２１と、トランス２３と、ＦＥＴ（電界効果トランジスタ）２５と、整流平滑回路２７と、電圧検出回路２９と、ＦＥＴ２５をスイッチング制御する制御ＩＣ５０と、ＦＥＴ３７と、遅延回路３９とを備える。
【００３７】
整流平滑回路２１は、いわゆるコンデンサインプット型であり、ＡＣ電源１５（主電源の一例）の交流電圧（例えば、２２０Ｖ）を整流するブリッジダイオードＤ１と、整流後の電圧を平滑化する平滑コンデンサＣ１とを備えている。整流平滑回路２１の出力側には、トランス２３が設けられている。交流電圧をブリッジダイオードＤ１及び平滑コンデンサＣ１によって整流平滑化した入力電圧Ｖｉｎ（例えば、ＤＣ３１１Ｖ）は、入力ラインＬｉｎを通じてトランス２３の一次コイルＮ１に印加される。
【００３８】
ＦＥＴ２５は、例えば、ＮチャンネルのＭＯＳＦＥＴであり、ドレインＤを一次コイルＮ１に接続するとともに、ソースＳを接地している。そして、ＦＥＴ２５は、制御ＩＣ５０の出力ポートＯＵＴにゲートＧを接続され、出力ポートＯＵＴからゲートＧに制御信号Ｖｐを与えられる。制御信号Ｖｐは、例えば、パルス信号（ＰＷＭ信号）である。ＦＥＴ２５は、ゲートＧに制御信号Ｖｐを与えられることにより、オンオフ動作する。これにより、トランス２３の一次側が発振して、トランス２３の二次コイルＮ２に電圧を誘起させる構成となっている。
【００３９】
また、ＦＥＴ３７は、例えば、ＮチャンネルのＭＯＳＦＥＴであり、ドレインＤを平滑コンデンサＣ１に接続するとともに、ソースＳを接地している。そして、ＦＥＴ３７は、制御ＩＣ５０から遅延回路３９を介してゲートＧに制御信号Ｖｐを与えられる。ＦＥＴ３７は、ゲートＧに制御信号Ｖｐを与えられることにより、オンオフ動作する。これにより、後述する出力停止モード中において、ＦＥＴ３７は、平滑コンデンサＣ１とグランドとを切断する構成となっている。
【００４０】
遅延回路３９は、遅延用抵抗素子Ｒｄ１，Ｒｄ２と、ダイオードＤ６と、遅延用コンデンサＣｄ１と、を備えている。遅延用抵抗素子Ｒｄ１は、高電圧側に制御ＩＣ５０の出力ポートＯＵＴを接続され、低電圧側にダイオードＤ６を接続されている。ダイオードＤ６は、低電圧側に分岐点Ｊ２を介して遅延用抵抗素子Ｒｄ２及び遅延用コンデンサＣｄ１を接続されている。遅延用抵抗素子Ｒｄ２及び遅延用コンデンサＣｄ１は、分岐点Ｊ２とグランドとの間に並列に接続されている。換言すれば、ＦＥＴ３７のゲートＧは、ダイオードＤ６と、遅延用抵抗素子Ｒｄ２（遅延用コンデンサＣｄ１）との間の分岐点Ｊ２に接続されている。これにより、遅延回路３９は、遅延用抵抗素子Ｒｄ１，Ｒｄ２、及び遅延用コンデンサＣｄ１で構成されるＲＣ回路の時定数に応じて、ＦＥＴ３７のゲート電圧の立ち上がり及び立ち下がりの変化量を抑制し、立ち上がり等を遅らせる。
【００４１】
また、トランス２３の一次側には、電圧発生回路３１が設けられている。電圧発生回路３１は、トランス２３の一次側に設けられた補助コイルＮ３に誘起される電圧を、ダイオードＤ２とコンデンサＣ２により整流平滑化するものである。電圧発生回路３１は、制御ＩＣ５０の電源ポートＶＣＣに接続され、制御ＩＣ５０の電源として機能する。電圧発生回路３１は、例えば２０Ｖの電圧を制御ＩＣ５０に供給する。
【００４２】
整流平滑回路２７は、トランス２３の二次側に設けられていて、ダイオードＤ３と、コンデンサＣ３とを備えている。整流平滑回路２７は、トランス２３の二次コイルＮ２に誘起された電圧を整流平滑化する。これにより、スイッチング電源２０は、出力ラインＬｏ１を通じて例えばＤＣ２４Ｖの電圧を出力する。
【００４３】
そして、出力ラインＬｏ１は、図２に示す分岐点Ｊ１にて分岐している。分岐した各ラインには、それぞれＤＣ−ＤＣコンバータ３５、４５が設けられている。ＤＣ−ＤＣコンバータ３５は、スイッチング電源２０の出力電圧Ｖｏ１を５Ｖに降圧して出力ラインＬｏ２より出力する。また、ＤＣ−ＤＣコンバータ４５は、スイッチング電源２０の出力電圧Ｖｏ１を３．３Ｖに降圧して出力ラインＬｏ３より出力する。このように、本電源装置１０は、２４Ｖ／５Ｖ／３．３Ｖの３出力となっている。
【００４４】
また、整流平滑回路２７と出力ラインの分岐点Ｊ１の間には、電圧検出回路２９が設けられている。電圧検出回路２９は、スイッチング電源２０の出力電圧Ｖｏ１（例えばＤＣ２４Ｖ）のレベルを検出するものであり、一対の検出抵抗Ｒ１、Ｒ２と、シャントレギュレータＲｅと、シャントレギュレータＲｅと直列接続された発光ダイオードＬＥＤ１とを備えている。
【００４５】
検出抵抗Ｒ１、Ｒ２は、出力ラインＬｏ１とグランドラインＬｇの間に接続されており、出力電圧Ｖｏ１を抵抗比により分圧した分圧電圧Ｖｇを生成する。シャントレギュレータＲｅは、シャントレギュレータＲｅ内の基準電圧と分圧電圧Ｖｇとのレベル差に応じた電流を流す。これにより、発光ダイオードＬＥＤ１に電流が流れ、発光ダイオードＬＥＤ１は基準電圧と分圧電圧Ｖｇとのレベル差に応じた光量の光信号を出力する。
【００４６】
そして、発光ダイオードＬＥＤ１は、制御ＩＣ５０のフィードバックポートＦＢに接続されたフォトトランジスタＰＴ１とともに、フォトカプラを構成している。発光ダイオードＬＥＤ１の光信号はフォトトランジスタＰＴ１にて電気信号に変換される。これにより、シャントレギュレータＲｅの基準電圧に対する分圧電圧Ｖｇのレベル差を示す信号（以下、フィードバック信号）が、制御ＩＣ５０のフィードバックポートＦＢに入力（フィードバック）される。
【００４７】
また、制御ＩＣ５０は、電圧発生回路３１に接続される電源ポートＶＣＣと、ダイオード（ツェナーダイオード）Ｄ４を介して入力ラインＬｉｎに接続される高電圧入力ポートＶＨと、フィードバック信号（出力電圧の検出信号）を入力するフィードバックポートＦＢと、制御信号Ｖｐ（ＦＥＴ２５，３７をオンオフするＰＷＭ信号）を出力する出力ポートＯＵＴと、制御装置８０から出力される制御パルス信号Ｓｒを入力する制御入力ポートＥＮの５つのポートを備えている。
【００４８】
次に、図３を参照して、制御ＩＣ５０の回路ブロックを説明する。制御ＩＣ５０は、高電圧入力ポートＶＨに接続された起動回路５１と、第一電源回路５３と、ソフトスタート回路５５と、ＶＣＣ検出回路５６と、出力ポートＯＵＴに接続されたドライバ回路５７と、一定周波数の三角波を発振する発振回路５９と、フィードバックポートＦＢに接続された比較演算回路６３と、再起動回路６５と、発振停止回路６７と、第二電源回路６９と、禁止回路７５とを備える。尚、再起動回路６５及び発振停止回路６７の入力ラインには、制御入力ポートＥＮが接続されている。これにより、再起動回路６５及び発振停止回路６７は、制御入力ポートＥＮに入力される信号（具体的には、後述する制御パルス信号Ｓｒ）を入力可能となっている。
【００４９】
起動回路５１は、高電圧入力ポートＶＨに印加される入力電圧を降圧して第一電源回路５３に供給する。また、第一電源回路５３は、再起動回路６５と第二電源回路６９を除くそれ以外の回路５５、５６、５７、５９、６３、６７に電力を供給するものである。この第一電源回路５３は、起動直後、電源ポートＶＣＣの電圧が所定のレベルまで上昇するまでは起動回路５１から電力供給されて電源電圧５Ｖを生成して各回路に電力を供給する一方、電源ポートＶＣＣが所定のレベルに達した以降は、電圧発生回路３１から電力供給されて電源電圧５Ｖを生成して各回路５５、５６、５７、５９、６３、６７に電力を供給する。
【００５０】
ソフトスタート回路５５は、ドライバ回路５７を通じてＦＥＴ２５のゲートＧに印加する制御信号Ｖｐ（ＰＷＭ信号）のデューティ比を段階的に高くすることにより、起動時において、スイッチング電源２０の出力をゆっくり上昇させる機能を果たすものである。
【００５１】
比較演算回路６３は、フィードバック信号の信号レベルと基準電圧のレベルを比較する演算を行い、演算結果に応じて、フィードバック信号をドライバ回路５７へ出力するものである。
【００５２】
ドライバ回路５７は、ＦＥＴ２５，３７のゲートＧに対して制御信号Ｖｐ（ＰＷＭ信号）を出力することにより、ＦＥＴ２５，３７をスイッチング制御するものである。尚、制御信号ＶｐのＰＷＭ値は、フィードバックポートＦＢに入力されたフィードバック信号に基づいて決定されたＰＷＭ値である。
【００５３】
発振停止回路６７は、トランス２３の発振中（後述する出力モード中）に、制御入力ポートＥＮに対して制御パルス信号Ｓｒを入力することを条件として、第一電源回路５３を遮断するものである。尚、ここでいう遮断とは、電圧発生回路３１から第一電源回路５３への電力供給を断って第一電源回路５３を停止させることを意味している。そして、この第一電源回路５３の遮断により、各回路５６、５７、５９、６３、６７に対する電力供給を停止し、ドライバ回路５７は出力を停止する（出力ポートＯＵＴがハイインピーダンスになる）。トランス２３の発振は停止する。
【００５４】
また、再起動回路６５は、第一電源回路５３を遮断している時（後述する出力停止モード中）に、制御入力ポートＥＮに制御パルス信号Ｓｒを入力することを条件として、起動回路５１に再起動信号を出力して起動回路５１を再起動させるものである。第二電源回路６９は、再起動回路６５の電源となるものである。この第二電源回路６９は、起動回路５１とともに高電圧入力ポートＶＨに接続されている。そして、高電圧入力ポートＶＨから入力される電圧を降圧して電源電圧５Ｖを生成し、電源ラインＬ２を通じて再起動回路６５に電力供給する。
【００５５】
禁止回路７５は、第一電源回路５３がＨｉｇｈレベルの動作信号Ｓｐを出力する間、再起動回路６５による起動回路５１の再起動を禁止するものであり、図４に示すように、３つのトランジスタ７６、７７、７８を備えている。トランジスタ７６はＰＮＰトランジスタである。トランジスタ７６は、電源ラインＬ２上にあって、エミッタＥを第二電源回路６９に接続する一方、コレクタＣを再起動回路６５に接続している。トランジスタ７７はＮＰＮトランジスタであり、コレクタＣをトランジスタ７６のベースＢに接続し、エミッタＥをグランドに接続している。また、トランジスタ７７のベースＢは、バイアス抵抗Ｒ８を介して電源ラインＬ２に接続されている。
【００５６】
トランジスタ７８は、ＮＰＮトランジスタであり、コレクタＣをトランジスタ７７のベースＢ（バイアス抵抗Ｒ８）に接続し、エミッタＥをグランドに接続している。そして、トランジスタ７８のベースＢには、第一電源回路５３（図３参照）の出力するＨｉｇｈレベルの動作信号Ｓｐが抵抗Ｒ９を介して入力される。
【００５７】
トランジスタ７８のベースＢにＨｉｇｈレベルの動作信号Ｓｐが入力されると、トランジスタ７８はオンする。トランジスタ７７がオフし、トランジスタ７６がオフする。このため、電源ラインＬ２は、開路する（切断される）。一方、動作信号Ｓｐの入力がない場合には、各トランジスタのオンオフが反転して、トランジスタ７６がオンすることから電源ラインＬ２は閉路する（接続される）。
【００５８】
そして、第一電源回路５３は、トランス２３の発振中（後述する出力モード中）、動作信号Ｓｐを禁止回路７５へ出力する。そのため、トランス２３の発振中、電源ラインＬ２は非通電状態となることから、再起動回路６５は電力を供給されず、停止状態となる。そのため、トランス２３の発振中、再起動回路６５によって起動回路５１を再起動させることを禁止できる。
【００５９】
一方、トランス２３の発振停止中（後述する出力停止モード中）は、動作信号Ｓｐの出力がなく、電源ラインＬ２は通電状態となる。そのため、再起動回路６５による起動回路５１の再起動が実施可能となる。
【００６０】
次に、図５を参照して制御装置８０について説明する。制御装置８０は、プリンタ１の印刷部２を制御するメインブロックＢ１と、モード制御ブロックＢ２と備えている。メインブロックＢ１の電源ポートＰ１は、ＤＣ−ＤＣコンバータ４５（図１参照）の出力ラインＬｏ３に接続されており、ＤＣ−ＤＣコンバータ４５を介してスイッチング電源２０から電力を供給される。尚、メインブロックＢ１は、後述する出力モード中に限り電力を供給されて動作状態となり、スイッチング電源２０が後述する出力停止モードに移行すると、電力の供給を断たれて停止状態になる。
【００６１】
一方、モード制御ブロックＢ２の電源ポートＰ２は、ＤＣ−ＤＣコンバータ３５（図１参照）側に接続されており、ＤＣ−ＤＣコンバータ３５を介してスイッチング電源２０から電力供給される。具体的には、ＤＣ−ＤＣコンバータ３５の出力ラインＬｏ２には、ダイオードＤ４を介してコンデンサ（蓄電用の電気二重層キャパシタ）Ｃ４が接続されている。ダイオードＤ４は、コンデンサＣ４からＤＣ−ＤＣコンバータ３５側への逆流を防止するものである。
【００６２】
そして、コンデンサＣ４とダイオードＤ４の接続点には、中継ラインＬ１が接続されている。中継ラインＬ１上には、ＤＣ−ＤＣコンバータ８３が設けられている。ＤＣ−ＤＣコンバータ８３は、ＤＣ−ＤＣコンバータ３５の出力電圧を３．３Ｖに降圧して、モード制御ブロックＢ２の電源ポートＰ２に供給する。よって、モード制御ブロックＢ２は、出力モード中、ＤＣ−ＤＣコンバータ３５、８３を介してスイッチング電源２０から電力供給される。
【００６３】
また、コンデンサＣ４は、出力停止モード中、モード制御ブロックＢ２の電源となるものであり、出力ラインＬｏ２を通じてＤＣ−ＤＣコンバータ３５から充電電流が供給される構成となっている。
【００６４】
また、モード制御ブロックＢ２の制御ポートＰ３は、トランジスタ８５のベースＢに接続されている。トランジスタ８５は、エミッタＥをグランドに接続するとともに、コレクタＣを発光ダイオードＬＥＤ２のカソードに接続している。
【００６５】
発光ダイオードＬＥＤ２は、中継ラインＬ１にアノードを接続している。そして、この発光ダイオードＬＥＤ２は、制御ＩＣ５０の制御入力ポートＥＮに接続されたフォトトランジスタＰＴ２とともに、フォトカプラを構成している。そのため、モード制御ブロックＢ２の制御ポートＰ３からトランジスタ８５のベースＢに制御パルス信号Ｓｒを出力すると、制御パルス信号Ｓｒは、フォトカプラを介して光伝送され、制御ＩＣ５０の制御入力ポートＥＮに入力される。
【００６６】
モード制御ブロックＢ２は、制御ＩＣ５０に対して制御パルス信号Ｓｒを出力することにより、スイッチング電源２０を出力モードと出力停止モードとに切り換える機能を果たすものである。出力モードとは、トランス２３の一次側を発振させて、スイッチング電源２０を出力状態にするモードである。また、出力停止モードは、トランス２３の発振を停止させてスイッチング電源２０の出力を停止させるモードである。また、制御パルス信号Ｓｒは、出力モードへの移行用と出力停止モードへの移行用で同一の信号波形を用いられる。このため、モード制御ブロックＢ２は、出力モードへの移行時と出力停止モードへの移行時で、同一パルス幅の制御パルス信号Ｓｒを制御ポートＰ３から出力するように設定されている。
【００６７】
また、モード制御ブロックＢ２にはタイマ９０が内蔵されている。タイマ９０は、モード切換時からの経過時間を計時するものである。出力停止モード中、コンデンサＣ４から電力を供給してモード制御ブロックＢ２を動作させるため、出力停止モードを長時間継続すると、コンデンサＣ４の充電電圧は低下する。その結果、ＤＣ−ＤＣコンバータ８３の出力電圧を３．３Ｖで維持できなくなってしまう。そのため、タイマ９０で時間を計時して、ＤＣ−ＤＣコンバータ８３の出力電圧を３．３Ｖで維持できなくなる前に、モード制御ブロックＢ２は、スイッチング電源２０を出力モードに移行させて、コンデンサＣ４を再充電させる。
【００６８】
また、図５に示す検出回路８７は、コンデンサＣ４の充電電圧Ｖｃｈ１を検出する検出回路である。検出回路８７は、コンデンサＣ４の充電電圧Ｖｃｈ１を検出する検出抵抗Ｒ３、Ｒ４と、検出抵抗Ｒ３、Ｒ４により検出された電圧値を基準値と比較して出力するコンパレータＣＰと、基準電圧用の分圧抵抗Ｒ５，Ｒ６とを備えている。
【００６９】
充電電圧Ｖｃｈ１が基準電圧を上回っている場合には、コンパレータＣＰは、Ｈｉｇｈレベルの検出信号をモード制御ブロックＢ２のポートＰ５に出力する。また、充電電圧Ｖｃｈ１が基準電圧を下回っている場合には、コンパレータＣＰは、Ｌｏｗレベルの検出信号をポートＰ５に出力する。
【００７０】
そして、モード制御ブロックＢ２は、コンパレータＣＰからＬｏｗレベルの検出信号を入力した場合にも、スイッチング電源２０を出力モードに移行させることにより、コンデンサＣ４を再充電させる設定となっている。
【００７１】
また、図５に示すスイッチＳ２は、モード制御ブロックＢ２のポートＰ４に接続され、ユーザによって操作可能なモード切替スイッチである。モード制御ブロックＢ２は、ユーザからのスイッチＳ２への操作に応じてモードを切り替える。
【００７２】
（３．電源システム５の動作説明）
３−１．ＡＣ電源投入時の動作
ＡＣ電源１５に接続される電源スイッチＳ１（図２参照）が投入されると、スイッチング電源２０の入力ラインＬｉｎに対して、ＡＣ電源１５の交流電圧を整流した入力電圧Ｖｉｎが印加される。この状態では、ＦＥＴ３７は、ゲートＧにローレベルの電圧を供給されオフする。また、ＡＣ電源１５側から高電圧入力ポートＶＨを通じて電力供給されるので、制御ＩＣ５０の起動回路５１と第二電源回路６９が起動する。
【００７３】
起動回路５１は起動後、入力電圧Ｖｉｎを降圧して第一電源回路５３に出力する。第一電源回路５３は、起動回路５１から与えられる電圧から電源電圧５Ｖを生成して、再起動回路６５を除くそれ以外の回路５５、５６、５７、５９、６３、６７に電力を供給する。
【００７４】
第一電源回路５３から各回路５５、５６、５７、５９、６３、６７に電力が供給され始めると、まず、ソフトスタート回路５５が作動する。ソフトスタート回路５５は、ドライバ回路５７を通じてＦＥＴ２５のゲートＧに制御信号Ｖｐ（ＰＷＭ信号）を与える。これにより、ＦＥＴ２５がオン、オフを繰り返す状態となり、ＦＥＴ３７がオンした状態になるので、スイッチング電源２０のトランス２３の一次側が発振を開始し、トランス２３の二次側に電圧が誘起される（発振開始）。
【００７５】
そして、ソフトスタート回路５５は、ＰＷＭ値（制御信号Ｖｐの電圧値）を段階的に高くする結果、ＦＥＴ２５のオン時間が段階的に長くなり、スイッチング電源２０の出力はゆっくりと上昇してゆく。また、スイッチング電源２０の出力上昇にともない、電圧発生回路３１の出力電圧Ｖｃｃも上昇してゆく。
【００７６】
ＶＣＣ検出回路５６は、電圧発生回路３１の出力電圧Ｖｃｃをモニタしており、出力電圧Ｖｃｃが基準値を超えると、第一電源回路５３に指令を与えて、電力の供給元を起動回路５１側から電圧発生回路３１側に切り換える。これにより、電圧発生回路３１の出力電圧Ｖｃｃが基準レベルを超えた以降、第一電源回路５３は電圧発生回路３１側から電力が供給される。これにともない起動回路５１は停止する。
【００７７】
また、ＶＣＣ検出回路５６は、電圧発生回路３１の出力電圧Ｖｃｃが基準レベルを超えると、ソフトスタート回路５５を停止させる。そして、ソフトスタート回路５５が停止した以降、フィードバック制御に切り換わり、ドライバ回路５７は、フィードバックポートＦＢに入力されるフィードバック信号に基づいたＰＷＭ出力を行う。これにより、電圧検出回路２９の検出する出力電圧Ｖｏ１が目標電圧である２４Ｖになるように、スイッチング電源２０は出力調整される（出力モード）。
【００７８】
そして、この出力モードでは、電源装置１０によってプリンタ１の各部品に電力供給される。例えば、印刷部２には、出力ラインＬｏ１を通じて、スイッチング電源２０から電力（例えば２４Ｖ）が供給される。プリンタ１は、印刷可能な状態、即ち、ＰＣ等の情報端末装置から印刷指示を受信し、印刷指示に応じた印刷処理を実行できる状態となる。また、出力モード中において、図５に示すコンデンサＣ４は、スイッチング電源２０の出力ラインＬｏ１、ダイオードＤ４を通じて充電電流を供給され、充電される。
【００７９】
３−２．出力モードから出力停止モードへの移行
例えば、下記の（ａ）の場合と（ｂ）の場合には、出力停止モードへ移行するため、制御装置８０のモード制御ブロックＢ２は、図５に示すトランジスタ８５に制御パルス信号Ｓｒを出力する。
（ａ）出力モード中にモード切換用のスイッチＳ２が操作された場合
（ｂ）プリンタ１の待機状態が所定時間続いた場合
出力された制御パルス信号Ｓｒは、フォトカプラを介して光伝送され、制御ＩＣ５０の制御入力ポートＥＮに入力される。
【００８０】
ここで、出力モード中、図４に示す電源ラインＬ２は、非通電（開路）状態であり、再起動回路６５は停止している。そのため、制御入力ポートＥＮに入力された制御パルス信号Ｓｒは、再起動回路６５において受信されず、発振停止回路６７によってのみ受信される。そして、発振停止回路６７は、制御パルス信号Ｓｒを受信すると、第一電源回路５３を遮断する。これにより、第一電源回路５３を電力供給元とする各回路５６、５７、５９、６３、６７に対する電力の供給がストップする。
【００８１】
ドライバ回路５７は停止し、出力ポートＯＵＴ（制御信号Ｖｐ）はローレベル（ハイインピーダンス）になる。その結果、トランス２３の一次側の発振が停止する。そのため、スイッチング電源２０は出力を停止する出力停止モードに移行する。
【００８２】
出力停止モード中、スイッチング電源２０は、出力停止状態となり、印刷部２、通信部３ａ、画像メモリ３ｂ及び制御装置８０のメインブロックＢ１に対する電力供給を全て停止する。一方、制御装置８０のモード制御ブロックＢ２は、コンデンサＣ４から電力供給されるため動作状態となる。
【００８３】
そして、モード制御ブロックＢ２内に設けられたタイマ９０によりモード切換時点からの経過時間が計時される。また、出力停止モード中において、第一電源回路５３から動作信号Ｓｐが出力されないため、電源ラインＬ２は、通電（閉路）状態になる。再起動回路６５は、第二電源回路６９から電力を供給され動作状態となる。
【００８４】
３−３．出力停止モードから出力モードへの移行
下記の（ｃ）〜（ｅ）の場合、制御装置８０のモード制御ブロックＢ２は、出力モードへ移行するため、再び、トランジスタ８５に制御パルス信号Ｓｒを出力する。
（ｃ）タイマ９０により計時される経過時間が設定時間になった場合
（ｄ）コンパレータＣＰからＬｏｗレベルの検出信号がポートＰ５に出力された場合
（ｅ）出力停止モード中に切り換えスイッチＳＷ２が操作された場合
この場合、制御パルス信号Ｓｒは、フォトカプラを介して光伝送され、制御ＩＣ５０の制御入力ポートＥＮに入力される。
【００８５】
上記したように、出力停止モード中において、発振停止回路６７は、電力供給を断たれた状態となる。一方、再起動回路６５は、第二電源回路６９より電力供給を受け動作状態となる。そのため、再起動回路６５だけが、制御入力ポートＥＮに入力された制御パルス信号Ｓｒを受信できる。そして、再起動回路６５は制御パルス信号Ｓｒを受信すると、起動回路５１を再起動させる。
【００８６】
これにより、ＡＣ電源投入時と同様に、第一電源回路５３は、起動回路５１から与えられる電圧から電源電圧５Ｖを生成して、第一電源回路５３を電力供給元とする各回路５５、５６、５７、５９、６３、６７に電力を供給する。すると、ソフトスタート回路５５が作動して、スイッチング電源２０の出力をゆっくりと上昇させてゆき、スイッチング電源２０は出力モードに再び移行する。
【００８７】
（４．ＦＥＴ３７及び遅延回路３９の説明）
図６は、出力停止モードから出力モードへ移行する際の各波形を示している。図中の上部には、出力ポートＯＵＴの制御信号Ｖｐ（ＰＷＭ信号）を示している。図中の下部には、ＦＥＴ３７のゲート電圧Ｖｇ１を示している。なお、図６は、ＦＥＴ３７による効果を分かり易くするため、ソフトスタート回路５５を作動させない場合、即ち、制御信号Ｖｐを段階的に高くしない場合を示している。このため、図６に示す制御信号Ｖｐは、同一レベルのハイレベルの値と、ローレベルの値との間で変化するパルス信号となっている。
【００８８】
まず、出力モードから出力停止モードへ移行すると、ドライバ回路５７は停止し、出力ポートＯＵＴ（制御信号Ｖｐ）はローレベル（ハイインピーダンス）になる。その結果、ＦＥＴ２５のスイッチングは停止する。
【００８９】
また、図２に示す遅延回路３９は、遅延用抵抗素子Ｒｄ１に電圧を印加されない状態となる。出力モード中に遅延用コンデンサＣｄ１に蓄積された電荷は、ダイオードＤ６による制限を受け、遅延用抵抗素子Ｒｄ２を通じてグランド側に放電される。このため、ＦＥＴ３７のゲート電圧Ｖｇ１（分岐点Ｊ２の電圧値）は、遅延用コンデンサＣｄ１の静電容量と遅延用抵抗素子Ｒｄ２の抵抗値とで決定される時定数に応じて低下する。このゲート電圧Ｖｇ１の低下する変化量は、後述するオフ期間１０３（図６参照）と同様になる。
【００９０】
ゲート電圧Ｖｇ１が閾値Ｖｔｈ以下になると、ＦＥＴ３７はオフする。平滑コンデンサＣ１は、グランド側の接続を切断される。従って、本実施形態の制御ＩＣ５０（スイッチ制御部）は、トランス２３の発振を停止させる出力停止モード中において、ＦＥＴ３７（第二スイッチング素子）をオフする（オン期間を制限する）。これにより、平滑コンデンサＣ１は、ＡＣ電源１５（主電源）から電圧を印加されず、漏れ電流の発生を抑制し、電力消費を抑制できる。なお、制御ＩＣ５０は、出力停止モード中において、ＦＥＴ３７を完全にオフせず、例えば、一時的にオフしてもよい。
【００９１】
次に、出力停止モードから出力モードへ移行すると、ＦＥＴ３７のゲート電圧Ｖｇ１は、徐々に増大する。制御信号Ｖｐをハイレベルとする（ＦＥＴ２５をオンする）オン期間１０１において、ＦＥＴ３７のゲート電圧Ｖｇ１は、上昇する。また、制御信号Ｖｐをローレベルとする（ＦＥＴ２５をオフする）オフ期間１０３において、ゲート電圧Ｖｇ１は、低下する。
【００９２】
オン期間１０１において、ダイオードＤ６に順方向バイアスを印加されるため、遅延回路３９は、制御信号Ｖｐのハイレベルに応じた電圧を印加される。従って、オン期間１０１におけるゲート電圧Ｖｇ１の上昇量（変化量）は、遅延用抵抗素子Ｒｄ１の抵抗値と、遅延用コンデンサＣｄ１の静電容量とで決定される時定数に応じた値となる。
【００９３】
また、オフ期間１０３において、ダイオードＤ６に逆方向バイアスを印加されるため、上記した出力停止モードと同様に、遅延用コンデンサＣｄ１に蓄積された電荷は、遅延用抵抗素子Ｒｄ２を通じてグランド側に放電される。従って、オフ期間１０３におけるゲート電圧Ｖｇ１の低下量（変化量）は、遅延用抵抗素子Ｒｄ２の抵抗値と、遅延用コンデンサＣｄ１の静電容量とで決定される時定数に応じた値となる。このゲート電圧Ｖｇ１の低下量（時定数）は、上記したように、出力停止モードへ移行を開始した時期と同様になる。
【００９４】
図６に示すように、本実施形態では、オフ期間１０３におけるＦＥＴ３７（第二スイッチング素子）のゲート電圧Ｖｇ１の変化量（低下量）は、オン期間１０１におけるゲート電圧Ｖｇ１の変化量（上昇量）に比べて小さくなっている。換言すれば、上記した関係となるように、遅延回路３９は、オン期間１０１の時定数を小さくし、オフ期間１０３の時定数を大きくするように抵抗値を設定されている。具体的には、遅延用抵抗素子Ｒｄ１の抵抗値を、遅延用抵抗素子Ｒｄ２の抵抗値に比べて小さくしている。その結果、図６に示すように、ゲート電圧Ｖｇ１は、出力モードを開始した後、徐々に上昇する。ゲート電圧Ｖｇ１は、制御信号Ｖｐのオンオフを繰り返すことで、オン期間１０１の増加量とオフ期間１０３の低下量の差分だけ徐々に増加していく。これにより、平滑コンデンサＣ１は、出力モードの開始後すぐにＡＣ電源１５と接続されず、ＦＥＴ３７の接続にともなって、ＡＣ電源１５と徐々に接続され、突入電流を抑制される。
【００９５】
なお、遅延回路３９の時定数の設定に加え、上記した制御ＩＣ５０のソフトスタート回路５５による処理を実行することで、ゲート電圧Ｖｇ１の変化量を多様に変更することができる。例えば、出力停止モードから出力モードへの移行時にはソフトスタート回路５５を駆動し、ゲート電圧Ｖｇ１の上昇をさらに緩やかにしてもよい。また、例えば、出力モードから出力停止モードへの移行時にはソフトスタート回路５５を停止し、ゲート電圧Ｖｇ１の低下量を、出力モードへの移行時の変化量（上昇量）に比べて大きくしてもよい。これにより、出力停止モードを開始してＦＥＴ３７をオフするまでの時間を、出力モードを開始してＦＥＴ３７をオンするまでの時間に比べて短くできる。即ち、出力停止モードへの移行時に、ＦＥＴ３７をより迅速にオフすることができる。
【００９６】
また、上記したように、出力モードから出力停止モードへ移行するのにともなって制御信号Ｖｐを停止されると、ＦＥＴ３７のゲート電圧Ｖｇ１は、徐々に低下する。そして、ゲート電圧Ｖｇ１が閾値Ｖｔｈ以下となると、ＦＥＴ３７はオフする。平滑コンデンサＣ１は、切断される。このため、出力停止モード中において、電力消費は抑制される。
【００９７】
因みに、上記実施形態において、プリンタ１は、画像形成装置の一例である。ＡＣ電源１５は、主電源の一例である。ＦＥＴ２５は、第一スイッチング素子の一例である。ＦＥＴ３７は、第二スイッチング素子の一例である。制御ＩＣ５０は、スイッチ制御部の一例である。
【００９８】
（５．効果）
以上、上記した第一実施形態によれば、以下の効果を奏する。
整流平滑回路２７の平滑コンデンサＣ１には、ＦＥＴ３７（第二スイッチング素子）が直列に接続される。ＦＥＴ３７は、制御ＩＣ５０（スイッチ制御部）から出力される制御信号Ｖｐにより通電のオン／オフを切り替えられる。そして、制御ＩＣ５０は、トランス２３の発振を停止させる出力停止モード中において、ＦＥＴ３７のオン期間を制限する。このため、ＦＥＴ３７は、出力停止モード中において、一時的にオフ、連続的にオフ、あるいは継続的にオフする。ＦＥＴ３７は、オフされることで、平滑コンデンサＣ１の低電圧側を切断する。これにより、平滑コンデンサＣ１は、出力停止モード中に、ＡＣ電源１５（主電源）から電圧を印加されず、漏れ電流の発生を抑制し、電力消費を抑制できる。
【００９９】
また、ＦＥＴ３７は、平滑コンデンサＣ１の低電圧側に接続されている。この場合、後述する高電圧側に接続する構成（図８参照）に比べて、スイッチング電源２０の回路を簡略化することが可能となる。
【０１００】
（６．第二実施形態）
なお、上記した第一実施形態における遅延回路３９の回路構成は、一例であり適宜変更可能である。例えば、図７に示す第二実施形態のスイッチング電源２０のように、遅延用抵抗素子Ｒｄ１と直列に接続されたダイオードＤ６（図２参照）をなくし、ダイオードＤ７を並列に接続してもよい。この構成では、制御信号Ｖｐのオン期間１０１（図６参照）において、ダイオードＤ７に順方向バイアスを印加される。ゲート電圧Ｖｇ１は、遅延用コンデンサＣｄ１の静電容量により決定される時定数に応じて上昇する。一方、オフ期間１０３において、ダイオードＤ７は逆方向バイアスを印加される。ゲート電圧Ｖｇ１は、遅延用コンデンサＣｄ１の静電容量、遅延用抵抗素子Ｒｄ１の抵抗値、遅延用抵抗素子Ｒｄ２の抵抗値により決定される時定数に応じて低下する。従って、ゲート電圧Ｖｇ１は、オン期間１０１とオフ期間１０３とで異なる変化量で変位することとなる。これにより、出力停止モードから出力モードへ移行した際に、ゲート電圧Ｖｇ１を、徐々に増大することができる。
【０１０１】
（７．第三実施形態）
次に、第三実施形態のスイッチング電源２０について説明する。図８は、第三実施形態のスイッチング電源２０を示している。第三実施形態のスイッチング電源２０は、上記した第一実施形態とは異なり、ＦＥＴ３８を平滑コンデンサＣ１の高電圧側に接続している。
【０１０２】
ＦＥＴ３８は、ＰチャンネルのＭＯＳＦＥＴであり、ソースＳを入力ラインＬｉｎに接続するとともに、ドレインＤを平滑コンデンサＣ１に接続している。ＦＥＴ３８のゲートＧは、遅延用抵抗素子Ｒｄ３とＦＥＴ３７のドレインＤに接続されている。遅延用抵抗素子Ｒｄ３は、入力ラインＬｉｎとＦＥＴ３８のゲートＧとの間に接続されている。
【０１０３】
また、第三実施形態のＦＥＴ３７は、平滑コンデンサＣ１とは直接接続されておらず、ドレインＤをＦＥＴ３８のゲートＧに接続し、ソースＳを接地している。ＦＥＴ３７のゲートＧは、遅延用抵抗素子Ｒｄ１を介して制御ＩＣ５０の出力ポートＯＵＴに接続されている。また、ＦＥＴ３７のゲートＧは、遅延用コンデンサＣｄ１を介して接地されている。
【０１０４】
このような構成では、出力モードにおいて出力ポートＯＵＴから制御信号Ｖｐを出力すると、ＦＥＴ３７はオンする。ＦＥＴ３７をオンしＦＥＴ３８のゲートＧをローレベルとすると、ＦＥＴ３８はオンする。従って、出力モードにおいて平滑コンデンサＣ１は、ＡＣ電源１５と接続され交流電圧を平滑化する。
【０１０５】
一方で、出力停止モードにおいて出力ポートＯＵＴからの制御信号Ｖｐを停止すると、ＦＥＴ３７はオフする。これにともないＦＥＴ３８は、オフする。従って、平滑コンデンサＣ１は、出力停止モード中において、高電圧側のＡＣ電源１５との接続を切断される。これにより、出力停止モード中において、電力消費を抑制できる。
【０１０６】
（８．第四実施形態）
次に、第四実施形態のスイッチング電源２０について説明する。図９は、第四実施形態のスイッチング電源２０を示している。上記した第一実施形態では、スイッチング電源２０は、出力ポートＯＵＴから出力し、且つＦＥＴ２５を駆動する制御信号ＶｐでＦＥＴ３７を駆動した。これに対し、図９に示す第四実施形態の制御ＩＣ５０は、ＦＥＴ３７を駆動する制御信号Ｖｐ２を出力するためのゲート用出力ポートＧＰを、出力ポートＯＵＴとは別に備えている。ゲート用出力ポートＧＰは、ＦＥＴ３７のゲートＧに接続されている。従って、第四実施形態の制御ＩＣ５０は、ＦＥＴ２５（第一スイッチング素子）と接続される出力ポートＯＵＴ（第一出力ポート）と、ＦＥＴ３７と接続され制御信号Ｖｐ２を出力するゲート用出力ポートＧＰ（第二出力ポート）とを別々に有する。
【０１０７】
このため、制御ＩＣ５０は、出力ポートＯＵＴと、ゲート用出力ポートＧＰとで異なる信号（制御信号Ｖｐ，Ｖｐ２）を出力することで、ＦＥＴ２５とＦＥＴ３７とを別々に制御（オン／オフ）できる。例えば、制御ＩＣ５０は、出力停止モードから出力モードに移行するのにともなって、ＦＥＴ３７のオン制御を開始した後に、ＦＥＴ２５のオン制御を開始してもよい。
【０１０８】
図１０は、ＦＥＴ３７をオンした後に、ＦＥＴ２５をオンした場合の波形を示している。制御ＩＣ５０は、図１０に示すように、出力モードの開始にともなって、まず制御信号Ｖｐ２（ゲート電圧Ｖｇ１）を閾値Ｖｔｈ以上まで徐々に上昇させる。なお、制御ＩＣ５０は、制御信号Ｖｐ２を徐々に上昇させずに、出力モードの開始と同時に閾値Ｖｔｈ以上の電圧値（一定値）の制御信号Ｖｐ２を出力し、出力モードの開始と同時にＦＥＴ３７をオンしてもよい。
【０１０９】
あるいは、図９に示すように、ＦＥＴ３７のゲートＧとグランドとの間に遅延用コンデンサＣｄ１を接続してもよい。この構成では、制御ＩＣ５０から閾値Ｖｔｈ以上の電圧値（一定値）の制御信号Ｖｐ２を出力させた場合に、遅延用コンデンサＣｄ１によってＦＥＴ３７のゲート電圧Ｖｇ１を徐々に上昇させることができる。
【０１１０】
因みに、上記第四実施形態において、出力ポートＯＵＴは、第一出力ポートの一例である。ゲート用出力ポートＧＰは、第二出力ポートの一例である。
（９．効果）
以上、上記した第四実施形態によれば、以下の効果を奏する。
制御ＩＣ５０は、ＦＥＴ２５（第一スイッチング素子）と接続される出力ポートＯＵＴ（第一出力ポート）と、ＦＥＴ３７（第二スイッチング素子）と接続され制御信号Ｖｐ２を出力するゲート用出力ポートＧＰ（第二出力ポート）とを別々に有する。
【０１１１】
これによれば、制御ＩＣ５０は、出力ポートＯＵＴと、ゲート用出力ポートＧＰとで異なる信号を出力することで、ＦＥＴ２５とＦＥＴ３７とを別々に制御（オン／オフ）できる。これにより、制御ＩＣ５０は、ＦＥＴ２５をオン／オフするタイミングに制限されることなく、最適なタイミングでＦＥＴ３７をオン／オフでき、漏れ電流の発生をより確実に抑制できる。
【０１１２】
また、制御信号Ｖｐ２は、パルス信号である。遅延用コンデンサＣｄ１は、ゲート用出力ポートＧＰ及びＦＥＴ３７のゲートＧに一方の端子を接続され、低電圧源に他方の端子を接続されている。
【０１１３】
これによれば、遅延用コンデンサＣｄ１は、パルス信号（制御信号Ｖｐ２）によって徐々に充電され、ＦＥＴ３７のゲート電圧を徐々に増大させることができる。
【０１１４】
（１０．変形態様）
なお、本発明は、上記実施形態に限定されるものではなく、当業者の知識に基づいて種々の変更、改良を施した種々の態様で実施することが可能である。
例えば、上記第一実施形態は、ＦＥＴ３７のゲート電圧Ｖｇ１を、複数のオン期間１０１を経て閾値Ｖｔｈを超えるように、徐々に上昇させる構成であったが、これに限らない。例えば、図１１に示すように、１回のオン期間１０１でゲート電圧Ｖｇ１が閾値Ｖｔｈを越える、即ち、ＦＥＴ３７をオンする構成でもよい。例えば、遅延用抵抗素子Ｒｄ１の抵抗値を、遅延用抵抗素子Ｒｄ２の抵抗値に比べて極めて小さくすることで実現できる。この場合、遅延用抵抗素子Ｒｄ２の抵抗値を大きくしたことで、オフ期間１０３において、遅延用コンデンサＣｄ１の電荷が抜けにくく、ゲート電圧Ｖｇ１を迅速に上昇させることができる。
【０１１５】
また、上記各実施形態では、平滑コンデンサＣ１の高電圧側及び低電圧側の一方を切断する構成であったが、両方を切断する構成でもよい。
また、上記実施形態では、本願の第二スイッチング素子として、ＦＥＴ３７（ＮチャンネルのＭＯＳＦＥＴ）を採用したが、これに限らない。本願の第二スイッチング素子は、接合型ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ、あるいは半導体素子以外の電流経路を切断可能な素子（例えば、リレー）でもよい。
【符号の説明】
【０１１６】
１  プリンタ（画像形成装置）、１５  ＡＣ電源（主電源）、２０  スイッチング電源、２１  整流平滑回路、２３  トランス、２５  ＦＥＴ（第一スイッチング素子）、３７  ＦＥＴ（第二スイッチング素子）、３９  遅延回路、５０  制御ＩＣ（スイッチ制御部）、Ｃ１  平滑コンデンサ、Ｃｄ１  遅延用コンデンサ、Ｄ６  ダイオード、ＧＰ  ゲート用出力ポート（第二出力ポート）、Ｎ１  一次コイル、ＯＵＴ  出力ポート（第一出力ポート）、Ｒｄ１，Ｒｄ２  遅延用抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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