(57)【要約】【課題】パッドの接続信頼性を損なうことなく、電圧振動を抑制するための半導体装置を提供する。【解決手段】この半導体装置は、複数のスイッチング素子が並列に接続されて駆動される。スイッチング素子は半導体基板に形成されて成り、スイッチング素子は、半導体基板を平面視したとき、ゲート電圧が印加されるアクティブトレンチゲートが形成されてＩＧＢＴとして機能するセル領域と、チップ外形を成す外周領域と、セル領域と外周領域とを分離するように形成され、セル領域への電気的接続を仲介するパッドが設置される非セル領域と、を備える。アクティブトレンチゲートは、半導体基板を平面視したとき、非セル領域においてパッドにオーバーラップしない位置にも形成される。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のスイッチング素子が並列に接続されて駆動される半導体装置であって、
前記スイッチング素子は半導体基板に形成されて成り、
前記スイッチング素子は、前記半導体基板を平面視したとき、
ゲート電圧が印加されるアクティブトレンチゲート（Ｇ１）が形成されてＩＧＢＴとして機能するセル領域（１１１）と、
チップ外形を成す外周領域（１１２）と、
前記セル領域と前記外周領域とを分離するように形成され、前記セル領域への電気的接続を仲介するパッド（１１４）が設置される非セル領域（１１３）と、を備え、
前記アクティブトレンチゲートは、前記半導体基板を平面視したとき、前記非セル領域において前記パッドにオーバーラップしない位置にも形成される半導体装置。
【請求項２】
前記非セル領域における前記アクティブトレンチゲートは、少なくとも一部の領域において、前記セル領域における前記アクティブトレンチゲートの形成密度に較べて、高密度に形成される請求項１に記載の半導体装置。
【請求項３】
前記非セル領域における前記アクティブトレンチゲートは、少なくとも一部の領域において、前記セル領域における前記アクティブトレンチゲートに較べて、前記半導体基板の深い位置に達するように形成される請求項１または請求項２に記載の半導体装置。
【請求項４】
前記アクティブトレンチゲートが形成される前記半導体基板の表層に形成され、前記アクティブトレンチゲートに前記ゲート電圧が印加されることによりチャネルを生じるベース領域を備え、
前記ベース領域は、前記セル領域に属する第１ベース領域と、前記非セル領域に属する第２ベース領域とを有し、
前記第２ベース領域は、少なくとも一部の領域において、前記第１ベース領域の形成深さに較べて、前記半導体基板の深い位置に達するように形成される請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記セル領域は、ＩＧＢＴとして機能するＩＧＢＴ領域（Ｔｒ）と、還流ダイオードとして機能するＦＷＤ領域（Ｄｉ）とを備え、
前記アクティブトレンチゲートは、前記ＦＷＤ領域における前記ＩＧＢＴ領域に隣接する一部の領域にも形成される請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記非セル領域における前記アクティブトレンチゲートとエミッタ電極との間の寄生容量は、前記セル領域におけるゲート−エミッタ間の寄生容量に対する容量比として、３以下とされる請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチング素子が並列駆動される半導体装置に関する。
【背景技術】
【０００２】
複数のスイッチング素子を並列に接続して適切なタイミングでオンまたはオフを行うことにより、スイッチング時の損失を低減したり出力電流の制御をしたりできる半導体装置が知られている。
【０００３】
並列駆動の半導体装置ではスイッチング素子間に寄生インダクタンスが生じる。このため、スイッチング時に誘導起電力を生じてしまい、電圧振動および電圧振動に伴う出力電流の振動を生じてしまう。
【０００４】
例えばスイッチング素子がＩＧＢＴ素子の場合には、ゲート−エミッタ間に容量を追加して電圧振動を抑制する方法が知られている。特許文献１では、トレンチゲート型のＩＧＢＴ素子のゲート電極とエミッタ電極間の寄生容量を利用する例が記載されている。また、実装基板上にチップコンデンサを追加する方法も考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置では、チップのうちＩＧＢＴ素子として機能しない外周領域のうち、電極として利用されるパッド下にトレンチゲートを追加して寄生容量を得る。しかしながら、パッドはワイヤボンディングの際に比較的大きな応力を受けるため、パッド下に容量追加のための構造が形成されていることは、容量追加に係る機能的にも、電気的接続に係る信頼性的にも好ましくない。また、実装基板上に別途チップコンデンサを追加する形態では、チップコンデンサを接続するための配線に寄生インダクタンスを生じてしまい、寄生インダクタンスに起因する電圧振動を抑制する効果を十分に得られない虞がある。
【０００７】
そこで、本発明は上記問題点に鑑み、パッドの接続信頼性を損なうことなく、電圧振動を抑制するための半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【０００９】
上記目的を達成するために、本発明は、複数のスイッチング素子（１１０）が並列に接続されて駆動される半導体装置であって、スイッチング素子は半導体基板に形成されて成り、スイッチング素子は、半導体基板を平面視したとき、ゲート電圧が印加されるアクティブトレンチゲート（Ｇ１）が形成されてＩＧＢＴとして機能するセル領域（１１１）と、チップ外形を成す外周領域（１１２）と、セル領域と外周領域とを分離するように形成され、セル領域への電気的接続を仲介するパッド（１１４）が設置される非セル領域（１１３）と、を備え、アクティブトレンチゲートは、半導体基板を平面視したとき、非セル領域においてパッドにオーバーラップしない位置にも形成される。
【００１０】
これによれば、セル領域以外の非セル領域においてもゲート−エミッタ間に、寄生容量として容量を追加することができる。容量の追加がチップコンデンサの外部接続によるものではないため、寄生インダクタンスの悪影響を受けることなく、ゲート−エミッタ間容量を増加することができる。
【００１１】
さらに、寄生容量を形成するアクティブトレンチゲートはパッドの形成位置を避けて形成されるので、パッドに係る信頼性を低下されることがない。
【００１２】
このように、この半導体装置によれば、信頼性を損なうことなくゲート−エミッタ間容量を増加することができ、ひいてはＩＧＢＴ素子の並列接続に起因する電圧振動を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる半導体装置の構成を示す等価回路図である。
【図２】スイッチング素子の概略構成を示す上面図である。
【図３】図２におけるＩＩＩ−ＩＩＩ線に沿う断面を示す断面図である。
【図４】図２におけるＩＶ−ＩＶ線に沿う断面を示す断面図である。
【図５】非セル領域におけるアクティブトレンチゲートの引き回しを示す上面図である。
【図６】コレクタ電圧およびエミッタ電圧の変化を示す図である。
【図７】追加容量比に対する電圧振動比の変化をしめす図である。
【図８】第２実施形態にかかる半導体装置の断面図である。
【図９】第３実施形態にかかる半導体装置の断面図である。
【図１０】第４実施形態にかかる半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１５】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置１００の概略構成について説明する。
【００１６】
本実施形態における半導体装置は、例えば、複数の逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）が並列に接続されて出力電流を得るスイッチ回路に供される。
【００１７】
図１は本実施形態における半導体装置１００の等価回路である図１に示すように、半導体装置１００は、電源ＶＣＣから基準電位たるグランド電位（ＧＮＤ）の間に直列接続されたスイッチング素子１１０が、２組並列に接続されて成る。すなわち、複数のスイッチング素子１１０が電源ＶＣＣに対して並列に接続されている。スイッチング素子１１０はＩＧＢＴ素子Ｔｒを備えている。本実施形態では、２個のＩＧＢＴ素子Ｔｒが電源ＶＣＣと出力ＯＵＴの間で並列に接続されている。ハイサイド側におけるＩＧＢＴ素子Ｔｒのコレクタ端子は電源ＶＣＣ側に接続され、エミッタ端子は出力ＯＵＴ側である。また、各ＩＧＢＴ素子Ｔｒのゲート端子にはゲート電圧が印加可能にされている。なお、ローサイド側におけるＩＧＢＴ素子Ｔｒのコレクタ端子は出力ＯＵＴ側に接続され、エミッタ端子はＧＮＤ側である。ローサイド側のＩＧＢＴ素子Ｔｒも出力ＯＵＴに対して並列に接続されている。
【００１８】
なお、後述するように、本実施形態における半導体装置１００を構成するスイッチング素子１１０はＲＣ−ＩＧＢＴであり、還流ダイオード素子Ｄｉを備えているが、図１に示す等価回路では省略している。
【００１９】
スイッチング素子１１０は、ＩＧＢＴ素子Ｔｒのゲート端子とエミッタ端子との間に寄生容量Ｃを備えている。寄生容量Ｃが生じる構造的理由は追って説明する。
【００２０】
並列接続されたスイッチング素子１１０の間には寄生インダクタンスＬが生じる。図１においては、代表例として電源ＶＣＣとスイッチング素子１１０との接続配線、ゲート配線、ＩＧＢＴ素子Ｔｒのエミッタ配線に寄生インダクタンスＬが生じる例を示しているが、例えばケルビンエミッタ配線やほかの配線でも、寄生インダクタンスＬが生じうる。
【００２１】
次に、図２〜図５を参照して、ＩＧＢＴ素子Ｔｒおよび寄生容量Ｃの詳しい構成について説明する。複数のスイッチング素子１１０は互いに等価であり、ひいては各ＩＧＢＴ素子Ｔｒ、各還流ダイオード素子Ｄｉ、および、寄生容量Ｃはそれぞれ等価であるから、ひとつのスイッチング素子１１０について説明する。
【００２２】
なお、図３は、図２におけるＩＩＩ−ＩＩＩ線に沿う断面図である。また、図４は、図２におけるＩＶ−ＩＶ線に沿う断面図である。図３および図４では、後述するトレンチゲートＧ１，Ｇ２およびｐ導電型の半導体領域にハッチングを付し、ｎ導電型の半導体領域にはハッチングを付していない。
【００２３】
スイッチング素子１１０は半導体基板に形成され、図２に示すように、ＩＧＢＴ素子Ｔｒと還流ダイオード（ＦＷＤ）素子Ｄｉが形成されたセル領域１１１と、セル領域１１１の外周に位置し、スイッチング素子１１０の外形を成す外周領域１１２と、セル領域１１１の外周であってセル領域１１１と外周領域１１２とを分離するように形成された非セル領域１１３とを備えている。
【００２４】
セル領域１１１は、ＩＧＢＴ素子Ｔｒと、ＦＷＤ素子Ｄｉとを有している。ＩＧＢＴ素子ＴｒとＦＷＤ素子Ｄｉは互いに同一方向に延設され、延設方向と直交する方向に交互に配置されたストラップ構造となっている。ＩＧＢＴ素子ＴｒおよびＦＷＤ素子Ｄｉは、それぞれ、特許請求の範囲におけるＩＧＢＴ領域、ＦＷＤ領域に相当する。
【００２５】
ＩＧＢＴ素子ＴｒおよびＦＷＤ素子Ｄｉの詳しい構造について図３を参照して説明する。図３に示すように、破線を境界として紙面左側がＩＧＢＴ素子Ｔｒであり、紙面右側がＦＷＤ素子Ｄｉである。
【００２６】
ＩＧＢＴ素子Ｔｒは、半導体領域として、ｎ導電型のドリフト領域１０と、ｐ導電型のコレクタ領域１１と、ｐ導電型のベース領域１３と、ｎ導電型のエミッタ領域１４と、を備えている。また、ＩＧＢＴ素子Ｔｒは、トレンチゲートＧ１を備えている。
【００２７】
ドリフト領域１０はコレクタ領域１１上に積層されている。ベース領域１３はドリフト領域１０上に積層されている。ベース領域１３は半導体基板の表面１３ａに露出しており図示しないエミッタ電極がベース領域１３に接続される。トレンチゲートＧ１は、表面１３ａからベース領域１３を貫通してドリフト領域１０に達している。トレンチゲートＧ１は図示しない絶縁膜を介してベース領域１３およびドリフト領域１０に接している。なお、ベース領域１３のうち、エミッタ領域１４に挟まれる表面１３ａに露出した部分には、ベース領域１３とエミッタ電極との接合に係るコンタクト領域１５が形成されている。
【００２８】
ＩＧＢＴ素子Ｔｒに属するトレンチゲートのうち、エミッタ領域１４が接するようにされたトレンチゲートＧ１はゲート電圧が印加可能にされたアクティブトレンチゲートである。図３および図４ではトレンチゲートのうちアクティブトレンチゲートに符号Ｇ１を付し、ゲート電圧が印加されないダミーゲートには符号Ｇ２を付す。図３では、ＩＧＢＴ素子Ｔｒに属するすべてのトレンチゲートがアクティブトレンチゲートＧ１である例を示したが、所定の周期でダミーゲートＧ２を含む構成としても良い。
【００２９】
一方、ＦＷＤ素子Ｄｉは、半導体領域として、ＩＧＢＴ素子Ｔｒと共通のドリフト領域１０と、ＩＧＢＴ素子Ｔｒと共通のベース領域１３と、ドリフト領域１０に対してベース領域１３とは反対側に形成されたｎ導電型のカソード領域１２と、を備えている。なお、カソード領域１２はＩＧＢＴ素子Ｔｒにおけるコレクタ領域１１と同一面内に形成されている。ＦＷＤ素子Ｔｒにおけるベース領域１３はアノード領域と別名することもできる。ＦＷＤ素子Ｄｉに形成されたトレンチゲートはすべてダミーゲートＧ２であり、その電位はエミッタ電位（例えばグランド電位：ＧＮＤ）と同電位とされている。また、ＦＷＤ素子Ｄｉにおけるベース領域１３はエミッタ電位（ＧＮＤ）とされている。
【００３０】
外周領域１１２は、スイッチング素子１１０のチップ外形を形成する領域であり、スイッチング素子１１０の最外領域である。図４に示すように、外周領域１１２には、ドリフト領域１０における電界を均一にするためのガードリング１６が形成されている。ガードリング１６は、表面１３ａの表層に形成されるｐ導電性の半導体領域である。ガードリング１６は、半導体基板を平面視したとき、非セル領域１１３ひいてはセル領域１１１を取り囲むように環状に形成される。セル領域１１１および非セル領域１１３は幾重のガードリング１６に取り囲まれている。なお、ガードリング１６はベース領域１３と同一工程で形成されるようにすれば、製造工程数を抑制することができるが、ベース領域１３と異なる濃度および深さに形成することを妨げない。
【００３１】
非セル領域１１３には、図２に示すように、外部との電気的接続を担うパッド１１４が形成されている。パッド１１４には、図示しないボンディングワイヤが接続され、例えば電源ＶＣＣやゲート電圧などが該パッド１１４を介してセル領域１１１に入力される。電源ＶＣＣとスイッチング素子１１０との接続配線、ゲート配線、ＩＧＢＴ素子Ｔｒのエミッタ配線およびケルビンエミッタ配線などの配線類はパッド１１４から延びて形成されてセル領域１１１に至る。並列接続される複数のスイッチング素子１１０が互いに近傍に実装されると、それら配線間に寄生インダクタンスＬが生じることとなる。
【００３２】
本実施形態における非セル領域１１３には、図４に示すように、ベース領域１３およびアクティブトレンチゲートＧ１が形成されている。なお、本実施形態において、ベース領域１３は、セル領域１１１に属する第１ベース領域１３ｂと、非セル領域１１３に属する第２ベース領域１３ｃとにより構成されている。本実施形態では、第１ベース領域１３ｂの形成工程と第２ベース領域１３ｃの形成工程は別に設けられている。すなわち、第１ベース領域１３ｂと第２ベース領域１３ｃとは、異なる拡散層として形成されている。
【００３３】
一方で、エミッタ領域１４およびコンタクト領域１５は形成されていない。このため、非セル領域１１３はＩＧＢＴ素子ＴｒあるいはＦＷＤ素子Ｄｉとしての機能が積極的に期待されるものではない。しかしながら、非セル領域１１３に形成されたトレンチゲートはゲート電圧が印加され得るアクティブトレンチゲートＧ１であり、エミッタ電極との間にゲート−エミッタ間容量を成す。すなわち、非セル領域１１３にアクティブトレンチゲートＧ１が形成されていない態様に較べて、ゲート−エミッタ間容量として、追加の寄生容量Ｃを形成することができる。
【００３４】
なお、本実施形態では、非セル領域１１３においてベース領域１３に相当するｐ導電型の第２ベース領域１３ｃは、セル領域１１１における第１ベース領域１３ａよりも深い位置まで形成され、トレンチゲートの全体を覆うようにされている。アクティブトレンチゲートＧ１は、セル領域１１１に形成されたトレンチゲートと同一間隔、同一深さでストライプ状に形成されている。
【００３５】
また、非セル領域１１３において、アクティブトレンチゲートＧ１は、図５に示すように、半導体基板を正面視したときに、パッド１１４にオーバーラップしないように形成されている。本実施形態では、セル領域１１１に形成されたアクティブトレンチゲートＧ１が非セル領域１１３に略延伸するように形成されている。アクティブトレンチゲートＧ１はパッド１１４の形成位置を避けるように引き回される。
【００３６】
アクティブトレンチゲートＧ１の引き回し方は、図５に示される具体例に限定されることはなく、任意に設計することができる。なお、図５にはダミートレンチゲートＧ２は図示していない。
【００３７】
次に、図６を参照して、スイッチング素子１１０におけるコレクタ電圧Ｖｃ、並列接続された２つのＩＧＢＴ素子Ｔｒのエミッタ間電圧ΔＶｅの挙動について説明する。
【００３８】
図６に示すように、アクティブトレンチゲートＧ１にゲート電圧が印加されるとＩＧＢＴ素子がオンする。これによりコレクタ電圧は低下する。コレクタ電圧Ｖｃが低下して収束すべき略一定値に達するタイミングで、寄生インダクタンスＬに起因して電圧振動を生じる。具体的には、エミッタ電圧Ｖｅにおいて寄生インダクタンスＬに起因して電圧振動を生じ、その結果、並列接続された２つのＩＧＢＴ素子Ｔｒのエミッタ間電圧ΔＶｅが振動する。この振動にかかる振幅の最大値を電圧振動ｄＶｅと定義する。
【００３９】
なお、図６においては、ＩＧＢＴ素子Ｔｒのターンオンに由来する電圧振動ｄＶｅについて図示しているが、ターンオフについても同様である。
【００４０】
次に、図７を参照して、本実施形態に係る半導体装置１００を採用することによる作用効果について説明する。
【００４１】
発明者は、セル領域１１１に形成されるゲート−エミッタ間容量に対して、何らかの方法でゲート−エミッタ間容量を追加するとき、追加する容量に対する電圧振動ｄＶｅの変化をシミュレーションにより求めた。何らかの方法とは、例えばチップコンデンサをＩＧＢＴ素子Ｔｒのゲート−エミッタ間に実装する方法、あるいは、本実施形態のように非セル領域１１３にベース領域１３およびアクティブトレンチゲートＧ１を形成して寄生容量Ｃを意図的に生じさせる方法である。
【００４２】
図７はその結果を示すグラフである。図７における横軸は、セル領域１１１におけるゲート−エミッタ間容量、すなわち容量の追加前の容量Ｃ０に対する、追加する容量Ｃの比Ｃ／Ｃ０を示している。縦軸は容量の追加前の電圧振動ｄＶｅ０に対する、容量追加後の電圧振動ｄＶｅの比ｄＶｅ／ｄＶｅ０を示している。
【００４３】
図６によれば、チップコンデンサの実装によるゲート−エミッタ間容量の追加は、電圧振動ｄＶｅを増加させてしまう。これは、チップコンデンサをスイッチング素子１１０に接続する際の配線が、寄生インダクタンスを増加させてしまうことに起因すると推察される。一方、本実施形態のように非セル領域１１３にベース領域１３およびアクティブトレンチゲートＧ１を形成することにより寄生容量Ｃを形成する形態では、追加容量比が３以下の範囲において、追加容量が無い形態に較べて、電圧振動ｄＶｅを低減することができる。
【００４４】
さらに、非セル領域１１３におけるアクティブトレンチゲートＧ１は、パッド１１４が形成される位置を避けて形成されるので、パッド１１４の強度を低下させることがない。
【００４５】
さらに、非セル領域１１３におけるベース領域１３は、アクティブトレンチゲートＧ１の全体を覆うように、セル領域１１１のベース領域１３に較べて深い位置まで形成されているから、寄生容量Ｃをより大きくすることができる。
【００４６】
上記したように、本実施形態における半導体装置１００は、パッド１１４に係る信頼性を損なうことなく、ゲート−エミッタ間の寄生容量を大きくすることができ、電圧振動ｄＶｅを抑制することができる。
【００４７】
（第２実施形態）
第１実施形態では、非セル領域１１３において、アクティブトレンチゲートＧ１が、セル領域１１１におけるトレンチゲートと同一間隔で形成されている例を、図４とともに説明した。これに対して、本実施形態における半導体装置１００は、図８に示すように、非セル領域１１３におけるアクティブトレンチゲートＧ１の形成間隔が、セル領域１１１に較べて狭くされている。
【００４８】
換言すれば、非セル領域１１３におけるアクティブトレンチゲートＧ１は、少なくとも一部の領域において、セル領域１１１におけるアクティブトレンチゲートＧ１の形成密度に較べて、高密度に形成されている。
【００４９】
これによれば、アクティブトレンチゲートＧ１とベース領域１３との絶縁膜を介した接触面積を大きくできるから、寄生容量Ｃをより大きくすることができる。
【００５０】
（第３実施形態）
第１実施形態では、非セル領域１１３において、アクティブトレンチゲートＧ１が、セル領域１１１におけるトレンチゲートと同一深さで形成されている例を、図４とともに説明した。これに対して、本実施形態における半導体装置１００は、図９に示すように、非セル領域１１３におけるアクティブトレンチゲートＧ１の形成深さが、セル領域１１１に較べて深くされている。
【００５１】
換言すれば、非セル領域１１３におけるアクティブトレンチゲートＧ１は、少なくとも一部の領域において、セル領域１１１におけるアクティブトレンチゲートＧ１に較べて、半導体基板の深い位置に達するように形成されている。
【００５２】
これによれば、アクティブトレンチゲートＧ１とベース領域１３との絶縁膜を介した接触面積を大きくできるから、寄生容量Ｃをより大きくすることができる。
【００５３】
第２実施形態におけるアクティブトレンチゲートＧ１の形成密度を高めることと共に、アクティブトレンチゲートＧ１の形成深さを深くすることにより、より効果的に寄生容量Ｃを大きくすることができる。
【００５４】
（第４実施形態）
上記した各実施形態に加えて、図１０に示すように、セル領域１１１のＩＧＢＴ素子ＴｒとＦＷＤ素子Ｄｉの境界部分において、ＦＷＤ素子Ｄｉの一部のダミートレンチゲートＧ２を、アクティブトレンチゲートＧ１に置き換えることにより、ゲート−エミッタ間容量を増大することができる。なお、本実施形態のように、ＦＷＤ素子Ｄｉの一部が寄生容量Ｃとして機能するようにされた構成においては、ＦＷＤ素子Ｄｉ内のアクティブトレンチゲートＧ１の形成密度を増加させたり、アクティブトレンチゲートＧ１の形成深さを深くしたりすることにより、より寄生容量Ｃを大きくすることができる。
【００５５】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５６】
上記した各実施形態では、非セル領域１１３におけるアクティブトレンチゲートＧ１の引き回しについて、例えば図５に示したように、セル領域１１１から延伸したストライプ状である例を示したが、この例に限定されるものではない。アクティブトレンチゲートＧ１は任意の形状で非セル領域１１３に形成することができる。
【００５７】
また、上記した各実施形態では、スイッチング素子１１０がＲＣ−ＩＧＢＴである例を示したが、セル領域１１１にＦＷＤ素子Ｄｉが形成されていない単なるＩＧＢＴでも良い。ただし、スイッチング素子１１０が単なるＩＧＢＴである場合には、第４実施形態で説明したようにＦＷＤ素子Ｄｉ側に寄生容量Ｃを形成することはできない。
【符号の説明】
【００５８】
１０…ドリフト領域，１１…コレクタ領域，１２…カソード領域，１３…ベース領域，１４…エミッタ領域，１５…コンタクト領域，１１１…セル領域，１１２…外周領域，１１３…非セル領域，１１４…パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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