(57)【要約】      （修正有）【課題】出力信号のＳ／Ｎ比を劣化させることなく一方のパスに設けた増幅器からのノイズ成分が出力信号から実質的に無くなるように構成可能とする。【解決手段】入力ノードＮ１に接続されて第１中間信号を生成する第１増幅器Ａｐ１と、第１中間信号を入力ノードに帰還させる帰還抵抗Ｒｆと、第１中間信号を受け取って第２中間信号Ｓ１０を生成する減衰器Ａｔと、入力ノードに接続されて第３中間信号Ｓ２１を生成する第２増幅器Ａｐ２と、入力ノードに接続されて第４中間信号Ｓ２２を生成する第３増幅器Ａｐ３と、第２中間信号と第３中間信号と第４中間信号とを用いて出力信号Ｓｏｕｔを生成する加算器３０と、を備えた。【選択図】図１
2018014543.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードに接続されて第１中間信号を生成する第１増幅器と、
前記第１中間信号を前記入力ノードに帰還させる帰還抵抗と、
前記第１中間信号を受け取って第２中間信号を生成する減衰器と、
前記入力ノードに接続されて第３中間信号を生成する第２増幅器と、
前記入力ノードに接続されて第４中間信号を生成する第３増幅器と、
前記第２中間信号と前記第３中間信号と前記第４中間信号とを用いて出力信号を生成する加算器と、を備えた増幅器。
【請求項２】
前記減衰器は、減衰率を外部から調整可能に構成されている請求項１に記載の増幅器。
【請求項３】
前記減衰器は、容量アッテネータである請求項１に記載の増幅器。
【請求項４】
前記減衰器は、抵抗アッテネータである請求項１に記載の増幅器。
【請求項５】
前記減衰器は、容量と抵抗の組み合わせによるアッテネータである請求項１に記載の増幅器。
【請求項６】
前記加算器は、前記第２中間信号をゲートに入力される電圧フォロワのＭＯＳトランジスタ素子で構成されており、
前記第２増幅器は、前記加算器のＭＯＳトランジスタと電源端子との間にソース−ドレインを介挿したＭＯＳトランジスタの構成であり、ゲートを前記入力ノードに接続されている請求項１に記載の増幅器。
【請求項７】
前記第１増幅器は、ゲートを前記入力ノードに接続され、ドレインを電源端子に接続され、前記減衰器を介してソースを前記加算器のゲートに接続されたトランジスタ素子により構成され、
前記第３増幅器は、ゲートを前記入力ノードに接続され、ドレインを電源端子に接続され、ソースを前記加算器のソースに接続されたトランジスタ素子により構成されている請求項６に記載の増幅器。
【請求項８】
前記加算器を構成する電圧フォロワのＭＯＳトランジスタに別のＭＯＳトランジスタを並列接続し、ゲート−ソース間を容量で接続するとともに、ゲート−ドレイン間を抵抗で接続した請求項６に記載の増幅器。
【請求項９】
前記第１増幅器、前記第２増幅器及び前記第３増幅器を構成する増幅用のＭＯＳトランジスタの少なくとも１つは複数のＭＭＯＳトランジスタをカスコード接続した構成を有し、カスコード接続された複数のＭＯＳトランジスタの１つのゲートは前記入力ノードに接続され、他のＭＯＳトランジスタのゲートにはバイアス電圧生成部からバイアス電圧が入力されており、
前記バイアス電圧生成部は前記バイアス電圧を電源電圧の上下動に応じて上下動させて出力する
請求項１に記載の増幅器。
【請求項１０】
前記第２増幅器がインバータ構成である請求項１に記載の増幅器。
【請求項１１】
ゲートを入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタにより構成された第１トランジスタ部と、
前記第１トランジスタ部の出力を前記入力ノードに帰還させる帰還抵抗と、
ゲートを前記入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタにより構成された第２トランジスタ部と、
前記第１トランジスタ部のソース出力及び前記第２トランジスタ部のソース出力をゲートに入力され、ソースを出力ノードに接続された電圧フォロワの第１ＭＯＳトランジスタ素子と、
前記第１ＭＯＳトランジスタ素子のソースと電源端子との間にソース−ドレインを介挿し、ゲートを前記入力ノードに接続された第２ＭＯＳトランジスタ素子と、
を備える増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、増幅器に関する。
【背景技術】
【０００２】
ＲＦ受信機等の通信装置においては、受信した信号を増幅するための信号増幅回路を備えている。このような通信装置では低ノイズ化によるＳ／Ｎ比の向上が重要であるが、信号増幅回路自身がノイズ源になるため、受信した信号を増幅する際に信号増幅器が発するノイズが信号に重畳されてしまうという問題があった。特許文献１には、通信装置が備える信号増幅器が発するノイズを低減するための技術が開示されている。
【０００３】
図６は、特許文献１にかかる従来のノイズ低減技術を説明する図である。
【０００４】
同図に示す回路は、入力ノードに接続されて第１中間信号を生成する第１増幅器Ａｐ１と、第１中間信号を入力ノードに帰還させる帰還抵抗Ｒｆと、第１中間信号を受け取って第２中間信号を生成する第１減衰器Ａｔ１と、入力ノードに接続されて第３中間信号を生成する第２減衰器Ａｔ２と、第３中間信号を受け取って第４中間信号を生成する第２増幅器Ａｐ２と、第２中間信号と第４中間信号を用いて出力信号を生成する加算器Σと、を備えており、出力信号において第１増幅器Ａｐ１からのノイズ成分が実質的に無くなるように構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公報第７，７０１，２９２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１に係る技術において、入力信号は、第１増幅器Ａｐ１と第１減衰器Ａｔ１とが順に設けられた第１パスと、第２減衰器Ａｔ２と第２増幅器Ａｐ２とが順に設けられた第２パスと、をそれぞれ通って加算器Σに到るように構成されており、上述したように第１増幅器Ａｐ１からのノイズ成分が実質的に無くなるように構成されているため、第１増幅器Ａｐ１において発生するノイズ成分はキャンセルできるが、第２増幅器Ａｐ２において発生するノイズ成分はキャンセルできない。
【０００７】
しかも、第２パスにおいては、第２増幅器Ａｐ２の前段に第２減衰器Ａｔ２が設けられているため、第２減衰器Ａｔ２のノイズ成分が加算された第２増幅器Ａｐ２のノイズが強く出力されてしまう。例えば、第２減衰器Ａｔ２の減衰率が１／２の場合、第２減衰器Ａｔ２の電圧ゲインが半分になり、Ｓ／Ｎ比においては第２増幅器Ａｐ２のノイズを２倍に見せていることと同義となる。
【０００８】
本技術は、入力信号を増幅出力するための増幅部が設けられたメインパスとメインパスの増幅部が出力するノイズをキャンセルする信号を生成するためのキャンセルパスとを有する増幅器において、出力信号のＳ／Ｎ比を劣化させることなく一方のパスに設けた増幅部からのノイズ成分が出力信号から実質的に無くなるように構成可能とすることを目的とする。
【課題を解決するための手段】
【０００９】
本技術の態様の１つは、入力ノードに接続されて第１中間信号を生成する第１増幅器と、前記第１中間信号を前記入力ノードに帰還させる帰還抵抗と、前記第１中間信号を受け取って第２中間信号を生成する減衰器と、前記入力ノードに接続されて第３中間信号を生成する第２増幅器と、前記入力ノードに接続されて第４中間信号を生成する第３増幅器と、前記第２中間信号と前記第３中間信号と前記第４中間信号とを用いて出力信号を生成する加算器と、を備えた増幅器である。
【００１０】
本技術の他の態様は、ゲートを入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタ素子により構成された第１トランジスタ部と、前記第１トランジスタ部のソース出力を前記入力ノードに帰還させる帰還抵抗と、ゲートを前記入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタ素子により構成された第２トランジスタ部と、前記第１トランジスタ部のソース出力及び前記第２トランジスタ部のソース出力をゲートに入力され、ソースを出力ノードに接続された電圧フォロワの第１ＭＯＳトランジスタ素子と、前記第１ＭＯＳトランジスタ素子のソースと電源端子との間にソース−ドレインを介挿し、ゲートを前記入力ノードに接続された第２ＭＯＳトランジスタ素子と、を備える増幅器である。
【００１１】
なお、以上説明した増幅器は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記増幅器を備える通信システムとしても実現可能である。
【発明の効果】
【００１２】
本技術によれば、出力信号のＳ／Ｎ比を劣化させることなく一方のパスに設けた増幅器からのノイズ成分が出力信号から実質的に無くなるように構成することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態にかかる回路としての増幅器を説明する図である。
【図２】第２の実施形態にかかる回路の構成を説明する図である。
【図３】外部から減衰量を調整可能な減衰器の一例を示す図である。
【図４】第３の実施形態にかかる回路の構成を説明する図である。
【図５】バイアス電圧生成部の一例を示す図である。
【図６】特許文献１にかかる従来のノイズ低減技術を説明する図である。
【発明を実施するための形態】
【００１４】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
【００１５】
（Ａ）第１の実施形態：
図１は、本実施形態にかかる増幅器１００としての増幅器を説明する図である。同図に示す増幅器１００には、入力ノードＮ１と出力ノードＮ２の間に第１の信号パスＰ１と第２の信号パスＰ２が設けられている。
【００１６】
第１の信号パスＰ１の出力ノードＮ２側の端と第２の信号パスＰ２の出力ノードＮ２側の端は、加算器３０を介して出力ノードＮ２に接続されている。このため、出力ノードＮ２には、第１の信号パスＰ１を介して出力される信号Ｓ１０と第２の信号パスＰ２を介して出力される信号Ｓ２０とを加算器３０で足し合わせた信号Ｓｏｕｔが現れることになる。
【００１７】
第１の信号パスＰ１には、入力ノードＮ１の信号Ｓｉｎを増幅した信号Ｓ１１を生成する第１増幅部１０が設けられている。第２の信号パスＰ２には、入力ノードＮ１の信号Ｓｉｎを増幅した信号Ｓ２０を生成する第２増幅部２０が設けられている。
【００１８】
第１増幅部１０は、第１の信号パスＰ１の入力ノードＮ１寄りの位置に増幅率−Ａ１の第１増幅器Ａｐ１が設けられ、第１の信号パスＰ１の出力ノードＮ２寄りの位置に減衰率Ａｔ１の減衰器Ａｔが設けられる。第１増幅器Ａｐ１は、信号Ｓｉｎを増幅率−Ａ１で増幅した信号Ｓ１１を出力し、減衰器Ａｔは、信号Ｓ１１を減衰率Ａｔ１で減衰した信号Ｓ１０を出力する。なお、減衰器Ａｔの減衰率は固定としてもよいし、外部から調整可能にしてもよい。
【００１９】
第１増幅器Ａｐ１は、その出力側と入力側の間を帰還抵抗Ｒｆによって接続されている。帰還抵抗Ｒｆは第１増幅器Ａｐ１の出力を位相を遅延させずに入力側へ帰還させる。このため、第１増幅器Ａｐ１の内部で発生したノイズ成分Ｓｎ１（不図示）が第１増幅器Ａｐ１の入力側に帰還される。すなわち、入力ノードＮ１の信号Ｓｉｎには、第１増幅器Ａｐ１の内部で発生したノイズ成分Ｓｎ１を反転した帰還ノイズＮｆが重畳されることになる。このようにして帰還抵抗を介して入力側に戻された帰還ノイズＮｆは第１増幅器Ａｐ１の出力に現れるノイズ成分Ｓｎ１に比べて低下している。
【００２０】
第２増幅部２０は、入力ノードＮ１と出力ノードＮ２の間に並列に設けられた複数の増幅器としての第２増幅器Ａｐ２及び第３増幅器Ａｐ３を有する。第２増幅器Ａｐ２の増幅率は−Ａ２、第３増幅器Ａｐ３の増幅率はーＡ３であり、いずれも入力ノードＮ１の信号Ｓｉｎを増幅して出力する構成である。すなわち、第２増幅部２０が加算器３０へ出力する信号Ｓ２０は、入力ノードＮ１の信号Ｓｉｎを増幅率−Ａ２で増幅した信号Ｓ２１と入力ノードＮ１の信号Ｓｉｎを増幅率−Ａ３で増幅した信号Ｓ２２を合わせた信号となる。
【００２１】
このとき、第１増幅器Ａｐ１の内部で発生して帰還抵抗Ｒｆによって入力ノードＮ１に帰還された帰還ノイズＮｆも、第２増幅器Ａｐ２と第３増幅器Ａｐ３が信号Ｓｉｎと一緒に増幅されて出力ノードＮ２へ出力されるため、第２増幅部２０の出力する信号Ｓ２０には、帰還ノイズＮｆを増幅率−Ａ２で増幅した信号と帰還ノイズＮｆを増幅率−Ａ３で増幅した信号とを合わせたノイズが重畳されることになる。
【００２２】
以上のように構成された増幅器１００においては、第１の信号パスＰ１上の第１増幅器Ａｐ１の内部で発生するノイズ成分Ｓｎ１をキャンセルするキャンセルアンプとしての第２増幅部２０を第２増幅器Ａｐ２と第３増幅器Ａｐ３の２つにして増幅器の段数を多くしてある。これにより、ノイズ成分Ｓｎ１のキャンセル量を調整しやすくなる。
【００２３】
また、キャンセルアンプを構成する第２増幅器Ａｐ２と第３増幅器Ａｐ３には、その前段に信号Ｓｉｎの信号強度を調整する減衰器を介さずに信号Ｓｉｎを入力している。従って、信号Ｓ１０に足し合わされる信号Ｓ２０は、第２増幅器Ａｐ２と第３増幅器Ａｐ３で増幅された信号Ｓｉｎも同時に加算することとなる。このため、第１増幅器Ａｐ１の出力に第２増幅器Ａｐ２及び第３増幅器Ａｐ３で増幅した信号を加算しても、出力ノードＮ２に現れる信号ＳｏｕｔのＳ／Ｎ比を劣化させることがない。
【００２４】
（Ｂ）第２の実施形態：
図２は、本実施形態にかかる増幅器２００の構成を説明する図である。同図に示す増幅器２００は、第１増幅器２１０、減衰器２２０、第２増幅器２３０、第３増幅器２４０、加算器２５０、を備えている。
【００２５】
第１増幅器２１０は、電圧Ｖｄｄの電源端子とグランドＧｎｄの電源端子の間をｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ）Ｍ１とｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳ）Ｍ２とで接続する第１トランジスタ部としてのＣＭＯＳインバータの構成としてあり、入力ノードＮ１の入力信号Ｓｉｎを反転増幅した信号Ｓ１１を出力する。すなわち、第１増幅器２１０を構成するｐＭＯＳ Ｍ１は、ゲートを入力ノードＮ１に接続され、ドレインを電圧Ｖｄｄの電源端子に接続され、減衰器２２０を介してソースを加算器２５０を構成するｎＭＯＳ Ｍ４のゲートに接続されており、第１増幅器２１０を構成するｎＭＯＳ Ｍ２は、ゲートを入力ノードＮ１に接続され、ドレインをグランドＧｎｄの電源端子に接続され、減衰器２２０を介してソースを加算器２５０を構成するｎＭＯＳ Ｍ４のゲートに接続されている。
【００２６】
第１増幅器２１０の入力側と出力側は、帰還抵抗Ｒｆにより接続されている。このため、第１増幅器２１０の内部で発生して第１増幅器２１０から出力されるノイズ成分Ｓｎ１（不図示）が第１増幅器２１０の入力側に帰還される。このため、入力ノードＮ１の信号Ｓｉｎには、第１増幅器２１０の内部で発生したノイズ成分Ｓｎ１（不図示）を反転した帰還ノイズＮｆが重畳されることになる。
【００２７】
第１増幅器２１０の出力は、減衰器２２０を介して加算器２５０に入力されている。本実施形態においては、減衰器２２０は容量Ｃ１〜Ｃ３を有する容量式アッテネータの構成とされ、第１増幅器２１０から出力される信号Ｓ１１を所定の減衰率Ａｔ１で減衰させた信号Ｓ１０を加算器２５０に出力する。
【００２８】
加算器２５０は、ドレインを電圧Ｖｄｄの電源端子を接続され、ソースを出力ノードＮ２に接続された第１ＭＯＳトランジスタ素子としてのｎＭＯＳ Ｍ４により構成され、ゲートを抵抗を介して電圧Ｖｄｄの電源端子に対して接続された電圧フォロワ回路の構成とされる。すなわち、ゲートへの入力電圧と同じ電圧をソースに発生させる。ここで、ｎＭＯＳ Ｍ４のゲートには第１増幅器２１０の出力する信号Ｓ１１を減衰器２２０で減衰させた信号Ｓ１２が入力されているため、ｎＭＯＳ Ｍ４のソースには減衰器２２０を介して第１増幅器２１０から入力される信号がそのまま出力される。すなわち、ｎＭＯＳ Ｍ４のソースには、第１増幅器２１０で発生したノイズ成分Ｓｎ１が反転せずにそのまま重畳された信号が出力される。
【００２９】
第２増幅器２３０は、出力ノードＮ２とグランドＧｎｄの電源端子と間に介設されており、入力ノードＮ１の入力信号Ｓｉｎをゲートに入力された第２ＭＯＳトランジスタ素子としてのｎＭＯＳ Ｍ３にて構成されている。ｎＭＯＳ Ｍ３のゲートに入力される入力信号ＳｉｎはｎＭＯＳ Ｍ３を介して所定のゲインで増幅されつつｎＭＯＳ Ｍ４に伝達される。ｎＭＯＳ Ｍ３のゲートに入力される信号Ｓｉｎにはノイズ成分Ｓｎ１を反転した帰還ノイズＮｆが重畳されている。すなわち、第２増幅器２３０が出力する信号は、信号Ｓ１０のノイズ成分Ｓｎ１と互いに位相が反転した関係の帰還ノイズＮｆが重畳されている。
【００３０】
第３増幅器２４０は、電圧Ｖｄｄの電源端子とグランドＧｎｄの電源端子との間をｐＭＯＳ Ｍ６とｎＭＯＳ Ｍ５とで接続する第２トランジスタ部としてのＣＭＯＳインバータの構成としてあり、入力ノードＮ１の入力信号Ｓｉｎを反転増幅した信号Ｓ２２を出力する。すなわち、第３増幅器２４０を構成するｐＭＯＳ Ｍ６は、ゲートを入力ノードＮ１に接続され、ドレインを電圧Ｖｄｄの電源端子に接続され、ソースを加算器２５０のソースに接続されており、第３増幅器２４０を構成するｎＭＯＳ Ｍ５は、ゲートを入力ノードＮ１に接続され、ドレインをグランドＧｎｄの電源端子に接続され、ソースを加算器２５０のソースに接続されている。第３増幅器２４０に入力される入力信号Ｓｉｎは、ｐＭＯＳ Ｍ６及びｎＭＯＳ Ｍ５を介して所定のゲインで増幅されつつｎＭＯＳ Ｍ４に伝達される。ｐＭＯＳ Ｍ６及びｎＭＯＳ Ｍ５のゲートに入力される信号Ｓｉｎにはノイズ成分Ｓｎ１を反転した帰還ノイズＮｆが重畳されている。すなわち、第３増幅器２４０が出力する信号は、信号Ｓ１０のノイズ成分Ｓｎ１と互いに位相が反転した関係の帰還ノイズＮｆが重畳されている。
【００３１】
以上のように構成された増幅器２００においては、第１増幅器２１０の内部で発生するノイズ成分Ｓｎ１をキャンセルするキャンセルアンプとしての第２増幅器２３０及び第３増幅器２４０を備えている。これにより、第１増幅器２１０の内部で発生するノイズ成分Ｓｎ１のキャンセル量を調整しやすくなる。
【００３２】
また、キャンセルアンプを構成する第２増幅器２３０と第３増幅器２４０には、減衰器を介さずに信号Ｓｉｎを入力している。すなわち、信号Ｓ１０に信号Ｓ２０を加算する際に、第２増幅器Ａｐ２と第３増幅器Ａｐ３が反転増幅した信号Ｓｉｎも同時に加算されることとなる。このため、第１増幅器２１０の出力に第２増幅器２３０及び第３増幅器２４０で増幅した信号を加算しても、出力ノードＮ２に現れる信号ＳｏｕｔのＳ／Ｎ比を劣化させることがない。
【００３３】
また、減衰器２２０の減衰量を外部から調整可能に構成してもよい。具体的には、例えば、図３に示すように、容量Ｃ２及び容量Ｃ３を、並列接続された複数の容量から成る容量バンク構成とし、使用する容量数を外部からレジスタ制御等によって制御可能に構成する。これにより、減衰器２２０の減衰量を調整することができる。例えば、ＭＯＳバラツキを検出する回路の入出力関係からコーナー係数を想定して計算した結果に基づいて容量値を調整する制御を行う。これにより、ロットごとのバラツキを吸収することができる。
【００３４】
なお、本実施形態において減衰器２２０は容量アッテネータの構成としてあるが、抵抗アッテネータの構成としてもよいし、容量と抵抗を組み合わせたアッテネータの構成としてもよい。抵抗アッテネータの構成とする場合、例えば、図２に示す例における容量Ｃ２，Ｃ３を無くし、容量Ｃ１の右にシリーズに抵抗を設けたアッテネータの構成とすることができる。これにより、減衰器２２０を構成する素子数が減少し、減衰器２２０の回路面積を低減することができる。
【００３５】
ところで、互いに並列に設けてある第２増幅器２３０と第３増幅器２４０とを一つにして第２増幅器２３０の増幅率を大きくすることも考えられるが、この場合、各種の不具合が発生する。すなわち、図２に示す減衰器２２０は、容量Ｃ１〜Ｃ３で構成されているが、実際には加算器２５０を構成するｎＭＯＳ Ｍ４も減衰器としての作用を有している。
【００３６】
このとき、ｎＭＯＳ Ｍ４のＧｍが理想的に無限大なら問題ないが、出力抵抗Ｒｓとの関係で電圧フォロワ回路としてのｎＭＯＳ Ｍ４のゲートに入力された電圧は減衰してソースに現れる。すなわち、第１増幅器２１０のゲインはｎＭＯＳ Ｍ４の１／Ｇｍで決まるため、ｎＭＯＳ Ｍ４のソースには、ｎＭＯＳ Ｍ４のゲート電圧をゲート−ソース間抵抗と出力抵抗Ｒｓとで分圧した値が発生する。
【００３７】
このため、ｎＭＯＳ Ｍ３で構成される第２増幅器２３０に流す電流を変えて第２増幅器２３０の増幅率を変えようとすると、減衰器でもある加算器２５０のｎＭＯＳ Ｍ４に発生する第１の信号パスＰ１を介して伝達される信号Ｓ１０の信号Ｓｉｎに対する増幅率が変化してしまう。このように第２増幅器２３０に流す電流を変えて第２増幅器２３０の増幅率を変えるとトータルの減衰量が変わってしまうため、第２の信号パスＰ２を伝達される帰還ノイズＮｆのレベルと、第１の信号パスＰ１を伝達されるノイズ成分Ｓｎ１のレベルとを別々に調整して合わせることができなくなるというデメリットがある。
【００３８】
他方、ｎＭＯＳ Ｍ３で構成される第２増幅器２３０に流す電流をｎＭＯＳ Ｍ４を通らないパスを介してｎＭＯＳ Ｍ３にだけ追加で流す構成も考えられる。しかしながら、この場合、ｎＭＯＳ Ｍ３にだけ追加で流す電流を発生する電流源回路からの新たなノイズが第２の信号パスＰ２を伝達する信号に重畳されることとなる。また、電流源からの新たなノイズを加算した時に、出力する信号Ｓｏｕｔの電圧振幅が上がる等の効果があればＳ／Ｎ比が変わらないため問題ないが、電流源はノイズしか重畳しないためＳ／Ｎ比も劣化してしまうというデメリットがある。
【００３９】
これに対し、本実施形態にかかる構成のように、第２増幅器２３０と別途に第３増幅器２４０を設けて、第３増幅器２４０で別途に信号Ｓｉｎを増幅した信号Ｓ２２を、第２増幅器２３０の出力する信号Ｓ２１と並列に加算器２５０に入力することで、キャンセルパスとしての第２の信号パスＰ２を介して加算器２５０へ入力される帰還ノイズＮｆの増幅率を高める構成であれば、上述したデメリットを生じることなく、第１の信号パスＰ１を通して加算器２５０へ入力されるノイズ成分Ｓｎ１を適切にキャンセルした信号Ｓｏｕｔを生成することができる。
【００４０】
（Ｃ）第３の実施形態：
次に、上述した第２の実施形態にかかる増幅器２００を広帯域化及び低電圧化した増幅器３００について説明する。図４は、本実施形態にかかる増幅器３００の構成を説明する図である。なお、本実施形態では、上述した第２の実施形態にかかる増幅器２００と共通する構成に同じ符号を付して詳細な説明を省略する。
【００４１】
増幅器３００では、上述した第２の実施形態にかかる回路構成において第１増幅器２１０及び第２増幅器２３０を構成するＭＯＳトランジスタをカスコード化してある点で相違する。なお、本実施形態では、第１増幅器２１０及び第２増幅器２３０をそれぞれ構成するＣＭＯＳのｎＭＯＳとｐＭＯＳのうち、サイズの大きいｐＭＯＳの方をカスコード化した場合を例に取り説明を行う。
【００４２】
ここで、ＭＯＳトランジスタをカスコード化すると、広帯域化を実現できることは知られているが、カスコード化により追加したＭＯＳトランジスタ（図４のｐＭＯＳ Ｍ８，Ｍ９）のゲート電圧を固定値とすると、コーナー条件（電源電圧、温度、プロセス）においてカスコード回路のトランスコンダクタンスが著しく低下して、ゲイン劣化並びにノイズ劣化が発生する。
【００４３】
そこで、本実施形態では、ｐＭＯＳ Ｍ８，Ｍ９のゲートに印加するバイアス電圧Ｖｂを生成するバイアス電圧生成部３０５（図５参照）を設けてある。バイアス電圧生成部３０５は、発生するバイアス電圧Ｖｂを電圧Ｖｄｄの電源端子とグランドＧｎｄの電源端子の値に応じて変化させる。これにより、電源電圧変動に応じた適切なバイアスがかかったバイアス電圧ＶｂがｐＭＯＳ Ｍ８，Ｍ９のゲートに印加されることになる。
【００４４】
ここで、ｐＭＯＳ Ｍ８に印加するバイアス電圧Ｖｂの最適点は、下記（１）式により現される。なお、下記（１）式において、Ｖｇｓ（Ｍ１）はｐＭＯＳ Ｍ１のゲート−ソース間電圧を表し、Ｖｄｓ（Ｍ８）はｐＭＯＳ Ｍ８のドレイン−ソース間電圧を表し、Ｖｇｓ（Ｍ２）はｎＭＯＳ Ｍ２のゲート−ソース間電圧を表す。
【００４５】
【数１】
2018014543.tif 000003
【００４６】
このようなバイアス関係となる事により、電源電圧変動やプロセスバラツキによる各ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動に対する耐性が向上する。すなわち、実際の回路では電源電圧が変動するが、このときバイアス電圧Ｖｂが固定値（グランドＧｎｄ等）だと電源電圧の変動に追従せず、電源電圧が低下したときに図４のｐＭＯＳ Ｍ１，Ｍ６のドレイン−ソース間電圧が狭小化して潰れる可能性がある。そこで、電源電圧変動に応じて変化するバイアス電圧Ｖｂを生成して用いることで、ｐＭＯＳ Ｍ１，Ｍ６のドレイン−ソース間電圧の狭小化を防止し、各コーナー条件で最適なバイアスが可能になる。
【００４７】
このカスコード化による対策は、第３増幅器２４０を構成するｎＭＯＳ Ｍ５とｐＭＯＳ Ｍ６のサイズを大きくすることによりゲインを大きくしてノイズ低減した場合に効果的である。
【００４８】
すなわち、増幅器を構成するＭＯＳトランジスタのゲート絶縁膜により発生するゲート−ドレイン間の寄生容量は、ミラー効果により実際の寄生容量を電圧増幅率倍した回路の時定数として作用するため、ＭＯＳトランジスタのサイズを大きくするほど電圧増幅率倍された寄生容量が高周波領域でカットオフを発生するローパスの周波数特性を持つことになる。
【００４９】
ここで、上述したようにｐＭＯＳ Ｍ１，Ｍ６をカスコード化して周波数特性を抑制することにより、カスコード化したｐＭＯＳの増幅率を１に押えて、周波数特性を、カスコード化していない第２増幅器２３０のｎＭＯＳ Ｍ３の周波数特性のみに限定することができる。なお、本実施形態では第１増幅器２１０及び第２増幅器２３０のｐＭＯＳ Ｍ１，Ｍ６のみをカスコード化した構成を例示したが、その他の増幅器のＭＯＳトランジスタについてもカスコード化して周波数特性を抑制してもよい。
【００５０】
図５は、バイアス電圧生成部３０５の一例を示す図である。このバイアス電圧生成部３０５は、前記（１）式に示す最適点のバイアス電圧Ｖｂを発生するように構成されている。
【００５１】
バイアス電圧生成部３０５は、カスコード接続されたＭＯＳトランジスタのレプリカ部３１０を有している。このレプリカ部３１０は、例えば、第１増幅器２１０のカスコード接続に関して言えば、ｐＭＯＳＭ１，Ｍ８及び帰還抵抗Ｒｆがダイオード回路を形成しているが、このｐＭＯＳ Ｍ１及び帰還抵抗Ｒｆと実質的に同一なｐＭＯＳ３１１及び抵抗３１２を有するダイオード回路が設けられている。レプリカ部３１０のダイオード回路においては、第１増幅器２１０のｐＭＯＳ Ｍ１に対してカスコード接続されたｐＭＯＳ Ｍ８に対応する構成として抵抗３１２を設けてある。抵抗３１２は、ｐＭＯＳ Ｍ８のドレイン−ソース間電圧相当の電圧を発生する。
【００５２】
ここで、レプリカ部３１０のｐＭＯＳ３１１と抵抗３１２の間のノードＮ３１の電圧は、下記（２）式で表される。下記（２）式において、Ｖｇｓ（３１１）はｐＭＯＳ３１１のゲート−ソース間電圧であり、Ｖｄｓ（３１２）は抵抗３１２の端子間電圧である。
【数２】
2018014543.tif 000004
【００５３】
次に、オペアンプ３２１を用いて、抵抗３２３の上端側のノードＮ３２に、前記（２）式に示すノードＮ３１と同じ電圧を発生させる。この抵抗３２３の低電位側には、第１増幅器２１０のｐＭＯＳ Ｍ２と実質的に同一なｐＭＯＳ ３２４が設けられており、電流源３２５から供給される電流によってゲート−ソース間にＶｇｓ（３２４）の電位差を生じる。
【００５４】
以上のことから、抵抗３２３に流れる電流Ｉ１は、下記（３）式により表される。なお、Ｒ１は抵抗３２３の抵抗値を表す。
【数３】
2018014543.tif 000005
【００５５】
そして、この抵抗３２３に流れる電流を、電圧Ｖｄｄの電源端子とグランドＧｎｄの電源端子の間に抵抗３２８を配設した回路に、ｐＭＯＳ３２６，３２７を用いてカレントミラーしてある。すなわち、バイアス電圧生成部３０５の最終段に配設される抵抗３２８には電流Ｉ１が流れることになる。そして、抵抗３２８の上端側のノードＮ３３に発生する電圧が上述したバイアス電圧Ｖｂとして用いられる。ここで、抵抗３２３と抵抗３２８の抵抗値を等しくすることによりノードＮ３３に発生する電圧は下記（４）式で表される。
【００５６】
【数４】
2018014543.tif 000006
【００５７】
このように、バイアス電圧生成部３０５を構成することにより、上述した最適点のバイアス電圧Ｖｂを発生する回路を具体的に実現することができる。
【００５８】
また、本実施形態では、加算器２５０を構成するＭＯＳトランジスタを、複数のＭＯＳトランジスタとしてのｎＭＯＳ Ｍ４とｎＭＯＳ Ｍ７に分割して並列接続してある。このため、ＭＯＳトランジスタのアスペクト比が大きくなり、出力ノードＮｏｕｔの電圧Ｖ０が高くなる。これにより、加算器２５０のＭＯＳトランジスタを複数化する前の構成において、電圧Ｖｄｄの電源端子の電圧低下、プロセスバラツキ等の原因でＭＯＳトランジスタが非飽和領域での動作になる状況においても、飽和領域での動作を確保することができるようになる。
【００５９】
また、分割した複数のＭＯＳトランジスタの１つであるｎＭＯＳ Ｍ７については、ゲートソース間を容量３３１で接続するとともに、ゲート−ドレイン間を抵抗３３２で接続してある。抵抗３３２の抵抗値は、ｎＭＯＳ Ｍ３の負荷として見えるｎＭＯＳ Ｍ４の抵抗値としての１／ｇｍに対して、十分に高抵抗とする。これにより、ｎＭＯＳ Ｍ７のインピーダンスが誘導性に見せて、高周波領域においてｎＭＯＳ Ｍ７がｎＭＯＳ Ｍ３の負荷として影響を及ぼさないようにすることができる。
【００６０】
すなわち、出力ノードＮｏｕｔの電圧Ｖ０は、下記（５）式で表される。なお、下記（５）式において、Ｖｇｓ（Ｍ４，Ｍ７）はｎＭＯＳ Ｍ４，Ｍ７のゲートソース間電圧であり、ＩｄはｎＭＯＳ Ｍ４とｎＭＯＳ Ｍ７に流れる電流でありμｐはｎＭＯＳ Ｍ４，Ｍ７のキャリア移動度であり、ＣｏｘはｎＭＯＳ Ｍ４，Ｍ７の酸化膜容量である。
【００６１】
【数５】
2018014543.tif 000007
【００６２】
ここで、ｎＭＯＳ Ｍ３の負荷であるｎＭＯＳ Ｍ４，Ｍ７のインピーダンスＺ（Ｍ４，Ｍ７）は低周波領域においては下記（６）式で表され、高周波領域においては下記（７）式で表される。なお、下記（６）式及び（７）式において、Ｇｍ４，Ｇｍ７はそれぞれｎＭＯＳ Ｍ４，Ｍ７の相互コンダクタンスであり、Ｗ４，Ｗ７はそれぞれｎＭＯＳ Ｍ４，Ｍ７のゲート幅であり、ＬはｎＭＯＳ Ｍ４，Ｍ７のゲート長であり、Ｒｘは抵抗３３２の抵抗値である。
【００６３】
【数６】
2018014543.tif 000008
【００６４】
【数７】
2018014543.tif 000009
【００６５】
このように、ｎＭＯＳ Ｍ３の負荷であるｎＭＯＳ Ｍ４，Ｍ７のインピーダンスにおいて、ｎＭＯＳ Ｍ７の高周波領域における影響が無視できる程度になるため、コーナー条件（低電圧、プロセスバラツキ等）におけるｎＭＯＳ Ｍ３の動作点の改善とキャンセル条件の成立とを両立することができる。
【００６６】
なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００６７】
そして、本技術は、以下のような構成を取ることができる。
【００６８】
（１）
入力ノードに接続されて第１中間信号を生成する第１増幅器と、前記第１中間信号を前記入力ノードに帰還させる帰還抵抗と、前記第１中間信号を受け取って第２中間信号を生成する減衰器と、前記入力ノードに接続されて第３中間信号を生成する第２増幅器と、前記入力ノードに接続されて第４中間信号を生成する第３増幅器と、前記第２中間信号と前記第３中間信号と前記第４中間信号とを用いて出力信号を生成する加算器と、を備えた増幅器。
【００６９】
（２）
前記減衰器は、減衰率を外部から調整可能に構成されている前記（１）に記載の増幅器。
【００７０】
（３）
前記減衰器は、容量アッテネータである前記（１）又は前記（２）に記載の増幅器。
【００７１】
（４）
前記減衰器は、抵抗アッテネータである前記（１）又は前記（２）に記載の増幅器。
【００７２】
（５）
前記減衰器は、容量と抵抗の組み合わせによるアッテネータである前記（１）又は前記（２）に記載の増幅器。
【００７３】
（６）
前記加算器は、前記第２中間信号をゲートに入力される電圧フォロワのＭＯＳトランジスタ素子で構成されており、前記第２増幅器は、前記加算器のＭＯＳトランジスタと電源端子との間にソース−ドレインを介挿したＭＯＳトランジスタの構成であり、ゲートを前記入力ノードに接続されている前記（１）〜前記（５）の何れか１つに記載の増幅器。
【００７４】
（７）
前記第１増幅器は、ゲートを前記入力ノードに接続され、ドレインを電源端子に接続され、前記減衰器を介してソースを前記加算器のゲートに接続されたトランジスタ素子により構成され、
前記第３増幅器は、ゲートを前記入力ノードに接続され、ドレインを電源端子に接続され、ソースを前記加算器のソースに接続されたトランジスタ素子により構成されている前記（６）に記載の増幅器。
【００７５】
（８）
前記加算器を構成する電圧フォロワのＭＯＳトランジスタに別のＭＯＳトランジスタを並列接続し、ゲート−ソース間を容量で接続するとともに、ゲート−ドレイン間を抵抗で接続した前記（６）又は前記（７）に記載の増幅器。
【００７６】
（９）
前記第１増幅器、前記第２増幅器及び前記第３増幅器を構成する増幅用のＭＯＳトランジスタの少なくとも１つは複数のＭＭＯＳトランジスタをカスコード接続した構成を有し、カスコード接続された複数のＭＯＳトランジスタの１つのゲートは前記入力ノードに接続され、他のＭＯＳトランジスタのゲートにはバイアス電圧生成部からバイアス電圧が入力されており、前記バイアス電圧生成部は前記バイアス電圧を電源電圧の上下動に応じて上下動させて出力する前記（１）〜前記（８）の何れか１つに記載の増幅器。
【００７７】
（１０）
前記第２増幅器がインバータ構成である前記（１）〜前記（９）の何れか１つに記載の増幅器。
【００７８】
（１１）
ゲートを入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタ素子により構成された第１トランジスタ部と、
前記第１トランジスタ部のソース出力を前記入力ノードに帰還させる帰還抵抗と、
ゲートを前記入力ノードに接続され、ドレインを電源端子に接続されたＭＯＳトランジスタ素子により構成された第２トランジスタ部と、
前記第１トランジスタ部のソース出力及び前記第２トランジスタ部のソース出力をゲートに入力され、ソースを出力ノードに接続された電圧フォロワの第１ＭＯＳトランジスタ素子と、
前記第１ＭＯＳトランジスタ素子のソースと電源端子との間にソース−ドレインを介挿し、ゲートを前記入力ノードに接続された第２ＭＯＳトランジスタ素子と、
を備える増幅器。
【符号の説明】
【００７９】
１０…第１増幅部、２０…第２増幅部、３０…加算器、１００…増幅器、２００…増幅器、２１０…第１増幅器、２１０…第１増幅器、２２０…減衰器、２３０…第２増幅器、２４０…第３増幅器、２５０…加算器、３００…増幅器、３０５…バイアス電圧生成部、Ａｔ…減衰器、Ａｐ１…第１増幅器、Ａｐ２…第２増幅器、Ａｐ３…第３増幅器、Ｍ１…ｐＭＯＳ、Ｍ２…ｎＭＯＳ、Ｍ３…ｎＭＯＳ、Ｍ４…ｎＭＯＳ、Ｍ５…ｎＭＯＳ、Ｍ８…ｐＭＯＳ、Ｍ９…ｐＭＯＳ、Ｎ１…入力ノード、Ｎ２…出力ノード、Ｐ１…第１の信号パス、Ｐ２…第２の信号パス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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