(57)【要約】【課題】電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供する。【解決手段】ゲートトレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、ゲートトレンチ１７の底部側の側面に、ｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１，３２を有し、終端トレンチ３０，３１，３２は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、終端トレンチ３０，３１，３２の少なくとも底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。終端トレンチ３０，３１，３２において、ｎシリコン層１３同士を連続させる分断領域を有する。【選択図】図２
2018014363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するゲートトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、
前記半導体基板におけるアクティブ領域において前記ゲートトレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、
前記ゲートトレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、
前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、
前記終端トレンチは、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、
前記終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、
前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、前記低濃度第１導電型半導体層同士を連続させる分断領域を有することを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記二重以上に形成された前記終端トレンチにおける全ての終端トレンチに前記分断領域を有することを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項３】
前記分断領域は、前記二重以上に形成された終端トレンチにおいて一つの終端トレンチあたり複数有し、かつ、前記アクティブ領域に対して二箇所以上で均等に配置されていることを特徴とする請求項１または２に記載のトレンチゲート型半導体装置。
【請求項４】
前記半導体基板におけるアクティブ領域の周囲を囲う終端トレンチは、直線部に前記分断領域を有することを特徴とする請求項１〜３のいずれか１項に記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置に関するものである。
【背景技術】
【０００２】
特許文献１に開示の電力用半導体素子においては、図１３に示すように、第１導電型半導体層（ｎドリフト層）１００と、第１導電型半導体層１００に電気的に接続された第１の主電極（ドレイン電極）１０１と、第１導電型半導体層１００の表面に選択的に形成された第１の第２導電型半導体層（ｐウエル領域）１０２と、第１の第２導電型半導体層１０２に電気的に接続された第２の主電極（ソース電極）１０３と、第１導電型半導体層１００に埋め込まれた複数の電位の浮いた第２の第２導電型半導体層１０４を有する。素子の終端部分で、第２の第２導電型半導体層１０４に達するように素子表面より溝１０５が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、図１３に仮想線で示すように終端の溝（トレンチ）１０５を高濃度の第１導電型半導体層（ｎ＋基板）１０６に達するようにして耐圧保持をすると、終端の溝（トレンチ）１０５よりも内側Ａｉｎと外側Ａｏｕｔが電気的に絶縁分離される。この場合、第１の第２導電型半導体層（ｐウエル領域）１０２における終端の溝（トレンチ）１０５との境界角部Ｓ１において電界が集中してしまい、これにより耐圧低下を招くことが懸念される。
【０００５】
本発明の目的は、電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明では、半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するゲートトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記半導体基板におけるアクティブ領域において前記ゲートトレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、前記ゲートトレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、前記終端トレンチは、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、前記終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、前記低濃度第１導電型半導体層同士を連続させる分断領域を有することを要旨とする。
【０００７】
請求項１に記載の発明によれば、半導体基板においてアクティブ領域の周囲を囲う終端トレンチが、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成されており、この終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設されている。また、終端トレンチは、アクティブ領域の周囲に二重以上に形成されている。ここで、二重以上に形成された終端トレンチのうちの最内周の終端トレンチにおいて、高濃度第１導電型半導体層の電位と第２導電型半導体層の電位との電位差が保持されようとして電界集中が起きようとするが、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、低濃度第１導電型半導体層同士を連続させる分断領域を有するので、最内周の終端トレンチにおいて電界が集中するのを抑制して耐圧低下が防止される。このように、電界集中を抑制して耐圧の低下を防止することができる。
【０００８】
また、半導体基板におけるアクティブ領域においてゲートトレンチが、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成されており、このゲートトレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設され、電流が流れる低濃度第１導電型半導体層の幅が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
【０００９】
請求項２に記載のように、請求項１に記載のトレンチゲート型半導体装置において、前記二重以上に形成された前記終端トレンチにおける全ての終端トレンチに前記分断領域を有するとよい。
【００１０】
請求項３に記載のように、請求項１または２に記載のトレンチゲート型半導体装置において、前記分断領域は、前記二重以上に形成された終端トレンチにおいて一つの終端トレンチあたり複数有し、かつ、前記アクティブ領域に対して二箇所以上で均等に配置されているとよい。
【００１１】
請求項４に記載のように、請求項１〜３のいずれか１項に記載のトレンチゲート型半導体装置において、前記半導体基板におけるアクティブ領域の周囲を囲う終端トレンチは、直線部に前記分断領域を有するとよい。
【発明の効果】
【００１２】
本発明によれば、電界集中を抑制して耐圧の低下を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態におけるトレンチゲート型ＭＯＳＦＥＴを模式的に示す平面図。
【図２】図１のＡ−Ａ線での縦断面図。
【図３】図１のＢ−Ｂ線での縦断面図。
【図４】図１のＣ−Ｃ線での縦断面図。
【図５】（ａ）は図１のＡ−Ａ線での等電位線を示す図、（ｂ）は図１のＢ−Ｂ線での等電位線を示す図。
【図６】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図７】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図８】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図９】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図１０】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図１１】比較例のトレンチゲート型ＭＯＳＦＥＴの平面図。
【図１２】図１１のＤ−Ｄ線での縦断面図。
【図１３】背景技術及び課題を説明するための半導体装置の概略縦断面図。
【発明を実施するための形態】
【００１４】
以下、本発明をトレンチゲート型ＭＯＳＦＥＴに具体化した一実施形態を図面に従って説明する。
図１，２，３，４にはトレンチゲート型半導体装置としてのトレンチゲート型ＭＯＳＦＥＴ（チップ）１０の概略構成を示し、平面を示す図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線での各断面構造を図２、図３及び図４に示す。トレンチゲート型ＭＯＳＦＥＴ（チップ）１０は、シリコン基板１１に複数のゲートトレンチ１７が形成された縦型ＭＯＳＦＥＴである。図１に示すようにゲートトレンチ１７は、それぞれ直線状に延び、各ゲートトレンチ１７は、一定の距離をおいて平行に並設されている。
【００１５】
図２に示すように、シリコン基板１１は下からｎ＋シリコン層１２、ｎシリコン層１３、ｐシリコン層（チャネル形成領域）１４の順に形成されている。ｐシリコン層１４においてその表層部にはｎ＋ソース領域１５が形成されている。シリコン基板１１にはゲートトレンチ１７が複数並設されている。ゲートトレンチ１７はその側面がシリコン基板１１の上面に対し垂直に形成されている。
【００１６】
この各ゲートトレンチ１７はｎ＋ソース領域１５及びｐシリコン層１４を貫通してｎシリコン層１３に達している。ゲートトレンチ１７の内面にゲート酸化膜１８を介してポリシリコンゲート電極１９が配置されている（埋め込まれている）。シリコン基板１１の下面（裏面）にはドレイン電極２１が形成されている。ポリシリコンゲート電極１９の上面は、図示しない絶縁膜により被覆されている。シリコン基板１１の上面にアルミソース電極２０が配置され、アルミソース電極２０はｎ＋ソース領域１５、及び、ｐシリコン層１４の表層部に形成したコンタクトｐ＋領域１６と電気的に接続されている。
【００１７】
このように、半導体基板としてのシリコン基板１１の厚さ方向において高濃度第１導電型半導体層としてのｎ＋シリコン層１２の上に、ｎ＋シリコン層１２と接するように低濃度第１導電型半導体層としてのｎシリコン層１３が形成されている。また、ｎシリコン層１３の上にｎシリコン層１３と接するように第２導電型半導体層としてのｐシリコン層１４が形成されている。さらに、ｐシリコン層１４の表層部に形成した第１導電型半導体領域としてのｎ＋ソース領域１５及びｎ＋ソース領域１５の下のｐシリコン層１４を貫通するゲートトレンチ１７の内部にゲート絶縁膜としてのゲート酸化膜１８を介してゲート電極としてのポリシリコンゲート電極１９が配置されている。
【００１８】
さらに、シリコン基板１１におけるアクティブ領域において、ゲートトレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。即ち、ゲートトレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成されている。
【００１９】
また、ゲートトレンチ１７の底部側に第２導電型不純物ドープド酸化膜としてのｐ型不純物ドープドシリコン酸化膜２２が埋め込まれている。ｐ型不純物ドープドシリコン酸化膜２２の側面には第２導電型半導体領域としてのｐシリコン領域２３が形成されている。ｐシリコン領域２３は、ｐ型不純物ドープドシリコン酸化膜２２からの不純物の拡散により形成されたものである。ｐシリコン領域２３は、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。ｐシリコン領域２３とｎシリコン層１３との接合部がｐｎ接合部２４であり、このｐｎ接合部２４は、ゲートトレンチ１７の底部側の側面において、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。また、ｐ型不純物ドープドシリコン酸化膜２２の上にゲート酸化膜１８が形成されている。
【００２０】
このようにして、ゲートトレンチ１７の底部側の側面に、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。より詳しくは、ｐｎ接合部２４は、ゲートトレンチ１７の底部側に埋め込まれたｐ型不純物ドープドシリコン酸化膜２２から拡散したｐシリコン領域２３とｎシリコン層１３により形成されている。
【００２１】
アルミソース電極２０がグランド電位にされ、ドレイン電極２１に高電圧（例えば１００Ｖ）が印加される。
さらに、図１，２に示すように、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ（トレンチリング）３０，３１，３２を有する。つまり、アクティブ領域の周囲に終端領域が形成され、終端領域において終端トレンチ３０，３１，３２がアクティブ領域を囲うように形成されている。終端トレンチ３０，３１，３２は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。
【００２２】
各終端トレンチ３０，３１，３２の底部側に第２導電型不純物ドープド酸化膜としてのｐ型不純物ドープドシリコン酸化膜３４が埋め込まれている。ｐ型不純物ドープドシリコン酸化膜３４の側面には第２導電型半導体領域としてのｐシリコン領域３６が形成されている。ｐシリコン領域３６は、ｐ型不純物ドープドシリコン酸化膜３４からの不純物の拡散により形成されたものである。ｐシリコン領域３６は、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。ｐシリコン領域３６とｎシリコン層１３との接合部がｐｎ接合部３７であり、このｐｎ接合部３７は、終端トレンチ３０，３１，３２の底部側の側面において、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。各終端トレンチ３０，３１，３２の内部にシリコン酸化膜３５が充填されている。
【００２３】
図１に示すように、終端トレンチ（３０，３１，３２）は、アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチ（３０，３１，３２）のうちの少なくとも最外周以外の終端トレンチ３０，３１において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０〜４３，５０〜５３を有する。即ち、少なくと最外周の終端トレンチを除いた終端トレンチにおいて、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０〜４３，５０〜５３，６０〜６３を有する。
【００２４】
図１および図４に示すように、二重以上に形成された終端トレンチ３０，３１，３２における全ての終端トレンチ３０，３１，３２に分断領域４０〜４３，５０〜５３，６０〜６３を有する。分断領域４０〜４３，５０〜５３，６０〜６３は、二重以上に形成された終端トレンチ３０，３１，３２において一つの終端トレンチあたり複数有し、かつ、アクティブ領域に対して二箇所以上で均等に配置されている。具体的には、アクティブ領域の中心Ｏ（図１参照）に対し点対称に配置されている。詳しくは、図１に示すように、アクティブ領域においてゲートトレンチ１７が一方向に直線的に延設され、かつ、複数本のゲートトレンチ１７が互いに平行に形成されており、この方形のアクティブ領域の周囲において終端トレンチ３０，３１，３２が方形に形成され、終端トレンチ３０，３１，３２は４つの直線部と円弧状のコーナー部を有し、４つの各直線部の中心部に分断領域４０〜４３，５０〜５３，６０〜６３が形成されている。また、終端トレンチ３０の分断領域４０〜４３と、終端トレンチ３１の分断領域５０〜５３と、終端トレンチ３２の分断領域６０〜６３は揃っている。即ち、図１において、分断領域４０，５０，６０は右方向に並んでおり、分断領域４１，５１，６１は下方向に並んでおり、分断領域４２，５２，６２は左方向に並んでおり、分断領域４３，５３，６３は上方向に並んでいる。このようにシリコン基板１１におけるアクティブ領域の周囲を囲う終端トレンチ３０，３１，３２は、直線部に分断領域４０〜４３，５０〜５３，６０〜６３を有する。
【００２５】
次に、製造方法について説明する。
図６に示すように、ｎ＋シリコン層１２の上にｎシリコン層１３が形成されたシリコン基板１１を用意し、ｎシリコン層１３の上にｐシリコン層１４を形成するとともにｐシリコン層１４の表層部にｎ＋ソース領域１５及びコンタクトｐ＋領域１６を形成する。そして、側面がシリコン基板１１の上面に垂直なゲートトレンチ１７を形成する。ゲートトレンチ１７は、その深さがｎ＋シリコン層１２とｎシリコン層１３との界面以上に形成する。即ち、ゲートトレンチ１７を、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成する。より詳しくは、ｎ＋シリコン層１２とｎシリコン層１３との界面に対し最大製造公差（製造上のバラツキ）Δｄよりも深くゲートトレンチ１７を形成する。
【００２６】
このようにゲートトレンチ１７を形成することにより製造の際にゲートトレンチ深さがばらついてもゲートトレンチ１７は少なくともｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さにすることができる。
【００２７】
ゲートトレンチ１７の形成と同時に、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１，３２を形成する。終端トレンチ３０，３１，３２は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。
【００２８】
引き続き、図７に示すように、ゲートトレンチ１７の底部にｐ型不純物ドープドシリコン酸化膜２２を、また、終端トレンチ３０，３１，３２の底部にｐ型不純物ドープドシリコン酸化膜３４を埋め込む。より詳しくは、ゲートトレンチ１７内および終端トレンチ３０，３１，３２内を含めたシリコン基板１１の上面にｐ型不純物ドープドシリコン酸化膜（２２，３４）を堆積するとともに、エッチバックによりゲートトレンチ１７内および終端トレンチ３０，３１，３２内のｐ型不純物ドープドシリコン酸化膜（２２，３４）を残して他を除去する。
【００２９】
さらに、図８に示すように、熱処理によりｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物をｎシリコン層１３に拡散させてｐシリコン領域（２３，３６）を形成する。つまり、ｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物を周囲に拡散させてｐシリコン領域（２３，３６）を形成する。これにより、ｐシリコン領域２３とｎシリコン層１３との界面に形成されるｐｎ接合部２４がｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成される。また、ｐシリコン領域３６とｎシリコン層１３との界面に形成されるｐｎ接合部３７がｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成される。
【００３０】
なお、ｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物を周囲に拡散させてｐシリコン領域（２３，３６）を形成する際において、ｐ型不純物ドープドシリコン酸化膜（２２，３４）の下方にもｐ型不純物が拡散するがｎ＋シリコン層１２がｐ領域に反転するほどの量ではない。
【００３１】
このようにして、終端トレンチ３０，３１，３２の底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設される。終端トレンチ３０，３１，３２は、アクティブ領域の周囲に三重に形成され、三重に形成された終端トレンチ３０，３１，３２において、四箇所に、ｎシリコン層１３同士を連続させる分断領域４０〜４３，５０〜５３，６０〜６３を有する。
【００３２】
そして、図９に示すように、アクティブ領域のゲートトレンチ１７の内部にゲート酸化膜１８を形成する。さらに、ゲートトレンチ１７内においてゲート酸化膜１８を介してポリシリコンゲート電極１９を配置する。また、終端トレンチ３０，３１，３２内にシリコン酸化膜３５を充填する。
【００３３】
引き続き、図２に示すように、シリコン基板１１の裏面にドレイン電極２１を形成するとともに、シリコン基板１１の上面の所定位置にアルミソース電極２０を配置する。その結果、トレンチゲート型ＭＯＳＦＥＴ１０が製造される。
【００３４】
次に、作用について説明する。
図２に示すように、ｐシリコン領域２３の幅が広がることなく電流が流れるｎシリコン層１３（ｎ型領域）の幅Ｗ１を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。
【００３５】
つまり、ｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さまで先にゲートトレンチ１７を掘り、ｐ型不純物を含む酸化膜であるｐ型不純物ドープドシリコン酸化膜２２を埋め込み、横方向に拡散させることにより、ｐ型領域の幅を広げることなく（末広がりにすることなく）真っ直ぐに縦長にすることができる。つまり、隣り合うゲート電極１９（ゲートトレンチ１７）間における実際に電流が流れるｎシリコン層１３の幅Ｗ１を狭くすることなく、ｐｎ接合部２４を縦長形状にでき、オン抵抗を悪化させることなく耐圧の向上が図られる。
【００３６】
また、アクティブ領域においては、ゲートトレンチ１７の横のｐシリコン領域２３でドレイン・ソース間の耐圧を保持している。そのｐシリコン領域２３を形成するにゲートトレンチ１７を用いる。一方、終端構造としても終端トレンチ３０，３１，３２を形成する。
【００３７】
図５（ａ）において、破線にて図１のＡ−Ａ線でのドレイン・ソース間に電圧を印加したときの等電位線を示し、図５（ｂ）において、破線にて図１のＢ−Ｂ線でのドレイン・ソース間に電圧を印加したときの等電位線を示す。図５（ａ），（ｂ）において、Ｌ２０がソース電位での等電位線であり、Ｌ２３がドレイン電位での等電位線であり、Ｌ２１，Ｌ２２がソース電位・ドレイン電位間の中間の電位での等電位線である。図５（ａ），（ｂ）から、ソース電位での等電位線Ｌ２０が終端領域の最も内側に広がり、ドレイン電位での等電位線Ｌ２３が終端領域の最も外側に広がり、ソース電位・ドレイン電位間の中間の電位での等電位線Ｌ２１，Ｌ２２が終端領域の最も内側と最も外側との間において均等に分散した状態で広がっていることが分かる。即ち、空乏層を終端領域において広げることができる。このとき、終端トレンチ３０，３１，３２の側面に形成したｐシリコン領域３６が用いられる。
【００３８】
図１１及び図１２は比較例であり、平面を示す図１１におけるＤ−Ｄ線での縦断面を図１２に示している。
この図１１，１２に示す比較例においては無端状の終端トレンチ（１３０，１３１，１３２）を三重に形成している。
【００３９】
図１２において、破線にてドレイン・ソース間に電圧を印加したときの等電位線を示す。図１２において、Ｌ３０がソース電位での等電位線であり、Ｌ３３がドレイン電位での等電位線であり、Ｌ３１，Ｌ３２がソース電位・ドレイン電位間の中間の電位での等電位線である。
【００４０】
図１２から、ソース電位での等電位線Ｌ３０が最も内側の終端トレンチ１３０の内部において最も内側に広がり、ドレイン電位での等電位線Ｌ３３が最も内側の終端トレンチ１３０の内部において最も外側に広がり、ソース電位・ドレイン電位間の中間の電位での等電位線Ｌ３１，Ｌ３２が最も内側の終端トレンチ１３０の内部において広がっていることが分かる。
【００４１】
このように、ｐシリコン層（チャネル形成領域）１４における終端トレンチ１３１との境界角部Ｓ２において電界が集中してしまう。つまり、縦方向と横方向の電位差による電界強度が合成され、電界強度が強くなる。その結果、耐圧が下がる。
【００４２】
図５（ａ）及び図５（ｂ）に示す本実施形態では、終端トレンチ３０，３１，３２に分断領域４０〜４３，５０〜５３，６０〜６３を有する。これにより、横方向の電位勾配が緩くなるので、電界強度の過度な集中がなくなる。
【００４３】
また、図１，４において、分断した際の距離Ｌ１０を制御して、終端トレンチ（３０，３１，３２）について１本あたりの保持電圧を調整する（広範囲に空乏層が広がるように調整する）。つまり、横方向の空乏層の延びに応じた最適なる距離（分断幅）Ｌ１０にすればよい。また、図１において内外の終端トレンチ間の距離Ｌ１１を制御することにより保持電圧を調整する（広範囲に空乏層が広がるように調整する）。
【００４４】
このように、終端領域において耐圧を保持する終端トレンチ（３０，３１，３２）を複数本配置し、それぞれを適切な距離で分断する。そうすることで１本の終端トレンチ（３０，３１，３２）あたりの保持電圧が制御でき、電界強度を分散して耐圧低下を防ぐことができる。
【００４５】
上記実施形態によれば、以下のような効果を得ることができる。
（１）トレンチゲート型ＭＯＳＦＥＴの構成として、図２に示すように、シリコン基板１１におけるアクティブ領域においてゲートトレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、ゲートトレンチ１７の底部側の側面に、ｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。
【００４６】
よって、電流が流れるｎシリコン層１３の幅Ｗ１が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
また、図１に示すように、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１，３２を有し、図２に示すように、終端トレンチ３０，３１，３２は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、終端トレンチ３０，３１，３２の少なくとも底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。図１，２に示すように、終端トレンチ３０，３１，３２は、アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチ３０，３１，３２のうちの少なくとも最外周以外の終端トレンチ３０，３１，３２において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０〜４３，５０〜５３，６０〜６３を有する。
【００４７】
よって、二重以上に形成された終端トレンチ３０，３１，３２のうちの最内周の終端トレンチ３０において、ｎ＋シリコン層１２の電位とｐシリコン層１４の電位との電位差が保持されようとして電界集中が起きようとするが、二重以上に形成された終端トレンチ３０，３１，３２のうちの少なくとも最外周以外の終端トレンチ３０，３１において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０〜４３，５０〜５３を有するので、最内周の終端トレンチ３０において電界が集中するのを抑制して耐圧低下が防止される。このように、電界集中を抑制して耐圧の低下を防止することができる。
【００４８】
詳しく説明する。
特許文献１に開示の電力用半導体素子においては、図１３に示すように、プレーナＭＯＳなどの第１導電型半導体層（ｎドリフト層）１００に反対極性の第２の第２導電型半導体層（フローティング半導体領域）１０４のあるＳｕｐｅｒＦＥＴ構造において終端の耐圧保持領域を終端の溝（トレンチ）１０５で製作し、これにより、終端の耐圧保持領域を狭い範囲で形成することができる。
【００４９】
ここで、図１３において、終端の溝（トレンチ）１０５で耐圧保持をすると、終端の溝（トレンチ）１０５の内側と外側が電気的に絶縁分離される。そのとき、終端の溝（トレンチ）１０５よりも外側Ａｏｕｔの電位Ｅｏｕｔは、終端の溝（トレンチ）１０５の底部１０５ａの電位とほぼ同じになる。
【００５０】
それゆえ、図１３において仮想線で示すごとく終端の溝（トレンチ）１０５が高濃度の第１導電型半導体層（ｎ＋基板）１０６に届くほど深くすると、高濃度の第１導電型半導体層（ｎ＋基板）１０６の電位（＝ドレイン電位）とソース電位との電位差が終端の溝（トレンチ）１０５で保持されることになる。
【００５１】
従って、表面（ソース）から裏面（ドレイン）へと電位が上がることによる縦方向の電界強度成分と、終端の溝（トレンチ）１０５の距離に圧縮された横方向の電解強度成分が、終端の溝（トレンチ）１０５で合成され、電界強度が局所的に強くなり、耐圧低下を引き起こすことが懸念される。
【００５２】
これに対し、本実施形態では次のようになる。
絶縁物で埋まった終端トレンチ３０，３１，３２がｎ＋シリコン層１２まで届いており、その内と外に縦長のｐシリコン領域３６があり、終端トレンチ３０，３１，３２を分断してｎシリコン層１３を接続し、耐圧時に空乏層が少なくとも終端トレンチ３０で堰き止められないようにすることで、電界の集中を緩和する。なお、空乏層を横に延びやすくするため、外周にはｐシリコン領域３６が適切な濃度と間隔Ｌ１２，Ｌ１３（図２参照）で配置されている。
【００５３】
（２）図１に示すように、二重以上に形成された終端トレンチ３０，３１，３２における全ての終端トレンチ３０，３１，３２に分断領域４０〜４３，５０〜５３，６０〜６３を有する。よって、電界集中をより抑制して耐圧の低下をより防止することができる。つまり、最大の効果（電界集中の抑制・耐圧低下）を得ることができる。
【００５４】
（３）図１に示すように、分断領域４０〜４３，５０〜５３，６０〜６３は、二重以上に形成された終端トレンチ３０，３１，３２において一つの終端トレンチあたり複数有し、かつ、アクティブ領域に対して二箇所以上で均等に配置されている。
【００５５】
よって、電界集中をより抑制して耐圧の低下をより防止することができる。
（４）図１に示すように、シリコン基板１１におけるアクティブ領域の周囲を囲う終端トレンチ３０，３１，３２は、直線部に分断領域４０〜４３，５０〜５３，６０〜６３を有する。
【００５６】
よって、電界集中をより抑制して耐圧の低下をより防止することができる。つまり、分断する場所は直線であると、コーナーに分断領域を形成する場合に比べ電界集中（耐圧低下）を抑制することができる。
【００５７】
（５）トレンチゲート型ＭＯＳＦＥＴの製造方法として、第１工程と第２工程と第３工程とを有する。
第１工程では、図６に示すように、ゲートトレンチ１７及び終端トレンチ３０，３１，３２を、その深さがｎ＋シリコン層１２とｎシリコン層１３との界面以上に形成する。
【００５８】
第２工程では、第１工程後において、図７に示すように、ゲートトレンチ１７及び終端トレンチ３０，３１，３２にｐ型不純物ドープドシリコン酸化膜２２，３４を埋め込む。
第３工程では、第２工程後において、図８に示すように、熱処理によりｐ型不純物ドープドシリコン酸化膜２２，３４からｐ型不純物をｎシリコン層１３に拡散させてｐｎ接合部２４，３７をｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成する。
【００５９】
これにより、上記（１）のトレンチゲート型ＭＯＳＦＥＴを製造することができる。
（６）上記（５）における第１工程において、ゲートトレンチ１７及び終端トレンチ３０，３１，３２を、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成する。これにより、ゲートトレンチ１７及び終端トレンチ３０，３１，３２の深さについての最大製造公差（ウェハの製造誤差）を吸収して上記（１）のトレンチゲート型ＭＯＳＦＥＴを製造することができる。
【００６０】
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・図２に代わる図１０に示すように、終端トレンチ３０，３１，３２においてｐシリコン領域３６をシリコン基板１１の表面まで延ばし、ｐｎ接合部３７を、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方にシリコン基板１１の表面まで延設してもよい。図１０ではｐｎ接合部３７がｐシリコン層１４と繋がっている。このような構成とすべく、例えば図７におけるｐ型不純物ドープドシリコン酸化膜３４を終端トレンチ３０，３１，３２の深さ方向の全域に埋設し、その後の図８で説明した横拡散処理を行えばよい。このように、終端トレンチ３０，３１，３２の少なくとも底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されていればよい。
【００６１】
・終端トレンチにおいて分断する場所は直線部であったがコーナー部でもよく、また、直線部及びコーナー部でもよい。
・全ての終端トレンチ３０，３１，３２を分断したが、最外周の終端トレンチ３２は分断しないようにしてもよい。
【００６２】
・図１では終端トレンチ３０の分断領域４０〜４３と、終端トレンチ３１の分断領域５０〜５３と、終端トレンチ３２の分断領域６０〜６３は揃っていたが、揃っていなくてもよい。
【００６３】
・終端トレンチは三重に形成したが、二重に形成してもよい。また、終端トレンチを四重以上に形成してもよい。
・図８で示したごとくｐシリコン領域２３，３６を形成した後に、ｐ型不純物ドープドシリコン酸化膜２２，３４を除去してもよい。
【００６４】
・ｐｎ接合部２４，３７は、ゲートトレンチ１７及び終端トレンチ３０，３１，３２に埋め込まれたｐ型シリコンと、ｎシリコン層１３により形成してもよく、そのために製造の際に、ゲートトレンチ１７及び終端トレンチ３０，３１，３２を掘った後、ｐ型シリコンを埋め込めばよい。このように、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部２４，３７は、ゲートトレンチ１７及び終端トレンチ３０，３１，３２に埋め込まれた第２導電型不純物ドープド半導体としてのｐ型シリコンと低濃度第１導電型半導体層としてのｎシリコン層１３により形成されていてもよい。なお、ｐ型シリコンをゲートトレンチ１７及び終端トレンチ３０，３１，３２に埋め込んだ後に熱処理を行って横方向にｐ型不純物を拡散させてもよい。また、このようにして横方向にｐ型不純物を拡散させた後においてｐ型シリコンを除去してもよい。
【００６５】
・半導体の導電型についてｐ型とｎ型を逆にしてもよい。
・ゲートトレンチ１７及び終端トレンチ３０，３１，３２は側面がシリコン基板１１の上面に垂直に形成したが、ゲートトレンチ１７及び終端トレンチ３０，３１，３２は側面がシリコン基板１１の上面に斜め（Ｖ字の溝）であってもよい。
【符号の説明】
【００６６】
１０…トレンチゲート型ＭＯＳＦＥＴ、１１…シリコン基板（半導体基板）、１２…ｎ＋シリコン層（高濃度第１導電型半導体層）、１３…ｎシリコン層（低濃度第１導電型半導体層）、１４…ｐシリコン層（第２導電型半導体層）、１５…ｎ＋ソース領域（第１導電型半導体領域）、１７…ゲートトレンチ、１８…ゲート酸化膜（ゲート絶縁膜）、１９…ポリシリコンゲート電極（ゲート電極）、２２…ｐ型不純物ドープドシリコン酸化膜（第２導電型不純物ドープド酸化膜）、２３…ｐシリコン領域（第２導電型半導体領域）、２４…ｐｎ接合部（第１導電型半導体と第２導電型半導体との接合部）、３０…終端トレンチ、３１…終端トレンチ、３２…終端トレンチ、３７…ｐｎ接合部、４０，４１，４２，４３…分断領域、５０，５１，５２，５３…分断領域、６０，６１，６２，６３…分断領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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