(57)【要約】【課題】効率を改善したＤＣ／ＤＣコンバータを提供する。【解決手段】同期整流コントローラ３００は、絶縁同期整流型ＤＣ／ＤＣコンバータ２００の２次側に配置され、ＤＣ／ＤＣコンバータ２００の２次側の同期整流トランジスタＭ２を制御する。駆動回路３０２は、同期整流トランジスタＭ２をスイッチングする。フォトカプラ２０４接続端子は、フォトカプラ２０４の入力側と接続される。エラーアンプ３１０は、ＤＣ／ＤＣコンバータ２００の出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳとその目標電圧ＶＲＥＦの誤差を増幅し、誤差に応じた電流ＩＥＲＲをフォトカプラ接続（ＰＣ）端子を介してフォトカプラ２０４の入力側から引き込む。【選択図】図２
2018161051.tif 000002
【特許請求の範囲】
【請求項１】
駆動信号を出力する駆動回路を含む第１チップと、
前記駆動回路の前記駆動信号を受ける第１端子と、
前記第１チップに接続され且つ入力電圧を受ける第２端子と、
エラーアンプを含む第２チップと、
前記エラーアンプに電気的に接続され且つ第１電圧を受ける第３端子と、
接地電位が印加されるように構成された第４端子と、
前記エラーアンプに基準電圧を印加し且つ前記第４端子に電気的に接続された基準電圧源と、
前記エラーアンプの出力に電気的に接続された第５端子と、
前記第１チップ、前記第２チップを覆う樹脂と、
を有し、
前記エラーアンプは、前記第１電圧と前記基準電圧と誤差を増幅し、誤差に応じた電流を前記第４端子を通じて引き込むよう構成される、半導体装置。
【請求項２】
ゲートに所定のバイアス電圧が印加されたトランジスタを含む第３チップをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エラーアンプの電源プレーンには、前記第５端子の電圧から生成された内部電源電圧が供給されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２チップは、前記第５端子の電圧を安定化し、前記内部電源電圧を生成する内部レギュレータをさらに含むことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２チップは、前記第５端子の電圧を所定のしきい値電圧と比較する低電圧ロックアウト回路をさらに含むことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記エラーアンプのグランドプレーンには接地電位が供給されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記エラーアンプは、
前記第１電圧と前記基準電圧の誤差を増幅する差動アンプと、
そのベース／ゲートに前記差動アンプの出力信号が入力され、そのエミッタ／ソースが接地され、そのコレクタ／ドレインが前記第５端子と接続される出力トランジスタと、
を含むことを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記駆動回路は、
少なくとも同期整流トランジスタの両端間電圧にもとづいてレベルが遷移するパルス信号を生成するパルス発生器と、
前記パルス信号にもとづいて前記同期整流トランジスタをスイッチングするドライバと、
を含むことを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記パルス発生器は、（i）前記同期整流トランジスタの両端間電圧が所定の負の第１しきい値電圧より低くなると、前記パルス信号をオンレベルとし、（ii）前記同期整流トランジスタの両端間電圧が、前記第１しきい値電圧より高い所定の負の第２しきい値電圧より高くなると、前記パルス信号をオフレベルとすることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記パルス発生器は、
前記同期整流トランジスタの両端間電圧を前記第１しきい値電圧と比較する第１コンパレータと、
前記同期整流トランジスタの両端間電圧を、前記第２しきい値電圧と比較する第２コンパレータと、
を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記パルス発生器は、前記第１コンパレータの出力、前記第２コンパレータの出力それぞれを、所定時間マスクするブランキング回路をさらに含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
請求項１から１１のいずれかに記載の半導体装置を備えることを特徴とする絶縁同期整流型のＤＣ／ＤＣコンバータ。
【請求項１３】
前記ＤＣ／ＤＣコンバータはフライバック型であることを特徴とする請求項１２に記載のＤＣ／ＤＣコンバータ。
【請求項１４】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、負荷に供給する請求項１２または１３に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源装置。
【請求項１５】
負荷と、
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、前記負荷に供給する請求項１２または１３に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【請求項１６】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１２または１３に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源アダプタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やタブレット端末をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（ＡＣ／ＤＣコンバータ）が内蔵される。あるいは電子機器の外部の電源アダプタ（ＡＣアダプタ）にＡＣ／ＤＣコンバータが内蔵される場合もある。
【０００３】
図１は、本発明者が検討したＡＣ／ＤＣコンバータ１００ｒの基本構成を示すブロック図である。ＡＣ／ＤＣコンバータ１００ｒは主としてフィルタ１０２、整流回路１０４、平滑キャパシタ１０６およびＤＣ／ＤＣコンバータ２００ｒを備える。
【０００４】
商用交流電圧ＶＡＣは、ヒューズおよび入力キャパシタ（不図示）を介してフィルタ１０２に入力される。フィルタ１０２は、商用交流電圧ＶＡＣのノイズを除去する。整流回路１０４は、商用交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。整流回路１０４の出力電圧は、平滑キャパシタ１０６によって平滑化され、直流電圧ＶＩＮに変換される。
【０００５】
絶縁型のＤＣ／ＤＣコンバータ２００ｒは、入力端子Ｐ１に直流電圧ＶＩＮを受け、それを降圧して、目標値に安定化された出力電圧ＶＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。
【０００６】
ＤＣ／ＤＣコンバータ２００ｒは、１次側コントローラ２０２、フォトカプラ２０４、シャントレギュレータ２０６、出力回路２１０およびその他の回路部品を備える。出力回路２１０は、トランスＴ１、ダイオードＤ１、出力キャパシタＣ１、スイッチングトランジスタＭ１、を含む。出力回路２１０のトポロジーは、一般的なフライバックコンバータのそれであるため、説明を省略する。
【０００７】
スイッチングトランジスタＭ１がスイッチングすることにより、入力電圧ＶＩＮが降圧され、出力電圧ＶＯＵＴが生成される。そしてコントローラ２０２は、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧ＶＯＵＴを目標値に安定化させる。
【０００８】
ＤＣ／ＤＣコンバータ２００ｒの出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２により分圧される。シャントレギュレータ２０６は、分圧された電圧（電圧検出信号）ＶＳと所定の基準電圧ＶＲＥＦ（不図示）の誤差を増幅し、誤差に応じた誤差電流ＩＥＲＲを、フォトカプラ２０４の入力側の発光素子（発光ダイオード）から引き込む（シンク）。
【０００９】
フォトカプラ２０４の出力側の受光素子（フォトトランジスタ）には、２次側の誤差電流ＩＥＲＲに応じたフィードバック電流ＩＦＢが流れる。このフィードバック電流ＩＦＢが、抵抗およびキャパシタにより平滑化され、コントローラ２０２のフィードバック（ＦＢ）端子に入力される。コントローラ２０２は、ＦＢ端子の電圧（フィードバック電圧）ＶＦＢにもとづいてスイッチングトランジスタＭ１のデューティ比を調節する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−０７４９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者は、図１のＡＣ／ＤＣコンバータ１００ｒについて検討した結果、以下の課題を認識するに至った。図１のシャントレギュレータ２０６を安定に動作させるためには、ある程度大きなカソード電流ＩＫが流れる状態で使用する必要がある。カソード電流ＩＫは、フィードバックに寄与する成分と、固定的なバイアス成分（アイドル電流）の合計と把握される。たとえば市販されるシャントレギュレータの多くは、数百μＡ（たとえば７００μＡ）ものアイドル電流が必要となり、これがＡＣ／ＤＣコンバータ１００ｒの効率を悪化させる要因となっている。
【００１２】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、効率を改善したＤＣ／ＤＣコンバータの提供にある。
【課題を解決するための手段】
【００１３】
本発明のある態様は、絶縁同期整流型ＤＣ／ＤＣコンバータの２次側に配置され、ＤＣ／ＤＣコンバータの２次側の同期整流トランジスタを制御する同期整流コントローラに関する。絶縁同期整流型ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、トランスの２次巻線と接続される同期整流トランジスタと、フォトカプラと、フォトカプラの出力側と接続され、フォトカプラからのフィードバック信号に応じてスイッチングトランジスタをスイッチングする１次側コントローラと、を備える。同期整流コントローラは、同期整流トランジスタをスイッチングする駆動回路と、フォトカプラの入力側と接続されるフォトカプラ接続端子と、ＤＣ／ＤＣコンバータの出力電圧に応じた電圧検出信号とその目標電圧の誤差を増幅し、誤差に応じた電流をフォトカプラ接続端子を介してフォトカプラの入力側から引き込むエラーアンプと、を備えて、単一のモジュールにパッケージ化される。
【００１４】
この態様では、従来のシャントレギュレータに代えて、同期整流コントローラに内蔵されたエラーアンプによって、フォトカプラの入力側の電流を生成することとした。これにより、エラーアンプの消費電流をシャントレギュレータに比べて大幅に低減することができ、効率を改善できる。
【００１５】
エラーアンプと駆動回路それぞれの電源プレーンは独立してもよく、またそれぞれのグランドプレーンが独立していてもよい。
これにより、同期整流トランジスタを、トランスの２次巻線の高電位側（出力端子側）に配置したトポロジーに対応できる。
【００１６】
エラーアンプの電源プレーンには、フォトカプラ接続端子の電圧から生成された内部電源電圧が供給され、エラーアンプのグランドプレーンにはＤＣ／ＤＣコンバータの２次側の接地電位が供給されてもよい。
【００１７】
同期整流トランジスタは、２次巻線の高電位側に挿入されるものであり、トランスは、その２次側に設けられた補助巻線をさらに有してもよい。ＤＣ／ＤＣコンバータは、補助巻線を利用して同期整流トランジスタと２次巻線の間のラインの電位を基準とした電源電圧を生成するよう構成されてもよい。駆動回路のグランドプレーンには、ラインの電位が供給され、駆動回路の電源プレーンには、電源電圧が供給されてもよい。
【００１８】
エラーアンプと駆動回路は、別々の半導体チップに集積化されてもよい。これにより、エラーアンプと駆動回路のアイソレーションを高めることができる。
【００１９】
同期整流コントローラは、同期整流トランジスタをさらに備えて単一のモジュールにパッケージ化されてもよい。
【００２０】
駆動回路は、少なくとも同期整流トランジスタの両端間電圧にもとづいてレベルが遷移するパルス信号を生成するパルス発生器と、パルス信号にもとづいて同期整流トランジスタをスイッチングするドライバと、を含んでもよい。
【００２１】
パルス発生器は、（i）同期整流トランジスタの両端間電圧が所定の負の第１しきい値電圧より低くなると、パルス信号をオンレベルとし、（ii）同期整流トランジスタの両端間電圧が、第１しきい値電圧より高い所定の負の第２しきい値電圧より高くなると、パルス信号をオフレベルとしてもよい。
【００２２】
パルス発生器は、同期整流トランジスタの両端間電圧を第１しきい値電圧と比較し、セットパルスを生成するセットコンパレータと、同期整流トランジスタの両端間電圧を第２しきい値電圧と比較し、リセットパルスを生成するリセットコンパレータと、セットパルス、リセットパルスに応じて出力が遷移するフリップフロップと、を含んでもよい。
【００２３】
パルス発生器は、セットパルス、リセットパルスそれぞれを、所定時間マスクするブランキング回路をさらに含んでもよい。
【００２４】
ＤＣ／ＤＣコンバータはフライバック型であってもよいし、フォワード型であってもよい。
【００２５】
本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、トランスの２次巻線と接続される同期整流トランジスタと、出力キャパシタと、フォトカプラと、同期整流トランジスタをスイッチングするとともに、出力キャパシタの出力電圧とその目標レベルの誤差に応じた電流を、フォトカプラの入力側に供給する上述のいずれかの同期整流コントローラと、フォトカプラの出力側と接続され、同期整流コントローラが生成した電流に応じたフィードバック信号に応じて、スイッチングトランジスタを駆動する１次側コントローラと、を備える。
【００２６】
本発明の別の態様は、電源装置（ＡＣ／ＤＣコンバータ）に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備える。
【００２７】
本発明の別の態様は、電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備える。
【００２８】
本発明の別の態様は、ＡＣアダプタに関する。ＡＣアダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のＤＣ／ＤＣコンバータと、を備える。
【００２９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３０】
本発明のある態様によれば、絶縁同期整流型ＤＣ／ＤＣコンバータの効率を改善できる。
【図面の簡単な説明】
【００３１】
【図１】本発明者が検討したＡＣ／ＤＣコンバータの基本構成を示すブロック図である。
【図２】第１の実施の形態に係るＡＣ／ＤＣコンバータの回路図である。
【図３】図３（ａ）は、ＰＦＭモードにおける図２のＤＣ／ＤＣコンバータの動作波形図であり、図３（ｂ）は、ＰＦＭモードにおける図１のＤＣ／ＤＣコンバータの動作波形図である。
【図４】図２のＤＣ／ＤＣコンバータの具体的な構成例を示す回路図である。
【図５】第２の実施の形態に係るＡＣ／ＤＣコンバータの回路図である。
【図６】図５のＤＣ／ＤＣコンバータの具体的な構成例を示す回路図である。
【図７】ＡＣ／ＤＣコンバータを備えるＡＣアダプタを示す図である。
【図８】図８（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータを備える電子機器を示す図である。
【発明を実施するための形態】
【００３２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３４】
（第１の実施の形態）
図２は、第１の実施の形態に係るＡＣ／ＤＣコンバータ１００の回路図である。ＡＣ／ＤＣコンバータ１００は、フィルタ１０２、整流回路１０４、絶縁型のＤＣ／ＤＣコンバータ２００を備える。
【００３５】
絶縁型のＤＣ／ＤＣコンバータ２００は、１次側コントローラ２０２、フォトカプラ２０４、出力回路２１０、同期整流コントローラ３００を備える。出力回路２１０は、フライバック同期整流型のトポロジーを有し、トランスＴ１、１次巻線Ｗ１に接続されたスイッチングトランジスタＭ１、２次巻線Ｗ２に接続された同期整流トランジスタＭ２、出力キャパシタＣ１を備える。本実施の形態において同期整流トランジスタＭ２は、トランスＴ１の２次巻線Ｗ２よりも低電位側（接地電位側）に挿入されている。
【００３６】
同期整流コントローラ３００は、ＤＣ／ＤＣコンバータ２００の２次側に配置され、同期整流トランジスタＭ２をスイッチングする。フォトカプラ接続端子（ＰＣ）端子には、フォトカプラ２０４の入力側の発光素子（発光ダイオード）のカソードが接続される。ＶＤ端子には、同期整流トランジスタＭ２のドレイン電圧ＶＤが入力される。ＯＵＴ端子には同期整流トランジスタＭ２のゲートが接続される。なお同期整流トランジスタＭ２は、同期整流コントローラ３００に内蔵されてもよい。ＶＯ端子には、出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳが入力される。ＧＮＤ端子は、トランスＴ１の２次側の接地ラインと接続される。
【００３７】
同期整流コントローラ３００は、駆動回路３０２およびエラーアンプ３１０を備え、単一のモジュールにパッケージ化される。駆動回路３０２は、同期整流トランジスタＭ２をスイッチングする。より具体的には駆動回路３０２は、パルス信号Ｓ１を生成するパルス発生器３０４と、パルス信号Ｓ１にもとづいて同期整流トランジスタＭ２をスイッチングするドライバ３０６と、を備える。
【００３８】
パルス発生器３０４の構成およびパルス信号Ｓ１の生成方法は特に限定されないが、たとえばパルス発生器３０４は、少なくとも同期整流トランジスタＭ２の両端間電圧、つまりドレインソース間電圧ＶＤＳにもとづいてパルス信号Ｓ１を生成する。より具体的にはパルス発生器３０４は、ドレインソース間電圧ＶＤＳと、２つの負のしきい値電圧ＶＴＨ１、ＶＴＨ２にもとづいてパルス信号Ｓ１を生成する。２つのしきい値は、ＶＴＨ１＜ＶＴＨ２＜０となるよう定められる。たとえばＶＴＨ１＝−５０ｍＶ、ＶＴＨ２＝−１０ｍＶである。パルス発生器３０４は、ドレインソース電圧ＶＤＳが負の第１しきい値ＶＴＨ１より低くなると、パルス信号Ｓ１を、同期整流トランジスタＭ２のオンを指示するレベル（オンレベル、たとえばハイレベル）とし、その後、ドレインソース間電圧ＶＤＳがＶＴＨ２より高くなると、同期整流トランジスタＭ２のオフを指示するレベル（オフレベル、たとえばローレベル）とする。
【００３９】
エラーアンプ３１０は、ＤＣ／ＤＣコンバータ２００の出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳとその目標電圧ＶＲＥＦの誤差を増幅し、誤差に応じた電流ＩＥＲＲを、ＰＣ端子を介してフォトカプラ２０４から引き込む（シンク）。エラーアンプ３１０は、オープンコレクタあるいはオープンドレイン形式の出力段を有しており、出力段のトランジスタ３１２のコレクタ（あるいはドレイン）はＰＣ端子と接続される。差動アンプ３１４は、電圧検出信号ＶＳと基準電圧ＶＲＥＦの誤差に応じて、トランジスタ３１２のベース電流あるいはゲート電圧を制御する。本実施の形態では、トランジスタ３１２のコレクタとＰＣ端子の間のダイオードＤ２は、回路保護あるいは電圧のレベルシフトを目的として挿入されるが、別の実施の形態において省略してもよい。
【００４０】
以上が同期整流コントローラ３００を備えるＤＣ／ＤＣコンバータ２００の構成である。続いてその動作を説明する。
【００４１】
電圧検出信号ＶＳが基準電圧ＶＲＥＦより高くなると、出力トランジスタ３１２が引き込む電流ＩＥＲＲは増大し、フォトカプラ２０４の出力側のフォトトランジスタに流れる電流ＩＦＢも増大する。このときフィードバック電圧ＶＦＢは低下し、したがってスイッチングトランジスタＭ１のデューティ比（オン時間）は低下し、電圧検出信号ＶＳが基準電圧ＶＲＥＦに近づく方向（低下）にフィードバックがかかる。反対に電圧検出信号ＶＳが基準電圧ＶＲＥＦより低くなると出力トランジスタ４１２が引き込む電流ＩＥＲＲは減少し、受光素子の電流ＩＦＢも減少する。このときフィードバック電圧ＶＦＢは増大し、したがってスイッチングトランジスタＭ１のデューティ比が増大し、電圧検出信号ＶＳが基準電圧ＶＲＥＦに近づく方向（上昇）にフィードバックがかかる。このようにしてＤＣ／ＤＣコンバータ２００の出力電圧ＶＯＵＴはその目標レベルに安定化される。
【００４２】
ＤＣ／ＤＣコンバータ２００によれば、以下の効果を得ることができる。
この同期整流コントローラ３００では、エラーアンプ３１０を駆動回路３０２と同一の半導体基板に集積化することにより、図１のシャントレギュレータ２０６に比べて、エラーアンプ３１０の消費電流を大幅に低減できる。
【００４３】
具体的には、図１のＤＣ／ＤＣコンバータ２００ｒにおいて、市販されるシャントレギュレータ２０６を用いた場合、その消費電流は７００μＡ程度であり、その内訳は、１５０μＡがフォトカプラ２０４の入力側の発光素子に流れる電流であり、残りの５５０μＡがシャントレギュレータ２０６の動作電流ＩＤＤであるものとする。動作電流ＩＤＤは発光素子およびそれと並列な抵抗を介して供給され、損失となっている。
【００４４】
これに対して、図２のエラーアンプ３１０は、その出力電流ＩＥＲＲが１５０μＡとシャントレギュレータ２０６と同じであったとしても、そのときの動作電流ＩＤＤを５０μＡ程度まで低減することができ、ＤＣ／ＤＣコンバータ２００の、特に軽負荷状態における効率を改善できる。
【００４５】
ここで同期整流コントローラ３００の電源（ＶＣＣ）端子は、たとえばＤＣ／ＤＣコンバータ２００の出力ラインと接続され、同期整流コントローラ３００は出力電圧ＶＯＵＴを電源電圧（たとえば２４Ｖ）として動作する。そうすると、エラーアンプ３１０の消費電力は、２４×２００μＡ＝４．８ｍＷとなる。一方、同じ条件での図１のシャントレギュレータ２０６の消費電力は、２４Ｖ×７００μＡ＝１６．８ｍＷとなるため、図２のＤＣ／ＤＣコンバータ２００によれば、１０ｍＷ以上も消費電力を低減できる。
【００４６】
加えて同期整流コントローラ３００によれば、以下の効果を得られる。
軽負荷時において、効率を高めるためにＤＣ／ＤＣコンバータ２００を間欠動作（ＰＦＭモードとも称される）させる場合がある。図３（ａ）は、ＰＦＭモードにおける図２のＤＣ／ＤＣコンバータ２００の動作波形図である。図３（ｂ）には、比較のために図１のＤＣ／ＤＣコンバータ２００ｒの動作波形図を示す。
【００４７】
ＰＦＭモードでは１次側のスイッチングトランジスタＭ１をある時間ＴＯＮ、オンした後に、オフする。そして出力電圧ＶＯＵＴが基準レベル付近のしきい値に低下すると、スイッチングトランジスタＭ１を再度ターンオンする。
【００４８】
スイッチングトランジスタＭ１のオフ時間ＴＯＦＦは、出力キャパシタＣ１の容量Ｃ、出力電圧ＶＯＵＴのリップルΔＶ、出力キャパシタＣ１からの放電電流Ｉを用いて以下の式で与えられる。
ＴＯＦＦ＝Ｃ・ΔＶ／Ｉ
またＤＣ／ＤＣコンバータのスイッチング周期ｔは、以下の式で与えられる。
ｔ＝（ＴＯＮ＋ＴＯＦＦ）＝ＴＯＮ＋Ｃ・ΔＶ／Ｉ
【００４９】
ここでＩは出力キャパシタＣ１からの放電電流であり、軽負荷時にはシャントレギュレータ２０６あるいはエラーアンプ３１０の消費電流と等しい。いま出力キャパシタＣ１の容量を１００μＦ、リップルΔＶ＝１００ｍＶ、ＴＯＮ≒０とすれば、図１のＤＣ／ＤＣコンバータ２００ｒのスイッチング周期ｔ１、図２のＤＣ／ＤＣコンバータ２００のスイッチング周期ｔ２はそれぞれ以下で与えられる。
ｔ１≒１００μＡ×１００ｍＶ／７００μＡ＝１４．２８ｍｓ
ｔ２≒１００μＡ×１００ｍＶ／２００μＡ＝５０ｍｓ
【００５０】
つまり図２のＤＣ／ＤＣコンバータ２００によれば、図１のＤＣ／ＤＣコンバータ２００ｒに比べて軽負荷時における１次側のスイッチング周波数を１／３以下に減らすことができる。これによりコントローラ２０２がスイッチングトランジスタＭ１のゲートを充放電するのに使用されるスイッチング損失を１／３以下に減らすことができる。
【００５１】
さらに駆動回路３０２とエラーアンプ３１０をパッケージ化することにより、ＤＣ／ＤＣコンバータ２００あるいはＡＣ／ＤＣコンバータ１００の設計を簡易化することができる。
【００５２】
図４は、図２のＤＣ／ＤＣコンバータの具体的な構成例を示す回路図である。トランスＴ１の１次側には、スイッチングトランジスタＭ１と直列にセンス抵抗Ｒｓが設けられる。コントローラ２０２は、センス抵抗Ｒｓの電圧降下にもとづいて１次側電流をモニタする。１次側電流は、電流モード制御に利用され、あるいは過電流保護に利用される。コントローラ２０２の構成は特に限定されず、ピーク電流モード、平均電流モード、オフ時間固定モードなどのパルス変調器を含んでもよい。
【００５３】
またトランスＴ１の補助巻線Ｗ３には、整流ダイオードＤ３、平滑キャパシタＣ３が接続される。平滑キャパシタＣ３に生ずる電圧は、コントローラ２０２の電源電圧として利用される。
【００５４】
続いて同期整流コントローラ３００について説明する。同期整流コントローラ３００は同期整流トランジスタＭ２を内蔵する。同期整流コントローラ３００は、２つの半導体チップ（ダイ）ＳＣ１、ＳＣ２を含む。半導体チップＳＣ１は高耐圧プロセスで製造され、同期整流トランジスタＭ２が集積化される。半導体チップＳＣ２には、駆動回路３０２およびエラーアンプ３１０が集積化される。
【００５５】
駆動回路３０２は、パルス発生器３０４、ドライバ３０６に加えて、ＵＶＬＯ回路３２０、内部レギュレータ３２２、ドライバ用レギュレータ３２４を含む。ＵＶＬＯ（低電圧ロックアウト）回路３２０は、ＶＣＣ端子の電圧がしきい値（３Ｖ）より低くなると、駆動回路３０２を停止する。内部レギュレータ３２２は、ＶＣＣ端子の電圧をレギュレートし、その他の回路に供給する。ドライバ用レギュレータ３２４は、ＶＣＣ端子の電圧をレギュレートし、ドライバ３０６の電源電圧を生成する。
【００５６】
パルス発生器３０４は、ブランキング回路３３０、セットコンパレータ３３２、リセットコンパレータ３３４、ＡＮＤゲート３３６、ＯＲゲート３３８、フリップフロップ３４０、ブランキング回路３４２を含む。
【００５７】
同期整流トランジスタＭ２のドレイン端子と、セットコンパレータ３３２、リセットコンパレータ３３４の入力端子（−）の間には、図示しない高耐圧クランプ回路が挿入される。セットコンパレータ３３２は、同期整流トランジスタＭ２のドレインソース間電圧ＶＤＳを第１しきい値電圧ＶＴＨ１（＝−５０ｍＶ）と比較する。ＶＤＳ＜ＶＴＨ１となりセットコンパレータ３３２の出力（セットパルス）がアサート（ハイレベル）されると、フリップフロップ３４０の出力（パルス信号）Ｓ１がオンレベル（ハイレベル）に遷移する。
【００５８】
リセットコンパレータ３３４は、同期整流トランジスタＭ２のドレインソース間電圧ＶＤＳを第２しきい値電圧ＶＴＨ２（＝−１０ｍＶ）と比較する。ＶＤＳ＞ＶＴＨ２となりリセットコンパレータ３３４の出力（リセットパルス）がネゲート（ローレベル）されると、フリップフロップ３４０がリセットされ、その出力Ｓ１がオフレベル（ローレベル）に遷移する。
【００５９】
ブランキング回路３３０、ブランキング回路３４２はそれぞれ、同期整流トランジスタＭ２のドレイン電圧ＶＤがノイズにより変動する期間、セットコンパレータ３３２からのセットパルス、リセットコンパレータ３３４からのリセットパルスをマスクするために利用される。それぞれのブランキング（マスク）時間は、Ｔ＿ＢＬＡＮＫ１端子、Ｔ＿ＢＬＡＮＫ２端子に外付けされる抵抗Ｒ１１、Ｒ１２により設定可能である。ＡＮＤゲート３３６は、セットパルスとブランキング回路３３０の出力の論理積をとることにより、セットパルスをマスクする。同様に、ＯＲゲート３３８は、リセットパルスとブランキング回路３４２の出力の論理和をとることにより、リセットパルスをマスクする。
【００６０】
（第２の実施の形態）
図５は、第２の実施の形態に係るＡＣ／ＤＣコンバータ１００ｂの回路図である。ＤＣ／ＤＣコンバータ２００ｂの構成が図２のそれと異なっている。具体的には、出力回路２１０ｂの同期整流トランジスタＭ２は、トランスＴ１の２次巻線Ｗ２の高電位側に設けられる。
【００６１】
同期整流コントローラ３００ｂは、駆動回路３０２ｂとエラーアンプ３１０ｂを含む。それぞれの基本構成および動作は図２と同様であるが、本実施の形態では、駆動回路３０２ｂとエラーアンプ３１０ｂは、電源プレーンが独立であり、またグランドプレーンも独立に構成される。駆動回路３０２ｂとエラーアンプ３１０ｂは、別々の半導体チップ（ダイ）に集積化され、単一のモジュールにパッケージ化される。なお、プロセスデザインルールが、同一ダイ内に、独立した（アイソレートされた）２個の電源プレーン、２個のグランドプレーンを許容する場合、駆動回路３０２ｂ、エラーアンプ３１０ｂを単一のチップに集積化してもよい。
【００６２】
駆動回路３０２ｂのグランドプレーンは、ＧＮＤ１端子を介して、同期整流トランジスタＭ２のソースと接続される。ＶＤ端子は、同期整流トランジスタＭ２のドレインと接続される。
【００６３】
トランスＴ１の補助巻線Ｗ４、ダイオードＤ４、キャパシタＣ４は、同期整流トランジスタＭ２のソースを基準として、電源電圧ＶＣＣ１を生成する。電源電圧ＶＣＣ１は、同期整流コントローラ３００ｂの電源端子ＶＣＣを介して駆動回路３０２ｂの電源プレーンに供給される。
【００６４】
一方、エラーアンプ３１０ｂのグランドプレーンは、ＧＮＤ２端子を介して、２次側のグランドと接続される。またエラーアンプ３１０ｂの電源プレーンには、ＰＣ端子の電圧ＶＰＣ、あるいはそれにもとづいて生成された内部電源電圧ＶＣＣ２が供給される。
【００６５】
図６は、図５のＤＣ／ＤＣコンバータの具体的な構成例を示す回路図である。同期整流コントローラ３００ｂは、３つの半導体チップＳＣ３、ＳＣ４、ＳＣ５を含む。半導体チップＳＣ３は、高耐圧プロセスで製造され、ゲートに所定のバイアス電圧ＶＧが印加されたＦＥＴであるトランジスタＭ１０を含み、同期整流トランジスタＭ２のドレイン電圧ＶＤをクランプする。トランジスタＭ１０によりクランプされたドレイン電圧ＶＤ’は、セットコンパレータ３３２、リセットコンパレータ３３４に入力される。半導体チップＳＣ４は図５の駆動回路３０２ｂに対応し、図４と同様の構成を有するパルス発生器３０４およびドライバ３０６を含む。
【００６６】
半導体チップＳＣ５には、エラーアンプ３１０ｂ、ＵＶＬＯ回路３５０、内部レギュレータ３５２が形成される。ＵＶＬＯ回路３５０は、ＰＣ端子（ＳＨ＿ＯＵＴピン）の電圧を所定のしきい値電圧（１．４Ｖ）と比較し、低電圧状態において半導体チップＳＣ５上の回路を停止する。また内部レギュレータ３５２は、ＰＣ端子の電圧を安定化し、内部電源電圧ＶＣＣ２をエラーアンプ３１０ｂに供給する。
【００６７】
以上が第２の実施の形態に係る同期整流コントローラ３００ｂの構成である。
この同期整流コントローラ３００ｂによれば、第１の実施の形態と同様に、２次側の消費電流を低減することができる。また軽負荷時における１次側のスイッチング損失を低減できる。
【００６８】
また第２の実施の形態では、駆動回路３０２ｂ、エラーアンプ３１０ｂのグランドプレーン、電源プレーンそれぞれを独立させた。これにより、同期整流トランジスタＭ２をハイサイド側に挿入するアプリケーションにおいても、駆動回路３０２ｂにより、同期整流トランジスタＭ２をそのソース電圧をグランドプレーンとして駆動しつつ、エラーアンプ３１０ｂにより、フォトカプラ２０４をトランス２次側の接地電位をグランドプレーンとして駆動することができる。
【００６９】
続いて、ＤＣ／ＤＣコンバータ２００の用途を説明する。
図７は、ＡＣ／ＤＣコンバータ１００を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータ１００は、筐体８０４内に実装される。ＡＣ／ＤＣコンバータ１００により生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
【００７０】
図８（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータ１００を備える電子機器９００を示す図である。図８（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータ１００は、筐体８０４内に実装される。ＡＣ／ＤＣコンバータ１００により生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
【００７１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７２】
（第１変形例）
実施の形態では、フライバックコンバータを説明したが、本発明はフォワードコンバータにも適用可能である。この場合にはトランスＴ１の２次側に、複数の同期整流用のトランジスタが配置されることとなる。同期整流コントローラは、複数の同期整流トランジスタをスイッチングするよう構成された駆動回路３０２と、エラーアンプ３１０が、単一のパッケージにモジュール化される。あるいは、図２や図５の同期整流コントローラを複数個、利用することで、フォワードコンバータに対応することもできる。またコンバータは疑似共振型であってもよい。
【００７３】
（第２変形例）
スイッチングトランジスタや同期整流トランジスタの少なくとも一方は、バイポーラトランジスタやＩＧＢＴであってもよい。
【００７４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７５】
１００…ＡＣ／ＤＣコンバータ、１０２…フィルタ、１０４…整流回路、１０６…平滑キャパシタ、２００…ＤＣ／ＤＣコンバータ、２０２…コントローラ、２０４…フォトカプラ、２０６…シャントレギュレータ、２１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｃ１…出力キャパシタ、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、３００…同期整流コントローラ、３０２…駆動回路、３０４…パルス発生器、３０６…ドライバ、３１０…エラーアンプ、３１２…出力トランジスタ、３１４…差動アンプ、３２０…ＵＶＬＯ回路、３２２…内部レギュレータ、３３０…ブランキング回路、３３２…セットコンパレータ、３３４…リセットコンパレータ、３３６…ＡＮＤゲート、３３８…ＯＲゲート、３４０…フリップフロップ、３４２…ブランキング回路、３５０…ＵＶＬＯ回路、３５２…内部レギュレータ、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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