(57)【要約】【課題】ＳＮＲと安定性の両者を高くすることができるようにした連続時間型デルタシグマＡＤＣ回路を提供する。【解決手段】減算器２Ａ〜２Ｃ、積分器３Ａ〜３Ｃ、量子化器４を有する主経路と、該主経路で得られた前記デジタル信号を１クロック遅延する遅延器６、遅延器６の出力信号をアナログ信号に戻して帰還信号を生成するＤＡＣ回路７を有する帰還経路と、を備えた連続時間型デルタシグマＡＤＣ回路において、帰還経路におけるＤＡＣ回路７と減算器２Ａとの間に動作クロックによるノイズを除去するローパスフィルタ１０Ａを挿入した。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログの入力信号と帰還信号の差分を抽出する演算器、該演算器の出力信号を積分する積分器、該積分器の出力信号を量子化してデジタル信号を生成する量子化器を有する主経路と、該主経路で得られた前記デジタル信号をアナログ信号に戻して前記帰還信号を生成するＤＡＣ回路を有する帰還経路と、を備えた連続時間型デルタシグマＡＤＣ回路において、
前記帰還経路における前記ＤＡＣ回路と前記演算器の間に、動作クロックによるノイズを除去するローパスフィルタを挿入したことを特徴とする連続時間型デルタシグマＡＤＣ回路。
【請求項２】
請求項１に記載の連続時間型デルタシグマＡＤＣ回路において、
前記演算器と前記積分器が交互に２段以上接続され、２段目以降の前記演算器は前段の前記積分器の出力信号と前記帰還信号の差分を演算し、前記ローパスフィルタは前記ＤＡＣ回路と初段の前記演算器との間に挿入されていることを特徴とする連続時間型デルタシグマＡＤＣ回路。
【請求項３】
アナログの入力信号と帰還信号の差分を抽出する演算器、該演算器の出力信号を積分する積分器、該積分器の出力信号を量子化してデジタル信号を生成する量子化器を有する主経路と、該主経路で得られた前記デジタル信号をアナログ信号に戻して前記帰還信号を生成するＤＡＣ回路を有する帰還経路と、を備えた連続時間型デルタシグマＡＤＣ回路において、
前記主経路における前記演算器と前記積分器の間に、動作クロックによるノイズを除去するローパスフィルタを挿入したことを特徴とする連続時間型デルタシグマＡＤＣ回路。
【請求項４】
請求項３に記載の連続時間型デルタシグマＡＤＣ回路において、
前記演算器と前記積分器が交互に２段以上接続され、２段目以降の前記演算器は前段の前記積分器の出力信号と前記帰還信号の差分を演算し、前記ローパスフィルタは初段の前記演算器と初段の前記前記積分器との間に挿入されていることを特徴とする連続時間型デルタシグマＡＤＣ回路。
【請求項５】
請求項４に記載の連続時間型デルタシグマＡＤＣ回路において、
前記初段の演算器は２個の加算用抵抗で構成され、前記ローパスフィルタは前記加算用抵抗と１個のキャパシタで構成されていることを特徴とする連続時間型デルタシグマＡＤＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ低減と安定性の両者を実現することができる連続時間型デルタシグマＡＤＣ回路に関する。
【背景技術】
【０００２】
図５に従来の３次の連続時間型デルタシグマＡＤＣ回路を示す。１はアナログ電圧が入力する入力端子、２Ａ，２Ｂ，２Ｃはアナログ電圧と帰還電圧の差分を抽出する減算器、３Ａ，３Ｂ，３Ｃは差分電圧を積分する積分器、４は積分器３Ｃから出力する積分電圧を所定ビットのデジタル信号に量子化する量子化器、５はデジタル信号の出力端子であり、これらにより主経路が構成されている。６はデジタル信号を１クロックだけ遅延させる遅延器、７は遅延器６の出力デジタル信号をアナログの帰還電圧に変換するＤＡＣ回路であり、これらにより帰還経路が構成されている。このような連続時間型デルタシグマＡＤＣ回路は例えば特許文献１に記載されている。
【０００３】
一般的に、連続時間型デルタシグマＡＤＣ回路は、ＳＮＲ（信号対雑音比）を向上させるためには、オーバーサンプリング率を高くするか、あるいは次数（段数）を高くする必要がある。このため、動作クロック周波数の自由度が低いアプリケーションにおいては、次数を高くすることが行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１２−５１９４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＮＲを高くするために連続時間型デルタシグマＡＤＣ回路の次数を高くすると安定性が悪くなることから、ＳＮＲを高くすることと安定性を高くすることとは、トレードオフの関係にあった。
【０００６】
本発明の目的は、ＳＮＲと安定性の両者を高くすることができるようにした連続時間型デルタシグマＡＤＣ回路を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明は、アナログの入力信号と帰還信号の差分を抽出する演算器、該演算器の出力信号を積分する積分器、該積分器の出力信号を量子化してデジタル信号を生成する量子化器を有する主経路と、該主経路で得られた前記デジタル信号をアナログ信号に戻して前記帰還信号を生成するＤＡＣ回路を有する帰還経路と、を備えた連続時間型デルタシグマＡＤＣ回路において、前記帰還経路における前記ＤＡＣ回路と前記演算器の間に、動作クロックによるノイズを除去するローパスフィルタを挿入したことを特徴とする。
【０００８】
請求項２にかかる発明は、請求項１に記載の連続時間型デルタシグマＡＤＣ回路において、前記演算器と前記積分器が交互に２段以上接続され、２段目以降の前記演算器は前段の前記積分器の出力信号と前記帰還信号の差分を演算し、前記ローパスフィルタは前記ＤＡＣ回路と初段の前記演算器との間に挿入されていることを特徴とする。
【０００９】
請求項３にかかる発明は、アナログの入力信号と帰還信号の差分を抽出する演算器、該演算器の出力信号を積分する積分器、該積分器の出力信号を量子化してデジタル信号を生成する量子化器を有する主経路と、該主経路で得られた前記デジタル信号をアナログ信号に戻して前記帰還信号を生成するＤＡＣ回路を有する帰還経路と、を備えた連続時間型デルタシグマＡＤＣ回路において、前記主経路における前記演算器と前記積分器の間に、動作クロックによるノイズを除去するローパスフィルタを挿入したことを特徴とする。
【００１０】
請求項４にかかる発明は、請求項３に記載の連続時間型デルタシグマＡＤＣ回路において、前記演算器と前記積分器が交互に２段以上接続され、２段目以降の前記演算器は前段の前記積分器の出力信号と前記帰還信号の差分を演算し、前記ローパスフィルタは初段の前記演算器と初段の前記前記積分器との間に挿入されていることを特徴とする。
【００１１】
請求項５にかかる発明は、請求項４に記載の連続時間型デルタシグマＡＤＣ回路において、前記初段の演算器は２個の加算用抵抗で構成され、前記ローパスフィルタは前記加算用抵抗と１個のキャパシタで構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ローパスフィルタによって動作クロックによるノイズを除去することができるので、次数を低くして安定性を向上させながらＳＮＲを高くすることができる連続時間型デルタシグマＡＤＣ回路を実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例の連続時間型デルタシグマＡＤＣ回路の回路図である。
【図２】図１の連続時間型デルタシグマＡＤＣ回路の要部の具体的回路図である。
【図３】本発明の第２実施例の連続時間型デルタシグマＡＤＣ回路の回路図である。
【図４】図３の連続時間型デルタシグマＡＤＣ回路の要部の具体的回路図である。
【図５】従来の連続時間型デルタシグマＡＤＣ回路の回路図である。
【発明を実施するための形態】
【００１４】
＜第１実施例＞
図１に本発明の第１実施例の連続時間型デルタシグマＡＤＣ回路を示す。図１において、図５と同じ要素には同じ符号をつけて重複説明を省略する。本実施例では、帰還経路におけるＤＡＣ回路７と減算器２Ａとの間にローパスフィルタ１０Ａを挿入している。このローパスフィルタ１０Ａのカットオフ周波数は、ＡＤＣ処理のための動作クロック成分をカットできる値に設定されている。その周波数はおよそＡＤＣ帯域の１０倍以上、動作クロック周波数の１／１０以下の範囲内に設定されるが、雑音特性をシミュレーションしながら決定することが望ましい。
【００１５】
図２に減算器２Ａとローパスフィルタ１０Ａの部分の具体的構成を示す。減算器２Ａは加算用の抵抗Ｒ１，Ｒ２により構成され、入力端子１に入力するアナログ信号と帰還信号との差分を抵抗Ｒ１，Ｒ２で決まる比率で演算する。ローパスフィルタ１０Ａは抵抗Ｒ３とキャパシタＣ１により構成されている。積分器３Ａは増幅器３１とキャパシタＣ０で構成されている。
【００１６】
本実施例では、このように減算器２ＡとＤＡＣ回路７との間にローパスフィルタ１０Ａを挿入することにより、ＤＡＣ回路１０Ａから出力するアナログの帰還信号に含まれる動作クロック成分が大きく低減し、減算器２Ａとローパスフィルタ１０Ａの間のノードＮ１にはほとんど現われないので、連続時間型デルタシグマＡＤＣ回路の次数を低くして安定性を向上させながら、オーバーサンプリング率を高くすることなく、ＳＮＲを高くすることができるようになる。
【００１７】
＜第２実施例＞
図３に本発明の第２実施例の連続時間型デルタシグマＡＤＣ回路を示す。図３において、図５と同じ要素には同じ符号をつけて重複説明を省略する。本実施例では、主経路における減算器２Ａと積分器３Ａの間にローパスフィルタ１０Ｂを挿入している。このローパスフィルタ１０Ｂのカットオフ周波数はＡＤＣ処理のための動作クロックをカットできる値に設定されている。その周波数はおよそＡＤＣ帯域の１０倍以上、動作クロック周波数の１／１０以下の範囲内に設定されるが、雑音特性をシミュレーションしながら決定することが望ましい。
【００１８】
図４に減算器２Ａとローパスフィルタ１０Ｂの部分の具体的構成を示す。減算器２Ａは抵抗Ｒ１，Ｒ２により構成され、入力端子１に入力するアナログ信号と帰還信号の差分を抵抗Ｒ１，Ｒ２で決まる比率で演算する。ローパスフィルタ１０Ｂは抵抗Ｒ１、Ｒ２とキャパシタＣ２により構成されている。つまり、ローパスフィルタ１０Ｂには減算器２Ａの抵抗Ｒ１，Ｒ２が共用されているので、追加する素子はキャパシタＣ２のみで済む。積分器３Ａは増幅器３１とキャパシタＣ０で構成されている。
【００１９】
本実施例では、このように減算器２Ａと積分器３Ａ７との間にローパスフィルタ１０Ｂを挿入することにより、ＤＡＣ回路１０Ａから出力するアナログの帰還信号に含まれる動作クロック成分が大きく低減し、ローパスフィルタ１０Ａと積分器３Ａとの間のノードＮ２にはほとんど現われないので、連続時間型デルタシグマＡＤＣ回路の次数を低くして安定性を向上させながら、オーバーサンプリング率を高くすることなく、ＳＮＲを高くすることができるようになる。
【００２０】
また、本実施例では、入力端子１に入力する信号の振幅レベルも抑圧することができるので、より大きな信号を入力させることが可能となる。このため、信号の入力レベルのダイナミックレンジを拡大でき、フルスケールのＳＮＲをも向上できる。
【００２１】
また、本実施例では、ローパスフィルタ１０Ｂを、減算器２Ａを構成する抵抗Ｒ１，Ｒ２に１個のキャパシタＣ２を加えることだけで構成できるので、そのコスト安を実現できる。
【００２２】
＜その他の実施例＞
なお、以上の実施例において、積分器３Ａ，３Ｂとしては通常アンプ（３１等）に代えて反転アンプを使用することもでき、この場合は出力信号が反転するので、減算器２Ｂ，２Ｃは加算器に置き換えればよい。つまり、減算器は２つの信号の差分を演算する演算器であればよい。
【符号の説明】
【００２３】
１：入力端子
２Ａ，２Ｂ，２Ｃ：減算器
３Ａ，３Ｂ，３Ｃ：積分器
４：量子化器
５：出力端子
６：遅延器
７：ＤＡＣ回路
１０Ａ，１０Ｂ：ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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