(57)【要約】【課題】スイッチング素子のゲート・ソース間に過大な電圧が印加されることを防止することができる直流変換装置を提供する。【解決手段】直流変換装置は、トランスの二次巻線の第１端に第１のスイッチング素子の第１端子及び第２のスイッチング素子の制御端子を接続し、トランスの二次巻線の第２端に第２のスイッチング素子の第１端子及び第１のスイッチング素子の制御端子を接続し、第１のスイッチング素子の第２端子と第２のスイッチング素子の第２端子とを接続し、第１のスイッチング素子の制御端子と第２端子との間に接続された第１の電圧制限素子と、第２のスイッチング素子の制御端子と第２端子との間に接続された第２の電圧制限素子とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランスと、該トランスの二次側に設けられ、二つの端子及び該二つの端子間の導通を制御する制御端子を有する同期整流用の第１のスイッチング素子及び第２のスイッチング素子とを備える直流変換装置であって、
前記トランスの二次巻線の第１端に前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の制御端子を接続し、
前記トランスの二次巻線の第２端に前記第２のスイッチング素子の第１端子及び前記第１のスイッチング素子の制御端子を接続し、
前記第１のスイッチング素子の第２端子と前記第２のスイッチング素子の第２端子とを接続し、
前記第１のスイッチング素子の制御端子と第２端子との間に接続された第１の電圧制限素子と、
前記第２のスイッチング素子の制御端子と第２端子との間に接続された第２の電圧制限素子と
を備える直流変換装置。
【請求項２】
前記二次巻線の第２端と前記第１のスイッチング素子の制御端子との間の電路に設けられた第１の抵抗と、
前記二次巻線の第１端と前記第２のスイッチング素子の制御端子との間の電路に設けられた第２の抵抗と
を備える請求項１に記載の直流変換装置。
【請求項３】
前記第１の抵抗に並列に接続され、該第１の抵抗よりも抵抗値が小さい抵抗を有し、前記第１のスイッチング素子の制御端子から流出する電流をバイパスする第１のバイパス回路と、
前記第２の抵抗に並列に接続され、該第２の抵抗よりも抵抗値が小さい抵抗を有し、前記第２のスイッチング素子の制御端子から流出する電流をバイパスする第２のバイパス回路と
を備える請求項２に記載の直流変換装置。
【請求項４】
前記第１のバイパス回路及び前記第２のバイパス回路それぞれは、
前記抵抗と直列に接続されたダイオードを有する請求項３に記載の直流変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流変換装置に関する。
【背景技術】
【０００２】
直流電圧を変換するＤＣ／ＤＣコンバータが産業用機器及び車載装置に用いられている。ＤＣ／ＤＣコンバータは、トランスを介して一次側と二次側とが絶縁され、トランスの二次巻線側に整流ダイオードを設けている。また、整流ダイオードの電力損失が多いため、整流ダイオードに代えて同期整流ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられ、ＭＯＳＦＥＴを駆動するゲートドライバ回路に代えてトランスの２次巻線に誘起する電圧を用いている場合がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２６２２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１のような従来のＤＣ／ＤＣコンバータ（直流変換装置）では、出力電圧が比較的高圧になると、トランスの二次巻線に誘起する電圧も高圧になり、同期整流用のＭＯＳＦＥＴに印加される電圧（ゲート電圧）が高くなる。このため、ＭＯＳＦＥＴ（スイッチング素子）のゲート・ソース間に定格電圧を超える電圧が印加され、ＭＯＳＦＥＴが破損する可能性がある。
【０００５】
本発明は、斯かる事情に鑑みてなされたものであり、スイッチング素子のゲート・ソース間に過大な電圧が印加されることを防止することができる直流変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施の形態に係る直流変換装置は、トランスと、該トランスの二次側に設けられ、二つの端子及び該二つの端子間の導通を制御する制御端子を有する同期整流用の第１のスイッチング素子及び第２のスイッチング素子とを備える直流変換装置であって、前記トランスの二次巻線の第１端に前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の制御端子を接続し、前記トランスの二次巻線の第２端に前記第２のスイッチング素子の第１端子及び前記第１のスイッチング素子の制御端子を接続し、前記第１のスイッチング素子の第２端子と前記第２のスイッチング素子の第２端子とを接続し、前記第１のスイッチング素子の制御端子と第２端子との間に接続された第１の電圧制限素子と、前記第２のスイッチング素子の制御端子と第２端子との間に接続された第２の電圧制限素子とを備える。
【発明の効果】
【０００７】
本発明によれば、スイッチング素子のゲート・ソース間に過大な電圧が印加されることを防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態の直流変換装置の回路構成の第１例を示す説明図である。
【図２】本実施の形態の直流変換装置の各部の波形の一例を示す模式図である。
【図３】バイパス回路を具備しない場合の各部の波形の一例を示す模式図である。
【図４】バイパス回路を具備する場合の各部の波形の一例を示す模式図である。
【図５】本実施の形態の直流変換装置の回路構成の第２例を示す説明図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
本実施の形態に係る直流変換装置は、トランスと、該トランスの二次側に設けられ、二つの端子及び該二つの端子間の導通を制御する制御端子を有する同期整流用の第１のスイッチング素子及び第２のスイッチング素子とを備える直流変換装置であって、前記トランスの二次巻線の第１端に前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の制御端子を接続し、前記トランスの二次巻線の第２端に前記第２のスイッチング素子の第１端子及び前記第１のスイッチング素子の制御端子を接続し、前記第１のスイッチング素子の第２端子と前記第２のスイッチング素子の第２端子とを接続し、前記第１のスイッチング素子の制御端子と第２端子との間に接続された第１の電圧制限素子と、前記第２のスイッチング素子の制御端子と第２端子との間に接続された第２の電圧制限素子とを備える。
【００１０】
トランスの二次巻線の第１端に第１のスイッチング素子の第１端子及び第２のスイッチング素子の制御端子を接続し、トランスの二次巻線の第２端に第２のスイッチング素子の第１端子及び第１のスイッチング素子の制御端子を接続してある。第１のスイッチング素子の第２端子と第２のスイッチング素子の第２端子とを接続してある。スイッチング素子は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１端子はドレイン、第２端子はソース、制御端子はゲートとすることができる。
【００１１】
第１のスイッチング素子の制御端子と第２端子との間に第１の電圧制限素子を接続し、第２のスイッチング素子の制御端子と第２端子との間に第２の電圧制限素子を接続してある。電圧制限素子は、例えば、ツェナーダイオードとすることができる。
【００１２】
トランスの２次巻線には、例えば、正極の電圧（例えば、第１端に対して第２端が高い電圧）と負極の電圧（例えば、第２端に対して第１端が高い電圧）とが交互に誘起する。正極の電圧が誘起している場合、第１のスイッチング素子がオンとなり、第１のスイッチング素子を介して負荷電流が流れる。また、負極の電圧が誘起している場合、第２のスイッチング素子がオンとなり、第２のスイッチング素子を介して負荷電流が流れる。
【００１３】
第１のスイッチング素子がオフからオンする直前には、第１のスイッチング素子の制御端子と第２端子間には、二次巻線の電圧が印加されるが、制御端子と第２端子との間に第１の電圧制限素子を接続してあるので、制御端子と第２端子との間に印加される電圧は、第１の電圧制限素子によって制限され、スイッチング素子（例えば、ＭＯＳＦＥＴ）のゲート・ソース間に印加される電圧が定格電圧を超えないようにすることができ、過大な電圧が印加されることを防止することができる。
【００１４】
第２のスイッチング素子がオフからオンする直前には、第２のスイッチング素子の制御端子と第２端子間には、二次巻線の電圧が印加されるが、制御端子と第２端子との間に第２の電圧制限素子を接続してあるので、制御端子と第２端子との間に印加される電圧は、第２の電圧制限素子によって制限され、定格電圧を超えないようにすることができ、スイッチング素子（例えば、ＭＯＳＦＥＴ）のゲート・ソース間に過大な電圧が印加されることを防止することができる。
【００１５】
本実施の形態に係る直流変換装置は、前記二次巻線の第２端と前記第１のスイッチング素子の制御端子との間の電路に設けられた第１の抵抗と、前記二次巻線の第１端と前記第２のスイッチング素子の制御端子との間の電路に設けられた第２の抵抗とを備える。
【００１６】
二次巻線の第２端と第１のスイッチング素子の制御端子との間の電路に第１の抵抗を設け、二次巻線の第１端と第２のスイッチング素子の制御端子との間の電路に第２の抵抗を設けている。
【００１７】
第１の抵抗及び第２の抵抗を設けることにより、第１の電圧制限素子及び第２の電圧制限素子に流れる電流を制限することができるので、第１の電圧制限素子及び第２の電圧制限素子の損失を低減することができる。
【００１８】
本実施の形態に係る直流変換装置は、前記第１の抵抗に並列に接続され、該第１の抵抗よりも抵抗値が小さい抵抗を有し、前記第１のスイッチング素子の制御端子から流出する電流をバイパスする第１のバイパス回路と、前記第２の抵抗に並列に接続され、該第２の抵抗よりも抵抗値が小さい抵抗を有し、前記第２のスイッチング素子の制御端子から流出する電流をバイパスする第２のバイパス回路とを備える。
【００１９】
第１のバイパス回路は、第１の抵抗に並列に接続され、第１の抵抗よりも抵抗値が小さい抵抗を有し、第１のスイッチング素子の制御端子から流出する電流をバイパスする。第２のバイパス回路は、第２の抵抗に並列に接続され、第２の抵抗よりも抵抗値が小さい抵抗を有し、第２のスイッチング素子の制御端子から流出する電流をバイパスする。
【００２０】
第１のスイッチング素子をオンからオフにする場合、第１のスイッチング素子に蓄積された電荷を制御端子から引き抜く必要がある。第１の抵抗よりも抵抗値が小さい抵抗を有することにより、第１のスイッチング素子がオンからオフになるターンオフ時間を短くすることができ、第１のスイッチング素子と第２のスイッチング素子とが同時にオンとなる状態を防止することができる。
【００２１】
また、第２のスイッチング素子をオンからオフにする場合、第２のスイッチング素子に蓄積された電荷を制御端子から引き抜く必要がある。第２の抵抗よりも抵抗値が小さい抵抗を有することにより、第２のスイッチング素子がオンからオフになるターンオフ時間を短くすることができ、第２のスイッチング素子と第１のスイッチング素子とが同時にオンとなる状態を防止することができる。
【００２２】
本実施の形態に係る直流変換装置は、前記第１のバイパス回路及び前記第２のバイパス回路それぞれは、前記抵抗と直列に接続されたダイオードを有する。
【００２３】
第１のバイパス回路及び第２のバイパス回路それぞれは、抵抗と直列に接続されたダイオードを有する。これにより、第１のスイッチング素子及び第２のスイッチング素子がオフからオンするときは、ダイオードによって抵抗に流れる電流を遮断して、第１の抵抗及び第２の抵抗に電流が流れるようにして、比較的大きな第１の抵抗及び第２の抵抗によって第１の電圧制限素子及び第２の電圧制限素子の損失を低減することができる。
【００２４】
第１のスイッチング素子及び第２のスイッチング素子がオンからオフになるときは、ダイオードによって第１の抵抗及び第２の抵抗に流れる電流を抵抗にバイパスして、第１のスイッチング素子及び第２のスイッチング素子のターンオフ時間を短くすることによって第１のスイッチング素子及び第２のスイッチング素子が同時にオンとなる状態を防止することができる。
【００２５】
［本願発明の実施形態の詳細］
以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の直流変換装置１００の回路構成の第１例を示す説明図である。本実施の形態の直流変換装置１００は、入力側の端子Ａ及びＢ、出力側の端子Ｃ及びＤを備え、入力側の端子Ａ及びＢには、直流電源（不図示）が接続され、出力側の端子Ｃ及びＤには負荷が接続される。直流変換装置１００は、例えば、降圧変換装置である。
【００２６】
直流変換装置１００は、トランス２０、トランス２０の一次巻線２１側に設けられたＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１１に並列に接続されたキャパシタ１３、ＦＥＴ１２に直列に接続されたキャパシタ１４などを備えるとともに、トランス２０の二次巻線２２側に設けられた同期整流用の第１のスイッチング素子としてのＦＥＴ３１、第２のスイッチング素子としてのＦＥＴ３２、第１の電圧制限素子としてのツェナーダイオード４１、第２の電圧制限素子としてのツェナーダイオード４２、第１の抵抗５１、第２の抵抗５２、抵抗６１１及びダイオード６１２で構成される第１のバイパス回路６１、抵抗６２１及びダイオード６２２で構成される第２のバイパス回路６２、インダクタ７１（出力側のチョークコイル）、キャパシタ７２などを備える。
【００２７】
なお、第１の抵抗５１、第２の抵抗５２、第１のバイパス回路６１及び第２のバイパス回路６２は、必須の構成ではなく、具備しなくてもよい場合がある。また、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ３１、ＦＥＴ３２は、それぞれボディダイオードを有する。なお、本明細書では、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＦＥＴと称する。
【００２８】
端子Ａには、トランス２０の１次巻線２１の一端が接続されている。１次巻線２１の他端には、ＦＥＴ１１のドレインが接続されている。ＦＥＴ１１のソースは、端子Ｂに接続されている。ＦＥＴ１１のドレイン・ソース間には、キャパシタ１３（共振用のキャパシタ）が接続されている。
【００２９】
１次巻線２１の両端には、ＦＥＴ１２とキャパシタ１４との直列回路が接続されている。ＦＥＴ１２とキャパシタ２２との直列回路は、アクティブクランプ回路を構成する。
【００３０】
図１の例では、１次巻線２１の一端にキャパシタ１４の一端が接続され、キャパシタ１４の他端にはＦＥＴ１２のドレインが接続されている。ＦＥＴ１２のソースは、１次巻線２１の他端に接続されている。
【００３１】
不図示の制御部（例えば、ゲートドライバなど）によって、ＦＥＴ１１、ＦＥＴ１２は、それぞれ所定のデューティ比でオン／オフ制御される。なお、ＦＥＴ１１、ＦＥＴ１２がオンする直前には、ＦＥＴ１１、ＦＥＴ１２の両方がオフするデッドタイムが設けられている。
【００３２】
トランス２０の二次巻線２２の第１端２２ａにＦＥＴ３１のドレイン（第１端子）及びＦＥＴ３２のゲート（制御端子）が接続されている。トランス２０の二次巻線２２の第２端２２ｂにＦＥＴ３２のドレイン（第１端子）及びＦＥＴ３１のゲート（制御端子）が接続されている。ＦＥＴ３１のソース（第２端子）とＦＥＴ３２のソース（第２端子）とが接続されている。ＦＥＴ３１及びＦＥＴ３２のソースは端子Ｄ（接地レベル）に接続されている。
【００３３】
ＦＥＴ３２のドレインと二次巻線２２の第２端２２ｂとの接続点には、インダクタ７１の一端が接続され、インダクタ７１の他端は、端子Ｃに接続されている。端子Ｃ、Ｄ間には、キャパシタ７２が接続されている。
【００３４】
ＦＥＴ３１のゲート及びソース間には、ツェナーダイオード４１が接続されている。ツェナーダイオード４１のアノードがＦＥＴ３１のソースに接続され、ツェナーダイオード４１のカソードがＦＥＴ３１のゲートに接続されている。
【００３５】
ＦＥＴ３２のゲート及びソース間には、ツェナーダイオード４２が接続されている。ツェナーダイオード４２のアノードがＦＥＴ３２のソースに接続され、ツェナーダイオード４２のカソードがＦＥＴ３２のゲートに接続されている。
【００３６】
二次巻線２２の第２端２２ｂとＦＥＴ３１のゲートとの間の電路に抵抗５１を設け、二次巻線２２の第１端２２ａとＦＥＴ３２のゲートとの間の電路に抵抗５２を設けている。
【００３７】
第１のバイパス回路６１は、抵抗５１に並列に接続され、抵抗５１よりも抵抗値が小さい抵抗６１１を有し、ＦＥＴ３１のゲートから流出する電流をバイパスする。また、第２のバイパス回路６２は、抵抗５２に並列に接続され、抵抗５２よりも抵抗値が小さい抵抗６２１を有し、ＦＥＴ３２のゲートから流出する電流をバイパスする。
【００３８】
より具体的には、第１のバイパス回路６１は、抵抗６１１と直列に接続されたダイオード６１２を有する。ダイオード６１２のアノードは、抵抗６１１を介してＦＥＴ３１のゲートに接続され、ダイオード６１２のカソードは、二次巻線２２の第２端２２ｂに接続されている。
【００３９】
第２のバイパス回路６２は、抵抗６２１と直列に接続されたダイオード６２２を有する。ダイオード６２２のアノードは、抵抗６２１を介してＦＥＴ３２のゲートに接続され、ダイオード６２２のカソードは、二次巻線２２の第１端２２ａに接続されている。
【００４０】
次に、本実施の形態の直流変換装置１００の動作について説明する。
【００４１】
図２は本実施の形態の直流変換装置１００の各部の波形の一例を示す模式図である。図中、横軸は時間を示す。上段の図はトランス２０の２次巻線２２の電圧Ｖｔｒ（誘起電圧）を示し、中段の図はＦＥＴ３１のゲート電圧Ｖｇｓ１（ゲート・ソース間電圧）を示し、下段の図はＦＥＴ３２のゲート電圧Ｖｇｓ２（ゲート・ソース間電圧）を示す。なお、電圧Ｖｔｒ、Ｖｇｓ１及びＶｇｓ２は、便宜上、図１中に示す矢印の向きを正とする。なお、図２に示す波形は、便宜上模式的に示すものであり、実際の波形とは異なる場合がある。
【００４２】
ＦＥＴ１１、ＦＥＴ１２が交互にオン／オフすることにより、トランス２０の２次巻線２２には、図２の上段の図に示すような電圧が誘起する。
【００４３】
すなわち、トランス２０の２次巻線２２には、例えば、正極の電圧（例えば、第１端２２ａに対して第２端２２ｂが高い電圧Ｖ１）と負極の電圧（例えば、第２端２２ｂに対して第１端２２ａが高い電圧Ｖ２）とが交互に誘起する。正極の電圧Ｖ１が誘起している場合、ＦＥＴ３１がオンとなり、ＦＥＴ３１、インダクタ７１を介して負荷電流が流れる。また、負極の電圧Ｖ２が誘起している場合、ＦＥＴ３２がオンとなり、インダクタ７１に蓄積されたエネルギーがＦＥＴ３２を介して負荷電流が流れる。
【００４４】
ＦＥＴ３１がオフからオンする時点ｔ１の直前には、ＦＥＴ３１のゲート及びソース間には、二次巻線２２の電圧Ｖ１が印加されるが、ＦＥＴ３１のゲートとソースとの間にツェナーダイオード４１を接続してあるので、ＦＥＴ３１のゲートとソースとの間に印加される電圧は、ツェナーダイオード４１によって制限されてＶｚとなり、ＦＥＴ３１のゲート・ソース間の定格電圧Ｖｈを超えないようにすることができ、過大な電圧が印加されることを防止することができる。
【００４５】
また、ＦＥＴ３２がオフからオンする時点ｔ２の直前には、ＦＥＴ３２のゲート及びソース間には、二次巻線２２の電圧Ｖ２が印加されるが、ＦＥＴ３２のゲートとソースとの間にツェナーダイオード４２を接続してあるので、ＦＥＴ３２のゲートとソースとの間に印加される電圧は、ツェナーダイオード４２によって制限されてＶｚとなり、ＦＥＴ３２のゲート・ソース間の定格電圧Ｖｈを超えないようにすることができ、過大な電圧が印加されることを防止することができる。
【００４６】
抵抗５１を設けることにより、ツェナーダイオード４１に流れる電流を制限することができるので、ツェナーダイオード４１の損失を低減することができる。また、抵抗５２を設けることにより、ツェナーダイオード４２に流れる電流を制限することができるので、ツェナーダイオード４２の損失を低減することができる。なお、ツェナーダイオード４１、４２の損失が許容範囲内であれば、抵抗５１、５２の抵抗値を比較的小さい値にしてもよい。
【００４７】
次に、バイパス回路６１、６２の動作について説明する。まず、バイパス回路６１、６２を具備しない場合について説明する。
【００４８】
図３はバイパス回路６１、６２を具備しない場合の各部の波形の一例を示す模式図である。図中、横軸は時間を示す。上段の図はＦＥＴ３１のゲート電圧を示し、中段の図はＦＥＴ３２のゲート電圧を示し、下段の図はＦＥＴ３２の電流を示す。
【００４９】
時点ｔ１１において、二次巻線２２の電圧Ｖ１が０となると、ＦＥＴ３１はオン状態からオフ状態へ向かう（ただし、時点ｔ１１以降でも、ＦＥＴ３１のオン状態がしばらく継続する）。この場合、ＦＥＴ３１のゲートに接続されている抵抗５１の抵抗値が比較的大きい場合には、ＦＥＴ３１に蓄積された電荷がゲートから外部へ放電する時定数が大きくなり、いわゆるターンオフ時間が遅くなる。このため、デッドタイムが設けられている場合でも、時点ｔ１２でＦＥＴ３２のゲート電圧が閾値電圧Ｖｔｈを越えてＦＥＴ３２がオンするときに、ＦＥＴ３１がオフになっていないため、ＦＥＴ３１とＦＥＴ３２とが同時にオンとなる状態が発生し、ＦＥＴ３２には比較的大きな電流が流れる。ＦＥＴ３１がオンする場合も同様である。
【００５０】
そこで、ＦＥＴ３２に流れる電流が許容範囲を超える場合には、バイパス回路６１、６２を備えればよい。
【００５１】
図４はバイパス回路６１、６２を具備する場合の各部の波形の一例を示す模式図である。バイパス回路６１は、抵抗５１よりも抵抗値が小さい抵抗６１１を有することにより、ＦＥＴ３１がオンからオフになるターンオフ時間を短くすることができ、ＦＥＴ３１とＦＥＴ３２とが同時にオンとなる状態を防止することができる。これにより、ＦＥＴ３２がオンするときにＦＥＴ３２に流れる電流を抑制することができる。
【００５２】
また、バイパス回路６２は、抵抗５２よりも抵抗値が小さい抵抗６２１を有することにより、図示していないが、ＦＥＴ３２がオンからオフになるターンオフ時間を短くすることができ、ＦＥＴ３２とＦＥＴ３１とが同時にオンとなる状態を防止することができる。これにより、ＦＥＴ３１がオンするときにＦＥＴ３１に流れる電流を抑制することができる。
【００５３】
より具体的には、ＦＥＴ３１がオフからオンするときは、ダイオード６１２によって抵抗６１１に流れる電流を遮断して、抵抗５１に電流が流れるようにして、比較的大きな抵抗５１によってツェナーダイオード４１の損失を低減することができる。また、ＦＥＴ３２がオフからオンするときは、ダイオード６２２によって抵抗６２１に流れる電流を遮断して、抵抗５２に電流が流れるようにして、比較的大きな抵抗５２によってツェナーダイオード４１の損失を低減することができる。
【００５４】
ＦＥＴ３１がオンからオフになるときは、ダイオード６１２によって抵抗５１に流れる電流を抵抗値がより小さい抵抗６１１にバイパスして、ＦＥＴ３１のターンオフ時間を短くすることによってＦＥＴ３１及びＦＥＴ３２が同時にオンとなる状態を防止することができる。
【００５５】
また、ＦＥＴ３２がオンからオフになるときは、ダイオード６２２によって抵抗５２に流れる電流を抵抗値がより小さい抵抗６２１にバイパスして、ＦＥＴ３２のターンオフ時間を短くすることによってＦＥＴ３１及びＦＥＴ３２が同時にオンとなる状態を防止することができる。
【００５６】
電流変換装置１００の構成は、図１に示すような構成に限定されるものではない。以下に他の構成について説明する。
【００５７】
図５は本実施の形態の直流変換装置１００の回路構成の第２例を示す説明図である。図１に示す第１例との相違は、トランス２０が、いわゆるセンタータップ方式である。図５に示すように、インダクタ７１の一端が、２次巻線２２のセンタータップ（第３端）２２ｃに接続されている。なお、他の構成は、第１例と同様であるので、説明は省略する。
【００５８】
第２例においても、ＦＥＴ３１、ＦＥＴ３２のゲート及びソース間に過大な電圧が印加されることを防止することができる。
【００５９】
また、第２例においても、抵抗５１を設けることにより、ツェナーダイオード４１に流れる電流を制限することができるので、ツェナーダイオード４１の損失を低減することができる。また、抵抗５２を設けることにより、ツェナーダイオード４２に流れる電流を制限することができるので、ツェナーダイオード４２の損失を低減することができる。
【００６０】
バイパス回路６１は、抵抗５１よりも抵抗値が小さい抵抗６１１を有することにより、ＦＥＴ３１がオンからオフになるターンオフ時間を短くすることができ、ＦＥＴ３１とＦＥＴ３２とが同時にオンとなる状態を防止することができる。これにより、ＦＥＴ３２がオンするときにＦＥＴ３２に流れる電流を抑制することができる。バイパス回路６２についても同様である。
【００６１】
より具体的には、ＦＥＴ３１がオフからオンするときは、ダイオード６１２によって抵抗６１１に流れる電流を遮断して、抵抗５１に電流が流れるようにして、比較的大きな抵抗５１によってツェナーダイオード４１の損失を低減することができる。また、ＦＥＴ３２がオフからオンするときは、ダイオード６２２によって抵抗６２１に流れる電流を遮断して、抵抗５２に電流が流れるようにして、比較的大きな抵抗５２によってツェナーダイオード４１の損失を低減することができる。ＦＥＴ３２についても同様である。
【００６２】
ＦＥＴ３１がオンからオフになるときは、ダイオード６１２によって抵抗５１に流れる電流を抵抗値がより小さい抵抗６１１にバイパスして、ＦＥＴ３１のターンオフ時間を短くすることによってＦＥＴ３１及びＦＥＴ３２が同時にオンとなる状態を防止することができる。ＦＥＴ３２についても同様である。
【００６３】
スイッチング素子はＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのデバイスであってもよい。本実施の形態のように、スイッチング素子が、ＭＯＳＦＥＴの場合には、ドレイン・ソース間には等価的に内蔵されたボディダイオードが存在する。また、スイッチング素子として、バイポーラトランジスタを用いる場合には、トランジスタのコレクタ・エミッタ間にダイオードを逆並列に接続すればよい。
【００６４】
本実施の形態では、電源装置として、図１、図５に示したようなＤＣ／ＤＣコンバータの構成を例に挙げて説明したが、ＤＣ／ＤＣコンバータの構成は図１及び図５に例示した構成に限定されるものではない。
【００６５】
本実施の形態において、ダイオード６１２、６２２に代えてＦＥＴを用いてもよい。
【００６６】
以上に開示された実施の形態及び実施例は、全ての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態及び実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。
【符号の説明】
【００６７】
１１、１２、３１、３２  ＦＥＴ
１３、１４、７２  キャパシタ
２０  トランス
２１  １次巻線
２２  ２次巻線
４１、４２  ツェナーダイオード
６１、６２  バイパス回路
５１、５２、６１１、６２１  抵抗
６１２、６２２  ダイオード
７１  インダクタ
【図１】
2018153037.tif 000003
【図２】
2018153037.tif 000004
【図３】
2018153037.tif 000005
【図４】
2018153037.tif 000006
【図５】
2018153037.tif 000007