(57)【要約】【課題】電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供する。【解決手段】入力装置１Ａは、ＭＯＳトランジスタ３１，３２、抵抗器２１〜２４および比較回路５１を備える。ＭＯＳトランジスタ３１は、第１基準電位入力端１３に接続されるドレインと、入力端１１に接続されて入力信号Ｖinが入力されるゲートと、ソースとを有する。ＭＯＳトランジスタ３２は、第１基準電位入力端１３に接続されるドレインおよびゲートと、ソースとを有する。比較回路５１は、第１ノード１５に接続される第１入力端、第２ノード１６に接続される第２入力端、および、出力端１２を有し、第１ノード１５および第２ノード１６それぞれの電位の高低関係に応じたレベルの信号を出力端１２から出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１基準電位入力端に入力される第１基準電位と第２基準電位入力端に入力される第２基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、
ドレイン、ゲートおよびソースを有し、前記第１基準電位入力端が前記ドレインに接続され、前記入力信号が前記ゲートに入力される第１ＭＯＳトランジスタと、
ドレイン、ゲートおよびソースを有し、前記第１基準電位入力端が前記ドレインおよび前記ゲートに接続された第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの前記ソースと第１ノードとの間に設けられた第１抵抗器と、
前記第２ＭＯＳトランジスタの前記ソースと第２ノードとの間に設けられた第２抵抗器と、
前記第１ノードと前記第２基準電位入力端との間に設けられた第３抵抗器と、
前記第２ノードと前記第２基準電位入力端との間に設けられた第４抵抗器と、
第１入力端、第２入力端および出力端を有し、前記第１ノードの電位が前記第１入力端に入力され、前記第２ノードの電位が前記第２入力端に入力され、これら入力された２つの電位の高低関係に応じたレベルの信号を前記出力端から出力する比較回路と、
を備える入力装置。
【請求項２】
前記第３抵抗器の抵抗値と前記第４抵抗器の抵抗値とが互いに等しい、
請求項１に記載の入力装置。
【請求項３】
前記第３抵抗器の抵抗値が前記第１抵抗器の抵抗値の１０倍以上大きく、
前記第４抵抗器の抵抗値が前記第２抵抗器の抵抗値の１０倍以上大きい、
請求項１または２に記載の入力装置。
【請求項４】
第１基準電位入力端に入力される第１基準電位と第２基準電位入力端に入力される第２基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、
ドレイン、ゲートおよびソースを有し、前記第１基準電位入力端が前記ドレインに接続され、前記入力信号が前記ゲートに入力される第１ＭＯＳトランジスタと、
ドレイン、ゲートおよびソースを有し、前記第１基準電位入力端が前記ドレインおよび前記ゲートに接続された第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの前記ソースと第１ノードとの間に設けられた第１抵抗器と、
前記第２ＭＯＳトランジスタの前記ソースと第２ノードとの間に設けられた第２抵抗器と、
前記第１ノードと前記第２基準電位入力端との間に設けられた第１電流源と、
前記第２ノードと前記第２基準電位入力端との間に設けられた第２電流源と、
第１入力端、第２入力端および出力端を有し、前記第１ノードの電位が前記第１入力端に入力され、前記第２ノードの電位が前記第２入力端に入力され、これら入力された２つの電位の高低関係に応じたレベルの信号を前記出力端から出力する比較回路と、
を備える入力装置。
【請求項５】
前記第１電流源に流れる電流と前記第２電流源に流れる電流とが互いに等しい、
請求項４に記載の入力装置。
【請求項６】
前記第２ＭＯＳトランジスタの前記ドレインと前記第１基準電位入力端との間に設けられた第５抵抗器を更に備える、
請求項１〜５の何れか１項に記載の入力装置。
【請求項７】
前記第２抵抗器および前記第５抵抗器それぞれの抵抗値の和が前記第１抵抗器の抵抗値と等しい、
請求項６に記載の入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置に関するものである。
【背景技術】
【０００２】
信号を入力する入力装置は、入力信号の波形整形を行い、また、必要に応じて入力信号の増幅や歪補正を行う。入力装置は、波形整形を行う際に、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力することで、入力信号に基づいてデジタル信号を再生することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８０８０９８３号明細書
【特許文献２】特開２０１３−９０１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の入力装置では、電源電圧より閾値が高い場合（例えば、電源電圧２〜３.６Ｖ、閾値３.８Ｖ）に、入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易ではない。
【０００５】
特許文献１，２に記載された入力装置は、抵抗分割回路により入力信号の電圧値に比例した低い電圧値を生成して、この生成した電圧値と閾値との間の高低関係に応じたレベルの信号を比較回路から出力するものである。しかし、このような入力装置は、入力信号の電圧値と閾値との間の高低関係を精確に判定することができない。
【０００６】
本発明は、上記問題点を解消する為になされたものであり、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１態様の入力装置は、第１基準電位入力端に入力される第１基準電位と第２基準電位入力端に入力される第２基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、(1) ドレイン、ゲートおよびソースを有し、第１基準電位入力端がドレインに接続され、入力信号がゲートに入力される第１ＭＯＳトランジスタと、(2) ドレイン、ゲートおよびソースを有し、第１基準電位入力端がドレインおよびゲートに接続された第２ＭＯＳトランジスタと、(3) 第１ＭＯＳトランジスタのソースと第１ノードとの間に設けられた第１抵抗器と、(4)第２ＭＯＳトランジスタのソースと第２ノードとの間に設けられた第２抵抗器と、(5) 第１ノードと第２基準電位入力端との間に設けられた第３抵抗器と、(6) 第２ノードと第２基準電位入力端との間に設けられた第４抵抗器と、(7) 第１入力端、第２入力端および出力端を有し、第１ノードの電位が第１入力端に入力され、第２ノードの電位が第２入力端に入力され、これら入力された２つの電位の高低関係に応じたレベルの信号を出力端から出力する比較回路と、を備える。
【０００８】
本発明の第１態様の入力装置において、第３抵抗器の抵抗値と第４抵抗器の抵抗値とが互いに等しいのが好適である。また、第３抵抗器の抵抗値が第１抵抗器の抵抗値の１０倍以上大きく、第４抵抗器の抵抗値が第２抵抗器の抵抗値の１０倍以上大きいのが好適である。
【０００９】
本発明の第２態様の入力装置は、第１基準電位入力端に入力される第１基準電位と第２基準電位入力端に入力される第２基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、(1) ドレイン、ゲートおよびソースを有し、第１基準電位入力端がドレインに接続され、入力信号がゲートに入力される第１ＭＯＳトランジスタと、(2) ドレイン、ゲートおよびソースを有し、第１基準電位入力端がドレインおよびゲートに接続された第２ＭＯＳトランジスタと、(3) 第１ＭＯＳトランジスタのソースと第１ノードとの間に設けられた第１抵抗器と、(4)第２ＭＯＳトランジスタのソースと第２ノードとの間に設けられた第２抵抗器と、(5) 第１ノードと第２基準電位入力端との間に設けられた第１電流源と、(6) 第２ノードと第２基準電位入力端との間に設けられた第２電流源と、(7) 第１入力端、第２入力端および出力端を有し、第１ノードの電位が第１入力端に入力され、第２ノードの電位が第２入力端に入力され、これら入力された２つの電位の高低関係に応じたレベルの信号を出力端から出力する比較回路と、を備える。
【００１０】
本発明の第２態様の入力装置において、第１電流源に流れる電流と第２電流源に流れる電流とが互いに等しいのが好適である。
【００１１】
本発明の第１態様または第２態様の入力装置は、第２ＭＯＳトランジスタのドレインと第１基準電位入力端との間に設けられた第５抵抗器を更に備えるのが好適である。このとき、第２抵抗器および第５抵抗器それぞれの抵抗値の和が第１抵抗器の抵抗値と等しいのが好適である。
【発明の効果】
【００１２】
本発明によれば、電源電圧より閾値が高い場合であっても、入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１比較例の入力装置２Ａの構成を示す図である。
【図２】図２は、第２比較例の入力装置２Ｂの構成を示す図である。
【図３】図３は、第１実施形態の入力装置１Ａの構成を示す図である。
【図４】図４は、第２実施形態の入力装置１Ｂの構成を示す図である。
【図５】図５は、第３実施形態の入力装置１Ｃの構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
以下では、比較例の構成について説明した後に、本発明の実施形態の構成について説明する。
【００１５】
（第１比較例）
図１は、第１比較例の入力装置２Ａの構成を示す図である。入力装置２Ａは、抵抗器２１〜２４および比較回路５１を備える。入力装置２Ａは、第１基準電位入力端１３に入力される第１基準電位（例えば電源電位ＶDD）と第２基準電位入力端１４に入力される第２基準電位（例えば接地電位）とにより駆動され、入力端１１に入力される入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係に応じたレベルの信号を出力端１２から出力する。
【００１６】
抵抗器２１は、入力端１１と第１ノード１５との間に設けられている。抵抗器２２は、第１基準電位入力端１３と第２ノード１６との間に設けられている。抵抗器２３は、第１ノード１５と第２基準電位入力端１４との間に設けられている。抵抗器２４は、第２ノード１６と第２基準電位入力端１４との間に設けられている。
【００１７】
比較回路５１は、第１ノード１５に接続される第１入力端、第２ノード１６に接続される第２入力端、および、出力端１２を有する。比較回路５１は、第１ノード１５および第２ノード１６それぞれの電位の高低関係に応じたレベルの信号を出力端１２から出力する。
【００１８】
抵抗器２１の抵抗値をＲ１とし、抵抗器２２の抵抗値をＲ２とし、抵抗器２３の抵抗値をＲ３とし、また、抵抗器２４の抵抗値をＲ４とする。このとき、第１ノード１５の電位はＶin・Ｒ３／(Ｒ１＋Ｒ３) で表され、第２ノード１６の電位は ＶDD・Ｒ４／(Ｒ２＋Ｒ４) で表される。したがって、閾値ＶTH_INは下記（１）式で表される。
【００１９】
【数１】
2018014677.tif 000003
【００２０】
第１比較例の入力装置２Ａは、抵抗値Ｒ１〜Ｒ４を適切に設定することにより、電源電圧ＶDDより閾値ＶTH_INが高い場合であっても入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係を判定することができる。
【００２１】
第１比較例の入力装置２Ａでは、抵抗比率はバラツキが小さいので、閾値ＶTH_INもバラツキが小さい。しかし、入力装置２Ａの入力インピーダンスはＲ１＋Ｒ３ である。入力装置２Ａの入力がハイインピーダンスでないので、この入力装置２Ａへ信号を送出する装置の特性が影響を受け、入力信号の電圧値Ｖinが変化する。したがって、第１比較例の入力装置２Ａは、入力信号の電圧値と閾値との間の高低関係の精確な判定が困難である。
【００２２】
（第２比較例）
図２は、第２比較例の入力装置２Ｂの構成を示す図である。入力装置２Ｂは、ＭＯＳトランジスタ３１、電流源４１、抵抗器２２，２４および比較回路５１を備える。図１に示された第１比較例の入力装置２Ａの構成と比べると、図２に示される第２比較例の入力装置２Ｂは、抵抗器２１，２３に替えてＭＯＳトランジスタ３１および電流源４１を備える点で相違する。
【００２３】
ＭＯＳトランジスタ３１は、第１基準電位入力端１３と第１ノード１５との間に設けられている。ＭＯＳトランジスタ３１は、Ｎチャネルのものであって、第１基準電位入力端１３に接続されて電源電圧ＶDDが入力されるドレインと、入力端１１に接続されて入力信号Ｖinが入力されるゲートと、第１ノード１５に接続されるソースとを有する。電流源４１は、第１ノード１５と第２基準電位入力端１４との間に設けられており、一定量の電流を第１ノード１５から第２基準電位入力端１４へ流す。
【００２４】
ＭＯＳトランジスタ３１のゲートとソースとの間の電位差をＶGSとすると、第１ノード１５の電位はＶin−ＶGS で表される。抵抗器２２の抵抗値をＲ２とし、抵抗器２４の抵抗値をＲ４とすると、第２ノード１６の電位はＶDD・Ｒ４／(Ｒ２＋Ｒ４) で表される。したがって、閾値ＶTH_INは下記（２）式で表される。
【００２５】
【数２】
2018014677.tif 000004
【００２６】
なお、ＶGSは、下記（３）式で表される。ＬはＭＯＳトランジスタのチャネル長である。μｎはＭＯＳトランジスタにおける電子の移動度である。ＣOXはＭＯＳトランジスタの酸化膜の容量値である。ＷはＭＯＳトランジスタのチャネル幅である。ＩＤはドレイン電流である。ＶTH_NMOSはＭＯＳトランジスタの閾値電圧である。ＶGSは一般に０.４〜０.６Ｖである。
【００２７】
【数３】
2018014677.tif 000005
【００２８】
第２比較例の入力装置２Ｂは、ＭＯＳトランジスタ３１のゲートとソースとの間の電位差ＶGSおよび抵抗値Ｒ２，Ｒ４を適切に設定することにより、電源電圧ＶDDより閾値ＶTH_INが高い場合であっても入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係を判定することができる。
【００２９】
第２比較例の入力装置２Ｂでは、入力信号がＭＯＳトランジスタ３１のゲートに入力されるので、入力インピーダンスが高く、この点では好ましい。しかし、ＭＯＳトランジスタの閾値ＶTH_NMOSはバラツキが大きいので、閾値ＶTH_INもバラツキが大きい。したがって、第２比較例の入力装置２Ｂも、入力信号の電圧値と閾値との間の高低関係の精確な判定が困難である。
【００３０】
（第１実施形態）
図３は、第１実施形態の入力装置１Ａの構成を示す図である。入力装置１Ａは、第１ＭＯＳトランジスタ３１、第２ＭＯＳトランジスタ３２、第１抵抗器２１、第２抵抗器２２、第３抵抗器２３、第４抵抗器２４および比較回路５１を備える。入力装置１Ａは、第１基準電位入力端１３に入力される第１基準電位（例えば電源電位ＶDD）と第２基準電位入力端１４に入力される第２基準電位（例えば接地電位）とにより駆動され、入力端１１に入力される入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係に応じたレベルの信号を出力端１２から出力する。
【００３１】
第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２は、Ｎチャネルのものであって、互いに同じサイズであり、互いに同じ特性を有する。第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２は、共通の半導体基板上に互いに同じ設計で互いに同じプロセスで製造されたものであるのが好適である。
【００３２】
第１ＭＯＳトランジスタ３１は、第１基準電位入力端１３に接続されて電源電圧ＶDDが入力されるドレインと、入力端１１に接続されて入力信号Ｖinが入力されるゲートと、ソースとを有する。第２ＭＯＳトランジスタ３２は、第１基準電位入力端１３に接続されて電源電圧ＶDDが入力されるドレインおよびゲートと、ソースとを有する。
【００３３】
第１抵抗器２１は、第１ＭＯＳトランジスタ３１のソースと第１ノード１５との間に設けられている。第２抵抗器２２は、第２ＭＯＳトランジスタ３２のソースと第２ノード１６との間に設けられている。第３抵抗器２３は、第１ノード１５と第２基準電位入力端１４との間に設けられている。第４抵抗器２４は、第２ノード１６と第２基準電位入力端１４との間に設けられている。
【００３４】
比較回路５１は、第１ノード１５に接続される第１入力端、第２ノード１６に接続される第２入力端、および、出力端１２を有する。比較回路５１は、第１ノード１５および第２ノード１６それぞれの電位の高低関係に応じたレベルの信号を出力端１２から出力する。
【００３５】
第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲートとソースとの間の電位差をＶGSとする。第１抵抗器２１の抵抗値をＲ１とし、第２抵抗器２２の抵抗値をＲ２とし、第３抵抗器２３の抵抗値をＲ３とし、第４抵抗器２４の抵抗値をＲ４とする。このとき、第１ノード１５の電位は下記（４）式で表され、第２ノード１６の電位は下記（５）式で表される。したがって、閾値ＶTH_INは下記（６）式で表される。
【００３６】
【数４】
2018014677.tif 000006
【００３７】
【数５】
2018014677.tif 000007
【００３８】
【数６】
2018014677.tif 000008
【００３９】
上記（６ｂ）式のαは、各抵抗値の比で表されるから、バラツキが小さい。抵抗値Ｒ１〜Ｒ４を適切に設定することにより、αの値を１より大きくすることができる。また、上記（６ａ）式の右辺第２項の係数である１−α の絶対値を１未満とすることで、ＶGSのバラツキの影響を低減することができる。例えば、αを１.０５〜１.１程度にすればよい。また、本実施形態では、入力信号が第１ＭＯＳトランジスタ３１のゲートに入力されるので、入力インピーダンスが高い。したがって、本実施形態の入力装置１Ａは、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することができる。
【００４０】
なお、第３抵抗器２３の抵抗値Ｒ３と第４抵抗器２４の抵抗値Ｒ４とは、互いに等しいのが好適である。また、第３抵抗器２３の抵抗値Ｒ３は第１抵抗器２１の抵抗値Ｒ１より１０倍以上大きいのが好適であり、第４抵抗器２４の抵抗値Ｒ４は第２抵抗器２２の抵抗値Ｒ２より１０倍以上大きいのが好適である。これらの場合には、第１ＭＯＳトランジスタ３１、第１抵抗器２１および第３抵抗器２３に流れる電流の大きさと、第２ＭＯＳトランジスタ３２、第２抵抗器２２および第４抵抗器２４に流れる電流の大きさと、の差が小さくなるので、第１ＭＯＳトランジスタ３１と第２ＭＯＳトランジスタ３２との間の特性差に因る影響が小さくなり、入力信号の電圧値と閾値との間の高低関係をより精確に判定することができる。
【００４１】
（第２実施形態）
図４は、第２実施形態の入力装置１Ｂの構成を示す図である。入力装置１Ｂは、第１ＭＯＳトランジスタ３１、第２ＭＯＳトランジスタ３２、第１抵抗器２１、第２抵抗器２２、第１電流源４１、第２電流源４２および比較回路５１を備える。入力装置１Ｂは、第１基準電位入力端１３に入力される第１基準電位（例えば電源電位ＶDD）と第２基準電位入力端１４に入力される第２基準電位（例えば接地電位）とにより駆動され、入力端１１に入力される入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係に応じたレベルの信号を出力端１２から出力する。
【００４２】
図３に示された第１実施形態の入力装置１Ａの構成と比べると、図４に示される第２実施形態の入力装置１Ｂは、第３抵抗器２３および第４抵抗器２４に替えて第１電流源４１および第２電流源４２を備える点で相違する。第１電流源４１は、第１ノード１５と第２基準電位入力端１４との間に設けられており、一定量の電流を第１ノード１５から第２基準電位入力端１４へ流す。第２電流源４２は、第２ノード１６と第２基準電位入力端１４との間に設けられており、一定量の電流を第２ノード１６から第２基準電位入力端１４へ流す。
【００４３】
第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲートとソースとの間の電位差をＶGSとする。第１抵抗器２１の抵抗値をＲ１とし、第２抵抗器２２の抵抗値をＲ２とする。第１電流源４１が流す電流をＩ１とし、第２電流源４２が流す電流をＩ２とする。このとき、第１ノード１５の電位はＶin−ＶGS−Ｉ１Ｒ１で表され、第２ノード１６の電位は ＶDD−ＶGS−Ｉ２Ｒ２で表される。したがって、閾値ＶTH_INは下記（７）式で表される。
【００４４】
【数７】
2018014677.tif 000009
【００４５】
本実施形態でも、入力信号が第１ＭＯＳトランジスタ３１のゲートに入力されるので、入力インピーダンスが高い。本実施形態では、抵抗値Ｒ１，Ｒ２および電流Ｉ１，Ｉ２を適切に設定することにより、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することができる。電流Ｉ１，Ｉ２は互いに等しいのが好適である。本実施形態の構成は、抵抗値のバラツキが小さい場合に有効である。
【００４６】
（第３実施形態）
図５は、第３実施形態の入力装置１Ｃの構成を示す図である。入力装置１Ｃは、第１ＭＯＳトランジスタ３１、第２ＭＯＳトランジスタ３２、第１抵抗器２１、第２抵抗器２２、第３抵抗器２３、第４抵抗器２４、第５抵抗器２５および比較回路５１を備える。入力装置１Ｃは、第１基準電位入力端１３に入力される第１基準電位（例えば電源電位ＶDD）と第２基準電位入力端１４に入力される第２基準電位（例えば接地電位）とにより駆動され、入力端１１に入力される入力信号の電圧値Ｖinと閾値ＶTH_INとの間の高低関係に応じたレベルの信号を出力端１２から出力する。
【００４７】
図３に示された第１実施形態の入力装置１Ａの構成と比べると、図５に示される第３実施形態の入力装置１Ｃは、第５抵抗器２５を更に備える点で相違する。第５抵抗器２５は、第２ＭＯＳトランジスタ３２のドレインと第１基準電位入力端との間に設けられている。第２抵抗器２２および第５抵抗器２５それぞれの抵抗値の和が第１抵抗器２１の抵抗値と等しいのが好適である。
【００４８】
本実施形態における閾値ＶTH_INは上記（６）式で表される。本実施形態の場合にも、第１実施形態の場合と同様の効果がある。加えて、本実施形態の場合には、第５抵抗器２５が設けられていることにより、ＭＯＳトランジスタのチャネル長変調効果を低減することができるので、第１実施形態の場合より良好な特性が得られる。
【００４９】
なお、図４に示された第２実施形態の構成においても、第２ＭＯＳトランジスタ３２のドレインと第１基準電位入力端との間に第５抵抗器２５が設けられてもよい。
【符号の説明】
【００５０】
１Ａ〜１Ｃ…入力装置、１１…入力端、１２…出力端、１３…第１基準電位入力端、１４…第２基準電位入力端、１５…第１ノード、１６…第２ノード、２１…第１抵抗器、２２…第２抵抗器、２３…第３抵抗器、２４…第４抵抗器、２５…第５抵抗器、３１…第１ＭＯＳトランジスタ、３２…第２ＭＯＳトランジスタ、４１…第１電流源、４２…第２電流源、５１…比較回路。
【図１】
2018014677.tif 000010
【図２】
2018014677.tif 000011
【図３】
2018014677.tif 000012
【図４】
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【図５】
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