(57)【要約】【課題】通信フレームの先頭フラグと末尾フラグとを判別可能とする。【解決手段】送信局となるシリアル通信装置１は、シリアルデータに、ビットパターンが“０１１１１１１０”である先頭フラグと、ビットパターンが“０１１１１１１１”である末尾フラグとを付加した通信フレームを生成するフラグ生成部１０を備える。受信局となるシリアル通信装置２は、通信フレーム中に含まれるビットパターン“０１１１１１１０”を先頭フラグと判別して削除するとともに、ビットパターン“０１１１１１１１”を末尾フラグと判別して削除するフラグ削除部２０を備える。【選択図】図２
2018133626.tif 000002
【特許請求の範囲】
【請求項１】
先頭フラグのビットパターンと末尾フラグのビットパターンとが異なる通信フレームを送信するシリアル通信装置であって、
シリアルデータに、ビットパターンが“０１１１１１１０”である先頭フラグと、ビットパターンが“０１１１１１１１”である末尾フラグとを付加した通信フレームを生成するフラグ生成部を備えることを特徴とするシリアル通信装置。
【請求項２】
先頭フラグのビットパターンと末尾フラグのビットパターンとが異なる通信フレームを受信するシリアル通信装置であって、
通信フレーム中に含まれるビットパターン“０１１１１１１０”を先頭フラグと判別して削除するとともに、ビットパターン“０１１１１１１１”を末尾フラグと判別して削除するフラグ削除部を備えることを特徴とするシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の手順に基づいて通信を行うシリアル通信装置に関する。
【背景技術】
【０００２】
ＨＤＬＣ（High-Level Data Link Control）手順では、２進数表記で“０１１１１１１０”という８ビット長の固定されたパターンのビット列（以下、「フラグ」と記す。）が通信フレームの先頭及び末尾に付加され、これを利用して通信フレームの開始及び終了を判別することができる（例えば、特許文献１参照）。
【０００３】
図３はＨＤＬＣ手順の通信フレーム構造を示す図である。通信フレームは、先頭フラグと、アドレス部と、制御部と、情報部と、フレーム検査シーケンス（ＦＣＳ；Frame Check Sequence）と、末尾フラグと、を有する。フラグは通信フレームの先頭と末尾に１オクテットずつ付加してもよいし、複数オクテットずつ付加してもよい。アドレス部、制御部、情報部、及びフレーム検査シーケンスにおいては、フラグと同一のビットパターンが含まれないようにするために、“１”が５ビット連続したときには直後に“０”が強制的に挿入される。受信局ではこの挿入された“０”を取り除いて元のデータに戻すという処理が行われる。
【０００４】
アドレス部は８ビット長で表された送信先の通信局のアドレスとして使用するものとする。例えば、非特許文献１に示される通信手順におけるマスタ局が送信する通信フレームでは、アドレス部にスレーブ局のアドレスが指定される。この場合、０から２５５までのどれか一つのアドレスを割り当てられた通信局の１つに対して通信フレームを送信することになる。
【０００５】
各通信局の通信伝送路が、全局にわたって電線によって電気的に接続された形態である場合、一つの局が送信した通信フレームを全通信局が同時に受信することになる。各通信局は該通信フレームのアドレス部と自局に割り当てられたアドレスとを比較し、一致する場合は該通信フレームを自局に宛てて送信されたものとして取り込む。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１３５３５５号公報
【非特許文献】
【０００７】
【非特許文献１】「プログラマブルコントローラーフィールドネットワーク標準（レベル１）  ＪＩＳ  Ｂ  ３５１１：１９９９（ＪＥＭ−Ｆ  ３００８：１９９９）」、日本規格協会、１９９９年１２月２０日
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のＨＤＬＣ手順では、通信フレームの先頭フラグのビットパターンと末尾フラグのビットパターンとが“０１１１１１１０”で同一であるため、フラグを受信した時点でそれが先頭のフラグであるか末尾のフラグであるか判別することができない。もし末尾フラグを誤って先頭フラグとして判別し、その後に続く８ビットの情報が自局に割り当てられたアドレスと一致した場合、本来は通信フレームでない信号を有意な通信フレームとして誤認し、例えば、ＦＣＳ異常やフレーム長異常などの受信エラーとなる。
【０００９】
かかる事情に鑑みてなされた本発明の目的は、先頭フラグと末尾フラグとを判別することが可能なシリアル通信装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るシリアル通信装置は、先頭フラグのビットパターンと末尾フラグのビットパターンとが異なる通信フレームを送信するシリアル通信装置であって、シリアルデータに、ビットパターンが“０１１１１１１０”である先頭フラグと、ビットパターンが“０１１１１１１１”である末尾フラグとを付加した通信フレームを生成するフラグ生成部を備えることを特徴とする。
【００１１】
また、上記課題を解決するため、本発明に係るシリアル通信装置は、先頭フラグのビットパターンと末尾フラグのビットパターンとが異なる通信フレームを受信するシリアル通信装置であって、通信フレーム中に含まれるビットパターン“０１１１１１１０”を先頭フラグと判別して削除するとともに、ビットパターン“０１１１１１１１”を末尾フラグと判別して削除するフラグ削除部を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、簡単なハードウェアを追加するだけで、先頭フラグと末尾フラグとを確実に判別することができ、通信装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明のシリアル通信装置における通信フレーム構造を示す図である。
【図２】本発明の一実施形態に係るシリアル通信装置の構成例を示す図である。
【図３】従来のＨＤＬＣ手順の通信フレーム構造を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明によるシリアル通信装置の実施形態について、図面を参照して詳細に説明する。
【００１５】
図１は、本発明に係るシリアル通信装置における通信フレーム構造を示す図である。同図に示すように、通信フレーム（シリアル通信フレーム）は、ビットパターンが“０１１１１１１０”である先頭フラグと、アドレス部と、制御部と、情報部と、フレーム検査シーケンスと、ビットパターンが“０１１１１１１１”である末尾フラグと、を有する。末尾フラグのビットパターンが、図３に示した従来のＨＤＬＣ手順の通信フレーム構造のものと異なる。
【００１６】
アドレス部には、通信フレームがコマンドフレームである場合、該通信フレームの送信先の受信局のアドレスが格納される。通信フレームがレスポンスフレームである場合、該通信フレームを送信した送信局のアドレスが格納される。
【００１７】
制御部には、通信フレームの役割を指定する制御情報が格納される。
【００１８】
情報部には、伝送すべき任意の情報が格納される。
【００１９】
フレーム検査シーケンスには、巡回冗長検査（ＣＲＣ；Cyclic Redundancy Check）方式による符号が格納される。
【００２０】
“０”挿入は、アドレス部と、制御部と、情報部と、フレーム検査シーケンスに対して行われる。“０”挿入がなされたこれらの部分には、先頭フラグ及び末尾フラグと同一のビットパターンが含まれない。
【００２１】
図２は、本発明の一実施形態に係るシリアル通信装置の構成例を示すブロック図である。シリアル通信装置１は、上述の通信フレームを生成して送信する送信局である。シリアル通信装置２は、上述の通信フレームを受信し、シリアル受信データを生成するとともに、誤り検出を行う受信局である。ここでは送信局の機能を有するシリアル通信装置１と、受信局の機能を有するシリアル通信装置２とを区別して記載しているが、１つのシリアル通信装置が送信局及び受信局の機能を備えてもよい。
【００２２】
図２に示すシリアル通信装置１（送信局）は、シリアル送信データ生成部１１と、ＦＣＳ生成部１２と、０挿入部１３と、フラグ生成部１０とを備える。シリアル通信装置１により、シリアル通信手順の送信手順を実施することができる。
【００２３】
シリアル送信データ生成部１１は、アドレス部、制御部、及び情報部にデータを格納したシリアル送信データを生成し、ＦＣＳ生成部１２に出力する。アドレス部には受信局のアドレスを格納する。
【００２４】
ＦＣＳ生成部１２は、シリアル送信データ生成部１１から入力されたシリアル送信データに対し、誤り検出を可能とするためにＣＲＣ符号を付加する。具体的には、シリアル送信データから生成した高次の多項式を所定の生成多項式で割った剰余を検査用の符号とし、シリアル送信データに該剰余を付加したシリアルデータを０挿入部１３に出力する。
【００２５】
０挿入部１３は、ＦＣＳ生成部１２から入力されたシリアルデータに対し、所定のビットパターンの直後に“０”を挿入した０挿入データを生成し、先頭フラグ生成部１４に出力する。具体的には、“１”が５ビット連続すると直後に“０”を挿入して“１”が６ビット以上連続しないようにする。
【００２６】
フラグ生成部１０は、先頭フラグ生成部１４と、末尾フラグ生成部１５とを備え、シリアルデータに、ビットパターンが“０１１１１１１０”である先頭フラグと、ビットパターンが“０１１１１１１１”である末尾フラグとを付加した通信フレームを生成する。
【００２７】
先頭フラグ生成部１４は、０挿入部１３から入力された０挿入データの先頭に先頭フラグ“０１１１１１１０”を付加した先頭フラグ付きシリアルデータを末尾フラグ生成部１５に出力する。
【００２８】
末尾フラグ生成部１５は、先頭フラグ生成部１４から入力された先頭フラグ付きシリアルデータの末尾に末尾フラグ“０１１１１１１１”を付加し、通信フレームとしてシリアル通信装置２に送信する。
【００２９】
図２に示すシリアル通信装置２（受信局）は、フラグ削除部２０と、０削除部２３と、アドレス比較部２４と、ＦＣＳ異常検出部２５とを備える。シリアル通信装置２により、シリアル通信手順の受信手順を実施することができる。
【００３０】
フラグ削除部２０は、先頭フラグ削除部２１と、末尾フラグ削除部２２とを備え、通信フレーム中に含まれるビットパターン“０１１１１１１０”を先頭フラグと判別して削除するとともに、ビットパターン“０１１１１１１１”を末尾フラグと判別して削除する。
【００３１】
先頭フラグ削除部２１は、受信した通信フレームに含まれる“０１１１１１１０”というビットパターンを先頭フラグとして判別し、これを削除して末尾フラグ削除部２２に出力する。
【００３２】
末尾フラグ削除部２２は、先頭フラグ削除部２１から入力されたシリアルデータに含まれる“０１１１１１１１”というビットパターンを末尾フラグとして判別し、これを削除して０削除部２３に出力する。
【００３３】
０削除部２３は、末尾フラグ削除部２２から入力されたシリアルデータに対して、所定のビットパターンの直後に挿入された“０”を削除したシリアル受信データを生成し、アドレス比較部２４に出力する。具体的には、５ビット連続する“１”の直後の“０”を削除する。
【００３４】
アドレス比較部２４は、０削除部２３から入力されたシリアル受信データのアドレス部と自局に割り当てられたアドレスとを比較し、一致する場合はシリアル受信データをＦＣＳ異常検出部２５及び外部に出力し、不一致の場合はシリアル受信データを破棄する。
【００３５】
ＦＣＳ異常検出部２５は、アドレス比較部２４から入力されたシリアル受信データに対してＦＣＳチェックを行い、異常を検出した場合にはＦＣＳ異常信号を外部に出力する。
【００３６】
上述したように、送信局となるシリアル通信装置１は、先頭フラグのビットパターンと末尾フラグのビットパターンとが異なる通信フレームを送信する。受信局となるシリアル通信装置２は、通信フレームの先頭フラグと末尾フラグとを判別できるようになり、これらの混同により発生する通信異常を防ぐことが可能となる。このように、本発明に係るシリアル通信装置は、通信装置の信頼性を向上させる効果がある。
【００３７】
上述の実施形態は、代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【産業上の利用可能性】
【００３８】
本発明は、簡単なハードウェアの追加で実現できるため、シリアル通信を行う任意の用途に有用である。
【符号の説明】
【００３９】
１    シリアル通信装置（送信局）
２    シリアル通信装置（受信局）
１０  フラグ生成部
１１  シリアル送信データ生成部
１２  ＦＣＳ生成部
１３  ０挿入部
１４  先頭フラグ生成部
１５  末尾フラグ生成部
２０  フラグ削除部
２１  先頭フラグ削除部
２２  末尾フラグ削除部
２３  ０削除部
２４  アドレス比較部
２５  ＦＣＳ異常検出部
【図１】
2018133626.tif 000003
【図２】
2018133626.tif 000004
【図３】
2018133626.tif 000005