(57)【要約】【課題】スイッチング電源装置において、軽負荷時の音鳴りの発生を抑える。【解決手段】スイッチング電源装置の制御回路２ａは、スイッチング素子ＰＴ１を流れる素子電流に応じた電圧を、比較対象となる電圧と比較し、該比較の結果に応じた比較信号を出力するコンパレータＣＯＭＰａを備えている。前記コンパレータは更に、前記スイッチング素子がターンオンしてから所定期間、前記スイッチング素子がターンオフしないようにするための、前記所定期間であるか否かを示すブランキングパルス信号の入力を受け、前記ブランキングパルス信号が前記所定期間であることを示す場合は、前記素子電流に応じた電圧及び前記比較対象となる電圧に関わらず、前記比較信号がローレベルとなるように構成されている。【選択図】図１
2018011451.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電源装置内のスイッチング素子を流れる素子電流に応じた電圧を、比較対象となる電圧と比較し、該比較の結果に応じた比較信号を出力するコンパレータを備えており、
前記コンパレータは更に、前記スイッチング素子がターンオンしてから所定期間、前記スイッチング素子がターンオフしないようにするための、前記所定期間であるか否かを示すブランキングパルス信号の入力を受け、前記ブランキングパルス信号が前記所定期間であることを示す場合は、前記素子電流に応じた電圧及び前記比較対象となる電圧に関わらず、前記比較信号がローレベルとなるように構成されている、
スイッチング電源装置の制御回路。
【請求項２】
前記コンパレータは差動部と該差動部の一方の出力が入力される出力部とを有し、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記差動部の前記一方の出力がハイレベル又はローレベルに固定される、請求項１に記載のスイッチング電源装置の制御回路。
【請求項３】
前記コンパレータは、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記差動部の前記一方の出力を前記制御回路の基準電圧に接続するスイッチを備えている、請求項２に記載のスイッチング電源装置の制御回路。
【請求項４】
前記コンパレータの前記差動部は、差動対と、該差動対に接続されるカレントミラー回路とを有し、前記カレントミラー回路の出力端子が前記出力部に接続され、
前記コンパレータは、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記カレントミラー回路の入力端子を前記制御回路の基準電圧に接続するスイッチを更に備える、請求項２に記載のスイッチング電源装置の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置の制御回路に関する。
【背景技術】
【０００２】
特許文献１には、オン時ブランキングパルス発生回路を備えたスイッチング電源装置の制御回路が記載されている。このオン時ブランキングパルス発生回路は、スイッチング素子がターンオンしてから一定期間、該スイッチング素子がターンオフしないようにするブランキングパルス信号を出力する。
【０００３】
ブランキング機能を備えた従来のスイッチング電源装置の一形態について図６を参照しながら説明する。同図に、フライバック型のＤＣ−ＤＣコンバータとして構成されたスイッチング電源装置１を示す。このスイッチング電源装置１は、ＰＷＭ（pulse width modulation、パルス幅変調）方式により出力電圧を制御するとともに、電流モード制御方式により出力を安定化させる。スイッチング電源装置１には、交流電源ＡＣと負荷Ｌとが接続される。
【０００４】
スイッチング電源装置１において、交流電源ＡＣから供給された交流は、ブリッジダイオードＢＤ１により全波整流される。この全波整流により得られた直流は、コンデンサＣ１により平滑化された後、出力トランスＴ１の一次側巻線Ｔｎ１とスイッチング素子ＰＴ１との直列回路に供給される。このスイッチング素子ＰＴ１は例えば、Ｎ型パワーＭＯＳＦＥＴである。そして、制御回路２によりスイッチング素子ＰＴ１のスイッチング動作が制御されることで、出力トランスＴ１の二次側巻線Ｔｎ２に脈流が発生する。この脈流は、ダイオードＤ２及びコンデンサＣ３により整流・平滑化されて直流に変換される。この直流が負荷Ｌに供給される。
【０００５】
スイッチング電源装置１は、負荷Ｌに対する出力電圧を検出する電圧検出回路ＶＤＣを備える。この電圧検出回路ＶＤＣには、フォトカプラの発光素子ＰＣ１ａが並列接続される。また、上記フォトカプラの受光素子ＰＣ１ｂは、制御回路２に設けられたフィードバック端子ＦＢに接続される。電圧検出回路ＶＤＣの検出値は、上記フォトカプラを介して、制御回路２のフィードバック端子ＦＢにフィードバック信号として入力される。
【０００６】
制御回路２は、電源電圧が入力される電源端子ＶＣＣをも備える。この電源端子ＶＣＣには、出力トランスＴ１の補助巻線Ｔｎ３の出力がダイオードＤ１及びコンデンサＣ２により整流・平滑化されることで得られる直流電圧が入力される。
【０００７】
制御回路２は、素子電流検出信号が入力される電流検出端子ＣＳをも備える。素子電流検出信号は、スイッチング素子ＰＴ１を流れる素子電流を電流検出抵抗Ｒｓにより電圧に変換した信号である。
【０００８】
制御回路２は、スイッチング素子ＰＴ１のスイッチング動作を制御するためのスイッチング制御信号を出力する出力端子ＯＵＴをも備える。このスイッチング制御信号は、スイッチング素子ＰＴ１のゲートに印加される。制御回路２はさらに、グランドレベルに接続する接地端子ＧＮＤを備える。
【０００９】
図７に制御回路２の構成を示す。制御回路２においては、内部に設けられた発振器回路３からクロック信号Ｃｌｏｃｋが出力される。このクロック信号は、ブランキングパルス生成回路４に入力される。ブランキングパルス生成回路４からは、ブランキングパルス信号Ｔ＿ｂｌａｎｋが出力される。このブランキングパルス信号Ｔ＿ｂｌａｎｋは、セット優先のＲＳフリップフロップ回路ＲＳ−ＦＦ１のセット端子に入力される。ブランキングパルス生成回路４及びブランキングパルス信号Ｔ＿ｂｌａｎｋについては後述する。
【００１０】
ＲＳフリップフロップ回路ＲＳ−ＦＦ１からは、スイッチング制御信号が出力される。このスイッチング制御信号は、バッファＢを通して制御回路２の出力端子ＯＵＴに送られる。制御回路２の出力端子ＯＵＴは、制限抵抗Ｒ０を介してスイッチング素子ＰＴ１のゲートに接続されている。この構成によりスイッチング制御信号の電圧がハイレベルの場合、スイッチング素子ＰＴ１がオンされる。
【００１１】
制御回路２はさらに、素子電流検出用コンパレータＣＯＭＰ及びスロープ生成回路５を備える。素子電流検出用コンパレータＣＯＭＰのプラス入力端子（非反転入力端子）には、電流検出端子ＣＳを通して素子電流検出信号が入力される。素子電流検出用コンパレータＣＯＭＰのマイナス入力端子（反転入力端子）には、スロープ生成回路５から出力されるスロープ信号Ｖ＿ｓｌｏｐｅが入力される。素子電流検出用コンパレータＣＯＭＰは、上記素子電流検出信号をスロープ信号Ｖ＿ｓｌｏｐｅと比較し、該比較の結果に応じた比較信号を出力する。この比較信号は、ＲＳフリップフロップ回路ＲＳ−ＦＦ１のリセット端子に入力される。
【００１２】
上記素子電流検出信号がスロープ信号Ｖ＿ｓｌｏｐｅを超えると、素子電流検出用コンパレータＣＯＭＰは、ハイレベルの比較信号を出力する。この比較信号を受け、ＲＳフリップフロップ回路ＲＳ−ＦＦ１はリセットされて出力がローレベルとなり、スイッチング素子ＰＴ１がオフされる。
【００１３】
制御回路２は、電源端子ＶＣＣとフィードバック端子ＦＢと接地端子ＧＮＤと発振器回路３とスロープ生成回路５とに接続するフィードバック回路６も備える。このフィードバック回路６は、バイポーラトランジスタＢＴ６１と、ダイオードＤ６１及びＤ６２と、抵抗Ｒ６１〜Ｒ６５とを備える。バイポーラトランジスタＢＴ６１は内部電源（５Ｖ）に対するエミッタフォロワ回路を構成し、内部電源（５Ｖ）に基づく電圧（５Ｖ−ベース・エミッタからなるダイオードの順方向電圧）をダイオードＤ６１，Ｄ６２及び抵抗Ｒ６１〜Ｒ６５からなる回路に供給する。抵抗Ｒ６１はフォトカプラの受光素子ＰＣ１ｂをプルアップする抵抗であり、フィードバック端子ＦＢの電圧（フィードバック信号）は、バイポーラトランジスタＢＴ６１からなるエミッタフォロワ回路の出力電圧（５Ｖ−ダイオードの順方向電圧）を、抵抗Ｒ６１とフォトカプラの受光素子ＰＣ１ｂのオン抵抗で分圧した値となる。ここで、出力電圧が高くなるとフォトカプラの発光素子ＰＣ１ａの発光量が増えて受光素子ＰＣ１ｂのオン抵抗が下がり、ＦＢの電圧（フィードバック信号）は小さくなる。一方、出力電圧が低くなるとフォトカプラの発光素子ＰＣ１ａの発光量が減って受光素子ＰＣ１ｂのオン抵抗が上がり、ＦＢの電圧（フィードバック信号）は大きくなる。
フィードバック回路６は、ＦＢの電圧（フィードバック信号）ＶＦＢをダイオードＤ６１を介して発振器回路３へ出力する。フィードバック回路６はさらに、ＦＢの電圧（フィードバック信号）ＶＦＢをダイオードＤ６２により降圧し、さらに抵抗Ｒ６２〜Ｒ６５からなる分圧回路により分圧した信号（以下、単に分圧信号もしくは分圧値と記す。）をスロープ生成回路５に出力する。
【００１４】
なお、負荷Ｌの重さが軽くなるにつれて、負荷Ｌに対応する出力電圧は増加しようとする。その結果、上記のようにフィードバック端子ＦＢの電圧であるフィードバック信号ＶＦＢは低下する。
【００１５】
スロープ生成回路５は、フィードバック回路６内の分圧回路から入力される信号に応じたスロープ信号Ｖ＿ｓｌｏｐｅを出力する。詳細は省略するが、スロープ生成回路５は、サブハーモニック発振（スイッチング周波数が可聴範囲の周波数で変動すること）を防止するために、フィードバック信号ＶＦＢの分圧値に単調減少する信号を付加した信号（初期値をフィードバック信号ＶＦＢの分圧値とする単調減少の信号）をスロープ信号Ｖ＿ｓｌｏｐｅとして出力するものである。このスロープ信号は、素子電流検出用コンパレータＣＯＭＰにおいて素子電流検出信号と比較される。これにより、可聴ノイズを発生させることなく、スイッチング電源装置１の出力電圧が設定値となるように、出力端子ＯＵＴから出力されるスイッチング制御信号のデューティ比を設定する。
【００１６】
続いて図８を参照して、素子電流検出用コンパレータＣＯＭＰの構成を説明する。素子電流検出用コンパレータＣＯＭＰは、５Ｖの電圧供給を受けて動作する。この５Ｖの電圧は、素子電流検出用コンパレータＣＯＭＰ内で定電流源ｂｉａｓ１及びｂｉａｓ２に供給される。
【００１７】
素子電流検出用コンパレータＣＯＭＰのプラス入力端子及びマイナス入力端子はそれぞれ、Ｐ型ＭＯＳトランジスタＰ２のゲート及びＰ型ＭＯＳトランジスタＰ１のゲートに接続する。Ｐ型ＭＯＳトランジスタＰ１及びＰ２のソースには定電流源ｂｉａｓ１が接続する。Ｐ型ＭＯＳトランジスタＰ１及びＰ２は差動対を構成している。
【００１８】
Ｐ型ＭＯＳトランジスタＰ１及びＰ２のドレインには、Ｎ型ＭＯＳトランジスタＮ１及びＮ２を備えたカレントミラー回路ＭＣが接続する。両トランジスタＮ１及びＮ２のソースはグランドに接続する。なお、トランジスタＮ１のドレインとゲートが接続されていて、カレントミラー回路ＭＣの入力端子となっている。また、トランジスタＮ２のドレインはカレントミラー回路ＭＣの出力端子に相当する。
【００１９】
Ｎ型ＭＯＳトランジスタＮ３は、グランドと定電流源ｂｉａｓ２とに接続される。Ｎ型ＭＯＳトランジスタＮ３のゲートは、Ｐ型ＭＯＳトランジスタＰ２のドレインとＮ型ＭＯＳトランジスタＮ２のドレインとに接続される。Ｎ型ＭＯＳトランジスタＮ３のドレインと定電流源ｂｉａｓ２とは、素子電流検出用コンパレータＣＯＭＰの出力端子ｃｏｍｐ＿ｏｕｔに接続される。
定電流源ｂｉａｓ１と、差動対を構成するＰ型ＭＯＳトランジスタＰ１及びＰ２と、Ｎ型ＭＯＳトランジスタＮ１及びＮ２とは、素子電流検出用コンパレータＣＯＭＰの差動部を構成している。また、定電流源ｂｉａｓ２とＮ型ＭＯＳトランジスタＮ３とは、素子電流検出用コンパレータＣＯＭＰの出力部を構成している。差動部の一方の出力（Ｐ型ＭＯＳトランジスタＰ２のドレイン）は、出力部に入力される。
【００２０】
ここで図６に戻ると、スイッチング素子ＰＴ１のターンオン時、主回路の容量分の放電やゲート駆動電流などによりサージ電流が発生する。このサージ電流により素子電流検出用コンパレータＣＯＭＰの比較信号の電圧がハイレベルとなり、これによりＲＳフリップフロップ回路ＲＳ−ＦＦ１がリセットされると、出力端子ＯＵＴの端子電圧がローレベルになる。その結果、スイッチング素子ＰＴ１がターンオフする。したがって、スイッチング素子ＰＴ１がターンオン直後にターンオフすることとなり、スイッチング電源装置１が正常に制御されないことが起こる。
【００２１】
このような事態を回避するため、図７に示すブランキングパルス生成回路４を設けている。ブランキングパルス生成回路４は、発振器回路３のクロック信号Ｃｌｏｃｋの立ち上がりから所定期間、電圧がハイレベルのブランキングパルス信号Ｔ＿ｂｌａｎｋを生成する。この所定期間をブランキング期間とも呼ぶ。ブランキング期間は例えば、数百ナノ秒程度である。
【００２２】
ブランキングパルス信号Ｔ＿ｂｌａｎｋは、上述したように、セット優先のＲＳフリップフロップ回路ＲＳ−ＦＦ１のセット端子に入力する。これにより、ブランキング期間において、素子電流検出用コンパレータＣＯＭＰからの比較信号とは無関係に、出力端子ＯＵＴの端子電圧をハイレベルに維持する。
【００２３】
図９に、ブランキングパルス生成回路４の構成を示す。ブランキングパルス生成回路４の入力端子４１は、リセット優先のＲＳフリップフロップ回路ＲＳ−ＦＦ２のセット端子とインバータＩＮＶ１の入力端子とに接続する。インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子に接続し、インバータＩＮＶ２の出力端子は抵抗Ｒ１１を介して、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット端子に接続する。ＲＳフリップフロップ回路ＲＳ−ＦＦ２のＱ出力端子は、ブランキングパルス生成回路４の出力端子４２に接続する。
【００２４】
ブランキングパルス生成回路４においてはさらに、Ｎ型ＭＯＳトランジスタＮ９１が設けられている。Ｎ型ＭＯＳトランジスタＮ９１のドレインは、抵抗Ｒ１１の出力側とＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット端子とに接続する。Ｎ型ＭＯＳトランジスタＮ９１のソースは、グランドに接続する。Ｎ型ＭＯＳトランジスタＮ９１のゲートは、インバータＩＮＶ１の出力端子に接続する。
【００２５】
ブランキングパルス生成回路４においてはさらに、コンデンサＣ１１が設けられている。コンデンサＣ１１の一端は、Ｎ型ＭＯＳトランジスタＮ９１のドレインとＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット端子とに接続する。コンデンサＣ１１の他端は、グランドに接続する。
【００２６】
図１０は、ブランキングパルス生成回路４の動作を示すタイミングチャートである。同図（ａ）はクロック信号Ｃｌｏｃｋ（周期ｄｔ）の変化を示し、同図（ｂ）はインバータＩＮＶ１の出力ＩＮＶ１＿ｏｕｔの変化を示す。さらに、同図（ｃ）は、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット端子に入力されるリセット信号ｒｅｓｅｔの変化を示し、同図（ｄ）は、ブランキングパルス信号Ｔ＿ｂｌａｎｋの変化を示す。符号ＢＬはブランキング期間を示す。
クロック信号Ｃｌｏｃｋがローレベルとなっていると、インバータＩＮＶ１の出力ＩＮＶ１＿ｏｕｔがハイレベルとなり、これによってＮ型ＭＯＳトランジスタＮ９１がオン（導通）するので、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット信号ｒｅｓｅｔはローレベルになっている。また、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のセットもローレベルとなっているので、ＲＳフリップフロップ回路ＲＳ−ＦＦ２は状態を保持する。
この状態でクロック信号Ｃｌｏｃｋが立ち上がってハイレベルになると、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のセット信号がハイレベルになってＲＳフリップフロップ回路ＲＳ−ＦＦ２がセットされ、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のＲＳフリップフロップ回路ＲＳ−ＦＦ２のＱ出力であるブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルになる。
一方、クロック信号ＣｌｏｃｋがハイレベルになるとインバータＩＮＶ１の出力ＩＮＶ１＿ｏｕｔがローレベルになり、インバータＩＮＶ２の出力ＩＮＶ２＿ｏｕｔがハイレベルになる。これによりＮ型ＭＯＳトランジスタＮ９１がオフ（遮断）し、インバータＩＮＶ２の出力ＩＮＶ２＿ｏｕｔのハイレベルが抵抗Ｒ１１とコンデンサＣ１１からなる時定数回路に印加され、コンデンサＣ１１の充電電圧であるＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット信号ｒｅｓｅｔが上昇していく。
リセット信号ｒｅｓｅｔが上昇してＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット端子の閾値電圧（図１０（ｃ）に示す２．５Ｖ）に達すると、ＲＳフリップフロップ回路ＲＳ−ＦＦ２はリセット入力がハイになったと認識する。このときセット入力もハイレベルであるが、ＲＳフリップフロップ回路ＲＳ−ＦＦ２はリセット優先であるので、ＲＳフリップフロップ回路ＲＳ−ＦＦ２はリセットされて、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のＱ出力であるブランキングパルス信号Ｔ＿ｂｌａｎｋがローレベルになる。
その後クロック信号Ｃｌｏｃｋが立ち下がってローレベルになると、上記のようにＲＳフリップフロップ回路ＲＳ−ＦＦ２のリセット入力とセット入力が同時にローレベルになるので、ＲＳフリップフロップ回路ＲＳ−ＦＦ２のＱ出力であるブランキングパルス信号Ｔ＿ｂｌａｎｋはローレベルを維持する。
【００２７】
続いて、重負荷時における制御回路２の動作について図１１を参照しながら説明する。同図（ａ）は発振器回路３からのクロック信号Ｃｌｏｃｋ（周期ｄｔ）を示す。同図（ｂ）は、ブランキングパルス信号Ｔ＿ｂｌａｎｋを示す。同図（ｃ）は、スイッチング素子ＰＴ１を流れる素子電流に応じた電圧ＶＣＳ（すなわち電流検出端子ＣＳの端子電圧）と、スロープ信号Ｖ＿ｓｌｏｐｅとを示す。図中の「ＶＦＢ」は、フィードバック端子ＦＢの電圧であり、「Ｖｆ」はフィードバック回路６の分圧回路に設けられたダイオードの順方向電圧である。また（ＶＦＢ−Ｖｆ）／４の“／４”は、抵抗Ｒ６２〜Ｒ６５による分圧比が１／４であることを示す。同図（ｄ）は、素子電流検出用コンパレータＣＯＭＰの出力である比較信号を示し、同図（ｅ）は、制御回路２の出力端子ＯＵＴの電圧ＶＯＵＴを示す。なお、同図において、電源端子ＶＣＣの電圧、すなわち電源電圧もＶＣＣと記す。
【００２８】
まず、時点ｔ０においてクロック信号Ｃｌｏｃｋが立ち上がる。そして、時点ｔ０から時点ｔＢまでの期間、ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルとなる。この時点ｔ０から時点ｔＢまでの期間が、ブランキング期間ＢＬである。ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルとなるとＲＳフリップフロップ回路ＲＳ−ＦＦ１がセットされて電圧ＶＯＵＴがハイレベルになる。すると、スイッチング素子ＰＴ１がターンオンし、サージ電流によるサージ電圧ＳＧが発生して素子電流検出用コンパレータＣＯＭＰの出力は時点ｔ０から時点ｔ１までハイレベルとなり、その後、ローレベルに戻る。時点ｔ１は時点ｔＢよりも過去である。このように、ブランキング期間中にサージ電流によるサージ電圧ＳＧの影響が終了するように、サージ電流の発生期間より長くブランキング期間が設定される。ブランキング期間中、ＲＳ−ＦＦ１にはＴ＿ｂｌａｎｋのハイレベル信号がセット信号として入力される。ＲＳフリップフロップ回路ＲＳ−ＦＦ１はセット優先なので、ＲＳ−ＦＦ１の出力はブランキング期間中ハイレベルを維持し、これにより電圧ＶＯＵＴは、素子電流検出用コンパレータＣＯＭＰの比較信号の影響を受けず、ハイレベルを維持する。
【００２９】
そして、時点ｔＢよりも未来の時点ｔ２において、電圧ＶＣＳがスロープ信号Ｖ＿ｓｌｏｐｅを超える。ブランキング期間終了後の、電圧ＶＣＳがスロープ信号Ｖ＿ｓｌｏｐｅを超えたことの検出を、通常の電流検出とも呼ぶ。その結果、素子電流検出用コンパレータＣＯＭＰの比較信号がハイレベルになり、電圧ＶＯＵＴはローレベルになる。すなわち、電圧ＶＯＵＴは、時点ｔ０から時点ｔ２までハイレベルに保たれる。この時、電圧ＶＯＵＴがローレベルになったことでＰＴ１がオフして、素子電流検出信号である電圧ＶＣＳはローレベルに戻る。
【００３０】
電圧ＶＯＵＴのデューティ比（オン時比率）は、（ｔ２−ｔ０）／ｄｔと表すことができる。重負荷時においては、電圧ＶＯＵＴのデューティ比が比較的大きくなる。すなわち、ブランキング期間ＢＬの終了時点ｔＢから、電圧ＶＯＵＴがローレベルとなる時点ｔ２までの時間が比較的長い。
【００３１】
次に、軽負荷時における制御回路２の動作について図１２を参照しながら説明する。図１２に示しているように、ブランキング期間ＢＬ（時点ｔ０から時点ｔＢまでの期間）中に、サージ電流によるサージ電圧ＳＧが発生する。このサージ電流によるサージ電圧ＳＧの発生により素子電流検出用コンパレータＣＯＭＰの比較信号がハイレベルになる。
【００３２】
サージ電流発生後、比較信号はローレベルに戻ろうとする。しかし、コンパレータＣＯＭＰ出力のスルーレートに限界があるため、比較信号がＲＳフリップフロップ回路ＲＳ−ＦＦ１のリセット端子の閾値電圧（これより低いとローレベルと判断される）に達する前に電圧ＶＣＳが急増する影響が重畳されて比較信号は再び上昇する。そのため、ブランキング期間終了直後の時点ｔ３に電圧ＶＣＳがスロープ信号Ｖ＿ｓｌｏｐｅを超える、すなわち通常の電流検出がなされるまでの期間（時点ｔ０から時点ｔ３までの期間）、比較信号はハイレベルに保たれる。他方、ブランキング期間ＢＬは、時点ｔ３よりも過去の時点ｔＢにおいて終了しているため、時点ｔＢにおいて、比較信号によりＲＳフリップフロップ回路ＲＳ−ＦＦ１がリセットされて電圧ＶＯＵＴはローレベルになってしまう。
【００３３】
同図（ｃ）には、素子電流検出用コンパレータＣＯＭＰの比較信号ＳＩＧと、ＲＳフリップフロップ回路ＲＳ−ＦＦ１のリセット端子の入力閾値ＴＨとを示している。なお、比較信号ＳＩＧと入力閾値ＴＨは実際より小さく、スロープ信号Ｖ＿ｓｌｏｐｅと同程度の大きさに縮小されて示されている。比較信号ＳＩＧの電圧は、サージ電流検出により入力閾値ＴＨを超えてハイレベルとなる。比較信号ＳＩＧの電圧は、その後低下するが、入力閾値ＴＨを下回ることなく、通常の電流検出により再び上昇する。つまり、サージ電流検出から通常の電流検出まで、比較信号ＳＩＧの電圧が入力閾値ＴＨを下回ることはない。同図（ｄ）は、比較信号ＳＩＧが入力されるＲＳフリップフロップ回路ＲＳ−ＦＦ１のリセット端子が認識する比較信号ＳＩＧのロー／ハイを示す。
【００３４】
図７に示した制御回路２においては、本来であれば、サージ電流検出から通常の電流検出までの時間の長短に関わらず、比較信号は、サージ電流によるサージ電圧ＳＧの検出によりハイレベルとなり、その後ローレベルに戻った後に、通常の電流検出により再びハイレベルにならなければならない。そして、電圧ＶＯＵＴは本来、時点ｔ０から、通常の電流検出の時点ｔ３までハイレベルに保たれなければならない。
【００３５】
しかし、実際には、図１２に示したように、サージ電流検出から通常の電流検出までの時間が短い場合、コンパレータＣＯＭＰ出力のスルーレートが無限ではないことに起因して、比較信号は、サージ電流によるサージ電圧ＳＧの検出によりハイレベルになり、その後の通常の電流検出までハイレベルに保たれる。その結果、電圧ＶＯＵＴは、時点ｔ０から、時点ｔ３までではなく、時点ｔ３よりも過去の時点ｔＢまでハイレベルとなるに留まる。
【００３６】
このように、電圧ＶＯＵＴがハイレベルとなっている時間、つまりスイッチング素子ＰＴ１のオン時間が、本来のオン時間よりも短くなり、ブランキング期間ＢＬと等しくなってしまう。これは、サージ電流検出から通常の電流検出までの時間が短いと、素子電流検出用コンパレータＣＯＭＰが、サージ電流検出と通常の電流検出とを区別できなくなることによる。
【００３７】
図１３に、負荷の重さとスイッチング素子ＰＴ１のオン時間との関係を示す。同図において、負荷の重さＬＯ１及びＬＯ２はいずれも軽負荷を表すが、負荷の重さＬＯ１は負荷の重さＬＯ２よりも軽いものとする。また、時間ＴＯ１は時間ＴＯ２よりも短いものとする。さらに、負荷の重さと本来のオン時間との関係を点線Ｇ１により示し、負荷の重さと実際のオン時間との関係を実線Ｇ２により示す。
【００３８】
まず、点線Ｇ１として示しているように、負荷の重さがＬＯ１以下の場合における本来のオン時間は、時間ＴＯ１である。この時間ＴＯ１はブランキング期間ＢＬに等しい。負荷の重さがＬＯ１よりも大きい場合は、負荷の重さが大きくなるにつれて本来のオン時間も線形に増加してゆく。負荷の重さがＬＯ２の場合における本来のオン時間は、時間ＴＯ２である。
【００３９】
次に、実線Ｇ２として示すように、負荷の重さがＬＯ１以下の場合における実際のオン時間は、時間ＴＯ１であって、本来のオン時間に等しい。負荷の重さがＬＯ１よりも大きく、かつＬＯ２未満の場合における実際のオン時間は、時間ＴＯ１であって、本来のオン時間よりも短い。そして、負荷の重さがＬＯ２である場合、実際のオン時間は時間ＴＯ１と時間ＴＯ２を不規則に行き来する。負荷の重さがＬＯ２よりも大きい場合は、負荷の重さが大きくなるにつれて本来のオン時間と同様に実際のオン時間も線形に増加してゆく。
【００４０】
このように、負荷の重さがＬＯ１よりも大きく、かつＬＯ２未満の場合における実際のオン時間は、本来のオン時間よりも短い。そして、負荷の重さがＬＯ２の前後で、実際のオン時間は時間ＴＯ１と時間ＴＯ２を不規則に行き来する。つまり、デューティ比が連続的に変化しない。このようなデューティ比の不規則・不連続な変化により、スイッチング電源装置１の音鳴り（可聴音）が発生してしまう（時間ＴＯ１と時間ＴＯ２との間の不連続な変化をフーリエ変換すると、可聴域の周波数が含まれる）ことがある。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】特開２００４−２０８３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００４２】
ブランキング機能を有する制御回路を備えたスイッチング電源装置において、軽負荷時に音鳴りが発生する可能性があるということを本発明の発明者は発見した。これに対し、特許文献１に記載のスイッチング電源装置は、負荷が軽くなるとブランキング期間を短くしてしまうので、この問題がより顕著になってしまう。本発明は、かかる不都合を解消し、軽負荷時における音鳴りの発生を抑えることを目的とする。
【課題を解決するための手段】
【００４３】
上記の目的を達成するために、本発明の一態様に係るスイッチング電源装置の制御回路は、前記スイッチング電源装置内のスイッチング素子を流れる素子電流に応じた電圧を、比較対象となる電圧と比較し、該比較の結果に応じた比較信号を出力するコンパレータを備えている。前記コンパレータは更に、前記スイッチング素子がターンオンしてから所定期間、前記スイッチング素子がターンオフしないようにするための、前記所定期間であるか否かを示すブランキングパルス信号の入力を受け、前記ブランキングパルス信号が前記所定期間であることを示す場合は、前記素子電流に応じた電圧及び前記比較対象となる電圧に関わらず、前記比較信号がローレベルとなるように構成されている。
【００４４】
別の態様によれば、前記コンパレータは差動部と該差動部の一方の出力が入力される出力部とを有し、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記差動部の前記一方の出力がハイレベル又はローレベルに固定される。
【００４５】
更に別の態様によれば、前記コンパレータは、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記差動部の前記一方の出力を前記制御回路の基準電圧に接続するスイッチを備えている。
【００４６】
他の態様によれば、前記コンパレータの前記差動部は、差動対と、該差動対に接続されるカレントミラー回路とを有し、前記カレントミラー回路の出力端子が前記出力部に接続される。そして、前記コンパレータは、前記ブランキングパルス信号が前記所定期間であることを示す場合に、前記カレントミラー回路の入力端子を前記制御回路の基準電圧に接続するスイッチを更に備える。
【発明の効果】
【００４７】
本発明の一態様によれば、軽負荷時における音鳴りの発生を抑えることができる。
【図面の簡単な説明】
【００４８】
【図１】制御回路の第１実施形態を示す説明図である。
【図２】第１実施形態における制御回路に設けられたコンパレータの構成例を示す説明図である。
【図３】第１実施形態における制御回路の、重負荷時の動作を示すタイミングチャートである。
【図４】第１実施形態における制御回路の、軽負荷時の動作を示すタイミングチャートである。
【図５】コンパレータの別の構成例を示す説明図である。
【図６】従来のスイッチング電源装置の構成例を示す説明図である。
【図７】従来のスイッチング電源装置に設けられている制御回路を示す説明図である。
【図８】従来の制御回路に設けられたコンパレータの構成例を示す説明図である。
【図９】従来の制御回路に設けられたブランキングパルス生成回路の構成例を示す説明図である。
【図１０】ブランキングパルス生成回路の動作を示すタイミングチャートである。
【図１１】重負荷時における制御回路の動作を示すタイミングチャートである。
【図１２】軽負荷時における制御回路の動作を示すタイミングチャートである。
【図１３】負荷の重さとスイッチング素子のオン時間との関係を示すグラフである。
【発明を実施するための形態】
【００４９】
以下に本発明の実施形態を説明する。ただし、本発明は、以下の実施形態によって限定されるものではない。
【００５０】
［第１の実施形態］
図１に、制御回路２ａの構成を示す。図７と同じ要素には同じ符号を付して詳細な説明は省略する。図１の制御回路２ａは、図７の制御回路２における素子電流検出用コンパレータＣＯＭＰに代えて、素子電流検出用コンパレータＣＯＭＰａを備える。この素子電流検出用コンパレータＣＯＭＰａのプラス入力端子及びマイナス入力端子にはそれぞれ、スイッチング素子ＰＴ１に流れる電流を検出した素子電流検出信号及びスロープ信号Ｖ＿ｓｌｏｐｅが入力される。
【００５１】
素子電流検出用コンパレータＣＯＭＰａにはさらに、ブランキングパルス生成回路４からブランキングパルス信号Ｔ＿ｂｌａｎｋが入力される。素子電流検出用コンパレータＣＯＭＰａが出力した比較信号は、ＲＳフリップフロップ回路ＲＳ−ＦＦ１のリセット端子に入力される。素子電流検出用コンパレータＣＯＭＰａは、入力されたブランキングパルス信号Ｔ＿ｂｌａｎｋがブランキング期間であることを示す場合、素子電流検出信号及びスロープ信号Ｖ＿ｓｌｏｐｅに関わらず、比較信号がローレベルとなるように構成される。
【００５２】
素子電流検出用コンパレータＣＯＭＰａの構成を図２に示す。図８と同じ要素には同じ符号を付して詳細な説明は省略する。図示するように、素子電流検出用コンパレータＣＯＭＰａは、Ｎ型ＭＯＳトランジスタＮ４をも備える。Ｎ型ＭＯＳトランジスタＮ４のソースはグランドに接続される。Ｎ型ＭＯＳトランジスタＮ４のドレインは、Ｎ型ＭＯＳトランジスタＮ１のドレインと、Ｐ型ＭＯＳトランジスタＰ１のドレインと、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２のゲートとに接続される。Ｎ型ＭＯＳトランジスタＮ４のゲートは、ブランキングパルス生成回路４から出力されたブランキングパルス信号Ｔ＿ｂｌａｎｋが印加される。
【００５３】
ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルのとき、Ｎ型ＭＯＳトランジスタＮ４はオンする。その結果、Ｐ型ＭＯＳトランジスタＰ１及びＰ２を備えた差動対ＤＦのマイナス入力側の出力端子（つまりＰ型ＭＯＳトランジスタＰ１のドレイン）及びカレントミラー回路ＭＣの入力端子は、カレントミラー回路ＭＣのソース（つまりグランド）にショートする。このように、Ｎ型ＭＯＳトランジスタＮ４は、ブランキングパルス信号がハイレベルである場合に、素子電流検出用コンパレータＣＯＭＰａの差動対ＤＦのマイナス入力側の出力端子と、カレントミラー回路ＭＣの入力端子とをグランドにショートさせるスイッチである。
【００５４】
すると、Ｎ型ＭＯＳトランジスタＮ１のゲート及びＮ型ＭＯＳトランジスタＮ２のゲート電圧がグランドとなり、両トランジスタＮ１及びＮ２はオフする。他方、少なくともブランキング期間の初期は、Ｐ型ＭＯＳトランジスタＰ２のゲートに入力される素子電流検出信号の電圧ＶＣＳが充分低い電圧なので、Ｐ型ＭＯＳトランジスタＰ２に電流が流れてＮ型ＭＯＳトランジスタＮ３のゲート容量を充電する。そのため、Ｎ型ＭＯＳトランジスタＮ３のゲート電圧はハイレベルとなる。すなわち、定電流源ｂｉａｓ１と、差動対ＤＦを構成するＰ型ＭＯＳトランジスタＰ１及びＰ２と、Ｎ型ＭＯＳトランジスタＮ１及びＮ２とを備えた差動部の一方の出力（Ｐ型ＭＯＳトランジスタＰ２のドレイン）がハイレベルとなる。そのため、Ｎ型ＭＯＳトランジスタＮ３はオンする。その結果、素子電流検出用コンパレータＣＯＭＰａの出力端子ｃｏｍｐａ＿ｏｕｔにおける比較信号の電圧はローレベル（グランドレベル）となる。このように、素子電流検出用コンパレータＣＯＭＰａは、ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルのときに、差動対ＤＦの出力が無効にされ、比較信号がローレベルとなるように構成される。
【００５５】
続いて、重負荷時における制御回路２ａの動作について図３を参照しながら説明する。素子電流検出用コンパレータＣＯＭＰａの比較信号は、時点ｔ０から時点ｔＢまでのブランキング期間ＢＬ中、ローレベルであり、その後もローレベルに維持される。そして、時点ｔＢよりも未来の時点ｔ２において、スイッチング素子ＰＴ１の素子電流検出信号の電圧ＶＣＳがスロープ信号Ｖ＿ｓｌｏｐｅを超えると、素子電流検出用コンパレータＣＯＭＰａの比較信号はハイレベルになる。このとき、時点ｔ０からハイレベルであった電圧ＶＯＵＴは、ローレベルとなる。この時、電圧ＶＯＵＴがローレベルになったことでスイッチング素子ＰＴ１がオフして、素子電流検出信号である電圧ＶＣＳはローレベルに戻る。
【００５６】
このように、素子電流検出用コンパレータＣＯＭＰａの比較信号を、ブランキング期間中、ローレベル（グランドレベル）とする点が、図１１とは異なる。電圧ＶＯＵＴの変化は、図１１と同様である。
【００５７】
続いて、軽負荷時における制御回路２ａの動作について図４を参照しながら説明する。素子電流検出用コンパレータＣＯＭＰａの比較信号は、ブランキング期間ＢＬ中、サージ電圧ＳＧの発生に関わらず、ローレベルに保たれる。そして、ブランキング期間終了直後の、電圧ＶＣＳがスロープ信号Ｖ＿ｓｌｏｐｅを超えた時点ｔ３において初めて、比較信号はハイレベルになる。この時点ｔ３において、時点ｔ０からハイレベルであった電圧ＶＯＵＴはローレベルとなる。すなわち、図１２とは異なり、時点ｔ３よりも過去の時点ｔＢにおいて電圧ＶＯＵＴがローレベルとなってしまうことはない。すなわち、本来のデューティ比が得られる。本来のデューティ比は、図１３の点線Ｇ１に示した通りである。
【００５８】
以上のように、制御回路２ａを用いることにより、デューティ比は設計通り連続的に変化でき、音鳴りを抑えることができる。
【００５９】
図７に示した制御回路２の構成において、素子電流検出用コンパレータＣＯＭＰを応答速度の速いものに置き換えることでも、設計通りのデューティ比が得られ、音鳴りが抑えられる可能性はある。ところが、応答速度の速いコンパレータはコストが高い。これに対し、図１及び図２に示したような制御回路２ａによれば、コンパレータの応答速度とは無関係に、コンパレータにＮ型ＭＯＳトランジスタＮ４を追加するという比較的簡単な方法で、音鳴りを抑えることができる。つまり、コストの高いコンパレータを用いなくても、音鳴りを抑えることができる。
【００６０】
ブランキング期間中、コンパレータの応答速度によっては、軽負荷時に、本来のデューティ比が得られていなかったという不都合に発明者は着目した。そして、発明者は、ブランキング期間中はそもそもコンパレータの差動部を動作させる必要がないという着想を得て、図１及び図２に示した実施形態を完成させるに至った。
【００６１】
［第２の実施形態］
なお、図２に示した素子電流検出用コンパレータＣＯＭＰａに代えて、図５に示す素子電流検出用コンパレータＣＯＭＰｂを用いてもよい。
【００６２】
素子電流検出用コンパレータＣＯＭＰｂは、素子電流検出用コンパレータＣＯＭＰａと同様、５Ｖの電圧供給を受けて動作する。この電圧は、定電流源ｂｉａｓ１１及びｂｉａｓ１２に供給される。
【００６３】
素子電流検出用コンパレータＣＯＭＰｂのプラス入力端子及びマイナス入力はそれぞれ、Ｐ型ＭＯＳトランジスタＰ１１のゲート及びＰ型ＭＯＳトランジスタＰ１２のゲートに接続される。Ｐ型ＭＯＳトランジスタＰ１１及びＰ１２のソースには定電流源ｂｉａｓ１１が接続される。
【００６４】
Ｐ型ＭＯＳトランジスタＰ１１及びＰ１２のドレインには、Ｎ型ＭＯＳトランジスタＮ１１及びＮ１２を備えたカレントミラー回路ＭＣｂが接続される。両トランジスタＮ１１及びＮ１２のソースはグランドに接続される。
【００６５】
Ｎ型ＭＯＳトランジスタＮ１３は、グランドと定電流源ｂｉａｓ１２とに接続される。Ｎ型ＭＯＳトランジスタＮ１３のゲートは、Ｐ型ＭＯＳトランジスタＰ１２のドレインとＮ型ＭＯＳトランジスタＮ１２のドレインとに接続される。Ｎ型ＭＯＳトランジスタＮ１３のドレインと定電流源ｂｉａｓ１２とは、インバータＩＮＶｂの入力端子に接続される。このインバータＩＮＶｂの出力端子は、素子電流検出用コンパレータＣＯＭＰｂの出力端子ｃｏｍｐｂ＿ｏｕｔに接続される。
【００６６】
素子電流検出用コンパレータＣＯＭＰｂにはさらに、Ｎ型ＭＯＳトランジスタＮ１４が設けられている。Ｎ型ＭＯＳトランジスタＮ１４のソースはグランドに接続される。Ｎ型ＭＯＳトランジスタＮ１４のドレインは、Ｎ型ＭＯＳトランジスタＮ１３のゲートとＰ型ＭＯＳトランジスタＰ１２のドレインとＮ型ＭＯＳトランジスタＮ１２のドレインとに接続されている。Ｎ型ＭＯＳトランジスタＮ１４のゲートには、ブランキングパルス生成回路４から出力されたブランキングパルス信号Ｔ＿ｂｌａｎｋが印加される。
定電流源ｂｉａｓ１１と、差動対ＤＦｂを構成するＰ型ＭＯＳトランジスタＰ１１及びＰ１２と、Ｎ型ＭＯＳトランジスタＮ１１及びＮ１２とは、素子電流検出用コンパレータＣＯＭＰｂの差動部を構成し、定電流源ｂｉａｓ１２と、Ｎ型ＭＯＳトランジスタＮ１３と、インバータＩＮＶｂとは、素子電流検出用コンパレータＣＯＭＰｂの出力部を構成している。
【００６７】
ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルのとき、Ｎ型ＭＯＳトランジスタＮ１４がオンして差動部の出力がローレベルに固定される。そのため、Ｎ型ＭＯＳトランジスタＮ１３はオフし、Ｎ型ＭＯＳトランジスタＮ１３のドレイン電圧がハイレベルに固定され、インバータＩＮＶｂの出力がローレベルに固定される。その結果、出力ｃｏｍｐｂ＿ｏｕｔはローレベルに固定される。つまり、ブランキング期間中、比較信号はローレベルに固定される。
【００６８】
このように、ブランキングパルス信号Ｔ＿ｂｌａｎｋがハイレベルのとき、差動部の出力がローレベルとなり、比較信号がローレベルとなる。Ｎ型ＭＯＳトランジスタＮ１４は、ブランキングパルス信号がハイレベルである場合に、素子電流検出用コンパレータＣＯＭＰｂの差動部の一方の出力をグランドにショートさせるスイッチである。
【００６９】
Ｎ型ＭＯＳトランジスタＮ１４は定電流源ｂｉａｓ１１の電流を十分引けるサイズ、すなわち、Ｎ型ＭＯＳトランジスタＮ１１及びＮ１２と同サイズで良い。
【００７０】
このような素子電流検出用コンパレータＣＯＭＰｂを備えた制御回路も、図３及び４に示したように動作する。
【００７１】
［その他］
図２のカレントミラー回路ＭＣのソース電圧は、グランドに限られず、制御回路２ａの所定の基準電圧とすることができる。図５のカレントミラー回路ＭＣｂも同様である。
【００７２】
適宜処理回路を変更することにより、ブランキングパルス信号がローレベルである期間をブランキング期間としてもよい。また、ブランキング期間は、一定及び可変のいずれでもよい。いずれにしても、ブランキング期間中、比較信号がローレベルとなるように素子電流検出用コンパレータを構成することができる。
【００７３】
素子電流検出用コンパレータのマイナス入力端子には、素子電流検出信号との比較対象となる電圧を入力することができる。
【００７４】
本発明の特定の実施形態について説明したが、本発明はこのような実施形態に限定されず、本発明の技術的思想に基づく種々の変更は本発明の概念に含まれる。
【符号の説明】
【００７５】
１          スイッチング電源装置
２          制御回路
３          発振器回路
４          ブランキングパルス生成回路
５          スロープ生成回路
６          フィードバック回路
ＰＴ１      スイッチング素子
ＣＯＭＰ    素子電流検出用コンパレータ
２ａ        制御回路
ＣＯＭＰａ  素子電流検出用コンパレータ
Ｎ４        Ｎ型ＭＯＳトランジスタ（スイッチ）
ＣＯＭＰｂ  素子電流検出用コンパレータ
Ｎ１４      Ｎ型ＭＯＳトランジスタ（スイッチ）
【図１】
2018011451.tif 000003
【図２】
2018011451.tif 000004
【図３】
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【図４】
2018011451.tif 000006
【図５】
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【図６】
2018011451.tif 000008
【図７】
2018011451.tif 000009
【図８】
2018011451.tif 000010
【図９】
2018011451.tif 000011
【図１０】
2018011451.tif 000012
【図１１】
2018011451.tif 000013
【図１２】
2018011451.tif 000014
【図１３】
2018011451.tif 000015