(57)【要約】【課題】補助またはプリチャージ基準ソースを含むことによって、ＳＡＲ−ＡＤＣにより引き出される基準電流の量を低減するためのシステムおよび方法を提供する。【解決手段】ＡＤＣは、ビット試行のロード中に、主デジタルアナログ変換器（ＤＡＣ）のビット試行コンデンサを補助またはプリチャージ基準ソースに接続することができ、次に、ＡＤＣは主基準バッファに切り替わることができる。両方の段階に十分な時間を与えた後、主ＤＡＣはビット試行を進めて残りのビットを解決することができる。残りのビット試行は、主基準バッファを使用して直接実行することができる。【選択図】図１
2018074593.tif 000002
【特許請求の範囲】
【請求項１】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスを動作させる方法であって、
第１のＡＤＣを使用してビット試行結果を決定することと、
前記ビット試行結果を使用して、ビットを表すように構成された第２のＡＤＣ内のコンデンサの第１のプレートを第１の電圧源に第１の時間接続することと、
前記第１の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離し、前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続することと、を含む、方法。
【請求項２】
ビットを表すように構成されたコンデンサの第１のプレートを第１の電圧源に第１の時間接続することは、
ビットを表すように構成されたコンデンサの第１のプレートをプリチャージ基準バッファ回路への第１の電圧源に第１の時間接続することを含む、請求項１に記載の方法。
【請求項３】
前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続することは、
前記コンデンサの第１のプレートを主基準バッファ回路に第２の時間接続することを含む、請求項１に記載の方法。
【請求項４】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスを動作させる方法であって、
第１のＡＤＣを使用して第１の複数のビット試行結果を決定することと、
前記第１の複数のビット試行結果を使用して、第１の複数のビットを表すように構成された第２のＡＤＣ内の対応する第１の複数のコンデンサのそれぞれの第１のプレートを第１の電圧源に第１の時間接続することと、
前記第１の時間の間、前記第１のＡＤＣを使用して第２の複数のビット試行結果を決定することと、
前記第１の時間の後、かつ、前記第２の複数のビット試行結果を使用して、第２の複数のビットを表すように構成された、対応する第２の複数のコンデンサのそれぞれの第１のプレートを前記第２のＡＤＣにおいて第２の時間前記第１の電圧源に接続することと、
前記第２の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離し、前記コンデンサの前記第１のプレートを第２の電圧源に第３の時間接続することと、を含む、方法。
【請求項５】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスであって、
第１のＡＤＣを使用してビット試行結果を決定する手段と、
前記ビット試行結果を使用して、ビットを表すように構成された第２のＡＤＣ内のコンデンサの第１のプレートを第１の電圧源に第１の時間接続する手段と、
前記第１の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離す手段、および前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続する手段と、を備える、ＳＡＲ−ＡＤＣ集積回路デバイス。
【請求項６】
ビットを表すように構成されたコンデンサの第１のプレートを第１の電圧源に第１の時間接続する手段は、
ビットを表すように構成されたコンデンサの第１のプレートをプリチャージ基準バッファ回路への第１の電圧源に第１の時間接続する手段を含む、請求項５に記載のＳＡＲ−ＡＤＣ。
【請求項７】
前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続する手段は、
前記コンデンサの第１のプレートを主基準バッファ回路に第２の時間接続する手段を含む、請求項５に記載のＳＡＲ−ＡＤＣ。
【請求項８】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスであって、
第１のＡＤＣを使用して第１の複数のビット試行結果を決定する手段と、
前記第１の複数のビット試行結果を使用して、第１の複数のビットを表すように構成された対応する第１の複数のコンデンサのそれぞれの第１のプレートを第１の電圧源に第１の時間接続する手段と、
前記第１の時間の間、前記第１のＡＤＣを使用して第２の複数のビット試行結果を決定する手段と、
前記第１の時間の後、かつ、前記第２の複数のビット試行結果を使用して、前記第２のＡＤＣ内の対応する第２の複数のコンデンサのそれぞれの第１のプレートを前記第１の電圧源に第２の時間接続することと、
前記第２の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離す手段、および前記コンデンサの前記第１のプレートを第２の電圧源に第３の時間接続する手段と、を備える、ＳＡＲ−ＡＤＣ集積回路デバイス。
【請求項９】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）システムであって、
各チャネルがＡＤＣを含み、各ＡＤＣがプリチャージ基準バッファ回路を含む複数のチャネルと、
前記複数のチャネルの各々に接続され、コンデンサを含む主基準バッファ回路と、を備える、ＳＡＲ−ＡＤＣシステム。
【請求項１０】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスを動作させる方法であって、
複数のビット試行結果を決定することと、
複数のビット試行結果の間、複数のビットを表すように構成された対応する複数のコンデンサのそれぞれの第１のプレートを第１の電圧源に第１の時間接続することと、
前記第１の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離し、前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続することと、を含む、方法。
【請求項１１】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路システムであって、
複数のビット試行結果を決定する手段と、
複数のビット試行結果の間、複数のビットを表すように構成された対応する複数のコンデンサのそれぞれの第１のプレートを第１の電圧源に第１の時間接続する手段と、
前記第１の時間の後、前記コンデンサの前記第１のプレートを前記第１の電圧源から切り離す手段、および前記コンデンサの前記第１のプレートを第２の電圧源に第２の時間接続する手段と、を備える、ＳＡＲ−ＡＤＣ集積回路システム。
【請求項１２】
逐次比較ルーティング（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）集積回路デバイスを動作させる方法であって、
第１の精度を有する第１の電圧基準を使用して第１の複数のビット試行結果を決定することと、
前記第１の複数のビット試行結果を使用して、第１の複数のビットを表すように構成された、ＡＤＣ内の対応する第１の複数のコンデンサのそれぞれの第１のプレートを接続することと、
前記第１の精度よりも高い第２の精度を有する第２の電圧基準を使用して第２の複数のビット試行結果を決定することと、
前記第２の複数のビット試行結果を使用して、対応する第２の複数のコンデンサのそれぞれの第１のプレートを接続して第２の複数のビットを表すことと、
前記第１の複数のビット試行結果のエラーを訂正することと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この文書は、一般に、集積回路、より詳細にはアナログデジタル変換器（ＡＤＣ）回路に関するが、これに限定するものではない。
【背景技術】
【０００２】
アナログデジタル変換器（ＡＤＣ）回路は、アナログ信号をデジタル信号に変換するために使用することができ、デジタル信号は、さらにデジタル領域で処理または使用することができる。逐次比較ルーチン（ＳＡＲ）ＡＤＣ回路は、ビット試行を実行して、アナログ信号の一部を基準電圧と比較し、アナログ信号の特定のサンプルを表すデジタルワードのデジタルビット値を決定することができる。ＳＡＲ−ＡＤＣは、ビット試行を実行するためのデジタルアナログ変換器（ＤＡＣ）のコンデンサアレイを使用して、デジタルワードのそれぞれのデジタルビット値を決定することができる。
【発明の概要】
【課題を解決するための手段】
【０００３】
この開示は、補助またはプリチャージ基準ソース、例えば、プリチャージ基準バッファを含むことによって、ＡＤＣにより消費される基準電流を低減する技術を提示する。ＡＤＣは、最初の数ビット、例えば最初の３〜５ビットを解決することができ、以下に詳細に説明するように、ＡＤＣは、ビット試行のロードの間、主デジタルアナログ変換器（ＤＡＣ）のビット試行コンデンサを補助またはプリチャージ基準ソースに接続することができる。次に、ＡＤＣは主基準バッファに切り替わることができる。両方の段階に十分な時間を与えた後、主ＤＡＣはビット試行を進めて残りのビットを解決することができる。残りのビット試行は、主基準バッファを使用して直接実行できる。基準からの電荷の大部分は最上位ビット（ＭＳＢ）を表すコンデンサによって取られるので、補助基準バッファを使用したプリチャージにより、消費される基準電流を大幅に低減できる。
【０００４】
この概要は、本特許出願の主題の概要を提供することを意図している。本発明の排他的または徹底的な説明を提供することを意図するものではない。本特許出願に関するさらなる情報を提供するための詳細な説明が含まれている。
【０００５】
図面は、必ずしも一定の縮尺で描かれておらず、図面において、同様の数字は、種々の図で類似の構成要素を示すことができる。種々の文字接尾辞を有する同様の数字は、同様の構成要素の種々の例を表すことができる。図面は、一般に、本文書で論じられる、様々な実施形態を例として示すが、これに限定されるものではない。
【図面の簡単な説明】
【０００６】
【図１】ＳＡＲ−ＡＤＣの一実施例の機能ブロック図である。
【図２】例示的なＳＡＲ−ＡＤＣの一部の概略図である。
【図３】プリチャージ回路を含む例示的なＳＡＲ−ＡＤＣの一部の概略図である。
【図４】プリチャージ回路を含むＳＡＲ−ＡＤＣの一部の一実施例に対するタイミング図である。
【図５】基準プリチャージバッファの一実施例の概略図である。
【図６】所定の位置にプリチャージ回路を備えた主基準バッファによってＡＤＣの最上位５ビットに供給される基準電流を示すグラフである。
【図７】ＡＤＣおよびプリチャージバッファを有し、共通の基準を用いて動作する複数のチャネルの構成の一実施例を示す概略図である。
【図８】主ＡＤＣと補助ＡＤＣとを有するＡＤＣの一実施例の機能ブロック図である。
【発明を実施するための形態】
【０００７】
ＳＡＲ−ＡＤＣは、サンプリングされた入力電荷を種々の量の基準電荷と逐次比較することによって、入力電圧をデジタルコードに変換する。ＳＡＲ−ＡＤＣへの取り組み方は、大規模なオフチップ減結合コンデンサ、例えば１０マイクロファラッド（μＦ）のオーダーを有するオンチップ／オフチップ基準バッファによって、これらの比較に必要な基準電荷を提供することである。考慮すべきは、ＡＤＣが所与の変換の間、減結合コンデンサから基準電荷を引き出し続ける一方で、基準値を比較的安定したままにすることである。したがって、基準バッファは、次の変換が開始するまでにオフチップコンデンサを充電して基準に戻す。本発明者らは、とりわけ、この取り組み方では、ＳＡＲ−ＡＤＣの速度制限、基準バッファに対する出力インピーダンス要件、および複数のチャネルＡＤＣにおけるクロストークを含む、様々な課題が存在し得ることを認識していた。
【０００８】
ＳＡＲ−ＡＤＣの速度は、基準コンデンサからの電荷の流れがボンドワイヤ／リードフレームのインダクタンスによって制限されるため、ビット試行は長くなる傾向があるので制限される。所与のパッケージ／技術では、ＳＡＲ−ＡＤＣはこの取り組み方で所与の速度を超えることができない。
【０００９】
基準バッファの出力インピーダンス要件については、バッファの出力インピーダンスと、ＡＤＣが引き出す入力依存基準電流により、達成可能な積分非直線性（ＩＮＬ）の下限が設定される。基準バッファが（例えば、１６ビットより大きい）高精度ＡＤＣを駆動しなければならない場合、出力インピーダンス要件は５０ミリオームほど低くすることができる。複数のＡＤＣが単一の基準バッファによって駆動される場合、このシナリオはさらに悪化する可能性がある。
【００１０】
複数のチャネルのＡＤＣにおけるクロストークについては、単一の基準バッファが複数のＡＤＣを駆動している場合、第１のＡＤＣの、臨界ビット試行における基準値は、第２のＡＤＣの入力に依存する可能性がある。共通基準バッファを使用すると、種々のＡＤＣ間でクロストークが発生する可能性がある。
【００１１】
ＡＤＣは、最初の数ビット、例えば最初の３〜５ビットを解決するための補助ＡＤＣ（または「ミニＡＤＣ」）を含むことができ、その一実施例が図８に示されている。ミニＡＤＣは、低電圧電源を使用して、より広い範囲の入力電圧を変換するのに役立ち、ＡＤＣが取得段階の間、主比較器をパワーダウンし、ミニＡＤＣ変換の間、自動ゼロ調整を可能にすることができる。ミニＡＤＣの結果は主ＤＡＣにロードされ、次に、主ＡＤＣはその変換を続行することができる。
【００１２】
この開示は、とりわけ、補助またはプリチャージ基準バッファおよびミニＡＤＣを含むことによって、ＡＤＣ、例えばＳＡＲ−ＡＤＣにより引き出される基準電流の量を低減する技術を記載する。ＡＤＣは、ミニＡＤＣビット試行のロードの間、主デジタルアナログ変換器（ＤＡＣ）のビット試行コンデンサを補助またはプリチャージ基準バッファに接続することができ、次に、ＡＤＣは主基準バッファに切り替わることができる。両方の段階に十分な時間を与えた後、主ＤＡＣはビット試行を進めて残りのビットを解決することができる。残りのビット試行は、主基準バッファを使用して直接実行することができる。基準からの電荷の大部分は最上位ビット（ＭＳＢ）を表すコンデンサによって取られるので、補助基準バッファを用いたプリチャージにより、消費される基準電流を大幅、例えば８０％減に低減することができる。プリチャージは、また、入力に対する基準電流の変動を低減することができる。
【００１３】
図１は、ＳＡＲ−ＡＤＣ１００の一実施例の機能ブロック図である。この実施例では、差動アナログ入力電圧がサンプリング回路１０５を使用してサンプリングされ保持され、ＤＡＣ回路１１０の差動出力電圧は、比較回路１１５を使用して、サンプリングされ保持された電圧と比較される。ＤＡＣ回路１１０のビット値は、比較回路の出力に基づいて調整される。変換は、ＤＡＣを中間尺度に設定して開始することができる。比較器１１５は、ＤＡＣ出力が、サンプリングされた入力電圧よりも大きいか小さいかを判定し、その結果はＤＡＣのそのビットに対して１または０として記憶される。次に、変換は、デジタル値のすべてのビットが判定されるまで次のビット値に進む。ＤＡＣ出力を変化させ、その電圧をサンプリングされた入力と比較する一度の反復は、ビット試行と呼ぶことができる。ＳＡＲロジック回路１２０は、ビット試行の間、ＡＤＣ動作を制御する。ビット試行が完了すると、サンプリングされ保持された電圧のデジタル値が出力Ｄｏｕｔで利用可能になる。
【００１４】
いくつかの例示的な実施形態では、ＤＡＣ回路１１０は、２つのスイッチトコンデンサＤＡＣ（ＣＤＡＣ）アレイであって、「Ｐ−ＤＡＣ」と呼ばれ比較器１１５の非反転入力に接続される第１のＣＤＡＣと、「Ｎ−ＤＡＣ」と呼ばれ比較器１１５の反転入力に接続される第２のＣＤＡＣとを含むことができる。各ＣＤＡＣは複数のコンデンサを含み、各コンデンサは第１および第２のプレートを有する。
【００１５】
ＣＤＡＣアレイのコンデンサの各々は、ビット試行結果に応じて、第１のプレート、例えば、最下部または「ボトム」プレートを、第１の基準電圧Ｖｒｅｆｐ、または第２の基準電圧「Ｖｒｅｆｎ」のいずれかに選択的に接続するように動作可能な関連スイッチを有する。一般に、Ｖｒｅｆｎはグランドに対応し、ＶｒｅｆｐはＶｒｅｆｎに対して正である。いくつかの実施形態では、基本的なＳＡＲアルゴリズムは、ビット試行コンデンサのスイッチングにおいて「推測→決定→設定」の方法を含むことができる。各ビットは、その特定のビット試行の開始時に、「設定」、例えばＶｒｅｆｐに接続され、かつ、ビット試行出力に基づいて、そのビット設定を維持するか、または「リセット」、例えばＶｒｅｆｎに接続され得る。
【００１６】
図２は例示的なＳＡＲ−ＡＤＣ２００の一部の概略図である。特に、図２は、単純化のために、従来のＳＡＲ−ＡＤＣ回路における単一のＭＳＢビット試行コンデンサ２０２の底部プレート接続を示す図である。典型的なＡＤＣは、例えば、１２ビットの試行コンデンサを有することができる。図２の右手側は、バンドギャップ基準電圧ＶＢＧ入力を受けて増幅する、内部または外部の基準バッファ回路２０４（または「主基準バッファ」）を示している。外部減結合コンデンサ２０６は、基準バッファ回路２０４の出力に結合されている。
【００１７】
ビット試行コンデンサ２０２は、取得段階の間、スイッチＳｉｐを閉じることによって入力電圧Ｖｉｎをサンプリングすることができる。取得段階が終了すると、電荷はビット試行コンデンサ２０２に保存され、スイッチＳｉｐを開くことができる。ＡＤＣはＳＡＲアルゴリズムに従ってビット試行を実行することができ、ビット試行の結果に応じて、ＡＤＣはスイッチＳｒｅｆｐまたはＳｒｅｆｎのいずれかを制御して、コンデンサ２０２の底部プレートをＶｒｅｆｐとＶｒｅｆｎにそれぞれ接続することができる。複数のビット試行コンデンサの場合、各ビット試行コンデンサは、入力電圧Ｖｉｎをサンプリングし、別のスイッチを使用してビット試行の結果に応じてＶｒｅｆｐまたはＶｒｅｆｎのいずれかに接続できる。ビット試行コンデンサ、例えばビット試行コンデンサ２０２がＶｒｅｆｐに接続されるときはいつでも、ビット試行コンデンサは減結合コンデンサ２０６から電荷を引き出す。
【００１８】
外部減結合コンデンサ２０６のサイズを縮小するためには、減結合コンデンサ２０６から引き出される電流を減少すべきである。この開示の技術を使用して、ビット試行結果の後、ビット試行コンデンサがＶｒｅｆｐまたはＶｒｅｆｎに接続される前に、ビット試行コンデンサ、例えばビット試行コンデンサ２０２をＶｒｅｆｐまたはＶｒｅｆｎに近い電圧に先に接続することができる。このようにして、ビット試行コンデンサがＶｒｅｆｐまたはＶｒｅｆｎに近い電圧にプリチャージされているため、ビット試行コンデンサ、例えばビット試行コンデンサ２０２は、ＶｒｅｆｐまたはＶｒｅｆｎに接続されると、減結合コンデンサ２０６からより少ない電荷を引き出すことができる。図３は、この開示の様々な技術を実現するために使用することができるプリチャージ回路の一実施例を示す図である。
【００１９】
図３は、プリチャージ回路を含む例示的なＳＡＲ−ＡＤＣ２１０の一部の概略図である。図３は、単純化のために、プリチャージ回路を含むＳＡＲ−ＡＤＣ回路内の単一のＭＳＢビット試行コンデンサ２０２の底部プレート接続を示す。図２と同様に、図３の右手側には、バンドギャップ基準電圧ＶＢＧ入力を受けて増幅する、例えば内部または外部の主基準バッファ回路２０４を示す。外部減結合コンデンサ２０６は、基準バッファ回路２０４の出力に結合されている。
【００２０】
プリチャージ回路は、プリチャージ基準バッファ回路２１２、例えば、高速内部バッファ、ビット試行コンデンサ２０２の底部プレートを電圧Ｖｒｅｆｐ＿ｐｒｅｃｈａｒｇｅに接続することができるプリチャージスイッチＳｒｅｆｐ＿ｐｒｅｑ、およびビット試行コンデンサ２０２の底部プレートを電圧Ｖｒｅｆｎ＿ｐｒｅｃｈａｒｇｅ、例えば内部グランドに接続することができるプリチャージスイッチＳｒｅｆｎ＿ｐｒｅｑを含むことができる。図３に示される一実施例では、プリチャージ基準バッファ回路２１２の出力に結合されているコンデンサはない。
【００２１】
ミニＡＤＣのビット試行結果をビット試行コンデンサ、例えばビット試行コンデンサ２０２にロードするとき、ＡＤＣ２１０は、スイッチＳｒｅｆｐ＿ｐｒｅｑまたはスイッチＳｒｅｆｎ＿ｐｒｅｑのうちの１つを一時的に閉じて、ビット試行コンデンサをそれぞれビット試行結果に応じた電圧Ｖｒｅｆｐ＿ｐｒｅｃｈａｒｇｅまたは電圧Ｖｒｅｆｎ＿ｐｒｅｃｈａｒｇｅに接続する。このようにして、ＡＤＣ２１０は、最大電流が引き出される段階の間、ビット試行コンデンサをプリチャージすることができる。ビット試行コンデンサをプリチャージ基準電圧まで充電するのに十分な時間、例えば約３〜４ナノ秒が経過すると、ＡＤＣ２１０は、閉じられていたプリチャージスイッチＳｒｅｆｐ＿ｐｒｅｑまたはスイッチＳｒｅｆｎ＿ｐｒｅｑのいずれかを開き、次に、ＡＤＣ２１０は、ビット試行結果に応じて、それぞれ、主スイッチＳｒｅｆｐまたは主スイッチＳｒｅｆｎのいずれかを制御して、コンデンサ２０２の底部プレートをＶｒｅｆｐおよびＶｒｅｆｎに接続する。
【００２２】
いくつかの実施形態では、プリチャージ基準バッファ回路もミニＡＤＣも必要とされない。例えば、ＳＡＲ−ＡＤＣ回路は、第１の基準電圧、例えばＶｒｅｆｐまたはＶｒｅｆｎに近い第２の基準電圧源を含むことができ、その結果、プリチャージ基準バッファが不要となる。ＡＤＣは、第１段階と第２段階のスイッチングを制御して、第１段階の間、ＡＤＣはビット試行コンデンサを第１の基準電圧に近い第２の基準電圧源に接続することができる。次に、第２段階において、ＡＤＣは、ビット試行結果に応じて、主スイッチＳｒｅｆｐまたは主スイッチＳｒｅｆｎのいずれかを制御して、コンデンサ２０２の底部プレートをそれぞれＶｒｅｆｐおよびＶｒｅｆｎに接続することができる。要約すると、ＡＤＣは、ビット試行コンデンサを比較的不正確な基準電圧、例えば第２の基準電圧源またはプリチャージ基準バッファに接続し、次に、ビット試行コンデンサを主基準バッファによって供給される正確な第１の基準電圧に接続することができる。ビット試行のそれぞれ、またはいくつかを２つの段階に分割すると、第１の基準から引き出される電流を減らすことができ、このことは、すべてのビット試行の各段階に十分な設定時間を与えなければならないためＡＤＣの速度を犠牲にする可能性がある。
【００２３】
いくつかの他の実施態様では、ビット試行を２つの段階に分割する必要はない。むしろ、最初のいくつかのビット試行は、比較的不正確な電圧基準を使用して実行することができ、その後のビット試行は、主基準バッファによって供給されるより正確な第１の基準電圧を使用して実行することができる。比較的不正確な電圧基準を使用することによって初期のビット試行から結果として生じる、どのようなエラーも、これらの初期のビット試行に続いて利用できる十分な冗長性によって訂正することができる。この冗長ビット試行（複数可）は、より正確な第１の基準電圧を使用して実行されることが望ましい。要約すると、比較的不正確な参照を使用して初期のビット試行を実行すると、冗長性の使用を増やすことを犠牲にして第１の基準から引き出される電流を減らすことができる。
【００２４】
図４は、プリチャージ回路を含むＳＡＲ−ＡＤＣの一部の一実施例に対するタイミング図２１４である。特に、図４は、変換開始信号（「Ｃｏｎｖｓｔ」）２１６、ミニＡＤＣビット試行結果２１８、主スイッチ、例えばＳｒｅｆｐおよびＳｒｅｆｎと、プリチャージスイッチ、例えばＳｒｅｆｐ＿ｐｒｅｑおよびスイッチＳｒｅｆｎ＿ｐｒｅｑとの基準切替え状態２２０、ならびに主ＡＤＣビット試行結果２２２の例を示す。
【００２５】
図４に示すように、変換開始信号２１６が受信されると、すぐにミニＡＤＣビット試行２１８を開始することができる。ミニＡＤＣビット試行２１８の終わりで、プリチャージスイッチＳｒｅｆｐ＿ｐｒｅｑおよびスイッチＳｒｅｆｎ＿ｐｒｅｑは、ある期間、活性になる。プリチャージスイッチは、最大電流が流れているときに活性にすることができ、これは、ミニＡＤＣ（小容量コンデンサ）のビット試行結果が主ＡＤＣ（大容量コンデンサ）にロードされるときの場合であり得る。その期間が終わると、主スイッチ、例えばＳｒｅｆｐおよびＳｒｅｆｎが活性になる。主スイッチが活性になると、主ＡＤＣビット試行が開始する。いくつかの実施例では、プリチャージ基準バッファ、例えば図３のプリチャージ基準バッファ２１２は、ビット試行コンデンサをプリチャージし終えると、すぐにパワーダウンすることができ、次の変換の間、再度パワーアップすることができる。
【００２６】
いくつかの実施形態では、ミニＡＤＣが、例えば１２ビット構成の最初の５ビット程度を解決するように構成されている場合、プリチャージは段階的に起こり得る。例えば、ミニＡＤＣの最初の３ビット試行結果は、ミニＡＤＣが５ビットの最後の２ビットを依然として解決している間に、プリチャージ基準バッファ、例えば図３のプリチャージ基準バッファ２１２を使用してそれぞれのビット試行コンデンサにロードすることができ、次に、ミニＡＤＣのこれらの２ビット試行結果はプリチャージ基準バッファを使用してそれぞれのビット試行コンデンサにロードすることができる。
【００２７】
いくつかの実施態様では、プリチャージ基準バッファ２１２は、可能な最短時間内に主ＡＤＣのビット試行コンデンサを充電することが望ましい場合がある。換言すれば、バッファ２１２のスルーレートは、いくつかの実施形態では非常に高くすべきである。
【００２８】
例示的非限定的な基準プリチャージバッファ２１２が図５に示されている。他の代替的な増幅器構成を使用することができ、この開示の範囲内であるとみなされ得る。
【００２９】
図５は、プリチャージ基準バッファ回路２１２の一実施例の概略図である。プリチャージ基準バッファ回路２１２は、利得１バッファとすることができ、オンチップコンデンサ２２４を含むことができる。利得１バッファ２１２は、入力電圧Ｖｒｅｆｐおよび出力電圧Ｖｒｅｆｐ＿ｐｒｅｃｈａｒｇｅを有する２段増幅器として実現することができる。
【００３０】
図６は、プリチャージ回路を備えた主基準バッファによってＡＤＣの５ビットに供給される基準電流を示すグラフ２３０である。ｘ軸はＡＤＣへの入力を示し、ｙ軸はアンペア単位で基準電流を示している。図６は、主電圧基準、例えば、図３のコンデンサ２０６からＡＤＣによって引き出されたシミュレーションされた基準電流を示す。図６では、ミニＡＤＣが５ビットを解決し、その結果が主ＡＤＣにロードされる。ＡＤＣの残りのビット試行の間、例えば５ＭＳＢを表す５ビット試行コンデンサは、依然として基準バッファから有限量の電流を引き出すことができる。例えば、主基準バッファから５ビット単位で引き出される電流は、（プリチャージ回路を備えていないＡＤＣの数百マイクロアンペアと比較して）マイクロアンペアの大きさを有し、入力にほとんど、または全く依存しないことが分かる。これは、基準バッファの出力インピーダンスの要件を緩和できることを意味する。
【００３１】
図７は、ＡＤＣとプリチャージバッファとを有し、共通の基準を使用して動作する複数のチャネルの構成の一実施例を示す概略図である。図７における各チャネルは、電圧入力を受け取るように構成されたＡＤＣを含む。図２および図３におけるのと同様に、図７の右手側は、バンドギャップ基準電圧ＶＢＧ入力を受けて増幅する、例えば内部または外部の主基準バッファ回路２０４を示す。外部減結合コンデンサ２０６は、基準バッファ回路２０４の出力に結合されている。減結合コンデンサ２０６は、ＡＤＣ１〜ＡＤＣＮに対する基準を供給し、ＡＤＣ１〜ＡＤＣＮの各々は、それぞれのプリチャージ基準バッファ回路、例えば図３のプリチャージ基準バッファ回路２１２を有する。図７に示した構成は、単一のより小さい基準減結合コンデンサで動作することができ、このことは、システムのフットプリントを低減することができる。
【００３２】
いくつかの実施形態様では、それぞれのプリチャージ基準バッファ回路、例えば図３のプリチャージ基準バッファ回路を含むＡＤＣ１〜ＡＤＣＮの各々ではなく、ＡＤＣ１〜ＡＤＣＮのすべて、またはいくつかは、共通のプリチャージ基準バッファ回路を共用することができる。
【００３３】
図８は、主ＡＤＣおよび補助ＡＤＣを有するＡＤＣの一実施例の機能ブロック図である。図８の実施例において、チャネル３００は、主ＡＤＣ３０２、および補助ＡＤＣまたは「ミニＡＤＣ３０４」を含むことができるＡＤＣを含むことができる。ＶｉｐとＶｉｎとの間の差動信号などの（Ｎビットのデジタルワードに変換される）サンプリングされたアナログ入力信号は、ミニＡＤＣ３０４および主ＡＤＣ３０２の両方に供給することができる。ミニＡＤＣ３０４は、解決すべきＮビットの最初（例えば、最上位）のＫビットを（主ＡＤＣ３０２よりも）より迅速に解決するように構成することができる。これは、主ＡＤＣ３０２から必要とされる完全な解決を必要としないため、異なるミニＡＤＣタイプ（例えば、フラッシュＡＤＣ３０４およびＳＡＲ−ＡＤＣ３０２）を使用して、またはＳＡＲミニＡＤＣ３０４内のより小容量コンデンサを使用することによって、または別の技術を使用して、達成することができる。ミニＡＤＣ３０４は、変換したＫビットの変換結果を主ＡＤＣ３０２に供給することができる。これは、主ＡＤＣ３０２によって使用することができる。
【００３４】
様々な注意事項
上記の説明は、「発明を実施するための形態」の一部を形成する添付図面への参照を含む。図面は、本発明を実施することができる特定の実施形態を実例として示す。これらの実施形態は、本明細書では「実施例」とも呼ばれる。そのような実施例は、図示または説明された要素に加えて要素を含むことができる。しかしながら、本発明者らは、図示または記載された要素のみが提供される実施例をも企図する。さらに、本発明者らは、特定の実施例（またはその１つ以上の態様）に関して、または本明細書に示され、ないしは説明された他の実施例（またはその１つ以上の態様）に関して、示され、または説明された要素（またはその１つ以上の態様）の任意の組み合わせ、または置換を使用する実施例をも企図する。
【００３５】
この文書と、参照により組み込まれた任意の文書との間に使用法の一貫性がない場合には、この文書における使用法が統制する。
【００３６】
この文書において、用語「ａ」または「ａｎ」は、特許文書において一般的であるように、「少なくとも１つ」または「１つ以上」という、任意の他の例または使用法とは無関係に、１つまたは１つ超を含むように使用される。この文書において、用語「または」は、特に断りのない限り、非排他的なものを指すために使用され、すなわち、「ＡまたはＢ」は、「ＡであってＢでない」、「ＢであってＡでない」、および「ＡおよびＢ」を含む。この文書において、用語「含む（ｉｎｃｌｕｄｉｎｇ）」および「ここで（ｉｎ  ｗｈｉｃｈ）」は、それぞれの用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」の平易な英語の等価物として使用される。また、以下の「特許請求の範囲」において、用語「含む（ｉｎｃｌｕｄｉｎｇ）」および「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放形式であり、すなわち、請求項における、そのような用語の後に列挙されたものに加えて要素を含むシステム、装置、物品、組成物、処方、またはプロセスが、依然としてその請求項の範囲内にあるとみなされる。さらに、以下の「特許請求の範囲」において、用語「ｆｉｒｓｔ（第１）」、「ｓｅｃｏｎｄ（第２）」および「ｔｈｉｒｄ（第３）」などは、単にラベルとして使用され、それらの対象に数値的な要件を課すことを意図しない。
【００３７】
「ｐａｒａｌｌｅｌ（平行）」、「ｐｅｒｐｅｎｄｉｃｕｌａｒ（垂直）」、「ｒｏｕｎｄ（丸い）」、または「ｓｑｕａｒｅ（正方形）」などの幾何学的用語は、文脈がそうでないことを示さない限り、絶対的な数学的精度を要求するものではない。代わりに、そのような幾何学的用語は、製造による変動、または等価な機能を許容する。例えば、要素が「ｒｏｕｎｄ（丸い）」または「ｇｅｎｅｒａｌｌｙ  ｒｏｕｎｄ（ほぼ丸い）」と記載されている場合、正確に円形ではない構成要素（例えば、わずかに長方形または多面的な多角形）は、依然としてこの記述によって包含される。
【００３８】
本明細書に記載される方法の実施例は、少なくとも部分的に機械またはコンピュータで実現することができる。いくつかの実施例は、上記の実施例で説明した方法を実行するよう電子デバイスを構成するように、動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。そのような方法の実施形態には、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含めることができる。このようなコードは、様々な方法を実行するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成することができる。さらに、一実施例では、コードは、実行の間、または他の時などに、１つ以上の揮発性、非一時的、または不揮発性の有形のコンピュータ可読媒体に有形に格納することができる。これらの有形のコンピュータ可読媒体の実施例には、ハードディスク、取り外し可能な磁気ディスク、取り外し可能な光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などが含まれる。
【００３９】
上記の説明は、例示的であり限定的ではないことを意図している。例えば、上記の実施例（またはその１つ以上の態様）は、互いに組み合わせて使用されてもよい。上記の説明を検討することにより、当業者等によって、他の実施形態を使用することができる。要約は、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）を遵守して、読者が技術的開示の本質を迅速に確認できるようにするために提供される。それは、請求項の範囲または意味を解釈または制限するためには使用されないという理解のもとに提出される。また、上記の「発明を実施するための形態」では、開示を簡素化するために様々な特徴がグループ化されている場合がある。これは、特許請求されていない開示された特徴が任意の請求項に不可欠であることを意図していると解釈されるべきではない。むしろ、発明特定事項は、開示された特定の実施形態のすべての特徴よりも少なくてもよい。したがって、以下の「特許請求の範囲」は、これにより実施例または実施形態として「発明を実施するための形態」に組み込まれ、各請求項は別個の実施形態として単独で独立しており、そのような実施形態は、様々な組み合わせまたは順列で互いに組み合わせることができると企図されている。本発明の範囲は、添付の「特許請求の範囲」を参照して、そのような請求項が権利を与えられる等価物の全範囲とともに決定されるべきである。
【符号の説明】
【００４０】
１００  ＳＡＲ−ＡＤＣ
１０５  サンプリング回路
１１０  ＤＡＣ回路
１１５  比較回路
１２０  ＳＡＲロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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