(57)【要約】【課題】  複数の画像処理ブロックを並列処理により1つの表示素子を駆動する場合に、不要輻射の影響を低減しながら高精度な同期処理を実現することができる。【解決手段】  表示装置で表示する画像の画像処理を行う第１の画像処理回路および第２の画像処理回路と、スペクトル拡散処理を施した複数のクロック信号である複数のスペクトル拡散クロックを生成するクロック信号生成手段と、クロック信号生成手段から第１の画像処理回路および第２の画像処理回路の各々に上記複数のスペクトル拡散クロックのうちの１つを伝送する伝送手段と、を有する。クロック信号生成手段は、スペクトル拡散処理を施した信号を発生する信号発生部と、該信号を複数のスペクトル拡散クロックに分割する信号分割部とを含む。第１の画像処理回路と第２の画像処理回路は、複数のスペクトル拡散クロックによって互いに同期する。【選択図】図１
2018132785.tif 000002
【特許請求の範囲】
【請求項１】
画像を表示する表示装置に用いる回路基板であって、
前記表示装置で表示する画像の画像処理を行う第１の画像処理回路および第２の画像処理回路と、
スペクトル拡散処理を施した複数のクロック信号である、複数のスペクトル拡散クロックを生成するクロック信号生成手段と、
前記第１の画像処理回路に前記複数のスペクトル拡散クロックのうちの１つである第１のスペクトル拡散クロックを伝送し、前記第２の画像処理回路に前記複数のスペクトル拡散クロックのうちの他の１つである第２のスペクトル拡散クロックを伝送する伝送手段と、
前記第１のスペクトル拡散クロックと、前記第２のスペクトル拡散クロックとの位相差を調整する位相差調整手段と、を有し、
前記クロック信号生成手段は、前記スペクトル拡散処理を施したクロック信号を生成する信号生成部と、前記スペクトル拡散処理を施した前記クロック信号を前記複数のスペクトル拡散クロックに分割する信号分割部とを含み、
前記第１の画像処理回路と前記第２の画像処理回路は、前記第１のスペクトル拡散クロックと前記第２のスペクトル拡散クロックによって、互いに同期することを特徴とする回路基板。
【請求項２】
前記伝送手段は、前記位相差調整手段を含むことを特徴とする請求項１に記載の回路基板。
【請求項３】
前記位相差調整手段は、前記信号分割部から前記第１の画像処理回路までの前記第１のスペクトル拡散クロックの伝送時間、または、前記第２の画像処理回路までの前記第２のスペクトル拡散クロックの伝送時間を遅延させることを特徴とする請求項２に記載の回路基板。
【請求項４】
前記位相差調整手段は、ミアンダ配線を含むことを特徴とする請求項３に記載の回路基板。
【請求項５】
前記第１の画像処理回路は、前記第２の画像処理回路に前記第１のスペクトル拡散クロックに同期した同期信号を送り、
前記位相差調整手段は、前記第１の画像処理回路から前記第２の画像処理回路までの前記同期信号の伝送時間に基づいて、前記位相差を調整することを特徴とする請求項２から４のうちいずれか１項に記載の回路基板。
【請求項６】
前記位相差調整手段は、前記第２の画像処理回路に入力された前記第２のスペクトル拡散クロックによって前記同期信号を取り込むタイミングマージンが最大となるように前記位相差を調整することを特徴とする請求項５に記載の回路基板。
【請求項７】
前記第１の画像処理回路と前記第２の画像処理回路は、各々の画像信号の出力タイミングについて互いに同期することを特徴とする請求項１から６のうちいずれか１項に記載の回路基板。
【請求項８】
前記第１の画像処理回路は、前記第２の画像処理回路に前記第1のスペクトル拡散クロックに同期した同期信号を送り、
前記第２の画像処理回路は、前記第２のスペクトル拡散クロックと前記同期信号とに基づいて画像信号を出力することを特徴とする請求項１から７のうちいずれか１項に記載の回路基板。
【請求項９】
前記第１の画像処理回路は、内部処理用の第１のクロックと、画像信号を出力するための前記第１のスペクトル拡散クロックで動作し、
前記第２の画像処理回路は、内部処理用の第２のクロックと、画像信号を出力するための前記第２のスペクトル拡散クロックで動作することを特徴とする請求項１から８のうちいずれか１項に記載の回路基板。
【請求項１０】
前記表示装置を駆動する表示駆動回路を、更に有し、
前記第１の画像処理回路と前記第２の画像処理回路は、前記スペクトル拡散処理を施したクロック信号に同期した画像信号を前記表示駆動回路に出力することを特徴とする請求項１から９のうちいずれか１項に記載の回路基板。
【請求項１１】
請求項１０に記載の回路基板と、
前記画像信号に基づいて画像を表示する表示手段と、を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びそれに用いる回路基板に関し、特に不要輻射対策のための回路構成に関する。
【背景技術】
【０００２】
プロジェクタ等の高解像度表示パネルにおいて、高速な動作クロックによって複数の画像処理ブロックで並列に処理を行って１つの表示パネル駆動回路で合成を行う構成が知られている。このような高速な動作クロックの使用やデータバスの並列処理では、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）等による不要輻射が発生しやすい。そこで、不要輻射対策として動作クロックにスペクトル拡散処理を施せば、複数の画像処理ブロックで１つの表示パネルを駆動する構成において複数の画像処理ブロック間の同期が非常に困難になる。
【０００３】
例えば、各画像処理ブロックで互いにスペクトル拡散の変調特性を同期していない場合、図１１（ａ）に示すように、複数画像処理ブロック間で水平同期信号におけるクロック数に差が発生する。また、図１１（ｂ）に示すように、表示パネル駆動回路に入力する各並列処理ブロックからのクロック数の差も大きいため、このクロック差を許容するための大規模なＦＩＦＯ(メモリ)が必要になる。
【０００４】
これに関し、画像処理回路の動作クロックにスペクトル拡散を施す場合において、外部から入力する同期信号にスペクトル拡散の変調周期を同期することで同期取りの問題を解決する方法が特許文献１に開示されている。また、複数処理回路の間で厳密にタイミングを合わせるために、各処理回路においてスペクトル拡散されたクロックを復調する方法が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１６６０６号公報
【特許文献２】特開２００３−３３２９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１で開示された方法では、複数の画像処理ブロック間（画像処理回路間）で同期することができない場合もある。また、特許文献２に開示されている方法は、複数の画像処理ブロック間の同期を可能にするが、各画像処理ブロック（画像処理回路の内部）においてスペクトル拡散を復調してしまうので、不要輻射対策の効果が大幅に減ってしまう。
【０００７】
本発明は、複数の画像処理ブロックを並列処理により1つの表示素子を駆動する場合に、不要輻射の影響を低減しながら高精度な同期処理を実現する表示装置及びそれに用いる回路基板を提供する。
【課題を解決するための手段】
【０００８】
本発明の一側面としての回路基板は、表示装置で表示する画像の画像処理を行う第１の画像処理回路および第２の画像処理回路と、スペクトル拡散処理を施した複数のクロック信号である複数のスペクトル拡散クロックを生成するクロック信号生成手段と、第１の画像処理回路に複数のスペクトル拡散クロックのうちの１つである第１のスペクトル拡散クロックを伝送し、第２の画像処理回路に複数のスペクトル拡散クロックのうちの他の１つである第２のスペクトル拡散クロックを伝送する伝送手段と、第１のスペクトル拡散クロックと、第２のスペクトル拡散クロックとの位相差を調整する位相差調整手段と、を有する。クロック信号生成手段は、スペクトル拡散処理を施したクロック信号を生成する信号生成部と、該信号を複数のスペクトル拡散クロックに分割する信号分割部とを含む。第１の画像処理回路と第２の画像処理回路は、第１のスペクトル拡散クロックと第２のスペクトル拡散クロックによって互いに同期することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の画像処理ブロックを並列処理により1つの表示素子を駆動する場合に、不要輻射の影響を低減しながら高精度な同期処理を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１における表示装置を示すブロック図である。
【図２】実施例１における画像処理回路を示すブロック図である。
【図３】実施例１におけるクロック供給の配線例を示した図である。
【図４】実施例１におけるクロック供給の配線の別例を示した図である。
【図５】本発明の実施例２における表示装置を示すブロック図である。
【図６】実施例２における画像処理回路を示すブロック図である。
【図７】実施例２におけるクロック供給の配線例を示した図である。
【図８】実施例２における画像処理回路間のタイミングチャートである。
【図９】実施例２におけるクロック供給の配線の別例を示した図である。
【図１０】実施例２におけるクロック供給の配線の別例を示した図である。
【図１１】スペクトル拡散処理を行わない場合の不具合を説明する図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は、実施例１における表示装置１００（プロジェクタ、液晶ディスプレイ等）の構成を示している。１０１は、表示装置１００に用いる回路基板である。１０は入力インターフェース部であり、ＨＤＭＩ（登録商標）やＤＶＩ、ディスプレイポートなどの映像入力端子である。入力インターフェース１０からの映像信号は、入力信号処理回路１１でデコード処理や切り替え処理などを受けた後に、画像処理回路１２と画像処理回路１３とにＶｉｄｅｏＩｎ１とＶｉｄｅｏＩｎ２として分割されて入力される。ここで、画像処理回路１２および画像処理回路１３は、同様の構成および同様の機能を有する。画像処理回路１２および画像処理回路１３では、解像度変換処理、フレームレート変換処理、幾何学変換処理、色空間変換処理、パネル駆動系信号処理、ＯＳＤ合成・表示など画像処理に関する一連の処理が行われる。
【００１３】
高解像度の画像処理ではデータ処理量が膨大になるため、例えば画像の左半分を画像処理回路１２、右半分を画像処理回路１３というように、エリア分割して信号処理を行う。ここでは画像処理回路として２並列処理の例を示したが、それに限らず左上、左下、右上、右下のように４並列処理でもよい。
【００１４】
また、画像処理回路１２と画像処理回路１３は、同期信号ＳＹＮＣで互いに同期するように構成されている。同期信号ＳＹＮＣは、例えば水平同期信号や垂直同期信号相当の信号であり、これにより、画像処理回路１２の出力ＶｉｄｅｏＯｕｔ１と画像処理回路１３の出力ＶｉｄｅｏＯｕｔ２が、ＶＤＯ＿ＣＬＫレートで同期化されることになる。実際には、画像処理回路の一方がマスター出力側で同期信号生成を行い、他方がそれを受けてタイミングを合わせるスレーブ入力側となる。図１では画像処理回路１２から同期信号ＳＹＮＣが画像処理回路１３へ伝送される構成を示しているが、画像処理回路１３から画像処理回路１２へ伝送するように構成してもよい。
【００１５】
画像処理回路１２および画像処理回路１３で処理された画像信号ＶｉｄｅｏＯｕｔ１，ＶｉｄｅｏＯｕｔ２は、１つのパネル駆動回路１４（表示駆動回路）に入力される。パネル駆動回路１４では、画像処理回路１２および画像処理回路１３の２系統からの入力であるＶｉｄｅｏＯｕｔ１とＶｉｄｅｏＯｕｔ２の同期化、表示パネル１５駆動に適したデータへの変換処理、および駆動タイミング信号生成が行われる。
【００１６】
１６はクロック発生器であり、位相同期回路（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）およびスペクトル拡散回路（ＳＳ）からなるクロック発生回路２０(信号発生部)を含んでいる。これにより、クロック発生器１６は、ＥＭＩ対策の１つであるスペクトル拡散処理が施されたクロック信号（スペクトル拡散クロック）を１系統出力する。
【００１７】
クロック発生器１６から出力されたクロック信号は、後述のＰｏｉｎｔ＿ｃ（信号分割部）で分岐（分割）され、配線１９ａ，１９ｂ（伝送手段）を介して画像処理回路１２および画像処理回路１３の入力部にそれぞれ入力される。すなわち、本実施例では、クロック発生器１６とＰｏｉｎｔ＿ｃとによって複数のクロック信号を生成するクロック信号生成装置４０（クロック信号生成手段）として働く。
【００１８】
画像処理回路１２，１３は、入力されたクロック信号に同期してパネル映像信号ＶｉｄｅｏＯｕｔ１およびＶｉｄｅｏＯｕｔ２（画像信号）を出力する。このクロック接続には所定の制約が必要であるが、これに関しては後で詳細を説明する。
【００１９】
次に、画像処理回路１２および画像処理回路１３について図２を用いて詳細に説明する。図２は、画像処理回路１２の内部を示している。
【００２０】
画像入力部３１は、入力画像クロックであるＶｉｄｅｏＩｎＣｌｏｃｋとそれに同期した入力画像データであるＶｉｄｅｏＩｎＤａｔａを受信し、メモリ３５に格納する。信号処理部３２では、表示パネル駆動用クロックであるＶＤＯ＿ＣＬＫ１に同期してメモリ３５から画像データを読み出し、当該画像データに対して上述の一連の画像信号処理を施して再度メモリ３５に格納する。画像出力部３４は、ＶＤＯ＿ＣＬＫ１に同期してメモリ３５から画像データを読み出し、当該画像データを表示パネル駆動に適するように変換するとともに駆動同期信号を生成する。これによって、出力画像データであるＶｉｄｅｏＯｕｔＤａｔａを出力する。また、出力画像クロックは、ＶＤＯ＿ＣＬＫ１と同一、もしくは同期したクロックとしてＶｉｄｅｏＯｕｔＣｌｏｃｋを出力する。ＣＰＵ３３は、画像入力部３１、信号処理部３２、および画像出力部３４の各機能の制御を行う。ＣＰＵ３３は、例えば、ＶＤＯ＿ＣＬＫ１と同一のクロックで動作する。
【００２１】
不図示の画像処理回路１３の内部も、画像処理回路１２と同じ構成を有している。その場合、ＶＤＯ＿ＣＬＫ１の入力はＶＤＯ＿ＣＬＫ２の入力に置き換わる。
【００２２】
次に、上述のクロックのタイミング制約に関して図３を用いて説明する。図３は、クロックの配線制約の具体例を示す配線図である。Ｐｏｉｎｔ＿ａは、画像処理回路１２の入力端子ＶＤＯ＿ＣＬＫ＿ＩＮ１である。Ｐｏｉｎｔ＿ｂは、画像処理回路１３の入力端子ＶＤＯ＿ＣＬＫ＿ＩＮ２である。Ｐｏｉｎｔ＿ｃ（信号分割部）は、クロック発生器１６の１つ端子からの出力を画像処理回路１２への出力と画像処理回路１３への出力に分岐（分割）する点である。
【００２３】
ここで、ＷＬ１をＰｏｎｔ＿ａとＰｏｉｎｔ＿ｃの間の配線１９ａの長さ、ＷＬ２をＰｏｎｔ＿ｂとＰｏｉｎｔ＿ｃの間の配線１９ｂの長さとした場合に、式（１）の関係が成り立つように配線の長さを設定する。
ＷＬ１＝ＷＬ２・・・・・（１）
図３に示す例では、画像処理回路１２の入力端子ＶＤＯ＿ＣＬＫ＿ＩＮ１よりも画像処理回路１３の入力端子ＶＤＯ＿ＣＬＫ＿ＩＮ２の方が、クロック発生器１６の出力部に対する物理的な配置距離が短い。そのため、本実施例では、ＶＤＯ＿ＣＬＫ２信号を伝送する配線１９ｂにミアンダ処理を行ったミアンダ配線１７(遅延手段、位相差調整手段)を用いて、上記式（１）を満たすように配線長を調整し、Ｐｏｎｔ＿ｂとＰｏｉｎｔ＿ｃの間の伝送時間を遅延させる。
【００２４】
以上の構成により、スペクトル拡散されたクロックの１つの出力を、画像処理回路１２と画像処理回路１３に入力することができ、不要輻射の影響を低減しながら同期処理を高精度に行うことができる。そのため、反射による波形品質悪化を防ぐことができる。また、式（１）を満たす配線長とすることで、Ｐｏｉｎｔ＿ｃから画像処理回路の入力端子までのクロック信号の伝送時間を等しくでき、画像処理回路１２に入力される位相と画像処理回路１３に入力される位相との位相差を低減することができる。すなわち、Ｐｏｉｎｔ＿ａとＰｏｉｎｔ＿ｂとに同一位相のクロックを入力することができる。
【００２５】
また、図３はミアンダ配線１７によりＰｏｉｎｔ＿ａとＰｏｉｎｔ＿ｂとに同一位相のクロックを入力させることとしたが、図４に示すように遅延素子１８（遅延手段、位相差調整手段）を挿入するようにしてもよい。これにより、ＶＤＯ＿ｃｌｋ２信号の伝送時間に遅延が生じ、配線１９ｂの長さを長くしたときと同様に画像処理回路に入力される位相を調整することができる。遅延素子１８としては抵抗やフィルタなどの受動素子などが使用される。
【００２６】
以上のように、本発明は、スペクトル拡散が施された１つのクロック源からの信号を分割(分岐)して複数の画像処理回路に供給することで、複数の画像処理回路間のスペクトル拡散クロックに基づいた同期を容易にする。また、スペクトル拡散クロックの復調を行わないため、画像処理回路からパネル駆動回路の間の伝送においてもスペクトル拡散処理の効果によって不要輻射の影響を低減できる。
【実施例２】
【００２７】
図５は、実施例２における表示装置２００及びそれに用いる回路基板２０１を示している。信号の流れや構成要素に関しては、実施例１とほとんど同じである。重複する構成については説明を省略する。実施例１と異なる点は以下の２点である。
【００２８】
１つ目は、表示パネル駆動用クロックと内部処理用のシステムクロックが別系統で構成されている点である。システムクロックとして、クロック発生器５２，５４が各画像処理回路５３，５５に各々接続されている。
【００２９】
２つ目は、表示パネル駆動用クロック源としてのスペクトル拡散処理が施されたクロック生成装置５６（クロック信号生成手段）が同期化された２つのクロック出力（出力部）を有する点である。クロック生成装置５６の２つのクロック出力が、２つの画像処理回路５３，５５の表示パネル駆動用クロック入力に各々接続されている。このクロック接続には所定の制約が必要であるが、これに関しては後で詳細を説明する。
【００３０】
次に、画像処理回路５３，５５について図６を用いて詳細に説明する。図６は、画像処理回路５３の内部を示している。
【００３１】
実施例１と異なる点は、クロック系統が２つあるため、表示パネル駆動用のクロックＶＤＯ＿ＣＬＫ１と、内部処理用クロックＳＹＳ＿ＣＬＫ１とが分離して入力される点である。ＶＤＯ＿ＣＬＫ１は、画像出力部３４の動作基準クロック、および表示パネル駆動用クロックＶｉｄｅｏＯｕｔＣｌｏｃｋとなる。一方、ＳＹＳ＿ＣＬＫ１は、それ以外の信号処理部３２やＣＰＵ３３の動作基準クロックとなる。内部処理速度の限界はメモリバス速度などで決まる。そのため、内部処理用クロックは、パネル駆動のクロック（ＶｉｄｅｏＯｕｔＣｌｏｃｋ）や入力映像のクロック（ＶｉｄｅｏＩｎＣｌｏｃｋ）とは独立して設定することが好ましい。そこで、このようにクロック系統を分離することが一般的である。
【００３２】
不図示の画像処理回路５３の内部も、画像処理回路５５と同じ構成を有している。その場合、ＶＤＯ＿ＣＬＫ１の入力はＶＤＯ＿ＣＬＫ２の入力に、ＳＹＳ＿ＣＬＫ１はＳＹＳ＿ＣＬＫ２に置き換わる。
【００３３】
ＳＹＳ＿ＣＬＫ１およびＳＹＳ＿ＣＬＫ２は、各画像処理回路５３，５５の内部で閉じた構成のクロック系統であるため、画像処理回路５３，５５の間で相互に同期をとる必要がない。また、スペクトル拡散処理のオン・オフに関しても独立して設定できる。
【００３４】
次に、上で述べたクロックの制約に関して図８を用いて具体的に説明する。図８は、クロック生成装置５６からの出力、画像処理回路５３，５５に関するクロック、および同期信号ＳＹＮＣのタイミングの関係を示したタイミングチャートである。
【００３５】
図８（ａ）は、クロック生成装置５６の２つの出力端子部のタイミングを示している。ここでは、ＯＵＴ２端子からの出力がＯＵＴ１端子からの出力に対しｔ＿ｓｋｗ＿ｃｌｋｏ［ｎｓ］のスキュー量をもっているものを例に示している。
【００３６】
図８（ｂ）は、ＶＤＯ＿ＣＬＫ１についての画像処理回路５３の入力端子部ＶＤＯ＿ＣＬＫ＿ＩＮ１における波形タイミングおよび出力端子部ＳＹＮＣ＿ＯＵＴにおける波形タイミングを示している。ＶＤＯ＿ＣＬＫ１は、クロック生成装置５６のＯＵＴ１端子からｔ＿ｐｃｂ＿ｃｌｋ１［ｎｓ］の伝送時間（基板上の配線遅延）でＶＤＯ＿ＣＬＫ＿ＩＮ１端子に到達する。ＳＹＮＣ信号は、ＶＤＯ＿ＣＬＫ＿ＩＮ１端子に到達したクロックからｔ＿ｄｌｙ＿ｓｙｎｃｏ［ｎｓ］後に出力される。
【００３７】
図８（ｃ）は、画像処理回路５５における入力端子部ＶＤＯ＿ＣＬＫ＿ＩＮ２の波形タイミングおよび入力端子部ＳＹＮＣ＿ＩＮの波形タイミングを示している。クロック生成装置５６（クロック信号生成手段）のＯＵＴ２端子から出力されたＶＤＯ＿ＣＬＫ２信号は、ｔ＿ｐｃｂ＿ｃｌｋ２［ｎｓ］の伝送時間でＶＤＯ＿ＣＬＫ＿ＩＮ２端子に到達する。一方、画像処理回路５３のＳＹＮＣ＿ＯＵＴ端子から出力されたＳＹＮＣ信号は、ｔ＿ｐｃｂ＿ｓｙｎｃ［ｎｓ］の伝送時間でＳＹＮＣ＿ＩＮ端子に到達する。
【００３８】
ここで、画像処理回路５５におけるＳＹＮＣ信号の取り込みタイミングに関して、セットアップ時間ｔ＿ｓｕと、ホールド時間ｔ＿ｈｄは以下の式（２）および式（３）で表わされる。
【００３９】
ｔ＿ｈｄ＝（ｔ＿ｐｃｂ＿ｃｌｋ１  −  ｔ＿ｐｃｂ＿ｃｌｋ２）  ＋  ｔ＿ｄｌｙ＿ｓｙｎｃｏ  ＋  ｔ＿ｐｃｂ＿ｓｙｎｃ  −  ｔ＿ｓｋｗ＿ｃｌｋｏ    ・・・（２）
ｔ＿ｓｕ  ＝  ｔ＿ｐｒｄ＿ｃｌｋ  −  （ｔ＿ｐｃｂ＿ｃｌｋ１  −  ｔ＿ｐｃｂ＿ｃｌｋ２）  −  ｔ＿ｄｌｙ＿ｓｙｎｃｏ  −  ｔ＿ｐｃｂ＿ｓｙｎｃ  ＋  ｔ＿ｓｋｗ＿ｃｌｋｏ  ・・・（３）
また、画像処理回路５５において最低セットアップ時間をｔ＿ｓｕ＿ｍｉｎとし、最低ホールド時間をｔ＿ｈｄ＿ｍｉｎとする。この場合、セットアップ時間のタイミングマージンｔ＿ｈｄ＿ｍａｒｇｉｎと、ホールド時間のタイミングマージンｔ＿ｓｕ＿ｍａｒｇｉｎは、式（４）および式（５）で表わされる。
ｔ＿ｈｄ＿ｍａｒｇｉｎ  ＝  ｔ＿ｈｄ＿ｍｉｎ  -  ｔ＿ｈｄ
＝  ｔ＿ｈｄ＿ｍｉｎ  −（ｔ＿ｐｃｂ＿ｃｌｋ１  -  ｔ＿ｐｃｂ＿ｃｌｋ２）  −  ｔ＿ｄｌｙ＿ｓｙｎｃｏ  −  ｔ＿ｐｃｂ＿ｓｙｎｃ  ＋  ｔ＿ｓｋｗ＿ｃｌｋｏ      ・・・（４）
ｔ＿ｓｕ＿ｍａｒｇｉｎ  ＝  ｔ＿ｓｕ＿ｍｉｎ  -  ｔ＿ｓｕ  
＝  ｔ＿ｓｕ＿ｍｉｎ  −  ｔ＿ｐｒｄ＿ｃｌｋ  ＋  （ｔ＿ｐｃｂ＿ｃｌｋ１  -  ｔ＿ｐｃｂ＿ｃｌｋ２）  ＋  ｔ＿ｄｌｙ＿ｓｙｎｃｏ  ＋  ｔ＿ｐｃｂ＿ｓｙｎｃ  −  ｔ＿ｓｋｗ＿ｃｌｋｏ    ・・・（５）
セットアップ時間のタイミングマージンとホールド時間のタイミングマージンは、同等の値であること（タイミングマージンが最大であること）が理想である。そこで、式（４）および式（５）において、ｔ＿ｈｄ＿ｍａｒｇｉｎ  ≒  ｔ＿ｓｕ＿ｍａｒｇｉｎとなるように、基板上の配線遅延量、すなわち伝送時間ｔ＿ｐｃｂ＿ｃｌｋ１、ｔ＿ｐｃｂ＿ｃｌｋ２、およびｔ＿ｐｃｂ＿ｓｙｎｃを調整する。
【００４０】
ここで、図７に示す構成では、図３と同様にミアンダ配線７１（遅延手段、位相差調整手段）によって、クロック生成装置５６ａから出力されたＶＤＯ＿ＣＬＫ２信号を伝送する配線６１ｂの長さを長くすることで伝送時間（配線遅延量）を調整する。
【００４１】
ＶＤＯ＿ＣＬＫ１信号を伝送する配線６１ａの長さをＷＬ１とし、ＶＤＯ＿ＣＬＫ２信号を伝送する配線６１ｂの長さをＷＬ２とし、ＳＹＮＣ信号を伝送する配線６１ｃの長さをＷＬ３とする。この場合、配線上の単位長さあたりの伝送時間（遅延時間）を７［ｐｓ］／ｍｍすると、タイミングマージンが最大となるときのＷＬ１とＷＬ２の配線長の差分ΔＷＬは、以下の式（６）で表わされる。
ΔＷＬ＝ＷＬ１  −  ＷＬ２  ＝  Δｔ＿ｐｃｂ＿ｃｌｋ／７［ｐｓ］  
＝  （ｔ＿ｈｄ＿ｍｉｎ  −  ｔ＿ｓｕ＿ｍｉｎ  ＋  ｔ＿ｐｒｄ＿ｃｌｋ）／１４  ＋  （ｔ＿ｓｋｗ＿ｃｌｋｏ  -  ｔ＿ｄｌｙ＿ｓｙｎｃｏ）／７  ＋  ＷＬ３    ・・・（６）
Δｔ＿ｐｃｂ＿ｃｌｋは、ｔ＿ｐｃｂ＿ｃｌｋ１とｔ＿ｐｃｂ＿ｃｌｋ２の差を意味する。
【００４２】
すなわち、図７に示す構成では、Ｗ２を上記式（６）から導出される長さとなるようにミアンダ配線７１によって調整することで画像処理回路５３に入力される位相と画像処理回路５５に入力される位相の位相差を調整でき、タイミングマージンを確保できる。すなわち、タイミングマージンを最大にすること、或は式（４）および式（５）が画像処理回路５５のタイミング制約を満たすことが可能となる。
【００４３】
また、図９は、図７とは異なる方法でタイミングマージンを確保する構成を示す。クロック生成装置５６ｂのＯＵＴ２端子から出力される信号は、ＯＵＴ１端子から出力される直前の信号を利用（合成）して出力する。そのため、必ずＯＵＴ２端子から出力される信号の方がＯＵＴ１端子から出力される信号よりも位相が遅延する。この場合は、ＶＤＯ＿ＣＬＫ１信号を伝送する配線６１ｂにＯＵＴ１端子を接続し、ＶＤＯ＿ＣＬＫ２信号を伝送する６１ｂにＯＵＴ２端子を接続して、ｔ＿ｓｋｗ＿ｃｌｋｏ［ｎｓ］のスキュー量を調整する。この配線回路（位相差調整手段）により、画像処理回路５３，５４に入力される位相の位相差を調整でき、タイミングマージンを最大にすること、或は式（４）および式（５）が画像処理回路５５のタイミング制約を満たすことが可能となる。
【００４４】
また、図１０は、図７や図９とは異なる方法でタイミングマージンを確保する構成を示す。クロック生成装置５６ａは、図７と同じ構成である。配線６１ｂには、遅延素子６０（遅延手段、位相差調整手段）が挿入される。これにより、ＶＤＯ＿ＣＬＫ２信号の伝送時間に遅延が生じ、配線６１ｂの長さを長くしたときと同様に、画像処理回路５３に入力される位相と画像処理回路５５に入力される位相の位相差を調整できる。その結果、タイミングマージンを最大にすること、或は式（４）および式（５）が画像処理回路５５のタイミング制約を満たすことが可能となる。遅延素子としては抵抗やフィルタなどの受動素子などが使用される。
【００４５】
以上のように、本発明は、スペクトル拡散が施された１つのクロック源からの信号を分割(分岐)して複数の画像処理回路に供給することで、複数の画像処理回路に互いに同期したスペクトル拡散クロック（スペクトル拡散処理を施したクロック信号）を供給する。その際に、本実施例では上記の構成により、ＳＹＮＣ信号による画像処理回路間の同期を考慮して、配線を行うことでタイミング制約を守る。これにより、スペクトル拡散クロックの復調をせずに複数の画像処理回路間の出力タイミングの同期が保証され、画像処理回路からパネル駆動回路の間の伝送においてもスペクトル拡散処理の効果によって不要輻射の影響を低減できる。
【００４６】
以上説明した各実施例は代表的な例にすぎず、本発明の実施に際しては、各実施例に対して種々の変形や変更が可能である。
【符号の説明】
【００４７】
１００                          表示装置
１２、１３、５３、５５          画像処理回路
１９ａ、１９ｂ、６１ａ、６１ｂ  配線
１７、７１                      ミアンダ配線
２０                            クロック発生回路
４０、５６、５６ａ、５６ｂ      クロック生成装置
６０                            遅延素子
１０１                          回路基板
【図１】
2018132785.tif 000003
【図２】
2018132785.tif 000004
【図３】
2018132785.tif 000005
【図４】
2018132785.tif 000006
【図５】
2018132785.tif 000007
【図６】
2018132785.tif 000008
【図７】
2018132785.tif 000009
【図８】
2018132785.tif 000010
【図９】
2018132785.tif 000011
【図１０】
2018132785.tif 000012
【図１１】
2018132785.tif 000013