(57)【要約】【課題】  スイッチング素子の発振現象が生じた場合に、速やかにスイッチング素子のゲートをオフすることができる技術を提供する。【解決手段】  スイッチング回路は、第１スイッチング素子と、第１スイッチング素子に対して並列に接続された第２スイッチング素子と、第１スイッチング素子のゲートと第２スイッチング素子のゲートを充放電する制御回路と、第１スイッチング素子のゲートの電位の時間変化量を検出する第１微分回路と、第２スイッチング素子のゲートの電位の時間変化量を検出する第２微分回路、を有している。制御回路は、第１微分回路が検出する時間変化量と第２微分回路が検出する時間変化量の少なくとも一方が閾値以上となったときに、第１スイッチング素子と第２スイッチング素子をオフさせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１スイッチング素子と、
前記第１スイッチング素子に対して並列に接続された第２スイッチング素子と、
前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートを充放電する制御回路と、
前記第１スイッチング素子の前記ゲートの電位の時間変化量を検出する第１微分回路と、
前記第２スイッチング素子の前記ゲートの電位の時間変化量を検出する第２微分回路、
を有し、
前記制御回路は、前記第１微分回路が検出する前記時間変化量と前記第２微分回路が検出する前記時間変化量の少なくとも一方が閾値以上となったときに、前記第１スイッチング素子と前記第２スイッチング素子をオフさせる、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、スイッチング回路に関する。
【背景技術】
【０００２】
インバータ等では、電力の増加に合わせて、複数のスイッチング素子を並列に接続することがある。並列に接続された複数のスイッチング素子のゲートには、共通の駆動信号が供給され、それら複数のスイッチング素子は一つのスイッチング素子のごとく動作する。複数のスイッチング素子で電力を分担することで、全体として大電力を扱うことが可能となる。特許文献１には、複数のスイッチング素子を並列に接続したスイッチング回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２４７７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したように、並列に接続された複数のスイッチングのゲートには、共通の駆動信号が供給される。しかしながら、スイッチング素子の特性の差により、共通の駆動信号が供給されても複数のスイッチング素子の間でスイッチングのタイミングにわずかなずれが生じ得る。スイッチングのタイミングのずれにより、複数のスイッチング素子のゲート電位間に電位差が生じ、その電位差によって並列に接続された複数のスイッチング素子の間で発振現象が生じることがある。これにより、スイッチング素子のゲート電圧が過大となる場合がある。本明細書は、スイッチング素子の発振現象が生じた場合に、速やかにスイッチング素子のゲートをオフすることができる技術を開示する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング回路は、第１スイッチング素子と、第１スイッチング素子に対して並列に接続された第２スイッチング素子と、第１スイッチング素子のゲートと第２スイッチング素子のゲートを充放電する制御回路と、第１スイッチング素子のゲートの電位の時間変化量を検出する第１微分回路と、第２スイッチング素子のゲートの電位の時間変化量を検出する第２微分回路、を有している。制御回路は、第１微分回路が検出する時間変化量と第２微分回路が検出する時間変化量の少なくとも一方が閾値以上となったときに、第１スイッチング素子と第２スイッチング素子をオフさせる。
【０００６】
第１スイッチング素子と第２スイッチング素子の間でスイッチングのタイミングがずれた場合、第１スイッチング素子のゲート電位と第２スイッチング素子のゲート電位の間に電位差が生じる。これにより、発振現象が開始する。発振現象が生じると、第１スイッチング素子と第２スイッチング素子のゲート電圧が短時間の間に大きく変化する。このため、通常動作におけるスイッチング素子のゲート電圧の変化と比較してゲート電圧の時間変化量が大きくなる。上記のスイッチング回路では、第１微分回路が第１スイッチング素子のゲートの電位の時間変化量を検出し、第２微分回路が第２スイッチング素子のゲートの電位の時間変化量を検出する。そして、制御回路は、第１微分回路が検出する時間変化量と第２微分回路の検出する時間変化量の少なくとも一方が閾値以上となったときに、第１スイッチング素子と第２スイッチング素子をオフする。このように、発振現象が生じた場合に速やかに第１スイッチング素子と第２スイッチング素子をオフするので、スイッチング素子のゲート電圧が過大となることを防止できる。
【図面の簡単な説明】
【０００７】
【図１】インバータ９０の回路図。
【図２】スイッチング回路１０の回路図。
【図３】通常動作時の各値の変化を示すグラフ。
【図４】発振時の各値の変化を示すグラフ。
【発明を実施するための形態】
【０００８】
図１に、スイッチング回路１０が適用されたインバータ９０の回路図を示す。インバータ９０は、高電位配線９２と低電位配線９４を有している。高電位配線９２と低電位配線９４の間には、図示しない直流電源によって直流電圧が印加される。高電位配線９２が低電位配線９４に対して高電位となるように直流電圧が印加される。インバータ９０は、この直流電力を交流電力に変換してモータ９５へ供給する。
【０００９】
高電位配線９２と低電位配線９４の間に、接続配線９６によって２つのスイッチング回路１０を直列接続した回路が３組設けられている。各スイッチング回路１０の構成は互いに等しい。図２は、各スイッチング回路１０の回路図を示している。スイッチング回路１０は、第１スイッチング素子１１と第２スイッチング素子１２を有している。本実施形態では、スイッチング素子１１、１２はＩＧＢＴ（Insulated Gate Bipolar Transistor）である。第１スイッチング素子１１のコレクタｃ１と第２スイッチング素子１２のコレクタｃ２が接続されており、第１スイッチング素子１１のエミッタｅ１と第２スイッチング素子１２のエミッタｅ２が接続されている。すなわち、２つのスイッチング素子１１、１２は、並列に接続されている。２つのスイッチング素子１１、１２の並列回路は、コレクタｃ１、ｃ２が高電位配線９２側を向くとともにエミッタｅ１、ｅ２が低電位配線９４側を向くように、接続配線９６に挿入されている。第１スイッチング素子１１には、ダイオード２１が逆並列に接続されている。すなわち、ダイオード２１のアノードがエミッタｅ１に接続されており、ダイオード２１のカソードがコレクタｃ１に接続されている。第２スイッチング素子１２には、ダイオード２２が逆並列に接続されている。すなわち、ダイオード２２のアノードがエミッタｅ２に接続されており、ダイオード２２のカソードがコレクタｃ２に接続されている。
【００１０】
インバータ９０は、３つの中間配線９８を有している。直列接続された２つのスイッチング回路１０の間の接続配線９６のそれぞれに、各中間配線９８が接続されている。各中間配線９８の他端は、モータ９５に接続されている。各スイッチング回路１０は、スイッチング素子１１、１２をスイッチングさせる。その結果、高電位配線９２と低電位配線９４の間に印加されている直流電圧が三相交流電圧に変換され、変換された三相交流電圧が３つの中間配線９８の間に出力される。三相交流電圧は、３つの中間配線９８を介してモータ９５に供給される。
【００１１】
次に、スイッチング回路１０の構造をより詳細に説明する。上述したように各スイッチング回路１０の構造は互いに等しい。したがって、ここでは、１つのスイッチング回路１０について説明する。図２に示すように、スイッチング回路１０は、第１スイッチング素子１１と第２スイッチング素子１２のゲートを充放電するゲート駆動回路１００を有している。
【００１２】
第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２には、ゲート駆動回路１００から共通の駆動信号が供給される。このため、第１スイッチング素子１１と第２スイッチング素子１２は、略同じタイミングでスイッチングする。したがって、第１スイッチング素子１１と第２スイッチング素子１２の並列回路には、第１スイッチング素子１１と第２スイッチング素子１２の電流容量の合計値の電流を流すことができる。
【００１３】
ゲート駆動回路１００は、制御回路３０と、第１微分回路４１と、第２微分回路４２と、第１比較回路５１と、第２比較回路５２を有している。
【００１４】
制御回路３０は、第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２に接続されている。図示していないが、制御回路３０には、外部から、第１スイッチング素子１１と第２スイッチング素子１２のオン・オフを指令するＰＷＭ信号が入力される。制御回路３０は、ＰＷＭ信号に従って、第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２を充放電する。これによって、第１スイッチング素子１１のゲートｇ１の電位Ｖｇｅ１（すなわち、ゲートｇ１のエミッタｅ１に対する電位）と、第２スイッチング素子１２のゲートｇ２の電位Ｖｇｅ２（すなわち、ゲートｇ２のエミッタｅ２に対する電位）が制御される。また、制御回路３０は、第１比較回路５１と第２比較回路５２に接続されている。制御回路３０は、第１比較回路５１または第２比較回路５２から所定の信号を受信すると、ＰＷＭ信号にかかわらず、ゲートｇ１及びゲートｇ２を放電する。
【００１５】
第１微分回路４１は、入力端子４１ａと出力端子４１ｂを有している。入力端子４１ａは、ゲートｇ１に接続されている。出力端子４１ｂは、第１比較回路５１に接続されている。また、第１微分回路４１は、コンデンサＣ１と、オペアンプ４４と、抵抗Ｒ１を有している。
【００１６】
コンデンサＣ１の一方の電極は、入力端子４１ａに接続されている。オペアンプ４４は、出力端子と、非反転入力端子と、反転入力端子を有している。オペアンプ４４の出力端子は、第１微分回路４１の出力端子４１ｂに接続されている。オペアンプ４４の非反転入力端子は、グランド（エミッタｅ１の電位）に接続されている。オペアンプ４４の反転入力端子は、コンデンサＣ１の他方の電極に接続されている。また、反転入力端子は、抵抗Ｒ１を介して出力端子に接続されている。
【００１７】
第１微分回路４１の入力端子４１ａには、第１スイッチング素子１１のゲートｇ１の電位Ｖｇｅ１が印加される。第１微分回路４１は、電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔに相当する電位Ｖａｍｐ１を出力端子４１ｂに出力する。
【００１８】
第１比較回路５１は、入力端子５１ａと出力端子５１ｂを有している。入力端子５１ａは、第１微分回路４１の出力端子４１ｂに接続されている。出力端子５１ｂは、制御回路３０に接続されている。また、第１比較回路５１は、コンパレータ５４と、基準電源Ｖ１と、抵抗Ｒ３，Ｒ４を有している。
【００１９】
コンパレータ５４は、出力端子と、非反転入力端子と、反転入力端子を有している。コンパレータ５４の出力端子は、第１比較回路５１の出力端子５１ｂに接続されている。コンパレータ５４の非反転入力端子は、入力端子５１ａに接続されている。コンパレータ５４の非反転入力端子には、上述した電位Ｖａｍｐ１が印加される。コンパレータ５４の反転入力端子は、基準電源Ｖ１と抵抗Ｒ３，Ｒ４により構成される抵抗分圧回路５８に接続されている。コンパレータ５４の反転入力端子には、抵抗分圧回路５８から出力される基準電位Ｖｔｈ１が印加されている。コンパレータ５４は、電位Ｖａｍｐ１と基準電位Ｖｔｈ１に応じて、信号ＣＭＰ１をコンパレータ５４の出力端子に印加する。電位Ｖａｍｐ１が基準電位Ｖｔｈ１以上の場合に信号ＣＭＰ１が高電位となり、電位Ｖａｍｐ１が基準電位Ｖｔｈ１未満の場合に信号ＣＭＰ１が低電位となる。コンパレータ５４の動作は、時間変化量ｄＶｇｅ１／ｄｔが閾値Ｘ（基準電位Ｖｔｈ１に相当する固定値）以上であるか否かを判定しているに等しい。すなわち、時間変化量ｄＶｇｅ１／ｄｔが閾値Ｘ以上の場合に信号ＣＭＰ１が高電位となり、時間変化量ｄＶｇｅ１／ｄｔが閾値Ｘ未満の場合に信号ＣＭＰ１が低電位となる。また、コンパレータ５４は、短時間の間に繰り返し電位Ｖａｍｐ１が基準電位Ｖｔｈ１以上となるときには、信号ＣＭＰ１を高電位に維持する。
【００２０】
第２微分回路４２は、入力端子４２ａと出力端子４２ｂを有している。入力端子４２ａは、ゲートｇ２に接続されている。出力端子４２ｂは、第２比較回路５２に接続されている。また、第１微分回路４１は、コンデンサＣ２と、オペアンプ４６と、抵抗Ｒ２を有している。第２微分回路４２は、第２スイッチング素子１２のゲートｇ２の電位Ｖｇｅ２の時間変化量ｄＶｇｅ２／ｄｔに相当する電位Ｖａｍｐ２を出力する。第２微分回路４２の詳細な構成は、第１微分回路４１の構成と同様であるため、その説明を省略する。
【００２１】
第２比較回路５２は、入力端子５２ａと出力端子５２ｂを有している。入力端子５２ａは、第２微分回路４２の出力端子４２ｂに接続されている。出力端子５２ｂは、制御回路３０に接続されている。また、第２比較回路５２は、コンパレータ５６と、基準電源Ｖ２と、抵抗Ｒ５、Ｒ６を有している。第２比較回路５２は、第２微分回路４２から出力された電位Ｖａｍｐ２を、基準電源Ｖ２と抵抗Ｒ５，Ｒ６により構成される抵抗分圧回路５９から出力される基準電位Ｖｔｈ２と比較し、比較結果に応じた信号ＣＭＰ２を出力する。第２比較回路５２の詳細な構成は、第１比較回路５１の構成と同様であるため、その説明を省略する。なお、本実施形態では、基準電位Ｖｔｈ２は、基準電位Ｖｔｈ１と等しくされている。すなわち、コンパレータ５６の動作は、時間変化量ｄＶｇｅ２／ｄｔが閾値Ｘ以上であるか否かを判定しているに等しい。
【００２２】
制御回路３０には、上述した信号ＣＭＰ１及び信号ＣＭＰ２が入力される。制御回路３０は、信号ＣＭＰ１と信号ＣＭＰ２の少なくとも一方が高電位となった場合（すなわち、時間変化量ｄＶｇｅ１／ｄｔと時間変化量ｄＶｇｅ２／ｄｔの少なくとも一方が閾値Ｘ以上となったとき）に、ＰＷＭ信号にかかわらず第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２を放電させて、第１スイッチング素子１１と第２スイッチング素子１２を強制的にオフさせる。
【００２３】
次に、スイッチング回路１０の動作について説明する。以下では、第１スイッチング素子１１、第１微分回路４１、及び第１比較回路５１の動作のみに着目して説明するが、第２スイッチング素子１２、第２微分回路４２、及び第２比較回路５２の動作についても同様である。図３は、通常時（発振現象が生じていないとき）のスイッチング回路１０の動作を示している。
【００２４】
図３のタイミングｔ１よりも前の期間（タイミングｔ０からタイミングｔ１の間の期間）においては、制御回路３０が第１スイッチング素子１１のゲートｇ１をグランドに接続している。このため、電位Ｖｇｅ１が略０Ｖとなっており、第１スイッチング素子１１がオフしている。したがって、第１微分回路４１から出力される電位Ｖａｍｐ１は略０Ｖ（すなわち、ゲートｇ１の電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔは略ゼロ）となる。電位Ｖａｍｐ１が略０Ｖであるので、コンパレータ５４は電位Ｖａｍｐ１（時間変化量ｄＶｇｅ１／ｄｔ）が基準電位Ｖｔｈ１（閾値Ｘ）よりも低いと判定する。このため、信号ＣＭＰ１が低電位となる。
【００２５】
タイミングｔ１において、ＰＷＭ信号に基づいて、制御回路３０がゲートｇ１の充電を開始する。すなわち、制御回路３０からゲートｇ１に電流が供給され、ゲートｇ１が徐々に充電される。ここでは、ゲートｇ１とエミッタｅ１の間の容量が充電される。このため、タイミングｔ１の直後（タイミングｔ１とタイミングｔ２の間の期間）に、電位Ｖｇｅ１が徐々に上昇する。電位Ｖｇｅ１が上昇しているので、この期間では電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔが大きくなる。すなわち、オペアンプ４４から出力される電位Ｖａｍｐ１が高くなる。上述した閾値Ｘ（時間変化量ｄＶｇｅ１／ｄｔに対する閾値）は、正常に第１スイッチング素子１１がオンするときのゲートｇ１の電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔよりも大きい値に設定されている。したがって、コンパレータ５４は、電位Ｖａｍｐ１が基準電位Ｖｔｈ１よりも低いと判定する。このため、信号ＣＭＰ１は低電位となる。
【００２６】
タイミングｔ２において、ゲートｇ１の電位Ｖｇｅ１がミラー電圧Ｖｍに達する。すると、第１スイッチング素子１１にコレクタ電流が流れ始める。これに伴い、コレクタｃ１とゲートｇ１の間の容量が充電されるようになり、ゲートｇ１とエミッタｅ１の間の容量が充電されなくなる。このため、タイミングｔ２以降（タイミングｔ２とタイミングｔ３の間）、電位Ｖｇｅ１がミラー電圧Ｖｍで維持される。タイミングｔ２からタイミングｔ３までの期間はミラー期間である。ミラー期間の間は、電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔが略ゼロであり、閾値Ｘよりも小さい。したがって、ミラー期間の間は、信号ＣＭＰ１が低電位となる。
【００２７】
タイミングｔ３において、コレクタｃ１とゲートｇ１の間の容量の充電が完了し、再度、ゲートｇ１とエミッタｅ１の間の容量が充電されるようになる。このため、タイミングｔ３においてミラー期間が終了し、タイミングｔ３以降にゲートｇ１の電位Ｖｇｅ１が上昇する。このため、電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔが大きくなる。上述したように、閾値Ｘは、正常に第１スイッチング素子１１がオンするときのゲートｇ１の電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔよりも大きい値に設定されている。したがって、コンパレータ５４は、電位Ｖａｍｐ１が基準電位Ｖｔｈ１よりも低いと判定する。このため、信号ＣＭＰ１は低電位となる。
【００２８】
その後、タイミングｔ４において電位Ｖｇｅ１が目標電圧まで達すると、タイミングｔ４以降は制御回路３０が電位Ｖｇｅ１を目標電圧に維持する。したがって、コンパレータ５４は、信号ＣＭＰ１を低電位に維持する。
【００２９】
上記のように、通常時のスイッチング回路１０の動作においては、信号ＣＭＰ１が常に低電位に維持される。したがって、制御回路３０は、ＰＷＭ信号に基づいて第１スイッチング素子１１のゲートｇ１の電位Ｖｇｅ１を制御する。
【００３０】
次に、発振現象が生じた場合のスイッチング回路１０の動作を説明する。まず、発振現象について説明する。
【００３１】
第１スイッチング素子１１と第２スイッチング素子１２は略同時にオフからオンに切り換えられるが、素子特性の差により、第１スイッチング素子１１と第２スイッチング素子１２の間でオンするタイミングがずれる場合がある。以下、第１スイッチング素子１１が先にオンした場合を考える。第１スイッチング素子１１のエミッタｅ１と第２スイッチング素子１２のエミッタｅ２を接続する配線（導体）はインダクタンスを有している。このため、第１スイッチング素子１１がオンすると、第１スイッチング素子１１側の配線に電流が流れ、上記インダクタンスにより誘導電流が生じる。この誘導電流により、第１スイッチング素子１１のエミッタｅ１の電位が上昇し、第２スイッチング素子１２のエミッタｅ２の電位が下降する。第１スイッチング素子１１では、ゲートｇ１とエミッタｅ１の間の電位差が小さくなり、一旦オンした第１スイッチング素子１１は再度オフする。一方、第２スイッチング素子１２では、ゲートｇ２とエミッタｅ２の間の電位差が大きくなり、第２スイッチング素子１２はオンする。すると、第１スイッチング素子１１側の配線に流れる電流が減少し、第２スイッチング素子１２側の配線に流れる電流が増大する。このときの電流変化に応じて、上記インダクタンスにより、先程とは逆向きの誘導電流が生じる。この誘導電流により、第１スイッチング素子１１のエミッタｅ１の電位が下降し、第２スイッチング素子１２のエミッタｅ２の電位が上昇する。第１スイッチング素子１１では、ゲートｇ１とエミッタｅ１の間の電位差が大きくなり、第１スイッチング素子１１は再度オンする。一方、第２スイッチング素子１２では、ゲートｇ２とエミッタｅ２の間の電位差が小さくなり、第２スイッチング素子１２はオフする。このように、先に第１スイッチング素子１１がオンすることにより、第１スイッチング素子１１と第２スイッチング素子１２はオン・オフを繰り返す。先に第２スイッチング素子１２がオンした場合も同様の発振現象が生じ得る。
【００３２】
上述した発振現象が生じる場合（すなわち、第１スイッチング素子１１と第２スイッチング素子１２のスイッチングのタイミングにずれが生じる場合）のスイッチング回路１０の動作を図４に示す。図４のタイミングｔ０´からタイミングｔ４´までの間の期間の動作については、通常時（図３のタイミングｔ０からタイミングｔ４までの間の期間）の動作と同様であるため、説明を省略する。
【００３３】
タイミングｔ４´において、電位Ｖｇｅ１が目標電圧まで達すると、第１スイッチング素子１１がオンする。すると、第１スイッチング素子１１と第２スイッチング素子１２のオンタイミングのずれにより、タイミングｔ４´以降、第１スイッチング素子１１に上述した発振現象が生じる。すなわち、ゲートｇ１の電位Ｖｇｅ１が短時間の間に周期的に変化し、第１スイッチング素子１１は短時間の間にオンとオフを繰り返す。電位Ｖｇｅ１が大きく変化するので、この期間では電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔが大きくなる。すなわち、オペアンプ４４から出力される電位Ｖａｍｐ１が高くなる。上述した閾値Ｘは、発振現象が生じているときのゲートｇ１の電位Ｖｇｅ１の時間変化量ｄＶｇｅ１／ｄｔよりも小さい値に設定されている。したがって、コンパレータ５４は、電位Ｖａｍｐ１（時間変化量ｄＶｇｅ１／ｄｔ）が基準電位Ｖｔｈ１（閾値Ｘ）よりも高いと判定する。このため、コンパレータ５４は、タイミングｔ５´において、信号ＣＭＰ１を低電位から高電位に切り換える。上述したように、コンパレータ５４は、短時間の間に繰り返し電位Ｖａｍｐ１が基準電位Ｖｔｈ１以上となるときには、信号ＣＭＰ１を高電位に維持する。したがって、タイミングｔ５´以降（タイミングｔ５´からタイミングｔ６´の間の期間）において、コンパレータ５４は、信号ＣＭＰ１を高電位に維持する。これにより、制御回路３０が、信号ＣＭＰ１が高電位であることを検出する。そして、タイミングｔ６´において、制御回路３０は、第１スイッチング素子１１のゲートｇ１をグランドに接続し、ゲートｇ１を放電させる。このため、タイミングｔ６´以降に、ゲートｇ１の電位Ｖｇｅ１が低下し第１スイッチング素子１１が完全にオフする。その後、タイミングｔ７´において、第１スイッチング素子１１のゲートｇ１の放電が完了する。なお、タイミングｔ６´以降、制御回路３０は、第２スイッチング素子１２のゲートｇ２も同時に放電させる。そして、タイミングｔ６´以降に、ゲートｇ２の電位Ｖｇｅ２が低下し第２スイッチング素子１２も完全にオフする。
【００３４】
以上に説明したように、スイッチング回路１０では、発振現象が生じ始めたことを検出し、速やかにゲートｇ１の放電を開始することができる。このため、発振現象によりゲートｇ１の電位Ｖｇｅ１がスイッチング素子１１の耐圧を超える前にゲートｇ１を放電することができる。また、第２スイッチング素子１２に発振現象が生じた場合も上述した説明と同様に第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ１を放電することができる。
【００３５】
上述したスイッチング回路１０は、２個のスイッチング素子１１、１２が並列に接続されている構成を備えていた。しかしながら、本明細書が開示する技術は、３個以上のスイッチング素子が並列に接続されているスイッチング回路に適用することもできる。それぞれのスイッチング素子に対して、微分回路、比較回路を設けることで、それぞれのスイッチング素子に発振現象が生じた場合であっても、速やかにそれぞれのスイッチング素子のゲートを放電することができる。
【００３６】
また、スイッチング回路１０では、コレクタからエミッタへ電流が流れるＩＧＢＴをスイッチング素子として用いた。しかしながら、本明細書が開示する技術は、ＩＧＢＴに限られず、他のスイッチング素子（例えば、ＭＯＳＦＥＴ）に適用することもできる。また、スイッチング素子は、ＰＮＰ型でもＮＰＮ型でもよい。すなわち、エミッタからコレクタへ電流が流れるタイプのスイッチング素子に適用することもできる。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：スイッチング回路
１１：第１スイッチング素子
１２：第２スイッチング素子
３０：制御回路
４１：第１微分回路
４２：第２微分回路
５１：第１比較回路
５２：第２比較回路
【図１】
2018074376.tif 000003
【図２】
2018074376.tif 000004
【図３】
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【図４】
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