(57)【要約】【課題】オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制する。【解決手段】ゲート駆動回路１は、オン駆動部３、オフ駆動部４および電圧印加部５を備える。オン駆動部３は、半導体スイッチング素子２をターンオンするオン電圧をゲートに与える。オフ駆動部４は、半導体スイッチング素子２をターンオフするオフ電圧を生成する第１バイアス電源８と、ゲート抵抗Ｒｇを介してオフ電圧をゲートに与える経路を開閉するオフ駆動スイッチＳ２と、ゲート抵抗Ｒｇを介さずにオフ電圧をゲートに与える経路を開閉する電界効果トランジスタからなるオフ保持スイッチＳ３とを備える。電圧印加部５は、半導体スイッチング素子２がターンオフされるオフ期間の終了時点から半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにてオフ保持スイッチＳ３の端子間に所定のバイアス電圧を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体スイッチング素子（２）のゲートを駆動するゲート駆動回路（１、２１、３１、４１）であって、
前記半導体スイッチング素子をターンオンするオン電圧を前記ゲートに与えるオン駆動部（３）と、
前記半導体スイッチング素子をターンオフするオフ電圧を生成するオフ駆動電源（８）と、ゲート抵抗（Ｒｇ）を介して前記オフ電圧を前記ゲートに与える経路を開閉するオフ駆動スイッチ（Ｓ２）と、前記ゲート抵抗を介さずに前記オフ電圧を前記ゲートに与える経路を開閉する電界効果トランジスタからなるオフ保持スイッチ（Ｓ３）と、を備えるオフ駆動部（４、２２）と、
前記半導体スイッチング素子がターンオフされるオフ期間の終了時点から前記半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにて前記オフ保持スイッチの端子間に所定のバイアス電圧を印加する電圧印加部（５）と、
を備えるゲート駆動回路。
【請求項２】
さらに、前記オフ保持スイッチの前記オフ駆動電源側の端子と、前記半導体スイッチング素子のソースまたはエミッタと、の間に接続されるコンデンサ（３２）を備える請求項１に記載のゲート駆動回路。
【請求項３】
前記オフ駆動電源の高電位側端子は、前記半導体スイッチング素子のソースまたはエミッタに接続され、
前記オフ駆動電源の低電位側端子は、前記オフ駆動スイッチおよび前記ゲート抵抗を介して前記半導体スイッチング素子のゲートに接続され、
前記オフ駆動部（４）は、前記オフ駆動電源の低電位側端子および前記オフ駆動スイッチの相互接続ノードと前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第１バイアススイッチ（Ｓ４）を備え、
前記電圧印加部は、
前記バイアス電圧を生成するもので、高電位側端子が前記オフ駆動電源の低電位側端子に接続されたバイアス電源（９）と、
前記バイアス電源の低電位側端子と、前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第２バイアススイッチ（Ｓ５）と、
を備える請求項１または２に記載のゲート駆動回路。
【請求項４】
前記オフ駆動電源の高電位側端子は、前記半導体スイッチング素子のソースまたはエミッタに接続され、
前記オフ駆動電源の低電位側端子は、前記オフ駆動スイッチおよび前記ゲート抵抗を介して前記半導体スイッチング素子のゲートに接続され、
前記オフ駆動部（２２）は、前記オフ駆動電源の低電位側端子と前記オフ駆動スイッチとの間を開閉する第１バイアススイッチ（Ｓ４）を備え、
前記電圧印加部は、
前記バイアス電圧を生成するもので、高電位側端子が前記オフ駆動電源の低電位側端子に接続されたバイアス電源（９）と、
前記バイアス電源の低電位側端子と、前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第２バイアススイッチ（Ｓ５）と、
を備える請求項１または２に記載のゲート駆動回路。
【請求項５】
さらに、
前記オフ期間における前記半導体スイッチング素子のゲート電圧の変化量を検出する変化量検出部（４２）と、
前記変化量検出部により検出された前記変化量に基づいて、前記オフ電圧の電圧値を変更するオフ電圧変更部（４２）と、
を備え、
前記オフ電圧変更部は、
前記オフ期間における前記変化量が前記閾値以上であると判断すると、前記オフ保持スイッチおよび前記第２バイアススイッチをオンするとともに前記オン駆動スイッチ、前記オフ駆動スイッチおよび前記第１バイアススイッチをオフすることにより、前記オフ電圧の電圧値を第１設定値とし、
前記オフ期間における前記変化量が所定の閾値未満であると判断すると、前記オフ駆動スイッチ、前記オフ保持スイッチおよび第１バイアススイッチをオンするとともに前記オン駆動スイッチおよび前記第２バイアススイッチをオフすることにより、前記オフ電圧の電圧値を前記第１設定値より小さい第２設定値とする請求項３または４に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のゲートを駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
一対の直流電源線間に２つの半導体スイッチング素子（以下、ＳＷ素子とも呼ぶ）が直列接続されたハーフブリッジ回路からなるインバータでは、一方のＳＷ素子のターンオンに伴い、他方のＳＷ素子のゲート・ソース間電圧の持ち上がりが発生する。このようなゲート・ソース間電圧の持ち上がり分がＳＷ素子の閾値電圧を超えると、他方のＳＷ素子が誤オンする。そうすると、２つのＳＷ素子を介して直流電源線間が短絡して電力損失が増加するおそれがある。さらに、上記持ち上がり分が閾値電圧を大きく上回ると、ＳＷ素子を介して過大な短絡電流が流れ、その短絡電流によりＳＷ素子が故障するおそれがある。
【０００３】
特許文献１には、このような問題への対策が施されたゲート駆動回路が開示されている。この場合、ゲート駆動回路は、ゲート抵抗を介さずにＳＷ素子のゲートに負電位を与えるオフ保持回路を備えている。そして、ターンオフ時、オフ保持回路のスイッチをオンすることによりゲートに負電圧を与えてゲートのインピーダンスを低減し、上述したゲート・ソース間電圧の持ち上がりを抑制するようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−０５９１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記した構成において、オフ保持回路を構成するスイッチは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの電界効果トランジスタにより構成されることが一般的である。電界効果トランジスタには、寄生容量が存在しており、その寄生容量、特に出力容量Ｃossにより、駆動対象となるＳＷ素子のゲート容量が増加する。
【０００６】
ＳＷ素子のゲート容量が増加すると、スイッチング速度が低下するおそれがある。また、スイッチング速度の低下を抑制して同程度に維持しようとすると、ゲート駆動回路のゲート駆動電流を大きくする必要があり、そうすると、ゲート駆動回路における電力損失が増加する問題が生じる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のゲート駆動回路（１、２１、３１、４１）は、半導体スイッチング素子（２）のゲートを駆動するものであり、オン駆動部（３）、オフ駆動部（４）および電圧印加部（５）を備える。オン駆動部は、半導体スイッチング素子をターンオンするオン電圧をゲートに与える。オフ駆動部は、オフ駆動電源（８）、オフ駆動スイッチ（Ｓ２）およびオフ保持スイッチ（Ｓ３）を備える。オフ駆動電源は、半導体スイッチング素子をターンオフするオフ電圧を生成する。オフ駆動スイッチは、ゲート抵抗（Ｒｇ）を介してオフ電圧をゲートに与える経路を開閉する。オフ保持スイッチは、ゲート抵抗を介さずにオフ電圧をゲートに与える経路を開閉するもので、電界効果トランジスタからなる。つまり、この場合も、従来技術と同様、ターンオフ時、ゲート抵抗を介さずにオフ電圧が与えられることによりゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
【０００９】
一般に、電界効果トランジスタの寄生容量は、その端子間（ドレイン・ソース間）に印加される電圧が高くなるほど、小さくなる傾向がある。そこで、電圧印加部は、半導体スイッチング素子がターンオフされるオフ期間の終了時点から半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにてオフ保持スイッチの端子間に所定のバイアス電圧を印加する。
【００１０】
このようにすれば、半導体スイッチング素子がターンオンされる際には、オフ保持スイッチの端子間にバイアス電圧が印加されることにより、その寄生容量、特に出力容量が小さくなっている。そのため、半導体スイッチング素子がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、上記構成によれば、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるという優れた効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るゲート駆動回路の構成を模式的に示す図
【図２】各スイッチの動作状態およびオフ保持スイッチの端子電圧を模式的に示すタイミングチャート
【図３】各期間におけるゲート駆動回路の動作状態を模式的に示す図
【図４】ＭＯＳＦＥＴの寄生容量およびドレイン・ソース間電圧の関係を示す図
【図５】シミュレーションに用いた回路構成を模式的に示す図
【図６】ターンオン時におけるドレイン・ソース間電圧およびドレイン電流の波形を模式的に示す図
【図７】第２実施形態に係るゲート駆動回路の構成を模式的に示す図
【図８】第３実施形態に係るゲート駆動回路の構成を模式的に示す図
【図９】第４実施形態に係るゲート駆動回路の構成を模式的に示す図
【図１０】各スイッチの動作状態および半導体スイッチング素子のゲート・ソース間電圧を模式的に示すタイミングチャート
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、本発明の第１実施形態について図１〜図６を参照して説明する。
【００１３】
図１に示すゲート駆動回路１は、図示しない負荷に供給する電流経路を開閉する半導体スイッチング素子２（以下、ＳＷ素子２とも呼ぶ）を駆動する。ＳＷ素子２は、例えば、ＳｉＣ（シリコンカーバイド）によるパワーＭＯＳＦＥＴである。ゲート駆動回路１は、オン駆動部３、オフ駆動部４、電圧印加部５、ゲート抵抗Ｒｇおよび制御回路６を備えている。
【００１４】
オン駆動部３は、オン駆動電源７およびオン駆動スイッチＳ１を備えている。オン駆動電源７は、駆動電圧Ｖdrを生成する。オン駆動電源７の高電位側端子は、オン駆動スイッチＳ１（以下、単にスイッチＳ１とも呼ぶ）およびゲート抵抗Ｒｇを介してＳＷ素子２のゲートに接続されている。オン駆動電源７の低電位側端子は、ＳＷ素子２のソースに接続されている。このような構成において、スイッチＳ１は、ゲート抵抗Ｒｇを介してオン電圧（＝Ｖdr）をＳＷ素子２のゲートに与える経路を開閉するもので、その開閉は制御回路６により制御される。
【００１５】
オフ駆動部４は、第１バイアス電源８、オフ駆動スイッチＳ２（以下、単にスイッチＳ２とも呼ぶ）、オフ保持スイッチＳ３（以下、単にスイッチＳ３とも呼ぶ）および第１バイアススイッチＳ４（以下、単にスイッチＳ４とも呼ぶ）を備えている。第１バイアス電源８は、第１バイアス電圧Ｖb1を生成するもので、オフ駆動電源に相当する。第１バイアス電源８の高電位側端子は、ＳＷ素子２のソースに接続されている。
【００１６】
第１バイアス電源８の低電位側端子は、スイッチＳ２およびゲート抵抗Ｒｇを介してＳＷ素子２のゲートに接続されている。第１バイアス電源８の低電位側端子およびスイッチＳ２の相互接続ノードＮ１は、スイッチＳ４およびスイッチＳ３を介してＳＷ素子２のゲートに接続されている。
【００１７】
このような構成において、スイッチＳ２は、ゲート抵抗Ｒｇを介してオフ電圧（＝−Ｖb1）をＳＷ素子２のゲートに与える経路を開閉する。また、スイッチＳ３は、ゲート抵抗Ｒｇを介さずにオフ電圧をＳＷ素子２のゲートに与える経路を開閉する。また、スイッチＳ４は、ノードＮ１とスイッチＳ３の第１バイアス電源８側の端子との間を開閉する。そして、スイッチＳ２〜Ｓ４の開閉は、制御回路６により制御される。
【００１８】
電圧印加部５は、第２バイアス電源９および第２バイアススイッチＳ５（以下、単にスイッチＳ５とも呼ぶ）を備えている。第２バイアス電源９は、第２バイアス電圧Ｖb2を生成するもので、バイアス電源に相当する。第２バイアス電源９の高電位側端子は、第１バイアス電源８の低電位側端子に接続されている。第２バイアス電源９の低電位側端子は、スイッチＳ５およびスイッチＳ３を介してＳＷ素子２のゲートに接続されている。
【００１９】
このような構成において、スイッチＳ５は、第２バイアス電源９の低電位側端子とスイッチＳ３の第１バイアス電源８側の低電位側端子との間を開閉するもので、その開閉は制御回路６により制御される。上記した構成の電圧印加部５は、詳細は後述するが、ＳＷ素子２がターンオフされるオフ期間の終了時点からＳＷ素子２がターンオンされるオン期間の開始時点までの所定のタイミングにて、スイッチＳ３の端子間に所定のバイアス電圧（＝Ｖb2）を印加する。
【００２０】
本実施形態では、スイッチＳ１〜Ｓ５は、電界効果トランジスタであるＮチャネル型のＭＯＳＦＥＴから構成されている。なお、この場合、スイッチＳ３の２つの端子のうち、ＳＷ素子２のゲート側の端子（以下、ドレイン側端子と呼ぶ）がＭＯＳＦＥＴのドレインとなっており、第１バイアス電源８側の端子（以下、ソース側端子と呼ぶ）がＭＯＳＦＥＴのソースとなっている。
【００２１】
次に、上記構成の作用について説明する。なお、ここでは、ゲート駆動回路１の動作について、６つの期間（Ｔ１、Ｔｄ１、Ｔ２、Ｔ３、Ｔ４、Ｔｄ２）に分けて説明する。また、この場合、前述した各電圧について「Ｖdr＝２０Ｖ、Ｖb1＝５Ｖ、Ｖb2＝５Ｖ」と設定する。
【００２２】
［１］期間Ｔ１
図２および図３の（１）に示すように、ＳＷ素子２がターンオフされるオフ期間である期間Ｔ１では、スイッチＳ２〜Ｓ４がオンされるとともに、スイッチＳ１およびＳ５がオフされる。この場合、ゲート抵抗Ｒｇを介した経路およびゲート抵抗Ｒｇを介さない経路の双方からＳＷ素子２のゲートにオフ電圧（−５Ｖ）が印加される。また、期間Ｔ１では、スイッチＳ３がオンされているため、その端子間の電圧Ｖswは０Ｖとなる。
【００２３】
［２］ターンオン前のデッドタイムＴｄ１
図２では省略しているが、期間Ｔ１と、それに続く期間Ｔ２との間には、期間Ｔ１〜Ｔ４などと比べ非常に短い期間のデッドタイムＴｄ１が存在する。図３の（２）に示すように、デッドタイムＴｄ１では、全てのスイッチＳ１〜Ｓ５がオフされる。この場合、ＳＷ素子２のゲートには、オフ電圧が印加された状態が維持される。また、デッドタイムＴｄ１では、スイッチＳ３の両端子の電圧はいずれも−５Ｖとなる。そのため、デッドタイムＴｄ１では、スイッチＳ３の端子間の電圧Ｖswは０Ｖとなる。
【００２４】
［３］期間Ｔ２
図２および図３の（３）に示すように、期間Ｔ２では、スイッチＳ５がオンされるとともに、スイッチＳ１〜Ｓ４がオフされる。この場合、ＳＷ素子２のゲートには、オフ電圧が印加された状態が維持される。また、期間Ｔ２では、スイッチＳ３のソース側端子の電圧は−１０Ｖ（＝−Ｖb1−Ｖb2）となっており、スイッチＳ３のドレイン側端子の電圧は−５Ｖとなっている。したがって、期間Ｔ２では、スイッチＳ３の端子間の電圧Ｖswは５Ｖ（＝Ｖb2）となる。つまり、期間Ｔ２は、スイッチＳ３の端子間に所定のバイアス電圧が印加される期間に相当する。
【００２５】
［４］期間Ｔ３
図２および図３の（４）に示すように、ＳＷ素子２がターンオンされるオン期間である期間Ｔ３では、スイッチＳ１およびＳ５がオンされるとともに、スイッチＳ２〜Ｓ４がオフされる。この場合、ゲート抵抗Ｒｇを介した経路からＳＷ素子２のゲートにオン電圧（２０Ｖ）が印加される。また、期間Ｔ３では、スイッチＳ３のソース側端子の電圧は−１０Ｖ（＝−Ｖb1−Ｖb2）となっており、スイッチＳ３のドレイン側端子の電圧は２０Ｖ（＝Ｖdr）となっている。したがって、期間Ｔ３では、スイッチＳ３の端子間の電圧Ｖswは３０Ｖ（＝Ｖdr＋Ｖb1＋Ｖb2）となる。
【００２６】
［５］期間Ｔ４
図２および図３の（５）に示すように、期間Ｔ４では、スイッチＳ５がオンされるとともに、スイッチＳ１〜Ｓ４がオフされる。この場合、ＳＷ素子２のゲートには、オン電圧が印加された状態が維持される。また、期間Ｔ４では、期間Ｔ３と同様、スイッチＳ３の端子間の電圧Ｖswは３０Ｖとなる。
【００２７】
［６］デッドタイムＴｄ２
図２では省略しているが、期間Ｔ４と、それに続く期間Ｔ１との間には、期間Ｔ１〜Ｔ４などと比べ非常に短い期間のデッドタイムＴｄ２が存在する。図３の（６）に示すように、デッドタイムＴｄ２では、デッドタイムＴｄ１と同様、全てのスイッチＳ１〜Ｓ５がオフされる。この場合、ＳＷ素子２のゲートには、オン電圧が印加された状態が維持される。また、デッドタイムＴｄ２では、期間Ｔ３、Ｔ４と同様、スイッチＳ３の端子間の電圧Ｖswは３０Ｖとなる。
【００２８】
以上説明した本実施形態によれば、次のような効果が得られる。
ゲート駆動回路１は、従来技術と同様のオフ保持スイッチＳ３を備えている。そして、オフ期間Ｔ１では、そのオフ保持スイッチＳ３がオンされることによりゲート抵抗Ｒｇを介さない経路からもＳＷ素子２のゲートにオフ電圧（−５Ｖ）が印加される。そのため、本実施形態によれば、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
【００２９】
さて、図４に示すように、オフ保持スイッチＳ３を構成するＭＯＳＦＥＴの寄生容量は、その端子間（ドレイン・ソース間）に印加される電圧が高くなるほど小さくなる傾向がある。例えば、出力容量Ｃossは、ドレイン・ソース間電圧ＶDSがほぼ０Ｖのときには２５０ｐＦであるのに対し、ドレイン・ソース間電圧ＶDSが５Ｖのときには７５ｐＦと小さくなっている。
【００３０】
本実施形態では、このような点を考慮し、ＳＷ素子２がターンオフされるオフ期間Ｔ１の終了時点からＳＷ素子２がターンオンされるオン期間Ｔ３の開始時点までの所定のタイミングにてオフ保持スイッチＳ３の端子間に所定のバイアス電圧（例えば５Ｖ）を印加する電圧印加部５を設けている。
【００３１】
このようにすれば、ＳＷ素子２がターンオンされる際には、オフ保持スイッチＳ３の端子間にバイアス電圧が印加されることにより、その寄生容量、特に出力容量Ｃossが小さくなっている。そのため、ＳＷ素子２がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、本実施形態によれば、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるという優れた効果が得られる。
【００３２】
このように本実施形態によれば、ＳＷ素子２のターンオン時におけるゲート容量を低く抑えることができるため、ターンオン時の損失を低減するという効果が得られる。以下、このような損失低減の効果について、回路動作をシミュレーションした結果を参照しながら説明する。本シミュレーションでは、図５に示すように、Ｌ負荷１１のロウサイドに設けられたＳＷ素子２をゲート駆動回路１により駆動することを想定している。
【００３３】
この場合、電源１２の高電位側端子と低電位側端子の間には、平滑用のコンデンサ１３が接続されている。また、電源１２の高電位側端子と低電位側端子の間には、Ｌ負荷１１、ＳＷ素子２、モジュール内の配線インダクタンス１４および主回路のインダクタンス１５が接続されている。この場合、駆動電源１６、駆動回路の配線インダクタンス１７、オフ保持ＦＥＴ容量１８、オフ保持回路の配線インダクタンス１９、負バイアス用容量２０およびゲート抵抗Ｒｇによりゲート駆動回路１が等価的に表されている。
【００３４】
前述したように、オフ保持スイッチＳ３を構成するＭＯＳＦＥＴの寄生容量は、ドレイン・ソース間電圧ＶDSがほぼ０Ｖのときには２５０ｐＦであり、５Ｖのときには７５ｐＦである。そこで、上記シミュレーション回路において、オフ保持ＦＥＴ容量１８を２５０ｐＦとした場合を比較例とし、オフ保持ＦＥＴ容量１８を７５ｐＦとした場合を本実施形態として、ターンオン時のスイッチング損失を比較した。
【００３５】
図５のシミュレーション回路において、ＳＷ素子２のターンオン時におけるドレイン・ソース間電圧ＶDSおよびドレイン電流Ｉｄは、図６に示すような波形となる。本実施形態では、比較例に比べ、ドレイン・ソース間電圧の低下の傾き（ｄＶ／ｄｔ）およびドレイン電流の上昇の傾き（ｄＩ／ｄｔ）のいずれについても大きい値となった。そのため、本実施形態によれば、比較例に比べ、ターンオン時のスイッチング損失（主回路での損失）が低減される結果が得られた。
【００３６】
また、ゲート抵抗Ｒｇを流れる電流は補機損失（駆動回路での損失）として計上される。本実施形態によれば、ゲート容量の増加が抑制されることにより、ゲート容量をチャージするためのゲート電流が低減される。その結果、補機損失について低減されるという効果も得られた。
【００３７】
また、本実施形態では、期間Ｔ１と期間Ｔ２の間および期間Ｔ４と期間Ｔ１の間に、全てのスイッチＳ１〜Ｓ５がオフされるデッドタイムＴｄ１、Ｔｄ２を設けている。これにより、スイッチＳ２〜Ｓ４とスイッチＳ５とが同時にオンされて第２バイアス電源９が短絡してしまうことを防止している。
【００３８】
さらに、本実施形態では、オン駆動電源７、第１バイアス電源８、オン駆動スイッチＳ１およびオフ駆動スイッチＳ２は、一般的なゲート駆動回路が備える構成と同様の構成であり且つ同様の接続形態となっている。したがって、これらの構成については、ＩＣ化された汎用のものを使用しつつ、そのＩＣに対して他の構成を外付けすることでゲート駆動回路１を構成することができる。
【００３９】
（第２実施形態）
以下、第２実施形態について図７を参照して説明する。
図７に示すように、本実施形態のゲート駆動回路２１は、第１実施形態のゲート駆動回路１に対し、オフ駆動部４に代えてオフ駆動部２２を備えている点が異なる。オフ駆動部２２は、オフ駆動部４と同様の構成を有するが、第１バイアススイッチＳ４の接続位置が異なっている。
【００４０】
この場合、第１バイアス電源８の低電位側端子は、スイッチＳ４、スイッチＳ２およびゲート抵抗Ｒｇを介してＳＷ素子２のゲートに接続されているとともに、スイッチＳ４およびスイッチＳ３を介してＳＷ素子２のゲートに接続されている。つまり、スイッチＳ４は、第１バイアス電源８の低電位側端子と、オフ駆動スイッチＳ２およびオフ保持スイッチＳ３との間を開閉する。
【００４１】
上記構成によれば、次のような作用および効果が得られる。
ゲート駆動回路２１においても、スイッチＳ１〜Ｓ５の開閉は、第１実施形態のゲート駆動回路１と同様に制御される。その結果、期間Ｔ１では、ゲート抵抗Ｒｇを介さない経路からもＳＷ素子２のゲートにオフ電圧が印加される。したがって、本実施形態によっても、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
【００４２】
また、期間Ｔ２では、電圧印加部５によりオフ保持スイッチＳ３の端子間にバイアス電圧が印加される。そのため、ＳＷ素子２がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。
【００４３】
さらに、本実施形態によれば、次のような効果も得られる。すなわち、オフ駆動スイッチＳ２は、オフ保持スイッチＳ３と同様、ＳＷ素子２のゲートに接続されているため、その寄生容量（特に出力容量Ｃoss）が増加することは、ＳＷ素子２のゲート容量の増加に繋がる。そして、オフ駆動スイッチＳ２は、オフ保持スイッチＳ３と同様にＭＯＳＦＥＴにより構成されている。
【００４４】
そこで、本実施形態では、スイッチＳ４の接続位置を変更することにより、期間Ｔ２において、オフ駆動スイッチＳ２の端子間にもバイアス電圧（例えば５Ｖ）が印加されるようにした。このようにすれば、ＳＷ素子２がターンオンされる際、オフ保持スイッチＳ３だけでなく、オフ駆動スイッチＳ２の寄生容量も小さく抑えられる。その結果、ＳＷ素子２がターンオンされる際のゲート容量の増加を一層低く抑えることができる。
【００４５】
（第３実施形態）
以下、第３実施形態について図８を参照して説明する。
図８に示すように、本実施形態のゲート駆動回路３１は、第２実施形態のゲート駆動回路２１に対し、コンデンサ３２が追加されている。コンデンサ３２は、電流経路をバイパスするためのバイパスコンデンサ（パスコン）であり、オフ保持スイッチＳ３のソース側端子とＳＷ素子２のソースとの間に接続されている。
【００４６】
ＳＷ素子２がオフの期間、その上流側に設けられた半導体スイッチング素子がオンすることにより、高電位側電源線から電流が流れてきた場合、その電流は、ＳＷ素子２の下流側の低電位側電源線へと流れることになる。この電流が流れる経路としては、次の経路（ａ）〜（ｃ）が挙げられる。ただし、高電位側電源線をＬ１とし、低電位側電源線をＬ２とし、ＳＷ素子２のドレイン・ゲート間の寄生容量をＣdgとし、ＳＷ素子２のゲート・ソース間の寄生容量をＣgsとする。また、第１バイアス電源８を電源８と省略する。
【００４７】
（ａ）Ｌ１→Ｃdg→Ｃgs→Ｌ２
（ｂ）Ｌ１→Ｃdg→Ｒｇ→Ｓ２→Ｓ４→電源８→Ｌ２
（ｃ）Ｌ１→Ｃdg→Ｓ３→Ｓ４→電源８→Ｌ２
【００４８】
経路（ｂ）はゲート抵抗Ｒｇが存在する分だけ、経路（ｃ）よりもインピーダンスが高い。そのため、大部分の電流は、経路（ａ）および経路（ｃ）を流れることになる。また、第１バイアス電源８から低電位側電源線へと至る配線は、設計上、長くなり易いため、比較的大きな寄生インダクタンスが存在する。そのため、経路（ｂ）および（ｃ）は、経路（ａ）に比べ、インピーダンスが高くなり電流が流れ難い。その結果、経路（ａ）に多くの電流が流れることになる。経路（ａ）に流れる電流が多くなると、ＳＷ素子２のゲート電圧の持ち上がりが大きくなるため、誤オンの問題が生じる可能性が高まることになる。
【００４９】
本実施形態では、このような点に着目し、スイッチＳ３のソース側端子とＳＷ素子２のソースとの間にコンデンサ３２を設けている。このようにすれば、電流が流れる経路として、次の（ｄ）が追加されることになる。
（ｄ）Ｌ１→Ｃdg→Ｓ３→コンデンサ３２→Ｌ２
【００５０】
このような経路（ｄ）は、経路（ｂ）および（ｃ）に比べ、インピーダンスが低くなり電流が流れ易い。そのため、経路（ｄ）に多くの電流が流れ、その分だけ経路（ａ）に流れる電流が減少し、ゲート電圧の持ち上がりも小さく抑えられる。したがって、本実施形態によれば、ターンオフ時におけるオフ保持の機能が強化され、オフ時のゲート電圧の変動を一層抑制することができる。
【００５１】
（第４実施形態）
以下、第４実施形態について図９および図１０を参照して説明する。
図９に示すように、本実施形態のゲート駆動回路４１は、第１実施形態のゲート駆動回路１に対し、制御回路６に代えて制御回路４２を備えている点が異なる。制御回路４２は、制御回路６と同様にスイッチＳ１〜Ｓ５を制御する機能に加え、さらに次のような機能を有する。
【００５２】
すなわち、制御回路４２は、オフ期間におけるＳＷ素子２のゲート・ソース間電圧Ｖgsの変化量ΔＶgsを検出する変化量検出部としての機能と、検出された変化量ΔＶgsに応じてオフ電圧の大きさを変更するオフ電圧変更部としての機能とを有する。以下、これらの機能について、図１０も参照して説明する。
【００５３】
制御回路４２は、オフ期間における電圧Ｖgsの変化量ΔＶgsが、所定の閾値Ｖth以上であるか否かを判断する。なお、閾値Ｖthは、第１バイアス電圧Ｖb1（例えば５Ｖ）に対し、ＳＷ素子２の閾値電圧Ｖｔを加えた電圧よりも所定のマージン分だけ低い電圧値に設定されている。
【００５４】
図１０に示すように、制御回路４２は、オフ期間Ｔ１ａにおける変化量ΔＶgsが閾値Ｖth以上であると判断した場合、次のオフ期間Ｔ１ｂにおいて、スイッチＳ３、Ｓ５をオンするとともに、スイッチＳ１、Ｓ２、Ｓ４をオフする。これにより、次のオフ期間Ｔ１ｂでは、ＳＷ素子２のゲートには、第１バイアス電圧Ｖb1および第２バイアス電圧Ｖb2に応じた比較的大きいオフ電圧（＝−Ｖb1−Ｖb2）が印加される。なお、この比較的大きいオフ電圧の値が第１設定値に相当する。
【００５５】
この場合、期間Ｔ４と期間Ｔ１ｂとの間に、スイッチＳ２、Ｓ５をオンするとともに、スイッチＳ１、Ｓ３、Ｓ４をオフする期間Ｔ５が追加されている。この期間Ｔ５は、オフ駆動スイッチＳ２により一旦ゲートの電荷を引き抜くことにより、期間Ｔ１ｂにおいて素早くターンオフするために設けられている。
【００５６】
また、制御回路４２は、オフ期間Ｔ１ｂにおける変化量ΔＶgsが閾値Ｖth未満であると判断した場合、次のオフ期間Ｔ１ｃにおいて、スイッチＳ２〜Ｓ４をオンするとともに、スイッチＳ１、Ｓ５をオフする。これにより、次のオフ期間Ｔ１ｃでは、ＳＷ素子２のゲートには、第１バイアス電圧Ｖb1に応じた比較的小さいオフ電圧（＝−Ｖb1）が印加される。なお、この比較的小さいオフ電圧の値が第２設定値に相当する。
【００５７】
ゲート駆動回路４１では、スイッチＳ１〜Ｓ４の開閉を制御することにより、第１バイアス電源８が生成する第１バイアス電圧Ｖb1に対応する比較的小さいオフ電圧（＝−５Ｖ）をＳＷ素子２のゲートに印加する状態と、第１バイアス電源８および第２バイアス電源９が生成する第１バイアス電圧Ｖb1および第２バイアス電圧Ｖb2に対応する比較的大きいオフ電圧（＝−１０Ｖ）を印加する状態と、を切り替えることが可能である。本実施形態では、このような切り替えが可能であるため、次のような効果が得られる。
【００５８】
すなわち、ＳＷ素子２のオフ期間において、ＳＷ素子２のゲート電圧が変動したとしても、ゲート・ソース間電圧Ｖgsが閾値電圧Ｖｔ未満であれば、誤オン、ひいては短絡の問題は生じない。したがって、オフ電圧（負バイアス電圧）が大きいほど、上記問題の発生を抑制することが可能となる。
【００５９】
そこで、本実施形態では、オフ期間におけるゲート・ソース間電圧Ｖgsの変化量ΔＶgsが閾値Ｖth以上であることが検出されると、次のオフ期間では比較的大きいオフ電圧をＳＷ素子２のゲートに印加するようにした。このようにすれば、予想されるゲート電圧の変動量が大きい場合には比較的大きいオフ電圧がゲートに印加されるため、オフ期間においてＳＷ素子２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖｔに達する可能性を一層低く抑えることができる。つまり、本実施形態によれば、ターンオフ時におけるオフ保持の機能が強化されるため、オフ期間においてＳＷ素子２の誤オンが発生する可能性を一層抑制することができる。
【００６０】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
オフ保持スイッチＳ３は、ＭＯＳＦＥＴに限らず、ＪＦＥＴなどの他の電界効果トランジスタにより構成されていてもよく、その場合にも、上記各実施形態と同様の効果が得られる。
【００６１】
オフ保持スイッチＳ３の端子間にバイアス電圧を印加するタイミングとしては、オフ期間Ｔ１の終了時点からオン期間Ｔ３の開始時点までの所定のタイミングであればよい。ただし、各回路における遅延時間などを考慮し、オン期間Ｔ３の開始時点において、オフ保持スイッチＳ３の端子間の電圧Ｖswが確実に所望する電圧値（例えば５Ｖ）となっているように、バイアス電圧を印加し始めるタイミング、つまり第２バイアススイッチＳ５をオンするタイミングを決定すればよい。
【００６２】
第１、第４実施形態のゲート駆動回路１、４１に対しても、第３実施形態のゲート駆動回路３１と同様に、コンデンサ３２を追加してもよい。また、第２、第３実施形態のゲート駆動回路２１、３１に対しても、第４実施形態のゲート駆動回路４１と同様に、変化量検出部およびオフ電圧変更部としての機能を追加してもよい。
【００６３】
本発明は、ＳｉＣによるＭＯＳＦＥＴに限らず、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴなどの他の半導体スイッチング素子を駆動する用途に適用することができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００６４】
１、２１、３１、４１…ゲート駆動回路、２…半導体スイッチング素子、３…オン駆動部、４、２２…オフ駆動部、５…電圧印加部、８…オフ駆動電源、９…バイアス電源、３２…コンデンサ、４２…制御回路、Ｒｇ…ゲート抵抗、Ｓ２…オフ駆動スイッチ、Ｓ３…オフ保持スイッチ、Ｓ４…第１バイアススイッチ、Ｓ５…第２バイアススイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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