(57)【要約】【課題】入力データ信号から適切なクロックを生成してデータリカバリを行うことができるクロック再生回路，半導体集積回路装置およびＲＦタグの提供を図る。【解決手段】入力データ信号Ｄinを遅延した位相の異なる複数の第１クロックを出力する遅延線回路３２と、前記第１クロックに基づいて、前記入力データ信号における受信データを判定して書き込むレジスタ回路３３と、前記入力データ信号の遷移に基づいて、前記レジスタ回路におけるデータ書き込みを制御する制御ロジック部３４と、を有する。【選択図】図３
2018074375.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号を遅延した位相の異なる複数の第１クロックを出力する遅延線回路と、
前記第１クロックに基づいて、前記入力データ信号における受信データを判定して書き込むレジスタ回路と、
前記入力データ信号の遷移に基づいて、前記レジスタ回路におけるデータ書き込みを制御する制御ロジック部と、を有する、
ことを特徴とするクロック再生回路。
【請求項２】
さらに、
前記入力データ信号の一部に埋め込まれたキャリブレーションデータを用いてキャリブレーションを行うキャリブレーション部を有し、
前記キャリブレーション部は、前記遅延線回路に含まれる複数の遅延ユニットのキャリブレーションを行う、
ことを特徴とする請求項１に記載のクロック再生回路。
【請求項３】
前記キャリブレーションデータは、前記入力データ信号の冒頭部分に埋め込まれる、
ことを特徴とする請求項２に記載のクロック再生回路。
【請求項４】
前記キャリブレーションデータは、コマンドにおける第１部分に埋め込まれ、前記レジスタ回路は、前記第１部分よりも後の第２部分のデータを、前記第１クロックに基づいて前記レジスタ回路に書き込む、
ことを特徴とする請求項３に記載のクロック再生回路。
【請求項５】
さらに、
前記レジスタ回路に書き込まれたデータを、連続的に読み出して出力する第２クロックを生成する発振器を有する、
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のクロック再生回路。
【請求項６】
前記第２クロックは、前記入力データ信号の遷移に基づかないクロックである、
ことを特徴とする請求項５に記載のクロック再生回路。
【請求項７】
前記制御ロジック部は、前記入力データ信号における先頭からの遷移をカウントし、
前記レジスタ回路は、前記入力データ信号における先頭からの遷移のカウント値が所定の値になってから、前記入力データ信号における受信データを書き込む、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック再生回路。
【請求項８】
前記レジスタ回路は、列方向に配置された複数のレジスタを有し、
前記複数のレジスタには、前記第１クロックに基づいて、前記入力データ信号における受信データが順に書き込まれる、
ことを特徴とする請求項１乃至請求項７のいずれか１項に記載のクロック再生回路。
【請求項９】
さらに、
前記入力データ信号を受け取り、前記入力データ信号からクロックを抽出するクロック抽出部と、
前記抽出されたクロックに基づいて、位相同期および逓倍処理を行って送信用クロックを生成する送信用クロック生成部と、を有する、
ことを特徴とする請求項１乃至請求項８のいずれか１項に記載のクロック再生回路。
【請求項１０】
請求項１乃至請求項９のいずれか１項に記載のクロック再生回路を含み、リーダライタとの間で近距離無線通信を行う近距離無線通信回路部と、
前記近距離無線通信回路部からのパワーオン信号に基づいて動作するセンサ本体回路部と、を有する、
ことを特徴とする半導体集積回路装置。
【請求項１１】
前記センサ本体回路部は、バッテリからの電力を受け取って動作する、
ことを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記センサ本体回路部は、シリコン半導体を有し、
前記近距離無線通信回路部は、有機半導体を有する、
ことを特徴とする請求項１０または請求項１１に記載の半導体集積回路装置。
【請求項１３】
請求項１０乃至請求項１２のいずれか１項に記載の半導体集積回路装置と、
前記リーダライタとの間で信号を遣り取りするためのアンテナと、
前記センサ本体回路部に電力を供給するバッテリと、を有する、
ことを特徴とするＲＦタグ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路，半導体集積回路装置およびＲＦタグに関する。
【背景技術】
【０００２】
近年、低消費電力で動作する有機半導体電界効果トランジスタ(有機半導体ＦＥＴ(Field Effect Transistor)が研究・開発され、その適用対象として、例えば、ＲＦＩＤ(Radio Frequency IDentification)が注目されている。ここで、ＲＦＩＤは、電波を用いてＲＦタグのデータを非接触で読み書きするものであり、ＲＦＩＤ(ＲＦタグ)には、例えば、ISO 14443やISO 15693などの規格により、２０〜１００ｋｂ／ｓ程度の動作速度が求められている。
【０００３】
ところで、例えば、シリコン半導体を適用したＲＦタグは、リーダ(リーダライタ)から送られてくる13.56ＭＨｚの信号を受け取って分周し、所定の周波数のクロックを再生(生成)している。具体的に、例えば、ISO 15693では、リーダからの13.56ＭＨｚの搬送波を1/512分周して26ｋＨｚのクロックを生成し、また、ISO 14443では、1/128分周して106ｋＨｚのクロックを生成し、それぞれシンボルレートのクロックとして使用している。
【０００４】
しかしながら、有機半導体を適用したＲＦタグにおいて、発振器の動作周波数は、例えば、百ｋＨｚオーダーであり、リーダからの13.56ＭＨｚの搬送波を分周してシンボルレートのクロックを生成するのは難しい。
【０００５】
ところで、従来、ＲＦタグ(ＲＦＩＤタグ)等に適用するクロック再生回路(ＣＤＲ回路：Clock Data Recovery Circuit)としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３２０６０７号公報
【特許文献２】特開２０１０−１０９９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したように、例えば、有機半導体を適用したＲＦタグでは、シリコン半導体を適用したＲＦタグのように、リーダから送られてくる信号を分周してシンボルレートのクロックを生成するのは困難なものになっている。
【０００８】
また、クロック再生回路(ＣＤＲ)では、通常、ＰＬＬ(Phase Locked Loop)に基づいてクロックを生成する。この場合、電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)を使用することになるが、有機半導体ではバラツキが大きいため、生成(再生)したクロックが所望の周波数にロックしない虞もある。
【０００９】
なお、本実施形態に係るクロック再生回路，半導体集積回路装置およびＲＦタグは、有機半導体を適用したものに限定されず、シリコン半導体および化合物半導体を始めとする様々な半導体を適用したものであってもよい。
【課題を解決するための手段】
【００１０】
一実施形態によれば、遅延線回路と、レジスタ回路と、制御ロジック部と、を有するクロック再生回路が提供される。前記遅延線回路は、入力データ信号を遅延した位相の異なる複数の第１クロックを出力する。
【００１１】
前記レジスタ回路は、前記第１クロックに基づいて、前記入力データ信号における受信データを判定して書き込み、前記制御ロジック部は、前記入力データ信号の遷移に基づいて、前記レジスタ回路におけるデータ書き込みを制御する。
【発明の効果】
【００１２】
開示のクロック再生回路，半導体集積回路装置およびＲＦタグは、入力データ信号から適切なクロックを生成してデータリカバリを行うことができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、本実施形態が適用されるＲＦＩＤの一例を模式的に示す図である。
【図２】図２は、一般的なクロック再生回路の一例を説明するための図である。
【図３】図３は、本実施形態に係るクロック再生回路の全体構成の一例を概略的に示すブロック図である。
【図４】図４は、本実施形態にISO 15693を適用した場合を説明するための図である。
【図５】図５は、図３に示すクロック再生回路における遅延線回路の一例を説明するための図である。
【図６】図６は、図５に示す遅延線回路によるキャリブレーションを説明するための図である。
【図７】図７は、図５および図６を参照して説明した遅延線回路をより詳細に説明するための図(その１)である。
【図８】図８は、図５および図６を参照して説明した遅延線回路をより詳細に説明するための図(その２)である。
【図９】図９は、図３に示すクロック再生回路の第１実施例を示すブロック図である。
【図１０】図１０は、図９に示す第１実施例のクロック再生回路の動作を説明するための図(その１)である。
【図１１】図１１は、図９に示す第１実施例のクロック再生回路の動作を説明するための図(その２)である。
【図１２】図１２は、図３に示すクロック再生回路の第２実施例を示すブロック図である。
【図１３】図１３は、図１２に示す第２実施例のクロック再生回路の動作を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、クロック再生回路，半導体集積回路装置およびＲＦタグの実施例を、添付図面を参照して詳述する。図１は、本実施形態が適用されるＲＦＩＤの一例を模式的に示す図である。図１に示されるように、ＲＦタグ１は、センサ本体回路部１ａ，近距離無線通信回路部１ｂおよびバッテリ１ｃを含む。
【００１５】
図１に示されるように、ＲＦＩＤ(ＲＦＩＤシステム)は、ＲＦタグ１およびリーダライタ(リーダ)２を含み、ＲＦタグ１は、センサ本体回路部１ａ，近距離無線通信回路部１ｂ，バッテリ１ｃおよびアンテナ１ｄを含む。センサ本体回路部１ａおよび近距離無線通信回路部１ｂは、タグＩＣ(半導体集積回路)を形成し、ＲＦタグ１に設けられたアンテナ１ｄにより、例えば、リーダ２から電力の供給を受けると共に、近距離無線通信(ＮＦＣ：Near Field Communication)を行う。ここで、リーダ２は、例えば、スマートフォン等であり、近距離無線通信回路部(ＮＦＣ)２１およびＢＬＥ制御部(ＢＬＥ：Bluetooth（登録商標） Low Energy（登録商標）)２２を含む。
【００１６】
センサ本体回路部１ａは、例えば、シリコントランジスタを含むシリコン半導体集積回路(シリコンＩＣ)で形成され、また、近距離無線通信回路部１ｂは、例えば、有機トランジスタを含む有機半導体集積回路(有機ＩＣ)で形成される。センサ本体回路部１ａは、例えば、ボタン電池等のバッテリ１ｃから電力供給を受けて動作する。ここで、センサ本体回路部１ａは、例えば、通常はオフ状態(ノーマリオフ)になっていて、近距離無線通信回路部１ｂからのパワーオン信号ＰＯＮが入力された後、動作状態になる。
【００１７】
センサ本体回路部１ａは、パワーマネジメントユニット１０１，マイクロコントローラユニット(ＭＣＵ)１０２，センサ１０３およびＢＬＥ制御部(ＢＬＥ)１０４を含む。また、上述したように、近距離無線通信回路部１ｂは、例えば、アンテナ１ｄによりリーダ２からの電力供給を受けると共に、リーダ２の近距離無線通信回路部２１との間で近距離無線通信を行う。近距離無線通信回路部１ｂは、例えば、整流回路１２，復調回路１３，論理回路(制御回路，制御ロジック部)１４，メモリ１５およびクロック再生回路(ＣＤＲ:Clock Data Recovery Circuit)３を含む。なお、メモリ１５は、例えば、フラッシュＥＥＰＲＯＭ等の不揮発性メモリであり、ＲＦタグ１からリーダ２へ送信するデータやＩＤ(IDentification)を格納している。
【００１８】
近距離無線通信回路部１ｂにおいて、整流回路１２は、例えば、アンテナ１ｄを介して受け取った、リーダ２の信号から電力を生成して各回路に供給すると共に、リーダ２からの信号を受信する。すなわち、クロック再生回路３は、復調回路１３からの信号(入力データ信号Ｄin)を受け取り、クロックを生成すると共に、その生成したクロックを用いて入力データ信号Ｄinにおける受信データの再生等を行うことで、リーダ２からのデータ受信を行う。このように、ＲＦタグ１(近距離無線通信回路部１ｂ)がリーダ２からの信号を受信するには、シンボルレートのクロック生成が求められることになる。
【００１９】
ここで、リーダ２は、例えば、スマートフォン等であり、ＲＦタグ１は、例えば、人体に貼着して体温や脈拍を測定し、或いは、輸送する荷物に貼着して輸送時の温度等を測定するためのもので、上述した所定のＩＤが格納されている。そして、例えば、スマートフォン(リーダ)２により、ＲＦタグ１の所定のＩＤが確認された後、例えば、ＲＦタグ１に記憶された人体の体温や脈拍、或いは、輸送時における荷物の温度や湿度の変化のデータは、ＢＬＥを介してリーダ２に伝送される。
【００２０】
すなわち、ＲＦタグ１のＩＤが確認されると、近距離無線通信回路部１ｂがパワーオン信号ＰＯＮを出力してセンサ本体回路部１ａが動作状態になり、センサ本体回路部１ａのＢＬＥ１０４からリーダ２のＢＬＥ２２に対してデータが無線伝送される。なお、近距離無線通信回路部(有機ＩＣ)１ｂおよびアンテナ１ｄは、例えば、廉価な印刷により製造することができるため、使用される度に廃棄(使い捨て)される。これに対して、シリコン半導体集積回路１ａおよびバッテリ１ｃは、高価なため複数回繰り返して再利用される。また、上述したＲＦタグ１の適用は、単なる例であり、人体や荷物に貼着して体温や温度変化を取得するために限定されないのはもちろんである。
【００２１】
図２は、一般的なクロック再生回路の一例を説明するための図である。ここで、図２(a)は、シリコン半導体を適用したＲＦタグにおけるクロックの生成を説明するためのものであり、図２(b)は、例えば、有機半導体を適用したＲＦタグにおけるクロックの生成を説明するためのものである。
【００２２】
図１(a)に示されるように、ＲＦＩＤにおけるクロック再生は、例えば、クロックリカバリ回路３０１により、搬送波を分周して行われる(瞬時にクロックが再生される)ため、通信開始時にクロック同期のためのデータ(プリアンブル等)を送らないことが多い。実際、例えば、ISO 15693およびISO 14443では、プリアンブルが無い。シリコン半導体を適用したＲＦタグでは、例えば、リーダから送られてくる13.56ＭＨｚの信号を受け取り、13.56ＭＨｚの搬送波を1/512分周して26ｋＨｚのクロックを生成(ISO 15693)し、或いは、1/128分周して106ｋＨｚのクロックを生成(ISO 14443)している。
【００２３】
しかしながら、有機半導体を適用したＲＦタグにおいて、発振器の動作周波数は、例えば、百ｋＨｚオーダーであり、リーダからの13.56ＭＨｚの搬送波を分周してシンボルレートのクロックを生成するのは難しい。そのため、搬送波を分周できない場合には、例えば、入力データ信号(非周期的)Ｄinからクロック(周期的)を生成するために、ＰＬＬと類似したクロックデータリカバリ(ＣＤＲ)と呼ばれるループが用いられる。
【００２４】
すなわち、図２(b)に示されるように、フリップフロップ４０１，ローパスフィルタ(ＬＰＦ)４０２，電圧制御発振器(ＶＣＯ)およびリタイマ(フリップフロップ)４０４によるループ回路が利用される。この図２(b)に示す回路において、ループがロックした状態では、ＶＣＯ４０３の出力は、入力データ信号Ｄinのシンボルレートとタイミングに同期する。しかしながら、ループがロック状態に至るまでには、ループ帯域で決まる時定数(通常、シンボルレートの１／１００程度)がかかる。そのため、例えば、有機トランジスタ(有機半導体)で13.56ＭＨｚ帯のＲＦタグを作る場合、データを受信した時に直ちに受信を開始することは困難になっている。
【００２５】
図３は、本実施形態に係るクロック再生回路の全体構成の一例を概略的に示すブロック図である。本実施形態のクロック再生回路３は、キャリブレーション部３１，遅延線回路３２，レジスタ回路３３，制御ロジック部３４，発振器３５，クロック抽出部３６および送信用クロック生成部３７を含む。なお、本明細書において、クロック再生回路３は、各回路ブロックに対する制御信号を生成する制御回(論理回路，制御ロジック部)、並びに、送信用クロックを生成する回路(クロック抽出部および送信用クロック生成部)も含むものとする。
【００２６】
キャリブレーション部３１は、入力データ信号(復調回路の出力)Ｄinの一部に埋め込まれたキャリブレーションデータ(ＣＬＤ)を用いてキャリブレーション、すなわち、後に詳述する遅延線回路３２のキャリブレーションを行う。遅延線回路３２は、縦列接続された複数の遅延ユニット(３２１〜３２６)を含み、各遅延ユニットは、異なる遅延量を与える複数の遅延段を含む。そして、遅延線回路３２における複数の遅延ユニットは、キャリブレーション部３１によりキャリブレーションが行われ、入力データ信号Ｄinを遅延した位相の異なる複数のクロック(多相クロック：第１クロック)ＣＫfを生成し、レジスタ回路３３に出力する。
【００２７】
制御ロジック部３４は、入力データ信号Ｄinにおける先頭からの遷移、すなわち、立ち上がりエッジまたは立ち下がりエッジをカウントし、そのカウント値が所定の値になってから、入力データ信号Ｄinによるデータをレジスタ回路３３に書き込むようになっている。また、レジスタ回路３３は、列方向に配置された複数のレジスタを含み、制御ロジック部３４は、データ取り込みクロックＣＫfに基づいて、入力データ信号Ｄinによるデータ(受信データ)を、複数のレジスタのそれぞれに対して順に書き込むように制御する。
【００２８】
発振器３５は、例えば、ＬＣ共振を利用した自励発振器であり、レジスタ回路３３(複数のレジスタ)に書き込まれたデータを、連続的に読み出して出力するための読み出しクロック(第２クロック)ＣＫrを生成して、レジスタ回路３３に出力する。この読み出しクロックＣＫrは、例えば、入力データ信号Ｄinの遷移に基づかないクロックであり、例えば、レジスタ回路３３から読み出したデータを処理する回路に適切な周波数に設定することができる。
【００２９】
クロック抽出部３６および送信用クロック生成部３７は、例えば、リーダ２に対してデータを送信するための送信用クロックＣＫsを生成するためのものである。クロック抽出部３６は、入力データ信号Ｄinを受け取って、その入力データ信号Ｄinから所定のタイミングを抽出する。送信用クロック生成部３７は、入力データ信号Ｄinにおける所定のタイミングに基づいて、例えば、位相同期および逓倍処理を行って送信用クロックＣＫsを生成する。
【００３０】
具体的に、クロック抽出部３６は、例えば、２６．５ｋｂｐｓの入力データ信号Ｄinから５３ｋＨｚのクロックを抽出し、送信用クロック生成部３７は、例えば、ＰＬＬにより位相同期を行うと共に、８逓倍して４２４ｋＨｚの送信用クロックＣＫsを生成する。すなわち、上述したデータ判定用クロック(第１クロックＣＫf)の生成と並列して、ＣＤＲでシンボルレートクロックを再生し、これを整数逓倍することで送信用クロックを生成しておき、受信完了後の送信動作に備えておくことができる。
【００３１】
このように、本実施形態のクロック再生回路３によれば、例えば、ＶＣＯやＰＬＬを使用せずに入力データ信号Ｄinを遅延させたものを多相クロックとしてデータを受信することができる。なお、多相クロックCKｆを生成するには、データをどれだけ遅らせればよいかを決めることが求められるため、データ系列の一部を用いて遅延線回路３２のキャリブレーションを行う。そして、多相クロックＣＫfで受信データの取り込みが完了した後は、別のクロック(自励発振器３５)を用いて、順次データを読み出すことができる。さらに、受信したデータの処理結果を、リーダ２へ送信する場合には、正確なクロックが求められるが、上述した受信処理と並行して、別に設けたクロック抽出部３６および送信用クロック生成部３７により、送信用クロックＣＫsを生成する。これにより、送信開始までの待ち時間を短縮することも可能になる。
【００３２】
図４は、本実施形態にISO 15693を適用した場合を説明するための図である。ここで、図４(a)は、コマンドフォーマット(Command format)を示し、図４(b)は、コードフォーマット(Coding format)を示す。また、図４(c)は、ISO 15693におけるビットレート(26.48ｋｂｐｓ)およびデータコード(パルス位置変調：ＰＰＭ)の規格を示し、図４(d)は、キャリブレーションデータ(ＣＬＤ)を説明するための図である。
【００３３】
図４(a)に示されるように、例えば、ISO 15693の"stay quiet"コマンドは、ＳＯＦ(Start Of Frame)に続き、フラグ(Flag：８ビット)，コマンドコード(Command code：８ビット)，ＵＩＤ(Unique Identifier，ユーザに開放されたビット領域：４８ビット)を含む。さらに、固定コード(fixed code：１６ビット)，ＣＲＣ(Cyclic Redundancy Check：１６ビット)およびＥＯＦ(End Of Frame)を含む。
【００３４】
図４(c)に示されるように、ISO 15693における符号化方式は、ＰＰＭ方式であり、ポーズ(Pause：１周期(75.52μs)の１／８の期間(9.44μs)だけ低レベル『０』)が現れる位置によって、"００"，"０１"，"１０"，"１１"の４通りを表すようになっている。図４(d)に示されるように、入力データ信号Ｄin(コマンド)の一部に埋め込まれたキャリブレーションデータＣＬＤは、例えば、コマンドのＵＩＤにおける２６ビットが割り当てられ、２ビットのクロック無効領域の後、２０ビットがＩＤとして割り当てられる。
【００３５】
すなわち、キャリブレーションデータ(ＣＬＤ)は、入力データ信号Ｄinの冒頭部分(コマンドにおける第１部分)に埋め込まれ、このキャリブレーションデータに基づいてデータ取り込みクロック(データ判定用クロック)ＣＫfを再生する。そして、再生されたデータ判定用クロックＣＫfを使用して、第１部分よりも後の第２部分(ＩＤ用の２０ビットの領域)のデータを読み出す。すなわち、図４(d)に示されるように、ｎ＝１０でキャリブレーション(ＣＬＤに基づく遅延線回路３２のキャリブレーション)を開始し、ｎ＝２４でレジスタ回路３３に対するＩＤの格納(ＣＫfに基づくＩＤに格納された受信データの判定および書き込み)を行う。さらに、ｎ＝５１以降において、発信器３５からの読み出しクロックＣＫrにより、レジスタ回路３３に格納された受信データ(ＩＤ)が読み出されて出力される。なお、ＣＬＤを埋め込んだコマンド(入力データ信号Ｄin)は、１回に限定されるものではなく、例えば、リーダ(スマートフォン)２から複数回送るようにしてもよい。
【００３６】
図５は、図３に示すクロック再生回路における遅延線回路の一例を説明するための図であり、図６は、図５に示す遅延線回路によるキャリブレーションを説明するための図である。ここで、図５(a)は、遅延線回路３２の全体構成を示すブロック図であり、図５(b)は、キャリブレーションによるゴール(Goal)およびキャリブレーションの各ステップ(Cal. steps)を示す。
【００３７】
図５(a)に示されるように、遅延線回路３２は、制御部(ＦＳＭ)３２０，セレクタ３２０ａ，ダミー遅延部３２０ｂ，縦列接続された複数(図５(a)では、一例として６個)の遅延ユニット(Delay Unit #1〜#6)３２１〜３２６および複数のバッファを含む。各遅延ユニット３２１〜３２６は同様の構成を有し、例えば、各遅延ユニット３２１は、複数の遅延段とセレクタを含む遅延量選択部(Selectable Delay Stage)３２１ａ，パルス幅調整部(Pulse Width Adjuster)３２１ｂを含む。遅延ユニット３２１〜３２６の出力は、それぞれバッファ３２１ｃ〜３２６ｃを介して位相信号Ｐｈ[1]〜Ｐｈ[6]として出力される。
【００３８】
なお、キャリブレーション時だけ、セレクタ３２０ａの出力(ＤVIN)がダミー遅延部３２０ｂおよびバッファ３２０ｃを介して位相信号Ｐｈ[0]として出力される。また、ダミー遅延部３２０ｂの出力は、１段目の遅延ユニット３２１に入力され、１段目の遅延ユニット３２１の出力は、２段目の遅延ユニット３２２に入力される。同様にして、５段目の遅延ユニット３２５の出力は、６段目の遅延ユニット３２６に入力される。それぞれの遅延ユニット３２１〜３２６における遅延量選択部(３２１ａ)およびパルス幅調整部(３２１ｂ)は、制御部３２０からの信号に基づいて制御されるようになっている。
【００３９】
図５(b)および図６に示されるように、キャリブレーションによる目標(Goal)は、信号Ｐｈ[0]とＰｈ[1]の位相差(時間差)ｔ1＝18.88μs，Ｐｈ[1]とＰｈ[2]の時間差ｔ2＝18.88μs×２,…，Ｐｈ[5]とＰｈ[6]の時間差ｔ6＝18.88μs×６とすることである。そして、キャリブレーションの処理(Cal. steps)としては、１段目の遅延ユニット３２１の遅延量選択部３２１ａを制御してｔ1のキャリブレーションを行い、１段目の遅延ユニット３２１のパルス幅調整部３２１ｂを制御してパルス幅のキャリブレーショを行う。同様にして、６段目の遅延ユニット３２１の遅延量選択部を制御してｔ6のキャリブレーションを行い、６段目の遅延ユニット３２１のパルス幅調整部を制御してパルス幅のキャリブレーショを行う。なお、キャリブレーションデータ(Calibration data(26 bit))は、図４(d)を参照して説明したように、例えば、入力データ信号ＤinにおけるコマンドのＵＩＤ(４８ビット)に割り当てられた２６ビットのデータ(ＣＬＤ)に基づく入力データ信号Ｄinである。
【００４０】
図７および図８は、図５および図６を参照して説明した遅延線回路をより詳細に説明するための図である。すなわち、図７は、図５(a)における遅延量選択部(３２１ａ)の一例を説明するためのものであり、図８は、図５(a)におけるパルス幅調整部(３２１ｂ)の一例を説明するためのものである。
【００４１】
図７(a)は、ｉ段目の遅延量選択部を示すものであり、ｉ＝１(１段目の遅延ユニット３２１の遅延量選択部３２１ａ)において、入力ｉｎSDSはダミー遅延部３２０ｂの出力に接続され、出力ｏｕｔSOSはパルス幅調整部３２１ｂの入力に接続される。また、２段目の遅延ユニット３２１の遅延量選択部では、入力ｉｎSDSは１段目の遅延ユニット３２１(パルス幅調整部３２１ｂ)の出力に接続され、出力ｏｕｔSOSは２段目のパルス幅調整部の入力に接続される。図７(b)は、制御部(ＦＳＭ)３２０からの制御信号caldlyと、caldlyにより選択される各遅延段(インバータ)の出力ｍX(ｍi，ｍi+1，ｍ1+2，…)およびｎX(ｎi，ｎi+1，ｎ1+2，…)の関係を示す。図７(c)は、図７(a)における各ノードＳi，Ｓi+1，Ｓi+2，…のレベル『０』，『１』，『１』，…変化の様子を示す。
【００４２】
図８(a)は、ｉ段目のパルス幅調整部を示すものであり、ｉ＝１(１段目の遅延ユニット３２１のパルス幅調整部３２１ｂ)を示す。図８(a)に示されるように、パルス幅調整部３２１ｂは、遅延量選択部３２１ａと同じ構成の回路３２１ｂａ、および、フリップフロップ(Ｄ−ＦＦ)３２１ｂｂを含む。フリップフロップ３２１ｂｂにおいて、データ入力端子は、ｄｌｙとされ、リセット端子には、回路３２１ｂａの出力が論理反転されて入力され、反転出力端子から出力ｏｕｔPWAが出力されるようになっている。図８(b)は、制御部３２０からの制御信号calwdt，dlyおよび出力ｏｕｔPWAの関係を示し、出力ｏｕｔPWAのパルス幅(『１』の期間)を所望の長さに制御することができる。なお、上述した遅延量選択部およびパルス幅調整部は、単なる例であり、様々な変形および変更が可能なのはいうまでもない。なお、図７(a)および図８(a)に示す回路、並びに、以下に説明する回路は、有機トランジスタ(有機半導体)を適用して実現することができるが、本実施形態の適用は、有機半導体に限定されるものではない。
【００４３】
図９は、図３に示すクロック再生回路の第１実施例を示すブロック図であり、図１０および図１１は、図９に示す第１実施例のクロック再生回路の動作を説明するための図である。ここで、図１０(a)は、図９に示すクロック再生回路の動作を説明するためのタイミング図であり、図１０(b)は、図９のクロック再生回路におけるレジスタの状態を説明するための図である。また、図１１は、図１０(a)のタイミング図をより詳細に示すものである。
【００４４】
図９において、図３に示すキャリブレーション部３１は、省略されている。また、図９において、レジスタ回路３３は、１１個のレジスタ３３-1〜３３-11(Reg. #1〜#11)を含んでいるが、これは、図４を参照して説明したISO 15693のコマンドフォーマットに適用させるためであり、適用する方式により変化され得るのはいうまでもない。また、各レジスタ#1〜#11は、ポーズが現れる位置によりデータ"００"，"０１"，"１０"，"１１"を表すのに対応して、７個のフリップフロップの出力データＤ[0]〜Ｄ[6]が示されている。なお、図１０(b)に示されるように、１１個のレジスタ#1〜#11において、奇数段のレジスタ(#1，#3，…#11)のフリップフロップは、全て『０』にリセットされ、偶数段のレジスタ(#2，#4，…#10)のフリップフロップは、全て『１』にリセットされている。
【００４５】
前述したように、入力データ信号Ｄinが遅延線回路３２を通過することにより、徐々に遅延が大きくなる位相信号ｐｈ[1]〜ｐｈ[6]が複数のレジスタ#1〜#11のフリップフロップに与えられる。なお、位相信号ｐｈ[0]は、入力データ信号Ｄinと同じタイミングである。レジスタ#1〜#11のそれぞれのフリップフロップは、これらの位相信号ｐｈ[0]〜ｐｈ[6]の立ち上がりエッジをクロックとして用いることにより、データを取り込む。なお、フリップフロップが取り込むデータは、入力データ信号Ｄinそのものではなく、例えば、トグルフリップフロップで２分周した入力データ信号Ｄin／２である。
【００４６】
図１０(a)，図１０(ｂ)および図１１に示されるように、入力データ信号Ｄin(Ｄin／２)に立ち下がりエッジがある度に、書込み先のレジスタを一段変更する(例えば、レジスタ#1→レジスタ#２)。このレジスタの変更を制御しているのが、例えば、制御ロジック部３４に含まれるステージクロックセレクタ３４０からの制御信号ｃｓ[1]〜ｃｓ[11]である。
【００４７】
ここで、制御信号ｃｓ[1]〜ｃｓ[11]は、データ取り込み開始前は全て『０』で、開始直後にｃｓ[1]のみが『１』になり、入力データ信号Ｄinに立ち下がりエッジが現れると、ｃｓ[1]＝『０』，ｃｓ[2]＝『１』になる。次に入力ＤＩＮに立ち下がりエッジが現れると、ｃｓ[1]＝ｃｓ[2]＝０，ｃｓ[3]＝『１』になる。レジスタ#11まで書き終わると、ｃｓ[12]＝『１』になり、これが発振器(リング発振器)３５をイネーブルにする。
【００４８】
次に、レジスタ#1(３３-1)に関して、書込みの手順を説明する。まず、データ取り込みが始まる前はｃｓ[1]＝『０』であり、ラッチ(Lat0〜Lat6)はリセットされているため、全ての出力ｔ[1]〜ｔ[6]は『０』になっている。そのため、クロックセレクタ(selc0〜selc6)は全てリング発振器３５の出力(出力＝『０』(Low))ＣＫRO(ＣＫr)選択している。そして、ｃｓ[1]＝『１』になると、クロックセレクタselc0の出力ｃ[0]は、リング発振器３５の出力からｐｈ[0]に切り替わる。その後、ｃ[0]の立ち上がりエッジによって、フリップフロップFF0のデータ取り込みが行われ、ｃ[0]＝『１』になる。
【００４９】
また、ｐｈ[1]が立下がると、ｃ[0]＝１がｔ[1]に転送され、ｔ[1]＝『１』になりselc1の出力ｃ[1]は、リング発振器３５の出力からｐｈ[1]に切り替わる。その後、ｃ[1]の立ち上がりエッジによって、フリップフロップFF1のデータ取り込みが行われ、ｃ[1]＝『１』になる。
【００５０】
さらに、ｐｈ[2]が立下がると、ｃ[1]＝『１』がｔ[2]に転送され、ｔ[2]＝『１』になり、selc2の出力ｃ[2]は、リング発振器３５の出力からｐｈ[2]に切り替わる。そして、ｃｓ[1]＝『０』，ｃｓ[2]＝『１』になると、レジスタ#1のセレクタselc0〜selc6は、リング発振器３５の出力を再び選択する。一方、レジスタ#2のセレクタselc7の出力ｃ[7]は、リング発振器３５の出力からｐｈ[0]に切り替わる。なお、レジスタ#2〜#11(３３-2〜３３-11)も、レジスタ#1(３３-1)と同様に動作する。
【００５１】
ここで、本第１実施例のクロック再生回路(ＣＤＲ)３の出力と、実際のデータ(Original data)の間には、１：１の対応関係がある。すなわち、『１０００』は『００』に対応し、『０１００』は『０１』に対応し、『００１０』は『１０』に対応し、そして、『０００１』は『１１』に対応する。
【００５２】
図１２は、図３に示すクロック再生回路の第２実施例を示すブロック図であり、図１３は、図１２に示す第２実施例のクロック再生回路の動作を説明するための図である。ここで、図１３(a)は、図１２に示すクロック再生回路の動作を説明するためのタイミング図であり、図１３(b)は、図１２のクロック再生回路におけるシフトレジスタの出力の状態を説明するための図である。
【００５３】
図１２においても、図３に示すキャリブレーション部３１は、省略されている。また、本第２実施例のクロック再生回路も、図４を参照して説明したISO 15693のコマンドフォーマットに基づいて構成とされているが、適用する方式により様々に変形および変更することができるのはもちろんである。
【００５４】
図１２に示されるように、入力データ信号Ｄinが遅延線回路３２を通過することにより、徐々に遅延が大きくなる位相信号ｐｈ[1]〜ｐｈ[6]が生成され、６入力のノアゲート３３０に入力される。ここで、ｐｈ[1]〜ｐｈ[6]は、図９〜図１１を参照して説明した第１実施例のものと同じ信号であり、ノアゲート３３０には、ｐｈ[1]〜ｐｈ[6]の論理反転した信号が入力される。すなわち、ノアゲート３３０は、非反転論理の信号ｐｈ[1]〜ｐｈ[6]に対してアンドゲートとして機能する。なお、本第２実施例における信号ＤDVINは、入力データ信号Ｄinをトグルフリップフロップで２分周したものであり、第１実施例における信号Ｄin／２に相当する。また、本第２実施例において、遅延線回路３２は、複数のバッファが縦列接続されたバッファチェーンとされ、隣接するバッファ間の遅延量が18.88μsとなるように、キャリブレーションによって調整される。
【００５５】
これにより、位相信号Ｐｈ[1]〜Ｐｈ[6]およびｐｈ[0](Ｄinと同じタイミング)の７つの信号に対して、アンド(論理積)を取ることで、クロックＣＫMPを生成する。このクロックＣＫMPは、発振器３５の出力ＣＫRO(ＣＫr)と共にセレクタ３３１に入力され、セレクタ３３１により選択された信号がシフトレジスタ(Shift register)３３２に出力される。すなわち、シフトレジスタ３３２に対する受信データの取り込み(書き込み)は、例えば、発振器３５の出力ＣＫROを使用して、入力データ信号Ｄinを２分周したデータＤDVINを叩くことで行われる。
【００５６】
この第２実施例のメリットとしては、使用するフリップフロップの数を、前述した第１実施例よりも削減することができ、回路構成も簡素になる点が挙げられる。一方、データの取り込みを行うシフトレジスタ３３２は、データレートと同じ速度で動作させることになるため、フリップフロップに求められる動作速度が高くなるデメリットがある。すなわち、第１実施例では、データ取り込み期間中、各フリップフロップは１回しか取り込み動作を行わないため、低速であってもよいのに対して、本第２実施例では、第１実施例よりも高速なフリップフロップが求められることになる。
【００５７】
なお、上述した遅延線回路３２およびレジスタ回路３３等の構成は、単なる例であり、様々な変形および変更が可能なのはいうまでもない。また、本実施形態のクロック再生回路は、例えば、図１を参照して説明したＲＦタグ１の近距離無線通信回路部１ｂにおけるクロック再生回路３として適用することができるが、ＲＦタグへの適用に限定されるものではない。また、本実施形態は、例えば、有機半導体(有機トランジスタ)を適用したＲＦタグへの適用に大きな効果が見込めるが、適用するトランジスタも有機半導体に限定されないのはもちろんである。
【００５８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５９】
１    ＲＦタグ
１ａ    センサ本体回路部
１ｂ，２１    近距離無線通信回路部(ＮＦＣ)
１ｃ    バッテリ
１ｄ    アンテナ
２    リーダライタ(リーダ，スマートフォン)
３    クロック再生回路(ＣＤＲ回路) 
１２    整流回路
１３    復調回路
１４    論理回路
１５    メモリ(不揮発性メモリ)
３１    キャリブレーション部
３２    遅延線回路
３３    レジスタ回路
３４    制御ロジック部
３５    発振器
３６    クロック抽出部
３７    送信用クロック生成部
１０１    パワーマネジメントユニット
１０２    マイクロコントローラユニット(ＭＣＵ)
１０３    センサ
１０４，２２    ＢＬＥ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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