(57)【要約】【課題】タイムスタンプドリフトを平準化する光通信システムを提供する技術を提供すること。【解決手段】実施形態の光通信システムは、複数の加入者側装置と、加入者側装置と通信可能に接続される収容局側装置とを備える光通信システムであって、加入者側装置及び収容局側装置のうち、少なくともいずれか一方に、予め指定される所定の値とデジタル信号処理の時間との差分値に相当する遅延を発生させる遅延処理部、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の加入者側装置と、前記加入者側装置と通信可能に接続される収容局側装置とを備える光通信システムであって、
前記加入者側装置及び前記収容局側装置のうち、少なくともいずれか一方に、予め指定される所定の値とデジタル信号処理の時間との差分値に相当する遅延を発生させる遅延処理部、
を備える、
光通信システム。
【請求項２】
前記加入者側装置及び前記収容局側装置のうち、少なくともいずれか一方が備える前記遅延処理部は、
前記遅延処理部における処理時間を計測するデジタル信号処理カウンタ部と、
デジタル信号処理を行うデジタル信号処理部と、
データを一時記憶するバッファと、
前記処理時間が、前記所定の値と等しくなると、フレームを前記バッファから取得するフレーム取出部と、
を備える、
請求項１に記載の光通信システム。
【請求項３】
前記収容局側装置が備える前記遅延処理部は、
デジタル信号処理を行うデジタル信号処理部と、
データを一時記憶するバッファと、
前記収容局側装置の自局マスタカウンタ値と送信許可のために発行されるＧａｔｅ信号に付加されるタイムスタンプ値との差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しくなると、フレームを前記バッファから取得するフレーム取出部と、
を備える、
請求項１又は２に記載の光通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信システムに関する。
【背景技術】
【０００２】
アクセスサービスの高速化に対するニーズの高まりにより、ＦＴＴＨ（Fiber To The Home）の普及が世界的に進んでいる。ＦＴＴＨサービスの大部分は、経済性に優れたＰＯＮ（Passive Optical Network）方式により提供される。ＰＯＮ方式は、１個の収容局側装置（ＯＬＴ：Optical Line Terminal）が時分割多重（ＴＤＭ：Time Division Multiplexing）によって複数の加入者側装置（ＯＮＵ：Optical Network Unit）を収容する。
【０００３】
日本における現在の主力システムは、伝送速度がギガビット級であるＧＥ−ＰＯＮ（Gigabit Ethernet ＰＯＮ）である。ＧＥ−ＰＯＮは、イーサネット（登録商標）通信をアクセスネットワークに適用することを目的にIEEE(米国電気電子技術者協会)802委員会で標準化された規格IEEE 802.3ahの中の一規格である。
【０００４】
ＰＯＮ方式で各ＯＮＵの上り信号を多重するには、ＯＬＴと各ＯＮＵ間で時刻同期が取れている必要がある。この時刻同期を取るために、ＯＬＴは、自局マスタカウンタの現在値をタイムスタンプとしてＯＮＵに送信する。ＯＮＵは受信したタイムスタンプに基づいて、自局マスタカウンタ値を更新する方式が採用される。この方式を用いることによって、ＯＮＵは、独立同期方式で動作し、縦続同期装置に必要な高精度のＰＬＬ（Phase Lock Loop）が不要となる。したがって、コスト低減に寄与できる構成となる。タイムスタンプは、ＯＬＴが備えるＭＡＣ（Media Access Control）制御副層にてＯＬＴからＯＮＵに向かう下り信号と多重される。タイムスタンプは、ＯＬＴがＯＮＵに対する送信許可を行うために発行するＧａｔｅフレームに埋め込まれる。
【０００５】
一方で、ユーザトラフィック要求の増大から、光アクセスネットワークの益々の大容量化及び経済化が求められている。その実現に向けて、デジタル信号処理（ＤＳＰ：Digital Signal Processing）技術をＰＯＮシステムに適用したＤＳＰ−ＰＯＮ方式が注目され、研究開発・実用化が活発化している。
【０００６】
更に、ＤＳＰ−ＰＯＮシステムを用いる場合に、ＯＬＴのＰＨＹ（PHYsical sublayer）では、デジタル信号処理したデジタル信号を、アナログ信号に変換して送信器に入力する。ＯＮＵ−ＰＨＹでは、受信器から出力されたアナログ信号をデジタル信号に変換した後に、デジタル信号処理を行う。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】IEEE Standard 802.3ah
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＤＳＰ技術をＰＯＮシステムに適用したＤＳＰ−ＰＯＮ方式では、ＤＳＰの処理時間が変動することが懸念される。例えば、ＯＦＤＭ（Orthogonal Frequency-Division Multiplexing）技術を用いる場合は、ＯＦＤＭ信号がシンボル長Ｔの間隔で伝送されるため、ＯＦＤＭシンボル長だけ処理遅延が変動する。更に、トラフィックがバースト的に入力されると、１周期で送れず、数周期でわたって送ることになるため、ＯＦＤＭシンボル長Ｔの数倍の遅延が発生し、ＯＦＤＭシンボル長の数倍だけ処理遅延が変動する。
【０００９】
しかしながら、ＯＬＴ及び各ＯＮＵ間で時刻同期を取るために使用するタイムスタンプは、ＯＬＴがＯＮＵに対して送信するＧａｔｅフレームに埋め込まれるが、デジタル信号処理による遅延が変動する場合、ＯＬＴ及びＯＮＵで観測されるタイムスタンプドリフトが大きくなる。このようなタイムスタンプドリフトが大きい条件では、タイムスタンプドリフトエラーが検出され、ＯＮＵの登録が解除される問題や、上りバースト光伝送において、複数のＯＮＵからのバースト光信号の衝突を引き起こす問題があった。
【００１０】
上記事情に鑑み、本発明は、タイムスタンプドリフトをより小さくする光通信システムを提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の一態様は、複数の加入者側装置と、前記加入者側装置と通信可能に接続される収容局側装置とを備える光通信システムであって、前記加入者側装置及び前記収容局側装置のうち、少なくともいずれか一方に、予め指定される所定の値とデジタル信号処理の時間との差分値に相当する遅延を発生させる遅延処理部、を備える、光通信システム。
【００１２】
本発明の一態様は、上記の光通信システムであって、前記加入者側装置及び前記収容局側装置のうち、少なくともいずれか一方が備える前記遅延処理部は、前記遅延処理部における処理時間を計測するデジタル信号処理カウンタ部と、デジタル信号処理を行うデジタル信号処理部と、データを一時記憶するバッファと、前記処理時間が、前記所定の値と等しくなると、フレームを前記バッファから取得するフレーム取出部と、を備える。
【００１３】
本発明の一態様は、上記の光通信システムであって、前記収容局側装置が備える前記遅延処理部は、デジタル信号処理を行うデジタル信号処理部と、データを一時記憶するバッファと、前記収容局側装置の自局マスタカウンタ値と送信許可のために発行されるＧａｔｅ信号に付加されるタイムスタンプ値との差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しくなると、フレームを前記バッファから取得するフレーム取出部と、を備える。
【発明の効果】
【００１４】
本発明により、タイムスタンプドリフトをより小さくすることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態のＤＳＰ−ＰＯＮシステム１の構成例を示す図である。
【図２】第１の実施形態のＤＳＰ−ＰＯＮシステム１の時刻同期プロセスの機能構成を表す機能ブロック図である。
【図３】第１の実施形態における遅延処理部１２６の時刻同期処理の内容を表す図である。
【図４】第２の実施形態の収容局側装置１００内の遅延処理部１２６の構成を示す機能ブロック図である。
【図５】第２の実施形態の収容局側装置１００内の遅延処理部１２６の処理の流れを示すフローチャートである。
【図６】第３の実施形態の収容局側装置１００内の遅延処理部１２６ａの構成を示す機能ブロック図である。
【図７】第３の実施形態の収容局側装置１００内の遅延処理部１２６ａの処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図１は、第１の実施形態のＤＳＰ−ＰＯＮシステム１の構成例を示す図である。ＤＳＰ−ＰＯＮシステム１は、収容局側装置１００、複数の加入者側装置２００−１〜２００−ｎ（ｎは任意の整数）及び光合分波装置３００を備える。以下、いずれの加入者側装置であるかを区別しないときは、単に加入者側装置２００と称して説明する。収容局側装置１００及び加入者側装置２００は、光合分波装置３００を介して互いに通信可能に接続される。ＤＳＰ−ＰＯＮシステムは光通信システムの一態様である。
【００１７】
収容局側装置１００は、通信網を経由する光信号によって他の通信装置との通信を実現する装置である。収容局側装置は、時分割多重により複数の加入者側装置２００を収容する。収容局側装置１００が接続される通信網は、例えばＰＯＮ等の光ファイバ網である。収容局側装置１００は、例えば通信サービスを提供するための局舎に設置される。収容局側装置１００は、ＭＡＣ１１０と呼ばれるデータリンク副層とＰＨＹ１２０と呼ばれる物理層から構成される。ＰＨＹはデジタル信号処理を行うＤＳＰ１２７を備える。収容局側装置１００は、例えばＯＬＴである。
【００１８】
加入者側装置２００は、通信網を経由する光信号によって他の通信装置との通信を実現する装置である。加入者側装置２００が接続される通信網は、例えばＰＯＮ等の光ファイバ網である。加入者側装置２００は、例えば通信サービスの提供を受けるユーザの宅内に設置される。加入者側装置２００は、ＭＡＣ２１０とＰＨＹ２２０とから構成される。ＰＨＹ２２０はＤＳＰ２２７を備える。加入者側装置２００は、例えばＯＮＵである。
【００１９】
光合分波装置３００は、加入者側装置２００から送信された信号を集約して収容局側装置１００又に送信する。光合分波装置３００は、収容局側装置１００又はから送信された信号を分配して加入者側装置２００に送信する。光合分波装置３００は、例えば光スプリッタである。
【００２０】
図２は、第１の実施形態のＤＳＰ−ＰＯＮシステム１の時刻同期プロセスの機能構成を表す機能ブロック図である。収容局側装置１００は、ＭＡＣ１１０及びＰＨＹ１２０を備える。ＭＡＣ１１０は、ＭＡＣ１１０のオプションのサブレイヤであるＭＡＣ制御副層１１１とデータのＭＡＣフレーム化及び媒体アクセスを実行するＭＡＣ副層１１２とを備える。
【００２１】
ＭＡＣ制御副層１１１は、ＭＡＣ副層１１２のリアルタイム制御及び操作を行う。ＭＡＣ制御副層１１１は、Discovery process１１３、Reporting process１１４、Data１１５及びControl multiplexer１１６を備える。Control multiplexer１１６は、Discovery process１１３、Reporting process１１４及びData１１５から受け付けた信号を一つの信号として、ＭＡＣ副層１１２に出力する。Control multiplexer１１６は、Ｇａｔｅフレームに埋め込まれるタイムスタンプを有する。Ｇａｔｅフレームは、収容局側装置１００が加入者側装置２００に対する送信許可のために発行されるフレームである。Ｇａｔｅフレームには、各加入者側装置２００が衝突することなく送信できるように送信開始時刻及び送信量が含まれる。
【００２２】
ＭＡＣ副層１１２は、出力された信号に基づいてＭＡＣフレーム化を行う。ＭＡＣフレーム化では、信号に含まれるデータのフレーム化、フレームに対してＭＡＣアドレス付加、フレームのエラー検出が行われる。ＭＡＣ副層１１２は、ＭＡＣフレームの衝突検知及びＭＡＣフレームの送受信タイミングに対する延期処理などの媒体アクセスが行われる。
【００２３】
ＰＨＹ１２０は、ＲＳ（Reconciliation sublayer）１２１、ＧＭＩＩ（Gigabit media independent interface）１２２、ＰＣＳ（Physical Coding Sublayer）１２３、ＰＭＡ１２４及びＰＭＤ（Physical Medium Dependent）１２５を備える。ＲＳ１２１及びＧＭＩＩ１２２は、ＭＡＣ１１０とＰＨＹ１２０とを接続させる。ＰＣＳ１２３は、データを符号化する。ＰＭＡ（Physical Medium Attachment）１２４は、データのシリアル化を行う。ＰＣＳ１２３及びＰＭＤ１２５は、ＰＭＡ１２４によって接続される。
【００２４】
ＰＭＤ１２５は、遅延処理部１２６、ＤＡＣ（Digital to Analog Converter）１２８及びＴｘ（Transceiver）１２９を備える。遅延処理部１２６は、ＤＳＰ１２７を備える。ＤＳＰ１２７は、デジタル信号処理（以下「ＤＳＰ処理」という。）を行う。遅延処理部１２６は、予めＤＳＰ処理による遅延の最大値である最大ＤＳＰ処理時間を記憶する。遅延処理部１２６は、最大ＤＳＰ処理時間と実際のＤＳＰ処理遅延との差分に相当する時間の遅延を発生させる。これにより、ＤＳＰ処理遅延時間は一定となる。ＤＡＣ１２８は、ＤＳＰ１２７にてデジタル信号処理されたデジタル信号をアナログ信号に変換する。ＤＡＣ１２８は、変換したアナログ信号をＴｘ１２９に入力する。Ｔｘ１２９は、受け付けたアナログ信号を加入者側装置２００へ送信する。
【００２５】
加入者側装置２００は、ＭＡＣ２１０及びＰＨＹ２２０を備える。ＭＡＣ２１０は、ＭＡＣ２１０のサブレイヤであるＭＡＣ制御副層２１１とデータのＭＡＣフレーム化及び媒体アクセスを実行するＭＡＣ副層２１２とを備える。
【００２６】
ＰＨＹ２２０は、ＲＳ２２１、ＧＭＩＩ２２２、ＰＣＳ２２３、ＰＭＡ２２４及びＰＭＤ２２５を備える。ＲＳ２２１及びＧＭＩＩ２２２は、ＭＡＣ２１０とＰＨＹ２２０とを接続させる。ＰＣＳ２２３は、データを符号化する。ＰＭＡ２２４は、データのシリアル化を行う。ＰＭＤ２２５は、ＰＭＡ２２４によって接続される。
【００２７】
ＰＭＤ２２５は、遅延処理部２２６、ＡＤＣ（Analog to Digital Converter）２２８及びＲｘ（Receiver）２２９を備える。遅延処理部２２６は、ＤＳＰ２２７を備える。Ｒｘ２２９は、受け付けたアナログ信号をＡＤＣ２２８に出力する。ＡＤＣ２２８は、受け付けたアナログ信号をデジタル信号に変換する。ＤＳＰ２２７は、変換されたデジタル信号に対してＤＳＰ処理を行う。遅延処理部２２６は、予めＤＳＰ処理による遅延の最大値である最大ＤＳＰ処理時間を記憶する。遅延処理部２２６は、最大ＤＳＰ処理時間と実際のＤＳＰ処理遅延との差分に相当する時間の遅延を発生させる。これにより、ＤＳＰ処理遅延時間は一定となる。
【００２８】
ＭＡＣ副層２１２は、受け付けたデジタル信号に基づいてＧａｔｅフレームを取得する。ＭＡＣ副層２１２は、Ｇａｔｅフレームから取得したタイムスタンプを加入者側装置２００にセットする。ＭＡＣ制御副層２１１は、ＭＡＣ副層２１２のリアルタイム制御及び操作を行う。ＭＡＣ制御副層２１１は、Discovery process２１３、Reporting process２１４、Data２１５及びControl multiplexer２１６を備える。Control multiplexer２１６は、ＭＡＣ副層２１２から受け付けた信号を三つの信号として、Discovery process２１３、Reporting process２１４及びData２１５にそれぞれ出力する。
【００２９】
本実施形態では、収容局側装置１００と加入者側装置２００との両方にＤＳＰを備えているが、収容局側装置１００と加入者側装置２００の少なくともいずれか一方にＤＳＰを備える構成でもよい。
【００３０】
図３は、第１の実施形態における遅延処理部１２６の時刻同期処理の内容を表す図である。収容局側装置１００のＭＡＣ１１０は、タイムスタンプｔ０が埋め込まれたＧａｔｅフレームを、収容局側装置１００のＤＳＰ１２７に出力する（ステップＳ１０１）。ＤＳＰ１２７は、Ｇａｔｅフレームに対してデジタル信号処理を行う。ＤＳＰ１２７は、デジタル信号処理が終了しても、最大ＤＳＰ処理時間となるまで、Ｇａｔｅフレームを保持する（ステップＳ１０２）。最大ＤＳＰ処理時間が経過すると、ＤＳＰ１２７は、Ｇａｔｅフレームを加入者側装置２００に送信する（ステップＳ１０３）。加入者側装置２００のＤＳＰ２２７は、受信したＧａｔｅフレームに対してデジタル信号処理を行う。ＤＳＰ２２７は、デジタル信号処理が終了しても、最大ＤＳＰ処理時間となるまで、Ｇａｔｅフレームを保持する（ステップＳ１０４）。ＤＳＰ２２７は、ＭＡＣ２１０にＧａｔｅフレームを出力する（ステップＳ１０５）。ＭＡＣ２１０は、Ｇａｔｅフレームからタイムスタンプｔ０を取得し、加入者側装置２００にセットする（ステップＳ１０６）。
【００３１】
このように、構成されたＤＳＰ−ＰＯＮシステム１では、ＤＳＰ１２７及びＤＳＰ２２７を備えることで、ＤＳＰ処理時間の長短に関わらず、最大ＤＳＰ処理時間までＧａｔｅフレームの送信を待機させ、ＤＳＰ処理時間の誤差が吸収され、ＤＳＰ処理の時間が最大ＤＳＰ処理時間に平準化される。したがって、タイムスタンプドリフトがより小さくなり、タイムスタンプドリフトエラーを解消できる。
【００３２】
（第２の実施形態）
図４は、第２の実施形態の収容局側装置１００内の遅延処理部１２６の構成を示す機能ブロック図である。遅延処理部１２６は、ＤＳＰカウンタ部１３０、ＤＳＰ処理部１３１、バッファ１３２及びフレーム取出部１３３を備える。なお、加入者側装置２００内の遅延処理部２２６も同様の構成を備える。
【００３３】
ＤＳＰカウンタ部１３０は、遅延処理部１２６における処理時間を計測する。具体的には、ＤＳＰカウンタ部１３０は、フレームが入力されるとＤＳＰカウンタを開始する。ＤＳＰカウンタが開始されると、ＤＳＰカウンタ部１３０は、時間の経過に応じてＤＳＰカウンタ値を加算する。ＤＳＰカウンタ部１３０は、ＤＳＰカウンタ値をフレーム取出部１３３に出力する。ＤＳＰカウンタ部１３０は、デジタル信号処理カウンタ部の一態様である。
【００３４】
ＤＳＰ処理部１３１は、ＤＳＰ処理を行う。ＤＳＰ処理部１３１は、ＤＳＰ処理したデジタル信号をバッファ１３２に一時的に記憶させる。バッファ１３２は、デジタル信号を一時的に記憶する。フレーム取出部１３３では、受け付けたＤＳＰカウンタ値が、最大ＤＳＰ処理時間と等しくなったタイミングで、フレームをバッファ１３２から取得する。取得されたフレームはバッファ１３２から削除される。フレーム取出部１３３は、取得したデジタル信号をＤＡＣ１２８に出力する。最大ＤＳＰ処理時間は、予めフレーム取出部１３３に記憶される。ＤＳＰ処理部はデジタル信号処理部の一態様である。
【００３５】
図５は、第２の実施形態の収容局側装置１００内の遅延処理部１２６の処理の流れを示すフローチャートである。ＤＳＰカウンタ部１３０は、フレームが入力されるとＤＳＰカウンタを開始する（ステップＳ２０１）。ＤＳＰ処理部１３１は、ＤＳＰ処理を行う（ステップＳ２０２）。バッファ１３２は、ＤＳＰ処理されたデジタル信号を一時的に記憶する（ステップＳ２０３）。フレーム取出部１３３は、ＤＳＰカウンタ値が最大ＤＳＰ処理時間と等しいか否か判定する（ステップＳ２０４）。ＤＳＰカウンタ値が最大ＤＳＰ処理時間と等しい場合（ステップＳ２０４：ＹＥＳ）、フレーム取出部１３３は、バッファ１３２からフレームを取得する（ステップＳ２０５）。ＤＳＰカウンタ値が最大ＤＳＰ処理時間と等しくない場合（ステップＳ２０４：ＮＯ）、フレーム取出部１３３は、ステップＳ２０４に遷移する。
【００３６】
このように、構成されたＤＳＰ−ＰＯＮシステム１では、ＤＳＰカウンタを用いることで、ＤＳＰ処理遅延時間を測定し、実際のＤＳＰ処理遅延時間に関わらず、ＤＳＰ処理遅延が常に最大ＤＳＰ処理時間と等しくなるように、信号をデジタル信号処理できる。したがって、タイムスタンプドリフトエラーを解消することができる。
【００３７】
（第３の実施形態）
図６は、第３の実施形態の収容局側装置１００内の遅延処理部１２６ａの構成を示す機能ブロック図である。遅延処理部１２６ａは、フレーム取出部１３３の代わりにフレーム取出部１３３ａを備え、ＤＳＰカウンタ部１３０を備えない点で遅延処理部１２６と異なるが、それ以外の構成は同じである。以下、遅延処理部１２６と異なる点について説明する。
【００３８】
フレーム取出部１３３ａは、収容局側装置１００の自局マスタカウンタ値とタイムスタンプ値との差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しくなるタイミングで、フレームをバッファ１３２から取得する。例えば、タイムスタンプ値は、ＭＡＣ制御副層１１１において、Ｇａｔｅフレームにタイムスタンプを付加するときに登録された値である。ＭＡＣ・ＰＨＹ処理遅延の最大値は、ＭＡＣ処理、ＲＳ１２１、ＧＭＩＩ１２２、ＰＣＳ１２３及びＰＭＡ１２４の処理遅延、ＤＳＰ処理遅延最大値の和である。
【００３９】
図７は、第３の実施形態の収容局側装置１００内の遅延処理部１２６ａの処理の流れを示すフローチャートである。ＤＳＰ処理部１３１は、ＤＳＰ処理を行う（ステップＳ３０１）。バッファ１３２は、ＤＳＰ処理されたデジタル信号を一時的に記憶する（ステップＳ３０２）。フレーム取出部１３３ａは、自局マスタカウンタ値とタイムスタンプ値とを取得する（ステップＳ３０３）。フレーム取出部１３３ａは、自局マスタカウンタ値とタイムスタンプ値との差分値を計算する（ステップＳ３０４）。フレーム取出部１３３ａは、差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しいか否か判定する（ステップＳ３０５）。差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しい場合（ステップＳ３０５：ＹＥＳ）、フレーム取出部１３３ａは、バッファ１３２からフレームを取得する（ステップＳ３０６）。差分値がＭＡＣ・ＰＨＹ処理遅延の最大値と等しくない場合（ステップＳ３０５：ＮＯ）、フレーム取出部１３３ａは、ステップＳ３０３に遷移する。
【００４０】
このように、構成されたＤＳＰ−ＰＯＮシステム１では、フレーム取出部１３３ａは、マスタカウンタ値とタイムスタンプ値を用いることで、ＭＡＣ・ＰＨＹ処理遅延を測定し、実際のＤＳＰ処理遅延時間に関わらず、ＤＳＰ処理遅延が常に最大値と等しくなるように、信号をデジタル信号処理できる。したがって、タイムスタンプドリフトエラーを解消することができる。
【００４１】
上述した実施形態における収容局側装置１００及び加入者側装置２００をコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。
【００４２】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【産業上の利用可能性】
【００４３】
本発明は、ＤＳＰ処理が用いられるＤＳＰ−ＰＯＮシステムに適用可能である。
【符号の説明】
【００４４】
１…ＤＳＰ−ＰＯＮシステム，  １００…収容局側装置，  １１０…ＭＡＣ，  １１１…ＭＡＣ制御副層，  １１２…ＭＡＣ副層，  １１３…Discovery process，  １１４…Reporting process，  １１５…Data，  １２０…ＰＨＹ，  １２１…ＲＳ，  １２２…ＧＭＩＩ，  １２３…ＰＣＳ，  １２４…ＰＭＡ，  １２５…ＰＭＤ，  １２６…遅延処理部，  １２７…ＤＳＰ，  １２８…ＤＡＣ，  １２９…Ｔｘ，  １３０…ＤＳＰカウンタ部，  １３１…ＤＳＰ処理部，  １３２…バッファ，  １３３…フレーム取出部，  １２６ａ…遅延処理部，  １３３ａ…フレーム取出部，  ２００…加入者側装置，  ２１０…ＭＡＣ，  ２１１…ＭＡＣ制御副層，  ２１２…ＭＡＣ副層，  ２１３…Discovery process，  ２１４…Reporting process，  ２１５…Data，  ２２０…ＰＨＹ，  ２２１…ＲＳ，  ２２２…ＧＭＩＩ，  ２２３…ＰＣＳ，  ２２４…ＰＭＡ，  ２２５…ＰＭＤ，  ２２６…遅延処理部，  ２２７…ＤＳＰ，  ２２８…ＡＤＣ，  ２２９…Ｒｘ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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