(57)【要約】【課題】電源から駆動素子に出力される電圧を変更する場合、適切な値で電圧を変更する液体吐出装置を提供する。【解決手段】液体吐出装置の制御回路は、電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、出力電圧値を第１電圧値から第２電圧値に変更する場合、第１電圧値と、第２電圧値との差分の絶対値を算出し、算出した差分の絶対値と閾値とを比較し、差分の絶対値が閾値以上である場合、差分の絶対値よりも小さな演算電圧値を決定し、第１タイミングが到来した場合、第１電圧値に演算電圧値を加算するか又は減算して、第１演算後電圧値を算出し、第１タイミングの後の第２タイミングが到来した場合、第１演算後電圧値に演算電圧値を加算するか又は減算し、第１演算後電圧値に少なくとも１度以上演算電圧値が加算されたか又は減算された第２演算後電圧値が第２電圧値に到達した場合、演算電圧値の加算又は減算を停止する。【選択図】図８
2018171853.tif 000002
【特許請求の範囲】
【請求項１】
ノズルに対応して位置する駆動素子を複数有するヘッドと、
該複数の駆動素子に接続された電源と、
前記電源に接続された制御回路と
を備え、
前記制御回路は、
前記電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、
前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記第１電圧値と、前記第２電圧値との差分の絶対値を算出し、
前記算出した前記差分の絶対値と閾値とを比較し、
前記差分の絶対値が前記閾値以上である場合、前記差分の絶対値よりも小さな演算電圧値を決定し、
第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算して、第１演算後電圧値を算出し、
前記第１タイミングの後の第２タイミングが到来した場合、前記第１演算後電圧値に前記演算電圧値を加算するか又は減算し、
前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、
前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、
前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されたか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算又は減算を停止する
液体吐出装置。
【請求項２】
前記制御回路は、前記差分が前記閾値以上である場合に、前記演算電圧値を前記閾値に決定する
請求項１に記載の液体吐出装置。
【請求項３】
前記複数のノズルは、前記電源の出力電圧が前記複数の駆動素子に入力されることによって、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記電源の出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が、前記電源に接続されている前記複数の駆動素子の数の半数以下となるタイミングを前記第１タイミング及び前記第２タイミングとする
請求項１又は２に記載の液体吐出装置。
【請求項４】
前記制御回路は、
前記差分の絶対値が前記閾値未満である場合に、前記差分の絶対値を前記第１電圧値に加算するか又は減算する値に決定し、
前記第１タイミング及び前記第２タイミングのいずれかが到来した場合に、前記第１電圧値に、前記差分を加算するか又は減算する
請求項１から３のいずれかに記載の液体吐出装置。
【請求項５】
前記複数のノズルは、前記出力電圧が前記複数の駆動素子に入力されることによって、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が、最も少なくなるタイミングを前記第１タイミング及び前記第２タイミングのいずれかとする
請求項４に記載の液体吐出装置。
【請求項６】
前記第１タイミングと前記第２タイミングとの時間間隔は、前記出力電圧が前記複数の駆動素子に入力されることで液体が前記複数のノズルから吐出される吐出周期である請求項１から５のいずれかに記載の液体吐出装置。
【請求項７】
ノズルに対応して位置する駆動素子を複数有するヘッドと、
該複数の駆動素子に接続された電源と、
前記電源と接続された制御回路と
を備え、
前記制御回路は、
前記電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、
前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記出力電圧値が前記複数の駆動素子に入力されることによって、液体が前記複数のノズルから吐出される吐出周期の逆数である吐出周波数と閾値とを比較し、
前記吐出周波数が前記閾値以上である場合、前記第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定し、
第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算して、第１演算後電圧値を算出し、
前記第１タイミングの後の第２タイミングが到来した場合、前記第１演算後電圧値に前記演算電圧値を加算するか又は減算し、
前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、
前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、
前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されるか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算を停止する
液体吐出装置。
【請求項８】
前記制御回路は、
一度のタイミングで前記電源の出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が、前記電源に接続されている前記複数の駆動素子の数の半数以下となるタイミングを前記第１タイミング及び前記第２タイミングとする
請求項７に記載の液体吐出装置。
【請求項９】
前記制御回路は、
前記吐出周波数が前記閾値未満である場合、前記第１電圧値及び第２電圧値の差分の絶対値を前記第１電圧値に加算するか又は減算する値として決定し、
前記第１タイミング及び前記第２タイミングのいずれかが到来した場合、前記第１電圧値に、前記第１電圧値及び前記第２電圧値の前記差分の絶対値を加算するか又は減算する
請求項７又は８に記載の液体吐出装置。
【請求項１０】
前記複数のノズルは、前記電源の出力電圧が前記駆動素子に入力されることで、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が最も少なくなるタイミングを前記第１タイミング及び前記第２タイミングのいずれかとする
請求項９に記載の液体吐出装置。
【請求項１１】
ノズルに対応して位置する駆動素子を複数有するヘッドと、
それぞれが異なる前記駆動素子にそれぞれが接続された複数の電源と、
前記複数の電源と接続された制御回路と
を備え、
前記制御回路は、
前記複数の電源のうち特定電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、
前記特定電源の前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記特定電源の駆動素子の数と、所定数とを比較し、
前記特定電源の駆動素子の数が、前記所定数以上である場合、前記第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定し、
第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算し、
前記第１タイミングの後の第２タイミングが到来した場合、前記第１電圧値に前記演算電圧値が加算された第１演算後電圧値に前記演算電圧値を加算するか又は減算し、
前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、
前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、
前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されるか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算又は減算を停止する
液体吐出装置。
【請求項１２】
前記制御回路は、前記特定電源の駆動素子の数を前記所定数で除算した値で、前記第１電圧に対応する前記ヘッドの第１駆動電流と前記第２電圧に対応する前記ヘッドの第２駆動電流との差分に対応する電圧差を除算し、除算した電圧差を前記第１電圧に経時的に加算するか又は減算する
請求項１１に記載の液体吐出装置。
【請求項１３】
前記複数のノズルの内、前記特定駆動素子に対応する特定ノズルは、前記特定電源の出力電圧が前記特定駆動素子に入力されることで、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記特定駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記特定駆動素子の数が、前記特定駆動素子の数の半数以下となるタイミングを前記第１タイミング及び前記第２タイミングとする
請求項１１又は１２に記載の液体吐出装置。
【請求項１４】
前記制御回路は、
前記特定駆動素子の数が、前記所定数未満である場合に、前記第１電圧値及び第２電圧値の前記差分の絶対値を前記第１電圧に加算するか又は減算する値として決定し、
前記第１タイミング及び前記第２タイミングのいずれかが到来した場合、前記第１電圧値に、前記差分を加算するか又は減算する
請求項１１から１３のいずれかに記載の液体吐出装置。
【請求項１５】
前記複数のノズルの内、前記特定駆動素子に対応する特定ノズルは、前記特定電源の出力電圧が前記特定駆動素子に入力されることで、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が最も少なくなるタイミングを前記第１タイミング及び前記第２タイミングのいずれかとする
請求項１４に記載の液体吐出装置。
【請求項１６】
前記第１タイミングと前記第２タイミングとの時間間隔は、前記出力電圧が前記複数の駆動素子に入力されることで液体が前記複数のノズルから吐出される吐出周期である請求項１１から１５のいずれかに記載の液体吐出装置。
【請求項１７】
前記複数のノズルの内、前記特定駆動素子に対応する特定ノズルは、前記特定電源の出力電圧が前記特定駆動素子に入力されることで、液体を吐出するように構成され、
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が最も少なくなるタイミングを前記第１タイミング及び前記第２タイミングのいずれかとする
請求項１６に記載の液体吐出装置。
【請求項１８】
前記第１タイミングと前記第２タイミングとの時間間隔は、前記出力電圧が前記複数の駆動素子に入力されることで液体が前記複数のノズルから吐出される吐出周期である
請求項１１から１７のいずれかに記載の液体吐出装置。
【請求項１９】
第１ノズル群に対応して位置する第１駆動素子群と、第２ノズル群に対応して位置する第２駆動素子群と、第３ノズル群に対応して位置する第３駆動素子群と、を有するヘッドと、
出力電圧の値が第１駆動電圧値を示す第１電源、出力電圧の値が第２駆動電圧値を示す第２電源、及び出力電圧の値が第３駆動電圧値を示す第３電源と、
前記複数の駆動素子と接続され、且つ前記第１、第２、及び第３電源と接続されたスイッチと、
メモリインターフェースを備え、前記複数の電源と接続された制御回路と、
前記メモリインターフェースを通じて前記制御回路と接続されており、それぞれが各前記複数の駆動素子を示す複数の識別子と、当該各前記複数の駆動素子に入力すべき駆動電圧の値を示す前記第１駆動電圧値、前記第２駆動電圧値、及び前記第３駆動電圧値とを対応付けて記憶するメモリと
を備え、
前記制御回路は、
前記メモリインターフェースを通じて、前記複数の識別子のうち前記第１駆動電圧値に対応された第１識別子及び前記第１駆動電圧値、前記複数の識別子のうち前記第２駆動電圧値に対応された第２識別子及び前記第２駆動電圧値、及び前記複数の識別子のうち前記第３駆動電圧値に対応された第３識別子及び前記第３駆動電圧値を前記メモリから取得し、
取得した、前記第１識別子及び前記第１駆動電圧値に基づいて、前記スイッチを制御して、前記第１識別子に対応する、前記第１駆動素子群と、前記第１電源とを接続し、
取得した、前記第２識別子及び前記第２駆動電圧値に基づいて、前記スイッチを制御して、前記第２識別子に対応する、前記第２駆動素子群と、前記第２電源とを接続し、
取得した、前記第３識別子及び前記第３駆動電圧値に基づいて、前記スイッチを制御して、前記第３識別子に対応する、前記第３駆動素子群と、前記第３電源とを接続し、
前記第１、第２、及び第３駆動素子群をそれぞれ、前記第１、第２、及び第３電源に接続した後、前記第１電源に接続された第１駆動素子群を前記第２電源に接続するかを判定し、
前記第１電源に接続された前記第１駆動素子群を前記第２電源に接続すると判定した場合、
第１タイミングが到来した場合、前記第１駆動素子群を前記第２電源に接続する第１モードと、
前記第１タイミングが到来した場合、前記第１駆動素子群を前記第３電源に接続し、さらに前記第１タイミングの後の第２タイミングが到来した場合、前記第３電源に接続された前記第１駆動素子群を前記第２電源に接続する第２モードと、
のいずれか一方を実行可能であり、
前記第１駆動電圧値＜前記第３駆動電圧値＜前記第２駆動電圧値、又は前記第１駆動電圧値＞前記第３駆動電圧値＞前記第２駆動電圧値である
液体吐出装置。
【請求項２０】
前記制御回路は、
前記第１電源に接続された前記第１駆動素子群を前記第２電源に接続することを判定した場合、前記第１駆動素子群に含まれる駆動素子の数、前記第１、第２、第３ノズル群から吐出する液体の吐出周波数、及び前記第１駆動電圧値と前記第２駆動電圧値との差分のいずれかに基づいて、変更する第１駆動素子群の駆動電流の変化量を演算し、
演算した前記変化量が所定値未満の場合に、前記第１モードを実行し、前記変化量が所定値以上の場合に、前記第２モードを実行する
請求項１９に記載の液体吐出装置。
【請求項２１】
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が、前記電源に接続されている前記複数の駆動素子の数の半数以下となるタイミングを前記第１タイミング及び前記第２タイミングとする
請求項１９又は２０に記載の液体吐出装置。
【請求項２２】
前記制御回路は、
一度のタイミングで前記出力電圧が入力される前記駆動素子の数を複数のタイミング毎で判定し、
前記複数のタイミングの内、一度のタイミングで前記出力電圧が入力される前記駆動素子の数が、最も少なくなるタイミングを前記第１タイミング及び前記第２タイミングのいずれかとする
請求項１９又は２０に記載の液体吐出装置。
【請求項２３】
前記第１タイミングと前記第２タイミングとの時間間隔は、前記出力電圧が前記複数の駆動素子に入力されることで液体が前記複数のノズルから吐出される吐出周期である
請求項１９又は２０に記載の液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液体、例えばインクを吐出する液体吐出装置に関する。
【背景技術】
【０００２】
従来、記録ヘッドの記録素子を、第１の駆動パワー、第１の駆動パワーよりも大きい第２の駆動パワー又は第１の駆動パワーより大きく且つ第２の駆動パワーよりも小さい第３の駆動パワーで駆動させるインクジェット記録装置が開示されている（例えば特許文献１参照）。
【０００３】
インクジェット記録装置は、記録素子を、最初は第１の駆動パワーで駆動し、次に第３の駆動パワーで駆動し、最後に第２の駆動パワーで駆動する。駆動パワーを段階的に変更することによって、急激な画像の濃度変化を防止する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１５４５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
駆動パワーを変更する都度、同じ変更量が現在の駆動パワーに加算される。駆動パワーの変更後、記録素子を駆動する電圧値が安定するまでに、所定の時間を要する。変更量が大きい場合、電圧値が安定する前に記録素子が駆動され、インクの吐出に不具合が生じるおそれがある。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、電源から駆動素子に出力される電圧の値を変更する場合、適切な変更値を用いて電圧の値を変更する液体吐出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る液体吐出装置は、ノズルに対応して位置する駆動素子を複数有するヘッドと、該複数の駆動素子に接続された電源と、前記電源に接続された制御回路とを備え、前記制御回路は、前記電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記第１電圧値と、前記第２電圧値との差分の絶対値を算出し、前記算出した前記差分の絶対値と閾値とを比較し、前記差分の絶対値が前記閾値以上である場合、前記差分の絶対値よりも小さな演算電圧値を決定し、第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算して、第１演算後電圧値を算出し、前記第１タイミングの後の第２タイミングが到来した場合、前記第１演算後電圧値に前記演算電圧値を加算するか又は減算し、前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されたか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算又は減算を停止する。
【０００８】
本発明に係る液体吐出装置は、ノズルに対応して位置する駆動素子を複数有するヘッドと、該複数の駆動素子に接続された電源と、前記電源と接続された制御回路とを備え、前記制御回路は、前記電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記出力電圧値が前記複数の駆動素子に入力されることによって、液体が前記複数のノズルから吐出される吐出周期の逆数である吐出周波数と閾値とを比較し、前記吐出周波数が前記閾値以上である場合、前記第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定し、第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算して、第１演算後電圧値を算出し、前記第１タイミングの後の第２タイミングが到来した場合、前記第１演算後電圧値に前記演算電圧値を加算するか又は減算し、前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されるか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算を停止する。
【０００９】
本発明に係る液体吐出装置は、ノズルに対応して位置する駆動素子を複数有するヘッドと、それぞれが異なる前記駆動素子にそれぞれが接続された複数の電源と、前記複数の電源と接続された制御回路とを備え、前記制御回路は、前記複数の電源のうち特定電源の出力電圧を示す出力電圧値を第１電圧値から第２電圧値に変更するかを判定し、前記特定電源の前記出力電圧値を前記第１電圧値から前記第２電圧値に変更すると判定した場合、前記特定電源の駆動素子の数と、所定数とを比較し、前記特定電源の駆動素子の数が、前記所定数以上である場合、前記第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定し、第１タイミングが到来した場合、前記第１電圧値に前記演算電圧値を加算するか又は減算し、前記第１タイミングの後の第２タイミングが到来した場合、前記第１電圧値に前記演算電圧値が加算された第１演算後電圧値に前記演算電圧値を加算するか又は減算し、前記電源の前記出力電圧値を、前記第１演算後電圧値に前記演算電圧値を加算した値か又は減算した値に変更し、前記電源に、前記変更した前記出力電圧値を示す前記出力電圧を出力させ、前記第１演算後電圧値に少なくとも１度以上前記演算電圧値が加算されるか又は減算された第２演算後電圧値が前記第２電圧値に到達した場合、前記演算電圧値の加算又は減算を停止する。
【００１０】
本発明に係る液体吐出装置は、第１ノズル群に対応して位置する第１駆動素子群と、第２ノズル群に対応して位置する第２駆動素子群と、第３ノズル群に対応して位置する第３駆動素子群と、を有するヘッドと、出力電圧の値が第１駆動電圧値を示す第１電源、出力電圧の値が第２駆動電圧値を示す第２電源、及び出力電圧の値が第３駆動電圧値を示す第３電源と、前記複数の駆動素子と接続され、且つ前記第１、第２、及び第３電源と接続されたスイッチと、メモリインターフェースを備え、前記複数の電源と接続された制御回路と、前記メモリインターフェースを通じて前記制御回路と接続されており、それぞれが各前記複数の駆動素子を示す複数の識別子と、当該各前記複数の駆動素子に入力すべき駆動電圧の値を示す前記第１駆動電圧値、前記第２駆動電圧値、及び前記第３駆動電圧値とを対応付けて記憶するメモリとを備え、前記制御回路は、前記メモリインターフェースを通じて、前記複数の識別子のうち前記第１駆動電圧値に対応された第１識別子及び前記第１駆動電圧値、前記複数の識別子のうち前記第２駆動電圧値に対応された第２識別子及び前記第２駆動電圧値、及び前記複数の識別子のうち前記第３駆動電圧値に対応された第３識別子及び前記第３駆動電圧値を前記メモリから取得し、取得した、前記第１識別子及び前記第１駆動電圧値に基づいて、前記スイッチを制御して、前記第１識別子に対応する、前記第１駆動素子群と、前記第１電源とを接続し、取得した、前記第２識別子及び前記第２駆動電圧値に基づいて、前記スイッチを制御して、前記第２識別子に対応する、前記第２駆動素子群と、前記第２電源とを接続し、取得した、前記第３識別子及び前記第３駆動電圧値に基づいて、前記スイッチを制御して、前記第３識別子に対応する、前記第３駆動素子群と、前記第３電源とを接続し、前記第１、第２、及び第３駆動素子群をそれぞれ、前記第１、第２、及び第３電源に接続した後、前記第１電源に接続された第１駆動素子群を前記第２電源に接続するかを判定し、前記第１電源に接続された前記第１駆動素子群を前記第２電源に接続すると判定した場合、第１タイミングが到来した場合、前記第１駆動素子群を前記第２電源に接続する第１モードと、前記第１タイミングが到来した場合、前記第１駆動素子群を前記第３電源に接続し、さらに前記第１タイミングの後の第２タイミングが到来した場合、前記第３電源に接続された前記第１駆動素子群を前記第２電源に接続する第２モードとのいずれか一方を実行可能であり、前記第１駆動電圧値＜前記第３駆動電圧値＜前記第２駆動電圧値、又は前記第１駆動電圧値＞前記第３駆動電圧値＞前記第２駆動電圧値である。
【発明の効果】
【００１１】
本発明に係る液体吐出装置にあっては、電源の出力電圧値を、第１電圧値から第２電圧値に変更する場合、第１電圧値と第２電圧値との差分の絶対値を算出する。算出した差分の絶対値が閾値以上である場合、第１タイミングの到来時に、第２電圧値が第１電圧値よりも大きければ、前記差分の絶対値よりも小さな演算電圧値を第１電圧値に加算し、第２電圧値が第１電圧値よりも小さければ、前記演算電圧値を第１電圧値から減算する。そして第２タイミングの到来時に演算電圧値を第１電圧値に更に加算するか又は減算する。演算電圧値は前記差分の電圧値よりも小さいので、演算電圧値の加算後又は減算後、電源の出力電圧は短時間で安定する。
【００１２】
本発明に係る液体吐出装置にあっては、電源の出力電圧値を、第１電圧値から第２電圧値に変更する場合、吐出周波数と閾値とを比較する。吐出周波数が前記閾値以上である場合、第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定する。第２電圧値が第１電圧値よりも大きい場合、第１タイミングの到来時に、演算電圧値を第１電圧値に加算する。第２電圧値が第１電圧値よりも小さい場合、第１タイミングの到来時に、第１電圧値から演算電圧値を減算する。そして第２タイミングの到来時に、演算電圧値を第１電圧値に更に加算するか又は第１電圧値から演算電圧値を減算する。演算電圧値は前記差分の電圧値よりも小さいので、演算電圧値の加算後又は減算後、電源の出力電圧は短時間で安定する。
【００１３】
本発明に係る液体吐出装置にあっては、特定電源の出力電圧値を、第１電圧値から第２電圧値に変更する場合、特定電源の駆動素子の数と、所定数とを比較する。特定電源の駆動素子の数が前記所定数以上である場合、第１電圧値及び第２電圧値の差分の絶対値よりも小さな演算電圧値を決定する。第２電圧値が第１電圧値よりも大きい場合、第１タイミングの到来時に、演算電圧値を第１電圧値に加算する。第２電圧値が第１電圧値よりも小さい場合、第１タイミングの到来時に、第１電圧値から演算電圧値を減算する。そして第２タイミングの到来時に、演算電圧値を第１電圧値に更に加算するか又は第１電圧値から演算電圧値を減算する。演算電圧値は前記差分の電圧値よりも小さいので、演算電圧値の加算後又は減算後、電源の出力電圧は短時間で安定する。
【００１４】
本発明に係る液体吐出装置にあっては、第１電源に接続された第１駆動素子群を第２電源に接続する場合、第１駆動素子群を第２電源に接続する第１モードを実行するか、又は第１駆動素子群を最初に第３電源に接続し、その後、第２電源に接続する第２モードを実行する。第３電源の第３駆動電圧値は、第１電源の第１駆動電圧値と、第２電源の第２駆動電圧値との間の値である。第１モードを実行した場合、第１駆動素子群を第２電源に直ちに接続することができる。第２モードを実行した場合、第１駆動素群の駆動電圧は段階的に変更され、電源の出力電圧は短時間で安定する。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る印刷装置を略示する平面図である。
【図２】図１に示すＩＩ−ＩＩ線を切断線とした略示断面図である。
【図３】インクジェットヘッドの底面図である。
【図４】制御装置及びヘッドユニットの接続を略示するブロック図である。
【図５】電源回路付近の構成を略示するブロック図である。
【図６】ノズルを駆動するＣＭＯＳ回路の構成を略示する回路図である。
【図７】第１電源回路〜第６電源回路のランクと、各ランクに対応したチャネル数と、各ランクに対応した第１電源回路〜第６電源回路の出力電圧との関係を示すテーブルの一例である。
【図８】出力電圧変更処理を説明するフローチャートである。
【図９】ランクに対応するチャネルの駆動数を示すタイミングチャートの一例である。
【図１０】実施の形態２に係る出力電圧変更処理を説明するフローチャートである。
【図１１】実施の形態３に係る出力電圧変更処理を説明するフローチャートである。
【図１２】実施の形態４に係る出力電圧変更処理を説明するフローチャートである。
【図１３】第１モードを説明する説明図である。
【図１４】第２モードを説明する説明図である。
【発明を実施するための形態】
【００１６】
（実施の形態１）
以下実施の形態１に係る印刷装置を図面に基づいて説明する。図１は、印刷装置を略示する平面図である。
【００１７】
図１において、記録用紙１００の搬送方向下流側を印刷装置１の前方、搬送方向上流側を印刷装置１の後方と定義する。また、記録用紙１００が搬送される面（図１の紙面と平行な面）と平行で、且つ、前記搬送方向と直交する用紙幅方向を、印刷装置１の左右方向と定義する。尚、図の左側が印刷装置１の左方、図の右側が印刷装置１の右方である。さらに、記録用紙１００の搬送面と直交する方向（図１の紙面に直交する方向）を、印刷装置１の上下方向と定義する。図１において、表側が上方、裏側が下方である。以下では、前後左右上下を適宜使用して説明する。
【００１８】
図１に示すように、印刷装置１は、筐体２と、プラテン３と、四つのインクジェットヘッド４と、二つの搬送ローラ５、６と、制御装置７とを備える。
【００１９】
プラテン３は筐体２内に配置されている。プラテン３は、その上面において、二つの搬送ローラ５、６のいずれかによって搬送される記録用紙１００を支持する。四つのインクジェットヘッド４は、プラテン３の上方において、それぞれが前後方向に並んだ状態で配置されている。二つの搬送ローラ５、６は、プラテン３に対して後側と前側にそれぞれ配置されている。二つの搬送ローラ５、６は、図示しないモータによってそれぞれ駆動される。このモータによって、二つの搬送ローラ５、６は、プラテン３上の記録用紙１００を前方へ搬送する。
【００２０】
制御装置７は、ＰＣ等の外部装置９とデータ通信可能に接続されている。制御装置７は、外部装置９から送信された印刷データに基づいて、印刷装置１の各部を制御する。
【００２１】
例えば制御装置７は、２つの搬送ローラ５、６を駆動するモータを制御して、搬送ローラ５、６に記録用紙１００を搬送方向に搬送させる。また制御装置７は、２つの搬送ローラ５、６に記録用紙１００を搬送させている間に、インクジェットヘッド４を制御して向けてインクを吐出させる。これにより、記録用紙１００に画像が印刷される。
【００２２】
筐体２には、複数のヘッドホルダ８が配置されている。複数のヘッドホルダ８は、プラテン３の上方で、且つ、二つの搬送ローラ５、６の間の位置において、前後にそれぞれ配置されている。各ヘッドホルダ８は、各インクジェットヘッド４を保持する。
【００２３】
四つのインクジェットヘッド４は、それぞれ、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色のインクを吐出する。各インクジェットヘッド４には、図示しないインクタンクから、対応する色のインクが供給される。
【００２４】
図２は、図１に示すＩＩ−ＩＩ線を切断線とした略示断面図、図３は、インクジェットヘッド４の底面図である。図２に示すように、各インクジェットヘッド４は、ホルダ１０と、複数のヘッドユニット１１とを備えている。ホルダ１０は、その形状が、用紙幅方向に長い矩形板状となっている。またホルダ１０は、複数のヘッドユニット１１を保持する。
【００２５】
各ヘッドユニット１１の下面には複数のノズル１１ａが形成されている。各ノズル１１ａは、チャネル１１ｐ（図６参照）と連通している。図３に示すように、ヘッドユニット１１の複数のノズル１１ａは、インクジェットヘッド４の長手方向である、用紙幅方向に沿って形成されている。複数のヘッドユニット１１同士は、搬送方向及び用紙幅方向（配列方向）において、千鳥状に配置されている。
【００２６】
以下、搬送方向において後方（搬送方向上流）側の複数のヘッドユニット１１を、第１ヘッド列８１とする。また、搬送方向において前方（搬送方向下流）側の複数のヘッドユニット１１を、第２ヘッド列８２とする。図３に示すように、第１ヘッド列８１のヘッドユニット１１の左端部と第２ヘッド列８２のヘッドユニット１１の右端部とが左右方向において略同位置にある。ヘッドユニット１１と制御装置７とは電気的に接続されている。
【００２７】
図１及び図２に示すように、リザーバ１２が複数のヘッドユニット１１の上方に配置されている。リザーバ１２は、インクタンク（図示略）にチューブ１６を介して接続されている。またリザーバ１２は、インクタンクから供給されたインクが一時的に貯留される。リザーバ１２の下部は複数のヘッドユニット１１に接続されている。複数のヘッドユニット１１には、リザーバ１２からインクが供給される。
【００２８】
図４は、制御装置７及びヘッドユニット１１の接続を略示するブロック図、図５は、電源回路付近の構成を略示するブロック図、図６は、ノズル１１ａを駆動するＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)回路の構成を略示する回路図である。
【００２９】
図４に示すように、制御装置７は、第１基板７１及び複数の第２基板７２を備える。第１基板７１はＦＰＧＡ（Field Programmable Gate Array）７１ａを有する。複数の第２基板７２はそれぞれＦＰＧＡ７２ａを有する。図５に示すように、ＦＰＧＡ７２ａは、メモリインタフェース（メモリＩ／Ｆ）７２ｂ、電源インタフェース（電源Ｉ／Ｆ）７２ｃ及び受信インタフェース（受信Ｉ／Ｆ）７２ｄを備える。
【００３０】
ＦＰＧＡ７１ａは、複数のＦＰＧＡ７２ａにそれぞれ接続されており、複数のＦＰＧＡ７２ａの駆動を制御する。またＦＰＧＡ７１ａの数はインクジェットヘッド４の数と同じである。複数のＦＰＧＡ７２ａは複数のヘッドユニット１１にそれぞれ対応している。複数のＦＰＧＡ７２ａ及び複数のヘッドユニット１１はそれぞれ接続されている。つまり、複数のＦＰＧＡ７２ａの数は、１つのインクジェットヘッド４に含まれるヘッドユニット１１の数と同じである。
【００３１】
図４に示すように、ヘッドユニット１１は基板１１ｃを備えている。基板１１ｃは、着脱可能なコネクタ１１ｄ、不揮発性メモリ１１ｅ及びドライバＩＣ１１ｆを有する。ヘッドユニット１１は、コネクタ１１ｄを介して、取り外し可能に第２基板７２に接続されている。ドライバＩＣ１１ｆは、後述するスイッチング回路２７を備える。
【００３２】
図５に示すように、第２基板７２はＤ／Ａ(Digital/Analog)コンバータ２０を有する。また第２基板７２は電源回路部７３を有する。電源回路部７３は複数の電源回路を備えており、例えば第１電源回路２１〜第６電源回路２６を有する。第１電源回路２１〜第６電源回路２６は、ＦＥＴ及び抵抗等を有し、出力電圧を変更することができる。また、第２基板７２は、Ａ／Ｄコンバータ７４を有する。
【００３３】
第１電源回路２１〜第６電源回路２６は、Ｄ／Ａコンバータ２０及びＡ／Ｄコンバータ７４を介して、ＦＰＧＡ７２ａにそれぞれ接続されている。ＦＰＧＡ７２ａは、Ｄ／Ａコンバータ２０を介して、第１電源回路２１〜第６電源回路２６に、出力電圧を設定する信号を出力する。第１電源回路２１〜第６電源回路２６は、Ａ／Ｄコンバータ７４及び電源Ｉ／Ｆ７２ｃを介して、それぞれの出力電圧を、ＦＰＧＡ７２ａに入力する。
【００３４】
図４及び図５に示すように、第１電源回路２１〜第６電源回路２６は、ドライバＩＣ１１ｆのスイッチング回路２７を介して、複数の第ｎ電源線３４（ｎ）（ｎ＝１、２、・・・）に接続されている。この電源線３４（ｎ）の数は、圧電体１１ｂ、１１ｂ′の対、換言すればチャネル１１ｐの数に対応しており、チャネル１１ｐの数と同じ数である。スイッチング回路２７は、第ｎ電源線３４（ｎ）それぞれを第１電源回路２１〜第６電源回路２６のいずれかに接続させる。例えば、第１電源回路２１の出力電圧が最も高く、第１電源回路２１の出力側は端子ＨＶＤＤ及び端子ＶＣＯＭに接続されている。
【００３５】
図６に示すように、印刷装置１は、圧電体１１ｂ、１１ｂ′を駆動するＣＭＯＳ回路３０を備える。ＣＭＯＳ回路３０の数は、圧電体１１ｂ、１１ｂ′の対の数に対応し、例えば同じ数である。ＦＰＧＡ７２ａは、第ｎ制御線３３（ｎ）（ｎ＝１、２、・・・）を介して、ＣＭＯＳ回路３０にゲート信号を出力する。なお第ｎ制御線３３（ｎ）及び第ｎ電源線３４（ｎ）は対応している。
【００３６】
ＦＰＧＡ７２ａは、例えば、スイッチング回路２７に対して、第ｎ電源線３４（ｎ）それぞれを第１電源回路２１〜第６電源回路２６のいずれかに接続させる信号を出力する。ＦＰＧＡ７２ａは、メモリＩ／Ｆ７２ｂを介して不揮発性メモリ１１ｅにアクセスする。不揮発性メモリ１１ｅは、複数の各ノズル１１ａを識別する複数のノズルアドレス及び該複数のノズルアドレスに対応した電圧等の情報を記憶する。
【００３７】
なお外部のメモリ７５が、後述する電圧変更処理を実行するためのビットストリーム情報を記憶している。ＦＰＧＡ７２ａはロジック回路を構成する複数の回路構成部品を備える。ＦＰＧＡ７２ａは、メモリ７５から受信Ｉ／Ｆ７２ｄを介してビットストリーム情報を受信する。そして、ＦＰＧＡ７２ａは、受信したビットストリーム情報に従って、複数の回路構成部品の接続関係を構築する。これにより、ＦＰＧＡ７２ａは、前記電圧変更処理を実行するロジック回路を構成する。なお不揮発性メモリ１１ｅがビットストリーム情報を記憶し、ＦＰＧＡ７２ａは、メモリＩ／Ｆ７２ｂを介してビットストリーム情報を受信してもよい。
【００３８】
図６に示すように、ＣＭＯＳ回路３０は、ＰＭＯＳ(P-type Metal-Oxide-Semiconductor)トランジスタ３１、ＮＭＯＳ(N-type Metal-Oxide-Semiconductor)トランジスタ３２、抵抗３５、二つの圧電体１１ｂ、１１ｂ′等を備える。圧電体１１ｂ、１１ｂ′はキャパシタとして機能する。なお単数の圧電体１１ｂのみを設けてもよい。ＰＭＯＳトランジスタ３１のソース端子３１ａは、例えば第ｎ電源線３４（ｎ）に接続されている。ＮＭＯＳトランジスタ３２のソース端子３２ａは、グランドに接続されている。
【００３９】
ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のドレイン端子３１ｂ、３２ｂは、抵抗３５の一端に接続されている。抵抗３５の他端は、一方の圧電体１１ｂ′の他端及び他方の圧電体１１ｂの一端に接続されている。一方の圧電体１１ｂ′の一端は端子ＶＣＯＭ（共通電源）に接続され、他方の圧電体１１ｂの他端はグランドに接続されている。
【００４０】
ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃは、いずれかの第ｎ制御線３３（ｎ）に接続している。いずれかの第ｎ制御線３３（ｎ）は、ＰＭＯＳトランジスタ３１のソース端子３１ａに接続された電源線に対応している。ＰＭＯＳトランジスタ３１は端子ＨＶＤＤ（ドレイン側電源）に接続されている。
【００４１】
ＦＰＧＡ７２ａが、「Ｌ」の出力信号を、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力したことに応じて、ＰＭＯＳトランジスタ３１が導通する。すると、圧電体１１ｂは充電状態となり、圧電体１１ｂ′は放電状態となる。ＦＰＧＡ７２ａが、「Ｈ」の出力信号を、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力したことに応じて、ＮＭＯＳトランジスタ３２が導通する。すると、圧電体１１ｂは放電状態となり、１１ｂ′は充電状態となる。圧電体１１ｂ、１１ｂ′が充電状態及び放電状態となることによって、圧電体１１ｂ、１１ｂ′が変形する。圧電体１１ｂ、１１ｂ′の変形によって、チャネル１１ｐ内の容積が変化する。このチャネル１１ｐ内の容積変化によって、ノズル１１ａからインクが吐出する。
【００４２】
図７は、第１電源回路２１〜第６電源回路２６のランクと、各ランクに対応したチャネル数と、各ランクに対応した第１電源回路２１〜第６電源回路２６の出力電圧との関係を示すテーブルの一例である。図７には、出力電圧を変更する前のテーブルと、変更した後のテーブルと、示してある。出力電圧を変更する前のテーブルは予めメモリ７５に記憶されており、出力電圧の変更した後は、変更後のテーブルがメモリ７５に記憶される。
【００４３】
ランクは、各ノズル１１ａから吐出される液適（インク）速度によって決定される。例えば、液適速度に関し、五つの速度幅を設定し、速度幅をそれぞれランク１〜ランク５に対応させる。各ノズル１１ａの液適速度に応じ、各ノズルアドレスに対応させてランク１〜ランク５を不揮発性メモリ１１ｅに記憶する。ここでは一例として液滴速度を挙げているが、液滴吐出量でも同様の考え方を用いることができる。
【００４４】
チャネル数は、各ランクに対応するチャネル１１ｐの数である。上述したように一つのチャネル１１ｐは一つのノズル１１ａに連通する。そのため、各ランクに対応するノズル１１ａの数はチャネル数に対応する。
【００４５】
五つのランクに対して、六つの電源回路が割り当てられる。最大のチャネル数を有するランクには二つの電源回路が割り当てられる。例えば図７の変更前の表に示すように、チャネル数が最大のランク２には二つの電源回路が割り当てられ、他のランク１、３〜５にはそれぞれ一つの電源回路が割り当てられる。第１電源回路２１〜第６電源回路２６は、割り当てられたランクに対応するチャネル１１ｐにそれぞれ接続される。
【００４６】
図８は、出力電圧変更処理を説明するフローチャートである。ＦＰＧＡ７２ａは、あるランクの各ノズル１１ａに接続された電源回路の出力電圧の変更が要求されたか否かを判定する（ステップＳ１）。例えば、温度が下がった場合又は累積の駆動回数が閾値を上回った場合、昇圧が要求される。一方、温度が上がった場合等に降圧が要求される。電源回路の出力電圧の変更が要求されていない場合（ステップＳ１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ１に処理を戻す。
【００４７】
あるランクの各ノズル１１ａに接続された電源回路の出力電圧の変更が要求されている場合（ステップＳ１：ＹＥＳ）、ＦＰＧＡ７２ａは、電源回路の現在の出力電圧（現出力電圧）Ｖｐを、メモリ７５から読み出す（ステップＳ２）。例えば、ランク４に対応する３００個のチャネル１１ｐに接続する電源回路に対して、出力電圧の変更が要求されている場合、２８．８Ｖが読み出される（図７参照）。
【００４８】
ＦＰＧＡ７２ａは、変更後の目標出力電圧Ｖａを、メモリ７５から読み出す（ステップＳ３）。例えば、変更後の出力電圧が目標出力電圧が、２９．６Ｖである場合、２９．６Ｖが、メモリ７５から読み出される（図７参照）。また、例えば、変更後の出力電圧が目標出力電圧が、２８．０Ｖである場合、２８．０Ｖが、メモリ７５から読み出される（図７参照）。ＦＰＧＡ７２ａは、ＶｐとＶａの差分の絶対値を演算し（ステップＳ４）、演算した差分の絶対値が閾値Ｔ１以上であるか否かを判定する（ステップＳ５）。
【００４９】
なお閾値Ｔ１は予めメモリ７５に記憶されている。チャネル１１ｐを駆動する電流の平均値は、チャネル１１ｐに印加される電圧、吐出周波数、圧電体１１ｂ、１１ｂ′の容量、吐出周波数の１周期の間に圧電体１１ｂ、１１ｂ′が振動する回数、チャネル数等に比例する。閾値Ｔ１は、例えば上記比例関係を示す式に基づいて、決定される。
【００５０】
演算した差分が閾値Ｔ１以上である場合（ステップＳ５：ＹＥＳ）、ＦＰＧＡ７２ａは、変数ＫにＴ１を設定し（ステップＳ６）、次の印字を行う際に、ＶｐにＫを加算するか又は減算する（ステップＳ８）。具体的には、ＦＰＧＡ７２ａは、Ｖａ＞Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合、ＶｐにＫ（＝Ｔ１）を加算する。一方、ＦＰＧＡ７２ａは、Ｖａ＜Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに出力電圧を変更する場合、ＶｐからＫ（＝Ｔ１）を減算する。
【００５１】
演算した差分が閾値Ｔ１未満である場合（ステップＳ５：ＮＯ）、ＦＰＧＡ７２ａは、変数Ｋに前記差分の絶対値を設定し（ステップＳ７）、次の印字を行う際に、ＶｐにＫを加算するか又は減算する（ステップＳ８）。具体的には、ＦＰＧＡ７２ａは、Ｖａ＞Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合、ＶｐにＫ（＝差分の絶対値）を加算する。一方、ＦＰＧＡ７２ａは、Ｖａ＜Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに出力電圧を変更する場合、ＶｐからＫ（＝差分の絶対値）を減算する。
【００５２】
ステップＳ８の処理の後、ＦＰＧＡ７２ａは現出力電圧Ｖｐが目標出力電圧Ｖａであるか否かを判定する（ステップＳ９）。現出力電圧Ｖｐが目標出力電圧Ｖａでない場合（ステップＳ９：ＮＯ）、ＦＰＧＡ７２ａはＶｐとＶａとの差分の絶対値を演算し（ステップＳ１０）、演算した差分の絶対値が閾値Ｔ１未満であるか否かを判定する（ステップＳ１１）。
【００５３】
差分の絶対値が閾値Ｔ１未満でない場合（ステップＳ１１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ６に処理を戻す。差分の絶対値が閾値Ｔ１未満である場合（ステップＳ１１：ＹＥＳ）、ＦＰＧＡ７２ａは現出力電圧Ｖｐを目標出力電圧Ｖａに変更し（ステップＳ１２）、処理を終了する。
【００５４】
ステップＳ９において、現出力電圧Ｖｐが目標出力電圧Ｖａである場合（ステップＳ９：ＹＥＳ）、ＦＰＧＡ７２ａは処理を終了する。
【００５５】
実施の形態１にあっては、電源回路の出力電圧値を、現出力電圧値Ｖｐ（第１電圧値）から目標出力電圧値Ｖａ（第２電圧値）に変更する場合、ＶｐとＶａとの差分の絶対値を算出する。算出した差分の絶対値が閾値Ｔ１以上である場合、印字するタイミング（第１タイミング）の到来時に、差分の絶対値よりも小さな演算電圧値、例えば閾値Ｔ１をＶｐに加算するか又はＶｐから減算する。そして次の印字するタイミング（第２タイミング）の到来時に更に、前記演算電圧値をＶｐに加算するか又はＶｐから減算する。演算電圧値は差分の絶対値よりも小さいので、演算電圧値の加算後又は減算後、電源回路の出力電圧は短時間で安定する。
【００５６】
また算出した差分が閾値Ｔ１未満である場合、印字するタイミング（第１タイミング及び第２タイミングのいずれか）の到来時に、差分の絶対値をＶｐに加算するか又は減算する。差分の絶対値は閾値Ｔ１よりも小さいので、差分の絶対値の加算後又は減算後、電源回路の出力電圧は短時間で安定する。
【００５７】
出力電圧は以下に述べるタイミングで実行されてもよい。図９は、ランク４に対応するチャネル１１ｐの駆動数を示すタイミングチャートの一例である。図７に示すように、出力電圧の変更前において、ランク４に対応するチャネル１１ｐの駆動数は３００である。
【００５８】
ＦＰＧＡ７２ａは予め、ランク４について、チャネル１１ｐの駆動する数を、所定の印字回数分、例えば５０回〜３００回の印字回数分、先読みする。そして、先読みしたランク４のチャネル１１ｐの駆動数が半分以下（１５０以下）になる期間を求める。以下前記期間を期間Ｔという（図９参照）。ＦＰＧＡ７２ａは求めた期間Ｔの間に出力電圧を変更する。
【００５９】
駆動するチャネル１１ｐが少ない期間Ｔの間に出力電圧を変更するので、記録用紙１００に形成される画像の濃度への影響を最小限に止めることができる。
【００６０】
（実施の形態２）
以下本発明を実施の形態２に係る印刷装置を示す図面に基づいて説明する。図１０は出力電圧変更処理を説明するフローチャートである。ＦＰＧＡ７２ａは、あるランクに対応する電源回路の出力電圧の変更が要求されたか否かを判定する（ステップＳ２１）。電源回路の出力電圧の変更が要求されていない場合（ステップＳ２１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ２１に処理を戻す。
【００６１】
電源回路の出力電圧の変更が要求されている場合（ステップＳ２１：ＹＥＳ）、ＦＰＧＡ７２ａは、電圧変更後の吐出周波数Ｆを制御装置７から読み出す（ステップＳ２２）。吐出周波数Ｆは、液体が複数のノズル１１ａから吐出される吐出周期の逆数である。なお吐出周期とは、ノズル１１ａから１回分の液体が吐出するのに要する時間である。外部装置９から制御装置７に送信された印刷データに基づいて、吐出周波数Ｆは決定される。
【００６２】
ステップＳ２２の処理後、ＦＰＧＡ７２ａは電源回路の現在の出力電圧Ｖｐを、メモリ７５から読み出し（ステップＳ２３）、変更後の目標出力電圧Ｖａをメモリ７５から読み出す（ステップＳ２４）。例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合に、ＦＰＧＡ７２ａは以下のように作動する。つまり、ＦＰＧＡ７２ａは現在の出力電圧２８．８Ｖをメモリ７５から読出し（ステップＳ２３）、変更後の目標出力電圧２９．６Ｖをメモリ７５から読み出す（ステップＳ２４）。また、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに変更する場合に、ＦＰＧＡ７２ａは以下のように作動する。つまり、ＦＰＧＡ７２ａは現在の出力電圧２８．８Ｖをメモリ７５から読出し（ステップＳ２３）、変更後の目標出力電圧２８．０Ｖをメモリ７５から読み出す（ステップＳ２４）。
【００６３】
そしてＦＰＧＡ７２ａは、ステップＳ２２で読み出した吐出周波数Ｆが閾値Ｔ２以上であるか否かを判定する（ステップＳ２５）。なお閾値Ｔ２は予めメモリ７５に記憶されている。閾値Ｔ２は、例えば前述した比例関係を示す式に基づいて、決定される。
【００６４】
吐出周波数Ｆが閾値Ｔ２未満である場合（ステップＳ２５：ＮＯ）、ＦＰＧＡ７２ａは、現在の出力電圧Ｖｐを目標出力電圧Ｖａに変更し（ステップＳ３１）、処理を終了する。吐出周波数Ｆが閾値Ｔ２以上である場合（ステップＳ２５：ＹＥＳ）、ＦＰＧＡ７２ａは演算電圧値ΔＶ（ΔＶ≧０）を演算する（ステップＳ２６）。演算電圧値ΔＶは、例えば、電圧変更値の最大値ΔＶmax ／(Ｆ／Ｔ２)によって演算される。
【００６５】
ＦＰＧＡ７２ａは、次の印字を行う際に、ＶｐにΔＶを加算するか又は減算する（ステップＳ２７）。具体的には、ＦＰＧＡ７２ａは、Ｖａ＞Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合に、２８．８ＶにΔＶを加算する。また、ＦＰＧＡ７２ａは、Ｖａ＜Ｖｐの場合、例えばランク４に対応する６００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに出力電圧を変更する場合に、２８．０ＶからΔＶを減算する。ＦＰＧＡ７２ａは、ＶｐがＶａであるか否かを判定する（ステップＳ２８）。ＶｐがＶａである場合（ステップＳ２８：ＹＥＳ）、ＦＰＧＡ７２ａは処理を終了する。
【００６６】
ＶｐがＶａでない場合（ステップＳ２８：ＮＯ）、ＦＰＧＡ７２ａはＶａとＶｐとの差分の絶対値を演算し（ステップＳ２９）、ΔＶが前記差分の絶対値よりも大きいか否かを判定する（ステップＳ３０）。ΔＶが前記差分の絶対値未満である場合（ステップＳ３０：ＮＯ）、ＦＰＧＡ７２ａはステップＳ２７に処理を戻す。ΔＶが前記差分の絶対値よりも大きい場合（ステップＳ３０：ＹＥＳ）、ＦＰＧＡ７２ａはＶｐをＶａに変更し（ステップＳ３１）、処理を終了する。
【００６７】
なお図９に示すように、ＦＰＧＡ７２ａは予め、先読みした変更前のランクのチャネル１１ｐの駆動数が半分以下になる期間、又は先読みした変更前後のランクのチャネル１１ｐの駆動数の合計が最も少ない期間の間に出力電圧を変更してもよい。
【００６８】
実施の形態２にあっては、電源回路の出力電圧値を、現出力電圧値Ｖｐ（第１電圧値）から目標出力電圧値Ｖａ（第２電圧値）に変更する場合、吐出周波数と閾値Ｔ２とを比較する。吐出周波数が閾値Ｔ２以上である場合、Ｖｐ及びＶａの差分の絶対値よりも小さなΔＶ（演算電圧値）を決定する。ＶａがＶｐよりも大きい場合、印字するタイミング（第１タイミング）の到来時に、ΔＶをＶｐに加算する。ＶａがＶｐよりも小さい場合、印字するタイミングの到来時に、ＶｐからΔＶを減算する。そして次の印字するタイミング（第２タイミング）の到来時に、ΔＶを第Ｖｐに更に加算するか又はＶｐからΔＶを減算する。ΔＶは前記差分の電圧値よりも小さいので、ΔＶの加算後又は減算後、電源回路の出力電圧は短時間で安定する。
【００６９】
また吐出周波数が閾値Ｔ２未満である場合、ＶｐをＶａに変更する。換言すれば、ＶｐとＶａの差分の絶対値をＶｐに加算するか又はＶｐから減算する。吐出周波数が閾値Ｔ２未満である場合、ＶｐとＶａの差分は小さいので、ＶｐをＶａに直接変更しても、電源回路の出力電圧は短時間で安定する。
【００７０】
実施の形態２に係る構成の内、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００７１】
（実施の形態３）
以下本発明を実施の形態３に係る印刷装置を示す図面に基づいて説明する。図１１は出力電圧変更処理を説明するフローチャートである。ＦＰＧＡ７２ａは、電源回路の出力電圧の変更が要求されたか否かを判定する（ステップＳ４１）。電源回路の出力電圧の変更が要求されていない場合（ステップＳ４１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ４１に処理を戻す。
【００７２】
電源回路の出力電圧の変更が要求されている場合（ステップＳ４１：ＹＥＳ）、ＦＰＧＡ７２ａは変数ｎにランクの最大値Ｍ（本実施例では５）を設定し（ステップＳ４２）、ランクｎの出力電圧の変更が要求されているか否か判定する（ステップＳ４３）。数値が大きいランクは数値の小さいランクよりも出力電圧値が大きく、画像の濃度に与える影響が大きいので、数値の大きいランクの出力電圧値を優先的に変更する。
【００７３】
ランクｎの出力電圧の変更が要求されていない場合（ステップＳ４３：ＮＯ）、ＦＰＧＡ７２ａはＭを一つ減算し（ステップＳ５３）、減算後のＭをｎに設定し（ステップＳ５４）、ｎが０であるか否かを判定する（ステップＳ５５）。ｎが０である場合（ステップＳ５５：ＹＥＳ）、ＦＰＧＡ７２ａは処理を終了する。ｎが０でない場合（ステップＳ５５：ＮＯ）、ＦＰＧＡ７２ａはステップＳ４３に処理を戻す。
【００７４】
ステップＳ４３において、ランクｎの出力電圧の変更が要求されている場合（ステップＳ４３：ＹＥＳ）、ＦＰＧＡ７２ａは電源回路の現在の出力電圧Ｖｐをメモリ７５から読み出し（ステップＳ４４）、変更後の目標出力電圧Ｖａをメモリ７５から読み出す（ステップＳ４５）。そしてＦＰＧＡ７２ａはランクｎのチャネル数Ｄを読み出し（ステップＳ４６、図７参照）、チャネル数Ｄが閾値Ｔ３以上であるか否かを判定する（ステップＳ４７）。なお閾値Ｔ３は予めメモリ７５に記憶されている。
【００７５】
例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合に、ＦＰＧＡ７２ａは以下のように作動する。つまり、ＦＰＧＡ７２ａは現在の出力電圧２８．８Ｖをメモリ７５から読出し（ステップＳ４４）、変更後の目標出力電圧２９．６Ｖをメモリ７５から読み出す（ステップＳ４５）。そして、ＦＰＧＡ７２ａはランク４のチャネル数３００を読出し（ステップＳ４６）、読み出したチャネル数３００が閾値Ｔ３以上であるか否かを判定する（ステップＳ４７）。
【００７６】
また、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに変更する場合に、ＦＰＧＡ７２ａは以下のように作動する。つまり、ＦＰＧＡ７２ａは現在の出力電圧２８．８Ｖをメモリ７５から読出し（ステップＳ４４）、変更後の目標出力電圧２８．０Ｖをメモリ７５から読み出す（ステップＳ４５）。そして、ＦＰＧＡ７２ａはランク４のチャネル数３００を読出し（ステップＳ４６）、読み出したチャネル数３００が閾値Ｔ３以上であるか否かを判定する（ステップＳ４７）。
【００７７】
チャネル数Ｄが閾値Ｔ３未満である場合（ステップＳ４７：ＮＯ）、ＶｐをＶａに変更し（ステップＳ５２）、ステップＳ５３に処理を進める。チャネル数Ｄが閾値Ｔ３以上である場合（ステップＳ４７：ＹＥＳ）、ＦＰＧＡ７２ａは演算電圧値ΔＶ（ΔＶ≧０）を演算する（ステップＳ４８）。演算電圧値ΔＶは、例えば、（ＶａとＶｐとの差分の絶対値）／(チャネル数Ｄ／Ｔ３)によって演算される。
【００７８】
ＦＰＧＡ７２ａは、次の印字を行う際に、ＶｐにΔＶを加算するか又は減算する（ステップＳ４８）。具体的には、ＦＰＧＡ７２ａは、Ｖａ＞Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２９．６Ｖに変更する場合に、２８．８ＶにΔＶを加算する。またＦＰＧＡ７２ａは、Ｖａ＜Ｖｐの場合、例えばランク４に対応する３００個のチャネル１１ｐに接続する電源回路の出力電圧を、２８．８Ｖから２８．０Ｖに変更する場合に２８．８ＶからΔＶを減算する。ＦＰＧＡ７２ａは、ＶｐがＶａであるか否かを判定する（ステップＳ５０）。ＶｐがＶａである場合（ステップＳ５０：ＹＥＳ）、ＦＰＧＡ７２ａはステップＳ５３に処理を進める。
【００７９】
ＶｐがＶａでない場合（ステップＳ５０：ＮＯ）、ＦＰＧＡ７２ａは、ΔＶがＶａとＶｐとの差分の絶対値よりも大きいか否かを判定する（ステップＳ５１）。ΔＶがＶａとＶｐとの差分の絶対値以下である場合（ステップＳ５１：ＮＯ）、ステップＳ４９に処理を戻す。
【００８０】
ΔＶがＶａとＶｐとの差分の絶対値よりも大きい場合（ステップＳ５１：ＹＥＳ）、ＶｐをＶａに変更し（ステップＳ５２）、ステップＳ５３以降の処理を実行する。
【００８１】
なお図９に示すように、ＦＰＧＡ７２ａは予め、先読みした変更前のランクのチャネル１１ｐの駆動数が半分以下になる期間、又は先読みした変更前後のランクのチャネル１１ｐの駆動数の合計が最も少ない期間の間に出力電圧を変更してもよい。
【００８２】
実施の形態３にあっては、ランクｎの電源回路（特定電源）の出力電圧値を、Ｖｐ（第１電圧値）からＶａ（第２電圧値）に変更する場合、ランクｎの電源回路のチャネル１１ｐの数と、閾値Ｔ３（所定数）とを比較する。チャネル１１ｐの数がＴ３以上である場合、Ｖａ及びＶｐの差分の絶対値よりも小さなΔＶ（演算電圧値）を決定する。ΔＶは、例えば、（ＶａとＶｐとの差分の絶対値）／(チャネル数Ｄ／Ｔ３)によって演算される。ＶａがＶｐよりも大きい場合、印字するタイミング（第１タイミング）の到来時に、ΔＶをＶｐに加算する。ＶａがＶｐよりも小さい場合、印字するタイミングの到来時に、ＶａからΔＶを減算する。そして次の印字するタイミング（第２タイミング）の到来時に、ΔＶをＶａに更に加算するか又はＶａから減算する。ΔＶは前記差分の絶対値よりも小さいので、演ΔＶの加算後又は減算後、電源回路の出力電圧は短時間で安定する。
【００８３】
またチャネル数Ｄが閾値Ｔ３未満である場合、ＶｐをＶａに変更する。換言すれば、ＶｐとＶａの差分の絶対値をＶｐに加算するか又はＶｐから減算する。チャネル数Ｄが閾値Ｔ３未満である場合、ＶｐとＶａの差分は小さいので、ＶｐをＶａに直接変更しても、電源回路の出力電圧は短時間で安定する。
【００８４】
実施の形態３に係る構成の内、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００８５】
（実施の形態４）
以下本発明を実施の形態４に係る印刷装置を示す図面に基づいて説明する。図１２は出力電圧変更処理を説明するフローチャートであり、図１３は第１モードを説明する説明図、図１４は第２モードを説明する説明図である。
【００８６】
ＦＰＧＡ７２ａは、所定のランクに対応する複数のチャネル１１ｐに対して、ランクの変更が要求されたか否かを判定する（ステップＳ６１）。ランクの変更が要求されていない場合（ステップＳ６１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ６１に処理を戻す。
【００８７】
ランクの変更が要求されている場合（ステップＳ６１：ＹＥＳ）、ＦＰＧＡ７２ａは変更前後のランクを読み出す（ステップＳ６２）。例えば、変更前のランクとしてランク２を読み出し、変更後のランクとしてランク４を読み出す（図１３、図１４参照）。ＦＰＧＡ７２ａは変更するチャネル１１ｐを読み出す（ステップＳ６３）。例えばＦＰＧＡ７２ａは、メモリ７５にアクセスして、ノズルアドレスを参照し、ランク２の変更すべきチャネル１１ｐを読み出す。
【００８８】
ＦＰＧＡ７２ａは変更後のランクの出力電圧と、変更前のランクの出力電圧との差分の絶対値を算出する。（ステップＳ６４）例えば、ランク４の出力電圧と、ランク２の出力電圧との差分の絶対値を算出する（図１３、図１４参照）。そしてＦＰＧＡ７２ａは、外部装置９から送信された印刷データに基づいて、変更すべきチャネル１１ｐの数を算出し（ステップＳ６５）、変更後のランクの吐出周波数Ｆを読み出す（ステップＳ６６）。ＦＰＧＡ７２ａは、算出した出力電圧の差分の絶対値、算出した変更すべきチャネル１１ｐの数及び吐出周波数Ｆに基づいて、電流変化量ΔＩ（ΔＩ≧０）を算出する（ステップＳ６７）。ΔＩは、出力電圧の差分の絶対値、チャネル１１ｐの数及び吐出周波数Ｆ等に比例する式によって求められる。
【００８９】
ＦＰＧＡ７２ａは、電流変化量ΔＩが閾値Ｔ４以上であるか否かを判定する（ステップＳ６８）。なお閾値Ｔ４は予めメモリ７５に記憶されている、電流変化量ΔＩが閾値Ｔ４未満である場合（ステップＳ６８）、ＦＰＧＡ７２ａは第１モードを実行する。第１モードにおいては、ＦＰＧＡ７２ａは、変更すべきチャネル１１ｐのランクを、目標ランクに変更する（ステップＳ６９）。例えば、ランク２の３００個のチャネル１１ｐのランクを、一度に、ランク４に変更する（図１３参照）。
【００９０】
ＦＰＧＡ７２ａは、電流変化量ΔＩが閾値Ｔ４以上であるか否かを判定する（ステップＳ６８）。なお閾値Ｔ４は予めメモリ７５に記憶されている。電流変化量ΔＩが閾値Ｔ４以上である場合（ステップＳ６８：ＹＥＳ）、ＦＰＧＡ７２ａは第２モードを実行し、変更すべきチャネル１１ｐのランクを一つ変更する（ステップＳ７０）。例えば、図１４に示すように、ランク２の８００個のチャネル１１ｐのランクをランク４に変更する場合に、まずはランク３に変更する（図１４の変更前及び変更後１参照）。
【００９１】
ＦＰＧＡ７２ａは、変更後のランクが目標ランクであるか否かを判定する（ステップＳ７１）。変更後のランクが目標ランクである場合（ステップＳ７１：ＹＥＳ）、ＦＰＧＡ７２ａは処理を終了する。変更後のランクが目標ランクでない場合（ステップＳ７１：ＮＯ）、ＦＰＧＡ７２ａはステップＳ７０に処理を戻し、変更すべきチャネル１１ｐのランクを一つ変更する。例えば、図１４に示すように、前回、ステップＳ７０において、ランク２からランク３に変更したチャネル１１ｐのランクをランク４に変更する（図１４の変更後１及び変更後２参照）。
【００９２】
実施の形態４では、電源回路の出力電圧を大きくする場合（例えばランク２からランク４に変更する場合）を例示したが、電源回路の出力電圧を小さくする場合、例えばランク４からランク２に変更する場合にも、実施の形態４を同様に適用できる。
【００９３】
なお図９に示すように、ＦＰＧＡ７２ａは予め、先読みした変更前のランクのチャネル１１ｐの駆動数が半分以下になる期間、又は先読みした変更前後のランクのチャネル１１ｐの駆動数の合計が最も少ない期間の間にランクを変更してもよい。
【００９４】
実施の形態４にあっては、例えば、ランク２の電源回路に接続されたチャネル群をランク４の電源回路に接続する場合、前記チャネル群をランク４の電源回路に接続する第１モードを実行するか、又は前記チャネル群を最初にランク３の電源回路に接続し、その後、ランク４の電源回路に接続する第２モードを実行する。ランク３の電源回路の出力電圧値は、ランク２の電源回路の出力電圧値と、ランク４の電源回路の出力電圧値との間の値である。第１モードを実行した場合、チャネル群をランク４の電源回路に直ちに接続することができる。第２モードを実行した場合、チャネル群に印加される電圧は段階的に変更され、電源回路の出力電圧は短時間で安定する。
【００９５】
また例えば、チャネル１１ｐの数、ランク２〜４のチャネル１１ｐの吐出周波数、及びランク２の電源回路の出力電圧値とランク４の電源回路の出力電圧値との差分のいずれかに基づいて、変更すべきランク２のチャネル群の電流変化量ΔＩを演算する。演算した電流変化量ΔＩが閾値Ｔ４未満の場合に、第１モードを実行する。ΔＩがＴ４未満の場合、電流変化量ΔＩは小さいので、チャネル群をランク４の電源回路に直ちに接続しても、電源回路の出力電圧は短時間で安定する。一方、ΔＩが閾値Ｔ４以上の場合には、第２モードを実行する。ΔＩがＴ４以上の場合、電流変化量ΔＩは大きいので、チャネル群をランク４の電源回路に直ちに接続すると、電源回路の出力電圧の安定に長時間を要する。そのため、チャネル群に印加される電圧を段階的に変更させることによって、電源回路の出力電圧を短時間で安定させることができる。
【００９６】
実施の形態４に係る構成の内、実施の形態１〜３と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００９７】
今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。各実施例にて記載されている技術的特徴は互いに組み合わせることができ、本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。
【符号の説明】
【００９８】
１  印刷装置
４  インクジェットヘッド
７  制御装置
１１ｅ  不揮発性メモリ
１１ｐ  チャネル（駆動素子）
２１〜２６  第１電源回路〜第６電源回路
２７  スイッチング回路
７１  第１基板
７１ａ  ＦＰＧＡ
７２  第２基板
７２ａ  ＦＰＧＡ
７２ｂ  メモリインタフェース
７３  スイッチ回路
【図１】
2018171853.tif 000003
【図２】
2018171853.tif 000004
【図３】
2018171853.tif 000005
【図４】
2018171853.tif 000006
【図５】
2018171853.tif 000007
【図６】
2018171853.tif 000008
【図７】
2018171853.tif 000009
【図８】
2018171853.tif 000010
【図９】
2018171853.tif 000011
【図１０】
2018171853.tif 000012
【図１１】
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【図１２】
2018171853.tif 000014
【図１３】
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【図１４】
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