(57)【要約】【課題】貫通電極の導通不良の発生を低減する電子部品の製造方法を提供する。【解決手段】第１の主面及び第２の主面を有し、前記第１の主面の上に形成された第１の導電体層と、前記第２の主面から前記第１の導電体層に達するように形成された第１の貫通孔とを有する第１の基板を準備する工程と、前記第２の主面の上、前記第１の貫通孔の側面の上、及び、前記第１の貫通孔の底面に位置する前記第１の導電体層の上に、第２の導電体層を形成する工程と、前記第１の導電体層及び前記第２の導電体層から電流を供給することにより電解めっきを行い、前記第１の貫通孔の中に第３の導電体層を形成する工程とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の主面及び第２の主面を有し、前記第１の主面の上に形成された第１の導電体層と、前記第２の主面から前記第１の導電体層に達するように形成された第１の貫通孔とを有する第１の基板を準備する工程と、
前記第２の主面の上、前記第１の貫通孔の側面の上、及び、前記第１の貫通孔の底面に位置する前記第１の導電体層の上に、第２の導電体層を形成する工程と、
前記第１の導電体層及び前記第２の導電体層から電流を供給することにより電解めっきを行い、前記第１の貫通孔の中に第３の導電体層を形成する工程と
を有することを特徴とする電子部品の製造方法。
【請求項２】
前記第１の基板は、前記第１の主面に配された半導体素子を有する半導体基板である
ことを特徴とする請求項１に記載の電子部品の製造方法。
【請求項３】
前記第１の基板は、
上面視において、前記第１の貫通孔を含む機能領域と、
上面視において、前記機能領域の外部に設けられ、前記第１の基板を個片化する際に切断される領域を含むスクライブ領域と
を更に有し、
前記第１の導電体層は、前記機能領域から前記スクライブ領域に延在しており、
前記電流は、前記スクライブ領域の前記第１の導電体層を経由して供給される
ことを特徴とする請求項１又は２に記載の電子部品の製造方法。
【請求項４】
前記第１の基板は、複数の前記機能領域を有し、
前記複数の前記機能領域の前記第１の導電体層は、前記スクライブ領域において共通接続されていることを特徴とする請求項３に記載の電子部品の製造方法。
【請求項５】
前記第１の基板は、第２の貫通孔を更に有し、前記第１の貫通孔の底面に位置する前記第１の導電体層は、前記第２の貫通孔の底面に位置する導電体層に導通することを特徴とする請求項１乃至４のいずれか１項に記載の電子部品の製造方法。
【請求項６】
前記第２の貫通孔の面積は、前記第１の貫通孔の面積よりも大きいことを特徴とする請求項５に記載の電子部品の製造方法。
【請求項７】
前記第２の貫通孔は、前記第１の基板を個片化する際に切断される線に沿う溝状に形成されていることを特徴とする請求項５又は６に記載の電子部品の製造方法。
【請求項８】
前記第２の導電体層は、複数の層を含むことを特徴とする請求項１乃至７のいずれか１項に記載の電子部品の製造方法。
【請求項９】
前記第２の導電体層は、金属の拡散を低減するバリア層と、前記電解めっきにおける種として用いられるシード層とを含むことを特徴とする請求項１乃至８のいずれか１項に記載の電子部品の製造方法。
【請求項１０】
前記バリア層は、チタン、窒化チタン、タンタル及び窒化タンタルの少なくとも１つを含むことを特徴とする請求項９に記載の電子部品の製造方法。
【請求項１１】
前記シード層は、銅及びルテニウムの少なくとも１つを含むことを特徴とする請求項９又は１０に記載の電子部品の製造方法。
【請求項１２】
前記第３の導電体層は、銅を含むことを特徴とする請求項１乃至１１のいずれか１項に記載の電子部品の製造方法。
【請求項１３】
前記第１の貫通孔は、イオンエッチングにより形成された孔であることを特徴とする請求項１乃至１２のいずれか１項に記載の電子部品の製造方法。
【請求項１４】
前記第１の貫通孔の中にはノッチングが形成されていることを特徴とする請求項１乃至１３のいずれか１項に記載の電子部品の製造方法。
【請求項１５】
前記第１の基板は、前記第２の導電体層と前記第１の基板の間に形成された絶縁層を更に有することを特徴とする請求項１乃至１４のいずれか１項に記載の電子部品の製造方法。
【請求項１６】
前記第１の基板を準備する工程において、前記第１の基板には、前記第１の主面と向かい合うように第２の基板が接合されていることを特徴とする請求項１乃至１５のいずれか１項に記載の電子部品の製造方法。
【請求項１７】
前記第１の基板は光電変換素子を含み、
前記第２の基板は、光透過性を有する
ことを特徴とする請求項１６に記載の電子部品の製造方法。
【請求項１８】
前記第３の導電体層を形成する工程では、前記第１の導電体層を経由する第１の経路と、前記第２の導電体層を経由する第２の経路との両方から電流を供給することにより前記電解めっきを行う
ことを特徴とする請求項１乃至１７のいずれか１項に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品の製造方法に関する。
【背景技術】
【０００２】
半導体装置のパッケージング技術の一つにＷＬＣＳＰ（Wafer Level Chip Size Package）がある。ＷＬＣＳＰとは、複数の半導体装置をウエハに一括形成した状態のままパッケージの組立工程を行い、その後、半導体装置ごとに個片化する技術である。
【０００３】
ＷＬＣＳＰでは、信頼性向上及び半導体装置の小型化を図るために貫通電極構造が採用されることがある。特許文献１には、基板の表面と裏面の電極を接続する貫通電極を有するパッケージ構造が開示されている。パッケージ内の固体撮像素子からの信号は、貫通電極を介してパッケージの外部に出力される。特許文献１に記載されるような半導体装置の製造においては、基板に貫通孔を形成し、その後、貫通孔の内部に導電膜を形成することにより貫通電極が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０６２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されるような半導体装置の製造においては、貫通孔の内部に形成された導電膜には断線が生じることがある。そのため、この断線は、貫通電極の導通不良の要因になる場合がある。
【０００６】
そこで、本発明は、貫通電極の導通不良の発生を低減する電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る電子部品の製造方法は、第１の主面及び第２の主面を有し、前記第１の主面の上に形成された第１の導電体層と、前記第２の主面から前記第１の導電体層に達するように形成された第１の貫通孔とを有する第１の基板を準備する工程と、前記第２の主面の上、前記第１の貫通孔の側面の上、及び、前記第１の貫通孔の底面に位置する前記第１の導電体層の上に、第２の導電体層を形成する工程と、前記第１の導電体層及び前記第２の導電体層から電流を供給することにより電解めっきを行い、前記第１の貫通孔の中に第３の導電体層を形成する工程とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、貫通電極の導通不良の発生を低減する電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】比較例に係る貫通電極の形成方法を説明するための断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の第２の実施形態に係る半導体基板の平面図である。
【図５】本発明の第２の実施形態に係る個片化後の半導体装置の構造を説明するための図である。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の製造方法において導電体層の形成の詳細を説明する図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら本発明の好適な実施形態について説明する。各図において、同一の部材又は同一の構成要素には同一の参照番号が付されている。また、以下の各実施形態において、重複する説明を省略又は簡略化することがある。
【００１１】
（第１の実施形態）
図１（ａ）乃至図１（ｇ）は、本発明の第１の実施形態に係る半導体装置５００の製造方法の一例を示す断面図である。図１（ａ）乃至図１（ｇ）は、貫通電極の形成方法の概略を説明するための模式図であり、貫通孔５０７の近傍のみが図示されている。また、貫通電極の形成方法の説明に不要な構成部材については図示を省略する場合があり、半導体装置５００は、図示されている要素以外の要素を更に含んでもよい。半導体装置５００の製造には、公知の半導体製造プロセスが用いられ得る。また、図１（ａ）乃至図１（ｇ）は、必ずしも必要な工程を全て示したものではなく、各工程内及び各工程間には、必要に応じて熱処理、洗浄処理等の不図示の工程が行われてもよい。
【００１２】
図１（ａ）には、半導体基板５０１を含む半導体装置５００を準備する工程を示す図である。半導体装置５００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像装置である。固体撮像装置は、フォトダイオード等の光電変換素子を含むことにより、入射光を電気信号として出力する装置である。半導体装置５００は、第１の基板である半導体基板５０１と第２の基板である支持基板５０３とが接合された構造を有している。
【００１３】
半導体基板５０１は、図１（ａ）において上側の面である第１の主面（以下、表面（おもて面）と呼ぶ）に形成された絶縁層５１７と、その上に形成された導電体層５０６（第１の導電体層）とを有する。支持基板５０３は、半導体基板５０１の表面と向かい合うように接着部材５０２により接合されている。導電体層５０６及び絶縁層５１７は、一層ずつ図示されているが、これらは複数の層からなる配線層であってもよい。
【００１４】
半導体基板５０１には、典型的にはシリコン基板が用いられ得るが、化合物半導体基板等のその他の半導体基板であってもよい。導電体層５０６は、例えば、アルミニウム、銅等の金属を主材料とする。半導体基板５０１は、非絶縁性であるため、導電体層５０６は、半導体基板５０１の表面に直接形成されるのではなく、絶縁層５１７を介して形成される。導電体層５０６の半導体基板５０１とは反対側の面にも同様に絶縁層が形成されていてもよい。
【００１５】
接着部材５０２には、半導体基板５０１と支持基板５０３とを接着することにより、半導体基板５０１上に形成される半導体素子を収容するキャビティを形成する部材である。接着部材５０２の材料には、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂等が用いられ得る。
【００１６】
半導体装置５００が光電変換素子を含む場合、支持基板５０３は、入射光を透過させるため、石英ガラス等のガラス、水晶、プラスチック等の光透過性を有する基板であることが好ましい。更に、光電変換素子を形成するために、半導体基板５０１がシリコン基板である場合には、支持基板５０３は、線膨張係数の違いにより生じる熱応力の影響を低減するため、線膨張係数がシリコンに近い組成のガラスであることがより好ましい。
【００１７】
図１（ｂ）は、半導体基板５０１の下側の面である第２の主面（以下、裏面と呼ぶ）にエッチングマスク５２０を形成する工程を示す図である。図１（ｃ）は、ＲＩＥ（Reactive Ion Etching）等のイオンエッチングにより、エッチングマスク５２０をマスクとして、円筒形等の形状を有する貫通孔５０７（第１の貫通孔）を形成する工程を示す図である。ＲＩＥには、ＣＣＰ−ＲＩＥ（Capacitive Coupled Plasma-RIE）及びＩＣＰ−ＲＩＥ（Inductive Coupled Plasma-RIE）が含まれ得る。また、ＲＩＥのプロセスにはいわゆるボッシュプロセスを用いてもよく、その他のプロセスを用いてもよい。ここで、貫通孔５０７の底部には絶縁層５１７が存在するため、イオンエッチング時に絶縁層５１７に入射したイオンは絶縁層５１７を帯電させる。その後に貫通孔５０７に入射したイオンは、帯電した絶縁層５１７により反発され、横方向に半導体基板５０１をエッチングするため、貫通孔５０７の底部付近にはノッチング５２１が形成される。
【００１８】
図１（ｄ）は、エッチングマスク５２０を除去し、その後、貫通孔５０７の内面及び半導体基板５０１の裏面に絶縁層５０８を形成する工程を示す図である。図１（ｅ）は、貫通孔５０７の底部の絶縁層５０８、５１７を除去し、貫通孔５０７の底部に導電体層５０６を開口させる工程を示す図である。以上のようにして、裏面から半導体基板５０１を貫通し、導電体層５０６に達するように形成された貫通孔５０７を有する半導体基板５０１が提供される。
【００１９】
図１（ｆ）は、半導体基板５０１の裏面、貫通孔５０７の側面の絶縁層５０８上及び貫通孔５０７の底面に位置する導電体層５０６上に導電体層５０９（第２の導電体層）を形成する工程を示す図である。導電体層５０９は電解めっきにおける種として用いられるシードメタル（シード層）である。導電体層５０９は、金属の拡散を低減するためのバリアメタル（バリア層）とシードメタルを積層した積層膜であってもよい。バリアメタルには、例えば、チタン、窒化チタン、タンタル及び窒化タンタルの少なくとも１つが用いられ得る。バリアメタルは、チタン、窒化チタン、タンタル及び窒化タンタルのうちの２以上による積層膜であってもよい。シードメタルには、例えば、銅及びルテニウムの少なくとも１つが用いられ得る。シードメタルは、銅及びルテニウムの積層膜であってもよい。図１（ｆ）に示されるように、ノッチング５２１が形成された部分には導電体層５０９の断線５２２が発生し得る。
【００２０】
図１（ｇ）は、導電体層５０９を種にして銅の電解めっきを行うことにより、銅を主材料とする導電体層５１０（第３の導電体層）を形成する工程を示す図である。この工程において、電解めっきを行う際に、貫通孔５０７以外の部分の導電体層５０６を少なくとも経由する電流経路Ｐ１（第１の経路）と、導電体層５０９を経由した電流経路Ｐ２（第２の経路）の２つの経路の両方から電流の供給が行われる。これにより、貫通孔５０７の底部に形成された導電体層５０９と、貫通孔５０７の側面に形成された導電体層５０９の両方から導電体層５１０の成長が進む。そのため、図１（ｇ）に示されるように、断線５２２の部分を越えて導電体層５１０が形成され、貫通孔５０７の底部と側面が導電体層５１０で接続されるので、断線５２２による導通不良が解消される。
【００２１】
次に、図２（ａ）乃至図２（ｇ）を参照して、本実施形態に対する比較例として、電流供給経路が１つの場合の貫通電極の形成方法を説明する。図２（ａ）乃至図２（ｇ）は、比較例に係る半導体装置６００の製造方法を示す断面図である。図２（ａ）乃至図２（ｆ）の工程については、上述の図１（ａ）乃至図１（ｆ）と同様であるため説明を省略する。
【００２２】
図２（ｇ）は、導電体層５０９を種として電解めっきにより導電体層６１０を形成する工程を示す図である。電解めっきの工程において、電流は図中の電流経路Ｐ２のように貫通孔５０７の外部から貫通孔５０７の内部に供給される。このとき、貫通孔５０７の底部の導電体層５０９は、断線５２２よりも下流側であるため、貫通孔５０７の底部の導電体層５０９には電流が供給されない。したがって、貫通孔５０７の底部の導電体層５０９では電解めっきによる導電体層の成長が起こらず、その上には導電体層６１０は形成されない。そのため、図２（ｇ）に示されるように、断線５２２により貫通電極の導通不良が生じることがある。
【００２３】
以上のように、比較例のように電流供給経路が１つの場合には、貫通孔５０７を形成する際に形成され得るノッチング５２１に起因して、貫通電極に導通不良が発生する場合がある。これに対し、以上のように、本実施形態に係る半導体装置５００の製造方法は、２つの電流供給経路から電流を供給して電解めっきを行う工程を含む。これにより、貫通孔５０７を形成する際に形成され得るノッチング５２１に起因する貫通電極の導通不良の発生を低減することができる。
【００２４】
なお、本発明は、半導体基板を用いた半導体装置の製造に限定されるものではなく、貫通孔内に電解めっきにより導電体層を形成する貫通電極を有するものであればあらゆる電子部品の製造に適用可能である。ここで、上述の「電子部品」には、ＷＬＣＳＰ構造の半導体装置、ＴＳＶ（Through Silicon Via）を有する半導体装置、貫通電極構造を有するパッケージ用部材、プリント配線板等の配線基板等が含まれる。例えば、本実施形態の半導体装置５００をプリント配線板に置き換え、貫通孔５０７をプリント基板の層間の導通を得るためのビアに置き換えることにより、本発明はプリント配線板の製造にも適用可能である。この変形例においても、貫通孔の形成時に生じた貫通孔内の凹凸に起因する導通不良の発生を低減することができる。
【００２５】
（第２の実施形態）
図３（ａ）乃至図３（ｃ）は、本発明の第２の実施形態に係る半導体装置７００の製造方法の一例を示す断面図である。半導体装置７００は、第１の基板である半導体基板５０１と第２の基板である支持基板５０３とが接着部材５０２で接合されたＷＬＣＳＰの構造を有している。半導体装置７００は、複数個をウエハにまとめて形成し、パッケージングの完了後に個片化する工法により製造される。本実施形態では、ＢＧＡ（Ball Grid Array）の外部端子を備えたＷＬＣＳＰの構造の半導体装置７００の製造方法について、第１の実施形態と異なる部分を中心として、より具体的に説明する。
【００２６】
図３（ａ）は、半導体基板５０１と支持基板５０３とが接着部材５０２で接合された半導体装置７００を準備する工程である。半導体基板５０１の表面には、複数の半導体素子７０５が形成されている。半導体素子７０５は、例えば、フォトダイオード等の光電変換素子、トランジスタ等を含む。半導体素子７０５と導電体層５０６は、半導体基板５０１の表面において不図示の配線により接続されている。
【００２７】
半導体基板５０１は、半導体基板５０１の主面に対して垂直な方向からの上面視において、各々に半導体素子７０５及び貫通孔５０７が形成されている複数の機能領域７１６と、機能領域７１６の外部の領域であるスクライブ領域７１５とに区分される。スクライブ領域７１５は、半導体基板５０１のウエハを個片化する際にダイシング等の工法により切断される領域を含む。導電体層５０６は、機能領域７１６からスクライブ領域７１５に延在している。
【００２８】
接着部材５０２は、半導体基板５０１の主面に対して垂直な方向からの上面視において、半導体素子７０５を枠状に囲うように、かつ、貫通孔５０７を覆うように形成されている。半導体基板５０１、接着部材５０２及び支持基板５０３に囲まれた領域は、キャビティを画成している。半導体素子７０５が光電変換素子を含む場合、接着部材５０２は、不要な入射光を吸収させるため、遮光性のある黒色の樹脂であることが好ましく、また、耐湿性を向上させるため、エポキシ樹脂であることが好ましい。
【００２９】
なお、本実施形態においても第１の実施形態のように半導体基板５０１の表面には絶縁層５１７が形成され得るが、図３（ａ）乃至図３（ｃ）においては、簡略化のため図示を省略している。同様に、半導体基板５０１の裏面、貫通孔５０７の内面には絶縁層５０８が形成され得るが、図３（ａ）乃至図３（ｃ）においては、簡略化のため図示を省略している。更に、図３（ａ）乃至図３（ｃ）において、貫通孔５０７内に形成され得るノッチングについても、簡略化のため図示を省略している。
【００３０】
図３（ｂ）は、半導体基板５０１の裏面、貫通孔５０７の内面及び貫通孔５０７の底面に導電体層５０９を形成する工程を示す図である。図１（ｆ）と同様の工程であるため説明を省略する。
【００３１】
図３（ｃ）は、導電体層５０９を種にして銅の電解めっきを行うことにより、銅を含む導電体層５１０を形成する工程を示す図である。電解めっきを行う際に、貫通孔５０７以外の部分の導電体層５０６を少なくとも経由する電流経路Ｐ１と、導電体層５０９を経由する電流経路Ｐ２の２つの経路の両方から電流の供給が行われる。ここで、電流経路Ｐ１は、スクライブ領域７１５の導電体層５０６を経由する経路である。また、電流経路Ｐ２は、スクライブ領域７１５の導電体層５０９を経由する経路である。本実施形態においても、第１の実施形態と同様にノッチングに起因する貫通電極の導通不良の発生を低減することができる。
【００３２】
次に図４（ａ）及び図４（ｂ）を参照して、２つの経路から電流を供給する具体的な方法について説明する。図４（ａ）及び図４（ｂ）は、本発明の第２の実施形態に係る半導体基板５０１の個片化前の平面図である。図４（ａ）は、半導体基板５０１のウエハを支持基板５０３を透視して表面側から見た平面図である。透視図であるため、図４（ａ）には、支持基板５０３は図示されていない。図４（ｂ）は、半導体基板５０１のウエハを裏面側から見た平面図である。
【００３３】
図４（ａ）において、半導体基板５０１上には、行列状に配列された複数の機能領域７１６が設けられている。複数の機能領域７１６の間の領域は、個片化の際にダイシング等により除去されるスクライブ領域７１５である。半導体基板５０１の外周には電解めっきの工程において、電源から電流を供給するための電流供給部７２３が形成されている。電流供給部７２３からの電流は、スクライブ領域７１５の導電体層５０６を経由する電流経路Ｐ１を介して各機能領域７１６に供給される。
【００３４】
図４（ｂ）において、半導体基板５０１の外周には電解めっきの工程において、電源から電流を供給するための電流供給部７２４が形成されている。電流供給部７２４からの電流は、スクライブ領域７１５の導電体層５０９を経由する電流経路Ｐ２を介して各機能領域７１６に供給される。なお、機能領域７１６及び電流供給部７２４以外の箇所の導電体層５０９は、不図示のレジストで覆われていてもよい。この場合、電解めっきの工程において、スクライブ領域７１５等のめっきを行う必要がない箇所にめっき膜を成長させないようにすることができ、効率よく電解めっきの工程を行うことができる。
【００３５】
なお、図４（ａ）及び図４（ｂ）において、電流供給部７２３、７２４は半導体基板５０１の外周部に配されているが、これに限定されるものではなく、電流の供給が可能であればそれらの形状は任意に変形することができる。
【００３６】
本実施形態では、電流経路Ｐ１を経由して電流を供給させる電流供給部７２３が半導体基板５０１の表面に、電流経路Ｐ２を経由して電流を供給させる電流供給部７２４が半導体基板５０１の裏面に形成されている。これにより半導体基板５０１の外周から、電流経路Ｐ１、Ｐ２を経由した電流の供給が可能となる。また、本実施形態では、各機能領域７１６の導電体層５０６はスクライブ領域７１５の導電体層５０６により共通接続された構成となっており、個片化するまでは互いに接続されており同電位となっている。これにより、エッチング等のプラズマ、イオン等を用いる工程において、半導体素子７０５が帯電に起因するダメージを受けにくくなるという追加の効果が得られる。
【００３７】
図５（ａ）乃至図５（ｃ）は、個片化後の半導体装置７００の構造を示す図である。図３（ａ）乃至図３（ｃ）の工程の後に、はんだボールを搭載することにより外部端子７１３を形成し、その後スクライブ領域７１５をダイシング等で除去して個片化することにより、図５（ａ）乃至図５（ｃ）に示す半導体装置７００が得られる。
【００３８】
図５（ａ）は、半導体装置７００を半導体基板５０１の表面側から支持基板５０３を透視して見た平面図である。スクライブ領域７１５が除去されることにより、半導体素子７０５から伸びる導電体層５０６は分離されている。
【００３９】
図５（ｂ）は、半導体装置７００の側面図である。半導体基板５０１の表面側に形成された導電体層５０６と、裏面側に形成された導電体層５０９、５１０とが貫通孔５０７に形成された貫通電極（貫通孔５０７の内面及び底面に形成された導電体層５０９、５１０）によって接続されている。また、導電体層５１０上には、はんだボールを用いて形成されたＢＧＡ構造の外部端子７１３が形成されている。なお、図５（ｂ）は、導電体層５０６及び貫通孔５０７は半導体基板５０１を透視した透視図として示されている。
【００４０】
図５（ｃ）は、半導体装置７００を半導体基板５０１の裏面側から見た平面図である。導電体層５０９、５１０からなる再配線層が、貫通孔５０７と外部端子７１３とを結ぶように配されている。
【００４１】
以上のように、本実施形態では、導電体層５０６がスクライブ領域７１５において共通化されている。これにより、個片化の前の電解めっき工程においては導電体層５０６を電流経路として機能させ、個片化後には、独立した電極として機能させることができる。更に、第１の実施形態の効果に加え、半導体素子７０５が帯電に起因するダメージを受けにくくなるという追加の効果が得られる。
【００４２】
（第３の実施形態）
以下、図６（ａ）乃至図６（ｃ）、図７（ａ）及び図７（ｂ）を参照して第３の実施形態を説明するが、第１の実施形態又は第２の実施形態と共通する部分の説明は省略する。図６（ａ）乃至図６（ｃ）は、本発明の第３の実施形態に係る半導体装置８００の製造方法の一例を示す断面図である。
【００４３】
図６（ａ）は、半導体基板５０１と支持基板５０３とが接着部材５０２で接合された半導体装置８００を準備する工程である。本実施形態の第２の実施形態との違いは、機能領域８１６に形成された貫通孔５０７に加え、スクライブ領域８１５に貫通孔８０７（第２の貫通孔）が更に形成されている点である。貫通孔８０７の底部には、貫通孔５０７の底部と同様に導電体層５０６が開口している。また、貫通孔８０７は貫通孔５０７よりも広い幅を有しており、言い換えると、貫通孔８０７の面積は貫通孔５０７の面積よりも大きい。
【００４４】
図６（ｂ）は、半導体基板５０１の裏面、貫通孔５０７、８０７の内面及び貫通孔５０７、８０７の底面の導電体層５０６上に導電体層５０９を形成する工程を示す図である。
【００４５】
ここで、図７（ａ）及び図７（ｂ）を参照して、導電体層５０９を形成する工程の詳細を説明する。図７（ａ）及び図７（ｂ）は、導電体層５０９を形成する工程の詳細を説明する図である。図７（ａ）は、貫通孔５０７の近傍の拡大図であり、図７（ｂ）は、貫通孔８０７の近傍の拡大図である。絶縁層８０８上にスパッタ等の成膜方法を用いて導電体層５０９を形成する際、貫通孔５０７においては、図７（ａ）に示されるように、貫通孔５０７の幅が狭いため、小さい入射角θａで入射した粒子のみが貫通孔５０７の底部付近にまで到達し得る。そのため、ノッチングの部分が陰になり、導電体層５０９が形成されずに断線する部分が発生し得る。他方、貫通孔８０７においては、図７（ｂ）に示されるように、幅が貫通孔５０７よりも広いため、貫通孔８０７の底部付近にまで到達し得る粒子の入射角θｂは、入射角θａよりも大きい。そのため、ノッチングが生じたとしても入射粒子に対してノッチングの部分が陰となりにくく、貫通孔８０７は、貫通孔５０７よりも断線が生じにくい。
【００４６】
図６（ｃ）は、導電体層５０９を種にして銅の電解めっきを行うことにより、銅を含む導電体層５１０を形成する工程を示す図である。この工程において、第２の実施形態と異なる点は、電解めっきのための電流を供給する電流経路Ｐ１である。本実施形態では、スクライブ領域８１５に貫通孔８０７が形成されており、貫通電極として機能するため、電流経路Ｐ１は、半導体基板５０１の裏面を通る電流経路Ｐ２から分岐して貫通孔８０７に入り、導電体層８０６に至る経路となる。
【００４７】
このようにスクライブ領域８１５に貫通孔８０７を形成することにより、半導体基板５０１の裏面を通る電流経路を電流経路Ｐ１と電流経路Ｐ２に分岐させることが可能となる。これにより、電解めっきの際に電流を供給する電流供給部を共有することが可能となり、図４における電流供給部７２３又は電流供給部７２４を省略することができる。したがって、本実施形態によれば、第１の実施形態及び第２の実施形態の効果に加えて、電流経路Ｐ１、Ｐ２の電流供給部を共有することにより工程数削減、コスト低減等の追加の効果が得られる。
【００４８】
なお、図６（ａ）乃至図６（ｃ）に示すスクライブ領域８１５に貫通孔８０７を複数個形成し、更に複数の貫通孔８０７を連結させてもよい。この場合、複数の貫通孔８０７は、半導体基板５０１を個片化する際に切断される線に沿う溝状に形成され、貫通溝となる。半導体基板５０１が光電変換素子を含むシリコン基板等であり、支持基板５０３がガラスである場合において、これらをダイシングする際に複数回に分けてダイシングする必要が生じる場合がある。半導体基板の切断に用いるダイシングブレードとガラス基板の切断に用いるダイシングブレードとが異なる場合があるためである。しかしながら、スクライブ領域８１５内に機能領域８１６を囲むように貫通溝を形成することにより、あらかじめ半導体基板５０１の一部が切断されるので、ダイシング工程において半導体基板を削る量を少なくする、あるいは、無くすことができる。そのため、ガラス基板用のダイシングブレードを用いて単一の工程で個片化することが可能となり、工程数削減、コスト低減等の追加の効果が得られる。
【００４９】
上述の複数の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
【符号の説明】
【００５０】
５００                      半導体装置
５０１                      半導体基板
５０２                      接着部材
５０３                      支持基板
５０６、５０９、５１０      導電体層
５０７                      貫通孔
Ｐ１、Ｐ２                  電流経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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