(57)【要約】【課題】識別情報のための領域を用意する必要がない半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体チップ１は、ＩＧＢＴのような半導体素子が形成された半導体基板ＳＢと、半導体基板ＳＢ上に配置され、ＩＧＢＴのような半導体素子と電気的に接続されたパッドＧＰ、ＥＰ１〜ＥＰ３と、を備える。そして、パッドＧＰ、ＥＰ１〜ＥＰ３の外周部に、半導体チップ１を識別する識別情報に応じた欠け部ＣＯを含んでいる。【選択図】図７
2018148107.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体素子が形成された半導体基板と、
前記半導体基板上に配置され、前記半導体素子と電気的に接続された電極パッドと、を備え、
前記電極パッドの外周部に、前記半導体装置を識別する識別情報に応じた欠け部を含む、
半導体装置。
【請求項２】
前記欠け部は、前記電極パッドのいずれかの角部が面取り状に欠けた形状である、
請求項１に記載の半導体装置。
【請求項３】
前記識別情報に含まれる複数のビットの値に対応して、前記電極パッドの複数の角部に前記欠け部を有する、
請求項２に記載の半導体装置。
【請求項４】
前記電極パッドを複数備え、
前記識別情報に応じて、前記複数の電極パッドに前記欠け部を有する、
請求項１に記載の半導体装置。
【請求項５】
前記複数の電極パッドのそれは、同じ形状、かつ、同じ数の前記欠け部を含む、
請求項４に記載の半導体装置。
【請求項６】
前記識別情報は、誤り検出符号または誤り訂正符号を含む、
請求項１に記載の半導体装置。
【請求項７】
前記欠け部は、前記電極パッドのいずれかの辺の一部が切り欠き状に欠けた形状である、
請求項１に記載の半導体装置。
【請求項８】
前記識別情報に含まれる複数のビットの値に対応して、前記電極パッドの辺に複数の前記欠け部を有する、
請求項７に記載の半導体装置。
【請求項９】
前記識別情報に含まれる複数のビットの値の変化に対応して、前記電極パッドの辺に複数の前記欠け部を有する、
請求項７に記載の半導体装置。
【請求項１０】
前記識別情報の開始または終了を示す前記欠け部を含む、
請求項９に記載の半導体装置。
【請求項１１】
半導体装置の製造方法であって、
半導体基板に半導体素子を形成し、
前記半導体基板上に、前記半導体素子と電気的に接続された電極層を形成し、
前記電極層を、前記半導体装置を識別する識別情報に応じた欠け部を外周部に有する電極パッドとして形成する、
半導体装置の製造方法。
【請求項１２】
前記半導体基板及び前記電極層の上に絶縁膜を形成し、
前記電極パッドの形成では、前記絶縁膜に前記電極パッドの形状に対応した開口部を形成する、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記開口部の形成では、
前記欠け部を含む前記電極パッドの形状に対応した前記開口部の形状を形成し、
前記識別情報に応じて前記欠け部を含まないように前記開口部の形状を拡張する、
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、電極パッドを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
関連する半導体装置の製造プロセスでは、ウエハ（半導体ウエハ）に半導体素子を形成し、そのウエハを分割することで半導体チップを得ている。このような製造プロセスでは、ウエハやウエハ内の半導体チップの位置によって、製造ばらつきが生じる場合がある。このばらつきの把握等のために、半導体チップごとに分割前のウエハやウエハ内の位置を識別する方法が必要とされている。関連する技術として、例えば、特許文献１や２が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２１４２７４号公報
【特許文献２】特開２００５−３２９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、レーザーマーキングにより半導体チップに識別番号を形成することで、視認により識別可能としている。また、特許文献２では、半導体チップに識別用ヒューズを形成し、それらの接続状態で識別番号をコーディング可能としている。しかしながら、特許文献１や２のような関連する技術では、半導体チップである半導体装置に、マーキング領域やヒューズ形成領域のような識別情報のための領域を用意する必要があるという問題があった。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、半導体素子が形成された半導体基板と、半導体基板上に配置された電極パッドを備えている。この電極パッドは、半導体基板の半導体素子と電気的に接続されており、その外周部に、半導体装置を識別する識別情報に応じた欠け部を含んでいる。
【発明の効果】
【０００７】
前記一実施の形態によれば、識別情報のための領域を用意する必要がない半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係るモータ駆動システムの構成例を示す構成図である。
【図２】基本例の半導体チップの主面全体を示す平面図である。
【図３】基本例の半導体チップの裏面全体を示す平面図である。
【図４】基本例の半導体チップの要部断面を示す断面図である。
【図５】基本例の半導体チップの半導体プロセスのイメージを示す概念図である。
【図６】参考例の半導体チップの主面全体を示す平面図である。
【図７】実施の形態１に係る半導体チップの構成例を示す全体平面図及び全体断面図である。
【図８】実施の形態１に係る半導体チップの特徴を説明するための全体平面図である。
【図９】実施の形態１に係る半導体チップの他の例を示す全体平面図である。
【図１０】実施の形態１に係る半導体チップの製造工程を示すフローチャートである。
【図１１】実施の形態１に係る半導体チップの製造工程中の要部断面図である。
【図１２】実施の形態１に係る半導体チップの製造工程中の要部断面図である。
【図１３】実施の形態１に係る半導体チップの製造工程中の要部断面図である。
【図１４】実施の形態１に係る半導体チップの製造工程中の要部断面図である。
【図１５】実施の形態１に係る半導体チップの製造工程中の要部断面図である。
【図１６】実施の形態１に係る半導体チップの製造工程中の全体平面図及び全体断面図である。
【図１７】実施の形態１に係る半導体チップの製造工程中の全体平面図及び全体断面図である。
【図１８】実施の形態１に係る半導体チップの製造工程中の全体平面図及び全体断面図である。
【図１９】実施の形態１に係る半導体チップの製造工程中の全体平面図及び全体断面図である。
【図２０】実施の形態２に係る半導体チップの一例を示す全体平面図である。
【図２１】実施の形態２に係る半導体チップの他の例を示す全体平面図である。
【発明を実施するための形態】
【０００９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１０】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。
【００１１】
＜実施の形態１のシステムの構成＞
本実施の形態に係るシステムとして、ここではモータ駆動システムについて説明する。モータ駆動システムは、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等のパワーデバイスを用いたシステムの一例であり、電気自動車やその他のモータを使用する機械装置等に搭載されるシステムである。例えば、本実施の形態に係る半導体装置は、このようなシステムのＩＧＢＴや、ＩＧＢＴとペアで使用されるフリーホイールダイオード（ＦＷＤ）に適用されるが、電極パッドを有するその他の半導体装置に適用されてもよい。
【００１２】
図１は、本実施の形態に係るモータ駆動システムの構成例を示している。図１に示すように、本実施の形態に係るモータ駆動システム１００は、負荷となるモータＭＯＴと、モータＭＯＴを駆動するインバータＩＮＶを備えている。モータＭＯＴは、例えば、位相の異なる３相のＡＣ電力（ＡＣ電圧）によって駆動される３相モータである。
【００１３】
インバータＩＮＶは、不図示のインバータ制御部の制御にしたがって、入力されるＤＣ電力（ＤＣ電圧）をＡＣ電力（ＡＣ電圧）に変換し、変換したＡＣ電力をモータＭＯＴに供給する。インバータＩＮＶでは、スイッチ回路（ハイサイドスイッチ）１１０ａとスイッチ回路（ローサイドスイッチ）１１０ｂを含むインバータモジュール１０１が複数並列に接続されている。この例では、３相のＡＣ電力を生成するため、３つのインバータモジュール１０１が並列接続され、それぞれスイッチ回路１１０ａとスイッチ回路１１０ｂの中間ノードからＡＣ電力が出力される。
【００１４】
スイッチ回路１１０（１１０ａと１１０ｂのいずれか、または両方）は、ＩＧＢＴ１０とダイオード（フリーホイールダイオード）１１を備えている。ＩＧＢＴ１０とダイオード１１は並列接続されており、ＩＧＢＴ１０のコレクタにダイオード１１のカソードが接続され、ＩＧＢＴ１０のエミッタにダイオード１１のアノードが接続されている。例えば、ＩＧＢＴ１０とダイオード１１は、それぞれ１つの半導体チップ（半導体装置）で構成されているが、ＩＧＢＴ１０とダイオード１１を１つの半導体チップで構成してもよい。
【００１５】
大電力のインバータＩＮＶでは、各スイッチ回路１１０において複数のＩＧＢＴ１０（及びダイオード１１）が並列接続される。スイッチ回路１１０において、並列接続される複数のＩＧＢＴ１０（及びダイオード１１）は、できるだけ特性ばらつきを抑えることが好ましい。後述する本実施の形態に係る半導体装置を適用することで、各半導体装置（及びその特性）を識別可能とし、複数の半導体装置間のばらつきを抑えることができる。
【００１６】
以下、本実施の形態を適用する半導体装置の一例として、図１のＩＧＢＴ１０を構成する半導体チップについて説明する。
【００１７】
＜基本例の半導体チップの構成＞
まず、本実施の形態を適用するための基本例の半導体チップ（半導体装置）について説明する。図２は、基本例の半導体チップ１ａの主面（上面）全体を示す平面図、図３は、図２の半導体チップ１ａの裏面（下面）全体を示す平面図、図４は、図２の半導体チップ１ａの要部断面を示す断面図である。例えば、１つの半導体チップ１ａが組み立てられて（パッケージ化されて）、１つの半導体パッケージ（半導体装置）となる。
【００１８】
図２及び図３に示すように、半導体チップ１ａは、ＩＧＢＴ１０の各外部端子として、主面側にエミッタ用パッドＥＰ１〜ＥＰ３とゲート用パッドＧＰを有し、裏面側にコレクタ用電極ＣＥを有している。各パッドの形状は、平面視で長方形または正方形の四角形である。なお、この例では、１つのゲート用パッドと３つのエミッタ用パッドを有しているが、各パッド（電極パッド）の数は、１以上の任意の数であってもよい。
【００１９】
半導体チップ１ａのベースとなる半導体基板ＳＢの主面側最上層に表面保護膜としての絶縁膜ＰＡが形成されており、その絶縁膜ＰＡに設けられたエミッタ用開口部ＯＥ１〜ＯＥ３からそれぞれエミッタ用パッドＥＰ１〜ＥＰ３が露出している。同様に、絶縁膜ＰＡに設けられたゲート用開口部ＯＧからゲート用パッドＧＰが露出している。また、半導体チップ１ａの裏面側の最下層の全体にコレクタ用電極ＣＥが形成されている。
【００２０】
図４は、図２の半導体チップ１ａにおけるエミッタ用パッドＥＰ１近傍の断面を示している。図４に示すように、半導体チップ１は、例えばｎ型単結晶シリコン基板である半導体基板ＳＢを有している。半導体基板ＳＢの主面側が、トレンチゲート型のＩＧＢＴを形成するトランジスタセル領域となる。この例では、２つのゲート電極を含む１つのセル領域を示しているが、任意の数のセル領域を形成してもよい。
【００２１】
半導体基板ＳＢの裏面全面に、コレクタ用電極ＣＥが形成されている。コレクタ用電極ＣＥは、例えば、半導体基板ＳＢの裏面から順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。なお、半導体基板ＳＢ（半導体チップ）において、ゲート電極ＧＥ用の溝（トレンチ）が形成されている側の面を主面もしくは上面と称し、主面と反対側の面を裏面もしくは下面と称する。裏面よりも主面側を上側と称し、主面よりも裏面側を下側とも称する。
【００２２】
半導体基板ＳＢは、ｎ−型半導体層である。半導体基板ＳＢ中の主面側には、ｐ型ベース領域用のｐ型半導体領域ＰＲが形成され、ｐ型半導体領域ＰＲの上部に、ｎ型エミッタコンタクト用のｎ＋型半導体領域ＮＲが形成されている。半導体基板ＳＢの裏面側には、半導体基板ＳＢとコレクタ用電極ＣＥの間に、ｎ＋型半導体層ＮＬ、ｐ＋型半導体層ＰＬが形成されている。なお、ｎ−型半導体層（ＳＢ）、ｎ＋型半導体層ＮＬ、ｐ＋型半導体層ＰＬを半導体基板と称する場合もある。
【００２３】
半導体基板ＳＢの主面からその内部に延びるゲートトレンチＧＴが形成されており、ゲートトレンチＧＴ内に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている。ゲートトレンチＧＴ及びゲート電極ＧＥは、半導体基板ＳＢの主面から、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとを貫通し、半導体基板ＳＢの略中央まで達するように形成されている。ゲート電極ＧＥは、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトシリコン膜）からなる。
【００２４】
半導体基板ＳＢの主面上には、ゲート電極ＧＥを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、例えば酸化シリコン膜からなる。絶縁膜ＩＬには、各パッド用にコンタクトホールＣＴが形成されている。図４のコンタクトホールＣＴは、エミッタ用のコンタクトホールであり、隣り合うゲートトレンチＧＴの間に形成されている。コンタクトホールＣＴは、絶縁膜ＩＬを貫通し、半導体基板ＳＢの一部に達しており、コンタクトホールＣＴからは、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとが露出している。
【００２５】
絶縁膜ＩＬ上には、導電膜（導電体）からなる電極配線ＥＬが形成されている。電極配線ＥＬは、例えばアルミニウム（Ａｌ）からなる導電膜である。アルミニウム（Ａｌ）を主成分とする合金膜と、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ膜）などの導体膜とを積層した積層膜でもよい。
【００２６】
電極配線ＥＬは、コンタクトホールＣＴから各パッドに引き出すための電極層（配線層）であり、図４の電極配線ＥＬは、エミッタ用の電極配線である。エミッタ用の電極配線ＥＬは、絶縁膜ＩＬ上に形成されるとともに、その電極配線ＥＬの一部が、エミッタ用のコンタクトホールＣＴ内に埋め込まれている。エミッタ用のコンタクトホールＣＴがｎ＋型半導体領域ＮＲ及びｐ型半導体領域ＰＲに接しているため、エミッタ用の電極配線ＥＬは、ｎ＋型半導体領域ＮＲ及びｐ型半導体領域ＰＲと電気的に接続されている。
【００２７】
電極配線ＥＬは、例えばポリイミド系樹脂からなる絶縁膜ＰＡにより覆われている。絶縁膜ＰＡには各パッド用に複数の開口部が形成されており、開口部から露出する電極配線ＥＬ上に、ニッケル層（Ｎｉ層）ＭＥ１と金層（Ａｕ層）ＭＥ２が積層形成されている。図４の開口部は、エミッタ用開口部ＯＥ１であり、開口部ＯＥ１から露出する部分のエミッタ用の電極配線ＥＬとその上の積層膜とによって、エミッタ用のボンディングパッド（接続端子）であるエミッタ用パッドＥＰ１（ＥＰ２及びＥＰ３も同様）が形成されている。同様に、絶縁膜ＰＡのゲート用開口部ＯＧから露出する部分のゲート用の電極配線ＥＬとその上の積層膜とによって、ゲート用パッドＧＰが形成されている。
【００２８】
図５は、半導体チップ１ａの製造プロセスにおける、製造単位のイメージを示している。図５に概念的に示すように、一般的な半導体プロセスでは、複数のウエハ２０をまとめて１ロットとして製造が行われる。１枚のウエハ２０には同一製品となる半導体チップ１ａが複数個形成され、得られた半導体チップ１ａが組み立てられて半導体装置となる。このように製造された半導体装置は、同じロット、同じウエハから得られたデバイスであっても、個々に若干異なる電気的特性を有している。
【００２９】
半導体装置を組み立てる組立工程においては、特性ばらつきの小さい半導体チップを用いて組み立てを行いたい。そのためには、組立工程に先立てて、個々の半導体チップの電気的特性を把握する必要がある。半導体装置の出荷の際には、ロット番号及びウエハ番号を出荷ロットと一致されることは容易であるため、ウエハ単位で電気的特性、例えば閾値電圧の平均値、標準偏差、上下限値を把握することは可能である。また、ウエハ単位で出荷するのであれば、半導体チップの場所は分かっているので、ウエハ状態で電気的特性を測定していれば、個々の半導体チップの電気的特性を把握することは可能である。
【００３０】
しかしながら、半導体チップに個片化された状態で出荷する場合などでは、ウエハ内における半導体チップの位置情報が失われている。また、出荷先に対しては、半導体チップの位置情報と特性の情報を不必要に渡すことを避けたい場合もある。そのため、本実施の形態では、個片化された半導体チップ毎に固有番号や特性値の情報を把握可能とする。これにより、特性の揃った半導体チップで組み立てを行うことや、半導体チップ単位でのトレーサビリティを確保することができる。
【００３１】
また、上記特許文献１のように、レーザーマーキングにより識別番号を形成する方法では、図６に示すように、半導体チップ９にマーキングのための領域が必要になるという問題がある。また、特許文献２のように識別用ヒューズを形成する方法では、半導体チップにヒューズのための領域が必要となり、さらに、ヒューズを形成するために製造プロセスが増加するという問題がある。そこで、本実施の形態では、半導体チップに識別情報のための領域を不要とし、簡易な構成及び製造方法で実現可能とする。
【００３２】
＜実施の形態１に係る半導体装置の構成＞
次に、本実施の形態に係る半導体チップ（半導体装置）の特徴的な構成について説明する。図７は、本実施の形態に係る半導体チップ１の平面図及びその断面図である。本実施の形態に係る半導体チップ１は、図２の基本例の半導体チップ１ａに対し、主にパッドの形状が異なっており、その他については同様である。
【００３３】
図７に示すように、本実施の形態に係る半導体チップ１は、基本例と同様に、一例としてＩＧＢＴ１０を構成し、主面側に１つのゲート用パッドＧＰ及び３つのエミッタ用パッドＥＰ１〜ＥＰ３を備え、裏面側にコレクタ用電極ＣＥを備えている。
【００３４】
半導体チップ１では、主面側のパッド（ＧＰ、ＥＰ１〜ＥＰ３）が、平面視で半導体チップ１の識別情報に応じた形状を有している。各パッドは、例えば基本形が四角形であり、その四角形の外周部に、識別情報に応じて欠けた欠け部ＣＯを有している。この例では、欠け部ＣＯは、パッドのいずれかの角部を面取り状に切り欠いた面取り部である。パッドの角部における欠け部ＣＯの有無（欠けているか否か）によって、識別情報を示している。識別情報には、ウエハや、ウエハ内の位置、電気的特性等の情報を含んでもよいし、さらに、誤り検出符号や誤り訂正符号を含んでもよい。半導体チップ１の基本形を四角形としているが、任意の多角形でもよい。
【００３５】
なお、絶縁膜ＰＡのエミッタ用開口部ＯＥ１〜ＯＥ３からエミッタ用パッドＥＰ１〜ＥＰ３となる電極配線ＥＬが露出し、絶縁膜ＰＡのゲート用開口部ＯＧからゲート用パッドＧＰとなる電極配線ＥＬが露出しているため、これらの開口部が欠け部ＣＯを有する形状となっている。その他の例として、電極配線ＥＬ自体が欠け部ＣＯを有する形状であってもよい。
【００３６】
図８は、図７の半導体チップ１における各パッドに対応したビット列のイメージを示している。この例では、パッドの左上の角部を基点として、左上、左下、右下、右上の順に、半時計周りで角部の欠け部ＣＯの有無がビットの１／０に対応している。例えば、欠け部ＣＯ有りが“１”を示し、欠け部ＣＯ無しが“０”を示している。角部が欠けているかどうかでビットの値を示すため、簡易に識別情報を示すことができる。なお、複数のパッドの全てに欠け部ＣＯを形成してもよいし、一部のパッドにのみ欠け部ＣＯを形成してもよい。複数のパッドに欠け部ＣＯを形成することで、より多くの情報を表示することができる。
【００３７】
ここでは、ロット番号は、製造プロセスの出荷ロットの表示から把握できるものとして、ウエハ番号とチップ番号（ウエハ内の位置）を識別情報とする。例えば、４つのパッド（ＧＰ、ＥＰ１〜ＥＰ３）の４つの角部によって１６ビットのビット列を表現できるため、ビット列の内訳を以下とする。
［ウエハ番号：５ビット］［チップ番号:：１０ビット］［パリティ：１ビット］
【００３８】
例として、ウエハ番号＝１４、チップ番号＝２５２の場合を考えると、ビット列は以下のようになる。この例では、ビット列中の“１”の個数が偶数となるようにパリティビット（偶数パリティ）を追加している。
［０１１１０］［００１１１１１１００］［１］
【００３９】
このビット列を、次のように各パッドに割り当てると、図８に示すパターンとなる。
（ＧＰ：０１１１）（ＥＰ１：０００１）（ＥＰ２：１１１１）（ＥＰ３：１００１）
【００４０】
なお、パリティビットのような誤り検出符号によってビット列の誤り検出を行うことができ、また、誤り訂正符号によってビット列の誤り訂正を行うことが可能であるが、誤り検出符号や誤り訂正符号を設けなくてもよい。パリティビット無しの場合、（パッドの数×４）ビットの情報を識別することができる。また、各角部の欠け部ＣＯの有無を１ビットに対応させているが、欠け部ＣＯを複数のパターンとして、複数のビットに対応させてもよい。欠け部ＣＯの形状やサイズによって任意の値を示してもよい。
【００４１】
製造プロセスの都合等によって、各パッドの面積を一定としたい場合には、図９のようなパターンとしてもよい。各パッドの欠け部を同じ形状、かつ、同じ数とすることで、面積が一定となり所定のエッチングレートとなるため、製造プロセスのばらつきを抑えることができる。図９に示すように、全てのパッドの角部のいずれか２箇所に常に欠け部ＣＯを形成することで、各パッドの面積を一定にすることができる。この場合、１パッドあたり、６パターンを表現することができるため、６＾４＝１２９６パターンが表現可能である。なお、各パッドの角部のいずれか１箇所もしくは３箇所に常に欠け部ＣＯを形成してもよい。
【００４２】
＜実施の形態１に係る半導体装置の製造方法＞
次に、本実施の形態に係る半導体チップ（半導体装置）の製造方法について説明する。図１０に示すフローチャートは、図７で示した半導体チップ１の製造方法の例を示している。図１０に示すように、半導体基板準備工程（Ｓ１１）、半導体素子形成工程（Ｓ１２）、電極・絶縁膜形成工程（Ｓ１３）、パッド形成工程（Ｓ１４）の順に製造が行われる。
【００４３】
具体的には、図１１に示すように、半導体基板準備工程（Ｓ１１）にて、ｎ型単結晶シリコン基板などからなる半導体基板ＳＢ（ウエハ）を準備し、半導体素子形成工程（Ｓ１２）にて、半導体基板ＳＢに図４で説明したＩＧＢＴ素子を形成する。
【００４４】
まず、ｎ−型の半導体基板ＳＢの裏面側に、ｎ＋型半導体層ＮＬ、ｐ＋型半導体層ＰＬを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、半導体基板ＳＢの主面にゲートトレンチＧＴを形成し、熱酸化法などを用いて、ゲートトレンチＧＴの内壁面上に、酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。次に、ＣＶＤ法などを用いて、ゲートトレンチＧＴ内を埋めるように、多結晶シリコン膜（ドープトシリコン膜）などからなるゲート電極ＧＥを形成する。次に、半導体基板ＳＢの主面に対してｐ型の不純物をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成し、ｎ型の不純物をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する。さらに、半導体基板ＳＢの主面上に、酸化シリコン膜からなる絶縁膜（層間絶縁膜）ＩＬを形成し、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＬから半導体基板ＳＢ内へコンタクトホールＣＴを形成する。
【００４５】
続いて、電極・絶縁膜形成工程（Ｓ１３）では、図１２に示すように、コンタクトホールＣＴ及び絶縁膜ＩＬ含む半導体基板ＳＢの主面上の全体に、スパッタリング法などを用いて、アルミニウム（Ａｌ）を主成分とする電極配線ＥＬを形成する。次に、フォトリソグラフィ技術およびエッチング技術を用いて、電極配線ＥＬをパターニングすることで、エミッタ用の電極配線及びゲート用の電極配線を形成する。さらに、図１３に示すように、半導体基板ＳＢ及び絶縁膜ＩＬ上に、電極配線ＥＬを覆うように、ポリイミド系樹脂などからなる絶縁膜ＰＡを形成する。
【００４６】
続いて、パッド形成工程（Ｓ１４）では、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＰＡに開口部ＯＥ１（ＯＥ２、ＯＥ３、ＯＧも同様）を形成する。さらに、図１５に示すように、開口部ＯＥ１から露出する電極配線ＥＬ上に、ニッケル層（Ｎｉ層）ＭＥ１と金層（Ａｕ層）ＭＥ２とを順に形成し、エミッタ用パッドＥＰ１（ＥＰ２、ＥＰ３、ＧＰも同様）を形成する。なお、その後、スパッタ法などにより、ウエハの裏面に金属膜を形成し、裏面電極（コレクタ用電極ＣＥ）が形成される。
【００４７】
図１６〜図１９に示す平面図及び断面図を用いて、パッド形成工程（Ｓ１４）について、さらに詳細に説明する。図１６に示すように、上述の半導体基板準備工程（Ｓ１１）及び電極・絶縁膜形成工程（Ｓ１３）により、ＩＧＢＴ素子が形成された半導体基板ＳＢ上に電極配線ＥＬを形成し、その上に、感光性ポリイミドを塗布することで、電極配線ＥＬを覆う絶縁膜ＰＡを形成する。
【００４８】
続いて、図１７に示すように、ステッパーを用いて、エミッタ用開口部ＯＥ１〜ＯＥ３、ゲート用開口部ＯＧに対応する領域ＯＥ１ａ〜ＯＥ３ａ、ＯＧａの感光性ポリイミド（絶縁膜ＰＡ）を、識別情報を書き込む角部（四隅）を残して露光する。すなわち、各角部が欠け部ＣＯを有するようにパターニングし、領域ＯＥ１ａ〜ＯＥ３ａ、ＯＧａを形成する。
【００４９】
続いて、図１８に示すように、図１７で露光した領域ＯＥ１ａ〜ＯＥ３ａ、ＯＧａに対して、さらに、レーザー露光機などを用いて、半導体チップ１の識別情報に対応したパターンを露光する。すなわち、図７で説明したように、パッドの角部に形成する欠け部ＣＯに対応したパターンを形成する。この例では、ビットの“０”に対応する角部に欠け部ＣＯを形成しないように露光し、領域ＯＥ１ａ〜ＯＥ３ａ、ＯＧａの角部が直角となるように拡張する。
【００５０】
続いて、図１９に示すように、図１８で露光した絶縁膜ＰＡに対して現像およびキュアを行い、絶縁膜ＰＡにおける露光部（領域ＯＥ１ａ〜ＯＥ３ａ、ＯＧａ）を除去する。これにより、角部に欠け部ＣＯを含むパターンが形成され、エミッタ用開口部ＯＥ１〜ＯＥ３、ゲート用開口部ＯＧが完成する。その後、各開口部に、ニッケル層（Ｎｉ層）ＭＥ１と金層（Ａｕ層）ＭＥ２を形成し、エミッタ用パッドＥＰ１〜ＥＰ３、ゲート用パッドＧＰを形成する。
【００５１】
その後、Ｓ１１〜Ｓ１４の工程によりウエハの準備が完了すると、ウエハテスト工程にて、ウエハ上に形成された半導体チップに対して、プローブテスト（ウエハテスト）を行う。プローブテストにより、半導体チップごとの電気的特性（ＩＧＢＴの閾値等）が測定される。なお、半導体チップの各パッドが示す識別情報に、プローブテストの結果（閾値等の特性や良品／不良品等）の情報を含めてもよい。さらに、組立工程において、ウエハを半導体チップ毎に分断（ダイシング）して個片化し、プローブテストで良品と判定されたチップを対象にパッケージへの組み立てを行い、半導体装置が完成する。この組立工程では、半導体チップの各パッドが示す識別情報により半導体チップを識別し、組み立てを行う。
【００５２】
＜実施の形態１の効果＞
以上のように、本実施の形態では、ＩＧＢＴなどを構成する半導体チップ（半導体装置）において、パッドの周辺部の形状を半導体チップの識別情報に応じた形状とした（コーディングしたとも言える）。パッドの形状のみで識別情報を示すことができるため、半導体チップにマーキングの場所やヒューズの場所を別途用意する必要がない。半導体チップのサイズを小さくして、できるだけ無駄な領域を抑えたい場合に、効果が大きい。
【００５３】
また、パッドの周辺部の角（隅）などに欠け部を設けるのみで実現できるため、単純な構成で識別情報を示すことができる。パッドを形成する場合もパッドの形状を把握する場合も、複雑な処理をすることなく、簡易に形成及び把握することができる。例えば、関連する製造プロセスに対し、図１８のようなレーザー露光機でパッドの角を形成する工程を追加するのみで、識別情報を書き込むことができる。また、パッドの形状の一部に欠け部を形成するのみであるため、半導体チップの電気的特性への影響を抑えることができる。
【００５４】
（実施の形態２）
以下、図面を参照して実施の形態２について説明する。実施の形態１では、ＩＧＢＴのように複数のパッドを有する半導体装置の例について説明したが、本実施の形態では、１つのパッドを有する半導体装置の例について説明する。
【００５５】
図２０及び図２１は、本実施の形態に係る半導体チップ（半導体装置）２の構成を示す平面図である。半導体チップ２は、半導体基板ＳＢの上に１つのパッドＰＤを備えており、例えば、図１のダイオード１１を構成する半導体チップである。本実施の形態は、ダイオードの他、パッド数の少ないデバイスに適している。本実施の形態では、パッドＰＤの角部ではなく、パッドＰＤの辺の一部に識別情報（ビット列）をコーディングする。
【００５６】
図２０の例では、欠け部ＣＯとして、パッドＰＤの１つの辺に識別情報に応じた切り欠きを形成している。複数のビットの値に対応して複数の切り欠きを有している。例えば、外側から内側へ切り欠きがある部分（凹部）を“１”、切り欠きがない部分（凸部）を“０”として、ビット列を示している。角部と角部を結ぶ最外周の直線の部分が“０”であり、最外周より内側の部分が“１”であるとも言える。なお、“０”と“１”を逆のパターンに割り当ててもよい。切り欠きの形状やサイズ（複数のパターン）によって、任意のビット（複数のビット）を割り当ててもよい。
【００５７】
図２１は、パッドＰＤの辺に切り欠きを形成する他の例である。複数のビットの値の変化に対応して複数の切り欠きを有している。図２１では、パッドＰＤの辺において、パターンの変化点を“１”、変化の無い部分を“０”に割り当てている。すなわち、パッドＰＤの辺が、外側から内側、もしくは、内側から外側へ折れ曲がった場合、“１”を示し、パッドＰＤの辺が、外側もしくは内側のまま直線が続く場合、“０”を示す。また、識別情報の開始を示すマーク（切り欠き）や終了を示すマークを形成することで、識別情報を正確に読み取ることができる。
【００５８】
このように、半導体チップのパッドの周辺部の形状として、パッドの辺の形状を識別情報に応じた形状とした場合でも、実施の形態１と同様の効果を得ることができる。また、パッドの辺に識別情報に応じた切り欠きを形成することで、少ないパッドの半導体チップにおいても、より多くのビットを含む識別情報を示すことができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００６０】
１、１ａ、２  半導体チップ
１０    ＩＧＢＴ
１１    ダイオード
２０    ウエハ
１００  モータ駆動システム
１０１  インバータモジュール
１１０、１１０ａ、１１０ｂ  スイッチ回路
ＣＥ    コレクタ用電極
ＣＯ    欠け部
ＣＴ    コンタクトホール
ＥＬ    電極配線
ＥＰ１〜ＥＰ３  エミッタ用パッド
ＧＥ    ゲート電極
ＧＩ    ゲート絶縁膜
ＧＰ    ゲート用パッド
ＧＴ    ゲートトレンチ
ＩＬ    絶縁膜
ＩＮＶ  インバータ
ＭＯＴ  モータ
ＮＬ    ｎ＋型半導体層
ＮＲ    ｎ＋型半導体領域
ＯＥ１〜ＯＥ３  エミッタ用開口部
ＯＥ１ａ〜ＯＥ３ａ  領域
ＯＧ    ゲート用開口部
ＰＡ    絶縁膜
ＰＤ    パッド
ＰＬ    ｐ＋型半導体層
ＰＲ    ｐ型半導体領域
ＳＢ    半導体基板
【図１】
2018148107.tif 000003
【図２】
2018148107.tif 000004
【図３】
2018148107.tif 000005
【図４】
2018148107.tif 000006
【図５】
2018148107.tif 000007
【図６】
2018148107.tif 000008
【図７】
2018148107.tif 000009
【図８】
2018148107.tif 000010
【図９】
2018148107.tif 000011
【図１０】
2018148107.tif 000012
【図１１】
2018148107.tif 000013
【図１２】
2018148107.tif 000014
【図１３】
2018148107.tif 000015
【図１４】
2018148107.tif 000016
【図１５】
2018148107.tif 000017
【図１６】
2018148107.tif 000018
【図１７】
2018148107.tif 000019
【図１８】
2018148107.tif 000020
【図１９】
2018148107.tif 000021
【図２０】
2018148107.tif 000022
【図２１】
2018148107.tif 000023