(57)【要約】      （修正有）【課題】高速動作、低消費電力である半導体装置の提供。【解決手段】結晶性のシリコンをチャネル形成領域に有するトランジスタ１０２ｎ、１０２ｐを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子１３６と、容量素子１３６における電荷の供給、保持、放出を制御するためのスイッチング素子であるトランジスタ１２１とを有する。トランジスタ１２１は、トランジスタ１０２ｎ、１０２ｐを覆う絶縁膜１２０上に位置する。絶縁膜１２０は、加熱により一部の酸素が脱離する第１の酸化絶縁膜１２０ａと、酸素の拡散を防ぎ、第１の酸化絶縁膜の周囲に設けられた第２の酸化絶縁膜１２０ｂとを有する。トランジスタ１２１が有する酸化物半導体膜１２２は、第１の酸化絶縁膜１２０ａに接し、かつ、チャネル形成領域である第１の領域１２７と、第１の領域を挟み、第１及び第２の酸化絶縁膜に接する一対の第２の領域１２８、１２９とを有する。【選択図】図１
2018074167.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
前記酸化物半導体層の下面及び前記第１の酸化絶縁膜の下面と接する第３の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、を有し、
前記第１の酸化絶縁層、前記第２の酸化絶縁層及び前記第３の酸化絶縁層は、重なる領域を有し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。
【請求項２】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、
前記第１の酸化絶縁層及び前記第２の酸化絶縁層は、重なる領域を有し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。
【請求項３】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
前記酸化物半導体層の下面及び前記第１の酸化絶縁膜の下面と接する第３の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、
導電層と、を有し、
前記第１の酸化絶縁層、前記第２の酸化絶縁層及び前記第３の酸化絶縁層は、重なる領域を有し、
前記導電層は、前記酸化物半導体層の上面と接し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの
半導体装置は、その用途によって多種多様な構成を有しているが、一般的に、データや命
令を記憶するための主記憶装置の他に、高速でデータの書き込みと読み出しができるレジ
スタ、キャッシュなどの緩衝記憶装置が設けられている。緩衝記憶装置は、演算装置と主
記憶装置の間に介在し、低速な主記憶装置へのアクセスを減らして演算処理を高速化させ
ることを目的として、ＣＰＵに設けられている。
【０００３】
通常は、レジスタとしてフリップフロップが、キャッシュとしてＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられる。下記特許文献１には、キ
ャッシュとして、ＳＲＡＭなどの揮発性メモリと、不揮発性メモリとを併用する構成につ
いて記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１２１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、中央演算処理装置などの半導体装置には、高速動作のみならず、消費電力の低
さと、集積度の高さが要求される。しかし、例えば、トランジスタのサイズにもよるが、
ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与えられてい
るノードの間において、直列に接続されたｐチャネル型トランジスタ及びｎチャネル型ト
ランジスタを、バルクのシリコンを用いて作製した場合、室温下にて、ノード間の電圧が
約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。中央演算処理装置や、緩衝記憶装置
の規模が大型化してトランジスタ数が多くなるほど、或いは、中央演算処理装置や、緩衝
記憶装置が設けられたＩＣチップの温度が上昇するほど、上記オフ電流の総量は大きくな
るため、消費電力が嵩んでしまう。よって、中央演算処理装置を構成しているトランジス
タは、オフ電流が小さくなるように、その構造に工夫を凝らす必要がある。しかし、高速
動作とオフ電流の小ささとを兼ね備えたトランジスタの実現は、開発に時間と費用を要す
る。
【０００６】
半導体装置の消費電力を抑えるため、緩衝記憶装置への電源の供給を停止するという一つ
の方法が提案されている。緩衝記憶装置に用いられるフリップフロップやＳＲＡＭは揮発
性であるため、上記方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、
電源停止の前にデータを不揮発性の記憶装置へ一時的に移している。しかし、これらの不
揮発性の記憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑で
ある。
【０００７】
また、長時間の電源停止を行う際には、データをハードディスク、フラッシュメモリ等の
記憶装置に移してから電源停止を行うこともできるが、それらの記憶装置はデータを元に
戻すのに時間を必要とするため、短時間の電源停止には適さない。
【０００８】
上述の問題に鑑み、本発明は、高速動作を確保しつつ、消費電力を抑えることができる半
導体装置の提供を目的の一つとする。或いは、本発明は、高速動作を確保しつつ、消費電
力を抑えることができ、高集積化を実現できる半導体装置の提供を目的の一つとする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様では、結晶性を有するシリコン、またはゲル
マニウムなどの半導体をチャネル形成領域に有するトランジスタを用いた記憶素子と、当
該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放
出を制御するスイッチング素子とを、半導体装置に設ける。さらに、本発明の一態様では
、上記記憶素子を構成するトランジスタが形成されている層上に、上記スイッチング素子
を構成するトランジスタが形成されており、なおかつ、記憶素子を構成するトランジスタ
が有するソース電極及びドレイン電極のいずれか一方が、スイッチング素子を構成するト
ランジスタが有するソース電極及びドレイン電極のいずれか一方として、機能しているも
のとする。
【００１０】
或いは、上記課題を解決するために、本発明の一態様では、結晶性を有するシリコン、ま
たはゲルマニウムなどの半導体をチャネル形成領域に有するトランジスタを用いた記憶素
子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、
保持、放出を制御するスイッチング素子とを、半導体装置に設ける。さらに、本発明の一
態様では、上記記憶素子を構成するトランジスタが形成されている層上に、上記スイッチ
ング素子を構成するトランジスタが形成されているものとする。
【００１１】
上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用い
る。酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコ
ンよりも低い。よって、酸化物半導体をチャネル形成領域に有するトランジスタは、通常
のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が
極めて小さい。
【００１２】
また、本発明の一態様では、酸化物半導体をチャネル形成領域に有するトランジスタのオ
フ電流をさらに小さくさせるために、半導体装置に以下の第１の構成を採用する。具体的
に、本発明の一態様に係る半導体装置において、上記スイッチング素子を構成するトラン
ジスタは、絶縁膜上に形成される酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と
、ゲート絶縁膜を間に挟んで酸化物半導体膜と重なる位置に設けられたゲート電極と、酸
化物半導体膜に接続された一対の導電膜と、を有する。酸化物半導体膜は、ゲート電極と
重なり、少なくとも一部がチャネル形成領域として機能する第１の領域と、第１の領域を
挟む一対の第２の領域とを有している。また、上記絶縁膜は、加熱により一部の酸素が脱
離する第１の酸化絶縁膜と、酸素の拡散を防ぎ、なおかつ当該第１の酸化絶縁膜の周囲に
設けられた第２の酸化絶縁膜とを有する。そして、上記酸化物半導体膜は、第１の領域に
おいて上記第１の酸化絶縁膜に接し、第２の領域において第１の酸化絶縁膜及び第２の酸
化絶縁膜に接する。
【００１３】
上記構成により、第１の酸化絶縁膜から放出された酸素は、第２の酸化絶縁膜への拡散が
妨げられるため、第１の領域における酸化物半導体膜の端部に効率よく供給される。なお
、酸化物半導体をチャネル形成領域に有するトランジスタは、酸化物半導体膜を所望の形
状にエッチングするためのエッチング処理、酸化物半導体膜の端部の減圧雰囲気における
暴露等により、酸化物半導体膜の端部において酸素の脱離による酸素欠損が形成されやす
い。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜の端部に酸素欠
損が形成されると、寄生チャネルが生じ、それによりトランジスタのオフ電流が大きくな
る。しかし、本発明の一態様では、上記構成により、第１の領域における酸化物半導体膜
の端部に酸素欠損が形成されるのを防ぎ、オフ電流を小さくさせることができる。
【００１４】
或いは、本発明の一態様では、酸化物半導体をチャネル形成領域に有するトランジスタの
オフ電流をさらに小さくさせるために、半導体装置に上記第１の構成の代わりに、以下の
第２の構成を採用しても良い。具体的に、本発明の一態様に係る半導体装置において、上
記スイッチング素子を構成するトランジスタは、酸化物半導体膜と、酸化物半導体膜上の
ゲート絶縁膜と、ゲート絶縁膜を間に挟んで酸化物半導体膜と重なる位置に設けられたゲ
ート電極と、酸化物半導体膜に接続された一対の導電膜と、を有する。さらに、上記半導
体装置は、酸化物半導体膜の端部と接するように、酸化物半導体膜の周囲に設けられ、な
おかつ加熱により一部の酸素が脱離する第１の酸化絶縁膜と、当該第１の酸化絶縁膜を間
に挟んで酸化物半導体膜の周囲に設けられ、なおかつ酸素の拡散を防ぐ第２の酸化絶縁膜
と、酸化物半導体膜の下部に設けられ、なおかつ加熱により一部の酸素が脱離する第３の
酸化絶縁膜と、を有する。また、酸化物半導体膜は、ゲート電極と重なり、少なくとも一
部がチャネル形成領域として機能する第１の領域と、第１の領域を挟む一対の第２の領域
とを有している。
【００１５】
上記構成により、第１の酸化絶縁膜から放出された酸素は、第２の酸化絶縁膜への拡散が
妨げられるため、酸化物半導体膜の端部に効率よく供給される。また、第３の酸化絶縁膜
から放出された酸素は、酸化物半導体膜の下部に供給される。上述したように、酸化物半
導体をチャネル形成領域に有するトランジスタは、酸化物半導体膜を所望の形状にエッチ
ングするためのエッチング処理、酸化物半導体膜の端部の減圧雰囲気における暴露等によ
り、酸化物半導体膜の端部において酸素の脱離による酸素欠損が形成されやすい。そして
、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜の端部に酸素欠損が形成さ
れると、寄生チャネルが生じ、それによりトランジスタのオフ電流が大きくなる。しかし
、本発明の一態様では、酸化物半導体膜の端部、特に、第１の領域における酸化物半導体
膜の端部に酸素が効率よく供給されることにより、第１の領域における酸化物半導体膜の
端部に酸素欠損が形成されるのを防ぎ、オフ電流を小さくさせることができる。
【００１６】
なお、上記第１の構成或いは第２の構成を有する半導体装置において、上記酸化物半導体
膜は、第２の領域が、ドーパントを含んでいても良い。或いは、上記酸化物半導体膜は、
第２の領域が、ドーパントを含む一対の第３の領域と、上記ドーパントの濃度が第３の領
域よりも高い一対の第４の領域とを有していても良い。具体的に、酸化物半導体膜は、第
１の領域と、第１の領域を挟む一対の第２の領域とを有し、第２の領域は、第１の領域を
挟む一対の第３の領域と、第１の領域及び一対の第３の領域を挟む一対の第４の領域とを
有する。上記第３の領域は、電界緩和領域として機能する。
【００１７】
酸化物半導体膜を活性層として用いたトランジスタのオフ電流が小さいことは、いろいろ
な実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍ
の素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０
Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち
１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジス
タのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であるこ
とが分かる。
【００１８】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
【００１９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００２０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００２１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００２２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００２４】
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値電圧、ばらつき等
）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために
、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、
密度等を適切なものとすることが好ましい。
【００２５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【００２６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋
（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。
【００２７】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【００２８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【００２９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
【００３０】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の数式１にて定義される。
【００３１】
【数１】
2018074167.tif 000003
【００３２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【発明の効果】
【００３３】
本発明の一態様では、記憶素子を構成するトランジスタが、結晶性を有するシリコン、ま
たはゲルマニウムなどの半導体をチャネル形成領域に有することで、半導体装置の高速動
作を確保することができる。また、本発明の一態様では、オフ電流が極めて小さいトラン
ジスタでスイッチング素子を構成することで、スイッチング素子を介して容量素子からリ
ークする電荷の量を小さく抑えることができる。すなわち、本発明の一態様では、記憶素
子とスイッチング素子に要求される特性に合わせて、最適な構造のトランジスタを容易に
作り分けることができる。また、本発明の一態様では、記憶素子を構成するトランジスタ
と、スイッチング素子を構成するトランジスタとを積層することで、半導体装置の高集積
化を実現することができる。
【００３４】
よって、本発明の一態様では、上記構成により、高速動作を確保しつつ、消費電力を抑え
ることができる半導体装置を実現できる。或いは、本発明の一態様では、高速動作を確保
しつつ、消費電力を抑えることができ、高集積化を実現できる半導体装置を実現できる。
【図面の簡単な説明】
【００３５】
【図１】半導体装置の断面図。
【図２】トランジスタの断面図、及び上面図。
【図３】半導体装置の断面図。
【図４】トランジスタの断面図、及び上面図。
【図５】記憶回路の回路図。
【図６】記憶装置の構成を示す図。
【図７】半導体装置のブロック図。
【図８】半導体装置の作製方法を示す図。
【図９】半導体装置の作製方法を示す図。
【図１０】半導体装置の作製方法を示す図。
【図１１】半導体装置の作製方法を示す図。
【図１２】半導体装置の作製方法を示す図。
【図１３】半導体装置の作製方法を示す図。
【図１４】半導体装置の作製方法を示す図。
【図１５】半導体装置の作製方法を示す図。
【図１６】半導体装置の作製方法を示す図。
【図１７】電子機器の図。
【図１８】本発明の一態様に係る酸化物半導体の構造を説明する図。
【図１９】本発明の一態様に係る酸化物半導体の構造を説明する図。
【図２０】本発明の一態様に係る酸化物半導体の構造を説明する図。
【図２１】基板加熱温度と欠陥密度の関係を示す図。
【図２２】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２６】計算に用いたトランジスタの断面構造を説明する図。
【図２７】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２８】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図２９】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図３０】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３１】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３２】Ｉｄｓおよび移動度のＶｇｓ依存性を示す図。
【図３３】基板温度としきい値電圧の関係および基板温度と移動度の関係を示す図。
【図３４】半導体装置の上面図及び断面図。
【図３５】半導体装置の上面図及び断面図。
【図３６】半導体装置の断面図。
【図３７】トランジスタの断面図、及び上面図。
【図３８】半導体装置の断面図。
【図３９】半導体装置の断面図。
【図４０】トランジスタの断面図、及び上面図。
【図４１】半導体装置の断面図。
【図４２】半導体装置の作製方法を示す図。
【図４３】半導体装置の作製方法を示す図。
【図４４】半導体装置の作製方法を示す図。
【図４５】半導体装置の作製方法を示す図。
【図４６】半導体装置の作製方法を示す図。
【図４７】半導体装置の作製方法を示す図。
【図４８】半導体装置の作製方法を示す図。
【図４９】半導体装置の作製方法を示す図。
【図５０】半導体装置の作製方法を示す図。
【図５１】半導体装置の作製方法を示す図。
【図５２】半導体装置の作製方法を示す図。
【発明を実施するための形態】
【００３６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３７】
なお、集積回路や、ＲＦタグ、半導体表示装置など、記憶装置を用いることができるあり
とあらゆる半導体装置が、本発明の範疇に含まれる。集積回路には、マイクロプロセッサ
、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイ
クロコントローラ等を含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃ
ｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒ
ａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：
Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また
、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子
を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒ
ｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥ
Ｄ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子
を駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００３８】
（実施の形態１）
本発明の一態様に係る半導体装置は、結晶性を有するシリコン、またはゲルマニウムなど
の半導体をチャネル形成領域に有するトランジスタを用いた記憶素子と、当該記憶素子の
データを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御する
スイッチング素子とを有する。図１に、記憶素子が有するｎチャネル型トランジスタ１０
２ｎ及びｐチャネル型トランジスタ１０２ｐと、容量素子１３６と、スイッチング素子が
有するトランジスタ１２１との構成を断面図で一例として示す。
【００３９】
図１に示す半導体装置は、その表面に絶縁膜１０１が形成された基板１００上に、ｎチャ
ネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１０２ｐとを有する。
【００４０】
ｎチャネル型トランジスタ１０２ｎは、結晶性を有するシリコンを有する半導体膜１０３
ｎと、半導体膜１０３ｎ上のゲート絶縁膜１０４ｎと、ゲート絶縁膜１０４ｎを間に挟ん
で半導体膜１０３ｎと重なる位置に設けられたゲート電極１０５ｎと、半導体膜１０３ｎ
に接続され、ソース電極またはドレイン電極として機能する導電膜１６１及び導電膜１６
２とを有する。そして、半導体膜１０３ｎは、チャネル形成領域として機能する第１の領
域１０８と、ソースまたはドレインとして機能する第２の領域１０９及び第２の領域１１
０とを有する。第２の領域１０９及び第２の領域１１０は、第１の領域１０８を間に挟ん
でいる。なお、図１では、半導体膜１０３ｎが、第１の領域１０８と第２の領域１０９及
び第２の領域１１０との間に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域
として機能する第３の領域１１１及び第３の領域１１２を有している場合を例示している
。
【００４１】
また、ｐチャネル型トランジスタ１０２ｐは、結晶性を有するシリコンを有する半導体膜
１０３ｐと、半導体膜１０３ｐ上のゲート絶縁膜１０４ｐと、ゲート絶縁膜１０４ｐを間
に挟んで半導体膜１０３ｐと重なる位置に設けられたゲート電極１０５ｐと、半導体膜１
０３ｐに接続され、ソース電極またはドレイン電極として機能する導電膜１６２及び導電
膜１６３とを有する。そして、半導体膜１０３ｐは、チャネル形成領域として機能する第
１の領域１１４と、ソースまたはドレインとして機能する第２の領域１１５及び第２の領
域１１６とを有する。第２の領域１１５及び第２の領域１１６は、第１の領域１１４を間
に挟んでいる。なお、図１では、半導体膜１０３ｐが、第１の領域１１４と第２の領域１
１５及び第２の領域１１６との間に、ＬＤＤ領域として機能する第３の領域１１７及び第
３の領域１１８を有している場合を例示している。
【００４２】
なお、図１では、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１０
２ｐとが導電膜１６２を共有している場合を例示しているが、上記２つのトランジスタが
互いに独立した導電膜を有していても良い。
【００４３】
また、図１では、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１０
２ｐとが、薄膜の半導体膜を用いている場合を例示しているが、ｎチャネル型トランジス
タ１０２ｎと、ｐチャネル型トランジスタ１０２ｐとが、バルクの半導体基板にチャネル
形成領域を有するトランジスタであっても良い。
【００４４】
また、図１に示す半導体装置では、ｎチャネル型トランジスタ１０２ｎが有する半導体膜
１０３ｎ、ゲート絶縁膜１０４ｎ、及びゲート電極１０５ｎを覆うように、なおかつ、ｐ
チャネル型トランジスタ１０２ｐが有する半導体膜１０３ｐ、ゲート絶縁膜１０４ｐ、及
びゲート電極１０５ｐを覆うように、絶縁膜１１９が設けられている。そして、絶縁膜１
１９上には、第１の酸化絶縁膜１２０ａ及び第２の酸化絶縁膜１２０ｂを有する絶縁膜１
２０が設けられている。
【００４５】
導電膜１６１は、絶縁膜１１９及び絶縁膜１２０に設けられた開口部において第２の領域
１０９に接するように、絶縁膜１２０上に設けられている。導電膜１６２は、絶縁膜１１
９及び絶縁膜１２０に設けられた開口部において第２の領域１１０及び第２の領域１１５
に接するように、絶縁膜１２０上に設けられている。導電膜１６３は、絶縁膜１１９及び
絶縁膜１２０に設けられた開口部において第２の領域１１６に接するように、絶縁膜１２
０上に設けられている。
【００４６】
第１の酸化絶縁膜１２０ａは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成
する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす
酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜１２０ａ
として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフ
ニウム、酸化イットリウム等を用いることができる。
【００４７】
第２の酸化絶縁膜１２０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁
膜１２０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、
酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化
学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは
３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比
を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【００４８】
なお、「加熱により一部の酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒ
ｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換
算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×
１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４９】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下
に説明する。
【００５０】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
【００５１】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式２で求める
ことができる。質量数３２のものとしてＣＨ３ＯＨがあるが、絶縁膜中に存在する可能性
は低い。よって、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全ては、酸
素分子由来であると仮定する。また、酸素原子の同位体である質量数１７の酸素原子及び
質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であ
るため、存在しないものと仮定する。
【００５２】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式２）
【００５３】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。標準試料の基準値は、ＮＨ２／Ｓ
Ｈ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは
、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、
特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学
株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×
１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００５４】
また、ＴＤＳ分析において、一部の酸素は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
【００５５】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の脱離量の２倍となる。
【００５６】
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した
値である。
【００５７】
絶縁膜１２０上には、スイッチング素子が有するトランジスタ１２１が設けられている。
具体的に、トランジスタ１２１は、絶縁膜１２０上に位置する酸化物半導体膜１２２と、
酸化物半導体膜１２２上のゲート絶縁膜１２３と、ゲート絶縁膜１２３を間に挟んで酸化
物半導体膜１２２と重なる位置に設けられたゲート電極１２４と、酸化物半導体膜１２２
に接続され、ソース電極またはドレイン電極として機能する導電膜１６３及び導電膜１６
４とを有する。酸化物半導体膜１２２は、ゲート電極１２４と重なり、少なくとも一部が
チャネル形成領域として機能する第１の領域１２７と、ソースまたはドレインとして機能
し、第１の領域１２７を挟む第２の領域１２８及び第２の領域１２９とを有している。具
体的に、導電膜１６３は、酸化物半導体膜１２２が有する第２の領域１２８に接続されて
いる。また、導電膜１６４は、酸化物半導体膜１２２が有する第２の領域１２９に接続さ
れている。
【００５８】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（Ｇａ
Ｎ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり
、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある
。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可
能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能で
ある。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導
体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジ
スタの性能（例えば移動度）を向上させるために結晶性の酸化物半導体を得ようとする場
合でも、２００℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ること
ができる。
【００５９】
次いで、図２を用いて、酸化物半導体膜１２２が有する第１の領域１２７、第２の領域１
２８及び第２の領域１２９と、絶縁膜１２０が有する第１の酸化絶縁膜１２０ａ及び第２
の酸化絶縁膜１２０ｂとの位置関係について説明する。
【００６０】
図２（Ａ）は、絶縁膜１２０及びトランジスタ１２１の断面図であり、図２（Ｂ）は、絶
縁膜１２０及びトランジスタ１２１の上面図である。図２（Ｂ）の破線Ａ１−Ａ２におけ
る断面図が、図２（Ａ）に相当する。また、図２（Ｃ）は、図２（Ｂ）の破線Ｂ１−Ｂ２
における、絶縁膜１２０及びトランジスタ１２１の断面図である。
【００６１】
トランジスタ１２１は、ゲート電極１２４の側部に、絶縁膜を有するサイドウォール１３
０が設けられており、ゲート電極１２４の上部に、絶縁膜１３１が設けられている。そし
て、導電膜１６３及び導電膜１６４は、その一部がサイドウォール１３０に接している。
導電膜１６３及び導電膜１６４は必ずしもサイドウォール１３０に接している必要は無い
が、サイドウォール１３０に接するように導電膜１６３及び導電膜１６４を形成すること
で、導電膜１６３及び導電膜１６４の位置が多少ずれて形成されたとしても、導電膜１６
３及び導電膜１６４と酸化物半導体膜１２２との接する面積が、変動するのを防ぐことが
できる。よって、導電膜１６３及び導電膜１６４の位置がずれることによる、トランジス
タ１２１のオン電流の変動を防ぐことができる。
【００６２】
なお、ゲート電極１２４の上部に位置する絶縁膜１３１は必ずしも設ける必要は無いが、
絶縁膜１３１を設けることで、導電膜１６３及び導電膜１６４の位置がずれて形成され、
ゲート電極１２４の上部にかかっても、導電膜１６３及び導電膜１６４とゲート電極１２
４が導通するのを防ぐことができる。
【００６３】
そして、絶縁膜１２０は、第１の酸化絶縁膜１２０ａの周囲に第２の酸化絶縁膜１２０ｂ
が設けられている。そして、酸化物半導体膜１２２は、第１の領域１２７において上記第
１の酸化絶縁膜１２０ａに接し、第２の領域１２８及び第２の領域１２９において第１の
酸化絶縁膜１２０ａ及び第２の酸化絶縁膜１２０ｂに接する。
【００６４】
上記構成により、加熱により第１の酸化絶縁膜１２０ａから放出された酸素が、第２の酸
化絶縁膜１２０ｂを通過するのを抑制することができるので、上記酸素が第１の領域１２
７における酸化物半導体膜１２２の端部１３２に効率よく供給される。なお、酸化物半導
体をチャネル形成領域に有するトランジスタ１２１は、酸化物半導体膜１２２を所望の形
状にエッチングするためのエッチング処理、酸化物半導体膜１２２の端部の減圧雰囲気に
おける暴露等により、酸化物半導体膜１２２の端部において酸素の脱離による酸素欠損が
形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜１
２２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１
２１のオフ電流が大きくなる。しかし、本発明の一態様では、上記構成により、第１の領
域１２７における酸化物半導体膜１２２の端部１３２に酸素欠損が形成されるのを防ぎ、
オフ電流を小さくさせることができる。
【００６５】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲート電極よりも高い電位とした状態において、ソースの電位
を基準としたときのゲート電極の電位が０以下であるときに、ソースとドレインの間に流
れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジス
タにおいては、ドレインをソースとゲート電極よりも低い電位とした状態において、ソー
スの電位を基準としたときのゲート電極の電位が０以上であるときに、ソースとドレイン
の間に流れる電流のことを意味する。
【００６６】
また、図１に示すように、容量素子１３６は、絶縁膜１２０上の導電膜１３３と、導電膜
１３３上の絶縁膜１３４と、絶縁膜１３４を間に挟んで導電膜１３３と重なる位置に設け
られた導電膜１３５とを有する。絶縁膜１３４は、トランジスタ１２１上にも設けられて
いる。また、導電膜１３３と導電膜１６４とは電気的に接続されていても良いし、或いは
、導電膜１３３と導電膜１６４とが一の連続した導電膜で構成されていても良い。
【００６７】
なお、図１では、容量素子１３６をトランジスタ１２１と共に絶縁膜１２０の上に設けて
いる場合を例示しているが、容量素子１３６は、ｎチャネル型トランジスタ１０２ｎ及び
ｐチャネル型トランジスタ１０２ｐと共に、絶縁膜１２０の下に設けられていても良い。
【００６８】
また、トランジスタ１２１は、ゲート電極１２４を酸化物半導体膜１２２の片側において
少なくとも有していれば良いが、酸化物半導体膜１２２を間に挟んで存在する一対のゲー
ト電極を有していても良い。
【００６９】
次いで、図１に示した構成とは異なる、本発明の一態様に係る半導体装置の構成について
説明する。図３に、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐと、容量素子１３６と、スイッチング素子が有するトランジスタ
１２１との構成を断面図で一例として示す。
【００７０】
図３に示す半導体装置は、図１に示す半導体装置と同様に、その表面に絶縁膜１０１が形
成された基板１００上に、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジ
スタ１０２ｐとを有する。ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジ
スタ１０２ｐの具体的な構成については、図１と同様である。
【００７１】
そして、図３に示す半導体装置は、図１と同様に、ｎチャネル型トランジスタ１０２ｎが
有する半導体膜１０３ｎ、ゲート絶縁膜１０４ｎ、及びゲート電極１０５ｎを覆うように
、なおかつ、ｐチャネル型トランジスタ１０２ｐが有する半導体膜１０３ｐ、ゲート絶縁
膜１０４ｐ、及びゲート電極１０５ｐを覆うように、絶縁膜１１９が設けられている。そ
して、絶縁膜１１９上には、第１の酸化絶縁膜１４０ａ、第２の酸化絶縁膜１４０ｂ、及
び第３の酸化絶縁膜１４０ｃを有する絶縁膜１４０が設けられている。絶縁膜１４０上に
は、スイッチング素子が有するトランジスタ１２１が設けられている。
【００７２】
導電膜１６１は、絶縁膜１１９及び絶縁膜１４０に設けられた開口部において第２の領域
１０９に接するように、絶縁膜１４０上に設けられている。導電膜１６２は、絶縁膜１１
９及び絶縁膜１４０に設けられた開口部において第２の領域１１０及び第２の領域１１５
に接するように、絶縁膜１４０上に設けられている。導電膜１６３は、絶縁膜１１９及び
絶縁膜１４０に設けられた開口部において第２の領域１１５に接するように、絶縁膜１４
０上に設けられている。
【００７３】
第１の酸化絶縁膜１４０ａ及び第３の酸化絶縁膜１４０ｃは、加熱により一部の酸素が脱
離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜として
は、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好まし
い。第１の酸化絶縁膜１４０ａとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【００７４】
第２の酸化絶縁膜１４０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁
膜１４０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、
酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化
学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは
３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比
を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【００７５】
また、具体的に、トランジスタ１２１は、酸化物半導体膜１４２と、酸化物半導体膜１４
２上のゲート絶縁膜１４３と、ゲート絶縁膜１４３を間に挟んで酸化物半導体膜１４２と
重なる位置に設けられたゲート電極１４４と、酸化物半導体膜１４２に接続され、ソース
電極またはドレイン電極として機能する導電膜１６３及び導電膜１６４とを有する。酸化
物半導体膜１４２は、ゲート電極１４４と重なり、少なくとも一部がチャネル形成領域と
して機能する第１の領域１４７と、ソースまたはドレインとして機能し、第１の領域１４
７を挟む第２の領域１４８及び第２の領域１４９とを有している。
【００７６】
次いで、図４を用いて、図３に示したトランジスタ１２１の具体的な断面構造について説
明する。
【００７７】
図４（Ａ）は、絶縁膜１４０及びトランジスタ１２１の断面図であり、図４（Ｂ）は、絶
縁膜１４０及びトランジスタ１２１の上面図である。図４（Ｂ）の破線Ａ１−Ａ２におけ
る断面図が、図４（Ａ）に相当する。また、図４（Ｃ）は、図４（Ｂ）の破線Ｂ１−Ｂ２
における、絶縁膜１４０及びトランジスタ１２１の断面図である。
【００７８】
トランジスタ１２１は、ゲート電極１４４の側部に、絶縁膜を有するサイドウォール１５
０が設けられており、ゲート電極１４４の上部に、絶縁膜１５１が設けられている。そし
て、導電膜１６３及び導電膜１６４は、その一部がサイドウォール１５０に接している。
導電膜１６３及び導電膜１６４は必ずしもサイドウォール１５０に接している必要は無い
が、サイドウォール１５０に接するように導電膜１６３及び導電膜１６４を形成すること
で、導電膜１６３及び導電膜１６４の位置が多少ずれて形成されたとしても、導電膜１６
３及び導電膜１６４と酸化物半導体膜１４２との接する面積が、変動するのを防ぐことが
できる。よって、導電膜１６３及び導電膜１６４の位置がずれることによる、トランジス
タ１２１のオン電流の変動を防ぐことができる。
【００７９】
なお、ゲート電極１４４の上部に位置する絶縁膜１５１は必ずしも設ける必要は無いが、
絶縁膜１５１を設けることで、導電膜１６３及び導電膜１６４の位置がずれて形成され、
ゲート電極１４４の上部にかかっても、導電膜１６３及び導電膜１６４とゲート電極１４
４が導通するのを防ぐことができる。
【００８０】
絶縁膜１４０では、下層に位置する第３の酸化絶縁膜１４０ｃ上に、第１の酸化絶縁膜１
４０ａと、第２の酸化絶縁膜１４０ｂとが順に積層するように設けられている。そして、
第１の酸化絶縁膜１４０ａ及び第２の酸化絶縁膜１４０ｂには開口部１４１が設けられて
おり、上記開口部１４１には、トランジスタ１２１が有する酸化物半導体膜１４２が設け
られている。そして、第１の酸化絶縁膜１４０ａは、酸化物半導体膜１４２の端部に接す
るように、酸化物半導体膜１４２の周囲に設けられている。また、第２の酸化絶縁膜１４
０ｂは、第１の酸化絶縁膜１４０ａを間に挟んで酸化物半導体膜１４２の周囲に設けられ
ている。第３の酸化絶縁膜１４０ｃは、酸化物半導体膜１４２の下部に設けられている。
【００８１】
上記構成により、加熱により第１の酸化絶縁膜１４０ａから放出された酸素が、第２の酸
化絶縁膜１４０ｂを通過するのを抑制することができるので、上記酸素が第１の領域１４
７における酸化物半導体膜１４２の端部１５２に効率よく供給される。また、第３の酸化
絶縁膜１４０ｃから放出された酸素は、酸化物半導体膜１４２の下部に供給される。なお
、酸化物半導体をチャネル形成領域に有するトランジスタ１２１は、酸化物半導体膜１４
２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜１４２の端部の
減圧雰囲気における暴露等により、酸化物半導体膜１４２の端部において酸素の脱離によ
る酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化
物半導体膜１４２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりト
ランジスタ１２１のオフ電流が大きくなる。しかし、本発明の一態様では、上記構成によ
り、第１の領域１４７における酸化物半導体膜１４２の端部１５２に酸素欠損が形成され
るのを防ぎ、オフ電流を小さくさせることができる。
【００８２】
また、図３に示すように、容量素子１３６は、絶縁膜１４０上の導電膜１５３と、導電膜
１５３上の絶縁膜１５４と、絶縁膜１５４を間に挟んで導電膜１５３と重なる位置に設け
られた導電膜１５５とを有する。絶縁膜１５４は、トランジスタ１２１上にも設けられて
いる。また、導電膜１５３と導電膜１６４とは電気的に接続されていても良いし、或いは
、導電膜１５３と導電膜１６４とが一の連続した導電膜で構成されていても良い。
【００８３】
なお、図３では、容量素子１３６をトランジスタ１２１と共に絶縁膜１４０の上に設けて
いる場合を例示しているが、容量素子１３６は、ｎチャネル型トランジスタ１０２ｎ及び
ｐチャネル型トランジスタ１０２ｐと共に、絶縁膜１４０の下に設けられていても良い。
【００８４】
また、トランジスタ１２１は、ゲート電極１４４を酸化物半導体膜１４２の片側において
少なくとも有していれば良いが、酸化物半導体膜１４２を間に挟んで存在する一対のゲー
ト電極を有していても良い。
【００８５】
本発明の一態様では、記憶素子を構成するｎチャネル型トランジスタ１０２ｎ及びｐチャ
ネル型トランジスタ１０２ｐが、結晶性を有するシリコン、またはゲルマニウムなどの半
導体をチャネル形成領域に有することで、半導体装置の高速動作を確保することができる
。また、本発明の一態様では、オフ電流が極めて小さいトランジスタ１２１でスイッチン
グ素子を構成することで、スイッチング素子を介して容量素子１３６からリークする電荷
の量を小さく抑えることができる。すなわち、本発明の一態様では、記憶素子とスイッチ
ング素子に要求される特性に合わせて、最適な構造のトランジスタを容易に作り分けるこ
とができる。また、本発明の一態様では、記憶素子を構成するｎチャネル型トランジスタ
１０２ｎ及びｐチャネル型トランジスタ１０２ｐと、スイッチング素子を構成するトラン
ジスタ１２１とを積層することで、半導体装置の高集積化を実現することができる。
【００８６】
よって、本発明の一態様では、上記構成により、高速動作を確保しつつ、消費電力を抑え
ることができる半導体装置を実現できる。或いは、本発明の一態様では、高速動作を確保
しつつ、消費電力を抑えることができ、高集積化を実現できる半導体装置を実現できる。
【００８７】
また、図３６に、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル型
トランジスタ１０２ｐと、容量素子１３６と、スイッチング素子が有するトランジスタ１
２１との構成を断面図で一例として示す。
【００８８】
図３６に示す半導体装置は、その表面に絶縁膜１０１が形成された基板１００上に、ｎチ
ャネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１０２ｐとを有する。
【００８９】
ｎチャネル型トランジスタ１０２ｎは、結晶性を有するシリコンを有する半導体膜１０３
ｎと、半導体膜１０３ｎ上のゲート絶縁膜１０４ｎと、ゲート絶縁膜１０４ｎを間に挟ん
で半導体膜１０３ｎと重なる位置に設けられたゲート電極１０５ｎと、半導体膜１０３ｎ
に接続された導電膜１０６及び導電膜１０７とを有する。そして、半導体膜１０３ｎは、
チャネル形成領域として機能する第１の領域１０８と、ソースまたはドレインとして機能
する第２の領域１０９及び第２の領域１１０とを有する。第２の領域１０９及び第２の領
域１１０は、第１の領域１０８を間に挟んでいる。なお、図３６では、半導体膜１０３ｎ
が、第１の領域１０８と第２の領域１０９及び第２の領域１１０との間に、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する第３の領域１１１及び第３の
領域１１２を有している場合を例示している。
【００９０】
また、ｐチャネル型トランジスタ１０２ｐは、結晶性を有するシリコンを有する半導体膜
１０３ｐと、半導体膜１０３ｐ上のゲート絶縁膜１０４ｐと、ゲート絶縁膜１０４ｐを間
に挟んで半導体膜１０３ｐと重なる位置に設けられたゲート電極１０５ｐと、半導体膜１
０３ｐに接続された導電膜１０７及び導電膜１１３とを有する。そして、半導体膜１０３
ｐは、チャネル形成領域として機能する第１の領域１１４と、ソースまたはドレインとし
て機能する第２の領域１１５及び第２の領域１１６とを有する。第２の領域１１５及び第
２の領域１１６は、第１の領域１１４を間に挟んでいる。なお、図３６では、半導体膜１
０３ｐが、第１の領域１１４と第２の領域１１５及び第２の領域１１６との間に、ＬＤＤ
領域として機能する第３の領域１１７及び第３の領域１１８を有している場合を例示して
いる。
【００９１】
なお、図３６では、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１
０２ｐとが導電膜１０７を共有している場合を例示しているが、上記２つのトランジスタ
が互いに独立した導電膜を有していても良い。
【００９２】
また、図３６では、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トランジスタ１
０２ｐとが、薄膜の半導体膜を用いている場合を例示しているが、ｎチャネル型トランジ
スタ１０２ｎと、ｐチャネル型トランジスタ１０２ｐとが、バルクの半導体基板にチャネ
ル形成領域を有するトランジスタであっても良い。
【００９３】
また、図３６に示す半導体装置では、導電膜１０６、導電膜１０７、及び導電膜１１３上
に絶縁膜１１９が設けられている。そして、絶縁膜１１９上には、第１の酸化絶縁膜１２
０ａ及び第２の酸化絶縁膜１２０ｂを有する絶縁膜１２０が設けられている。
【００９４】
第１の酸化絶縁膜１２０ａは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成
する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす
酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜１２０ａ
として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフ
ニウム、酸化イットリウム等を用いることができる。
【００９５】
第２の酸化絶縁膜１２０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁
膜１２０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、
酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化
学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは
３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比
を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【００９６】
絶縁膜１２０上には、スイッチング素子が有するトランジスタ１２１が設けられている。
具体的に、トランジスタ１２１は、絶縁膜１２０上に位置する酸化物半導体膜１２２と、
酸化物半導体膜１２２上のゲート絶縁膜１２３と、ゲート絶縁膜１２３を間に挟んで酸化
物半導体膜１２２と重なる位置に設けられたゲート電極１２４と、酸化物半導体膜１２２
に接続された導電膜１２５及び導電膜１２６とを有する。酸化物半導体膜１２２は、ゲー
ト電極１２４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域１
２７と、ソースまたはドレインとして機能し、第１の領域１２７を挟む第２の領域１２８
及び第２の領域１２９とを有している。
【００９７】
次いで、図３７を用いて、酸化物半導体膜１２２が有する第１の領域１２７、第２の領域
１２８及び第２の領域１２９と、絶縁膜１２０が有する第１の酸化絶縁膜１２０ａ及び第
２の酸化絶縁膜１２０ｂとの位置関係について説明する。
【００９８】
図３７（Ａ）は、絶縁膜１２０及びトランジスタ１２１の断面図であり、図３７（Ｂ）は
、絶縁膜１２０及びトランジスタ１２１の上面図である。図３７（Ｂ）の破線Ａ１−Ａ２
における断面図が、図３７（Ａ）に相当する。また、図３７（Ｃ）は、図３７（Ｂ）の破
線Ｂ１−Ｂ２における、絶縁膜１２０及びトランジスタ１２１の断面図である。
【００９９】
トランジスタ１２１は、ゲート電極１２４の側部に、絶縁膜を有するサイドウォール１３
０が設けられており、ゲート電極１２４の上部に、絶縁膜１３１が設けられている。そし
て、導電膜１２５及び導電膜１２６は、その一部がサイドウォール１３０に接している。
導電膜１２５及び導電膜１２６は必ずしもサイドウォール１３０に接している必要は無い
が、サイドウォール１３０に接するように導電膜１２５及び導電膜１２６を形成すること
で、導電膜１２５及び導電膜１２６の位置が多少ずれて形成されたとしても、導電膜１２
５及び導電膜１２６と酸化物半導体膜１２２との接する面積が、変動するのを防ぐことが
できる。よって、導電膜１２５及び導電膜１２６の位置がずれることによる、トランジス
タ１２１のオン電流の変動を防ぐことができる。
【０１００】
なお、ゲート電極１２４の上部に位置する絶縁膜１３１は必ずしも設ける必要は無いが、
絶縁膜１３１を設けることで、導電膜１２５及び導電膜１２６の位置がずれて形成され、
ゲート電極１２４の上部にかかっても、導電膜１２５及び導電膜１２６とゲート電極１２
４が導通するのを防ぐことができる。
【０１０１】
そして、絶縁膜１２０は、第１の酸化絶縁膜１２０ａの周囲に第２の酸化絶縁膜１２０ｂ
が設けられている。そして、酸化物半導体膜１２２は、第１の領域１２７において上記第
１の酸化絶縁膜１２０ａに接し、第２の領域１２８及び第２の領域１２９において第１の
酸化絶縁膜１２０ａ及び第２の酸化絶縁膜１２０ｂに接する。
【０１０２】
上記構成により、加熱により第１の酸化絶縁膜１２０ａから放出された酸素が、第２の酸
化絶縁膜１２０ｂを通過するのを抑制することができるので、上記酸素が第１の領域１２
７における酸化物半導体膜１２２の端部１３２に効率よく供給される。なお、酸化物半導
体をチャネル形成領域に有するトランジスタ１２１は、酸化物半導体膜１２２を所望の形
状にエッチングするためのエッチング処理、酸化物半導体膜１２２の端部の減圧雰囲気に
おける暴露等により、酸化物半導体膜１２２の端部において酸素の脱離による酸素欠損が
形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜１
２２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１
２１のオフ電流が大きくなる。しかし、本発明の一態様では、上記構成により、第１の領
域１２７における酸化物半導体膜１２２の端部１３２に酸素欠損が形成されるのを防ぎ、
オフ電流を小さくすることができる。
【０１０３】
また、図３６に示すように、容量素子１３６は、絶縁膜１２０上の導電膜１３３と、導電
膜１３３上の絶縁膜１３４と、絶縁膜１３４を間に挟んで導電膜１３３と重なる位置に設
けられた導電膜１３５とを有する。絶縁膜１３４は、トランジスタ１２１上にも設けられ
ている。また、導電膜１３３と導電膜１２５とは電気的に接続されていても良いし、或い
は、導電膜１３３と導電膜１２５とが一の連続した導電膜で構成されていても良い。
【０１０４】
なお、図３６では、容量素子１３６をトランジスタ１２１と共に絶縁膜１２０の上に設け
ている場合を例示しているが、容量素子１３６は、ｎチャネル型トランジスタ１０２ｎ及
びｐチャネル型トランジスタ１０２ｐと共に、絶縁膜１２０の下に設けられていても良い
。
【０１０５】
また、図３６では、絶縁膜１２０と、ｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐとの間に、絶縁膜１１９を設けている場合を例示しているが、絶
縁膜１１９は必ずしも設ける必要は無い。絶縁膜１１９を設けない場合、導電膜１０６、
導電膜１０７、及び導電膜１１３に接するように、絶縁膜１２０が設けられる。
【０１０６】
また、トランジスタ１２１は、ゲート電極１２４を酸化物半導体膜１２２の片側において
少なくとも有していれば良いが、酸化物半導体膜１２２を間に挟んで存在する一対のゲー
ト電極を有していても良い。
【０１０７】
図３８に、図３６に示した半導体装置において、トランジスタ１２１が、ゲート電極１２
４に加えて、絶縁膜１１９と絶縁膜１２０の間にバックゲート電極１３７を有する場合を
例示する。バックゲート電極１３７は、絶縁膜１２０を間に挟んで、酸化物半導体膜１２
２と重なる位置に設けられている。
【０１０８】
バックゲート電極１３７は、電気的に絶縁しているフローティングの状態であっても良い
し、電位が他から与えられている状態であっても良い。後者の場合、バックゲート電極１
３７には、ゲート電極１２４と同じ高さの電位が与えられていても良いし、バックゲート
電極１３７にのみ接地電位などの固定の電位が与えられていても良い。バックゲート電極
１３７に与える電位の高さを制御することで、トランジスタ１２１の閾値電圧を制御する
ことができる。図３８では、絶縁膜１１９に形成された開口部を介して、バックゲート電
極１３７が、導電膜１０６、導電膜１０７及び導電膜１１３と同じ層に形成された導電膜
１３８に接続されている場合を例示している。
【０１０９】
次いで、図３６に示した構成とは異なる、本発明の一態様に係る半導体装置の構成につい
て説明する。図３９に、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャ
ネル型トランジスタ１０２ｐと、容量素子１３６と、スイッチング素子が有するトランジ
スタ１２１との構成を断面図で一例として示す。
【０１１０】
図３９に示す半導体装置は、図３６に示す半導体装置と同様に、その表面に絶縁膜１０１
が形成された基板１００上に、ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トラ
ンジスタ１０２ｐとを有する。ｎチャネル型トランジスタ１０２ｎと、ｐチャネル型トラ
ンジスタ１０２ｐの具体的な構成については、図３６と同様である。
【０１１１】
そして、図３９に示す半導体装置は、図３６と同様に、導電膜１０６、導電膜１０７、及
び導電膜１１３上に絶縁膜１１９が設けられている。そして、絶縁膜１１９上には、第１
の酸化絶縁膜１４０ａ、第２の酸化絶縁膜１４０ｂ、及び第３の酸化絶縁膜１４０ｃを有
する絶縁膜１４０が設けられている。絶縁膜１４０上には、スイッチング素子が有するト
ランジスタ１２１が設けられている。
【０１１２】
第１の酸化絶縁膜１４０ａ及び第３の酸化絶縁膜１４０ｃは、加熱により一部の酸素が脱
離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜として
は、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好まし
い。第１の酸化絶縁膜１４０ａとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１１３】
第２の酸化絶縁膜１４０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁
膜１４０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、
酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化
学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは
３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比
を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１１４】
また、具体的に、トランジスタ１２１は、酸化物半導体膜１４２と、酸化物半導体膜１４
２上のゲート絶縁膜１４３と、ゲート絶縁膜１４３を間に挟んで酸化物半導体膜１４２と
重なる位置に設けられたゲート電極１４４と、酸化物半導体膜１４２に接続された導電膜
１４５及び導電膜１４６とを有する。酸化物半導体膜１４２は、ゲート電極１４４と重な
り、少なくとも一部がチャネル形成領域として機能する第１の領域１４７と、ソースまた
はドレインとして機能し、第１の領域１４７を挟む第２の領域１４８及び第２の領域１４
９とを有している。
【０１１５】
次いで、図４０を用いて、図３９に示したトランジスタ１２１の具体的な断面構造につい
て説明する。
【０１１６】
図４０（Ａ）は、絶縁膜１４０及びトランジスタ１２１の断面図であり、図４０（Ｂ）は
、絶縁膜１４０及びトランジスタ１２１の上面図である。図４０（Ｂ）の破線Ａ１−Ａ２
における断面図が、図４０（Ａ）に相当する。また、図４０（Ｃ）は、図４０（Ｂ）の破
線Ｂ１−Ｂ２における、絶縁膜１４０及びトランジスタ１２１の断面図である。
【０１１７】
トランジスタ１２１は、ゲート電極１４４の側部に、絶縁膜を有するサイドウォール１５
０が設けられており、ゲート電極１４４の上部に、絶縁膜１５１が設けられている。そし
て、導電膜１４５及び導電膜１４６は、その一部がサイドウォール１５０に接している。
導電膜１４５及び導電膜１４６は必ずしもサイドウォール１５０に接している必要は無い
が、サイドウォール１５０に接するように導電膜１４５及び導電膜１４６を形成すること
で、導電膜１４５及び導電膜１４６の位置が多少ずれて形成されたとしても、導電膜１４
５及び導電膜１４６と酸化物半導体膜１４２との接する面積が、変動するのを防ぐことが
できる。よって、導電膜１４５及び導電膜１４６の位置がずれることによる、トランジス
タ１２１のオン電流の変動を防ぐことができる。
【０１１８】
なお、ゲート電極１４４の上部に位置する絶縁膜１５１は必ずしも設ける必要は無いが、
絶縁膜１５１を設けることで、導電膜１４５及び導電膜１４６の位置がずれて形成され、
ゲート電極１４４の上部にかかっても、導電膜１４５及び導電膜１４６とゲート電極１４
４が導通するのを防ぐことができる。
【０１１９】
絶縁膜１４０では、下層に位置する第３の酸化絶縁膜１４０ｃ上に、第１の酸化絶縁膜１
４０ａと、第２の酸化絶縁膜１４０ｂとが順に積層するように設けられている。そして、
第１の酸化絶縁膜１４０ａ及び第２の酸化絶縁膜１４０ｂには開口部１４１が設けられて
おり、上記開口部１４１には、トランジスタ１２１が有する酸化物半導体膜１４２が設け
られている。そして、第１の酸化絶縁膜１４０ａは、酸化物半導体膜１４２の端部に接す
るように、酸化物半導体膜１４２の周囲に設けられている。また、第２の酸化絶縁膜１４
０ｂは、第１の酸化絶縁膜１４０ａを間に挟んで酸化物半導体膜１４２の周囲に設けられ
ている。第３の酸化絶縁膜１４０ｃは、酸化物半導体膜１４２の下部に設けられている。
【０１２０】
上記構成により、加熱により第１の酸化絶縁膜１４０ａから放出された酸素が、第２の酸
化絶縁膜１４０ｂを通過するのを抑制することができるので、上記酸素が第１の領域１４
７における酸化物半導体膜１４２の端部１５２に効率よく供給される。また、第３の酸化
絶縁膜１４０ｃから放出された酸素は、酸化物半導体膜１４２の下部に供給される。なお
、酸化物半導体をチャネル形成領域に有するトランジスタ１２１は、酸化物半導体膜１４
２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜１４２の端部の
減圧雰囲気における暴露等により、酸化物半導体膜１４２の端部において酸素の脱離によ
る酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化
物半導体膜１４２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりト
ランジスタ１２１のオフ電流が大きくなる。しかし、本発明の一態様では、上記構成によ
り、第１の領域１４７における酸化物半導体膜１４２の端部１５２に酸素欠損が形成され
るのを防ぎ、オフ電流を小さくすることができる。
【０１２１】
また、図３９に示すように、容量素子１３６は、絶縁膜１４０上の導電膜１５３と、導電
膜１５３上の絶縁膜１５４と、絶縁膜１５４を間に挟んで導電膜１５３と重なる位置に設
けられた導電膜１５５とを有する。絶縁膜１５４は、トランジスタ１２１上にも設けられ
ている。また、導電膜１５３と導電膜１４５とは電気的に接続されていても良いし、或い
は、導電膜１５３と導電膜１４５とが一の連続した導電膜で構成されていても良い。
【０１２２】
なお、図３９では、容量素子１３６をトランジスタ１２１と共に絶縁膜１４０の上に設け
ている場合を例示しているが、容量素子１３６は、ｎチャネル型トランジスタ１０２ｎ及
びｐチャネル型トランジスタ１０２ｐと共に、絶縁膜１４０の下に設けられていても良い
。
【０１２３】
また、図３９では、絶縁膜１４０と、ｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐとの間に、絶縁膜１１９を設けている場合を例示しているが、絶
縁膜１１９は必ずしも設ける必要は無い。絶縁膜１１９を設けない場合、導電膜１０６、
導電膜１０７、及び導電膜１１３に接するように、絶縁膜１４０が設けられる。
【０１２４】
また、トランジスタ１２１は、ゲート電極１４４を酸化物半導体膜１４２の片側において
少なくとも有していれば良いが、酸化物半導体膜１４２を間に挟んで存在する一対のゲー
ト電極を有していても良い。
【０１２５】
図４１に、図３９に示した半導体装置において、トランジスタ１２１が、ゲート電極１４
４に加えて、絶縁膜１１９と絶縁膜１４０の間にバックゲート電極１５７を有する場合を
例示する。バックゲート電極１５７は、絶縁膜１４０を間に挟んで、酸化物半導体膜１４
２と重なる位置に設けられている。
【０１２６】
バックゲート電極１５７は、電気的に絶縁しているフローティングの状態であっても良い
し、電位が他から与えられている状態であっても良い。後者の場合、バックゲート電極１
５７には、ゲート電極１４４と同じ高さの電位が与えられていても良いし、バックゲート
電極１５７にのみ接地電位などの固定の電位が与えられていても良い。バックゲート電極
１５７に与える電位の高さを制御することで、トランジスタ１２１の閾値電圧を制御する
ことができる。図４１では、絶縁膜１１９に形成された開口部を介して、バックゲート電
極１５７が、導電膜１０６、導電膜１０７及び導電膜１１３と同じ層に形成された導電膜
１５８に接続されている場合を例示している。
【０１２７】
本発明の一態様では、記憶素子を構成するｎチャネル型トランジスタ１０２ｎ及びｐチャ
ネル型トランジスタ１０２ｐが、結晶性を有するシリコン、またはゲルマニウムなどの半
導体をチャネル形成領域に有することで、半導体装置の高速動作を確保することができる
。また、本発明の一態様では、オフ電流が極めて小さいトランジスタ１２１でスイッチン
グ素子を構成することで、スイッチング素子を介して容量素子１３６からリークする電荷
の量を小さく抑えることができる。すなわち、本発明の一態様では、記憶素子とスイッチ
ング素子に要求される特性に合わせて、最適な構造のトランジスタを容易に作り分けるこ
とができる。また、本発明の一態様では、記憶素子を構成するｎチャネル型トランジスタ
１０２ｎ及びｐチャネル型トランジスタ１０２ｐと、スイッチング素子を構成するトラン
ジスタ１２１とを積層することで、半導体装置の高集積化を実現することができる。
【０１２８】
よって、本発明の一態様では、上記構成により、高速動作を確保しつつ、消費電力を抑え
ることができる半導体装置を実現できる。或いは、本発明の一態様では、高速動作を確保
しつつ、消費電力を抑えることができ、高集積化を実現できる半導体装置を実現できる。
【０１２９】
次いで、本発明の一態様に係る半導体装置の、具体的な回路構成の一例について説明する
。本発明の一態様に係る半導体装置は、１ビットのデータを記憶することができる記憶回
路を、単数または複数、記憶装置に有する。図５に、上記記憶装置が有する記憶回路の、
回路図の一例を示す。図５に示す記憶回路２００は、記憶素子２１１と、容量素子２０５
と、スイッチング素子２０６とを有する。記憶素子２１１は、入力された信号の位相を反
転させて出力する第１の位相反転素子２０１及び第２の位相反転素子２０２と、トランジ
スタ２０３と、トランジスタ２０４とを有する。
【０１３０】
記憶回路２００に入力されたデータを含む信号ＩＮは、トランジスタ２０３を介して第１
の位相反転素子２０１の入力端子に与えられる。第１の位相反転素子２０１の出力端子は
、第２の位相反転素子２０２の入力端子に接続されている。第２の位相反転素子２０２の
出力端子は、トランジスタ２０４を介して、第１の位相反転素子２０１の入力端子に接続
されている。第１の位相反転素子２０１の出力端子または第２の位相反転素子２０２の入
力端子の電位が、信号ＯＵＴとして後段の記憶回路、或いは他の回路に出力される。
【０１３１】
なお、図５では、第１の位相反転素子２０１及び第２の位相反転素子２０２としてインバ
ータを用いる例を示しているが、第１の位相反転素子２０１または第２の位相反転素子２
０２として、インバータの他に、クロックドインバータを用いることもできる。
【０１３２】
容量素子２０５は、記憶回路２００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、トランジスタ２０３及びスイッチング素子２０６を介して、記憶回路２００
の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている。具体的に、
容量素子２０５は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は
、スイッチング素子２０６を介して第１の位相反転素子２０１の入力端子に接続され、他
方の電極は、ローレベルの電源電位ＶＳＳ、グラウンドなどの固定電位が与えられている
ノードに接続されている。
【０１３３】
また、スイッチング素子２０６は、酸化物半導体をチャネル形成領域に有するトランジス
タを用いる。酸化物半導体をチャネル形成領域に有するトランジスタは、通常のシリコン
やゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さ
い。さらに、本発明の一態様では、図２または図４に示したような、オフ電流をより小さ
くさせることができる構成のトランジスタ１２１をスイッチング素子２０６として用いる
。容量素子２０５におけるデータの保持期間の長さは、容量素子２０５に蓄積されている
電荷が、スイッチング素子２０６を介してリークする量に依存する。よって、上述したよ
うな、オフ電流の著しく小さいスイッチング素子２０６により、容量素子２０５に蓄積さ
れた電荷を保持することで、容量素子２０５からの電荷のリークを防ぐことができ、デー
タの保持期間を長く確保することができる。
【０１３４】
なお、図５では、スイッチング素子２０６を構成するトランジスタがシングルゲート構造
である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電
極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１３５】
また、図５では、スイッチング素子２０６がトランジスタを一つだけ有する構成を示して
いるが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子２０
６が、トランジスタを複数有していても良い。スイッチング素子２０６が、スイッチング
素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列
に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされ
て接続されていても良い。
【０１３６】
なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトラン
ジスタのソースとドレインのいずれか一方のみが、第２のトランジスタのソースとドレイ
ンのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接
続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方が、第２
のトランジスタのソースとドレインのいずれか一方に接続され、第１のトランジスタのソ
ースとドレインの他方が第２のトランジスタのソースとドレインの他方に接続されている
状態を意味する。
【０１３７】
なお、トランジスタが有するソースとドレインは、トランジスタの極性及びソースとドレ
インに与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル
型トランジスタでは、ソースとドレインのうち、低い電位が与えられる方がソースと呼ば
れ、高い電位が与えられる方がドレインと呼ばれる。また、ｐチャネル型トランジスタで
は、ソースとドレインのうち、低い電位が与えられる方がドレインと呼ばれ、高い電位が
与えられる方がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定さ
れているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上
記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【０１３８】
また、記憶回路２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその
他の回路素子を、さらに有していても良い。
【０１３９】
第１の位相反転素子２０１は、ゲート電極が互いに接続されたｐチャネル型トランジスタ
２０７と、ｎチャネル型トランジスタ２０８とが、ハイレベルの電源電位ＶＤＤが与えら
れる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２のノードの間におい
て、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ２０７のソー
スが、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ
２０８のソースが、電源電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチ
ャネル型トランジスタ２０７のドレインと、ｎチャネル型トランジスタ２０８のドレイン
とが接続されており、上記２つのドレインの電位は、第１の位相反転素子２０１の出力端
子の電位とみなすことができる。また、ｐチャネル型トランジスタ２０７のゲート電極、
及びｎチャネル型トランジスタ２０８のゲート電極の電位は、第１の位相反転素子２０１
の入力端子の電位とみなすことができる。
【０１４０】
第２の位相反転素子２０２は、ゲート電極が互いに接続されたｐチャネル型トランジスタ
２０９と、ｎチャネル型トランジスタ２１０とが、ハイレベルの電源電位ＶＤＤが与えら
れる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２のノードの間におい
て、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ２０９のソー
スが、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ
２１０のソースが、電源電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチ
ャネル型トランジスタ２０９のドレインと、ｎチャネル型トランジスタ２１０のドレイン
とが接続されており、上記２つのドレインの電位は、第２の位相反転素子２０２の出力端
子の電位とみなすことができる。また、ｐチャネル型トランジスタ２０９のゲート電極、
及びｎチャネル型トランジスタ２１０のゲート電極の電位は、第２の位相反転素子２０２
の入力端子の電位とみなすことができる。
【０１４１】
また、トランジスタ２０３は、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチ
ングが制御される。また、トランジスタ２０４は、そのゲート電極に与えられる信号Ｓｉ
ｇ２によりスイッチングが制御される。スイッチング素子２０６に用いられるトランジス
タは、そのゲート電極に与えられる信号Ｓｉｇ３によりスイッチングが制御される。
【０１４２】
また、本発明の一態様では、第１の位相反転素子２０１、第２の位相反転素子２０２には
、高速動作が要求される。よって、図１、図３、図３６、または図３９に示したような、
結晶性を有するシリコンを半導体膜に有するｎチャネル型トランジスタ１０２ｎ、または
ｐチャネル型トランジスタ１０２ｐを、第１の位相反転素子２０１が有するｎチャネル型
トランジスタ２０８、またはｐチャネル型トランジスタ２０７として、或いは、第２の位
相反転素子２０２が有するｎチャネル型トランジスタ２１０、またはｐチャネル型トラン
ジスタ２０９として用いる。
【０１４３】
なお、トランジスタ２０３、またはトランジスタ２０４として、図１、図３、図３６、ま
たは図３９に示したような、結晶性を有するシリコンを半導体膜に有するｎチャネル型ト
ランジスタ１０２ｎ、またはｐチャネル型トランジスタ１０２ｐを用いても良い。
【０１４４】
次いで、図５に示す記憶回路２００の動作の一例について説明する。
【０１４５】
まず、データの書き込み時において、トランジスタ２０３はオン、トランジスタ２０４は
オフ、スイッチング素子２０６はオフとする。そして、第１のノードに電源電位ＶＤＤを
与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に
電源電圧が印加される。記憶回路２００に与えられる信号ＩＮの電位は、トランジスタ２
０３を介して第１の位相反転素子２０１の入力端子に与えられるので、第１の位相反転素
子２０１の出力端子は、信号ＩＮの位相が反転した電位になる。そして、トランジスタ２
０４をオンにし、第１の位相反転素子２０１の入力端子と第２の位相反転素子２０２の出
力端子とを接続することで、第１の位相反転素子２０１及び第２の位相反転素子２０２に
データが書き込まれる。
【０１４６】
次いで、入力されたデータの保持を、第１の位相反転素子２０１及び第２の位相反転素子
２０２によって行う場合、トランジスタ２０４をオン、スイッチング素子２０６をオフの
状態にしたままで、トランジスタ２０３をオフにする。トランジスタ２０３をオフにする
ことで、入力されたデータは、第１の位相反転素子２０１及び第２の位相反転素子２０２
によって保持される。このとき、第１のノードに電源電位ＶＤＤを与え、第２のノードに
電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加されて
いる状態を維持する。
【０１４７】
そして、第１の位相反転素子２０１の出力端子の電位には、第１の位相反転素子２０１及
び第２の位相反転素子２０２によって保持されているデータが反映されている。よって、
上記電位を読み取ることで、データを記憶回路２００から読み出すことができる。
【０１４８】
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子２０５において行う場合、まず、トランジスタ２０３はオフ、トランジスタ２０
４はオン、スイッチング素子２０６はオンとする。そして、スイッチング素子２０６を介
して、第１の位相反転素子２０１及び第２の位相反転素子２０２によって保持されている
データの値に見合った量の電荷が容量素子２０５に蓄積されることで、容量素子２０５へ
のデータの書き込みが行われる。容量素子２０５にデータが記憶された後、スイッチング
素子２０６をオフにすることで、容量素子２０５に記憶されたデータは保持される。スイ
ッチング素子２０６をオフにした後は、第１のノードと第２のノードとに、例えば電源電
位ＶＳＳを与えて等電位とすることで、第１のノードと第２のノード間の電源電圧の印加
を停止する。なお、容量素子２０５にデータが記憶された後は、トランジスタ２０４をオ
フにしても良い。
【０１４９】
このように、入力されたデータの保持を容量素子２０５において行う場合は、第１のノー
ドと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子２０１が
有するｐチャネル型トランジスタ２０７及びｎチャネル型トランジスタ２０８、或いは、
第２の位相反転素子２０２が有するｐチャネル型トランジスタ２０９及びｎチャネル型ト
ランジスタ２１０を介して、第１のノードと第２のノードの間に流れるオフ電流を限りな
く０にすることができる。したがって、データの保持時における記憶素子のオフ電流に起
因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた半導
体装置全体の、消費電力を低く抑えることが可能となる。
【０１５０】
また、上述したように、スイッチング素子２０６に用いられているトランジスタはオフ電
流が著しく小さい。よって、上記トランジスタを用いたスイッチング素子２０６がオフで
ある時、容量素子２０５に蓄積された電荷はリークしにくいため、データは保持される。
【０１５１】
また、容量素子２０５に記憶されているデータを読み出す場合は、トランジスタ２０３を
オフとする。そして、再び、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源
電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧を印加する。そし
て、スイッチング素子２０６をオンにすることで、データが反映された電位を有する信号
ＯＵＴを、記憶回路２００から読み出すことができる。
【０１５２】
なお、酸化物半導体をチャネル形成領域に有するトランジスタを用いて、第１のノードと
第２のノード間の電源電圧の印加を制御する構成としても良い。図６（Ａ）に、上記構成
を有する記憶装置を一例として示す。
【０１５３】
図６（Ａ）に示す記憶装置は、スイッチング素子４０１と、記憶回路４０２を複数有する
記憶回路群４０３とを有している。具体的に、各記憶回路４０２には、図５に示した記憶
回路２００を用いることができる。記憶回路群４０３が有する各記憶回路４０２には、ス
イッチング素子４０１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに
、記憶回路群４０３が有する各記憶回路４０２には、信号ＩＮの電位と、ローレベルの電
源電位ＶＳＳの電位が与えられている。
【０１５４】
図６（Ａ）では、スイッチング素子４０１として、酸化物半導体をチャネル形成領域に有
するトランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる信号
ＳｉｇＡによりスイッチングが制御される。スイッチング素子４０１に用いるトランジス
タは、酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり
著しく小さい。
【０１５５】
なお、図６（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成を
示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素
子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイッ
チング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタ
は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合
わされて接続されていても良い。
【０１５６】
また、図６（Ａ）では、スイッチング素子４０１により、記憶回路群４０３が有する各記
憶回路４０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチン
グ素子４０１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。図６
（Ｂ）に、記憶回路群４０３が有する各記憶回路４０２に、スイッチング素子４０１を介
して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチ
ング素子４０１により、記憶回路群４０３が有する各記憶回路４０２への、ローレベルの
電源電位ＶＳＳの供給を制御することができる。
【０１５７】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子
）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向
きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素
子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶装置とは原理が全
く異なっている。表１はＭＴＪ素子と、本実施の形態に係る記憶装置との対比を示す。
【０１５８】
【表１】
2018074167.tif 000004
【０１５９】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
【０１６０】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
【０１６１】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。
【０１６２】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。
【０１６３】
次いで、本発明の半導体装置の具体的な一形態について説明する。図７に、半導体装置の
構成をブロックで一例として示す。
【０１６４】
半導体装置６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６
０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レ
ジスタファイル６０８とを有する。
【０１６５】
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０
３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令
を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用
いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタ
ファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７
から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬ
Ｕ６０２の演算処理の結果得られたデータ、などを記憶することができる。
【０１６６】
次いで、半導体装置６００の動作について説明する。
【０１６７】
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のア
ドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジ
スタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし
、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、
上記命令を命令キャッシュ６０４にも記憶させておく。
【０１６８】
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行
する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生
成する。
【０１６９】
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを
用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８
に格納する。
【０１７０】
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか
否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の
対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合
は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対
応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジス
タファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、低速
な主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０３などの緩衝
記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記デー
タのコピーに加えて、主記憶装置６０７における当該データのアドレス及びその近傍のア
ドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７における当該
データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うこと
ができる。
【０１７１】
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャ
ッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデー
タキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコ
ピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６
０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする
構成も可能である。
【０１７２】
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５に
アクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動
作を繰り返す。
【０１７３】
なお、図７に示す半導体装置６００では、データキャッシュ６０３や命令キャッシュ６０
４などの緩衝記憶装置に、上記構成を有する記憶装置が設けられている。ＡＬＵ６０２は
、上記データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置における保持
動作の選択を行う。すなわち、データキャッシュ６０３や命令キャッシュ６０４において
、記憶素子にデータを保持するか、容量素子にデータを保持するかを、選択する。記憶素
子によるデータの保持が選択されている場合、データキャッシュ６０３や命令キャッシュ
６０４内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が
選択されている場合、容量素子へのデータの書き換えが行われ、データキャッシュ６０３
や命令キャッシュ６０４内の記憶素子への電源電圧の供給が停止される。電源停止に関し
ては、図６に示すように、記憶回路群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えら
れているノード間に、スイッチング素子を設けることにより行うことができる。
【０１７４】
本発明の一態様では、高速駆動が要求される記憶素子においては、結晶性を有するシリコ
ン、またはゲルマニウムなどの半導体をチャネル形成領域に有するトランジスタを用いる
ことで、半導体装置６００の高速駆動を実現することができる。また、本発明の一態様で
は、酸化物半導体をチャネル形成領域に有するトランジスタを、容量素子の電荷を保持す
るためのスイッチング素子として用いる構成とすることで、容量素子からリークする電荷
の量を小さく抑えることができる。よって、本発明の一態様では、データキャッシュ６０
３や命令キャッシュ６０４などの緩衝記憶装置に、上記構成を有する記憶装置を用いるこ
とで、電源の供給を停止してもデータの消失を防ぐことができる。よって、半導体装置６
００全体、もしくは半導体装置６００を構成する制御装置６０１、ＡＬＵ６０２などの論
理回路において、短い時間でも電源の供給を停止することができる。従って、半導体装置
６００の消費電力を小さく抑えることができる。そして、本発明の一態様では、記憶装置
において、記憶素子を構成するトランジスタと、スイッチング素子を構成するトランジス
タとを積層することで、半導体装置６００の高集積化を実現することができる。
【０１７５】
なお、酸化物半導体をチャネル形成領域に用いたトランジスタに限らず、実際に測定され
るトランジスタの移動度は、様々な理由によって本来の移動度よりも低くなる。実際に測
定される移動度が低い要因として、半導体内部の欠陥や半導体と絶縁膜との界面の欠陥が
あるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の
移動度を理論的に導き出せる。半導体の本来の移動度をμ０とし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、測定される移動度μは以下の数式３
で表される。
【０１７６】
【数２】
2018074167.tif 000005
【０１７７】
なお、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルを用い
ると、Ｅは以下の数式４で表される。
【０１７８】
【数３】
2018074167.tif 000006
【０１７９】
なお、ｅは電気素量、Ｎはチャネル形成領域内の単位面積当たりの平均欠陥密度、εは半
導体の誘電率、ｎはチャネル形成領域のキャリア面密度、Ｃｏｘは単位面積当たりの容量
、Ｖｇｓはゲート電圧、ｔはチャネル形成領域の厚さである。なお、厚さ３０ｎｍ以下の
半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として差し支えない
。
【０１８０】
線形領域におけるドレイン電流Ｉｄｓは、以下の数式５で表される。
【０１８１】
【数４】
2018074167.tif 000007
【０１８２】
Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍであるものとする。また、Ｖ
ｄｓはドレイン電圧である。数式５の両辺をＶｇｓで除し、更に両辺の対数を取ると、以
下の数式６が得られる。
【０１８３】
【数５】
2018074167.tif 000008
となる。数式６の右辺はＶｇｓの関数である。数式６からわかるように、縦軸をＩｎ（Ｉ
ｄｓ／Ｖｇｓ）、横軸を１／Ｖｇｓとする直線の傾きから、欠陥密度Ｎが求められる。す
なわち、トランジスタのＩｄｓ―Ｖｇｓ特性から、欠陥密度を評価できる。
【０１８４】
欠陥密度は酸化物半導体の成膜時の基板温度に依存する。図２１に、基板加熱温度と欠陥
密度の関係を示す。酸化物半導体としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜
鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のものを用いた。図２１では、基板
加熱温度が高いものは室温で成膜したものよりも欠陥密度が低下することが示される。
【０１８５】
このようにして求めた欠陥密度等をもとに、数式３及び数式４により、μ０＝１２０ｃｍ
２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃ
ｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い
酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１８６】
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散
乱によってトランジスタの移動度は影響を受ける。すなわち、ゲート絶縁膜界面からｘだ
け離れた場所における移動度μ１は、以下の数式７で表される。
【０１８７】
【数６】
2018074167.tif 000009
【０１８８】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数式７の第２項が増加するため、移動度μ１は低下することがわかる。
【０１８９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタ
の移動度μ２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子
ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。
【０１９０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄｓは
０．１Ｖである。
【０１９１】
図２２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０１９２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構
造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよ
び半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１９３】
図２６（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成
される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有す
る。ゲート電極１１０５の幅を３３ｎｍとする。
【０１９４】
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、ま
た、ゲート電極１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ
、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するた
めの絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０
３ａおよび半導体領域１１０３ｃに接して、ソース電極１１０８ａおよびドレイン電極１
１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１９５】
図２６（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる
埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃ
と、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５
とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１
１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを有する点で図２６（Ａ）
に示すトランジスタと同じである。
【０１９６】
図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２６（
Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の
半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃで
あるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。す
なわち、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆ
ｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆ
をオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ
（側壁絶縁物１１０６ｂ）の幅と同じである。
【０１９７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２３は、
図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄｓ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇｓ、ゲートとソースの電位差）依存性を示す。ドレイ
ン電流Ｉｄｓは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μは
ドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９８】
図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎ
ｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄｓ（オフ電流）が顕著に小さくなる。一方、移
動度μのピーク値やオン状態でのドレイン電流Ｉｄｓ（オン電流）には目立った変化が無
い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超え
ることが示された。
【０１９９】
図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄｓ（実線）および移動度μ（点線）のゲート電圧Ｖｇｓ
依存性を示す。ドレイン電流Ｉｄｓは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５
ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎ
ｍとしたものである。
【０２００】
また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄｓ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄｓは、ドレイン電圧を＋１Ｖとし、移動度μはドレイ
ン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１
５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５
ｎｍとしたものである。
【０２０１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に小さくなる一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
【０２０２】
なお、移動度μのピークは、図２３では８０ｃｍ２／Ｖｓ程度であるが、図２４では６０
ｃｍ２／Ｖｓ程度、図２５では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほ
ど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏ
ｆｆの増加にともなって小さくなるが、オフ電流が小さくなるのに比べるとはるかに緩や
かである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要と
される１０μＡを超えることが示された。
【０２０３】
また、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジ
スタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導
体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分と
は組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２０４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの移動度を向上させることが可能となる。また、トランジスタのしきい
値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２０５】
例えば、図２７（Ａ）〜図２７（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌ
が３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶
縁膜を用いたトランジスタの特性である。なお、Ｖｄｓは１０Ｖとした。
【０２０６】
図２７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき移動度は１８
．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主
成分とする酸化物半導体膜を形成すると移動度を向上させることが可能となる。図２７（
Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成
したときのトランジスタ特性を示すが、移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２０７】
移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をする
ことによって、さらに高めることができる。図２７（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をした
ときのトランジスタ特性を示す。このとき移動度は３４．５ｃｍ２／Ｖｓが得られている
。
【０２０８】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に移動度を向上させることができる。このような移動度の向上は、脱水化・脱水素化によ
る不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。
また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる
。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを
超える移動度を実現することも可能になると推定される。
【０２０９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２１０】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、移動
度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基
板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を
チャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向
がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、この
しきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタが
ノーマリ・オフとなる方向に動き、このような傾向は図２７（Ａ）と図２７（Ｂ）の対比
からも確認することができる。
【０２１１】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２１２】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
【０２１３】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
【０２１４】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理
を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２１５】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の
測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート
絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、その
まま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを
１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ
。
【０２１６】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ
ｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に
、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを
印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃と
し、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナス
ＢＴ試験と呼ぶ。
【０２１７】
試料１のプラスＢＴ試験の結果を図２８（Ａ）に、マイナスＢＴ試験の結果を図２８（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の
結果を図２９（Ｂ）に示す。
【０２１８】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
【０２１９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
【０２２０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３
以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２２１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
【０２２２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂ
ｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌ
ａｎｅ法で測定した。
【０２２３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
【０２２４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を１００ｎｍの厚さ
で成膜した。
【０２２５】
Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を
１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子
数比］のＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は
２００℃とした。このようにして作製した試料を試料Ａとした。
【０２２６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２２７】
図３０に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
【０２２８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
【０２２９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅１μｍあたりの電流値を示す。
【０２３０】
図３１に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０２３１】
具体的には、図３１に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらの
オフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて小さいもので
あることは明らかである。
【０２３２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２３３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおい
て、基板温度と電気的特性の関係について評価した。
【０２３４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０
℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２３５】
図３２に、Ｉｄｓ（実線）および移動度（点線）のＶｇｓ依存性を示す。また、図３３（
Ａ）に基板温度としきい値電圧の関係を、図３３（Ｂ）に基板温度と移動度の関係を示す
。
【０２３６】
図３３（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２３７】
また、図３３（Ｂ）より、基板温度が高いほど移動度が低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、
上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２３８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、移動度を３０ｃｍ２／Ｖ
ｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、
ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４
０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオ
ン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、
十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作ら
れる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠
牲にすることなく新たな機能を有する集積回路を実現することができる。
【０２３９】
（実施の形態２）
本実施の形態では、図３に示す構成をその一部に有する半導体装置の、作製方法の一例に
ついて説明する。
【０２４０】
ただし、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジ
スタ１０２ｐは、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリ
コンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたｎチャネル
型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐは、シリコンウェハなど
の単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製さ
れたシリコン薄膜などを用いて形成することができる。
【０２４１】
本実施の形態では、まず、図８（Ａ）に示すように、基板１００上に絶縁膜１０１と、島
状である単結晶の半導体膜１０３ｎ及び半導体膜１０３ｐを形成する。
【０２４２】
基板１００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
【０２４３】
本実施の形態では、単結晶シリコンの半導体基板を基板１００として用いる。単結晶の半
導体基板はガラス基板よりも表面の平坦性が高い。よって、基板のうねりに起因して絶縁
膜や導電膜などの膜厚がばらつくのを防ぐことができるため、トランジスタなどの半導体
素子を微細化しても半導体素子の電気的特性を均一にすることができる。
【０２４４】
絶縁膜１０１は、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化シリコン等
の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたもので
あっても、複数の絶縁膜を積層して用いたものであっても良い。
【０２４５】
例えば酸化シリコンを絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、Ｔ
ＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ
、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。こ
の場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化シリコ
ンを絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣ
ＶＤ等の気相成長法によって形成することができる。また、窒化酸化シリコンを絶縁膜１
０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合
ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【０２４６】
また絶縁膜１０１として、有機シランガスを用いて化学気相成長法により作製される酸化
シリコンを用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式
Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テ
トラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサ
ン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ
（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等の
シリコン含有化合物を用いることができる。
【０２４７】
また、基板１００が単結晶シリコンの半導体基板である場合、基板１００の表面を酸化す
ることで得られる酸化膜で、絶縁膜１０１を構成することもできる。上記酸化膜を形成す
るための、熱酸化処理には、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガス
を添加しても良い。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、
ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができ
る。
【０２４８】
例えばＨＣｌを用いる場合、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積
％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１０
０℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．
５〜１時間とすればよい。形成される絶縁膜１０１の膜厚は、１５ｎｍ〜１１００ｎｍ（
好ましくは６０ｎｍ〜３００ｎｍ）、例えば１５０ｎｍとすることができる。
【０２４９】
このハロゲンを含む雰囲気での熱酸化処理により、絶縁膜１０１にハロゲンを含ませるこ
とができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ
／ｃｍ３の濃度で絶縁膜１０１に含ませることにより、金属などの不純物を絶縁膜１０１
が捕獲するので、後に形成される半導体膜１０３ｎ及び半導体膜１０３ｐの汚染を防止す
ることができる。例えば、塩素の作用により、金属などの不純物が揮発性の塩化物となっ
て気相中へ離脱して、半導体膜１０３ｎ及び半導体膜１０３ｐから除去される。
【０２５０】
また、本実施の形態では、半導体膜１０３ｎ及び半導体膜１０３ｐが単結晶のシリコンで
ある場合を例に挙げて、以下、記憶素子が有するトランジスタの作製方法について説明す
る。なお、具体的な単結晶の半導体膜１０３ｎ及び半導体膜１０３ｐの作製方法の一例に
ついて、簡単に説明する。まず、単結晶シリコンの半導体基板であるボンド基板に、電界
で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領
域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成
される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調
節することができる。そして、ボンド基板と、表面に絶縁膜が形成された基板１００とを
、間に当該絶縁膜が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板１００
とを重ね合わせた後、ボンド基板と基板１００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃ
ｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力
を加えると、その部分からボンド基板と絶縁膜１０１とが接合を開始し、最終的には密着
した面全体に接合が及ぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイド
同士が結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の
一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板１
００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により
所望の形状に加工することで、半導体膜１０３ｎ及び半導体膜１０３ｐを形成することが
できる。
【０２５１】
本実施の形態では、単結晶シリコンの半導体基板である基板１００に、酸素雰囲気中で９
５０℃の温度で加熱処理を施すことで、基板１００上に膜厚４００ｎｍの酸化シリコン膜
を形成する。次いで、酸化シリコン膜上に、プラズマＣＶＤにより、膜厚５０ｎｍの窒化
酸化シリコン膜を形成する。一方、単結晶シリコンの半導体基板であるボンド基板に、酸
素にＨＣｌを含ませた雰囲気中で、９５０℃の温度で加熱処理を行うことで、ボンド基板
上に膜厚１００ｎｍの酸化シリコン膜を形成する。そして、上記基板１００と、ボンド基
板とを、基板１００上の窒化酸化シリコン膜と、ボンド基板上の酸化シリコン膜とが接す
るように貼り合わせる。そして、脆化層においてボンド基板の一部である単結晶の半導体
膜を、ボンド基板から分離させる。従って、本実施の形態では、絶縁膜１０１が、基板１
００側から、膜厚４００ｎｍの酸化シリコン膜、膜厚５０ｎｍの窒化酸化シリコン膜、膜
厚１００ｎｍの酸化シリコン膜が、順に積層された構成を有する。
【０２５２】
半導体膜１０３ｎ及び半導体膜１０３ｐには、閾値電圧を制御するために、硼素、アルミ
ニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などの
ｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物
元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後
に形成された半導体膜１０３ｎ及び半導体膜１０３ｐに対して行っても良い。また、閾値
電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは
、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上
で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニン
グにより形成された半導体膜１０３ｎ及び半導体膜１０３ｐに対しても行っても良い。
【０２５３】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明
はこの構成に限定されない。例えば、絶縁膜１０１上に気相成長法を用いて形成された多
結晶の半導体膜を用いても良いし、気相成長法を用いて形成された半導体膜を公知の技術
により結晶化して多結晶の半導体膜を形成しても良い。公知の結晶化方法としては、レー
ザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用
いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英基板の
ような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を
用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニー
ル法を用いた結晶化法を用いても良い。
【０２５４】
次に、図８（Ｂ）に示すように、半導体膜１０３ｎ及び半導体膜１０３ｐ上にゲート絶縁
膜１０４ｎ及びゲート絶縁膜１０４ｐをそれぞれ形成した後、半導体膜１０３ｎと重なる
位置においてゲート絶縁膜１０４ｎ上にゲート電極１０５ｎを、半導体膜１０３ｐと重な
る位置においてゲート絶縁膜１０４ｐ上にゲート電極１０５ｐを形成する。そして、ゲー
ト電極１０５ｎ及びゲート電極１０５ｐをマスクとして、一導電性を付与する不純物元素
を半導体膜１０３ｎ及び半導体膜１０３ｐに添加する。具体的には、まず、半導体膜１０
３ｎを覆うようにマスクを形成した後、半導体膜１０３ｐに、ｐ型の導電性を付与する不
純物元素を添加する。上記不純物元素の添加により、半導体膜１０３ｐには、ゲート電極
１０５ｐと重なる第１の領域１１４と、第１の領域１１４を間に挟む低濃度不純物領域１
１７ａ及び低濃度不純物領域１１８ａとが形成される。次いで、半導体膜１０３ｐを覆う
ようにマスクを形成した後、半導体膜１０３ｎに、ｎ型の導電性を付与する不純物元素を
添加する。上記不純物元素の添加により、半導体膜１０３ｎには、ゲート電極１０５ｎと
重なる第１の領域１０８と、第１の領域１０８を間に挟む低濃度不純物領域１１１ａ及び
低濃度不純物領域１１２ａとが形成される。
【０２５５】
ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐは、高密度プラズマ処理、熱酸化処理な
どを行うことにより半導体膜１０３ｎ及び半導体膜１０３ｐの表面を酸化又は窒化するこ
とで形成することができる。ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐの厚さは、
例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることが
できる。
【０２５６】
本実施の形態では、酸素雰囲気中において２５分間９５０℃にて加熱処理を行った後、窒
素雰囲気中において１時間９５０℃にて加熱処理を行うことにより、半導体膜１０３ｎ及
び半導体膜１０３ｐの表面を熱酸化し、膜厚１５ｎｍの酸化シリコン膜で構成されるゲー
ト絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐを形成する。
【０２５７】
高密度プラズマ処理を用いる場合は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素
、酸化窒素、アンモニア、窒素などの混合ガスとを用いる。この場合、プラズマの励起を
マイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することがで
きる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合
もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を
酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体
膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比
）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５Ｇ
Ｈｚ）電力を印加して半導体膜１０３ｎ及び半導体膜１０３ｐの表面を酸化若しくは窒化
させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成
する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ〜３０Ｐａの
圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法によ
り酸化窒化シリコン膜を形成することにより、ゲート絶縁膜を形成する。固相反応と気相
成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート
絶縁膜を形成することができる。
【０２５８】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲー
ト絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐと半導体膜１０３ｎ及び半導体膜１０３ｐと
の界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜
１０３ｎ及び半導体膜１０３ｐを直接酸化又は窒化することで、形成される絶縁膜の厚さ
のばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ
処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ
酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形
成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一
部又は全部に含んで形成されるトランジスタは、電気的特性のばらつきを抑えることがで
きる。
【０２５９】
また、プラズマＣＶＤ法又はスパッタ法などを用い、酸化シリコン、窒化酸化シリコン、
酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム又は酸化タンタル
、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒
素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添
加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、
単層で、又は積層させることで、ゲート絶縁膜を形成しても良い。
【０２６０】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
【０２６１】
ゲート電極１０５ｎ及びゲート電極１０５ｐは、ゲート絶縁膜１０４ｎ及びゲート絶縁膜
１０４ｐを覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング
）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタ法、蒸
着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（
Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分と
する合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導
電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用
いて形成しても良い。
【０２６２】
なお、ゲート電極１０５ｎ及びゲート電極１０５ｐは、単層の導電膜で構成されていても
良いし、積層された複数の導電膜で構成されていても良い。
【０２６３】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタン
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の
組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされたシリ
コンとニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされたシリ
コンとタングステンシリサイド等も用いることができる。
【０２６４】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン
膜の積層構造を採用するとよい。
【０２６５】
また、ゲート電極１０５ｎ及びゲート電極１０５ｐに酸化インジウム、酸化インジウム酸
化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒
化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いるこ
ともできる。
【０２６６】
本実施の形態では、膜厚３０ｎｍ程度の窒化タンタル上に、膜厚１７０ｎｍ程度のタング
ステンを積層したゲート電極１０５ｎ及びゲート電極１０５ｐを用いる。
【０２６７】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極１０５ｎ及びゲート電
極１０５ｐを形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出
又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがそ
の範疇に含まれる。
【０２６８】
また、ゲート電極１０５ｎ及びゲート電極１０５ｐは、導電膜を形成後、ＩＣＰ（Ｉｎｄ
ｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法
を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有す
るようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても
角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩
化シリコンもしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒
素などのフッ素系ガス又は酸素を適宜用いることができる。
【０２６９】
次いで、ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐと、ゲート電極１０５ｎ及びゲ
ート電極１０５ｐとを覆うように絶縁膜を形成した後、エッチング等により、上記絶縁膜
の形状を加工することで、図８（Ｃ）に示すように、サイドウォール１７０ｎをゲート電
極１０５ｎの側部に、サイドウォール１７０ｐをゲート電極１０５ｐの側部に、それぞれ
形成する。本実施の形態では、膜厚１００ｎｍの酸化窒化シリコン膜と、膜厚２００ｎｍ
の酸化シリコン膜とが順に積層された絶縁膜を、ゲート電極１０５ｎ及びゲート電極１０
５ｐを覆うように形成した後、ドライエッチングによりその形状を加工することで、サイ
ドウォール１７０ｎ及びサイドウォール１７０ｐを形成する。
【０２７０】
なお、上記エッチングにより、ゲート絶縁膜１０４ｎのうち、サイドウォール１７０ｎの
下部以外の部分が除去され、また、ゲート絶縁膜１０４ｐのうち、サイドウォール１７０
ｐの下部以外の部分が除去される。
【０２７１】
次に、図８（Ｄ）に示すように、ゲート電極１０５ｎ及びゲート電極１０５ｐと、サイド
ウォール１７０ｎ及びサイドウォール１７０ｐとをマスクとして、一導電性を付与する不
純物元素を半導体膜１０３ｎ及び半導体膜１０３ｐに添加する。具体的には、まず、半導
体膜１０３ｎを覆うようにマスクを形成した後、半導体膜１０３ｐに、ｐ型の導電性を付
与する不純物元素を添加する。上記不純物元素の添加により、半導体膜１０３ｐにおいて
、一部の低濃度不純物領域１１７ａ及び低濃度不純物領域１１８ａにさらに不純物が添加
され、ゲート電極１０５ｐと重なる第１の領域１１４と、サイドウォール１７０ｐと重な
り、なおかつ第１の領域１１４を間に挟む第３の領域１１７及び第３の領域１１８と、第
１の領域１１４、第３の領域１１７及び第３の領域１１８を間に挟む第２の領域１１５及
び第２の領域１１６とが形成される。次いで、半導体膜１０３ｐを覆うようにマスクを形
成した後、半導体膜１０３ｎに、ｎ型の導電性を付与する不純物元素を添加する。上記不
純物元素の添加により、半導体膜１０３ｎにおいて、一部の低濃度不純物領域１１１ａ及
び低濃度不純物領域１１２ａにさらに不純物が添加され、ゲート電極１０５ｎと重なる第
１の領域１０８と、サイドウォール１７０ｎと重なり、なおかつ第１の領域１０８を間に
挟む第３の領域１１１及び第３の領域１１２と、第１の領域１０８、第３の領域１１１及
び第３の領域１１２を間に挟む第２の領域１０９及び第２の領域１１０とが形成される。
【０２７２】
第３の領域１１７及び第３の領域１１８は、サイドウォール１７０ｐと重なっていること
により、第２の領域１１５及び第２の領域１１６よりも、ｐ型の導電性を付与する不純物
元素の濃度が低い。また、第３の領域１１１及び第３の領域１１２は、サイドウォール１
７０ｎと重なっていることにより、第２の領域１０９及び第２の領域１１０よりも、ｎ型
の導電性を付与する不純物元素の濃度が低い。
【０２７３】
なお、本実施の形態では、１回目の不純物の添加により低濃度不純物領域１１１ａ及び低
濃度不純物領域１１２ａと、低濃度不純物領域１１７ａ及び低濃度不純物領域１１８ａと
を形成してから、２回目の不純物の添加を行うことでＬＤＤ領域として機能する第３の領
域１１１及び第３の領域１１２と、第３の領域１１７及び第３の領域１１８とを形成して
いるが、本発明の一態様はこの構成に限定されない。例えば、上記１回目の不純物の添加
を行わずに、２回目の不純物の添加を、サイドウォール１７０ｎ及びサイドウォール１７
０ｐの下部に不純物が回り込むような条件で行うことで、ＬＤＤ領域として機能する第３
の領域１１１及び第３の領域１１２と、第３の領域１１７及び第３の領域１１８とを形成
することも可能である。また、上記１回目の不純物の添加を行わず、なおかつ２回目の不
純物の添加を、サイドウォール１７０ｎ及びサイドウォール１７０ｐの下部に不純物が入
りにくい条件で行うことで、第１の領域１０８と第２の領域１０９及び第２の領域１１０
との間に、または、第１の領域１１４と第２の領域１１５及び第２の領域１１６との間に
、オフセット領域を設けても良い。オフセット領域における不純物濃度は、第１の領域１
０８または第１の領域１１４と同程度であることが望ましい。
【０２７４】
次いで、図８（Ｅ）に示すように、半導体膜１０３ｎ及び半導体膜１０３ｐと、ゲート電
極１０５ｎ及びゲート電極１０５ｐと、サイドウォール１７０ｐ及びサイドウォール１７
０ｎと、絶縁膜１０１とを覆うように、絶縁膜１１９を形成する。
【０２７５】
具体的に、絶縁膜１１９は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化
シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることが
できる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を絶縁膜１１９に用いることで、各種電
極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお
、絶縁膜１１９に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜
では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容
量を更に低減することが可能である。
【０２７６】
また、絶縁膜１１９として、有機シランを用いて化学気相成長法により作製される酸化シ
リコン膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（Ｏ
Ｃ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシク
ロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ
）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）
３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等を用いることがで
きる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化
シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなどを形成しても良い。
【０２７７】
本実施の形態では、絶縁膜１１９として膜厚５００ｎｍの酸化窒化シリコン膜を用いる。
なお、本実施の形態では、絶縁膜１１９が単層の絶縁膜で構成されている場合を例示して
いるが、絶縁膜１１９は、積層された複数の絶縁膜で構成されていても良い。
【０２７８】
次いで、絶縁膜１１９の表面を表面に平坦化処理を施した後、図９（Ａ）に示すように、
絶縁膜１１９上に絶縁膜１７３と、酸化物半導体膜１４２ｂとを、順に積層するように形
成する。
【０２７９】
なお、後に形成されるトランジスタ１２１の、電気的特性のばらつきを抑えるためには、
酸化物半導体膜１４２ｂの表面は高い平坦性を有していることが望ましい。そして、酸化
物半導体膜１４２ｂの平坦性を高めるためには、絶縁膜１７３の表面が高い平坦性が確保
していることが望ましい。しかし、絶縁膜１７３と酸化物半導体膜１４２ｂの界面近傍に
水素などの不純物が混入するのを防ぐためには、絶縁膜１７３を形成した後、絶縁膜１７
３を大気にさらすことなく、連続的に酸化物半導体膜１４２ｂを形成することが望ましい
。よって、本実施の形態のように、絶縁膜１７３の下に位置する絶縁膜１１９の表面に平
坦化処理を施しておくことにより、絶縁膜１７３の表面に平坦化処理を施さなくとも、絶
縁膜１７３の表面の平坦性を確保することができる。そして、絶縁膜１７３の表面の平坦
性を確保しつつ、絶縁膜１７３と酸化物半導体膜１４２ｂの連続成膜を実現することがで
きる。
【０２８０】
絶縁膜１１９の平坦化処理は、化学的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃ
ａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）、液体ジェット研磨法等の研磨処理、ドライエッ
チング又はウェットエッチング等のエッチング処理、または研磨処理とエッチング処理を
組み合わせて行うことができる。
【０２８１】
本実施の形態では、ＣＭＰ法を用いて、絶縁膜１１９に平坦化処理を施す場合について説
明する。絶縁膜１１９の平坦化処理は、例えば、ポリウレタン地の研磨布を用い、スラリ
ーはシリカ系スラリー（粒径６０ｎｍ）、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍ
ｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２
０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下で行うこと
ができる。
【０２８２】
本実施の形態では、上記ＣＭＰ法による研磨後の絶縁膜１１９の膜厚を、３００ｎｍとす
る。
【０２８３】
また、絶縁膜１７３は、スパッタ法、ＣＶＤ法等により形成する。絶縁膜１７３は、熱が
与えられることにより酸素が脱離する絶縁膜であることが好ましい。熱が与えられること
により酸素が脱離する絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素
を含む絶縁膜を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜
は、加熱処理の際に、酸素が脱離することにより、後に形成される酸化物半導体膜に酸素
を拡散（又は供給）させることができる。絶縁膜１７３として、例えば、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウ
ム等を用いることができる。スパッタ法を用いて絶縁膜１７３を形成することにより、熱
が与えられることにより酸素が脱離しやすい絶縁膜とすることができるため、好ましい。
絶縁膜１７３は、単数の絶縁膜で構成されていても良いし、積層された複数の絶縁膜で構
成されていても良い。
【０２８４】
絶縁膜１７３は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以
下とする。絶縁膜１７３を厚く形成することで、絶縁膜１７３から放出される酸素の量を
増加させることができると共に、絶縁膜１７３及び後に形成される酸化物半導体膜１４２
ｂとの界面における界面準位を低減することが可能である。
【０２８５】
本実施の形態では、スパッタ法を用いて形成した、膜厚２００ｎｍの酸化シリコン膜を、
絶縁膜１７３として用いる。絶縁膜１７３をスパッタ法により形成する場合は、成膜ガス
として、酸素ガス、又は酸素及び希ガスの混合ガス等を用いることができる。また、成膜
ガス中の酸素量を高くすることにより、絶縁膜１７３に含まれる酸素の量を増加させるこ
とができるため、好ましい。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下
にするとよい。
【０２８６】
絶縁膜１７３として、酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をタ
ーゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下
）、ターゲットと基板の間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ま
しくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０
．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは
１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以
下（好ましくは６％以上１００％以下）として、ＲＦスパッタ法を用いることが好ましい
。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いるこ
ともできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
【０２８７】
上記酸化物半導体膜１４２ｂの膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以
上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸
化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜
は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）
及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０２８８】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜１７３の表面に付着している塵埃を除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、
アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０２８９】
酸化物半導体膜には、上述したような材料を用いることができる。本実施の形態では、Ｉ
ｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパ
ッタ法により得られる膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物
半導体膜として用いる。上記ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いる。また、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、または
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲットを用い
ることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１
００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用い
ることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２９０】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物半導体の材料を用いる場合、用いるターゲ
ットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩ
ｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モ
ル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：
Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５
：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数
比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範
囲に収めることで、移動度の向上を実現することができる。
【０２９１】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体の材料を用いる場合、用いる
ターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎの原子数比を、１：２：２、２：１：３、１：
１：１、または４：９：７とすれば良い。
【０２９２】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタに
よる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを
用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーショ
ンポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドト
ラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例え
ば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む
化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物
の濃度を低減できる。
【０２９３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．４Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、アルゴンと酸素の流量比が３０ｓｃｃｍ／１５ｓｃｃｍ
雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生
する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０２９４】
また、スパッタ装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とする
ことで、スパッタ法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化
物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空
ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、
または水素化物等の不純物の逆流を低減することができる。
【０２９５】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０２９６】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタ装置の予備加熱室で絶縁膜１７３までが形成された基板１
００を予備加熱し、基板１００上に形成された各種絶縁膜及び導電膜に吸着した水分又は
水素などの不純物を、脱離し排気することが好ましい。なお、予備加熱の温度は、１００
℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に
設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略すること
もできる。また、この予備加熱は、後に行われる絶縁膜１４３ａの形成前にも同様に行っ
てもよい。
【０２９７】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜１４２ｂ中の水分又は水素などの不純物を低減（脱水化または脱水素化）するため
に、酸化物半導体膜１４２ｂに対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰
囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸
化物半導体膜１４２ｂに加熱処理を施す。
【０２９８】
酸化物半導体膜１４２ｂに加熱処理を施すことで、酸化物半導体膜１４２ｂ中の水分又は
水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４
００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間
以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は
脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２９９】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０３００】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
【０３０１】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
【０３０２】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２
１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。ま
た、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の
劣化が起こり、加えて、電気的特性のばらつきも生じる。この不純物によりもたらされる
トランジスタの電気的特性の劣化と、電気的特性のばらつきは、酸化物半導体膜中の水素
濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１
×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上
記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ
濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更
に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５
×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、
Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下と
するとよい。
【０３０３】
以上の工程により、酸化物半導体膜１４２ｂ中の水素の濃度を低減することができる。ま
た、当該水素濃度が低減された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流
の著しく小さいトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜
１４２ｂの成膜以降であれば、いつでも行うことができる。
【０３０４】
なお、酸化物半導体膜１４２ｂは非晶質であっても良いが、結晶性を有していても良い。
結晶性を有する酸化物半導体膜としては、ｃ軸配向し、かつａｂ面、表面または界面の方
向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状ま
たは金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向
きが異なる（ｃ軸を中心に回転した）結晶を含む結晶性酸化物半導体（Ｃ  Ａｘｉｓ  Ａ
ｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｃ
ＡＡＣ−ＯＳとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得るこ
とができるので、好ましい。
【０３０５】
ＣＡＡＣ−ＯＳで構成された酸化物半導体膜は、スパッタ法によっても作製することがで
きる。スパッタ法によってＣＡＡＣ−ＯＳを得るには酸化物半導体膜の堆積初期段階にお
いて六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長される
ようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例え
ば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２０
０℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加
えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理する
ことで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０３０６】
具体的に、ＣＡＡＣ−ＯＳは、非単結晶であって、そのａｂ面に垂直な方向から見て、三
角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣ−Ｏ
Ｓは、ｃ軸方向に垂直な方向から見て、金属原子が層状に配列した相、または、金属原子
と酸素原子が層状に配列した相を含む。
【０３０７】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また
、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、結晶部分どうしの境界を明確
に判別できないこともある。
【０３０８】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基
板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ
−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ
が形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０３０９】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体
であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明で
あったりする。
【０３１０】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に
垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を
観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認め
られる結晶を挙げることもできる。
【０３１１】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明
する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向
と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした
場合の上半分、下半分をいう。また、図１８において丸で囲まれたＯは４配位のＯを示し
、二重丸で囲まれたＯは３配位のＯを示す。
【０３１２】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０３１３】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。
図１８（Ｂ）に示す小グループは電荷が０である。
【０３１４】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造
を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４
配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０３１５】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０３１６】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループ
は電荷が−１となる。
【０３１７】
なお、複数の小グループ集合体を中グループと呼び、複数の中グループの集合体を大グル
ープ（ユニットセルともいう。）と呼ぶ。
【０３１８】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１
個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向
に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有す
る。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近
接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの
数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎまた
はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５
配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合するこ
とになる。
【０３１９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０３２０】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造を構成する中グループのモデ
ル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、
図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３２１】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを
丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分
にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図
１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯ
があるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある
Ｚｎとを示している。
【０３２２】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造を構成する中グループ
は、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１
個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯ
があるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ず
つ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあ
るＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを
介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
【０３２３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
【０３２４】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物半導体の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩ
ｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０
または自然数。）とする組成式で表すことができる。
【０３２５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ
−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系
酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、
Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０３２６】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の層構造を構成する中グルー
プのモデル図を示す。
【０３２７】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の層構造を構成する中グル
ープは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯ
が１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配
位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４
配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している
構成である。この中グループが複数結合して大グループを構成する。
【０３２８】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は
、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３２９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０３３０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の層構造を構成する中グループは、図２０（Ａ）
に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合
わせた大グループも取りうる。
【０３３１】
次いで、図９（Ｂ）に示すように、エッチング等により、酸化物半導体膜１４２ｂと、絶
縁膜１７３の形状を加工することで、島状の酸化物半導体膜１４２と、後に形成される絶
縁膜１４０の一部である第３の酸化絶縁膜１４０ｃが形成される。第３の酸化絶縁膜１４
０ｃは、島状の酸化物半導体膜１４２と重なる領域以外が、部分的にエッチングされてい
る。
【０３３２】
なお、酸化物半導体膜１４２を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ
３）、四塩化シリコン（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また
、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６
）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
【０３３３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
【０３３４】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。
【０３３５】
酸化物半導体膜１４２を形成するためのレジストマスクをインクジェット法で形成しても
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
【０３３６】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜１４２ｂ及び絶
縁膜１７３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０３３７】
本実施の形態では、酸化物半導体膜１４２ｂ及び絶縁膜１７３の形状の加工を、ドライエ
ッチングで行う。例えば、ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝
４５／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスと
し、流量比は、ＢＣｌ３／Ｃｌ２＝６０ｓｃｃｍ／２０ｓｃｃｍとする。このような条件
を採用することにより、島状の酸化物半導体膜１４２を形成した後、絶縁膜１７３から第
３の酸化絶縁膜１４０ｃを形成することができる。エッチングの際に、水素を含む不純物
が含まれないように行うことが望ましい。
【０３３８】
なお、酸化物半導体膜１４２をドライエッチングで形成する場合、酸化物半導体膜１４２
の側面近傍、すなわち端部が、塩素ラジカル、フッ素ラジカル等を含むプラズマに曝され
ると、酸化物半導体膜１４２の端部に露出する金属原子と、塩素ラジカル、フッ素ラジカ
ル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため
、酸化物半導体膜１４２中に当該金属原子と結合していた酸素原子が活性となる。活性と
なった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜１４２の端部
には酸素欠損が生じやすい。
【０３３９】
エッチング工程により露出された酸化物半導体膜の端部が活性であると、減圧雰囲気また
は還元雰囲気、更には減圧雰囲気での加熱処理において、酸素を引き抜かれ、該酸化物半
導体膜の端部で酸素欠損を生じる。当該酸素欠損の一部はドナーとなり、キャリアである
電子を生成するため、該酸化物半導体膜１４２の端部はｎ型化する。
【０３４０】
後に形成される導電膜１６３及び導電膜１６４が、ｎ型化した酸化物半導体膜１４２の端
部と接する場合、当該端部を介して、導電膜１６３と導電膜１６４の間にリーク電流が発
生してしまう。当該リーク電流は、トランジスタのオフ電流の上昇の原因となる。
【０３４１】
次いで、図９（Ｃ）に示すように、第３の酸化絶縁膜１４０ｃ及び酸化物半導体膜１４２
上に、絶縁膜１７４及び絶縁膜１７５を形成する。絶縁膜１７４は、絶縁膜１７３と同様
に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成することが好ましい。
また、絶縁膜１７５は、酸素の拡散を防ぐ絶縁膜で形成する。絶縁膜１７５の一例として
、酸化アルミニウム、酸化窒化アルミニウム等がある。
【０３４２】
絶縁膜１７４及び絶縁膜１７５の成膜方法は、絶縁膜１７３と同様の成膜方法を適宜選択
することができる。なお、絶縁膜１７４及び絶縁膜１７５を成膜する際に、酸化物半導体
膜１４２の端部から酸素の脱離量を低減するため、絶縁膜１７４及び絶縁膜１７５の成膜
温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。
【０３４３】
酸化物半導体膜１４２の端部に酸素欠損が生じたとしても、熱が与えられることにより酸
素が脱離する絶縁膜１７４が酸化物半導体膜１４２の端部に接しており、なおかつ酸素の
拡散を防ぐ絶縁膜１７５が絶縁膜１７４を間に挟んで酸化物半導体膜１４２の端部と重な
っていることにより、後の加熱処理にて絶縁膜１７４から酸化物半導体膜１４２の端部に
酸素を供給することができる。よって、酸化物半導体膜１４２の端部における酸素欠損を
低減することができる。
【０３４４】
本実施の形態では、絶縁膜１７４として膜厚２０ｎｍ程度の酸化シリコン膜を用い、絶縁
膜１７５として膜厚１００ｎｍ程度の酸化アルミニウム膜を用いる。
【０３４５】
次いで、図９（Ｄ）に示すように、絶縁膜１７５に平坦化処理を施すことにより、絶縁膜
１７５から第２の酸化絶縁膜１４０ｂを形成する。平坦化処理は、化学的機械研磨法（Ｃ
ｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）、液体ジェッ
ト研磨法等の研磨処理、ドライエッチング又はウェットエッチング等のエッチング処理、
または研磨処理とエッチング処理を組み合わせて行うことができる。本実施の形態では、
ＣＭＰ法を用いて、絶縁膜１７５に平坦化処理を施す。絶縁膜１７５の平坦化処理は、絶
縁膜１７４が露出するまで行う。なお、酸化物半導体膜１４２の膜厚が数ｎｍ〜数十ｎｍ
と薄い場合、酸化物半導体膜１４２が、平坦化処理によって除去されないようにすること
が望ましい。
【０３４６】
絶縁膜１７５にＣＭＰ法を施す条件は、例えば、ポリウレタン地の研磨布を用い、スラリ
ーはシリカ系スラリー（粒径６０ｎｍ）、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍ
ｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２
０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下とする。
【０３４７】
次いで、図１０（Ａ）に示すように、絶縁膜１７４の露出した箇所を除去して、酸化物半
導体膜１４２の表面を露出させる。上記工程により、絶縁膜１７４から第１の酸化絶縁膜
１４０ａを形成する。絶縁膜１７４の除去は、エッチング処理を用いて行う。但し、酸化
物半導体膜１４２に対して絶縁膜１７４の選択比が高いエッチング条件を採用することが
必要である。絶縁膜１７４の露出した箇所を除去した後、酸化物半導体膜１４２の表面を
平坦にしておくことで、後に形成されるトランジスタ１２１の電気的特性を向上させるこ
とができる。
【０３４８】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／５０Ｗ、圧力１．
５Ｐａ、エッチングガスは、ＣＦ４及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｏ２＝
７０／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１７４を選択
的に除去して第１の酸化絶縁膜１４０ａを形成することができる。また、酸化物半導体膜
１４２が除去されてしまうことを抑制することができる。エッチングの際に、水素を含む
不純物が含まれないように行うことが望ましい。
【０３４９】
第１の酸化絶縁膜１４０ａを形成した後、加熱処理を行ってもよい。加熱処理を行うこと
で、酸化物半導体膜１４２中の水素を含む不純物を除去することができる。また、第１の
酸化絶縁膜１４０ａ、第３の酸化絶縁膜１４０ｃから酸素が脱離することにより、酸化物
半導体膜１４２の端部と下部に酸素を供給することができ、酸素欠損を低減することがで
きる。
【０３５０】
次いで、図１０（Ｂ）に示すように、第１の酸化絶縁膜１４０ａ、第２の酸化絶縁膜１４
０ｂ、及び酸化物半導体膜１４２を覆うように、絶縁膜１４３ａ、導電膜１４４ａ、絶縁
膜１５１ａを、順に積層するように形成する。
【０３５１】
絶縁膜１４３ａ及び絶縁膜１５１ａは、ゲート絶縁膜１０４ｎまたはゲート絶縁膜１０４
ｐと同様の材料、同様の積層構造を用いて形成することが可能である。なお、後にゲート
絶縁膜１４３となる絶縁膜１４３ａは、水分や、水素などの不純物を極力含まないことが
望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても
良い。ゲート絶縁膜１４３に水素が含まれると、その水素が酸化物半導体膜１４２へ侵入
し、又は水素が酸化物半導体膜１４２中の酸素を引き抜き、酸化物半導体膜１４２が低抵
抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶
縁膜１４３はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないこと
が重要である。上記ゲート絶縁膜１４３には、バリア性の高い材料を用いるのが望ましい
。例えば、バリア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化ア
ルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層され
た絶縁膜を用いる場合、窒素の含有比率が低い酸化シリコン膜、酸化窒化シリコン膜など
の絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜１４２に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで酸化物半導体膜１４２と重なるよ
うに、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物
半導体膜１４２内、ゲート絶縁膜１４３内、或いは、酸化物半導体膜１４２と他の絶縁膜
の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また
、酸化物半導体膜１４２に接するように窒素の比率が低い酸化シリコン膜、酸化窒化シリ
コン膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が酸化物半導
体膜１４２に直接接するのを防ぐことができる。
【０３５２】
本実施の形態では、プラズマＣＶＤ法で形成された膜厚２０ｎｍの酸化窒化シリコン膜を
絶縁膜１４３ａとして用い、スパッタ法で形成された膜厚１００ｎｍの酸化シリコン膜を
絶縁膜１５１ａとして用いる。
【０３５３】
なお、絶縁膜１４３ａを形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超
乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有
量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であるこ
とが望ましい。
【０３５４】
また、酸素雰囲気下で酸化物半導体膜１４２に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体膜１４２中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０３５５】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜１４２に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜１４２に添加すれば良い。
【０３５６】
導電膜１４４ａは、スパッタ法や真空蒸着法で形成することができる。導電膜１４４ａと
なる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステ
ンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせ
た合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にク
ロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構
成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために
、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、
チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を
用いることができる。
【０３５７】
また、導電膜１４４ａとなる導電膜は、単層構造でも、２層以上の積層構造としてもよい
。導電膜１４４ａは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた元素、又は上述した元素を成分とする合金膜か、上述した元素を組
み合わせた合金膜等を用いることができる。また、アルミニウム、銅などの金属膜の下側
もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属
膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題
を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料として
は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、
イットリウム等を用いることができる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、
Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、絶縁膜１４３ａが酸化物である場合
、絶縁膜１４３ａ上の導電膜１４４ａに、上述した酸化膜との密着性が高い材料を用いる
ことが望ましい。例えば、導電膜１４４ａとして、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−
Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層に抵抗値の低いＣｕで構成される
導電膜を積層して用いることで、酸化物である絶縁膜１４３ａとの密着性を高め、なおか
つ、抵抗値を下げることができる。
【０３５８】
また、導電膜１４４ａとなる導電膜としては、導電性の金属酸化物で形成しても良い。導
電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化ス
ズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸
化シリコンを含ませたものを用いることができる。
【０３５９】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
【０３６０】
本実施の形態では、膜厚３０ｎｍの窒化タンタル膜上に、膜厚１３５ｎｍのタングステン
膜を積層させ、導電膜１４４ａとして用いる。
【０３６１】
次に、絶縁膜１５１ａ上にマスクを形成し、導電膜１４４ａ及び絶縁膜１５１ａをエッチ
ングすることで、図１０（Ｃ）に示すように、ゲート電極１４４、及びゲート電極１４４
上の絶縁膜１５１を形成する。
【０３６２】
導電膜１４４ａ及び絶縁膜１５１ａのエッチングには、ウェットエッチングまたはドライ
エッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて
用いてもよい。導電膜１４４ａ及び絶縁膜１５１ａを所望の形状にエッチングできるよう
、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温
度等）を適宜設定する。ただし、トランジスタ１２１のチャネル長（Ｌ）を微細に加工す
るためには、ドライエッチングを用いることが好ましい。
【０３６３】
絶縁膜１５１ａのエッチング用ガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ
化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四
フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ
）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加して
も良い。また、導電膜１４４ａのエッチング用ガスとしては、塩素、塩化硼素、塩化シリ
コン、四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄、弗化窒素などのフッ素系ガ
ス、または酸素などを適宜用いることができる。
【０３６４】
次に、図１０（Ｄ）に示すように、ゲート電極１４４及び絶縁膜１５１をマスクとして酸
化物半導体膜１４２にドーパントを添加することで、ゲート電極１４４と重なり、少なく
とも一部がチャネル形成領域として機能する第１の領域１４７と、ソースまたはドレイン
として機能し、第１の領域１４７を挟む第２の領域１４８及び第２の領域１４９とを形成
する。
【０３６５】
酸化物半導体膜１４２にドーパントを添加する方法として、イオンドーピング法またはイ
オンインプランテーション法を用いることができる。また、添加するドーパントは、例え
ばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの
１５族原子などを少なくとも一つ用いることができる。
【０３６６】
例えば、窒素をドーパントとして用いた場合、第２の領域１４８及び第２の領域１４９中
の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが
望ましい。
【０３６７】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズ
マを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加
することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプ
ラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０３６８】
ドーピングの条件として、例えば、ドーパントが窒素の場合、加速電圧を２０ｋＶとして
行う。また、ドーパントがリンの場合、加速電圧を４０ｋＶとして行う。窒素又はリンの
ドーズ量を１×１０１４／ｃｍ２以下の場合は、４５０℃未満で熱処理を行うことが好ま
しい。これにより、ドーパントを含む第２の領域１４８及び第２の領域１４９におけるシ
ート抵抗を１×１０７Ω／ｓｑ．以下とすることができる。また、ドーズ量が５×１０１
４／ｃｍ２以上５×１０１５／ｃｍ２未満の場合は、４５０℃以上６００℃以下で熱処理
を行うことが好ましい。これにより、第２の領域１４８及び第２の領域１４９においてシ
ート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。さらに、ドーズ量が５×１０
１５／ｃｍ２以上の場合は、６００℃以上で熱処理を行うことがこのましい。これにより
、ドーパントを含む第２の領域１４８及び第２の領域１４９においてシート抵抗を１×１
０５Ω／ｓｑ．以下とすることができる。
【０３６９】
第２の領域１４８及び第２の領域１４９において、シート抵抗を低減することにより、第
２の領域１４８及び第２の領域１４９と、後に形成される導電膜１６３及び導電膜１６４
の間の抵抗を低減することができる。よって、トランジスタ１２１の微細化を進めても、
高いオン電流と、高速動作を確保することができる。また、トランジスタ１２１の微細化
により、記憶装置の単位面積あたりの記憶容量を高めることができる。
【０３７０】
次に、絶縁膜１４３ａ、ゲート電極１４４、及び絶縁膜１５１等を覆うように絶縁膜を形
成した後、当該絶縁膜及び絶縁膜１４３ａの形状をエッチング等により加工する。上記工
程により、図１１（Ａ）に示すように、当該絶縁膜からゲート電極１４４の側部に設けら
れたサイドウォール１５０が形成され、絶縁膜１４３ａからゲート電極１４４及びサイド
ウォール１５０の下部に設けられたゲート絶縁膜１４３が形成される。サイドウォール１
５０となる絶縁膜は、絶縁膜１７３と同様の材料及び成膜方法を用いて形成することがで
きる。例えば、窒化シリコン膜上に酸化シリコン膜が成膜された積層構造を採用すること
もできる。本実施の形態では、サイドウォール１５０となる絶縁膜を、酸化シリコン膜で
形成する。
【０３７１】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５
０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃
まで徐々に温度上昇させながら加熱してもよい。
【０３７２】
加熱処理を行うことにより、酸化物半導体膜１４２に接している絶縁膜から酸化物半導体
膜１４２に酸素が拡散し、酸化物半導体膜１４２の絶縁膜に接する面とその近傍における
酸素欠損を低減することができる。また、ドーパントを含む第２の領域１４８及び第２の
領域１４９の抵抗を低減することができる。
【０３７３】
次いで、エッチング等により絶縁膜１１９及び絶縁膜１４０に開口部を形成し、一部の第
２の領域１０９及び第２の領域１１０と、一部の第２の領域１１５及び第２の領域１１６
とを露出させる。そして、導電膜を形成し、当該導電膜の形状をエッチング等により加工
することで、図１１（Ｂ）に示すように、第２の領域１０９に接する導電膜１６１と、第
２の領域１１０及び第２の領域１１５に接する導電膜１６２と、第２の領域１１６及び第
２の領域１４８に接する導電膜１６３と、第２の領域１４９に接する導電膜１６４と、導
電膜１５３とを、絶縁膜１４０上に形成する。導電膜１６１乃至導電膜１６４と、導電膜
１５３とは、導電膜１４４ａと同様の材料、同様の積層構造を用いて形成することが可能
である。
【０３７４】
導電膜１６１乃至導電膜１６４と、導電膜１５３とを形成するためのエッチングには、ウ
ェットエッチングまたはドライエッチングを用いることができる。上記エッチングに、ウ
ェットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１６１乃至導
電膜１６４と、導電膜１５３とを所望の形状にエッチングできるよう、材料に合わせてエ
ッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定す
る。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好
ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（Ｓ
Ｆ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含む
ガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（
ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭
素等を添加しても良い。
【０３７５】
本実施の形態では、膜厚１００ｎｍ程度のタングステン膜を、導電膜１６１乃至導電膜１
６４と、導電膜１５３として用いる。導電膜１６１乃至導電膜１６４と、導電膜１５３と
してタングステン膜を用いる場合のエッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝
５００／１５０Ｗ、圧力１．０Ｐａ、エッチングガスは、ＣＦ４、Ｃｌ２、及びＯ２の混
合ガスとし、流量比は、ＣＦ４／Ｃｌ２／Ｏ２＝２５／２５／１０ｓｃｃｍとすれば良い
。
【０３７６】
なお、本実施の形態では、導電膜１６３及び導電膜１６４を、サイドウォール１５０に接
して設ける。上記構成により、導電膜１６３及び導電膜１６４を形成するためのマスクに
多少位置ずれが生じたとしても、導電膜１６３及び導電膜１６４と酸化物半導体膜１４２
との接する面積が、変動するのを防ぐことができる。よって、導電膜１６３及び導電膜１
６４の位置がずれることによる、導電膜１６３及び導電膜１６４と酸化物半導体膜１４２
との間の抵抗の変動を抑制し、トランジスタ１２１のオン電流の変動を防ぐことができる
。さらに、導電膜１６３及び導電膜１６４を形成するためのエッチングの際に、酸化物半
導体膜１４２がエッチングガスに曝されにくいため、好ましい。
【０３７７】
以上の工程により、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐと、トランジスタ１２１とを作製することができる。
【０３７８】
次に、図１１（Ｃ）に示すように、第２の酸化絶縁膜１４０ｂ、導電膜１６１乃至導電膜
１６４、導電膜１５３、サイドウォール１５０、及び絶縁膜１５１上に、絶縁膜１５４を
形成した後、絶縁膜１５４上において、導電膜１５３と重なる位置に導電膜１５５を形成
する。
【０３７９】
絶縁膜１５４は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができ
る。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。
【０３８０】
本実施の形態では、絶縁膜１５４を、スパッタ法で形成された膜厚５０ｎｍの酸化アルミ
ニウム膜と、プラズマＣＶＤ法で形成された膜厚３００ｎｍの酸化窒化シリコン膜とを、
順に積層させた構造を有している。なお、絶縁膜１５４は、単層の絶縁膜で構成されてい
ても良いし、３層以上の積層された絶縁膜で構成されていても良い。
【０３８１】
導電膜１５５は、導電膜１４４ａと同様の材料、同様の積層構造を用いて形成することが
可能である。本実施の形態では、膜厚２０ｎｍのチタン膜と、膜厚５０ｎｍのタングステ
ン膜と、膜厚２００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜とが順に積層された
構造を有する導電膜１５５を、スパッタ法にて形成する。
【０３８２】
以上の工程により、容量素子１３６を作製することができる。
【０３８３】
次いで、図１１（Ｄ）に示すように、導電膜１５５と、絶縁膜１５４とを覆うように、絶
縁膜１６０を形成した後、絶縁膜１６０にエッチング等により開口部を形成することで、
導電膜１６２の一部を露出させる。次いで、開口部において導電膜１６２と接する導電膜
１５８を、絶縁膜１６０上に形成する。
【０３８４】
絶縁膜１６０はその表面が平坦化されていることが望ましい。絶縁膜１６０は、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、絶縁膜１６０は
、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の
形態では、膜厚１５００ｎｍのポリイミド膜を、絶縁膜１６０として用いる。
【０３８５】
導電膜１５８は、導電膜１４４ａと同様の材料、同様の積層構造を用いて形成することが
可能である。本実施の形態では、膜厚２０ｎｍのチタン膜と、膜厚５０ｎｍのタングステ
ン膜と、膜厚３００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜とが順に積層された
構造を有する導電膜１５８を、スパッタ法にて形成する。
【０３８６】
以上の工程により、図１１（Ｄ）に示すような、本発明の一態様に係る半導体装置を作製
することができる。
【０３８７】
なお、本実施の形態では、ゲート電極１４４及び絶縁膜１５１をマスクとして酸化物半導
体膜１４２にドーパントを添加しているが、酸化物半導体膜１４２へのドーパントの添加
は、サイドウォール１５０を形成した後、導電膜１６３及び導電膜１６４を形成する前に
行っても良い。
【０３８８】
図１５（Ａ）に、ドーパントの添加が行われる前の酸化物半導体膜１４２と、当該酸化物
半導体膜１４２上のゲート絶縁膜１４３と、ゲート絶縁膜１４３上のゲート電極１４４と
、ゲート電極１４４上の絶縁膜１５１と、ゲート絶縁膜１４３上においてゲート電極１４
４の側部に設けられたサイドウォール１５０とを示す。上記状態において、ゲート電極１
４４、絶縁膜１５１、及びサイドウォール１５０をマスクとして酸化物半導体膜１４２に
ドーパントを添加することで、図１５（Ｂ）に示すように、ゲート電極１４４と重なり、
少なくとも一部がチャネル形成領域として機能する第１の領域１４７と、ＬＤＤ領域とし
て機能し、サイドウォール１５０と重なり、なおかつ第１の領域１４７を挟む第３の領域
１９０及び第３の領域１９１と、ソースまたはドレインとして機能し、第１の領域１４７
、第３の領域１９０及び第３の領域１９１を挟む第２の領域１４８及び第２の領域１４９
とを、酸化物半導体膜１４２に形成することができる。
【０３８９】
例えば、窒素をドーパントとして用いた場合、第２の領域１４８及び第２の領域１４９中
の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが
望ましい。また、例えば、窒素をドーパントとして用いた場合、第３の領域１９０及び第
３の領域１９１中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３
未満であることが望ましい。第２の領域１４８及び第２の領域１４９よりもドーパントの
濃度が低い第３の領域１９０及び第３の領域１９１を設けることで、短チャネル効果によ
る閾値電圧のマイナスシフトを軽減することができる。
【０３９０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３９１】
（実施の形態３）
本実施の形態では、図１に示す構成をその一部に有する半導体装置の、作製方法の一例に
ついて説明する。
【０３９２】
ただし、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジ
スタ１０２ｐは、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリ
コンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたｎチャネル
型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐは、シリコンウェハなど
の単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製さ
れたシリコン薄膜などを用いて形成することができる。
【０３９３】
なお、ｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐの作製
方法については、実施の形態２と同様に行うことができる。よって、本実施の形態では、
図８（Ｄ）に示した工程まで、実施の形態２の説明を参照することができる。
【０３９４】
図８（Ｅ）に示した工程まで終了した後、絶縁膜１１９の表面に平坦化処理を施し、次い
で、図１２（Ａ）に示すように、絶縁膜１１９上に絶縁膜１８０を形成する。
【０３９５】
絶縁膜１１９の材料、構成、作製方法、平坦化処理の方法については、実施の形態２を参
照することができる。また、絶縁膜１８０の材料、積層構造、及び作製方法は、実施の形
態２に記載の絶縁膜１７３と同様とすることができる。
【０３９６】
次いで、図１２（Ｂ）に示すように、エッチング等により、絶縁膜１８０の一部を除去す
ることで、凸部を有する第１の酸化絶縁膜１２０ａが形成される。第１の酸化絶縁膜１２
０ａは、後に形成される絶縁膜１２０の一部となる。絶縁膜１８０のエッチングは、ドラ
イエッチングまたはウェットエッチング、或いはその両方を用いて行うことができる。エ
ッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０３９７】
次いで、図１２（Ｃ）に示すように、第１の酸化絶縁膜１２０ａを覆うように、絶縁膜１
８１を形成する。絶縁膜１８１の材料、積層構造、及び作製方法は、実施の形態２に記載
の絶縁膜１７５と同様とすることができる。ただし、絶縁膜１８１は、第１の酸化絶縁膜
１２０ａの凸部の高さよりも、その膜厚が大きくなるように形成する。上記構成により、
後の平坦化工程において、平坦性の高い第１の酸化絶縁膜１２０ａ及び第２の酸化絶縁膜
１２０ｂを形成することができる。
【０３９８】
次いで、図１２（Ｄ）に示すように、絶縁膜１８１に平坦化処理を施すことにより、絶縁
膜１８１から第２の酸化絶縁膜１２０ｂを形成する。上記平坦化処理は、実施の形態２に
記載の絶縁膜１７５に施した平坦化処理と同様に行うことができる。絶縁膜１８１に平坦
化処理を施すことで、第１の酸化絶縁膜１２０ａの凸部が露出する。なお、当該平坦化処
理において、第１の酸化絶縁膜１２０ａの凸部が、一部除去されても良い。
【０３９９】
次いで、図１３（Ａ）に示すように、第１の酸化絶縁膜１２０ａ及び第２の酸化絶縁膜１
２０ｂ上に、島状の酸化物半導体膜１２２を形成する。酸化物半導体膜１２２の材料、積
層構造、及び作製方法は、実施の形態２に記載の酸化物半導体膜１４２と同様とすること
ができる。ただし、酸化物半導体膜１２２は、後に酸化物半導体膜１２２内に形成される
第１の領域１２７が上記第１の酸化絶縁膜１２０ａに接するように、なおかつ、後に酸化
物半導体膜１２２内に形成される第２の領域１２８が第１の酸化絶縁膜１２０ａ及び第２
の酸化絶縁膜１２０ｂに接するように、その形成される位置を定める。
【０４００】
次いで、図１３（Ｂ）に示すように、第１の酸化絶縁膜１２０ａ、第２の酸化絶縁膜１２
０ｂ、及び酸化物半導体膜１２２上を覆うように、絶縁膜１２３ａ、導電膜１２４ａ、絶
縁膜１３１ａを、順に積層するように形成する。
【０４０１】
絶縁膜１２３ａ及び絶縁膜１３１ａは、実施の形態２における絶縁膜１４３ａ及び絶縁膜
１５１ａと、それぞれ同様の材料、同様の積層構造を用いて形成することが可能である。
なお、絶縁膜１２３ａを形成した後に、加熱処理を施しても良い。上記加熱処理は、実施
の形態２において絶縁膜１４３ａを形成した後に行われる加熱処理と同様の条件で行うこ
とができる。
【０４０２】
また、導電膜１２４ａは、実施の形態２における導電膜１４４ａと、同様の材料、同様の
積層構造を用いて形成することが可能である。
【０４０３】
次に、絶縁膜１３１ａ上にマスクを形成し、導電膜１２４ａ及び絶縁膜１３１ａをエッチ
ングすることで、ゲート電極１２４、及びゲート電極１２４上の絶縁膜１３１を形成する
。次いで、図１３（Ｃ）に示すように、ゲート電極１２４及び絶縁膜１３１をマスクとし
て酸化物半導体膜１２２にドーパントを添加することで、ゲート電極１２４と重なり、少
なくとも一部がチャネル形成領域として機能する第１の領域１２７と、ソースまたはドレ
インとして機能し、第１の領域１２７を挟む第２の領域１２８及び第２の領域１２９とを
形成する。導電膜１２４ａ及び絶縁膜１３１ａのエッチングは、実施の形態２における導
電膜１４４ａ及び絶縁膜１５１ａのエッチングと同様の条件で行うことができる。
【０４０４】
酸化物半導体膜１２２へのドーパントの添加と、その後に行われる加熱処理については、
実施の形態２における酸化物半導体膜１４２へのドーパントの添加と加熱処理と同様に行
うことができる。上記ドーパントの添加と加熱処理により、第２の領域１２８及び第２の
領域１２９において、シート抵抗を低減させることができる。よって、第２の領域１２８
及び第２の領域１２９と、後に形成される導電膜１６３及び導電膜１６４の間の抵抗を低
減することができる。そのため、トランジスタ１２１の微細化を進めても、高いオン電流
と、高速動作を確保することができる。また、トランジスタ１２１の微細化により、記憶
装置の単位面積あたりの記憶容量を高めることができる。
【０４０５】
次に、絶縁膜１２３ａ、ゲート電極１２４、及び絶縁膜１３１等を覆うように絶縁膜を形
成した後、当該絶縁膜及び絶縁膜１２３ａの形状をエッチング等により加工する。上記工
程により、図１３（Ｄ）に示すように、当該絶縁膜からゲート電極１２４の側部に設けら
れたサイドウォール１３０が形成され、絶縁膜１２３ａからゲート電極１２４及びサイド
ウォール１３０の下部に設けられたゲート絶縁膜１２３が形成される。サイドウォール１
３０となる絶縁膜は、絶縁膜１８０と同様の材料、積層構造、及び作製方法を用いて形成
することができる。
【０４０６】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５
０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃
まで徐々に温度上昇させながら加熱してもよい。
【０４０７】
加熱処理を行うことにより、酸化物半導体膜１２２に接している絶縁膜から酸化物半導体
膜１２２に酸素が拡散し、酸化物半導体膜１２２の絶縁膜に接する面とその近傍における
酸素欠損を低減することができる。また、ドーパントを含む第２の領域１２８及び第２の
領域１２９の抵抗を低減することができる。
【０４０８】
次いで、エッチング等により絶縁膜１１９及び絶縁膜１２０に開口部を形成し、一部の第
２の領域１０９及び第２の領域１１０と、一部の第２の領域１１５及び第２の領域１１６
とを露出させる。そして、導電膜を形成し、当該導電膜の形状をエッチング等により加工
することで、図１４（Ａ）に示すように、第２の領域１０９に接する導電膜１６１と、第
２の領域１１０及び第２の領域１１５に接する導電膜１６２と、第２の領域１１６及び第
２の領域１２８に接する導電膜１６３と、第２の領域１２９に接する導電膜１６４と、導
電膜１３３とを、絶縁膜１２０上に形成する。導電膜１６１乃至導電膜１６４と、導電膜
１３３とは、導電膜１２４ａと同様の材料、同様の積層構造を用いて形成することが可能
である。
【０４０９】
導電膜１６１乃至導電膜１６４と、導電膜１３３とを形成するためのエッチングは、実施
の形態２における導電膜１６１乃至導電膜１６４と、導電膜１５３とを形成するためのエ
ッチングと同様の条件で行うことができる。
【０４１０】
なお、本実施の形態では、導電膜１６３及び導電膜１６４を、サイドウォール１３０に接
して設ける。上記構成により、導電膜１６３及び導電膜１６４を形成するためのマスクに
多少位置ずれが生じたとしても、導電膜１６３及び導電膜１６４と酸化物半導体膜１２２
との接する面積が、変動するのを防ぐことができる。よって、導電膜１６３及び導電膜１
６４の位置がずれることによる、導電膜１６３及び導電膜１６４と酸化物半導体膜１２２
との間の抵抗の変動を抑制し、トランジスタ１２１のオン電流の変動を防ぐことができる
。さらに、導電膜１６３及び導電膜１６４を形成するためのエッチングの際に、酸化物半
導体膜１２２がエッチングガスに曝されにくいため、好ましい。
【０４１１】
以上の工程により、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐと、トランジスタ１２１を作製することができる。
【０４１２】
次に、図１４（Ｂ）に示すように、第２の酸化絶縁膜１２０ｂ、導電膜１６１乃至導電膜
１６４、導電膜１３３、サイドウォール１３０、及び絶縁膜１３１上に、絶縁膜１３４を
形成した後、絶縁膜１３４上において、導電膜１３３と重なる位置に導電膜１３５を形成
する。
【０４１３】
絶縁膜１３４は、実施の形態２における絶縁膜１５４と同様の材料、同様の積層構造、同
様の作製方法を用いて形成することができる。また、導電膜１３５は、導電膜１２４ａと
同様の材料、同様の積層構造を用いて形成することが可能である。
【０４１４】
以上の工程により、容量素子１３６を作製することができる。
【０４１５】
次いで、図１４（Ｃ）に示すように、導電膜１３５と、絶縁膜１３４とを覆うように、絶
縁膜１８７を形成した後、絶縁膜１８７にエッチング等により開口部を形成することで、
導電膜１６２の一部を露出させる。次いで、開口部において導電膜１６２と接する導電膜
１８８を、絶縁膜１８７上に形成する。
【０４１６】
絶縁膜１８７は、実施の形態２における絶縁膜１６０と同様の材料、同様の積層構造、同
様の作製方法を用いて形成することができる。導電膜１８８は、導電膜１２４ａと同様の
材料、同様の積層構造を用いて形成することが可能である。
【０４１７】
以上の工程により、図１４（Ｃ）に示すような、本発明の一態様に係る半導体装置を作製
することができる。
【０４１８】
なお、本実施の形態では、ゲート電極１２４及び絶縁膜１３１をマスクとして酸化物半導
体膜１２２にドーパントを添加しているが、酸化物半導体膜１２２へのドーパントの添加
は、サイドウォール１３０を形成した後、導電膜１６３及び導電膜１６４を形成する前に
行っても良い。
【０４１９】
図１６（Ａ）に、ドーパントの添加が行われる前の酸化物半導体膜１２２と、当該酸化物
半導体膜１２２上のゲート絶縁膜１２３と、ゲート絶縁膜１２３上のゲート電極１２４と
、ゲート電極１２４上の絶縁膜１３１と、ゲート絶縁膜１２３上においてゲート電極１２
４の側部に設けられたサイドウォール１３０とを示す。上記状態において、ゲート電極１
２４、絶縁膜１３１、及びサイドウォール１３０をマスクとして酸化物半導体膜１２２に
ドーパントを添加することで、図１６（Ｂ）に示すように、ゲート電極１２４と重なり、
少なくとも一部がチャネル形成領域として機能する第１の領域１２７と、ＬＤＤ領域とし
て機能し、サイドウォール１３０と重なり、なおかつ第１の領域１２７を挟む第３の領域
１９２及び第３の領域１９３と、ソースまたはドレインとして機能し、第１の領域１２７
、第３の領域１９２及び第３の領域１９３を挟む第２の領域１２８及び第２の領域１２９
とを、酸化物半導体膜１２２に形成することができる。
【０４２０】
例えば、窒素をドーパントとして用いた場合、第２の領域１２８及び第２の領域１２９中
の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが
望ましい。また、例えば、窒素をドーパントとして用いた場合、第３の領域１９２及び第
３の領域１９３中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３
未満であることが望ましい。第２の領域１２８及び第２の領域１２９よりもドーパントの
濃度が低い第３の領域１９２及び第３の領域１９３を設けることで、短チャネル効果によ
る閾値電圧のマイナスシフトを軽減することができる。
【０４２１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０４２２】
（実施の形態４）
本実施の形態では、図３９に示す構成をその一部に有する半導体装置の、作製方法の一例
について説明する。
【０４２３】
ただし、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジ
スタ１０２ｐは、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリ
コンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたｎチャネル
型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐは、シリコンウェハなど
の単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製さ
れたシリコン薄膜などを用いて形成することができる。
【０４２４】
本実施の形態では、まず、図４２（Ａ）に示すように、基板１００上に絶縁膜１０１と、
島状である単結晶の半導体膜１０３ｎ及び半導体膜１０３ｐを形成する。
【０４２５】
基板１００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
【０４２６】
本実施の形態では、単結晶シリコンの半導体基板を基板１００として用いる。単結晶の半
導体基板はガラス基板よりも表面の平坦性が高い。よって、基板のうねりに起因して絶縁
膜や導電膜などの膜厚がばらつくのを防ぐことができるため、トランジスタなどの半導体
素子を微細化しても半導体素子の電気的特性を均一にすることができる。
【０４２７】
絶縁膜１０１は、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化シリコン等
の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたもので
あっても、複数の絶縁膜を積層して用いたものであっても良い。
【０４２８】
例えば酸化シリコンを絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、Ｔ
ＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ
、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。こ
の場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化シリコ
ンを絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣ
ＶＤ等の気相成長法によって形成することができる。また、窒化酸化シリコンを絶縁膜１
０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合
ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【０４２９】
また絶縁膜１０１として、有機シランガスを用いて化学気相成長法により作製される酸化
シリコンを用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式
Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テ
トラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサ
ン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ
（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等の
シリコン含有化合物を用いることができる。
【０４３０】
また、基板１００が単結晶シリコンの半導体基板である場合、基板１００の表面を酸化す
ることで得られる酸化膜で、絶縁膜１０１を構成することもできる。上記酸化膜を形成す
るための、熱酸化処理には、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガス
を添加しても良い。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、
ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができ
る。
【０４３１】
例えばＨＣｌを用いる場合、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積
％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１０
０℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．
５〜１時間とすればよい。形成される絶縁膜１０１の膜厚は、１５ｎｍ〜１１００ｎｍ（
好ましくは６０ｎｍ〜３００ｎｍ）、例えば１５０ｎｍとすることができる。
【０４３２】
このハロゲンを含む雰囲気での熱酸化処理により、絶縁膜１０１にハロゲンを含ませるこ
とができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ
／ｃｍ３の濃度で絶縁膜１０１に含ませることにより、金属などの不純物を絶縁膜１０１
が捕獲するので、後に形成される半導体膜１０３ｎ及び半導体膜１０３ｐの汚染を防止す
ることができる。例えば、塩素の作用により、金属などの不純物が揮発性の塩化物となっ
て気相中へ離脱して、半導体膜１０３ｎ及び半導体膜１０３ｐから除去される。
【０４３３】
また、本実施の形態では、半導体膜１０３ｎ及び半導体膜１０３ｐが単結晶のシリコンで
ある場合を例に挙げて、以下、記憶素子が有するトランジスタの作製方法について説明す
る。なお、具体的な単結晶の半導体膜１０３ｎ及び半導体膜１０３ｐの作製方法の一例に
ついて、簡単に説明する。まず、単結晶シリコンの半導体基板であるボンド基板に、電界
で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領
域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成
される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調
節することができる。そして、ボンド基板と、表面に絶縁膜が形成された基板１００とを
、間に当該絶縁膜が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板１００
とを重ね合わせた後、ボンド基板と基板１００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃ
ｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力
を加えると、その部分からボンド基板と絶縁膜１０１とが接合を開始し、最終的には密着
した面全体に接合が及ぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイド
同士が結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の
一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板１
００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により
所望の形状に加工することで、半導体膜１０３ｎ及び半導体膜１０３ｐを形成することが
できる。
【０４３４】
本実施の形態では、単結晶シリコンの半導体基板である基板１００に、酸素雰囲気中で９
５０℃の温度で加熱処理を施すことで、基板１００上に膜厚４００ｎｍの酸化シリコン膜
を形成する。次いで、酸化シリコン膜上に、プラズマＣＶＤにより、膜厚５０ｎｍの窒化
酸化シリコン膜を形成する。一方、単結晶シリコンの半導体基板であるボンド基板に、酸
素にＨＣｌを含ませた雰囲気中で、９５０℃の温度で加熱処理を行うことで、ボンド基板
上に膜厚１００ｎｍの酸化シリコン膜を形成する。そして、上記基板１００と、ボンド基
板とを、基板１００上の窒化酸化シリコン膜と、ボンド基板上の酸化シリコン膜とが接す
るように貼り合わせる。そして、脆化層においてボンド基板の一部である単結晶半導体膜
を、ボンド基板から分離させる。従って、本実施の形態では、絶縁膜１０１が、基板１０
０側から、膜厚４００ｎｍの酸化シリコン膜、膜厚５０ｎｍの窒化酸化シリコン膜、膜厚
１００ｎｍの酸化シリコン膜が、順に積層された構成を有する。
【０４３５】
半導体膜１０３ｎ及び半導体膜１０３ｐには、閾値電圧を制御するために、硼素、アルミ
ニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などの
ｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物
元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後
に形成された半導体膜１０３ｎ及び半導体膜１０３ｐに対して行っても良い。また、閾値
電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは
、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上
で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニン
グにより形成された半導体膜１０３ｎ及び半導体膜１０３ｐに対しても行っても良い。
【０４３６】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明
はこの構成に限定されない。例えば、絶縁膜１０１上に気相成長法を用いて形成された多
結晶の半導体膜を用いても良いし、気相成長法を用いて形成された半導体膜を公知の技術
により結晶化して多結晶の半導体膜を形成しても良い。公知の結晶化方法としては、レー
ザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用
いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英基板の
ような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を
用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニー
ル法を用いた結晶化法を用いても良い。
【０４３７】
次に、図４２（Ｂ）に示すように、半導体膜１０３ｎ及び半導体膜１０３ｐ上にゲート絶
縁膜１０４ｎ及びゲート絶縁膜１０４ｐをそれぞれ形成した後、半導体膜１０３ｎと重な
る位置においてゲート絶縁膜１０４ｎ上にゲート電極１０５ｎを、半導体膜１０３ｐと重
なる位置においてゲート絶縁膜１０４ｐ上にゲート電極１０５ｐを形成する。そして、ゲ
ート電極１０５ｎ及びゲート電極１０５ｐをマスクとして、一導電性を付与する不純物元
素を半導体膜１０３ｎ及び半導体膜１０３ｐに添加する。具体的には、まず、半導体膜１
０３ｎを覆うようにマスクを形成した後、半導体膜１０３ｐに、ｐ型の導電性を付与する
不純物元素を添加する。上記不純物元素の添加により、半導体膜１０３ｐには、ゲート電
極１０５ｐと重なる第１の領域１１４と、第１の領域１１４を間に挟む低濃度不純物領域
１１７ａ及び低濃度不純物領域１１８ａとが形成される。次いで、半導体膜１０３ｐを覆
うようにマスクを形成した後、半導体膜１０３ｎに、ｎ型の導電性を付与する不純物元素
を添加する。上記不純物元素の添加により、半導体膜１０３ｎには、ゲート電極１０５ｎ
と重なる第１の領域１０８と、第１の領域１０８を間に挟む低濃度不純物領域１１１ａ及
び低濃度不純物領域１１２ａとが形成される。
【０４３８】
ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐは、高密度プラズマ処理、熱酸化処理な
どを行うことにより半導体膜１０３ｎ及び半導体膜１０３ｐの表面を酸化又は窒化するこ
とで形成することができる。ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐの厚さは、
例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることが
できる。
【０４３９】
本実施の形態では、酸素雰囲気中において２５分間９５０℃にて加熱処理を行った後、窒
素雰囲気中において１時間９５０℃にて加熱処理を行うことにより、半導体膜１０３ｎ及
び半導体膜１０３ｐの表面を熱酸化し、膜厚１５ｎｍの酸化シリコン膜で構成されるゲー
ト絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐを形成する。
【０４４０】
高密度プラズマ処理を用いる場合は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素
、酸化窒素、アンモニア、窒素などの混合ガスとを用いる。この場合、プラズマの励起を
マイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することがで
きる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合
もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を
酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体
膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比
）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５Ｇ
Ｈｚ）電力を印加して半導体膜１０３ｎ及び半導体膜１０３ｐの表面を酸化若しくは窒化
させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成
する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ〜３０Ｐａの
圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法によ
り酸化窒化シリコン膜を形成することにより、ゲート絶縁膜を形成する。固相反応と気相
成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート
絶縁膜を形成することができる。
【０４４１】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲー
ト絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐと半導体膜１０３ｎ及び半導体膜１０３ｐと
の界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜
１０３ｎ及び半導体膜１０３ｐを直接酸化又は窒化することで、形成される絶縁膜の厚さ
のばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ
処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ
酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形
成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一
部又は全部に含んで形成されるトランジスタは、電気的特性のばらつきを抑えることがで
きる。
【０４４２】
また、プラズマＣＶＤ法又はスパッタ法などを用い、酸化シリコン、窒化酸化シリコン、
酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム又は酸化タンタル
、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒
素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添
加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、
単層で、又は積層させることで、ゲート絶縁膜を形成しても良い。
【０４４３】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
【０４４４】
ゲート電極１０５ｎ及びゲート電極１０５ｐは、ゲート絶縁膜１０４ｎ及びゲート絶縁膜
１０４ｐを覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング
）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタ法、蒸
着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（
Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分と
する合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導
電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用
いて形成しても良い。
【０４４５】
なお、ゲート電極１０５ｎ及びゲート電極１０５ｐは、単層の導電膜で構成されていても
良いし、積層された複数の導電膜で構成されていても良い。
【０４４６】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタン
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の
組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされたシリ
コンとニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされたシリ
コンとタングステンシリサイド等も用いることができる。
【０４４７】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン
膜の積層構造を採用するとよい。
【０４４８】
また、ゲート電極１０５ｎ及びゲート電極１０５ｐに酸化インジウム、酸化インジウム酸
化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒
化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いるこ
ともできる。
【０４４９】
本実施の形態では、膜厚３０ｎｍ程度の窒化タンタル上に、膜厚１７０ｎｍ程度のタング
ステンを積層したゲート電極１０５ｎ及びゲート電極１０５ｐを用いる。
【０４５０】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極１０５ｎ及びゲート電
極１０５ｐを形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出
又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがそ
の範疇に含まれる。
【０４５１】
また、ゲート電極１０５ｎ及びゲート電極１０５ｐは、導電膜を形成後、ＩＣＰ（Ｉｎｄ
ｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法
を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有す
るようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても
角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩
化シリコンもしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒
素などのフッ素系ガス又は酸素を適宜用いることができる。
【０４５２】
次いで、ゲート絶縁膜１０４ｎ及びゲート絶縁膜１０４ｐと、ゲート電極１０５ｎ及びゲ
ート電極１０５ｐとを覆うように絶縁膜を形成した後、エッチング等により、上記絶縁膜
の形状を加工することで、図４２（Ｃ）に示すように、サイドウォール１７０ｎをゲート
電極１０５ｎの側部に、サイドウォール１７０ｐをゲート電極１０５ｐの側部に、それぞ
れ形成する。本実施の形態では、膜厚１００ｎｍの酸化窒化シリコン膜と、膜厚２００ｎ
ｍの酸化シリコン膜とが順に積層された絶縁膜を、ゲート電極１０５ｎ及びゲート電極１
０５ｐを覆うように形成した後、ドライエッチングによりその形状を加工することで、サ
イドウォール１７０ｎ及びサイドウォール１７０ｐを形成する。
【０４５３】
なお、上記エッチングにより、ゲート絶縁膜１０４ｎのうち、サイドウォール１７０ｎの
下部以外の部分が除去され、また、ゲート絶縁膜１０４ｐのうち、サイドウォール１７０
ｐの下部以外の部分が除去される。
【０４５４】
次に、図４２（Ｄ）に示すように、ゲート電極１０５ｎ及びゲート電極１０５ｐと、サイ
ドウォール１７０ｎ及びサイドウォール１７０ｐとをマスクとして、一導電性を付与する
不純物元素を半導体膜１０３ｎ及び半導体膜１０３ｐに添加する。具体的には、まず、半
導体膜１０３ｎを覆うようにマスクを形成した後、半導体膜１０３ｐに、ｐ型の導電性を
付与する不純物元素を添加する。上記不純物元素の添加により、半導体膜１０３ｐにおい
て、一部の低濃度不純物領域１１７ａ及び低濃度不純物領域１１８ａにさらに不純物が添
加され、ゲート電極１０５ｐと重なる第１の領域１１４と、サイドウォール１７０ｐと重
なり、なおかつ第１の領域１１４を間に挟む第３の領域１１７及び第３の領域１１８と、
第１の領域１１４、第３の領域１１７及び第３の領域１１８を間に挟む第２の領域１１５
及び第２の領域１１６とが形成される。次いで、半導体膜１０３ｐを覆うようにマスクを
形成した後、半導体膜１０３ｎに、ｎ型の導電性を付与する不純物元素を添加する。上記
不純物元素の添加により、半導体膜１０３ｎにおいて、一部の低濃度不純物領域１１１ａ
及び低濃度不純物領域１１２ａにさらに不純物が添加され、ゲート電極１０５ｎと重なる
第１の領域１０８と、サイドウォール１７０ｎと重なり、なおかつ第１の領域１０８を間
に挟む第３の領域１１１及び第３の領域１１２と、第１の領域１０８、第３の領域１１１
及び第３の領域１１２を間に挟む第２の領域１０９及び第２の領域１１０とが形成される
。
【０４５５】
第３の領域１１７及び第３の領域１１８は、サイドウォール１７０ｐと重なっていること
により、第２の領域１１５及び第２の領域１１６よりも、ｐ型の導電性を付与する不純物
元素の濃度が低い。また、第３の領域１１１及び第３の領域１１２は、サイドウォール１
７０ｎと重なっていることにより、第２の領域１０９及び第２の領域１１０よりも、ｎ型
の導電性を付与する不純物元素の濃度が低い。
【０４５６】
なお、本実施の形態では、１回目の不純物の添加により低濃度不純物領域１１１ａ及び低
濃度不純物領域１１２ａと、低濃度不純物領域１１７ａ及び低濃度不純物領域１１８ａと
を形成してから、２回目の不純物の添加を行うことでＬＤＤ領域として機能する第３の領
域１１１及び第３の領域１１２と、第３の領域１１７及び第３の領域１１８とを形成して
いるが、本発明の一態様はこの構成に限定されない。例えば、上記１回目の不純物の添加
を行わずに、２回目の不純物の添加を、サイドウォール１７０ｎ及びサイドウォール１７
０ｐの下部に不純物が回り込むような条件で行うことで、ＬＤＤ領域として機能する第３
の領域１１１及び第３の領域１１２と、第３の領域１１７及び第３の領域１１８とを形成
することも可能である。また、上記１回目の不純物の添加を行わず、なおかつ２回目の不
純物の添加を、サイドウォール１７０ｎ及びサイドウォール１７０ｐの下部に不純物が入
りにくい条件で行うことで、第１の領域１０８と第２の領域１０９及び第２の領域１１０
との間に、または、第１の領域１１４と第２の領域１１５及び第２の領域１１６との間に
、オフセット領域を設けても良い。オフセット領域における不純物濃度は、第１の領域１
０８または第１の領域１１４と同程度であることが望ましい。
【０４５７】
次いで、図４３（Ａ）に示すように、半導体膜１０３ｎ及び半導体膜１０３ｐと、ゲート
電極１０５ｎ及びゲート電極１０５ｐと、サイドウォール１７０ｐ及びサイドウォール１
７０ｎと、絶縁膜１０１とを覆うように、絶縁膜１７１を形成する。そして、エッチング
等により絶縁膜１７１に開口部を形成し、一部の第２の領域１０９及び第２の領域１１０
と、一部の第２の領域１１５及び第２の領域１１６とを露出させる。次いで、第２の領域
１０９に接する導電膜１０６と、第２の領域１１０及び第２の領域１１５に接する導電膜
１０７と、第２の領域１１６に接する導電膜１１３とを、絶縁膜１７１上に形成する。
【０４５８】
具体的に、絶縁膜１７１は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化
シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることが
できる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を絶縁膜１７１に用いることで、各種電
極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお
、絶縁膜１７１に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜
では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容
量を更に低減することが可能である。
【０４５９】
本実施の形態では、絶縁膜１７１として膜厚５００ｎｍの酸化窒化シリコン膜を用いる。
なお、本実施の形態では、絶縁膜１７１が単層の絶縁膜で構成されている場合を例示して
いるが、絶縁膜１７１は、積層された複数の絶縁膜で構成されていても良い。
【０４６０】
導電膜１０６、導電膜１０７、及び導電膜１１３となる導電膜は、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元
素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アル
ミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン
、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム
又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用い
ると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングス
テン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０４６１】
また、導電膜１０６、導電膜１０７、及び導電膜１１３となる導電膜は、単層構造でも、
２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、
アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねて
アルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。
【０４６２】
また、導電膜１０６、導電膜１０７、及び導電膜１１３となる導電膜としては、導電性の
金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、
酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属
酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。本実
施の形態では、膜厚３００ｎｍ程度のタングステン膜を、導電膜１０６、導電膜１０７、
及び導電膜１１３として用いる。
【０４６３】
以上の工程により、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル
型トランジスタ１０２ｐを形成することができる。
【０４６４】
次いで、図４３（Ｂ）に示すように、導電膜１０６、導電膜１０７、及び導電膜１１３を
覆うように、絶縁膜１７１上に絶縁膜１１９と絶縁膜１７３とを順に積層するように形成
した後、絶縁膜１７３上に酸化物半導体膜１４２ｂを形成する。
【０４６５】
絶縁膜１１９は単層構造でも２層以上の積層構造でもよいが、その表面は高い平坦性を有
することが好ましい。絶縁膜１１９として、例えば、酸化シリコン、窒化シリコン、酸化
窒化シリコン、窒化酸化シリコンなどを用いることができる。そして、絶縁膜１１９は、
ＬＰＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法などのＣＶＤ法を用いて形成
することができる。
【０４６６】
また、絶縁膜１１９として、有機シランを用いて化学気相成長法により作製される酸化シ
リコン膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（Ｏ
Ｃ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシク
ロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ
）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）
３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等を用いることがで
きる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化
シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなどを形成しても良い。
【０４６７】
本実施の形態では、ＬＰＣＶＤ法を用いて、酸化シリコンを含む絶縁膜１１９を形成する
。
【０４６８】
なお、後に形成されるトランジスタ１２１の、電気的特性のばらつきを抑えるためには、
酸化物半導体膜１４２ｂの表面は高い平坦性を有していることが望ましい。そして、酸化
物半導体膜１４２ｂの平坦性を高めるためには、絶縁膜１７３の表面が高い平坦性が確保
していることが望ましい。しかし、絶縁膜１７３と酸化物半導体膜１４２ｂの界面近傍に
水素などの不純物が混入するのを防ぐためには、絶縁膜１７３を形成した後、絶縁膜１７
３を大気にさらすことなく、連続的に酸化物半導体膜１４２ｂを形成することが望ましい
。よって、本実施の形態では、絶縁膜１７３の下に位置する絶縁膜１１９の表面に平坦化
処理を施しておく。上記構成により、絶縁膜１７３の表面に平坦化処理を施さなくとも、
絶縁膜１７３の表面の平坦性を確保することができる。そして、絶縁膜１７３の表面の平
坦性を確保しつつ、絶縁膜１７３と酸化物半導体膜１４２ｂの連続成膜を実現することが
できる。
【０４６９】
絶縁膜１１９の平坦化処理は、化学的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃ
ａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）、液体ジェット研磨法等の研磨処理、ドライエッ
チング又はウェットエッチング等のエッチング処理、または研磨処理とエッチング処理を
組み合わせて行うことができる。
【０４７０】
本実施の形態では、ＣＭＰ法を用いて、絶縁膜１１９に平坦化処理を施す場合について説
明する。絶縁膜１１９の平坦化処理は、例えば、ポリウレタン地の研磨布を用い、スラリ
ーはシリカ系スラリー（粒径６０ｎｍ）、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍ
ｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２
０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下で行うこと
ができる。
【０４７１】
本実施の形態では、上記ＣＭＰ法による研磨後の絶縁膜１１９の膜厚を、３００ｎｍとす
る。
【０４７２】
また、絶縁膜１７３は、スパッタ法、ＣＶＤ法等により形成する。絶縁膜１７３は、熱が
与えられることにより酸素が脱離する絶縁膜であることが好ましい。熱が与えられること
により酸素が脱離する絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素
を含む絶縁膜を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜
は、加熱処理の際に、酸素が脱離することにより、後に形成される酸化物半導体膜に酸素
を拡散（又は供給）させることができる。絶縁膜１７３として、例えば、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウ
ム等を用いることができる。スパッタ法を用いて絶縁膜１７３を形成することにより、熱
が与えられることにより酸素が脱離しやすい絶縁膜とすることができるため、好ましい。
絶縁膜１７３は、単数の絶縁膜で構成されていても良いし、積層された複数の絶縁膜で構
成されていても良い。
【０４７３】
絶縁膜１７３は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以
下とする。絶縁膜１７３を厚く形成することで、絶縁膜１７３から放出される酸素の量を
増加させることができると共に、絶縁膜１７３及び後に形成される酸化物半導体膜１４２
ｂとの界面における界面準位を低減することが可能である。
【０４７４】
本実施の形態では、スパッタ法を用いて形成した、膜厚２００ｎｍの酸化シリコン膜を、
絶縁膜１７３として用いる。絶縁膜１７３をスパッタ法により形成する場合は、成膜ガス
として、酸素ガス、又は酸素及び希ガスの混合ガス等を用いることができる。また、成膜
ガス中の酸素量を高くすることにより、絶縁膜１７３に含まれる酸素の量を増加させるこ
とができるため、好ましい。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下
にするとよい。
【０４７５】
絶縁膜１７３として、酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をタ
ーゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下
）、ターゲットと基板の間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ま
しくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０
．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは
１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以
下（好ましくは６％以上１００％以下）として、ＲＦスパッタ法を用いることが好ましい
。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いるこ
ともできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
【０４７６】
上記酸化物半導体膜１４２ｂの膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以
上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸
化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜
は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）
及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０４７７】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜１７３の表面に付着している塵埃を除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、
アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０４７８】
酸化物半導体膜には、上述したような材料を用いることができる。本実施の形態では、Ｉ
ｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパ
ッタ法により得られる膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物
半導体膜として用いる。上記ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いる。また、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、または
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲットを用い
ることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１
００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用い
ることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０４７９】
なお、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成比
は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：Ｚ
ｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５
：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする
。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚ
ｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めるこ
とで、移動度の向上を実現することができる。
【０４８０】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの
組成比は、Ｉｎ：Ｓｎ：Ｚｎの原子数比を、１：２：２、２：１：３、１：１：１、また
は４：９：７とすれば良い。
【０４８１】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタに
よる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを
用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーショ
ンポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドト
ラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例え
ば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む
化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物
の濃度を低減できる。
【０４８２】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．４Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、アルゴンと酸素の流量比が３０ｓｃｃｍ／１５ｓｃｃｍ
雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生
する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０４８３】
また、スパッタ装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とする
ことで、スパッタ法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化
物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空
ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、
または水素化物等の不純物の逆流を低減することができる。
【０４８４】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０４８５】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタ装置の予備加熱室で絶縁膜１７３までが形成された基板１
００を予備加熱し、基板１００上に形成された各種絶縁膜及び導電膜に吸着した水分又は
水素などの不純物を、脱離し排気することが好ましい。なお、予備加熱の温度は、１００
℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に
設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略すること
もできる。また、この予備加熱は、後に行われる絶縁膜１４３ａの形成前にも同様に行っ
てもよい。
【０４８６】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜１４２ｂ中の水分又は水素などの不純物を低減（脱水化または脱水素化）するため
に、酸化物半導体膜１４２ｂに対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰
囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸
化物半導体膜１４２ｂに加熱処理を施す。
【０４８７】
酸化物半導体膜１４２ｂに加熱処理を施すことで、酸化物半導体膜１４２ｂ中の水分又は
水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４
００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間
以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は
脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０４８８】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０４８９】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
【０４９０】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
【０４９１】
以上の工程により、酸化物半導体膜１４２ｂ中の水素の濃度を低減することができる。ま
た、当該水素濃度が低減された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流
の著しく小さいトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜
１４２ｂの成膜以降であれば、いつでも行うことができる。
【０４９２】
なお、酸化物半導体膜１４２ｂは非晶質であっても良いが、結晶性を有していても良い。
結晶性を有する酸化物半導体膜としては、ｃ軸配向し、かつａｂ面、表面または界面の方
向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状ま
たは金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向
きが異なる（ｃ軸を中心に回転した）結晶を含む結晶性酸化物半導体（Ｃ  Ａｘｉｓ  Ａ
ｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｃ
ＡＡＣ−ＯＳとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得るこ
とができるので、好ましい。
【０４９３】
次いで、図４３（Ｃ）に示すように、エッチング等により、酸化物半導体膜１４２ｂと、
絶縁膜１７３の形状を加工することで、島状の酸化物半導体膜１４２と、後に形成される
絶縁膜１４０の一部である第３の酸化絶縁膜１４０ｃが形成される。第３の酸化絶縁膜１
４０ｃは、島状の酸化物半導体膜１４２と重なる領域以外が、部分的にエッチングされて
いる。
【０４９４】
なお、酸化物半導体膜１４２を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ
３）、四塩化シリコン（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また
、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６
）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
【０４９５】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
【０４９６】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。
【０４９７】
酸化物半導体膜１４２を形成するためのレジストマスクをインクジェット法で形成しても
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
【０４９８】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜１４２ｂ及び絶
縁膜１７３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０４９９】
本実施の形態では、酸化物半導体膜１４２ｂ及び絶縁膜１７３の形状の加工を、ドライエ
ッチングで行う。例えば、ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝
４５／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスと
し、流量比は、ＢＣｌ３／Ｃｌ２＝６０ｓｃｃｍ／２０ｓｃｃｍとする。このような条件
を採用することにより、島状の酸化物半導体膜１４２を形成した後、絶縁膜１７３から第
３の酸化絶縁膜１４０ｃを形成することができる。エッチングの際に、水素を含む不純物
が含まれないように行うことが望ましい。
【０５００】
なお、酸化物半導体膜１４２をドライエッチングで形成する場合、酸化物半導体膜１４２
の側面近傍、すなわち端部が、塩素ラジカル、フッ素ラジカル等を含むプラズマに曝され
ると、酸化物半導体膜１４２の端部に露出する金属原子と、塩素ラジカル、フッ素ラジカ
ル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため
、酸化物半導体膜１４２中に当該金属原子と結合していた酸素原子が活性となる。活性と
なった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜１４２の端部
には酸素欠損が生じやすい。
【０５０１】
エッチング工程により露出された酸化物半導体膜の端部が活性であると、減圧雰囲気また
は還元雰囲気、更には減圧雰囲気での加熱処理において、酸素を引き抜かれ、該酸化物半
導体膜の端部で酸素欠損を生じる。当該酸素欠損の一部はドナーとなり、キャリアである
電子を生成するため、該酸化物半導体膜１４２の端部はｎ型化する。
【０５０２】
後に形成される導電膜１４５及び導電膜１４６が、ｎ型化した酸化物半導体膜１４２の端
部と接する場合、当該端部を介して、導電膜１４５と導電膜１４６の間にリーク電流が発
生してしまう。当該リーク電流は、トランジスタのオフ電流の上昇の原因となる。
【０５０３】
次いで、図４４（Ａ）に示すように、第３の酸化絶縁膜１４０ｃ及び酸化物半導体膜１４
２上に、絶縁膜１７４及び絶縁膜１７５を形成する。絶縁膜１７４は、絶縁膜１７３と同
様に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成することが好ましい
。また、絶縁膜１７５は、酸素の拡散を防ぐ絶縁膜で形成する。絶縁膜１７５の一例とし
て、酸化アルミニウム、酸化窒化アルミニウム等がある。
【０５０４】
絶縁膜１７４及び絶縁膜１７５の成膜方法は、絶縁膜１７３と同様の成膜方法を適宜選択
することができる。なお、絶縁膜１７４及び絶縁膜１７５を成膜する際に、酸化物半導体
膜１４２の端部から酸素の脱離量を低減するため、絶縁膜１７４及び絶縁膜１７５の成膜
温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。
【０５０５】
酸化物半導体膜１４２の端部に酸素欠損が生じたとしても、熱が与えられることにより酸
素が脱離する絶縁膜１７４が酸化物半導体膜１４２の端部に接しており、なおかつ酸素の
拡散を防ぐ絶縁膜１７５が絶縁膜１７４を間に挟んで酸化物半導体膜１４２の端部と重な
っていることにより、後の加熱処理にて絶縁膜１７４から酸化物半導体膜１４２の端部に
酸素を供給することができる。よって、酸化物半導体膜１４２の端部における酸素欠損を
低減することができる。
【０５０６】
本実施の形態では、絶縁膜１７４として膜厚２０ｎｍ程度の酸化シリコン膜を用い、絶縁
膜１７５として膜厚１００ｎｍ程度の酸化アルミニウム膜を用いる。
【０５０７】
次いで、図４４（Ｂ）に示すように、絶縁膜１７５に平坦化処理を施すことにより、絶縁
膜１７５から第２の酸化絶縁膜１４０ｂを形成する。平坦化処理は、化学的機械研磨法（
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）、液体ジェ
ット研磨法等の研磨処理、ドライエッチング又はウェットエッチング等のエッチング処理
、または研磨処理とエッチング処理を組み合わせて行うことができる。本実施の形態では
、ＣＭＰ法を用いて、絶縁膜１７５に平坦化処理を施す。絶縁膜１７５の平坦化処理は、
絶縁膜１７４が露出するまで行う。なお、酸化物半導体膜１４２の膜厚が数ｎｍ〜数十ｎ
ｍと薄い場合、酸化物半導体膜１４２が、平坦化処理によって除去されないようにするこ
とが望ましい。
【０５０８】
絶縁膜１７５にＣＭＰ法を施す条件は、例えば、ポリウレタン地の研磨布を用い、スラリ
ーはシリカ系スラリー（粒径６０ｎｍ）、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍ
ｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２
０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下とする。
【０５０９】
次いで、図４４（Ｃ）に示すように、絶縁膜１７４の露出した箇所を除去して、酸化物半
導体膜１４２の表面を露出させる。上記工程により、絶縁膜１７４から第１の酸化絶縁膜
１４０ａを形成する。絶縁膜１７４の除去は、エッチング処理を用いて行う。但し、酸化
物半導体膜１４２に対して絶縁膜１７４の選択比が高いエッチング条件を採用することが
必要である。絶縁膜１７４の露出した箇所を除去した後、酸化物半導体膜１４２の表面を
平坦にしておくことで、後に形成されるトランジスタ１２１の電気的特性を向上させるこ
とができる。
【０５１０】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／５０Ｗ、圧力１．
５Ｐａ、エッチングガスは、ＣＦ４及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｏ２＝
７０／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１７４を選択
的に除去して第１の酸化絶縁膜１４０ａを形成することができる。また、酸化物半導体膜
１４２が除去されてしまうことを抑制することができる。エッチングの際に、水素を含む
不純物が含まれないように行うことが望ましい。
【０５１１】
第１の酸化絶縁膜１４０ａを形成した後、加熱処理を行ってもよい。加熱処理を行うこと
で、酸化物半導体膜１４２中の水素を含む不純物を除去することができる。また、第１の
酸化絶縁膜１４０ａ、第３の酸化絶縁膜１４０ｃから酸素が脱離することにより、酸化物
半導体膜１４２の端部と下部に酸素を供給することができ、酸素欠損を低減することがで
きる。
【０５１２】
次いで、図４５（Ａ）に示すように、第１の酸化絶縁膜１４０ａ、第２の酸化絶縁膜１４
０ｂ、及び酸化物半導体膜１４２を覆うように、絶縁膜１４３ａ、導電膜１４４ａ、絶縁
膜１５１ａを、順に積層するように形成する。
【０５１３】
絶縁膜１４３ａ及び絶縁膜１５１ａは、ゲート絶縁膜１０４ｎまたはゲート絶縁膜１０４
ｐと同様の材料、同様の積層構造を用いて形成することが可能である。なお、後にゲート
絶縁膜１４３となる絶縁膜１４３ａは、水分や、水素などの不純物を極力含まないことが
望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても
良い。ゲート絶縁膜１４３に水素が含まれると、その水素が酸化物半導体膜１４２へ侵入
し、又は水素が酸化物半導体膜１４２中の酸素を引き抜き、酸化物半導体膜１４２が低抵
抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶
縁膜１４３はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないこと
が重要である。上記ゲート絶縁膜１４３には、バリア性の高い材料を用いるのが望ましい
。例えば、バリア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化ア
ルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層され
た絶縁膜を用いる場合、窒素の含有比率が低い酸化シリコン膜、酸化窒化シリコン膜など
の絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜１４２に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで酸化物半導体膜１４２と重なるよ
うに、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物
半導体膜１４２内、ゲート絶縁膜１４３内、或いは、酸化物半導体膜１４２と他の絶縁膜
の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また
、酸化物半導体膜１４２に接するように窒素の比率が低い酸化シリコン膜、酸化窒化シリ
コン膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が酸化物半導
体膜１４２に直接接するのを防ぐことができる。
【０５１４】
本実施の形態では、プラズマＣＶＤ法で形成された膜厚２０ｎｍの酸化窒化シリコン膜を
絶縁膜１４３ａとして用い、スパッタ法で形成された膜厚１００ｎｍの酸化シリコン膜を
絶縁膜１５１ａとして用いる。
【０５１５】
なお、絶縁膜１４３ａを形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超
乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有
量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であるこ
とが望ましい。
【０５１６】
また、酸素雰囲気下で酸化物半導体膜１４２に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体膜１４２中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０５１７】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜１４２に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜１４２に添加すれば良い。
【０５１８】
導電膜１４４ａは、スパッタ法や真空蒸着法で形成することができる。導電膜１４４ａと
なる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステ
ンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせ
た合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にク
ロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構
成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために
、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、
チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を
用いることができる。
【０５１９】
また、導電膜１４４ａとなる導電膜は、単層構造でも、２層以上の積層構造としてもよい
。導電膜１４４ａは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた元素、又は上述した元素を成分とする合金膜か、上述した元素を組
み合わせた合金膜等を用いることができる。また、アルミニウム、銅などの金属膜の下側
もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属
膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題
を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料として
は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、
イットリウム等を用いることができる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、
Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、絶縁膜１４３ａが酸化物である場合
、絶縁膜１４３ａ上の導電膜１４４ａに、上述した酸化膜との密着性が高い材料を用いる
ことが望ましい。例えば、導電膜１４４ａとして、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−
Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層に抵抗値の低いＣｕで構成される
導電膜を積層して用いることで、酸化物である絶縁膜１４３ａとの密着性を高め、なおか
つ、抵抗値を下げることができる。
【０５２０】
また、導電膜１４４ａとなる導電膜としては、導電性の金属酸化物で形成しても良い。導
電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化ス
ズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸
化シリコンを含ませたものを用いることができる。
【０５２１】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
【０５２２】
本実施の形態では、膜厚３０ｎｍの窒化タンタル膜上に、膜厚１３５ｎｍのタングステン
膜を積層させ、導電膜１４４ａとして用いる。
【０５２３】
次に、絶縁膜１５１ａ上にマスクを形成し、導電膜１４４ａ及び絶縁膜１５１ａをエッチ
ングすることで、図４５（Ｂ）に示すように、ゲート電極１４４、及びゲート電極１４４
上の絶縁膜１５１を形成する。
【０５２４】
導電膜１４４ａ及び絶縁膜１５１ａのエッチングには、ウェットエッチングまたはドライ
エッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて
用いてもよい。導電膜１４４ａ及び絶縁膜１５１ａを所望の形状にエッチングできるよう
、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温
度等）を適宜設定する。ただし、トランジスタ１２１のチャネル長（Ｌ）を微細に加工す
るためには、ドライエッチングを用いることが好ましい。
【０５２５】
絶縁膜１５１ａのエッチング用ガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ
化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四
フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ
）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加して
も良い。また、導電膜１４４ａのエッチング用ガスとしては、塩素、塩化硼素、塩化シリ
コン、四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄、弗化窒素などのフッ素系ガ
ス、または酸素などを適宜用いることができる。
【０５２６】
次に、図４５（Ｃ）に示すように、ゲート電極１４４及び絶縁膜１５１をマスクとして酸
化物半導体膜１４２にドーパントを添加することで、ゲート電極１４４と重なり、少なく
とも一部がチャネル形成領域として機能する第１の領域１４７と、ソースまたはドレイン
として機能し、第１の領域１４７を挟む第２の領域１４８及び第２の領域１４９とを形成
する。
【０５２７】
酸化物半導体膜１４２にドーパントを添加する方法として、イオンドーピング法またはイ
オンインプランテーション法を用いることができる。また、添加するドーパントは、例え
ばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの
１５族原子などを少なくとも一つ用いることができる。
【０５２８】
例えば、窒素をドーパントとして用いた場合、第２の領域１４８及び第２の領域１４９中
の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが
望ましい。
【０５２９】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズ
マを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加
することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプ
ラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０５３０】
ドーピングの条件として、例えば、ドーパントが窒素の場合、加速電圧を２０ｋＶとして
行う。また、ドーパントがリンの場合、加速電圧を４０ｋＶとして行う。窒素又はリンの
ドーズ量が１×１０１４／ｃｍ２以下の場合は、４５０℃未満で熱処理を行うことが好ま
しい。これにより、ドーパントを含む第２の領域１４８及び第２の領域１４９におけるシ
ート抵抗を１×１０７Ω／ｓｑ．以下とすることができる。また、ドーズ量が５×１０１
４／ｃｍ２以上５×１０１５／ｃｍ２未満の場合は、４５０℃以上６００℃以下で熱処理
を行うことが好ましい。これにより、第２の領域１４８及び第２の領域１４９においてシ
ート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。さらに、ドーズ量が５×１０
１５／ｃｍ２以上の場合は、６００℃以上で熱処理を行うことがこのましい。これにより
、ドーパントを含む第２の領域１４８及び第２の領域１４９においてシート抵抗を１×１
０５Ω／ｓｑ．以下とすることができる。
【０５３１】
第２の領域１４８及び第２の領域１４９において、シート抵抗を低減することにより、第
２の領域１４８及び第２の領域１４９と、後に形成される導電膜１４５及び導電膜１４６
の間の抵抗を低減することができる。よって、トランジスタ１２１の微細化を進めても、
高いオン電流と、高速動作を確保することができる。また、トランジスタ１２１の微細化
により、記憶装置の単位面積あたりの記憶容量を高めることができる。
【０５３２】
次に、絶縁膜１４３ａ、ゲート電極１４４、及び絶縁膜１５１等を覆うように絶縁膜を形
成した後、当該絶縁膜及び絶縁膜１４３ａの形状をエッチング等により加工する。上記工
程により、図４６（Ａ）に示すように、当該絶縁膜からゲート電極１４４の側部に設けら
れたサイドウォール１５０が形成され、絶縁膜１４３ａからゲート電極１４４及びサイド
ウォール１５０の下部に設けられたゲート絶縁膜１４３が形成される。サイドウォール１
５０となる絶縁膜は、絶縁膜１７３と同様の材料及び成膜方法を用いて形成することがで
きる。例えば、窒化シリコン膜上に酸化シリコン膜が成膜された積層構造を採用すること
もできる。本実施の形態では、サイドウォール１５０となる絶縁膜を、酸化シリコン膜で
形成する。
【０５３３】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５
０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃
まで徐々に温度上昇させながら加熱してもよい。
【０５３４】
加熱処理を行うことにより、酸化物半導体膜１４２に接している絶縁膜から酸化物半導体
膜１４２に酸素が拡散し、酸化物半導体膜１４２の絶縁膜に接する面とその近傍における
酸素欠損を低減することができる。また、ドーパントを含む第２の領域１４８及び第２の
領域１４９の抵抗を低減することができる。
【０５３５】
次いで、導電膜を形成し、当該導電膜の形状をエッチング等により加工することで、図４
６（Ｂ）に示すように、導電膜１４５及び導電膜１４６と、導電膜１５３とを形成する。
導電膜１４５は第２の領域１４８に接しており、導電膜１４６は第２の領域１４９に接し
ている。また、導電膜１５３は、第２の酸化絶縁膜１４０ｂ上に形成されている。導電膜
１４５及び導電膜１４６と、導電膜１５３とは、導電膜１４４ａと同様の材料、同様の積
層構造を用いて形成することが可能である。
【０５３６】
導電膜１４５及び導電膜１４６と、導電膜１５３とを形成するためのエッチングには、ウ
ェットエッチングまたはドライエッチングを用いることができる。上記エッチングに、ウ
ェットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１４５及び導
電膜１４６と、導電膜１５３とを所望の形状にエッチングできるよう、材料に合わせてエ
ッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定す
る。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好
ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（Ｓ
Ｆ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含む
ガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（
ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭
素等を添加しても良い。
【０５３７】
本実施の形態では、膜厚１００ｎｍ程度のタングステン膜を、導電膜１４５及び導電膜１
４６と、導電膜１５３として用いる。導電膜１４５及び導電膜１４６と、導電膜１５３と
してタングステン膜を用いる場合のエッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝
５００／１５０Ｗ、圧力１．０Ｐａ、エッチングガスは、ＣＦ４、Ｃｌ２、及びＯ２の混
合ガスとし、流量比は、ＣＦ４／Ｃｌ２／Ｏ２＝２５／２５／１０ｓｃｃｍとすれば良い
。
【０５３８】
なお、本実施の形態では、導電膜１４５及び導電膜１４６を、サイドウォール１５０に接
して設ける。上記構成により、導電膜１４５及び導電膜１４６を形成するためのマスクに
多少位置ずれが生じたとしても、導電膜１４５及び導電膜１４６と酸化物半導体膜１４２
との接する面積が、変動するのを防ぐことができる。よって、導電膜１４５及び導電膜１
４６の位置がずれることによる、導電膜１４５及び導電膜１４６と酸化物半導体膜１４２
との間の抵抗の変動を抑制し、トランジスタ１２１のオン電流の変動を防ぐことができる
。さらに、導電膜１４５及び導電膜１４６を形成するためのエッチングの際に、酸化物半
導体膜１４２がエッチングガスに曝されにくいため、好ましい。
【０５３９】
以上の工程により、トランジスタ１２１を作製することができる。
【０５４０】
次に、図４７（Ａ）に示すように、第２の酸化絶縁膜１４０ｂ、導電膜１４５、導電膜１
４６、導電膜１５３、サイドウォール１５０、及び絶縁膜１５１上に、絶縁膜１５４を形
成した後、エッチング等により絶縁膜１５４に開口部を形成し、導電膜１４６の一部を露
出させる。その後、絶縁膜１５４上において、導電膜１５３と重なる位置に導電膜１５５
を、また、開口部において導電膜１４６と接する導電膜１５６を、形成する。
【０５４１】
絶縁膜１５４は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができ
る。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。
【０５４２】
本実施の形態では、絶縁膜１５４を、スパッタ法で形成された膜厚５０ｎｍの酸化アルミ
ニウム膜と、プラズマＣＶＤ法で形成された膜厚３００ｎｍの酸化窒化シリコン膜とを、
順に積層させた構造を有している。なお、絶縁膜１５４は、単層の絶縁膜で構成されてい
ても良いし、３層以上の積層された絶縁膜で構成されていても良い。
【０５４３】
導電膜１５５及び導電膜１５６は、導電膜１４４ａと同様の材料、同様の積層構造を用い
て形成することが可能である。本実施の形態では、膜厚２０ｎｍのチタン膜と、膜厚５０
ｎｍのタングステン膜と、膜厚２００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜と
が順に積層された構造を有する導電膜１５５及び導電膜１５６を、スパッタ法にて形成す
る。
【０５４４】
以上の工程により、容量素子１３６を作製することができる。
【０５４５】
次いで、図４７（Ｂ）に示すように、導電膜１５５及び導電膜１５６と、絶縁膜１５４と
を覆うように、絶縁膜１６０を形成した後、絶縁膜１６０にエッチング等により開口部を
形成することで、導電膜１５６の一部を露出させる。次いで、開口部において導電膜１５
６と接する導電膜１５８を、絶縁膜１６０上に形成する。
【０５４６】
絶縁膜１６０はその表面が平坦化されていることが望ましい。絶縁膜１６０は、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、絶縁膜１６０は
、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の
形態では、膜厚１５００ｎｍのポリイミド膜を、絶縁膜１６０として用いる。
【０５４７】
導電膜１５８は、導電膜１４４ａと同様の材料、同様の積層構造を用いて形成することが
可能である。本実施の形態では、膜厚２０ｎｍのチタン膜と、膜厚５０ｎｍのタングステ
ン膜と、膜厚３００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜とが順に積層された
構造を有する導電膜１５８を、スパッタ法にて形成する。
【０５４８】
以上の工程により、図４７（Ｂ）に示すような、本発明の一態様に係る半導体装置を作製
することができる。
【０５４９】
なお、本実施の形態では、ゲート電極１４４及び絶縁膜１５１をマスクとして酸化物半導
体膜１４２にドーパントを添加しているが、酸化物半導体膜１４２へのドーパントの添加
は、サイドウォール１５０を形成した後、導電膜１４５及び導電膜１４６を形成する前に
行っても良い。
【０５５０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０５５１】
（実施の形態５）
本実施の形態では、図３６に示す構成をその一部に有する半導体装置の、作製方法の一例
について説明する。
【０５５２】
ただし、記憶素子が有するｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジ
スタ１０２ｐは、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリ
コンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたｎチャネル
型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐは、シリコンウェハなど
の単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製さ
れたシリコン薄膜などを用いて形成することができる。
【０５５３】
なお、ｎチャネル型トランジスタ１０２ｎ及びｐチャネル型トランジスタ１０２ｐの作製
方法については、実施の形態４と同様に行うことができる。よって、本実施の形態では、
図４３（Ａ）に示した工程まで、実施の形態４の説明を参照することができる。
【０５５４】
図４３（Ａ）に示した工程まで終了した後、図４８（Ａ）に示すように、導電膜１０６、
導電膜１０７、及び導電膜１１３を覆うように、絶縁膜１７１上に絶縁膜１１９と絶縁膜
１８０とを順に積層するように形成する。
【０５５５】
絶縁膜１１９の材料、構成及び作製方法については、実施の形態４を参照することができ
る。また、絶縁膜１８０の材料、積層構造、及び作製方法は、実施の形態４に記載の絶縁
膜１７３と同様とすることができる。
【０５５６】
次いで、図４８（Ｂ）に示すように、エッチング等により、絶縁膜１８０の一部を除去す
ることで、凸部を有する第１の酸化絶縁膜１２０ａが形成される。第１の酸化絶縁膜１２
０ａは、後に形成される絶縁膜１２０の一部となる。絶縁膜１８０のエッチングは、ドラ
イエッチングまたはウェットエッチング、或いはその両方を用いて行うことができる。エ
ッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０５５７】
次いで、図４８（Ｃ）に示すように、第１の酸化絶縁膜１２０ａを覆うように、絶縁膜１
８１を形成する。絶縁膜１８１の材料、積層構造、及び作製方法は、実施の形態４に記載
の絶縁膜１７５と同様とすることができる。ただし、絶縁膜１８１は、第１の酸化絶縁膜
１２０ａの凸部の高さよりも、その膜厚が大きくなるように形成する。上記構成により、
後の平坦化工程において、平坦性の高い第１の酸化絶縁膜１２０ａ及び第２の酸化絶縁膜
１２０ｂを形成することができる。
【０５５８】
次いで、図４９（Ａ）に示すように、絶縁膜１８１に平坦化処理を施すことにより、絶縁
膜１８１から第２の酸化絶縁膜１２０ｂを形成する。上記平坦化処理は、実施の形態４に
記載の絶縁膜１７５に施した平坦化処理と同様に行うことができる。絶縁膜１８１に平坦
化処理を施すことで、第１の酸化絶縁膜１２０ａの凸部が露出する。なお、当該平坦化処
理において、第１の酸化絶縁膜１２０ａの凸部が、一部除去されても良い。
【０５５９】
次いで、図４９（Ｂ）に示すように、第１の酸化絶縁膜１２０ａ及び第２の酸化絶縁膜１
２０ｂ上に、島状の酸化物半導体膜１２２を形成する。酸化物半導体膜１２２の材料、積
層構造、及び作製方法は、実施の形態４に記載の酸化物半導体膜１４２と同様とすること
ができる。ただし、酸化物半導体膜１２２は、後に酸化物半導体膜１２２内に形成される
第１の領域１２７が上記第１の酸化絶縁膜１２０ａに接するように、なおかつ、後に酸化
物半導体膜１２２内に形成される第２の領域１２８が第１の酸化絶縁膜１２０ａ及び第２
の酸化絶縁膜１２０ｂに接するように、その形成される位置を定める。
【０５６０】
次いで、図４９（Ｃ）に示すように、第１の酸化絶縁膜１２０ａ、第２の酸化絶縁膜１２
０ｂ、及び酸化物半導体膜１２２上を覆うように、絶縁膜１２３ａ、導電膜１２４ａ、絶
縁膜１３１ａを、順に積層するように形成する。
【０５６１】
絶縁膜１２３ａ及び絶縁膜１３１ａは、実施の形態４における絶縁膜１４３ａ及び絶縁膜
１５１ａと、それぞれ同様の材料、同様の積層構造を用いて形成することが可能である。
なお、絶縁膜１２３ａを形成した後に、加熱処理を施しても良い。上記加熱処理は、実施
の形態４において絶縁膜１４３ａを形成した後に行われる加熱処理と同様の条件で行うこ
とができる。
【０５６２】
また、導電膜１２４ａは、実施の形態４における導電膜１４４ａと、同様の材料、同様の
積層構造を用いて形成することが可能である。
【０５６３】
次に、絶縁膜１３１ａ上にマスクを形成し、導電膜１２４ａ及び絶縁膜１３１ａをエッチ
ングすることで、図５０（Ａ）に示すように、ゲート電極１２４、及びゲート電極１２４
上の絶縁膜１３１を形成する。導電膜１２４ａ及び絶縁膜１３１ａのエッチングは、実施
の形態４における導電膜１４４ａ及び絶縁膜１５１ａのエッチングと同様の条件で行うこ
とができる。
【０５６４】
次に、図５０（Ｂ）に示すように、ゲート電極１２４及び絶縁膜１３１をマスクとして酸
化物半導体膜１２２にドーパントを添加することで、ゲート電極１２４と重なり、少なく
とも一部がチャネル形成領域として機能する第１の領域１２７と、ソースまたはドレイン
として機能し、第１の領域１２７を挟む第２の領域１２８及び第２の領域１２９とを形成
する。
【０５６５】
酸化物半導体膜１２２へのドーパントの添加と、その後に行われる加熱処理については、
実施の形態４における酸化物半導体膜１４２へのドーパントの添加と加熱処理と同様に行
うことができる。上記ドーパントの添加と加熱処理により、第２の領域１２８及び第２の
領域１２９において、シート抵抗を低減させることができる。よって、第２の領域１２８
及び第２の領域１２９と、後に形成される導電膜１２５及び導電膜１２６の間の抵抗を低
減することができる。そのため、トランジスタ１２１の微細化を進めても、高いオン電流
と、高速動作を確保することができる。また、トランジスタ１２１の微細化により、記憶
装置の単位面積あたりの記憶容量を高めることができる。
【０５６６】
次に、絶縁膜１２３ａ、ゲート電極１２４、及び絶縁膜１３１等を覆うように絶縁膜を形
成した後、当該絶縁膜及び絶縁膜１２３ａの形状をエッチング等により加工する。上記工
程により、図５１（Ａ）に示すように、当該絶縁膜からゲート電極１２４の側部に設けら
れたサイドウォール１３０が形成され、絶縁膜１２３ａからゲート電極１２４及びサイド
ウォール１３０の下部に設けられたゲート絶縁膜１２３が形成される。サイドウォール１
３０となる絶縁膜は、絶縁膜１８０と同様の材料、積層構造、及び作製方法を用いて形成
することができる。
【０５６７】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５
０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃
まで徐々に温度上昇させながら加熱してもよい。
【０５６８】
加熱処理を行うことにより、酸化物半導体膜１２２に接している絶縁膜から酸化物半導体
膜１２２に酸素が拡散し、酸化物半導体膜１２２の絶縁膜に接する面とその近傍における
酸素欠損を低減することができる。また、ドーパントを含む第２の領域１２８及び第２の
領域１２９の抵抗を低減することができる。
【０５６９】
次いで、導電膜を形成し、当該導電膜の形状をエッチング等により加工することで、図５
１（Ｂ）に示すように、導電膜１２５及び導電膜１２６と、導電膜１３３とを形成する。
導電膜１２５は第２の領域１２８に接しており、導電膜１２６は第２の領域１２９に接し
ている。また、導電膜１３３は、第２の酸化絶縁膜１２０ｂ上に形成されている。導電膜
１２５及び導電膜１２６と、導電膜１３３とは、導電膜１２４ａと同様の材料、同様の積
層構造を用いて形成することが可能である。
【０５７０】
導電膜１２５及び導電膜１２６と、導電膜１３３とを形成するためのエッチングは、実施
の形態４における導電膜１４５及び導電膜１４６と、導電膜１５３とを形成するためのエ
ッチングと同様の条件で行うことができる。
【０５７１】
なお、本実施の形態では、導電膜１２５及び導電膜１２６を、サイドウォール１３０に接
して設ける。上記構成により、導電膜１２５及び導電膜１２６を形成するためのマスクに
多少位置ずれが生じたとしても、導電膜１２５及び導電膜１２６と酸化物半導体膜１２２
との接する面積が、変動するのを防ぐことができる。よって、導電膜１２５及び導電膜１
２６の位置がずれることによる、導電膜１２５及び導電膜１２６と酸化物半導体膜１２２
との間の抵抗の変動を抑制し、トランジスタ１２１のオン電流の変動を防ぐことができる
。さらに、導電膜１２５及び導電膜１２６を形成するためのエッチングの際に、酸化物半
導体膜１２２がエッチングガスに曝されにくいため、好ましい。
【０５７２】
以上の工程により、トランジスタ１２１を作製することができる。
【０５７３】
次に、図５２（Ａ）に示すように、第２の酸化絶縁膜１２０ｂ、導電膜１２５、導電膜１
２６、導電膜１３３、サイドウォール１３０、及び絶縁膜１３１上に、絶縁膜１３４を形
成した後、エッチング等により絶縁膜１３４に開口部を形成し、導電膜１２６の一部を露
出させる。その後、絶縁膜１３４上において、導電膜１３３と重なる位置に導電膜１３５
を、また、開口部において導電膜１２６と接する導電膜１８６を、形成する。
【０５７４】
絶縁膜１３４は、実施の形態４における絶縁膜１５４と同様の材料、同様の積層構造、同
様の作製方法を用いて形成することができる。また、導電膜１３５及び導電膜１８６は、
導電膜１２４ａと同様の材料、同様の積層構造を用いて形成することが可能である。
【０５７５】
以上の工程により、容量素子１３６を作製することができる。
【０５７６】
次いで、図５２（Ｂ）に示すように、導電膜１３５及び導電膜１８６と、絶縁膜１３４と
を覆うように、絶縁膜１８７を形成した後、絶縁膜１８７にエッチング等により開口部を
形成することで、導電膜１８６の一部を露出させる。次いで、開口部において導電膜１８
６と接する導電膜１８８を、絶縁膜１８７上に形成する。
【０５７７】
絶縁膜１８７は、実施の形態４における絶縁膜１６０と同様の材料、同様の積層構造、同
様の作製方法を用いて形成することができる。導電膜１８８は、導電膜１２４ａと同様の
材料、同様の積層構造を用いて形成することが可能である。
【０５７８】
以上の工程により、図５２（Ｂ）に示すような、本発明の一態様に係る半導体装置を作製
することができる。
【０５７９】
なお、本実施の形態では、ゲート電極１４４及び絶縁膜１５１をマスクとして酸化物半導
体膜１４２にドーパントを添加しているが、酸化物半導体膜１４２へのドーパントの添加
は、サイドウォール１５０を形成した後、導電膜１４５及び導電膜１４６を形成する前に
行っても良い。
【０５８０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０５８１】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を用いたトランジスタの一例について
、図３４などを用いて説明する。
【０５８２】
図３４は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図３４（Ａ）にトランジスタの上面図を示す。また、図３４（
Ｂ）は図３４（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０５８３】
図３４（Ｂ）に示すトランジスタは、基板１５００と、基板１５００上に設けられた下地
絶縁膜１５０２と、下地絶縁膜１５０２の周辺に設けられた保護絶縁膜１５０４と、下地
絶縁膜１５０２および保護絶縁膜１５０４上に設けられた高抵抗領域１５０６ａおよび低
抵抗領域１５０６ｂを有する酸化物半導体膜１５０６と、酸化物半導体膜１５０６上に設
けられたゲート絶縁膜１５０８と、ゲート絶縁膜１５０８を介して酸化物半導体膜１５０
６と重畳して設けられたゲート電極１５１０と、ゲート電極１５１０の側面と接して設け
られた側壁絶縁膜１５１２と、少なくとも低抵抗領域１５０６ｂと接して設けられた一対
の電極１５１４と、少なくとも酸化物半導体膜１５０６、ゲート電極１５１０および一対
の電極１５１４を覆って設けられた層間絶縁膜１５１６と、層間絶縁膜１５１６に設けら
れた開口部を介して少なくとも一対の電極１５１４の一方と接続して設けられた配線１５
１８と、を有する。
【０５８４】
なお、図示しないが、層間絶縁膜１５１６および配線１５１８を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜１５１６の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を小さくす
ることができる。
【実施例２】
【０５８５】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を酸化物半導体膜に用
いたトランジスタの他の一例について示す。
【０５８６】
図３５は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
３５（Ａ）はトランジスタの上面図である。また、図３５（Ｂ）は図３５（Ａ）の一点鎖
線Ｂ１−Ｂ２に対応する断面図である。
【０５８７】
図３５（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地
絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化
物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対
の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して
酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６
０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１
６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間
絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０５８８】
基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸
化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を、一対の電極１６１
４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート
電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６
１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としては
チタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０
としてはポリイミド膜を、それぞれ用いた。
【０５８９】
なお、図３５（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電
極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一
対の電極１６１４のはみ出しをｄＷと呼ぶ。
【実施例３】
【０５９０】
本発明の一態様に係る半導体装置は、高速動作を確保でき、消費電力を抑えることができ
、高集積化を実現できる。高速動作する半導体装置、または高集積化が実現された半導体
装置を用いることで、高機能の電子機器を実現することができる。また、低消費電力の半
導体装置を用いることで、消費電力の低い電子機器を実現することができる。特に電力の
供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力
の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといっ
たメリットが得られる。
【０５９１】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
【０５９２】
図１７（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、高機能の携帯型ゲーム機
、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１７（Ａ）に示した
携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲ
ーム機が有する表示部の数は、これに限定されない。
【０５９３】
図１７（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、高機能の携帯電話、消費電力の低い携帯電話を提供することができる
。
【０５９４】
図１７（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１７（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、高機能の携帯情報端末、消費電力の低い携帯情
報端末を提供することができる。
【０５９５】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０５９６】
１００    基板
１０１    絶縁膜
１０２ｎ    ｎチャネル型トランジスタ
１０２ｐ    ｐチャネル型トランジスタ
１０３ｎ    半導体膜
１０３ｐ    半導体膜
１０４ｎ    ゲート絶縁膜
１０４ｐ    ゲート絶縁膜
１０５ｎ    ゲート電極
１０５ｐ    ゲート電極
１０６    導電膜
１０７    導電膜
１０８    第１の領域
１０９    第２の領域
１１０    第２の領域
１１１    第３の領域
１１１ａ    低濃度不純物領域
１１２    第３の領域
１１２ａ    低濃度不純物領域
１１３    導電膜
１１４    第１の領域
１１５    第２の領域
１１６    第２の領域
１１７    第３の領域
１１７ａ    低濃度不純物領域
１１８    第３の領域
１１８ａ    低濃度不純物領域
１１９    絶縁膜
１２０    絶縁膜
１２０ａ    酸化絶縁膜
１２０ｂ    酸化絶縁膜
１２１    トランジスタ
１２２    酸化物半導体膜
１２３    ゲート絶縁膜
１２３ａ    絶縁膜
１２４    ゲート電極
１２４ａ    導電膜
１２５    導電膜
１２６    導電膜
１２７    第１の領域
１２８    第２の領域
１２９    第２の領域
１３０    サイドウォール
１３１    絶縁膜
１３１ａ    絶縁膜
１３２    端部
１３３    導電膜
１３４    絶縁膜
１３５    導電膜
１３６    容量素子
１３７    バックゲート電極
１３８    導電膜
１４０    絶縁膜
１４０ａ    酸化絶縁膜
１４０ｂ    酸化絶縁膜
１４０ｃ    酸化絶縁膜
１４１    開口部
１４２    酸化物半導体膜
１４２ｂ    酸化物半導体膜
１４３    ゲート絶縁膜
１４３ａ    絶縁膜
１４４    ゲート電極
１４４ａ    導電膜
１４５    導電膜
１４６    導電膜
１４７    第１の領域
１４８    第２の領域
１４９    第２の領域
１５０    サイドウォール
１５１    絶縁膜
１５１ａ    絶縁膜
１５２    端部
１５３    導電膜
１５４    絶縁膜
１５５    導電膜
１５６    導電膜
１５７    バックゲート電極
１５８    導電膜
１６０    絶縁膜
１６１    導電膜
１６２    導電膜
１６３    導電膜
１６４    導電膜
１７０ｎ    サイドウォール
１７０ｐ    サイドウォール
１７１    絶縁膜
１７３    絶縁膜
１７４    絶縁膜
１７５    絶縁膜
１８０    絶縁膜
１８１    絶縁膜
１８６    導電膜
１８７    絶縁膜
１８８    導電膜
１９０    第３の領域
１９１    第３の領域
１９２    第３の領域
１９３    第３の領域
２００    記憶回路
２０１    位相反転素子
２０２    位相反転素子
２０３    トランジスタ
２０４    トランジスタ
２０５    容量素子
２０６    スイッチング素子
２０７    ｐチャネル型トランジスタ
２０８    ｎチャネル型トランジスタ
２０９    ｐチャネル型トランジスタ
２１０    ｎチャネル型トランジスタ
２１１    記憶素子
４０１    スイッチング素子
４０２    記憶回路
４０３    記憶回路群
６００    半導体装置
６０１    制御装置
６０２    ＡＬＵ
６０３    データキャッシュ
６０４    命令キャッシュ
６０５    プログラムカウンタ
６０６    命令レジスタ
６０７    主記憶装置
６０８    レジスタファイル
１１０１    下地絶縁層
１１０２    絶縁物
１１０３ａ    半導体領域
１１０３ｂ    半導体領域
１１０３ｃ    半導体領域
１１０４    ゲート絶縁膜
１１０５    ゲート電極
１１０６ａ    側壁絶縁物
１１０６ｂ    側壁絶縁物
１１０７    絶縁物
１１０８ａ    ソース電極
１１０８ｂ    ドレイン電極
１５００    基板
１５０２    下地絶縁膜
１５０４    保護絶縁膜
１５０６    酸化物半導体膜
１５０６ａ    高抵抗領域
１５０６ｂ    低抵抗領域
１５０８    ゲート絶縁膜
１５１０    ゲート電極
１５１２    側壁絶縁膜
１５１４    電極
１５１６    層間絶縁膜
１５１８    配線
１６００    基板
１６０２    下地絶縁膜
１６０６    酸化物半導体膜
１６０８    ゲート絶縁膜
１６１０    ゲート電極
１６１４    電極
１６１６    層間絶縁膜
１６１８    配線
１６２０    保護膜
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
【図１】
2018074167.tif 000010
【図２】
2018074167.tif 000011
【図３】
2018074167.tif 000012
【図４】
2018074167.tif 000013
【図５】
2018074167.tif 000014
【図６】
2018074167.tif 000015
【図７】
2018074167.tif 000016
【図８】
2018074167.tif 000017
【図９】
2018074167.tif 000018
【図１０】
2018074167.tif 000019
【図１１】
2018074167.tif 000020
【図１２】
2018074167.tif 000021
【図１３】
2018074167.tif 000022
【図１４】
2018074167.tif 000023
【図１５】
2018074167.tif 000024
【図１６】
2018074167.tif 000025
【図１７】
2018074167.tif 000026
【図１８】
2018074167.tif 000027
【図１９】
2018074167.tif 000028
【図２０】
2018074167.tif 000029
【図２１】
2018074167.tif 000030
【図２２】
2018074167.tif 000031
【図２３】
2018074167.tif 000032
【図２４】
2018074167.tif 000033
【図２５】
2018074167.tif 000034
【図２６】
2018074167.tif 000035
【図２７】
2018074167.tif 000036
【図２８】
2018074167.tif 000037
【図２９】
2018074167.tif 000038
【図３０】
2018074167.tif 000039
【図３１】
2018074167.tif 000040
【図３２】
2018074167.tif 000041
【図３３】
2018074167.tif 000042
【図３４】
2018074167.tif 000043
【図３５】
2018074167.tif 000044
【図３６】
2018074167.tif 000045
【図３７】
2018074167.tif 000046
【図３８】
2018074167.tif 000047
【図３９】
2018074167.tif 000048
【図４０】
2018074167.tif 000049
【図４１】
2018074167.tif 000050
【図４２】
2018074167.tif 000051
【図４３】
2018074167.tif 000052
【図４４】
2018074167.tif 000053
【図４５】
2018074167.tif 000054
【図４６】
2018074167.tif 000055
【図４７】
2018074167.tif 000056
【図４８】
2018074167.tif 000057
【図４９】
2018074167.tif 000058
【図５０】
2018074167.tif 000059
【図５１】
2018074167.tif 000060
【図５２】
2018074167.tif 000061
【手続補正書】
【提出日】平成29年12月19日(2017.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
前記酸化物半導体層の下面及び前記第１の酸化絶縁膜の下面と接する第３の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、を有し、
前記第１の酸化絶縁層、前記第２の酸化絶縁層及び前記第３の酸化絶縁層は、重なる領域を有し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。
【請求項２】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、を有し、
前記第１の酸化絶縁層及び前記第２の酸化絶縁層は、重なる領域を有し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。
【請求項３】
酸化物半導体層と、
前記酸化物半導体層の側面と接する第１の酸化絶縁層と、
前記第１の酸化絶縁層と接し、前記酸化物半導体層と接しない第２の酸化絶縁層と、
前記酸化物半導体層の下面及び前記第１の酸化絶縁膜の下面と接する第３の酸化絶縁層と、
ゲート絶縁層と、
ゲート電極と、
導電層と、を有し、
前記第１の酸化絶縁層、前記第２の酸化絶縁層及び前記第３の酸化絶縁層は、重なる領域を有し、
前記導電層は、前記酸化物半導体層の上面と接し、
前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層と重なることを特徴とする半導体装置。