(57)【要約】【課題】ノーマリオフモードで動作するダイヤモンド電力素子を提供する。【解決手段】ダイヤモンド電界効果トランジスタ１０と、これに直列に接続するエンハンスメント型のｐチャネル電界効果トランジスタ２０とを備え、ダイヤモンド電界効果トランジスタ１０が、ダイヤモンド基板に設けられるドレイン電極と、ドレイン電極から離間してダイヤモンド基板に設けられるソース電極と、ドレイン電極及びソース電極の間におけるダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極とを含む。【選択図】図１
2018148214.tif 000002
【特許請求の範囲】
【請求項１】
ダイヤモンド電界効果トランジスタと、これに直列に接続するエンハンスメント型のｐチャネル電界効果トランジスタとを備え、
前記ダイヤモンド電界効果トランジスタが、
ダイヤモンド基板に設けられるドレイン電極と、
前記ドレイン電極から離間して前記ダイヤモンド基板に設けられるソース電極と、
前記ドレイン電極及び前記ソース電極の間における前記ダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、
前記水素化層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極とを含む、ダイヤモンド電力素子。
【請求項２】
前記ダイヤモンド電界効果トランジスタの前記ゲート電極が前記ｐチャネル電界効果トランジスタのソースと接続される、請求項１に記載のダイヤモンド電力素子。
【請求項３】
前記ｐチャネル電界効果トランジスタがシリコンで構成される、請求項１又は２に記載のダイヤモンド電力素子。
【請求項４】
請求項１から３のいずれか一項に記載の前記ダイヤモンド電力素子と、
前記ダイヤモンド電力素子に直列に接続されるｎチャネル電界効果トランジスタと
を備えるインバータ。
【請求項５】
前記ｎチャネル電界効果トランジスタがシリコンで構成される、請求項４に記載のインバータ。
【請求項６】
前記ｎチャネル電界効果トランジスタがＩＩＩ−Ｖ族化合物半導体で構成される、請求項４に記載のインバータ。
【請求項７】
前記ＩＩＩ−Ｖ族化合物半導体がガリウムと窒素を含む半導体である、請求項６に記載のインバータ。
【請求項８】
前記ガリウムと窒素を含む半導体で構成される前記ｎチャネル電界効果トランジスタが、前記ダイヤモンド基板に設けられている、請求項７に記載のインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ動作ダイヤモンド電力素子及びこれを用いたインバータに関する。
【背景技術】
【０００２】
ダイヤモンドは、高電圧及び大電流の条件のもとでの動作が求められる電力素子に適した半導体材料として期待されている。ダイヤモンド基板を用いた種々の電界効果トランジスタ（ＦＥＴ： Field Effect Transistor）は、これまでにも提案されている。特許文献１には、ダイヤモンド基板の表面を水素化することにより、水素化層直下に２次元正孔ガス(２ＤＨＧ；two-dimensional hole gas）層を生成し、これを電界効果トランジスタのチャネル層として用いるダイヤモンドＦＥＴが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−６０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ダイヤモンド基板の表面を水素化することにより生成される２ＤＨＧ層はゲート電圧を印加しない場合でも存在するため、特許文献１に提案されるダイヤモンドＦＥＴはノーマリオンモードで動作する。消費電力の低減や安全性、既存の回路への適用性の観点から、電力素子はノーマリオフモードで動作することが好ましく、ノーマリオフモードで動作するダイヤモンド電力素子が望まれている。
本発明は、上記事情に鑑みてなされ、ノーマリオフモードで動作するダイヤモンド電力素子及びこれを用いたインバータを提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様は、ダイヤモンド電界効果トランジスタと、これに直列に接続するエンハンスメント型のｐチャネル電界効果トランジスタとを備え、ダイヤモンド電界効果トランジスタが、ダイヤモンド基板に設けられるドレイン電極と、ドレイン電極から離間してダイヤモンド基板に設けられるソース電極と、ドレイン電極及びソース電極の間におけるダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極とを含むダイヤモンド電力素子を提供する。
【０００６】
本発明の第２の態様は、第１の態様のダイヤモンド電力素子と、ダイヤモンド電力素子に直列に接続されるｎチャネル電界効果トランジスタとを備えるインバータを提供する。
【発明の効果】
【０００７】
本発明によれば、ノーマリオフモードで動作するダイヤモンド電力素子及びこれを用いたインバータが提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態によるダイヤモンド電力素子の回路図である。
【図２】本実施形態のダイヤモンド電力素子のダイヤモンド電界効果トランジスタを模式的に示す断面図である。
【図３】ゲート電圧を印加した場合におけるダイヤモンド電界効果トランジスタの等価回路図である。
【図４】ゲート電圧を印加しない場合におけるダイヤモンド電界効果トランジスタの等価回路図である。
【図５】本実施形態のダイヤモンド電力素子の電流電圧特性を示すグラフである。
【図６】本実施形態のダイヤモンド電力素子の他の電流電圧特性を示すグラフである。
【図７】比較のために、本実施形態のダイヤモンド電力素子内のダイヤモンド電界効果トランジスタの電流電圧特性を示すグラフである。
【図８】本実施形態のダイヤモンド電力素子の耐電圧特性を示すグラフである。
【図９】本発明の第２の実施形態によるインバータを示す回路図である。
【図１０】本実施形態のインバータの動作特性を示すグラフである。
【図１１】実施例１に係る本発明の相補型インバータの回路図である。
【図１２】実施例２に係る本発明の相補型インバータの回路図である。
【図１３】（ａ）は本発明の相補型インバータの第２段目の回路に入力される入力電圧波形を示す図であり、（ｂ）は本発明の相補型インバータの第１段目の回路に入力される入力電圧波形および第２段目の回路から出力される出力電圧波形を示す図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。
【００１０】
（第１の実施形態）
以下、図１から図８までを参照しながら、本発明の第１の実施形態によるダイヤモンド電力素子を説明する。
【００１１】
図１は、本実施形態によるダイヤモンド電力素子１の回路図である。図示のとおり、ダイヤモンド電力素子１は、ダイヤモンド電界効果トランジスタ（以下、ダイヤモンドＦＥＴ（Field Effect Transistor）という）１０と、ｐチャネル電界効果トランジスタ（以下、ｐ−ＦＥＴという）２０とを有する。ダイヤモンドＦＥＴ１０とｐ−ＦＥＴ２０は互いに直列に接続されている。つまり、ダイヤモンドＦＥＴ１０のソース１０ｓがｐ−ＦＥＴ２０のドレイン２０ｄに接続されている。また、ダイヤモンドＦＥＴ１０のゲート１０ｇは、ｐ−ＦＥＴ２０のソース２０ｓに接続されている。すなわち、本実施形態のダイヤモンド電力素子１は、ドレイン端子Ｄ（ダイヤモンドＦＥＴ１０のドレイン端子に相当）、ソース端子Ｓ（ｐ−ＦＥＴ２０のソース端子に相当）、及びゲート端子Ｇ（ｐ−ＦＥＴ２０のゲート端子に相当）を有する三端子素子様の構成を有している。
【００１２】
次に、ダイヤモンドＦＥＴ１０について説明する。図２を参照すると、ダイヤモンドＦＥＴ１０は、基板１１に設けられるドレイン電極１２と、ドレイン電極１２から離間して基板１１に設けられるソース電極１３と、ドレイン電極１２及びソース電極１３の間における基板１１の表面に設けられ、炭素水素（Ｃ−Ｈ）結合を有する水素化層１５と、水素化層１５を覆うゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられるゲート電極１４とを含む。ゲート絶縁膜１６は、ドレイン電極１２及びソース電極１３の上方にコンタクト孔１７を有しており、コンタクト孔１７を通してドレイン電極１２及びソース電極１３が上方に露出している。ゲート電極１４は、ドレイン電極１２とソース電極１３の間においてゲート絶縁膜１６上に設けられている。
【００１３】
基板１１はダイヤモンドで形成されている。本実施形態においては、基板１１は、単結晶（Ｉｂ（００１））のダイヤモンド基板１１ａと、その表面にエピタキシャル成長されたアンドープのダイヤモンド層１１ｂとを有している。ダイヤモンド層１１ｂは、例えばマイクロ波化学気相堆積法（ＣＶＤ；Chemical Vapor Deposition）により成長することができる。ダイヤモンド層１１ｂの厚さは例えば約１００ｎｍであってよい。
【００１４】
ドレイン電極１２は、チタンカーバイド（ＴｉＣ）層１２ａ、チタン（Ｔｉ）層１２ｂ、及び金（Ａｕ）層１２ｃを有している。Ｔｉ層１２ｂ及びＡｕ層１２ｃは、例えば、フォトリソグラフィ技術、蒸着法、及びリフトオフ法を順次用いることにより形成することができる。ＴｉＣ層１２ａは、例えばＴｉ層１２ｂ及びＡｕ層１２ｃの形成後に基板１１を加熱し、Ｔｉ層１２ｂを構成するＴｉをその直下のダイヤモンド層１１ｂに拡散させることにより形成することができる。ＴｉＣ層１２ａにより、ドレイン電極１２はダイヤモンド層１１ｂに対してオーミック接続する。
【００１５】
ソース電極１３は、ＴｉＣ層１３ａ、Ｔｉ層１３ｂ、及びＡｕ層１３ｃを有している。このソース電極１３の各層１３ａ〜１３ｃは、ドレイン電極１２の各層１２ａ〜１２ｃと同じであるので、その詳細な説明は省略する。
【００１６】
なお、Ｔｉ層１２ｂ，１３ｂ、及びＡｕ層１２ｃ，１３ｃの厚さは、適宜決めてよい。例えば、Ｔｉ層１２ｂ，１３ｂの厚さは３ｎｍから５０ｎｍまでの範囲内であってよく、Ａｕ層１２ｃ，１３ｃの厚さは５０ｎｍから１μｍまでの範囲内であってよい。詳細には、Ｔｉ層１２ｂ，１３ｂは約３０ｎｍ、Ａｕ層１２ｃ，１３ｃは約１００ｎｍの厚さであると好ましい。
【００１７】
水素化層１５は、ドレイン電極１２とソース電極１３の間におけるダイヤモンド層１１ｂの表面に形成されている。水素化層１５では、ダイヤモンド層１１ｂを形成する炭素（Ｃ）原子のダングリングボンドが水素（Ｈ）原子により終端されている（すなわち、Ｃ−Ｈ結合が形成されている）。水素化層１５は、その直下のダイヤモンド層１１ｂ内に２次元正孔ガス（２ＤＨＧ：two-dimensional hole gas）層（図示せず）を誘起する。２ＤＨＧ層は、ダイヤモンドＦＥＴ１０のｐ型チャネル層として機能する。２ＤＨＧ層は、ダイヤモンドＦＥＴ１０へゲート電圧を印加しない場合であっても存在するため、ダイヤモンドＦＥＴ１０はデプレッション型の素子として機能する。
【００１８】
水素化層１５は例えば以下のように形成することができる。まず、ドレイン電極１２とソース電極１３が形成された基板１１を例えば６００℃に加熱しながら、ダイヤモンド層１１ｂの表面を水素プラズマに曝す。これにより、ドレイン電極１２及びソース電極１３で覆われた部分を除いて、ダイヤモンド層１１ｂの表面の全面が水素終端される。次いで、ドレイン電極１２とソース電極１３の間の領域を含む所定の範囲をフォトレジストマスクで覆った後、ダイヤモンド層１１ｂを酸素プラズマに曝す。酸素プラズマに曝された領域の表面は酸化されてＣ−Ｈ結合が消失し、この領域から水素化層１５が除去される。一方、フォトレジストマスクで覆われた領域にはＣ−Ｈ結合が残り、このフォトレジストマスクを除去すると、所定のサイズを有する水素化層１５が得られる。
【００１９】
ゲート絶縁膜１６はアルミナ（Ａｌ２Ｏ３）で形成されている。このゲート絶縁膜１６は、ゲート電極１４を水素化層１５から電気的に絶縁するとともに、水素化層１５を保護する保護膜としても機能する。ゲート絶縁膜１６の厚さは適宜決めることができるが、ダイヤモンドＦＥＴ１０の耐圧を向上させる観点から、５０ｎｍ以上とし、好ましくは１００ｎｍ以上とし、より好ましくは４００ｎｍ以上とするのがよい。  
【００２０】
なお、ゲート絶縁膜１６は、トリメチルアルミニウム（ＴＭＡ）と、気相状態の水（Ｈ２Ｏ）とを原料とする原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成することができる。
【００２１】
ゲート電極１４は、ゲート絶縁膜１６上に、ドレイン電極１２及びソース電極１３の各々から所定の間隔をあけて配置されている。ゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、適宜決めることができるが、ゲート−ドレイン間隔ＬＧＤは１〜３０μｍ、ゲート−ソース間隔ＬＧＳは１〜１０μｍ、ゲート長ＬＧは１〜２０μｍの範囲内とするのがよい。ゲート電極１４は例えばアルミニウム（Ａｌ）で形成されている。ゲート電極１４は、例えば、フォトリソグラフィ技術、蒸着法、及びリフトオフ法を順次用いることにより形成することができる。ゲート電極１４の厚さは例えば約０．５μｍであってよい。
【００２２】
コンタクト孔１７は、例えば、ドレイン電極１２及びソース電極１３の上方に開口を有するフォトレジストマスクを形成し、水酸化テトラメチルアンモニウム（ＴＭＡＨ）により開口に露出するゲート絶縁膜１６を除去することにより形成される。これによりコンタクト孔１７を通してドレイン電極１２及びソース電極１３が露出する。なお、コンタクト孔１７は、ゲート電極１４を形成する前に形成することが好ましい。これによれば、ゲート電極１４を形成するときに、コンタクト孔１７を通して露出するドレイン電極１２及びソース電極１３上にもＡｌが堆積され、堆積されたＡｌ層をコンタクト層（図示せず）として利用することができる。
【００２３】
ｐ−ＦＥＴ２０（図１）は、本実施形態においてはシリコン（Ｓｉ）で構成されたエンハンスメント型（ノーマリオフ型）のｐチャネルＦＥＴである。ｐ−ＦＥＴ２０としては、これらに限定されることなく例えば、ゲート閾値電圧（Ｖｔｈ）が−０．８Ｖから−４Ｖまでの範囲内にあり、ドレイン−ソース間降伏電圧（Ｖ（ＢＲ）ＤＳＳ）が−１００Ｖから−２００Ｖまでの範囲内あるＦＥＴを使用することができる。具体的には、例えばルネサステクノロジ社製の２ＳＪ４１０や東芝社製の２ＳＪ３８０などの市販のＦＥＴを使用してよい。
【００２４】
次に、ダイヤモンド電力素子１の動作を図３及び図４を参照しながら説明する。図３は、ゲート電圧ＶＧＳを印加した場合のダイヤモンド電力素子１の等価回路を示す。ゲート電圧ＶＧＳ（ソース端子Ｓに対しゲート端子Ｇが負電位）が印加されると、ダイヤモンド電力素子１のｐ−ＦＥＴ２０（エンハンスメント型）がオンになるため、図中のａｂ間の電圧Ｖａｂは０Ｖとなる。電圧ＶａｂはダイヤモンドＦＥＴ１０のゲート−ソース間の電圧に相当し、これが０Ｖとなるため、デプレッション型のダイヤモンドＦＥＴ１０は導通したままとなる。すなわち、ゲート電圧ＶＧＳを印加する場合は、ダイヤモンドＦＥＴ１０及びｐ−ＦＥＴ２０の双方がオンになり、ダイヤモンド電力素子１はオンとなる。
【００２５】
図４は、ゲート電圧ＶＧＳを印加しない場合のダイヤモンド電力素子１の等価回路を示している。この場合、ｐ−ＦＥＴ２０はオフであり、ドレイン−ソース間に生じるキャパシタ２０ｃと等価になる。このとき、ドレイン電圧ＶＤＳによりデプレッション型のダイヤモンドＦＥＴ１０からｐ−ＦＥＴ２０へ瞬間的に電流が流れ込み、キャパシタ２０ｃが充電される。その結果、電圧Ｖａｂが正電圧（ｂを基準として）となり、ダイヤモンドＦＥＴ１０のゲート−ソース間電圧が−Ｖａｂとなる。この電圧がダイヤモンドＦＥＴ１０の閾値電圧を超えると、ダイヤモンドＦＥＴ１０はオフへ反転する。したがって、ゲート電圧ＶＧＳを印加しない場合、ダイヤモンド電力素子１はオフとなる。すなわち、ダイヤモンド電力素子１はノーマリオフモードで動作することとなる。
【００２６】
消費電力の低減や安全性、既存の回路への適用性の観点から、電力素子は一般にノーマリオフモードで動作することが好ましいところ、ダイヤモンドＦＥＴ１０は上述のとおりデプレッション型であり、ダイヤモンドＦＥＴ１０単体ではノーマリオンモードで動作する。一方、本実施形態によるダイヤモンド電力素子１によれば、ダイヤモンドＦＥＴ１０を使用しつつ、ノーマリオフモードで動作する電力素子が提供される。
【００２７】
次に、本実施形態によるダイヤモンド電力素子１の電気特性の測定結果を説明する。図５は、ダイヤモンド電力素子１の電流電圧特性（ゲート電圧−ドレイン電流特性）の一例を示すグラフである。測定に用いたダイヤモンド電力素子１におけるダイヤモンドＦＥＴ１０の主な仕様は以下のとおりである。
ダイヤモンド基板１１ａの厚さ  ：５００μｍ
ダイヤモンド層１１ｂの厚さ  ：５００ｎｍ
Ｔｉ層１２ｂ，１３ｂの厚さ  ：３０ｎｍ
Ａｕ層１２ｃ，１３ｃの厚さ  ：１００ｎｍ
ゲート電極１４の厚さ        ：１００ｎｍ
ゲート絶縁膜１６の厚さ    ：２００ｎｍ
ゲート幅（水素化層１５の幅）  ：２５μｍ
ゲート−ドレイン間隔ＬＧＤ：５μｍ
ゲート長ＬＧ              ：４μｍ
ゲート−ソース間隔ＬＧＳ  ：２μｍ
【００２８】
また、ｐ−ＦＥＴ２０として、上記の東芝社製のＦＥＴ（２ＳＪ３８０）を使用し、このＦＥＴをダイヤモンドＦＥＴ１０に対し、図１に示すように接続することによりダイヤモンド電力素子１を作製した。電気特性の測定には、プローバを備える真空チャンバを用い、適宜、このチャンバ内にダイヤモンド電力素子１を格納して測定を行った。
【００２９】
図５を参照すると、ドレイン電圧ＶＤＳ（−１０Ｖ）を印加しても、ゲート電圧ＶＧＳが０Ｖの場合には電流は流れないことが分かる。すなわち、ダイヤモンド電力素子１がノーマリオフモードで動作することが実際の測定においても確認された。また、ゲート電圧ＶＧＳが約−０．９Ｖより低くなると、ドレイン電流ＩＤＳは急峻に立ち上がっている。すなわち、このダイヤモンド電力素子１の閾値電圧は約−０．９Ｖであり、この値は、使用したｐ−ＦＥＴ２０の規格値−０．８Ｖ〜−１．０Ｖにほぼ一致している。なお、ｐ−ＦＥＴ２０として、上記のＳＪ４１０を用いた場合にも、ダイヤモンド電力素子１の閾値電圧は、２ＳＪ４１０の閾値電圧定格値の範囲内に収まった。この結果から、ｐ−ＦＥＴ２０の閾値電圧により、ダイヤモンド電力素子１の閾値電圧が決まることが分かる。
【００３０】
なお、図５のグラフにおいて、ドレイン電流ＩＤＳは約−１３ｍＡ／ｍｍで飽和している。これは、ダイヤモンド電力素子１がオンの場合、ダイヤモンドＦＥＴ１０は定電流源として働いており、ｐ−ＦＥＴ２０のゲート電圧が上がってもｐ−ＦＥＴ２０へ流れ込む電流が一定となるためである。
【００３１】
次に、図６を参照しながら、ダイヤモンド電力素子１の電流電圧特性（ドレイン電圧−ドレイン電流特性）について説明する。図６は、ドレイン電圧ＶＤＳを０Ｖから−３０Ｖまで変化させてドレイン電流ＩＤＳを測定した結果を示している。このとき、ゲート電圧ＶＧＳをパラメータとして−０．０２Ｖの増分で−１．２Ｖまで変化させた。ドレイン電圧ＶＤＳを負方向に増大していくとともにドレイン電流ＩＤＳも増大していき、ドレイン電流ＩＤＳは、ＶＧＳ＝−１．２Ｖ、ＶＤＳ＝−３０Ｖのときに、約−２０．８ｍＡ／ｍｍとなった。これにより、ダイヤモンド電力素子１が電力素子として使用可能であることが確認された。なお、このグラフにおいてもドレイン電流ＩＤＳが飽和しており、特にゲート電圧ＶＧＳが低い場合に、低い値でドレイン電流ＩＤＳが飽和している。これは、ｐ−ＦＥＴ２０を流れる電流がゲート電圧ＶＧＳにより制限されるためである。
【００３２】
次いで、比較のため、ダイヤモンド電力素子１のダイヤモンドＦＥＴ１０における電流電圧特性を測定した。すなわち、図１におけるダイヤモンドＦＥＴ１０のドレイン（ドレイン端子Ｄ）とソース１０ｓの間にドレイン電圧Ｖｄｓ（−１０Ｖ）を印加しつつ、ゲート１０ｇとソース１０ｓの間に印加するゲート電圧Ｖｇｓを変化させて、ドレイン電流Ｉｄｓを測定した。図７に示すように、ゲート電圧Ｖｇｓが０Ｖの場合であっても、約−１３ｍＡ／ｍｍのドレイン電流が流れている。すなわち、ダイヤモンドＦＥＴ１０は、ノーマリオンモードで動作していることが分かる。この結果を図５に示す結果と比較することにより、本実施形態によるダイヤモンド電力素子１は、ノーマリオンモードで動作するダイヤモンドＦＥＴ１０を使用しつつも、ノーマリオフモードで動作することが分かる。
【００３３】
続けて、ダイヤモンド電力素子１の耐電圧特性について説明する。図８は、ゲート電圧ＶＧＳを印加しない場合（すなわちオフ時）における電流電圧特性を示すグラフである。このグラフにはドレイン電流ＩＤＳ及びゲート電流ＩＧＳの双方をプロットしてある。このグラフに示すように、ドレイン電圧ＶＤＳを０Ｖから−１．５ｋＶ程度まで変化させても、ドレイン電流ＩＤＳは概ね１０−８Ａから１０−９Ａまでの極めて低い範囲内に収まり、ゲート電流ＩＧＳは概ね１０−１２Ａから１０−１０Ａまでの極めて低い範囲内に収まっている。絶縁破壊が生じたのはドレイン電圧ＶＤＳが−１７３５Ｖのときであり、この結果から、ダイヤモンド電力素子１は高電圧電力素子として好適に使用できることが分かる。  
【００３４】
また、ドレイン電圧ＶＤＳが−２００Ｖのときに（ゲート電圧ＶＧＳ＝０Ｖ）、ダイヤモンドＦＥＴ１０とｐ−ＦＥＴ２０のそれぞれに印加される電圧（分圧）を測定したところ、ｐ−ＦＥＴ２０に印加される電圧は−２４．２Ｖであった。すなわち、ｐ−ＦＥＴ２０にかかる電圧はドレイン電圧ＶＤＳのほぼ１２％に過ぎない。ダイヤモンド電力素子１の耐電圧に関しては、ダイヤモンドＦＥＴ１０が大きな役割を担っていることが分かった。
【００３５】
なお、ドレイン電圧ＶＤＳとして１．７ｋＶを印加した場合であっても、ｐ−ＦＥＴ２０が破壊されることなく、正常に動作することが実験上確認されている。
【００３６】
（第２の実施形態）
次に、図９を参照しながら、第２の実施形態によるインバータについて説明する。図示のとおり、インバータ１００は、上述のダイヤモンド電力素子１と、このダイヤモンド電力素子１のドレイン端子Ｄ（図１）に対してドレインが接続されるｎチャネル電界効果トランジスタ（以下、ｎ−ＦＥＴ）３０とを有している。換言すると、インバータ１００は、ｐチャネルＦＥＴとしてのダイヤモンド電力素子１と、ｎチャネルＦＥＴとしてのｎ−ＦＥＴ３０とで構成されるインバータである。ｎ−ＦＥＴ３０としては、市販の高耐電圧のＳｉ製ｎ−ＦＥＴを使用することができる。ここではＴＫ２０Ａ６０（東芝社製）を使用した。
【００３７】
また、インバータ１００において、入力端子Ｖｉｎは、ダイヤモンド電力素子１のゲート端子Ｇ（図１）とｎ−ＦＥＴ３０のゲートとに導通し、出力端子Ｖｏｕｔは、ダイヤモンド電力素子１とｎ−ＦＥＴ３０のドレインに導通している。
【００３８】
インバータ１００の端子Ｖｄｄに所定の電圧（説明の便宜上、電圧Ｖという）を印加し、端子Ｖｓｓを接地した場合において、入力端子Ｖｉｎに電圧Ｖを印加すると、ダイヤモンド電力素子１がオフになり、ｎ−ＦＥＴ３０がオンになる。したがって、出力端子Ｖｏｕｔの電圧は０Ｖとなる。入力端子Ｖｉｎに入力電圧を印加しない場合には、ダイヤモンド電力素子１がオンになり、ｎ−ＦＥＴ３０がオフになる。したがって、出力端子Ｖｏｕｔには電圧Ｖが出力される。
【００３９】
図１０は、インバータ１００の動作特性を示すグラフである。このグラフにおいて、実線が入力電圧を示し、破線が出力電圧を示している。入力電圧が「ロー」（０Ｖ）の場合に出力電圧は「ハイ」（この場合、約２０Ｖ）となり、入力電圧が「ハイ」の場合に出力電圧が「ロー」となっていることが分かる。すなわち、インバータ１００がインバータとして動作することが確認された。
【００４０】
なお、出力電圧は、１サイクル１ｍｓに対して下降時の遅延が約２１５ｎｓであった。一方、上昇時には約２９０μｓの遅延ＤＬが生じている。この遅延ＤＬは、ダイヤモンド電力素子１内のダイヤモンドＦＥＴ１０のゲート長が、ｎ−ＦＥＴ３０のゲート長よりも小さいことから生じると推測される。これらを調整することにより、遅延ＤＬの低減が期待される。
【００４１】
上述のとおりダイヤモンド電力素子１は、ノーマリオフモードで動作する高耐電圧のｐチャネルＦＥＴとして機能する。このようなダイヤモンド電力素子１を高耐電圧のノーマリオフモードで動作するｎ−ＦＥＴ３０とともに用いることにより、高耐電圧のインバータ１００が提供される。
【００４２】
以上、いくつかの実施形態を参照しながら本発明を説明したが、本発明は、これらの実施形態に限定されることなく、種々に変更又は変形することができる。  
【００４３】
例えば、上記の実施形態においては、単結晶のダイヤモンド基板１１ａが用いたが、黒色多結晶のダイヤモンド基板を用いてもよい。この場合、その表面に多結晶のダイヤモンド層を堆積してもよいし、堆積しなくてもよい。
【００４４】
また、上記の実施形態では、ｐ−ＦＥＴ２０としてＳｉ製ＦＥＴを例示したが、他の材料により構成されたエンハンスメント型ｐ−ＦＥＴを用いてもよい。例えば、ゲルマニウム（Ｇｅ）で構成されたｐチャネルＦＥＴ（チャネル層としてＧｅ又はＳｉＧｅが採用されたＦＥＴも含む）を使用することができ、ＩＩＩ−Ｖ族化合物半導体で構成されたｐチャネルＦＥＴをｐ−ＦＥＴ２０として使用してもよい。例えばインジウムガリウムヒ素（ＩｎＧａＡｓ）層をチャネル層として有するＦＥＴを使用してよい。
【００４５】
上記の実施形態によるダイヤモンド電力素子１では、ダイヤモンドＦＥＴ１０のゲート１０ｇと、ｐ−ＦＥＴ２０のソース２０ｓとが互いに接続されているが、各々が接地されていてもよい。
【００４６】
さらに、インバータ１００におけるｎ−ＦＥＴ３０として、Ｓｉ製ＦＥＴに限らず、他の材料により構成されたｎ−ＦＥＴを用いることができる。例えば、ｎ−ＦＥＴ３０として、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）系のｎ−ＦＥＴを用いた素子を用いてもよい。具体的には、この素子は、ＡｌＧａＮ／ＧａＮ系のｎ−ＦＥＴ（デプレッション型）と、エンハンスメント型のｎ−ＦＥＴを有することができる。ＡｌＧａＮ／ＧａＮ系のｎ−ＦＥＴのソースと、エンハンスメント型のｎ−ＦＥＴのドレインとが接続され、ＡｌＧａＮ／ＧａＮ系のｎ−ＦＥＴのゲートと、エンハンスメント型のｎ−ＦＥＴのソースとが接続されており、これにより、この素子はノーマリオフモードで動作する。これによれば、ダイヤモンド電力素子１と、ガリウムと窒素を含む半導体で構成される第１のｎチャネル電界効果トランジスタと、この第１のｎチャネル電界効果トランジスタに直列に接続されるエンハンスメント型の第２のｎチャネル電界効果トランジスタとを含み、ダイヤモンド電力素子１に直列に接続される素子と、を含むインバータが提供される。
【００４７】
なお、このような素子を使用する場合には、ＡｌＧａＮ／ＧａＮ系のｎ−ＦＥＴは、ダイヤモンドＦＥＴ１０が形成された基板１１の上に形成されてもよい。
【実施例】
【００４８】
［実施例１］
図１１を参照しながら、本発明の実施例１について説明する。同図面において、記号Ｄはドレイン、記号Ｓはソース、記号Ｇはゲートを表わすものとする。
【００４９】
実施例１の相補型インバータ２００は、デプレッション型のダイヤモンドＦＥＴ２１１とエンハンスメント型のＳｉ製ｐ−ＦＥＴ２１２をカスコード接続したカスコードｐ−ＦＥＴ２１０と、デプレッション型のＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ２２１とエンハンスメント型のＳｉ製ｎ−ＦＥＴ２２２をカスコード接続したカスコードｎ−ＦＥＴ２２０が相補型インバータを構成するように、カスコードｐ−ＦＥＴ２１０のドレインとカスコードｎ−ＦＥＴ２２０のドレインを相互に接続した回路から構成されている。
【００５０】
カスコードｐ−ＦＥＴ２１０において、Ｓｉ製ｐ−ＦＥＴ２１２のドレインはダイヤモンドＦＥＴ２１１のソースに接続されており、Ｓｉ製ｐ−ＦＥＴ２１２のソースはダイヤモンドＦＥＴ２１１のゲートに接続されている。Ｓｉ製ｐ−ＦＥＴ２１２のソース（カスコードｐ−ＦＥＴ２１０のソース端子に相当）は、直流電源２６０ａに接続されている。ダイヤモンドＦＥＴ２１１のドレイン（カスコードｐ−ＦＥＴ２１０のドレイン端子に相当）は、ＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ２２１のドレイン（カスコードｎ−ＦＥＴ２２０のドレイン端子に相当）に接続されている。
【００５１】
一方、カスコードｎ−ＦＥＴ２２０において、Ｓｉ製ｎ−ＦＥＴ２２２のドレインはＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ２２１のソースに接続されており、Ｓｉ製ｎ−ＦＥＴ２２２のソースはＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ２２１のゲートに接続されている。Ｓｉ製ｐ−ＦＥＴ２２２のソース（カスコードｎ−ＦＥＴ２２０のソース端子に相当）は直流電源２６０ｂに接続されている。ＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ２２１のドレイン（カスコードｎ−ＦＥＴ２２０のドレイン端子に相当）は、ダイヤモンドＦＥＴ２１１のドレイン電極（カスコードｐ−ＦＥＴ２１０のドレイン端子に相当）に接続されている。
【００５２】
そして、信号源２５０から延出される信号線は、２つに分岐して、それぞれＳｉ製ｐ−ＦＥＴ２１２のゲート（カスコードｐ−ＦＥＴ２１０のゲート端子に相当）及びＳｉ製ｐ−ＦＥＴ２２２のゲート（カスコードｐ−ＦＥＴ２２０のゲート端子に相当）に接続されている。
【００５３】
本実施例では、上記のように構成された相補型インバータ２００を用いて、直流電源２６０ａからカスコードｐ−ＦＥＴ２１０のソース端子に電圧＋１０Ｖを印加し、直流電源２６０ｂからカスコードｎ−ＦＥＴ２２０のソース端子に電圧−１０Ｖを印加し、信号源２５０からカスコードｐ−ＦＥＴ２１０及びカスコードｎ−ＦＥＴ２２０のゲート端子に入力電圧レベル０Ｖ、振幅１０Ｖ、周期１０００Ｈｚ、デューティ比５０％の矩形パルスを入力して、カスコードｐ−ＦＥＴ２１０のドレイン端子とカスコードｎ−ＦＥＴ２２０のドレイン端子を接続する中点から波形反転した振幅１０Ｖの矩形パルスを出力として得た。
【００５４】
［実施例２］
図１２を参照しながら、本発明の実施例２について説明する。同図面においても、記号Ｄはドレイン、記号Ｓはソース、記号Ｇはゲートを表わすものとする。
【００５５】
実施例２の相補型インバータ３００は、入力電圧のレベルシフタとして機能する第１段目の回路３３０と、相補型インバータとして機能する第２段目の回路３４０とから構成されている。
【００５６】
まず、第２段目の回路３４０から説明する。第２段目の回路３４０は、デプレッション型のダイヤモンドＦＥＴ３１１とエンハンスメント型のＳｉ製ｐ−ＦＥＴ３１２をカスコード接続したカスコードｐ−ＦＥＴ３１０と、デプレッション型のＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ３２１とエンハンスメント型のＳｉ製ｎ−ＦＥＴ３２２をカスコード接続したカスコードｎ−ＦＥＴ３２０が相補型インバータを構成するように、カスコードｐ−ＦＥＴ３１０のドレインとカスコードｎ−ＦＥＴ３２０のドレインを相互に接続した回路から構成されている。
【００５７】
カスコードｐ−ＦＥＴ３１０において、Ｓｉ製ｐ−ＦＥＴ３１２のドレインはダイヤモンドＦＥＴ３１１のソースに接続されており、Ｓｉ製ｐ−ＦＥＴ３１２のソースはダイヤモンドＦＥＴ３１１のゲートに接続されている。Ｓｉ製ｐ−ＦＥＴ３１２のソース（カスコードｐ−ＦＥＴ３１０のソース端子に相当）は、直流電源３６０ａに接続されている。ダイヤモンドＦＥＴ３１１のドレイン（カスコードｐ−ＦＥＴ３１０のドレイン端子に相当）は、ＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ３２１のドレイン（カスコードｎ−ＦＥＴ３２０のドレイン端子に相当）に接続されている。
【００５８】
一方、カスコードｎ−ＦＥＴ３２０において、Ｓｉ製ｎ−ＦＥＴ３２２のドレインはＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ３２１のソースに接続されており、Ｓｉ製ｎ−ＦＥＴ３２２のソースはＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ３２１のゲートに接続されている。Ｓｉ製ｐ−ＦＥＴ３２２のソース（カスコードｎ−ＦＥＴ３２０のソース端子に相当）は、直流電源３６０ｂに接続されている。ＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ３２１のドレイン（カスコードｎ−ＦＥＴ３２０のドレイン端子に相当）は、ダイヤモンドＦＥＴ３１１のドレイン（カスコードｐ−ＦＥＴ３１０のドレイン端子に相当）に接続されている。
【００５９】
次に、第１段目の回路３３０について説明する。第１段目の回路３３０は、第２段目の回路３４０のＳｉ製ｐ−ＦＥＴ３１２のゲート（カスコードｐ−ＦＥＴ３１０のゲート端子に相当）及びＳｉ製ｎ−ＦＥＴ３２２のゲート（カスコードｎ−ＦＥＴ３２０のゲート端子に相当）に入力される入力信号の電圧レベルがそれぞれ所定の電圧レベルとなるように、信号源３５０から入力される信号の電圧レベルをレベルシフトするための回路である。Ｓｉ製ｎ−ＦＥＴ３３１のソースとＳｉ製ｐ−ＦＥＴ３３２のソースを接続した相補的に動作するスイッチ回路を構成しており、該ソースは接地されている。また、信号源３５０の信号線は、２つに分岐して、それぞれＳｉ製ｎ−ＦＥＴ３３１及びＳｉ製ｐ−ＦＥＴ３３２のゲートに接続されている。
【００６０】
Ｓｉ製ｎ−ＦＥＴ３３１のドレインには抵抗３３３が接続され、さらに抵抗３３３の先には抵抗３３４が直列に接続されていて、抵抗３３３と抵抗３３４は抵抗分圧器をなしている。そして、抵抗３３４の抵抗３３３に接続される端部とは反対側の端部は直流電源３６０ａに接続されている。また、抵抗３３３と抵抗３３４の間の中点は、Ｓｉ製ｐ−ＦＥＴ３１２のゲートに接続されており、抵抗３３３と抵抗３３４によって抵抗分圧され、所定の電圧レベルにレベルシフトされた電圧をカスコードｐ−ＦＥＴ３１０のゲート端子に信号入力することができる。本実施例では、抵抗３３３と抵抗３３４の抵抗比は４：１とした。
【００６１】
一方、Ｓｉ製ｐ−ＦＥＴ３３２のドレインには抵抗３３５が接続され、さらに抵抗３３５の先には抵抗３３６が直列に接続されて、抵抗３３５と抵抗３３６は抵抗分圧器をなしている。そして、抵抗３３６の抵抗３３５に接続される端部とは反対側の端部は直流電源３６０ｂに接続されている。また、抵抗３３５と抵抗３３６の間の中点は、Ｓｉ製ｎ−ＦＥＴ３２２のゲートに接続されており、抵抗３３５と抵抗３３６によって抵抗分圧され、所定の電圧レベルにレベルシフトされた電圧をカスコードｐ−ＦＥＴ３２０のゲート端子に信号入力することができる。本実施例では、抵抗３３５と抵抗３３６の抵抗比は４：１とした。
【００６２】
本実施例では、上記のように構成される相補型インバータ３００を用いて、直流電源３６０ａからカスコードｐ−ＦＥＴ３１０のソース端子に電圧＋１００Ｖを印加し、直流電源３６０ｂからカスコードｎ−ＦＥＴ３２０のソース端子に電圧−１００Ｖを印加し、信号源３５０から第１段目の回路３３０のＳｉ製ｎ−ＦＥＴ３３１及びＳｉ製ｐ−ＦＥＴ３３２のゲートに入力電圧レベル０Ｖかつ振幅５Ｖの矩形パルスを入力した。
【００６３】
抵抗３３３と抵抗３３４の抵抗比は４：１に設定しているので、第１段目の回路３３０のＳｉ製ｎ−ＦＥＴ３３１がオンすると、抵抗３３３と抵抗３３４に電流が流れ、信号源３５０から入力された入力信号が抵抗分圧によって直流電源３６０ａの電源電圧＋１００Ｖよりも２０Ｖ低い電圧レベルにレベルシフトされるため、カスコードｐ−ＦＥＴ３１０のゲートとソース間の電圧が２０Ｖ開き、カスコードｐ−ＦＥＴ３１０がオンする。逆に、第１段目の回路３３０のＳｉ製ｎ−ＦＥＴ３３１がオフすると、抵抗３３３と抵抗３３４に電流が流れないので、カスコードｐ−ＦＥＴ３１０のゲートは直流電源３６０ａの電源電圧＋１００Ｖにプルアップされ、カスコードｐ−ＦＥＴ３１０のゲートとソース間の電圧が０Ｖになり、カスコードｐ−ＦＥＴ３１０がオフする。
【００６４】
一方、抵抗３３５と抵抗３３６の抵抗比は４：１に設定しているので、第１段目の回路３３０のＳｉ製ｐ−ＦＥＴ３３２がオンすると、抵抗３３５と抵抗３３６に電流が流れ、信号源３５０から入力された入力信号が抵抗分圧によって直流電源３６０ｂの電源電圧−１００Ｖよりも２０Ｖ高い電圧レベルにレベルシフトされ、カスコードｎ−ＦＥＴ３２０のゲートとソース間の電圧が２０Ｖ開き、カスコードｎ−ＦＥＴ３２０がオンする。逆に、第１段目の回路３３０のＳｉ製ｐ−ＦＥＴ３３２がオフすると、抵抗３３５と抵抗３３６に電流が流れないので、カスコードｎ−ＦＥＴ３２０のゲート電極は直流電源３６０ｂの電源電圧−１００Ｖにプルダウンされ、カスコードｎ−ＦＥＴ３２０のゲートとソース間の電圧が０Ｖになり、カスコードｎ−ＦＥＴ３２０がオフする。
【００６５】
第１段目の回路３３０におけるＳｉ製ｎ−ＦＥＴ３３１とＳｉ製ｐ−ＦＥＴ３３２が相補的に動作するため、第２段目の回路３４０におけるカスコードｐ−ＦＥＴ３１０とカスコードｎ−ＦＥＴ３２０も相補的に動作する。
【００６６】
図１３（ａ）に、信号源３５０から入力電圧レベル０Ｖ、振幅５Ｖ、周期１０００Ｈｚ、デューティ比５０％の矩形パルス（ＩＮＰＵＴ１）を入力した場合の第１段目の回路３３０の２つの出力信号、すなわちカスコードｐ−ＦＥＴ３１０のゲート入力信号（ＩＮＰＵＴ２  ｃｈ１）とカスコードｎ−ＦＥＴ３２０のゲート入力信号（ＩＮＰＵＴ２  ｃｈ２）を示した。図示したように、所定の電圧レベルにレベルシフトされている。そして、図１３（ｂ）の下段に第１段目の回路３３０への入力信号、図１３（ｂ）の上段に第２段目の回路３４０の出力波形を示した。図示したように、電圧レベル０Ｖかつ振幅１００Ｖの矩形パルスが出力されている。
【００６７】
なお、実施例２に一例として挙げた相補型インバータ３００の耐圧は、第１段目の回路３３０の耐圧で制限される。第１段目の回路３３０において、Ｓｉ製のｎ−ＦＥＴ３３１はＡｌＧａＮ／ＧａＮ系ｎ−ＦＥＴ及びＳｉ製ｎ−ＦＥＴをカスコード接続したカスコードｎ−ＦＥＴに、Ｓｉ製ｐ−ＦＥＴ３３２はダイヤモンドＦＥＴ及びＳｉ製ｐ−ＦＥＴをカスコード接続したカスコードｐ−ＦＥＴに置き換えてもよい。このようにすれば、相補型インバータ３００の全体の耐圧を大幅に改善することができる。
【００６８】
また、第１段目の回路３３０は、入力電圧レベルを所定の電圧レベルにレベルシフトできる回路ならば、本実施例の回路構成に限定されず、他の回路であってもよいが、第２段目の回路３４０を構成するカスコードｐ−ＦＥＴ３１０とカスコードｎ−ＦＥＴ３２０が同期するように、電圧レベルは異なるが同期のとれている２信号を出力できる回路であることが特に好ましい。
【符号の説明】
【００６９】
１０    ダイヤモンドＦＥＴ
１１    基板
１１ａ  ダイヤモンド基板
１１ｂ  ダイヤモンド層
１２    ドレイン電極
１３    ソース電極
１４    ゲート電極
１５    水素化層
１６    ゲート絶縁膜
【図１】
2018148214.tif 000003
【図２】
2018148214.tif 000004
【図３】
2018148214.tif 000005
【図４】
2018148214.tif 000006
【図５】
2018148214.tif 000007
【図６】
2018148214.tif 000008
【図７】
2018148214.tif 000009
【図８】
2018148214.tif 000010
【図９】
2018148214.tif 000011
【図１０】
2018148214.tif 000012
【図１１】
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【図１２】
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【図１３】
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