(57)【要約】【課題】較正動作に要する時間を短縮する。【解決手段】一実施形態の半導体装置は、第１チップ及び第２チップを備える。上記第１チップは、第１出力端を含む第１回路を含む。上記第２チップは、第２出力端を含む第２回路を含み、上記第２出力端において上記第１出力端と第１信号線を介して電気的に接続される。上記第１チップ及び上記第２チップが第１コマンドを受け取ると、上記第２回路は上記第１信号線を介して、上記第１チップの上記第１出力端での出力インピーダンスに基づいて上記第２チップの上記第２出力端での出力インピーダンスを第１較正動作によって較正する。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１出力端を含む第１回路を含む第１チップと、
第２出力端を含む第２回路を含み、前記第２出力端において前記第１出力端と第１信号線を介して電気的に接続された第２チップと、
を備え、
前記第１チップ及び前記第２チップが第１コマンドを受け取ると、前記第２回路は前記第１信号線を介して、前記第１チップの前記第１出力端での出力インピーダンスに基づいて前記第２チップの前記第２出力端での出力インピーダンスを第１較正動作によって較正する、
半導体装置。
【請求項２】
前記第１チップ及び前記第２チップは、前記第１信号線に対する第１出力状態及び第２出力状態を有し、
前記第１較正動作は、
前記第１チップが前記第１出力状態となり、前記第２チップが前記第２出力状態となる第１動作と、
前記第１チップが前記第２出力状態となり、前記第２チップが前記第１出力状態となる第２動作と、
を含む、請求項１記載の半導体装置。
【請求項３】
前記第１回路は、第１端に第１電圧が供給され、第２端が前記第１出力端に電気的に接続された第１プルアップ回路と、第１端に前記第１電圧より小さい第２電圧が供給され、第２端が前記第１出力端に電気的に接続された第１プルダウン回路と、を含み、
前記第２回路は、第１端に前記第１電圧が供給され、第２端が前記第２出力端に電気的に接続された第２プルアップ回路と、第１端に前記第２電圧が供給され、第２端が前記第２出力端に電気的に接続された第２プルダウン回路と、第１入力端に前記第２出力端の電圧が供給され、第２入力端に前記第１電圧及び前記第２電圧の間の第３電圧が供給されたコンパレータと、を含む、
請求項２記載の半導体装置。
【請求項４】
前記第１プルアップ回路及び前記第２プルダウン回路は、前記第１動作においてオン状態となり、
前記第２プルアップ回路及び前記第１プルダウン回路は、前記第２動作においてオン状態となる、
請求項３記載の半導体装置。
【請求項５】
前記第２回路は、前記第１動作において、前記コンパレータによる前記第２出力端の電圧及び前記第３電圧の比較結果に基づいて、前記第２プルダウン回路の抵抗値を較正する、請求項３記載の半導体装置。
【請求項６】
前記第２回路は、前記第２動作において、前記コンパレータによる前記第２出力端の電圧及び前記第３電圧の比較結果に基づいて、前記第２プルアップ回路の抵抗値を較正する、請求項３記載の半導体装置。
【請求項７】
前記第２プルアップ回路は、各々が前記第１電圧及び前記第２出力端の間で互いに並列に接続された第１トランジスタ及び第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタは、オン状態において互いに異なる抵抗値を有する、請求項３記載の半導体装置。
【請求項８】
前記第２プルダウン回路は、各々が前記第２電圧及び前記第２出力端の間で互いに並列に接続された第３トランジスタ及び第４トランジスタを含み、
前記第３トランジスタ及び前記第４トランジスタは、オン状態において互いに異なる抵抗値を有する、請求項３記載の半導体装置。
【請求項９】
前記第１チップは、第３出力端を含む第３回路を更に含み、
第４出力端を含む第４回路を含み、前記第４回路の前記４出力端において前記第１チップの前記第３出力端と第２信号線を介して電気的に接続された第３チップを更に備え、
前記第１チップ及び前記第３チップが前記第１コマンドを受け取ると、前記第４回路は前記第２信号線を介して、前記第１チップの前記第３出力端での出力インピーダンスに基づいて前記第３チップの前記第４出力端での出力インピーダンスを第２較正動作によって較正する、
請求項１記載の半導体装置。
【請求項１０】
前記第１較正動作及び前記第２較正動作は、並列に実行される、請求項９記載の半導体装置。
【請求項１１】
前記半導体装置は、複数のチップを備え、
前記第１コマンドは、複数の前記チップのうちいずれが前記第１チップであるかを指定する、請求項１記載の半導体装置。
【請求項１２】
前記第１チップの出力インピーダンスは、前記第１較正動作よりも前に予め較正された、請求項１記載の半導体装置。
【請求項１３】
請求項１記載の半導体装置と、
前記第１コマンドを発行するコントローラと、
を備えたメモリシステム。
【請求項１４】
前記第１チップ及び前記第２チップは、前記第１信号線に対する第１出力状態及び第２出力状態を有し、
前記第１較正動作は、
前記第１チップの前記第１出力状態における第１情報を第２チップに設定する第３動作と、
前記第１チップの前記第２出力状態における第２情報を前記第２チップに設定する第４動作と、
を含む、請求項１記載の半導体装置。
【請求項１５】
前記第１回路は、一端に第１電圧が供給され、他端が前記第１出力端に電気的に接続された第１プルアップ回路と、一端に前記第１電圧より小さい第２電圧が供給され、他端が前記第１出力端に電気的に接続された第１プルダウン回路と、を含み、
前記第１情報は、前記第１プルアップ回路の抵抗値に対応し、
前記第２情報は、前記第１プルダウン回路の抵抗値に対応する、
請求項１４記載の半導体装置。
【請求項１６】
前記第２回路は、一端に第１電圧が供給され、他端が前記第２出力端に電気的に接続された第２プルアップ回路と、一端に前記第１電圧より小さい第２電圧が供給され、他端が前記第２出力端に電気的に接続された第２プルダウン回路と、を含み、
前記第１情報は、前記第２プルアップ回路の抵抗値に設定され、
前記第２情報は、前記第２プルダウン回路の抵抗値に設定される、
請求項１４記載の半導体装置。
【請求項１７】
前記第１情報及び前記第２情報は、ＤＡＣ（Digital to Analog Converter）値を含む、請求項１４記載の半導体装置。
【請求項１８】
請求項１４記載の半導体装置と、
前記第１信号線を介して前記第１チップ及び前記第２チップと電気的に接続され、前記第１コマンドを発行するコントローラと、
を備えたメモリシステム。
【請求項１９】
前記第１情報及び前記第２情報は、前記第１チップから前記コントローラを介して前記第２チップに送信され、最終的に前記第２チップに設定される、請求項１８記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びメモリシステムに関する。
【背景技術】
【０００２】
半導体装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５２８６２６号明細書
【特許文献２】米国特許出願公開第２００７／０２６３４５９号明細書
【特許文献３】米国特許出願公開第２０１０／００４５３４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
較正動作に要する時間を短縮する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１チップ及び第２チップを備える。上記第１チップは、第１出力端を含む第１回路を含む。上記第２チップは、第２出力端を含む第２回路を含み、上記第２出力端において上記第１出力端と第１信号線を介して電気的に接続される。上記第１チップ及び上記第２チップが第１コマンドを受け取ると、上記第２回路は上記第１信号線を介して、上記第１チップの上記第１出力端での出力インピーダンスに基づいて上記第２チップの上記第２出力端での出力インピーダンスを第１較正動作によって較正する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体装置のＺＱ較正回路の構成を説明するためのブロック図。
【図４】第１実施形態に係る半導体装置のＺＱ較正回路の第１レプリカバッファ回路の構成を説明するための回路図。
【図５】第１実施形態に係る半導体装置のＺＱ較正回路の第２レプリカバッファ回路の構成を説明するための回路図。
【図６】第１実施形態に係る半導体装置のＺＱ較正回路の第３レプリカバッファ回路の構成を説明するための回路図。
【図７】第１実施形態に係る半導体装置のインタフェース回路及び入出力パッドの接続関係を説明するためのブロック図。
【図８】第１実施形態に係る半導体装置のインタフェース回路の構成を説明するための回路図。
【図９】第１実施形態に係る半導体装置のＺＱ較正動作及びチップ間較正動作を説明するためのタイミングチャート。
【図１０】第１実施形態に係る半導体装置のＺＱ較正動作及びチップ間較正動作を説明するためのフローチャート。
【図１１】第１実施形態に係る半導体装置のチップ間較正動作を説明するためのテーブル。
【図１２】第１実施形態に係る半導体装置のプルアップ側のチップ間較正動作を説明するための模式図。
【図１３】第１実施形態に係る半導体装置のプルダウン側のチップ間較正動作を説明するための模式図。
【図１４】第２実施形態に係る半導体装置のＺＱ較正動作及びチップ間較正動作を説明するためのタイミングチャート。
【図１５】第２実施形態に係る半導体装置のＺＱ較正動作及びチップ間較正動作を説明するためのフローチャート。
【図１６】変形例に係る半導体装置のＺＱ較正動作及びチップ間較正動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
なお、以下の説明では、信号Ｘ＜ｍ：０＞（ｍは自然数）とは、（ｍ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｍ＞の集合を意味する。また、構成要素Ｙ＜ｍ：０＞とは、信号Ｘ＜ｍ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｍ＞の集合を意味する。
【０００９】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。第１実施形態に係る半導体装置は、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを含む。
【００１０】
１．１  構成について
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、基準抵抗２と、コントローラ１０と、複数の半導体記憶装置２０〜５０と、を備えている。メモリシステム１は、例えば、１つのパッケージ内に設けられる。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０〜５０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０〜５０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０〜５０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０〜５０に接続される。
【００１２】
基準抵抗２は、半導体記憶装置２０〜５０の出力インピーダンスを較正するための基準抵抗として機能する。基準抵抗２は、例えば、一端が接地され、他端が半導体記憶装置２０〜５０に接続される。
【００１３】
半導体記憶装置２０〜５０の各々は、複数のメモリセルを備え、データを例えば不揮発に記憶する。これに限定されることなく、メモリセルは、データを揮発に記憶してもよい。半導体記憶装置２０〜５０の各々は、例えば、チップアドレスが予め割当てられることで一意に識別可能な半導体チップであり、コントローラ１０の指示によって独立に動作可能に構成される。
【００１４】
なお、以下の説明では、半導体記憶装置２０〜５０はそれぞれ、チップ０〜３と読み替えてもよい。また、図１では、コントローラ１０及び基準抵抗２に４個のチップ０〜３が接続された例が示されているが、４個に限らず、任意の個数のチップがコントローラ１０に接続可能である。
【００１５】
半導体記憶装置２０〜５０の各々と接続されたＮＡＮＤバス上では、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号／ＣＥ０〜／ＣＥ３、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ０〜／ＲＢ３、ＤＱ＜７：０＞、及びＤＱＳの送受信を行う。信号ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰは、半導体記憶装置２０〜５０によって受け取られ、信号／ＲＢ０〜／ＲＢ３は、コントローラ１０によって受け取られる。また、信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置２０〜５０によって受け取られる。
【００１６】
信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置２０〜５０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０〜５０に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置２０〜５０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０〜５０に流れる信号ＤＱ＜７：０＞がそれぞれアドレスであることを半導体記憶装置２０〜５０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０〜５０に流れる信号ＤＱ＜７：０＞を半導体記憶装置２０〜５０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０〜５０に信号ＤＱ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０〜５０に指示する。信号／ＲＢ０〜／ＲＢ３はそれぞれ、半導体記憶装置２０〜５０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２０〜５０とコントローラ１０との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳは、例えば、信号ＤＱ＜７：０＞に係る半導体記憶装置２０〜５０の動作タイミングを制御するために使用される。
【００１７】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。
【００１８】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置２０〜５０に対して発行する。この動作は、読出し、消去、及び較正動作等のその他の動作の場合についても同様である。
【００１９】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０〜５０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００２０】
ＮＡＮＤインタフェース回路１３は、上述のＮＡＮＤバスを介して半導体記憶装置２０〜５０と接続され、半導体記憶装置２０〜５０との通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置２０〜５０に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置２０〜５０からステータス、及び読出しデータを受信する。
【００２１】
バッファメモリ１４は、コントローラ１０が半導体記憶装置２０〜５０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１４は、例えば、半導体記憶装置２０〜５０のＺＱ較正動作又はチップ間較正動作による較正結果情報を一時的に保持してもよい。
【００２２】
ホストインタフェース回路１５は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。
【００２３】
１．１．３  半導体装置の構成について
次に、第１実施形態に係る半導体装置の構成例について、図２を用いて説明する。なお、半導体記憶装置２０〜５０は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置２０〜５０のうち、半導体記憶装置２０の構成について説明し、半導体記憶装置３０〜５０の構成については、その説明を省略する。
【００２４】
図２に示すように、半導体記憶装置２０は、入出力パッド群２１、ＺＱパッド２２、インタフェース回路２３、ＺＱ較正回路２４、メモリコア２５、及びシーケンサ２６を備えている。
【００２５】
入出力パッド群２１は、コントローラ１０から受信した信号／ＣＥ０、ＣＬＥ，ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＤＱ＜７：０＞、及びＤＱＳをインタフェース回路２３に転送する。また、入出力パッド群２１は、インタフェース回路２３から送信された信号ＤＱ＜７：０＞及び／ＲＢを半導体記憶装置２０の外部に転送する。なお、入出力パッド群２１は、複数のパッド（図示せず）を含み、或るパッドには或る信号線を介して同種の信号が入出力される。入出力パッド群２１内の１つのパッドは、半導体記憶装置２０の外部から、或る出力インピーダンスを有する１つの出力端子として認識され得る。
【００２６】
ＺＱパッド２２は、一端が基準抵抗２に接続され、他端がＺＱ較正回路２４に接続される。ＺＱパッド２２は、半導体記憶装置２０の外部から、或る出力インピーダンスを有する１つの出力端子として認識され得る。
【００２７】
インタフェース回路２３は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをシーケンサ２６に送信し、データをメモリコア２５と送受信する。インタフェース回路２３は、複数の入力受信回路２３ａ及び複数の出力バッファ回路２３ｂを含む。１つの入力受信回路２３ａ及び１つの出力バッファ回路２３ｂには、例えば、同種の信号が割当てられる。すなわち、１つの入力受信回路２３ａは、１つのパッドを介して、コントローラ１０から信号／ＣＥ０、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、及びＤＱＳのいずれかを受信する。１つの出力バッファ回路２３ｂは、１つのパッドを介して、信号／ＲＢ０をコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。また、１つの入力受信回路２３ａ及び１つの出力バッファ回路２３ｂの組は、１つのパッドを介して、コントローラ１０と信号ＤＱ＜７：０＞を送受信する。以下の説明では、複数の入力受信回路２３ａ及び複数の出力バッファ回路２３ｂのうち、信号ＤＱ＜ｋ＞（ｋは、０≦ｋ＜８の整数）に対応するものを、入力受信回路２３ａ＜ｋ＞及び出力バッファ回路２３ｂ＜ｋ＞と言う（図示せず）。
【００２８】
入力受信回路２３ａ＜ｋ＞及び出力バッファ回路２３ｂ＜ｋ＞の組は、１つのパッドを介して、他の半導体記憶装置３０〜５０のいずれかの出力インピーダンスに基づいて、半導体記憶装置２０の出力インピーダンスを較正するチップ間較正動作を実行する機能を有する。入力受信回路２３ａ＜ｋ＞及び出力バッファ回路２３ｂ＜ｋ＞の詳細については後述する。
【００２９】
ＺＱ較正回路２４は、ＺＱパッド２２を介して、基準抵抗２に基づいて半導体記憶装置２０の出力インピーダンスを較正するＺＱ較正動作を実行する機能を有する。ＺＱ較正回路２４の詳細については後述する。
【００３０】
メモリコア２５は、データを記憶するメモリセルアレイ（図示せず）を含む。メモリコア２５は、メモリセルアレイに対するデータの読出し処理及び書込み処理が可能となるように構成される。
【００３１】
シーケンサ２６は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。具体的には、例えば、シーケンサ２６は、コマンドに基づいてインタフェース回路２３及びＺＱ較正回路２４を制御し、ＺＱ較正動作又はチップ間較正動作を実行させる。
【００３２】
１．１．４  ＺＱ較正回路の構成
次に、第１実施形態に係る半導体装置のＺＱ較正回路の構成について説明する。
【００３３】
１．１．４．１  ＺＱ較正回路の全体構成
第１実施形態に係るＺＱ較正回路の全体構成について図３を用いて説明する。図３に示すように、ＺＱ較正回路２４は、カウンタ１０１と、第１レプリカバッファ回路１０２と、第２レプリカバッファ回路１０３と、第３レプリカバッファ回路１０４と、第１コンパレータ１０５と、第２コンパレータ１０６と、第１出力バッファ制御部１０７と、第２出力バッファ制御部１０８と、を含む。ＺＱ較正回路２４は、第１レプリカバッファ回路１０２及び第３レプリカバッファ回路１０４に対してＺＱ較正動作を実行する。
【００３４】
カウンタ１０１は、第１レプリカバッファ回路１０２及び第３レプリカバッファ回路１０４に対するＺＱ較正動作を実行する際に、それぞれ第１コンパレータ１０５からの出力信号ＰＣＯＭＰＡ、及び第２コンパレータ１０６からの出力信号ＮＣＯＭＰＡを受信する。カウンタ１０１は出力信号ＰＣＯＭＰＡ及びＮＣＯＭＰＡに応じて更新したカウント値に基づき、それぞれインピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞及びＮＣＯＤＥＡ＜４：０＞を生成する。カウンタ１０１は、インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞及びＮＣＯＤＥＡ＜４：０＞を、それぞれ第１レプリカバッファ回路１０２及び第３レプリカバッファ回路１０４に送出する。
【００３５】
カウンタ１０１は、例えば、出力信号ＰＣＯＭＰＡ又はＮＣＯＭＰＡとして“Ｈ”レベルを受け取ると、カウント値を増加させるように更新する。また、カウンタ１０１は、例えば、出力信号ＰＣＯＭＰＡ又はＮＣＯＭＰＡとして“Ｌ”レベルを受け取ると、カウント値を減少させるように更新する。カウンタ１０１は、出力信号ＰＣＯＭＰＡ又はＮＣＯＭＰＡのレベルが“Ｈ”レベルから“Ｌ”レベルに、又は“Ｌ”レベルから“Ｈ”レベルに反転すると、カウント値の更新を停止する。
【００３６】
第１レプリカバッファ回路１０２は、カウンタ１０１からインピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞を受け取ると、当該インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞に応じて出力端におけるインピーダンスを変化させる。第１レプリカバッファ回路１０２の出力端は、ＺＱパッド２２に接続される。第１レプリカバッファ回路１０２は、出力端におけるインピーダンスの大きさに応じて、第１コンパレータ１０５の第１入力端に電圧ＶＰを転送する。電圧ＶＰは、例えば、第１レプリカバッファ回路１０２の出力インピーダンス、及びＺＱパッド２２を介して接続された基準抵抗２のインピーダンスの大きさの割合によって決定される。
【００３７】
第２レプリカバッファ回路１０３は、第１レプリカバッファ回路１０２と実質的に同一の構成を有する。第２レプリカバッファ回路１０３は、第１出力バッファ制御部１０７からインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を受け取ると、当該インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞に応じて出力端におけるインピーダンスを変化させる。第２レプリカバッファ回路１０３の出力端は、ノードＮ１に接続される。第２レプリカバッファ回路１０３は、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によって、第１レプリカバッファ回路１０２と実質的に同一の出力インピーダンスを有するように調整される。
【００３８】
第３レプリカバッファ回路１０４は、カウンタ１０１からインピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞を受け取ると、当該インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞に応じて出力端におけるインピーダンスを変化させる。第３レプリカバッファ回路１０４の出力端は、ノードＮ１に接続される。第３レプリカバッファ回路１０４は、出力端におけるインピーダンスの大きさに応じて、第２コンパレータ１０６の第１入力端に電圧ＶＮを転送する。電圧ＶＮは、例えば、第３レプリカバッファ回路１０４の出力インピーダンス、及び第２レプリカバッファ回路１０３の出力インピーダンスの大きさの割合によって決定される。
【００３９】
第１コンパレータ１０５及び第２コンパレータ１０６は、第１入力端及び第２入力端の電圧を比較し、当該比較結果に応じた出力信号を、それぞれカウンタ１０１及び第１出力バッファ制御部１０７、並びにカウンタ１０１及び第２出力バッファ制御部１０８に送出する。
【００４０】
第１コンパレータ１０５は、第１入力端にＺＱパッド２２の電圧ＶＰが供給され、第２入力端に電圧ＶＲＥＦが供給される。第１コンパレータ１０５は、例えば、電圧ＶＰが電圧ＶＲＥＦよりも高い場合、“Ｈ”レベルの出力信号ＰＣＯＭＰＡを送出し、電圧ＶＰが電圧ＶＲＥＦよりも低い場合、“Ｌ”レベルの出力信号ＰＣＯＭＰＡを送出する。
【００４１】
第２コンパレータ１０６は、第１入力端にノードＮ１の電圧ＶＮが供給され、第２入力端に電圧ＶＲＥＦが供給される。第２コンパレータ１０６は、例えば、電圧ＶＮが電圧ＶＲＥＦよりも高い場合、“Ｈ”レベルの出力信号ＮＣＯＭＰＡを送出し、電圧ＶＮが電圧ＶＲＥＦよりも低い場合、“Ｌ”レベルの出力信号ＮＣＯＭＰＡを送出する。
【００４２】
なお、電圧ＶＲＥＦは、例えば、電圧ＶＤＤＱ及び電圧ＶＳＳの中間値となるように設定される。つまり、この場合、電圧ＶＲＥＦ、電圧ＶＤＤＱ、及び電圧ＶＳＳの関係は、「ＶＲＥＦ＝（ＶＤＤＱ−ＶＳＳ）／２」となる。電圧ＶＤＤＱは、ＺＱ較正動作及びチップ間較正動作において半導体記憶装置２０から供給される電源電圧であり、電圧ＶＳＳより大きい。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。
【００４３】
第１出力バッファ制御部１０７は、第１レプリカバッファ回路１０２に対するＺＱ較正動作によって得られた第１レプリカバッファ回路１０２の出力インピーダンスを、第２レプリカバッファ回路１０３及びインタフェース回路２３内の複数の出力バッファ回路２３ｂに設定する。具体的には、第１出力バッファ制御部１０７は、例えば、カウンタ１０１と同等のカウンタを内蔵し、第１レプリカバッファ回路１０２に対するＺＱ較正動作が実行されている間、第１コンパレータ１０５からの出力信号ＰＣＯＭＰＡに応じてカウント値を更新する。そして、第１出力バッファ制御部１０７は、当該出力信号ＰＣＯＭＰＡのレベルが反転すると、カウント値の更新を停止する。ここで、第１出力バッファ制御部１０７によるカウント値は、第１レプリカバッファ回路１０２に対するＺＱ較正動作が実行されている間にカウンタ１０１で更新されたカウント値に一致する。
【００４４】
第１出力バッファ制御部１０７は、第１レプリカバッファ回路１０２に対するＺＱ較正動作に際して、更新が停止したカウント値に対応するインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を第２レプリカバッファ回路１０３に送出する。インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞は、第３レプリカバッファ回路１０４に対するＺＱ較正動作の終了後、出力バッファ回路２３ｂにも送出される。
【００４５】
また、第１出力バッファ制御部１０７は、インタフェース回路２３に対するチップ間較正動作によって得られた出力インピーダンスを、インタフェース回路２３内の複数の出力バッファ回路２３ｂにフィードバックして設定する。具体的には、第１出力バッファ制御部１０７は、インタフェース回路２３に対するチップ間較正動作が実行されている間、入力受信回路２３ａ＜７：０＞のいずれか（例えば入力受信回路２３ａ＜ｋ＞）からの出力信号ＰＣＯＭＰＢに応じてカウント値を更新する。第１出力バッファ制御部１０７は、例えば、出力信号ＰＣＯＭＰＢとして“Ｈ”レベルを受け取ると、カウント値を増加させるように更新し、“Ｌ”レベルを受け取ると、カウント値を減少させるように更新する。第１出力バッファ制御部１０７は、出力信号ＰＣＯＭＰＢのレベルが“Ｈ”レベルから“Ｌ”レベルに、又は“Ｌ”レベルから“Ｈ”レベルに反転すると、カウント値の更新を停止する。そして、第１出力バッファ制御部１０７は、更新されたカウント値に対応するインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を出力バッファ回路２３ｂ＜ｋ＞にフィードバックする。最終的に、第１出力バッファ制御部１０７は、当該更新が停止した際のカウント値に対応するインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を出力バッファ回路２３ｂ＜ｋ＞に送出する。そして、第１出力バッファ制御部１０７は、当該更新が停止した際のカウント値に対応するインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を、その他の出力バッファ回路２３ｂにも送出する。
【００４６】
なお、第１出力バッファ制御部１０７は、ＺＱ較正動作又はチップ間較正動作によって更新が停止した際のカウント値に基づき、プルアップ側の較正結果情報を生成する。プルアップ側の較正結果情報は、例えば、較正前及び較正後におけるインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞の差分に対応する情報であり、例えば、ＤＡＣ（Digital to Analog Converter）値である。生成されたプルアップ側の較正結果情報は、例えば、第１出力バッファ制御部１０７内の図示しないレジスタにおいて、以後のインタフェース回路２３による各種信号の出力の際に適用可能に保持される。
【００４７】
第２出力バッファ制御部１０８は、第３レプリカバッファ回路１０４に対するＺＱ較正動作によって得られた第３レプリカバッファ回路１０４の出力インピーダンスを、インタフェース回路２３内の複数の出力バッファ回路２３ｂに設定する。具体的には、第２出力バッファ制御部１０８は、カウンタ１０１と同等のカウンタを内蔵し、第３レプリカバッファ回路１０４に対するＺＱ較正動作が実行されている間、第２コンパレータ１０６からの出力信号ＮＣＯＭＰＡに応じてカウント値を更新する。そして、第２出力バッファ制御部１０８は、当該出力信号ＮＣＯＭＰＡのレベルが反転すると、カウント値の更新を停止する。ここで、第２出力バッファ制御部１０８によるカウント値は、第３レプリカバッファ回路１０４によるＺＱ較正動作が実行されている間にカウンタ１０１で更新されたカウント値に一致する。第２出力バッファ制御部１０８は、当該更新が停止した際のカウント値を示すインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を、第３レプリカバッファ回路１０４によるＺＱ較正動作の終了後、出力バッファ回路２３ｂにも送出する。
【００４８】
また、第２出力バッファ制御部１０８は、インタフェース回路２３に対するチップ間較正動作によって得られた出力インピーダンスを、インタフェース回路２３内の複数の出力バッファ回路２３ｂにフィードバックして設定する。具体的には、第２出力バッファ制御部１０８は、インタフェース回路２３に対するチップ間較正動作が実行されている間、複数の入力受信回路２３ａ＜７：０＞のいずれか（例えば入力受信回路２３ａ＜ｋ＞）からの出力信号ＮＣＯＭＰＢに応じてカウント値を更新する。第２出力バッファ制御部１０８は、例えば、出力信号ＮＣＯＭＰＢとして“Ｈ”レベルを受け取ると、カウント値を増加させるように更新し、“Ｌ”レベルを受け取ると、カウント値を減少させるように更新する。第２出力バッファ制御部１０８は、出力信号ＮＣＯＭＰＢのレベルが“Ｈ”レベルから“Ｌ”レベルに、又は“Ｌ”レベルから“Ｈ”レベルに反転すると、カウント値の更新を停止する。そして、第２出力バッファ制御部１０８は、更新されたカウント値に対応するインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を出力バッファ回路２３ｂ＜ｋ＞にフィードバックする。最終的に、第２出力バッファ制御部１０８は、当該更新が停止した際のカウント値に対応するインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を出力バッファ回路２３ｂ＜ｋ＞に送出する。そして、第２出力バッファ制御部１０８は、当該更新が停止した際のカウント値に対応するインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を、その他の出力バッファ回路２３ｂにも送出する。
【００４９】
なお、第２出力バッファ制御部１０８は、ＺＱ較正動作又はチップ間較正動作によって更新が停止した際のカウント値に基づき、プルダウン側の較正結果情報を生成する。プルダウン側の較正結果情報は、例えば、較正前及び較正後におけるインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞の差分に対応する情報であり、例えば、ＤＡＣ値である。生成されたプルダウン側の較正結果情報は、例えば、第２出力バッファ制御部１０８内の図示しないレジスタにおいて、以後のインタフェース回路２３による各種信号の出力の際に適用可能に保持される。
【００５０】
１．１．４．２  レプリカバッファ回路の構成
次に、第１実施形態に係るＺＱ較正回路内のレプリカバッファ回路の構成について、図４〜図６を用いて説明する。
【００５１】
第１レプリカバッファ回路１０２の構成について、図４を用いて説明する。図４に示すように、第１レプリカバッファ回路１０２は、例えば、５個のトランジスタ１１１〜１１５と、抵抗１１６と、を含む。第１レプリカバッファ回路１０２内のトランジスタの個数は、カウンタ１０１から送出されるインピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞のビット数に対応しており、５個に限らず、インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞のビット数に応じて任意の個数が適用可能である。
【００５２】
トランジスタ１１１〜１１５は、ｐチャネルのＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、電圧ＶＤＤＱの電源及び抵抗１１６の一端との間に並列に接続される。すなわち、トランジスタ１１１〜１１５の各々は、一端に電圧ＶＤＤＱが供給され、他端が抵抗１１６の一端に接続される。また、トランジスタ１１１〜１１５はそれぞれ、ゲートにインピーダンス制御信号ＰＣＯＤＥＡ＜０＞〜ＰＣＯＤＥＡ＜４＞が入力される。抵抗１１６の他端は、ＺＱパッド２２に接続される。
【００５３】
また、トランジスタ１１１〜１１５は、インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞によって、いずれのトランジスタをオン状態にするか、が選択される。インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞の“Ｌ”レベルは、トランジスタ１１１〜１１５をオン状態にし、“Ｈ”レベルは、オフ状態にし得る。また、トランジスタ１１１〜１１５は、例えば、それぞれ異なるサイズ（オン抵抗）を有する。このため、トランジスタ１１１〜１１５は、カウンタ１０１のカウント値に応じて変化するインピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞によって、異なるオン抵抗のいずれかを選択されることができる。具体的には、トランジスタ１１１〜１１５は、例えば、カウンタ１０１のカウント値が増加するにしたがってオン抵抗の合成抵抗が小さくなり、カウンタ１０１のカウント値が減少するにしたがってオン抵抗の合成抵抗が大きくなる。
【００５４】
以上のように構成することで、第１レプリカバッファ回路１０２は、インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞によってオン抵抗となるように選択されたトランジスタ１１１〜１１５と、抵抗１１６との合成抵抗を、ＺＱパッド２２への出力インピーダンスとして設定することができる。また、第１レプリカバッファ回路１０２は、カウンタ１０１のカウント値が増加するにしたがって当該出力インピーダンスを減少させ、カウント値が減少するにしたがって当該出力インピーダンスを増加させることができる。
【００５５】
次に、第２レプリカバッファ回路１０３の構成について、図５を用いて説明する。図５に示すように、第２レプリカバッファ回路１０３は、例えば、５個のトランジスタ１２１〜１２５と、抵抗１２６と、を含む。
【００５６】
上述の通り、第２レプリカバッファ回路１０３は、第１レプリカバッファ回路１０２と実質的に同一の構成を有する。つまり、トランジスタ１２１〜１２５は、ｐチャネルのＭＯＳトランジスタであり、電圧ＶＤＤＱの電源及び抵抗１２６の一端との間に並列に接続される。また、トランジスタ１２１〜１２５は、例えば、それぞれ異なるサイズを有する。抵抗１２６の他端は、ノードＮ１に接続される。
【００５７】
また、トランジスタ１２１〜１２５はそれぞれ、ゲートにインピーダンス制御信号ＰＣＯＤＥＢ＜０＞〜ＰＣＯＤＥＢ＜４＞が入力される。インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞の“Ｌ”レベルは、トランジスタ１２１〜１２５をオン状態にし、“Ｈ”レベルは、オフ状態にし得る。このため、トランジスタ１２１〜１２５は、第１出力バッファ制御部１０７のカウント値に応じて変化するインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によって、異なるオン抵抗のいずれかを選択されることができる。具体的には、トランジスタ１２１〜１２５は、例えば、第１出力バッファ制御部１０７のカウント値が増加するにしたがってオン抵抗の合成抵抗が小さくなり、カウンタ１０１のカウント値が減少するにしたがってオン抵抗の合成抵抗が大きくなる。
【００５８】
以上のように構成することで、第２レプリカバッファ回路１０３は、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によってオン抵抗となるように選択されたトランジスタ１２１〜１２５と、抵抗１２６との合成抵抗を、ノードＮ１への出力インピーダンスとして設定することができる。また、第２レプリカバッファ回路１０３は、カウンタ１０１のカウント値が増加するにしたがって当該出力インピーダンスを減少させ、カウント値が減少するにしたがって当該出力インピーダンスを増加させることができる。
【００５９】
次に、第３レプリカバッファ回路１０４の構成について、図６を用いて説明する。図６に示すように、第３レプリカバッファ回路１０４は、例えば、５個のトランジスタ１３１〜１３５と、抵抗１３６と、を含む。第３レプリカバッファ回路１０４内のトランジスタの個数は、カウンタ１０１から送出されるインピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞のビット数に対応しており、５個に限らず、インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞のビット数に応じて任意の個数が適用可能である。
【００６０】
トランジスタ１３１〜１３５は、ｎチャネルのＭＯＳトランジスタであり、電圧ＶＳＳの接地電源及び抵抗１３６の一端との間に並列に接続される。すなわち、トランジスタ１３１〜１３５の各々は、一端に電圧ＶＳＳが供給され、他端が抵抗１３６の一端に接続される。また、トランジスタ１３１〜１３５はそれぞれ、ゲートにインピーダンス制御信号ＮＣＯＤＥＡ＜０＞〜ＮＣＯＤＥＡ＜４＞が入力される。抵抗１３６の他端は、ノードＮ１に接続される。
【００６１】
また、トランジスタ１３１〜１３５は、インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞によって、いずれのトランジスタをオン状態にするか、が選択される。インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞の“Ｈ”レベルは、トランジスタ１３１〜１３５をオン状態にし、“Ｌ”レベルは、オフ状態にし得る。また、トランジスタ１３１〜１３５は、例えば、それぞれ異なるサイズを有する。このため、トランジスタ１３１〜１３５は、カウンタ１０１のカウント値に応じて変化するインピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞によって、異なるオン抵抗のいずれかを選択されることができる。具体的には、トランジスタ１３１〜１３５は、例えば、カウンタ１０１のカウント値が増加するにしたがってオン抵抗の合成抵抗が大きくなり、カウンタ１０１のカウント値が減少するにしたがってオン抵抗の合成抵抗が小さくなる。
【００６２】
以上のように構成することで、第３レプリカバッファ回路１０４は、インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞によってオン抵抗となるように選択されたトランジスタ１３１〜１３５と、抵抗１３６との合成抵抗を、ノードＮ１への出力インピーダンスとして設定することができる。また、第３レプリカバッファ回路１０４は、カウンタ１０１のカウント値が増加するにしたがって当該出力インピーダンスを増加させ、カウント値が減少するにしたがって当該出力インピーダンスを減少させることができる。
【００６３】
１．１．５  インタフェース回路の構成
次に、第１実施形態に係る半導体装置のインタフェース回路の構成について説明する。
【００６４】
１．１．５．１  入出力パッドとの接続について
第１実施形態に係るインタフェース回路の入出力パッドとの接続について、図７を用いて説明する。図７に示すように、入出力パッド群２１は、複数の信号ＤＱ＜７：０＞をそれぞれ転送する複数のパッド２１＜７：０＞を含む。図７では、入出力パッド群２１内において信号ＤＱ＜７：０＞を転送する複数のパッド２１＜７：０＞と、インタフェース回路２３との接続が一例として示されている。
【００６５】
インタフェース回路２３は、上述の通り、入力受信回路２３ａ＜７：０＞及び出力バッファ回路２３ｂ＜７：０＞を含む。１つの入力受信回路２３ａ＜ｋ＞及び１つの出力バッファ回路２３ｂ＜ｋ＞の組は、例えば、１つのパッド２１＜ｋ＞に接続される。
【００６６】
パッド２１＜７：０＞の各々に接続された入力受信回路２３ａ＜ｋ＞及び出力バッファ回路２３ｂ＜ｋ＞の組は、実質的に同一の構成を有している。このため、以下の説明では、一例として、或るパッド２１＜ｋ＞に接続された１つの入力受信回路２３ａ＜ｋ＞及び出力バッファ回路２３ｂ＜ｋ＞の組の構成について説明する。
【００６７】
１．１．５．２  出力バッファ回路の構成
第１実施形態に係るインタフェース回路の出力バッファ回路の構成について図８を用いて説明する。図８に示すように、出力バッファ回路２３ｂ＜ｋ＞は、プルアップ回路２１０と、プルダウン回路２３０とを含む。
【００６８】
プルアップ回路２１０は、第１レプリカバッファ回路１０２及び第２レプリカバッファ回路１０３と同等の構成を有する。すなわち、プルアップ回路２１０は、５個のＯＲ回路２１１〜２１５と、５個のトランジスタ２１６〜２２０と、抵抗２２１と、を含む。
【００６９】
ＯＲ回路２１１〜２１５はそれぞれ、第１入力端にインピーダンス制御信号ＰＣＯＤＥＢ＜０＞〜ＰＣＯＤＥＢ＜４＞が入力される。また、ＯＲ回路２１１〜２１５は、第２入力端にプルアップ信号ＤＯＰが入力される。ＯＲ回路２１１〜２１５はそれぞれ、インピーダンス制御信号ＰＣＯＤＥＢ＜０＞〜ＰＣＯＤＥＢ＜４＞及びプルアップ信号ＤＯＰの論理和（ＯＲ演算）の結果を、それぞれ動作信号Ｐ＜０＞〜Ｐ＜４＞として出力する。出力された動作信号Ｐ＜０＞〜Ｐ＜４＞はそれぞれ、トランジスタ２１６〜２２０のゲートに入力される。
【００７０】
トランジスタ２１６〜２２０は、ｐチャネルのＭＯＳトランジスタであり、電圧ＶＤＤＱの電源及び抵抗２２１の間に並列に接続される。具体的には、トランジスタ２１６〜２２０は、一端に電圧ＶＤＤＱが供給され、他端が抵抗２２１の一端に接続される。抵抗２２１は、他端がパッド２１＜ｋ＞に接続される。
【００７１】
また、トランジスタ２１６〜２２０は、トランジスタ１１１〜１１５よりも大きいサイズを有する。このため、プルアップ回路２１０は、第１レプリカバッファ回路１０２よりも高いドライブ能力を有する。すなわち、プルアップ回路２１０が電圧ＶＯＵＴを早く変化させる能力は、第１レプリカバッファ回路１０２が電圧ＶＰを早く変化させる能力よりも高い。
【００７２】
以上のように構成することで、プルアップ回路２１０は、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によってオン抵抗となるように選択されたトランジスタ２１６〜２２０と、抵抗２２１との合成抵抗を、出力インピーダンスとして設定することができる。また、プルアップ回路２１０は、第１出力バッファ制御部１０７のカウント値が増加するにしたがって当該出力インピーダンスを減少させ、カウント値が減少するにしたがって当該出力インピーダンスを増加させることができる。
【００７３】
プルダウン回路２３０は、第３レプリカバッファ回路１０４と同等の構成を有する。すなわち、プルダウン回路２３０は、５個のＡＮＤ回路２３１〜２３５と、５個のトランジスタ２３６〜２４０と、抵抗２４１と、を含む。
【００７４】
ＡＮＤ回路２３１〜２３５はそれぞれ、第１入力端に第２出力バッファ制御部１０８から送出されたインピーダンス制御信号ＮＣＯＤＥＢ＜０＞〜ＮＣＯＤＥＢ＜４＞が入力される。またＡＮＤ回路２３１〜２３５は、第２入力端にプルダウン信号ＤＯＮが入力される。ＡＮＤ回路２３１〜２３５はそれぞれ、インピーダンス制御信号ＮＣＯＤＥＢ＜０＞〜ＮＣＯＤＥＢ＜４＞及びプルダウン信号ＤＯＮの論理積（ＡＮＤ演算）の結果を、それぞれ動作信号Ｎ＜０＞〜Ｎ＜４＞として出力する。出力された動作信号Ｎ＜０＞〜Ｎ＜４＞はそれぞれ、トランジスタ２３６〜２４０のゲートに入力される。
【００７５】
トランジスタ２３６〜２４０は、ｎチャネルのＭＯＳトランジスタであり、電圧ＶＳＳのグラウンド及び抵抗２４１の間に並列に接続される。具体的には、トランジスタ２３６〜２４０は、一端に電圧ＶＳＳが供給され、他端が抵抗２４１の一端に接続される。抵抗２４１は、他端がパッド２１＜ｋ＞に接続される。
【００７６】
また、トランジスタ２３６〜２４０は、トランジスタ１３１〜１３５よりも大きいサイズを有する。このため、プルダウン回路２３０は、第３レプリカバッファ回路１０４よりも高いドライブ能力を有する。すなわち、プルダウン回路２３０が電圧ＶＯＵＴを早く変化させる能力は、第３レプリカバッファ回路１０４が電圧ＶＮを早く変化させる能力よりも高い。
【００７７】
以上のように構成することで、プルダウン回路２３０は、インピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞によってオン抵抗となるように選択されたトランジスタ２３６〜２４０と、抵抗２４１との合成抵抗を、出力インピーダンスとして設定することができる。また、プルダウン回路２３０は、第２出力バッファ制御部１０８のカウント値が増加するにしたがって当該出力インピーダンスを増加させ、カウント値が減少するにしたがって当該出力インピーダンスを減少させることができる。
【００７８】
なお、プルアップ信号ＤＯＰ及びプルダウン信号ＤＯＮは、例えば、パルス信号であり、当該パルス信号のレベルがパッド２１＜ｋ＞から出力されるデータ信号のレベルに応じて制御される。具体的には、例えば、パッド２１＜ｋ＞から“Ｈ”レベルのデータ信号を出力する場合には、プルアップ信号ＤＯＰ及びプルダウン信号ＤＯＮは、インタフェース回路２３によっていずれも“Ｌ”レベルに制御される。また、例えば、パッド２１＜ｋ＞から“Ｌ”レベルのデータ信号を出力する場合には、プルアップ信号ＤＯＰ及びプルダウン信号ＤＯＮは、インタフェース回路２３によっていずれも“Ｈ”レベルに制御される。なお、パッド２１＜ｋ＞の内部と外部とを電気的に切り離す場合、例えば、プルアップ信号ＤＯＰは“Ｈ”レベルに制御され、プルダウン信号ＤＯＮは“Ｌ”レベルに制御される。
【００７９】
１．１．５．３  入力受信回路の構成
次に、第１実施形態に係るインタフェース回路の入力受信回路の構成について、引き続き図８を用いて説明する。
【００８０】
入力受信回路２３ａ＜ｋ＞は、例えば、パッド２１＜ｋ＞から入力されたデータ信号のレベルを判定し、当該判定結果をメモリコア２５又はＺＱ較正回路２４へ送信する機能を有する。入力受信回路２３ａ＜ｋ＞は、例えば、第３コンパレータ２５１、及びトランジスタ２５２〜２５５を含む。
【００８１】
第３コンパレータ２５１は、例えば、電源から電圧ＶＤＤを供給されて動作する比較器であり、電源入力端がトランジスタ２５２の一端に接続される。第３コンパレータ２５１は、第１入力端にパッド２１＜ｋ＞の電圧ＶＯＵＴが供給され、第２入力端に電圧ＶＲＥＦが供給される。第３コンパレータ２５１は、第１入力端及び第２入力端の電圧を比較し、当該比較結果に応じた出力信号をノードＮ２に送出する。第３コンパレータ２５１は、例えば、パッド２１＜ｋ＞の電圧ＶＯＵＴが電圧ＶＲＥＦよりも高い場合、“Ｈ”レベルの出力信号を送出し、電圧ＶＯＵＴが電圧ＶＲＥＦよりも低い場合、“Ｌ”レベルの出力信号を送出する。
【００８２】
トランジスタ２５２は、例えば、ｐチャネルのＭＯＳトランジスタである。トランジスタ２５２は、ゲートに信号／ＣＥ０が入力され、一端が第３コンパレータ２５１の電源入力端に接続され、他端に電圧ＶＤＤが供給される。すなわち、トランジスタ２５２は、信号／ＣＥ０が“Ｈ”レベルの場合オフ状態となり、“Ｌ”レベルの場合オン状態となる。
【００８３】
トランジスタ２５３〜２５５は、例えば、ｎチャネルのＭＯＳトランジスタである。トランジスタ２５３〜２５５はそれぞれ、ゲートに信号ＳＷａ、ＳＷｂ、及びＳＷｃが入力され、一端がノードＮ２に接続され、他端がそれぞれ第１出力バッファ制御部１０７、第２出力バッファ制御部１０８、及びメモリコア２５に接続される。
【００８４】
すなわち、トランジスタ２５３は、信号ＳＷａが“Ｈ”レベルの場合オン状態となり、第３コンパレータ２５１の出力する出力信号ＰＣＯＭＰＢを第１出力バッファ制御部１０７に転送する。トランジスタ２５３は、信号ＳＷａが“Ｌ”レベルの場合オフ状態となり、第３コンパレータ２５１及び第１出力バッファ制御部１０７の接続を切断する。
【００８５】
また、トランジスタ２５４は、信号ＳＷｂが“Ｈ”レベルの場合オン状態となり、第３コンパレータ２５１の出力する出力信号ＮＣＯＭＰＢを第２出力バッファ制御部１０８に転送する。トランジスタ２５４は、信号ＳＷｂが“Ｌ”レベルの場合オフ状態となり、第３コンパレータ２５１及び第２出力バッファ制御部１０８の接続を切断する。
【００８６】
また、トランジスタ２５５は、信号ＳＷｃが“Ｈ”レベルの場合オン状態となり、第３コンパレータ２５１の出力する信号をメモリコア２５に転送する。トランジスタ２５５は、信号ＳＷｃが“Ｌ”レベルの場合オフ状態となり、第３コンパレータ２５１及びメモリコア２５の接続を切断する。
【００８７】
１．２  動作
次に、第１実施形態に係る半導体装置の動作について説明する。
【００８８】
１．２．１  較正動作の概要について
第１実施形態に係る較正動作の概要について、図９に示すタイミングチャートを用いて説明する。図９に示すように、第１実施形態に係る較正動作は、ＺＱ較正動作、及びチップ間較正動作を含む。図９では、半導体記憶装置２０に対してＺＱ較正動作を実行させ、半導体記憶装置３０〜５０に対して、半導体記憶装置２０とのチップ間較正動作を実行させる場合の動作の一例が示される。
【００８９】
まず、コントローラ１０は、半導体記憶装置２０にＺＱ較正動作を実行させる。具体的には、時刻Ｔ０において、コントローラ１０は、信号／ＣＥ０を“Ｌ”レベルにして、半導体記憶装置２０をイネーブルにする。信号／ＣＥ１〜／ＣＥ３は、“Ｈ”レベルに維持される。続いて、コントローラ１０は、コマンド“ＺＱｈ”を発行し、半導体記憶装置２０に送信する。コマンド“ＺＱｈ”は、半導体記憶装置２０〜５０のいずれかへＺＱ較正動作の実行を命令するコマンドである。
【００９０】
コントローラ１０は、例えば１サイクルにわたってアドレスＡＤＤ１を発行し、半導体記憶装置２０〜５０に送信する。アドレスＡＤＤ１は、例えば、ＺＱ較正動作の実行対象である半導体記憶装置２０のチップアドレスを指定する。
【００９１】
コマンド“ＺＱｈ”及びアドレスＡＤＤ１の組（以下、「ＺＱ較正コマンド」とも言う。）が半導体記憶装置２０内のレジスタに格納されると、シーケンサ２６は、インタフェース回路２３、及びＺＱ較正回路２４等を制御して、ＺＱ較正動作を開始する。
【００９２】
時刻Ｔ１において、半導体記憶装置２０は、信号／ＲＢ０を“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせる。期間ｔＣＡＬ０は、半導体記憶装置２０においてＺＱ較正動作が実行される期間を示している。ＺＱ較正動作が終了した後、時刻Ｔ２において、半導体記憶装置２０は、信号／ＲＢ０を“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせる。
【００９３】
続いて、コントローラ１０は、半導体記憶装置３０〜５０の各々と半導体記憶装置２０との間でチップ間較正動作を実行させる。具体的には、時刻Ｔ３において、コントローラ１０は、信号／ＣＥ１〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置３０〜５０をイネーブルにする。信号／ＣＥ０は引き続き、“Ｌ”レベルに維持される。続いて、コントローラ１０は、コマンド“ＸＸｈ”を発行し、半導体記憶装置２０〜５０に送信する。コマンド“ＸＸｈ”は、半導体記憶装置２０〜５０のいずれか１つの出力インピーダンスを基準として、その他の半導体記憶装置の出力インピーダンスを較正するチップ間較正動作の実行を命令するコマンドである。
【００９４】
以下の説明では、チップ間較正動作において基準となる半導体記憶装置を「基準チップ」と言い、出力インピーダンスが較正される半導体記憶装置を「較正チップ」と言う。つまり、図９では、半導体記憶装置２０は基準チップであり、半導体記憶装置３０〜５０は較正チップであり、以下の説明においても、特に断らない限り同様とする。
【００９５】
コントローラ１０は、例えば１サイクルにわたってアドレスＡＤＤ２を発行し、半導体記憶装置２０〜５０に送信する。アドレスＡＤＤ２は、例えば、チップ間較正動作において基準チップのチップアドレスを指定する。半導体記憶装置２０〜５０は、例えば、アドレスＡＤＤ２に自らのチップアドレスが指定されていない場合、自らを較正チップとして認識する。
【００９６】
コマンド“ＸＸｈ”及びアドレスＡＤＤ２の組（以下、「チップ間較正コマンド」、又は単に「コマンド」とも言う。）が半導体記憶装置２０〜５０のレジスタに格納されると、半導体記憶装置２０〜５０の各々は、インタフェース回路２３、及びＺＱ較正回路２４等を制御して、チップ間較正動作を開始する。時刻Ｔ４において、半導体記憶装置３０〜５０はそれぞれ、信号／ＲＢ１〜／ＲＢ３を“Ｌ”レベルにして、半導体記憶装置３０〜５０がビジー状態であることをコントローラ１０に知らせる。期間ｔＣＡＬ１〜３はそれぞれ、半導体記憶装置３０〜５０と半導体記憶装置２０との間でチップ間較正動作が実行される期間を示している。図９の例では、期間ｔＣＡＬ１〜３は、いずれも時刻Ｔ４から時刻Ｔ５までの間に含まれる。チップ間較正動作が終了した後、時刻Ｔ５において、半導体記憶装置３０〜５０はそれぞれ、信号／ＲＢ１〜／ＲＢ３を“Ｈ”レベルにして、半導体記憶装置３０〜５０がレディ状態であることをコントローラ１０に知らせる。
【００９７】
時刻Ｔ１０において、コントローラ１０は、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置２０〜５０を全てディセーブルにする。
【００９８】
以上で、ＺＱ較正動作及びチップ間較正動作が終了する。
【００９９】
１．２．２  較正動作の詳細について
次に、第１実施形態に係る半導体装置の較正動作の詳細について、図１０に示すフローチャートを用いて説明する。図１０では、半導体記憶装置２０（基準チップ）によるＺＱ較正動作、及び基準チップ並びに半導体記憶装置３０〜５０（複数の較正チップ）によるチップ間較正動作が示される。
【０１００】
図１０に示すように、ステップＳＴ１０において、コントローラ１０は、ＺＱ較正コマンドとしてコマンド“ＺＱｈ”及びアドレスＡＤＤ１を発行する。
【０１０１】
ステップＳＴ１１〜ＳＴ１３において、基準チップは、ＺＱ較正動作を実行する。
【０１０２】
具体的には、ステップＳＴ１１において、基準チップのＺＱ較正回路２４は、第１レプリカバッファ回路１０２に対するＺＱ較正動作を実行する。すなわち、第１コンパレータ１０５は、ＺＱパッド２２の電圧ＶＰが電圧ＶＲＥＦと同程度になるまで、同じレベルの出力信号ＰＣＯＭＰＡをカウンタ１０１に出力する。カウンタ１０１は、出力信号ＰＣＯＭＰＡのレベルが反転するまでカウント値を増加または減少させると共に、当該カウント値に応じたインピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞を送出する。第１レプリカバッファ回路１０２は、トランジスタ１１１〜１１５のうち、インピーダンス制御信号ＰＣＯＤＥＡ＜４：０＞によって選択されたトランジスタをオン状態にする。これにより、電圧ＶＰは、電圧ＶＲＥＦと同程度になるまで調整される。電圧ＶＰが電圧ＶＲＥＦと同程度になった後、第１出力バッファ制御部１０７では、プルアップ側のＺＱ較正動作結果であるインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞が生成される。第１出力バッファ制御部１０７は、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を第２レプリカバッファ回路１０３に設定する。第２レプリカバッファ回路１０３は、トランジスタ１２１〜１２５のうち、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によって選択されたトランジスタをオン状態にする。
【０１０３】
ステップＳＴ１２において、基準チップのＺＱ較正回路２４は、第３レプリカバッファ回路１０４に対するＺＱ較正動作を実行する。すなわち、第２コンパレータ１０６は、ノードＮ１の電圧ＶＮが電圧ＶＲＥＦと同程度になるまで、同じレベルの出力信号ＮＣＯＭＰＡを出力する。カウンタ１０１は、出力信号ＮＣＯＭＰＡのレベルが反転するまでカウント値を増加または減少させると共に、当該カウント値に応じたインピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞を送出する。第３レプリカバッファ回路１０４は、トランジスタ１３１〜１３５のうち、インピーダンス制御信号ＮＣＯＤＥＡ＜４：０＞によって選択されたトランジスタをオン状態にする。これにより、電圧ＶＮは、電圧ＶＲＥＦと同程度になるまで調整される。電圧ＶＮが電圧ＶＲＥＦと同程度になった後、第２出力バッファ制御部１０８では、プルダウン側のＺＱ較正動作結果であるインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞が生成される。
【０１０４】
ステップＳＴ１３において、基準チップの第１出力バッファ制御部１０７及び第２出力バッファ制御部１０８はそれぞれ、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞及びＮＣＯＤＥＢ＜４：０＞を出力バッファ回路２３ｂに送出する。そして、出力バッファ回路２３ｂのプルアップ回路２１０側及びプルダウン回路２３０側の出力インピーダンスはそれぞれ、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞及びＮＣＯＤＥＢ＜４：０＞に基づいて設定される。
【０１０５】
以上の動作により、基準チップの出力インピーダンスは較正される。
【０１０６】
続いて、ステップＳＴ１４において、コントローラ１０は、チップ間較正コマンドとしてコマンド“ＸＸｈ”及びアドレスＡＤＤ２を発行する。
【０１０７】
ステップＳＴ１５〜ＳＴ１８において、各較正チップは、基準チップとの間でチップ間較正動作を実行する。具体的には、各較正チップは基準チップとの間で、ステップＳＴ１５及びＳＴ１６においてプルダウン回路２３０に対するチップ間較正動作を実行し、ステップＳＴ１７及びＳＴ１８においてプルアップ回路２１０に対するチップ間較正動作を実行する。なお、ステップＳＴ１５〜ＳＴ１８では、各較正チップは、互いに異なるパッド２１＜ｋ＞に接続された信号線を介して基準チップと電気的に接続される。ステップＳＴ１５〜ＳＴ１８に関する以下の説明は、或る１つの較正チップと、基準チップとの間で電気的に接続された部分に限定して説明する。
【０１０８】
ステップＳＴ１５において、基準チップ内のプルアップ回路２１０はオン状態となり、プルダウン回路２３０はオフ状態となる。一方、ステップＳＴ１６において、各較正チップ内のプルアップ回路２１０はオフ状態となり、プルダウン回路２３０はオン状態となる。また、各較正チップ内のトランジスタ２５４はオン状態となり、トランジスタ２５３及び２５５はオフ状態となる。
【０１０９】
各較正チップ内において、第３コンパレータ２５１は、電圧ＶＯＵＴが電圧ＶＲＥＦと同程度になるまで、トランジスタ２５４を介して出力信号ＮＣＯＭＰＢを出力する。第２出力バッファ制御部１０８は、出力信号ＮＣＯＭＰＢのレベルが反転するまでカウント値を増加または減少させると共に、当該カウント値に応じたインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を送出する。プルダウン回路２３０は、トランジスタ２３６〜２４０のうち、インピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞によって選択されたトランジスタをオン状態にする。これにより、電圧ＶＯＵＴは、電圧ＶＲＥＦと同程度になるまで調整される。電圧ＶＯＵＴが電圧ＶＲＥＦと同程度になった後、第２出力バッファ制御部１０８では、プルダウン回路２３０側のチップ間較正動作結果であるインピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞が生成される。
【０１１０】
以上の動作により、各較正チップのプルダウン回路２３０の出力インピーダンスは較正される。
【０１１１】
続いて、ステップＳＴ１７及びＳＴ１８において、各較正チップは、基準チップとの間で、プルアップ回路２１０に対するチップ間較正動作を実行する。
【０１１２】
ステップＳＴ１７において、基準チップ内のプルアップ回路２１０はオフ状態となり、プルダウン回路２３０はオン状態となる。一方、ステップＳＴ１８において、各較正チップ内のプルアップ回路２１０はオン状態となり、プルダウン回路２３０はオフ状態となる。また、各較正チップ内のトランジスタ２５３はオン状態となり、トランジスタ２５４及び２５５はオフ状態となる。
【０１１３】
各較正チップ内において、第３コンパレータ２５１は、電圧ＶＯＵＴが電圧ＶＲＥＦと同程度になるまで、トランジスタ２５３を介して出力信号ＰＣＯＭＰＢを出力する。第１出力バッファ制御部１０７は、出力信号ＰＣＯＭＰＢのレベルが反転するまでカウント値を増加または減少させると共に、当該カウント値に応じたインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を送出する。プルアップ回路２１０は、トランジスタ２１６〜２２０のうち、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞によって選択されたトランジスタをオン状態にする。これにより、電圧ＶＯＵＴは、電圧ＶＲＥＦと同程度になるまで調整される。電圧ＶＯＵＴが電圧ＶＲＥＦと同程度になった後、第１出力バッファ制御部１０７では、プルアップ回路２１０側のチップ間較正動作結果であるインピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞が生成される。
【０１１４】
以上の動作により、各較正チップのプルアップ回路２１０の出力インピーダンスは較正される。なお、図１０の例ではプルダウン回路２３０側のチップ間較正動作がプルアップ回路２１０側のチップ間較正動作よりも先に実行される例について説明したが、これに限られない。例えば、図１０に示されたステップＳＴ１５及びＳＴ１６は、ステップＳＴ１７及びＳＴ１８よりも後に実行されてもよい。
【０１１５】
なお、チップ間較正動作において基準チップ及び較正チップ間を電気的に接続する信号線は、チップ毎に予め定められていてもよい。図１１では、メモリシステム１内に設けられたチップ毎に、チップ間較正動作の際に割当てられる信号線の一例が示される。
【０１１６】
図１１に示すように、チップ間較正動作において半導体記憶装置２０が較正チップとなる場合、半導体記憶装置２０は、基準チップとの間を、信号ＤＱ＜０＞を通信する信号線を用いて電気的に接続される。この場合、半導体記憶装置３０〜５０のうち基準チップを除くチップは、信号ＤＱ＜０＞を通信する信号線から電気的に切断される。
【０１１７】
同様に、チップ間較正動作において半導体記憶装置３０〜５０が較正チップとなる場合、半導体記憶装置３０〜５０はそれぞれ、基準チップとの間を、信号ＤＱ＜１＞〜ＤＱ＜３＞を通信する信号線を用いて電気的に接続される。なお、半導体記憶装置３０が較正チップとなる場合、半導体記憶装置２０、４０、及び５０のうち基準チップを除くチップは、信号ＤＱ＜１＞を通信する信号線から電気的に切断される。半導体記憶装置４０が較正チップとなる場合、半導体記憶装置２０、３０、及び５０のうち基準チップを除くチップは、信号ＤＱ＜２＞を通信する信号線から電気的に切断される。半導体記憶装置５０が較正チップとなる場合、半導体記憶装置２０〜４０のうち基準チップを除くチップは、信号ＤＱ＜３＞を通信する信号線から電気的に切断される。
【０１１８】
また、図１１の例では、信号ＤＱ＜４＞〜ＤＱ＜７＞を通信する信号線は、チップ間較正動作の際には使用されない。しかしながら、図１１の例に限らず、信号線は、較正チップ毎に割当てられていればよく、信号ＤＱ＜７：０＞を通信する信号線のうち、任意の信号線の組み合わせがチップ間較正動作に使用可能である。
【０１１９】
図１１の設定例を適用すると、半導体記憶装置２０〜５０は、図１０のステップＳＴ１５及びＳＴ１６に際して図１２に示す如き接続関係となる。
【０１２０】
すなわち、図１２に示すように、ステップＳＴ１５において、基準チップである半導体記憶装置２０では、パッド２１＜１＞〜２１＜３＞の各々に接続された３つのプルアップ回路２１０がオン状態となり、３つのプルダウン回路２３０がオフ状態となる。
【０１２１】
ステップＳＴ１６において、較正チップである半導体記憶装置３０〜５０ではそれぞれ、パッド２１＜１＞〜２１＜３＞に接続されたプルアップ回路２１０がオフ状態となり、プルダウン回路２３０がオン状態となる。
【０１２２】
また、図１１の設定例を適用すると、半導体記憶装置２０〜５０は、図１０のステップＳＴ１７及びＳＴ１８に際して図１３に示す如き接続関係となる。
【０１２３】
すなわち、図１３に示すように、ステップＳＴ１７において、基準チップである半導体記憶装置２０では、パッド２１＜１＞〜２１＜３＞の各々に接続された３つのプルアップ回路２１０がオフ状態となり、３つのプルダウン回路２３０がオン状態となる。
【０１２４】
ステップＳＴ１８において、較正チップである半導体記憶装置３０〜５０ではそれぞれ、パッド２１＜１＞〜２１＜３＞に接続されたプルアップ回路２１０がオン状態となり、プルダウン回路２３０がオフ状態となる。
【０１２５】
ステップＳＴ１６及びＳＴ１８のいずれにおいても、半導体記憶装置３０では、パッド２１＜２＞及び２１＜３＞に接続されたプルアップ回路２１０及びプルダウン回路２３０は、いずれもオフ状態となる。半導体記憶装置４０では、パッド２１＜１＞及び２１＜３＞に接続されたプルアップ回路２１０及びプルダウン回路２３０は、いずれもオフ状態となる。半導体記憶装置５０では、パッド２１＜１＞及び２１＜２＞に接続されたプルアップ回路２１０及びプルダウン回路２３０は、いずれもオフ状態となる。
【０１２６】
以上のように動作することにより、チップ間較正動作では、半導体記憶装置３０は、信号ＤＱ＜１＞を通信する信号線を介して半導体記憶装置２０のみと電気的に接続される。半導体記憶装置４０は、信号ＤＱ＜２＞を通信する信号線を介して半導体記憶装置２０のみと電気的に接続される。半導体記憶装置５０は、信号ＤＱ＜３＞を通信する信号線を介して半導体記憶装置２０のみと電気的に接続される。
【０１２７】
１．３  本実施形態に係る効果
例えば半導体記憶装置とメモリコントローラとの間で通信を行う場合に、通信に用いる信号を適正にすべく、ＺＱ較正動作を行う必要がある。ＺＱ較正動作は、出力バッファ回路と同等の構成を有するレプリカバッファ回路と、高精度な基準抵抗とを用いることにより、半導体記憶装置の出力インピーダンスを較正する。しかしながら、一般に、レプリカバッファ回路は、出力バッファ回路よりもドライブ能力が小さい。加えて、一般に、基準抵抗は、１つのメモリコントローラに接続された複数のチップに対して１つだけ設けられる。この場合、ＺＱ較正動作は、チップ毎に実行する必要がある。
【０１２８】
第１実施形態に係る半導体装置によれば、半導体記憶装置３０〜５０の出力インピーダンスは、半導体記憶装置２０の出力インピーダンスに基づいて較正されるようにしている。具体的には、チップ間較正動作では、各較正チップ内の第１レプリカバッファ回路１０２及び第３レプリカバッファ回路１０４よりもドライブ能力の高い、プルアップ回路２１０及びプルダウン回路２３０に対して較正動作を実行するようにしている。このため、或る１つのチップの較正動作に要する時間は、チップ間較正動作の方が、ＺＱ較正動作よりも短くすることができる。
【０１２９】
また、第１実施形態の第１の態様によれば、複数の較正チップには、チップ間較正動作の際に基準チップと電気的に接続される信号線として、異なる信号線が割当てられるようにしている。このため、複数のチップ間較正動作は、並列して実行することができる。したがって、較正動作をチップ毎に実行する場合よりも較正動作に要する時間を短縮することができる。
【０１３０】
また、第１実施形態の第２の態様によれば、チップ間較正動作は、プルアップ回路２１０に対するチップ間較正動作と、プルダウン回路２３０に対するチップ間較正動作とを含む。プルアップ回路２１０に対するチップ間較正動作では、基準チップのプルダウン回路２３０及び較正チップのプルアップ回路２１０が電気的に接続される。また、プルダウン回路２３０に対するチップ間較正動作では、基準チップのプルアップ回路２１０及び較正チップのプルダウン回路２３０が電気的に接続される。このため、基準チップのプルダウン回路２３０及びプルアップ回路２１０による出力インピーダンスに基づき、それぞれ較正チップのプルアップ回路２１０及びプルダウン回路２３０による出力インピーダンスを較正することができる。
【０１３１】
また、第１実施形態の第３の態様によれば、チップ間較正動作は、第３コンパレータ２５１、第１出力バッファ制御部１０７及び第２出力バッファ制御部１０８、並びにプルアップ回路２１０及びプルダウン回路２３０を用いて実行されるようにしている。これにより、新たな回路を追加することなくチップ間較正動作を実行することができる。
【０１３２】
また、第１実施形態の第４の態様によれば、半導体記憶装置２０〜５０の各々は、コマンド“ＸＸｈ”及び後続するアドレスＡＤＤ２に基づき、チップ間較正動作における基準チップを指定するようにしている。これにより、半導体記憶装置２０〜５０は、自らが基準チップであるか、較正チップであるかを判定できる。したがって、複数の較正チップによるチップ間較正動作は、互いに干渉することなく実行されることができる。
【０１３３】
また、第１実施形態の第５の態様によれば、チップ間較正動作は、基準チップに対するＺＱ較正動作が実行された後に実行されるようにしている。これにより、較正チップは、基準抵抗によって較正された基準チップの出力インピーダンスに基づいて較正されることができる。このため、チップ間較正動作は、ＺＱ較正動作による較正結果と同等の精度を得ることができる。
【０１３４】
２．  第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第２実施形態に係る半導体装置の較正チップは、自らの出力バッファ回路又はレプリカバッファ回路に対して較正動作を実行しない点において第１実施形態に係る半導体装置と相違する。すなわち、第２実施形態に係る半導体装置の較正チップは、基準チップのＺＱ較正動作によって得られた較正結果情報を受取り、自らのチップにおける較正結果情報として設定する。
【０１３５】
なお、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と同様の構成を備える。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【０１３６】
２．１  較正動作の概要について
第２実施形態に係る較正動作の概要について、図１４に示すタイミングチャートを用いて説明する。図１４に示すように、第２実施形態に係る較正動作は、第１実施形態と同様のＺＱ較正動作、及び第１実施形態と異なるチップ間較正動作を含む。
【０１３７】
まず、コントローラ１０は、時刻Ｔ２０〜Ｔ２２において、半導体記憶装置２０にＺＱ較正動作を実行させる。なお、上述の通り、時刻Ｔ２０〜Ｔ２２におけるＺＱ較正動作は、第１実施形態の図９において示された時刻Ｔ０〜Ｔ２におけるＺＱ較正動作と同様であるため、説明を省略する。
【０１３８】
続いて、時刻Ｔ２３において、コントローラ１０は、信号／ＲＥを“Ｌ”レベルにして、半導体記憶装置２０にデータＤＡＴの出力の開始を指示する。これに伴い、半導体記憶装置２０は、データＤＡＴをコントローラ１０に送出する。データＤＡＴは、ＺＱ較正動作によって得られた較正結果情報を含む。
【０１３９】
時刻Ｔ２４において、コントローラ１０は、信号／ＲＥを“Ｈ”レベルにして、データＤＡＴの出力の終了を指示する。
【０１４０】
時刻Ｔ２５において、コントローラ１０は、信号／ＣＥ０を“Ｈ”レベルにして、半導体記憶装置２０をディセーブルにする。
【０１４１】
続いて、コントローラ１０は、半導体記憶装置３０〜５０の各々と半導体記憶装置２０との間でチップ間較正動作を実行させる。具体的には、時刻Ｔ２５において、コントローラ１０はそれぞれ、信号／ＣＥ１〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置３０〜５０をイネーブルにする。続いて、コントローラ１０は、コマンド“ＹＹｈ”を発行し、半導体記憶装置２０〜５０に送信する。コマンド“ＹＹｈ”は、基準チップの較正結果情報を較正チップに設定させるチップ間較正動作の実行を命令するコマンドである。
【０１４２】
コントローラ１０は、例えば１サイクルにわたってアドレスＡＤＤ２を発行し、半導体記憶装置３０〜５０に送信する。これにより、半導体記憶装置３０〜５０は、自らを較正チップとして認識する。続いて、コントローラ１０は、較正結果情報を含むデータＤＡＴを半導体記憶装置３０〜５０に送出する。
【０１４３】
コマンド“ＹＹｈ”、アドレスＡＤＤ２、及びデータＤＡＴの組（以下、「チップ間較正コマンド」、又は単に「コマンド」とも言う。）が半導体記憶装置３０〜５０のレジスタに格納されると、半導体記憶装置３０〜５０は、インタフェース回路２３、及びＺＱ較正回路２４等を制御して、チップ間較正動作を開始する。
【０１４４】
時刻Ｔ２７において、半導体記憶装置３０〜５０はそれぞれ、信号／ＲＢ１〜／ＲＢ３を“Ｌ”レベルにして、半導体記憶装置３０〜５０がビジー状態であることをコントローラ１０に知らせる。図１４の例では、期間ｔＣＡＬ１〜３は、いずれも時刻Ｔ２７から時刻Ｔ２８までの間に含まれる。チップ間較正動作が終了した後、時刻Ｔ２８において、半導体記憶装置３０〜５０はそれぞれ、信号／ＲＢ１〜／ＲＢ３を“Ｈ”レベルにして、半導体記憶装置３０〜５０がレディ状態であることをコントローラ１０に知らせる。
【０１４５】
時刻Ｔ２９において、コントローラ１０はそれぞれ、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置３０〜５０をディセーブルにする。
【０１４６】
以上で、ＺＱ較正動作及びチップ間較正動作が終了する。
【０１４７】
２．２  較正動作の詳細について
次に、第２実施形態に係る半導体装置の較正動作の詳細について、図１５に示すフローチャートを用いて説明する。なお、図１５では、半導体記憶装置２０（基準チップ）によるＺＱ較正動作、及び基準チップ並びに半導体記憶装置３０〜５０（複数の較正チップ）によるチップ間較正動作が示される。
【０１４８】
図１５に示すように、ステップＳＴ２０において、コントローラ１０は、基準チップにＺＱ較正コマンドを発行する。
【０１４９】
ステップＳＴ２１において、基準チップは、ＺＱ較正動作を実行する。なお、ステップＳＴ２１は、第１実施形態の図１０において示したステップＳＴ１１〜ＳＴ１３と同等の動作が実行される。基準チップは、プルアップ側及びプルダウン側に対するＺＱ較正動作によって得られた較正結果に基づき、較正結果情報を生成する。較正結果情報は、例えば、較正前及び較正後におけるＤＡＣ値のずれ量（例えば＋２）として第１出力バッファ制御部１０７及び第２出力バッファ制御部１０８内に保持される。
【０１５０】
ステップＳＴ２２において、基準チップは、ＺＱ較正動作によって生成された較正結果情報をコントローラ１０に送出する。
【０１５１】
ステップＳＴ２３において、コントローラ１０は、受け取った較正結果情報をバッファメモリ１４に保持する。
【０１５２】
ステップＳＴ２４において、コントローラ１０は、各較正チップにチップ間較正コマンドを発行する。なお、上述の通り、チップ間較正コマンドの発行は、基準チップの較正結果情報の送出を含む。
【０１５３】
ステップＳＴ２５において、各較正チップは、自らの第１出力バッファ制御部１０７及び第２出力バッファ制御部１０８に対して、受け取った較正結果情報を設定する。これにより、各較正チップの第１出力バッファ制御部１０７は、較正結果情報に含まれるプルアップ側のＤＡＣ値のずれ量だけ、インピーダンス制御信号ＰＣＯＤＥＢ＜４：０＞を変化させる。また、各較正チップの第２出力バッファ制御部１０８は、較正結果情報に含まれるプルダウン側のＤＡＣ値のずれ量だけ、インピーダンス制御信号ＮＣＯＤＥＢ＜４：０＞を変化させる。
【０１５４】
２．３  本実施形態に係る効果
第２実施形態に係る半導体装置によれば、較正チップは、基準チップにおける較正結果情報をコントローラ１０から受け取り、当該較正結果情報を自らのチップに設定するようにしている。これにより、較正チップは、自らのチップ内の回路を用いた較正動作を実行することなく、較正結果情報を得ることができる。このため、第１実施形態のチップ間較正動作よりも更に短い時間で較正を完了させることができる。したがって、較正動作に要する時間を更に短縮させることができる。
【０１５５】
なお、第２実施形態に係るチップ間較正動作は、基準チップの較正結果情報をコントローラ１０へ送出する動作を新たに要する。しかしながら、当該動作に要する時間（図１４に示された時刻Ｔ２３から時刻Ｔ２４までの期間）は、較正動作に伴う電圧の静定に要する時間と比較して短い。このため、第２実施形態は、第１実施形態よりも短い時間で較正を完了させることができる。
【０１５６】
また、第２実施形態の第１の態様によれば、較正結果情報は、基準チップの較正前及び較正後のＤＡＣ値のずれ量を含むようにしている。これにより、較正チップは、基準チップがＺＱ較正動作によって得た設定値の変化をそのまま自らのチップに適用することができる。このため、基準チップ及び較正チップの初期設定が同じ場合、較正後の各チップの設定値を一致させることができる。このような較正動作は、例えば、基準チップ及び較正チップが同程度の環境の変化（例えば、温度変動等）に曝されることによって、基準チップ及び較正チップの出力インピーダンスに同等の変化が生じた場合に特に有効である。
【０１５７】
３．  変形例等
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。
【０１５８】
例えば、上述の第１実施形態では、複数の較正チップについて、基準チップとのチップ間較正動作を互いに並列に実行させた場合について説明したが、これに限られない。複数の較正チップは、例えば、基準チップは、複数の較正チップとのチップ間較正動作の期間を互いに干渉させないように実行させてもよい。上述のような変形例について、図１６を用いて説明する。
【０１５９】
図１６に示すように、時刻Ｔ０から時刻Ｔ３までの動作は、第１実施形態の図９において示された時刻Ｔ０から時刻Ｔ３までと同等であるため、説明を省略する。
【０１６０】
時刻Ｔ４において、半導体記憶装置３０は、信号／ＲＢ１を“Ｌ”レベルにして、半導体記憶装置３０がビジー状態であることをコントローラ１０に知らせる。期間ｔＣＡＬ１は時刻Ｔ４から時刻Ｔ５までの間に含まれる。半導体記憶装置３０と半導体記憶装置２０との間のチップ間較正動作が終了した後、時刻Ｔ５において、半導体記憶装置３０は、信号／ＲＢ１を“Ｈ”レベルにして、半導体記憶装置３０がレディ状態であることをコントローラ１０に知らせる。
【０１６１】
時刻Ｔ６において、半導体記憶装置４０は、信号／ＲＢ２を“Ｌ”レベルにして、半導体記憶装置４０がビジー状態であることをコントローラ１０に知らせる。期間ｔＣＡＬ２は時刻Ｔ６から時刻Ｔ７までの間に含まれる。半導体記憶装置４０と半導体記憶装置２０との間のチップ間較正動作が終了した後、時刻Ｔ７において、半導体記憶装置４０は、信号／ＲＢ２を“Ｈ”レベルにして、半導体記憶装置４０がレディ状態であることをコントローラ１０に知らせる。
【０１６２】
時刻Ｔ８において、半導体記憶装置５０は、信号／ＲＢ３を“Ｌ”レベルにして、半導体記憶装置５０がビジー状態であることをコントローラ１０に知らせる。期間ｔＣＡＬ３は時刻Ｔ８から時刻Ｔ９までの間に含まれる。半導体記憶装置５０と半導体記憶装置２０との間のチップ間較正動作が終了した後、時刻Ｔ９において、半導体記憶装置５０は、信号／ＲＢ３を“Ｈ”レベルにして、半導体記憶装置５０がレディ状態であることをコントローラ１０に知らせる。
【０１６３】
時刻Ｔ１０において、コントローラ１０はそれぞれ、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置２０〜５０をディセーブルにする。
【０１６４】
以上のように動作させることにより、基準チップは、各較正チップとのチップ間較正動作を互いに時間的に干渉させずに実行することができる。これにより、各較正チップとのチップ間較正動作において基準チップに同時にかかる負荷を分散させることができる。このため、基準チップを第１実施形態より低い電圧電源で動作させる場合においても、チップ間較正動作を実行することができる。なお、上述の通り、チップ間較正動作は、ＺＱ較正動作よりも短い時間で実行可能である。このため、変形例は、全てのチップにＺＱ較正動作が適用される従来技術と比較すると、依然として較正動作に要する時間を短縮できる効果を有する。
【０１６５】
また、上述の第１実施形態及び第２実施形態に係るメモリシステム１は、１つのパッケージ内に設けられる場合について説明したが、これに限られない。例えば、メモリシステム１は、コントローラ１０と、複数の半導体記憶装置２０〜５０とが別々のパッケージ内に設けられていてもよい。また、基準抵抗２は、パッケージの外部から外付け可能に構成されていてもよい。
【０１６６】
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【０１６７】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【０１６８】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【０１６９】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【０１７０】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１７１】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１７２】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１７３】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１７４】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１７５】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１７６】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１７７】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１７８】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１７９】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１８０】
また、メモリセル間にはエアギャップを形成することができる。
【０１８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１８２】
１…メモリシステム、２…基準抵抗、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２０、３０、４０、５０…半導体記憶装置、２１…入出力パッド群、２２…ＺＱパッド、２３…インタフェース回路、２３ａ…入力受信回路、２３ｂ…出力バッファ回路、２４…ＺＱ較正回路、２５…メモリコア、２６…シーケンサ、１０１…カウンタ、１０２…第１レプリカバッファ回路、１０３…第２レプリカバッファ回路、１０４…第３レプリカバッファ回路、１０５…第１コンパレータ、１０６…第２コンパレータ、１０７…第１出力バッファ制御部、１０８…第２出力バッファ制御部、１１１〜１１５、１２１〜１２５、１３１〜１３５、２１６〜２２０、２３６〜２４０、２５２〜２５５…トランジスタ、１１６、１２６、１３６、２２１、２４１…抵抗、２１１〜２１５…ＯＲ回路、２３１〜２３５…ＡＮＤ回路、２５１…第３コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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