(57)【要約】【課題】帰還経路の遅延時間を短縮可能な判定帰還型等化器及びインターコネクト回路を提供すること。【解決手段】２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、前記比較回路の比較結果をラッチするラッチ回路と、前記ラッチ回路の出力信号をデコードするデコーダと、前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、判定帰還型等化器。当該判定帰還型等化器を備えたインターコネクト回路。【選択図】図２
2018133760.tif 000002
【特許請求の範囲】
【請求項１】
２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
前記ラッチ回路の出力信号をデコードするデコーダと、
前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、判定帰還型等化器。
【請求項２】
前記比較回路は、前記２ｎ値のパルス振幅変調信号を比較する比較器を（２ｎ−１）個又は２×（２ｎ−１）個有し、
前記ラッチ回路は、前記比較器の比較結果をラッチするラッチ部を（２ｎ−１）個又は２×（２ｎ−１）個有し、
前記設定部は、前記比較器の判定閾値を設定する閾値設定回路を（２ｎ−１）個又は２×（２ｎ−１）個有するとともに、前記ラッチ部から帰還した前記出力信号によりオンオフ制御されるスイッチ部を（２ｎ−１）個又は２×（２ｎ−１）個有する、請求項１に記載の判定帰還型等化器。
【請求項３】
前記スイッチ部のサイズは全て同じである、請求項２に記載の判定帰還型等化器。
【請求項４】
前記閾値設定回路は、前記比較器に前記スイッチ部を介して並列に接続されており、前記比較器を駆動するクロック信号に同期して動作する、請求項２又は３に記載の判定帰還型等化器。
【請求項５】
送信装置と受信装置とを備えたインターコネクト回路であって、
前記受信装置は、前記送信装置から送信される信号を整形する判定帰還型等化器を有し、
前記判定帰還型等化器は、
２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
前記ラッチ回路の出力信号をデコードするデコーダと、
前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、インターコネクト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還型等化器及びインターコネクト回路に関する。
【背景技術】
【０００２】
近年、サーバーやコンピュータなどの情報処理装置において、ＣＰＵ（Central  Processing  Unit）などの部品の性能（特に、バンド幅）は、大きく向上している。情報処理装置全体の総バンド幅の向上のため、ＣＰＵなどのチップ間、チップ内の複数の素子間、又は複数の回路ブロック間で、データを送受信する送受信回路の高速化が要求されることがある。また、ボード間や筐体間でデータを送受信する送受信回路の高速化が要求されることもある。このように、電気通信又は光通信で高速なデータ通信が要求される送受信回路では、通信路において発生するデータ信号の劣化を補償するため、例えば、信号等化器（イコライザ）が用いられる。
【０００３】
イコライザの一つに、判定帰還型等化器（Decision  Feedback  Equalizer，  DFE）がある（例えば、非特許文献１を参照）。DFEは、符号間干渉（Inter  Symbol  Interference，  ISI）が重畳されて比較器に入力される入力信号から、その比較器の判定閾値を変化させることによりISIを差し引くことで、ISIによる信号の劣化を補償する回路である。DFEは、入力されるデータ信号を毎ビット補償するため、比較器の判定閾値をデータの１ビット幅の時間（１UI（unit-interval））毎に変化させる。
【０００４】
一方、近年、NRZ（Non  Return  to  Zero）等の２値変調による伝送方式に代えて、４値のパルス振幅変調（Pulse  Amplitude  Modulation，ＰＡＭ）によるデータ通信の標準規格が策定されつつある。以下、４値のパルス振幅変調を「ＰＡＭ４」、４値のパルス振幅変調信号を「ＰＡＭ４信号」と称することがある。ＰＡＭ４用DFEとして、ＰＡＭ４デコーダから出力される２ビットの出力結果を帰還するspeculative型DFEが提案されている（例えば、非特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３１９５４号公報
【非特許文献】
【０００６】
【非特許文献１】Sam  Palermo，ECEN689： Special  Topics  in  High-Speed  Links  Circuits  and  Systems，Spring  2010，Class  Notes  Lecture  19，Texas  A&M  University
【非特許文献２】Peter  Park，“A  4PAM/2PAM  coaxial  cable  receiver  analog  front-end  targeting  40Gb/s  in  90-nm  CMOS”
【非特許文献３】T．Shibasaki，et  al．，“A  56-Gb/s  Receiver  Front-End  with  a  CTLE  and  1-Tap  DFE  in  20-nm  CMOS”，IEEE  Symp．VLSI  Circuits，pp．112-113，Jun．2014．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献２の技術では、ＰＡＭ４デコーダが帰還経路に含まれているため（すなわち、ＰＡＭ４デコーダの出力信号を帰還するため）、信号が帰還経路を通る際の遅延時間（帰還経路の遅延時間）が長くなる。その結果、例えば、判定帰還型等化器を使用する受信装置がより高いデータレートに対応することが難しくなる。
【０００８】
そこで、本開示は、帰還経路の遅延時間を短縮可能な判定帰還型等化器及びインターコネクト回路を提供する。
【課題を解決するための手段】
【０００９】
本開示の一態様では、
２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
前記ラッチ回路の出力信号をデコードするデコーダと、
前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、判定帰還型等化器が提供される。
【発明の効果】
【００１０】
本開示の一態様によれば、帰還経路の遅延時間を短縮することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係るインターコネクト回路の構成の一例を示す図である。
【図２】本実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図３】本実施形態に係る比較器、スイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図４】比較例と本実施形態との違いを説明するための図である。
【図５】第１の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図６】第１の実施形態に係る各判定閾値の一例を示す図である。
【図７】第１の実施形態に係る比較器の構成の一例を示す図である。
【図８】第１の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図９】ＤＡＣの構成の一例を示す図である。
【図１０】第１の実施形態に係る各判定閾値の設定方法を説明するための図である。
【図１１】入力されるデータ信号とラッチ部とスイッチ部との関係の一例を示す図である。
【図１２】比較器の入力段にトランジスタを並列接続した構成の一例を示す図である。
【図１３】並列接続したトランジスタのゲートに印加する電圧値と比較器の判定閾値電圧のオフセットとの関係の一例を示す図である。
【図１４】外部からの制御信号とDFE係数との変化の一例を示す図である。
【図１５】第２の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図１６】第２の実施形態に係る比較器の構成の一例を示す図である。
【図１７】第３の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図１８】第３の実施形態に係る各判定閾値の一例を示す図である。
【図１９】第３の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図２０】第４の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図２１】第４の実施形態に係る各判定閾値の一例を示す図である。
【図２２】第４の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図２３】第５の実施形態に係る比較器の構成の一例を示す図である。
【図２４】第５の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図２５】第６の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。
【図２６】第７の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図２７】第８の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【図２８】第９の実施形態に係る判定帰還型等化器の構成の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態を図面に従って説明する。
【００１３】
＜インターコネクト回路＞
図１は、インターコネクト回路１０００の構成の一例を示す図である。インターコネクト回路１０００は、送信装置１１００と受信装置１２００との間で伝送線路１３００を介して送受されるデータ信号を高速シリアル伝送で伝送する。インターコネクト回路１０００は、ＣＰＵなどのチップ間、チップ内の複数の素子間、又は複数の回路ブロック間で、データを送受信する送受信回路の一例である。伝送線路１３００は、有線通信路であるが、無線通信路でもよい。
【００１４】
インターコネクト回路１０００は、送信装置１１００と、受信装置１２００と、伝送線路１３００とを備える。送信装置１１００と受信装置１２００とは、伝送線路１３００によって接続される。送信装置１１００は、マルチプレクサ回路（ＭＵＸ）１１０１と、出力ドライバ１１０２とを備える。受信装置１２００は、イコライザ１２０２と、受信処理部１２０３と、デマルチプレクサ回路（ＤＥＭＵＸ）１２０４とを備える。受信処理部１２０３は、比較器１２０５と、クロック再生回路（ＣＲ）１２０６とを備える。
【００１５】
入力データ７１を送信基準クロック７２に従ってセットするＭＵＸ１１０１の出力は、出力ドライバ１１０２に入力される。出力ドライバ１１０２は、出力信号７３を伝送線路１３００を介して受信装置１２００に送信する。出力信号７３は、イコライザ１２０２によって整形され、比較器１２０５に入力される。
【００１６】
比較器１２０５は、イコライザ１２０２の出力信号７４を一定の閾値と比較して受信データ７５を出力する。ＤＥＭＵＸ１２０４は、受信データ７５を直並列変換する。ＣＲ１２０６は、ＤＥＭＵＸ１２０４の出力信号８０から、イコライザ１２０２の出力信号７４と同期したクロック信号７６を生成し、クロック信号７６を比較器１２０５に供給する。
【００１７】
イコライザ１２０２は、本実施形態に係る判定帰還型等化器の一例である。以下、本実施形態に係る判定帰還型等化器について説明する。
【００１８】
＜判定帰還型等化器＞
図２は、本実施形態に係る判定帰還型等化器の構成の一例を示す図である。図２に示される等化器１２０２は、等化器１２０２に入力されるＰＡＭ４信号に重畳されるISIの影響を軽減する判定帰還型等化器の一例である。等化器１２０２は、比較回路１００、ラッチ回路２００、デコーダ７００及び設定部６００を備える。
【００１９】
比較回路１００は、ＰＡＭ４信号を複数（この場合、３つ）の判定閾値と比較する。比較回路１００は、３つの比較器１０ａ，１０ｂ，１０ｃを有する。比較器１０ａは、ＰＡＭ４信号を第１の判定閾値と比較する。比較器１０ｂは、ＰＡＭ４信号を第２の判定閾値と比較する。比較器１０ｃは、ＰＡＭ４信号を第３の判定閾値と比較する。第２の判定閾値は、第１の判定閾値よりも小さく、第３の判定閾値は、第２の判定閾値よりも小さい。
【００２０】
ラッチ回路２００は、比較回路１００の比較結果をラッチする。ラッチ回路２００は、比較器の個数と同じ３つのラッチ部２０ａ，２０ｂ，２０ｃを有する。ラッチ部２０ａは、比較器１０ａの比較結果をラッチする。ラッチ部２０ｂは、比較器１０ｂの比較結果をラッチする。ラッチ部２０ｃは、比較器１０ｃの比較結果をラッチする。
【００２１】
デコーダ７００は、ラッチ回路２００から出力されるラッチ出力信号をデコードする。デコーダ７００は、３個のラッチ部２０ａ，２０ｂ，２０ｃから出力される３ビットの比較結果を表すラッチ出力信号を、２ビットのデコーダ出力信号に変換する。
【００２２】
設定部６００は、ラッチ回路２００から帰還したラッチ出力信号に基づいて、比較回路１００の比較器１０ａ，１０ｂ，１０ｃの各判定閾値を設定する。設定部６００は、３つのスイッチ部４０ａ，４０ｂ，４０ｃと、３つの閾値設定回路３０ａ，３０ｂ，３０ｃとを有する。
【００２３】
スイッチ部４０ａ、４０ｂ、４０ｃには、それぞれ、ラッチ部２０ａ，２０ｂ，２０ｃから帰還した３ビットのラッチ出力信号が入力される。閾値設定回路３０ａは、ラッチ部２０ａ，２０ｂ，２０ｃから帰還した３ビットのラッチ出力信号に基づいて、比較器１０ａの第１の判定閾値を設定する。閾値設定回路３０ｂは、ラッチ部２０ａ，２０ｂ，２０ｃから帰還した３ビットのラッチ出力信号に基づいて、比較器１０ｂの第２の判定閾値を設定する。閾値設定回路３０ｃは、ラッチ部２０ａ，２０ｂ，２０ｃから帰還した３ビットのラッチ出力信号に基づいて、比較器１０ｃの第３の判定閾値を設定する。
【００２４】
図３は、本実施形態に係る比較器、スイッチ部及び閾値設定回路の各構成の一例を示す図である。図３には、図２に示した比較器１０ａの構成の一例と、図２に示した設定部６００に含まれる閾値設定回路３０ａ及びスイッチ部４０ａの構成の一例とが示されている。閾値設定回路３０ａは、比較器１０ａの入力段にスイッチ部４０ａを介して並列に接続されている。
【００２５】
なお、比較器１０ｂとスイッチ部４０ｂと閾値設定回路３０ｂとの接続関係及び各構成は、図３に示される形態と同一であるので、それらの図示については省略する。同様に、比較器１０ｃとスイッチ部４０ｃと閾値設定回路３０ｃとの接続関係及び各構成は、図３に示される形態と同一であるので、それらの図示については省略する。
【００２６】
比較器１０ａは、差動のデータ信号Ｐ，Ｎ（この場合、ＰＡＭ４信号）がそれぞれに入力される一対のトランジスタ１２と、クロック信号CLKが入力されるトランジスタ１３と、クロック信号CLKが入力される一対のトランジスタ１４とを有する。比較器１０ａは、差動入力−差動出力の構成を有する。トランジスタ１３は、一対のトランジスタ１２とグランドとの間に接続される。一対のトランジスタ１４は、一対のトランジスタ１２と電源電位Ｖｄｄとの間に接続される。比較器１０ａの差動出力部は、ラッチ部２０ａ（図２参照）に接続される。
【００２７】
図３において、スイッチ部４０ａは、図２に示したラッチ部２０ａ，２０ｂ，２０ｃから帰還したラッチ出力信号によりオンオフ制御される。スイッチ部４０ａは、比較器１０ａの入力段に並列に接続された一対のトランジスタを３組有する。図３には、一対のトランジスタ４１ａａと、一対のトランジスタ４１ａｂと、一対のトランジスタ４１ａｃとが示されている。３組の一対のトランジスタのサイズは、全て同じである。
【００２８】
一対のトランジスタ４１ａａのうち、一方は、ラッチ部２０ａのポジティブ側出力部から出力されるラッチ出力信号ｕｐｐによりオンオフ制御され、他方は、ラッチ部２０ａのネガティブ側出力部から出力されるラッチ出力信号ｕｐｐｘによりオンオフ制御される。ラッチ出力信号ｕｐｐｘは、論理レベルがラッチ出力信号ｕｐｐに対して反転した信号を表す。
【００２９】
一対のトランジスタ４１ａｂのうち、一方は、ラッチ部２０ｂのポジティブ側出力部から出力されるラッチ出力信号ｍｉｄによりオンオフ制御され、他方は、ラッチ部２０ｂのネガティブ側出力部から出力されるラッチ出力信号ｍｉｄｘによりオンオフ制御される。ラッチ出力信号ｍｉｄｘは、論理レベルがラッチ出力信号ｍｉｄに対して反転した信号を表す。
【００３０】
一対のトランジスタ４１ａｃのうち、一方は、ラッチ部２０ｃのポジティブ側出力部から出力されるラッチ出力信号ｌｏｗによりオンオフ制御され、他方は、ラッチ部２０ｃのネガティブ側出力部から出力されるラッチ出力信号ｌｏｗｘによりオンオフ制御される。ラッチ出力信号ｌｏｗｘは、論理レベルがラッチ出力信号ｌｏｗに対して反転した信号を表す。
【００３１】
閾値設定回路３０ａは、比較器１０ａの入力段にスイッチ部４０ａを介して接続されており、比較器１０ａの第１の判定閾値を設定する。閾値設定回路３０ａは、電流値１・ｉｂの電流をそれぞれ供給可能な一対の電流源を３組有する。図３には、一対の電流源３１ａａと、一対の電流源３１ａｂと、一対の電流源３１ａｃとが示されている。
【００３２】
図４は、比較例と本実施形態との違いを説明するための図である。
【００３３】
比較例に係る判定帰還型等化器２１２０２は、比較回路２１００、ラッチ回路２２００及びデコーダ２７００を備える。比較回路２１００は、ＰＡＭ４信号を複数（この場合、３つ）の判定閾値と比較する３つの比較器２１０ａ，２１０ｂ，２１０ｃを有する。ラッチ回路２２００は、３つの比較器２１０ａ，２１０ｂ，２１０ｃの比較結果をラッチする３つのラッチ部２２０ａ，２２０ｂ，２２０ｃを有する。デコーダ２７００は、３つのラッチ部２２０ａ，２２０ｂ，２２０ｃから出力される３ビットの比較結果を表すラッチ出力信号を、２ビットのデコーダ出力信号に変換する。３つの比較器２１０ａ，２１０ｂ，２１０ｃの各判定閾値は、デコーダ２７００から帰還される２ビットのデコーダ出力信号に基づいて設定される。
【００３４】
このように、比較例では、デコーダ２７００が帰還経路に含まれているため（すなわち、デコーダ２７００の出力信号を帰還するため）、比較回路２１００の比較結果を表す信号が帰還経路を通る際の遅延時間が長くなってしまう。
【００３５】
また、比較例では、デコーダ２７００から帰還される信号は２ビットしかないため、３つの比較器の各判定閾値を設定するには、電流値の異なる電流を供給する２組の電流源と、電流源の電流値に応じた異なるサイズの２組のトランジスタとを用意する必要がある。電流値２・ｉｂの電流をそれぞれ供給可能な一対の電流源２３１ａａは、２ビットの比較結果のうち最下位ビット（Least  Significant  Bit，ＬＳＢ）の比較結果が入力される一対のトランジスタ２４１ａａにより駆動される。一方、電流値１・ｉｂの電流をそれぞれ供給可能な一対の電流源２３１ａｂは、２ビットの比較結果のうち最上位ビット（Most  Significant  Bit，ＭＳＢ）の比較結果が入力される一対のトランジスタ２４１ａｂにより駆動される。電流源２３１ａａは電流源２３１ａｂの２倍の電流を流すため、一対のトランジスタ２４１ａａのサイズは、一対のトランジスタ２４１ａｂのサイズよりも大きい。このように、トランジスタのサイズがＭＳＢの帰還先とＬＳＢの帰還先とで異なるため、大きなサイズのトランジスタを駆動する帰還経路の遅延時間は、小さなサイズのトランジスタを駆動する帰還経路の遅延時間よりも長くなってしまう。
【００３６】
これに対し、本実施形態では、３つの比較器の比較結果を表すラッチ出力信号は、デコーダ７００に入力されずに、各比較器の入力段に並列に接続される各スイッチ部内の各トランジスタ４１ａａ，４１ａｂ，４１ａｃに直接帰還される。このように、ラッチ出力信号を帰還する経路にデコーダ７００が含まれていないため、帰還経路の遅延時間を短縮することができる。また、ラッチ回路２００から帰還されるラッチ出力信号は３ビットあるため、各トランジスタ４１ａａ，４１ａｂ，４１ａｃを同じサイズで小さくすることができる。よって、帰還経路の遅延時間を短縮でき、帰還経路の各遅延時間が帰還経路間でばらつくことを抑制することができる。その結果、例えば、本実施形態に係るイコライザ１２０２を使用する受信装置がより高いデータレートに対応することが容易になる。
【００３７】
＜第１の実施形態＞
図５は、第１の実施形態に係る判定帰還型等化器の構成の一例を示す図である。図５に示される等化器２は、等化器２に入力される差動のデータ信号Ｐ，Ｎに重畳されるISIの影響を軽減する判定帰還型等化器の一例である。等化器２は、比較回路１００、ラッチ回路２００、設定回路３００及びスイッチ回路４００を備える。閾値制御信号Ｖｃ１，Ｖｃ２，Ｖｃ３、クロック信号CLK及びクロック信号CLKXは、等化器２の外部から供給される。
【００３８】
なお、説明を簡単にするため、比較回路１００内の各比較器１０およびラッチ回路２００内の各ラッチ部２０の動作を以下のように定義する。
【００３９】
・比較器１０は、入力信号および出力信号が差動信号となる、差動入力−差動出力の構成を有する。
【００４０】
・比較器１０は、評価期間では、比較器１０に入力される入力信号に応じて、比較器１０から出力される２つの出力信号のうち、一方の出力信号のレベルをハイレベルとし、他方の出力信号のレベルをローレベルとする。また、比較器１０は、リセット期間では、比較器１０から出力される２つの出力信号の値をいずれも同じ値とする。
【００４１】
・偶数（even）側の比較器（図５の場合、上側の比較器１０）では、比較器１０に入力されるクロック信号CLKがローレベルの期間がリセット期間となり、クロック信号CLKがハイレベルの期間が評価期間になるものとする。even側のラッチ部（図５の場合、上側のラッチ部２０）も同様である。
【００４２】
・奇数（odd）側の比較器（図５の場合、下側の比較器１０）では、比較器１０に入力されるクロック信号CLKXがローレベルの期間がリセット期間となり、クロック信号CLKXがハイレベルの期間が評価期間になるものとする。odd側のラッチ部（図５の場合、下側のラッチ部２０）も同様である。
【００４３】
・クロック信号CLKとクロック信号CLKXは、互いに反転したクロック信号である。すなわち、クロック信号CLKがローレベルのときクロック信号CLKXがハイレベルであり、クロック信号CLKがハイレベルのときクロック信号CLKXはローレベルである。
【００４４】
・ラッチ部２０は、そのラッチ部２０の前段に接続される比較器１０から評価期間に出力される出力信号をラッチする（取り込む）。つまり、ラッチ部２０は、評価期間では、そのラッチ部２０の前段に接続される比較器１０の比較結果をラッチし、そのラッチした比較結果に応じたラッチ出力信号を出力する。また、ラッチ部２０は、そのラッチ部２０の前段に接続される比較器１０のリセット期間では、比較器１０から出力される出力信号にかかわらず、前回の評価期間にラッチした比較結果に応じたラッチ出力信号の出力を継続する。つまり、ラッチ部２０は、リセット期間では、前回の評価期間に取り込んだ比較器１０の比較結果を保持し続ける。
【００４５】
これらの定義は、特に断りの無い限り、後述の他の実施形態にも同様に適用される。
【００４６】
図５に示される等化器２は、２並列のタイムインターリーブ構成を有するハーフレートDFEである。等化器２は、ＰＡＭ４信号の各値を検出する構成を有する。
【００４７】
等化器２は、比較回路１００、ラッチ回路２００、スイッチ回路４００及び設定回路３００を備える。比較回路１００は、互いに同一構成のeven側の比較器１０及びodd側の比較器１０を有する。ラッチ回路２００は、互いに同一構成のeven側のラッチ部２０及びodd側のラッチ部２０を有する。スイッチ回路４００は、互いに同一構成のeven側のスイッチ部４０及びodd側のスイッチ部４０を有する。設定回路３００は、互いに同一構成のeven側の閾値設定回路３０及びodd側の閾値設定回路３０を有する。
【００４８】
以下、even側の比較器１０、odd側の比較器１０、even側のラッチ部２０、odd側のラッチ部２０を、それぞれ、比較器１０ｅ、比較器１０ｏ、ラッチ部２０ｅ、ラッチ部２０ｏと称することがある。同様に、even側のスイッチ部４０、odd側のスイッチ部４０、even側の閾値設定回路３０、odd側の閾値設定回路３０を、それぞれ、スイッチ部４０ｅ、スイッチ部４０ｏ、閾値設定回路３０ｅ、閾値設定回路３０ｏと称することがある。
【００４９】
比較回路１００は、クロック信号CLK，CLKXに同期して動作する比較器１０ｅと、クロック信号CLKX，CLKに同期して動作する比較器１０ｏとを有する。比較器１０ｅは、クロック信号CLKがハイレベルになる評価期間にデータ信号Ｐとデータ信号Ｎとの大小関係を比較し、その比較結果の出力を次の評価期間（クロック信号CLKが次にハイレベルになる期間）が始まるまで継続する。比較器１０ｏは、クロック信号CLKXがハイレベルになる評価期間にデータ信号Ｐとデータ信号Ｎとの大小関係を比較し、その比較結果の出力を次の評価期間（クロック信号CLKXが次にハイレベルになる期間）が始まるまで継続する。
【００５０】
比較回路１００は、データ信号Ｐ，Ｎを比較する比較器１０を６個有する。データ信号Ｐ，Ｎのそれぞれが、ＰＡＭ４信号である。
【００５１】
ラッチ回路２００は、比較回路１００の比較結果をラッチする。ラッチ回路２００は、クロック信号CLK，CLKXに同期して動作するラッチ部２０ｅと、クロック信号CLKX，CLKに同期して動作するラッチ部２０ｏとを有する。ラッチ部２０ｅは、クロック信号CLKがハイレベルになる評価期間に比較器１０ｅの比較結果をラッチし、そのラッチした比較結果に応じた一対のラッチ出力信号（出力_***_P_EV，出力_***_N_EV）の出力を次の評価期間が始まるまで継続する。ラッチ部２０ｏは、クロック信号CLKXがハイレベルになる評価期間に比較器１０ｏの比較結果をラッチし、そのラッチした比較結果に応じた一対のラッチ出力信号（出力_***_P_OD，出力_***_N_OD）の出力を次の評価期間が始まるまで継続する。***は、upp，  mid，  lowのいずれかである。
【００５２】
ラッチ回路２００は、６個の比較器１０のうち対応する１個の比較器１０の比較結果をラッチするラッチ部２０を６個有する。６個のラッチ部２０は、それぞれ、６個の比較器１０のうち自身に接続される１個の比較器１０の比較結果をラッチする。
【００５３】
スイッチ回路４００は、ラッチ回路２００の出力信号によりオンオフ制御される。スイッチ回路４００は、ラッチ出力信号（出力_***_P_OD，出力_***_N_OD）によりオンオフ制御されるスイッチ部４０ｅと、ラッチ出力信号（出力_***_P_EV，出力_***_N_EV）によりオンオフ制御されるスイッチ部４０ｏとを有する。
【００５４】
スイッチ回路４００は、６個のラッチ部２０のうち対応する３個のラッチ部２０の出力信号によりオンオフ制御されるスイッチ部４０を６個有する。even側の３個のスイッチ部４０ｅは、odd側の３個のラッチ部２０ｏの６つのラッチ出力信号（出力_***_P_OD，出力_***_N_OD）によりオンオフ制御される。odd側の３個のスイッチ部４０ｏは、even側の３個のラッチ部２０ｅの６つのラッチ出力信号（出力_***_P_EV，出力_***_N_EV）によりオンオフ制御される。
【００５５】
設定回路３００は、等化器２の外部から供給される閾値制御信号Ｖｃ１〜Ｖｃ３に応じて比較回路１００の判定閾値を設定する。閾値制御信号Ｖｃ１〜Ｖｃ３は、それぞれ、外部から供給される制御信号の一例である。設定回路３００は、比較器１０ｅを駆動するクロック信号CLKに同期して動作する閾値設定回路３０ｅと、比較器１０ｏを駆動するクロック信号CLKXに同期して動作する閾値設定回路３０ｏとを有する。閾値設定回路３０ｅは、閾値制御信号Ｖｃ１〜Ｖｃ３に応じて比較器１０ｅの判定閾値を設定する。閾値設定回路３０ｏは、閾値制御信号Ｖｃ１〜Ｖｃ３に応じて比較器１０ｏの判定閾値を設定する。
【００５６】
設定回路３００は、比較回路１００の入力段にスイッチ回路４００を介して並列に接続されている。閾値設定回路３０ｅは、比較器１０ｅの入力段にスイッチ部４０ｅを介して並列に接続されている。閾値設定回路３０ｏは、比較器１０ｏの入力段にスイッチ部４０ｏを介して並列に接続されている。
【００５７】
設定回路３００は、等化器３の外部から供給される閾値制御信号Ｖｃ１〜Ｖｃ３に応じて、６個の比較器１０のうち対応する１個の比較器１０の判定閾値を設定する閾値設定回路３０を６個有する。
【００５８】
図６は、第１の実施形態に係る各判定閾値の一例を示す図である。等化器２に含まれる各比較器１０の判定閾値は、図６に示されるように、各比較器１０に入力されるＰＡＭ４信号が形成する各アイ（eye）の中間部にそれぞれ設定される。例えば、even側の第１の比較器１０及びodd側の第１の比較器１０の各々の判定閾値１は、eye1に設定される。even側の第ｋの比較器１０及びodd側の第ｋの比較器１０の各々の判定閾値ｋは、eyeｋに設定される（ｋは、１から３までの自然数）。
【００５９】
図７は、第１の実施形態に係る比較器の構成の一例を示す図である。比較器１０Ａは、比較器１０の一例である。
【００６０】
ただし、even側の比較器１０ｅでは、クロック信号CLKとクロック信号CLKXとの入力は、図７に示される通りである。これに対し、odd側の比較器１０ｏでは、図７に示されるクロック信号CLKは、クロック信号CLKXに置換され、図７に示されるクロック信号CLKXは、クロック信号CLKに置換される。
【００６１】
以下の説明では、特に断りの無い限り、even側の構成についての説明を行い、odd側の構成についての説明はeven側の構成についての説明を援用することで省略する。後述の他の実施形態でも同様に省略する。
【００６２】
図７において、比較器１０Ａは、ダブルテールラッチ型コンパレータである。比較器１０Ａは、入力段１１と、出力段１５とを有する。
【００６３】
入力段１１は、データ信号Ｐ，Ｎがそれぞれに入力される一対のトランジスタ１２と、クロック信号CLKが入力されるトランジスタ１３と、クロック信号CLKが入力される一対のトランジスタ１４とを有する。トランジスタ１３は、一対のトランジスタ１２とグランドとの間に接続される。一対のトランジスタ１４は、一対のトランジスタ１２と電源電位Ｖｄｄとの間に接続される。
【００６４】
出力段１５は、入力段１１での比較結果をラッチして出力する。出力段１５は、一対のトランジスタ１６と、一対のインバータ１７と、トランジスタ１８とを有する。一対のトランジスタ１６の入力部（具体的には、ゲート）は、一対のトランジスタ１２と一対のトランジスタ１４との間の各ノードにそれぞれ接続される。一対のトランジスタ１６は、比較器１０Ａの一対の出力部とグランドとの間に接続される。比較器１０Ａの一対の出力部は、ラッチを形成する一対のインバータ１７に接続される。クロック信号CLKXが入力されるトランジスタ１８は、一対のインバータ１７と電源電位Ｖｄｄとの間に接続される。比較器１０Ａの一対の出力部は、対応する一のラッチ部２０（図５参照）に接続される。
【００６５】
図８は、第１の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。スイッチ部４０Ａは、スイッチ部４０の一例であり、閾値設定回路３０Ａは、閾値設定回路３０の一例である。
【００６６】
ただし、even側の閾値設定回路３０ｅでは、クロック信号CLKの入力は、図８に示される通りである。これに対し、odd側の閾値設定回路３０ｏでは、図８に示されるクロック信号CLKは、クロック信号CLKXに置換される。
【００６７】
図８において、スイッチ部４０Ａは、比較器１０Ａの入力段１１に並列に接続された一対のトランジスタ４１を３組有する（つまり、６個のトランジスタ４１を有する）。ラッチ出力信号（出力_***_P_OD）が入力されるトランジスタ４１の一端は、一方のトランジスタ１４と一方のトランジスタ１２との間のノードＳＰに接続される（図７，８参照）。ラッチ出力信号（出力_***_N_OD）が入力されるトランジスタ４１の一端は、他方のトランジスタ１４と他方のトランジスタ１２との間のノードＳＮに接続される（図７，８参照）。
【００６８】
図８において、閾値設定回路３０Ａは、比較器１０Ａの入力段１１にスイッチ部４０Ａを介して並列に接続されている。閾値設定回路３０Ａは、例えば、３個のトランジスタ３２と、３組の一対の閾値調整トランジスタ３１（６個の閾値調整トランジスタ３１）と、３組の一対のＤＡＣ（digital-to-Analog  Converter）５０（６個のＤＡＣ５０）とを有する。
【００６９】
トランジスタ３２は、クロック信号CLKが入力される。トランジスタ３２は、一対の閾値調整トランジスタ３１とグランドとの間に接続されている。
【００７０】
一対の閾値調整トランジスタ３１は、スイッチ部４０Ａに直列に接続され、比較器１０Ａの入力段１１にスイッチ部４０Ａを介して並列に接続されている。一対の閾値調整トランジスタ３１は、閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて一対のＤＡＣ５０を介して制御される。一方の閾値調整トランジスタ３１は、一方のトランジスタ４１に直列に接続されており、閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて一方のＤＡＣ５０を介して制御される。一方の閾値調整トランジスタ３１は、一方のトランジスタ４１を介して、一方のトランジスタ１４と一方のトランジスタ１２との間のノードＳＰに接続される。他方の閾値調整トランジスタ３１は、他方のトランジスタ４１に直列に接続されており、閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて他方のＤＡＣ５０を介して制御される。他方の閾値調整トランジスタ３１は、他方のトランジスタ４１を介して、他方のトランジスタ１４と他方のトランジスタ１２との間のノードＳＮに接続される。
【００７１】
閾値設定回路３０Ａは、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３に対して電圧値が線形に変化する閾値制御電圧を出力するＤＡＣ５０を用いる。閾値設定回路３０Ａは、入力段１１に並列に接続された各トランジスタ３１のゲートを各ＤＡＣ５０から出力される閾値制御電圧によって制御する。これにより、比較器１０ＡのDFE係数は、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３に対して線形に変化するので、比較器１０Ａの判定閾値を線形に変化させることができる。よって、ISIをより除去することができ、ISIの除去性能を向上させることができる。
【００７２】
一対のＤＡＣ５０は、一対の閾値調整トランジスタ３１を閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて制御するデジタルアナログ変換器の一例である。一対のＤＡＣ５０は、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかをアナログの閾値制御電圧に変換し、変換後の閾値制御電圧によって一対の閾値調整トランジスタ３１のゲートを制御する。閾値制御電圧は、制御信号に対して電圧値が線形に変化する制御電圧の一例である。
【００７３】
なお、図７，８において、トランジスタ１２，１３，１６，３１，３２，４１は、それぞれ、例えば、Ｎチャネル型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。また、トランジスタ１４，１８は、それぞれ、例えば、Ｐチャネル型のＭＯＳＦＥＴである。
【００７４】
図９は、ＤＡＣの構成の一例を示す図である。ＤＡＣ５０Ａは、ＤＡＣ５０の一例である。ＤＡＣ５０Ａは、定電流源５１と、カレントミラー回路５５と、負荷抵抗５４とを有する。カレントミラー回路５５は、参照元の電流（定電流源５１により生成される定電流）に対してコピー先の出力電流を閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて比例関係で変化させる。カレントミラー回路５５は、閾値制御信号Ｖｃ１〜Ｖｃ３に対して電圧値が線形に変化する閾値制御電圧を出力する。
【００７５】
カレントミラー回路５５は、例えば、入力側の少なくとも一つのトランジスタ５２と、出力側の複数のトランジスタ５３とを有する。カレントミラー回路５５は、トランジスタ５３がオンする個数がデジタルの閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに応じて線形で変化することにより、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３のいずれかに対して電圧値が線形に変化する閾値制御電圧を出力する。
【００７６】
次に、第１の実施形態に係る等化器２の動作について説明する。
【００７７】
比較器１０Ａに入力される差動信号の振幅の定義を”入力Ｐ−入力Ｎ”とする（図１０参照）。また、比較器１０Ａに入力されるデータ信号の振幅レベルと各ラッチ部の出力との関係は、図１１に示される真理値表に示す通りである。また、ラッチ部から出力される比較器の判定結果が帰還されて入力されるスイッチは、全てＮチャネル型のトランジスタであるため、各トランジスタのオン−オフの状態も、図１１の真理値表に示す通りに設定される。図８に示した６つのトランジスタ４１（SW1_P，  SW1_N，  SW2_P，  SW2_N，  SW3_P，  SW3_N）にそれぞれ接続される各閾値調整トランジスタ３１が比較器１０Ａの評価期間において流す電流量は、全て同じに設定される。したがって、各閾値調整トランジスタ３１により設定される比較器１０Ａの判定閾値の変動量の絶対値は、全て等しくなる。
【００７８】
一例として、図１１を参照して、比較器１０Ａに入力されるデータ信号の振幅レベルが”2”の場合の動作を説明する。
【００７９】
入力されるデータ信号の振幅レベルが”2”の場合、比較器＃１（図５参照）の判定結果が入力されるラッチ部＃１（図５参照）のポジティブ側端子は”0”を出力し、ラッチ＃１のネガティブ側出力端子は”1”を出力する。なお、図１１には、ラッチ部のポジティブ側端子の出力レベルが示されており、ラッチ部のネガティブ側端子の出力については省略されている。また、比較器＃２と比較器＃３の判定結果が入力されるラッチ部＃２およびラッチ部＃３のポジティブ側端子はそれぞれ”1”を出力し、ネガティブ側出力端子はそれぞれ”0”を出力する。したがって、ラッチ部＃１のポジティブ側出力端子が接続されるスイッチ(SW1_P)はオフ状態となり、ネガティブ側端子が接続されるスイッチ(SW1_N)はオン状態となる（図１１参照）。同様に、SW2_P，  SW3_Pはオン状態となり、SW2_N，  SW3_Nはオフ状態となる（図１１参照）。
【００８０】
ここで、図８に示した６つのトランジスタ４１（SW1_P，  SW1_N，  SW2_P，  SW2_N，  SW3_P，  SW3_N）にそれぞれ接続される各閾値調整トランジスタが比較器の評価期間において流す電流量は、全て同じである。よって、次の評価期間において各比較器には”Vref+1・Δ”の判定閾値が設定される（図１１参照）。したがって、本構成によれば、次の評価期間における比較器の判定閾値は、確かに所望の値に設定することができる。
【００８１】
また、本構成では、比較器の判定結果を表すラッチ出力信号は、ＰＡＭ４デコーダ７００を経由せずに、ラッチ回路２００からスイッチ回路４００に直接帰還される。さらに、スイッチ回路４００に含まれる各トランジスタのサイズは全て同じであるため、各トランジスタにおける伝搬遅延はそれぞれ同じとなる。したがって、本構成によれば、DFE内の判定結果帰還経路の遅延時間を短くすることができる。その結果、DFEを用いたデータ受信器がより高いデータレートに対応することが可能となる。
【００８２】
ここで、図１２は、比較器１０Ａの入力段１１に一対のトランジスタ３１を並列接続した構成の一例を示す図である。図１３は、入力段１１に並列接続した一対のトランジスタ３１のゲートに印加する電圧値と比較器１０Ａの判定閾値のオフセット（ＩＰ−ＩＮ）との関係の一例を示す図である。
【００８３】
Ｖｃｍは、比較器１０Ａに入力される差動信号の動作点である。図１２，１３に示されるように、比較器１０Ａの入力段１１に一対のトランジスタ３１が並列接続された構成では、比較器１０Ａの判定閾値のオフセット（ＩＰ−ＩＮ）は、一対のトランジスタ３１のゲートに印加する電圧値ΔＶｂに比例する。
【００８４】
したがって、図７，８のように、閾値設定回路３０Ａが比較器１０Ａの入力段１１に並列に接続されている構成では、閾値制御信号Ｖｃ１〜Ｖｃ３に応じて比較器１０Ａの判定閾値を線形に変化させることが可能となる。例えば、閾値設定回路３０Ａは、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３に対して電圧値が線形に変化する閾値制御電圧を出力するＤＡＣ５０を用いる。閾値設定回路３０Ａは、入力段１１に並列に接続された各トランジスタ３１のゲートを各ＤＡＣ５０から出力される閾値制御電圧によって制御する。これにより、比較器１０ＡのDFE係数は、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ３に対して線形に変化するので、比較器１０Ａの判定閾値を線形に変化させることができる。
【００８５】
図１４は、外部からの制御信号とDFE係数との変化の一例を示す図である。図１４において、「従来例」は、上掲の非特許文献３の場合の一例を示し、「本実施形態」は、第１の実施形態の場合の一例を示す。
【００８６】
「従来例」では、外部からのデジタル制御信号（オンさせたトランジスタの個数）に対して、DFE係数は非線形に変化する。よって、DFE係数の分解能が比較的大きな箇所（デジタル制御信号が比較的小さなとき）では、DFE係数をISIと同じ値にすることが難しい。そのため、DFEによるISIの除去性能が低下する場合がある。
【００８７】
これに対し、「本実施形態」では、外部からのデジタル制御信号（ＤＡＣ５０の出力電圧）に対するDFE係数の線形性は、「従来例」に比べて向上する。このように、DFE係数を決める外部からの制御信号に対して、実際に設定されるDFE係数の線形性が向上する。その結果、DFE係数の分解能が大きな箇所がなくなる。よって、ISIをより除去することができ、ISIの除去性能を向上させることができる。
【００８８】
＜第２の実施形態＞
図１５は、第２の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第２の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【００８９】
図１５に示される等化器３は、等化器３に入力される差動のデータ信号Ｐ，Ｎに重畳されるISIの影響を軽減する判定帰還型等化器の一例である。閾値制御信号Ｖｃ１ａ〜Ｖｃ３ａ、閾値制御信号Ｖｃ１〜Ｖｃ３、クロック信号CLK及びクロック信号CLKXは、等化器３の外部から供給される。
【００９０】
図１６は、第２の実施形態に係る比較器の構成の一例を示す図である。比較器１０Ｂは、比較器１０の一例である。閾値制御信号Ｖａは、閾値制御信号Ｖｃ１ａ〜Ｖｃ３ａのいずれかを表す。
【００９１】
ただし、even側の比較器１０ｅでは、クロック信号CLKとクロック信号CLKXとの入力は、図１６に示される通りである。これに対し、odd側の比較器１０ｏでは、図１６に示されるクロック信号CLKは、クロック信号CLKXに置換され、図１６に示されるクロック信号CLKXは、クロック信号CLKに置換される。
【００９２】
比較器１０Ｂは、入力段１１に並列に接続されたオフセット調整回路６４を有する点で、比較器１０Ａ（図７参照）と異なる。オフセット調整回路６４は、比較器１０Ｂの判定閾値のオフセットを調整する。オフセット調整回路６４は、例えば、トランジスタ６２と、一対の閾値補正トランジスタ６１と、一対のＤＡＣ（digital-to-Analog  Converter）６３とを有する。
【００９３】
トランジスタ６２は、クロック信号CLKが入力される。トランジスタ６２は、一対の閾値補正トランジスタ６１とグランドとの間に接続されている。
【００９４】
一対の閾値補正トランジスタ６１は、比較器１０Ｂの入力段１１に並列に接続されている。一対の閾値補正トランジスタ６１は、閾値制御信号Ｖａに応じて一対のＤＡＣ６３を介して制御される。一方の閾値補正トランジスタ６１は、閾値制御信号Ｖａに応じて一方のＤＡＣ６３を介して制御される。一方の閾値補正トランジスタ６１は、一方のトランジスタ１４と一方のトランジスタ１２との間のノードＳＰに接続される。他方の閾値補正トランジスタ６１は、閾値制御信号Ｖａに応じて他方のＤＡＣ６３を介して制御される。他方の閾値補正トランジスタ６１は、他方のトランジスタ１４と他方のトランジスタ１２との間のノードＳＮに接続される。
【００９５】
一対のＤＡＣ６３は、一対の閾値補正トランジスタ６１を閾値制御信号Ｖａに応じて制御するデジタルアナログ変換器の一例である。一対のＤＡＣ６３は、デジタルの閾値制御信号Ｖａをアナログの閾値補正制御電圧に変換し、変換後の閾値補正制御電圧によって一対の閾値補正トランジスタ６１のゲートを制御する。
【００９６】
なお、図１６において、トランジスタ６１，６２は、それぞれ、例えば、Ｎチャネル型のＭＯＳＦＥＴである。
【００９７】
オフセット調整回路６４は、デジタルの閾値制御信号Ｖａに対して電圧値が線形に変化する閾値補正制御電圧を出力するＤＡＣ６３を用いる。オフセット調整回路６４は、入力段１１に並列に接続された各トランジスタ６１のゲートを各ＤＡＣ６０から出力される閾値補正制御電圧によって制御する。これにより、比較器１０Ｂの判定閾値の製造上の個々のばらつきによるオフセットを低減する補正をすることができる。
【００９８】
＜第３の実施形態＞
図１７は、第３の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第３の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【００９９】
図１７に示される等化器４は、等化器４に入力される差動のデータ信号Ｐ，Ｎに重畳されるISIの影響を軽減する判定帰還型等化器の一例である。閾値制御信号Ｖｃ１ａ〜Ｖｃ７ａ，閾値制御信号Ｖｃ１〜Ｖｃ７、クロック信号CLK及びクロック信号CLKXは、等化器４の外部から供給される。
【０１００】
等化器４は、８値のパルス振幅変調の信号の各値を検出する構成を有する。以下、８値のパルス振幅変調信号を、「ＰＡＭ８信号」と称することがある。等化器４も、上記同様、比較回路１００、ラッチ回路２００、スイッチ回路４００及び設定回路３００を備える。回路５００〜５０３に関して、同じ符号に囲まれた回路は、互いに同一の構成を有する。
【０１０１】
比較回路１００は、データ信号Ｐ，Ｎを比較する比較器１０を１４個有する。データ信号Ｐ，Ｎのそれぞれが、ＰＡＭ８信号である。
【０１０２】
ラッチ回路２００は、１４個の比較器１０のうち対応する１個の比較器１０の比較結果をラッチするラッチ部２０を１４個有する。１４個のラッチ部２０は、それぞれ、１４個の比較器１０のうち自身に接続される１個の比較器１０の比較結果をラッチする。
【０１０３】
スイッチ回路４００は、１４個のラッチ部２０のうち対応する７個のラッチ部２０の出力信号によりオンオフ制御されるスイッチ部４０を１４個有する。even側の７個のスイッチ部４０ｅは、odd側の７個のラッチ部２０ｏの８つのラッチ出力信号（出力1_P_OD，  出力2_P_OD，  出力3_P_OD，出力4_P_OD，  出力4_N_OD  出力5_N_OD，  出力6_N_OD，  出力7_N_OD）によりオンオフ制御される。odd側の７個のスイッチ部４０ｏは、even側の７個のラッチ部２０ｅの８つのラッチ出力信号（出力1_P_EV，  出力2_P_EV，  出力3_P_EV，  出力4_P_EV，  出力4_N_EV，  出力5_N_EV，  出力6_N_EV，  出力7_N_EV）によりオンオフ制御される。
【０１０４】
設定回路３００は、等化器４の外部から供給される閾値制御信号Ｖｃ１〜Ｖｃ７に応じて、１４個の比較器１０のうち対応する１個の比較器１０の判定閾値を設定する閾値設定回路３０を１４個有する。閾値制御信号Ｖｃ１〜Ｖｃ７は、それぞれ、制御信号の一例である。
【０１０５】
図１８は、第３の実施形態に係る各判定閾値の一例を示す図である。等化器４に含まれる各比較器１０の判定閾値は、図１８に示されるように、各比較器１０に入力されるＰＡＭ８信号が形成する各アイ（eye）の中間部にそれぞれ設定される。例えば、even側の第１の比較器１０及びodd側の第１の比較器１０の各々の判定閾値１は、eye1に設定される。even側の第ｋの比較器１０及びodd側の第ｋの比較器１０の各々の判定閾値ｋは、eyeｋに設定される（ｋは、１から７までの自然数）。
【０１０６】
図１９は、第３の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。スイッチ部４０Ｄは、スイッチ部４０の一例であり、閾値設定回路３０Ｄは、閾値設定回路３０の一例である。なお、第３の実施形態に係る比較器１０は、例えば、上述の比較器１０Ａ又は比較器１０Ｂである。
【０１０７】
ただし、even側の比較器１０ｅでは、クロック信号CLKとクロック信号CLKXとの入力は、図７又は図１６に示される通りである。これに対し、odd側の比較器１０ｏでは、図７又は図１６に示されるクロック信号CLKは、クロック信号CLKXに置換され、図７又は図１６に示されるクロック信号CLKXは、クロック信号CLKに置換される。また、even側の閾値設定回路３０ｅでは、クロック信号CLKの入力は、図１９に示される通りである。これに対し、odd側の閾値設定回路３０ｏでは、図１９に示されるクロック信号CLKは、クロック信号CLKXに置換される。
【０１０８】
図１９において、スイッチ部４０Ｄは、比較器１０の入力段１１に並列に接続された８個のトランジスタ４１を有する。閾値設定回路３０Ｄは、７個のトランジスタ３２と、８個の閾値調整トランジスタ３１と、８個のＤＡＣ５０とを有する。
【０１０９】
閾値設定回路３０Ｄは、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ７に対して電圧値が線形に変化する閾値制御電圧を出力するＤＡＣ５０を用いる。閾値設定回路３０Ｄは、入力段１１に並列に接続された各トランジスタ３１のゲートを各ＤＡＣ５０から出力される閾値制御電圧によって制御する。これにより、比較器１０のDFE係数は、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ７に対して線形に変化するので、比較器１０の判定閾値を線形に変化させることができる。よって、ISIをより除去することができ、ISIの除去性能を向上させることができる。
【０１１０】
＜第４の実施形態＞
図２０は、第４の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第４の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１１１】
第４の実施形態は、第２の実施形態及び第３の実施形態を一般化したものである。図２０に示される等化器５は、２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号の各値を検出する構成を有する。以下、２ｎ値のパルス振幅変調信号を、「ＰＡＭ２ｎ信号」と称することがある。
【０１１２】
比較回路１００は、ＰＡＭ２ｎ信号を比較する比較器１０を２×（２ｎ−１）個有する。ラッチ回路２００は、２×（２ｎ−１）個の比較器１０の比較結果をラッチするラッチ部２０を２×（２ｎ−１）個の比較器１０のそれぞれに対して有する。スイッチ回路４００は、２×（２ｎ−１）個のラッチ部２０の出力信号によりオンオフ制御されるスイッチ部４０を２×（２ｎ−１）個のラッチ部２０のそれぞれに対して有する。設定回路３００は、等化器５の外部から供給される閾値制御信号Ｖｃ１〜Ｖｃ２ｎ−１に応じて、２×（２ｎ−１）個の比較器１０の判定閾値を設定する閾値設定回路を２×（２ｎ−１）個の比較器１０のそれぞれに対して有する。閾値制御信号Ｖｃ１〜Ｖｃ２ｎ−１は、それぞれ、制御信号の一例である。
【０１１３】
図２１は、第４の実施形態に係る各判定閾値の一例を示す図である。等化器５に含まれる各比較器１０の判定閾値は、図２１に示されるように、各比較器１０に入力されるＰＡＭ２ｎ信号が形成する各アイ（eye）の中間部にそれぞれ設定される。例えば、even側の第１の比較器１０及びodd側の第１の比較器１０の各々の判定閾値１は、eye1に設定される。even側の第ｋの比較器１０及びodd側の第ｋの比較器１０の各々の判定閾値ｋは、eyeｋに設定される（ｋは、１から２ｎ−１までの自然数）。
【０１１４】
図２２は、第４の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。スイッチ部４０Ｅは、スイッチ部４０の一例であり、閾値設定回路３０Ｅは、閾値設定回路３０の一例である。なお、第４の実施形態に係る比較器１０は、例えば、上述の比較器１０Ａ又は比較器１０Ｂである。
【０１１５】
ただし、even側の比較器１０ｅでは、クロック信号CLKとクロック信号CLKXとの入力は、図７又は図１６に示される通りである。これに対し、odd側の比較器１０ｏでは、図７又は図１６に示されるクロック信号CLKは、クロック信号CLKXに置換され、図７又は図１６に示されるクロック信号CLKXは、クロック信号CLKに置換される。また、even側の閾値設定回路３０ｅでは、クロック信号CLKの入力は、図２２に示される通りである。これに対し、odd側の閾値設定回路３０ｏでは、図２２に示されるクロック信号CLKは、クロック信号CLKXに置換される。
【０１１６】
図２２において、スイッチ部４０Ｅは、比較器１０の入力段１１に並列に接続された２ｎ個のトランジスタ４１を有する。閾値設定回路３０Ｅは、（２ｎ−１）個のトランジスタ３２と、２ｎ個の閾値調整トランジスタ３１と、２ｎ個のＤＡＣ５０とを有する。
【０１１７】
閾値設定回路３０Ｅは、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ２ｎ−１に対して電圧値が線形に変化する閾値制御電圧を出力するＤＡＣ５０を用いる。閾値設定回路３０Ｅは、入力段１１に並列に接続された各トランジスタ３１のゲートを各ＤＡＣ５０から出力される閾値制御電圧によって制御する。これにより、比較器１０のDFE係数は、デジタルの閾値制御信号Ｖｃ１〜Ｖｃ２ｎ−１に対して線形に変化するので、比較器１０の判定閾値を線形に変化させることができる。よって、ISIをより除去することができ、ISIの除去性能を向上させることができる。
【０１１８】
＜第５の実施形態＞
図２３は、第５の実施形態に係る比較器の構成の一例を示す図である。第５の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１１９】
第１から第４の実施形態では、各比較器１０の入力段１１は、Ｎチャネル型の差動対である一対のトランジスタ１２を有する。これに対し、第５の実施形態では、比較器１０Ｆの入力段１１は、Ｐチャネル型の差動対である一対のトランジスタ１２を有する。入力段１１がＰチャネル型の差動対でデータ信号Ｐ，Ｎを比較することによって、入力されるデータ信号Ｐ，Ｎの動作点が低下しても、各比較器１０が動作可能となる。
【０１２０】
なお、図２３において、トランジスタ１２，１３，１６，６１，６２は、それぞれ、Ｐチャネル型のＭＯＳＦＥＴである。また、トランジスタ１４，１８は、それぞれ、Ｎチャネル型のＭＯＳＦＥＴである。
【０１２１】
図２４は、第５の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。第５の実施形態では、比較器１０Ｆの入力段１１がＰチャネル型の差動対でデータ信号Ｐ，Ｎを比較する構成なので、図２４に示されるように、閾値設定回路３０Ｆの各トランジスタ３１，３２及びスイッチ部４０Ｆの各トランジスタ４１も、Ｐチャネル型である。
【０１２２】
＜第６の実施形態＞
図２５は、第６の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。第６の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１２３】
第６の実施形態では、比較器１０と閾値設定回路３０Ｇとを接続する各トランジスタ４１が、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを組み合わせた相補型スイッチである。これにより、ノードＳＮ，ＳＰや閾値設定回路３０Ｇのトランジスタ３１のドレイン電圧が中間電位であっても、比較器１０と閾値設定回路３０Ｇとを接続する各トランジスタ４１を確実にオン又はオフ動作させることが可能となる。
【０１２４】
＜第７の実施形態＞
図２６は、第７の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第７の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１２５】
第７の実施形態では、各ラッチ部２０は、外部からのクロック信号CLK，CLKXで制御されない構成（例えば、ＲＳラッチ回路）を有する。これにより、ラッチ回路にクロック信号が印加されない分だけ、クロック信号を分配する回路の規模を縮小することが可能である。
【０１２６】
＜第８の実施形態＞
図２７は、第８の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第８の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１２７】
第１から第７の実施形態では、等化器は、タイムインターリーブで動作する２並列のタイムインターリーブ構成を有するハーフレートDFEである。これに対し、第８の実施形態では、等化器９は、タイムインターリーブ構成ではないフルレートDFEである。タイムインターリーブ構成を採用しないことで、等化器９の回路規模を縮小することが可能となる。
【０１２８】
等化器９は、２ｎ（ｎは、自然数）値のパルス振幅変調信号（ＰＡＭ２ｎ信号）の各値を検出する構成を有する。等化器９は、ＰＡＭ２ｎ信号の各値を検出するため、（２ｎ−１）個の等化回路部５０４を有する。等化器９は、比較回路１００、ラッチ回路２００、スイッチ回路４００及び設定回路３００を有する。
【０１２９】
（２ｎ−１）個の等化回路部５０４は、それぞれ、一つの比較器１０を有し、比較回路１００は、（２ｎ−１）個の等化回路部５０４で合わせて（２ｎ−１）個の比較器１０を有する。各比較器１０は、互いに異なる判定閾値を有する。第１の比較器１０は、ＰＡＭ２ｎ信号の第１の値と第２の値との間に第１の判定閾値を有し、第２の比較器１０は、ＰＡＭ２ｎ信号の第２の値と第３の値との間に第２の判定閾値を有する。第（２ｎ−１）の比較器１０は、ＰＡＭ２ｎ信号の第２ｎ−１の値と第２ｎの値との間に第（２ｎ−１）の判定閾値を有する。
【０１３０】
（２ｎ−１）個の等化回路部５０４は、それぞれ、一つのラッチ部２０を有し、ラッチ回路２００は、（２ｎ−１）個の等化回路部５０４で合わせて（２ｎ−１）個のラッチ部２０を有する。ラッチ回路２００は、（２ｎ−１）個の比較器１０の比較結果をラッチするラッチ部２０を（２ｎ−１）個の比較器１０のそれぞれに対して有する。
【０１３１】
（２ｎ−１）個の等化回路部５０４は、それぞれ、一つのスイッチ部４０を有し、スイッチ回路４００は、（２ｎ−１）個の等化回路部５０４で合わせて（２ｎ−１）個のスイッチ部４０を有する。スイッチ回路４００は、（２ｎ−１）個のラッチ部２０の出力信号によりオンオフ制御されるスイッチ部４０を（２ｎ−１）個のラッチ部２０のそれぞれに対して有する。
【０１３２】
（２ｎ−１）個の等化回路部５０４は、それぞれ、一つの閾値設定回路３０を有し、設定回路３００は、（２ｎ−１）個の等化回路部５０４で合わせて（２ｎ−１）個の閾値設定回路３０を有する。設定回路３００は、等化器９の外部から供給される閾値制御信号Ｖｃ１〜Ｖｃ２ｎ−１に応じて、（２ｎ−１）個の比較器１０の判定閾値を設定する閾値設定回路を（２ｎ−１）個の比較器１０のそれぞれに対して有する。
【０１３３】
各比較器１０及び各ラッチ部２０は、クロック信号CLK1とクロック信号CLKX1に同期して動作する。クロック信号CLK1とクロック信号CLKX1は、互いに反転したクロック信号である。各閾値設定回路３０は、比較器１０を駆動するクロック信号CLK1に同期して動作する。
【０１３４】
＜第９の実施形態＞
図２８は、第９の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第９の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
【０１３５】
第１から第８の実施形態では、等化器は、２並列のタイムインターリーブ構成を有するハーフレートDFEである。これに対し、等化器１１０は、４並列のタイムインターリーブ構成を有するクォーターレートDFEである。４並列のタイムインターリーブ構成を採用することで、クロック信号CLK，CLKXの周波数を２並列のタイムインターリーブ構成と比較して低くすることが可能となる。
【０１３６】
等化器１１０は、２ｎ（ｎは、自然数）値のパルス振幅変調信号（ＰＡＭ２ｎ信号）の各値を検出する構成を有する。等化器１１０は、ＰＡＭ２ｎ信号の各値を検出するため、（２ｎ−１）個の等化回路部５０４を４並列分有する。等化器１１０は、比較回路１００、ラッチ回路２００、スイッチ回路４００及び設定回路３００を有する。
【０１３７】
第１群の（２ｎ−１）個の等化回路部５０４のラッチ出力信号は、第２群の（２ｎ−１）個の等化回路部５０４のスイッチ回路４００の各スイッチ部４０に帰還される。第２群の（２ｎ−１）個の等化回路部５０４のラッチ出力信号は、第３群の（２ｎ−１）個の等化回路部５０４のスイッチ回路４００の各スイッチ部４０に帰還される。第３群の（２ｎ−１）個の等化回路部５０４のラッチ出力信号は、第４群の（２ｎ−１）個の等化回路部５０４のスイッチ回路４００の各スイッチ部４０に帰還される。第４群の（２ｎ−１）個の等化回路部５０４のラッチ出力信号は、第１群の（２ｎ−１）個の等化回路部５０４のスイッチ回路４００の各スイッチ部４０に帰還される。
【０１３８】
第１群及び第３群の各比較器１０及び各ラッチ部２０は、クロック信号CLK1とクロック信号CLKX1に同期して動作する。クロック信号CLK1とクロック信号CLKX1は、互いに反転したクロック信号である。第１群の各閾値設定回路３０は、第１群の比較器１０を駆動するクロック信号CLK1に同期して動作する。第３群の各閾値設定回路３０は、第３群の比較器１０を駆動するクロック信号CLKX1に同期して動作する。
【０１３９】
第２群及び第４群の各比較器１０及び各ラッチ部２０は、クロック信号CLK2とクロック信号CLKX2に同期して動作する。クロック信号CLK2とクロック信号CLKX2は、互いに反転したクロック信号である。第２群の各閾値設定回路３０は、第２群の比較器１０を駆動するクロック信号CLK2に同期して動作する。第４群の各閾値設定回路３０は、第４群の比較器１０を駆動するクロック信号CLKX2に同期して動作する。
【０１４０】
以上、判定帰還型等化器及びインターコネクト回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【０１４１】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
前記ラッチ回路の出力信号をデコードするデコーダと、
前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、判定帰還型等化器。
（付記２）
前記比較回路は、前記２ｎ値のパルス振幅変調信号を比較する比較器を（２ｎ−１）個又は２×（２ｎ−１）個有し、
前記ラッチ回路は、前記比較器の比較結果をラッチするラッチ部を（２ｎ−１）個又は２×（２ｎ−１）個有し、
前記設定部は、前記比較器の判定閾値を設定する閾値設定回路を（２ｎ−１）個又は２×（２ｎ−１）個有するとともに、前記ラッチ部から帰還した前記出力信号によりオンオフ制御されるスイッチ部を（２ｎ−１）個又は２×（２ｎ−１）個有する、付記１に記載の判定帰還型等化器。
（付記３）
前記スイッチ部のサイズは全て同じである、付記２に記載の判定帰還型等化器。
（付記４）
前記閾値設定回路は、前記比較器に前記スイッチ部を介して並列に接続されており、前記比較器を駆動するクロック信号に同期して動作する、付記２又は３に記載の判定帰還型等化器。
（付記５）
前記閾値設定回路は、前記入力段に前記スイッチ回路を介して並列に接続された閾値調整トランジスタを制御信号に応じて制御する、付記１から４のいずれか一つに記載の判定帰還型等化器。
（付記６）
前記閾値設定回路は、前記制御信号に対して電圧値が線形に変化する制御電圧によって、前記閾値調整トランジスタを制御する、付記５に記載の判定帰還型等化器。
（付記７）
前記閾値設定回路は、デジタルの前記制御信号をアナログの前記制御電圧に変換するデジタルアナログ変換器を有する、付記５に記載の判定帰還型等化器。
（付記８）
前記比較回路は、前記入力段に接続されたオフセット調整回路を有し、
前記オフセット調整回路は、前記判定閾値のオフセットを調整する、付記１から７のいずれか一項に記載の判定帰還型等化器。
（付記９）
前記比較回路は、Ｐチャネル型の差動対を有する、付記１〜８のいずれか一項に記載の判定帰還型等化器。
（付記１０）
前記設定部は、前記ラッチ回路の出力信号によりオンオフ制御される相補型スイッチを有する、付記１〜９のいずれか一項に記載の判定帰還型等化器。
（付記１１）
前記ラッチ回路は、クロック信号により制御されない、付記１〜１０のいずれか一項に記載の判定帰還型等化器。
（付記１２）
タイムインターリーブ構成を有する、付記１から１１のいずれか一項に記載の判定帰還型等化器。
（付記１３）
２並列又は４並列のタイムインターリーブ構成を有する、付記１２に記載の判定帰還型等化器。
（付記１４）
ｎは、２である、付記１〜１３のいずれか一項に記載の判定帰還型等化器。
（付記１５）
ｎは、３である、付記１〜１３のいずれか一項に記載の判定帰還型等化器。
（付記１６）
送信装置と受信装置とを備えたインターコネクト回路であって、
前記受信装置は、前記送信装置から送信される信号を整形する判定帰還型等化器を有し、
前記判定帰還型等化器は、
２ｎ（ｎは、２以上の整数）値のパルス振幅変調信号を判定閾値と比較する比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
前記ラッチ回路の出力信号をデコードするデコーダと、
前記ラッチ回路から帰還した前記出力信号に基づいて、前記判定閾値を設定する設定部とを備える、インターコネクト回路。
【符号の説明】
【０１４２】
２〜９，１１０  判定帰還型等化器
１０  比較器
１１  入力段
１５  出力段
２０  ラッチ部
３０  閾値設定回路
３１  閾値調整トランジスタ
４０  スイッチ部
５０  ＤＡＣ
６４  オフセット調整回路
１００  比較回路
２００  ラッチ回路
３００  設定回路
４００  スイッチ回路
５０４  等化回路部
６００  設定部
７００  デコーダ
１０００  インターコネクト回路
１１００  送信装置
１２００  受信装置
１２０２  等化器
【図１】
2018133760.tif 000003
【図２】
2018133760.tif 000004
【図３】
2018133760.tif 000005
【図４】
2018133760.tif 000006
【図５】
2018133760.tif 000007
【図６】
2018133760.tif 000008
【図７】
2018133760.tif 000009
【図８】
2018133760.tif 000010
【図９】
2018133760.tif 000011
【図１０】
2018133760.tif 000012
【図１１】
2018133760.tif 000013
【図１２】
2018133760.tif 000014
【図１３】
2018133760.tif 000015
【図１４】
2018133760.tif 000016
【図１５】
2018133760.tif 000017
【図１６】
2018133760.tif 000018
【図１７】
2018133760.tif 000019
【図１８】
2018133760.tif 000020
【図１９】
2018133760.tif 000021
【図２０】
2018133760.tif 000022
【図２１】
2018133760.tif 000023
【図２２】
2018133760.tif 000024
【図２３】
2018133760.tif 000025
【図２４】
2018133760.tif 000026
【図２５】
2018133760.tif 000027
【図２６】
2018133760.tif 000028
【図２７】
2018133760.tif 000029
【図２８】
2018133760.tif 000030