(57)【要約】【課題】応答特性の電源電圧依存性を確実に抑制可能なコンパレタータを提供する。【解決手段】出力回路１０４がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇する第６のトランジスタ６に対して、分流用ＭＯＳトランジスタである第１０１のトランジスタ１６が、第６のトランジスタ６のドレインと負電源電圧ＶＳＳとの間に、直列接続されて設けられており、第６のトランジスタ６に流れるドレイン電流を負電源電圧側に流入せしめ、第９のトランジスタ９のゲート電位の上昇を抑制することで応答特性の電源電圧依存性が確実に抑制、低減されるものとなっている。【選択図】図１
2018011103.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備してなるコンパレータにおいて、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇するＭＯＳトランジスタに対して、当該ＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなることを特徴とするコンパレータ。
【請求項２】
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備してなるコンパレータにおいて、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇するＭＯＳトランジスタに対して、当該ＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を、前記第２の差動対を構成する抵抗器を介して負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記第２の差動対を構成する抵抗器との間に、直列接続されて設けられてなることを特徴とするコンパレータ。
【請求項３】
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備してなるコンパレータにおいて、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇するＭＯＳトランジスタに対して、当該ＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を、前記フォールデットカスコード回路を構成し、前記第２の差動対と接続されるＭＯＳトランジスタのドレインに流入せしめ得るように、当該ＭＯＳトランジスタのドレインと、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点との間に、直列接続されて設けられてなることを特徴とするコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータに係り、特に、高速応答特性、電圧依存性の向上等を図ったものに関する。
【背景技術】
【０００２】
電子機器の多様化に伴い、コンパレータは、同相入力電圧が広く、入力に対する高速応答性が良好なことが理想とされることは勿論、さらには、幅広い電源電圧で使用可能で、電源電圧に対して応答特性などの諸特性が変動しないことが望しい。このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能としたコンパレータの回路構成が様々提案、実用化されている（例えば、特許文献１等参照。）
【０００３】
図８にはそのような従来のコンパレータの回路構成例が示されており以下、この従来回路について同図を参照しつつ説明する。
このコンパレータは、トランジスタＭ１，Ｍ２、及び、第２の定電流源ＣＳ２により構成された第１の差動対ＤＥＦ１と、トランジスタＭ３，Ｍ４、及び、第１の定電流源ＣＳ１により構成された第２の差動対ＤＥＦ２と、トランジスタＭ５〜Ｍ８を用いて構成されたフォールデットカスコード回路ＣＡＳと、出力トランジスタＭ９による出力段ＰＡとに大別されて構成されたものとなっている。
【０００４】
このコンパレータにおいては、第１の差動対ＤＥＦ１を構成するトランジスタＭ１，Ｍ２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が、第２の差動対ＤＥＦ２を構成するトランジスタＭ３，Ｍ４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が、それぞれ用いられている。
フォールデットカスコード回路ＣＡＳは、第１の差動対ＤＥＦ１と第２の差動対ＤＥＦ２繋ぐ機能を有するもので、トランジスタＭ５，Ｍ６には、ＰＭＯＳＦＥＴが、トランジスタＭ７，Ｍ８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
また、出力トランジスタＭ９には、ＮＭＯＳＦＥＴが用いられている。
【０００５】
上述の構成を有する従来のコンパレータにおける応答特性は、以下に説明するように求められるものとなっている。
先ず、以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、以下の説明においては、トランジスタＭ９のゲート電位ＶＭ９の変動時間が主であることを前提とする。
【０００６】
最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧に近い値となっている場合の回路の主要な各ノード電位は、以下の通りとなる。
まず、反転入力端子ＩＮＭの電位は非反転入力端子ＩＮＰの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ３よりトランジスタＭ４の方に定電流源ＣＳ１からの電流がより多く流れ、第４の抵抗器Ｒ４での電圧降下が増加する。
【０００７】
そのため、トランジスタＭ８のゲート・ソース間電圧差ＶgsＭ８が、トランジスＭ７のゲート・ソース間電位差ＶgsＭ７よりも小さくなる。そして、ゲート・ソース間電位差ＶgsＭ８が小さい状態であるため、トランジスタＭ８のドレイン電位は上昇し、それに伴いトランジスタＭ９のゲート電位ＶgＭ９が上昇する。
【０００８】
一方、第１の差動対ＤＥＦ１においては、トランジスタＭ２よりもトランジスタＭ１の方に第２の定電流源ＣＳ２の電流がより多く流れ、第１の抵抗器Ｒ１での電圧降下が増加し、第２の抵抗器Ｒ２での電圧降下が減少する。
その結果、トランジスタＭ６のゲート・ソース間電圧差ＶgsＭ６が大きくなり、トランジスタＭ６のドレイン電位が上昇すると共に、トランジスタＭ９のゲート電位ＶgＭ９が上昇する。
【０００９】
このトランジスタＭ９のゲート電位ＶgＭ９の上昇により、トランジスタＭ９のドレイン電位であるコンパレータの出力端子ＯＵＴの電位は、Ｌｏｗとなる。
先に述べたように、トランジスタＭ８のゲート・ソース間電位差ＶgsＭ８は小さいが、このＶgsＭ８が、例えば、トランジスタＭ８の閾値電圧ＶthＭ８より小さい場合、つまり、トランジスタＭ８のドレイン電流がほぼ流れない場合、トランジスタＭ９のゲート電位ＶgＭ９は、ほぼ正電源電圧ＶＤＤと同電位となる。
【００１０】
一方、トランジスタＭ６において、ゲート・ソース間電位差ＶgsＭ６は、ドレイン電流ＩＭ６を流すような大きな値となるが、上述のように、トランジスタＭ９のゲート電位ＶgＭ９が、ほぼ正電源電圧ＶＤＤに等しい値となることで、トランジスタＭ６のドレイン・ソース間の電位差ＶdsＭ６が零になり、トランジスタＭ６のドレイン電流ＩＭ６は流れなくなる。
したがって、コンパレータの出力電圧がＬｏｗの場合、出力トランジスタＭ９のゲート電位ＶgＭ９は、ほぼ正電源電圧ＶＤＤとなる。
【００１１】
ここで、改めて出力電圧がＬｏｗの場合のトランジスタＭ９のゲート電位をＶgＭ９Ｌと定義すると、ＶgＭ９Ｌは下記する式１により表される。
【００１２】
ＶgＭ９Ｌ≒ＶＤＤ・・・式１
【００１３】
次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子ＩＮＰの電位は、反転入力端子ＩＮＭの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ４よりトランジスタＭ３の方に定電流源ＣＳ１からの電流がより多く流れ、第３の抵抗器Ｒ３での電圧降下が増加する。
【００１４】
そのため、トランジスタＭ８のゲート・ソース間電圧差ＶgsＭ８が、トランジスタＭ７のゲート・ソース間電位差ＶgsＭ７よりも大きくなる。そして、ゲート・ソース間電位差ＶgsＭ８が大きい状態であるため、トランジスタＭ８にドレイン電流が流れ、トランジスタＭ８のドレイン電位は低下し、それに伴いトランジスタＭ９のゲート電位ＶgＭ９が低下する。
【００１５】
この際、トランジスタＭ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、トランジスタＭ８のドレイン電流となる。
【００１６】
一方、第１の差動対ＤＥＦ１においては、トランジスタＭ１よりトランジスタＭ２の方に第２の定電流源ＣＳ２の電流がより多く流れ、第２の抵抗器Ｒ２での電圧降下が増加する。なお、「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器の抵抗値として用いるものとする。
【００１７】
第２の抵抗器Ｒ２に流れる電流は、トランジスタＭ５，Ｍ６のゲートに印加される基準電圧ＶrefとトランジスタＭ６のゲート・ソース間の電位差ＶgsＭ６と、第２の抵抗器Ｒ２における電圧降下によって定まり、第２の抵抗器の抵抗値Ｒ２とトランジスタＭ６の電流ＩＭ６と基準電圧Ｖrefの関係は下記する式２で表される。
【００１８】
Ｒ２×（ＩＭ２＋ＩＭ６）＋（２×ＩＭ６×ＬＰ／ｋ´Ｐ×ＷＰ）１／２＋ＶthＭ６＝ＶＤＤ −Ｖref・・・式２
【００１９】
なお、ここで、ＩＭ２は、トランジスタＭ２のドレイン電流、ＩＭ６は、第６のトランジスタＭ６のドレイン電流、ｋ´Ｐは、トランジスタＭ６の移動度と単位面積当たりのゲート酸化膜容量の積、ＷＰは、トランジスタＭ６のゲート幅、ＬＰは、トランジスタＭ６のゲート長、ＶthＭ６は、トランジスタＭ６の閾値電圧である。
【００２０】
このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流ＩＭ６の大きさが定まることとなる。
第６のトランジスタＭ６には、ドレイン電流ＩＭ６は流れるが、ＶgsＭ６は第２の抵抗器Ｒ２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタＭ６においては、ドレインとソース間の電位差が大きくなり、電流ＩＭ６が流れ、その結果、第９のトランジスタＭ９のゲート電位ＶgsＭ９は低下することとなる。
【００２１】
以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対ＤＥＦ１，ＤＥＦ２の動作を説明したが、結局、トランジスタＭ９のゲート電位ＶgＭ９が低下し、トランジスタＭ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときのトランジスタＭ９のゲート電位ＶgＭ９は、トランジスタＭ９の閾値電圧ＶthＭ９まで低下することになる。
【００２２】
ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶgＭ９Ｈと定義すると、ＶgＭ９Ｈは、下記する式３により表される。
【００２３】
ＶgＭ９Ｈ＝ＶthＭ９・・・式３
【００２４】
したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９のゲート電圧変化量ΔＶgＭ９は、先の式１と式３を用いて、下記する式４により表される。
【００２５】
ΔＶgＭ９＝ＶgＭ９Ｌ−ＶgＭ９Ｈ≒ＶＤＤ−ＶthＭ９・・・式４
【００２６】
さらに、この式４を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位ＶgＭ９の変動時間ｔＬＨは、下記する式５により表される。
【００２７】
ｔＬＨ＝ΔＶgＭ９×Ｃx／Ｉcx＝（ＶＤＤ−ＶthＭ９）×Ｃx／Ｉcx・・・式５
【００２８】
ここで、Ｃxは、トランジスタＭ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第３０２４５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
上述のように、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９の応答時間は、正電源電圧ＶＤＤが高いほど長くなるということが言える。
これをコンパレータにおける伝搬時間の変化で見ると図７に示されたように、正電源電圧ＶＤＤが高いほど、伝搬時間が増大していることが確認できる。すなわち、従来回路にあっては、電源電圧の増大と共に応答時間が劣化するという問題があり、電源電圧の影響を受けることなく安定した応答特性のコンパレータが所望されている。
【００３１】
本発明は、上記実状に鑑みてなされたもので、応答特性の電源電圧依存性を確実に抑制可能なコンパレータを提供するものである。
【課題を解決するための手段】
【００３２】
上記本発明の目的を達成するため、本発明に係るコンパレータは、
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備してなるコンパレータにおいて、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇するＭＯＳトランジスタに対して、当該ＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなるものである。
【発明の効果】
【００３３】
本発明によれば、フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を分流できるようにすることで、出力回路を構成する出力トランジスタのゲート電位の不要な上昇を抑圧できるため、出力トランジスタの応答時間の電源電圧に対する依存性をほぼ無くすことができ、高電源電圧使用時における伝搬遅延時間が改善され、応答特性の安定性、信頼性の高いコンパレータを提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態におけるコンパレータの第１の実施例の回路例を示す回路図である。
【図２】本発明の実施の形態におけるコンパレータの第２の実施例の回路例を示す回路図である。
【図３】本発明の実施の形態におけるコンパレータの第３の実施例の回路例を示す回路図である。
【図４】本発明の実施の形態におけるコンパレータの第４の実施例の回路例を示す回路図である。
【図５】本発明の実施の形態におけるコンパレータの第５の実施例の回路例を示す回路図である。
【図６】本発明の実施の形態におけるコンパレータの電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。
【図７】従来回路の電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。
【図８】従来のコンパレータの回路例を示す回路図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるコンパレータの第１の実施例における回路構成について、図１を参照しつつ説明する。
この第１の実施例におけるコンパレータは、第１の差動対１０１と、第２の差動対１０２と、フォールデットカスコード回路１０３と、出力回路１０４とに大別されて構成されたものとなっている。
【００３６】
第１の差動対１０１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と第２の定電流源（図１においては「ＣＳ２」と表記）２２とを主たる構成要素として構成されたものとなっている。
この第１の実施例において、第１の差動対１０１を構成する第１及び第２のトランジスタ１，２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。
【００３７】
第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して共に、正電源電圧ＶＤＤが印加されるようになっている一方、各々のソースと負電源電圧ＶＳＳとの間には、第２の定電流源２２が直列接続されて設けられている。
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。
【００３８】
次に、第２の差動対１０２においては、第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が用いられて第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）２１が接続されている。
【００３９】
また、第３のトランジスタ３のドレインは第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに第４のトランジスタ４のゲートは先の第２のトランジスタ２のゲートに、それぞれ接続されている。
【００４０】
フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続されると共に、基準電圧端子４５に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のソースに、それぞれ接続されている。
【００４１】
一方、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、第５のトランジスタ５のドレインに接続されている。
第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。
【００４２】
そして、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
また、第８のトランジスタ８のドレインにソースが、第７のトランジスタ７のドレインにゲートが、それぞれ接続されたＰＭＯＳＦＥＴを用いた第１０１のトランジスタ（図１においては「Ｍ１０１」と表記）１６が設けられており、そのドレインには、負電源電圧ＶＳＳが印加されれるようになっている。
【００４３】
出力回路１０４は、ＮＭＯＳＦＥＴである第９のトランジスタ（図１においては「Ｍ９」と表記）９を用いて構成されており、そのドレインと正電源電圧端子４３との間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられると共にドレインには出力端子４６が接続されている。
そして、第９のトランジスタ９のソースは、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、第５及び第８のトランジスタ５，８のドレインに接続されたものとなっている。
【００４４】
次に、上述の構成を有するコンパレータの応答特性について説明する。
以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、第９のトランジスタ９のゲート電位ＶgＭ９の変動時間が主であることを前提とする。
最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧となっている場合の回路の主要な各ノード電位は、以下の通りとなる。
【００４５】
まず、反転入力端子４１の電位は、非反転入力端子４２の電位よりも高く、そのため、第２の差動対１０２の第３のトランジスタ３より第４のトランジスタ４の方に第１の定電流源２１からの電流がより多く流れ、第４の抵抗器３４での電圧降下が増加する。
【００４６】
そして、第８トランジスタ８のゲート・ソース間電圧差ＶgsＭ８が、第７のトランジスタ７のゲート・ソース間電位差ＶgsＭ７よりも小さくなる。
第８のトランジスタ８のゲート・ソース間電位差ＶgsＭ８が小さい状態であるため、第８のトランジスタ８のドレイン電位は上昇し、それに伴い第９のトランジスタ９のゲート電位ＶgＭ９が上昇する。
【００４７】
例えば、先に図８に示した従来のコンパレータにおいては、先の式１で示したように、図８の回路におけるトランジスタＭ９のゲート電位ＶgＭ９は正電源電圧ＶＤＤ付近まで上昇したが、本発明の実施の形態におけるコンパレータにおいて、第９のトランジスタ９のゲート電位ＶgＭ９の上昇は、下記する式６で表されるように抑制されるものとなっている。
【００４８】
ＶgＭ９Ｌ＝Ｒ３×（ＩＭ３＋ＩＭ７）＋ＶgsＭ７＋ＶgsＭ１０１・・・式６
【００４９】
ここで、ＩＭ３は、第３のトランジスタ３のドレイン電流、ＩＭ７は、第７のトランジスタ７のドレイン電流、ＶgsＭ７は、第７のトランジスタ７のゲートとソース間の電位差、ＶgsＭ１０１は、第１０１のトランジスタ１６のゲートとソース間の電位差である。
【００５０】
次に、出力電圧がＬｏｗの状態での第１の差動対１０１の動作について説明す第１の差動対１０１においては、第２のトランジスタ２より第１のトランジスタ１の方に第２の定電流源２２の電流がより多く流れて第１の抵抗器３１での電圧降下が増加する一方、第２の抵抗器３２での電圧降下が減少する。
【００５１】
その結果、第６のトランジスタ６のゲートとソース間の電位差ＶgsＭ６が大きくなり、第６のトランジスタ６にはドレイン電流が流れ、ドレイン電位が上昇するため、第９のトランジスタ９のゲート電位ＶgＭ９が上昇する。
この場合の第９のトランジスタ９のゲート電位ＶgＭ９は、先の式６に表される値となる。
また、この際、第６のトランジスタ６のドレイン電流ＩＭ６は第１０１のトランジスタ１６を通して負電源電圧ＶＳＳ側に流れ込むこととなる。
【００５２】
上述のように、出力電圧がＬｏｗの場合、第９のトランジスタ９のゲート電位ＶgＭ９は、先の式６で表され、図８に示されたような従来回路と異なり、本発明の実施の形態においては、出力電圧がＬｏｗの場合の第９のトランジスタ９のゲート・ソース間電位ＶgsＭ９が正電源電圧ＶＤＤに依存することがない。
【００５３】
次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子４２の電位は、反転入力端子４１の電位よりも高く、そのため、第２の差動対１０２の第４のトランジスタ４より第３のトランジスタ３の方に第１の定電流源２１からの電流がより多く流れ、第３の抵抗器３３での電圧降下が増加する。
【００５４】
そのため、第８のトランジスタ８のゲート・ソース間電圧差ＶgsＭ８が、第７のトランジスタ７のゲート・ソース間電位差ＶgsＭ７よりも大きくなる。そして、第８のトランジスタ８のゲート・ソース間電位差ＶgsＭ８が大きい状態であるため、第８のトランジスタ８にドレイン電流が流れると共に、そのドレイン電位は低下し、それに伴い第９のトランジスタ９のゲート電位ＶgＭ９が低下する。
【００５５】
この際、第９のトランジスタ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、第８のトランジスタ８のドレイン電流となる。
【００５６】
一方、第１の差動対１０１においては、第１のトランジスタ１より第２のトランジスタ２の方に第２の定電流源２２の電流がより多く流れ、第２の抵抗器３２での電圧降下が増加する。なお「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器３２の抵抗値として用いるものとする。
【００５７】
第２の抵抗器３２に流れる電流は、第５及び第６のトランジスタ５，６のゲートに印加される基準電圧Ｖrefと、第６のトランジスタ６のゲート・ソース間の電位差ＶgsＭ６と、第２の抵抗器３２における電圧降下によって定まり、第２の抵抗器３２の抵抗値Ｒ２と第６のトランジスタ６の電流ＩＭ６と基準電圧Ｖrefの関係は下記する式７で表される。
【００５８】
Ｒ２×（ＩＭ２＋ＩＭ６）＋（２×ＩＭ６×ＬＰ／ｋ´Ｐ×ＷＰ）１／２＋ＶthＭ６＝ＶＤＤ−Ｖref・・・式７
【００５９】
なお、ここで、ＩＭ２は、第２のトランジスタ２のドレイン電流、ＩＭ６は、第６のトランジスタ６のドレイン電流、ｋ´Ｐは、第６のトランジスタ６の移動度と単位面積当たりのゲート酸化膜容量の積、ＷＰは、第６のトランジスタ６のゲート幅、ＬＰは、第６のトランジスタ６のゲート長、ＶthＭ６は、第６のトランジスタ６の閾値電圧である。
このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流ＩＭ６の大きさが定まることとなる。
【００６０】
第６のトランジスタ６には、ドレイン電流ＩＭ６は流れるが、ＶgsＭ６は第２の抵抗器３２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタ６においては、ドレインとソース間の電位差が大きくなり、電流ＩＭ６が流れ、それによって、第９のトランジスタ９のゲート電位ＶgsＭ９は低下することとなる。
【００６１】
以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対１０１，１０２の動作を説明したが、結局、第９のトランジスタ９のゲート電位ＶgＭ９が低下し、第９のトランジスタ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときの第９のトランジスタ９のゲート電位ＶgＭ９は、第９のトランジスタ９の閾値電圧ＶthＭ９まで低下することになる。
ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶgＭ９Ｈと定義すると、ＶgＭ９Ｈは、下記する式８により表される。
【００６２】
ＶgＭ９Ｈ＝ＶthＭ９・・・式８
【００６３】
したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電圧変化量ΔＶgＭ９は、先の式６と式８を用いて、下記する式９により表される。
【００６４】
ΔＶgＭ９＝ＶgＭ９Ｌ−ＶgＭ９Ｈ＝Ｒ３×（ＩＭ３＋ＩＭ７）＋ＶgsＭ７＋ＶgsＭ１０１−ＶthＭ９ ・・・式９
【００６５】
さらに、この式９を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位ＶgＭ９の変動時間ｔＬＨは、下記する式１０により表される。
【００６６】
ｔＬＨ＝ΔＶgＭ９×Ｃx／Ｉcx＝｛Ｒ３×（ＩＭ３＋ＩＭ７）＋ＶgsＭ７＋ＶgsＭ１０１−ＶthＭ９｝×Ｃx／Ｉcx・・・式１０
【００６７】
ここで、Ｃxは、第９のトランジスタ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。
上述の式１０により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、先に式５に示された従来回路における応答時間と異なり、電源電圧に依存しないものであることが理解できる。
【００６８】
したがって、本発明の実施の形態におけるコンパレータは、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。
【００６９】
次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第２の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０２のトランジスタ（図２においては「Ｍ１０２」と表記）１７が次述するよう設けられた点が、第１の実施例と異なるものである。
【００７０】
第１０２のトランジスタ１７は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第８のトランジスタ８のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。
【００７１】
かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第２の実施例における第１０２のトランジスタ１７に流れる電流は、第４の抵抗器３４に流れ込むものとなっている。
【００７２】
このような回路動作にあっても、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位ＶgＭ９の変動時間ｔＬＨは、先の第１の実施例同様、先の式１０により表される。
したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しなくなる。
【００７３】
しかして、この第２の実施例におけるコンパレータも、図６に示されたように電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。
【００７４】
次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第３の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０３のトランジスタ（図３においては「Ｍ１０３」と表記）１８が次述するよう設けられた点が、第１の実施例と異なるものである。
【００７５】
第１０３のトランジスタ１８は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第７のトランジスタ７のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。
【００７６】
かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第３の実施例における第１０３のトランジスタ１８に流れる電流は、第３の抵抗器３３に流れ込むものとなっている。
【００７７】
このように、出力電圧がＬｏｗからＨｉｇｈに変化する際における第１０３のトランジスタ１８に流れる電流の流入先が、第１の実施例と異なるが、第９のトランジスタ９のゲート電位ＶgＭ９の変動時間ｔＬＨは、下記する式１１により表さる。
【００７８】
ｔＬＨ＝ΔＶgＭ９×Ｃx／Ｉcx＝｛Ｒ３×（ＩＭ３＋ＩＭ７＋ＩＭ６）＋ＶgsＭ７＋ＶgsＭ１０１−ＶthＭ９｝×Ｃx／Ｉcx・・・式１１
【００７９】
結局、この第３の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第３の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。
【００８０】
次に、第４の実施例について、図４を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第４の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０４のトランジスタ（図４においては「Ｍ１０４」と表記）１９が次述するよう設けられた点が、第１の実施例と異なるものである。
【００８１】
第１０４のトランジスタ１０９は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレイン及びゲートが、第７のトランジスタ７のドレイン及びゲートに接続されたものとなっていかかる構成における回路動作は、次述する点を除けば、基本的には、先の第３の実施例と同様である。
【００８２】
すなわち、先の第３の実施例においては、第１０３のトランジスタ１８に流れる電流は第３の抵抗器３３に流れ込むのに対して、この第４の実施例における第１０４のトランジスタ１９に流れる電流は、第７のトランジスタ７に流れ込むものとなっている。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位ＶgＭ９の変動時間ｔＬＨは、第３の実施例の場合と同様に、先の式１１により表される。
【００８３】
結局、この第４の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第４の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。
【００８４】
次に、第５の実施例について、図５を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第５の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０５のトランジスタ（図５においては「Ｍ１０５」と表記）２０が次述するよう設けられた点が、第１の実施例と異なるものである。
【００８５】
第１０５のトランジスタ２０は、ＮＭＯＳＦＥＴであり、そのドレイン及びゲートが第６及び第８のトランジスタ６，８のドレインに接続される一方、ソースが第７のトランジスタ７のドレイン及びゲートに接続されたものとなっている。
かかる構成における回路動作は、基本的に、先の第４の実施例と同様である。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位ＶgＭ９の変動時間ｔＬＨは、第４の実施例の場合と同様に、先の式１１により表される。
【００８６】
結局、この第５の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第５の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。
【産業上の利用可能性】
【００８７】
電源電圧の変化に対する応答特性の変化が確実に抑制でき、さらなる安定性、
信頼性が所望されるコンパレータに適用できる。
【符号の説明】
【００８８】
１０１…第１の差動対
１０２…第２の差動対
１０３…フォールデットカスコード回路
１０４…出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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