(57)【要約】【課題】本願明細書に開示される技術は、ｄＶ／ｄｔノイズによって信号が回路の動作可能領域を外れる電圧となった場合であっても、信号の伝達を可能とする技術に関するものである。【解決手段】本願明細書に開示される技術に関する信号伝達装置は、絶縁トランス３０と、絶縁トランス３０の入力側に接続される入力側回路と、絶縁トランス３０の出力側に接続される出力側回路とを備える。出力側回路は、第１の端子に第１の入力が接続され、かつ、第２の端子に第２の入力が接続される第１の差動回路（３４、３５、３６、３７）を備える。第１の差動回路（３４、３５、３６、３７）の基準電位は、第２の端子に接続される。【選択図】図４
2018011108.tif 000002
【特許請求の範囲】
【請求項１】
絶縁トランスと、
前記絶縁トランスの入力側に接続される入力側回路と、
前記絶縁トランスの出力側に接続される出力側回路とを備え、
前記出力側回路は、
前記絶縁トランスの出力側における第１の端子と、前記絶縁トランスの出力側における端子であり、かつ、前記第１の端子とは反対側の端子である第２の端子とに接続され、
前記出力側回路は、
前記第１の端子に第１の入力が接続され、かつ、前記第２の端子に第２の入力が接続される第１の差動回路を備え、
前記第１の差動回路は、前記第１の入力と前記第２の入力との電位差に応じた信号を出力し、
前記第１の差動回路の基準電位は、前記第２の端子に接続される、
信号伝達装置。
【請求項２】
前記第１の差動回路は、基準電位が前記第２の端子に接続されるトランジスタである、
請求項１に記載の信号伝達装置。
【請求項３】
前記第１の差動回路は、ソース電位が前記第１の端子に接続され、かつ、ゲート電位が前記第２の端子に接続されるＮ型のＭＯＳＦＥＴであり、
前記出力側回路は、さらに、
電源電位と前記第１の差動回路のドレイン電位との間に接続される負荷を備える、
請求項２に記載の信号伝達装置。
【請求項４】
前記負荷は、抵抗である、
請求項３に記載の信号伝達装置。
【請求項５】
前記負荷は、定電流負荷である、
請求項３または請求項４に記載の信号伝達装置。
【請求項６】
前記負荷は、Ｐ型のＭＯＳＦＥＴである、
請求項３から請求項５のうちのいずれか１項に記載の信号伝達装置。
【請求項７】
前記第１の差動回路は、ソース電位が前記第１の端子に接続され、かつ、ゲート電位が前記第２の端子に接続されるＰ型のＭＯＳＦＥＴであり、
前記出力側回路は、さらに、
ＧＮＤ電位と前記第１の差動回路のドレイン電位との間に接続される負荷を備える、
請求項２に記載の信号伝達装置。
【請求項８】
前記負荷は、抵抗である、
請求項７に記載の信号伝達装置。
【請求項９】
前記負荷は、定電流負荷である、
請求項７または請求項８に記載の信号伝達装置。
【請求項１０】
前記負荷は、Ｎ型のＭＯＳＦＥＴである、
請求項７から請求項９のうちのいずれか１項に記載の信号伝達装置。
【請求項１１】
前記出力側回路は、さらに、
前記第１の差動回路に接続され、かつ、前記第１の差動回路の出力信号を、ＧＮＤ電位基準の電圧信号、または、電源電位基準の電圧信号に変換する第１の信号変換回路を備える、
請求項１または請求項２に記載の信号伝達装置。
【請求項１２】
前記第１の信号変換回路は、
前記第１の差動回路の出力信号を増幅する増幅回路と、
増幅された前記第１の差動回路の出力信号を電圧信号に変換する電圧変換回路とを備える、
請求項１１に記載の信号伝達装置。
【請求項１３】
前記増幅回路は、カレントミラー回路を含む、
請求項１２に記載の信号伝達装置。
【請求項１４】
前記電圧変換回路は、カレントミラーラッチ回路を含む、
請求項１２に記載の信号伝達装置。
【請求項１５】
前記出力側回路は、さらに、
前記第２の端子に第３の入力が接続され、かつ、前記第１の端子に第４の入力が接続される第２の差動回路を備え、
前記第２の差動回路は、前記第３の入力と前記第４の入力との電位差に応じた信号を出力し、
前記第２の差動回路の基準電位は、前記第１の端子に接続される、
請求項１から請求項１４のうちのいずれか１項に記載の信号伝達装置。
【請求項１６】
前記第２の差動回路は、基準電位が前記第１の端子に接続されるトランジスタである、
請求項１５に記載の信号伝達装置。
【請求項１７】
前記出力側回路は、さらに、
前記第２の差動回路に接続され、かつ、前記第２の差動回路の出力信号を、ＧＮＤ電位基準の電圧信号、または、電源電位基準の電圧信号に変換する第２の信号変換回路を備える、
請求項１５または請求項１６に記載の信号伝達装置。
【請求項１８】
前記第１の差動回路に接続され、かつ、前記第１の差動回路の出力信号を、ＧＮＤ電位基準の電圧信号、または、電源電位基準の電圧信号に変換する第１の信号変換回路と、前記第２の信号変換回路とが、異なる電位基準で電圧信号に変換する回路である場合に、
前記出力側回路は、さらに、
前記第１の差動回路からの出力信号、および、前記第２の差動回路からの出力信号をＯＲ論理で合成する合成回路と、
前記合成回路からの出力をセット信号またはリセット信号として出力する出力回路とを備える、
請求項１７に記載の信号伝達装置。
【請求項１９】
請求項１から請求項１８のうちのいずれか１項に記載された信号伝達装置と、
前記信号伝達装置に接続されるゲートドライバと、
前記ゲートドライバの出力端に接続される電力スイッチング素子とを備える、
電力スイッチング素子駆動装置。
【請求項２０】
前記電力スイッチング素子は、
前記ゲートドライバの出力端にゲート電位が接続される絶縁ゲート型バイポーラトランジスタと、
前記絶縁ゲート型バイポーラトランジスタのコレクタ電位およびエミッタ電位に跨って接続されるフリーホイールダイオードとを備える、
請求項１９に記載の電力スイッチング素子駆動装置。
【請求項２１】
前記電力スイッチング素子は、
前記ゲートドライバの出力端にゲート電位が接続されるＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン電位およびソース電位に跨って接続されるショットキーバリアダイオードとを備える、
請求項１９に記載の電力スイッチング素子駆動装置。
【請求項２２】
前記電力スイッチング素子は、ＳｉＣ材料からなる、
請求項２１に記載の電力スイッチング素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、たとえば、通信分野、または、異電源間通信が必要な半導体スイッチング素子駆動装置などで用いられる、デジタルアイソレータの技術に関するものである。
【背景技術】
【０００２】
従来から、１次側（入力側）の回路構成と２次側（出力側）の回路構成との間で異電源間通信が必要となる用途では、絶縁トランスの入力側と出力側との間の基準電位の差が変動するｄＶ／ｄｔによってｄＶ／ｄｔノイズが発生する場合があった。これに対し、当該ｄＶ／ｄｔノイズが生じさせる誤動作を防止する取り組みがなされてきた。
【０００３】
たとえば、特許文献１（特開２０１６−４６７２３号公報）に例示される回路では、絶縁トランスの出力側のコイルに、入力側に流れる電流に応じた差動電圧が誘起される。
【０００４】
そして、出力側のコイルから電位を差動入力で受信することによって、ｄＶ／ｄｔによって発生するｄＶ／ｄｔノイズを除去する。そうすることによって、ｄＶ／ｄｔノイズによって生じる誤動作を防止する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−４６７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の技術では、ｄＶ／ｄｔノイズによって、出力側のコイルにおける信号が出力側の回路構成における動作可能領域を外れる電圧となった場合、出力側の回路では当該信号を受信することができない。そのため、差動入力で受信する回路であっても、ｄＶ／ｄｔノイズを除去することができない。
【０００７】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、ｄＶ／ｄｔノイズによって信号が回路の動作可能領域を外れる電圧となった場合であっても、信号の伝達を可能とする技術に関するものである。
【課題を解決するための手段】
【０００８】
本願明細書に開示される技術の第１の態様は、絶縁トランスと、前記絶縁トランスの入力側に接続される入力側回路と、前記絶縁トランスの出力側に接続される出力側回路とを備え、前記出力側回路は、前記絶縁トランスの出力側における第１の端子と、前記絶縁トランスの出力側における端子であり、かつ、前記第１の端子とは反対側の端子である第２の端子とに接続され、前記出力側回路は、前記第１の端子に第１の入力が接続され、かつ、前記第２の端子に第２の入力が接続される第１の差動回路を備え、前記第１の差動回路は、前記第１の入力と前記第２の入力との電位差に応じた信号を出力し、前記第１の差動回路の基準電位は、前記第２の端子に接続される。
【０００９】
本願明細書に開示される技術の第２の態様は、上記の信号伝達装置と、前記信号伝達装置に接続されるゲートドライバと、前記ゲートドライバの出力端に接続される電力スイッチング素子とを備える。
【発明の効果】
【００１０】
本願明細書に開示される技術の第１の態様は、絶縁トランスと、前記絶縁トランスの入力側に接続される入力側回路と、前記絶縁トランスの出力側に接続される出力側回路とを備え、前記出力側回路は、前記絶縁トランスの出力側における第１の端子と、前記絶縁トランスの出力側における端子であり、かつ、前記第１の端子とは反対側の端子である第２の端子とに接続され、前記出力側回路は、前記第１の端子に第１の入力が接続され、かつ、前記第２の端子に第２の入力が接続される第１の差動回路を備え、前記第１の差動回路は、前記第１の入力と前記第２の入力との電位差に応じた信号を出力し、前記第１の差動回路の基準電位は、前記第２の端子に接続されるものである。このような構成によれば、ｄＶ／ｄｔノイズによって信号が回路の動作可能領域を外れる電圧となった場合であっても、信号の伝達が可能となる。
【００１１】
本願明細書に開示される技術の第２の態様は、上記の信号伝達装置と、前記信号伝達装置に接続されるゲートドライバと、前記ゲートドライバの出力端に接続される電力スイッチング素子とを備える。このような構成によれば、電力スイッチング素子の動作時にｄＶ／ｄｔノイズが発生する場合であっても、信号伝達を実現することができる。
【００１２】
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に関する、信号伝達装置の構成を概略的に例示する図である。
【図２】＋ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【図３】−ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【図４】実施の形態に関する、信号伝達装置の構成を概略的に例示する図である。
【図５】実施の形態に関する信号伝達装置において、受信コアの内部構成を詳細に例示する図である。
【図６】実施の形態に関する信号伝達装置において、受信コア以下の回路の詳細な内部構成を例示する図である。
【図７】＋ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【図８】−ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【図９】実施の形態に関する、信号伝達装置の構成を概略的に例示する図である。
【図１０】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１１】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１２】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１３】実施の形態に関する、信号伝達装置の構成を概略的に例示する図である。
【図１４】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１５】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１６】実施の形態に関する、信号伝達装置の構成の一部を概略的に例示する図である。
【図１７】実施の形態に関する、信号伝達装置を応用した回路構成を例示する図である。
【図１８】実施の形態に関する、信号伝達装置を応用した回路構成を例示する図である。
【発明を実施するための形態】
【００１４】
以下、添付される図面を参照しながら実施の形態について説明する。
【００１５】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される画像などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
【００１６】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００１７】
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００１８】
＜第１の実施の形態＞
以下、本実施の形態に関する信号伝達装置について説明する。
【００１９】
＜信号伝達装置の構成について＞
図１は、本実施の形態に関する信号伝達装置の構成を概略的に例示する図である。
【００２０】
図１に例示されるように、信号伝達装置は、絶縁トランスを挟んで、入力側の回路構成と、出力側の回路構成とを備える。
【００２１】
絶縁トランスは、酸化膜またはポリイミドなどの絶縁膜が、トランスの入力側の回路構成とトランスの出力側の回路構成との間に形成された構成である。このような構成であることによって、入力側の回路構成と出力側の回路構成との間の電気的絶縁を確保することができる。以下の実施の形態では、当該絶縁トランスには、特に、マイクロトランスなどのコアを有しないトランスが想定される。しかしながら、鉄芯などのコアを有する絶縁トランスが適用されてもよい。
【００２２】
入力側の回路構成は、復調回路１０と、コイル配線１３とを備える。
【００２３】
また、出力側の回路構成は、復調回路２０と、コイル配線２３と、インピーダンス２４と、インピーダンス２５とを備える。
【００２４】
入力側の回路構成と出力側の回路構成との間、すなわち、コイル配線１３およびコイル配線２３を備える絶縁トランスにおいては、寄生（浮遊）容量Ｃが存在する。また、入力側の回路構成と出力側の回路構成との間には、コイル配線などのインピーダンス成分が存在する。
【００２５】
入力側の回路構成と出力側の回路構成との間で異電源間通信を行う用途である場合では、絶縁トランスを挟んで基準電位の差に変動が生じる。このとき、寄生容量Ｃの容量結合が生じ、寄生容量Ｃに電流がチャージ、または、ディスチャージされる。
【００２６】
寄生容量Ｃにおける電流のチャージ、または、ディスチャージ、さらには、コイル配線などのインピーダンス成分によって、出力側の絶縁トランス端において電位が変動する。すなわち、ｄＶ／ｄｔノイズが生じる。
【００２７】
このとき、出力側の絶縁トランス端における電位の変動によって、出力側の回路構成の動作可能領域を外れる電圧信号が発生すると、出力側の回路構成において信号を適切に受信することができない。
【００２８】
図２は、出力側の回路構成における基準電位が正の側に変動する場合、すなわち、＋ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【００２９】
図２においては、ｄＶ／ｄｔ、図１における入力信号の電位（ＩＮ）、図１における復調回路１０の出力信号の電位（ＴＸ１）、図１における復調回路１０の出力信号の電位（ＴＸ２）、図１における復調回路２０の受信信号の電位（ＲＸ１）、図１における復調回路２０の受信信号の電位（ＲＸ２）、および、図１における復調回路２０の出力信号の電位（ＯＵＴ）が順に例示される。
【００３０】
図２に例示されるように、＋ｄＶ／ｄｔの期間においては、ｄＶ／ｄｔノイズが生じることによって、ＲＸ１およびＲＸ２において電位の低下、具体的には、復調回路２０のＧＮＤ電位付近までの低下が見られる。
【００３１】
＋ｄＶ／ｄｔの期間においては、ＲＸ１の電位およびＲＸ２の電位は、復調回路２０のＧＮＤ電位よりも低い値となる。したがって、復調回路２０の電位の動作可能領域を外れるため、＋ｄＶ／ｄｔの期間においては、適切に信号を受信できていない。
【００３２】
したがって、＋ｄＶ／ｄｔの期間においては、ＯＵＴにＲＸ１の電位およびＲＸ２の電位が反映されていない。
【００３３】
図３は、出力側の回路構成における基準電位が負の側に変動する場合、すなわち、−ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【００３４】
図３においては、ｄＶ／ｄｔ、図１における入力信号の電位（ＩＮ）、図１における復調回路１０の出力信号の電位（ＴＸ１）、図１における復調回路１０の出力信号の電位（ＴＸ２）、図１における復調回路２０の受信信号の電位（ＲＸ１）、図１における復調回路２０の受信信号の電位（ＲＸ２）、および、図１における復調回路２０の出力信号の電位（ＯＵＴ）が順に例示される。
【００３５】
図３に例示されるように、−ｄＶ／ｄｔの期間においては、ｄＶ／ｄｔノイズが生じることによって、ＲＸ１およびＲＸ２において電位の上昇、具体的には、復調回路２０の電源電位付近までの上昇が見られる。
【００３６】
−ｄＶ／ｄｔの期間においては、ＲＸ１の電位およびＲＸ２の電位は、復調回路２０の電源電位よりも高い値となる。したがって、復調回路２０の電位の動作可能領域を外れるため、−ｄＶ／ｄｔの期間においては、適切に信号を受信できていない。
【００３７】
したがって、−ｄＶ／ｄｔの期間においては、ＯＵＴにＲＸ１の電位およびＲＸ２の電位が反映されていない。
【００３８】
以上のように、ｄＶ／ｄｔノイズによって出力側の回路構成の動作可能領域を外れる信号が発生すると、信号の伝達を行うことができない。
【００３９】
なお、ｄＶ／ｄｔが発生した際に、寄生容量Ｃをチャージ、または、ディスチャージするために必要な電流値をＩとすると、
【００４０】
【数１】
2018011108.tif 000003
【００４１】
となり、この時の出力側の絶縁トランス端における電位の変動値ΔＶは、
【００４２】
【数２】
2018011108.tif 000004
【００４３】
となる。
【００４４】
仮に、Ｃ＝０．３００ｐＦ、ｄＶ／ｄｔ＝１００ｋＶ／ｕｓ、Ｒ＝１００Ωとすると、
【００４５】
【数３】
2018011108.tif 000005
【００４６】
となる。
【００４７】
図４は、本実施の形態に関する信号伝達装置の構成を概略的に例示する図である。図４に例示される信号伝達装置は、絶縁トランスを２対使用するシングルエンドの回路構成である。
【００４８】
図４に例示される信号伝達装置は、絶縁トランス３０を駆動する入力側の変調回路として、信号の立ち上がりであるＯＮエッジで動作する変調回路３１を有する。また、図４に例示される信号伝達装置は、絶縁トランス３２を駆動する入力側の変調回路として、信号の立ち下がりであるＯＦＦエッジで動作する変調回路３３を有する。
【００４９】
変調回路３１は、ＯＮエッジを検出するワンショット回路３００と、互いに並列に接続された金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）３０１と、ＭＯＳＦＥＴ３０２とを有する。
【００５０】
変調回路３３は、ＯＦＦエッジを検出するワンショット回路３０３と、互いに並列に接続されたＭＯＳＦＥＴ３０４と、ＭＯＳＦＥＴ３０５とを有する。
【００５１】
また、図４に例示される信号伝達装置は、出力側回路として、２つの受信コアを、それぞれの絶縁トランスに対応して有する。
【００５２】
具体的には、絶縁トランス３０の出力側の絶縁トランス端であるＲＸ１に入力端子が接続される受信コア３４と、絶縁トランス３０の出力側の絶縁トランス端であり、かつ、ＲＸ１とは反対側であるＲＸ２に入力端子が接続される受信コア３５とを有する。
【００５３】
また、絶縁トランス３２の出力側の絶縁トランス端であるＲＸ３に入力端子が接続される受信コア３６と、絶縁トランス３２の出力側の絶縁トランス端であり、かつ、ＲＸ３とは反対側であるＲＸ４に入力端子が接続される受信コア３７とを有する。
【００５４】
それぞれの受信コアの基準電位は、入力端子が接続される端子の反対側の端子の電位、すなわち、ＲＸ１に対するＲＸ２、ＲＸ３に対するＲＸ４に固定される。
【００５５】
また、図４に例示される信号伝達装置は、受信コア３４の後段において、受信した信号をＧＮＤ（ＡＧＮＤ）電位基準の信号へ変換するための信号変換回路３８を有する。また、図４に例示される信号伝達装置は、受信コア３６の後段において、受信した信号をＧＮＤ（ＡＧＮＤ）電位基準の信号へ変換するための信号変換回路４０を有する。
【００５６】
また、図４に例示される信号伝達装置は、受信コア３５の後段において、受信した信号を電源（ＡＶＤＤ）電位基準の信号へ変換するための信号変換回路３９を有する。また、図４に例示される信号伝達装置は、受信コア３７の後段において、受信した信号を電源（ＡＶＤＤ）電位基準の信号へ変換するための信号変換回路４１を有する。
【００５７】
そして、それぞれの絶縁トランスに対応する１対の信号変換回路からの出力は、合成回路４３においてそれぞれＯＲ論理で統合される。さらに、それぞれの絶縁トランスから復元された信号であるそれぞれの合成回路４３からの出力は、ＳＲ−フリップフロップラッチ回路４２において信号復元される。そして、出力信号（ＯＵＴ）が生成される。
【００５８】
＜受信コアの構成について＞
図５は、本実施の形態に関する信号伝達装置において、受信コアの内部構成を詳細に例示する図である。図５においては、絶縁トランス３０に接続される回路構成について例示される。なお、絶縁トランス３２に接続される回路構成については、絶縁トランス３０に接続される回路構成と同様の構成であるため、図示は省略される。
【００５９】
受信コア３４には、Ｎ型のＭＯＳＦＥＴであるＭＯＳＦＥＴ４００が設けられる。ＭＯＳＦＥＴ４００のゲート電位は、反対側のＲＸ２に接続される。
【００６０】
また、受信コア３５には、Ｐ型のＭＯＳＦＥＴであるＭＯＳＦＥＴ４０１が設けられる。ＭＯＳＦＥＴ４０１のゲート電位は、反対側のＲＸ１に接続される。
【００６１】
ＭＯＳＦＥＴ４００には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ４００のゲート電位は、ソース電位が接続されるＲＸ１とは反対側のＲＸ２に接続されているため、ＭＯＳＦＥＴ４００のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【００６２】
したがって、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４００から出力される電流は、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。すなわち、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４００は、ソース電位とゲート電位との間の電位差に応じた信号を出力する差動回路として機能する。
【００６３】
ＭＯＳＦＥＴ４００の電流信号は、電流増幅器４０４に出力され、さらに、電流増幅器４０４によって電流信号として増幅される。その後、ＧＮＤ（ＡＧＮＤ）電位基準の信号として取り出すため、電流電圧変換回路４０５を通して、電圧信号として出力される。
【００６４】
同様に、ＭＯＳＦＥＴ４０１には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ４０１のゲート電位は、ソース電位が接続されるＲＸ２とは反対側のＲＸ１に接続されているため、ＭＯＳＦＥＴ４０１のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【００６５】
したがって、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４０１から出力される電流も、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。すなわち、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４０１も、ソース電位とゲート電位との間の電位差に応じた信号を出力する差動回路として機能する。
【００６６】
そして、ＭＯＳＦＥＴ４０１の電流信号は、電流増幅器４０７に出力され、さらに、電流増幅器４０７によって電流信号として増幅される。その後、電源（ＡＶＤＤ）電位基準の信号として取り出すため、電流電圧変換回路４０８を通して、電圧信号として出力される。
【００６７】
＜受信コア以下の詳細な構成について＞
図６は、本実施の形態に関する信号伝達装置において、受信コア以下の回路の詳細な内部構成を例示する図である。図６においては、絶縁トランス３０に接続される回路構成について例示される。なお、絶縁トランス３２に接続される回路構成については、絶縁トランス３０に接続される回路構成と同様の構成であるため、図示は省略される。
【００６８】
受信コア３４に接続される電流増幅器４０４は、ＭＯＳＦＥＴ４００から出力される電流信号を、所定の場合に増幅するカレントミラー回路を含むものである。
【００６９】
電流増幅器４０４は、ＧＮＤ電位を基準として定電流４２０を流すＭＯＳＦＥＴ４０９と、ＭＯＳＦＥＴ４００から出力される電流信号を後段の電流電圧変換回路４０５に伝達するためのＭＯＳＦＥＴ４１１、および、ＭＯＳＦＥＴ４１２とを備える。
【００７０】
同様に、受信コア３５に接続される電流増幅器４０７は、ＭＯＳＦＥＴ４０１から出力される電流信号を、所定の場合に増幅する回路である。
【００７１】
電流増幅器４０７は、電源電位を基準として定電流４２１を流すＭＯＳＦＥＴ４１０と、ＭＯＳＦＥＴ４０１から出力される電流信号を後段の電流電圧変換回路４０８に伝達するためのＭＯＳＦＥＴ４１３、および、ＭＯＳＦＥＴ４１４とを備える。
【００７２】
まず、受信コア３５におけるＭＯＳＦＥＴ４０１に流れる電流は、ＭＯＳＦＥＴ４１０に流れる定電流４２１と比較される。
【００７３】
ＲＸ１とＲＸ２との間に電位差が生じていないために、ＭＯＳＦＥＴ４０１に電流が流れていない場合は、ＭＯＳＦＥＴ４１０にのみ定電流４２１が流れている。そして、ＭＯＳＦＥＴ４１０は、定電流４２１に応じたゲート電位を生じさせる。
【００７４】
そのため、ＭＯＳＦＥＴ４１３には、ＭＯＳＦＥＴ４１０に流れる定電流４２１に応じたゲート電位、たとえば、１．５Ｖ程度が印加される。そして、ＭＯＳＦＥＴ４１３は、当該ゲート電位に応じた電流を流す。
【００７５】
ここで、ＭＯＳＦＥＴ４１４には、たとえば、０．３Ｖ程度の電位しか印加されず、ゲートはＯＦＦとなっている。
【００７６】
一方で、ＲＸ１とＲＸ２との間に電位差が生じたために、ＭＯＳＦＥＴ４０１に電流が流れる場合にも、ＭＯＳＦＥＴ４１０には定電流４２１が流れている。ここで、ＭＯＳＦＥＴ４０１に流れる電流値は、ＭＯＳＦＥＴ４０１のサイズと、絶縁トランスに励起される電流値によって決まる。
【００７７】
この場合、ＭＯＳＦＥＴ４１３に印加されるゲート電位は、ＲＸ２の電位変化に追従するように、たとえば、１．２Ｖ程度に変化する。
【００７８】
また、ＭＯＳＦＥＴ４１４には、ＭＯＳＦＥＴ４０１に流れる電流値に応じたゲート電位が印加される。そのため、ＭＯＳＦＥＴ４１４に印加されるゲート電位は、たとえば、１．５Ｖ程度となり、ＭＯＳＦＥＴ４１３に印加されるゲート電位よりも大きくなる。
【００７９】
このようにして、ＭＯＳＦＥＴ４０１に電流が流れる場合には、ＭＯＳＦＥＴ４１３とＭＯＳＦＥＴ４１４とによって、後段の電流電圧変換回路４０８における論理反転が行われる。
【００８０】
そして、電流電圧変換回路４０８に設けられた折り返し型カレントミラーと、後段のＳＲ−フリップフロップラッチ回路４２とによって電圧信号へ復元される。
【００８１】
同様に、受信コア３４におけるＭＯＳＦＥＴ４００に電流が流れる場合には、ＭＯＳＦＥＴ４１１とＭＯＳＦＥＴ４１２とによって、後段の電流電圧変換回路４０５における論理反転が行われる。
【００８２】
そして、電流電圧変換回路４０５に設けられた折り返し型カレントミラーと、後段のＳＲ−フリップフロップラッチ回路４２とによって電圧信号へ復元される。
【００８３】
図７は、出力側の回路構成における基準電位が正の側に変動する場合、すなわち、＋ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【００８４】
図７においては、ｄＶ／ｄｔ、図４における入力信号の電位（ＩＮ）、図４における変調回路３１の出力信号の電位（ＴＸ１）、図４における変調回路３３の出力信号の電位（ＴＸ２）、図４における受信コア３４の受信信号の電位（ＲＸ１）、図４における受信コア３５の受信信号の電位（ＲＸ２）、図４における受信コア３６の受信信号の電位（ＲＸ３）、図４における受信コア３７の受信信号の電位（ＲＸ４）、図４における受信コア３４および受信コア３６の出力信号の電位（第１の受信コア出力）、図４における受信コア３５および受信コア３７の出力信号の電位（第２の受信コア出力）、および、図４におけるＳＲ−フリップフロップラッチ回路４２の出力信号の電位（ＯＵＴ）が順に例示される。
【００８５】
図７に例示されるように、＋ｄＶ／ｄｔの期間においては、ｄＶ／ｄｔノイズが生じることによって、ＲＸ１、ＲＸ２、ＲＸ３、および、ＲＸ４において電位の低下、具体的には、出力側の回路構成のＧＮＤ電位付近までの低下が見られる。＋ｄＶ／ｄｔの期間においては、ＲＸ３の電位およびＲＸ４の電位は、ＧＮＤ電位よりも低い値となる。
【００８６】
しかしながら、受信コア３６におけるＭＯＳＦＥＴのゲート電位はＲＸ４に接続されているため、ｄＶ／ｄｔノイズによってＲＸ３およびＲＸ４における電位が大きく変動する場合であっても、受信コア３６におけるＭＯＳＦＥＴから出力される電流は、ＲＸ３とＲＸ４との間の電位差に応じた電流となる。
【００８７】
同様に、受信コア３７におけるＭＯＳＦＥＴのゲート電位はＲＸ３に接続されているため、ｄＶ／ｄｔノイズによってＲＸ３およびＲＸ４における電位が大きく変動する場合であっても、受信コア３７におけるＭＯＳＦＥＴから出力される電流は、ＲＸ３とＲＸ４との間の電位差に応じた電流となる。
【００８８】
ただし、受信コア３６の後段の電流増幅器は、ＧＮＤ電位を基準として定電流を流す回路であるため、＋ｄＶ／ｄｔの期間においては動作しない。
【００８９】
上記の電流信号を用いて電圧信号に変換することによって、ｄＶ／ｄｔノイズによって、絶縁トランスから出力される信号が回路構成における動作可能領域を外れる電圧となった場合であっても、絶縁トランスの出力側端子間の電位差に基づく電圧信号を受信することができる。
【００９０】
上記の電圧信号を用いることによって、＋ｄＶ／ｄｔの期間中であっても、ＯＵＴにＲＸ３の電位およびＲＸ４の電位が反映される。
【００９１】
図８は、出力側の回路構成における基準電位が負の側に変動する場合、すなわち、−ｄＶ／ｄｔにおける、絶縁トランス端における電位の変動を例示するシーケンス図である。
【００９２】
図８においては、ｄＶ／ｄｔ、図４における入力信号の電位（ＩＮ）、図４における変調回路３１の出力信号の電位（ＴＸ１）、図４における変調回路３３の出力信号の電位（ＴＸ２）、図４における受信コア３４の受信信号の電位（ＲＸ１）、図４における受信コア３５の受信信号の電位（ＲＸ２）、図４における受信コア３６の受信信号の電位（ＲＸ３）、図４における受信コア３７の受信信号の電位（ＲＸ４）、図４における受信コア３４および受信コア３６の出力信号の電位（第１の受信コア出力）、図４における受信コア３５および受信コア３７の出力信号の電位（第２の受信コア出力）、および、図４におけるＳＲ−フリップフロップラッチ回路４２の出力信号の電位（ＯＵＴ）が順に例示される。
【００９３】
図８に例示されるように、−ｄＶ／ｄｔの期間においては、ｄＶ／ｄｔノイズが生じることによって、ＲＸ１、ＲＸ２、ＲＸ３、および、ＲＸ４において電位の上昇、具体的には、出力側の回路構成の電源電位付近までの上昇が見られる。−ｄＶ／ｄｔの期間においては、ＲＸ１の電位およびＲＸ２の電位は、電源電位よりも高い値となる。
【００９４】
しかしながら、受信コア３４におけるＭＯＳＦＥＴ４００のゲート電位はＲＸ２に接続されているため、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、受信コア３４におけるＭＯＳＦＥＴ４００から出力される電流は、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。
【００９５】
同様に、受信コア３５におけるＭＯＳＦＥＴ４０１のゲート電位はＲＸ１に接続されているため、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、受信コア３５におけるＭＯＳＦＥＴ４０１から出力される電流は、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。
【００９６】
ただし、受信コア３５の後段の電流増幅器４０７は、電源電位を基準として定電流４２１を流す回路であるため、−ｄＶ／ｄｔの期間においては動作しない。
【００９７】
上記の電流信号を用いて電圧信号に変換することによって、ｄＶ／ｄｔノイズによって、絶縁トランスから出力される信号が回路構成における動作可能領域を外れる電圧となった場合であっても、絶縁トランスの出力側端子間の電位差に基づく電圧信号を受信することができる。
【００９８】
上記の電圧信号を用いることによって、−ｄＶ／ｄｔの期間中であっても、ＯＵＴにＲＸ１の電位およびＲＸ２の電位が反映される。
【００９９】
図４から図６に例示される回路構成によれば、＋ｄＶ／ｄｔおよび−ｄＶ／ｄｔのどちらの場合にも、少なくとも一方の回路が動作することによって、信号伝達が可能である。
【０１００】
さらに、図４から図６に例示される回路構成によれば、出力側の回路から入力側の回路へ信号が伝達される場合、すなわち、逆方向に信号が伝達される場合であっても、＋ｄＶ／ｄｔおよび−ｄＶ／ｄｔのいずれの場合にも対応することができる。
【０１０１】
なお、図４から図６に例示される回路構成において、１つの絶縁トランスに対して１対の受信コアが設けられる場合が示されたが、１つの絶縁トランスに対して１つの受信コア、より具体的には、ＲＸ１とＲＸ２とに跨ってソース電位とゲート電位とが接続されたトランジスタが１つ設けられる回路構成であっても、特定の状況下において動作可能である。このことは、以下の実施の形態においても同様である。
【０１０２】
＜第２の実施の形態＞
本実施の形態に関する信号伝達装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０３】
＜信号伝達装置の構成について＞
図９は、本実施の形態に関する信号伝達装置の構成を概略的に例示する図である。図９に例示される信号伝達装置は、トランスを１対使用するダブルエンドの回路構成である。このような構成であれば、回路構成の小型化が可能となる。
【０１０４】
図９に例示される信号伝達装置は、絶縁トランス５０の端部に接続される入力側の変調回路として、ＯＮエッジで動作する変調回路３１を有する。また、図９に例示される信号伝達装置は、絶縁トランス５０の端部に接続される入力側の変調回路として、ＯＦＦエッジで動作する変調回路３３を有する。
【０１０５】
変調回路３１と変調回路３３とは、絶縁トランス５０の入力側における、互いに反対側の端部に接続される。
【０１０６】
変調回路３１は、ワンショット回路３００と、ＭＯＳＦＥＴ３０１と、ＭＯＳＦＥＴ３０２とを有する。
【０１０７】
変調回路３３は、ワンショット回路３０３と、ＭＯＳＦＥＴ３０４と、ＭＯＳＦＥＴ３０５とを有する。
【０１０８】
また、図９に例示される信号伝達装置は、絶縁トランス５０の出力側の絶縁トランス端であるＲＸ１にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５００と、絶縁トランス５０の出力側の絶縁トランス端であり、かつ、ＲＸ１とは反対側であるＲＸ２にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５０１とを有する。
【０１０９】
ここで、ＭＯＳＦＥＴ５００のソース電位は、反対側となるＲＸ２に接続される。同様に、ＭＯＳＦＥＴ５０１のソース電位は、反対側となるＲＸ１に接続される。
【０１１０】
また、ＭＯＳＦＥＴ５００のドレイン端子には、負荷５０２を介して電源（ＡＶＤＤ）が接続される。そして、負荷５０２に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１１１】
また、ＭＯＳＦＥＴ５０１のドレイン端子には、負荷５０４を介して電源（ＡＶＤＤ）が接続される。そして、負荷５０４に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１１２】
波形成形回路５０３から出力された信号および波形成形回路５０５から出力された信号は、信号処理ロジック５０６によって信号処理された後、ＳＲ−フリップフロップラッチ回路４２において信号復元される。そして、出力信号（ＯＵＴ）が生成される。
【０１１３】
図９に例示される信号伝達装置において、ＭＯＳＦＥＴ５００には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ５００のソース電位は、ゲート電位が接続されるＲＸ１とは反対側のＲＸ２に接続されているため、ＭＯＳＦＥＴ５００のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【０１１４】
同様に、ＭＯＳＦＥＴ５０１には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ５０１のソース電位は、ゲート電位が接続されるＲＸ２とは反対側のＲＸ１に接続されているため、ＭＯＳＦＥＴ５０１のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【０１１５】
したがって、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ５００またはＭＯＳＦＥＴ５０１から出力される電流は、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。
【０１１６】
ＲＸ１とＲＸ２との間に電位差が生じていない場合、ＭＯＳＦＥＴ５００およびＭＯＳＦＥＴ５０１ともにゲート電位が印加されないため、ゲートはＯＦＦとなる。
【０１１７】
一方で、ＲＸ１とＲＸ２との間に電位差が生じたために、ＲＸ１からＲＸ２に向かって電流が流れる場合、ＭＯＳＦＥＴ５００のゲートがＯＮとなる。一方で、ＭＯＳＦＥＴ５０１のゲートは負バイアスが印加されるためＯＦＦとなる。
【０１１８】
この動作は、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても同様である。
【０１１９】
また、ＲＸ１とＲＸ２との間に電位差が生じたために、ＲＸ２からＲＸ１に向かって電流が流れる場合、ＭＯＳＦＥＴ５０１のゲートがＯＮとなる。一方で、ＭＯＳＦＥＴ５００のゲートは負バイアスが印加されるためＯＦＦとなる。
【０１２０】
この動作も、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても同様である。
【０１２１】
このような構成であることによって、＋ｄＶ／ｄｔ時に絶縁トランス５０の端部の電位が低下した状態であっても、ＭＯＳＦＥＴ５００およびＭＯＳＦＥＴ５０１に正常なゲート電圧を印加することが可能である。そのため、＋ｄＶ／ｄｔ発生時の信号伝達が可能である。
【０１２２】
図１０は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１２３】
図１０に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５０１とを有する。
【０１２４】
また、ＭＯＳＦＥＴ５００のドレイン端子には、抵抗負荷５０７を介して電源（ＡＶＤＤ）が接続される。そして、抵抗負荷５０７に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１２５】
また、ＭＯＳＦＥＴ５０１のドレイン端子には、抵抗負荷５０８を介して電源（ＡＶＤＤ）が接続される。そして、抵抗負荷５０８に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１２６】
抵抗負荷５０７および抵抗負荷５０８を設けることによって、回路規模を縮小し、かつ、負荷を容易に設定することができる。
【０１２７】
図１１は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１２８】
図１１に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５０１とを有する。
【０１２９】
また、ＭＯＳＦＥＴ５００のドレイン端子には、定電流負荷５０９を介して電源（ＡＶＤＤ）が接続される。そして、定電流負荷５０９に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１３０】
また、ＭＯＳＦＥＴ５０１のドレイン端子には、定電流負荷５１０を介して電源（ＡＶＤＤ）が接続される。そして、定電流負荷５１０に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１３１】
定電流負荷５０９および定電流負荷５１０を設けることによって、電源電圧に依存せずに負荷を設定することができる。
【０１３２】
図１２は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１３３】
図１２に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＮ型のＭＯＳＦＥＴ５０１とを有する。
【０１３４】
また、ＭＯＳＦＥＴ５００のドレイン端子には、Ｐ型のＭＯＳＦＥＴ５１１を介して電源（ＡＶＤＤ）が接続される。そして、Ｐ型のＭＯＳＦＥＴ５１１に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１３５】
また、ＭＯＳＦＥＴ５０１のドレイン端子には、Ｐ型のＭＯＳＦＥＴ５１２を介して電源（ＡＶＤＤ）が接続される。そして、Ｐ型のＭＯＳＦＥＴ５１２に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１３６】
Ｐ型のＭＯＳＦＥＴ５１１およびＰ型のＭＯＳＦＥＴ５１２を設けることによって、Ｎ型のＭＯＳＦＥＴのオン動作時にはＨｉ−Ｚとなる。そのため、負荷を軽くし、かつ、Ｎ型のＭＯＳＦＥＴのオフ動作時には負荷を重くすることができる。したがって、後段の波形成形回路への入力を高速化させることができる。
【０１３７】
＜第３の実施の形態＞
本実施の形態に関する信号伝達装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１３８】
＜信号伝達装置の構成について＞
図１３は、本実施の形態に関する信号伝達装置の構成を概略的に例示する図である。図１３に例示される信号伝達装置は、トランスを１対使用するダブルエンドの回路構成である。このような構成であれば、回路構成の小型化が可能となる。
【０１３９】
図１３に例示される信号伝達装置は、絶縁トランス５０の端部に接続される入力側の変調回路として、ＯＮエッジで動作する変調回路３１を有する。また、図９に例示される信号伝達装置は、絶縁トランス５０の端部に接続される入力側の変調回路として、ＯＦＦエッジで動作する変調回路３３を有する。
【０１４０】
変調回路３１と変調回路３３とは、絶縁トランス５０の入力側における、互いに反対側の端部に接続される。
【０１４１】
変調回路３１は、ワンショット回路３００と、ＭＯＳＦＥＴ３０１と、ＭＯＳＦＥＴ３０２とを有する。
【０１４２】
変調回路３３は、ワンショット回路３０３と、ＭＯＳＦＥＴ３０４と、ＭＯＳＦＥＴ３０５とを有する。
【０１４３】
また、図１３に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６０１とを有する。
【０１４４】
ここで、ＭＯＳＦＥＴ６００のソース電位は、反対側となるＲＸ２に接続される。同様に、ＭＯＳＦＥＴ６０１のソース電位は、反対側となるＲＸ１に接続される。
【０１４５】
また、ＭＯＳＦＥＴ６００のドレイン端子には、負荷６０２を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、負荷６０２に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１４６】
また、ＭＯＳＦＥＴ６０１のドレイン端子には、負荷６０４を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、負荷６０４に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１４７】
波形成形回路５０３から出力された信号および波形成形回路５０５から出力された信号は、信号処理ロジック５０６によって信号処理された後、ＳＲ−フリップフロップラッチ回路４２において信号復元される。そして、出力信号（ＯＵＴ）が生成される。
【０１４８】
図１３に例示される信号伝達装置において、ＭＯＳＦＥＴ６００には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ６００のソース電位は、ゲート電位が接続されるＲＸ１とは反対側のＲＸ２に接続されているため、ＭＯＳＦＥＴ６００のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【０１４９】
同様に、ＭＯＳＦＥＴ６０１には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。一方で、ＭＯＳＦＥＴ６０１のソース電位は、ゲート電位が接続されるＲＸ２とは反対側のＲＸ１に接続されているため、ＭＯＳＦＥＴ６０１のソース−ゲート間の電位差は、ＲＸ１とＲＸ２との間の電位差に等しい。
【０１５０】
したがって、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ６００またはＭＯＳＦＥＴ６０１から出力される電流は、ＲＸ１とＲＸ２との間の電位差に応じた電流となる。
【０１５１】
このような構成であることによって、−ｄＶ／ｄｔ時に絶縁トランス５０の端部の電位が上昇した状態であっても、ＭＯＳＦＥＴ６００およびＭＯＳＦＥＴ６０１に正常なゲート電圧を印加することが可能である。そのため、−ｄＶ／ｄｔ発生時の信号伝達が可能である。
【０１５２】
図１４は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１５３】
図１４に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６０１とを有する。
【０１５４】
また、ＭＯＳＦＥＴ６００のドレイン端子には、抵抗負荷６０７を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、抵抗負荷６０７に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１５５】
また、ＭＯＳＦＥＴ６０１のドレイン端子には、抵抗負荷６０８を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、抵抗負荷６０８に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１５６】
抵抗負荷６０７および抵抗負荷６０８を設けることによって、回路規模を縮小し、かつ、負荷を容易に設定することができる。
【０１５７】
図１５は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１５８】
図１５に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６０１とを有する。
【０１５９】
また、ＭＯＳＦＥＴ６００のドレイン端子には、定電流負荷６０９を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、定電流負荷６０９に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１６０】
また、ＭＯＳＦＥＴ６０１のドレイン端子には、定電流負荷６１０を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、定電流負荷６１０に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１６１】
定電流負荷６０９および定電流負荷６１０を設けることによって、電源電圧に依存せずに負荷を設定することができる。
【０１６２】
図１６は、本実施の形態に関する信号伝達装置の構成の一部を概略的に例示する図である。
【０１６３】
図１６に例示される信号伝達装置は、絶縁トランス５０の出力側のＲＸ１にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６００と、絶縁トランス５０の出力側のＲＸ２にゲート電位が接続されるＰ型のＭＯＳＦＥＴ６０１とを有する。
【０１６４】
また、ＭＯＳＦＥＴ６００のドレイン端子には、Ｎ型のＭＯＳＦＥＴ６１１を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、Ｎ型のＭＯＳＦＥＴ６１１に発生する電圧信号を受けて、波形成形回路５０３が信号を出力する。
【０１６５】
また、ＭＯＳＦＥＴ６０１のドレイン端子には、Ｎ型のＭＯＳＦＥＴ６１２を介してＧＮＤ（ＡＧＮＤ）が接続される。そして、Ｎ型のＭＯＳＦＥＴ６１２に発生する電圧信号を受けて、波形成形回路５０５が信号を出力する。
【０１６６】
Ｎ型のＭＯＳＦＥＴ６１１およびＮ型のＭＯＳＦＥＴ６１２を設けることによって、Ｐ型のＭＯＳＦＥＴのオン動作時にはＨｉ−Ｚとなる。そのため、負荷を軽くし、かつ、Ｐ型のＭＯＳＦＥＴのオフ動作時には負荷を重くすることができる。したがって、後段の波形成形回路への入力を高速化させることができる。
【０１６７】
＜第４の実施の形態＞
本実施の形態に関する信号伝達装置、および、電力スイッチング素子駆動装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１６８】
図１７は、以上の実施の形態に記載された信号伝達装置１００を応用した回路構成を例示する図である。
【０１６９】
図１７に例示されるように、信号伝達装置１００にゲートドライバ１０１が接続される。そして、ゲートドライバ１０１の出力端には、電力スイッチング素子１０００が接続される。
【０１７０】
電力スイッチング素子１０００は、具体的には、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）１０２、および、フリーホイールダイオード（ｆｒｅｅ−ｗｈｅｅｌｉｎｇ  ｄｉｏｄｅ、すなわち、ＦＷＤ）１０３からなる。
【０１７１】
ＩＧＢＴ１０２のゲート電位は、ゲートドライバ１０１の出力端に接続される。また、ＦＷＤ１０３は、ＩＧＢＴ１０２のコレクタ電位およびエミッタ電位に跨って接続される。
【０１７２】
当該回路構成によれば、異電源間で信号通信を行うＰ側の素子駆動回路部の信号伝達、または、ＲＴＣ（ｒｅａｌ  ｔｉｍｅ  ｃｏｎｔｒｏｌ（ＲＴＣ）への応用のために必要な高速通信に対応可能である。
【０１７３】
このような高速通信では、出力側の回路構成において、電位が高速、かつ、大きく変動することが想定される。したがって、ｄＶ／ｄｔノイズによって出力側の回路構成の動作可能領域を外れる電圧信号が出力されることが考えられるため、当該回路構成が特に有用である。
【０１７４】
また、当該回路構成によれば、パルス幅変調（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ、すなわち、ＰＷＭ）信号に加えて、Ａ／Ｄ変換による情報通信手段として活用することができる。
【０１７５】
＜第５の実施の形態＞
本実施の形態に関する信号伝達装置、および、電力スイッチング素子駆動装置について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１７６】
図１８は、以上の実施の形態に記載された信号伝達装置１００を応用した回路構成を例示する図である。
【０１７７】
図１８に例示されるように、信号伝達装置１００にゲートドライバ１０１が接続される。そして、ゲートドライバ１０１の出力端には、電力スイッチング素子１００１が接続される。
【０１７８】
電力スイッチング素子１００１は、具体的には、ＳｉＣ−金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）１０４、および、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ、すなわち、ＳＢＤ）１０５からなる。
【０１７９】
ＳｉＣ−ＭＯＳＦＥＴ１０４のゲート電位は、ゲートドライバ１０１の出力端が接続される。また、ＳＢＤ１０５は、ＳｉＣ−ＭＯＳＦＥＴ１０４のドレイン電位およびソース電位に跨って接続される。
【０１８０】
当該回路構成によれば、異電源間で信号通信が必要なＰ側の素子駆動回路部の信号伝達、または、ＲＴＣへの応用のために必要な高速通信に対応可能である。また、当該回路構成によれば、ＰＷＭ信号に加えて、Ａ／Ｄ変換による情報通信手段として活用することができる。
【０１８１】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
【０１８２】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１８３】
以上に記載された実施の形態によれば、信号伝達装置は、絶縁トランス３０と、絶縁トランス３０の入力側に接続される入力側回路と、絶縁トランス３０の出力側に接続される出力側回路とを備える。出力側回路は、絶縁トランス３０の出力側における第１の端子（ＲＸ１）と、絶縁トランス３０の出力側における端子であり、かつ、ＲＸ１とは反対側の端子である第２の端子（ＲＸ２）とに接続される。また、出力側回路は、第１の差動回路を備える。ここで、第１の差動回路は、たとえば、受信コア３４、受信コア３５、受信コア３６、および、受信コア３７のうちの少なくとも一方に対応するものである。受信コア３４は、ＲＸ１に第１の入力が接続され、かつ、ＲＸ２に第２の入力が接続される。また、受信コア３４は、第１の入力と第２の入力との電位差に応じた信号を出力する。また、受信コア３４の基準電位は、ＲＸ２に接続される。
【０１８４】
このような構成によれば、ｄＶ／ｄｔノイズによって信号が回路の動作可能領域を外れる電圧となった場合であっても、信号の伝達が可能となる。具体的には、受信コア３４の基準電位がＲＸ２に接続されるため、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、受信コア３４には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。したがって、ｄＶ／ｄｔの期間中に回路の動作可能領域を外れる電圧となった信号を、回路の動作可能領域に収まる電圧の信号として受信することができる。
【０１８５】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１８６】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１８７】
また、以上に記載された実施の形態によれば、受信コア３４は、基準電位がＲＸ２に接続されるトランジスタである。このような構成によれば、ＭＯＳＦＥＴ４００のゲート電位がＲＸ２に接続されるため、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４００には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。したがって、ｄＶ／ｄｔの期間中に回路の動作可能領域を外れる電圧となった信号を、回路の動作可能領域に収まる電圧の信号として受信することができる。
【０１８８】
また、以上に記載された実施の形態によれば、第１の差動回路は、ソース電位がＲＸ１に接続され、かつ、ゲート電位がＲＸ２に接続されるＮ型のＭＯＳＦＥＴ５０１である。また、出力側回路は、電源電位とＭＯＳＦＥＴ５０１のドレイン電位との間に接続される負荷５０４を備える。このような構成によれば、＋ｄＶ／ｄｔに対して、Ｎ型のＭＯＳＦＥＴの動作可能領域が制限されない。そして、＋ｄＶ／ｄｔの期間中に信号伝達が可能となる。
【０１８９】
また、以上に記載された実施の形態によれば、負荷は、抵抗負荷５０８である。このような構成によれば、負荷の設定が容易となる。また、回路規模が縮小することができる。
【０１９０】
また、以上に記載された実施の形態によれば、負荷は、定電流負荷５１０である。このような構成によれば、電源変動に依存しない負荷が設定することができる。
【０１９１】
また、以上に記載された実施の形態によれば、負荷は、Ｐ型のＭＯＳＦＥＴ５１２である。このような構成によれば、Ｎ型のＭＯＳＦＥＴがＯＮ状態であるときにはハイインピーダンス（Ｈｉ−Ｚ）になり、Ｎ型のＭＯＳＦＥＴがＯＦＦ状態であるときにはローインピーダンス（Ｌｏ−Ｚ）になる。そのため、信号伝達装置の動作スピードが速くなる。
【０１９２】
また、以上に記載された実施の形態によれば、第１の差動回路は、ソース電位がＲＸ１に接続され、かつ、ゲート電位がＲＸ２に接続されるＰ型のＭＯＳＦＥＴ６０１である。また、出力側回路は、ＧＮＤ電位とＭＯＳＦＥＴ６０１のドレイン電位との間に接続される負荷６０４を備える。このような構成によれば、−ｄＶ／ｄｔに対して、Ｐ型のＭＯＳＦＥＴの動作可能領域が制限されない。そして、−ｄＶ／ｄｔの期間中に信号伝達が可能となる。
【０１９３】
また、以上に記載された実施の形態によれば、負荷は、抵抗負荷６０８である。このような構成によれば、負荷の設定が容易となる。また、回路規模が縮小することができる。
【０１９４】
また、以上に記載された実施の形態によれば、負荷は、定電流負荷６１０である。このような構成によれば、電源変動に依存しない負荷が設定することができる。
【０１９５】
また、以上に記載された実施の形態によれば、負荷は、Ｎ型のＭＯＳＦＥＴ６１２である。このような構成によれば、Ｐ型のＭＯＳＦＥＴがＯＮ状態であるときにはＨｉ−Ｚになり、Ｐ型のＭＯＳＦＥＴがＯＦＦ状態であるときにはＬｏ−Ｚになる。そのため、信号伝達装置の動作スピードが速くなる。
【０１９６】
また、以上に記載された実施の形態によれば、出力側回路は、第１の信号変換回路を備える。ここで、第１の信号変換回路は、たとえば、信号変換回路３８、信号変換回路３９、信号変換回路４０、および、信号変換回路４１のうちの少なくとも一方に対応するものである。信号変換回路３８は、受信コア３４に接続され、かつ、受信コア３４の出力信号を、ＧＮＤ電位基準の電圧信号に変換する。信号変換回路３９は、受信コア３５に接続され、かつ、受信コア３５の出力信号を、電源電位基準の電圧信号に変換する。このような構成によれば、受信コアから出力される電流信号を電圧信号に変換することができる。また、ＧＮＤ電位基準の電圧信号に変換することによって、−ｄＶ／ｄｔの期間中にＲＸ１およびＲＸ２における電位が上昇する場合であっても、ＲＸ１とＲＸ２との間の電位差に応じた電圧信号を伝達することができる。また、電源電位基準の電圧信号に変換することによって、＋ｄＶ／ｄｔの期間中にＲＸ１およびＲＸ２における電位が低下する場合であっても、ＲＸ１とＲＸ２との間の電位差に応じた電圧信号を伝達することができる。
【０１９７】
また、以上に記載された実施の形態によれば、信号変換回路３８は、増幅回路と、電圧変換回路とを備える。ここで、増幅回路は、たとえば、電流増幅器４０４に対応するものである。また、電圧変換回路は、たとえば、電流電圧変換回路４０５に対応するものである。電流増幅器４０４は、受信コア３４の出力信号を増幅する。電流電圧変換回路４０５は、増幅された受信コア３４の出力信号を電圧信号に変換する。このような構成によれば、受信コア３４の出力信号が所定の大きさよりも小さい場合に増幅し、さらに、電圧信号に変換することができる。
【０１９８】
また、以上に記載された実施の形態によれば、電流増幅器４０４は、カレントミラー回路を含む。このような構成によれば、容易な構成で電流増幅を実現することができる。
【０１９９】
また、以上に記載された実施の形態によれば、電流電圧変換回路４０５は、カレントミラーラッチ回路を含む。このような構成によれば、容易な構成で電流電圧変換を実現することができる。
【０２００】
また、以上に記載された実施の形態によれば、出力側回路は、第２の差動回路を備える。ここで、第２の差動回路は、たとえば、第１の差動回路が受信コア３４である場合には受信コア３５、第１の差動回路が受信コア３５である場合には受信コア３４、第１の差動回路が受信コア３６である場合には受信コア３７、第１の差動回路が受信コア３７である場合には受信コア３６に対応するものである。受信コア３５は、ＲＸ２に第３の入力が接続され、かつ、ＲＸ１に第４の入力が接続される。また、受信コア３５は、第３の入力と第４の入力との電位差に応じた信号を出力する。また、受信コア３５の基準電位は、ＲＸ１に接続される。このような構成によれば、＋ｄＶ／ｄｔの期間中に信号伝達を可能とする差動回路と、−ｄＶ／ｄｔの期間中に信号伝達を可能とする差動回路とを双方同時に備えることができる。また、たとえば、図９に例示されるトランスを１対使用するダブルエンドの回路構成であれば、ＲＸ１からＲＸ２に向かう電流方向に対応する差動回路と、ＲＸ２からＲＸ１に向かう電流方向に対応する差動回路とを双方同時に備えることができる。また、このような構成によれば、絶縁トランスの出力側の回路から入力側の回路へ信号が伝達される場合であっても、＋ｄＶ／ｄｔの期間中に信号伝達を可能とする差動回路と、−ｄＶ／ｄｔの期間中に信号伝達を可能とする差動回路とを双方同時に備えることができる。
【０２０１】
また、以上に記載された実施の形態によれば、受信コア３５は、基準電位がＲＸ１に接続されるトランジスタである。このような構成によれば、ＭＯＳＦＥＴ４０１のゲート電位がＲＸ１に接続されるため、ｄＶ／ｄｔノイズによってＲＸ１およびＲＸ２における電位が大きく変動する場合であっても、ＭＯＳＦＥＴ４０１には、ＲＸ１とＲＸ２との間の電位差に応じた電流が流れる。したがって、ｄＶ／ｄｔの期間中に回路の動作可能領域を外れる電圧となった信号を、回路の動作可能領域に収まる電圧の信号として受信することができる。
【０２０２】
また、以上に記載された実施の形態によれば、出力側回路は、第２の信号変換回路を備える。ここで、第２の信号変換回路は、たとえば、第１の信号変換回路が信号変換回路３８である場合には信号変換回路３９、第１の信号変換回路が信号変換回路３９である場合には信号変換回路３８、第１の信号変換回路が信号変換回路４０である場合には信号変換回路４１、第１の信号変換回路が信号変換回路４１である場合には信号変換回路４０に対応するものである。信号変換回路３８は、受信コア３４に接続され、かつ、受信コア３４の出力信号を、ＧＮＤ電位基準の電圧信号に変換する。信号変換回路３９は、受信コア３５に接続され、かつ、受信コア３５の出力信号を、電源電位基準の電圧信号に変換する。このような構成によれば、受信コア３５から出力される電流信号を電圧信号に変換することができる。また、ＧＮＤ電位基準の電圧信号に変換することによって、−ｄＶ／ｄｔの期間中にＲＸ１およびＲＸ２における電位が上昇する場合であっても、ＲＸ１とＲＸ２との間の電位差に応じた電圧信号を伝達することができる。また、電源電位基準の電圧信号に変換することによって、＋ｄＶ／ｄｔの期間中にＲＸ１およびＲＸ２における電位が低下する場合であっても、ＲＸ１とＲＸ２との間の電位差に応じた電圧信号を伝達することができる。
【０２０３】
また、以上に記載された実施の形態によれば、信号変換回路３８と信号変換回路３９とが、異なる電位基準で電圧信号に変換する回路である場合に、出力側回路は、合成回路４３と、出力回路とを備える。ここで、出力回路は、たとえば、ＳＲ−フリップフロップラッチ回路４２に対応するものである。合成回路４３は、受信コア３４からの出力信号、および、受信コア３５からの出力信号をＯＲ論理で合成する。ＳＲ−フリップフロップラッチ回路４２は、合成回路４３からの出力をセット信号またはリセット信号として出力する。このような構成によれば、＋ｄＶ／ｄｔの期間中、および、−ｄＶ／ｄｔの期間中のどちらにおいても、絶縁トランスを介して信号伝達することによって、セット信号またはリセット信号を出力することができる。
【０２０４】
また、以上に記載された実施の形態によれば、電力スイッチング素子駆動装置は、信号伝達装置１００と、信号伝達装置１００に接続されるゲートドライバ１０１と、ゲートドライバ１０１の出力端に接続される電力スイッチング素子１０００とを備える。このような構成によれば、半導体スイッチング素子の動作時にｄＶ／ｄｔノイズが発生する場合であっても、信号伝達を実現することができる。また、このような構成によれば、出力側の回路でのウォッチドッグ、または、入力側の回路からの連続パルス送信を不要とすることができるため、回路規模を縮小することができる。
【０２０５】
また、以上に記載された実施の形態によれば、電力スイッチング素子１０００は、ゲートドライバ１０１の出力端にゲート電位が接続される絶縁ゲート型バイポーラトランジスタ１０２と、絶縁ゲート型バイポーラトランジスタ１０２のコレクタ電位およびエミッタ電位に跨って接続されるフリーホイールダイオード１０３とを備える。このような構成によれば、ＩＧＢＴおよびＦＷＤを用いたインバータ構成である半導体スイッチング素子の動作時にｄＶ／ｄｔノイズが発生する場合であっても、信号伝達を実現することができる。
【０２０６】
また、以上に記載された実施の形態によれば、電力スイッチング素子１００１は、ゲートドライバ１０１の出力端にゲート電位が接続されるＳｉＣ−ＭＯＳＦＥＴ１０４と、ＳｉＣ−ＭＯＳＦＥＴ１０４のドレイン電位およびソース電位に跨って接続されるショットキーバリアダイオード１０５とを備える。このような構成によれば、ＭＯＳＦＥＴおよびＳＢＤを用いたインバータ構成である半導体スイッチング素子の動作時にｄＶ／ｄｔノイズが発生する場合であっても、信号伝達を実現することができる。
【０２０７】
また、以上に記載された実施の形態によれば、電力スイッチング素子１００１は、ＳｉＣ材料からなる。このような構成によれば、ＳｉＣの特定を活かすことによって、高速、かつ、高温動作を実現することができる。
【０２０８】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
【０２０９】
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０２１０】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０２１１】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０２１２】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０２１３】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０２１４】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０２１５】
また、以上に記載された実施の形態で記載されたそれぞれの構成要素は、ソフトウェアまたはファームウェアとしても、それと対応するハードウェアとしても想定され、その双方の概念において、それぞれの構成要素は「部」または「処理回路」などと称される。
【０２１６】
また、本願明細書に開示される技術は、それぞれの構成要素が複数の装置に分散して備えられる場合、すなわち、システムのような態様であってもよいものとする。
【符号の説明】
【０２１７】
１０，２０  復調回路、１３，２３  コイル配線、２４，２５  インピーダンス、３０，３２，５０  絶縁トランス、３１，３３  変調回路、３４，３５，３６，３７  受信コア、３８，３９，４０，４１  信号変換回路、４２  ＳＲ−フリップフロップラッチ回路、４３  合成回路、１００  信号伝達装置、１０１  ゲートドライバ、１０２  絶縁ゲート型バイポーラトランジスタ、１０３  フリーホイールダイオード、１０４  ＳｉＣ−ＭＯＳＦＥＴ、１０５  ショットキーバリアダイオード、３００，３０３  ワンショット回路、３０１，３０２，３０４，３０５，４００，４０１，４０９，４１０，４１１，４１２，４１３，４１４，５００，５０１，５１１，５１２，６００，６０１，６１１，６１２  ＭＯＳＦＥＴ、４０４，４０７  電流増幅器、４０５，４０８  電流電圧変換回路、４２０，４２１  定電流、５０２，５０４，６０２，６０４  負荷、５０３，５０５  波形成形回路、５０６  信号処理ロジック、５０７，５０８，６０７，６０８  抵抗負荷、５０９，５１０，６０９，６１０  定電流負荷、１０００，１００１  電力スイッチング素子。
【図１】
2018011108.tif 000006
【図２】
2018011108.tif 000007
【図３】
2018011108.tif 000008
【図４】
2018011108.tif 000009
【図５】
2018011108.tif 000010
【図６】
2018011108.tif 000011
【図７】
2018011108.tif 000012
【図８】
2018011108.tif 000013
【図９】
2018011108.tif 000014
【図１０】
2018011108.tif 000015
【図１１】
2018011108.tif 000016
【図１２】
2018011108.tif 000017
【図１３】
2018011108.tif 000018
【図１４】
2018011108.tif 000019
【図１５】
2018011108.tif 000020
【図１６】
2018011108.tif 000021
【図１７】
2018011108.tif 000022
【図１８】
2018011108.tif 000023