(57)【要約】【課題】本発明は、電源品質を確保しつつ、信号品質を確保可能な半導体装置の提供を目的とする。【解決手段】２次元状に配置された複数の端子を備え、複数の端子が複数列に配置された半導体装置であって、複数の第１の電源端子および複数の第２の電源端子を含む電源端子群と、電源端子群よりも外周側の列に配置されるとともに、第１の信号の伝送のための複数の第１の信号端子と、電源端子群よりも内周側の列に配置されるとともに、第２の信号の伝送のための複数の第２の信号端子と、複数の第２の信号端子よりも内周側の列に配置されるとともに、第１の信号および第２の信号よりも低速である第３の信号の伝送のための複数の第３の信号端子と、互いに隣接する第１の電源端子と第２の電源端子に接続され、互いに隣接する第１の電源端子と第２の電源端子との間に実装されるコンデンサとを備えることを特徴とする半導体装置を提供する。【選択図】図２
2018133526.tif 000002
【特許請求の範囲】
【請求項１】
所定形状のパッケージの一の面に２次元状に配置された複数の端子を備え、前記複数の端子が前記面の外周側の列から内周側の列に延在する複数列に配置された半導体装置であって、
基準電圧が印加される複数の第１の電源端子および電源電圧が印加される複数の第２の電源端子を含む電源端子群と、
前記電源端子群よりも外周側の列に配置されるとともに、第１の信号の伝送のための複数の第１の信号端子と、
前記電源端子群よりも内周側の列に配置されるとともに、第２の信号の伝送のための複数の第２の信号端子と、
前記複数の第２の信号端子よりも内周側の列に配置されるとともに、前記第１の信号および前記第２の信号よりも低速である第３の信号の伝送のための複数の第３の信号端子と、
互いに隣接する前記第１の電源端子と前記第２の電源端子とに接続され、前記互いに隣接する前記第１の電源端子と前記第２の電源端子との間に実装されるコンデンサとを備えることを特徴とする半導体装置。
【請求項２】
前記第１の信号は第１の差動信号であって、少なくとも最外周の列を含む列に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の信号は前記第１の差動信号とは異なる第２の差動信号であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の信号端子および前記第２の信号端子のそれぞれは、互いに隣接して配置された正極性および負極性の１対の端子を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３の信号は差動信号以外の信号であることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の第３の信号端子の内周側には前記複数の第１の電源端子が配置されることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記電源端子群は隣接する複数列に配置され、
前記複数の第１の電源端子と前記複数の第２の電源端子はそれぞれ異なる列に配置されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の第１の電源端子は、前記複数の第１の信号端子に隣接する列に配置され、
前記複数の第２の電源端子は、前記複数の第１の電源端子に隣接し、かつ、前記複数の第２の信号端子に隣接する列に配置されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の電源端子および前記第２の電源端子は同一の列において交互に配置されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項１０】
前記電源端子群は複数列に配置され、前記コンデンサは互いに隣接する前記第１の電源端子と前記第２の電源端子との間に実装されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記電源端子群において、前記コンデンサが実装されない端子は前記第１の電源端子に割り当てられることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項１２】
前記複数の第１の信号端子、前記複数の第２の信号端子、および前記電源端子群のうちの少なくともいずれかは１列にのみ配置されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項１３】
前記複数の端子は千鳥格子を構成するように配置されることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
請求項１に記載の半導体装置が実装される複数の配線層を有するプリント基板であって、
前記第１の信号端子に接続される配線が形成されるとともに、前記半導体装置が実装される上面に配された第１の配線層と、
前記第２の信号端子に接続される配線が形成されるとともに、前記第１の配線層よりも下層に位置する第２の配線層と、
前記電源端子群に接続される配線が形成されるとともに、前記第１の配線層と前記第２の配線層との間に形成された電源配線層と、
前記第３の信号端子に接続される配線が形成されるとともに、前記第２の配線層よりも下層に位置する第３の配線層とを備えることを特徴とするプリント基板。
【請求項１５】
前記電源配線層は複数の配線層からなり、前記第１の電源端子に接続される第１の電源配線層は前記第１の配線層に最も近接した下層に形成されることを特徴とする請求項１４に記載のプリント基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の実装効率の向上のため、半導体装置の底面に複数の外部接続端子（半田ボール）を規則的に配列したボール・グリッド・アレイ（ＢＧＡ：Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージが用いられることが多くなっている。最近では、ＢＧＡパッケージの端子数が増加してきており、各端子から引き出された配線同士が交錯することがあるため、ＢＧＡパッケージの外周より内側の端子から配線を容易に引き出せるように端子を配置することが必要である。また、半導体装置の外部と高速通信を行うために、小振幅の差動信号を送受信するドライバやレシーバを半導体装置に搭載することが多くなっている。最近では、差動信号の通信速度の高速化が顕著であるため、電源品質を確保することが重要視されている。また、高速な差動信号を送受信するためには、インピーダンス整合による信号品質の確保が必要なため、差動信号端子が半導体パッケージの最外周に配置されることが望ましい。
【０００３】
特許文献１では、ＢＧＡパッケージの最外周に差動信号端子が配置された半導体装置において、空き端子の数を少なくできる端子配列が提案されている。また、特許文献２では、電源品質を確保するために、ＢＧＡパッケージの電源端子とグラウンド（ＧＮＤ）端子との間にバイパスコンデンサを実装する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−００４６２８号公報
【特許文献２】特開２００９−２３９２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ＢＧＡパッケージの最外周における差動信号端子と空き端子の配置のみが考慮されており、電源端子や他の信号の端子など内周側の信号の端子については考慮されていない。また、特許文献２では、電源端子とＧＮＤ端子との間にバイパスコンデンサを実装する発明が開示されているものの、信号端子の配置や各端子からの配線の引出しに関しては考慮されていない。
【０００６】
そこで、本発明は、電源品質を確保しつつ、信号品質を確保可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施態様による半導体装置は、所定形状のパッケージの一の面に２次元状に配置された複数の端子を備え、前記複数の端子が前記面の外周側の列から内周側の列に延在する複数列に配置された半導体装置であって、基準電圧が印加される複数の第１の電源端子および電源電圧が印加される複数の第２の電源端子を含む電源端子群と、前記電源端子群よりも外周側の列に配置されるとともに、第１の信号の伝送のための複数の第１の信号端子と、前記電源端子群よりも内周側の列に配置されるとともに、第２の信号の伝送のための複数の第２の信号端子と、前記複数の第２の信号端子よりも内周側の列に配置されるとともに、前記第１の信号および前記第２の信号よりも低速である第３の信号の伝送のための複数の第３の信号端子と、互いに隣接する前記第１の電源端子と前記第２の電源端子とに接続され、前記互いに隣接する前記第１の電源端子と前記第２の電源端子との間に実装されるコンデンサとを備える。
【発明の効果】
【０００８】
本発明によれば、電源品質を確保しつつ、信号品質を確保することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態における半導体装置およびプリント基板の部分断面図である。
【図２】本発明の第１の実施形態における半導体装置の端子および各配線層の平面図である。
【図３】本発明の第２の実施形態における半導体装置およびプリント基板の部分断面図である。
【図４】本発明の第２の実施形態における半導体装置の端子および各配線層の平面図である。
【図５】本発明の第３の実施形態における半導体装置の端子および各配線層の平面図である。
【図６】本発明の第４の実施形態における半導体装置の端子および各配線層の平面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
（第１の実施形態）
図１は、本発明の第1の実施形態における半導体装置１００とプリント基板２００の部分断面図である。半導体装置１００は、例えばＢＧＡの端子配列を有するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）である。図１には半導体装置１００の外周部の断面および近傍のプリント基板２００が示されている。なお、図１に示されたプリント基板２００は一部の構成を示すにすぎず、他の配線および電子部品を備え得る。
【００１１】
半導体装置１００はパッケージ１０１、ダイ１０２、バンプ１０３、インターポーザ１０４、端子１０５ａ〜１０５ｇ、ランド１０６ａ〜１０６ｇ、及び配線１０７を含む。パッケージ１０１は、セラミックまたは樹脂などから構成され、平面視において矩形などの多角形または円形をなしている。パッケージ１０１は、ダイ１０２を覆うように形成され、ダイ１０２を粉塵および水分等から保護する。ダイ１０２は、シリコンウエハから作成された半導体チップであって、例えば画像処理のためのデジタル信号処理回路を有している。バンプ１０３は、例えば半田ボールからなり、ダイ１０２とインターポーザ１０４を接合する。インターポーザ１０４は、板状をなすとともに、バンプ１０３と端子１０５ａ〜１０５ｇとの間に形成され、互いに配列ピッチの異なるバンプ１０３と端子１０５ａ〜１０５ｇとを接続する。端子１０５ａ〜１０５ｇは半田ボールからなり、半導体装置１００の底面において２次元状に配置されている。端子１０５ａ〜１０５ｇはプリント基板２００に接続され、プリント基板２００に実装された電子部品との間で信号を送受信することが可能である。端子１０５ａ〜１０５ｇは所定形状のパッケージ１０１の一の面に２次元状に、外周側の列から内周側の列に延在する複数列に配置される。また、端子１０５ａ〜１０５ｇは千鳥格子を構成するように配置され得る。
【００１２】
第１の信号の伝送のための第１の信号端子１０５ａは半導体装置１００の最外周に配置され得る。第１の信号は典型的には低雑音、高速伝送可能な第１の差動信号であり得る。ここで、差動信号はＰＣＩ  Ｅｘｐｒｅｓｓ、シリアルＡＴＡ、ＭＩＰＩ、ＵＳＢ、ＬＶＤＳ、ＳＬＶＳ、及びＨＤＭＩ（登録商標）等のように、互いに逆位相をなす１対の信号であり得る。但し、第１の信号は必ずしも差動信号に限定されず、他の伝送形式の信号であっても良い。また、図１において、第１の信号端子１０５ａは最外列にのみ配置されているが、最外列を含む２列若しくはそれ以上の列に配置されても良い。
【００１３】
ＧＮＤ端子１０５ｂ、電源端子１０５ｃは第１の信号端子１０５ａよりも内周側に配置され、電源端子群を構成している。ＧＮＤ端子１０５ｂは基準電圧が印加される第１の電源端子を構成する。電源端子１０５ｃは半導体装置の駆動電圧が印加される第２の電源端子を構成している。電源端子群は隣接する複数列に配置され、ＧＮＤ端子１０５ｂと電源端子１０５ｃはそれぞれ異なる列に配置され得る。ＧＮＤ端子１０５ｂは第１の信号端子１０５ａに隣接する列に配置され得る。なお、電源端子群は、ＧＮＤ端子１０５ｂ、電源端子１０５ｃに限定されず、さらに異なる電源電圧の端子を含み得る。
【００１４】
第２の信号の伝送のための第２の信号端子１０５ｄ、１０５ｅはＧＮＤ端子１０５ｂ、電源端子１０５ｃよりも内周側に配置されている。第２の信号端子１０５ｄ、１０５ｅは好適には第１の差動信号とは異なる第２の差動信号の伝送に用いられるが、他の伝送形式の信号であっても良い。第１の信号端子１０５ａおよび第２の信号端子１０５ｄ、１０５ｅのそれぞれは、互いに隣接して配置された正極性および負極性の１対の端子を備え得る。電源端子１０５ｃはＧＮＤ端子１０５ｂに隣接し、かつ、第２の信号端子１０５ｄ、１０５ｅに隣接する列に配置され得る。
【００１５】
第３の信号端子１０５ｆは第２の信号端子１０５ｄ、１０５ｅよりも内周側に配置され、第１の信号および第２の信号よりも低速の第３の信号の伝送に用いられる。第３の信号は制御信号線のように必ずしも高速伝送を要しない信号であって、差動信号以外の信号であり得るが、差動信号であることを妨げない。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内周側に配置される。
【００１６】
上述した端子１０５ａ〜１０５ｇはインターポーザ１０４の下面に形成されたランド１０６ａ〜１０６ｇに接続される。ランド１０６ａ〜１０６ｇは金属からなるパッドである。ランド１０６ｂ、１０６ｃには、配線１０７が延在して形成されており、配線１０７にはバイパス用のコンデンサ３００を実装することが可能である。
【００１７】
プリント基板２００は、複数層の配線基板であって、複数の配線層２０１＿１〜２０１＿９および複数の絶縁層２０２＿１〜２０２＿８を含む。配線層２０１＿１〜２０１＿９は銅などの金属配線、半田レジスト膜を含み、絶縁層２０２＿１〜２０２＿８はガラスエポキシなどの誘電体から構成され得る。なお、配線層、絶縁層の数および材質は限定されない。
【００１８】
第１の配線層２０１＿１はプリント基板２００の上面に配され、第１の配線層２０１＿１上には半導体装置１００が実装される。第１の配線層２０１＿１には例えば信号、電源、ＧＮＤの配線２０３ａ〜２０３ｇが形成され得る。配線２０３ａは、パッケージ１０１の最外列にある第１の信号端子１０５ａに接続される。第１の絶縁層２０２＿１は、第１の配線層２０１＿１および第２の配線層２０１＿２の間に形成され、第１の配線層２０１＿１および第２の配線層２０１＿２を絶縁する。
【００１９】
第２の配線層２０１＿２は第１の配線層２０１＿１に最も近接した下層に位置する電源配線層である。配線２０３ｂは、第２の配線層２０１＿２に形成されたＧＮＤプレーンであって、第１の絶縁層２０２＿１に形成されたビア２０４ｂを介して半導体装置１００のＧＮＤ端子１０５ｂに接続される。配線２０３ｂは、半導体装置１００の基準電位に用いられ、第１の差動信号の配線２０３ａのインピーダンスコントロールのためのリファレンス層として機能する。また、配線２０３ｂは、後述する第２の差動信号のための配線２０３ｃ、２０３ｄにおいても、インピーダンスコントロールのためのリファレンス層として用いられる。
【００２０】
配線２０３ｃは、第３の配線層２０１＿３に形成され、配線２０３ｄは第４の配線層２０１＿４に形成される。配線２０３ｃ、２０３ｄは第２の差動信号の伝送に用いられる。配線２０３ｃは第１の絶縁層２０２＿１、第２の絶縁層２０２＿２に形成されたビア２０４ｄを介して半導体装置１００の第２の信号端子１０５ｄに接続される。また、配線２０３ｃは第３の絶縁層２０２＿３に形成されたビア２０４ｈを介して配線２０３ｄに接続される。さらに、配線２０３ｄは絶縁層２０２＿１〜２０２＿３に形成されたビア２０４ｅを介して半導体装置１００の第２の信号端子１０５ｅに接続される。
【００２１】
配線２０３ｅは、第５の配線層２０１＿５に形成された電源プレーンであって、絶縁層２０２＿１〜２０２＿４に形成されたビア２０４ｃを介して半導体装置１００の電源端子１０５ｃに接続される。配線２０３ｅは、配線２０３ａの第１の差動信号、および配線２０３ｃの第２の差動信号の電源配線として用いられる。また、配線２０３ｅは、第２の差動信号の配線２０３ｃのインピーダンスコントロールのためのリファレンス層としても機能する。
【００２２】
配線２０３ｆは、第６の配線層２０１＿６に形成され、絶縁層２０２＿１〜２０２＿５に形成されたビア２０４ｆを介して半導体装置１００の第３の信号端子１０５ｆに接続される。配線２０３ｆは第１の信号および第２の信号よりも低速の第３の信号の伝送に用いられ得る。配線２０３ｇは、第７の配線層２０１＿７に形成されたＧＮＤプレーンであって、絶縁層２０２＿１〜２０２＿６に形成されたビア２０４ｇを介してＧＮＤ端子１０５ｇに接続される。配線２０３ｇは低速の信号の配線２０３ｆのリターン電流の経路として用いられる。
【００２３】
バイパスコンデンサ３００は、ＧＮＤ端子１０５ｂと電源端子１０５ｃとの間に実装される。バイパスコンデンサ３００は、配線１０７を介してＧＮＤ端子１０５ｂと電源端子１０５ｃとに接続し、ＧＮＤおよび電源のインピーダンスを低くし、ノイズを除去するために用いられる。
【００２４】
図２は、本発明の第１の実施形態における半導体装置１００および各配線層の平面図であって、プリント基板２００の裏面（第９の配線層２０１＿９）から見た半導体装置１００および各配線層を示している。図２（ａ）は、半導体装置１００をパッケージの底面から見た端子１０５ａ〜１０５ｇ、および第１の配線層２０１＿１を示している。図２（ｂ）〜（ｇ）は、ビア２０４および第２〜第７の配線層２０１＿２〜２０１＿７を示している。なお、図２（ａ）〜図２（ｇ）は、半導体装置１００の配線層のそれぞれの一部を模式的に示している。半導体装置１００の一部は、実線および破線で囲まれた矩形の領域として示されている。下側の実線は半導体装置１００の端部を表している。
【００２５】
図２（ａ）において、第１の信号端子１０５ａは半導体装置１００の最外列（第１列）および最外列の１つ内側の列（第２列）に配置されている。第１の信号端子１０５ａは、第１の差動信号に割り当てられ得る。配線２０３ａは、第１の信号端子１０５ａに接続されており、第１の差動信号の伝送のために用いられ得る。
【００２６】
ＧＮＤ端子１０５ｂおよび電源端子１０５ｃは第１の信号端子１０５ａに対して内側に配置されている。また、第２の信号端子１０５ｄ、１０５ｅはＧＮＤ端子１０５ｂ、電源端子１０５ｃよりも内側に配置され、第２の差動信号に割り当てられ得る。第３の信号端子１０５ｆはＧＮＤ端子１０５ｄ、電源端子１０５ｅよりも内側に配置され、第１の差動信号および第２の差動信号よりも低速の第３の信号に割り当てられ得る。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内側に配置されている。ＧＮＤ端子１０５ｂと電源端子１０５ｃとの間にはバイパスコンデンサ３００が実装される。バイパスコンデンサ３００は、配線１０７を介してＧＮＤ端子１０５ｂ及び電源端子１０５ｃと接続する。
【００２７】
図２（ｂ）は、プリント基板２００の第２の配線層２０１＿２を示している。配線２０３ｂは、第２の配線層２０１＿２に形成されたＧＮＤプレーンである。配線２０３ｂは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの基準電位として機能する。配線２０３ｂは、半導体装置１００のＧＮＤ端子１０５ｂにビア２０４ｂを介して接続される。
【００２８】
図２（ｃ）および図２（ｄ）は、それぞれプリント基板２００の第３の配線層２０１＿３および第４の配線層２０１＿４を示している。配線２０３ｃおよび配線２０３ｄは、それぞれ第３の配線層２０１＿３および第４の配線層２０１＿４に形成され、第２の差動信号の伝送のために用いられ得る。配線２０３ｃは、ビア２０４ｄを介して半導体装置１００の第２の信号端子１０５ｄに接続される。また、配線２０３ｄは、ビア２０４ｅを介して半導体装置１００の第２の信号端子１０５ｅに接続される。さらに、配線２０３ｄは、ビア２０４ｃの外側にあるビア２０４ｈを介して配線２０３ｃに接続される。
【００２９】
図２（ｅ）は、プリント基板２００の第５の配線層２０１＿５を示している。配線２０３ｅは、第５の配線層２０１＿５に形成された電源プレーンである。配線２０３ｅは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃ、２０３ｄの電源として用いられる。配線２０３ｅは、ビア２０４ｃを介して半導体装置１００の電源端子１０５ｃに接続される。
【００３０】
図２（ｆ）は、プリント基板２００の第６の配線層２０１＿６を示している。配線２０３ｆは、第６の配線層２０１＿６に形成され、第１の信号および第２の信号よりも低速の第３の信号の伝送のために用いられ得る。配線２０３ｆは、ビア２０４ｆを介して半導体装置１００の第３の信号端子１０５ｆに接続される。
【００３１】
図２（ｇ）は、プリント基板２００の第７の配線層２０１＿７を示している。配線２０３ｇは、第７の配線層２０１＿７に形成されたＧＮＤプレーンである。配線２０３ｇは、低速の信号の配線２０３ｆの基準電位として機能する。配線２０３ｆは、ビア２０４ｇを介して半導体装置１００のＧＮＤ端子１０５ｇに接続される。
【００３２】
上述した本発明の第１の実施形態では、半導体装置１００の最外列から順に、第１の差動信号、ＧＮＤ、電源、第２の差動信号、および低速信号の端子を配置する。また、電源端子とＧＮＤ端子との間にバイパスコンデンサを実装し、電源端子とＧＮＤ端子と接続させる。これにより、電源品質を確保しつつ、差動信号の品質の確保を容易とする半導体装置が提供可能である。
【００３３】
（第２の実施形態）
図３は、本発明の第３の実施形態における半導体装置１００とプリント基板２００の部分断面図である。半導体装置１００は、例えばＢＧＡの端子配列を有するＬＳＩである。図３には半導体装置１００の外周部の断面および近傍のプリント基板２００が示されている。なお、図３に示されたプリント基板２００は一部の構成を示すにすぎず、他の配線および電子部品を備え得る。
【００３４】
半導体装置１００はパッケージ１０１、ダイ１０２、バンプ１０３、インターポーザ１０４、端子１０５ａ〜１０５ｇ、ランド１０６ａ〜１０６ｇ、及び配線１０７を含む。パッケージ１０１は、ダイ１０２を覆うように形成され、ダイ１０２を粉塵および水分等から保護する。ダイ１０２は、シリコンウエハから作成された半導体チップである。バンプ１０３は、例えば半田ボールからなり、ダイ１０２とインターポーザ１０４を接合する。インターポーザ１０４は、板状をなすとともに、バンプ１０３と端子１０５ａ〜１０５ｇとの間に形成され、互いに配列ピッチの異なるバンプ１０３と端子１０５ａ〜１０５ｇとを接続する。端子１０５ａ〜１０５ｇは半田ボールからなるとともに、半導体装置１００の底面において千鳥格子状にマトリクス配列されている。端子１０５ａ〜１０５ｇはプリント基板２００に接続され、プリント基板２００に実装された電子部品との間で信号を送受信することが可能である。第１の信号端子１０５ａは半導体装置１００の最外列に配置され、第１の差動信号に割り当てられ得る。ＧＮＤ端子１０５ｂおよび電源端子１０５ｃは第１の信号端子１０５ａに対して内側に配置されており、ＧＮＤとしての第１の電源、および第１の電源と異なる電圧の第２の電源に割り当てられ得る。また、第２の信号端子１０５ｄはＧＮＤ端子１０５ｂ、電源端子１０５ｃよりも内側に配置され、第２の差動信号に割り当てられ得る。第３の信号端子１０５ｆは第２の信号端子１０５ｄよりも内側に配置され、第１の差動信号および第２の差動信号よりも低速の第３の信号に割り当てられ得る。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内側に配置され得る。ランド１０６ａ〜１０６ｆは金属からなるパッドであって、インターポーザ１０４の下面に形成されている。ランド１０６ａ〜１０６ｆは端子１０５ａ〜１０５ｆを介してプリント基板２００に接続される。ランド１０６ｂ、１０６ｃには、配線１０７が延在して形成されており、配線１０７にはバイパスコンデンサ３００を接続することが可能である。
【００３５】
図４は、本発明の第２の実施形態における半導体装置１００および各配線層の平面図であって、プリント基板２００の裏面（第９の配線層２０１＿９）から見た半導体装置１００および各配線層を示している。図４（ａ）は、半導体装置１００をパッケージの底面から見た端子１０５ａ〜１０５ｇ、および第１の配線層２０１＿１を示している。図４（ｂ）〜（ｆ）は、ビア２０４および第２〜第６の配線層２０１＿２〜２０１＿６を示している。
【００３６】
図４（ａ）において、第１の信号の伝送のための第１の信号端子１０５ａは半導体装置１００の最外列（第１列）および最外列の１つ内側の列（第２列）に配置され得る。第１の信号端子１０５ａは、第１の差動信号に割り当てられ得る。配線２０３ａは、第１の信号端子１０５ａに接続されており、第１の差動信号の伝送のために用いられ得る。ＧＮＤ端子１０５ｂ１、電源端子１０５ｂ２は第１の信号端子１０５ａに対して内側に配置されており、同一の列において交互に配置され得る。ＧＮＤ端子１０５ｃ１、電源端子１０５ｃ２はＧＮＤ端子１０５ｂ１、電源端子１０５ｂ２に対して内側に配置されており、同一の列において交互に配置され得る。また、第２の信号の伝送のための第２の信号端子１０５ｄはＧＮＤ端子１０５ｃ１、電源端子１０５ｃ２よりも内側に配置され得る。第３の信号端子１０５ｆは第２の信号端子１０５ｄよりも内側に配置され、第１の信号および第２の信号よりも低速の信号に割り当てられ得る。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内側に配置され得る。ＧＮＤ端子１０５ｂ１と電源端子１０５ｂ２との間、およびＧＮＤ端子１０５ｃ１と電源端子１０５ｃ２との間には配線１０７を介してバイパスコンデンサ３００が実装され得る。各バイパスコンデンサ３００は、バイパスコンデンサ３００の両側のＧＮＤ端子と電源端子とに接続される。ＧＮＤ端子１０５ｂ１と電源端子１０５ｂ２を含む列、およびＧＮＤ端子１０５ｃ１と電源端子１０５ｃ２を含む列においてバイパスコンデンサ３００が実装されない端子にはＧＮＤが割り当てられ得る。
【００３７】
図４（ｂ）は、プリント基板２００の第２の配線層２０１＿２を示している。配線２０３ｂは、第２の配線層２０１＿２に形成されたＧＮＤプレーンである。配線２０３ｂは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの基準電位として機能する。配線２０３ｂは、半導体装置１００のＧＮＤ端子１０５ｂ１、１０５ｃ１にビア２０４ｂ１、２０４ｃ１を介して接続される。
【００３８】
図４（ｃ）は、プリント基板２００の第３の配線層２０１＿３を示している。配線２０３ｃは、第３の配線層２０１＿３に形成され、第２の差動信号の伝送のために用いられる。配線２０３ｃは、ビア２０４ｄを介して半導体装置１００の第２の信号端子１０５ｄに接続される。配線２０３ｃは、ビア２０４ｂ２、２０４ｃ２を迂回するように形成される。
【００３９】
図４（ｄ）は、プリント基板２００の第４の配線層２０１＿４を示している。配線２０３ｄは、第４の配線層２０１＿４に形成された電源プレーンである。配線２０３ｄは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの電源として用いられる。配線２０３ｄは、ビア２０４ｂ２、２０４ｃ２を介して半導体装置１００の電源端子１０５ｂ２、１０５ｃ２に接続される。
【００４０】
図４（ｅ）は、プリント基板２００の第５の配線層２０１＿５を示している。配線２０３ｅは、第５の配線層２０１＿５に形成され、第１の信号および第２の信号よりも低速の第３の信号の伝送のために用いられる。配線２０３ｅは、ビア２０４ｆを介して半導体装置１００の第３の信号端子１０５ｆに接続される。
【００４１】
図４（ｆ）は、プリント基板２００の第６の配線層２０１＿６を示している。配線２０３ｆは、第６の配線層２０１＿６に形成されたＧＮＤプレーンである。配線２０３ｇは、低速の信号の配線２０３ｆの基準電位として機能する。配線２０３ｇは、ビア２０４ｇを介して半導体装置１００のＧＮＤ端子１０５ｇに接続される。
【００４２】
本発明の第１の実施形態では、第２の差動信号の配線２０３ｃ、２０３ｄがプリント基板２００の第３、第４の配線層２０１＿３、２０１＿４に形成されている。一方、上述した本発明の第２の実施形態では、第２の差動信号の配線２０３ｃがプリント基板２００の第３の配線層２０１＿３のみに形成されており、より単純な構成が提供されている。
【００４３】
（第３の実施形態）
図５は、本発明の第３の実施形態における半導体装置１００および各配線層の平面図であって、プリント基板２００の裏面（第９の配線層２０１＿９）から見た半導体装置１００および各配線層を示している。図５（ａ）は、半導体装置１００をパッケージの底面から見た端子１０５ａ〜１０５ｇ、および第１の配線層２０１＿１を示している。図５（ｂ）〜（ｆ）は、ビア２０４および第２〜第６の配線層２０１＿２〜２０１＿６を示している。
【００４４】
図５（ａ）において、第１の信号の伝送のための第１の信号端子１０５ａは半導体装置１００の最外列（第１列）および最外列の１つ内側の列（第２列）に配置され得る。第１の信号端子１０５ａは、第１の差動信号に割り当てられ得る。配線２０３ａは、第１の信号端子１０５ａに接続されており、第１の差動信号の伝送のために用いられ得る。ＧＮＤ端子１０５ｂ１、電源端子１０５ｂ２は第１の信号端子１０５ａに対して内側に配置され得る。ＧＮＤ端子１０５ｃ１、ＧＮＤ端子１０５ｃ２はＧＮＤ端子１０５ｂ１、電源端子１０５ｂ２に対して内側に配置され得る。ＧＮＤ端子１０５ｃ２は電源端子１０５ｂ２に隣接している。第２の信号の伝送のための第２の信号端子１０５ｄはＧＮＤ端子１０５ｃ１、ＧＮＤ端子１０５ｃ２よりも内側に配置され、第２の差動信号に割り当てられ得る。第３の信号端子１０５ｆは第２の信号端子１０５ｄよりも内側に配置され、第１の信号および第２の信号よりも低速の第３の信号に割り当てられ得る。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内側に配置され得る。電源端子１０５ｂ２とＧＮＤ端子１０５ｃ２との間にはバイパスコンデンサ３００が実装され得る。バイパスコンデンサ３００は、配線１０７を介して電源端子１０５ｂ２とＧＮＤ端子１０５ｃ２とに接続する。ＧＮＤ端子１０５ｂ１およびＧＮＤ端子１０５ｃ１の間にはバイパスコンデンサ３００が実装されない。
【００４５】
図５（ｂ）は、プリント基板２００の第２の配線層２０１＿２を示している。配線２０３ｂは、第２の配線層２０１＿２に形成されたＧＮＤプレーンである。配線２０３ｂは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの基準電位として機能する。配線２０３ｂは、半導体装置１００のＧＮＤ端子１０５ｂ１、１０５ｃ１および１０５ｃ２にビア２０４ｂ１、２０４ｃ１および２０４ｃ２を介して接続される。
【００４６】
図５（ｃ）は、プリント基板２００の第３の配線層２０１＿３を示している。配線２０３ｃは、第３の配線層２０１＿３に形成され、第２の差動信号の伝送のために用いられる。配線２０３ｃは、ビア２０４ｄを介して半導体装置１００の第２の信号端子１０５ｄに接続される。配線２０３ｃは、ビア２０４ｂ２を迂回するように形成される。
【００４７】
図５（ｄ）は、プリント基板２００の第４の配線層２０１＿４を示している。配線２０３ｄは、第４の配線層２０１＿４に形成された電源プレーンである。配線２０３ｄは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの電源として用いられる。配線２０３ｄはビア２０４ｂ２を介して半導体装置１００の電源端子１０５ｂ２に接続される。
【００４８】
図５（ｅ）は、プリント基板２００の第５の配線層２０１＿５を示している。配線２０３ｅは、第５の配線層２０１＿５に形成され、第１の信号および第２の信号よりも低速の第３の信号の伝送のために用いられ得る。配線２０３ｅは、ビア２０４ｆを介して半導体装置１００の第３の信号端子１０５ｆに接続され得る。
【００４９】
図５（ｆ）は、プリント基板２００の第６の配線層２０１＿６を示している。配線２０３ｆは、第６の配線層２０１＿６に形成されたＧＮＤプレーンである。配線２０３ｆは、低速の信号の配線２０３ｅの基準電位として機能する。配線２０３ｆは、ビア２０４ｇを介して半導体装置１００のＧＮＤ端子１０５ｇに接続される。
【００５０】
本発明の第２の実施形態では、第２の差動信号の配線２０３ｃがプリント基板２００のビア２０４ｂ２、２０４ｃ２を迂回するように形成されている。一方、上述した本発明の第３の実施形態では、第２の差動信号の配線２０３ｃがプリント基板２００のビア２０４ｂ２のみを迂回するように形成されており、より単純な構成が提供されている。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態における半導体装置１００および各配線層の平面図であって、プリント基板２００の裏面（第９の配線層２０１＿９）から見た半導体装置１００および各配線層を示している。図４（ａ）は、半導体装置１００をパッケージの底面から見た端子１０５ａ〜１０５ｇ、および第１の配線層２０１＿１を示している。図６（ｂ）〜（ｆ）は、ビア２０４および第２〜第６の配線層２０１＿２〜２０１＿６を示している。
【００５２】
図６（ａ）において、第１の信号の伝送のための第１の信号端子１０５ａは半導体装置１００の最外列に配置され得る。第１の信号端子１０５ａは、第１の差動信号に割り当てられ得る。配線２０３ａは、第１の信号端子１０５ａに接続されており、第１の差動信号の伝送のために用いられ得る。ＧＮＤ端子１０５ｂ、電源端子１０５ｃは第１の信号端子１０５ａに対して内側に配置され得る。第２の信号の伝送のための第２の信号端子１０５ｄはＧＮＤ端子１０５ｂ、電源端子１０５ｃに対して内側に配置され、第２の差動信号に割り当てられ得る。ここで、第１の信号端子１０５ａおよび第２の信号端子１０５ｄは、第１の差動信号および第２の差動信号に割り当てられ得る。第１の信号端子１０５ａおよび第２の信号端子１０５ｄのそれぞれは、互いに隣接して配置された正極性および負極性の１対の端子を備え得る。第３の信号端子１０５ｆは第２の信号端子１０５ｄよりも内側に配置され、第１の信号および第２の信号よりも低速の第３の信号に割り当てられ得る。ＧＮＤ端子１０５ｇは第３の信号端子１０５ｆよりも内側に配置され得る。ＧＮＤ端子１０５ｂと電源端子１０５ｃとの間にはバイパスコンデンサ３００が実装され得る。バイパスコンデンサ３００は、配線１０７を介してＧＮＤ端子１０５ｂと電源端子１０５ｃとに接続される。
【００５３】
図６（ｂ）は、プリント基板２００の第２の配線層２０１＿２を示している。配線２０３ｂは、第２の配線層２０１＿２に形成されたＧＮＤプレーンである。配線２０３ｂは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの基準電位として機能する。配線２０３ｂは、半導体装置１００のＧＮＤ端子１０５ｂにビア２０４ｂを介して接続される。
【００５４】
図６（ｃ）は、プリント基板２００の第３の配線層２０１＿３を示している。配線２０３ｃは、第３の配線層２０１＿３に形成され、第２の差動信号の伝送のために用いられる。配線２０３ｃは、ビア２０４ｄを介して半導体装置１００の第２の信号端子１０５ｄに接続され得る。配線２０３ｃはビア２０４ｃを迂回するように形成され得る。
【００５５】
図６（ｄ）は、プリント基板２００の第４の配線層２０１＿４を示している。配線２０３ｄは、第４の配線層２０１＿４に形成された電源プレーンである。配線２０３ｄは、第１の差動信号の配線２０３ａおよび第２の差動信号の配線２０３ｃの電源として用いられ得る。配線２０３ｄは、ビア２０４ｃを介して半導体装置１００の電源端子１０５ｃに接続され得る。
【００５６】
図６（ｅ）は、プリント基板２００の第５の配線層２０１＿５を示している。配線２０３ｅは、第５の配線層２０１＿５に形成され、第１の信号および第２の信号よりも低速の第３の信号の伝送のために用いられる。配線２０３ｅは、ビア２０４ｆを介して半導体装置１００の第３の信号端子１０５ｆに接続される。
【００５７】
図６（ｆ）は、プリント基板２００の第６の配線層２０１＿６を示している。配線２０３ｆは、第６の配線層２０１＿６に形成されたＧＮＤプレーンである。配線２０３ｆは、低速の信号の配線２０３ｅの基準電位として機能する。配線２０３ｆは、ビア２０４ｇを介して半導体装置１００のＧＮＤ端子１０５ｇに接続される。
【００５８】
本発明の第１〜第３の実施形態では、第１の信号および第２の信号は２列分の端子に割り当てられている。また、電源およびＧＮＤも２列分の端子に割り当てられている。上述した本発明の第４の実施形態では、各々のうちの少なくともいずれかが１列分の端子にのみ割り当てられているが、本発明の第１〜第３の実施形態と同様に、電源品質を確保しつつ、差動信号の品質の確保を容易とする半導体装置が提供可能である。
【００５９】
なお、第１〜第３の実施形態では、端子１０５ａ〜１０５ｇは千鳥格子を形成するように配置されているが、これに限定されるものではない。第４の実施形態では、端子１０５ａ〜１０５ｇは矩形状の格子を形成するように配置されているが、これに限定されるものではない。
【符号の説明】
【００６０】
１００    半導体装置
１０５ａ  第１の信号端子
１０５ｂ、１０５ｇ  第１の電源端子
１０５ｃ  第２の電源端子
１０５ｄ、１０５ｅ  第２の信号端子
１０５ｆ  第３の信号端子
２００  プリント基板
２０１＿１〜２０１＿７  配線層
３００  コンデンサ
【図１】
2018133526.tif 000003
【図２】
2018133526.tif 000004
【図３】
2018133526.tif 000005
【図４】
2018133526.tif 000006
【図５】
2018133526.tif 000007
【図６】
2018133526.tif 000008