(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢに形成された溝ＴＲ内に、酸化シリコンを主体とする素子分離領域ＳＴが埋め込まれており、素子分離領域ＳＴで囲まれた活性領域ＡＣ１の半導体基板ＳＢ上に、ゲート絶縁膜を介してＭＩＳＦＥＴ用のゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１は、一部が素子分離領域ＳＴ上に延在し、また、溝ＴＲの内面は窒化されている。ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴのチャネル領域との境界付近に、フッ素が導入されている。【選択図】図４
2018133585.tif 000002
【特許請求の範囲】
【請求項１】
第１素子分離領域と、前記第１素子分離領域に隣接した活性領域とを有する半導体基板と、
前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記活性領域内に形成されたソース領域と、前記活性領域内に形成されたドレイン領域と、前記活性領域の、前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域とを有するＭＩＳＦＥＴと、
を有し、
前記第１素子分離領域は、
前記半導体基板の主面に開口するように形成された第１凹部と、
前記第１凹部の内面上に形成された第１窒化層と、
前記第１窒化層上において、前記第１凹部内を埋めるように形成された第１絶縁膜と、
を有し、
前記第１窒化層は、フッ素原子を含む、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１窒化層は、
前記第１凹部の開口側に位置する第１部分と、
前記第１凹部の底面側に位置する第２部分と、
を有し、
前記フッ素原子は、前記第１部分に含まれる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２部分は、フッ素原子を含まない、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の前記主面から１０〜５００ｎｍ離れた位置より前記主面側の領域に含まれる前記フッ素原子の濃度は、１×１０１８〜１×１０２１／ｃｍ３である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面視において、前記活性領域の、前記第１窒化層から１０〜５００ｎｍ離れた位置より前記第１窒化層側の領域に含まれる前記フッ素原子の濃度は、１×１０１８〜１×１０２１／ｃｍ３である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板は、前記活性領域を挟んで前記第１素子分離領域の反対側に形成された第２素子分離領域をさらに有し、
前記第２素子分離領域は、
前記半導体基板に形成された第２凹部と、
前記第２凹部の内面上に形成された第２窒化層と、
前記第２窒化層上において、前記第２凹部内を埋めるように形成された第２絶縁膜と、
を有し、
前記ゲート絶縁膜および前記ゲート電極は、前記活性領域上に形成され、
前記第２窒化層は、フッ素原子を含む、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記チャネル領域は、前記第１素子分離領域および前記第２素子分離領域の間に形成され、
前記チャネル領域のチャネル幅方向における、前記チャネル領域の両端部は、フッ素原子を含む、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記チャネル領域の、前記両端部の間に位置する領域は、フッ素原子を含まない、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴである、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコンを含む、半導体装置。
【請求項１１】
（ａ）第１素子分離領域と、前記第１素子分離領域に隣接した活性領域とを有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記第１素子分離領域に第１凹部を形成する工程、
（ｃ）前記半導体基板の前記第１凹部の内面を窒化して、第１窒化層を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１窒化層上において前記第１凹部内を埋めるように第１絶縁膜を形成する工程、
（ｅ）前記第１窒化層内にフッ素をイオン注入する工程、
（ｆ）前記（ｅ）工程後、前記活性領域上にＭＩＳＦＥＴ用のゲート絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１窒化層は、
前記第１凹部の開口側に位置する第１部分と、
前記第１凹部の底面側に位置する第２部分と、
を有し、
フッ素原子は、前記第１部分に含まれる、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２部分は、フッ素原子を含まない、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記半導体基板の前記主面から１０〜５００ｎｍ離れた位置より前記主面側の領域に含まれるフッ素原子の濃度は、１×１０１８〜１×１０２１／ｃｍ３である、半導体装置の製造方法の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
平面視において、前記活性領域の、前記第１窒化層から１０〜５００ｎｍ離れた位置より前記第１窒化層側の領域に含まれるフッ素原子の濃度は、１×１０１８〜１×１０２１／ｃｍ３である、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記半導体基板は、前記活性領域を挟んで前記第１素子分離領域の反対側に形成された第２素子分離領域をさらに有し、
前記（ｂ）工程では、前記半導体基板の前記第２素子分離領域に第２凹部を形成し、
前記（ｃ）工程では、前記半導体基板の前記第２凹部の内面を窒化して、第２窒化層を形成し、
前記（ｄ）工程では、前記第２窒化層上において前記第２凹部内を埋めるように第２絶縁膜を形成し、
前記（ｅ）工程では、前記第２窒化層内にフッ素をイオン注入し、
前記（ｆ）工程では、前記活性領域上にＭＩＳＦＥＴ用のゲート絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置において、
前記チャネル領域は、前記第１素子分離領域および前記第２素子分離領域の間に形成され、
前記（ｅ）工程では、前記チャネル領域のチャネル幅方向における、前記チャネル領域の両端部にもフッ素をイオン注入する、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置において、
前記（ｅ）工程では、前記チャネル領域の、前記両端部の間に位置する領域にはフッ素をイオン注入しないように、前記両端部にフッ素をイオン注入する、半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置において、
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴである、半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコンを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＴＩ型の素子分離領域とＭＩＳＦＥＴとを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板に溝を形成してから、その溝に絶縁膜を埋め込むことにより、ＳＴＩ型の素子分離領域を形成することができる。その後、素子分離領域に囲まれた半導体基板の活性領域に、ＭＩＳＦＥＴなどが形成される。
【０００３】
特開２００７−１０３４９２号公報（特許文献１）には、ＬＯＣＯＳ層で囲まれた素子領域にｎ型のＳＯＩトランジスタを形成する際に、チャネル領域端部に寄生チャネル防止用のボロンを導入し、チャネル領域端部に、ボロンの拡散を抑制する拡散抑制原子としてフッ素または窒素を導入する技術が記載されている。
【０００４】
特開２００３−１３３５４９号公報（特許文献２）には、ゲート電極とドレイン端部との間の電界を緩和してリーク電流の発生を抑制する技術が記載されている。
【０００５】
特開２００８−２１８８５２号公報（特許文献３）には、ｎ型不純物でチャネルドーピングを行うとともにフッ素注入を行う技術が記載されている。
【０００６】
特開平１１−２９７８１２号公報（特許文献４）には、ＳＴＩを用いた半導体装置に関する技術が記載されている。
【０００７】
特開２００４−２０７５６４号公報（特許文献５）には、ＳＴＩを用いた半導体装置に関する技術が記載されている。
【０００８】
非特許文献１および非特許文献２には、ＮＢＴＩに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１０３４９２号公報
【特許文献２】特開２００３−１３３５４９号公報
【特許文献３】特開２００８−２１８８５２号公報
【特許文献４】特開平１１−２９７８１２号公報
【特許文献５】特開２００４−２０７５６４号公報
【非特許文献】
【００１０】
【非特許文献１】T.J.J.Ho, et al.,「Role of Nitrogen on the Gate Length Dependence of NBTI」, EDL 2009,p.772
【非特許文献２】Gaetan Math',et al.,「Geometry effects on the NBTI degradation of PMOS transistors」, IRW 2008
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＳＴＩ型の素子分離領域で規定された活性領域にＭＩＳＦＥＴを形成した半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板に形成された溝内に埋め込まれた素子分離領域と、前記素子分離領域で囲まれた第１活性領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ＭＩＳＦＥＴ用の第１ゲート電極と、を有している。前記素子分離領域は酸化シリコンを主体とし、前記半導体基板の前記溝の内面は窒化されており、前記第１ゲート電極は、一部が前記素子分離領域上に延在している。そして、前記第１ゲート電極の下において、前記素子分離領域と前記第１ＭＩＳＦＥＴのチャネル領域との境界付近に、フッ素が導入されている。
【００１４】
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板に形成された溝内に埋め込まれた素子分離領域と、前記素子分離領域で囲まれた第１活性領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ＭＩＳＦＥＴ用の第１ゲート電極と、を有している。前記素子分離領域は酸化シリコンを主体とし、前記半導体基板の前記溝の内面は窒化されて窒化層が形成されており、前記第１ゲート電極は、一部が前記素子分離領域上に延在している。そして、前記第１ゲート電極の下において、前記第１活性領域の前記半導体基板の上部と前記素子分離領域の上部との境界には、前記窒化層が形成されていない。
【００１５】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板に溝を形成する工程、（ｃ）前記半導体基板の前記溝の内面を窒化する工程、（ｄ）前記（ｃ）工程後、前記溝内に、酸化シリコンを主体とする素子分離領域を形成する工程、を有している。半導体装置の製造方法は、更に、（ｅ）前記素子分離領域と、前記素子分離領域で囲まれた第１活性領域の前記半導体基板との境界付近に、フッ素をイオン注入する工程、（ｆ）前記（ｅ）工程後、前記第１活性領域の前記半導体基板上に、第１ゲート絶縁膜を介して、第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程、を有している。
【００１６】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板に溝を形成する工程、（ｃ）前記半導体基板の前記溝の内面を窒化して窒化層を形成する工程、（ｄ）前記（ｃ）工程後、前記溝内に、酸化シリコンを主体とする素子分離領域を形成する工程、を有している。半導体装置の製造方法は、更に、（ｅ）前記素子分離領域と前記素子分離領域で囲まれた第１活性領域の前記半導体基板との境界において、前記窒化層の上部を酸化する工程、（ｆ）前記（ｅ）工程後、前記第１活性領域の前記半導体基板上に、第１ゲート絶縁膜を介して、第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程、を有している。
【発明の効果】
【００１７】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】一実施の形態の半導体装置の要部平面図である。
【図２】一実施の形態の半導体装置の要部平面図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１３と同じ半導体装置の製造工程中の要部平面図である。
【図１６】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図である。
【図２２】第１検討例の半導体装置の要部断面図である。
【図２３】第２検討例の半導体装置の要部断面図である。
【図２４】第１検討例の半導体装置と第２検討例の半導体装置についての、ＮＢＴＩ特性のゲート幅依存性を示すグラフである。
【図２５】他の形態の半導体装置の要部平面図である。
【図２６】第１変形例の半導体装置の要部断面図である。
【図２７】第１変形例の半導体装置の要部断面図である。
【図２８】第２変形例の半導体装置の要部断面図である。
【図２９】第２変形例の半導体装置の要部断面図である。
【図３０】他の実施の形態の半導体装置の要部平面図である。
【図３１】他の実施の形態の半導体装置の要部断面図である。
【図３２】他の実施の形態の半導体装置の要部断面図である。
【図３３】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５と同じ半導体装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７と同じ半導体装置の製造工程中の要部断面図である。
【図３９】第３変形例の半導体装置の要部断面図である。
【図４０】第３変形例の半導体装置の要部断面図である。
【図４１】第４変形例の半導体装置の要部断面図である。
【図４２】第４変形例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の要部平面図であり、図３および図４は、本実施の形態の半導体装置の要部断面図である。図１のＡ１−Ａ１線の断面図が、図３にほぼ対応し、図１のＢ１−Ｂ１線の断面図が、図４にほぼ対応している。また、図１と図２とは、同じ平面領域が示されているが、図２では、フッ素が注入されている領域（フッ素注入領域ＦＲ）をドットのハッチングを付して示し、また、ゲート電極ＧＥ１の位置を二点鎖線で示してある。なお、図１および図２に示されるＸ方向は、ゲート電極ＧＥ１のゲート長方向に対応し、従って、ゲート電極ＧＥ１の下に形成されるチャネル領域のチャネル長方向に対応し、図１および図２に示されるＹ方向は、ゲート電極ＧＥ１のゲート幅方向に対応し、従って、ゲート電極ＧＥ１の下に形成されるチャネル領域のチャネル幅方向に対応している。図３は、Ｘ方向に沿った断面図であり、図４は、Ｙ方向に沿った断面図である。なお、図１において、ゲート電極ＧＥ１のゲート幅Ｗ１を、符号Ｗ１を付して示してある。
【００２３】
本実施の形態の半導体装置は、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域とＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを有する半導体装置である。
【００２４】
以下、本実施の形態の半導体装置の構造について、図１〜図４を参照して具体的に説明する。
【００２５】
図１〜図４に示されるように、ＭＩＳＦＥＴが半導体基板ＳＢの主面に形成されている。
【００２６】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板ＳＢは、絶縁体からなる素子分離領域ＳＴによって規定された活性領域ＡＣ１を有している。平面視において、活性領域ＡＣ１のそれぞれは、周囲を素子分離領域ＳＴによって囲まれている。すなわち、活性領域ＡＣ１は、半導体基板ＳＢにおいて、素子分離領域ＳＴが形成されておらず、かつ周囲を素子分離領域ＳＴで囲まれた平面領域に対応している。
【００２７】
活性領域ＡＣ１の半導体基板ＳＢにはＭＩＳＦＥＴ、ここではｐチャネル型のＭＩＳＦＥＴＱｐ、が形成されている。すなわち、活性領域ＡＣ１の半導体基板ＳＢにｎ型ウエルＮＷが形成されており、ｎ型ウエルＮＷの表面上に、ｐチャネル型のＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する絶縁膜ＧＦを介して、ｐチャネル型のＭＩＳＦＥＴＱｐのゲート電極ＧＥ１が形成されている。
【００２８】
ゲート電極ＧＥ１は、導電膜により形成されている。例えば、ポリシリコン膜によりゲート電極ＧＥ１を形成し、ゲート電極ＧＥ１をシリコンゲート電極とすることができるが、その場合、そのポリシリコン膜は、不純物が導入されて低抵抗とされていることが好ましい。また、絶縁膜ＧＦは、例えば薄い酸化シリコン膜などからなる。
【００２９】
ゲート電極ＧＥ１の側壁上には、絶縁膜からなるサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【００３０】
ｎ型ウエルＮＷには、ｐチャネル型のＭＩＳＦＥＴＱｐのＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）ＳＤ１が形成されている。すなわち、ｎ型ウエルＮＷにおいて、ゲート電極ＧＥ１の両側（ゲート長方向の両側）にソース・ドレイン領域ＳＤ１が形成されている。ソース・ドレイン領域ＳＤ１は、ｐ−型半導体領域（エクステンション領域）Ｅ１とそれよりも高不純物濃度のｐ＋型半導体領域Ｈ１とにより構成されている。ｐ＋型半導体領域Ｈ１は、ｐ−型半導体領域Ｅ１よりも接合深さが深くかつ不純物濃度が高い。低濃度のｐ−型半導体領域Ｅ１は、ｐチャネル型のＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ１の直下の基板領域）に隣接するように、サイドウォールスペーサＳＷの下方に形成され、高濃度のｐ＋型半導体領域Ｈ１は、低濃度のｐ−型半導体領域Ｅ１に隣接し、ｐチャネル型のＭＩＳＦＥＴＱｐのチャネル領域からｐ−型半導体領域Ｅ１の分だけ離間するように形成されている。
【００３１】
ＭＩＳＦＥＴＱｐのチャネル領域（チャネル形成領域）は、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）において、ゲート電極ＧＥ１の下の絶縁膜ＧＦの下に形成される。すなわち、絶縁膜ＧＦを介してゲート電極ＧＥ１と対向する部分の半導体基板ＳＢ（ｎ型ウエルＮＷ）に、ＭＩＳＦＥＴＱｐのチャネル領域が形成される。
【００３２】
ＭＩＳＦＥＴＱｐ（すなわちＭＩＳＦＥＴＱｐを構成するゲート絶縁膜（絶縁膜ＧＦ）、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤ１）は、素子分離領域ＳＴで規定された（囲まれた）活性領域ＡＣ１に形成されている。但し、ゲート電極ＧＥ１は、一部が素子分離領域ＳＴ（活性領域ＡＣ１を囲む素子分離領域ＳＴ）上にも延在している。
【００３３】
図４では、ゲート電極ＧＥ１の一部が素子分離領域ＳＴ上に延在し、素子分離領域ＳＴとゲート電極ＧＥ１との間に絶縁膜ＧＦが介在している場合が示されている。しかしながら、絶縁膜ＧＦを熱酸化法により形成した場合には、素子分離領域ＳＴとゲート電極ＧＥ１との間に絶縁膜ＧＦは介在せず、素子分離領域ＳＴ上に直接的にゲート電極ＧＥ１が形成された構造になる。
【００３４】
ｐ＋型半導体領域Ｈ１の上部やゲート電極ＧＥ１の上部には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００３５】
半導体基板ＳＢ上には、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００３６】
層間絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）ＰＧが形成されている。
【００３７】
プラグＰＧは、コンタクトホールＣＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図３および図４では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００３８】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｐ＋型半導体領域Ｈ１およびゲート電極ＧＥ１の上などに形成される。ｐ＋型半導体領域Ｈ１上に配置されたプラグＰＧは、そのｐ＋型半導体領域Ｈ１と電気的に接続され、ゲート電極ＧＥ１上に配置されたプラグＰＧは、そのゲート電極ＧＥ１と電気的に接続されている。
【００３９】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、ｐ＋型半導体領域Ｈ１あるいはゲート電極ＧＥ１などと電気的に接続されている。
【００４０】
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
【００４１】
また、素子分離領域（ＳＴＩ絶縁膜、ＳＴＩ分離膜）ＳＴは、ＳＴＩ（Shallow Trench Isolation）法により形成されている。ＳＴＩ法とは、半導体基板の主面に溝（素子分離用の溝）を形成してから、その溝に絶縁膜を埋め込む手法である。このため、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝（素子分離用の溝）ＴＲに埋め込まれた絶縁膜からなる。溝ＴＲに埋め込まれた絶縁膜は、具体的には酸化シリコン膜であるため、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝ＴＲに埋め込まれた酸化シリコン膜からなる。
【００４２】
半導体基板ＳＢの溝ＴＲの内面（側面および底面）は、窒化されている。すなわち、溝ＴＲの内面を構成する半導体基板ＳＢの表面は、窒化されており、窒化層（窒化膜）ＳＮが形成されている。このため、窒化層ＳＮは、素子分離領域ＳＴ（すなわち溝ＴＲに埋め込まれた酸化シリコン膜）の側面および底面に隣接している。窒化層ＳＮは、溝ＴＲに酸化シリコン膜を埋め込む前に、溝ＴＲの内面で露出する半導体基板ＳＢの表面（露出面）を窒化することにより形成したものである。このため、半導体基板ＳＢがシリコン基板の場合、窒化層ＳＮは窒化シリコンからなる。窒化層ＳＮは、溝ＴＲの内面（側面および底面）全体に形成されていることが好ましい。
【００４３】
また、素子分離領域ＳＴを含む半導体基板ＳＢの表層部にフッ素（Ｆ）が注入されており、フッ素（Ｆ）が注入されている領域（以下、フッ素注入領域ＦＲと称する）を、図２〜図４では、ドットのハッチングを付して示してある。フッ素（Ｆ）は、半導体基板ＳＢの表層部に注入されているが、平面視において、活性領域ＡＣ１全体に注入されているのではなく、活性領域ＡＣ１と素子分離領域ＳＴとの境界付近（すなわち活性領域ＡＣ１の外周部）に注入されている。また、フッ素（Ｆ）は、素子分離領域ＳＴの表層部にも注入されているが、素子分離領域ＳＴにおいては、平面視において、活性領域ＡＣ１と素子分離領域ＳＴとの境界付近だけに注入されていても、あるいは、素子分離領域ＳＴ全体に注入されていてもよい。また、素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間には、窒化層ＳＮが介在しているため、素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間に介在する窒化層ＳＮの上部にも、フッ素（Ｆ）が注入されている。
【００４４】
詳細は後述するが、フッ素（Ｆ）を注入しているのは、窒化層ＳＮに起因したＮＢＴＩ特性の劣化を抑制または防止するためであり、そのためには、ゲート電極ＧＥ１と平面視で重なる領域において、素子分離領域ＳＴとチャネル領域（ＭＩＳＦＥＴＱｐのチャネル領域）との境界付近にフッ素（Ｆ）が導入（注入）されていることが重要である。このため、フッ素注入領域ＦＲは、図２にドットのハッチングを付して示される領域に形成されている場合に限定されず、例えば、後述の図２５に示される領域に形成されていてもよい。
【００４５】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について説明する。
【００４６】
図５〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。このうち、図１５が要部平面図であり、図５〜図１４および図１６〜図２１が要部断面図である。但し、図１１、図１３、図１６、図１８および図２０には、上記図３に相当する断面、すなわち上記図１のＡ１−Ａ１線に相当する位置での断面が示され、図５〜図１０、図１２、図１４、図１７、図１９および図２１には、上記図４に相当する断面、すなわち上記図１のＢ１−Ｂ１線に相当する位置での断面が示されている。また、図１５は、平面図であるが、理解を簡単にするために、フォトレジストパターンに斜線のハッチングを付してある。
【００４７】
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
【００４８】
次に、半導体基板ＳＢ主面（主面全面）上に、絶縁膜ＺＭを形成する。絶縁膜ＺＭは、例えば窒化シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などを用いて形成することができる。半導体基板ＳＢの表面を酸化して酸化膜を形成してから、その酸化膜上に、絶縁膜ＺＭとして窒化シリコン膜をＣＶＤ法などにより形成することもできる。
【００４９】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＺＭ上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図５に示されるように、マスク層としてフォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、溝ＴＲ形成予定領域に開口部ＯＰ１を有している。
【００５０】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＺＭおよび半導体基板ＳＢを順次ドライエッチングすることにより、図６に示されるように、素子分離領域ＳＴ形成予定領域の半導体基板ＳＢに、溝ＴＲを形成する。溝ＴＲは、素子分離用の溝であり、すなわち素子分離領域ＳＴ形成用の溝である。
【００５１】
溝ＴＲは、絶縁膜ＺＭおよび半導体基板ＳＢにかけて形成されている。すなわち、溝ＴＲは、絶縁膜ＺＭを貫通し、溝ＴＲの底部が半導体基板ＳＢの厚みの途中に位置するように形成されている。半導体基板ＳＢにおける溝ＴＲの深さ（半導体基板ＳＢの表面から溝ＴＲの底面までの深さ）は、例えば３００〜７００ｎｍ程度である。溝ＴＲの形成後、フォトレジストパターンＰＲ１は除去する。
【００５２】
次に、図７に示されるように、溝ＴＲの内面（側面および底面）で露出する半導体基板ＳＢの表面（露出面）を窒化する。この窒化処理は、例えば、窒素雰囲気中で半導体基板ＳＢを熱処理する窒素アニールなどにより、行うことができる。
【００５３】
この窒化処理により、半導体基板ＳＢの溝ＴＲの内面（側面および底面）が窒化される。すなわち、溝ＴＲの内面を構成する半導体基板ＳＢの表面（露出面）が窒化されて、図７に示されるように、窒化層（窒化膜）ＳＮが形成される。半導体基板ＳＢがシリコン基板の場合、窒化層ＳＮは窒化シリコンからなる。窒化層ＳＮは、溝ＴＲの内面（側面および底面）全体に形成される。窒化層ＳＮの厚みは、例えば０．１〜１．０ｎｍ程度とすることができる。溝ＴＲの外部の半導体基板ＳＢの上面は、絶縁膜ＺＭで覆われているため、この窒化処理で窒化されるのを防止することができる。
【００５４】
また、溝ＴＲの内面を窒化して窒化層ＳＮを形成する代わりに、ＣＶＤ法などを用いて窒化シリコン膜を溝ＴＲの内面上に堆積する手法も考えられるが、後で形成する素子分離領域ＳＴの再酸化による膨張を防ぐには、ＣＶＤ法などを用いて窒化シリコン膜を堆積するのではなく、溝ＴＲの内面を窒化して窒化層ＳＮを形成することが好ましい。また、半導体装置の微細化が進むと、溝ＴＲの幅も小さくなるため、溝ＴＲの内面を窒化して窒化層ＳＮを形成する代わりに、ＣＶＤ法などを用いて窒化シリコン膜を溝ＴＲの内面上に堆積する手法では、窒化シリコン膜を溝ＴＲの内面に上手く形成できなくなる。このため、本実施の形態では、溝ＴＲの内面を窒化して窒化層ＳＮを形成している。
【００５５】
次に、図８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＺＭ上に、溝ＴＲ内を埋めるように、絶縁膜ＵＺを形成（堆積）する。絶縁膜ＵＺは、好ましくは酸化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＵＺの成膜法として、プラズマＣＶＤは好適であり、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法は特に好適である。絶縁膜ＵＺは、溝ＴＲ内を埋めることができるような厚みに形成する。
【００５６】
次に、絶縁膜ＵＺをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。これにより、図９に示されるように、溝ＴＲの外部の絶縁膜ＵＺが除去され、溝ＴＲ内に絶縁膜ＵＺが残される。
【００５７】
このＣＭＰ処理を終了した段階では、絶縁膜ＺＭの上面が露出され、溝ＴＲ内に残存する絶縁膜ＵＺの上面は、絶縁膜ＺＭの上面と概ね同じ高さ位置にある。このＣＭＰ処理を、絶縁膜ＵＺ（酸化シリコン膜）の研磨速度に比べて、絶縁膜ＺＭ（窒化シリコン膜）の研磨速度が小さくなるような条件で行えば、絶縁膜ＺＭをＣＭＰ処理のストッパ膜（または保護膜）として機能させることができる。
【００５８】
次に、図１０に示されるように、溝ＴＲ内の絶縁膜ＵＺの上部（上面）をドライエッチングによってエッチバックすることにより、溝ＴＲ内の絶縁膜ＵＺの上面を後退させる。
【００５９】
このエッチングは、絶縁膜ＵＺ（酸化シリコン膜）のエッチング速度に比べて絶縁膜ＺＭ（窒化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行うことが好ましい。これにより、このエッチングの前（図９の段階）には、溝ＴＲ内の絶縁膜ＵＺの上面の高さ位置は、絶縁膜ＺＭの上面の高さ位置とほぼ同じであったものが、このエッチングの後（図１０の段階）には、溝ＴＲ内の絶縁膜ＵＺの上面の高さ位置は、絶縁膜ＺＭの上面の高さ位置よりも低くなる。但し、溝ＴＲ内の絶縁膜ＵＺの上面の高さ位置が、半導体基板ＳＢの上面（ここでは半導体基板ＳＢと絶縁膜ＺＭとの界面）の高さ位置よりも低くなる前に、ドライエッチングを終了することが好ましい。このため、ドライエッチングを終了した段階（図１０の段階）では、溝ＴＲ内の絶縁膜ＵＺの上面の高さ位置は、半導体基板ＳＢの上面の高さ位置とほぼ同じか、それよりも若干高くなっている。
【００６０】
次に、図１１および図１２に示されるように、ウェットエッチングにより絶縁膜ＺＭを除去する。この際のウェットエッチングは、絶縁膜ＺＭ（窒化シリコン膜）のエッチング速度に比べて絶縁膜ＵＺ（酸化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われることが好ましい。これにより、このウェットエッチングでは、絶縁膜ＺＭを選択的に除去することができる。上記図５で絶縁膜ＺＭ（窒化シリコン膜）を形成する前に、半導体基板ＳＢの上面に酸化シリコン膜を形成していた場合は、このウェットエッチングで絶縁膜ＺＭを除去した後に、その酸化シリコン膜（絶縁膜ＺＭの下の酸化シリコン膜）を除去することもできる。これにより、半導体基板ＳＢの上面（表面、Ｓｉ面）が露出される。
【００６１】
また、ここでは、上記図８のように絶縁膜ＵＺを形成した後、絶縁膜ＵＺをＣＭＰ法により研磨することで図９の構造を得てから、絶縁膜ＵＺをエッチバックし、その後に絶縁膜ＺＭを除去して、図１１および図１２の構造を得る場合について説明している。他の形態として、上記図８のように絶縁膜ＵＺを形成した後、絶縁膜ＵＺをＣＭＰ法により研磨する際に、絶縁膜ＺＭも研磨して除去することもでき、その場合、ＣＭＰ工程を終了した段階で、図９の構造ではなく、図１１および図１２の構造を得ることができる。
【００６２】
このようにして、図１１および図１２に示されるように、半導体基板ＳＢの溝ＴＲ内に埋め込まれた絶縁膜ＵＺからなる素子分離領域ＳＴが形成される。このように、素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法により形成される。上記図７の工程で半導体基板ＳＢの溝ＴＲの内面を窒化して窒化層ＳＮを形成しているため、素子分離領域ＳＴの側面および底面は、窒化層ＳＮに隣接した状態になっている。すなわち、素子分離領域ＳＴの側面および底面は、窒化層ＳＮで覆われている。素子分離領域ＳＴを形成したことで、半導体基板ＳＢにおいては、素子分離領域ＳＴによって活性領域（ＡＣ１）が規定（画定）され、その活性領域（ＡＣ１）に、以降の工程で種々の半導体素子（ここではＭＩＳＦＥＴＱｐ）が形成される。
【００６３】
なお、素子分離領域ＳＴ形成工程で重要なのは、半導体基板ＳＢに素子分離用の溝（ＴＲ）を形成してから、素子分離用の溝（ＴＲ）の内面を窒化し、その後、素子分離用の溝（ＴＲ）に絶縁膜（好ましくは酸化シリコン膜）を埋め込むことにより、素子分離領域ＳＴを形成することである。
【００６４】
次に、半導体基板ＳＢの主面（主面全面）上にフォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図１３〜図１５に示されるように、マスク層としてフォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ２を形成する。図１５は、フォトレジストパターンＰＲ２を形成した段階の平面図である。フォトレジストパターンＰＲ２の開口部ＯＰ２は、上記フォトレジストパターンＰＲ１の開口部ＯＰ１よりも若干大きな平面形状および寸法を有している。このため、平面視において、フォトレジストパターンＰＲ２の開口部ＯＰ２は、素子分離領域ＳＴを内包し、素子分離領域ＳＴよりも若干大きな平面形状および寸法を有している。別の見方をすると、フォトレジストパターンＰＲ２は、活性領域ＡＣ１を覆っているが、平面視において、フォトレジストパターンＰＲ２は、活性領域ＡＣ１に内包され、活性領域ＡＣ１よりも若干小さな平面形状および寸法を有している。このため、素子分離領域ＳＴと、窒化層ＳＮと、活性領域ＡＣ１の外周部とが、フォトレジストパターンＰＲ２の開口部ＯＰ２から露出されることになる。
【００６５】
次に、フォトレジストパターンＰＲ２をイオン注入阻止マスク（マスク層）として用いて、半導体基板ＳＢ（素子分離領域ＳＴを含む）に対してフッ素（Ｆ）をイオン注入する。このイオン注入を、以下ではイオン注入ＩＭ１と称し、図１３および図１４では、イオン注入ＩＭ１を矢印で模式的に示してある。
【００６６】
このイオン注入ＩＭ１により、フォトレジストパターンＰＲ２の開口部ＯＰ２から露出する半導体基板ＳＢに対して、フッ素（Ｆ）がイオン注入される。このため、イオン注入ＩＭ１では、フォトレジストパターンＰＲ２の開口部ＯＰ２から露出する素子分離領域ＳＴの表層部と、フォトレジストパターンＰＲ２の開口部ＯＰ２から露出する窒化層ＳＮの上部とに、フッ素（Ｆ）がイオン注入される。また、イオン注入ＩＭ１では、窒化層ＳＮに隣接する基板領域（活性領域ＡＣ１の外周部の半導体基板ＳＢ）の上部にも、フッ素（Ｆ）がイオン注入される。図１３および図１４では、フッ素（Ｆ）が注入された領域であるフッ素注入領域ＦＲを、ドットのハッチングを付して示してある。イオン注入ＩＭ１の後、フォトレジストパターンＰＲ２は除去する。
【００６７】
深さ方向（半導体基板ＳＢの主面に略垂直な方向）に見ると、フッ素（Ｆ）は、半導体基板ＳＢの主面を基準として、深さ（注入深さ）Ｌ１までの領域に注入される。フッ素（Ｆ）の注入深さＬ１は、例えば１０〜５００ｎｍ程度とすることができる。すなわち、フッ素注入領域ＦＲの底面（下面）の深さ位置は、半導体基板ＳＢの主面を基準として、１０〜５００ｎｍ程度の深さ位置とすることができる。また、半導体基板ＳＢの主面において、窒化層ＳＮと基板領域との界面から、フッ素注入領域ＦＲの活性領域ＡＣ１側の端部までの距離（間隔）Ｌ２は、例えば１０〜５００ｎｍ程度とすることができる。すなわち、活性領域ＡＣ１の半導体基板ＳＢにおいて、窒化層ＳＮから距離（間隔）Ｌ２以内の領域にフッ素（Ｆ）が注入され、窒化層ＳＮから距離（間隔）Ｌ２以上離れた領域には、フッ素（Ｆ）は注入されない。なお、距離Ｌ２は、半導体基板ＳＢの主面に平行な方向の距離（間隔）である。また、注入されたフッ素（Ｆ）の濃度は、例えば１×１０１８〜１×１０２１／ｃｍ３程度とすることができる。
【００６８】
ここで、基板領域とは、半導体基板ＳＢの一部に対応しており、具体的には、半導体基板ＳＢを構成する単結晶シリコンからなる領域を、基板領域と称している。
【００６９】
次に、素子分離領域ＳＴによって規定された活性領域ＡＣ１において、図１６および図１７に示されるように、半導体基板ＳＢの主面から所定の深さに渡ってｎ型ウエルＮＷを形成する。ｎ型ウエルＮＷは、半導体基板ＳＢに対してリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって形成することができる。
【００７０】
次に、半導体基板ＳＢの表面上に、すなわちｎ型ウエルＮＷの表面上に、絶縁膜ＧＦを介してゲート電極ＧＥ１を形成する。この工程は、具体的には次のようにして行うことができる。
【００７１】
すなわち、まず、半導体基板ＳＢの表面上に、すなわちｎ型ウエルＮＷの表面上に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。絶縁膜ＧＦは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜ＧＦを酸化処理（例えば熱酸化）により形成した場合、活性領域ＡＣ１の半導体基板ＳＢ上、すなわちｎ型ウエルＮＷ上には絶縁膜ＧＦが形成されるが、素子分離領域ＳＴ上には絶縁膜ＧＦは形成されない。それから、半導体基板ＳＢの主面（主面全面）上に、ゲート電極用の導電膜として、例えばポリシリコン膜を形成する。このポリシリコン膜は、成膜時または成膜後に不純物が導入されて低抵抗率とされている。それから、このポリシリコン膜上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングによりポリシリコン膜をエッチングしてパターニングする。これにより、図１６および図１７に示されるように、パターニングされた導電膜（ここではポリシリコン膜）からなるゲート電極ＧＥ１を形成することができる。ゲート電極ＧＥ１は、半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦを介して形成される。その後、フォトレジストパターンは除去される。ゲート電極ＧＥ１の下に絶縁膜ＧＦが残存して、ゲート絶縁膜となる。
【００７２】
次に、図１８および図１９に示されるように、素子分離領域ＳＴによって規定された活性領域ＡＣ１において、ｎ型ウエルＮＷにおけるゲート電極ＧＥ１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域）Ｅ１を形成する。
【００７３】
このイオン注入の際に、ゲート電極ＧＥ１はイオン注入阻止マスクとして機能することができるため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ１の直下の領域には、不純物はイオン注入されず、ｐ−型半導体領域Ｅ１は、ゲート電極ＧＥ１の側壁に自己整合して形成される。ｐ−型半導体領域Ｅ１は、ゲート電極ＧＥ１の直下には形成されないため、図１８には図示されるが、図１９には図示されない。
【００７４】
次に、ゲート電極ＧＥ１の側壁上に、側壁絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＢの主面（主面全面）上に絶縁膜（酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜）を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。
【００７５】
次に、素子分離領域ＳＴによって規定された活性領域ＡＣ１において、ｎ型ウエルＮＷにおけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ＋型半導体領域Ｈ１を形成する。
【００７６】
このイオン注入の際に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷはイオン注入阻止マスクとして機能することができるため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ１の直下の領域とそのゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷの直下の領域とには、不純物はイオン注入されない。このため、ｐ＋型半導体領域Ｈ１は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷの側面（ゲート電極ＧＥ１に接している側とは反対側の面）に自己整合して形成される。ｐ＋型半導体領域Ｈ１は、ゲート電極ＧＥ１の直下には形成されないため、図１８には図示されるが、図１９には図示されない。ｐ＋型半導体領域Ｈ１は、ｐ−型半導体領域Ｅ１よりも接合深さが深くかつ不純物濃度が高く、低不純物濃度のｐ−型半導体領域Ｅ１と高不純物濃度のｐ＋型半導体領域Ｈ１とにより、ＬＤＤ構造のソース・ドレイン領域ＳＤ１が形成されることになる。
【００７７】
次に、これまでに導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【００７８】
このようにして、図１８および図１９に示されるように、素子分離領域ＳＴによって規定された活性領域ＡＣ１において、電界効果トランジスタとしてｐチャネル型のＭＩＳＦＥＴＱｐが形成される。
【００７９】
次に、図２０および図２１に示されるように、サリサイド技術により、ゲート電極ＧＥ１およびｐ＋型半導体領域Ｈ１の表面（表層部分）に、金属シリサイド層ＳＬを形成する。この金属シリサイド層ＳＬは、ゲート電極ＧＥ１およびｐ＋型半導体領域Ｈ１を覆うように例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜あるいは白金−ニッケル合金膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
【００８０】
次に、上記図３および図４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
【００８１】
次に、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＴを形成する。それから、コンタクトホールＣＴ内に、例えばタングステン（Ｗ）を主体とする導電性のプラグＰＧを形成する。
【００８２】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をバリア導体膜上にコンタクトホールＣＴを埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
【００８３】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、単層の絶縁膜または複数の絶縁膜の積層膜として形成することもできる。
【００８４】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜ＩＬ２に配線溝を形成する。それから、配線溝の底面および内壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成してから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積した後、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。その後、配線溝の外部の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、第１層目の配線Ｍ１を形成することができる。このようにして、上記図３および図４に示される構造が得られる。
【００８５】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００８６】
以上のようにして、本実施の形態の半導体装置が製造される。
【００８７】
＜検討例について＞
次に、本発明者が検討した検討例について説明する。
【００８８】
図２２は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図２３は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、いずれも本実施の形態の上記図４に相当する断面が示されている。
【００８９】
図２２に示される第１検討例の半導体装置では、溝ＴＲの内面（側面および底面）は、窒化されていない。すなわち、図２２の第１検討例の半導体装置の製造工程においては、半導体基板ＳＢに溝ＴＲを形成した後で、その溝ＴＲを埋める酸化シリコン膜（絶縁膜ＵＺ）を形成する前に、半導体基板ＳＢの溝ＴＲの内面（側面および底面）を窒化する工程（上記図７の工程）は行われていない。このため、図２２の第１検討例の半導体装置においては、素子分離領域ＳＴと半導体基板ＳＢとの間には、上記窒化層ＳＮに相当するものは形成されておらず、素子分離領域ＳＴと基板領域とは互いに隣接した状態になっている。そして、図２２の第１検討例の半導体装置の製造工程においては、上記イオン注入ＩＭ１に相当する工程（図１３〜図１５の工程）は行われていないため、図２２の第１検討例の半導体装置では、上記フッ素注入領域ＦＲに相当するものは形成されていない。
【００９０】
図２２に示される第１検討例の半導体装置の場合、素子分離領域ＳＴを形成した後の種々の工程において、溝ＴＲに埋め込まれた素子分離領域ＳＴが再酸化されて膨張してしまう虞がある。例えば、ゲート絶縁膜用の絶縁膜を形成する際の熱酸化工程で、溝ＴＲに埋め込まれた素子分離領域ＳＴが膨張してしまう。素子分離領域ＳＴが膨張すると、それに起因して活性領域の半導体基板ＳＢに結晶欠陥が発生してしまい、製造された半導体装置の信頼性を低下させる虞がある。
【００９１】
そこで、図２３に示される第２検討例の半導体装置について検討した。
【００９２】
図２２の第１検討例の半導体装置とは異なり、図２３の第２検討例の半導体装置では、半導体基板ＳＢの溝ＴＲの内面（側面および底面）は、窒化されている。すなわち、第２検討例の半導体装置の製造工程においては、半導体基板ＳＢに溝ＴＲを形成した後で、その溝ＴＲを埋める酸化シリコン膜（絶縁膜ＵＺ）を形成する前に、半導体基板ＳＢの溝ＴＲの内面（側面および底面）を窒化している。このため、図２３の第２検討例の半導体装置においては、素子分離領域ＳＴと半導体基板ＳＢとの間には、窒化層ＳＮが形成されている。窒化層ＳＮは、溝ＴＲの内面全体に形成されている。そして、図２３の第２検討例の半導体装置の製造工程においては、上記イオン注入ＩＭ１に相当する工程（図１３〜図１５の工程）は行われていないため、図２３の第２検討例の半導体装置では、上記フッ素注入領域ＦＲに相当するものは形成されていない。
【００９３】
図２３の第２検討例の半導体装置の場合、半導体基板ＳＢの溝ＴＲの内面全体が窒化されているため、素子分離領域ＳＴを形成した後の種々の工程において、溝ＴＲに埋め込まれた素子分離領域ＳＴが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜を形成する際の熱酸化工程で、溝ＴＲに埋め込まれた素子分離領域ＳＴが膨張してしまうのを抑制または防止することができる。このため、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
【００９４】
しかしながら、図２３の第２検討例の半導体装置の場合、ＭＩＳＦＥＴのＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）特性が劣化しやすいことが、本発明者の検討により分かった。ここで、ＮＢＴＩ特性とは、高温でバイアス電圧（負のバイアス電圧）を印加すると、ＭＩＳＦＥＴの特性（しきい値電圧）が変動する現象に対応している。ＮＢＴＩ特性が劣化（悪化）することは、高温でバイアス電圧（負のバイアス電圧）を印加したときの、ＭＩＳＦＥＴのしきい値電圧の変化量が大きくなることに対応している。
【００９５】
すなわち、図２３の第２検討例の半導体装置の場合、ＮＢＴＩ特性の劣化が大きく、しかも、ＮＢＴＩ特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ特性の劣化が激しくなることが、本発明者の検討により分かった。
【００９６】
図２４は、第１検討例の半導体装置と第２検討例の半導体装置についての、ＮＢＴＩ特性のゲート幅依存性を示すグラフである。図２４のグラフの横軸は、ｐチャネル型ＭＩＳＦＥＴのゲート電極のゲート幅に対応している。また、図２４のグラフの縦軸は、高温負バイアス電圧（ＮＢＴストレス）を印加する前後でのｐチャネル型ＭＩＳＦＥＴのしきい値電圧の変化量に対応している。但し、図２４のグラフの縦軸の値は、第１検討例の半導体装置と第２検討例の半導体装置とのそれぞれにおいて、ゲート幅が１０μｍの場合のＮＢＴストレスの前後でのしきい値電圧の変化量を基準として規格化してある。
【００９７】
図２４のグラフから、図２２の第１検討例の半導体装置の場合に比べて、図２３の第２検討例の半導体装置の場合は、ＮＢＴＩ特性の劣化が大きく、ゲート幅が小さくなるほど、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ特性の劣化が激しくなることが分かる。
【００９８】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢに形成された溝ＴＲ内に埋め込まれた素子分離領域ＳＴと、素子分離領域ＳＴで囲まれた活性領域ＡＣ１（第１活性領域）の半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して形成されたゲート電極ＧＥ１と、活性領域ＡＣ１の半導体基板ＳＢに形成されたソース・ドレイン領域ＳＤ１と、を有している。
【００９９】
ゲート電極ＧＥ１（第１ゲート電極）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）用のゲート電極であり、ゲート電極ＧＥ１の下の絶縁膜ＧＦ（第１ゲート絶縁膜）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）のゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ１（第１ソース・ドレイン領域）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）用のソース・ドレイン領域である。素子分離領域ＳＴは、酸化シリコンを主体としており、具体的には、溝ＴＲに埋め込まれた酸化シリコン膜からなる。
【０１００】
本実施の形態の主要な特徴のうちの一つは、半導体基板ＳＢの溝ＴＲの内面（側面および底面）が窒化されていることである。
【０１０１】
本実施の形態とは異なり、上記図２２に示される第１検討例の半導体装置のように、素子分離領域ＳＴを埋め込む溝ＴＲの内面が窒化されていない場合には、上述したように、素子分離領域ＳＴを形成した後の種々の工程において、溝ＴＲに埋め込まれた素子分離領域ＳＴが再酸化されて膨張してしまう虞がある。これは、活性領域の半導体基板ＳＢに結晶欠陥を発生させてしまい、製造された半導体装置の信頼性を低下させる虞がある。
【０１０２】
それに対して、本実施の形態では、素子分離領域ＳＴを埋め込むための半導体基板ＳＢの溝ＴＲの内面（側面および底面）が窒化されているため、素子分離領域ＳＴを形成した後の種々の工程において、溝ＴＲに埋め込まれた素子分離領域ＳＴが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜（ここでは絶縁膜ＧＦに対応）を形成する際の熱酸化工程で、溝ＴＲに埋め込まれた素子分離領域ＳＴが膨張してしまうのを抑制または防止することができる。このため、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
【０１０３】
本実施の形態の主要な特徴のうちの他の一つは、ゲート電極ＧＥ１は、一部が素子分離領域ＳＴ上に延在しており、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されていることである。換言すれば、平面視において、ゲート電極ＧＥ１は、一部が素子分離領域ＳＴと重なっており、ゲート電極ＧＥ１と平面視で重なる領域において、素子分離領域ＳＴとＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。これにより、ＮＢＴＩ特性の劣化を抑制または防止することができ、半導体装置の信頼性を向上させることができる。以下、具体的に説明する。
【０１０４】
ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離領域を埋め込むための半導体基板ＳＢの溝の内面が窒化されていると、ＮＢＴＩ特性が劣化する虞がある。すなわち、上記図２２の第１検討例の場合に比べて、上記図２３の第２検討例の半導体装置の場合には、ＮＢＴＩ特性の劣化が大きく、しかも、ＮＢＴＩ特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ特性の劣化が激しくなる。
【０１０５】
つまり、素子分離領域を埋め込むための半導体基板の溝の内面を窒化することは、素子分離領域の再酸化による膨張を防ぐためには有効であるが、ＮＢＴＩ特性の劣化を増大させてしまうのである。
【０１０６】
本実施の形態とは異なり、ゲート電極が活性領域の半導体基板上に延在するが、その活性領域を囲む素子分離領域上には延在せず、ゲート電極のゲート幅方向の両端部がその活性領域の半導体基板上に位置する場合も考えられる。この場合、たとえ素子分離領域を埋め込むための半導体基板の溝の内面が窒化されて窒化層が形成されていたとしても、その窒化層はＭＩＳＦＥＴのゲート絶縁膜やチャネル領域からはかなり離れているため、その窒化層はＭＩＳＦＥＴのＮＢＴＩ特性にはほとんど影響を与えず、その窒化層の有無によりＮＢＴＩ特性はほとんど変化しない。
【０１０７】
しかしながら、ゲート電極は、一部が素子分離領域上にも延在していることが一般的である。これは、ゲート電極上にコンタクトホールを形成してそのコンタクトホールに埋め込んだプラグをゲート電極に電気的に接続する場合、素子分離領域上に位置する部分のゲート電極上にコンタクトホールおよびそれを埋めるプラグを配置するためである。そうすることにより、コンタクトホール形成時に、コンタクトホールの形成位置がたとえ設計位置から多少ずれたとしても、コンタクトホールからは素子分離領域が露出され、基板領域は露出されずに済むため、ゲート電極に接続すべきプラグが半導体基板に電気的に接続されてしまうのを的確に防止することができる。また、半導体基板上に延在する一本のゲート電極が複数のＭＩＳＦＥＴのゲート電極を兼ねる場合には、ＭＩＳＦＥＴ間の素子分離領域上をゲート電極が延在する必要がある。
【０１０８】
このため、上記図２２の第１検討例の半導体装置、上記図２３の第２検討例の半導体装置、本実施の形態の半導体装置（変形例を含む）および後述の実施の形態２の半導体装置（変形例を含む）のいずれにおいても、ゲート電極は、一部が素子分離領域（活性領域を囲む素子分離領域）上にも延在している。
【０１０９】
ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離領域を埋め込むための半導体基板の溝の内面全体が窒化されて窒化層が形成されていると、その窒化層はＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接しているため、その窒化層がＭＩＳＦＥＴのＮＢＴＩ特性に影響を与えやすくなる。上記図２３の第２検討例の半導体装置では、窒化層ＳＮがＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接しているため、窒化層ＳＮがＭＩＳＦＥＴのＮＢＴＩ特性に影響を与えてしまい、ＮＢＴＩ特性の劣化が大きくなり、ＮＢＴＩ特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ特性の劣化が激しくなると考えられる。
【０１１０】
それに対して、本実施の形態では、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。窒素（Ｎ）は、ＮＢＴＩ特性の劣化を促進させてしまう元素であるのに対して、フッ素（Ｆ）は、ＮＢＴＩ特性の劣化を抑制するのに有効な元素である。本実施の形態では、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されていることにより、ＮＢＴＩ特性の劣化を抑制または防止することができ、また、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０１１１】
つまり、本実施の形態では、半導体基板ＳＢの溝ＴＲの内面（側面および底面）を窒化して窒化層ＳＮを形成することで、その溝ＴＲに埋め込んだ素子分離領域ＳＴの再酸化による膨張を防ぐとともに、その窒化層ＳＮによるＮＢＴＩ特性の劣化を、フッ素（Ｆ）の導入により防いでいるのである。
【０１１２】
このように、ＮＢＴＩ特性の劣化を抑制または防止するには、フッ素（Ｆ）を導入することが有効であるが、フッ素の導入領域としては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴ（Ｑｐ）のチャネル領域との境界付近が、特に有効である。これは、半導体基板ＳＢの溝ＴＲの内面に形成された窒化層ＳＮのうち、ＮＢＴＩ特性の劣化に寄与しやすいのは、ＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接している部分であり、すなわち、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に存在する窒化層ＳＮだからである。このため、ＮＢＴＩ特性の劣化に寄与しやすい部分の窒化層ＳＮおよびその近傍にフッ素（Ｆ）を導入することが、窒化層ＳＮに起因するＮＢＴＩ特性の劣化を抑制または防止するのに有効である。従って、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとＭＩＳＦＥＴ（Ｑｐ）のチャネル領域との境界付近にフッ素（Ｆ）を導入することが、ＭＩＳＦＥＴ（Ｑｐ）のＮＢＴＩ特性の劣化を抑制または防止するためには、特に有効である。つまり、図２５において、ドットのハッチングが付された領域にフッ素（Ｆ）を導入することが、ＮＢＴＩ特性の劣化を抑制または防止するためには、特に有効である。
【０１１３】
図２５は、他の形態の半導体装置の要部平面図であり、上記図２に対応するものである。上記図２と同様に、図２５においても、フッ素（Ｆ）が注入されている領域（フッ素注入領域ＦＲ）をドットのハッチングを付して示してある。図２５のＢ１−Ｂ１線の断面図は、上記図４と同じであるが、図２５のＡ１−Ａ１線の断面図は、上記図３において、フッ素注入領域ＦＲを除いた図に対応する。図２５においては、ゲート電極ＧＥ１の下における、素子分離領域ＳＴとチャネル領域との境界付近の領域にフッ素（Ｆ）が導入（注入）され、それ以外の領域にはフッ素（Ｆ）は導入（注入）されていない。
【０１１４】
つまり、本実施の形態では、活性領域ＡＣ１とその活性領域ＡＣ１を囲む素子分離領域ＳＴとの境界付近にフッ素（Ｆ）が導入されているが、少なくともゲート電極ＧＥ１の直下の領域において、チャネル領域と素子分離領域ＳＴとの境界付近にフッ素（Ｆ）が導入されていればよい。そして、ゲート電極ＧＥ１の直下において、素子分離領域ＳＴとチャネル領域との間の窒化層ＳＮの上部にフッ素（Ｆ）が導入されていることが、ＮＢＴＩ特性の劣化を抑制するために、特に有効である。
【０１１５】
但し、活性領域の半導体基板ＳＢにフッ素（Ｆ）が導入されていると、その活性領域に形成するＭＩＳＦＥＴの特性が、導入したフッ素（Ｆ）により、意図せずして変動してしまうリスクがある。このため、活性領域ＡＣ１の半導体基板ＳＢにおいては、活性領域ＡＣ１の外周部にフッ素（Ｆ）が注入されることは許容されるが、外周部以外（外周部よりも内側）にはフッ素（Ｆ）を注入しないことが好ましい。これにより、導入したフッ素（Ｆ）により意図せずしてＭＩＳＦＥＴの特性が変動するリスクを低減することができる。一方、素子分離領域ＳＴにおいては、活性領域ＡＣ１に隣接する領域にもフッ素（Ｆ）が注入されていても、あるいは、素子分離領域ＳＴ全体にフッ素が注入されていてもよい。これは、活性領域ＡＣ１の半導体基板ＳＢにフッ素（Ｆ）が導入されることに比べて、素子分離領域ＳＴにフッ素（Ｆ）が導入されることは、導入したフッ素（Ｆ）により意図せずしてＭＩＳＦＥＴの特性が変動するリスクを増大させにくいからである。
【０１１６】
このため、フッ素注入領域ＦＲは、図２にドットのハッチングを付して示される領域に形成されている場合に限定されず、例えば、図２５にドットのハッチングを付して示される領域に形成されていてもよい。
【０１１７】
このように、本実施の形態では、半導体基板ＳＢの溝ＴＲの内面が窒化されていることで、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができ、また、上述のようにフッ素（Ｆ）が導入されていることで、ＮＢＴＩ特性の劣化を抑制または防止することができる。従って、半導体装置の信頼性を的確に向上させることができる。
【０１１８】
＜第１変形例について＞
次に、本実施の形態の変形例（適用例）について説明する。
【０１１９】
図２６および図２７は、本実施の形態の第１変形例の半導体装置を示す要部断面図であり、図２６には、上記図３に対応する断面（すなわちゲート長方向に沿った断面）が示され、図２７には、上記図４に対応する断面（すなわちゲート幅方向に沿った断面）が示されている。
【０１２０】
図２６および図２７に示される第１変形例の半導体装置では、半導体基板ＳＢに、ｐチャネル型のＭＩＳＴＥＴとｎチャネル型のＭＩＳＦＥＴとの両方が形成されている。
【０１２１】
すなわち、図２６および図２７に示される第１変形例の半導体装置では、半導体基板ＳＢに、素子分離領域ＳＴと、素子分離領域ＳＴで囲まれた活性領域ＡＣ１，ＡＣ２が形成れており、活性領域ＡＣ１にｐチャネル型のＭＩＳＦＥＴＱｐが形成され、活性領域ＡＣ２にｎチャネル型のＭＩＳＦＥＴＱｎが形成されている。
【０１２２】
活性領域ＡＣ１、活性領域ＡＣ１を囲む素子分離領域ＳＴ、および活性領域ＡＣ１に形成されたｐチャネル型のＭＩＳＦＥＴＱｐについては、上記図１〜図４および図２５を参照して説明したのと同様である。すなわち、活性領域ＡＣ１の半導体基板ＳＢにｎ型ウエルＮＷが形成され、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦを介してゲート電極ＧＥ１が形成され、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）にソース・ドレイン領域ＳＤ１が形成されている。ゲート電極ＧＥ１は、ｐチャネル型のＭＩＳＦＥＴＱｐ用のゲート電極であり、ゲート電極ＧＥ１の下の絶縁膜ＧＦは、ｐチャネル型のＭＩＳＦＥＴＱｐのゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ１は、ｐチャネル型のＭＩＳＦＥＴＱｐ用のソース・ドレイン領域である。
【０１２３】
活性領域ＡＣ２、活性領域ＡＣ２を囲む素子分離領域ＳＴ、および活性領域ＡＣ２に形成されたｎチャネル型のＭＩＳＦＥＴＱｎについては、以下の点が、活性領域ＡＣ１、活性領域ＡＣ１を囲む素子分離領域ＳＴ、および活性領域ＡＣ１に形成されたｐチャネル型のＭＩＳＦＥＴＱｐと相違している。
【０１２４】
すなわち、活性領域ＡＣ２の半導体基板ＳＢにｐ型ウエルＰＷが形成され、活性領域ＡＣ２の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介してゲート電極ＧＥ２が形成され、活性領域ＡＣ２の半導体基板ＳＢ（ｐ型ウエルＰＷ）にソース・ドレイン領域ＳＤ２が形成されている。ゲート電極ＧＥ２は、ｎチャネル型のＭＩＳＦＥＴＱｎ用のゲート電極であり、ゲート電極ＧＥ２の下の絶縁膜ＧＦは、ｎチャネル型のＭＩＳＦＥＴＱｎのゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ２は、ｎチャネル型のＭＩＳＦＥＴＱｎ用のソース・ドレイン領域である。
【０１２５】
ｐ型ウエルＰＷ、ゲート電極ＧＥ２およびソース・ドレイン領域ＳＤ２の構成は、導電型が異なる以外は、ｎ型ウエルＮＷ、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤ１の構成とほぼ同様である。すなわち、ソース・ドレイン領域ＳＤ１はｐ型の半導体領域であるが、ソース・ドレイン領域ＳＤ２は、ｎ型の半導体領域であり、ゲート電極ＧＥ１はｐ型のドープトポリシリコンからなるが、ゲート電極ＧＥ２はｎ型のドープトポリシリコンからなる。このため、ソース・ドレイン領域ＳＤ２は、上記ｐ−型半導体領域Ｅ１に相当するｎ−型半導体領域Ｅ２と、上記ｐ＋型半導体領域Ｈ１に相当するｎ＋型半導体領域Ｈ２とからなり、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２よりも不純物濃度が高く、かつ接合深さが深い。ゲート電極ＧＥ１の一部が、活性領域ＡＣ１を囲む素子分離領域ＳＴ上に延在していたのと同様に、ゲート電極ＧＥ２の一部は、活性領域ＡＣ２を囲む素子分離領域ＳＴ上に延在している。
【０１２６】
ゲート電極ＧＥ１の側壁上だけでなく、ゲート電極ＧＥ２の側壁上にもサイドウォールスペーサＳＷが形成され、ｐ＋型半導体領域Ｈ１、ｎ＋型半導体領域Ｈ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各上部に、金属シリサイド層ＳＬが形成されている。層間絶縁膜ＩＬ１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように形成されており、コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｐ＋型半導体領域Ｈ１、ｎ＋型半導体領域Ｈ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２の上などに形成されている。
【０１２７】
上記図１〜図４および図５を参照して説明した素子分離領域ＳＴと同様に、図２６および図２７に示される第１変形例においても、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝ＴＲ内に埋め込まれており、酸化シリコンを主体とし、具体的には、溝ＴＲに埋め込まれた酸化シリコン膜からなり、半導体基板ＳＢの溝ＴＲの内面（側面および底面）は窒化されている。この点は、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ２を囲む素子分離領域ＳＴとで共通である。このため、素子分離領域ＳＴが埋め込まれた溝ＴＲの内面が窒化されて窒化層ＳＮが形成されている点は、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ２を囲む素子分離領域ＳＴとで共通である。これにより、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ２を囲む素子分離領域ＳＴとについて、素子分離領域ＳＴを形成した後の種々の工程において素子分離領域ＳＴが再酸化されて膨張するのを抑制または防止することができる。これにより、素子分離領域ＳＴの膨張に起因して活性領域ＡＣ１，ＡＣ２の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
【０１２８】
上記図１〜図４および図２５を参照して説明した半導体装置と同様に、図２６および図２７に示される第１変形例の半導体装置においても、ｐチャネル型のＭＩＳＦＥＴＱｐのゲート電極ＧＥ１は、一部が素子分離領域ＳＴ上に延在しており、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとｐチャネル型のＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。これにより、ｐチャネル型のＭＩＳＦＥＴＱｐのＮＢＴＩ特性の劣化を抑制または防止することができ、また、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０１２９】
一方、ｎチャネル型のＭＩＳＦＥＴＱｎのゲート電極ＧＥ２は、一部が素子分離領域ＳＴ上に延在しているが、ゲート電極ＧＥ２の下において、素子分離領域ＳＴとｎチャネル型のＭＩＳＦＥＴＱｎのチャネル領域との境界付近に、フッ素（Ｆ）が導入されている場合と、フッ素（Ｆ）が導入されていない場合とがあり得る。
【０１３０】
ｐチャネル型のＭＩＳＦＥＴＱｐとｎチャネル型のＭＩＳＦＥＴＱｎとの両方で、ゲート電極（ＧＥ１，ＧＥ２）の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている場合には、ｐチャネル型のＭＩＳＦＥＴＱｐとｎチャネル型のＭＩＳＦＥＴＱｎとの両方において、ＮＢＴＩ特性の劣化を抑制または防止することができる。また、ｐチャネル型のＭＩＳＦＥＴＱｐとｎチャネル型のＭＩＳＦＥＴＱｎとの両方において、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０１３１】
しかしながら、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ２の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないようにすることができる。但し、この場合でも、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。これは、ＮＢＴＩ特性の劣化が問題になるのは、主としてｐチャネル型ＭＩＳＦＥＴだからである。ｐチャネル型ＭＩＳＦＥＴに比べてｎチャネル型ＭＩＳＦＥＴは、ＮＢＴＩ特性の劣化が発生しにくく、しかも、ｎチャネル型ＭＩＳＦＥＴはゲート電極に負電圧が印加されることが少ないため、ＮＢＴＩ特性の劣化の抑制が要求されるのは、ｐチャネル型ＭＩＳＦＥＴであり、ｐチャネル型ＭＩＳＦＥＴに比べてｎチャネル型ＭＩＳＦＥＴは、ＮＢＴＩ特性の劣化の抑制はそれほど要求されない。
【０１３２】
そこで、第１変形例では、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。そして、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ２の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないことが、好ましい。すなわち、第１変形例では、ｐチャネル型ＭＩＳＦＥＴについては、上記図１〜４および図２５を参照して説明した構成を適用し、ｎチャネル型ＭＩＳＦＥＴについては、上記図２３の第２検討例を参照して説明した構成を適用することが好ましい。
【０１３３】
ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていることにより、ＮＢＴＩ特性の劣化の抑制が要求されるｐチャネル型のＭＩＳＦＥＴＱｐについて、ＮＢＴＩ特性の劣化を抑制または防止することができる。一方、ＮＢＴＩ特性の劣化の抑制があまり要求されないｎチャネル型のＭＩＳＦＥＴＱｎについては、ゲート電極ＧＥ２の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないことで、フッ素（Ｆ）の導入により意図せずしてｎチャネル型のＭＩＳＦＥＴＱｎの特性が変動してしまうリスクを回避することができる。従って、半導体装置の信頼性を、より的確に向上させることができる。
【０１３４】
なお、上記イオン注入ＩＭ１で上記フォトレジストパターンＰＲ２をイオン注入阻止マスク（マスク層）として用いて、フッ素（Ｆ）をイオン注入するが、その際に、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２とそれを囲む素子分離領域ＳＴとを上記フォトレジストパターンＰＲ２で覆っておけばよい。これにより、上記イオン注入ＩＭ１において、活性領域ＡＣ２の半導体基板ＳＢや、活性領域ＡＣ２の半導体基板ＳＢと素子分離領域ＳＴとの境界付近には、フッ素（Ｆ）がイオン注入されずに済む。そうすることで、製造された半導体装置で、ゲート電極ＧＥ２の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていない状態を実現することができる。
【０１３５】
また、ｎチャネル型のＭＩＳＦＥＴＱｎの形成工程は、導電型が逆になること以外は、ｐチャネル型のＭＩＳＦＥＴＱｐ形成工程と基本的には同じである。
【０１３６】
すなわち、上記図１６および図１７の工程で上記ｎ型ウエルＮＷを形成する際には、ｎ型ウエルＮＷだけでなく、ｐ型ウエルＰＷも形成する。但し、ｎ型ウエルＮＷとｐ型ウエルＰＷとは導電型が異なるため、ｎ型ウエルＮＷを形成するイオン注入工程と、ｐ型ウエルＰＷを形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図１６および図１７の工程で絶縁膜ＧＦを形成する際には、ｎ型ウエルＮＷの表面上とｐ型ウエルＰＷの表面上に、絶縁膜ＧＦを形成する。また、上記図１６および図１７の工程で、ゲート電極用の導電膜としてポリシリコン膜を形成し、そのポリシリコン膜をパターニングすることにより、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。ゲート電極ＧＥ１は、半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦを介して形成され、ゲート電極ＧＥ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介して形成される。また、上記図１８および図１９の工程でｐ−型半導体領域Ｅ１を形成する際には、ｐ−型半導体領域Ｅ１だけでなく、ｎ−型半導体領域Ｅ２も形成する。但し、ｐ−型半導体領域Ｅ１とｎ−型半導体領域Ｅ２とは導電型が異なるため、ｐ−型半導体領域Ｅ１を形成するイオン注入工程と、ｎ−型半導体領域Ｅ２を形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図１８および図１９の工程でサイドウォールスペーサＳＷを形成する際には、ゲート電極ＧＥ１の側壁上とゲート電極ＧＥ２の側壁上とに、サイドウォールスペーサＳＷを形成する。また、また、上記図１８および図１９の工程でｐ＋型半導体領域Ｈ１を形成する際には、ｐ＋型半導体領域Ｈ１だけでなく、ｎ＋型半導体領域Ｈ２も形成する。但し、ｐ＋型半導体領域Ｈ１とｎ＋型半導体領域Ｈ２とは導電型が異なるため、ｐ＋型半導体領域Ｈ１を形成するイオン注入工程と、ｎ＋型半導体領域Ｈ２を形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図２０および図２１の工程で金属シリサイド層ＳＬを形成する際には、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ｐ＋型半導体領域Ｈ１およびｎ＋型半導体領域Ｈ２の表面に、金属シリサイド層ＳＬを形成する。これ以外、上記図３〜図２１を参照して説明した製造工程と基本的には同様であるので、ここでは、その繰り返しの説明は省略する。
【０１３７】
＜第２変形例について＞
図２８および図２９は、本実施の形態の第２変形例の半導体装置を示す要部断面図であり、図２８には、上記図２６と同様に、上記図３に対応する断面（すなわちゲート長方向に沿った断面）が示され、図２９には、上記図２７と同様に、上記図４に対応する断面（すなわちゲート幅方向に沿った断面）が示されている。
【０１３８】
図２８および図２９に示される第２変形例の半導体装置では、半導体基板ＳＢに、低耐圧用のＭＩＳＦＥＴと、高耐圧用のＭＩＳＦＥＴとが形成されている。
【０１３９】
すなわち、図２８および図２９に示される第２変形例の半導体装置では、半導体基板ＳＢに、素子分離領域ＳＴと、素子分離領域ＳＴで囲まれた活性領域ＡＣ１，ＡＣ３が形成れており、活性領域ＡＣ１に低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐが形成され、活性領域ＡＣ３に高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３が形成されている。
【０１４０】
活性領域ＡＣ１、活性領域ＡＣ１を囲む素子分離領域ＳＴ、および活性領域ＡＣ１に形成された低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐについては、上記図１〜図４および図２５を参照して説明したのと同様である。すなわち、活性領域ＡＣ１の半導体基板ＳＢにｎ型ウエルＮＷが形成され、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦを介してゲート電極ＧＥ１が形成され、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）にソース・ドレイン領域ＳＤ１が形成されている。ゲート電極ＧＥ１は、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ用のゲート電極であり、ゲート電極ＧＥ１の下の絶縁膜ＧＦは、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ１は、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域である。
【０１４１】
活性領域ＡＣ３、活性領域ＡＣ３を囲む素子分離領域ＳＴ、および活性領域ＡＣ３に形成された高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３については、以下の点が、活性領域ＡＣ１、活性領域ＡＣ１を囲む素子分離領域ＳＴ、および活性領域ＡＣ１に形成された低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐと相違している。
【０１４２】
すなわち、活性領域ＡＣ３の半導体基板ＳＢにｎ型ウエルＮＷ３が形成され、活性領域ＡＣ３の半導体基板ＳＢ（ｎ型ウエルＮＷ３）上に絶縁膜ＧＦ３を介してゲート電極ＧＥ３が形成され、活性領域ＡＣ３の半導体基板ＳＢ（ｎ型ウエルＮＷ３）にソース・ドレイン領域ＳＤ３が形成されている。ゲート電極ＧＥ３は、高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３用のゲート電極であり、ゲート電極ＧＥ３の下の絶縁膜ＧＦ３は、高耐圧用のｐチャネル型ＭＩＳＦＥＴＱｐ３のゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ３は、高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３用のソース・ドレイン領域である。
【０１４３】
高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３のゲート絶縁膜（ここでは絶縁膜ＧＦ３）の厚みは、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（ここでは絶縁膜ＧＦ）の厚みよりも大きい。このため、ｐチャネル型ＭＩＳＦＥＴＱｐ３の耐圧は、ｐチャネル型ＭＩＳＦＥＴＱｐの耐圧よりも大きくなっている。また、高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３の動作電圧は、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐの動作電圧よりも大きい。高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３は、例えばＩ／Ｏ回路（入出力回路）などに用いられるＭＩＳＦＥＴであり、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐは、例えばコア回路（制御回路など）やＳＲＡＭなどに用いられるＭＩＳＦＥＴである。
【０１４４】
ｎ型ウエルＮＷ３、ゲート電極ＧＥ３およびソース・ドレイン領域ＳＤ３の構成は、ｎ型ウエルＮＷ、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤ１の構成とほぼ同様である。このため、ソース・ドレイン領域ＳＤ３は、上記ｐ−型半導体領域Ｅ１に相当するｐ−型半導体領域Ｅ３と、上記ｐ＋型半導体領域Ｈ１に相当するｐ＋型半導体領域Ｈ３とからなり、ｐ＋型半導体領域Ｈ３は、ｐ−型半導体領域Ｅ３よりも不純物濃度が高く、かつ接合深さが深い。ゲート電極ＧＥ１の一部が、活性領域ＡＣ１を囲む素子分離領域ＳＴ上に延在していたのと同様に、ゲート電極ＧＥ３の一部は、活性領域ＡＣ３を囲む素子分離領域ＳＴ上に延在している。
【０１４５】
ゲート電極ＧＥ１の側壁上だけでなく、ゲート電極ＧＥ３の側壁上にもサイドウォールスペーサＳＷが形成され、ｐ＋型半導体領域Ｈ１、ｐ＋型半導体領域Ｈ３、ゲート電極ＧＥ１およびゲート電極ＧＥ３の各上部に、金属シリサイド層ＳＬが形成されている。層間絶縁膜ＩＬ１は、ゲート電極ＧＥ１，ＧＥ３およびサイドウォールスペーサＳＷを覆うように形成されており、コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｐ＋型半導体領域Ｈ１、ｐ＋型半導体領域Ｈ３、ゲート電極ＧＥ１およびゲート電極ＧＥ３の上などに形成されている。
【０１４６】
上記図１〜図４および図２５を参照して説明した素子分離領域ＳＴと同様に、図２８および図２９に示される第２変形例においても、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝ＴＲ内に埋め込まれており、酸化シリコンを主体とし、具体的には、溝ＴＲに埋め込まれた酸化シリコン膜からなり、半導体基板ＳＢの溝ＴＲの内面（側面および底面）は窒化されている。この点は、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ３を囲む素子分離領域ＳＴとで共通である。このため、素子分離領域ＳＴが埋め込まれた溝ＴＲの内面が窒化されて窒化層ＳＮが形成されている点は、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ３を囲む素子分離領域ＳＴとで共通である。これにより、活性領域ＡＣ１を囲む素子分離領域ＳＴと、活性領域ＡＣ３を囲む素子分離領域ＳＴとについて、素子分離領域ＳＴを形成した後の種々の工程において素子分離領域ＳＴが再酸化されて膨張するのを抑制または防止することができる。これにより、素子分離領域ＳＴの膨張に起因して活性領域ＡＣ１，ＡＣ３の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
【０１４７】
上記図１〜図４および図２５を参照して説明した半導体装置と同様に、図２８および図２９に示される第２変形例の半導体装置においても、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１は、一部が素子分離領域ＳＴ上に延在しており、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。これにより、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩ特性の劣化を抑制または防止することができ、また、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０１４８】
一方、高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３のゲート電極ＧＥ３は、一部が素子分離領域ＳＴ上に延在しているが、ゲート電極ＧＥ３の下において、素子分離領域ＳＴとｐチャネル型ＭＩＳＦＥＴＱｐ３のチャネル領域との境界付近に、フッ素（Ｆ）が導入されている場合と、フッ素（Ｆ）が導入されていない場合とがあり得る。
【０１４９】
ｐチャネル型ＭＩＳＦＥＴＱｐとｐチャネル型ＭＩＳＦＥＴＱｐ３との両方で、ゲート電極（ＧＥ１，ＧＥ３）の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている場合には、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐと高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３との両方において、ＮＢＴＩ特性の劣化を抑制または防止することができる。また、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐと高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３との両方において、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０１５０】
しかしながら、高耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ３とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ３の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないようにすることができる。但し、この場合でも、低耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。これは、高耐圧用のＭＩＳＦＥＴよりも低耐圧用のＭＩＳＦＥＴで、ＮＢＴＩ特性の劣化が問題になりやすいからである。高耐圧用のＭＩＳＦＥＴのゲート幅（チャネル幅）は、低耐圧用のＭＩＳＦＥＴのゲート幅（チャネル幅）よりも大きいことが一般的である。そして、上記図２４のグラフの第２検討例のデータからも分かるように、ゲート幅が小さければ、窒化層ＳＮに起因したＮＢＴＩ特性の劣化は大きくなりやすいが、ゲート幅が大きければ、窒化層ＳＮに起因したＮＢＴＩ特性の劣化は相対的に小さくなる。このため、ゲート幅が小さい低耐圧用のＭＩＳＦＥＴについては、ＮＢＴＩ特性の劣化を抑制することが要求されるが、それに比べて、ゲート幅が大きい高耐圧用のＭＩＳＦＥＴは、ＮＢＴＩ特性の劣化の抑制はそれほど要求されないですむ。そして、高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３のゲート幅（チャネル幅）は、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐのゲート幅（チャネル幅）よりも大きい。
【０１５１】
そこで、第２変形例では、低耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されている。そして、高耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ３とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ３の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないことが、好ましい。すなわち、第２変形例では、低耐圧用のＭＩＳＦＥＴについては、上記図１〜４および図２５を参照して説明した構成を適用し、高耐圧用のＭＩＳＦＥＴについては、上記図２３の第２検討例を参照して説明した構成を適用することが好ましい。
【０１５２】
活性領域ＡＣ１とそれを囲む素子分離領域ＳＴについては、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていることにより、ＮＢＴＩ特性の劣化の抑制が要求される低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐについては、ＮＢＴＩ特性の劣化を抑制または防止することができる。一方、ＮＢＴＩ特性の劣化の抑制があまり要求されない高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３については、ゲート電極ＧＥ３の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていないことで、フッ素（Ｆ）の導入により意図せずして高耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ３の特性が変動してしまうリスクを回避することができる。従って、半導体装置の信頼性を、より的確に向上させることができる。
【０１５３】
なお、上記イオン注入ＩＭ１で上記フォトレジストパターンＰＲ２をイオン注入阻止マスク（マスク層）として用いて、フッ素（Ｆ）をイオン注入するが、その際に、高耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ３とそれを囲む素子分離領域ＳＴとを上記フォトレジストパターンＰＲ２で覆っておけばよい。これにより、イオン注入ＩＭ１において、活性領域ＡＣ３の半導体基板ＳＢや、活性領域ＡＣ３の半導体基板ＳＢと素子分離領域ＳＴとの境界付近には、フッ素（Ｆ）がイオン注入されずに済む。そうすることで、製造された半導体装置で、ゲート電極ＧＥ３の下において、素子分離領域ＳＴとチャネル領域との境界付近に、フッ素（Ｆ）が導入されていない状態を実現することができる。
【０１５４】
また、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐと高耐圧用のｐチャネル型ＭＩＳＦＥＴＱｐ３とを有する半導体装置の製造工程のうち、ゲート絶縁膜形成工程は、次のようにして行うことができる。すなわち、上記図１６および図１７の工程では、ｎ型ウエルＮＷ，ＮＷ３をイオン注入により形成した後、ｎ型ウエルＮＷの表面上とｎ型ウエルＮＷ３の表面上とに絶縁膜ＧＦ３を熱酸化法などを用いて形成してから、ｎ型ウエルＮＷの表面上の絶縁膜ＧＦ３を除去し、ｎ型ウエルＮＷ３の表面上の絶縁膜ＧＦ３を残す。それから、ｎ型ウエルＮＷの表面上に絶縁膜ＧＦを熱酸化法などを用いて形成する。この絶縁膜ＧＦを形成する熱酸化処理の際に、ｎ型ウエルＮＷ３の表面上の絶縁膜ＧＦ３の厚みが増加する。このようにして、活性領域ＡＣ１の半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦが形成され、活性領域ＡＣ３の半導体基板ＳＢ（ｎ型ウエルＮＷ３）上に、絶縁膜ＧＦよりも厚い絶縁膜ＧＦ３が形成された構造が得られる。
【０１５５】
ゲート絶縁膜形成工程以外は、高耐圧用のｐチャネル型ＭＩＳＦＥＴＱｐ３の形成工程も、低耐圧のｐチャネル型ＭＩＳＦＥＴＱｐ形成工程と基本的には同じである。
【０１５６】
すなわち、上記図１６および図１７の工程で上記ｎ型ウエルＮＷを形成する際には、ｎ型ウエルＮＷだけでなく、ｎ型ウエルＮＷ３も形成する。また、上記図１６および図１７の工程で、ゲート電極用の導電膜としてポリシリコン膜を形成し、そのポリシリコン膜をパターニングすることにより、ゲート電極ＧＥ１およびゲート電極ＧＥ３を形成する。ゲート電極ＧＥ１は、半導体基板ＳＢ（ｎ型ウエルＮＷ）上に絶縁膜ＧＦを介して形成され、ゲート電極ＧＥ３は、半導体基板ＳＢ（ｎ型ウエルＮＷ３）上に絶縁膜ＧＦ３を介して形成される。また、上記図１８および図１９の工程でｐ−型半導体領域Ｅ１を形成する際には、ｐ−型半導体領域Ｅ１だけでなく、ｐ−型半導体領域Ｅ３も形成する。また、上記図１８および図１９の工程でサイドウォールスペーサＳＷを形成する際には、ゲート電極ＧＥ１の側壁上とゲート電極ＧＥ３の側壁上とに、サイドウォールスペーサＳＷを形成する。また、上記図１８および図１９の工程でｐ＋型半導体領域Ｈ１を形成する際には、ｐ＋型半導体領域Ｈ１だけでなく、ｐ＋型半導体領域Ｈ３も形成する。また、上記図２０および図２１の工程で金属シリサイド層ＳＬを形成する際には、ゲート電極ＧＥ１、ゲート電極ＧＥ３、ｐ＋型半導体領域Ｈ１およびｐ＋型半導体領域Ｈ３の表面に、金属シリサイド層ＳＬを形成する。これ以外、上記図３〜図２１を参照して説明した製造工程と基本的には同様であるので、ここでは、その繰り返しの説明は省略する。
【０１５７】
（実施の形態２）
＜半導体装置の構造について＞
本実施の形態２の半導体装置を図面を参照して説明する。図３０は、本実施の形態の半導体装置の要部平面図であり、図３１および図３２は、本実施の形態の半導体装置の要部断面図である。図３０〜図３２は、上記実施の形態１の上記図１、図３および図４にそれぞれ対応するものである。このため、図３０のＡ２−Ａ２線の断面図が、図３１にほぼ対応し、図３０のＢ２−Ｂ２線の断面図が、図３２にほぼ対応している。
【０１５８】
図３０〜図３１に示される本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、以下の点である。
【０１５９】
すなわち、本実施の形態２の半導体装置においては、素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの境界付近にフッ素（Ｆ）は導入されていない。すなわち、本実施の形態２の半導体装置では、上記フッ素注入領域ＦＲに相当するものは形成されていない。従って、本実施の形態２の半導体装置の製造工程では、上記イオン注入ＩＭ１に相当する工程は、行われていない。
【０１６０】
そして、本実施の形態２の半導体装置においては、半導体基板ＳＢの溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち本実施の形態２の半導体装置では、窒化層ＳＮは、溝ＴＲの内面（側面および底面）のうち、溝ＴＲの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、溝ＴＲの内面（側面および底面）に形成された窒化層ＳＮのうち、上部（溝ＴＲの側面の上部に隣接する部分）は酸化されて酸化部ＯＸとなっている。
【０１６１】
本実施の形態２の半導体装置の他の構成は、上記実施の形態１の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０１６２】
＜半導体装置の製造工程について＞
次に、本実施の形態２の半導体装置の製造工程について説明する。
【０１６３】
図３３〜図３８は、本実施の形態２の半導体装置の製造工程中の要部断面図である。このうち、図３３、図３５および図３７には、上記図３１に相当する断面、すなわち上記図３０のＡ２−Ａ２線に相当する位置での断面が示され、図３４、図３６および図３８には、上記図３２に相当する断面、すなわち上記図３０のＢ２−Ｂ２線に相当する位置での断面が示されている。
【０１６４】
本実施の形態２の半導体装置の製造工程は、上記図１１および図１２の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１６５】
上記実施の形態１と同様にして上記図１１および図１２の構造を得た後、本実施の形態２では、半導体基板ＳＢの主面（主面全面）上にフォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図３３および図３４に示されるように、半導体基板ＳＢ上にマスク層としてフォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ３を形成する。
【０１６６】
フォトレジストパターンＰＲ３の開口部ＯＰ３は、上記フォトレジストパターンＰＲ１の開口部ＯＰ１よりも若干大きな平面形状および寸法を有している。このため、平面視において、フォトレジストパターンＰＲ３の開口部ＯＰ３は、素子分離領域ＳＴを内包し、素子分離領域ＳＴよりも若干大きな平面形状および寸法を有している。フォトレジストパターンＰＲ３の開口部ＯＰ３から、半導体基板ＳＢの溝ＴＲに埋め込まれた素子分離領域ＳＴと、半導体基板ＳＢの溝ＴＲの内面に形成された窒化層ＳＮとが、ちょうど露出されるように、開口部ＯＰ３の平面形状および寸法を設定しておくことが好ましい。すなわち、フォトレジストパターンＰＲ３の開口部ＯＰ３からは、素子分離領域ＳＴと窒化層ＳＮとが露出され、活性領域（ＡＣ１）の半導体基板ＳＢはなるべく露出されないようにすることが好ましい。
【０１６７】
次に、半導体基板ＳＢに対して酸化処理を施すことにより、図３５および図３６に示されるように、活性領域（ＡＣ１）の半導体基板ＳＢと素子分離領域ＳＴとの間に介在する窒化層ＳＮの上部を酸化して酸化部ＯＸを形成する。この際の酸化処理を、以下では、図３５および図３６の酸化処理と称することとする。図３５および図３６の酸化処理は、熱酸化が好ましく、ウェット酸化が特に好適である。酸化部ＯＸは、主として酸化シリコンからなる。
【０１６８】
図３５および図３６の酸化処理を行う前は、半導体基板ＳＢの溝ＴＲの内面（側面および底面）全体に窒化層ＳＮが形成されていたが、図３５および図３６の酸化処理を行うと、溝ＴＲの内面（側面および底面）に形成された窒化層ＳＮのうち、上部（溝ＴＲの側面の上部に隣接する部分）が酸化されて酸化部ＯＸとなり、それ以外の窒化層ＳＮは、そのまま残存している。すなわち、溝ＴＲの内面（側面および底面）に形成された窒化層ＳＮのうち、溝ＴＲの側面の上部に形成されている部分の窒化層ＳＮが、図３５および図３６の酸化処理で酸化されて酸化部ＯＸとなり、それ以外の窒化層ＳＮは、酸化されずに残存している。つまり、活性領域（ＡＣ１）の半導体基板ＳＢの上部と素子分離領域ＳＴの上部とに挟まれた部分の窒化層ＳＮが、図３５および図３６の酸化処理で酸化されて酸化部ＯＸとなる。
【０１６９】
深さ方向に見ると、溝ＴＲの側面に形成されていた窒化層ＳＮのうち、図３５および図３６の酸化処理で酸化されて酸化部ＯＸとなった領域の寸法Ｌ３は、すなわち、形成された酸化部ＯＸの寸法Ｌ３は、例えば１〜１０ｎｍ程度とすることができる。なお、寸法Ｌ３は、深さ方向、すなわち半導体基板ＳＢの主面に略垂直な方向、の寸法（厚み、深さ）である。このため、図３５および図３６の酸化処理では、溝ＴＲの内面に形成されていた窒化層ＳＮにおいて、半導体基板ＳＢの主面から寸法Ｌ３の深さまで、窒化層ＳＮが酸化されて酸化部ＯＸとなり、寸法Ｌ３よりも深い領域の窒化層ＳＮは、酸化されずにそのまま窒化層ＳＮとして残存する。
【０１７０】
図３５および図３６の酸化処理は、素子分離領域ＳＴと素子分離領域ＳＴで囲まれた活性領域（ＡＣ１）の半導体基板ＳＢとの境界において、窒化層ＳＮの上部を酸化する処理である。すなわち、図３５および図３６の酸化処理は、溝ＴＲの内面（側面および底面）に形成された窒化層ＳＮのうち、溝ＴＲの側面の上部に形成されている部分の窒化層ＳＮを酸化して酸化部ＯＸに変える処理である。しかしながら、図３５および図３６の酸化処理を行う前は、溝ＴＲの内面全体に窒化層ＳＮが形成されているが、図３５および図３６の酸化処理を行うと、溝ＴＲの側面の上部には窒化層ＳＮが形成されていない状態になるため、図３５および図３６の酸化処理は、溝ＴＲの側面の上部の窒化層ＳＮを除去する処理とみなすこともできる。
【０１７１】
図３５および図３６の酸化処理の後、図３７および図３８に示されるように、フォトレジストパターンＰＲ３は除去される。フォトレジストパターンＰＲ３の除去後、洗浄処理を行うことができる。この洗浄処理により、素子分離領域ＳＴの表層部や酸化部ＯＸの一部がエッチングされる場合もある。フォトレジストパターンＰＲ３の代わりに、ハードマスク（絶縁膜パターンによるマスク層）を用いてもよく、その場合でも、ハードマスクにおける開口部ＯＰ３の形成位置は、上述した通りである。
【０１７２】
次に、上記イオン注入ＩＭ１（フッ素のイオン注入）は行わずに、本実施の形態２でも、ｎ型ウエルＮＷ形成工程およびそれ以降の工程を、上記実施の形態１と同様にして行うが、ここではその図示および繰り返しの説明は省略する。
【０１７３】
＜主要な特徴と効果について＞
本実施の形態２の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢに形成された溝ＴＲ内に埋め込まれた素子分離領域ＳＴと、素子分離領域ＳＴで囲まれた活性領域ＡＣ１（第１活性領域）の半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して形成されたゲート電極ＧＥ１と、活性領域ＡＣ１の半導体基板ＳＢに形成されたソース・ドレイン領域ＳＤ１と、を有している。
【０１７４】
ゲート電極ＧＥ１（第１ゲート電極）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）用のゲート電極であり、ゲート電極ＧＥ１の下の絶縁膜ＧＦ（第１ゲート絶縁膜）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）のゲート絶縁膜として機能し、ソース・ドレイン領域ＳＤ１（第１ソース・ドレイン領域）は、ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）用のソース・ドレイン領域である。素子分離領域ＳＴは、酸化シリコンを主体としており、具体的には、溝ＴＲに埋め込まれた酸化シリコン膜からなる。
【０１７５】
本実施の形態２の主要な特徴のうちの一つは、半導体基板の溝ＴＲの内面（側面および底面）が窒化されて窒化層ＳＮが形成されていることである。
【０１７６】
これにより、素子分離領域ＳＴを形成した後の種々の工程において、溝ＴＲに埋め込まれた素子分離領域ＳＴが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜（ここでは絶縁膜ＧＦに対応）を形成する際の熱酸化工程で、溝ＴＲに埋め込まれた素子分離領域ＳＴが膨張してしまうのを抑制または防止することができる。このため、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
【０１７７】
本実施の形態２の主要な特徴のうちの他の一つは、ゲート電極ＧＥ１は、一部が素子分離領域ＳＴ上に延在しており、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていないことである。これにより、ＮＢＴＩ特性の劣化を抑制または防止することができ、半導体装置の信頼性を向上させることができる。以下、具体的に説明する。
【０１７８】
上記実施の形態１でも説明したように、ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離用の溝の内面全体が窒化されて窒化層が形成されていると、その窒化層は、ＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接しているため、ＮＢＴＩ特性に影響を与えやすくなる。上記図２３の第２検討例の半導体装置では、窒化層ＳＮがＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接しているため、窒化層ＳＮがＭＩＳＦＥＴのＮＢＴＩ特性に影響を与えてしまい、ＮＢＴＩ特性の劣化が大きくなり、ＮＢＴＩ特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ特性の劣化が激しくなると考えられる。
【０１７９】
上記図２３の第２検討例の半導体装置において、半導体基板ＳＢの溝ＴＲの内面に形成された窒化層ＳＮのうち、ＮＢＴＩ特性の劣化に大きく影響を与えるのは、ＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接している領域であり、従って、溝ＴＲの側面の上部に形成されている部分の窒化層ＳＮである。溝ＴＲの側面の上部に形成されている部分の窒化層ＳＮに比べて、溝ＴＲの側面の下部や溝ＴＲの底面に形成されている部分の窒化層ＳＮは、ＭＩＳＦＥＴのゲート絶縁膜やチャネル領域から離れているため、ＮＢＴＩ特性の劣化に対する影響は相対的に小さい。
【０１８０】
それに対して、本実施の形態２の半導体装置では、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち、半導体基板ＳＢの溝ＴＲの内面（側面および底面）のうち、溝ＴＲの側面の上部には、窒化層ＳＮが形成されていない。具体的には、溝ＴＲの内面（側面および底面）に形成された窒化層ＳＮのうち、上部（溝ＴＲの側面の上部に隣接する部分）は酸化されて酸化部ＯＸとなっている。
【０１８１】
つまり、上記図２３の第２検討例の半導体装置における窒化層ＳＮのうち、ＮＢＴＩ特性の劣化に対する影響が大きくなりやすい部分は、すなわち溝ＴＲの側面の上部に形成されている部分の窒化層ＳＮは、本実施の形態２では、図３５および図３６の酸化処理により酸化部ＯＸに変えられている。そして、それ以外の窒化層ＳＮは、すなわち溝ＴＲの内面のうち、側面の上部以外に形成されている部分の窒化層ＳＮは、本実施の形態２では残存させている。
【０１８２】
本実施の形態２では、半導体基板ＳＢの溝ＴＲの内面全体に窒化層ＳＮが形成されていると、ＮＢＴＩ特性の劣化を招いてしまうため、半導体基板ＳＢの溝ＴＲの内面のうち、ＮＢＴＩ特性の劣化に対する影響が大きくなりやすい溝ＴＲの側面の上部では、窒化層ＳＮが形成されていないようにしている。このため、半導体基板ＳＢの溝ＴＲの内面全体に窒化層ＳＮが形成されている上記図２３の第２検討例の半導体装置に比べて、本実施の形態２の半導体装置では、ＮＢＴＩ特性の劣化を抑制または防止することができ、また、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
【０１８３】
このように、本実施の形態２では、ＮＢＴＩ特性の劣化を抑制または防止するために、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにしている。ここで、上述のように、上記第２検討例において、半導体基板ＳＢの溝ＴＲの内面に形成された窒化層ＳＮのうち、ＮＢＴＩ特性の劣化に寄与しやすいのは、ＭＩＳＦＥＴのゲート絶縁膜やチャネル領域に近接している部分であり、すなわち、ゲート電極ＧＥ１の下において、素子分離領域ＳＴとチャネル領域との境界付近に存在する窒化層ＳＮである。このため、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにすることが重要なのは、ゲート電極ＧＥ１の下の領域（すなわちゲート電極ＧＥ１と平面視で重なる領域）である。すなわち、ゲート電極ＧＥ１の下の領域（すなわちゲート電極ＧＥ１と平面視で重なる領域）において、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにすることが、窒化層ＳＮに起因するＮＢＴＩ特性の劣化を抑制または防止するために、特に有効である。
【０１８４】
このため、本実施の形態２では、活性領域ＡＣ１の外周全体において、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにすることもできる。この場合、活性領域ＡＣ１の外周全体において、活性領域ＡＣ１を囲む溝ＴＲの側面の下部と底面には窒化層ＳＮが形成されているが、溝ＴＲの側面の上部には窒化層ＳＮが形成されていない状態になっている。また、本実施の形態２では、活性領域ＡＣ１の外周のうち、ゲート電極ＧＥ１の下の領域（すなわちゲート電極ＧＥ１と平面視で重なる領域）においてだけ、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにすることもできる。この場合、ゲート電極ＧＥ１の下の領域においては、溝ＴＲの側面の下部と底面には窒化層ＳＮが形成されているが、溝ＴＲの側面の上部には窒化層ＳＮが形成されていない状態になっており、ゲート電極ＧＥ１に平面視で重ならない領域においては、溝ＴＲの側面全体と底面とに窒化層ＳＮが形成された状態になっている。
【０１８５】
このため、本実施の形態２では、溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、少なくもともゲート電極ＧＥ１の下の領域（すなわちゲート電極ＧＥ１と平面視で重なる領域）においては、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界に窒化層ＳＮが形成されていないようにする。すなわち、溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、少なくもともゲート電極ＧＥ１の下の領域（すなわちゲート電極ＧＥ１と平面視で重なる領域）においては、溝ＴＲの側面の上部には窒化層ＳＮが形成されていない状態にする。これにより、ＭＩＳＦＥＴ（Ｑｐ）のＮＢＴＩ特性の劣化を抑制または防止することができるようになる。
【０１８６】
従って、上記実施の形態１では、上記図２５でドットのハッチングが付された領域にのみフッ素を導入することが可能であったが、本実施の形態２では、上記図２５でドットのハッチングが付された領域でのみ、窒化層ＳＮの上部を酸化して酸化部ＯＸとすることも可能である。
【０１８７】
このように、本実施の形態２と上記実施の形態１のどちらにおいても、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができ、また、ＮＢＴＩ特性の劣化を抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
【０１８８】
但し、本実施の形態２と上記実施の形態１とを比べた場合、素子分離領域ＳＴの膨張に起因して活性領域の半導体基板ＳＢに結晶欠陥が発生するのをできるだけ防ぐという観点では、本実施の形態２よりも上記実施の形態１の方が有利である。なぜなら、本実施の形態２の半導体装置では、半導体基板ＳＢの溝ＴＲの側面の上部には窒化層ＳＮが形成されていないが、上記実施の形態１の半導体装置では、半導体基板ＳＢの溝ＴＲの側面の上部にも窒化層ＳＮが形成されており、従って、半導体基板ＳＢの溝ＴＲの内面全体に窒化層ＳＮが形成されているからである。上記実施の形態１では、半導体基板ＳＢの溝ＴＲの内面全体に窒化層ＳＮが形成されていることにより、素子分離領域ＳＴが再酸化されて膨張してしまうのをより的確に抑制または防止することができる。
【０１８９】
一方、本実施の形態２では、ＮＢＴＩ特性の劣化を防ぐためのフッ素（Ｆ）を半導体基板ＳＢに導入（注入）せずに済むため、フッ素（Ｆ）の導入により意図せずしてＭＩＳＦＥＴの特性が変動してしまうリスクを回避することができる。
【０１９０】
＜第３変形例について＞
次に、本実施の形態２の変形例（適用例）について説明する。
【０１９１】
図３９および図４０は、本実施の形態２の第３変形例の半導体装置を示す要部断面図であり、図３９には、上記図３１に対応する断面（すなわちゲート長方向に沿った断面）が示され、図４０には、上記図３２に対応する断面（すなわちゲート幅方向に沿った断面）が示されている。
【０１９２】
上記図２６および図２７に示される上記実施の形態１の第１変形例の半導体装置と同様に、図３９および図４０に示される本実施の形態２の第３変形例の半導体装置においても、半導体基板ＳＢに、ｐチャネル型のＭＩＳＴＥＴとｎチャネル型のＭＩＳＦＥＴとの両方が形成されている。
【０１９３】
図３９および図４０に示される本実施の形態２の第３変形例の半導体装置は、上記図２６および図２７に示される上記実施の形態１の第１変形例の半導体装置と以下の点が相違している。
【０１９４】
すなわち、図３９および図４０に示される本実施の形態２の第３変形例の半導体装置においては、素子分離領域ＳＴと活性領域ＡＣ１，ＡＣ２の半導体基板ＳＢとの境界付近にフッ素（Ｆ）は導入されていない。すなわち、第３変形例の半導体装置では、上記フッ素注入領域ＦＲに相当するものは形成されていない。従って、第３変形例の半導体装置の製造工程では、上記イオン注入ＩＭ１に相当する工程は、行われていない。
【０１９５】
そして、本実施の形態２の第３変形例の半導体装置においては、半導体基板ＳＢの溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち、本実施の形態２の第３変形例の半導体装置では、窒化層ＳＮは、活性領域ＡＣ１を囲む溝ＴＲの内面（側面および底面）のうち、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面に形成された窒化層ＳＮのうち、上部は酸化されて酸化部ＯＸとなっている。つまり、第３変形例においても、活性領域ＡＣ１を囲む素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間に介在する窒化層ＳＮについては、上記図３０〜図３２に示される、活性領域ＡＣ１を囲む素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間に介在する窒化層ＳＮと同様の構成となっている。
【０１９６】
本実施の形態２の第３変形例の半導体装置の他の構成は、上記実施の形態１の第１変形例の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０１９７】
図３９および図４０に示される第３変形例の半導体装置においては、半導体基板ＳＢの溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１の半導体基板ＳＢの上部と、その活性領域ＡＣ１を囲む素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１を囲む溝ＴＲの内面のうち、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には、窒化層ＳＮが形成されていない。
【０１９８】
これにより、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１においては、素子分離領域ＳＴの膨張に起因して活性領域ＡＣ１の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができ、また、活性領域ＡＣ１に形成したｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩ特性の劣化を抑制または防止することができる。その理由は、上記図３０〜図３２の半導体装置に関連して説明したのと同様である。
【０１９９】
一方、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢの上部と、その活性領域ＡＣ２を囲む素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されている場合と窒化層ＳＮが形成されていない場合とがあり得る。ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されている場合は、活性領域ＡＣ２の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部にも窒化層ＳＮが形成されており、活性領域ＡＣ２を囲む溝ＴＲの内面全体に窒化層ＳＮが形成されている。ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されていない場合は、活性領域ＡＣ２を囲む溝ＴＲの内面のうち、活性領域ＡＣ２の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には窒化層ＳＮが形成されておらず、それ以外の領域に窒化層ＳＮが形成されている。
【０２００】
ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１とｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２との両方で、活性領域（ＡＣ１，ＡＣ２）の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されていない場合には、ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型のＭＩＳＦＥＴＱｎとの両方において、ＮＢＴＩ特性の劣化を抑制または防止することができる。また、ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型のＭＩＳＦＥＴＱｎとの両方において、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０２０１】
しかしながら、上記実施の形態１の第１変形例に関連して説明したように、ＮＢＴＩ特性の劣化の抑制が要求されるのは、ｐチャネル型ＭＩＳＦＥＴであり、ｐチャネル型ＭＩＳＦＥＴに比べるとｎチャネル型ＭＩＳＦＥＴは、ＮＢＴＩ特性の劣化の抑制はそれほど要求されない。
【０２０２】
このため、第３変形例では、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていることが好ましい。すなわち、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部にも窒化層ＳＮが形成されていることが好ましく、従って、活性領域ＡＣ２の半導体基板ＳＢに隣接する側の溝ＴＲの側面全体に窒化層ＳＮが形成されていることが好ましい。これにより、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２を囲む素子分離領域ＳＴが再酸化されて膨張してしまうのを、より的確に抑制または防止することができるようになる。このため、素子分離領域ＳＴの膨張に起因してｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢに結晶欠陥が発生するのを、より的確に抑制または防止することができる。
【０２０３】
なお、上記図３５および図３６の酸化処理を行う際に、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２とそれを囲む素子分離領域ＳＴとを上記フォトレジストパターンＰＲ２で覆っておけばよい。これにより、上記図３５および図３６の酸化処理において、活性領域ＡＣ１の半導体基板ＳＢと素子分離領域ＳＴとの間に存在する窒化層ＳＮの上部は酸化されて酸化部ＯＸとなるが、活性領域ＡＣ２の半導体基板ＳＢと素子分離領域ＳＴとの間に存在する窒化層ＳＮの上部は、酸化されずにすむ。そうすることで、製造された半導体装置において、ｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていないが、ｎチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ２の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されている構造を実現することができる。
【０２０４】
また、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎの形成工程は、上記実施の形態１（第１変形例を含む）と同様であるので、ここではその説明は省略する。
【０２０５】
＜第４変形例について＞
図４１および図４２は、本実施の形態２の第４変形例の半導体装置を示す要部断面図であり、図４１には、上記図３９と同様に、上記図３１に対応する断面（すなわちゲート長方向に沿った断面）が示され、図４２には、上記図４０と同様に、上記図３２に対応する断面（すなわちゲート幅方向に沿った断面）が示されている。
【０２０６】
上記図２８および図２９に示される上記実施の形態１の第２変形例の半導体装置と同様に、図４１および図４２に示される本実施の形態２の第４変形例の半導体装置においても、半導体基板ＳＢに、低耐圧用のＭＩＳＦＥＴ（Ｑｐ）と、高耐圧用のＭＩＳＦＥＴ（Ｑｐ３）とが形成されている。
【０２０７】
図４１および図４２に示される本実施の形態２の第４変形例の半導体装置は、上記図２８および図２９に示される上記実施の形態１の第２変形例の半導体装置と以下の点が相違している。
【０２０８】
すなわち、図４１および図４２に示される本実施の形態２の第４変形例の半導体装置においては、素子分離領域ＳＴと活性領域ＡＣ１，ＡＣ３の半導体基板ＳＢとの境界付近にフッ素（Ｆ）は導入されていない。すなわち、第４変形例の半導体装置では、上記フッ素注入領域ＦＲに相当するものは形成されていない。従って、第４変形例の半導体装置の製造工程では、上記イオン注入ＩＭ１に相当する工程は、行われていない。
【０２０９】
そして、本実施の形態２の第４変形例の半導体装置においては、半導体基板ＳＢの溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち、本実施の形態２の第４変形例の半導体装置では、窒化層ＳＮは、活性領域ＡＣ１を囲む溝ＴＲの内面（側面および底面）のうち、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面に形成された窒化層ＳＮのうち、上部は酸化されて酸化部ＯＸとなっている。つまり、第４変形例においても、活性領域ＡＣ１を囲む素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間に介在する窒化層ＳＮについては、上記図３０〜図３２に示される、活性領域ＡＣ１を囲む素子分離領域ＳＴと活性領域ＡＣ１の半導体基板ＳＢとの間に介在する窒化層ＳＮと同様の構成となっている。
【０２１０】
本実施の形態２の第４変形例の半導体装置の他の構成は、上記実施の形態１の第２変形例の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０２１１】
図４１および図４２に示される第４変形例の半導体装置においては、半導体基板ＳＢの溝ＴＲの内面が窒化されて窒化層ＳＮが形成されているが、低耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１の半導体基板ＳＢの上部と、その活性領域ＡＣ１を囲む素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていない。すなわち、低耐圧のｐチャネル型ＭＩＳＦＥＴ用の活性領域ＡＣ１を囲む溝ＴＲの内面のうち、活性領域ＡＣ１の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には、窒化層ＳＮが形成されていない。
【０２１２】
これにより、低耐圧ＭＩＳＦＥＴ用の活性領域ＡＣ１においては、素子分離領域ＳＴの膨張に起因して活性領域ＡＣ１の半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができ、また、活性領域ＡＣ１に形成した低耐圧ＭＩＳＦＥＴ（Ｑｐ）のＮＢＴＩ特性の劣化を抑制または防止することができる。その理由は、上記図３０〜図３２の半導体装置に関連して説明したのと同様である。
【０２１３】
一方、高耐圧ＭＩＳＦＥＴ用の活性領域ＡＣ３の半導体基板ＳＢの上部と、その活性領域ＡＣ３を囲む素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されている場合と窒化層ＳＮが形成されていない場合とがあり得る。高耐圧ＭＩＳＦＥＴ用の活性領域ＡＣ３の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されている場合は、活性領域ＡＣ３の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部にも窒化層ＳＮが形成されており、活性領域ＡＣ３を囲む溝ＴＲの内面全体に窒化層ＳＮが形成されている。高耐圧ＭＩＳＦＥＴ用の活性領域ＡＣ３の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されていない場合は、活性領域ＡＣ３を囲む溝ＴＲの内面のうち、活性領域ＡＣ３の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部には窒化層ＳＮが形成されておらず、それ以外の領域に窒化層ＳＮが形成されている。
【０２１４】
低耐圧ＭＩＳＦＥＴ用の活性領域（ＡＣ１）と高耐圧ＭＩＳＦＥＴ用の活性領域（ＡＣ３）との両方で、活性領域（ＡＣ１，ＡＣ３）の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界において窒化層ＳＮが形成されていない場合には、低耐圧ＭＩＳＦＥＴ（Ｑｐ）と高耐圧ＭＩＳＦＥＴ（Ｑｐ３）との両方において、ＮＢＴＩ特性の劣化を抑制または防止することができる。また、低耐圧ＭＩＳＦＥＴ（Ｑｐ）と高耐圧ＭＩＳＦＥＴ（Ｑｐ３）との両方において、ＮＢＴＩ特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
【０２１５】
しかしながら、上記実施の形態１の第２変形例に関連して説明したように、ＮＢＴＩ特性の劣化の抑制が要求されるのは、低耐圧用のＭＩＳＦＥＴであり、それに比べて、高耐圧用のＭＩＳＦＥＴは、ＮＢＴＩ特性の劣化の抑制はそれほど要求されないですむ。
【０２１６】
このため、第４変形例では、高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていることが好ましい。すなわち、高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３の半導体基板ＳＢに隣接する側の溝ＴＲの側面の上部にも窒化層ＳＮが形成されていることが好ましく、従って、活性領域ＡＣ３の半導体基板ＳＢに隣接する側の溝ＴＲの側面全体に窒化層ＳＮが形成されていることが好ましい。これにより、高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３を囲む素子分離領域ＳＴが再酸化されて膨張してしまうのを、より的確に抑制または防止することができるようになる。このため、素子分離領域ＳＴの膨張に起因して高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３の半導体基板ＳＢに結晶欠陥が発生するのを、より的確に抑制または防止することができる。
【０２１７】
なお、上記図３５および図３６の酸化処理を行う際に、高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３とそれを囲む素子分離領域ＳＴとを上記フォトレジストパターンＰＲ２で覆っておけばよい。これにより、上記図３５および図３６の酸化処理において、活性領域ＡＣ１の半導体基板ＳＢと素子分離領域ＳＴとの間に存在する窒化層ＳＮの上部は酸化されて酸化部ＯＸとなるが、活性領域ＡＣ３の半導体基板ＳＢと素子分離領域ＳＴとの間に存在する窒化層ＳＮの上部は、酸化されずにすむ。そうすることで、製造された半導体装置において、低耐圧ＭＩＳＦＥＴ（Ｑｐ）用の活性領域ＡＣ１の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されていないが、高耐圧ＭＩＳＦＥＴ（Ｑｐ３）用の活性領域ＡＣ３の半導体基板ＳＢの上部と素子分離領域ＳＴの上部との境界においては、窒化層ＳＮが形成されている構造を実現することができる。
【０２１８】
また、低耐圧用のｐチャネル型ＭＩＳＦＥＴＱｐおよび高耐圧用のｐチャネル型ＭＩＳＦＥＴＱｐ３の形成工程は、上記実施の形態１（第２変形例を含む）と同様であるので、ここではその説明は省略する。
【０２１９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２２０】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０２２１】
［付記１］
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に溝を形成する工程、
（ｃ）前記半導体基板の前記溝の内面を窒化して窒化層を形成する工程、
（ｄ）前記（ｃ）工程後、前記溝内に、酸化シリコンを主体とする素子分離領域を形成する工程、
（ｅ）前記素子分離領域と前記素子分離領域で囲まれた第１活性領域の前記半導体基板との境界において、前記窒化層の上部を酸化する工程、
（ｆ）前記（ｅ）工程後、前記第１活性領域の前記半導体基板上に、第１ゲート絶縁膜を介して、第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程、
（ｇ）前記第１活性領域の前記半導体基板に、前記第１ＭＩＳＦＥＴ用の第１ソース・ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極は、一部が前記素子分離領域上に延在する、半導体装置の製造方法。
【０２２２】
［付記２］
付記１記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴは、ｐチャネル型である、半導体装置の製造方法。
【符号の説明】
【０２２３】
ＡＣ１  活性領域
ＧＥ１  ゲート電極
ＳＢ  半導体基板
ＳＴ  素子分離領域
ＴＲ  溝
【図１】
2018133585.tif 000003
【図２】
2018133585.tif 000004
【図３】
2018133585.tif 000005
【図４】
2018133585.tif 000006
【図５】
2018133585.tif 000007
【図６】
2018133585.tif 000008
【図７】
2018133585.tif 000009
【図８】
2018133585.tif 000010
【図９】
2018133585.tif 000011
【図１０】
2018133585.tif 000012
【図１１】
2018133585.tif 000013
【図１２】
2018133585.tif 000014
【図１３】
2018133585.tif 000015
【図１４】
2018133585.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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