(57)【要約】【課題】動作信頼性を向上出来るメモリシステムを提供する。【解決手段】一実施形態のメモリシステムは、半導体記憶装置100と、コントローラ200とを備える。コントローラ200は、第１対数尤度比テーブルTW1-TW2,TWR1と、第１対数尤度比テーブルと異なる第２対数尤度比テーブルTR1-TR2, TWR2とを保持するメモリ262と、半導体記憶装置に対する書き込み回数と消去回数の少なくともいずれか、及び読み出し回数に従って、使用する対数尤度比テーブルの優先順位を決定し(S31)、決定した優先順位に従って第１対数尤度比テーブルと前記第２対数尤度比テーブルのいずれかを選択するセレクタ263と、セレクタで選択された対数尤度比テーブルを用いてデータを復号する復号器261とを備える。【選択図】図１４
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【特許請求の範囲】
【請求項１】
データを保持可能な半導体記憶装置と、
前記半導体記憶装置から前記データを読み出し可能なコントローラと
を具備し、前記コントローラは、第１対数尤度比テーブルと、該第１対数尤度比テーブルと異なる第２対数尤度比テーブルとを保持するメモリと、
前記データの読み出し時において、前記半導体記憶装置に対する書き込み回数と消去回数の少なくともいずれか、及び読み出し回数に従って、使用する対数尤度比テーブルの優先順位を決定し、決定した優先順位に従って前記第１対数尤度比テーブルと前記第２対数尤度比テーブルのいずれかを選択するセレクタと、
前記セレクタで選択された対数尤度比テーブルを用いて前記データを復号する復号器と
を備えるメモリシステム。
【請求項２】
前記メモリは、前記第１及び第２対数尤度比テーブルと異なる第３対数尤度比テーブルと、前記第１乃至第３対数尤度比テーブルと異なる第４対数尤度比テーブルとを更に保持し、
前記第１及び第２対数尤度比テーブルは、前記書き込みと消去回数の少なくともいずれかに基づき、
前記第３及び第４対数尤度比テーブルは、前記読み出し回数に基づき、
前記セレクタは、前記書き込み回数と消去回数の少なくともいずれか、及び読み出し回数に基づいて、前記優先順位を決定し、決定した優先順位に従って前記第１乃至第４対数尤度比テーブルのいずれかを選択する、請求項１記載のメモリシステム。
【請求項３】
前記第１及び第２対数尤度比テーブルは、前記書き込み回数と消去回数の少なくともいずれか、及び読み出し回数に基づき、
前記セレクタは、前記書き込み回数と消去回数の少なくともいずれか、及び読み出し回数が第１の条件を満たす場合には前記第１対数尤度比テーブルを選択し、前記復号器が該第１対数尤度比テーブルを用いた復号に失敗した場合に、前記第２対数尤度比テーブルを選択し、
前記書き込み回数と消去回数、及び読み出し回数の少なくともいずれかが、前記第１の条件と異なる第２の条件を満たす場合には前記第２対数尤度比テーブルを選択し、前記復号器が該第２対数尤度比テーブルを用いた復号に失敗した場合に、前記第１対数尤度比テーブルを選択する、請求項１記載のメモリシステム。
【請求項４】
前記メモリは、対数尤度比テーブル毎の復号成功回数に関する情報を更に保持し、
前記セレクタは、前記書き込み回数と消去回数の少なくともいずれか、及び読み出し回数のいずれか、並びに前記情報に従って、前記第１対数尤度比テーブルと前記第２対数尤度比テーブルのいずれかを選択する、請求項１記載のメモリシステム。
【請求項５】
データを保持可能な半導体記憶装置と、
前記半導体記憶装置から前記データを読み出し可能なコントローラと
を具備し、前記コントローラは、第１対数尤度比テーブルと、該第１対数尤度比テーブルと異なる第２対数尤度比テーブルとを保持するメモリと、
前記データの読み出し時において、前記半導体記憶装置における読み出し対象領域の物理アドレスに従って、使用する対数尤度比テーブルの優先順位を決定し、決定した優先順位に従って前記第１対数尤度比テーブルと前記第２対数尤度比テーブルのいずれかを選択するセレクタと、
前記セレクタで選択された対数尤度比テーブルを用いて前記データを復号する復号器と
を備えるメモリシステム。
【請求項６】
前記セレクタは、前記読み出し対象領域が、前記半導体記憶装置の備えるメモリセルアレイ内の第１領域を指定する場合には前記第１対数尤度比テーブルを選択し、前記復号器が該第１対数尤度比テーブルを用いた復号に失敗した場合に、前記第２対数尤度比テーブルを選択し、
前記読み出し対象領域が、前記第１領域と異なる第２領域を指定する場合には前記第２対数尤度比テーブルを選択し、前記復号器が該第２対数尤度比テーブルを用いた復号に失敗した場合に、前記第１対数尤度比テーブルを選択する、請求項５記載のメモリシステム。
【請求項７】
データを保持可能な半導体記憶装置と、
前記半導体記憶装置から前記データを読み出し可能なコントローラと
を具備し、前記コントローラは、第１対数尤度比テーブルと、該第１対数尤度比テーブルと異なる第２対数尤度比テーブルと、対数尤度比テーブル毎の復号成功回数に関する情報を保持するメモリと、
前記データの読み出し時において、前記メモリに保持される前記情報に従って、前記第１対数尤度比テーブルと前記第２対数尤度比テーブルのいずれかを選択するセレクタと、
前記セレクタで選択された対数尤度比テーブルを用いて前記データを復号する復号器と
を備えるメモリシステム。
【請求項８】
前記セレクタは、前記復号成功回数の高い対数尤度比テーブルを優先的に選択する、請求項４または７記載のメモリシステム。
【請求項９】
前記復号器での復号成功回数をカウントし、カウント結果を前記情報として前記メモリに保持させるカウンタを更に備える、請求項４または７記載のメモリシステム。
【請求項１０】
前記メモリは、前記半導体記憶装置の備えるメモリセルアレイ内の第１領域からデータを読み出す際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第１履歴テーブルと、
前記メモリセルアレイ内の前記第１領域と異なる第２領域からデータを読み出す際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第２履歴テーブルと
を更に保持し、前記セレクタは、前記第１領域からデータが読み出される際には前記第１履歴テーブルに従って対数尤度比テーブルを選択し、前記第２領域からデータが読み出される際には前記第２履歴テーブルに従って対数尤度比テーブルを選択する、請求項７記載のメモリシステム。
【請求項１１】
前記半導体記憶装置はＮＡＮＤ型フラッシュメモリであり、前記第１領域及び第２領域は、ブロック単位で指定される、請求項６または１０記載のメモリシステム。
【請求項１２】
前記半導体記憶装置はＮＡＮＤ型フラッシュメモリであり、前記第１領域及び第２領域は、ワード線単位で指定される、請求項６または１０記載のメモリシステム。
【請求項１３】
前記ワード線は、半導体基板の上方に積層され、前記第１領域に属するワード線は、前記第２領域に属するワード線よりも下方に位置する、請求項１２記載のメモリシステム。
【請求項１４】
前記メモリは、前記半導体記憶装置に対する書き込み回数と消去回数の少なくともいずれかが第１の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第１履歴テーブルと、
前記書き込み回数と消去回数の少なくともいずれかが前記第１の条件と異なる第２の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第２履歴テーブルと
を更に保持し、前記セレクタは、前記第１の条件でデータが読み出される際には前記第１履歴テーブルに従って対数尤度比テーブルを選択し、前記第２の条件でデータが読み出される際には前記第２履歴テーブルに従って対数尤度比テーブルを選択する、請求項７記載のメモリシステム。
【請求項１５】
前記メモリは、前記半導体記憶装置に対する読み出し回数が第１の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第１履歴テーブルと、
前記読み出し回数が前記第１の条件と異なる第２の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第２履歴テーブルと
を更に保持し、前記セレクタは、前記第１の条件でデータが読み出される際には前記第１履歴テーブルに従って対数尤度比テーブルを選択し、前記第２の条件でデータが読み出される際には前記第２履歴テーブルに従って対数尤度比テーブルを選択する、請求項７記載のメモリシステム。
【請求項１６】
前記メモリは、前記半導体記憶装置に対する書き込み回数と消去回数の少なくともいずれか、及び読み出し回数が第１の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第１履歴テーブルと、
前記書き込み回数と消去回数の少なくともいずれか、及び読み出し回数が前記第１の条件と異なる第２の条件である際における前記第１対数尤度比テーブルと前記第２対数尤度比テーブルの前記復号成功回数に関する第２履歴テーブルと
を更に保持し、前記セレクタは、前記第１の条件でデータが読み出される際には前記第１履歴テーブルに従って対数尤度比テーブルを選択し、前記第２の条件でデータが読み出される際には前記第２履歴テーブルに従って対数尤度比テーブルを選択する、請求項７記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
半導体メモリからデータを読み出す際のエラー訂正方法として、軟判定復号が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，２５０，４３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上出来るメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
本実施形態のメモリシステムは、データを保持可能な半導体記憶装置と、半導体記憶装置からデータを読み出し可能なコントローラとを具備する。コントローラは、第１対数尤度比テーブルと、第１対数尤度比テーブルと異なる第２対数尤度比テーブルとを保持するメモリと、データの読み出し時において、半導体記憶装置に対する書き込み回数と消去回数の少なくともいずれか、及び読み出し回数に従って、使用する対数尤度比テーブルの優先順位を決定し、決定した優先順位に従って第１対数尤度比テーブルと第２対数尤度比テーブルのいずれかを選択するセレクタと、セレクタで選択された対数尤度比テーブルを用いてデータを復号する復号器とを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係るＥＣＣ回路のブロック図である。
【図３】図３は、メモリセルの閾値分布を示すグラフである。
【図４】図４は、メモリセルの閾値分布を示すグラフである。
【図５】図５は、メモリセルの閾値分布を示すグラフである。
【図６】図６は、第１実施形態に係るオーダーセットテーブルの概念図である。
【図７】図７は、第１実施形態に係る軟判定処理を示すフローチャートである。
【図８】図８は、第１実施形態に係るデータの読み出し方法の流れを示すダイアグラムである。
【図９】図９は、第２実施形態に係るＥＣＣ回路のブロック図である。
【図１０】図１０は、第２実施形態に係るオーダーセットテーブルの概念図である。
【図１１】図１１は、第２実施形態に係る軟判定処理を示すフローチャートである。
【図１２】図１２は、第３実施形態に係るＥＣＣ回路のブロック図である。
【図１３】図１３は、第３実施形態に係るオーダーセットテーブルの概念図である。
【図１４】図１４は、第３実施形態に係る軟判定処理を示すフローチャートである。
【図１５】図１５は、第３実施形態に係るＥＣＣ回路のブロック図である。
【図１６】図１６は、第３実施形態に係るオーダーセットテーブルの概念図である。
【図１７】図１７は、第４実施形態に係るＥＣＣ回路のブロック図である。
【図１８】図１８は、第４実施形態に係るオーダーセットテーブルの概念図である。
【図１９】図１９は、第４実施形態に係る軟判定処理を示すフローチャートである。
【図２０】図２０は、第４実施形態に係るメモリセルアレイの平面レイアウト図である。
【図２１】図２１は、第４実施形態に係るＮＡＮＤストリングの断面図及び回路図である。
【図２２】図２２は、第５実施形態に係るＥＣＣ回路のブロック図である。
【図２３】図２３は、第５実施形態に係る履歴テーブルの概念図である。
【図２４】図２４は、第５実施形態に係る軟判定処理を示すフローチャートである。
【図２５】図２５は、第６実施形態に係る履歴テーブルの概念図である。
【図２６】図２６は、第６実施形態に係る軟判定処理を示すフローチャートである。
【図２７】図２７は、第７実施形態に係る履歴テーブルの概念図である。
【図２８】図２８は、第７実施形態に係る軟判定処理を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの全体構成について  
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
【００１０】
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
【００１２】
１．１．２  コントローラ２００の構成について  
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
【００１３】
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１４】
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
【００１５】
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
【００１６】
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
【００１７】
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１８】
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。誤り訂正符号としては、ＢＣＨ符号やＲＳ（Reed-Solomon）符号等の硬判定復号符号と、ＬＤＰＣ（Low-Density Parity-Check）符号等の軟判定復号符号とを用いることが出来る。ＥＣＣ回路２６０については、１．１．４の項にて、より詳細に説明する。
【００１９】
１．１．３  ＮＡＮＤ型フラッシュメモリ１００の構成について  
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
【００２０】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
【００２１】
ロウデコーダ１２０は、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
【００２２】
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
【００２３】
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２４】
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
【００２５】
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２６】
１．１．４  ＥＣＣ回路２６０について  
次に、上記コントローラ２００が備えるＥＣＣ回路２６０の詳細について説明する。図２はＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。図示するようにＥＣＣ回路２６０は、復号器２６１、メモリ２６２、及びセレクタ２６３を備えており、これらは互いに通信可能に接続されている。
【００２７】
復号器２６１は、前述のようにＮＡＮＤ型フラッシュメモリ１００から読み出されたデータにつき、硬判定復号処理及び軟判定復号処理を行い、復号されたデータをホスト機器３００へ送信する。軟判定復号処理では、復号器２６１は対数尤度比（Log Likelihood Ratio: LLR）を元にして、確率に基づく反復計算を行う。そしてこの計算により、誤りを検出し、訂正する。対数尤度比ＬＬＲは、ある読み出し電圧により読み出されたデータの信頼度（確からしさ）を示す情報であり、対数尤度比テーブル（ＬＬＲテーブル）を用いて求められる。
【００２８】
以下、ＬＬＲテーブルについて簡単に説明する。図３は、メモリセルの閾値分布を示しており、説明の簡単化のために１ビットデータを保持する場合を示している。図示するようにメモリセルは、閾値電圧に応じてデータを保持し、図３の例であると、“１”データを保持するメモリセルは低い閾値電圧を有し、“０”データを保持するメモリセルは高い閾値電圧を有する。
【００２９】
各データを保持するメモリセルの閾値電圧は、ある幅をもった範囲内に分布する。これを閾値分布と呼ぶ。理想的には、“０”データの閾値分布と“１”データの閾値分布が離隔していることが望ましい。この場合、図３に示すように、２つの閾値分布の間の電圧ＶＣＧＲＶを読み出し電圧として用いてデータを読み出すことで、“０”データと“１”データを正しく判断出来る。
【００３０】
しかし閾値分布の分布幅は、データの書き込み後における様々な影響により拡がり、図４に示すように、２つの閾値分布が重なることがある。このように閾値分布が重なる場合、誤読み出しが生じやすい。そのため、前述のＬＤＰＣ等の軟判定処理では、ＬＬＲテーブルを用いてデコードすることにより、エラーの訂正能力を高めることが出来る。ＬＬＲテーブルは、メモリセルが持ちうる閾値電圧を複数の範囲に分割した時の、閾値電圧の各範囲とＬＬＲとの関係を保持するテーブルである。図４の例であると、例えばＶ１とＶ２との間、Ｖ２とＶ３との間等が、上記閾値電圧の範囲に相当する。そして、軟判定処理においては、ソフトビット読み出しが行われる。ソフトビット読み出しとは、図４の例であると、電圧Ｖ１〜Ｖ７を用いた読み出しであり、これによって得られたソフトビットにより、各メモリセルの閾値電圧の属する上記閾値電圧の範囲が分かり、その閾値電圧の範囲に対応するＬＬＲが、ＬＬＲテーブルを参照することによって求められる。
【００３１】
図２に戻ってＥＣＣ回路２６０の構成について説明する。メモリ２６２は、例えば揮発性または不揮発性の半導体メモリであり、上記説明したＬＬＲテーブルを保持する。本例では、複数（図２の例では３個）のＬＬＲテーブルＴＷ１、ＴＷ２、ＴＷ３を保持する。これらのＬＬＲテーブルＴＷは、書き込み及び消去による閾値変動を考慮して作成されたものである。
【００３２】
前述の通り、閾値分布は種々の影響によって変動する。従って、例えば図４に示す閾値分布に最適化されたＬＬＲテーブルは、閾値分布が図４から更に変動した際には必ずしも最適なＬＬＲテーブルでは無くなる。
【００３３】
また、閾値分布の変動の仕方は、その原因によって様々である。例えば、あるメモリセルに対する書き込み動作は、その他のメモリセルの閾値分布を高電圧側に拡げる作用を有する。この様子を図５に示す。図示するように、閾値分布の形状は、その上裾が拡がるように変化する。このような多くの原因のうち、本例では、書き込み及び消去動作による影響を考慮して、複数のＬＬＲテーブルＴＷが用意される。より具体的には、ＬＬＲテーブルＴＷ１、ＴＷ２、及びＴＷ３は、例えばブロックＢＬＫに対して実行された書き込み動作及び消去動作の回数に応じて最適化されている。
【００３４】
図２に戻ってＥＣＣ回路２６０の構成について説明する。セレクタ２６３は、例えば揮発性または不揮発性の半導体メモリを内部に備え、この半導体メモリにおいてオーダーセットテーブルを保持する。更に、このオーダーセットテーブルに基づいて、メモリ２６２からＬＬＲテーブルＴＷ１、ＴＷ２、及びＴＷ３のいずれかを選択し、データの復号に適用すべきＬＬＲテーブルを復号器２６１に通知する。図６は、オーダーセットテーブルの概念図である。
【００３５】
図示するように、本例に係るオーダーセットテーブルでは、６種類の条件（条件Ａ〜Ｆ）の各々につき、ＬＬＲテーブルＴＷ１、ＴＷ２、及びＴＷ３の適用順序が規定されている。すなわち、条件Ａでは、まずＬＬＲテーブルＴＷ１が適用され、次にＴＷ２が適用され、最後にＴＷ３が適用される。条件Ｂでは、まずＬＬＲテーブルＴＷ１が適用され、次にＴＷ３が適用され、最後にＴＷ２が適用される。
【００３６】
条件Ａ〜Ｆは、読み出し対象ブロックＢＬＫに対して行われた書き込み動作及び消去動作の少なくとも一方の回数（これをＷ／Ｅ回数と表記する）である。具体的には、例えば以下の通りである。
【００３７】
条件Ａ：Ｗ／Ｅ回数＝０〜２００回  
条件Ｂ：Ｗ／Ｅ回数＝２０１〜４００回  
条件Ｃ：Ｗ／Ｅ回数＝４０１〜６００回  
条件Ｄ：Ｗ／Ｅ回数＝６０１〜８００回  
条件Ｅ：Ｗ／Ｅ回数＝８０１〜１０００回  
条件Ｆ：Ｗ／Ｅ回数＝１００１以上。
【００３８】
また、Ｗ／Ｅ回数のカウントの仕方には種々の方法を用いることが出来る。ブロックは、基本的に消去単位となり、同一ブロックのデータは一括して消去される。このような場合には、ブロックへの消去動作回数がそのまま消去回数としてカウント出来る。しかし、例えばメモリセルが三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリの場合には、ブロックサイズ未満の単位で消去も可能である。このような場合には、あるブロックにおいて、ブロックサイズ未満の単位で行われた消去回数を累積して、これを当該ブロックの消去回数としてカウントしても良い。このような消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３９】
また、書き込み動作のカウント方法については、あるブロックの任意のページにデータが書き込まれれば１回とカウントし、更に当該ブロックの別のページにデータが書き込まれれば２回とカウントし、同一ブロックに対して行われた書き込み回数を累積していっても良い（ページ単位でのカウント方法）。あるいは、ブロックの任意のページにデータが書き込まれれば１回とカウントするが、その後でブロックの消去（あるいは当該ページを含むブロック未満の領域の消去）が行われることなく別のページに書き込みが行われても、その書き込みは１回としてカウントしない方法もあり得る（ブロック単位でのカウント方法）。後者の場合には、消去回数と書き込み回数とは同数となり得る。
【００４０】
１．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図７は、軟判定動作のフローチャートである。
【００４１】
図示するように、まずソフトビット読み出しが行われる（ステップＳ１０）。すなわち、コントローラ２００のプロセッサ２３０は、ソフトビット読み出しコマンドと共に、読み出し対象領域のブロックアドレス及びページアドレスをＮＡＮＤ型フラッシュメモリ１００へ送信する。するとＮＡＮＤ型フラッシュメモリ１００では、ロウデコーダ１２０がいずれかのページを選択し、例えば図４の例で説明したように、読み出し電圧として複数の電圧Ｖ１〜Ｖ７を印加する。そして、これらの電圧Ｖ１〜Ｖ７を用いて読み出されたデータ（ソフトビット）をセンスアンプ１４０がセンスし、更にデータはコントローラ２００へ送信される。
【００４２】
次に、ＥＣＣ回路２６０のセレクタ２６３は、読み出し対象ブロックＢＬＫのＷ／Ｅ回数を取得する（ステップＳ１１）。ブロックＢＬＫ毎のＷ／Ｅ回数は、例えばメモリ２２０にテーブルとして保持されている。そこで、例えばプロセッサ２３０は、読み出し対象ブロックＢＬＫの物理アドレスに基づいて、Ｗ／Ｅ回数をメモリ２２０から読み出し、これをセレクタ２６３へ転送する。
【００４３】
するとセレクタ２６３は、図６で説明したオーダーセットテーブルに基づいて、テーブル適用順序を選択する（ステップＳ１２）。すなわち、ステップＳ１１で取得したＷ／Ｅ回数が、図６で説明した条件Ａ〜Ｆのいずれに該当するかを確認し、対応するテーブル適用順序を選択する。
【００４４】
引き続きセレクタ２６３は、ステップＳ１２で選択したテーブル適用順序に基づき、未選択のＬＬＲテーブルの中で、最優先のＬＬＲテーブルを選択する（ステップＳ１３）。例えば、図６における条件Ａに相当するテーブル適用順序が選択された場合、最優先のＬＬＲテーブルはテーブルＴＷ１であり、次に優先されるＬＬＲテーブルはテーブルＴＷ２であり、最後がテーブルＴＷ３であり、ここではテーブルＴＷ１が選択されたと仮定する。そしてセレクタ２６３は、メモリ２６２からテーブルＴＷ１を読み出し、これを復号器２６１に設定する（ステップＳ１４）。
【００４５】
すると復号器２６１は、ＮＡＮＤ型フラッシュメモリ１００から受信した読み出しデータを、ＬＬＲテーブルＴＷ１を用いて復号（ソフトビットデコード）する（ステップＳ１５）。復号に成功すれば（ステップＳ１６、ＮＯ）、読み出し動作は成功であり、処理は終了する。
【００４６】
復号に失敗した場合（ステップＳ１６、ＹＥＳ）、未選択のＬＬＲテーブルがあれば（ステップＳ１７、ＹＥＳ）、ステップＳ１３に戻り、次に優先されるＬＬＲテーブルＴＷ２を用いてソフトビットデコードが行われる（ステップＳ１３〜Ｓ１５）。既に未選択のＬＬＲテーブルが無い場合（ステップＳ１７、ＮＯ）、すなわち、３つのＬＬＲテーブルＴＷ１、ＴＷ２、及びＴＷ３のいずれを用いても復号に成功しなかった場合には、読み出し失敗として、処理は終了する。
【００４７】
１．３  本実施形態に係る効果  
本実施形態によれば、読み出し動作の軟判定処理において、読み出し対象ブロックＢＬＫのＷ／Ｅ回数に応じて最適なＬＬＲテーブルを優先的に適用出来る。そのため、エラーの訂正時間を短縮し、メモリシステム１のデータ転送速度を向上出来る。本効果につき、以下説明する。
【００４８】
ＮＡＮＤ型フラッシュメモリの微細化に伴い、このＮＡＮＤ型フラッシュメモリのコントローラに搭載されるＥＣＣ回路には、年々、高い訂正能力が要求されるようになってきている。そして、この高い訂正能力を実現するために、ＬＤＰＣのような軟判定を行うＥＣＣ回路がコントローラに搭載されるようになってきている。
【００４９】
軟判定を行うにあたっては、その前にまず硬判定処理が行われる。図８は、硬判定及び軟判定処理の流れを示す概念図である。硬判定処理では、まずハードビット読み出しが行われる。ハードビット読み出しはソフトビット読み出しと異なり、最適と思われる１つの読み出し電圧を用いてデータが読み出される。そして、読み出されたデータにつきハードビットデコード処理が行われる。
【００５０】
ハードビットデコードによりエラーを訂正出来なかった場合、軟判定処理が行われる。すなわち、まずソフトビット読み出しが行われ、次にソフトビットデコード処理が行われる。この際、本実施形態では、Ｗ／Ｅ回数を考慮した複数のＬＬＲテーブルＴＷが用意され、更にＷ／Ｅ回数に応じてエラー訂正に適したＬＬＲテーブルＴＷの情報をオーダーセットテーブルとして用意している。一般的にＮＡＮＤ型フラッシュメモリの物理特性として、Ｗ／Ｅ回数は閾値分布に影響を及ぼす。そこで本実施形態に係るＥＣＣ回路は、オーダーセットテーブルとＷ／Ｅ回数に基づいて、最適なＬＬＲテーブルＴＷから順番に選択してソフトビットデコードを行う。従って、複数のＬＬＲテーブルＴＷが用意されてはいるが、最初に適用されるＬＬＲテーブルによってデコードに成功する確率が極めて高い。
【００５１】
また、１回のソフトビットデコードに要する時間は、一般的にハードビットデコードに要する時間よりも長い。従って、軟判定において複数のＬＬＲテーブルを用意する場合に、ＬＬＲテーブルを変えてソフトビットデコードを繰り返すことは、読み出し動作に要する時間を大幅に長くするおそれがあり、例えば訂正が難しいデータの場合にはその影響が顕著である。しかし、本実施形態によれば、どのようなデータであっても、当該データが保持されていたブロックに適したＬＬＲテーブルから順番に適用される。従って、ソフトビットデコード回数を効果的に削減し、読み出し速度を向上出来る。このことは、ＮＡＮＤ型フラッシュメモリからの読み出しデータを返すまでの最大レイテンシが規定されているホストデバイスにおいて顕著な効果となり得る。
【００５２】
以上のように本実施形態であると、Ｗ／Ｅ回数を考慮した複数のＬＬＲテーブルを用意し、読み出し対象ブロックのＷ／Ｅ回数に応じて、適用するＬＬＲテーブルの優先順位を動的に切り替えることで、高速な読み出しを可能とする。
【００５３】
２．第２実施形態  
次に、第２実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、Ｗ／Ｅ回数の代わりに読み出し回数に応じてＬＬＲテーブルが用意され、且つ選択するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００５４】
２．１  ＥＣＣ回路２６０について  
図９は、本実施形態に係るＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。
【００５５】
本実施形態が第１実施形態で説明した図２の構成と異なる点は、メモリ２６２が、書き込み及び消去の代わりに、読み出し動作による閾値変動を考慮して作成された複数（図９の例では３個）のＬＬＲテーブルＴＲ１、ＴＲ２、及びＴＲ３を有する点である。すなわちＬＬＲテーブルＴＲ１、ＴＲ２、及びＴＲ３は、例えばブロックＢＬＫに対して実行された読み出し動作の回数に応じて最適化されている。
【００５６】
また、セレクタ２６３が保持するオーダーセットテーブルには、図１０に示すように例えば６種類の条件（条件Ｇ〜Ｌ）の各々につき、ＬＬＲテーブルＴＲ１、ＴＲ２、及びＴＲ３の適用順序が規定されている。すなわち、条件Ｇでは、まずＬＬＲテーブルＴＲ１が適用され、次にＴＲ２が適用され、最後にＴＲ３が適用される。そして条件Ｇ〜Ｌは、読み出し対象ブロックＢＬＫに対して行われた読み出し動作の回数である。具体的には、例えば以下の通りである。
【００５７】
条件Ｇ：読み出し回数＝０〜３００回  
条件Ｈ：読み出し回数＝３０１〜６００回  
条件Ｉ：読み出し回数＝６０１〜９００回  
条件Ｊ：読み出し回数＝９０１〜１２００回  
条件Ｋ：読み出し回数＝１２０１〜１５００回  
条件Ｌ：読み出し回数＝１５０１以上。
【００５８】
２．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図１１は、軟判定動作のフローチャートである。
【００５９】
図示するように、本実施形態が第１実施形態で説明した図７と異なる点は、下記の通りである。すなわち、  
・ステップＳ１０の後、セレクタ２６３は、読み出し対象ブロックＢＬＫの読み出し回数を取得する（ステップＳ２０）。すなわち、ブロックＢＬＫ毎の読み出し回数は、例えばメモリ２２０にテーブルとして保持されている。そこで、例えばプロセッサ２３０は、読み出し対象ブロックＢＬＫの物理アドレスに基づいて、読み出し回数をメモリ２２０から読み出し、これをセレクタ２６３へ転送する。
【００６０】
・ステップＳ２０に引き続き、セレクタ２６３は、図１０で説明したオーダーセットテーブルに基づいて、テーブル適用順序を適用する（ステップＳ２１）。すなわち、ステップＳ２０で取得した読み出し回数が、図１０の条件Ｇ〜Ｌのいずれに該当するかを確認し、対応するテーブル適用順序を選択する。
【００６１】
その他は、第１実施形態と同様である。なお、ステップＳ１３〜Ｓ１５で用いられるＬＬＲテーブルは、読み出し動作を考慮して作成されたＬＬＲテーブルＴＲ１、ＴＲ２、及びＴＲ３のいずれかである。
【００６２】
２．３  本実施形態に係る効果  
ＮＡＮＤ型フラッシュメモリにおいて、読み出し動作も書き込み動作及び消去動作と同様に、閾値分布に影響を与える。そして、その影響の仕方、また影響の度合いは、書き込み動作及び消去動作とは異なる場合がある。
【００６３】
そこで本実施形態では、読み出し回数を考慮した複数のＬＬＲテーブルＴＲが用意され、更に読み出し回数に応じてエラー訂正に適したＬＬＲテーブルＴＲの情報をオーダーセットテーブルとして用意している。そして、読み出し対象ブロックの読み出し回数に応じて、適用するＬＬＲテーブルの優先順位を動的に切り替えることで、高速な読み出しを可能とする。
【００６４】
３．第３実施形態  
次に、第３実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１及び第２実施形態を組み合わせたものであり、Ｗ／Ｅ回数と読み出し回数の両方に応じてＬＬＲテーブルが用意され、且つ選択するものである。以下では、本実施形態を具体化する２つの方法例を挙げて、第１及び第２実施形態と異なる点についてのみ説明する。なお前述の通り、Ｗ／Ｅ回数とは、書き込み動作と消去動作の少なくともいずれか一方の回数であり、両方を合わせた回数であっても良い。このことは、第３実施形態以降でも、本明細書では同じように解釈される。
【００６５】
３．１  第１の例  
まず、第１の例について説明する。本例は、書き込み及び消去を考慮して作成されたＬＬＲテーブルＴＷと、読み出しを考慮して作成されたＬＬＲテーブルＴＲの、２種類のＬＬＲテーブルを用いるものである。
【００６６】
３．１．１  ＥＣＣ回路２６０について  
図１２は、本実施形態に係るＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。
【００６７】
本実施形態が第１及び第２実施形態で説明した図２及び図９の構成と異なる点は、メモリ２６２が、書き込み及び消去動作による閾値変動を考慮して作成された複数（図１２の例では２個）のＬＬＲテーブルＴＷ１及びＴＷ２と、読み出し動作による閾値変動を考慮して作成された複数（図１２の例では２個）のＬＬＲテーブルＴＲ１及びＴＲ２を有する点である。すなわち、ＬＬＲテーブルＴＷ１及びＴＷ２はＷ／Ｅ回数に応じて最適化され、ＬＬＲテーブルＴＲ１及びＴＲ２は読み出し動作の回数に応じて最適化されている。
【００６８】
また、セレクタ２６３が保持するオーダーセットテーブルには、図１３に示すようにＷ／Ｅ回数と読み出し回数との組み合わせの各々につき、ＬＬＲテーブルＴＷ１、ＴＷ２、ＴＲ１、及びＴＲ２の適用順序が規定されている。すなわち図１３の例であると、Ｗ／Ｅ回数と読み出し回数の両方が小さい場合には、まずＬＬＲテーブルＴＷ１が適用され、次にＴＲ１が適用され、次にＴＷ２が適用され、最後にＴＲ２が適用される。また、Ｗ／Ｅ回数が小さく読み出し回数が大きい場合には、まずＬＬＲテーブルＴＲ１が適用され、次にＴＲ２が適用され、次にＴＷ１が適用され、最後にＴＷ２が適用される。更に、Ｗ／Ｅ回数が大きく読み出し回数が小さい場合には、まずＬＬＲテーブルＴＷ１が適用され、次にＴＷ２が適用され、次にＴＲ１が適用され、最後にＴＲ２が適用される。そして、Ｗ／Ｅ回数と読み出し回数の両方が大きい場合には、まずＬＬＲテーブルＴＷ２が適用され、次にＴＲ２が適用され、次にＴＷ１が適用され、最後にＴＲ１が適用される。
【００６９】
なお、Ｗ／Ｅ回数が大きいか小さいか、また読み出し回数が大きいか小さいかは、例えば下記の基準によって判断出来る。もちろん、下記の基準は一例に過ぎない。  
Ｗ／Ｅ回数が５００回未満：Ｗ／Ｅ回数＝小  
Ｗ／Ｅ回数が５００回以上：Ｗ／Ｅ回数＝大  
読み出し回数が１０００回未満：読み出し回数＝小  
読み出し回数が１０００回以上：読み出し回数＝大。
【００７０】
３．１．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図１４は、軟判定動作のフローチャートである。
【００７１】
図示するように、本実施形態が第１及び第２実施形態で説明した図７及び図１１と異なる点は、下記の通りである。すなわち、  
・ステップＳ１０の後、セレクタ２６３は、読み出し対象ブロックＢＬＫのＷ／Ｅ回数及び読み出し回数を取得する（ステップＳ３０）。すなわち、ブロックＢＬＫ毎のＷ／Ｅ回数と読み出し回数とは、例えばメモリ２２０にテーブルとして保持されている。そこで、例えばプロセッサ２３０は、読み出し対象ブロックＢＬＫの物理アドレスに基づいて、Ｗ／Ｅ回数と読み出し回数の両方をメモリ２２０から読み出し、これをセレクタ２６３へ転送する。
【００７２】
・ステップＳ３０に引き続き、セレクタ２６３は、図１３で説明したオーダーセットテーブルに基づいて、テーブル適用順序を適用する（ステップＳ３１）。すなわち、ステップＳ３０で取得したＷ／Ｅ回数と読み出し回数との条件が、図１３のいずれの条件に該当するかを確認し、対応するテーブル適用順序を選択する。
【００７３】
その他は、第１実施形態と同様である。当然ながら、ステップＳ１３〜Ｓ１５で用いられるＬＬＲテーブルは、書き込み及び消去動作を考慮して作成されたＬＬＲテーブルＴＷ１及びＴＷ２、並びに読み出し動作を考慮して作成されたＬＬＲテーブルＴＲ１及びＴＲ２のいずれかである。
【００７４】
３．２  第２の例  
次に、第２の例について説明する。本例は、書き込み、消去、及び読み出しの３つの動作を考慮して作成された複数のＬＬＲテーブルＴＷＲを用いるものである。
【００７５】
３．２．１  ＥＣＣ回路２６０について  
図１５は、本実施形態に係るＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。
【００７６】
本実施形態が第１の例で説明した図１２の構成と異なる点は、メモリ２６２が、書き込み、消去、及び読み出し動作の３つの動作による閾値変動を総合的に考慮して作成された複数（図１５の例では４個）のＬＬＲテーブルＴＷＲ１、ＴＷＲ２、ＴＷＲ３、及びＴＷＲ３を有する点である。すなわち、この４つのＬＬＲテーブルＴＷＲ１、ＴＷＲ２、ＴＷＲ３、及びＴＷＲ４はいずれも、Ｗ／Ｅ回数と読み出し回数の両方に応じて最適化されている。
【００７７】
また、セレクタ２６３が保持するオーダーセットテーブルには、図１６に示すようにＷ／Ｅ回数と読み出し回数との組み合わせの各々につき、ＬＬＲテーブルＴＷＲ１、ＴＷＲ２、ＴＷＲ３、及びＴＷＲ４の適用順序が規定されている。すなわち図１６の例であると、Ｗ／Ｅ回数と読み出し回数の両方が小さい場合には、ＬＬＲテーブルはＴＷＲ１、ＴＷＲ２、ＴＷＲ３、及びＴＷＲ４の順序で適用され、Ｗ／Ｅ回数が小さく読み出し回数が大きい場合には、ＴＷＲ２、ＴＷＲ１、ＴＷＲ４、及びＴＷＲ３の順序で適用される。Ｗ／Ｅ回数及び読み出し回数の大小の基準は、例えば第１の例で説明した通りである。
【００７８】
３．２．２  動作について  
本例に係る軟判定動作は、第１の例で説明した図１４の通りである。
【００７９】
３．３  本実施形態に係る効果  
本実施形態によれば、ＮＡＮＤ型フラッシュメモリのＷ／Ｅ回数と読み出し回数の両方に基づいて、最適なＬＬＲテーブルを選択出来る。従って、第１及び第２実施形態より更に訂正精度を向上出来る。なお、図１３及び図１６の例では、条件としてＷ／Ｅ回数及び読み出し回数が小さい場合と大きい場合の２種類の場合を例に説明したが、例えば更に中程度の場合を追加するなど、３種類以上の場合であっても良い。
【００８０】
４．第４実施形態  
次に、第４実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、Ｗ／Ｅ回数の代わりに物理アドレス、すなわち読み出し対象領域の位置に応じてＬＬＲテーブルを選択するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００８１】
４．１  ＥＣＣ回路２６０について  
図１７は、本実施形態に係るＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。
【００８２】
本実施形態が第１実施形態で説明した図２の構成と異なる点は、メモリ２６２の備える複数（図１７の例では３個）のＬＬＲテーブルＴ１、Ｔ２、及びＴ３が、Ｗ／Ｅ回数や読み出し回数の影響を考慮したものに限定されないことであり、例えばＬＬＲテーブルＴ１はメモリセルアレイ内における平均的な閾値分布に対応し、その他のＬＬＲテーブルＴ２及びＴ３はそれと異なっており且つ互いに異なっていれば良い。
【００８３】
またセレクタ２６３が保持するオーダーセットテーブルには、図１８に示すように例えば読み出しアクセスされる領域の物理アドレスを条件に、３つのＬＬＲテーブルＴ１、Ｔ２、及びＴ３の適用順序が規定されている。すなわち、物理アドレスが、ある第１領域を指定する場合にはＬＬＲテーブルはＴ１、Ｔ２、及びＴ３の順に適用され、第１領域と異なる第２領域を指定する場合にはＴ２、Ｔ１、及びＴ３の順に適用され、第１及び第２領域と異なる第３領域を指定する場合にはＴ３、Ｔ２、及びＴ１の順に適用される。
【００８４】
４．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図１９は、軟判定動作のフローチャートである。
【００８５】
図示するように、本実施形態が第１実施形態で説明した図７と異なる点は、下記の通りである。すなわち、  
・ステップＳ１０の後、セレクタ２６３は、読み出し対象領域の物理アドレスを取得する（ステップＳ４０）。ホスト機器３００は論理アドレスを用いてコントローラ２００へ読み出し命令を発行する。コントローラ２００は、この論理アドレスと、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０におけるブロックＢＬＫ及びページを指定する物理アドレスとの関係を示すテーブルを、例えばメモリ２２０に保持している。そして、例えばプロセッサ２３０はこのテーブルを用いて論理アドレスを物理アドレスに変換し、ＮＡＮＤ型フラッシュメモリ１００へ読み出し命令を発行する。プロセッサ２３０は、このようにして得られた物理アドレスを、ＥＣＣ回路２６０のセレクタ２６３にも送信する。
【００８６】
・ステップＳ４０に引き続き、セレクタ２６３は、図１８で説明したオーダーセットテーブルに基づいて、テーブル適用順序を適用する（ステップＳ４１）。すなわち、受信した物理アドレスが指定する領域に応じて、対応するテーブル適用順序を選択する。
【００８７】
その他は、第１実施形態と同様である。なお、ステップＳ１３〜Ｓ１５で用いられるＬＬＲテーブルは、ＬＬＲテーブルＴ１、Ｔ２、及びＴ３のいずれかである。
【００８８】
４．３  具体例について  
次に、図１８で説明した第１乃至第３領域の具体例について簡単に説明する。
【００８９】
４．３．１  第１の例  
第１の例は、ブロックＢＬＫ単位で領域が指定される場合である。図２０は、メモリセルアレイ１１０におけるブロックＢＬＫの平面レイアウトの一例を示している。本例では、メモリセルアレイ１１０は２つのプレーンＰＮ０及びＰＮ１を備え、それぞれのプレーンが１６個のブロックＢＬＫ００〜ＢＬＫ３３を備えている。
【００９０】
本構成において、最も特性の良いブロックＢＬＫは、周囲を他のブロックに取り囲まれ、且つプレーン境界に位置しないブロック（プレーンＰＮ０及びＰＮ１のブロックＢＬＫ１１、ＢＬＫ１２、ＢＬＫ２１、及びＢＬＫ２２）である。これらのブロックが第１領域に相当する。
【００９１】
次に特性の良いブロックＢＬＫは、周囲を他のブロックに取り囲まれているが、プレーン境界に位置するブロック（プレーンＰＮ０のブロックＢＬＫ３１及びＢＬＫ３２並びにＰＮ１のブロックＢＬＫ０１及びＢＬＫ０２）である。これらのブロックが第２領域に相当する。
【００９２】
メモリセルアレイ１１０内において端部に位置するブロック（プレーンＰＮ０のブロックＢＬＫ００、ＢＬＫ０１、ＢＬＫ０２、ＢＬＫ０３、ＢＬＫ１０、ＢＬＫ１３、ＢＬＫ２０、ＢＬＫ２３、ＢＬＫ３０、及びＢＬＫ３３、並びにプレーンＰＮ０のブロックＢＬＫ００、ＢＬＫ０３、ＢＬＫ１０、ＢＬＫ１３、ＢＬＫ２０、ＢＬＫ２３、ＢＬＫ３０、ＢＬＫ３１、ＢＬＫ３２、及びＢＬＫ３３）は、ブロックレイアウトの規則性が乱れるため、比較的特性が良くない。これらのブロックが第３領域に相当する。  
以上のように、ＬＬＲテーブルの適用順序を、ブロックＢＬＫの位置に応じて変えても良い。
【００９３】
４．３．２  第２の例  
第２の例は、ワード線単位で領域が指定される場合である。図２１は、各ブロックＢＬＫに含まれるＮＡＮＤセルの断面図及びその等価回路図である。図２１では一例として、ＮＡＮＤストリングが８個のメモリセルトランジスタＭＴ０〜ＭＴ７を備え、選択トランジスタＳＴ０及びＳＴ１並びにメモリセルトランジスタＭＴが半導体基板の上方に積層される構成を例に示している。
【００９４】
図示するように、ｐ型ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００９５】
そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリングの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、ＮＡＮＤストリングとセンスアンプ１４０とを接続するビット線ＢＬとして機能する金属配線層１８に接続される。更に、ウェル領域１０の表面領域内にはｎ＋型不純物拡散層１９が形成され、拡散層１９は、図示せぬソース線ＳＬに接続される。
【００９６】
以上の構成が、図２１を記載した紙面の左右方向及び奥行き方向に複数配列されており、これらの複数のＮＡＮＤストリングの集合によってブロックＢＬＫが形成される。ブロックＢＬＫは例えば消去単位となるが、ブロックＢＬＫよりも小さい単位でデータが消去されても良い。
【００９７】
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００９８】
本構成において、セレクトゲート線ＳＧＤ及びＳＧＳに隣接しないワード線ＷＬ、すなわち、上下を別のワード線ＷＬに挟まれたワード線ＷＬに対応するメモリセルは特性が良い。従って、例えばワード線ＷＬ１〜ＷＬ６が第１領域に相当し、セレクトゲート線ＳＧＤに隣接するワード線ＷＬ７が第２領域に相当し、セレクトゲート線ＳＧＳに隣接するワード線ＷＬ０が第３領域に相当する。もちろん、第２、第３領域の各々が複数のワード線ＷＬを含んでいても良い。
【００９９】
このように、ＬＬＲテーブルの適用順序をワード線ＷＬの位置に応じて変えても良い。
【０１００】
４．４  本実施形態に係る効果  
ＮＡＮＤ型フラッシュメモリでは、物理的な位置に応じてメモリセルの特性が異なる場合がある。そこで本実施形態では、読み出し対象領域の物理的な位置に応じて適切なＬＬＲテーブルを動的に切り替えることで、高速な読み出しを可能とする。
【０１０１】
なお、本例におけるＬＬＲテーブルは、メモリセルアレイ内の位置情報を考慮して作成されても良い。そして、実際にアクセスされた領域と、作成するにあたって考慮された位置情報とが一致するようにＬＬＲテーブルが選択されても良い。
【０１０２】
５．第５実施形態  
次に、第５実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１乃至第４実施形態と異なり、予め定められたオーダーセットテーブルではなく、ＬＬＲテーブル毎の過去の訂正履歴情報に基づいて、最適なＬＬＲテーブルを選択するものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１０３】
５．１  ＥＣＣ回路２６０について  
図２２は、本実施形態に係るＥＣＣ回路２６０の、特にデータの復号に関わる処理を行う構成のブロック図である。
【０１０４】
図示するように、本実施形態に係るメモリ２６２は、複数（図１７の例ではｎ個であり、ｎは２以上の自然数）のＬＬＲテーブルＴ１、Ｔ２、Ｔ３、…Ｔｎを備えている。これらのＬＬＲテーブルＴ１〜Ｔｎは、第４実施形態と同様にＷ／Ｅ回数や読み出し回数の影響を考慮したものに限定されるものではない。
【０１０５】
復号器２６１は、第１実施形態と同様にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータにつき、硬判定復号処理及び軟判定復号処理を行い、復号されたデータをホスト機器３００へ送信する。この際、軟判定復号処理においては、メモリ２６２内のＬＬＲテーブルＴ１〜Ｔｎのいずれかを用いてデータを復号する。そして、復号に成功または失敗した旨の情報をセレクタ２６３へ送信する。
【０１０６】
セレクタ２６３は、例えば揮発性または不揮発性の半導体メモリを内部に備え、この半導体メモリにおいて履歴テーブルを保持する。そして、この履歴テーブルに基づいて、メモリ２６２からＬＬＲテーブルＴ１〜Ｔｎのいずれかを選択し、データの復号に適用すべきＬＬＲテーブルを復号器２６１に通知する。図２３は、履歴テーブルの概念図である。
【０１０７】
履歴テーブルは、ＬＬＲテーブルＴ１〜Ｔｎの各々を用いて過去に復号に成功した回数に関する情報を保持する。図２３の例では、ＬＬＲテーブルＴ１〜Ｔｎ毎に、訂正に成功した回数（訂正可能回数）を保持する。図示するように、ＬＬＲテーブルＴ１を用いた場合には過去にＮ１回だけ復号に成功しており、ＬＬＲテーブルＴ２を用いた場合には過去にＮ２回だけ復号に成功した旨の情報が保持される（Ｎ１〜Ｎｎは自然数）。セレクタ２６３は、復号器２６１から復号に成功した旨の情報に基づいて履歴テーブルを更新する。
【０１０８】
５．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図２４は、軟判定動作のフローチャートである。
【０１０９】
図示するように、まずソフトビット読み出しが行われる（ステップＳ１０）。ステップＳ１０は第１実施形態で説明した通りである。次に、ＥＣＣ回路２６０のセレクタ２６３は履歴テーブルを参照し、未選択のＬＬＲテーブルの中で、訂正可能回数が最大であるＬＬＲテーブルを選択する（ステップＳ５０）。すなわちセレクタ２６３は、過去においてデータの復号に成功した回数が最も多いＬＬＲテーブル、言い換えれば復号成功確率の最も高いＬＬＲテーブルを選択する。そしてセレクタ２６３は、選択したＬＬＲテーブルをメモリ２６２から読み出し、復号器２６１に設定する（ステップＳ１４）。
【０１１０】
すると復号器２６１は、ＮＡＮＤ型フラッシュメモリ１００から受信した読み出しデータを、設定されたＬＬＲテーブルを用いて復号（ソフトビットデコード）する（ステップＳ１５）。復号に成功すれば（ステップＳ１６、ＮＯ）、復号器２６１はその旨をセレクタ２６３へ通知し、セレクタ２６３は履歴テーブルにおける訂正可能回数を更新する（ステップＳ５１）。すなわち、例えばＬＬＲテーブルＴ１が選択され、データの復号に成功した場合、セレクタ２６３は、履歴テーブルにおいてＬＬＲテーブルＴ１に関する訂正可能回数Ｎ１を“＋１”する。
【０１１１】
復号に失敗した場合（ステップＳ１６、ＹＥＳ）、未選択のＬＬＲテーブルがあれば（ステップＳ１７、ＹＥＳ）、ステップＳ５０に戻り、次に訂正可能回数が最大であるＬＬＲテーブルを用いてソフトビットデコードが行われる（ステップＳ１４〜Ｓ１５）。既に未選択のＬＬＲテーブルが無い場合（ステップＳ１７、ＮＯ）、すなわち、ｎ個のＬＬＲテーブルＴ１〜Ｔｎのいずれを用いても復号に成功しなかった場合には、読み出し失敗として、処理は終了する。
【０１１２】
５．３  本実施形態に係る効果  
本実施形態によれば、各ＬＬＲテーブルの過去の実績を履歴テーブルとして記録し、記録された実績に基づき、訂正可能性の高いと思われるＬＬＲテーブルから順番に選択される。従って、第１実施形態と同様にデータを効率的に訂正出来る。
【０１１３】
なお、本実施形態では履歴テーブルにおいて訂正に成功した回数を記録する場合を例に説明したが、失敗した回数を記録しても良い。この場合、図２４のステップＳ５０では、訂正失敗回数が最小であるＬＬＲテーブルを選択すれば良い。
【０１１４】
また、履歴テーブルは、メモリシステム１の出荷時に予めデフォルトの値で作成されていても良く、この場合には、データの読み出しに成功する度に、デフォルトで設定された履歴テーブルが更新される。
【０１１５】
デフォルトの履歴テーブルが用意されない場合には、１つまたは複数のＬＬＲテーブル選択順序情報を有していても良い。すなわち、ＮＡＮＤ型フラッシュメモリ１００を最初に使用する際には、履歴テーブルは作成されていないか、または履歴テーブルそのものが存在しない。またＮＡＮＤ型フラッシュメモリ１００の使用開始直後は、履歴テーブルに記録された情報量が少なく、十分な信頼性を有しない可能性がある。このような場合には、予め定められた順序に従ってＬＬＲテーブルを選択し、読み出し回数が一定回数を超えた際に履歴テーブルを用いるようにしても良い。あるいは、読み出し回数が一定回数を超えるまでは、第１乃至第４実施形態で説明した方法によってＬＬＲテーブルを選択しても良い。
【０１１６】
更にプロセッサ２３０は、メモリシステム１の電源が遮断される際に履歴テーブルが失われないよう、ＬＬＲテーブルやＷ／Ｅ回数、読み出し回数等の情報と共に、履歴テーブルをＮＡＮＤ型フラッシュメモリ１００の特定の領域（ＲＯＭフューズ領域など）に書き込んでも良い。その後、メモリシステム１への電源投入時には、ＮＡＮＤ型フラッシュメモリ１００から読み出された履歴テーブルがセレクタ２６３にセットされる。
【０１１７】
６．第６実施形態  
次に、第６実施形態に係るメモリシステムについて説明する。本実施形態は、上記第５実施形態において、履歴テーブルを物理アドレス毎に用意するものであり、第４実施形態と第５実施形態との組み合わせに相当する。以下では、第５実施形態と異なる点についてのみ説明する。
【０１１８】
６．１  履歴テーブルについて  
前述の通り、本実施形態に係るセレクタ２６３は、第５実施形態で説明した図２２の構成において、複数の履歴テーブルを備える。この複数の履歴テーブルを履歴テーブル群と呼ぶ。
【０１１９】
図２５は、上記履歴テーブル群の一例を示す概念図である。図示するように履歴テーブル群は、各ブロックＢＬＫ０〜ＢＬＫｍ（ｍは自然数であり、（ｍ＋１）はメモリセルアレイ１１０内のブロック数に相当する）に対応付けられた複数の履歴テーブルを含む。
【０１２０】
すなわち、ブロックＢＬＫ０に対応付けられた履歴テーブルは、ブロックＢＬＫ０からデータを読み出されたデータの復号に成功した回数をＬＬＲテーブル毎に保持し、ブロックＢＬＫ１に対応付けられた履歴テーブルは、ブロックＢＬＫ１からデータを読み出されたデータの復号に成功した回数をＬＬＲテーブル毎に保持し、以下同様である。
【０１２１】
もちろん、第４実施形態で説明した通り、ブロックＢＬＫ毎に履歴テーブルを設けることは一例に過ぎず、物理アドレスに応じて複数の履歴テーブルが設けられていれば良い。例えば第４実施形態の第２の例で説明したように、複数のワード線ＷＬをゾーン単位で管理し（例えば８本のワード線を３つのゾーンに分ける等）、ゾーン毎に履歴テーブルを用意しても良い。
【０１２２】
６．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図２６は、軟判定動作のフローチャートである。
【０１２３】
図示するように、本実施形態が第５実施形態で説明した図２４と異なる点は、下記の通りである。すなわち、  
・ステップＳ１０の後、セレクタ２６３は、読み出し対象領域の物理アドレスを取得する（ステップＳ４０）。この処理は第４実施形態で説明した通りである。
【０１２４】
・ステップＳ４０に引き続き、セレクタ２６３は、ステップＳ４０で受信した物理アドレスに応じて、図２５で説明した履歴テーブル群から、対応する履歴テーブルを選択する（ステップＳ６０）。その後は、ステップＳ６０で選択した履歴テーブルに基づいて、第５実施形態で説明したステップＳ５０以降の処理が行われる。
【０１２５】
６．３  本実施形態に係る効果  
第４実施形態で説明したように、メモリセルの特性は、その物理的な位置によって異なり得る。従って、位置に応じて最適なＬＬＲテーブルも異なる可能性がある。従って、本実施形態のように、メモリセルアレイ内の領域（例えばブロックＢＬＫ）毎に履歴テーブルを用意することで、各領域について適したＬＬＲテーブルを選択出来る。
【０１２６】
なお、ブロックを単位にＬＬＲテーブルを用意する場合には、ブロックとＬＬＲテーブルとが１対１で対応する必要はなく、例えば複数のブロック毎にＬＬＲが用意されても良いし、特性が他に比べて低いと予想されるブロックにのみ用意されても良い。
【０１２７】
あるいは、直近でアクセスされた複数のブロックについてのみ用意されても良い。具体的には、直近の例えば５０回の読み出しアクセスにおいて読み出し対象とされたブロックに関してのみＬＬＲテーブルを用意しても良い。そして、直近の５０回の読み出しアクセスにおいて読み出し対象とされなかったブロックに関するＬＬＲテーブルは破棄されても良い。
【０１２８】
更に、本実施形態に係る履歴テーブル群も、メモリシステムの電源遮断時にはＮＡＮＤ型フラッシュメモリ１００に書き込まれても良い。
【０１２９】
７．第７実施形態  
次に、第７実施形態に係るメモリシステムについて説明する。本実施形態は、上記第５実施形態において、履歴テーブルをＷ／Ｅ回数毎に用意するものであり、第１実施形態と第５実施形態との組み合わせに相当する。以下では、第５実施形態と異なる点についてのみ説明する。
【０１３０】
７．１  履歴テーブルについて  
本実施形態に係るセレクタ２６３は、第６実施形態と同様に履歴テーブル群を保持する。図２７は、本実施形態に係る履歴テーブル群の一例を示す概念図である。図示するように履歴テーブル群は、Ｗ／Ｅ回数に対応付けられた複数（ｋ個、ｋは自然数であり２以上）の履歴テーブルを含み、Ｗ／Ｅ回数が第１の範囲の場合から第ｋの範囲の場合に対応する。この各範囲の一例は下記の通りである。  
第１の範囲：Ｗ／Ｅ回数が０回以上１００回未満  
第２の範囲：Ｗ／Ｅ回数が１００回以上２００回未満  
第３の範囲：Ｗ／Ｅ回数が２００回以上３００回未満  
第ｋの範囲：Ｗ／Ｅ回数が１０００回以上  
すなわち、あるブロックへの読み出しアクセス回数が第１の範囲内にある場合には、第１の範囲に対応する履歴テーブルから、最も訂正可能回数の大きいＬＬＲテーブルが選択される。
【０１３１】
７．２  動作について  
次に、上記構成のメモリシステム１におけるデータの読み出し動作につき、特にＥＣＣ回路２６０での軟判定動作に着目して説明する。図２８は、軟判定動作のフローチャートである。
【０１３２】
図示するように、本実施形態が第５実施形態で説明した図２４と異なる点は、下記の通りである。すなわち、  
・ステップＳ１０の後、セレクタ２６３は、読み出し対象領域のＷ／Ｅ回数を取得する（ステップＳ１１）。この処理は第１実施形態で説明した通りである。
【０１３３】
・ステップＳ１１に引き続き、セレクタ２６３は、ステップＳ１１で受信したＷ／Ｅ回数に応じて、図２７で説明した履歴テーブル群から、対応する履歴テーブルを選択する（ステップＳ７０）。その後は、ステップＳ７０で選択した履歴テーブルに基づいて、第５実施形態で説明したステップＳ５０以降の処理が行われる。
【０１３４】
７．３  本実施形態に係る効果  
第１実施形態で説明したように、メモリセルの特性は、過去に行われたＷ／Ｅ回数によって異なり得る。従って、Ｗ／Ｅ回数に応じて最適なＬＬＲテーブルも異なる可能性がある。従って、本実施形態のようにＷ／Ｅ回数毎に履歴テーブルを用意することで、適したＬＬＲテーブルを選択出来る。
【０１３５】
なお、本実施形態ではＷ／Ｅ回数に関連付けて履歴テーブルを用意する場合を例に説明したが、第２実施形態のように読み出し回数に関連付けて履歴テーブルを用意しても良いし、第３実施形態のようにＷ／Ｅ回数及び読み出し回数に関連付けて履歴テーブルを用意しても良い。Ｗ／Ｅ回数及び読み出し回数に関連付ける場合、例えばＷ／Ｅ回数は１回の動作で＋１をカウントするのに対して、読み出し回数は２回の動作で＋１をカウントするようにしても良い。この理由は、メモリセルに与える影響は、読み出し動作よりも書き込み及び消去動作の方が大きいと考えられるからである。
【０１３６】
更に、本実施形態に係る履歴テーブル群も、メモリシステムの電源遮断時にはＮＡＮＤ型フラッシュメモリ１００に書き込まれても良い。
【０１３７】
８．変形例等  
上記のように、本実施形態に係るメモリシステムによれば、複数のＬＬＲテーブルを用意し、Ｗ／Ｅ回数、読み出し回数、物理アドレス、及び／または訂正可能回数に応じて、軟判定復号に適用するＬＬＲテーブルの順序を動的に変化させる。これにより、各種の読み出し条件下において、より適したＬＬＲテーブルを選択することが出来、エラー訂正速度を向上出来る。
【０１３８】
なお、実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば、閾値分布は、時間が経過するにつれて低電圧側へ移動する。すなわち、図５で説明した分布の変化とは逆に、閾値分布の下裾側が低電圧側へ拡大する。従って、この影響を考慮したＬＬＲテーブルを用意しても良い。
【０１３９】
すなわち、第１実施形態では書き込み及び消去動作を考慮したＬＬＲテーブルが用意され、第２実施形態では読み出し動作を考慮したＬＬＲテーブルが用意される場合について説明した。しかし、メモリにデータが書き込まれてからの時間の経過を考慮した複数のＬＬＲテーブルを更に用意しても良い。この場合、例えばコントローラ２００はタイマー回路を備え、ブロックやページ毎にデータの書き込み時刻を記録する。そして、この書き込み時刻からの経過時間に応じて、このＬＬＲテーブルを選択しても良い。もちろん、上記第１乃至第７実施形態に、経過時間を考慮したＬＬＲテーブルを適用しても良く、また経過時間に応じて複数の履歴テーブルを用意しても良い。第５実施形態に適用する場合には、例えば経過時間毎に複数の履歴テーブルを用意し、アクセス対象領域についての経過時間に応じて、最適な履歴テーブルを選択すれば良い。
【０１４０】
また、第４、第７実施形態において、各アクセス領域につき、書き込み、消去、及び／または読み出し回数に応じたＬＬＲテーブルを用意しても良い。すなわち、書き込み、消去、及び読み出し回数の少なくともいずれかと、アクセス領域の位置とに応じて、ＬＬＲテーブルや履歴テーブルを選択しても良い。
【０１４１】
更に、第５乃至第７実施形態では、例えばＥＣＣ回路２６０は更にカウンタを備え、このカウンタが復号器での復号成功回数をカウントしても良い。そしてこのカウント結果がセレクタに記憶される。
【０１４２】
なお、第３実施形態で使用されるＬＬＲテーブルは、書き込み動作、消去動作、及び読み出し動作による閾値変動を考慮して作成される場合を例に説明した。しかし、必ずしもこれらの動作を考慮する必要はなく、第５実施形態で説明したように互いに異なるＬＬＲテーブルであれば十分である。そして、Ｗ／Ｅ回数や読み出し回数に応じて選択さえされれば良い。このことは第１及び第２実施形態でも同様である。
【０１４３】
なお、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかしＮＡＮＤ型フラッシュメモリに限らず、上記実施形態は軟判定処理が適用される記憶装置全般に適用出来る。
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４５】
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース回路、２２０、２４０、２６２…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、２６１…復号器、２６３…セレクタ、３００…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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