(57)【要約】【課題】２方向に通電するように同一チップ上に配された複数の抵抗の抵抗変化量の差異を抑制できる半導体素子の製造方法を提供する。【解決手段】第１の導電性を有する半導体基板１の表面、及び半導体基板１の表面に形成された第１の導電性を有するウェル層２の表面の何れか一方に形成された第２の導電性を有する半導体素子の製造方法は、少なくとも半導体素子が形成される領域を除いて第１の導電性を形成する第１の不純物を気相又は固相拡散により半導体基板１に導入する工程と、少なくとも半導体素子を形成する領域と第１の不純物が拡散した拡散領域とに亘って第２の導電性を形成する第２の不純物をイオン注入により導入する工程と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子の製造方法であって、
少なくとも前記半導体素子が形成される領域を除いて前記第１の導電性を形成する第１の不純物を気相又は固相拡散により前記半導体基板に導入する工程と、
少なくとも前記半導体素子を形成する領域と前記第１の不純物が拡散した拡散領域とに亘って前記第２の導電性を形成する第２の不純物をイオン注入により導入する工程と、
を有する半導体素子の製造方法。
【請求項２】
第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子を有するチップであって、
前記半導体基板の表面に平行な面内における前記第１の導電性を有する第１領域と前記半導体素子となる前記第２の導電性を有する第２領域との界面において、前記第１領域における前記第１の導電性を形成する不純物の濃度が、前記第２領域における前記第２の導電性を形成する不純物の濃度よりも高い半導体素子を有するチップ。
【請求項３】
前記第１の導電性はｎ型であり、前記第２の導電性がｐ型である請求項２に記載の半導体素子を有するチップ。
【請求項４】
前記半導体素子は、互いに同じパターンからなる２つの抵抗体が対をなして形成され、対となる前記２つの抵抗体は通電方向が互いに直交するように構成されている請求項２又は３に記載の半導体素子を有するチップ。
【請求項５】
前記半導体基板は、面方位が（１００）面の基板であり、前記通電方向が前記基板における＜１１０＞方向に沿った方向である請求項４に記載の半導体素子を有するチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法、及び半導体素子を有するチップに関する。
【背景技術】
【０００２】
従来、半導体を用いて作製された半導体素子が利用されてきた。このような半導体素子の作製に関する技術として、例えば特許文献１−３に記載のものがある。
【０００３】
特許文献１に記載の電界効果トランジスタの製法及び特許文献２に記載の半導体装置の製造方法では、半導体基板にイオン注入により不純物を導入する際にチャネリングによる不純物の予定外の深い注入や、イオン注入後の不純物分布のバラツキを抑制するため、半導体基板表面の法線方向から一定以上の角度をつけてイオン注入を行っている。また、斜め注入による非対称性を抑制するため、複数回に分けて半導体基板に対する注入方向を変えてイオン注入を行っている。
【０００４】
特許文献３に記載の半導体ウエハでは、斜め入射による非対称性を抑制するため、ウエハ表面の面方位をイオン注入のチャネリングが起きないように基準となる面方位（例えば（１００）面）から一定角度以上ずらした面方位のウエハを用い、ウエハに対して法線方向からイオン注入してもチャネリングにより不純物が予定外に深く注入されたり、チャネリングに伴いイオン注入後の不純物分布のバラツキが生じたりすることを抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−１０５８７４号公報
【特許文献２】特開２００５−１６６７３０号公報
【特許文献３】特開昭６１−１４４０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ピエゾ抵抗形成時の不純物導入には通常不純物濃度を精度良く制御できるイオン注入プロセスが用いられるが、特許文献１及び２に記載の技術では、半導体基板表面の法線方向から一定以上の角度をつけてイオン注入が行われる。このため、イオン注入を不要とする領域上に形成されるマスクの影となる領域には不純物を導入できず、上記マスクの形状とイオン注入による不純物導入パターンにズレが発生し、かつズレに上記マスクの形状の方向依存性ができる。同一チップ上に２方向の歪を検出できるように２方向の通電方向を有するピエゾ抵抗を形成する場合、上記マスクの影の影響が２方向の通電方向を有する抵抗間で等価となる条件は存在するが、上記条件からずれた場合、両抵抗間での上記マスクの影の影響が大きくなり易く、上記２方向の抵抗を等価とすることは困難である。
【０００７】
特許文献３に記載の技術では、イオン注入によるチャネリングを防ぐため、ウエハ表面が（１００）面からずれた基板を用いている。Ｓｉピエゾ抵抗は通電方向を＜１１０＞方向とすることで感度を高くすることができるが、基板表面の面方位が（１００）面からずれることにより通電方向が＜１１０＞方向からズレ、感度が低下してしまう。更に同一基板上に直交する２方向に通電するようにピエゾ抵抗を配し、歪による抵抗変化量を比較して歪量を検出する場合、上記＜１１０＞方向からのズレによる感度低下量が各方向で異なり、初期的な歪による抵抗変化が変わるためオフセットが発生する。
【０００８】
そこで、マスクに影響されずにイオン注入により不純物を導入することができる半導体素子の製造方法、及びマスクに影響されずにイオン注入により不純物が導入された半導体素子を有するチップが求められる。
【課題を解決するための手段】
【０００９】
本発明に係る半導体素子の製造方法の特徴構成は、第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子の製造方法であって、少なくとも前記半導体素子が形成される領域を除いて前記第１の導電性を形成する第１の不純物を気相又は固相拡散により前記半導体基板に導入する工程と、少なくとも前記半導体素子を形成する領域と前記第１の不純物が拡散した拡散領域とに亘って前記第２の導電性を形成する第２の不純物をイオン注入により導入する工程と、を備えている点にある。
【００１０】
例えば半導体表面における拡散抵抗形成には、その不純物濃度を精度良く制御できることから不純物の導入にイオン注入法が広く用いられている。イオン注入による拡散抵抗の形成には、第１の導電性を有する半導体基板又はウェル層上にマスクパターンを形成後、第２の導電性のドーパントとなる不純物原子をイオン化し、電界により加速し半導体基板の表面に打ち込む。この時、第１の導電性を有する半導体基板又はウェル層は抵抗となる第２の導電性を有する領域の不純物濃度より低くする必要があり、動作時の逆バイアスにより空乏層が広く伸びてしまいリーク電流の増加を招いてしまう。
【００１１】
また、半導体基板は単結晶により形成されており、その表面は（１００）面又は（１１１）面を有するため、半導体基板の表面に対して垂直方向よりイオンが注入されるとチャネリングといわれるイオン化した不純物原子が結晶を構成する原子に散乱されず深くまで到達する現象がおきてしまい、不純物濃度が制御できなくなってしまう。これを避けるため、半導体基板の表面に対して垂直方向から角度をつけてイオンを注入するが、この時上記マスクパターンの影となりその表面にマスクパターンが形成されていない領域でもイオン注入されないシャドウイングといわれる現象が起きてしまう。この結果、注入方向が傾斜した方向と並行に通電するような抵抗パターンではシャドウイングがおきないため、抵抗値の設計からのずれは小さくできるが、注入方向が傾斜した方向に直交する方向に通電するような抵抗パターンではシャドウイングによりイオン注入される幅が減少し、設計値よりも高い抵抗値を示してしまう。
【００１２】
そこで、上記特徴構成とすれば、半導体基板の表面と平行な面で抵抗領域と接する抵抗とは異なる導電性を有する領域を少なくとも抵抗を形成する領域を除いて選択的に気相又は固相からの不純物拡散により不純物を導入する工程と、半導体基板の表面にマスクとなる層がないベアウエハ又は半導体基板の表面に均一な保護膜を形成した状態での半導体基板に対して斜め方向よりのイオン注入を行う工程とでシャドウイングが起きず抵抗の通電方向依存性の無い抵抗が形成可能となる。また、抵抗となる領域と上記第１の不純物の拡散領域をオーバーラップさせてイオン注入できる窓を有するマスクを形成後、半導体基板に対して斜め方向よりのイオン注入を行っても上記同様シャドウイングの影響がなく、抵抗の通電方向依存性の無い抵抗が形成可能となる。
【００１３】
また、本発明に係る半導体素子を有するチップの特徴構成は、第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子を有するチップであって、前記半導体基板の表面に平行な面内における前記第１の導電性を有する第１領域と前記半導体素子となる前記第２の導電性を有する第２領域との界面において、前記第１領域における前記第１の導電性を形成する不純物の濃度が、前記第２領域における前記第２の導電性を形成する不純物の濃度よりも高い点にある。
【００１４】
このような特徴構成とすれば、半導体基板の表面と平行な面で抵抗領域と接する抵抗とは異なる導電性を有する領域の不純物濃度を高濃度にすることにより、逆バイアス時の空乏層の幅を狭くでき、リーク電流の低減が可能となる。
【００１５】
また、前記第１の導電性はｎ型であり、前記第２の導電性がｐ型であると好適である。
【００１６】
このような構成とすれば、半導体素子はｐ型となる。更に、半導体素子の不純物濃度を２×１０１８／ｃｍ３程度とし、定電流を通電して例えば半導体素子を歪ゲージ（歪ゲージ抵抗）として用いた場合、電圧変化を検出することにより感度の温度特性の良い歪ゲージとして使用できる。
【００１７】
また、前記半導体素子は、互いに同じパターンからなる２つの抵抗体が対をなして形成され、対となる前記２つの抵抗体は通電方向が互いに直交するように構成されていると好適である。
【００１８】
このような構成とすれば、半導体基板より切り出したチップ表面に、少なくとも対となる互いに同じパターンよりなる２つの抵抗体を形成し、対となる抵抗体の通電方向を互いに９０度変更することにより、上記抵抗体を歪ゲージに適用し、双方の電圧降下の差より歪量を検出する場合でも双方の抵抗値のズレを小さくでき、対となる抵抗に各々同じ大きさの電流を流してもゼロ点オフセットを小さくでき、チップ表面に並行で直交する方向の歪を１チップで検出可能である。上記ゼロ点オフセットの低減は、オフセット調整に必要な回路の調整範囲を低減できるため、回路コスト低減且つ調整工数の低減が可能となる。
【００１９】
また、前記半導体基板は、面方位が（１００）面の基板であり、前記通電方向が前記基板における＜１１０＞方向に沿った方向であると好適である。
【００２０】
このような構成とすれば、直交する２方向に対して高感度な歪ゲージが実現可能である。なお、半導体基板の表面を（１１１）面とすることにより半導体基板の表面に平行な方向に対して感度の方向依存性がなくなるため、任意の方向の歪を検出する上では（１１１）面の半導体基板の使用が望ましい。
【図面の簡単な説明】
【００２１】
【図１】ｐ型拡散抵抗の製造工程を示す図である。
【図２】ｐ型拡散抵抗の製造工程を示す図である。
【図３】半導体基板の表面に形成されたｎ型のウェル層の表面に形成されたｐ型拡散抵抗を有するチップの断面図である。
【図４】半導体基板の表面に形成されたｐ型のウェル層の表面に形成されたｎ型拡散抵抗を有するチップの断面図である。
【発明を実施するための形態】
【００２２】
１．半導体素子の製造方法
本発明に係る半導体素子の製造方法は、第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子の製造方法である。以下では、半導体基板としてＳｉウエハを用い、第１の導電性がｎ型であり、第２の導電性がｐ型であるとして説明する。また、半導体素子としてｐ型拡散抵抗を例に挙げて説明する。
【００２３】
図１及び図２には、ｐ型拡散抵抗の製造工程の一例が示される。図１の（１）には、表面にｎ型のウェル層２が形成されたｐ型の半導体基板１の断面図が示される。このｎ型のウェル層２は、例えば半導体基板１に対してｎ型の不純物の注入及び拡散を行って形成することが可能である。ウェル層２は、所謂ｎ型の不純物濃度の低い「ｎ−」領域にあたる。
【００２４】
図１の（２）には、ｎ型拡散層を形成するためのマスクが形成された半導体基板１の断面図が示される。この工程では、図１の（１）に示される半導体基板１に対して、Ｓｉ酸化膜３及びＳｉ窒化膜４を形成後、パターニングを行うことによりｎ型不純物が導入される窓５が形成される。
【００２５】
図１の（３）には、ｎ型不純物の拡散源が形成された半導体基板１の断面図が示される。この工程では、図１の（２）に示される半導体基板１の全面に、例えばＰＳＧ（Phosphosilicate Glass）等のｎ型不純物を高濃度に含み、ｎ型不純物拡散源となる膜６が形成される。
【００２６】
図１の（４）には、ｎ型不純物の拡散が行われた半導体基板１の断面図が示される。この工程では、少なくともｐ型拡散抵抗が形成される領域を除いてｎ型の不純物を固相拡散により半導体基板１に導入する。具体的には、図１の（３）に示される半導体基板１に熱処理を施すことにより、半導体基板１、特にｎ型のウェル層２に高濃度のｎ型不純物が導入され、ｎ型拡散領域７が形成される。ｎ型拡散領域７は、所謂ｎ型の不純物濃度の高い「ｎ＋」領域にあたる。本例では、固相拡散によりｎ型の不純物を半導体基板１に導入する例を示したが、気相拡散により半導体基板１に導入しても良い。
【００２７】
図１の（５）には、ｎ型不純物の拡散源及びマスクの除去を行い、イオン注入用マスクが形成された半導体基板１の断面図が示される。この工程では、図１の（４）に示される半導体基板１から、ｎ型不純物を高濃度に含む膜６と、マスク材となるＳｉ酸化膜３及びＳｉ窒化膜４とを除去した後、Ｓｉ酸化膜８を薄く形成し、イオン注入用のレジストマスク９を形成する。レジストマスク９は、ｐ型拡散抵抗を形成する領域（図１の（５）の例では領域Ａ）より広い領域（図１の（５）の例では領域Ｂ）にイオン注入されるよう形成される。なお、レジストマスク９は形成しなくても良い。
【００２８】
図２の（１）には、イオン注入によりｐ型不純物が導入された半導体基板１の断面図が示される。この工程では、少なくともｐ型拡散抵抗を形成する領域（領域Ａ）とｎ型不純物が拡散した拡散領域（図２の（１）の例では領域Ｃ）とに亘ってｐ型不純物をイオン注入により導入する。具体的には、図１の（５）に示される半導体基板１に対して、チャネリングが起きない条件でｐ型不純物がイオン注入される。図２の（１）の例では、ｐ型不純物が注入された注入領域は符号１０を付して示される。
【００２９】
図２の（２）には、レジストマスク９を除去後、熱処理を施した半導体基板１の断面図が示される。この工程では、図２の（１）に示される半導体基板１から、レジストマスク９を除去し、熱処理が施される。この熱処理により、イオン注入にて壊れた結晶性を回復させて不純物を活性化させる。ここで、ｎ型拡散領域７におけるｎ型不純物の不純物濃度は、注入領域１０におけるｐ型不純物の不純物濃度に対して十分に高く設定される。このため、図２の（２）に示されるように、注入領域１０はｎ型拡散領域７の内側にのみ形成されることになる。
【００３０】
図２の（３）には、ｐ型コンタクト１１が作製された半導体基板１の断面図が示される。この工程では、図２の（２）に示される半導体基板１に、ｐ型拡散抵抗と配線との接合部のｐ型不純物の不純物濃度を高くするための不純物の導入が行われ、ｐ型コンタクト１１が作製される。
【００３１】
図２の（４）には層間絶縁膜１２及び配線層１３が形成された半導体基板１の断面図が示される。この工程では、図２の（３）に示される半導体基板１に、配線層１３と半導体基板１との間の絶縁を確保するための層間絶縁膜１２を形成し、所定のパターニングを行った後、配線層１３の形成が行われる。
【００３２】
このように半導体基板１の表面に平行な方向でのｐ型拡散抵抗とウェル層２又は半導体基板１との境界をレジストパターン及びイオン注入によって決定するのではなく、ウェル層２又は半導体基板１へｐ型拡散抵抗とは異なる導電性となる不純物を固相又は気相拡散にて導入することによりイオン注入時のマスクパターンが不要となり、イオンを半導体基板１に対して斜めに注入しても（半導体基板１の鉛直方向に対して角度を有して注入しても）シャドウイングが起きないので、ｐ型拡散抵抗の通電方向によるシャドウイングの影響差がなくなり、同一パターンのｐ型拡散抵抗間では通電方向に寄らず、同一チップ内での抵抗の相対値を安定させることができる。
【００３３】
なお、上記実施形態では、第１の導電性がｎ型であり、第２の導電性がｐ型であるとして説明したが、第１の導電性がｐ型であり、第２の導電性がｎ型であっても良い。また、半導体基板１としてＳｉウエハを用いた場合の例を挙げて説明したが、他の材料からなる半導体基板１を用いても良い。また、半導体素子としてｐ型拡散抵抗を例に挙げて説明したが、他の半導体素子であっても良い。
【００３４】
また、上記実施形態では、半導体基板１の表面に形成された第１の導電性（例えばｎ型）のウェル層２の表面に形成された第２の導電性を有する半導体素子（例えばｐ型拡散抵抗）を例に挙げて説明したが、第１の導電性の半導体基板１の表面に形成された第２の導電性を有する半導体素子の製造に適用することも可能である。
【００３５】
２．半導体素子を有するチップ
次に半導体素子を有するチップについて説明する。本発明に係る半導体素子を有するチップは、第１の導電性を有する半導体基板の表面、及び半導体基板の表面に形成された第１の導電性を有するウェル層の表面の何れか一方に形成された第２の導電性を有する半導体素子を有するチップである。
【００３６】
図３には、半導体基板１の表面に形成されたｎ型のウェル層２の表面に形成されたｐ型拡散抵抗２０を有するチップの断面図が示される。図２の（４）の例では、第１の導電性がｎ型であり、第２の導電性がｐ型である。
【００３７】
図３に示されるように、ｐ型拡散抵抗２０の場合、＋側配線１３Ａはｐ型拡散抵抗２０に形成されたｐ型コンタクト１１のうちの一方のｐ型コンタクト１１Ａ及びｎ型拡散領域７に接続され、−側配線１３Ｂはｐ型拡散抵抗２０に形成されたｐ型コンタクト１１のうちの他方のｐ型コンタクト１１Ｂに接続される。また、半導体基板１は接地される。電流は、＋側配線１３Ａを介してｐ型コンタクト１１Ａよりｐ型拡散抵抗２０に流入すると同時に、他方のｐ型コンタクト１１Ｂより−側配線１３Ｂに流出する。
【００３８】
また、図４には、半導体基板１の表面に形成されたｐ型のウェル層２の表面に形成されたｎ型拡散抵抗２１を有するチップの断面図が示される。図４の例では、第１の導電性がｐ型であり、第２の導電性がｎ型である。
【００３９】
図４に示されるように、ｎ型拡散抵抗２１の場合、＋側配線１３Ａはｎ型拡散抵抗２１に形成されたｎ型コンタクト１４のうちの一方のｎ型コンタクト１４Ａに接続され、−側配線１３Ｂはｐ型拡散領域１５及びｎ型拡散抵抗２１に形成されたｎ型コンタクト１４のうちの他方のｎ型コンタクト１４Ｂに接続される。また、半導体基板１は＋側電源に接続される。電流は、＋側配線１３Ａを介してｎ型コンタクト１４Ａよりｎ型拡散抵抗２１に流入すると同時に、他方のｎ型コンタクト１４Ｂより−側配線１３Ｂに流出する。
【００４０】
図３に示されるｐ型拡散抵抗２０を有するチップにおいては、半導体基板１の表面に平行な面内におけるｎ型拡散領域７（第１領域の一例）とｐ型拡散抵抗２０（第２領域の一例）との界面において、ｎ型拡散領域７におけるｎ型不純物の不純物濃度が、ｐ型拡散抵抗２０におけるｐ型不純物の不純物濃度よりも高くなる。一方、図４に示されるｎ型拡散抵抗２１を有するチップにおいては、半導体基板１の表面に平行な面内におけるｐ型拡散領域１５（第１領域の一例）とｎ型拡散抵抗２１（第２領域の一例）との界面において、ｐ型拡散領域１５におけるｐ型不純物の不純物濃度が、ｎ型拡散抵抗２１におけるｎ型不純物の不純物濃度よりも高くなる。したがって、半導体基板１の表面に平行な面内では、ｐ型拡散抵抗２０及びｎ型拡散抵抗２１の夫々は、不純物濃度の高いｎ型拡散領域７及びｐ型拡散領域１５と接しており、空乏層が伸びにくくリーク電流を抑制できる。
【００４１】
また、ｐ型拡散抵抗２０及びｎ型拡散抵抗２１は、互いに同じパターンからなる２つの抵抗体が対をなして形成され、対となる２つの抵抗体は通電方向が互いに直交或いは略直交するように構成すると良い。
【００４２】
このような構成とすれば、上記ｐ型拡散抵抗２０やｎ型拡散抵抗２１を歪ゲージに適用し、双方の電圧降下の差より歪量を検出する場合でも双方の抵抗値のずれを小さくでき、対となる抵抗に各々同じ大きさの電流を流してもゼロ点オフセットを小さくでき、チップ表面に並行で直交或いは略直交する方向の歪を１チップで検出可能である。上記ゼロ点オフセットの低減は、オフセット調整に必要な回路の調整範囲を低減できるため、回路コスト低減且つ調整工数の低減が可能となる。
【００４３】
また、半導体基板１は、面方位が（１００）面の基板であり、通電方向が半導体基板１における＜１１０＞方向に沿った方向とすると良い。
【００４４】
このような構成とすれば、直交する２方向に対して高感度な歪ゲージが実現可能である。なお、半導体基板１の表面を（１１１）面とすることにより半導体基板１の表面に平行な方向に対して感度の方向依存性がなくなるため、任意の方向の歪を検出する上では（１１１）面の半導体基板１の使用が望ましい。
【００４５】
本発明は、半導体素子の製造方法、及び半導体素子を有するチップに用いることが可能である。
【符号の説明】
【００４６】
１：半導体基板
２：ウェル層
【図１】
2018074106.tif 000003
【図２】
2018074106.tif 000004
【図３】
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【図４】
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