(57)【要約】【課題】回路を構成するインバータやコンパレータのしきい値電圧に製造ばらつきが生じても、信号（電荷量又は電圧）に対するパルスの発生回数にばらつきが生じないＡ／Ｄ変換回路、信号読み出し回路、及びイメージセンサを提供する。【解決手段】  信号が入力される電圧検出ノードとパルスを発生する多段反転回路との間に、容量を備え、前記電圧検出ノードがリセットされる前に、前記容量の両電極間に、所定のしきい値電圧（ＶTH）と、前記多段反転回路のうちの初段の反転回路の入力端子と出力端子を短絡させたときの電圧（Ｖshort）との電位差ΔＶ＝ ＶTH −Ｖshortを与えることを特徴とする。【選択図】図１
2018011149.tif 000002
【特許請求の範囲】
【請求項１】
信号に対応してパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路であって、
前記信号が入力され、前記パルスに基づいてリセットされる電圧検出ノードと、
奇数段の反転回路からなり、入力される電圧に基づいて出力が反転し、前記パルスを発生する多段反転回路と、
前記電圧検出ノードと前記多段反転回路との間に接続される容量とを備え、
前記電圧検出ノードがリセットされる前に、前記容量の両電極間に、所定のしきい値電圧（ＶTH）と、前記多段反転回路のうちの初段の反転回路の入力端子と出力端子を短絡させたときの電圧（Ｖshort）との電位差ΔＶ＝ ＶTH −Ｖshortを与えること
を特徴とする、Ａ／Ｄ変換回路。
【請求項２】
信号に対応してパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路であって、
前記信号が入力される電圧検出ノードと、
前記電圧検出ノードの電圧をリセットするリセット手段と、
前記電圧検出ノードの電圧を所定のしきい値電圧に設定するしきい値電圧設定手段と、
奇数段の反転回路からなり、入力される電圧に基づいて出力が反転し、前記パルスを発生する多段反転回路と、
前記多段反転回路の初段の反転回路の入力端子と出力端子を短絡する短絡手段と、
前記電圧検出ノードと前記多段反転回路との間に接続される容量と、
前記Ａ／Ｄ変換回路の出力を遅延させて、前記しきい値電圧設定手段と短絡手段を動作させる第１遅延回路と、
前記第１遅延回路の出力を遅延させて、前記リセット手段を動作させる第２遅延回路と
を備えてなる、Ａ／Ｄ変換回路。
【請求項３】
請求項１又は２に記載のＡ／Ｄ変換回路において、
前記初段の反転回路がインバータ又はコンパレータで構成されていることを特徴とする、Ａ／Ｄ変換回路。
【請求項４】
請求項１乃至３のいずれか一項に記載のＡ／Ｄ変換回路において、
前記電圧検出ノードがフォトダイオードの電極であることを特徴とする、Ａ／Ｄ変換回路。
【請求項５】
請求項２に記載のＡ／Ｄ変換回路において、
前記電圧検出ノードがフローティングディフュージョンであって、フォトダイオードとフローティングディフュージョンとの間に転送トランジスタが設けられており、
前記転送トランジスタのゲートには、前記Ａ／Ｄ変換回路の出力と、前記第１遅延回路の出力と、前記第２遅延回路の出力とのＮＯＲ論理結果が入力されることを特徴とする、Ａ／Ｄ変換回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路から出力されるパルスをカウントするカウンタを備えた、信号読み出し回路。
【請求項７】
請求項６に記載の信号読み出し回路を各画素に備えた、イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（アナログ／デジタル）変換回路、信号読み出し回路、及びイメージセンサに関し、特に、イメージセンサの各画素において、光電変換した信号（電荷量又は電圧）をＡ／Ｄ変換する回路と、それを利用した信号読み出し回路、及びイメージセンサに関するものである。
【背景技術】
【０００２】
従来、イメージセンサ（固体撮像素子）は、光電変換された信号（電荷量又は電圧）をアナログ信号として処理していたが、信号をイメージセンサ内でＡ／Ｄ（アナログ／デジタル）変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。
【０００３】
例えば、ＣＭＯＳイメージセンサなどにおいて、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理のイメージセンサが作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、イメージセンサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。
【０００４】
そこで、イメージセンサの低雑音化や処理の高速化を目的として、各画素内にＡ／Ｄ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献１に記載のイメージセンサは、１ビット型Ａ／Ｄ変換回路（１ｂｉｔＡＤＣ）と称される回路を搭載しており、入力可能な光量がフォトダイオードの蓄積容量で制限されないため、イメージセンサのダイナミックレンジを格段に向上することができるとされている。
【０００５】
非特許文献１で提案されているイメージセンサの読み出し回路の動作を、以下に説明する。非特許文献１中のＦｉｇ．３に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ（Ｔｒ１、Ｔｒ３、Ｔｒ４）とそれらを含むフィードバック回路やカウンタの詳細を省略した回路（図９）を用いて説明する。
【０００６】
図９に、非特許文献１に記載された従来の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いた信号読み出し回路を示す。
【０００７】
読み出し回路は、光電変換素子としてのフォトダイオード（ＰＤ）１０と、リセット電圧ＶRSTをフォトダイオード１０の電極に印加するためのリセットトランジスタ（ＴR）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ４０とにより構成される。インバータ回路３０は、反転回路であるインバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続された多段反転回路であり、フォトダイオード１０の電圧検出ノード（ＮPD）１１の電位が初段のインバータ（Ｉｎｖ_１）に入力される。インバータ回路３０の出力は、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）として、カウンタ４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。カウンタ４０は、１ビット型Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントして、例えば８ビットのカウンタ出力として出力する。
【０００８】
次に、図９のイメージセンサの信号読み出し回路の動作を説明する。
【０００９】
（１）フォトダイオードのリセットが解除された時点から説明する。すなわち、フォトダイオード（ＰＤ）１０の電位がリセット（≒ＶRST）された状態で、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ_２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわちＡ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗであり、リセットトランジスタ（ＴR）２０がオフ（ＯＦＦ）状態になっているとする。［初期化状態］
【００１０】
（２）フォトダイオード１０に光が入射すると、光電変換により生成した電子がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノードＮPD）１１の電位が下がる。
【００１１】
（３）フォトダイオード１０の電圧検出ノード（ＮPD）１１の電圧が初段のインバータ（Ｉｎｖ_１）の反転しきい値電圧に達するとインバータ（Ｉｎｖ_１）の出力がＨｉｇｈに反転する。インバータはｎ段（ｎは奇数）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわち、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈとなる。なお、インバータが１段ではなくｎ段接続されているのは、ｎ段のインバータによる遅延を利用して、回路動作を安定化するためである。なお、ｎ段のインバータのうち、初段のインバータ（Ｉｎｖ_１）の代わりに、コンパレータを用いることもできる。
【００１２】
（４）Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧ＶRSTが印加され、フォトダイオード１０が再度リセットされる。
【００１３】
（５）フォトダイオード１０がリセットされると、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈ、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗになり、（１）に戻る。
【００１４】
その後、上記（１）〜（５）が繰り返され、インバータ回路（インバータ・チェーン）３０の出力がＨｉｇｈとＬｏｗを繰り返す。フォトダイオード１０へ入射する光量が多ければフォトダイオード１０の電位変化が速くなり、インバータ回路３０の反転タイミングが早くなる。したがって、画像の１フレーム期間内にＡ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）には光量に比例した数のパルスが発生する。
【００１５】
カウンタ４０では逐次パルスを積算しており、１フレーム期間終了後に、カウンタ出力を読み出し、カウントをリセットする。
【００１６】
このＡ／Ｄ変換回路は、１フレーム期間にフォトダイオード（ＰＤ）を複数回リセットし、そのリセット回数（パルス数に相当）が出力となるため、従来のイメージセンサのようにフォトダイオード（ＰＤ）の蓄積容量に起因してダイナミックレンジが制限されることなく、カウンタで数えられる範囲までダイナミックレンジを向上することができる。
【００１７】
非特許文献１の試作例では、カウンタ４０は８ビットであるが、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を利用した読み出し回路の能力としては、６０フィールド／秒の動作で１８〜１９ビットのダイナミックレンジを実現できるとされている。
【００１８】
また、この１ビット型Ａ／Ｄ変換回路を用いた信号読み出し回路を各画素に設けたイメージセンサを、３次元集積回路で実現する試みも行われている（非特許文献２）。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】F.Andoh et.al, ”A Digital Pixel Image Sensor for Real-Time Readout”, IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127
【非特許文献２】M.Goto et.al, ” Pixel-Parallel 3-D Integrated CMOS Image Sensors With Pulse Frequency Modulation A/D Converters Developed by Direct Bonding of SOI Layers”, IEEE Transaction on electron devices, (2015年),Vol.62, No.11, pp.3530-3535
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上述のとおり、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）では、光入射によりフォトダイオードの電位がリセット電圧から変化し、インバータやコンパレータのしきい値電圧を超えた際にパルスが出力され、パルスの出力周波数（パルス発生回数）が信号出力となる。しかしながら、インバータやコンパレータのしきい値電圧は、製造ばらつき等により異なる値となるため、同じ信号（電荷量又は電圧）が発生しても、画素ごとにパルスの発生回数が異なり、結果としてイメージセンサに固定パターン雑音が表れるという問題があった。
【００２１】
従って、上記のような問題点に鑑みてなされた本発明の目的は、回路を構成するインバータやコンパレータに製造ばらつきが生じても、信号（電荷量又は電圧）に対するパルスの発生回数にばらつきが生じないＡ／Ｄ変換回路、信号読み出し回路、及びイメージセンサを提供することにある。
【課題を解決するための手段】
【００２２】
上記課題を解決するために本発明に係るＡ／Ｄ変換回路は、信号に対応してパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路であって、前記信号が入力され、前記パルスに基づいてリセットされる電圧検出ノードと、奇数段の反転回路からなり、入力される電圧に基づいて出力が反転し、前記パルスを発生する多段反転回路と、前記電圧検出ノードと前記多段反転回路との間に接続される容量とを備え、前記電圧検出ノードがリセットされる前に、前記容量の両電極間に、所定のしきい値電圧（ＶTH）と、前記多段反転回路のうちの初段の反転回路の入力端子と出力端子を短絡させたときの電圧（Ｖshort）との電位差ΔＶ＝ ＶTH −Ｖshortを与えることを特徴とする。
【００２３】
また、上記課題を解決するために本発明に係るＡ／Ｄ変換回路は、信号に対応してパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路であって、前記信号が入力される電圧検出ノードと、前記電圧検出ノードの電圧をリセットするリセット手段と、前記電圧検出ノードの電圧を所定のしきい値電圧に設定するしきい値電圧設定手段と、奇数段の反転回路からなり、入力される電圧に基づいて出力が反転し、前記パルスを発生する多段反転回路と、前記多段反転回路の初段の反転回路の入力端子と出力端子を短絡する短絡手段と、前記電圧検出ノードと前記多段反転回路との間に接続される容量と、前記Ａ／Ｄ変換回路の出力を遅延させて、前記しきい値電圧設定手段と短絡手段を動作させる第１遅延回路と、前記第１遅延回路の出力を遅延させて、前記リセット手段を動作させる第２遅延回路とを備えてなることを特徴とする。
【００２４】
また、前記Ａ／Ｄ変換回路は、前記初段の反転回路がインバータ又はコンパレータで構成されていることが望ましい。
【００２５】
また、前記Ａ／Ｄ変換回路は、前記電圧検出ノードがフォトダイオードの電極であることが望ましい。
【００２６】
また、前記Ａ／Ｄ変換回は、前記電圧検出ノードがフローティングディフュージョンであって、フォトダイオードとフローティングディフュージョンとの間に転送トランジスタが設けられており、前記転送トランジスタのゲートには、前記Ａ／Ｄ変換回路の出力と、前記第１遅延回路の出力と、前記第２遅延回路の出力とのＮＯＲ論理結果が入力されることが望ましい。
【００２７】
上記課題を解決するために本発明に係る信号読み出し回路は、前記Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路から出力されるパルスをカウントするカウンタを備えたことを特徴とする。
【００２８】
上記課題を解決するために本発明に係るイメージセンサは、前記信号読み出し回路を各画素に備えたことを特徴とする。
【発明の効果】
【００２９】
本発明におけるＡ／Ｄ変換回路によれば、回路を構成するインバータやコンパレータに製造ばらつきが生じても、信号に対するパルスの発生回数を一定することができる。また、本発明における信号読み出し回路、及びイメージセンサによれば、各画素を構成するインバータやコンパレータに製造ばらつきが生じても、画素の出力特性を均一にすることができる。
【図面の簡単な説明】
【００３０】
【図１】実施例１のＡ／Ｄ変換回路を示す図である。
【図２】実施例１のＡ／Ｄ変換回路の動作を示すタイミングチャートである。
【図３】実施例１のＡ／Ｄ変換回路のコンデンサ電圧及びインバータの動作点を説明する図である。
【図４】実施例２のＡ／Ｄ変換回路を示す図である。
【図５】実施例３のＡ／Ｄ変換回路の動作を示すタイミングチャートである。
【図６】実施例４のＡ／Ｄ変換回路を示す図である。
【図７】実施例４のＡ／Ｄ変換回路の動作を示すタイミングチャートである。
【図８】本発明のイメージセンサ（固体撮像素子）の概念図である。
【図９】従来のＡ／Ｄ変換回路を用いた信号読み出し回路を示す示す図である。
【発明を実施するための形態】
【００３１】
（実施の形態１）
以下、本発明の実施の形態について説明する。まず、本発明の実施の形態１としての１ビット型Ａ／Ｄ変換回路について説明する。
【実施例１】
【００３２】
図１に、本発明の実施例１のＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を示す。Ａ／Ｄ変換回路は、フォトダイオード（ＰＤ）１０からの信号電荷を集める電圧検出ノード（ＮPD）１１と、リセットトランジスタ（ＴR）２０と、短絡用トランジスタ（ＴS）２１と、しきい値設定用トランジスタ（ＴTH）２２と、インバータ回路（インバータ・チェーン）３０と、第１遅延回路（Ｄｅｌａｙ１）４１と、第２遅延回路（Ｄｅｌａｙ２）４２と、容量（Ｃ）５０とを備える。
【００３３】
このうち、フォトダイオード（ＰＤ）１０、電圧検出ノード（ＮPD）１１、リセットトランジスタ（ＴR）２０、及びインバータ回路（インバータ・チェーン）３０の基本的な構成は、図９に示す従来の１ビット型Ａ／Ｄ変換回路と同様である。
【００３４】
リセットトランジスタ（ＴR）２０は、オン（導通）することにより、ノード（ＮPD）１１（フォトダイオード（ＰＤ）１０の電極）にリセット電圧ＶRSTを印加する。このように、リセットトランジスタ（ＴR）２０は、リセット手段として機能する。
【００３５】
インバータ回路（インバータ・チェーン）３０は、反転回路であるインバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続された多段反転回路であり、ここでは簡単のため、インバータの段数は、初段のインバータ（Ｉｎｖ_１）３１、２段目のインバータ（Ｉｎｖ_２）３２、及び３段目のインバータ（Ｉｎｖ_３）３３の３段構成としている。各インバータは、例えばＣＭＯＳインバータで構成される。インバータのしきい値電圧は製造工程のばらつき等の影響を受けやすいが、例えば、各インバータ３１〜３３の電源電圧を１．８Ｖとし、反転のしきい値電圧をその半分の０．９Ｖ程度とすることができる。インバータ回路３０の出力は、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）となる。
【００３６】
短絡用トランジスタ（ＴS）２１は、インバータ回路３０の初段のインバータ（Ｉｎｖ_１）３１の入力と出力にソース・ドレインがそれぞれ接続され、ゲートに印加される信号により導通して、インバータ３１の入力端子と出力端子を短絡する。すなわち、短絡用トランジスタ（ＴS）２１は、短絡手段として機能する。
【００３７】
しきい値設定用トランジスタ（ＴTH）２２は、ゲートに印加される信号によりＯＮ（導通）し、電圧検出ノード（ＮPD）１１の電位を、所定のしきい値電圧ＶTHに設定する。すなわち、しきい値設定用トランジスタ（ＴTH）２２としきい値電圧源は、しきい値電圧設定手段として機能する。このしきい値電圧ＶTHは、外部から設定可能であり、後述するように、Ａ／Ｄ変換回路が反転するしきい値電圧となる。なお、ＶRST ＞ＶTHであり、リセット電圧ＶRSTとしきい値電圧ＶTHとの差で信号読み出し回路の感度（出力パルスの頻度）を調整することができ、例えば、しきい値電圧ＶTHを１．０Ｖ〜１．５Ｖ程度に設定することができる。
【００３８】
容量（Ｃ）５０は、電圧検出ノード（ＮPD）１１と初段のインバータ（Ｉｎｖ_１）３１の入力との間に接続される。後述のように、容量（Ｃ）５０に保持される電圧が、インバータ３１のしきい値電圧のばらつきを補償する。
【００３９】
第１遅延回路（Ｄｅｌａｙ１）４１は、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）を所定の時間（ΔＴ）遅らせて出力する。その出力ノード（Ｄ１）は、第２遅延回路（Ｄｅｌａｙ２）４２の入力、及び、短絡用トランジスタ（ＴS）２１としきい値設定用トランジスタ（ＴTH）２２のゲートに接続される。
【００４０】
第２遅延回路（Ｄｅｌａｙ２）４２は、第１遅延回路（Ｄｅｌａｙ１）４１の出力をさらに所定の時間（ΔＴ）遅らせて出力する。その出力ノード（Ｄ２）は、リセットトランジスタ（ＴR）２０のゲートに接続される。この実施例では、結果として、リセットトランジスタ（ＴR）２０のゲートには、時間２ΔＴ遅れて出力パルス（ＡＤＣ_ＯＵＴ）が印加される。
【００４１】
このＡ／Ｄ変換回路の動作について、図２のタイミングチャートと、図３のコンデンサ電圧及びインバータの動作点を用いて説明する。
【００４２】
（１）Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈになった状態（時刻ｔ１）から動作を説明する。第１遅延回路（Ｄｅｌａｙ１）４１は、回路出力（ＡＤＣ_ＯＵＴ）より時間ΔＴ遅延した波形を出力する。したがって、第１遅延回路４１の出力ノード（Ｄ１）は、ΔＴ後の時刻ｔ２においてＨｉｇｈとなる。出力ノード（Ｄ１）は、短絡用トランジスタ（ＴS）２１のゲートとしきい値設定用トランジスタ（ＴTH）２２のゲートに接続されているため、時刻ｔ２において短絡用トランジスタ（ＴS）２１及びしきい値設定用トランジスタ（ＴTH）２２が導通し、容量（Ｃ）５０の両端の電圧は図３（１）のように、電圧検出ノード（ＮPD）１１側がＶTH、インバータ３１側がＶshortになる。
【００４３】
ここで電圧Ｖshortは、図３（２）に示すように、インバータ（Ｉｎｖ_１）３１の入出力特性で、入力電圧と出力電圧が等しくなる時の電圧である。短絡用トランジスタ（ＴS）２１がオン（ＯＮ）することで、インバータ（Ｉｎｖ_１）３１の入力端子と出力端子が短絡するため、インバータ（Ｉｎｖ_１）３１の動作点がＡとなり、この電圧（Ｖshort）に入力電圧と出力電圧が固定される。なお、電圧Ｖshortは、インバータ（Ｉｎｖ_１）３１が反転する時のしきい値電圧にほぼ等しい。この時、容量（Ｃ）５０の両端（両電極間）の電位差ΔＶは、ＶTH −Ｖshortである。
【００４４】
インバータ回路３０は、時刻ｔ２において、初段のインバータ（Ｉｎｖ_１）３１の出力が電圧Ｖshortになるとき、回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗとなるように設計する。時刻ｔ２〜ｔ３において回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈでもＬｏｗでもない電圧Ｖshortになってしまうことを避けるために、後段のインバータ３２，３３のしきい値を調整することが望ましい。例えば、図３（３）に示すように、２段目のインバータ（Ｉｎｖ_２）３２の入出力特性において、入力電圧がＶshortである時に出力がＨｉｇｈとなるように、インバータ（Ｉｎｖ_２）３２のしきい値電圧（出力がＨｉｇｈからＬｏｗに変わる時の入力電圧）を初段のインバータ（Ｉｎｖ_１）３１のそれよりも少し高くなるように設定するものとする。
【００４５】
あるいは、インバータ（Ｉｎｖ_２）３２は初段のインバータ（Ｉｎｖ_１）３１と同じ構成として、図３（４）に示すように、３段目のインバータ（Ｉｎｖ_３）３３の入出力特性において、入力電圧がＶshortである時に出力がＬｏｗとなるように、インバータ（Ｉｎｖ_３）３３のしきい値電圧をインバータ（Ｉｎｖ_１）３１、インバータ（Ｉｎｖ_２）３２のそれよりも少し低くなるように設定するものとする。
【００４６】
以上の動作により、時刻ｔ２で第１遅延回路（Ｄｅｌａｙ１）４１の出力ノード（Ｄ１）がＨｉｇｈになると、インバータ３２，３３の遅延時間は小さいから、出力（ＡＤＣ_ＯＵＴ）は速やかにＬｏｗになる。その結果、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）のパルス幅はΔＴとなる。
【００４７】
（２）第２遅延回路（Ｄｅｌａｙ２）４２は、第１遅延回路（Ｄｅｌａｙ１）４１より時間ΔＴ遅延した波形を出力する。したがって、時刻ｔ３に、ノードＤ２がＨｉｇｈとなる。第２遅延回路４２の出力ノード（Ｄ２）は、リセットトランジスタ（ＴR）２０のゲートに接続されているため、時刻ｔ３においてリセットトランジスタ（ＴR）２０が導通する。また、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス幅はΔＴであるから、時刻ｔ３ではノードＤ１がＬｏｗとなり、しきい値設定用トランジスタ（ＴTH）２２はオフ（ＯＦＦ）となって、電圧検出ノード（ＮPD）１１はリセット電圧ＶRSTとなる。よって、容量（Ｃ）５０の左側（電圧検出ノード（ＮPD）１１側）の電圧は、図３（５）のようにリセット電圧ＶRST になる。このとき、容量（Ｃ）５０の右側（インバータ３１側）のノードは、短絡用トランジスタ（ＴS）２１がオフ（ＯＦＦ）のためフローティングであることから、容量（Ｃ）５０が電位差ΔＶを保ち、右側の電圧は、ＶRST - ΔＶ = ＶRST - ＶTH + Ｖshortになる。
【００４８】
この時の、インバータ（Ｉｎｖ_１）３１の動作点Ａ’を図３（６）に示す。容量（Ｃ）５０の右側の電圧がインバータの入力となり、インバータ（Ｉｎｖ_１）３１の出力がＬｏｗになる。ただし、ＶRST ＞ＶTHである。なお、回路出力（ＡＤＣ_ＯＵＴ）はＬｏｗのままで変化しない。
【００４９】
（３）時刻ｔ４で第２遅延回路４２の出力ノード（Ｄ２）がＬｏｗとなり、リセットトランジスタ（ＴR）２０がオフ（ＯＦＦ）になってリセットが終了するため、これ以降、フォトダイオード（ＰＤ）１０が電荷の蓄積を始め、フォトダイオード（ＰＤ）１０の電圧検出ノード（ＮPD）１１の電圧が、光量に応じて低下する。蓄積期間中の時刻ｔ５における、容量（Ｃ）５０の両端の電圧を図３（７）に、インバータ（Ｉｎｖ_１）３１の動作点Ａ”を図３（８）に示す。ここで、電圧検出ノード（ＮPD）１１の電圧（信号電圧）をＶSig としている。
【００５０】
（４）時刻ｔ６において、信号電圧ＶSigがしきい値電圧ＶTHよりも小さくなると、インバータ（Ｉｎｖ_１）３１〜インバータ（Ｉｎｖ_３）３３が順次反転し、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈになり、（１）の状態に戻る。
【００５１】
以上のように、本発明の１ビット型Ａ／Ｄ変換回路では、初段インバータの入力端子と出力端子を短絡し、その短絡電圧から変化した電圧を検出してパルスを出力するため、個々のインバータのしきい値ばらつきをキャンセルして、Ａ／Ｄ変換動作をすることができる。また、Ａ／Ｄ変換回路の反転電圧とその感度を、しきい値電圧ＶTHとリセット電圧ＶRSTにより、外部から設定することができる。
【実施例２】
【００５２】
図４は、本発明の実施例２のＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）である。図１のＡ／Ｄ変換回路において、多段反転回路であるインバータ回路（インバータ・チェーン）３０の初段のインバータ３１に代えて、コンパレータ（Ｃｏｍｐ）６０を使用したものである。ここで、コンパレータ（Ｃｏｍｐ）６０は、入力電圧と基準電圧（ＶREF）とを比較し、入力電圧が基準電圧（ＶREF）よりも高いとき出力がＬｏｗとなり、基準電圧（ＶREF）よりも低いとき出力がＨｉｇｔとなる回路であるから、一種の反転回路として機能する。
【００５３】
Ａ／Ｄ変換回路の動作は、図１〜図３で説明した回路動作とほぼ同様であり、短絡用トランジスタ（ＴS）２１がオン（ＯＮ）することで、コンパレータ（Ｃｏｍｐ）６０の入力端子と出力端子が短絡するため、コンパレータ（Ｃｏｍｐ）６０の入力電圧と出力電圧が等しくなる時の電圧（Ｖshort）に入力電圧と出力電圧が固定される。この後は、第１実施例と同様に、短絡電圧（Ｖshort）から変化した電圧を検出してパルスを出力するため、個々のコンパレータの特性及び基準電圧（ＶREF）のばらつきをキャンセルして、Ａ／Ｄ変換動作をすることができる。
【実施例３】
【００５４】
本発明の実施例３のＡ／Ｄ変換回路は、図１又は図４のＡ／Ｄ変換回路において、回路動作を安定にするために、遅延回路を追加したものである。
【００５５】
図２のタイムチャートの時刻ｔ３において、容量（Ｃ）５０の左側の電圧検出ノード（ＮPD）１１にしきい値電圧ＶTHとリセット電圧ＶRSTが一時的に重なって印加されてしまうことを避けるために、第２遅延回路（Ｄｅｌａｙ２）４２とリセットトランジスタ（ＴR）２０のゲートとの間に、第３遅延回路（Ｄｅｌａｙ３）（図示せず）を挿入する。
【００５６】
そのときのタイムチャートを図５に示す。第３遅延回路（Ｄｅｌａｙ３）を追加することにより、リセットトランジスタ（ＴR）２０のオン（ＯＮ）の時刻が、しきい値設定用トランジスタ（ＴTH）２２のオフ（ＯＦＦ）の時刻よりも時間ΔＴだけ遅くなる。これにより、しきい値電圧ＶTHとリセット電圧ＶRSTを印加する時間を分離することができ、より確実なＡ／Ｄ変換動作が実現できる。なお、第３遅延回路（Ｄｅｌａｙ３）を追加することに代えて、第２遅延回路（Ｄｅｌａｙ２）４２の遅延時間を長くすることにより、同じ効果が得られる。
【実施例４】
【００５７】
図６は、本発明の実施例４のＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）である。本実施例のＡ／Ｄ変換回路の特徴的な部分は、フォトダイオードで発生した信号電荷を蓄積するフローティングディフュージョン（ＦＤ）を有することである。
【００５８】
フォトダイオード（ＰＤ）で発生した電荷を、フォトダイオードよりも小さな容量であるフローティングディフュージョン（ＦＤ）に転送し、フローティングディフュージョン（ＦＤ）の電圧を検出することにより、信号電荷の検出感度を高めることができる。
【００５９】
回路構成を説明する。図６のＡ／Ｄ変換回路は、図１のＡ／Ｄ変換回路に、フローティングディフュージョン（ＦＤ）１２、転送トランジスタ（ＴTX）２３、ＮＯＲ回路７０を追加した構成となっており、フローティングディフュージョン（ＦＤ）１２の電極が電圧検出ノード（ＮFD）１３となる。
【００６０】
光電変換素子としてのフォトダイオード（ＰＤ）１０は、例えば、暗電流が少ない埋め込み型フォトダイオードで構成する。なお、光電変換素子の形態はこれに限られず、基板表面に形成された通常のＰＮ接合フォトダイオードや、ＭＯＳ型フォトダイオード、更には、薄膜型のフォトダイオード等、光電変換機能を有する素子であれば、任意のものが利用できる。
【００６１】
フローティングディフュージョン（ＦＤ）１２は、例えば、半導体基板上に形成された拡散領域で構成され、蓄積容量（コンデンサ）として機能する。フォトダイオード１０と並列に接続され、フォトダイオード１０で光電変換により発生した信号電荷を蓄積する。フローティングディフュージョン（ＦＤ）１２の容量は、フォトダイオード１０よりも小さくすることにより、光検出感度を高めることができる。例えば、容量をフォトダイオード容量の１／Ｎ（例えば、Ｎは１０〜５０）にすることにより、蓄積電荷による電圧をＮ倍とすることができる。なお、フローティングディフュージョン（ＦＤ）１２の構造は、拡散領域で構成されたＰＮ接合容量以外にも、他の構造の容量であって良く、また、積極的に容量素子を形成せずに、寄生容量を利用することも可能である。
【００６２】
フローティングディフュージョン（ＦＤ）１２の電位は電圧検出ノード（ＮFD）１３に現われ、ノード（ＮFD）１３を容量（Ｃ）５０に接続する。
【００６３】
転送トランジスタ（ＴTX）２３は、フォトダイオード（ＰＤ）１０で生成した信号電荷をフローティングディフュージョン（ＦＤ）１２に転送する転送ゲートとして機能する。この転送トトランジスタ（ＴTX）２３はそのゲートに、後述するＮＯＲ回路７０の出力パルスが印加され、ＯＮ／ＯＦＦ制御される。
【００６４】
リセットトランジスタ（ＴR）２０は、オン（導通）することにより、フローティングディフュージョン（ＦＤ）１２のノード（ＮFD）１３にリセット電圧ＶRSTを印加する。
【００６５】
ＮＯＲ回路７０の入力には、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）と、第１遅延回路（Ｄｅｌａｙ１）４１の出力ノード（Ｄ１）と、第２遅延回路（Ｄｅｌａｙ２）４２の出力ノード（Ｄ２）が接続されており、これらの３つの出力のＮＯＲ論理結果がＮＯＲ回路７０の出力（ＴＸ）として、転送トトランジスタ（ＴTX）２３のゲートに印加される。他の構成の機能及び動作は、図１と同じである。
【００６６】
図６のＡ／Ｄ変換回路の動作について図７のタイミングチャートを用いて説明する。
【００６７】
時刻ｔ１でＡ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈになると、ＮＯＲ回路７０の出力（ＴＸ）がＬｏｗになり、転送トトランジスタ（ＴTX）２３がオフ（ＯＦＦ）し、フォトダイオード（ＰＤ）１０がフローティングディフュージョン（ＦＤ）１２と切り離される。
【００６８】
ΔＴ後の時刻ｔ２において、第１遅延回路４１の出力ノード（Ｄ１）はＨｉｇｈとなり、短絡用トランジスタ（ＴS）２１及びしきい値設定用トランジスタ（ＴTH）２２が導通する。これにより、フローティングディフュージョン（ＦＤ）１２のノード（ＮFD）１３がしきい値電圧ＶTH、インバータ３１の入出力電圧がＶshortになり、容量（Ｃ）５０の両端の電圧は図３（１）のようになる。
【００６９】
その後、時刻ｔ３においてリセットトランジスタ（ＴR）２０が導通し、また、しきい値設定用トランジスタ（ＴTH）２２はオフ（ＯＦＦ）となるから、フローティングディフュージョン（ＦＤ）１２のノード（ＮFD）１３はリセット電圧ＶRSTとなる。
【００７０】
さらに、時刻ｔ４でＮＯＲ回路７０の出力（ＴＸ）がＨｉｇｈになり、転送トトランジスタ（ＴTX）２３が導通して、フォトダイオード（ＰＤ）１０とフローティングディフュージョン（ＦＤ）１２を接続する。その後は、フローティングディフュージョン（ＦＤ）１２への信号電荷の蓄積が行われ、フローティングディフュージョン（ＦＤ）１２の電圧としきい値電圧ＶTHとの関係で、図１と同様にパルスが発生し、Ａ／Ｄ変換動作を行う。
【００７１】
以上の動作より、フォトダイオード（ＰＤ）１０をフローティングディフュージョン（ＦＤ）１２から確実に切り離した状態（ｔ１〜ｔ４）で、フローティングディフュージョン（ＦＤ）１２のリセット及び容量（Ｃ）５０への初期電圧設定等を行うことができる。また、この間に発生した電荷はフォトダイオード（ＰＤ）１０に蓄積され、転送トトランジスタ（ＴTX）２３がオン（ＯＮ）になった後にフローティングディフュージョン（ＦＤ）１２に転送されるから、信号電荷の消失がなく、より正確な電荷検出を行うことができる。
【００７２】
なお、図６の回路においても、さらに第２遅延回路（Ｄｅｌａｙ２）４２とリセットトランジスタ（ＴR）２０のゲートとの間に、第３遅延回路（Ｄｅｌａｙ３）（図示せず）を追加し、図５と同様のタイミングで、時間差のあるパルス波形を生成することで、短絡用トランジスタ（ＴS）２１及びしきい値設定用トランジスタ（ＴTH）２２、リセットトランジスタ（ＴR）２０、転送トトランジスタ（ＴTX）２３がＯＮ／ＯＦＦするタイミングを分離すると、より確実なＡ／Ｄ変換動作が実現できる。
【００７３】
なお、本発明では電子を検出する回路を想定して説明したが、同様の回路構成でトランジスタの型や電源電圧の符号を変えることで、正孔を検出する回路も可能であることは自明である。
【００７４】
（実施の形態２）
次に、本発明の実施の形態２について説明をする。本発明の実施の形態２は、イメージセンサ等に利用可能な信号読み出し回路である。
【００７５】
実施の形態１で説明した第１乃至第４の実施例の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）に、カウンタ（図９を参照）を加え、出力パルス（ＡＤＣ_ＯＵＴ）をカウントすることで、信号読み出し回路を構成することができる。
【００７６】
すなわち、イメージセンサの各画素のフォトダイオード（ＰＤ）１０で光電変換した信号（電荷量又は電圧）をカウンタ出力として読み出すことができる。カウンタのビット数は適宜設定することができ、例えば１６ビットカウンタとすることで、広いダイナミックレンジで精度良く信号を読み出すことができる。
【００７７】
本発明の１ビット型Ａ／Ｄ変換回路を、イメージセンサの光電変換信号の読み出し回路に利用することにより、インバータやコンパレータのしきい値のばらつきが補償され、全画素に対して、同じ信号（電荷量又は電圧）に対するパルスの発生回数が一定となるように設計することができる。
【００７８】
なお、これまでイメージセンサを例として説明をしてきたが、本発明のＡ／Ｄ変換回路（１ｂｉｔＡＤＣ）及び信号読み出し回路は、イメージセンサ以外にも、アレイ型圧力センサや指紋センサなど、微細な領域ごとにデジタル信号処理をする必要のあるセンサや、一般的な集積回路にも適用できる。
【００７９】
（実施の形態３）
次に、本発明の実施の形態３について説明をする。図８に、本発明の実施の形態３としてのイメージセンサ（固体撮像素子）１００の概念図を示す。
【００８０】
図８のイメージセンサ１００は、各画素がデジタルデータを出力する画素並列信号処理方式のイメージセンサである。
【００８１】
イメージセンサ１００のセンサ領域１０１には、画素１０３が縦横に配列されている。各画素１０３は、その内部に信号処理回路を備えており、光電変換素子としてのフォトダイオード（ＰＤ）１０４と、フォトダイオード１０４からの信号電荷の量をデジタルデータ化するＡ／Ｄ変換回路（ＡＤＣ）１０５と、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントし、所定のビット数のデータとして出力するカウンタ１０６とを有している。各画素１０３のＡ／Ｄ変換回路は、第１乃至第４の実施例のいずれかのＡ／Ｄ変換回路である。なお、図８では、画素１０３内にフォトダイオード１０４、Ａ／Ｄ変換回路１０５、カウンタ１０６が平面的に配置されているが、これら各要素を積層配置し、３次元集積回路として実現しても良い。
【００８２】
各画素からの出力は、出力処理回路１０２で処理され、デジタルデータの撮像データとして出力される。この出力処理回路１０２では、例えば、各画素１０３からのデータを一度バッファメモリ等に蓄積した後、順次読み出しする処理が行われる。また、図示しない走査回路により、全画素の出力データを順次走査処理して出力することもでき、任意の適切な読み出し処理を行うことができる。
【００８３】
本発明のイメージセンサ１００は、各画素１０３が、第１乃至第４の実施例のいずれかのＡ／Ｄ変換回路を備えており、各画素のインバータやコンパレータの特性のばらつきを補償することができ、検出感度の均一性を向上させることができる。
【００８４】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【００８５】
１０    フォトダイオード
１１，１３  電圧検出ノード
１２    フローティングディフュージョン
２０    リセットトランジスタ
２１    短絡用トランジスタ
２２    しきい値設定用トランジスタ
２３    転送トランジスタ
３０    インバータ回路
３１〜３３  インバータ
４０    カウンタ
４１    第１遅延回路
４２    第２遅延回路
５０    容量
６０    コンパレータ
７０    ＮＯＲ回路
１００  イメージセンサ
１０１  センサ領域
１０２  出力処理回路
１０３  画素
１０４  フォトダイオード
１０５  Ａ／Ｄ変換回路
１０６  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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