(57)【要約】【課題】本発明では、測定治具であるプローブカード上のプローブ針の数を増加させることなく、ウェハ上の複数の半導体チップの同時測定を可能にする構造、およびテスト方式を提供する。【解決手段】  ウェハ上の隣接する半導体チップ間が回路動作に必要な配線で接続されている構造を有し、上記半導体チップ間の接続配線を通じて半導体チップ同士が制御、通信する機能を有し、各半導体チップは自身のセルフテストを実施する機能を有する事で、任意の１チップへのプロービングにより、複数の半導体チップのセルフを同時に実施する事を可能としたテスト方式。【選択図】  図１
2018132459.tif 000002
【特許請求の範囲】
【請求項１】
同一プロセスで形成された複数の半導体チップを有し、
前記半導体チップ間が回路動作に必要な配線で接続されている半導体ウェハ
【請求項２】
前記半導体チップ間が複数の能動素子で接続された回路を有する半導体ウェハ
【請求項３】
前記複数の半導体チップのうち、プロービングにより測定器と接続される半導体チップは、前記配線を介して自チップ以外の半導体チップを動作させる機能を有する請求項１または２に記載の半導体ウェハ
【請求項４】
前記半導体チップのうち隣接する半導体チップ同士が、前記配線を介して通信する機能を有する請求項１乃至３の何れかに記載の半導体ウェハ
【請求項５】
前記半導体チップは、隣接するチップのうち自チップにたいして上位チップからの制御を受けた後、隣接するチップのうち自チップに対して下位チップを動作させる機能を有する請求項４に記載の半導体ウェハ
【請求項６】
請求項１乃至４の何れかに記載の半導体ウェハを用いたプローブテストにおいて、
任意の１チップへのプロービングにより、隣接する複数の半導体チップを同時にテストするプローブテスト
【請求項７】
前記半導体チップは昇圧回路を有し、
通常動作電圧より高い電圧を本来の回路に印加して動作させる事で、半導体チップの加速試験を複数チップ同時に実施する請求項６に記載のプローブテスト
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハの電気的なプローブテスト方式並びにそれに適した半導体ウェハに関する。
【背景技術】
【０００２】
半導体ウェハの電気的なプローブテストは、初期不良品を次工程に流さない事による原価低減、品質確保、また歩留り監視によるウェハ製造上の異常早期発見や品質向上のためのフィードバック、等の目的で実施され、自動車用など高信頼性が要求されるＩＣチップの検査フローでは重要な工程である。
【０００３】
従来技術として、特許文献１に記載のように、一度に複数の半導体チップにプロービングし、同時にプローブテストを実施することで、半導体チップ１個あたりのテスト時間を削減する方式がある。特許文献１は、図５に示すように、測定器１、ウェハプローバ２、ウェハプローバ２内のウェハステージ３、プローブカード４、被測定ウェハ５で構成される２個同時測定系の例である。被測定ウェハ５には複数の半導体チップ６が形成されており、各半導体チップには複数のプローブテスト用パッド７が搭載されている。プローブカード４は、被測定ウェハ５に搭載されている半導体チップ６上のプローブテスト用パッド７位置に対応したプローブ針８を、隣接する半導体チップ２個分有する。プローブ針８はプローブカード４を介してケーブル９等により測定器１と電気的に接続されている。プローブテスト時、被測定ウェハ５はウェハプローバ２のウェハステージ３の上で、プローブカード４と位置合わせされ、ウェハステージ３の動作により、プローブカード４のプローブ針８と半導体チップ６のプローブ用パッド７が接触し、測定器１と半導体チップ６の２チップ分が電気的に接続され、プローブテストが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１６２５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体製造プロセスの微細化が進み、半導体チップサイズが小さくなる一方、ウェハサイズは大型化する傾向があり、１枚の半導体ウェハに形成されるチップ数は増加傾向であるため、ウェハ１枚あたりのプローブテストに要するテスト時間は増加傾向である。
【０００６】
従来の方式で同時測定数を増やすためには、プローブカード４のプローブ針８の本数を増やす必要があるが、測定器１に接続できる信号線数に上限があること、プローブ針８を増やす事でプローブカード４自体が高額となること、また、同時測定数を増やすとプローブ針８とプローブ用パッド７の接点数が増えるため接触不良が発生する割合が増加し、再測定率の増加に伴うテスト時間の増加等の課題がある。
【０００７】
本発明では、半導体チップ間の配線追加、および各チップに同時測定制御回路を追加することで、プローブ針の数を増加させることなく、効率良く複数の半導体チップの同時測定を可能にする構造、およびテスト方式を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体ウェハは、同一プロセスで形成された複数の半導体チップを有し、前記半導体チップ間が回路動作に必要な配線で接続されている。
【発明の効果】
【０００９】
本発明のテスト方式では、ウェハ上での半導体チップ間接続および、同時測定制御回路を有する事で、任意の１チップへの１回のプロービングで複数の半導体チップを同時にテストする事が可能であり、測定治具のコストダウン、測定時間の短縮が見込めるものである。
【００１０】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示した半導体チップ間の構成に関する概略図である。
【図２】本発明の第１の実施形態を示したチップ単体のブロックに関する概略図である。
【図３】実施例１における、各半導体チップの信号タイミングチャート図である。
【図４】本発明の第２の実施形態を示した構成図である。
【図５】従来例の構成図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００１３】
［実施例１］
図１は本発明の第１の実施形態を示した構成図である。また、図３は本実施例での各半導体チップの電源および信号類のタイミングチャート図である。
【００１４】
被測定ウェハ１００に形成された半導体チップ１０１は、そのチップ本来の用途を実現するための回路１０２とは別に、同時測定制御回路１０３を有する。同時測定制御回路１０３は自身を自己診断する機能を有しており、また、電源用パッド１０４と給電用入力ライン１０５、給電用出力ライン１０６、クロック信号入力用パッド１０７とクロック信号入力ライン１０８、クロック信号出力ライン１０９、データ信号入出力用パッド１１０とデータ信号入出力ライン１１１、データ信号入出力ライン１１２、およびチップ本来の用途を実現するための回路１０２をセルフテストするためのＢＩＳＴ回路１１３で構成される。
【００１５】
半導体チップ１０１Ａの電源用パッド１０４Ａ、クロック信号入力用パッド１０７Ａ、データ信号入出力用パッド１１０Ａに、プローブカードのプローブ針が接触し、測定器と電気的に接続されるものとする。測定器からの電源供給、テスト用クロック信号供給、セルフテストスタート信号により、同時測定制御回路１０３Ａは自身の動作を自己診断（テスト１）し、問題がなければＢＩＳＴ回路１１３Ａを起動し、本来の回路１０２Ａのセルフテスト（テスト２）を開始すると同時に、電源出力用ライン１０６Ａ、クロック出力用ライン１０９Ａに電源、クロックを出力し、隣接する半導体チップ１０１に伝搬させる。
【００１６】
また、給電用入力ライン１０５、クロック信号入力ライン１０８、データ信号入出力ライン１１１は、半導体チップ１０１に隣接する半導体チップ１０１Ａの給電用出力ライン１０６Ａ、クロック信号出力ライン１０９Ａ、データ信号入出力ライン１１２Ａにそれぞれ半導体チップ間のストリートエリアを介して、ウェハ上で電気的に接続されている。さらに、給電用出力ライン１０６、クロック信号出力ライン１０９、データ信号入出力ライン１１２は、半導体チップ１０１の他方に隣接する半導体チップ１０１Ｂの給電用入力ライン１０５Ｂ、クロック信号入力ライン１０８Ｂ、データ信号入出力ライン１１１Ｂにそれぞれ半導体チップ間のストリートエリアを介して、ウェハ上で電気的に接続されている。また、各半導体チップの同時測定制御回路１０３の電源、クロック、入出力信号は、各パッド経由または隣接半導体チップと接続されたライン経由の両方から受ける事が可能である。
【００１７】
隣接する半導体チップ１０１は、電源入力用ライン１０５、クロック入力用ライン１０８からの電源、クロックの入力によりテストの準備状態となり、信号入出力用ライン１１２Ａからのセルフテストスタート信号が信号入出力用ライン１１１に伝搬すると、同時測定制御回路１０３は自己診断（テスト１）を実施し、問題なければＢＩＳＴ回路１１３を起動し、セルフテスト（テスト２）を開始する。同様に半導体チップ１０１は隣接する半導体チップ１０１Ｂに電源、クロック、セルフテストスタート信号を伝搬させることで半導体チップ１０１Ｂのセルフテストが開始され、以降の隣接チップも同様にセルフテストが実施される。
【００１８】
本実施例では、とすることで、ウェハ上でプロービングした任意の１つの半導体チップを最上位チップとし、隣接する下位の半導体チップの同時測定制御回路の動作に必要な電源、クロック、データ信号をウェハ上のチップ間接続を経由して隣接する半導体チップに順次伝搬させる事ができ、各チップの同時測定制御回路は自身のＢＩＳＴ回路を起動することで、同時に複数の半導体チップのセルフテストを実施する事が可能となる。
【００１９】
セルフテストが終了すると、半導体チップ１０１はセルフテストの結果を上位チップである１０１Ａに伝えるために入出力信号用ライン１１１にテスト結果を出力すると同時に、下位の半導体チップ１０１Ｂからのセルフテスト結果を入出力信号用ライン１１２から受信するために規定時間待機する。入出力用ライン１１２から下位チップのセルフテスト結果を受信した場合は、その内容を入出力用ライン１１１に出力する。下位チップからのセルフテスト結果は、同時テストされた下位チップの個数分、送られてくる。規定時間以上待機してもテスト結果を受信しない場合または、下位チップから最終データ信号を受けると、半導体チップ１０１は、クロック出力用ライン１０９へのクロック供給を停止し、電源出力ライン１０６の電源を停止するとともに、入出力用ライン１１１にデータ転送完了信号を送信する。
【００２０】
すなわち、セルフテストが終了すると、各チップは自身のセルフテストの結果を、データ信号入出力ラインを通じて上位チップに出力すると同時に、下位チップからのテスト結果を受信した場合は、その内容を上位チップに出力する。これを繰り返すことで、複数の半導体チップのテスト結果が最上位チップに伝搬され、最上位チップのデータ信号入出力パッドを通じて、測定器は複数の半導体チップのセルフテストの結果を得る事ができる。
【００２１】
最上位チップである半導体チップ１０１Ａは、入出力用ライン１１２Ａに送られてきた信号を全て入出力用パッド１１０Ａに出力し、測定器にセルフテストが実施された全半導体チップの結果情報を伝達する。
【００２２】
測定器は、得られた結果を基に、次にプロービングするチップを判別する事が可能となる。
【００２３】
本実施例によれば、半導体チップ間が回路動作に必要な配線で接続されている半導体ウェハを準備し、あるチップにプローブすることで、全チップのセルフテストを実施可能としていることから、必要プローブ数を削減することが可能となる。隣接チップに上位と下位を設定し、上位側から制御を受けた後、自チップに対して下位側に制御するよう制御する方式をとれば、最上位チップのみにプローブすれば、その後五月雨式に全チップへ制御可能となり、必要プローブ数をさらに削減可能となる。なお、最上位チップを定める必要はなく、任意のチップへプローブすることで、五月雨式に全チップにテスト指令を出すこともできる。例えば、自チップへ制御指令が来た場合、隣接して接続されるチップ全てに制御指令を出すようにすることが挙げられる。この場合、既に制御指令を受けているチップに再度制御指令が来た場合、指令を無視するように設定すればよい。
【００２４】
［実施例２］
図４は本発明の第２の実施形態を示したチップ単体のブロック概略図であり、第１の実施形態の図２のブロック概略図を置き換えたものである。
【００２５】
図４に示す同時測定制御回路１０３は、昇圧回路１１４を有しており、ＢＩＳＴ回路１１３を介して本来の回路１０２に、通常動作よりも高い電圧を供給する事ができる。これにより、本来の回路１０２のセルフテストの実施は電圧加速試験となる。実施例１と同様に各情報を隣接チップに伝搬する事で、複数チップの電圧加速試験を同時に実施する事が可能となる。なお、加速電圧は本来の回路１０２に印加されることが目的でるため、昇圧回路１１４は必ずしも同時測定制御回路１０３内に含まれている必要はない。
【００２６】
隣接チップへの情報伝搬および同時測定については実施例１と同じため、説明は省略する。
【００２７】
なお、本発明は上記の実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換える事が可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をする事が可能である。
【００２８】
制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
【符号の説明】
【００２９】
１００  被測定ウェハ
１０１  半導体チップ
１０３  同時測定制御回路
１０４  電源用パッド
１０５  電源用入力ライン
１０６  電源用出力ライン
１０７  クロック信号入力用パッド
１０８  クロック信号入力用ライン
１０９  クロック信号出力用ライン
１１０  データ信号入出力用パッド
１１１  データ信号入出力用ライン（上位チップ側）
１１２  データ信号入出力用ライン（下位チップ側）
１１３  ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）回路
１１４  昇圧回路
【図１】
2018132459.tif 000003
【図２】
2018132459.tif 000004
【図３】
2018132459.tif 000005
【図４】
2018132459.tif 000006
【図５】
2018132459.tif 000007