(57)【要約】【課題】ＴＤＩ方式のイメージセンサにおいて転送クロックに負電圧を用いることを可能にする。【解決手段】ＴＤＩ方式リニアイメージセンサは、画素群（３）と、選択線（１５）と、ライン選択回路（２８）と、水平転送部（５）とを備える。転送電極を有する画素（１７）が、２次元配置される。複数の選択線は、転送電極の各々に接続され、複相の転送クロックを供給する。ライン選択回路は、複相の転送クロックにおいて、複数の選択線の内の所定の選択線に供給する転送クロックを選択する。水平転送部は、時間遅延積分された電荷を水平転送する。画素群と複数の選択線と水平転送部とが、第１の半導体基板（１）上に形成される。ライン選択回路は、第１の半導体基板に電気的に接続された第２の半導体基板（２）上に形成される。第１の半導体基板の基板電位（Ｖｓｕｂ１）と第２の半導体基板の基板電位（Ｖｓｕｂ２）とが、電気的に独立である。【選択図】図１
2018133703.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置された画素群と、
前記転送電極の各々に接続され、複相の転送クロックを供給する複数の選択線と、
前記複相の転送クロックにおいて、前記複数の選択線の内の所定の選択線に供給する転送クロックを選択するライン選択回路と、
時間遅延積分された電荷を水平転送する水平転送部とを備え、
前記画素群と前記複数の選択線と前記水平転送部とが、第１の半導体基板上に形成され、
前記ライン選択回路は、前記第１の半導体基板に電気的に接続された第２の半導体基板上に形成され、
前記第１の半導体基板の基板電位と前記第２の半導体基板の基板電位とが、電気的に独立である
ことを特徴とするＴＤＩ方式リニアイメージセンサ。
【請求項２】
前記第２の半導体基板の基板電位が、前記第１の半導体基板の基板電位よりも低い
請求項１に記載のＴＤＩ方式リニアイメージセンサ。
【請求項３】
前記複相の転送クロックは、前記第１の半導体基板の基板電位よりも高いハイレベル、及び前記第１の半導体基板の基板電位よりも低いローレベルを有し、
前記第２の半導体基板の基板電位は、前記複相の転送クロックのローレベル以下である
請求項２に記載のＴＤＩ方式リニアイメージセンサ。
【請求項４】
前記画素群において前記電荷が転送される転送方向を設定する出力信号を前記ライン選択回路に出力する垂直シフトレジスタをさらに備え、
前記ライン選択回路は、前記出力信号に基づいて、前記複相の転送クロックのいずれかを入れ替えて逆相の転送クロックを生成する
請求項１〜３のいずれか１項に記載のＴＤＩ方式リニアイメージセンサ。
【請求項５】
前記第２の半導体基板には、トリプルウェル構造のトランジスタを含むＣＭＯＳ回路が構成される
請求項１〜４のいずれか１項に記載のＴＤＩ方式リニアイメージセンサ。
【請求項６】
外部から入力される選択信号を、所定の高電位及び低電位に基づく信号に変換するクロックドライバ回路をさらに備え、
前記ライン選択回路は、前記クロックドライバ回路によって変換された信号に基づき動作する
請求項１〜５のいずれか１項に記載のＴＤＩ方式リニアイメージセンサ。
【請求項７】
前記第２の半導体基板の基板電位を前記第１の半導体基板の基板電位よりも低く設定するステップと、
前記ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含み、
前記ライン選択回路によって出力された信号の低電位は、前記第１の半導体基板の基板電位よりも低い
請求項１〜６のいずれか１項に記載のＴＤＩ方式リニアイメージセンサの駆動方法。
【請求項８】
前記クロックドライバ回路に、前記選択信号のハイレベルに等しい電位を設定するステップと、
前記クロックドライバ回路に、前記選択信号のローレベルに等しい電位を設定するステップとを含む
請求項６に記載のＴＤＩ方式リニアイメージセンサの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リモートセンシング等の分野で用いられるＴＤＩ方式リニアイメージセンサ、及びその駆動方法に関する。
【背景技術】
【０００２】
半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、Ｓ／Ｎ比が劣化するという課題があった。
【０００３】
Ｓ／Ｎ比を改善するための巧妙な手段としてＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用いて、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎを改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、Ｓ／Ｎは√Ｍ倍に改善される。
【０００４】
ＴＤＩ方式のイメージセンサはＴＤＩ段数に比例して感度が変わるため、被写体の輝度に応じてＴＤＩ段数を切り替えられることが望ましい。このようなＴＤＩ段数切り替え機能を実現する方法の一つとして、例えば特許文献１記載の方法が提案されている。特許文献１は、所定の画素行の上流側と下流側で垂直ＣＣＤの転送方向を順方向と逆方向に切り替えるように構成されたもので、順方向に転送された電荷だけが信号として出力される。このとき、垂直シフトレジスタとライン選択回路等からなる段数切替回路によって転送方向の切替位置を制御することで、ＴＤＩ段数を任意に設定することを可能にしている。
【０００５】
また、外部クロックの与え方によってＴＤＩ動作における転送方向の順方向と逆方向とを切り替え制御する双方向ＴＤＩが提案されている。特許文献２はこのような双方向ＴＤＩの一例として、基板裏面から光を入射させる裏面入射型のイメージセンサを開示している。特許文献２のイメージセンサでは、垂直転送クロックは、金属バンプによって接合されたドライブパッド用変換基板を経由して外部から与えられる。特許文献２では、垂直転送クロックに基づくＴＤＩ動作の転送方向を制御して、ＴＤＩ動作の撮像に要する時間の短縮を図っている。
【０００６】
また、ＣＣＤイメージセンサにおいて、画素暗時出力を低減するための技術としてＭＰＰ（Multi Pinned Phase）動作が知られている。ＣＣＤでは、転送電極に印加される電圧に応じて転送チャネルにポテンシャル井戸が形成され、クロック動作に応じてポテンシャル井戸が移動することで電荷転送が行われる。ＭＰＰ動作によると、転送電極に充分低い負電圧を印加して電極下を反転状態にピニングさせることで、酸化膜界面での熱励起電子の発生を抑制して画素暗電流が低減される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許４９６８２２７号公報
【特許文献２】特許５９４１６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者は、ＴＤＩ方式のイメージセンサにＭＰＰ動作を適用することを検討した。ＴＤＩ方式のイメージセンサにおいて、ＭＰＰ動作を可能にするような負電圧を転送クロックに用いることは、ノイズ低減の点で有利であると考えられる。
【０００９】
また、ＴＤＩ動作において転送できる電荷量の上限値（即ち画素の飽和電荷量）は、ポテンシャル井戸の面積と深さによって決まる。ポテンシャル井戸の深さは、転送クロックの電圧振幅に対応しており、転送クロックの電圧振幅が大きいほど多くの電荷が転送できる。画素の微細化が進むにつれてポテンシャル井戸の面積はますます縮小傾向にあることから、ダイナミックレンジを確保するためにはポテンシャル井戸を深くする必要がある。よって、ＴＤＩ方式のイメージセンサにおける転送クロックに負電圧を用いて、クロック電圧振幅を大きくすることは、ダイナミックレンジ拡大の点でも有利であると考えられる。
【００１０】
以上のような本願発明者の検討において、特許文献１、２のような従来のＴＤＩ方式のイメージセンサでは、ＴＤＩ動作を制御するための段数切替回路等を介して転送クロックが転送電極に与えられることから、転送クロックに負電圧を用いることができないという課題が明らかになった（詳細は後述）。
【００１１】
本発明の目的は、外部クロックによるＴＤＩ動作の制御機能を有するＴＤＩ方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることができるＴＤＩ方式リニアイメージセンサを提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るＴＤＩ方式リニアイメージセンサは、画素群と、複数の選択線と、ライン選択回路と、水平転送部とを備える。画素群においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が、２次元配置される。複数の選択線は、転送電極の各々に接続され、複相の転送クロックを供給する。ライン選択回路は、複相の転送クロックにおいて、複数の選択線の内の所定の選択線に供給する転送クロックを選択する。水平転送部は、時間遅延積分された電荷を水平転送する。画素群と複数の選択線と水平転送部とが、第１の半導体基板上に形成される。ライン選択回路は、第１の半導体基板に電気的に接続された第２の半導体基板上に形成される。第１の半導体基板の基板電位と第２の半導体基板の基板電位とが、電気的に独立である。
【００１３】
また、本発明に係るＴＤＩ方式リニアイメージセンサの駆動方法は、第２の半導体基板の基板電位を第１の半導体基板の基板電位よりも低く設定するステップと、ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含む。ライン選択回路によって出力された信号の低電位は、第１の半導体基板の基板電位よりも低い。
【発明の効果】
【００１４】
本発明に係るＴＤＩ方式リニアイメージセンサ及びその駆動方法によると、第１の半導体基板の基板電位よりも低い電位を第２の半導体基板の基板電位に設定できる。これにより、外部クロックによるＴＤＩ動作の制御機能を有するＴＤＩ方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。
【図２】実施の形態１に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。
【図３】実施の形態１に係るＴＤＩ方式リニアイメージセンサの断面構造を示す断面図である。
【図４】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、第１の半導体基板に形成される回路の回路図である。
【図５】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板に形成される回路の回路構成を示すブロック図である。
【図６】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ライン選択回路の単位セル回路の構成を示した回路図である。
【図７】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、シフトレジスタ回路の単位セル回路の構成を示した回路図である。
【図８】実施の形態１に係るＴＤＩ方式リニアイメージセンサに用いられるトランスミッションゲートの構造を示した回路図および断面図である。
【図９】ＴＤＩ方式リニアイメージセンサを駆動するための、４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャートである。
【図１０】４相駆動ＣＣＤの電荷転送方向に沿った断面構造と、同断面における転送チャネルのポテンシャル変化のようすを時系列に表した模式図である。
【図１１】４相駆動ＣＣＤの電荷転送方向に沿った断面構造と、同断面における転送チャネルのポテンシャル変化のようすを時系列に表した模式図である
【図１２】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路に与えるクロックタイミングチャートの例である。
【図１３】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路の動作を説明するための図である。
【図１４】実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路方法を説明するための図である。
【図１５】本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。
【図１６】実施の形態２に係るＴＤＩ方式リニアイメージセンにおいて、クロックドライバ回路の単位セル回路の構成を示した回路図である。
【図１７】本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。
【図１８】実施の形態３に係るＴＤＩ方式リニアイメージセンにおいて、クロックドライバ回路の単位セル回路の構成を示した回路図である。
【発明を実施するための形態】
【００１６】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通する。
【００１７】
実施の形態１．
実施の形態１では、ＴＤＩ段数の切替え制御が可能なＴＤＩ方式リニアイメージセンサを、互いに独立な基板電位を有する第１及び第２の半導体基板を用いて構成する。実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成について、以下説明する。
【００１８】
１．構成
本実施形態に係るＴＤＩ方式リニアイメージセンサの全体構成について、図１〜３を参照して説明する。
【００１９】
図１は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。本実施形態に係るＴＤＩ方式リニアイメージセンサは、図１に示すように、第１の半導体基板１と、第２の半導体基板２と、画素アレイ３と、水平ＣＣＤ５と、出力アンプ６と、バンプ８と、選択線１５、１６と、ＴＤＩ段数切替回路１３とを備える。
【００２０】
第１の半導体基板１は、ＣＣＤチップを構成する。第２の半導体基板２は、ＣＭＯＳチップを構成する。画素アレイ３は、後述する転送電極を有する画素がアレイ状に２次元配置された画素群の一例である。以下、図１に示すように、画素アレイ３において画素が並ぶ水平方向を「Ｘ方向」とし、垂直方向を「Ｙ方向」とする。また、＋Ｙ方向を上方といい、−Ｙ方向を下方という場合がある。
【００２１】
水平ＣＣＤ５は、画素アレイ３において時間遅延積分された電荷を水平転送する水平転送部の一例である。出力アンプ６は、水平ＣＣＤ５の出力を外部に読み出すために設けられる。ＴＤＩ段数切替回路１３は、後述するＴＤＩ段数の設定動作を実行するための回路である。
【００２２】
本実施形態に係るＴＤＩ方式リニアイメージセンサにおいては、画素アレイ３、水平ＣＣＤ５及び出力アンプ６を第１の半導体基板１上に設け、ＴＤＩ段数切替回路１３を第２の半導体基板２上に設ける。このような第１の半導体基板１及び第２の半導体基板２には、それぞれの基板電位Ｖｓｕｂ１、Ｖｓｕｂ２が電気的に独立して与えられる。これにより、ＴＤＩ方式リニアイメージセンサに与える複相の転送クロックφＶのローレベルの電圧を負電圧に設定可能になる（以下、各種クロックφＶ、φＴのローレベルを“Ｌ”と記し、ハイレベルを“Ｈ”と記す場合がある）。
【００２３】
図２は、図１に示したＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。以下、図２に示すように、Ｘ方向及びＹ方向に直交する第１の半導体基板１の厚み方向を「Ｚ方向」とする。
【００２４】
図２において、画素アレイ３は、第１の半導体基板１において＋Ｚ側の主面（表面）上の特定の領域に画素が２次元アレイ状に配列されて形成されている。また、第１の半導体基板１の＋Ｚ側の主面上には、複数の入出力用パッド４が、水平ＣＣＤ５及び出力アンプ６とともに形成されている。
【００２５】
第２の半導体基板２は、第１の半導体基板１とは別体の基板であり、後述するライン選択回路などのＣＭＯＳトランジスタ回路を搭載する。第２の半導体基板２は、第１の半導体基板１の＋Ｚ側に、互いの主面を対向させて結合されている。
【００２６】
図３は、図２に示したＴＤＩ方式リニアイメージセンサのＡ−Ａ’断面における断面構造図である。図３では、ＴＤＩ方式リニアイメージセンサがパッケージに実装された状態を示している。
【００２７】
図３に示すように、第１の半導体基板１と第２の半導体基板２とは、金属からなるバンプ８によって電気的に接合され、図３ではさらにセラミック等からなるパッケージ９上に接着されている。また、第１の半導体基板１上の入出力用パッド４とパッケージ９上の金属電極１０とがワイヤボンド１１によって電気的に接続されている。また、パッケージ９の−Ｚ側の主面（裏面）には、リード１２が形成されている。
【００２８】
図１に戻り、バンプ８は、第１の半導体基板１における画素アレイ３中の画素を選択するための選択線１５と、第２の半導体基板２において対応する選択線１６との間をバンプ接合する接合部を構成する。
【００２９】
また、第１の半導体基板１には、複相の転送クロックΦＶの入力ピンと、基板電位Ｖｓｕｂ１を設定するための設定端子とが、それぞれ入出力用パッド４（図２）に対応して設けられる。基板電位Ｖｓｕｂ１の設定端子は、例えば接地される。
【００３０】
また、第２の半導体基板２には、基板電位Ｖｓｕｂ２を設定するための設定端子と、各種クロックΦＶ、ΦＴの入力ピンと、各種電源電圧Ｖｄｄ、Ｖｓｓの供給端子と、ウェル電位Ｖｗｅｌｌの設定端子とが設けられる。基板電位Ｖｓｕｂ２の設定端子は、例えば所定の負電圧の定電圧源に接続される。所定の負電圧は、基板電位Ｖｓｕｂ１の接地電位（ＧＮＤ電位）よりも低い電圧であり、例えば上記のＭＰＰ動作を可能にする観点から適宜、設定される。
【００３１】
以下、第１の半導体基板１上の回路構成と第２の半導体基板２上の回路構成とをそれぞれ説明する。
【００３２】
１−１．第１の半導体基板上の回路構成について
図４は、図２に示したＴＤＩ方式リニアイメージセンサにおいて、第１の半導体基板１に形成される回路構成を示す回路図である。
【００３３】
図４に示すように、第１の半導体基板１上では、画素１７が２次元アレイ状に配列されて画素アレイ３を形成している。図４中の破線の太枠で示した領域は、画素１７同士の境界を模式的に示した境界線である。なお、ここでいう画素とは、画像信号を発生させるものであり、リニアイメージセンサ上に配列された垂直転送ゲート２０や分離領域２１等の配列の最小の繰返し単位である。
【００３４】
第１の半導体基板１の画素アレイ３は、図４に示すように、垂直方向（Ｙ方向）において複数の段を有している。各段において、水平方向（Ｘ方向）に並んだ複数の画素１７が共通の選択線１５ａ〜１５ｄに接続されている。
【００３５】
また、水平ＣＣＤ５は、画素アレイ３の−Ｙ側の側方に、電荷蓄積部１９を介して配置されている。後述するように、複数段の画素１７で時間遅延積分された信号電荷は、画素アレイ３において水平ＣＣＤ５に向かって垂直方向下方（−Ｙ方向）に転送され、さらに水平ＣＣＤ５において水平方向（＋Ｘ方向）に転送されることで、出力アンプ６から読み出される。
【００３６】
また、水平ＣＣＤ５の配置とは反対側の画素アレイ３の側方（＋Ｙ側）には、不要な電荷を排出するための電荷排出ドレイン１８が設けられている。
【００３７】
本実施形態においては、垂直方向（Ｙ方向）のＴＤＩ転送に４相駆動ＣＣＤが用いられる（図９〜図１１参照）。画素１７は、複相の転送クロックφＶを構成する第１〜第４の転送クロックφＶ１〜φＶ４に対応して、４本１組の転送ゲート２０で構成される。画素１７における転送電極２０ａ、２０ｂ、２０ｃおよび２０ｄは、ポリシリコンからなり、Ｓｉ基板上で順に配置される。また、転送電極２０ａ〜２０ｄの下には転送チャネル（図示せず）が形成されている。転送チャネルは、Ｓｉ基板と逆導電型の不純物領域からなる分離領域２１で電気的に分離されている。
【００３８】
転送ゲート２０における２本の転送電極２０ａおよび２０ｃは、それぞれ選択線である金属配線１５ａおよび１５ｃ、コンタクトホール２２ａおよび２２ｃ、並びに金属配線２３ａおよび２３ｃを介して、第１の転送クロックφＶ１の入力ピン２４ａおよび第３の転送クロックφＶ３の入力ピン２４ｃに接続される。残りの２本の転送電極２０ｂおよび２０ｄは、それぞれ選択線である金属配線１５ｂおよび１５ｄを介して、バンプ用パッド３４ｂおよび３４ｄに接続される。
【００３９】
１−２．第２の半導体基板上の回路構成について
図５は、図２に示したＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板２に形成されるＴＤＩ段数切替回路１３の回路構成を示すブロック図である。
【００４０】
図５に示すように、第２の半導体基板２上のＴＤＩ段数切替回路１３は、ライン選択回路２８と、垂直シフトレジスタ３３とを備える。ライン選択回路２８は、金属配線２６ｂ、２６ｄに接続される。金属配線２６ｂ、２６ｄには、それぞれ入力ピン２７ｂ、２７ｄを介して第２及び第４の転送クロックφＶ２、φＶ４が入力される。垂直シフトレジスタ３３は、３本の金属配線３１に接続される。それぞれの金属配線３１には、入力ピン３２を介して外部からの入力クロックφＴ１、φＴ２、φＴＳが入力される。
【００４１】
また、第２の半導体基板２上のバンプ用パッド３５ｂおよび３５ｄと、第１の半導体基板１上のバンプ用パッド３４ｂおよび３４ｄ（図４）とは、金属のバンプ８を介して１対１に接続される。これにより、第１の半導体基板１上の選択線１５ｂおよび１５ｄが、第２の半導体基板２上の金属配線１６ｂおよび１６ｄと１対１に接続される。
【００４２】
ライン選択回路２８は、選択用ＭＯＳトランジスタ群からなる単位セル回路２５を垂直画素数分だけ並べて構成される。図６に、ライン選択回路２８の単位セル回路２５の回路図を示す。
【００４３】
図６に示すように、ライン選択回路２８中の単位セル回路２５は、４個のトランスミッションゲート３８ａ、３８ｂ、３８ｃ、３８ｄと、２個のインバータ３９ａ、３９ｂとを備える。各トランスミッションゲート３８は、１個のＮＭＯＳトランジスタ３６と１個のＰＭＯＳトランジスタ３７とが対になって構成される。単位セル回路２５を備えたライン選択回路２８の動作については後述する。
【００４４】
図５に戻り、垂直シフトレジスタ３３は、シフトレジスタの単位セル回路３０を垂直画素数分だけ並べて構成される。図７に、垂直シフトレジスタ３３の単位セル回路３０の回路図を示す。
【００４５】
図７に示すように、垂直シフトレジスタ３３の単位セル回路３０は、２個の伝達ゲート４０ａ、４０ｂと２個のインバータ４１ａ、４１ｂとを備える。各伝達ゲート４０ａ、４０ｂは、ＮＭＯＳトランジスタからなる。伝達ゲート４０ａ、４０ｂとインバータ４１ａ、４１ｂとは、交互に直列に接続される。単位セル回路３０を備えた垂直シフトレジスタ３３の動作については後述する。
【００４６】
２．動作
以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作について、図面を用いて説明する。
【００４７】
本実施形態に係るＴＤＩ方式リニアイメージセンサ（図１）では、例えば第１の半導体基板１の基板電位Ｖｓｕｂ１をＧＮＤ電位（＝０Ｖ）に設定し、第２の半導体基板２の基板電位Ｖｓｕｂ２を負電圧（＜０Ｖ）に設定する。これにより、転送クロックφＶ１〜φＶ４のＬ電圧（ローレベルの電圧）を負電圧に設定することが可能になる。このような転送クロックφＶ１〜φＶ４のＬ電圧と基板電位Ｖｓｕｂ１、Ｖｓｕｂ２の関係について、本願発明者の考察を以下に説明する。
【００４８】
２−１．転送クロックと基板電位について
本実施形態に係るＴＤＩ方式リニアイメージセンサでは、各転送クロックφＶ１〜φＶ４のＬ電圧に、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも充分に低い負電圧を設定することで、ＣＣＤイメージセンサのＭＰＰ動作と同様に転送電極下を反転状態にピニングさせて画素暗電流を低減できる。図４に示すように、第１の転送クロックφＶ１は入力ピン２４ａから転送電極２０ａに入力され、第３の転送クロックφＶ３は入力ピン２４ｃから転送電極２０ｃに入力される。この際、それぞれの入力ピン２４ａ、２４ｃから転送電極２０ａ、２０ｃまでの間に、トランジスタ等は介在しない。
【００４９】
一方、第２の転送クロックφＶ２及び第４の転送クロックφＶ４は、図５に示すように、それぞれの入力ピン２７ｂ、２７ｄからライン選択回路２６を経由して、残りの転送電極２０ｂ、２０ｄのいずれかに入力される（図１４参照）。この際、それぞれの入力ピン２７ｂ、２７ｄから転送電極２０ｂ、２０ｄまでの間には、図６に示すように、トランスミッションゲート３８が介在する。本願発明者は、このトランスミッションゲート３８が、第２の転送クロックφＶ２および第４の転送クロックφＶ４のＬ電圧を負電圧にすることを妨げる要因となっていることを突き止めた。以下、この点について、図８を用いて説明する。
【００５０】
図８は、ライン選択回路２８に用いられるトランスミッションゲート３８の構造を示している。同図（ａ）はトランスミッションゲート３８の回路図であり、同図（ｂ）はトランスミッションゲート３８の素子の断面構造を示した図である。
【００５１】
図８（ａ）において、トランスミッションゲート３８は、二つの接続点Ａ、Ｂで互いに接続されたＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ３７を備える。各トランジスタ３６、３７のゲートには、互いに逆相のクロックφ、／φがそれぞれ入力される（図中の上付きバーを「／」で記す）。
【００５２】
図８（ｂ）において、ＮＭＯＳトランジスタ３６は、ｐ型シリコン基板４４上にゲート酸化膜４５をはさんで形成されるゲート電極４６と、ｎ型不純物領域４７からなるソースおよびドレインとで構成される。また、ＰＭＯＳトランジスタ３７は、ｐ型シリコン基板４４に形成されたＮウェル４９上にゲート酸化膜５０をはさんで形成されるゲート電極５１と、ｐ型不純物領域５２からなるソースおよびドレインとで構成される。ｐ型シリコン基板４４には、接地などの外部接続により基板電位Ｖｓｕｂが設定される。また、Ｎウェル４９のウェル電位Ｖｗｅｌｌは、外部電源の電源電圧などにより設定される。
【００５３】
ライン選択回路２８（図６）におけるトランスミッションゲート３８では、第２の転送クロックφＶ２または第４の転送クロックφＶ４によるクロック電圧が、図８（ａ）の接続点Ａまたは接続点Ｂに印加される。このように印加されるクロック電圧が基板電位Ｖｓｕｂよりも低い場合には、ｐ型シリコン基板４４とｎ型不純物領域４７とで形成されるＰＮ接合に対して順方向にバイアスが加わることとなる。このため、過大電流が流れてライン選択回路２８の正常動作を妨げる事態が想定される。
【００５４】
また、印加されるクロック電圧がウェル電位Ｖｗｅｌｌよりも高い場合には、Ｎウェル４９とｐ型不純物領域５２とで形成されるＰＮ接合に対して順方向にバイアスが加わり、過大電流が流れる事態が同様に想定される。従って、トランスミッションゲート３８に対しては、図８（ａ）の接続点Ａまたは接続点Ｂに印加される転送クロック電圧は、基板電位Ｖｓｕｂ以上（且つウェル電位Ｖｗｅｌｌ以下）である必要がある。
【００５５】
従来（例えば特許文献１）のＴＤＩ方式のリニアイメージセンサにおいては、ライン選択回路と画素とが同一の半導体基板上に形成され、共通の基板電位（０Ｖ）が用いられていた。このため、従来のＴＤＩ方式のリニアイメージセンサには、転送クロックのＬ電圧を負電圧にすると、過大電流が流れて回路が正常動作しないという問題がある。また、ＣＣＤイメージセンサのＭＰＰ動作のように画素暗電流を低減するためには、画素の電極下を反転状態にピニングさせるように、転送クロックのＬ電圧を、画素の基板電位（Ｖｓｕｂ１）よりも充分に低い負電圧にしなければならない。
【００５６】
以上のような問題に対して、本願発明者は鋭意検討を重ね、図１に示したように第１の半導体基板１と第２の半導体基板２とを別々に形成し、それぞれの基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を独立にする構成を想到するに到った。この構成によると、例えばＧＮＤ電位などの第１の半導体基板１の基板電位Ｖｓｕｂ１よりも第２の半導体基板２の基板電位Ｖｓｕｂ２を低く設定しておくことができ、且つ、第１〜第４の転送クロックφＶ１〜φＶ４の全てのＬ電圧を負電圧に設定可能になる。すなわち、第１の半導体基板１においては基板電位Ｖｓｕｂ１を上記Ｌ電圧よりも高く維持しつつ、第２の半導体基板２に対する基板電位Ｖｓｕｂ２を、トランスミッションゲート３８の正常な動作を妨げずに、上記Ｌ電圧よりも低い値に設定できる。これにより、ＴＤＩ方式リニアイメージセンサの画素暗時出力を低減したり、ダイナミックレンジを拡大したりすることができる。
【００５７】
以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作の詳細を説明する。
【００５８】
２−２．垂直転送動作
まず、本実施形態に係るＴＤＩ方式リニアイメージセンサにおける垂直方向の転送動作（ＴＤＩ動作）について、図９〜図１１を参照して説明する。
【００５９】
図９〜図１１は、本実施形態に係るＴＤＩ方式リニアイメージセンサに供給するクロックによって生ずるＣＣＤ転送チャネルのポテンシャル変化を説明するための模式図である。図９（ａ）〜（ｄ）は、４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャートである。図１０（ａ）は、４相駆動ＣＣＤの電荷転送方向に沿った断面構造を示す。図１０（ｂ）〜（ｆ）は、同断面における転送チャネルのポテンシャル変化の様子を時系列に表す。また、図１１（ａ）〜（ｆ）は、であるが、転送電極に供給するクロックが図１０（ａ）〜（ｆ）と異なる場合についての図１０（ａ）〜（ｆ）と同様の図である。
【００６０】
本実施形態では、４相駆動ＣＣＤの駆動クロックとして、図９（ａ）〜（ｄ）に示すような第１〜第４の転送クロックφＶ１〜φＶ４を、画素１７（図４）の各転送電極に供給する。
【００６１】
ここで、図１０（ｂ）〜（ｆ）は、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄ（図１０（ａ））に対し、順に第１、第２、第３、第４の転送クロックφＶ１、φＶ２、φＶ３、φＶ４を供給する場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布を示している。また、図１１（ｂ）〜（ｆ）は、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄに対して供給する第１〜第４の転送クロックφＶ１〜φＶ４において第２の転送クロックφＶ２と第４の転送クロックφＶ４とを入れ替えた場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布を示している。
【００６２】
図１０（ａ）〜（ｆ）および図１１（ａ）〜（ｆ）に示すように、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄのうち、転送クロックφＶの電圧“Ｈ”が印加されたゲートの下には、ポテンシャル井戸４３が形成される。
【００６３】
光入射によって発生した信号電荷４２は、図１０の場合には、ＣＣＤの転送動作によってポテンシャル井戸４３が図面右方（−Ｙ方向に対応）へと移動するのに伴い、図面右方へと電荷転送される。このとき、被写体像の移動速度とＣＣＤ転送速度とを一致させることによりＴＤＩ動作が実現でき、電荷転送と電荷積分とが同時に行われる。
【００６４】
また、図１１の場合には、ＣＣＤの転送動作によってポテンシャル井戸４３が図面左方へと移動するのに伴って、信号電荷４２が図面左方（＋Ｙ方向に対応）へと電荷転送される。このように、４相駆動ＣＣＤでは、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄに供給する転送クロックのうち、例えばφＶ２とφＶ４とを入れ替えることによって、垂直転送の方向を反転させることができる。
【００６５】
以上のような垂直転送動作において、ポテンシャル井戸４３の深さは、各転送クロックφＶ１〜φＶ４の“Ｈ”と“Ｌ”間の電圧振幅によって規定される。本実施形態では、図９に示すように、各転送クロックφＶ１〜φＶ４のＬ電圧を「０（ＧＮＤ電位）」よりも低く設定できるため、ポテンシャル井戸４３を深くして、ダイナミックレンジを拡大することができる。
【００６６】
２−３．ライン選択回路の動作
次に、垂直転送の方向を切替えるＴＤＩ段数切替回路１３内のライン選択回路２８の動作について、図６を参照して説明する。
【００６７】
図６に示したライン選択回路２８の単位セル回路２５では、１本の転送電極２０ｂに接続される１本の金属配線１６ｂに対して、２個のトランスミッションゲート３８ａと３８ｂの一端が接続されている。また、一方のトランスミッションゲート３８ａの他端が金属配線２６ｂを介して入力ピン２７ｂ（＝φＶ２）に接続され、他方のトランスミッションゲート３８ｂの他端が金属配線２６ｄを介して入力ピン２７ｄ（＝φＶ４）に接続されている。
【００６８】
垂直シフトレジスタ３３のライン出力２９（以下、シフトレジスタ出力と記す）は、トランスミッションゲート３８ａのＮＭＯＳトランジスタ３６ａのゲートに入力されると同時に、ライン出力２９はインバータ３９ａを経由してトランスミッションゲート３８ａのＰＭＯＳトランジスタ３７ａのゲートに入力される。このため、シフトレジスタ出力２９が“Ｈ”のとき、トランスミッションゲート３８ａがＯＮとなり、入力ピン２７ｂが金属配線１６ｂに接続（導通）され、転送電極２０ｂに第２の転送クロックφＶ２が供給される。
【００６９】
また、シフトレジスタ出力２９は、トランスミッションゲート３８ｂのＰＭＯＳトランジスタ３７ｂのゲートに入力されると同時に、インバータ３９ａを経由してトランスミッションゲート３８ｂのＮＭＯＳトランジスタ３６ｂのゲートに入力される。このため、シフトレジスタ出力２９が“Ｌ”のとき、トランスミッションゲート３８ｂがＯＮとなり、入力ピン２７ｄが金属配線１６ｂに接続され、転送電極２０ｂに第４の転送クロックφＶ４が供給される。
【００７０】
一方で、１本の転送電極２０ｄに接続される１本の金属配線１６ｄに対しては、２個のトランスミッションゲート３８ｃと３８ｄの一端が接続されている。また、一方のトランスミッションゲート３８ｃの他端が金属配線２６ｄを介して入力ピン２７ｄに接続され、他方のトランスミッションゲート３８ｄの他端が金属配線２６ｂを介して入力ピン２７ｂに接続されている。
【００７１】
シフトレジスタ出力２９は、トランスミッションゲート３８ｃのＮＭＯＳトランジスタ３６ｃのゲートに入力されると同時に、インバータ３９ｃを経由してトランスミッションゲート３８ｃのＰＭＯＳトランジスタ３７ｃのゲートに入力される。このため、シフトレジスタ出力２９が“Ｈ”のとき、トランスミッションゲート３８ｃがＯＮとなり、入力ピン２７Ｄが金属配線１６ｄに接続され、転送電極２０ｄに第４の転送クロックφＶ４が供給される。
【００７２】
また、シフトレジスタ出力２９は、トランスミッションゲート３８ｄのＰＭＯＳトランジスタ３７ｄのゲートに入力されると同時に、インバータ３９ｃを経由してトランスミッションゲート３８ｄのＮＭＯＳトランジスタ３６ｄのゲートに入力される。このため、シフトレジスタ出力２９が“Ｌ”のとき、トランスミッションゲート３８ｄがＯＮとなり、入力ピン２７ｂが金属配線１６ｄに接続され、転送電極２０ｄに第２の転送クロックφＶ２が供給される。
【００７３】
すなわち、ライン選択回路２８の単位セル回路２５は、シフトレジスタ出力２９が“Ｈ”か“Ｌ”かに応じて、２つの転送電極２０ｂ、２０ｄに供給する二つの転送クロックφＶ２、φＶ４を入れ替えるように動作する。
【００７４】
２−４．垂直シフトレジスタの動作
次に、上述したシフトレジスタ出力２９に係る垂直シフトレジスタ３３の動作について、図７を参照して説明する。
【００７５】
図７に示した垂直シフトレジスタ３３の単位セル回路３０において、入力ピン３２ａに供給するクロック（＝φＴ１）を“Ｈ”にすると、伝達ゲート４０ａがＯＮする。これにより、前段の単位セル回路３０の出力がインバータ４１ａに入力され、同インバータ４１ａは反転出力を行う。なお、単位セル回路３０が１段目の場合は、前段の出力ではなく入力ピン３２ｃに供給するクロック（＝φＴＳ）がインバータ４１ａに入力され、インバータ４１ａの出力は入力クロックφＴＳの反転出力となる。
【００７６】
次に、入力クロックφＴ１を“Ｌ”にすると。伝達ゲート４０ａがＯＦＦとなり、インバータ４１ａの入力および出力は、そのままの状態で保持される。
【００７７】
次に、入力ピン３２ｂに供給するクロック（＝φＴ２）を“Ｈ”にすると、伝達ゲート４０ｂがＯＮする。保持されたインバータ４１ａの出力が、インバータ４１ｂに入力され、同インバータ４１ｂによって反転出力される。このように二度の反転が行われた出力信号が、シフトレジスタ出力２９として、ライン選択回路２８の単位セル回路２５（図６）へと伝達される。
【００７８】
次に、入力クロックφＴ２を“Ｌ”にすると伝達ゲート４０ｂがＯＦＦとなる。これにより、インバータ４１ｂの入力および出力はそのままの状態で保持される。さらに、入力クロックφＴ１を“Ｈ”にすると、上記の一連の動作が繰り返される。
【００７９】
以上のように、垂直シフトレジスタ３３では、入力クロックφＴＳとして入力したクロックパルスが、複数段の単位セル回路３０において１段ずつ順に次段へと伝達されて、ライン出力２９として出力される。
【００８０】
２−５．ＴＤＩ段数の設定動作
次に、本実施形態に係るＴＤＩ方式リニアイメージセンサにおけるＴＤＩ段数の設定方法及び設定動作について、具体例を挙げて説明する。一例として、図４に示した垂直８画素×水平１０画素のＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数を５段に設定する場合について、図１２〜図１３を参照して説明する。
【００８１】
図１２〜図１３はＴＤＩ段数切替回路によるＴＤＩ段数設定方法を説明するための図である。図１２（ａ）〜（ｃ）は、ＴＤＩ段数切替回路１３に与える入力クロックφＴＳ、φＴ１、φＴ２のタイミングチャートの例である。図１３（ａ）〜（ｆ）は、ＴＤＩ段数切替回路１３の動作を説明するための図である。
【００８２】
まず、ＴＤＩ段数の設定を撮像前に実施（段数設定モード）する。具体的には、ＴＤＩ段数切替回路１３の垂直シフトレジスタ３３を動作させることによって、ＴＤＩ段数を設定する。ＴＤＩ段数を５段に設定する場合に垂直シフトレジスタ３３を駆動させるクロックの一例を図１２に示す。また、図１２に示した駆動クロックを供給した場合の、時刻ｔ＝０、１、２、５、６、８におけるシフトレジスタ出力の変化の様子を図１３に示す。
【００８３】
垂直シフトレジスタ３３は、図１２（ａ）〜（ｃ）に例示するような３つの入力クロックφＴＳ、φＴ１、φＴ２のクロックパルスが供給されることによって駆動する。図１２中に示した期間０は垂直シフトレジスタ３３を初期化する期間である。このとき、図１２（ａ）の入力クロックφＴＳを“Ｌ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２とを同時に“Ｈ”にする。その結果、時刻ｔ＝０では図１３（ａ）に示すように、全ライン（全単位セル回路３０）のシフトレジスタ出力２９が“Ｌ”にリセットされる。
【００８４】
次に、期間１〜期間５においては、図１２（ａ）の入力クロックφＴＳを“Ｈ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２を交互に“Ｈ”にして垂直シフトレジスタ３３を動作させる。これにより、時刻ｔ＝１〜５において、図１３（ｂ）〜（ｄ）に示すように、前段の単位セル回路３０からの信号が次段の単位セル回路３０へと伝達され、各ラインのシフトレジスタ出力２９が１段ずつ下方へとシフトする。
【００８５】
次に、期間６〜期間８においては、図１２（ａ）の入力クロックφＴＳを“Ｌ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２を交互に“Ｈ”にして垂直シフトレジスタ３３を動作させる。
【００８６】
これにより、時刻ｔ＝６〜８において、図１３（ｅ）、（ｆ）に示すように、５ライン分の“Ｈ”出力が一群となって１段ずつ下方へとシフトしていく。その後、ｔ＝８において３つの入力クロックφＴ１、φＴ２、φＴＳのクロックパルスを停止すると、各ラインのシフトレジスタ出力２９は図中下側から５ライン分の出力が“Ｈ”に、その他のラインの出力が“Ｌ”に保持される。
【００８７】
以上の一連の動作によってＴＤＩ段数設定モードが完了し、次いで以下のＴＤＩ撮像モードに移行する。
【００８８】
２−５．ＴＤＩ撮像モードの動作
次に、ＴＤＩ撮像モードにおける動作を、図１４を用いて説明する。
【００８９】
図１４は、ＴＤＩ段数を５段に設定完了した状態における垂直走査回路各部の電圧と、垂直転送電極の転送方向との関係を示した図である。図１４では、図１に示した本実施形態に係るＴＤＩ方式リニアイメージセンサの回路構成から、一部を抜粋して示している。
【００９０】
垂直シフトレジスタ３３に対し、上述したように図１２（ａ）〜（ｃ）に例示したクロックパルスを供給してＴＤＩ段数を５段に設定する。すると、図１４に示すように、各ラインのシフトレジスタ出力２９は、垂直方向下方（−Ｙ方向）より１段目から５段目までに“Ｈ”が設定され、６段目から８段目までに“Ｌ”が設定される。
【００９１】
このとき、前述したライン選択回路２８の動作によって、１段目から５段目までの金属配線１５ｂには第２の転送クロックφＶ２が供給され、１段目から５段目までの金属配線１５ｄには第４の転送クロックφＶ４が供給される。また、６段目から８段目までの金属配線１５ｂには第４の転送クロックφＶ４が供給され、６段目から８段目までの金属配線１５ｄには第２の転送クロックφＶ２クロックが供給される。
【００９２】
ここで、垂直シフトレジスタ３３を停止したままの状態で、次に図９（ａ）〜（ｄ）に示す第１〜第４の転送クロックφＶ１〜φＶ４を供給する。すると、図１４に示したＴＤＩ方式リニアイメージセンサは、下方より１段目から５段目までは垂直転送が−Ｙ方向（順方向）となり、下方より６段目から８段目までは垂直転送が＋Ｙ方向（逆方向）となる。このとき、垂直ＣＣＤの転送速度（即ち垂直転送動作の動作速度）と被写体像の移動速度とを一致させることにより、同図下方より５段分の画素信号を時間遅延積分することができる。
【００９３】
以上の例では、ＴＤＩ段数を５段に設定してＴＤＩ撮像する場合について示したが、特にこれに限定されない。垂直シフトレジスタ３３に供給するクロックパルスφＴＳを変更するだけで、ＴＤＩ段数を任意の段数に設定することが可能である。
【００９４】
すなわち、図１２（ａ）〜（ｃ）に示すようなシフトレジスタ駆動用の入力クロックφＴＳ、φＴ１、φＴ２において、期間１〜期間Ｍ（Ｍは垂直ＣＣＤの転送段数以下の自然数）の間は図１２（ａ）の入力φＴＳが“Ｈ”であるようにすることにより、ＴＤＩ段数をＭ段に設定することができる。
【００９５】
３．まとめ
以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、画素アレイ３と、複数の選択線１５と、ライン選択回路２８と、水平ＣＣＤ５とを備える。画素アレイ３においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極２０ａ〜２０ｄを有する画素１７が、２次元配置される。複数の選択線１５は、転送電極２０ａ〜２０ｄの各々に接続され、複相の転送クロックφＶ１〜φＶ４を供給する。ライン選択回路２８は、複相の転送クロックφＶ１〜φＶ４において、複数の選択線１５の内の所定の選択線１５ｂ、１５ｄに供給する転送クロックφＶ２、φＶ４を選択する。水平ＣＣＤ５は、時間遅延積分された電荷を水平転送する。画素アレイ３と複数の選択線１５と水平ＣＣＤ５とが、第１の半導体基板１上に形成される。ライン選択回路２８は、第１の半導体基板１に電気的に接続された第２の半導体基板２上に形成される。第１の半導体基板１の基板電位Ｖｓｕｂ１と第２の半導体基板２の基板電位Ｖｓｕｂ２とが、電気的に独立である。
【００９６】
以上のＴＤＩ方式リニアイメージセンサによると、ライン選択回路２８を正常に動作させながら転送クロックφＶ１〜φＶ４のＬ電圧を負電圧にすることが可能になる。これにより、転送クロックφＶ１〜φＶ４の電圧振幅が大きくなり、転送チャネルに形成されるポテンシャル井戸４３の深さが深くなるため、垂直ＣＣＤの最大転送電荷量が増し、ダイナミックレンジを拡大することができる。
【００９７】
本実施形態において、第２の半導体基板２の基板電位Ｖｓｕｂ２は、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低い。このような基板電位Ｖｓｕｂ１、Ｖｓｕｂ２の設定を行えるように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、第１の半導体基板１の基板電位Ｖｓｕｂ１の設定端子と、第２の半導体基板２の基板電位Ｖｓｕｂ２の設定端子とを備えている（図１参照）。
【００９８】
また、本実施形態において、転送クロックφＶ１〜φＶ４は、例えばＧＮＤ電位等の基板電位Ｖｓｕｂ１よりも高いハイレベル“Ｈ”、及び同電位Ｖｓｕｂ１よりも低いローレベル“Ｌ”を有する（図９参照）。第２の半導体基板２の基板電位Ｖｓｕｂ２は、転送クロックφＶ１〜φＶ４のローレベル“Ｌ”以下である。
【００９９】
例えば、転送クロックφＶ１〜φＶ４のＬ電圧が、転送電極２２ａ〜２２ｄ下が反転状態にピニングするような充分に低い負電圧に設定された場合、第２の半導体基板２の基板電位Ｖｓｕｂ２は、このようなＬ電圧以下の電位に設定される。これにより、転送クロックφＶ１〜φＶ４によって、酸化膜界面での熱励起電子の発生が抑制されて画素暗電流が低減される。
【０１００】
なお、転送クロックφＶ１〜φＶ４のＬ電圧は上記のような充分に低い負電圧でなくてもよい。この場合においても第２の半導体基板２の基板電位Ｖｓｕｂ２は、適宜、転送クロックφＶ１〜φＶ４のＬ電圧以下に設定される。これにより、転送クロックφＶ１〜φＶ４の電圧振幅に応じてダイナミックレンジを確保することができる。
【０１０１】
また、本実施形態に係るＴＤＩ方式リニアイメージセンサは、垂直シフトレジスタ３３をさらに備える。垂直シフトレジスタ３３は、画素アレイ３において電荷が転送される転送方向を設定するシフトレジスタ出力２９をライン選択回路２８に出力する。ライン選択回路２８は、シフトレジスタ出力２９に基づいて、複相の転送クロックφＶ１〜φＶ４（図１０）のいずれかを入れ替えて逆相の転送クロック（図１１）を生成する（図１４参照）。
【０１０２】
以上の構成により、画素アレイ３の任意の位置から、電荷の転送方向を順方向と逆方向に切り替えることが可能になる。これにより、ＴＤＩ段数を任意に設定する機能を有した上で、ダイナミックレンジを拡大したり、画素暗時出力を低減したりすることができる。なお、ライン選択回路２８は、ＴＤＩ段数の切替え用途に限らず、信号電荷の転送方向の切り替え用途に用いられてもよい（特許文献２参照）。
【０１０３】
また、本実施形態に係るＴＤＩ方式リニアイメージセンサの駆動方法は、第２の半導体基板２の基板電位Ｖｓｕｂ２を第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低く設定するステップを含む。本方法は、ライン選択回路２８が、所定の高電位（Ｈ）及び低電位（Ｌ）に基づく信号として第２及び第４の転送クロックφＶ２、φＶ４を出力するステップとを含む。ライン選択回路２８によって出力された信号の低電位（Ｌ）は、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低い。
【０１０４】
以上のＴＤＩ方式リニアイメージセンサの駆動方法によると、転送クロックφＶ１〜φＶ４のＬ電圧を負電圧にしてＴＤＩ方式リニアイメージセンサを正常動作させ、ダイナミックレンジの拡大や画素暗時出力の低減ができる。
【０１０５】
実施の形態２．
実施の形態２では、実施形態１と同様にＴＤＩ方式リニアイメージセンサにおいて第１及び第２の半導体基板１、２の基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を設定し、転送クロックφＶのＬ電圧を負電圧にする。実施の形態２では、外部からの入力クロックφＴの電圧振幅を拡大して使用するＴＤＩ方式リニアイメージセンサについて説明する。実施の形態２に係るＴＤＩ方式リニアイメージセンサについて、図１５、１６を参照して説明する。
【０１０６】
図１５は、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。図１６は、図１５に示したＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路１３の前段に設けられたクロックドライバ回路１４の単位セル回路６０の構成を示す回路図である。
【０１０７】
実施の形態２に係るＴＤＩ方式リニアイメージセンサは、図１に示した実施の形態１に係るＴＤＩ方式リニアイメージセンサと同様の構成に加えて、図１５に示すように、ＴＤＩ段数切替回路１３の前段にクロックドライバ回路１４をさらに備える。
【０１０８】
クロックドライバ回路１４は、外部からの入力クロックφＴを、それぞれの電圧振幅を大きくするように変換し、ＴＤＩ段数切替回路１３に供給する回路である。本実施形態において、クロックドライバ回路１４は、それぞれの入力クロックφＴ１、φＴ２、φＴＳ毎に、図１５に示す単位セル回路６０を１個ずつ（即ち３個）設けて構成される。
【０１０９】
図１６に示すように、クロックドライバ回路１４の単位セル回路６０では３つのインバータ５５、５６、５７が直列に接続されており、例えば入力クロックφＴに対して反転クロック／φＴが出力される。初段のインバータ５５には電源電圧Ｖｄｄ１が供給され、２段目以降のインバータ５６〜５８には、初段のインバータ５５の電源電圧Ｖｄｄ１よりも大きい電源電圧Ｖｄｄ２が供給される（Ｖｄｄ１＜Ｖｄｄ２）。それぞれの電源電圧Ｖｄｄ１、Ｖｄｄ２は、外部電源を用いて所望の大きさに設定される。クロックドライバ回路１４の動作については後述する。
【０１１０】
以上のように構成される実施の形態２に係るＴＤＩ方式リニアイメージセンサによると、転送クロックφＶのＬ電圧を負電圧にした場合の消費電力が低減される。以下、この点について図面を用いて説明する。
【０１１１】
例えば図１に示したＴＤＩ方式リニアイメージセンサにおいて、垂直シフトレジスタ３３の単位セル回路３０（図７）では、単位セル回路１個あたりに２個のインバータ４１ａ、４１ｂが用いられる。また、図６に示したライン選択回路２８の単位セル回路２５では、単位セル回路１個あたりに２個のインバータ３９ａ、３９ｂが用いられる。このようなインバータ回路においては、ハイレベル側の電源電圧Ｖｄｄが第２の半導体基板２（図１）のウェル電位Ｖｗｅｌｌに等しく設定され、ローレベル側の電源電圧Ｖｓｓは基板電位Ｖｓｕｂ２に等しく設定される。
【０１１２】
以上の場合、インバータ回路を正常に動作させるためには、電源電圧Ｖｄｄを転送クロックφＶのＨ電圧（ハイレベルの電圧）以上とし、基板電位Ｖｓｕｂ２を転送クロックφＶのＬ電圧以下とする必要がある。
【０１１３】
ここで、一般に外部から与えられる入力クロックφＴ１、φＴ２、φＴＳのクロック電圧は、いわゆるＴＴＬレベル等である場合が多く、転送クロックφＶに比べて電圧振幅が小さいことが想定される。この場合、図７に示した単位セル回路３０において、インバータ４１ａおよび４１ｂの入力ゲートに印加される電圧がＶｄｄとＶｓｓの中間付近の電圧となり、貫通電流が多く流れて消費電力が増加することが考えられる。
【０１１４】
これに対して、本実施形態に係るＴＤＩ方式リニアイメージセンサでは、クロックドライバ回路１４を用いることにより、上記のような貫通電流を抑制する。以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作を説明する。
【０１１５】
図１５に示した本発明の実施の形態２によるＴＤＩ方式リニアイメージセンサでは、入力クロックφＴ１、φＴ２、φＴＳは、クロックドライバ回路１４に入力される。クロックドライバ回路１４は、各入力クロックφＴ１、φＴ２、φＴＳを昇圧し、クロックドライバ回路１４の出力信号がシフトレジスタ３３に入力される。
【０１１６】
図１６に示したクロックドライバ回路１４の単位セル回路６０において、入力クロックφＴが“Ｌ”のとき、初段インバータ５５の出力が“Ｈ”となり、Ｂ点の電位は「Ｖｄｄ１」となる。２段目のインバータ５６の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｄ点の電位は「Ｖｓｓ」となる。このとき、逆向きのインバータ５８の入力が“Ｌ”であるから、その出力は“Ｈ”となり、Ｃ点の電位が「Ｖｄｄ２」に引き上げられる。このとき、Ｂ点〜Ｃ点間に設けられたＮＭＯＳトランジスタ５９はＢ点とＣ点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。３段目のインバータ５７の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｆ点の電位は「Ｖｄｄ２」となる。
【０１１７】
また、入力クロックφＴが“Ｈ”のとき、初段インバータ５５の出力が“Ｌ”となり、Ｂ点の電位は「Ｖｓｓ」となる。２段目のインバータ５６の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｄ点の電位は「Ｖｄｄ２」となる。このとき、逆向きのインバータ５８の入力が“Ｈ”であるから、その出力は“Ｌ”となり、Ｃ点の電位は「Ｖｓｓ」となる。３段目のインバータ５７の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｆ点の電位は「Ｖｓｓ」となる。
【０１１８】
以上の動作において、２段目以降のインバータ５６〜５８の入力電圧は「Ｖｄｄ２」または「Ｖｓｓ」であり、ウェル電位Ｖｗｅｌｌまたは基板電位Ｖｓｕｂ２に等しいことから、これらのインバータ５６〜５８では貫通電流が流れないようにすることができる。
【０１１９】
また、初段のインバータ５５の電源電圧Ｖｄｄ１を入力クロックφＴのＨ電圧と等しくなるように設定しておくことにより、入力クロックφＴが“Ｈ”の場合には初段のインバータ５５に貫通電流が流れない。なお、入力クロックφＴが“Ｌ”で例えばＬ電圧が０Ｖの場合には、転送クロックφＶのＬ電圧を負電圧にするためにローレベル側の電源電圧Ｖｓｕｂ２を負電圧にすると、初段のインバータ５５に貫通電流が流れることが想定される。この際、初段のインバータ５５を構成するトランジスタサイズを必要最小限にしておくことにより、貫通電流の電流量を少なく抑えることができる。
【０１２０】
以上の構成によれば、転送クロックφＶのＬ電圧を負電圧にする場合、ＴＤＩ段数設定のための外部からの入力クロックφＴのクロック振幅が小さい場合であっても消費電力を低減できるといった効果がある。
【０１２１】
以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、クロックドライバ回路１４をさらに備える。クロックドライバ回路１４は、外部から入力される選択信号である入力クロックφＴを、ハイレベル側の電源電圧Ｖｄｄ２に応じた高電位“Ｈ”及びローレベル側の電源電圧Ｖｓｓに応じた低電位“Ｌ”に基づく信号に変換する。ＴＤＩ段数切替回路１３におけるライン選択回路２８は、クロックドライバ回路１４によって変換された信号に基づき動作する。
【０１２２】
以上のＴＤＩ方式リニアイメージセンサによると、外部からの選択信号としての入力クロックφＴの電圧振幅よりも、ライン選択回路２２から出力される転送クロックφＶの電圧振幅を大きくすることができる。また、この際の貫通電流を抑制することができる。
【０１２３】
実施の形態３．
実施の形態３では、実施形態１、２と同様にＴＤＩ方式リニアイメージセンサにおいて第１及び第２の半導体基板１、２の基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を設定し、転送クロックφＶのＬ電圧を負電圧にする。実施の形態２では、ハイレベル側の電源電圧を二つに分けることでクロックドライバ回路における消費電力を低減した。実施の形態３では、クロックドライバ回路においてさらにローレベル側の電源電圧を二つに分けるＴＤＩ方式リニアイメージセンサについて、図１７、１８を参照して説明する。
【０１２４】
図１７は、本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。図１８は、図１７に示したＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路１３の前段に設けられたクロックドライバ回路１４Ａの単位セル回路６０Ａの構成を示した回路図である。
【０１２５】
本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサは、図１５に示した実施の形態２に係るＴＤＩ方式リニアイメージセンサと同様の構成において、ローレベル側にも二つの電源電圧Ｖｓｓ１、Ｖｓｓ２を用いるクロックドライバ回路１４Ａを備える。
【０１２６】
図１８に示すように、本実施形態におけるクロックドライバ回路１４Ａの単位セル回路６０Ａでは、ローレベル側の電源電圧Ｖｓｓ１、Ｖｓｓ２のうち、絶対値が小さい方の電圧Ｖｓｓ１は初段のインバータ５５に与えられ、他方の電圧Ｖｓｓ１は２段目以降のインバータ５６〜５８に与えられる。ローレベル側の電源電圧Ｖｓｓ１、Ｖｓｓ２の設定は、各インバータのローレベル側を外部電源等に接続することにより行われる。また、Ｖｓｓ１＝０Ｖであってもよく、この場合には初段のインバータ５５は接地される。
【０１２７】
また、本実施形態では、クロックドライバ回路１４Ａ内のインバータおよびＰＭＯＳトランジスタをトリプルウェル構造のＣＭＯＳトランジスタで構成する。
【０１２８】
以上のように構成される実施の形態３に係るＴＤＩ方式リニアイメージセンサによれば、転送クロックφＶのＬ電圧を負電圧にした場合の消費電力がさらに低減される。以下、この点について図面を用いて説明する。
【０１２９】
図１５に示したＴＤＩ方式リニアイメージセンサでは、入力クロックφＴが０Ｖの場合には基板電位Ｖｓｕｂ２を負電位にすると、初段のインバータ５５に貫通電流が流れることが想定された。これに対して、図１８に示した本実施形態に係るＴＤＩ方式リニアイメージセンサでは、ローレベル側も二つの電源電圧Ｖｓｓ１、Ｖｓｓ２を用いることで、入力クロックφＴが０Ｖの場合でも貫通電流が流れないようにする。
【０１３０】
図１８の単位セル回路において、入力クロックφＴが“Ｈ”のとき、初段インバータ５５の出力が“Ｌ”となり、Ｂ点の電位は「Ｖｓｓ１」となる。２段目のインバータ５６の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｄ点の電位は「Ｖｄｄ２」となる。このとき、逆向きのインバータ５８の入力が“Ｈ”であるから、その出力は“Ｌ”となり、Ｃ点の電位は「Ｖｓｓ２」に引き下げられる。このとき、Ｂ点〜Ｃ点間に設けられたＰＭＯＳトランジスタ６１はＢ点とＣ点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。３段目のインバータ５７の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｆ点の電位は「Ｖｓｓ２」となる。
【０１３１】
図１８の単位セル回路６０Ａにおける入力クロックφＴが“Ｌ”のときの動作については、実施の形態２（図１６）と同様であるため説明を省略する。
【０１３２】
以上の動作において、２段目以降のインバータ５６〜５８の入力電圧は「Ｖｄｄ２」または「Ｖｓｓ２」である。各電源電圧Ｖｄｄ２、Ｖｓｓ２をウェル電位Ｖｗｅｌｌと基板電位Ｖｓｕｂ２とに等しく設定することにより、これらのインバータ５６〜５８では貫通電流が流れないようにすることができる。
【０１３３】
また、初段のインバータ５５のハイレベル側の電源電圧Ｖｄｄ１を入力クロックφＴのＨ電圧と等しく設定し、ローレベル側の電源電圧Ｖｓｓ１を入力クロックφＴのＬ電圧と等しく設定することにより、初段のインバータ５５においても貫通電流が流れないようにすることができる。
【０１３４】
以上のような本実施形態に係るＴＤＩ方式リニアイメージセンサでは、共通の半導体基板２上に形成した回路の中でＣＭＯＳ回路の基板電位を「Ｖｓｓ１」と「Ｖｓｓ２」の２つに分ける必要がある。そこで、トリプルウェルのＣＭＯＳ回路を採用することにより、これを実現できる。
【０１３５】
以上の構成によれば、転送クロックφＶのＬ電圧を負電圧にする場合、ＴＤＩ段数設定の為の外部からの入力クロックφＴのクロック振幅が小さい場合における消費電力の低減をより良く行えるといった効果がある。
【０１３６】
以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板２には、トリプルウェル構造のトランジスタを含むＣＭＯＳ回路としてクロックドライバ回路１４Ａ及びライン選択回路２２等が構成される。これにより、クロックドライバ回路１４Ａとライン選択回路２２のＶＤＤ電圧およびＶＳＳ電圧を異なる電位に設定でき、第２の半導体基板２上の回路の低消費電力化を図ることができる。
【０１３７】
また、本実施形態に係るＴＤＩ方式リニアイメージセンサの駆動方法は、クロックドライバ回路１４Ａに、選択信号としての入力クロックφＴのＨ電圧に等しい電位「Ｖｄｄ１」を設定するステップと、入力クロックφＴのＬ電圧に等しい電位「Ｖｓｓ１」を設定するステップとを含む。これにより、クロックドライバ回路１４Ａに流れ得る貫通電流が低減され、消費電力を低減することができる。
【０１３８】
以上のように、本発明の具体的な実施形態及び変形例について説明したが、本発明は上記形態に限定されるものではなく、本発明の範囲内で種々の変更を行って実施することができる。例えば、上記の個々の実施形態の内容を適宜組み合わせたものを本発明の一実施形態としてもよい。
【符号の説明】
【０１３９】
１  第１の半導体基板、２  第２の半導体基板、３  画素アレイ、４  パッド、５  水平ＣＣＤ、６  出力アンプ、７  ＣＭＯＳ回路、８  バンプ、９  パッケージ、１０  パッド（パッケージ上）、１１  ワイヤボンド、１２  リードピン、１３  ＴＤＩ段数切替回路、１４  クロックドライバ回路、１５  選択線、１６  選択線、１７  画素、１８  電荷排出ドレイン、１９  電荷蓄積部、２０  転送ゲート、２１  分離領域、２２  コンタクト、２３  金属配線、２４  パッド、２５  単位セル回路、２６  金属配線、２７  パッド、２８  ライン選択回路、２９  ライン出力、３０  単位セル回路、３１  金属配線、３２  パッド、３３  垂直シフトレジスタ、３４  バンプ用パッド、３５  バンプ用パッド、３６  ＮＭＯＳ、３７  ＰＭＯＳ、３８  トランスミッションゲート、３９  インバータ、４０  ＮＭＯＳ、４１  インバータ、４２  電荷、４３  ポテンシャル井戸、４４  ｐ型Ｓｉ基板、４５  ゲート酸化膜、４６  ゲート、４７  ｎ型不純物領域、４８  チャネル、４９  Ｎウェル、５０  ゲート酸化膜、５１  ゲート、５２  ｐ型不純物領域、５３  チャネル、５４  フィールド酸化膜、５５  インバータ、５６  インバータ、５７  インバータ、５８  インバータ、５９  ＮＭＯＳ、６０  単位セル回路、６１  ＰＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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