(57)【要約】【課題】構成の簡素化が可能な不揮発性半導体記憶装置のデータ消去装置、および、製造装置の構成の簡素化が可能な不揮発性半導体記憶装置の製造方法を提供する。【解決手段】第１電圧の印加によりデータが書き込まれ、第２電圧の印加によりデータが消去されるセル１１を複数備える不揮発性半導体記憶装置のデータ消去装置であって、第２電圧の大きさを一定として、複数のセル１１に第２電圧を時間ｔ１の間印加することを複数回行って、複数のセル１１を第１の消去状態とし、複数のセル１１を第１の消去状態とした後、時間ｔ１よりも長い時間ｔ２の間、複数のセル１１に第２電圧を印加して、複数のセル１１を第１の消去状態よりも深い消去状態である第２の消去状態とし、複数のセル１１を第１の消去状態とする際に、複数のセル１１の消去状態に応じて、第２電圧を時間ｔ１の間印加することの回数を、セル１１またはセル群１６ごとに変化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電圧の印加によりデータが書き込まれ、前記第１電圧とは異なる第２電圧の印加によりデータが消去されるセル（１１）を複数備える不揮発性半導体記憶装置のデータ消去装置であって、
前記セルに電圧を印加する制御部（２）を備え、
前記制御部は、
前記第２電圧の大きさを一定として、
複数の前記セルに前記第２電圧を時間ｔ１の間印加することを複数回行って、複数の前記セルを第１の消去状態とし、
複数の前記セルを前記第１の消去状態とした後、前記時間ｔ１よりも長い時間ｔ２の間、複数の前記セルに前記第２電圧を印加して、複数の前記セルを前記第１の消去状態よりも深い消去状態である第２の消去状態とし、
複数の前記セルを前記第１の消去状態とする際に、複数の前記セルの消去状態に応じて、前記第２電圧を前記時間ｔ１の間印加することの回数を、前記セル、または、前記セルを複数含むセル群（１６）ごとに変化させる不揮発性半導体記憶装置のデータ消去装置。
【請求項２】
前記第１の消去状態は、前記セルに所定の電圧を印加したときに流れる電流値が所定の範囲内の値となることである請求項１に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項３】
前記制御部は、複数の前記セルを前記第１の消去状態とする際に、前記セルに所定の電圧を印加したときに流れる電流値が複数の前記セルにおいて所定の基準値以下となるまで、前記第２電圧を時間ｔ１の間印加することを繰り返す請求項１または２に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項４】
前記制御部は、複数の前記セルを前記第１の消去状態とする際に、前記第２電圧を時間ｔ１の間印加することを１回行った後に、前記電流値が所定の基準値よりも大きい前記セルが少なくとも１つ残されるように、前記時間ｔ１を設定する請求項３に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項５】
前記制御部は、複数の前記セルを前記第１の消去状態とする際に、前記セル群ごとに前記第２電圧を印加する請求項１ないし４のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項６】
１つの前記セル群に含まれる複数の前記セルのうち、前記第１電圧の印加によりデータが書き込まれたすべての前記セルを、前記第２電圧の１回の印加により前記第１の消去状態とするために必要な時間をｔ３として、
前記制御部は、複数の前記セルを前記第１の消去状態とする際に、前記時間ｔ１を前記時間ｔ３よりも短くして、複数の前記セルに前記第２電圧を前記時間ｔ１の間印加する請求項５に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項７】
前記制御部は、複数の前記セルを前記第１の消去状態とした後、複数の前記セルを前記第２の消去状態とする前に、複数の前記セルのうち他のセルよりも早く前記第１の消去状態となったセルに前記第１電圧を印加する請求項１ないし６のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項８】
前記制御部は、該セルが前記第１の消去状態となるまでに該セルに前記第２電圧が印加された回数が少ないほど、該セルに前記第１電圧を印加する時間を長くする請求項７に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項９】
前記制御部は、複数の前記セルを前記第２の消去状態とする際に、複数の前記セルのうち、前記第１の消去状態となるまでに前記第２電圧が印加された回数が所定の回数よりも多いセルにのみ、前記第２電圧を印加する請求項１ないし８のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１０】
前記所定の回数は、３回である請求項９に記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１１】
前記制御部は、複数の前記セルのうち１つのセルが前記第１の消去状態となるまでに該セルに前記第２電圧が印加された回数をｘとして、前記回数ｘが多いほど、該セルについての前記時間ｔ２を長くする請求項１ないし１０のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１２】
前記時間ｔ１は、１ｍｓｅｃ以下である請求項１ないし１１のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１３】
前記セルは、基板（１０）の表面に形成されたゲート絶縁膜（１７）と、前記ゲート絶縁膜の表面に形成された浮遊ゲート（１８）とを備えており、
前記制御部は、複数の前記セルを前記第１の消去状態とする際に、前記浮遊ゲートと前記基板との間に１０ＭＶ／ｃｍ以上１５ＭＶ／ｃｍ以下の電界が発生するように前記第２電圧を印加する請求項１ないし１２のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１４】
前記時間ｔ２は、１０ｍｓｅｃ以上である請求項１ないし１３のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１５】
前記時間ｔ２は、前記時間ｔ１の１０倍以上の長さである請求項１ないし１４のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去装置。
【請求項１６】
第１電圧の印加によりデータが書き込まれ、前記第１電圧とは異なる第２電圧の印加によりデータが消去されるセル（１１）を複数備える不揮発性半導体記憶装置の製造方法であって、
前記セルを検査することを備え、
前記検査することは、
前記第２電圧の大きさを一定として、
複数の前記セルに前記第２電圧を時間ｔ１の間印加することを複数回行って、複数の前記セルを第１の消去状態とすることと、
前記第１の消去状態とすることの後、前記時間ｔ１よりも長い時間ｔ２の間、複数の前記セルに前記第２電圧を印加して、複数の前記セルを前記第１の消去状態よりも深い消去状態である第２の消去状態とすることと、を備え、
前記第１の消去状態とすることでは、複数の前記セルの消去状態に応じて、前記第２電圧を前記時間ｔ１の間印加することの回数を、前記セル、または、前記セルを複数含むセル群（１６）ごとに変化させる不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第１の消去状態は、前記セルに所定の電圧を印加したときに流れる電流値が所定の範囲内の値となることである請求項１６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記第１の消去状態することでは、前記セルに所定の電圧を印加したときに流れる電流値が複数の前記セルにおいて所定の基準値以下となるまで、前記第２電圧を時間ｔ１の間印加することを繰り返す請求項１６または１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記第１の消去状態とすることでは、前記第２電圧を時間ｔ１の間印加することを１回行った後に、前記電流値が所定の基準値よりも大きい前記セルが少なくとも１つ残されるように、前記時間ｔ１を設定する請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記第１の消去状態とすることでは、前記セル群ごとに前記第２電圧を印加する請求項１６ないし１９のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
１つの前記セル群に含まれる複数の前記セルのうち、前記第１電圧の印加によりデータが書き込まれたすべての前記セルを、前記第２電圧の１回の印加により前記第１の消去状態とするために必要な時間をｔ３として、
前記第１の消去状態とすることでは、前記時間ｔ１を前記時間ｔ３よりも短くして、複数の前記セルに前記第２電圧を前記時間ｔ１の間印加する請求項２０に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記第１の消去状態とすることの後、複数の前記セルのうち他のセルよりも早く前記第１の消去状態となったセルに前記第１電圧を印加することを備える請求項１６ないし２１のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記第１電圧を印加することでは、該セルが前記第１の消去状態となるまでに該セルに前記第２電圧が印加された回数が少ないほど、該セルに前記第１電圧を印加する時間を長くする請求項２２に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記第２の消去状態とすることでは、複数の前記セルのうち、前記第１の消去状態とすることにおいて、前記第１の消去状態となるまでに前記第２電圧が印加された回数が所定の回数よりも多いセルにのみ、前記第２電圧を印加する請求項１６ないし２３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記所定の回数は、３回である請求項２４に記載の不揮発性半導体記憶装置の製造方法。
【請求項２６】
前記第１の消去状態とすることにおいて、複数の前記セルのうち１つのセルが前記第１の消去状態となるまでに該セルに前記第２電圧が印加された回数をｘとして、
前記第２の消去状態とすることでは、前記回数ｘが多いほど、該セルについての前記時間ｔ２を長くする請求項１６ないし２５のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２７】
前記時間ｔ１は、１ｍｓｅｃ以下である請求項１６ないし２６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２８】
前記セルは、基板（１０）の表面に形成されたゲート絶縁膜（１７）と、前記ゲート絶縁膜の表面に形成された浮遊ゲート（１８）とを備えており、
前記第１の消去状態とすることでは、前記浮遊ゲートと前記基板との間に１０ＭＶ／ｃｍ以上１５ＭＶ／ｃｍ以下の電界が発生するように前記第２電圧を印加する請求項１６ないし２７のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
前記時間ｔ２は、１０ｍｓｅｃ以上である請求項１６ないし２８のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項３０】
前記時間ｔ２は、前記時間ｔ１の１０倍以上の長さである請求項１６ないし２９のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のデータ消去装置および不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、浮遊ゲートに電荷を蓄積することによりデータを記憶するセルを複数備えた不揮発性半導体記憶装置が提案されている。このような不揮発性半導体記憶装置に記憶されたデータを読み出す方式には、閾値電圧を測定する方式とセルに流れる電流を測定する方式がある。セル電流を測定する方式は、浮遊ゲートに蓄積された電荷の量によってセルに流れる電流値が変化することを利用してデータを読み出す方式であり、例えばセル電流値が所定の基準値以下であるか否かによってデータの有無が判定される。
【０００３】
セル電流を測定する方式は、読み出しが早いという利点がある。しかしながら、浅い消去状態、すなわち、セル電流値が所定の基準値に近い状態のセルでは、浮遊ゲートに蓄積された電荷が時間の経過によって浮遊ゲートの外に移動したときに、セル電流値が基準値を超えるリテンション不良が発生しやすい。一方、これを防ぐために深い消去を実施すると、書き込み時間が長くなる。また、浅い消去状態および深い消去状態のいずれにおいてもセル電流値は０に近いので、セル電流値から消去状態の深さを知ることは難しい。
【０００４】
消去深さの安定性と、書き込み時間の短縮化とを両立させるために、例えば特許文献１では、以下の２段階に分けて消去を行う方法が提案されている。すなわち、第１段階ではステッピング電圧にて第１所定値まで消去し、第２段階でバルク電圧にて第２所定値まで消去する。これにより、過消去の抑制を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１３３８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の方法では、ステッピング電圧を印加するための回路が必要となるため、消去装置の構成が複雑になる。また、この消去装置を不揮発性半導体記憶装置の製造工程においてリテンション特性等の検査に用いる場合、製造装置の構成が複雑になる。
【０００７】
本発明は上記点に鑑みて、構成の簡素化が可能な不揮発性半導体記憶装置のデータ消去装置、および、製造装置の構成の簡素化が可能な不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１電圧の印加によりデータが書き込まれ、第１電圧とは異なる第２電圧の印加によりデータが消去されるセル（１１）を複数備える不揮発性半導体記憶装置のデータ消去装置であって、セルに電圧を印加する制御部（２）を備え、制御部は、第２電圧の大きさを一定として、複数のセルに第２電圧を時間ｔ１の間印加することを複数回行って、複数のセルを第１の消去状態とし、複数のセルを第１の消去状態とした後、時間ｔ１よりも長い時間ｔ２の間、複数のセルに第２電圧を印加して、複数のセルを第１の消去状態よりも深い消去状態である第２の消去状態とし、複数のセルを第１の消去状態とする際に、複数のセルの消去状態に応じて、第２電圧を時間ｔ１の間印加することの回数を、セル、または、セルを複数含むセル群（１６）ごとに変化させる。
【０００９】
データの消えやすさにはセルごとにばらつきがあり、データが消えやすいセルに第２電圧を長時間印加すると、データが深く消去される。これに対して、複数のセルに第２電圧を時間ｔ１の間印加することを複数回行い、かつ、複数のセルの消去状態に応じて第２電圧を印加する回数をセルまたはセル群ごとに変化させることにより、データが消えやすいセルが深い消去状態となることが抑制される。したがって、第２電圧の大きさ、時間ｔ１の長さ、および、第２電圧を印加する回数を適切に設定することで、複数のセルの消去深さを揃えて、複数のセルを浅い消去状態である第１の消去状態とすることができる。
【００１０】
その後、時間ｔ１よりも長い時間ｔ２の間、複数のセルに第２電圧を印加し、強い消去を行うことにより、複数のセルが安定した消去状態である第２の消去状態となる。このとき、時間ｔ２の長さを適切に設定することで、複数のセルが深すぎる消去状態となって書き込み時間が長くなることを抑制することができる。このような方法では、第２電圧の大きさを一定としたまま、消去深さの安定性と、書き込み時間の短縮化とを両立させることができるので、消去装置の構成の簡素化が可能となる。
【００１１】
また、請求項１６に記載の発明では、第１電圧の印加によりデータが書き込まれ、第１電圧とは異なる第２電圧の印加によりデータが消去されるセル（１１）を複数備える不揮発性半導体記憶装置の製造方法であって、セルを検査することを備え、検査することは、第２電圧の大きさを一定として、複数のセルに第２電圧を時間ｔ１の間印加することを複数回行って、複数のセルを第１の消去状態とすることと、第１の消去状態とすることの後、時間ｔ１よりも長い時間ｔ２の間、複数のセルに第２電圧を印加して、複数のセルを第１の消去状態よりも深い消去状態である第２の消去状態とすることと、を備え、第１の消去状態とすることでは、複数のセルの消去状態に応じて、第２電圧を時間ｔ１の間印加することの回数を、セル、または、セルを複数含むセル群（１６）ごとに変化させる。
【００１２】
このように、複数のセルに第２電圧を時間ｔ１の間印加することを複数回行い、かつ、複数のセルの消去状態に応じて第２電圧を印加する回数をセルまたはセル群ごとに変化させることにより、データが消えやすいセルが深い消去状態となることが抑制される。したがって、第２電圧の大きさ、時間ｔ１の長さ、および、第２電圧を印加する回数を適切に設定することで、複数のセルの消去深さを揃えて、複数のセルを浅い消去状態である第１の消去状態とすることができる。
【００１３】
その後、時間ｔ１よりも長い時間ｔ２の間、複数のセルに第２電圧を印加し、強い消去を行うことにより、複数のセルが安定した消去状態である第２の消去状態となる。このとき、時間ｔ２の長さを適切に設定することで、複数のセルが深すぎる消去状態となって書き込み時間が長くなることを抑制することができる。このような方法では、第２電圧の大きさを一定としたまま、消去深さの安定性と、書き込み時間の短縮化とを両立させることができるので、消去装置の構成の簡素化が可能となる。したがって、消去装置を不揮発性半導体記憶装置の製造工程においてリテンション特性等の検査に用いる場合に、製造装置の構成の簡素化が可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態にかかる不揮発性半導体記憶装置の断面図である。
【図２】図１の部分拡大図である。
【図３】第１実施形態にかかる不揮発性半導体記憶装置の構成図である。
【図４】読み出し電圧とセル電流値との関係を示すグラフである。
【図５】第１実施形態におけるデータ消去処理のフローチャートである。
【図６】第２実施形態におけるデータ消去処理のフローチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
第１実施形態について説明する。図１に示されるように、本実施形態の不揮発性半導体記憶装置１は、半導体基板１０に複数のセル１１が形成された構成とされている。半導体基板１０は、Ｐ型シリコン基板１２の上にＮ型ウェル１３が形成された構成とされており、Ｎ型ウェル１３の表層部には、複数のＰ型ウェル１４が互いに離された状態で設けられ、ＬＯＣＯＳ酸化膜１５によって区画されている。すなわち、Ｐ型ウェル１４はＮ型ウェル１３によって分離されている。
【００１８】
１つのＰ型ウェル１４には複数のセル１１が形成されており、１つのＰ型ウェル１４に形成された複数のセル１１でセル群１６が構成されている。そして、不揮発性半導体記憶装置１は、セル群１６を複数備えている。
【００１９】
セル１１は、「０」または「１」のデジタル情報を記憶させるためのものであり、１つのセル１１が１ビットに対応している。セル１１は、第１電圧の印加によりデータが書き込まれ、第１電圧とは異なる第２電圧の印加によりデータが消去される。
【００２０】
そして、複数のＰ型ウェル１４それぞれには、複数のセル１１の一部がそれぞれ設けられている。具体的な構造は、以下のようになっている。半導体基板１０の表面上に、ゲート絶縁膜１７、浮遊ゲート１８、層間絶縁膜１９、制御ゲート２０が順に積層された２層ポリシリコンゲート電極構造およびサイドウォール２１が形成されている。一方、半導体基板１０の表層のうち、この２層ポリシリコンゲート電極構造の両側に、Ｎ＋型のソース領域２２およびドレイン領域２３が形成されている。本実施形態では、隣り合う２つのセル１１がソース領域２２またはドレイン領域２３を共有するように各セル１１が配置されている。
【００２１】
図２に示されるように、Ｐ型ウェル１４、制御ゲート２０、ソース領域２２、ドレイン領域２３は制御部２に接続されている。制御部２は、不揮発性半導体記憶装置１のデータを消去する消去装置の一部であって、プロセッサ、記憶部（例えば、ＲＯＭ、ＲＡＭ）を含むマイクロコンピュータと、その周辺回路から構成されている。そして、データの書き込み、消去、読み出しのために、Ｐ型ウェル１４等に制御部２から電圧が印加されるようになっている。
【００２２】
具体的には、Ｐ型ウェル１４等は、図３に示すビット線電圧印加部２４、ビット線２５、制御ゲート電圧印加部２６、制御ゲート線２７、ワード線電圧印加部２８、ワード線２９、ウェル電位調整部３０、ウェル線３１を介して制御部２に接続されている。ビット線電圧印加部２４、制御ゲート電圧印加部２６、ワード線電圧印加部２８、およびウェル電位調整部３０は、制御部２からの指令に従って、ビット線２５、制御ゲート線２７、ワード線２９、ウェル線３１に電圧を印加する回路部である。
【００２３】
ビット線２５は複数形成されており、各ビット線２５には、複数のセル１１のドレイン領域２３が接続されている。また、制御ゲート線２７は複数形成されており、各制御ゲート線２７には、複数のセル１１の制御ゲート２０が接続されている。また、ワード線２９は複数形成されており、各ワード線２９には、複数のセル１１のソース領域２２が接続されている。また、ウェル線３１は複数形成されており、各ウェル線３１には、Ｐ型ウェル１４が接続されている。そして、各ビット線２５、各制御ゲート線２７、各ワード線２９、各ウェル線３１に適切な電圧を印加することにより、所望のセル１１において、データの書き込み、消去、読み出しを行うことができるようになっている。
【００２４】
不揮発性半導体記憶装置１におけるデータの書き込み、消去、読み出しの作動について説明する。データの書き込みを行うときには、セル１１に第１電圧が印加される。例えば、制御ゲート２０に５Ｖの書き込み電圧を印加し、ソース領域２２、ドレイン領域２３、Ｐ型ウェル１４をＧＮＤ電圧すなわち０Ｖとする。
【００２５】
これにより、半導体基板１０の表層のうち、チャネル領域に高エネルギー電子を発生させ、この高エネルギー電子を浮遊ゲート１８に注入する。このように、浮遊ゲート１８に高エネルギー電子を注入することでデータの書き込みを行う。
【００２６】
データの消去を行うときには、セル１１に第１電圧とは異なる第２電圧を印加する。例えば、制御ゲート２０に０Ｖの読み出し電圧を印加し、Ｐ型ウェル１４、ソース領域２２、ドレイン領域２３に５Ｖの電圧を印加する。
【００２７】
これにより、チャネル領域に高エネルギーホールを発生させ、この高エネルギーホールを浮遊ゲート１８に注入する。このようにして、電子が注入されている浮遊ゲート１８を中性状態とすることでデータの消去を行う。
【００２８】
データの読み出しを行うときには、セル１１に所定の電圧を印加する。例えば、制御ゲート２０に０Ｖの読み出し電圧を印加し、Ｐ型ウェル１４に５Ｖの電圧を印加し、ドレイン領域２３に１Ｖの電圧を印加し、ソース領域２２に０Ｖの電圧を印加する。そして、セル１１のドレイン領域２３とソース領域２２との間に流れる電流値を所定の基準値と比較することによって、セル１１に記憶されたデータが「０」と「１」のいずれであるかを判定する。
【００２９】
このように、第１電圧の印加によってセル１１にデータが書き込まれ、第２電圧の印加によってセル１１のデータが消去される。しかしながら、データの消えやすさにはセル１１ごとにばらつきがあるため、各セル１１に同じ大きさの第２電圧を同じ時間印加すると、各セル１１で消去深さが異なる状態となる。また、時間の経過により、浮遊ゲート１８に蓄積された電荷が浮遊ゲート１８の外に移動し、各セル１１の消去状態が浅くなる。
【００３０】
元の消去状態が深いセル１１では、図４（ａ）に示されるように、ある程度の時間が経過して消去状態が浅くなってもセル電流値が基準値以下となる。しかし、元の消去状態が浅いセル１１では、図４（ｂ）に示されるように、ある程度の時間が経過するとセル電流値が基準値よりも大きくなる。なお、図４のグラフにおいて、実線は元の消去状態におけるセル電流値を示し、一点鎖線はある程度の時間が経過した後のセル電流値を示している。また、制御ゲート２０を０Ｖとしたときのセル電流値で消去状態が判定され、セル電流の基準値は１．００×１０−６Ａとされている。
【００３１】
このように、元の消去状態が浅いセル１１では、時間の経過によってセル電流値が基準値を超えるリテンション不良が発生しやすい。一方、これを防ぐために深い消去を実施すると、書き込み時間が長くなる。
【００３２】
これに対して、本実施形態では、制御部２が図５に示すステップＳ１〜Ｓ４の処理を行うことにより、消去深さの安定性と、書き込み時間の短縮化とを両立させる。なお、図５に示すデータ消去処理は、不揮発性半導体記憶装置の出荷前に行われるセル１１のリテンション特性等の検査や、不揮発性半導体記憶装置の出荷後のデータ書き換え等に用いられる。
【００３３】
ステップＳ１〜Ｓ３では、弱い消去を繰り返し行い、すべてのセル１１を浅い消去状態である第１の消去状態とする。なお、ここでの第１の消去状態とは、セル１１に所定の電圧を印加したときに流れる電流値が所定の範囲内の値となることである。
【００３４】
まず、ステップＳ１では、制御部２は複数のセル１１に対して弱い消去を行う。具体的には、第２電圧の大きさを一定として、すなわち、Ｐ型ウェル１４、制御ゲート２０、ソース領域２２、ドレイン領域２３に印加する電圧を一定として、複数のセル１１に第２電圧を時間ｔ１の間印加する。
【００３５】
時間ｔ１は、データの消えやすさの面内ばらつきを考慮して、第２電圧の一度の印加によって１つのセル群１６に含まれるすべてのセル１１のデータが消去されないように設定される。すなわち、第２電圧を時間ｔ１の間印加することを１回行った後に、セル電流値が所定の基準値よりも大きいセル１１が少なくとも１つ残されるように、時間ｔ１を設定する。また、本実施形態では、時間ｔ１は一定とされている。
【００３６】
本実施形態では、第２電圧の印加をセル群１６ごとに行い、時間ｔ１を時間ｔ３よりも短くして、複数のセル１１に第２電圧を時間ｔ１の間印加する。なお、１つのセル群１６に含まれる複数のセル１１のうち、第１電圧の印加によりデータが書き込まれたすべてのセル１１を、第２電圧の１回の印加により第１の消去状態とするために必要な時間をｔ３とする。
【００３７】
本実施形態では、浮遊ゲート１８とＰ型ウェル１４との間に１０ＭＶ／ｃｍ以上１５ＭＶ／ｃｍ以下の電界が発生するように第２電圧を印加する。
【００３８】
なお、後述するステップＳ４において第２電圧を印加する時間をｔ２とすると、消去深さの安定性を向上させるために、時間ｔ２を時間ｔ１の１０倍以上とすることが好ましい。例えば時間ｔ１が１ｍｓｅｃであれば、時間ｔ２を１０ｍｓｅｃ以上とすることが好ましく、時間ｔ１が５ｍｓｅｃであれば、時間ｔ２を５０ｍｓｅｓｃ以上とすることが好ましい。本実施形態では、時間ｔ１を１ｍｓｅｃ以下とし、時間ｔ２を１０ｍｓｅｃ以上とする。
【００３９】
ステップＳ１の後、制御部２はステップＳ２へ進み、セル１１への第２電圧の印加を停止した後、セル１１に所定の読み取り電圧を印加してセル電流を測定し、ステップＳ３に進む。ステップＳ３では、制御部２は、セル電流値が所定の範囲内にあるか否かを判定する。本実施形態では、制御部２は、読み出し電圧が０Ｖのときにセル電流値が０Ａ以上１．００×１０−６Ａ以下であるか否かを判定する。
【００４０】
ステップＳ３においてセル電流値が所定の範囲内にあると判定された場合、制御部２はステップＳ４へ進み、ステップＳ３においてセル電流値が所定の範囲内にないと判定された場合、制御部２はステップＳ１に進む。
【００４１】
本実施形態では、ステップＳ３の判定はセル群１６ごとに行われる。すなわち、制御部２は、複数のセル群１６のうち１つのセル群１６において、このセル群１６に含まれるすべてのセル１１のセル電流値が所定の基準値以下となるまで、このセル群１６に対してステップＳ１を繰り返す。このようにして、ステップＳ１〜Ｓ３では、複数のセル１１の消去状態に応じて、ステップＳ１を行う回数がセル群１６ごとに変化する。
【００４２】
ステップＳ４では、制御部２は、複数のセル１１に対して追加消去を行う。具体的には、時間ｔ１よりも長い時間ｔ２の間、複数のセル１１に第２電圧を印加して、複数のセル１１を第１の消去状態よりも深い消去状態である第２の消去状態とする。本実施形態では、第２電圧はステップＳ１と同じ大きさとされる。また、前述したように、時間ｔ２は１０ｍｓｅｃ以上とされている。また、ステップ４における第２電圧の印加はセル群１６ごとに行われる。
【００４３】
ステップＳ１〜Ｓ３によって浅い消去状態で揃えられた複数のセル１１は、ステップＳ４によって消去深さが深くなる。すなわち、セル１１に所定の電圧を印加したときのセル電流値が、各セル１１において、第１の消去状態でのセル電流値よりも小さくなる。これにより消去状態が安定し、リテンション不良が抑制される。また、時間ｔ２を適切に設定することにより、複数のセル１１が深すぎる消去状態となることが抑制され、データの書き込み時間が長くなることが抑制される。
【００４４】
このように、ステップＳ１を複数回行い、かつ、ステップＳ１の回数をセル群１６ごとに変化させることにより、データが消えやすいセル１１が深い消去状態となることが抑制される。そして、ステップＳ４により、複数のセル１１が安定した深さの消去状態である第２の消去状態となる。
【００４５】
以上説明したように、本実施形態では、第２電圧の大きさを一定としたまま、消去深さの安定性と、書き込み時間の短縮化とを両立させることができる。したがって、消去装置の簡素化が可能となる。また、消去装置を不揮発性半導体記憶装置の製造工程においてリテンション特性等の検査に用いる場合に、製造装置の簡素化が可能となる。
【００４６】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対してデータ消去処理の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４７】
図６に示されるように、本実施形態では、ステップＳ３においてセル電流値が所定の基準値以下であると判定された後、ステップＳ４の前にステップＳ５が行われる。ステップＳ５では、制御部２は、一部のセル１１に対して弱い書き込みを行う。
【００４８】
具体的には、制御部２は、複数のセル１１のうち他のセル１１よりも早く第１の消去状態となったセル１１に対して第１電圧を印加し、第１電圧の大きさおよび第１電圧を印加する時間は、セル１１が第１の消去状態のまま維持されるように設定される。
【００４９】
また、本実施形態では、このセル１１が第１の消去状態となるまでに行われたステップＳ１の回数が少ないほど、このセル１１に第１電圧を印加する時間を長くする。
【００５０】
例えば、ｎ、ｋを自然数とし、セル群１６に含まれるすべてのセル１１が第１の消去状態になるまでにステップＳ１を行った回数をｎ＋ｋとして、ステップＳ１をｎ回行うまでに第１の消去状態になったセル１１に第１電圧を印加する時間を、ｋに比例して長くする。
【００５１】
データの消えやすさは１つのセル群１６の中でもばらつきがあるため、データの消去をセル群１６ごとに行う場合、１つのセル群１６の中で消去状態にばらつきが生じるおそれがある。これに対して、他のセル１１よりも早く第１の消去状態となったセル１１、すなわち、データが消えやすいセル１１に対して弱い書き込みを行うことにより、１つのセル群１６の中で消去状態を揃えることができる。これにより、書き込み時間をさらに短縮化することができる。
【００５２】
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５３】
例えば、ステップＳ３の判定をセル１１ごとに行い、ステップＳ１〜Ｓ３において、複数のセル１１の消去状態に応じて、ステップＳ１を行う回数をセル１１ごとに変化させてもよい。
【００５４】
また、ステップＳ４において、複数のセル１１のうち、第１の消去状態となるまでに行われたステップＳ１の回数が所定の回数よりも多いセル１１、すなわち、データが消えにくいセル１１にのみ第２電圧を印加してもよい。なお、本発明者らが行った実験では、ステップＳ１を３回行うことで、ほぼすべてのセル１１のデータが第１の消去状態となった。
【００５５】
また、データが消えにくいセル１１ほど長い時間をかけて追加消去を行うようにしてもよい。具体的には、複数のセル１１のうち１つのセル１１が第１の消去状態となるまでに行われたステップＳ１の回数をｘとして、回数ｘが多いほど、このセル１１についての時間ｔ２が長くなるようにステップＳ４を行ってもよい。例えば、時間ｔ２を回数ｘに比例して長くしてもよい。
【符号の説明】
【００５６】
１０  半導体基板
１１  セル
１６  セル群
１７  ゲート絶縁膜
１８  浮遊ゲート
２    制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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