(57)【要約】【課題】回路領域において、素子分離用の溝よりも深い溝内に形成され、配線と半導体基板とを電気的に接続する基板コンタクトプラグを形成する場合に、基板コンタクト開口率の不足に起因する基板コンタクトプラグの抵抗値の増大を防ぐ。【解決手段】配線Ｍ１と半導体基板ＳＢとに接続され、回路を構成しない基板コンタクトプラグＳＰ２を、半導体チップ領域の周縁部のシールリング領域１Ｂに形成する。基板コンタクトプラグＳＰ２は、素子分離用の溝Ｄ１よりも深い溝Ｄ２内に埋め込まれている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１領域および平面視で前記第１領域を囲む第２領域を有する半導体基板と、
前記第１領域の半導体基板の上面近傍に形成され、第１回路を構成する複数の素子と、
前記半導体基板の前記上面に形成された第１溝内に埋め込まれ、前記複数の素子同士を互いに分離する素子分離部と、
前記第１領域および前記第２領域のそれぞれの前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第２溝と、
前記第１領域の前記半導体基板上に層間絶縁膜を介して形成され、前記第１回路を構成する第１配線と、
前記第２領域の前記半導体基板上に前記層間絶縁膜を介して形成され、回路を構成しない第２配線と、
前記層間絶縁膜を貫通し、前記素子に接続された第１導電性接続部と、
前記第１領域の前記第２溝内に埋め込まれ、前記第２溝の底部で前記半導体基板に接続された第２導電性接続部と、
前記第２領域の前記第２溝内に埋め込まれ、回路を構成しない第３導電性接続部と、
を有し、
前記第２導電性接続部の上面は、前記第１配線に接続されており、
前記第３導電性接続部の上面は、前記第２配線に接続されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の前記上面に沿う方向において、前記第２導電性接続部および前記第３導電性接続部のそれぞれの幅は、前記第１導電性接続部の幅よりも大きい、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第３導電性接続部および前記第２配線は、平面視で前記第１領域を囲むように環状に形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２領域では、前記第３導電性接続部が複数並んで形成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板は、
基板と、
前記基板上に順に形成された絶縁膜および半導体層と、
を備えており、
前記第２導電性接続部および前記第３導電性接続部は、前記絶縁膜を貫通している、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２領域において、前記第２溝と平面視において重ならない位置に形成され、前記層間絶縁膜を貫通する第４導電性接続部をさらに有し、
前記第４導電性接続部は、回路を構成しておらず、
前記半導体基板の前記上面に沿う方向において、前記第４導電性接続部の幅は、前記第１導電性接続部の幅よりも大きい、半導体装置。
【請求項７】
請求項４記載の半導体装置において、
複数の前記第３導電性接続部うち、一部の前記第３導電性接続部は、平面視で前記第１領域を囲むように環状に形成されており、
複数の前記第３導電性接続部うち、他の一部である複数の前記第３導電性接続部は、平面視で前記第１領域を囲むように離散的に並んで配置されている、半導体装置。
【請求項８】
第１領域および平面視で前記第１領域を囲む第２領域を有する半導体基板と、
前記第１領域の半導体基板の上面近傍に形成され、第１回路を構成する複数の素子と、
前記半導体基板の前記上面に形成された第１溝内に埋め込まれ、前記複数の素子同士を互いに分離する素子分離部と、
前記第１領域および前記第２領域のそれぞれの前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第２溝と、
前記第１領域の前記半導体基板上に層間絶縁膜を介して形成され、前記第１回路を構成する第１配線と、
前記第２領域の前記半導体基板上に前記層間絶縁膜を介して形成され、回路を構成しない第２配線と、
前記層間絶縁膜を貫通し、前記素子に接続された第１導電性接続部と、
前記第１領域の前記第２溝内に埋め込まれ、前記第２溝の底部で前記半導体基板に接続された第２導電性接続部と、
前記第２溝と平面視で重ならない位置に形成され、前記第２領域において前記層間絶縁膜を貫通する第３導電性接続部と、
を有し、
前記第２導電性接続部の上面は、前記第１配線に接続されており、
前記第３導電性接続部の上面は、前記第２配線に接続されており、
前記半導体基板の前記上面に沿う方向において、前記第２導電性接続部および前記第３導電性接続部のそれぞれの幅は、前記第１導電性接続部の幅よりも大きい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第３導電性接続部は、前記素子分離部を貫通している、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第３導電性接続部の底部は、前記素子分離部の途中深さで終端している、半導体装置。
【請求項１１】
（ａ）第１領域と、前記第１領域を平面視で囲む第２領域とを備えた半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の上面に形成された第１溝に埋め込まれた素子分離部を形成する工程、
（ｃ）前記第１領域の前記半導体基板の前記上面近傍に複数の素子を形成する工程、
（ｄ）前記（ｃ）工程および前記（ｂ）工程の後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１領域および前記第２領域のそれぞれの前記半導体基板の前記上面に、前記第１層間絶縁膜を貫通し、前記第１溝よりも深さが深い第２溝を形成する工程、
（ｆ）前記半導体基板上に、前記第２溝を覆う第２層間絶縁膜を形成することで、前記第１層間絶縁膜および前記第２層間絶縁膜からなる第３層間絶縁膜を形成する工程、
（ｇ）ドライエッチングを行うことで、前記第１領域の前記第３層間絶縁膜を貫通し、前記第２溝内を通る第３溝と、前記第２領域の前記第３層間絶縁膜を貫通する第４溝とを形成する工程、
（ｈ）前記第３溝に埋め込まれ、第１回路を構成する第２導電性接続部と、前記第４溝に埋め込まれ、回路を構成しない第３導電性接続部とを形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第２導電性接続部および前記第３導電性接続部は、前記第２溝の底部で前記半導体基板に接続されている、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１領域および前記第２領域のそれぞれに前記第１溝および前記第１溝内の前記素子分離部を形成し、
前記（ｈ）工程では、前記第２導電性接続部と、前記素子分離部を貫通する前記第３導電性接続部とを形成し、
前記第３導電性接続部は、平面視において前記第２溝と重なっていない、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第３溝と、前記第２領域に複数並んで配置された前記第４溝とを形成し、
前記（ｈ）工程では、前記第２導電性接続部と、前記第２領域に複数並んで配置された前記第３導電性接続部とを形成する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
複数の前記第３導電性接続部のうち、一部の前記第３導電性接続部は、前記第２溝内を通って前記半導体基板に接続され、他の一部の前記第３導電性接続部は、平面視において前記第２溝と重っていない、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、基板コンタクトプラグを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を半導体基板の主面に有する半導体装置がある。また、半導体基板の主面に形成されたこのような深い溝内に形成され、当該溝の底面において半導体基板に接続される基板コンタクトプラグが知られている。
【０００３】
また、半導体ウェハを切削して複数の半導体チップを得るために行うダイシング工程に起因して半導体チップの回路領域に水分が侵入すること、および、当該ダイシング工程に起因して当該回路領域が金属汚染されることなどを防ぐための構造として、半導体チップの外周部に形成される金属部材などからなるシールリングが知られている。
【０００４】
特許文献１（特開２０１１−６６０６７号公報）および特許文献２（特開２０１１−１５１１２１号公報）には、深い溝を用いて素子分離を行うことが記載されている。
【０００５】
特許文献３（特開２０１５−３７０９９号公報）には、深い溝内にプラグを形成し、当該プラグを半導体基板に接続することが記載されている。
【０００６】
特許文献４（特開平８−３７２８９号公報）には、シールリングの構造が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６６０６７号公報
【特許文献２】特開２０１１−１５１１２１号公報
【特許文献３】特開２０１５−３７０９９号公報
【特許文献４】特開平８−３７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
回路領域において、他の素子分離溝よりさらに深い溝内に基板コンタクトプラグを形成するために、半導体基板上の層間絶縁膜の上面から半導体基板の深い位置まで達する当該溝をドライエッチングにより形成することが考えられる。この場合、当該溝の底部に絶縁性を有する変質層が形成され、これにより基板コンタクトプラグと半導体基板との間で接続不良が起き、半導体装置が正常に動作しなくなる問題がある。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、配線と半導体基板とに接続され、回路を構成しない基板コンタクトプラグを、シールリング領域に形成するものである。
【発明の効果】
【００１２】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、回路領域の基板コンタクトプラグの接続不良が発生することを防ぐことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体装置を説明する平面図である。
【図２】本発明の実施の形態１である半導体装置を説明する平面図である。
【図３】本発明の実施の形態１である半導体装置を説明する平面図である。
【図４】図２のＡ−Ａ線における断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】本発明の実施の形態１の変形例１である半導体装置を説明する平面図である。
【図１４】本発明の実施の形態１の変形例２である半導体装置を説明する断面図である。
【図１５】本発明の実施の形態１の変形例３である半導体装置を説明する断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態２の変形例１である半導体装置を説明する断面図である。
【図２０】本発明の実施の形態２の変形例２である半導体装置を説明する断面図である。
【図２１】本発明の実施の形態２の変形例３である半導体装置を説明する断面図である。
【図２２】本発明の実施の形態２の変形例４である半導体装置を説明する断面図である。
【図２３】本発明の実施の形態２の変形例５である半導体装置を説明する断面図である。
【図２４】本発明の実施の形態３である半導体装置を説明する断面図である。
【図２５】本発明の実施の形態３の変形例１である半導体装置を説明する断面図である。
【図２６】本発明の実施の形態３の変形例２である半導体装置を説明する平面図である。
【図２７】本発明の実施の形態３の変形例３である半導体装置を説明する平面図である。
【図２８】本発明の実施の形態３の変形例４である半導体装置を説明する平面図である。
【図２９】本発明の実施の形態３の変形例５である半導体装置を説明する平面図である。
【図３０】本発明の実施の形態３の変形例５である半導体装置を説明する断面図である。
【図３１】比較例である半導体装置を説明する断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
本願の半導体装置は、主に半導体チップのシールリング領域の構造に関するものである。以下の実施の形態では、図１、図２および図４のように、ダイシングを行うことによる個片化前の半導体ウェハの構造を示す図を用いて説明を行う場合があるが、本実施の形態の半導体装置は半導体ウェハのみならず、ダイシング工程後の半導体チップ（図３参照）をも含むものである。
【００１７】
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図１〜図３は、本発明の実施の形態１である半導体装置を説明する平面図である。図４は、本実施の形態の半導体装置を説明する断面図である。図４は、図２のＡ−Ａ線における断面図である。図４では、左から回路領域１Ａ、シールリング領域１Ｂ、スクライブ領域（スクライブライン）１Ｃおよびシールリング領域１Ｂを示している。
【００１８】
図１には、本実施の形態の半導体装置を含む半導体ウェハＷＦの平面図と、半導体ウェハＷＦの主面にアレイ状に並ぶ複数のチップ領域ＣＨＲのうちの１つを抜き出した拡大平面図とを示している。平面視において、各チップ領域ＣＨＲは矩形形状を有しており、回路領域１Ａおよびシールリング領域１Ｂを有している。半導体基板ＳＢは、単結晶シリコン（Ｓｉ）からなるｐ型の基板であり、トランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。
【００１９】
なお、本願でいう半導体ウェハＷＦは、個片化される前の円板状の基板を意味する場合と、個片化される前の円板状の基板および当該基板上に形成された半導体素子および配線層などを含む積層構造を意味する場合とがある。対して、本願でいう半導体基板ＳＢ（図４参照）は、半導体ウェハＷＦを構成する基板を意味する場合と、個片化された半導体チップを構成する基板を意味する場合とがあり、いずれの場合も、基板（例えばシリコン基板）上の半導体素子および配線層などは含まない。
【００２０】
図１に示すように、平面視において円い形状を有する半導体ウェハＷＦ（半導体基板ＳＢ）は、平面視における端部の一部に切り欠き（ノッチ）ＮＴを有している。また、半導体ウェハＷＦの主面には、行列状に並ぶ複数のチップ領域ＣＨＲが存在している。平面視において、各チップ領域ＣＨＲは矩形形状を有しており、回路領域１Ａおよびシールリング領域１Ｂを有している。回路領域１Ａは、所望のアナログ、デジタル回路が形成されている領域であり、回路を構成する半導体素子、配線、コンタクトプラグ（導電性接続部）、基板コンタクトプラグ（基板接続部）、ビア（導電性接続部）などが形成されている領域である。平面視において、各チップ領域ＣＨＲの回路領域１Ａは、環状のシールリング領域１Ｂの内側に位置している。
【００２１】
シールリング領域１Ｂは、半導体ウェハＷＦをダイシングブレードで切削する際に、シールリング領域１Ｂの内側にクラックが生じること、回路領域１Ａに水分が侵入すること、および、回路領域１Ａが金属汚染されることなどを防ぐため、金属配線および基板コンタクトプラグなどを配置する領域である。よって、シールリング領域１Ｂはチップ領域ＣＨＲの端部に環状に形成されており、チップ領域ＣＨＲの中心の回路領域１Ａを保護している。１方向に延在するシールリング領域１Ｂの短手方向の幅は、例えば６μｍ程度である。
【００２２】
チップ領域ＣＨＲは、半導体ウェハＷＦの上面に沿う第１方向および第２方向に複数並んで配置されている。第１方向および第２方向は、互いに直交している。半導体ウェハＷＦの上面に並ぶ複数のチップ領域ＣＨＲ同士の間は、互いに離間している。隣り合うチップ領域ＣＨＲ同士の間の領域はスクライブ領域１Ｃである。言い換えれば、スクライブ領域１Ｃはシールリング領域１Ｂを境界として、回路領域１Ａと反対側に位置する領域である。すなわち、各チップ領域ＣＨＲは、スクライブ領域１Ｃにより囲まれている。
【００２３】
また、スクライブ領域１Ｃは、第１方向または第２方向に延在している。スクライブ領域１Ｃは、その一部が、スクライブ領域１Ｃの延在方向に沿って切削される領域である。つまり、スクライブ領域１Ｃは、各チップ領域ＣＨＲを切り離すために一部が除去される領域である。当該切削により個片化された各チップ領域ＣＨＲは、半導体チップＣＨＰ（図３参照）となる。
【００２４】
図２に、第１方向に延在するスクライブ領域１Ｃおよび第２方向に延在するスクライブ領域１Ｃの交差する箇所を拡大して示す。図２は、図１の破線で囲まれた領域を拡大して示す平面図である。図２に示すように、スクライブ領域１Ｃは、第１方向または第２方向に延在しており、第１方向に延在するスクライブ領域１Ｃと第２方向に延在するスクライブ領域１Ｃとは、互いに直交している。１方向に延在するスクライブ領域１Ｃの短手方向の幅は、例えば１００μｍ程度である。
【００２５】
上記の半導体ウェハＷＦ（図１参照）をダイシング工程を行って個片化した結果得られる複数の半導体チップである半導体チップＣＨＰの１つを図３に示す。ダイシング工程では、ダイシングブレードを用いて、半導体ウェハのスクライブ領域（スクライブライン）１Ｃを切削することにより、半導体ウェハを個々の半導体チップに分離する。図３に示すように、半導体チップＣＨＰは、チップ領域ＣＨＲ（図１参照）を主に含み、端部にスクライブ領域１Ｃの一部を含んでいる。
【００２６】
上記ダイシング工程で使用するダイシングブレードの幅は、スクライブ領域１Ｃの短手方向の幅よりも小さい。したがって、ダイシング工程で切削を行っても、スクライブ領域１Ｃの一部は半導体チップＣＨＰの端部に残る。これは、切削が行われる範囲にばらつきがあり、シールリング領域１Ｂが切削されることを避ける必要があるためである。
【００２７】
シールリング領域１Ｂは半導体チップＣＨＰの中央の回路領域１Ａを保護するために設けられた領域であるため、平面視において回路領域１Ａの周囲を囲むように環状に形成されている。言い換えれば、シールリング領域１Ｂは平面視で矩形形状を有する半導体チップＣＨＰの外周である４辺に沿って、矩形に形成されている。つまり、平面視においてシールリング領域１Ｂは枠状に形成されており、図４を用いて後述するシールリング領域１Ｂに形成された配線およびビアも、シールリング領域１Ｂの延在方向に沿って環状に形成されている。ここで、図３に示すように、シールリング領域１Ｂに形成された基板コンタクトプラグＳＰ２も、平面視で環状の矩形形状を有している。すなわち、基板コンタクトプラグＳＰ２は４つの延在部を有し、これらの延在部を半導体チップＣＨＰの角部近傍で直角に繋げた構造を有しており、回路領域１Ａを囲むように連続的に形成されている。
【００２８】
図４に、本実施の形態の半導体装置の断面図であって、スクライブ領域１Ｃが切削されていない場合の断面図を示す。図４は、シールリング領域１Ｂおよびスクライブ領域１Ｃのそれぞれの短手方向に沿う断面図である。スクライブ領域１Ｃと回路領域１Ａとの間には、シールリング領域１Ｂが存在している。
【００２９】
図４に示すように、本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上にエピタキシャル成長法で形成されたエピタキシャル層（半導体層）とからなる積層基板を有している。以下では、半導体基板ＳＢおよび半導体基板ＳＢ上のエピタキシャル層を含む基板を、積層基板と呼ぶ。なお、半導体基板ＳＢおよびエピタキシャル層は半導体からなるため、当該積層基板を半導体基板と呼ぶこともできる。当該エピタキシャル層は、半導体基板ＳＢ上に順に形成されたｐ型半導体領域ＰＲ１、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ２を有している。
【００３０】
回路領域１Ａのｐ型半導体領域ＰＲ２の上部には、ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３が形成されている。ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれは、ｐ型半導体領域ＰＲ２の上面、つまり、積層基板の上面をチャネル領域として有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２は、ｎ型高耐圧トランジスタＱ３よりも低い電圧で駆動するＭＯＳ型の電界効果トランジスタである。ｎ型高耐圧トランジスタＱ３は、例えば４５Ｖの耐圧を有するＭＯＳ型の電界効果トランジスタである。図４では、左側から順にｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３を示している。
【００３１】
ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれは、積層基板の上面に形成された溝（分離溝）Ｄ１内に埋め込まれた絶縁膜からなる素子分離領域ＥＩにより互いに分離されている。素子分離領域ＥＩは、例えば主に酸化シリコンからなる。素子分離領域ＥＩは、回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃのいずれにも形成されている。スクライブ領域１Ｃでは、素子分離の用途に用いられない擬似的な素子分離領域ＥＩが複数並べて形成されている。
【００３２】
ｐ型半導体領域ＰＲ２の上面には、溝Ｄ１よりも深さが深いｎ型ウェルＷ１およびｐ型ウェルＷ２が隣り合って形成されており、ｐ型低耐圧トランジスタＱ１はｎ型ウェルＷ１上に形成され、ｎ型低耐圧トランジスタＱ２はｐ型ウェルＷ２上に形成されている。素子分離領域ＥＩは、比較的浅い素子分離部であり、例えばＳＴＩ（Shallow Trench Isolation）構造を有している。
【００３３】
ｐ型低耐圧トランジスタＱ１は、積層基板上にゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜からなるサイドウォールにより覆われている。また、ｐ型低耐圧トランジスタＱ１は、当該ゲート電極の直下のｎ型ウェルＷ１の上面を挟むように形成された一対のソース・ドレイン領域ＳＤ１を有している。ソース・ドレイン領域ＳＤ１はｐ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。一対の当該ソース・ドレイン領域ＳＤ１のそれぞれは、互いに隣接するエクステンション領域および拡散領域からなる。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造からなり、当該ゲート電極はポリシリコン膜からなる。
【００３４】
ｎ型低耐圧トランジスタＱ２は、積層基板上にゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜からなるサイドウォールにより覆われている。また、ｎ型低耐圧トランジスタＱ２は、当該ゲート電極の直下のｐ型ウェルＷ２の上面を挟むように形成された一対のソース・ドレイン領域ＳＤ２を有している。ソース・ドレイン領域ＳＤ２はｎ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。一対の当該ソース・ドレイン領域ＳＤ２のそれぞれは、互いに隣接するエクステンション領域および拡散領域からなる。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造からなり、当該ゲート電極はポリシリコン膜からなる。
【００３５】
ｎ型高耐圧トランジスタＱ３は、積層基板上に素子分離領域ＥＩおよびゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜からなるサイドウォールにより覆われている。ｎ型高耐圧トランジスタＱ３のゲート電極のゲート長方向の長さは、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート長方向の長さよりも大きい。また、ｎ型高耐圧トランジスタＱ３のゲート絶縁膜の厚さは、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート絶縁膜の厚さと同等、または、より厚い。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造からなり、当該ゲート電極はポリシリコン膜からなる。
【００３６】
ｎ型高耐圧トランジスタＱ３は当該ゲート電極の直下のｐ型半導体領域ＰＲ２の上面を挟むように形成されたソース領域ＳＲおよびドレイン領域ＤＲを有している。ソース領域ＳＲおよびドレイン領域ＤＲはｎ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。ドレイン領域ＤＲと上記ゲート電極の直下のｐ型半導体領域ＰＲ２の上面との間には、溝Ｄ１内に埋め込まれた素子分離領域ＥＩが設けられており、当該溝Ｄ１の側面および底面に隣接するｐ型半導体領域ＰＲ２の表面には、ｎ型オフセット領域ＯＦが形成されている。
【００３７】
また、ソース領域ＳＲは、ｐ型半導体領域ＰＲ２の上面に形成されたｐ型ウェルＷ３の上面に形成されており、ｐ型ウェルＷ３の上面には、ソース領域ＳＲと隣接するｐ型拡散領域ＰＤが形成されている。ｎ型オフセット領域ＯＦとｐ型ウェルＷ３とは、上記ゲート電極の直下において互いに離間している。また、ｎ型高耐圧トランジスタＱ３の直下のｎ型埋込み領域ＮＲとｐ型半導体領域ＰＲ２との間には、ｐ型埋込み領域ＰＲ３が形成されている。ソース領域ＳＲは、互いに隣接するエクステンション領域および拡散領域からなる。
【００３８】
ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれを構成する拡散領域は、当該拡散領域に隣接するエクステンション領域よりも不純物濃度が高い。このように、ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれは、不純物濃度が高い拡散領域と、不純物濃度が低いエクステンション領域とを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００３９】
ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれのソース・ドレイン領域の上面であって、各ゲート電極およびサイドウォールから露出する上面は、シリサイド層Ｓ１により覆われている。また、各ゲート電極の上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＣｏ（コバルト）またはＮｉ（ニッケル）などの金属とＳｉ（シリコン）とを反応させて形成された導体層である。スクライブ領域１Ｃでは、素子分離領域ＥＩから露出するｐ型半導体領域ＰＲ２の上面にｐ型拡散領域ＰＤが形成されており、スクライブ領域１Ｃの素子分離領域ＥＩおよびｐ型拡散領域ＰＤのそれぞれの上面は、絶縁膜ＩＦ１により覆われている。絶縁膜ＩＦ１は例えば酸化シリコン膜または窒化シリコン膜からなり、ｐ型拡散領域ＰＤの上面にシリサイド層が形成されることを防ぐために設けられている。
【００４０】
積層基板上には、ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２、ｎ型高耐圧トランジスタＱ３および絶縁膜ＩＦ１を覆うように、例えば主に酸化シリコン膜からなる層間絶縁膜（コンタクト層間膜）ＣＬが形成されている。層間絶縁膜ＣＬの上面は平坦化されている。回路領域１Ａでは、層間絶縁膜ＣＬの上面から下面に亘って形成され、層間絶縁膜ＣＬを貫通するコンタクトホール（接続孔）ＣＨが複数形成されており、それらのコンタクトホールＣＨ内に埋め込まれた導体膜からなるコンタクトプラグ（導電性接続部）ＣＰが、積層基板上に複数形成されている。コンタクトプラグＣＰは、主にＷ（タングステン）膜からなる金属膜（導体膜）により構成されている。
【００４１】
複数のコンタクトプラグＣＰのそれぞれは、例えばｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれに接続されている。つまり、複数のコンタクトプラグＣＰのそれぞれは、ｐ型低耐圧トランジスタＱ１のゲート電極、ｎ型低耐圧トランジスタＱ２のゲート電極、ｎ型高耐圧トランジスタＱ３のゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれの上面に、シリサイド層Ｓ１を介して接続されている。シリサイド層Ｓ１は、各ゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれと、コンタクトプラグＣＰとの間の接続抵抗を低減する役割を有している。
【００４２】
コンタクトプラグＣＰは、例えば円柱状の形状を有しており、１つのコンタクトプラグＣＰの直径、すなわち、半導体基板ＳＢの主面に沿う方向（横方向、水平方向）の幅の平均の値は、例えば０．１μｍ程度である。なお、図４では、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート電極に接続されたコンタクトプラグＣＰを図示していない。また、スクライブ領域１ＣにはコンタクトプラグＣＰは形成されておらず、本実施の形態では、シールリング領域１ＢにもコンタクトプラグＣＰは形成されていない。各コンタクトプラグＣＰの上面と層間絶縁膜ＣＬの上面とは略同一面において平坦化されている。
【００４３】
層間絶縁膜ＣＬ上には、複数の配線Ｍ１と、各配線Ｍ１の側面および上面を覆う層間絶縁膜ＩＬ１とを含む第１配線層が形成されている。また、第１配線層は、層間絶縁膜ＩＬ１を貫通して配線Ｍ１の上面に接続されたビアＶ１を含んでいる。層間絶縁膜ＩＬ１は例えば酸化シリコン膜からなり、配線Ｍ１は例えば主にＡｌ（アルミニウム）からなり、ビアＶ１は例えば主にＷ（タングステン）からなる。配線Ｍ１の下面の一部はコンタクトプラグＣＰの上面に接続されている。配線Ｍ１の横方向の幅は、コンタクトプラグＣＰおよびビアＶ１のそれぞれの横方向の幅よりも大きい。各ビアＶ１の上面と層間絶縁膜ＩＬ１の上面とは略同一面において平坦化されている。
【００４４】
第１配線層上には、第１配線層と同様の構成からなる第２配線層および第３配線層が順に積層されている。すなわち、第２配線層は、ビアＶ１の上面に接続された配線Ｍ２と、配線Ｍ２を覆う層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通して配線Ｍ２の上面に接続されたビアＶ２とを含んでいる。また、第３配線層は、ビアＶ２の上面に接続された配線Ｍ３と、配線Ｍ３を覆う層間絶縁膜ＩＬ３と、層間絶縁膜ＩＬ３を貫通して配線Ｍ３の上面に接続されたビアＶ３とを含んでいる。第３配線層上には、ビアＶ３の上面に接続された配線Ｍ４が複数形成されている。配線Ｍ４は、主にＡｌ（アルミニウム）からなる配線パターンである。
【００４５】
配線Ｍ４の上面および側面並びに層間絶縁膜ＩＬ３の上面は、層間絶縁膜ＩＬ３上に順に形成されたパッシベーション膜ＰＦおよびポリイミド膜ＰＩにより覆われている。ただし、スクライブ領域１Ｃの層間絶縁膜ＩＬ３の上面は、スクライブ領域１Ｃの端部を除き、パッシベーション膜ＰＦから露出している。また、スクライブ領域１Ｃにポリイミド膜ＰＩは形成されていない。なお、ボンディングパッド部（図示しない）では、パッシベーション膜ＰＦおよびポリイミド膜ＰＩは除去されており、配線Ｍ４の上面にボンディングワイヤなどを接続することができる。
【００４６】
回路領域１Ａの配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、互いに電気的にされている。すなわち、配線Ｍ４は、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１、コンタクトプラグＣＰおよびシリサイド層Ｓ１を介して、半導体素子に電気的に接続されており、回路を構成している。
【００４７】
ここで、一部の素子分離領域ＥＩの上面には、素子分離領域ＥＩの上面から半導体基板ＳＢの途中深さまで達する溝Ｄ２が複数形成されている。すなわち、溝Ｄ２は、素子分離領域ＥＩ、ｐ型半導体領域ＰＲ２、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通している。溝Ｄ２は、積層基板の上面に形成されているということもできる。積層基板の最上面から溝Ｄ２の底面までの深さは、積層基板の最上面から溝Ｄ１の底面までの深さよりも深い。つまり、溝Ｄ２の深さは、溝Ｄ１の深さよりも大きい。各溝Ｄ２のそれぞれの内側の一部には、層間絶縁膜ＣＬの一部が埋め込まれている。なお、スクライブ領域１Ｃでは、溝Ｄ１は形成されているが溝Ｄ２は形成されていない。
【００４８】
複数の溝Ｄ２のうち、素子分離部として用いられる溝Ｄ２の内側には、層間絶縁膜ＣＬに囲まれた空隙（中空部）が形成されている。つまり、当該溝Ｄ２の底面および側面は、層間絶縁膜ＣＬにより覆われている。以下では、素子分離部として用いられる溝Ｄ２をＤＴＩ（Deep Trench Isolation）構造と呼ぶ場合がある。ＤＴＩ構造は、例えば、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２からなるＣＭＯＳ（Complementary Metal Oxide Semiconductor）と、ｎ型高耐圧トランジスタＱ３とを電気的に分離するために形成されている。また、ＤＴＩ構造は、例えば、半導体素子と下記の基板コンタクトプラグＳＰ１とが、横方向において電気的に接続されることを防ぐために形成されている。ＤＴＩ構造は、空隙を含む構造を有しているため、溝Ｄ２内を層間絶縁膜ＣＬで完全に埋め込んだ構造に比べてより高い絶縁性を有している。
【００４９】
また、複数の溝Ｄ２のうち、一部の溝Ｄ２内には、基板コンタクトプラグ（基板接続部）ＳＰ１またはＳＰ２が埋め込まれている。すなわち、一部の溝Ｄ２内には、層間絶縁膜ＣＬの一部が埋め込まれており、当該溝Ｄ２内には、層間絶縁膜ＣＬの上面から溝Ｄ２内を通って溝Ｄ２の底面に達するコンタクトホール（基板コンタクト溝、接続孔）である溝Ｄ３が形成されており、溝Ｄ３内には、半導体基板ＳＢの上面に接続された導体膜からなる基板コンタクトプラグＳＰ１またはＳＰ２が埋め込まれている。つまり、溝（基板コンタクト溝、コンタクトホール、接続孔）Ｄ３は、溝Ｄ２と平面視において重なる範囲内に形成されており、溝Ｄ２の側面から離間して形成されている。溝Ｄ３の側面と溝Ｄ２の側面との間には、層間絶縁膜ＣＬの一部が形成されている。基板コンタクトプラグＳＰ１、ＳＰ２のそれぞれは、主にＷ（タングステン）膜からなる金属膜（導体膜）により構成されている。
【００５０】
溝Ｄ３の一部は、溝Ｄ２内の上記空隙により構成されている。基板コンタクトプラグＳＰ１、ＳＰ２は、層間絶縁膜ＣＬの上面の高さから、溝Ｄ２の底面に亘って形成され、溝Ｄ２内の上記空隙内に導体膜を充填することで形成されている。基板コンタクトプラグＳＰ１、ＳＰ２は、溝Ｄ２の底面において半導体基板ＳＢと電気的に接続されている。溝Ｄ３は溝Ｄ２より上方から溝Ｄ２の底面よりもさらに深い位置である半導体基板ＳＢの途中深さに亘って形成されている。すなわち、積層基板の最上面から溝Ｄ３の底面までの深さは、積層基板の最上面から溝Ｄ２の底面までの深さよりも深い。つまり、溝Ｄ３の深さは、溝Ｄ２の深さよりも大きい。
【００５１】
回路領域１Ａには、半導体基板ＳＢに所定の電圧を印加するための導電性接続部として複数の基板コンタクトプラグＳＰ１が複数設けられている。基板コンタクトプラグＳＰ１の上面は、配線Ｍ１の下面に接続されている。すなわち、基板コンタクトプラグＳＰ１は、半導体基板ＳＢと配線Ｍ１とに電気的に接続されており、回路を構成している。
【００５２】
また、本実施の形態の主な特徴の１つとして、シールリング領域１Ｂには、基板コンタクトプラグＳＰ２が形成されている。基板コンタクトプラグＳＰ２は、回路領域１Ａのｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３などの半導体素子、並びに、回路領域１Ａの配線Ｍ１〜Ｍ４などに対し電気的に接続されていない。
【００５３】
また、シールリング領域１Ｂには、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３が形成されており、これらの導体膜は、配線Ｍ１の下面に接続された基板コンタクトプラグＳＰ２に電気的に接続されている。ただし、シールリング領域１Ｂの配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、回路領域１Ａのｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３などの半導体素子、並びに、回路領域１Ａの配線Ｍ１〜Ｍ４などに対し電気的に接続されていない。つまり、シールリング領域１Ｂの基板コンタクトプラグＳＰ２、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は回路を構成しておらず、基板コンタクトプラグＳＰ２は、導電性を有する擬似的な基板接続部（ダミー基板コンタクトプラグ）と呼ぶことができる。
【００５４】
シールリング領域１Ｂおよびスクライブ領域１Ｃには基板コンタクトプラグＳＰ１は形成されておらず、回路領域１Ａおよびスクライブ領域１Ｃには、基板コンタクトプラグＳＰ２は形成されていない。回路領域１Ａおよびシールリング領域１Ｂのそれぞれの溝Ｄ２は、いずれも層間絶縁膜ＣＬおよび素子分離領域ＥＩを貫通して、半導体基板ＳＢの途中深さまで達している。つまり、溝Ｄ２、Ｄ３のそれぞれは、溝Ｄ１と平面視で重なる位置に形成されている。
【００５５】
シールリング領域１Ｂの溝Ｄ２、Ｄ３および基板コンタクトプラグＳＰ２は、図３に示すシールリング領域１Ｂの平面レイアウトに沿って延在しており、平面視において環状に形成された連続的なパターンを有している。すなわち、溝Ｄ２、Ｄ３および基板コンタクトプラグＳＰ２は図４の奥行き方向に延在している。同様に、シールリング領域１Ｂの基板コンタクトプラグＳＰ２、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、図３に示すシールリング領域１Ｂの平面レイアウトに沿って延在しており、平面視において環状に形成された連続的なパターンを有している。溝Ｄ２の短手方向の幅は、例えば０．８μｍであり、溝Ｄ３および基板コンタクトプラグＳＰ２の短手方向の幅は、例えば０．５μｍである。すなわち、溝Ｄ３および基板コンタクトプラグＳＰ２の短手方向の幅は、コンタクトプラグＣＰの直径よりも大きい。
【００５６】
基板コンタクトプラグＳＰ１は、平面視にいて所定の方向に延在するレイアウトを有していることが考えられるが、平面視において延在していない円柱状の構造を有していてもよい。基板コンタクトプラグＳＰ１が半導体基板ＳＢの主面に沿う方向に延在するパターンである場合、基板コンタクトプラグＳＰ１の短手方向の幅は、例えば、基板コンタクトプラグＳＰ２の短手方向の幅と同一である。また、基板コンタクトプラグＳＰ１が円柱状の構造を有している場合、基板コンタクトプラグＳＰ１の直径の平均値は、例えば、基板コンタクトプラグＳＰ２の短手方向の幅の大きさと同一である。
【００５７】
本実施の形態の半導体装置では、回路領域１Ａのｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２、ｎ型高耐圧トランジスタＱ３および受動素子（図示していない）を、コンタクトプラグＣＰ、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３などを用いて互いに電気的に接続し、これにより、回路領域１Ａ内に所望のアナログ・デジタル回路を構成している。
【００５８】
なお、ここでは基板コンタクトプラグＳＰ１、ＳＰ２の材料としてＷ（タングステン）を例示したが、溝Ｄ３内に埋め込まれ、基板コンタクトプラグＳＰ１、ＳＰ２を構成する材料は、例えばＣｕ（銅）またはポリシリコンなどであってもよい。また、基板コンタクトプラグＳＰ２の直上の配線Ｍ１の上面には段差が生じる可能性があるため、シールリング領域１ＢのビアＶ１は、基板コンタクトプラグＳＰ２の直上を避けて配置することが好ましい。
【００５９】
本実施の形態では、スクライブ領域１Ｃにシリサイド層Ｓ１を形成せず、配線などの金属膜も形成しない構成について説明した。ただし、ダイシング性に悪影響を及ぼさない限り、ゲート電極または金属配線などで形成したダミーパターン、半導体装置を作製する際に持ちるアライメントマーク、または、諸々の特性評価に用いるマークなどをスクライブ領域１Ｃに形成していてもよい。
【００６０】
＜半導体装置の製造方法について＞
以下に、図１、図３および図５〜図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。図５〜図１２は、本実施の形態の半導体装置の製造工程中の断面図である。図５〜図１２の各図では、左から順に回路領域１Ａ、シールリング領域１Ｂ、スクライブ領域（スクライブライン）１Ｃおよびシールリング領域１Ｂを示している。スクライブ領域１Ｃは、半導体装置の製造工程で半導体ウェハを個片化する際に切削する領域であり、シールリング領域１Ｂは、ダイシング工程で得られる半導体チップとなる領域である半導体チップ領域の周縁部に位置する領域であり、回路領域１Ａは、回路を構成する素子および配線などが形成される領域である。
【００６１】
半導体装置の製造工程では、まず、図１および図５に示すように、例えば単結晶シリコン（Ｓｉ）からなるｐ型の半導体基板ＳＢ、つまり半導体ウェハＷＦを準備する。半導体基板ＳＢは、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。半導体基板ＳＢ上には、半導体基板ＳＢよりもｐ型不純物濃度が低いエピタキシャル層が形成されている。エピタキシャル層は、エピタキシャル成長法で形成されたｐ型の半導体層である。半導体基板ＳＢおよびエピタキシャル層は、積層基板を構成する。
【００６２】
続いて、例えばイオン注入法によりエピタキシャル層にｎ型不純物を打ち込むことで、エピタキシャル層の途中深さにｎ型埋込み領域ＮＲを形成する。ｎ型埋込み領域ＮＲより下のエピタキシャル層は、ｐ型半導体領域ＰＲ１である。続いて、例えばイオン注入法によりエピタキシャル層にｐ型不純物を打ち込むことで、エピタキシャル層の上面からｎ型埋込み領域ＮＲの上部に亘って、エピタキシャル層内にｐ型半導体領域ＰＲ２を形成する。これにより、半導体基板ＳＢ上に順にｐ型半導体領域ＰＲ１、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ２が形成される。ｐ型半導体領域ＰＲ１、ＰＲ２のそれぞれの不純物濃度は、半導体基板ＳＢの不純物濃度より低い。
【００６３】
次に、図６に示すように、ｐ型半導体領域ＰＲ２の上面に、ハードマスク（図示しない）を用いたドライエッチング法により、複数の溝Ｄ１を形成する。続いて、各溝Ｄ１内を埋め込む絶縁膜からなる素子分離領域ＥＩを形成する。素子分離領域ＥＩは、例えば酸化シリコン膜からなり、ＳＴＩ構造を有する。ここでは、回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃのそれぞれに複数の素子分離領域ＥＩを形成する。
【００６４】
続いて、例えばイオン注入法でｎ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｎ型ウェルＷ１を形成し、例えばイオン注入法でｐ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｐ型ウェルＷ２を形成する。また、例えばイオン注入法でｐ型不純物およびｎ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３をそれぞれ形成する。また、ｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３を形成した領域、つまり高耐圧トランジスタ形成領域のｎ型埋込み領域ＮＲ上に、例えばイオン注入法を用いてｐ型不純物を打ち込み、これによりｐ型埋込み領域ＰＲ３を形成する。ｎ型ウェルＷ１、ｎ型オフセット領域ＯＦ、ｐ型ウェルＷ２およびＷ３を形成するイオン注入工程のそれぞれを行った後には、例えば窒素雰囲気中での熱処理を毎度行う。
【００６５】
その後、ｎ型ウェルＷ１上にｐ型低耐圧トランジスタＱ１を形成し、ｐ型ウェルＷ２上にｎ型低耐圧トランジスタＱ２を形成し、ｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３を形成したｐ型半導体領域ＰＲ２上にｎ型高耐圧トランジスタＱ３を形成する。本実施の形態の主要な特徴はこれらのトランジスタには無いため、トランジスタの製造工程を以下に簡単に説明する。
【００６６】
これらのトランジスタの形成工程では、まず、シリコン酸化膜若しくはシリコン窒化膜、または、それらの積層膜で構成されるゲート絶縁膜を、例えば熱酸化法などで積層基板の上面に形成する。次に、ゲート絶縁膜上に、複数のゲート電極を形成する。ゲート電極は、例えばＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコン膜を堆積した後、イオン注入法などにより当該ポリシリコン膜をｎ型またはｐ型に作り分ける。その後、フォトリソグラフィ技術およびドライエッチング法を用いて当該ポリシリコン膜およびゲート絶縁膜を所望のパターンに加工する。これにより、当該ポリシリコン膜からなる各種のゲート電極を形成する。
【００６７】
続いて、ｎ型ウェルＷ１の上面に、ｐ型不純物をイオン注入法などにより打ち込むことで、ｐ型半導体領域からなる一対のソース・ドレイン領域ＳＤ１を形成する。また、ｐ型ウェルＷ２の上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域からなる一対のソース・ドレイン領域ＳＤ２を形成する。また、ｎ型オフセット領域ＯＦの上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域からなるドレイン領域ＤＲを形成し、ｐ型ウェルＷ３の上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域からなるソース領域ＳＲを形成する。また、ソース領域ＳＲと隣接するｐ型ウェルＷ３の上面に、ｐ型不純物をイオン注入法などにより打ち込むことで、ｐ型半導体領域からなるｐ型拡散領域ＰＤを形成する。
【００６８】
また、シールリング領域１Ｂおよびスクライブ領域１Ｃにおいて素子分離領域ＥＩから露出するｐ型半導体領域ＰＲ２の上面にも、ｐ型半導体領域からなるｐ型拡散領域ＰＤを形成する。ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲ、ドレイン領域ＤＲおよびｐ型拡散領域ＰＤを形成するために行うイオン注入工程のそれぞれの後には、窒素雰囲気中での熱処理を毎度行う。
【００６９】
ここでは、ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれを、２段階の打ち込み工程により作り分けたエクステンション領域および拡散領域により形成している。エクステンション領域は拡散領域に比べ、不純物濃度が低く、トランジスタを構成するゲート電極側に位置し、浅い深さを有している。以上により、ｎ型ウェルＷ１の上部のソース・ドレイン領域ＳＤ１およびゲート電極を含むｐ型低耐圧トランジスタＱ１と、ｐ型ウェルＷ２の上部のソース・ドレイン領域ＳＤ２およびゲート電極を含むｎ型低耐圧トランジスタＱ２と、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極を含むｎ型高耐圧トランジスタＱ３とを形成することができる。なお、上記エクステンション領域を形成した後、上記拡散領域を形成する前に、各ゲート電極の側面を覆う絶縁膜からなるサイドウォールを形成する。
【００７０】
次に、図７に示すように、周知のサリサイドプロセスを行うことで、露出している各拡散領域および露出している各ゲート電極のそれぞれの表面を覆うシリサイド層Ｓ１を形成する。すなわち、まず、スクライブ領域１Ｃにシリサイド層Ｓ１が形成されることを防ぐため、スクライブ領域１Ｃにおいて露出するｐ型拡散領域ＰＤの上面およびスクライブ領域１Ｃの素子分離領域ＥＩの上面を絶縁膜ＩＦ１により覆う。絶縁膜ＩＦ１は例えばＣＶＤ法により形成され、例えば酸化シリコン膜または窒化シリコン膜からなるシリサイドプロテクション膜である。
【００７１】
続いて、半導体基板ＳＢ上の全面上に、例えばスパッタリング法を用いて、Ｃｏ（コバルト）またはＮｉ（ニッケル）などからなる金属膜を形成する。当該金属膜の膜厚は、例えば数十ｎｍ程度である。その後５００℃程度に積層基板を加熱することで、シリコンと当該金属膜とを反応させ、これによりシリサイド層Ｓ１を形成する。続いて、硫酸と過酸化水素水との混合液などによるウェットエッチング法などを行うことで、絶縁膜ＩＦ１、素子分離領域ＥＩおよびサイドウォール上に形成されたシリサイド層を除去する。その後、さらに８００℃程度の熱処理を行うことで、所望のシリサイド層Ｓ１を各拡散領域および各ゲート電極のそれぞれの表面上にのみ形成する。
【００７２】
次に、図８に示すように、窒化シリコン膜、酸化シリコン膜またはそれらの積層膜などで構成された層間絶縁膜（コンタクト層間膜）ＣＬ１を、例えばＣＶＤ法により形成する。その後、例えばＭＰ（Chemical Mechanical Polishing）法による平坦化処理を行って、層間絶縁膜ＣＬ１の上面を平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法などを用いたパターニング工程により、層間絶縁膜ＣＬ１、素子分離領域ＥＩ、エピタキシャル層および半導体基板ＳＢを加工することにより、溝Ｄ２を形成する。ここでは、後にＤＴＩ構造を形成する箇所のみならず、基板コンタクトプラグの形成箇所にも溝Ｄ２を形成する。すなわち、複数の溝Ｄ２は、ＤＴＩ構造形成用のものと、基板コンタクトプラグ形成用のものとを含んでいる。
【００７３】
溝Ｄ２は、層間絶縁膜ＣＬ１、素子分離領域ＥＩおよびエピタキシャル層を貫通し、半導体基板ＳＢの途中深さまで達する深い凹部である。ここでは溝Ｄ２をスクライブ領域１Ｃには形成せず、回路領域１Ａおよびシールリング領域１Ｂに形成する。各溝Ｄ２の横方向の幅は、例えば０．８ｎｍである。なお、溝Ｄ２を形成した後、分離耐圧の向上などを目的として、溝Ｄ２の底部にイオン注入法などでｐ型半導体領域を形成してもよい。
【００７４】
次に、図９に示すように、層間絶縁膜ＣＬ１上に、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）をさらにＣＶＤ法などにより形成（堆積）する。これにより、層間絶縁膜ＣＬ１と、その上の当該絶縁膜とからなる層間絶縁膜ＣＬを形成する。ここでは、当該絶縁膜を形成することで、当該絶縁膜により各溝Ｄ２を覆う。その後、ＣＭＰ法などにより、層間絶縁膜ＣＬの上面を平坦化する。図９では、層間絶縁膜ＣＬ１とその上の絶縁膜とを一体化して示しており、それらの境界を図示していない。
【００７５】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングを行うことにより、層間絶縁膜ＣＬを貫通するコンタクトホール（接続孔）ＣＨを複数形成する。上記絶縁膜の堆積工程では、溝Ｄ２の側面および底面に絶縁膜が堆積するが、溝Ｄ２内は絶縁膜により完全には埋め込まれず、一部中空となる。すなわち、溝Ｄ２内には、層間絶縁膜ＣＬを介して空隙が形成される。後の工程で内部に基板コンタクトプラグが形成される溝Ｄ２とは異なる溝Ｄ２内の層間絶縁膜ＣＬおよび空隙は、素子分離として用いられるＤＴＩ構造を構成している。
【００７６】
複数のコンタクトホールＣＨのそれぞれは、その底部において、例えばｐ型低耐圧トランジスタＱ１のゲート電極、ｎ型低耐圧トランジスタＱ２のゲート電極、ｎ型高耐圧トランジスタＱ３のゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれの上面上のシリサイド層Ｓ１を露出するものである。各コンタクトホールＣＨは、平面視で例えば円形の形状を有する孔部であり、その直径の平均値は例えば０．１μｍである。ここではコンタクトホールＣＨをスクライブ領域１Ｃおよびシールリング領域１Ｂには形成せず、回路領域１Ａのみに形成する。
【００７７】
次に、図１０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングを行うことにより、層間絶縁膜ＣＬを貫通する溝（基板コンタクト溝）Ｄ３を形成する。すなわち、まず、コンタクトホールＣＨ内を含む層間絶縁膜ＣＬ上に、レジストパターンであるフォトレジスト膜ＰＲを形成する。すなわち、フォトレジスト膜ＰＲは、全てのコンタクトホールＣＨの内部を完全に埋め込んでおり、層間絶縁膜ＣＬの上面を覆っている。また、フォトレジスト膜ＰＲは、一部の溝Ｄ２の直上の層間絶縁膜ＣＬの上面を露出しているパターンである。つまり、フォトレジスト膜ＰＲは基板コンタクトプラグを形成する箇所のみを開口しており、その開口の底部では層間絶縁膜ＣＬの上面が露出している。
【００７８】
続いて、フォトレジスト膜ＰＲをエッチングマスクとして用いて、ドライエッチング法により、層間絶縁膜ＣＬ、素子分離領域ＥＩ、エピタキシャル層を貫通し、溝Ｄ２の底面より下の半導体基板ＳＢの途中深さまで達する溝Ｄ３を形成する。ここでは、最初に層間絶縁膜ＣＬを上面から下方に向かって徐々にエッチングにより除去し、溝Ｄ３は溝Ｄ２内の空隙に達する。これにより溝Ｄ２内の空隙は、溝Ｄ３の一部となる。その後、ドライエッチング法などにより、溝Ｄ２の底部の層間絶縁膜ＣＬ、当該底部に残る酸化シリコン膜、窒化シリコン膜を除去することで、溝Ｄ３の底部に半導体基板ＳＢの上面を露出させる。これにより、層間絶縁膜ＣＬの上面から半導体基板ＳＢに達する溝Ｄ３が形成される。なお、溝Ｄ３を開口した後は、抵抗低減のためｐ型不純物を溝Ｄ３の底部に注入してもよい。
【００７９】
ここでは、溝Ｄ３をスクライブ領域１Ｃには形成せず、回路領域１Ａおよびシールリング領域１Ｂに形成する。溝Ｄ３は、例えば半導体基板ＳＢの主面に沿う水平方向に延在するパターンであり、溝Ｄ３の短手方向の幅は、例えば０．５μｍである。また、シールリング領域１Ｂの溝Ｄ２、Ｄ３は、平面視で矩形のチップ形成領域の４辺に沿って延在する長い環状パターンを有している。よって、回路領域１Ａの溝Ｄ３のみならず、シールリング領域１Ｂに環状パターンである溝Ｄ３を形成することにより、図１１を用いて説明した加工工程により溝Ｄ３を形成した際の半導体ウェハ全体の溝Ｄ３の開口率は、シールリング領域１Ｂに溝Ｄ３を形成しない場合に比べて顕著に大きくなる。
【００８０】
次に、図１１に示すように、フォトレジスト膜ＰＲを除去した後、コンタクトホールＣＨ内にコンタクトプラグ（導電性接続部）ＣＰを形成し、溝Ｄ３内に基板コンタクトプラグ（基板接続部）ＳＰ１またはＳＰ２を形成する。すなわち、半導体基板ＳＢの主面全面上に、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜をスパッタリング法などで堆積する。その後、ＣＶＤ法などにより、例えばＷ（タングステン）を主成分とする膜（主導体膜）を形成することで、コンタクトホールＣＨ内および溝Ｄ３内を完全に埋め込む。続いて、ＣＭＰ法により、層間絶縁膜ＣＬ上の余分な金属膜を除去することで層間絶縁膜ＣＬの上面を露出させる。
【００８１】
これにより、コンタクトホールＣＨ内には、バリアメタル膜および主導体膜からなるコンタクトプラグＣＰが形成され、溝Ｄ３内には、バリアメタル膜および主導体膜からなる基板コンタクトプラグＳＰ１またはＳＰ２が形成される。基板コンタクトプラグＳＰ１は、回路領域１Ａの溝Ｄ３内に形成される導体膜であり、基板コンタクトプラグＳＰ２は、シールリング領域１Ｂの溝Ｄ３内に形成される導体膜である。基板コンタクトプラグＳＰ１、ＳＰ２はいずれも、下面は半導体基板ＳＢに接続され、上面は層間絶縁膜ＣＬの上面と略同一面で平坦化されている。なお、スクライブ領域１Ｃには、コンタクトプラグＣＰ、基板コンタクトプラグＳＰ１、およびＳＰ２は形成されていない。また、シールリング領域１Ｂには、コンタクトプラグＣＰは形成されていない。
【００８２】
次に、図１２に示すように、層間絶縁膜ＣＬ、コンタクトプラグＣＰ、基板コンタクトプラグＳＰ１およびＳＰ２のそれぞれの上に、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜とアルミニウム膜からなる主導体膜とを積層する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該バリアメタル膜および当該主導体膜からなる配線Ｍ１を複数形成する。配線Ｍ１の下面の一部は、コンタクトプラグＣＰ、基板コンタクトプラグＳＰ１またはＳＰ２のそれぞれの上面に接続されている。ただし、回路領域１Ａに形成された配線Ｍ１は、シールリング領域１Ｂの基板コンタクトプラグＳＰ２には接続されていない。
【００８３】
続いて、層間絶縁膜ＣＬ上に、配線Ｍ１を覆うように、酸化シリコン膜または窒化シリコン膜またはそれらの積層膜などで構成される層間絶縁膜ＩＬ１を形成する。その後、例えばＣＭＰ法を用いて、層間絶縁膜ＩＬ１の上面を平坦化する。
【００８４】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、配線Ｍ１の上面を露出し、層間絶縁膜ＩＬ１を貫通するビアホールを形成する。その後、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜などで構成されたバリアメタル膜をスパッタ法などで堆積し、その後、ＣＶＤ法などでＷ（タングステン）を主成分とする膜（主導体膜）を形成することで、ビアホール内を埋め込む。その後、ＣＭＰ法などにより層間絶縁膜ＩＬ１上の余分なバリアメタル膜および主導体膜を除去し、層間絶縁膜ＩＬ１の上面を露出させることで、ビアホール内のバリアメタル膜および主導体膜からなるビアＶ１を形成する。これにより、配線Ｍ１、層間絶縁膜ＩＬ１およびビアＶ１を含む第１配線層を形成する。
【００８５】
続いて、第１配線層上に、第１配線層と同様の工程を行って第２配線層、第３配線層を順に形成する。その後、第３配線層上に、配線Ｍ１の形成方法と同様の方法により配線Ｍ４を形成する。回路領域１Ａに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、積層基板の上部に形成された半導体素子に電気的に接続されている。また、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、基板コンタクトプラグＳＰ２を介して半導体基板ＳＢに電気的に接続されている。
【００８６】
ただし、回路領域１Ａに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３および基板コンタクトプラグＳＰ２に対して電気的に接続されていない。つまり、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３および基板コンタクトプラグＳＰ２は、回路を構成していない。
【００８７】
続いて、配線Ｍ４を覆うパッシベーション膜ＰＦおよびポリイミド膜ＰＩを順に形成し、その後、パターニングを行うことで、スクライブ領域１Ｃのパッシベーション膜ＰＦおよびポリイミド膜ＰＩを除去する。これにより、スクライブ領域１Ｃの層間絶縁膜ＩＬ３の上面が露出する。これにより、本実施の形態の半導体装置が略完成する。
【００８８】
その後は、ダイシング工程を行って半導体ウェハＷＦ（図１参照）を個片化し、これにより、チップ体領域ＣＨＲ（図１参照）からなる半導体チップＣＨＰ（図３参照）を複数得ることができる。ダイシング工程では、ダイシングブレードによりスクライブ領域１Ｃを切削する。このとき、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３および基板コンタクトプラグＳＰ２からなるシールリングは、半導体ウェハが割れること（チッピング）を防止する役割を有する。また、シールリングは、ダイシング工程により得られた半導体チップＣＨＰの側面側から回路領域１Ａに水分が浸入すること、および、回路領域１Ａが金属汚染されることを防ぐ役割を有する。
【００８９】
したがって、シールリングにより回路領域１Ａを保護するため、シールリングを構成する各配線、各ビアおよび基板コンタクトプラグＳＰ２は、半導体チップＣＨＰの外周に沿って環状に形成されている（図３参照）。また、シールリングにより回路領域１Ａを保護するため、シールリング領域１Ｂの配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３および基板コンタクトプラグＳＰ２は、極力半導体基板ＳＢの主面に対して垂直な方向（上下方向）において重なるように形成する。なお、基板コンタクトプラグＳＰ２の直上の配線Ｍ１の上面に凹凸が形成されている場合には、当該配線Ｍ１の上面に接続するビアＶ１を、基板コンタクトプラグＳＰ２の直上から横方向にずらした位置に形成してもよい。
【００９０】
＜本実施の形態の効果＞
以下に、比較例として示す図３１を用いて、本実施の形態の効果について説明する。図３１は、比較例である半導体装置の断面図であり、図３１には図４と対応して回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃが示されている。
【００９１】
比較例の半導体装置は、シールリング領域１Ｂに基板コンタクトプラグが形成されておらず、シールリング領域１Ｂの配線Ｍ１の下に形成されたコンタクトプラグＣＰが、エピタキシャル層の上面、シリサイド層Ｓ１の上面または素子分離領域ＥＩの上面などに接続されている点で、本実施の形態とは異なる。図３１では、当該コンタクトプラグＣＰはエピタキシャル層の上面上に形成されたシリサイド層Ｓ１の上面に接続されており、積層基板の上面を彫り込んだ溝内には埋め込まれていない。また、比較例の当該コンタクトプラグＣＰは、基板コンタクトプラグの形成工程（図１０参照）で形成した開口部に導電膜を埋め込んで形成するものではなく、この点で、図１０を用いて説明した加工工程で形成した開口部である溝Ｄ３内に形成する基板接続部をシールリング領域１Ｂに形成する本実施の形態とは異なる。
【００９２】
半導体装置において、半導体ウェハの高い歩留まりを確保するためには、半導体装置を構成するトランジスタの特性、並びに、抵抗および容量などの受動素子の特性を、一定の規格範囲内に収めることが必須である。一方、半導体装置の回路領域内に配置する基板コンタクトプラグの数は、各半導体装置の要求や必要性により変化する。このため、個片チップ（半導体チップ）内に形成する基板コンタクトプラグを埋め込むための溝が占める面積、および、個片チップの面積に対する当該溝の平面視の面積が占める割合を示す開口率も、半導体装置ごとに変化する。
【００９３】
ここで、本発明者らは、複数の半導体装置における基板コンタクトプラグの抵抗値を調べたところ、当該抵抗値には基板コンタクトプラグ用溝の上記開口率（以下、基板コンタクト開口率と呼ぶ場合がある）に対する依存性があり、開口率が小さくなる半導体ウェハの中央近傍で当該抵抗値が上昇し、規格上限を超える問題が生じることを見出した。これは、例えば基板コンタクトプラグ用溝の開口時のドライエッチング工程において、基板コンタクト開口率が小さい場合、基板コンタクトプラグ用溝の底部に、ドライエッチングにより生じたポリマーに起因した変質層が形成されることが原因であると考えられる。
【００９４】
すなわち、半導体装置において形成される基板コンタクトプラグの数および面積が少なく、基板コンタクト開口率が小さい場合、開口率が大きい場合からポリマーの形成具合または除去性などが変化し、一部の基板コンタクトプラグ用溝の底部に絶縁性を有する変質層が集中的に形成される虞が高くなる。その場合、当該溝内に埋め込まれた基板コンタクトプラグと半導体基板との間に形成された当該変質層が介在するため、基板コンタクトプラグの抵抗値が上昇する問題が起きる。図３１に示す比較例では、基板コンタクトプラグＳＰ１は回路領域１Ａのみに形成されているため、溝Ｄ３を形成する際の基板コンタクト開口率は小さい、このため、一部の溝Ｄ３の底部に変質層ＡＲが形成されており、変質層ＡＲが基板コンタクトプラグＳＰ１と半導体基板ＳＢとの間の電気的接続の妨げとなっている。
【００９５】
本課題を解決する１つの手法として、半導体装置毎の基板コンタクト開口率を一定以上にする改善策が考えられるが、一方で、半導体装置毎に必要とされる基板コンタクトプラグの数は異なる。そのため、基板コンタクトプラグを殆ど必要としない半導体装置では、回路領域内に基板コンタクトプラグのダミーパターンを追加配置するなどの対策が必要になる。しかし、ダミーパターンを追加で配置する場合、配置するための面積を確保することが必要であり、かつ、基板コンタクトプラグ上に配線を配置することも必要になるため、チップ面積が余分に拡大する問題、および、メタル配線レイアウトの自由度が減少する問題が生じる。
【００９６】
これに対し、本実施の形態では図４に示すように基板コンタクトプラグＳＰ２をシールリング領域１Ｂに形成することで、基板コンタクトプラグＳＰ１、ＳＰ２を埋め込む溝Ｄ３を形成するドライエッチング工程（図１０参照）における基板コンタクト開口率を高めることができる。よって、上記変質層発生の原因であるポリマーの形成具合または除去性などを改善でき、これにより回路領域１Ａの溝Ｄ３の底部に変質層が生じることを防ぐことができる。また、回路領域１Ａの溝Ｄ３の底部に変質層が生じたとしても、形成される変質層の量を低減することができるため、基板コンタクトプラグＳＰ１の抵抗値の増大を抑えることができる。よって、半導体装置の信頼性を向上させることができる。
【００９７】
また、本実施の形態では、チッピング防止、防湿または金属汚染防止などの目的で設けるシールリングの下部に基板コンタクトプラグＳＰ２を形成しているため、半導体装置の面積が増大することはない。すなわち、回路領域１Ａに回路を構成しない基板コンタクトプラグＳＰ１のダミーパターンを配置する必要がないため、チップ面積の余分な拡大、および、メタル配線レイアウトの自由度の減少を防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【００９８】
また、基板コンタクトプラグＳＰ２の数が多い方が、基板コンタクト開口率が高くなるため、より顕著に上記効果を得ることができる。ただし、シールリング領域１Ｂは半導体チップの周縁部に亘って存在する比較的面積の大きい領域であるため、シールリング領域１Ｂに沿って基板コンタクトプラグＳＰ２を１つ環状に形成するだけで、概ね高抵抗不良が発生しない目安の開口率を得ることができる。すなわち、図３および図４に示すように、シールリング領域１Ｂに形成する基板コンタクトプラグＳＰ２が１つだけであっても、上記効果を得ることができる。
【００９９】
＜変形例１＞
図１３に、本実施の形態１の半導体装置の変形例１である半導体装置を説明する平面図を示す。図１３に示すように、シールリング領域１Ｂは平面視における角部は直角である必要はなく、当該角部を面取りした形状を有していてもよい。すなわち、基板コンタクトプラグＳＰ２並びに図４に示すシールリング領域１Ｂの配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３が、平面視において例えば多角形の環状構造を有していてもよい。
【０１００】
＜変形例２＞
図１４に、本実施の形態１の半導体装置の変形例２である半導体装置を説明する断面図を示す。図１４に示すように、本実施の形態の半導体装置は、ＳＯＩ（Silicon On Insulator）基板上に形成されていてもよい。ここでは、半導体基板ＳＢ上にＢＯＸ（Buried Oxide）層ＢＸが形成されており、ＢＯＸ層ＢＸ上には半導体層（ＳＯＩ層）ＳＬが形成されており、半導体層ＳＬ上にエピタキシャル層が形成されている。溝Ｄ２は、例えばＢＯＸ層ＢＸの上面まで達しいて半導体基板ＳＢまで達しておらず、溝Ｄ３はＢＯＸ層ＢＸを貫通して半導体基板ＳＢの途中深さまで達している。半導体層ＳＬと基板コンタクトプラグＳＰ１、ＳＰ２との間には層間絶縁膜ＣＬが介在しており、基板コンタクトプラグＳＰ１、ＳＰ２は、半導体基板ＳＢに接続されている。
【０１０１】
このようなＳＯＩ構造を有する半導体装置でも、上述した本実施の形態の効果を得ることができる。
【０１０２】
＜変形例３＞
図１５に、本実施の形態１の半導体装置の変形例３である半導体装置を説明する断面図を示す。図１５に示すように、本実施の形態の半導体装置の各配線は、いわゆるダマシン法により形成してもよい。
【０１０３】
ここでは、第１配線層は、層間絶縁膜ＣＬ上の層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１を貫通する配線溝内に形成された配線Ｍ１とからなる。配線Ｍ１は、いわゆるシングルダマシン法により形成することができる。すなわち、図１１を用いて説明した工程の後、層間絶縁膜ＣＬ上に層間絶縁膜ＩＬ１を形成し、続いて、層間絶縁膜ＩＬ１を加工して配線溝を形成し、配線溝の底部においてコンタクトプラグＣＰ、基板コンタクトプラグＳＰ１またはＳＰ２を露出させる。続いて、配線溝内に主にＣｕ（銅）膜からなる配線Ｍ１を埋め込んだ後、層間絶縁膜ＩＬ１の上面をＣＭＰ法などにより平坦化することで、第１配線層を形成することができる。
【０１０４】
次に、第１配線層上に、層間絶縁膜ＩＬ２、配線Ｍ２およびビアＶ１を含む第２配線層を形成する。第２配線層は、例えば、いわゆるデュアルダマシン法を用いて形成する。すなわち、第１配線層上にＣＶＤ法などを用いて層間絶縁膜ＩＬ２を形成した後、層間絶縁膜ＩＬ２の上面に配線溝を形成し、当該配線溝の底面から配線Ｍ１の上面まで達するビアホールを形成する。その後、当該配線溝内およびビアホール内を、主に銅膜からなる金属膜により埋め込むことで、配線溝内の配線Ｍ２と、ビアホール内のビアＶ１とを形成する。
【０１０５】
その後、第２配線層の形成工程と同様の工程を行って、第２配線層上の第３配線層を形成する。続いて、第３配線層上に、接続層を形成する。接続層は、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ４と、層間絶縁膜ＩＬ４を貫通するビアＶ３とを有している。ビアＶ３は、層間絶縁膜ＩＬ４を加工して形成したビアホール内に、主に銅膜からなる金属膜を埋め込むことで形成する。ビアＶ３は、接続層上に形成する配線Ｍ４の底面に接続する。
【０１０６】
このようにダマシン法を用いて配線などを形成する半導体装置でも、上述した本実施の形態の効果を得ることができる。また、ダマシン法により配線Ｍ１を形成する時に、配線Ｍ１の上面をＣＭＰ法により平坦化することができる。そのため、基板コンタクトプラグＳＰ２の直上にビアＶ１を形成することもできる。これにより、シールリング領域１Ｂの領域幅も縮小することができる。
【０１０７】
（実施の形態２）
以下に、図１６〜図１８を用いて、本実施の形態の半導体装置の製造方法および構造について説明する。図１６〜図１８は、本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。図１６〜図１８では、図４と同様に回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃを示している。
【０１０８】
本実施の形態の半導体装置の製造工程では、まず、図６〜図８を用いて説明した工程を行う。ただし、ここではシールリング領域１Ｂのエピタキシャル層の上面の全面を覆う素子分離領域ＥＩを形成し、かつ、シールリング領域１Ｂには溝Ｄ２を形成しない。
【０１０９】
次に、図１６に示すように、図９を用いて説明した工程と同様にして、層間絶縁膜ＣＬと、溝Ｄ２内の空隙を含むＤＴＩ構造を形成する。ただし、ここではシールリング領域１Ｂに溝Ｄ２がないため、シールリング領域１Ｂに空隙は形成されない。
【０１１０】
次に、図１７に示すように、図１０を用いて説明した工程と同様にしてフォトレジスト膜ＰＲおよび溝Ｄ３を形成する。本実施の形態ではシールリング領域１Ｂに溝Ｄ２および空隙を形成していないが、ここではシールリング領域１Ｂに溝Ｄ３を形成する。シールリング領域１Ｂの溝Ｄ３は、層間絶縁膜ＣＬおよび素子分離領域ＥＩを貫通して形成され、素子分離領域ＥＩ用の溝Ｄ１の底面まで達する。当該溝Ｄ３の短手方向の幅は、例えば０．５μｍであり、コンタクトホールＣＨの直径より大きい。その後の工程は、図１１および図１２を用いて説明した工程と同様に行うことで、図１８に示すように、本実施の形態の半導体装置が略完成する。
【０１１１】
これにより、シールリング領域１Ｂの溝Ｄ３内には、基板コンタクトプラグＳＰ３が形成される。基板コンタクトプラグＳＰ３は、短手方向の幅が例えば０．５μｍであり、溝Ｄ１の底面においてｐ型半導体領域ＰＲ２の上面に接続された基板接続部である。なお、本願では、図１０および図１７などに示す溝Ｄ３の形成工程で形成される溝Ｄ３内に形成され、コンタクトプラグＣＰの直径よりも大きい短手方向の幅を有する導電性接続部を、半導体基板ＳＢに接続されていなくても基板コンタクトプラグ（基板接続部）と呼ぶ。
【０１１２】
本実施の形態では、基板コンタクトプラグＳＰ３はｐ型半導体領域ＰＲ２、ＰＲ１、ｎ型埋込み領域ＮＲを貫通しておらず、半導体基板ＳＢにも接続されていない。ただし、図１６を用いて説明した溝Ｄ３の形成工程において、シールリング領域１Ｂに溝Ｄ３を開口することで、図３１に示す比較例に比べ、基板コンタクトプラグ用溝の開口時における開口率は確保できるため、前記実施の形態１と同様の効果を得ることができる。
【０１１３】
＜変形例１、変形例２＞
図１９に、本実施の形態２の半導体装置の変形例１である半導体装置を説明する断面図を示す。図１９に示すように、本実施の形態の半導体装置のシールリング領域１Ｂの基板コンタクトプラグＳＰ３は、溝Ｄ１の底面よりもさらに深い位置、つまり、当該底面の下のｐ型半導体領域ＰＲ２の途中深さに達して形成されていてもよい。また、図２０に、本実施の形態２の半導体装置の変形例２である半導体装置を説明する断面図を示す。図２０に示すように、本実施の形態の半導体装置のシールリング領域１Ｂの基板コンタクトプラグＳＰ３の底部は、素子分離領域ＥＩの途中深さで終端し、積層基板に達していなくてもよい。
【０１１４】
本変形例１、２の半導体装置の製造方法は、図１６〜図１８を用いて説明した方法と同様である。すなわち、図１６を用いて説明した工程でシールリング領域１Ｂに形成した溝Ｄ３が、溝Ｄ１の底面を掘り下げて形成された場合に、図１９に示す構造を得ることができる。また、当該エッチング量が比較的小さく、これにより溝Ｄ３が溝Ｄ１の底面に達しない場合に、図２０に示す構造を得ることができる。このような場合でも、図１６を用いて説明した溝Ｄ３の形成工程において、シールリング領域１Ｂに溝Ｄ３を開口することで、図３１に示す比較例に比べ、基板コンタクトプラグ用溝の開口時における開口率は確保できるため、前記実施の形態１と同様の効果を得ることができる。
【０１１５】
ただし、半導体チップの回路領域への水分侵入、および、金属汚染を防ぐための構造としては、図１９で示すように基板コンタクトプラグＳＰ３が溝Ｄ１の底面に達していることが好ましい。
【０１１６】
＜変形例３＞
図２１に、本実施の形態２の半導体装置の変形例３である半導体装置を説明する断面図を示す。図２１に示すように、本実施の形態の半導体装置のシールリング領域１Ｂの積層基板の上部に素子分離領域ＥＩが形成されず、基板コンタクトプラグＳＰ３が積層基板の上面のｐ型拡散領域ＰＤの上面に接続されていてもよい。
【０１１７】
本変形例の半導体装置の製造方法では、図６を用いて説明した工程でシールリング領域１Ｂの積層基板の上部に溝Ｄ１および素子分離領域ＥＩを形成せず、積層基板の上面にｐ型拡散領域ＰＤを形成するものであり、かつ、図７を用いて説明した工程で、絶縁膜ＩＦ１をシールリング領域１Ｂのｐ型半導体領域ＰＲ２の上面を覆うように形成する。その他の工程は、図１６〜図１８を用いて説明した上記半導体装置の製造方法と同様である。
【０１１８】
すなわち、図１６を用いて説明した工程では、シールリング領域１Ｂに溝Ｄ３を形成する際、溝Ｄ３は絶縁膜ＩＦ１を貫通して形成され、溝Ｄ３の底部はｐ型拡散領域ＰＤの上面で終端する。
【０１１９】
この結果、シールリング領域１Ｂに形成される溝Ｄ３内の基板コンタクトプラグＳＰ３の底部は、積層基板の上面の凹部内に埋め込まれはしない。このような場合でも、図１６を用いて説明した溝Ｄ３の形成工程において、シールリング領域１Ｂに溝Ｄ３を開口することで、図３１に示す比較例に比べ、基板コンタクトプラグ用溝の開口時における開口率は確保できるため、前記実施の形態１と同様の効果を得ることができる。
【０１２０】
＜変形例４＞
図２２に、本実施の形態２の半導体装置の変形例４である半導体装置を説明する断面図を示す。図２２に示すように、本実施の形態の半導体装置のシールリング領域１Ｂの積層基板の上部に素子分離領域ＥＩが形成されず、基板コンタクトプラグＳＰ３が積層基板の上面のｐ型拡散領域ＰＤ上のシリサイド層Ｓ１の上面に接続されていてもよい。
【０１２１】
本変形例の半導体装置の製造方法では、図６を用いて説明した工程でシールリング領域１Ｂの積層基板の上部に溝Ｄ１および素子分離領域ＥＩを形成せず、積層基板の上面にｐ型拡散領域ＰＤを形成するものであり、その他の工程は、図１６〜図１８を用いて説明した上記半導体装置の製造方法と同様である。すなわち、図７を用いて説明したシリサイド層Ｓ１の形成工程では、絶縁膜ＩＦ１に覆われていないシールリング領域１Ｂのｐ型拡散領域ＰＤの上面にもシリサイド層Ｓ１が形成される。その後、図１６を用いて説明した工程では、シールリング領域１Ｂに溝Ｄ３を形成する際、シリサイド層Ｓ１はエッチングに対する耐性が強く、加工が困難な層であるためエッチングストッパ膜として働く。よって、溝Ｄ３の底部はシリサイド層Ｓ１の上面で終端する。
【０１２２】
この結果、シールリング領域１Ｂに形成される溝Ｄ３内の基板コンタクトプラグＳＰ３の底面は、シリサイド層Ｓ１の上面に接続され、基板コンタクトプラグＳＰ３の下端は積層基板の上面の凹部内に埋め込まれはしない。このような場合でも、図１６を用いて説明した溝Ｄ３の形成工程において、シールリング領域１Ｂに溝Ｄ３を開口することで、図３１に示す比較例に比べ、基板コンタクトプラグ用溝の開口時における開口率は確保できるため、前記実施の形態１と同様の効果を得ることができる。
【０１２３】
＜変形例５＞
図２３に、本実施の形態２の半導体装置の変形例５である半導体装置を説明する断面図を示す。図２３に示すように、前記実施の形態１の変形例２であるＳＯＩ構造を、本実施の形態に適用してもよい。
【０１２４】
本変形例の半導体装置は、図１４に示す半導体装置と同様にＳＯＩ基板を有しており、図１８に示す半導体装置と同様に、シールリング領域１Ｂにおいて溝Ｄ１の底面に下端が接続された基板コンタクトプラグＳＰ３を有している。このような場合でも、図１６を用いて説明した溝Ｄ３の形成工程において、シールリング領域１Ｂに溝Ｄ３を開口することで、図３１に示す比較例に比べ、基板コンタクトプラグ用溝の開口時における開口率は確保できるため、前記実施の形態１と同様の効果を得ることができる。
【０１２５】
（実施の形態３）
以下に、図２４を用いて、本実施の形態３の半導体装置について説明する。本実施の形態は、シールリング領域に基板コンタクトプラグを複数形成するものである。図２４は、本発明の実施の形態３である半導体装置を説明する断面図である。図２４は図４に対応する回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃの断面図である。
【０１２６】
図２４に示すように、半導体チップＣＨＰ（図３参照）の４辺のそれぞれに沿って延在するシールリング領域１Ｂには、シールリング領域１Ｂの短手方向に並ぶ基板コンタクトプラグＳＰ４、ＳＰ５およびＳＰ６が形成されている。すなわち、平面視において、半導体チップＣＨＰの中央の回路領域１Ａ側から半導体チップＣＨＰの端部側に向かって、順に基板コンタクトプラグＳＰ４、ＳＰ５およびＳＰ６が並んで配置されている。ここでは、基板コンタクトプラグＳＰ４、ＳＰ５およびＳＰ６のそれぞれは平面視で環状の構造を有している。
【０１２７】
すなわち、平面視において回路領域１Ａを囲む環状の基板コンタクトプラグＳＰ４の外側に、基板コンタクトプラグＳＰ４を囲む環状の基板コンタクトプラグＳＰ５が形成されており、さらに、基板コンタクトプラグＳＰ５を囲む環状の基板コンタクトプラグＳＰ６が形成されている。言い換えれば、本実施の形態のシールリング領域１Ｂには、三重の基板コンタクトプラグが形成されている。つまり、シールリング領域１Ｂには、複数列の基板コンタクトプラグが並んで配置されている。
【０１２８】
基板コンタクトプラグＳＰ４、ＳＰ５およびＳＰ６のそれぞれは、図４を用いて説明した基板コンタクトプラグＳＰ２と同様の構造を有している。本実施の形態では、シールリング領域１Ｂに溝Ｄ３が開口されるため、前記実施の形態１と同様の効果を得ることができる。また、シールリング領域１Ｂにおける基板コンタクト用の溝Ｄ３の数を増やすことで、溝Ｄ３の形成時の基板コンタクト開口率を高めることができる。すなわち、図３１を用いて説明した変質層の発生に起因する回路領域１Ａでの基板コンタクトプラグＳＰ１の抵抗値の増大をより効果的に防ぐことができる。
【０１２９】
また、溝Ｄ３および基板コンタクトプラグの数を増やすことで、半導体チップの外部から進入する水分および汚染金属などを防止するシールリングの効果を強化することもできる。
【０１３０】
＜変形例１＞
図２５に、本実施の形態３の半導体装置の変形例１である半導体装置を説明する断面図を示す。図２５に示すように、シールリング領域１Ｂには２つの基板コンタクトプラグＳＰ４、ＳＰ６が形成されており、基板コンタクトプラグＳＰ４、ＳＰ６のそれぞれの間にはコンタクトプラグＣＰが形成されている。当該コンタクトプラグＣＰは、エピタキシャル層の上面に形成されたｐ型拡散領域ＰＤ上のシリサイド層Ｓ１の上面に接続されている。つまり、シールリング領域１Ｂには、直径（幅）が比較的小さいコンタクトプラグＣＰと、コンタクトプラグＣＰの当該直径よりも短手方向の幅が大きい基板コンタクトプラグＳＰ４、ＳＰ６が形成されている。
【０１３１】
本変形例では、前記実施の形態１に比べ、シールリング領域１Ｂにおける基板コンタクト用の溝Ｄ３を追加形成しているため、溝Ｄ３の形成時の基板コンタクト開口率を高めることができる。よって、図３１を用いて説明した変質層の発生に起因する回路領域１Ａでの基板コンタクトプラグＳＰ１の抵抗値の増大をより効果的に防ぐことができる。
【０１３２】
また、溝Ｄ３および基板コンタクトプラグの数を増やすこと、および、コンタクトプラグＣＰをシールリング領域１Ｂに形成することで、半導体チップの外部から進入する水分および汚染金属などを防止するシールリングの効果を強化することもできる。
【０１３３】
＜変形例２＞
図２６に、本実施の形態３の半導体装置の変形例２である半導体装置を説明する平面図を示す。
【０１３４】
図２６に示すように、半導体チップＣＨＰの４辺のそれぞれに沿って延在するシールリング領域１Ｂには、短手方向に並ぶ基板コンタクトプラグＳＰ４、ＳＰ５が形成されている。すなわち、平面視において、半導体チップＣＨＰの中央の回路領域１Ａ側から半導体チップＣＨＰの端部側に向かって、順に基板コンタクトプラグＳＰ４、ＳＰ５が並んで配置されている。ここで、平面視において、基板コンタクトプラグＳＰ５は環状の構造を有しているが、基板コンタクトプラグＳＰ４は環状構造を有していない。
【０１３５】
すなわち、１つの基板コンタクトプラグＳＰ４は半導体チップＣＨＰの端部である４辺のいずれかに沿って１方向に延在するパターンのみからなり、４つの基板コンタクトプラグＳＰ４が、平面視で矩形形状を有する回路領域１Ａの端部の４辺のそれぞれに沿って形成されている。基板コンタクトプラグＳＰ４同士は、平面視における半導体チップＣＨＰの角部近傍で互いに接続されていない。
【０１３６】
このように不連続な基板コンタクトプラグＳＰ４を形成したとしても、本変形例では、前記実施の形態１に比べ、シールリング領域１Ｂにおける基板コンタクト用の溝Ｄ３（図４参照）を追加形成しているため、溝Ｄ３の形成時の基板コンタクト開口率を高めることができる。よって、基板コンタクトプラグＳＰ１の抵抗値の増大をより効果的に防ぐことができる。
【０１３７】
また、基板コンタクトプラグＳＰ５は環状構造を有しているため、半導体チップの外部から進入する水分および汚染金属などを防止するシールリングの効果を確保することもできる。なお、基板コンタクトプラグＳＰ５を、図２５のシールリング領域１Ｂに示すコンタクトプラグＣＰと同様に、直径が細いコンタクトプラグＣＰとして形成したとしても、上記シールリングの効果を確保することができる。ただしその場合、シールリング領域１Ｂに形成する溝Ｄ３は、基板コンタクトプラグＳＰ４を埋め込むために形成するもののみとなるため、基板コンタクト開口率を増大させて基板コンタクトプラグＳＰ１の抵抗値の増大を防ぐ効果的は、前記実施の形態１と同等となる。
【０１３８】
また、基板コンタクトプラグ用の溝Ｄ３の平面レイアウトを変えることで、所望の基板コンタクト開口率に近づけることなどが容易となり、設計の自由度が向上する。
【０１３９】
＜変形例３＞
図２７に、本実施の形態３の半導体装置の変形例３である半導体装置を説明する平面図を示す。図２７に示す構造は、図２６を用いて説明したレイアウトと異なり、基板コンタクトプラグＳＰ４がより細分化されたものである。すなわち、平面視において、半導体チップＣＨＰの１辺に沿って延在する基板コンタクトプラグＳＰ４が、回路領域１Ａを囲むように等間隔に並んで複数形成されている。つまり、複数の基板コンタクトプラグＳＰ４は、回路領域１Ａを囲むように離散的に並んで配置されている。
【０１４０】
ここでは、基板コンタクトプラグＳＰ５が平面視で連続した環状構造を有しているのに対し、基板コンタクトプラグＳＰ４は離散的に半導体チップＣＨＰの４辺のそれぞれに沿って並んでいる。このように破線状に基板コンタクトプラグＳＰ４を形成したとしても、シールリング領域１Ｂにおいて基板コンタクト用の溝Ｄ３を形成しているため、図３１に示す比較例に比べ、溝Ｄ３の形成時の基板コンタクト開口率を高めることができる。よって、基板コンタクトプラグＳＰ１の抵抗値の増大を防ぐことができる。
【０１４１】
また、溝Ｄ３および基板コンタクトプラグの数を増やすこと、および、環状の基板コンタクトプラグＳＰ５をシールリング領域１Ｂに形成することで、半導体チップの外部から進入する水分および汚染金属などを防止するシールリングの効果を強化することもできる。なお、図２６を用いて説明した変形例２と同様に、本変形例の基板コンタクトプラグＳＰ５を、直径が基板コンタクトプラグＳＰ４の短手方向の幅に比べて小さいコンタクトプラグＣＰ（図２５参照）として形成してもよい。また、基板コンタクトプラグ用の溝Ｄ３の平面レイアウトを変えることで、所望の基板コンタクト開口率に近づけることなどが容易となり、設計の自由度が向上する。
【０１４２】
＜変形例４＞
図２８に、本実施の形態３の半導体装置の変形例４である半導体装置を説明する平面図を示す。図２８に示す構造は、図２７を用いて説明したレイアウトと異なり、基板コンタクトプラグＳＰ４を円筒形の基板接続部として形成したものである。つまり、基板コンタクトプラグ用の溝Ｄ３（図４参照）は、平面視において円形のホール形状を有している。この場合、溝Ｄ３の直径および基板コンタクトプラグＳＰ４の直径のそれぞれは、例えば０．５μｍであり、コンタクトプラグＣＰ（図４参照）の直径よりも大きい。
【０１４３】
本変形例でも、図２７を用いて説明した変形例３と同様の効果を得ることができる。なお、図２６を用いて説明した変形例２と同様に、本変形例の基板コンタクトプラグＳＰ５を、直径が基板コンタクトプラグＳＰ４の短手方向の幅に比べて小さいコンタクトプラグＣＰとして形成してもよい。
【０１４４】
＜変形例５＞
以下に、図２９および図３０を用いて、本実施の形態３の半導体装置の変形例５について説明する。本変形例は、シールリング領域に基板コンタクトプラグまたはコンタクトプラグを含めて複数の導電性接続部を形成するものである。図２９は、本発明の実施の形態３の変形例５である半導体装置を説明する平面図であり、図３０は、本発明の実施の形態３の変形例５である半導体装置を説明する断面図である。図２９は図３に対応する半導体チップの平面図であり、図３０は図４に対応する回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃの断面図である。
【０１４５】
図２９では、第１配線層を構成する２つの配線Ｍ１を示しており、図を分かり易くするため、配線Ｍ１にハッチングを付している。図２９では、配線Ｍ１の直下の基板コンタクトプラグＳＰ４およびコンタクトプラグＣＰを透過して示しており、それらの基板コンタクトプラグＳＰ４およびコンタクトプラグＣＰにはハッチングを付していない。
【０１４６】
図２９に示すように、半導体チップＣＨＰの４辺のそれぞれに沿って延在するシールリング領域１Ｂには、短手方向に並ぶ基板コンタクトプラグＳＰ４およびコンタクトプラグＣＰが形成されている。すなわち、平面視において、半導体チップＣＨＰの中央の回路領域１Ａ側から半導体チップＣＨＰの端部側に向かって、順に基板コンタクトプラグＳＰ４およびコンタクトプラグＣＰが並んで配置されている。ここで、コンタクトプラグＣＰは環状の構造を有しているが、基板コンタクトプラグＳＰ４は環状構造を有していない。基板コンタクトプラグＳＰ４のレイアウトは、図２６を用いて説明した基板コンタクトプラグＳＰ４のレイアウトと同様である。
【０１４７】
図２９および図３０に示すように、基板コンタクトプラグＳＰ４の上面に接続された配線Ｍ１と、シールリング領域１ＢのコンタクトプラグＣＰの上面に接続された配線Ｍ１とは、互いに離間している。すなわち、シールリング領域１Ｂの基板コンタクトプラグＳＰ４とコンタクトプラグＣＰとは、別々の配線Ｍ１に接続されている。
【０１４８】
図３０に示すように、基板コンタクトプラグＳＰ４は半導体基板ＳＢに接続されており、コンタクトプラグＣＰは、シールリング領域１Ｂのｐ型半導体領域ＰＲ２の上面に形成されたｐ型拡散領域ＰＤ上のシリサイド層Ｓ１の上面に接続されている。コンタクトプラグＣＰの上面に接続された配線Ｍ１は、ビアＶ１〜Ｖ３、配線Ｍ２およびＭ３を介して、配線Ｍ４に接続されている。つまり、シールリング領域１ＢのコンタクトプラグＣＰと、当該コンタクトプラグＣＰに電気的に接続された配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、半導体チップＣＨＰ（図２９参照）を水分、汚染金属またはチッピングなどから保護するシールリングとしての役割を有している。
【０１４９】
シールリング領域１Ｂにおいて基板コンタクトプラグＳＰ４の上面に接続された配線Ｍ１と、シールリング領域１ＢのコンタクトプラグＣＰの上面に接続された配線Ｍ１とは、いずれも回路を構成していない。本変形例のように、シールリング領域１Ｂにおいて基板コンタクトプラグＳＰ４の上面に接続された配線Ｍ１と、シールリング領域１ＢのコンタクトプラグＣＰの上面に接続された配線Ｍ１とを別々に形成しても、図２６を用いて説明した変形例２において、基板コンタクトプラグＳＰ５をコンタクトプラグＣＰに置き換えた場合の半導体装置と同様の効果を得ることができる。
【０１５０】
また、図２９および図３０に示すコンタクトプラグＣＰは、図２２のシールリング領域１Ｂに示すような基板コンタクトプラグＳＰ３であってもよい。
【０１５１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５２】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１５３】
（１）（ａ）第１領域と、前記第１領域を平面視で囲む第２領域とを備えた半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の上面に形成された第１溝に埋め込まれた素子分離部を形成する工程、
（ｃ）前記第１領域の前記半導体基板の前記上面近傍に複数の素子を形成する工程、
（ｄ）前記（ｃ）工程および前記（ｂ）工程の後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１領域および前記第２領域のそれぞれの前記半導体基板の前記上面に、前記第１層間絶縁膜を貫通し、前記第１溝よりも深さが深い第２溝を形成する工程、
（ｆ）前記半導体基板上に、前記第２溝を覆う第２層間絶縁膜を形成することで、前記第１層間絶縁膜および前記第２層間絶縁膜からなる第３層間絶縁膜を形成する工程、
（ｇ）ドライエッチングを行うことで、前記第１領域の前記第３層間絶縁膜を貫通し、前記第２溝内を通る第３溝と、前記第２領域の前記第３層間絶縁膜を貫通する第４溝とを形成する工程、
（ｈ）前記第３溝に埋め込まれ、第１回路を構成する第２導電性接続部と、前記第４溝に埋め込まれ、回路を構成しない第３導電性接続部とを形成する工程、
を有し、
前記第３導電性接続部は、平面視において前記第１溝および前記第２溝と重なっていない、半導体装置の製造方法。
【符号の説明】
【０１５４】
１Ａ    回路領域
１Ｂ    シールリング領域
１Ｃ    スクライブ領域
Ｄ１〜Ｄ３    溝
ＥＩ    素子分離領域
Ｍ１〜Ｍ４    配線
ＳＢ    半導体基板
ＳＰ１〜ＳＰ６    基板コンタクトプラグ
【図１】
2018148152.tif 000003
【図２】
2018148152.tif 000004
【図３】
2018148152.tif 000005
【図４】
2018148152.tif 000006
【図５】
2018148152.tif 000007
【図６】
2018148152.tif 000008
【図７】
2018148152.tif 000009
【図８】
2018148152.tif 000010
【図９】
2018148152.tif 000011
【図１０】
2018148152.tif 000012
【図１１】
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【図１２】
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【図１３】
2018148152.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2018148152.tif 000020
【図１９】
2018148152.tif 000021
【図２０】
2018148152.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2018148152.tif 000027
【図２６】
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【図２７】
2018148152.tif 000029
【図２８】
2018148152.tif 000030
【図２９】
2018148152.tif 000031
【図３０】
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【図３１】
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