(57)【要約】【課題】コストの増加や運転時の損失の増加を抑制しつつ、運転停止時にコンデンサを速やかに放電させる。【解決手段】本発明に係る電力変換装置１０は、直列に接続されたスイッチング素子１１，１２と、直列に接続されたスイッチング素子１１，１２に並列に接続されたコンデンサ１３と、スイッチング素子１１のゲート端子に電圧を印加する正側ドライブ回路１５と、スイッチング素子１２のゲート端子に電圧を印加する負側ドライブ回路１６とを備え、コンデンサ１３を放電させる放電期間において、正側ドライブ回路１５は、スイッチング素子１１のゲート端子にスイッチング素子１１の定格電流以下の電流しか流れない電圧を所定期間だけ印加し、負側ドライブ回路１６は、スイッチング素子１２のゲート端子に、所定期間において、所定のデューティでオンオフを繰り返す電圧を印加する。【選択図】図１
2018148729.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された第１のスイッチング素子および第２のスイッチング素子と、
前記直列に接続された第１のスイッチング素子および第２のスイッチング素子に並列に接続されたコンデンサと、
前記第１のスイッチング素子のゲート端子に電圧を印加する第１のドライブ回路と、
前記第２のスイッチング素子のゲート端子に電圧を印加する第２のドライブ回路とを備え、
前記コンデンサを放電させる放電期間において、
前記第１のドライブ回路は、前記第１のスイッチング素子のゲート端子に前記第１のスイッチング素子の定格電流以下の電流しか流れない電圧を所定期間だけ印加し、
前記第２のドライブ回路は、前記第２のスイッチング素子のゲート端子に、前記所定期間において、所定のデューティでオンオフを繰り返す電圧を印加することを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続された２つのスイッチング素子と、その２つのスイッチング素子に並列に接続されたコンデンサとを備える電力変換装置に関する。
【背景技術】
【０００２】
特許文献１，２には、直列に接続された２つのスイッチング素子と、直列に接続された２つのスイッチング素子に並列に接続されたコンデンサとを備える電力変換装置が開示されている。このような電力変換装置の構成例を図６に示す。
【０００３】
図６に示す電力変換装置１０Ａは、スイッチング素子１１，１２と、コンデンサ１３と放電抵抗１４と、ドライブ回路１５Ａ，１６Ａとを備える。
【０００４】
スイッチング素子１１とスイッチング素子１２とは直列に接続されている。コンデンサ１３および放電抵抗１４は、直列に接続されたスイッチング素子１１，１２と並列に接続されている。ドライブ回路１５Ａは、スイッチング素子１１に対応して設けられ、スイッチング素子１１のゲート端子にゲート電圧ｖｇｐを印加する。ドライブ回路１６Ａは、スイッチング素子１２に対応して設けられ、スイッチング素子１２のゲート端子にゲート電圧ｖｇｎを印加する。
【０００５】
通常、電力変換装置１０Ａの運転中はコンデンサ１３の電圧（コンデンサ電圧）が所定電圧に制御され、電力変換装置１０Ａの動作停止時には、ドライブ回路１５Ａ，１６Ａにより、対応するスイッチング素子１１，１２のゲート端子に、スイッチング素子１１，１２がオフ状態となるような電圧が印加される。ここで、安全上の観点から、電力変換装置１０Ａの運転停止時には、コンデンサ電圧は所定時間以内に所定電圧以下に放電する必要がある。そのため、コンデンサ電圧からドライブ回路などの制御電圧を取得していない場合には、コンデンサ１３を速やかに放電させるために、コンデンサ１３に並列に放電抵抗１４を接続している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３３３８５９号公報
【特許文献２】特開２００８−０６１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図６に示す電力変換装置１０Ａのように、運転停止時のコンデンサ１３の放電のために放電抵抗１４を設ける場合、放電抵抗１４を設けることによるコストの増加や運転時の損失の増加を招いてしまうという問題がある。
【０００８】
コンデンサ１３と放電抵抗１４との間にリレー回路を設け、運転中はリレー回路によりコンデンサ１３と放電抵抗１４とを遮断し、運転停止時にリレー回路によりコンデンサ１３と放電抵抗１４とを接続することも考えられる。こうすることで、運転時の放電抵抗１４による損失の増加を抑制しつつ、運転停止時には放電抵抗１４によりコンデンサ１３を放電させることができる。しかしながら、リレー回路を設けた場合でも、リレー回路を設けることによるコストの増加が生じ、また、リレー回路が故障すると運転停止時にコンデンサ１３を速やかに放電させることができなくなってしまう。
【０００９】
本発明の目的は、上述した課題を解決し、コストの増加や運転時の損失の増加を抑制しつつ、運転停止時にコンデンサを速やかに放電させることができる電力変換装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る電力変換装置は、直列に接続された第１のスイッチング素子および第２のスイッチング素子と、前記直列に接続された第１のスイッチング素子および第２のスイッチング素子に並列に接続されたコンデンサと、前記第１のスイッチング素子のゲート端子に電圧を印加する第１のドライブ回路と、前記第２のスイッチング素子のゲート端子に電圧を印加する第２のドライブ回路とを備え、前記コンデンサを放電させる放電期間において、前記第１のドライブ回路は、前記第１のスイッチング素子のゲート端子に前記第１のスイッチング素子の定格電流以下の電流しか流れない電圧を所定期間だけ印加し、前記第２のドライブ回路は、前記第２のスイッチング素子のゲート端子に、前記所定期間において、所定のデューティでオンオフを繰り返す電圧を印加する。
【発明の効果】
【００１１】
本発明に係る電力変換装置によれば、コストの増加や運転時の損失の増加を抑制しつつ、運転停止時にコンデンサを速やかに放電させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る電力変換装置の構成例を示す図である。
【図２】図１に示すスイッチング素子の一例としてのＩＧＢＴのエミッタ・コレクタ間電圧とコレクタ電流との関係を示す特性図である。
【図３】図１に正側ドライブ回路の構成例を示す図である。
【図４】図１に負側ドライブ回路の構成例を示す図である。
【図５】図１に示す正側ドライブ回路および負側ドライブ回路の動作を説明するための波形図である。
【図６】従来の電力変換装置の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について説明する。
【００１４】
図１は、本発明の一実施形態に係る電力変換装置１０の構成例を示す図である。図１においては、電力変換装置１０が単相インバータである例を示している。なお、図１において、図６と同様の構成については同じ符号を付す。
【００１５】
図１に示す電力変換装置１０は、スイッチング素子１１，１２（第１のスイッチング素子および第２のスイッチング素子）と、コンデンサ１３と、正側ドライブ回路（第１のドライブ回路）１５と、負側ドライブ回路（第２のドライブ回路）１６とを備える。
【００１６】
スイッチング素子１１とスイッチング素子１２とは直列に接続されている。コンデンサ１３は、直列に接続されたスイッチング素子１１，１２と並列に接続されている。
【００１７】
正側ドライブ回路１５は、コンデンサ１３のプラス側に接続されるスイッチング素子１１に対応して設けられ、スイッチング素子１１のゲート端子にゲート電圧ｖｇｐを印加する。負側ドライブ回路１６は、コンデンサ１３のマイナス側に接続されるスイッチング素子１２に対応して設けられ、スイッチング素子１２のゲート端子にゲート電圧ｖｇｎを印加する。
【００１８】
正側ドライブ回路１５および負側ドライブ回路１６はそれぞれ、図６に示すドライブ回路１５Ａ，１６Ａに対応する。したがって、本実施形態に係る電力変換装置１０は、図６に示す電力変換装置１０Ａから放電抵抗１４を削除した構成である。
【００１９】
電力変換装置１０の運転中は、図６に示す電力変換装置１０Ａと同様に、コンデンサ１３の電圧（コンデンサ電圧）が所定電圧に制御される。電力変換装置１０の動作停止時には、本実施形態においては、スイッチング素子１１，１２を同時にオンにしてコンデンサ１３を放電する放電期間を設け、スイッチング素子１１，１２でエネルギーを熱として消費させることでコンデンサ１３を放電させる。
【００２０】
ここで、スイッチング素子１１，１２を同時にオンさせると、スイッチング素子１１，１２に非常に大きな電流が流れ、スイッチング素子１１，１２の破壊を招いてしまう。そこで、本実施形態においては、コンデンサ１３の放電期間中に正側ドライブ回路１５がスイッチング素子１１のゲート端子に印加するゲート電圧ｖｇｐおよび負側ドライブ回路１６がスイッチング素子１２のゲート端子に印加するゲート電圧ｖｇｎを制御する。
【００２１】
スイッチング素子１１，１２は、ゲート端子に印加されるゲート電圧の大きさによって、素子に流れる電流が制限される特性を持つ。そのため、スイッチング素子１１，１２のゲート端子に印加するゲート電圧を制御することで、スイッチング素子１１，１２に大きな電流が流れることを防ぐことができる。
【００２２】
図２は、スイッチング素子１１，１２の一例としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）のエミッタ・コレクタ間電圧とコレクタ電流との関係を示す特性図である。
【００２３】
図２においては、ＩＧＢＴのゲート端子に印加するゲート電圧を異ならせた場合の、エミッタ・コレクタ間電圧とコレクタ電流との関係を示す特性線２１〜２４を示している。特性線２１から特性線２４の順に、ゲート電圧が低い。ここで、特性線２４では、エミッタ・コレクタ間電圧の全領域において、コレクタ電流がＩＧＢＴの定格電流以下に制限されている。
【００２４】
そのため、本実施形態においては、コンデンサ１３の放電期間中に、スイッチング素子１１，１２の両方をオンにするとともに、スイッチング素子１１，１２の少なくとも一方のゲート電圧として、特性線２４に対応する電圧Ｖｌｉｍ以下であって、スイッチング素子１１，１２をオンさせるのに十分な電圧以上の電圧が印加されるようにする。こうすることで、スイッチング素子１１，１２に流れる電流を定格電流以下に制限することができるので、スイッチング素子１１，１２に大電流が流れて破壊される可能性を低減しつつ、コンデンサ１３を速やかに放電させることができる。また、放電抵抗を設ける必要が無いため、コストおよび損失の増加を抑制することができる。
【００２５】
以下では、コンデンサ１３の放電期間中に、正側ドライブ回路１５によりスイッチング素子１１に流れる電流を制限する場合を例として説明する。この場合、正側ドライブ回路１５は、ゲート電圧ｖｇｐとして、電圧Ｖｌｉｍ以下であって、スイッチング素子１１をオンさせるのに十分な電圧以上の電圧をスイッチング素子１１のゲート端子に印加する。また、負側ドライブ回路１６は、ゲート電圧ｖｇｎとして、スイッチング素子１２をオンさせるのに十分な電圧以上の電圧をスイッチング素子１２のゲート端子に印加する。
【００２６】
まず、正側ドライブ回路１５の構成例について図３を参照して説明する。
【００２７】
図３に示す正側ドライブ回路１５は、基準ゲート信号生成部３０１と、単方向マルチバイブレータ３０２と、ＡＮＤ回路３０３と、ＮＯＴ回路３０４と、抵抗３０５，３０７〜３０９，３１２〜３１４と、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）３０６，３１１と、Ｐ型ＭＯＳＦＥＴ３１０とを備える。
【００２８】
基準ゲート信号生成部３０１は、オン時にスイッチング素子１１のゲート端子に印加されるゲート電圧ｖｇｐがオンとなるハイアクティブの基準ゲート信号ｖａを単方向マルチバイブレータ３０２、ＡＮＤ回路３０３およびＮＯＴ回路３０４に出力する。
【００２９】
単方向マルチバイブレータ３０２は、基準ゲート信号生成部３０１から入力された基準ゲート信号ｖａの立ち上がりエッジに対応して所定時間ｔｏｎだけオンとなる信号ｖｂをＡＮＤ回路３０３に出力する。
【００３０】
ＡＮＤ回路３０３は、基準ゲート信号生成部３０１から入力された基準ゲート信号ｖａと、単方向マルチバイブレータ３０２から入力された信号ｖｂとの論理積を信号ｖｃとして出力する。
【００３１】
ＮＯＴ回路３０４は、基準ゲート信号生成部３０１から入力された基準ゲート信号ｖａを反転した信号ｖｅを出力する。
【００３２】
抵抗３０５は、一端にはＡＮＤ回路３０３の出力が接続され、他端にはＮ型ＭＯＳＦＥＴ３０６のゲート端子が接続される。
【００３３】
Ｎ型ＭＯＳＦＥＴ３０６は、ゲート端子には抵抗３０５の他端が接続され、ソース端子は負電位である電位Ｖｇ１−とされ、ドレイン端子には抵抗３０７の一端および抵抗３０８の一端が接続される。
【００３４】
抵抗３０７は、一端にはＮ型ＭＯＳＦＥＴ３０６のドレイン端子および抵抗３０８の一端が接続され、他端にはＰ型ＭＯＳＦＥＴ３１０のソース端子および抵抗３１２の一端が接続される。
【００３５】
抵抗３０８は、一端にはＮ型ＭＯＳＦＥＴ３０６のドレイン端子および抵抗３０７の一端が接続され、他端にはＰ型ＭＯＳＦＥＴ３１０のゲート端子が接続される。
【００３６】
抵抗３０９は、一端にはＮＯＴ回路３０４の出力が接続され、他端にはＮ型ＭＯＳＦＥＴ３１１のゲート端子が接続される。
【００３７】
Ｐ型ＭＯＳＦＥＴ３１０は、ゲート端子には抵抗３０８の他端が接続され、ソース端子には抵抗３０７の他端および抵抗３１２の一端が接続され、ドレイン端子にはＮ型ＭＯＳＦＥＴ３１１のドレイン端子、抵抗３１２の他端、抵抗３１３の一端および抵抗３１４の一端が接続される。そして、Ｐ型ＭＯＳＦＥＴ３１０のソース端子は、正電位である電位Ｖｇ１＋とされる。
【００３８】
Ｎ型ＭＯＳＦＥＴ３１１は、ゲート端子には抵抗３０９の他端が接続され、ソース端子は電位Ｖｇ１−とされ、ドレイン端子にはＰ型ＭＯＳＦＥＴ３１０のドレイン端子、抵抗３１２の他端、抵抗３１３の一端および抵抗３１４の一端が接続される。そして、Ｎ型ＭＯＳＦＥＴ３１１のソース端子は、電位Ｖｇ１−とされる。基準ゲート信号生成部３０１、単方向マルチバイブレータ３０２、ＡＮＤ回路３０３およびＮＯＴ回路３０４それぞれの基準電位端子も電位Ｖｇ１−とされる。
【００３９】
抵抗３１２は、一端には抵抗３０７の他端およびＰ型ＭＯＳＦＥＴ３１０のソース端子が接続され、他端にはＰ型ＭＯＳＦＥＴ３１０のドレイン端子、Ｎ型ＭＯＳＦＥＴ３１１のドレイン端子、抵抗３１３の一端および抵抗３１４の一端が接続される。
【００４０】
抵抗３１３は、一端にはＰ型ＭＯＳＦＥＴ３１０のドレイン端子、Ｎ型ＭＯＳＦＥＴ３１１のドレイン端子、抵抗３１２の他端および抵抗３１４の一端が接続され、他端はグランド電位ＧＮＤ１とされる。
【００４１】
抵抗３１４は、一端にはＰ型ＭＯＳＦＥＴ３１０のドレイン端子、Ｎ型ＭＯＳＦＥＴ３１１のドレイン端子、抵抗３１２の他端および抵抗３１３の一端が接続される。そして、グランド電位ＧＮＤ１と抵抗３１４の他端との間の電圧がゲート電圧ｖｇｐとして出力される。
【００４２】
次に、図３に示す正側ドライブ回路１５の動作について説明する。
【００４３】
基準ゲート信号生成部３０１は、上述したように、オン時にゲート電圧ｖｇｐがオンとなるハイアクティブの基準ゲート信号ｖａを出力する。単方向マルチバイブレータ３０２は、基準ゲート信号ｖａの立ち上がりエッジに対応して所定時間ｔｏｎだけオンとなる信号ｖｂを出力する。ＡＮＤ回路３０３は、基準ゲート信号ｖａと信号ｖｂとの論理積の演算結果を信号ｖｃとして出力する。
【００４４】
ＡＮＤ回路３０３の出力にはＮ型ＭＯＳＦＥＴ３０６のゲート端子が接続されており、信号ｖｃがＮ型ＭＯＳＦＥＴ３０６のゲート端子に入力される。ゲート端子への信号ｖｃの入力により、Ｎ型ＭＯＳＦＥＴ３０６は信号ｖｃのオンオフに同期してオンオフする。
【００４５】
Ｎ型ＭＯＳＦＥＴ３０６がオンの場合には、電位Ｖｇ１−が信号ｖｄとしてＰ型ＭＯＳＦＥＴ３１０のゲート端子に印加される。また、Ｎ型ＭＯＳＦＥＴ３０６がオフの場合には、電位Ｖｇ１＋が、信号ｖｄとしてＰ型ＭＯＳＦＥＴ３１０のゲート端子に印加される。Ｐ型ＭＯＳＦＥＴ３１０は、信号ｖｄのオンオフ（信号ｖｄの電位の電位Ｖｇ１＋と電位Ｖｇ１−との切り替え）に同期してオンオフする。
【００４６】
Ｎ型ＭＯＳＦＥＴ３１１のゲート端子には、基準ゲート信号ｖａがＮＯＴ回路３０４により反転された信号ｖｅが印加される。Ｎ型ＭＯＳＦＥＴ３１１は、信号ｖｅのオンオフに同期してオンオフする。
【００４７】
Ｐ型ＭＯＳＦＥＴ３１０およびＮ型ＭＯＳＦＥＴ３１１のうち、一方のＭＯＳＦＥＴがオンの場合には、オンしているＭＯＳＦＥＴのソース端子に印加される電位（電位Ｖｇ１＋または電位Ｖｇ１−）が、ゲート電圧ｖｇｐとして出力される。また、Ｐ型ＭＯＳＦＥＴ３１０およびＮ型ＭＯＳＦＥＴ３１１の両方がオンの場合には、電位Ｖｇ１＋を抵抗３１２と抵抗３１３とで分圧した電圧が、ゲート電圧ｖｇｐとして出力される。抵抗３１２および抵抗３１３の抵抗値は、電位Ｖｇ１＋を分圧した電圧が上述した電圧Ｖｌｉｍとなるように調整される。
【００４８】
次に、負側ドライブ回路１６の構成例について図４を参照して説明する。
【００４９】
図４に示す負側ドライブ回路１６は、基準ゲート信号生成部４０１と、抵抗４０２と、Ｐ型ＭＯＳＦＥＴ４０３と、Ｎ型ＭＯＳＦＥＴ４０４と、抵抗４０５とを備える。
【００５０】
基準ゲート信号生成部４０１は、オフ時にスイッチング素子１２のゲート端子に印加されるゲート電圧ｖｇｎがオンとなるローアクティブの基準ゲート信号を出力する。基準ゲート信号生成部４０１のオン電位端子は正電位である電位Ｖｇ２＋とされ、基準ゲート信号生成部４０１の基準電位端子は負電位である電位Ｖｇ２−とされる。
【００５１】
抵抗４０２は、一端には基準ゲート信号生成部４０１の出力が接続され、他端にはＰ型ＭＯＳＦＥＴ４０３のゲート端子およびＮ型ＭＯＳＦＥＴ４０４のゲート端子が接続される。
【００５２】
Ｐ型ＭＯＳＦＥＴ４０３は、ゲート端子には抵抗４０２の他端が接続され、ソース端子は電位Ｖｇ２＋とされ、ドレイン端子にはＮ型ＭＯＳＦＥＴ４０４のドレイン端子および抵抗４０５の一端が接続される。
【００５３】
Ｎ型ＭＯＳＦＥＴ４０４は、ゲート端子には抵抗４０２の他端が接続され、ソース端子は電位Ｖｇ２−とされ、ドレイン端子にはＰ型ＭＯＳＦＥＴ４０３のドレイン端子および抵抗４０５の一端が接続される。
【００５４】
抵抗４０５は、一端にはＰ型ＭＯＳＦＥＴ４０３のドレイン端子およびＮ型ＭＯＳＦＥＴ４０４のドレイン端子が接続される。そして、グランド電位ＧＮＤ２と抵抗４０５の他端との間の電圧がゲート電圧ｖｇｎとして出力される。
【００５５】
次に、図４に示す負側ドライブ回路１６の動作について説明する。
【００５６】
基準ゲート信号生成部４０１は、上述したように、オフ時にスイッチング素子１２のゲート端子に印加されるゲート電圧ｖｇｎがオンとなるローアクティブの基準ゲート信号を出力する。基準ゲート信号生成部４０１から出力された信号は、抵抗４０２を介して、Ｐ型ＭＯＳＦＥＴ４０３のゲート端子およびＮ型ＭＯＳＦＥＴ４０４のゲート端子に印加される。
【００５７】
基準ゲート信号生成部４０１から出力された信号のオンオフに同期して、Ｐ型ＭＯＳＦＥＴ３１０およびＮ型ＭＯＳＦＥＴ３１１のうち、一方のＭＯＳＦＥＴがオンとなる。そして、オンしているＭＯＳＦＥＴのソース端子に印加される電位（電位Ｖｇ２＋または電位Ｖｇ２−）が、ゲート電圧ｖｇｎとして出力される。
【００５８】
次に、正側ドライブ回路１５および負側ドライブ回路１６の動作について、図５に示す波形図を参照してより詳細に説明する。
【００５９】
まず、定常動作状態での正側ドライブ回路１５および負側ドライブ回路１６の動作について説明する。
【００６０】
時刻ｔ１において、基準ゲート信号生成部３０１は、基準ゲート信号ｖａをオンにする（基準ゲート信号ｖａの電位を、電位Ｖｇ１−より高く、グランド電位ＧＮＤ１よりも低い所定の電位とする）。単方向マルチバイブレータ３０２は、基準ゲート信号ｖａがオンになると、基準ゲート信号ｖａの立ち上がりエッジに対応して信号ｖｂを所定時間ｔｏｎだけオンにする（信号ｖｂの電位を、電位Ｖｇ１−より高く、グランド電位ＧＮＤ１よりも低い所定の電位とする）。
【００６１】
基準ゲート信号ｖａおよび信号ｖｂがオンになると、ＡＮＤ回路３０３は、信号ｖｃをオンにする（信号ｖｃの電位を、電位Ｖｇ１−より高く、グランド電位ＧＮＤ１よりも低い所定の電位とする）。この信号ｖｃがＮ型ＭＯＳＦＥＴ３０６のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３０６はオンとなる。Ｎ型ＭＯＳＦＥＴ３０６がオンとなることで、電位Ｖｇ１−の信号ｖｄがＰ型ＭＯＳＦＥＴ３１０のゲート端子に入力され、Ｐ型ＭＯＳＦＥＴ３１０はオンとなる。
【００６２】
ＮＯＴ回路３０４は、基準ゲート信号ｖａを反転した信号ｖｅ（電位Ｖｇ１−の信号）を出力する。この信号ｖｅがＮ型ＭＯＳＦＥＴ３１１のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３１１はオフとなる。Ｐ型ＭＯＳＦＥＴ３１０がオンとなり、Ｎ型ＭＯＳＦＥＴ３１１がオフとなることで、電位Ｖｇ１＋のゲート電圧ｖｇｐが出力される。
【００６３】
基準ゲート信号生成部４０１は、基準ゲート信号生成部３０１が出力する基準ゲート信号ｖａと相補的な基準ゲート信号を生成する。この基準ゲート信号がＰ型ＭＯＳＦＥＴ４０３およびＮ型ＭＯＳＦＥＴ４０４のゲート端子に入力されることで、Ｐ型ＭＯＳＦＥＴ４０３はオフとなり、Ｎ型ＭＯＳＦＥＴ４０４はオンとなる。Ｐ型ＭＯＳＦＥＴ４０３がオフとなり、Ｎ型ＭＯＳＦＥＴ４０４がオンとなることで、電位Ｖｇ２−のゲート電圧ｖｇｎが出力される。
【００６４】
時刻ｔ１から所定時間経過後の時刻ｔ２において、基準ゲート信号生成部３０１は、基準ゲート信号ｖａをオフにする（基準ゲート信号ｖａの電位を電位Ｖｇ１−とする）。なお、定常動作状態では、基準ゲート信号生成部３０１が基準ゲート信号ｖａをオンにする時間は、単方向マルチバイブレータ３０２が基準ゲート信号ｖａの立ち上がりエッジに対応して信号ｖｂをオンにする所定時間ｔｏｎよりも短い。
【００６５】
単方向マルチバイブレータ３０２は、基準ゲート信号生成部３０１がオフになっても、時刻ｔ１から所定時間ｔｏｎが経過していないため、信号ｖｂを引き続きオンにする。
【００６６】
ＡＮＤ回路３０３は、基準ゲート信号ｖａがオフであり、信号ｖｂがオンであるため、信号ｖｃをオフにする（信号ｖｃの電位を電位Ｖｇ１−とする）。この信号ｖｃがＮ型ＭＯＳＦＥＴ３０６のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３０６はオフとなる。Ｎ型ＭＯＳＦＥＴ３０６がオフとなることで、Ｐ型ＭＯＳＦＥＴ３１０のゲート端子には、電位Ｖｇ１＋の信号ｖｄが印加され、Ｐ型ＭＯＳＦＥＴ３１０はオフとなる。
【００６７】
ＮＯＴ回路３０４は、基準ゲート信号ｖａを反転した信号ｖｅを出力する（信号ｖｅの電位を、電位Ｖｇ１−より高く、グランド電位ＧＮＤ１よりも低い所定の電位とする）。この信号ｖｅがＮ型ＭＯＳＦＥＴ３１１のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３１１はオンとなる。Ｐ型ＭＯＳＦＥＴ３１０がオフとなり、Ｎ型ＭＯＳＦＥＴ３１１がオンとなることで、電位Ｖｇ１−のゲート電圧ｖｇｐが出力される。
【００６８】
基準ゲート信号生成部４０１は、基準ゲート信号ｖａと相補的な基準ゲート信号を生成する。この基準ゲート信号がＰ型ＭＯＳＦＥＴ４０３およびＮ型ＭＯＳＦＥＴ４０４のゲート端子に入力されることで、Ｐ型ＭＯＳＦＥＴ４０３はオンとなり、Ｎ型ＭＯＳＦＥＴ４０４はオフとなる。Ｐ型ＭＯＳＦＥＴ４０３がオンとなり、Ｎ型ＭＯＳＦＥＴ４０４がオフとなることで、電位Ｖｇ２＋のゲート電圧ｖｇｎが出力される。
【００６９】
時刻ｔ１から所定時間ｔｏｎが経過した時刻ｔ３において、単方向マルチバイブレータ３０２は、信号ｖｂをオフにする（信号ｖｂの電位を電位Ｖｇ１−にする）。信号ｖｂがオフになっても、ＡＮＤ回路３０３が出力する信号ｖｃの論理レベルは変わらないため、時刻ｔ２と同じゲート電圧ｖｇｐ，ｖｇｎが出力される。以下、同様の動作が繰り返される。
【００７０】
このように、定常動作状態では、正側ドライブ回路１５と負側ドライブ回路１６とは相補的なゲート電圧を出力する。なお、図５においては、スイッチング素子１１およびスイッチング素子１２の両方を同時にオフにする期間であるデッドタイムについては、簡略化のために省略している。
【００７１】
次に、コンデンサ放電動作状態での正側ドライブ回路１５および負側ドライブ回路１６の動作について説明する。なお、基準ゲート信号生成部３０１，４０１は、例えば、電力変換装置１０の動作を停止させる操作が行われると、コンデンサ放電動作を開始する。
【００７２】
時刻ｔ４において、基準ゲート信号生成部３０１は、基準ゲート信号ｖａをオンにする。この場合、時刻ｔ１と同様に、信号ｖｂはオンとなり、信号ｖｃはオンとなり、信号ｖｄは電位Ｖｇ１−となり、信号ｖｅはオフとなる。したがって、電位Ｖｇ１＋のゲート電圧ｖｇｐが出力され、電位Ｖｇ２−のゲート電圧ｖｇｎが出力される。ここで、コンデンサ放電動作状態においては、基準ゲート信号生成部３０１は、単方向マルチバイブレータ３０２が基準ゲート信号ｖａの立ち上がりエッジに対応して信号ｖｂをオンにする所定時間ｔｏｎよりも長い時間、基準ゲート信号ｖａをオンにする。
【００７３】
時刻ｔ４から所定時間ｔｏｎが経過した時刻ｔ５において、単方向マルチバイブレータ３０２は、信号ｖｂをオフにする。なお、基準ゲート信号生成部３０１が出力する基準ゲート信号ｖａはオンのままである。
【００７４】
ＡＮＤ回路３０３は、基準ゲート信号ｖａがオンであり、信号ｖｂがオフであるため、信号ｖｃをオフにする。この信号ｖｃがＮ型ＭＯＳＦＥＴ３０６のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３０６はオフとなる。Ｎ型ＭＯＳＦＥＴ３０６がオフとなることで、Ｐ型ＭＯＳＦＥＴ３１０のゲート端子には、電位Ｖｇ１＋の信号ｖｄが印加され、Ｐ型ＭＯＳＦＥＴ３１０はオフとなる。
【００７５】
ＮＯＴ回路３０４は、基準ゲート信号ｖａを反転した信号ｖｅを出力する（信号ｖｅの電位を、電位Ｖｇ１−にする）。この信号ｖｅがＮ型ＭＯＳＦＥＴ３１１のゲート端子に入力されることで、Ｎ型ＭＯＳＦＥＴ３１１はオフとなる。Ｐ型ＭＯＳＦＥＴ３１０がオフとなり、Ｎ型ＭＯＳＦＥＴ３１１がオフとなることで、ゲート電圧ｖｇｐの電圧は、電位Ｖｇ１＋を抵抗３１２と抵抗３１３とで分圧した電圧Ｖｌｉｍとなる。
【００７６】
基準ゲート信号生成部３０１は、時刻ｔ５以降、コンデンサ放電動作を停止し、ゲートオフ状態となる時刻ｔ６までの所定期間、基準ゲート信号をオンとする。したがって、時刻ｔ５以降、時刻ｔ６までの所定期間では、ゲート電圧ｖｇｐの電圧は電圧Ｖｌｉｍとなる。ゲート電圧ｖｇｐの電位が電圧Ｖｌｉｍとなることで、図２を参照して説明したように、スイッチング素子１１は、オンとなるが、定格電流以下の電流しか流れない。
【００７７】
一方、基準ゲート信号生成部４０１は、時刻ｔ５以降、時刻ｔ６までの所定期間では、基準ゲート信号を所定のデューティでオンオフさせる。したがって、ゲート電圧ｖｇｎは、図５に示すように、基準ゲート信号生成部４０１が出力する基準ゲート信号のオンオフに同期してオンオフする。スイッチング素子１２は、ゲート電圧ｖｇｎのオンオフに同期してオンオフする。
【００７８】
スイッチング素子１１，１２がともにオンの状態では、スイッチング素子１１，１２でエネルギーを熱として消費させることで、放電抵抗を用いることなく、コンデンサ１３を速やかに放電させることができる。そのため、コストの増加や運転時の損失の増加を抑制しつつ、運転停止時にコンデンサ１３を速やかに放電させることができる。さらに、上述したように、スイッチング素子１１には、定格電流以下の電流しか流れない。そのため、スイッチング素子１１，１２がオンとなりコンデンサ１３が短絡されても、スイッチング素子１１，１２に流れる電流が制限されるので、大電流が流れることによりスイッチング素子１１，１２が破壊される可能性も低減することができる。
【００７９】
ここで、コンデンサ放電動作状態での基準ゲート信号生成部４０１が生成する基準ゲート信号のデューティーは、スイッチング素子１１，１２の温度が所定値以下になるように制御することが必要である。
【００８０】
なお、特許文献２においては、コンデンサ放電動作状態では、直列に接続された２つのスイッチング素子のうち、少なくとも一方のスイッチング素子に導通状態に対応する抵抗値と非導通状態に対応する抵抗値との中間の抵抗値が現れるようにスイッチング素子のゲート電圧を制御するための制御信号を調整する技術が開示されている。
【００８１】
特許文献２においては、本願の図４に示すようなドライブ回路において、抵抗４０５の他端に抵抗を介してスイッチング素子が接続される。そして、そのスイッチング素子のオンオフを放電指令ＤＩＳにより制御することで、スイッチング素子に導通状態に対応する抵抗値と非導通状態に対応する抵抗値との中間の抵抗値が現れるようにしている。しかしながら、本実施形態においては、このような放電指令ＤＩＳを設けることなく、スイッチング素子のゲート端子に印加される電圧を調整することができる。
【００８２】
また、特許文献２においては、放電動作中、直列に接続された２つのスイッチング素子のうち、一方のスイッチング素子のゲート端子には制御信号により調整されたゲート電圧が入力され、他方のスイッチング素子のゲート端子には、電源電圧が印加され続ける。そのため、スイッチング素子の温度上昇によるスイッチング素子の破壊を招く可能性がある。
【００８３】
一方、本実施形態においては、コンデンサ１３を放電させる放電期間において、スイッチング素子１２のゲート端子に所定のデューティでオンオフするゲート電圧を印加する。そのため、スイッチング素子１１，１２の温度上昇を抑制し、スイッチング素子１１，１２が破壊される可能性を低減することができる。
【００８４】
なお、上述した実施形態においては、正側ドライブ回路１５によりスイッチング素子１１に流れる電流が制限されるように、スイッチング素子１１のゲート端子に印加するゲート電圧ｖｇｐを調整する例を用いて説明したが、負側ドライブ回路１６によりスイッチング素子１２のゲート端子に印加されるゲート電圧ｖｇｎを調整することで、スイッチング素子１２に流れる電流を制限するようにしてもよい。この場合、負側ドライブ回路１６は図３に示すドライブ回路の構成を有し、正側ドライブ回路１５は図４に示すドライブ回路の構成を有する。
【００８５】
このように本実施形態においては、電力変換装置１０は、直列に接続されたスイッチング素子１１，１２と、スイッチング素子１１，１２に並列に接続されたコンデンサ１３と、スイッチング素子１１のゲート端子に電圧を印加する正側ドライブ回路１５と、スイッチング素子１２のゲート端子に電圧を印加する負側ドライブ回路１６とを備える。そして、コンデンサ１３を放電させる放電期間において、正側ドライブ回路１５は、スイッチング素子１１のゲート端子にスイッチング素子１１の定格電流以下の電流しか流れない電圧を所定期間だけ印加し、負側ドライブ回路１６は、スイッチング素子１２のゲート端子に、所定期間において、所定のデューティでオンオフを繰り返す電圧を印加する。
【００８６】
スイッチング素子１１のゲート端子に定格電流以下の電流しか流れない電圧を印加し、スイッチング素子１２のゲート端子に所定のデューティでオンオフを繰り返す電圧を印加することで、スイッチング素子１１，１２が共にオンとなる期間において、コンデンサ電圧をスイッチング素子１１，１２で熱として消費することで、コンデンサ１３を速やかに放電させることができる。また、放電抵抗を用いる必要が無いので、コストの増加や運転時の損失の増加を抑制することができる。
【００８７】
また、放電期間に、スイッチング素子１２のゲート端子に、所定期間において、所定のデューティでオンオフを繰り返す電圧を印加することで、スイッチング素子１１，１２の温度上昇を抑制し、スイッチング素子１１，１２が破壊される可能性を低減することができる。
【００８８】
本発明を図面および実施形態に基づき説明してきたが、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。したがって、これらの変形または修正は本発明の範囲に含まれることに留意されたい。例えば、各ブロックなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数のブロックを１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【００８９】
１０    電力変換装置
１１，１２    スイッチング素子
１３    コンデンサ
１５    正側ドライブ回路
１６    負側ドライブ回路
３０１    基準ゲート信号生成部
３０２    単方向マルチバイブレータ
３０３    ＡＮＤ回路
３０４    ＮＯＴ回路
３０５，３０７，３０８，３０９，３１２，３１３，３１４、４０２，４０５    抵抗
３０６，３１１，４０４    Ｎ型ＭＯＳＦＥＴ
３１０，４０３    Ｐ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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