(57)【要約】【課題】メモリセルの電源電圧を書き込み時に低下させる制御に必要な電力を削減すること。【解決手段】第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、蓄電部と、前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させる第１の制御部と、前記第１の電源配線の容量から前記蓄電部に移動させた電荷を同一サイクル内で前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させる第２の制御部と、前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う書き込み部とを備える、半導体記憶装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、
蓄電部と、
前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させる第１の制御部と、
前記第１の電源配線の容量から前記蓄電部に移動させた電荷を同一サイクル内で前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させる第２の制御部と、
前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う書き込み部とを備える、半導体記憶装置。
【請求項２】
前記第１の電源配線の容量から前記蓄電部に電荷を移動させる第１の動作を前記第１の制御部に実行させる第１の制御信号と、前記蓄電部から前記第２の電源配線の容量に電荷を移動させる第２の動作を前記第１の制御部に実行させる第２の制御信号とを、基準クロック信号に基づいて生成する生成部を備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記生成部は、前記第１の制御信号を遅延させて前記第２の制御信号を生成する、請求項２に記載の半導体記憶装置。
【請求項４】
前記生成部は、前記第１の動作と前記第２の動作とを前記基準クロック信号の一周期内で実行させるように、前記第１の制御信号と前記第２の制御信号とを生成する、請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記生成部は、前記基準クロック信号と、前記メモリセルへの書き込みと前記メモリセルからの読み出しを切り替えるライトイネーブル信号とに基づいて、前記第１の制御信号と前記第２の制御信号とを生成する、請求項２から４のいずれか一項に記載の半導体記憶装置。
【請求項６】
第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、蓄電部とを備えた半導体記憶装置の制御方法であって、
前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させ、
前記第１の電源配線の容量から前記蓄電部に移動させた電荷を前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させ、
前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う、半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
従来、メモリセルの電源電圧を書き込み時に一時的に低下させることでメモリセルへの書き込みマージンを改善する技術が知られている（例えば、特許文献１を参照）。
【０００３】
また、あるサイクルで電荷を一時的に電荷収集用容量に蓄えて、蓄えた電荷を次のサイクルで再利用することによって、外部から充電する電荷量を削減し、消費電力削減を実現する電荷再利用技術が知られている（例えば、特許文献２，３，４を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０６７４５号公報
【特許文献２】特開平９−７４３４７号公報
【特許文献３】特開平１０−５５６８１号公報
【特許文献４】特開２００２−１５７８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、メモリセルの電源電圧を書き込み時に低下させる制御（「ライトアシスト制御」とも呼ばれる）を追加すると、電源電圧を低下させることによりメモリセルの消費電力を減少させることができても、その制御に必要な電力が増大してしまう。
【０００６】
また、従来の電荷再利用技術では、電荷を収集するサイクルと電荷を再利用するサイクルとが異なるサイクルであるため、ライトアシスト制御のような１サイクルで行われる制御に対してはそのまま適用ができない問題がある。
【０００７】
そこで、本開示の一態様は、メモリセルの電源電圧を書き込み時に低下させる制御に必要な電力を削減することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本開示の一態様では、
第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、
蓄電部と、
前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させる第１の制御部と、
前記第１の電源配線の容量から前記蓄電部に移動させた電荷を同一サイクル内で前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させる第２の制御部と、
前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う書き込み部とを備える、半導体記憶装置が提供される。
【発明の効果】
【０００９】
本開示の一態様によれば、メモリセルの電源電圧を書き込み時に低下させる制御に必要な電力を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体記憶装置の構成の一例を示す図である。
【図２】半導体記憶装置の動作の一例を示すフローチャートである。
【図３】ステップＳ１の状態を示す図である。
【図４】ステップＳ２の状態を示す図である。
【図５】ステップＳ３の状態を示す図である。
【図６】ステップＳ４の状態を示す図である。
【図７】ステップＳ５の状態を示す図である。
【図８】ステップＳ６の状態を示す図である。
【図９】半導体記憶装置の動作の一例を示すタイミングチャートである。
【図１０】半導体記憶装置の一実施例の構成を示す図である。
【図１１】制御回路とライトアシスト回路の一実施例の構成を示す図である。
【図１２】半導体記憶装置の一実施例の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
図１は、半導体記憶装置の構成の一例を示す図である。図１に示される半導体記憶装置１は、メモリセル１０、容量素子C4、トランジスタP2,P3,N1,N2,N3、VDD制御回路２０、VSS制御回路３０、タイミング調整回路４０、論理積回路５０を備える。
【００１２】
メモリセル１０は、VDD_CELLとVSS_CELLとの間の電源電圧が印加されるメモリセルの一例である。VDD_CELLは、第１の電源配線の一例を表し、VSS_CELLは、第２の電源配線の一例を表す。メモリセル１０は、４個のNチャネル型MOS（Metal  Oxide  Semiconductor）トランジスタ１１，１２，１５，１６と、２個のPチャネル型MOSトランジスタ１３，１４とを有する。トランジスタ１１，１２は駆動トランジスタ、トランジスタ１３，１４は負荷トランジスタ、トランジスタ１５，１６は選択トランジスタを表す。メモリセル１０は、SRAM（Static  Random  Access  Memory）の一例である。
【００１３】
トランジスタ１１，１３の各ゲートは、トランジスタ１２，１４の各ドレインが接続されるノードCXに接続され、トランジスタ１２，１４の各ゲートは、トランジスタ１１，１３の各ドレインが接続されるノードCに接続されている。トランジスタ１１，１２の各ソースは、VSS_CELLに接続され、トランジスタ１３，１４の各ソースは、VDD_CELLに接続されている。ビット線BLとノードCとの間に接続されたトランジスタ１５のゲートと、ビット線BLBとノードCXとの間に接続されたトランジスタ１６のゲートとは、ワード線WLに接続されている。
【００１４】
VDD_CELLは、トランジスタP2のドレインとトランジスタP3のソースとに接続されている。VDD_CELLは、配線容量C3を有する。VDD_CELLは、トランジスタP2を介してVDD電源に接続され、トランジスタP3を介して容量素子C4の一端に接続されている。トランジスタP2は、VDD制御回路２０に接続されたゲートと、VDD電源に接続されたソースと、トランジスタP3のソースに接続されたドレインとを有する。トランジスタP3は、VDD制御回路２０に接続されたゲートと、トランジスタP2のドレインに接続されたソースと、容量素子C4の一端に接続されたドレインとを有する。VDD_CNTLは、VDD制御回路２０からトランジスタP2のゲートに入力されるゲート駆動信号を表す。CNTL0は、VDD制御回路２０からトランジスタP3のゲートに入力されるゲート駆動信号を表す。
【００１５】
VSS_CELLは、トランジスタN3のドレインとトランジスタN2のソースとに接続されている。VSS_CELLは、配線容量C5を有する。VSS_CELLは、トランジスタN3を介してVSS電源に接続され、トランジスタN2を介して容量素子C4の一端に接続されている。トランジスタN3は、VSS制御回路３０に接続されたゲートと、VSS電源に接続されたソースと、トランジスタN2のソースに接続されたドレインとを有する。トランジスタN2は、VSS制御回路３０に接続されたゲートと、トランジスタN3のドレインに接続されたソースと、容量素子C4の一端に接続されたドレインとを有する。VSS_CNTLは、VSS制御回路３０からトランジスタN3のゲートに入力されるゲート駆動信号を表す。CNTL2は、VSS制御回路３０からトランジスタN2のゲートに入力されるゲート駆動信号を表す。
【００１６】
容量素子C4は、VDD_CELL及びVSS_CELLの電位を変化させるための電荷を一時的に蓄える蓄電部の一例である。容量素子C4は、配線容量C3に比べて小さな容量を有する。容量素子C4の一端は、トランジスタP3のドレインと、トランジスタN2のドレインと、トランジスタN1のドレインとに接続されている。トランジスタN1は、論理積回路５０に接続されたゲートを有する。CNTL1は、論理積回路５０からトランジスタN1のゲートに入力されるゲート駆動信号を表す。容量素子C4の具体例として、キャパシタが挙げられる。容量素子C4として、トランジスタP3のドレインとトランジスタN2のドレインとを結ぶ配線の配線容量が使用されてもよい。
【００１７】
VDD制御回路２０は、配線容量C3に蓄積された電荷を容量素子C4に移動させてVDD_CELLの電位を低下させる第１の制御部の一例である。VDD制御回路２０は、外部から供給されるPWR_CNTLに従って、配線容量C3から容量素子C4に電荷を移動させる電荷回収動作を実行する。電荷回収動作は、高電位側の第１の電源配線の容量から蓄電部に電荷を移動させる第１の動作の一例である。PWR_CNTLは、電荷回収動作をVDD制御回路２０に実行させる第１の制御信号の一例である。
【００１８】
VSS制御回路３０は、配線容量C3から容量素子C4に移動させた電荷を配線容量C5に移動させてVSS_CELLの電位を上昇させる第２の制御部の一例である。VSS制御回路３０は、タイミング調整回路４０から供給されるXPWR_CNTL_DELAYに従って、容量素子C4から配線容量C5に電荷を移動させる電荷再利用動作を実行する。電荷再利用動作は、蓄電部から低電位側の第２の電源配線の容量に電荷を移動させる第２の動作の一例である。XPWR_CNTL_DELAYは、電荷再利用動作をVSS制御回路３０に実行させる第２の制御信号の一例である。
【００１９】
タイミング調整回路４０は、電荷回収動作と電荷再利用動作のタイミングを調整する。タイミング調整回路４０は、PWR_CNTLを所定の時間遅延させることによって、XPWR_CNTL_DELAYを生成する。タイミング調整回路４０は、XPWR_CNTL_DELAYをVDD制御回路２０及びVSS制御回路３０に供給することによって、電荷回収動作と電荷再利用動作のタイミングを調整する。
【００２０】
論理積回路５０は、CNTLAとCNTLBとが入力され、CNTLAとCNTLBとの論理積であるCNTL1を出力する。CNTLAは、VDD制御回路２０により生成された制御信号を表し、CNTLBは、VSS制御回路３０により生成された制御信号を表す。CNTL1は、論理積回路５０からトランジスタN1のゲートに入力されるゲート駆動信号を表す。
【００２１】
図２は、半導体記憶装置の動作の一例を示すフローチャートである。図３〜８は、図２の各ステップでの、図１に示される各トランジスタのオン又はオフの状態を示した図である。次に、図２〜８を参照して半導体記憶装置１の動作の一例について説明する。なお、「LOW」は、ローレベルを表し、「HIGH」は、ハイレベルを表す。
【００２２】
図３は、ステップＳ１の状態を示す図である。ステップＳ１は、配線容量C3の電荷が容量素子C4に移動する前の状態を表す。
【００２３】
トランジスタP2,  N3はオン状態であるので、VDD_CELL,  VSS_CELLはそれぞれVDD電源,  VSS電源に接続されている。また、トランジスタP3,  N2はオフ状態であるので、VDD_CELL,  VSS_CELLは、容量素子C4とは分離されている。また、トランジスタN1はオン状態であるので、容量素子C4はVSS電源に接続されている。
【００２４】
図４は、ステップＳ２の状態を示す図である。ステップＳ２は、VDD_CELLの配線容量C3の電荷が容量素子C4に移動して容量素子C4に回収される状態を表す。
【００２５】
配線容量C3の電荷の一部を容量素子C4に移動させるため、VDD制御回路２０は、トランジスタP2,  N1をオン状態からオフ状態に変化させ、トランジスタP3をオフ状態からオン状態に変化させる。これにより、配線容量C3の電荷の一部が容量素子C4に移動することでVDD_CELLの電位はVDD電源の電位に比べて少し低下する。つまり、VDD制御回路２０は、VDD_CELLの電位を、VDD電源の電位V1から、電位V1よりも低い電位V2に低下させる。
【００２６】
図５は、ステップＳ３の状態を示す図である。ステップＳ３は、容量素子C4の電荷がVSS_CELLの配線容量C5に移動することで、配線容量C3から容量素子C4に移動した電荷がVSS_CELLの電位の上昇に再利用される状態を表す。
【００２７】
容量素子C4の電荷を配線容量C5に移動させるため、VSS制御回路３０は、トランジスタP3,  N3をオン状態からオフ状態に変化させ、トランジスタN2をオフ状態からオン状態に変化させる。これにより、容量素子C4の電荷が配線容量C5に移動することでVSS_CELLの電位はVSS電源の電位に比べて少し上昇する。つまり、VSS制御回路３０は、VSS_CELLの電位を、VSS電源の電位V3から、電位V3よりも高い電位V4に上昇させる。ステップＳ３で電位が上昇した状態でのVSS_CELLの電位V4は、ステップＳ２で電位が低下した状態でのVDD_CELLの電位V2よりも低い。
【００２８】
したがって、この状態でメモリセル１０に印加される電源電圧は、（V1-V3）よりも小さな（V2-V4）になる。
【００２９】
図６は、ステップＳ４の状態を示す図である。ステップＳ４は、メモリセル１０に記憶されているデータに対して論理レベルが反転したデータがメモリセル１０に書き込まれる状態を表す。
【００３０】
半導体記憶装置１内の書き込み回路は、電源電圧（V2-V4）がメモリセル１０に印加された状態でメモリセル１０への書き込みを行う。図６の場合、書き込み回路は、ビット線BLの論理レベルをハイレベルからローレベルに変化させ、且つ、ワード線WLの論理レベルをローレベルからハイレベルに変化させることで、メモリセル１０のノードC,CXに記憶されたデータの論理レベルを反転させる。
【００３１】
図７は、ステップＳ５の状態を示す図である。ステップＳ５は、VDD_CELLの電位が電位V2からVDD電源の電位V1に復帰する状態を表す。
【００３２】
VDD制御回路２０は、VDD_CELLの電位を電位V2からVDD電源の電位V1に復帰させるため、トランジスタP2をオフ状態からオン状態に変化させる。これにより、VDD_CELLがVDD電源に接続され、VDD_CELLの電位がVDD電源の電位V1になる。
【００３３】
図８は、ステップＳ６の状態を示す図である。ステップＳ６は、VSS_CELLの電位が電位V4からVSS電源の電位V3に復帰する状態を表す。
【００３４】
VSS制御回路３０は、VSS_CELLの電位を電位V4からVSS電源の電位V3に復帰させるため、トランジスタN2をオン状態からオフ状態に変化させ、トランジスタN3をオフ状態からオン状態に変化させる。これにより、VSS_CELLがVSS電源に接続され、VSS_CELLの電位がVSS電源の電位V3になる。また、論理積回路５０は、トランジスタN1をオフ状態からオン状態に変化させる。これにより、容量素子C4がVSS電源に接続され、容量素子C4の電荷はVSS電源に放電される。その結果、ステップＳ１の状態に戻る。
【００３５】
ステップＳ１〜Ｓ６までの一つのルーチンが、半導体記憶装置１の基準クロック信号の１周期内で行われる。
【００３６】
図９は、半導体記憶装置の動作の一例を示すタイミングチャートである。図１を参照して、図９に示されるタイミングチャートについて説明する。配線容量C3の電荷が容量素子C4に移動する前のステップＳ１の状態では、PWR_CNTLの論理レベルはLOW、XPWR_CNTL_DELAYの論理レベルはHIGHである。
【００３７】
図９のステップＳ１でPWR_CNTLの論理レベルがLOWからHIGHに遷移することで、VDD制御回路２０によりVDD_CNTLの論理レベルがLOWからHIGHに遷移する（ステップＳ２）。これにより、トランジスタP2はオフとなり、VDD_CELLはVDD電源の電位から分離される。また、図９のステップＳ１でPWR_CNTLの論理レベルがLOWからHIGHに遷移することで、VDD制御回路２０によりCNTL0の論理レベルがHIGHからLOWに遷移するため（ステップＳ２）、トランジスタP3がオンとなる。さらに、図９のステップＳ１でPWR_CNTLの論理レベルがLOWからHIGHに遷移することで、VDD制御回路２０によりCNTLAの論理レベルがHIGHからLOWに遷移するため、論理積回路５０によりCNTL1の論理レベルはLOWとなる。よって、トランジスタN1はオフとなり、容量素子C4の一端VDDCはVSS電源の電位から分離される。トランジスタP3がオンになるので、VDD_CELLとVDDCがトランジスタP3を介して接続され、VDD_CELLの配線容量C3に蓄えられた電荷の一部が、容量素子C4に移動する。その結果、図９のステップＳ２で示されるように、VDD_CELLの電位が低下する。
【００３８】
次に、図９のステップＳ３で、PWR_CNTLをタイミング調整回路４０により遅延させた反転信号であるXPWR_CNTL_DELAYの論理レベルがHIGHからLOWに変化する。これにより、VSS制御回路３０はVSS_CNTLの論理レベルをHIGHからLOWに変化させる。よって、トランジスタN3がオフとなり、VSS_CELLがVSS電源の電位から分離される。また、XPWR_CNTL_DELAYの論理レベルがLOWに変化することに伴いVDD制御回路２０がCNTL0の論理レベルをHIGHに遷移させることで、トランジスタP3がオフとなる。その結果、VDD_CELLとVDDCとが分離する。また、XPWR_CNTL_DELAYの論理レベルがLOWに変化することによって、VSS制御回路３０によりCNTL2の論理レベルはLOWからHIGHとなるので、トランジスタN2がオンとなる。よって、VDDCとVSS_CELLとが接続される。
【００３９】
図９のステップＳ４で示されるように、容量素子C4に蓄えられた電荷がVSS_CELLに移動して、VSS_CELLの電位が上昇する。したがって、メモリセル１０に印加される電源電圧（VDD_CELLとVSS_CELLとの間の電位差）は、Vwa（＝V2-V4）に変化する。
【００４０】
電源電圧Vwaがメモリセル１０に印加された状態でメモリセル１０への書き込みが行われる。メモリセル１０への書き込み完了後、図９のステップＳ５で、PWR_CNTLの論理レベルがLOWに戻ることでVDD_CNTLの論理レベルがLOWに戻る。これにより、トランジスタP2がオンとなり、VDD_CELLがVDD電源に接続される。
【００４１】
また、図９のステップＳ６で、XPWR_CNTL_DELAYの論理レベルがHIGHとなることで、VSS制御回路３０によりCNTL1、CNTL2の論理レベルがそれぞれHIGH、LOWとなる。これにより、トランジスタN1はオン、トランジスタN2はオフとなるので、VDDCは、VSS_CELLから分離され、トランジスタN1を介してVSS電源に接続される。また、XPWR_CNTL_DELAYの論理レベルがHIGHとなることで、VSS制御回路３０によりトランジスタN3はオンとなるので、VSS_CELLはトランジスタN3を介してVSS電源に接続される。
【００４２】
このように、VDD_CELLの電位を低下させるためにVDD_CELLの配線容量C3から放出された電荷が、同一サイクル内で、VSS_CELLの電位を上昇させるのに再利用される。よって、メモリセル１０に対するライトアシスト制御に必要な消費電力を削減することができる。
【００４３】
図１０は、半導体記憶装置の一実施例の構成を示す図である。図１０に示されるSRAMマクロ１００は、半導体記憶装置の一実施例である。
【００４４】
SRAMマクロ１００に入力される入力信号には、基準クロック信号CLK、アドレス信号AD、ライトイネーブル信号WE、ライトデータWDがある。基準クロック信号CLKは、SRAMマクロ１００の各動作タイミングの基準となる。アドレス信号ADは、メモリセルアレイ１０２内の複数のメモリセルMCのうちアクセスするメモリセルのアドレスを指定するための信号である。ライトイネーブル信号WEは、メモリセルアレイ１０２に対するライト動作とリード動作とを切り替えるための信号である。ライトデータWDは、アドレス信号ADで選択されたメモリセルMCに書き込まれるデータを表す。SRAMマクロ１００から出力される出力信号には、リードデータRDがある。リードデータRDは、アドレス信号ADで選択されたメモリセルMCから読み出されたデータを表す。
【００４５】
ライトイネーブル信号WEの論理レベルがハイレベルであるとき、メモリセルMCにデータを書き込むライト動作が行われ、ライトイネーブル信号WEの論理レベルがローレベルであるとき、メモリセルMCからのデータを読み出すリード動作が行われる。
【００４６】
SRAMマクロ１００は、制御回路１０１、メモリセルアレイ１０２、ロウデコーダ１０３、カラムデコーダ１０４、カラム選択回路１０５、プリチャージ回路１０６、データ入出力回路１０７、ライトアシスト回路１０８を備える。
【００４７】
制御回路１０１は、各回路（ロウデコーダ１０３、カラムデコーダ１０４、カラム選択回路１０５、プリチャージ回路１０６、データ入出力回路１０７及びライトアシスト回路１０８）の動作タイミングを制御する。
【００４８】
メモリセルアレイ１０２は、複数のメモリセルMCが配列された構成を有する。本実施例の場合、メモリセルMCは、それぞれ、図１に示されたメモリセル１０と同一の構成を有する。
【００４９】
ロウデコーダ１０３は、制御回路１０１がアドレス信号ADに従って生成した制御信号ROW_ADに基づいて、メモリセルアレイ１０２のロウ方向を選択する。
【００５０】
カラムデコーダ１０４は、制御回路１０１がアドレス信号ADに従って生成した制御信号COL_ADに基づいて、メモリセルアレイ１０２のカラム方向を選択する。カラム選択回路１０５は、カラムデコーダ１０４から供給されるカラムデコーダ信号COL_SELに基づき、アクセスすべきメモリセルMCのカラムを選択する。
【００５１】
プリチャージ回路１０６は、制御回路１０１によって生成されたプリチャージ制御信号PCH_CNTLに従って、メモリセルアレイ１０２のデータを読み書きするためのビット線BL、BLBを初期化する。
【００５２】
データ入出力回路１０７は、制御回路１０１によって生成されたデータ入出力制御信号IO_CNTLに従って、ライトデータWDとリードデータRDの入出力を制御する。
【００５３】
ライトアシスト回路１０８は、制御回路１０１によって生成されたライトアシスト制御信号WA_CNTLに従って、メモリセルMCの電源電圧をライトデータWDの書き込み時に低下させるライトアシスト制御を実行する。メモリセルMCの電源電圧は、VDD_CELLとVSS_CELLとの間の電位差である。
【００５４】
SRAMマクロ１００は、ライトアシスト回路１０８がメモリセルMCの電源電圧を低下させた状態（つまり、VDD_CELLの電位が低下し且つVSS_CELLの電位が上昇した状態）で複数のメモリセルMCへの書き込みを行う書き込み部を備える。SRAMマクロ１００は、このような書き込み部として、ロウデコーダ１０３、カラムデコーダ１０４、カラム選択回路１０５、プリチャージ回路１０６及びデータ入出力回路１０７を備える。
【００５５】
図１１は、制御回路１０１とライトアシスト回路１０８の一実施例の構成を示す図である。
【００５６】
制御回路１０１は、バッファ１１５，１１６，１１９、フリップフロップ（FF）１１１，１１２、パルス生成回路１１３，１１４，１２０，１２１、論理積回路１１７，１１８を有する。FF１１１は、ライトイネーブル信号WEを内部クロック信号CKFFに従って保持する。FF１１２は、アドレス信号ADを内部クロック信号CKFFに従って保持する。パルス生成回路１１３は、内部クロック信号CKFFに従って、パルス信号CKP_WEを生成する。パルス生成回路１１４は、内部クロック信号CKFFに従って、パルス信号CKP_ADを生成する。内部クロック信号CKFFは、基準クロック信号CLKが入力されるバッファ１１９から出力される。パルス生成回路１２０は、内部クロック信号CKFFに従って、パルス信号のプリチャージ制御信号PCH_CNTLを生成する。パルス生成回路１２１は、内部クロック信号CKFFに従って、パルス信号のデータ入出力制御信号IO_CNTLを生成する。
【００５７】
一方、ライトアシスト回路１０８は、図１と同様に、VDD制御回路２０、VSS制御回路３０、タイミング調整回路４０、論理積回路５０を有する。VDD制御回路２０は、インバータ２１〜２３と、論理和回路２４とを有する。VSS制御回路３０は、インバータ３１〜３４を有する。タイミング調整回路４０は、複数のインバータが直列に接続された遅延回路４１を有する。
【００５８】
RAMマクロ１００は、電荷回収動作をVDD制御回路２０に実行させる第１の制御信号と、電荷再利用動作をVSS制御回路３０に実行させる第２の制御信号とを、基準クロック信号CLKとライトイネーブル信号WEに基づいて生成する生成部を備える。RAMマクロ１００は、そのような生成部として、制御回路１０１及びタイミング調整回路４０を備える。制御回路１０１は、ライトアシスト制御信号WA_CNTL（又は、PWR_CNTL）を第１の制御信号として生成し、タイミング調整回路４０は、XPWR_CNTL_DELAYを第２の制御信号として生成する。ライトイネーブル信号WEが第１の制御信号及び第２の制御信号の生成に利用されることで、ライトアシスト制御がリード期間に実行されることを防ぐことができる。
【００５９】
図１２は、SRAMマクロ１００の動作を示すタイミングチャートである。図１１を参照して、図１２に示されるタイミングチャートについて説明する。
【００６０】
図１２のステップＳ０にて、内部クロック信号CKFFの立ち上がりタイミングに同期して、ライトイネーブル信号WEがFF１１１に保持され、アドレス信号ADがFF１１２に保持される。
【００６１】
アドレス信号ADを保持するFF１１２から出力される出力信号ADFFは、バッファ１１６を介して、論理積回路１１８に入力される。出力信号ADFFは、パルス生成回路１１４で生成されたパルス信号CKP_ADが入力される論理積回路１１８によって、所定のパルス幅の信号に調整される。論理積回路１１８から出力された所定のパルス幅の出力信号ADFFは、ロウデコーダ１０３に制御信号ROW_ADとして供給され、カラムデコーダ１０４に制御信号COL_ADとして供給される。
【００６２】
一方、ライトイネーブル信号WEを保持するFF１１１から出力される出力信号WEFFは、バッファ１１５を介して、論理積回路１１７に入力される。出力信号WEFFは、パルス生成回路１１３で生成されたパルス信号CKP_WEが入力される論理積回路１１７によって、所定のパルス幅の信号に調整される。論理積回路１１７から出力された所定のパルス幅の出力信号WEFFは、ライトアシスト回路１０８を制御するためのライトアシスト制御信号WA_CNTLとしてライトアシスト回路１０８に供給される。
【００６３】
制御回路１０１は、ライトアシスト制御信号WA_CNTLの論理レベルがHIGHのとき、メモリセルMCの電源電圧をライトデータWDの書き込み時に低下させるライトアシスト制御をライトアシスト回路１０８が実行することを許可する。一方、制御回路１０１は、ライトアシスト制御信号WA_CNTLの論理レベルがLOWのとき、ライトアシスト制御をライトアシスト回路１０８が実行することを禁止する。
【００６４】
次に、図１２のステップＳ１にて、ライトアシスト制御信号WA_CNTLの論理レベルがLOWからHIGHに変化すると、図１１のライトアシスト回路１０８内のPWR_CNTLの論理レベルもLOWからHIGHに変化する。これにより、VDD制御回路２０はVDD_CNTLの論理レベルをLOWからHIGHに変化させる。その結果、トランジスタP2はオフとなり、VDD_CELLはVDD電源の電位から分離される。また、CNTLAの論理レベルはLOWになるので、CNTL0の論理レベルがLOWになる。その結果、トランジスタP3がオンとなる。さらに、CNTL1の論理レベルがLOWになるので、トランジスタN1はオフとなり、VDDCはVSS電源の電位から分離される。トランジスタP3がオンになるので、VDD_CELLとVDDCがトランジスタP3を介して接続される。よって、VDD_CELLの配線容量C3に蓄えられた電荷の一部が容量素子C4に移動して、図１２のステップＳ２で示されるようにVDD_CELLの電位が低下する。
【００６５】
次に、図１２のステップＳ３でPWR_CNTLを一定時間遅延させた反転信号XPWR_CNTL_DELAYの論理レベルがHIGHからLOWに変化することで、VSS制御回路３０はVSS_CNTLの論理レベルをHIGHからLOWに変化させる。その結果、トランジスタN3がオフとなり、VSS_CELLはVSS電源の電位から分離される。また、XPWR_CNTL_DELAYの論理レベルがHIGHからLOWに変化することで、CNTL0とCNTL2の論理レベルはともにHIGHとなる。これにより、トランジスタP3がオフ、トランジスタN2がオンとなるので、VDDCとVDD_CELLが分離され、VDDCとVSS_CELLとが接続される。
【００６６】
図１２のステップＳ４で示されるように、容量素子C4に蓄えられた電荷がVSS_CELLに移動して、VSS_CELLの電位が上昇する。したがって、メモリセルアレイ１０２に印加される電源電圧（VDD_CELLとVSS_CELLとの間の電位差）は、Vwa（＝V2-V4）に変化する。
【００６７】
電源電圧Vwaがメモリセル１０に印加された状態でメモリセルアレイ１０２への書き込みが行われる。SRAMマクロ１００の書き込み部は、例えば、VSS_CNTLの反転信号とVDD_CNTLとの論理積がハイレベルの期間に限り、ライトデータWDをメモリセルアレイ１０２内の指定のメモリセルMCに書き込む。メモリセルMCへの書き込み完了後、図１２ステップＳ５で、PWR_CNTLの論理レベルがLOWに戻ることでVDD_CNTLの論理レベルがLOWになる。これにより、トランジスタP2がオンとなり、VDD_CELLがVDD電源に接続される。
【００６８】
また、図１２のステップＳ６で、XPWR_CNTL_DELAYの論理レベルがHIGHとなることで、VSS制御回路３０によりCNTL1、CNTL2の論理レベルがそれぞれHIGH、LOWとなる。これにより、トランジスタN1はオン、トランジスタN2はオフとなるので、VDDCは、VSS_CELLから分離され、トランジスタN1を介してVSS電源に接続される。また、XPWR_CNTL_DELAYの論理レベルがHIGHとなることで、VSS制御回路３０によりトランジスタN3はオンとなるので、VSS_CELLはトランジスタN3を介してVSS電源に接続される。
【００６９】
このように、本実施例によれば、VDD_CELLの電位を低下させるためにVDD_CELLの配線容量C3から放出された電荷が、同一サイクル内で（同一ライト動作中に）VSS_CELLの電位を上昇させるのに再利用される。よって、メモリセルアレイ１０２に対するライトアシスト制御に必要な消費電力を削減することができる。
【００７０】
また、ライトアシスト回路１０８が電荷回収動作と電荷再利用動作とを基準クロック信号CLKの一周期内で実行できるように、WA_CNTL又はPWR_CNTLとXPWR_CNTL_DELAYとが生成されている（図１２参照）。ライトアシスト回路１０８が電荷回収動作と電荷再利用動作とを基準クロック信号CLKの一周期内で実行できることにより、ライトアシスト制御の実行期間を短縮することができる。
【００７１】
以上、半導体記憶装置及び半導体記憶装置の制御方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００７２】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、
蓄電部と、
前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させる第１の制御部と、
前記第１の電源配線の容量から前記蓄電部に移動させた電荷を同一サイクル内で前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させる第２の制御部と、
前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う書き込み部とを備える、半導体記憶装置。
（付記２）
前記第１の電源配線の容量から前記蓄電部に電荷を移動させる第１の動作を前記第１の制御部に実行させる第１の制御信号と、前記蓄電部から前記第２の電源配線の容量に電荷を移動させる第２の動作を前記第１の制御部に実行させる第２の制御信号とを、基準クロック信号に基づいて生成する生成部を備える、付記１に記載の半導体記憶装置。
（付記３）
前記生成部は、前記第１の制御信号を遅延させて前記第２の制御信号を生成する、付記２に記載の半導体記憶装置。
（付記４）
前記生成部は、前記第１の動作と前記第２の動作とを前記基準クロック信号の一周期内で実行させるように、前記第１の制御信号と前記第２の制御信号とを生成する、付記２又は３に記載の半導体記憶装置。
（付記５）
前記生成部は、前記基準クロック信号と、前記メモリセルへの書き込みと前記メモリセルからの読み出しを切り替えるライトイネーブル信号とに基づいて、前記第１の制御信号と前記第２の制御信号とを生成する、付記２から４のいずれか一項に記載の半導体記憶装置。
（付記６）
第１の電源配線と第２の電源配線との間の電源電圧が印加されるメモリセルと、蓄電部とを備えた半導体記憶装置の制御方法であって、
前記第１の電源配線の容量に蓄積された電荷を前記蓄電部に移動させて前記第１の電源配線の電位を低下させ、
前記第１の電源配線の容量から前記蓄電部に移動させた電荷を前記第２の電源配線の容量に移動させて前記第２の電源配線の電位を上昇させ、
前記第１の電源配線の電位が低下し且つ前記第２の電源配線の電位が上昇した状態で前記メモリセルへの書き込みを行う、半導体記憶装置の制御方法。
（付記７）
前記第１の電源配線の容量から前記蓄電部に電荷を移動させる第１の動作を前記第１の制御部に実行させる第１の制御信号と、前記蓄電部から前記第２の電源配線の容量に電荷を移動させる第２の動作を前記第１の制御部に実行させる第２の制御信号とを、基準クロック信号に基づいて生成する、付記６に記載の半導体記憶装置の制御方法。
（付記８）
前記第１の制御信号を遅延させて前記第２の制御信号を生成する、付記７に記載の半導体記憶装置の制御方法。
（付記９）
前記第１の動作と前記第２の動作とを前記基準クロック信号の一周期内で実行させるように、前記第１の制御信号と前記第２の制御信号とを生成する、付記７又は８に記載の半導体記憶装置の制御方法。
（付記１０）
前記基準クロック信号と、前記メモリセルへの書き込みと前記メモリセルからの読み出しを切り替えるライトイネーブル信号とに基づいて、前記第１の制御信号と前記第２の制御信号とを生成する、付記７から９のいずれか一項に記載の半導体記憶装置の制御方法。
【符号の説明】
【００７３】
１  半導体記憶装置
１０  メモリセル（MC）
２０  VDD制御回路
３０  VSS制御回路
４０  タイミング調整回路
１００  SRAMマクロ
１０１  制御回路
１０２  メモリセルアレイ
１０８  ライトアシスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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