(57)【要約】      （修正有）【課題】本発明は、可聴帯域における低周波ノイズを抑制しつつ、周波数拡散の効果を向上させることのできる発振器を提供する。【解決手段】周波数拡散機能を有する発振器１０は、発振回路１０１と、カウンタ２と、ロジック回路３と、ＤＡＣ（Ｄ／Ａコンバータ）４と、を備える。発振回路１０１は、１周期において上昇および下降する上昇・下降成分と、１周期ごとのオフセット成分と、を有する発振周波数の発振信号ＣＬＫを生成して出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１周期において上昇および下降する上昇・下降成分と、１周期ごとのオフセット成分と、を有する発振周波数の発振信号を出力することを特徴とする発振器。
【請求項２】
前記発振信号を出力する発振回路と、
前記発振回路から出力される前記発振信号をカウントするカウンタと、
前記カウンタの出力と接続される入力を有するＤＡＣ（Ｄ／Ａコンバータ）と、を備え、
前記ＤＡＣの出力に基づいて前記発振回路は前記発振信号を生成し、
前記ＤＡＣの入力は、上昇・下降成分を示す第１ビットと、オフセット成分を示す第２ビットと、を有し、
前記第１ビットは、前記カウンタの出力とロジック回路を介して、および／または直接的に接続される、請求項１に記載の発振器。
【請求項３】
前記カウンタの出力、および前記ＤＡＣの入力は、それぞれＮビットで構成され、
前記カウンタの出力の下位Ｋビットは、前記ＤＡＣの入力の上位Ｋビットに接続され、
前記カウンタの出力の前記下位Ｋビット以外の（Ｎ−Ｋ）ビットは、前記ＤＡＣの入力の前記上位Ｋビット以外の（Ｎ−Ｋ）ビットに接続され、
前記ＤＡＣの入力の前記上位Ｋビットは前記第１ビットであり、
前記ＤＡＣの入力の前記（Ｎ−Ｋ）ビットは前記第２ビットである、請求項２に記載の発振器。
【請求項４】
前記カウンタの出力の前記下位Ｋビットにおける最上位ビットは、前記ＤＡＣの入力の前記上位Ｋビットにおける最下位ビットに接続されると共に、ＸＯＲ回路の一方の入力端に接続され、
前記カウンタの出力の前記下位Ｋビットにおける最上位ビット以外のビットは、前記ＤＡＣの入力の前記上位Ｋビットにおける最下位ビット以外のビットに前記ＸＯＲ回路を介して接続される、請求項３に記載の発振器。
【請求項５】
前記カウンタの出力の前記（Ｎ−Ｋ）ビットは、前記ＤＡＣの入力の前記（Ｎ−Ｋ）ビットに上位・下位の関係を反転させて接続される、請求項３または請求項４に記載の発振器。
【請求項６】
前記カウンタとは別のカウンタをさらに備え、
前記カウンタの出力は、Ｋビットで構成され、
前記ＤＡＣの入力は、Ｎビットで構成され、
前記別のカウンタの出力は、（Ｎ−Ｋ）ビットで構成され、
前記カウンタは、アップカウントおよびダウンカウントを行い、
前記カウンタの出力は、前記ＤＡＣの上位Ｋビットに接続され、
前記別のカウンタは、前記カウンタの出力の最上位ビットのエッジをカウントし、
前記別のカウンタの出力は、前記ＤＡＣの入力の前記上位Ｋビット以外のビットに接続され、
前記ＤＡＣの入力の前記上位Ｋビットは、前記第１ビットであり、
前記ＤＡＣの入力の前記上位Ｋビット以外のビットは、前記第２ビットである、請求項２に記載の発振器。
【請求項７】
前記カウンタの出力は、前記ＤＡＣの上位Ｋビットに直接的に接続される、請求項６に記載の発振器。
【請求項８】
前記別のカウンタの出力は、前記ＤＡＣの入力の前記上位Ｋビット以外のビットに上位・下位の関係を反転させて接続される、請求項６または請求項７に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数拡散機能を有する発振器に関する。
【背景技術】
【０００２】
従来、ＤＣ−ＤＣコンバータでは、スイッチングの周波数を固定すると、その周波数とその高調波にスイッチングによるノイズが集中して発生するという問題があった。そこで、従来、周波数拡散（スペクトラム拡散）機能を有する発振器をＤＣ−ＤＣコンバータに備えることが行われている。
【０００３】
周波数拡散機能を有する発振器の構成例を図１に示す。図１に示す発振器１０は、発振回路１０１と、カウンタ２と、ロジック回路３と、ＤＡＣ（Ｄ／Ａコンバータ）４と、を備える。発振回路１０１は、ワンショット回路１と、エラーアンプ５と、カレントミラー回路ＣＭと、トランジスタＱ１と、抵抗Ｒ１と、コンデンサＣ１と、コンパレータＣＰ１と、トランジスタＭ１と、を有する。発振回路１０１は、クロック信号ＣＬＫ（発振信号）を生成して出力する。
【０００４】
カレントミラー回路ＣＭは、トランジスタＴｒ１とトランジスタＴｒ２から構成される。トランジスタＴｒ１、Ｔｒ２ともにｐチャネルＭＯＳＦＥＴにより構成される。トランジスタＴｒ１、Ｔｒ２それぞれのゲートは、トランジスタＴｒ１のドレインに接続される。トランジスタＴｒ１、Ｔｒ２それぞれのソースは、電源電圧Ｖｄｄの印加端に接続される。
【０００５】
トランジスタＴｒ２のドレインは、コンデンサＣ１の一端に接続され、コンデンサＣ１の他端は、接地電位の印加端に接続される。トランジスタＴｒ２のドレインとコンデンサＣ１の一端との接続点は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ１のドレインに接続される。トランジスタＭ１のソースは、接地電位の印加端に接続される。
【０００６】
また、トランジスタＴｒ２のドレインとコンデンサＣ１の一端との接続点は、コンパレータＣＰ１の非反転入力端子（＋）にも接続される。コンパレータＣＰ１の反転入力端子（−）は、参照電圧ＶＲＥＦの印加端に接続される。
【０００７】
コンパレータＣＰ１の出力は、ワンショット回路１に入力される。ワンショット回路１は、コンパレータＣＰ１の出力がＨｉｇｈレベルに立ち上がったタイミングで一定時間Ｈｉｇｈレベルとしたワンショットパルスを出力する回路である。ワンショット回路１は、ワンショットパルスとしてのクロック信号ＣＬＫを出力する。
【０００８】
クロック信号ＣＬＫは、トランジスタＭ１のゲートに入力されると共に、カウンタ２にも入力される。カウンタ２のデジタル出力は、ロジック回路３を介してＤＡＣ４に入力される。ＤＡＣ４は、入力されたデジタル信号をアナログ信号である参照電圧ＲＴＲＥＦに変換してエラーアンプ５の非反転入力端子（＋）に出力する。
【０００９】
エラーアンプ５の出力は、ｎチャネルＭＯＳＦＥＴで構成されるトランジスタＱ１のゲートに入力される。トランジスタＱ１のドレインは、トランジスタＴｒ１のドレインに接続される。トランジスタＱ１のソースは、抵抗Ｒ１の一端と共に、エラーアンプ５の反転入力端子（−）に接続される。抵抗Ｒ１の他端は、接地電位の印加端に接続される。
【００１０】
このような構成である発振器１０の動作について説明すると、エラーアンプ５とトランジスタＱ１とから構成される回路により、トランジスタＱ１のソースに生じる電圧ＲＴは参照電圧ＲＴＲＥＦと一致されるよう制御される。電圧ＲＴと抵抗Ｒ１とにより、電流Ｉ１が生成される。すなわち、電流Ｉ１は、参照電圧ＲＴＲＥＦに比例する。
【００１１】
電流Ｉ１がカレントミラー回路ＣＭ１によりミラーリングされることで、電流Ｉ２が生じる。電流Ｉ２は、コンデンサＣ１に流れる。電荷が放電されたコンデンサＣ１は、電流Ｉ２により充電される。このとき、コンデンサＣ１の電圧は、電流Ｉ２に比例した速度で上昇する。
【００１２】
コンデンサＣ１の電圧が上昇して参照電圧ＶＲＥＦに達すると、コンパレータＣＰ１の出力がＨｉｇｈレベルに立ち上がり、ワンショット回路１は一定時間Ｈｉｇｈレベルとしたクロック信号ＣＬＫを出力する。クロック信号ＣＬＫによりトランジスタＭ１がオンとされ、コンデンサＣ１は放電される。これにより、クロック信号ＣＬＫの周波数（発振周波数）は、参照電圧ＲＴＲＥＦに比例する。
【００１３】
カウンタ２は、クロック信号ＣＬＫのＨｉｇｈレベルへの立ち上がりをトリガとして、カウントを進める。カウンタ２は、カウントを進めたカウント値（デジタル信号）を出力してロジック回路３を介してＤＡＣ４に入力させ、ＤＡＣ４の入力（デジタル信号）は変化する。ＤＡＣ４は、変化した入力信号をＤ／Ａ変換して、変化した参照電圧ＲＴＲＥＦをエラーアンプ５に出力する。これにより、クロック信号ＣＬＫの周波数を変化させる。
【００１４】
このような動作の繰り返しにより、発振器１０は、クロック信号ＣＬＫの周波数を１周期ごとに変化させることができる。
【００１５】
なお、上記に関連する従来技術の一例は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１６−７６９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ここで、図８に、発振器１０におけるカウンタ２、ロジック回路３、およびＤＡＣ４の一構成例を示す。図８に示すカウンタ２０１はカウンタ２に対応し、ＤＡＣ４０１はＤＡＣ４に対応し、ＸＯＲ回路３０１Ａ〜３０１Ｄはロジック回路３を構成する。
【００１８】
カウンタ２０１は、ｂｉｔ０〜ｂｉｔ４の５ビットからなるカウント値を出力する。また、ＤＡＣ４０１は、ｂｉｔ０〜ｂｉｔ４の５ビットからなるデジタル信号が入力される。カウンタ２０１は、最上位ビットであるｂｉｔ４を、直接的にＤＡＣ４０１の入力の最下位ビットであるｂｉｔ０に入力させると共に、ＸＯＲ回路３０１Ａ〜３０１Ｄのそれぞれの一方の入力端子に入力させる。カウンタ２０１は、その他のビットであるｂｉｔ０〜ｂｉｔ３を、それぞれＸＯＲ回路３０１Ａ〜３０１Ｄの他方の入力端子に入力させる。ＸＯＲ回路３０１Ａ〜３０１Ｄの各出力は、ＤＡＣ４０１のｂｉｔ４〜ｂｉｔ１に入力される。
【００１９】
カウンタ２０１は、カウンタ値を「０００００」から「１１１１１」までカウントする。このとき、ＤＡＣ４０１の入力の上位４ビットであるｂｉｔ４〜ｂｉｔ１は、「００００」から「１１１１」までアップカウントされた後、「１１１１」から「００００」までダウンカウントされる。また、ＤＡＣ４０１の入力の上位４ビットのアップカウントの間は、ＤＡＣ４０１の入力の最下位ビットであるｂｉｔ０は「０」であり、上記上位４ビットのダウンカウントの間は、上記ｂｉｔ０は「１」である。すなわち、ＤＡＣの入力を１０進数で表すと、０から３０まで２ずつ上昇した後、３１から１まで２ずつ下降する。
【００２０】
ＤＡＣ４０１は、ｂｉｔ０〜ｂｉｔ４からなるデジタル入力をＤ／Ａ変換して、参照電圧ＲＴＲＥＦを出力し、クロック信号ＣＬＫの周波数は参照電圧ＲＴＲＥＦに比例する。従って、カウンタ２０１によるカウントに応じたクロック信号ＣＬＫの周波数の時間的推移は、図１０に示す通りとなる。図１０に示すように、周波数拡散の１周期Ｔ１０において、クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫの１周期ごとに徐々に上昇した後、１周期ごとに徐々に下降する。
【００２１】
１周期Ｔ１０において、クロック信号ＣＬＫの周波数は３２個に分散されるので、周波数を十分に拡散して、ノイズのピークを抑制することができる。しかしながら、周波数拡散の１周期Ｔ１０が長くなり、可聴帯域での低周波ノイズが発生するという問題がある。なお、周波数が３２個に分散されたときに可聴帯域のノイズが生じることは一例であって、必ずしもこのようなノイズが生じるとは限らない。
【００２２】
そこで、例えば、発振器１０におけるカウンタ２、ロジック回路３、およびＤＡＣ４を図９に示すような構成にすることもできる。図９では、カウンタ２０２がカウンタ２に対応し、ＤＡＣ４０２がＤＡＣ４に対応し、ＸＯＲ回路３０２Ａ、３０２Ｂからロジック回路３が構成される。
【００２３】
図９に示す構成は、図８と基本的に同様であるが、カウンタ２０２の出力、およびＤＡＣ４０２の入力をともに３ビットとしている。カウンタ２０２は、「０００」から「１１１」までカウントする。このとき、ＤＡＣ４０２の入力の上位２ビットは「００」から「１１」までアップカウントされた後、「１１」から「００」までダウンカウントされる。ＤＡＣ４０２の入力の最下位ビットは、上記アップカウントの間、「０」となり、上記ダウンカウントの間、「１」となる。従って、ＤＡＣ４０２のデジタル入力を１０進数で表すと、０から６まで２ずつ上昇した後、７から１まで２ずつ下降する。
【００２４】
このような図９に示す構成を用いた場合の発振器１０におけるクロック信号ＣＬＫの周波数の時間的推移は、図１１に示す通りとなる。図１１に示すように、周波数拡散の１周期Ｔ１１において、周波数の上昇および下降が行われ、周波数は８個に分散される。周波数拡散の１周期Ｔ１１は短くなるので、先述した図１０に示す場合に比べて可聴帯域での低周波ノイズが生じることを抑制することができる。しかしながら、周波数は８個に分散され、十分には分散されないので、ノイズのピークが大きくなるという問題がある。すなわち、周波数拡散の効果が低下する。
【００２５】
上記状況に鑑み、本発明は、可聴帯域における低周波ノイズを抑制しつつ、周波数拡散の効果を向上させることのできる発振器を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の発振器は、１周期において上昇および下降する上昇・下降成分と、１周期ごとのオフセット成分と、を有する発振周波数の発振信号を出力する構成（第１の構成）としている。
【００２７】
また、上記第１の構成において、前記発振信号を出力する発振回路と、
前記発振回路から出力される前記発振信号をカウントするカウンタと、
前記カウンタの出力と接続される入力を有するＤＡＣ（Ｄ／Ａコンバータ）と、を備え、
前記ＤＡＣの出力に基づいて前記発振回路は前記発振信号を生成し、
前記ＤＡＣの入力は、上昇・下降成分を示す第１ビットと、オフセット成分を示す第２ビットと、を有し、
前記第１ビットは、前記カウンタの出力とロジック回路を介して、および／または直接的に接続されることとしてもよい（第２の構成）。
【００２８】
上記第２の構成において、前記カウンタの出力、および前記ＤＡＣの入力は、それぞれＮビットで構成され、
前記カウンタの出力の下位Ｋビットは、前記ＤＡＣの入力の上位Ｋビットに接続され、
前記カウンタの出力の前記下位Ｋビット以外の（Ｎ−Ｋ）ビットは、前記ＤＡＣの入力の前記上位Ｋビット以外の（Ｎ−Ｋ）ビットに接続され、
前記ＤＡＣの入力の前記上位Ｋビットは前記第１ビットであり、
前記ＤＡＣの入力の前記（Ｎ−Ｋ）ビットは前記第２ビットであることとしてもよい（第３の構成）。
【００２９】
上記第３の構成において、前記カウンタの出力の前記下位Ｋビットにおける最上位ビットは、前記ＤＡＣの入力の前記上位Ｋビットにおける最下位ビットに接続されると共に、ＸＯＲ回路の一方の入力端に接続され、
前記カウンタの出力の前記下位Ｋビットにおける最上位ビット以外のビットは、前記ＤＡＣの入力の前記上位Ｋビットにおける最下位ビット以外のビットに前記ＸＯＲ回路を介して接続されることとしてもよい（第４の構成）。
【００３０】
また、上記第３または第４の構成において、前記カウンタの出力の前記（Ｎ−Ｋ）ビットは、前記ＤＡＣの入力の前記（Ｎ−Ｋ）ビットに上位・下位の関係を反転させて接続されることとしてもよい（第５の構成）。
【００３１】
また、上記第２の構成において、
前記カウンタとは別のカウンタをさらに備え、
前記カウンタの出力は、Ｋビットで構成され、
前記ＤＡＣの入力は、Ｎビットで構成され、
前記別のカウンタの出力は、（Ｎ−Ｋ）ビットで構成され、
前記カウンタは、アップカウントおよびダウンカウントを行い、
前記カウンタの出力は、前記ＤＡＣの上位Ｋビットに接続され、
前記別のカウンタは、前記カウンタの出力の最上位ビットのエッジをカウントし、
前記別のカウンタの出力は、前記ＤＡＣの入力の前記上位Ｋビット以外のビットに接続され、
前記ＤＡＣの入力の前記上位Ｋビットは、前記第１ビットであり、
前記ＤＡＣの入力の前記上位Ｋビット以外のビットは、前記第２ビットである、こととしてもよい（第６の構成）。
【００３２】
また、上記第６の構成において、前記カウンタの出力は、前記ＤＡＣの上位Ｋビットに直接的に接続されることとしてもよい（第７の構成）。
【００３３】
また、上記第６または第７の構成において、前記別のカウンタの出力は、前記ＤＡＣの入力の前記上位Ｋビット以外のビットに上位・下位の関係を反転させて接続されることとしてもよい（第８の構成）。
【発明の効果】
【００３４】
本発明の発振器によると、可聴帯域における低周波ノイズを抑制しつつ、周波数拡散の効果を向上させることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る発振器の一構成例を示す図である。
【図２】本発明の第１実施形態に係るカウンタおよびＤＡＣを用いた構成を示す図である。
【図３】本発明の第２実施形態に係るカウンタおよびＤＡＣを用いた構成を示す図である。
【図４】本発明の第１実施形態に係るカウンタの出力ビット、およびＤＡＣの入力ビットの推移を示す表である。
【図５】本発明の第２実施形態に係るカウンタの出力ビット、およびＤＡＣの入力ビットの推移を示す表である。
【図６】本発明の第１実施形態に係るクロック信号の周波数の時間的推移を示す図である。
【図７】本発明の第２実施形態に係るクロック信号の周波数の時間的推移を示す図である。
【図８】本発明との第１比較例に係るカウンタおよびＤＡＣを用いた構成を示す図である。
【図９】本発明との第２比較例に係るカウンタおよびＤＡＣを用いた構成を示す図である。
【図１０】本発明との第１比較例に係るクロック信号の周波数の時間的推移を示す図である。
【図１１】本発明との第２比較例に係るクロック信号の周波数の時間的推移を示す図である。
【発明を実施するための形態】
【００３６】
以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係る発振器の構成は、先述した図１に示す発振器１０の構成と基本的に同様である。発振器１０自体の構成は、先に説明をしたので、ここでは詳述を省く。以下では、発振器１０におけるカウンタ２、ロジック回路３、およびＤＡＣ４の構成に関する実施形態について説明する。
【００３７】
＜第１実施形態＞
本発明の第１実施形態に係るカウンタ２、ロジック回路３、およびＤＡＣ４の具体的構成を図２に示す。図２に示すカウンタ２１はカウンタ２に対応し、ＤＡＣ４１はＤＡＣ４に対応し、ＸＯＲ回路３１Ａ、３１Ｂからロジック回路３が構成される。
【００３８】
カウンタ２１は、ｂｉｔ０〜ｂｉｔ４の５ビットからなるカウント値を出力する。また、ＤＡＣ４１は、ｂｉｔ０〜ｂｉｔ４の５ビットからなるデジタル信号が入力される。カウンタ２１の出力の下位３ビット（ｂｉｔ０〜ｂｉｔ２）をＤＡＣ４１の入力の上位３ビット（ｂｉｔ２〜ｂｉｔ４）に接続する。カウンタ２１の出力の下位３ビットのうち最上位のビットであるｂｉｔ２を、ＤＡＣ４１の入力の上位３ビットのうち最下位のビットであるｂｉｔ２に直接的に接続する。また、カウンタ２１の出力のｂｉｔ２は、ＸＯＲ回路３１Ａ、３１Ｂの各一方の入力端にも接続される。
【００３９】
カウンタ２１の出力の下位３ビットのうちｂｉｔ１は、ＸＯＲ回路３１Ａの他方の入力端に接続される。カウンタ２１の出力の下位３ビットのうちｂｉｔ０は、ＸＯＲ回路３１Ｂの他方の入力端に接続される。ＸＯＲ回路３１Ａの出力は、ＤＡＣ４１の入力のｂｉｔ４に接続される。ＸＯＲ回路３１Ｂの出力は、ＤＡＣ４１の入力のｂｉｔ３に接続される。すなわち、カウンタ２１の出力の下位３ビットにおける最上位ビット以外のビット（ｂｉｔ１、ｂｉｔ０）は、ＤＡＣ４１の入力の上位３ビットにおける最下位ビット以外のビット（ｂｉｔ４、ｂｉｔ３）にＸＯＲ回路３１Ａ、３１Ｂを介して接続される。
【００４０】
つまり、カウンタ２１の出力の下位３ビットのうち最上位ビット以外のビットのうち最上位のもの（ｂｉｔ１）は、ＤＡＣ４１の入力の上位３ビットのうち最下位ビット以外のビットのうち最上位のもの（ｂｉｔ４）にＸＯＲ回路３１Ａを介して接続される。カウンタ２１の出力の下位３ビットのうち最上位ビット以外のビットのうち最上位のものから１ビットずつシフトするたびに、シフトしたビット（ｂｉｔ０）は、ＤＡＣ４１の入力の上位３ビットのうち最下位ビット以外のビットのうち最上位のものから１ビットずつシフトしたビット（ｂｉｔ３）にＸＯＲ回路３１Ｂを介して接続される。
【００４１】
また、カウンタ２１の出力の上位２ビットのうちｂｉｔ４は、ＤＡＣ４１の入力の下位２ビットのうちｂｉｔ０に接続され、カウンタ２１の出力のｂｉｔ３は、ＤＡＣ４１の入力のｂｉｔ１に接続される。すなわち、カウンタ２１の出力の上位２ビット（ｂｉｔ４、ｂｉｔ３）と、ＤＡＣ４１の入力の下位２ビット（ｂｉｔ１、ｂｉｔ０）は、上位・下位の関係を反転させて接続する。すなわち、カウンタ２１の出力の下位３ビット以外の２（＝５−３）ビットは、ＤＡＣ４１の入力の上位３ビット以外の２（＝５−３）ビットに接続される。
【００４２】
このような図２に示す構成において、カウンタ２１がカウントした場合でのカウンタ２１の出力ビット、ＤＡＣ４１の入力ビットの推移を図４に示す。なお、図４に示す表において、右端の列はＤＡＣ４１の入力を１０進数で表した数値を示す。
【００４３】
カウンタ２１は、「０００００」から「１１１１１」までカウントする。「０００００」から「００１１１」までのカウント（第１のカウントと称す）の間、ＤＡＣ４１の入力ビットの上位３ビットは「０００」から「１１１」まで上昇した後、「００１」まで下降する。ＤＡＣ４１の入力ビットの同様の上昇下降は、カウンタ２１による「０１０００」から「０１１１１」まで（第２のカウントと称す）、「１００００」から「１０１１１」まで（第３のカウントと称す）、および「１１０００」から「１１１１１」まで（第４のカウントと称す）の各カウントの間でも行われる。すなわち、ＤＡＣ４１の入力の上位３ビットは、上昇・下降成分を示すビット（第１ビット）に該当する。
【００４４】
このとき、ＤＡＣ４１の入力の下位２ビットは、第１のカウントでは「００」、第２のカウントでは「１０」、第３のカウントでは「０１」、第４のカウントでは「１１」となる。すなわち、ＤＡＣ４１の入力の下位２ビットは、オフセット成分を示すビット（第２ビット）に該当する。
【００４５】
これにより、第１カウントにおいて、ＤＡＣ４１の入力の１０進数で表した値は、０から２４まで８ずつ上昇した後、２８から４まで８ずつ下降する。第２のカウントにおいては、上記１０進数で表した値は、２から２６まで８ずつ上昇した後、３０から６まで８ずつ下降する。第２のカウントでのＤＡＣ４１の入力の下位２ビット「１０」は、第１のカウントでのＤＡＣ４１の入力の下位２ビット「００」を基準として１０進数では「＋２」のオフセットを有する。従って、第２のカウントでは第１のカウントを基準として、ＤＡＣ４１の入力の１０進数の値は同様の上昇下降を維持しつつ「＋２」のオフセットを有することとなる。
【００４６】
同様に、第３のカウントではＤＡＣ４１の入力の下位２ビットが「０１」となるので、第１のカウントを基準としてＤＡＣ４１の入力の１０進数の値は「＋１」のオフセットを有することとなる。これにより、第３のカウントでは、ＤＡＣ４１の入力を１０進数で表した値は、１から２５まで８ずつ上昇した後、２９から５まで８ずつ下降する。
【００４７】
同様に、第４のカウントではＤＡＣ４１の入力の下位２ビットが「１１」となるので、第１のカウントを基準としてＤＡＣ４１の入力の１０進数の値は「＋３」のオフセットを有することとなる。これにより、第４のカウントでは、ＤＡＣ４１の入力を１０進数で表した値は、３から２７まで８ずつ上昇した後、３１から７まで８ずつ下降する。
【００４８】
ＤＡＣ４１は、ｂｉｔ０〜ｂｉｔ４からなるデジタル入力をＤ／Ａ変換して、参照電圧ＲＴＲＥＦを出力し、クロック信号ＣＬＫの周波数は参照電圧ＲＴＲＥＦに比例する。従って、カウンタ２１によるカウントに応じたクロック信号ＣＬＫの周波数の時間的推移は、図６に示す通りとなる。
【００４９】
図６において、１周期Ｔ１〜Ｔ４は、第１のカウント〜第４のカウントのそれぞれに対応する期間である。このように、１周期Ｔ２〜Ｔ４ではそれぞれ、１周期Ｔ１を基準として、クロック信号ＣＬＫの周波数は同様の上昇下降を維持しつつ異なるオフセットを有する。すなわち、クロック信号ＣＬＫ（発振信号）の周波数（発振周波数）は、１周期において上昇・下降する上昇・下降成分と、１周期ごとのオフセット成分と、を有する。
【００５０】
図６では、クロック信号ＣＬＫの１クロック分の周波数の１／８、１／１６、および１／３２の各周波数のノイズが生じるが、そのうち１／８の周波数のノイズが支配的となるため、可聴領域における低周波ノイズが生じることを抑制することができる。
【００５１】
また、図６において示す破線は、１周期Ｔ１〜Ｔ４において生じる周波数のレベルを示す。このように、本実施形態では、１周期Ｔ１〜Ｔ４からなる周期において、３２個の周波数に周波数は分散される。従って、十分な周波数拡散によってノイズのピークを抑制することができる。
【００５２】
このように、本実施形態では、可聴帯域における低周波ノイズを抑制しつつ、周波数拡散の効果を向上させることができる。
【００５３】
＜第２実施形態＞
本発明の第２実施形態に係るカウンタ２、およびＤＡＣ４の具体的構成を図３に示す。図３に示す第１カウンタ２２はカウンタ２に対応し、ＤＡＣ４２はＤＡＣ４に対応する。なお、本実施形態では、ロジック回路３は構成されない。また、第１カウンタ２２とＤＡＣ４２の間に、第１カウンタ２２とは別の第２カウンタ５０が設けられる。
【００５４】
カウンタ２２は、ｂｉｔ０〜ｂｉｔ２の３ビットからなるカウント値を出力する。また、ＤＡＣ４２は、ｂｉｔ０〜ｂｉｔ４の５ビットからなるデジタル信号が入力される。第２カウンタ５０は、ＤＡＣ４２の入力ビット数から第１カウンタ２２の出力ビット数を差し引いた２ビットからなるカウント値を出力する。
【００５５】
第１カウンタ２２の出力の３ビット（ｂｉｔ０〜ｂｉｔ２）は、ＤＡＣ４２の入力の上位３ビット（ｂｉｔ２〜ｂｉｔ４）に直接的に接続される。第２カウンタ５０は、第１カウンタ２２の出力の最上位ビット（ｂｉｔ２）の立上りエッジをカウントする。第２カウンタ５０は、２ビット（ｂｉｔ０、ｂｉｔ１）からなるカウント値を出力する。第２カウンタ５０の出力の各ビットは、ＤＡＣ４２の入力の下位２ビット（ｂｉｔ０、ｂｉｔ１）と上位・下位の関係を反転させて接続する。
【００５６】
このような図３に示す構成において、第１カウンタ２２がカウントした場合での第１カウンタ２２および第２カウンタ５０の各出力ビット、ＤＡＣ４２の入力ビットの推移を図５に示す。なお、図５に示す表において、右端の列はＤＡＣ４２の入力を１０進数で表した数値を示す。
【００５７】
第１カウンタ２２は、「１００」から「１１１」までアップカウントした後、「００１」までダウンカウントし、その後「０１１」までアップカウントする（以後、第１のカウントと称する）。その後、再度、「１００」から「１１１」までアップカウントした後、「００１」までダウンカウントし、その後「０１１」までアップカウントする（以後、第２のカウントと称する）。その後、再度、「１００」から「１１１」までアップカウントした後、「００１」までダウンカウントし、その後「０１１」までアップカウントする（以後、第３のカウントと称する）。その後、再度、「１００」から「１１１」までアップカウントした後、「００１」までダウンカウントし、その後「０１１」までアップカウントする（以後、第４のカウントと称する）。
【００５８】
第２カウンタ５０の出力は「００」から始まり、第２カウンタ５０は、第１カウンタ２２の出力が「０１１」から「１００」に切替わったとき、すなわち、第１のカウントから第２のカウントに変わると同時に、ｂｉｔ２の立上りエッジをカウントして、出力を「０１」とする。さらに第２のカウントから第３のカウントに変わると同時に、ｂｉｔ２の立上りエッジをカウントして、出力を「１０」とする。さらに第３のカウントから第４のカウントに変わると同時に、ｂｉｔ２の立上りエッジをカウントして、出力を「１１」とする。さらに第４のカウントから第０のカウントに変わると同時に、ｂｉｔ２の立上りエッジをカウントして、出力を「００」とする。
【００５９】
第１のカウントの間、ＤＡＣ４２の入力の上位３ビットは、第１カウンタ２２の出力と同様に上昇および下降する。このとき、ＤＡＣ４２の入力の下位２ビットは、順に「００」の値をとる。また、第２のカウントの間、ＤＡＣ４２の入力の上位３ビットは、第１カウンタ２２の出力と同様に上昇および下降する。この上昇および下降は、第１のカウントの間の上昇および下降と同じものである。このとき、ＤＡＣ４２の入力の下位２ビットは、順に「１０」の値をとる。また、第３のカウントの間、ＤＡＣ４２の入力の上位３ビットは、第１カウンタ２２の出力と同様に上昇および下降する。この上昇および下降は、第１のカウントの間の上昇および下降と同じものである。このとき、ＤＡＣ４２の入力の下位２ビットは、順に「０１」の値をとる。また、第４のカウントの間、ＤＡＣ４２の入力の上位３ビットは、第１カウンタ２２の出力と同様に上昇および下降する。この上昇および下降は、第１のカウントの間の上昇および下降と同じものである。このとき、ＤＡＣ４２の入力の下位２ビットは、順に「１１」の値をとる。すなわち、ＤＡＣ４２の入力の上位３ビットは、上昇・下降成分を示すビット（第１ビット）に該当し、ＤＡＣ４２の入力の上位３ビット以外のビットは、オフセット成分を示すビット（第２ビット）に該当する。
【００６０】
第２のカウントでのＤＡＣ４２の入力の下位２ビット「１０」は、第１のカウントでのＤＡＣ４２の入力の下位２ビット「００」を基準として１０進数では「＋２」のオフセットを有する。第３のカウントでのＤＡＣ４２の入力の下位２ビット「０１」は、第１のカウントでのＤＡＣ４２の入力の下位２ビット「００」を基準として１０進数では「＋１」のオフセットを有する。第４のカウントでのＤＡＣ４２の入力の下位２ビット「１１」は、第１のカウントでのＤＡＣ４２の入力の下位２ビット「００」を基準として１０進数では「＋３」のオフセットを有する。
【００６１】
これにより、ＤＡＣ４２の入力の１０進数での値は、第１のカウントの間の「１６」から「２８」まで「４」ずつ上昇し、「４」まで「４」ずつ下降し、「１２」まで「４」ずつ上昇することに対応して、第２のカウントの間では第１のカウントを基準として「＋２」のオフセットにより「１８」から「３０」まで「４」ずつ上昇し、「６」まで「４」ずつ下降し、「１４」まで「４」ずつ上昇することに対応する。
【００６２】
そして、第３のカウントの間では第１のカウントを基準として「＋１」のオフセットにより「１７」から「２９」まで「４」ずつ上昇し、「５」まで「４」ずつ下降し、「１３」まで「４」ずつ上昇することに対応する。
【００６３】
さらに、第４のカウントの間では第１のカウントを基準として「＋３」のオフセットにより「１９」から「３１」まで「４」ずつ上昇し、「７」まで「４」ずつ下降し、「１５」まで「４」ずつ上昇することに対応する。
【００６４】
カウンタ２２によるカウントに応じたクロック信号ＣＬＫの周波数の時間的推移は、図７に示す通りとなる。
【００６５】
図７において、１周期Ｔ５〜Ｔ８は、第１のカウント〜第４のカウントのそれぞれに対応する期間である。このように、１周期Ｔ６〜Ｔ８では、１周期Ｔ５を基準として、クロック信号ＣＬＫの周波数は同様の上昇下降を維持しつつオフセットを有する。すなわち、クロック信号ＣＬＫ（発振信号）の周波数（発振周波数）は、１周期において上昇および下降する上昇・下降成分と、１周期ごとのオフセット成分と、を有する。
【００６６】
図７では、クロック信号ＣＬＫの１クロック分の周波数の１／１２の周波数のノイズが支配的となるため、可聴領域における低周波ノイズが生じることを抑制することができる。
【００６７】
また、図７において示す破線は、１周期Ｔ５〜Ｔ８において生じる周波数のレベルを示す。このように、本実施形態では、１周期Ｔ５〜Ｔ８からなる周期において、２８個の周波数に周波数は分散される。従って、十分な周波数拡散によってノイズのピークを抑制することができる。
【００６８】
このように、本実施形態であっても、可聴帯域における低周波ノイズを抑制しつつ、周波数拡散の効果を向上させることができる。
【００６９】
＜その他の変形例＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は、種々の変形が可能である。
【００７０】
例えば、上記第１実施形態で説明した図２の構成では、ＸＯＲ回路３１Ａ、３１Ｂを設けているが、ＸＯＲ回路を設けずにカウンタ２１のｂｉｔ２、ｂｉｔ１、ｂｉｔ０をそれぞれ、ＤＡＣ４１の入力のｂｉｔ２、ｂｉｔ４、ｂｉｔ３に直接的に接続してもよい。これにより、上昇・下降成分を示すＤＡＣ４１の入力の上位３ビットは、「０００」から「１１０」まで上昇した後、「００１」まで下降してから「１１１」まで再度上昇することとなる。このようにしても、本発明の目的を達成することができる。
【００７１】
また、上記第１実施形態において、オフセット成分を示すＤＡＣ４１の入力の下位２ビットは、カウンタ２１の出力の上位２ビットと上位・下位の関係を反転させずに接続してもよい。
【００７２】
また、上記第２実施形態（図３）において、上昇・下降成分を示すＤＡＣ４２の上位３ビットは、第１カウンタ２２の出力ビットのそれぞれとインバータを介して接続されてもよい。これにより、ＤＡＣ４２の上位３ビットは下降の後、上昇して再度下降する値となるが、本発明の目的は達成される。上記インバータは、ロジック回路３を構成することとなる。
【産業上の利用可能性】
【００７３】
本発明は、例えば、ＤＣ−ＤＣコンバータに用いる発振器に利用することができる。
【符号の説明】
【００７４】
１  ワンショット回路
２  カウンタ
３  ロジック回路
４  ＤＡＣ（Ｄ／Ａコンバータ）
５  エラーアンプ
１０  発振器
１０１  発振回路
ＣＭ  カレントミラー回路
Ｔｒ１、Ｔｒ２  トランジスタ
Ｑ１  トランジスタ
Ｃ１  コンデンサ
Ｍ１  トランジスタ
ＣＰ１  コンパレータ
Ｒ１  抵抗
２１  カウンタ
４１  ＤＡＣ
３１Ａ、３１Ｂ  ＸＯＲ回路
２２  第１カウンタ
４２  ＤＡＣ
５０  第２カウンタ
２０１、２０２  カウンタ
３０１Ａ〜３０１Ｄ、３０２Ａ、３０２Ｂ  ＸＯＲ回路
４０１、４０２  ＤＡＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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