(57)【要約】【課題】位相差検出方式を汎用的な時間デジタル変換器に適用することが可能な回路装置、物理量測定装置、電子機器及び移動体等を提供すること。【解決手段】回路装置１００は、入力信号ＳＧ１に基づいて、基準クロック信号ＲＦＣＫのパルス幅に対応するパルス幅のパルス信号ＰＳＧ１を生成するパルス信号生成部４０と、基準クロック信号ＲＦＣＫとパルス信号ＰＳＧ１とに基づく積分処理を行い、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差を表す位相差信号ＰＨ１を生成する積分処理部６０と、を含む。【選択図】      図１
2018132460.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいて、基準クロック信号のパルス幅に対応するパルス幅のパルス信号を生成するパルス信号生成部と、
前記基準クロック信号と前記パルス信号とに基づく積分処理を行い、前記基準クロック信号と前記入力信号との位相差を表す位相差信号を生成する積分処理部と、
を含むことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
遅延制御回路を含み、
前記パルス信号生成部は遅延回路を有し、
前記遅延制御回路は、
前記遅延回路の遅延時間を、前記基準クロック信号の前記パルス幅に対応する遅延時間に設定することを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置において、
パルス幅測定モードでは、前記遅延回路に前記基準クロック信号を出力し、位相差検出モードでは、前記パルス信号生成部に前記入力信号を出力するセレクターを含むことを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の回路装置において、
前記基準クロック信号に基づいて、互いに位相が異なる第１〜第ｎのクロック信号（ｎは２以上の整数）を生成するクロック信号生成部を含み、
前記積分処理部は、
前記第１〜第ｎのクロック信号と前記入力信号に基づく積分処理を行う第１〜第ｎの積分器を有することを特徴とする回路装置。
【請求項５】
請求項４に記載の回路装置において、
前記第１〜第ｎの積分器の出力信号に基づいて、前記基準クロック信号と前記入力信号との前記位相差を測定する測定部を含むことを回路装置。
【請求項６】
請求項５に記載の回路装置において、
前記クロック信号生成部は、
前記第１〜第ｎのクロック信号の第ｉのクロック信号（ｉは１以上ｎ以下の整数）として、前記基準クロック信号に対して位相が（ｉ−１）×Δθ異なるクロック信号を生成し、
前記第１〜第ｎの積分器の第ｉの積分器は、
前記第ｉのクロック信号と前記パルス信号に基づく積分処理を行い、
前記測定部は、
前記第１〜第ｎの積分器の出力信号に基づいて第１〜第ｎの位相差を求め、前記第１〜第ｎの位相差の平均処理を行って前記位相差を求めることを特徴とする回路装置。
【請求項７】
請求項１乃至３のいずれか一項に記載の回路装置において、
前記基準クロック信号に基づいて、互いに位相が９０度異なる第１相のクロック信号と第２相のクロック信号を生成するクロック信号生成部と、
前記位相差を測定する測定部と、
を含み、
前記積分処理部は、
前記第１相のクロック信号と前記入力信号に基づく積分処理を行う第１相用の積分器と、前記第２相のクロック信号と前記入力信号に基づく積分処理を行う第２相用の積分器とを有し、
前記測定部は、
前記第１相用の積分器と前記第２相用の積分器の間のばらつきを補正する補正処理を行って、前記位相差を測定することを特徴とする回路装置。
【請求項８】
請求項７に記載の回路装置において、
前記測定部は、
前記第１相用の積分器の出力信号と前記第２相用の積分器の出力信号のいずれかを選択する第２のセレクターと、
前記第２のセレクターからの信号をＡ／Ｄ変換し、Ａ／Ｄ変換された前記第１相用の積分器の出力信号と前記第２相用の積分器の出力信号である位相差データを出力するＡ／Ｄ変換回路と、
前記位相差データに対して前記補正処理を行い、前記補正処理後の前記位相差データに基づいて前記位相差を求める処理部と、
を有することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする物理量測定装置。
【請求項１０】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１１】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
送信信号と受信信号の位相差を検出し、その位相差に基づいてＴＯＦ（Time Of Flight）の測定等を行う位相差検出方式の時間デジタル変換器が知られている。従来の位相差検出方式では、送信信号と受信信号の位相差をセンサーで電荷に変換（位相差の積分値に相当する電荷量を蓄積）し、その電荷に基づいて位相差を検出している。
【０００３】
例えば特許文献１〜３には、測定対象に向けて発光し、測定対象物からの反射光をセンサーで受光し、発光タイミングと受光タイミングの位相差に対応する電荷量がセンサーに蓄積され、センサーから読み出した電荷量に基づいて測定対象の距離を測定する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９３２５６号公報
【特許文献２】特開２００８−１６４４９６号公報
【特許文献３】特開２０１１−５３２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した従来技術では、送信信号と受信信号の位相差をセンサーで電荷（積分値）に変換し、その電荷によって表される位相差に基づいて距離を測定している。そのため、位相差検出方式をＴＯＦ以外の用途に適用する（汎用的な時間デジタル変換器として用いる）ことが困難だった。
【課題を解決するための手段】
【０００６】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００７】
本発明の一態様は、入力信号に基づいて、基準クロック信号のパルス幅に対応するパルス幅のパルス信号を生成するパルス信号生成部と、前記基準クロック信号と前記パルス信号とに基づく積分処理を行い、前記基準クロック信号と前記入力信号との位相差を表す位相差信号を生成する積分処理部と、を含む回路装置に関係する。
【０００８】
本発明の一態様によれば、基準クロック信号のパルス幅に対応するパルス幅のパルス信号が生成される。このようなパルス幅のパルス信号と基準クロック信号に基づく積分処理を行うことで、基準クロック信号と入力信号の位相差を表す積分値を位相差信号として生成することが可能になる。そして、このような手法で位相差信号を生成することで、位相差検出方式を汎用的な時間デジタル変換器に適用することが可能になる。
【０００９】
また本発明の一態様では、回路装置は遅延制御回路を含み、前記パルス信号生成部は遅延回路を有し、前記遅延制御回路は、前記遅延回路の遅延時間を、前記基準クロック信号の前記パルス幅に対応する遅延時間に設定してもよい。
【００１０】
このようにすれば、基準クロック信号のパルス幅に対応する遅延時間に設定された遅延回路を用いて、基準クロック信号のパルス幅に対応するパルス幅のパルス信号を生成できる。
【００１１】
また本発明の一態様では、回路装置は、パルス幅測定モードでは、前記遅延回路に前記基準クロック信号を出力し、位相差検出モードでは、前記パルス信号生成部に前記入力信号を出力するセレクターを含んでもよい。
【００１２】
このようにすれば、パルス幅測定モードにおいて遅延回路と遅延制御回路により遅延回路の遅延時間を設定できる。そして、位相差検出モードにおいてパルス信号生成部が遅延回路の遅延時間を用いて入力信号からパルス信号を生成し、そのパルス信号に基づいて位相差信号を生成できる。
【００１３】
また本発明の一態様では、回路装置は、前記基準クロック信号に基づいて、互いに位相が異なる第１〜第ｎのクロック信号（ｎは２以上の整数）を生成するクロック信号生成部を含み、前記積分処理部は、前記第１〜第ｎのクロック信号と前記入力信号に基づく積分処理を行う第１〜第ｎの積分器を有してもよい。
【００１４】
このようにすれば、互いに位相が異なる第１〜第ｎの積分値の特性が得られる。これにより、入力位相差に対して、位相が異なるｎ個の特性に基づくｎ個の積分値が得られる。積分処理は積分器の特性ばらつき等によって非線形性を有する可能性があり、それによって入力位相差と出力位相差の間に非線形性が生じる可能性がある。この点、本発明の一態様によれば、ｎ個の積分値を例えば平均して位相差を求めることで、入力位相差と出力位相差の間の非線形性を低減できる。
【００１５】
また本発明の一態様では、回路装置は、前記第１〜第ｎの積分器の出力信号に基づいて、前記基準クロック信号と前記入力信号との前記位相差を測定する測定部を含んでもよい。
【００１６】
このようにすれば、基準クロック信号と入力信号との位相差に対して、位相が異なるｎ個の特性に基づくｎ個の積分値（第１〜第ｎの積分器の出力信号）が得られる。そして、このｎ個の積分値に基づいて位相差を測定することで、入力位相差と出力位相差の間の非線形性を低減できる。
【００１７】
また本発明の一態様では、前記クロック信号生成部は、前記第１〜第ｎのクロック信号の第ｉのクロック信号（ｉは１以上ｎ以下の整数）として、前記基準クロック信号に対して位相が（ｉ−１）×Δθ異なるクロック信号を生成し、前記第１〜第ｎの積分器の第ｉの積分器は、前記第ｉのクロック信号と前記パルス信号に基づく積分処理を行い、前記測定部は、前記第１〜第ｎの積分器の出力信号に基づいて第１〜第ｎの位相差を求め、前記第１〜第ｎの位相差の平均処理を行って前記位相差を求めてもよい。
【００１８】
このようにすれば、位相が異なるｎ個の特性に基づくｎ個の積分値に基づいて第１〜第ｎの位相差が求められ、その第１〜第ｎの位相差の平均処理を行って位相差が求められる。このような平均処理によって、積分器のばらつきが平均化され、入力位相差と出力位相差の間の非線形性を低減できる。
【００１９】
また本発明の一態様では、回路装置は、前記基準クロック信号に基づいて、互いに位相が９０度異なる第１相のクロック信号と第２相のクロック信号を生成するクロック信号生成部と、前記位相差を測定する測定部と、を含み、前記積分処理部は、前記第１相のクロック信号と前記入力信号に基づく積分処理を行う第１相用の積分器と、前記第２相のクロック信号と前記入力信号に基づく積分処理を行う第２相用の積分器とを有し、前記測定部は、前記第１相用の積分器と前記第２相用の積分器の間のばらつきを補正する補正処理を行って、前記位相差を測定してもよい。
【００２０】
第１相用の積分器と第２相用の積分器の間のばらつきにより、入力位相差に対する出力位相差の線形性が低下する（非線形性が生じる）可能性がある。この点、本発明の一態様によれば、第１相用の積分器と第２相用の積分器の間のばらつきを補正する補正処理が行われるので、その補正処理後の積分値で位相差を求めることで、入力位相差に対する出力位相差の線形性を向上できる。
【００２１】
また本発明の一態様では、前記測定部は、前記第１相用の積分器の出力信号と前記第２相用の積分器の出力信号のいずれかを選択する第２のセレクターと、前記第２のセレクターからの信号をＡ／Ｄ変換し、Ａ／Ｄ変換された前記第１相用の積分器の出力信号と前記第２相用の積分器の出力信号である位相差データを出力するＡ／Ｄ変換回路と、前記位相差データに対して前記補正処理を行い、前記補正処理後の前記位相差データに基づいて前記位相差を求める処理部と、を有してもよい。
【００２２】
このようにすれば、第１相の積分器の出力信号及び第２相の積分器の出力信号を時分割にＡ／Ｄ変換できる。これにより、回路規模を節約できる。また、このようなＡ／Ｄ変換を行うことで、デジタル信号処理により積分器の出力信号（積分値）に基づいて位相差を求めることができる。また、デジタル信号処理により補正処理を行うことで、積分器のばらつき補正を簡素な構成で実現できる。
【００２３】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む物理量測定装置に関係する。
【００２４】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００２５】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００２６】
【図１】本実施形態の回路装置の第１の構成例。
【図２】本実施形態における時間差測定の手法を説明する図。
【図３】第１の位相差信号出力部の動作を説明するタイミングチャート。
【図４】積分値の特性を示す図。
【図５】本実施形態の回路装置の第２の構成例。
【図６】第２の構成例の回路装置の動作を説明するタイミングチャート。
【図７】本実施形態の回路装置の詳細な構成例。
【図８】詳細な構成例の回路装置の動作を説明するフローチャート。
【図９】パルス幅測定モードにおける第１の位相差信号出力部の動作を説明する図。
【図１０】位相差検出モードにおける第１の位相差信号出力部の動作を説明する図。
【図１１】第１の積分処理部の詳細な構成例。
【図１２】クロック信号生成部が生成するクロック信号のタイミングチャート。
【図１３】多相クロックによる積分処理の積分値の特性を示す図。
【図１４】多相クロックによる積分処理の積分値の特性を示す図。
【図１５】多相クロックによる積分処理の積分値の特性を示す図。
【図１６】測定部の詳細な構成例。
【図１７】積分器の詳細な構成例。
【図１８】積分器の動作を説明するタイミングチャート。
【図１９】積分器間における積分値の特性のばらつきを説明する図。
【図２０】入力位相差に対する出力位相差の特性例。
【図２１】積分器のばらつき補正を説明する図。
【図２２】本実施形態の手法をＰＬＬに適用した場合の回路装置の構成例。
【図２３】物理量測定装置の構成例。
【図２４】電子機器の構成例。
【図２５】移動体の構成例。
【発明を実施するための形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
１．第１の構成例
上述したように、従来の位相差検出方式では信号の積分がセンサーで行われており、センサーの出力信号が位相差信号となっている。この方式は、例えば３次元計測等に利用されている。即ち、２次元センサーを用いて各画素での測距を行い、測定対象の３次元情報を取得する。
【００２９】
位相差検出方式は、送信信号と受信信号の位相差（時間差）を測定するので、一種の時間デジタル変換器と考えられる。しかしながら、送信信号を自発する必要があることや、センサーで位相差に変換していることから、時間デジタル変換器として用途が限られている。例えば、２つの信号経路の遅延差の測定や、ＰＬＬにおける位相差検出等に従来の位相差検出方式の時間デジタル変換器を適用することは困難である。
【００３０】
図１は、本実施形態の回路装置の第１の構成例である。回路装置１００は、パルス信号生成部４０（パルス信号生成回路）、積分処理部６０（積分処理回路）、測定部３０（測定回路）を含む。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図１では基準クロック信号ＲＦＣＫがパルス信号生成部４０に入力されているが、これに限定されず、基準クロック信号ＲＦＣＫを位相又は周波数の基準として生成されたクロック信号がパルス信号生成部４０に入力されてもよい。
【００３１】
図１の回路装置１００は、入力信号ＳＧ１と基準クロック信号ＲＦＣＫの位相差を検出し、入力信号ＳＧ１と基準クロック信号ＲＦＣＫの遷移タイミングの時間差をデジタル値（時間差データＴＱ）に変換する時間デジタル変換回路である。
【００３２】
図２は、本実施形態における位相差（時間差）測定の手法を説明する図である。なお以下では、各信号の遷移タイミングが信号の立ち上がりエッジである場合を例に説明するが、信号の遷移タイミングはこれに限定されない。即ち、遷移タイミングは信号レベルが変化するタイミングであればよい。
【００３３】
パルス信号生成部４０は、基準クロック信号ＲＦＣＫ及び入力信号ＳＧ１に基づいて、パルス信号ＰＳＧ１を生成する。また、積分処理部６０は、パルス信号ＰＳＧ１に基づいて、基準クロック信号ＲＦＣＫの立ち上がりエッジと入力信号ＳＧ１の立ち上がりエッジの間の位相差に対応する位相差信号ＰＨ１を生成する。測定部３０は、位相差信号ＰＨ１から、基準クロック信号ＲＦＣＫの立ち上がりエッジと入力信号ＳＧ１の立ち上がりエッジの間の位相差を求める。例えば、基準クロック信号ＲＦＣＫの１周期を３６０度として、位相差が６０度だったとする。測定部３０は、位相差信号ＰＨ１から位相差６０度を求め、その位相差６０度を表すデジタル値を時間差データＴＱとして出力する。或いは、基準クロック信号ＲＦＣＫの１周期をＴＲＦとした場合に、位相差６０度を時間差ＴＤＦ＝（６０度／３６０度）×ＴＲＦに変換し、その時間差ＴＤＦを表す時間差データＴＱを出力する。
【００３４】
入力信号ＳＧ１としては種々の信号を想定できる。例えば、入力信号ＳＧ１は、ＴＯＦ方式の測距センサーにおけるストップ信号であってもよい。この場合、基準クロック信号ＲＦＣＫに基づいてスタート信号が生成され、そのスタート信号とストップ信号の間の時間を測定することになる。或いは、入力信号ＳＧ１は、基準信号（例えば基準クロック、時刻パルス等）に同期すべき信号（例えば、基準クロック又は時刻パルスに同期するタイミング信号、クロック信号等）であってもよい。この場合、基準信号が基準クロック信号ＲＦＣＫに相当し、基準信号とそれに同期すべき信号との間の時間差を測定することになる。この例では、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の前後関係は決まっていない。例えば、基準クロック信号ＲＦＣＫの遷移タイミング、入力信号ＳＧ１の遷移タイミングの順に入力された場合には正の値の位相差（時間差ＴＤＦ）を出力し、入力信号ＳＧ１の遷移タイミング、基準クロック信号ＲＦＣＫの遷移タイミングの順に入力された場合には負の値の位相差（時間差ＴＤＦ）を出力する。
【００３５】
位相差信号ＰＨ１は、信号値が０度〜３６０度の位相差に対応した信号であり、例えば信号値と０度〜３６０度の位相差が１対１に対応する信号である。例えば、位相差信号は、位相差のサインとコサインの組み合わせ、又はそれらに類似した信号の組み合わせ（例えば図４のＰＨＱ、ＰＨＩ）である。なお、位相差信号はこれに限定されず、位相差信号から位相差を特定できる信号であればよい。
【００３６】
より具体的には、本実施形態では、パルス信号生成部４０は、入力信号ＳＧ１に基づいて、基準クロック信号ＲＦＣＫのパルス幅に対応するパルス幅のパルス信号ＰＳＧ１を生成する。積分処理部６０は、基準クロック信号ＲＦＣＫとパルス信号ＰＳＧ１とに基づく積分処理を行い、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差を表す位相差信号ＰＨ１を生成する。
【００３７】
図３は、パルス信号生成部及び積分処理部の動作を説明するタイミングチャートである。
【００３８】
パルス信号生成部４０は、入力信号ＳＧ１からパルス信号ＰＳＧ１を生成する。入力信号ＳＧ１とパルス信号ＰＳＧ１の立ち上がりエッジ（遷移タイミング）は、同じタイミングであり、パルス信号ＰＳＧ１のパルス幅ＴＰＳは、基準クロック信号ＲＦＣＫのパルス幅ＴＨ（ハイレベルの期間）と同じである。積分処理部６０は、パルス信号ＰＳＧ１がアクティブ（ハイレベル、第１の論理レベル）である積分期間において基準クロック信号ＲＦＣＫを積分する。具体的には、積分期間において基準クロック信号ＲＦＣＫがローレベルの期間ＴＡＭでは負の信号レベルを積分し、基準クロック信号ＲＦＣＫがハイレベルの期間ＴＡＰでは正の信号レベルを積分し、その積分値ＰＨＩ（信号）を出力する。積分される負の信号レベルと正の信号レベルは絶対値が同じ信号レベルである。また積分処理部６０は、基準クロック信号ＲＦＣＫと位相が９０度異なるクロック信号ＲＦＣＫ’を積分期間において積分する。具体的には、積分期間においてクロック信号ＲＦＣＫ’がローレベルの期間ＴＢＭでは負の信号レベルを積分し、クロック信号ＲＦＣＫ’がハイレベルの期間ＴＢＰでは正の信号レベルを積分し、その積分値ＰＨＱ（信号）を出力する。積分処理部６０は、積分値ＰＨＩ、ＰＨＱを位相差信号ＰＨ１として出力する。
【００３９】
図４は、積分値の特性を示す図である。積分値が変化する範囲の上限を＋ＶＰとし、下限を−ＶＰとする。積分値ＰＨＩは疑似的なコサイン波の特性を有する。具体的には、コサイン波と同位相の三角波であり、コサイン波の頂点（０度、１８０度、３６０度）とゼロクロス点（９０度、２７０度）の間を直線補間（直線近似）した波形である。また積分値ＰＨＱは疑似的なサイン波の特性を有する。具体的には、サイン波と同位相の三角波であり、サイン波のゼロクロス点（０度、１８０度、３６０度）と頂点（９０度、２７０度）の間を直線補間（直線近似）した波形である。サインとコサインの値に対して、０度〜３６０度の範囲で角度（位相差）を一意に決めることができるので、積分値ＰＨＩ、ＰＨＱから位相差を決定できる。例えば、図４に示すように積分値（ＰＨＩ，ＰＨＱ）＝（−ＶＰ／２、＋ＶＰ／２）の場合、位相差は１３５度と決定できる。
【００４０】
以上の本実施形態によれば、基準クロック信号ＲＦＣＫのパルス幅に対応するパルス幅のパルス信号ＰＳＧ１が生成される。これにより、パルス信号ＰＳＧ１のパルス幅で規定される積分期間において基準クロック信号ＲＦＣＫを積分する積分処理が可能となり、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差に対応した積分値を位相差信号ＰＨ１として生成できるようになる。そして、このような手法で位相差検出することで、従来の位相差検出方式のようにＴＯＦ方式の測距センサーに限らず、種々の用途に適用可能な時間デジタル変換回路を実現できる。
【００４１】
また本実施形態では、パルス信号生成部４０は遅延回路（図７の遅延回路４１）を有する。回路装置１００は、遅延回路の遅延時間を、基準クロック信号ＲＦＣＫのパルス幅ＴＨに対応する遅延時間に設定する遅延制御回路（図７の遅延制御回路５０）を含む。そして、遅延回路と遅延制御回路を含んでＤＬＬ（Delay Locked Loop）回路（図７のＤＬＬ回路１３０）が構成される。
【００４２】
このようにすれば、基準クロック信号ＲＦＣＫのパルス幅ＴＨに対応する遅延時間に設定された遅延回路により、基準クロック信号ＲＦＣＫのパルス幅ＴＨに対応するパルス幅ＴＰＳのパルス信号ＰＳＧ１を生成できる。
【００４３】
また本実施形態では、回路装置１００はセレクター（図７のセレクター１５）を有する。セレクターは、パルス幅測定モードでは、遅延回路に基準クロック信号ＲＦＣＫを出力し、位相差検出モードでは、パルス信号生成部４０に入力信号ＳＧ１を出力する。
【００４４】
例えば、パルス幅測定モードは間欠的に設定される。即ち、パルス幅測定モードが設定される第１の期間と、位相差検出モードが設定される第２の期間が交互に繰り返され、第２の期間において位相差の検出（時間差の測定）が行われる。第２の期間は入力信号ＳＧ１の入力を待機する待機期間に相当する。この待機期間中に入力信号ＳＧ１が入力されると、位相差（時間差）が測定される。１つの第２の期間中に１回の測定が行われてもよいし、複数回の測定が行われてもよい。
【００４５】
このようにすれば、パルス幅測定モードにおいて遅延回路と遅延制御回路により遅延回路の遅延時間を設定できる。そして、位相差検出モードにおいてパルス信号生成部４０が入力信号ＳＧ１に基づいてパルス信号ＰＳＧ１を生成し、そのパルス信号ＰＳＧ１に基づいて位相差を検出（時間差を測定）できる。
【００４６】
また本実施形態では、回路装置１００は、基準クロック信号ＲＦＣＫに基づいて、互いに位相が異なる第１〜第ｎのクロック信号（図１２のクロック信号ＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１）を生成するクロック信号生成部（図７のクロック信号生成部１２０）を含む。積分処理部６０は、第１〜第ｎのクロック信号と入力信号ＳＧ１に基づく積分処理を行う第１〜第ｎの積分器（図１１の積分器６１〜６３）を有する。
【００４７】
具体的には、第１〜第ｎのクロック信号の位相は、基準クロック信号ＲＦＣＫを基準として３６０度／ｎ刻みである。例えば、図１２ではｎ＝３であり、第１〜第３のクロック信号（ＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１）の位相は３６０度／３＝１２０度刻みである。なお、第１〜第３のクロック信号（ＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１）と位相が９０度異なるクロック信号（ＣＫＡＱ１、ＣＫＢＱ１、ＣＫＣＱ１）、それらと位相が１８０度異なるクロック信号（ＣＫＡＩ２、ＣＫＢＩ２、ＣＫＣＩ２、ＣＫＡＱ２、ＣＫＢＱ２、ＣＫＣＱ２）を加えると、３６０度／１２＝３０度の多相クロックになっている。
【００４８】
このようにすれば、図１３〜図１５で後述するように、互いに位相が異なる第１〜第ｎの積分値の特性（ＰＨＡＩ１、ＰＨＢＩ１、ＰＨＣＩ１）が得られる。これにより、入力位相差に対して、位相が異なるｎ個の特性に基づくｎ個の積分値が得られる。積分処理は積分器の特性ばらつき等によって非線形性を有する可能性があり、それによって入力位相差と出力位相差の間に非線形性が生じる可能性がある。この点、本実施形態によれば、ｎ個の積分値を例えば平均して位相差を求めることで、入力位相差と出力位相差の間の非線形性を低減できる。
【００４９】
また本実施形態では、測定部３０は、第１〜第ｎの積分器（図１１の積分器６１〜６３）の出力信号に基づいて、基準クロック信号ＲＦＣＫと入力信号ＳＧ１との位相差を測定する。
【００５０】
このようにすれば、基準クロック信号ＲＦＣＫと入力信号ＳＧ１との位相差に対して、位相が異なるｎ個の特性に基づくｎ個の積分値（第１〜第ｎの積分器の出力信号）が得られる。そして、このｎ個の積分値に基づいて位相差を測定することで、上述のように入力位相差と出力位相差の間の非線形性を低減できる。
【００５１】
また本実施形態では、クロック信号生成部は、第１〜第ｎのクロック信号の第ｉのクロック信号（ｉは１以上ｎ以下の整数）として、基準クロック信号ＲＦＣＫに対して位相が（ｉ−１）×Δθ異なるクロック信号を生成する。第１〜第ｎの積分器の第ｉの積分器は、第ｉのクロック信号とパルス信号ＰＳＧ１に基づく積分処理を行う。測定部３０は、第１〜第ｎの積分器の出力信号に基づいて第１〜第ｎの位相差を求め、第１〜第ｎの位相差の平均処理を行って位相差を求める。
【００５２】
例えば、図１２ではｎ＝３であり、第１〜第３のクロック信号はＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１である。またΔθ＝３６０度／３＝１２０度である。第１のクロック信号ＣＫＡＩ１、第２のクロック信号ＣＫＢＩ１、第３のクロック信号ＣＫＣＩ１は、基準クロック信号ＲＦＣＫに対して位相が０×１２０度＝０度、１×１２０度＝１２０度、２×１２０度＝２４０度異なっている。測定部３０は、第１〜第３の積分器（積分器６１〜６３）の出力信号（積分値ＰＨＡＩ１、ＰＨＢＩ１、ＰＨＣＩ１）に基づいて第１〜第３の位相差を求め、第１〜第３の位相差の平均処理を行って位相差を求める。
【００５３】
本実施形態によれば、位相が異なるｎ個の特性に基づくｎ個の積分値に基づいて第１〜第ｎの位相差が求められ、その第１〜第ｎの位相差の平均処理を行って位相差が求められる。このような平均処理によって、積分器のばらつきが平均化され、入力位相差と出力位相差の間の非線形性を低減できる。
【００５４】
また本実施形態では、クロック信号生成部は、基準クロック信号ＲＦＣＫに基づいて、互いに位相が９０度異なる第１相のクロック信号（図１２のＣＫＡＩ１）と第２相のクロック信号（図１２のＣＫＡＱ１）を生成する。積分処理部６０は、第１相のクロック信号と入力信号ＳＧ１に基づく積分処理を行う第１相用の積分器（図１１の積分器６１）と、第２相のクロック信号と入力信号ＳＧ１に基づく積分処理を行う第２相用の積分器（図１１の積分器６４）とを有する。測定部３０（図１６の補正処理部３６）は、第１相用の積分器と第２相用の積分器の間のばらつきを補正する補正処理を行って、位相差を測定する。
【００５５】
具体的には、測定部３０は、第１相用の積分器と第２相用の積分器の間のフルスケールばらつきを低減する補正、及び第１相用の積分器と第２相用の積分器の間のオフセットばらつきを低減する補正のうち、少なくとも一方を補正処理として行う。
【００５６】
図１９、図２０で後述するように、第１相用の積分器と第２相用の積分器の間のばらつきにより、入力位相差に対する出力位相差の線形性が低下する（非線形性が生じる）可能性がある。この点、本実施形態によれば、第１相用の積分器と第２相用の積分器の間のばらつきを補正する補正処理が行われるので、その補正処理後の積分値で位相差を求めることで、入力位相差に対する出力位相差の線形性を向上できる。
【００５７】
また本実施形態では、測定部３０は、第２のセレクター（図１６のセレクター３１）と、Ａ／Ｄ変換回路（図１６のＡ／Ｄ変換回路３２）と、処理部（図１６の処理部３３）と、を含む。第２のセレクターは、第１相用の積分器の出力信号と第２相用の積分器の出力信号のいずれかを選択する。Ａ／Ｄ変換回路は、第２のセレクターからの信号（ＭＸＱ）をＡ／Ｄ変換し、Ａ／Ｄ変換された第１相用の積分器の出力信号と第２相用の積分器の出力信号である位相差データ（ＡＤＱ）を出力する。処理部は、位相差データに対して補正処理を行い、補正処理後の位相差データに基づいて位相差を求める。
【００５８】
このようにすれば、第１相の積分器の出力信号及び第２相の積分器の出力信号を時分割にＡ／Ｄ変換できる。これにより、回路規模を節約できる。また、このようなＡ／Ｄ変換を行うことで、デジタル信号処理により積分器の出力信号（積分値）に基づいて位相差（時間差）を求めることができる。また、デジタル信号処理により補正処理を行うことで、積分器のばらつき補正を簡素な構成で実現できる。
【００５９】
２．第２の構成例
図５は、本実施形態の回路装置の第２の構成例である。図５の回路装置１００は、第１の位相差信号出力部１０、第２の位相差信号出力部２０、測定部３０、カウンター１１０を含む。なお、本実施形態は図５の構成に限定されず、その構成要素の一部（例えばカウンター１１０等）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００６０】
第１の位相差信号出力部１０は、パルス信号生成部４０（第１のパルス信号生成部）、積分処理部６０（第１の積分処理部）を含む。パルス信号生成部４０は、入力信号ＳＧ１（第１の信号）に基づいて、基準クロック信号ＲＦＣＫのパルス幅に対応するパルス幅のパルス信号ＰＳＧ１（第１のパルス信号）を生成する。積分処理部６０は、基準クロック信号ＲＦＣＫとパルス信号ＰＳＧ１とに基づく積分処理を行い、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差を表す位相差信号ＰＨ１（第１の位相差信号）を生成する。
【００６１】
第２の位相差信号出力部２０は、第２のパルス信号生成部７０、第２の積分処理部８０を含む。第２のパルス信号生成部７０は、第２の信号ＳＧ２に基づいて、基準クロック信号ＲＦＣＫのパルス幅に対応するパルス幅の第２のパルス信号ＰＳＧ２を生成する。第２の積分処理部８０は、基準クロック信号ＲＦＣＫと第２のパルス信号ＰＳＧ２とに基づく積分処理を行い、基準クロック信号ＲＦＣＫと第２の信号ＳＧ２の位相差を表す第２の位相差信号ＰＨ２を生成する。
【００６２】
カウンター１１０は、入力信号ＳＧ１がアクティブになってから、第２の信号ＳＧ２がアクティブになるまでの基準クロック信号ＲＦＣＫのクロック数をカウントする。そして、測定部３０は、カウンター１１０のカウント値ＣＮＱと位相差信号ＰＨ１と第２の位相差信号ＰＨ２に基づいて、入力信号ＳＧ１と第２の信号ＳＧ２の時間差を測定する。
【００６３】
図６は、第２の構成例の回路装置の動作を説明するタイミングチャートである。カウンター１１０は、入力信号ＳＧ１がアクティブになったことを検出してカウント動作を開始し、第２の信号ＳＧ２がアクティブになったことを検出してカウント動作を停止する。図６の例では、入力信号ＳＧ１の立ち上がりエッジから第２の信号ＳＧ２の立ち上がりエッジまでの間に基準クロック信号ＲＦＣＫが１クロック入力されるので、カウント値ＣＮＱ＝１となる。
【００６４】
図６に示すように、入力信号ＳＧ１と基準クロック信号ＲＦＣＫの位相差が６０度と検出され、第２の信号ＳＧ２と基準クロック信号ＲＦＣＫの位相差が２７０度と検出されたとする。この場合、測定部３０は、入力信号ＳＧ１と第２の信号ＳＧ２の位相差を、−６０度＋（ＣＮＱ×３６０度）＋２７０度と求める。図６ではＣＮＱ＝１なので、入力信号ＳＧ１と第２の信号ＳＧ２の位相差は５７０度となる。測定部３０は、入力信号ＳＧ１と第２の信号ＳＧ２の位相差５７０度を表すデジタル値を時間差データＴＱとして出力する。或いは、基準クロック信号ＲＦＣＫの１周期をＴＲＦとした場合に、位相差５７０度を時間差ＴＤＦ＝（５７０度／３６０度）×ＴＲＦに変換し、その時間差ＴＤＦを表す時間差データＴＱを出力する。
【００６５】
第２の信号ＳＧ２が入力信号ＳＧ１よりも前に入力された場合には、カウンター１１０は、第２の信号ＳＧ２がアクティブになったことを検出してカウント動作を開始し、入力信号ＳＧ１がアクティブになったことを検出してカウント動作を停止する。この場合、カウント値ＣＮＱの符号を負にする。
【００６６】
本実施形態によれば、基準クロック信号ＲＦＣＫと入力信号ＳＧ１（第１の信号）の位相差が検出され、基準クロック信号ＲＦＣＫと第２の信号ＳＧ２の位相差が検出され、それらの位相差に基づいて、入力信号ＳＧ１と第２の信号ＳＧ２の遷移タイミングの時間差が測定される。これにより、入力信号ＳＧ１（例えばスタート信号）を時間デジタル変換回路が自発しない場合であっても、入力信号ＳＧ１と第２の信号ＳＧ２の遷移タイミングの時間差を測定できる。
【００６７】
また、従来の位相差検出方式ではセンサーで積分処理を行うため、ダイナミックレンジ（測定できる位相差や距離、時間のレンジ）を広げることが困難である。この点、本実施形態によれば、入力信号ＳＧ１（第１の信号）と第２の信号ＳＧ２の位相差が３６０度より大きい（時間差が基準クロック信号ＲＦＣＫの１周期より大きい）場合であっても、位相差を検出できる。これにより、広いダイナミックレンジの測定が可能になる。
【００６８】
３．詳細な構成例
図７は、本実施形態の回路装置の詳細な構成例である。回路装置１００は、位相差信号出力部１０（位相差信号出力回路）、測定部３０、クロック信号生成部１２０（クロック信号生成回路）を含む。なお、本実施形態は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００６９】
クロック信号生成部１２０は、クロック信号ＭＣＫ（マスタークロック信号）からクロック信号ＲＦＣＫ２、ＣＫＩ、ＣＫＱを生成する。クロック信号ＲＦＣＫ２は、基準クロック信号ＲＦＣＫの２倍の周波数を有するクロック信号である。クロック信号ＣＫＩ、ＣＫＱは、基準クロック信号ＲＦＣＫから位相がシフトされたクロック信号（多相クロック信号）である。クロック信号ＭＣＫは、基準クロック信号ＲＦＣＫよりも周波数が高いクロック信号であり、回路装置１００の内部で生成されるクロック信号、又は回路装置１００の外部から供給されるクロック信号である。例えば、クロック信号生成部１２０は分周器等から構成される。
【００７０】
位相差信号出力部１０は、セレクター１５、ＤＬＬ回路１３０、積分処理部６０を含む。ＤＬＬ回路１３０は、パルス信号生成部４０、遅延制御回路５０を含む。
【００７１】
セレクター１５は、入力信号ＳＧ１とクロック信号ＲＦＣＫ２のいずれかを選択し、その選択した信号ＳＬＱ１を出力する。パルス信号生成部４０は、遅延回路４１を含み、パルス幅が遅延回路４１の遅延時間で設定されるパルス信号ＰＳＧ１を生成する。遅延制御回路５０は、遅延回路４１の遅延時間を制御する制御信号ＣＴ１を出力し、その遅延時間が基準クロック信号ＲＦＣＫのパルス幅となるように制御する。例えば、遅延回路４１は、複数の遅延素子が直列に接続された回路である。遅延素子は、例えばインバーターと、インバーターの出力に設けられた可変容量キャパシター（負荷容量）である。そして可変容量キャパシターの容量値が制御信号ＣＴ１により制御され、遅延回路４１の遅延時間が制御される。遅延制御回路５０は、遅延回路４１の出力信号ＤＬＱ１とクロック信号ＲＦＣＫ２との位相差を検出して信号ＤＴ１を出力する位相差検出部５１（位相差検出回路）と、信号ＤＴ１に基づいて制御信号ＣＴ１を出力する制御部５２（制御回路）とを含む。積分処理部６０は、パルス信号ＰＳＧ１とクロック信号ＣＫＩ、ＣＫＱに基づいて積分処理を行い、位相差信号ＰＨ１を出力する。
【００７２】
図８は、詳細な構成例の回路装置の動作を説明するフローチャートである。動作を開始すると測定部３０（図１６の処理部３３）はパルス幅測定モードを設定する（Ｓ１）。パルス幅測定モードでは、位相差信号出力部１０は、基準クロック信号ＲＦＣＫのパルス幅を測定して遅延回路の遅延時間（遅延量）を設定（ロック）する。
【００７３】
図９は、パルス幅測定モードにおける位相差信号出力部の動作を説明する図である。なお、図９では動作に関わる構成要素を図示し、他の構成要素は図示を省略する。
【００７４】
パルス幅測定モードでは、セレクター１５は、クロック信号ＲＦＣＫ２を選択し、信号ＳＬＱ１として出力する。遅延回路４１は、信号ＳＬＱ１（＝ＲＦＣＫ２）を遅延させた信号ＤＬＱ１を出力する。位相差検出部５１は、クロック信号ＲＦＣＫ２と信号ＤＬＱ１の位相差を検出し、その検出された位相差を表す信号ＤＴ１を出力する。制御部５２は、信号ＤＴ１に基づいて、クロック信号ＲＦＣＫ２と信号ＤＬＱ１の位相差がゼロとなるように制御信号ＣＴ１を生成する。クロック信号ＲＦＣＫ２の周波数は、基準クロック信号ＲＦＣＫの周波数の２倍なので、遅延回路４１の遅延時間は、基準クロック信号ＲＦＣＫの半周期（基準クロック信号ＲＦＣＫのデューティーが５０％の場合において基準クロック信号ＲＦＣＫのハイパルスの幅）にロックされる。
【００７５】
図８に示すように、測定部３０は、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差を検出する位相差検出モードを設定する（Ｓ２）。
【００７６】
図１０は、位相差検出モードにおける位相差信号出力部の動作を説明する図である。なお、図１０では動作に関わる構成要素を図示し、他の構成要素は図示を省略する。
【００７７】
パルス信号生成部４０は、遅延回路４１、ラッチ回路４２、ＮＯＲ回路４３を含む。位相差検出モードでは、セレクター１５は、入力信号ＳＧ１を選択し、信号ＳＬＱ１として出力する。ラッチ回路４２は、信号ＳＬＱ１（＝ＳＧ１）の立ち上がりエッジでハイレベルを取り込み、信号ＬＱ１をローレベルからハイレベルに変化させ、信号ＬＱＢ１（ＬＱ１の論理反転信号）をハイレベルからローレベルに変化させる。遅延回路４１は、制御信号ＣＴ１で設定される遅延時間で信号ＬＱ１を遅延させ、信号ＤＬＱ１を出力する。制御信号ＣＴ１は、パルス幅測定モードで設定された値が維持されている。ＮＯＲ回路４３は、信号ＬＱＢ１と信号ＤＬＱ１の否定論理和信号をパルス信号ＰＳＧ１として出力する。制御信号ＣＴ１は、パルス幅測定モードで設定された値が維持されており、パルス信号ＰＳＧ１のパルス幅は基準クロック信号ＲＦＣＫのパルス幅と同じになる。積分処理部６０は、パルス信号ＰＳＧ１に基づいて積分処理を行い、位相差信号ＰＨ１を出力する。
【００７８】
図８に示すように、測定部３０は、位相差検出モードにおいて出力される位相差信号ＰＨ１を位相差データにＡ／Ｄ変換する（Ｓ３）。次に、測定部３０は、デジタル信号処理により位相差データから基準クロック信号ＲＦＣＫと入力信号ＳＧ１の遷移タイミングの位相差（時間差）を求める（Ｓ４）。
【００７９】
４．積分処理部
図１１は、積分処理部の詳細な構成例である。積分処理部６０は、積分器６１〜６６（複数の積分器、第１〜第６の積分器）を含む。
【００８０】
クロック信号生成部１２０は、クロック信号ＣＫＡＩ、ＣＫＢＩ、ＣＫＣＩ、ＣＫＡＱ、ＣＫＢＱ、ＣＫＣＱを生成し、積分器６１、６２、６３、６４、６５、６６に供給する。クロック信号ＣＫＡＩ、ＣＫＢＩ、ＣＫＣＩは図７のクロック信号ＣＫＩに対応し、クロック信号ＣＫＡＱ、ＣＫＢＱ、ＣＫＣＱは図７のクロック信号ＣＫＱに対応する。積分器６１、６２、６３、６４、６５、６６は、供給されるクロック信号とパルス信号ＰＳＧ１に基づいて積分処理を行い、積分値ＰＨＡＩ１、ＰＨＢＩ１、ＰＨＣＩ１、ＰＨＡＱ１、ＰＨＢＱ１、ＰＨＣＱ１を出力する。積分値ＰＨＡＩ１、ＰＨＢＩ１、ＰＨＣＩ１、ＰＨＡＱ１、ＰＨＢＱ１、ＰＨＣＱ１は、図７の位相差信号ＰＨ１に対応する。
【００８１】
図１２は、クロック信号生成部が生成するクロック信号のタイミングチャートである。
【００８２】
クロック信号ＣＫＡＩ、ＣＫＢＩ、ＣＫＣＩ、ＣＫＡＱ、ＣＫＢＱ、ＣＫＣＱの各々は、位相が反転した（位相が１８０度異なる）２つのクロック信号の組み合わせである。例えば、クロック信号ＣＫＡＩは、クロック信号ＣＫＡＩ１、ＣＫＡＩ２から構成される。そして、これら１２個のクロック信号は、基準クロック信号ＲＦＣＫに対して３０度（＝３６０度／１２）ずつ位相がずれた多相クロック信号になっている。
【００８３】
具体的には、クロック信号ＣＫＡＩ１は基準クロック信号ＲＦＣＫと同位相であり、クロック信号ＣＫＢＩ１、ＣＫＣＩ１は、基準クロック信号ＲＦＣＫに対して位相が１２０度、２４０度だけ遅れている。クロック信号ＣＫＡＱ１、ＣＫＢＱ１、ＣＫＣＱ１は、クロック信号ＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１に対して位相が９０度だけ遅れている。そしてクロック信号ＣＫＡＩ２、ＣＫＢＩ２、ＣＫＣＩ２、ＣＫＡＱ２、ＣＫＢＱ２、ＣＫＣＱ２は、クロック信号ＣＫＡＩ１、ＣＫＢＩ１、ＣＫＣＩ１、ＣＫＡＱ１、ＣＫＢＱ１、ＣＫＣＱ１に対して位相が反転されている（位相が１８０度異なっている）。
【００８４】
図１３〜図１５は、多相クロックによる積分処理の積分値の特性を示す図である。横軸の位相差は、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差である。図１２で説明したように、基準クロック信号ＲＦＣＫを基準としてクロック信号ＣＫＡＩ、ＣＫＢＩ、ＣＫＣＩの位相は０度、１２０度、２４０度になっている。そのため、図１３〜図１５に示すように、積分値ＰＨＡＩ１の特性に対して、積分値ＰＨＢＩ１、ＰＨＣＩ１の特性は１２０度、２４０度ずれている。同様に、積分値ＰＨＡＱ１の特性に対して、積分値ＰＨＢＱ１、ＰＨＣＱ１の特性は１２０度、２４０度ずれている。
【００８５】
測定部３０は、積分値ＰＨＡＩ１、ＰＨＡＱ１から第１の位相差を求め、積分値ＰＨＢＩ１、ＰＨＢＱ１から第２の位相差を求め、積分値ＰＨＣＩ１、ＰＨＣＱ１から第３の位相差を求める。そして、第１〜第３の位相差の平均値を、入力信号ＳＧ１と基準クロック信号ＲＦＣＫの位相差として求める。
【００８６】
理想的には、積分値ＰＨＡＩ１、ＰＨＡＱ１の組だけでも、入力位相差に対して線形な特性の出力位相差が得られる。入力位相差は、入力された基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差であり、出力位相差は、積分処理に基づく位相差である。しかしながら、積分器の誤差（例えば積分値のフルスケール誤差やオフセット等）によって、入力位相差と出力位相差が線形にならない可能性がある。
【００８７】
この点、本実施形態では、位相を異ならせた多相クロックで積分処理を行って複数の位相差（第１〜第３の位相差）を求め、その複数の位相差を平均するので、入力位相差と出力位相差の間の非線形性を平均化できる。例えば、入力位相差が１８０度の場合、図１３において積分値ＰＨＡＩ１の特性が−ＶＰで折り返す点になっている。このような特性が折り返す点では非線形性が出やすくなる。しかし、図１４、図１５では、位相差１８０度における積分値ＰＨＢＩ１、ＰＨＣＩ１の特性は直線になっている。このため、第１〜第３の位相差を平均することで、非線形性を低減できる。
【００８８】
５．測定部
図１６は、測定部の詳細な構成例である。測定部３０は、セレクター３１（マルチプレクサー）、Ａ／Ｄ変換回路３２、処理部３３（デジタル信号処理部、処理回路、ロジック回路）を含む。
【００８９】
セレクター３１には、位相差信号出力部１０から積分値ＰＨＡＩ１、ＰＨＡＱ１、ＰＨＢＩ１、ＰＨＢＱ１、ＰＨＣＩ１、ＰＨＣＱ１が入力される。セレクター３１は、これらの信号を１つずつ時分割に選択し、その選択した信号を信号ＭＸＱとして出力する。Ａ／Ｄ変換回路３２は、信号ＭＸＱとして入力される積分値ＰＨＡＩ１、ＰＨＡＱ１、ＰＨＢＩ１、ＰＨＢＱ１、ＰＨＣＩ１、ＰＨＣＱ１を時分割にＡ／Ｄ変換し、そのＡ／Ｄ変換された積分値（積分データ）をデータＡＤＱとして出力する。処理部３３は、デジタル信号処理により、データＡＤＱに基づいて時間差データＴＱを求める。
【００９０】
具体的には、処理部３３は、位相差算出部３４と補正処理部３６を含む。補正処理部３６は、積分器のばらつき補正を補正する補正処理を、Ａ／Ｄ変換された積分値ＰＨＡＩ１、ＰＨＡＱ１、ＰＨＢＩ１、ＰＨＢＱ１、ＰＨＣＩ１、ＰＨＣＱ１に対して行う。この補正処理は、図１９〜図２１で後述する。位相差算出部３４は、補正処理された積分値ＰＨＡＩ１、ＰＨＡＱ１から第１の位相差を求め、補正処理された積分値ＰＨＢＩ１、ＰＨＢＱ１から第２の位相差を求め、補正処理された積分値ＰＨＣＩ１、ＰＨＣＱ１から第３の位相差を求める。位相差算出部３４は、第１〜第３の位相差を平均して、入力信号ＳＧ１と基準クロック信号ＲＦＣＫの位相差を求める。処理部３３は、その位相差に基づいて時間差データＴＱを出力する。位相差を時間差に変換する手法は、図２等で説明した手法と同様である。
【００９１】
６．積分器
図１７は、積分器の詳細な構成例である。また図１８は、積分器の動作を説明するタイミングチャートである。なお、ここでは図１１の積分器６１を例に説明するが、他の積分器（図１１の積分器６２〜６６）も同様の構成である。
【００９２】
図１７に示すように、積分器６１は、積分信号生成部ＧＩＳ、電流生成部ＩＧＥＮ、積分部ＣＩＮＴを含む。
【００９３】
積分信号生成部ＧＩＳは、パルス信号ＰＳＧ１とクロック信号ＣＫＡＩ（ＣＫＡＩ１、ＣＫＡＩ２）から積分信号ＩＮＣＫＡ、ＩＮＣＫＢを生成する。図１８に示すように、パルス信号ＰＳＧ１とクロック信号ＣＫＡＩ１の論理積を積分信号ＩＮＣＫＡとして出力し、パルス信号ＰＳＧ１とクロック信号ＣＫＡＩ２の論理積を積分信号ＩＮＣＫＢとして出力する。
【００９４】
電流生成部ＩＧＥＮは、積分信号ＩＮＣＫＡ、ＩＮＣＫＢに基づいて電流ＩＰ、ＩＮを生成し、その電流ＩＰ、ＩＮを積分部ＣＩＮＴの入力ノードＮＩＮＰ、ＮＩＮＮに供給する。具体的には、積分信号ＩＮＣＫＡがハイレベル（アクティブ）であり、積分信号ＩＮＣＫＢがローレベル（非アクティブ）である場合には、スイッチ素子ＳＷＡ１、ＳＷＡ２がオンになり、スイッチ素子ＳＷＢ１、ＳＷＢ２がオフになる。そして、電流源ＩＢＢから一定電流値の負電流が電流ＩＰとしてノードＮＩＮＰに供給され、電流源ＩＢＡから一定電流値の正電流が電流ＩＮとしてノードＮＩＮＮに供給され、ＩＰ−ＩＮ＜０となる。一方、積分信号ＩＮＣＫＡがローレベル（非アクティブ）であり、積分信号ＩＮＣＫＢがハイレベル（アクティブ）である場合には、スイッチ素子ＳＷＡ１、ＳＷＡ２がオフになり、スイッチ素子ＳＷＢ１、ＳＷＢ２がオンになる。そして、電流源ＩＢＡから一定電流値の正電流が電流ＩＰとしてノードＮＩＮＰに供給され、電流源ＩＢＢから一定電流値の負電流が電流ＩＮとしてノードＮＩＮＮに供給され、ＩＰ−ＩＮ＞０となる。
【００９５】
積分部ＣＩＮＴは、差動入力された電流ＩＰ、ＩＮを積分し、その積分値を電圧ＶＯＵＴ、ＶＯＵＴＮとして差動出力する。即ち、電流ＩＰ、ＩＮにより供給される電荷を電圧ＶＯＵＴＰ、ＶＯＵＴＮに変換する電荷電圧変換を行う。積分部ＣＩＮＴは、負の入力電荷を正の電圧に変換する反転増幅を行う。即ち、積分信号ＩＮＣＫＡがハイレベルであり、積分信号ＩＮＣＫＢがローレベルである場合、上述のようにＩＰ−ＩＮ＜０なので、図１８に示すようにＶＯＵＴＰ−ＶＯＵＴＮが増加する方向に電圧ＶＯＵＴＰ、ＶＯＵＴＮが変化する。一方、積分信号ＩＮＣＫＡがローレベルであり、積分信号ＩＮＣＫＢがハイレベルである場合、上述のようにＩＰ−ＩＮ＞０なので、図１８に示すようにＶＯＵＴＰ−ＶＯＵＴＮが減少する方向に電圧ＶＯＵＴＰ、ＶＯＵＴＮが変化する。このようにしてパルス信号ＰＳＧ１が積分値ＰＨＡＩ１に変換され、図１３に示す積分値ＰＨＡＩ１の特性が得られる。
【００９６】
積分部ＣＩＮＴにおいて、制御信号ＡＰＣＫ（クロック信号）がローレベル（非アクティブ）であり、制御信号ＡＰＣＫの論理反転信号である制御信号ＸＡＰＣＫ（クロック信号）がハイレベル（アクティブ）である場合、スイッチ素子ＳＷＰ１〜ＳＷＰ４がオフになり、スイッチ素子ＳＷＰ５〜ＳＷＰ８がオンになる。この場合、キャパシターＣＰ１〜ＣＰ４、アンプ回路ＡＭＰにより差動の積分回路（差動の電荷電圧変換回路）が構成され、上述の積分動作が行われる。一方、制御信号ＡＰＣＫがハイレベル（アクティブ）であり、制御信号ＸＡＰＣＫがローレベル（非アクティブ）である場合、スイッチ素子ＳＷＰ１〜ＳＷＰ４がオンになり、スイッチ素子ＳＷＰ５〜ＳＷＰ８がオフになる。この場合、入力ノードＮＩＮＰ、ＮＩＮＮがコモン電圧ＶＣＭに設定され、入力電荷がリセットされ、電圧ＶＯＵＴＰ、ＶＯＵＴＮがコモン電圧ＶＣＭにリセットされる。
【００９７】
７．積分器のばらつき補正
図１９は、積分器間における積分値の特性のばらつきを説明する図である。図２０は、入力位相差に対する出力位相差の特性例である。
【００９８】
図１９に示すように、積分値ＰＨＡＱ１の変化範囲の上限が＋ＶＰであり、下限が−ＶＰであるとする。即ち、積分値ＰＨＡＱ１のフルスケール（出力フルスケール）が２ＶＰであるとする。このとき、積分値ＰＨＡＩ１’のように、積分値ＰＨＡＩ１も同一のフルスケール２ＶＰであることが理想である。この理想の場合には、図２０の特性ＣＨＡのように、入力位相差に対して出力位相差が線形な特性となる。
【００９９】
しかしながら、図１９に示す積分値ＰＨＡＩ１”のように、積分値ＰＨＡＩ１のフルスケールが２ＶＰ’≠２ＶＰとなる可能性がある。例えば、図１７において電流源ＩＢＡ、ＩＢＢが出力する電流の大きさが積分器間でばらつくことで、積分器間でのフルスケールのばらつきが生じる。このようなフルスケールのばらつきが生じた場合、図２０の特性ＣＨＡ’のように、入力位相差に対して出力位相差が非線形な特性となる。
【０１００】
またフルスケールのばらつきだけでなく、オフセットのばらつきが生じる可能性がある。オフセットのばらつきによっても、入力位相差に対して出力位相差が非線形な特性となる可能性がある。
【０１０１】
図２１は、積分器のばらつき補正を説明する図である。なお、図２１では参考にパルス信号ＰＳＧ１を図示しているが、ばらつき補正時にはパルス信号ＰＳＧ１は積分器に供給されなくてよい。
【０１０２】
図２１に示すように、回路装置１００は各積分器について上限測定、下限測定、オフセット測定を行う。これらの測定は、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の位相差（時間差）を測定する前に行っておく。例えば回路装置１００の電源投入時などに行う。
【０１０３】
上限測定時には、積分信号生成部ＧＩＳが、パルス信号ＰＳＧ１と同じパルス幅でハイレベルになる積分信号ＩＮＣＫＡを出力し、ローレベルの積分信号ＩＮＣＫＢを出力する。これは積分値の上限を測定することに相当するので、例えば図１９では＋ＶＰ’が積分値として得られる。下限測定時には、積分信号生成部ＧＩＳが、ローレベルの積分信号ＩＮＣＫＡを出力し、パルス信号ＰＳＧ１と同じパルス幅でハイレベルになる積分信号ＩＮＣＫＢを出力する。これは積分値の下限を測定することに相当するので、例えば図１９では−ＶＰ’が積分値として得られる。オフセット測定時には、積分信号生成部ＧＩＳが、ローレベルの積分信号ＩＮＣＫＡ、ＩＮＣＫＢを出力する。これは積分値のオフセットを測定することに相当するので、例えば図１９では０が積分値として得られる。
【０１０４】
上記の測定で得られた積分値の上限をＩＭＡＸとし、下限をＩＭＩＮとし、オフセットをＩＯＦとし、フルスケールの期待値をＦＬＳとする。また、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の時間差を測定した際に得られた積分値をＭＥＳとする。測定部３０の処理部３３は、補正された積分値ＭＥＳ’を例えばＭＥＳ’＝（ＦＬＳ／（ＩＭＡＸ−ＩＭＩＮ））×（ＭＥＳ−ＩＯＦ）により求める。例えば図１９の例ではＭＥＳ’＝（ＶＰ／ＶＰ’）×ＭＥＳとなる。このような補正を、各積分器について行う。そして、この補正された積分値に基づいて位相差を求め、その位相差に基づいて時間差を求める。
【０１０５】
なお、オフセット測定を行わず、上限と下限の測定値で積分値を補正してもよい。この場合、ＭＥＳ’＝（ＦＬＳ／（ＩＭＡＸ−ＩＭＩＮ））×ＭＥＳである。
【０１０６】
８．ＰＬＬへの適用例
図２２は、本実施形態の手法をＰＬＬ（Phase Locked Loop）に適用した場合の回路装置の構成例である。図２２の回路装置１００は、位相比較部２６０（位相比較回路）、処理部２５０（処理回路）、デジタル制御発振器２３０、分周器２４０を含む。
【０１０７】
位相比較部２６０は、図１、図７等で説明したパルス信号生成部４０、積分処理部６０、測定部３０を含む。位相比較部２６０には、基準クロック信号ＣＫＩＮと分周クロック信号ＣＫＤＶが入力される。基準クロック信号ＣＫＩＮは図７のマスタークロック信号ＭＣＫとしてクロック信号生成部１２０に入力される。また分周クロック信号ＣＫＤＶは入力信号ＳＧ１としてパルス信号生成部４０に入力される。位相比較部２６０は、基準クロック信号ＲＦＣＫ（ＣＫＩＮ）と分周クロック信号ＣＫＤＶの位相差を検出し、その位相差に対応した時間差データＴＱを出力する。
【０１０８】
処理部２５０は、時間差データＴＱに基づいて発振制御データＣＴＤを生成する。発振制御データＣＴＤの値は、基準クロック信号ＲＦＣＫ（ＣＫＩＮ）と分周クロック信号ＣＫＤＶの位相差をゼロにする（ゼロに近づける）ように制御される。
【０１０９】
デジタル制御発振器２３０は、発振制御データＣＴＤに対応する発振周波数のクロック信号ＣＫＯＵＴを生成する。例えば、デジタル制御発振器２３０は、発振制御データＣＴＤに対応する発振周波数で振動子を発振させる発振器である。例えば、デジタル制御発振器２３０は、発振制御データＣＴＤをＤ／Ａ変換するＤ／Ａ変換回路と、そのＤ／Ａ変換回路の出力電圧（制御電圧）に対応した発振周波数で発振する電圧制御発振器と、を含む。
【０１１０】
分周器２４０は、デジタル制御発振器２３０が生成したクロック信号ＣＫＯＵＴを所定の分周比で分周し、その分周クロック信号ＣＫＤＶを位相比較部２６０に帰還させる。
【０１１１】
９．物理量測定装置、電子機器、移動体
図２３は、本実施形態の回路装置を含む物理量測定装置の構成例である。物理量測定装置２００は、信号供給部２１０（信号供給回路）、回路装置１００、処理部２２０（処理回路、処理装置）を含む。なお、本実施形態は図２３の構成に限定されず、その構成要素の一部（例えば信号供給部）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【０１１２】
図２３の物理量測定装置２００は、時間デジタル変換の結果に基づいて種々の物理量を測定する装置である。例えば、測定される物理量は時間や距離等であるが、これらに限定されない。
【０１１３】
信号供給部２１０は、回路装置１００から基準クロック信号ＲＦＣＫが入力され、回路装置１００に入力信号ＳＧ１を供給する。基準クロック信号ＲＦＣＫは例えば図７のクロック信号生成部１２０が生成する。例えば物理量測定装置２００が測距センサーである場合、信号供給部２１０は、発光部、受光部、制御部を含む。そして、制御部が基準クロック信号ＲＦＣＫに基づいて送信信号を生成し、その送信信号により発光部を発光させる。また制御部は、受光部からの受光信号を波形成形して受信信号を生成し、その受信信号を入力信号ＳＧ１として回路装置１００に供給する。
【０１１４】
回路装置１００は、基準クロック信号ＲＦＣＫと入力信号ＳＧ１の遷移タイミングの時間差を測定し、時間差データＴＱを出力する。処理部２２０は、時間差データＴＱに基づいて種々のデジタル信号処理を行う。例えば、処理部２２０は、時間差データＴＱを物理量に変換する処理を行い、その物理量のデータを出力する。
【０１１５】
なお、本実施形態の回路装置を含む物理量測定装置の構成は図２３に限定されない。例えば、物理量測定装置は、図２２のＰＬＬを含み、そのＰＬＬが出力するクロック信号ＣＫＯＵＴに基づいて動作して物理量を測定する物理量測定回路を含んでもよい。
【０１１６】
図２４は、本実施形態の回路装置を含む電子機器の構成例である。電子機器３００は、回路装置１００、アンテナＡＮＴ、通信部５１０（通信装置）、処理部５２０（処理装置）を含む。また操作部５３０（操作装置）、表示部５４０（表示装置）、記憶部５５０（メモリー）を含むことができる。例えば回路装置１００と処理部５２０により物理量測定装置が構成される。或いは、回路装置１００が図２２のようなＰＬＬを含んでもよい。なお電子機器３００は図２４の構成に限定されず、これらの一部の構成要素（例えばアンテナＡＮＴ、通信部５１０等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１７】
図２４の電子機器３００としては、例えば、ＥＣＵ（Electronic Control Unit）等の車載の電子装置や、医療用又は工業用の超音波検査装置等の超音波測定装置や、電波や超音波を用いたレーダーを想定できる。また、電子機器３００として、ゲーム装置や、デジタルカメラ又はビデオカメラ等の映像機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。
【０１１８】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器３００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理を行う。例えば、回路装置１００が時間差データを出力し、処理部５２０が時間差データを用いたデジタル処理を行う。或いは、回路装置１００がＰＬＬによりクロック信号を出力し、そのクロック信号に基づいて電子機器３００の各部が動作してもよい。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１１９】
図２５は、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置１００（物理量測定装置、ＰＬＬ）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２５は移動体の具体例としての自動車２０６を概略的に示している。例えば、自動車２０６には、本実施形態の回路装置１００を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により生成された物理量に基づいて動作する。例えば、制御装置２０８は、自動車２０６と物体との距離に応じて運転アシスト制御や自動運転制御を行うＥＣＵであってもよい。或いは、自動車２０６には、図２２のようなＰＬＬを含む回路装置１００が組み込まれる。制御装置２０８は、ＰＬＬが出力するクロック信号に基づいて種々の制御を行う。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。
【０１２０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２１】
１０…位相差信号出力部、１５…セレクター、２０…第２の位相差信号出力部、
３０…測定部、３１…セレクター、３２…Ａ／Ｄ変換回路、３３…処理部、
３４…位相差算出部、３６…補正処理部、４０…パルス信号生成部、４１…遅延回路、
４２…ラッチ回路、４３…ＮＯＲ回路、５０…遅延制御回路、５１…位相差検出部、
５２…制御部、６０…積分処理部、６１〜６６…積分器、
７０…第２のパルス信号生成部、８０…第２の積分処理部、１００…回路装置、
１１０…カウンター、１２０…クロック信号生成部、１３０…ＤＬＬ回路、
２００…物理量測定装置、２０６…自動車（移動体）、２０８…制御装置、
２１０…信号供給部、２２０…処理部、２３０…デジタル制御発振器、
２４０…分周器、２５０…処理部、２６０…位相比較部、３００…電子機器、
５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、
ＣＫＡＩ１…第１のクロック信号（第１相のクロック信号）、
ＣＫＡＱ１…第２相のクロック信号、ＣＫＢＩ１…第２のクロック信号、
ＣＫＣＩ１…第３のクロック信号、ＰＨ１…位相差信号、ＰＨ２…第２の位相差信号、
ＰＳＧ１…パルス信号、ＰＳＧ２…第２のパルス信号、ＲＦＣＫ…基準クロック信号、
ＳＧ１…入力信号（第１の信号）、ＳＧ２…第２の信号、ＴＤＦ…時間差、
ＴＨ…パルス幅、ＴＰＳ…パルス幅、ＴＱ…時間差データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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