(57)【要約】【課題】微弱な交流信号を整流して効率良く蓄電する整流装置を提供する。【解決手段】整流装置１００は、ゲート端子２６ａ、ドレイン端子２５ａ、及びウェル端子２３ａが互いに接続されている少なくとも１つのＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ２０）、少なくとも１つのＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を発生し、これをＭＯＳＦＥＴのソース端子２４ａに供給する交流信号発生源８０、及びＭＯＳＦＥＴのドレイン端子２５ａに接続される容量素子Ｃを備える。整流素子として、ゲート、ドレイン、及びウェルをショートすることで弱反転領域でも駆動するＭＯＳＦＥＴを使用することにより、整流による損失が小さく且つリーク電流が小さく、微弱なエネルギーを収集するエネルギーハーベスティング技術において好適な高効率、低リーク電流、且つ高周波対応可能な整流装置を構成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
ゲート端子、ドレイン端子、及びウェル端子が互いに接続されたＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を、前記ＭＯＳＦＥＴのソース端子及び前記ドレイン端子のいずれか一方に供給する段階と、
前記ＭＯＳＦＥＴにより前記交流信号を整流して得られる直流信号を、前記ソース端子及び前記ドレイン端子の他方から取得する段階と、
を備える整流方法。
【請求項２】
前記ＭＯＳＦＥＴの逆方向リーク電流は、１ｎＡ未満である、
請求項１に記載の整流方法。
【請求項３】
前記ＭＯＳＦＥＴは、エナジーハーベストＩＣに集積化されている、
請求項１又は２に記載の整流方法。
【請求項４】
ゲート端子、ドレイン端子、及びウェル端子が互いに接続されている少なくとも１つのＭＯＳＦＥＴと、
前記少なくとも１つのＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を発生し、当該交流信号を前記ＭＯＳＦＥＴのソース端子及び前記ドレイン端子のいずれか一方に供給する交流信号発生源と、
前記ソース端子及び前記ドレイン端子の他方に接続されている容量素子と、
を備える整流装置。
【請求項５】
前記少なくとも１つのＭＯＳＦＥＴの逆方向リーク電流は、１ｎＡ未満である、
請求項４に記載の整流装置。
【請求項６】
前記少なくとも１つのＭＯＳＦＥＴは、エナジーハーベストＩＣに集積化されている、
請求項４又は５に記載の整流装置。
【請求項７】
前記容量素子は、前記エナジーハーベストＩＣに集積化されている、
請求項６に記載の整流装置。
【請求項８】
前記少なくとも１つのＭＯＳＦＥＴは、前記ウェル端子に接続するウェルが基板から分離されたＭＯＳＦＥＴを含む、
請求項４から７のいずれか一項に記載の整流装置。
【請求項９】
前記少なくとも１つのＭＯＳＦＥＴは、ダイオードブリッジ接続されている２つのＮＭＯＳＦＥＴ及び２つのＰＭＯＳＦＥＴを含む、
請求項４から８のいずれか一項に記載の整流装置。
【請求項１０】
前記少なくとも１つのＭＯＳＦＥＴは、ダイオードブリッジ接続されている４つのＮＭＯＳＦＥＴを含む、
請求項４から８のいずれか一項に記載の整流装置。
【請求項１１】
前記４つのＮＭＯＳＦＥＴの少なくとも１つは、前記ウェル端子に接続するウェルを基板から分離する分離領域を有し、
前記分離領域は、前記容量素子の一端に接続されている、
請求項１０に記載の整流装置。
【請求項１２】
前記少なくとも１つのＭＯＳＦＥＴは、ダイオードブリッジ接続されている４つのＰＭＯＳＦＥＴを含む、
請求項４から８のいずれか一項に記載の整流装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流方法及び整流装置に関する。
【背景技術】
【０００２】
環境に存在する微弱なエネルギーを収集（ハーベスト）して電力に変換するエネルギーハーベスティング技術が知られている。この技術では、エネルギー源として、太陽光発電、熱発電のような直流電流（すなわち、直流電圧）を発生させるものと振動発電、電波発電のような交流電流（すなわち、交流電圧）を発生させるものとがある。交流電流の場合、ダイオードブリッジ（整流ブリッジ回路とも呼ぶ）を含む全波整流回路により直流電流に変換することで、二次電池、コンデンサ等に蓄電することができる（例えば、特許文献１参照）。一方、外部回路によりスイッチング素子のオン／オフを制御する一般的な同期整流回路は微弱な環境エネルギーを電力に変換し蓄電する目的において、制御用電力を確保するのが困難であるため採用することができない。従って、回路制御により蓄電の効率化を図ることができず、蓄電効率を向上するためには、整流素子そのものの特性を改善することが求められる。
【０００３】
上記のダイオードブリッジを構成する整流素子に対して、順方向立ち上がり電圧（単に、立ち上がり電圧とも呼ぶ）Ｖｆが低く、逆方向リーク電流（単に、リーク電流とも呼ぶ）Ｉｒが小さく、且つ逆回復時間が短いことが望まれる。低い立ち上がり電圧Ｖｆによって整流による損失が小さくなり、小さいリーク電流Ｉｒによって十分な電荷の蓄積が可能となり、短い逆回復時間によって高周波の交流電流に追従可能となることで、微弱なエネルギーを効率良く電力に変換することが可能となる。そこで、一般的に、立ち上がり特性が良好でＶｆが低いショットキーバリアダイオード、リーク電流Ｉｒが小さいシリコンダイオード等のディスクリート部品を用いてダイオードブリッジを構成することが多い。
特許文献１  特開２０１０−１７２１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ショットキーバリアダイオードは立ち上がり特性が良好である一方でリーク電流が大きく、シリコンダイオードはリーク電流が小さい一方で立ち上がり特性が緩やかでＶｆが大きく、整流による損失を小さくして蓄電効率を向上するのに必ずしも好適でない。また、ディスクリート部品を組み込むためのスペースを要する等、ボード基板の設計上の困難もある。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、ゲート端子、ドレイン端子、及びウェル端子が互いに接続されたＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を、ＭＯＳＦＥＴのソース端子及びドレイン端子のいずれか一方に供給する段階と、ＭＯＳＦＥＴにより交流信号を整流して得られる直流信号を、ソース端子及びドレイン端子の他方から取得する段階と、を備える整流方法が提供される。
【０００６】
本発明の第２の態様においては、ゲート端子、ドレイン端子、及びウェル端子が互いに接続されている少なくとも１つのＭＯＳＦＥＴと、少なくとも１つのＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を発生し、当該交流信号をＭＯＳＦＥＴのソース端子及びドレイン端子のいずれか一方に供給する交流信号発生源と、ソース端子及びドレイン端子の他方に接続されている容量素子と、を備える整流装置が提供される。
【０００７】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１Ａ】本実施形態に係る整流装置において使用されるＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）の構造を示す。
【図１Ｂ】図１ＡのＭＯＳＦＥＴの回路構成を示す。
【図２Ａ】本実施形態に係る整流装置において使用される別のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）の構造を示す。
【図２Ｂ】図２ＡのＭＯＳＦＥＴの回路構成を示す。
【図３】ＮＭＯＳＦＥＴのダイオード接続の一例を示す。
【図４】ＰＭＯＳＦＥＴのダイオード接続の一例を示す。
【図５】ダイオード接続されたＭＯＳＦＥＴの電流電圧特性を模式的に示す。
【図６】ダイオード接続されたＭＯＳＦＥＴに対して得られた電流電圧特性を示す。
【図７】本実施形態に係る整流装置の回路構成を示す。
【図８Ａ】本実施形態に係る整流装置の動作原理を示す。
【図８Ｂ】本実施形態に係る整流装置の動作原理（逆位相時）を示す。
【図９】振動発電における交流信号を本実施形態に係る整流装置により整流した場合の出力を示す。
【図１０】振動発電における交流信号を本実施形態に係る整流装置を用いて蓄電した場合の蓄電量を示す。
【図１１】本実施形態に係る整流装置による整流方法のフローを示す。
【図１２】第１の変形例に係る整流装置の回路構成を示す。
【図１３】第２の変形例に係る整流装置の回路構成を示す。
【図１４Ａ】第２の変形例に係る整流装置の動作原理を示す。
【図１４Ｂ】第２の変形例に係る整流装置の動作原理（逆位相時）を示す。
【図１５】第３の変形例に係る整流装置の回路構成を示す。
【図１６】第４の変形例に係る整流装置の回路構成を示す。
【図１７Ａ】第４の変形例に係る整流装置の動作原理を示す。
【図１７Ｂ】第４の変形例に係る整流装置の動作原理（逆位相時）を示す。
【図１８】第５の変形例に係る整流装置の回路構成を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１Ａ及び図１Ｂは、本実施形態に係る整流装置１００において使用される絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の構造及び回路構成を示す。このＭＯＳＦＥＴは、一例としてプレーナゲート型のｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴと称する）１０であり、ｐ型半導体基板１１、ｎ型分離領域１２、及びｐ型ウェル１３を含むトリプルウェル構造を有する。ｎ型分離領域１２及びｐ型ウェル１３はｐ型半導体基板１１上に順に形成され、それによりｐ型ウェル１３がｎ型分離領域１２によりｐ型半導体基板１１から分離され、ｐ型ウェル１３の上面にＮＭＯＳＦＥＴ１０の表面素子構造が設けられる。なお、図１Ｂにおける２つのダイオード記号は、それぞれ、ｐ型半導体基板１１及びｎ型分離領域１２の間のＰＮ構造並びにｎ型分離領域１２及びｐ型ウェル１３の間のＰＮ構造を表す。
【００１１】
ＮＭＯＳＦＥＴ１０の表面素子構造は、ｎ型ソース領域（ソース）１４、ｎ型ドレイン領域（ドレイン）１５、ゲート１６、スペーサ１８、ソース端子１４ａ、ドレイン端子１５ａ、ゲート端子１６ａ、分離端子１２ａ、及びウェル端子１３ａを有する。ソース１４及びドレイン１５は、それぞれ、ｐ型ウェル１３の表面上の一側及び他側（すなわち、図面左側及び右側）に配される。ゲート１６は、絶縁膜１７を介して、ｐ型ウェル１３の中央上に配される。スペーサ１８は、ゲート１６の側面を覆って形成される。ソース端子１４ａ、ドレイン端子１５ａ、及びゲート端子１６ａは、それぞれ、ソース１４、ドレイン１５、及びゲート１６の上面に接続される。分離端子１２ａ及びウェル端子１３ａは、それそれ、ｎ型分離領域１２及びｐ型ウェル１３に接続される。なお、ソース１４及びドレイン１５のそれぞれとｐ型ウェル１３との間に寄生ダイオード（不図示）が存在する。
【００１２】
図２Ａ及び図２Ｂは、本実施形態に係る整流装置１００において使用される別の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の構造及び回路構成を示す。このＭＯＳＦＥＴは、一例としてプレーナゲート型のｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴと称する）２０であり、ｐ型半導体基板２１及びｎ型ウェル２３を含む。ｎ型ウェル２３はｐ型半導体基板２１上に形成され、ｎ型ウェル２３の上面にＰＭＯＳＦＥＴ２０の表面素子構造が設けられる。なお、図２Ｂにおけるダイオード記号は、ｐ型半導体基板２１及びｎ型ウェル２３の間のＰＮ構造を表す。
【００１３】
ＰＭＯＳＦＥＴ２０の表面素子構造は、ｐ型ソース領域（ソース）２４、ｐ型ドレイン領域（ドレイン）２５、ゲート２６、スペーサ２８、ソース端子２４ａ、ドレイン端子２５ａ、ゲート端子２６ａ、及びウェル端子２３ａを有する。ソース２４及びドレイン２５は、それぞれ、ｎ型ウェル２３の表面上の一側及び他側（すなわち、図面左側及び右側）に配される。ゲート２６は、絶縁膜２７を介して、ｎ型ウェル２３の中央上に配される。スペーサ２８は、ゲート２６の側面を覆って形成される。ソース端子２４ａ、ドレイン端子２５ａ、及びゲート端子２６ａはそれぞれソース２４、ドレイン２５、及びゲート２６の上面に接続される。ウェル端子２３ａは、ｎ型ウェル２３に接続される。なお、ソース２４及びドレイン２５のそれぞれとｎ型ウェル２３との間に寄生ダイオード（不図示）が存在する。
【００１４】
なお、本実施形態に係る整流装置１００では、プレーナゲート型のＭＯＳＦＥＴを使用するが、これに限らず、トレンチゲート型のＭＯＳＦＥＴを使用してもよい。また、ｐ型半導体基板１１又は２１上に形成されたＭＯＳＦＥＴに限らず、Ｎ型半導体基板上に形成されたＭＯＳＦＥＴを使用してもよい。
【００１５】
図３は、本実施形態に係る整流装置１００において整流素子として使用されるＮＭＯＳＦＥＴ１０のダイオード接続の一例を示す。本例のダイオード接続では、ＮＭＯＳＦＥＴ１０のゲート端子１６ａ、ドレイン端子１５ａ、及びウェル端子１３ａを互いに接続する（すなわち、ゲート１６、ドレイン１５、及びｐ型ウェル１３をショートする）。それにより、ＮＭＯＳＦＥＴ１０は、ｐ型ウェル１３がゲート１６及びドレイン１５と同電位になり、ソース１４及びドレイン１５がそれぞれカソード及びアノードとして機能する整流素子を構成する。すなわち、ＮＭＯＳＦＥＴ１０は、入力電流をドレイン端子１５ａを介してドレイン１５で受け、ドレイン１５及びソース１４の間で整流し、ソース１４からソース端子１４ａを介して出力する整流素子を構成する。このように構成される整流素子は、後述するように、立ち上がり特性、リーク電流、及び逆回復時間に関して優れた特性を示す。
【００１６】
図４は、本実施形態に係る整流装置１００において整流素子として使用されるＰＭＯＳＦＥＴ２０のダイオード接続の一例を示す。本例のダイオード接続では、ＰＭＯＳＦＥＴ２０のゲート端子２６ａ、ドレイン端子２５ａ、及びウェル端子２３ａを互いに接続する（すなわち、ゲート２６、ドレイン２５、及びｎ型ウェル２３をショートする）。それにより、ＰＭＯＳＦＥＴ２０は、ｎ型ウェル２３がゲート２６及びドレイン２５と同電位になり、ソース２４及びドレイン２５がそれぞれアノード及びカソードとして機能する整流素子を構成する。すなわち、ＰＭＯＳＦＥＴ２０は、入力電流をソース端子２４ａを介してソース２４で受け、ソース２４及びドレイン２５の間で整流し、ドレイン２５からドレイン端子２５ａを介して出力する整流素子を構成する。このように構成される整流素子は、後述するように、立ち上がり特性、リーク電流、及び逆回復時間に関して優れた特性を示す。
【００１７】
図５は、本例のダイオード接続されたＭＯＳＦＥＴ（すなわち、ＮＭＯＳＦＥＴ１０及びＰＭＯＳＦＥＴ２０）の電流電圧特性を模式的に示す。なお、図中、比較例として、ゲート端子及びドレイン端子を接続し、ソース端子とウェル端子を接続する通常のダイオード接続されたＭＯＳＦＥＴの電流電圧特性を併せて示す。本例に係るＭＯＳＦＥＴでは、ソースを基準とするウェル電位Ｖｂｓがゲート電位Ｖｇｓに等しいことで、基板バイアス効果により基板（バックゲート）の電位により閾値が変動しながら動作することで、図中実線を用いて示すように、ゲート電位Ｖｇｓに対するドレイン電流Ｉｄｓの勾配の大きい電流電圧特性（すなわち、急峻なオン／オフ特性）を示す。これに対して、比較例のＭＯＳＦＥＴは、ウェル電位Ｖｂｓが一定となり、図中破線を用いて示すように、通常のＭＯＳＦＥＴの立ち上がり特性を示す。例えば、Ｓｉ半導体を用いて構成されるプレーナゲート型のＭＯＳＦＥＴの場合、本例におけるＭＯＳＦＥＴでは、弱反転領域における立ち上がり特性（一桁電流を増加させるのに要する電圧）６０ｍＶ／ｄｅｃが得られる。一方、比較例におけるＭＯＳＦＥＴでは、８０ｍＶ／ｄｅｃ程度となる。
【００１８】
図６は、本例のダイオード接続されたＭＯＳＦＥＴ（すなわち、ＮＭＯＳＦＥＴ１０及びＰＭＯＳＦＥＴ２０）に対して得られた電流電圧特性を示す。なお、図中、比較例として、ショットキーバリアダイオードの電流電圧特性を併せて示す。本例のＭＯＳＦＥＴは、比較例に係るショットキーバリアダイオードと同様に、順方向バイアス（Ｖｇｓ＞０）に対して電流Ｉｄｓは大きな勾配で増大し、逆方向バイアス（Ｖｇｓ＜０）に対して電流Ｉｄｓは一定である。ただし、電流Ｉｄｓは、比較例に対して少なくとも数１００倍小さい。従って、本例のＭＯＳＦＥＴは、ショットキーバリアダイオードと同等の良好な立ち上がり特性を示すとともに、ショットキーバリアダイオードより小さいリーク電流（例えば、１ｎＡ未満）を示す。なお、閾値を調整することで、ＭＯＳＦＥＴのオフ時におけるリーク電流をさらに小さくすることができる。また、電流Ｉｄｓを増大させたければ、ＭＯＳＦＥＴのゲート幅Ｗ／ゲート長Ｌを大きくすることで対応可能である。図６に示すＭＯＳＦＥＴのデータはＷ／Ｌが１０００μｍ／１μｍのものである。
【００１９】
さらに、ＭＯＳＦＥＴはユニポーラ型であるため、ダイオード接続して構成される整流素子の逆回復時間は極短く、高周波の信号にも追従することができる。従って、本例のダイオード接続されたＭＯＳＦＥＴにより、低い立ち上がり電圧（すなわち、急峻な立ち上がり特性）、小さいリーク電流、及び短い逆回復時間を有する整流素子を実現することができる。また、本例の整流素子は、弱反転領域でも駆動可能であり、例えばμＡレベルの電流を整流するエネルギーハーベスティング技術において有用である。さらに、ＭＯＳＦＥＴを整流素子として使用するので、他の回路との集積が容易である。
【００２０】
なお、本例のＭＯＳＦＥＴのダイオード接続は、いわゆるＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳＦＥＴ）におけるＭＯＳＦＥＴの使用方法と同様である。ここで、ＤＴＭＯＳは、通常、ソース及びウェルが順方向電圧となる電圧領域でＭＯＳＦＥＴを駆動するため、ソース及びゲート（すなわち、ウェル）の間に大きな電圧を印加することができないことがデメリットとなることが多い。しかし、本実施形態に係る整流装置１００では、低い立ち上がり電圧Ｖｆを目的としているため、ソース及びゲート（すなわち、ウェル）の間に大きな電圧を印加することはなく、これにより良好な立ち上がり特性を得ることができる。
【００２１】
図７は、本実施形態に係る整流装置１００の回路構成を示す。整流装置１００は、交流信号を整流して効率良く蓄電することを目的とするものであり、交流信号発生源８０、整流ブリッジ回路９０、及び容量素子Ｃを備える。
【００２２】
交流信号発生源８０は、交流信号を発生する電圧源であり、エネルギーハーベストの対象となる環境エネルギーの生成源或いは環境エネルギーを電力に変換する変換器を表す。交流信号発生源８０は、ダイオード接続されたＭＯＳＦＥＴ（すなわち、図３に示したＮＭＯＳＦＥＴ１０及び図４に示したＰＭＯＳＦＥＴ２０）が弱反転領域を含む電圧領域で動作する交流信号を発生し、整流ブリッジ回路９０の２つの入力端子ＩＮ１及びＩＮ２を介して整流ブリッジ回路９０を構成する本例のＭＯＳＦＥＴのソース端子及びドレイン端子のいずれか一方に供給する（図７ではソース端子に供給している）。
【００２３】
整流ブリッジ回路９０は、少なくとも１つのＭＯＳＦＥＴ、すなわち図３に示したＮＭＯＳＦＥＴ１０又は図４に示したＰＭＯＳＦＥＴ２０を含む。本実施形態では、整流ブリッジ回路９０は、一例として、２つのＮＭＯＳＦＥＴ１０及び２つのＰＭＯＳＦＥＴ２０を含む。整流ブリッジ回路９０は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有し、これらの端子間に２つのＮＭＯＳＦＥＴ１０及び２つのＰＭＯＳＦＥＴ２０がダイオードブリッジ接続される。２つのＮＭＯＳＦＥＴ１０は、それぞれ、ソース端子１４ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのドレイン端子１５ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。また、２つのＮＭＯＳＦＥＴ１０は、分離端子１２ａ（すなわち、ｎ型分離領域１２）をグランドにそれぞれ接続する。なお、分離端子１２ａを出力端子ＯＵＴ１に接続してもよい。２つのＰＭＯＳＦＥＴ２０は、それぞれ、ソース端子２４ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのドレイン端子２５ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。
【００２４】
容量素子Ｃは、環境エネルギーを蓄える素子であり、整流ブリッジ回路９０を構成する少なくとも１つのＭＯＳＦＥＴのソース端子及びドレイン端子の他方に接続される（図７ではドレイン端子に接続されている）。本実施形態では、容量素子Ｃは、一例として、整流ブリッジ回路９０の出力端子ＯＵＴ１及びＯＵＴ２の間、すなわち２つのＮＭＯＳＦＥＴ１０のドレイン端子１５ａ及び２つのＰＭＯＳＦＥＴ２０のドレイン端子２５ａの間に接続される。なお、容量素子Ｃに代えて、二次電池など他の蓄電素子を用いてもよい。
【００２５】
なお、整流ブリッジ回路９０（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してもよい。
【００２６】
図８Ａ及び図８Ｂは、本実施形態に係る整流装置１００の動作原理を示す。図８Ａに示すように、交流信号発生源８０より入力端子ＩＮ１に正電荷（＋）及び入力端子ＩＮ２に負電荷（−）の交流信号が入力された場合、図面左上のＰＭＯＳＦＥＴ２０及び右下のＮＭＯＳＦＥＴ１０が導通することで、出力端子ＯＵＴ１に正電荷及び出力端子ＯＵＴ２に負電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左上のＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、図８Ｂに示すように、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷（−）及び入力端子ＩＮ２に正電荷（＋）の交流信号が発生した場合、図面左下のＰＭＯＳＦＥＴ２０及び右上のＮＭＯＳＦＥＴ１０が導通することで、出力端子ＯＵＴ１に正電荷及び出力端子ＯＵＴ２に負電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左下のＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、蓄電される。
【００２７】
このように、整流装置１００により、交流信号発生源８０から出力される交流信号が全波整流される。なお、整流装置１００において、出力端子ＯＵＴ２をグランドに接続することで出力端子ＯＵＴ１に正電位を出力する全波整流が可能となり、出力端子ＯＵＴ１をグランドに接続することで出力端子ＯＵＴ２に負電位を出力する全波整流が可能となる。
【００２８】
図９は、振動発電における交流信号、すなわち振動を電磁誘導により電力に変換する発電素子を交流信号発生源８０としてこれから出力される交流信号を本実施形態に係る整流装置１００に含まれる整流ブリッジ回路９０により全波整流した場合の出力波形（実線）を示す。ただし、整流ブリッジ回路９０の出力端子ＯＵＴ１及びＯＵＴ２の間に容量素子Ｃを接続せず、空端子状態において両端子に加わる電位差を測定した。図中、比較のため、整流しなかった場合の出力波形、すなわち交流信号発生源８０から出力される交流信号に等しい信号（破線）を示す。整流しなかった場合の出力波形（破線）は、時間に対して、正負の両振幅を繰り返して振動するのに対して、全波整流した場合の出力波形（実線）は正の振幅を繰り返して振動する。従って、整流ブリッジ回路９０により交流信号が全波整流されていることが確認できる。
【００２９】
図１０は、上述の振動発電における交流信号を整流装置１００により容量素子Ｃに蓄電した場合の蓄電量の変化を示す。ここで、整流ブリッジ回路９０の２つの出力端子ＯＵＴ１およびＯＵＴ２の間に１００μＦの容量素子Ｃを接続し、出力端子ＯＵＴ２をグランドに接続した。図中、容量素子Ｃの蓄電量として、両端の電位差を示す。蓄電量は、整流装置１００（整流ブリッジ回路９０）により交流信号が整流されて出力される都度、容量素子Ｃに蓄電されることで、階段状に増加することがわかる。従って、本実施形態に係る整流装置１００は、エネルギーハーベストの目的において、交流信号を整流して効率良く蓄電できることが確認できる。
【００３０】
なお、整流装置１００において、トリプルウェル構造を有するＮＭＯＳＦＥＴ１０を使用することで、例えば、出力端子ＯＵＴ１をグランドに接続し、出力端子ＯＵＴ２に負電位を出力する全波整流も可能となる。
【００３１】
なお、整流装置１００において、トリプルウェル構造を有するＮＭＯＳＦＥＴ１０を使用したが、これに限らず、例えば、出力端子ＯＵＴ２をグランドに接続し、出力端子ＯＵＴ１に正電圧を出力する全波整流の場合はトリプルウェル構造以外のＮＭＯＳＦＥＴ１０を使用してもよい。
【００３２】
図１１に、本実施形態に係る整流装置１００による整流方法のフローを示す。
【００３３】
ステップＳ１では、ＭＯＳＦＥＴをダイオード接続する。すなわち、図３に示すように、ＮＭＯＳＦＥＴ１０のゲート端子１６ａ、ドレイン端子１５ａ、及びウェル端子１３ａを互いに接続して、ゲート１６、ドレイン１５、及びｐ型ウェル１３をショートする。また、図４に示すように、ＰＭＯＳＦＥＴ２０のゲート端子２６ａ、ドレイン端子２５ａ、及びウェル端子２３ａを互いに接続して、ゲート２６、ドレイン２５、及びｎ型ウェル２３をショートする。これらのＮＭＯＳＦＥＴ１０及びＰＭＯＳＦＥＴ２０を含むＭＯＳＦＥＴを使用して、図７に示す整流ブリッジ回路９０を構成し、これを交流信号発生源８０及び容量素子Ｃに接続して整流装置１００を構成する。
【００３４】
ステップＳ２では、交流信号発生源８０によりＭＯＳＦＥＴが弱反転領域を含む電圧領域で動作する交流信号を発生して、ＭＯＳＦＥＴのソース端子及びドレイン端子のいずれか一方（整流装置１００ではＭＯＳＦＥＴのソース端子）に供給する。
【００３５】
ステップＳ３では、ＭＯＳＦＥＴにより交流信号を整流して得られる直流信号を、ソース端子及びドレイン端子の他方（整流装置１００ではＭＯＳＦＥＴのドレイン端子）から取得する。それにより、直流信号が容量素子Ｃに流れ込んで、蓄電される。
【００３６】
なお、本実施形態に係る整流装置１００は全波整流を採用したが、半波整流を採用してもよい。
【００３７】
図１２に、第１の変形例に係る整流装置１１０の回路構成を示す。整流装置１１０は、交流信号を半波整流して蓄電する装置であり、交流信号発生源８０、整流ブリッジ回路９１、及び容量素子Ｃを備える。ここで、交流信号発生源８０及び容量素子Ｃは、先述の整流装置１００におけるそれらと同様である。
【００３８】
整流ブリッジ回路９１は、各１つのＮＭＯＳＦＥＴ１０及びＰＭＯＳＦＥＴ２０を含んで構成される。整流ブリッジ回路９１は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有する。ＮＭＯＳＦＥＴ１０は、ソース端子１４ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ドレイン端子１５ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。また、ＮＭＯＳＦＥＴ１０は、分離端子１２ａ（ｎ型分離領域１２）をグランドに接続する。ＰＭＯＳＦＥＴ２０は、ソース端子２４ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ドレイン端子２５ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。さらに、入力端子ＩＮ２及び出力端子ＯＵＴ２はグランドに接続される。
【００３９】
なお、整流ブリッジ回路９１（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してよい。
【００４０】
上述の構成の整流装置１１０において、交流信号発生源８０より入力端子ＩＮ１に正電荷及び入力端子ＩＮ２に負電荷の交流信号が入力された場合、ＮＭＯＳＦＥＴ１０が遮断し、ＰＭＯＳＦＥＴ２０が導通することで、出力端子ＯＵＴ１に正電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、ＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷及び入力端子ＩＮ２に正電荷の交流信号が入力された場合、ＮＭＯＳＦＥＴ１０が導通し、ＰＭＯＳＦＥＴ２０が遮断することで、入力端子ＩＮ１及びＩＮ２が短絡し、交流信号は容量素子Ｃに流れ込むことなくループする。このように、整流装置１１０により、交流信号発生源８０から出力される交流信号が半波整流される。
【００４１】
なお、整流装置に含まれる整流ブリッジ回路は、ＮＭＯＳＦＥＴ１０のみを用いて構成してもよい。
【００４２】
図１３に、第２の変形例に係る整流装置１２０の回路構成を示す。整流装置１２０は、交流信号を全波整流して蓄電する装置であり、交流信号発生源８０、整流ブリッジ回路９２、及び容量素子Ｃを備える。ここで、交流信号発生源８０及び容量素子Ｃは、先述の整流装置１００，１１０におけるそれらと同様である。
【００４３】
整流ブリッジ回路９２は、４つのＮＭＯＳＦＥＴ１０を含んで構成される。整流ブリッジ回路９２は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有し、これらの端子間に４つのＮＭＯＳＦＥＴ１０がダイオードブリッジ接続される。図面左側の２つのＮＭＯＳＦＥＴ１０は、それぞれ、ドレイン端子１５ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのソース端子１４ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。また、これらのＮＭＯＳＦＥＴ１０は、分離端子１２ａ（すなわち、ｎ型分離領域１２）を出力端子ＯＵＴ１に接続する。図面右側の２つのＮＭＯＳＦＥＴ１０は、それぞれ、ソース端子１４ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのドレイン端子１５ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。また、図面右上及び右下のＮＭＯＳＦＥＴ１０は、分離端子１２ａ（すなわち、ｎ型分離領域１２）をグランド又は出力端子ＯＵＴ１（ここでは、一例として、グランドに接続）に接続する。
【００４４】
なお、整流ブリッジ回路９２（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してもよい。
【００４５】
図１４Ａ及び図１４Ｂは、本変形例に係る整流装置１２０の動作原理を示す。図１４Ａに示すように、交流信号発生源８０より入力端子ＩＮ１に正電荷（＋）及び入力端子ＩＮ２に負電荷（−）の交流信号が入力された場合、図面左上のＮＭＯＳＦＥＴ１０及び右下のＮＭＯＳＦＥＴ１０が導通することで、出力端子ＯＵＴ１に正電荷及び出力端子ＯＵＴ２に負電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左上のＮＭＯＳＦＥＴ１０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、図１４Ｂに示すように、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷（−）及び入力端子ＩＮ２に正電荷（＋）の交流信号が発生した場合、図面左下のＮＭＯＳＦＥＴ１０及び右上のＮＭＯＳＦＥＴ１０が導通することで、出力端子ＯＵＴ１に正電荷及び出力端子ＯＵＴ２に負電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左下のＮＭＯＳＦＥＴ１０を介して容量素子Ｃに流れ込んで、蓄電される。
【００４６】
このように、整流装置１２０により、交流信号発生源８０から出力される交流信号が全波整流される。特に、整流装置１２０において、トリプルウェル構造を有するＮＭＯＳＦＥＴ１０を使用することで、出力端子ＯＵＴ２をグランドに接続することで出力端子ＯＵＴ１に正電位を出力する全波整流が可能となり、出力端子ＯＵＴ１をグランドに接続することで出力端子ＯＵＴ２に負電位を出力する全波整流が可能となる。
【００４７】
本変形例に係る整流装置１２０においても、先述の整流装置１００と同様に、エネルギーハーベストの目的において交流信号を整流して効率良く蓄電することができる。
【００４８】
なお、本変形例に係る整流装置１２０は全波整流を採用したが、半波整流を採用してもよい。
【００４９】
図１５に、第３の変形例に係る整流装置１３０の回路構成を示す。整流装置１３０は、交流信号を半波整流して蓄電する装置であり、交流信号発生源８０、整流ブリッジ回路９３、及び容量素子Ｃを備える。ここで、交流信号発生源８０及び容量素子Ｃは、先述の整流装置１００〜１２０におけるそれらと同様である。
【００５０】
整流ブリッジ回路９３は、２つのＮＭＯＳＦＥＴ１０を含んで構成される。整流ブリッジ回路９３は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有する。図面左側のＮＭＯＳＦＥＴ１０は、ドレイン端子１５ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ソース端子１４ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。また、ＮＭＯＳＦＥＴ１０は、分離端子１２ａ（すなわち、ｎ型分離領域１２）を出力端子ＯＵＴ１に接続する。図面右側のＮＭＯＳＦＥＴ１０は、ソース端子１４ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ドレイン端子１５ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。また、ＮＭＯＳＦＥＴ１０は、分離端子１２ａ（すなわち、ｎ型分離領域１２）をグランドに接続する。さらに、入力端子ＩＮ２及び出力端子ＯＵＴ２はグランドに接続される。
【００５１】
なお、整流ブリッジ回路９３（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してよい。
【００５２】
上述の構成の整流装置１３０において、交流信号発生源８０より入力端子ＩＮ１に正電荷及び入力端子ＩＮ２に負電荷の交流信号が入力された場合、図面右側のＮＭＯＳＦＥＴ１０が遮断し、左側のＮＭＯＳＦＥＴ１０が導通することで、出力端子ＯＵＴ１に正電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、左側のＮＭＯＳＦＥＴ１０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷及び入力端子ＩＮ２に正電荷の交流信号が入力された場合、図面右側のＮＭＯＳＦＥＴ１０が導通し、左側のＮＭＯＳＦＥＴ１０が遮断することで、入力端子ＩＮ１及びＩＮ２が短絡し、交流信号は容量素子Ｃに流れ込むことなくループする。このように、整流装置１３０により、交流信号発生源８０から出力される交流信号が半波整流される。
【００５３】
なお、整流装置に含まれる整流ブリッジ回路は、ＰＭＯＳＦＥＴ２０のみを用いて構成してもよい。
【００５４】
図１６に、第４の変形例に係る整流装置１４０の回路構成を示す。整流装置１４０は、交流信号を全波整流して蓄電する装置であり、交流信号発生源８０、整流ブリッジ回路９４、及び容量素子Ｃを備える。ここで、交流信号発生源８０及び容量素子Ｃは、先述の整流装置１００〜１３０におけるそれらと同様である。
【００５５】
整流ブリッジ回路９４は、４つのＰＭＯＳＦＥＴ２０を含んで構成される。整流ブリッジ回路９４は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有し、これらの端子間に４つのＰＭＯＳＦＥＴ２０がダイオードブリッジ接続される。図面左側の２つのＰＭＯＳＦＥＴ２０は、それぞれ、ソース端子２４ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのドレイン端子２５ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。図面右側の２つのＰＭＯＳＦＥＴ２０は、それぞれ、ドレイン端子２５ａを入力端子ＩＮ１及びＩＮ２を介して交流信号発生源８０に接続し、それぞれのソース端子２４ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。さらに、出力端子ＯＵＴ２はグランドに接続される。
【００５６】
なお、整流ブリッジ回路９４（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してもよい。
【００５７】
図１７Ａ及び図１７Ｂは、本変形例に係る整流装置１４０の動作原理を示す。図１７Ａに示すように、交流信号発生源８０より入力端子ＩＮ１に正電荷（＋）及び入力端子ＩＮ２に負電荷（−）の交流信号が入力された場合、図面左上のＰＭＯＳＦＥＴ２０及び右下のＰＭＯＳＦＥＴ２０が導通することで、出力端子ＯＵＴ１に正電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左上のＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、図１７Ｂに示すように、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷（−）及び入力端子ＩＮ２に正電荷（＋）の交流信号が発生した場合、図面左下のＰＭＯＳＦＥＴ２０及び右上のＰＭＯＳＦＥＴ２０が導通することで、出力端子ＯＵＴ１に正電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、図面左下のＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、蓄電される。このように、整流装置１４０により、交流信号発生源８０から出力される交流信号が全波整流される。
【００５８】
なお、図面右側の２つのＰＭＯＳＦＥＴ２０について、ｐ型半導体基板とｎ型ウェル２３との間のＰＮ接合に順方向の電位が印加されないよう出力端子ＯＵＴ２をグランド電位にする必要があることから、整流装置１４０では正電位のみを出力する構成となる。ＰＭＯＳＦＥＴ２０に代えて、ｎ型半導体基板上にｐ型分離領域及びｎ型ウェルを積層して、分離領域により基板からウェルを分離するＭＯＳＦＥＴを使用する、又はｐ型半導体基板上にｎ型領域、ｐ型領域、及びｎ型ウェルを形成して、ｎ型領域及びｐ型領域により基板からウェルを分離するＭＯＳＦＥＴを使用することで、正電位及び負電位の両方を出力する整流ブリッジ回路を構成することができる。
【００５９】
本変形例に係る整流装置１４０においても、先述の整流装置１００と同様に、エネルギーハーベストの目的において交流信号を整流して効率良く蓄電することができる。
【００６０】
なお、本変形例に係る整流装置１４０は全波整流を採用したが、半波整流を採用してもよい。
【００６１】
図１８に、第５の変形例に係る整流装置１５０の回路構成を示す。整流装置１５０は、交流信号を半波整流して蓄電する装置であり、交流信号発生源８０、整流ブリッジ回路９５、及び容量素子Ｃを備える。ここで、交流信号発生源８０及び容量素子Ｃは、先述の整流装置１００〜１４０におけるそれらと同様である。
【００６２】
整流ブリッジ回路９５は、２つのＰＭＯＳＦＥＴ２０を含んで構成される。整流ブリッジ回路９５は、２つの入力端子ＩＮ１及びＩＮ２並びに２つの出力端子ＯＵＴ１及びＯＵＴ２を有する。図面左側のＰＭＯＳＦＥＴ２０は、ソース端子２４ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ドレイン端子２５ａを出力端子ＯＵＴ１を介して容量素子Ｃに接続する。図面右側のＰＭＯＳＦＥＴ２０は、ドレイン端子２５ａを入力端子ＩＮ１を介して交流信号発生源８０に接続し、ソース端子２４ａを出力端子ＯＵＴ２を介して容量素子Ｃに接続する。さらに、入力端子ＩＮ２及び出力端子ＯＵＴ２はグランドに接続される。
【００６３】
なお、整流ブリッジ回路９５（を構成する少なくとも１つのＭＯＳＦＥＴ）及び容量素子Ｃの少なくとも一方は、エナジーハーベストＩＣ（不図示）に集積化してもよい。
【００６４】
上述の構成の整流装置１５０において、交流信号発生源８０より入力端子ＩＮ１に正電荷及び入力端子ＩＮ２に負電荷の交流信号が入力された場合、図面右側のＰＭＯＳＦＥＴ２０が遮断し、左側のＰＭＯＳＦＥＴ２０が導通することで、出力端子ＯＵＴ１に正電荷が入力される。それにより、交流信号発生源８０から出力される交流電流は、左側のＰＭＯＳＦＥＴ２０を介して容量素子Ｃに流れ込んで、容量素子Ｃに蓄電される。また、交流信号発生源８０より逆位相の交流信号、すなわち入力端子ＩＮ１に負電荷及び入力端子ＩＮ２に正電荷の交流信号が入力された場合、図面右側のＰＭＯＳＦＥＴ２０が導通し、左側のＰＭＯＳＦＥＴ２０が遮断することで、入力端子ＩＮ１及びＩＮ２が短絡し、交流信号は容量素子Ｃに流れ込むことなくループする。このように、整流装置１５０により、交流信号発生源８０から出力される交流信号が半波整流される。
【００６５】
本実施形態に係る整流装置１００及び変形例に係る整流装置１１０〜１５０に含まれる整流ブリッジ回路９０〜９５は、整流素子として、ゲート、ドレイン、及びウェルをショートすることで弱反転領域でも駆動するＭＯＳＦＥＴを使用することにより、整流による損失が小さく且つリーク電流が小さく、微弱なエネルギーを収集するエネルギーハーベスティング技術において好適な高効率、低リーク電流、且つ高周波対応可能な整流装置を構成する。また、プレーナゲート型のＭＯＳＦＥＴを使用することで、ディスクリート部品が不要となり、電源ＩＣなどの他の集積回路との集積化が可能となる。
【００６６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６８】
１０…ＮＭＯＳＦＥＴ、１１…ｐ型半導体基板、１２…ｎ型分離領域、１２ａ…分離端子、１３…ｐ型ウェル、１３ａ…ウェル端子、１４…ソース、１４ａ…ソース端子、１５…ドレイン、１５ａ…ドレイン端子、１６…ゲート、１６ａ…ゲート端子、１７…絶縁膜、１８…スペーサ、２０…ＰＭＯＳＦＥＴ、２１…ｐ型半導体基板、２３…ｎ型ウェル、２３ａ…ウェル端子、２４…ソース、２４ａ…ソース端子、２５…ドレイン、２５ａ…ドレイン端子、２６…ゲート、２６ａ…ゲート端子、２７…絶縁膜、２８…スペーサ、８０…交流信号発生源、９０〜９５…整流ブリッジ回路、１００〜１５０…整流装置、ＩＮ１，ＩＮ２…入力端子、ＯＵＴ１，ＯＵＴ２…出力端子。
【図１Ａ】
2018074817.tif 000003
【図１Ｂ】
2018074817.tif 000004
【図２Ａ】
2018074817.tif 000005
【図２Ｂ】
2018074817.tif 000006
【図３】
2018074817.tif 000007
【図４】
2018074817.tif 000008
【図５】
2018074817.tif 000009
【図６】
2018074817.tif 000010
【図７】
2018074817.tif 000011
【図８Ａ】
2018074817.tif 000012
【図８Ｂ】
2018074817.tif 000013
【図９】
2018074817.tif 000014
【図１０】
2018074817.tif 000015
【図１１】
2018074817.tif 000016
【図１２】
2018074817.tif 000017
【図１３】
2018074817.tif 000018
【図１４Ａ】
2018074817.tif 000019
【図１４Ｂ】
2018074817.tif 000020
【図１５】
2018074817.tif 000021
【図１６】
2018074817.tif 000022
【図１７Ａ】
2018074817.tif 000023
【図１７Ｂ】
2018074817.tif 000024
【図１８】
2018074817.tif 000025