(57)【要約】【課題】短絡故障等の発生時にスイッチング素子を高速に遮断して確実な過電流保護を行うと共に、回路の小型化及び低コスト化を可能にした半導体スイッチング素子のゲート駆動回路を提供する。【解決手段】駆動指令回路としての信号絶縁器３１の出力側に一端が接続された抵抗３５と、抵抗３５の他端に一端が接続されて他端がスイッチング素子５０のゲートに接続された抵抗３６と、スイッチング素子５０のドレイン−ソース間電圧Ｖｄｓ相当の電圧値を検出するダイオード３９と、検出した電圧値がツェナー電圧に達した時に導通するツェナーダイオード３７と、ツェナーダイオード３７の導通時にオンしてゲートから抵抗３６を介して電流を流すことにより、スイッチング素子５０をオフさせる制御用スイッチとしてのトランジスタ３８と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
駆動指令回路から半導体スイッチング素子のゲートにオン・オフ指令を与えて前記スイッチング素子をオン・オフさせるためのゲート駆動回路において、
前記駆動指令回路の出力側に一端が接続された第１の抵抗部と、前記第１の抵抗部の他端に一端が接続されて他端が前記ゲートに接続された第２の抵抗部と、
前記スイッチング素子の入出力端子間の電圧相当値を検出するダイオードと、
前記電圧相当値が所定の電圧に達した時に導通する定電圧素子と、
前記定電圧素子の導通時にオンして前記ゲートから前記第２の抵抗部を介して電流を流すことにより、前記スイッチング素子をオフさせる制御用スイッチと、
を備えたことを特徴とする、半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１に記載した半導体スイッチング素子のゲート駆動回路において、
前記第１の抵抗部を、順方向と逆方向とで抵抗値が異なるように構成したことを特徴とする、半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１または２に記載した半導体スイッチング素子のゲート駆動回路において、
前記定電圧素子の一端に制御端子が接続された前記制御スイッチの出力端子と前記制御端子との間に、抵抗とコンデンサとからなる並列回路を接続したことを特徴とする、半導体スイッチング素子のゲート駆動回路。
【請求項４】
請求項１〜３の何れか１項に記載した半導体スイッチング素子のゲート駆動回路において、
前記スイッチング素子がＭＯＳＦＥＴであることを特徴とする、半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴやＩＧＢＴ等の電力用半導体スイッチング素子を駆動するためのゲート駆動回路に関し、詳しくは、スイッチング素子に短絡等による過電流が流れた場合の過電流保護機能を備えたゲート駆動回路に関するものである。
【背景技術】
【０００２】
図７は、モータを駆動する三相インバータシステムの構成図である。
図７において、１は直流電源、２は平滑用のリアクトル、３は同じくコンデンサ、４ａ〜４ｆはＭＯＳＦＥＴ等の半導体スイッチング素子、５ａ〜５ｆは各スイッチング素子４ａ〜４ｆにそれぞれ対応して設けられたゲート駆動回路、６はゲート駆動回路５ａ〜５ｆを制御する制御回路、Ｍは負荷としてのモータである。
【０００３】
ここで、特許文献１には、上下アームの何れか一方のアームのスイッチング素子が短絡した状態で他方のアームのスイッチング素子がターンオンすることにより過電流が流れた場合（いわゆるアーム短絡）に、他方のアームのスイッチング素子を強制的に遮断する過電流保護機能を備えたゲート駆動回路が記載されている。
図８は、特許文献１に記載されたゲート駆動回路である。図８において、７は駆動指令Ｓ＊が入力されるフォトカプラ、８は正側電源、９は負側電源、１０ａ〜１０ｆは抵抗、１１ａ，１１ｂはコンデンサ、１２ａ〜１２ｃはダイオード、１３はツェナーダイオード、１４〜１６はトランジスタである。
また、２０はゲート駆動信号が与えられる主回路のスイッチング素子（ＩＧＢＴ）であり、図７におけるスイッチング素子４ａ〜４ｆの何れかに相当している。
【０００４】
この従来技術において、スイッチング素子２０のコレクタに接続されたダイオード１２ｃは、スイッチング素子２０のオン電圧（Ｖｃｅ）から過電流状態を検出するためのものである。また、抵抗１０ａ及びコンデンサ１１ａは、フォトカプラ７から出力されるオン指令が「Ｈｉｇｈ」レベルになってからスイッチング素子２０がオンするまでの動作遅れを補償するタイマ回路を構成している。
【０００５】
図８において、駆動指令Ｓ＊によりフォトカプラ７から「Ｈｉｇｈ」レベルのオン指令が出力されてスイッチング素子２０がオンし、抵抗１０ａとコンデンサ１１ａとの接続点の電位（前記オン電圧（Ｖｃｅ）に相当）がツェナーダイオード１３のツェナー電圧以上になった場合にスイッチング素子２０の過電流状態を検出し、ツェナーダイオード１３がオンする。これにより、トランジスタ１４がオンしてトランジスタ１５がオフ、トランジスタ１６がオンとなり、スイッチング素子２０は強制的にオフされる。
【０００６】
但し、トランジスタ１５，１６のベースにはコンデンサ１１ｂが接続されているため、トランジスタ１５，１６のベース電位は直ちに低下するのではなく、抵抗１０ｄ及びコンデンサ１１ｂによる放電時定数に従い、ある程度の時間をもって低下する。
スイッチング素子２０のゲートにも上記のベース電位と同様の波形が印加されるので、その期間は、スイッチング素子２０のコレクタ電流ｉｃの変化率が制限される。従って、スイッチング素子２０に大きなターンオフサージ電圧が発生することはなく、いわゆるソフトターンオフを行わせることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−２０２０３４号公報（段落［０００３］，［０００４］，［０００７］、図１０等）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図８に示したゲート駆動回路によれば、スイッチング素子２０に過電流が流れた場合にスイッチング素子２０をソフトターンオフさせることが可能である。特に、スイッチング素子２０にＩＧＢＴを用いる場合、短絡を許容できる時間が例えば１０［μｓ］と比較的長いため、図８の抵抗１０ｄの抵抗値を大きくし、コンデンサ１１ｂの電荷の放電時定数を長くしてソフトターンオフを行っている。
【０００９】
しかし、スイッチング素子２０にＭＯＳＦＥＴを用いる場合には、ゲート駆動条件にもよるが、例えば１［μｓ］程度の時間でドレイン電流が絶対最大定格電流を超えてしまうので、ソフトターンオフは困難である。
このため、ＭＯＳＦＥＴのターンオフ時には、ドレイン−ソース間電圧Ｖｄｓやドレイン電流ｉｄ、ジャンクション温度Ｔｊが何れも最大定格値以下となる条件のもとで設計し、過電流状態を直ちに検出して遮断動作を瞬時に完了することにより、急激な温度上昇や過大なサージ電圧によるＭＯＳＦＥＴの破壊を防止する必要がある。
【００１０】
そこで、本発明の解決課題は、短絡故障等の発生時にスイッチング素子を高速に遮断して確実な過電流保護を行うと共に、回路の小型化及び低コスト化を可能にした半導体スイッチング素子のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、請求項１に係る発明は、駆動指令回路から半導体スイッチング素子のゲートにオン・オフ指令を与えて前記スイッチング素子をオン・オフさせるためのゲート駆動回路において、
前記駆動指令回路の出力側に一端が接続された第１の抵抗部と、前記第１の抵抗部の他端に一端が接続されて他端が前記ゲートに接続された第２の抵抗部と、
前記スイッチング素子の入出力端子間の電圧相当値を検出するダイオードと、
前記電圧相当値が所定の電圧に達した時に導通する定電圧素子と、
前記定電圧素子の導通時にオンして前記ゲートから前記第２の抵抗部を介して電流を流すことにより、前記スイッチング素子をオフさせる制御用スイッチと、
を備えたものである。
【００１２】
請求項２に係る発明は、請求項１に記載した半導体スイッチング素子のゲート駆動回路において、前記第１の抵抗部を、順方向と逆方向とで抵抗値が異なるように構成したものである。
【００１３】
請求項３に係る発明は、請求項１または２に記載した半導体スイッチング素子のゲート駆動回路において、前記定電圧素子の一端に制御端子が接続された前記制御スイッチの出力端子と前記制御端子との間に、抵抗とコンデンサとからなる並列回路を接続したものである。
【００１４】
請求項４に係る発明は、請求項１〜３の何れか１項に記載した半導体スイッチング素子のゲート駆動回路において、前記スイッチング素子がＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、短絡故障等の発生時にスイッチング素子を高速に遮断して確実な過電流保護を行うことができる。
また、従来技術に比べて回路構成を簡略化できるため、回路の小型化及びコストの低減が可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態を示す回路図である。
【図２】第１実施形態における正常時の動作を示す回路図である。
【図３】第１実施形態における正常動作時の波形図である。
【図４】第１実施形態における過電流保護動作時の波形図である。
【図５】スイッチング素子の入力容量の説明図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】一般的な三相インバータの構成図である。
【図８】特許文献１に記載された従来技術を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、図に沿って本発明の実施形態を説明する。図１は、本発明の第１実施形態に係るゲート駆動回路の構成図であり、インバータやコンバータ等の電力変換器の主回路に設けられたＭＯＳＦＥＴやＩＧＢＴ等の電力用半導体スイッチング素子５０にゲート信号を供給するための回路である。
以下の実施形態では、スイッチング素子５０がＭＯＳＦＥＴである場合につき説明するが、本発明はＩＧＢＴにも適用可能である。
【００１８】
図１において、３１は駆動指令回路としてのフォトカプラ等の信号絶縁器であり、この信号絶縁器３１には、直流電源３２から電源電圧が供給されている。信号絶縁器３１からは「Ｈｉｇｈ」レベルのオン指令または「Ｌｏｗ」レベルのオフ指令が出力され、この指令は抵抗３５，３６の直列回路を介してスイッチング素子５０のゲートに加えられている。なお、抵抗３５,３６は、請求項における第１の抵抗部、第２の抵抗部にそれぞれ相当する。
【００１９】
ここでは、主回路のスイッチング素子５０に高電圧が印加されることを考慮してフォトカプラ等の信号絶縁器３１を使用しているが、スイッチング素子５０に印加される電圧が低電圧である場合には、駆動指令回路として絶縁機能を持たない回路を用いても良い。
【００２０】
信号絶縁器３１と抵抗３５との接続点と、直流電源３２の負極との間には、抵抗３３とコンデンサ３４とが直列に接続される。また、抵抗３３とコンデンサ３４との接続点は定電圧素子としてのツェナーダイオード３７のカソードに接続され、そのアノードは制御用スイッチとしてのトランジスタ３８のベースに接続されている。トランジスタ３８のコレクタは抵抗３５，３６同士の接続点に接続され、トランジスタ３８のエミッタはスイッチング素子５０のソース及び直流電源３２の負極に接続されている。
また、スイッチング素子５０のドレインとツェナーダイオード３７のカソードとの間には、ダイオード３９が図示の極性で接続されている。
制御用スイッチは図示のトランジスタ３８に限定されず、他の半導体スイッチを用いても良い。
【００２１】
次に、この実施形態の動作を説明する。
まず、スイッチング素子５０のドレイン電流ｉｄが正常範囲にあり、過電流状態が発生していない場合の動作を、図２の回路図及び図３の波形図に基づいて説明する。
【００２２】
外部から入力された駆動指令Ｓ＊により信号絶縁器３１から「Ｈｉｇｈ」レベルのオン指令が出力されると、図２に示すように、抵抗３５，３６を介してスイッチング素子５０のゲートに電流ｉｇｏｎが流れ、スイッチング素子５０がオンする。
一方、信号絶縁器３１から「Ｌｏｗ」レベルのオフ指令が出力されると、スイッチング素子５０のゲートに蓄積された電荷が放電する方向で抵抗３６，３５を介して電流ｉｇｏｆｆが流れ、スイッチング素子５０がオフする。
従って、抵抗３５，３６の抵抗値の和が、正常動作時のスイッチング速度を決定するゲート抵抗値となる。
【００２３】
ここで、図３は正常動作時のスイッチング素子５０のドレイン−ソース間電圧Ｖｄｓ、ゲート−ソース間電圧Ｖｇｓ、ドレイン電流ｉｄ、コンデンサ３４の電圧Ｖｃ、及びツェナー電圧Ｖｚを示している。なお、ｔｏｎはスイッチング素子５０のターンオン時間である。また、ｔｍは、正常動作時のスイッチング素子５０のターンオン中に、過電流保護動作によってスイッチング素子５０を強制遮断しないためのマスク時間であり、ターンオン時間ｔｏｎに所定のマージンを付加して設定されている。
【００２４】
次いで、図４の波形図に基づいて、スイッチング素子５０と直列に接続されたスイッチング素子（図示せず）が短絡故障した際に、スイッチング素子５０を強制遮断するための過電流保護動作につき説明する。
なお、図４では、波形全体の理解を助けるために時間軸を図３より縮めて描いてあり、図４におけるマスク時間ｔｍは図３におけるマスク時間ｔｍに等しい。
【００２５】
スイッチング素子５０と直列に接続されたスイッチング素子が短絡故障した状態で、信号絶縁器３１から「Ｈｉｇｈ」レベルのオン指令が出力され、スイッチング素子５０をターンオンさせると、アーム短絡が発生する。この時、スイッチング素子５０のドレイン−ソース間電圧Ｖｄｓは図３の正常動作時のように０［Ｖ］付近まで下がり切らない。そして、図４に示す如く、マスク時間ｔｍの経過後において、ツェナーダイオード３７のカソードの電圧（ドレイン−ソース間電圧Ｖｄｓに相当）がツェナー電圧Ｖｚより大きいと、ツェナーダイオード３７が導通してトランジスタ３８がオンする。
【００２６】
その結果、スイッチング素子５０のゲート電位は抵抗３６及びトランジスタ３８を介してソース電位に等しくなる。これにより、図５に示すスイッチング素子５０の入力容量５１（Ｅｇｄｕは入力容量５１の電圧）に蓄積された電荷が放電されるため、スイッチング素子５０は強制遮断されることになる。
【００２７】
なお、図８に示したスイッチング素子２０としてのＩＧＢＴでは、コレクタ電流ｉｃの増大に伴ってターンオフ時のコレクタ電流変化率（−ｄｉｃ／ｄｔ）も増大する傾向にあるため、短絡時のような大電流を遮断する場合には、ゲート抵抗１０ｄに高抵抗を用いてソフトターンオフを行うことが必要になる。
【００２８】
これに対し、本実施形態に係るＭＯＳＦＥＴには、大電流遮断時にドレイン電流変化率（−ｄｉｄ／ｄｔ）が一定値となる特性を持つものが知られている。また、ＭＯＳＦＥＴの短絡故障時には、電力変換器の主回路の直流平滑コンデンサ（図示せず）の内部抵抗による電圧降下に起因して、直流電圧が陥没し、正常動作でのターンオフ時より低い直流電圧でターンオフサージが発生する。
【００２９】
従って、正常動作時のゲート抵抗値（抵抗３５，３６の抵抗値の和）より低いゲート抵抗値によりＭＯＳＦＥＴをターンオフさせることができ、言い換えれば、抵抗３５の抵抗値に比べて、強制遮断時にトランジスタ３８を介して電流ｉｇｏｆｆが流れる抵抗３６の抵抗値を小さくすることができる。
また、図８の従来技術におけるコンプリメンタリー構成のトランジスタ１５，１６が不要であるから、ゲート駆動回路の小型化、低コスト化が可能である。
【００３０】
次に、図６は本発明の第２実施形態を示す回路図である。
この第２実施形態が図１の第１実施形態と異なる部分を説明すると、まず第１の相違点は、図１の抵抗３５に代えて、スイッチング素子５０のターンオン用のダイオード４１ａ及び抵抗４２ａの直列回路と、ターンオフ用のダイオード４１ｂ及び抵抗４２ｂの直列回路とを並列に接続したことである。これらの抵抗４２ａ，４２ｂの抵抗値を異なる値にすれば、順方向と逆方向とで抵抗４２ａ，４２ｂの抵抗値が異なり、結果的に抵抗４２ａ，３６の合成抵抗値と、抵抗４２ｂ，３６の合成抵抗値とが異なることになる。
よって、スイッチング素子５０のターンオン時、ターンオフ時のゲート抵抗値を個別に設定することができ、スイッチング素子５０の種類や定格等に応じた最適な設計が可能になる。
【００３１】
第２の相違点は、トランジスタ３８のベース−エミッタ間に、抵抗４３とコンデンサ４４との並列回路を接続した点にある。これにより、トランジスタ３８のベース電位を安定化させることができる。
なお、上述した抵抗４３とコンデンサ４４との並列回路は、第１実施形態のトランジスタ３８のベース−エミッタ間に接続しても良い。
【産業上の利用可能性】
【００３２】
本発明は、インバータやコンバータ等の各種の電力変換器において、半導体スイッチング素子の短絡故障等による過電流保護対策に適用することができる。
【符号の説明】
【００３３】
３１：信号絶縁器
３２：直流電源
３３，３５，３６，４２ａ，４２ｂ，４３：抵抗
３４，４４：コンデンサ
３７：ツェナーダイオード
３８：トランジスタ
３９，４１ａ，４１ｂ：ダイオード
５０：半導体スイッチング素子
５１：入力容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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