(57)【要約】【課題】ゲート電圧や温度特性に依存するセンス比の変動を極力抑制できるようにした半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ１は、半導体基板４にメイン素子２とセンス素子３とが分離領域１６を存して配置形成される。メイン素子２とセンス素子３とは、半導体基板４上のエピタキシャル層４ａにトレンチ型のゲート電極７を複数配置した構成とされる。メイン素子２のチャンネル領域２２ａに対してセンス素子３のチャンネル領域２２ｂの抵抗値は高く設定される。これにより、実質的にセンス素子３の抵抗がメイン素子２の抵抗よりも高く設定される。電流値が大きいときに、センス素子３の電流が分離領域１６側に広がって抵抗の低下が生じても、メイン素子２と同等となり、センス比の低下を抑制できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板（４）に設けられ、ゲート駆動形のメイン素子（２）と電流検出用のセンス素子（３）とが分離領域（１６）を隔てて配置される半導体装置であって、
前記半導体基板に形成された前記センス素子および前記分離領域の構成中、前記センス素子の抵抗に寄与する少なくとも一部の抵抗成分（４ｃ〜４ｆ、４ｐ〜４ｒ、２２ｂ〜２２ｅ）が、前記メイン素子の抵抗に寄与する同等の構成部分の抵抗成分（４、４ａ、４ｂ、２２ａ）よりも高い抵抗値に形成された半導体装置。
【請求項２】
前記センス素子（３）の抵抗に寄与する少なくとも一つの抵抗成分を高く設定する領域は、前記センス素子の領域（４ｃ〜４ｅ、４ｐ〜４ｒ、２２ｂ〜２２ｅ）および前記分離領域（１６）の領域（４ｆ、４ｓ）のうちの全部もしくは一部である請求項１記載の半導体装置。
【請求項３】
前記センス素子（３）の抵抗に寄与する少なくとも一つの抵抗成分を高く設定する領域は、前記センス素子の外周領域の一部（４ｄ、４ｑ、２２ｃ、２２ｄ）あるいは全部（４ｃ、４ｐ、４ｑ、２２ｂ）である請求項２記載の半導体装置。
【請求項４】
前記センス素子（３）の抵抗に寄与する少なくとも一つの抵抗成分を高く設定する領域は、前記センス素子のチャンネル領域（２２ｂ〜２２ｅ）である請求項２または３記載の半導体装置。
【請求項５】
前記センス素子（３）の抵抗に寄与する少なくとも一つの抵抗成分を高く設定する領域は、前記センス素子のドリフト領域（４ｃ〜４ｅ）である請求項２または３記載の半導体装置。
【請求項６】
前記センス素子（３）の抵抗に寄与する少なくとも一つの抵抗成分を高く設定する領域は、前記半導体基板の前記分離領域（４ｆ、４ｓ）である請求項１記載の半導体装置。
【請求項７】
前記半導体基板（４）は、前記センス素子を構成する領域の抵抗成分（４ｐ〜４ｒ）が、前記メイン素子（２）を構成する領域（４）の抵抗成分よりも高い請求項２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電流検出機能を備えたゲート駆動形の半導体装置として、ＭＯＳＦＥＴなどのパワー半導体素子で、メイン素子に電流検出素子としてのセンス素子を併設した構成のものがある。センス素子は、メイン素子と同等の構成で、メイン素子の電流に比例した電流を流すもので、この電流を検出することでメイン素子の電流を検出する。
【０００３】
このような半導体装置においては、ゲート電圧や温度特性によってセンス素子による検出電流とメイン素子の電流とのセンス比が変動して精度良くメイン素子の電流が検出できなくなる課題がある。この場合、例えばメイン素子とセンス素子との間の分離領域にセンス電流が流れ込むことでセンス素子の電流が増えるため、センス比が低下してしまうことがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１７６９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的は、メイン素子の電流を検出するセンス素子を備えたゲート駆動形のもので、ゲート電圧に依存するセンス比の変動を極力抑制できるようにした半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の半導体装置は、半導体基板に設けられ、ゲート駆動形のメイン素子とセンス素子とが分離領域を隔てて位置する半導体装置であって、前記半導体基板に形成された前記センス素子および前記分離領域の構成中、前記センス素子の抵抗に寄与する少なくとも一部の抵抗成分を、前記メイン素子の抵抗に寄与する同等の構成部分の抵抗成分よりも高い抵抗値に形成されている。
【０００７】
上記構成を採用することにより、メイン素子の電流をセンス素子により検出する場合に、センス素子の抵抗がメイン素子の抵抗よりも高くなるように形成していることで、ゲート電圧が大となったときにセンス素子の電流が分離領域側に広がって、センス素子部分の実質的な抵抗が小さくなる場合でも、結果的にメイン素子と同等の抵抗とすることができる。これにより、電流が大となる領域においてもセンス比が変動するのを抑制することができ、ゲート電圧の広い範囲でセンス比の変動を少なくすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態を示す全体の平面図
【図２】センス素子部分の平面図
【図３】図１中Ａ−Ａ線部分の断面図
【図４】図２中Ｂ−Ｂ線部分の断面図
【図５】等価回路図
【図６】抵抗成分の説明図
【図７】電気的特性図（その１）
【図８】電気的特性図（その２）
【図９】電気的特性図（その３）
【図１０】電気的特性図（その４）
【図１１】第２実施形態を示すセンス素子部分の平面図
【図１２】図１１中Ｃ−Ｃ線部分の断面図
【図１３】第３実施形態を示すセンス素子部分の平面図
【図１４】図１３中Ｄ−Ｄ線部分の断面図
【図１５】第４実施形態を示すセンス素子部分の平面図
【図１６】図１５中Ｅ−Ｅ線部分の断面図
【図１７】第５実施形態を示すメイン素子およびセンス素子部分の断面図
【図１８】第６実施形態を示すメイン素子およびセンス素子部分の断面図
【図１９】第７実施形態を示すメイン素子およびセンス素子部分の断面図
【図２０】第８実施形態を示すメイン素子およびセンス素子部分の断面図
【図２１】電気的特性図（その５）
【図２２】第９実施形態を示すメイン素子およびセンス素子部分の断面図
【図２３】第１０実施形態を示すメイン素子およびセンス素子部分の断面図
【図２４】第１１実施形態を示すメイン素子およびセンス素子部分の断面図
【図２５】第１２実施形態を示すセンス素子部分の平面図
【図２６】図２５中Ｆ−Ｆ線部分の断面図
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図１０を参照して説明する。
この実施形態では半導体装置としての電力用のＭＯＳＦＥＴ１に適用した場合について説明する。ＭＯＳＦＥＴ１は、図５に等価回路を示すように、メイン素子２と電流検出用のセンス素子３とを備えた構成である。メイン素子２とセンス素子３とは、両者のドレイン電流が所定レベルにおいてセンス比である所定電流比となるように設計されている。これは、メイン素子２とセンス素子３とのソース面積がセンス比に対応する比となるように設定することで形成される。
【００１０】
メイン素子２とセンス素子３のドレインおよびゲートは、共通のドレインＤおよびゲートＧとされる。メイン素子２のソースは端子Ｓ、センス素子３のソースは端子Ｓａとされる。センス素子３のソースＳａは電流検出用の抵抗Ｒｓを直列に介して端子Ｓと共通に接続して使用される。抵抗Ｒｓの端子間電圧Ｖｓは電流検出回路１ａにより検出され、センス素子３の電流Ｉｄｓが検出される。このセンス素子３の電流に基づいて、センス比を乗じることでメイン素子２のドレイン電流Ｉｄｍを検出することができる。
【００１１】
図１はＭＯＳＦＥＴ１の全体のレイアウトを示す平面図で、矩形状をなす半導体基板４には、上部から中央部にかけてメイン素子２の長方形状のソース領域５が配置される。ソース領域５を覆うようにゲートパターン６が形成されている。ゲートパターン６は、ソース領域５上に、図中横方向にライン状に複数本が所定間隔で形成されている。ゲートパターン６は、後述するように、各ラインの内部に絶縁膜で覆われた状態でゲート電極７（図４参照）が形成されている。
【００１２】
ゲートパターン６の上面にはソース領域５に対応して矩形状のソース電極８が形成されている。ゲートパターン６の両端部には各ゲート電極７と電気的に接続して、半導体基板４の周囲に沿って形成される金属膜からなるゲート引出パターン９、１０が配置される。ゲート引出パターン９、１０は、半導体基板４の図中左下領域に設けたゲートパッド１１に電気的に接続されている。ソース領域５の下辺部分の一部にゲートパターン６を形成しない矩形状の領域が設けられ、その内側にセンス素子３が配置される。センス素子３にはソース領域５と同様のソース領域８が形成されている。
【００１３】
また、センス素子３には、図２に示すように、ゲート電極７と同様のゲート電極７ａを形成したゲートパターン１２が設けられている。ゲートパターン１２には、左右にゲート電極７ａと電気的に接続し、上部で連結したゲート引出パターン１３が設けられ、ゲートパッド１１に電気的に接続するように配置形成されている。センス素子３の上面にはソース領域と電気的に接続するソース電極１４が形成され、半導体基板４の下辺部に設けたセンスソースパッド１５に接続するようにパターニングされている。センス素子３とメイン素子２との境界部分は分離領域１６とされ、表面部分に図４に示すようにＬＯＣＯＳ（Local Oxidation of Silicon）膜２３が形成されている。
【００１４】
次に、図１中Ａ−Ａ線で示す部分の断面を示す図３、および図２中、Ｂ−Ｂ線で示す部分の断面を示す図４を参照する。半導体基板４は、例えばＮ型の不純物が高濃度（Ｎ＋）で導入されたシリコン基板を用いており、上面にＮ型の不純物が低濃度（Ｎ−）で導入された高抵抗のエピタキシャル層４ａが形成されている。エピタキシャル層４ａには表層部に複数のゲート電極７が所定間隔で埋め込み形成されている。メイン素子２とセンス素子３との間にはゲート電極７、７ａを形成しない分離領域１６が設けられる。半導体基板４の下面側にはメイン素子２およびセンス素子３の共通のドレイン電極２０が全面に渡って所定膜厚で形成されている。
【００１５】
メイン素子２のゲートパターン６およびセンス素子３のゲートパターン１２は、それぞれエピタキシャル層４ａに設けた複数本のトレンチを所定深さまで形成し、そのトレンチ内部に形成している。トレンチ内部の底面および側壁面に、絶縁膜２１が形成され、その内側の領域にゲート電極７、７ａが形成されている。したがって、ゲート電極７、７ａは、ゲート絶縁膜としての絶縁膜２１を介してエピタキシャル層４ａと対向するように形成されている。
【００１６】
エピタキシャル層４ａのうち、ゲートパターン６、１２により設けられたゲート電極７の間、ゲート電極７ａの間のそれぞれの領域４ｂの上面部には、前述したように、Ｐ型の不純物を導入して形成したチャンネル領域２２ａ、２２ｂが形成されている。この実施形態において、図４では、チャンネル領域２２ａはメイン素子２側に形成され、チャンネル領域２２ｂはセンス素子３側に形成されている。２つのチャンネル領域２２ａ、２２ｂは、不純物濃度が異なるように形成されており、これにより、チャンネル領域２２ａの抵抗値に対して、チャンネル領域２２ｂの抵抗値が、単位面積当たりで換算すると高くなるように形成される。
【００１７】
分離領域１６の表面には前述のようにＬＯＣＯＳ膜２３が表面を覆うように形成され、メイン素子２とセンス素子３とを素子間分離している。また、ＬＯＣＯＳ膜２３およびゲート電極７、７ａの上面を覆うように絶縁膜２４が形成されている。なお、ゲート電極７、７ａは、前述のように、端部においてゲート引出パターン９、１０あるいは１３と接続されるように加工されている。チャンネル領域２２ａ、２２ｂの上部にはＮ型不純物が高濃度（Ｎ＋）で導入されたＮ型のソース領域５ａ、５ｂが形成されている。メイン素子２側のソース電極８は、ソース領域５ａおよびチャンネル領域２２ａと電気的に接触するように形成され、絶縁膜２４を介した上面部において連結した状態に形成されている。また、センス素子３側のソース電極１４は、ソース５ｂおよびチャンネル領域２２ｂと電気的に接触するように形成され、絶縁膜２４を介した上面部において連結した状態に形成されている。
【００１８】
この構成において、メイン素子２側では、２つのゲート電極７に挟まれた領域のエピタキシャル層４ａの領域４ｂ、チャンネル領域２２ａ、ソース領域５ａにより一つのメインセルが構成される。複数個のメインセルは、ゲート電極７にゲート電圧が印加されると、チャンネル領域２２ａにチャンネルが形成されて、ソース領域５ａとドレインとなる領域４ｂとが導通状態となる。
【００１９】
センス素子３側では、２つのゲート電極７ａに挟まれた領域のエピタキシャル層４ａの領域４ｂ、チャンネル領域２２ｂ、ソース領域５ｂにより一つのセンスンセルが形成される。複数個のセンスセルは、ゲート電極７ａにゲート電圧が印加されると、チャンネル領域２２ｂにチャンネルが形成されて、ソース領域５ｂとドレインとなる領域４ｂとが導通状態となる。なお、領域４ｂはドリフト領域として機能する。
【００２０】
この場合、センス素子３のセンスセルは、チャンネル領域２２ｂがメインセルのチャンネル領域２２ａよりも高抵抗に形成されるので、導通状態つまりオン状態で抵抗が単位面積当たりでメインセルよりも高くなる。図６は、メイン素子２とセンス素子３との抵抗Ｒを単位面積当たりの値ＲＡとして規格化した場合の比較を示したものである。メイン素子２およびセンス素子３のＲＡは、基板抵抗、ドリフト抵抗、チャンネル抵抗、ソース領域（Ｎ＋領域）抵抗、配線パターンの抵抗などの合成抵抗である。
【００２１】
図６において、メイン素子２の抵抗ＲＡの抵抗成分をそれぞれ図示のように構成されている場合で説明する。比較例として示す従来相当の構成では、センス素子３の抵抗ＲＡは、通常の使用形態ではメイン素子２とほぼ同じ抵抗ＲＡである。しかし、メイン素子２の使用状態に応じて、センス素子３の抵抗ＲＡが変動する。
【００２２】
すなわち、ゲート電圧が大の状態（Ｖｇ大）では、図８に示すように、センス素子に流れる電流の一部が抵抗ＲＡの成分となるチャンネル領域、ドリフト領域および基板領域で分離領域側に広がりを生じるため、全体として電流が流れる断面積が広がる。なお、図８は、センス素子３の電流を密度分布から求めた経路として示している。これによって、従来相当のセンス素子３では、抵抗Ｒが実質的に低下し、相対的にメイン素子２の抵抗ＲＡよりも小さくなる。この結果、メイン素子２の電流が大きい領域では、センス素子３の抵抗ＲＡが低下することで、センス比が低下してくる。
【００２３】
これに対して、本実施形態のセンス素子３は、この点を考慮して、予めチャンネル抵抗成分を高くするようにチャンネル領域２２ｂの不純物濃度を調整している。これにより、図６に示しているように、通常の使用状態ではチャンネル抵抗成分が大きめであるが、ゲート電圧Ｖｇを大きくした場合にはメイン素子２の抵抗ＲＡとほぼ同等とすることができる。
【００２４】
この結果、本実施形態におけるセンス素子３では、抵抗ＲＡが通常の使用状態ではメイン素子２の抵抗ＲＡよりやや大きくなるが、ゲート電圧Ｖｇを大とした場合に流れる大電流レベルでは、ほぼ同等の抵抗ＲＡとすることができる。これにより、大電流で抵抗ＲＡによる電圧降下の影響が大きくなるところでメイン素子２と同等の条件とすることができるので、全体として電流比すなわちセンス比の変動を抑制することができる。この様子は、図７に示すように、電流密度から求めた電流経路が実質的に分離領域１６に広がっていない状態と同等となっている。
【００２５】
次に、上記構成を採用した場合の電気的特性について図９および図１０を参照して説明する。図９は、シミュレーションにより、ゲート電圧Ｖｇを横軸にとり、ゲート電圧Ｖｇに対するセンス比つまりメイン素子２のドレイン電流に対するセンス素子のドレイン電流の比率を縦軸にプロットした結果を示している。本実施形態では、メイン素子２の抵抗ＲＡに対して、センス素子３の抵抗ＲＡを、電流の広がりの影響を受けない通常電流レベルでどの程度に設定したかを、ＲＡ比率として設定し、この値を変化させたときの結果を示している。
【００２６】
図９には、比較のためにＲＡ比率を「１」とした従来相当のセンス比をプロットしている。ここで、ＲＡ比率を「０．９３２」に設定した場合、あるいは「０．９１４」程度に設定した場合には、ゲート電圧Ｖｇが広い範囲に渡ってセンス比の変動が少ないことを確認することができた。
【００２７】
図１０は、上記の関係をセンス比の変化率という観点でプロットしたもので、ＲＡ比率を横軸、センス比変化率を縦軸にとると、従来相当のＲＡ比率が「１」の場合は、変化率が１０％以上生じていたのに対して、ＲＡ比率を「０．９３５」程度以下に設定することで、５％程度以下に抑制することができていることが確認できた。なお、ここでのゲート電圧Ｖｇは、６〜１０Ｖに設定したときのセンス比変化率を求めている。
【００２８】
この結果、ＲＡ比率を低くすることでセンス比変化率も低下させることができるという傾向があることがわかった。また、図９に示した結果から、ＲＡ比率を低下させるとセンス比も低下する傾向にあることがわかった。実用上においては、センス比をある程度確保する必要があるので、センス比変化率を何％以下に抑制できたら良いかという設定条件からＲＡ比率を設定すると効果的な条件で設計をすることができる。
【００２９】
このような本実施形態によれば、センス素子３のチャンネル領域２２ｂの抵抗値を、メイン素子２のチャンネル領域２２ａの抵抗値よりも高くする構成を採用することで、センス比の変動を抑制した安定したＭＯＳＦＥＴ１を得ることができる。
【００３０】
また、センス素子３のチャンネル領域２２ｂの抵抗値を高くする度合いとして、ＲＡ比率を考慮し、「０．９４」から「０．９１」程度の範囲に設定することで、センス比変動率を５％程度にすることができるようになる。
【００３１】
（第２実施形態）
図１１および図１２は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置としてのＭＯＳＦＥＴ３０は、センス素子２のチャンネル領域２２ｂに代えてチャンネル領域２２ｃを設けている。
【００３２】
チャンネル領域２２ｃは、第１実施形態で示したチャンネル領域２２ｂと同様に高抵抗となるように不純物を導入して調整したものである。また、図１１に示すように、チャンネル領域２２ｃは、センス素子３の矩形状の平面パターンに対して、周辺部のセル部に設けるパターンとし、中央部はメイン素子２のチャンネル領域２２ａと同等の不純物濃度に設定されている。なお、図１１では、ソース電極１４を省略して示している。
【００３３】
この結果、図１２に示すように、センス素子３の領域中の分離領域１６に接するゲート電極７ａとその内側に隣接するゲート電極７ａ間に位置するチャンネル領域２２ｃが高抵抗に形成され、その内部側に位置するチャンネル領域２２ａはメイン素子２と同等の抵抗に設定されている。
【００３４】
このような構成によっても、第１実施形態と同様にして、センス素子３の周辺部に位置するチャンネル領域２２ｃの抵抗値を、メイン素子２のチャンネル領域２２ａの抵抗値よりも高くする構成を採用することで、センス比の変動を抑制した安定したＭＯＳＦＥＴ３０を得ることができる。
【００３５】
（第３実施形態）
図１３および図１４は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置としてのＭＯＳＦＥＴ３１は、センス素子２のチャンネル領域２２ｂに代えてチャンネル領域２２ｄを設けている。
【００３６】
チャンネル領域２２ｄは、第１実施形態で示したチャンネル領域２２ｂと同様に高抵抗となるように不純物を導入して調整したものである。また、図１３に示すように、チャンネル領域２２ｄは、センス素子３の矩形状の平面パターンに対して、対向する上下の辺部のセル部に設けるパターンとし、左右の辺部に位置する領域はメイン素子２のチャンネル領域２２ａと同等の不純物濃度に設定されている。
【００３７】
この結果、図１４に示すように、センス素子３の領域中の分離領域１６に接するゲート電極７ａとその内側に位置するゲート電極７ａ間に位置するチャンネル領域２２ｄが高抵抗に形成され、内部に位置するチャンネル領域２２ａはメイン素子２と同等の抵抗に設定されている。
【００３８】
このような構成によっても、第１実施形態と同様にして、センス素子３の周辺部に位置するチャンネル領域２２ｄの抵抗値を、メイン素子２のチャンネル領域２２ａの抵抗値よりも高くする構成を採用することで、センス比の変動を抑制した安定したＭＯＳＦＥＴ３１を得ることができる。
【００３９】
（第４実施形態）
図１５および図１６は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置としてのＭＯＳＦＥＴ３２は、センス素子２のチャンネル領域２２ｂに代えてチャンネル領域２２ｅを設けている。
【００４０】
チャンネル領域２２ｅは、第１実施形態で示したチャンネル領域２２ｂと同様に高抵抗となるように不純物を導入して調整したものである。また、図１５に示すように、チャンネル領域２２ｅは、センス素子３の矩形状の平面パターンに対して、内部側に位置する領域のセル部に設けるパターンとし、周辺部の領域はメイン素子２のチャンネル領域２２ａと同等の不純物濃度に設定されている。
【００４１】
この結果、図１６に示すように、センス素子３の領域中の分離領域１６に接するゲート電極７ａとその内側に位置するゲート電極７ａ間に位置するチャンネル領域２２ａがメイン素子２と同等の抵抗に設定され、内部に位置するチャンネル領域２２ｅは高抵抗に設定されている。
【００４２】
このような構成によっても、第１実施形態と同様にして、センス素子３の中央部に位置するチャンネル領域２２ｅの抵抗値を、メイン素子２のチャンネル領域２２ａの抵抗値よりも高くする構成を採用することで、センス比の変動を抑制した安定したＭＯＳＦＥＴ３２を得ることができる。
【００４３】
（第５実施形態）
図１７は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３３として、センス素子２のチャンネル領域２２ｂは高抵抗にするのではなく、メイン素子２のチャンネル領域２２ａと同じ不純物濃度のチャンネル領域２２ａとしている。一方、エピタキシャル層４ａのセンス素子３に対応する領域４ｃの部分の抵抗値を高くするように不純物濃度を調整している。これにより、第１実施形態においてチャンネル領域２２ｂとして高抵抗を形成していたのに代えて、エピタキシャル層４ａの領域４ｃを高抵抗領域として構成することができる。
【００４４】
このような構成によっても、第１実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３３を得ることができる。
【００４５】
（第６実施形態）
図１８は第６実施形態を示すもので、以下、第５実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３４として、センス素子２のエピタキシャル層４ａの領域４ｃに代えて高抵抗の領域４ｄを設けている。エピタキシャル層４ａの領域４ｄは、第２実施形態で示した図１１のチャンネル領域２２ｃと同様の領域すなわち、センス素子３の周辺部に位置する部分を、高抵抗となるように不純物の濃度を調整したものである。
【００４６】
このような構成によっても、第５実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３４を得ることができる。
【００４７】
なお、この実施形態は、第３実施形態で示した図１３のチャンネル領域２２ｄと同じ領域に対応した部分のエピタキシャル層４ａを高抵抗にすることでも同様の作用効果を得ることができる。
【００４８】
（第７実施形態）
図１９は第７実施形態を示すもので、以下、第５実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３５として、センス素子２のエピタキシャル層４ａの領域４ｃに代えて高抵抗の領域４ｅを設けている。エピタキシャル層４ａの領域４ｅは、第４実施形態で示した図１５のチャンネル領域２２ｅと同様の領域すなわち、センス素子３の中央部に位置する部分を、高抵抗となるように不純物の濃度を調整したものである。
【００４９】
このような構成によっても、第５実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３５を得ることができる。
【００５０】
（第８実施形態）
図２０および図２１は第８実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３６として、メイン素子２およびセンス素子３は、同じ抵抗値となるチャンネル領域２２ａを設ける構成とし、分離領域１６のエピタキシャル層４ａおよび半導体基板４に、それぞれの抵抗値を高くした領域４ｆおよび領域４ｓを設ける構成としている。
【００５１】
具体的には、エピタキシャル層４ａの領域４ｆおよび半導体基板４の領域４ｓでは、不純物濃度を調整することにより、分離領域１６の領域４ｆおよび４ｓの抵抗値をセンス素子３の同等部分の抵抗値よりも高くなるように形成している。
【００５２】
このような構成によれば、センス素子３の電流が分離領域１６側に広がりにくくなり、実質的な抵抗ＲＡの低下を抑制することができる。この結果、図２１に示すように、ゲート電圧Ｖｇが５Ｖから１６Ｖ程度の高い領域に入っても、センス比の低下を抑制することができている。なお、図２１には、比較例として従来相当の構成の場合でのセンス比が低下する傾向にあるものを示しており、センス比低下を抑制できていることがわかる。
【００５３】
（第９実施形態）
図２２は第９実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３７として、センス素子２のチャンネル領域２２ｂは高抵抗にするのではなく、メイン素子２のチャンネル領域２２ａと同じ不純物濃度のチャンネル領域２２ａとしている。一方、半導体基板４のセンス素子３に対応するドレインとなる領域４ｐの部分の抵抗値を高くするようにＮ型の不純物の濃度を調整している。これにより、第１実施形態においてチャンネル領域２２ｂとして高抵抗を形成していたのに代えて、半導体基板４の領域４ｐを高抵抗領域として構成することができる。
【００５４】
このような構成によっても、第１実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３７を得ることができる。
【００５５】
（第１０実施形態）
図２３は第１０実施形態を示すもので、以下、第９実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３８として、センス素子２の半導体基板４の領域４ｐに代えて高抵抗の領域４ｑを設けている。半導体基板４の領域４ｑは、ドレインとして機能するもので、第２実施形態で示した図１１のチャンネル領域２２ｃと同様の領域すなわち、センス素子３の周辺部に位置する部分を、高抵抗となるように不純物の濃度を調整したものである。
【００５６】
このような構成によっても、第９実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３８を得ることができる。
【００５７】
なお、この実施形態は、第３実施形態で示した図１３のチャンネル領域２２ｄと同じ領域に対応した部分の半導体基板４を高抵抗にすることでも同様の作用効果を得ることができる。
【００５８】
（第１１実施形態）
図２４は第１１実施形態を示すもので、以下、第９実施形態と異なる部分について説明する。この実施形態では、半導体装置であるＭＯＳＦＥＴ３９として、センス素子２の半導体基板４の領域４ｐに代えて高抵抗の領域４ｒを設けている。半導体基板４の領域４ｒは、第４実施形態で示した図１５のチャンネル領域２２ｅと同様の領域すなわち、センス素子３の中央部に位置する部分を、高抵抗となるように不純物の濃度を調整したものである。
【００５９】
このような構成によっても、第９実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ３９を得ることができる。
【００６０】
（第１２実施形態）
図２５および図２６は第１２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で分離領域１６にＬＯＣＯＳ膜２３を設けて素子分離を行う構成としていたのに対して、半導体装置であるＭＯＳＦＥＴ４０においては、分離領域１６にもゲート電極７を連続的に形成している。
【００６１】
分離領域１６には、メイン素子２およびセンス素子３に共通してトレンチが形成され、絶縁膜２１を介してゲート電極７が形成され、上面に絶縁膜２４が形成された構成である。また、ゲート電極７は共通に設けられるので、ゲート引出線１３は設けない構成である。
【００６２】
このような構成によっても、第１実施形態と同様にして、センス素子３の抵抗ＲＡをメイン素子２の抵抗ＲＡよりも高くすることができ、センス比の変動を抑制した安定したＭＯＳＦＥＴ４０を得ることができる。
この実施形態では、分離領域１６にゲート電極７を共通に設ける構成を第１実施形態に適用した例を示しているが、第２から第１１実施形態にも適用することができる。
【００６３】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００６４】
センス素子３の高抵抗領域は、上記実施形態に示したものに限らず、センス素子３の領域内の一部に高抵抗領域が設けられていれば効果を奏することができる。また、センス素子３のソースコンタクトの抵抗を高めたり、配線抵抗を高くすることによっても実施できる。
【００６５】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００６６】
図面中、１、３０〜４０はＭＯＳＦＥＴ（半導体装置）、２はメイン素子、３はセンス素子、４は半導体基板、４ａはエピタキシャル層、４ｂ〜４ｆは領域、５はソース領域、６はゲートパターン、６、１２はゲートパターン、７、７ａはゲート電極、８はソース電極、２２ａ〜２２ｅはチャンネル領域、２３はＬＯＣＯＳ膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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