(57)【要約】【課題】デジタルアイソレータにおけるノイズ耐性を向上させる。【解決手段】デジタルアイソレータ１００において、絶縁トランスフォーマ１０１は、入力信号ＶＩＮを交流信号に変換して出力する第１回路１０８と、出力信号ＶＯＵＴを生成して出力する第２回路１０９との間に接続され、第１回路１０８からの交流信号に応じた電圧を第２回路１０９に印加する。絶縁キャパシタ１１０は、第１回路１０８と第２回路１０９との間に接続され、第１回路１０８のグランド電位を第２回路１０９に伝達する。第２回路１０９は、絶縁キャパシタ１１０により伝達されたグランド電位と第２回路１０９のグランド電位との差であるグランド間電位差を検出し、そのグランド間電位差に応じて、絶縁トランスフォーマ１０１から印加された電圧を補正し、補正した電圧に応じたデジタル信号を出力信号ＶＯＵＴとして生成する。【選択図】図１
2018011173.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号が入力信号として入力され、前記入力信号を交流信号に変換して出力する第１回路と、
出力信号を生成して出力する第２回路と、
前記第１回路と前記第２回路との間に接続され、前記第１回路からの前記交流信号に応じた電圧を前記第２回路に印加する絶縁トランスフォーマと、
前記第１回路と前記第２回路との間に接続され、前記第１回路のグランド電位を前記第２回路に伝達する絶縁キャパシタと
を備え、
前記第２回路は、前記絶縁キャパシタにより伝達されたグランド電位と前記第２回路のグランド電位との差であるグランド間電位差を検出し、前記グランド間電位差に応じて、前記絶縁トランスフォーマから印加された電圧を補正し、補正した電圧に応じたデジタル信号を前記出力信号として生成するデジタルアイソレータ。
【請求項２】
前記第１回路は、
前記入力信号が入力され、前記交流信号を前記絶縁トランスフォーマに出力する送信回路と、
前記送信回路から前記絶縁トランスフォーマを介して前記第２回路に伝達される前記第１回路のグランド電位の変動に応じた電圧を前記絶縁キャパシタに印加する送信模擬回路と
を有する請求項１に記載のデジタルアイソレータ。
【請求項３】
前記第２回路は、
前記絶縁トランスフォーマからの電圧が印加され、基準電圧に合わせて、印加された電圧を補正する受信回路と、
前記絶縁キャパシタから出力される電圧に応じたアナログ信号が入力され、前記アナログ信号をアナログデジタル変換し、前記グランド間電位差の検出信号として出力するアナログデジタル変換器と、
前記アナログデジタル変換器から出力された検出信号の値に応じて、前記受信回路の基準電圧を制御する制御ロジック回路と
を有する請求項１または２に記載のデジタルアイソレータ。
【請求項４】
前記第２回路は、
前記グランド間電位差に応じた電圧を、前記絶縁トランスフォーマから印加された電圧を補正するための基準電圧として生成するバイアス設定回路
を有する請求項１または２に記載のデジタルアイソレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアイソレータに関するものである。
【背景技術】
【０００２】
高電圧パワーデバイスの駆動回路等では、異電源系統間の信号伝達に電気的絶縁を有した信号伝送が広く用いられている。従来は、電気的絶縁が必要な回路には、フォトカプラが使用されていた。フォトカプラは、送信部にて電気信号を発光ダイオードにより光信号に変換し、受信部においてフォトダイオードにより光信号を電気信号に復調することで、信号伝送を実現している。
【０００３】
近年、フォトカプラに代わる信号伝送手段として、デジタルアイソレータが普及し始めている。デジタルアイソレータでは、キャパシタやトランスフォーマといった交流結合素子を介して信号伝送が行われる。デジタルアイソレータは、フォトカプラに比べ、経年劣化が小さく、ＣＭＯＳプロセスといった汎用性の高い半導体プロセスにおいて実現可能である。ＣＭＯＳは、Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略語である。以下、交流結合素子がトランスフォーマである場合について説明する。
【０００４】
トランスフォーマは、一次側コイルと二次側コイルが磁気結合により信号伝送を行う素子である。トランスフォーマは、交流信号は通過するが、直流信号は通過しにくい特性を有しているため、信号伝送の用途で使用する場合は、入力信号を交流信号に変換して一次側コイルへ入力する必要がある。一次側コイルに入力された信号は、磁気結合により二次側コイルへ伝送され、受信回路において交流信号から出力信号へ変換されることで、信号伝送が実現される。このように、トランスフォーマを用いた信号伝送においては、入力信号を交流信号に変換し、トランスフォーマの一次側コイルへ入力する送信回路と、トランスフォーマの二次側コイルから出力される交流信号を出力信号へ変換する受信回路が必要となる。
【０００５】
従来技術として、特許文献１に記載された技術では、前述のように一方向で信号を伝達するのではなく、送信パルス生成回路から第一トランスフォーマ、第一受信回路に伝達した出力信号を、帰還パルス送信回路から第二トランスフォーマによって帰還させている。そして、帰還出力信号と入力信号を入出力信号比較回路によって比較し、その比較結果から自己診断を行い、診断結果を電子制御装置に伝達している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載された技術では、入力信号と帰還出力信号を比較するため、２つのトランスフォーマが必要となり、チップ面積が増大するという課題がある。また、自己診断機能によって状態を監視して、ノイズ流入による不具合を検知した場合には、装置を安全な状態に移行できるが、定常的にノイズが発生する環境下で使用することは困難である。
【０００８】
本発明は、デジタルアイソレータにおけるノイズ耐性を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るデジタルアイソレータは、
デジタル信号が入力信号として入力され、前記入力信号を交流信号に変換して出力する第１回路と、
出力信号を生成して出力する第２回路と、
前記第１回路と前記第２回路との間に接続され、前記第１回路からの前記交流信号に応じた電圧を前記第２回路に印加する絶縁トランスフォーマと、
前記第１回路と前記第２回路との間に接続され、前記第１回路のグランド電位を前記第２回路に伝達する絶縁キャパシタとを備え、
前記第２回路は、前記絶縁キャパシタにより伝達されたグランド電位と前記第２回路のグランド電位との差であるグランド間電位差を検出し、前記グランド間電位差に応じて、前記絶縁トランスフォーマから印加された電圧を補正し、補正した電圧に応じたデジタル信号を前記出力信号として生成する。
【発明の効果】
【００１０】
本発明では、受信側の回路が、送信側および受信側のグランド間電位差に応じて、送信側および受信側の間に接続された絶縁トランスフォーマから印加された電圧を補正する。このため、デジタルアイソレータにおけるノイズ耐性が向上する。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係るデジタルアイソレータの構成を示す回路図。
【図２】実施の形態１に係るデジタルアイソレータの送信模擬回路の構成例を示す回路図。
【図３】実施の形態１に係るデジタルアイソレータのグランド電位差検出回路の構成例を示す回路図。
【図４】実施の形態１に係るデジタルアイソレータの絶縁トランスフォーマの等価回路を示す回路図。
【図５】実施の形態１に係るデジタルアイソレータの動作波形を示す波形図。
【図６】実施の形態１に係るデジタルアイソレータの動作波形を示す波形図。
【図７】実施の形態２に係るデジタルアイソレータの構成を示す回路図。
【図８】実施の形態３に係るデジタルアイソレータの構成を示す回路図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図を用いて説明する。なお、各図中、同一または相当する部分には、同一符号を付している。実施の形態の説明において、同一または相当する部分については、説明を適宜省略または簡略化する。
【００１３】
実施の形態１．
本実施の形態について、図１から図６を用いて説明する。
【００１４】
＊＊＊構成の説明＊＊＊
図１を参照して、本実施の形態に係るデジタルアイソレータ１００の構成を説明する。
【００１５】
デジタルアイソレータ１００は、第１回路１０８と、第２回路１０９と、絶縁トランスフォーマ１０１と、絶縁キャパシタ１１０とを備える。
【００１６】
第１回路１０８には、デジタル信号が入力信号ＶＩＮとして入力される。第１回路１０８は、入力信号ＶＩＮを交流信号に変換して出力する。第２回路１０９は、出力信号ＶＯＵＴを生成して出力する。絶縁トランスフォーマ１０１は、第１回路１０８と第２回路１０９との間に接続されている。絶縁トランスフォーマ１０１は、第１回路１０８からの交流信号に応じた電圧Ｖ２Ｐ，Ｖ２Ｎを第２回路１０９に印加する。絶縁キャパシタ１１０も、第１回路１０８と第２回路１０９との間に接続されている。絶縁キャパシタ１１０は、第１回路１０８のグランド電位ＧＮＤ１を第２回路１０９に伝達する。第２回路１０９は、絶縁キャパシタ１１０により伝達されたグランド電位ＧＮＤ１と第２回路１０９のグランド電位ＧＮＤ２との差であるグランド間電位差（ＧＮＤ１−ＧＮＤ２）を検出する。第２回路１０９は、グランド間電位差（ＧＮＤ１−ＧＮＤ２）に応じて、絶縁トランスフォーマ１０１から印加された電圧Ｖ２Ｐを補正する。そして、第２回路１０９は、補正した電圧Ｖ３Ｐ，Ｖ３Ｎに応じたデジタル信号を出力信号ＶＯＵＴとして生成する。
【００１７】
本実施の形態において、第１回路１０８は、送信回路１０２と、送信模擬回路１１１とを有する。第２回路１０９は、受信回路１０３と、グランド電位差検出回路１１２とを有する。受信回路１０３は、バイアス設定回路１０４と、バラン回路１０５と、差動増幅回路１０６と、比較回路１０７とを有する。
【００１８】
送信回路１０２は、入力信号ＶＩＮを交流信号に変換し、交流結合素子である絶縁トランスフォーマ１０１の一次側コイルへ入力する。受信回路１０３は、絶縁トランスフォーマ１０１の二次側コイルに生じた電圧Ｖ２Ｐ，Ｖ２Ｎを出力信号ＶＯＵＴへ変換する。バイアス設定回路１０４は、受信回路１０３への入力信号の基準電圧ＶＢを供給する。バラン回路１０５は、電圧Ｖ２Ｐに対して基準電圧ＶＢを基準に差動変換を行う。差動増幅回路１０６は、バラン回路１０５から伝達された差動信号Ｖ３Ｐ，Ｖ３Ｎを増幅して出力する。比較回路１０７は、差動増幅回路１０６の出力電圧Ｖ４とバイアス設定回路１０４の基準電圧ＶＲ１，ＶＲ２とを比較し、出力信号ＶＯＵＴを出力する。送信模擬回路１１１は、第１回路１０８と電気的に絶縁された第２回路１０９の絶縁電位間の変動を伝達する絶縁キャパシタ１１０と第１回路１０８のグランドを接続する。グランド電位差検出回路１１２は、絶縁キャパシタ１１０から伝達されたグランド電位ＧＮＤ１と第２回路１０９のグランド電位ＧＮＤ２との差を検出する。
【００１９】
図２を参照して、送信模擬回路１１１の構成例を説明する。
【００２０】
図２の例において、送信模擬回路１１１は、高電位側出力ダミースイッチ１１３と、低電位側出力ダミースイッチ１１４と、高電位側制御ダミー反転素子１１５と、低電位側制御ダミー反転素子１１６とを有する。高電位側出力ダミースイッチ１１３および低電位側出力ダミースイッチ１１４は、それぞれＭＯＳＦＥＴである。ＭＯＳＦＥＴは、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒの略語である。送信模擬回路１１１は、送信回路１０２の出力段を模擬した構成になっている。
【００２１】
本実施の形態において、送信回路１０２は、入力信号ＶＩＮが入力されると、交流信号を絶縁トランスフォーマ１０１に出力する。このとき、送信回路１０２から絶縁トランスフォーマ１０１を介して第１回路１０８のグランド電位ＧＮＤ１の変動が第２回路１０９に伝達される。送信模擬回路１１１は、送信回路１０２から絶縁トランスフォーマ１０１を介して第２回路１０９に伝達される第１回路１０８のグランド電位ＧＮＤ１の変動に応じた電圧ＶＤ１を絶縁キャパシタ１１０に印加する。
【００２２】
図３を参照して、グランド電位差検出回路１１２の構成例を説明する。
【００２３】
図３の例において、グランド電位差検出回路１１２は、第２回路１０９のグランドに接続された調整用キャパシタを含む調整回路１１７と、アナログデジタル変換器１１８と、制御ロジック回路１１９とを有する。グランド電位差検出回路１１２は、絶縁キャパシタ１１０の出力電圧ＶＤ２より入力されたグランド電位ＧＮＤ２に対するグランド電位ＧＮＤ１の電位変動を調整回路１１７によって検出し、アナログデジタル変換器１１８でサンプリングして変動を監視し、制御ロジック回路１１９によって処理し、バイアス設定回路１０４を制御する。
【００２４】
本実施の形態において、受信回路１０３は、絶縁トランスフォーマ１０１からの電圧Ｖ２Ｐ，Ｖ２Ｎが印加されると、基準電圧ＶＢに合わせて、印加された電圧Ｖ２Ｐを補正する。アナログデジタル変換器１１８は、絶縁キャパシタ１１０から出力される電圧ＶＤ２に応じたアナログ信号が入力されると、そのアナログ信号をアナログデジタル変換し、グランド間電位差（ＧＮＤ１−ＧＮＤ２）の検出信号として出力する。制御ロジック回路１１９は、アナログデジタル変換器１１８から出力された検出信号の値に応じて、受信回路１０３の基準電圧ＶＢを制御する。
【００２５】
また、本実施の形態において、バイアス設定回路１０４は、グランド間電位差（ＧＮＤ１−ＧＮＤ２）に応じた電圧を、絶縁トランスフォーマ１０１から印加された電圧Ｖ２Ｐを補正するための基準電圧ＶＢとして生成する。
【００２６】
図４を参照して、絶縁トランスフォーマ１０１の等価回路を説明する。
【００２７】
図４は、絶縁トランスフォーマ１０１の簡略化した等価回路を示している。絶縁トランスフォーマ１０１の等価回路は、多数のインダクタ、抵抗およびキャパシタによって分布定数として表現してもよいが、ここでは簡単のため、寄生キャパシタ１２０とインダクタ１２１によって表現している。
【００２８】
＊＊＊動作の説明＊＊＊
図１から図４のほかに、図５および図６を参照して、本実施の形態に係るデジタルアイソレータ１００の動作を説明する。デジタルアイソレータ１００の動作は、本実施の形態に係る信号伝達方法に相当する。
【００２９】
デジタルアイソレータ１００における信号伝達の主経路の動作について説明する。
【００３０】
入力信号ＶＩＮが送信回路１０２に入力されると、送信回路１０２は、入力信号ＶＩＮの立ち上がりエッジおよび立ち下がりエッジをパルス状の信号Ｖ１Ｐに変換し、絶縁トランスフォーマ１０１へ出力する。絶縁トランスフォーマ１０１へ入力された信号Ｖ１Ｐは、絶縁トランスフォーマ１０１の一次側コイルへ印加され、磁気結合作用により二次側コイルへ電圧Ｖ２Ｐを発生させる。受信回路１０３の入力段に当たるバラン回路１０５に対して絶縁トランスフォーマ１０１の出力電圧Ｖ２Ｐが入力され、差動信号Ｖ３Ｐ，Ｖ３Ｎに分配され、差動増幅回路１０６へ入力される。差動増幅回路１０６では、電圧Ｖ３Ｐが基準電圧ＶＢに対してプラス側に半波整流され、電圧Ｖ３Ｎがマイナス側に半波整流されて、それらの信号が増幅されて単相で出力される。出力された信号Ｖ４は、比較回路１０７でプラス側の閾値電圧ＶＲ１とマイナス側の閾値電圧ＶＲ２と比較されて、出力信号ＶＯＵＴが出力される。
【００３１】
図５は、本実施の形態における動作波形を示している。外部からの入力信号ＶＩＮが送信回路１０２へ入力されているとき、立ち上がりエッジに同期して正のパルス信号Ｖ１Ｐが絶縁トランスフォーマ１０１へ出力される。また、立ち下がりエッジのタイミングでは負のパルス信号Ｖ１Ｎが絶縁トランスフォーマ１０１へ出力される。絶縁トランスフォーマ１０１へ出力されるパルスの極性は、絶縁トランスフォーマ１０１の一次側コイルへ印加される電流の向きにより制御される。送信回路１０２の端子ＰＯＳから端子ＮＥＧへ電流を流した場合は、絶縁トランスフォーマ１０１へ正のパルスが出力され、端子ＮＥＧから端子ＰＯＳへ電流を流した場合は、負のパルスが出力される。絶縁トランスフォーマ１０１における一次側コイルへの入力信号Ｖ１Ｐは、磁気結合作用により二次側コイルへ信号を発生させ、絶縁トランスフォーマ１０１の出力としてパルス状信号Ｖ２Ｐが出力される。絶縁トランスフォーマ１０１の出力信号Ｖ２Ｐは、グランド電位ＧＮＤ２を基準とした正／負のパルス信号である。差動増幅回路１０６は、安定動作が可能な入力電圧範囲が決められているため、バイアス設定回路１０４にて差動増幅回路１０６の入力電圧範囲を満足する基準電圧ＶＢが付加されて、バラン回路１０５から差動信号Ｖ３Ｐ，Ｖ３Ｎが出力される。差動信号Ｖ３Ｐ，Ｖ３Ｎは、差動増幅回路１０６へ入力され、増幅された信号Ｖ４が出力される。絶縁トランスフォーマ１０１の出力電圧Ｖ２Ｐは、信号変化における一次側コイルへの電流変化量や絶縁トランスフォーマ１０１の磁気結合の強さを表す結合係数等により振幅が変動する。振幅が小さい場合、比較回路１０７にてあらかじめ設定されている参照電圧ＶＲ１，ＶＲ２との比較では検出できない場合があるため、差動増幅回路１０６により差動信号Ｖ３Ｐ，Ｖ３Ｎの電圧差を増幅することで比較回路１０７への入力Ｖ４において充分な振幅が確保される。差動増幅回路１０６の出力信号Ｖ４は、比較回路１０７へ入力され、バイアス設定回路１０４によってあらかじめ設定された参照電圧ＶＲ１，ＶＲ２と比較され、比較結果が出力信号ＶＯＵＴとして出力される。
【００３２】
以上が入力信号ＶＩＮから出力信号ＶＯＵＴを生成する絶縁トランスフォーマ１０１による主信号経路の動作説明となる。
【００３３】
図６は、パワー素子の駆動環境下での本実施の形態における動作波形を示している。パワー素子は、グランド電位ＧＮＤ２を基準とした第２回路１０９の出力ＶＯＵＴより先に接続され、オン／オフによってモータの制御を行う。このパワー素子の駆動環境においては、パワー素子がターンオンするタイミングに大電流が第２回路１０９のグランドに流れることにより、グランド電位ＧＮＤ１に対するグランド電位ＧＮＤ２が大きく変動する。このグランド電位ＧＮＤ２を基準に考えた場合、グランド電位ＧＮＤ１の変動と等価である。そのため、このグランド電位ＧＮＤ１の変動は、絶縁トランスフォーマ１０１の寄生キャパシタ１２０を通して主信号経路に重畳され、電圧Ｖ２Ｐは、グランド電位ＧＮＤ１の変動と同期して変動する。
【００３４】
前述のとおり、差動増幅回路１０６は、安定動作が可能な入力電圧範囲が決められているため、電位変動の影響によって電圧Ｖ３Ｐ，Ｖ３Ｎが入力可能な電圧範囲から外れた電圧となり、差動増幅回路１０６の安定動作が損なわれる。そのため、差動増幅回路１０６によって増幅された信号Ｖ４と、参照電圧ＶＲ１，ＶＲ２を比較回路１０７で比較すると、意図したタイミングで信号Ｖ４と参照電圧ＶＲ１，ＶＲ２の大小関係が反転せず、出力信号ＶＯＵＴは、入力信号ＶＩＮと異なる波形となる。
【００３５】
そこで、本実施の形態では、第１回路１０８に配置した送信模擬回路１１１と、絶縁キャパシタ１１０と、第２回路１０９に配置したグランド電位差検出回路１１２によって、電位変動を検出し、電圧Ｖ３Ｐ，Ｖ３Ｎが差動増幅回路１０６の入力電圧範囲内に収まるよう、バイアス設定回路１０４で生成する基準電圧ＶＢを調整する補正経路を設けている。
【００３６】
図２に示した送信模擬回路１１１の構成例と、図３に示したグランド電位差検出回路１１２の構成例を用いて、電位変動の検出と制御の例を説明する。
【００３７】
前述のとおり、送信模擬回路１１１は、送信回路１０２の出力段を模擬した構成となっている。絶縁トランスフォーマ１０１内の寄生キャパシタ１２０によって、第１回路１０８から第２回路１０９への伝達のタイミングや波形等を模擬するためである。まず、第１回路１０８のグランドから伝わる電位変動は、低電位側出力ダミースイッチ１１４のソースもしくはバックゲートとドレインの間の寄生容量等を通して伝達される。その電位変動は、絶縁キャパシタ１１０を通して、電圧ＶＤ２として伝達される。電圧ＶＤ２は、絶縁キャパシタ１１０の抵抗と調整回路１１７の抵抗で分圧されるため、調整回路１１７によって電圧ＶＤ２の振幅調整が可能である。電圧ＶＤ２は、アナログデジタル変換器１１８によって、定期的に電圧値を取り込むことによって、電圧変動が検知される。検知された電圧変動の傾きに応じてバイアス設定回路１０４の基準電圧ＶＢの値や基準電圧ＶＢの出力インピーダンスを調整する制御ロジック回路１１９によって、その設定が変更する。具体的には、プラス側への電圧変動が発生している場合には、マイナス側に基準電圧ＶＢが調整される。逆に、マイナス側への電圧変動が発生している場合には、プラス側に基準電圧ＶＢが調整される。また、振幅変動が大きい場合には、出力インピーダンスを下げることで応答性が高められる。
【００３８】
以上の動作により、本実施の形態によれば、異グランド電位間に発生するノイズへの耐性を向上させることが可能となり、パワー素子を大電流駆動するモータ駆動装置において絶縁電位間の信号伝送を実現できる。
【００３９】
＊＊＊実施の形態の効果の説明＊＊＊
本実施の形態では、受信側の回路が、送信側および受信側のグランド間電位差（ＧＮＤ１−ＧＮＤ２）に応じて、送信側および受信側の間に接続された絶縁トランスフォーマ１０１から印加された電圧Ｖ２Ｐを補正する。このため、デジタルアイソレータ１００におけるノイズ耐性が向上する。
【００４０】
本実施の形態によれば、送信回路１０２と受信回路１０３の異グランド電位差を検出する機構を設けて、異グランド電位間のノイズが混入した場合に受信回路１０３の基準電圧ＶＢに補正をかけることで、ノイズ混入の影響を抑制し、絶縁電位間の信号伝送を可能としたデジタルアイソレータ１００を供給することができる。
【００４１】
本実施の形態では、第１回路１０８に配置した送信模擬回路１１１と、絶縁キャパシタ１１０と、第２回路１０９に配置したグランド電位差検出回路１１２によって、電位変動を検出し、電圧Ｖ３Ｐ，Ｖ３Ｎが差動増幅回路１０６の入力電圧範囲内に収まるよう、バイアス設定回路１０４で生成する基準電圧ＶＢを調整する補正経路を設けることにより、異グランド電位間に発生するノイズへの耐性を向上させることが可能となる。
【００４２】
本実施の形態によれば、デジタルアイソレータ半導体装置における異グランド電位間に発生するノイズに対する信号伝送耐性の向上を実現できる。
【００４３】
＊＊＊他の構成＊＊＊
本実施の形態では、デジタルアイソレータ１００が、パワー素子を大電流駆動するモータ駆動装置に適用されるが、デジタルアイソレータ１００は、他の装置に適用されても構わない。
【００４４】
実施の形態２．
本実施の形態について、主に実施の形態１との差異を、図７を用いて説明する。
【００４５】
図７を参照して、本実施の形態に係るデジタルアイソレータ１００の構成を説明する。
【００４６】
本実施の形態において、第２回路１０９の受信回路１０３は、バラン回路１０５の代わりに、終端抵抗回路１２２を有している。すなわち、電圧Ｖ２Ｐ，Ｖ２Ｎが印加される受信回路１０３の入力段は、終端抵抗回路１２２となっている。終端抵抗回路１２２は、差動信号Ｖ３Ｐ，Ｖ３Ｎを直接差動増幅回路１０６へと入力する。
【００４７】
また、本実施の形態において、受信回路１０３は、比較回路１０７の代わりに、復調回路１２３を有している。差動増幅回路１０６で増幅された信号Ｖ４Ｐ，Ｖ４Ｎは、復調回路１２３に入力され、復調回路１２３から出力信号ＶＯＵＴが出力される。
【００４８】
本実施の形態における差動伝送方式のデジタルアイソレータ１００では、実施の形態１と同様に、補正経路によって基準電圧ＶＢを調整することにより、異グランド間に発生するノイズへの耐性を向上させることが可能である。
【００４９】
実施の形態３．
本実施の形態について、主に実施の形態２との差異を、図８を用いて説明する。
【００５０】
図８を参照して、本実施の形態に係るデジタルアイソレータ１００の構成を説明する。
【００５１】
本実施の形態において、絶縁トランスフォーマ１０１は、１対のコイルではなく、２対のコイルで構成されている。本実施の形態では、この絶縁トランスフォーマ１０１の中間ノードに基準電圧ＶＢが入力される。
【００５２】
また、本実施の形態において、第２回路１０９の受信回路１０３は、終端抵抗回路１２２を有していない。すなわち、電圧Ｖ２Ｐ，Ｖ２Ｎが印加される受信回路１０３の入力段は、差動増幅回路１０６となっている。差動増幅回路１０６で増幅された信号Ｖ４Ｐ，Ｖ４Ｎは、復調回路１２３に入力され、復調回路１２３から出力信号ＶＯＵＴが出力される。
【００５３】
本実施の形態における差動伝送方式のデジタルアイソレータ１００では、実施の形態２と同様に、補正経路によって基準電圧ＶＢを調整することにより、異グランド間に発生するノイズへの耐性を向上させることが可能である。
【００５４】
以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つ以上の実施の形態を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つの実施の形態または２つ以上の実施の形態の組み合わせを部分的に実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
【符号の説明】
【００５５】
１００  デジタルアイソレータ、１０１  絶縁トランスフォーマ、１０２  送信回路、１０３  受信回路、１０４  バイアス設定回路、１０５  バラン回路、１０６  差動増幅回路、１０７  比較回路、１０８  第１回路、１０９  第２回路、１１０  絶縁キャパシタ、１１１  送信模擬回路、１１２  グランド電位差検出回路、１１３  高電位側出力ダミースイッチ、１１４  低電位側出力ダミースイッチ、１１５  高電位側制御ダミー反転素子、１１６  低電位側制御ダミー反転素子、１１７  調整回路、１１８  アナログデジタル変換器、１１９  制御ロジック回路、１２０  寄生キャパシタ、１２１  インダクタ、１２２  終端抵抗回路、１２３  復調回路。
【図１】
2018011173.tif 000003
【図２】
2018011173.tif 000004
【図３】
2018011173.tif 000005
【図４】
2018011173.tif 000006
【図５】
2018011173.tif 000007
【図６】
2018011173.tif 000008
【図７】
2018011173.tif 000009
【図８】
2018011173.tif 000010