(57)【要約】【課題】伝送装置で、物理遅延素子を使用せずに、簡易な回路構成で内部インタフェースのタイミング調整を行う。【解決手段】送信回路と受信回路の間でクロック信号と複数のデータ信号を並列に伝送する伝送装置において、前記送信回路は、各データ信号のデータ無効期間に所定のパターンを挿入するパターン挿入部と、前記所定のパターンが挿入された各データ信号を入力クロックに同期させて出力する回路と、前記データ無効期間に前記クロック信号の位相を調整するクロック制御部と、を有し、前記受信回路は、前記所定のパターンが挿入された各データ信号で受信クロックの状態を検出するクロック検出部と、前記クロック検出部の出力に基づいて前記クロック信号の位相調整の要否を判断する判定部と、を有し、前記クロック制御部は、前記判定部の判定結果に基づいて前記クロック信号の位相を調整する。【選択図】図４
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【特許請求の範囲】
【請求項１】
送信回路と受信回路の間でクロック信号と複数のデータ信号を並列に伝送する伝送装置において、
前記送信回路は、
各データ信号のデータ無効期間に所定のパターンを挿入するパターン挿入部と、
前記所定のパターンが挿入された各データ信号を入力クロックに同期させて出力する回路と、
前記データ無効期間に前記クロック信号の位相を調整するクロック制御部と、
を有し、
前記受信回路は、
前記所定のパターンが挿入された各データ信号で受信クロックの状態を検出するクロック検出部と、
前記クロック検出部の出力に基づいて前記クロック信号の位相調整の要否を判断する判定部と
を有し、
前記クロック制御部は、前記判定部の判定結果に基づいて前記クロック信号の位相を調整することを特徴とする伝送装置。
【請求項２】
前記クロック検出部は、入力される複数の前記データ信号の各々に対応して設けられる論理回路を有し、
各論理回路のデータ端子に前記受信クロックが入力され、各論理回路のクロック端子に対応する受信データ信号が入力され、
各論理回路は、前記受信データ信号の立ち上がりのタイミングで、前記受信クロックの状態を検出することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記判定部は、すべての前記論理回路の出力が真である場合に、前記クロック信号の位相調整が不要であることを示す判定結果を出力することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記クロック制御部は、前記データ無効期間に、前記判定部から前記クロック信号の位相調整が必要であることを示す判定結果を受け取ったときに、すべての前記論理回路の出力が真になるまで、前記クロック信号の位相をシフトさせることを特徴とする請求項３に記載の伝送装置。
【請求項５】
前記クロック制御部は、前記入力クロックから位相の異なる複数のクロックを生成し、
前記データ無効期間に、前記受信回路から前記クロック信号の位相調整が必要であることを示す判定結果を受け取ったときに、すべての前記論理回路の出力が真になるまで、前記複数のクロックを順次選択して出力することを特徴とする請求項３または４に記載の伝送装置。
【請求項６】
前記所定のパターンは、０と１の交番パターンであることを特徴とする請求項１〜５のいずれか１項に記載の伝送装置。
【請求項７】
前記所定のパターンは、０と１の交番パターンであり、
前記クロック制御部は、前記クロック信号の位相を調整するために入力クロックから位相の異なる複数のクロックを生成し、
前記交番パターンの繰り返しの数は、前記複数のクロックの数よりも多いことを特徴とする請求項１〜５のいずれか１項に記載の伝送装置。
【請求項８】
送信回路と受信回路の間でクロック信号と複数のデータ信号を並列に伝送する伝送装置で行われる信号処理方法であって、
前記送信回路にて、各データ信号のデータ無効期間に所定のパターンを挿入し、
前記所定のパターンが挿入された各データ信号を入力クロックに同期させて出力し、
前記受信回路にて、前記所定のパターンが挿入された各データ信号で受信クロックの状態を検出し、
検出された前記受信クロックの状態に基づいて前記クロック信号の位相調整の要否を判定して判定結果を前記送信回路にフィードバックし、
前記送信回路は、前記判定結果に基づいて前記クロック信号の位相を調整する、
ことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置に関し、特に、伝送装置内のインタフェースにおける信号処理に関する。
【背景技術】
【０００２】
伝送装置において、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）といったロジックデバイスを用いてデジタル信号処理を行う技術が広がりつつある。デジタル信号伝送では、データとクロックをセットにして別々の信号線で伝送するインタフェース方式がある。たとえば、伝送装置内のロジックデバイス間あるいはチップ間で、１つのクロック線とｎ本（ｎは整数）のデータ線を用いてデータとクロックを並列に送受信する。
【０００３】
受信側で正常にデータを取り込むために、伝送装置内部のユニット間、ボード間、チップ間等で発生する遅延を考慮して、受信側チップのクロック配線、またはデータ配線ごとに物理的な遅延素子が挿入されている。遅延素子を挿入することで、インタフェースでのデータ取り込みのタイミングが調整されている。しかし、ネットワークの大容量化にともなって、インタフェースされるクロックの周波数が高くなり、並列配置されるデータ線の数が増大している。また、ＦＰＧＡ／ＡＳＩＣの高集積化とプロセスの微細化により、チップ内で遅延素子のプロセスばらつきが大きくなり、環境条件（温度、電源電圧等）による遅延量の変動幅が増大している。これらの理由により、受信側のチップにおいて、データを受信クロックで正常に取り込むインタフェースタイミングの調整が困難になってきている。
【０００４】
データ通信装置で、入力のクロック信号とデータ信号間の位相を調整するクロック位相補正回路が知られている（例えば、特許文献１参照）。また、並列バースト伝送において、Ｎ並列バースト信号に対する受信回路規模を小さくする構成が提案されている（例えば、特許文献２参照）。これらの技術は、いずれも位相の異なる複数のクロック信号を用いて入力データを判定している。前者の技術では、受信側で複数のクロック信号の中から入力データを安定して取り込むクロック信号が選択される。後者の技術では、あらかじめ保持しているキーワードパターンとＮ並列識別信号の並列ビットパターンとの相関処理により、最適位相のクロックを選択している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２９４７２４号公報
【特許文献２】特開平１０−２４２９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
物理的な遅延素子をクロック配線またはデータ配線に挿入する構成では、採用するデバイスの特性（クロック特性、入出力特性など）とチップ内の配置、配線を考慮した物理設計が必要である。しかし、プロセスの微細化と高集積化により、チップ内配線と遅延素子のプロセスばらつきが増大し、環境要因による遅延量の変動幅が大きくなっている。さらなる高速化が予測されるインタフェースの設計に、物理的な遅延素子で対処することには限界がある。
【０００７】
異なる位相の複数のクロックを用いる方法では、クロック数が増えて物理的なクロック設計が複雑になる。また、複数のクロックで入力データを監視・判定するための回路が必要になる。パラレルに伝送される入力データの数が多くなると、データを監視・判定する回路の規模または数が入力データの数に比例して増大する。伝送路の高速化により、クロック信号の高速化（クロック周波数の増大）とデータ本数の増加が予測され、複数の位相クロックを処理するための物理設計が困難になる。
【０００８】
本発明は、物理遅延素子を使用せずに、簡易な回路構成で内部インタフェースのタイミング調整を行うことのできる伝送装置と信号処理技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
一つの態様では、送信回路と受信回路の間でクロック信号と複数のデータ信号を並列に伝送する伝送装置において、
前記送信回路は、各データ信号のデータ無効期間に所定のパターンを挿入するパターン挿入部と、前記所定のパターンが挿入された各データ信号を入力クロックに同期させて出力する回路と、前記データ無効期間に前記クロック信号の位相を調整するクロック制御部と、を有し、
前記受信回路は、前記所定のパターンが挿入された各データ信号で受信クロックの状態を検出するクロック検出部と、前記クロック検出部の出力に基づいて前記クロック信号の位相調整の要否を判断する判定部と、を有し、
前記クロック制御部は、前記判定部の判定結果に基づいて前記クロック信号の位相を調整する。
【発明の効果】
【００１０】
伝送装置において、物理遅延素子を使用せずに、簡易な回路構成で内部インタフェースのタイミング調整を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の伝送装置が適用されるネットワーク構成の例を示す図である。
【図２】図１のネットワークで用いられる伝送装置の一例を示す図である。
【図３】実施形態の伝送装置の構成例を示す図である。
【図４】伝送装置内部のインタフェース領域の回路構成例を示す図である。
【図５】データとデータの間に無効区間を持つ伝送方式を説明する図である。
【図６】データ無効期間への所定パターンの挿入を説明する図である。
【図７】受信側の受信クロック監視部の構成例を示す図である。
【図８】送信側から出力されるデータとクロックの位相関係を説明する図である。
【図９】送信データと送信クロックの位相関係が受信側まで維持された場合の受信側フリップフロップの動作を示す。
【図１０】送信データと送信クロックの位相関係が受信側まで維持されない場合の受信側フリップフロップの動作の例を示す。
【図１１】送信データと送信クロックの位相関係が受信側まで維持されない場合の受信側フリップフロップの動作の別の例を示す。
【図１２】受信クロック監視部でインタフェースタイミング調整が不要と判定される場合の例を示す。
【図１３】受信クロック監視部でインタフェースタイミング調整が必要と判定される場合の例を示す。
【図１４】送信クロック制御部の構成例を示す。
【図１５】送信クロック制御部で生成される位相の異なる複数のクロックの例を示す。
【図１６】送信クロック制御部の出力クロック選択部の動作フローを示す。
【図１７】送信クロック制御部の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
実施形態では、送信側で、共通クロックでラッチされるデータの無効期間に所定のパターンを挿入し、受信側でデータ無効期間に挿入された所定のパターンを用いて入力クロックを監視する。一般的な構成と異なり、受信された各データで共通クロックの状態を検出し、検出結果からクロック信号の位相調整の要否を判定して、判定結果を送信側へフィードバックする。
【００１３】
図１は、実施形態の伝送装置と信号処理方法が適用されるネットワークの一例を示す概略図である。ネットワーク１は複数の伝送装置１０−１〜１０−ｎを含む。伝送装置１０−１〜１０−ｎ（以下、適宜「伝送装置１０」と総称する）は、広域ネットワークの伝送路３で接続されている。一部の伝送装置１０でサブネットワーク４が形成され、サブネットワーク４間、あるいはサブネットワーク４とユーザネットワークの間が光ファイバ等を用いた伝送路３で接続されている。
【００１４】
図２は、図１で用いられる伝送装置１０の一例を示す。伝送路３で接続される伝送装置Ａ（１０−１）と伝送装置Ｂ（１０−ｍ）は、同一または類似の構成を有し、伝送装置１０間の通信と、ユーザネットワークに含まれるクライアント装置または端末２０との間の通信を行う。
【００１５】
伝送装置１０−１に着目すると、伝送装置１０−１は、ネットワークインタフェース部１１と、スイッチ部１３と、クライアントインタフェース部１９を有する。ネットワークインタフェース部１１の少なくとも一部は、ＦＰＧＡ、ＡＳＩＣ等のロジックデバイスで実現され、ネットワーク１との間で送受信される信号のインタフェース処理を行う。クライアントインタフェース部１９は端末２０−１〜２０−ｋとの間で送受信される信号のインタフェース処理を行う。スイッチ部１３は、ネットワーク１から受信された信号またはネットワークへ送信される信号を適切なポートへ接続する。ネットワークインタフェース部１１とスイッチ部１３は、装置内の伝送路１２で接続されている。スイッチ部１３とクライアントインタフェース部１９は、伝送路１４で接続されている。
【００１６】
ネットワークインタフェース部１１とスイッチ部１３を接続するインタフェース領域Ｉでは、送信側チップと受信側チップの間で高速のインタフェース処理が行われる。伝送路１２では複数（ｎ本）のデータ線とクロック線を用いて、データとクロックが送受信される。クロック線とｎ本のデータ線は並列パスを形成している。
【００１７】
図３は、実施形態の伝送装置１０のより具体的な構成例を示す。ネットワークインタフェース部１１は、ＦＰＧＡ、ＡＳＩＣ等のロジックデバイスで実現され、伝送路３を介してネットワークとの間で送受信される信号のインタフェース処理を行う。ネットワークインタフェース部１１の受信系は、同期判定部１１１、デスクランブル部１１２、フレーム処理部１１３、パターン挿入部１０１、及び送信クロック制御部１０２を含む。ネットワークインタフェース部１１の送信系は、受信クロック監視部２０１、フレーム生成部１１４、及びスクランブル部１１５を含む。
【００１８】
スイッチ部１３の受信系は受信クロック監視部２０１を有し、送信系は、パターン挿入部１０１と送信クロック制御部１０２を有する。
【００１９】
ネットワークインタフェース部１１とスイッチ部１３の間のインタフェース領域Ｉにおいて、ネットワークから受信した信号を次段のチップに送り出すときは、ネットワークインタフェース部１１が送信側チップ、スイッチ部１３が受信側チップとなる。端末２０から受信したデータをネットワークに送信するときは、スイッチ部１３が送信側チップ、ネットワークインタフェース部１１が受信側チップとなる。ネットワークインタフェース部１１とスイッチ部１３のそれぞれが、パターン挿入部１０１と送信クロック制御部１０２を含む送信回路と、受信クロック監視部２０１を含む受信回路を有する。
【００２０】
実施形態の特徴として、送信側チップのパターン挿入部１０１で、データの無効期間に所定のパターンを挿入する。所定のパターンは、たとえば「０」と「１」を交互に繰り返す０／１交番パターンである。受信側チップの受信クロック監視部２０１は、無効期間に挿入されたパターンを用いて、複数のデータの各々で受信クロックをラッチし、ラッチ結果を送信側チップの送信クロック制御部１０２にフィードバックする。送信クロック制御部１０２は、フィードバック結果に基づいて、クロック送信のタイミングを調整する。これらの処理の詳細は後述する。
【００２１】
図４は、伝送装置１０内部のインタフェース領域Ｉの回路構成の例を示す。伝送装置１０は、装置内で信号送受信のインタフェースを行う送信回路１００と受信回路２００を有する。上述のように、伝送装置１０がネットワークからデータを受信したときは、一例としてネットワークインタフェース部１１の一部が送信回路１００となり、スイッチ部１３の一部が受信回路２００となる。伝送装置１０がネットワークへデータを送信するときは、一例としてスイッチ部１３の一部が送信回路１００となり、ネットワークインタフェース部１１の一部が受信回路２００となる。
【００２２】
送信回路１００において、パターン挿入部１０１は、外部から供給されるデータ無効期間情報に基づいて、Ｎ本の並列データのそれぞれの無効期間に、所定のパターン（たとえば、０／１交番パターン）を挿入する。データ無効期間情報は、たとえばＦＰＧＡ／ＡＳＩＣのフレーム処理部１１３から供給される。所定のパターンが挿入されたＮ本のデータは、Ｎ個のフリップフロップ（ＦＦ）を有する論理回路１０５に入力される。論理回路１０５の各フリップフロップは、共通のクロック信号で各データの位相を調整（リタイミング）する。リタイミングされたデータはＮ本のパラレル信号線１２２で受信回路２００へ送信される。
【００２３】
データ無効期間情報は、パターン挿入部１０１と、送信クロック制御部１０２に入力される。共通のクロック信号は、論理回路１０５と、送信クロック制御部１０２に入力される。送信クロック制御部１０２は、受信回路２００からクロック監視結果を受け取る。
【００２４】
送信クロック制御部１０２は、データ無効期間を利用して、インタフェースのタイミングを調整する。インタフェースタイミングを調整するために、送信クロック制御部１０２は入力されたクロックに基づいて異なる位相のクロック信号を生成し、受信回路２００からのフィードバック信号に基づいて、複数のクロック信号から最適なクロック信号を選択する。選択されたクロック信号は、クロック信号線１２１で、所定のパターンが挿入されたデータ信号とパラレルに受信回路２００へ送信される。
【００２５】
送信クロック制御部１０２の内部で位相の異なる複数のクロック信号が生成されたとしても、受信回路２００へ伝送されるクロック信号は一つであり、クロック信号線を増やす必要はない。送信クロック制御部１０２の詳細な構成と動作は、図１４〜図１７を参照して後述する。
【００２６】
受信回路２００において、Ｎ本のパラレル信号線１２２で伝送されたデータは、ユーザロジック回路２０５と受信クロック監視部２０１に入力される。クロック信号線１２１で伝送されたクロック信号も、ユーザロジック回路２０５と受信クロック監視部２０１に入力される。ユーザロジック回路２０５は、各データを共通のクロック信号でラッチする。
【００２７】
他方、受信クロック監視部２０１は、Ｎ個のデータでひとつのクロック信号の立上りを検出して、データとクロックの位相関係が適切に保たれているかを監視する。受信クロック監視部２０１による監視結果は、送信回路１００の送信クロック制御部１０２にフィードバックされる。受信クロック監視部２０１の詳細な構成と動作は、図７を参照して後述する。
【００２８】
図５は、データ間に無効期間を有する伝送方式を示す。パケットデータ３１Ａ、３１Ｂ、３１Ｃ…の伝送では、バッファの飽和を防止する等の目的で、データとデータの間にデータが存在しない無効期間が挿入される。実施形態では、このデータ無効期間に０／１交番パターン等の所定のパターンを挿入し、データ無効期間に挿入されたパターンを用いてインタフェースタイミングを調整する。
【００２９】
図６は、パターン挿入部１０１による０／１交番パターンの挿入の例を示す。パターン挿入部１０１は、パケットデータが入力されると、データ無効期間情報に基づいて無効期間を特定し、無効期間に所定のパターンを挿入する。この例では、「０」と「１」が繰り返される０／１交番パターンが挿入される。所定のパターンは、必ずしもデータ無効期間の全体にわたって挿入されなくてもよく、データ無効期間の一部が利用されてもよい。ただし、データ無効期間に挿入されるパターンの数は、送信クロック制御部１０２で生成される位相の異なるクロックの数より多いことが望ましい。たとえば、所定のパターンが０／１の交番パターンだとすると、送信クロック制御部１０２で位相の異なるｊ個のクロックが生成されるときは、ｊ＋１個以上の「０１」の組が挿入されることが望ましい。後述するように、送信クロック制御部１０２で最適な位相を選択するために位相を順次シフトさせたときに、ｊ＋１個目の組でもとの位相に戻ることができるからである。
【００３０】
図７は、受信回路２００の受信クロック監視部２０１の構成例を示す。受信クロック監視部２０１は、クロック立ち上がり検出部２０２と、オール１判定部２０３を有する。クロック立ち上がり検出部２０２は、受信データの本数と同じ数のＦＦ２０４−１〜２０４−Ｎを有する。各ＦＦ２０４のＤ端子に共通のクロックが入力され、ＣＫ端子にＮ本のデータの対応するデータが入力される。各ＦＦ２０４では、ＣＫ端子に入力されるデータの立ち上がりのタイミングで、Ｄ端子に入力されたクロックの状態が保持され、Ｑ端子から出力される。
【００３１】
オール１判定部２０３は、すべてのＦＦ２０４の出力が「１」であるか否かを判断し、判断結果をクロック監視結果として、信号線１２３で送信回路１００にフィードバックする。ＦＦ２０４の出力が「１」であるということは、クロックとデータの位相関係が適切に保たれていることを意味する。すべてのＦＦ２０４の出力が「１」である場合、クロック監視結果は「肯定」となる。いずれかひとつでもＦＦ２０４の出力が「１」でない場合は、クロック監視結果は「否定」となり、送信回路１００でクロックの位相調整が行われる。オール１判定部２０３は、各ＦＦ２０４からの出力結果を判定する判定回路の一例である。この判定回路がＡＮＤ回路で構成される場合は、すべてのＦＦ２０４の出力値が「１」の場合に、肯定的な監視結果として"Ｈｉｇｈ"または「１」が出力される。
【００３２】
図８は、送信回路１００から出力されるデータとクロックの位相関係を説明する図である。送信回路１００から出力されるデータは、論理回路１０５の各ＦＦで、送信クロックを用いてリタイミングされている。したがって、クロック入力からデータ出力までのＦＦの出力遅延時間（ｔＣＯ；clock to output）の分だけ遅れたタイミングで、データが出力される。受信クロック管理部２０１は、送信側から出力される送信クロックと送信データの位相関係、すなわちｔＣＯ分の遅延時間がそのまま維持されているかどうかを、データ無効期間に挿入された０／１交番パターンを用いて判断する。
【００３３】
図９は、送信データと送信クロックの位相関係が受信側まで維持された場合の受信側ＦＦ２０４の動作を示す。ＦＦ２０４−１〜２０４−Ｎの動作は同じであり、ＦＦ２０４−１（すなわちＦＦ（１））の動作を例にとって説明する。図９の最上段は、クロック立ち上がり検出部２０２のＦＦ（１）のＤ端子に入力される受信クロックの波形である。図９の上から２段目は、ＦＦ（１）のＣＫ端子に入力される受信データすなわち０／１交番パターンの波形、上から３段目は０／１データのデータ値、最下段は、ＦＦ（１）の出力波形である。
【００３４】
受信データ（０／１交番パターン）の「０」から「１」への変化点、すなわち受信データの立ち上がりエッジで、その時点の受信クロックの状態（"Ｈｉｇｈ"または"Ｌｏｗ"）を監視する。図９の例では、タイミングｔ１の受信データの立ち上がりエッジで、受信クロックの状態は"Ｈｉｇｈ"である。したがってＦＦ（１）の出力は「１」になる。次のデータ取り込みタイミングｔ２（受信データの立ち上がりエッジ）でも、受信クロックの状態は"Ｈｉｇｈｔ"であり、ＦＦ（１）から「１」が出力される。データタイミングｔ３のラッチ結果も「１」である。この動作はＦＦ２０４−１〜２０４−Ｎの各々で行われる。受信データの「０」から「１」への変化点を監視位置とするため、図７に示したように、受信データがＦＦ２０４のＣＫ端子に入力され、監視対象の受信クロックがＦＦ２０４のＤ端子に入力される。
【００３５】
図１０は、送信データと送信クロックの位相関係が受信側チップまで維持されない場合の受信側ＦＦ２０４の動作例１を示す。動作例１は、データに対してクロックの位相が遅れた場合の例である。受信クロック監視部２０１のＦＦ（１）は、図９と同様に、受信データの立ち上がりエッジで受信クロックの状態をラッチする。受信データ（すなわちデータ無効期間に挿入された０／１交番パターン）の取り込みタイミングｔ１では、受信クロックの状態は"Ｌｏｗ"である。ＦＦ（１）のＣＫ端子への入力の立ち上がりのタイミングでＤ端子の"Ｈｉｇｈ"状態を取り込むことができないので、ＦＦ（１）の出力は「０」になる。ＣＫ端子へのデータ取り込みのタイミングｔ２、ｔ３でもＦＦ（１）の出力は「０」である。あるタイミングでいずれかひとつのＦＦ２０４で「０」が出力された場合は、オール１判定部２０３の判定結果は「否定」となる。
【００３６】
図１１は、送信データと送信クロックの位相関係が受信側チップまで維持されない場合の受信側ＦＦ２０４の動作例２を示す。動作例２は、データに対してクロックの位相が進んだ場合の例である。受信クロック監視部２０１のＦＦ（１）は、図９と同様に、受信データの立ち上がりエッジで受信クロックの状態をラッチする。受信データ（すなわちデータ無効期間に挿入された０／１交番パターン）の取り込みタイミングｔ１では、受信クロックの状態は"Ｌｏｗ"である。ＦＦ（１）のＣＫ端子への入力の立ち上がりのタイミングでＤ端子の"Ｈｉｇｈ"状態を取り込むことができないので、ＦＦ（１）の出力は「０」になる。ＣＫ端子へのデータ取り込みのタイミングｔ２、ｔ３でもＦＦ（１）の出力は「０」である。あるタイミングでいずれかひとつのＦＦ２０４で「０」が出力された場合は、オール１判定部２０３の判定結果は「否定」となり、たとえば"Ｌｏｗ"あるいは「０」が出力される。
【００３７】
オール１判定部２０３は、各ＦＦ２０４で受信データごとに行われた判定結果に基づいて、送信側でのデータとクロックのインタフェースタイミング調整の要否をクロック監視結果として出力する。
【００３８】
図１２は、オール１判定部２０３でインタフェースタイミング調整が不要と判定される場合の例を示す。図１２の上段ＡはＦＦ（１）〜ＦＦ（Ｎ）のＤ端子とＣＫ端子への入力波形を示す。中段Ｂは、ＦＦ（１）〜ＦＦ（Ｎ）のＱ端子からの出力波形を示す。最下段は、オール１判定部２０３でのクロック監視結果の出力波形を示す。
【００３９】
ＦＦ（１）〜ＦＦ（Ｎ）のすべての立ち上がりエッジで、Ｄ端子に入力された受信クロックの状態が"Ｈｉｇｈ"となっており、ＦＦ（１）〜ＦＦ（Ｎ）のＱ端子の出力値はすべて「１」となる。この場合、オール１判定部２０３の出力は"Ｈｉｇｈ"となる。
【００４０】
図１３は、オール１判定部２０３でインタフェースタイミング調整が必要と判定される場合の例を示す。図１３の上段ＡはＦＦ（１）〜ＦＦ（Ｎ）のＤ端子とＣＫ端子への入力波形を示す。中段Ｂは、ＦＦ（１）〜ＦＦ（Ｎ）のＱ端子からの出力波形を示す。最下段は、オール１判定部２０３でのクロック監視結果の出力波形を示す。
【００４１】
図１３の例では、ＦＦ（１）、及びＦＦ（３）〜ＦＦ（Ｎ）の立ち上がりエッジで、Ｄ端子に入力された受信クロックの状態は"Ｈｉｇｈ"であり、これらのＦＦからの出力は「１」となる。一方、ＦＦ（２）の立ち上がりエッジで、受信クロックの状態は"Ｌｏｗ"である。ＦＦ（２）では、ＣＫ端子に入力されたデータの立ち上がり（「０」から「１」への変化点）でクロックのＨｉｇｈ状態を取り込むことができず、ＦＦ（２）の出力値は"Ｌｏｗ"または「０」となる。クロック立ち上がり検出部２０２の出力中に、ＦＦ（２）から出力される値「０」が含まれるため、オール１判定部２０３の出力は"Ｌｏｗ"となる。
【００４２】
図１２と図１３のオール１判定部２０３の出力は、クロック監視結果として送信側チップの送信回路１００にフィードバックされ、送信クロック制御部１０２に入力される。
【００４３】
図１４は、送信クロック制御部１０２の構成例を示す。送信クロック制御部１０２は、ＰＬＬ（Phase Locked Loop）等の位相変換回路１０３と、出力クロック選択部１０４を有する。位相変換回路１０３は、送信側チップで送信回路１００に入力されるクロックから位相の異なる（位相１〜位相Ｎ）複数のクロックを生成する。出力クロック選択部１０４は、データ無効期間情報と、受信側チップからフィードバックされたクロック監視結果をもとに、送信クロックの位相調整を行う。具体的には、データ無効期間であって、かつフィードバックされたクロック監視結果が位相調整が必要である旨を示す場合に、位相調整が行われる。
【００４４】
図１５は、位相変換回路１０３で生成される位相の異なる複数のクロックの例を示す。たとえば、入力クロックと同じ位相（位相差が０度）の位相１から、所定のステップサイズで位相Ｎまで生成する。Ｎ番目の位相が、入力クロックから最大シフト量を有するように位相差が設定される。位相１、位相２、…と順次入力クロックからの位相シフト量が増えて位相Ｎで最大シフト量となり、Ｎ＋１番目でもとの入力クロックと同じ位相に戻る。
【００４５】
図１６は、出力クロック選択部１０４の動作フローを示す。まず、現時点がデータ無効期間かどうか判断される（Ｓ１１）。データ無効期間でない場合は、インタフェースタイミング調整の期間外なので、現在送信しているクロック（すなわち、前回のインタフェースタイミング調整期間に選択されたクロック）をそのまま送信して（Ｓ１７）、ステップＳ１１に戻る。
【００４６】
データ無効期間である場合は（Ｓ１１でＹｅｓ）、インタフェースタイミング調整の期間に該当し、受信回路２００からフィードバックされたクロック監視結果が、位相調整の必要を示すか否か（たとえば信号値が"Ｌｏｗ"であるか否か）を判断する（Ｓ１２）。クロック監視結果が位相調整不要を示す場合（たとえば、信号値が"Ｈｉｇｈ"）、受信側チップでパラレル伝送されたすべてのデータとクロックとの位相関係が維持されていることを意味する。この場合は、現在送信しているクロックをそのまま送信し（Ｓ１７）、ステップＳ１１に戻る。
【００４７】
クロック監視結果が位相調整の必要を示す場合、たとえば信号値が"Ｌｏｗ"である場合は（Ｓ１２でＹｅｓ）、現在送信しているクロックが、位相変換部１０３で生成された位相クロックのうち、最大シフト量のクロックか否かを判断する（Ｓ１３）。現在のクロックが最大シフト量のクロックでない場合は（Ｓ１３でＮｏ）、位相変換回路１０３で生成された位相クロックから、現在のクロックの位相を１段シフトさせた位相クロックを選択して送信する（Ｓ１６）。たとえば、現在送信されているクロックが図１５の位相３のクロックである場合は、位相差を１段階増やして位相４のクロックを選択する。その後、ステップＳ１１へ戻る。
【００４８】
現在のクロックが最大シフト量のクロックである場合は（Ｓ１３でＹｅｓ）、入力クロックと同位相（シフト量ゼロ）の位相１のクロックを選択して送信する（Ｓ１５）。これは、Ｎ番目の最大シフト量の位相クロックから一巡して、もとの位相に戻す処理であり、最大シフト量の位相クロックを同じ方向に１段階シフトさせる処理と等化である。その後ステップＳ１１に戻る。ステップＳ１１〜Ｓ１７の処理は、伝送装置１０が動作している間、繰り返し行われる。受信側チップからフィードバックされてくるクロック監視結果に基づいて、送信クロックの位相調整が不要になるまでＳ１１〜Ｓ１７を繰り返すことで、送信クロックの位相調整を動的に行うことができる。また、このような位相調整はデータ無効期間に行われるので、クライアント装置への伝送サービスには影響しない。有効データの伝送期間では、直前のデータ無効期間で位相調整されたクロックを用いて、データとクロックの位相関係が正常に維持された状態でデータ伝送が行われる。
【００４９】
図１７は、送信クロック制御部１０２の動作例を示すタイミングチャートである。図１７の例では、図１３の例と同様に、受信側チップでＦＦ（２）のＣＫ端子に入力される受信データ（２）で適性な位相関係が失われている。受信データ（２）のデータ立ち上がり取り込みタイミング（立上りタイミング）ｔ１において、図１７の下から４段目のＦＦ（１）〜ＦＦ（Ｎ）のＤ端子に入力される受信クロックＡのＨｉｇｈ状態をラッチすることができない。したがって、ＦＦ（２）の出力Ｑ（２）が"Ｌｏｗ"または「０」になる。
【００５０】
送信クロック制御部１０２は、クロック監視結果として"Ｌｏｗ"信号を受信する。送信クロック制御部１０２は、１回目のクロック監視結果を受けて、１回目の位相シフトを行う。位相シフトの結果、送信クロックの位相が所定量だけシフトされ、受信側のＦＦ（１）〜（Ｎ）のＤ端子に入力される受信クロックＢの波形は、下から３段目に示すように所定時間遅れた位相の波形となる。
【００５１】
ＦＦ（２）の次のデータ取り込みタイミングｔ２でも、受信クロックＢのＨｉｇｈ状態をラッチすることができない。１回目のクロック監視結果で送信クロックの位相をシフトさせたことにより、ＦＦ（２）だけではなく、ＦＦ（１）とＦＦ（３）〜ＦＦ（Ｎ）でも入力データの立ち上がりエッジでＤ端子に入力された受信クロックＢのＨｉｇｈ状態をラッチすることができない。そのため、ＦＦ（１）〜ＦＦ（Ｎ）の出力Ｑ（１）〜Ｑ（Ｎ）が「０」となり、２回目のクロック監視結果も"Ｌｏｗ"となる。
【００５２】
送信クロック制御部１０２は、２回目のクロック監視結果を受けて、送信クロックの２回目の位相シフトを行う。受信側のＦＦ（１）〜（Ｎ）のＤ端子に入力される受信クロックＣの波形は、下から２段目に示すように、さらに遅れた位相の波形となる。
【００５３】
次のＦＦ（２）の入力データの立ち上がりのタイミングｔ３で、受信クロックＣのＨｉｇｈ状態をラッチすることができるが、他のＦＦ（１）及びＦＦ（３）〜ＦＦ（Ｎ）では受信クロックＣのＨｉｇｈ状態をラッチすることができない。そのため、３回目のクロック監視結果も"Ｌｏｗ"となる。
【００５４】
送信クロック制御部１０２は、３回目のクロック監視結果を受けて、送信クロックの３回目の位相シフトを行う。受信側のＦＦ（１）〜（Ｎ）のＤ端子に入力される受信クロックＤの波形は、最下段に示す波形となる。
【００５５】
次のＦＦ（２）の入力データの立ち上がりのタイミングｔ４で、受信クロックＤのＨｉｇｈ状態をラッチすることができる。また、他のＦＦ（１）及びＦＦ（３）〜ＦＦ（Ｎ）でも、入力データの立ち上がりでも受信クロックＤのＨｉｇｈ状態をラッチすることができない。その結果、４回目のクロック監視結果は"Ｈｉｇｈ"となる。すなわち、Ｎ個のすべての受信データで、クロックとの位相関係が正しく維持されている。
【００５６】
送信クロック制御部１０２は、クロック監視結果"Ｈｉｇｈ"を受けて、３回目の位相シフトで生成された送信クロックを維持する。受信側では、受信クロックＤが固定され、次の有効データ区間で、有効データとクロックとの位相関係が受信側チップまで正しく維持される。
【００５７】
このように、受信側の入力データ信号でクロック信号を取り込むことで、単純な回路で物理遅延素子を使用することなく、高速インタフェースのタイミング調整が実現できる。従来方式と比べて回路規模を縮小することができる。伝送速度が高速になるほどＦＰＧＡ／ＡＳＩＣでの並列信号処理数が増加するため、実施形態の効果が大きくなる。クロックの位相調整は、データ無効期間を利用して行われるので、クライアント装置のためのデータ伝送サービスに影響しない。
【００５８】
上述した構成と動作は一例にすぎず、多様な変形も本発明の範囲内に含まれる。たとえば、受信クロック監視部２０１で、位相調整が不要な場合のオール１判定部２０３の出力レベルを逆にしてもよい。オール１判定部２０３をＮＡＮＤ回路で構成して、すべてのＦＦ２０４の出力が１の場合に"Ｌｏｗ"または「０」を出力する構成としてもよい。
【００５９】
また、図４の構成で、データ無効期間情報を受信回路２００に供給して、受信クロック監視部２０１への受信データと受信クロックの入力及びクロック監視を、データ無効期間のみ行う構成としてもよい。
【００６０】
また、図１６の出力クロック選択部の動作で、位相調整シフト量を１段ごとにシフトする替わりに、一度に複数段シフトさせてもよい。位相調整は、位相を遅らせる方向へのシフトに限定されず、位相を進める方向へシフトさせて調整してもよい。
【００６１】
また、図１６でクロック監視結果が位相調整が必要である旨を示す場合に、ステップＳ１３で現在送信しているクロックが最大シフトのクロックか否かの判断を行わずに、ステップＳ１６に飛んで位相をシフトしてもよい。この場合は、受信回路２００からのクロック監視結果が位相調整不要の旨を示すまで、ステップＳ１１からの処理が繰り返される。この方法でも、有効データに影響を与えず、簡単な構成と手法でインタフェースタイミングを調整することができる。
【符号の説明】
【００６２】
１  ネットワーク
１０、１０−１〜１０−ｎ  伝送装置
２０  端末（クライアント装置）
１００  送信回路
１０１  パターン挿入部
１０２  送信クロック制御部（クロック制御部）
１０３  位相変換回路（ＰＬＬ）
１０４  出力クロック選択部
１０５  論理回路（ＦＦ）
２００  受信回路
２０１  受信クロック監視部
２０２  クロック立ち上がり検出部（クロック検出部）
２０３  オール１判定部（判定部）
２０４  論理回路（ＦＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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