(57)【要約】【課題】アナログ素子を多く使わずに量子化誤差を低減した時間デジタル変換器を提供する。【解決手段】ＴＤＣ２は、クロック回路１０、遅延回路２０、カウンタ回路６、平均算出回路７、抵抗素子３を備えている。クロック回路１０は、第１ＣＭＯＳインバータ４の出力変化に応じたクロック信号を出力する。遅延回路２０は、入力トリガタイミングをインバータチェーン２２の段数に応じて遅延させた遅延トリガタイミングを有する遅延トリガ信号を出力する。カウンタ回路６は、入力トリガタイミングから遅延トリガタイミングまでの間のクロック数をカウントする。平均算出回路７は、複数の入力トリガタイミングの夫々に対応したクロック数の移動平均を算出する。抵抗素子３は、一端が電源Ｖｄｄに接続されており、他端が第１ＣＭＯＳインバータ４と第２ＣＭＯＳインバータ５の電圧供給端１２ａ、２２ａに接続されている。【選択図】図１
2018148364.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１ＣＭＯＳインバータがリング状に接続されているリングオシレータを備えており、前記第１ＣＭＯＳインバータの出力変化に応じたクロック信号を出力するクロック回路と、
動作速度が供給電圧に依存する複数の第２ＣＭＯＳインバータが直列に接続されているインバータチェーンを備えており、入力トリガ信号の入力トリガタイミングを前記インバータチェーンの段数に応じて遅延させた遅延トリガタイミングを有する遅延トリガ信号を出力する遅延回路と、
前記入力トリガタイミングから前記遅延トリガタイミングまでの間の前記クロック信号のクロック数をカウントするカウンタ回路と、
前記入力トリガ信号に含まれている複数の前記入力トリガタイミングの夫々に対応した前記クロック数の移動平均を算出する平均算出回路と、
一端が電源に接続されており、他端が前記第１ＣＭＯＳインバータと前記第２ＣＭＯＳインバータの電圧供給端に接続されている抵抗素子と、
を備える時間デジタル変換器。
【請求項２】
前記第１ＣＭＯＳインバータの出力が変化するときに流れる貫通電流に前記抵抗素子の抵抗値を乗じた電圧変動値に対する前記遅延トリガタイミングの時間変化分が、前記クロック信号の半周期以上となるように前記抵抗値が設定されている、請求項１に記載の時間デジタル変換器。
【請求項３】
前記抵抗素子の抵抗値は５０オーム以上である、請求項１または２に記載の時間デジタル変換器。
【請求項４】
複数の第３ＣＭＯＳインバータがリング状に接続されている別のリングオシレータを備えているサブクロック回路を備えており、
前記第３ＣＭＯＳインバータの電圧供給端が前記抵抗素子の前記他端に接続されており、
複数の前記第１ＣＭＯＳインバータは、動作速度が供給電圧に依存する、
請求項１から３のいずれか１項に記載の時間デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、時間デジタル変換器（Time-to-Digital Converter）に関する。特に、時間デジタル変換器の分解能を高める技術に関する。
【背景技術】
【０００２】
所定の時間間隔をデジタル信号で出力することのできる時間デジタル変換器が知られている。時間デジタル変換器は、時間間隔を直接にデジタル信号に直すことができるため、２つの利点を有する。一つは、時間間隔を高い分解能で計測することができることである。もう一つは、ほとんどがデジタル素子で構成できるため、小型化に適していることである。
【０００３】
時間デジタル変換器の技術は、例えば温度センサに利用される（例えば特許文献１）。特許文献１の温度センサは、遅延回路とクロック回路とカウンタ回路を備えている。遅延回路は、複数のインバータが直列に接続されたインバータチェーンを有しており、入力トリガ信号の入力トリガタイミングをインバータチェーンの段数に応じて遅延させた遅延トリガタイミングを有する遅延トリガ信号を出力する。カウンタ回路は、入力トリガタイミングから遅延トリガタイミングの間にクロック回路が出力するクロック信号のクロック数をカウントする。入力トリガタイミングから遅延トリガタイミングまでの時間が、クロック数としてデジタル値で得られる。遅延回路のインバータの動作速度は温度依存性を有しており、特許文献１の温度センサは、その温度依存性を利用する。入力トリガタイミングから遅延トリガタイミングまでの時間が、遅延回路の環境温度によって変化する。従って、カウンタ回路が出力するクロック数が遅延回路の周囲温度と相関を有する。その相関関係を予め求めておくことで、クロック数から遅延回路の周囲温度が得られる。
【０００４】
時間デジタル変換器の特徴の一つは、高い分解能であるが、その精度にも限界がある。時間デジタル変換器では、入力トリガタイミングから遅延トリガタイミングまでの時間間隔をクロック数でデジタル化する際に量子化誤差が生じる。具体的には、量子化誤差は、クロック回路と遅延回路が備えているインバータの動作速度に依存する。
【０００５】
一方、量子化誤差を低減する手法として、デジタル処理回路に故意にノイズを加えて得られたデータにローパスフィルタをかけるディザリングと呼ばれる技術が知られている。ディザリング技術を時間デジタル変換器に適用することが提案されている（特許文献２）。その技術では、遅延時間をランダムに変化させて得られた複数の計測結果の平均をとってより正確な計測結果を得る。
【０００６】
特許文献２には、遅延時間をランダムに変化させる具体的な手段が開示されていない。一方、特許文献３に、その手法の一例が開示されている。特許文献３は、インバータの動作速度（即ち遅延時間）が供給電圧に依存することを利用する。即ち、特許文献３の技術では、ノイズを含む電圧を生成し、その電圧をインバータに印加する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１８５９８５号公報
【特許文献２】特表２０１１−５２６７５２号公報
【特許文献３】特開２０１４−２１７０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献３の技術では、変動を含むデジタル信号を生成した後、そのデジタル信号をアナログ変換し、さらにローパスフィルタと増幅器を通してノイズを含む供給電圧を生成する。先に述べたように、時間デジタル変換器の一つの利点はほとんどがデジタル素子で構成できるため小型化に適している点である。しかし、特許文献３の技術ではいくつかのアナログ素子を用いるため、小型化という時間デジタル変換器の利点を阻害してしまう。本明細書は、簡単な構成を追加するだけでディザリングを導入することができ、アナログ素子を多く使わずに分解能を高めた時間デジタル変換器を提供する。
【課題を解決するための手段】
【０００９】
本明細書が開示する時間デジタル変換器は、クロック回路と、遅延回路と、カウンタ回路と、平均算出回路と、抵抗素子を備えている。クロック回路は、複数の第１ＣＭＯＳインバータがリング状に接続されているリングオシレータを備えており、第１ＣＭＯＳインバータの出力変化に応じたクロック信号を出力する。遅延回路は、複数の第２ＣＭＯＳインバータが直列に接続されているインバータチェーンを備えており、入力トリガ信号の入力トリガタイミングをインバータチェーンの段数に応じて遅延させた遅延トリガタイミングを有する遅延トリガ信号を出力する。複数の第２ＣＭＯＳインバータは、その動作速度が供給電圧に依存する。カウンタ回路は、入力トリガタイミングから遅延トリガタイミングまでの間のクロック信号のクロック数をカウントする。平均算出回路は、入力トリガ信号に含まれている複数の入力トリガタイミングの夫々に対応したクロック数の移動平均を算出する。抵抗素子は、一端が電源に接続されており、他端が第１ＣＭＯＳインバータと第２ＣＭＯＳインバータの電圧供給端に接続されている。なお、ＣＭＯＳインバータは、Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｔｏｒ  インバータの略であり、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを直列に接続した回路である。
【００１０】
本明細書が開示する時間デジタル変換器は、クロック回路にＣＭＯＳインバータを用いる。ＣＭＯＳインバータは、出力が保持されている間は電流が流れないが、出力が変化するときに貫通電流が流れる。貫通電流が流れるとＣＭＯＳインバータの電圧供給端の電圧が下がる。貫通電流の大きさをＩＰｒで表し、抵抗素子の抵抗値をＲで表すと、貫通電流Ｉｐｒによって抵抗素子の電流下流側の電圧変動値は、Ｉｐｒ×Ｒ［ボルト］となる。抵抗素子の電流下流側の電圧は遅延回路の第２ＣＭＯＳインバータに供給される電圧に等しい。即ち、クロック回路におけるＣＭＯＳインバータの出力変化時の貫通電流Ｉｐｒに起因して遅延回路のＣＭＯＳインバータの供給電圧がＩｐｒ×Ｒ［ボルト］変化する。別言すれば、供給電圧にＩｐｒ×Ｒ［ボルト］のノイズが加わる。遅延回路の第２ＣＭＯＳインバータは供給電圧に動作速度が依存するので、供給電圧の変化（ノイズ）によって、遅延回路の動作速度が変化し、遅延回路が出力する遅延トリガ信号の遅延トリガタイミングが変化する。遅延トリガタイミングが変化するので、カウンタ回路がカウントするクロック数が変化する。入力トリガ信号に含まれている複数の入力トリガタイミングの夫々に対応したクロック数の移動平均を算出することで、一クロックに相当する分解能よりも高い精度で遅延時間（入力トリガタイミングから遅延トリガタイミングまでの時間）が計測できる。この時間デジタル変換器は、クロック回路と抵抗素子によって遅延回路への供給電圧にノイズを重畳させディザリングによる高精度化を実現している。
【００１１】
上記の通り、本明細書が開示する時間デジタル変換器は、第１、第２ＣＭＯＳと電源との間に抵抗素子を加えるだけの簡単な構成で実現することができる。別言すれば、本明細書が開示する技術は、アナログ素子を多く使わずに分解能を高めた時間デジタル変換器を提供する。以下、上記した抵抗素子を他の抵抗素子と区別するため、便宜上、ノイズ誘発抵抗素子と表記する。
【００１２】
上記の説明から明らかなとおり、ノイズ誘発抵抗素子の抵抗値Ｒは、第１ＣＭＯＳインバータの出力が変化するとき（出力が反転するとき）に流れる貫通電流Ｉｐｒに抵抗値Ｒを乗じた電圧変動値に対する遅延トリガタイミングの時間変化分が、クロック信号の半周期以上となるように設定されている。ノイズ誘発抵抗素子の抵抗値Ｒをそのように設定することで、上記した電圧変動値（Ｉｐｒ×Ｒ）によって、カウントされるクロック数が必ず変化する。その結果、ディザリングによって量子化誤差を低減し、より高い分解能を確実に得ることができる。
【００１３】
ノイズ誘発抵抗素子の抵抗値Ｒは、具体的には５０オーム以上に設定される。例えば第１ＣＭＯＳインバータの出力変化時に流れる電流Ｉｐｒが０．２［ｍＡ］だった場合、電圧変化は５０×０．２＝１０［ｍＶ］となる。ＣＭＯＳインバータの駆動電圧（供給電圧）は概ね１乃至５ボルトであるので、電圧変化分（即ちノイズの振幅）は供給電圧の１／１００乃至１／５００程度となる。このサイズのノイズが供給電圧に加わることで、遅延回路の遅延時間（入力トリガタイミングから遅延トリガタイミングまでの時間）が、１クロックの半周期程度（あるいはそれ以上）変化する。遅延時間がクロックの半周期以上ずれれば、計測されるクロック数が少なくとも１クロックずれることになる。入力トリガタイミングから遅延トリガタイミングまでのクロック数がノイズに影響されてゆらぐことになる。時系列に並んだ複数の入力トリガタイミングの夫々に対応したクロック数（揺らぎを伴う複数のクロック数）の移動平均を求めると、時間デジタル変換器の量子化誤差が低減され、高い分解能が得られる。
【００１４】
先に述べた時間デジタル変換器は、クロック回路の動作が遅延回路への供給電圧にノイズ（電圧変動）を加えることになる。クロック回路の第１ＣＭＯＳインバータへの供給電圧にもディザリングのためのノイズが加わるように、本明細書が開示する時間デジタル変換器は、次のサブクロック回路を備えてもよい。サブクロック回路は、複数の第３ＣＭＯＳインバータがリング状に接続されている別のリングオシレータを備えている。そして、第３ＣＭＯＳインバータの電圧供給端が上記した抵抗素子の他端に接続されている。第１ＣＭＯＳインバータは、動作速度が供給電圧に依存する。サブクロック回路も先に説明したクロック回路と同様に、各第３ＣＭＯＳインバータの出力変化時に貫通電流が流れ、抵抗素子の他端の電圧が変化する。その結果、クロック回路の第１ＣＭＯＳインバータの供給電圧が変化する（即ちノイズが重畳する）。供給電圧の変化に伴い、そのときのクロックの幅（周期）が変化する。クロック回路が出力するクロック信号のクロックの幅が変化することで、カウンタ回路が計測するクロック数が変化する。サブクロック回路を備えることで、クロック回路への供給電圧にもノイズが重畳するとともに、遅延回路への供給電圧に対しては、クロック回路とサブクロック回路の双方からの変動（ノイズ）が重畳するため、ノイズがより一層複雑化してホワイトノイズに近くなる。それゆえ、より高い分解能が得られる。さらに、サブクロック回路もデジタル回路であるので、サブクロック回路を含めても小さなサイズの時間デジタル変換器を実現することができる。
【００１５】
この時間デジタル変換器の一つの適用先は、遅延回路の第２ＣＭＯＳインバータに、動作速度が温度依存性を有するトランジスタを採用した温度センサである。しかし、本明細書が開示する時間デジタル変換器は、温度センサへの適用に限られない。本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【００１６】
【図１】第１実施例の時間デジタル変換器のブロック図である。
【図２】ＣＭＯＳインバータの回路図である。
【図３】ＣＭＯＳインバータへの入力電圧と出力電圧の変化と、貫通電流の変化を示すグラフである。
【図４】クロック回路のブロック図である。
【図５】クロック回路の電圧供給端に流れる電流のグラフである。
【図６】遅延時間の変化の影響を説明する図である。
【図７】図３（Ａ）は、ノイズが無い場合の出力の一例である。図３（Ｂ）は、ノイズを加えた場合の出力の一例である（平均化前）。図３（Ｃ）は、ノイズを加えた場合の出力の一例である（平均化後）。
【図８】第２実施例の時間デジタル変換器のブロック図である。
【発明を実施するための形態】
【００１７】
（第１実施例）図面を参照して第１実施例の時間デジタル変換器２を説明する。なお、以下では、説明の便宜のため、時間デジタル変換器（Time-to-Digital Converter）２を単純にＴＤＣ２と表記する。ＴＤＣ２は、温度センサとして利用することができる。図１に、ＴＤＣ２のブロック図を示す。
【００１８】
ＴＤＣ２は、クロック回路１０、遅延回路２０、カウンタ回路６、平均算出回路７を備えている。クロック回路１０は、複数の第１ＣＭＯＳインバータ４がリング状に接続されているリングオシレータ１２を備えている。遅延回路２０は、複数の第２ＣＭＯＳインバータ５が直列に接続されているインバータチェーン２２を備えている。クロック回路１０の第１ＣＭＯＳインバータ４と遅延回路２０の第２ＣＭＯＳインバータ５は、電圧駆動型の２個のトランジスタの直列接続で構成されており、電源Ｖｄｄから抵抗素子３を介して電圧供給を受ける。
【００１９】
クロック回路１０は、不図示のスタート回路により、図中の左端の第１ＣＭＯＳインバータ４の入力レベルが反転される。すると、左端の第１ＣＭＯＳインバータ４の出力が反転する。左端の第１ＣＭＯＳインバータ４の出力端は左から２番目の第１ＣＭＯＳインバータ４の入力端につながっている。左端の第１ＣＭＯＳインバータ４の出力が反転すると、左から２番目の第１ＣＭＯＳインバータ４の入力が反転し、その第１ＣＭＯＳインバータ４の出力が反転する。こうして図の左から右へ、第１ＣＭＯＳインバータ４の出力反転が連鎖的に生じる。右端の第１ＣＭＯＳインバータ４の出力端は左端の第１ＣＭＯＳインバータ４の入力端に接続されており、出力反転の連鎖はリングオシレータ１２を無限にめぐる。図中の右端の第１ＣＭＯＳインバータ４の出力端はクロック回路１０の出力端１０ａに相当する。この出力端１０ａから、第１ＣＭＯＳインバータ４の動作速度とリングオシレータ１２の段数に応じた周期のクロック信号ＣＬＫが出力される。
【００２０】
遅延回路２０の動作について説明する。遅延回路２０の入力端２０ａに、立ち上がりエッジを有する入力トリガ信号Ｓｉｎが入力される。入力トリガ信号Ｓｉｎの立ち上がりエッジの時刻を入力トリガタイミングと称する。入力トリガタイミングのエッジの入力に起因してインバータチェーン２２を構成する第２ＣＭＯＳインバータ５が図中の左から右へ向けて連鎖的に出力反転する。その結果、遅延回路２０の出力端２０ｂからは、入力トリガ信号Ｓｉｎの入力トリガタイミングをインバータチェーン２２の段数に応じて遅延させた遅延トリガタイミングを有する遅延トリガ信号Ｓｄが出力される。入力トリガタイミング（入力トリガ信号Ｓｉｎの立ち上がりエッジ）から遅延トリガタイミング（遅延トリガ信号Ｓｄの立ち上がりエッジ）までの時間を遅延時間と称する。
【００２１】
入力トリガ信号Ｓｉｎと遅延トリガ信号Ｓｄとクロック信号ＣＬＫはカウンタ回路６に入力される。カウンタ回路６は、入力トリガ信号Ｓｉｎの入力トリガタイミングから遅延トリガ信号Ｓｄの遅延トリガタイミングまでの間のクロック数をカウントする。カウンタ回路６は既知の構成でよいので詳しい説明は割愛する。カウンタ回路６の出力（クロック数）は平均算出回路７に送られる。
【００２２】
図１では示されていないが、入力トリガ信号Ｓｉｎには、複数の入力トリガタイミング（即ち複数の立ち上がりエッジ）が含まれている。遅延回路２０にて、夫々の入力トリガタイミングに対応する遅延トリガタイミングが生成される。カウンタ回路６には、複数の入力トリガタイミングを含んでいる入力トリガ信号Ｓｉｎと、夫々の入力トリガタイミングに対応した遅延トリガタイミングを含んでいる遅延トリガ信号Ｓｄが入力される。カウンタ回路６は、時系列に入力される入力トリガタイミングと、各入力トリガタイミングに対応する遅延トリガタイミングの間のクロック数をカウントし、平均算出回路７へ送る。平均算出回路７には、複数のカウント数が時系列的に入力される。平均算出回路７は、カウント数の時系列データの移動平均を算出して出力する。平均算出回路７の出力がＴＤＣ２の出力となる。平均算出回路７は、既知の回路を用いればよいので詳しい説明は割愛する。
【００２３】
ＴＤＣ２は、そのほとんどがデジタル素子で構成することができワンチップ化されている。ワンチップ化されたＴＤＣ２は、温度計測対象に配置される。遅延回路２０の第２ＣＭＯＳインバータ５は、その動作スピードに温度依存性がある。すなわち、入力トリガタイミングから遅延トリガタイミングまでの時間間隔（遅延時間）がＴＤＣ２の周囲温度に依存して変化する。遅延時間と周囲温度の相関は予め調べられており、遅延時間を表すクロック数（カウンタ回路６が計測するクロック数）に対応する温度のテーブル（あるいは換算式）が、平均算出回路７の出力を受ける温度特定回路（不図示）に記憶されている。温度特定回路は、平均算出回路７が出力するクロック数から上記テーブル（あるいは換算式）を使って周囲温度を特定して出力する。
【００２４】
カウンタ回路６は、入力トリガタイミングから遅延トリガタイミングまでの時間（遅延時間）のクロック数をカウントする。従ってカウンタ回路６の時間分解能は、１クロックの周期で決まる。１クロックの周期よりも短い時間差は、カウンタ回路６で計測することができない。これが量子化誤差である。ＴＤＣ２は、量子化誤差を低減し、より高い精度を実現すべく、抵抗素子３を備えている。抵抗素子３は、一端が電源Ｖｄｄに接続されており、他端が複数の第１ＣＭＯＳインバータ４の電圧供給端１２ａと、複数の第２ＣＭＯＳインバータ５の電圧供給端２２ａに接続されている。次に、抵抗素子３の役割について説明する。
【００２５】
クロック回路１０の第１ＣＭＯＳインバータ４は、電圧駆動型のトランジスタで構成されており、出力が保持されている間は電流が流れないが、出力が反転するときに貫通電流Ｉｐｒが流れる。抵抗素子３の抵抗値を記号Ｒで表すと、貫通電流Ｉｐｒが流れる毎に、抵抗素子３の電流下流端３ａの電圧がｄＶ＝Ｉｐｒ×Ｒだけ変動する。この電圧変動ｄＶが、遅延回路２０の第２ＣＭＯＳインバータ５への供給電圧にノイズとして重畳される。遅延回路２０の第２ＣＭＯＳインバータ５は、動作速度が供給電圧に依存して変動するタイプであり、電圧変動ｄＶによって遅延時間（入力トリガタイミングから遅延トリガタイミングまでの時間）が変動する。この遅延時間の変動を利用してディザリングを行い、量子化誤差を低減する。以下、より具体的に説明する。
【００２６】
図２に、１個の第１ＣＭＯＳインバータ４の回路図を示す。第１ＣＭＯＳインバータ４は、２個の電圧駆動型のトランジスタ４１、４２の直流接続で構成されている。第１トランジスタ４１は、ｐ型ＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）であり、ドレインが電源Ｖｄｄに接続されており、ソースが第２トランジスタ４２のドレインに接続されている。第２トランジスタ４２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタ４１のソースに接続されており、ソースが接地端Ｖｓｓに接続されている。第１トランジスタ４１のゲートと第２トランジスタ４２のゲートは相互に接続されている。第１トランジスタ４１と第２トランジスタ４２の接続点が次段の第１ＣＭＯＳインバータ４を構成する２個のトランジスタのゲートに接続される。
【００２７】
図３に第１ＣＭＯＳインバータ４の動作を説明するグラフを示す。第１ＣＭＯＳインバータ４の入力電圧Ｖｉｎ（即ち２個のトランジスタ４１、４２のゲート電圧）がオフ電圧Ｖｏｆｆ（Ｌｏｗレベル電圧）のとき、第１ＣＭＯＳインバータ４の出力電圧Ｖｏｕｔはオン電圧Ｖｏｎ（Ｈｉｇｈレベル電圧）となる。入力電圧Ｖｉｎがオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換わると、出力電圧Ｖｏｕｔはオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換わる。切り換わりの区間Ｔｓｗでは、トランジスタ４１、４２のいずれも完全なオフ状態でないので電流（貫通電流Ｉｐｒ）が流れる。貫通電流Ｉｐｒは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが交差する時刻Ｔｘで最大となるスパイク状の波形となる（図３下側の図参照）。
【００２８】
図４に、クロック回路１０（リングオシレータ１２）のブロック図を示す。図５に、クロック回路１０のリングオシレータ１２（即ち複数の第１ＣＭＯＳインバータ４）の電圧供給端１２ａに流れる電流（貫通電流Ｉｐｒ）のグラフを示す。クロック回路１０（リングオシレータ１２）は、図２で示した第１ＣＭＯＳインバータ４が複数個リング状に接続された構造を有する。図４では、最初にいずれかの第１ＣＭＯＳインバータ４の入力を反転させる起動回路は図示を省略している。
【００２９】
リングオシレータ１２では、ひとたび、いずれかの第１ＣＭＯＳインバータ４の出力が反転すると、出力反転が図中の右回りに連鎖的に生じる。各第１ＣＭＯＳインバータ４の出力が反転する毎に図３に示したスパイク状の貫通電流Ｉｐｒが流れる（図５の破線のグラフ参照）。その結果、複数の第１ＣＭＯＳインバータ４に電圧を加える共通の電圧供給端１２ａには、微小に変動する電流が流れる（図５の実線のグラフ参照）。クロック回路１０の貫通電流Ｉｐｒに起因する供給電圧の微小変動が遅延回路２０の第２ＣＭＯＳインバータ５に加わる。
【００３０】
第２ＣＭＯＳインバータ５は、動作速度が供給電圧に依存する特性を有している。供給電圧が変動すると（ノイズが加わると）、第２ＣＭＯＳインバータ５の動作速度が変化し、その結果、遅延時間（入力トリガタイミングから遅延トリガタイミングまでの時間）が変化する。図６に、遅延時間の変化の影響を説明する図を示す。図７にノイズの有無による出力結果の相違を説明する図を示す。クロック数は整数なので、ノイズが加わることで、クロック数は、例えば所定の中央値±１の範囲で分布する。遅延時間が図６のｄＴｄの範囲で変化すると、カウンタ回路６で計測されるクロック数は、ｎ±１の範囲で分布することになる。図７（Ａ）は、ノイズが無い場合にカウンタ回路６の係数結果を示している。この例では、ノイズが無い場合にカウンタ回路６が係数するクロック数は１０００であると仮定している。即ち、図６の「ｎ」が図７では「１０００」に相当し、図６の「ｎ−１」が図７の「９９９」に相当し、図６の「ｎ＋１」が図７の「１００１」に相当する。図７（Ｂ）は、ノイズを加えた場合のカウンタ回路６の出力の一例である。カウンタ回路６が係数するクロック数は、「ｎ−１］と「ｎ＋１」の間、即ち「９９９」と「１００１」の間で分布する。
【００３１】
なお、カウンタ回路６の出力は、整数値であるので、カウンタ回路６の出力における遅延時間の時間分解能は、クロックの周期に等しい。
【００３２】
遅延時間をクロック数の小数点以下を含めて表現できると仮定したとき（即ち、量子化誤差が無いと仮定したとき）、小数点以下を含むクロック数の値が整数の中央値（図７の場合は１０００）よりも正値側にずれていれば、図７（Ｂ）の分布の形状は中央値プラス１の側（即ち「１００１」）に偏る。逆に、小数点以下を含むクロック数の値が整数の中央値よりも負値側にずれていれば、図７（Ｂ）の分布の形状は中央値マイナス１の側（即ち「９９９」）に偏る。従って、ノイズを加えたときのクロック数の分布の移動平均を算出することで、遅延時間に対応するクロック数を、小数点以下の精度で得ることができる。即ち、カウンタ回路６の量子化誤差を低減できる。図７（Ｃ）は、図７（Ｂ）のクロック数の時系列データに対して、３０サンプルの移動平均を算出した結果である。図７（Ｃ）に示すように、移動平均を算出することで、遅延時間に相当するクロック数を少数点以下の精度で表すことができる。
【００３３】
上記の説明から、抵抗素子３の抵抗値Ｒについての条件も見いだせる。電圧変動ｄＶは、クロック回路１０の貫通電流Ｉｐｒに抵抗素子３の抵抗値Ｒを乗じたものである（ｄＶ＝Ｉｐｒ×Ｒ）。一方、第２ＣＭＯＳインバータ５は、動作速度が供給電圧に依存し、供給電圧の変動で遅延時間が変動する。遅延時間が少なくとも１クロックの半周期分以上変動すれば、電圧変動（ノイズ）によってクロック数（カウンタ回路６の出力）が分散する。これは、遅延時間の計算のためにカウンタ回路の出力に加えてクロックの出力も用いた場合、遅延時間の時間変化分がクロックの半周期でもカウンタ回路６の出力するクロック数が少なくとも１クロック変化するからである。抵抗素子３の抵抗値Ｒは、電圧変動ｄＶ（＝貫通電流Ｉｐｒ×抵抗値Ｒ）に対する遅延トリガタイミングの時間変化分が、クロック信号の半周期以上となるように設定されなければならない。遅延トリガタイミングの時間変化分とは、即ち、遅延時間の変化分に相当する。従って上記の条件を別言すれば、抵抗素子３の抵抗値Ｒは、電圧変動ｄＶ（＝貫通電流Ｉｐｒ×抵抗値Ｒ）に対する遅延時間の変化分が、クロック信号の半周期以上となるように設定されなければならない、と表現してもよい。
【００３４】
通常のＭＯＳＦＥＴの特性から、一般には抵抗素子３の抵抗値Ｒは、５０オーム以上が望ましい。例えば、クロック回路１０の貫通電流Ｉｐｒが０．２［ｍＡ］とすると、電圧変動ｄＶは０．２×５０＝１０［ｍＶ］となる。これよりも小さい電圧変動では、遅延回路２０における遅延時間の変動分（遅延トリガタイミングの変動分）がクロック信号の半周期分よりも大きくならない可能性が高い。
【００３５】
（第２実施例）図８に、第２実施例のＴＤＣ２ａのブロック図を示す。ＴＤＣ２は、図１のＴＤＣ２に、サブクロック回路５０を追加したものである。サブクロック回路５０は、複数の第３ＣＭＯＳインバータ９がリング状に接続されている別のリングオシレータ５２を備えている。複数の第３ＣＭＯＳインバータ９の電圧供給端５２ａが、抵抗素子３の電流下流端３ａに接続されている。このＴＤＣ２では、クロック回路１０の複数の第１ＣＭＯＳインバータ４は、それらの動作速度が供給電圧に依存する特性を有している。サブクロック回路５０の構成はクロック回路１０と同じである。従って、サブクロック回路５０の動作によっても、抵抗素子３の電流下流端３ａの電圧が変動する。その電圧変動により、遅延回路２０の第２ＣＭＯＳインバータ５のみならず、クロック回路１０の第１ＣＭＯＳインバータ４の動作速度が変化する。第１ＣＭＯＳインバータ４の動作速度の変化は、クロック信号ＣＬＫのクロックの周期を変動させる。その結果、遅延時間に計測されるクロック数が変化する。また、遅延回路２０は、第１ＣＭＯＳインバータ４の動作による電圧変動（図８のノイズ１）に加えて第３ＣＭＯＳインバータ９の動作による電圧変動（図８のノイズ２）を受ける。遅延回路２０が受ける電圧変動が複雑化するので、合計のノイズが理想的なホワイトノイズに近くなる。サブクロック回路５０を追加することで、クロック回路１０が電圧変動を受けるとともに、遅延回路２０がホワイトノイズに近い電圧変動を受けるので、量子化誤差をより一層低減することができる。別言すれば、より精度の高い出力を得ることができる。
【００３６】
サブクロック回路５０もデジタル素子のみで構成できるので、ＴＤＣ２ａもコンパクトに実現することができる。
【００３７】
抵抗素子３の抵抗値Ｒは、先の条件に加え、次の条件を満足するとよい。即ち、第３ＣＭＯＳインバータ９の出力が変化するとき（出力が反転するとき）に流れる貫通電流Ｉｐｒに抵抗値Ｒを乗じた電圧変動値ｄＶに対して、遅延時間におけるクロック数が半クロック以上ずれるように抵抗値Ｒが選定されるとよい。なお、先の条件とは、次の通りである。第１ＣＭＯＳインバータ４の出力が変化するとき（出力が反転するとき）に流れる貫通電流Ｉｐｒに抵抗値Ｒを乗じた電圧変動値に対する遅延トリガタイミングの時間変化分が、クロック信号ＣＬＫの周期以上となるように、抵抗値Ｒが選定される。抵抗値Ｒは、少なくとも、遅延時間におけるクロック数が半クロック以上ずれるように選定されれば、電圧変動（ノイズ）によってクロック数（カウンタ回路の出力）が分散する。抵抗値Ｒは、遅延時間におけるクロック数が１クロック以上ずれるように選定されれば、電圧変動（ノイズ）によってクロック数（カウンタ回路の出力）がより確実に分散する。別言すれば、遅延トリガタイミングの時間変化分が、クロック信号の１周期以上となるように抵抗値Ｒを選定すれば、より確実に、ディザリングによる高精度化が期待できる。
【００３８】
第１ＣＭＯＳインバータ４を構成するトランジスタは、第２ＣＭＯＳインバータ５を構成するトランジスタと同じタイプであってよい。さらには、第３ＣＭＯＳインバータ９のトランジスタも、第２ＣＭＯＳインバータ５のトランジスタと同じタイプであってよい。
【００３９】
ＴＤＣ２とＴＤＣ２ａは、抵抗素子３以外はデジタル素子で構成できるので、コンパクトに実現することができる。
【００４０】
実施例で説明した技術に関する留意点を述べる。実施例のＴＤＣ２は、温度センサに適用されていた。本明細書が開示する技術は、温度センサに適用されるＴＤＣに限られない。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４２】
２、２ａ：時間デジタル変換器
３：抵抗素子
３ａ：電流下流端
４：第１ＣＭＯＳインバータ
５：第２ＣＭＯＳインバータ
６：カウンタ回路
７：平均算出回路
９：第３ＣＭＯＳインバータ
１０：クロック回路
１２：リングオシレータ
１２ａ：電圧供給端
２０：遅延回路
２２：インバータチェーン
２２ａ：電圧供給端
４１、４２：トランジスタ
５０：サブクロック回路
５２：リングオシレータ
５２ａ：電圧供給端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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