(57)【要約】【課題】メモリセルを精度良く独立して駆動できる記憶装置を提供する。【解決手段】記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる複数本の第２配線と、前記第１配線と前記複数本の第２配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、第１導電層と、前記第１導電層と前記複数本の第２配線との間に設けられ、導電率が前記第１導電層の導電率よりも高い第２導電層と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線と、
前記第１配線と前記複数本の第２配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、
第１導電層と、
前記第１導電層と前記複数本の第２配線との間に設けられ、導電率が前記第１導電層の導電率よりも高い第２導電層と、
を有した記憶装置。
【請求項２】
前記第２導電層は結晶化した金属酸化物を含む請求項１記載の記憶装置。
【請求項３】
前記第２導電層は、結晶化したチタン酸化物又はタングステン酸化物を含む請求項２記載の記憶装置。
【請求項４】
前記第２導電層は、前記複数本の第２配線のそれぞれと前記第１導電層との間に配置され、相互に離隔した複数の部分を有する請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記第２導電層は前記第１方向に延び、前記複数本の第２配線と前記第１導電層との間に連続的に設けられている請求項１〜３のいずれか１つに記載の記憶装置。
【請求項６】
前記複数本の第２配線のそれぞれと前記第２導電層との間に設けられ、第１金属の酸化物を含む複数枚の金属酸化層をさらに備え、
前記第２配線は前記第１金属を含み、
前記第２導電層は前記第１金属の酸化物を含む請求項５記載の記憶装置。
【請求項７】
前記第２導電層における前記第１導電層と前記金属酸化層との間に配置された第１部分は結晶化した前記第１金属の酸化物からなり、前記第２導電層における前記第１部分間に配置された第２部分は非晶質の前記第１金属の酸化物を含む請求項６記載の記憶装置。
【請求項８】
前記第１金属はチタン又はタングステンである請求項６または７に記載の記憶装置。
【請求項９】
前記第１抵抗変化膜は、前記第２導電層内に配置された絶縁層をさらに有し、
前記絶縁層における前記第２配線と前記第１導電層との間に配置された第３部分の厚さは、前記絶縁層における前記第２配線の間と前記第１導電層との間に配置された第４部分の厚さよりも薄い請求項５〜８のいずれか１つに記載の記憶装置。
【請求項１０】
前記第１抵抗変化膜は、前記第２導電層内における前記複数の第２配線の間と前記第１導電層との間に配置され相互に離隔した複数の絶縁層をさらに有した請求項５〜８のいずれか１つに記載の記憶装置。
【請求項１１】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線と、
前記第１配線と前記複数本の第２配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、
第１導電層と、
前記第１導電層と前記複数本の第２配線のそれぞれとの間に設けられ、相互に離隔し、導電率が前記第１導電層の導電率よりも高い複数の第２導電層と、
を有した記憶装置。
【請求項１２】
前記第２導電層は、結晶化したチタン酸化物又はタングステン酸化物を含む請求項１１記載の記憶装置。
【請求項１３】
前記第１導電層はアモルファスシリコンを含む請求項１〜１２のいずれか１つに記載の記憶装置。
【請求項１４】
前記第１抵抗変化膜は、前記第１導電層と前記第２導電層との間に配置され、抵抗率が前記第１導電層の抵抗率及び前記第２導電層の抵抗率よりも高い界面層をさらに有した請求項１〜１３のいずれか１つに記載の記憶装置。
【請求項１５】
前記界面層は、アルミニウム酸化物、シリコン酸化物又はシリコン窒化物を含む請求項１４記載の記憶装置。
【請求項１６】
前記第１方向に対して交差した方向に延びる第３配線と、
前記第１配線と前記第３配線との間に接続された第１半導体部材と、
前記第３配線が延びる方向に対して交差した方向に延びる第４配線と、
前記第１半導体部材と前記第４配線との間に設けられた第２絶縁膜と、
をさらに備えた請求項１〜１５のいずれか１つに記載の記憶装置。
【請求項１７】
前記第１方向に延びる第５配線と、
前記第５配線と前記複数本の第２配線との間に設けられた第２抵抗変化膜と、
前記第５配線と前記第３配線との間に接続された第２半導体部材と、
前記第３配線が延びる方向に対して交差した方向に延びる第６配線と、
前記第２半導体部材と前記第６配線との間に設けられた第３絶縁膜と、
をさらに備えた請求項１６記載の記憶装置。
【請求項１８】
前記第３配線は、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延び、
前記第４配線は前記第２方向に延びる請求項１６または１７に記載の記憶装置。
【請求項１９】
前記第２導電層は酸素欠陥を有する請求項１〜１８のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
近年、相互に直交した方向に延びる２種類の配線の間に抵抗変化膜を接続した記憶装置が提案されている。これにより、２端子型のメモリセルを３次元的に集積させることができ、大容量化を図ることができる。このような記憶装置においては、各メモリセルを精度良く独立して駆動することが課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９，２５２，３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリセルを精度良く独立して駆動できる記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる複数本の第２配線と、前記第１配線と前記複数本の第２配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、第１導電層と、前記第１導電層と前記複数本の第２配線との間に設けられ、導電率が前記第１導電層の導電率よりも高い第２導電層と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置を示す斜視図である。
【図２】第１の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図３】第１の実施形態に係る記憶装置の動作を示す図である。
【図４】比較例に係る記憶装置のメモリセルを示す断面図である。
【図５】第２の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図６】第３の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図７】第４の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図８】第５の実施形態に係る記憶装置のメモリセルを示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【０００８】
図１に示すように、本実施形態に係る記憶装置１においては、複数本のグローバルビット線１１が設けられている。グローバルビット線１１は、例えば、シリコン基板（図示せず）の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンが堆積されて形成されている。
【０００９】
以下、本明細書においては、ＸＹＺ直交座標系を採用する。グローバルビット線１１が延びる方向を「Ｘ方向」とし、グローバルビット線１１の配列方向を「Ｙ方向」とする。また、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。Ｚ方向のうちの一方を「上」ともいい、他方を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
【００１０】
各グローバルビット線１１上には、複数のシリコン部材１２が設けられている。Ｚ方向から見て、シリコン部材１２はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコン部材１２の形状はＺ方向を長手方向とした直方体である。そして、Ｘ方向に沿って１列に配列された複数本のシリコン部材１２の下端１２ａが、１本のグローバルビット線１１に共通接続されている。
【００１１】
各シリコン部材１２においては、下、すなわち、グローバルビット線１１側から、上に向かって、ｎ＋形部分１３、ｐ−形部分１４、ｎ＋形部分１５がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
【００１２】
Ｘ方向におけるシリコン部材１２間には、Ｙ方向に延びる２本のゲート電極１６が設けられている。ゲート電極１６は例えばポリシリコンにより形成されている。Ｘ方向から見て、ゲート電極１６は、ｎ＋形部分１３の上部、ｐ−形部分１４の全体、ｎ＋形部分１５の下部と重なっている。
【００１３】
シリコン部材１２とゲート電極１６との間には、例えばシリコン酸化物からなるゲート絶縁膜１７が設けられている。ｎ＋形部分１３、ｐ−形部分１４及びｎ＋形部分１５を含むシリコン部材１２、ゲート絶縁膜１７、並びに、シリコン部材１２を挟む一対のゲート電極１６により、例えばｎチャネル形のＴＦＴ１９が構成されている。ＴＦＴ１９は、電流の導通及び遮断を切り替えるスイッチング素子である。
【００１４】
シリコン部材１２上には、例えばチタン窒化物（ＴｉＮ）からなるローカルビット線２１が設けられている。ローカルビット線２１はＺ方向に延びており、その形状は、例えば四角柱形である。すなわち、ローカルビット線２１の長手方向はＺ方向であり、ローカルビット線２１のＺ方向における長さは、Ｘ方向における長さ及びＹ方向における長さよりも長い。
【００１５】
ローカルビット線２１の下端２１ａはシリコン部材１２の上端１２ｂに接続されている。各ローカルビット線２１は各シリコン部材１２の直上域に配置されているため、記憶装置１全体では、複数本のローカルビット線２１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１６】
ローカルビット線２１のＸ方向に向いた両側面２１ｃ上には、抵抗変化膜２２が設けられている。抵抗変化膜２２は、印加される電圧又は電流によって抵抗状態が変化する膜である。
【００１７】
Ｘ方向において隣り合うローカルビット線２１間には、Ｙ方向に延びるワード線２３が複数本設けられており、Ｚ方向において相互に離隔して配列されている。Ｙ方向から見て、ワード線２３はＸ方向及びＺ方向に沿ってマトリクス状に配列されている。ワード線２３は、例えば、チタン窒化物（ＴｉＮ）により形成されている。抵抗変化膜２２は、ローカルビット線２１とＺ方向に沿って配列された複数本のワード線２３との間に接続されている。
【００１８】
図２に示すように、ローカルビット線２１とワード線２３との交差部分毎に、抵抗変化膜２２を介してメモリセルＭＣが構成される。メモリセルＭＣは、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。なお、図２においては、説明の便宜上、抵抗変化膜２２を他の構成要素と比較して厚目に描いている。
【００１９】
Ｚ方向において隣り合うワード線２３間のスペースには、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜２４が設けられている。これにより、ワード線２３及び層間絶縁膜２４は、Ｚ方向に沿って交互に配列されている。
【００２０】
抵抗変化膜２２においては、非線形導電性を有するバリア層２６と、導電性金属酸化物からなる高導電率層（状態維持層）２７が積層されている。バリア層２６はローカルビット線２１側に配置されており、高導電率層２７はワード線２３側に配置されている。すなわち、バリア層２６はローカルビット線２１と高導電率層２７との間に配置されており、高導電率層２７はバリア層２６とワード線２３との間に配置されている。本実施形態においては、バリア層２６及び高導電率層２７はローカルビット線２１に沿ってＺ方向に延びており、Ｚ方向に配列された複数本のワード線２３とローカルビット線２１との間に連続的に設けられている。
【００２１】
バリア層２６は、比較的バンドギャップが広く、導電性が低い材料により形成されており、例えば、アモルファスシリコン（ａＳｉ）、シリコン窒化物（ＳｉＮ）、アルミニウム酸化物（ＡｌＯ）、シリコン酸化物（ＳｉＯ）、ハフニウム酸化物（ＨｆＯ）、ジルコニウム酸化物（ＺｒＯ）、及びこれらのシリケート、アルミネートにより形成されている。また、バリア層２６は、これらの材料からなる層が２層以上積層された積層膜であってもよい。一方、高導電率層２７は、チタン酸化物（ＴｉＯ）、タングステン酸化物（ＷＯ）又はニオブ酸化物（ＮｂＯ）等の比較的バンドギャップが狭く、導電性が高い材料により形成されている。すなわち、高導電率層２７のバンドギャップはバリア層２６のバンドギャップよりも狭く、高導電率層２７の導電率はバリア層２６の導電率よりも高い。高導電率層２７内には酸素欠損が存在する。
【００２２】
そして、抵抗変化膜２２に電圧を印加することにより、バリア層２６から高導電率層２７に酸素イオンが導入されて、抵抗変化膜２２のバンド構造が変化し、抵抗状態が変化する。抵抗変化膜２２内において、主として抵抗状態が変化する領域Ｒ（図３参照）は、高導電率層２７におけるバリア層２６の近傍に位置していると推定される。
【００２３】
次に、本実施形態に係る記憶装置の動作について説明する。
図３は、本実施形態に係る記憶装置の動作を示す図である。
図１及び図３に示すように、リセット動作の際には、記憶装置１の駆動回路（図示せず）が、選択されたグローバルビット線１１に例えば接地電位（０Ｖ）を印加する。また、選択されたゲート電極１６にオン電位を印加し、ＴＦＴ１９を導通状態とする。これにより、選択されたローカルビット線２１にＴＦＴ１９を介して接地電位（０Ｖ）が印加される。一方、駆動回路は、選択されたワード線２３（以下、「選択ワード線２３ｓ」ともいう）に正の書込電位Ｖｐｇｍを印加し、非選択のワード線２３（以下、「非選択ワード線２３ｎ」ともいう）には電位（Ｖｐｇｍ／２）を印加する。
【００２４】
これにより、選択ワード線２３ｓと選択されたローカルビット線２１との間には、電圧（Ｖｐｇｍ−０）が印加され、セル動作電流３１が流れる。この結果、高導電率層２７におけるバリア層２６の近傍であって、選択ワード線２３ｓと選択されたローカルビット線２１との間に位置する領域Ｒの抵抗状態が変化し、抵抗変化膜２２におけるローカルビット線２１と選択ワード線２３ｓとの間に配置された部分の抵抗値が変化する。一方、非選択ワード線２３ｎと選択されたローカルビット線２１との間には、電圧（Ｖｐｇｍ／２−０）しか印加されないため、実質的に電流は流れない。
【００２５】
このとき、選択ワード線２３ｓと非選択ワード線２３ｎとの間には、電圧（Ｖｐｇｍ−Ｖｐｇｍ／２）が印加されるため、高導電率層２７内には、選択ワード線２３ｓから非選択ワード線２３ｎに向かってリーク電流３２が流れる。しかしながら、リーク電流３２は高導電率層２７におけるワード線２３側の部分を流れ、抵抗状態が変化する領域Ｒはバリア層２６の近傍に形成されるため、リーク電流３２の電流経路は領域Ｒから離れており、リーク電流３２が領域Ｒの抵抗状態に及ぼす影響は小さい。
【００２６】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る記憶装置１においては、抵抗変化膜２２において、バリア層２６がローカルビット線２１側に配置され、高導電率層２７がワード線２３側に配置されている。このため、ワード線２３間に流れるリーク電流３２の電流経路と、高導電率層２７におけるバリア層２６との界面付近に形成される領域Ｒとが離隔している。これにより、リーク電流３２が領域Ｒの抵抗状態に及ぼす影響が小さい。この結果、あるメモリセルＭＣの駆動に伴って発生するリーク電流３２が、隣のメモリセルＭＣの領域Ｒの抵抗状態を変化させることが抑制され、メモリセルＭＣの誤書込（ディスターブ）が抑制される。このため、記憶装置１においては、メモリセルＭＣを精度良く独立して駆動できる。
【００２７】
（比較例）
次に、比較例について説明する。
図４は、本比較例に係る記憶装置のメモリセルを示す断面図である。
【００２８】
図４に示すように、本比較例に係る記憶装置１０１は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、抵抗変化膜２２内のバリア層２６と高導電率層２７の配列が逆になっている。すなわち、バリア層２６がワード線２３側に配置され、高導電率層２７がローカルビット線２１側に配置されている。
【００２９】
記憶装置１０１においては、領域Ｒは高導電率層２７におけるバリア層２６の近傍、すなわち、ワード線２３側に形成される。一方、高導電率層２７の導電率はバリア層２６の導電率よりも高いため、リーク電流３２の大部分は、高導電率層２７内を流れる。このため、リーク電流３２の経路と領域Ｒとが近く、領域Ｒの抵抗状態がリーク電流３２の影響を受けやすい。従って、あるメモリセルの駆動に伴って生じたリーク電流３２が、他のメモリセルの領域Ｒの抵抗状態を変化させてしまい、誤書込が生じてしまう場合がある。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００３１】
図５に示すように、本実施形態に係る記憶装置２においては、前述の第１の実施形態に係る記憶装置１（図２参照）の構成に加えて、界面層２８及び金属酸化層２９が設けられている。
【００３２】
界面層２８は、抵抗変化膜２２において、バリア層２６と高導電率層２７との間に設けられている。界面層２８の厚さ、すなわち、Ｘ方向の長さは、バリア層２６の厚さよりも薄く、高導電率層２７の厚さよりも薄い。また、界面層２８は絶縁性であり、界面層２８の抵抗率は、バリア層２６の抵抗率、及び、高導電率層２７の抵抗率よりも高い。界面層２８は、例えば、アルミニウム酸化層（ＡｌＯ）、シリコン酸化層（ＳｉＯ）若しくはシリコン窒化層（ＳｉＮ）又はこれらの積層膜である。
【００３３】
金属酸化層２９は、ワード線２３のそれぞれと高導電率層２７との間に設けられている。従って、１本のローカルビット線２１の一方の側面２１ｃ上には、複数枚の金属酸化層２９が設けられており、Ｚ方向において相互に離隔して配列されている。金属酸化層２９は、ワード線２３に含まれる金属の酸化物により形成されている。
【００３４】
例えば、ワード線２３がチタン窒化物（ＴｉＮ）によって形成されている場合は、金属酸化層２９はチタン酸化物（ＴｉＯ）によって形成されている。また、高導電率層２７も金属酸化層２９と同じ材料、例えば、チタン酸化物（ＴｉＯ）によって形成されている。但し、金属酸化層２９がワード線２３の端面を酸化することによって形成されたものであるのに対して、高導電率層２７はチタン酸化物を堆積することによって形成されている。
【００３５】
又は、ワード線２３がタングステン（Ｗ）によって形成されている場合は、金属酸化層２９はタングステン酸化物（ＷＯ）によって形成されており、高導電率層２７もタングステン酸化物（ＷＯ）によって形成されている。
【００３６】
高導電率層２７には、ほぼ完全に結晶化した金属酸化物からなる結晶化部分２７ａと、非晶質の金属酸化物を含む非晶質含有部分２７ｂとが設けられている。結晶化部分２７ａの結晶化率は非晶質含有部分２７ｂの結晶化率よりも高い。非晶質含有部分２７ｂは全体が非晶質であってもよく、非晶質と結晶質が混在していてもよく、非晶質及び結晶質の他に微結晶を含んでいてもよい。結晶化部分２７ａは、金属酸化層２９を起点として結晶化しているため、金属酸化層２９に接している。非晶質含有部分２７ｂは、Ｚ方向において結晶化部分２７ａの間に配置されている。また、領域Ｒは結晶化部分２７ａ内における界面層２８の近傍に形成される。
【００３７】
本実施形態においては、ワード線２３の端面上に金属酸化層２９を形成しているため、高導電率層２７を形成するために堆積させた金属酸化物が、金属酸化層２９を起点として結晶化しやすい。また、記憶装置２を作製した後に、ローカルビット線２１とワード線２３との間に電流を流すことにより、ジュール熱によって高導電率層２７を選択的に結晶化して結晶化部分２７ａを形成することもできる。これにより、結晶化部分２７ａにおける領域Ｒが形成される部分を、確実に結晶化することができる。また、結晶化部分２７ａ間に非晶質含有部分２７ｂを設けることにより、高導電率層２７内をＺ方向に流れる電流を抑制し、ワード線２３間のリーク電流３２（図３参照）を低減することができる。
【００３８】
また、本実施形態においては、バリア層２６と高導電率層２７との間に界面層２８を設けることにより、抵抗変化膜２２に電流を流したときに、バリア層２６と高導電率層２７とが反応することを抑制できる。例えば、バリア層２６に含まれるシリコン（Ｓｉ）と高導電率層２７に含まれるチタン（Ｔｉ）が反応してチタンシリサイド（ＴｉＳｉ）が形成されることを抑制できる。これにより、記憶装置２の信頼性が向上する。なお、界面層２８は十分に薄いため、メモリセルＭＣの駆動時にはトンネル効果によりセル動作電流３１（図３参照）が流れる。
【００３９】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、界面層２８及び金属酸化層２９は、どちらか一方のみ設けてもよい。後述する各実施形態においても同様である。
【００４０】
（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００４１】
図６に示すように、本実施形態に係る記憶装置３は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、抵抗変化膜２２にＺ方向に延びる界面層２８が設けられている点と、高導電率層２７がＺ方向に沿って複数の部分２７ｃに分割されている点が異なっている。高導電率層２７の各部分２７ｃは各ワード線２３と界面層２８との間に配置されている。また、１枚の界面層２８に接した複数の部分２７ｃは、相互に離隔している。領域Ｒは、部分２７ｃ内における界面層２８の近傍に形成される。
【００４２】
本実施形態によれば、高導電率層２７がワード線２３毎に分断されているため、ワード線２３間にリーク電流３２（図３参照）が流れることを防止できる。これにより、メモリセル間のディスターブをより効果的に抑制できると共に、電力の消費を抑えることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４３】
（第４の実施形態）
次に、第４の実施形態について説明する。
図７は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００４４】
図７に示すように、本実施形態に係る記憶装置４は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、金属酸化層２９が設けられている点と、高導電率層２７内に絶縁層３０が設けられている点が異なっている。金属酸化層２９の構成は、第２の実施形態において説明したとおりである。
【００４５】
絶縁層３０は、例えば、アルミニウム酸化物（ＡｌＯ）又はシリコン窒化物（ＳｉＮ）等の絶縁材料によって形成されている。絶縁層３０には、部分３０ａ及び部分３０ｂが設けられており、Ｚ方向に沿って交互に配列されている。部分３０ａ及び部分３０ｂは一体的に形成されており、全体として１枚の絶縁層３０を構成している。部分３０ａはバリア層２６とワード線２３との間に配置されており、部分３０ｂはバリア層２６と層間絶縁膜２４との間に配置されている。部分３０ａは部分３０ｂよりも薄い。但し、絶縁層３０の厚さは、図７に示すように部分３０ａと部分３０ｂとの界面で非連続的に変化しているとは限らず、連続的に変化していてもよい。
【００４６】
本実施形態に係る記憶装置４は、例えば、以下のようにして製造することができる。
先ず、グローバルビット線１１、シリコン部材１２、ゲート絶縁膜１７及びゲート電極１６等を含む下部構造体を作製する。次に、層間絶縁膜２４と導電膜を交互に積層することにより、下部構造体上に積層体を形成する。次に、この積層体にＹ方向に延びるトレンチを形成することにより、導電膜を複数のワード線２３に分割する。次に、トレンチの内面に露出したワード線２３を酸化することにより金属酸化層２９を形成する。
【００４７】
次に、チタン酸化物、アルミニウム酸化物、チタン酸化物をこの順に堆積させることにより、高導電率層２７の一部、絶縁層３０、高導電率層２７の残部を形成し、アモルファスシリコンを堆積させることにより、バリア層２６を形成し、チタン窒化物を堆積させることにより、ＹＺ面に沿って拡がる導電膜を形成する。次に、高導電率層２７、絶縁層３０、バリア層２６及び導電膜をＹ方向に沿って分断することにより、導電膜を複数本のローカルビット線２１に分割する。そして、ローカルビット線２１とワード線２３との間に繰り返し電流を流すことにより、絶縁層３０における電流経路に介在する部分を薄くする。このようにして薄くなった部分が部分３０ａであり、それ以外の部分が部分３０ｂである。
【００４８】
本実施形態においては、高導電率層２７中に絶縁層３０を設けることにより、ワード線２３間のリーク電流３２（図３参照）を抑制することができる。また、絶縁層３０において、部分３０ａを部分３０ｂよりも薄くすることにより、ワード線２３とローカルビット線２１との間に流れるセル動作電流３１をあまり減少させずに、ワード線２３間のリーク電流３２を減少させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４９】
（第５の実施形態）
次に、第５の実施形態について説明する。
図８は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００５０】
図８に示すように、本実施形態に係る記憶装置５は、前述の第４の実施形態に係る記憶装置４（図７参照）と比較して、絶縁層３０の部分３０ａが設けられておらず、部分３０ｂのみが設けられている点が異なっている。部分３０ｂはＺ方向において相互に離隔して配列されている。例えば、前述の第４の実施形態において、ローカルビット線２１とワード線２３との間に電流を流して部分３０ａを消滅させることにより、本実施形態に係る記憶装置５を製造することができる。
【００５１】
本実施形態によれば、ワード線２３とローカルビット線２１との間に流れるセル動作電流３１を減少させずに、ワード線２３間のリーク電流３２を減少させることができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態と同様である。
【００５２】
以上説明した実施形態によれば、メモリセルを精度良く独立して駆動できる記憶装置を実現することができる。
【００５３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【００５４】
例えば、前述の各実施形態においては、抵抗変化膜２２がローカルビット線２１のＸ方向に向いた側面上のみに設けられている例を示したが、これには限定されず、例えば、抵抗変化膜２２はローカルビット線２１のＹ方向に向いた側面上にも設けられていてもよい。この場合、抵抗変化膜２２の形状は、ローカルビット線２１を囲む筒状となる。
【符号の説明】
【００５５】
１、２、３、４、５：記憶装置、１１：グローバルビット線、１２：シリコン部材、１２ａ：下端、１２ｂ：上端、１３：ｎ＋形部分、１４：ｐ−形部分、１５：ｎ＋形部分、１６：ゲート電極、１７：ゲート絶縁膜、１９：ＴＦＴ、２１：ローカルビット線、２１ａ：下端、２１ｃ：側面、２２：抵抗変化膜、２３：ワード線、２３ｎ：非選択ワード線、２３ｓ：選択ワード線、２４：層間絶縁膜、２６：バリア層、２７：高導電率層、２７ａ：結晶化部分、２７ｂ：非晶質含有部分、２７ｃ：部分、２８：界面層、２９：金属酸化層、３０：絶縁層、３０ａ、３０ｂ：部分、３１：セル動作電流、３２：リーク電流、１０１：記憶装置、ＭＣ：メモリセル、Ｒ：領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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