(57)【要約】【課題】安定した通信が可能な信号変換装置を提供する。【解決手段】実施形態によれば、信号変換装置は、第１、第２シリアルパラレル変換部と、第１、第２バッファと、クロック生成部と、選択出力部と、を含む。第１、第２シリアルパラレル変換部は、第１、第２シリアル信号を受信して、第１、第２シリアル信号と同期した第１、第２クロック信号と、第１、第２シリアル信号をパラレル化した第１、第２パラレル信号と、第１、第２クロック信号及び第１、第２パラレル信号に関する情報を含む第１、第２ステータス情報と、を生成する。第１、第２バッファは、第１、第２パラレル信号を格納する。クロック生成部は、クロック信号、ステータス情報を用いて出力クロック信号を生成する。選択出力部は、ステータス情報を用いて第１、第２パラレル信号と、の１つを出力クロック信号に同期した出力パラレル信号として出力する。【選択図】図１
2018133728.tif 000002
【特許請求の範囲】
【請求項１】
第１シリアル信号を受信して、前記第１シリアル信号と同期した第１クロック信号と、前記第１シリアル信号をパラレル化した第１パラレル信号と、前記第１クロック信号及び前記第１パラレル信号の少なくともいずれかに関する第１情報を含む第１ステータス情報と、を生成する第１シリアルパラレル変換部と、
第２シリアル信号を受信して、前記第２シリアル信号と同期した第２クロック信号と、前記第２シリアル信号をパラレル化した第２パラレル信号と、前記第２クロック信号及び前記第２パラレル信号の少なくともいずれかに関する第２情報を含む第２ステータス情報と、を生成する第２シリアルパラレル変換部と、
前記第１パラレル信号を格納する第１バッファと、
前記第２パラレル信号を格納する第２バッファと、
前記第１クロック信号、前記第２クロック信号、前記第１ステータス情報及び前記第２ステータス情報を用いて出力クロック信号を生成するクロック生成部と、
前記第１ステータス情報及び前記第２ステータス情報を用いて、前記第１バッファに格納された前記第１パラレル信号と、前記第２バッファに格納された前記第２パラレル信号と、の１つのパラレル信号に基づく信号を前記出力クロック信号に同期した出力パラレル信号として出力する選択出力部と、
を備えた信号変換装置。
【請求項２】
前記第１情報が、前記第１クロック信号及び前記第１パラレル信号の少なくともいずれかが有効でないという情報を含むときに、前記１つのパラレル信号は、前記第２バッファに格納された前記第２パラレル信号であり、
前記第２情報が、前記第２クロック信号及び前記第２パラレル信号の少なくともいずれかが有効でないという情報を含むときに、前記１つのパラレル信号は、前記第１バッファに格納された前記第１パラレル信号である、請求項１記載の信号変換装置。
【請求項３】
前記第１バッファに格納された前記第１パラレル信号と、前記第２バッファに格納された前記第２パラレル信号と、を比較してずれを検出して補正する同期部をさらに備えた請求項１記載の信号変換装置。
【請求項４】
前記１つのパラレル信号が前記第１バッファに格納された前記第１パラレル信号であるとき、前記クロック生成部により生成される前記出力クロック信号の周波数は、前記第１クロック信号の周波数と同期し、
前記１つのパラレル信号が前記第２バッファに格納された前記第２パラレル信号であるとき、前記クロック生成部により生成される前記出力クロック信号の周波数は、前記第２クロック信号の周波数と同期した、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項５】
前記１つのパラレル信号が前記第１バッファに格納された前記第１パラレル信号であるとき、前記クロック生成部により生成される前記出力クロック信号の位相は、前記第１クロック信号の位相と同期し、
前記１つのパラレル信号が前記第２バッファに格納された前記第２パラレル信号であるとき、前記クロック生成部により生成される前記出力クロック信号の位相は、前記第２クロック信号の位相と同期した、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項６】
前記１つのパラレル信号が前記第１バッファに格納された前記第１パラレル信号であるとき、前記クロック生成部は、前記第１クロック信号を前記出力クロック信号として出力し、
前記１つのパラレル信号が前記第２バッファに格納された前記第２パラレル信号であるとき、前記クロック生成部は、前記第２クロック信号を前記出力クロック信号として出力する、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項７】
前記第１シリアル信号及び前記第２シリアル信号は、無線受信部から出力された、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項８】
前記第１シリアル信号は、第１無線受信部から出力され、
前記第２シリアル信号は、第２無線受信部から出力された、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項９】
前記第１シリアル信号は、無線受信部の出力が分岐された複数の出力信号の１つであり、
前記第２シリアル信号は、前記複数の出力信号の別の１つである、請求項１〜３のいずれか１つに記載の信号変換装置。
【請求項１０】
複数のシリアルパラレル変換部であって、前記複数のシリアルパラレル変換部のそれぞれは、シリアル信号を受信して、前記シリアル信号と同期したクロック信号と、前記シリアル信号をパラレル化したパラレル信号と、前記クロック信号及び前記パラレル信号の少なくともいずれかに関する情報を含むステータス情報と、を生成する、前記複数のシリアルパラレル変換部と、
前記複数のシリアルパラレル変換部のそれぞれの前記パラレル信号をそれぞれ格納する、複数のバッファと、
前記複数のシリアルパラレル変換部のそれぞれの前記クロック信号及び前記複数のシリアルパラレル変換部のそれぞれの前記ステータス情報を用いて出力クロック信号を生成するクロック生成部と、
前記複数のシリアルパラレル変換部のそれぞれの前記ステータス情報を用いて、前記複数のバッファに格納された前記複数のシリアルパラレル変換部のそれぞれの前記パラレル信号から選択された１つのパラレル信号に基づく信号を前記出力クロック信号に同期した出力パラレル信号として出力する選択出力部と、
を備えた信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号変換装置に関する。
【背景技術】
【０００２】
例えば、シリアル信号とパラレル信号とを相互に変換する信号変換装置が通信機器などに用いられる。より安定した通信が可能な信号変換装置が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−２１３７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、安定した通信が可能な信号変換装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、信号変換装置は、第１シリアルパラレル変換部と、第２シリアルパラレル変換部と、第１バッファと、第２バッファと、クロック生成部と、選択出力部と、を含む。前記第１シリアルパラレル変換部は、第１シリアル信号を受信して、前記第１シリアル信号と同期した第１クロック信号と、前記第１シリアル信号をパラレル化した第１パラレル信号と、前記第１クロック信号及び前記第１パラレル信号の少なくともいずれかに関する第１情報を含む第１ステータス情報と、を生成する。前記第２シリアルパラレル変換部は、第２シリアル信号を受信して、前記第２シリアル信号と同期した第２クロック信号と、前記第２シリアル信号をパラレル化した第２パラレル信号と、前記第２クロック信号及び前記第２パラレル信号の少なくともいずれかに関する第２情報を含む第２ステータス情報と、を生成する。前記第１バッファは、前記第１パラレル信号を格納する。前記第２バッファは、前記第２パラレル信号を格納する。前記クロック生成部は、前記第１クロック信号、前記第２クロック信号、前記第１ステータス情報及び前記第２ステータス情報を用いて出力クロック信号を生成する。前記選択出力部は、前記第１ステータス情報及び前記第２ステータス情報を用いて、前記第１バッファに格納された前記第１パラレル信号と、前記第２バッファに格納された前記第２パラレル信号と、の１つのパラレル信号に基づく信号を前記出力クロック信号に同期した出力パラレル信号として出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る信号変換装置を例示する模式図である。
【図２】信号変換装置におけるステータス情報を例示する模式図である。
【図３】信号変換装置における動作を例示する模式図である。
【図４】信号変換装置における動作を例示する模式図である。
【図５】信号変換装置における動作を例示する模式図である。
【図６】第２実施形態に係る信号変換装置を例示する模式図である。
【図７】バッファを例示する模式図である。
【図８】複数のバッファにおける信号の格納状態を例示する模式図である。
【図９】複数のバッファにおける信号の格納状態を例示する模式図である。
【図１０】複数のバッファにおける信号の格納状態を例示する模式図である。
【図１１】複数のバッファにおける信号の格納状態を例示する模式図である。
【図１２】クロック生成部の例を示す模式図である。
【図１３】クロック生成部の別の例を示す模式図である。
【図１４】クロック生成部の別の例を示す模式図である。
【図１５】シリアル信号の例を示す模式図である。
【図１６】実施形態に係る別の信号変換装置を例示する模式図である。
【図１７】実施形態に係る別の信号変換装置を例示する模式図である。
【図１８】実施形態に係る別の信号変換装置を例示する模式図である。
【図１９】実施形態に係る別の信号変換装置を例示する模式図である。
【図２０】実施形態に係る別の信号変換装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る信号変換装置を例示する模式図である。  
図１に示すように、第１実施形態に係る信号変換装置１１０は、第１シリアルパラレル変換部１１、第２シリアルパラレル変換部１２、第１バッファ２１、第２バッファ２２、クロック生成部３０及び選択出力部４０を含む。
【０００９】
これらの要素のそれぞれの少なくとも２つは、互いに別の回路（半導体装置を含む）として設けられても良い。または、これらの要素のそれぞれの少なくとも２つは、１つの回路（半導体装置を含む）に設けられても良い。これらの要素は、機能的に分けられた部分でも良い。
【００１０】
第１シリアルパラレル変換部１１は、例えば、第１シリアル信号Ｓ０１を受信する。第１シリアルパラレル変換部１１は、第１クロック信号ＣＬ１、第１パラレル信号ＰＬ１及び第１ステータス情報ＳＴ１を生成する。第１クロック信号ＣＬ１は、第１シリアル信号Ｓ０１と同期している。第１パラレル信号ＰＬ１は、第１シリアル信号Ｓ０１をパラレル化した信号である。第１ステータス情報ＳＴ１は、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１の少なくともいずれかに関する第１情報を含む。第１情報は、例えば、第１クロック信号ＣＬ１が有効であるか、有効でないかに関する情報を含む。第１情報は、例えば、第１パラレル信号ＰＬ１が有効であるか、有効でないかに関する情報を含む。
【００１１】
第１クロック信号ＣＬ１、第１パラレル信号ＰＬ１及び第１ステータス情報ＳＴ１は、第１バッファ２１に供給される。第１クロック信号ＣＬ１及び第１ステータス情報ＳＴ１は、クロック生成部３０に供給される。第１ステータス情報ＳＴ１は、選択出力部４０に供給される。
【００１２】
第２シリアルパラレル変換部１２は、例えば、第２シリアル信号Ｓ０２を受信する。第２シリアルパラレル変換部１２は、第２クロック信号ＣＬ２、第２パラレル信号ＰＬ２及び第２ステータス情報ＳＴ２を生成するする。第２クロック信号ＣＬ２は、第２シリアル信号Ｓ０２と同期している。第２パラレル信号ＰＬ２は、第２シリアル信号Ｓ０２をパラレル化した信号である。第２ステータス情報ＳＴ２は、第２クロック信号ＣＬ２及び第２パラレル信号ＰＬ２の少なくともいずれかに関する第２情報を含む。第２情報は、例えば、第２クロック信号ＣＬ２が有効であるか、有効でないかに関する情報を含む。第２情報は、例えば、第２パラレル信号ＰＬ２が有効であるか、有効でないかに関する情報を含む。
【００１３】
第２クロック信号ＣＬ２、第２パラレル信号ＰＬ２及び第２ステータス情報ＳＴ２は、第２バッファ２２に供給される。第２クロック信号ＣＬ２及び第２ステータス情報ＳＴ２は、クロック生成部３０に供給される。第２ステータス情報ＳＴ２は、選択出力部４０に供給される。
【００１４】
第２シリアル信号Ｓ０２は、例えば、第１シリアル信号Ｓ０１と実質的に同じでも良い。
【００１５】
第１バッファ２１は、第１パラレル信号ＰＬ１を格納する。
【００１６】
第２バッファ２２は、第２パラレル信号ＰＬ２を格納する。
【００１７】
クロック生成部３０は、第１クロック信号ＣＬ１、第２クロック信号ＣＬ２、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２を用いて、出力クロック信号ＣＬｘを生成する。
【００１８】
選択出力部４０は、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２を用いて、第１バッファ２１に格納された第１パラレル信号ＰＬ１と、第２バッファ２２に格納された第２パラレル信号ＰＬ２と、の「１つのパラレル信号」に基づく信号を、出力クロック信号ＣＬｘに同期した出力パラレル信号Ｓ０ｘとして出力する。「１つのパラレル信号」は、例えば、第１バッファ２１に格納された第１パラレル信号ＰＬ１と、第２バッファ２２に格納された第２パラレル信号ＰＬ２と、から選択される。
【００１９】
例えば、第１情報が、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１の少なくともいずれかが有効でないという情報を含むときに、上記の「１つのパラレル信号」は、第２バッファ２２に格納された第２パラレル信号ＰＬ２である。第２バッファ２２に格納されたこの第２パラレル信号ＰＬ２は、有効な信号である。すなわち、このとき、選択出力部４０は、第２バッファ２２に格納された第２パラレル信号ＰＬ２に基づく信号を出力パラレル信号Ｓ０ｘとして出力する。
【００２０】
一方、例えば、第２情報が、第２クロック信号ＣＬ２及び第２パラレル信号ＰＬ２の少なくともいずれかが有効でないという情報を含むときには、上記の「１つのパラレル信号」は、第１バッファ２１に格納された第１パラレル信号ＰＬ１である。第１バッファ２１に格納された第１パラレル信号ＰＬ１は、有効な信号である。すなわち、このとき、選択出力部４０は、第１バッファ２１に格納された第１パラレル信号ＰＬ１に基づく信号を、出力パラレル信号Ｓ０ｘとして出力する。
【００２１】
このような信号変換装置１１０は、例えば、信号多重化装置の１つである。例えば、複数の系統（この例では、２系統）のシリアルパラレル変換部の１つにおいて、有効なパラレル信号を出力できなくなった場合でも、有効なパラレル信号を出力し続けることができ。これにより、バースト的なエラーの発生を抑制することができる。例えば、通信エラーの発生確率を低減する。これにより、安定した通信が可能な信号変換装置を提供できる。
【００２２】
以下、ステータス情報の例について説明する。  
図２は、信号変換装置におけるステータス情報を例示する模式図である。  
図２に示すように、クロック信号ＣＬＺ１及びパラレル信号ＰＬＺ１が、パラレルシリアル変換部ＰＳＣに供給される。パラレルシリアル変換部ＰＳＣにおいて、クロック信号ＣＬＺ１及びパラレル信号ＰＬＺ１が多重化されて、シリアル信号ＳＳが生成される。生成されたシリアル信号ＳＳは、シリアルパラレル変換部ＳＰＣで受信され、元のクロック信号ＣＬＺ１に対応するクロック信号ＣＬＺ２、及び、元のパラレル信号ＰＬＺ１に対応するＣＬＺ２を復元することができる。
【００２３】
上記のシリアル信号ＳＳの伝送において、外乱（例えば、ノイズまたは干渉など）の影響がある場合がある。これにより、信号品質が低下する。例えば、シリアル信号ＳＳからクロック信号ＣＬＺ２またはパラレル信号ＰＬＺ２を復元することが困難となる場合がある。
【００２４】
パラレル信号ＰＬＺ１とクロック信号ＣＬＺ１とを多重化してシリアル信号ＳＳを生成するときに、例えば、パラレル信号ＰＬＺ１には含まれない冗長な情報を付加する方法がある。これにより、シリアル信号ＳＳからクロック信号ＣＬＺ２及びパラレル信号ＰＬＺ２の復元を容易にすることができる。
【００２５】
例えば、所定の幅（所定の長さ）のパラレル信号に、１ビット以上の冗長なビットを付加して、ビット数を増やす。そして、ビット数を増やした後で、シリアル信号ＳＳに変換するという方法がある。例えば、「８Ｂ１０Ｂ変換」などがある。例えば、ある幅をもったパラレル信号を、ある規定の法則にしたがって、そのパラレル信号よりも多いビット幅に置き換える。置き換えた後で、シリアル信号に変換される。冗長な情報を設けることにより、シリアルパラレル変換部において、元のクロック信号及び元のパラレル信号を復元することができる。さらに、復元が正常に行われたかどうかを判断することも可能である。例えば、冗長なビットを付加した場合には、そのビットが元の値と異なっていた場合、復元が正常に行われていない可能性がある。「８Ｂ１０Ｂ変換」などの変換を用いた場合、復元した信号がある規定の法則にしたがって生成することができないビットパターンであった場合に、復元が正常に行われていない可能性がある。このようにして、パラレル信号が正常に復元できていないことを検出することができる。すなわち、パラレル信号が有効でないことを検出することが可能である。
【００２６】
パラレル信号が正常でない状態となるのには、大きく２つの理由が考えられる。１つは、シリアル信号の一部のビットに、エラーが生じた場合である。別の１つは、復元したクロックの品質が低下し、シリアル信号からパラレル信号を正常に再生できない場合である。パラレル信号が正常でない場合には、クロック信号も正常でない可能性がある。
【００２７】
シリアルパラレル変換においては、パラレル信号が正常でない状況が発生した場合に、復元したパラレル信号及び復元したクロック信号の少なくともいずれかが正常でない可能性がある。ステータス情報（第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２など）は、このような正常でない可能性があることの情報を含む。正常でない可能性があることの通知のために、ステータス情報が出力される。ステータス情報により、有効であることが示されている場合は、そのシリアルパラレル変換部から出力されたクロック信号とパラレル信号は有効である。一方、ステータス情報に有効でないことが示されている場合、クロック信号及びパラレル信号の少なくともいずれかは、有効でない。
【００２８】
以下、第１実施形態に係る信号変換装置１１０における動作の例について説明する。  
図３〜図５は、信号変換装置における動作を例示する模式図である。  
これらの図は、パラレル信号の例を示している。これらの図において、横軸は、時間ｔｍである。これらの図において、パラレル信号が、時間的に、図中の右から順に出力される。簡略化のため、パラレル信号に相当する複数の信号のそれぞれは記載せず、複数の信号のそれぞれをまとめて「Ｄ１［１］」〜「Ｄ１［２０］」などのように記載している。これらの図においては、１番目のデータ（信号）〜２０番目のデータ（信号）が例示されてる。データ（信号）の数は、任意である。
【００２９】
図３の例では、期間ＰＲ１において、第１ステータス情報ＳＴ１により有効ではないと判定されている。この期間ＰＲ１においては、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１の少なくともいずれかが、有効ではない。このとき、第１シリアルパラレル変換部１１だけを用い、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１を用いた場合、期間ＰＲ１の間は正常なパラレル信号を出力させることができない。このため、バースト的に誤りを生じる。
【００３０】
これに対し、第１実施形態においては、選択出力部４０により、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２を用いて、第１バッファ２１及び第２バッファ２２に格納されたデータ（第１パラレル信号ＰＬ１及び第２パラレル信号ＰＬ２）を選択して、出力パラレル信号Ｓ０ｘとして出力する。出力パラレル信号Ｓ０ｘは、出力クロック信号ＣＬｘに同期した信号である。
【００３１】
図４に示すように、期間ＰＲ２において、第１ステータス情報ＳＴ１により、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１の少なくともいずれかが、有効ではないと判定されている。第１実施形態においては、期間ＰＲ２において、有効ではない第１パラレル信号ＰＬ１ではなく、有効な第２パラレル信号ＰＬ２が選択され、出力パラレル信号Ｓ０ｘとして出力される。有効でない第１パラレル信号ＰＬ１が出力パラレル信号Ｓ０ｘとして出力させることが回避される。バースト的な誤りの発生の確率を低減することができる。図４に示す例では、期間ＰＲ２の後、第２パラレル信号ＰＬ２が出力パラレル信号Ｓ０ｘとして出力され続ける。
【００３２】
図５に示すように、期間ＰＲ３において、第１ステータス情報ＳＴ１により、第１クロック信号ＣＬ１及び第１パラレル信号ＰＬ１の少なくともいずれかが、有効ではないと判定されている。この例でも、期間ＰＲ３において、有効な第２パラレル信号ＰＬ２が、選択され、出力パラレル信号Ｓ０ｘとして出力される。そして、期間ＰＲ２の後は、第１パラレル信号ＰＬ１が出力パラレル信号Ｓ０ｘとして出力される。
【００３３】
実施形態において、第１ステータス情報ＳＴ１の第１情報が、第１クロック信号ＣＬ１が有効であり、第１パラレル信号ＰＬ１が有効である情報を含むときには、例えば、選択出力部４０は、第１バッファ２１に格納された第１パラレル信号ＰＬ１に基づく信号を、出力パラレル信号Ｓ０ｘとして出力する。第２ステータス情報ＳＴ２の第２情報が、第２クロック信号ＣＬ２が有効であり、第２パラレル信号ＰＬ２が有効である情報を含むときには、例えば、選択出力部４０は、第２バッファ２２に格納された第２パラレル信号ＰＬ２に基づく信号を、出力パラレル信号Ｓ０ｘとして出力しても良い。
【００３４】
例えば、選択出力部４０が、第１バッファ２１に格納された第１パラレル信号ＰＬ１に基づく信号を出力パラレル信号Ｓ０ｘとして出力しているときに、第１情報が、第１クロック信号ＣＬ１が有効であり、第１パラレル信号ＰＬ１が有効である情報を含む場合、選択出力部４０は、第１バッファ２１に格納された第１パラレル信号ＰＬ１に基づく信号を出力パラレル信号Ｓ０ｘとして出力し続けても良い。
【００３５】
（第２実施形態）  
図６は、第２実施形態に係る信号変換装置を例示する模式図である。  
図６に示すように、第２実施形態に係る信号変換装置１２０は、第１シリアルパラレル変換部１１、第２シリアルパラレル変換部１２、第１バッファ２１、第２バッファ２２、クロック生成部３０及び選択出力部４０に加えて、同期部５０をさらに含む。第１シリアルパラレル変換部１１、第２シリアルパラレル変換部１２、第１バッファ２１、第２バッファ２２、クロック生成部３０及び選択出力部４０については、第１実施形態に関する説明と同様なので、説明を省略する。同期部５０は、他の要素とは別の回路（半導体装置を含む）として設けられても良い。または、同期部５０は、他の要素の少なくとも一部と共に１つの回路（半導体装置を含む）に設けられても良い。同期部５０は、機能的に分けられた部分でも良い。
【００３６】
同期部５０は、第１バッファ２１に格納された第１パラレル信号ＰＬ１と、第２バッファ２２に格納された第２パラレル信号ＰＬ２と、を比較する。同期部５０は、同期をとる。同期部５０は、例えば、上記の比較の結果に応じて同期をとる。例えば、同期部５０は、第１バッファ２１に格納された第１パラレル信号ＰＬ１と、第２バッファ２２に格納された第２パラレル信号Ｐｌ２と、を比較して、ずれを検出して補正する。
【００３７】
信号変換装置１２０も、例えば、信号多重化装置である。信号変換装置１２０においては、複数の系統（例えば２系統）のシリアルパラレル変換部の間においてタイミングのずれがある場合でも、有効なパラレル信号を出力し続けることができる。例えば、バースト的なエラーの発生の確率を低減することができる。より安定した通信が可能な信号変換装置を提供することができる。
【００３８】
以下、タイミングのずれの例について説明する。  
図７は、バッファを例示する模式図である。  
図７に示すように、パラレル信号を格納するバッファは、２次元の構成を有する。１つの次元は、パラレル信号と同じ幅ＤＷ１（長さ）を有する。別の次元の幅ＤＷ２は、一般的には、「深さ」と表現される。「深さ」の数は、「段」と表現される。例えば、「深さ」が２の場合、「段数が２のバッファ」または「２段のバッファ」と表現される。「深さ」が深いほど、多くの信号を格納することができる。「深さが１」、すなわち、「１段のバッファ」では、１つのパラレル信号が格納される。
【００３９】
図８〜図１１は、複数のバッファにおける信号の格納状態を例示する模式図である。  
これらの図は、第１バッファ２１及び第２バッファ２２におけるデータ（パラレル信号（第１パラレル信号ＰＬ１及び第２パラレル信号ＰＬ２））の格納状態を例示している。以下の例では、「ＸＡ」、「ＸＢ」、「ＸＣ」、「ＸＤ」、「ＸＥ」及び「ＸＦ」などと続くパラレル信号がバッファに格納される。「ＸＡ」、「ＸＢ」、「ＸＣ」、「ＸＤ」、「ＸＥ」及び「ＸＦ」のそれぞれは、所定の幅ＤＷ１のデータを有する信号である。
【００４０】
図８に示す例では、複数のバッファ（例えば第１バッファ２１及び第２バッファ２２）のそれぞれにおいて、「ＸＡ」、「ＸＢ」、「ＸＣ」及び「ＸＤ」の信号が、新しい信号から、順に書き込まれる。
【００４１】
図９に示すように、次の信号「ＸＥ」が入力されると、最も古い信号である信号「ＸＡ」に代わって、新しい信号「ＸＥ」が格納される。このようにして、段の数に対応する数の信号が書き込まれる。
【００４２】
シリアルパラレル変換部に入力されるシリアル信号に、時間的なずれがある場合がある。または、シリアルパラレル変換部で復元したクロックの周波数または位相にずれがある場合がある。このような場合において、シリアルパラレル変換部から出力されてバッファに格納されるタイミングに、ずれが生じる場合がある。
【００４３】
このような場合、例えば、図１０に示すように、第１バッファ２１において、１段の遅れが生じる場合がある。または、図１１に示すように、第２バッファ２２において、２段の遅れが生じる場合がある。これらの遅れが、「ずれ」となる。このような「ずれ」が生じたまま、第１バッファ２１に格納された第１パラレル信号ＰＬ１、及び、第２バッファ２２に格納された第２パラレル信号ＰＬ２の選択を行うと、例えば、同じ信号が複数回出力される場合がある。または、一部の信号が出力されない場合がある。このため、元の「ＸＡ」、「ＸＢ」、「ＸＣ」、「ＸＤ」、「ＸＥ」及び「ＸＦ」の順で信号が出力されない可能性がある。
【００４４】
これに対して、同期部５０において、第１バッファ２１に格納された第１パラレル信号ＰＬ１と、第２バッファ２２に格納された第２パラレル信号ＰＬ２と、の比較が行われる。比較の結果に基づいて、同期部５０において、同期をとる。例えば、複数のバッファ（第１バッファ２１及び第２バッファ２２など）のそれぞれに格納された信号（第１パラレル信号ＰＬ１及び第２パラレル信号ＰＬ２など）を比較して、共通の信号を見つける。これにより、「ずれ」が検出される。選択出力部４０が信号（出力パラレル信号Ｓ０ｘ）を出力する際に、同期部５０は、選択出力部４０に、その「ずれ」を補正して出力させる。これにより、元の順で信号が出力されない可能性を抑制できる。
【００４５】
例えば、図１０に例示する、第１バッファ２２の信号「ＸＢ」を出力した後に、第２バッファ２２が選択された場合に、同期をとらない場合には、信号「ＸＤ」が出力されてしまう。この場合、信号「ＸＣ」がスキップされる。
【００４６】
これに対して、同期部５０により、１つ単位の「ずれ」が生じていることが検出される。そして、第２バッファ２２が選択された際に、その１つの単位の「ずれ」に相当する信号（データ）を補正して、１つ前の信号「ＸＣ」を出力させるように制御する。
【００４７】
このような制御により、複数の系統（例えば２系統）で設けられたシリアルパラレル変換部の間にタイミングの「ずれ」がある場合に、有効なパラレル信号を出力し続けることができる。これにより、バースト的なエラーの発生の確率をより低減できる。より安定した通信が可能な信号変換装置を提供することができる。
【００４８】
例えば、１つのバッファにおいて、段の数が多いほど、「ずれ」が大きくなっても同期を維持し易い。このため、「ずれ」が大きくなる可能性がある場合には、バッファの段の数を大きくすることが望ましい。一方、バッファの段の数が少ないほど、ハードウェアを簡易にすることができる。「ずれ」が大きくならない場合には、段の数を少なくすることが望ましい。バッファの段の数は、例えば、想定されるずれの大きさ（ずれの単位の数）と同程度であることが望ましい。例えば、ずれがほとんど発生しない場合には、段の数は、１でも良い。
【００４９】
既に説明したように、クロック生成部３０において出力クロック信号ＣＬｘが生成される。既に説明したように、ステータス情報によりシリアルパラレル信号の出力が有効でないことが示された場合、その出力されたクロック信号も有効でない可能性がある。例えば、第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２のどちらか１つを使った場合、一時的にこれらのクロック信号が有効でなくなる場合がある。クロック信号が有効でなくなった場合、出力される出力パラレル信号が有効であっても、これを信号として認識することができなくなってしまう。
【００５０】
実施形態においては、クロック生成部３０において、複数のステータス情報（例えば、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２など）と、複数のクロック信号（例えば第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）を用いることで、出力クロック信号ＣＬｘを継続的に、正常に、出力させることができる。
【００５１】
以下、クロック生成部３０のいくつかの例について説明する。  
図１２は、クロック生成部の例を示す模式図である。  
図１２に例示するクロック生成部３０においては、例えば、クロック切替部３７が設けられる。クロック切替部３７には、複数のステータス情報（第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２など）、及び、複数のクロック信号（第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）が入力される。
【００５２】
クロック切替部３７は、複数のクロック信号（第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）を用いて、複数のクロック信号（第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）の１つを切り換えて出力する。例えば、第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２のうちで、有効なクロック信号を、出力クロック信号ＣＬｘとして出力する。例えば、複数のクロック信号の１つが有効でなくなった場合にも、正常な出力クロック信号ＣＬｘを継続して出力することができる。
【００５３】
このように、図１２に示す例においては、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第１バッファ２１に格納された第１パラレル信号ＰＬ１であるとき、クロック生成部３０は、第１クロック信号ＣＬ１を出力クロック信号ＣＬｘとして出力する。一方、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第２バッファ２２に格納された第２パラレル信号ＰＬ２であるとき、クロック生成部３０は、第２クロック信号ＣＬ２を出力クロック信号ＣＬｘとして出力する。
【００５４】
図１３は、クロック生成部の別の例を示す模式図である。  
図１３に例示するクロック生成部３０においては、出力クロック信号ＣＬｘの位相を、複数のクロック信号（第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）のうちで有効なクロック信号に合わせるように制御が行われる。
【００５５】
図１３に示すように、このクロック生成部３０においては、第１位相推定部３４ａ、第２位相推定部３４ｂ、位相制御部３５Ａ及びクロック出力部３５Ｂが設けられる。
【００５６】
第１位相推定部３４ａには、出力クロック信号ＣＬｘ、第１クロック信号ＣＬ１及び第１ステータス情報ＳＴ１が入力される。第１位相推定部３４ａにおいて、出力クロック信号ＣＬｘ及び第１クロック信号ＣＬ１の間における位相差が推定される。第２位相推定部３４ｂには、出力クロック信号ＣＬｘ、第２クロック信号ＣＬ２及び第２ステータス情報ＳＴ２が入力される。第２位相推定部３４ｂにおいて、出力クロック信号ＣＬｘ及び第２クロック信号ＣＬ２の間における位相差が推定される。位相制御部３５Ａでは、これらの位相差の推定値を用いて、クロック出力部３５Ｂから出力されるクロック信号（出力クロック信号ＣＬｘ）の位相を変化（例えば増減）させる。
【００５７】
例えば、出力クロック信号ＣＬｘの位相に比べて第１クロック信号ＣＬ１の位相が進んでいる場合には、クロック出力部３５Ｂから出力される出力クロック信号ＣＬｘの位相を増加させて、出力クロック信号ＣＬｘの位相が早まるように制御する。この際、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２を用い、有効なクロック信号に対応する位相の推定値を用いるように制御する。例えば、第１ステータス情報ＳＴ１により第１クロック信号ＣＬ１が有効でないことが示されており、第２ステータス情報ＳＴ２により第２クロック信号ＣＬ２が有効であることが示されている場合がある。このとき、第２位相推定部３４ｂからの推定値を用いて制御する。これにより、正常なクロック（出力クロック信号ＣＬｘ）を継続的に出力させることができる。
【００５８】
このように、図１４に示す例においては、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第１バッファ２１に格納された第１パラレル信号ＰＬ１であるとき、クロック生成部３０により生成される出力クロック信号ＣＬｘの位相は、第１クロック信号ＣＬ１の位相と同期する。一方、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第２バッファ２２に格納された第２パラレル信号ＰＬ２であるとき、クロック生成部３０により生成される出力クロック信号ＣＬｘの位相は、第２クロック信号ＣＬ２の位相と同期する。
【００５９】
図１３の例においては、図１２に示した例のようにクロック信号自体を切り替えない。このため、例えば、切り替えに伴って生じるクロックジッタを低減できる。例えば、出力クロック信号ＣＬｘの品質をより高くすることができる。
【００６０】
図１４は、クロック生成部の別の例を示す模式図である。  
図１４に例示するクロック生成部３０においては、出力クロック信号ＣＬｘの周波数を、複数のクロック信号（第１クロック信号ＣＬ１及び第２クロック信号ＣＬ２など）のうちで有効なクロック信号に合わせるように制御が行われる。
【００６１】
図１４に示すように、このクロック生成部３０においては、第１周波数推定部３１ａ、第２周波数推定部３１ｂ、周波数制御部３２Ａ及びクロック出力部３２Ｂが設けられる。
【００６２】
第１周波数推定部３１ａには、出力クロック信号ＣＬｘ、第１クロック信号ＣＬ１及び第１ステータス情報ＳＴ１が入力される。第１周波数推定部３１ａにおいて、これらのクロック信号の間における周波数の差が推定される。第２周波数推定部３１ｂには、出力クロック信号ＣＬｘ、第２クロック信号ＣＬ２及び第２ステータス情報ＳＴ２が入力される。第２周波数推定部３１ｂにおいて、これらのクロック信号の間における周波数の差が推定される。周波数制御部３２Ａでは、これらの周波数の差の推定値を用いて、クロック出力部３２Ｂから出力される出力クロック信号ＣＬｘの周波数を変化（例えば増減）させる。
【００６３】
例えば、出力クロック信号ＣＬｘに比べて第１クロック信号ＣＬ１の周波数が高い場合には、出力クロック信号ＣＬｘの周波数を増加させるように制御する。この際、第１ステータス情報ＳＴ１及び第２ステータス情報ＳＴ２を用い、有効なクロック信号に対応する周波数の推定値を用いるように制御する。例えば、第１ステータス情報ＳＴ１により第１クロック信号ＣＬ１が有効でないことが示されており、第２ステータス情報ＳＴ２により第２クロック信号ＣＬ２が有効であることが示されている場合がある。このとき、第２周波数推定部３１ｂからの推定値を用いて周波数を制御する。これにより、正常なクロック（出力クロック信号ＣＬｘ）を継続的に出力させることができる。
【００６４】
このように、図１４に示す例においては、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第１バッファ２１に格納された第１パラレル信号ＰＬ１であるとき、クロック生成部３０により生成される出力クロック信号ＣＬｘの周波数は、第１クロック信号ＣＬ１の周波数と同期する。一方、出力パラレル信号Ｓ０ｘとして選択される上記の１つのパラレル信号が、第２バッファ２２に格納された第２パラレル信号ＰＬ２であるとき、クロック生成部３０により生成される出力クロック信号ＣＬｘの周波数は、第２クロック信号ＣＬ２の周波数と同期する。
【００６５】
例えば、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２とにおける位相の差よりも、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２とにおける周波数の差の方が小さい可能性が高い。これは、元のシリアル信号が同じ場合には、周波数が一致し易いのに対して、位相は伝送する経路の長さなどによって変化する場合があるからである。第１周波数推定部３１ａで推定された推定値と、第２周波数推定部３１ｂで推定された推定値と、の差（ずれ）は、第１位相推定部３４ａで推定された値と、第２位相推定部３４ｂで推定された推定値と、の差（ずれ）よりも小さいと考えられる。このため、図１４の例においては、図１２の例または図１３の例に比べて、クロックを切り替えたことによって生じるクロックジッタの増加をより低減することができる。
【００６６】
上記の実施形態において、シリアル信号（例えば、第１シリアル信号Ｓ０１及び第２シリアル信号Ｓ０２）は、無線受信部から入力されても良い。
【００６７】
図１５は、シリアル信号の例を示す模式図である。  
図１５に示すように、パラレルシリアル変換部ＰＳＣで生成されたシリアル信号ＳＳが無線送信部７５に送信されても良い。無線送信部７５からのシリアル信号ＳＳがアンテナ７５Ａを介して送信されても良い。送信されたシリアル信号ＳＳが、信号変換装置に設けられる無線受信部により受信され、第１シリアル信号Ｓ０１及び第２シリアル信号Ｓ０２などとなっても良い。無線通信において、振幅変調、周波数変調及び位相変調の少なくともいずれかの変調が行われても良い。
【００６８】
以下、無線受信部についてのいくつかの例について説明する。
【００６９】
図１６は、実施形態に係る別の信号変換装置を例示する模式図である。  
図１６に示すように、信号変換装置１３０において、第１無線受信部７１、第２無線受信部７２、第１アンテナ７１Ａ及び第２アンテナ７２Ａが設けられる。これら以外の構成は、信号変換装置１２０と同様であるので、説明を省略する。
【００７０】
第１アンテナ７１Ａが、第１無線受信部７１に接続される。第１無線受信部７１の出力が、第１シリアル信号Ｓ０１として、第１シリアルパラレル変換部１１に供給される。
【００７１】
第２アンテナ７２Ａが、第２無線受信部７２に接続される。第２無線受信部７２の出力が、第２シリアル信号Ｓ０２として、第２シリアルパラレル変換部１２に供給される。
【００７２】
このように、第１シリアル信号Ｓ０１及び第２シリアル信号Ｓ０２は、無線受信部から出力されても良い。第１シリアル信号Ｓ０１は、第１無線受信部７１から出力され、第２シリアル信号Ｓ０２は、第２無線受信部７２から出力されても良い。複数のシリアルパラレル変換部のそれぞれに対応して、１つの無線受信部が設けられても良い。
【００７３】
無線通信でシリアル信号を伝送する場合、無線伝搬に伴う劣化要因（例えばフェージングまたは干渉波など）により、有線通信で伝送した場合と比べて、信号が劣化しやすい場合がある。複数のシリアルパラレル変換部のそれぞれに対応して、１つの無線受信部が設けることにより、より安定して、有効な信号を選択して出力することができる。
【００７４】
一般的に、無線通信の伝搬に伴う劣化は、無線受信部毎に異なる傾向がある。そのため、複数の信号が有効でなくなる可能性が高い。例えば、複数の無線受信部を空間的に離して設置することが望ましい。これにより、例えば、伝搬に伴う劣化の傾向をより異ならせることができる。バースト的な誤りの発生の確率をより効果的に低減することができる。
【００７５】
複数の無線受信部を空間的に離したときの、伝搬に伴う劣化の傾向を異ならせる効果は、無線通信に用いる周波数の波長に比例して変化する。例えば、無線通信の周波数を高く（例えばミリ波など）することで、伝搬に伴う劣化の傾向をより異ならせることができる。無線通信の周波数を高くすることで、より小さいサイズで高い性能を得ることができる。
【００７６】
図１７は、実施形態に係る別の信号変換装置を例示する模式図である。  
図１７に示すように、信号変換装置１３１において、第１無線受信部７１及び第１アンテナ７１Ａが設けられる。これら以外の構成は、信号変換装置１２０と同様であるので、説明を省略する。
【００７７】
信号変換装置１３１においては、１つの無線受信部（第１無線受信部７１）が設けられる。そして、生成したシリアル信号が複数に分岐される。例えば、第１シリアル信号Ｓ０１は、無線受信部（第１無線受信部７１）の出力が分岐された複数の出力信号の１つである。第２シリアル信号Ｓ０２は、この複数の出力信号の別の１つである。
【００７８】
信号変換装置１３１においては、無線伝搬に伴う劣化の傾向は、第１シリアル信号Ｓ０１と第２シリアル信号Ｓ０２とで、実質的に同じと考えられる。しかしながら、第１シリアル信号Ｓ０１と第２シリアル信号Ｓ０２とにおいて、分岐してからシリアルパラレル変換部までの伝送が互いに異なり、シリアルパラレル変換部が互いに異なる。これにより、信号が有効でなくなる期間に差が生じる。これにより、複数の信号の１つが有効でなくなった場合でも有効な信号を出力させることがより容易になる。バースト誤りが生じる確率を低減できる。
【００７９】
信号変換装置１３１の構成は、信号変換装置１３０の構成よりも簡単である。
【００８０】
実施形態において、シリアルパラレル変換部の数は、３以上でも良い。
【００８１】
図１８は、実施形態に係る別の信号変換装置を例示する模式図である。  
図１８に示すように、信号変換装置１４０は、複数のシリアルパラレル変換部（第１シリアルパラレル変換部１１〜第Ｎシリアルパラレル変換部１０Ｎ）と、複数のバッファ（第１バッファ２１〜第Ｎバッファ２０Ｎ）と、クロック生成部３０と、選択出力部４０と、を含む。この記載において、「Ｎ」は、２以上の整数である。
【００８２】
複数のシリアルパラレル変換部のそれぞれは、シリアル信号（第１シリアル信号Ｓ０１〜第Ｎシリアル信号Ｓ０Ｎ）を受信して、シリアル信号と同期したクロック信号（第１クロック信号ＣＬ１〜第Ｎクロック信号ＣＬＮ）と、シリアル信号をパラレル化したパラレル信号（第１パラレル信号ＰＬ１〜第Ｎパラレル信号ＰＬＮ）と、クロック信号及びパラレル信号の少なくともいずれかに関する情報を含むステータス情報（第１ステータス情報ＳＴ１〜第Ｎステータス情報ＳＴＮ）と、を生成する。
【００８３】
複数のバッファは、複数のシリアルパラレル変換部のそれぞれのパラレル信号をそれぞれ格納する。
【００８４】
クロック生成部３０は、複数のシリアルパラレル変換部のそれぞれのクロック信号及び複数のシリアルパラレル変換部のそれぞれのステータス情報を用いて出力クロック信号ＣＬｘを生成する。
【００８５】
選択出力部４０は、複数のシリアルパラレル変換部のそれぞれのステータス情報を用いて、複数のバッファに格納された複数のシリアルパラレル変換部のそれぞれのパラレル信号から選択された１つのパラレル信号に基づく信号を出力クロック信号ＣＬｘに同期した出力パラレル信号Ｓ０ｘとして出力する。
【００８６】
例えば、「Ｎ」が３以上の場合、以下となる。第３シリアルパラレル変換部（第Ｎシリアルパラレル変換部１０Ｎ）及び第３バッファ（第Ｎバッファ２０Ｎ）が設けられる。第３シリアルパラレル変換部は、第３シリアル信号（第Ｎシリアル信号Ｓ０Ｎ）を受信して、第３シリアル信号と同期した第３クロック信号（第Ｎクロック信号ＣＬＮ）と、第３シリアル信号をパラレル化した第３パラレル信号（第Ｎパラレル信号ＰＬＮ）と、第３クロック信号及び第３パラレル信号の少なくともいずれかに関する第３情報を含む第３ステータス情報（第Ｎステータス情報ＳＴＮ）と、を生成する。第３バッファは、第３パラレル信号を格納する。
【００８７】
クロック生成部３０は、第３クロック信号及び第３ステータス情報をさらに用いて出力クロック信号ＣＬｘを生成する。
【００８８】
選択出力部４０は、第３ステータス情報をさらに用いて、第１バッファに格納された第１パラレル信号と、第２バッファに格納された第２パラレル信号と、第３バッファに格納された第３パラレル信号と、の１つのパラレル信号に基づく信号を、出力クロック信号ＣＬｘに同期した出力パラレル信号Ｓ０ｘとして出力する。
【００８９】
例えば、系統数を増やすことで、すべての信号が有効でなくなる可能性が低くなる。バースト誤りが発生する確率をより低減できる。系統数を増やすことで、さらに性能を高めることができる。
【００９０】
信号変換装置１４０において、シリアル信号（第１シリアル信号Ｓ０１〜第Ｎシリアル信号Ｓ０Ｎ）は、無線受信部で受信されても良い。
【００９１】
図１９は、実施形態に係る別の信号変換装置を例示する模式図である。  
図１９に示すように、信号変換装置１４１においては、複数のシリアルパラレル変換部（第１シリアルパラレル変換部１１〜第Ｎシリアルパラレル変換部１０Ｎ）と、複数の無線受信部（第１無線受信部７１〜第Ｎ無線受信部７０Ｎ）と、が設けられる。第１アンテナ７１Ａ〜第Ｎアンテナ７０ＮＡが、第１無線受信部７１〜第Ｎ無線受信部７０Ｎに接続される。第１無線受信部７１〜第Ｎ無線受信部７０Ｎの出力（シリアル信号）が、第１シリアルパラレル変換部１１〜第Ｎシリアルパラレル変換部１０Ｎに供給される。
【００９２】
このように、シリアルパラレル変換部の数が３以上のときに、複数のシリアルパラレル変換部に、無線受信部をそれぞれ設けてもよい。
【００９３】
図２０は、実施形態に係る別の信号変換装置を例示する模式図である。  
図２０に示すように、信号変換装置１４２においては、複数のシリアルパラレル変換部（第１シリアルパラレル変換部１１〜第Ｎシリアルパラレル変換部１０Ｎ）と、１つの無線受信部（第１無線受信部７１）が設けられる。第１無線受信部７１による受信信号から生成したシリアル信号が分岐されて複数のシリアルパラレル変換部に入力される。このように、複数のシリアル信号の１つは、第１無線受信部７１の出力が分岐された複数の出力信号の１つでも良い。複数のシリアル信号の別の１つは、この複数の出力信号の別の１つでも良い。
【００９４】
信号変換装置１３０、１３１、１４０〜１４２において、同期部５０を省略しても良い。
【００９５】
上記の実施形態において、複数のシリアル信号（例えば、第１シリアル信号Ｓ０１及び第２シリアル信号Ｓ０２など）は、例えば、映像信号と映像信号用クロック信号とを多重して生成されたシリアル信号が伝送された信号でもよい。複数のシリアル信号（例えば、第１シリアル信号Ｓ０１及び第２シリアル信号Ｓ０２など）は、例えば、映像信号と制御信号と映像信号用クロック信号とを多重して生成されたシリアル信号が伝送された信号でもよい。
【００９６】
実施形態に係る信号変換装置は、１つまたは複数の回路を含んでも良い。この１つまたは複数の回路は、上記の第１シリアルパラレル変換部１１、上記の第２シリアルパラレル変換部１２、上記の第１バッファ２１、上記の第２バッファ２２、上記のクロック生成部３０、及び、上記の選択出力部４０のそれぞれの機能を実行可能でも良い。
【００９７】
実施形態は、例えば、信号の変換方法に関する。実施形態は、例えば、シリアル信号をパラレル信号に変換する方法に関する。
【００９８】
パラレル信号及びクロック信号をシリアル信号に多重化して伝送し、受信側でシリアル信号を用いて元のパラレル信号及びクロック信号を復元して出力する方法がある。このような変換は、一般的に、シリアルパラレル変換と呼ばれる。シリアルパラレル変換では、受信したシリアル信号から元のクロック信号を再生し、再生したクロックを用いてシリアル信号をパラレル信号に変換して出力する。この際、クロック信号の再生が正常に行えず、クロック信号が有効でなくなる場合がある。このため、パラレル信号を正常に出力することができなくなる場合がある。これにより、バースト的にエラーが発生してしまう。
【００９９】
実施形態においては、例えば、シリアルパラレル変換において、クロックの信号が正常に行えない状態となった場合でも、バースト的なエラーの発生の確率を低減できる。
【０１００】
実施形態によれば、安定した通信が可能な信号変換装置を提供できる。
【０１０１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、信号変換装置に含まれるシリアルパラレル変換部、バッファ、クロック生成部及び選択出力部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１０２】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０３】
その他、本発明の実施の形態として上述した信号変換装置を基にして、当業者が適宜設計変更して実施し得る全ての信号変換装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１０Ｎ…第Ｎシリアルパラレル変換部、  １１…第１シリアルパラレル変換部、  １２…第２シリアルパラレル変換部、  ２０Ｎ…第Ｎバッファ、  ２１…第１バッファ、  ２２…第２バッファ、  ３０…クロック生成部、  ３１ａ、３１ｂ…第１、第２周波数推定部、  ３２Ａ…周波数制御部、  ３２Ｂ…クロック出力部、  ３４ａ、３４ｂ…第１、第２位相推定部、  ３５Ａ…位相制御部、  ３５Ｂ…クロック出力部、  ３７…クロック切替部、  ４０…選択出力部、  ５０…同期部、  ７０ＮＡ…第Ｎアンテナ、  ７０Ｎ…第Ｎ無線受信部、  ７１…第１無線受信部、  ７１Ａ…第１アンテナ、  ７２…第２無線受信部、  ７２Ａ…第２アンテナ、  ７５…無線送信部、  ７５Ａ…アンテナ、  １１０、１２０、１３０、１３１、１４０、１４１、１４２…信号変換装置、  ＣＬ１、ＣＬ２、ＣＬＮ…第１、第２、第Ｎクロック信号、  ＣＬＺ１、ＣＬＺ２…クロック信号、  ＣＬｘ…出力クロック信号、  ＤＷ１、ＤＷ２…幅、  ＰＬ１、ＰＬ２、ＰＬＮ…第１、第２、第Ｎパラレル信号、  ＰＬＺ１、ＰＬＺ２…パラレル信号、  ＰＲ１、ＰＲ２、ＰＲ３…期間、  ＰＳＣ…パラレルシリアル変換部、  Ｓ０１、Ｓ０２、Ｓ０Ｎ…第１、第２、第Ｎシリアル信号、  Ｓ０ｘ…出力パラレル信号、  ＳＰＣ…シリアルパラレル変換部、  ＳＳ…シリアル信号、  ＳＴ１、ＳＴ２、ＳＴＮ…第１、第２、第Ｎステータス情報、  ｔｍ…時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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