(57)【要約】【課題】不要な起動遅延を解消して出力アンダーシュートを抑制する。【解決手段】ソフトスタート回路は、電源装置の起動時にその出力電圧またはこれに応じた帰還電圧を検出し、その検出値に応じた初期値から出力電圧または帰還電圧の目標値を緩やかに引き上げていく。図に即して述べると、ソフトスタート回路は、時刻ｔ２２において、イネーブル信号ＥＮがハイレベルに立ち上げられたときに、帰還電圧Ｖｆｂの電圧値を検出し、これと比較参照される基準電圧Ｖｒｅｆの初期値を帰還電圧Ｖｆｂの検出値と等しい電圧値に設定した上で、当該初期値から基準電圧Ｖｒｅｆを緩やかに引き上げていく。その結果、出力電圧Ｖｏが遅滞なく上昇し始めるので、不要な起動遅延を解消して出力アンダーシュートを抑制することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
電源装置の起動時にその出力電圧またはこれに応じた帰還電圧を検出し、その検出値に応じた初期値から前記出力電圧または前記帰還電圧の目標値を緩やかに引き上げていくことを特徴とするソフトスタート回路。
【請求項２】
前記出力電圧または前記帰還電圧の目標値として、これらと比較参照される基準電圧またはソフトスタート電圧の電圧値を可変制御することを特徴とする請求項１に記載のソフトスタート回路。
【請求項３】
前記基準電圧または前記ソフトスタート電圧の初期値は、前記出力電圧または前記帰還電圧の検出値と等しい電圧値に設定されることを特徴とする請求項２に記載のソフトスタート回路。
【請求項４】
前記出力電圧または前記帰還電圧をデジタル信号に変換するアナログ／デジタル変換器を含み、前記デジタル信号を用いて前記基準電圧または前記ソフトスタート電圧の初期値を設定することを特徴とする請求項３に記載のソフトスタート回路。
【請求項５】
前記アナログ／デジタル変換器は、前記電源装置のイネーブル信号に応じて動作可否が制御されることを特徴とする請求項４に記載のソフトスタート回路。
【請求項６】
請求項１〜請求項５のいずれか一項に記載のソフトスタート回路を有し、出力電圧またはこれに応じた帰還電圧がその目標値と一致するように出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成することを特徴とする電源装置。
【請求項７】
出力トランジスタをオン／オフさせて前記入力電圧から前記出力電圧を生成するスイッチング電源であることを特徴とする請求項６に記載の電源装置。
【請求項８】
前記出力電圧または前記帰還電圧と基準電圧との差分に応じた誤差信号を生成するエラーアンプを有し、前記誤差信号を用いて出力帰還制御を行うことを特徴とする請求項７に記載の電源装置。
【請求項９】
前記誤差信号とスロープ信号とを比較して比較信号を生成するコンパレータと、
前記比較信号を用いてスイッチ出力段のオンデューティ制御を行うドライバと、
をさらに有することを特徴とする請求項８に記載の電源装置。
【請求項１０】
出力トランジスタのオン抵抗値を連続的に変化させて前記入力電圧から前記出力電圧を生成するリニア電源であることを特徴とする請求項６に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、ソフトスタート回路に関する。
【背景技術】
【０００２】
従来より、入力電圧から出力電圧を生成する電源装置の多くは、起動時の突入電流を抑制するための手段として、所定のソフトスタート時間を掛けて出力電圧を緩やかに立ち上げるソフトスタート回路を備えている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６６４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のソフトスタート回路では、出力電圧がゼロ値まで下がり切っていない再起動時において、不要な起動遅延（延いては、これに伴う出力アンダーシュート）を生じるおそれがあった。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、不要な起動遅延を解消することのできるソフトスタート回路、及び、これを用いた電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているソフトスタート回路は、電源装置の起動時にその出力電圧またはこれに応じた帰還電圧を検出し、その検出値に応じた初期値から前記出力電圧または前記帰還電圧の目標値を緩やかに引き上げていく構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るソフトスタート回路は、前記出力電圧または前記帰還電圧の目標値として、これらと比較参照される基準電圧またはソフトスタート電圧の電圧値を可変制御する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るソフトスタート回路において、前記基準電圧または前記ソフトスタート電圧の初期値は、前記出力電圧または前記帰還電圧の検出値と等しい電圧値に設定される構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るソフトスタート回路は、前記出力電圧または前記帰還電圧をデジタル信号に変換するアナログ／デジタル変換器を含み、前記デジタル信号を用いて前記基準電圧または前記ソフトスタート電圧の初期値を設定する構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成るソフトスタート回路において、前記アナログ／デジタル変換器は、前記電源装置のイネーブル信号に応じて動作可否が制御される構成（第５の構成）にするとよい。
【００１２】
また、本明細書中に開示されている電源装置は、上記第１〜第５いずれかの構成から成るソフトスタート回路を有し、出力電圧またはこれに応じた帰還電圧がその目標値と一致するように出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第６の構成）とされている。
【００１３】
なお、上記第６の構成から成る電源装置は、出力トランジスタをオン／オフさせて前記入力電圧から前記出力電圧を生成するスイッチング電源である構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成る電源装置は、前記出力電圧または前記帰還電圧と基準電圧との差分に応じた誤差信号を生成するエラーアンプを有し、前記誤差信号を用いて出力帰還制御を行う構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る電源装置は、前記誤差信号とスロープ信号とを比較して比較信号を生成するコンパレータと、前記比較信号を用いてスイッチ出力段のオンデューティ制御を行うドライバと、をさらに有する構成（第９の構成）にするとよい。
【００１６】
或いは、上記第６の構成から成る電源装置は、出力トランジスタのオン抵抗値を連続的に変化させて前記入力電圧から前記出力電圧を生成するリニア電源である構成（第８の構成）にしてもよい。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、不要な起動遅延を解消することのできるソフトスタート回路、及び、これを用いた電源装置を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】電源装置の基本構成を示す回路図
【図２】出力アンダーシュートが発生する様子を示すタイミングチャート
【図３】電源装置の第１実施形態を示す回路図
【図４】出力アンダーシュートが抑制される様子を示すタイミングチャート
【図５】電源装置の第２実施形態を示す回路図
【図６】電源装置の第３実施形態を示す回路図
【図７】電源装置の第４実施形態を示す回路図
【発明を実施するための形態】
【００１９】
＜基本構成＞
図１は、電源装置の基本構成（＝後述する各実施形態の特長を理解するための参考例に相当）を示す回路図である。
【００２０】
本構成例の電源装置１は、出力トランジスタ１１をオン／オフすることにより、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型のスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）であり、スイッチ出力段１０と、整流平滑回路２０と、分圧回路３０と、エラーアンプ４０と、位相補償回路５０と、クロック信号生成回路６０と、スロープ信号生成回路７０と、ＰＷＭ［pulse width modulation］コンパレータ８０と、ドライバ９０と、ソフトスタート回路１００と、を有する。また、電源装置１には、上記した回路要素のほか、各種保護回路（低入力誤動作防止回路、温度保護回路、過電流保護回路、過電圧保護回路など）を組み込んでも構わない。
【００２１】
スイッチ出力段１０は、出力トランジスタ１１と同期整流トランジスタ１２（本図ではいずれも、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）を含み、それぞれを相補的にオン／オフすることにより、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗを生成する。
【００２２】
なお、本明細書中の「相補的」という文言は、出力トランジスタ１１と同期整流トランジスタ１２それぞれのオン／オフが完全に逆転している場合のほか、それぞれのオン／オフ遷移タイミングに遅延が与えられている場合（＝同時オフ期間が設けられている場合）も含む意味で用いられている。
【００２３】
出力トランジスタ１１のドレインは、入力電圧Ｖｉの入力端に接続されている。出力トランジスタ１１のソースと同期整流トランジスタ１２のドレインは、いずれもスイッチ電圧Ｖｓｗの出力端に接続されている。同期整流トランジスタ１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。
【００２４】
出力トランジスタ１１のゲートには、ゲート信号Ｇ１１が入力されている。出力トランジスタ１１は、ゲート信号Ｇ１１がハイレベルであるときにオンして、ゲート信号Ｇ１１がローレベルであるときにオフする。
【００２５】
一方、同期整流トランジスタ１２のゲートには、ゲート信号Ｇ１２が入力されている。同期整流トランジスタ１２は、ゲート信号Ｇ１２がハイレベルであるときにオンして、ゲート信号Ｇ１２がローレベルであるときにオフする。なお、整流素子としては、同期整流トランジスタ１２に代えて、カソードがスイッチ電圧Ｖｓｗの出力端に接続されてアノードが接地端に接続された整流ダイオード（例えばショットキーバリアダイオード）を用いることも可能である。
【００２６】
整流平滑回路２０は、コイル２１と出力キャパシタ２２を含み、矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成する。コイル２１の第１端は、スイッチ出力段１０の出力端（＝スイッチ電圧Ｖｓｗの出力端）に接続されている。コイル２１の第２端と出力キャパシタ２２の第１端は、いずれも出力電圧Ｖｏの出力端に接続されている。出力キャパシタ２２の第２端は、接地端に接続されている。
【００２７】
分圧回路３０は、出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗３１及び３２を含み、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（＝出力電圧Ｖｏの分圧電圧）を生成する。なお、本図では明示していないが、抵抗３１の両端間には、電源装置１がスムーズに起動するように、スピードアップキャパシタを並列接続してもよい。また、出力電圧Ｖｏがエラーアンプ４０の入力ダイナミックレンジに収まっている場合には、分圧回路３０を省略し、出力電圧Ｖｏをエラーアンプ４０に直接入力しても構わない。
【００２８】
エラーアンプ４０は、反転入力端（−）に印加される帰還電圧Ｖｆｂと、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆ（＝帰還電圧Ｖｆｂの目標値に相当）との差分に応じた誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。
【００２９】
位相補償回路５０は、エラーアンプ４０の出力端（＝誤差電圧Ｖ１の印加端）と接地端との間に直列接続された抵抗５１とキャパシタ５２を含み、誤差電圧Ｖ１の位相を補償してエラーアンプ４０の発振を防止する。
【００３０】
クロック信号生成回路６０は、所定のスイッチング周波数ｆｓｗでパルス駆動される矩形波状のクロック信号Ｓ１を生成する。
【００３１】
スロープ信号生成回路７０は、クロック信号Ｓ１に同期して、三角波状、鋸波状、または、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。
【００３２】
ＰＷＭコンパレータ８０は、反転入力端（−）に印加される誤差電圧Ｖ１と、非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高いときにハイレベルとなる。
【００３３】
ドライバ９０は、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じてゲート信号Ｇ１１及びＧ１２を生成することにより、スイッチ出力段１０のオンデューティ制御を行う。なお、ゲート信号Ｇ１１は、基本的に、クロック信号Ｓ１のパルスエッジでハイレベルにセットされ、比較信号Ｓ２のパルスエッジでローレベルにリセットされる。一方、ゲート信号Ｇ１２は、基本的にゲート信号Ｇ１１の論理反転信号となり、クロック信号Ｓ１のパルスエッジでローレベルにセットされ、比較信号Ｓ２のパルスエッジでハイレベルにリセットされる。
【００３４】
上記の回路構成を採用することにより、本構成例の電源装置１では、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆが一致するように、電圧モード制御方式の出力帰還制御が行われる。
【００３５】
また、本構成例の電源装置１において、ソフトスタート回路１００は、電源装置１の起動時（＝イネーブル信号ＥＮのハイレベル立上げ時）において、所定のソフトスタート時間Ｔｓｓを掛けて基準電圧Ｖｒｅｆをゼロ値（＝ＧＮＤ）から所定の傾きで上昇させる。このようなソフトスタート動作により、出力電圧Ｖｏを緩やかに立ち上げることができるので、起動時の突入電流を抑制することが可能となる。
【００３６】
さらに、本構成例の電源装置１には、イネーブル信号ＥＮに応じてその動作可否を制御する機能が備えられている。より具体的に述べると、イネーブル信号ＥＮがハイレベルとされているときには、電源装置１がイネーブル状態（＝動作状態）となり、スイッチ出力段１０のオン／オフ駆動が行われる。一方、イネーブル信号ＥＮがローレベルとされているときには、電源装置１がディセーブル状態（＝停止状態）となり、スイッチ出力段１０が出力ハイインピーダンス状態（＝出力トランジスタ１１と同期整流トランジスタ１２の双方がオフされた状態）となる。
【００３７】
このように、イネーブル信号ＥＮに応じてその動作可否が制御される電源装置１では、その再起動時（ＥＮ＝Ｈ→Ｌ→Ｈ）におけるソフトスタート動作により、意図しない出力アンダーシュートを生じるおそれがある。以下、図２を参照しながら具体的に説明する。
【００３８】
図２は、本構成例のソフトスタート動作により出力アンダーシュートが発生する様子を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、帰還電圧Ｖｆｂ（実線）及び基準電圧Ｖｒｅｆ（破線）、並びに、出力電圧Ｖｏが描写されている。
【００３９】
本図において、イネーブル信号ＥＮは、時刻ｔ１１でハイレベルからローレベルに立ち下げられた後、時刻ｔ１２で再びローレベルからハイレベルに立ち上げられている。すなわち、電源装置１は、時刻ｔ１１までイネーブル状態とされており、時刻ｔ１１〜ｔ１２に亘って一旦ディセーブル状態とされた後、時刻ｔ１２以降、再びイネーブル状態に復帰されている。
【００４０】
なお、電源装置１のディセーブル期間（時刻ｔ１１〜ｔ１２）において、帰還電圧Ｖｆｂは、出力電圧Ｖｏと同様の挙動で低下していく。一方、基準電圧Ｖｒｅｆは、電源装置１の動作停止に伴い、ゼロ値（＝ＧＮＤ）まで遅滞なく低下する。
【００４１】
ここで、電源装置１のディセーブル期間（ＥＮ＝Ｌ）が比較的短い場合、或いは、当該ディセーブル期間での負荷が比較的軽い場合には、本図で示したように、電源装置１の再起動時（＝時刻ｔ１２）において、出力電圧Ｖｏ（延いては帰還電圧Ｖｆｂ）がゼロ値まで下がり切っていない場合があり得る。
【００４２】
しかしながら、本構成例の電源装置１において、ソフトスタート回路１００は、再起動時の出力状況に依ることなく、常に初回起動時と同様のソフトスタート動作を実施する。すなわち、ソフトスタート回路１００は、時刻ｔ１２を起点とし、所定のソフトスタート時間Ｔｓｓ（＝時刻ｔ１２〜ｔ１４）を掛けて基準電圧Ｖｒｅｆをゼロ値（＝ＧＮＤ）から所定の傾きで上昇させていく。
【００４３】
上記の起動シーケンスでは、イネーブル信号ＥＮがハイレベルに立ち上げられた後も、基準電圧Ｖｒｅｆが帰還電圧Ｖｆｂよりも低い間（＝時刻ｔ１２〜ｔ１３）は、スイッチ出力段１０のオンデューティが最低値（例えばゼロ値）に維持されるので、出力電圧Ｖｏが低下し続け、基準電圧Ｖｒｅｆが帰還電圧Ｖｆｂを上回った時点（＝時刻ｔ１３）で、ようやく出力電圧Ｖｏが上昇に転じる。
【００４４】
このように、出力電圧Ｖｏ（延いては帰還電圧Ｖｆｂ）がゼロ値まで下がり切っていないのに、初回起動時と同様のソフトスタート動作を行うと、電源装置１の再起動（＝出力電圧Ｖｏの上昇動作）が遅延時間Ｔｄ（＝時刻ｔ１２〜ｔ１３）だけ遅れて、意図しない出力アンダーシュートを生じてしまう。
【００４５】
以下では、上記の不具合を解消することのできる種々の実施形態について提案する。
【００４６】
＜第１実施形態＞
図３は、電源装置の第１実施形態を示す回路図である。本実施形態の電源装置１は、先出の基本構成（図１）をベースとしつつ、ソフトスタート回路１００で帰還電圧Ｖｆｂを検出している点に特徴を有する。そこで、先出の基本構成と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。
【００４７】
本実施形態の電源装置１において、ソフトスタート回路１００は、電源装置１の起動時に帰還電圧Ｖｆｂを検出し、その検出値に応じた初期値から基準電圧Ｖｒｅｆの電圧値を緩やかに引き上げていく機能を備えている。以下では、本実施形態のソフトスタート動作について、図４を参照しながら詳述する。
【００４８】
図４は、本実施形態のソフトスタート動作により出力アンダーシュートが抑制される様子を示すタイミングチャートであり、先の図２と同じく、上から順に、イネーブル信号ＥＮ、帰還電圧Ｖｆｂ（実線）及び基準電圧Ｖｒｅｆ（破線）、並びに、出力電圧Ｖｏが描写されている。
【００４９】
本図において、イネーブル信号ＥＮは、時刻ｔ２１でハイレベルからローレベルに立ち下げられた後、時刻ｔ２２で再びローレベルからハイレベルに立ち上げられている。すなわち、電源装置１は、時刻ｔ２１までイネーブル状態とされており、時刻ｔ２１〜ｔ２２に亘って一旦ディセーブル状態とされた後、時刻ｔ２２以降、再びイネーブル状態に復帰されている。
【００５０】
なお、電源装置１のディセーブル期間（時刻ｔ２１〜ｔ２２）において、帰還電圧Ｖｆｂは、出力電圧Ｖｏと同様の挙動で低下していく。一方、基準電圧Ｖｒｅｆは、電源装置１の動作停止に伴い、ゼロ値（＝ＧＮＤ）まで遅滞なく低下する。
【００５１】
ここで、電源装置１のディセーブル期間（ＥＮ＝Ｌ）が比較的短い場合、或いは、当該ディセーブル期間での負荷が比較的軽い場合には、本図で示したように、電源装置１の再起動時（＝時刻ｔ２２）において、出力電圧Ｖｏ（延いては帰還電圧Ｖｆｂ）がゼロ値まで下がり切っていない場合があり得る。
【００５２】
ここまでの動作状況は、先の図２と全く同様であり、仮に、時刻ｔ２２以降、初回起動時と同様のソフトスタート動作を行うと、不要な起動遅延（延いては、これに伴う出力アンダーシュート）を生じてしまう。
【００５３】
一方、本実施形態の電源装置１において、ソフトスタート回路１００は、イネーブル信号ＥＮがローレベルからハイレベルに立ち上げられたときに、その時点での帰還電圧Ｖｆｂを検出し、基準電圧Ｖｒｅｆの初期値（＝起点）を帰還電圧Ｖｆｂの検出値と等しい電圧値まで遅滞なく引き上げた上で、そこから基準電圧Ｖｒｅｆの電圧値を所定の傾きで引き上げていく。
【００５４】
上記の起動シーケンスであれば、イネーブル信号ＥＮがハイレベルに立ち上げられた時点で、速やかに基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂが一致されるので、出力電圧Ｖｏが遅滞なく上昇に転じる。すなわち、電源装置１の不要な起動遅延を解消することができるので、意図しない出力アンダーシュートを抑制することが可能となり、延いては、出力電圧Ｖｏが目標値Ｖｏ（ｔａｒｇｅｔ）に到達するまでの所要時間（＝時刻ｔ２２〜ｔ２３）を短縮することが可能となる。
【００５５】
なお、本図では明示されていないが、電源装置１の初回起動時、或いは、電源装置１のディセーブル期間が比較的短い場合、若しくは、当該ディセーブル期間での負荷が比較的軽い場合など、イネーブル信号ＥＮがハイレベルに立ち上げられた時点で既に帰還電圧Ｖｆｂがゼロ値まで低下しているときには、従前のソフトスタート動作と何ら変わることなく、所定のソフトスタート時間Ｔｓｓを掛けて基準電圧Ｖｒｅｆがゼロ値から所定の傾きで上昇されることになる。
【００５６】
また、本実施形態の電源装置１では、スイッチ出力段１０を降圧型としたが、これを昇圧型、昇降圧型、または、反転型としても構わない。また、電源装置１の出力帰還制御方式についても、一切不問であり、電流モード制御方式やヒステリシス制御方式など、いかなる出力帰還制御方式を採用しても構わない。
【００５７】
＜第２実施形態＞
図５は、電源装置の第２実施形態を示す回路図である。本実施形態の電源装置１は、先出の第１実施形態（図３）をベースとしつつ、ソフトスタート回路１００の構成要素として、アナログ／デジタル変換器１０１を含む点に特徴を有する。そこで、先出の第１実施形態と同様の構成要素については、図３と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。
【００５８】
アナログ／デジタル変換器１０１は、イネーブル信号ＥＮがハイレベルに立ち上げられたときに、その時点で入力されている帰還電圧Ｖｆｂをデジタル信号に変換し、ソフトスタート回路１００は、当該デジタル信号を用いて基準電圧Ｖｒｅｆの初期値を設定する。このような構成とすることにより、先出の第１実施形態（図３）と同様のソフトスタート動作を簡易に実現することが可能となる。
【００５９】
また、アナログ／デジタル変換器１０１は、電源装置１のイネーブル信号ＥＮに応じて動作可否が制御される。より具体的に述べると、アナログ／デジタル変換器１０１は、イネーブル信号ＥＮがハイレベルであるときに動作状態となり、イネーブル信号ＥＮがローレベルであるときに停止状態となる。このような構成とすることにより、電源装置１のディセーブル時における消費電力を削減することができる。
【００６０】
なお、アナログ／デジタル変換器１０１の起動に要する時間は、ソフトスタート時間Ｔｓｓ（１０〜２０ｍｓ程度）と比べて、非常に短い（１００μｓ程度）。従って、イネーブル信号ＥＮがハイレベルに立ち上げられてからアナログ／デジタル変換器１０１を起動しても、基準電圧Ｖｒｅｆの初期値設定動作に支障を来たすことはない。
【００６１】
＜第３実施形態＞
図６は、電源装置の第３実施形態を示す回路図である。本実施形態の電源装置１は、先出の第１実施形態（図３）をベースとしつつ、基準電圧Ｖｒｅｆを固定値とし、これとは別に用意されたソフトスタート電圧Ｖｓｓをソフトスタート回路１００で可変制御する点に特徴を有する。そこで、先出の第１実施形態と同様の構成要素については、図３と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。
【００６２】
本実施形態の電源装置１において、エラーアンプ４０は、ソフトスタート電圧Ｖｓｓの導入に伴い、その差動入力形式に変更が加えられている。より具体的に述べると、エラーアンプ４０では、２つの非反転入力端（＋）にそれぞれ入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのより低い方と、反転入力端（−）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電圧Ｖ１が生成される。
【００６３】
このような構成とすることにより、帰還電圧Ｖｆｂの最終的な目標値となる基準電圧Ｖｒｅｆを固定値としたまま、先出の第１実施形態（図３）と同様のソフトスタート動作を実現することが可能となる。
【００６４】
＜第４実施形態＞
図７は、電源装置の第４実施形態を示す回路図である。本実施形態の電源装置１は、これまでに説明してきたスイッチング電源ではなく、出力トランジスタ１１０のオン抵抗値を連続的に変化させて入力電圧Ｖｉから出力電圧Ｖｏを生成するリニア電源として構成されており、先出のソフトスタート回路１００のほかに、出力トランジスタ１１０（本図ではＮＭＯＳＦＥＴ）と、出力キャパシタ１２０と、分圧回路１３０と、オペアンプ１４０と、を有する。
【００６５】
出力トランジスタ１１０のドレインは、入力電圧Ｖｉの入力端に接続されている。出力トランジスタ１１０のソースは、出力電圧Ｖｏの出力端に接続されている。出力トランジスタ１１０のゲートには、ゲート信号Ｇ１１０が入力されている。出力トランジスタ１１０は、ゲート信号Ｇ１１０の電圧値に応じてオン抵抗値が連続的に変化される。
【００６６】
出力キャパシタ１２０は、出力電圧Ｖｏの出力端と接地端との間に接続されており、出力電圧Ｖｏの平滑手段として機能する。
【００６７】
分圧回路１３０は、出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗１３１及び１３２を含み、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（＝出力電圧Ｖｏの分圧電圧）を生成する。なお、本図では明示していないが、抵抗１３１の両端間には、電源装置１がスムーズに起動するように、スピードアップキャパシタを並列接続してもよい。また、出力電圧Ｖｏがオペアンプ１４０の入力ダイナミックレンジに収まっている場合には、分圧回路１３０を省略し、出力電圧Ｖｏをオペアンプ１４０に直接入力しても構わない。
【００６８】
オペアンプ１４０は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端（−）に入力される帰還電圧Ｖｆｂをイマジナリショートするように、ゲート信号Ｇ１１０を生成する。
【００６９】
ソフトスタート回路１００は、イネーブル信号ＥＮがローレベルからハイレベルに立ち上げられたときに、その時点での帰還電圧Ｖｆｂを検出し、基準電圧Ｖｒｅｆの初期値を帰還電圧Ｖｆｂの検出値と等しい電圧値まで遅滞なく引き上げた上で、そこから基準電圧Ｖｒｅｆの電圧値を所定の傾きで引き上げていく。このようなソフトスタート動作については、これまでに説明してきた各実施形態と同様である。
【００７０】
このように、ソフトスタート回路１００は、スイッチング電源に限らず、ＬＤＯ［low drop out］レギュレータなどのリニア電源にも適用することができる。
【００７１】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７２】
本明細書中に開示されている発明は、電源装置全般に広く利用することが可能である。
【符号の説明】
【００７３】
１    電源装置
１０    スイッチ出力段
１１    出力トランジスタ
１２    同期整流トランジスタ
２０    整流平滑回路
２１    コイル
２２    出力キャパシタ
３０    分圧回路
３１、３２    抵抗
４０    エラーアンプ
５０    位相補償回路
５１    抵抗
５２    キャパシタ
６０    クロック信号生成回路
７０    スロープ信号生成回路
８０    ＰＷＭコンパレータ
９０    ドライバ
１００    ソフトスタート回路
１０１    アナログ／デジタル変換器
１１０    出力トランジスタ
１２０    出力キャパシタ
１３０    分圧回路
１３１、１３２    抵抗
１４０    オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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