(57)【要約】【課題】隣接ビアを伝送される信号間の干渉を低減でき、ひいてはビア数の増大を抑止でき、センサを搭載したチップの面積、実装工程を低減でき、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供する。【解決手段】第１チップ１１０と、第２チップ１２０と、を有し、第１チップ１１０と第２チップ１２０は貼り合わされた積層構造を有し、第１チップと第２チップ間の配線は、ビア１１４を通して接続され、第１チップ１１０は、各センサ１１１で発生したアナログ信号を時間離散化した信号が、対応するビアを介して第２チップに伝送され、第２チップ１２０は、ビアを介した第１チップから伝送された信号を第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む。【選択図】図１０
2018148567.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を出力する複数の画素が行列状に配列された画素アレイ部と、
前記複数の画素の列配列に対応して配置された複数の信号線と、
前記複数の画素を駆動するための行選択部と、
前記複数の画素から前記複数の信号線に出力された前記アナログ信号を読み出すアナログ信号読み出し部と、
前記画素アレイ部の第１の側に沿って配置された第１の複数のビアと、
前記画素アレイ部の第２の側に沿って配置された第２の複数のビアと、
を有し、
前記画素アレイ部の各画素は、光電変換素子と転送トランジスタとを含んで構成され、
前記画素アレイ部に形成された複数の画素において、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタを有し、
前記画素アレイ部は第１チップに配置され、
前記行選択部の少なくとも一部と前記アナログ信号読み出し部とは第２チップに配置され、
前記アナログ信号読み出し部は少なくとも比較器と、カウンタを有し、
前記比較器は前記第１の複数のビアの少なくとも一部と接続され、
前記行選択部の少なくとも一部は前記第２の複数のビアの少なくとも一部と接続され、
前記画素アレイの第１の側は第２の側と垂直であり、
前記第１の複数のビアと、前記第２の複数のビアは画素アレイの外側に配置され、
前記第１チップと前記第２チップは、貼り合わされた積層構造を有する
固体撮像装置。
【請求項２】
前記アナログ信号読み出し部は、
前記複数の画素の列配列に対応して配置され、前記アナログ信号と参照信号とを比較判定し、その判定信号を出力する複数の比較器を有する
請求項１に記載の固体撮像装置。
【請求項３】
前記アナログ信号読み出し部は、
前記比較器の出力により動作が制御され、対応する前記比較器の比較時間をカウントする複数のカウンタを有する
請求項２に記載の固体撮像装置。
【請求項４】
前記第１の複数のビアは、
前記行選択部と前記複数の画素に接続され、前記行選択部の出力を前記複数の画素に
伝送する
請求項１から３のいずれかに記載の固体撮像装置。
【請求項５】
前記アナログ信号読み出し部は、
複数の比較器を有し、
前記第２の複数のビアは、
前記複数の信号線と前記複数の比較器に接続され、前記アナログ信号を前記複数の比較器に伝送する
請求項１から４のいずれかに記載の固体撮像装置。
【請求項６】
前記第２の複数のビアは、
前記第１チップと前記第２チップにそれぞれ形成された金属同士を接続して形成され、前記アナログ信号を前記第２チップの前記比較器に供給する
請求項５に記載の固体撮像装置。
【請求項７】
前記金属は、銅を含む材料で形成された
請求項６に記載の固体撮像装置。
【請求項８】
前記第１チップには、
前記画素アレイ部および前記複数の信号線が配置され、前記第１の複数のビアは前記画素アレイ部の前記信号線の配線方向に直交する方向である左右方向の側部に配置され、前記第２の複数のビアは前記画素アレイ部の前記信号線の配線方向である上下方向の側部に配置された
請求項４から７のいずれかに記載の固体撮像装置。
【請求項９】
前記複数の画素は、それぞれフォトダイオードと転送トランジスタとを含む
請求項１から８のいずれかに記載の固体撮像装置。
【請求項１０】
前記画素アレイ部に、隣接して形成された２つの画素において、
フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ、選択トランジスタがそれぞれ共有された
請求項１から９のいずれかに記載の固体撮像装置。
【請求項１１】
前記画素アレイ部に、隣接して形成された４つの画素において、
１つのフローティングディフュージョンが共有された
請求項１から９のいずれかに記載の固体撮像装置。
【請求項１２】
前記４つの画素は、２行２列に隣接して形成された
請求項１１に記載の固体撮像装置。
【請求項１３】
前記画素アレイ部に、隣接して形成された８つの画素において、
増幅トランジスタが共有された
請求項１から９、１１から１２のいずれかに記載の固体撮像装置。
【請求項１４】
前記８つの画素は、４行２列に隣接して形成された
請求項１３に記載の固体撮像装置。
【請求項１５】
第１のフローティングディフュージョンを共有し、２行２列に隣接して形成された４つの画素を含む第１の画素共有単位と、
第１の画素共有単位に隣接して配置され、第２のフローティングディフュージョンを共有し、２行２列に隣接して形成された４つの画素を含む第２の画素共有単位とを有し、
前記第１のフローティングディフュージョンと、前記第２のフローティングディフュージョンとが接続された
請求項１から９のいずれかに記載の固体撮像装置。
【請求項１６】
前記第１の画素共有単位と前記第２の画素共有単位は、増幅トランジスタを共有する
請求項１５に記載の固体撮像装置。
【請求項１７】
前記第１の画素共有単位と前記第２の画素共有単位の間に、共有する増幅トランジスタが配置された
請求項１６に記載の固体撮像装置。
【請求項１８】
前記第１の画素共有単位と前記第２の画素共有単位の間に、前記第２の複数のビアのうち少なくとも１つが存在する
請求項１５から１７のいずれかに記載の固体撮像装置。
【請求項１９】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
アナログ信号を出力する複数の画素が行列状に配列された画素アレイ部と、
前記複数の画素の列配列に対応して配置された複数の信号線と、
前記複数の画素を駆動するための行選択部と、
前記複数の画素から前記複数の信号線に出力された前記アナログ信号を読み出すアナログ信号読み出し部と、
前記画素アレイ部の第１の側に沿って配置された第１の複数のビアと、
前記画素アレイ部の第２の側に沿って配置された第２の複数のビアと、
を有し、
前記画素アレイ部の各画素は、光電変換素子と転送トランジスタとを含んで構成され、
前記画素アレイ部に形成された複数の画素において、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタを有し、
前記画素アレイ部は第１チップに配置され、
前記行選択部の少なくとも一部と前記アナログ信号読み出し部とは第２チップに配置され、
前記アナログ信号読み出し部は少なくとも比較器と、カウンタを有し、
前記比較器は前記第１の複数のビアの少なくとも一部と接続され、
前記行選択部の少なくとも一部は前記第２の複数のビアの少なくとも一部と接続され、
前記画素アレイの第１の側は第２の側と垂直であり、
前記第１の複数のビアと、前記第２の複数のビアは画素アレイの外側に配置され、
前記第１チップと前記第２チップは、貼り合わされた積層構造を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、複数のセンサがアレイ状に配置された構造を有する半導体装置、固体撮像装置、およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等のように、複数のセンサがアイレ状に配置された構造を有する半導体装置においては、信号処理の高度化と小型化への要求が高まってきている。
これを実現するために、たとえば特許文献１ではチップを積層構造とすることで、今までと同等のチップサイズでより大きな信号処理回路を集積する手法が提案されている。
【０００３】
このような半導体装置は、アナログ信号を発生するセンサアレイを搭載したチップ（以下、アナログチップと記載）と、信号処理用のロジック回路を搭載したチップ（以下、デジタルチップと記載）との積層構造を有する。
そして、半導体装置は、アナログチップに形成されたＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）で接続した構造で、これらのチップを上下に積層することにより小型化を実現している。
【０００４】
このような手法で小型化を実現する場合、センサアレイから出力されるデータを通すための信号経路にかかわる回路ブロックをどのように上下のチップに振り分けるかが課題となる。
【０００５】
上記のようなシステムにおいて、センサアレイから信号を取り出すための配線は，たとえばイメージセンサにおいては、縦もしくは横方向の画素数と同じオーダーとなるため、数千本以上になる。
このため、ＴＣＶをこれらの経路に挿入する場合、必然的にＴＣＶを密集させて配置する必要がある。したがって、あるＴＣＶに隣接するＴＣＶの信号が大きな振幅で遷移した場合、注目しているＴＣＶの信号が干渉を受け、誤差を生じる。
この干渉に対して、従来はＴＣＶを介して伝送する信号を電圧方向で量子化された信号（２値の信号線１つないし複数を用いる）に制限することで、対策を行ってきた。
以下にこれらの対策について詳細を述べる。
【０００６】
以下では、第１にＴＣＶを通る伝送信号を時間離散かつ量子化された信号、すなわちデジタル信号とする対策について述べ、第２にＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする場合について述べる。
【０００７】
まず、ＴＣＶを介して伝送信号を時間離散かつ量子化された信号、すなわちデジタル信号とする対策について述べる。
図１は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第１の構成例を示す図である。
半導体装置１は、アナログチップ２とデジタルチップ３の積層構造を有する。
【０００８】
この半導体装置１は、積層構造のチップのうちアナログプロセスを用いて製造されたアナログチップ２上にアレイ状に配置された複数のセンサ４（−０，−１、・・・）を有する。
このセンサ４それぞれの出力にアンプ５（−０，−１、・・・）を介して、信号を時間離散化するサンプリングスイッチ６（−０，−１、・・・）が接続されている。
ここで元のセンサ４から出てくる信号の電力が十分に大きい場合については、アンプを経由せず直接センサの出力をサンプリングスイッチに接続してもよい。
サンプリングスイッチ６で時間離散化された信号は、量子化器７（−０，−１、・・・）を用いて電圧方向に量子化される。
量子化器７は複数の比較器から構成され、各々の比較器はある信号レベルと入力信号のレベルを比較することにより信号の量子化を行う。
ここで量子化器７は一度に量子化を完結されるのではなく、複数のステージから構成される回路であってもよい。
【０００９】
このようなプロセスでデジタル化された信号はＴＣＶ８（−０，−１、・・・）を介してデジタルチップ３に伝送され、デジタル信号処理回路９で処理される。
この場合、ＴＣＶ８を通る信号は電源レベルかグランド（ＧＮＤ）レベルに２値化されており、電源電圧の半分ほどの大きさまで信号が変化してしまわない限りは、誤差は発生しない。また、ＴＣＶ８の寄生容量により信号の遅れが発生したとしても、信号処理回路９のセットアップマージン内であれば問題は発生しない。
【００１０】
次に、ＴＣＶを介して伝送する信号をデジタル信号とする場合の別の構成例について説明する。
図２は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図である。
この場合の半導体装置１Ａにおいては、センサ４の出力信号は直接サンプリングスイッチ６で時間離散化されるわけではなく、センサ４の直近にあるＳＨ（サンプルホールド）回路１０（−０，−１、・・・）で時間離散化される。
このサンプルホールド回路１０はもっとも簡単にはスイッチと容量のみで実現される。
【００１１】
次に、ＴＣＶを介して伝送する信号をデジタル信号とする図２の構成例をイメージセンサに適用した場合について説明する。
図３は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第３の構成例を示す図であって、図２の構成例をＣＭＯＳイメージセンサに適用した一例を示す図である。
なお、理解を容易にするため、図３においては図１および図２と同一構成部分は同一符号をもって表している。
【００１２】
ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【００１３】
このようなＣＭＯＳイメージセンサ２０は、センサアレイとしての画素アレイ部２１、および画素を駆動するための行選択回路（Ｖスキャナ）２２を含んで構成される。
【００１４】
画素アレイ部２１は、画素回路３０がＭ行×Ｎ列のマトリックス状に配置されている。
行選択回路２２は、画素アレイ部２１の中の任意の行に配置された画素の動作を制御する。行選択回路２２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【００１５】
図３では、一例として画素回路３０が４つのトランジスタで構成されている場合を示している。
この画素回路３０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）３１を有する。画素回路３０は、この１個の光電変換素子３１に対して、転送トランジスタ３２、リセットトランジスタ３３、増幅トランジスタ３４、および選択トランジスタ３５の４つのトランジスタを能動素子として有する。
【００１６】
ＣＭＯＳイメージセンサ２０では、センサとしての光電変換素子（フォトダイオード）３１に対してフローティングディフュージョン（容量）ＦＤと転送トランジスタ（転送スイッチ）３２で図２のブロック図におけるサンプルホールド回路の機能が実現されている。
【００１７】
第２にＴＣＶの通る伝送信号を時間連続であるが量子化された信号とする場合について述べる。
図４は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする第１の構成例を示す図である。
【００１８】
図４の半導体装置１Ｃは、図２の半導体装置１Ａと同様にＳＨ回路１０で離散化された信号と、不図示のランプ信号発生器で生成したランプ波を比較器２３（−０，−１、・・・）で比較することで、センサ４から出力されたアナログ信号を時間軸の信号に変換する。
ＴＣＶ８を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ３Ｃに伝送され、カウンタ（ＴＤＣ）２４で時間軸の情報を量子化することにより、デジタル信号を得る。
以上の動作を時間軸の波形で示すと、図５のようになる。
アナログ信号とランプ波ＲＡＭＰの比較結果が比較器２３から信号Ｓ２３として出力されることにより、カウンタ２４のカウント動作が止まり、信号が確定する。ここで、ランプ波ＲＡＭＰの開始タイミングとカウンタ２４のカウント動作の開始時間は同期しているので、この動作により、電圧情報が時間情報に変換される。
このような伝送方法を用いた場合、ＴＣＶを経由して伝送される信号はデジタル信号を伝送する場合と同様にＴＣＶ８を通る信号は電源レベル/ＧＮＤレベルに量子化されている。
【００１９】
図６は、積層チップを使用した半導体装置において、図４の構成をＣＭＯＳイメージセンサに適用した一例を示す図である。
なお、図６においては、理解を容易にするために、図３および図４と同一構成部分は同一符号をもって表している。
図４の場合と同等に、ランプ信号発生器２５で生成したランプ波を比較器２３（−０，−１、・・・）で比較することで、画素３０から出力されたアナログ信号を時間軸の信号に変換する。
ＴＣＶ８を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ３Ｄに伝送され、カウンタ（ＴＤＣ）２４で時間軸の情報を量子化し、これにより得られたデジタル信号をラッチ（メモリ）２６に保持する。
ラッチ２６に保持したデジタル信号は信号処理回路９により転送線を水平転送される。
なお、各カラムに配置される比較器２３、カウンタ２４、およびラッチ２６によりいわゆるシングルスロープ型ＡＤ変換器（ＡＤＣ）が形成される。
【００２０】
図７は、一般的なシングルスロープ型ＡＤ変換器の構成を示す図である。
図７のシングルスロープ型ＡＤ変換器４０は、比較器４１、カウンタ４２、およびランプ信号発生器４３を含んで構成されている。
【００２１】
上述したように、シングルスロープ型のＡＤ変換器４０では、比較器４１はＤＡＣ等のランプ信号発生器４３からのランプ波（スロープ信号）とＡＤ変換器入力信号ＩＮと比較をして、後段のカウンタ４２を制御することによってＡＤ変換を行う。
ＡＤ変換器４０の重要な性能指標としてノイズ特性があり、比較器４１のノイズ特性がしばしばＡＤ変換器４０のノイズ特性を支配する。ノイズには広帯域のノイズである熱ノイズや、低周波ノイズであるフリッカノイズ、ＲＴＳ（Random-Telegraph-Signal）ノイズなどがあるが、これらがそれぞれノイズ特性を劣化させる。
【００２２】
一般的に、これらのノイズの低減手法としてトランジスタサイズを増大させることや、比較器の初段出力にミラー容量を挿入する方法（特許文献２参照）が知られている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１１-１５９９５８号公報
【特許文献２】特開２０１０-９３６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、上記の図１〜図３のようにＴＣＶを通る信号をデジタル信号とした場合、次のような問題がある。
【００２５】
第１に量子化器の分解能を上げようとすると、ＴＣＶの本数が多くなってしまうことである。
先述のとおり、イメージセンサにおいて同時に読みだされるセンサの数（画素）は数千個程度になることが一般的である。この対策を実施した場合には、この数千本に分解能（bit数）分を掛け合わせた数のＴＣＶが必要となり、結果として余計な面積/コストの増大を招く。
【００２６】
第２にＴＣＶを通過する信号の振幅が大きくなることである。このことにより通常のビア（ＶＩＡ）に比べて大きな寄生容量をもつＴＣＶを大信号振幅で充電することになり、電力の増大と電源ノイズの増加を招く。
【００２７】
第３に量子化器自体が大きな面積を必要とすることである。アナログチップはセンサを実現するために、一般にデジタルチップに比べて特殊な工程をもつプロセスで製造されており、面積当たりのコストが高い。したがって、アナログチップの面積が大きくなってしまうとコストへの影響が大きい。
【００２８】
また、図４および図６のようにＴＣＶを通る信号を時間連続かつ量子化された信号とした場合、次のような問題が起きる。
【００２９】
第１に隣接ＴＣＶからの信号の干渉である。ＴＣＶを通る信号が電源レベル/ＧＮＤレベルの２値であるために、隣接する信号に対して干渉が発生しやすい。
このシステムでは比較器の出力が十分に静定し、電源レベル/ＧＮＤレベルのいずれかに近くなっている場合については、隣接ＴＣＶからの干渉に強いが、比較器の出力が遷移中については決して干渉に強くない。
これは比較器の出力が有限な立ち上がり時間を持っており、この信号にノイズが重畳すると、あるレベルをまたぐ時間に誤差が発生するからである。
【００３０】
図８は、この隣接ＴＣＶからの干渉による誤差の影響を示す図である。
隣接ＴＣＶからの干渉がなければ、比較器の出力ＣＭＰＯＵＴは破線のようになるが、干渉がある場合には実線のようになり、両者がカウンタの閾値ＶＴＨをまたぐ時間に誤差ＥＲが発生している。
このシステムでは比較器の信号が立ち上がるタイミングはたとえＳＨ回路を駆動するＣＬＫ１のタイミングを同一とした場合でも、センサ出力のレベルに応じて変わることになるため、同一のタイミングに管理することが難しい。
かつ上記に述べた理由から、誤差が発生するのが隣接の比較器出力がほぼ同時に遷移する場合であるので、そもそもタイミングを同期化しても原理的に干渉を回避できない。
ＴＣＶ間にシールドを施すことでこの問題は緩和可能であるが、ＴＣＶ間の距離が増大することになり結果として面積が大となる。
【００３１】
第２に、比較器の出力信号が大きくなることによる電力と電源ノイズの増加である。この電力と電源ノイズの増加はデジタル信号を伝送する場合と同じ理由による。
第３に、こちらもデジタル信号を伝送した場合と同様に比較器自体の面積によるコスト増があげられる。デジタル信号で伝送する場合に比べて、比較が１回でよく、回路が簡素であるので、その分コストの増分は高分解の量子化器に比べれば小さいものの、比較器の数はＴＣＶと同じく数千個あるので決して無視できるものではない。
【００３２】
以上のように、積層構造を有するセンサから出力される信号を処理する半導体装置において、従来隣接ＴＣＶ間の信号の干渉を抑える方策として電圧レベルでの量子化が採用されてきた。
そして、上記で述べたいずれの実装方法をとった場合においても、工程数の多いアナログチップの面積を増大させ、コストの増分を招くことと、ＴＣＶを通して伝送する信号の振幅が大きくなるために、電力と電源ノイズの増大を伴うことが問題である。
【００３３】
さらに、シングルスロープ型ＡＤ変換器を使用した半導体装置を考えた場合、ノイズの低減手法としてトランジスタサイズを増大させる方法では副作用として寄生容量も増大するために、回路面積が大きくなったり動作速度が低下する。このため、ひとつひとつの比較器の面積が増大したり、動作速度が制限されるといった問題が発生する。加えて、これらの制約からノイズの低減効果も一定以上の効果は得難い。
【００３４】
比較器の初段出力にミラー容量を挿入する方法においても、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は得難い。
さらにこの方法の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやＲＴＳノイズなどの低周波ノイズに関しては効果が小さいという課題もある。
これらの事情のため、比較器における一層のノイズ低減、特に低周波ノイズの低減が常に望まれている。
【００３５】
本技術は、隣接ビアを伝送される信号間の干渉を低減でき、ひいてはビア数の増大を抑止でき、センサを搭載したチップの面積、実装工程を低減でき、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００３６】
本技術の第１の観点の半導体装置は、アレイ状に配置された複数のセンサを有する第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼りあわされた積層構造を有し、上記第１チップと上記第２チップ間の配線は、ビアを通して接続され、上記第１チップは、各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第２チップに伝送され、上記第２チップは、上記ビアを介した上記第１チップから伝送された信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む。
【００３７】
本技術の第２の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、ビアを通して接続されている。
【００３８】
本技術の第３の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。
【図面の簡単な説明】
【００３９】
【図１】積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第１の構成例を示す図である。
【図２】積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図である。
【図３】積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第３の構成例を示す図であって、図２の構成例をＣＭＯＳイメージセンサに適用した一例を示す図である。
【図４】積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする第１の構成例を示す図である。
【図５】図４の半導体装置の動作を時間軸の波形で示す図である。
【図６】積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図であって、ＣＭＯＳイメージセンサに適用した一例を示す図である。
【図７】一般的なシングルスロープ型ＡＤ変換器の構成を示す図である。
【図８】隣接ＴＣＶからの干渉による誤差の影響を示す図である。
【図９】本技術の実施形態に係る半導体装置の積層構造の一例を示す図である。
【図１０】本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
【図１１】本実施形態に係る半導体装置の信号の時間的関係を示す図である。
【図１２】本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
【図１３】本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
【図１４】図１３の半導体装置の動作を時間軸の波形で、隣接カラムからの干渉を低減できること示す図である。
【図１５】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。
【図１６】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１７】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像装置）の構成例を示すブロック図である。
【図１８】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
【図１９】離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。
【図２０】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
【図２１】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
【図２２】本実施形態に係る比較器の第１の構成例を示す回路図である。
【図２３】本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。
【図２４】図２３の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。
【図２５】図２３の本実施形態に係る比較器のＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
【図２６】図２５の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である
【図２７】図２４の比較例としてのＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
【図２８】図２７の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。
【図２９】比較器の初段Ｇｍアンプのノイズ源について説明するための図である。
【図３０】電圧ノイズの時間ノイズへの変換例を示す図である。
【図３１】本実施形態に係る低周波ノイズを低減可能な比較器の第１の回路構成例を示す図である。
【図３２】本実施形態に係る低周波ノイズを低減可能な比較器の第２の回路構成例を示す図である。
【図３３】本実施形態に係る低周波ノイズを低減可能な比較器の第３の回路構成例を示す図である。
【図３４】本実施形態に係る低周波ノイズを低減可能な比較器の第４の回路構成例を示す図である。
【図３５】本実施形態に係る低周波ノイズを低減可能な比較器の第５の回路構成例を示す図である。
【図３６】本実施形態に係る低周波ノイズを低減可能な比較器の第６の回路構成例を示す図である。
【図３７】本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。
【図３８】本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００４０】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１  半導体装置における第１の配置構成例
１．２  半導体装置における第２の配置構成例
１．３  半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１  固体撮像装置の基本的な構成例
２．２  列並列ＡＤＣ搭載固体撮像装置の構成例
２．３  固体撮像装置における第１の配置構成例
２．４  固体撮像装置における第２の配置構成例
２．５  固体撮像装置における第２の配置構成例
３．比較器の構成例
３．１  比較器の基本的な構成例
３．２  低周波ノイズを低減可能な比較器の基本的な構成例
３．３  低周波ノイズを低減可能な比較器の具体的な回路構成例
４．カメラシステムの構成例
【００４１】
＜１．半導体装置の概要＞
図９は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。そして、ノイズ低減効果が高く、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について説明する。
【００４２】
半導体装置１００は、図９に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
【００４３】
上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
【００４４】
そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
【００４５】
＜１．１  半導体装置における第１の配置構成例＞
図１０は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図１０の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
【００４６】
第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（−０，−１、・・・）、各センサ１１１（−０，−１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（−０，−１、・・・）が形成されている。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。
第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
【００４７】
第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（−０，−１、・・・）を形成されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−０，−１、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
【００４８】
半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
【００４９】
図２に示す技術では、ＴＣＶを介して伝送する信号を電圧方向に量子化された信号としていた。
これに対して、本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
【００５０】
図１１（Ａ）〜（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
図１１（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図１１（Ｂ）は第１クロックＣＬＫ１１を、図１１（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
【００５１】
今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮＤ１２にセンサからの信号出力タイミングがずれた場合については、図１１（Ａ）に示すようにノードＮＤ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
【００５２】
＜１．２  半導体装置における第２の配置構成例＞
図１２は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
【００５３】
図１２の半導体装置１００Ｂが図１０の半導体装置１００Ａと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。
【００５４】
本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
【００５５】
図１０のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図１２の構成であればｋＴ/Ｃノイズが発生しない。
【００５６】
＜１．３  半導体装置における第３の配置構成例＞
図１３は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
【００５７】
図１３の半導体装置１００Ｃが図１０および図１２の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。
【００５８】
この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
この場合に図１１と同様の原理で隣接カラムからの干渉を低減できることを図１４に示す。図１３の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２４でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２４が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図１４に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図１１と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
【００５９】
＜２．固体撮像装置の概要＞
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
【００６０】
＜２．１  固体撮像装置の基本的な構成＞
図１５は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。
【００６１】
図１５のＣＭＯＳイメージセンサ２００は、画素アレイ部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
【００６２】
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図９の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０に形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００６３】
画素アレイ部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００６４】
図１６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００６５】
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
【００６６】
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００６７】
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００６８】
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００６９】
画素アレイ部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
【００７０】
このような構成を有する画素アレイ部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
【００７１】
行選択回路２２０は、画素アレイ部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または全画素同時に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
【００７２】
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
【００７３】
＜２．２  列並列ＡＤＣ搭載固体撮像装置の構成例＞
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００７４】
図１７は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像装置）の構成例を示すブロック図である。
【００７５】
この固体撮像素子３００は、図１７に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
【００７６】
画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１６に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【００７７】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【００７８】
ＡＤＣ群３５０においては、垂直信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００７９】
なお、ここで採用される比較器３５１の具体的な構成については後で詳述する。
【００８０】
この半導体装置としてのＣＭＯＳイメージセンサ３００においも、図９の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０、ＤＡＣ（ランプ信号発生器）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００８１】
＜２．３  固体撮像装置における第１の配置構成例＞
ここで、図１７の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
図１８は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
図１８においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
また、図１８においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１１０Ｄに配置される。
【００８２】
前述したように、この積層構造においては、基本的に、第１チップ１１０Ｄには画素アレイ部３１０が配置される。
第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０の比較器３５１、カウンタ３５２、ラッチ３５３、並びにＤＡＣ（ランプ信号発生器）３６０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。
【００８３】
この図１８の配置構成例は図１３の配置構成例と同様に行われている。
図１８のＣＭＯＳイメージセンサ３００Ａにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図１３における第１クロックＣＬＫ１１と同等の機能となる。
これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図１４に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。
【００８４】
図１９は、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。
【００８５】
以上のような構成をとることで、隣接ＴＣＶからの干渉が抑えられる。
しかしながら、たとえば図１８のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図１９に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
図１９の例では、第１チップ１１０Ｅにおいて、画素アレイ部３１０の図１９中においての左右両側部にデジタル信号用ＴＣＶの配置領域４１０，４２０が形成されている。
そして、画素アレイ部３１０の図１９中の下側の側部にアナログ信号用ＴＣＶの配置領域４３０が形成されている。
【００８６】
＜２．４  固体撮像装置における第２の配置構成例＞
図２０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
【００８７】
図２０のＣＭＯＳイメージセンサ３００Ｂは、画素アレイ部３１０Ｂが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
図２０の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
この場合も、基本的に、第１チップ１１０Ｆには画素アレイ部３１０Ｂが配置され、その他の構成は、図１８と同様である。
【００８８】
＜２．５  固体撮像装置における第３の配置構成例＞
図２１は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
【００８９】
図２１のＣＭＯＳイメージセンサ３００Ｃは、図２０と同様に、画素アレイ部３１０Ｃが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
この場合も、基本的に、第１チップ１１０Ｇには画素アレイ部３１０Ｃが配置されている。
この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器３５１に供給する。
【００９０】
＜３．比較器の構成例＞
次に、ＡＤＣ群に適用され、カラムＡＤＣを形成する比較器３５１の具体的な構成例について説明する。
上述したような、本技術を実施する場合に懸念される点として、デジタルチップである第２チップ上に量子化器、比較器を実現するためにこれらの回路のノイズがアナログチップに実現した場合と比較して大きくなってしまうことが挙がられる。
以下に、図１７〜図２１のＣＭＯＳイメージセンサについて、このノイズに対して有効となる比較器の構成例を示す。
【００９１】
＜３．１  比較器の基本的な構成例＞
図２２は、本実施形態に係る比較器の第１の構成例を示す回路図である。
以下の比較器は符号５００を付して説明する。
図２２は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第２チップ上で比較器を実現することのデメリットを補うことが可能となる。
【００９２】
カラム毎に配置される比較器５００は、図２２に示すように、縦続接続された第１アンプ５１０、第２アンプ５２０、およびミラー効果を発現するための容量であるキャパシタＣ５３０を有している。
そして、２段目の第２アンプ５２０のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器５００の帯域は小さな容量で大きく狭められる。
各比較器５００は、行動作開始時にカラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
【００９３】
第１アンプ５１０は、絶縁ゲート型電界効果トランジスタであるｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ５１１〜ＰＴ５１４、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ５１１〜ＮＴ５１３を有する。
第１アンプ５１０は、ＡＺレベルのサンプリング容量（入力容量）としての第１および第２のキャパシタＣ５１１，Ｃ５１２を有する。
【００９４】
ＰＭＯＳトランジスタＰＴ５１１のソースおよびＰＭＯＳトランジスタＰＴ５１２のソースが電源電位源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ５１１のドレインがＮＭＯＳトランジスタＮＴ５１１のドレインに接続され、その接続点によりノードＮＤ５１１が形成されている。また、ＰＭＯＳトランジスタＰＴ５１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ５１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ５１２のドレインがＮＭＯＳトランジスタＮＴ５１２のドレインに接続され、その接続点により第１アンプ５１０の出力ノードＮＤ５１２が形成されている。
ＮＭＯＳトランジスタＮＴ５１１とＮＭＯＳトランジスタＮＴ５１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ５１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ５１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
【００９５】
ＮＭＯＳトランジスタＮＴ５１１のゲートがキャパシタＣ５１１の第１電極に接続され、その接続点によりノードＮＤ５１３が形成されている。そして、キャパシタＣ５１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ５１２のゲートがキャパシタＣ５１２の第１電極に接続され、その接続点によりノードＮＤ５１４が形成されている。そして、キャパシタＣ５１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ５１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ５１３のソースがノードＮＤ５１１に接続され、ドレインがノードＮＤ５１３に接続されている。ＰＭＯＳトランジスタＰＴ５１４のソースがノードＮＤ５１２に接続され、ドレインがノードＮＤ５１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ５１３およびＰＴ５１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
【００９６】
このような構成を有する第１アンプ５１０においてＰＭＯＳトランジスタＰＴ５１１，ＰＴ５１２によりカレントミラー回路が構成される。
そして、ＮＭＯＳトランジスタＮＴ５１１，ＮＴ５１２によりＮＭＯＳトランジスタＮＴ５１３を電流源とする差動比較部（トランスコンダクタンスアンプ（Ｇｍアンプ））５１１が構成される。
また、ＰＭＯＳトランジスタＰＴ５１３，ＰＴ５１４がＡＺ（オートゼロ：初期化）スイッチとして機能し、キャパシタＣ５１１，Ｃ５１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ５１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ５１２から第２アンプ５２０に出力される。
【００９７】
第２アンプ５２０は、ＰＭＯＳトランジスタＰＴ５２１、ＮＭＯＳトランジスタＮＴ５２１，ＮＴ５２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ５２１を有する。
【００９８】
ＰＭＯＳトランジスタＰＴ５２１のソースが電源電位源ＶＤＤに接続され、ゲートが第１アンプ５１０の出力ノードＮＤ５１２に接続されている。
ＰＭＯＳトランジスタＰＴ５２１のドレインがＮＭＯＳトランジスタＮＴ５２１のドレインに接続され、その接続点により出力ノードＮＤ５２１が形成されている。
ＮＭＯＳトランジスタＮＴ５２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ５２１の第１電極に接続され、その接続点によりノードＮＤ５２２が形成されている。キャパシタＣ５２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ５２２のドレインがノードＮＤ５２１に接続され、ソースがノードＮＤ５２２に接続されている。
そして、ＮＭＯＳトランジスタＮＴ５２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ５１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
【００９９】
このような構成を有する第２アンプ５２０において、ＰＭＯＳトランジスタＰＴ５２１により入力および増幅回路が構成されている。
また、ＮＭＯＳトランジスタＰＴ５２２がＡＺスイッチとして機能し、キャパシタＣ５２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ５２０の出力ノードＮＤ５２１は、比較器５００の出力端子ＴＯＵＴに接続されている。
【０１００】
キャパシタＣ５３０は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ５２１のゲート（入力）に接続され、第２電極がＰＭＯＳトランジスタＰＴ５２１のドレイン（出力）に接続されている。
このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ５１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ５２１のゲインをＡＶ２とし、キャパシタＣ５３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０の容量値を小さくてよい。
これにより、比較器５００の帯域は小さな容量で大きく狭められる。
【０１０１】
この比較器５００の初段の第１アンプ５１０の出力にミラー容量を挿入する構成においては、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は小さい。
さらにこの構成の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやＲＴＳノイズなどの低周波ノイズに関しては効果が小さい。
【０１０２】
以下に、比較器５００における一層のノイズ低減、特に低周波ノイズの低減を図ることができる構成について説明する。
以下に説明する比較器は、第１アンプの構成に特徴がある。
なお、以下の説明では、理解を容易にするために、基本的に図２２とおおよそ同一構成部分は同一符合をもって表す。
【０１０３】
＜３．２  低周波ノイズを低減可能な比較器の基本点な構成例＞
【０１０４】
［構成の基本概念］
図２３は、本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。
図２４は、図２３の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。
【０１０５】
本実施形態に係る比較器５００Ａは、オートゼロレベルのサンプリング容量Ｃ５１１、Ｃ５１２、オートゼロスイッチＡＺＳ５１１、初段のトランスコンダクタンス（Ｇｍ）アンプ５１１を含む第１アンプ５１０Ａ、およびそれに続く第２アンプ５２０Ａを有する。
そして、本実施形態に係る比較器５００Ａは、比較例として示す図２４の比較器５００Ｂと異なり、第１アンプ５１０Ａの少なくとも出力ノード側に配置され、電圧変動を抑えるためのアイソレータ５３０を含んで構成される。
なお、図２３および図２４において、第１アンプ５１０Ａの後段には２段目の第２アンプのみを示しているが、何段あってもよい。
【０１０６】
また、第１アンプ５１０Ａの一方の入力側ノードＮＤ５１３をノードａとし、他方の入力側ノードＮＤ５１４をノードｂとし、第１アンプ５１０ＡのＧｍアンプ５１１の出力部をノードｃとし、第１アンプ５１０Ａの出力ノードＮＤ５１２をノードｄとして説明する。
第１アンプ５１０Ａの差動比較部（Ｇｍアンプ）５１１の出力部のノードｃは、図２２の比較器５００における第１アンプ５１０のＮＭＯＳトランジスタＮＴ５１２のドレイン端子側に相当する。
【０１０７】
アイソレータ５３０は初段Ｇｍアンプ５１１の出力ノードｃの電圧を大振幅電圧ノードｄから分離し、可能な限り一定に保つ。
オートゼロスイッチＡＺＳ５１１はアイソレータ５３０の出力側のノードｄと高インピーダンスノードｂ間に接続される。
【０１０８】
［スロープ信号入力時の波形］
ここで、比較器の一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号を入力した場合を考察する。ここで、スロープ信号とはＲＡＭＰ波形のように信号レベルがある傾きをもって減少あるいは増加する信号をいう。
図２５は、図２３の本実施形態に係る比較器のＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
図２６（Ａ）〜（Ｄ）は、図２５の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である
図２７は、図２４の比較例としてのＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
図２８（Ａ）〜（Ｄ）は、図２７の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。
【０１０９】
本実施形態に係る比較器５００Ａの一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号を入力した場合、ノードｄは図２６（Ｂ）に示すように、入力スロープ信号に比べて非常に大きな勾配のスロープ波形となる。
しかし、アイソレータ５３０によって初段Ｇｍアンプ５１１の出力ノードｃの電圧は一定に保たれる。
したがって、ノードｂ-ノードｃ間に寄生容量Ｃｐが存在したとしても、ノードｂは、図２６（Ｃ）に示すように、外乱を受けることなく一定電圧に保たれる。
よって、比較器５００Ａの初段Ｇｍアンプ５１１の差動入力信号（a-b）には，図２６（Ｄ）に示すように、入力スロープ（ＩＮ１）がそのまま伝播される。
【０１１０】
一方、比較例の比較器５００Ｂの構成においては、図２８（Ｂ）に示すように、ノードｃが非常に大きな勾配のスロープ波形となる。
このため、ノードｂ-ノードｃ間の寄生容量Ｃｐを通してそのスロープがノードｂに注入される（図２８（Ｃ））。
この結果として、比較器５００Ｂの初段Ｇｍアンプの差動入力信号（a-b）のスロープは、図２８（Ｄ）に示すように、入力スロープ（ＩＮ１）と比較して勾配が大幅に低減したものとなる。
【０１１１】
［ノイズ低減］
次に、ノイズ低減について考察する。
図２９は、比較器の初段Ｇｍアンプのノイズ源について説明するための図である。
図３０（Ａ）および（Ｂ）は、電圧ノイズの時間ノイズへの変換例を示す図である。
【０１１２】
比較器５００Ａ，５００Ｂの初段Ｇｍアンプ５１１には入力換算された一定のノイズ源が存在し、図２９に示すように、このノイズ源は入力換算されたノイズ源ＮＯＳとして記述できる。
比較器５００Ａ，５００Ｂの一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号（波形）を入力した場合、上記の電圧ノイズは、図３０（Ａ），（Ｂ）に示すように変換される。
すなわち、初段Ｇｍアンプ５１１の差動入力信号（a-b）のスロープ勾配を変換ゲインとして時間軸のノイズ（いわゆるジッタ）に変換される。
したがって、差動入力信号（a-b）のスロープ勾配が減衰すると、比較器５００Ａ，５００Ｂの出力ノイズは増大する。
【０１１３】
既に述べたように、本構成の比較器５００Ａでは、図３０（Ａ）に示すように、このスロープ勾配の減衰を低減する。この結果として比較器５００Ａの出力ノイズが低減される。
なお、差動入力信号（a-b）のスロープ勾配が大きくなると、比較器５００Ａの初段Ｇｍアンプ５１１の動作が速くなる。
すなわち、比較器５００Ａの帯域も上がるため、熱ノイズのように高周波にまで及ぶノイズに関しては差動入力信号（a-b）のスロープ勾配の増大による寄与は正比例よりも小さくなる。
その一方、フリッカノイズやＲＴＳのような低周波のノイズに関しては差動入力信号（a-b）のスロープ勾配の増大による寄与は正比例に近くなる。つまり、そのような低周波ノイズの低減に関して本技術は特に有効である。
【０１１４】
＜３．３  低周波ノイズを低減可能な比較器の具体的な回路構成例＞
［第１の回路構成例］
図３１は、本実施形態に係る低周波ノイズを低減可能な比較器の第１の回路構成例を示す図である。
【０１１５】
図３１の比較器５００Ｃは、図２２の比較器５００の第１アンプ５１０において、出力ノードＮＤ５１２とＮＭＯＳ差動対（Ｇｍアンプ）を形成するＮＭＯＳトランジスタＮＴ５１２のドレイン端子（出力端子）側との間にアイソレータ５３０Ｃが配置されている。
なお、図３１においては、図２２のオートゼロスイッチとしてＰＭＯＳトランジスタＰＴ５１３、ＰＴ５１４をオートゼロスイッチＡＺＳ５１１、ＡＺＳ５１２として示し、ＮＭＯＳトランジスタＮＴ５１３を電流源Ｉ５１１として示している。
【０１１６】
図２５で示した寄生容量Ｃｐは、この図３１の比較器５００Ｃの場合には、主にＮＭＯＳ差動対のＮＭＯＳランジスタＮＴ５１２のゲート・ドレイン間容量Ｃｇｄおよびそれぞれの金属配線間に生じる寄生容量により形成される。
【０１１７】
［第２の回路構成例］
図３２は、本実施形態に係る低周波ノイズを低減可能な比較器の第２の回路構成例を示す図である。
【０１１８】
図３２の比較器５００Ｄは、図３１の比較器５００Ｃのアイソレータ５３０ＣがＮＭＯＳトランジスタＮＴ５１４により形成されている。
ＮＭＯＳトランジスタＮＴ５１４のドレインが第１アンプ５１０Ｄの出力ノードＮＤ５１２（ｄ）に接続され、ソースがＧｍアンプを形成するＮＭＯＳトランジスタＮＴ５１２のドレイン（ノードｃ）に接続されている。
そして、図３２の比較器５００Ｄでは、アイソレータ５３０Ｃを形成するＮＭＯＳトランジスタＮＴ５１４のゲートがバイアス電圧ＶＢＩＡＳの供給ラインに接続されている。
これにより、ＮＭＯＳトランジスタＮＴ５１４を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１２のゲート（入力ノードｂ）とドレイン（出力ノードｃ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
【０１１９】
なお、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。
【０１２０】
［第３の回路構成例］
図３３は、本実施形態に係る低周波ノイズを低減可能な比較器の第３の回路構成例を示す図である。
【０１２１】
図３３の比較器５００Ｅが図３２の比較器５００Ｄと異なる点は、アイソレータ５３０ＣのＮＭＯＳトランジスタＮＴ５１４のゲートがバイアス電圧ＶＢＩＡＳの供給ラインの代わりに電源電圧源ＶＤＤに接続されていることにある。
【０１２２】
図３２の比較器５００Ｄでは、ＮＭＯＳトランジスタＮＴ５１４を動作させるために、別のバイアス電圧ＶＢＩＡＳを必要とする。
たとえば、ＣＭＯＳイメージセンサなどの用途に対して、カラム並列シングルスロープＡＤ変換器として用いる場合、このバイアス電圧ＶＢＩＡＳの必要性は以下の（１）〜（３）等に示す点が懸念される。
（１）カラム間の干渉、（２）ＶＢＩＡＳ配線領域の増大、（３）ＶＢＩＡＳ生成回路の必要性、などであるある。
これに対して、ＮＭＯＳトランジスタＮＴ５１４のゲートを電源電圧源ＶＤＤに接続する図３３の比較器５００Ｅにおいてはこのような懸念がなく、カラム並列シングルスロープＡＤ変換器の実現に特に適している。
【０１２３】
［第４の回路構成例］
図３４は、本実施形態に係る低周波ノイズを低減可能な比較器の第４の回路構成例を示す図である。
【０１２４】
図３４の比較器５００Ｆが図３１の比較器５００Ｃと異なる点は、次の通りである。
比較器５００Ｆは、負荷側ノードＮＤ５１１（ノードｆ）とＮＭＯＳ差動対（Ｇｍアンプ）を形成するＮＭＯＳトランジスタＮＴ５１１のドレイン端子（ノードｅ）側との間に第２のアイソレータ５４０がさらに配置されている。
【０１２５】
ノードｅはＰＭＯＳ負荷がダイオード接続となっておりインピーダンスが小さい、すなわちノードｅは殆ど一定電圧に保たれるためにアイソレーションの寄与は小さい。
故にノードｅに関してはアイソレーションを実施してもしなくとも良い。
ただし、図３４の比較器５００Ｆでは、回路の対称性が高いために、オートゼロ機能を有する比較器５００Ｆにおいてはより精度の高い比較動作を実現することが可能となる。
【０１２６】
［第５の回路構成例］
図３５は、本実施形態に係る低周波ノイズを低減可能な比較器の第５の回路構成例を示す図である。
【０１２７】
図３５の比較器５００Ｇは、図３４の比較器５００Ｆのアイソレータ５４０がＮＭＯＳトランジスタＮＴ５１５により形成されている。
ＮＭＯＳトランジスタＮＴ５１５のドレインが第１アンプ５１０Ｇの負荷側ノードＮＤ５１１（ノードｆ）に接続され、ソースがＧｍアンプを形成するＮＭＯＳトランジスタＮＴ５１１のドレイン（ノードｅ）に接続されている。
そして、図３５の比較器５００Ｇでは、アイソレータ５３０Ｃを形成するＮＭＯＳトランジスタＮＴ５１４のゲートおよびアイソレータ５４０を形成するＮＭＯＳトランジスタＮＴ５１５のゲートがバイアス電圧ＶＢＩＡＳの供給ラインに接続されている。
これにより、ＮＭＯＳトランジスタＮＴ５１４を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１２のゲート（入力ノードｂ）とドレイン（出力ノードｃ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
同様に、ＮＭＯＳトランジスタＮＴ５１５を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１１のゲート（入力ノードａ）とドレイン（出力ノードｅ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
【０１２８】
この場合も、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。
【０１２９】
［第６の回路構成例］
図３６は、本実施形態に係る低周波ノイズを低減可能な比較器の第６の回路構成例を示す図である。
【０１３０】
図３６の比較器５００Ｈが図３５の比較器５００Ｇと異なる点は、次の通りである。
比較器５００Ｈでは、アイソレータ５３０ＣのＮＭＯＳトランジスタＮＴ５１４のゲートおよびアイソレータ５４０を形成するＮＭＯＳトランジスタＮＴ５１５のゲートがバイアス電圧ＶＢＩＡＳの供給ラインの代わりに電源電圧源ＶＤＤに接続されている。
【０１３１】
図３５の比較器５００Ｇでは、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５を動作させるために、別のバイアス電圧ＶＢＩＡＳを必要とする。
たとえば、第３の回路構成例の場合と同様に、ＣＭＯＳイメージセンサなどの用途に対して、カラム並列シングルスロープＡＤ変換器として用いる場合、このバイアス電圧ＶＢＩＡＳの必要性は以下の（１）〜（３）等に示す点が懸念される。
（１）カラム間の干渉、（２）ＶＢＩＡＳ配線領域の増大、（３）ＶＢＩＡＳ生成回路の必要性、などであるある。
これに対して、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５のゲートを電源電圧源ＶＤＤに接続する図３６の比較器５００Ｈにおいてはこのような懸念がなく、カラム並列シングルスロープＡＤ変換器の実現に特に適している。
【０１３２】
［効果的な実装例］
ここで、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明する。
図３７（Ａ）および（Ｂ）は、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。
この実装例は、図３７（Ａ）に示すように、対称性の高い図３６の比較器５００Ｈについての例である。
図３７において、ＮＭＯＳ差動対トランジスタＮＴ５１１，ＮＴ５１２をＭ１，Ｍ２で示し、アイソレーション用トランジスタＮＴ５１４，ＮＴ５１５をＭ５、Ｍ６で示している。
【０１３３】
差動対トランジスタＭ１，Ｍ２のチャネル幅Ｗとアイソレーション用トランジスタＭ５、Ｍ６のチャネル幅Ｗとを一致させる。かつ、差動対トランジスタＭ１，Ｍ２のフィンガー（finger）数をそれぞれ奇数とすることで、アイソレーション用トランジスタＭ５，Ｍ６と差動対トランジスタＭ１，Ｍ６はチャネル領域を共通化することができる。
この結果、差動対トランジスタＭ１，Ｍ２は両端のチャネル領域が自然に拡張される。このような実装方法によってフリッカノイズやＲＴＳノイズなどの低周波ノイズが改善することが知られている（非特許文献１）。
したがって、このように本技術を実装することにより、低周波ノイズは上記の２つのメカニズム（回路動作とプロセス特性）によって改善できる。
【０１３４】
［非特許文献１］
“Impact of STA Effect on Flicker Noise in 0.13um RF nMOSFETs”IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 12, DECEMBER 2007, pp.3383-3392。
【０１３５】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてＴＣＶの本数を低減することが可能となる。また、アナログチップ上に量子化器（比較器）等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。
たとえば、イメージセンサにおいてセンサ（画素）の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。
アナログチップは前述のとおり、ロジックチップ（デジタルチップ）と比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。
また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。
同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。
上記２つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。
【０１３６】
また、上述したように、本実施形態に係る比較器５００Ｃ〜５００Ｈは、カスコードトランジスタを利用してノイズを低減する構成を有する。
これらの構成は、スロープ信号、たとえばランプ信号と比較を行う場合に、出力ノードと入力ノードのカップリングにより、実効的な入力信号振幅が減衰してしまうのを回避することにより、比較器の入力換算ノイズの低減を実現することができる。
このように、オートゼロ機能付きの比較器およびそれを用いたシングルスロープＡＤ変換器や固体撮像装置において雑音、特にフリッカノイズやＲＴＳノイズの様な低周波雑音を低減することが可能となる。
なお、このような特徴を有する比較器は、図９の積層構造のデジタルチップである第２チップに適用した場合にノイズ低減の効果は大きい。
ただし、アナログチップである第１チップ側に比較器を搭載した場合、積層構造でない回路構成の場合にも、ノイズ低減の効果は大きい。
そして、上述したように、オートゼロ機能付きの比較器を用いたシングルスロープＡＤ変換器や固体撮像装置において雑音、特にフリッカノイズやＲＴＳノイズの様な低周波雑音を低減することが可能となる。
【０１３７】
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、表面照射型であっても十分に上記各効果を発現することが可能である。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３８】
＜４．カメラシステムの構成例＞
図３８は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【０１３９】
本カメラシステム６００は、図３８に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）２００，３００，３００Ａ〜３００Ｃが適用可能な撮像デバイス６１０を有する。
さらに、カメラシステム６００は、この撮像デバイス６１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ６２０を有する。
カメラシステム６００は、撮像デバイス６１０を駆動する駆動回路(ＤＲＶ)６３０と、撮像デバイス６１０の出力信号を処理する信号処理回路(ＰＲＣ)６４０と、を有する。
【０１４０】
駆動回路６３０は、撮像デバイス６１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス６１０を駆動する。
【０１４１】
また、信号処理回路６４０は、撮像デバイス６１０の出力信号に対して所定の信号処理を施す。
信号処理回路６４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路６４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１４２】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス６１０として、先述した固体撮像装置２００，３００，３００Ａ〜３００Ｃを搭載することで、高精度なカメラが実現できる。
【０１４３】
なお、本技術は以下のような構成をとることができる。
（１）アレイ状に配置された複数のセンサを有する第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼りあわされた積層構造を有し、
上記第１チップと上記第２チップ間の配線は、
ビアを通して接続され、
上記第１チップは、
各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第２チップに伝送され、
上記第２チップは、
上記ビアを介した上記第１チップから伝送された信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、
量子化してデジタル信号を得る機能と、を含む
半導体装置。
（２）上記第２チップは、
上記ビアを介した上記第１チップからの信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る
上記（１）記載の半導体装置。
（３）上記第２チップは、
時間連続の量子化器を含み、
上記ビアを介した上記第１チップからの信号を上記量子化器で量子化した信号を、上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする
上記（１）記載の半導体装置。
（４）上記第２チップは、
上記ビアを介した上記第１チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、
上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む
上記（１）記載の半導体装置。
（５）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記（１）から（４）のいずれか一に記載の半導体装置。
（６）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第２チップは、
上記画素信号読み出し部が配置され、
上記第１チップと上記第２チップ間の配線は、
ビアを通して接続されている
固体撮像装置。
（７）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記（６）記載の固体撮像装置。
（８）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第２チップは、
上記画素信号読み出し部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記ビアを通して接続されている
カメラシステム。
（９）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記（８）記載のカメラシステム。
【符号の説明】
【０１４４】
１００，１００Ａ〜１００Ｇ・・・半導体装置、１１０，１１０Ａ〜１１０Ｇ・・・第１チップ（アナログチップ）、１１１（−０，−１、・・・）・・・センサ、１１２（−０，−１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（−０，−１、・・・）・・・アンプ、１１４（−０，−１、・・・）・・・ＴＣＶ（ビア）、１１５（−０，−１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ〜１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（−０，−１、・・・）・・・サンプリングスイッチ、１２２（−０，−１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（−０，−１、・・・）・・・比較器、１２５（−０，−１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ〜３００Ｃ・・・固体撮像装置、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、３９０・・・水平転送線、４１０，４２０・・・デジタル信号ＴＣＶ配置領域、４３０・・・アナログ信号ＴＣＶ配置領域、５００，５００Ａ〜５００Ｈ・・・比較器、５１０，５１０Ａ〜５１０Ｃ・・・・第１アンプ、５１１・・・Ｇｍアンプ、５２０・・・第２アンプ、５３０，５３０Ｃ・・・アイソレータ（第１のアイソレータ）、５４０・・・アイソレータ（第２のアイソレータ）、６００・・・カメラシステム、６１０・・・撮像デバイス、６２０・・・レンズ、６３０・・・駆動回路、６４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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