(57)【要約】【課題】電子部品の接続信頼性の低下を抑制する。【解決手段】電子部品内蔵基板１は、基板１０と、基板１０に内蔵され、第１主面１０Ａ側に設けられた第１端子２１、第２主面１０Ｂ側に設けられた第２端子２２、及び容量部２３を有する電子部品２０と、基板１０に含まれる絶縁層１１内に形成され、第１端子２１と電気的に接続される第１ビア導体３３と、基板１０に含まれる絶縁層１１内に形成され、第２端子２２と電気的に接続される第２ビア導体３４と、を有し、第１端子２１の数Ｎ１と第２端子２２の数Ｎ２とは、Ｎ１＞Ｎ２を満たし、第１ビア導体３３と第１端子２１との接地面積Ｓ１と、第２ビア導体３４と第２端子２２の端面との接地面積Ｓ２と、は、Ｓ１≦Ｓ２を満たす。【選択図】図１
2018133363.tif 000002
【特許請求の範囲】
【請求項１】
第１主面及び前記第１主面の反対側に第２主面を有する基板と、
前記基板に内蔵され、前記第１主面側に設けられた第１端子、前記第２主面側に設けられた第２端子、及び前記第１端子と前記第２端子との間に設けられた容量部を有する電子部品と、
前記基板に含まれる絶縁層内に形成され、前記第１端子と電気的に接続されると共に前記第１主面側に延びる第１ビア導体と、
前記基板に含まれる絶縁層内に形成され、前記第２端子と電気的に接続されると共に前記第２主面側に延びる第２ビア導体と、
を有し、
前記第１端子の数Ｎ１と前記第２端子の数Ｎ２とは、Ｎ１＞Ｎ２を満たし、
前記第１ビア導体と前記第１端子との接地面積Ｓ１と、前記第２ビア導体と前記第２端子の端面との接地面積Ｓ２と、は、Ｓ１≦Ｓ２を満たす、電子部品内蔵基板。
【請求項２】
１つの前記第１端子に対して複数の前記第１ビア導体が接続している、もしくは、１つの前記第２端子に対して複数の前記第２ビア導体が接続している、請求項１に記載の電子部品内蔵基板。
【請求項３】
前記第１端子の厚みＴ１と前記第２端子の厚みＴ２とが、Ｔ１＜Ｔ２を満たす、請求項１又は２に記載の電子部品内蔵基板。
【請求項４】
請求項１〜３のいずれか一項に記載の電子部品内蔵基板を含む基板実装構造体であって、前記第１端子は能動部品に接続され、前記第２端子は電源側に接続されている、基板実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品内蔵基板及びこの電子部品内蔵基板を含む基板実装構造体に関する。
【背景技術】
【０００２】
能動部品に接続される受動部品が内蔵されている電子部品内蔵基板が知られている。特許文献１では、チップコンデンサが内蔵された部品内蔵基板が示されている。近年、電子機器の小型化等のニーズから電子部品の薄膜化が進んでいて、薄膜の電子部品が内蔵された電子部品内蔵基板についても検討が進められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９４０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子部品内蔵基板では、能動部品に接続される電子部品の低ＥＳＬ（等価直列インダクタンス）化が求められる。そこで、本願発明者らは、低ＥＳＬ化を図るために、電子部品のうち能動部品側の電極を複数に分割し、分割された電極それぞれに対して能動部品と接続するための端子を設ける多端子構造を検討している。しかしながら、能動部品に接続する側の電極を複数に分割して多端子構造とした場合、能動部品に接続される側の電極近傍と逆側の電極近傍とにおいて内部応力の差が生じ、特に能動部品側の端子と電極との間での接続信頼性が低下する可能性が考えられる。
【０００５】
本発明は上記に鑑みてなされたものであり、電子部品の接続信頼性の低下を抑制することが可能な電子部品内蔵基板及びこの電子部品内蔵基板を含む基板実装構造体を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る電子部品内蔵基板は、第１主面及び前記第１主面の反対側に第２主面を有する基板と、前記基板に内蔵され、前記第１主面側に設けられた第１端子、前記第２主面側に設けられた第２端子、及び前記第１端子と前記第２端子との間に設けられた容量部を有する電子部品と、前記基板に含まれる絶縁層内に形成され、前記第１端子と電気的に接続されると共に前記第１主面側に延びる第１ビア導体と、前記基板に含まれる絶縁層内に形成され、前記第２端子と電気的に接続されると共に前記第２主面側に延びる第２ビア導体と、を有し、前記第１端子の数Ｎ１と前記第２端子の数Ｎ２とは、Ｎ１＞Ｎ２を満たし、前記第１ビア導体と前記第１端子との接地面積Ｓ１と、前記第２ビア導体と前記第２端子の端面との接地面積Ｓ２と、は、Ｓ１≦Ｓ２を満たす。
【０００７】
上記の電子部品内蔵基板によれば、第１端子は数が多く、第２端子は数が少ない状態である場合に、第１ビア導体の第２のビア導体の関係をＳ１≦Ｓ２とすることで、内部応力に由来する電子部品の変形を抑制することができる。したがって、第１端子と第１ビア導体との境界における接続信頼性、及び、第２端子と第２ビア導体との境界における接続信頼性が向上する。
【０００８】
ここで、１つの前記第１端子に対して複数の前記第１ビア導体が接続している、もしくは、１つの前記第２端子に対して複数の前記第２ビア導体が接続している態様としてもよい。
【０００９】
このように、１つの端子に対して複数のビア導体が接続している場合でも、上記の関係を満たすことで、電子部品の接続信頼性の低下を抑制することが可能となる。
【００１０】
また、前記第１端子の厚みＴ１と前記第２端子の厚みＴ２とが、Ｔ１＜Ｔ２を満たす態様としてもよい。
【００１１】
上記のように、数が多い第１端子の厚みが小さく、数が少ない第２端子の厚みが大きい状態である場合に、第１ビア導体の第２のビア導体の関係をＳ１≦Ｓ２とすることで、内部応力に由来する電子部品の変形を好適に抑制することができる。
【００１２】
また、本発明の一形態に係る基板実装構造体は、上記の電子部品内蔵基板を含む基板実装構造体であって、前記第１端子は能動部品側に接続され、前記第２端子は電源側に接続されている。
【００１３】
上記の基板実装構造体では、電子部品内蔵基板の第１端子は能動部品側に接続され、電子部品内蔵基板の第２端子は電源側に接続されているため、電子部品の低ＥＳＬ化を実現しつつ、電子部品の接続信頼性の低下を抑制することを可能としている。
【発明の効果】
【００１４】
本発明によれば、電子部品の接続信頼性の低下を抑制することが可能な電子部品内蔵基板及びこの電子部品内蔵基板を含む基板実装構造体が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る電子部品内蔵基板を用いた基板実装構造体を概略的に示す断面図である。
【図２】本発明の一実施形態に係る電子部品内蔵基板の一部を概略的に示す断面図である。
【図３】図２に示す電子部品内蔵基板の製造方法を説明するための図である。
【図４】図２に示す電子部品内蔵基板の製造方法を説明するための図である。
【図５】図２に示す電子部品内蔵基板の製造方法を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【００１７】
図１は、本発明の一実施形態に係る電子部品内蔵基板を用いた基板実装構造体を概略的に示す断面図である。また、図２は、本発明の一実施形態に係る電子部品内蔵基板の一部を概略的に示す断面図である。
【００１８】
図１に示すように、基板実装構造体１００は、例えば、通信端末等に使用される実装構造体である。電子部品内蔵基板１は、絶縁層１１を含む基板１０と、基板１０に内蔵された電子部品２０と、を備えている。基板１０の一方側の第１主面１０Ａには、電子部品２０の一方側の電極である第１端子２１から延びる第１外部端子３１が設けられている。また、第１主面１０Ａとは逆側の第２主面１０Ｂには、電子部品２０の第１端子２１とは逆側の第２端子２２から延びる第２外部端子３２が設けられている。
【００１９】
基板実装構造体１００のうち電子部品内蔵基板１の基板１０の第１主面１０Ａ側において、電子部品内蔵基板１の第１外部端子３１に対して、導体材料４１（バンプ）を介して能動部品４２が接続されている。能動部品４２については、特に限定されないが、例えば、ＬＳＩ（大規模集積回路）、ＡＳＩＣ（Application Specific Integrated Circuit、特定用途向け集積回路）、ＣＰＵ（Central Processing Unit、中央演算処理装置）等を用いることができる。
【００２０】
基板実装構造体１００のうち電子部品内蔵基板１の第２主面１０Ｂ側において、電子部品内蔵基板１の第２外部端子３２に対して、導体材料４３を介して電源側の回路基板４４が接続される。回路基板４４とは、例えば、マザーボード等である。回路基板４４に代えて、他の電子部品等が接続されていてもよい。少なくとも、電子部品内蔵基板１においては、第１主面１０Ａ側の第１外部端子３１は能動部品４２側に接続され、第２主面１０Ｂ側の第２外部端子３２は電源側に接続されている。
【００２１】
図２を参照しながら、電子部品内蔵基板１の詳細構造について、説明する。電子部品内蔵基板１は、絶縁層１１及びコア１２を含む基板１０と、基板１０に内蔵された電子部品２０と、絶縁層１１内に形成されたビア導体３０（第１ビア導体３３，第２ビア導体３４）と、を備えている。基板１０は、第１主面１０Ａ及び第１主面１０Ａの反対側の第２主面１０Ｂを有している。電子部品２０は、第１主面１０Ａ側に設けられた複数の第１端子２１、第２主面１０Ｂ側に設けられた複数の第２端子２２、及び、第１端子２１と第２端子２２との間に設けられた容量部２３を有している。また、電子部品内蔵基板１は、電子部品２０の第１端子２１と電気的に接続される第１外部端子３１と、電子部品２０の第２端子２２と電気的に接続される第２外部端子３２と、を備えている。ここで、電子部品２０が基板１０に「内蔵されている」とは、電子部品２０が基板１０の第１主面１０Ａ及び第２主面１０Ｂから露出していない状態をいう。
【００２２】
基板１０は、いわゆる多層回路基板である。本実施形態においては、基板１０は絶縁層１１及びコア１２を含んでいる。コア１２は絶縁層１１に内蔵されており、基板１０の第１主面１０Ａ及び第２主面１０Ｂは絶縁層１１の主面に相当する。コア１２には、第１主面１０Ａ側から第２主面１０Ｂ側へ貫通する貫通孔１３が設けられており、電子部品２０は、貫通孔１３内に配置されている。また、絶縁層１１は貫通孔１３内にも充填されている。その結果、電子部品２０とコア１２との間には絶縁層１１が介在している。絶縁層１１は、例えばエポキシ樹脂、アクリル樹脂、又はフェノール樹脂等の絶縁性材料によって構成される。なお、絶縁層１１を構成する絶縁性材料は、例えば、熱硬化性樹脂又は光硬化性樹脂等、特定の処理によって硬度が変化する材料であることが好ましい。コア１２は、例えばシリコン（Ｓｉ）、ガラス（ＳｉＯ２）、又は樹脂基板等によって構成される。基板１０の全体の厚みは、例えば４０μｍ〜１０００μｍ程度とすることができる。また、絶縁層１１の厚みは、例えば１μｍ〜２００μｍ程度、コア１２の厚みは、例えば２０μｍ〜４００μｍ程度とすることができる。なお、基板１０の全体の厚み、絶縁層１１の厚み、及びコア１２の厚みは特に限定されない。
【００２３】
電子部品２０は、複数の第１端子２１、複数の第２端子２２、及び複数の第１端子２１と複数の第２端子２２との間に設けられた容量部２３を有するキャパシタである。本実施形態では、電子部品２０が、第１端子２１及び第２端子２２が金属薄膜により構成され、容量部２３が誘電体膜により構成されたいわゆるＴＦＣＰ（Thin  Film  Capacitor：薄膜キャパシタ）である場合について説明する。なお、第１端子２１側の金属薄膜から構成される電極層には、第１端子２１として機能する領域とは異なる領域が含まれていてもよい。第２端子２２側の金属薄膜から構成される電極層には、第２端子２２として機能する領域とは異なる領域が含まれていてもよい。
【００２４】
図２に示す例では、第１端子２１は５つに分割され、第２端子２２は２つに分割されている。分割された第１端子２１のそれぞれは、第１主面１０Ａ側の端面２１ａと、側面２１ｂと、有している。端面２１ａ及び側面２１ｂの周囲には、絶縁層１１が充填されている。また、分割された第２端子２２のそれぞれは、第２主面１０Ｂ側の端面２２ａと、側面２２ｂと、を有している。端面２２ａ及び側面２２ｂの周囲には、絶縁層１１が充填されている。分割された第１端子２１及び第２端子２２の数（分割数）及び形状は適宜変更することができる。
【００２５】
電子部品２０の３層（第１端子２１、第２端子２２、及び容量部２３）の厚みの合計は、例えば５μｍ〜６５０μｍ程度であり、第１端子２１の厚みを０．１μｍ〜５０μｍ程度とし、容量部２３の厚みを０．０５μｍ〜１００μｍ程度とし、第２端子２２の厚みを５μｍ〜５００μｍ程度とすることができる。なお、本実施形態で説明する電子部品２０では、第１端子２１の厚みよりも第２端子２２の厚みが大きい。したがって、上記の厚みの範囲内で、第１端子２１の厚みよりも第２端子２２が大きくなるように適宜選択される。つまり、第１端子２１の厚みをＴ１とし、第２端子２２の厚みをＴ２とすると、Ｔ１＜Ｔ２となる。
【００２６】
第１端子２１及び第２端子２２を構成する材料としては、主成分がニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、これらの金属を含有する合金、又は金属間化合物である材料が好適に用いられる。ただし、第１端子２１及び第２端子２２の材料は、導電性材料であれば特に限定されない。本実施形態では、第１端子２１が銅を主成分とすると共に、第２端子２２がニッケルを主成分とする場合について説明する。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。また、第１端子２１及び第２端子２２の態様としては、合金や金属間化合物を形成する場合のほか、２種類以上からなる積層体構造である場合も含む。例えば、Ｎｉ薄膜上にＣｕ薄膜を設けた２層構造として電極層を形成してもよい。また、第１端子２１及び／又は第２端子２２として純ニッケルを使用する場合、そのニッケルの純度は９９．９９％以上が好ましい。更に、ニッケルを含有する合金の場合、ニッケル以外の金属として含まれる金属は、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、銀（Ａｇ）、銅（Ｃｕ）からなる群より選ばれる少なくとも一種とすれば好適である。
【００２７】
なお、第２端子２２が２種類以上の材料を含む場合、第２端子２２は、いわゆるＴＳＶ（Through  Silicon  Via）構造等、シリコン（Ｓｉ）又はガラス（ＳｉＯ２）等に貫通孔が形成され、貫通孔内に他の導電性材料が埋め込まれた構造を有していてもよい。
【００２８】
容量部２３は、ペロブスカイト系の誘電体材料から構成される。ここで、本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ｘＳｒｘ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ｘＣａｘ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、などのペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３などに代表される複合ペロブスカイトリラクサー型強誘電体材などが含まれる。ここで、上記のペロブスカイト構造、ペロブスカイトリラクサー型誘電体材料において、ＡサイトとＢサイトとの比は、通常整数比であるが、特性向上のために意図的に整数比からずらしてもよい。なお、容量部２３の特性制御のため、容量部２３に適宜、副成分として添加物質が含有されていてもよい。
【００２９】
第１外部端子３１は、複数の第１端子２１のそれぞれに対応して設けられている。本実施形態においては、５つの第１外部端子３１が設けられている例を示している。第１外部端子３１のそれぞれは、基板１０の第１主面１０Ａに対して積層されており、ビア導体３０（後述する第１ビア導体３３）を介して第１端子２１と電気的に接続されている。電子部品２０の第１端子２１は、第１ビア導体３３及び第１外部端子３１を介して外部の電子部品又は配線等と電気的に接続可能に構成されている。第１外部端子３１は、例えば銅（Ｃｕ）等の導電性材料によって構成されている。
【００３０】
第２外部端子３２は、複数の第２端子２２のそれぞれに対応して設けられている。本実施形態においては、２つの第２外部端子３２が設けられている例を示している。第２外部端子３２のそれぞれは、基板１０の第２主面１０Ｂに対して積層されており、ビア導体３０（後述する第２ビア導体３４）を介して第２端子２２と電気的に接続されている。電子部品２０の第２端子２２は、第２ビア導体３４及び第２外部端子３２を介して外部の電子部品又は配線等と電気的に接続可能に構成されている。第２外部端子３２は、例えば銅（Ｃｕ）等の導電性材料によって構成されている。
【００３１】
ビア導体３０は、第１端子２１と第１外部端子３１とを電気的に接続する第１ビア導体３３と、第２端子２２と第２外部端子３２とを電気的に接続する第２ビア導体３４とを含んでいる。第１ビア導体３３は第１端子２１と第１外部端子３１との間において絶縁層１１を貫通している。また、第２ビア導体３４は第２端子２２と第２外部端子３２との間において絶縁層１１を貫通している。第１ビア導体３３及び第２ビア導体３４は、基本的に積層方向（基板１０の厚さ方向）に対して延びる円筒状であるが、図２等に示すように、外側（第１主面１０Ａもしくは第２主面１０Ｂ側）の断面積が大きく、内側（電子部品２０側）の断面積が小さくなるように、側面が傾斜していてもよい。
【００３２】
第１外部端子３１から連続する第１ビア導体３３と、第１端子２１の端面２１ａとが接する面積は、第２外部端子３２から連続する第２ビア導体３４と、第２端子２２の端面２２ａとが接する面積よりも小さい。つまり、第１外部端子３１から連続する第１ビア導体３３と、第１端子２１の端面２１ａとが接する面積を接地面積Ｓ１とし、第２外部端子３２から連続する第２ビア導体３４と、第２端子２２の端面２２ａとが接する面積を接地面積Ｓ２とすると、Ｓ１≦Ｓ２を満たす。なお、Ｓ１，Ｓ２は、それぞれ１つのビア導体の接地面積を指しているものである。ビア導体が複数設けられている場合には、接地面積は、ビア導体毎に求められる接地面積の平均を算出し、Ｓ１，Ｓ２とする。
【００３３】
このように、電子部品２０では、能動部品４２側に接続される第１端子２１の数（分割数）をＮ１とし、電源側に接続される第２端子２２の数（分割数）をＮ２とすると、Ｎ１＞Ｎ２となっている。また、第１端子２１の厚みをＴ１とし、第２端子２２の厚みをＴ２とすると、Ｔ１＜Ｔ２となっている。また、第１ビア導体３３と第１端子２１の端面２１ａとが接する面積をＳ１とし、第２ビア導体３４と第２端子２２の端面２２ａとが接する面積をＳ２とすると、Ｓ１≦Ｓ２となっている。
【００３４】
次に、図３〜図５を参照して、本実施形態に係る電子部品内蔵基板１の製造方法について説明する。図３〜図５は、図１に示す電子部品内蔵基板の製造方法を説明するための図である。なお、図３〜図５では、一つの電子部品内蔵基板１の製造方法を示しているが、実際には複数の電子部品内蔵基板１を一枚の支持基板上で形成した後に、それぞれの電子部品内蔵基板１に個片化する。したがって、図３〜図５は、一枚の支持基板上の一部を拡大して示しているものである。
【００３５】
まず、図３に示すように、電子部品２０を準備する。電子部品２０は公知の方法で製造することができる。電子部品２０の第１端子２１は５つに分割され、第２端子２２は２つに分割されている。
【００３６】
次に、図４（ａ）に示すように、貫通孔１３が設けられたコア１２を準備する。貫通孔１３は、例えばエッチング等の公知のプロセスによって形成することができる。その後、図４（ｂ）に示すように、支持基板Ｗを準備し、コア１２を支持基板Ｗに仮固定する。更に、コア１２の貫通孔１３内に電子部品２０を配置して仮固定する。支持基板Ｗとしては、例えば粘着性を有する搭載用仮固定材等を用いることができる。
【００３７】
次に、図５（ａ）に示すように、絶縁層１１を形成する。絶縁層１１は、例えば、支持基板Ｗに仮固定されたコア１２及び電子部品２０に対して未硬化の状態の樹脂材料を塗布し、樹脂材料を硬化させた後に支持基板Ｗを取り除くことによって形成される。これにより、コア１２及び電子部品２０が絶縁層１１に埋め込まれた状態となる。
【００３８】
次に、図５（ｂ）に示すように、第１ビア導体３３を形成するための孔３３Ａ及び第２ビア導体３４を形成するための孔３４Ａを形成する。孔３３Ａは、それぞれの第１端子２１に対応した箇所に形成され、第１主面１０Ａと第１端子２１との間において絶縁層１１を貫通している。孔３４Ａは、それぞれの第２端子２２に対応した箇所に形成され、第２主面１０Ｂと第２端子２２との間において絶縁層１１を貫通している。孔３３Ａ，４４Ａは、例えばレーザーアブレーションによって形成することができる。
【００３９】
次に、メッキ又はスパッタ等によって孔３３Ａ内に第１ビア導体３３を形成し、孔３４Ａ内に第２ビア導体３４を形成する。その後、第１主面１０Ａ及び第２主面１０Ｂ上に形成された金属層に対してパターニングを行う。これにより、複数の第１外部端子３１及び複数の第２外部端子３２が形成される。最後に、ダイシング等によって個片化を行うことにより、図１に示す電子部品内蔵基板１が得られる。なお、導体材料４１，４３を用いて、電子部品内蔵基板１と、能動部品４２と、回路基板４４と、を接続すると、図１に示す基板実装構造体１００が得られる。
【００４０】
ここで、本実施形態に係る基板実装構造体１００の電子部品内蔵基板１に含まれる電子部品２０は、第１端子２１の数（分割数）Ｎ１と、第２端子２２の数（分割数）Ｎ２と、がＮ１＞Ｎ２を満たし、第１端子２１の厚みＴ１と第２端子２２の厚みＴ２とがＴ１＜Ｔ２を満たしている。また、電子部品２０は、第１ビア導体３３と第１端子２１の端面２１ａとの接地面積Ｓ１と、第２ビア導体３４と第２端子２２の端面２２ａとの接地面積Ｓ２と、がＳ１≦Ｓ２となっている。これらの特徴を有していることで、電子部品内蔵基板１では、第１端子２１と第１ビア導体３３との境界における第１端子２１と第１ビア導体３３との接続信頼性、及び、第２端子２２と第２ビア導体３４との境界における第２端子２２と第２ビア導体３４との接続信頼性が向上するという効果を奏する。
【００４１】
近年、図１に示す基板実装構造体１００のように、電子部品内蔵基板１に内蔵された電子部品２０上に能動部品４２を配置する構成が検討されている。このような構成において、ＥＳＬ（等価直列インダクタンス）を低くするためには、電子部品２０における能動部品４２側の端子を分割して複数にし、他方側の端子よりも数（分割数）を多くすることが有効である。そのため、電子部品２０と同様に、能動部品４２側の第１端子２１を複数に分割し、分割後の複数の第１端子２１それぞれの表面から厚み方向に延びるビア導体を設ける構成が検討されている。しかしながら、第１端子の分割数を多くすると、分割された端子毎にビア導体（図１等では第１ビア導体３３）が設けられる。また、第１端子の分割数を多くするためには、分割後の端子間の短絡を防ぐために、第１端子を構成する電極層自体の厚みを小さくする必要がある。その結果、電子部品の容量部よりも上方では、厚みが薄く複数に分割された第１端子が設けられ、分割された第１端子のそれぞれの上方には、従来よりも断面積が小さくされたビア導体が設けられることとなる。
【００４２】
一方、能動部品側とは異なる側の第２端子側では、端子の数を第１端子よりも少なくされる。したがって、端子に設けられるビア導体の数も異なる。その結果、容量部を挟み、能動部品側の端子及びその周辺の構造と、逆側の端子及びその周辺の構造とでは、端子の厚み、ビアの数等が異なることになる。このような構造を有していると、能動部品側と逆側とで端子近傍に生じる応力に差が生じる。具体的には、能動部品側の第１端子側では、隣接する端子同士が近付く向きの内向きの応力がかかるようになり、逆側の第２端子側では、第１端子側と比較して外向きの応力がかかる状態となる。この結果、第２端子側が反るように電子部品が変形する可能性がある。また、電子部品が変形しないとしても、端子とビアとの間の接触性が低下する可能性があり、接続信頼性が低下することが考えられた。
【００４３】
これに対して、本実施形態に係る電子部品内蔵基板１では、第１端子２１の数（分割数）Ｎ１と、第２端子２２の数（分割数）Ｎ２と、がＮ１＞Ｎ２を満たし、第１端子２１の厚みＴ１と第２端子２２の厚みＴ２とがＴ１＜Ｔ２を満たしている。また、電子部品２０は、第１ビア導体３３と第１端子２１の端面２１ａとの接地面積Ｓ１と、第２ビア導体３４と第２端子２２の端面２２ａとの接地面積Ｓ２と、がＳ１≦Ｓ２となっている。
【００４４】
本願発明者らは、容量部を挟んだ第１端子２１側と第２端子２２側で生じる応力の差はビア導体の数に関係すると考えた。つまり、端子の端面から厚さ方向に延びるビア導体と、ビア導体の周囲に設けられる絶縁材料（本実施形態では、絶縁層１１）と、の間での材料の違いが、端子同士が近付く内向きの応力に影響すると、本願発明者らは考えた。また、内向きの応力がかかった場合に、第１端子２１側では、厚みが小さな第１端子２１が、第２端子２２と比較して細かく分割されているため、応力がかかるとその分変形しやすいと考えられた。
【００４５】
そこで、第２端子２２側において、第１端子２１と比較して端子の厚みを大きくして、応力に対する変形を抑制可能な構造としている。さらに、第２端子２２の端面２２ａから延びる第２ビア導体３４の端面２２ａに対する接地面積を、第１端子２１の端面２１ａと第１ビア導体３３との接地面積よりも大きくする。この結果、第２端子２２側においても、第２ビア導体３４が設けられることにより内向きの応力が生じるため、第１端子２１側と第２端子２２側での応力の差が小さくなる。また、第２ビア導体３４の接地面積が第１ビア導体３３よりも大きくされているため、第１ビア導体３３側よりもビア導体の数は少なくなるものの、各ビア導体により生じる内向きの応力が大きくなる。そのため、第２ビア導体３４側（第２端子２２側）と第１ビア導体３３側（第１端子２１側）での応力の差が小さくなると共に、第１ビア導体３３側が受ける応力につられた第１ビア導体３３側の変形が抑制される。このように、第１ビア導体３３側に応力が集中することを防ぐことで、電子部品２０の変形が抑制される。
【００４６】
また、電子部品２０の変形が抑制されることで、第１端子２１の端面２１ａと第１ビア導体３３との間での接続が十分に確保され、その結果、電子部品の接続信頼性の低下を抑制することができる。また、電子部品２０の変形が抑制されると、第２端子２２の端面２２ａと第２ビア導体３４との間での接続も十分に確保されることとなる。以上のように、本実施形態に係る電子部品内蔵基板１及びこの電子部品内蔵基板１を含む基板実装構造体１００によれば、能動部品４２側の第１端子２１の分割数が増えた場合であっても、電子部品２０が変形することを防ぐことができ、電子部品２０の接続信頼性の低下を抑制することができる。
【００４７】
また、基板実装構造体１００では、電子部品内蔵基板１の第１端子２１は能動部品４２側に接続され、第２端子２２は電源側の回路基板４４に接続されているため、電子部品２０の低ＥＳＬ化を実現しつつ、電子部品２０の接続信頼性の低下を抑制することを可能としている。
【００４８】
なお、第１端子２１の数（分割数）Ｎ１と、第２端子２２の数（分割数）Ｎ２とがＮ１＞Ｎ２の関係を満たす例として、上記実施形態では、Ｎ１＝５（第１端子２１は５つに分割されている）且つＮ２＝２（第２端子２２は２つに分割されている）である場合について説明した。しかしながら、Ｎ１，Ｎ２の組み合わせは適宜変更することができる。つまり、分割後の端子がそれぞれ有効に機能する範囲で変更することができ、例えば、Ｎ１＝２５，Ｎ２＝１というようにＮ１とＮ２との差を大きくしてもよい。また、Ｎ１＝２５，Ｎ２＝４というように、第２端子２２側の分割数を大きくしてもよい。この分割数は、第１端子２１及び第２端子２２として機能する領域の面積にも応じて適宜設定される。
【００４９】
また、第１端子２１の厚みＴ１と第２端子２２の厚みＴ２とがＴ１＜Ｔ２の関係を満たすが、Ｔ１とＴ２との差に関しても、第１端子２１及び第２端子２２が分割後も端子として機能する範囲で、適宜変更することができる。
【００５０】
また、第１ビア導体３３と第１端子２１の端面２１ａとの接地面積Ｓ１と、第２ビア導体３４と第２端子２２の端面２２ａとの接地面積Ｓ２と、はＳ１≦Ｓ２の関係を満たすが、Ｓ１とＳ２との差に関しても、第１ビア導体３３及び第２ビア導体３４がビア導体として適切に機能し、且つ短絡等が生じない範囲で、適宜変更することができる。ただし、ビア導体の数の差が大きい場合には、上述のようにビア導体が設けられることによる応力が電子部品２０の変形に影響するため、応力の差を抑制するためにＳ１＝Ｓ２とするよりもＳ１＜Ｓ２としたほうが、電子部品の変形を抑制することができる。
【００５１】
また、上記実施形態では、分割後の複数の第１端子２１及び複数の第２端子２２それぞれについて、１つの端子に対して１つのビア導体が設けられる構造となっているが、分割後の１つの端子に対してビア導体が複数設けられていてもよい。ビア導体の数は、端子を流れる電流の接続先に応じて適宜変更される。ただし、第１端子２１側の第１ビア導体３３の数が増える場合には、上述のように、内向きの応力がより大きくなるため、第２端子２２側での第２ビア導体３４の大きさ（第２端子２２との接地面積）や第２端子２２の厚み等を調整することが好ましい。
【００５２】
なお、上記実施形態では、電子部品２０における第１端子２１の数（分割数）Ｎ１と、第２端子２２の数（分割数）Ｎ２と、がＮ１＞Ｎ２を満たし、第１端子２１の厚みＴ１と第２端子２２の厚みＴ２とがＴ１＜Ｔ２を満たしている場合について説明した。しかしながら、電子部品２０が、Ｔ１＜Ｔ２を満たしていない場合（すなわち、Ｔ１≧Ｔ２である場合）であっても、上記のように第１ビア導体３３と第１端子２１の端面２１ａとの接地面積Ｓ１と、第２ビア導体３４と第２端子２２の端面２２ａとの接地面積Ｓ２と、がＳ１≦Ｓ２の関係を満たすことで、ビア導体の数の差に由来して電子部品２０が変形することを防ぐことができ、電子部品２０の接続信頼性の低下を抑制することができる効果が得られる。
【００５３】
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更を行うことができる。
【００５４】
例えば、電子部品内蔵基板１に含まれる電子部品２０、ビア導体３０（第１ビア導体３３、第２ビア導体３４）、及び絶縁層１１とは異なる部分の構造は、適宜変更することができる。また、基板１０はコア１２を含まずに構成されていてもよい。
【００５５】
また、上記実施形態では、絶縁層１１が単層であり、絶縁層１１が基板１０の第１主面１０Ａ及び第２主面１０Ｂを形成している例を説明したが、基板１０内には複数の絶縁層が含まれていてもよい。この場合、例えば、第１端子２１の端面２１ａから延びる第１ビア導体３３は一の絶縁層内に設けられ、第２端子２２の端面２２ａから延びる第２ビア導体３４は一の絶縁層とは異なる他の絶縁層内に設けられていてもよい。この場合、２つの絶縁層の間は、絶縁層を形成する材料とは異なる材料により構成されていてもよい。また、絶縁層１１は図２等に示すように単層となるように存在していても、複数種類の材料が層状に積層していてもよい。
【００５６】
また、上記実施形態では、電子部品２０の能動部品４２側に接続される第１端子２１の数（分割数）をＮ１とし、電源側に接続される第２端子２２の数（分割数）をＮ２とした場合に、Ｎ１＞Ｎ２となっている例について説明したが、電子部品２０の第１端子２１及び第２端子２２の接続対象は上記に限定されない。すなわち、例えば、第１端子２１が電源側に接続され、第２端子２２が能動部品側に接続されていてもよい。
【符号の説明】
【００５７】
１…電子部品内蔵基板、１０…基板、１０Ａ…第１主面、１０Ｂ…第２主面、１１…絶縁層、１２…コア、１３…貫通孔、２０…電子部品、２１…第１端子、２２…第２端子、２２ａ…端面、２３…容量部、３０…ビア導体、３１…第１外部端子、３２…第２外部端子、３３…第１ビア導体、３４…第２ビア導体、４２…能動部品、４４…回路基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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