(57)【要約】【課題】パワーゲーティングが可能な記憶装置を提供する。【解決手段】記憶装置のメモリセルは双安定回路、第１トランジスタ、第２トランジスタ、およびバックアップ回路を有する。第１トランジスタ、第２トランジスタはそれぞれ、第１ビット線および第２ビット線に電気的に接続されている。第１ビット線と第２ビット線とを異なる電圧にプリチャージするプリチャージ回路が設けられている。バックアップ回路は保持ノード、入力ノード、出力ノード、第３トランジスタ、第４トランジスタおよび容量素子を有する。第３トランジスタは保持ノードと入力ノード間の導通状態を制御する。保持ノードには、第４トランジスタのゲートおよび容量素子の端子が電気的に接続されている。双安定回路のノードＱおよびノードＱｂの何れか一方に入力ノードが電気的に接続され、他方に出力ノードが電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセル、ワード線、第１ビット線、第２ビット線、第１配線、およびプリチャージ回路を有する記憶装置であり、
前記メモリセルは双安定回路、第１トランジスタ、第２トランジスタおよびバックアップ回路を有し、
前記双安定回路は第１ノードおよび第２ノードを有し、
前記第１トランジスタは前記第１ビット線と前記第１ノード間の導通状態を制御する機能を有し、
前記第２トランジスタは前記第２ビット線と前記第２ノード間の導通状態を制御する機能を有し、
前記ワード線には前記第１トランジスタのゲートおよび前記第２トランジスタのゲートが電気的に接続され、
前記バックアップ回路は前記第１ノードおよび前記第２ノードの何れか一方のデータをバックアップする機能をもち、
前記バックアップ回路は保持ノード、入力ノード、出力ノード、第３トランジスタ、第４トランジスタおよび容量素子を有し、
前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
前記第３トランジスタのゲートは第２配線に電気的に接続され、当該第１端子は前記入力ノードに電気的に接続され、当該第２端子は前記保持ノードに電気的に接続され、
前記容量素子の第１端子は前記保持ノードに電気的に接続され、当該第２端子は前記第１配線に電気的に接続され、
前記第４トランジスタのゲートは前記保持ノードに電気的に接続され、当該第１端子は前記出力ノードに電気的に接続され、当該第２端子は前記第１配線に電気的に接続され、
前記第１ノードおよび前記第２ノードの何れか一方に前記入力ノードが電気的に接続され、他方に前記出力ノードが電気的に接続され、
前記プリチャージ回路は、前記第１ビット線に第１電圧を入力する機能と、前記第２ビット線に前記第１電圧と大きさが異なる第２電圧を入力する機能とを有する記憶装置。
【請求項２】
メモリセル、ワード線、第１ビット線、第２ビット線、第１配線、およびプリチャージ回路を有する記憶装置であり、
前記メモリセルは双安定回路、第１トランジスタ、第２トランジスタ、およびバックアップ回路を有し、
前記双安定回路は第１ノードおよび第２ノードを有し、
前記第１トランジスタは前記第１ビット線と前記第１ノード間の導通状態を制御する機能を有し、
前記第２トランジスタは前記第２ビット線と前記第２ノード間の導通状態を制御する機能を有し、
前記ワード線には、前記第１トランジスタのゲート、および前記第２トランジスタのゲートが電気的に接続され、
前記バックアップ回路は前記第１ノードおよび前記第２ノードの何れか一方のデータをバックアップする機能をもち、
前記バックアップ回路は保持ノード、入力ノード、出力ノード、第３トランジスタ、第４トランジスタおよび容量素子を有し、
前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
前記第３トランジスタのゲートは第２配線に電気的に接続され、当該第１端子は前記入力ノードに電気的に接続され、当該第２端子は前記保持ノードに電気的に接続され、
前記容量素子の第１端子は前記保持ノードに電気的に接続され、当該第２端子は前記第１配線に電気的に接続され、
前記第１ノードおよび前記第２ノードの何れか一方に、前記入力ノードおよび前記出力ノードが電気的に接続され、
前記第４トランジスタのゲートは前記保持ノードに電気的に接続され、当該第１端子は前記出力ノードに電気的に接続され、当該第２端子は前記第１配線に電気的に接続され、
前記プリチャージ回路は、前記第１ビット線に、第１電圧を入力する機能と、前記第２ビット線に、前記第１電圧と大きさが異なる第２電圧を入力する機能とを有する記憶装置。
【請求項３】
請求項１または２において、
前記記憶装置は第３配線を有し、
前記バックアップ回路は第５トランジスタを有し、
前記第５トランジスタは前記第４トランジスタの前記第１端子と前記出力ノード間の導通状態を制御する機能を有し、
前記第５トランジスタのゲートは前記第３配線に電気的に接続されている記憶装置。
【請求項４】
請求項１または２において、
前記記憶装置は第４配線を有し、
前記容量素子の前記第２端子は前記第４配線に電気的に接続されている記憶装置。
【請求項５】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は請求項１乃至４の何れか１項に記載の記憶装置を有し、
前記プロセッサコアと前記メモリ部間の信号およびデータの伝送は前記バスを介して行われる半導体装置。
【請求項６】
請求項５項において、
前記メモリ部はフラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１を有する半導体装置。
【請求項７】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
請求項１乃至４に記載の記憶装置、並びに請求項５及び６に記載の半導体装置のうちの何れか１が前記チップに設けられている電子部品。
【請求項８】
請求項７に記載の電子部品と、
表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体の少なくとも１と、を有する電子機器。
【請求項９】
請求項１または２に記載の記憶装置の動作方法であって、
前記双安定回路への電源電圧の供給を停止している期間に、前記プリチャージ回路は前記第１ビット線に前記第１電圧を入力し、かつ前記第２ビット線に前記第２電圧を入力するプリチャージ動作を行い、
前記プリチャージ動作の間、前記ワード線に第３電圧を入力して、前記第１トランジスタおよび前記第２トランジスタをオン状態にし、
前記第１トランジスタおよび前記第２トランジスタをオフ状態にした後、前記双安定回路への前記電源電圧の供給を開始する記憶装置の動作方法。
【請求項１０】
請求項３に記載の記憶装置の動作方法であって、
前記双安定回路への電源電圧の供給を停止している期間に、前記プリチャージ回路は前記第１ビット線に前記第１電圧を入力し、かつ前記第２ビット線に前記第２電圧を入力するプリチャージ動作を行い、
前記プリチャージ動作の間、前記ワード線に第３電圧を入力して、前記第１トランジスタおよび前記第２トランジスタをオン状態にし、
前記第１トランジスタおよび前記第２トランジスタをオフ状態にした後、前記第３配線に第４電圧を入力して、前記第５トランジスタをオン状態にし、
前記第５トランジスタがオン状態である間に、前記双安定回路への前記電源電圧の供給を開始する記憶装置の動作方法。
【請求項１１】
請求項４に記載の記憶装置の動作方法であって、
前記双安定回路への電源電圧の供給を停止している期間に、前記プリチャージ回路は前記第１ビット線に前記第１電圧を入力し、かつ前記第２ビット線に前記第２電圧を入力するプリチャージ動作を行い、
前記プリチャージ動作の間、前記ワード線に第３電圧を入力して、前記第１トランジスタおよび前記第２トランジスタをオン状態にし、
前記第１トランジスタおよび前記第２トランジスタをオフ状態にした後、前記第４配線に前記第１配線の電圧よりも高い第５電圧を入力し、
前記第３配線に前記第５電圧が入力されている間に、前記双安定回路への前記電源電圧の供給を開始する記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ）は、記憶装置とその動作方法、並びに半導体装置、電子部品および電子機器に関する。なお、本発明の一形態は、例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッショルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ‐ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
【０００３】
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
【０００４】
チャネル形成領域が金属酸化物で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある）が知られている。ＯＳトランジスタのオフ電流が極めて小さいという特性を利用して、パワーオフ状態でもデータを保持することが可能なバックアップ回路が提案されている。例えば、特許文献１、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４‐１６０５２６号公報
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ｉｓｈｉｚｕ  ｅｔ  ａｌ．，“ＳＲＡＭ  ｗｉｔｈ  Ｃ‐Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐｏｗｅｒ  Ｌｅａｋａｇｅ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｃａｃｈｅｓ、”Ｉｎｔ．  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ，２０１４，ｐｐ．１０３―１０６．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一形態は、パワーゲーティングが可能な記憶装置を提供すること、またはバックアップ回路の回路面積を縮小すること、または低消費電力の電子部品を提供することを課題にする。
【０００８】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が本明細書等の記載から、自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
（ａ１）  本発明の一形態は、メモリセル、ワード線、第１ビット線、第２ビット線、第１配線、およびプリチャージ回路を有する記憶装置であり、メモリセルは双安定回路、第１トランジスタ、第２トランジスタおよびバックアップ回路を有し、双安定回路は第１ノードおよび第２ノードを有し、第１トランジスタは第１ビット線と第１ノード間の導通状態を制御する機能を有し、第２トランジスタは第２ビット線と第２ノード間の導通状態を制御する機能を有し、ワード線には第１トランジスタのゲートおよび第２トランジスタのゲートが電気的に接続され、バックアップ回路は第１ノードおよび第２ノードの何れか一方のデータをバックアップする機能をもち、バックアップ回路は保持ノード、入力ノード、出力ノード、第３トランジスタ、第４トランジスタおよび容量素子を有し、第３トランジスタはチャネル形成領域に金属酸化物を有し、第３トランジスタのゲートは第２配線に電気的に接続され、当該第１端子は入力ノードに電気的に接続され、当該第２端子は保持ノードに電気的に接続され、容量素子の第１端子は保持ノードに電気的に接続され、当該第２端子は第１配線に電気的に接続され、第４トランジスタのゲートは保持ノードに電気的に接続され、当該第１端子は出力ノードに電気的に接続され、当該第２端子は第１配線に電気的に接続され、第１ノードおよび第２ノードの何れか一方に入力ノードが電気的に接続され、他方に出力ノードが電気的に接続され、プリチャージ回路は、第１ビット線に第１電圧を入力する機能と、第２ビット線に第１電圧と大きさが異なる第２電圧を入力する機能とを有する記憶装置である。
【００１０】
（ａ２）  本発明の一形態は、メモリセル、ワード線、第１ビット線、第２ビット線、第１配線、およびプリチャージ回路を有する記憶装置であり、メモリセルは双安定回路、第１トランジスタ、第２トランジスタ、およびバックアップ回路を有し、双安定回路は第１ノードおよび第２ノードを有し、第１トランジスタは第１ビット線と第１ノード間の導通状態を制御する機能を有し、第２トランジスタは第２ビット線と第２ノード間の導通状態を制御する機能を有し、ワード線には、第１トランジスタのゲート、および第２トランジスタのゲートが電気的に接続され、バックアップ回路は第１ノードおよび第２ノードの何れか一方のデータをバックアップする機能をもち、バックアップ回路は保持ノード、入力ノード、出力ノード、第３トランジスタ、第４トランジスタおよび容量素子を有し、第３トランジスタはチャネル形成領域に金属酸化物を有し、第３トランジスタのゲートは第２配線に電気的に接続され、当該第１端子は入力ノードに電気的に接続され、当該第２端子は保持ノードに電気的に接続され、容量素子の第１端子は保持ノードに電気的に接続され、当該第２端子は第１配線に電気的に接続され、第１ノードおよび第２ノードの何れか一方に、入力ノードおよび出力ノードが電気的に接続され、第４トランジスタのゲートは保持ノードに電気的に接続され、当該第１端子は出力ノードに電気的に接続され、当該第２端子は第１配線に電気的に接続され、プリチャージ回路は、第１ビット線に、第１電圧を入力する機能と、第２ビット線に、第１電圧と大きさが異なる第２電圧を入力する機能とを有する記憶装置である。
【００１１】
（ａ３）  上掲形態（ａ１）または（ａ２）において、記憶装置は第３配線を有し、バックアップ回路は第５トランジスタを有し、第５トランジスタは第４トランジスタの第１端子と出力ノード間の導通状態を制御する機能を有し、第５トランジスタのゲートは第３配線に電気的に接続されている。
【００１２】
（ａ４）  上掲形態（ａ１）または（ａ２）において、記憶装置は第４配線を有し、容量素子の第２端子は第４配線に電気的に接続されている。
【００１３】
（ｂ１）  本発明の一形態は、上掲形態（ａ１）または（ａ２）に係る記憶装置の動作方法であって、双安定回路への電源電圧の供給を停止している期間に、プリチャージ回路は第１ビット線に第１電圧を入力し、かつ第２ビット線に第２電圧を入力するプリチャージ動作を行い、プリチャージ動作の間、ワード線に第３電圧を入力して、第１トランジスタおよび第２トランジスタをオン状態にし、第１トランジスタおよび第２トランジスタをオフ状態にした後、双安定回路への電源電圧の供給を開始する記憶装置の動作方法である。
【００１４】
（ｂ２）  本発明の一形態は、上掲形態（ａ３）に係る記憶装置の動作方法であって、双安定回路への電源電圧の供給を停止している期間に、プリチャージ回路は第１ビット線に第１電圧を入力し、かつ第２ビット線に第２電圧を入力するプリチャージ動作を行い、プリチャージ動作の間、ワード線に第３電圧を入力して、第１トランジスタおよび第２トランジスタをオン状態にし、第１トランジスタおよび第２トランジスタをオフ状態にした後、第３配線に第４電圧を入力して、第５トランジスタをオン状態にし、第５トランジスタがオン状態である間に、双安定回路への電源電圧の供給を開始する記憶装置の動作方法である。
【００１５】
（ｂ３）  本発明の一形態は、上掲形態（ａ４）に係る記憶装置の動作方法であって、双安定回路への電源電圧の供給を停止している期間に、プリチャージ回路は第１ビット線に第１電圧を入力し、かつ第２ビット線に第２電圧を入力するプリチャージ動作を行い、プリチャージ動作の間、ワード線に第３電圧を入力して、第１トランジスタおよび第２トランジスタをオン状態にし、第１トランジスタおよび第２トランジスタをオフ状態にした後、第４配線に第１配線の電圧よりも高い第５電圧を入力し、第３配線に第５電圧が入力されている間に、双安定回路への電源電圧の供給を開始する記憶装置の動作方法である。
【００１６】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。
【００１７】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１８】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１９】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００２０】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２１】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【００２２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、又は半導体装置を有している場合がある。
【００２３】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に用いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
【００２４】
本明細書等において、特段の断りがない限り、窒素を有する金属酸化物がトランジスタのチャネル形成領域に用いられる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【発明の効果】
【００２５】
本発明の一形態は、パワーゲーティングが可能な記憶装置を提供すること、またはバックアップ回路の回路面積を縮小すること、低消費電力の電子部品を提供することを可能にする。
【００２６】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２７】
【図１】Ａ：記憶装置の構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。
【図２】記憶装置の構成例を示す回路図。
【図３】Ａ：記憶装置の構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。
【図４】記憶装置の構成例を示す回路図。
【図５】Ａ：記憶装置の構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。
【図６】記憶装置の構成例を示す回路図。
【図７】記憶装置の構成例を示す回路図。
【図８】記憶装置の構成例を示す回路図。
【図９】Ａ―Ｃ：バックアップ回路の構成例を示す回路図。
【図１０】Ａ―Ｃ：プリチャージ回路の構成例を示す回路図。
【図１１】マイクロコントローラユニットの構成例を示すブロック図。
【図１２】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図１３】Ａ―Ｆ：電子機器の構成例を示す図。
【図１４】記憶装置の積層構造例を示す断面図。
【図１５】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【００２８】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また、１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載されている１または複数の構成例と適宜組み合わせることが可能である。
【００３０】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３１】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３２】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３３】
〔実施の形態１〕
本実施の形態では、記憶装置の一例として、パワーゲーティングが可能なＳＲＡＭについて開示する。
【００３４】
＜＜記憶装置１００＞＞
図１Ａは記憶装置の構成例を示す。記憶装置１００はメモリセルアレイ１１０、プリチャージ回路１４０、パワースイッチ１８０を有する。
【００３５】
メモリセルアレイ１１０は、メモリセル１０、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＯＳＧＬ１、バーチャル電源線ＶＨＬＭ、電圧Ｖｓｓｍ用の電源線を有する。図１Ａには、１行１列のメモリセルアレイ１１０の構成例を示しているが、メモリセルアレイ１１０は、行列状に配列された複数のメモリセル１０を有し、メモリセル１０の配列に応じて、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＯＳＧＬ１が設けられている。
【００３６】
なお、同じ列に設けられているビット線ＢＬとビット線ＢＬＢとでなる配線対をビット線対（ＢＬ、ＢＬＢ）と呼ぶ場合がある。
【００３７】
パワースイッチ１８０は、電圧Ｖｄｄｍの入力端子と、バーチャル電源線ＶＨＬＭ（以下、「電源線ＶＨＬＭ」と呼ぶ）との間に設けられている。電圧ＶＶｄｄｍは、パワースイッチ１８０を介して電源線ＶＨＬＭに供給されるバーチャル電源電圧である。なお、電圧Ｖｄｄｍは高レベル側電源電圧であり、電圧Ｖｓｓｍは低レベル側電源電圧である。記憶装置１００に、メモリセル２０への電圧Ｖｓｓｍの供給を制御するパワースイッチを設けてもよい。
【００３８】
（メモリセル１０）
メモリセル１０は、双安定回路２２、トランジスタＭＴ１、ＭＴ２、バックアップ回路３０を有する。双安定回路２２は、２個のＣＭＯＳインバータで構成されたインバータループで構成される。２個のＣＭＯＳインバータの入力端子と出力端子との２個の接続部が、相補データを保持するためのノードＱ、Ｑｂである。ノードＱ／Ｑｂが“Ｈ”（高レベル）／“Ｌ”（低レベル）になる、またはノードＱ／Ｑｂが“Ｌ”／“Ｈ”になることで、双安定回路２２は安定状態となる。
【００３９】
図１Ａの例では、双安定回路２２、トランジスタＭＴ１、ＭＴ２によってメモリセル２０が構成される。メモリセル２０は、シングルポートのＳＲＡＭの一般的なメモリセルと同じ回路構成を有する。トランジスタＭＴ１、ＭＴ２は、メモリセル２０のトランスファートランジスタとして機能する。トランジスタＭＴ１によって、ビット線ＢＬとノードＱ間の導通状態が制御される。トランジスタＭＴ２によってビット線ＢＬＢとノードＱｂ間の導通状態が制御される。
【００４０】
（バックアップ回路３０）
バックアップ回路３０は、メモリセルアレイ１１０のパワーゲーティング時にメモリセル２０のデータをバックアップするための回路である。バックアップ回路３０は、ノードＡ１、Ａ２、ＳＮ１、トランジスタＭＯ１、ＭＮ１、容量素子Ｃ１を有する。
【００４１】
ノードＳＮ１は、データを保持するための保持ノードである。ノードＡ１はメモリセル２０のデータ（「状態」と言い換えることもできる）が入力されるデータ入力ノードであり、ノードＡ２は、バックアップ回路３０が保持するデータの出力ノードである。ノードＡ１はノードＱに電気的に接続され、ノードＡ２はノードＱｂに電気的に接続されている。図１Ａの例では、バックアップ回路３０は、ノードＱのデータを保存し、保存しているデータをノードＱｂにロードする機能をもつ。
【００４２】
トランジスタＭＯ１は、ノードＡ１とノードＳＮ１間の導通状態を制御するパストランジスタとして機能する。容量素子Ｃ１は、ノードＳＮ１の電圧を保持するための保持容量である。トランジスタＭＮ１は、ノードＳＮ１のデータをノードＡ２に読み出すための読み出しトランジスタとして機能する。
【００４３】
バックアップ回路３０で長時間データを保持させるため、トランジスタＭＯ１にはオフ電流が極めて小さいトランジスタが選ばれる。トランジスタＭＯ１にはＯＳトランジスタが好適である。トランジスタＭＯ１がＯＳトランジスタであることで、容量素子Ｃ１から電荷がリークすることを抑えることができ、バックアップ回路３０はデータを長時間保持することが可能である。
【００４４】
金属酸化物のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。チャネル形成領域に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【００４５】
トランジスタＭＯ１をＯＳトランジスタとすることで、Ｓｉトランジスタでなるメモリセル２０にトランジスタＭＯ１を積層して設けることが可能であるため、バックアップ回路３０を設けたことによるメモリセル１０の面積オーバーヘッドを抑えることができる。また、トランジスタＭＮ１はｎチャネル型トランジスタであるので、これもＯＳトランジスタで構成することができる。トランジスタＭＯ１、ＭＮ１双方をＯＳトランジスタとすることで、面積オーバーヘッドをさらに低減することができる。
【００４６】
（プリチャージ回路１４０）
プリチャージ回路１４０は、プリチャージ回路１４０Ａ、１４０Ｂを有する。プリチャージ回路１４０Ａはビット線ＢＬを電圧ＶＰＲＥ１にプリチャージする機能を有し、プリチャージ回路１４０Ｂはビット線ＢＬＢを電圧ＶＰＲＥ２にプリチャージする機能を有する。例えば、プリチャージ回路１４０Ａは、電圧ＶＰＲＥ１用の電源線とビット線ＢＬとの間に設けられたスイッチで構成され、プリチャージ回路１４０Ｂは電圧ＶＰＲＥ２用の電源線とビット線ＢＬＢとの間に設けられたスイッチで構成される。
【００４７】
プリチャージ回路１４０はリカバリ動作時にアクティブになる回路であり、ノードＱとノードＱｂとに異なるプリチャージ電圧を与えるために設けられている。図１Ａの例では、ＶＰＲＥ１＜ＶＰＲＥ２である。
【００４８】
＜＜記憶装置１００の動作例＞＞
図１Ｂを参照して、記憶装置１００の動作例を説明する。図１Ｂは記憶装置１００の動作例を示すタイミングチャートである。図１Ｂにおいて、ｔ１、ｔ２等は時刻を表す。
【００４９】
＜通常動作＞
ｔ１よりも前の期間では、記憶装置１００は通常動作を行っており、シングルポートのＳＲＡＭとして動作している。通常動作では、配線ＯＳＧＬ１を“Ｈ”にし、トランジスタＭＯ１を常時導通状態にする。そのため、バックアップ回路３０において、ノードＳＮ１の状態はノードＱと同じ状態に更新される。なお、バックアップ回路３０では、容量素子Ｃ１の充放電によってデータが書き換えられるため、書き換え回数に制限はなく、また、低エネルギーでデータの書き換えが可能である。
【００５０】
＜パワーゲーティングシーケンス＞
ｔ１からｔ７の期間は、メモリセルアレイ１１０はパワーゲーティングされている。メモリセルアレイ１１０のパワーゲーティングシーケンスは、バックアップ動作、パワーオフ動作、リカバリ動作でなる。
【００５１】
（バックアップ動作）
全ての行のワード線ＷＬを“Ｌ”にすることで、バックアップ動作が開始する。よって、双安定回路２２とビット線対（ＢＬ、ＢＬＢ）とは電気的に分離している。配線ＯＳＧＬ１は“Ｈ”が維持されるため、ｔ１―ｔ２の期間で、時刻ｔ１でのノードＱのデータがバックアップ回路３０に再度書き込まれる。
【００５２】
なお、図１Ａの例では、通常動作時に、バックアップ回路３０でバックアップ動作が常に行われているため、バックアップ動作を省略することも可能である。記憶装置１００の動作周波数が高い場合、バックアップ動作を実行し、バックアップ回路３０により確実に時刻ｔ１でのノードＱのデータを書き込むことが好ましい。
【００５３】
時刻ｔ２で、配線ＯＳＧＬ１が“Ｌ”となることで、バックアップ動作が終了し、パワーオフ動作が開始される。配線ＯＳＧＬ１が“Ｌ”となることで、ノードＳＮ１が電気的に浮遊状態となり、バックアップ回路３０はデータ保持状態となる。
【００５４】
（パワーオフ動作）
ここでは、ｔ１でのノードＱ／Ｑｂの状態は“Ｈ”／“Ｌ”である。ｔ２で、パワースイッチ１８０によって、メモリセルアレイ１１０への電圧Ｖｄｄｍの供給を停止すると、電源線ＶＨＬＭが放電される。電源線ＶＨＬＭの電圧が低下することで、双安定回路２２は非アクティブになって、ノードＱ、Ｑｂのデータは消失するが、ノードＳＮ１は時刻ｔ１でのノードＱのデータを保持し続ける。なお、ｔ３からｔ４の期間において、メモリセルアレイ１１０を駆動するための周辺回路の電源供給を停止してもよい。
【００５５】
（リカバリ動作）
リカバリ動作は、ノードＳＮ１が保持しているデータを双安定回路２２のノードＱｂに書き込むことで、双安定回路２２を時刻ｔ１の状態に復帰させる動作である。
【００５６】
ｔ４からｔ５の期間、プリチャージ回路１４０をアクティブにして、ノードＱ、Ｑｂを電圧ＶＰＲＥ１、ＶＰＲＥ２にプリチャージする。ｔ４からｔ５の期間、ワード線ＷＬは“Ｈ”である。トランジスタＭＴ１、ＭＴ２はオン状態であるので、ビット線ＢＬ、ＢＬＢの電圧がノードＱ、Ｑｂに与えられ、ノードＱ、Ｑｂの電圧はＶＰＲＥ１、ＶＰＲＥ２になる。
【００５７】
ｔ５で、ワード線ＷＬを“Ｌ”にすると、ノードＱは電気的に浮遊状態になるため、ノードＱの電圧はＶＰＲＥ１のままである。ノードＱｂの電圧は、ノードＳＮ１の保持データによって決定される。図１Ｂの例では、ノードＳＮ１は“Ｈ”であるので、トランジスタＭＮ１はオン状態であり、ノードＱｂの電圧はＶＰＲＥ２からＶｓｓｍに低下する。よって、ノードＱの電圧（＝ＶＰＲＥ１）＞ノードＱｂの電圧（＝Ｖｓｓｍ）となる。
【００５８】
ｔ６でパワースイッチ１８０がオンになると、電源線ＶＨＬＭは電圧ＶＶｄｄｍに充電される。双安定回路２２がアクティブになることで、ノードＱの電圧はＶＶｄｄｍとなり、ノードＱｂの電圧はＶｓｓｍとなる。つまり、ノードＱ／Ｑｂの状態は、ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。
【００５９】
なお、ｔ１においてノードＱが“Ｌ”である場合、ｔ１からｔ７の期間では、ノードＳＮ１は“Ｌ”であるので、トランジスタＭＮ１はオフ状態である。よって、ｔ５からｔ６の期間では、ノードＱ、Ｑｂの電圧はプリチャージ回路１４０によって設定された電圧が維持される。つまり、ノードＱの電圧（＝ＶＰＲＥ１）＜ノードＱｂの電圧（＝ＶＰＲＥ２）である。時刻ｔ６でパワースイッチ１８０がオン状態になり、しかる後双安定回路２２がアクティブになることで、ノードＱ／Ｑｂの状態は、ｔ１での状態（“Ｌ”／“Ｈ”）に復帰する。
【００６０】
上掲したように、図１Ｂの動作例では、リカバリ動作において、双安定回路２２をアクティブ状態に復帰する前に、ノードＱ、Ｑｂに異なるプリチャージ電圧ＶＰＲＥ１、ＶＰＲＥ２を与えることで、ノードＳＮ１が保持する１のデータによって、ノードＱ、Ｑｂのデータを復元している。
【００６１】
図１Ａの構成例ではＶＰＲＥ１＜ＶＰＲＥ２であるが、ノードＡ１をノードＱｂに電気的に接続し、ノードＡ２をノードＱに電気的に接続した場合は、ＶＰＲＥ１＞ＶＰＲＥ２である。
【００６２】
以下に、記憶装置の幾つかの他の構成例を示す。
【００６３】
＜＜記憶装置１０１＞＞
図２に示す記憶装置１０１は、メモリセル１１で構成されるメモリセルアレイ１１１を有する。メモリセル１１は、メモリセル２０、バックアップ回路３１を有する。バックアップ回路３１はバックアップ回路３０の変形例であり、トランジスタＭＮ１に代えて、トランジスタＭＰ１が設けられている。バックアップ回路３１のノードＡ１、Ａ２は共に、ノードＱに電気的に接続されている。
【００６４】
記憶装置１０１は、図１Ｂのタイミングチャートに従って動作させることができる。図２の回路構成の場合、ＶＰＲＥ１＞ＶＰＲＥ２である。ノードＡ１、Ａ２をノードＱｂに電気的に接続する場合は、ＶＰＲＥ１＜ＶＰＲＥ２である。
【００６５】
＜＜記憶装置１０２＞＞
図３Ａに示す記憶装置１０２は、メモリセル１２で構成されるメモリセルアレイ１１２を有する。メモリセルアレイ１１２には、さらに配線ＯＳＧＬ２が設けられている。メモリセル１２はメモリセル２０、バックアップ回路３２を有する。
【００６６】
バックアップ回路３２は、バックアップ回路３０にトランジスタＭＮ２を追加した回路である。トランジスタＭＮ２は、トランジスタＭＮ１に直列に電気的に接続されている。トランジスタＭＮ２のゲートは配線ＯＳＧＬ２に電気的に接続されている。トランジスタＭＮ２は、Ｓｉトランジスタでもよいし、ＯＳトランジスタでもよい。
【００６７】
図３Ａの回路構成の場合、ＶＰＲＥ１＜ＶＰＲＥ２である。ノードＡ１をノードＱｂに、ノードＡ２をノードＱに電気的に接続する場合は、ＶＰＲＥ２＜ＶＰＲＥ１である。
【００６８】
図３Ｂに記憶装置１０２の動作例を示す。ここでは、記憶装置１００の動作例と異なる点を中心に説明する。
【００６９】
（通常動作）
通常動作を行っている期間は、配線ＯＳＧＬ１、ＯＳＧＬ２を“Ｌ”にして、ノードＡ１とノードＱ間を非導通状態にし、かつノードＡ２とノードＱｂ間を非導通状態にする。したがって、記憶装置１００と異なり、記憶装置１０２では通常動作の間、メモリセル２０とバックアップ回路３２とを電気的に分離することが可能なため、メモリセル２０の読み出し速度、書き出し速度の、バックアップ回路３２を追加したことによる劣化をほぼ無視できるほどに小さくできる。
【００７０】
（バックアップ動作）
図３Ｂの例では、ｔ１でのノードＱ／Ｑｂの状態は、“Ｈ”／“Ｌ”である。配線ＯＳＧＬ１を“Ｈ”にすると、ノードＱのデータがノードＳＮ１に書き込まれ、ノードＳＮ１は“Ｈ”となる。ｔ２で配線ＯＳＧＬ１を“Ｌ”にすることで、バックアップ動作が完了し、バックアップ回路３２はデータの保持状態となる。次にバックアップ動作が行われる（配線ＯＳＧＬ１が“Ｈ”になる）まで、ノードＳＮ１の状態は更新されない。
【００７１】
（リカバリ動作）
ｔ４からｔ５の期間、記憶装置１００と同様のプリチャージ動作が行われ、ノードＱに電圧ＶＰＲＥ１が与えられ、ノードＱｂに電圧ＶＰＲＥ２が与えられる。配線ＯＳＧＬ２を“Ｈ”にすることで、ノードＳＮ１の状態に応じた電圧がノードＱｂに与えられる。図３Ｂの場合、ノードＳＮ１が“Ｈ”であるため、トランジスタＭＮ１、ＭＮ２ともにオン状態である。ノードＱｂの電圧はＶｓｓｍとなり、ノードＱの電圧（＝ＶＰＲＥ１）＞ノードＱｂの電圧（＝Ｖｓｓｍ）となる。しかる後、双安定回路２２がアクティブになると、ノードＱ／Ｑｂは時刻ｔ１の状態（“Ｈ”／“Ｌ”）に復帰する。
【００７２】
なお、ノードＱ／Ｑｂの時刻ｔ１の状態が“Ｌ”／“Ｈ”であるときは、バックアップ動作によってノードＳＮ１は“Ｌ”になる。したがって、ノードＱ、ＱｂをＶＰＲＥ１、ＶＰＲＥ２にプリチャージした後、配線ＯＳＧＬ２を“Ｈ”にしても、ノードＱ、Ｑｂの電圧は変化しない。ＶＰＲＥ１＜ＶＰＲＥ２であるので、双安定回路２２がアクティブになると、ノードＱ／Ｑｂは“Ｌ”／“Ｈ”に復帰する。
【００７３】
バックアップ回路３２のトランジスタＭＮ２をｐチャネル型トランジスタとしてもよい。この場合、図３Ｂの動作例において、配線ＯＳＧＬ２は、バックアップ期間（ｔ５からｔ６）は、“Ｌ”にし、通常動作期間とバックアップ期間は“Ｈ”にする。パワーオフ期間のＯＳＧＬ２は“Ｌ”にする、または不定であってもよい。
【００７４】
＜＜記憶装置１０３＞＞
図４に示す記憶装置１０３は記憶装置１０２の変形例であり、メモリセル１３で構成されるメモリセルアレイ１１３を有する。メモリセル１３はメモリセル２０、バックアップ回路３３を有する。バックアップ回路３３はバックアップ回路３２の変形例であり、トランジスタＭＮ１に代えてトランジスタＭＰ１が設けられている。ノードＡ１、Ａ２共にノードＱに電気的に接続されている。
【００７５】
記憶装置１０３は、図３Ｂのタイミングチャートに従って動作させることができる。図４の回路構成の場合、ＶＰＲＥ１＞ＶＰＲＥ２である。ノードＡ１、Ａ２をノードＱｂに電気的に接続する場合は、ＶＰＲＥ１＜ＶＰＲＥ２である。
【００７６】
バックアップ回路３３のトランジスタＭＮ２をｐチャネル型トランジスタとしてもよい。この場合、図３Ｂの動作例において、配線ＯＳＧＬ２は、バックアップ期間（ｔ５からｔ６）は、“Ｌ”にし、通常動作期間とバックアップ期間は“Ｈ”にする。パワーオフ期間のＯＳＧＬ２は“Ｌ”にする、または不定であってもよい。
【００７７】
＜＜記憶装置１０４＞＞
図５Ａに示す記憶装置１０４は記憶装置１００の変形例である。記憶装置１０４はメモリセル１４で構成されるメモリセルアレイ１１４を有する。メモリセルアレイ１１４には配線ＣＬが設けられている。メモリセル１４はメモリセル２０、バックアップ回路３４を有する。バックアップ回路３４は、バックアップ回路３０の変形例であり、容量素子Ｃ１の端子が配線ＣＬに電気的に接続されている。
【００７８】
図５Ａの回路構成の場合、ＶＰＲＥ１＜ＶＰＲＥ２である。ノードＡ１をノードＱｂに、ノードＡ２をノードＱに電気的に接続する場合は、ＶＰＲＥ２＜ＶＰＲＥ１である。
【００７９】
図５Ｂに記憶装置１０４の動作例を示す。ここでは、記憶装置１００の動作例と異なる点を中心に説明する。
【００８０】
（通常動作）
通常動作を行っている期間は、配線ＯＳＧＬ１、ＣＬは“Ｌ”である。時刻ｔ１以前では、トランジスタＭＯ１、ＭＮ１共にオフ状態であるため、メモリセル２０とバックアップ回路３４とは電気的に分離している。
【００８１】
（バックアップ動作）
図５Ｂの例では、ｔ１でのノードＱ／Ｑｂの状態は、“Ｈ”／“Ｌ”である。配線ＣＬを“Ｈ”にすると、ノードＳＮ１の電圧はＶＬＳＮからＶｓｓｍに上昇する。配線ＯＳＧＬ１を“Ｈ”にすることでトランジスタＭＯ１がオン状態となり、ノードＱの“Ｈ”のデータがノードＳＮ１に書き込まれ、ノードＳＮ１の電圧はさらに上昇し、ＶＶｄｄｍになる。
【００８２】
ｔ２で配線ＯＳＧＬ１を“Ｌ”にするとノードＳＮ１は電気的に浮遊状態となる。かつ、配線ＣＬが“Ｌ”になることで、ノードＳＮ１の電圧は低下し、ＶＨＳＮとなる。なお、ノードＳＮ１の電圧がＶＨＳＮのときは、トランジスタＭＮ１はオフ状態であるように、配線ＣＬの電圧が設定される。例えば、配線ＣＬの低レベルの電圧はＶＬＳＮまたはＶｓｓｍとし、高レベルの電圧はＶＨＳＮまたはＶｄｄｍとすることができる。
【００８３】
なお、バックアップ動作でノードＳＮ１に“Ｌ”のデータが書き込まれる場合は、時刻ｔ２で配線ＣＬを“Ｌ”にすると、ノードＳＮ１の電圧はＶｓｓｍからＶＬＳＮに低下する。
【００８４】
（リカバリ動作）
ｔ４からｔ５の期間、記憶装置１００と同様にプリチャージ動作が行われ、ノードＱにＶＰＲＥ１が与えられ、ノードＱｂにＶＰＲＥ２が与えられる。ｔ５からｔ６の期間、配線ＣＬを“Ｈ”にすることで、ノードＳＮ１の状態に応じた電圧がノードＱｂに与えられる。図５Ｂの場合、ノードＳＮ１の電圧がＶＶｄｄｍであるのでトランジスタＭＮ１はオン状態である。ノードＱｂの電圧はＶｓｓｍとなり、ノードＱの電圧（＝ＶＰＲＥ１）＞ノードＱｂの電圧（＝Ｖｓｓｍ）となる。よって、双安定回路２２がアクティブになると、ノードＱ／Ｑｂは時刻ｔ１の状態（“Ｈ”／“Ｌ”）に復帰する。
【００８５】
なお、ノードＱ／Ｑｂの時刻ｔ１の状態が“Ｌ”／“Ｈ”である場合、バックアップ動作によってノードＳＮ１にはデータ“Ｌ”が書き込まれる。パワーオフ期間のノードＳＮ１の電圧はＶＬＳＮである。よって、ノードＱ、ＱｂをＶＰＲＥ１、ＶＰＲＥ２にプリチャージした後、配線ＣＬを“Ｈ”にすることで、ノードＳＮ１の電圧はＶＬＳＮからＶｓｓｍに上昇するが、トランジスタＭＮ１はオフ状態が維持され、ノードＱ、Ｑｂの電圧は変化しない。ＶＰＲＥ１＜ＶＰＲＥ２であるので、双安定回路２２がアクティブになると、ノードＱ／Ｑｂは“Ｌ”／“Ｈ”に復帰する。
【００８６】
（通常動作）
ｔ７以降、記憶装置１０４は通常動作を行う。ノードＳＮ１のデータは、次にバックアップ動作が行われるまで更新されない。ノードＳＮ１の電圧はＶＨＳＮであるが、トランジスタＭＮ１はオフ状態である。よって、通常動作時にノードＳＮ１の状態が“Ｈ”であっても、メモリセル２０とバックアップ回路３４とを電気的に分離することができる。したがって、メモリセル２０の読み出し速度、書き出し速度の、バックアップ回路３４を追加したことによる劣化をほぼ無視できる程度に小さくすることができる。
【００８７】
＜＜記憶装置１０５＞＞
図６に示す記憶装置１０５は記憶装置１０４の変形例である。記憶装置１０５はメモリセル１５で構成されるメモリセルアレイ１１５を有する。メモリセル１５はメモリセル２０、バックアップ回路３５を有する。バックアップ回路３５は、バックアップ回路３４の変形例であり、トランジスタＭＮ１に代えてトランジスタＭＰ１が設けられている。
【００８８】
図６の回路構成の場合、ＶＰＲＥ１＞ＶＰＲＥ２である。ノードＡ１、Ａ２をノードＱｂに電気的に接続する場合は、ＶＰＲＥ１＜ＶＰＲＥ２である。
【００８９】
記憶装置１０５は、図５Ｂのタイミングチャートに従って動作させることができるが、配線ＣＬの電圧レベルを反転させる。配線ＣＬは、通常動作時は“Ｈ”であり、バックアップ動作時およびリカバリ動作時では“Ｌ”である。なお、パワーオフ期間では、配線ＣＬを“Ｌ”にする。
【００９０】
ノードＳＮ１の電圧がＶＨＳＮであるとき、トランジスタＭＰ１はオフ状態であるように、配線ＣＬの電圧を設定する。例えば、配線ＣＬの電圧（“Ｌ”／“Ｈ”）はＶｓｓｍ／ＶＨＳＮとする、またはＶｄｄｍ／Ｖｄｄｍ２とすることができる。なおＶｄｄｍ２はＶｄｄｍよりも高い電圧である。
【００９１】
上掲の構成例では、バックアップ回路をシングルポート型ＳＲＡＭのメモリセルに適用した例であるが、本実施の形態のバックアップ回路は、マルチポート型ＳＲＡＭのメモリセルに適用することも可能である。そのような例を以下に示す。
【００９２】
＜＜記憶装置１０６＞＞
図７にマルチポートのメモリセルを有する記憶装置の構成例を示す。図７に示す記憶装置１０６は、メモリセル１６で構成されるメモリセルアレイ１１６を有する。メモリセルアレイ１１６は、ワード線ＷＬ１、ＷＬ２、ビット線対（ＢＬ１、ＢＬＢ１）、ビット線対（ＢＬ２、ＢＬＢ２）、配線ＯＳＧＬ１を有する。
【００９３】
メモリセル１６は、メモリセル２６、バックアップ回路３０を有する。メモリセル２６は、マルチポートのＳＲＡＭのメモリセルであり、双安定回路２２、トランジスタＭＴ１１―ＭＴ１４を有する。トランジスタＭＴ１１―ＭＴ１４はトランスファートランジスタとして機能する。
【００９４】
プリチャージ回路１４０Ａは、ビット線ＢＬ１に接続され、プリチャージ回路１４０Ｂはビット線ＢＬＢ１に接続されている。記憶装置１０６は、図１Ｂのタイミングチャートに従って動作させることができる。図７の例では、ノードＱ、ＱｂをＶＰＲＥ１、ＶＰＲＥ２にプリチャージするときは、ワード線ＷＬ１を“Ｈ”にする。
【００９５】
なお、プリチャージ回路１４０Ａをビット線ＢＬ２に接続され、プリチャージ回路１４０Ｂをビット線ＢＬＢ２に接続されることもできる。ノードＱ、ＱｂをＶＰＲＥ１、ＶＰＲＥ２にプリチャージするときは、ワード線ＷＬ２を“Ｈ”にする。
【００９６】
＜＜記憶装置１０７＞＞
図８にマルチポートのメモリセルを有する記憶装置の構成例を示す。図８に示す記憶装置１０７は、メモリセル１７で構成されるメモリセルアレイ１１７を有する。メモリセルアレイ１１７は、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みビット線ＷＢＬ、ＷＢＬＢ、読み出しビット線ＲＢＬ、配線ＯＳＧＬ１を有する。
【００９７】
メモリセル１７は、メモリセル２７、バックアップ回路３０を有する。メモリセル２７は、マルチポートのＳＲＡＭのメモリセルであり、双安定回路２２、トランジスタＭＴ１５―ＭＴ１８を有する。トランジスタＭＴ１５、ＭＴ１６はトランスファートランジスタとして機能する。トランジスタＭＴ１７、ＭＴ１８は読み出し回路を構成する。
【００９８】
プリチャージ回路１４０Ａは、書き込みビット線ＷＢＬに接続され、プリチャージ回路１４０Ｂは書き込みビット線ＷＢＬＢに接続されている。記憶装置１０７は、図１Ｂのタイミングチャートに従って動作させることができる。図８の例では、ノードＱ、ＱｂをＶＰＲＥ１、ＶＰＲＥ２にプリチャージするときは、書き込みワード線ＷＷＬを“Ｈ”にする。
【００９９】
なお、記憶装置１０７のメモリセル１７のバックアップ回路は、バックアップ回路３０に限定されない。上掲の様々なバックアップ回路を適用することができる。記憶装置１０６も同様である。
【０１００】
＜＜バックアップ回路５１―５３＞＞
上掲したバックアップ回路のｎチャネル型トランジスタに、バックゲートを有するＯＳトランジスタを適用することができる。ＯＳトランジスタのバックゲートは、ゲート、ソースまたはドレインの何れかに電気的に接続すればよい。あるいは、外部から電圧が入力される配線にＯＳトランジスタのバックゲートを電気的に接続してもよい。
【０１０１】
以下に、バックゲート付きのＯＳトランジスタを有するバックアップ回路の幾つかの構成例を示す。
【０１０２】
図９Ａに示すバックアップ回路５１は、バックアップ回路３１（図２）の変形例であり、トランジスタＭＯ１に代えてトランジスタＭＯ５が設けられている。トランジスタＭＯ５はバックゲートをもつＯＳトランジスタである。トランジスタＭＯ５のバックゲートに外部から電圧を与えるため、バックゲートは配線ＢＧＬ１に電気的に接続されている。トランジスタＭＯ５のバックゲートの電圧を制御することで、バックアップ回路５１の動作に適したしきい値電圧をトランジスタＭＯ５に与えることができる。
【０１０３】
図９Ｂに示すバックアップ回路５２は、バックアップ回路３２（図３Ａ）の変形例であり、トランジスタＭＯ１、ＭＮ１、ＭＮ２に代えてトランジスタＭＯ５、ＭＯ６、ＭＯ７が設けられている。トランジスタＭＯ５―ＭＯ７はバックゲートをもつＯＳトランジスタである。トランジスタＭＯ５、ＭＯ６のバックゲートは、それぞれ、配線ＢＧＬ１、ＢＧＬ２に電気的に接続されている。トランジスタＭＯ７のバックゲートはゲートに電気的に接続されている。
【０１０４】
トランジスタＭＯ５、ＭＯ６のバックゲートの電圧を制御することで、バックアップ回路５２の動作に適したしきい値電圧をトランジスタＭＯ５、ＭＯ６に与えることができる。また、配線ＯＳＧＬ２が“Ｈ”になると、トランジスタＭＯ７のゲートとバックゲート双方に高レベルの電圧が入力されるので、リカバリ動作時において、トランジスタＭＯ７の電流駆動能力を向上することができる。
【０１０５】
図９Ｃに示すバックアップ回路５３は、バックアップ回路３４（図５Ａ）の変形例であり、トランジスタＭＯ１、ＭＮ１に代えてトランジスタＭＯ５、ＭＯ６が設けられている。トランジスタＭＯ５、ＭＯ６のバックゲートはそれぞれ配線ＢＧＬ１、ＢＧＬ２に電気的に接続されている。
【０１０６】
＜＜プリチャージ回路１４１―１４３＞＞
図１０Ａ―図１０Ｃにプリチャージ回路１４０のより具体的な回路構成例を示す。
【０１０７】
図１０Ａに示すプリチャージ回路１４１は、アナログスイッチ（「トランスファゲート」などとも呼ばれる）１４５、１４６を有する。図１０Ｂに示すプリチャージ回路１４２は、トランジスタＭＰ４１、ＭＰ４２を有する。図１０Ｃに示すプリチャージ回路１４３は、トランジスタＭＮ４１、ＭＮ４２を有する。
【０１０８】
信号ＰＲＣＨＱが“Ｈ”のとき、プリチャージ回路１４１はアクティブになり、アナログスイッチ１４５、１４６によって、ビット線ＢＬ、ＢＬＢはそれぞれ、ＶＰＲＥ１、ＶＰＲＥ２にプリチャージされる。プリチャージ回路１４２、１４３も同様に動作する。
【０１０９】
本実施の形態に係る記憶装置は、双安定回路でメモリセルが構成されている。メモリセルをパワーゲーティングするために、本記憶装置は、双安定回路のバックアップ回路と、ビット線ＢＬとビット線ＢＬＢとに互いに異なる電圧を与える機能をもつプリチャージ回路とを備える。このような機能のプリチャージ回路を具備することで、本バックアップ回路は、双安定回路が保持する互いに相補関係にある２のデータのうち、何れか一方のデータを格納する機能をもてばよい。そのため、本バックアップ回路の素子数、配線数を低減することができる。そのため、バックアップ回路を設けたことによる、メモリセルの面積オーバーヘッドを抑えることができる。
【０１１０】
このことは、特許文献１に開示される記憶回路１８０（特許文献１の図５参照）と、図３Ａに示すバックアップ回路３２とを対比することで理解される。特許文献１の記憶回路１８０は６のトランジスタ、２の容量素子を有する。これに対しバックアップ回路３２は３のトランジスタ、１の容量素子を有する。
【０１１１】
本実施の形態のバックアップ機能付きの記憶装置は、様々な電子部品や電子機器の記憶装置として用いることができる。本記憶装置は、アクセスされないときに、パワーゲーティングをすることができるため、本記憶装置を組み込んだ電子部品、および電子機器の消費電力を低減することができる。
【０１１２】
本実施の形態の記憶装置は典型的には、ＳＲＡＭに置き換わる記憶装置である。例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、ＣＰＵ、ＧＰＵ等の各種のプロセッサに、ＳＲＡＭに代えて本実施の形態の記憶装置を組み込むことができる。さらに、無線ＩＣ、表示コントローラＩＣ、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩＣに、本実施の形態の記憶装置を組み込むことができる。以下、プロセッサの一例として、ＭＣＵについて説明する。
【０１１３】
＜＜ＭＣＵ３００＞＞
図１１にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１１に示すＭＣＵ３００は、バス３０５、プロセッサコア３１０（以下、「コア３１０」と呼ぶ）、クロック生成回路３１２、電源管理装置（ＰＭＵ）３１３、周辺回路（Ｐｅｒｉｐｈｅｒａｌｓ）３１５、メモリ部３３０を有する。ＭＣＵ３００は１チップ化された半導体装置である。
【０１１４】
コア３１０は、バス３０５を介して、ＰＭＵ３１３、周辺回路３１５およびメモリ部３３０とデータのやり取りを行う。コア３１０からの制御信号はバス３０５に入力される。バス３０５は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレス信号などがある。
【０１１５】
クロック生成回路３１２は、ＭＣＵ３００で使用されるクロック信号を生成する。
【０１１６】
周辺回路３１５の機能に特段の制約はない。周辺回路３１５には、ＭＣＵ３００の用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、タイマー装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ、コンパレータ、およびオペアンプ等がある。
【０１１７】
メモリ部３３０は、キャッシュメモリ３３２、記憶装置３３４を有する。キャッシュメモリ３３２は、本実施の形態の記憶装置で構成される。
【０１１８】
メモリ部３３０は、階層化された複数のキャッシュメモリ３３２を有してもよい。例えば、Ｌ１（レベル１）キャッシュメモリ、Ｌ２キャッシュメモリ、Ｌ３キャッシュメモリをメモリ部３３０に設ける。この場合、Ｌ１キャッシュメモリは、本実施の形態のマルチポートの記憶装置とし、Ｌ２、Ｌ３キャッシュメモリは、本実施の形態のシングルポートの記憶装置とする。また、コア３１０内のレジスタファイルに本実施の形態のマルチポートの記憶装置を適用してもよい。
【０１１９】
記憶装置３３４は、書き換え可能なメモリであればよく、例えば、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【０１２０】
メモリ部３３０には、記憶装置３３４を設けなくてもよい。あるいは複数の記憶装置３３４を設けてもよく、例えば、ＤＲＡＭとフラッシュメモリを設けてもよい。また、メモリ部３３０に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【０１２１】
ＰＭＵ３１３は、パワーゲーティングを制御する機能を有する。ＰＭＵ３１３は、コア３１０から送信されるスリープ（ＳＬＥＥＰ）信号、および外部から入力される割り込み信号等に基づいてパワーゲーティング制御信号を生成する。生成されたパワーゲーティング制御信号は、バス３０５、コア３１０等のＭＣＵ３００内の回路に送信される。各回路は、パワーゲーティング制御信号に従い、パワーゲーティングシーケンスを実行する。キャッシュメモリ３３２は、上掲のパワーゲーティングシーケンスを実行する。
【０１２２】
＜＜電子部品の作製方法例＞＞
図１２Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージとも呼ばれる。
【０１２３】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１２Ａに示す各工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
【０１２４】
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。ステップＳＴ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＴ７２）。ダイシング工程では、ダイシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出す。
【０１２５】
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０１２６】
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＴ７５）。
【０１２７】
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＴ７９）を経て、電子部品が完成する。
【０１２８】
図１２Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。図１２Ｂには、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。
【０１２９】
図１２Ｂに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。チップ７１１０には、本実施の形態に係る記憶装置、または本記憶装置を内蔵するプロセッサが設けられている。
【０１３０】
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
【０１３１】
電子部品７０００は低消費電力の半導体装置を内蔵しているため、電子機器に電子部品７０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の電子部品を具備する電子機器について説明する。
【０１３２】
図１３Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０１３３】
図１３Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０１３４】
図１３Ｃに示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０１３５】
図１３Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
【０１３６】
図１３Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０１３７】
図１３Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。
【０１３８】
〔実施の形態２〕
実施の形態１に係る記憶装置はＯＳトランジスタを有するので、Ｓｉトランジスタ上にＯＳトランジスタが積層された積層構造をもつ。図１４を参照して、実施の形態１に係る記憶装置の積層構造を説明する。
【０１３９】
＜＜記憶装置の積層構造＞＞
図１４に示す記憶装置１０９は、メモリセルアレイにメモリセル１９を有する。メモリセル１９は、メモリセル２０と、バックアップ回路５３（図９Ｃ）とで構成される。なお、図１４は記憶装置１０９の積層構造例を説明するための断面図であり、記憶装置１０９を特定の切断線で切った断面図ではない。
【０１４０】
記憶装置１０９は、層Ｌ１０―Ｌ１４の積層を有する。メモリセル１９、およびメモリセルアレイを駆動する周辺回路等は、層Ｌ１０とＬ１１の積層に設けられる。層Ｌ１０には、記憶装置１０９を構成するＳｉトランジスタＭＱ１が設けられている。層Ｌ１０は配線、プラグ等を有する。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５２００に設けられている。
【０１４１】
層Ｌ１２には、ＯＳトランジスタ、配線（例えば、ワード線）、プラグ等が設けられている。図１４に示すトランジスタＭＯ５、ＭＯ６の構成は、後述するＯＳトランジスタ５００１（図１５Ａ参照）と同様である。層Ｌ１３は容量素子Ｃ１が設けられる容量層である。層Ｌ１３には、容量素子Ｃ１とトランジスタＭＯ５、ＭＯ６とを電気的に接続するためのプラグなども設けられている。層Ｌ１４には、配線（例えば、配線ＣＬ、Ｖｓｓｍ用の電源線）、プラグなどが設けられている。
【０１４２】
次に、図１５Ａ、図１５Ｂを参照して、ＯＳトランジスタの構成例を説明する。
【０１４３】
＜＜ＯＳトランジスタの構成例１＞＞
図１５ＡにＯＳトランジスタの構成例を示す。図１５Ａに示すＯＳトランジスタ５００１は、金属酸化物トランジスタである。図１５Ａの左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面図である。
【０１４４】
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
【０１４５】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１４６】
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図１５Ａに示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
【０１４７】
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
【０１４８】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
【０１４９】
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
【０１５０】
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１５１】
例えば、導電層５０５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０１５２】
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン膜、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０１５３】
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
【０１５４】
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３０を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１５５】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０１５６】
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
【０１５７】
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０１５８】
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
【０１５９】
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９、５０３０―５０３２は酸化アルミニウムである。
【０１６０】
図１５Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
【０１６１】
＜＜ＯＳトランジスタの構成例２＞＞
図１５ＢにＯＳトランジスタの構成例を示す。図１５Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図１５Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
【０１６２】
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲート‐ソース間の寄生容量、ゲート‐ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０１６３】
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
【０１６４】
ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ‐ＯＳを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１６５】
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１６６】
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１６７】
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。
【０１６８】
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ    ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ    ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ‐ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
【０１６９】
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
【０１７０】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
【０１７１】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１７２】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
【０１７３】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ‐ＯＳは、分析方法によっては、ａ‐ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１７４】
ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物半導体である。ａ‐ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
【０１７５】
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
【符号の説明】
【０１７６】
１０、１１、１２、１３、１４、１５、１６、１７、１９、２０：メモリセル
２２：双安定回路、
２６、２７：メモリセル、
３０、３１、３２、３３、３４、３５、５１、５２、５３：バックアップ回路、
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０９：記憶装置、
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７：メモリセルアレイ、
１４０、１４０Ａ、１４０Ｂ、１４１、１４２、１４３：プリチャージ回路、
１４５、１４６：アナログスイッチ、
１８０：パワースイッチ、
３００：ＭＣＵ（マイクロコントローラユニット）、３０５：バス、３１０：コア、３１０：プロセッサコア、３１２：クロック生成回路、３１３：ＰＭＵ（電源管理装置）、３１５：周辺回路、３３０：メモリ部、３３２：キャッシュメモリ、３３４：記憶装置、
２０１０：情報端末、２０１１：筐体、２０１２：表示部、２０１３：操作ボタン、２０１４：外部接続ポート、２０１５：スピーカ、２０１６：マイクロホン、２０５１：筐体、２０５２：表示部、２０５３：キーボード、２０５４：ポインティングデバイス、２０７０：ビデオカメラ、２０７１：筐体、２０７２：表示部、２０７３：筐体、２０７４：操作キー、２０７５：レンズ、２０７６：接続部、２１１０：携帯型遊技機、２１１１：筐体、２１１２：表示部、２１１３：スピーカ、２１１４：ＬＥＤランプ、２１１５：操作キーボタン、２１１６：接続端子、２１１７：カメラ、２１１８：マイクロホン、２１１９：記録媒体読込部、２１５０：電気冷凍冷蔵庫、２１５１：筐体、２１５２：冷蔵室用扉、２１５３：冷凍室用扉、２１７０：自動車、２１７１：車体、２１７２：車輪、２１７３：ダッシュボード、２１７４：ライト、
５００１、５００２：ＯＳトランジスタ、  ５０１０：酸化物層、  ５０１１、５０１２、５０１３：金属酸化物層、  ５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２：絶縁層、  ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、  ５２００：単結晶シリコンウエハ、  Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４：層、
７０００：電子部品、  ７００１：リード、  ７００２：プリント基板、  ７００４：実装基板、  ７１１０：チップ、
Ａ１、Ａ２、Ｑ、Ｑｂ、ＳＮ１：ノード、
ＢＬ、ＢＬ１、ＢＬ２、ＢＬＢ、ＢＬＢ１、ＢＬＢ２：ビット線、
ＲＢＬ：読み出しビット線、  ＷＢＬ、ＷＢＬＢ：書込みビット線、
ＷＬ：ワード線、ＷＬ１：ワード線、ＷＬ２：ワード線、ＲＷＬ：読み出しワード線、ＷＷＬ：書込みワード線、
ＢＧＬ１、ＢＧＬ２、ＣＬ、ＯＳＧＬ１、ＯＳＧＬ２：配線、
ＶＨＬＭ：バーチャル電源線、
ＭＮ１、ＭＮ２、ＭＮ４１、ＭＮ４２、ＭＯ１、ＭＯ５、ＭＯ６、ＭＯ７、ＭＰ１、ＭＰ４１、ＭＰ４２、ＭＴ１、ＭＴ２、ＭＴ１１、ＭＴ１２、ＭＴ１３、ＭＴ１４、ＭＴ１５、ＭＴ１６、ＭＴ１７、ＭＴ１８：トランジスタ、
ＭＱ１：Ｓｉトランジスタ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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