(57)【要約】【課題】半導体ダイ裏面デバイスおよびその製造方法を提供する。【解決手段】半導体チップパッケージのためのダイ（１０２）は、その中に形成される集積回路（１０６）を含む第１の表面（１０４）を含む。ダイはまた、第１の表面の反対側の裏面（１０８）を含む。裏面は、裏面の実質的に平坦な領域（３０２）を画定する全表面領域（２０６）を有する。ダイは、裏面に形成された少なくとも１つのデバイス（１３２）をさらに含む。少なくとも１つのデバイスは、全表面領域を超えて少なくとも１つのデバイスから延びる少なくとも１つの延長部（１３６）を含む。【選択図】図１
2018011049.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップパッケージ（１００）のためのダイ（１０２）であって、前記ダイ（１０２）が、
その中に形成された集積回路（１０６）を備える第１の表面（１０４）と、
前記第１の表面（１０４）と反対側の裏面（１０８）であって、前記裏面（１０８）が前記裏面（１０８）の実質的に平坦な領域を画定する全表面領域（２０６）を有する、裏面（１０８）と、
前記裏面（１０８）に形成される少なくとも１つのデバイス（１３２）であって、前記少なくとも１つのデバイス（１３２）が、前記全表面領域（２０６）を超えて前記少なくとも１つのデバイス（１３２）から延びる少なくとも１つの延長部（１３６）を備える、
ダイ（１０２）。
【請求項２】
前記集積回路（１０６）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
前記集積回路（１０６）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
の一方である、請求項１に記載のダイ（１０２）。
【請求項３】
前記裏面（１０８）が、その中に形成された追加集積回路（１３８）を備える、請求項１に記載のダイ（１０２）。
【請求項４】
前記追加集積回路（１３８）が、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に電気的に結合されるか、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に通信可能に結合されるか、
の少なくとも一方である、請求項３に記載のダイ（１０２）。
【請求項５】
前記裏面（１０８）が、第１の表面領域（２０２）および第２の表面領域（２０４）を有し、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）が、前記全表面領域（２０６）の総和であり、前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）に形成され、前記追加集積回路（１３８）が、前記第２の表面領域（２０４）に形成される、請求項３に記載のダイ（１０２）。
【請求項６】
前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成され、前記追加集積回路（１３８）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成される、請求項５に記載のダイ（１０２）。
【請求項７】
前記少なくとも１つのデバイス（１３２）が、センサ、能動回路素子、受動回路素子、および無線周波数識別（ＲＦＩＤ）素子のうちの少なくとも１つを備える、請求項１に記載のダイ（１０２）。
【請求項８】
前記第１の表面（１０４）が、前記第１の表面（１０４）の周囲を画定する第１の縁部（３０４）を備える実質的に平坦な領域を画定し、前記全表面領域（２０６）の境界が、前記裏面（１０８）の周囲を画定する第２の縁部（３０６）を備え、前記ダイ（１０２）が、前記第１の縁部（３０４）と前記第２の縁部（３０６）との間に延びる側壁（３０８）をさらに備え、前記少なくとも１つの延長部（１３６）が、前記側壁（３０８）上にさらに延在する、請求項１に記載のダイ（１０２）。
【請求項９】
前記少なくとも１つのデバイス（１３２）が、前記側壁（３０８）上にさらに形成される、請求項８に記載のダイ（１０２）。
【請求項１０】
第１のデバイス（１３２）および第２のデバイス（１３２）を備える複数のデバイス（１３２）をさらに備え、前記第１のデバイス（１３２）および前記第２のデバイス（１３２）のそれぞれが、前記少なくとも１つのデバイス（１３２）を備え、前記第１のデバイス（１３２）が前記第２のデバイス（１３２）に、電気的に結合されるか、通信可能に結合されるかの少なくとも一方である、請求項１に記載のダイ（１０２）。
【請求項１１】
半導体チップパッケージ（１００）であって、
少なくとも１つの誘電体層（１０９、１１４、１１６）と、
前記少なくとも１つの誘電体層（１０９、１１４、１１６）に結合された少なくとも１つのメタライズ層（１２４、１２６）と、
前記少なくとも１つの誘電体層（１０９、１１４、１１６）および前記少なくとも１つのメタライズ層（１２４、１２６）の少なくとも１つに結合された少なくとも１つのダイ（１０２）であって、前記少なくとも１つのダイ（１０２）が、
内部に形成された集積回路（１０６）を備える第１の表面（１０４）と、
前記第１の表面（１０４）と反対側の裏面（１０８）であって、前記裏面（１０８）が、前記裏面（１０８）の実質的に平坦な領域を画定する全表面領域（２０６）を有する、裏面（１０８）と、
前記裏面（１０８）に形成される少なくとも１つのデバイス（１３２）であって、前記少なくとも１つのデバイス（１３２）が、前記少なくとも１つのデバイス（１３２）から前記全表面領域（２０６）を超えて延びる少なくとも１つの延長部（１３６）を備える、少なくとも１つのデバイス（１３２）と、
を備える、少なくとも１つのダイ（１０２）と、
を備える、半導体チップパッケージ（１００）。
【請求項１２】
前記集積回路（１０６）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
前記集積回路（１０６）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
の一方である、請求項１１に記載の半導体チップパッケージ（１００）。
【請求項１３】
少なくとも１つの相互接続部（１２８）と少なくとも１つのビア（１２２）の少なくとも一方をさらに備え、前記少なくとも１つのビア（１２２）が、前記少なくとも１つのメタライズ層（１２４、１２６）および前記少なくとも１つの誘電体層（１０９、１１４、１１６）の少なくとも一方を貫通するキャビティとして画定され、前記少なくとも１つの相互接続部（１２８）が、前記少なくとも１つのメタライズ層（１２４、１２６）に結合されて、前記少なくとも１つのビア（１２２）を通って延在し、前記少なくとも１つのメタライズ層（１２４、１２６）を前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方にさらに結合し、前記少なくとも１つのデバイス（１３２）が、前記少なくとも１つの誘電体層（１０９、１１４、１１６）および前記少なくとも１つの相互接続部（１２８）の少なくとも一方にさらに結合される、請求項１１に記載の半導体チップパッケージ（１００）。
【請求項１４】
第１のデバイス（１３２）および第２のデバイス（１３２）を備える複数のデバイス（１３２）をさらに備え、前記第１のデバイス（１３２）および前記第２のデバイス（１３２）のそれぞれが、前記少なくとも１つのデバイス（１３２）を備え、前記第１のデバイス（１３２）が前記第２のデバイス（１３２）に、電気的に結合されるか、通信可能に結合されるかの少なくとも一方である、請求項１１に記載の半導体チップパッケージ（１００）。
【請求項１５】
第１のダイ（１０２）と第２のダイ（１０２）とを備える複数のダイ（１０２）をさらに備え、前記第１のダイ（１０２）と前記第２のダイ（１０２）とのそれぞれが前記少なくとも１つのダイ（１０２）を備え、前記第１のダイ（１０２）が、
前記第２のダイ（１０２）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方、および、
前記第２のダイ（１０２）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方、
の一方である、請求項１１に記載の半導体チップパッケージ（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の分野は、一般的に、パッケージングされた半導体チップデバイスに関し、より詳細には、半導体ダイ裏面デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
既知の半導体チップでは、半導体チップパッケージの半導体ダイの裏面は、典型的には、機能しないものであり、機械的および熱的用途のみに使用される。そのような既知の半導体チップパッケージにおける裏面ダイ表面を利用しないことは、マイクロエレクトロニクス産業における機能性、性能、および小型化を向上させる流れを継続的に改善することに対して限界があることを表す。また、そのような既知の半導体チップパッケージでは、さらなる機能がウェハレベルで追加され続けるが、多くの用途において、ダイサイズ、ウェハコスト、およびパッケージサイズを実質的に増加させることなくウェハレベルを改善することは実用的ではない。
【０００３】
少なくともいくつかの既知の半導体チップパッケージでは、別個の、すなわち、一体化されていない離散デバイスが、パッケージングされる半導体デバイスのそばに埋め込まれている。しかしながら、ウェハレベルで機能を追加することは、場所をとり、パッケージの体積を増加させ、それによって、単位体積当たりの機能が低下する。そのような分離した離散デバイス、例えば、半導体チップパッケージのそばに埋め込まれた、またはウェハレベルで集積された、さまざまなタイプのセンサ、受動回路素子、および能動回路素子の少なくとも１つが機能的に望ましい。そのような分離した離散デバイスは、少なくともいくつかの既知の半導体チップパッケージにおいてサイズが小さくなるように製造されているが、その中の集積回路を受け入れて維持するのに必要なダイの厚さには下限があるためにパッケージの容量がさらに増加する。したがって、そのような既知の半導体チップパッケージでは、性能および機能性を維持または向上させながらさらに小型化するには、著しい制限が存在する。さらに、少なくともいくつかの既知の半導体チップパッケージでは、前述の所望の傾向は、半導体ダイのウェハレベルで個別のセンサおよび素子の統合が可能であるが、現在存在する製造方法を使用してすべてのデバイスをウェハおよびダイレベルで統合することができない、という事実によりさらに限定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９２０９１５１号明細書
【発明の概要】
【０００５】
一態様では、半導体チップパッケージ用のダイが提供される。ダイは、その中に形成された集積回路を含む第１の表面を含む。ダイはまた、第１の表面の反対側の裏面を含む。ダイは、裏面に結合された少なくとも１つのデバイスをさらに含む。裏面は、裏面の実質的に平坦な領域を画定する全表面領域を有する。ダイは、裏面に形成された少なくとも１つのデバイスをさらに含む。少なくとも１つのデバイスは、全表面領域を超えて少なくとも１つのデバイスから延びる少なくとも１つの延長部を含む。
【０００６】
別の態様では、半導体チップパッケージが提供される。半導体チップパッケージは、少なくとも１つの誘電体層と、少なくとも１つの誘電体層に結合された少なくとも１つのメタライズ層とを含む。半導体チップパッケージはまた、少なくとも１つの誘電体層および少なくとも１つのメタライズ層の少なくとも１つに結合された少なくとも１つのダイを含む。ダイは、その中に形成された集積回路を含む第１の表面を含む。ダイはまた、第１の表面の反対側の裏面を含む。ダイは、裏面に結合された少なくとも１つのデバイスをさらに含む。裏面は、裏面の実質的に平坦な領域を画定する全表面領域を有する。ダイは、裏面に形成された少なくとも１つのデバイスをさらに含む。少なくとも１つのデバイスは、全表面領域を超えて少なくとも１つのデバイスから延びる少なくとも１つの延長部を含む。
【０００７】
さらに別の態様では、半導体チップパッケージを製造する方法が提供される。半導体チップパッケージは、少なくとも１つの誘電体層を含む。本方法は、少なくとも１つのダイを少なくとも１つの誘電体層に結合するステップを含む。少なくとも１つのダイは、その中に形成された集積回路を含む第１の表面を含む。少なくとも１つのダイはまた、第１の表面の反対側に裏面を含み、裏面は、裏面の実質的に平坦な領域を画定する全表面領域を有する。本方法はまた、裏面に少なくとも１つのデバイスを製造するステップを含み、少なくとも１つのデバイスは、全表面領域を超えて少なくとも１つのデバイスから延びる少なくとも１つの延長部を含む。
【０００８】
本開示のこれらの、および他の特徴、態様、および利点は、以下の詳細な説明を添付図面を参照して読むと、より理解されるであろう。添付図面において、同様の参照符号は、図面を通じて、同様の項目を意味する。
【図面の簡単な説明】
【０００９】
【図１】例示的な半導体チップパッケージの断面概略図である。
【図２】図１に示された半導体チップパッケージとともに使用することができるダイの例示的な裏面の概略図である。
【図３】図１に示された半導体チップパッケージとともに使用することができる例示的なダイの斜視図である。
【図４】図１に示される半導体チップパッケージを製造するために使用することができる例示的なシーケンスの概略図である。
【図５】図１に示す半導体チップパッケージを製造するために使用することができる半導体チップパッケージの例示的な製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１０】
特に明記のない限り、本明細書で提供する図面は、本開示の実施形態の特徴を例示することを意味する。これらの特徴は、本開示の１つまたは複数の実施形態を備える多種多様なシステムで適用可能であると考えられる。したがって、本図面は、本明細書で開示する実施形態を実施するために必要とされる、当業者には既知の、従来の特徴をすべて含むことを意味しない。
【００１１】
以下の明細書および特許請求の範囲では、多くの用語を用いるが、以下の意味で定義される。
【００１２】
単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上明らかに指示する場合を除き、複数形を含む。
【００１３】
「オプションの」または「任意選択的に」という用語は、その後に記載された状況の結果が起こってもよいし、または起こらなくてもよく、およびその記載が、上記の結果または状況が起こる場合ならびにそれらが起こらない場合を包含することを意味する。
【００１４】
近似する文言は、本明細書および特許請求の範囲全体にわたってここで使用する場合、関連する基本的機能に変更をもたらすことなく許容的に変化し得る定量的表現を修飾するために適用することができる。したがって、「およそ（ａｂｏｕｔ）」、「約（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」などの用語で修飾された値は、明記された厳密な値に限定されるものではない。少なくともいくつかの例では、近似する文言は、値を測定するための機器の精度に対応することができる。ここで、ならびに明細書および特許請求の範囲の全体を通じて、範囲の限定は組み合わせおよび／または置き換えが可能であり、文脈および文言が他に指示しない限り、このような範囲は識別され、それに包含されるすべての部分範囲を含む。
【００１５】
本明細書で説明する半導体ダイ裏面デバイスおよびその製造方法は、それ自体で、またはその中の集積回路に加えて、ダイの裏面に機能性を提供する。本明細書で説明する実施形態はまた、マイクロエレクトロニクスの機能性、性能、および小型化を高めることに対する制限を緩和するのを容易にする。本明細書で説明する実施形態は、半導体ダイのウェハレベル以外のマイクロエレクトロニクスの機能性、性能、および小型化を改善するのにさらに適している。本明細書で説明する半導体ダイ裏面デバイスおよびその製造方法は、ダイの裏面に追加されたデバイスを有する半導体チップパッケージの単位体積当たりのサイズを縮小し、機能性を高めるのにも適している。本明細書で説明する実施形態は、ダイレベルで統合することができない半導体チップパッケージにおけるダイの裏面にデバイスを追加するための製造方法を提供することにさらに適している。
【００１６】
図１は、例示的な半導体チップパッケージ１００の断面概略図である。例示的な実施形態では、半導体チップパッケージ１００は、ダイ１０２、例えば、半導体ウェハディスクから形成されたケイ素半導体ダイを含む。ダイ１０２は、第１の表面１０４と、第１の表面１０４の少なくとも一部に形成された少なくとも１つの集積回路１０６とを含む。ダイ１０２はまた、第１の表面１０４の反対側に裏面１０８を含む。ダイ１０２は、厚さ、長さ、幅、表面積、材料、剛性、ダイ１０２に使用される材料の種類、およびその純度を含むが、これらに限定されない、第１の物理的特性をさらに含む。集積回路１０６は、第１の表面１０４に形成された集積回路１０６の数、集積回路１０６が第１の表面１０４に形成される深さ、集積回路１０６が形成される第１の表面１０４の割合、集積回路１０６のタイプ、および集積回路１０６に使用される材料のタイプを含むが、これらに限定されない、第２の物理的特性を含む。
【００１７】
また、半導体チップパッケージ１００は、実質的に平坦な層として形成された少なくとも１つの誘電体層を含む。誘電体層は、第１の側面１１０と、第１の側面１１０の反対側の第２の側面１１１とを含むコア誘電体層１０９を含む。例示的な実施形態では、コア誘電体層１０９はまた、コア誘電体層１０９を貫通して画定された開口部１１２を含む。さらに、半導体チップパッケージ１００において、ダイ１０２は、開口部１１２内に配置される。半導体チップパッケージ１００はまた、少なくとも１つの第１の誘電体層１１４、例えば、実質的に平坦な層として形成された第１の誘電体層を含む。第１の誘電体層１１４は、コア誘電体層１０９の第１の側面１１０に近接して配置される。半導体チップパッケージ１００はまた、少なくとも１つの第２の誘電体層１１６、例えば、有限の厚さおよびコア誘電体層１０９の表面積と実質的に同じ表面領域を有する実質的に平坦な層として形成される第２の誘電体層を含む。第２の誘電体層１１６は、コア誘電体層１０９の第２の側面１１１に近接して配置される。図示されていない他の実施形態では、半導体チップパッケージ１００は、コア誘電体層１０９、開口部１１２、および第２の誘電体層１１６のうちの少なくとも１つを含まない。むしろ、そのような他の実施形態では、ダイ１０２は、第１の誘電体層１１４のみに結合される。
【００１８】
さらに、半導体チップパッケージ１００は、コア誘電体層１０９の第１の側面１１０および第２の側面１１１の少なくとも１つの上に配置されるか結合される、少なくとも１つの導電性コア１１８を含む。導電性コア１１８は、銅金属を含むがこれに限定されない導電性材料で形成される。半導体チップパッケージ１００はまた、少なくとも１つの接着層１２０を含む。接着層１２０は、第１の誘電体層１１４とコア誘電体層１０９の第１の側面１１０との間に配置される。接着層１２０は、第２の誘電体層１１６とコア誘電体層１０９の第２の側面１１１との間にさらに配置される。接着層１２０はまた、コア誘電体層１０９とダイ１０２との間の開口部１１２の残りの空間内に延在する。接着層１２０は、第１の誘電体層１１４、第２の誘電体層１１６、コア誘電体層１０９、ダイ１０２、および導電性コア１１８の少なくとも１つと結合する。図示されていない他の実施形態では、半導体チップパッケージ１００は、導電性コア１１８を含まないが、むしろ半導体チップパッケージ１００の少なくとも２つの部分が独立してアドレス指定され、したがって互いに伝達する必要がない。図示されていないさらに別の実施形態では、半導体チップパッケージ１００は、接着層１２０を含まないが、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、導電性コア１１８、およびダイ１０２の少なくとも１つと結合するよう機能する、熱流動性フィルムを含むが、これに限定されない、少なくとも１つのフィルム層（図示せず）を含む。
【００１９】
さらに、半導体チップパッケージ１００は、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、および接着層１２０（存在する場合）の少なくとも１つを介して画定された少なくとも１つのビア１２２を含む。また、例示的な実施形態では、ビア１２２は、限定するものではないが、銅金属を含む導電性材料で形成される。図示されていない他の実施形態では、ビア１２２は、光感知および通信を可能にする材料を含むが、これに限定されない、非導電性材料で形成される。図示されていないさらに他の実施形態では、ビア１２２は、異なる材料、例えば、電気的結合と、光学感知および通信を含むが、これらに限定されない、感知および通信の少なくとも一方との組み合わせを可能にする多目的ビアで形成される少なくとも２つの層を含むが、これらに限定されない、誘電性材料および非誘電性材料の両方を含む。図示されていない他の実施形態では、ビア１２２は、導電性材料および非導電性材料のうちの少なくとも１つで形成されず、むしろビア１２２は、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、および接着層１２０の少なくとも１つを貫通する、キャビティ、例えば、貫通孔として画定される。
【００２０】
さらに、例示的な実施形態では、半導体チップパッケージ１００はまた、第１の誘電体層１１４に結合された第１のメタライズ層１２４と、第２の誘電体層１１６に結合された第２のメタライズ層１２６とを含む少なくとも１つのメタライズ層も含む。第１のメタライズ層１２４および第２のメタライズ層１２６は、限定するものではないが、銅金属を含む導電性材料で形成される。また、例示的な実施形態では、半導体チップパッケージ１００は、第１のメタライズ層１２４および第２のメタライズ層１２６の少なくとも１つに結合された少なくとも１つの相互接続部１２８を含む。相互接続部１２８は、限定するものではないが、銅金属を含む導電性材料で形成される。図示されていない他の実施形態では、相互接続部１２８は、非導電性材料と、光導波路を介したデータ伝送を可能にする相互接続部１２８を含むが、これに限定されない、導電性材料および非導電性材料の組み合わせとの少なくとも１つで形成される。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、相互接続部１２８を含まないが、半導体チップパッケージ１００の少なくとも２つの部分が、独立してアドレス指定され、したがって、互いに伝達する必要がない。図示されていないさらに他の実施形態では、相互接続部１２８は、光感知および通信を可能にする材料を含むが、これに限定されない、非導電性材料で形成される。図示されていないさらに他の実施形態では、相互接続部１２８は、異なる材料、例えば、電気的結合と、光感知および通信を含むが、これらに限定されない、感知および通信の少なくとも一方との組み合わせを可能にする多目的ビアで形成される少なくとも２つの層を含むが、これらに限定されない、誘電性材料および非誘電性材料の両方を含む。図示されていないさらに他の実施形態では、相互接続部１２８は、異なる材料、例えば、電気的結合と、光感知および通信を含むが、これらに限定されない、感知および通信の少なくとも一方との組み合わせを可能にする多目的相互接続部で形成される少なくとも２つの層を含むが、これらに限定されない、誘電性材料および非誘電性材料の両方を含む。
【００２１】
また、例示的な実施形態では、相互接続部１２８は、ビア１２２を貫通して延び、第１のメタライズ層１２４、第２のメタライズ層１２６、および導電性コア１１８の少なくとも１つの結合を可能にする。さらに、例示的な実施形態では、半導体チップパッケージ１００は、ダイ１０２の第１の表面１０４に結合された少なくとも１つの第１の表面パッド１３０を含む。第１の表面パッド１３０は、少なくとも１つのビア１２２にさらに結合される。図示されていない他の実施形態では、第１の表面パッド１３０もまた、集積回路１０６に結合される。
【００２２】
さらに、例示的な実施形態では、半導体チップパッケージ１００は、ダイ１０２の裏面１０８に形成されるか、含むか、結合される、少なくとも１つのデバイス１３２を含む。例示的な実施形態では、デバイス１３２は、非集積回路タイプのデバイスで実現される。図示されていない他の実施形態では、デバイス１３２は、非半導体型デバイスで実現される。さらに、例示的な実施形態では、デバイス１３２は、センサ型デバイス、能動回路素子型デバイス、および受動回路素子型デバイスのうちの少なくとも１つを含むが、これらに限定されない。デバイス１３２は、限定するものではないが、裏面１０８上に形成されたデバイス１３２の数、デバイス１３２が裏面１０８を超えて延在する距離、デバイス１３２が結合される裏面１０８の割合、デバイス１３２のタイプ、およびデバイス１３２に使用される材料のタイプを含む、第３の物理的特性を有する。さらに、例示的な実施形態では、デバイス１３２は、導電性材料、非導電性材料、および半導体材料のうちの少なくとも１つから形成される。また、例示的な実施形態では、半導体チップパッケージ１００は、ダイ１０２の裏面１０８に結合された少なくとも１つの第２の表面パッド１３４を含む。第２の表面パッド１３４は、少なくとも１つのビア１２２にさらに結合される。また、例示的な実施形態では、第２の表面パッド１３４は、デバイス１３２にさらに結合される。図示されていない他の実施形態では、第２の表面パッド１３４は、デバイス１３２およびビア１２２の少なくとも１つに結合されていない。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、第２の表面パッド１３４を含まない。
【００２３】
さらに、例示的な実施形態では、半導体チップパッケージ１００は、デバイス１３２、ダイ１０２、および第２の表面パッド１３４の少なくとも１つの上に形成されるか、その中に形成されるか、結合される、少なくとも１つの延長部１３６を含む。延長部１３６は、さらに、コア誘電体層１０９、導電性コア１１８、および相互接続部１２８のうちの少なくとも１つに結合される。図示されていない他の実施形態では、延長部１３６は、デバイス１３２に結合されるのではなく、デバイス１３２の一体部分として形成される。図示されていないさらに他の実施形態では、少なくとも１つのデバイス１３２は、複数のデバイス１３２を含み、少なくとも１つの延長部１３６が、複数のデバイス１３２のうちの少なくとも１つのデバイス１３２の一体部分として形成され、複数のデバイス１３２のうちの少なくとも１つのデバイス１３２が、延長部１３６を含まない。図示されていないさらに他の実施形態では、複数のデバイス１３２の少なくとも２つのデバイス１３２は、共に電気的に結合されるか、共に通信可能に結合されるかの少なくとも一方である。例示的な実施形態では、延長部１３６は、銅金属を含むが、これに限定されない、導電性材料で形成される。図示されていない他の実施形態では、延長部１３６は、半導体材料と、非限定的に、光ファイバ通信を介したデータ伝送を可能にする材料を含む非導電性材料とのうちの少なくとも１つで形成される。図示されていないさらに他の実施形態では、延長部１３６は、導電性材料と非導電性材料との両方、例えば、限定ではないが、光ファイバデータ伝送および受信を含む、電気的結合および通信可能結合の組み合わせを可能にする多目的延長部を含む。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、延長部１３６を含まない。さらに、例示的な実施形態では、延長部１３６は、デバイス１３２が、ダイ１０２の裏面１０８の表面領域を超えて突出することを可能にし、したがって、デバイス１３２は裏面１０８に限定されない。ダイ１０２の裏面１０８上に少なくとも１つのデバイス１３２を形成し、少なくとも１つの延長部１３６をデバイス１３２、ダイ１０２、および第２の表面パッド１３４の少なくとも１つに結合することに関するさらなる詳細は、図３および図４を参照して以下に示され、説明される。
【００２４】
さらに、例示的な実施形態では、半導体チップパッケージ１００は、ダイ１０２の裏面１０８の少なくとも一部に形成された少なくとも１つの追加集積回路１３８を含む。図示されていない他の実施形態では、半導体チップパッケージ１００は、追加集積回路１３８を含まない。さらに、例示的な実施形態では、追加集積回路１３８は、デバイス１３２および第２の表面パッド１３４に結合される。図示されていない他の実施形態では、追加集積回路１３８は、デバイス１３２および第２の表面パッド１３４の少なくとも１つに結合されていない。また、例示的な実施形態では、追加集積回路１３８は、集積回路１０６から電気的および通信的に分離されている。図示されていない他の実施形態では、追加集積回路１３８は、集積回路１０６に電気的に結合されるか、または通信可能に結合されるかの、少なくとも一方である。また、例示的な実施形態では、集積回路１０６は、デバイス１３２、追加集積回路１３８、および第２の表面パッド１３４のうちの少なくとも１つから電気的におよび通信的に分離される。図示されていない他の実施形態では、集積回路１０６は、デバイス１３２、追加集積回路１３８、および第２の表面パッド１３４のうちの少なくとも１つに、電気的に結合されるか、通信可能に結合されかの、少なくとも一方である。
【００２５】
動作中、半導体チップパッケージ１００において、第１の表面１０４に形成された集積回路１０６と、存在する場合、裏面１０８に形成された追加集積回路１３８の両方は、限定するものではないが、回路素子、メモリ素子、およびコンピュータ化された動作を実行するための処理ユニットの少なくとも１つとして機能するトランジスタデバイスを含む、マイクロ電子デバイスを含む。集積回路１０６および追加集積回路１３８は、電源（図示せず）からの電力を必要とする。集積回路１０６および追加集積回路１３８はまた、限定するものではないが、集積回路１０６の単一インスタンス内のマイクロ電子デバイス、追加集積回路１３８の単一インスタンス内のマイクロ電子デバイス、１つの半導体チップパッケージ１００内の複数の集積回路１０６の間のマイクロ電子デバイス、１つの半導体チップパッケージ１００内の複数の追加集積回路１３８の間のマイクロ電子デバイス、および複数の半導体チップパッケージ１００の間のマイクロ電子デバイスの少なくとも１つの間に、電気通信線および光通信線の少なくとも一方を含む通信線を必要とする。電力線および通信線の少なくとも１つは、第１の表面パッド１３０を介して集積回路１０６と相互作用する。電力線および通信線の少なくとも１つは、第２の表面パッド１３４を介して追加集積回路１３８と相互作用する。第１の表面パッド１３０および第２の表面パッド１３４から、ビア１２２、導電性コア１１８、相互接続部１２８、第１のメタライズ層１２４、および第２のメタライズ層１２６の少なくとも１つを介して、単一の半導体チップパッケージ１００および他の半導体チップパッケージ１００のうちの少なくとも１つの他のデバイスとの電源接続および通信接続の少なくとも一方が行われる。
【００２６】
また、半導体チップパッケージ１００の動作中、コア誘電体層１０９、第１の誘電体層１１４、および第２の誘電体層１１６は、半導体チップパッケージ１００の構造的支持および保護を提供する。集積回路１０６を有するダイ１０２は、開口部１１２内に配置され、コア誘電体層１０９、第１の誘電体層１１４、および第２の誘電体層１１６によって取り囲まれ、したがって、支持され保護される。さらに、半導体チップパッケージ１００の動作中、コア誘電体層１０９、第１の誘電体層１１４、および第２の誘電体層１１６は、限定するものではないが、集積回路１０６、追加集積回路１３８、デバイス１３２、延長部１３６、第１の表面パッド１３０、第２の表面パッド１３４、ビア１２２、導電性コア１１８、相互接続部１２８、第１のメタライズ層１２４、および第２のメタライズ層１２６を含む、半導体チップパッケージ１００の構成要素と、導電性デバイスとの間に、電気的分離および電気的絶縁をもたらす。さらに、半導体チップパッケージ１００の動作中、コア誘電体層１０９、第１の誘電体層１１４、および第２の誘電体層１１６は、導電性デバイスと、半導体チップパッケージ１００ならびに複数の半導体チップパッケージ１００を有するシステムおよびデバイスにおける他の半導体チップパッケージ１００の構成要素との間に、電気的分離および電気的絶縁をもたらす。
【００２７】
さらに、半導体チップパッケージ１００の動作中、ダイ１０２は、第１の物理的特性を有し、ダイ１０２の第１の表面１０４に形成された集積回路１０６は、第２の物理的特性を有する。例えば、半導体チップパッケージ１００の動作中、ダイ１０２の厚さの下限は、ダイ１０２の第１の表面１０４において集積回路１０６が形成可能な深さに関する第１の上限をもたらす。さらに、例えば、集積回路１０６がダイ１０２の第１の表面１０４に形成される深さの第１の上限は、ダイ１０２の裏面１０８内に追加集積回路１３８が形成可能な深さの第２の上限をもたらす。さらに、半導体チップパッケージ１００の動作中、少なくとも１つのデバイス１３２が、（図３および図４を参照して以下でさらに説明するように）追加集積回路１３８のように内部に形成されるのではなく、裏面１０８上に形成される。したがって、ダイ１０２の裏面１０８にデバイス１３２を結合することにより、限定するものではないが、追加マイクロ電子部品を含む機能部品を、半導体チップパッケージ１００に追加することを可能にし、そのような機能部品の追加は、ダイ１０２の第１の物理的特性および集積回路１０６の第２の物理的特性によって課される制限と同じように制限されることがない。したがって、例示的な実施形態の動作において、第３の物理的特性を含むデバイス１３２が、第１の物理的特性および第２の物理的特性が互いに課す同じ制限を受けることなく半導体チップパッケージ１００に追加の機能部品を提供するために、第１０２の裏面１０８に形成される。
【００２８】
さらに、半導体チップパッケージ１００の動作中、少なくとも１つのデバイス１３２は、ダイ１０２の裏面１０８上に形成することができる多種多様なデバイスを含む。デバイス１３２は、抵抗器、インダクタ、および無線周波数識別（ＲＦＩＤ）デバイスなどのマイクロ電子受動回路素子を含むが、これに限定されない受動回路素子を含む。例えば、第１の半導体チップパッケージ１００と第２の半導体チップパッケージ１００とを少なくとも含むシステムにおいて、第１の半導体チップパッケージ１００と第２の半導体チップパッケージ１００の両方が同じ種類の（すなわち、同じ第１の物理的特性を有する）ダイ１０２を含む場合、第１の抵抗値を有する第１の抵抗型デバイス１３２が第１の半導体チップパッケージ１００に結合され、第１の抵抗値とは異なる第２の抵抗値を有する第２の抵抗型デバイス１３２が第２の半導体チップパッケージ１００に結合される。したがって、異なる抵抗値を有する２つの半導体チップパッケージ１００が、ダイ１０２の変更、裏面１０８上の集積回路１０６の変更、およびダイ１０２の裏面１０８上の追加集積回路１３８の変更の少なくとも１つを要することなく、システムに組み込まれる。同様に、デバイス１３２は、ダイオード、トランジスタ、バッテリセル、圧電デバイス、オプトエレクトロニクスデバイス、およびマイクロ・エレクトロ・メカニカル・システム（ＭＥＭＳ）デバイスなどのマイクロ電子能動回路素子を含むが、これに限定されない能動回路素子を含み、カスタマイズ性および汎用性を含む受動回路素子デバイス１３２として、すなわち、ダイ１０２のウェハレベルではなく半導体チップパッケージ１００レベルでの、実質的に同じ上述の利点を提供する。例えば、１つまたは複数の能動回路素子デバイス１３２および１つまたは複数の受動回路素子デバイス１３２のうちの少なくとも１つが、熱を生成し、極端な温度変動を受けるシステム内の１つまたは複数の半導体チップパッケージ１００の温度を調整するか、１つまたは複数の半導体チップパッケージ１００の動作電圧を高めるのを容易にするために電気エネルギ源を提供するかの少なくとも一方を行う。
【００２９】
さらに、半導体チップパッケージ１００の動作において、デバイス１３２は、薄膜型センサ、ガスセンサ、温度センサ、歪みセンサ、応力センサ、およびそれらの組み合わせを含むが、これらに限定されない、多種多様のセンサデバイスを含む。例えば、センサデバイス１３２は、半導体チップパッケージ１００のユーザにその中の状態に関する情報を提供することを容易にし、半導体チップパッケージ１００を分解してそのような情報を得る必要性を回避する。さらに、例えば、ガスセンサデバイス１３２は、キャビティ、すなわち、（上述のような）充填されたビア１２２ではなく貫通孔として画定されるビア１２２に近接して配置され、半導体チップ１００の外部の気体環境に曝され、気体環境の組成物を感知するか、測定するか、報告するかの少なくとも１つを行うよう動作可能である。同様に、例えば、センサデバイス１３２は、ビア１２２に近接した周囲環境の感知を可能にする材料で満たされたビア１２２に近接して配置される。また、例えば、センサデバイス１３２は、プロセッサ、コンピュータ可読メモリ、およびヒューマン・マシン・インターフェース（ＨＭＩ）ディスプレイの少なくとも１つに結合され、半導体チップパッケージ１００のユーザが、限定するものではないが、リアルタイムで含むそのような情報を格納、読み込み、追跡、および解析することを可能にする。
【００３０】
また、例えば、センサデバイス１３２によって集められて提供される、内部または外部の半導体チップパッケージ１００の少なくとも１つの状態に関する情報は、ユーザに、例えば、メンテナンス動作のための診断機能を提供する。例えば、システム内の１つまたは複数の半導体チップパッケージ１００の歪みセンサデバイス１３２、応力センサデバイス１３２、および温度センサデバイス１３２のうちの少なくとも１つは、システムのどの半導体チップパッケージ１００が、差し迫った故障を示す歪み条件、応力条件、および温度条件の少なくとも１つを受けているかを示す。したがって、システムのユーザは、システム全体ではなく、影響を受ける半導体チップパッケージ１００のみを交換し、それにより、運用およびメンテナンスコストを削減し、システムサービス寿命を延ばす。さらに、例えば、デバイス１３２は、特定の周波数の電波を含むがこれに限定されない電磁放射を送信するように構成された無線周波数識別（ＲＦＩＤ）デバイスを含む。ＲＦＩＤ型デバイス１３２は、半導体チップパッケージ１００のユーザが、限定するものではないが、複数の半導体チップパッケージ１００を含むシステムに含まれる、個々の半導体チップパッケージ１００を見つけて一意に識別することを可能にする。ＲＦＩＤ型デバイス１３２はまた、半導体チップパッケージ１００に偽造防止措置を含めることを容易にする。
【００３１】
図２は、図１に示された半導体チップパッケージ１００とともに使用することができるダイ１０２の例示的な裏面１０８の概略図である。例示的な実施形態では、ダイ１０２の裏面１０８は、第１の表面領域２０２および第２の表面領域２０４を含む。裏面１０８の第１の表面領域２０２の値および裏面１０８の第２の表面領域２０４の値は、裏面１０８の全表面領域２０６の総和となる。第１の表面領域２０２は、全表面領域２０６の少なくとも１つの第１の小部分を含み、第２の表面領域２０４は、全表面領域２０６の少なくとも１つの第２の小部分を含む。また、例示的な実施形態では、少なくとも１つのデバイス１３２が、限定するものではないが、全表面領域２０６の２つ以上の第１の小部分を含む第１の表面領域２０２の少なくとも一部に形成される。さらに、例示的な実施形態では、少なくとも１つの追加集積回路１３８が、限定するものではないが、全表面領域２０６の２つ以上の第２の小部分を含む第２の表面領域２０４の少なくとも一部に形成される。図示されていない他の実施形態では、少なくとも１つのデバイス１３２が、第１の表面領域２０２と第２の表面領域２０４との両方の少なくとも一部に形成され、少なくとも１つの追加集積回路１３８が、第１の表面領域２０２と第２の表面領域２０４との両方の少なくとも一部に形成される。
【００３２】
また、例示的な実施形態では、延長部１３６は、デバイス１３２に結合され、全表面領域２０６の範囲、すなわち境界を超えて延在し、図２に示されていない、図１を参照して上記したような、コア誘電体層１０９、導電性コア１１８、相互接続部１２８、追加ダイ１０２、ならびに他の任意の適切なデバイス、構成要素、インターフェース、層、および材料の少なくとも１つに、デバイス１３２をさらに結合する。図示されていない他の実施形態では、少なくとも１つのデバイス１３２は、複数のデバイス１３２を含み、少なくとも１つの延長部１３６が、複数のデバイス１３２のうちの少なくとも１つのデバイス１３２の一体部分として形成され、複数のデバイス１３２のうちの少なくとも１つのデバイス１３２が、延長部１３６を含まない。図示されていない他の実施形態では、複数のデバイス１３２の少なくとも２つのデバイス１３２は、共に電気的に結合されるか、共に通信可能に結合されるかの少なくとも一方である。さらに、例示的な実施形態では、デバイス１３２は、裏面１０８の全表面領域２０６の境界を超えて延在する。
【００３３】
動作中、例示的な実施形態では、集積回路１０６（図示せず）は、半導体チップパッケージ１００をパッケージングする前に、ウェハレベルでダイ１０２の第１の表面１０４に製造される。次いで、その中に製造された複数の集積回路１０６を有するウェハ（図示せず）が、複数の個々のダイ１０２にダイシングされる（すなわち、シンギュレーションされる）。ここで、複数のダイ１０２の各ダイ１０２の第１の表面１０４は、少なくとも１つの集積回路１０６を含む。ウェハのシンギュレーションの後、半導体チップパッケージ１００のパッケージングは、図４を参照して以下に説明するように進行する。個別の半導体チップパッケージ１００のコア誘電体層１０９（例えば、パッケージング基板として）上に組み立てられ結合された個々のダイ１０２を用いて、少なくとも１つの離散デバイス１３２が裏面１０８に形成される。また、例示的な実施形態の動作において、図４を参照して以下に示され説明されるように、ダイ１０２がコア誘電体層１０９上に組み立てられ、コア誘電体層１０９に結合された後に、追加集積回路１３８が裏面１０８に形成される。図示されていない他の実施形態では、追加集積回路１３８が、シンギュレーション前とシンギュレーション後の少なくとも一方であるが、ダイ１０２をコア誘電体層１０９に結合する前に、少なくとも１つの裏面１０８に形成される。さらに、例示的な実施形態の動作において、半導体チップパッケージ１００のパッケージングを完了するためのデバイス１３２および延長部１３６の少なくとも１つの電気的結合および通信結合の少なくとも１つが、裏面１０８上のデバイス１３２および延長部１３６の少なくとも１つの製造後に行われる。
【００３４】
図３は、図１に示された半導体チップパッケージ１００とともに使用することができる例示的なダイ１０２の斜視図である。例示的な実施形態では、裏面１０８は、その上に形成された少なくとも１つのデバイス１３２と、その中に形成された少なくとも１つの追加集積回路１３８とを含む。図示されていない他の実施形態では、裏面１０８は、追加集積回路１３８を含まない。また、例示的な実施形態では、ダイ１０２は、裏面１０８の反対側の第１の表面１０４を含む。第１の表面１０４は、裏面１０８の全表面領域２０６と実質的に等しい表面領域を有する第１の実質的に平坦な領域３０１を画定する。図示されていない他の実施形態では、第１の表面１０４の第１の実質的に平坦な領域３０１は、全表面領域２０６と実質的に等しくない。裏面１０８は、同様に、全表面領域２０６を有する第２の実質的に平坦な領域３０２を画定する。さらに、例示的な実施形態では、第１の表面１０４の境界は、第１の表面１０４の周囲を画定する第１の縁部３０４を含む。同様に、裏面１０８の全表面領域２０６の境界は、裏面１０８の周囲を画定する第２の縁部３０６を含む。
【００３５】
また、例示的な実施形態では、ダイ１０２は、第１の縁部３０４と第２の縁部３０６との間に延びる側壁３０８を含む。さらに、例示的な実施形態では、少なくとも１つのデバイス１３２が、裏面１０８上に形成される。デバイス１３２は、裏面１０８の全表面領域２０６の境界を超えて延びる延長部１３６を含む。さらに、例示的な実施形態では、延長部１３６は、離散デバイス１３２から側壁３０８上にさらに延び、側壁３０８上に形成される。図示されていない他の実施形態では、延長部１３６は、側壁３０８から第１の表面１０４にさらに延びる。さらに、例示的な実施形態では、少なくとも１つの離散デバイス１３２が、側壁３０８上に形成される。側壁３０８上に形成された離散デバイス１３２は、側壁から、裏面１０８および第１の表面１０４の少なくとも１つの上に延びる。さらに、例示的な実施形態では、少なくとも２つの離散デバイス１３２が、裏面１０８、側壁３０８、および第１の表面１０４の少なくとも１つに形成された少なくとも１つの接続線３１０を介して互いに結合される。また、例示的な実施形態では、少なくとも１つの離散デバイス１３２が、追加集積回路１３８および図示されていない集積回路１０６の少なくとも１つに結合される。接続線３１０は、電気配線および通信線の少なくとも一方で実現され、導電性材料および非導電性材料のうちの少なくとも１つから形成される。接続線３１０は、例えば、裏面１０８上にデバイス１３２を形成するのと同様の方法で、裏面１０８、側壁３０８、および第１の表面１０４の少なくとも１つに形成される接続線３１０、および、例えば、裏面１０８に追加集積回路１３８を形成するのと同様の方法で、裏面１０８、側壁３０８、および第１の表面１０４の少なくとも１つに形成される接続線３１０の少なくとも一方でさらに実現される。
【００３６】
図４は、図１に示される半導体チップパッケージ１００を製造するために使用することができる例示的なシーケンス４００の概略図である。例示的な実施形態では、シーケンス４００は、第１のメタライジングステップ４０２で開始する。第１のメタライジングステップ４０２は、コア誘電体層１０９の第１の側面１１０および第２の側面１１１の少なくとも一方への導電性コア１１８の、結合を含む、位置決めステップを含む。また、例示的な実施形態では、開口部１１２は、第１のメタライジングステップ４０２の前にコア誘電体層１０９内に画定される。図示されていない他の実施形態では、開口部１１２は、コア誘電体層内に、第１のメタライジングステップ４０２の間および後の少なくとも一方の間に画定される。図示されていないさらに他の実施形態では、シーケンス４００は、コア誘電体層１０９内に開口部１１２を画定することを含まない。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、コア誘電体層１０９を含まず、限定するものではないが、本明細書に記載されたサブステップの少なくとも１つを含む第１のメタライジングステップ４０２が、第１の誘電体層１１４および第２の誘電体層１１６の少なくとも一方で実行される。さらに、例示的な実施形態では、少なくとも１つのビア１２２が、第１のメタライジングステップ４０２中にコア誘電体層１０９を貫通して画定され、例えば、穿孔される。図示されていない他の実施形態では、少なくとも１つのビア１２２が、第１のメタライジングステップ４０２の前にコア誘電体層１０９を貫通して画定される。図示されていないさらに他の実施形態では、少なくとも１つのビア１２２が、第１のメタライジングステップ４０２の後にコア誘電体層１０９を貫通して画定される。さらに他の実施形態では、第１のメタライジングステップ４０２は、コア誘電体層１０９を貫通する少なくとも１つのビア１２２を画定することを含まない。
【００３７】
また、例示的な実施形態では、第１のメタライジングステップ４０２は、エッチング、マスキング、切断、溶解、加熱、およびそれらの組み合わせを含むが、これらに限定されない処理によって、コア誘電体層１０９の第１の側面１１０および第２の側面１１１の少なくとも一方から導電性コア１１８の少なくとも一部を取り除き、導電性コア１１８内に電力線および通信線の少なくとも一方のパターンを形成、すなわち、パターニングすることを含む。第１のメタライジングステップ４０２は、コア誘電体層１０９に画定された少なくとも１つのビア１２２を介して少なくとも１つの相互接続部１２８を形成することをさらに含む。図示されていない他の実施形態では、第１のメタライジングステップ４０２は、パターニングおよび形成サブステップの少なくとも１つを含まない。
【００３８】
さらに、例示的な実施形態では、シーケンス４００は、第１のメタライジングステップ４０２から準備ステップ４０４に進む。準備ステップ４０４は、限定するものではないが、ｂステージ接着剤を含む第１の接着層１２０を第１の誘電体層１１４の一方の側に配置することを含む。図示されていない他の実施形態では、準備ステップ４０４は、第１の接着層１２０を第１の誘電体層１１４の一方の側に配置するのではなく、第１の接着層１２０をコア誘電体層１０９の第１の側面１１０に配置することを含む。図示されていないさらに他の実施形態では、準備ステップ４０４は、第１の誘電体層１１４の一方の側に第１の接着層１２０を配置することを含まず、むしろ、準備ステップ４０４は、第１の誘電体層１１４の一方の側に、限定するものではないが加熱時に接着特性を付与する熱流動性フィルムを含む、図示されていない少なくとも１つのフィルム層を配置することを含む。したがって、準備ステップ４０４は、コア誘電体層１０９の第１の側面１１０が、第１の誘電体層１１４の一方の側の接着層１２０に近接配置され、実質的に並べられるフレーム４０６をもたらす。図示されていない他の実施形態では、準備ステップ４０４により、コア誘電体層１０９の第１の側面１１０が第１の誘電体層１１４に近接し、実質的に並べられるフレーム４０６が得られる。
【００３９】
さらに、例示的な実施形態では、シーケンス４００は、準備ステップ４０４から位置決めステップ４０８に進む。位置決めステップ４０８は、コア誘電体層１０９の第１の側面１１０を第１の接着層１２０に配置して、第１の側面１１０を第１の誘電体層１１４に結合することを含む。図示されていない他の実施形態では、位置決めステップ４０８は、第１の側面１１０上の第１の接着層１２０に、第１の誘電体層１１４を配置することを含む。位置決めステップ４０８はまた、ダイ１０２を、コア誘電体層１０９の開口部１１２を通って第１の誘電体層１１４上の第１の接着層１２０内に配置することを含む。位置決めステップ４０８を開始すると、ダイ１０２は、ダイ１０２の第１の表面１０４に形成された少なくとも１つの集積回路１０６を含む。図示されていない他の実施形態では、位置決めステップ４０８は、開口部１１２を通って第１の接着層１２０にダイ１０２を配置する前に、開口部１１２を介して第１の接着層１２０に追加の接着剤を加えることを含む。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、コア誘電体層１０９および開口部１１２の少なくとも一方を含まず、位置決めステップ４０８は、第１の接着層１２０に第１の側面１１０を配置することを含まない。さらに、例示的な実施形態では、位置決めステップ４０８の前に、ダイ１０２の第１の表面１０４に集積回路１０６が形成される。同様に、位置決めステップ４０８の前に、第１の表面パッド１３０は、ダイ１０２の第１の表面１０４に結合される。
【００４０】
さらに、例示的な実施形態では、シーケンス４００は、位置決めステップ４０８から製造ステップ４１０に進む。製造ステップ４１０は、ダイ１０２の裏面１０８上に少なくとも１つのデバイス１３２を形成するか、結合するかの少なくとも一方を含む。製造ステップ４１０はまた、ダイ１０２の裏面１０８に少なくとも１つの第２の表面パッド１３４を結合するか、形成するかの少なくとも一方を含む。図示されていない他の実施形態では、デバイス１３２および第２の表面パッド１３４の少なくとも一方は、第１のメタライジングステップ４０２および準備ステップ４０４の少なくとも一方の前に、すなわち、ウェハを少なくとも１つのダイ１０２にダイシングする、すなわち、シンギュレーションする前か、ウェハを少なくとも１つのダイ１０２にダイシングした後かの少なくとも一方を含む、半導体チップ１００をパッケージングする前に、裏面１０８に形成されるか、裏面１０８に結合されるかの少なくとも一方を実行される。図示されていないさらに他の実施形態では、製造ステップ４１０の間および前の少なくとも一方で、ダイ１０２の裏面１０８に追加集積回路１３８が形成される。
【００４１】
また、例示的な実施形態では、製造ステップ４１０は、少なくとも１つの延長部１３６を、デバイス１３２、ダイ１０２、第２の表面パッド１３４、および追加集積回路１３８（存在する場合）の少なくとも１つ上に形成するか、それらに結合するかの少なくとも一方をさらに含む。図示されていない他の実施形態では、延長部１３６をデバイス１３２、ダイ１０２、第２の表面パッド１３４、および追加集積回路１３８の少なくとも１つの上に形成するか、それらに結合するかの少なくとも一方は、限定するものではないが、ウェハダイシングの前か、ウェハダイシングの後かの一方を含む、製造ステップ４１０か位置決めステップ４０８かの少なくとも一方の前に行われる。さらに、製造ステップ４１０中に、延長部１３６は、さらに、コア誘電体層１０９、導電性コア１１８、および相互接続部１２８、追加ダイ１０２、ならびに図４には示されていない他の任意の適切なデバイス、構成要素、インターフェース、層、および材料の少なくとも１つ上に形成されるか、それらに結合されるかの少なくとも一方を実行される。さらに、例示的な実施形態では、デバイス１３２および延長部１３６の少なくとも一方を形成するか、結合するかの少なくとも一方のために製造ステップ４１０の間に使用される製造処理は、限定するものではないが、付加処理（例えば、レーザプリンティングを含む三次元（３Ｄ）プリンティング）、堆積処理、パターニング処理、および他の製造処理の少なくとも１つを含み、そのような処理は、製造ステップ４１０の間および前の両方で使用することができる。
【００４２】
さらに、例示的な実施形態では、シーケンス４００は、製造ステップ４１０から配置ステップ４１２に進む。配置ステップ４１２は、第２の誘電体層１１６の一方の側面に第２の接着層１２０を位置付けることを含む。図示されていない他の実施形態では、配置ステップ４１２は、第２の接着層１２０を第２の誘電体層１１６の片側に位置付けるのではなく、第２の接着層１２０をコア誘電体層１０９の第２の側面１１１およびダイ１０２の裏面１０８に位置付けることを含む。配置ステップ４１２はまた、第２の側面１１１および裏面１０８を第２の誘電体層１１６に結合するために、第２の接着層１２０を有する第２の誘電体層１１６の側面をコア誘電体層１０９の第２の側面１１１上に配置することを含む。図示されていない他の実施形態では、配置ステップ４１２は、第２の誘電体層１１６を第２の側面１１１上の第２の接着層１２０に配置することを含む。図示されていないさらに他の実施形態では、配置ステップ４１２は、製造ステップ４１０を参照して上記したのと実質的に同様のことを使用して、第２の誘電体層１１６を貫通する開口を画定することと、第１０２の裏面１０８上に追加デバイス１３２を結合することとを含む。
【００４３】
さらに、例示的な実施形態では、配置ステップ４１２は、第１の誘電体層１１４、コア誘電体層１０９、および第２の誘電体層１１６によって画定される実質的に整列した平面のスタック４１３を結果的にもたらす。スタック４１３は、第１の誘電体層１１４の遠位コア誘電体層１０９の側面に画定された第１の外面４１４を含む。スタック４１３はまた、第２の誘電体層１１６の遠位コア誘電体層１０９の側面に画定された第２の外面４１５を含む。図示されていない他の実施形態では、半導体チップパッケージ１００は、コア誘電体層１０９および第２の誘電体層１１６の少なくとも一方を含まず、したがって、シーケンス４００は、配置ステップ４１２を含まない。
【００４４】
さらに、例示的な実施形態では、シーケンス４００は、配置ステップ４１２から硬化ステップ４１６に進む。硬化ステップ４１６は、第１および第２の接着層１２０内の接着剤が第１の誘電体層１１４、コア誘電体層１０９、第２の誘電体層１１６、開口部１１２、および第１０２の間の空隙に流れるのを容易にするために、物理的処理（例えば、加熱）、化学的処理（例えば、蒸気暴露）、および機械的処理（例えば、加圧）の少なくとも１つを含む。硬化ステップ４１６はまた、第１の誘電体層１１４、コア誘電体層１０９、第２の誘電体層１１６、開口部１１２、およびダイ１０２の間の強固で確実な結合および接着結合を引き起こすために第１および第２の接着層１２０を硬化することを含む。したがって、硬化ステップ４１６は、半導体チップパッケージ１００の構造的完全性、およびデバイス１３２、延長部１３６、集積回路１０６、追加集積回路１３８（存在する場合）、ならびに半導体チップパッケージ１００の他の構成要素およびデバイスの保護を容易にする。
【００４５】
また、例示的な実施形態では、シーケンス４００は、硬化ステップ４１６から穿孔ステップ４１８に進む。穿孔ステップ４１８は、第１の誘電体層１１４、第２の誘電体層１１６、および接着層１２０の少なくとも１つに実質的に円筒形のキャビティ、すなわち、空隙を画定することにより、それを介して少なくとも１つの追加ビア１２２を形成することを含む。さらに、例示的な実施形態では、穿孔ステップ４１８中に使用される製造処理には、限定するものではないが、レーザ処理、溶解処理、切断処理、および他の製造処理のうちの少なくとも１つを含み、そのような処理は、穿孔ステップ４１８の間か、前か、または後に使用することができる。さらに、例示的な実施形態では、少なくとも１つの追加ビア１２２が、第１の誘電体層１１４、第２の誘電体層１１６、および接着層１２０のうちの少なくとも１つを貫通して画定され、第１の外面４１４および第２の外面４１５の少なくとも一方から、導電性コア１１８、第１の表面パッド１３０、集積回路１０６、コア誘電体層１０９を貫通して形成される少なくとも１つのビア１２２、第２の表面パッド１３４、延長部１３６、デバイス１３２、追加集積回路１３８、および第１の誘電体層１１４と第２の誘電体層１１６との間に配置される半導体チップパッケージ１００の他のデバイスおよび構成要素の少なくとも１つへのアクセスをもたらす。図示されていない他の実施形態では、半導体チップパッケージ１００は、ビア１２２を含まず、したがって、シーケンス４００は、穿孔ステップ４１８を含まない。
【００４６】
さらに、例示的な実施形態では、シーケンス４００は、穿孔ステップ４１８から第２のメタライジングステップ４２０に進む。第２のメタライジングステップ４２０は、第１のメタライズ層１２４を第１の誘電体層１１４の第１の外面４１４に結合することを含む位置決めステップを含む。第２のメタライジングステップ４２０はまた、第２のメタライズ層１２６を第２の誘電体層１１６の第２の外面４１５に結合することを含む位置決めステップを含む。さらに、例示的な実施形態では、第２のメタライジングステップ４２０は、限定するものではないが、第１のメタライズ層１２４および第２のメタライズ層１２６の少なくとも一方の少なくとも一部をエッチング、マスキング、切断、溶解、および加熱することの少なくとも１つを行い、その中に電力線および通信線の少なくとも一方のパターンを形成することを含む処理によって取り除くことを含む。第２のメタライジングステップ４２０は、（図１を参照して上記したように）導電性材料および非導電性材料の少なくとも一方で少なくとも１つの追加ビア１２２を充填して、少なくとも１つの相互接続部１２８を形成することをさらに含む。したがって、第２のメタライジングステップ４２０は、第１のメタライズ層１２４および第２のメタライズ層１２６の少なくとも一方を、導電性コア１１８、第１の表面パッド１３０、集積回路１０６、コア誘電体層１０９を貫通して形成される少なくとも１つのビア１２２、第２の表面パッド１３４、延長部１３６、デバイス１３２、追加集積回路１３８、ならびに第１の誘電体層１１４と第２の誘電体層１１６との間に位置付けられる半導体チップパッケージ１００の他のデバイスおよび構成要素の少なくとも１つに、電気的に結合するか、通信可能に結合するかの少なくとも一方を容易にする。図示されていない他の実施形態では、少なくとも１つのビア１２２は、導電性材料および非導電性材料のうちの少なくとも一方で充填されていないが、むしろ、少なくとも１つのビア１２２は、充填されておらず、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、および接着層１２０の少なくとも１つを貫通するキャビティ、例えば、貫通孔として未充填のままである。図示されていないさらに他の実施形態では、半導体チップパッケージ１００は、コア誘電体層１０９および第２の誘電体層１１６の少なくとも一方を含まず、したがって、シーケンス４００は、第２のメタライジングステップ４２０を含まない。
【００４７】
図５は、図１に示す半導体チップパッケージ１００を製造するために使用することができる半導体チップパッケージの例示的な製造方法５００を示すフローチャートである。例示的な実施形態では、方法５００は、少なくとも１つのダイ１０２を少なくとも１つの誘電体層（例えば、半導体チップパッケージ１００を製造するための基板として使用される第１の誘電体層１１４）に結合するステップ５０２を含む。図２および図４を参照して上に示し説明したように、結合ステップ５０２の前に、ダイ１０２は、第１の表面１０４に（例えば、ウェハからダイ１０２をシンギュレーションした後に）製造された少なくとも１つの集積回路１０６を含む。また、例示的な実施形態では、方法５００は、裏面１０８上に少なくとも１つのデバイス１３２を製造するステップ５０４を含む。製造ステップ５０４は、少なくとも１つのデバイス１３２に結合された少なくとも１つの延長部１３６を延長して、延長部１３６がデバイス１３２から裏面１０８の全表面領域２０６を超えて延びるようにすることを含む。さらに、例示的な実施形態では、結合ステップ５０２および製造ステップ５０４は、第１の表面パッド１３０、第２の表面パッド１３４、第１のメタライズ層１２４、第２のメタライズ層１２６、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、導電性コア１１８、集積回路１０６、追加集積回路１３８、複数のダイ１０２を含む半導体チップパッケージ１００内の少なくとも１つの追加ダイ１０２、および複数の半導体チップパッケージ１００を含むシステムの少なくとも１つの追加半導体チップパッケージ１００の少なくとも１つに、デバイス１３２および延長部１３６の少なくとも一方を（限定するものではないが、ビア１２２および相互接続部１２８の少なくとも一方を貫通することを含む電気的結合か、通信可能結合かの少なくとも一方により）接続（例えば、配置ステップ４１２、硬化ステップ４１６、穿孔ステップ４１８、および第２のメタライジングステップ４２０の少なくとも１つの間にシーケンス４００で行われる接続）する前に、実質的に完全に完了する。
【００４８】
他の実施形態では、図１から図４を参照して上記で示し、説明したように、方法５００はまた、第１の表面領域２０２および第２の表面領域２０４のうちの少なくとも一方において、裏面１０８に追加集積回路１３８を形成するステップを含み、裏面１０８は、第１の表面領域２０２と第２の表面領域２０４とを有し、第１の表面領域２０２および第２の表面領域２０４は、全表面領域２０６の総和となる。さらに他の実施形態では、図１から図４を参照して上に示し説明したように、製造ステップ５０４はまた、第１の表面領域２０２および第２の表面領域２０４の少なくとも一方に少なくとも１つのデバイス１３２を形成することも含む。さらに他の実施形態では、図１から図４を参照して上に示し説明したように、方法５００は、少なくとも１つのデバイス１３２を、集積回路１０６と、複数の半導体チップパッケージ１００の別の半導体チップパッケージ１００との少なくとも一方に電気的に結合するステップをさらに含む。さらに他の実施形態では、図１から図４を参照して上に示し説明したように、方法５００は、少なくとも１つのデバイス１３２を、集積回路１０６と、複数の半導体チップパッケージ１００の別の半導体チップパッケージ１００とに通信可能に結合するステップも含む。さらに他の実施形態では、図１から図４を参照して上に示し説明したように、方法５００は、少なくとも１つのデバイス１３２を、コア誘電体層１０９、第１の誘電体層１１４、第２の誘電体層１１６、第１のメタライズ層１２４、第２のメタライズ層１２６、および複数の相互接続部１２８の少なくとも１つの相互接続部１２８の少なくとも１つに結合するステップも含む。
【００４９】
他の実施形態では、図１から図４を参照して上に示し説明したように、少なくとも１つのダイ１０２は、第１のダイ１０２および第２のダイ１０２を含む複数のダイ１０２をさらに含む。結合ステップ５０２がコア誘電体層１０９、第１のメタライズ層１２４、第２のメタライズ層１２６、第１の誘電体層１１４、および第２の誘電体層１１６の少なくとも１つに第１のダイ１０２および第２のダイ１０２を結合するステップを含むそのような他の実施形態では、方法５００は、第１のダイ１０２を第２のダイ１０２に電気的に結合することと、第１のダイ１０２を第２のダイ１０２に通信可能に結合することとの少なくとも一方をさらに含む。さらに他の実施形態では、図１から図４を参照して上に示し説明したように、第１の表面１０４は、第１の表面１０４の周囲を画定する第１の縁部３０４を含む実質的に平坦な領域を画定し、全表面領域２０６の境界は、裏面１０８の周囲を画定する第２の縁部３０６を含み、少なくとも１つのダイ１０２は、第１の縁部３０４と第２の縁部３０６との間に延在する側壁３０８をさらに含み、製造ステップ５０４は、少なくとも１つの延長部１３６を側壁３０８上に延ばすことを含む。製造ステップ５０４が側壁３０８上に少なくとも１つの延長部を延ばすことを含むさらに他の実施形態では、製造ステップ５０４は、図１から図４を参照して上に示し説明したように、側壁３０８上に少なくとも１つのデバイス１３２を製造することを含む。
【００５０】
上述の半導体ダイ裏面デバイスおよびその製造方法は、それ自体で、またはその中の集積回路に加えて、ダイの裏面に機能性を提供する。上述の実施形態はまた、マイクロエレクトロニクスの機能性、性能、および小型化を高めることに対する制限を緩和するのを容易にする。上述の実施形態は、半導体ダイのウェハレベル以外のマイクロエレクトロニクスの機能性、性能、および小型化を改善するのにさらに適している。上述の半導体ダイ裏面デバイスおよびその製造方法は、ダイの裏面に追加されたデバイスを有する半導体チップパッケージの単位体積当たりのサイズを縮小し、機能性を高めるのにも適している。上述の実施形態は、ダイレベルで統合することができない半導体チップパッケージにおけるダイの裏面にデバイスを追加するための製造方法を提供することにさらに適している。
【００５１】
本明細書に記載される方法、システム、および装置の例示的な技術的効果は、（ａ）半導体チップパッケージダイの裏面にさらなる機能性を提供すること、（ｂ）半導体ダイウェハレベル以外のマイクロエレクトロニクスのさらなる機能性、性能、および小型化の限界を緩和すること、（ｃ）ダイの裏面にデバイスを追加して、半導体チップパッケージの単位体積当たりのサイズを縮小し、機能性を高めること、および（ｄ）ダイレベルで一体化することができない半導体チップパッケージの裏面をダイシングするためにデバイスを追加するための製造方法を提供すること、の少なくとも１つを含む。
【００５２】
上述の半導体ダイ裏面デバイスおよびその製造方法の例示的な実施形態は、本明細書に記載される特定の実施形態に限定されず、むしろ、デバイスおよびシステムの構成要素ならびに／もしくは方法のステップは、本明細書で記載される他の構成要素および／またはステップから独立し、別々に使用することができる。例えば、本方法、システム、および装置は、性能の改善、サイズおよび／または重量の低減、ならびに製造処理の効率および多様性の向上を必要とする他のシステムと組み合わせて使用することもでき、関連する方法は、本明細書に記載のシステムおよび方法のみを用いて実施することに限定されない。むしろ、例示的な実施形態は、上述の半導体ダイ裏面デバイスおよびその製造方法の上述の実施形態を使用することから利益を得ることができる他の多くの用途、機器、およびシステムに関連して実施および利用して、性能を向上し、サイズおよび／または重量を低減し、さまざまな用途におけるマイクロエレクトロニクスシステムおよび他の関連システムに対する製造処理の効率および多様性を向上することができる。
【００５３】
本開示のさまざまな実施形態の具体的な特徴がいくつかの図面には示されており、他の図面には示されていないが、これは単に便宜上のものである。本開示の原理によれば、図面の任意の特徴は、他の任意の図面の任意の特徴と組み合わせて参照および／または請求することができる。
【００５４】
本明細書は最良の形態を含む実施形態を開示するため、および、あらゆるデバイスまたはシステムを製作し、ならびに使用し、およびあらゆる組込方法を実行することを含む任意の当業者が実施形態を実施することを可能にするための例を用いる。開示の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到するその他の実施例を含むことができる。このような他の例が特許請求の範囲の文字通りの言葉と異ならない構造要素を有する場合、または、それらが特許請求の範囲の文字通りの言葉と実質的な差異のない等価な構造要素を含む場合には、このような他の例は特許請求の範囲内であることを意図している。
［実施態様１］
半導体チップパッケージ（１００）のためのダイ（１０２）であって、前記ダイ（１０２）が、
その中に形成された集積回路（１０６）を備える第１の表面（１０４）と、
前記第１の表面（１０４）と反対側の裏面（１０８）であって、前記裏面（１０８）が前記裏面（１０８）の実質的に平坦な領域を画定する全表面領域（２０６）を有する、裏面（１０８）と、
前記裏面（１０８）に形成される少なくとも１つのデバイス（１３２）であって、前記少なくとも１つのデバイス（１３２）が、前記全表面領域（２０６）を超えて前記少なくとも１つのデバイス（１３２）から延びる少なくとも１つの延長部（１３６）を備える、
ダイ（１０２）。
［実施態様２］
前記集積回路（１０６）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
前記集積回路（１０６）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
の一方である、実施態様１に記載のダイ（１０２）。
［実施態様３］
前記裏面（１０８）が、その中に形成された追加集積回路（１３８）を備える、実施態様１に記載のダイ（１０２）。
［実施態様４］
前記追加集積回路（１３８）が、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に電気的に結合されるか、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に通信可能に結合されるか、
の少なくとも一方である、実施態様３に記載のダイ（１０２）。
［実施態様５］
前記裏面（１０８）が、第１の表面領域（２０２）および第２の表面領域（２０４）を有し、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）が、前記全表面領域（２０６）の総和であり、前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）に形成され、前記追加集積回路（１３８）が、前記第２の表面領域（２０４）に形成される、実施態様３に記載のダイ（１０２）。
［実施態様６］
前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成され、前記追加集積回路（１３８）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成される、実施態様５に記載のダイ（１０２）。
［実施態様７］
前記少なくとも１つのデバイス（１３２）が、センサ、能動回路素子、受動回路素子、および無線周波数識別（ＲＦＩＤ）素子のうちの少なくとも１つを備える、実施態様１に記載のダイ（１０２）。
［実施態様８］
前記第１の表面（１０４）が、前記第１の表面（１０４）の周囲を画定する第１の縁部（３０４）を備える実質的に平坦な領域を画定し、前記全表面領域（２０６）の境界が、前記裏面（１０８）の周囲を画定する第２の縁部（３０６）を備え、前記ダイ（１０２）が、前記第１の縁部（３０４）と前記第２の縁部（３０６）との間に延びる側壁（３０８）をさらに備え、前記少なくとも１つの延長部（１３６）が、前記側壁（３０８）上にさらに延在する、実施態様１に記載のダイ（１０２）。
［実施態様９］
前記少なくとも１つのデバイス（１３２）が、前記側壁（３０８）上にさらに形成される、実施態様８に記載のダイ（１０２）。
［実施態様１０］
第１のデバイス（１３２）および第２のデバイス（１３２）を備える複数のデバイス（１３２）をさらに備え、前記第１のデバイス（１３２）および前記第２のデバイス（１３２）のそれぞれが、前記少なくとも１つのデバイス（１３２）を備え、前記第１のデバイス（１３２）が前記第２のデバイス（１３２）に、電気的に結合されるか、通信可能に結合されるかの少なくとも一方である、実施態様１に記載のダイ（１０２）。
［実施態様１１］
半導体チップパッケージ（１００）であって、
少なくとも１つの誘電体層（１１４、１１６）と、
前記少なくとも１つの誘電体層（１１４、１１６）に結合された少なくとも１つのメタライズ層（１２４、１２６）と、
前記少なくとも１つの誘電体層（１１４、１１６）および前記少なくとも１つのメタライズ層（１２４、１２６）の少なくとも１つに結合された少なくとも１つのダイ（１０２）であって、前記少なくとも１つのダイ（１０２）が、
内部に形成された集積回路（１０６）を備える第１の表面（１０４）と、
前記第１の表面（１０４）と反対側の裏面（１０８）であって、前記裏面（１０８）が、前記裏面（１０８）の実質的に平坦な領域を画定する全表面領域（２０６）を有する、裏面（１０８）と、
前記裏面（１０８）に形成される少なくとも１つのデバイス（１３２）であって、前記少なくとも１つのデバイス（１３２）が、前記少なくとも１つのデバイス（１３２）から前記全表面領域（２０６）を超えて延びる少なくとも１つの延長部（１３６）を備える、少なくとも１つのデバイス（１３２）と、
を備える、少なくとも１つのダイ（１０２）と、
を備える、半導体チップパッケージ（１００）。
［実施態様１２］
前記集積回路（１０６）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
前記集積回路（１０６）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方である前記少なくとも１つのデバイス（１３２）と、
の一方である、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様１３］
前記裏面（１０８）が、その中に形成された追加集積回路（１３８）を備える、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様１４］
前記追加集積回路（１３８）が、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に電気的に結合されるか、
前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方に通信可能に結合されるか、
の少なくとも一方である、実施態様１３に記載の半導体チップパッケージ（１００）。
［実施態様１５］
前記裏面（１０８）が、第１の表面領域（２０２）および第２の表面領域（２０４）を有し、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）が、前記全表面領域（２０６）の総和であり、前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）に形成され、前記追加集積回路（１３８）が、前記第２の表面領域（２０４）に形成される、実施態様１３に記載の半導体チップパッケージ（１００）。
［実施態様１６］
前記少なくとも１つのデバイス（１３２）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成され、前記追加集積回路（１３８）が、前記第１の表面領域（２０２）および前記第２の表面領域（２０４）の両方に形成される、実施態様１５に記載の半導体チップパッケージ（１００）。
［実施態様１７］
前記少なくとも１つのデバイス（１３２）が、センサ、能動回路素子、受動回路素子、および無線周波数識別（ＲＦＩＤ）素子のうちの少なくとも１つを備える、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様１８］
前記第１の表面（１０４）が、前記第１の表面（１０４）の周囲を画定する第１の縁部（３０４）を備える実質的に平坦な領域を画定し、前記全表面領域（２０６）の境界が、前記裏面（１０８）の周囲を画定する第２の縁部（３０６）を備え、前記少なくとも１つのダイ（１０２）が、前記第１の縁部（３０４）と前記第２の縁部（３０６）との間に延びる側壁（３０８）をさらに備え、前記少なくとも１つの延長部（１３６）が、前記側壁（３０８）上にさらに延在する、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様１９］
前記少なくとも１つのデバイス（１３２）が、前記側壁（３０８）上にさらに形成される、実施態様１８に記載の半導体チップパッケージ（１００）。
［実施態様２０］
少なくとも１つの相互接続部（１２８）と少なくとも１つのビア（１２２）の少なくとも一方をさらに備え、前記少なくとも１つのビア（１２２）が、前記少なくとも１つのメタライズ層（１２４、１２６）および前記少なくとも１つの誘電体層（１１４、１１６）の少なくとも一方を貫通するキャビティとして画定され、前記少なくとも１つの相互接続部（１２８）が、前記少なくとも１つのメタライズ層（１２４、１２６）に結合されて、前記少なくとも１つのビア（１２２）を通って延在し、前記少なくとも１つのメタライズ層（１２４、１２６）を前記少なくとも１つのデバイス（１３２）および前記集積回路（１０６）の少なくとも一方にさらに結合し、前記少なくとも１つのデバイス（１３２）が、前記少なくとも１つの誘電体層（１１４、１１６）および前記少なくとも１つの相互接続部（１２８）の少なくとも一方にさらに結合される、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様２１］
第１のデバイス（１３２）および第２のデバイス（１３２）を備える複数のデバイス（１３２）をさらに備え、前記第１のデバイス（１３２）および前記第２のデバイス（１３２）のそれぞれが、前記少なくとも１つのデバイス（１３２）を備え、前記第１のデバイス（１３２）が前記第２のデバイス（１３２）に、電気的に結合されるか、通信可能に結合されるかの少なくとも一方である、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様２２］
第１のダイ（１０２）と第２のダイ（１０２）とを備える複数のダイ（１０２）をさらに備え、前記第１のダイ（１０２）と前記第２のダイ（１０２）とのそれぞれが前記少なくとも１つのダイ（１０２）を備え、前記第１のダイ（１０２）が、
前記第２のダイ（１０２）に電気的に結合されるか、通信可能に結合されるかの少なくとも一方、および、
前記第２のダイ（１０２）から電気的に分離されるか、通信可能に分離されるかの少なくとも一方、
の一方である、実施態様１１に記載の半導体チップパッケージ（１００）。
［実施態様２３］
半導体チップパッケージ（１００）を製造する方法（５００）であって、前記半導体チップパッケージ（１００）が少なくとも１つの誘電体層（１１４、１１６）を含み、前記方法（５００）が、
少なくとも１つのダイ（１０２）を前記少なくとも１つの誘電体層（１１４、１１６）に結合するステップ（５０２）であって、前記少なくとも１つのダイ（１０２）が、その中に形成される集積回路（１０６）を含む第１の表面（１０４）を含み、前記少なくともの１つのダイ（１０２）が、前記第１の表面（１０４）の反対側の裏面（１０８）をさらに含み、前記裏面（１０８）が、前記裏面（１０８）の実質的に平坦な領域を画定する全表面領域（２０６）を有する、ステップ（５０２）と、
少なくとも１つのデバイス（１３２）を前記裏面（１０８）に製造するステップ（５０４）であって、前記少なくとも１つのデバイス（１３２）が、前記少なくとも１つのデバイス（１３２）から、前記全表面領域（２０６）を超えて延びる少なくとも１つの延長部（１３６）を含む、ステップ（５０４）と、
を備える、方法（５００）。
［実施態様２４］
少なくとも１つのデバイス（１３２）を前記裏面（１０８）に製造するステップ（４１０）が、付加処理、堆積処理、およびパターニング処理の少なくとも１つを備える処理を使用して前記裏面（１０８）に前記少なくとも１つのデバイス（１３２）を結合するステップ（４１０）を備える、実施態様２３に記載の方法（５００）。
【符号の説明】
【００５５】
１００  半導体チップパッケージ
１０２  ダイ
１０４  第１の表面
１０６  集積回路
１０８  裏面
１０９  コア誘電体層
１１０  第１の側面
１１１  第２の側面
１１２  開口部
１１４  第１の誘電体層
１１６  第２の誘電体層
１１８  導電性コア
１２０  接着層
１２２  ビア
１２４  第１のメタライズ層
１２６  第２のメタライズ層
１２８  相互接続部
１３０  第１の表面パッド
１３２  デバイス
１３４  第２の表面パッド
１３６  延長部
１３８  追加集積回路
２０２  第１の表面領域
２０４  第２の表面領域
２０６  全表面領域
３０１  第１の実質的に平坦な領域
３０２  第２の実質的に平坦な領域
３０４  第１の縁部
３０６  第２の縁部
３０８  側壁
３１０  接続線
４００  シーケンス
４０２  第１のメタライジングステップ
４０４  準備ステップ
４０６  フレーム
４０８  位置決めステップ
４１０  製造ステップ
４１２  配置ステップ
４１３  スタック
４１４  第１の外面
４１５  第２の外面
４１６  硬化ステップ
４１８  穿孔ステップ
４２０  第２のメタライジングステップ
５００  方法
５０２  結合ステップ
５０４  製造ステップ
【図１】
2018011049.tif 000003
【図２】
2018011049.tif 000004
【図３】
2018011049.tif 000005
【図４】
2018011049.tif 000006
【図５】
2018011049.tif 000007
【外国語明細書】
2018011049000001.pdf