(57)【要約】【課題】チップが適切に積層された半導体装置を提供すること。【解決手段】基板４０上に回路面が上になるように実装され、ロジック回路５０およびメモリ回路５２の一方の回路を含む第１チップ１０と、前記第１チップ上に回路面が下になり、接続電極２４を介し前記ロジック回路と前記メモリ回路とが電気的に接続されるように実装され、前記ロジック回路および前記メモリ回路の他方の回路を含む第２チップ２０と、前記基板と前記第２チップとの間に前記第１チップと並列に回路面が下になるように実装され、前記ロジック回路または前記メモリ回路に入出力される第１信号と前記第１信号より信号速度が速く外部に入出力される第２信号とを変換するインターフェース回路５４と、前記ロジック回路または前記メモリ回路と前記インターフェース回路とを電気的に接続する第１貫通電極３６と、を含む第３チップ３０と、を具備する半導体装置。【選択図】図６
2018074065.tif 000002
【特許請求の範囲】
【請求項１】
基板上に回路面が上になるように実装され、ロジック回路およびメモリ回路の一方の回路を含む第１チップと、
前記第１チップ上に回路面が下になり、接続電極を介し前記ロジック回路と前記メモリ回路とが電気的に接続されるように実装され、前記ロジック回路および前記メモリ回路の他方の回路を含む第２チップと、
前記基板と前記第２チップとの間に前記第１チップと並列に回路面が下になるように実装され、前記ロジック回路または前記メモリ回路に入出力される第１信号と前記第１信号より信号速度が速く外部に入出力される第２信号とを変換するインターフェース回路と、前記ロジック回路または前記メモリ回路と前記インターフェース回路とを電気的に接続する第１貫通電極と、を含む第３チップと、
を具備することを特徴とする半導体装置。
【請求項２】
前記インターフェース回路は、パラレル信号である前記第１信号と前記第２信号であるシリアル信号とを変換する請求項１記載の半導体装置。
【請求項３】
前記第１チップは第２貫通電極を含み、
前記接続電極の個数は前記第２貫通電極の個数より多い請求項１または２記載の半導体装置。
【請求項４】
前記第１チップは前記ロジック回路を含み、前記第２チップは前記メモリ回路を含み、
前記ロジック回路と前記インターフェース回路とは前記第２チップを介し電気的に接続されている請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記第１チップは前記ロジック回路を含み、前記第２チップは前記メモリ回路を含み、
前記第１チップおよび前記第３チップと、前記第２チップとの間にインターポーザが設けられ、前記ロジック回路と前記インターフェース回路とは前記インターポーザを介し前記第２チップを介さず電気的に接続されている請求項１から３のいずれか一項記載の半導体装置。
【請求項６】
前記第１チップは前記メモリ回路を含み、前記第２チップは前記ロジック回路を含み、
前記ロジック回路と前記インターフェース回路とは前記第１チップを介さず電気的に接続されている請求項１から３のいずれか一項記載の半導体装置。
【請求項７】
前記第１チップまたは前記第２チップは、複数のチップが積層されて構成された積層体である請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記積層体はメモリ回路を含むチップが積層され、前記積層体の前記ロジック回路を含むチップに面する側のチップにメモリ制御回路を含む請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばチップが積層された半導体装置に関する。
【背景技術】
【０００２】
半導体チップに形成したＴＳＶ（through-silicon via）を利用して、インターフェースチップの上にメモリチップを含む複数のチップを積層することが知られている（例えば特許文献１）。また、ＴＳＶを利用して、インターフェースチップの上に、メモリチップとプロセッサチップの順で積層した積層チップが知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４４３２号公報
【特許文献２】特開２０１０−８０８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、プロセッサチップ、メモリチップおよびインターフェースチップを積層する場合、上記の構成では３層以上のチップを積層することになり、積層の厚みが増加する傾向があり、また放熱特性や電源特性も劣化する傾向がある。例えば、積層チップの放熱と電源供給は、積層チップの上面や下面から効率的に行うことができるが、仮に両方の面から行ったとしても、積層チップの中間層では放熱特性や電源特性が低下しやすい。
【０００５】
本半導体装置は、プロセッサ等のロジック回路が主な構成要素であるロジックチップ、メモリ回路が主な構成要素であるメモリチップ、および外部とのインターフェース回路が主な構成要素であるインターフェースチップを接続配置する場合に、ロジックチップとメモリチップとの間、および装置外部との間の大きなデータ通信量をともに確保するとともに、積層チップの厚みを抑えて放熱特性や電源特性の優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
基板上に回路面が上になるように実装され、ロジック回路およびメモリ回路の一方の回路を含む第１チップと、前記第１チップ上に回路面が下になり、接続電極を介し前記ロジック回路と前記メモリ回路とが電気的に接続されるように実装され、前記ロジック回路および前記メモリ回路の他方の回路を含む第２チップと、前記基板と前記第２チップとの間に前記第１チップと並列に回路面が下になるように実装され、前記ロジック回路または前記メモリ回路に入出力される第１信号と前記第１信号より信号速度が速く外部に入出力される第２信号とを変換するインターフェース回路と、前記ロジック回路または前記メモリ回路と前記インターフェース回路とを電気的に接続する第１貫通電極と、を含む第３チップと、を具備することを特徴とする半導体装置である。
【発明の効果】
【０００７】
本半導体装置によれば、ロジックチップとメモリチップとの間、および本半導体装置外部との間の大きなデータ通信量をともに確保するとともに、積層チップの厚みを抑えて放熱特性や電源特性の優れた半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例および比較例に係る半導体装置のブロック図である。
【図２】図２は、比較例１に係る半導体装置の断面図である。
【図３】図３は、比較例２に係る半導体装置の断面図である。
【図４】図４は、比較例３に係る半導体装置の断面図である。
【図５】図５は、比較例４に係る半導体装置の断面図である。
【図６】図６は、実施例１に係る半導体装置の断面図である。
【図７】図７は、実施例２に係る半導体装置の断面図である。
【図８】図８は、実施例３に係る半導体装置の断面図である。
【図９】図９は、実施例４に係る半導体装置の断面図である。
【図１０】図１０は、実施例５に係る半導体装置のブロック図である。
【図１１】図１１は、実施例６に係る半導体装置のブロック図である。
【図１２】図１２は、実施例６に係る半導体装置の断面図である。
【図１３】図１３は、実施例６における光回路付近の拡大図である。
【図１４】図１４（ａ）および図１４（ｂ）は、実施例７に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図１５】図１５は、実施例８に係る半導体装置の平面図である。
【図１６】図１６は、実施例９に係る半導体装置の平面図である。
【図１７】図１７は、実施例１０に係る半導体装置の平面図である。
【図１８】図１８は、実施例１１に係る半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
半導体チップを積層する場合、チップ同士はバンプ等の接続電極を介し電気的に接続する。チップ内は例えばＴＳＶ等の貫通電極を介し電気的に接続する。貫通電極を形成すると、チップ内の能動領域（トラジスタ等の能動素子が形成されている領域）に歪みが生じる。このため、貫通電極の周辺には能動領域を形成できない。このため、貫通電極の密度を高くできない。これにより、貫通電極は接続電極に比べ平面内の密度が低い。また、貫通電極は導電性がありかつ誘電率の高い半導体基板内を貫通する。貫通電極と半導体基板との間に絶縁膜が設けられているものの、絶縁膜を厚くすることが難しい。このため、貫通電極は、半導体基板の抵抗率、貫通電極形状および／または貫通電極の配置に依存して寄生容量による大きな容量負荷成分および／または複雑なインピーダンス周波数特性を有する。以上を前提に以下に比較例および実施例について説明する。
【００１０】
図１は、実施例および比較例に係る半導体装置のブロック図である。半導体装置は、主にロジック回路５０、メモリ回路５２およびインターフェース回路５４を備えている。ロジック回路５０は、例えばＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）またはＦＰＧＡ（field-programmable gate array）等の演算処理を主に行うチップである。ロジック回路５０は、キャッシュメモリ等の他の要素を補助的に含んでいてもよい。メモリ回路５２は、例えばキャッシュメモリおよび／または主メモリであり、記憶素子を使用した記憶処理を主に行う。メモリ回路５２は、例えばＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）またはＭＲＡＭ（Magnetoresistive Random Access Memory）等である。メモリ回路５２は、メモリインタフェース回路やメモリコントローラ回路等の補助回路を含んでいてもよい。インターフェース回路５４はロジック回路５０と外部回路とのインターフェースであり、例えばパラレル信号とシリアル信号を変換する回路であり、例えばＳｅｒＤｅｓ（Serializer/Deserializer）回路である。
【００１１】
信号線６０はロジック回路５０とメモリ回路５２との電気的に接続する。信号６１は、信号線６０内を伝送する。信号線６０の本数は例えば約８０００本であり、１本の信号線６０内の信号６１の伝送速度は例えば２Ｇｂｉｔ／ｓである。ロジック回路５０とメモリ回路５２との間のデータの伝送速度は例えば２ＴＢ（バイト）／ｓである。信号線６２はロジック回路５０とインターフェース回路５４とを電気的に接続するパラレル信号線である。信号６３は信号線６２内を伝送する。信号線６２の本数は例えば約１０００本であり、１本の信号線６２内の信号６３の伝送速度は例えば２Ｇｂｉｔ／ｓである。ロジック回路５０とインターフェース回路５４との間のデータの伝送速度は例えば２５０Ｇｂｉｔ／ｓである。信号線６４は、インターフェース回路５４と外部回路とを電気的に接続するシリアル信号線で、シングル配線や差動配線などで構成される。信号６５は信号線６４内を伝送する。信号線６４は例えば４０レーン×２（送信および受信）であり、１レーンの信号線６４内の信号６５の伝送速度は例えば２５Ｇｂｉｔ／ｓである。これにより、インターフェース回路５４と外部回路との間の伝送速度は例えば２５０ＧＢ（バイト）／ｓである。
【００１２】
このように、信号線６０は信号線６２および６４に比べ本数が多い。これは、ロジック回路５０とメモリ回路５２との通信帯域を向上させるためである。信号線６４の１レーン当たりの伝送速度は信号線６２の１本当たりの伝送速度に比べ非常に速い。
【００１３】
［比較例１］
図２は、比較例１に係る半導体装置の断面図である。基板４０上にチップ１０および２０が積層されている。チップ１０は回路が形成された回路形成層１２が上となるように実装（すなわちフェースアップ実装）されている。チップ２０は回路形成層２２が下となるように実装（すなわちフェースダウン実装）されている。回路形成層１２および２２は、それぞれチップ１０および２０内の半導体基板に形成されたトランジスタ等の能動素子と、半導体基板上に形成された多層配線と、を含んでいる。回路形成層１２はロジック回路５０およびインターフェース回路５４を含んでいる。回路形成層２２はメモリ回路５２を含んでいる。
【００１４】
基板４０下に接続電極４４が設けられている。接続電極４４は半導体装置から外部回路に信号を入出力する端子、および外部回路から半導体装置に電源電位およびグランド電位を供給するための端子である。基板４０内に配線４８が設けられている。配線４８は接続電極４４と接続電極１４とを電気的に接続する。チップ１０下に接続電極１４が設けられている。接続電極１４はチップ１０と基板４０とを電気的に接続する。チップ１０内に半導体基板を貫通する貫通電極１６が形成されている。貫通電極１６は、回路形成層１２と接続電極１４とを電気的に接続する。チップ２０下に接続電極２４が設けられている。接続電極２４はチップ２０とチップ１０とを電気的に接続する。
【００１５】
比較例１では、チップ１０がフェースアップ実装され、チップ２０がフェースダウン実装されている。これにより、ロジック回路５０とメモリ回路５２とは接続電極２４を介し接続される。よって、ロジック回路５０とメモリ回路５２との信号線６０を高密度にできる。これにより、ロジック回路５０とメモリ回路５２との間の通信帯域を向上できる。ロジック回路５０と基板４０との間の接続は主に電源線やグランド線である。貫通電極のもつ容量負荷成分は、電源線やグランド線に対しては悪影響を与えない。また、電源線やグランド線は信号線６０に比べ本数を少なくすることが可能である。よって、ロジック回路５０と基板４０との接続は密度の低い貫通電極１６を介しても実現できる。しかしながら、インターフェース回路５４と基板４０とは貫通電極１６を介し接続される。信号線６４は本数が少ないものの高速信号が伝送する。このため、貫通電極１６の容量負荷成分により帯域制限を受けるため高速信号の伝送が難しい。
【００１６】
［比較例２］
図３は、比較例２に係る半導体装置の断面図である。図３に示すように、チップ１０および２０はフェースダウン実装されている。回路形成層１２はロジック回路５０およびインターフェース回路５４を含み、回路形成層２２はメモリ回路５２を含んでいる。その他の構成は比較例１と同じであり説明を省略する。
【００１７】
比較例２では、チップ１０がフェースダウン実装されている。このため、インターフェース回路５４と基板４０とは貫通電極１６を介さず接続される。これにより、貫通電極１６の寄生容量が付加されず帯域制限を受けないため、信号線６４を高速信号が伝送できる。しかしながら、ロジック回路５０とメモリ回路５２とは貫通電極１６を介し接続される。これにより、信号線６０の本数を増やすことができない。よって、通信帯域が狭くなる。さらに、ロジック回路５０とメモリ回路５２との間の通信時に、貫通電極１６の寄生容量の充放電が行なわれる。このため、エネルギー消費量が増大する。
【００１８】
［比較例３］
図４は、比較例３に係る半導体装置の断面図である。図４に示すように、チップ１０および２０はそれぞれフェースアップ実装およびフェースダウン実装されている。回路形成層１２はメモリ回路５２を含み、回路形成層２２はロジック回路５０およびインターフェース回路５４を含んでいる。その他の構成は比較例１と同じであり説明を省略する。
【００１９】
比較例３では、ロジック回路５０とメモリ回路５２とは接続電極２４を介し接続されている。このため、比較例１と同様に信号線６０を高密度にできる。しかしながら、インターフェース回路５４と基板４０とは貫通電極１６を介し接続される。このため比較例１と同様に、貫通電極１６の容量負荷成分により帯域制限を受けるため高速信号の伝送が難しい。
【００２０】
［比較例４］
図５は、比較例４に係る半導体装置の断面図である。図５に示すように、チップ１０および２０はそれぞれフェースアップ実装およびフェースダウン実装されている。チップ１０と基板４０の間にチップ３０がフェースダウン実装されている。チップ３０下に接続電極３４が設けられている。接続電極３４はチップ３０の回路形成層３２と基板４０とを電気的に接続する。チップ３０に貫通電極３６が設けられている。貫通電極３６は、回路形成層３２と接続電極１４とを電気的に接続する。回路形成層１２はロジック回路５０を含み、回路形成層２２はメモリ回路５２を含み、回路形成層３２はインターフェース回路５４を含んでいる。その他の構成は比較例１と同じであり説明を省略する。
【００２１】
比較例４では、ロジック回路５０とメモリ回路５２とは接続電極２４を介し接続されている。このため、比較例１と同様に信号線６０を高密度にできる。インターフェース回路５４と基板４０とは貫通電極１６を介さず接続されている。このため、貫通電極１６の容量負荷成分により帯域制限を受けず高速信号の伝送が可能となる。しかしながら、チップの積層数が増えてしまい、大型化してしまう。また、積層チップの放熱は積層チップの上面や下面から効率的に行うことができる。積層チップへの電源供給は通常積層チップの下面から行うのが効率的だが、上面への電源供給配線の追加により上面からも行うこともできる。積層チップの放熱や電源供給を片面から行う場合、その面から離れた層のチップは放熱特性や電源供給特性が劣化しやすい。また、仮に両方の面から行ったとしても、積層チップの中間層では放熱特性や電源特性が劣化しやすいという問題がある。
【実施例１】
【００２２】
図６は、実施例１に係る半導体装置の断面図である。図６に示すように、基板４０上にチップ１０がフェースアップ実装されている。基板４０上にチップ３０がファースダウン実装されている。チップ１０および３０上にチップ２０がフェースダウン実装されている。チップ３０下に接続電極３４が設けられている。回路形成層３２は、接続電極３４および配線４８を介し接続電極４４と電気的に接続されている。チップ３０内に貫通電極３６が設けられている。貫通電極３６は、回路形成層３２と接続電極２４とを電気的に接続する。回路形成層２２内の配線２８は、回路形成層１２と３２とを接続する。
【００２３】
チップ１０、２０および３０は例えばシリコン基板等の半導体基板と多層配線を有する。シリコン基板の能動領域に形成されたトタンジスタ等の能動素子と多層配線は回路形成層１２、２２および３２を形成する。接続電極１４、２４および３４は、例えばＣｕバンプまたは半田バンプ等の金属バンプである。しかしながら、例えば回路形成層１２、２２の表面に形成した電極同士をバンプなしで直接接合することも可能である。そこで、ここではバンプと呼ぶ代わりに直接接合も含める意味で接続電極と呼ぶこととし、以下の他の実施例でも同様である。貫通電極１６および３６は、例えばＣｕ層等の金属層である。基板４０は、例えばガラスエポキシ基板等による配線基板である。配線４８は、例えばＣｕ層等の金属層である。接続電極４４は、例えば半田ボール等の金属バンプである。回路形成層１２はロジック回路５０を含み、回路形成層２２はメモリ回路５２を含み、回路形成層３２はインターフェース回路５４を含む。チップ２０への電源供給はチップ１０および／またはチップ３０の貫通電極を介して行ったり、チップ２０に貫通電極をさらに設けてチップ２０の回路面の反対の面から行うこともでき、以下の他の実施例でも同様である。その他の構成は比較例１と同じであり説明を省略する。
【００２４】
実施例１では、ロジック回路５０とメモリ回路５２とは接続電極２４を介し接続されている。このため、比較例１と同様に信号線６０を高密度にできる。よって、ロジック回路５０とメモリ回路５２との通信帯域を向上できる。また、信号線６０が貫通電極１６を介さないため、ロジック回路５０とメモリ回路５２との間の通信時の消費エネルギーを抑制できる。ロジック回路５０とインターフェース回路５４とは、接続電極２４、配線２８、接続電極２４および貫通電極３６を介して接続される。ロジック回路５０とインターフェース回路５４との間の信号線６２は信号線６０より本数が少ないため、密度の低い貫通電極３６を介してもよい。また、信号線６２を伝送する信号は信号線６４を伝送する信号より低速なため、貫通電極３６の寄生容量による帯域制限もほとんど影響しない。インターフェース回路５４と基板４０とは貫通電極１６を介さず接続される。これにより、貫通電極１６の寄生容量が付加されず帯域制限を受けないため、信号線６４を高速信号が伝送できる。また、チップ１０と３０とを同じ平面に実装するため、チップの積層数を抑制できる。これにより、半導体装置の積層チップの厚みを抑えることができ、放熱特性や電源特性の優れた半導体装置が可能になる。
【００２５】
実施例１によれば、チップ１０（第１チップ）は、基板４０上に回路面が上になるように実装され、ロジック回路５０を含む。チップ２０（第２チップ）は、チップ１０上に回路面が下になるように実装され、メモリ回路５２を含む。接続電極２４（第１接続電極）を介しロジック回路５０とメモリ回路５２とが電気的に接続されている。チップ３０（第３チップ）は、基板４０上とチップ２０との間にチップ１０と並列に回路面が下になるように実装され、インターフェース回路５４を含む。インターフェース回路５４は、ロジック回路５０またはメモリ回路５２に入出力される信号６３（第１信号）と外部に入出力される信号６５(第２信号)とを変換する。ここで、信号６５の伝送速度は信号６３の伝送速度より速い。チップ３０は、信号６３が伝送する貫通電極３６（第１貫通電極）を含む。
【００２６】
ロジック回路５０とメモリ回路５２とは接続電極２４を介し貫通電極を介さず電気的に接続されている。このため、信号線６０の本数を増加でき、通信帯域を向上できる。また、通信時の消費エネルギーを抑制できる。高速な信号６５は貫通電極３６を通過しないため、信号６５は貫通電極３６の寄生容量による帯域制限の影響を受け難い。このように、各チップを適切に積層できる。
【００２７】
インターフェース回路５４は、低速の信号６３を高速の信号６５に変換する回路であればよい。信号６３はパラレル信号であり、信号６５はシリアル信号であり、インターフェース回路５４はパラレル信号とシリアル信号とを変換することが好ましい。シリアル信号はパラレル信号より伝送速度が速い。よって、シリアル信号が貫通電極３６の寄生容量に起因する帯域制限を受けることを抑制できる。または他の例として、インターフェース回路５４は、ロジック回路５０で処理可能な信号速度のシリアル信号６３とシリアル信号６３より高速なシリアル信号６５とを変換するシリアル信号速度変換回路であってもよい。
【００２８】
また、チップ１０は貫通電極１６（第２貫通電極）を含む。接続電極２４の個数は貫通電極１６の個数より多い。これにより、接続電極２４の個数が多いため、ロジック回路５０とメモリ回路５２との通信帯域を向上できる。
【００２９】
さらに、信号線６２は本数が少なく、信号６３の伝送速度は速くないため、信号６３はチップ２０を介しロジック回路５０とインターフェース回路５４との間を伝送しても影響は少ない。すなわち、ロジック回路５０とインターフェース回路５４とはチップ２０を介し電気的に接続されている。
【００３０】
チップ２０の回路形成層２２は、配線２８を通過する信号を増幅するインバータまたはバッファを有してもよい。これにより、配線２８の抵抗および容量に起因する信号の減衰、および貫通電極３６に起因する信号の減衰を補償することができる。
【００３１】
なお、チップ１０からのコマンドにより、チップ２０とチップ３０の間の通信制御を行う制御回路を半導体装置内に搭載してもよい。これにより、チップ２０からチップ３０を通して外部との通信を行うことができる。また、チップ１０と外部との通信をチップ２０のメモリ回路５２を介して行い、配線２８を経由せずに行うこともできる。このとき、配線２８を省くことも可能である。また、本半導体装置は、基板４０を含まなくてもよい、以下の他の実施例でも同様である。
【実施例２】
【００３２】
図７は、実施例２に係る半導体装置の断面図である。図７に示すように、チップ１０および３０とチップ２０との間にインターポーザ７０が設けられている。インターポーザ７０の下に接続電極７４が設けられている。インターポーザ７０内に接続電極２４と回路形成層７２を接続する貫通電極７６が形成されている。回路形成層７２には、チップ１０と３０とを電気的に接続する配線７８が設けられている。インターポーザ７０は、例えば高抵抗率のシリコン基板を用いたシリコンインターポーザまたはガラス基板を用いたガラスインターポーザ等である。信号６１は、接続電極７４、回路形成層７２、貫通電極７６および接続電極２４を伝送する。信号６３は、接続電極７４、配線７８、接続電極７４および貫通電極３６を伝送する。その他の構成は実施例１と同じであり説明を省略する。
【００３３】
実施例２のように、信号６３はインターポーザ７０を介しチップ２０を介さずロジック回路５０とインターフェース回路５４との間を伝送してもよい。すなわち、ロジック回路５０とインターフェース回路５４とはインターポーザ７０を介しチップ２０を介さず電気的に接続されていてもよい。実施例２では、信号６１は貫通電極７６を通過する。しかし、インターポーザ７０は主に配線が形成され、トランジスタ等の能動素子は全く、もしくは僅かしか形成されていない。このため、貫通電極７６の密度を接続電極２４程度に高めることができる。よって、信号線６０の本数を増加でき、通信帯域を向上できる。また、インターポーザ７０を高抵抗率な半導体基板または絶縁基板とすることで、貫通電極７６の寄生容量を抑制できる。よって、通信時の消費エネルギーを抑制できる。
【００３４】
また、回路形成層７２は、配線７８を通過する信号を増幅するインバータまたはバッファを有してもよい。これにより、配線７８の抵抗および容量に起因する信号の減衰、および貫通電極３６に起因する信号の減衰を補償することができる。
【実施例３】
【００３５】
図８は、実施例３に係る半導体装置の断面図である。図８に示すように、回路形成層１２はメモリ回路５２を含み、回路形成層２２はロジック回路５０を含む。信号６３は、接続電極２４および貫通電極３６を伝送する。その他の構成は実施例１と同じであり説明を省略する。
【００３６】
実施例３によれば、信号６３はチップ１０を介さずロジック回路５０とインターフェース回路５４との間を伝送することができる。すなわち、ロジック回路５０とインターフェース回路５４とはチップ１０を介さず電気的に接続されている。これにより、実施例１の配線２８が不要になる。よって、信号線６２を短縮できる。
【実施例４】
【００３７】
第１チップまたは第２チップはそれぞれ複数のチップが積層されて構成された積層体であってもよい。以下、メモリ回路を主な回路要素として含む第１チップが積層体である場合を例にして説明する。
【００３８】
図９は、実施例４に係る半導体装置の断面図である。図９に示すように、積層体１５は、積層された複数のチップ１０を有している。チップ１０の各回路形成層１２はメモリ回路５２を含む。チップ３０は積層されておらず、チップ３０の厚さは積層されたチップ１０の合計の厚さに対応する。その他の構成は実施例３と同じであり説明を省略する。
【００３９】
実施例３では、実施例１に比べメモリ回路５２の面積が小さい。このため、メモリ回路５２の容量を大きくできない。実施例４によれば、複数のチップ１０が積層されている。これにより、メモリ回路５２の容量を大きくできる。また、積層体１５のチップ２０に面する側にメモリインタフェース回路やメモリコントローラ回路等のメモリ制御回路を含むチップを設けてもよい。メモリ制御回路により、ＤＲＡＭ等の基本素子動作の遅いメモリを使用しても、積層体１５を１つの高速大容量メモリとして使うことができる。貫通電極３６が長くなり容量負荷成分は大きくなる。しかし、信号６３は低速であり帯域制限の影響を受け難い。実施例１および２のように、横方向の配線が設けられていないため、実施例１および２に比べ信号線６２を短縮できる。
【００４０】
以上、メモリ回路を主な回路要素として含む第１チップが積層体である場合を例にして説明したが、他の例として、第１チップがロジック回路を主な要素として含み、第２チップがメモリ回路を主な回路要素として含む積層体であるような構成も可能である。この場合、図６の配線２８は、第２チップ積層体の最下層に設ければよい。また、積層体１５のチップ１０に面する側にメモリ制御回路を含むチップを設けてもよい。また、ロジック回路を主な要素として含む第１チップあるいは第２チップを積層体とする構成も可能である。また、第１チップと第２チップともに積層体とすることも可能である。
【実施例５】
【００４１】
図１０は、実施例５に係る半導体装置のブロック図である。図１０に示すように、インターフェース回路５４は、ＳｅｒＤｅｓ回路５４ａとＡ／Ｄ、Ｄ／Ａ回路５４ｂを備えている。ＳｅｒＤeｓ回路５４ａはパラレル信号である信号６３とシリアルデジタル信号とを変換する。Ａ／Ｄ、Ｄ／Ａ回路５４ｂはＳｅｒＤｅｓ回路５４ａが出力したシリアルデジタル信号をアナログ信号６５ａに変換しアナログ信号線６４ａに出力する。Ａ／Ｄ、Ｄ／Ａ回路５４ｂは，アナログ信号線６４ａから入力したアナログ信号６５ａをシリアルデジタル信号に変換しＳｅｒＤｅｓ回路５４ａに出力する。その他の構成は実施例３と同じであり説明を省略する。
【００４２】
実施例５によれば、インターフェース回路５４は、ＳｅｒＤｅｓ回路５４ａ（第１変換回路）とＡ／Ｄ、Ｄ／Ａ回路５４ｂ（第２変換回路）とを備える。ＳｅｒＤｅｓ回路５４ａはパラレル信号である信号６３とシリアル信号とを変換する。Ａ／Ｄ、Ｄ／Ａ回路５４ｂはシリアル信号とアナログ信号６５ａとを変換する。アナログ信号６５ａは貫通電極３６を伝送しないため、容量負荷成分により信号劣化および／または帯域制限の影響を受け難い。なお、実施例１から４のインターフェース回路５４は実施例５と同様にＡ／Ｄ、Ｄ／Ａ回路５４ｂを含んでもよい。
【実施例６】
【００４３】
図１１は、実施例６に係る半導体装置のブロック図である。図１１に示すように、アナログ信号６５ａと光信号６９とを変換する光回路５８が設けられている。光信号６９は光導波路６６を伝送する。
【００４４】
図１２は、実施例６に係る半導体装置の断面図である。図１２に示すように、基板４０とチップ３０との間に光回路５８が設けられている。基板４０内に光導波路６６が設けられている。
【００４５】
図１３は、実施例６における光回路付近の拡大図である。図１３に示すように、光回路５８は、光源および受光素子８０およびレンズ８２を備える。光源および受光素子８０は、インターフェース回路５４が出力したアナログ信号６５ａを光信号６９に変換し光導波路６６に出力する。また、光源および受光素子８０は、光導波路６６を伝搬した光信号６９をアナログ信号に変換しインターフェース回路５４に出力する。レンズ８２は光源および受光素子８０と光導波路６６とを光結合させる。ミラー６７は、光信号６９を反射する。その他の構成は実施例５と同じであり説明を省略する。
【００４６】
実施例６によれば、アナログ信号６５ａと光信号６９とを変換する光回路５８（第３変換回路）が設けられている。基板４０とインターフェース回路５４との間に貫通電極３６が設けられていないため、インターフェース回路５４と光回路５８との距離を短くできる。光回路５８は、チップ３０と基板４０との間に設けられている。これにより、損失の大きいアナログ信号の伝送距離が短縮できる。
【００４７】
インターフェース回路５４と外部回路との間の信号は、光信号６９と電気信号を混合して用いてもよい。光導波路６６は、基板４０の表面（例えば上面または下面）に設けられていてもよい。光導波路６６は、基板４０の内部と表面の両方に設けられていてもよい。基板４０は光導波路６６を有さず、光信号６９が通過する開口を有し、光回路５８は基板４０の下の基板の光導波路に直接接続されていてもよい。実施例１から４に実施例６の光回路５８を設けてもよい。
【実施例７】
【００４８】
図１４（ａ）および図１４（ｂ）は、実施例７に係る半導体装置の平面図およびＡ−Ａ断面図である。図１４（ａ）は、チップ１０、３０の上面と配線２８を図示している。図１４（ａ）および図１４（ｂ）に示すように、チップ１０の両側にチップ３０が設けられている。チップ１０の回路形成層１２はロジック回路５０を含み、チップ２０の回路形成層２２はメモリ回路５２を含み、チップ３０の回路形成層３２はインターフェース回路５４を含む。チップ１０の上面にはロジック回路５０とメモリ回路５２とを接続するための接続電極２４がグリッドアレイ状に設けられている。チップ１０の上面のチップ３０側にはロジック回路５０と配線２８とを接続するための接続電極２４ａが設けられている。チップ３０の上面にはインターフェース回路５４と配線２８を接続するための接続電極２４ｂが設けられている。その他の構成は実施例１と同じであり説明を省略する。
【実施例８】
【００４９】
図１５は、実施例８に係る半導体装置の平面図である。図１５に示すように、チップ１０の４辺にチップ３０が設けられている。その他の構成は実施例７と同じであり説明を省略する。
【００５０】
実施例７および８によれば、チップ３０はチップ１０の周囲に複数設けられている。これにより、接続電極２４ａをチップ１０の複数の辺に沿って配置できるため、信号線６２の本数を多くできる。複数のチップ３０は、同じタイプのインターフェース回路５４を含むチップでもよいし、異なるタイプのインターフェース回路５４を含むチップでもよい。同じタイプのインターフェース回路５４を含むチップは、同じ形状のチップとすることができる。
【実施例９】
【００５１】
図１６は、実施例９に係る半導体装置の平面図である。図１６に示すように、チップ１０の対向する２辺にチップ３０ａが設けられ、他の対向する２辺にチップ３０ｂが設けられている。チップ３０ａと３０ｂは異なるタイプのインターフェース回路５４を含むチップとすることができる。その他の構成は実施例８と同じであり説明を省略する。
【実施例１０】
【００５２】
図１７は、実施例１０に係る半導体装置の平面図である。図１７に示すように、チップ１０は正方形状であり、４つのチップ３０の平面形状は合同である。これにより、４つのチップ３０は同じタイプのインターフェース回路５４を含むチップとすることができる。チップ１０は長方形状であり、４つのチップ３０の平面形状は異なっていてもよい。その他の構成は実施例９と同じであり説明を省略する。
【実施例１１】
【００５３】
図１８は、実施例１１に係る半導体装置の平面図である。図１８に示すように、４つのチップ３０はそれぞれ台形状を有する。チップ３０の台形の平行な辺のうち短辺はチップ１０の辺に沿って設けられている。チップ３０の台形の斜めの辺は他のチップ３０の斜めな辺に沿って設けられている。配線２８は外側にいくほど配線間隔が広がるように設けられている。チップ１０は長方形状でもよいが、正方形状とすることで、チップ３０の平面形状を合同とすることもできる。その他の構成は実施例１０と同じであり説明を省略する。
【００５４】
実施例９から１１のように、チップ３０ａおよび３０ｂの外周または４つのチップ３０を合わせた領域の外周を長方形とすることで、実装面積を効率的に使用できる。
【００５５】
実施例１１のように、チップ３０を台形状とすることで、接続電極２４ａの間隔より接続電極２４ｂの間隔を大きくできる。また、チップ１０の中心を通りチップ１０の辺に平行な２つの直線８４に対し平面形状が対称である。これにより熱膨張歪の影響を低減できる。
【００５６】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）基板上に回路面が上になるように実装され、ロジック回路およびメモリ回路の一方の回路を含む第１チップと、前記第１チップ上に回路面が下になり、第１接続電極を介し前記ロジック回路と前記メモリ回路とが電気的に接続されるように実装され、前記ロジック回路および前記メモリ回路の他方の回路を含む第２チップと、前記基板と前記第２チップとの間に前記第１チップと並列に回路面が下になるように実装され、前記ロジック回路または前記メモリ回路に入出力される第１信号と前記第１信号より信号速度が速く外部に入出力される第２信号とを変換するインターフェース回路と、前記ロジック回路または前記メモリ回路と前記インターフェース回路とを電気的に接続する第１貫通電極と、を含む第３チップと、を具備することを特徴とする半導体装置。
（付記２）前記インターフェース回路は、パラレル信号である前記第１信号と前記第２信号であるシリアル信号とを変換する付記１記載の半導体装置。
（付記３）前記インターフェース回路は、シリアル信号である前記第１信号と前記第２信号であり前記第１信号よりも高速なシリアル信号とを変換する回路を含む付記１記載の半導体装置。
（付記４）前記第１チップは第２貫通電極を含み、前記第１接続電極の個数は前記第２貫通電極の個数より多い付記１から３のいずれか一項記載の半導体装置。
（付記５）前記第１チップは前記ロジック回路を含み、前記第２チップは前記メモリ回路を含み、前記ロジック回路と前記インターフェース回路とは前記第２チップを介し電気的に接続されている付記１から４のいずれか一項記載の半導体装置。
（付記６）前記第１チップは前記ロジック回路を含み、前記第２チップは前記メモリ回路を含み、前記第１チップおよび前記第３チップと、前記第２チップとの間にインターポーザが設けられ、前記ロジック回路と前記インターフェース回路とは前記インターポーザを介し前記第２チップを介さず電気的に接続されている付記１から４のいずれか一項記載の半導体装置。
（付記７）前記第１チップは前記メモリ回路を含み、前記第２チップは前記ロジック回路を含み、前記ロジック回路と前記インターフェース回路とは前記第１チップを介さず電気的に接続されている付記１から４のいずれか一項記載の半導体装置。
（付記８）前記第１チップまたは前記第２チップは、複数のチップが積層されて構成された積層体である請求項１から７のいずれか一項記載の半導体装置。
（付記９）前記第１チップは複数のチップが積層されて構成された積層体であり、前記第３チップの厚さは前記積層体の合計の厚さに対応する付記８記載の半導体装置。
（付記１０）前記積層体はメモリ回路を含むチップが積層され、前記積層体の前記ロジック回路を含むチップに面する側のチップにメモリ制御回路を含む付記８または９記載の半導体装置。
（付記１１）前記インターフェース回路は、パラレル信号である前記第１信号とシリアル信号とを変換する第１変換回路と、前記シリアル信号とアナログ信号とを変換する第２変換回路と、を備える付記１記載の半導体装置。
（付記１２）前記アナログ信号と光信号とを変換する第３変換回路を具備する付記１１記載の半導体装置。
（付記１３）前記第３変換回路は、前記第３チップと前記基板との間に設けられている付記１２記載の半導体装置。
（付記１４）前記第３チップは前記第１チップの周囲に複数設けられている付記１から１３のいずれか一項記載の半導体装置。
（付記１５）前記第１チップおよび前記第３チップは前記基板に第２接続電極を用い実装される付記１から１４のいずれか一項記載の半導体装置。
【符号の説明】
【００５８】
１０、２０、３０  チップ
１２、２２、３２  回路形成層
１４、２４、３４  接続電極
１６、３６  貫通電極
５０  ロジック回路
５２  メモリ回路
５４  インターフェース回路
５４ａ  ＳｅｒＤｅｓ回路
５４ｂ  Ａ／Ｄ、Ｄ／Ａ回路
５８  光回路
６０、６２、６４  信号線
６１、６３、６５  信号
６９  光信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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