(57)【要約】【課題】指数結果を有するアナログデジタル変換の方法およびシステムを提供する。【解決手段】アナログ入力信号が、ランプＡＤＣによって受信される。アナログ入力信号は、アナログ入力信号と線形関係を有するＮビットデジタル信号に変換される。受信された第１のクロック信号に基づいて、内部ゲーテッドクロック信号が生成される。ゲーテッドクロック信号は、Ｍビットレジスタへの入力として使用される。Ｍビットレジスタの出力に、予め定められた係数を乗算する。乗算の積は、Ｍビットレジスタへの入力として提供される。Ｍビットレジスタの出力は、アナログ入力信号と指数関係を有するＭビット出力を提供する。【選択図】図１
2018148540.tif 000002
【特許請求の範囲】
【請求項１】
指数結果を提供するアナログデジタル変換器（ＡＤＣ）であって、
ランプＡＤＣと、指数関数回路とを含み、
前記ランプＡＤＣは、
アナログ入力信号を受信するように構成された第１の入力と、
第１のクロック信号を受信するように構成された第２の入力と、
受信された前記第１のクロック信号に基づいて内部ゲーテッドクロック信号を提供するように動作する出力を有する論理ゲートとを含み、
前記指数関数回路は、Ｍビットデジタルレジスタと、Ｍビット乗算器回路とを含み、
前記Ｍビットデジタルレジスタは、
前記ランプＡＤＣの前記内部ゲーテッドクロック信号を受信するように構成された第１の入力と、
第２の入力と、
前記アナログ入力信号のＭビット指数デジタル結果を提供するように動作する出力とを含み、
前記Ｍビット乗算器回路は、
前記Ｍビットデジタルレジスタの前記出力に結合された第１の入力と、
基準信号を受信するように動作する第２の入力と、
前記Ｍビットデジタルレジスタの前記第２の入力に結合された出力とを含む、ＡＤＣ。
【請求項２】
前記ランプＡＤＣはさらに、
前記内部ゲーテッドクロック信号を受信するように動作するクロック入力と、Ｎビット出力を提供するように動作する出力とを有する、Ｎビットカウンタと、
前記Ｎビットカウンタの前記Ｎビット出力を受信するように構成されたデジタルアナログ変換器（ＤＡＣ）と、
前記ランプＡＤＣの前記第１の入力に結合された第１の入力と、前記ＤＡＣの出力に結合された第２の入力とを有する、比較器とを含み、
前記論理ゲートは、
前記第１のクロック信号を受信するように構成された第１の入力と、
前記比較器の出力に結合された第２の入力と、
前記内部ゲーテッドクロック信号を提供するように動作する出力とを含む、請求項１に記載のＡＤＣ。
【請求項３】
前記論理ゲートは、前記アナログ入力信号のレベルが前記ＤＡＣの前記出力での信号のレベルよりも高い場合にのみ、前記第１のクロック信号を伝播するように構成される、請求項２に記載のＡＤＣ。
【請求項４】
前記比較器はヒステリシスを含む、請求項２に記載のＡＤＣ。
【請求項５】
ビット数Ｎはビット数Ｍよりも低い、請求項２に記載のＡＤＣ。
【請求項６】
前記Ｎビットカウンタの前記Ｎビット出力は、前記ＡＤＣの第１の出力として提供され、
前記ＭビットデジタルレジスタのＭビット出力は、前記ＡＤＣの第２の出力として提供される、請求項２に記載のＡＤＣ。
【請求項７】
前記Ｍビットデジタルレジスタの前記出力に結合された第１の入力と、前記Ｍビット指数デジタル結果に基づいてＰＷＭ信号を提供するように動作する出力とを有する、ＭビットＰＷＭ生成器をさらに含む、請求項１に記載のＡＤＣ。
【請求項８】
前記ＭビットＰＷＭ生成器は、Ｍビットカウンタと、Ｍビット同等比較器と、ＲＳフリップフロップとを含み、
前記Ｍビットカウンタは、
前記第１のクロック信号を受信するように構成された入力と、Ｍビットカウントを提供するように動作する第１の出力と、
Ｍビットカウント信号を提供するように動作する第１の出力と、
オーバーフローの表示を提供するように動作する第２の出力とを含み、
前記Ｍビット同等比較器は、
前記指数関数回路の前記Ｍビットデジタルレジスタの前記出力に結合された第１の入力と、
前記Ｍビットカウンタの前記第１の出力に結合された第２の入力と、
出力とを含み、
前記ＲＳフリップフロップは、
前記Ｍビット同等比較器の前記出力に結合されたリセット入力と、
前記Ｍビットカウンタの前記第２の出力に結合されたセット入力と、
前記ＰＷＭ信号を提供するように動作する出力とを含む、請求項７に記載のＡＤＣ。
【請求項９】
前記ＰＷＭ信号のデューティサイクルの関数として変化する基準信号を提供するように構成された回路をさらに含む、請求項７に記載のＡＤＣ。
【請求項１０】
前記Ｍビット乗算器回路はパイプライン化乗算器である、請求項１に記載のＡＤＣ。
【請求項１１】
前記基準信号は、一組の１〜（Ｍ−１）個の右シフト演算として前記Ｍビット乗算器回路に提供される定数であり、各右シフトは、乗算演算を形成するために合計されるべき１〜Ｍという予め定められたビット数のものである、請求項１に記載のＡＤＣ。
【請求項１２】
前記Ｍビット乗算器回路は、シード値とスケール係数とを使用して、前記Ｍビットデジタルレジスタの前記出力での前記Ｍビット指数デジタル結果のオーバーフローなく、ＮビットカウンタのＮビット出力の２Ｎ個の値すべてを提供する、請求項１に記載のＡＤＣ。
【請求項１３】
前記アナログ入力信号の前記Ｍビット指数デジタル結果における各ステップは、実質的に同様の相対精度を有する、請求項１に記載のＡＤＣ。
【請求項１４】
請求項１に記載のＡＤＣを含む、ＬＥＤドライバの調光ＰＷＭ生成器。
【請求項１５】
ランプアナログデジタル変換器（ＡＤＣ）を使用してアナログデジタル変換を提供する方法であって、前記方法は、
前記ランプＡＤＣによってアナログ入力信号を受信するステップと、
第１のクロック信号を受信するステップと、
前記アナログ入力信号を、前記アナログ入力信号と線形関係を有するＮビットデジタル信号に変換するステップと、
受信された前記第１のクロック信号に基づいて内部ゲーテッドクロック信号を生成するステップと、
前記ゲーテッドクロック信号をＭビットレジスタへの入力として使用するステップと、
前記Ｍビットレジスタの出力に予め定められた係数を乗算するステップと、
乗算の積を前記Ｍビットレジスタへの入力として提供するステップとを含み、
前記Ｍビットレジスタの前記出力は、前記アナログ入力信号と指数関係を有するＭビット出力を提供する、方法。
【請求項１６】
前記アナログ入力信号を、前記ランプＡＤＣのデジタルアナログ変換器（ＤＡＣ）の出力での信号と比較するステップと、
比較に基づいて、前記アナログ入力信号のレベルが前記ＤＡＣの前記出力での前記信号のレベルよりも高い場合にのみ、前記第１のクロック信号を前記ゲーテッドクロック信号として伝播するステップとをさらに含む、請求項１５に記載の方法。
【請求項１７】
変換にヒステリシスを含めるステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
ビット数Ｎはビット数Ｍよりも低い、請求項１６に記載の方法。
【請求項１９】
前記指数関係を表わすＰＷＭ出力信号を提供するステップをさらに含む、請求項１５に記載の方法。
【請求項２０】
前記アナログ入力信号と指数関係を有する前記Ｍビット出力における各ステップは、実質的に同様の相対精度を有する、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
技術分野
この開示は一般にアナログデジタル変換器に関し、より特定的には、指数出力を有するアナログデジタル変換器に関する。
【背景技術】
【０００２】
関連技術の説明
典型的には、現実世界の信号はアナログであり、それらは、電子処理、操作、計算、送信、および格納を行なうために、アナログデジタル変換器（analog to digital converter：ＡＤＣ）によってデジタル領域に変換される。したがって、アナログデジタル変換プロセスは通常、さまざまな構成要素を制御するためにデジタル化データが処理されるより大きい測定および制御ループ内の最初のステップである。近年、ＡＤＣは、発光ダイオード（light emitting diode：ＬＥＤ）の動作を制御するために使用されてきた。たとえば、ＬＥＤの強度を制御するために、アナログ入力信号がデジタル領域に変換されてパルス幅変調（pulse width modulation：ＰＷＭ）信号を作成することがある。そのようなＬＥＤドライバは、それほど正確でないアナログ（たとえば電圧または電流）信号から正確な時間領域信号を生成しようとする。
【０００３】
ＬＥＤは、それを通って流れる電流の量に正比例する光を放出する一方、人間の目は、同じやり方で明るさを知覚しない。むしろ、人間は、対数スケールで明るさを知覚する。線形プロファイルの場合、調光範囲の下端での光レベルの変化は大きく、人間には、明るさの滑らかな遷移ではなく突然の変化として知覚されるかもしれない。このため、ＬＥＤの明るさを適切に制御するには、アナログ制御入力が線形に変化するにつれて、ＬＥＤの強度は、それが明るさの連続的向上として知覚されるように対数的に変化すべきである。
【０００４】
線形に変化する信号（たとえば電圧または電流）から対数スケールのＰＷＭ信号を作り出すための公知技術が、いくつかある。一例では、バイポーラ接合トランジスタ（bipolar junction transistor：ＢＪＴ）の指数的なコレクタ電流対ベースエミッタ電圧の特性が、対数効果を作り出すために使用される。この例では、５５５スタイルタイマーにおいてキャパシタの充電および放電電流をセットすることは、入力信号が線形に変化するにつれて、ＰＷＭ信号のデューティサイクルを指数的に変化させ得る。これらの手法は、成分の連続的な（すなわち、離散的でない）性質に起因して高解像度を提供し得る一方、それらはいくつかの理由で精度が下がる。第１に、それらは、単一のＢＪＴにおける電流の絶対値と、タイマーにおいて使用される比較器の精度とに依存する。加えて、充電および放電電流は変化するため、ＰＷＭ信号の周期はデューティサイクルとともに変化する。
【０００５】
別の例はルックアップテーブルの使用を必要とし、それは、同様の結果を提供するＲＯＭまたは何らかのコンパイルされたロジックの形を取り得る。そのようなアプローチでは、線形ＡＤＣはｎビットのコードを生成し、それは次に、ルックアップテーブルに対処するために直接使用される。しかしながら、ルックアップテーブルはかなりの量のダイ面積を必要とする場合がある。実際、ルックアップテーブルの物理的サイズは、それに対処するビット数に対して指数的にスケール変更する。したがって、そのようなアプローチは、解像度が向上するにつれて急に法外な費用がかかるようになるかもしれない。
【０００６】
ルックアップテーブルアプローチは、ソフトウェアでも実現可能である。しかしながら、そのようなアプローチはマイクロプロセッサを必要とし、それは、実質的なサイズおよび消費電力の不利益を伴う。さらに、この純粋にデジタルの、コードベースのアプローチは、ロックアップするかまたは欠陥があるようになる可能性を有する。加えて、複数の命令が結果を提供するために完了するのを待たされるため、マイクロプロセッサソフトウェア手法は、最初のアナログデジタル変換が利用可能になるやいなや指数結果を生成することをしない。
【０００７】
アナログアプローチのさらに別の例では、入力信号が内部に生成されたランプと比較されるにつれて、指数的に間隔をあけたＰＷＭ信号が入力信号の関数として作り出される。この例では、ランプは対数的に形作られる。ＰＷＭ「ＯＮ」周期は、入力が内部信号よりも上である場合に対応し、ＰＷＭ「ＯＦＦ」周期は、入力信号が内部信号よりも下である場合に対応する。しかしながら、デューティサイクルが増加するにつれて、ＰＷＭ信号の精度は減少する。この精度の損失は、有限の解像度を有する比較器に起因する。また、対数ランプが上端近くで平らになるにつれて、ノイズがより著しい影響を与え始め、意図されたデューティサイクルからのより大きいずれをもたらす。
【０００８】
図面の簡単な説明
図面は、例示的な実施形態のものである。それらは、すべての実施形態を例示してはいない。それらに加えて、またはそれらに代えて、他の実施形態が使用されてもよい。スペースを節約するために、またはより効果的な例示のために、明らかまたは不必要であるかもしれない詳細は省略される場合がある。いくつかの実施形態は、追加の構成要素またはステップを用いて、および／または、例示される構成要素またはステップがすべて揃っていなくても、実践され得る。同じ数字が異なる図面に現われる場合、それは、同じまたは同様の構成要素またはステップを指す。
【図面の簡単な説明】
【０００９】
【図１】指数結果を提供するアナログデジタル変換器システムの回路ブロック図である。
【図２】パルス幅変調（ＰＷＭ）出力を提供するアナログデジタル変換器システムの概念ブロック図である。
【図３】例示的な一実施形態と一致する、図２のパルス幅変調（ＰＷＭ）生成器のより詳細な図を有するアナログデジタル変換器システムの概念ブロック図である。
【図４】例示的な一実施形態と一致する、パルス幅変調（ＰＷＭ）デューティ比対アナログデジタル変換（ＡＤＣ）コードのグラフを示す図である。
【発明を実施するための形態】
【００１０】
例示的な実施形態の詳細な説明
概略
以下の詳細な説明では、多くの特定の詳細が、関連する教示の完全な理解を提供するために例として述べられる。しかしながら、そのような詳細がなくても本教示は実践され得る、ということは明らかであるはずである。他の例では、本教示の局面を必要以上に不明瞭にすることがないように、周知の方法、手順、構成要素、および／または回路は、比較的高レベルで、詳細なしで記述されてきた。いくつかの実施形態は、追加の構成要素またはステップを用いて、および／または、説明される構成要素またはステップがすべて揃っていなくても、実践され得る。
【００１１】
ここに開示される方法および回路は一般に、指数出力を有するアナログデジタル変換を提供することに関する。予め定められた数のＰＷＭ調光コードが、ここにアナログ入力と呼ばれる外部電圧によってセットされる。アナログ入力信号が、ランプＡＤＣによって受信される。アナログ入力信号は、アナログ入力信号と線形関係を有するＮビットデジタル信号に変換される。受信された第１のクロック信号に基づいて、内部ゲーテッドクロック信号が生成される。ゲーテッドクロック信号は、Ｍビットレジスタへの入力として使用される。Ｍビットレジスタの出力に、予め定められた係数を乗算する。乗算の積は、Ｍビットレジスタへの入力として提供される。Ｍビットレジスタの出力は、アナログ入力信号と指数関係を有するＭビット出力を提供する。
【００１２】
時間領域精度は、高い精度および繰返し性をもたらす多数のクロックサイクルによって（ＰＷＭサイクルごとに）定められる。ここに説明される方法および回路によれば、アナログ入力信号を使用する場合、それが（たとえば１つのコードウィンドウ内に該当するような）適度な解像度を有するならば、２つの並んだ光源を独立したＰＷＭ信号と整合させることが可能である。一局面では、指数結果における各ステップは、対数出力範囲において同じ精度を提供する。したがって、線形結果のみを提供するＡＤＣとは対照的に、各インクリメントにおいて同じ精度を有する指数結果が提供され、それにより、平らな精度曲線で指数結果を提供する。
【００１３】
例示的なアーキテクチャ
図１は、指数結果を提供するアナログデジタル変換器システム１００の回路ブロック図を示す。回路１００は、指数関数回路１３０に結合されたランプタイプアナログデジタル変換器回路１０２を含む。さまざまな実施形態では、電流および電圧モードを含む任意のタイプのランプＡＤＣが使用されてもよい。したがって、システム１００のランプＡＤＣ１０２の構成を、限定のためではなく例示のみのために、説明目的で提供する。
【００１４】
図１の例では、ランプＡＤＣ１０２は、アナログ信号を受信するように動作するアナログ入力ノード１０４を含み、アナログ信号は、その出力１２０で、ここに線形結果と呼ばれるＮビットデジタル信号に変換される。線形結果はノード１４０で指数結果を生成するために必要ではないため、いくつかの実施形態では、線形結果ノード１２０出力は提供されない。クロック入力とＮビット出力とを有するＮビットカウンタ１２４がある。Ｎビットカウンタ１２４の出力に結合されたデジタルアナログ変換器（ＤＡＣ）１１８がある。
【００１５】
入力ノード１０４からアナログ信号を受信するように構成された第１の入力１０６と、ＤＡＣ１１８の出力に結合された第２の入力１２２とを有する、比較器１０８がある。比較器１０８の出力１１０に結合された第１の入力と、システムクロックまたは任意の他の適切な基準クロックであり得るクロック信号１１６を受信するように動作する第２の入力とを有する、論理ゲート１１２がある。論理ゲート１１２の出力１１４は、内部ゲーテッドクロックを提供するように構成され、それはＮビットカウンタ１２４の入力に結合される。さまざまな実施形態では、ゲート１１２は、比較器がトリガーイベントを識別すると（たとえば、ＤＡＣの出力１２２がアナログ入力１０４で提供されたアナログ入力信号よりも上であることが比較器１０８によって識別されると）、ゲートの出力１１４での内部ゲーテッドクロック信号が止まるように、入力／出力ノードの適切な反転を有するＯＲ、ＡＮＤ、ＮＯＲ、またはＮＡＮＤゲートであってもよい。
【００１６】
一実施形態では、比較器１０８は、その出力１１０がトリガーイベント近くで変動することを防止するために、ヒステリシスを含む。異なるタイプのヒステリシス比較器が、変換において使用されてもよい。ヒステリシスは、内部ゲーテッドクロックが指数関数回路１３０に誤ったクロックパルスを提供することを防止する。一実施形態では、（すなわち比較器１０８における）このヒステリシスに加えて、アナログ制御信号におけるノイズの結果としての隣り合う指数結果コード間のランダムな遷移を防止するように構成された第２の形のヒステリシスがある。
【００１７】
一般的な概念は、Ｎビットバイナリカウンタ１２４の出力をＤＡＣ１１８の入力に接続し、次に比較器１０８を使用してＤＡＣ１１８のアナログ出力をデジタル化されるべきアナログ入力信号１０４と比較し、比較器の出力１１０を使用していつカウントをやめてリセットすべきであるかをカウンタに伝えることである。この点に関して、いくつかの実施形態では、カウンタ１２４は、それが論理ゲート１１２によってゲート制御されるという点で自由に実行していない、ということに留意されたい。論理ゲート１１２はその出力１１４で内部ゲーテッドクロックを提供し、それは、アナログ入力がＤＡＣ１１８の出力１２２以下である場合に、ノード１１６での基準クロック信号がＮビットカウンタ１２４に伝播することを防止する。
【００１８】
Ｎビットカウンタ１２４が内部ゲーテッドクロックパルスごとにカウントアップするにつれて、ＤＡＣ１１８は、若干より高い（よりプラスの）電圧（または電流）を出力する。ノード１２２でのこの電圧（または電流）は、比較器１０８によって、ノード１０６での入力電圧（または電流）と比較される。入力電圧（または電流）１０６がＤＡＣ１１８の出力１２２よりも大きい場合、比較器の出力１１０は低くなり、カウンタは正常にカウントし続けるであろう。しかしながら、最終的に、ＤＡＣの出力１２２は入力電圧（または電流）１０６を上回るかもしれず、比較器の出力１１０をハイにする。この遷移により、内部ゲーテッドクロックは、さらにスイッチングしないようになる（たとえば、ハイのまま、またはローのままとなるであろう）。したがって、一実施形態では、アナログ入力１０４で受信された信号のデジタル表現であるＮビットデジタル線形結果が、ランプＡＤＣ１０２の出力１２０で提供され得る。
【００１９】
指数関数回路１３０は、ランプＡＤＣ１０２の内部ゲーテッドクロック信号を受信するように構成された第１の入力１４２（すなわちクロック入力）を有する、Ｍビットデジタルレジスタ１３２（アキュムレータと呼ばれることもある）を含む。Ｍビットデジタルレジスタ１３２の出力に結合された第１の入力と、（さまざまな実施形態では電圧または電流であり得る）Ｃビット定数基準信号を受信するように動作する第２の入力１３４と、Ｍビットレジスタ１３２の第２の入力に結合された出力１３８とを含む、Ｍビット定数乗算器１３６がある。
【００２０】
一実施形態では、Ｍビットレジスタ１３２は、同じ内部ゲーテッドクロック１４２信号を共有する並列フリップフロップ（たとえばＤタイプ）を含み、各フリップフロップの出力は、Ｍビットコード１４０の１ビットを表わす。内部ゲーテッドクロック１４２の各サイクル中、定数乗算器１３６は、Ｍビットコード１４０のいくつかの「ビットシフトされた」コピーをともに加算し、Ｍビット結果１３８を生み出す。Ｍビット結果１３８は、並列フリップフロップに同時にラッチされる。
【００２１】
一実施形態では、Ｍビット定数乗算器２３６は、より良好なスループットのためのパイプライン化乗算器である。そのようなパイプライン化乗算器は、たとえば、単一サイクル乗算器であれば受入れがたい伝播遅延を有するような（すなわち、１つのクロックサイクル内に正しい結果を提供するほど十分速く整定できないような）、入力２４２でのクロック信号が十分に速い場合に使用されてもよい。信号１４０を構成するビット数Ｍは、作製プロセスパラメータとともに、パイプライン化乗算器が使用されるか単一サイクル乗算器が使用されるかを定めるであろう。いくつかの実施形態では、ランプタイプＡＤＣは、クロックが、パイプライン化乗算器の必要性をなくすほど十分遅いことを要求してもよい。なお、パイプライン化乗算器を使用することによる面積不利益があるかもしれないが、Ｍビットレジスタ２３２のクロック入力２４２とデータ入力との間の臨界経路遅延は減少するであろう。
【００２２】
アナログ入力信号１０４の指数結果１４０への変換の初めに、（たとえば、各変換サイクルの初めに）Ｎビットカウンタ１２４が０にリセットされると、Ｍビットレジスタ１３２は一定値ｋ０でシード設定される。内部ゲーテッドクロックがＮビットカウンタ１２４をインクリメントするたびに、Ｍビットレジスタ１３２におけるＭビット値に定数係数（すなわちＣ）が乗算され、結果がＭビットレジスタ１３２に格納される。数学的に表わすと、ｋｎ＋１＝Ｃ×ｋｎとなる。ランプＡＤＣ１０２のＤＡＣ１１８の出力１２２がアナログ入力ノード１０４でのアナログ入力信号を上回るやいなや、変換は完了し、Ｍビット指数結果が出力１４０で提供される。とりわけ、線形出力１２０で提供される線形デジタル結果と同様に、指数デジタル結果は、別のシステムクロックサイクルを待つ必要なく、直ちに利用可能である。いくつかの実施形態については、指数結果は、ＰＷＭ信号のデューティサイクルを定めるために使用されるであろう。また、一実施形態では、指数結果２４０は線形結果２２０よりも速く大きくなるため、ＰＷＭデューティサイクルを規定するであろうＭビットコードは、現在のＰＷＭ周期の結果として生じるＯＮ期間よりも少ない時間で利用可能となり得る。言い換えれば、一実施形態では、グリッチ（すなわち、ＰＷＭ信号の周波数よりも高い周波数での誤ったＯＮおよびＯＦＦ遷移）なしで、ＰＷＭデューティサイクル決定子として使用するための変換からのゼロＰＷＭサイクル待ち時間がある。
【００２３】
ハードウェアおよびソフトウェアルックアップテーブルアプローチと比較すると、ここに説明される方法および回路は、使用面積がより少ない。たとえば、フラッシュおよび継続的近似化レジスタ（successive-approximation-register ：ＳＡＲ）のような他のトポロジーとは異なり、ランプタイプＡＤＣは、Ｎビットカウンタ１２４（図１参照）におけるビット数で面積を線形にスケール変更する。また、指数的に間隔をあけたコードを作り出すために使用されるＭビット定数乗算器１３６は単に予め定められた定数を乗算するため、Ｍビットレジスタ１３２でのようなビット数で線形にスケール変更することもできる。
【００２４】
図２は、パルス幅変調（ＰＷＭ）出力を提供するアナログデジタル変換器システム２００の概念ブロック図を示す。システム２００は、アナログ入力２０４に対して指数インクリメントを有するＰＷＭ信号出力２５４を提供する。回路２００は、指数関数回路２３０に結合されたランプタイプＡＤＣ回路２０２を含む。一実施形態では、ランプＡＤＣおよび指数関数回路２３０は、図１のものと同様であってもよく、したがって、簡潔にするために詳細には説明されない。
【００２５】
指数関数回路２３０の指数結果のＭビット出力２４０に結合された第１の入力２４０を有する、ＰＷＭ生成器ブロック２５０がある。第２の入力２５２（すなわちクロック入力）は入力クロック信号を受信するように構成され、入力クロック信号は、一実施形態では、システムクロックである（すなわち、ランプＡＤＣ２０２によって提供される内部ゲーテッドクロック信号ではない）。このため、指数関数回路２３０は内部ゲーテッドクロックに基づいて動作する一方、ＰＷＭ生成器２５０は、内部ゲートクロック２４２にではなく、ランプＡＤＣ２０２と同じクロック入力に基づいて動作する。ＰＷＭ生成器２５０は、指数関数回路２３０の出力２４０でのＭビット指数結果を受信し、それからＰＷＭ信号を作り出すように構成される。言い換えれば、指数結果は一連のパルスで符号化され、パルス幅は、Ｍビット指数結果を表わすために調整される。さまざまな実施形態では、ＰＷＭ生成器を実現するために、異なるタイプの回路が使用されてもよい。一実現化例を、限定のためではなく例示のために、以下に提供する。
【００２６】
図３は、例示的な一実施形態と一致する、ＰＷＭ生成器３５０のより詳細な図を有するアナログデジタル変換器システム３００の概念ブロック図を示す。回路３００は、指数関数回路３３０に結合されたランプタイプＡＤＣ回路３０２を含む。一実施形態では、ランプＡＤＣ３０２および指数関数回路３３０は、図２のものと同様であってもよく、したがって、簡潔にするためにここでは詳細には説明されない。
【００２７】
ＰＷＭ生成器３５０は、クロック信号をその入力３５２で受信するように構成されたフリーフローＭビットカウンタ３５６を有する。一実施形態では、クロック信号は、ランプＡＤＣ３０２が使用するのと同じ源３１６からのものである。指数回路３３０のＭビット指数結果を受信するように構成された第１の入力と、Ｍビットカウンタ３５６の出力３５８に結合された第２の入力とを有し、これらの２つの入力信号を比較して整合を識別するように動作する、Ｍビット同等比較器３６０がある。Ｍビット同等比較器３６０の出力をその第１の入力（すなわちＲ）で受信し、Ｍビットカウンタ３５６からのオーバーフロー信号３６２をその第２の入力（すなわちＳ）で受信するように構成された、フリップフロップがある（図３には、限定のためではなく例示のために、ＲＳフリップフロップとして示される）。
【００２８】
一実施形態では、フリップフロップ３６４への入力が双方ともローである場合、変化はない（すなわち、以前の状態が維持される）。Ｒ入力がハイ、Ｓ入力がローである場合、ＰＷＭ出力信号３５４はリセットされる。Ｓ入力がハイ、Ｒ入力がローである場合、出力はハイにセットされる。一実施形態では、Ｒ入力およびＳ入力が双方ともハイであることが禁止される。そのような態様で、カウンタ３５６がオーバーフローしてＲＳフリップフロップ３６４をセットすると、ＰＷＭ信号３５４はハイになり、ＰＷＭ周期を開始させる。カウンタ出力３５８がＰＷＭコード３４０の値に達するまで、ＰＷＭ信号３５４はハイのままである。同等比較器３６０は次に、パルスをＲＳフリップフロップ３６４に送信してそれをリセットし、ＰＷＭ信号３５４をローに駆動する。カウンタ３５６がオーバーフローする（すなわち、２∧Ｍ−（３４０での値）サイクル）まで、ＰＷＭ信号３５４はローのままである。カウンタ３５６がオーバーフローすると、プロセスは繰り返す。
【００２９】
一実施形態では、ノード３５４でのＰＷＭデューティサイクルコードにおけるビット数は、ランプタイプＡＤＣ３０２におけるビット数とは異なる。そのようなアプローチは、たとえば、Ｎビットコード３２０によって限定されるアナログ入力信号３０４に高精度要件を課すことなく、指数結果３４０におけるビット数によって限定されるＰＷＭ信号３５４の高い時間領域解像度を提供するために使用されてもよい。加えて、ＰＷＭ生成器３５０の出力でのＰＷＭ信号３５４の周期は、指数関数回路３３０によって指数結果３４０として提供されるＰＷＭデューティサイクルコードにおけるビットのすべてをカウントするために使用されるクロック３１６サイクル数によって定められるため（すなわち、Ｎビットカウンタ１２４がＭビットレジスタよりも少ないビットを有する（すなわち、Ｎ＜Ｍ）限り）、２つ以上の変換が単一のＰＷＭ周期内で起こることが、入出力マルチプレクサを使用して可能になる。入力マルチプレクサが使用される場合、Ｍビットレジスタよりも少ないビットを有するＮビットカウンタ１２４により、複数のチャネルが単一のＰＷＭコード生成器３５０を共有してもよい。非限定的な例として、Ｎビットカウンタ１２４は７ビット、Ｍビットレジスタは１２ビットを有していてもよく（すなわち、Ｎ＝７、Ｍ＝１２）、それにより、理論的には最大３２個のチャネルが同じＰＷＭコード生成器３５０を共有できるようになる。たとえば、数学的に表わすと、ＰＷＭサイクルごとに、（２∧１２）／（２∧７）＝２∧（１２−７）＝３２個の可能な変換周期である。さらに、ここに説明される方法および回路は、入力（制御）信号ピンを、別個の並列のデジタルシステム用の入力ピンとして再使用することを妨げない。これは、単純なＯＮ／ＯＦＦ機能性が、ＰＷＭデューティサイクルのアナログ制御と並んで存在することを可能にする。その結果、ソフトウェア介入の必要なく、および、ソフトウェア、ハードウェア、またはそれらの組合せによって制御され得る単純なＯＮ／ＯＦＦ機能性を失うことなく、アナログ入力３０４での入力信号（たとえば電圧）を単純に形作ることにより、高度な指数フェードおよび他の高ダイナミックレンジ機能が実現され得る。
【００３０】
一実施形態では、ランプＡＤＣ３０２のＤＡＣは、指数回路３３０の乗算器よりも、整定時間用のより厳しい（すなわち、より長い）タイミング要件を課す。ＤＡＣが臨界経路遅延を支配するか、または乗算器が臨界経路遅延を支配するかは、ビット数ＮおよびＭに依存する。一例では、ランプＡＤＣ３０２のカウンタは、ＰＷＭ生成器のＭビットカウンタ３５６の数分の１で実行し、その数分の１は調整可能なパラメータであってもよい。ランプＡＤＣクロックをＰＷＭ生成器クロックの数分の１で実行することは、ＤＡＣのためのより多くの整定時間を可能にし、同じ精度の入力信号２０４との比較のためのダイ面積および電力要件を減少させ得る。
【００３１】
シード値およびスケール係数
図２を再度参照して、Ｍビットコード２４０のオーバーフローおよびダイナミックレンジの損失を回避するために、Ｍビットレジスタ２３２のシード値Ｋ０と、（定数２３４である）スケール係数Ｃとが選択される。小さいフォームファクタを提供するために（すなわちダイ面積を節約するために）、一実施形態では、図２の定数乗算器２３６のアーキテクチャは固定小数点演算回路を使用してもよい、なぜなら、そのような回路によってより小さいサイズの実装面積が提供されるためである。もちろん、他の実施形態では、より大きい実装面積という不利益を伴う浮動小数点回路などの他のアプローチが、演算エラーの影響を減少させるために、代わりに使用可能である。シード値およびスケール係数は、使用される演算のタイプによって異なる。以下の説明は、固定小数点演算回路を仮定して、シード値およびスケール係数についての例示的な計算をそれぞれ提供する。
【００３２】
関連するパラメータは、ＰＷＭ生成器２５０によって受信されたビット数（すなわちＭ）と、電圧範囲のビット数を表わすランプＡＤＣ２０２のカウンタのビット数（すなわちＮ）とを含む。たとえば、Ｎ＝７、Ｍ＝１２である場合、２１２＝４０９６個の可能なＰＷＭデューティ比値が提供され、そのうち、２７＝１２８個は、アナログ入力２０４を介してユーザにとって利用可能である。一実施形態では、好ましいスケール係数とシード値とのペアは、（ｉ）大きいＭビットコードダイナミックレンジ；（ｉｉ）Ｍビットコードオーバーフローの欠如；および（ｉｉｉ）ＡＤＣオーバーフローへの緩やかな遷移、という特性を含むであろう。大きいＭビットコードダイナミックレンジ（すなわち「第１の特性」）については、目的は、Ｍとともに変わるであろう商（２Ｍ）／（シード値）の数学的に可能な最も高い結果を生み出すシード値を見つけることである。Ｍビットコードオーバーフローを防止するために（すなわち「第２の特性」のために）、指数結果２４０でのＭビットコードのオーバーフローなしで、線形結果２２０の２Ｎ個の値すべてが到達可能であるべきである。アナログ信号２０４が変換器の範囲を上回るにつれてランプＡＤＣ２０２オーバーフローへの緩やかな遷移を提供するために（すなわち「第３の特性」のために）、ノード２４０でのＭビットコードの最終値は、２Ｍより下の、または値２Ｍの受入れ可能な精度内にある、１つのスケール係数であるべきである。Ｍビットコードの２∧Ｎ番目の値が、２∧Ｍから外れた０または１以外のスケール係数の数分の１である場合、アナログ制御信号２０４が有効入力範囲を出る際の最終遷移は、突然のように、および不連続に見えるであろう。
【００３３】
一実施形態では、シード値とスケール係数とのペアの選択は、繰返しを必要とする。たとえば、ノード２３４でのスケール係数は、「タップ」と呼ばれる一組のシフト演算として表わされてもよい。シフトタップは、予め定められた数のビットによる右シフト演算の結果である。少なくとも１つの、およびＭより少ないシフトタップ（すなわちＭ−１）が存在する。すべてのシフトタップの結果がともに加算されて中間結果となり、乗算演算を形成するであろう。その結果は、Ｍビットレジスタ２３２における値に加算される。例示のために、ここに説明されるシフトおよび加算演算は、図２には、ノード２３４でのＣビット定数乗算器として現われる。
【００３４】
上述の第２の特性で表わされたオーバーフロー要件はまず、シード値ｋ０の選択によって満たされる。シード値は、固定小数点切捨てエラーと第２の特性（すなわち、Ｍビットコードオーバーフロー防止）とによって制限される。たとえば、最初のシード値２が選択されてもよい（すなわち、２の場所における１、および他の場所における０）。次に、単一のシフトタップ１が適用される（すなわち、数は右に１だけシフトされ、現在の結果に加算される）。限定のためではなく数値例として、サイクル１については、これは値２に１を加算し、３を生み出すことである。第２のサイクルについては、これは値３に１を加算し、４を生み出すことである。この演算は、２Ｎ回、またはＭビットコードがオーバーフローするまで繰り返される。Ｍビットコードがオーバーフローすると、このシード値は、第２の特性を満たさないため破棄される。
【００３５】
次に、プロセスは、４の場所における１、および他の場所における０で、シフトタップ２（すなわち、右に２だけシフト）で繰返される。このステップは、Ｍビットコードにおいて２の累乗ごとに繰返され、各場合についてシフトタップを１の下の１ビットになるように進める。これらのシード値のうちのほんの少しだけが、第１の２Ｎ回の演算中にＭビットコードをオーバーフローしないことによって第２の特性を満たし得る。
【００３６】
結果として生じたシード値から、一実施形態では、第２の特性を満たす試験値（すなわち正の整数）のうちの最小のものが選択される。選択されたシード値において、１の下に追加の１を加算する必要はない。なぜなら、１にセットされているそのようなビットはいずれも、固定小数点演算切捨てにより、乗算演算に影響を与えないためである。一実施形態では、第１の特性（すなわち、大きいＭビットコードダイナミックレンジ）を満たすために、第２の特性を満たす最小のシードが選択される。Ｍビットコードの最大値は２Ｍで固定される。したがって、シード値を最小限にすることは、最も高いダイナミックレンジをもたらす。
【００３７】
一実施形態では、第３の特性（すなわち、ＡＤＣオーバーフローへの緩やかな遷移）を満たすために、追加のシフトタップが適用されてもよい。たとえば、Ｍビットコードの２のＮ乗番目の値が、（たとえば２以上の係数だけ）２Ｍよりはるかに低い場合、１つ以上のシフトタップが、第１のシフトタップの予め定められたビット数以内で追加される。一実施形態では、予め定められた数は３である。２のＮ乗番目の値が、予め定められたしきい値２Ｍ以内にあるものの、第３の特性を満たさない場合、シフトタップが、Ｍ番目のビットの予め定められたビット数以内で追加される。一実施形態では、予め定められた係数はスケール係数であり、予め定められた数は３である。最初のシフトタップより下のシフトタップを追加することは、第２の特性を妨害する。
【００３８】
限定のためではなく数値例として、シード値が３２である場合、第１のサイクルで３２の場所における１が１の場所における１になるように、最低シフトタップは５であるべきである。シフトタップ４が使用されれば、一連のものはより速く大きくなり、オーバーフローしたであろう。なぜなら、シード値３２が選択された場合に、シフトタップ４を有するより低いシード値１６を使用することは、以前のステップにおいて第２の特性を妨害したとしてすでに除外されたためである。
【００３９】
追加のシフトタップは各々、２のＮ乗番目の値を変更する。したがって、適切なスケール係数（一組のタップ）を見つけることは、繰返しを必要とし得る。第２の特性が妨害されないことを保証するために、新しいシフトタップが追加されるたびに、Ｍビットワードの２Ｎ個の利用可能な値すべてをチェックすべきである。その目的のために、固定小数点演算が適切な切捨てとともに使用される。一実施形態では、シード値およびスケール係数の選択プロセスで、離散的イベントシミュレータ、および／またはVerilogなどのハードウェア記述言語が使用されてもよい。
【００４０】
いくつかの実施形態では、スケール係数Ｃは、ＰＷＭ出力２５４でのデューティサイクルコードの関数として変化し得る。したがって、Ｍビット定数乗算器の入力２３４は、デューティサイクルの関数として変化する係数を提供する回路に結合されてもよい。そのような手法は、信号２４０の曲線が、所望の効果を達成するために指数曲線を超えて形作られることを可能にする。そのようなアプローチは、より低いデューティサイクルコードに影響を与え得る固定小数点演算エラーを緩和できる。固定小数点演算エラーを緩和するためにスケール係数を変更する一例は、未訂正の固定小数点演算のそれほど正確でない下りのみの切捨て（down-only truncation）を受入れるのではなく、四捨五入をより密接に近似するために、スケール係数をより低いＰＷＭデューティサイクル値で若干より大きくすることを含む。
【００４１】
例示的な使用事例
ここに説明される方法およびシステムは、さまざまな用途で使用可能である。ＬＥＤを駆動する例示的な使用事例を、以下に提供する。ここに説明される方法および装置によれば、ＡＤＣがＬＥＤドライバに結合される場合、光強度の下端では、ＰＷＭ調光デューティサイクルを規定するデジタル値（たとえばコード）はともに、光強度の上端により近い調光コードよりも、利用可能な最大強度に対してより近い。たとえば、ＰＷＭ信号３５４のデューティサイクルが最初の低い調光値（たとえば、ほぼ２００：１）から最終的に到達する１００％の調光（すなわち完全な強度）まで非線形的に増加する場合、制限された解像度（たとえば、１２８：１）を有する線形（たとえば電圧）信号（たとえば、図３の３２０）は、有限の一組の高精度の時間領域信号（たとえば、４０９６：１の絶対精度）へとマッピングされ得る。相対精度が全調光範囲にわたって一定であるように、隣り合うコード間のデューティサイクル間隔は、デューティサイクルの一定のパーセンテージである。
【００４２】
ＬＥＤのＰＷＭ調光（および他の多くの用途）のために指数的に間隔をあけた結果を生み出すために、任意のタイプのランプタイプＡＤＣが使用可能である。さまざまな実施形態では、指数結果は、未加工のＭビット出力信号として、またはＰＷＭ出力信号として（すなわち、ここに説明される指数回路がＰＷＭ生成器に結合される場合）提供されてもよい。いくつかの実施形態では、線形結果が指数結果と同時に提供される。
【００４３】
ここに説明される方法およびシステムは、入力信号よりも大きい指数結果のダイナミックレンジを提供する。対照的に、代わりに線形結果がＰＷＭコードとして使用された場合、ＰＷＭ調光の相対精度は、調光コードが小さくなるにつれて減少したであろう。たとえば、コードが１％のインクリメントで間隔をあけた場合、９９％から１００％へ動くことは１％の精度を有するであろう。しかしながら、９％から１０％へ動くことは、たった１０％の相対精度を有し、１％から２％へ動くことは、１００％という非常に劣った相対精度を有するであろう。下端の精度を高めることはより多くのコードを必要とし、それは、ＡＤＣのアナログ部分のためのより大きい精度制約を暗示する。代わりに各ＰＷＭ調光コードが一定のパーセンテージだけその隣のものから分離される場合、相対精度は、調光コードの全範囲にわたって一定である。たとえば、０．９６％から１％へ動くことは、９．６％から１０％へ動くこと、および９６％から１００％へ動くことと同じ相対精度を有する。
【００４４】
一実施形態では、ＰＷＭ調光信号の精度はまた、ＡＤＣのアナログ部分の精度を上回ることができ、設計制約を緩和し、また、ユーザが自身の制御信号の精度制約を緩和することも可能にする。線形結果および指数結果はデジタルで存在できるため、より高いダイナミックレンジ指数結果における精度の損失は問題ない。
【００４５】
例示的なグラフ
指数出力を提供するＡＤＣのアーキテクチャおよび機能性の前述の説明では、図解を提供することが有用であり得る。その目的のために、図４は、例示的な一実施形態と一致する、ＰＷＭデューティ比対ＡＤＣコードのグラフ４００を示す。図４の例については、ランプＡＤＣは７ビットカウンタを使用し、一方、指数関数回路のレジスタは１２ビットを有する。個々の７ビットコードは各々、１つの独自の１２ビットコードにマッピングするが、１２ビットコードは互いから指数的に分離され、一方、７ビットコードは互いから線形的に分離されている。
【００４６】
各コードはそれぞれ、離散的なステップで増加する。前述したように、繰返しによる潜在的な入力値の浪費を防止するために、７ビットコードが１２７に達する前に１２ビットコードが４０９６に達することはない。これらの制約の組合せが曲線４０２をもたらす。
【００４７】
結論
これまで説明された構成要素、ステップ、特徴、目的、利益、および利点は、単なる例示である。それらのいずれも、およびそれらに関する説明のいずれも、保護の範囲を限定するようまったく意図されてはいない。多くの他の実施形態も考えられる。これらは、より少ない、追加の、および／または異なる構成要素、ステップ、特徴、目的、利益、および／または利点を有する実施形態を含む。これらはまた、構成要素および／またはステップが異なって配置され、および／または順序付けられる実施形態を含む。
【００４８】
特に明記しない限り、この明細書で述べられるすべての測定値、値、評定、位置、大きさ、サイズ、および他の仕様は、厳密なものではなく、近似のものである。それらは、それらが関連する機能と、およびそれらが属する技術において慣習的であることと一致する適度な範囲を有するよう意図される。
【００４９】
すぐ上で述べられたことを除き、これまで述べられ、または図示されてきたことはいずれも、それが請求項に記載されているか否かにかかわらず、任意の構成要素、ステップ、特徴、目的、利益、利点、または均等物の開放をもたらすよう意図されておらず、またはそのように解釈されるべきではない。
【００５０】
ここに使用される用語および表現は、特定の意味がここに述べられた場合を除き、それらの対応するそれぞれの調査および研究の分野に関してそのような用語および表現に与えられるような通常の意味を有する、ということが理解されるであろう。「第１」および「第２」などといった関係語は、それらの間の実際の関係または順序を必ずしも要求または暗示することなく、ある実体または行為を別のものから区別するためにのみ使用されてもよい。「含む」、「含み」という用語、およびそれの他の変化形は、明細書または請求項における要素のリストに関連して使用される場合、そのリストは排他的ではないこと、および、他の要素が含まれ得ることを示すよう意図されている。同様に、単数の要素は、さらなる制約がなければ、同一タイプの追加の要素の存在を排除しない。
【００５１】
この開示の要約書は、読者が技術的開示の本質を速やかに確認することを可能にするために提供される。それは、それが請求項の範囲または意味を解釈または限定するために使用されないであろうという理解のもとに提出されている。加えて、前述の詳細な説明では、この開示を合理化するために、さまざまな実施形態においてさまざまな特徴がひとまとめにされる、ということが分かる。この開示の方法は、請求された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、請求項が反映するように、発明の主題は、開示された単一の実施形態の、すべてよりも少ない特徴に存在する。このため、請求項はこれによって詳細な説明に組込まれ、各請求項は、別個に請求される主題として自立している。
【符号の説明】
【００５２】
１００、２００、３００：アナログデジタル変換器システム、１０２、２０２、３０２：ランプＡＤＣ、１１２：論理ゲート、１３０、２３０、３３０：指数関数回路、１３２：Ｍビットレジスタ、１３６：Ｍビット定数乗算器。
【図１】
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【図２】
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【図３】
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【図４】
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