(57)【要約】      （修正有）【課題】サイリスタ構造を備える半導体装置において、保護対象回路の保護性能を向上させる。【解決手段】半導体装置８０は、サイリスタと、コイル，キャパシタ及び抵抗を有するＬＣＲ回路を備える保護回路で用いられる。半導体装置は、サイリスタ構造が作りこまれている半導体層５０と、半導体層上に設けられている絶縁膜６０と、絶縁膜上に配置されており、保護対象回路と接続する一対の電極４、８を備えている。コイル，キャパシタ及び抵抗のうちの少なくとも１つが、絶縁膜内に配置されているとともに、絶縁膜に設けられている第１孔６５を充填する第１金属配線７０によってサイリスタ構造のアノード４８と接続している。【選択図】図２
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【特許請求の範囲】
【請求項１】
サイリスタと、コイルＬ，キャパシタＣ及び抵抗Ｒを有するＬＣＲ回路と、を備える保護回路で用いられる半導体装置であって、
サイリスタ構造が作りこまれている半導体層と、
前記半導体層上に設けられている絶縁膜と、
前記絶縁膜上に配置されており、保護対象回路と接続する一対の電極と、
を備えており、
前記コイルＬ，キャパシタＣ及び抵抗Ｒのうちの少なくとも１つが、前記絶縁膜内に配置されているとともに、前記絶縁膜に設けられている第１孔を充填する第１金属配線によって前記サイリスタ構造のアノードと接続している、半導体装置。
【請求項２】
前記一対の電極の一方が、前記絶縁膜に設けられている第２孔を充填する第２金属配線により、前記コイルＬ，キャパシタＣ及び抵抗Ｒのうちの少なくとも１つと接続している請求項１に記載の半導体装置。
【請求項３】
前記一対の電極の他方が、前記絶縁膜に設けられている第３孔を充填する第３金属配線により、前記サイリスタ構造のカソードと接続している請求項２に記載の半導体装置。
【請求項４】
前記コイルＬ，キャパシタＣ及び抵抗Ｒの全てが、前記絶縁膜内に配置されている請求項１から３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置に関する。特に、本明細書は、ＩＣ回路等に過電圧が印加されることを防止する保護回路で用いられる半導体装置に関する。
【背景技術】
【０００２】
特許文献１に、サイリスタ構造を備える半導体装置を利用し、保護対象回路を過電圧から保護する保護回路が開示されている。保護対象回路の電源線にサージ等の過電圧が印加されると、半導体装置がオンし、保護対象回路を過電圧から保護する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５０３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１は、電源線に高電圧が印加されたときに、半導体装置（サイリスタ）がオンすることにより、保護対象回路に過電圧が印加されることを防止している。しかしながら、電源線に過電圧が高速で、例えば数ナノ秒で印加されると、サイリスタがオンする前に、保護対象回路に過電圧が印加されることがある。サイリスタと保護対象回路の間にＬＣＲ回路を配置し、サイリスタとＬＣＲ回路で保護回路を構成すれば、サイリスタがオンするまでの間、保護対象回路に過電圧が印加されることを防止することができる。しかしながら、サイリスタと別にＬＣＲ回路を用意し、サイリスタとＬＣＲ回路を配線で接続すると、その配線に寄生容量が生じたり、配線抵抗が生じることにより、サイリスタのオン動作が妨げられ、保護対象回路への過電圧の印加を防止できないことが起こり得る。本明細書は、サイリスタ構造を備える半導体装置において、保護対象回路の保護性能を向上させる技術を開示する。
【課題を解決するための手段】
【０００５】
本明細書で開示する半導体装置は、サイリスタと、コイルＬ，キャパシタＣ及び抵抗Ｒを有するＬＣＲ回路を備える保護回路で用いられる。半導体装置は、半導体層と、絶縁膜と、一対の電極を備えている。半導体層には、サイリスタ構造が作りこまれている。絶縁膜は、半導体層上に設けられている。一対の電極は、絶縁膜上に配置されており、保護対象回路と接続する。上記保護回路では、コイルＬ，キャパシタＣ及び抵抗Ｒのうちの少なくとも１つが、絶縁膜内に配置されているとともに、絶縁膜に設けられている第１孔を充填する第１金属配線によってサイリスタ構造のアノードと接続している。
【０００６】
上記半導体装置では、コイルＬ，キャパシタＣ及び抵抗Ｒのうちの少なくとも１つが、絶縁膜に設けた孔内を充填する金属配線（第１金属配線）によってサイリスタ構造のアノードと接続されている。すなわち、サイリスタ構造（半導体層）とコイルＬ，キャパシタＣ及び抵抗Ｒのうちの少なくとも１つとが、絶縁膜を介して積層されており、両者が埋込み配線（金属配線）によって接続されている。従来、サイリスタとＬＣＲ回路を接続する場合、回路基板上に両者を配置し、サイリスタとＬＣＲ回路をボンディングワイヤ，プリント配線等で接続する。そのため、配線長さを短くしたり、配線太さを太くすることに限界がある。上記保護回路では、絶縁膜の厚みを調整することにより、配線長さを短くすることができる。また、絶縁膜に設ける孔（第１孔）を大きくすることにより配線太さを太くすることができる。サイリスタとＬＣＲ回路の間に生じる寄生容量，配線抵抗を低減することができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施例の半導体装置を用いた保護回路の回路図を示す。
【図２】第１実施例の半導体装置の断面図を示す。
【図３】第１実施例の半導体装置の変形例を示す。
【図４】第２実施例の半導体装置の断面図を示す。
【発明を実施するための形態】
【０００８】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【０００９】
本明細書で開示する半導体装置は、保護対象回路の保護回路として、あるいは、保護回路の一部として用いられてよい。なお、保護回路は、サイリスタと、コイルＬ，キャパシタＣ及び抵抗Ｒを有するＬＣＲ回路を備えていてよい。半導体装置は、サイリスタ構造と、ＬＣＲ回路を構成する素子（コイルＬ，キャパシタＣ，抵抗Ｒ）の少なくとも１つを備えていてよい。半導体装置は、半導体層と、絶縁膜と、一対の電極を備えていてよい。半導体層内には、サイリスタ構造が作りこまれていてよい。半導体層は、ｐ型の半導体基板と、半導体基板上に設けられている素子形成層を備えていてよい。半導体基板及び素子形成層の材料はシリコンであってよい。
【００１０】
素子形成層は、ｎ型半導体領域と、ｎ型半導体領域内に設けられているとともに素子形成層の表面に露出しているｐ型ウェル領域と、ｐ型ウェル領域内の一部に設けられているとともに素子形成層の表層に露出しているｎ＋型カソード領域と、ｐ型ウェル領域から離れた位置でｎ型半導体領域内に設けられているとともに素子形成層の表層に露出しているｐ＋型アノード領域備えていてよい。ｎ＋型カソード領域は、ｐ型ウェル領域によって、ｎ型半導体領域から分離されていてよい。ｐ＋型アノード領域は、ｎ型半導体領域によって、ｐ型ウェル領域から分離されていてよい。ｎ＋型カソード領域，ｐ型ウェル領域及びｎ型半導体領域で構成されるｎｐｎトランジスタと、ｐ＋型アノード領域，ｎ型半導体領域及びｐ型ウェル領域で構成されるｎｐｎトランジスタによって、サイリスタが構成されていてよい。この場合、ｐ型ウェル領域は、サイリスタ構造のゲート領域に相当する。
【００１１】
素子形成層は、さらに、ｎ＋型カソード領域から離れた位置でｐ型ウェル領域内に設けられているとともに素子形成層の表層に露出しているｐ＋型コンタクト領域と、ｐ＋型アノード領域から離れた位置でｎ型半導体領域内に設けられているとともに素子形成層の表層に露出しているｎ＋型コンタクト領域を備えていてよい。ｎ＋型カソード領域とｐ＋型コンタクト領域は、共通の電極（カソード電極）に接続されていてよい。また、ｐ＋型アノード領域とｎ＋型コンタクト領域は、共通の電極（アノード電極）に接続されていてよい。ｎ＋型コンタクト領域によって、アノード電極とｎ型半導体領域のオーミック接触を実現することができる。ｐ＋型コンタクト領域によって、カソード電極とｐ型ウェル領域のオーミック接触を実現することができる。なお、アノード電極及びカソード電極は、素子形成層の表面に、互いに離れて設けられていてよい。アノード電極は、電源から伸びる電源線に接続されていてよい。カソード電極は、接地線に接続されていてよい。
【００１２】
半導体基板及び素子形成層において、ｐ型不純物としてホウ素（Ｂ）が用いられ、ｎ型不純物としてリン（Ｐ）が用いられていてよい。半導体基板の不純物濃度は１×１０１５〜１×１０１６ｃｍ−３に調整されており、ｎ型半導体領域の不純物濃度は１×１０１７〜１×１０１８ｃｍ−３に調整されており、ｐ型ウェル領域の不純物濃度は１×１０１７〜１×１０１８ｃｍ−３に調整されており、ｎ＋型カソード領域の不純物濃度は１×１０１９ｃｍ−３以上に調整されており、ｐ＋型コンタクト領域の不純物濃度は５×１０１８ｃｍ−３以上に調整されており、ｐ＋型アノード領域の不純物濃度は５×１０１８ｃｍ−３以上に調整されており、ｎ＋型コンタクト領域の不純物濃度は５×１０１８ｃｍ−３以上に調整されていてよい。
【００１３】
半導体層（素子形成層）上に、絶縁膜が設けられていてよい。絶縁膜の材料として、ＢＰＳＧ（Boron Phosphor Silicate Glass），ＴＥＯＳ−ＳｉＯ２（Tetraethoxysilane based SiO2）等のCVD膜が挙げられる。絶縁膜内に、ＬＣＲ回路を構成する素子（コイルＬ，キャパシタＣ，抵抗Ｒ）のうちの少なくとも１つが配置されていてよい。絶縁膜内に配置されている素子は、絶縁膜に設けられている孔を充填している金属配線によって、サイリスタ構造のアノードと接続されていてよい。すなわち、絶縁膜内に配置されている素子が、ビア配線によって、ｐ＋型アノード領域に接続されているアノード電極に接続されていてよい。絶縁膜内には、ＬＣＲ回路を構成する素子のうちの２つが配置されていてもよいし、ＬＣＲ回路を構成する素子の全てが配置されていてもよい。
【００１４】
絶縁膜上に、保護対象回路と接続する一対の電極が配置されていてよい。一対の電極の一方（第１電極）は、絶縁膜に設けられている孔を充填している金属配線によって、上記絶縁膜内に配置されている素子（コイルＬ，キャパシタＣ，抵抗Ｒのうちの少なくとも１つ）と接続していてよい。すなわち、第１電極は、ビア配線によって、絶縁膜内に配置されている素子と接続していてよい。また、一対の電極（第２電極）の他方は、絶縁膜に設けられている孔を充填している金属配線によって、サイリスタ構造のカソードと接続されていてよい。すなわち、第２電極は、ビア配線によって、ｎ＋型カソード領域に接続されているカソード電極に接続されていてよい。ビア配線（金属配線）として、高濃度の不純物（例えば、１×１０１９ｃｍ−３以上）を含むポリシリコン，タングステン，アルミニウム等が挙げられる。
【００１５】
サイリスタ構造は、電源線と接地線の間で、保護対象回路と並列に接続されていてよい。また、半導体層上に設けられている絶縁膜内に配置されている素子も、保護対象回路と並列に接続されていてよい。サイリスタ構造及び絶縁膜内に配置されている素子は、保護対象回路よりも上流で、電源線に接続されていてよい。これにより、電源線に過電圧（サージ等）が印加されたときに、保護対象回路に過電圧が印加されることを防止することができる。
【実施例】
【００１６】
（第１実施例）
図１及び図２を参照し、保護回路１００で用いられる半導体装置８０について説明する。図１に示すように、保護回路１００は、電源線１０と接地線２の間で、ＩＣ回路６と並列に接続されている。ＩＣ回路６は、保護対象回路の一例である。保護回路１００は、ＩＣ回路よりも上流（電源Ｖ側）で電源線１０に接続されている。保護回路１００は、キャパシタＣと半導体装置８０を備えている。半導体装置８０は、電源線１０と接地線２の間でキャパシタＣと並列に接続されており、キャパシタＣよりも上流で電源線１０に接続されている。半導体装置８０は、サイリスタ（ＳＣＲ）と抵抗ＲとコイルＬを備えている。
【００１７】
半導体装置８０は、第１電極８と第２電極４を備えている。第１電極８及び第２電極４は、一対の電極の一例である。第１電極８は、電源線１０によって、ＩＣ回路６及びキャパシタＣと接続されている。第２電極４は、接地線２によって、ＩＣ回路６及びキャパシタＣと接続されている。第１電極８及び第２電極４は、半導体装置８０の外部電極である。サイリスタのアノードＡが電源線１０に接続されており、カソードＫが接地線２に接続されている。また、抵抗Ｒ及びコイルＬは、サイリスタと直列に接続されている。電源線１０は、抵抗Ｒ及びコイルＬとサイリスタ（アノードＡ）との間に接続されている。電源Ｖから供給される電流は、抵抗Ｒ及びコイルＬを通過して、ＩＣ回路６に供給される。
【００１８】
図２に示すように、半導体装置８０は、半導体層５０と、半導体層５０上に設けられている絶縁膜６０と、絶縁膜６０上に設けられている第１電極８及び第２電極４を備えている。半導体層５０は、ｐ型の半導体基板５４と、サイリスタ構造が作りこまれている素子形成層５２を備えている。素子形成層５２は、ｎ型半導体領域３２と、ｎ型半導体領域３２内に設けられているｐ型ウェル領域３４と、ｐ型ウェル領域３４内に設けられているｎ＋型カソード領域３６と、ｐ型ウェル領域３４内に設けられているｐ＋型コンタクト領域３８と、ｎ型半導体領域３２内に設けられているｐ＋型アノード領域４８と、ｎ型半導体領域３２内に設けられているｎ＋型コンタクト領域４６を備えている。
【００１９】
ｐ型ウェル領域３４は、ｎ型半導体領域３２内の一部に設けられており、素子形成層５２の表面に露出している。ｐ型ウェル領域３４が設けられていない部分では、ｎ型半導体領域３２が素子形成層５２の表面に露出している。ｎ＋型カソード領域３６は、ｐ型ウェル領域３４内の一部に設けられており、素子形成層５２の表面に露出している。ｎ＋型カソード領域３６は、ｐ型ウェル領域３４によって、ｎ型半導体領域３２から分離されている。ｎ＋型カソード領域３６と、ｐ型ウェル領域３４と、ｎ型半導体領域３２によって、ｎｐｎトランジスタが構成されている。
【００２０】
ｐ＋型コンタクト領域３８は、ｎ＋型カソード領域３６から離れた位置で、ｐ型ウェル領域３４内の一部に設けられており、素子形成層５２の表面に露出している。カソード電極４０が、ｎ＋型カソード領域３６及びｐ＋型コンタクト領域３８と接するように、素子形成層５２の表面に設けられている。ｐ＋型コンタクト領域３８は、カソード電極４０とｐ型ウェル領域３４をオーミック接触させるための領域である。カソード電極４０は、接地線２に接続されている（図１も参照）。
【００２１】
ｐ＋型アノード領域４８は、ｐ型ウェル領域３４から離れた位置で、ｎ型半導体領域３２内の一部に設けられており、素子形成層５２の表面に露出している。ｐ＋型アノード領域４８は、ｎ型半導体領域３２によって、ｐ型ウェル領域３４から分離されている。ｐ＋型アノード領域４８とｎ型半導体領域３２とｐ型ウェル領域３４によって、ｐｎｐトランジスタが構成されている。ｐｎｐトランジスタ（領域４８，３２，３４）とｎｐｎトランジスタ（領域３６，３４，３２）によって、サイリスタが構成されている。
【００２２】
ｎ＋型コンタクト領域４６は、ｐ＋型アノード領域４８から離れた位置で、ｎ型半導体領域３２内の一部に設けられており、素子形成層５２の表面に露出している。アノード電極４４が、ｐ＋型アノード領域４８及びｎ＋型コンタクト領域４６と接するように、素子形成層５２の表面に設けられている。ｎ＋型コンタクト領域４６は、アノード電極４４とｎ型半導体領域３２をオーミック接触させるための領域である。アノード電極４４は、電源線１０に接続されている（図１も参照）。
【００２３】
絶縁膜６０が、素子形成層５２（半導体層５０）の表面に設けられている。絶縁膜の表面には、第１電極８と第２電極４が設けられている。絶縁膜６０は、素子形成層５２の表面の一部（電極４０，４４が設けられていない部分）と電極４０，４４の表面を覆っている。絶縁膜６０には、第１孔６５，第２孔６３及び第３孔６１が設けられている。また、絶縁膜６０内にコイル６８が配置されている。第１孔６５は、絶縁膜６０の中間部分から、絶縁膜６０の裏面まで伸びている。具体的には、第１孔６５は、コイル６８とアノード電極４４の間を伸びている。第２孔６３は、絶縁膜６０の中間部分から、絶縁膜６０の表面まで伸びている。第２孔６３は、第１電極８とコイル６８の間を伸びている。第３孔６１は、絶縁膜６０の表面から裏面まで伸びている。第３孔６１は、第２電極４とカソード電極４０の間を伸びている。
【００２４】
第１孔６５内に、埋込み配線７０が充填されている。埋込み配線７０は、第１金属配線の一例である。埋込み配線７０は、コイル６８とアノード電極４４を接続している。埋込み配線７０は、ｎ型不純物を１×１０１９ｃｍ−３含むポリシリコンである。埋込み配線７０に含まれる不純物として、例えばリンが挙げられる。なお、コイル６８は、公知の技術を利用して絶縁膜６０内に配置することができる。例えば、配線パターンが形成された複数の絶縁シートを積層し、各配線パターンを接続することにより、絶縁膜６０内にコイル６８を形成することができる。
【００２５】
第２孔６３内に、埋込み配線６６が充填されている。埋込み配線６６は、第２金属配線の一例である。埋込み配線６６は、第１電極８とコイル６８を接続している。埋込み配線６６の材料は、埋込み配線７０と同一である。また、埋込み配線６６の中間部分に、抵抗６４が設けられている。抵抗６４は、埋込み配線６６よりも不純物を低濃度に含むポリシリコンである。抵抗６４の不純物濃度は、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３に調整されている。埋込み配線６６と抵抗６４は、不純物濃度が異なる同一の材料（ポリシリコン）で構成されている。抵抗６４とコイル６８は、埋込み配線６６，７０によって、第１電極８とアノード電極４４の間に接続されている。
【００２６】
第３孔６１内に、埋込み配線６２が充填されている。埋込み配線６２は、第３金属配線の一例である。埋込み配線６２は、第２電極４とカソード電極４０を接続している。埋込み配線６２の材料は、埋込み配線６６，７０と同一である。
【００２７】
半導体装置８０の利点について説明する。半導体装置８０を備える保護回路１００では、電源Ｖから供給される電流は、アノード電極４４，コイル６８，抵抗６４，第１電極８を経て、ＩＣ回路６に供給される。そのため、電源線１０に過電圧が印加されたときに、サイリスタがオンする前に過電圧がＩＣ回路６に印加されることを防止することができる。また、半導体装置８０では、サイリスタ構造上に、コイル６８と抵抗６４が配置されており、コイル６８及び抵抗６４が、孔６３，６５内に充填された埋込み配線６６，７０によってサイリスタ構造に接続されている。埋込み配線６６，７０の太さ（断面積）は、孔６３，６５のサイズによって調整可能である。すなわち、埋込み配線６６，７０の太さを容易に太くすることができる。また、埋込み配線６６，７０でサイリスタ構造とコイル６８及び抵抗６４を接続することにより、配線長さも短くすることができる。半導体装置８０を用いることにより、コイル及び抵抗を、ボンデングワイヤ，プリント配線等でサイリスタに接続する従来の形態と比較して、配線抵抗が小さく、配線に寄生容量が生じることを抑制できる。
【００２８】
また、従来は、コイル及び抵抗を、回路基板上のサイリスタとは別の位置に配置する。半導体装置８０は、コイル及び抵抗がサイリスタ上に配置されているので、回路基板の面積を小さくすることができる。すなわち、半導体装置８０を用いることにより、小型の回路基板を実現することができる。なお、第３孔６１のサイズも調整可能であり、カソード電極４０と第２電極４も埋込み配線６２によって低抵抗に接続することができる。
【００２９】
また、図３に示す半導体装置８０ａのように、第１孔６５内の埋込み配線７０の中間部分に抵抗６４を形成してもよい。この場合、第２孔６３内は、埋込み配線６６のみであってよい。アノード電極４４から第１電極８に向けて、抵抗６４，コイル６８の順に配置することができる。
【００３０】
上記半導体装置８０では、埋込み配線６６の中間部分の不純物濃度を薄くし、埋込み配線６６内に抵抗６４を配置している。しかしながら、第２孔６３内は、不純物濃度が均一な埋込み配線で充填されてもよい。この場合、第２孔６３内に充填する埋込み配線の不純物濃度は、第３孔６１内を充填している埋込み配線６２より低濃度にする。すなわち、第２孔６３内を抵抗で充填する。同様に、半導体装置８０ａも、第１孔６５内が、埋込み配線６２より低濃度の埋込み配線で充填されていてよい。また、市販のコイル、抵抗を絶縁膜内に配置し、それらを埋込み配線で接続してもよい。
【００３１】
（第２実施例）
図４を参照し、半導体装置１８０について説明する。半導体装置１８０は、半導体装置８０ａの変形例であり、サイリスタ（ＳＣＲ）とキャパシタＣと抵抗ＲとコイルＬを備えている（図１も参照）。半導体装置１８０について、半導体装置８０ａと同一の構成については、半導体装置８０ａと同じ参照番号を付すことにより、説明を省略することがある。
【００３２】
半導体装置１８０では、第１電極１０８が埋込み配線６６に接続されており、第２電極１０４が埋込み配線６２に接続されている。また、絶縁膜６０の外部において、第１電極１０８と第２電極１０４の間に絶縁膜９０が設けられている。絶縁膜９０の厚みはおよそ１μｍである。キャパシタ９２が、第１電極１０８と絶縁膜９０と第２電極１０４によって構成されている。半導体装置１８０は、絶縁膜６０の外部にキャパシタ９２が設けられているということができる。なお、第１電極と第２電極の間に絶縁膜を設けてキャパシタを構成するという技術は、半導体装置８０（図２を参照）に適用することもできる。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
４，８：一対の電極
５０：半導体層
６０：絶縁膜
６１：第３孔
６２：第３金属配線
６３：第２孔
６５：第１孔
６６：第２金属配線
７０：第１金属配線
８０：半導体装置
ＳＣＲ：サイリスタ
Ｌ：コイル
Ｒ：抵抗
Ｃ：キャパシタ
【図１】
2018133359.tif 000003
【図２】
2018133359.tif 000004
【図３】
2018133359.tif 000005
【図４】
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