(57)【要約】【課題】低抵抗状態にある抵抗変化型メモリセルに接続された配線間の絶縁試験を適正に実施できる記憶装置を提供する。【解決手段】記憶装置は、第１方向に延びる第１配線と、前記第１配線と交差し、第２方向に延びる第２配線と、前記第１配線と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、前記第１配線と前記抵抗変化膜との間に設けられた中間層と、を備える。前記中間層は、前記第１配線に接し、絶縁性材料を含む。【選択図】図１
2018133436.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１配線と交差し、第２方向に延びる第２配線と、
前記第１配線と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、
前記第１配線と前記抵抗変化膜との間において、前記第１配線に接し、絶縁性材料を含む中間膜と、
を備えた記憶装置。
【請求項２】
前記中間膜は、前記第１配線と前記抵抗変化膜との間を電気的に接続する電流経路を含む請求項１記載の記憶装置。
【請求項３】
前記抵抗変化膜は、第１層と、前記第１層よりも高抵抗の第２層と、を含む請求項１または２に記載の記憶装置。
【請求項４】
前記第１層は、酸化チタニウムもしくは酸化タングステンを含み、
前記第２層は、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含む請求項３記載の記憶装置。
【請求項５】
第１方向に延びる導電性コアと、前記導電性コアを覆い前記第１方向に延びる金属層と、を含む第１配線と、
前記第１配線と交差し、第２方向に延びる第２配線と、
前記金属層と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、
前記第１配線を介して前記抵抗変化膜に電気的に接続された第３配線と、
を備え、
前記第１配線は、前記導電性コアと前記金属層との間、および、前記導電性コアと前記第３配線との間の少なくともいずれか一方に設けられ、絶縁性材料を含む中間層を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
記憶装置には、例えば、複数の抵抗変化型メモリセルと、メモリセルに接続された配線と、を備えるものがある。このような記憶装置では、例えば、低抵抗状態のメモリセルに流れるセル電流と、配線間リークと、を区別することが難しく、配線間の絶縁の良否を判定できない場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−７２５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、低抵抗状態にある抵抗変化型メモリセルに接続された配線間の絶縁試験を適正に実施できる記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１配線と交差し、第２方向に延びる第２配線と、前記第１配線と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、前記第１配線と前記抵抗変化膜との間に設けられた中間層と、を備える。前記中間層は、前記第１配線に接し、絶縁性材料を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置を示す模式断面図である。
【図２】第１実施形態に係る記憶装置のメモリセルを示す模式断面図である。
【図３】第１実施形態の第１変形例に係る記憶装置を示す模式断面図である。
【図４】第１実施形態の第２変形例に係る記憶装置を示す模式断面図である。
【図５】第２実施形態に係る記憶装置を示す模式断面図である。
【図６】第２実施形態の第１変形例に係る記憶装置を示す模式断面図である。
【図７】第２実施形態の第２変形例に係る記憶装置を示す模式断面図である。
【図８】第３実施形態に係る記憶装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、抵抗変化型不揮発性記憶装置であり、ワード線１０と、ビット線２０と、抵抗変化膜３０と、を備える。ワード線１０は、例えば、Ｙ方向に延在し、Ｚ方向に延びるビット線２０と交差する。抵抗変化膜３０は、ワード線１０とビット線２０とが交差する部分において、両者の間に設けられる。
【００１０】
図１に示すように、絶縁膜４１および４３の上に複数のワード線１０が積層される。絶縁膜４１および４３は、図示しない基板、例えば、シリコン基板上に積層される。絶縁膜４１は、例えば、シリコン窒化膜であり、絶縁膜４３は、例えば、シリコン酸化膜である。
【００１１】
ワード線１０は、例えば、絶縁膜４５を介してＺ方向に積層される。ワード線１０は、例えば、窒化チタニウム（ＴｉＮ）を含み、絶縁膜４５は、例えば、シリコン酸化膜である。最上層のワード線１０の上には、絶縁膜４７が設けられる。絶縁膜４７は、例えば、シリコン酸化膜である。
【００１２】
ビット線２０は、ワード線１０および絶縁膜４３、４５、４７の端面に沿ってＺ方向に延びる。ビット線２０は、例えば、ワード線１０および絶縁膜４３、４５、４７を分断するスリットＳＴの内部に設けられる。ビット線２０は、例えば、導電性コア２１と、金属層２３と、を含む。金属層２３は、例えば、導電性コア２１の側面を覆い、Ｚ方向に延びる。導電性コア２１は、例えば、シリコンを含む。金属層２３は、例えば、ＴｉＮを含む。また、記憶装置１は、例えば、Ｙ方向に延びるスリットＳＴに沿って配置された複数のビット線２０を含む。
【００１３】
ビット線２０は、さらに絶縁膜４１を貫き、グローバルビット線５０に接続される。グローバルビット線５０は、例えば、図示しない周辺回路に電気的に接続される。グローバルビット線５０は、例えば、ＴｉＮを含む。
【００１４】
抵抗変化膜３０は、低抵抗層３１と、バリア層３３と、を積層した構造を有する。ここで、「低抵抗層」は、バリア層よりも低抵抗であることを意味する。低抵抗層３１は、例えば、酸化チタニウム（ＴｉＯ２）もしくは酸化タングステン（ＷＯ３）を含む。バリア層３３は、例えば、アモルファスシリコン（α−Ｓｉ）を含む。また、バリア層３３は、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含んでも良い。
【００１５】
記憶装置１は、ワード線１０と抵抗変化膜３０との間に設けられた中間膜６０をさらに含む。中間膜６０は、絶縁性材料を含み、ワード線１０に接する。中間膜６０は、例えば、抵抗変化膜３０とは異なる材料を含む。中間膜６０は、例えば、シリコン酸化膜である。また、中間膜６０は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブおよび酸化チタニウムのうちの１つを含む。
【００１６】
中間膜６０および抵抗変化膜３０は、例えば、ＡＬＤ（Atomic Layer Deposition）を用いてスリットＳＴの壁面上に積層される。中間膜６０は、スリットＳＴの壁面上に形成された後、ワード線１０とビット線２０との間に電圧を印加するまでの間の初期状態において絶縁膜である。一方、抵抗変化膜３０は、初期状態において低抵抗状態にあり、所定の電圧をワード線１０とビット線２０との間に印加することにより、低抵抗状態から高抵抗状態に可逆的に遷移する。
【００１７】
例えば、ワード線１０とビット線２０との間にリセット電圧を印加した時、中間膜６０は、導通状態となり、ワード線１０と抵抗変化膜３０とを電気的、且つ、不可逆的に接続する。その後、抵抗変化膜３０は、低抵抗状態から高抵抗状態へと遷移する。なお、本明細書では、抵抗変化膜３０を高抵抗状態から低抵抗状態へ遷移させることをセットとし、その逆をリセットとして説明する。
【００１８】
例えば、初期状態において低抵抗状態ある抵抗変化膜３０および絶縁膜である中間膜６０にリセット電圧を印加した場合、中間膜６０中に発生する電界により絶縁破壊が生じる。これにより、ワード線１０と抵抗変化膜３０とを電気的に接続する電流経路が形成される。その後、ワード線１０とビット線２０との間に印加されたリセット電圧により、抵抗変化膜３０は、低抵抗状態から高抵抗状態へと遷移する。
【００１９】
記憶装置１では、ワード線１０と抵抗変化膜３０との間に中間膜６０を設けることにより、初期状態において、ワード線１０間、ビット線２０間、および、ワード線１０とビット線２０との間が電気的に絶縁される。これにより、中間膜６０を絶縁破壊しない電圧下において各配線間の絶縁試験を実施することが可能となる。さらに、ワード線１０とビット線２０との間に、例えば、リセット電圧を印加し、中間層６０に電流経路を形成する。これにより、ワード線１０と抵抗変化膜３０とが電気的に接続され、ワード線１０とビット線２０との間に所定の電圧を印加し、メモリセルＭＣを動作させることができる。このように、初期状態において低抵抗状態にある抵抗変化膜３０を含むメモリセルＭＣにおいて、それらに接続された配線間の絶縁試験を適正に実施することが可能となる。
【００２０】
図２は、第１実施形態に係る記憶装置１のメモリセルＭＣを示す模式断面図である。メモリセルＭＣは、ワード線１０とビット線２０とが交差する部分に設けられ、例えば、抵抗変化膜３０の一部を含む。メモリセルＭＣは、ビット線２０に沿ってＺ方向に配置される。また、メモリセルＭＣは、ビット線２０の両側の側面において、ワード線１０と交差する部分にそれぞれ設けられる（図１参照）。
【００２１】
抵抗変化膜３０は、低抵抗層３１とバリア層３３とを積層した構造を有する。低抵抗層３１は、例えば、ＴｉＯ２などの金属酸化物を含む。バリア層３３は、低抵抗層３１よりも高抵抗である。例えば、抵抗変化膜３０が低抵抗状態にある時、低抵抗層３１中の電子は、バリア層３３を介してワード線１０側へトンネリングする。このため、ワード線１０とビット線２０との間の抵抗値は小さくなる。すなわち、バリア層３３は、低抵抗層３１からワード線１０側への電子のトンネリングが可能な厚さに設けられる。また、抵抗変化膜３０を形成した後、ワード線１０とビット線２０との間に電圧を印加する前の初期状態において、抵抗変化膜３０は低抵抗状態にある。
【００２２】
例えば、ビット線２０の電位をワード線１０の電位よりも高くすると、低抵抗層３１中の負の酸素イオンがビット線２０側に引き寄せられる。このため、低抵抗層３１とバリア層３３との界面近傍の電子状態が変化し、バリア層３３を介した電子のトンネリングが抑制される。この結果、抵抗変化膜３０は高抵抗状態へ遷移する。
【００２３】
一方、ワード線１０の電位をビット線２０の電位よりも高くすると、低抵抗層３１中の負の酸素イオンは、バリア層３３側へ移動する。これにより、低抵抗層３１とバリア層３３との界面近傍の電子状態が元へ戻り、バリア層３３を介した電子のトンネリングが可能となる。したがって、抵抗変化膜３０は、高抵抗状態から低抵抗状態へ遷移する。
【００２４】
例えば、初期状態の抵抗変化膜３０および中間膜６０にワード線１０およびビット線２０を介してリセット電圧を印加すると、中間膜６０中に高電界が生じ、絶縁破壊を起こす。これにより、中間層６０中に、電流経路であるフィラメントＦＬが形成される。そして、ワード線１０と抵抗変化膜３０との間は、フィラメントＦＬを介して電気的に接続され、セル電流ＩＣＥＬＬを流すことが可能となる。すなわち、中間膜６０は、数ボルトのリセット電圧によりフィラメントＦＬが形成される厚さを有する。
【００２５】
例えば、中間膜６０がシリコン酸化膜もしくはシリコン窒化膜の場合、その厚さは、数ナノメートルである。フィラメントＦＬは、例えば、シリコンの未結合手を介して電子が輸送される電流経路であっても良いし、ワード線１０もしくは抵抗変化膜３０から中間膜６０中に移動した金属イオンを介して電子が輸送される電流経路であっても良い。また、その両方であっても良い。
【００２６】
記憶装置１では、メモリセルＭＣのリセット電圧よりも低い電圧で配線間の絶縁試験を実施した後、メモリセルＭＣにリセット電圧を印加してワード線１０と抵抗変化膜３０との間を非可逆的に導通させる。これにより、メモリセルＭＣを正常に動作させるができる。
【００２７】
中間膜６０を設けない場合には、配線間リーク電流とセル電流ＩＣＥＬＬとを識別することが困難であり、配線間の絶縁の良否を判定することができない。本実施形態では、ワード線１０と抵抗変化膜３０との間に中間膜６０を設けることにより、配線間の絶縁試験を適正に実施することが可能となる。
【００２８】
なお、上記の抵抗変化膜３０および中間膜６０は例示であり、これらに限定される訳ではない。例えば、抵抗変化膜３０の構成および抵抗変化のメカニズムは、上記の例と異なるものであっても良いし、中間膜６０に形成される電流経路は、上記のフィラメントＦＬに限らず、ワード線１０と抵抗変化膜３０との間を不可逆的に導通させるものであれば良い。
【００２９】
図３は、第１実施形態の第１変形例に係る記憶装置２を示す模式断面図である。記憶装置２は、ワード線１０と、ビット線２０と、抵抗変化膜３０と、を備える。記憶装置２は、中間膜６５をさらに有し、中間膜６５は、ワード線１０と抵抗変化膜３０との間にそれぞれ設けられる。
【００３０】
図３に示すように、中間膜６５は、ワード線１０の端面上にそれぞれ設けられ、Ｚ方向において相互に離間した位置に配置される。中間膜６５は、例えば、スリットＳＴの壁面に露出したワード線１０の端面上に選択的に形成される。中間膜６５は、初期状態において絶縁膜であり、例えば、ワード線１０とビット線２０との間にリセット電圧を印加した時、ワード線１０と抵抗変化膜３０との間を電気的に接続する電流経路が形成される厚さを有する。
【００３１】
中間膜６５は、スリットＳＴの壁面に露出したワード線１０の端面上に選択的に形成される。例えば、スリットＳＴの壁面に露出したワード線１０を選択的にエッチングし、その端面を後退させた後、スリットＳＴの内面上に中間膜６５となる絶縁膜を形成する。続いて、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、ワード線１０の端面上に形成された部分を残して、絶縁膜を除去する。また、ワード線１０の端面を酸化することにより、中間膜６５となる金属酸化膜を形成しても良い。さらに、ワード線１０の端面上に中間膜６５となる絶縁膜を選択的に堆積しても良い。中間膜６５は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブおよび酸化チタニウムのうちの１つを含む。
【００３２】
図４は、第１実施形態の第２変形例に係る記憶装置３を示す模式断面図である。記憶装置３では、ビット線２０と抵抗変化膜３０との間に中間膜６０が設けられる。中間膜６０は、ビット線２０に接するように設けられる。また、中間膜６０は、ビット線２０に沿ってＺ方向に延在し、初期状態においてビット線２０と抵抗変化膜３０との間を電気的に絶縁する。これにより、抵抗変化膜３０が初期状態において低抵抗であったとしても、ビット線２０間、および、ワード線１０とビット線２０との間の絶縁試験を実施することができる。
【００３３】
さらに、Ｚ方向に積層された複数のワード線１０のうちの１つと、ビット線２０と、の間に、例えば、リセット電圧が印加された時、中間膜６０の内部において絶縁破壊が生じ、ビット線２０と抵抗変化膜３０との間を電気的に接続する電流経路が形成される。これにより、メモリセルＭＣを正常に動作させることができる。この例においても、メモリセルＭＣは、ワード線１０とビット線２０とが交差する部分に設けられ、抵抗変化膜３０の一部を含む。
【００３４】
初期状態において抵抗変化膜３０が低抵抗状態にある場合、この例では、ワード線１０間の絶縁試験を実施することはできないが、少なくとも１つのワード線１０と、ビット線２０と、の間にリセット電圧を印加すれば、ビット線２０と抵抗変化膜３０との間を電気的に接続する電流経路を形成することができる。すなわち、記憶装置１および２では、メモリセルＭＣを動作させるために、Ｚ方向に積層されたすべてのワード線１０とビット線２０との間にそれぞれリセット電圧を印加する必要があるが、記憶装置３では、Ｚ方向に積層されたワード線１０の少なくとも１つと、ビット線２０と、の間にリセット電圧を印加すればよい。
【００３５】
［第２実施形態］
図５は、第２実施形態に係る記憶装置４を示す模式断面図である。記憶装置２は、ワード線１０と、ビット線２０と、抵抗変化膜３０と、を備える。抵抗変化膜３０は、低抵抗層３１とバリア層３３とを含み、初期状態において低抵抗である。
【００３６】
ワード線１０は、絶縁膜４３上においてＺ方向に積層される。Ｚ方向において隣り合うワード線１０の間には、絶縁膜４５が設けられ、ワード線１０間を電気的に絶縁する。ワード線１０は、例えば、Ｙ方向に延在する。
【００３７】
抵抗変化膜３０は、スリットＳＴの内壁上に設けられる。スリットＳＴは、例えば、Ｙ方向に延在し、ワード線１０および絶縁膜４３、４５、４７を分断する。ビット線２０は、抵抗変化膜３０が形成された後のスリットＳＴの内部に形成され、Ｚ方向に延在する。また、記憶装置４は、スリットＳＴに沿ってＹ方向に配置された複数のビット線２０を含む。メモリセルＭＣは、各ワード線１０とビット線２０とが交差する部分にそれぞれ設けられ、抵抗変化膜３０の一部を含む。
【００３８】
図５に示すビット線２０は、導電性コア２１と、金属層２３と、中間層２５と、を含む。中間層２５は、導電性コア２１と金属層２３との間に設けられ、導電性コア２１に沿ってＺ方向に延在する。中間層２５は、例えば、ワード線１０とビット線２０との間に電圧を印加する前の初期状態において絶縁層であり、導電性コア２１と金属層２３との間を電気的に絶縁する。中間層２５は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブおよび酸化チタニウムのうちの１つを含む。
【００３９】
図５に示すように、導電性コア２１および中間層２５は、絶縁膜４１中に延在し、グローバルビット線５０に電気的に接続される。金属層２３は、スリットＳＴの内部において、中間層２５と抵抗変化膜３０との間に設けられる。
【００４０】
記憶装置４では、中間層２５を設けることにより、抵抗変化膜３０が低抵抗状態にある場合に、ビット線２０間、および、ワード線１０とビット線２０との間の絶縁試験を実施することができる。さらに、ワード線１０と導電性コア２１との間に、例えば、リセット電圧を印加することにより中間層２５の内部に絶縁破壊を生じさせ、導電性コア２１と金属層２３との間に電流経路を形成することができる。これにより、メモリセルＭＣを動作させることができる。なお、中間層２５に形成される電流経路は、例えば、図２に示すフィラメントＦＬである。
【００４１】
記憶装置４においても、Ｚ方向に積層されたワード線１０の少なくとも１つと、ビット線２０と、の間にリセット電圧を印加することにより、導電性コア２１と金属層２３とを電気的に接続することができる。
【００４２】
図６は、第２実施形態の第１変形例に係る記憶装置５を示す模式断面図である。記憶装置５でも、ビット線２０は、導電性コア２１と、金属層２３と、中間層２５と、を含む。
【００４３】
図６に示す中間層２５は、第１部分２５Ａと、第２部分２５Ｂと、を含む。第１部分２５Ａは、導電性コア２１に沿ってＺ方向に延在する。第２部分２５Ｂは、導電性コア２１とグローバルビット線５０との間に位置する。
【００４４】
中間層２５は、初期状態において、導電性コア２１とグローバルビット線５０との間、および、導電性コア２１と金属層２３との間を電気的に絶縁する。これにより、例えば、抵抗変化膜３０が低抵抗状態にある場合に、グローバルビット線５０間の絶縁試験を実施することができる。
【００４５】
さらに、中間層２５は、ワード線１０とグローバルビット線５０との間に、例えば、リセット電圧を印加した場合に、導電性コア２１とグローバルビット線５０との間、および、導電性コア２１と金属層２３との間にそれぞれ電流経路が形成される厚さを有する。すなわち、電流経路は、第１部分２５Ａおよび第２部分２５Ｂにそれぞれ少なくとも１つ形成され、例えば、図２に示すフィラメントＦＬである。これにより、記憶装置５では、グローバルビット線５０間の絶縁試験を実施した後において、メモリセルＭＣを動作させることができる。
【００４６】
図７は、第２実施形態の第２変形例に係る記憶装置６を示す模式断面図である。記憶装置６は、ワード線１０と、ビット線２０と、抵抗変化膜３０と、を備える。記憶装置６は、ビット線２０とグローバルビット線５０との間に設けられた中間膜７０をさらに備える。
【００４７】
図７に示すように、ビット線２０は、導電性コア２１と金属層２３とを含み、中間膜７０は、絶縁膜４１中に延在する導電性コア２１の下端部と、グローバルビット線５０と、の間に設けられる。中間膜７０は、初期状態において、導電性コア２１とグローバルビット線５０との間を電気的に絶縁する。これにより、例えば、抵抗変化膜３０が低抵抗状態にある場合に、グローバルビット線５０間の絶縁試験を実施することができる。
【００４８】
中間膜７０は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブおよび酸化チタニウムのうちの１つを含む。また、中間膜７０は、抵抗変化膜３０が低抵抗状態にある時に、ワード線１０とグローバルビット線５０との間に、例えば、リセット電圧を印加することにより、導電性コア２１とグローバルビット線５０との間に電流経路が形成される厚さを有する。中間膜７０に形成される電流経路は、例えば、図２に示すフィラメントＦＬである。これにより、記憶装置６では、グローバルビット線５０間の絶縁試験を実施した後において、メモリセルＭＣを動作させることができる。
【００４９】
［第３実施形態］
図８は、第３実施形態に係る記憶装置７を示す模式断面図である。記憶装置７は、３次元配置された抵抗変化型メモリセルＭＣを含む不揮発性記憶装置である。記憶装置７は、Ｙ方向に延在するワード線１０と、ワード線１０と交差し、Ｚ方向に延在するローカルビット線８０と、抵抗変化膜３０と、を備える。抵抗変化膜３０は、ワード線１０と、ローカルビット線８０と、の間に設けられる。なお、図８では、記憶装置７の構成を示すために、各配線間に設けられる絶縁膜を省略している。
【００５０】
図８に示すように、記憶装置７は、Ｘ方向に延びる複数のグローバルビット線５０をさらに備える。グローバルビット線５０は、Ｙ方向に並べて配置される。各グローバルビット線５０には、複数のローカルビット線８０がＴＦＴ（Thin Film Transistor）を介して接続される。ワード線１０は、グローバルビット線５０の上方において、ローカルビット線８０に沿ってＺ方向に積層される。抵抗変化膜３０は、例えば、ローカルビット線８０に沿ってＺ方向に延在し、Ｚ方向に積層されたワード線１０とローカルビット線８０との間に位置する。
【００５１】
ＴＦＴは、半導体層９０と、ゲート電極９７と、ゲート絶縁膜９９と、を含む。半導体層９０は、Ｚ方向に延在し、ドレイン領域９１、チャネル領域９３およびソース領域９５を含む。ゲート電極９７は、Ｘ方向において、半導体層９０の両側に設けられ、ゲート絶縁膜９９を介してチャネル領域９３に向き合う。また、ゲート電極９７は、Ｙ方向に延在し、複数のＴＦＴに共有される。
【００５２】
記憶装置７のメモリセルＭＣは、ワード線１０がローカルビット線８０と交差する分部にそれぞれ設けられ、抵抗変化膜３０の一部を含む。メモリセルＭＣは、Ｘ方向において、ローカルビット線８０の両側に設けられる。また、Ｘ方向において隣り合うローカルビット線８０の間に位置するワード線１０は、Ｘ方向において、その両側に位置するメモリセルＭＣに共有される。
【００５３】
さらに、記憶装置７は、ワード線１０と抵抗変化膜３０との間に、図示しない中間膜６０（図１参照）を含む。中間膜６０は、ワード線１０とローカルビット線８０との間に電圧を印加する前の初期状態において絶縁膜であり、抵抗変化膜３０が初期状態において低抵抗である場合に、各配線間の絶縁試験を可能とする。さらに、ワード線１０とローカルビット線８０との間に、抵抗変化膜３０を高抵抗状態に遷移させるリセット電圧を印加すると、ワード線１０と抵抗変化膜３０とを電気的に接続する電流経路が中間膜６０中に形成され、メモリセルＭＣを動作させることができる。
【００５４】
また、記憶装置７は、ローカルビット線８０と抵抗変化膜３０との間に中間膜６０を備えても良い（図４参照）。さらに、中間膜６０に変えて、中間層２５（図５参照）を含むローカルビット線８０を配置しても良いし、ローカルビット線８０とＴＦＴとの間に中間膜７０（図７参照）を配置しても良い。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１〜７…記憶装置、  １０…ワード線、  ２０…ビット線、  ２１…導電性コア、  ２３…金属層、  ２５…中間層、  ２５Ａ…第１部分、  ２５Ｂ…第２部分、  ３０…抵抗変化膜、  ３１…低抵抗層、  ３３…バリア層、  ４１、４３、４５、４７…絶縁膜、  ５０…グローバルビット線、  ６０、６５、７０…中間膜、  ８０…ローカルビット線、  ９０…半導体層、  ９１…ドレイン領域、  ９３…チャネル領域、  ９５…ソース領域、  ９７…ゲート電極、  ９９…ゲート絶縁膜、  ＦＬ…フィラメント、  ＩＣＥＬＬ…セル電流、  ＭＣ…メモリセル、  ＳＴ…スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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