(57)【要約】【課題】撮像装置の高性能化を阻害することなく小型化することができるアナログ信号バス駆動回路を提供する。【解決手段】本発明にかかるアナログ信号バス駆動回路は、それぞれ所定のアナログ信号を信号出力アンプを介して信号線に出力し、前記アナログ信号をシールドドライブアンプを介してシールド線に出力する複数の信号源を備える。前記アナログ信号バス駆動回路は、前記シールド線は前記信号線に沿ってかつ前記信号線の少なくとも一部を囲むように形成され、前記信号出力アンプは前記各信号源に対応して設けられ、前記各信号出力アンプを順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を順次かつ時分割で前記信号線に出力する時分割制御回路を備える。【選択図】図１
2018148274.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ所定のアナログ信号を信号出力アンプを介して信号線に出力し、前記アナログ信号をシールドドライブアンプを介してシールド線に出力する複数の信号源を備えたアナログ信号バス駆動回路であって、
前記シールド線は前記信号線に沿ってかつ前記信号線の少なくとも一部を囲むように形成され、
前記信号出力アンプは前記各信号源に対応して設けられ、
前記各信号出力アンプを順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を順次かつ時分割で前記信号線に出力する時分割制御回路を備えたことを特徴とするアナログ信号バス駆動回路。
【請求項２】
前記シールドドライブアンプは前記各信号源に対応して設けられ、
前記時分割制御回路はさらに、前記各シールドドライブアンプを、対応する前記各信号出力アンプとともに順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を前記シールド線に出力することを特徴とする請求項１記載のアナログ信号バス駆動回路。
【請求項３】
前記シールドドライブアンプは前記信号線と前記シールド線との間に挿入されるように設けられることを特徴とする請求項１記載のアナログ信号バス駆動回路。
【請求項４】
前記シールド線は前記信号線に沿って複数のシールド線に分割され、
前記分割されたシールド線毎に前記シールドドライブアンプを設けたことを特徴とする請求項３記載のアナログ信号バス駆動回路。
【請求項５】
前記シールドドライブアンプは、前記信号出力アンプから前記シールドドライブアンプまでに配線長が前記シールド線に沿って設けられた前記信号線の部分までの配線長よりも短くなるように設けられたことを特徴とする請求項４記載のアナログ信号バス駆動回路。
【請求項６】
所定の複数の前記信号源に対して各１つの前記シールドドライブアンプを設けたことを特徴とする請求項３〜５のうちのいずれか１つに記載のアナログ信号バス駆動回路。
【請求項７】
各１つの前記シールドドライブアンプの入力端子又は出力端子が対応する前記シールド線の実質的に中央の位置に接続されることを特徴とする請求項６記載のアナログ信号バス駆動回路。
【請求項８】
前記信号出力アンプ及び前記シールドドライブアンプはそれぞれ、実質的に１倍の電圧利得を有し、
前記シールドドライブアンプの入力端子に挿入され、入力されるアナログ信号を交流的に結合して出力するキャパシタを備え、所定の期間毎に前記入力されるアナログ信号に対して直流再生を行うことを特徴とする請求項１〜７のうちのいずれか１つに記載のアナログ信号バス駆動回路。
【請求項９】
複数の前記信号線を備えたことを特徴とする請求項１〜８のうちのいずれか１つに記載のアナログ信号バス駆動回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載のアナログ信号バス駆動回路を備えたことを特徴とする光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号バス駆動回路、及びそれを用いた光電変換装置に関する。
【背景技術】
【０００２】
例えば、ＭＦＰのスキャナで使用されるＣＭＯＳリニアセンサ等の撮像装置は、一つの信号処理回路を複数の画素で共有することによって回路規模を縮小し、さらに微細化技術を組み合わせることによって、小型化、高性能化されている。
【０００３】
特許文献１は、アナログ信号バスを介して複数画素を一つのコンパレータに接続し、一つのコンパレータを用いて複数画素から出力されるアナログ信号をデジタル信号に変換するように構成された撮像素子を開示している。一つのコンパレータを複数画素で共有するように回路を構成し、撮像装置の回路規模を縮小している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、コンパレータ等の信号処理回路の共通化によって、画素と信号処理回路を接続するアナログ信号バスの配線長は長くなり、それに従ってアナログ信号バスに内在する寄生容量も増大する。また、微細化技術を用いることによってアナログ信号バスの配線抵抗及び寄生容量は増大し、アナログ信号バスに伝送されるアナログ信号は近接する他の信号からのクロストークを受けやすくなる。これらは、アナログ信号バス駆動回路を高性能化しつつ小型化することを阻害する要因となる。
【０００５】
本発明の目的は、アナログ信号バス駆動回路の高性能化を阻害することなく小型化することができるアナログ信号バス駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るアナログ信号バス駆動回路は、
それぞれ所定のアナログ信号を信号出力アンプを介して信号線に出力し、前記アナログ信号をシールドドライブアンプを介してシールド線に出力する複数の信号源を備えたアナログ信号バス駆動回路であって、
前記シールド線は前記信号線に沿ってかつ前記信号線の少なくとも一部を囲むように形成され、
前記信号出力アンプは前記各信号源に対応して設けられ、
前記各信号出力アンプを順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を順次かつ時分割で前記信号線に出力する時分割制御回路を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明に係るアナログ信号バス駆動回路によれば、アナログ信号バスに伝送されるアナログ信号への他の信号からのクロストークを防止し、寄生容量がアナログ信号バス導体に伝送されるアナログ信号に与える影響を大幅に削減することができる。これにより、アナログ信号バス駆動回路のスループットが向上し、従来よりも多くの画素をアナログ信号バスに接続することができる。従って、アナログ信号バス駆動回路の高性能化を阻害することなく装置を小型化することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。
【図２】図１の画素ブロック回路１−１〜１−Ｍの構成例を示す回路図である。
【図３】図１の画素ブロック回路１−１〜１−Ｍ、アナログ信号バス導体３０及びシールド導体４０の第１の配置例を示す平面図である。
【図４Ａ】図３のＡ−Ａ’線に沿った縦断面図である。
【図４Ｂ】図３のＢ−Ｂ’線に沿った縦断面図である。
【図４Ｃ】図３のＣ−Ｃ’線に沿った縦断面図である。
【図５】図１の画素ブロック回路１−１〜１−Ｍ、アナログ信号バス導体３０及びシールド導体４０の第２の配置例を示す平面図である。
【図６Ａ】図５のＤ−Ｄ’線に沿った縦断面図である。
【図６Ｂ】図５のＥ−Ｅ’線に沿った縦断面図である。
【図６Ｃ】図５のＦ−Ｆ’線に沿った縦断面図である。
【図７】本発明の実施形態２に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。
【図８】図７の画素ブロック回路４−１〜４−Ｍ及びシールドドライブアンプ回路５３Ａの構成例を示す回路図である。
【図９】図７の画素ブロック回路４−１〜４−Ｍ、シールドドライブアンプ回路５３Ａ、アナログ信号バス導体３１及びシールド導体４０の配置例を示す平面図である。
【図１０Ａ】図９のＧ−Ｇ’線に沿った縦断面図である。
【図１０Ｂ】図９のＨ−Ｈ’線に沿った縦断面図である。
【図１０Ｃ】図９のＩ−Ｉ’線に沿った縦断面図である。
【図１１Ａ】図９のＪ−Ｊ’線に沿った縦断面図である。
【図１１Ｂ】図９のＫ−Ｋ’線に沿った縦断面図である。
【図１１Ｃ】図９のＬ−Ｌ’線に沿った縦断面図である。
【図１２】図８の構成例の変形例を示す回路図である。
【図１３】本発明の実施形態３に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。
【図１４】図１３の画素ブロック回路４−１〜４−Ｍ、シールドドライブアンプ回路５３、アナログ信号バス導体３１及びシールド導体４０の配置例を示す平面図である。
【図１５Ａ】図１４のＯ−Ｏ’線に沿った縦断面図である。
【図１５Ｂ】図１４のＰ−Ｐ’線に沿った縦断面図である。
【図１５Ｃ】図１４のＱ−Ｑ’線に沿った縦断面図である。
【図１６Ａ】図１４のＲ−Ｒ’線に沿った縦断面図である。
【図１６Ｂ】図１４のＳ−Ｓ’線に沿った縦断面図である。
【図１６Ｃ】図１４のＴ−Ｔ’線に沿った縦断面図である。
【図１７】本発明の実施形態４に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。
【図１８】図１７の画素ブロック回路４−１〜４−Ｍ、シールドドライブアンプ回路５３、アナログ信号バス導体３１及びシールド導体４０の配置例を示す平面図である。
【図１９Ａ】図１８のＵ−Ｕ’線に沿った縦断面図である。
【図１９Ｂ】図１８のＶ−Ｖ’線に沿った縦断面図である。
【図１９Ｃ】図１８のＷ−Ｗ’線に沿った縦断面図である。
【図２０Ａ】図１８のＸ−Ｘ’線に沿った縦断面図である。
【図２０Ｂ】図１８のＹ−Ｙ’線に沿った縦断面図である。
【図２０Ｃ】図１８のＺ−Ｚ’線に沿った縦断面図である。
【図２１】本発明の実施形態５に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。
【図２２Ａ】図２１の画素ブロック回路４−１−１〜４−Ｎ−Ｍ、シールドドライブアンプ回路５３、アナログ信号バス導体３０−１〜３０−Ｎ及びシールド導体４０−１〜４０−Ｎの配置例を示す平面図である。
【図２２Ｂ】図２２Ａのアナログ信号バス導体３１−１〜３１−Ｎ、シールド導体３４−１〜３４−Ｎ、ビア導体４１−１〜４１−Ｎ、ビア導体４３−１〜４３−Ｎ及び絶縁層１５を除去したときの平面図である。
【図２３Ａ】図２２ＡのＡＡ−ＡＡ’線に沿った縦断面図である。
【図２３Ｂ】図２２ＡのＡＢ−ＡＢ’線に沿った縦断面図である。
【図２３Ｃ】図２２ＡのＡＣ−ＡＣ’線に沿った縦断面図である。
【図２４Ａ】図２２ＡのＡＤ−ＡＤ’線に沿った縦断面図である。
【図２４Ｂ】図２２ＡのＡＥ−ＡＥ’線に沿った縦断面図である。
【図２４Ｃ】図２２ＡのＡＦ−ＡＦ’線に沿った縦断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１０】
実施形態１
図１は本発明の実施形態１に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図１のアナログ信号バス駆動回路は、シフトレジスタ２と、複数Ｍ個の画素ブロック回路１−ｍ（ｍ＝１，２，…，Ｍ）と、アナログ信号バス導体３１，３２と、シールド導体３４，３５，３６及びビア導体４１と、信号処理回路３とを備える。ここで、アナログ信号バス導体３１，３２（信号線）は総称して符号３０を付し、シールド導体３４，３５，３６及びビア導体４１（シールド線）は総称して符号４０を付す。
【００１１】
図１において、シフトレジスタ２は、複数Ｍ個の遅延型フリップフロップのレジスタが縦続に接続されて構成される。シフトレジスタ２は、各画素ブロック回路１−ｍの動作を制御するためのデータＤＴをクロックＣＬＫに同期して順次遅延してイネーブル信号ＥＮ−ｍ（ｍ＝１，２，…，Ｍ）を各レジスタから出力する。
【００１２】
複数Ｍ個の画素ブロック回路１−ｍは、信号源５１と、アナログ信号出力アンプ回路５２（信号出力アンプ）と、選択スイッチ回路５４と、シールドドライブアンプ回路５３（シールドドライブアンプ）と、選択スイッチ回路５５とを備える。
【００１３】
各画素ブロック回路１−ｍにおいて、信号源５１は、複数の画素からの出力信号を時系列で単一の信号に合成する。単一の画素信号は、アナログ信号出力アンプ回路５２と、選択スイッチ回路５４と、アナログ信号バス導体３０とを介して信号処理回路３に出力されるとともに、シールドドライブアンプ回路５３と、選択スイッチ回路５５とを介してシールド導体４０に出力される。信号処理回路３は、入力されたアナログ信号をデジタル信号に変換するとともに所定の信号処理を行う。
【００１４】
図１において、シフトレジスタ２及び各画素ブロック回路１−ｍの選択スイッチ回路５４，５５は以下の時分割制御回路を構成する。時分割制御回路は、各信号出力アンプ回路５２及び各シールドドライブアンプ回路５３を順次かつ時分割で駆動する。これにより、各信号源５１からのアナログ信号を順次かつ時分割で信号線であるアナログ信号バス導体３０及びシールド線であるシールド導体４０に出力する時分割制御回路を構成する。
【００１５】
図２は、図１の画素ブロック回路１−ｍの構成例を示す回路図である。画素ブロック回路１−ｍは、信号源５１と、アナログ信号出力アンプ回路５２と、選択スイッチ回路５４と、シールドドライブアンプ回路５３と、選択スイッチ回路５５とを備える。
【００１６】
図２において、アナログ信号出力アンプ回路５２は、ＰチャネルＭＯＳトランジスタＱ１と、電流源５６とを備え、実質的に電圧利得１のソースフォロワ回路を構成する。電圧源ＶＤＤは、ＰチャネルＭＯＳトランジスタＱ１のドレイン及びソースと、電流源５６とを介して接地される。信号源５１から出力される単一の画素信号は、ＰチャネルＭＯＳトランジスタＱ１のゲートに入力される。アナログ信号出力アンプ回路５２からのアナログ信号は、ＰチャネルＭＯＳトランジスタＱ１のソースと電流源５６との接続点から選択スイッチ回路５４に出力される。
【００１７】
選択スイッチ回路５４は、ＰチャネルＭＯＳトランジスタＱ２と、ＮチャネルＭＯＳトランジスタＱ３と、インバータ５８とを備え、トランスミッションゲートを構成する。ＰチャネルＭＯＳトランジスタＱ２とＮチャネルＭＯＳトランジスタＱ３は並列に接続され、電圧源ＶＤＤはＮチャネルＭＯＳトランジスタＱ３のバックゲートに接続され、ＰチャネルＭＯＳトランジスタＱ２のバックゲートは接地される。図１のシフトレジスタ２からのイネーブル信号ＥＮ−ｍは、ＮチャネルＭＯＳトランジスタＱ３のゲートに入力されるとともに、インバータ５８を介してＰチャネルＭＯＳトランジスタＱ２のゲートに入力される。アナログ信号出力アンプ回路５２からのアナログ信号は、ＰチャネルＭＯＳトランジスタＱ２のソース及びドレインを介してアナログ信号バス導体３０に出力される。また、アナログ信号出力アンプ回路５２からのアナログ信号は、ＮチャネルＭＯＳトランジスタＱ３のソース及びドレインを介してアナログ信号バス導体３０に出力される。選択スイッチ回路５４からのアナログ信号はアナログ信号バス導体３０を介して信号処理回路３に入力される。
【００１８】
イネーブル信号ＥＮ−ｍがＨレベルを有するときは、アナログ信号出力アンプ回路５２からのアナログ信号はＰチャネルＭＯＳトランジスタＱ２のソース及びドレインと、ＮチャネルＭＯＳトランジスタＱ３のソース及びドレインとを介してアナログ信号バス導体３０に出力される。また、イネーブル信号ＥＮ−ｍがＬレベルを有するときは、アナログ信号出力アンプ回路５２からのアナログ信号は出力されない。
【００１９】
シールドドライブアンプ回路５３は、ＰチャネルＭＯＳトランジスタＱ４と、電流源５７とを備え、実質的に電圧利得１のソースフォロワ回路を構成する。電圧源ＶＤＤは、ＰチャネルＭＯＳトランジスタＱ４のドレイン及びソースと、電流源５７とを介して接地される。信号源５１から出力される単一の画素信号は、ＰチャネルＭＯＳトランジスタＱ４のゲートに入力される。シールドドライブアンプ回路５３からのアナログ信号は、ＰチャネルＭＯＳトランジスタＱ４のソースと電流源５７との接続点から選択スイッチ回路５５に出力される。
【００２０】
選択スイッチ回路５５は、ＰチャネルＭＯＳトランジスタＱ５と、ＮチャネルＭＯＳトランジスタＱ６と、インバータ５９とを備え、トランスミッションゲートを構成する。ＰチャネルＭＯＳトランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６は並列に接続され、電圧源ＶＤＤはＮチャネルＭＯＳトランジスタＱ６のバックゲートに接続され、ＰチャネルＭＯＳトランジスタＱ５のバックゲートは接地される。図１のシフトレジスタ２からのイネーブル信号ＥＮ−ｍは、ＮチャネルＭＯＳトランジスタＱ６のゲートに入力されるとともに、インバータ５８を介してＰチャネルＭＯＳトランジスタＱ５のゲートに入力される。シールドドライブアンプ回路５３からのアナログ信号は、ＰチャネルＭＯＳトランジスタＱ５のソース及びドレインを介してシールド導体４０に出力される。また、シールドドライブアンプ回路５３からのアナログ信号は、ＮチャネルＭＯＳトランジスタＱ５のソース及びドレインを介してシールド導体４０に出力される。
【００２１】
ここで、シフトレジスタ２からのイネーブル信号ＥＮ−ｍがＨレベルを有するときは、シールドドライブアンプ回路５３からのアナログ信号はＰチャネルＭＯＳトランジスタＱ５及びＮチャネルＭＯＳトランジスタＱ６を介してシールド導体４０に出力される。一方、シフトレジスタ２からのイネーブル信号ＥＮ−ｍがＬレベルを有するときは、シールドドライブアンプ回路５３からのアナログ信号はシールド導体４０に出力されない。
【００２２】
図３は、図１の画素ブロック回路１−ｍ、アナログ信号バス導体３１及びシールド導体４０の第１の配置例を示す平面図である。図４Ａは、図３のＡ−Ａ’線に沿った縦断面図である。図４Ｂは、図３のＢ−Ｂ’線に沿った縦断面図である。図４Ｃは、図３のＣ−Ｃ’線に沿った縦断面図である。
【００２３】
図４Ａにおいて、誘電体基板１０の裏面にはグランド導体１１が形成され、誘電体基板１０の表面には絶縁層１２、１３、１４、１５が順次に形成される。絶縁層１２にはアナログ信号バス導体３０（３１）及びシールド導体４０（３４，３５）以外のその他の信号導体３７が形成される。絶縁層１４にはシールド導体３５が形成される。絶縁層１５の表面にはアナログ信号バス導体３１及びシールド導体３４が形成される。絶縁層１５において、ビア導体４１はシールド導体３４とシールド導体３５とを接続するように形成される。誘電体基板１０に、画素ブロック回路１−ｍが形成される。
【００２４】
図４Ｂにおいて、誘電体基板１０の裏面にはグランド導体１１が形成され、誘電体基板１０の表面には絶縁層１２、１３、１４、１５が順次に形成される。絶縁層１２にはアナログ信号バス導体３０（３１）及びシールド導体４０（３４，３５，４１）以外のその他の信号導体３７が形成される。絶縁層１４にはシールド導体３５が形成される。絶縁層１５の表面にはアナログ信号バス導体３１及びシールド導体３４が形成される。絶縁層１５において、ビア導体４１はシールド導体３４とシールド導体３５とを接続するように形成される。
【００２５】
図４Ｃにおいて、誘電体基板１０の裏面にはグランド導体１１が形成される。また、誘電体基板１０の表面にはアナログ信号バス導体３０（３１）及びシールド導体４０（３４，３５，４１）以外のその他の信号導体３７と、絶縁層１３と、シールド導体３５と、絶縁層１５とが順番に形成される。絶縁層１５の表面にはアナログ信号バス導体３１及びシールド導体３４が形成される。絶縁層１５において、複数のビア導体４１はシールド導体３４とシールド導体３５とを接続するように形成される。
【００２６】
図３において、絶縁層１５の表面にはアナログ信号バス導体３０（３１）が画素ブロック回路１−ｍの選択スイッチ回路５４の出力端子１ａと接続されるように形成される。絶縁層１５の表面において、複数のシールド導体３４はアナログ信号バス導体３０（３１）を所定の間隔で挟み込むように形成される。複数のシールド導体３４のうちの一つのシールド導体３４は画素ブロック回路１−ｍの選択スイッチ回路５５の出力端子１ｂと接続される。シールド導体３５は、図４Ａ及び図４Ｂに示すようにアナログ信号バス導体３１の下面側に形成され、複数のビア導体４１は、図４Ａ、図４Ｂ及び図４Ｃに示すようにシールド導体３４とシールド導体３５とを接続するように形成される。
【００２７】
以上説明したように第１の配置例によれば、図３、図４Ａ及び図４Ｂにおいてシールド導体３５はアナログ信号バス導体３１の下面側に形成される。また、図３及び図４Ｂにおいて複数のシールド導体３４はアナログ信号バス導体３１の側面側の一部を所定の間隔で挟み込むように形成される。さらに、図３、図４Ａ、図４Ｂ及び図４Ｃにおいて複数のビア導体４１は複数のシールド導体３４とシールド導体３５とを接続するように形成される。すなわち、シールド導体４０（３４，３５，４１）は、アナログ信号バス導体３１の下面側及び側面側の一部を囲むように形成される。よって、アナログ信号バス導体３１に伝送されるアナログ信号はその他の信号導体に伝送される信号からのクロストークを受けにくい。一方で、アナログ信号バス導体３１は、シールド導体３４、３５及びビア導体４１との間に寄生容量を有する。しかし、選択スイッチ回路５５からシールド導体３４に出力されるアナログ信号は選択スイッチ回路５４からアナログ信号バス導体３１に出力されるアナログ信号と同相の信号である。従って、寄生容量によるアナログ信号バス導体３１に伝送されるアナログ信号への影響は大幅に抑制される。従って、アナログ信号駆動回路のスループットは向上する。
【００２８】
また、画素ブロック回路１−ｍを、二つのソースフォロワ回路と二つのトランスミッションゲートとを用いて構成することで、回路規模及び消費電力を小さくすることができる。なお、ソースフォロワ回路はＰチャネルＭＯＳトランジスタＱ１，Ｑ４を用いているが、ＮチャネルＭＯＳトランジスタを用いてもよい。ＮチャネルＭＯＳトランジスタを用いることによって、回路規模をより縮小することができる。複数Ｍ個の画素ブロック回路１−ｍは、互いに物理的に離れて配置されており、例えばＣＭＯＳリニアセンサにおいては例えば約３６ｍｍの範囲に分散配置される。また、シールド効果を高めるために、シールド導体４０（３４，３５，４１）はアナログ信号バス導体３０（３１）の周囲をできるだけ隙間無く囲んで形成されることが好ましい。
【００２９】
図５は、図１の画素ブロック回路１−ｍ、アナログ信号バス導体３０（３２）及びシールド導体４０（３４，３５，３６，４１，４２）の第２の配置例を示す平面図である。図６Ａは、図５のＤ−Ｄ’線に沿った縦断面図である。図６Ｂは、図５のＥ−Ｅ’線に沿った縦断面図である。図６Ｃは、図５のＦ−Ｆ’線に沿った縦断面図である。図５において、第２の配置例は第１の配置例と比較して以下の点で異なる。
（１）絶縁層１２において、図４Ａ及び図４Ｂのその他の信号導体３７に代えて、シールド導体３６が形成される。
（２）絶縁層１４において、図４Ａ及び図４Ｂのシールド導体３５に加えて、アナログ信号バス導体３２が画素ブロック回路１−ｍの選択スイッチ回路５４の出力端子１ａと接続されるように形成される。
（３）絶縁層１３において、複数のビア導体４２がさらに複数のシールド導体３５とシールド導体３６とを接続するように形成される。
（４）絶縁層１５の表面において、図４Ａ及び図４Ｂのアナログ信号バス導体３１に代えて、シールド導体３４がアナログ信号バス導体３２の上面側に形成される。
【００３０】
以上説明したように、第２の配置例によれば、図５及び図６Ｂにおいてシールド導体３５はアナログ信号バス導体３２の側面側の一部を所定の間隔で挟み込むように形成される。図５、図６Ａ、図６Ｂ及び図６Ｃにおいてシールド導体３６はアナログ信号バス導体３２の下面側に形成される。図５、図６Ｂ及び図６Ｃにおいて複数のビア導体４２は複数のシールド導体３５とシールド導体３６とを接続するように形成される。このことは第１の配置例と同様である。図５、図６Ａ及び図６Ｂに示すように、第２の配置例においては、さらに、シールド導体３４はアナログ信号バス導体３２の上面側に形成され、複数のビア導体４１はシールド導体３４と複数のシールド導体３５とを接続するように形成される。すなわち、シールド導体４０（３４，３５，３６，４１，４２）はアナログ信号バス導体３２の下面側及び側面側の一部に加えてアナログ信号バス導体３２の上面側を囲むように形成される。従って、第２の配置例のシールド導体４０（３４，３５，３６，４１，４２）は、アナログ信号バス導体３２から外部にノイズが放射することと、外部からアナログ信号バス導体３２にノイズが進入することとを抑制する。
【００３１】
以上説明したように、実施形態１によれば、シールド導体４０（３４，３５，３６，４１，４２）はアナログ信号バス導体３０の周囲又はその一部を囲むように形成される。よって、アナログ信号バス導体３０に伝送されるアナログ信号はその他の信号からのクロストークを受けにくい。また、アナログ信号バス導体から外部へのノイズの放射と、外部からアナログ信号バス導体へのノイズの進入とを抑制できる。一方で、アナログ信号バス導体３０は、シールド導体４０（３４，３５，３６，４１，４２）との間に寄生容量を有する。しかし、シールド導体４０（３４，３５，３６，４１，４２）にはアナログ信号バス導体３０に出力されるアナログ信号と同相の信号を伝送させるので、寄生容量によるアナログ信号バス導体３０に伝送されるアナログ信号への影響は大幅に抑制される。従って、アナログ信号駆動回路のスループットは向上する。
【００３２】
実施形態２
図７は、本発明の実施形態２に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図７において、実施形態２は実施形態１と比較して以下の点で異なる。
（１）図１の複数Ｍ個の画素ブロック回路１−ｍに代えて、複数Ｍ個の画素ブロック回路４−ｍ（ｍ＝１，２，…，Ｍ）を備える。各画素ブロック回路４−ｍは、信号源５１と、アナログ信号出力アンプ回路５２と、選択スイッチ回路５４とを備え、図１のシールドドライブアンプ回路５３及び選択スイッチ回路５５を備えない。
（２）二つの画素ブロック回路４−ｍに対して一つのシールドドライブアンプ回路５３をさらに備え、各画素ブロック回路４−ｍからのアナログ信号はアナログ信号バス導体３１を介して各シールドドライブアンプ回路５３に入力される。さらに、図１のシールド導体４０に代えて、シールドドライブアンプ回路５３と同じ数に分割された複数個のシールド導体４０を備える。ここで、各シールドドライブアンプ回路５３は対応する各シールド導体４０と一対一の関係で接続され、各シールドドライブアンプ回路５３からのアナログ信号はそれぞれ対応するシールド導体４０に出力される。
【００３３】
図７において、各画素ブロック回路４−ｍはそれぞれ、信号源５１と、アナログ信号出力アンプ回路５２と、選択スイッチ回路５４とを備え、各イネーブル信号ＥＮ−ｍはそれぞれ対応する画素ブロック回路４−ｍの選択スイッチ回路５４に入力される。
【００３４】
図７において、シフトレジスタ２及び各画素ブロック回路１−ｍの選択スイッチ回路５４は以下の時分割制御回路を構成する。時分割制御回路は各信号出力アンプ回路５２を順次かつ時分割で駆動することで、各信号源５１からのアナログ信号を順次かつ時分割で、信号線であるアナログ信号バス導体３０に出力する。
【００３５】
以上説明したように、図７のブロック図によれば、各画素ブロック回路４−ｍはシールドドライブアンプ回路５３及び選択スイッチ回路５５を備えない。また、二つの画素ブロック回路４−ｍに対して一つのシールドドライブアンプ回路５３をさらに備える。よって、アナログ信号バス駆動回路に備えられるシールドドライブアンプ回路５３の総数は、図１の実施形態１と比較して１／２に減少する。従って、図７のアナログ信号バス駆動回路は、図１のアナログ信号バス駆動回路と比較して小型化できる。
【００３６】
なお、アナログ信号バス駆動回路は三つ以上の複数の画素ブロック回路４−ｍに対して一つのシールドドライブアンプ回路５３を備えてもよい。図１の実施形態１と比較してアナログ信号バス駆動回路を小型化するために、シールドドライブアンプ回路の総数は画素ブロック回路４−ｍの総数Ｍよりも小さいことが好ましい。
【００３７】
図８は、図７の画素ブロック回路４−ｍ及びシールドドライブアンプ回路５３Ａの構成例を示す回路図である。図８において、実施形態２は図２の実施形態１と比較して以下の点で異なる。
（１）図２のシールドドライブアンプ回路５３に代えて、シールドドライブアンプ回路５３Ａを備える。
（２）図２の選択スイッチ回路５５を備えない。
（３）図２におけるアナログ信号が信号源５１からシールドドライブアンプ回路５３へ入力することを削除し、選択スイッチ回路５４からのアナログ信号を、アナログ信号バス導体３１を介してシールドドライブアンプ回路５３Ａに入力させる。
【００３８】
図８において、シールドドライブアンプ回路５３Ａは、ＮチャネルＭＯＳトランジスタＱ８及び電流源５７を備え、実質的に電圧利得１のソースフォロワ回路を構成する。電圧源ＶＤＤは電流源５７と、ＮチャネルＭＯＳトランジスタＱ８のソース及びドレインとを介して接地される。図７の画素ブロック回路４の選択スイッチ回路５４からのアナログ信号はアナログ信号バス導体３１を介してＮチャネルＭＯＳトランジスタＱ８のゲートに入力される。シールドドライブアンプ回路５３Ａからのアナログ信号は、電流源５７とＮチャネルＭＯＳトランジスタＱ８のソースとの接続点からシールド導体４０に出力される。
【００３９】
以上説明したように、図８のシールドドライブアンプ回路５３Ａは、図２のシールドドライブアンプ回路５３と比較してＮチャネルＭＯＳトランジスタＱ８を用いて構成される。また、図８の実施形態２に係るアナログ信号バス駆動回路は選択スイッチ回路５５を備えない。よって、図８の実施形態２に係るアナログ信号バス駆動回路は図２の実施形態１に係るアナログ信号バス駆動回路と比較して小型化できる。
【００４０】
図９は、図７の画素ブロック回路４−ｍ、シールドドライブアンプ回路５３Ａ、アナログ信号バス導体３１、及びシールド導体４０（３４，３５，４１）の配置例を示す平面図である。図１０Ａは、図９のＧ−Ｇ’線に沿った縦断面図である。図１０Ｂは、図９のＨ−Ｈ’線に沿った縦断面図である。図１０Ｃは、図９のＩ−Ｉ’線に沿った縦断面図である。図１１Ａは、図９のＪ−Ｊ’線に沿った縦断面図である。図１１Ｂは、図９のＫ−Ｋ’線に沿った縦断面図である。図１１Ｃは、図９のＬ−Ｌ’線に沿った縦断面図である。図９及び図１０Ａ〜図１０Ｃにおいて、実施形態２は図３、図４Ａ、図４Ｂ及び図４Ｃの実施形態１に係る第１の配置例と比較して以下の点で異なる。
（１）絶縁層１４において、図４Ａ、図４Ｂ及び図４Ｃのシールド導体３５に代えて、複数のシールド導体３５が形成される。
【００４１】
以上説明したように、図９、図１１Ａ、図１１Ｂ及び図１１Ｃの配置例によれば、絶縁層１４において複数のシールド導体３５が形成され、絶縁層１５において複数のビア導体４１はシールド導体３４とシールド導体３５とを接続するように形成される。すなわち、アナログ信号バス駆動回路は分割された複数個のシールド導体４０（３４，３５，４１）を備える。従って、図３の実施形態１に係る第１の配置例と比較して、各シールドドライブアンプ回路５３Ａと一対一の関係で接続され、かつ分割された各シールド導体４０（３４，３５，４１）の配線長は短い。従って、図９の各シールド導体４０（３４，３５，４１）とアナログ信号バス導体３０（３１）との間に内在する寄生容量は、図３のシールド導体４０（３４，３５，４１）とアナログ信号バス導体３０（３１）との間に内在する寄生容量と比較して小さい。また、各シールド導体４０（３４，３５，４１）に内在する寄生抵抗は、図３のシールド導体４０（３４，３５，４１）に内在する寄生抵抗と比較して小さい。それ故、図９のシールドドライブアンプ回路５３Ａは、図３の画素ブロック回路１−ｍに備えられるシールドドライブアンプ回路５３と比較して、低い駆動能力を有するように構成でき、すなわち、より小型でかつより低消費電力であるように構成できる。
【００４２】
図１２は、図８の構成例の変形例を示す回路図である。図１２において、図８の構成例の変形例は以下の点で異なる。
（１）図８のシールドドライブアンプ回路５３Ａに代えて、シールドドライブアンプ回路５３Ｂを備える。シールドドライブアンプ回路５３Ｂは交流的に結合するカップリングキャパシタＣ１、選択スイッチ回路６０、ＰチャネルＭＯＳトランジスタＱ７及び電流源６１を備える。そして、ＰチャネルＭＯＳトランジスタＱ７及び電流源６１は実質的に電圧利得１のソースフォロワ回路を構成する。
【００４３】
図１２のシールドドライブアンプ回路５３Ｂにおいて、電圧源ＶＤＤはＰチャネルＭＯＳトランジスタＱ７のドレイン及びソースと、電流源６１とを介して接地される。直流再生電圧ＶＤＣは例えばトランスミッションゲートである選択スイッチ回路６０を介してカップリングキャパシタＣ１とＰチャネルＭＯＳトランジスタＱ７のゲートとの接続点に接続される。選択スイッチ回路５４からのアナログ信号は、カップリングキャパシタＣ１を介してＰチャネルＭＯＳトランジスタＱ７のゲートに入力される。選択スイッチ回路５４からのアナログ信号が入力されていないとき又は当該アナログ信号の電圧変化が少ないとき、クランプ信号ＣｌｍｐはオンしてＰチャネルＭＯＳトランジスタＱ７のゲートの電圧を直流再生電圧ＶＤＣにクランプさせるようにバイアスする。カップリングキャパシタＣ１を介してＰチャネルＭＯＳトランジスタＱ７のゲートに入力されるアナログ信号は、直流再生電圧ＶＤＣに重畳される。すなわち、所定の期間毎に入力されるアナログ信号に対して直流再生を行う。シールドドライブアンプ回路５３Ｂからのアナログ信号はＰチャネルＭＯＳトランジスタＱ７のソースと電流源６１との接続点からシールド導体４０に出力される。
【００４４】
以上説明したように、図１２の変形例によれば、選択スイッチ回路６０を含む回路を備えたので、ソースフォロワ回路に入力されるアナログ信号は直流再生電圧ＶＤＣに重畳される。よって、ソースフォロワ回路の動作点を選択スイッチ回路５４からのアナログ信号の電圧とは別の電圧に設定でき、ソースフォロワ回路はＰチャネルＭＯＳトランジスタを用いて構成できる。ＰチャネルＭＯＳトランジスタを用いることによって、図１２のシールドドライブアンプ回路５３Ｂは、図８のシールドドライブアンプ回路５３Ａと比較して小型化できる。
【００４５】
以上説明したように実施形態２によれば、二つの画素ブロック回路４−ｍに対して一つのシールドドライブアンプ回路５３Ａをさらに備えるので、図７のシールドドライブアンプ回路５３Ａの総数は図１のシールドドライブアンプ回路５３と比較して１／２に減少する。よって、図７の実施形態２によれば、アナログ信号バス駆動回路は図１の実施形態１と比較して小型化できる。また、アナログ信号バス駆動回路は分割された複数個のシールド導体４０を備えるので、図３の実施形態１に係る第１の配置例と比較して、各シールドドライブアンプ回路５３Ａと一対一の関係で接続される各シールド導体４０の配線長は短い。よって、配線間の寄生容量が小さくなり、低い駆動能力を有するように構成でき、より小型でかつより低消費電力であるように構成できる。
【００４６】
なお、アナログ信号バス駆動回路は三つ以上の複数の画素ブロック回路４−ｍに対して一つのシールドドライブアンプ回路５３Ａを備えてもよい。図１の実施形態１と比較してアナログ信号バス駆動回路を小型化するために、シールドドライブアンプ回路５３Ａの総数は画素ブロック回路４−ｍの総数Ｍよりも小さいことが好ましい。このことは、実施形態３及び実施形態４においても同様である。
【００４７】
実施形態３
図１３は、本発明の実施形態３に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図１３の実施形態３は、図７の実施形態２と比較して同様の接続関係を有する。しかし、図１３の画素ブロック回路４−ｍが図７と比較してシールドドライブアンプ回路５３Ａと近接して配置される点で異なる。その詳細は、以下、図１４、図１５Ａ、図１５Ｂ、図１５Ｃ、図１６Ａ、図１６Ｂ及び図１６Ｃを参照して説明する。
【００４８】
図１４は、図１３の画素ブロック回路４−ｍ、シールドドライブアンプ回路５３Ａ、アナログ信号バス導体３１、及びシールド導体４０（３４，３５，４１）の配置例を示す平面図である。図１５Ａは、図１４のＯ−Ｏ’線に沿った縦断面図である。図１５Ｂは、図１４のＰ−Ｐ’線に沿った縦断面図である。図１５Ｃは、図１４のＱ−Ｑ’線に沿った縦断面図である。図１６Ａは、図１４のＲ−Ｒ’線に沿った縦断面図である。図１６Ｂは、図１４のＳ−Ｓ’線に沿った縦断面図である。図１６Ｃは、図１４のＴ−Ｔ’線に沿った縦断面図である。図１４の実施形態３は図９の実施形態２と比較して以下の点で異なる。
（１）図１４の絶縁層１５の表面において、図９と比較して、三つ毎の画素ブロック回路４−（ｍ＋１），４−（ｍ＋４）は各対応する一つのシールドドライブアンプ回路５３Ａとペアになって配置される。アナログ信号バス駆動回路は、三つの画素ブロック回路４−（ｍ＋１），４−（ｍ＋２），４−（ｍ＋３）に対して一つのシールドドライブアンプ回路５３Ａを備えて一つのグループを構成する。シールドドライブアンプ回路５３Ａは、図９と比較して、図１４の左側に配置される画素ブロック回路４−（ｍ＋１）と近接して配置される。
【００４９】
シールドドライブアンプ回路５３Ａはアナログ信号出力アンプ回路５２からシールドドライブアンプ回路５３Ａまでに配線長がシールド導体４０に沿った「アナログ信号バス導体３１の部分」までの配線長よりも短くなるように画素ブロック回路４−ｍに近接して設けられる。
【００５０】
以上説明したように、実施形態３に係る図１４の配置例によれば、各画素ブロック回路４−ｍからのアナログ信号をシールドドライブアンプ回路５３Ａに入力するためにシールド導体３４を分断することを抑制できる。具体的には、図９の各画素ブロック回路４−ｍからのアナログ信号をシールドドライブアンプ回路５３Ａに伝送されたアナログ信号バス導体３１のすべての経路は、シールド導体３４を分断する。一方で、図１４の画素ブロック回路４−（ｍ＋１），４−（ｍ＋４）からのアナログ信号をシールドドライブアンプ回路５３Ａに伝送されるアナログ信号バス導体３１の各経路は、シールド導体３４を分断しない。よって、図１４のアナログ信号バス駆動回路は図９と比較して少ない数の分断されたシールド導体３４を備えるように構成でき、図１４のシールド導体４０（３４，３５，４１）は図９と比較して高いシールド効果を有するように形成できる。
【００５１】
実施形態４
図１７は、本発明の実施形態４に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図１７の実施形態４は、図１３の実施形態３と比較して同様の接続関係を有する。しかし、図１８のシールドドライブアンプ回路５３Ａは、図１４と比較して、画素ブロック回路４−（ｍ＋２）と近接して配置される。その詳細は、以下、図１８、図１９Ａ、図１９Ｂ、図１９Ｃ、図２０Ａ、図２０Ｂ及び図２０Ｃを参照して説明する。
【００５２】
図１８は、図１７の画素ブロック回路４−ｍ、シールドドライブアンプ回路５３Ａ、アナログ信号バス導体３１、及びシールド導体４０（３４，３５，４１）の配置例を示す平面図である。図１９Ａは、図１８のＵ−Ｕ’線に沿った縦断面図である。図１９Ｂは、図１８のＶ−Ｖ’線に沿った縦断面図である。図１９Ｃは、図１８のＷ−Ｗ’線に沿った縦断面図である。図２０Ａは、図１８のＸ−Ｘ’線に沿った縦断面図である。図２０Ｂは、図１８のＹ−Ｙ’線に沿った縦断面図である。図２０Ｃは、図１８のＺ−Ｚ’線に沿った縦断面図である。図１８の実施形態４は図１４の実施形態３と比較して以下の点で異なる。
（１）図１８において、図１４と比較して、一つのシールドドライブアンプ回路５３Ａを共有する三つの画素ブロック回路４−（ｍ＋１），４−（ｍ＋２），４−（ｍ＋３）のうちの実質的に中央に配置される画素ブロック回路４−（ｍ＋２）と近接して配置される。
【００５３】
図１７において、各シールドドライブアンプ回路５３Ａの入力端子又は出力端子は好ましくは、対応するシールド線であるシールド導体４０の実質的に中央の位置に接続される。
【００５４】
実施形態４に係る図１８のシールド導体３４は、シールドドライブアンプ回路５３Ａからのアナログ信号をシールド導体４０（３４，３５，４１）の実質的に中央の位置（シールド導体４０（３４，３５，４１）の配線長の１／２±２０％程度）に入力するように配置される。よって、図１８のアナログ信号バス駆動回路は、図１４と比較して、シールドドライブアンプ回路５３Ａから出力されるアナログ信号と、シールドドライブアンプ回路５３Ａからシールド導体４０（３４，３５，４１）の両端（図２０Ａの３５の３５ａ，３５ｂ）に伝送されたアナログ信号との伝送特性の差を小さくできる。また、図１８の一つのシールドドライブアンプ回路５３Ａを共有する三つの各画素ブロック回路４−（ｍ＋１），４−（ｍ＋２），４−（ｍ＋３）において、図１４と比較して画素ブロック回路４−（ｍ＋３）からシールドドライブアンプ回路５３Ａまでの配線長は短い。従って、図１８のアナログ信号バス駆動回路は、図１４と比較して一つのシールドドライブアンプ回路５３Ａを共有する三つの各画素ブロック回路４−（ｍ＋１），４−（ｍ＋２），４−（ｍ＋３）から出力されるアナログ信号と、シールドドライブアンプ回路５３Ａに伝送されたアナログ信号との伝送特性の差を小さくできる。
【００５５】
実施形態５
図２１は、本発明の実施形態５に係るＣＭＯＳリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図２１において、実施形態５は図１７の実施形態４と比較して以下の点で異なる。
（１）図１７では、１行の複数Ｍ個の画素ブロック回路４−ｍを備えるのに対して、図２１では、複数Ｎ行に亘って複数Ｍ個の画素ブロック回路４−ｎ−ｍ（ｎ＝１，２，…，Ｎ）を行列形式で備える。また、図２１では、各行の複数Ｍ個の画素ブロック回路４−ｎ−ｍに対して、アナログ信号バス導体３０−ｎと、複数のシールド導体４０−ｎと、複数のシールドドライブアンプ回路５３Ａと、信号処理回路３−ｎとを備える。
【００５６】
以上説明したように、図２１のアナログ信号バス駆動回路は、図１７と比較して、複数Ｎ個のアナログ信号バス導体３０−ｎを伝送するアナログ信号を並列に処理するように備える。よって、図２１のアナログ信号バス駆動回路は、同時に並列処理することで、図１７のアナログ信号バス駆動回路と比較してＮ倍のスループットを有する。
【００５７】
図２２Ａは、図２１の画素ブロック回路４−ｎ−ｍ、シールドドライブアンプ回路５３Ａ、アナログ信号バス導体３０−ｎ（３１−ｎ，３３−ｎ，４３−ｎ）、及びシールド導体４０−ｎ（３４−ｎ，３６−ｎ，４１−ｎ）の配置例を示す平面図である。図２２Ｂは、図２２Ａのアナログ信号バス導体３１−ｎ、シールド導体３４−ｎ、ビア導体４１−ｎ、ビア導体４３−ｎ、及び絶縁層１５を除去したときの平面図である。図２３Ａは、図２２ＡのＡＡ−ＡＡ’線に沿った縦断面図である。図２３Ｂは、図２２ＡのＡＢ−ＡＢ’線に沿った縦断面図である。図２３Ｃは、図２２ＡのＡＣ−ＡＣ’線に沿った縦断面図である。図２４Ａは、図２２ＡのＡＤ−ＡＤ’線に沿った縦断面図である。図２４Ｂは、図２２ＡのＡＥ−ＡＥ’線に沿った縦断面図である。図２４Ｃは、図２２ＡのＡＦ−ＡＦ’線に沿った縦断面図である。図２２Ａ、図２３Ａにおいて、実施形態５は実施形態４と比較して以下の点で異なる。
（１）図２２Ａ、図２３Ａ、図２３Ｂ及び図２３Ｃの誘電体基板１０には、図１９Ａの複数Ｍ個の画素ブロック回路４−ｍに代えて、複数Ｎ×Ｍ個の画素ブロック回路４−ｎ−ｍが行列形式で形成される。
（２）図２２Ａ、図２３Ａ、図２３Ｂ及び図２３Ｃの絶縁層１５の表面において、図１８、図１９Ａ、図１９Ｂ及び図１９Ｃのアナログ信号バス導体３１に代えて、複数Ｎ個のアナログ信号バス導体３１−ｎが互いに所定の間隔を有するように形成される。
（３）図２２Ａ、図２２Ｂ、図２３Ａ、図２３Ｂ及び図２３Ｃの絶縁層１４，１５及び絶縁層１５の表面において、シールド導体４０−ｎ（３４−ｎ，３５−ｎ，３６−ｎ，４１−ｎ，４２−ｎ）は各アナログ信号バス導体３１−ｎの側面側及び下面側にアナログ信号バス導体３１−ｎと所定の間隔を有するように形成される。
（４）絶縁層１２において、図１９Ａ及び図１９Ｂのその他の信号導体３７に代えて、図２２Ａ、図２３Ａ及び図２３Ｃのアナログ信号バス導体３３−ｎが形成される、また、画素ブロック回路４−ｎ−ｍからのアナログ信号はアナログ信号バス導体３０−ｎ（３１−ｎ，３２−ｎ，３３−ｎ，４３−ｎ，４４−ｎ）に入力される。図１９Ｃのその他の信号導体３７に代えて、図２２Ａ及び図２３Ｂのシールド導体３６−ｎが形成される。シールド導体３６−ｎに対応するシールドドライブアンプ回路５３Ａからのアナログ信号はシールド導体４０−ｎ（３４−ｎ，３５−ｎ，３６−ｎ，４１−ｎ，４２−ｎ）に入力される。
【００５８】
以上説明したように、図２２Ａ、図２２Ｂ、図２３Ａ、図２３Ｂ及び図２３Ｃの配置例によれば、絶縁層１５の表面には複数Ｎ個のアナログ信号バス導体３１−ｎが互いに所定の間隔を有するように形成される。絶縁層１４，１５及び絶縁層１５の表面において、各シールド導体４０−ｎ（３４−ｎ，３５−ｎ，３６−ｎ，４１−ｎ，４２−ｎ）は各アナログ信号バス導体３１−ｎの側面側及び下面側に形成される。よって、各アナログ信号バス導体３１−ｎに伝送される各アナログ信号は、互いにクロストークを受けにくい。
【００５９】
また、図１８のアナログ信号バス駆動回路は、絶縁層１５の表面に形成されたアナログ信号バス導体３１を備え、各画素ブロック回路４−ｍからのアナログ信号はアナログ信号バス導体３１に入力され各シールドドライブアンプ回路５３Ａ及び信号処理回路３に伝送される。図１８のアナログ信号バス駆動回路は、アナログ信号バス導体３１と同じ絶縁層１５の表面に形成されたシールド導体３４を備え、各シールドドライブアンプ回路５３からのアナログ信号はシールド導体３４に入力される。一方で、図２２Ａのアナログ信号バス駆動回路は、絶縁層１５の表面に形成された複数Ｎ個のアナログ信号バス導体３１−ｎとシールド導体３４−ｎを備える。よって、各画素ブロック回路４−ｎ−ｍからのアナログ信号はアナログ信号バス導体３１−ｎに直接入力できず、各シールドドライブアンプ回路５３Ａからのアナログ信号はシールド導体３４−ｎに直接入力できない。従って、各画素ブロック回路４−ｎ−ｍからのアナログ信号は、図２３Ａの内部層である絶縁層１２に形成されたアナログ信号バス導体３３−ｎを介して絶縁層１５の表面のアナログ信号バス導体３１−ｎに入力される。また、各シールドドライブアンプ回路５３Ａからのアナログ信号は、図２３Ｂの内部層である絶縁層１２に形成されたシールド導体３６−ｎを介して絶縁層１５の表面のシールド導体３４−ｎに入力される。
【００６０】
具体的には、アナログ信号バス導体３３−ｎに入力された各画素ブロック回路４−ｎ−ｍからのアナログ信号は、絶縁層１３のビア導体４４−ｎと絶縁層１４のアナログ信号バス導体３２−ｎと絶縁層１５のビア導体４３−ｎとを介して絶縁層１５の表面のアナログ信号バス導体３１−ｎに入力される。また、図２２Ａのアナログ信号バス駆動回路は、図２３Ｂの内部層である絶縁層１２において、各シールドドライブアンプ回路５３Ａからのアナログ信号を入力されるように形成されるシールド導体３６−ｎを備える。シールド導体３６−ｎに入力された各シールドドライブアンプ回路５３Ａからのアナログ信号は、絶縁層１３のビア導体４２−ｎと、絶縁層１４のシールド導体３５−ｎと、絶縁層１５のビア導体４１−ｎとを介して、絶縁層１５の表面のシールド導体３４−ｎに入力される。図２３Ａ及び図２３Ｂのシールド導体３４−ｎ，３５−ｎ及びビア導体４１−ｎは、絶縁層１５の表面のアナログ信号バス導体３１−ｎの側面側及び下面側と所定の間隔を有するように形成される。
【００６１】
実施形態５にかかるアナログ信号バス駆動回路においては、図２２Ａに示すように、アナログ信号バス導体３１−ｎ等の信号線と、シールド導体３４−ｎ等のシールド線の分断を極力抑えて信号伝送品質を維持し、しかもこれらの配線数を抑え基板スペースを有効に使用することができる。
【００６２】
以上説明したように、図２１の実施形態５によれば、上述するように同時に並列処理することで、図１７のアナログ信号バス駆動回路と比較してＮ倍のスループットを有するように構成できる。図２２Ａの各シールド導体３４−ｎ，３５−ｎ及びビア導体４１−ｎは各対応するアナログ信号バス導体３１−ｎの側面側及び下面側と所定の間隔を有するように形成されるので、アナログ信号バス導体３１−ｎに伝送されるアナログ信号の伝送品質は維持される。
【００６３】
なお、例えば図２２Ａにおいて、各シールドドライブアンプ回路５３Ａを絶縁層１５の表面の各アナログ信号バス導体３１−ｎの実質的に下側の内部層に各アナログ信号バス導体３１−ｎに他の実施形態と比較して近接して形成してもよい。これにより、各シールドドライブアンプ回路５３Ａからのアナログ信号を伝送させる絶縁層１２のシールド導体３６−ｎの配線長は、図２３Ｂのシールド導体３６−ｎの配線長と比較して短くできる。
【００６４】
以上の実施形態にかかるアナログ信号バス駆動回路は、例えばＣＭＯＳリニアセンサなどの撮像装置のための光電変換装置に用いることができる。
【符号の説明】
【００６５】
１，４  画素ブロック回路
２  シフトレジスタ
３  信号処理回路
１０  誘電体基板
１１  グランド導体
１２，１３，１４，１５  絶縁層
３０，３１，３２，３３  アナログ信号バス導体
３４，３５，３６，４０  シールド導体
３７  信号導体
４１，４２，４３，４４  ビア導体
５１  信号源
５２  アナログ信号出力アンプ回路
５３  シールドドライブアンプ回路
５３Ａ，５３Ｂ  シールドドライブアンプ回路の変形例
５４，５５，６０  選択スイッチ回路
５６，５７，６１  電流源
５８，５９  インバータ
Ｃ１  カップリングキャパシタ
Ｑ１，Ｑ２，Ｑ４，Ｑ５，Ｑ７  ＰチャネルＭＯＳトランジスタ
Ｑ３，Ｑ６，Ｑ８  ＮチャネルＭＯＳトランジスタ
ＶＤＤ  電圧源
【先行技術文献】
【特許文献】
【００６６】
【特許文献１】特開２０１１−０９７５８１号公報
【図１】
2018148274.tif 000003
【図２】
2018148274.tif 000004
【図３】
2018148274.tif 000005
【図４Ａ】
2018148274.tif 000006
【図４Ｂ】
2018148274.tif 000007
【図４Ｃ】
2018148274.tif 000008
【図５】
2018148274.tif 000009
【図６Ａ】
2018148274.tif 000010
【図６Ｂ】
2018148274.tif 000011
【図６Ｃ】
2018148274.tif 000012
【図７】
2018148274.tif 000013
【図８】
2018148274.tif 000014
【図９】
2018148274.tif 000015
【図１０Ａ】
2018148274.tif 000016
【図１０Ｂ】
2018148274.tif 000017
【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
2018148274.tif 000020
【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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