(57)【要約】      （修正有）【課題】一つのチップからなる多層薄膜キャパシタ内で容量柔軟性を実現することができる多層薄膜キャパシタを提供する。【解決手段】多層薄膜キャパシタ１００は、分割層３により上下に分割される第１の積層本体１と第２の積層本体２を含む。第１の積層本体の下側に第２の積層本体を配置して、第１の積層本体はＴｏｐ  Ｃａｐａｃｉｔｏｒを構成し、第２の積層本体はＢｏｔｔｏｍ  Ｃａｐａｃｉｔｏｒを構成する。第１の積層本体の上面に第１〜第３の外部端子４１〜４３が配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の内部電極層と誘電体層が交互に積層された構造の第１の積層本体と、
前記第１の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第２の積層本体と、
前記第１の積層本体の上側に配置され、前記第１の積層本体の内部電極層と連結される第１の外部端子と、
前記第１の積層本体の上側に配置され、前記第１の積層本体の内部電極層と前記第２の積層本体の内部電極層と連結される第２の外部端子と、
前記第１の積層本体の上側に配置され、前記第２の積層本体の内部電極層と連結される第３の外部端子と、
前記第１の積層本体と前記第２の積層本体との間に配置され、前記第１及び第２の積層本体を上下に分割する分割層と、を含む、多層薄膜キャパシタ。
【請求項２】
前記第１の積層本体は、誘電体層を介して交互に配置される第１の内部電極層と第２の内部電極層を含み、
前記第２の積層本体は、誘電体層を介して交互に配置される第１の内部電極層と第２の内部電極層を含み、
前記第１の積層本体の前記第１の内部電極層は、第１のビアを介して前記第１の外部端子と連結され、
前記第２の積層本体の前記第１の内部電極層は、第３のビアを介して前記第３の外部端子と連結され、
前記第１の積層本体の前記第２の内部電極層と前記第２の積層本体の前記第２の内部電極層は、第２のビアを介して前記第２の外部端子と連結され、前記第２のビアは、前記第１及び第２の積層本体を全て貫通する、請求項１に記載の多層薄膜キャパシタ。
【請求項３】
前記第２のビアは、複数の電極孔の集合からなり、それぞれの電極孔は、前記第２の外部端子の下面から前記第２の積層本体内の同一の第２の内部電極層まで延長される、請求項２に記載の多層薄膜キャパシタ。
【請求項４】
前記第１の積層本体は、誘電体層を介して交互に配置される第１の内部電極層と第２の内部電極層を含み、
前記第２の積層本体は、誘電体層を介して交互に配置される第１の内部電極層と第２の内部電極層を含み、
前記第１の積層本体の前記第１の内部電極層は、第１のビアを介して前記第１の外部端子と連結され、
前記第２の積層本体の前記第１の内部電極層は、第３のビアを介して前記第３の外部端子と連結され、
前記第１の積層本体の前記第２の内部電極層と前記第２の積層本体の前記第２の内部電極層は、第２のビアを介して前記第２の外部端子と連結され、
前記第２のビアは、複数の電極孔の集合からなり、前記集合において少なくとも１つの電極孔は、前記第１の積層本体の前記第２の内部電極層まで延長され、さらなる電極孔は、前記第２の積層本体の前記第２の内部電極層まで延長される、請求項１に記載の多層薄膜キャパシタ。
【請求項５】
少なくとも一つの前記電極孔と他の電極孔は互いに異なる内部電極層に延長される、請求項４に記載の多層薄膜キャパシタ。
【請求項６】
前記第２の外部端子は、少なくとも２つの導電層を含み、前記導電層の最下側に配置される第１の導電層の表面積は、前記第１の導電層の上側に配置される第２の導電層の表面積よりも大きい、請求項１から５のいずれか一項に記載の多層薄膜キャパシタ。
【請求項７】
前記第１の積層本体において積層される誘電体層の層数は前記第２の積層本体において積層される誘電体層の層数と同一である、請求項１から６のいずれか一項に記載の多層薄膜キャパシタ。
【請求項８】
前記第１の積層本体における内部電極層と第１及び第２の外部端子が形成する容量は、前記第２の積層本体における内部電極層と第２及び第３の外部端子が形成する容量と同一である、請求項１から７のいずれか一項に記載の多層薄膜キャパシタ。
【請求項９】
前記分割層は、絶縁特性を有し、ＳｉＯ２又はＳｉＮｘ系列の材料を含む、請求項１から８のいずれか一項に記載の多層薄膜キャパシタ。
【請求項１０】
複数の内部電極層と誘電体層が交互に積層された構造の第１の積層本体と、
前記第１の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第２の積層本体と、
前記第１の積層本体の上側に配置され、前記第１の積層本体とビアを介して連結されて容量を形成する第１及び第２の外部端子と、
前記第１の積層本体の上側に配置され、前記第２の積層本体とビアを介して連結されて容量を形成する第３及び第４の外部端子と、を含む、多層薄膜キャパシタ。
【請求項１１】
前記第１の積層本体が第１及び第２の外部端子と連結されて形成される前記容量は、前記第２の積層本体が第１及び第２の外部端子と連結されて形成される前記容量と異なる、請求項１０に記載の多層薄膜キャパシタ。
【請求項１２】
前記第１及び第２の積層本体の誘電体層の材質は同一であり、前記第１の積層本体において積層される誘電体層の層数は、前記第２の積層本体において積層される誘電体層の層数よりも多い、請求項１０または１１に記載の多層薄膜キャパシタ。
【請求項１３】
前記第１及び第２の積層本体における誘電体層の層数はそれぞれ同一であり、
前記第１の積層本体における誘電体層は、前記第２の積層本体における誘電体層よりも大きい誘電率を有する材料を含む、請求項１０または１１に記載の多層薄膜キャパシタ。
【請求項１４】
前記第１の積層本体内に配置されるそれぞれの誘電体層の厚さは、前記第２の積層本体内に配置されるそれぞれの誘電体層の厚さよりも薄い、請求項１０から１３のいずれか一項に記載の多層薄膜キャパシタ。
【請求項１５】
前記第１の積層本体は、第１の内部電極層、及び前記第１の内部電極層とは異なる極性を有する第２の内部電極層を含み、前記第１の積層本体の前記第１の内部電極層は、第１のビアを介して前記第１の外部端子と連結され、前記第１の積層本体の前記第２の内部電極層は、第２のビアを介して前記第２の外部端子と連結され、
前記第２の積層本体は、第１の内部電極層及び前記第１の内部電極層とは異なる極性を有する第２の内部電極層を含み、前記第２の積層本体の前記第１の内部電極層は、第３のビアを介して前記第３の外部端子と連結され、前記第２の積層本体の前記第２の内部電極層は、第４のビアを介して前記第４の外部端子と連結される、請求項１０から１４のいずれか一項に記載の多層薄膜キャパシタ。
【請求項１６】
前記第２のビアは、前記第２の積層本体において第２の内部電極層まで延長されるように構成され、前記第２のビアの深さは、前記第３のビアの深さと同一である、請求項１５に記載の多層薄膜キャパシタ。
【請求項１７】
前記第２の外部端子と前記第３の外部端子とは、それぞれのシード層とめっき層を共有して１つの共通外部端子を構成する、請求項１５または１６に記載の多層薄膜キャパシタ。
【請求項１８】
前記共通外部端子と連結される前記第２のビアと前記第３のビアは、前記第２の積層本体内の同一の第２の内部電極層まで延長される、請求項１７に記載の多層薄膜キャパシタ。
【請求項１９】
誘電物質と電極物質を含む第１の本体と、
誘電物質と電極物質を含む第２の本体と、
前記第１の本体と前記第２の本体の間に配置される容量分割部と、
前記第１の本体における電極物質及び前記第２の本体における電極物質のうち１つ以上と電気的に連結される１つ以上の外部電極と、を含む、多層薄膜キャパシタ。
【請求項２０】
前記第１の本体は、前記誘電物質を含む誘電物質層と前記電極物質を含む電極物質層が交互に積層される構造を有し、前記第２の本体は、前記誘電物質を含む誘電物質層と前記電極物質を含む電極物質層が交互に積層される構造を有し、
前記容量分割部は、前記第１の本体において誘電物質層と前記電極物質層が積層される積層方向に交互に積層され、かつ前記第１の本体と前記第２の本体との間に配置される、請求項１９に記載の多層薄膜キャパシタ。
【請求項２１】
前記容量分割部は、前記第１の本体と前記第２の本体を上下に分離する分割層である、請求項１９または２０に記載の多層薄膜キャパシタ。
【請求項２２】
前記１つ以上の外部電極は、前記第２の本体において向かい合う前記第１の本体の他の面と反対となる前記第１の本体の同一面上に配置される、請求項１９から２１のいずれか一項に記載の多層薄膜キャパシタ。
【請求項２３】
前記第２の本体は前記第１の本体の下側に積層され、
前記１つ以上の外部電極は、前記第１の本体上に配置され、前記第１の本体内に電極物質を含む１つ以上の電極物質層と電気的に連結される第１外部電極層と、前記第１の本体上に配置され、前記第２の本体内に電極物質を含む１つ以上の電極物質層と電気的に連結される第２の外部電極層と、を含む、請求項１９から２１のいずれか一項に記載の多層薄膜キャパシタ。
【請求項２４】
前記第２の外部電極層は、前記第１の本体内に配置される全ての電極物質層と絶縁される、請求項２３に記載の多層薄膜キャパシタ。
【請求項２５】
前記１つ以上の外部電極は、前記第１の本体の上側に配置され、前記第１の本体内に配置される前記１つ以上の電極物質層、及び前記第２の本体内に配置される前記１つ以上の電極物質層と電気的に連結される，第３の外部電極層をさらに含む、請求項２３に記載の多層薄膜キャパシタ。
【請求項２６】
前記１つ以上の外部電極は、前記第１の本体上に配置され、前記第１外部電極層と絶縁され、前記第１の本体内に配置される１つ以上の電極物質層と電気的に連結される第３の外部電極と、
前記第１の本体上に配置され、前記第２の外部電極層と絶縁され、前記第２の本体内に配置される１つ以上の電極物質層と電気的に連結される第４の外部電極と、をさらに含む、請求項２３に記載の多層薄膜キャパシタ。
【請求項２７】
誘電体層と内部電極層が交互に積層される第１の本体と、
前記第１の本体と離隔されるように配置され、誘電体層と内部電極層が交互に積層される第２の本体と、
前記第１の本体内に配置される誘電体層と内部電極層が積層される前記積層方向において、前記第１の本体上に配置される第１及び第２の外部端子と、を含み、
前記第１の外部端子は前記第１の本体内に配置される１つ以上の前記内部電極層と電気的に連結され、前記第２の外部端子は、前記第２の本体内に配置される１つ以上の前記内部電極層と電気的に連結される，多層薄膜キャパシタ。
【請求項２８】
前記第１の本体内に配置される１つ以上の内部電極層と前記第１の外部端子を電気的に連結する第１のビアと、
前記第１の本体内に配置される前記内部電極層と電気的に絶縁され、前記第１の本体を貫通して延長され、前記第２の本体内に配置される１つ以上の内部電極層と前記第２の外部端子を電気的に連結する第２のビアと、を含む、請求項２７に記載の多層薄膜キャパシタ。
【請求項２９】
前記積層方向において前記第１の本体の上側に配置される第３の外部端子をさらに含み、前記第３の外部端子は、前記第１及び第２の外部端子と電気的に絶縁され、前記第２の本体内に配置される１つ以上の内部電極層、及び前記第１の本体内に配置される１つ以上の内部電極層と電気的に連結される、請求項２７または２８に記載の多層薄膜キャパシタ。
【請求項３０】
前記積層方向において前記第１の本体の上側に配置される第３及び第４の外部端子をさらに含み、前記第３及び第４の外部端子は前記第１及び第２の外部端子と電気的に絶縁され、前記第３の外部端子は前記第１の本体内に配置される１つ以上の内部電極層と電気的に連結され、前記第４の外部端子は前記第２の本体内に配置される１つ以上の内部電極層と電気的に連結される、請求項２７または２８に記載の多層薄膜キャパシタ。
【請求項３１】
それぞれ交互に積層される誘電体層及び内部電極層を含む第１及び第２の本体と、
前記第１の本体の１つ以上の内部電極層、及び前記第２の本体内に配置される１つ以上の内部電極層のそれぞれと電気的に連結される１つ以上の外部端子と、を含み、
前記第１及び第２の本体は互いに離隔され、前記第１の本体の誘電体層と内部電極層が積層される積層方向に沿って積層され、
前記第１及び第２の本体の間における誘電体層の配列は非対称である、多層薄膜キャパシタ。
【請求項３２】
前記非対称である誘電体層の配列は、前記第２の本体内に配置される誘電体層の個数と異なる前記第１の本体内に配置される誘電体層の個数によって決定される、請求項３１に記載の多層薄膜キャパシタ。
【請求項３３】
前記非対称である誘電体層の配列は、前記第２の本体内に配置される誘電体層の厚さと異なる前記第２の本体内に配置される誘電体層の厚さによって決定される、請求項３１に記載の多層薄膜キャパシタ。
【請求項３４】
前記非対称である誘電体層の配列は、前記第２の本体内に配置される誘電体層の材料と異なる前記第２の本体内に配置される誘電体層の材料によって決定される、請求項３１に記載の多層薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層薄膜キャパシタに関し、特に、ＬＳＣ（Ｌａｎｄ  Ｓｉｄｅ  Ｃａｐａｃｉｔｏｒ）形態の多層薄膜キャパシタに関する。
【背景技術】
【０００２】
近年、スマートフォンに搭載される次世代ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）やＰＭＩＣ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ）の場合、軽薄短小化に伴い、通常の積層キャパシタ（ＭＬＣＣ、Ｍｕｌｔｉｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）と比べて、さらに薄い多層薄膜キャパシタの必要性が増加する傾向にある。特に、主な搭載デバイスが高周波帯域を使用するにつれて発生するノイズを改善させるデカップリングキャパシタが軽薄短小型として浮上するようになり、通常の積層キャパシタでは対応することが困難となって、多層キャパシタに対する要求は益々強くなると考えられる。よって、この傾向から、高周波によるデバイスの駆動動作が繰り返されることで生じるパワーリップル（Ｐｏｗｅｒ  Ｒｉｐｐｌｅ）をコントロールするためのデカップリング用途に用いられるＬＳＣ形態の多層薄膜キャパシタへの開発に繋がることが十分に予想される。
【０００３】
下記の特許文献１は、上述の多層薄膜キャパシタの開発の増加に伴い、内部電極層と接続電極との電気的接続の安定性を向上させるための薄膜コンデンサを開示しており、薄膜コンデンサの接続信頼性を改善しようとする努力がなされているものの、従来の薄膜コンデンサが提供する機能以外の更なる機能を提供できる程度には至っていないのが状態である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２２９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする様々な課題のうち一つは、従来の薄膜コンデンサが発揮できる機能に加えて、一つのチップからなる多層薄膜キャパシタ内で容量柔軟性（Ｃａｐａｃｉｔａｎｃｅ  Ｆｌｅｘｉｂｉｌｉｔｙ）を実現することができる多層薄膜キャパシタを提供することである。
【課題を解決するための手段】
【０００６】
本発明の一例による多層薄膜キャパシタは、複数の内部電極層と誘電体層が交互に積層された構造の第１の積層本体と、上記第１の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第２の積層本体と、上記第１の積層本体の上側に配置され、上記第１及び第２の積層本体の内部電極層と連結される第１の外部端子、第２の外部端子、及び第３の外部端子と、を含む。上記第１の積層本体と上記第２の積層本体は、その間に介在される分割層により上下に分割される。
【０００７】
本発明の他の一例による多層薄膜キャパシタは、複数の内部電極層と誘電体層が交互に積層された構造の第１の積層本体と、上記第１の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第２の積層本体と、上記第１の積層本体の上側に配置される第１の外部端子、第２の外部端子、第３の外部端子、及び第４の外部端子と、を含む。この場合、上記第１の積層本体が形成する容量（Ｃａｐａｃｉｔａｎｃｅ）は、上記第２の積層本体が形成する容量（Ｃａｐａｃｉｔａｎｃｅ）とは異なる。
【発明の効果】
【０００８】
本発明に係る様々な効果の一つは、同一のチップサイズにおいて同一の内部電極層の層数と同一の誘電体層の層数を有する場合、キャパシタの容量を極大化するとともに、容量柔軟性を有する多層薄膜キャパシタを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図２】本発明の第２の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図３】本発明の第３の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図４】本発明の第４の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図５ａ】第１の実施形態の変形例（第５の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図５ｂ】第２の実施形態の変形例（第５の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図５ｃ】第３の実施形態の変形例（第５の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図５ｄ】第４の実施形態の変形例（第５の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図６】本発明の第６の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図７】本発明の第７の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図８】本発明の第８の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図９】本発明の第９の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図１０】本発明の第１０の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図１１】本発明の第１１の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図１２】本発明の第１２の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【図１３ａ】第６の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｂ】第７の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｃ】第８の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｄ】第９の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｅ】第１０の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｆ】第１１の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【図１３ｇ】第１２の実施形態の変形例（第１３の実施形態）による多層薄膜キャパシタの概略的な断面図である。
【発明を実施するための形態】
【００１０】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上において同一の符号で示される要素は同一の要素である。
【００１１】
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、多様の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
【００１２】
以下、本発明の一例による多層薄膜キャパシタを説明するが、必ずしもこれに制限されるものではない。
【００１３】
第１の実施形態    
図１は、本発明の第１の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【００１４】
図１を参照すると、多層薄膜キャパシタ１００は、誘電体層と内部電極層が厚さＴ方向に沿って交互に積層される積層構造の第１の積層本体１と、上記第１の積層本体１の下側に配置され、誘電体層と内部電極が厚さＴ方向に沿って交互に積層される積層構造の第２の積層本体２と、を含む。本明細書において、厚さＴ方向とは、誘電体層と内部電極層を積層する積層方向を意味する。
【００１５】
上記第１の積層本体と上記第２の積層本体は、同じ作製工程により形成されることができるが、その具体的な方法は制限されず、上記第１の積層本体が上部の積層本体であり、上記第２の積層本体が下部の積層本体であるため、工程の観点から、上記第２の積層本体を形成した後、上記第１の積層本体を完成することが妥当である。
【００１６】
第１及び第２の積層本体を形成する工程を例に説明すると、先ず、シリコンウェハ（Ｓｉ  ｗａｆｅｒ）Ｗを用意し、上記シリコンウェハ上に二酸化ケイ素（ＳｉＯ２）層Ｓを形成する。その後、第１の内部電極層２ａ、誘電体層２ｃ、及び第２の内部電極層２ｂの順に繰り返して薄膜積層工程を行う。
【００１７】
上記第１及び第２の内部電極層は、金属タイプのＰｔ、Ｉｒ、Ｒｕ、Ｃｕ、ＩｒＯ２などであり、誘電体材料は、ＢａＴｉＯ３、バリウムストロンチウムチタネート（ＢＳＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］系列、ＰＮＺＴ系列、ＳｉＯ２系列を選択することができる。
【００１８】
第１及び第２の内部電極層、並びに誘電体層の厚さは、それぞれ適宜選択されることができ、約１μｍ以下のサブミクロン単位の厚さを有することが好ましく、例えば、通常１０ｎｍ以上３００ｎｍ以下である。
【００１９】
上記第１及び第２の内部電極層、並びにその間に介在される誘電体層の層数は、要求される容量を考慮して当業者が適宜選択できるが、例えば、２００層前後であってもよい。また、第１及び第２の内部電極層が重なる領域により容量が形成されるため、高容量が必要な場合、第１及び第２の内部電極層、並びに誘電体層の積層数を増やす必要がある。
【００２０】
次に、第２の積層本体に要求される容量に応じて第１及び第２の内部電極層、並びに誘電体層を交互に積層した後、第１の積層本体と第２の積層本体を分けるように分割層（ｓｐｌｉｔ  ｌａｙｅｒ）３を第２の積層本体の上面上に配置する。上記分割層は、寄生キャパシタンスを最小限に抑えることが可能な材質を使用することが適切であり、そのためには、絶縁特性を有する材質を使用することが特に好ましい。上記分割層は、例えば、ＳｉＯ２やＳｉＮｘ系列の材質を含むことが好ましいが、これに限定されるものではない。
【００２１】
上記分割層は、第１の積層本体と第２の積層本体の間で発生する寄生キャパシタンスを低減するために、約５００ｎｍ〜１μｍに形成することが好ましいが、場合によっては５００ｎｍ以下、又は１μｍ以上に形成してもよく、分割層の厚さに特に限定はない。但し、多層薄膜キャパシタの全体の厚さを考慮して適宜選択すればよい。
【００２２】
次いで、上記分割層の上側に、第１の積層本体を形成するために、第１の内部電極層１ａ−誘電体層１ｃ−第２の内部電極層１ｂの順に繰り返し積層する。
【００２３】
シリコンウェハ（Ｓｉ  ｗａｆｅｒ）及び二酸化ケイ素（ＳｉＯ２）層上に上記第２の積層本体２、上記分割層３、及び上記第１の積層本体１を形成した後、第１の積層本体の最外側の内部電極層上に、選択的に保護層の役割を果たす誘電体層を形成し、さらにＳｉＮｘやＳｉＯ２などの絶縁膜Ｐを塗布することで薄膜層の形成を完了する。
【００２４】
その後、ドライエッチングによって外部端子と内部電極層を連結するビアを形成し、内部電極層の絶縁膜を配置させる。ここで、ビアは、図１に示されたように、内部電極層と誘電体層を貫通する際に、一直線に貫通してもよいが、これに限らず、傾斜してドライエッチングされてもよく、ビアの形状に具体的な制限はない。ビアの側面には、極性の異なる内部電極層と連結される外部端子の開回路又は閉回路（Ｏｐｅｎ／Ｓｈｏｒｔ）によって絶縁層が塗布される。
【００２５】
その後、外部端子を形成するために、シード金属−不動態層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）−シードエッチング−配線形成−パッド表面仕上げ（Ｐａｄ  Ｓｕｒｆａｃｅ  Ｆｉｎｉｓｈ）の工程を行う。ここで、シードの形成は、主にＴｉ／Ｗ、Ｔｉ／Ｃｕ、Ｔｉ／Ａｌでシード層を形成し、外部端子は、Ｅ−ｂｅａｍ、Ｓｐｕｔｔｅｒ、又はめっき方式によって処理が完了したＡｕ、Ｃｕ、ＥＮＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ  Ｎｉｃｋｅｌ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ）層を含み、露出する外部端子領域以外は、ポリマー系列で不動態層を形成する。
【００２６】
次いで、通常、多層薄膜キャパシタを個別のチップで構成するために、Ｗａｆｅｒ  ｂａｃｋ  ｇｒｉｎｄｉｎｇ−Ｄｉｃｉｎｇ−Ｃｌｅａｎｉｎｇ−Ｔａｐｅ＆Ｒｅｅｌ  Ｐａｃｋｉｎｇの工程を順次に行う。
【００２７】
再び図１に戻ると、第１の実施形態に係る多層薄膜キャパシタは、外部端子として、第１の積層本体の上側に、第１の外部端子４１と、第２の外部端子４２と、第３の外部端子４３と、を含む。上記第１の外部端子と上記第３の外部端子はＳｉｇｎａｌ  Ｏｕｔｅｒ  Ｐａｄを構成し、上記第２の外部端子はＧｒｏｕｎｄ  Ｏｕｔｅｒ  Ｐａｄを構成する。
【００２８】
実質的に、多層薄膜キャパシタの上面から見て、第１〜第３の外部端子が露出する領域以外の領域にはポリマー系列の不動態層Ｄが配置される。
【００２９】
上記第１の外部端子４１は、第１の積層本体の第１の内部電極層１ａと電気的に連結されるように形成される。上記第１の外部端子と上記第１の内部電極層との連結は第１のビア１１を介して行われ、上記第１のビアは、第１の外部端子から第１の積層本体の最下層の第１の内部電極層まで貫通するように配置される。
【００３０】
上記第１の外部端子４１と隣接する位置には第２の外部端子４２が配置される。上記第２の外部端子は、第２のビア１２を介して第１の積層本体の第２の内部電極層と第２の積層本体の第２の内部電極層と連結されるが、上記第２のビア１２が第１の積層本体の第２の内部電極層１ｂを経て第２の積層本体の第２の内部電極層２ｂまで貫通するように配置される。上記第２の外部端子には、第１の積層本体の第２の内部電極層と第２の積層本体の第２の内部電極層とが全て連結されるため、第１の積層本体と第２の積層本体に対する共通端子として機能する。
【００３１】
上記第２の外部端子４２と隣接する位置には第３の外部端子４３が配置される。上記第３の外部端子は、第３のビア１３を介して第２の積層本体の第１の内部電極層２ａと連結される。
【００３２】
第１の実施形態に係る多層薄膜キャパシタ１００は、３つの外部端子４１、４２、４３の全てが電子デバイスにより連結されると、最大容量を形成できるようになり、状況に応じて、小容量のみが要求される場合、第１の外部端子と第２の外部端子のみを活性化させるか、又は、第２の外部端子と第３の外部端子のみを活性化させることができる。上記多層薄膜キャパシタ１００によると、これによって小型の多層薄膜キャパシタをさらに作ることなく、容量柔軟性（Ｃａｐａｃｉｔａｎｃｅ  Ｆｌｅｘｉｂｉｌｉｔｙ）を実現できるようになる。
【００３３】
図１では、上部に配置される第１の積層本体とその内部の内部電極層と連結される第１及び第２の外部端子により形成される容量が、下部に配置される第２の積層本体とその内部の内部電極層と連結される第２及び第３の外部端子により形成される容量と同一であるため、全ての外部端子を連結させるときに発現する容量（Ｍａｘ  Ｃａｐａｃｉｔａｎｃｅ）に対して５０％の容量を実現することが容易になる。
【００３４】
第２の実施形態
図２を参照しながら、本発明の第２の実施形態に係る多層薄膜キャパシタ２００について説明する。以下では、第１の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、図１と実質的に重複する構成には同一の符号を付する。
【００３５】
第２の実施形態に係る多層薄膜キャパシタ２００は、第１の積層本体１と、その下に配置される第２の積層本体２と、上記第１及び第２の積層本体を上下に分割する機能をする分割層３と、を含む。上記第１の積層本体の上面には第１の外部端子４１、第２の外部端子４２、及び第３の外部端子４３が配置されるが、第２の実施形態においても、第１及び第３の外部端子はＳｉｇｎａｌ  Ｏｕｔｅｒ  Ｐａｄを構成し、第２の外部端子はＧｒｏｕｎｄ  Ｏｕｔｅｒ  Ｐａｄを構成する。
【００３６】
図２を参照すると、上記多層薄膜キャパシタ２００は、共通外部端子である第２の外部端子４２と第１の積層本体の第２の内部電極層１ｂ、第２の積層本体の第２の内部電極層２ｂを連結させる第２のビア１２を複数の電極孔１２ａ、１２ｂの集合により構成する。それぞれの電極孔１２ａ、１２ｂは、いずれも、第２の外部端子の下面から上記第２の積層本体内の同一の内部電極層２ｂまで延長されるように形成されることができる。
【００３７】
第１の実施形態に係る多層薄膜キャパシタ１００と比べて第２の実施形態に係る多層薄膜キャパシタ２００は、第２のビアを複数の電極孔により構成するため、個別の電極孔の配列及び形成自由度が高く、後述する第３の実施形態又は第４の実施形態に係る多層薄膜キャパシタへの変形を容易にする。
【００３８】
第２の実施形態に係る多層薄膜キャパシタ２００の場合も、上述したように、第１の積層本体と第２の積層本体内に積層した内部電極層と誘電体層の層数を同じように含むため、最大容量に対して５０％の容量を実現するのに適する。
【００３９】
第３の実施形態
次に、図３を参照しながら、本発明の第３の実施形態に係る多層薄膜キャパシタ３００について説明する。以下では、第１の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、図１と実質的に重複する構成には同一の符号を付する。
【００４０】
第３の実施形態に係る多層薄膜キャパシタ３００は、第１の積層本体１と、その下に配置される第２の積層本体２と、上記第１及び第２の積層本体を上下に分割する機能をする分割層３と、を含む。上記第１の積層本体の上面には第１の外部端子４１、第２の外部端子４２、及び第３の外部端子４３が配置されるが、第２の実施形態においても、第１及び第３の外部端子はＳｉｇｎａｌ  Ｏｕｔｅｒ  Ｐａｄを構成し、第２の外部端子はＧｒｏｕｎｄ  Ｏｕｔｅｒ  Ｐａｄを構成する。
【００４１】
図３を参照すると、上記多層薄膜キャパシタ３００は、共通外部端子である第２の外部端子４２と第１の積層本体の第２の内部電極層１ｂ、第２の積層本体の第２の内部電極層２ｂを連結させる第２のビア１２を複数の電極孔１２ａ、１２ｂの集合により構成する。この場合、複数の電極孔のうち少なくとも１つの電極孔１２ａは、第１の積層本体の第２の内部電極層１ｂまでのみ貫通し、さらなる少なくとも１つの電極孔１２ｂは、第２の積層本体の第２の内部電極層２ｂまで貫通するようになり、第２のビア１２は互いに異なる深さを有する電極孔を含む。
【００４２】
第１の実施形態に係る多層薄膜キャパシタ１００と比べて第３の実施形態に係る多層薄膜キャパシタ３００は、第２のビアを複数の電極孔により構成するため、個別の電極孔の配列及び形成自由度が高いという長所があり、第３の実施形態に係る多層薄膜キャパシタ３００の場合も、上述したように、第１の積層本体と第２の積層本体内に積層した内部電極層と誘電体層の層数を同じように含むため、最大容量に対して５０％の容量を実現するのに適する。さらに、上記電極孔１２ａを追加することで、上記第１の積層本体を用いた容量柔軟性を実現する際は、主（ｍａｉｎ）ビアの役割を第１の積層本体までのみ延長される上記電極孔１２ａが果たすようになり、上記第２の積層本体を用いた容量柔軟性を実現する際は、主（ｍａｉｎ）ビアの役割を第２の積層本体まで延長される上記電極孔１２ｂが果たすものと判断される。
【００４３】
また、第３の実施形態に係る多層薄膜キャパシタ３００の上記電極孔１２ａは、第２の積層本体まで延長されていないため、工程容易性の観点から有利である。
【００４４】
第４の実施形態
次に、図４を参照しながら、本発明の第４の実施形態に係る多層薄膜キャパシタ４００について説明する。第４の実施形態に係る多層薄膜キャパシタは、第３の実施形態に係る多層薄膜キャパシタ３００と類似しており、第２の外部端子の形状のみ異なるため、以下では、第３の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、図３と実質的に重複する構成には同一の符号を付する。
【００４５】
第４の実施形態に係る多層薄膜キャパシタ４００は、第１の積層本体１と、その下に配置される第２の積層本体２と、上記第１及び第２の積層本体を上下に分割する機能をする分割層３と、を含む。上記第１の積層本体の上面には第１の外部端子４１、第２の外部端子４２、及び第３の外部端子４３が配置されるが、第４の実施形態においても、第１及び第３の外部端子はＳｉｇｎａｌ  Ｏｕｔｅｒ  Ｐａｄを構成し、第２の外部端子はＧｒｏｕｎｄ  Ｏｕｔｅｒ  Ｐａｄを構成する。
【００４６】
図４を参照すると、上記多層薄膜キャパシタ４００は、第２の外部端子４２のうち最下位の導電層４２ａの表面積を、その上に配置される導電層４２ｂの表面積と比べて大きく確保する。この場合、第２の外部端子が多層薄膜キャパシタの表面に露出する面積を同様に維持しながらも、第２の外部端子と第１の積層本体の第２の内部電極層１ｂを連結する第２のビアの一電極孔１２ａと第２の積層本体の第２の内部電極層２ｂを連結する第２のビアの一電極孔１２ｂが配置され得る空間は広く確保できるようになる。通常、ビアが形成される外部端子の表面上には相対的に大きなストレス（ｓｔｒｅｓｓ）が印加されるが、上記多層薄膜キャパシタ４００のように第２の外部端子の最下位の導電層の面積を大きくすると、これに印加されるストレス（ｓｔｒｅｓｓ）などを効果的に分散させることができるようになる。
【００４７】
一方、図示していないが、上記第２のビアの一電極孔１２ａを、第１の積層本体の第２の内部電極層１ｂまでのみ延長されるように形成するのではなく、第２の積層本体の第２の内部電極層２ｂまで延長されるように形成することも可能である。
【００４８】
第５の実施形態
一方、第５の実施形態に係る多層薄膜キャパシタは、上述の多層薄膜キャパシタの第１のビア及び第３のビアの数を複数にした以外は、実質的に同一の構造を有する。これは、本発明の多層薄膜キャパシタのビアの配列の自由度を強調するためのものであり、ビアは、要求される特性、例えば、内部電極層の露出面積などを考慮して、当業者が個数を適宜設定でき、特に限定されるものではない。
【００４９】
具体的には、図５（ａ）は、第１の実施形態に係る多層薄膜キャパシタにおいて第１のビア１１と第３のビア１３の数を複数１１ａ、１１ｂ、１３ａ、１３ｂにして形成したものであり、図５（ｂ）は、第２の実施形態に係る多層薄膜キャパシタにおいて第１のビア１１と第３のビア１３の数を複数１１ａ、１１ｂ、１３ａ、１３ｂにして形成したものであり、図５（ｃ）は、第３の実施形態に係る多層薄膜キャパシタにおいて第１のビア１１と第３のビア１３の数を複数１１ａ、１１ｂ、１３ａ、１３ｂにして形成したものであり、図５（ｄ）は、第４の実施形態に係る多層薄膜キャパシタにおいて第１のビア１１と第３のビア１３の数を複数１１ａ、１１ｂ、１３ａ、１３ｂにして形成したものである。
【００５０】
第６の実施形態
第６の実施形態に係る多層薄膜キャパシタ６００は、第１の積層本体１と、上記第１の積層本体の下側に配置される第２の積層本体２と、を含む。上記第１の積層本体は、誘電体層と内部電極層が交互に積層される構造を有し、上記第２の積層本体は、誘電体層と内部電極層が交互に積層される構造を有する。
【００５１】
一方、上述の第１〜第５の実施形態に係る多層薄膜キャパシタとは異なり、第６の実施形態に係る多層薄膜キャパシタは、追加の外部端子をさらに含む。上記追加される外部端子も第１の積層本体の上側に配置される。
【００５２】
第６の実施形態に係る多層薄膜キャパシタは、第１の積層本体１の第１の内部電極層１ａと第１のビア１１を介して連結される第１の外部端子４１と、第１の積層本体１の第２の内部電極層１ｂと第２のビア１２を介して連結される第２の外部端子４２と、第２の積層本体２の第２の内部電極層２ａと第３のビア１３を介して連結される第３の外部端子４３と、第２の積層本体２の第２の内部電極層２ｂと第４のビア１４を介して連結される第４の外部端子４４と、を含む。
【００５３】
図６を参照すると、第１の積層本体と第２の積層本体は分割層３により上下に分離され、第１の外部端子と第４の外部端子は、Ｓｉｇｎａｌ  Ｏｕｔｅｒ  Ｐａｄで構成され、第２の外部端子と第３の外部端子は、Ｇｒｏｕｎｄ  Ｏｕｔｅｒ  Ｐａｄで構成される。
【００５４】
第６の実施形態に係る第１の積層本体と第２の積層本体は、それぞれのビアを共有していないため、個別のキャパシタとして作動するのに有利である。
【００５５】
第７の実施形態
次に、図７を参照しながら、第７の実施形態に係る多層薄膜キャパシタ７００について説明する。第７の実施形態に係る多層薄膜キャパシタ７００は、第６の実施形態に係る多層薄膜キャパシタ６００と比べて、第１の積層本体の積層される誘電体層の層数が第２の積層本体の積層される誘電体層の層数よりも多いという点で違いがあるため、これらの違いを踏まえて説明する。
【００５６】
第７の実施形態に係る多層薄膜キャパシタ７００は、第１の積層本体により形成される容量が、第２の積層本体により形成される容量よりも大きい。これは、第１及び第２の内部電極層の間に介在される誘電体層の層数の相違から分かるが、第１及び第２の積層本体において、誘電体層を同一の材質や同一の厚さに形成する際に、その層数を変えることで、容量を差別化することができ、容量柔軟性を容易に実現できるようになる。
【００５７】
第８の実施形態
第８の実施形態に係る多層薄膜キャパシタ８００は、第１の積層本体の誘電体層１ｃと第２の積層本体の誘電体層２ｃ間の材質を異ならせたものである。例えば、第１の誘電体層の材料は高誘電率の材料を使用しながら、かつ、第２の誘電体層の材料は第１の誘電体層の材料より相対的に低誘電率の材料を使用しながら、第１の積層本体と第２の積層本体の容量を差別化することができる。
【００５８】
高誘電率を実現するために使用可能な誘電体層の材料としては、具体例として、金属系列のＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＴｉＯ２、ＢＳＴ、ＰＺＴなどが挙げられ、相対的に低誘電率を実現するために使用可能な誘電体層の材料としては、ＳｉＯ２及び／又はＳｉ３Ｎ４、Ａｌ２Ｏ３などが挙げられるが、これに限定されるものではない。一方、上記誘電体層において使用するこれらの材料は、様々な蒸着工法、例えば、スパッタリング、Ｓｏｌ−ｇｅｌ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＡＬＣＶＤなどを活用してキャパシタ内に適用させることができるが、このような蒸着工法の熱処理条件或いは誘電物質の組成比などを変えることによって、その誘電率特性を多様に変えることができ、高誘電率又は低誘電率の実現は特定の材質のみに限定されるものではなく、当業者が適宜選択して実施することができる。
【００５９】
第９の実施形態
第９の実施形態に係る多層薄膜キャパシタ９００は、第１の積層本体の誘電体層１ｃの材質と同じ材質を用いて第２の積層本体の誘電体層２ｃを形成するが、第２の積層本体の誘電体層２ｃの厚さを第１の積層本体の誘電体層１ｃの厚さよりも厚くする。図示していないが、逆の場合、すなわち、第１の積層本体の誘電体層の厚さを第２の積層本体の誘電体層の厚さよりも厚くすることも可能である。
【００６０】
第１及び第２の積層本体におけるそれぞれの誘電体層の厚さを変えることで、第１の積層本体と第２の積層本体が形成する容量を差別化することができるが、第１の積層本体における各誘電体層１ｃの厚さＴ１に対する第２の積層本体における誘電体層２ｃの厚さＴ２の比Ｔ２／Ｔ１の具体的な数値範囲に制限はないが、１．５以上３０以下であることが好ましく、これは、第１及び第２の積層本体において異なる誘電材質が使用される場合も含まれる範囲である。同一の誘電体材料を使用する場合は、１．５以上３．０以下であることがさらに好ましい。これは、誘電特性を有する材料間の電気的・熱的特性の違いによる誘電体層の厚さの違いとして発現する場合も含まれる範囲である。
【００６１】
上記比Ｔ２／Ｔ１が１．５よりも小さいと、第１及び第２の積層本体における高透磁率の誘電体層を含ませながら、Ｔ１の厚さを減少させていくと、Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔなどの電気的特性の悪化が発生する恐れが生じる。また、第１及び第２の積層本体における低透磁率の誘電体層を含ませながら、Ｔ１の厚さを減少させていくと、装備に限界性が表れるようになる。一方、上記比Ｔ２／Ｔ１が３０よりも大きくなると、厚さ間のバラツキが過度に高くなるため、小型化とともに、装備の限界性の克服という２つの難点を全て解消しなければならないという問題がある。
【００６２】
第１０の実施形態
次に、第１０の実施形態に係る多層薄膜キャパシタ１０００は、第７の実施形態に係る多層薄膜キャパシタ７００と比べて、第２の外部端子４２と第３の外部端子４３が互いにシード層とめっき層を共有して１つの共通外部端子４２３を構成するという点で違いがある。
【００６３】
第１０の実施形態に係る多層薄膜キャパシタ１０００において、共通外部端子４２３に第２のビア１２と第３のビア１３とが全て連結されるが、第２のビア１２は第２の積層本体の第２の内部電極層２ｂまで延長し、第３のビア１３も上記第２の内部電極層２ｂまで延長するため、第２のビアと第３のビアの深さは実質的に等しく構成される。
【００６４】
一方、第１０の実施形態に係る多層薄膜キャパシタ１０００では、同一の内部電極層が第２のビア及び第３のビアにより露出する面積が同一に成るように図示されているため、同じ高さを基準にして、第２のビアの断面の直径と第３のビアの断面の直径が等しくなるように示したが、これに限らず、第１０の実施形態に対する変更（図示せず）として、第２のビアの断面の直径と第３のビアの断面の直径とを異ならせてもよい。第２のビアと第３のビアの断面の直径を互いに異ならせると、第２の内部電極層１ｂ、２ｂが露出する面積が相違するようになるため、ＥＳＲ値を適宜変更してもよい。
【００６５】
第１１の実施形態
次に、図１１を参照しながら、本発明の第１１の実施形態に係る多層薄膜キャパシタについて説明する。
【００６６】
第１１の実施形態に係る多層薄膜キャパシタ１１００は、第１０の実施形態と比べて、第２の外部端子と第３の外部端子を一つの共通外部端子４２３で構成するという点で共通する。但し、第１１の実施形態に係る多層薄膜キャパシタ１１００では、第１０の実施形態と相反するように、第１の積層本体１の誘電体層の層数が第２の積層本体２の誘電体層の層数よりも少ない。そのため、第１の積層本体における内部電極層を第１の外部端子４１と共通外部端子４２３に連結して実現するキャパシタンスは、第２の積層本体における内部電極層を共通外部端子４２３と第４の外部端子４４に連結して実現するキャパシタンスと比べて小さい。これは、本発明に係る多層薄膜キャパシタの容量柔軟性（Ｃａｐａｃｉｔａｎｃｅ  Ｆｌｅｘｉｂｉｌｉｔｙ）の効果を裏付ける一構造であってもよい。
【００６７】
第１２の実施形態
次に、第１２の実施形態に係る多層薄膜キャパシタ１２００は、第２の外部端子４２と第３の外部電極４３が互いにスプリット（ｓｐｌｉｔ）され、４つの外部端子４１、４２、４３、４４を有する。
【００６８】
第１２の実施形態に係る多層薄膜キャパシタ１２００は、第６の実施形態に係る多層薄膜キャパシタ６００と比べて、全体的な構造は同一であるものの、第２のビア１２と第３のビア１３の直径を互いに異ならせたものである。ビアの直径を異ならせることは、そのビアと連結される内部電極層の露出面積を異ならせることであり、キャパシタのＥＳＲと関連して当業者が適宜制御する必要がある。また、キャパシタの小型化に応じて、ビアの形成空間が十分でない場合が頻繁に起こるが、この場合、それぞれのビアの直径が異なるように制御することは、工程上有用である。
【００６９】
具体的には図示していないが、ビアの直径を異ならせるとともに、第１の積層本体と第２の積層本体の誘電体層１ｃ、２ｃの材質、厚さ、層数などを差別化することで、多層薄膜キャパシタの容量柔軟性（Ｃａｐａｃｉｔａｎｃｅ  Ｆｌｅｘｉｂｉｌｉｔｙ）を極大化できるのは言うまでもない。
【００７０】
第１３の実施形態
一方、第１３の実施形態に係る多層薄膜キャパシタは、上述の第６から第１２の実施形態に係る多層薄膜キャパシタの第１のビア及び第４のビアの数を複数にした以外は、実質的に同一の構造を有する。これは、本発明の多層薄膜キャパシタのビアの配列の自由度を強調するためのものであり、ビアは、要求される特性、例えば、内部電極層の露出面積などを考慮して、当業者が個数を適宜設定でき、特に限定されるものではない。
【００７１】
具体的には、図１３（ａ）から図１３（ｇ）はそれぞれ、第６から第１２の実施形態に係る多層薄膜キャパシタにおける第１のビア１１と第４のビア１４の数を複数１１ａ、１１ｂ、１４ａ、１４ｂにして形成したものである。図１３の図示に限らず、ビアの個数、構造、深さなどはランダムに自由に変更でき、図１３は、変形例に対する理解を助けるためのいくつかの実施形態に過ぎない。
【００７２】
一方、具体的には図示していないが、本発明の一例による分割層は、機能的な観点から、別に駆動可能なキャパシタ間の容量を区別できるようにする役割を果たすため、容量分割部とも称することができる。上記容量分割部は、第１の本体と第２の本体をそれぞれ含む第１のキャパシタと第２のキャパシタの容量を分割する機能をし、第１のキャパシタ、第２のキャパシタ、又は第１及び第２のキャパシタが結合されたキャパシタのそれぞれに該当する容量が独立して実現できるようにする。
【００７３】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【００７４】
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【００７５】
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【００７６】
１００  多層薄膜キャパシタ
１  第１の積層本体
２  第２の積層本体
１１、１２、１３、１４  第１〜第４のビア
３  分割層
１ａ  第１の積層本体の第１の内部電極層
１ｂ  第１の積層本体の第２の内部電極層
２ａ  第２の積層本体の第１の内部電極層
２ｂ  第２の積層本体の第２の内部電極層
１ｃ  第１の積層本体の誘電体層
２ｃ  第２の積層本体の誘電体層
４１、４２、４３、４４  第１〜第４の外部端子
４２３  共通外部端子
【図１】
2018074132.tif 000003
【図２】
2018074132.tif 000004
【図３】
2018074132.tif 000005
【図４】
2018074132.tif 000006
【図５ａ】
2018074132.tif 000007
【図５ｂ】
2018074132.tif 000008
【図５ｃ】
2018074132.tif 000009
【図５ｄ】
2018074132.tif 000010
【図６】
2018074132.tif 000011
【図７】
2018074132.tif 000012
【図８】
2018074132.tif 000013
【図９】
2018074132.tif 000014
【図１０】
2018074132.tif 000015
【図１１】
2018074132.tif 000016
【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１３ｄ】
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【図１３ｅ】
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【図１３ｆ】
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【図１３ｇ】
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