(57)【要約】【課題】電源投入時に流れる貫通電流を低減させる。【解決手段】一実施形態の半導体記憶装置は、第１乃至第３パッド、抵抗、キャパシタ、インバータ、並びに第１及び第２トランジスタ含む電源保護回路を含むチップを備える。第２及び第３パッドはそれぞれ第１及び第２電圧が供給される。抵抗は第１端が第２パッドに接続される。キャパシタは第１端が抵抗の第２端に接続される。第１トランジスタは第１端が第２パッドに接続され、第２端がキャパシタの第１端の電圧に基づく値の信号を有するノードに接続され、ゲートが第１パッドに接続される。インバータは、入力端が第１トランジスタの第２端に接続される。第２トランジスタは第２パッドと第３パッドとの間に接続され、ゲートがインバータの出力端に接続される。【選択図】図５
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【特許請求の範囲】
【請求項１】
電源保護回路を含む第１チップを備え、
前記電源保護回路は、
第１パッドと、
第１電圧が供給された第２パッドと、
前記第１電圧より低い第２電圧が供給された第３パッドと、
前記第２パッドに電気的に接続された第１端を含む抵抗と、
前記抵抗の第２端に電気的に接続された第１端を含む第１キャパシタと、
前記第２パッドに電気的に接続された第１端と、前記第１キャパシタの第１端の電圧に基づく値の信号を有するノードに電気的に接続された第２端と、前記第１パッドに電気的に接続されたゲートと、を含む第１トランジスタと、
前記第１トランジスタの第２端に電気的に接続された入力端を含む第１インバータと、
前記第２パッドと前記第３パッドとの間に電気的に接続され、前記第１インバータの出力端に電気的に接続されたゲートを含む第２トランジスタと、
を含む、半導体記憶装置。
【請求項２】
前記電源保護回路は、
前記第１パッドに電気的に接続された第１端と、前記第３パッドに電気的に接続された第２端と、前記第２パッドに電気的に接続されたゲートと、を含む第３トランジスタと、
前記第１パッドに電気的に接続された第１端と、前記第３パッドに電気的に接続された第２端と、を含む第２キャパシタと、
を更に含む、請求項１記載の半導体記憶装置。
【請求項３】
前記電源保護回路は、前記第２パッドに電気的に接続された第１端と、前記第１キャパシタの第１端に電気的に接続された第２端と、前記第１パッドに電気的に接続されたゲートと、を含む第４トランジスタを更に含む、請求項２記載の半導体記憶装置。
【請求項４】
前記第１チップは、前記電源保護回路を含む複数の電源保護回路を含み、
複数の前記電源保護回路の各々は、前記第３トランジスタ及び前記第２キャパシタを共有する、
請求項２記載の半導体記憶装置。
【請求項５】
前記電源保護回路を含む第２チップを更に備え、
前記第１チップの前記第１パッドは、前記第１電圧が供給され、
前記第２チップの前記第１パッドは、前記第１チップの前記第１パッドから電気的に切り離された、
請求項２記載の半導体記憶装置。
【請求項６】
前記第１チップ及び前記第２チップは、基板の上方に設けられ、
前記第２チップは、前記第１チップの上方に設けられた、
請求項５記載の半導体記憶装置。
【請求項７】
前記電源保護回路は、前記第１パッドに電気的に接続された入力端と、前記第１トランジスタのゲートに電気的に接続された出力端と、を含む第２インバータを更に含む、請求項２記載の半導体記憶装置。
【請求項８】
前記電源保護回路は、
前記第１パッドに電気的に接続された第１端と、前記第３パッドに電気的に接続された第２端と、前記第２パッドに電気的に接続されたゲートと、を含む第３トランジスタと、
前記第１パッドに電気的に接続された第１端と、前記第３パッドに電気的に接続された第２端と、を含む第２キャパシタと、
を更に含む、請求項７記載の半導体記憶装置。
【請求項９】
前記電源保護回路は、
前記第１パッドに電気的に接続された入力端を含む第３インバータと、
前記第２パッドに電気的に接続された第１端と、前記第１キャパシタの第１端に電気的に接続された第２端と、前記第３インバータの出力端に電気的に接続されたゲートと、を含む第４トランジスタと、
を更に含む、請求項８記載の半導体記憶装置。
【請求項１０】
前記電源保護回路を含む第２チップを更に備え、
前記第１チップの前記第１パッドは、前記第２チップの前記第１パッドから電気的に切り離され、
前記第２チップの前記第１パッドは、前記第１電圧が供給された、
請求項９記載の半導体記憶装置。
【請求項１１】
前記第１チップ及び前記第２チップは、基板の上方に設けられ、
前記第２チップは、前記第１チップの上方に設けられた、
請求項１０記載の半導体記憶装置。
【請求項１２】
電源保護回路を含む第１チップを備え、
前記電源保護回路は、
第１パッドと、
第２パッドと、
前記第１パッドに電気的に接続された第１入力端と、前記第２パッドに電気的に接続された第２入力端と、を含む論理回路と、
第１電圧が供給された第３パッドと、
前記第１電圧より低い第２電圧が供給された第４パッドと、
前記第３パッドに電気的に接続された第１端を含む抵抗と、
前記抵抗の第２端に電気的に接続された第１端を含む第１キャパシタと、
前記第３パッドに電気的に接続された第１端と、前記第１キャパシタの第１端の電圧に基づく値の信号を有するノードに電気的に接続された第２端と、前記論理回路の出力端に電気的に接続されたゲートと、を含む第１トランジスタと、
前記第１トランジスタの第２端に電気的に接続された入力端を含む第１インバータと、
前記第３パッドと前記第４パッドとの間に電気的に接続され、前記第１インバータの出力端に電気的に接続されたゲートを含む第２トランジスタと、
を含む、半導体記憶装置。
【請求項１３】
前記論理回路は、否定論理和回路を含む、請求項１２記載の半導体記憶装置。
【請求項１４】
前記電源保護回路を含む第２チップを更に備え、
前記第２チップの前記第１パッド及び前記第２チップの前記第２パッドのうちの１つは、前記第１電圧が供給され、
前記第１チップの前記第１パッド及び前記第１チップの前記第２パッドは、前記第２チップの前記第１パッド及び前記第２チップの前記第２パッドから電気的に切り離された、
請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１チップ及び前記第２チップは、基板の上方に設けられ、
前記第２チップは、前記第１チップの上方に設けられた、
請求項１４記載の半導体記憶装置。
【請求項１６】
前記電源保護回路は、
前記論理回路の出力端に電気的に接続された第１端と、前記第４パッドに電気的に接続された第２端と、前記第３パッドに電気的に接続されたゲートと、を含む第３トランジスタと、
前記論理回路の出力端に電気的に接続された第１端と、前記第４パッドに電気的に接続された第２端と、を含む第２キャパシタと、
を更に含む、請求項１２記載の半導体記憶装置。
【請求項１７】
前記電源保護回路は、前記第３パッドに電気的に接続された第１端と、前記第１キャパシタの第１端に電気的に接続された第２端と、前記論理回路の出力端に電気的に接続されたゲートと、を含む第４トランジスタを更に含む、請求項１６記載の半導体記憶装置。
【請求項１８】
前記第１チップは、前記電源保護回路を含む複数の電源保護回路を含み、
複数の前記電源保護回路の各々は、前記第３トランジスタ及び前記第２キャパシタを共有する、
請求項１６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３２７４号公報
【特許文献２】特開２０１５−１０３６８９号公報
【特許文献３】特表２０１５−５３２５３４号公報
【特許文献４】特開２０００−４９２７７号公報
【特許文献５】特開２０１４−２６９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源投入時に流れる貫通電流を低減させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、電源保護回路を含む第１チップを備える。上記電源保護回路は、第１パッドと、第２パッドと、第３パッドと、抵抗と、キャパシタと、第１トランジスタと、第２トランジスタと、インバータと、を含む。上記第２パッドは、第１電圧が供給される。上記第３パッドは、上記第１電圧より低い第２電圧が供給される。上記抵抗は、上記第２パッドに電気的に接続された第１端を含む。上記キャパシタは、上記抵抗の第２端に電気的に接続された第１端を含む。上記第１トランジスタは、上記第２パッドに電気的に接続された第１端と、上記キャパシタの第１端の電圧に基づく値の信号を有するノードに電気的に接続された第２端と、上記第１パッドに電気的に接続されたゲートと、を含む。上記インバータは、上記第１トランジスタの第２端に電気的に接続された入力端を含む。上記第２トランジスタは、上記第２パッドと上記第３パッドとの間に電気的に接続され、上記インバータの出力端に電気的に接続されたゲートと、を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図４】第１実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図５】第１実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図６】第１実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図７】第１実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図８】第１実施形態の変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図９】第２実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図１０】第２実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図１１】第２実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図１２】第２実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図１３】第２実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図１４】第２実施形態の変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図１５】第３実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図１６】第３実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図１７】第３実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図１８】第３実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図１９】第３実施形態に係る半導体記憶装置の電源保護回路へ供給される電圧を説明するためのテーブル。
【図２０】第３実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図２１】第３実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。
【図２２】第３実施形態の変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【図２３】第４実施形態に係る半導体記憶装置の構成を説明するための断面図。
【図２４】第４実施形態に係る半導体記憶装置の構成を説明するための回路図。
【図２５】第４実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリを含む。
【０００９】
１．１  構成について
まず、第１実施形態に係るメモリシステムの構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、例えば、２つのチャネル（チャネル０及びチャネル１）を含む。チャネル０及びチャネル１は、例えば、それぞれ４つのチップ（チップ０、チップ１、チップ２、及びチップ３、並びにチップ４、チップ５、チップ６、及びチップ７）を含む。チップ０〜チップ７の各々は、複数のメモリセルを備え、データを例えば不揮発に記憶することにより、ＮＡＮＤ型フラッシュメモリとして機能する。メモリセルは、これに限定されることなく、データを揮発に記憶してもよい。なお、半導体記憶装置２０内のチャネル数、及びチャネル内のチップ数は、上述の例に限らず、任意の数が適用可能である。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏの送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏがコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏがアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏを半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏを出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏは、例えば８ビットの信号である。信号Ｉ／Ｏは、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データは、例えば、書込みデータ及び読出しデータを含む。
【００１３】
また、半導体記憶装置２０には、種々の電源が供給される。半導体記憶装置２０に供給される電圧は、例えば、電圧ＶＣＣＱ及びＶＳＳを含む。電圧ＶＣＣＱは、半導体記憶装置２０内の電源保護回路（図示せず）及びインタフェース回路（図示せず）に供給される電圧であり、例えば、１．２Ｖである。電圧ＶＳＳは、接地電圧であり、電圧ＶＣＣＱより小さい。電圧ＶＳＳは、例えば、０Ｖである。
【００１４】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。
【００１５】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置２０に対して発行する。この動作は、読出し及び消去の場合についても同様である。
【００１６】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１７】
ＮＡＮＤインタフェース回路１３は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１４は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。
【００１９】
ホストインタフェース回路１５は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２では、半導体記憶装置２０のうち、チャネル０に係る部分が示される。なお、チャネル１は、チャネル０と同様の構成を有するため、以下の説明ではチャネル０について説明し、チャネル０と重複するチャネル１の構成についての説明は省略する。
【００２１】
上述の通り、チャネル０は、チップ０〜チップ３を含む。チップ０〜チップ３の各々は、パッド群２１、インタフェース回路２２、複数の電源保護回路２３、メモリコア２４、及びシーケンサ２５を備えている。なお、チップ１〜チップ３は、チップ０と同様の構成を有するため、チップ０と重複する部分についてはその説明を省略する。
【００２２】
パッド群２１は、複数の信号送受信用のパッドを含む。パッド群２１は、コントローラ１０から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、及びＩ／Ｏをインタフェース回路２２に転送する。また、パッド群２１は、インタフェース回路２２から受信した信号／ＲＢを半導体記憶装置２０の外部に転送する。なお、信号／ＣＥ及び／ＲＢは、例えば、チップ毎に異なる信号線を介して対応するパッドに入力され、その他の信号ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、及びＩ／Ｏは、例えば、チャネル０内の各チップに共通する信号線を介して、各チップの対応するパッドに入力される。
【００２３】
また、パッド群２１は、電源保護回路制御用のパッドＰ１と、電圧供給用のパッドＰ２及びＰ３と、を含む。パッドＰ１及びＰ２は電圧ＶＣＣＱを電源保護回路２３と共有し、パッドＰ３は電圧ＶＳＳを電源保護回路２３と共有する。なお、電圧ＶＣＣＱは、チップ０のパッドＰ１にのみ供給され、チップ１〜チップ３のパッドＰ１には供給されない。また、電圧ＶＣＣＱ及びＶＳＳは、チャネル０内の各チップに共通する配線を介して、各チップのパッドＰ２及びＰ３にそれぞれ供給される。なお、図２の例では、パッドＰ１〜パッドＰ３は、１個の機能ブロックとして示されているが、これに限らず、複数個設けられていてもよい。パッドＰ１〜Ｐ３が１つのチップ内に複数個設けられている場合、当該複数のパッドＰ１〜Ｐ３は、チップ内の複数の場所に分散してレイアウトされていてもよい。
【００２４】
インタフェース回路２２は、信号Ｉ／Ｏ内のコマンド及びアドレスをシーケンサ２５に送信し、データをメモリコア２４と送受信する。
【００２５】
複数の電源保護回路２３の各々は、パッドＰ１〜Ｐ３が複数個設けられている場合、当該複数のパッドＰ１〜Ｐ３のチップ内におけるレイアウトに対応付けられて設けられる。電源保護回路２３の各々は、電圧ＶＣＣＱをインタフェース回路２２と共有する。電源保護回路２３の各々は、例えば、電圧ＶＣＣＱ及びＶＳＳに基づき、電圧ＶＣＣＱにサージが発生した場合、当該サージを低減させた電圧ＶＣＣＱをインタフェース回路２２と共有する機能を有する。電源保護回路２３の詳細については後述する。
【００２６】
メモリコア２４は、データを記憶するメモリセルアレイ（図示せず）を含む。メモリコア２４は、メモリセルアレイに対するデータの読出し処理及び書込み処理が可能となるように構成される。
【００２７】
シーケンサ２５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従ってチップの全体を制御する。
【００２８】
次に、半導体記憶装置のチップ毎の電圧供給のための結線の様子を図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る半導体記憶装置の各チップがボンディングワイヤでパッケージ基板と接続される場合の断面構造の一例を示している。図３及び図４はそれぞれ、半導体記憶装置２０のパッドＰ１、及びＰ２又はＰ３に接続されるボンディングワイヤを模式的に示している。なお、図３及び図４では、簡単のため、絶縁層が省略されている。
【００２９】
以下の説明では、パッケージ基板（半導体基板）３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとし、図３及び図４では、紙面に向かって右側が＋Ｙ方向、左側が−Ｙ方向とする。また、紙面に向かって上側が＋Ｚ方向とする。
【００３０】
図３及び図４に示すように、パッケージ基板３０の下面上に、バンプ３１が設けられる。パッケージ基板３０は、バンプ３１を介して半導体記憶装置２０の外部に電気的に接続される。また、パッケージ基板３０の上方には、複数の半導体チップ（チップ０〜チップ７）３２が設けられている。すなわち、パッケージ基板３０の上面上にはチップ０が設けられ、チップｎ（ｎは０≦ｎ＜７の整数）の上面上にチップ（ｎ＋１）が順次積層されている。チップ（ｎ＋１）は、例えば、チップｎに対して、Ｙ方向にずらして積層される。図３及び図４の例では、チップ１〜チップ４はそれぞれ、チップ０〜チップ３に対して＋Ｙ方向にずらして積層され、チップ５〜チップ７はそれぞれ、チップ４〜チップ６に対して−Ｙ方向にずらして積層される。
【００３１】
また、図３に示すように、チップ０〜チップ７の上部には、例えば、Ｙ方向に沿う両端付近にパッドＰ１が設けられている。そして、上述のように各チップをＹ方向に沿ってずらして積層することにより、チップ０〜チップ７のいずれにおいても、パッドＰ１のうちの少なくとも１つが、上面上に積層された他のチップに覆われることなく、露出する。
【００３２】
チップ０及びチップ４の上面に露出したパッドＰ１はそれぞれ、ボンディングワイヤ３３Ａ及び３３Ｂを介してパッケージ基板３０と電気的に接続される。パッケージ基板３０は、図示しない電流経路を有し、ボンディングワイヤ３３Ａ及び３３Ｂの各々を、対応するバンプ３１に電気的に接続する。
【００３３】
一方、図４に示すように、チップ０〜チップ７の上部には、例えば、パッドＰ１と同様に、Ｙ方向に沿う両端付近にパッドＰ２及びＰ３が設けられている。そして、上述のように各チップをＹ方向に沿ってずらして積層することにより、チップ０〜チップ７のいずれにおいても、パッドＰ２の内の少なくとも１つ、及びパッドＰ３のうちの少なくとも１つが、上面上のチップに覆われることなく、露出する。
【００３４】
チップ０〜チップ３の上面に露出したパッドＰ２及びＰ３は、ボンディングワイヤ３４Ａを介してパッケージ基板３０に対して共通に電気的に接続される。同様に、チップ４〜チップ７の上面に露出したパッドＰ２及びＰ３は、ボンディングワイヤ３４Ｂを介してパッケージ基板３０に対して共通に電気的に接続される。パッケージ基板３０は、図示しない電流経路を有し、ボンディングワイヤ３４Ａ及び３４Ｂの各々を、対応するバンプ３１に電気的に接続する。
【００３５】
１．１．４  電源保護回路の構成について
次に、第１実施形態に係る半導体記憶装置の電源保護回路の構成について、図５を用いて説明する。図５に示される電源保護回路２３は、チップ０〜チップ７に共通する構成である。
【００３６】
図５に示すように、電源保護回路２３は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３、抵抗Ｒ１及びＲ２、並びにキャパシタＣ１、Ｃ２、及びＣ３を含む。トランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、Ｔｒ９、及びＴｒ１０は、例えば、ｐチャネルの極性を有する。トランジスタＴｒ４〜Ｔｒ６、Ｔｒ８、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３は、例えば、ｎチャネルの極性を有する。トランジスタＴｒ１〜Ｔｒ８、及びＴｒ１０〜Ｔｒ１２、抵抗Ｒ１及びＲ２、並びにキャパシタＣ１及びＣ２は、ＲＣＴＭＯＳ(Resistance Capacitor Trigger Metal Oxide Semiconductor)回路として機能し得る。
【００３７】
上述の通り、チップ０及びチップ４の電源保護回路２３には、パッドＰ１〜パッドＰ３を介してそれぞれ電圧ＶＣＣＱ、ＶＣＣＱ、及びＶＳＳが供給される。また、上述の通り、チップ１〜チップ３、及びチップ５〜チップ７の電源保護回路２３には、パッドＰ２及びＰ３を介してそれぞれ電圧ＶＣＣＱ及びＶＳＳが供給されるが、パッドＰ１を介して電圧ＶＣＣＱが供給されない。つまり、チップ１〜チップ３、及びチップ５〜チップ７の電源保護回路２３のパッドＰ１は、オープンの状態である。
【００３８】
抵抗Ｒ１は、第１端がパッドＰ２に接続され、第２端がノードＶＲＣに接続される。キャパシタＣ１は、第１端がパッドＰ３に接続され、第２端がノードＶＲＣに接続される。
【００３９】
トランジスタＴｒ１は、第１端がパッドＰ２に接続され、第２端がトランジスタＴｒ３の第１端に接続され、ゲートがノードＶＲＣに接続される。トランジスタＴｒ２は、第１端がパッドＰ２に接続され、第２端がトランジスタＴｒ３の第１端に接続され、ゲートがノードＶＦＢに接続される。トランジスタＴｒ３は、第２端がノードＶＳＥＣＯＮＤに接続され、ゲートがＶＲＣに接続される。
【００４０】
トランジスタＴｒ４は、第１端がパッドＰ３に接続され、第２端がトランジスタＴｒ６の第１端に接続され、ゲートがノードＶＲＣに接続される。トランジスタＴｒ５は、第１端がパッドＰ３に接続され、第２端がトランジスタＴｒ６の第１端に接続され、ゲートがノードＶＦＢに接続される。トランジスタＴｒ６は、第２端がノードＶＳＥＣＯＮＤに接続され、ゲートがＶＲＣに接続される。
【００４１】
トランジスタＴｒ１、Ｔｒ２、Ｔｒ４、及びＴｒ５は、パッドＰ２の電圧ＶＣＣＱが変動する際に、電源保護回路２３が安定して動作するためのヒステリシスを持たせる機能を有する。トランジスタＴｒ３及びＴｒ６は、インバータとして機能する。
【００４２】
トランジスタＴｒ７は、第１端がパッドＰ２に接続され、第２端がノードＶＦＢに接続され、ゲートがノードＶＳＥＣＯＮＤに接続される。トランジスタＴｒ８は、第１端がパッドＰ３に接続され、第２端がノードＶＦＢに接続され、ゲートがノードＶＳＥＣＯＮＤに接続される。トランジスタＴｒ７及びＴｒ８は、インバータとして機能する。
【００４３】
トランジスタＴｒ９は、第１端がパッドＰ２に接続され、第２端がノードＶＴＨＩＲＤに接続され、ゲートがパッドＰ１に接続される。トランジスタＴｒ９のゲート幅は、トランジスタＴｒ１〜Ｔｒ８、Ｔｒ１０〜Ｔｒ１１、及びＴｒ１３のゲート幅より大きいことが望ましい。トランジスタＴｒ９は、パッドＰ１がオープン状態の場合、常にオン状態となり、ノードＶＴＨＩＲＤに電圧ＶＣＣＱを転送する。一方、トランジスタＴｒ９は、パッドＰ１に電圧ＶＣＣＱが供給される場合、常にオフ状態となり、ノードＶＴＨＩＲＤをパッドＰ２から切り離す。抵抗Ｒ２は、第１端がノードＶＦＢに接続され、第２端がノードＶＴＨＩＲＤに接続される。キャパシタＣ２は、第１端がパッドＰ３に接続され、第２端がノードＶＴＨＩＲＤに接続される。
【００４４】
トランジスタＴｒ１０は、第１端がパッドＰ２に接続され、第２端がノードＧＩＮに接続され、ゲートがノードＶＴＨＩＲＤに接続される。トランジスタＴｒ１１は、第１端がパッドＰ３に接続され、第２端がノードＧＩＮに接続され、ゲートがノードＶＴＨＩＲＤに接続される。トランジスタＴｒ１０及びＴｒ１１は、インバータとして機能する。
【００４５】
トランジスタＴｒ１２は、第１端がパッドＰ２に接続され、第２端がパッドＰ３に接続され、ゲートがノードＧＩＮに接続される。トランジスタＴｒ１２は、パッドＰ２の電圧が急峻に立ち上った際にオン状態となって第１端から第２端に向けて電流Ｉｓを流し、当該パッドＰ２の電圧の急激な変化に対するインタフェース回路２２への影響を緩和させる機能を有する。トランジスタＴｒ１２のゲート幅は、他のトランジスタＴｒ１〜Ｔｒ１１、及びＴｒ１３のゲート幅より大きい。
【００４６】
トランジスタＴｒ１３は、第１端がパッドＰ１に接続され、第２端がパッドＰ３に接続され、ゲートがパッドＰ２に接続される。トランジスタＴｒ１３のゲート幅は、トランジスタＴｒ１〜Ｔｒ１２のゲート幅より小さいことが望ましい。キャパシタＣ３は、第１端がパッドＰ１に接続され、第２端がパッドＰ３に接続される。トランジスタＴｒ１３及びキャパシタＣ３は、パッドＰ１がオープン状態の場合に、トランジスタＴｒ９のゲートに供給される電圧をＶＳＳに保つ機能を有する。なお、トランジスタＴｒ１３及びキャパシタＣ３は、複数の電源保護回路２３において共有されてもよい。
【００４７】
なお、トランジスタＴｒ１〜Ｔｒ１３は、例えば、電圧ＶＣＣＱと、電圧ＶＳＳとの間の或る電圧（便宜的に、電圧ＶＴと言う。）において、オン状態又はオフ状態に切り替わることが好ましい。より具体的には、トランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、Ｔｒ９、及びＴｒ１０は、電圧ＶＴより低い電圧がゲートに印加されると、オン状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オフ状態となる。また、トランジスタＴｒ４〜Ｔｒ６、Ｔｒ８、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３は、電圧ＶＴより低い電圧がゲートに印加されると、オフ状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オン状態となる。このように、ｐチャネルの極性を有するトランジスタと、ｎチャネルの極性を有するトランジスタは、一方がオン状態の場合は他方がオフ状態となり、一方がオフ状態の場合は他方がオン状態となることが好ましい。以下の説明では、トランジスタＴｒ１〜Ｔｒ１３のゲートに印加される電圧について、電圧ＶＴよりも低い電圧を“Ｌ”レベルと言い、電圧ＶＴよりも高い電圧を“Ｈ”レベルと言う。
【００４８】
１．２  電源保護回路の動作について
次に、第１実施形態に係る半導体記憶装置の電源保護回路の動作について図６及び図７を用いて説明する。図６及び図７はそれぞれ、電源投入の際における、チップ０及びチップ４、並びにチップ１〜チップ３及びチップ５〜チップ７の電源保護回路２３の動作を示している。
【００４９】
図６に示すように、チップ０及びチップ４では、時刻Ｔ１０に至るまで、半導体記憶装置２０には電圧ＶＣＣＱが供給されていない。このため、パッドＰ１及びＰ２は、例えば電圧ＶＳＳとなる。これに伴い、ノードＶＲＣ、ＶＳＥＣＯＮＤ、ＶＴＨＩＲＤ、及びＧＩＮは、いずれも電圧ＶＳＳ（“Ｌ”レベル）となる。これに伴い、トランジスタＴｒ１２はオフ状態となり、電流Ｉｓは流れない。
【００５０】
時刻Ｔ１０において、半導体記憶装置２０に電圧ＶＣＣＱ及びＶＳＳが供給される。これに伴い、トランジスタＴｒ１３はオン状態となり、キャパシタＣ３が充電される。また、トランジスタＴｒ９はオフ状態となり、ノードＶＴＨＩＲＤは、パッドＰ２から切り離される。
【００５１】
半導体記憶装置２０に電圧を供給する外部電源の電圧供給能力が高い場合、パッドＰ２の電圧は急峻に立ち上がり、例えば、速やかに電圧ＶＣＣＱに達する。ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、時刻Ｔ１０において電圧ＶＣＣＱまで急峻には立ち上がらず、“Ｌ”レベルのままである。これに伴い、トランジスタＴｒ１及びＴｒ３はオン状態となり、トランジスタＴｒ４及びＴｒ６はオフ状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ２と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ７はオフ状態となり、トランジスタＴｒ８はオン状態となる。ノードＶＴＨＩＲＤは、パッドＰ３と電気的に接続され、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１０はオン状態となり、トランジスタＴｒ１１はオフ状態となる。ノードＧＩＮは、パッドＰ２と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１２はオン状態となり、第１端から第２端に向けて電流Ｉｓが流れる。
【００５２】
時刻Ｔ２０において、ノードＶＲＣは、キャパシタＣ１が充電されるにしたがって、電圧ＶＴに達する。すなわち、ノードＶＲＣは、時刻Ｔ２０以降、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオフ状態となり、トランジスタＴｒ４及びＴｒ６はオン状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ３と電気的に接続され、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ７はオン状態となり、トランジスタＴｒ８はオフ状態となる。ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１０はオフ状態となり、トランジスタＴｒ１１はオン状態となる。ノードＧＩＮは、パッドＰ３と電気的に接続され、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１２はオフ状態となり、電流Ｉｓが停止する。
【００５３】
これにより、チップ０及びチップ４の電源保護回路２３は、時刻Ｔ１０から時刻Ｔ２０の間、電流Ｉｓが流れる。
【００５４】
一方、図７に示すように、チップ１〜チップ３及びチップ５〜チップ７では、時刻Ｔ１０に至るまでの動作は、チップ０及びチップ４と同様である。
【００５５】
時刻Ｔ１０において、半導体記憶装置２０に電圧ＶＣＣＱ及びＶＳＳが供給される。これに伴い、チップ１〜チップ３及びチップ５〜チップ７では、ノードＶＲＣ及びＶＳＥＣＯＮＤは、チップ０及びチップ４と同様に動作する。
【００５６】
なお、トランジスタＴｒ１３はオン状態となるが、パッドＰ１から電圧ＶＣＣＱが供給されないため、トランジスタＴｒ９のゲートに電圧ＶＳＳが供給される。トランジスタＴｒ９はオン状態となり、ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続される。これに伴い、キャパシタＣ２が充電される。
【００５７】
このため、時刻Ｔ１０以降では、ノードＶＴＨＩＲＤ及びＧＩＮはそれぞれ、ノードＶＳＥＣＯＮＤのレベルに依らず、“Ｈ”レベル及び“Ｌ”レベルとなる。したがって、チップ１〜チップ３及びチップ５〜チップ７では、電流Ｉｓは流れない。
【００５８】
以上で、電源保護回路の動作が終了する。
【００５９】
１．３  本実施形態に係る効果
第１実施形態によれば、電源投入時に流れる貫通電流を低減させることが出来る。本効果につき、以下説明する。
【００６０】
データ転送速度の高速化に伴い、高速動作が可能な、薄いゲート酸化膜を含むトランジスタを用いた設計が行われている。ゲート酸化膜が薄いトランジスタは、ゲートに強い電圧が印加された場合の耐性が低い。このため、例えば、スナップバック素子のように、高い電圧で動作する電源保護回路が用いられている場合、ＥＳＤ（Electrostatic Discharge）ストレスが発生した際、電源保護回路が動作する前にトランジスタが破壊される可能性がある。したがって、より低い電圧で確実に動作するＲＣＴＭＯＳ回路を電源保護回路に用いる手法が提案されている。
【００６１】
一方、ＲＣＴＭＯＳ回路は、ＥＳＤストレスが発生した際、強制的に電源及びグラウンド間をショートさせる構成であるため、供給される電圧が急激に変化した場合、半導体記憶装置内に大きな貫通電流が流れる可能性がある。このため、例えば、複数のチップが積層された半導体記憶装置が電圧供給能力の高い電源に接続されている場合、電源投入時に、半導体記憶装置内の全てのチップに同時に、意図しない貫通電流が流れる可能性がある。
【００６２】
第１実施形態によれば、チップ０〜チップ７のパッドＰ２には、電圧ＶＣＣＱが共通に供給される。一方、チップ０及びチップ４のパッドＰ１には電圧ＶＣＣＱが供給されるが、チップ１〜チップ３及びチップ５〜チップ７のパッドＰ１には電圧ＶＣＣＱが供給されずにオープン状態となる。チップ０〜チップ７の各々の電源保護回路２３は、ＲＣＴＭＯＳ回路の構成を有し、更に、パッドＰ２に接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端と、パッドＰ１に接続されたゲートと、を含むトランジスタＴｒ９を含む。これにより、トランジスタＴｒ９は、チップ０及びチップ４ではパッドＰ１に電圧ＶＴ以上の電圧が印加されている間は常にオフ状態となるが、チップ１〜チップ３及びチップ５〜チップ７では常にオン状態となる。このため、パッドＰ２に供給される電圧ＶＣＣＱにサージが立った場合、チップ０及びチップ４ではトランジスタＴｒ１２がオン状態となり、電流Ｉｓを流すことができる。一方、チップ１〜チップ３及びチップ５〜チップ７ではトランジスタＴｒ１２が常にオフ状態となり、電流Ｉｓは流れない。したがって、電圧ＶＣＣＱが急峻に立ち上がる可能性がある電源投入時のような場合において、チップ１〜チップ３、及びチップ５〜チップ７内の電源保護回路２３に電流Ｉｓが流れることを防止することができる。
【００６３】
また、電源保護回路２３は、パッドＰ１に接続された第１端と、パッドＰ３に接続された第２端と、パッドＰ２に接続されたゲートとを含むトランジスタＴｒ１３と、パッドＰ１に接続された第１端と、パッドＰ３に接続された第２端と、を含むキャパシタＣ３を含む。これにより、トランジスタＴｒ９のゲートに供給される電圧を、パッドＰ１に電圧ＶＣＣＱが供給される場合には電圧ＶＣＣＱに設定し、パッドＰ１に電圧ＶＣＣＱが供給されない場合には電圧ＶＳＳに設定することができる。したがって、電源保護回路２３の動作を安定化することができる。
【００６４】
また、チップ１〜チップ３は、パッケージ基板３０に対して、チップ０の上方に設けられる。これにより、パッケージ基板３０から供給される電圧ＶＣＣＱは、ボンディングワイヤ３３Ａによりチップ０〜チップ３のうちチップ０内の回路に最初に供給される。このため、ＥＳＤストレスが発生した場合、電圧のサージは、チップ１〜チップ３に到達する前にチップ０内の電源保護回路２３に転送される。したがって、上述の通り、チップ１〜チップ３内の電源保護回路２３が動作しない場合においても、チップ０内の電源保護回路２３を動作させることにより、同一チャネル０内の全てのチップ０〜チップ３を保護することができる。
【００６５】
また、電源保護回路２３が同一のチップ内に複数個配置される場合、トランジスタＴｒ１３及びキャパシタＣ３は、当該複数の電源保護回路２３において共有される。これにより、回路面積を低減することができる。
【００６６】
１．４  第１実施形態の変形例
なお、第１実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形が適用可能である。
【００６７】
例えば、図８に示すように、電源保護回路２３は、パッドＰ２が接続された第１端と、ノードＶＲＣに接続された第２端と、パッドＰ１に接続されたゲートと、を含むトランジスタＴｒ１４を更に含む構成としても良い。トランジスタＴｒ１４は、チップ０及びチップ４では常にオフ状態となり、チップ１〜チップ３及びチップ５〜チップ７では常にオン状態となる。
【００６８】
これにより、トランジスタＴｒ１４は、チップ０ではＲＣＴＭＯＳ回路としての動作に影響を与えない。一方、チップ１〜チップ３では、パッドＰ２に電圧ＶＣＣＱが供給されると同時に、ノードＶＲＣの電圧を“Ｈ”レベルにすることができる。このため、ノードＶＴＨＩＲＤの電圧を安定して“Ｈ”レベルにすることができ、ひいては、トランジスタＴｒ１２を安定してオフ状態とすることができる。
【００６９】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、パッドＰ１に電圧ＶＣＣＱが供給されることによってチップ０の電源保護回路２３が動作し、パッドＰ１に電圧ＶＣＣＱが供給されないことによってチップ１〜チップ３の電源保護回路２３が動作しない構成であった。一方、第２実施形態に係る半導体記憶装置は、パッドＰ１に電圧ＶＣＣＱが供給されないことによってチップ０の電源保護回路２３が動作し、パッドＰ１に電圧ＶＣＣＱが供給されることによってチップ１〜チップ３の電源保護回路２３が動作しない構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【００７０】
２．１  半導体記憶装置の構成について
第２実施形態に係る半導体記憶装置の構成例について、図９を用いて説明する。図９は、第１実施形態における図２に対応する。図９では、図２と同様、半導体記憶装置２０のうち、チャネル０に係る部分が示される。なお、チャネル１は、チャネル０と同様の構成を有するため、以下の説明ではチャネル０について説明し、チャネル０と重複するチャネル１の構成についての説明は省略する。
【００７１】
電圧ＶＣＣＱは、チップ１〜チップ３のパッドＰ１にのみ供給され、チップ０のパッドＰ１には供給されない。また、電圧ＶＣＣＱ及びＶＳＳは、チャネル０内の各チップに共通する配線を介して、各チップのパッドＰ２及びＰ３にそれぞれ供給される。なお、図９の例では、パッドＰ１〜パッドＰ３は、１個の機能ブロックとして示されているが、これに限らず、複数個設けられていてもよい。パッドＰ１〜Ｐ３が１つのチップ内に複数個設けられている場合、当該複数のパッドＰ１〜Ｐ３は、チップ内の複数の場所に分散してレイアウトされていてもよい。
【００７２】
次に、半導体記憶装置のチップ毎の電圧供給のための結線の様子を、図１０を用いて説明する。図１０は、第１実施形態における図３に対応する。図１０は、半導体記憶装置２０のパッドＰ１に接続されるボンディングワイヤを模式的に示している。なお、図１０では、簡単のため、絶縁層が省略されている。
【００７３】
図１０に示すように、チップ１〜チップ３、及びチップ５〜チップ７の上面に露出したパッドＰ１はそれぞれ、ボンディングワイヤ３５Ａ及び３５Ｂを介してパッケージ基板３０と電気的に接続される。パッケージ基板３０は、図示しない電流経路を有し、ボンディングワイヤ３５Ａ及び３５Ｂの各々を、対応するバンプ３１に電気的に接続する。
【００７４】
２．２  電源保護回路の構成について
次に、第２実施形態に係る半導体記憶装置の電源保護回路の構成について、図１１を用いて説明する。図１１は、第１実施形態における図５に対応する。図１１に示される電源保護回路２３は、チップ０〜チップ７に共通する構成である。
【００７５】
図１１に示すように、電源保護回路２３は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３、抵抗Ｒ１及びＲ２、キャパシタＣ１、Ｃ２、及びＣ３、並びにインバータＮＶ１を含む。トランジスタＴｒ１〜Ｔｒ１３、抵抗Ｒ１及びＲ２、並びにキャパシタＣ１〜Ｃ３の構成については図５と同様であるため、説明を省略する。
【００７６】
上述の通り、チップ１〜チップ３及びチップ５〜チップ７の電源保護回路２３には、パッドＰ１〜パッドＰ３を介してそれぞれ電圧ＶＣＣＱ、ＶＣＣＱ、及びＶＳＳが供給される。また、上述の通り、チップ０、及びチップ４の電源保護回路２３には、パッドＰ２及びＰ３を介してそれぞれ電圧ＶＣＣＱ及びＶＳＳが供給されるが、パッドＰ１を介して電圧ＶＣＣＱが供給されない。つまり、チップ０及びチップ４の電源保護回路２３のパッドＰ１は、オープンの状態である。
【００７７】
インバータＮＶ１は、入力端がパッドＰ１に接続され、出力端がトランジスタＴｒ９のゲートに接続される。このため、トランジスタＴｒ９は、パッドＰ１がオープン状態の場合、常にオフ状態となり、ノードＶＴＨＩＲＤをパッドＰ２から切り離す。一方、トランジスタＴｒ９は、パッドＰ１に電圧ＶＣＣＱが供給される場合、常にオン状態となり、ノードＶＴＨＩＲＤに電圧ＶＣＣＱを転送する。
【００７８】
２．３  電源保護回路の動作について
次に、第２実施形態に係る半導体記憶装置の電源保護回路の動作について図１２及び図１３を用いて説明する。図１２及び図１３はそれぞれ、第１実施形態における図６及び図７に対応する。すなわち、図１２及び図１３はそれぞれ、電源投入の際における、チップ０及びチップ４、並びにチップ１〜チップ３及びチップ５〜チップ７の電源保護回路２３の動作を示している。
【００７９】
図１２に示すように、時刻Ｔ１０に至るまでの動作は、図６と同様であるため、説明を省略する。
【００８０】
時刻Ｔ１０において、チップ０及びチップ４に電圧ＶＣＣＱ及びＶＳＳが供給され、トランジスタＴｒ１３はオン状態となる。しかしながら、パッドＰ１から電圧ＶＣＣＱが供給されないため、キャパシタＣ３は充電されない。このため、インバータＮＶ１は、入力端に電圧ＶＳＳ（“Ｌ”レベル）が供給され、出力端から“Ｈ”レベルを出力する。これにより、トランジスタＴｒ９はオフ状態となり、ノードＶＴＨＩＲＤは、パッドＰ２から切り離される。
【００８１】
時刻Ｔ２０以降の動作は、図６と同様であるため、説明を省略する。
【００８２】
一方、図１３に示すように、チップ１〜チップ３及びチップ５〜チップ７では、時刻Ｔ１０に至るまでの動作は、チップ０及びチップ４と同様である。
【００８３】
時刻Ｔ１０において、半導体記憶装置２０に電圧ＶＣＣＱ及びＶＳＳが供給される。これに伴い、トランジスタＴｒ１３はオン状態となり、キャパシタＣ３が充電される。インバータＮＶ１は、“Ｈ”レベルが入力端に供給され、“Ｌ”レベルを出力端から出力する。これにより、トランジスタＴｒ９はオン状態となり、ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続される。これに伴い、キャパシタＣ２が充電される。
【００８４】
時刻Ｔ２０以降の動作は、図７と同様であるため、説明を省略する。
【００８５】
以上で、電源保護回路の動作が終了する。
【００８６】
２．４  本実施形態に係る効果について
第２実施形態によれば、チップ０〜チップ７のパッドＰ２には、電圧ＶＣＣＱが共通に供給される。一方、チップ１〜チップ３及びチップ５〜チップ７のパッドＰ１には電圧ＶＣＣＱが供給されるが、チップ０及びチップ４のパッドＰ１には電圧ＶＣＣＱが供給されずにオープン状態となる。チップ０〜チップ７の各々の電源保護回路２３は、ＲＣＴＭＯＳ回路の構成を有し、更に、トランジスタＴｒ９と、インバータＮＶ１と、を含む。インバータＮＶ１は、パッドＰ２に接続された入力端と、トランジスタＴｒ９のゲートに接続された出力端と、を含む。トランジスタＴｒ９は、パッドＰ２に接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端と、を含む。これにより、トランジスタＴｒ９は、チップ０及びチップ４ではパッドＰ１に電圧ＶＴ以上の電圧が印加されている間は常にオフ状態となるが、チップ１〜チップ３及びチップ５〜チップ７では常にオン状態となる。このため、パッドＰ２に供給される電圧ＶＣＣＱにサージが立った場合、チップ０及びチップ４ではトランジスタＴｒ１２がオン状態となり、電流Ｉｓを流すことができる。一方、チップ１〜チップ３及びチップ５〜チップ７ではトランジスタＴｒ１２が常にオフ状態となり、電流Ｉｓは流れない。したがって、電圧ＶＣＣＱが急峻に立ち上がる可能性がある電源投入時のような場合において、チップ１〜チップ３、及びチップ５〜チップ７内の電源保護回路２３に電流Ｉｓが流れることを防止することができる。
【００８７】
また、第２実施形態によれば、チップ０は、電源保護回路２３が貫通電流を流す機能を有するために、電圧ＶＣＣＱが供給されることを要しない。このため、パッドＰ１への電圧供給に問題が生じた場合においても、電源保護回路２３が貫通電流を流す機能を有するために電圧ＶＣＣＱが供給されることを要する第１実施形態と比較して、安定して動作することができる。
【００８８】
また、第２実施形態によれば、第１実施形態のその他の態様と同様の効果を更に奏することができる。
【００８９】
２．５  第２実施形態の変形例
なお、第２実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形が適用可能である。
【００９０】
例えば、図１４に示すように、電源保護回路２３は、インバータＮＶ２と、トランジスタＴｒ１４を更に含む構成としても良い。図１４は、第１実施形態の変形例に係る図８に対応する。インバータＮＶ２は、パッドＰ１に接続された入力端と、トランジスタＴｒ１４のゲートに接続された出力端を含む。トランジスタＴｒ１４は、パッドＰ２が接続された第１端と、ノードＶＲＣに接続された第２端と、を含む。トランジスタＴｒ１４は、チップ０及びチップ４では常にオフ状態となり、チップ１〜チップ３及びチップ５〜チップ７では常にオン状態となる。
【００９１】
これにより、トランジスタＴｒ１４は、第１実施形態の変形例と同様、チップ０及びチップ４ではＲＣＴＭＯＳ回路としての動作に影響を与えない。一方、チップ１〜チップ３及びチップ５〜チップ７では、パッドＰ２に電圧ＶＣＣＱが供給されると同時に、ノードＶＲＣの電圧を“Ｈ”レベルにすることができる。このため、ノードＶＴＨＩＲＤの電圧を安定して“Ｈ”レベルにすることができ、ひいては、トランジスタＴｒ１２を安定してオフ状態とすることができる。
【００９２】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第１実施形態及び第２実施形態に係る半導体記憶装置は、電源保護回路２３を制御するために設けられたパッドＰ１を用いる構成であった。一方、第３実施形態に係る半導体記憶装置は、パッドＰ１を設けることなく、既存のパッドを用いて電源保護回路２３を制御する構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【００９３】
３．１  半導体記憶装置の構成について
第３実施形態に係る半導体記憶装置の構成例について、図１５を用いて説明する。図１５は、第３実施形態における半導体記憶装置２０内の各チップの構成が示される。以下の説明では第１実施形態における各チップの構成と異なる構成についてのみ説明し、第１実施形態における各チップの構成と共通する構成についての説明は省略する。
【００９４】
パッド群２１は、パッドＰ１を含まず、チップ識別用のパッドＰ４及びＰ５を含む。パッドＰ４及びＰ５は、電圧ＶＣＣＱを電源保護回路２３と共有し得る。パッドＰ４及びパッドＰ５は、例えば、電圧ＶＣＣＱが供給されるか否かの組合せによって、同一チャネル内のいずれのチップであるかを識別可能である。
【００９５】
次に、半導体記憶装置のパッドＰ４及びＰ５の電圧供給のための結線の様子を、図１６及び図１７を用いて説明する。図１６及び図１７はそれぞれ、半導体記憶装置２０のパッドＰ４及びＰ５に接続されるボンディングワイヤを模式的に示している。なお、図１６及び図１７では、簡単のため、絶縁層が省略されている。
【００９６】
図１６に示すように、チップ１及びチップ３、並びにチップ５及びチップ７の上面に露出したパッドＰ４はそれぞれ、ボンディングワイヤ３６Ａ及び３６Ｂを介してパッケージ基板３０と電気的に接続される。
【００９７】
また、図１７に示すように、チップ２及びチップ３、並びにチップ６及びチップ７の上面に露出したパッドＰ５はそれぞれ、ボンディングワイヤ３７Ａ及び３７Ｂを介してパッケージ基板３０と電気的に接続される。
【００９８】
パッケージ基板３０は、図示しない電流経路を有し、ボンディングワイヤ３６Ａ、３６、３７Ａ及び３７Ｂの各々を、対応するバンプ３１に電気的に接続する。
【００９９】
以上のように構成することにより、電圧ＶＣＣＱは、チップ１、チップ３、チップ５、及びチップ７のパッドＰ４と、チップ２、チップ３、チップ６、及びチップ７のパッドＰ５と、に更に供給される。そして、電圧ＶＣＣＱは、チップ０及びチップ４の各々のパッドＰ４及びパッドＰ５と、チップ１及びチップ５のパッドＰ５と、チップ２及びチップ６のパッドＰ４と、には供給されない。
【０１００】
３．２  電源保護回路の構成について
次に、第３実施形態に係る半導体記憶装置の電源保護回路の構成について、図１８及び図１９を用いて説明する。図１８は、第１実施形態における図５に対応する。図１８に示される電源保護回路２３は、チップ０〜チップ７に共通する構成である。図１９は、第３実施形態においてパッドＰ４及びパッドＰ５に供給される電圧と、電源保護回路２３内に供給される電圧との関係を示す。
【０１０１】
図１８に示すように、電源保護回路２３は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３、抵抗Ｒ１及びＲ２、キャパシタＣ１、Ｃ２、及びＣ３、並びに否定論理和回路ＮＯＲを含む。トランジスタＴｒ１〜Ｔｒ１３、抵抗Ｒ１及びＲ２、並びにキャパシタＣ１〜Ｃ３の構成については図５と同様であるため、説明を省略する。
【０１０２】
否定論理和回路ＮＯＲは、第１入力端がパッドＰ４に接続され、第２入力端がパッドＰ５に接続され、出力端がトランジスタＴｒ９のゲート、トランジスタＴｒ１３の第１端、及びキャパシタＣ３の第１端に接続される。否定論理和回路ＮＯＲは、例えば、電圧ＶＣＣＱを“Ｈ”レベルとし、電圧ＶＣＣＱより低い電圧（例えば電圧ＶＳＳ）を“Ｌ”レベルとして駆動する。以下の説明では、否定論理和回路ＮＯＲの出力端とトランジスタＴｒ９のゲートを接続するノードをノードＴＩＮとする。
【０１０３】
図１９に示すように、チップ０及びチップ４のパッドＰ４及びＰ５には、電圧ＶＣＣＱが供給されない。このため、チップ０及びチップ４のパッドＰ４及びＰ５は、オープンの状態となり、否定論理和回路ＮＯＲの第１入力端及び第２入力端には“Ｌ”レベル（例えば電圧ＶＳＳ）が入力される。これに伴い、チップ０及びチップ４では、否定論理和回路ＮＯＲの出力として、ノードＴＩＮに“Ｈ”レベルの電圧ＶＣＣＱが出力される。
【０１０４】
また、チップ１及びチップ５では、パッドＰ４には電圧ＶＣＣＱが供給され、パッドＰ５にはＶＣＣＱが供給されない。このため、チップ１及びチップ５では、否定論理和回路ＮＯＲの第１入力端には“Ｈ”レベルが入力され、第２入力端には“Ｌ”レベルが入力される。これに伴い、チップ１及びチップ５では、否定論理和回路ＮＯＲの出力として、ノードＴＩＮに“Ｌ”レベルの電圧ＶＳＳが出力される。
【０１０５】
また、チップ２及びチップ６では、パッドＰ５には電圧ＶＣＣＱが供給され、パッドＰ４にはＶＣＣＱが供給されない。このため、チップ２及びチップ６では、否定論理和回路ＮＯＲの第１入力端には“Ｌ”レベルが入力され、第２入力端には“Ｈ”が入力される。これに伴い、チップ２及びチップ６では、否定論理和回路ＮＯＲの出力として、ノードＴＩＮに“Ｌ”レベルの電圧ＶＳＳが出力される。
【０１０６】
また、チップ３及びチップ７では、パッドＰ４及びＰ５には電圧ＶＣＣＱが供給さる。このため、チップ３及びチップ７では、否定論理和回路ＮＯＲの第１入力端及び第２入力端には“Ｈ”レベルが入力される。これに伴い、チップ３及びチップ７では、否定論理和回路ＮＯＲの出力として、ノードＴＩＮに“Ｌ”レベルの電圧ＶＳＳが出力される。
【０１０７】
以上のように、チップ１〜チップ３及びチップ５〜チップ７の電源保護回路２３には、パッドＰ４及びパッドＰ５を介して電圧ＶＳＳが供給される。また、チップ０、及び４の電源保護回路２３には、パッドＰ４及びＰ５を介してそれぞれ電圧ＶＣＣＱが供給される。
【０１０８】
３．３  電源保護回路の動作について
次に、第３実施形態に係る半導体記憶装置の電源保護回路の動作について図２０及び図２１を用いて説明する。図２０及び図２１はそれぞれ、第１実施形態における図６及び図７に対応する。すなわち、図２０及び図２１はそれぞれ、電源投入の際における、チップ０及びチップ４、並びにチップ１〜チップ３及びチップ５〜チップ７の電源保護回路２３の動作を示している。なお、図２０及び図２１では、ノードＴＩＮ以外の動作はそれぞれ、図６及び図７と同様であるため、説明を省略する。
【０１０９】
図２０に示すように、時刻Ｔ１０において、チップ０及びチップ４に電圧ＶＣＣＱ及びＶＳＳが供給され、トランジスタＴｒ１３はオン状態となる。また、否定論理和回路ＮＯＲはノードＴＩＮに電圧ＶＣＣＱを出力するため、キャパシタＣ３が充電される。また、トランジスタＴｒ９はオフ状態となり、ノードＶＴＨＩＲＤは、パッドＰ２から切り離される。
【０１１０】
一方、図２１に示すように、チップ１〜チップ３及びチップ５〜チップ７では、時刻Ｔ１０に至るまでの動作は、チップ０及びチップ４と同様である。
【０１１１】
時刻Ｔ１０において、半導体記憶装置２０に電圧ＶＣＣＱ及びＶＳＳが供給される。これに伴い、トランジスタＴｒ１３はオン状態となるが、否定論理和回路ＮＯＲはノードＴＩＮに電圧ＶＳＳを出力するため、トランジスタＴｒ９のゲートに電圧ＶＳＳが供給される。トランジスタＴｒ９はオン状態となり、ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続される。これに伴い、キャパシタＣ２が充電される。
【０１１２】
このため、時刻Ｔ１０以降では、ノードＶＴＨＩＲＤ及びＧＩＮはそれぞれ、ノードＶＳＥＣＯＮＤのレベルに依らず、“Ｈ”レベル及び“Ｌ”レベルとなる。したがって、チップ１〜チップ３及びチップ５〜チップ７では、電流Ｉｓは流れない。
【０１１３】
以上で、電源保護回路の動作が終了する。
【０１１４】
３．４  本実施形態に係る効果について
第３実施形態によれば、チップ０及びチップ４のパッドＰ４及びＰ５には、電圧ＶＣＣＱが供給されない。一方、チップ１〜チップ３及びチップ５〜チップ７のパッドＰ４及びＰ５のいずれかには電圧ＶＣＣＱが供給される。チップ０〜チップ７の各々の電源保護回路２３は、ＲＣＴＭＯＳ回路の構成を有し、更に、トランジスタＴｒ９と、否定論理和回路ＮＯＲと、を含む。否定論理和回路ＮＯＲは、パッドＰ４に接続された第１入力端と、パッドＰ５に接続された第２入力端と、トランジスタＴｒ９のゲートに接続された出力端と、を含む。トランジスタＴｒ９は、パッドＰ２に接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端と、を含む。これにより、電圧ＶＣＣＱが半導体記憶装置２０に供給された際、トランジスタＴｒ９は、チップ０及びチップ４ではオフ状態となり、チップ１〜チップ３及びチップ５〜チップ７ではオン状態となる。このため、既存のパッドＰ４及びＰ５を用いることにより、新たなパッドＰ１を設けることなく、チップ１〜チップ３、及びチップ５〜チップ７内の電源保護回路２３に電流Ｉｓが流れることを防止することができる。したがって、更にパッドＰ１分の回路面積を削減することができる。
【０１１５】
また、第３実施形態によれば、第１実施形態のその他の態様と同様の効果を更に奏することができる。
【０１１６】
なお、第３実施形態では、２つのパッドＰ４及びＰ５に供給される電圧のパターンに応じて４つのチップが識別される場合について説明したが、識別されるチップの数は４つに限られない。例えば、１チャネル内のチップが８つの場合は、３つのチャネル識別用のパッドに供給される電圧のパターンに応じて当該８つのチップを個別に識別することが可能である。そして、当該電圧のパターンに応じた論理回路を適切に設けることにより、最下段のチップの電源保護回路２３のみを通常に動作させ、それ以外のチップの電源保護回路２３の動作を停止させることができる。
【０１１７】
３．５  第３実施形態の変形例
なお、第３実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形が適用可能である。
【０１１８】
例えば、図２２に示すように、電源保護回路２３は、パッドＰ２が接続された第１端と、ノードＶＲＣに接続された第２端と、ノードＴＩＮに接続されたゲートと、を含むトランジスタＴｒ１４を更に含む構成としても良い。トランジスタＴｒ１４は、チップ０及びチップ４では常にオフ状態となり、チップ１〜チップ３及びチップ５〜チップ７では常にオン状態となる。
【０１１９】
これにより、トランジスタＴｒ１４は、チップ０及びチップ４ではＲＣＴＭＯＳ回路としての動作に影響を与えない。一方、チップ１〜チップ３及びチップ５〜チップ７では、パッドＰ２に電圧ＶＣＣＱが供給されると同時に、ノードＶＲＣの電圧を“Ｈ”レベルにすることができる。このため、ノードＶＴＨＩＲＤの電圧を安定して“Ｈ”レベルにすることができ、ひいては、トランジスタＴｒ１２を安定してオフ状態とすることができる。
【０１２０】
４．  第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第１実施形態〜第３実施形態に係る半導体記憶装置は、半導体記憶装置内の各チップがパッケージ基板とボンディングワイヤで接続される例について説明したが、第４実施形態に係る半導体記憶装置は、半導体記憶装置内の各チップがパッケージ基板とＴＳＶ（Through Silicon Via）方式によって接続される例について説明する。第４実施形態に係る半導体記憶装置では、電源保護回路は、例えば、コアチップには含まれず、インタフェースチップのみに含まれる。
【０１２１】
第４実施形態に係る半導体記憶装置の断面構造について、図２３を用いて説明する。図２３に示すように、パッケージ基板（半導体基板）４０の下面上に、バンプ４１が設けられる。パッケージ基板４０は、バンプ４１を介して半導体記憶装置２０Ａの外部に電気的に接続される。
【０１２２】
パッケージ基板４０の上面上に、インタフェースチップ（半導体チップ）４２が設けられる。
【０１２３】
インタフェースチップ４２及びパッケージ基板４０の上面の上方に、複数のコアチップ（コアチップ０〜コアチップ７）４３が設けられる。コアチップｍ（１≦ｍ≦７）は、コアチップ（ｍ−１）の上方に設けられる。最上層のコアチップ７を除くコアチップ０〜コアチップ６の各々には、その上面から下面に達する貫通電極（ＴＳＶ）４４が設けられる。そして、各ＴＳＶ４４間にはバンプ４５が設けられる。
【０１２４】
最下層のコアチップ０の下面上に、配線層（ＲＤＬ：Re-Distribution Layer）４６が設けられる。この配線層４６とインタフェースチップ４２との間に、バンプ４７が設けられる。一方、配線層４６とパッケージ基板４０との間に、バンプ４８が設けられる。配線層４６とインタフェースチップ４２との間の距離は、配線層４６とパッケージ基板４０との距離より小さい。したがって、バンプ４７のサイズは、バンプ４８のサイズよりも小さい。
【０１２５】
以上のように構成された第４実施形態に係る半導体記憶装置における電源保護回路を含む構成について、図２４及び図２５を用いて説明する。
【０１２６】
図２４に示すように、複数のコアチップ４３の各々は、例えば、インバータＮＶ３と、トランジスタＴｒ１５と、抵抗Ｒ３と、パッドＰ４と、を含む。また、インタフェースチップ４２は、電源保護回路２３Ａ、パッドＰ２、及びパッドＰ３を含む。貫通電極４４、バンプ４５及び４７、並びに配線層４６は、抵抗Ｒ４を含む。
【０１２７】
パッドＰ４には、例えば、バンプ４１を介して、半導体記憶装置２０Ａの外部から電圧ＶＣＣ又はＶＰＰが供給される。電圧ＶＣＣ及びＶＰＰは、外部から供給される電源電圧であり、電圧ＶＣＣ及びＶＰＰはそれぞれ、例えば１．８Ｖ及び１２Ｖである。インバータＮＶ３は、パッドＰ４に接続された入力端と、コアチップ４３の図示しない内部回路に接続された出力端と、を含む。抵抗Ｒ３は、トランジスタＴｒ１５のゲートに接続された第１端と、抵抗Ｒ４の第１端に接続された第２端と、を含む。トランジスタＴｒ１５は、電圧ＶＰＰが供給された第１端と、抵抗Ｒ４に接続された第２端と、ゲートと、を含む。抵抗Ｒ４は、第１端と、パッドＰ３に接続された第２端を含む。電源保護回路２３Ａは、パッドＰ２及びＰ３に接続される。パッドＰ２及びＰ３にはそれぞれ、電圧ＶＣＣＱ及びＶＳＳが供給される。
【０１２８】
図２５に示すように、電源保護回路２３Ａは、トランジスタＴｒ１〜Ｔｒ１２、抵抗Ｒ１及びＲ２、並びにキャパシタＣ１及びＣ２を含む。電源保護回路２３の各構成及び当該各構成の有する機能は、第１実施形態〜第３実施形態において説明した電源保護回路２３と同様であるため、その説明を省略する。
【０１２９】
以上の構成により、コアチップ４３に供給される電圧ＶＣＣ又はＶＰＰにサージが発生した場合、当該サージは、貫通電極４４、バンプ４５、配線層４６、及びバンプ４７を介して、インタフェースチップ４２内の電源保護回路２３Ａに入力される。電源保護回路２３Ａは、パッドＰ２から供給される電圧ＶＣＣＱを基準としてサージを検知し、貫通電流Ｉｓを流す。貫通電流Ｉｓは、トランジスタＴｒ１２を介して、パッドＰ２からパッドＰ４へ向けて流れる。これにより、コアチップ４３内の内部回路に供給される電圧ＶＣＣ又はＶＰＰは、サージの影響が緩和される。
【０１３０】
第４実施形態によれば、インタフェースチップ４２及び複数のコアチップ４３は、パッケージ基板４０上にＴＳＶ方式により積層される。そして、インタフェースチップ４２は電源保護回路２３Ａを含む。電源保護回路２３Ａは、バンプ４７、配線層４６、バンプ４５、及び貫通電極４４を介して、コアチップ４３内のパッドＰ４に接続される。これにより、電源保護回路２３Ａは、パッドＰ４に供給される電圧にサージが発生した際に、貫通電流Ｉｓを流すことにより、コアチップ４３内の内部回路を保護することができる。このため、複数のコアチップ４３の各々は、チップ内に電源保護回路２３Ａを含む必要なく、内部回路が保護される。したがって、コアチップ４３内の回路規模を低減することができる。
【０１３１】
５．  その他
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【０１３２】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【０１３３】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【０１３４】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【０１３５】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１３６】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１３７】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１３８】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１３９】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１４０】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１４１】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１４２】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１４３】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１４４】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１４５】
また、メモリセル間にはエアギャップを形成することができる。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４７】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２０、２０Ａ…半導体記憶装置、２１…パッド群、２２…インタフェース回路、２３、２３Ａ…電源保護回路、２４…メモリコア、２５…シーケンサ、３０、４０…パッケージ基板、３１、４１、４５、４７、４８…バンプ、３２、４３…半導体チップ、３３Ａ、３３Ｂ、３４Ａ、３４Ｂ、３５Ａ、３５Ｂ、３６Ａ、３６Ｂ、３７Ａ、３７Ｂ…ボンディングワイヤ、４２…インタフェースチップ、４４…貫通電極、４６…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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