(57)【要約】【課題】電位を安定に保持する。または高精度に負電位を生成する。または出力電圧の大きい半導体装置を提供する。【解決手段】第１のトランジスタのゲートは第１の容量素子を介して第１の端子に電気的に接続され、第２のトランジスタのゲートは第２の容量素子を介して第２の端子に電気的に接続され、第３のトランジスタのソースおよびドレインの一方は第３の容量素子を介して第１のトランジスタのゲートに電気的に接続され、第４のトランジスタのソースおよびドレインの一方は第４の容量素子を介して第２のトランジスタのゲートに電気的に接続され、第３のトランジスタのソースおよびドレインの他方と第４のトランジスタのソースおよびドレインの他方は高電位電源に電気的に接続され、第３の端子は第２のトランジスタのソースおよびドレインの他方に電気的に接続される半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の端子乃至第３の端子と、第１のトランジスタ乃至第７のトランジスタと、第１の容量素子乃至第４の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の容量素子を介して前記第１の端子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の容量素子を介して前記第２の端子に電気的に接続され、
前記第３のトランジスタのソースおよびドレインの一方は、前記第３の容量素子を介して前記第１のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第４の容量素子を介して前記第２のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方と、前記第４のトランジスタのソースおよびドレインの他方は、高電位電源に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの一方と、前記第２のトランジスタのソースおよびドレインの一方は、前記第５のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方は低電位電源に電気的に接続され、
前記第６のトランジスタのソースおよびドレインの一方と、前記第７のトランジスタのソースおよびドレインの一方は、前記高電位電源に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は、前記第６のトランジスタのソースおよびドレインの他方と、電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第７のトランジスタのソースおよびドレインの他方と、電気的に接続され、
前記第３の端子は、前記第２のトランジスタのソースおよびドレインの他方に電気的に接続され、
第１のステップにおいて、前記第１のトランジスタのゲートには第１の電位が、前記第２のトランジスタのゲートには第２の電位が、それぞれ与えられ、
第２のステップにおいて、前記第１の端子には第３の電位が、前記第１のトランジスタのゲートには第４の電位が、前記第２の端子には第５の電位が、前記第２のトランジスタのゲートには第６の電位がそれぞれ与えられ、前記第３の端子より前記第４の電位と前記第６の電位の差に応じた電位が出力され、
前記第４の電位および前記第６の電位は、正電位であり、
前記第３の電位および前記第５の電位は、負電位であり、
前記第１の電位は前記第４の電位より大きく、
前記第２の電位は前記第６の電位より大きく、
前記第３のトランジスタおよび前記第４のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置の動作方法。
【請求項２】
請求項１において、
第８のトランジスタと、第９のトランジスタと、を有し、
前記第８のトランジスタのソースおよびドレインの一方は前記第１のトランジスタのゲートに、他方は前記第１のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続され、
前記第９のトランジスタのソースおよびドレインの一方は前記第２のトランジスタのゲートに、他方は前記第２のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続される半導体装置の動作方法。
【請求項３】
請求項１において、
第８のトランジスタと、第９のトランジスタと、を有し、
前記第８のトランジスタのソースおよびドレインの一方は前記第１のトランジスタのゲートに、他方は前記第１のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続され、
前記第９のトランジスタのソースおよびドレインの一方は前記第２のトランジスタのゲートに、他方は前記第２のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続される半導体装置の動作方法。
【請求項４】
第１の端子乃至第３の端子と、第１のトランジスタ乃至第９のトランジスタと、第１の容量素子乃至第５の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の容量素子を介して前記第１の端子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の容量素子を介して前記第２の端子に電気的に接続され、
前記第３のトランジスタのソースおよびドレインの一方は、前記第３の容量素子を介して前記第１のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第４の容量素子を介して前記第２のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方と、前記第４のトランジスタのソースおよびドレインの他方は、高電位電源に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの一方と、前記第２のトランジスタのソースおよびドレインの一方は、前記第５のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方は低電位電源に電気的に接続され、
前記第６のトランジスタのソースおよびドレインの一方と、前記第７のトランジスタのソースおよびドレインの一方は、前記高電位電源に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は、前記第６のトランジスタのソースおよびドレインの他方と、電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第７のトランジスタのソースおよびドレインの他方と、電気的に接続され、
前記第３の端子は、前記第２のトランジスタのソースおよびドレインの他方に電気的に接続され、
前記第８のトランジスタは、フロントゲートと、バックゲートと、を有し、
前記第９のトランジスタのゲートは、前記第９のトランジスタのソースおよびドレインの一方、前記第１の端子、前記第５の容量素子の一方の電極、および前記第８のトランジスタのバックゲートと電気的に接続され、
前記第３のトランジスタ乃至前記第９のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第８のトランジスタおよび前記第９のトランジスタのチャネル領域は、インジウム、元素Ｍ、および亜鉛を有し、
元素Ｍは、ガリウム、アルミニウム、シリコン、イットリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、バナジウム、またはベリリウムより一以上選ばれ、
前記第８のトランジスタの前記チャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝Ｘ７：Ｙ７：Ｚ７で表され、
前記第９のトランジスタの前記チャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝Ｘ８：Ｙ８：Ｚ８で表され、
Ｘ７／Ｙ７がＸ８／Ｙ８よりも大きい部分を有する半導体装置。
【請求項５】
請求項４において、
第１０のトランジスタと、第１１のトランジスタと、を有し、
前記第１０のトランジスタのソースおよびドレインの一方は前記第１のトランジスタのゲートに、他方は前記第１のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続され、
前記第１１のトランジスタのソースおよびドレインの一方は前記第２のトランジスタのゲートに、他方は前記第２のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続される半導体装置。
【請求項６】
請求項４において、
第１０のトランジスタと、第１１のトランジスタと、を有し、
前記第１０のトランジスタのソースおよびドレインの一方は前記第１のトランジスタのゲートに、他方は前記第１のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続され、
前記第１１のトランジスタのソースおよびドレインの一方は前記第２のトランジスタのゲートに、他方は前記第２のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続される半導体装置。
【請求項７】
請求項４乃至請求項６のいずれか一において、
記憶装置を有し、
前記第５のトランジスタは、前記記憶装置を構成する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
チャージポンプ回路によって負電圧を生成することができる。特許文献１および２には、負電圧を高精度に生成するための技術が開示されている。特許文献１および２では、チャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧との差異を比較回路によって検出し、検出結果に基づいて、チャージポンプ回路の動作を制御している。
【０００３】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタの極めてリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２３１６４７号公報
【特許文献２】特開平１１−１５０２３０号公報
【特許文献３】特開２０１２−２５７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、新規な電子部品を提供することを課題の一つとする。
【０００６】
または、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置の使用方法を提供することを課題の一つとする。
【０００７】
または、本発明の一態様は、電位を安定に保持することを課題の一つとする。または、本発明の一態様は、高精度に負電位を生成することを課題の一つとする。または、本発明の一態様は、２つの負電位を直接的に比較することを課題の一つとする。または、本発明の一態様は、出力電圧の大きい半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の良好な半導体装置を提供することを課題の一とする。または、本発明の一態様は、半導体装置を小型化することを課題の一つとする。または、本発明の一態様は、半導体装置の消費電力を低くすることを課題の一つとする。または、本発明の一態様は、単一電源で動作する半導体装置を提供することを課題の一つとする。
【０００８】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１の端子乃至第３の端子と、第１のトランジスタ乃至第７のトランジスタと、第１の容量素子乃至第４の容量素子と、を有し、第１のトランジスタのゲートは、第１の容量素子を介して第１の端子に電気的に接続され、第２のトランジスタのゲートは、第２の容量素子を介して第２の端子に電気的に接続され、第３のトランジスタのソースおよびドレインの一方は、第３の容量素子を介して第１のトランジスタのゲートに電気的に接続され、第４のトランジスタのソースおよびドレインの一方は、第４の容量素子を介して第２のトランジスタのゲートに電気的に接続され、第３のトランジスタのソースおよびドレインの他方と、第４のトランジスタのソースおよびドレインの他方は、高電位電源に電気的に接続され、第１のトランジスタのソースおよびドレインの一方と、第２のトランジスタのソースおよびドレインの一方は、第５のトランジスタのソースおよびドレインの一方と電気的に接続され、第５のトランジスタのソースおよびドレインの他方は低電位電源に電気的に接続され、第６のトランジスタのソースおよびドレインの一方と、第７のトランジスタのソースおよびドレインの一方は、高電位電源に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第６のトランジスタのソースおよびドレインの他方と、電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第７のトランジスタのソースおよびドレインの他方と、電気的に接続され、第３の端子は、第２のトランジスタのソースおよびドレインの他方に電気的に接続され、第１のステップにおいて、第１のトランジスタのゲートには第１の電位が、第２のトランジスタのゲートには第２の電位が、それぞれ与えられ、第２のステップにおいて、第１の端子には第３の電位が、第１のトランジスタのゲートには第４の電位が、第２の端子には第５の電位が、第２のトランジスタのゲートには第６の電位がそれぞれ与えられ、第３の端子より第４の電位と第６の電位の差に応じた電位が出力され、第４の電位および第６の電位は、正電位であり、第３の電位および第５の電位は、負電位であり、第１の電位は第４の電位より大きく、第２の電位は第６の電位より大きく、第３のトランジスタおよび第４のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置の動作方法である。
【００１０】
また上記構成において、第８のトランジスタと、第９のトランジスタと、を有し、第８のトランジスタのソースおよびドレインの一方は第１のトランジスタのゲートに、他方は第１のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続され、第９のトランジスタのソースおよびドレインの一方は第２のトランジスタのゲートに、他方は第２のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続されることが好ましい。
【００１１】
また上記構成において、第８のトランジスタと、第９のトランジスタと、を有し、第８のトランジスタのソースおよびドレインの一方は第１のトランジスタのゲートに、他方は第１のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続され、第９のトランジスタのソースおよびドレインの一方は第２のトランジスタのゲートに、他方は第２のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続されることが好ましい。
【００１２】
または、本発明の一態様は、第１の端子乃至第３の端子と、第１のトランジスタ乃至第９のトランジスタと、第１の容量素子乃至第５の容量素子と、を有し、第１のトランジスタのゲートは、第１の容量素子を介して第１の端子に電気的に接続され、第２のトランジスタのゲートは、第２の容量素子を介して第２の端子に電気的に接続され、第３のトランジスタのソースおよびドレインの一方は、第３の容量素子を介して第１のトランジスタのゲートに電気的に接続され、第４のトランジスタのソースおよびドレインの一方は、第４の容量素子を介して第２のトランジスタのゲートに電気的に接続され、第３のトランジスタのソースおよびドレインの他方と、第４のトランジスタのソースおよびドレインの他方は、高電位電源に電気的に接続され、第１のトランジスタのソースおよびドレインの一方と、第２のトランジスタのソースおよびドレインの一方は、第５のトランジスタのソースおよびドレインの一方と電気的に接続され、第５のトランジスタのソースおよびドレインの他方は低電位電源に電気的に接続され、第６のトランジスタのソースおよびドレインの一方と、第７のトランジスタのソースおよびドレインの一方は、高電位電源に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第６のトランジスタのソースおよびドレインの他方と、電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第７のトランジスタのソースおよびドレインの他方と、電気的に接続され、第３の端子は、第２のトランジスタのソースおよびドレインの他方に電気的に接続され、第８のトランジスタは、フロントゲートと、バックゲートと、を有し、第９のトランジスタのゲートは、第９のトランジスタのソースおよびドレインの一方、第１の端子、第５の容量素子の一方の電極、および第８のトランジスタのバックゲートと電気的に接続され、第３のトランジスタ乃至第９のトランジスタは、チャネル形成領域に酸化物半導体を有し、第８のトランジスタおよび第９のトランジスタのチャネル形成領域は、インジウム、元素Ｍ、および亜鉛を有し、元素Ｍは、ガリウム、アルミニウム、シリコン、イットリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、バナジウム、またはベリリウムより一以上選ばれ、第８のトランジスタのチャネル形成領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝Ｘ７：Ｙ７：Ｚ７で表され、第９のトランジスタのチャネル形成領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝Ｘ８：Ｙ８：Ｚ８で表され、Ｘ７／Ｙ７がＸ８／Ｙ８よりも大きい部分を有する半導体装置である。
【００１３】
また上記構成において、第１０のトランジスタと、第１１のトランジスタと、を有し、第１０のトランジスタのソースおよびドレインの一方は第１のトランジスタのゲートに、他方は第１のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続され、第１１のトランジスタのソースおよびドレインの一方は第２のトランジスタのゲートに、他方は第２のトランジスタのソースおよびドレインの一方に、それぞれ電気的に接続されることが好ましい。
【００１４】
また上記構成において、第１０のトランジスタと、第１１のトランジスタと、を有し、第１０のトランジスタのソースおよびドレインの一方は第１のトランジスタのゲートに、他方は第１のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続され、第１１のトランジスタのソースおよびドレインの一方は第２のトランジスタのゲートに、他方は第２のトランジスタのソースおよびドレインの他方に、それぞれ電気的に接続されることが好ましい。
【００１５】
また上記構成において、記憶装置を有し、第５のトランジスタは、記憶装置を構成することが好ましい。
【発明の効果】
【００１６】
本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態様により、新規な記憶装置を提供することができる。また、本発明の一態様により、新規な電子部品を提供することができる。
【００１７】
また、本発明の一態様により、新規な半導体装置の動作方法を提供することができる。また、本発明の一態様により、新規な半導体装置の使用方法を提供することができる。
【００１８】
また、本発明の一態様により、電位を安定に保持することができる。また、本発明の一態様により、高精度に負電位を生成することができる。また、本発明の一態様により、２つの負電位を直接的に比較することができる。また、本発明の一態様により、出力電圧の大きい半導体装置を提供することができる。また、本発明の一態様により、信頼性の良好な半導体装置を提供することができる。また、本発明の一態様により、半導体装置を小型化することができる。また、本発明の一態様により、半導体装置の消費電力を低くすることができる。また、本発明の一態様により、単一電源で動作する半導体装置を提供することができる。
【００１９】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２０】
【図１】コンパレータの一例を示す回路図。
【図２】コンパレータの動作を説明するタイミングチャート。
【図３】コンパレータの動作を説明するフロー図。
【図４】コンパレータの動作を説明するタイミングチャート。
【図５】コンパレータの動作を説明するタイミングチャート。
【図６】コンパレータの動作を説明するタイミングチャート。
【図７】コンパレータの一例を示す回路図。
【図８】コンパレータの一例を示す回路図。
【図９】コンパレータの一例を示す回路図。
【図１０】半導体装置の一例を示す回路図。
【図１１】電圧生成回路の構成例を示す回路図。
【図１２】記憶装置の構成例を示すブロック図、およびメモリセルの構成例を示す回路図。
【図１３】記憶装置の構成例を示すブロック図、およびメモリセルの構成例を示す回路図。
【図１４】メモリセルの構成例を示す回路図。
【図１５】マイクロコントローラユニットの構成例を示すブロック図。
【図１６】フリップフロップの構成例を示す回路図。
【図１７】フリップフロップの動作例を示す回路図。
【図１８】撮像装置の構成例を示すブロック図、および画素の構成例を示す回路図。
【図１９】プログラマブル回路の構成例を示す図。
【図２０】電子部品の作製方法例を示すフローチャート、半導体ウエハの上面図とその拡大図、チップの構成例を示す模式図、および電子部品の構成例を示す斜視模式図。
【図２１】電子機器の構成例を示す図。
【図２２】電子機器の構成例を示す図。
【図２３】トランジスタの上面図および断面図。
【図２４】トランジスタの上面図および断面図。
【図２５】半導体装置の断面図。
【図２６】半導体装置の断面図。
【図２７】半導体装置の断面図。
【図２８】半導体装置の断面図。
【図２９】トランジスタの上面図および断面図。
【図３０】本発明に係る酸化物の原子数比の範囲を説明する図。
【図３１】エネルギーバンド構造を示す図。
【図３２】エネルギーバンド構造を示す図。
【発明を実施するための形態】
【００２１】
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２３】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２４】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
【００２５】
また、本明細書等において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層にシリコンを用いたトランジスタを「Ｓｉトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【００２６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２７】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００２８】
本明細書等では、接地電位を０Ｖとみなし、正電位、負電位とは接地電位を０Ｖ基準にした電位である。
【００２９】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。また、本明細書等において、ＸとＹが間に容量素子を介して接続する場合、つまりＸが容量素子の一方の電極に電気的に接続し、Ｙが容量素子の他方の電極に電気的に接続する場合、ＸとＹは容量素子を介して電気的に接続されている、と記載する場合がある。
【００３０】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００３１】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００３２】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３３】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３４】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００３５】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
【００３６】
回路の入力信号として負電位を用いる場合には、負電位電源が必要となる場合がある。以下には一例として、負電位のコンパレータ（比較回路と呼ぶ場合がある）について述べる。
【００３７】
例えば、図９に示すコンパレータ４０が端子ＩＮおよび端子ＩＮＢに与えられる電位を比較する機能を発現するには、トランジスタ３およびトランジスタ４がオン状態となり電流が流れ、かつトランジスタ５に電流が流れることが必要である。端子ＩＮおよび端子ＩＮＢに与えられる電位が負電位の場合を考える。トランジスタ３およびトランジスタ４に電流を流すためには、端子ＩＮおよび端子ＩＮＢよりも低い電位、すなわち負電位を端子Ｌｏｗに与える必要がある。コンパレータ４０が高精度の比較を行うためには、電源等を用いて高精度に電位ＶＡを供給することが要求される。すなわち、負電位電源が必要となる。
【００３８】
本発明の一態様のコンパレータは、電位ＶＡに接地電位（以下ＧＮＤ）を用いることにより、高精度に電位の比較を行うことができる。負電位電源を用いる場合と比べて、接地電位を用いる場合にはより安定な電源とすることができるため、コンパレータの精度を向上させることができる。また、消費電力を低くできる場合がある。
【００３９】
ここでコンパレータとして、電圧比較回路と電流比較回路が挙げられる。例えば、高電圧のノイズが回路に与えられる場合に、電流比較回路では電圧比較回路に比べて、高電圧ノイズの影響がより小さいため好ましい。
【００４０】
＜コンパレータの例１＞
本発明の一態様のコンパレータは入力される２つの電位の比較結果を出力する機能を有し、本発明の一態様のコンパレータにおいて、入力される２つの電位の少なくともいずれかが負電位である。本発明の一態様のコンパレータにおいては、比較する負電位を正電位に変換することにより、負電位用の電源を用いることなく電位を比較することができる。負電位を正電位に変換する方法として、例えば容量素子を介して電位を変換することができる。
【００４１】
本発明の一態様のコンパレータの一例を、図１に示す。図１に示すコンパレータ２０は、入力端子として機能する、端子ＩＮＰおよび端子ＩＮＮと、端子ＯＵＴ１と、端子Ｈｉｇｈと、端子Ｌｏｗと、端子ＢＩＡＳと、入力端子として機能する端子ＩＮＩ１と、ノードＮＤ１乃至ＮＤ３と、トランジスタ１乃至５、トランジスタ７、８と、容量素子６２乃至６５と、を有する。端子ＯＵＴ１は出力端子として機能する。
【００４２】
ノードＮＤ１に与えられる電位とノードＮＤ２に与えられる電位の比較結果に応じた電位がノードＮＤ３より出力される。
【００４３】
ノードＮＤ１は容量素子６２を介して端子ＩＮＰと電気的に接続され、ノードＮＤ２は容量素子６５を介して端子ＩＮＮと電気的に接続される。ノードＮＤ３は、端子ＯＵＴ１と電気的に接続される。
【００４４】
ここで、端子ＩＮＰおよび端子ＩＮＮに与えられた負電位を、容量素子を介して正電位に変換する。変換された正電位がノードＮＤ１およびノードＮＤ２に与えられる。よって、負電位電源は不要となる。
【００４５】
トランジスタ３およびトランジスタ４は差動対である。トランジスタ３とトランジスタ４のゲートに与えられる電位の比較結果に応じた信号が出力される。トランジスタ１およびトランジスタ２はカレントミラーを構成している。トランジスタ３はトランジスタ１に、トランジスタ４はトランジスタ２にそれぞれ直列に接続される。トランジスタ３およびトランジスタ４のソースは、定電流源に電気的に接続されることが好ましい。図１においては、定電流源として、トランジスタ５を用いる例を示す。トランジスタ５のドレインにはトランジスタ３およびトランジスタ４のソースが電気的に接続される。トランジスタ５のゲートには端子ＢＩＡＳが電気的に接続され、ソースにはＧＮＤが電気的に接続される。
【００４６】
トランジスタ３とトランジスタ４のゲートに与えられた電位に応じて、トランジスタ４のドレインから電位が出力される。
【００４７】
ノードＮＤ１の電位はトランジスタ３のゲートに、ノードＮＤ２の電位はトランジスタ４のゲートに、それぞれ与えられる。また、トランジスタ４のドレインはノードＮＤ３に電気的に接続される。ノードＮＤ３は端子ＯＵＴ１に電気的に接続される。
【００４８】
容量素子６２を介してノードＮＤ１と端子ＩＮＰは電気的に接続されている。容量素子６５を介してノードＮＤ２と端子ＩＮＮは電気的に接続されている。
【００４９】
図１においては、トランジスタ１およびトランジスタ２としてｐチャネル型のトランジスタを用い、トランジスタ３およびトランジスタ４としてｎチャネル型のトランジスタを用いている。トランジスタ１のゲート、トランジスタ２のゲート、およびトランジスタ１のドレインは電気的に接続され、トランジスタ１およびトランジスタ２のソースにはＶｄｄが与えられる。トランジスタ１のドレインはトランジスタ３のドレインに、トランジスタ２のドレインはトランジスタ４のドレインに、それぞれ電気的に接続される。
【００５０】
ノードＮＤ１はトランジスタ７に電気的に接続される。図１では、容量素子６３を介して、ノードＮＤ１はトランジスタ７のソースに電気的に接続される。
【００５１】
トランジスタ７のゲートには端子ＩＮＩ１が電気的に接続される。端子ＩＮＩ１には例えばＶｄｄが与えられる。また、ノードＮＤ１は、容量素子６３を介してトランジスタ７のソースに電気的に接続される。
【００５２】
トランジスタ８のゲートには端子ＩＮＩ１が電気的に接続される。また、ノードＮＤ２は、容量素子６４を介してトランジスタ８のソースに電気的に接続される。
【００５３】
＜コンパレータの動作例＞
次に、本発明の一態様のコンパレータの動作例について、図１乃至図３を用いて説明する。
【００５４】
図１に示すコンパレータ２０の動作例について説明する。
【００５５】
図２は、図１に示すコンパレータ２０の動作を示すタイミングチャートである。また、図３（Ａ）は、図１に示すコンパレータの動作を示すフローである。図２に示す時刻ｔ１２においてノードＮＤ１およびノードＮＤ２の電位を正電位であるＶ１まで持ち上げておく（ステップＳ１２）。この時、端子ＩＮＰおよび端子ＩＮＮの電位に基準電位として例えばＶ０（例えば０Ｖ）を与える。なお、ステップＳ１２の詳細については後述する。
【００５６】
図１に示すトランジスタ３およびトランジスタ４のしきい値のうち、より大きい方の値をＶｔとする。コンパレータ２０では、（Ｖ０−Ｖ１＋Ｖｔ）より大きい負電位の入力に対しても動作することができる。
【００５７】
次に、図２に示す時刻ｔ２１において端子ＩＮＰおよび端子ＩＮＮに信号、ここでは負電位を入力する（ステップＳ２１）。端子ＩＮＰの電位をＶｐ、端子ＩＮＮの電位をＶｎとする。図２に示すタイミングチャートにおいては、ＶｎおよびＶｐは時刻ｔ２１より、ＧＮＤから電位が低下する。ここで図２の例においてはＧＮＤは０Ｖである。時刻ｔ２１から時刻ｔ２２においては、ＶｎはＶｐより高く、時刻ｔ２２以降は低くなる。またノードＮＤ１の電位がＶｐの推移に、ノードＮＤ２の電位がＶｎの推移に、それぞれ対応する様子がみられる。
【００５８】
端子ＩＮＰに与えられる電位が下がると、ノードＮＤ１の電位も下がる。ノードＮＤ１にはあらかじめ正の電位が与えられているため、端子ＩＮＰに負の電位が与えられても、ノードＮＤ１の電位が負の電位とならないようにすることができる。
【００５９】
ノードＮＤ１の電位の変化量は、Ｖｐの変化量と、ノードＮＤ１に接続する容量成分の大きさで決まる。つまり、容量素子６２、容量素子６３と、トランジスタ３のゲート容量と、ノードＮＤ１に接続するその他の容量成分（トランジスタのゲートを含む）を合わせた容量結合で決まる。
【００６０】
ノードＮＤ２についても同様に、端子ＩＮＮに与えられる入力信号が下がると、ノードＮＤ２の電位も下がり、その変化量は例えば図１においては、容量素子６４、容量素子６５およびトランジスタ４のゲート容量のそれぞれの大きさにより決定される。
【００６１】
トランジスタ３とトランジスタ４のゲートに与えられた電位に応じて、トランジスタ４のドレインからＨｉｇｈ（高電位電源ともいう；電位がＶＨ）またはＬｏｗ（低電位電源ともいう；電位がＶＬ）の信号が端子ＯＵＴ１へ出力される。端子ＯＵＴ１の電圧をＶｏとする。図２に示すタイミングチャートにおいては、Ｖｏは時刻ｔ２１から徐々に電位が低くなり、ＶｏはＬｏｗ、ここではＧＮＤに達する。時刻ｔ２２においてＶｎはＶｐより低くなると、ＶｏはＨｉｇｈ、ここではおよそＶｄｄに達する。
【００６２】
以下に、ステップＳ１２について、より具体的に説明する。
【００６３】
次に、ステップＳ１２の詳細な動作について説明する。
【００６４】
時刻ｔ０において、端子ＩＮＩ１にはＬｏｗ信号（例えばＧＮＤ）が与えられている。トランジスタ７のドレインには、Ｖｄｄが与えられている。
【００６５】
ステップＳ１２により、時刻ｔ１２において、端子ＩＮＩ１にＨｉｇｈ信号、例えばＶｄｄが与えられ、トランジスタ７のゲートにはＶｄｄが与えられ、ドレインにはＶｄｄがあたえられる。
【００６６】
トランジスタ７のゲートにＶｄｄが与えられることによりトランジスタ７がオン状態となり、トランジスタ７に電流が流れる。トランジスタ７のソース電位は上昇し、トランジスタ７のソースは、Ｖｄｄからトランジスタ７のしきい値分だけ減少した電位（以下、Ｖｄｄ−Ｖｔ７）に達する。
【００６７】
トランジスタ７のソースがＶｄｄ−Ｖｔ７より大きくなるとトランジスタ７のゲート−ソース間の電圧はＶｔ７未満となり、トランジスタ７の電流はほぼ流れなくなる。トランジスタ７がＯＳ−ＦＥＴの場合には、ゲート−ソース間の電圧がしきい値未満の場合には、極めて低い電流しか流れない。ＯＳ−ＦＥＴの場合には、Ｓｉ−ＦＥＴに比べて例えば基板リーク電流や、ｐｎ接合リーク電流がほぼないためである。よって、ノードＮＤ１からの電荷のリークを極めて小さく抑えることができ、安定した電位を得ることができる。
【００６８】
ノードＮＤ１の電位は、トランジスタ７のソースの電位の上昇に伴い、上昇する。例えば図１においては、容量素子６２、容量素子６３、トランジスタ３のゲート容量が主な容量成分となる。トランジスタ７がオフ状態の場合には、容量素子６２および容量素子６３の容量をそれぞれＣ２およびＣ３とし、トランジスタ３のゲート容量をＣｔ３とし、Ｖｐの変化量をΔＶｐとすると、ノードＮＤ１の電位の変化量ΔＶは数式（１）で表すことができる。
【００６９】
【数１】
2018011294.tif 000003
【００７０】
ここで、Ｖ１＋ΔＶ＞０となるようにＶ１を選ぶことにより、ノードＮＤ１を正の電位とすることができる。
【００７１】
なお、トランジスタ７をトランジスタ８に、容量素子６３を容量素子６４に、それぞれ置き換えることにより、ノードＮＤ２についても、同様な動作により電位を上昇させることができる。
【００７２】
図５においては、ノードＮＤ１の電位およびノードＮＤ２の電位は時刻ｔ１２において−３Ｖから約１．２Ｖ上昇している。
【００７３】
ここで、トランジスタ７とトランジスタ８にＯＳ−ＦＥＴを用いると、容量素子６３と容量素子６４のリーク電流を極めて小さくできる。すなわち、トランジスタ３とトランジスタ４のゲート電位（すなわちノードＮＤ１とノードＮＤ２の電位）が安定である。コンパレータの精度が向上する。
【００７４】
＜コンパレータの例２＞
図７に示すコンパレータ２０は、図１に示すコンパレータ２０に加えて、トランジスタ１０、トランジスタ１１および端子ＩＮＩ２を有する。ノードＮＤ１はトランジスタ１０のドレインに、ノードＮＤ２はトランジスタ１１のドレインに、トランジスタ５のドレインは、トランジスタ１０およびトランジスタ１１のソースに、端子ＩＮＩ２はトランジスタ１０およびトランジスタ１１のゲートに、それぞれ電気的に接続される。
【００７５】
図３（Ｂ）は、図７に示すコンパレータ２０の動作を示すフロー図である。図７に示すコンパレータ２０においては、ステップＳ１２の前にステップＳ１０を行う。ステップＳ１０により、時刻ｔ１０において、端子ＩＮＩ２にＨｉｇｈ信号を与えてトランジスタ１０およびトランジスタ１１をオン状態とする。また端子ＢＩＡＳにＨｉｇｈ信号を与えてトランジスタ５をオン状態とする。トランジスタ１０、トランジスタ１１およびトランジスタ５をオン状態とすることにより、ノードＮＤ１およびノードＮＤ２にＧＮＤが与えられる。ノードＮＤ１およびノードＮＤ２に基準となる電位を与える動作を「リセット」と呼ぶ場合がある。
【００７６】
ノードＮＤ１およびノードＮＤ２の電位のリセットを行わない場合には、電位が不確定、すなわち浮遊している状態である。ステップＳ２１において、入力される電位に浮遊電位が加算されてしまうため、ノードＮＤ１およびノードＮＤ２に与えられる電位の精度が低下する場合がある。
【００７７】
図７に示すコンパレータ２０の構成とすることにより、ステップＳ１２を行う前に、ステップＳ１０により、ノードＮＤ１およびノードＮＤ２の電位のリセットを行うことができる。ノードＮＤ１およびノードＮＤ２に与えられる電位の精度が向上する。
【００７８】
＜コンパレータの例３＞
図８に示すコンパレータ２０は、トランジスタ１とトランジスタ３との間にトランジスタ１４を有する点、トランジスタ２およびトランジスタ４の間にトランジスタ１５を有する点、端子ＩＮＩ３および端子ＩＮＩ４を有する点、ノードＮＤ１に電気的に接続されるトランジスタ１２および容量素子６７を有する点、およびノードＮＤ２に電気的に接続されるトランジスタ１３および容量素子６８を有する点が、図１に示すコンパレータ２０と異なる。
【００７９】
トランジスタ３はトランジスタ１４に、トランジスタ１４はトランジスタ１に、それぞれ直列に接続される。また、トランジスタ４はトランジスタ１５に、トランジスタ１５はトランジスタ２に、それぞれ直列に接続される。トランジスタ３およびトランジスタ４のソースは、定電流源に電気的に接続されることが好ましい。図１、図７および図８においては、定電流源として、トランジスタ５を用いる例を示す。トランジスタ５のドレインにはトランジスタ３およびトランジスタ４のソースが電気的に接続される。トランジスタ５のゲートには端子ＢＩＡＳが電気的に接続され、ソースにはＧＮＤが電気的に接続される。端子ＩＮＩ３にはトランジスタ１４およびトランジスタ１５のゲートが電気的に接続され、端子ＩＮＩ４にはトランジスタ１２およびトランジスタ１３のゲートが電気的に接続される。
【００８０】
ここで、トランジスタ１２およびトランジスタ１３はＯＳ−ＦＥＴであることが好ましい。トランジスタ１２およびトランジスタ１３は、それぞれトランジスタ３およびトランジスタ４のしきい値補正を行うトランジスタである。トランジスタ１２およびトランジスタ１３は、それぞれトランジスタ３およびトランジスタ４のしきい値電圧を、それぞれノードＮＤ１およびノードＮＤ２に記憶する。トランジスタ１２およびトランジスタ１３はＯＳ−ＦＥＴとすることで、ノードＮＤ１およびノードＮＤ２に記憶された電位に相当する電荷がリークしないので、コンパレータの精度をあげることができる。
【００８１】
図８においては、トランジスタ１のドレインはトランジスタ１４のドレインに、トランジスタ２のドレインはトランジスタ１５のドレインに、それぞれ電気的に接続される。トランジスタ１４のソースはトランジスタ３のドレインに、トランジスタ１５のソースはトランジスタ４のドレインに、それぞれ電気的に接続される。
【００８２】
トランジスタ５、７および８、容量素子６２、６３、６４および６５については、図１を参照することができる。
【００８３】
図３（Ｃ）は、図８に示すコンパレータ２０の動作を示すフロー図である。図８に示すコンパレータ２０においては、ステップＳ１２の前にステップＳ１１を行う。ステップＳ１１により、時刻ｔ１２において端子ＩＮＩ３にＨｉｇｈ信号を与えてトランジスタ１４およびトランジスタ１５をオン状態とする。また、端子ＩＮＩ４にＨｉｇｈ信号を与えてトランジスタ１２およびトランジスタ１３をオン状態とする。さらに、端子ＢＩＡＳにＨｉｇｈ信号を与えてトランジスタ５をオン状態とする。トランジスタ３はゲートとソース間の電圧がしきい値になった時にオフ状態となる。すなわち、トランジスタ３のソースとドレイン間の電圧もしきい値電圧となる。トランジスタ４についても同様に、ゲート−ソース間にしきい値電圧を与えることができる。トランジスタ３のゲートにしきい値電圧相当の電荷が蓄積される（しきい値の記憶、しきい値の補正）。同様にして、トランジスタ４のゲートにも、しきい値電圧相当の電荷が蓄積される（しきい値の記憶、しきい値の補正）。
【００８４】
次に、端子ＩＮＩ３にＬｏｗ信号を与えて、トランジスタ１４およびトランジスタ１５をオフとする。また、端子ＩＮＩ４にＬｏｗ信号を与えて、トランジスタ１２およびトランジスタ１３をオフとする。さらに、端子ＢＩＡＳにＨｉｇｈ信号を与えてトランジスタ５をオフ状態とする。
【００８５】
ステップＳ１１によりトランジスタ３およびトランジスタ４にあらかじめ、しきい値電圧を与えておくことにより、本発明の一態様のコンパレータの精度を向上させることができる。
【００８６】
例えばトランジスタ３とトランジスタ４のしきい値が異なる場合、ゲート−ソース間の電圧に対する電流値が異なってしまう。例えばしきい値が大きい場合には、同じ電流値を流すためにはより大きいゲート−ソース間の電圧が必要となる。本発明の一態様のコンパレータは、トランジスタ３とトランジスタ４のゲート−ソース間の電圧の比較結果に応じて端子ＯＵＴ１より信号を出力する機能を有するが、トランジスタ３とトランジスタ４のしきい値が異なると、比較結果の精度が低下してしまう場合がある。
【００８７】
また、ノードＮＤ１およびノードＮＤ２に決められた電位を与えない場合には、電位が不確定、すなわち浮遊している状態である。ステップＳ２１において、入力される電位に浮遊電位が加算されてしまうため、ノードＮＤ１およびノードＮＤ２に与えられる電位の精度が低下する場合がある。
【００８８】
トランジスタ３およびトランジスタ４のゲート−ソース間にそれぞれのしきい値を与えることにより、トランジスタ３とトランジスタ４のしきい値ばらつきによる影響を小さくすることができるため、本発明の一態様のコンパレータの精度を向上させることができる。
【００８９】
＜シミュレーション例＞
図４乃至図６に示すタイミングチャートは、図１に示す回路図を参照し、シミュレーションにより求めた各端子の電位を示す。図４乃至図６に示す電圧は、ＧＮＤを基準とした電圧である。図４には端子ＩＮＰおよび端子ＩＮＮの電位を、図５にはノードＮＤ１、ノードＮＤ２、トランジスタ７のソースおよびトランジスタ８のソースの電位を、図６には端子ＯＵＴ１およびトランジスタ１のソースの電位を、それぞれ示す。トランジスタ１乃至４はチャネル長を０．５μｍ、チャネル幅を２．６１μｍとし、トランジスタ５はチャネル長を０．５μｍ、チャネル幅を０．８７μｍとし、トランジスタ７および８はチャネル長を０．５μｍ、チャネル幅を６０．９μｍ、容量素子６２および６５の容量は５０ｆＦ、容量素子６３および６４の容量は５００ｆＦとした。シミュレーションは、シルバコ社の回路シミュレータＳｍａｒｔＳｐｉｃｅ  ＭｕｌｔｉＣｏｒｅ  Ｖｅｒｓｉｏｎ４．１８．１６．Ｒを用いた。Ｌｅｖｅｌを５４とし、Ｖｔｈ０を０．５３１Ｖとした。
【００９０】
図４乃至図６より、本発明の一態様のコンパレータの想定したような動作を確認することができた。
【００９１】
（実施の形態２）
本実施の形態では、負電位が与えられる半導体素子を有する半導体装置３００の一例を示す。
【００９２】
＜半導体装置の一例＞
半導体装置３００は、該半導体素子に与えられる負電位を第１の基準電位と比較するコンパレータを有することが好ましい。該コンパレータとして、前述の実施の形態に示すコンパレータを用いることができる。また、半導体装置３００は、電圧保持部、電圧生成部、制御部等を有することにより、該半導体素子に与えられる負電位を保持することができる。
【００９３】
以下には、負電位が与えられる半導体素子の一例としてトランジスタを示す。
【００９４】
トランジスタのバックゲートに電位を与えることにより、しきい値を制御することができる。例えばｎチャネル型トランジスタのバックゲートに負電位を与えることにより、しきい値をプラスシフトさせることができる。トランジスタとしてＯＳ−ＦＥＴを用いた場合に、しきい値をプラスシフトさせることにより、極めて低いカットオフ電流を実現することができる。ここでカットオフ電流とはゲート−ソース間の電圧が０Ｖの際に流れる電流である。
【００９５】
カットオフ電流の低いトランジスタを用いることにより例えば、電荷保持性能が向上し半導体装置が有する回路のリフレッシュ動作の頻度を減らすことができる。よって、消費電力の極めて低い半導体装置を実現することができる。
【００９６】
図１０（Ａ）に一例として示す半導体装置３００は、コンパレータ５１を有する。コンパレータ５１は入力端子として機能する端子ＣＩと、端子ＲＥＦと、出力端子として機能する端子ＣＯと、を有する。コンパレータ５１として実施の形態１に示すコンパレータを用いることが好ましい。また、端子ＣＩ、端子ＲＥＦおよび端子ＣＯとして実施の形態１に示す端子ＩＮＰ、端子ＩＮＮおよび端子ＯＵＴ１を用いることができる。
【００９７】
ここで、半導体素子に与えられる負電位を保持するために、半導体装置３００は電圧保持部４３を有することが好ましい。電圧保持部４３は例えば、容量素子ＣＡ２と、トランジスタＦＥ２と、入力端子として機能する端子ＩＮと、出力端子として機能する端子ＢＧと、を有する。トランジスタＦＥ２のソースおよびドレインの一方は、端子ＩＮに電気的に接続され、他方は、容量素子ＣＡ２の一方の電極と、コンパレータ５１の端子ＣＩと、端子ＢＧと、に電気的に接続される。容量素子ＣＡ２の他方の電極には例えばＧＮＤが与えられる。トランジスタＦＥ２のゲートは、端子ＢＧに電気的に接続される。
【００９８】
容量素子ＣＡ２の電荷の保持能力を高めるため、トランジスタＦＥ２としてＯＳ−ＦＥＴを用いる。また、トランジスタＦＥ２においては、バックゲートに負電位を与えずとも低いカットオフ電流が得られることが好ましい。よって、トランジスタＦＥ２のしきい値は０．５Ｖ以上６Ｖ以下、あるいは１Ｖ以上４Ｖ以下であることが好ましい。また、トランジスタＭＷのしきい値よりも大きいことが好ましい。
【００９９】
ここでトランジスタＦＥ２として、後述するトランジスタ２００を用いることが好ましい。また、トランジスタＭＷとして、後述するトランジスタ１００を用いることが好ましい。また、トランジスタ７および８として後述するトランジスタ１００またはトランジスタ２００のいずれかを用いることができる。
【０１００】
端子ＢＧからは例えば、負電位（以下、Ｖｂｇとする）が出力される。
【０１０１】
図１０（Ｂ）は、Ｖｂｇが与えられる半導体素子を有する回路の一例として、セルアレイ４４を示す。セルアレイ４４は、複数のトランジスタＭＷを有し、トランジスタＭＷはフロントゲートおよびバックゲートを有し、複数のトランジスタＭＷのそれぞれのフロントゲートは、配線ＷＬと電気的に接続され、複数のトランジスタＭＷのそれぞれのバックゲートには、電圧保持部４３よりＶｎｂが与えられる。それぞれのトランジスタＭＷのソースおよびドレインの一方には容量素子ＣＳの一方の電極が電気的に接続され、容量素子ＣＳの他方の電極にはＧＮＤが与えられる。
【０１０２】
また、図１０（Ｂ）において、半導体装置３００は電圧生成部４２を有し、電圧生成部４２はチャージポンプ８０ａ、チャージポンプ８０ｂおよび制御回路４２ａを有する。端子ＩＮにはチャージポンプ８０ａより電位が与えられ、端子ＲＥＦにはチャージポンプ８０ｂより電位が与えられる。コンパレータ５１の端子ＣＯより出力される信号は、バッファにより増幅された後に制御回路４２ａに入力される。制御回路４２ａは、端子ＣＯより出力される信号に応じて、チャージポンプ８０ａを制御する。
【０１０３】
また、図１０（Ｂ）に示すようにトランジスタＦＥ２はバックゲートを有してもよい。図１０（Ｂ）においては、トランジスタＦＥ２のバックゲートはトップゲートと電気的に接続される。
【０１０４】
電圧生成部４２は、チャージポンプ回路等を有する。以下に、電圧生成部４２の構成例を示す。
【０１０５】
図１１（Ａ）に示す負電位生成回路１５０は、チャージポンプ１６０、クロックバッファ回路１７０、を有する。負電位生成回路１５０は電圧生成部４２に、チャージポンプ１６０はチャージポンプ８０ａに、それぞれ適用することができる。
【０１０６】
（クロックバッファ回路）
クロックバッファ回路１７０は、インバータ７０乃至７５、端子ａ１乃至ａ３を有する。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐから信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐを生成する機能を有する。端子ａ１は信号ＣＬＫ＿ｃｐの入力端子であり、端子ａ２、ａ３は、信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐの出力端子である。信号ＣＬＫ＿ｃｐは、制御部から出力されるクロック信号である。例えば、制御部は、基準クロック信号を分周して、信号ＣＬＫ＿ｃｐを生成する。信号ＣＫ１＿ｃｐと信号ＣＫＢ１＿ｃｐとは相補関係にあるクロック信号である。
【０１０７】
レベルシフタ（ＬＳ）をクロックバッファ回路に設けてもよい。そのような構成例を図１１（Ｂ）に示す。図１１（Ｂ）に示すクロックバッファ回路１７１は、ＬＳ１７２、インバータ７６乃至７９を有する。ＬＳ１７２は信号ＣＬＫ＿ｃｐをレベルシフトし、信号ＣＫ１＿ＬＳ、ＣＫＢ１＿ＬＳを生成する。インバータ７７から信号ＣＫ１＿ｃｐが出力され、インバータ７９から信号ＣＫＢ１＿ｃｐが出力される。
【０１０８】
ここでは、クロックバッファ回路１７０に、６個のインバータを設けているが、インバータの数は６に限定されない。クロックバッファ回路１７０は、少なくともインバータ７０、７１を有していればよい。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐの遅延回路としての機能をもたせることができる。そのため、遅延時間に応じて、インバータの数を決めればよい。例えば、クロックバッファ回路１７１についても同様である。
【０１０９】
（チャージポンプ）
チャージポンプ１６０は、降圧型チャージポンプであり、電位ＧＮＤを降圧して、電位Ｖｃｐ１を生成する機能を有する。なお、入力電位は電位ＧＮＤに限定されない。チャージポンプ１６０は、トランジスタＭＮ６１乃至ＭＮ６５、容量素子Ｃ６１乃至Ｃ６５を有する。チャージポンプ１６０の段数は５であるが、段数はこれに限定されない。
【０１１０】
トランジスタＭＮ６１乃至ＭＮ６５はダイオード接続されたｎチャネル型Ｓｉトランジスタである。トランジスタＭＮ６１乃至ＭＮ６５に代えて、ダイオード接続されたｐチャネル型Ｓｉトランジスタを設けてもよいし、ダイオード接続されたＯＳトランジスタを設けてもよい。ＯＳトランジスタを設ける場合、バックゲートを有するＯＳトランジスタを設けてもよい。
【０１１１】
（実施の形態３）
本実施の形態では、実施の形態２に示す半導体装置３００のより具体的な適用例を示す。
【０１１２】
＜記憶装置１＞
以下に、半導体装置３００が有するセルアレイ４４が、図１２（Ａ）に示す記憶装置２１０が有するセルアレイ２０３に対応する例を示す。
【０１１３】
図１２（Ａ）に示す記憶装置２１０は、セルアレイ２０３を有する。セルアレイ２０３はメモリセル２０９を有する。半導体装置３００が有するセルアレイ４４を、図１２（Ａ）に示すセルアレイ２０３に適用することができる。
【０１１４】
セルアレイ２０３は複数のメモリセル２０９を有する。図１２（Ｂ）はメモリセル２０９の一例を示す回路図である。
【０１１５】
図１２（Ａ）に示す記憶装置２１０は、電位生成部２０１、制御部２０２、セルアレイ２０３、周辺回路２０８を有する。周辺回路２０８は、センスアンプ回路２０４、ドライバ２０５、メインアンプ２０６、入出力回路２０７を有する。
【０１１６】
セルアレイ２０３は、複数のメモリセル２０９を有する。メモリセル２０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢはローカルビット線である。
【０１１７】
図１２（Ｂ）にメモリセル２０９の構成例を示す。メモリセル２０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル２０９は、ＤＲＡＭのメモリセルと同様の回路構成を有する。ここでは、トランジスタＭＷ１はバックゲートをもつＯＳトランジスタである。トランジスタＭＷ１のバックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＷ１がＯＳトランジスタであるので、データを保持している間は、メモリセル２０９は電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。トランジスタＭＷ１として、後述するトランジスタ１００またはトランジスタ２００を用いることができ、特にトランジスタ１００を用いることが好ましい。また、後述するトランジスタＭＷ２、ＭＷ３、ＭＷ５、ＭＷ６等についても同様である。
【０１１８】
ドライバ２０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ２０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
【０１１９】
セルアレイ２０３は、センスアンプ回路２０４に積層して設けられている。センスアンプ回路２０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
【０１２０】
センスアンプ回路２０４には、４本の配線ＬＢＬに対して、１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２０４の構成は、図１２（Ａ）の構成例に限定されない。
【０１２１】
メインアンプ２０６は、センスアンプ回路２０４および入出力回路２０７に接続されている。メインアンプ２０６は、配線ＧＢＬの電圧を増幅する機能を有する。メインアンプ２０６は省略することができる。
【０１２２】
入出力回路２０７は、書き込みデータに対応する電位を配線ＧＢＬに入力する機能、配線ＧＢＬの電位またはメインアンプ２０６の出力電位を読み出しデータとして外部に出力する機能を有する。
【０１２３】
配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。そのため、入出力回路２０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
【０１２４】
制御部２０２は、記憶装置２１０を制御する機能を有する。例えば、制御部２０２は、ドライバ２０５、メインアンプ２０６、および入出力回路２０７を制御する。
【０１２５】
記憶装置２１０には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２０１で生成される。電位生成部２０１で生成した電位は記憶装置２１０の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ１）の駆動電位に用いられている。ＯＳトランジスタの駆動電位を電位生成部２０１で生成してもよい。
【０１２６】
電位生成部２０１は、電位Ｖｂｇ＿ｗ１を生成する機能を有する。電位Ｖｂｇ＿ｗ１は、配線ＢＧＬに入力される。例えば、電位Ｖｂｇ＿ｗ１を負電位にして、トランジスタＭＷ１のＶｔを正電位側にシフトさせることで、メモリセル２０９の電荷保持時間を長くすることができる。
【０１２７】
電位生成部２０１として、半導体装置３００が有する電圧保持部４３を適用することができる。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｗ２が与えられ、セルアレイ２２３が有するトランジスタＭＷ２のバックゲートに供給される。また、半導体装置３００が有する電圧生成部４２は、電位生成部２０１に含まれてもよいし、他の回路領域、例えば制御部２０２等に含まれてもよい。
【０１２８】
電位生成部２０１を設けることで、記憶装置２１０の単一電源化ができる。また、記憶装置２１０の各回路は、１個のＩＣチップに集積することができる。
【０１２９】
＜記憶装置２＞
以下に、半導体装置３００が有するセルアレイ４４が、図１３（Ａ）に示す記憶装置２２０のセルアレイ２２３に対応する例を示す。
【０１３０】
図１３（Ａ）に示す記憶装置２２０は、セルアレイ２２３を有する。セルアレイ２２３はメモリセル２２７を有する。
【０１３１】
セルアレイ２２３は複数のメモリセル２２７を有する。図１３（Ｂ）はメモリセル２２７の一例を示す回路図である。
【０１３２】
図１３（Ａ）に示す記憶装置２２０は、電位生成部２２１、制御部２２２、セルアレイ２２３、周辺回路２２４を有する。周辺回路２２４は、入力回路２２５、出力回路２２６、プレデコーダ２３０、行デコーダ２３１、列デコーダ２３２、行ドライバ２３４、列ドライバ２３５を有する。
【０１３３】
記憶装置２２０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置２２０の入力信号および出力信号の構造（例えば、ビット長。）は、記憶装置２２０に接続されるホスト装置のアーキテクチャ、記憶装置２２０の動作モード、およびセルアレイ２２３の構成等に基づいて設定される。
【０１３４】
信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡは外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、およびＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。
【０１３５】
制御部２２２は、記憶装置２２０の動作全般を制御する機能を有するロジック回路である。例えば、制御部２２２は、信号ＣＥ、ＧＷ、およびＢＷを論理演算して、動作モードを決定する。制御部２２２は、この動作モードが実行されるように、周辺回路２２４の制御信号を生成する。制御部２２２は、信号ＣＬＫから内部クロック信号を生成する機能等の機能を有していてもよい。
【０１３６】
セルアレイ２２３は、複数のメモリセル２２７、並びに、複数の配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬを有する。複数のメモリセル２２７は行列状に配置されている。同じ行のメモリセル２２７は、その行の配線ＷＷＬ、ＲＷＬ、ＢＧＬに電気的に接続されている。同じ列のメモリセルは、その列の配線ＷＢＬ、ＲＢＬおよびＳＬに電気的に接続されている。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＷＢＬは書き込みビット線であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。
【０１３７】
図１３（Ｂ）に、セルアレイ２２３の構成例を示す。ここでは、メモリセル２２７は２トランジスタ型のゲインセルである。メモリセル２２７は、トランジスタＭＷ２、トランジスタＭＲ２、容量素子ＣＳ２を有する。トランジスタＭＷ２はバックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電位Ｖｂｇ＿ｗ２が入力される。電位Ｖｂｇ＿ｗ２は、電位生成部２２１で生成される電位である。
【０１３８】
電位生成部２２１として、半導体装置３００が有する電圧保持部４３を適用することができる。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｗ２が与えられ、セルアレイ２２３が有するトランジスタＭＷ２のバックゲートに供給される。また、半導体装置３００が有する電圧生成部４２は、電位生成部２２１に含まれてもよいし、他の回路領域、例えば制御部２２２等に含まれてもよい。
【０１３９】
トランジスタＭＷ２がＯＳトランジスタであるので、メモリセル２２７は、データ保持に電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。よって、記憶装置２２０を、不揮発性記憶装置として用いることができる。トランジスタＭＷ２、容量素子ＣＳ２は、トランジスタＭＲ２に積層して設けることができるため、セルアレイ２２３の集積度を向上させることができる。
【０１４０】
周辺回路２２４は、セルアレイ２２３に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路２２４は配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳＬを駆動する機能を有する。
【０１４１】
プレデコーダ２３０、行デコーダ２３１および列デコーダ２３２は、信号ＡＤＤＲをデコードする機能を有する。プレデコーダ２３０は、セルアレイ２２３を複数のブロックに分割した場合等に設ければよい。この場合、プレデコーダ２３０は、アクセスするブロックを指定する機能を有する。行デコーダ２３１は、アクセスする行を指定する機能を有し、列デコーダ２３２は、アクセスする列を指定する機能を有する。
【０１４２】
列ドライバ２３５は、データをセルアレイ２２３に書き込む機能、セルアレイ２２３からデータを読み出す機能、読み出したデータを増幅する機能、読み出したデータを保持する機能等を有する。列ドライバ２３５のより具体的な機能には、例えば、配線ＷＢＬ、ＲＢＬ、およびＳＬの電圧を制御する機能がある。
【０１４３】
行ドライバ２３４は、行デコーダ２３１が指定する行の配線ＷＷＬおよびＲＷＬをアクティブにする機能を有する。配線ＷＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択され、選択状態のメモリセル２２７には、列ドライバ２３５によってデータが書き込まれる。配線ＲＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択される。選択状態のメモリセル２２７は、列ドライバ２３５によってデータが読み出される。
【０１４４】
入力回路２２５は、ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、配線ＧＷＢＬ（グローバル書き込みビット線）を介して、列ドライバ２３５に出力される。Ｄｉｎは入力回路２２５の出力データであり、セルアレイ２２３に書き込むデータである。
【０１４５】
列ドライバ２３５がメモリセルから読み出したデータ信号Ｄｏｕｔは、配線ＧＲＢＬ（グローバル読み出しビット線）を介して、出力回路２２６に出力される。出力回路２２６は、データ信号Ｄｏｕｔを保持する機能を有する。出力回路２２６は、保持しているデータを記憶装置２２０外部に出力する。出力回路２２６から出力されるデータ信号が信号ＲＤＡである。
【０１４６】
記憶装置２２０には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２２１で生成され、これらは記憶装置２２０の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成部２２１で生成してもよい。
【０１４７】
例えば、電位生成部２２１は、電位Ｖｂｇ＿ｗ２を生成する機能を有する。例えば、電位Ｖｂｇ＿ｗ２を負電位にして、トランジスタＭＷ２のＶｔを正電位側にシフトさせることで、メモリセル２２７の電荷保持時間を長くすることができる。
【０１４８】
電位生成部２２１を電源回路に用いることで、記憶装置２２０の単一電源化ができる。記憶装置２２０の各回路は、１個のＩＣチップに集積することができる。
【０１４９】
また、セルアレイ２２３は、図１３（Ｂ）に示すメモリセル２２７に代えて、図１４（Ａ）に示すメモリセル２４１、図１４（Ｂ）に示すメモリセル２２７、図１４（Ｃ）に示すメモリセル２４１、図１４（Ｄ）に示すメモリセル２４２、または図１４（Ｅ）に示すメモリセル２４３を用いてもよい。
【０１５０】
図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）にセルアレイの他の構成例を示す。各図には１行１列分の構成例が示されている。
【０１５１】
図１４（Ａ）は、３トランジスタ型のゲインセルを有するセルアレイの構成例を示す。図１４（Ａ）に示すセルアレイには、行ごとに配線ＲＣＬが設けられている。メモリセル２４１は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＲＣＬ、ＢＧＬに電気的に接続されている。メモリセル２４１はトランジスタＭＷ３、ＭＲ３、ＭＲ４、容量素子ＣＳ３を有する。トランジスタＭＷ３はバックゲートをもつＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＲ４、ＭＲ３はｐチャネル型Ｓｉトランジスタである。
【０１５２】
図１４（Ｂ）に示すセルアレイは図１３（Ｂ）の変形例であり、図１４（Ｃ）に示すセルアレイは図１４（Ａ）の変形例である。これらのセルアレイでは、配線ＷＢＬ、ＲＢＬの代わりに、書き込みおよび読み出し用のビット線（配線ＢＬ）が設けられている。
【０１５３】
図１４（Ｄ）に示すセルアレイは図１３（Ｂ）の変形例であり、トランジスタＭＲ２をｎチャネル型Ｓｉトランジスタにした例である。図１４（Ｄ）に示すメモリセル２４２は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬに電気的に接続されている。メモリセル２４２は、トランジスタＭＷ５、ＭＲ５、容量素子ＣＳ５を有する。トランジスタＭＷ５はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ５はｎチャネル型Ｓｉトランジスタである。図１４（Ｄ）のセルアレイも、図１４（Ｂ）のように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。
【０１５４】
なお、図１４（Ｄ）に示すセルアレイを、記憶装置２２０に適用する場合、非選択の行の配線ＲＷＬには負電位を入力し、選択行の配線ＲＷＬには正電位を入力することが好ましい。配線ＲＷＬに入力する負電位は、電位生成部２２１で生成すればよい。
【０１５５】
図１４（Ｅ）に示すセルアレイは図１４（Ａ）の変形例であり、トランジスタＭＲ３、ＭＲ４をｎチャネル型Ｓｉトランジスタにした例である。図１４（Ｅ）に示すメモリセル２４３は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＢＧＬ、および電位ＧＮＤが入力される配線に電気的に接続されている。メモリセル２４３は、トランジスタＭＷ６、ＭＲ６、ＭＲ７、容量素子ＣＳ６を有する。トランジスタＭＷ６はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ６、ＭＲ７はｎチャネル型Ｓｉトランジスタである。図１４（Ｅ）のセルアレイも、図１４（Ｃ）のように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。
【０１５６】
ここで、セルアレイ２０３が有するメモリセル２０９、セルアレイ２２３が有するメモリセル２２７、メモリセル２４１、メモリセル２４２、およびメモリセル２４３において、メモリセルはバックゲートを有するトランジスタ（トランジスタＭＷ２、トランジスタＭＷ３、トランジスタＭＷ５またはトランジスタＭＷ６）を一つ有する。
【０１５７】
＜＜ＭＣＵ２５０＞＞
図１５にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１５に示すＭＣＵ２５０はクロックゲーティングおよびパワーゲーティングが可能な半導体装置である。
【０１５８】
ＭＣＵ２５０は、電源管理ユニット（ＰＭＵ）２６０、電位生成ユニット２６１、バス２６２、パワースイッチ２６４、２６５、レベルシフタ（ＬＳ）およびバッファ回路２６７、プロセッサコアであるコア２７０、メモリ２８０を有する。ＰＭＵ２６０、コア２７０、およびメモリ２８０間のデータ等のやり取りは、バス２６２を介して行われる。
【０１５９】
半導体装置の消費電力削減のため、パワーゲーティング、またはクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップは、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持している状態（データ）が失われてしまうため、半導体装置をパワーゲーティングするためには、フリップフロップの状態をバックアップすることが必要になる。
【０１６０】
コア２７０は、複数のフリップフロップ２７１を有する。フリップフロップ２７１は、コア２７０の各種のレジスタに設けられる。フリップフロップ２７１は、バックアップ回路２７２およびスキャンフリップフロップ２７３を有する。つまり、フリップフロップ２７１は、バックアップ回路を搭載したスキャンフリップフロップである。
【０１６１】
クロックゲーティング、およびパワーゲーティング時にフリップフロップ２７１のデータを退避するために、フリップフロップ２７１にはバックアップ回路２７２が設けられている。バックアップ回路２７２には、バックゲートをもつ複数のＯＳトランジスタが設けられている。バックアップ回路２７２はＳｉトランジスタを有さない回路構成とすることで、Ｓｉトランジスタでなる論理セル上に積層することができる。
【０１６２】
メモリ２８０は、制御部２８１、周辺回路２８２、およびセルアレイ２８３を有する。セルアレイ２８３には、ＯＳトランジスタを有する複数のメモリセルを有する。メモリ２８０には、上掲の記憶装置を適用することができる。
【０１６３】
ＭＣＵ２５０には、電源電位として、電位Ｖｄｄ、電位ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の正電位および負電位は電位生成ユニット２６１で生成される。電位生成ユニット２６１は、例えば、負電位として電位Ｖｂｇ＿ｆｆ、Ｖｂｇ＿ｍｃ、を生成する。電位Ｖｂｇ＿ｆｆはバックアップ回路２７２のＯＳトランジスタのバックゲートに入力される。電位Ｖｂｇ＿ｍｃはセルアレイ２８３のＯＳトランジスタのバックゲートに入力される。ここでは、電位Ｖｄｄは、ＯＳトランジスタ用の駆動電位である。電位Ｖｄｄは、ＬＳおよびバッファ回路２６７、セルアレイ２８３に供給される。電位生成ユニット２６１は、正電位として、参照電圧、Ｓｉトランジスタを駆動するための高電源電位等を生成する。もちろん、電位生成ユニット２６１でＯＳトランジスタ用の駆動電位を生成してもよい。
【０１６４】
ＭＣＵ２５０に、半導体装置３００が有する電圧保持部４３および電圧生成部４２を適用することができる。
【０１６５】
電位生成ユニット２６１は、半導体装置３００が有する電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｆｆが与えられ、セルアレイ２８３が有するＯＳトランジスタのバックゲートに供給される。また、半導体装置３００が有する電圧生成部４２は、電位生成ユニット２６１に含まれてもよいし、他の回路領域に含まれてもよい。
【０１６６】
ＭＣＵ２５０には、クロック信号、割り込み要求信号等が外部から入力される。外部クロック信号はＰＭＵ２６０に入力され、割り込み要求信号はＰＭＵ２６０、コア２７０、に入力される。
【０１６７】
ＰＭＵ２６０は、クロックゲーティング、およびパワーゲーティングを制御する機能を有する。ＰＭＵ２６０は外部クロック信号からゲーティドクロック信号（以下、信号ＧＣＬＫと呼ぶ。）を生成する。信号ＧＣＬＫは、コア２７０、メモリ２８０に入力される。ＰＭＵ２６０は各種の制御信号を生成する。制御信号は、パワースイッチ２６４、２６５の制御信号、バックアップ回路２７２の制御信号、スキャンフリップフロップ２７３の制御信号（例えば、リセット信号）を含む。
【０１６８】
バックアップ回路２７２の制御信号はＬＳおよびバッファ回路２６７に入力される。ＬＳおよびバッファ回路２６７は、制御信号をレベルシフトする機能、レベルシフトした制御信号を保持する機能を有する。ＬＳおよびバッファ回路２６７が保持する制御信号は、バックアップ回路２７２に入力される。
【０１６９】
パワースイッチ２６４により、コア２７０への正電位の供給が制御される。パワースイッチ２６５により、メモリ２８０への正電位の供給が制御される。コア２７０が複数の電源ドメインを有する場合、各電源ドメインに対応したパワースイッチをパワースイッチ２６４に設ければよい。パワースイッチ２６５も同様である。電位Ｖｄｄの他に、回路構成に応じた複数の正電位がパワースイッチ２６５を介してメモリ２８０に入力される。メモリ２８０に入力される正電位には、制御部２８１の電源電位、周辺回路２８２の電源電位、ビット線のプリチャージ用の電位、データ読み出し用の参照電位などがある。
【０１７０】
コア２７０からＰＭＵ２６０に信号ＳＬＥＥＰが出力される。信号ＳＬＥＥＰは、コア２７０をスリープモード（待機モード）に移行するためのトリガとなる信号である。ＰＭＵ２６０は、信号ＳＬＥＥＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する。割り込み要求信号によってコア２７０をアクティブモードからスリープモードに移行することができる。
【０１７１】
アクティブモードからスリープモードに移行するため、まず、ＰＭＵ２６０は、コア２７０へのクロック信号の供給を停止する。次に、スキャンフリップフロップ２７３のデータをバックアップ回路２７２に書き込む。必要に応じて、パワースイッチ２６４を制御し、コア２７０への正電位の供給を停止する。
【０１７２】
コア２７０をスリープモードからアクティブモードへ復帰するための処理は、例えば、割り込み要求信号の入力により実行される。ＰＭＵ２６０は、割り込み要求信号に従い、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２６０はパワースイッチ２６４、２６５を制御して、コア２７０、メモリ２８０への電位の供給を再開する。次に、バックアップ回路２７２で保持しているデータをスキャンフリップフロップ２７３に書き戻す。最後に、コア２７０、メモリ２８０への、クロック信号の供給を再開する。
【０１７３】
ＰＭＵ２６０は、コア２７０と同様に、メモリ２８０のクロックゲーティング、およびパワーゲーティングを行う。
【０１７４】
ＰＭＵ２６０に、時間を計測するためのタイマ回路を設け、タイマ回路の計測時間をもとに、コア２７０、およびメモリ２８０のパワーゲーティングを行ってもよい。
【０１７５】
＜フリップフロップ２７１＞
図１６にフリップフロップ２７１（バックアップ回路２７２およびスキャンフリップフロップ２７３）の構成例を示す。
【０１７６】
スキャンフリップフロップ２７３の回路構成に特段の制約はない。回路ライブラリに用意されているスキャンフリップフロップを用いることができる。スキャンフリップフロップ２７３は、ノードＤ、Ｑ、ＣＫ、ＳＤ、ＳＥ、セレクタ２７５、フリップフロップ２７６を有する。ノードＳＥには信号ＳＩが入力される。信号ＳＩの論理に応じて、セレクタ２７５は、ノードＤまたはノードＳＤの何れか一方を選択し、選択したノードに入力されるデータをフリップフロップ２７６に出力する。信号ＳＩはＰＭＵ２６０から出力される。
【０１７７】
スキャンフリップフロップ２７３には、電位Ｖｄｄ＿ｃｏｒｅ、ＧＮＤが電源電位として入力される。電位Ｖｄｄ＿ｃｏｒｅは電位生成ユニット２６１で生成された正電位である。電位Ｖｄｄ＿ｃｏｒｅはパワースイッチ２６４を介して、コア２７０に供給される。
【０１７８】
バックアップ回路２７２は、ノードＲＥ、ＢＫ、ＳＤＩＮ、ＦＮ、ｂ１、ｂ２、トランジスタＭ７１−Ｍ７３、容量素子Ｃ７１を有する。ノードＦＮはデータ保持ノードである。ノードＦＮには容量素子Ｃ７１が電気的に接続されている。ノードｂ１はノードＱに電気的に接続され、ノードｂ２はノードＳＤに電気的に接続されている。ノードＢＫには、バックアップ信号（ＢＫＵＰ＿ＬＳ）が入力され、ノードＲＥにはリストア信号（ＲＥＳ＿ＬＳ）が入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは、ＬＳおよびバッファ回路２６７から出力される。ノードＳＤＩＮはスキャンテストデータの入力ノードである。
【０１７９】
トランジスタＭ７１−７３はバックゲートを有するＯＳトランジスタである。これらバックゲートには、電位Ｖｂｇ＿ｆｆが入力される。トランジスタＭ７１、Ｍ７３のゲートはノードＢＫに電気的に接続され、トランジスタＭ７２のゲートはノードＲＥに電気的に接続されている。
【０１８０】
ここで、電位Ｖｂｇ＿ｆｆの生成には半導体装置３００が有する電圧保持部４３および電圧生成部４２を用いることができる。
【０１８１】
図１７（Ａ）乃至図１７（Ｃ）の回路図を参照して、フリップフロップ２７１の動作例を説明する。図１７（Ａ）乃至１７（Ｃ）では、トランジスタＭ７１乃至Ｍ７３をスイッチで表している。
【０１８２】
（通常動作）
図１７（Ａ）は、アクティブモードでのフリップフロップ２７１の動作例を示しており、フリップフロップ２７１は通常動作を行う。フリップフロップ２７１は、信号ＧＣＬＫの立ち上がり（または立ち下り）に同期して、ノードＤから入力されるデータを取り込み、保持しているデータをノードＱから出力する。ノードＤからデータを取り込むため、例えば、“Ｌ”（低レベル）の信号ＳＩがノードＳＥに入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは“Ｌ”であるので、トランジスタＭ７１−Ｍ７３はオフ状態である。
【０１８３】
（バックアップ動作）
スキャンフリップフロップ２７３のデータをバックアップするため、先ず、信号ＧＣＬＫの入力を停止する。このクロックゲーティングによって、ノードＱの論理が確定する。次に、“Ｈ”（高レベル）の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１、Ｍ７３をオンにする（図１７（Ｂ））。ノードＦＮとノードＱ間が導通状態となり、ノードＦＮの論理はノードＱと同じになる。ノードＱの論理が“１”であれば、ノードＦＮの論理も“１”となり、ノードＱの論理が“０”であれば、ノードＦＮの論理も“０”となる。
【０１８４】
次に、“Ｌ”の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１をオフ状態にする。これにより、ノードＦＮが電気的に浮遊状態となり、バックアップ動作が終了する。バックアップが完了した後、必要に応じて、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの供給を停止する。トランジスタＭ７１、Ｍ７２が極小オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。
【０１８５】
（リストア動作）
スキャンフリップフロップ２７３のデータのリストアを開始するため、まず、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの供給を再開する。次に、“Ｈ”の信号ＳＩをノードＳＥに入力し、スキャンフリップフロップ２７３をノードＳＤのデータが入力される状態にする。“Ｈ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオン状態にする。ノードＦＮとノードＳＤ間が導通状態となり、ノードＦＮのデータがノードＳＤに書き込まれる（図１７（Ｃ））。次に、１クロックサイクル期間、信号ＧＣＬＫを入力して、ノードＳＤのデータをノードＱに書き込む。これにより、スキャンフリップフロップ２７３は、信号ＧＣＬＫの停止直後の状態に復帰する。つまり、スキャンフリップフロップ２７３のノードＱの論理は、信号ＧＣＬＫの停止直後のノードＱと同じ論理になっている。
【０１８６】
“Ｌ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオフにすることで、リストア動作が終了する。信号ＧＣＬＫの入力を再開することで、スキャンフリップフロップ２７３は通常動作を始める。
【０１８７】
トランジスタＭ７１、Ｍ７２が極小オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。トランジスタＭ７１、Ｍ７２のバックゲートに負電位を入力することで、トランジスタＭ７１、Ｍ７２のカットオフ電流を低減できるので、データ保持時間を長くすることに有効である。
【０１８８】
トランジスタＭ７１―Ｍ７３をＯＳトランジスタとすることで、スキャンフリップフロップ２７３に積層できる。そのため、スキャンフリップフロップ２７３の設計変更、およびレイアウト変更をせずに、バックアップ回路２７２を設けることが可能である。そのため、バックアップ回路２７２による面積オーバーヘッドを実質的にゼロにすることが可能である。
【０１８９】
フリップフロップ２７１は、高速でデータのバックアップ、リストアが可能である。例えば、バックアップ動作、リストア動作を数クロック以内で完了することが可能である。また、バックアップ動作、リストア動作はトランジスタＭ７１、Ｍ７２のスイッチング動作によってノードＦＮを充放電することであるため、これらの動作に要するエネルギーはＤＲＡＭセルと同様に小さい。また、バックアップ回路２７２はデータ保持によって電力消費しないため、フリップフロップ２７１のスタンバイ電力を小さくすることができる。通常動作時ではバックアップ回路２７２への電源供給は必要ないので、バックアップ回路２７２を設けても、フリップフロップ２７１のダイナミック電力は実質的に増加しない。
【０１９０】
なお、バックアップ回路２７２を設けたことによって、トランジスタＭ７１による寄生容量がノードＱに付加することになるが、ノードＱに接続されている論理回路による寄生容量と比較して小さいので、フリップフロップ２７１の通常動作への影響は無視できる。つまり、バックアップ回路２７２を設けても、アクティブモードでのフリップフロップ２７１の性能を実質的に低下させることがない。
【０１９１】
本実施の形態の半導体装置は、負電位を用いて動作する回路ブロックを有するが、実施の形態２にかかる電位生成システムを備えることで、高精度に生成された負電位を回路ブロックに入力することができるため、半導体装置を安定して動作させることができる。また、電位生成システムを備えることで、負電位が必要な半導体装置であっても単一電源化が容易に実現できる。
【０１９２】
＜＜撮像装置＞＞
図１８（Ａ）に示す撮像装置４００は、電位生成ユニット４０１、制御部４０２、画素アレイ４０３、周辺回路４０４を有する。周辺回路４０４は、行ドライバ４０５、列ドライバ４０６を有する。画素アレイ４０３は、行列状に配置された複数の画素４１０を有する。画素４１０は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図１８（Ｂ）に画素４１０の一例を示す。
【０１９３】
図１８（Ｂ）に示す画素４１０は、フォトダイオードＰＤ１、トランジスタＭＩ１乃至ＭＩ４、容量素子Ｃ４０、ノードＦＮ４０を有する。ノードＦＮ４０がデータ保持ノードである。容量素子Ｃ４０は、ノードＦＮ４０の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１は、ノードＦＮ４０の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ４０とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ４０の電圧に応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素４１０の出力端子との間の導通状態を制御するパストランジスタである。
【０１９４】
ここでは、トランジスタＭＩ１、ＭＩ２はバックゲートを有するＯＳトランジスタであり、トランジスタＭＩ３はｎチャネル型Ｓｉトランジスタであり、トランジスタＭＩ４はｐチャネル型Ｓｉトランジスタである。トランジスタＭＩ１、ＭＩ２のバックゲートには、電位Ｖｂｇ＿ｉｍが入力される。
【０１９５】
フォトダイオードＰＤ１には、シリコン基板に形成されたｐｎ接合またはｐｉｎ接合ダイオード素子、並びに非単結晶シリコン膜（非晶質シリコン膜、微結晶シリコン膜）を用いたｐｉｎ型ダイオード素子などを用いることができる。なお、画素４１０は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなどを用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチよりも小さくすることで、画素ごとの特性ばらつきを低減することができる。
【０１９６】
撮像装置４００には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＩ１、ＭＩ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成ユニット４０１で生成してもよい。
【０１９７】
電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成ユニット４０１で生成され、これらは撮像装置４００の各内部回路に入力される。電位生成ユニット４０１は、電位Ｖｂｇ＿ｉｍを生成する機能を有する。電位Ｖｂｇ＿ｉｍを負電位とすることで、トランジスタＭＩ１、ＭＩ２のカットオフ電流を低減できるため、ノードＦＮ４０の電位の変動をより抑えることができ、撮像装置４００の高精度の撮像が行える。
【０１９８】
ここで、電位生成ユニット４０１は、半導体装置３００が有する電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｉｍが生成され、トランジスタＭＩ１、ＭＩ２のバックゲートに供給される。
【０１９９】
また、半導体装置３００が有する電圧生成部４２等は、電位生成ユニット４０１に含まれてもよいし、他の回路領域、例えば制御部４０２等に含まれてもよい。
【０２００】
＜プログラマブル回路＞
本発明の一態様の半導体装置の一例として、プログラマブル回路について以下に説明する。プログラマブル回路７００は、アレイ状の複数のＰＬＥ７０１を有する。ここでアレイ状とは、行列状にＰＬＥが周期的に配列していることを指し、配列は図１９の配列に限られない。
【０２０１】
また、ＰＬＥ７０１を囲むように、複数の配線が形成されている。図１９においては、これらの配線は複数の水平な配線群７０３と複数の垂直な配線群７０４とを有する。配線群とは、複数の配線からなる配線の束である。水平な配線群７０３と垂直な配線群７０４とが交わる部分にはＰＳＥ７０２が設けられる。また、水平な配線群７０３及び垂直な配線群７０４は入出力端子７０５に接続され、プログラマブル回路７００の外部回路と信号の授受を行う。
【０２０２】
入出力端子７０５は、それぞれ周囲に設けられた水平な配線群７０３や垂直な配線群７０４に接続している。例えば、入出力端子７０５は図１９においてそれぞれ上下左右の側で水平な配線群７０３や垂直な配線群７０４と接続している。この水平な配線群７０３や垂直な配線群７０４を用いることで、ＰＬＥ７０１は他のＰＬＥ７０１に接続することができる。任意のＰＬＥ７０１と、これと異なるＰＬＥ７０１との接続経路は、ＰＳＥ７０２が有するスイッチによって決定される。
【０２０３】
ＰＳＥ７０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを保持するコンフィギュレーションメモリに応じて決定される。ＰＳＥ７０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。
【０２０４】
ＰＬＥ７０１は、一例として、ルックアップテーブル（ＬＵＴ：Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）、フリップフロップ及びコンフィギュレーションメモリを有する。
【０２０５】
ＬＵＴは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータの内容によって、定められるロジックの機能を切り替えることができる回路である。
【０２０６】
フリップフロップは、ＬＵＴから出力される信号を保持し、クロック信号ＣＬＫに従って該信号に対応した出力信号を出力する。
【０２０７】
ＰＬＥ７０１およびＰＳＥ７０２が有するコンフィギュレーションメモリとして例えば、前述の記憶装置を適用することができる。また、該記憶装置には先の実施の形態に示す電圧保持部により電圧が供給されることが好ましい。
【０２０８】
（実施の形態４）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０２０９】
＜電子部品の作製方法例＞
図２０（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２１０】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【０２１１】
図２０（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図２０（Ｃ）は、図２０（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。
回路領域７１０２には、本発明の形態に係る半導体装置（例えば、保持回路、記憶装置、撮像装置、ＭＣＵ等）が設けられている。
【０２１２】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程（ステップＳＴ７２）では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図２０（Ｄ）にチップ７１１０の拡大図を示す。
【０２１３】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０２１４】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０２１５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０２１６】
完成した電子部品の斜視模式図を図２０（Ｅ）に示す。図２０（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２０（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【０２１７】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０２１８】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０２１９】
以下に、図２１（Ａ）乃至図２２（Ｅ）を参照して、電子機器の構成例を示す。図２１（Ａ）等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０２２０】
図２１（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０２２１】
図２１（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０２２２】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０２２３】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０２２４】
図２１（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
【０２２５】
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知することで、情報端末２０４０を操作することができる。
【０２２６】
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
【０２２７】
図２２（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０２２８】
図２２（Ｂ）に示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０２２９】
図２２（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０２３０】
図２２（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０２３１】
図２２（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。
【０２３２】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置と、該半導体装置が有するトランジスタについて説明する。
【０２３３】
＜トランジスタ１００＞
トランジスタ１００は、電極５０５＿１、絶縁層５０６、絶縁層５０７、絶縁層５０８、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、半導体層５０９＿１ｃ、電極５１０＿１ａ、電極５１０＿１ｂ、層５２９＿１ａ、層５２９＿１ｂ、絶縁層５１１＿１、電極５１２＿１、および絶縁層５１３＿１を有する（図２３（Ａ）乃至図２３（Ｃ）参照。）。
【０２３４】
図２３（Ａ）乃至図２３（Ｃ）に示すトランジスタ１００は、基板５０１上に、絶縁層５０２および絶縁層５０３を介して設けられている。具体的には、絶縁層５０３上に絶縁層５０４を有し、絶縁層５０４の一部を除去して電極５０５＿１が埋め込まれている。また、電極５０５＿１および絶縁層５０４上に絶縁層５０６を有し、絶縁層５０６上に絶縁層５０７を有し、絶縁層５０７上に絶縁層５０８を有する。また、絶縁層５０８は凸部を有し、当該凸部上に半導体層５０９＿１ａを有し、半導体層５０９＿１ａ上に半導体層５０９＿１ｂを有する。
【０２３５】
半導体層５０９＿１ｂは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、平面図において第１の領域と第２の領域に挟まれる。
【０２３６】
また、トランジスタ１００は、半導体層５０９＿１ｂの第１の領域上に電極５１０＿１ａを有し、半導体層５０９＿１ｂの第２の領域上に電極５１０＿１ｂを有する。電極５１０＿１ａまたは電極５１０＿１ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層５０９＿１ｂの第１の領域または第２の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、半導体層５０９＿１ｂの第３の領域はチャネル形成領域として機能できる。
【０２３７】
また、トランジスタ１００は、電極５１０＿１ａ上に層５２９＿１ａを有し、電極５１０＿１ｂ上に層５２９＿１ｂを有する。また、層５２９＿１ａ、層５２９＿１ｂ、電極５１０＿１ａ、電極５１０＿１ｂ、半導体層５０９＿１ｂ、および半導体層５０９＿１ａを覆う半導体層５０９＿１ｃを有する。半導体層５０９＿１ｃは、電極５１０＿１ａの側面と接する領域、電極５１０＿１ｂの側面と接する領域、半導体層５０９＿１ｂの第３の領域と接する領域、半導体層５０９＿１ｂの側面と接する領域、および半導体層５０９＿１ａの側面と接する領域を有する。
【０２３８】
また、半導体層５０９＿１ｃ上に絶縁層５１１＿１を有し、絶縁層５１１＿１上に電極５１２＿１を有する。絶縁層５１１＿１および電極５１２＿１は、第３の領域と重なる領域を有する。
【０２３９】
また、トランジスタ１００は、電極５１２＿１上に絶縁層５１３＿１を有する。絶縁層５１１＿１および絶縁層５１３＿１は、電極５１２＿１の端部を越えて延伸し、当該延伸部分で接する領域を有する。
【０２４０】
また、本実施の形態では、半導体層５０９＿１ｃおよび絶縁層５１３＿１上に絶縁層５１４が設けられ、絶縁層５１４上に絶縁層５１５が設けられている。
【０２４１】
また、絶縁層５１５、絶縁層５１４、半導体層５０９＿１ｃ、および層５２９＿１ａに設けられた、電極５１０＿１ａと重なる開口に、電極５１６＿１ａが設けられている。また、絶縁層５１５、絶縁層５１４、半導体層５０９＿１ｃ、および層５２９＿１ｂに設けられた、電極５１０＿１ｂと重なる開口に、電極５１６＿１ｂが設けられている。また、絶縁層５１５、絶縁層５１４、および絶縁層５１３＿１に設けられた、電極５１２＿１と重なる開口に、電極５１６＿１ｃが設けられている。
【０２４２】
また、本実施の形態では、絶縁層５１５上に電極５１７＿１ａ、電極５１７＿１ｂ、および電極５１７＿１ｃが設けられている。電極５１７＿１ａは、電極５１６＿１ａを介して電極５１０＿１ａと電気的に接続する。電極５１７＿１ｂは、電極５１６＿１ｂを介して電極５１０＿１ｂと電気的に接続する。電極５１７＿１ｃは、電極５１６＿１ｃを介して電極５１２＿１と電気的に接続する。
【０２４３】
図２３（Ｂ）に示すように、トランジスタ１００は、チャネル幅方向において、半導体層５０９＿１ｂが電極５０５＿１および電極５１２＿１に挟まれている。前述した通り、絶縁層５０８は凸部を有する。また、半導体層５０９＿１ａと半導体層５０９＿１ｂは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域（半導体層５０９＿１ｂと重ならない領域）における電極５１２＿１の底面を、半導体層５０９＿１ｂの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層５１１＿１の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層５１１＿１の厚さと半導体層５０９＿１ｃの厚さの合計以上であることが好ましい。よって、半導体層５０９＿１ｂの側面を電極５１２＿１で覆うことができる。
【０２４４】
つまり、トランジスタ１００を、電極５０５＿１および電極５１２＿１の電界によって半導体層５０９＿１ｂを電気的に取り囲むことができる構造とすることができる。このように、導電層（トランジスタ１００では電極５０５＿１および電極５１２＿１）の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（以下、ｓ−ｃｈ）構造とよぶ。ｓ−ｃｈ構造のトランジスタ１００は、半導体層５０９＿１ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極５０５＿１および電極５１２＿１の電界によって、半導体層５０９＿１ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０２４５】
電極５０５＿１または電極５１２＿１の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２４６】
電極５０５＿１および電極５１２＿１は、どちらもゲート電極として機能することができる。よって、絶縁層５０６、絶縁層５０７、絶縁層５０８、および絶縁層５１１＿１は、それぞれがゲート絶縁層として機能することができる。
【０２４７】
なお、電極５０５＿１または電極５１２＿１の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ１００において、電極５０５＿１を「ゲート電極」と言う場合、電極５１２＿１を「バックゲート電極」と言う。電極５１２＿１を「ゲート電極」として用いる場合は、トランジスタ１００をトップゲート型のトランジスタの一種と考えることができる。
【０２４８】
バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【０２４９】
＜トランジスタ２００＞
トランジスタ１００およびトランジスタ２００はｎチャネル型トランジスタであることが好ましい。また、トランジスタ２００は、トランジスタ１００よりもしきい値が大きいことが好ましい。
【０２５０】
トランジスタ２００はトップゲート型のトランジスタの一種である。トランジスタ２００は、電極５０５＿２、絶縁層５０６、絶縁層５０７、絶縁層５０８、半導体層５０９＿２ａ１、半導体層５０９＿２ａ２、半導体層５０９＿２ｂ１、半導体層５０９＿２ｂ２、半導体層５０９＿２ｃ、電極５１０＿２ａ、電極５１０＿２ｂ、層５２９＿２ａ、層５２９＿２ｂ、絶縁層５１１＿２、電極５１２＿２、および絶縁層５１３＿２を有する（図２４（Ａ）乃至図２４（Ｃ）参照。）。
【０２５１】
図２４（Ａ）乃至図２４（Ｃ）に示すトランジスタ２００は、基板５０１上に、絶縁層５０２および絶縁層５０３を介して設けられている。具体的には、絶縁層５０３上に絶縁層５０４を有し、絶縁層５０４の一部を除去して電極５０５＿２が埋め込まれている。また、電極５０５＿２および絶縁層５０４上に絶縁層５０６を有し、絶縁層５０６上に絶縁層５０７を有し、絶縁層５０７上に絶縁層５０８を有する。
【０２５２】
絶縁層５０８は第１の凸部および第２の凸部を有する。トランジスタ２００は、第１の凸部上に半導体層５０９＿２ａ１を有し、半導体層５０９＿２ａ１上に半導体層５０９＿２ｂ１を有する。また、トランジスタ２００は、半導体層５０９＿２ｂ１上に電極５１０＿２ａを有し、電極５１０＿２ａ上に層５２９＿２ａを有する。トランジスタ２００は、第２の凸部上に半導体層５０９＿２ａ２を有し、半導体層５０９＿２ａ２上に半導体層５０９＿２ｂ２を有する。また、トランジスタ２００は、半導体層５０９＿２ｂ２上に電極５１０＿２ｂを有し、電極５１０＿２ｂ上に層５２９＿２ｂを有する。電極５１０＿２ａまたは電極５１０＿２ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。
【０２５３】
半導体層５０９＿２ｃは、層５２９＿２ａ、層５２９＿２ｂ、電極５１０＿２ａ、電極５１０＿２ｂ、半導体層５０９＿２ｂ１、半導体層５０９＿２ｂ２、半導体層５０９＿２ａ１、および半導体層５０９＿２ａ２を覆っている。半導体層５０９＿２ｃは、電極５１０＿２ａの側面と接する領域、半導体層５０９＿２ｂ１の側面と接する領域、および半導体層５０９＿２ａ１の側面と接する領域を有する。また、半導体層５０９＿２ｃは、電極５１０＿２ｂの側面と接する領域、半導体層５０９＿２ｂ２の側面と接する領域、および半導体層５０９＿２ａ２の側面と接する領域を有する。
【０２５４】
また、半導体層５０９＿２ｃは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、平面図において第１の領域と第２の領域に挟まれる。
【０２５５】
半導体層５０９＿２ｃの第１の領域は、層５２９＿２ａ、電極５１０＿２ａ、半導体層５０９＿２ｂ１、および半導体層５０９＿２ａ１と重なる。また、半導体層５０９＿２ｃの第２の領域は、層５２９＿２ｂ、電極５１０＿２ｂ、半導体層５０９＿２ｂ２、および半導体層５０９＿２ａ２と重なる。また、半導体層５０９＿２ｃの第３の領域はチャネル形成領域として機能できる。
【０２５６】
また、トランジスタ２００は、半導体層５０９＿２ｃ上に絶縁層５１１＿２を有し、絶縁層５１１＿２上に電極５１２＿２を有する。絶縁層５１１＿２および電極５１２＿２は、半導体層５０９＿２ｃの第３の領域と重なる領域を有する。
【０２５７】
また、トランジスタ２００は、電極５１２＿２上に絶縁層５１３＿２を有する。絶縁層５１１＿２および絶縁層５１３＿２は、電極５１２＿２の端部を越えて延伸し、当該延伸部分で接する領域を有する。
【０２５８】
また、本実施の形態では、半導体層５０９＿２ｃおよび絶縁層５１３＿２上に絶縁層５１４が設けられ、絶縁層５１４上に絶縁層５１５が設けられている。
【０２５９】
また、絶縁層５１５、絶縁層５１４、半導体層５０９＿２ｃ、および層５２９＿２ａに設けられた、電極５１０＿２ａと重なる開口に、電極５１６＿２ａが設けられている。また、絶縁層５１５、絶縁層５１４、半導体層５０９＿２ｃ、および層５２９＿２ｂに設けられた、電極５１０＿２ｂと重なる開口に、電極５１６＿２ｂが設けられている。また、絶縁層５１５、絶縁層５１４、および絶縁層５１３＿２に設けられた、電極５１２＿２と重なる開口に、電極５１６＿２ｃが設けられている。
【０２６０】
また、本実施の形態では、絶縁層５１５上に電極５１７＿２ａ、電極５１７＿２ｂ、および電極５１７＿２ｃが設けられている。電極５１７＿２ａは、電極５１６＿２ａを介して電極５１０＿２ａと電気的に接続する。電極５１７＿２ｂは、電極５１６＿２ｂを介して電極５１０＿２ｂと電気的に接続する。電極５１７＿２ｃは、電極５１６＿２ｃを介して電極５１２＿２と電気的に接続する。
【０２６１】
トランジスタ１００と同様に、トランジスタ２００においても電極５０５＿２または電極５１２＿２の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。よって、絶縁層５０６、絶縁層５０７、絶縁層５０８、および絶縁層５１１＿２は、それぞれがゲート絶縁層として機能することができる。
【０２６２】
電極５０５＿２または電極５１２＿２の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ２００において、電極５０５＿２を「ゲート電極」と言う場合、電極５１２＿２を「バックゲート電極」と言う。電極５１２＿２を「ゲート電極」として用いる場合は、トランジスタ２００をトップゲート型のトランジスタの一種と考えることができる。
【０２６３】
トランジスタ１００では、半導体層５０９ｂにチャネルが形成される。また、トランジスタ２００では半導体層５０９ｃにチャネルが形成される。半導体層５０９ｂと半導体層５０９ｃは、物理的性質の異なる半導体材料を用いることが好ましい。半導体層５０９ｂと半導体層５０９ｃに物理的性質の異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電気特性を異ならせることができる。例えば、半導体層５０９ｂと半導体層５０９ｃのそれぞれに、エネルギーバンドギャップの異なる半導体を用いることで、トランジスタ１００とトランジスタ２００の電界効果移動度を作り分けることも可能である。
【０２６４】
また、例えば、半導体層５０９ｃに、半導体層５０９ｂよりも電子親和力が小さい半導体を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。具体的には、半導体層５０９ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層５０９ｂもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層５０９ｃをＩｎ：Ｍ：Ｚｎ＝Ｘ１：Ｙ１：Ｚ１［原子数比］、半導体層５０９ｂをＩｎ：Ｍ：Ｚｎ＝Ｘ２：Ｙ２：Ｚ２［原子数比］とすると、Ｙ１／Ｘ１がＹ２／Ｘ２よりも大きくなる半導体層５０９ｃ、および半導体層５０９ｂを用いればよい。このようなＩｎ−Ｍ−Ｚｎ酸化物を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。
【０２６５】
図２４においてトランジスタ２００は、第１のゲートとして機能する電極５１２＿２と、第２のゲートとして機能する電極５０５＿２を有するが、トランジスタ２００は電極５１２＿２と電極５０５＿２のいずれかのみを有してもよい。例えば、電極５０５＿２のみを有してもよい。第１のゲート側の絶縁膜と比べて、第２のゲート側のゲート絶縁膜の方が厚くなる場合には、第２のゲート側の絶縁膜の方が耐圧がより高い場合がある。実施の形態２等に示す電圧保持部４３が有するトランジスタＦＥ１およびトランジスタＦＥ２として高いゲート電圧に対する耐圧が必要な場合には、電極５０５＿２のみに高い電圧を印加することにより、あるいは電極５１２＿２を設けずに電極５０５＿２のみを設けることにより、トランジスタの信頼性が向上する場合がある。
【０２６６】
＜半導体装置の構造例＞
次に、本発明の一態様の半導体装置の構造例について、以下に説明する。図２５は、半導体装置のセルアレイ４４が有するメモリセルとしてメモリセル２０９を用い、メモリセル２０９が有するトランジスタＭＷ１としてトランジスタ１００を用い、電圧保持部４３のトランジスタＦＥ１およびトランジスタＦＥ２としてトランジスタ２００を用いた場合の、半導体装置３００の断面構造の一部を示す断面図である。トランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１はｎチャネル型ＯＳトランジスタであることが好ましく、トランジスタＦＥ２のしきい値は、トランジスタＭＷ１のしきい値よりも大きいことが好ましい。また、トランジスタＦＥ１のしきい値は、トランジスタＭＷ１のしきい値よりも大きいことが好ましい。トランジスタＦＥ１およびトランジスタＦＥ２のしきい値を大きくすることにより、カットオフ電流を極めて小さくすることができ、電圧保持部４３の保持特性を高める（良好にする）ことができる。また、トランジスタＭＷ１は、そのバックゲートに、電圧保持部４３から供給される負電位を供給することにより、カットオフ電流を極めて小さくすることができる。
【０２６７】
図２５において、半導体装置３００は、基板５０１上に絶縁層５０２および絶縁層５０３を介してトランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１を有する。また、トランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１上に絶縁層５１５および絶縁層４３９を有し、絶縁層４３９上に電極４４１および電極４２７等の電極を有する。また、電極４４１および電極４２７等の電極を覆う絶縁層４４２を有する。また、絶縁層４４２上に、電極４４１を覆う電極４４３等の電極を有する。
【０２６８】
電極４４１、絶縁層４４２、および電極４４３が重なる領域が、容量素子ＣＡ１として機能する。電極４４１を覆って電極４４３を設けることで、電極４４１の上面だけでなく側面も容量素子として機能することができる。同様に、絶縁層４４２を挟んで電極を配置することで容量素子ＣＡ２および容量素子ＣＳ１を設ける。
【０２６９】
また、電極４４３および絶縁層４４２上に絶縁層４３７を有し、絶縁層４３７上に電極４２９を有し、電極４２９上に絶縁層４３８を有する。電極４２９は、絶縁層４３７の一部に設けられた電極４２８を介して電極４２７と電気的に接続されている。
【０２７０】
本実施の形態に示す半導体装置３００が有するトランジスタ１００、トランジスタ２００は、前述の実施の形態に示すトランジスタに適用することができる。
【０２７１】
例えば、図２５に示すトランジスタＭＷ１および容量素子ＣＳ１の構造は、メモリセル２２７が有するトランジスタＭＷ２および容量素子ＣＳ２、メモリセル２４１が有するトランジスタＭＷ３および容量素子ＣＳ３、メモリセル２４２が有するトランジスタＭＷ５および容量素子ＣＳ５、またはメモリセル２４３が有するトランジスタＭＷ６および容量素子ＣＳ６、に適用することができる。
【０２７２】
図２５において、容量素子ＣＡ１が有する電極４４１は、他の電極を介して、トランジスタＦＥ１のソースおよびドレインの一方、およびトランジスタＦＥ１のゲートと接続される。また、容量素子ＣＡ２の一方の電極は、他の電極を介して、トランジスタＦＥ２のソースおよびドレインの一方、トランジスタＦＥ２のゲート、およびトランジスタＭＷ１のバックゲートと接続される。
【０２７３】
ここで、トランジスタＦＥ２のバックゲートは、図２６に示すようにチャネル幅方向に延伸してフロントゲートと電気的に接続してもよい。図２６には半導体装置３００において、図２４のＷ３−Ｗ４方向に相当するトランジスタＦＥ２の断面を示す。
【０２７４】
図２７は、半導体装置３００の断面構造の一例を示す。図２７において、トランジスタ５８１等のＳｉトランジスタ上に絶縁層が設けられ、該絶縁層上に、トランジスタＦＥ１、トランジスタＦＥ２、トランジスタＭＷ１等のＯＳトランジスタが設けられる。
【０２７５】
トランジスタ５８１は例えば、セルアレイ２２３が有するトランジスタＭＲ２等のトランジスタ、半導体装置３００が有する回路のＳｉトランジスタ、などに適用できる。
【０２７６】
また、トランジスタ１００は、実施の形態１に示すコンパレータが有するＯＳトランジスタに適用することができる。
【０２７７】
半導体装置３００は、基板５０１としてｎ型半導体を用いる。トランジスタ５８１は、チャネル形成領域５８３、高濃度ｐ型不純物領域５８５、絶縁層５８６、電極５８７、側壁５８８を有する。また、絶縁層５８６を介して側壁５８８と重なる領域に低濃度ｐ型不純物領域５８４を有する。絶縁層５８６はゲート絶縁層として機能できる。電極５８７はゲート電極として機能できる。トランジスタ５８１は、チャネル形成領域５８３が基板５０１の一部に形成される。
【０２７８】
低濃度ｐ型不純物領域５８４は、電極５８７形成後、側壁５８８形成前に、電極５８７をマスクとして用いて不純物元素を導入することにより形成することができる。低濃度ｐ型不純物領域５８４は、状況に応じて設けなくてもよい。
【０２７９】
トランジスタ５８１は、素子分離層によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
【０２８０】
トランジスタ５８１はｐチャネル型のトランジスタとして機能できる。また、トランジスタ５８１上に絶縁層５９３が形成され、絶縁層５９３上に絶縁層５９４が形成されている。なお、絶縁層５９３および絶縁層５９４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成することが好ましい。なお、絶縁層５９３と絶縁層５９４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
【０２８１】
ここではｐチャネル型のトランジスタの例を示すが、基板５０１上にはｎチャネル型のトランジスタも設けることができる。
【０２８２】
また、半導体装置３００は、絶縁層５９４上に平坦な表面を有する絶縁層５９５を有する。
【０２８３】
また、絶縁層５９５の上に、電極５２２等が形成されている。また、電極５２２等はコンタクトプラグ５２１等を介して高濃度ｐ型不純物領域５８５の一方と電気的に接続されている。絶縁層５９５上に絶縁層５３１、絶縁層５３２、絶縁層５３３、絶縁層５３４、絶縁層５３５、および絶縁層５３６、を有する。また、半導体装置３００は、絶縁層５９５上に電極５２２、および電極５２４を有する。電極５２２は、絶縁層５３１および絶縁層５３２に埋め込むように設けられている。また、電極５２２は、絶縁層５９３、絶縁層５９４、および絶縁層５９５に設けられたコンタクトプラグ５２１を介してトランジスタ５８１と電気的に接続されている。電極５２４は、絶縁層５３５に埋め込むように設けられている。また、電極５２４は、絶縁層５３３および絶縁層５３４に設けられた電極５２３を介して電極５２２と電気的に接続されている。
【０２８４】
また図２７に示す例では、トランジスタ５８１のゲート電極として機能する電極５８７は、プラグおよび電極を介して容量素子ＣＳ１の一方の電極に接続されている。
【０２８５】
＜変形例＞
図２８には、図２５とは異なる構造のトランジスタ１００およびトランジスタ２００を用いた場合の半導体装置３００の断面構造の例を示す。図２８に示すトランジスタ１００およびトランジスタ２００の詳細については図２９に示す。
【０２８６】
図２９に示すトランジスタ２００は、第１のゲートとして機能する電極５１２＿２と、第２のゲートとして機能する電極５０５＿２を有する。電極５０５＿２と同じ層に形成される電極５０５＿３ａおよび電極５０５＿３ｂは、トランジスタ２００のソースおよびドレインとして機能する。半導体層５０９＿２ｃは、下面において電極５０５＿３ａおよび電極５０５＿３ｂと接する。
【０２８７】
電極５１２＿１および電極５１２＿２は絶縁層５１３＿１および絶縁層５１３＿２で覆われ、絶縁層５１３＿１、絶縁層５１３＿２、層５２９＿１ａおよび層５２９＿１ｂは、絶縁層５１９で覆われる。絶縁層５１９については例えば、絶縁層５１５を参照することができる。
【０２８８】
ここで絶縁層５０３、絶縁層５１９および絶縁層５１５は、２層以上の異なる材料の積層膜としてもよい。あるいは、異なる成膜方法で形成されてもよい。例えば、スパッタリング法を用いた酸化アルミニウムと、ＡＬＤ法を用いた酸化アルミニウムとの積層としてもよい。
【０２８９】
図２８において、トランジスタＦＥ２のソースおよびドレインの一方として機能する電極は、トランジスタＦＥ２のゲート、および容量素子ＣＡ２の一方の電極と、コンタクトプラグを介して接続される。また、トランジスタＦＥ２のソースおよびドレインの一方として機能する電極は、トランジスタＭＷ１の第２のゲートとして機能する。
【０２９０】
＜構成材料について＞
以下に、本発明の一態様の半導体装置の構成材料について説明する。
【０２９１】
（半導体層）
半導体層５０９として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０２９２】
半導体層５０９ａ、半導体層５０９ｂ、および半導体層５０９ｃに、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。以下、半導体層５０９ａに関する記載は半導体層５０９＿１ａ、半導体層５０９＿２ａ１および半導体層５０９＿２ａ２に、半導体層５０９ｂに関する記載は半導体層５０９＿１ｂ、半導体層５０９＿２ｂ１および半導体層５０９＿２ｂ２に、半導体層５０９ｃに関する記載は半導体層５０９＿１ｃおよび半導体層５０９＿２ｃに、それぞれ適用することができる。
【０２９３】
また、酸化物半導体のエネルギーバンドギャップは２ｅＶ以上あるため、半導体層５０９に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、半導体層５０９に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０２９４】
本実施の形態では、半導体層５０９として酸化物半導体を用いる場合について説明する。
【０２９５】
（酸化物半導体）
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２９６】
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２９７】
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２９８】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２９９】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３００】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３０１】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３０２】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３０３】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３０４】
＜原子数比＞
次に、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０３０５】
図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０３０６】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０３０７】
また、図３０（Ａ）、図３０（Ｂ）、および図３０（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０３０８】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０３０９】
図３０（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０３１０】
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
【０３１１】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図３０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０３１２】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図３０（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０３１３】
特に、図３０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
【０３１４】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０３１５】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０３１６】
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０３１７】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０３１８】
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３１９】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くするには、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３２０】
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３２１】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３２２】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３２３】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０３２４】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３２５】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３２６】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３２７】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３２８】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０３２９】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０３３０】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３３１】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３３２】
ＯＳトランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０３３３】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３３４】
トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。
【０３３５】
酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）は、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下である。
【０３３６】
また、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下である。
【０３３７】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましく、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３３８】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３３９】
半導体層５０９ｂは、例えば、エネルギーバンドギャップが大きい酸化物半導体を用いる。半導体層５０９ｂのエネルギーバンドギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０３４０】
半導体層５０９をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１、１：３：２、１：３：４などとすればよい。
【０３４１】
半導体層５０９をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０３４２】
半導体層５０９ａおよび半導体層５０９ｃは、半導体層５０９ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層５０９ａおよび半導体層５０９ｂとの界面、ならびに半導体層５０９ｃおよび半導体層５０９ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧（以下、「Ｖｔｈ」ともいう。）のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０３４３】
また、半導体層５０９ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層５０９ａおよび半導体層５０９ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層５０９ａおよび半導体層５０９ｃをＩｎ：Ｍ：Ｚｎ＝Ｘ１：Ｙ１：Ｚ１［原子数比］、半導体層５０９ｂをＩｎ：Ｍ：Ｚｎ＝Ｘ２：Ｙ２：Ｚ２［原子数比］とすると、好ましくはＹ１／Ｘ１がＹ２／Ｘ２よりも大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。より好ましくは、Ｙ１／Ｘ１がＹ２／Ｘ２よりも１．５倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。さらに好ましくは、Ｙ１／Ｘ１がＹ２／Ｘ２よりも２倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。より好ましくは、Ｙ１／Ｘ１がＹ２／Ｘ２よりも３倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃおよび半導体層５０９ｂを選択する。このとき、半導体層５０９ｂにおいて、Ｙ２がＸ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、Ｙ２がＸ２の５倍以上になると、トランジスタの電界効果移動度が低下してしまうため、Ｙ２はＸ２の５倍未満であると好ましい。半導体層５０９ａおよび半導体層５０９ｃを上記構成とすることにより、半導体層５０９ａおよび半導体層５０９ｃを、半導体層５０９ｂよりも酸素欠損が生じにくい層とすることができる。
【０３４４】
なお、半導体層５０９ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体層５０９ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層５０９ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５０９ｃは、半導体層５０９ａと同種の酸化物を用いても構わない。
【０３４５】
例えば、ＩｎまたはＧａを含む半導体層５０９ａ、およびＩｎまたはＧａを含む半導体層５０９ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層５０９ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層５０９ａ、半導体層５０９ｂ、および半導体層５０９ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０３４６】
半導体層５０９ｂは、半導体層５０９ａおよび半導体層５０９ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層５０９ｂとして、半導体層５０９ａおよび半導体層５０９ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０３４７】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５０９ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０３４８】
半導体層５０９ａまたは／および半導体層５０９ｃが、酸化ガリウムであっても構わない。酸化ガリウムを用いることによりトランジスタのオフ電流を小さくできる場合がある。
【０３４９】
このとき、ゲート電圧を印加すると、トランジスタ１００においては、半導体層５０９ａ、半導体層５０９ｂ、半導体層５０９ｃのうち、電子親和力の大きい半導体層５０９ｂにチャネルが形成される。
【０３５０】
また、層５２９（層５２９＿１ａ、層５２９＿１ｂ、層５２９＿２ａおよび層５２９＿２ｂ）を半導体層５０９と同様の材料および方法で形成してもよい。層５２９に酸化物半導体層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい酸化物半導体層を用いることが好ましい。
【０３５１】
半導体層５０９＿１ａ、半導体層５０９＿１ｂ、および半導体層５０９＿１ｃの積層により構成される半導体層５０９の機能およびその効果について、図３１に示すエネルギーバンド構造図を用いて説明する。図３１（Ａ）は、図２３（Ｂ）および（Ｃ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図３１（Ａ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
【０３５２】
図３１（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層５０８、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、半導体層５０９＿１ｃ、絶縁層５１１＿１の伝導帯下端のエネルギーを示している。
【０３５３】
絶縁層５０８と絶縁層５１１＿１は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
【０３５４】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０３５５】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０３５６】
なお、トランジスタ１００はｓ−ｃｈａｎｎｅｌ構造であるため、半導体層５０９＿１ｂの全体にチャネルが形成される。したがって、半導体層５０９＿１ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体層５０９＿１ｂが厚いほど、トランジスタ１００のオン電流を高くすることができる。半導体層５０９＿１ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。
【０３５７】
また、トランジスタ１００のオン電流を高くするためには、半導体層５０９＿１ｃの厚さは薄いほど好ましい。半導体層５０９＿１ｃの厚さは、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下とすればよい。一方、半導体層５０９＿１ｃは、チャネルの形成される半導体層５０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５０９＿１ｃは、ある程度の厚さを有することが好ましい。半導体層５０９＿１ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とすればよい。
【０３５８】
また、信頼性を高くするためには、半導体層５０９＿１ａは厚い方が好ましい。半導体層５０９＿１ａの厚さは、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすればよい。半導体層５０９＿１ａの厚さを、厚くすることで、隣接する絶縁体（絶縁層５０８）と半導体層５０９＿１ａとの界面からチャネルの形成される半導体層５０９＿１ｂまでの距離を離すことができる。ただし、トランジスタ１００またはトランジスタ１００を有する半導体装置の生産性が低下する場合があるため、半導体層５０９＿１ａの厚さは、例えば、５０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下とすればよい。
【０３５９】
図３１（Ｂ）は、図２３（Ｄ）にＢ１−Ｂ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図３１（Ｂ）は、半導体層５０９＿１ｂ側面のエネルギーバンド構造を示している。
【０３６０】
図３１（Ｂ）中、Ｅｃ３８７、Ｅｃ３８３ｃ、Ｅｃ３８３ｂは、それぞれ、絶縁層５１４、半導体層５０９＿１ｃ、半導体層５０９＿１ｂの伝導帯下端のエネルギーを示している。半導体層５０９＿１ｂの側面と絶縁層５１４との界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層５０９＿１ｃがあることにより、半導体層５０９＿１ｂの側面と当該トラップ準位とを遠ざけることができる。
【０３６１】
図３２は、図２４（Ｃ）にＣ１−Ｃ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図３２は、トランジスタ２００のチャネル形成領域のエネルギーバンド構造を示している。
【０３６２】
図３２中、Ｅｃ３８２、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層５０８、半導体層５０９＿２ｃ、絶縁層５１１＿２の伝導帯下端のエネルギーを示している。トランジスタ２００では半導体層５０９＿２ｃのチャネルが形成される領域が絶縁層５０８と絶縁層５１１＿２に直接接しているため、界面散乱やトラップ準位３９０の影響を受けやすい。よって、トランジスタ２００はトランジスタ１００よりもオン電流や電界効果移動度が小さくなる。また、トランジスタ２００はトランジスタ１００よりもＶｔｈが大きくなる。
【０３６３】
本実施の形態ではトランジスタ１００の半導体層を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、半導体層を、半導体層５０９＿１ａまたは半導体層５０９＿１ｃの一方がない２層構造としても構わない。もしくは、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、または半導体層５０９＿１ｃのいずれか一を用いた単層構造としても構わない。または、半導体層５０９＿１ａの上もしくは下、または半導体層５０９＿１ｃの上もしくは下に、前述した半導体層のいずれか一を有する４層構造としても構わない。または、半導体層５０９ａの上、半導体層５０９ａの下、半導体層５０９ｃの上、半導体層５０９ｃの下のいずれか二箇所以上に、半導体層５０９ａ、半導体層５０９ｂおよび半導体層５０９ｃとして例示した半導体層のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０３６４】
（基板）
基板５０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板５０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板５０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００および／またはトランジスタ２００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
【０３６５】
また、基板５０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板５０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【０３６６】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板５０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板５０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０３６７】
（絶縁層）
絶縁層５０２乃至絶縁層５０４、絶縁層５０６乃至絶縁層５０８、絶縁層５１１＿１および絶縁層５１１＿２（以下、絶縁層５１１と記載）、絶縁層５１３＿１、絶縁層５１３＿２、絶縁層５１４、および絶縁層５１５は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０３６８】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０３６９】
特に、絶縁層５０２および／または絶縁層５０３、並びに絶縁層５１５は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
【０３７０】
絶縁層５０２および／または絶縁層５０３に不純物が透過しにくい絶縁性材料を用いることで、基板５０１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層５１５に不純物が透過しにくい絶縁性材料を用いることで、絶縁層５１５よりも上層からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【０３７１】
なお、絶縁層５０２および／または絶縁層５０３、並びに絶縁層５１５として、これらの材料で形成される絶縁層を複数積層して用いてもよい。また、絶縁層５０２または絶縁層５０３のどちらか一方を省略してもよい。
【０３７２】
また、半導体層５０９として酸化物半導体を用いる場合は、半導体層５０９中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、ＳＩＭＳにおいて２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、絶縁層５０４、絶縁層５０６乃至絶縁層５０８、絶縁層５１１、および絶縁層５１４の水素濃度を低減することが好ましい。少なくとも、半導体層５０９と接する絶縁層５０８、絶縁層５１１、および絶縁層５１４の水素濃度を低減することが好ましい。
【０３７３】
また、半導体層５０９中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７４】
また、絶縁層５０８、絶縁層５１１、および絶縁層５１４の少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともいう。
【０３７５】
また、絶縁層５１４として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層５１４を形成してもよい。
【０３７６】
また、層５２９として上記の絶縁層を用いてもよい。層５２９に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０３７７】
（電極）
電極５０５＿１、電極５０５＿２、電極５１０＿１ａ、電極５１０＿１ｂ、電極５１０＿２ａ、電極５１０＿２ｂ、電極５１２＿１、電極５１２＿２、電極５１６＿１ａ、電極５１６＿１ｂ、電極５１６＿１ｃ、電極５１６＿２ａ、電極５１６＿２ｂ、電極５１６＿２ｃ、電極５１７＿１ａ、電極５１７＿１ｂ、電極５１７＿１ｃ、電極５１７＿２ａ、電極５１７＿２ｂおよび電極５１７＿２ｃを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０３７８】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０３７９】
また、上記の材料で形成される導電層を複数積層して用いてもよい。
【０３８０】
なお、電極５１６としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いてもよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極５１６＿１ａ、電極５１６＿１ｂ、電極５１６＿１ｃ、電極５１６＿２ａ、電極５１６＿２ｂおよび電極５１６＿２ｃを「コンタクトプラグ」という場合がある。
【０３８１】
また、層５２９として上記の導電性材料を用いてもよい。層５２９に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０３８２】
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０３８３】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０３８４】
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【符号の説明】
【０３８５】
１    トランジスタ
２    トランジスタ
３    トランジスタ
４    トランジスタ
５    トランジスタ
７    トランジスタ
８    トランジスタ
１０    トランジスタ
１１    トランジスタ
１２    トランジスタ
１３    トランジスタ
１４    トランジスタ
１５    トランジスタ
２０    コンパレータ
４０    コンパレータ
４２    電圧生成部
４３    電圧保持部
４４    セルアレイ
５１    コンパレータ
５２    論理回路
５８    セレクタ
６２    容量素子
６３    容量素子
６４    容量素子
６５    容量素子
６７    容量素子
６８    容量素子
７０    インバータ
７１    インバータ
７２    インバータ
７３    インバータ
７４    インバータ
７５    インバータ
７６    インバータ
７７    インバータ
７８    インバータ
７９    インバータ
８０ａ    チャージポンプ
８０ｂ    チャージポンプ
１００    トランジスタ
１５０    負電位生成回路
１６０    チャージポンプ
１７０    クロックバッファ回路
１７１    クロックバッファ回路
１７２    ＬＳ
２００    トランジスタ
２０１    電位生成部
２０２    制御部
２０３    セルアレイ
２０４    センスアンプ回路
２０５    ドライバ
２０６    メインアンプ
２０７    入出力回路
２０８    周辺回路
２０９    メモリセル
２１０    記憶装置
２２０    記憶装置
２２１    電位生成部
２２２    制御部
２２３    セルアレイ
２２４    周辺回路
２２５    入力回路
２２６    出力回路
２２７    メモリセル
２３０    プレデコーダ
２３１    行デコーダ
２３２    列デコーダ
２３４    行ドライバ
２３５    列ドライバ
２４１    メモリセル
２４２    メモリセル
２４３    メモリセル
２５０    ＭＣＵ
２６０    ＰＭＵ
２６１    電位生成ユニット
２６２    バス
２６４    パワースイッチ
２６５    パワースイッチ
２６７    レベルシフタおよびバッファ回路
２７０    コア
２７１    フリップフロップ
２７２    バックアップ回路
２７３    スキャンフリップフロップ
２７５    セレクタ
２７６    フリップフロップ
２８０    メモリ
２８１    制御部
２８２    周辺回路
２８３    セルアレイ
３００    半導体装置
３８２    Ｅｃ
３８３ａ    Ｅｃ
３８３ｂ    Ｅｃ
３８３ｃ    Ｅｃ
３８６    Ｅｃ
３８７    Ｅｃ
３９０    トラップ準位
４００    撮像装置
４０１    電位生成ユニット
４０２    制御部
４０３    画素アレイ
４０４    周辺回路
４０５    行ドライバ
４０６    列ドライバ
４１０    画素
４２７    電極
４２８    電極
４２９    電極
４３７    絶縁層
４３８    絶縁層
４３９    絶縁層
４４１    電極
４４２    絶縁層
４４３    電極
５０１    基板
５０２    絶縁層
５０３    絶縁層
５０４    絶縁層
５０５＿１    電極
５０５＿２    電極
５０５＿３ａ    電極
５０５＿３ｂ    電極
５０６    絶縁層
５０７    絶縁層
５０８    絶縁層
５０９    半導体層
５０９＿１ａ    半導体層
５０９＿１ｂ    半導体層
５０９＿１ｃ    半導体層
５０９＿２ａ１    半導体層
５０９＿２ａ２    半導体層
５０９＿２ｂ１    半導体層
５０９＿２ｂ２    半導体層
５０９＿２ｃ    半導体層
５０９ａ    半導体層
５０９ｂ    半導体層
５０９ｃ    半導体層
５１０＿１ａ    電極
５１０＿１ｂ    電極
５１０＿２ａ    電極
５１０＿２ｂ    電極
５１１    絶縁層
５１１＿１    絶縁層
５１１＿２    絶縁層
５１２＿１    電極
５１２＿２    電極
５１３＿１    絶縁層
５１３＿２    絶縁層
５１４    絶縁層
５１５    絶縁層
５１６    電極
５１６＿１ａ    電極
５１６＿１ｂ    電極
５１６＿１ｃ    電極
５１６＿２ａ    電極
５１６＿２ｂ    電極
５１６＿２ｃ    電極
５１７＿１ａ    電極
５１７＿１ｂ    電極
５１７＿１ｃ    電極
５１７＿２ａ    電極
５１７＿２ｂ    電極
５１７＿２ｃ    電極
５１９    絶縁層
５２１    コンタクトプラグ
５２２    電極
５２３    電極
５２４    電極
５２９＿１ａ    層
５２９＿１ｂ    層
５２９＿２ａ    層
５２９＿２ｂ    層
５３１    絶縁層
５３２    絶縁層
５３３    絶縁層
５３４    絶縁層
５３５    絶縁層
５３６    絶縁層
５５２＿１    電極
５８１    トランジスタ
５８３    チャネル形成領域
５８４    低濃度ｐ型不純物領域
５８５    高濃度ｐ型不純物領域
５８６    絶縁層
５８７    電極
５８８    側壁
５９２    絶縁層
５９３    絶縁層
５９４    絶縁層
５９５    絶縁層
２０１０    情報端末
２０１１    筐体
２０１２    表示部
２０１３    操作ボタン
２０１４    外部接続ポート
２０１５    スピーカ
２０１６    マイクロフォン
２０２０    無線信号
２０２１    無線信号
２０３０    情報端末
２０３１    筐体
２０３２    表示部
２０３３    リュウズ
２０３４    ベルト
２０３５    検知部
２０４０    情報端末
２０４１    装着部
２０４２    筐体
２０４５    ケーブル
２０４６    バッテリ
２０４７    表示部
２０５１    筐体
２０５２    表示部
２０５３    キーボード
２０５４    ポインティングデバイス
２０７０    ビデオカメラ
２０７１    筐体
２０７２    表示部
２０７３    筐体
２０７４    操作キー
２０７５    レンズ
２０７６    接続部
２１１０    携帯型遊技機
２１１１    筐体
２１１２    表示部
２１１３    スピーカ
２１１４    ＬＥＤランプ
２１１５    操作キーボタン
２１１６    接続端子
２１１７    カメラ
２１１８    マイクロフォン
２１１９    記録媒体読込部
２１５０    電気冷凍冷蔵庫
２１５１    筐体
２１５２    冷蔵室用扉
２１５３    冷凍室用扉
２１７０    自動車
２１７１    車体
２１７２    車輪
２１７３    ダッシュボード
２１７４    ライト
７０００    電子部品
７００１    リード
７００２    プリント基板
７００４    回路基板
７１００    半導体ウエハ
７１０２    回路領域
７１０４    分離領域
７１０６    分離線
７１１０    チップ
【図１】
2018011294.tif 000004
【図２】
2018011294.tif 000005
【図３】
2018011294.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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