(57)【要約】【課題】精度良く遅延補正することができる遅延補正装置を提供する。【解決手段】遅延補正装置３５は、ΔΣ変調信号を出力する第１出力端子１３ａから既知信号を含む第１モニタ信号を出力させる第１付与部３８と、ΔΣ変調された補償信号を出力する第２出力端子１３ｂから既知信号を含む第２モニタ信号を出力させる第２付与部３９と、加算器３２の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する制御部３７と、前記加算信号に基づいて、ΔΣ変調信号と、補償信号との間の遅延補正を行う遅延回路３６と、を備えている。【選択図】図２
2018011254.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正装置であって、
ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、
ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、
前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、
前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、
を備えている遅延補正装置。
【請求項２】
前記第１出力端には、パルス列で構成されたΔΣ変調信号である前記第１信号を前記第１出力端から出力させる第１ΔΣ変調器が接続され、
前記第２出力端には、パルス列で構成されたΔΣ変調信号である前記第２信号を前記第２出力端から出力させる第２ΔΣ変調器が接続され、
前記第１出力部は、前記第１ΔΣ変調器の後段かつ前記第１出力端の前段に前記第１モニタ信号を与え、
前記第２出力部は、前記第２ΔΣ変調器の後段かつ前記第２出力端の前段に前記第２モニタ信号を与える請求項１に記載の遅延補正装置。
【請求項３】
前記第１モニタ信号及び前記第２モニタ信号は、振幅方向が互いに反転している１又は複数のパルス信号である請求項１又は請求項２に記載の遅延補正装置。
【請求項４】
前記第１モニタ信号及び前記第２モニタ信号は、所定の間隔を置いた２つのパルス信号である請求項１から請求項３のいずれか一項に記載の遅延補正装置。
【請求項５】
前記第１出力部が前記第１ΔΣ変調器の後段かつ前記第１出力端の前段に前記第１モニタ信号を与えるタイミングと、前記第２出力部が前記第２ΔΣ変調器の後段かつ前記第２出力端の前段に前記第２モニタ信号を与えるタイミングとの間のタイミング差を調整する制御部をさらに備え、
前記遅延補正部は、前記加算信号及び前記タイミング差に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う請求項２に記載の遅延補正装置。
【請求項６】
第１出力端から出力される第１信号に加算されることで前記第１信号に生じる歪を補償する信号である、第２信号を出力する第２出力端と、
前記第１信号と、前記第２信号とを加算する加算器と、
請求項１に記載の遅延補正装置と、
を備えた歪補償装置。
【請求項７】
前記第２信号は、前記第１信号を構成するパルスの波形に生じる歪を補償する請求項７に記載の歪補償装置。
【請求項８】
請求項６に記載の歪補償装置を備え、前記第１信号を無線送信する送信機。
【請求項９】
第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う半導体集積回路であって、
ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、
ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、
前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、
前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、
を備えている半導体集積回路。
【請求項１０】
第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正方法であって、
ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させるとともに、Σ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させるステップと、
前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得するステップと、
前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行うステップと、
を含む遅延補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延補正装置、歪補償装置、送信機、半導体集積回路、及び遅延補正方法に関する。
【背景技術】
【０００２】
特許文献１には、ΔΣ変調を行った信号を無線送信する送信機が記載されている。この送信機は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号である送信信号に対してΔΣ変調を行うΔΣ変調器と、このΔΣ変調器の出力が与えられるバンドパスフィルタとを備えている。
【０００３】
ΔΣ変調器は、送信信号に対してΔΣ変調を行い、送信信号をΔΣ変調した変調信号を出力する。変調信号は、後段のバンドパスフィルタに与えられる。
バンドパスフィルタは、ＲＦ信号である送信信号を通過させる通過帯域を有している。よって、バンドパスフィルタは、前記送信信号を通過させつつ当該変調信号に含まれている量子化雑音を除去する。これによって、バンドパスフィルタはＲＦ信号である送信信号を出力する。送信機は、このバンドパスフィルタの出力を送信する。
また、この送信機は、ΔΣ変調器が出力する変調信号に生じる歪の補償を行う歪補償装置を備えている。
歪補償装置は、変調信号に対して補償信号を加算することで当該変調信号の歪補償を行うように構成されており、いわゆるフィードフォワード型の歪補償を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１８４３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来例において、補償信号は歪補償の対象である変調信号のタイミングに対応して生成されるとともに、ΔΣ変調された信号として生成される。このため、変調信号と補償信号とを加算する際に両信号のタイミングを精度よく一致させる必要がある。
しかし、変調信号はΔΣ変調器から出力される一方、補償信号は歪補償装置から出力されるので、両信号はそれぞれ出力されてから互いに加算されるまでの間の経路が異なる。このため、両信号を加算する際に両信号のいずれか一方に遅延が生じることがある。両信号を加算する際に両信号のいずれか一方に遅延が生じると、適切に歪補償することができないおそれが生じる。
【０００６】
このため、フィードフォワードによって歪補償を行う歪補償装置は、変調信号と補償信号との間の遅延誤差を解消するための遅延回路を備えている。
この遅延回路は、少なくともいずれか一方の信号のタイミングを調整し、両信号を加算する際における両信号のタイミングが一致するように、両信号の間に生じる遅延誤差を補正する。
【０００７】
ここで、遅延回路は、両経路から出力される両信号のタイミングを調整するために、両信号を加算する際における両信号の間で生じる相対的な遅延誤差がどの程度であるのかを把握できれば、遅延補正の精度を高めることができる。
【０００８】
本発明はこのような事情に鑑みてなされたものであり、精度良く遅延補正することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
一実施形態である遅延補正装置は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正装置であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、を備えている。
【００１０】
また、一実施形態である歪補償装置は、第１出力端から出力される第１信号に加算されることで前記第１信号に生じる歪を補償する信号である、第２信号を出力する第２出力端と、前記第１信号と、前記第２信号とを加算する加算器と、上記遅延補正装置と、を備えている。
【００１１】
一実施形態である送信機は、上記歪補償装置を備え、前記第１信号を無線送信する。
【００１２】
一実施形態である半導体集積回路は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う半導体集積回路であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、を備えている。
【００１３】
一実施形態である遅延補正方法は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正方法であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させるとともに、Σ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させるステップと、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得するステップと、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行うステップと、を含む。
【発明の効果】
【００１４】
本発明によれば、精度良く遅延補正することができる。
【図面の簡単な説明】
【００１５】
【図１】送信機のブロック図である。
【図２】信号変換部の構成を示すブロック図である。
【図３】ΔΣ変調器のブロック図である。
【図４】（ａ）は、ΔΣ変調器が出力するΔΣ変調信号のパルス波形を示したアイパターンの一例を示す図、（ｂ）は、図４（ａ）に示すパルス波形の内の立ち上がり波形及び立ち下がり波形を示す図、（ｃ）は、図４（ｂ）に示すパルス波形から抽出された非対称成分を示す図、（ｄ）は、図４（ｂ）に示すパルス波形から非対称成分を除去したパルス波形を示す図である。
【図５】校正処理の一例を示すフローチャートである。
【図６】（ａ）は、モニタ信号出力部が出力する第１モニタ信号の一例を示す図、（ｂ）は、モニタ信号出力部が出力する第２モニタ信号の一例を示す図である。
【図７】加算器から出力された加算信号の一例を示す図である。
【図８】（ａ）は、加算器から出力された加算信号の他の例を示す図、（ｂ）は、加算器から出力された加算信号のさらに他の例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の好ましい実施形態について図面を参照しながら説明する。
【００１７】
［実施形態の概要］
（１）一実施形態である遅延補正装置は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正装置であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、を備えている。
【００１８】
上記構成の遅延補正装置によれば、既知信号である第１モニタ信号及び第２モニタ信号を第１出力端及び第２出力端から出力させ、両モニタ信号を加算した加算信号を取得するので、加算信号から第１モニタ信号及び第２モニタ信号が加算されたときの第１モニタ信号と第２モニタ信号との間の遅延誤差を把握することができる。この結果、第１信号及び第２信号を加算する際における遅延誤差を把握することができ、第１信号と第２信号との間の遅延補正を精度良く行うことが可能となる。
【００１９】
（２）上記遅延補正装置において、前記第１出力端には、パルス列で構成されたΔΣ変調信号である前記第１信号を前記第１出力端から出力させる第１ΔΣ変調器が接続され、
前記第２出力端には、パルス列で構成されたΔΣ変調信号である前記第２信号を前記第２出力端から出力させる第２ΔΣ変調器が接続され、前記第１出力部は、前記第１ΔΣ変調器の後段かつ前記第１出力端の前段に前記第１モニタ信号を与え、前記第２出力部は、前記第２ΔΣ変調器の後段かつ前記第２出力端の前段に前記第２モニタ信号を与えることが好ましい。
【００２０】
ΔΣ変調器から出力される信号は、伝送すべき信号の周波数帯域においては量子化雑音が抑制された帯域（量子化雑音阻止帯域）を有し、それ以外の帯域においては、広帯域に亘って量子化雑音が存在する。このため、例えば、第１ΔΣ変調器（第２ΔΣ変調器）の前段から第１モニタ信号（第２モニタ信号）を与えれば、第１モニタ信号（第２モニタ信号）の内、量子化雑音阻止帯域内の信号成分については量子化雑音に重畳することはない。しかし、それ以外の信号成分は量子化雑音に重畳してしまう。
このため、量子化雑音阻止帯域における信号成分によって遅延補正することは可能であるが、量子化雑音阻止帯域以外の周波数領域の信号成分を遅延補正に利用するのが困難となる。特に量子化雑音阻止帯域よりも高い周波数帯域の信号成分を遅延補正に利用できれば、より詳細に信号のタイミング調整が可能となる。
これに対して、上記構成のように、第１出力部（第２出力部）が第１ΔΣ変調器（第２ΔΣ変調器）の後段に第１モニタ信号（第２モニタ信号）を与えれば、第１ΔΣ変調器（第２ΔΣ変調器）の前段からモニタ信号を与えた場合のように両モニタ信号は量子化雑音に重畳することがない。
この結果、両モニタ信号の内、より高い周波数の信号成分を利用して遅延補正することが可能となり、第１信号と第２信号との間の遅延補正をより精度良く行うことができる。
【００２１】
（３）また、上記遅延補正装置において、前記第１モニタ信号及び前記第２モニタ信号は、振幅方向が互いに反転している１又は複数のパルス信号であることが好ましい。
この場合、第１モニタ信号及び第２モニタ信号は、加算器によって加算されたとしても、振幅方向が互いに反転しているので、加算信号に含まれる両モニタ信号の成分をそれぞれ分けて認識するのがより容易となる。この結果、加算信号に表れる両モニタ信号の遅延誤差をさらに精度よく把握することができる。
【００２２】
（４）上記遅延補正装置において、前記第１モニタ信号及び前記第２モニタ信号は、所定の間隔を置いた２つのパルス信号であることが好ましい。
この場合、例えば、第１モニタ信号及び第２モニタ信号として、複数のパルス信号を所定の間隔で連続的に出力し、第１モニタ信号及び第２モニタ信号を加算した加算信号を加算器に出力させた場合、パルス信号の間隔以上に遅延が生じると、加算信号にはパルス信号の間隔以上の誤差が生じていることが表れないおそれがある。
これに対して、第１モニタ信号及び第２モニタ信号を所定期間を置いた２つのパルス信号で構成すれば、互いに対応するパルス信号の成分同士でタイミングの比較を行うことができ、両モニタ信号の間でパルス信号の間隔以上の遅延が生じているか否かを把握することができる。この結果、加算信号に表れる両モニタ信号の遅延誤差をより精度よく把握することができる。
【００２３】
（５）また、上記遅延補正装置において、前記第１出力部が前記第１ΔΣ変調器の後段かつ前記第１出力端の前段に前記第１モニタ信号を与えるタイミングと、前記第２出力部が前記第２ΔΣ変調器の後段かつ前記第２出力端の前段に前記第２モニタ信号を与えるタイミングとの間のタイミング差を調整する制御部をさらに備え、前記遅延補正部は、前記加算信号及び前記タイミング差に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行うものであってもよい。
【００２４】
（６）また、一実施形態である歪補償装置は、第１出力端から出力される第１信号に加算されることで前記第１信号に生じる歪を補償する信号である、第２信号を出力する第２出力端と、前記第１信号と、前記第２信号とを加算する加算器と、上記遅延補正装置と、を備えている。
上記構成の歪補償装置によれば、第１信号と第２信号との間の遅延補正を精度良く行うことが可能となる。
【００２５】
（７）上記歪補償装置において、前記第２信号は、前記第１信号を構成するパルスの波形に生じる歪を補償するものであることが好ましい。
【００２６】
（８）また、一実施形態である送信機は、上記歪補償装置を備え、前記第１信号を無線送信する。
【００２７】
（９）一実施形態である半導体集積回路は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う半導体集積回路であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させる第１出力部と、ΔΣ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させる第２出力部と、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得する取得部と、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行う遅延補正部と、を備えている。
【００２８】
（１０）また、一実施形態である遅延補正方法は、第１信号と、加算器によって前記第１信号に加算されることで前記第１信号に生じる歪を補償する第２信号と、の間の遅延補正を行う遅延補正方法であって、ΔΣ変調された前記第１信号を出力する第１出力端から既知信号を含む第１モニタ信号を出力させるとともに、Σ変調された前記第２信号を出力する第２出力端から既知信号を含む第２モニタ信号を出力させるステップと、前記加算器の出力から、前記第１モニタ信号と、前記第２モニタ信号とが加算された加算信号を取得するステップと、前記加算信号に基づいて、前記第１信号と、前記第２信号との間の遅延補正を行うステップと、を含む。
【００２９】
［実施形態の詳細］
以下、好ましい実施形態について図面を参照しつつ説明する。
なお、以下に記載する各実施形態の少なくとも一部を任意に組み合わせてもよい。
〔送信機の全体構成について〕
図１は、本実施形態に係る送信機を示している。この送信機１は、デジタル信号処理部２と、アナログのバンドパスフィルタ３と、を有している。デジタル信号処理部２は、アナログ信号であるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号を周波数成分として含んだデジタル信号（パルス列で構成されたΔΣ変調信号）を出力する。ＲＦ信号は、無線波として空間に放射される信号であり、例えば、移動体通信や放送サービスのための送信信号である。
【００３０】
デジタル信号処理部２から出力されたΔΣ変調信号は、信号伝送路４を通じてバンドパスフィルタ３に与えられる。デジタル信号処理部２から出力されたΔΣ変調信号は、ＲＦ信号の周波数以外の帯域に雑音成分を含んでいる。
バンドパスフィルタ３は、ＲＦ信号である送信信号を通過させる通過帯域を有している。これにより、バンドパスフィルタ３は、ΔΣ変調信号における送信信号の周波数以外の帯域に存在する雑音成分を除去しつつ送信信号を通過させることができる。
よって、ΔΣ変調信号が与えられたバンドパスフィルタ３は、アナログのＲＦ信号である送信信号を出力する。
【００３１】
なお、デジタル信号処理部２とバンドパスフィルタ３との間の信号伝送路４は、回路基板に形成された信号配線であってもよいし、光ファイバー又は電気ケーブルなどの通信ケーブルであってもよい。
【００３２】
バンドパスフィルタ３から出力される送信信号は、後段に接続されたパワーアンプ５によって増幅され、アンテナ６に与えられる。アンテナ６に与えられた送信信号は、無線信号として空間に放射され送信される。
【００３３】
デジタル信号処理部２は、ベースバンド信号を出力するベースバンド部１０と、デジタル直交変調部１１と、処理部１２と、信号変換部１３とを備えている。
【００３４】
デジタル信号処理部２は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等の半導体集積回路によって構成することができる。
デジタル信号処理部２を半導体集積回路で構成した場合、デジタル信号処理部２が有するベースバンド部１０、デジタル直交変調部１１、処理部１２、及び信号変換部１３といった各機能部は、半導体集積回路に含まれている各種半導体素子を用いて実現される。
また、ベースバンド部１０、デジタル直交変調部１１、処理部１２、及び信号変換部１３は、一つの半導体集積回路にまとめて設けてもよいし、複数の半導体集積回路に分散して設けてもよい。
【００３５】
さらに、デジタル信号処理部２は、ＣＰＵや、記憶部等を含んだコンピュータによって構成することもできる。この場合、コンピュータは、前記記憶部に記憶されたプログラム等を読み出して実行することによってデジタル信号処理部２が有する各機能部を実現することができる。
【００３６】
ベースバンド部１０は、ベースバンド信号（Ｉ（Ｉｎ−ｐｈａｓｅ）信号及びＱ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）信号）をデジタルデータとして出力する。
ベースバンド部１０から出力されるベースバンド信号は、デジタル直交変調部１１に与えられる。
【００３７】
デジタル直交変調部１１は、与えられたベースバンド信号を直交変調する。デジタル直交変調部１１から出力される直交変調信号は処理部１２に与えられる。
処理部１２は、デジタル直交変調部１１から与えられた直交変調信号に対して、デジタル信号処理を施し、アナログ信号であるＲＦ信号をデジタルデータとして表した信号（以下、デジタルＲＦ信号ともいう）を出力する。処理部１２が行うデジタル信号処理は、例えば、デジタル前置歪補償（Ｄｉｇｉｔａｌ  Ｐｒｅ−Ｄｉｓｔｏｒｔｉｏｎ；ＤＰＤ）、クレストファクタリダクション（Ｃｒｅｓｔ  Ｆａｃｔｏｒ  Ｒｅｄｕｃｔｉｏｎ；ＣＦＲ）、デジタルアップコンバージョン（Ｄｉｇｉｔａｌ  Ｕｐ  Ｃｏｎｖｅｒｓｉｏｎ；ＤＵＣ）等を含む。
【００３８】
処理部１２から出力されるデジタルＲＦ信号は、中心周波数がｆ０であり、所定の帯域を持つ。処理部１２から出力されるデジタルＲＦ信号は、信号変換部１３に与えられる。
【００３９】
信号変換部１３は、デジタルＲＦ信号に対してΔΣ変調を行うことで得られるΔΣ変調信号を出力する。
信号変換部１３から出力されたΔΣ変調信号はパルス列で構成されており、アナログ信号であるＲＦ信号を周波数成分として含んでいる。デジタル信号処理部２は、信号変換部１３によるΔΣ変調信号を後段のバンドパスフィルタ３に与える。
ΔΣ変調信号が与えられたバンドパスフィルタ３は、上述のように、アナログのＲＦ信号である送信信号を出力する。
【００４０】
図２は、信号変換部１３の構成を示すブロック図である。
信号変換部１３は、デジタルＲＦ信号に対してΔΣ変調を行いΔΣ変調信号を出力する機能を有するとともに、当該信号変換部１３が出力するΔΣ変調信号の前置歪補償（Ｐｒｅ−ｄｉｓｔｏｒｔｉｏｎ）を行う機能を有している。
【００４１】
信号変換部１３は、ΔΣ変調器（Ｄｅｌｔａ  Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ；ＤＳＭ）２０と、補償信号生成部３０とを備えている。
【００４２】
処理部１２から出力されるデジタルＲＦ信号は、ΔΣ変調器２０及び補償信号生成部３０の両方に与えられる。
ΔΣ変調器２０は、デジタルＲＦ信号が与えられると、デジタルＲＦ信号に対してΔΣ変調を行うことでデジタルＲＦ信号を量子化し、パルス列で構成されたΔΣ変調信号を出力する。
【００４３】
図３は、ΔΣ変調器２０のブロック図である。
図３中、ΔΣ変調器２０は、ループフィルタ２１と、量子化データを出力する量子化器２２と、ループフィルタ２１又は量子化器２２に接続された内部経路２３とを備えている。内部経路２３は、量子化器２２から出力された量子化データをループフィルタ２１へフィードバックするための第１経路（フィードバック経路）２３ａと、ループフィルタ２１の出力を量子化器２２に与えるための第２経路２３ｂと、を含む。ΔΣ変調器２０の外部のみへ信号が流れ出る経路は、ΔΣ変調器２０の外部経路と実質的に同じであるため、内部経路２３には含まれない。内部経路２３は、ΔΣ変調器２０の出力を生成する量子化器２２に至ることができる経路である。
【００４４】
ループフィルタ２１は、２入力１出力であり、ΔΣ変調器２０に入力される入力信号（デジタルＲＦ信号）と、量子化器２２側からのフィードバック信号とが入力される。ループフィルタ２１は、第１加算器２４と、伝達関数Ｌ（ｚ）の内部フィルタ２５と、第２加算器２６と、フィードフォワード経路２７と、を備えている。
【００４５】
第１加算器２４は、ΔΣ変調器２０に入力される入力信号と、量子化器２２側からのフィードバック信号とを加算する。フィードバック信号は、第１経路２３ａを介して、第１加算器２４へ与えられる。内部フィルタ２５の伝達関数Ｌ（ｚ）は、ΔΣ変調器２０としての特性を決定するものであり、所望の信号伝達関数及び雑音伝達関数に基づいて、決定される。第２加算器２６は、内部フィルタ２５の出力と、ΔΣ変調器２０への入力信号とを加算する。入力信号は、フィードフォワード経路２７を介して、第２加算器２６に与えられる。なお、フィードフォワード経路２７及び第２加算器２６は省略してもよい。
【００４６】
第２加算器２６の出力、つまりループフィルタ２１の出力は、第２経路２３ｂを介して、量子化器２２に与えられる。量子化器２２は、１ｂｉｔ量子化器であり、ループフィルタ２１の出力を１ｂｉｔに量子化した１ｂｉｔ量子化データ（パルス列）を出力する。
【００４７】
量子化器２２から出力された量子化データは、パルス列としてΔΣ変調器２０から出力される。また、量子化器２２から出力された量子化データは、第１経路２３ａを介して、ループフィルタ２１へフィードバックされる。
【００４８】
なお、量子化器２２が行う量子化（二値化）とは、多値で表されたループフィルタ２１の出力としてのデジタルデータを二値で表したデジタルデータにすることをいう。
【００４９】
ΔΣ変調器２０の出力Ｖは、下記の式（１）のように表される。式（１）において、ＳＴＦ（ｚ）は入力信号（以下、入力信号Ｕ（ｚ）ともいう）についての信号伝達関数であり、ＮＴＦ（ｚ）は、ΔΣ変調器２０の雑音伝達関数であり、Ｅ（ｚ）は量子化雑音である。
Ｖ（ｚ）  ＝  ＳＴＦ（ｚ）Ｕ（ｚ）  ＋  ＮＴＦ（ｚ）Ｅ（ｚ）  ・・・（１）
【００５０】
ＮＴＦ（ｚ）は、下記の式（２）のように表される。よって、ループフィルタ２１の内部フィルタ２５は、雑音伝達関数ＮＴＦ（ｚ）を用いて示される伝達関数Ｌ（ｚ）を持つ。
ＮＴＦ（ｚ）  ＝  １  ／  （１  ＋  Ｌ（ｚ））  ・・・（２）
【００５１】
雑音伝達関数ＮＴＦ（ｚ）は、ループフィルタ２１に入力される入力信号Ｕの周波数近傍の帯域における量子化雑音を抑制する特性（バンドストップ特性）を有するように設定される。雑音伝達関数ＮＴＦ（ｚ）における量子化雑音を抑制しうる帯域（量子化雑音阻止帯域）の中心周波数は、入力信号Ｕ（デジタルＲＦ信号）の周波数ｆ０となるように設定される。
【００５２】
つまり、ΔΣ変調器２０は、バンドパス型のΔΣ変調器を構成しており、入力信号Ｕの周波数近傍の帯域の量子化雑音が抑圧（ノイズシェイピング）されたパルス信号（ΔΣ変調信号）を生成する。これによって、ΔΣ変調器２０は、入力信号Ｕを周波数成分として含んでいるΔΣ変調信号を生成する。
【００５３】
なお、量子化雑音を抑制しうる帯域（量子化雑音阻止帯域）の中心周波数は、入力信号Ｕが量子化雑音を抑制しうる帯域に含まれていればよく、任意の周波数に設定することができる。
【００５４】
図２に戻って、信号変換部１３は、ΔΣ変調器２０が出力するΔΣ変調信号が与えられる第１出力端子１３ａ（第１出力端）を備えている。
第１出力端子１３ａは、ΔΣ変調器２０に接続されている。
ΔΣ変調器２０が出力するΔΣ変調信号（第１信号）は、第１出力端子１３ａを通じて信号変換部１３（デジタル信号処理部２）から信号伝送路４に向けて出力される。このように、ΔΣ変調器２０は、ΔΣ変調信号を第１出力端子１３ａに与え、ΔΣ変調信号を第１出力端子１３ａから出力させる。
【００５５】
ここで、上記特許文献１に記載されているように、ΔΣ変調器２０が出力するΔΣ変調信号のパルス波形において、立ち上がり波形に含まれる歪成分と、立ち下がり波形に含まれる歪成分とが時間軸に対して非対称となっている場合、当該ΔΣ変調信号を無線送信したときのＲＦ信号は、前記両歪成分が時間軸に対して対称となっている場合と比較して、ＡＣＬＲ（Ａｄｊａｃｅｎｔ  Ｃｈａｎｎｅｌ  Ｌｅａｋａｇｅ  Ｒａｔｉｏ）が悪化し信号特性が劣化するおそれがある。
【００５６】
よって、ΔΣ変調器２０によるΔΣ変調信号のパルス波形において、立ち上がり波形に含まれる歪成分と、立ち下がり波形に含まれる歪成分とが時間軸に対して非対称となっている場合、立ち上がり波形に含まれる歪成分と、立ち下がり波形に含まれる歪成分とを時間軸に対して非対称にし得る成分（非対称成分）を抑圧し、立ち上がり波形に含まれる歪成分と、立ち下がり波形に含まれる歪成分とを時間軸に対して実質的に線対称にすれば、ＲＦ信号としての信号特性の劣化を抑制することができる。
【００５７】
図４（ａ）は、ΔΣ変調器２０が出力するΔΣ変調信号のパルス波形を示したアイパターンの一例を示す図である。また、図４（ｂ）は、図４（ａ）に示すパルス波形の内の立ち上がり波形及び立ち下がり波形を示す図である。なお、図において、縦軸はレベル、横軸は時間を示している。また、時間軸パルスのＬｏｗレベル（−１）とＨｉｇｈレベル（＋１）の中間（０）にあるものとする。以下の図も同様である。
【００５８】
図４（ａ）及び図４（ｂ）に示すパルス波形は、パルスの立ち上がり時間よりも立ち下がり時間の方が長い波形となっており、立ち下がり波形と、立ち下がり波形とは、時間軸に対して非対称となっている。
【００５９】
図４（ｃ）は、図４（ｂ）に示すパルス波形から抽出された非対称成分を示す図である。この非対称成分は、上記アイパターンに基づいて平均化されたパルスの立ち上がり波形及び立ち下がり波形より抽出することができる。
【００６０】
図４（ｄ）は、図４（ｂ）に示すパルス波形から非対称成分を除去したパルス波形を示す図である。
図４（ｄ）に示すように、パルス波形に含まれる非対称成分を除去すれば、立ち上がり波形に含まれる歪成分と、立ち下がり波形に含まれる歪成分とを時間軸に対して実質的に線対称にすることができる。
このように、ΔΣ変調信号のパルス波形に含まれる非対称成分を除去又は抑圧すれば、ΔΣ変調器２０が出力するΔΣ変調信号に含まれるＲＦ信号の信号特性劣化を抑制することができる。
【００６１】
図２に戻って、本実施形態の補償信号生成部３０は、ΔΣ変調器２０が出力するΔΣ変調信号のパルス波形に含まれる非対称成分を抑圧するための補償信号を生成する。補償信号生成部３０が生成する補償信号は、ΔΣ変調器２０が出力するΔΣ変調信号に加算されることによって非対称成分を抑圧し、当該ΔΣ変調信号の歪補償がなされる。
【００６２】
補償信号生成部３０は、ΔΣ変調器２０と同様の構成を有するΔΣ変調器（ＤＳＭ）を含んでおり、デジタルＲＦ信号が与えられると、当該デジタルＲＦ信号に対してΔΣ変調を行うことでデジタルＲＦ信号を量子化し、ΔΣ変調信号を生成する。なお、補償信号生成部３０は、当該補償信号生成部３０が生成したΔΣ変調信号を、ΔΣ変調器２０が出力したΔΣ変調信号と同じ信号であるとみなし、補償信号生成部３０が生成したΔΣ変調信号を用いて補償信号を生成する。
【００６３】
補償信号生成部３０は、補償信号生成部３０が生成したΔΣ変調信号に基づいて当該ΔΣ変調信号のパルス波形に生じる非対称成分を打ち消して抑圧するための補償成分を生成する。
補償信号生成部３０は、この補償成分に対してΔΣ変調を行った信号を補償信号として出力する。
【００６４】
補償信号生成部３０は、補償信号生成部３０が生成したΔΣ変調信号に基づいて図４（ｃ）に示すような非対称成分を抽出し、補償成分を生成するように構成することもできるし、予め補償成分を求めておき、求めた補償成分を示す情報を登録したルックアップテーブルを備えておき、生成したΔΣ変調信号に応じて前記ルックアップテーブルから対応する補償成分を取得するように構成することもできる。
【００６５】
補償信号生成部３０は、ΔΣ変調器２０が出力するΔΣ変調信号のタイミングに対応して、当該ΔΣ変調信号の歪を補償することができる適切なタイミングで補償信号を出力する。
【００６６】
信号変換部１３は、補償信号生成部３０が出力する補償信号が与えられる第２出力端子１３ｂ（第２出力端）を備えている。
第２出力端子１３ｂは、補償信号生成部３０に接続されている。
補償信号生成部３０が出力する補償信号（第２信号）は、遅延回路３６（後に説明する）に与えられて遅延補正された後、第２出力端子１３ｂを通じて信号変換部１３（デジタル信号処理部２）から信号伝送路４に向けて出力される。このように、補償信号生成部３０は、補償信号を第２出力端子１３ｂに与え、補償信号を第２出力端子１３ｂから出力させる。
【００６７】
信号変換部１３から出力されたΔΣ変調信号及び補償信号は、デジタル信号処理部２と信号伝送路４との間に設けられた加算器３２に与えられる。
アナログのデバイスである加算器３２と、信号変換部１３（デジタル信号処理部２）とは、第１信号線Ｌ１と、第２信号線Ｌ２とを介して接続されている。
【００６８】
第１信号線Ｌ１は、信号変換部１３の第１出力端子１３ａから延びて加算器３２に接続されている。
第２信号線Ｌ２は、信号変換部１３の第２出力端子１３ｂから延びて加算器３２に接続されている。
第１出力端子１３ａから出力されたΔΣ変調信号は、第１信号線Ｌ１を通じて加算器３２に与えられる。
第２出力端子１３ｂから出力された補償信号は、第２信号線Ｌ２通じて加算器３２に与えられる。
【００６９】
加算器３２は、第１出力端子１３ａから出力されたΔΣ変調信号と、第２出力端子１３ｂから出力された補償信号とを加算する。
ΔΣ変調信号は、補償信号が加算されることで非対称成分が抑圧され、歪補償がなされる。
【００７０】
このように、補償信号生成部３０が接続されることで補償信号を出力する第２出力端子１３ｂと、ΔΣ変調信号と補償信号とを加算する加算器３２とは、第１出力端子１３ａから出力されるΔΣ変調信号に対してフィードフォワードによって歪補償を行う歪補償装置を構成している。
【００７１】
加算器３２は、歪補償がなされたΔΣ変調信号を信号伝送路４に与える。歪補償がなされたΔΣ変調信号は、上述のように信号伝送路４を通じてバンドパスフィルタ３に与えられる。ΔΣ変調信号が与えられることでバンドパスフィルタ３が出力する送信信号（アナログのＲＦ信号）は、アンテナ６を通じて送信される。
【００７２】
〔遅延補正について〕
非対称成分は、図４（ａ）から図４（ｄ）にて示したように、パルス列で構成されるΔΣ変調信号の立ち上がり波形及び立ち下がり波形の歪成分に含まれている。
よって、非対称成分を打ち消して抑圧する補償成分は、ΔΣ変調信号における立ち上がりのタイミング及び立ち下がりのタイミングに合わせて加算する必要がある。
つまり、ΔΣ変調信号と補償信号とを加算する際に両信号のタイミングを精度よく一致させる必要がある。
【００７３】
しかし、ΔΣ変調信号は、第１出力端子１３ａから出力された後、第１信号線Ｌ１を通じて加算器３２に与えられる。一方、補償信号は、第２出力端子１３ｂから出力された後、第２信号線Ｌ２を通じて加算器３２に与えられる。つまり、ΔΣ変調信号及び補償信号は、第１出力端子１３ａ及び第２出力端子１３ｂから出力された後、加算器３２に到達するまでの信号経路が異なる。
よって上述のように、ΔΣ変調器２０から出力されるΔΣ変調信号のタイミングに対応したタイミングで、補償信号生成部３０に補償信号を出力させたとしても、加算器３２までの信号経路の相違によって、加算器３２に到達したときにΔΣ変調信号及び補償信号のいずれか一方に遅延が生じることがある。
【００７４】
これに対して、信号変換部１３は、図２に示すように、第１出力端子１３ａから出力されるΔΣ変調信号と、第２出力端子１３ｂから出力される補償信号との間の遅延誤差を解消するために遅延補正装置３５を備えている。
この遅延補正装置３５は、加算器３２の出力に基づいて補償信号の遅延量を調整し、ΔΣ変調信号と、このΔΣ変調信号に加算されることで当該ΔΣ変調信号のパルス波形に生じる歪（非対称成分）を補償する補償信号と、の間の遅延補正を行う。
【００７５】
遅延補正装置３５は、補償信号生成部３０の後段に設けられた遅延回路３６（遅延補正部）と、制御部３７とを備えている。
遅延回路３６は、補償信号生成部３０から与えられる補償信号の遅延量を調整し、遅延量を調整した補償信号を加算器３２に与える。遅延回路３６は、ΔΣ変調信号と補償信号とが加算器３２に与えられて加算される際のΔΣ変調信号と補償信号とが互いに対応したタイミングとなるように補償信号の遅延量を調整する。
【００７６】
制御部３７は、遅延回路３６を制御する機能を有している。制御部３７は、遅延回路３６によって遅延補正された補償信号とΔΣ変調信号とが加算器３２に与えられて加算される際のΔΣ変調信号と補償信号とが互いに対応したタイミングとなるように、遅延回路３６が補償信号の遅延量を調整する際の調整量を設定する。
すなわち、遅延補正装置３５は、遅延回路３６が調整する遅延量の調整量を校正する機能を有している。
【００７７】
遅延補正装置３５は、第１出力端子１３ａ及び第２出力端子１３ｂ２から既知信号であるモニタ信号（第１モニタ信号及び第２モニタ信号）を出力させ、第１モニタ信号と、第２モニタ信号とが加算された加算信号に基づいて前記調整量を校正する。
なお、モニタ信号は、後に説明するようにカプラ４１によって取得され制御部３７によってモニタされる信号である。
【００７８】
遅延補正装置３５は、第１出力端子１３ａから既知信号を含む第１モニタ信号を出力させる第１付与部３８と、第２出力端子１３ｂから既知信号を含む第２モニタ信号を出力させる第２付与部３９と、第１モニタ信号及び第２モニタ信号を出力するモニタ信号出力部４０と、加算器３２の出力を取得するためのカプラ４１と、カプラ４１が取得した加算器３２の出力を保持する信号保持部４２とをさらに備えている。
【００７９】
第１付与部３８は、ΔΣ変調器２０の後段かつ第１出力端子１３ａの前段に接続されており、モニタ信号出力部４０が出力する第１モニタ信号をΔΣ変調器２０の後段かつ第１出力端子１３ａの前段に与え、第１出力端子１３ａから第１モニタ信号を出力させる。
第１付与部３８は、ΔΣ変調器２０の出力を加算器３２に与える経路と、モニタ信号出力部４０が出力する第１モニタ信号を加算器３２に与える経路とを切り替える切替スイッチである。第１付与部３８は、制御部３７によっていずれかの経路を選択的に切り替えるように制御される。
【００８０】
第２付与部３９は、補償信号生成部３０の後段かつ第２出力端子１３ｂの前段に接続されており、モニタ信号出力部４０が出力する第２モニタ信号を補償信号生成部３０の後段かつ第２出力端子１３ｂの前段に与え、第２出力端子１３ｂから第２モニタ信号を出力させる。
第２付与部３９は、補償信号生成部３０の出力を加算器３２に与える経路と、モニタ信号出力部４０が出力する第２モニタ信号を加算器３２に与える経路とを切り替える切替スイッチである。第２付与部３９は、制御部３７によっていずれかの経路を選択的に切り替えるように制御される。
【００８１】
なお、補償信号生成部３０は、上述したようにΔΣ変調器を構成に含んでおり、ΔΣ変調された補償信号を出力する。つまり、第２付与部３９は、ΔΣ変調器としての補償信号生成部３０の後段に第２モニタ信号を与える。
【００８２】
モニタ信号出力部４０は、第１モニタ信号を出力して第１付与部３８に与えるとともに、第２モニタ信号を出力して第２付与部３９に与える。モニタ信号出力部４０は、制御部３７によって第１モニタ信号の出力及び第２モニタ信号の出力が制御される。
このように、モニタ信号出力部４０と、第１付与部３８とは、ΔΣ変調信号を出力する第１出力端子１３ａから第１モニタ信号を出力させる第１出力部を構成している。
また、モニタ信号出力部４０と、第２付与部３９とは、補償信号を出力する第２出力端子１３ｂから第２モニタ信号を出力させる第２出力部を構成している。
【００８３】
カプラ４１は、加算器３２の後段に設けられており、加算器３２の出力を取得する。カプラ４１は、入力端子１３ｃから延びている信号線４１ａによって信号変換部１３に接続されている。
カプラ４１は、取得した加算器３２の出力を信号線４１ａを通じて信号変換部１３の信号保持部４２に与える。
【００８４】
信号保持部４２は、カプラ４１から与えられる加算器３２の出力を保持する機能を有している。信号保持部４２は、カプラ４１から与えられる加算器３２の出力をデジタルデータに変換し、デジタルデータとしてメモリに保持する。
信号保持部４２は、カプラ４１から与えられる加算器３２の出力をＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ，  Ｆｉｒｓｔ  Ｏｕｔ）方式で所定期間の信号だけ保持するように構成されている。信号保持部４２が保持することができる信号の時間長さは、少なくとも、第１モニタ信号及び第２モニタ信号の時間長さ全体を含むことができるように設定されている。
【００８５】
信号保持部４２が保持する加算器３２の出力は、制御部３７によって必要に応じて参照される。
第１モニタ信号と、第２モニタ信号とが加算された加算信号を、信号保持部４２が保持すると、制御部３７は信号保持部４２が保持する加算信号を参照し取得する。
制御部３７は、取得した加算信号に基づいて、遅延回路３６が補償信号の遅延量を調整する際の調整量を設定（校正）する。
【００８６】
このように、制御部３７は、加算器３２の出力の中から、第１モニタ信号と、第２モニタ信号とが加算された加算信号を取得する取得部を構成している。
【００８７】
次に、遅延回路３６よる遅延補正の基準となる前記調整量を校正する校正処理について説明する。
図５は、校正処理の一例を示すフローチャートである。
制御部３７は、例えば、送信機１の起動時や、送信信号が与えられないことが明らかであると判断するときに、校正処理の実行を決定する。
【００８８】
制御部３７は、校正処理の実行を決定すると、まず、第１付与部３８及び第２付与部３９に経路の切り替えを実行させる。
第１付与部３８及び第２付与部３９は、校正処理以外の場合、ΔΣ変調器２０及び補償信号生成部３０の出力を加算器３２に与える経路を選択する。
【００８９】
制御部３７は、校正処理の実行を決定すると、モニタ信号出力部４０が出力するモニタ信号を受け付けて加算器３２に与える経路を選択させるように、第１付与部３８及び第２付与部３９に経路の切り替えを実行させる。
さらに、制御部３７は、モニタ信号出力部４０に第１モニタ信号及び第２モニタ信号を出力させ、ΔΣ変調器２０の後段に第１モニタ信号を与えるとともに補償信号生成部３０の後段に第２モニタ信号を与えて、第１出力端子１３ａ及び第２出力端子１３ｂからΔΣ変調信号及び補償信号を出力させる（図５中、ステップＳ１）。
【００９０】
図６（ａ）は、モニタ信号出力部４０が出力する第１モニタ信号の一例を示す図、図６（ｂ）は、モニタ信号出力部４０が出力する第２モニタ信号の一例を示す図である。
図において、横軸は時間、縦軸は電圧レベルを示している。
【００９１】
図６（ａ）に示すように、モニタ信号出力部４０が出力する第１モニタ信号Ｍ１は、２つのパルス信号によって構成されている。
第１モニタ信号Ｍ１を構成する２つのパルス信号は、基準電圧Ｖ０に対して所定の振幅であるＨｉレベルに振幅している。
第１モニタ信号Ｍ１を構成する２つのパルス信号同士の間隔Ｗは、例えば、信号経路が第１信号線Ｌ１と第２信号線Ｌ２とで相違していることにより生じる可能性があると想定される、ΔΣ変調信号と補償信号との間の遅延誤差よりも長い期間に設定されている。
【００９２】
図６（ｂ）に示すように、モニタ信号出力部４０が出力する第２モニタ信号Ｍ２も、第１モニタ信号Ｍ１と同様、２つのパルス信号によって構成されている。
また、第２モニタ信号Ｍ２を構成する２つのパルス信号同士の間隔も、第１モニタ信号Ｍ１と同じ間隔Ｗとなるように設定されている。
【００９３】
第２モニタ信号Ｍ２を構成する２つのパルス信号は、基準電圧Ｖ０に対して所定の振幅であるＬｏレベルに振幅している。
つまり、第１モニタ信号Ｍ１を構成する２つのパルス信号と、第２モニタ信号Ｍ２を構成する２つのパルス信号とは、振幅方向が互いに反転している。
【００９４】
なお、基準電圧Ｖ０に対するＨｉレベル、及びＬｏレベル（の絶対値）は同じ値である。よって、第１モニタ信号Ｍ１を構成する２つのパルス信号の振幅量、及び第２モニタ信号Ｍ２を構成する２つのパルス信号の振幅量（の絶対値）は同じである。
このように、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２とは、振幅方向が互いに反転している点以外、同じプロファイルの信号に設定されている。
【００９５】
制御部３７は、第１モニタ信号Ｍ１及び第２モニタ信号Ｍ２が同時に第１付与部３８及び第２付与部３９に与えられるようにモニタ信号出力部４０を制御する。これにより、第１モニタ信号を第１付与部３８に与えるタイミングと、第２モニタ信号を第２付与部３９に与えるタイミングとの間の相対的なタイミング差を特定することができ、加算信号に基づいて、第１モニタ信号と第２モニタ信号との間の遅延誤差を求めることが可能となる。
【００９６】
図５に戻って、ステップＳ１において、第１付与部３８に第１モニタ信号Ｍ１が与えられると、第１モニタ信号Ｍ１は第１出力端子１３ａから出力される。
また、第２付与部３９に第２モニタ信号Ｍ２が与えられると、第２モニタ信号Ｍ２は遅延回路３６に与えられその遅延量が調整された後、第２出力端子１３ｂから出力される。
第１出力端子１３ａ及び第２出力端子１３ｂからΔΣ変調信号及び補償信号が出力されると、第１出力端子１３ａから出力された第１モニタ信号Ｍ１及び第２出力端子１３ｂから出力された補償信号は、加算器３２に与えられる。
【００９７】
加算器３２は、第１出力端子１３ａから出力された第１モニタ信号Ｍ１と、第２出力端子１３ｂから出力された第２モニタ信号Ｍ２とを加算し、両モニタ信号を加算した加算信号を出力する。
加算器３２が出力した加算信号はカプラ４１により取得される。カプラ４１により取得された加算信号は信号保持部４２に保持される。
【００９８】
制御部３７は、信号保持部４２に保持された加算信号を取得し（図５中、ステップＳ２）、参照した加算信号に基づいて、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２との間の遅延誤差が予め設定された許容範囲内であるか否かについて判定する（図５中、ステップＳ３）。
【００９９】
図７は、加算器３２から出力された加算信号の一例を示す図である。
図７に示す加算信号は、第１モニタ信号Ｍ１が、第２モニタ信号Ｍ２に対して遅延誤差Ｄだけ遅延して加算された状態を示している。
加算信号は、第１モニタ信号Ｍ１の成分と、第２モニタ信号Ｍ２の成分とを含んでいる。
制御部３７は、加算信号において互いに対応する、第１モニタ信号Ｍ１の成分の振幅中心と、第２モニタ信号Ｍ２の成分の振幅中心との時間間隔を遅延誤差Ｄとして取得する。
【０１００】
第１モニタ信号Ｍ１及び第２モニタ信号Ｍ２は、振幅方向が互いに反転しているパルス信号によって構成されているので、加算器３２によって加算されたとしても、図７（ａ）に示すように、加算信号に含まれている両モニタ信号Ｍ１，Ｍ２の成分として、それぞれ分けて認識するのが容易となる。この結果、加算信号に表れる両モニタ信号Ｍ１，Ｍ２の遅延誤差をより精度よく把握することができる。
【０１０１】
また例えば、第１モニタ信号Ｍ１及び第２モニタ信号Ｍ２を、所定間隔で連続的に出力された複数のパルス信号で構成し、加算信号を加算器３２に出力させた場合、両モニタ信号Ｍ１、Ｍ２を構成するパルス信号の間隔以上に両モニタ信号Ｍ１、Ｍ２の間で遅延が生じると、この加算信号にはパルス信号の間隔以上の誤差が生じていることが表れないおそれがある。
【０１０２】
この点、本実施形態では、第１モニタ信号Ｍ１及び第２モニタ信号Ｍ２を所定の間隔Ｗを置いた２つのパルス信号によって構成したので、互いに対応するパルス信号の成分同士でタイミングの比較を行うことができ、両モニタ信号Ｍ１、Ｍ２の間でパルス信号の間隔Ｗ以上の遅延が生じているか否かを把握することができる。この結果、加算信号に表れる両モニタ信号Ｍ１、Ｍ２の遅延誤差をより精度よく把握することができる。
【０１０３】
制御部３７は、図７に示すような加算信号に基づいて、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２との間の遅延誤差Ｄを求める。
【０１０４】
図５に戻って、本実施形態の制御部３７は、加算信号に基づいて、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２との間の遅延誤差Ｄを求め、その遅延誤差Ｄが予め設定された許容範囲内であるか否かについて判定する（図５中、ステップＳ３）。
【０１０５】
遅延誤差が許容範囲内であると判定すると、制御部３７は、現状の遅延回路３６の調整量を維持し（図５中、ステップＳ４）、校正処理を終了する。
一方、遅延誤差Ｄが前記許容範囲内でないと判定すると、制御部３７は、遅延誤差Ｄに基づいて遅延回路３６の調整量を調整し（図５中、ステップＳ５）、ステップＳ１に戻る。
なお、制御部３７は、ステップＳ５において、遅延誤差Ｄを許容範囲内にし得る調整量に調整する。
【０１０６】
制御部３７は、ステップＳ１，Ｓ２，Ｓ３，Ｓ５を繰り返すことで、遅延回路３６の調整量を調整し、遅延誤差Ｄが許容範囲内になれば（図５中、ステップＳ３）、その調整量を維持し（図５中、ステップＳ４）、校正処理を終了する。
【０１０７】
図８（ａ）は、加算器３２から出力された加算信号の他の例を示す図である。
図８（ａ）に示す加算信号は、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２との間の遅延誤差Ｄがほぼない状態を示している。
遅延誤差Ｄがほぼないので、加算信号において、第１モニタ信号Ｍ１と、第２モニタ信号Ｍ２とは、互いに打ち消し合い、基準電圧Ｖ０に対する振幅が「０」となっている。
【０１０８】
制御部３７は、加算信号が、図８（ａ）に示すような状態であると認識すると、遅延誤差Ｄが許容範囲内であると判定する。
【０１０９】
また、例えば、図８（ｂ）に示すように、多少遅延誤差が生じていても、第１モニタ信号Ｍ１と第２モニタ信号Ｍ２とが互いに打ち消し合うことで、両モニタ信号Ｍ１，Ｍ２の成分による振幅は、元の両モニタ信号Ｍ１，Ｍ２の振幅と比較して小さくなる。
このため、制御部３７は、加算信号において互いに対応する、第１モニタ信号Ｍ１の成分の振幅中心と、第２モニタ信号Ｍ２の成分の振幅中心とを特定することができず、加算信号から遅延誤差Ｄを精度よく求めることができないおそれが生じる。
【０１１０】
そこで、制御部３７は、遅延誤差Ｄとともに、加算信号における両モニタ信号Ｍ１，Ｍ２の成分における基準電圧Ｖ０に対する振幅Ａを求め、この振幅Ａが予め定めた閾値以下となると、遅延誤差Ｄが許容範囲内であると判定するようにすることもできる。
この場合、遅延誤差Ｄによる判定とともに、振幅Ａによる判定を併用することで、より判定精度を高めることができる。
【０１１１】
校正処理を終了すると、遅延補正装置３５は、ΔΣ変調信号と補償信号との間の遅延補正を行う。このとき、遅延回路３６は、校正処理において加算信号に基づいて得た調整量によって遅延補正を行う。
【０１１２】
上記構成の遅延補正装置３５によれば、既知信号である第１モニタ信号及び第２モニタ信号を第１出力端子１３ａ及び第２出力端子１３ｂから出力させ、両モニタ信号を加算した加算信号を取得するので、加算信号から第１モニタ信号及び第２モニタ信号が加算されたときの第１モニタ信号と第２モニタ信号との間の遅延誤差を把握することができる。この結果、ΔΣ変調信号及び補償信号を加算する際における遅延誤差を把握することができ、ΔΣ変調信号と補償信号との間の遅延補正を精度良く行うことが可能となる。
【０１１３】
本実施形態では、ΔΣ変調器２０（補償信号生成部３０）の後段に第１付与部３８（第２付与部３９）を設けることで、ΔΣ変調器２０（補償信号生成部３０）の後段に第１モニタ信号（第２モニタ信号）を与える場合を例示した。
しかし、第１付与部３８（第２付与部３９）をΔΣ変調器２０（補償信号生成部３０）の前段に設け、ΔΣ変調器２０（補償信号生成部３０）の前段に第１モニタ信号（第２モニタ信号）を与えるように構成してもよい。
【０１１４】
この場合、第１モニタ信号及び第２モニタ信号は、ΔΣ変調器２０及びΔΣ変調器を含んだ補償信号生成部３０に与えられる。
ここで、ΔΣ変調器から出力される信号は、上述したように量子化雑音阻止帯域を有し、それ以外の帯域においては、広帯域に亘って量子化雑音が存在する。このため、例えば、ΔΣ変調器２０（補償信号生成部３０）の前段から第１モニタ信号（第２モニタ信号）を与えれば、第１モニタ信号（第２モニタ信号）の内、量子化雑音阻止帯域内の信号成分については量子化雑音に重畳することはない。しかし、それ以外の信号成分は量子化雑音に重畳してしまう。
このため、量子化雑音阻止帯域における信号成分によって遅延補正することは可能である。
しかし、量子化雑音阻止帯域以外の周波数領域の信号成分を遅延補正に利用するのが困難となる。特に量子化雑音阻止帯域よりも高い周波数帯域の信号成分を遅延補正に利用できれば、より詳細に信号のタイミング調整が可能となる。
【０１１５】
これに対して、本実施形態では、第１付与部３８（第２付与部３９）はΔΣ変調器２０（補償信号生成部３０）の後段に第１モニタ信号（第２モニタ信号）を与えるので、ΔΣ変調器２０（補償信号生成部３０）の前段からモニタ信号を与えた場合のように両モニタ信号は量子化雑音に重畳することがない。
これにより、第１モニタ信号及び第２モニタ信号の内、より高い周波数の信号成分を利用して遅延補正することが可能となり、ΔΣ変調信号と補償信号との間の遅延補正をより精度良く行うことができる。
【０１１６】
なお、上記実施形態では、第１モニタ信号及び第２モニタ信号を所定の間隔を置いた２つのパルス信号によって構成した場合を例示したが、第１モニタ信号及び第２モニタ信号が既知の信号であれば、例えば、正弦波や、矩形波、三角波等、他の既知信号を用いることもできる。
第１モニタ信号及び第２モニタ信号が既知の信号であれば、これらを加算した加算信号も既知信号である。よって、加算信号と、遅延誤差との関係を予め特定しておけば、加算信号から第１モニタ信号及び第２モニタ信号が加算されたときの遅延誤差を把握することができる。
【０１１７】
また、上記実施形態では、ΔΣ変調器２０が出力するΔΣ変調信号のパルス波形に含まれる非対称成分を抑圧するための補償信号を生成し、ΔΣ変調信号のパルス波形に生じる歪を補償する場合を例示したが、補償信号生成部３０は、例えば、デジタル信号処理部２の後段に接続されているパワーアンプ５（図１）の増幅特性として表れる非線形歪を補償する補償信号を生成し、パワーアンプ５の非線形歪を補償するように構成してもよい。
【０１１８】
また、上記実施形態では、第１モニタ信号及び第２モニタ信号が同時に第１付与部３８及び第２付与部３９に与えられる場合を例示したが、第１モニタ信号が与えられたタイミングと、第２モニタ信号が与えられたタイミングとの間の相対的なタイミング差が特定できればよいので、第１モニタ信号Ｍ１及び第２モニタ信号Ｍ２を同時に第１付与部３８及び第２付与部３９に与えずとも、両モニタ信号を与えるタイミングの相対的なタイミング差を認識した上であれば、第１モニタ信号を与えるタイミングと、第２モニタ信号を与えるタイミングとの間に相対的なタイミング差を設けてもよい。
【０１１９】
例えば、制御部３７は、第１付与部３８が第１付与部３８に対して第１モニタ信号を与えるタイミングと、第２付与部３９第２付与部３９に対して第２モニタ信号を与えるタイミングとの間のタイミング差を調整するように構成してもよい。
【０１２０】
この場合、制御部３７は、信号保持部４２から取得する加算信号及び前記付与タイミング差に基づいて、遅延回路３６の調整量を調整する。つまり、制御部３７は、加算信号に基づいて求められる遅延誤差Ｄに対してタイミング差を考慮し、遅延回路３６の調整量を調整する。この場合においても、上記実施形態と同様に、加算信号に表れる両モニタ信号の遅延誤差を精度よく把握することができ、精度良く遅延補正することが可能となる。
【０１２１】
また、上記実施形態では、制御部３７は、信号保持部４２から取得する加算信号に基づいて遅延誤差Ｄを求め、これに基づいて、遅延回路３６の調整量を設定した場合を示したが、制御部３７は、遅延誤差Ｄを求めず、例えば、図８（ｂ）に示したように、加算信号における両モニタ信号Ｍ１，Ｍ２の成分における基準電圧Ｖ０に対する振幅Ａを求め、この振幅Ａに基づいて、遅延回路３６の調整量を設定するように構成してもよい。
【０１２２】
また、上記実施形態では、補償信号生成部３０の後段にのみ遅延回路３６を設けた場合を例示したが、遅延量に応じて、ΔΣ変調器２０の後段に遅延回路３６を設けてもよいし、補償信号生成部３０の後段及びΔΣ変調器２０の後段のそれぞれに遅延回路３６を設けてもよい。
【０１２３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２４】
１  送信機
２  デジタル信号処理部
３  バンドパスフィルタ
４  信号伝送路
５  パワーアンプ
６  アンテナ
１０  ベースバンド部
１１  デジタル直交変調部
１２  処理部
１３  信号変換部
１３ａ  第１出力端子
１３ｂ  第２出力端子
１３ｃ  入力端子
２０  ΔΣ変調器
２１  ループフィルタ
２２  量子化器
２３  内部経路
２３ａ  第１経路
２３ｂ  第２経路
２４  第１加算器
２５  内部フィルタ
２６  第２加算器
２７  フィードフォワード経路
３０  補償信号生成部
３２  加算器
３５  遅延補正装置
３６  遅延回路
３７  制御部
３８  第１付与部
３９  第２付与部
４０  モニタ信号出力部
４１  カプラ
４１ａ  信号線
４２  信号保持部
Ｌ１  第１信号線
Ｌ２  第２信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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