(57)【要約】【課題】複雑な工程を含まず、製造が容易なアレイ基板の製造方法を提供すること。【解決手段】一形態に係るアレイ基板は、実装基板と、複数の素子とを具備する。前記複数の素子は、２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装される。【選択図】図１
2018132715.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装された複数の素子と
を具備するアレイ基板。
【請求項２】
請求項１に記載のアレイ基板であって、
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有する
アレイ基板。
【請求項３】
請求項２に記載のアレイ基板であって、
前記第２素子の本体の一辺の長さが、前記第１素子のそれより短い
アレイ基板。
【請求項４】
請求項２に記載のアレイ基板であって、
前記実装基板は、前記複数の素子のバンプが接続されるランドを有し、
前記第２素子の本体の一辺の長さと、前記第１素子のそれとの差は、前記ランドの半径と前記第２素子のバンプの半径の和の２倍以上である
アレイ基板。
【請求項５】
請求項２に記載のアレイ基板であって、
前記第１素子の本体の一辺の長さは、60μm以上2000μm以下であり、
前記第２素子の本体の一辺の長さは、50μm以上1990μm以下である
アレイ基板。
【請求項６】
請求項２に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列と一致する配列を持つ第２バンプ群を有する
アレイ基板。
【請求項７】
請求項２に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列の一部と一致する配列を持つ第２バンプ群を有し、
前記第１バンプ群の配列が、前記第２バンプ群の配列を包含する
アレイ基板。
【請求項８】
請求項２に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列の全部と異なる配列を持つ第２バンプ群を有する
アレイ基板。
【請求項９】
請求項２に記載のアレイ基板であって、
前記第２素子のバンプの高さは、前記第１素子のバンプの高さより低い
アレイ基板。
【請求項１０】
請求項２に記載のアレイ基板であって、
前記第２素子のバンプは、少なくとも２つの異なる高さを持つ
アレイ基板。
【請求項１１】
２以上の第１素子および１以上の第２素子を含む複数の素子を備えるアレイ基板の実装基板に実装された前記第２素子であって、
前記複数の素子が前記実装基板上にアレイ構造で配列され、
一辺の長さが、前記第１素子の本体の一辺の長さより短くなるように構成された本体と、
前記本体に設けられた１以上のバンプと
を具備する実装素子。
【請求項１２】
請求項１１に記載の実装素子であって、
前記第２素子のバンプは、少なくとも２つの異なる高さを持つ
実装素子。
【請求項１３】
実装基板と、
２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装された複数の素子と
を有するアレイ基板を備えたデバイス。
【請求項１４】
アレイ構造で配列された複数の第１素子を実装基板上に転写して実装し、
複数の第１素子のうち１以上の第１素子を、前記実装基板から除去し、
前記実装基板上の、前記第１素子が除去された除去領域に、前記第１素子とは異なる１以上の第２素子を実装する
アレイ基板の製造方法。
【請求項１５】
請求項１４に記載のアレイ基板の製造方法であって、
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有する
前記実装基板は、前記複数の素子のバンプが接続されるランドを有する
アレイ基板の製造方法。
【請求項１６】
請求項１５に記載のアレイ基板の製造方法であって、
前記実装基板からの前記第１素子の本体の高さと、前記第２素子のそれとが同じになるように、前記第２素子の実装前の当該第２素子のバンプの高さが、前記第１素子のバンプの高さより低く構成される
アレイ基板の製造方法。
【請求項１７】
請求項１５に記載のアレイ基板の製造方法であって、
１つの前記除去領域に残るそれらランドが、少なくとも２つの異なる高さを持つ場合、前記第２素子の実装後の、前記実装基板と当該第２素子の本体とが平行になるように、前記第２素子の実装前の当該第２素子のそれらバンプが少なくとも異なる２つの高さを持つ
アレイ基板の製造方法。
【請求項１８】
請求項１５に記載のアレイ基板の製造方法であって、
前記第２素子の実装後の、前記実装基板に対して前記第２素子の本体が傾斜するように前記第２素子が前記実装基板上に配置される
アレイ基板の製造方法。
【請求項１９】
請求項１８に記載のアレイ基板の製造方法であって、
前記第２素子のそれらバンプは、少なくとも２つの異なる高さを持つ
アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、多数の素子（element）が実装されたアレイ基板等の技術に関する。
【背景技術】
【０００２】
特許文献１には、転写元基板から実装基板へＴＦＴチップを転写することによってＥＬ表示装置を製造する工程を含む実装方法が記載されている。例えば、接着剤で覆われたバンプを備える実装基板に転写元基板が対向させられる（図２（Ｅ）参照）。転写元基板に剥離層を介して付着したＴＥＴチップの接続端子がバンプに圧着される（図２（Ｆ）参照）。このとき、他のＴＦＴチップ（非転写のＴＦＴチップ）上に貼り付けられた離型部材も接着剤に付着する。光がマスクを介してＴＦＴチップに照射される（図２（Ｇ）参照）。これにより剥離層の剥離が誘起され、ＴＦＴチップが接着剤を介して実装基板に実装される（図２（Ｈ）参照）（例えば、特許文献１の明細書段落［００２４］、［００２５］参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第4244003号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の方法は、転写用のチップの領域を避けて非転写用のチップの各領域に離型部材を形成する工程を含むので、必要な材料が増え、また工程が複雑になる。また、離型部材が実装基板上に残るので、引き続き、その残留箇所へのチップの実装が困難になる。
【０００５】
本開示の目的は、複雑な工程を含まず、製造が容易なアレイ基板の製造方法を提供することにある。
また、本開示の目的は、新規な構造を有するアレイ基板、実装素子、およびそのアレイ基板を備えたデバイスを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、一形態に係るアレイ基板は、実装基板と、複数の素子とを具備する。
前記複数の素子は、２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装される。
【０００７】
これにより、新規な構造を有するアレイ基板が実現される。
【０００８】
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有していてもよい。
【０００９】
前記第２素子の本体の一辺の長さが、前記第１素子のそれより短くてもよい。
これにより、特定または任意の第１素子の除去後、その除去領域への第２素子の実装が容易になる。
【００１０】
前記実装基板は、前記複数の素子のバンプが接続されるランドを有する。前記第２素子の本体の一辺の長さと、前記第１素子のそれとの差は、前記ランドの半径と前記第２素子のバンプの半径の和の２倍以上であってもよい。
これにより、ランドとバンプとが接合された状態で、所期の位置から最大のずれが発生するように第２素子が実装されたとしても、第２素子とその隣の第１素子との接触を防止できる。
【００１１】
前記第１素子の本体の一辺の長さは、60μm以上2000μm以下であり、前記第２素子の本体の一辺の長さは、50μm以上1990μm以下であってもよい。
【００１２】
前記第１素子は第１バンプ群を有していてもよい。前記第２素子は、前記第１バンプ群の配列と一致する配列を持つ第２バンプ群を有していてもよい。
あるいは、前記第２素子は、前記第１バンプ群の配列の一部と一致する配列を持つ第２バンプ群を有する場合、前記第１バンプ群の配列が、前記第２バンプ群の配列を包含していてもよい。
あるいは、前記第１素子は第１バンプ群を有し、前記第２素子は、前記第１バンプ群の配列の全部と異なる配列を持つ第２バンプ群を有していてもよい。
これらの技術により、特定または任意の第１素子の除去後、その除去領域に第２素子が実装されるときの接続不具合の発生を防止できる。
【００１３】
前記第２素子のバンプの高さは、前記第１素子のバンプの高さより低くてもよい。
【００１４】
前記第２素子のバンプは、少なくとも２つの異なる高さを持っていてもよい。
【００１５】
一形態に係る実装素子は、２以上の第１素子および１以上の第２素子を含む複数の素子を備えるアレイ基板の実装基板に実装された前記第２素子である。前記複数の素子が前記実装基板上にアレイ構造で配列される。
前記実装素子は、一辺の長さが、前記第１素子の本体の一辺の長さより短くなるように構成された本体と、前記本体に設けられた１以上のバンプとを具備する。
【００１６】
一形態に係るデバイスは、上記アレイ基板を備える。
【００１７】
一形態に係るアレイ基板の製造方法は、アレイ構造で配列された複数の第１素子を実装基板上に転写して実装することを含む。
複数の第１素子のうち１以上の第１素子が、前記実装基板から除去される。
前記実装基板上の、前記第１素子が除去された除去領域に、前記第１素子とは異なる１以上の第２素子が実装される。
【００１８】
この製造方法は、複数の第１素子を転写により実装基板に実装し、第１素子が除去された除去領域に第２素子を実装するので、複雑な工程を含まず、第１素子および第２素子を含むアレイ基板を容易に製造することができる。
【００１９】
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有していてもよい。前記実装基板は、前記複数の素子のバンプが接続されるランドを有していてもよい。
【００２０】
前記実装基板からの前記第１素子の本体の高さと、前記第２素子のそれとが同じになるように、前記第２素子の実装前の当該第２素子のバンプの高さが、前記第１素子のバンプの高さより低く構成されていてもよい。
【００２１】
１つの前記除去領域に残るそれらランドが、少なくとも２つの異なる高さを持つ場合、次のように第２素子が構成されていてもよい。すなわち、前記第２素子の実装後の、前記実装基板と当該第２素子の本体とが平行になるように、前記第２素子の実装前の当該第２素子のそれらバンプが少なくとも異なる２つの高さを持っていてもよい。
【００２２】
前記第２素子の実装後の、前記実装基板に対して前記第２素子の本体が傾斜するように前記第２素子が前記実装基板上に配置されていてもよい。
【００２３】
前記第２素子のそれらバンプは、少なくとも２つの異なる高さを持っていてもよい。
【発明の効果】
【００２４】
以上、本技術によれば、複雑な工程を含まず、製造が容易なアレイ基板を提供することができる。
【００２５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２６】
【図１】図１は、本技術の一実施形態に係るアレイ基板を示す図である。
【図２】図２Ａ〜Ｅは、アレイ基板を製造する方法を示した図である。
【図３】図３は、製造されたアレイ基板が、破線で示す位置でカットされて分割され、複数のアレイ基板が形成される様子を示す。
【図４】図４は、アレイ基板を利用したデバイスを示す図である。
【図５】図５は、第１素子１および第２素子のサイズを示すための図である。
【図６】図６Ａ〜Ｃは、図２Ｃ〜Ｅで示したアレイ基板の製造工程を断面で示す。
【図７】図７は、第１素子および第２素子のサイズが同じ場合の実装例を示す。
【図８】図８は、第２素子のずれ量を説明するための図であり、図６Ｃにおいて一点鎖線で囲まれる部分を拡大して示す図である。
【図９】図９Ａ〜Ｄは、素子のバンプ群の配列の各種の形態をそれぞれ示した図である。
【図１０】図１０は、第１バンプ群の配列内に第２バンプ群の配列が包含されない形態を示す。
【図１１】図１１は、第１バンプ群の残留はんだを有する実装基板を示す断面図である。
【図１２】図１２Ａ、Ｂは、バンプの高さを説明するための、第１素子、第２素子をそれぞれ示す断面図である。
【図１３】図１３Ａ、Ｂは、第１素子のバンプの高さと、第２素子のそれとが同じである場合の実装工程を示す。
【図１４】図１４Ａ、Ｂは、第１素子のバンプの高さと、第２素子のそれとが異なる場合の実装工程を示す。
【図１５】図１５は、１つの除去領域において、ランド上の残留はんだの量がそれぞれ異なる場合を示す。
【図１６】図１６は、１つの除去領域において、ランド上の残留はんだの量がそれぞれ異なる場合に、第２素子のバンプの径が異なる形態を示す。
【図１７】図１７は、１つの除去領域において、ランド上の残留はんだの量が同じである場合に、第２素子のバンプの径が異なる形態を示す。
【発明を実施するための形態】
【００２７】
以下、本技術に係る実施形態を、図面を参照しながら説明する。
【００２８】
１．アレイ基板
【００２９】
図１は、本技術の一実施形態に係るアレイ基板５０を示す図である。アレイ基板５０は、実装基板１０と、実装基板１０上に複数の素子（element）１５とを含む。複数の素子１５は、実装基板１０上にアレイ構造で配列されるように実装されている。複数の素子１５は、２以上（複数）の第１素子１１と、第１素子１１とは異なる１以上の第２素子１２（実装素子）とを含む。本実施形態では、２以上の第２素子１２が設けられている。
【００３０】
例えば、１素子１１は受光素子であり、第２素子１２は発光素子である。第１素子１１が第２素子１２より十分に多い場合、このアレイ基板５０は例えば撮像デバイスとして利用される。第１素子１１が発光素子で、第２素子１２が受光素子である場合、アレイ基板５０は例えば表示デバイスとして利用される。受光素子としては、例えばフォトダイオードが挙げられる。発光素子としては、例えばＬＥＤ（Light Emitting Diode）、ＬＤ（Laser Diode）、有機ＥＬ（Electro-Luminescence）等が挙げられる。
【００３１】
アレイ構造の配列とは、典型的には直交２軸（x-y軸）に沿ったマトリクス状の配列である。アレイ構造は、このマトリクス状配列の他、千鳥状配列、２次元内での直線または曲線に沿った配列など、規則性あるいは幾何学的な特性を持った配列による構造を含む。
【００３２】
第１素子１１の数に比べ、第２素子１２の数が少ない。このアレイ基板５０を利用したデバイスの種類にもよるが、第１素子１１の数に対する第２素子１２の数の割合は、1ppm〜30%であり、より現実には0.01%〜15%である。
【００３３】
アレイ基板５０上の所定の領域に、複数の第２素子１２が隣接して連続して配置されていてもよい。
【００３４】
２．アレイ基板の製造方法
【００３５】
図２Ａ〜Ｅは、アレイ基板５０を製造する方法を示した図である。例えば、図２Ａでは、複数の第１素子１１が形成された半導体ウェハ等の転写元基板６０が用意される。図２Ｂに示すように、未実装の転写先基板である実装基板１０が用意される。
【００３６】
転写元基板６０には、実装基板１０上の実装ピッチと実質的に同一のピッチ、またはそれに適したピッチで、アレイ構造で第１素子１１が形成されている。第１素子１１が実装基板１０上ではんだ接合が可能なように、実装基板１０上には、第１素子１１の各実装領域（破線で示す）に電気的接続用のＵＢＭ（Under Bump Metallization）として構成されるランド（ここでは図示せず）がそれぞれ形成されている。第１素子１１には、それらランドには対応するはんだバンプ（ここでは図示せず）が形成されている。以下、はんだバンプを単に「バンプ」という。
【００３７】
図２Ｃに示すように、転写元基板６０から、実装基板１０へ第１素子１１が転写される。実装基板１０には、所定の実装領域の全面に、一括でそれら第１素子１１が転写される。この転写方法としては、例えば転写元基板６０と実装基板１０とを位置合わせし、重ね合わせ、そして、リフローなどの熱処理により、第１素子１１を実装基板１０上に実装する（第１素子１１のバンプがランドに接合する）。
【００３８】
図２Ｄに示すように、実装基板１０上の所定の位置に配置された１以上の第１素子１１が実装基板１０から除去される。本実施形態では、複数の第１素子１１が除去される。その除去方法としては、例えば特開2001-007508号、2010-36232号、2004-260053号、2013-21325号等の公報に記載された公知の方法が挙げられる。
【００３９】
そして、図２Ｅに示すように、実装基板１０上の、第１素子１１が除去された後の領域である除去領域１４に、１以上の第２素子１２が実装される。本実施形態では、複数の除去領域１４に複数の第２素子１２がそれぞれ実装される。これにより、アレイ基板５０が完成する。
【００４０】
第２素子１２の実装方法として、例えばレーザーアブレーションによる転写を用いてもよいし、あるいは、部品実装機を用いてもよい。
【００４１】
図３は、上記のように製造されたアレイ基板５０が、破線で示す位置でカットされて分割され、複数のアレイ基板５０'が形成される様子を示す。この図では、４分割とされているが、５分割以上であってもよい。これにより、１つのアレイ基板５０から複数のアレイ基板５０'が形成される。
【００４２】
以上のように、本実施形態に係る製造方法は、複数の第１素子１１を転写により一斉に実装基板１０に実装し、第１素子１１が除去された除去領域１４に第２素子１２を実装する工程を有する。これにより、本製造方法は、複雑な工程を含まず、第１素子１１および第２素子１２を含むアレイ基板５０を容易に製造することができる。また、本製造方法によれば、特許文献１の方法に比べ必要な材料も減らすことができるので、コストの削減を実現できる。また、完成したアレイ基板５０上に、離型部材等の余計な材料も残らない。
【００４３】
第２素子１２として、第１素子１１と同じ機能を有するリペア素子を使用してもよい。すなわち、複数の第１素子１１のうち、特定の第１素子１１に不具合があった場合、その不具合がある第１素子１１に代えて、リペア素子が第２素子１２として実装される。すなわち、第１素子１１の除去とリペア工程を兼ねることができ、リペア工程を含むアレイ基板５０の製造工程数を削減し、高い歩留りでアレイ基板５０の製造を実現することができる。
【００４４】
後述するように、例えばリペア素子のサイズ（本体の一辺の長さ）が第１素子１１のそれとは異なるように、リペア素子が構成されることが好ましい。
【００４５】
図４は、このアレイ基板５０を利用したデバイスを示す図である。このデバイス１００において、アレイ基板５０の２辺には、フレキシブル配線板１３が接続されている。なお、この図で示した素子１５の数は、図３で示したアレイ基板５０上の素子１５の数とは異なる。図１〜４では、説明を理解しやすくするため、素子数を少なく描いたが、実際の素子数は、数千〜数万、あるいはさらに多い場合もある。
【００４６】
アレイ基板５０を利用したデバイスとしては、本実施形態のような受発光デバイスの他、次のようなデバイスが挙げられる。例えば、ミラーアレイデバイス、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイス、他のセンサアレイデバイス、または、これらのうち少なくとも２つの組み合わせでなるデバイスである。本製造方法を用いることにより、センサアレイデバイス等、多数、複数種類の素子を実装するデバイスの大幅な工程数を削減でき、特定の特徴を有するデバイスの製造が容易になる。
【００４７】
３．個々の素子の形態について
【００４８】
３．１）素子のサイズについて
【００４９】
図５は、第１素子１１および第２素子１２のサイズを示すための図である。第１素子１１は、本体１１ａと、本体１１ａに設けられたバンプ１１ｂ（複数）とを有する。第２素子１２も同様に、本体１２ａと、バンプ１２ｂ（複数）とを有する。本体１１ａ、１２ａは、矩形状を有する。第２素子１２の本体１２ａの一辺の長さは、第１素子１１のそれより短い。この場合、第２素子１２の機能上、悪影響がない程度に、その一辺の長さが設定される。
【００５０】
素子１５の本体１１ａ、１２ａの一辺のサイズは、50μm以上2000μm以下、より狭い範囲として90μm以上400μm以下である。第１素子１１の本体１１ａの一辺の長さは、60μm以上2000μm以下であり、より狭い範囲として70μm以上1500μm以下、さらに狭い範囲として80μm以上1000μm以下である。一方、第２素子１２の本体１２ａの一辺の長さは、50μm以上1990μm以下であり、より狭い範囲として、50μm以上1490μm以下、さらに狭い範囲として60μm以上600μm以下である。
【００５１】
しかし、第２素子１２のバンプ１２ｂの配列ピッチは、第１素子１１のそれと同じである。これにより、実装基板１０の除去領域１４（図２Ｄ参照）上にあるランド（１つの除去領域１４にある複数のランド１６とその上の残留はんだ１１ｃ）に、第２素子１２の各バンプ１２ｂがそれぞれ接続されるように、第２素子１２を実装基板１０に実装することができる。
【００５２】
１つの素子１５が持つバンプの数は、数個〜数十個であり、素子サイズによる。バンプ１１ａ、１２ｂの径は、15μm以上40μm以下、より狭くは20μm以上30μm以下である。
【００５３】
以下、第２素子１２のサイズが第１素子１１より小さい場合のメリットを説明する。図６Ａ〜Ｃは、図２Ｃ〜Ｅで示したアレイ基板５０の製造工程を断面で示す。
【００５４】
図６Ａに示すように、実装基板１０の各ランド１６に第１素子１１のバンプ１１ｂが接合されることにより、第１素子１１が実装基板１０に実装される。
【００５５】
図６Ｂに示すように、いくつかの第１素子１１が除去される。第１素子１１が除去されると、除去領域１４には、第１素子１１のバンプ１１ｂの残留はんだ１１ｃが形成される。
【００５６】
図６Ｃに示すように、その除去領域１４に第２素子１２が実装される時、例えば第２素子１２のバンプ１２ｂがランド１６に接合はされるが、ずれて実装される場合がある。このように第２素子１２が所期の位置からずれて実装されても、その本体１２ａの一辺の長さが短いため、第２素子１２はその隣の第１素子１１に接触しないというメリットがある（実装が容易になる）。特に、素子１５が高密度で配置される場合にそのメリットは大きい。
【００５７】
これに対し、図７に示すように、素子１１２の本体１１２ａ一辺の長さが第１素子１１のそれと同じである場合、本体１１ａ、１１２ａ同士が接触するおそれがある。
【００５８】
図８は、第２素子１２のずれ量を説明するための図であり、図６Ｃにおいて一点鎖線で囲まれる部分を拡大して示す図である。除去領域１４には元々第１素子１１が実装されていたので、この除去領域１４における、両隣の第１素子１１間の距離（図６Ｂにおける距離ａ）は、第１素子１１の本体１１ａの一辺の長さよりわずかに大きく設定されている。第２素子１２が第１素子１１より小さいので、正確に所期の位置に第２素子が実装されれば、第２素子１２がこの除去領域１４内に第２素子１２が収められるということは、言うまでもない。
【００５９】
隣り合う本体１１ａの間の間隔ｄは、例えば10μm以上30μm以下であり、より狭くは、10μm以上20μm以下、15μm以上25μm以下、または、15μm以上20μm以下である。
【００６０】
第２素子１２の本体１２ａの一辺の長さと、第１素子１１のそれとの差は、ランド１６（残留はんだ１１ｃ）の半径とバンプ１２ｂの半径の和ｂの２倍以上に設定されることが望ましい。ランド１６とバンプ１２ｂの半径は実質同じである。このような条件によれば、ランド１６とバンプ１２ｂが接合される（電気的接続が可能な）状態で、第２素子１２がたとえ所期の位置からずれて配置されても、本体１１ａ、１２ａ同士の接触は起こらない。その条件のうち「２倍」というのは、ランド１６の位置を基準として、第２素子１２が、図８中、左右のどちらにずれてもよい、という趣旨である。
【００６１】
以上のように、ランド１６とバンプ１２ｂとが接合された状態で、所期の位置から最大のずれが発生するように第２素子１２が実装されたとしても、第２素子１２とその隣の第１素子１１との接触を防止できる。
【００６２】
以上では、第２素子１２のサイズが第１素子１１より小さい形態について示したが、第１素子のサイズが第２素子のサイズより小さくてもよい。
【００６３】
３．２）素子のバンプの配列について
【００６４】
図９Ａ〜Ｄは、素子１５のバンプ（バンプ群）の配列の各種の形態をそれぞれ示した図である。最上段の図は、第１素子１１のバンプ（第１バンプ群１１０）の配列形態をそれぞれ示す。上からの２段目の図は、第２素子１２のバンプ（第２バンプ群１２０）の配列形態をそれぞれ示す。上から３段目の図は、第１素子１１が除去され、除去領域１４（図６Ｂ参照）に第１バンプ群１１０のはんだの一部がそれぞれ残留した状態で、第２素子１２が実装基板１０に実装された時の平面図である。最下段の図は、３段目の破線における断面を示す。なお、図９Ｄでは、第１素子１１のサイズが第２素子１２のサイズより小さい形態を示している。
【００６５】
図９Ａは、第１バンプ群１１０の配列が第２バンプ群１２０の配列と全部一致する形態を示す。この場合、実装基板１０の除去領域１４に第２素子１２が実装されると、除去領域１４に残留する第１バンプ群１１０の残留はんだ１１ｃ（図６Ｂ参照）と、第２素子１２のバンプ１２ｂとのすべてが接合される。
【００６６】
残留はんだ１１ｃとバンプ１２ｂとが融合した状態の電極として、図９Ａ、Ｂにおいて符号１７で示す。
【００６７】
図９Ｂは、第２バンプ群１２０の配列が第１バンプ群１１０の配列の一部と一致し、第１バンプ群１１０の配列が、第２バンプ群１２０の配列を包含する形態を示す。この場合、第２バンプ群１２０のすべてが、除去領域１４に残留する第１バンプ群１１０の一部の残留はんだ１１ｃに接合される。
【００６８】
図９Ｃは、第１バンプ群１１０の配列と、第２バンプ群１２０の配列が全部一致しない、すなわち全部異なる形態を示す。この場合も、第２バンプ群１２０のすべてが、第１バンプ群１１０の残留はんだ１１ｃには接合されず、実装基板１０のランド（ここでは図示しない）上に接合される。
【００６９】
図９Ｄは、図９Ｃと同様の趣旨の図である。
【００７０】
以上のように、図９Ａ〜Ｄで示す素子１５のバンプ配列によれば、除去領域１４の、ランド１６上または第１バンプ群１１０の残留はんだ１１ｃ上に、第２素子１２の全部のバンプ１２ｂが接合される。
【００７１】
図１０は、第１バンプ群１１０の配列内に第２バンプ群１２０の配列が包含されない形態を示す。すなわち、第２バンプ群１２０の一部は第１バンプ群１１０の一部と重複するが、他部は重複しない。このようなバンプの配列形態では、第２素子１２の実装はエラーとなる。この場合、第２バンプ群１２０の重複しないバンプ１２ｂが、実装基板１０上のランド（ここでは図示しない）と接合されない場合がある。これは、重複する第２バンプ群１２０は、第１バンプ群１１０の残留はんだの高さ分高い位置で、これら残留はんだに接合されるからである。
【００７２】
以上のように、第１バンプ群１１０の配列が第２バンプ群１２０の配列と全部一致する、または、第１バンプ群１１０の配列が第２バンプ群１２０の配列を包含することにより、第２素子１２が実装されるときの接続不具合の発生を防止できる。
【００７３】
３．３）素子のバンプの高さについて
【００７４】
３．３．１）例１
【００７５】
図１１は、残留はんだ１１ｃを有する実装基板１０を示す断面図である。上述したように、第１素子１１の除去後、実装基板１０上のランド１６上には、バンプ１１ｂの一部のはんだが残る。
【００７６】
図１２Ａ、Ｂは、第１素子１１、第２素子１２をそれぞれ示す断面図である。第２バンプ群１２０のバンプ１２ｂの高さ（径、または体積でもよい）が、第１バンプ群１１０のバンプ１１ｂの高さより低くなるように設計される。なお、図１２Ａ、Ｂでは、第１素子１１のバンプ１１ｂの径がＸであり、第２素子１２のバンプ１２ｂの径がＸ-αとされている。
【００７７】
残留はんだ１１ｃの体積と、第２素子１２のバンプ１２ｂの体積との和が、実質的に第１素子１１のバンプ１１ｂの体積に等しくなるように、バンプ１２ｂの体積が設計される。具体的には、第２素子１２の製造工程において、バンプ１２ｂを形成するはんだ材料の径を、マスクを用いて制御することにより（この場合、高さ（厚さ）は一定）、形成されるいバンプ１２ｂの体積を制御できる。
【００７８】
図１３Ａ、Ｂは、第１素子１１のバンプ１１ｂの高さと、第２素子１２のそれとが同じである場合の実装工程（例えばリフロー工程）を示す。この場合、図１３Ｂに示すように、実装後の第２素子１２の本体１２ａの高さ（残留はんだ１１ｃを含む）と、他の第１素子１１の本体１１ａの高さに差が発生する。
【００７９】
一方、図１４Ａに示すように、第２素子１２のバンプ１２ｂの高さが、第１素子１１のそれより予め低く設定されている場合、図１４Ｂに示すようになる。すなわち、第２素子１２の実装後のバンプ１２ｂの高さ（残留はんだ１１ｃを含む）が、他の第１素子１１のバンプ１１ｂの高さと同じになる。これにより、実装された第２素子１２の本体１２ａの高さを、第１素子１１の本体１１ａの高さと同じにすることができる。その結果、例えば、それら素子１５の全体の表面の高さを均一にすることができる。
【００８０】
ただし、残留はんだ１１ｃの量を考慮して、第１素子１１の本体１１ａの高さより、第２素子１２のそれを意図的に高くするような設計もあり得る。この場合、図１３Ａ、Ｂで示したようなバンプ１１ｂ、１２ｂの設計でよい。
【００８１】
その逆に、残留はんだ１１ｃの量を考慮して、第１素子１１の本体１１ａの高さより、第２素子１２のそれを低くするように、バンプ１１ｂ、１２ｂが設計されてもよい。
【００８２】
以上のように、本実施形態によれば、素子１５の高さを調整することができ、また、残留はんだ１１ｃを除去する工程を省くことができる。
【００８３】
３．３．２）例２
【００８４】
図１５は、１つの除去領域１４において、ランド１６上の残留はんだ１１ｃの量がそれぞれ異なる形態を示す。この場合、図１５の下に示すように、第２素子１２が傾いた状態で実装されてしまう。
【００８５】
そこで、図１６に示すように、少なくとも２つの異なる高さ（径、または体積でもよい）を持つバンプ１２ｂを有する第２素子１２が用いられる。図１６では、１つのバンプ１２ｂの径がＸ-αであり、他のバンプ１２ｂの径がＸ-βである。また、α<βである。大きい方の径Ｘ-αを有するバンプ１２ｂが、残留量の少ない残留はんだ１１ｃに接合され、小さい方の径Ｘ-βを有するバンプ１２ｂが、残留量の多い残留はんだ１１ｃに接合される。これにより、実装された第２素子１２の本体１２ａと、実装基板１０とを平行にすることができる。
【００８６】
図１７では、１つの除去領域１４において複数のランド１６上の残留はんだ１１ｃの量が実質的に同じである場合に、少なくとも２つの異なる高さのバンプ１２ｂを持つ第２素子１２が実装される。この場合、その本体１２ａが実装基板１０に対して傾斜するように配置される。
【００８７】
このようにして、設計時において第２素子１２のバンプ１２ｂの径を制御することにより、実装後の第２素子１２の本体１２ａの傾斜角を制御することができる。すなわち、バンプ１２ｂの径のみの制御により、実装基板１０に対して任意の角度で傾斜する第２素子１２を実現することができる。
【００８８】
４．変形例
【００８９】
上記実施形態は、第１素子１１、第２素子１２の２種類の素子について述べたが、３種類以上の素子についても同様の趣旨である。すなわち、第１素子１１の数より少ない第２素子の他、第１素子１１の数より少ない第３素子が、第１素子が除去された除去領域に実装されてもよい。
【００９０】
なお、本技術は以下のような構成もとることができる。
（１）
実装基板と、
２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装された複数の素子と
を具備するアレイ基板。
（２）
前記（１）に記載のアレイ基板であって、
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有する
アレイ基板。
（３）
前記（２）に記載のアレイ基板であって、
前記第２素子の本体の一辺の長さが、前記第１素子のそれより短い
アレイ基板。
（４）
前記（２）または（３）に記載のアレイ基板であって、
前記実装基板は、前記複数の素子のバンプが接続されるランドを有し、
前記第２素子の本体の一辺の長さと、前記第１素子のそれとの差は、前記ランドの半径と前記第２素子のバンプの半径の和の２倍以上である
アレイ基板。
（５）
前記（２）から（４）のうちいずれか１項に記載のアレイ基板であって、
前記第１素子の本体の一辺の長さは、60μm以上2000μm以下であり、
前記第２素子の本体の一辺の長さは、50μm以上1990μm以下である
アレイ基板。
（６）
前記（２）から（５）のうちいずれか１項に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列と一致する配列を持つ第２バンプ群を有する
アレイ基板。
（７）
前記（２）から（５）のうちいずれか１項に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列の一部と一致する配列を持つ第２バンプ群を有し、
前記第１バンプ群の配列が、前記第２バンプ群の配列を包含する
アレイ基板。
（８）
前記（２）から（５）のうちいずれか１項に記載のアレイ基板であって、
前記第１素子は第１バンプ群を有し、
前記第２素子は、前記第１バンプ群の配列の全部と異なる配列を持つ第２バンプ群を有する
アレイ基板。
（９）
前記（２）から（８）のうちいずれか１項に記載のアレイ基板であって、
前記第２素子のバンプの高さは、前記第１素子のバンプの高さより低い
アレイ基板。
（１０）
前記（２）から（８）のうちいずれか１項に記載のアレイ基板であって、
前記第２素子のバンプは、少なくとも２つの異なる高さを持つ
アレイ基板。
（１１）
２以上の第１素子および１以上の第２素子を含む複数の素子を備えるアレイ基板の実装基板に実装された前記第２素子であって、
前記複数の素子が前記実装基板上にアレイ構造で配列され、
一辺の長さが、前記第１素子の本体の一辺の長さより短くなるように構成された本体と、
前記本体に設けられた１以上のバンプと
を具備する実装素子。
（１２）
前記（１１）に記載の実装素子であって、
前記第２素子のバンプは、少なくとも２つの異なる高さを持つ
実装素子。
（１３）
実装基板と、
２以上の第１素子と、前記第１素子とは異なる１以上の第２素子とを含み、前記実装基板上にアレイ構造で配列されるように実装された複数の素子と
を有するアレイ基板を備えたデバイス。
（１４）
アレイ構造で配列された複数の第１素子を実装基板上に転写して実装し、
複数の第１素子のうち１以上の第１素子を、前記実装基板から除去し、
前記実装基板上の、前記第１素子が除去された除去領域に、前記第１素子とは異なる１以上の第２素子を実装する
アレイ基板の製造方法。
（１５）
前記（１４）に記載のアレイ基板の製造方法であって、
前記複数の素子は、それぞれ、本体と、前記本体に設けられた１以上のバンプとを有する
前記実装基板は、前記複数の素子のバンプが接続されるランドを有する
アレイ基板の製造方法。
（１６）
前記（１５）に記載のアレイ基板の製造方法であって、
前記実装基板からの前記第１素子の本体の高さと、前記第２素子のそれとが同じになるように、前記第２素子の実装前の当該第２素子のバンプの高さが、前記第１素子のバンプの高さより低く構成される
アレイ基板の製造方法。
（１７）
前記（１５）に記載のアレイ基板の製造方法であって、
１つの前記除去領域に残るそれらランドが、少なくとも２つの異なる高さを持つ場合、前記第２素子の実装後の、前記実装基板と当該第２素子の本体とが平行になるように、前記第２素子の実装前の当該第２素子のそれらバンプが少なくとも異なる２つの高さを持つ
アレイ基板の製造方法。
（１８）
前記（１５）に記載のアレイ基板の製造方法であって、
前記第２素子の実装後の、前記実装基板に対して前記第２素子の本体が傾斜するように前記第２素子が前記実装基板上に配置される
アレイ基板の製造方法。
（１９）
前記（１８）に記載のアレイ基板の製造方法であって、
前記第２素子のそれらバンプは、少なくとも２つの異なる高さを持つ
アレイ基板の製造方法。
【符号の説明】
【００９１】
１０…実装基板
１１…第１素子
１１ａ、１２ａ…本体
１１ｂ、１２ｂ…バンプ
１２…第２素子
１４…除去領域
１５…素子
１６…ランド
５０…アレイ基板
１１０…第１バンプ群
１２０…第２バンプ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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