(57)【要約】【課題】消費電力の低減と構成の簡単化による面積の低減を実現することができる周波数検出器及びクロックデータリカバリ装置を提供することを課題とする。【解決手段】周波数検出器は、各々が、第１のクロック信号の周期に基づく期間内で、第２のクロック信号をカウントし、前記カウントの動作を前記期間毎に交互に行う複数のカウンタ（１１１，１３１）と、前記複数のカウンタが交互にカウントしたカウント値から以前のカウント値を減算することにより、前記カウント値の差分を出力する減算器（１４５）とを有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
各々が、第１のクロック信号の周期に基づく期間内で、第２のクロック信号をカウントし、前記カウントの動作を前記期間毎に交互に行う複数のカウンタと、
前記複数のカウンタが交互にカウントしたカウント値から以前のカウント値を減算することにより、前記カウント値の差分を出力する減算器と
を有することを特徴とする周波数検出器。
【請求項２】
さらに、前記第１のクロック信号を前記第２のクロック信号に同期化した第３のクロック信号を生成する第１のフリップフロップを有し、
前記複数のカウンタは、それぞれ、前記第３のクロック信号の周期内で、前記第２のクロック信号をカウントし、前記カウントの動作を前記第３のクロック信号の周期毎に交互に行うことを特徴とする請求項１に記載の周波数検出器。
【請求項３】
さらに、前記第３のクロック信号を２分周した第４のクロック信号を生成する分周器を有し、
前記複数のカウンタは、
前記第４のクロック信号がハイレベルの期間に前記第２のクロック信号をカウントする第１のカウンタと、
前記第４のクロック信号がローレベルの期間に前記第２のクロック信号をカウントする第２のカウンタとを有することを特徴とする請求項２に記載の周波数検出器。
【請求項４】
前記複数のカウンタは、リセット無しのアップカウンタ又はリセット無しのダウンカウンタであることを特徴とする請求項１乃至３のいずれか１項に記載の周波数検出器。
【請求項５】
さらに、前記複数のカウンタのカウント値を交互に選択するマルチプレクサを有することを特徴とする請求項１乃至４のいずれか１項に記載の周波数検出器。
【請求項６】
さらに、前記複数のカウンタのカウント値を交互に選択するマルチプレクサと、
前記マルチプレクサが選択したカウント値を前記第４のクロック信号に同期化したカウント値を出力する第２のフリップフロップを有することを特徴とする請求項３に記載の周波数検出器。
【請求項７】
さらに、前記複数のカウンタが交互にカウントしたカウント値を遅延させる遅延器を有し、
前記減算器は、前記複数のカウンタが交互にカウントしたカウント値から前記遅延したカウント値を減算することを特徴とする請求項１乃至６のいずれか１項に記載の周波数検出器。
【請求項８】
請求項１乃至７のいずれか１項に記載の周波数検出器と、
入力されたデータと前記第２のクロック信号の位相誤差を検出する位相検出器と、
前記周波数検出器と前記位相検出器の出力をフィルタリングするループフィルタと、
前記ループフィルタの出力を基に前記第２のクロック信号の周波数を制御し、前記第２のクロック信号を前記周波数検出器と前記位相検出器に出力する発振器と
を有することを特徴とするクロックデータリカバリ装置。
【請求項９】
前記第１のクロック信号の周波数は、前記データのデータレートに対応した周波数に対して所定の分周比を有することを特徴とする請求項８に記載のクロックデータリカバリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数検出器及びクロックデータリカバリ装置に関する。
【背景技術】
【０００２】
画像信号を処理するプロセッサＩＣ、撮像センサ、液晶パネル、外部メモリ等のモジュール間通信には様々な仕様が存在する。ＬＶＤＳに代表されるような、小振幅差動信号を用いて、クロックとデータを別々に送信するソース同期式の信号伝送方式が知られている。近年、扱うデータ量の増加に伴い、信号の高速化を図るため、小振幅差動信号を用いて、クロック埋め込み式（クロックエンベデット）によるシングル伝送方式が用いられることが多い。クロックデータリカバリ（ＣＤＲ）装置は、クロックが重畳されたデータからクロックを抽出する。具体的には、ＣＤＲ装置は、ＶＣＯが出力するクロック信号と、入力されたデータとの位相比較情報を用いて、クロック信号がデータに位相ロックするためのループ制御を行う。
【０００３】
特許文献１には、全デジタル位相ロックループが開示されている。全デジタル位相ロックループには、デジタル周波数比較器、グリッチ発生期間検出回路、グリッチ補正回路、累積器、ループフィルタ、及びＤＣＯが設けられる。デジタル周波数比較器には、整数部周波数差生成回路、小数部周波数差生成回路、及び加算器が設けられる。グリッチ発生期間検出回路は、小数部周波数差生成回路から出力されるＴＤＣ出力信号が入力され、グリッチ発生期間信号を生成する。グリッチ補正回路は、加算器から出力される周波数差信号及びグリッチ発生期間信号が入力され、グリッチ発生期間信号がイネーブル状態のときに周波数差信号に含まれるグリッチノイズを低減処理する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２３６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＤＲ装置には、周波数検出器を用いることができる。周波数検出器は、消費電力の低減と構成の簡単化による面積の低減が望まれている。
【０００６】
本発明の目的は、消費電力の低減と構成の簡単化による面積の低減を実現することができる周波数検出器及びクロックデータリカバリ装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の周波数検出器は、各々が、第１のクロック信号の周期に基づく期間内で、第２のクロック信号をカウントし、前記カウントの動作を前記期間毎に交互に行う複数のカウンタと、前記複数のカウンタが交互にカウントしたカウント値から以前のカウント値を減算することにより、前記カウント値の差分を出力する減算器とを有する。
【発明の効果】
【０００８】
本発明によれば、消費電力の低減と構成の簡単化による面積の低減を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】ＣＤＲ装置の構成例を示す図である。
【図２】ＣＤＲのロックレンジを示す図である。
【図３】ＣＤＲにより位相ロックするまでの過渡応答の様子を示す図である。
【図４】周波数検出器の構成例を示すブロック図である。
【図５】周波数検出器のタイミングチャートである。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態によるクロックデータリカバリ装置（ＣＤＲ装置）の構成例を示す図である。ＣＤＲ装置は、周波数検出器（ＦＤ）１００と、位相検出器（ＦＤ）２０２と、ループフィルタ２０３と、電圧制御発振器（ＶＣＯ）２０４とを有する。シリアルデータ２０５はクロックエンベデッド方式により不図示の送信装置から出力される。ＣＤＲ装置は、送信されたシリアルデータ２０５を入力する。ＣＤＲ装置は、周波数検出器１００による周波数同期ループと、位相検出器２０２による位相同期ループとにより、シリアルデータ２０５に同期したシリアルクロック信号ＣＬＫ＿ＩＮを生成する。生成されたシリアルクロックＣＬＫ＿ＩＮは、同じくシリアルデータ２０５を受信して処理する、不図示の処理装置に対して出力され、例えば、受信されたシリアルデータをＡＤ変換する際のクロックとして使用される。
【００１１】
まず、周波数同期ループについて説明する。周波数検出器１００は、参照クロック信号ＲＥＦ＿ＣＬＫとシリアルクロック信号ＣＬＫ＿ＩＮを入力し、Ｎビットの周波数検出情報ＤＯＵＴをデジタル値としてループフィルタ２０３に出力する。参照クロック信号ＲＥＦ＿ＣＬＫは、第１のクロック信号であり、ＣＤＲ装置の外部から供給される。シリアルクロック信号ＣＬＫ＿ＩＮは、第２のクロック信号であり、ＶＣＯ２０４により生成される。
【００１２】
ループフィルタ２０３は、デジタルフィルタで構成され、周波数検出情報ＤＯＵＴをフィルタリングすることにより、不要な帯域のノイズを除去し、必要な帯域の信号を増幅して出力する。ＶＣＯ２０４は、デジタルアナログ変換器（ＤＡＣ）を内蔵するＶＣＯであり、ループフィルタ２０３の出力を基にシリアルクロック信号ＣＬＫ＿ＩＮの周波数を制御し、シリアルクロック信号ＣＬＫ＿ＩＮを周波数検出器１００に出力する。シリアルクロック信号ＣＬＫ＿ＩＮは、周波数検出器１００にフィードバックされる。このループ制御により、シリアルクロック信号ＣＬＫ＿ＩＮは、図５に示すように、参照クロック信号ＲＥＦ＿ＣＬＫに対して逓倍の比率で周波数同期することができる。このループ制御を周波数同期ループと呼ぶ。
【００１３】
参照クロック信号ＲＥＦ＿ＣＬＫの周波数は、シリアルデータ２０５のビットレートに対応した周波数に対し、所定の分周比を有する。これにより、シリアルクロック信号ＣＬＫ＿ＩＮの周波数は、シリアルデータ２０５に対して極めて近い周波数まで引き込むことができる。具体的には、例えば、シリアルデータ２０５のデータビットレートが数Ｇｂｐｓである場合、シリアルクロック信号ＣＬＫ＿ＩＮの周波数を数ＭＨｚの周波数差以内に引き込むことができる。ここで、どこまでの近傍まで周波数引き込みできるかは、シリアルデータ２０５のビットレートに対応した周波数である数ＧＨｚを分周した周波数に対し、参照クロック信号ＲＥＦ＿ＣＬＫの周波数との誤差、並びに、周波数同期ループのゲイン等に依存する。
【００１４】
上記の周波数同期ループにより、数ＭＨｚ程度の周波数差までシリアルクロック信号ＣＬＫ＿ＩＮの周波数を引き込めれば、後述する位相同期ループで位相ロックすることが可能である。以下、位相同期ループについて説明する。
【００１５】
位相検出器２０２は、シリアルデータ２０５とシリアルクロック信号ＣＬＫ＿ＩＮを入力し、シリアルデータ２０５とシリアルクロック信号ＣＬＫ＿ＩＮの位相誤差情報２０６をデジタル値として検出する。ループフィルタ２０３は、位相誤差情報２０６をフィルタリングすることにより、不要な帯域のノイズを除去し、必要な帯域の信号を増幅して出力する。ＶＣＯ２０４は、ループフィルタ２０３の出力を基にシリアルクロック信号ＣＬＫ＿ＩＮの周波数を制御し、シリアルクロック信号ＣＬＫ＿ＩＮを位相検出器２０２に出力する。シリアルクロック信号ＣＬＫ＿ＩＮは、位相検出器２０２にフィードバックされる。このループ制御により、シリアルデータ２０５とシリアルクロック信号ＣＬＫ＿ＩＮは位相同期する。このループ制御を位相同期ループと呼ぶ。これにより、シリアルクロック信号ＣＬＫ＿ＩＮは、シリアルデータ２０５に対して、周波数及び位相が同じになるように制御される。
【００１６】
図２は、周波数検出器１００なしで、位相検出器２０２による位相同期ループのみでシリアルクロック信号ＣＬＫ＿ＩＮを位相ロック可能な周波数レンジを示す図である。シリアルデータ２０５のデータレートに対応する周波数は、例えば数ＧＨｚである。領域３０１は、シリアルクロック信号ＣＬＫ＿ＩＮの位相ロック可能な周波数レンジであり、例えば数ＭＨｚ程度である。
【００１７】
本実施形態では、位相検出器２０２による位相同期ループの他に、周波数検出器１００による周波数同期ループを設けることにより、シリアルクロック信号ＣＬＫ＿ＩＮの位相ロック可能な周波数レンジを広げることができる。
【００１８】
図３は、周波数検出器１００による周波数同期ループ及び位相検出器２０２による位相同期ループで、シリアルクロック信号ＣＬＫ＿ＩＮを位相ロックするまでの過渡応答の様子を示す図である。領域４０１は、主に周波数同期ループによりＶＣＯ２０４を制御する範囲である。領域４０１において十分に位相同期ループで引き込めるようになると、領域４０１から領域４０２に移行する。領域４０２は、位相同期ループによりＶＣＯ２０４を制御する範囲である。
【００１９】
図４は周波数検出器１００の構成例を示す図であり、図５は周波数検出器１００の周波数検出方法を示すタイミングチャートである。周波数検出器１００は、参照クロック信号ＲＥＦ＿ＣＬＫとシリアルクロック信号ＣＬＫ＿ＩＮを入力し、周波数検出情報ＤＯＵＴを出力する。周波数検出器１００は、Ｄフリップフロップ１０１〜１０５，１２３〜１２５，１４１〜１４５と、ゲーテッドクロック素子１１０，１３０と、マルチプレクサ１４０とを有する。ゲーテッドＣＬＫ素子１１０及び１３０は、端子Ｇがハイレベルの期間、端子ＣＬＫに入力された信号を、端子ＣＬＫ＿Ｇから出力する。
【００２０】
Ｄフリップフロップ１０１は、第１のフリップフロップであり、参照クロック信号ＲＥＦ＿ＣＬＫをシリアルクロック信号ＣＬＫ＿ＩＮに同期化した第３のクロック信号ｌｏａｄを生成する。Ｄフリップフロップ１０２は、リプルカウンタの分周器であり、クロック信号ｌｏａｄを２分周した２分周信号ｇａｔｅと、２分周信号ｇａｔｅの反転信号ｇａｔｅｂを生成する。２分周信号ｇａｔｅは、第４のクロック信号である。
【００２１】
周波数検出器１００は、カウンタ１１１とゲーテッドクロック素子１１０を含む第１の周波数カウンタと、カウンタ１３１とゲーテッドクロック素子１３０を含む第２の周波数カウンタとを有する。カウンタ１１１は、Ｄフリップフロップ１０３〜１０５を有する。カウンタ１３１は、Ｄフリップフロップ１２３〜１２５を有する。各カウンタ１１１、１３１はそれぞれ、ＣＬＫ＿ＩＮに同期してカウント動作を行う。
【００２２】
ゲーテッドクロック素子１１０は、２分周信号ｇａｔｅがハイレベルの期間、シリアルクロック信号ＣＬＫ＿ＩＮをクロック信号Ｇａｔｅｄ＿ＣＬＫ１として出力する。カウンタ１１１は、第１のカウンタであり、クロック信号Ｇａｔｅｄ＿ＣＬＫ１のカウンタ動作を行い、クロック信号Ｇａｔｅｄ＿ＣＬＫ１のＮビットカウント値Ｃｏｕｎｔ１を出力する。すなわち、カウンタ１１１は、２分周信号ｇａｔｅがハイレベルの期間にシリアルクロック信号ＣＬＫ＿ＩＮの数をカウントする。
【００２３】
同様に、ゲーテッドクロック素子１３０は、反転信号ｇａｔｅｂがハイレベルの期間、シリアルクロック信号ＣＬＫ＿ＩＮをクロック信号Ｇａｔｅｄ＿ＣＬＫ２として出力する。カウンタ１３１は、第２のカウンタであり、クロック信号Ｇａｔｅｄ＿ＣＬＫ２のカウンタ動作を行い、クロック信号Ｇａｔｅｄ＿ＣＬＫ２のＮビットカウント値Ｃｏｕｎｔ２を出力する。すなわち、カウンタ１３１は、２分周信号ｇａｔｅがローレベルの期間にシリアルクロック信号ＣＬＫ＿ＩＮの数をカウントする。２分周信号ｇａｔｅと反転信号ｇａｔｅｂは、相互に反転しているので、カウンタ１１１とカウンタ１３１は交互にカウンタ動作を行う。
【００２４】
カウンタ１１１は、参照クロック信号ＲＥＦ＿ＣＬＫに依存する２分周信号ｇａｔｅの周期をシリアルクロック信号ＣＬＫ＿ＩＮでカウントし、カウント値Ｃｏｕｎｔ１を出力する。カウンタ１３１は、反転信号ｇａｔｅｂの周期をシリアルクロック信号ＣＬＫ＿ＩＮでカウントし、カウント値Ｃｏｕｎｔ２を出力する。周波数検出器１００は、カウント値Ｃｏｕｎｔ１及びＣｏｕｎｔ２を基に、参照クロック信号ＲＥＦ＿ＣＬＫに対するシリアルクロック信号ＣＬＫ＿ＩＮの相対的な周波数差を検出する。なお、カウンタ１１１及び１３１は、高速化の目的でＮ個のＤフリップフロップによるリプルカウンタから構成されているが、リプルカウンタに限るものではない。
【００２５】
マルチプレクサ１４０は、２分周信号ｇａｔｅにより選択制御される。具体的には、マルチプレクサ１４０は、２分周信号ｇａｔｅがローレベルの期間では、カウンタ１１１のカウント値Ｃｏｕｎｔ１を選択し、２分周信号ｇａｔｅがハイレベルの期間では、カウンタ１３１のカウント値Ｃｏｕｎｔ２を選択する。すなわち、マルチプレクサ１４０は、複数のカウンタ１１１及び１３１がカウントしたカウント値Ｃｏｕｎｔ１及びＣｏｕｎｔ２を交互に選択する。Ｄフリップフロップ１４１は、第２のフリップフロップであり、マルチプレクサ１４０が選択したカウント値をクロック信号ｌｏａｄの立ち下がりエッジに同期化したカウント値ｃｏｕｎｔ＿ｏｕｔを出力する。
【００２６】
本実施形態では、動作高速化のために、Ｄフリップフロップは、リセット無しの場合を示した。この場合、カウンタ１１１及びカウンタ１３１は、リセット無しのアップカウンタである。このため、２分周信号ｇａｔｅの周期をシリアルクロック信号ＣＬＫ＿ＩＮでカウントした結果を得るためには、アップカウンタ１１１の２分周信号ｇａｔｅの期間毎の増加値を得る必要がある。同様に、反転信号ｇａｔｅｂの周期をシリアルクロック信号ＣＬＫ＿ＩＮでカウントした結果を得るためには、アップカウンタ１３１の反転信号ｇａｔｅｂの期間毎の増加値を得る必要がある。
【００２７】
そのため、周波数検出器１００には、Ｄフリップフロップ１４２〜１４４及び減算器１４５が設けられる。Ｄフリップフロップ１４２〜１４４は、シリアルクロック信号ＣＬＫ＿ＩＮに同期して、カウント値ｃｏｕｎｔ＿ｏｕｔをパイプライン遅延する。Ｄフリップフロップ１４４は、カウント値ｃｏｕｎｔ＿ｏｕｔを遅延させたカウント値を減算器１４５に出力する。減算器１４５は、初段のＤフリップフロップ１４２が出力する今回のカウント値から最終段のＤフリップフロップ１４４が出力する前回のカウント値を減算することにより、２分周信号ｇａｔｅの周期期間中のカウント値を周波数検出信号ＤＯＵＴとして出力する。
【００２８】
本実施形態では、例えば、参照クロック信号ＲＥＦ＿ＣＬＫは１００ＭＨｚであり、期待されるシリアルクロック信号ＣＬＫ＿ＩＮは１ＧＨｚである。なお、参照クロック信号ＲＥＦ＿ＣＬＫ及びシリアルクロック信号ＣＬＫ＿ＩＮの周波数は、これらに限定されない。
【００２９】
周波数検出信号ＤＯＵＴは、参照クロック信号ＲＥＦ＿ＣＬＫの１周期内におけるシリアルクロック信号ＣＬＫ＿ＩＮの周期数に相当する。すなわち、周波数検出信号ＤＯＵＴは、シリアルクロック信号ＣＬＫ＿ＩＮの周波数を参照クロック信号ＲＥＦ＿ＣＬＫの周波数で割った値に相当する。参照クロック信号ＲＥＦ＿ＣＬＫが１００ＭＨｚであり、シリアルクロック信号ＣＬＫ＿ＩＮが１ＧＨｚである場合、周波数検出信号ＤＯＵＴは１０になる。
【００３０】
シリアルクロック信号ＣＬＫ＿ＩＮの周波数が１ＧＨｚよりも低い時には、周波数検出信号ＤＯＵＴの平均値は１０よりも小さい値になる。これに対し、シリアルクロック信号ＣＬＫ＿ＩＮの周波数が１ＧＨｚよりも高い時には、周波数検出信号ＤＯＵＴの平均値は１０よりも大きい値になる。カウンタ１１１及び１３１が参照クロック信号ＲＥＦ＿ＣＬＫの周期を、シリアルクロック信号ＣＬＫ＿ＩＮでカウントすると、カウント値Ｃｏｕｎｔ１及びＣｏｕｎｔ２のビット精度が粗くなる。その結果として、周波数検出信号ＤＯＵＴは、大きな量子化ノイズを有する。図１のループフィルタ２０３は、周波数検出信号ＤＯＵＴの高域の量子化ノイズを除去することにより、必要なビット精度を得ることができる。
【００３１】
図１のＶＣＯ２０４は、周波数検出信号ＤＯＵＴの平均値が１０より小さい場合には、シリアルクロック信号ＣＬＫ＿ＩＮの周波数が１ＧＨｚより低いことを意味するので、シリアルクロック信号ＣＬＫ＿ＩＮの周波数が高くなるように制御する。また、ＶＣＯ２０４は、周波数検出信号ＤＯＵＴの平均値が１０より大きい場合には、シリアルクロック信号ＣＬＫ＿ＩＮの周波数が１ＧＨｚより高いことを意味するので、シリアルクロック信号ＣＬＫ＿ＩＮの周波数が低くなるように制御する。これにより、シリアルクロック信号ＣＬＫ＿ＩＮの周波数は、シリアルデータ２０５のビットレートに対応する周波数と同じ１ＧＨｚに収束する。また、位相同期ループにより、シリアルクロック信号ＣＬＫ＿ＩＮの位相は、シリアルデータ２０５の位相に同期する。ＣＤＲ回路は、データにタイミング情報が重畳されたシリアルデータ２０５のエッジ情報を基に、ＶＣＯ２０４が出力するシリアルクロック信号ＣＬＫ＿ＩＮの位相を調整し、シリアルクロック信号ＣＬＫ＿ＩＮを再生する。
【００３２】
以上のように、周波数検出器１００は、デジタルの周波数検出信号ＤＯＵＴを出力するため、デジタル回路で構成したループフィルタ２０３に周波数検出器１００を直接接続することができ、デジタルＣＤＲ装置の構築が容易である。
【００３３】
周波数検出器１００は、デジタル回路で構成することにより、必要とする回路面積、並びに、消費電力を小さく抑え、ＧＨｚ周波数でも動作可能である。また、周波数検出器１００は、カウンタ１１１及び１３１を交互に動作させることにより、動作タイミング条件を緩和し、電力を削減することができる。また、カウンタ１１１及びカウンタ１３１は、リセット無しのアップカウンタであるので、動作タイミング条件を緩和することができる。
【００３４】
なお、複数のカウンタ１１１及び１３１は、２個のカウンタに限定されず、３個以上のカウンタでもよい。複数のカウンタ１１１及び１３１は、各々が、参照クロック信号ＲＥＦ＿ＣＬＫの周期に基づく期間内で、シリアルクロック信号ＣＬＫ＿ＩＮの数をカウントし、そのカウントの動作を上記の期間毎に交互に行う。具体的には、複数のカウンタ１１１及び１３１は、それぞれ、クロック信号ｌｏａｄの周期内で、シリアルクロック信号ＣＬＫ＿ＩＮの数をカウントし、そのカウントの動作をクロック信号ｌｏａｄの周期毎に交互に行う。なお、複数のカウンタ１１１及びカウンタ１３１は、リセット無しのアップカウンタでなく、リセット無しのダウンカウンタでもよい。
【００３５】
減算器１４５は、複数のカウンタ１１１及び１３１が交互にカウントしたシリアルクロック信号ＣＬＫ＿ＩＮのカウント値から以前のカウント値を減算することにより、カウント値の差分を出力する。具体的には、Ｄフリップフロップ１４２〜１４４は、遅延器であり、複数のカウンタ１１１及び１３１が交互にカウントしたカウント値を遅延させる。減算器１４５は、対象のカウント値からその遅延したカウント値を減算する。
【００３６】
以上のように、周波数検出器１００をデジタル回路で構成することにより、デジタルＣＤＲ装置に周波数検出器１００を組み込むことができる。また、周波数検出器１００は、簡便なデジタル回路構成であり、消費電力と回路面積を小さく抑え、ＧＨｚ周波数でも安定して高速動作させることができる。
【００３７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００３８】
１００  周波数検出器、１１１，１３１  カウンタ、１４５  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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