(57)【要約】      （修正有）【課題】応答の受信が検出されない場合における誤判定を回避可能とする。【解決手段】複数のアンテナのそれぞれのチルト角を調整する複数の調整装置と一つの伝送路で直列接続された無線通信装置であって、伝送路を介して無線通信装置に受信されるデータを記憶する第１の記憶部１２（受信バッファ）と、無線通信装置がデータを複数の調整装置へ同報送信する場合に第１の記憶部の記憶内容を記憶する第２の記憶部１２（退避バッファ）と、同報送信が行われる場合に所定時間の計時を開始するタイマ１２（タイマＴ１）と、複数の調整装置５からの、同報送信に対する応答の受信が検出されることなく所定時間が経過した場合に、所定時間経過時の第１の記憶部の記憶内容と第２の記憶部の記憶内容との比較結果に基づき応答が受信されているか否かを判定する判定部とを含む。【選択図】図９
2018011134.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンテナのそれぞれのチルト角を調整する複数の調整装置と一つの伝送路で直列接続された無線通信装置であって、
前記伝送路を介して前記無線通信装置に受信されるデータを記憶する第１の記憶部と、
前記無線通信装置がデータを前記複数の調整装置へ同報送信する場合に前記第１の記憶部の記憶内容を記憶する第２の記憶部と、
前記同報送信が行われる場合に所定時間の計時を開始するタイマと、
前記複数の調整装置からの前記同報送信に対する応答の受信が検出されることなく前記所定時間が経過した場合に、前記所定時間経過時の前記第１の記憶部の記憶内容と前記第２の記憶部の記憶内容との比較結果に基づき前記応答が受信されているか否かを判定する判定部と
を含む無線通信装置。
【請求項２】
前記タイマによって計時される所定時間の長さを、少なくとも、単位時間における前記無線通信装置を用いたトラフィック量に応じて設定する設定部
をさらに含む請求項１に記載の無線通信装置。
【請求項３】
前記設定部は、前記所定時間の長さを、前記単位時間における、前記トラフィック量と、前記チルト角の調整に係る情報及び２以上の調整装置から送信されるデータの衝突に係る情報の少なくとも一方とに応じて設定する
請求項２に記載の無線通信装置。
【請求項４】
前記無線通信装置が設置されてから一定時間、前記タイマによって計時される所定時間の長さを、前記一定時間経過後に設定される長さより短い長さに設定する設定部
をさらに含む請求項１に記載の無線通信装置。
【請求項５】
複数のアンテナのそれぞれのチルト角を調整する複数の調整装置と一つの伝送路で直列接続された無線通信装置が、
データを前記複数の調整装置へ同報送信する場合に、前記伝送路を介して前記無線通信装置に受信されるデータを記憶する第１の記憶部の記憶内容を第２の記憶部に記憶するとともに所定時間の計時を開始し、
前記複数の調整装置からの前記同報送信に対する応答の受信が検出されることなく前記所定時間が経過した場合に、前記第１の記憶部の記憶内容と前記第２の記憶部の記憶内容との比較結果に基づき前記応答が受信されているか否かを判定する
ことを含む無線通信装置のデータ受信判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置，及びそのデータ受信判定方法に関する。
【背景技術】
【０００２】
アンテナのチルト角（正確には、アンテナが形成するビームのチルト角）を遠隔から調整する技術の一つに、Remote Electrical Tilt（ＲＥＴ：「電動式リモート・チルト・ユニット」、「遠隔電動チルト装置」などと呼ばれる）がある。
【０００３】
ＲＥＴは、例えば、アンテナに含まれる位相器の回転を操作するモータと、通信インタフェースを含む。ＲＥＴは、通信インタフェースにより遠隔から受信されるアンテナの制御信号に基づき、アンテナのチルト角が所望の角度になるようにモータを介して位相器の回転を制御する。
【０００４】
ＲＥＴを用いることで、作業者がアンテナ設置現場に出向かずとも、アンテナのチルト角を制御することができる。また、作業者が現地へ出向き手作業にてチルト角を調整する場合に比べて短時間で行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３１５０４３号公報
【特許文献２】特開平７−３２２３６９号公報
【特許文献３】特開２０１２−４４５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
無線端末と通信する無線基地局（以下単に「基地局」）には、Base Band Unit（ＢＢＵ）と、ＢＢＵに接続されたRemote Radio Head（ＲＲＨ）とで形成されるものがある。Ｒ
ＲＨと接続される複数のアンテナについて、ＲＥＴを適用することが考えられる。この場合に、複数のアンテナに複数のＲＥＴが設けられ、複数のＲＥＴがＲＲＨと直列接続（デイジーチェーン接続）されることが考えられる。
【０００７】
上記の場合、複数のＲＥＴとＲＲＨとは、一つの伝送路を共用して通信を行う。ＲＲＨと複数のＲＥＴとの通信に適用可能な通信規格には、Antenna Interface Standards Group（ＡＩＳＧ）規格がある。ＡＩＳＧ規格では、ＲＲＨは、デイジーチェーン接続された
全てのＲＥＴを対象とするブロードキャスト送信（ブロードキャストでのデータ送信）を行うことができる。
【０００８】
ＲＲＨがブロードキャスト送信を行うケースの一つに、デバイススキャンがある。デバイススキャンは、各ＲＥＴが有する固有識別情報（ユニークＩＤ（Unique ID）と呼ばれ
る）を問い合わせる手続である。
【０００９】
ユニークＩＤは、１９バイト（１５２ビット）のデータである。デバイススキャンは、検索対象のユニークＩＤと、ユニークＩＤと同じ長さのビットマスクパターンとを含む問い合わせデータを各ＲＥＴ向けにブロードキャストする。
【００１０】
ＲＥＴは、自装置のユニークＩＤと問い合わせデータ中のビットマスクパターンとの論理積が問い合わせデータ中のユニークＩＤとビットマスクパターンとの論理積と一致する
場合に、応答を問い合わせ元に返信する。論理積の比較結果が一致する複数のＲＥＴが存在する場合、各ＲＥＴが応答のデータを問い合わせ元に送信する。ところが、伝送路が一つのため応答のデータが衝突する。
【００１１】
ＡＩＳＧ規格では、各ＲＥＴとＲＲＨとの通信に使用される通信フレームは、両端にフラグシーケンスと呼ばれる特殊ビットパターンを有するフォーマットを有し、フラグシーケンス間に送受信用のデータがセットされる。通信フレームの両端のフラグシーケンスは、応答のデータの開始フラグ及び終了フラグとして扱われる。
【００１２】
ここで、応答の受信先（ＲＲＨ）において、受信されたデータが記憶される受信バッファを用意し、受信バッファに記憶された開始フラグ及び終了フラグの検出を以て応答のデータの受信を検出する構成が考えられる。
【００１３】
しかし、上記構成では、例えば、終了フラグが衝突によって破損する（特殊ビットパターンを示さなくなる）と、受信バッファから終了フラグが検出されないため、応答のデータの受信が検出できない。この場合、応答がＲＲＨに届いているにもかかわらず、応答がないと誤判定される可能性があった。
【００１４】
本発明は、応答の受信が検出されない場合における誤判定を回避し得る無線通信装置，及びそのデータ受信判定方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、複数のアンテナのそれぞれのチルト角を調整する複数の調整装置と一つの伝送路で直列接続された無線通信装置であって、
前記伝送路を介して前記無線通信装置に受信されるデータを記憶する第１の記憶部と、
前記無線通信装置がデータを前記複数の調整装置へ同報送信する場合に前記第１の記憶部の記憶内容を記憶する第２の記憶部と、
前記同報送信が行われる場合に所定時間の計時を開始するタイマと、
前記複数の調整装置からの前記同報送信に対する応答の受信が検出されることなく前記所定時間が経過した場合に、前記所定時間経過時の前記第１の記憶部の記憶内容と前記第２の記憶部の記憶内容との比較結果に基づき前記応答が受信されているか否かを判定する判定部と
を含む無線通信装置である。
【発明の効果】
【００１６】
本発明の一態様によれば、応答の受信が検出されない場合における誤判定を回避することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、無線基地局（基地局）の一例を示す。
【図２】図２は、ＲＲＨの構成例を示す。
【図３】図３は、ＲＥＴの構成例を示す図である。
【図４】図４は、デバイススキャンにおける動作の説明図である。
【図５】図５は、ＡＩＳＧ規格で使用されるＲＲＨ-ＲＥＴ間の通信フレームのデータ構造を示す。
【図６】図６は、情報部（ＩＮＦＯ）の構造例を示す。
【図７】図７は、ＡＩＳＧ規格によるデータ受信処理の例を示すフローチャートである。
【図８】図８は、図７の処理時におけるＣＰＵ及びＦＰＧＡ（通信制御部）の動作の説明図である。
【図９】図９は、実施形態に係るＲＲＨの構成例を示す。
【図１０】図１０は、デバイススキャン時におけるＣＰＵの処理例を示すフローチャートである。
【図１１】図１１は、デバイススキャン時におけるＣＰＵの処理例を示すフローチャートである。
【図１２】図１２は、デバイススキャン時におけるＣＰＵの処理例を示すフローチャートである。
【図１３】図１３は、図１０の００６の処理（受信待ちタイマＴ１起動処理）の一例（第１の方法に係る処理）を示すフローチャートである。
【図１４】図１４は、２４時間のタイマ値ｔ１'の管理テーブルのデータ構造例を示す。
【図１５】図１５は、ＩＱ（ＡｘＣコンテナ）使用数，チルト制御の有無，衝突の有無とタイマ値の調整量ｔ（β）との関係を示すテーブルＴＢ１のデータ構造例を示す。
【図１６】図１６は、チルト角の制御回数と、データ衝突回数とタイマ値の調整量ｔ（β）との関係を示すテーブルＴＢ２のデータ構造例を示す。
【図１７】図１７は、図１０の００６の処理（受信待ちタイマＴ１起動処理）の一例（第２の方法に係る処理）を示すフローチャートである。
【図１８】図１８は、統計データ取得の例を示すフローチャートである。
【発明を実施するための形態】
【００１８】
以下、図面を参照し、無線通信装置及びそのデータ受信判定方法の実施形態について説明する。但し、実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００１９】
＜無線基地局の構成＞
図１は、無線基地局（基地局）の一例を示す。一例として、無線通信規格がLong Term Evolution（ＬＴＥ）に準拠或いは適合する基地局１について説明する。但し、無線通信
規格は、ＬＴＥ以外であっても良い。例えば、Wideband Code Division Multiple Access（Ｗ−ＣＤＭＡ），High Speed Downlink Packet Access（ＨＳＤＰＡ）などであるが、
これらに限られない。基地局１、或いは基地局１に含まれるＲＲＨは、「無線通信装置」の一例である。基地局１は、無線端末（図示せず）をネットワークに接続する処理，位置登録，呼処理，データ伝送などを行う。
【００２０】
基地局１は、Base Band Unit（ＢＢＵ）２と、ＢＢＵ２と通信インタフェースを介して接続されたRemote Radio Head（ＲＲＨ）３とを含む。通信インタフェースとして、例え
ばCommon Public Radio Interface（ＣＰＲＩ）インタフェースを適用し得る。但し、通
信インタフェースはＣＰＲＩに制限されず、ＣＰＲＩ以外を適用可能である。
【００２１】
ＲＲＨ３には、複数のアンテナ４が接続されており、各アンテナ４が形成するビームのチルト角を調整するＲＥＴ５がアンテナ４毎に設けられている。複数のＲＥＴ５は、ＲＲＨ３に対して直列接続（デイジーチェーン接続）されており、複数のＲＥＴ５とＲＲＨ３とは、一つの伝送路を共用して通信を行う。複数のＲＥＴ５の一例として、図１には、アンテナ４ａ，アンテナ４ｂ，アンテナ４ｃに対応するＲＥＴ＃１，ＲＥＴ＃２，ＲＥＴ＃３が例示されているが、ＲＥＴ５の数は２以上であれば適宜設定可能である。アンテナ４ａ，アンテナ４ｂ，アンテナ４ｃを区別しない場合、アンテナ４との表記を用いる。
【００２２】
＜ＢＢＵの構成＞
ＢＢＵ２は、制御・ベースバンド装置としての機能を有する。ＢＢＵ２は、制御部，伝送路インタフェース部，ベースバンド部などの機能を有する。制御部は、基地局１全体の制御、呼制御や制御監視を行う。伝送路インタフェース部は、有線ＬＡＮ（Local Area Network）などの伝送を接続し、パケットの送受信を行う。ベースバンド部は、パケットと
ベースバンド信号（ＢＢ信号：Orthogonal Frequency Division Multiplexing（ＯＦＤＭ）信号）との変換処理を行う。
【００２３】
＜ＲＲＨの構成＞
ＲＲＨ３は、無線装置としての機能を有する。ＲＲＨ３は、直交変復調部と、パワーアンプ（ＰＡ）と、送信部と、ローノイズアンプ（ＬＮＡ）と、受信部とを含む。直交変復調部は、ＯＦＤＭ信号の直交変復調を行い、ＯＦＤＭ信号とアナログ信号との変換を行う。ＰＡは、アナログ信号を増幅する。送信部は、アナログ信号を無線信号に変換してアンテナ４から放射させる。ＬＮＡは、アンテナ４で受信された無線信号を低雑音増幅する。受信部は、無線信号をアナログ信号に変換し、直交変復調部に送る。
【００２４】
図２は、ＲＲＨの構成例を示す。図２において、ＲＲＨ３は、Central Processing Unit（ＣＰＵ）１１と、メモリ１２と、ＣＰＲＩインタフェース（ＣＰＲＩ  ＩＦ）１３と
、Field Programmable Gate Array（ＦＰＧＡ）１４と、ＲＦ（Radio Frequency）回路１５とを含む。ＲＲＨ３は、さらに、ＦＰＧＡ１６と、通信インタフェース（通信ＩＦ）１７とを含む。
【００２５】
ＣＰＲＩ  ＩＦ１３は、ＢＢＵ２と物理回線（光ファイバ、又はメタル線）を介して接続されており、ＢＢＵ２から受信されるＣＰＲＩ信号をベースバンド信号に変換する。ＦＰＧＡ１４は、ＣＰＲＩ  ＩＦ１３及びＲＦ回路１５と接続され、上記した直交変復調部として動作する。
【００２６】
アンテナ４は、送受信アンテナであり、ＲＦ回路１５は、上記したＰＡ，送信部，ＬＮＡ及び受信部と、送受信信号の切り分けを行うデュプレクサとを含む。ＲＦ回路１５は、アンテナ４と接続される。送信部で生成された無線信号は、デュプレクサを介してアンテナ４から放射される。アンテナ４で受信される無線信号は、デュプレクサを介してＬＮＡに接続される。なお、アンテナ４は、単一のアンテナ素子であっても、複数のアンテナ素子の集合（アンテナアレイ）であっても良い。
【００２７】
なお、図２では、アンテナ４ａ，アンテナ４ｂ及びアンテナ４ｃのうち、アンテナ４ａの系統に係る構成を図示している。実際には、アンテナ４ｂ，アンテナ４ｃの各系統に対するＲＦ回路（図示せず）が並列に設けられ、アンテナ４ｂ，アンテナ４ｃのそれぞれと接続される。
【００２８】
ＦＰＧＡ１６は、ＲＲＨ３と各ＲＥＴ５との通信を制御する通信制御部として動作する。通信ＩＦ１７として、例えば、ＲＳ−４８５などのシリアル通信インタフェースが適用される。
【００２９】
ＣＰＵ１１，メモリ１２，ＦＰＧＡ１４，ＦＰＧＡ１６は、バスを介して相互に接続される。但し、ＣＰＵ１１がメモリ１２とローカル線で接続される構成を採用し得る。メモリ１２は、主記憶装置と補助記憶装置とを含むことができる。主記憶装置は、プログラムやデータの記憶領域，ＣＰＵ１１の作業領域，通信に係るデータのバッファ領域として使用することができる。主記憶装置は、例えばRandom Access Memory（ＲＡＭ），或いは、ＲＡＭとRead Only Memory（ＲＯＭ）との組み合わせで形成される。
【００３０】
補助記憶装置は、プログラムやデータの記憶領域として使用される。補助記憶装置は、例えば、ハードディスク，Solid State Drive（ＳＳＤ），フラッシュメモリ，Electrically Erasable Programmable Read-Only Memory（ＥＥＰＲＯＭ）などである。メモリ１２は、「記憶部」，「記憶装置」，「記憶媒体」の一例である。
【００３１】
ＣＰＵ１１は、メモリ１２に記憶されたプログラムをロードして実行することにより、様々な処理を行う。例えば、ＣＰＵ１１は、ＲＲＨ３全体を制御するための処理を行う。処理は、ＢＢＵ２との制御信号やユーザデータの送受信に係る処理，ＲＥＴ５を用いたチルト角の制御などを含む。ＣＰＵ１１は、制御信号やユーザデータ（無線端末が送受信を所望するデータ）の送受信に関してＦＰＧＡ１４とやりとりする。また、ＣＰＵ１１は、アンテナ４のチルト角の調整を含むＲＲＨ３-ＲＥＴ５間の通信に関してＦＰＧＡ１６と
やりとりする。
【００３２】
＜ＲＥＴの構成＞
図３は、ＲＥＴ５の構成例を示す図である。一例として、ＲＥＴ＃１の構成例を示し、ＲＥＴ＃２，ＲＥＴ＃３は同じ構成であるので説明を省略する。ＲＥＴ５（ＲＥＴ＃１）は、通信インタフェース（通信ＩＦ２１）と、ＣＰＵ２２と、メモリ２３と、コントローラ２４と、モータ２５とを含む。
【００３３】
通信ＩＦ２１として、通信ＩＦ１７と同様のものを適用できる。メモリ２３として、メモリ１２と同様のものを適用できる。ＣＰＵ２２は、メモリ２３に記憶されたプログラムを実行することによって、ＲＲＨ３との通信に係る制御、チルト角の調整に係る制御を行う。ＣＰＵ２２は、デバイススキャン時に、ＲＲＨ３からブロードキャストされるデータに対する処理を行う。また、ＣＰＵ２２は、ＲＲＨ３からのチルト角の制御情報を得て、コントローラ２４に制御信号を与える。
【００３４】
コントローラ２４は、モータ２５の動作を制御する。コントローラ２４は、ＦＰＧＡ，Application Specific Integrated Circuit（ＡＳＩＣ）などの集積回路で形成される。
モータは、アンテナ４に含まれる位相器（図示せず）を回転させて、アンテナ４の位相を回転させる。位相の回転によってチルト角が調整される。例えば、チルト角に応じたモータの回転量の目標値がＣＰＵ２２からコントローラ２４に与えられ、コントローラが目標値となるようにモータ２５を制御する。
【００３５】
＜デバイススキャン＞
次に、ＲＲＨ３と複数のＲＥＴ５との間で行われるデバイススキャンについて説明する。ＲＲＨ３とＲＥＴ５との間で通信を行うために、ＲＲＨ３から全てのＲＥＴ５に対して各ＲＥＴが保有している（メモリ２３に記憶されている）ユニークＩＤを問い合わせる手続を行う。この手続は、「デバイススキャン」と呼ばれる。デバイススキャンによって各ＲＥＴ５のユニークＩＤがＲＲＨ５にて得られることにより、ＲＲＨ５は、各ＲＥＴ５に対し、ユニキャストでチルト角調整用のデータ（制御情報）を送信することができる。
【００３６】
図４は、デバイススキャンにおける動作の説明図である。図４に示す例では、ユニークＩＤが１バイト（８ビット：実際は１９バイト）であると仮定している。図４では、Ｎ（Ｎ＝３、Ｎは正の整数）台のＲＥＴが図示されている。
【００３７】
ＲＲＨ３は、キー情報を含む問い合わせデータを、ブロードキャストで送信する。キー情報は、任意のユニークＩＤと、ユニークＩＤと同じレングス長のビットマスク情報（Unique ID Maskと呼ばれる）とを含む。
【００３８】
図４の例では、ＲＲＨ３は、フェーズＦ１において、ユニークＩＤを形成する８ビットのうちの、後半４ビットの先頭、すなわち５ビット目（ｉ＝５）が“１”であるユニークＩＤを有するＲＥＴの存在を問い合わせるデータを、ブロードキャスト送信する。開始ビットが５ビット目であるのは一例であり、５番目以外のビットから開始しても良い。
【００３９】
ブロードキャスト指定により、問い合わせデータは、各ＲＥＴ５（ＲＥＴ＃１，ＲＥＴ
＃２，ＲＥＴ＃Ｎ（ＲＥＴ＃３））で受信される。各ＲＥＴ５は、問い合わせデータに含まれるユニークＩＤとビットマスク情報との論理積（ＡＮＤ）と、自身のユニークＩＤとビットマスク情報との論理積とを比較し、両者が一致するか（フェーズＦ１では、５ビット目が“１”で同じか）を判定する。両者が一致（５ビット目が“１”）であるＲＥＴ５は、問い合わせデータに対する応答を返信する。これに対し、両者が一致しない（５ビット目が“０”）のＲＥＴ５は、応答を返信しない。
【００４０】
図４の例では、どのＲＥＴ５も応答しないので、ＲＲＨは、ブロードキャスト時に計時が開始されるタイマＴが満了（タイムアウト（Ｔ．Ｏ））する。ＲＲＨ３では、タイマＴのタイムアウトを契機に、５ビット目が“１”であるＲＥＴは存在しない（すなわち、ＲＥＴのユニークＩＤの５ビット目は“０”である）と判定する。
【００４１】
次のフェーズＦ２では、ＲＲＨ３は、５ビット目が“０”で、且つ６ビット目が“１”であるＲＥＴ５の検索を行うためのキー情報を含む問い合わせデータをブロードキャストする。図４に示す例では、各ＲＥＴ５から応答は送信されず、タイマＴがタイムアウトする。結果、ＲＲＨ３は、６ビット目が“１”であるＲＥＴは存在しない（６ビット目は“０”である）と判定する。
【００４２】
次のフェーズＦ３では、ＲＲＨ３は、５ビット目が“０”で、６ビット目が“０”で、且つ７ビット目が“１”であるＲＥＴ５の検索を行うためのキー情報を含む問い合わせデータをブロードキャストする。図４に示す例では、ＲＥＴ＃１及びＲＥＴ＃２が応答を返し、ＲＥＴ＃３は応答しなかったと仮定する。
【００４３】
この場合、ＲＥＴ＃１からの応答のデータと、ＲＥＴ＃２からの応答のデータとの衝突が発生する。衝突はＲＲＨ３にて検出される。この場合、ＲＲＨ３は、ユニークＩＤの５ビット目が“０”，６ビット目が“０”，７ビット目が“１”である複数のＲＥＴ５が存在すると判定する。この場合、ＲＲＨ３は、ビットマスク情報でマスクされない範囲を広げた（例えば、マスクされない範囲を８ビット目にまで広げた）キー情報をブロードキャストする。
【００４４】
この結果、フェーズＦ４では応答が受信されないので、複数のＲＥＴ５の５〜８ビットが“０１００”とＲＲＨ３で判定される。その後、前半４ビット（１〜４ビット目）が同様の手法により検索される。簡略化のため、説明は省略する。このように、ＲＲＨ３は、キー情報（ユニークＩＤとビットマスク情報との組み合わせ）を変更しながら、応答データの衝突がなくなるまでブロードキャストによる問い合わせを繰り返す。これによって、最終的にＲＲＨ３は、各ＲＥＴ５のユニークＩＤを取得（特定）することができる。ＲＲＨ３は、ユニークＩＤが特定できた場合には、そのＲＥＴとの間でチルト角制御のためのデータを送信するパスを設定することができる。
【００４５】
＜ＡＩＳＧ規格＞
図５は、ＡＩＳＧ規格で使用されるＲＲＨ-ＲＥＴ間の通信フレームのデータ構造を示
す。通信フレームは、先頭から順に、フラグシーケンス（Ｆ），アドレス部（Ａ），制御部（Ｃ），情報部（ＩＮＦＯ），フレーム検査シーケンス（ＦＣＳ），フラグシーケンス（Ｆ）の各フィールドを持つ。
【００４６】
フラグシーケンス（Ｆ）は、“1111110”の特殊なビットパターンであり、先頭のフラ
グシーケンスは開始フラグとして扱われ、末尾のフラグシーケンスは終了フラグとして扱われる。情報部（ＩＮＦＯ）は、０〜７４バイトの所望のサイズに設定可能である。
【００４７】
図６は、情報部（ＩＮＦＯ）の構造例を示す。先頭の３バイト(ＦＩ/ＧＩ/ＧＬ) がヘ
ッダ情報となり、４バイト以降に可変データが続く。ＧＬが可変データのサイズを定義しており、ＦＩ／ＧＩがＲＥＴ５へ送信する信号の種別により異なる値をとる。
【００４８】
なお、通信フレームがデバイススキャン信号（問い合わせ及び応答）の場合、ＦＩ及びＧＩの値は、ＦＩ=0x81、ＧＩ=0xF0となる。可変データ（可変パラメータ部分）は、複数のパラメータによって形成され得る。デバイススキャン信号の場合、各パラメータは、ＰＩ，ＰＶ，及びＰＶを以て定義される。
【００４９】
図７は、ＡＩＳＧ規格によるデータ受信処理の例を示すフローチャートである。図７のフローチャートは、ＲＲＨ３のＦＰＧＡ１６（通信制御部）によって実行される。０１にてデータ受信が開始されると、０２において、先頭７ビットがフラグシーケンス“１１１１１１０”（開始フラグ）の検出を行う。
【００５０】
０２において、フラグシーケンス（開始フラグ）が検出された場合には、０３に処理が進み、フラグシーケンスが検出されない場合、処理が０１に戻る。０２にて開始フラグが検出されると、０３にて、データが受信バッファに記憶される。０４で、フラグシーケンス（終了フラグ）の検出判定が行われ、終了フラグが検出されるまで、データの記憶が継続される。終了フラグが検出されると、データ受信が完了する（０５）。
【００５１】
０６にて、受信バッファに記憶されたデータに対するＦＣＳ（Frame Check Sequence）チェックが行われる。ＦＣＳチェックの結果がＯＫの場合、図７の処理が終了し、受信バッファに記憶されたデータ（例えば応答のデータ）がその後の処理に使用される。これに対し、ＦＣＳチェックの結果がＮＧの場合には、所定のエラー処理（例えば、受信バッファに記憶されたデータの廃棄など）が行われ（０７）、図７の処理が終了する。
【００５２】
図８は、図７の処理時におけるＣＰＵ１１及びＦＰＧＡ１６（通信制御部）の動作の説明図である。ＦＰＧＡ１６は、ＲＥＴ５からの受信データが到達すると（図８（１））、開始フラグの検出を行い（図７，０２）、開始フラグの検出を契機にデータをメモリ１２に形成された受信バッファに記憶（格納）する（図７，０３）。
【００５３】
その後、ＦＰＧＡ１６は、終了フラグを検出し（図７，０４）、データ受信を完了すると（図７，０５）、データ受信の完了をＣＰＵ１１に通知する（図８（３））。ＣＰＵ１１は、メモリ１２（受信バッファ）からデータを読み出し、ＦＣＳチェックを行う（０６）。
【００５４】
＜衝突により生じる問題＞
図８に示した構成が採用される場合、例えば、終了フラグをなすフラグシーケンスが衝突によって破損している場合には、図７の０４の処理にてＦＰＧＡ１６（通信制御部）は、終了フラグを検出できない。すなわち、受信データの終わりを認識できない。従って、ＣＰＵによるＦＣＳチェックも行われない。
【００５５】
従って、正常なデータが受信バッファに記憶されているにもかかわらず、終了フラグが検出されない結果、ＣＰＵ１１が受信バッファへのデータ記憶完了の通知を待ち受ける（受信バッファへのデータ記憶を認識できない）状態が継続する。この状態は、タイマＴのタイムアウトまで継続する。タイマＴのタイムアウトにより、実際に応答の受信があるにもかかわらず、応答がない（検索対象のＲＥＴ５は存在しない）と誤判定される可能性があった。
【００５６】
また、実際には受信バッファにてデータが受信されている（記憶されている）のに、終了フラグが検出できない結果、タイマＴのタイムアウトまで処理が進まない無駄な時間が
発生する。この結果、デバイススキャンが完了するまでの時間（応答を用いた処理が完了するまでの時間）が長時間化する可能性があった。以下の説明では、上記した問題を解決可能なＲＲＨ３の構成を中心に実施形態を説明する。
【００５７】
図９は、実施形態に係るＲＲＨ３Ａの構成例を示す。なお、図２に示したＲＲＨ３の一例と同じ構成については説明を省略する。ＲＲＨ３Ａのハードウェア構成として、図２に示したＲＲＨ３のハードウェア構成を適用できる。但し、ＣＰＵ１１によって実行される処理や、メモリ１２に記憶されるデータなどがＲＲＨ３と異なる。
【００５８】
実施形態に係るＲＲＨ３Ａでは、以下の構成を採用する。すなわち、デバイススキャンによるＲＥＴ５へのブロードキャストでのデータ送信時において、ＲＥＴ５からの応答を待ち受ける待ち受けタイマＴ１（以下単に「タイマＴ１」）を定義する。タイマＴ１は、メモリ１２に記憶されるソフトタイマであっても、ハードウェアのタイマが用意されても良い。タイマＴ１は、「同報送信が行われる場合に所定時間の計時を開始するタイマ」の一例である。
【００５９】
タイマＴ１の長さ（タイマＴ１によって計時される所定時間の長さ）は、適宜設定可能である。例えば、ＲＥＴ５からの応答有無を確実に判断できる程度に十分長い時間を定義する。タイマＴ１の計時は、ＲＥＴへのブロードキャストが行われる場合に開始される。例えば、タイマＴ１の計時は、ＲＥＴへのブロードキャスト送信の開始タイミングを中心とする所定の時間範囲に開始される。
【００６０】
また、メモリ１２には、受信バッファとして使用される領域以外に、受信バッファの記憶内容が記憶される退避バッファＡ及び退避バッファＢが設けられる。退避バッファＡには、ブロードキャスト送信時における受信バッファの記憶内容が記憶される。退避バッファＡへの記憶開始タイミングは、例えば、ブロードキャストされるデータの送信時刻を中心とした所定時間範囲から選択される。退避バッファＢには、タイマＴ１のタイムアウト時における受信バッファの記憶内容が記憶される。退避バッファＢへの記憶開始タイミングは、例えば、タイムアウトから所定時間内の範囲から選択される。但し、各退避バッファＡ，Ｂの記憶開始タイミングは、上述した時間範囲以外でも良い。受信バッファは「第１の記憶部」の一例であり、退避バッファＡは「第２の記憶部」の一例である。すなわち、一例として、メモリ１２が「第１の記憶部」及び「第２の記憶部」として使用されている。なお、二つのメモリが第１及び第２の記憶部として用いられても良い。
【００６１】
ＣＰＵ１１は、プログラムを実行することによって、ＲＥＴ通信制御部３１と、ＲＥＴ受信データチェック部３２と、ＲＥＴ制御トラヒック監視部３３として動作する。ＲＥＴ通信制御部３１は、デバイススキャン全体の制御に係る処理を行う。ＲＥＴ受信データチェック部３２は、タイマＴ１のタイムアウト（満了）時に、退避バッファＡ及び退避バッファＢの記憶内容の比較結果に基づきデータの受信の有無を判定する。
【００６２】
ＣＰＵ１１は、「制御装置」，「制御部」，「コントローラ」，「プロセッサ」，「判定部」，「設定部」の一例である。ＣＰＵは、ＭＰＵ（Microprocessor）、プロセッサとも呼ばれる。ＣＰＵは、単一のプロセッサに限定される訳ではなく、マルチプロセッサ構成であってもよい。また、単一のソケットで接続される単一のＣＰＵがマルチコア構成を有していても良い。ＣＰＵで行われる処理の少なくとも一部は、ＣＰＵ以外のプロセッサ、例えば、Digital Signal Processor(DSP)、Graphics Processing Unit（GPU）、数値演算プロセッサ、ベクトルプロセッサ、画像処理プロセッサ等の専用プロセッサで行われても良い。
【００６３】
また、ＣＰＵで行われる処理の少なくとも一部は、集積回路（ＩＣ）、その他のディジ
タル回路で行われても良い。また、集積回路やディジタル回路はアナログ回路を含んでいても良い。集積回路は、ＬＳＩ，Application Specific Integrated Circuit（ASIC），
プログラマブルロジックデバイス（ＰＬＤ）を含む。ＰＬＤは、例えば、Field-Programmable Gate Array(FPGA)を含む。ＣＰＵ１１で行われる処理の少なくとも一部は、プロセ
ッサと集積回路との組み合わせにより実行されても良い。組み合わせは、例えば、マイクロコントローラ（ＭＣＵ），ＳｏＣ（System-on-a-chip），システムＬＳＩ，チップセットなどと呼ばれる。
【００６４】
＜ＲＲＨにおける処理＞
図１０，図１１，図１２は、デバイススキャン時におけるＣＰＵ１１の処理例を示すフローチャートである。図１０に示すように、ＣＰＵ１１は、デバイススキャンを開始すると、００１の処理において、検索対象のユニークＩＤを定義する。００２の処理において、ＣＰＵ１１は、検索対象のビットマスク情報（ビットマスクパターンとも呼ぶ）を定義する。なお、００１の処理と００２の処理とは順序が逆であっても良い。
【００６５】
００３の処理では、ＣＰＵ１１は、退避バッファＡ及び退避バッファＢの記憶内容をクリアする。００４の処理では、ＣＰＵ１１は、受信バッファの記憶内容を退避バッファＡに退避（記憶）する。
【００６６】
例えば、ＣＰＵ１１は、通信フレーム（図５）のアドレス部（Ａ）にセットされる通信フレームのアドレスを参照する。デバイススキャンでは、通信フレームはブロードキャスト（同報送信）されるので、その値は、ブロードキャストを指定する値（0xFF）である。一例として、ＣＰＵ１１が、アドレスがブロードキャストであることを認識することを条件に、受信バッファの記憶内容を退避バッファＡへ退避する構成を採用できる。但し、ブロードキャストアドレスの認識以外の事象を退避の条件乃至契機としても良い。
【００６７】
００５では、データ送信処理が行われる。すなわち、ＣＰＵ１１は、ＦＰＧＡ１６（通信制御部）に対し、ユニークＩＤ及びビットマスク情報のブロードキャストを指示する。ＦＰＧＡ１６は、ユニークＩＤ及びビットマスク情報がＩＮＦＯフィールドに設定された問い合わせデータの通信フレームを生成し、通信ＩＦ１７を介してＲＥＴ１５へ送信する。
【００６８】
通信フレームは、デイジーチェーンを介してＲＥＴ＃１，ＲＥＴ＃２，及びＲＥＴ＃３に到達する。問い合わせデータの通信フレームのアドレスがブロードキャストであるので、問い合わせデータの通信フレームは、ＲＥＴ＃１，ＲＥＴ＃２，及びＲＥＴ＃３のそれぞれにて、自装置向けの情報として扱われる。
【００６９】
００６では、ＣＰＵ１１は、タイマＴ１による所定時間の計時を開始させ、問い合わせデータに対する応答のデータを含む通信フレームの受信待ち状態となる（００７）。但し、タイマＴ１の計時開始は、問い合わせデータの通信フレームの送信に先立ちなされても良い。換言すれば、００５と００６とは処理順が逆でも良い。なお、００６の処理は、図９に示したＲＥＴ制御トラヒック監視部３３として動作するＣＰＵ１１によってなされる。００６の処理の詳細は後述する。
【００７０】
００８では、ＣＰＵ１１は、ＦＰＧＡ１６から、応答のデータが受信バッファに記憶されたこと（データ記憶完了：図８（３））が通知されたか否かを判定する。データ記憶完了が通知された場合には（００８のＹ）、ＣＰＵ１１は、タイマＴ１を停止する（００９）。さらに、０１０において、ＣＰＵ１１は、受信データの衝突判定を行う。衝突判定は、例えば、フラグシーケンス以外の部分のデータ（固定値）が異常な値を示す（破損している）か否かの判定を以て行うことができる。但し、上記以外の方法で衝突判定を行うこ
とができ、衝突判定の方法に制限はない。
【００７１】
０１１では、ＣＰＵ１１は、データ衝突無しか否かを判定し、データ衝突がないと判定される場合に、ＣＰＵ１１は、受信バッファに記憶されたデータ（応答のデータ）を取得し、処理を終了する。但し、０１２の時点で、ユニークＩＤを形成する全てのビットに対する検索が完了していない場合には、処理が００１から再開され、０１２で得られたビット以外のビットに係る検索が継続される。
【００７２】
００８で、データ受信がないと判定される場合には、処理が０１３に進む。０１３では、ＣＰＵ１１は、タイマＴ１がタイムアウトか否かを判定する。タイマＴ１がタイムアウトと判定される場合には、０１４に処理が進み、そうでない場合には、処理が００８に戻る。
【００７３】
０１４の処理では、ＣＰＵ１１は、タイマＴ１のタイムアウトを契機に、その時点での受信バッファの記憶内容を退避バッファＢに退避（記憶）する。退避バッファＢに退避する理由は、受信バッファに応答データが記憶されている場合に、さらなるデータの衝突が発生し、受信バッファに記憶されたデータの情報部が破損するのを回避するためである。
【００７４】
０１５では、ＣＰＵ１１は、退避バッファＡの記憶内容と退避バッファＢの記憶内容とを比較する。０１６では、ＣＰＵ１１は、記憶内容が不一致か否か（受信バッファの記憶内容が問い合わせデータの同報送信の前後で変化しているか否か）を判定する。不一致である場合、受信バッファの記憶内容が、応答のデータで上書きされていると判断できる。これに対し、記憶内容が一致する場合、同報送信に対する応答が受信されていないと判断できる。このように、応答が実際に受信されているか否かを、退避バッファＡ及びＢの記憶内容の比較で判定することができる。
【００７５】
０１６において、記憶内容が不一致と判定される場合には、処理が０１７に進み、そうでない場合には、処理が００１に戻る。この場合、応答がない、すなわち検索対象のユニークＩＤのビットを有するＲＥＴ５が存在しないと判定し、今回のユニークＩＤを用いた検索は終了し、別のユニークＩＤを用いた検索が行われる。なお、０１４、０１５、０１６の処理が、ＣＰＵ１１によって行われる、ＲＥＴ受信データチェック部３２としての動作乃至処理である。０１４〜０１６、００６を除く処理が、ＣＰＵ１１によって行われるＲＥＴ通信制御部３１としての処理である。
【００７６】
０１７では、ＣＰＵ１１は、退避バッファＢに記憶されたデータに対するＦＣＳチェックを行い、チェック結果が正常か否かを判定する（０１８）。ＦＣＳチェックの結果が正常を示す場合には、ＣＰＵ１１は、退避バッファＢに記憶されたデータを応答のデータ（ユニークＩＤの一部を示すデータ）として取得し、処理を終了する。但し、この時点でユニークＩＤ全体が特定されていない場合には、００１以降の処理が再開され、残りのビットに対する００１以降の処理が行われる。
【００７７】
０１８においてチェック結果が正常でない（エラーがある）と判定される場合には、ＣＰＵ１１は、退避バッファＢのデータは破損しているので取得は行わず、０２０に処理を進める。０２０では、ＣＰＵ１１は、今回のユニークＩＤの定義はそのままで、マスクされない範囲が広がるようにビットマスク情報（ビットマスクパターン）の定義を変更し、００３以降の処理をやり直す。これによって、衝突が回避され、正常な応答データが得られる可能性が高められる。
【００７８】
なお、ＦＣＳチェックにおけるデータは、次のようにして抽出される。受信バッファ（退避バッファＢ）には、図５に示したフォーマット中の両端のフラグシーケンスを除いた
部分が記憶されていると仮定する。
【００７９】
この場合、アドレス部（Ａ）の１バイト、制御部（Ｃ）の１バイト，情報部（ＩＮＦＯ）のヘッダ情報（ＦＩ，ＧＩ，ＧＬ）の３バイトの直後がオフセット位置（データの開始位置）となる。また、データ終了位置は、オフセット位置からＧＬによって特定されるデータ長に合致する位置となる。
【００８０】
図１０，図１１及び図１２に示した処理では、ＲＥＴ５に問い合わせのデータを送信する場合にタイマＴ１を起動し、予め受信バッファの内容を退避バッファＡに退避させておおく。応答なくタイマＴ１が満了した場合に、受信バッファの内容を退避バッファＢに退避させて、退避バッファＡの記憶内容と退避バッファＢの記憶内容とを比較する。両者が不一致であれば、受信バッファに応答のデータが受信されている（記憶されている）と判定し、一致であれば、応答がなかったと判定する。これによって、ＦＰＧＡ１６によって応答のデータの受信（終了フラグ）が検出されない場合であっても、実際の応答データの受信の有無（受信バッファに応答のデータが届いているか）を判定することができる。
【００８１】
そして、上述した手法で取り出したデータに対するＦＣＳチェックを行い、結果が正常であれば、単一のＲＥＴからの応答として扱うことが可能である。これに対し、ＦＣＳチェックの結果が正常でなければ、複数のＲＥＴからの応答の衝突による破損と判定し、マスクされない範囲を変更して、再検索が行われる。
【００８２】
＜タイマＴ１の計時時間の変更＞
タイマＴ１によって計時される時間長（タイマ値ともいう）は、例えば十分なマージンを有するように設定される。この場合、タイマＴ１が満了するまでの時間に対して十分に短い時間でＲＥＴから応答が受信される。これに対し、応答がない場合には、タイマＴ１が満了するまでの無駄な時間を待ち、デバイススキャンの終了時期が遅れる問題が起こり得る。
【００８３】
このため、タイマＴ１のタイマ値を可変とし、タイマＴ１の通常のタイマ値（“ｔ１”とする、「所定時間」の一例）の長さを、ＲＲＨ３Ａの設置状況や、ＲＲＨ３Ａを用いた無線端末と基地局１との通信状況に基づき変更する構成を採用する。
【００８４】
換言すれば、デバイススキャンやチルト角制御を行う（すなわち、ＲＲＨ３ＡとＲＥＴ５とで通信を行う）能性がある契機で、タイマ値ｔ１を、タイマ値ｔ１より短い時間ｔ１'に調整する。
【００８５】
このような構成の採用によって、データの衝突によりＦＰＧＡ１６でデータ記憶完了が通知されない（受信が検出されない）場合に、退避バッファＡ及び退避バッファＢの記憶内容の比較に基づく判定が行われるタイミングを早めることができる。この結果、デバイススキャンの完了、ひいてはチルト角調整までの時間の短縮化を図ることができる。
【００８６】
チルト角の制御を行う契機としては例えば、以下が考えられる。
（第１の方法）ＲＲＨ３Ａ及びアンテナ４を新規に設置した場合（設置時のチルト角調整を想定）
ＲＲＨ３Ａを新規に設置してから閾値αの時間が経過するまで間、タイマ値ｔ１より短いタイマ値ｔ１'を使用する（ｔ１'＝ｔ１− t(α))。t(α）はｔ１の時間長より短い時
間に設定される。また、閾値αも装置設置環境に応じた適宜の値を採用できる。閾値αは、「無線通信装置が設置されてから一定時間」の一例である。ｔ１'は、一定時間経過後
に設定される長さｔ１より短い長さの所定時間の一例である。
【００８７】
図１３は、図１０の００６の処理（受信待ちタイマＴ１起動処理）の一例（第１の方法に係る処理）を示すフローチャートである。図１３に係る処理の前提として、ＲＲＨ３Ａが新規に設置された場合に設置時からの経過時間の計時が開始されているとする。１０１の処理では、ＣＰＵ１１は、設置時からの経過時間を取得する。
【００８８】
１０２の処理では、設置時からの経過時間が閾値αを超過しているか否かを判定する。１０２にて閾値αを超過していないと判定される場合、タイマＴ１が計時する所定時間としてｔ１'（ｔ１'＜ｔ１）が設定される（１０３）。１０２にて閾値αを超過していると判定される場合、タイマＴ１のタイマ値として、ｔ１'より長いｔ１が設定される。
【００８９】
（第２の方法）基地局１（ＲＲＨ３Ａ）を経由するトラフィックが所定範囲に上昇した場合
例えば、所定期間（例えば１日）あたりのＩＱデータ（ＢＢＵ２とＲＲＨ３Ａとを接続するＣＰＲＩ上のＡｘＣコンテナ）の使用状況（ＲＲＨ３Ａを用いたトラフィック量）、チルト角制御の有無、及びＲＥＴ５からの応答データの衝突の有無を監視する。そして、一定時間（例えば１時間）毎の統計データを取り、タイマ値ｔ１'の時間長を決定する。
【００９０】
例えば、一定時間（例えば１時間）毎に、ＩＱデータの使用状況，チルト角制御の有無，衝突の有無の監視結果を示す情報を取得し、１日（２４時間分）の統計データを作成する。例えば、毎日、サービス影響の少ないと見られる、時刻０：００に前日の統計情報を元に１時間当たりのｔ１'の値を決定する。なお、「１日」や「１時間」は例示であり、
これらより長い時間や短い時間を設定し得る。
【００９１】
例えば、図１４に示すような２４時間のｔ１'の管理テーブルをメモリ１２に記憶する
。ＣＰＵ１１は、各時刻に対応するｔ１'の決定に用いるｔ（β）の値を、前日の１時間
毎の統計情報により決定する。１時間は、「単位時間」の一例である。
【００９２】
例えば、例１として、図１５に示すような、ＩＱ（ＡｘＣコンテナ）使用数，チルト制御の有無，衝突の有無とｔ（β）との関係を示すテーブルＴＢ１がメモリ１２に記憶される。ＣＰＵ１１は、１時間毎の統計情報に合致するレコード（エントリ）をテーブルから抽出し、抽出したエントリに含まれるｔ（β）の値を採用する。ＩＱ（ＡｘＣコンテナ）使用数は、「無線通信装置を用いた通信のトラフィック量」の一例である。
【００９３】
ＩＱ（ＡｘＣコンテナ）使用数が少ない範囲（例：０〜７）では、トラヒック量が小さいため、チルト角の制御が行われる可能性が低い。したがって、前日の統計でチルト角の制御及びデータ衝突の少なくとも一方が自裁に発生していた時間においてタイマ値ｔ１より短いがタイマ値ｔ１'が使用されるように、t(β)の値が設定される。
【００９４】
ＩＱ（ＡｘＣコンテナ）使用数が多い範囲（例：８〜１５）では、トラヒック量が大きいため、前日の統計でチルト角の制御がなされていなくても、チルト角制御やデータ衝突が発生する可能性が高い。このため、タイマ値ｔ１より短いタイマ値ｔ１'が使用あれる
ように、t(β)の値が設定される。
【００９５】
別の例（例２）として、図１６に示すように、チルト角の制御回数と、データ衝突回数とｔ（β）との関係を示すテーブルＴＢ２をメモリ１２に記憶しても良い。そして、ＣＰＵ１１は、前日の同時刻における統計情報と合致するエントリを抽出し、抽出したエントリ中のｔ（β）を採用しても良い。
【００９６】
図１７は、図１０の００６の処理（受信待ちタイマＴ１起動処理）の一例（第２の方法に係る処理）を示すフローチャートである。０３１の処理では、ＣＰＵ１１は、メモリ１
２に記憶されている前日の統計データを取得する。統計データは、ＣＰＵ１１が生成してメモリ１２に記憶するようにしても良く、ＲＲＨ３Ａ（基地局１）の外部で作成されたデータがメモリ１２に記憶されるようにしても良い。
【００９７】
０３２の処理では、ＣＰＵ１１は、上記したテーブルＴＢ１やテーブルＴＢ２と、前日統計データとを用いて、タイマＴ１の調整量ｔ（β）を決定する（テーブルから統計データに合致するｔ（β）の値を取得する）。０３３の処理では、ＣＰＵ１１は、ｔ１の値からｔ（β）を減じてｔ１'の値を求める。０３４の処理では、ＣＰＵ１１は、ｔ１'の値をタイマ値ｔ１に設定する（タイマＴ１のタイマ値に設定する）。
【００９８】
図１８は、統計データ取得の例を示すフローチャートである。図１７の処理はＣＰＵ１１によって実行される。０４１では、ＣＰＵ１１は、メモリ１２に記憶されている、統計データを記憶するカウント領域を示すｊの値を初期値０に設定するとともに、チルト角制御有無及び衝突有無をそれぞれ示すフラグ値をＯＦＦ（“０”）に設定する。
【００９９】
カウント領域は、統計データの集計単位毎に設けられる。例えば、図１３の例では、１時間毎に２４時間分（１日分）の統計データが作成される。この場合、２４個のカウント領域が設けられる。各カウント領域には、チルト角の制御回数をカウントする第１カウンタ値と、データの衝突回数をカウントする第２カウンタ値と、チルト角の制御の有無を示すフラグ（第１フラグ）と、衝突の有無を示すフラグ（第２フラグ）とが格納される。
【０１００】
０４２では、ＣＰＵ１１は、１時間を計時する１Ｈタイマを起動する。０４３では、ＣＰＵ１１は、チルト角の制御がなされたか否かを判定する。チルト角の制御がなされたと判定される場合には、ＣＰＵ１１は、第１カウンタ値をインクリメント（＋１）するとともに、チルト角制御有無のフラグをＯＮ（“１”）に設定する（０４４）。チルト角の制御がないと判定される場合には、処理が０４５に進む。
【０１０１】
０４５では、ＣＰＵ１１は、データの衝突が発生したか否かを判定する。データの衝突が発生したと判定される場合には、ＣＰＵ１１は、第２カウンタ値をインクリメント（＋１）するともに、衝突有無のフラグをＯＮ（“１”）に設定する（０４６）。衝突がない場合には、処理が０４７に進む。
【０１０２】
０４７では、ＣＰＵ１１は、１Ｈタイマがタイムアウト（Ｔ．Ｏ．）したか否かを判定する。このとき、１Ｈタイマがタイムアウト（Ｔ．Ｏ．）したと判定される場合には、処理が０４８に進み、そうでない場合には、処理が０４３に戻る。
【０１０３】
０４３〜０４７の処理によって、１時間当たりのチルト角制御回数、衝突回数、チルト角制御の有無、衝突の有無を示す統計データが作成される。０４８では、ＣＰＵ１１は、カウント領域ｊの値をインクリメントして、処理を０４９に進める。
【０１０４】
０４９では、ＣＰＵ１１は、２４時間（２４Ｈ）を計時する２４Ｈタイマがタイムアウトしたか否かを判定する。２４Ｈタイマがタイムアウトしていないと判定される場合には、処理が０４２に戻り、次のカウント領域（次の１時間）に対する統計データの生成が開始される。これに対し、２４Ｈタイマがタイムアウトしている場合には、処理が０５０に進む。
【０１０５】
０５０では、ＣＰＵ１１は、０４１〜０４９の処理によって得られた２４時間分（前日分）のカウンタ領域の値がメモリ１２に形成された保存領域に退避させる。前日分の統計データを用いて、図１６の処理が行われる。
【０１０６】
＜実施形態の効果＞
実施形態に係るＲＲＨ３Ａによれば、応答の受信が検出（データ記憶完了が通知）されることなくタイマＴ１が満了した場合に、退避バッファＡの記憶内容と退避バッファＢの記憶内容とが比較される。両者が異なる場合には、実際に応答のデータが受信されていると判定される。これによって、応答の受信が検出されなくても、実際に応答が受信されているか否かを判定することができる。よって、応答のデータが受信されているにもかかわらず、応答がないと誤判定されることを回避することができる。
【０１０７】
また、実施形態に係るＲＲＨ３Ａによれば、ＲＲＨ３Ａの設置状況、或いは、ＲＲＨ３を用いた通信状況（トラフィック量）、チルト角の制御有無，及び衝突の有無に基づいてタイマＴ１のタイマ値（時間長）を変更する。これによって、タイマＴ１がタイムアウトするまで無駄な待ち時間をなくすことができる。よって、デバイススキャン完了までの時間、デバイススキャン結果（ユニークＩＤ）を用いたチルト角制御に要する時間（応答を用いた処理が完了するまでの時間）の短縮化を図ることができる。
【０１０８】
なお、図１７に示した処理は、テーブルＴＢ１及びテーブルＴＢ２の双方に対応可能な処理が示されている。もっとも、テーブルＴＢ１に合わせてチルト角制御や衝突の回数のカウントが省略されたり、テーブルＴＢ２に合わせてチルト角制御や衝突の有無の記録を省略されたりしても良い。０４３及び０４４の処理と、０４５及び０４６の処理の順序は逆でも良い。
【０１０９】
なお、上記例では、トラフィック量、チルト角の制御有無，及び衝突の有無に基づきｔ１'を決定していた。当該構成に代えて、トラフィック量に基づきｔ１'を決定したり、トラフィック量と、チルト角の制御有無及び衝突の有無のいずれか一方に基づきｔ１'を決
定したりしても良い。なお、実施形態では、ＲＲＨとＢＢＵとを含む基地局について説明したが、基地局はＢＢＵとＲＲＨが一体であるものでも良い。実施形態で説明した構成は適宜組み合わせることができる。
【符号の説明】
【０１１０】
１・・・無線基地局
２・・・ＢＢＵ
３，３Ａ・・・ＲＲＨ（無線通信装置）
４・・・アンテナ
５・・・ＲＥＴ
１１，２２・・・ＣＰＵ
１２，２３・・・メモリ
１３・・・ＣＰＲＩインタフェース
１４，１６・・・ＦＰＧＡ
１５・・・ＲＦ回路
１７，２１・・・通信ＩＦ
２４・・・コントローラ
２５・・・モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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