(57)【要約】【課題】短時間で確実に潜在不良をスクリーニングし、かつ半導体装置の製造不良コストを抑制する半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体基板に半導体装置が完成する前の製造工程中に、スクリーニング対象の構造が形成された段階で、ウェハ単位でゲート絶縁膜の潜在欠陥のスクリーニングを一挙に行い、半導体装置完成品の電気特性試験時に初期不良品として顕在化させる。【選択図】図１
2018133559.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ形状の半導体基板上にゲート絶縁膜とゲート電極膜を有する半導体装置の製造方法であって、
前記ウェハ形状の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を含む前記ウェハ形状の半導体基板の全面にゲート電極膜を形成する工程と、
前記ゲート電極膜を形成する工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記ゲート電極膜と前記ウェハ形状の半導体基板の裏面との間に電位差を設け、前記ゲート絶縁膜に電界を印加することで前記ゲート絶縁膜をスクリーニングする工程と、
前記スクリーニングを施した前記ウェハ形状の半導体基板を判定する工程と、
前記判定する工程の後に、前記ゲート電極膜をパターニングする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜を形成する工程と前記スクリーニングする工程との間に、前記ウェハ形状の半導体基板の裏面および表面周辺部に形成された前記ゲート電極膜と前記ゲート絶縁膜を除去する工程を備え、前記除去する工程においては、前記ウェハ形状の半導体基板の端面から前記ゲート絶縁膜の端面までのゲート絶縁膜除去幅を前記ウェハ形状の半導体基板の端面から前記ゲート電極膜の端面までのゲート電極膜除去幅より小さくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記判定する工程は、前記電界の印加時間に対する前記半導体基板と前記ゲート電極の間に流れる電流が所定の印加時間までに飽和する場合を良ウェハと判定し、飽和しない非飽和の場合を不良ウェハと判定することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不良ウェハの割合が所定値以上の場合、前記不良ウェハと同時処理されたロット、もしくはバッチを廃棄することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不良ウェハの割合が所定値以上の場合、前記不良ウェハが通過した個別工程において汚染原因の特定と除去をすることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法により製造された半導体装置。
【請求項７】
表面および裏面を有するウェハ形状の半導体基板と、
前記半導体基板の前記表面のみに設けられたゲート絶縁膜と、
前記半導体基板の前記表面において、前記ゲート絶縁膜の上に設けられたゲート電極膜と、
を有し、
前記半導体基板の前記表面において、前記ウェハ形状の半導体基板の端面から前記ゲート絶縁膜の端面までのゲート絶縁膜が除去されている領域の幅となるゲート絶縁膜除去幅が、前記ウェハ形状の半導体基板の端面から前記ゲート電極膜の端面までのゲート電極膜が除去されている領域の幅となるゲート電極膜除去幅より小さいことを特徴とする半導体装置。
【請求項８】
ウェハ形状の半導体基板上にゲート絶縁膜とゲート電極膜を有する半導体装置の製造方法であって、
前記ウェハ形状の半導体基板上に第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜を含む前記ウェハ形状の半導体基板の全面に第一のゲート電極膜を形成する工程と、
前記第一のゲート電極膜を形成する工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記第一のゲート電極膜と前記ウェハ形状の半導体基板の裏面との間に電位差を設け、前記第一のゲート絶縁膜に電界を印加することで前記第一のゲート絶縁膜をスクリーニングする工程と、
前記スクリーニングを施した前記ウェハ形状の半導体基板を判定する工程と、
前記判定する工程の後に、前記第一のゲート電極膜をパターニングする工程と、
前記第一のゲート電極膜をパターニングする工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記第一のゲート絶縁膜を、少なくとも第二のゲート絶縁膜を形成しようとする領域から除去する工程と、
前記第一のゲート絶縁膜を除去した後、前記ウェハ形状の半導体基板上に第二のゲート絶縁膜を形成する工程と、
前記第二のゲート絶縁膜を含む前記ウェハ形状の半導体基板の全面に第二のゲート電極膜を形成する工程と、
前記第二のゲート電極膜を形成する工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記第二のゲート電極膜と前記ウェハ形状の半導体基板の裏面との間に電位差を設け、前記第二のゲート絶縁膜に電界を印加することで前記第二のゲート絶縁膜をスクリーニングする工程と、
前記スクリーニングを施した前記ウェハ形状の半導体基板を判定する工程と、
前記判定する工程の後に、前記第二のゲート電極膜をパターニングする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
さらに、前記第二のゲート電極膜をパターニングする工程の後、先に形成されたゲート絶縁膜の除去と、
前記ウェハ形状の半導体基板上に新たなゲート絶縁膜を形成する工程と、
前記新たなゲート絶縁膜を含む前記ウェハ形状の半導体基板の全面に新たなゲート電極膜を形成する工程と、
前記新たなゲート電極膜を形成する工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記新たなゲート電極膜と前記ウェハ形状の半導体基板の裏面との間に電位差を設け、前記新たなゲート絶縁膜に電界を印加することで前記新たなゲート絶縁膜をスクリーニングする工程と、
前記スクリーニングを施した前記ウェハ形状の半導体基板を判定する工程と、
前記判定する工程の後に、前記新たなゲート電極膜をパターニングする工程と、
を複数回繰り返す工程を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記複数回繰り返して形成されるゲート絶縁膜が、第一のゲート絶縁膜よりも第二のゲート絶縁膜の厚さが薄くなるように、あるいは後から形成されるゲート絶縁膜の厚さがより薄くなるように形成されることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記繰返して形成されたゲート絶縁膜のスクリーニング電圧が、第一のゲート絶縁膜のスクリーニング時よりも第二のゲート絶縁膜のスクリーニング時の方が高くなるように、あるいは後から形成されるゲート絶縁膜のスクリーニング時の方がより高くなるように印加されることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１２】
請求項８乃至１１のいずれか１項に記載の半導体装置の製造方法により製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ウェハ形状におけるスクリーニング工程を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路などのＭＩＳトランジスタやＭＩＳ容量素子からなる半導体装置に対し、ゲート絶縁膜欠陥に起因する初期不良や潜在不良を含む半導体装置を選別し取り除くために、少なくとも半導体基板上に半導体装置を完成させた後、半導体装置の機能確認試験において不良品をスクリーニングする工程を導入することがある。
【０００３】
例えば、薄い円盤状であるウェハに加工された半導体基板の上に形成されたＭＩＳトランジスタやゲート絶縁膜を誘電体とした容量素子を含む半導体装置を公知の技術によって形成し、少なくとも所望の半導体装置として機能する事が期待される状態にする。
【０００４】
続いて、複数の半導体装置が形成されたウェハ状態のまま、もしくは個別の半導体装置に加工し、半導体装置が所望の機能を果たすかどうか電気特性の試験を実施し半導体装置の良品と不良品の選別を行う。この電気特性試験の項目の一つとして、前述のゲート絶縁膜欠陥に起因する初期不良や潜在不良のスクリーニングが含まれる。
【０００５】
この時、半導体装置完成時点で明らかな欠陥によりゲート絶縁膜の絶縁性が損なわれているＭＩＳトランジスタやＭＩＳ容量素子は、欠陥を有する対象素子の高リーク電流などにより所望の素子機能を果たせない為、半導体装置の電気特性機能試験において初期不良として顕在化させスクリーニングする事が可能である。
【０００６】
一方、半導体装置完成時点でゲート絶縁膜の絶縁性は維持されているものの、例えば半導体基板中の結晶欠陥やゲート絶縁膜形成の前後工程での不具合に起因した局所的な薄膜絶縁膜部や汚染された絶縁膜部を内在したＭＩＳトランジスタやＭＩＳ容量素子を含んでいても、初期不良として顕在化せず前述した一過性の電気特性機能試験では良品判定される。しかし、本来必要な品質、例えば絶縁耐圧寿命を確保した絶縁膜を備えていない為、製品出荷後の実使用中に不良が顕在化する潜在不良を有する半導体装置となる可能性が高い。
【０００７】
このような潜在不良を有する半導体装置も出荷前にスクリーニングすべく、実際の動作状態に対し、負荷を大きくすることで、故障に至る時間を加速させたバーンイン試験、例えば高温下、比較的高い電源電圧下などで一定時間動作試験を行い、品質の低いゲート絶縁膜を破壊に至らしめて不良として顕在化させ除去している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０５−７４８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に示された半導体装置の製造方法では以下に示す不具合を有する。
（１）ウェハプロセスが終了した個別半導体装置毎にスクリーニングを行うので、半導体装置の電気特性試験時間が長くなってしまう。
【００１０】
（２）完成した半導体装置を構成するＭＩＳトランジスタなどの耐圧、例えばソース・ドレインの接合耐圧に律速され印加可能な電圧が比較的低くなり、スクリーニングの電界加速が不十分で、長時間印加が必要になる、もしくはスクリーニング不足により潜在不良が顕在化されない。
【００１１】
（３）スクリーニングによる不良が多発した場合、単なる点欠陥ではなく製造工程中の不具合によるゲート絶縁膜の膜質自体の劣化や異常が懸念されるが、半導体装置完成品での不良品排除となる為、不良コストが大きくなる。また、不具合の顕在化が完成品によるため工程内不具合に気づくのが遅くなり、その間、不良品を製造し続けてしまう可能性がある。
【００１２】
そこで本願発明においては、短時間で確実に潜在不良をウェハ全体において一挙にスクリーニングし、かつ半導体装置の製造不良コストを抑制する半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記課題を解決する為に本発明では、潜在不良をウェハ全体において一挙にスクリーニングするため、以下に記載する手段をとる。
ウェハ形状の半導体基板上にゲート絶縁膜とゲート電極膜を有する半導体装置の製造方法であって、
前記ウェハ形状の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を含む前記ウェハ形状の半導体基板の全面にゲート電極膜を形成する工程と、
前記ゲート電極膜を形成する工程の後に、前記ウェハ形状の半導体基板の全面に形成されている前記ゲート電極膜と前記ウェハ形状の半導体基板の裏面との間に電位差を設け、前記ゲート絶縁膜に電界を印加することで前記ゲート絶縁膜をスクリーニングする工程と、
前記スクリーニングを施した前記ウェハ形状の半導体基板を判定する工程と、
前記判定する工程の後に、前記ゲート電極膜をパターニングする工程と、
を備えることを特徴とする半導体装置の製造方法とした。
【００１４】
また、上記製造方法により製造された半導体装置とした。
【発明の効果】
【００１５】
上記手段によって、以下に記載する効果が得られる。
（１）ウェハ単位でスクリーニングを行うのでチップあたりの実効スクリーニングテスト時間が短い。
【００１６】
（２）スクリーニング対象構造のみが形成された状態なので十分な電界加速条件でスクリーニングでき、必要以上にスクリーニング電圧の長時間印加を行う必要がない上、潜在欠陥の確実な顕在化が可能となり半導体装置完成品の電気特性試験時に初期不良品として排除できる。
【００１７】
（３）半導体装置の製造工程途中でスクリーニング結果が判明し、点欠陥ではなく例えばゲート絶縁膜質の異常があった場合、工程異常に気づくのが早くなり改善行為を速やかに行う事ができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第一の実施形態に係る半導体装置の製造方法を示す工程フロー図である。
【図２】本発明の第一の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係るスクリーニングにおける電流−電圧特性図である。
【図４】本発明の実施形態に係る半導体基板端部および裏面のゲート電極膜除去を説明する図である。
【図５】本発明の第二の実施形態に係る半導体装置の製造方法を示す工程フロー図である。
【図６】本発明の第二の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の第一の実施形態に係る半導体装置の製造方法を示す工程フロー図である。半導体基板上に半導体装置の要素となるＭＩＳトランジスタやＭＩＳ容量素子を製造するにあたり、ＭＩＳトランジスタやＭＩＳ容量を構成するゲート絶縁膜形成の前に必要な半導体装置の構造を公知の技術によって作り込んでおく。
【００２０】
例えばＮチャネル型ＭＩＳトランジスタを含む半導体装置を製造する際、まず、Ｐ型半導体基板１を用意する。一般には薄い円盤状であるウェハに加工されたシリコンからなる半導体基板を用いることが多い（工程Ａ）。
【００２１】
用意したＰ型半導体基板上に、ＭＩＳトランジスタのしきい値を所望の値とする為に必要であれば基板より高濃度のＰ型ウェル領域を不純物注入や拡散工程を経て形成したり、ＭＩＳ容量の下部電極となる半導体基板表面を所望の極性の所望の不純物濃度の拡散層などを公知の技術で形成したり、更にＭＩＳトランジスタやＭＩＳ容量素子間の素子分離領域２を、例えばＬＯＣＯＳやＳＴＩといった技術で形成する（工程Ｂ）。
【００２２】
次に、半導体基板全面にＭＩＳトランジスタやＭＩＳ容量を構成するゲート絶縁膜３を公知の技術により形成する。ゲート絶縁膜は、例えば熱酸化やデポジションによるシリコン酸化膜や、シリコン窒化膜、シリコン酸窒化膜やその他絶縁性を有する膜で、単層膜や複層膜によらずゲート絶縁膜として機能させるものであれば何でも良く、膜厚もＭＩＳトランジスタやＭＩＳ容量素子の仕様を満たすものであれば制限は必要ない。またこの時、ゲート絶縁膜形成前の洗浄など、必要に応じて実施しておく（工程Ｃ）。
【００２３】
このゲート絶縁膜形成工程において、例えば下地となる半導体基板表面にＣＯＰ(Crystal Originated Particle)欠陥や異物が存在すると、ＣＯＰ欠陥や異物付着箇所におけるゲート絶縁膜形成が阻害され、潜在不良の要因となる局所的に所望のゲート絶縁膜厚より薄い膜が形成されてしまう。
【００２４】
次に、ゲート絶縁膜３上に、ゲート電極膜４を半導体基板全面に公知の技術により形成する。ゲート電極膜は、例えば不純物を含んだ多結晶シリコンや、多結晶シリコン表面に高融点金属膜を形成した膜、その他金属性膜などで、単層膜や複層膜によらずゲート電極膜として機能させるものであれば何でも良く、膜厚も半導体装置の所望の仕様を満たすものであれば制限は必要ない（工程Ｄ）。
【００２５】
このゲート電極膜形成工程において、例えば下地となるゲート絶縁膜表面やゲート絶縁膜とゲート電極膜との界面近傍に異物などがあると、潜在不良の要因となる異物からの汚染によるゲート絶縁膜の膜質の劣化が生じる。また、ゲート電極膜形成からそれ以降の製造工程での異物からゲート絶縁膜への物理ストレスにより局所的なゲート絶縁膜の薄膜化などが発生することもある。
【００２６】
引き続き、ゲート電極膜４のパターニング前にゲート絶縁膜３のスクリーニングを実施する。スクリーニングの方法は、ウェハ形状の半導体基板の裏面と半導体基板表面の全面に設けられたゲート電極膜を各々電極として、両電極に挟まれたゲート絶縁膜に電圧を印加する事で行う。その際、半導体基板であるウェハの表面全面に形成したゲート電極膜が、ウェハ端部で裏面に回り込むなどして半導体基板とショートしないよう、ウェハの表面端部のゲート電極膜を取り除いたり、あるいはウェハ端部の表面から側面および裏面にかけて素子分離領域と同程度の絶縁膜を形成したりするなどしておく事が望ましい（工程Ｅ）。
【００２７】
ここで、本発明の実施形態に係るウェハ端部のゲート電極膜の除去について図４を用いて説明する。図４（ａ）に示すように、ゲート絶縁膜３およびゲート電極膜４が表面および裏面に積層された半導体基板１を裏面が上向きになるように配置して５０ｒｐｍから５００ｒｐｍで回転させつつ、窒素吹出しノズル８から半導体基板１の表面の周囲に窒素ガスを吹き付ける。そして、半導体基板１の裏面にポリシリコンからなるゲート電極膜４のエッチング液７となるフッ酸と硝酸の混合液を滴下すると、半導体基板１の裏面全体に拡がり、表面の周辺部まで回り込む。この時の回り込み量は半導体基板１の回転数と窒素ガスの吹付け位置や吹付け量等から決まる。半導体基板１の裏面および表面周辺部のゲート電極膜が除去されたら、エッチング液の供給を停止し、純水で洗浄する。
【００２８】
次いで、酸化膜からなるゲート絶縁膜３のエッチング液７となるフッ酸、あるいはＢＯＥ（バッファードフッ酸）を半導体基板１の裏面に滴下すると、半導体基板１の裏面全体に拡がり、表面の周辺部まで回り込む。
【００２９】
基板裏面および表面周辺部のゲート絶縁膜が除去されたら、エッチング液の供給を停止し、純水で洗浄して乾燥し、図４（ｂ）に示すような、半導体基板１の表面端部および裏面からゲート電極膜およびゲート絶縁膜を取り除いた半導体基板１を得る。図に示すように、半導体基板１端面からゲート絶縁膜３端面までのゲート絶縁膜除去幅Ｓ２を、半導体基板１端面からゲート電極膜４端面までのゲート電極膜除去幅Ｓ１より小さくすることで、後続工程での不具合発生を抑制できる。
【００３０】
ゲート絶縁膜除去幅Ｓ２がゲート電極膜除去幅Ｓ１より大きいとゲート電極膜４がオーバーハングとなり、このゲート電極膜４にパターニングを施すと、ゲート電極膜４端面で膜剥がれが生じ、これが欠陥となって歩留まり低下を招く。上記のように、ゲート絶縁膜除去幅Ｓ２がゲート電極膜除去幅Ｓ１より小さくすることで歩留まり低下を抑制することができる。
【００３１】
さらに、図２を用いて、本発明の第一の実施形態に係るスクリーニングにおける半導体基板１への電圧印加端子の取り方について説明する。半導体基板１の裏面を金属製チャック５に固定し、金属製チャックを一方の電極端子とし、半導体表面側からも半導体装置に接地させるプローブ６、つまり針状の金属端子をゲート電極膜４へ接触させ、電圧印加端子とする事ができる。半導体基板１の表面近傍には素子分離領域２が設けられており、半導体基板１および素子分離領域２の表面とゲート電極膜４の間にはゲート絶縁膜３が設けられている。
【００３２】
この時、印加電圧の低下を招く寄生抵抗を極力排除するため、プローバーの金属製チャック５に接する半導体基板１の裏面に付着あるいは形成された絶縁物や高抵抗導電物はあらかじめ除去しておく事が望ましい。更に、ゲート電極膜４に接地させるプローブ６も、少なくとも１本以上あれば電圧印加は可能であるが、寄生抵抗の影響を排除するため半導体基板１の表面全面に形成されたゲート電極膜４に満遍なく接地する複数本のプローブを、例えば０．１〜２０本／ｃｍ２の密度とする事が望ましい。
【００３３】
更に、ゲート電極膜４表面に直接プローブを接地するためゲート電極膜４に傷をつけてしまう可能性もあるが、後述の通り、スクリーニング後にゲート電極膜のパターニングを行ってゲート電極を形成するため、あらかじめプローブの位置をゲート電極膜４がパターニングによって除去される部分に設定しておけば、半導体装置完成品への傷の影響を防ぐ事ができる。
【００３４】
印加電圧の極性は、例えば前述のＮチャネル型ＭＩＳトランジスタやＰ型下部電極を持つＭＩＳ容量の場合、Ｐ型半導体基板をグランド電圧に、ゲート電極膜をグランド電圧に対し正電圧に印加してもスクリーニング効果を得る事ができるが、ゲート電極膜直下の半導体基板表面が空乏側となり半導体基板表面濃度が低いと空乏層が発生しやすくスクリーニング効率が低下するため、Ｐ型半導体基板をグランド電圧に、ゲート電極膜をグランド電圧に対し負電圧に印加する事でゲート電極直下の半導体基板表面が蓄積側となり、より効果的にゲート絶縁膜に電圧を印加する事ができるので望ましい。
【００３５】
尚、本実施例では半導体基板１をグランド電圧として、ゲート電極膜４の極性を指定した説明をしているが、本質は半導体基板１とゲート電極膜４の間の電位関係を維持すればよく、ゲート電極膜４をグランド電圧として、半導体基板１をそれに対し正・負電圧と置き換えても同様な効果を得ることができる。
【００３６】
ゲート絶縁膜の破壊モードには、ゲート絶縁膜厚に対して０〜３ＭＶ／ｃｍの低電界で破壊し初期不良となるＡモード、３〜８ＭＶ／ｃｍの中程度の電界で破壊し潜在不良となりうるＢモード、８ＭＶ／ｃｍ以上の高電界で絶縁膜の真性絶縁耐圧限界により破壊するＣモードがあり、破壊により絶縁性が失われゲート絶縁膜の機能を果たさなくなる。
【００３７】
前述した潜在不良となりうる局所的なゲート絶縁膜の薄膜化は、例えばＣＯＰ欠陥部や異物周辺箇所では所望の膜厚の０〜８０％程度となり、薄膜部の破壊電界は正常膜厚部の０〜８０％で真性耐圧限界に達する事になり、結果、このような欠陥を持つゲート絶縁膜の破壊モードがＡモードやＢモードとなる。
【００３８】
よって潜在不良部分をスクリーニングするには、薄膜部に対して真性絶縁耐圧以上の電界がかかる電圧を印加すれば良く、つまりは所望ゲート絶縁膜厚に対し３〜８ＭＶ／ｃｍの電界の電圧を印加することになり、これは正常膜厚の真性絶縁耐圧以下であるため正常絶縁膜部を破壊することなく、Ａモードも含めた不良箇所のスクリーニングが可能となる。
【００３９】
局所的な薄膜化の他、初期不良や潜在不良となりうるものにゲート絶縁膜の汚染などもあるが、絶縁膜厚が正常であっても絶縁膜質が異常なため、前述の３〜８ＭＶ／ｃｍに相当する電圧印加でスクリーニングが可能である。
【００４０】
図３は、本発明の実施形態に係るスクリーニングにおける電流−電圧特性図である。
スクリーニング時間は、前述の通りスクリーニング対象部にその膜厚に対する真性絶縁耐圧以上の電圧が印加されれば基本的には瞬時破壊に至るため長時間印加する必要はないが、スクリーニング対象薄膜部の膜厚や膜質劣化程度が半導体基板面内で異なることで、ある特定のスクリーニング電圧では破壊に至る時間が異なる事が考えられるため、例えば０．５ｍｓｅｃ〜２０ｓｅｃ程度印加すれば良い。
【００４１】
スクリーニングによって潜在不良箇所の破壊が進むと絶縁性がなくなる箇所が増えるため、例えば印加時間に対する半導体基板端子とゲート電極端子間の電流をモニターすると、図３のグラフの実線で示すように、ある印加時間まで電流が増加し、不良箇所のスクリーニングが完了して印加電圧に耐えうる正常部のみが残った時点で電流値は飽和する。よって、この電流をモニターし、飽和に至ったところをスクリーニング完了時点と判断する事ができる。
【００４２】
再び、図１を用いて工程フローを説明する。上述のように、所定の印加時間内に電流値が飽和する場合は次の判定工程（工程Ｆ）において良ウェハと判定する。また、最適なスクリーニング電圧を印加しているにもかかわらず、図３のグラフの点線に示すように、この電流が印加時間に対し増加し続け飽和せずに延々と破壊が継続する場合、当該半導体装置基板全体の絶縁膜質異常や欠陥が大量に発生していると判断でき、製造工程途中の当該半導体基板を不良ウェハと判定し、その時点でウェハ廃棄（工程Ｇ）を行えば不良品の流出がおきない事はもちろん、完成品の廃棄ではないため不良コストが抑制できる。更に、製造工程内異常の発見が早まるため異常の調査、流出防止策、改善活動をより速やかに実施する事ができる。
【００４３】
具体的には、スクリーニング後の判定工程（工程Ｆ）でウェハ毎に半導体基板端子とゲート電極端子間の電流が飽和するか否かによってＯＫ／ＮＧを判定し、不良ウェハを廃棄することになる（工程Ｇ）。１ロット内のウェハ廃棄枚数が多数、例えば、ロット内の不良ウェハの割合が２０％以上の場合はウェハ単位の廃棄ではなく、同時処理したロットもしくは同時処理したバッチ全体を廃棄することにしても良い。例えば、カセット内に収納される２５枚を１ロットとして、酸化拡散炉では１５０枚（６ロットに相当）が同時処理されるとすると、この１５０枚が１バッチとなり、この同時処理された１バッチ全体に被害が及ぶと考えられる場合は全廃棄となる。
【００４４】
また、ウェハ廃棄が多数にわたる場合は、ウェハのＣＯＰ起因以外の原因、すなわち、処理した工程自身にも原因があると考えられ、ゲート絶縁膜形成工程やゲート電極膜形成工程などスクリーニング以前の個別工程を対象として汚染状況を確認し、汚染原因を除去する必要がある。工程の汚染を調べる手法としてはＣＶ測定やライフタイム測定、そしてパーティクルチェックなどが一般的である。
【００４５】
汚染状況の確認が出来次第、原因工程から汚染原因を除去するとともに、原因工程を通過した後続ロットを停め、廃棄もしくは救済等の処置を行う。上記では、ロット内の不良ウェハの割合が２０％以上の場合にロット（バッチ）廃棄とする例の説明を行ったが、該割合は各製品やプロセスにおいて適宜決められる値である。しかしながら、少なくとも不良ウェハの割合が５０％以上であれば、ロット（バッチ）廃棄とし、個別工程の汚染状況の確認をすべきである。また、不良ウェハの割合が設定された所定値以下であっても汚染状況を確認し、特定された汚染原因次第でロット（バッチ）廃棄要否の判断をすることでも構わない。
【００４６】
以上では、判定工程でＮＧとなった場合、ウェハ廃棄するという例について説明したが、可能であれば、半導体基板表面のゲート電極膜およびゲート絶縁膜を剥離して再生するという処置を採っても良い。すなわち、膜剥離後に、ゲート絶縁膜およびゲート電極膜を再度成膜し、スクリーニングするという手法である。このような手法を適用できるデバイスは限られるが、これによってウェハの廃棄率を抑えることが可能となる。なお、本手法においても汚染原因の特定と汚染原因の除去、そして後続ロットへの対応を行うことは当然である。
【００４７】
発明のスクリーニング対象は半導体基板全面のゲート絶縁膜の欠陥であるので、スクリーニングでの欠陥部破壊による通電量はかなり多くなる可能性があるため、スクリーニング実施にあたっては、想定される通電量を十分カバーできる電流供給能力を持った電源装置を使用し、通電によるスクリーニング印加電圧の低下を起こさないよう配慮することが必要である。
【００４８】
以上説明した通り、本実施例のゲート絶縁膜のスクリーニングによって、初期不良を含む潜在不良となる欠陥箇所が破壊され絶縁性を失い、半導体基板とゲート電極間が導通状態となる。
【００４９】
次に、ゲート電極膜のパターニングを公知の技術により行い、所望のゲート電極を形成する（工程Ｈ）。
引き続き、ＭＩＳトランジスタやＭＩＳ容量など必要な素子を構成するソース・ドレイン、層間膜、配線や保護膜などを公知の技術で形成し半導体装置を完成させる（工程Ｉ）。
【００５０】
この後、完成した半導体装置の電気特性試験を行うことになるが、初期不良を含む潜在不良となる箇所は半導体基板とゲート電極間がショート状態で顕在化されているため、特にスクリーニングを行わなくても動作不良、スタンバイ電流や動作電流異常として初期検知し排除が可能となる。電気特性試験に合格してウェハプロセスにおける半導体装置の完成となる（工程Ｊ）。
【００５１】
以上第一の実施形態では、ゲート絶縁膜が一種類だけ形成される製造工程を対象としたが、実際の半導体集積回路では複数種類、例えば膜厚や膜組成の異なるゲート絶縁膜を混載した素子を形成する事も多く、そうした場合にも対応した第二の実施形態を説明する。
【００５２】
図５は本発明の実施形態に係る半導体装置の製造方法を示すフロー図である。半導体基板上に半導体装置の要素となるＭＩＳトランジスタやＭＩＳ容量素子を製造するにあたり、ＭＩＳトランジスタやＭＩＳ容量を構成するゲート絶縁膜形成の前に必要な半導体装置の構造を公知の技術によって作り込んでおく。
工程Ｋから工程Ｌは、前述した第一の実施形態の図１の工程Ａから工程Ｂと同様なので説明は省く。
【００５３】
次に、半導体基板１全面にＭＩＳトランジスタやＭＩＳ容量を構成する第一のゲート絶縁膜３を公知の技術により形成する。この第一のゲート絶縁膜は、例えば熱酸化やデポジションによるシリコン酸化膜や、シリコン窒化膜、シリコン酸窒化膜やその他絶縁性を有する膜で、単層膜や複層膜によらず第一のゲート絶縁膜として機能するものであれば何でも良く、膜厚もＭＩＳトランジスタやＭＩＳ容量素子の仕様を満たすものであれば制限は必要ない。またこの時、第一のゲート絶縁膜形成前の洗浄などを必要に応じて実施しておく（工程Ｍ）。
【００５４】
この第一のゲート絶縁膜形成工程において、例えば下地となる半導体基板表面にＣＯＰ(Crystal Originated Particle)欠陥や異物が存在すると、ＣＯＰ欠陥や異物付着箇所における第一のゲート絶縁膜形成が阻害され、潜在不良の要因となる局所的に所望の第一のゲート絶縁膜厚より薄い膜が形成されてしまう。
【００５５】
次に、第一のゲート絶縁膜３上に、第一のゲート電極膜４を半導体基板全面に公知の技術により形成する。第一のゲート電極膜は、例えば不純物を含んだ多結晶シリコンや、多結晶シリコン表面に高融点金属膜を形成した膜、その他金属性膜などで、単層膜や複層膜によらず第一のゲート電極膜として機能させるものであれば何でも良く、膜厚も半導体装置の所望の仕様を満たすものであれば制限は必要ない（工程Ｎ）。
【００５６】
この第一のゲート電極膜形成工程において、例えば下地となる第一のゲート絶縁膜表面や第一のゲート絶縁膜と第一のゲート電極膜との界面近傍に異物などがあると、潜在不良の要因となる異物からの汚染による第一のゲート絶縁膜の膜質の劣化が生じる。また、第一のゲート電極膜形成からそれ以降の製造工程での異物から第一のゲート絶縁膜への物理ストレスにより局所的な第一のゲート絶縁膜の薄膜化などが発生することもある。
【００５７】
引き続き、第一のゲート電極膜４のパターニング前に第一のゲート絶縁膜３のスクリーニングを実施する。スクリーニングの方法は、ウェハ形状の半導体基板の裏面と半導体基板表面の全面に設けられた第一のゲート電極膜を各々電極として、両電極に挟まれた第一のゲート絶縁膜に電圧を印加する事で行う。その際、半導体基板であるウェハの表面全面に形成した第一のゲート電極膜が、ウェハ端部で裏面に回り込むなどして半導体基板とショートしないよう、ウェハの表面端部の第一のゲート電極膜を取り除いたり、あるいはウェハ端部の表面から側面および裏面にかけて素子分離領域と同程度の絶縁膜を形成したりするなどしておく事が望ましい（工程Ｏ）。
【００５８】
本発明の実施形態に係るウェハ端部の第一のゲート電極膜の除去については第一の実施の形態で図４を使って説明したものがそのまま適用できる。
さらに、本発明の第二の実施形態に係る第一のゲート絶縁膜のスクリーニングにおける半導体基板１への電圧印加端子の取り方については第一の実施の形態で図２を用いて説明したものを、スクリーニングの判定については図３を用いて説明したものがそのまま適用できる。
【００５９】
再び、図５を用いて工程フローを説明する。前述の図３の説明のように、所定の印加時間内に電流値が飽和する場合は次の判定工程（工程Ｐ）において良ウェハと判定する。また、最適なスクリーニング電圧を印加しているにもかかわらず、図３のグラフの点線に示すように、この電流が印加時間に対し増加し続け飽和せずに延々と破壊が継続する場合、当該半導体装置基板全体の絶縁膜質異常や欠陥が大量に発生していると判断でき、製造工程途中の当該半導体基板を不良ウェハと判定し、その時点でウェハ廃棄（工程Ｑ）を行えば不良品の流出がおきない事はもちろん、完成品の廃棄ではないため不良コストが抑制できる。更に、製造工程内異常の発見が早まるため異常の調査、流出防止策、改善活動をより速やかに実施する事ができる。
【００６０】
具体的には、スクリーニング後の判定工程（工程Ｐ）でウェハ毎に半導体基板端子と第一のゲート電極端子間の電流が飽和するか否かによってＯＫ／ＮＧを判定し、不良ウェハを廃棄することになる（工程Ｑ）。１ロット内のウェハ廃棄枚数が多数、例えば、ロット内の不良ウェハの割合が２０％以上の場合はウェハ単位の廃棄ではなく、同時処理したロットもしくは同時処理したバッチ全体を廃棄することにしても良い。例えば、カセット内に収納される２５枚を１ロットとして、酸化拡散炉では１５０枚（６ロットに相当）が同時処理されるとすると、この１５０枚が１バッチとなり、この同時処理された１バッチ全体に被害が及ぶと考えられる場合は全廃棄となる。
【００６１】
また、ウェハ廃棄が多数にわたる場合は、ウェハのＣＯＰ起因以外の原因、すなわち、処理した工程自身にも原因があると考えられ、第一のゲート絶縁膜形成工程や第一のゲート電極膜形成工程などスクリーニング以前の個別工程を対象として汚染状況を確認し、汚染原因を除去する必要がある。工程の汚染を調べる手法としてはＣＶ測定やライフタイム測定、そしてパーティクルチェックなどが一般的である。
【００６２】
汚染状況の確認が出来次第、原因工程から汚染原因を除去するとともに、原因工程を通過した後続ロットを停め、廃棄もしくは救済等の処置を行う。上記では、ロット内の不良ウェハの割合が２０％以上の場合にロット（バッチ）廃棄とする例の説明を行ったが、該割合は各製品やプロセスにおいて適宜決められる値である。しかしながら、少なくとも不良ウェハの割合が５０％以上であれば、ロット（バッチ）廃棄とし、個別工程の汚染状況の確認をすべきである。また、不良ウェハの割合が設定された所定値以下であっても汚染状況を確認し、特定された汚染原因次第でロット（バッチ）廃棄要否の判断をすることでも構わない。
【００６３】
以上では、判定工程（工程Ｐ）でＮＧとなった場合、ウェハ廃棄するという例について説明したが、可能であれば、半導体基板表面の第一のゲート電極膜および第一のゲート絶縁膜を剥離して再生するという処置を採っても良い。すなわち、膜剥離後に、第一のゲート絶縁膜および第一のゲート電極膜を再度成膜し、スクリーニングするという手法である。このような手法を適用できるデバイスは限られるが、これによってウェハの廃棄率を抑えることが可能となる。なお、本手法においても汚染原因の特定と汚染原因の除去、そして後続ロットへの対応を行うことは当然である。
【００６４】
発明のスクリーニング対象は半導体基板全面のゲート絶縁膜の欠陥であるので、スクリーニングでの欠陥部破壊による通電量はかなり多くなる可能性があるため、スクリーニング実施にあたっては、想定される通電量を十分カバーできる電流供給能力を持った電源装置を使用し、通電によるスクリーニング印加電圧の低下を起こさないよう配慮することが必要である。
【００６５】
以上説明した通り、本第二の実施形態の第一のゲート絶縁膜のスクリーニングによって、初期不良を含む潜在不良となる欠陥箇所が破壊され絶縁性を失い、半導体基板と第一のゲート電極間が導通状態となる。
【００６６】
次に、第一のゲート電極膜４のパターニングを公知の技術により行い、所望の第一のゲート電極を形成する（工程Ｒ）。この段階で、図６に示すような第一のゲート絶縁膜３と第一のゲート電極膜４を備える第一の素子領域２１が形成される。
【００６７】
引き続き、図５では、他種のゲート絶縁膜の形成が必要か判断する工程を示している（工程Ｓ）が、第二の実施形態では膜厚や膜組成の異なるゲート絶縁膜を混載した素子を形成する場合への適用を開示するので、ここはＹｅｓと判断、少なくとも混載したい他種のゲート絶縁膜を形成したい領域に残存する、前の工程で形成した第一のゲート絶縁膜３を除去する（工程Ｔ）。
【００６８】
第一のゲート絶縁膜３の除去にあたって、少なくとも第一のゲート絶縁膜３を必要とする領域はパターニング後の第一のゲート電極膜４で覆われている為、第一のゲート電極膜４を電気的動作や品質確保に問題無い様残存させられ、かつ第一のゲート絶縁膜３を除去するのに十分な公知のドライエッチもしくはウェットエッチ条件で半導体基板全面を処理する事が可能である。もしくは、パターニング後の第一のゲート電極４端部における第一のゲート絶縁膜３へのドライエッチのプラズマダメージや、ウェットエッチによる浸食を防止する為、公知の技術によりフォトレジストのパターニングによって、混載する他種のゲート絶縁膜を形成する必要がある領域のみを選択的に開口、もしくは他種のゲート絶縁膜を形成する必要がないところを保護した状態で半導体基板表面から選択的に第一のゲート絶縁膜３を除去しても良い。
【００６９】
次に、図５に示すように、半導体基板１全面にＭＩＳトランジスタやＭＩＳ容量を構成する、膜厚や膜組成の異なる第二のゲート絶縁膜８を公知の技術により形成する。この第二のゲート絶縁膜は、例えば熱酸化やデポジションによるシリコン酸化膜や、シリコン窒化膜、シリコン酸窒化膜やその他絶縁性を有する膜で、単層膜や複層膜によらず第二のゲート絶縁膜として機能させるものであれば何でも良く、膜厚もＭＩＳトランジスタやＭＩＳ容量素子の仕様を満たすものであれば制限は必要ない。またこの時、第二のゲート絶縁膜形成前の洗浄などを必要に応じて実施しておく（工程Ｍ）。
【００７０】
工程Ｍの第二のゲート絶縁膜８の形成によって、パターニング後の第一のゲート電極膜４の表面にも第二のゲート絶縁膜８が形成されている。
この第二のゲート絶縁膜８形成工程においても、例えば下地となる半導体基板表面にＣＯＰ(Crystal Originated Particle)欠陥や異物が存在すると、ＣＯＰ欠陥や異物付着箇所における第二のゲート絶縁膜形成が阻害され、潜在不良の要因となる局所的に所望の第二のゲート絶縁膜厚より薄い膜が形成されてしまう。
【００７１】
次に、第二のゲート絶縁膜８上に、第二のゲート電極膜９を半導体基板全面に公知の技術により形成する。第二のゲート電極膜は、例えば不純物を含んだ多結晶シリコンや、多結晶シリコン表面に高融点金属膜を形成した膜、その他金属性膜などで、単層膜や複層膜によらず第二のゲート電極膜として機能させるものであれば何でも良く、膜厚も半導体装置の所望の仕様を満たすものであれば制限は必要ない（工程Ｎ）。
【００７２】
パターニング後の第一のゲート電極膜４と第二のゲート電極膜９は第二のゲート絶縁膜８によって絶縁された状態となっている。この第二のゲート電極膜形成工程において、例えば下地となる第二のゲート絶縁膜表面や第二のゲート絶縁膜と第二のゲート電極膜との界面近傍に異物などがあると、潜在不良の要因となる異物からの汚染によるゲート絶縁膜の膜質の劣化が生じる。また、ゲート電極膜形成からそれ以降の製造工程での異物から第二のゲート絶縁膜への物理ストレスにより局所的な第二のゲート絶縁膜の薄膜化などが発生することもある。
【００７３】
引き続き、第二のゲート電極膜９のパターニング前に第二のゲート絶縁膜８のスクリーニングを実施する。スクリーニングの方法は、ウェハ形状の半導体基板の裏面と半導体基板表面の全面に設けられた第二のゲート電極膜を各々電極として、両電極に挟まれた第二のゲート絶縁膜に電圧を印加する事で行う。その際、半導体基板であるウェハの表面全面に形成した第二のゲート電極膜が、ウェハ端部で裏面に回り込むなどして半導体基板とショートしないよう、ウェハの表面端部の第二のゲート電極膜を取り除いたり、あるいはウェハ端部の表面から側面および裏面にかけて素子分離領域と同程度の絶縁膜を形成したりするなどしておく事が望ましい（工程Ｏ）。
本発明の実施形態に係るウェハ端部の第二のゲート電極膜の除去については第一の実施の形態で図４を使って説明したものがそのまま適用できる。
【００７４】
さらに、図６を用いて、本発明の第二の実施形態に係るスクリーニングにおける半導体基板１への電圧印加端子の取り方について説明する。半導体基板１の裏面を金属製チャック５に固定し、金属製チャックを一方の電極端子とし、半導体表面側からも半導体装置に接地させるプローブ６、つまり針状の金属端子を第二のゲート電極膜９へ接触させ、電圧印加端子とし、第二のゲート絶縁膜８に電圧を印加しスクリーニングする事ができる。
【００７５】
この時、印加電圧の低下を招く寄生抵抗を極力排除するため、プローバーの金属製チャック５に接する半導体基板１の裏面に付着あるいは形成された絶縁物や高抵抗導電物はあらかじめ除去しておく事が望ましい。更に、第二のゲート電極膜４に接地させるプローブ６も、少なくとも１本以上あれば電圧印加は可能であるが、寄生抵抗の影響を排除するため半導体基板１の表面全面に形成された第二のゲート電極膜９に満遍なく接地する複数本のプローブを、例えば０．１〜２０本／ｃｍ２の密度とする事が望ましい。
【００７６】
更に、第二のゲート電極膜９表面に直接プローブを接地するため第二のゲート電極膜９に傷をつけてしまう可能性もあるが、後述の通り、スクリーニング後に第二のゲート電極膜のパターニングを行って第二のゲート電極を形成するため、あらかじめプローブの位置を第二のゲート電極膜９がパターニングによって除去される部分に設定しておけば、半導体装置完成品への傷の影響を防ぐ事ができる。
【００７７】
印加電圧の極性は、例えば前述のＮチャネル型ＭＩＳトランジスタやＰ型下部電極を持つＭＩＳ容量の場合、Ｐ型半導体基板をグランド電圧に、第二のゲート電極膜をグランド電圧に対し正電圧に印加してもスクリーニング効果を得る事ができるが、第二のゲート電極膜直下の半導体基板表面が空乏側となり半導体基板表面濃度が低いと空乏層が発生しやすくスクリーニング効率が低下するため、Ｐ型半導体基板をグランド電圧に、第二のゲート電極膜をグランド電圧に対し負電圧に印加する事で第二のゲート電極直下の半導体基板表面が蓄積側となり、より効果的に第二のゲート絶縁膜に電圧を印加する事ができるので望ましい。
【００７８】
尚、本実施例では半導体基板１をグランド電圧として、第二のゲート電極膜９の極性を指定した説明をしているが、本質は半導体基板１と第二のゲート電極膜９の間の電位関係を維持すればよく、第二のゲート電極膜９をグランド電圧として、半導体基板１をそれに対し正・負電圧と置き換えても同様な効果を得ることができる。
【００７９】
ゲート絶縁膜の破壊モードには、ゲート絶縁膜厚に対して０〜３ＭＶ／ｃｍの低電界で破壊し初期不良となるＡモード、３〜８ＭＶ／ｃｍの中程度の電界で破壊し潜在不良となりうるＢモード、８ＭＶ／ｃｍ以上の高電界で絶縁膜の真性絶縁耐圧限界により破壊するＣモードがあり、破壊により絶縁性が失われゲート絶縁膜の機能を果たさなくなる。
【００８０】
前述した潜在不良となりうる局所的なゲート絶縁膜の薄膜化は、例えばＣＯＰ欠陥部や異物周辺箇所では所望の膜厚の０〜８０％程度となり、薄膜部の破壊電界は正常膜厚部の０〜８０％で真性耐圧限界に達する事になり、結果、このような欠陥を持つゲート絶縁膜の破壊モードがＡモードやＢモードとなる。
【００８１】
よって潜在不良部分をスクリーニングするには、薄膜部に対して真性絶縁耐圧以上の電界がかかる電圧を印加すれば良く、つまりは所望ゲート絶縁膜厚に対し３〜８ＭＶ／ｃｍの電界の電圧を印加することになり、これは正常膜厚の真性絶縁耐圧以下であるため正常絶縁膜部を破壊することなく、Ａモードも含めた不良箇所のスクリーニングが可能となる。
【００８２】
局所的な薄膜化の他、初期不良や潜在不良となりうるものにゲート絶縁膜の汚染などもあるが、絶縁膜厚が正常であっても絶縁膜質が異常なため、前述の３〜８ＭＶ／ｃｍに相当する電圧印加でスクリーニングが可能である。
【００８３】
ここで第二のゲート絶縁膜スクリーニング時の第一のゲート絶縁膜４への影響について説明する。半導体基板１の表面近傍には素子分離領域２が設けられており、半導体基板１および素子分離領域２の表面にあるスクリーニング済みの第一のゲート絶縁膜３はパターニングされた第一のゲート電極膜４で覆われ、さらに第一のゲート電極膜は第二のゲート絶縁膜８を介して第二のゲート電極膜９に絶縁された状態で覆われている。一方、半導体基板１及び素子分離領域２の表面に形成されスクリーニング未実施の第二のゲート絶縁膜８の表面は第二のゲート電極膜９で直接覆われている。これによりスクリーニング未実施の第二のゲート絶縁膜８に対しては半導体基板１と第二のゲート電極膜９との間に印加した電圧が第二のゲート絶縁膜８へ直接印加されるが、第一のゲート絶縁膜３に対しては、第二のゲート電極膜９への印加電圧に対する第一のゲート電極膜４の電圧は第二のゲート絶縁膜により印加電圧が容量分割されスクリーニング条件に対し低い電圧しか印加されないため、スクリーニング済みのゲート絶縁膜に対する過剰な電圧ストレスによる磨耗故障の発生を防止する事ができる。
【００８４】
また、第一のゲート電極膜４と第二のゲート電極膜９を各々下層、上層電極とし、第二のゲート絶縁膜を容量絶縁膜とする容量素子を積極的に半導体装置内で使用する場合、本工程のスクリーニングによって、第二、第一のゲート電極間に幾分低下するとは言え電圧が印加されるため、容量素子の初期不良スクリーニングを兼ねる事も可能である。
さらに、本発明の第二の実施形態に係るスクリーニングの判定については図３を用いて説明したものがそのまま適用できる。
【００８５】
再び、図５を用いて工程フローを説明する。前述の図３の説明のように、所定の印加時間内に電流値が飽和する場合は次の判定工程（工程Ｐ）において良ウェハと判定する。また、最適なスクリーニング電圧を印加しているにもかかわらず、図３のグラフの点線に示すように、この電流が印加時間に対し増加し続け飽和せずに延々と破壊が継続する場合、当該半導体装置基板全体の絶縁膜質異常や欠陥が大量に発生していると判断でき、製造工程途中の当該半導体基板を不良ウェハと判定し、その時点でウェハ廃棄（工程Ｑ）を行えば不良品の流出がおきない事はもちろん、完成品の廃棄ではないため不良コストが抑制できる。更に、製造工程内異常の発見が早まるため異常の調査、流出防止策、改善活動をより速やかに実施する事ができる。
【００８６】
次に、第二のゲート電極膜９のパターニングを公知の技術により行い、所望の第二のゲート電極を形成する（工程Ｒ）。この段階で、図６に示すような第一のゲート絶縁膜３と第一のゲート電極膜４を備える第一の素子領域２１に加えて、第二のゲート絶縁膜８と第二のゲート電極膜９を備える第二の素子領域２２が形成される。
【００８７】
引き続き、図５にて、第三、第四、第ｎ番目の他種のゲート絶縁膜の形成が混載される場合、工程ＳでのＹｅｓ判断により工程Ｍから工程Ｔを必要回数繰り返せば良く、繰返しの工程内における半導体装置の製造方法は、前述で説明した内容を繰り返し当てはめることができる。図示されていないが、第三、第四、第ｎ番目の他種のゲート絶縁膜の形成が混載される場合は、それに応じて、第三の素子領域、第四の素子領域、第ｎの素子領域が同一半導体基板内に形成されることになる。
【００８８】
ここで、第二のゲート絶縁膜のスクリーニングで説明したように、先に形成されスクリーニングの済んだゲート絶縁膜に対しては、後続のスクリーニング時電圧は金属チャック５とプローブ６に印加される電圧より低くなると説明したが、スクリーニング済みゲート絶縁膜に対する過剰電圧ストレスをより効果的に防止するため、本発明の半導体装置の製造方法において、第一から第ｎ番目のゲート絶縁膜は膜厚が厚いものから薄いもの、あるいはスクリーニング電圧が高いものから低いものを形成するようにしたほうが良い。
【００８９】
最終的に必要な回数、工程Ｍから工程Ｔを繰返したのち、ＭＩＳトランジスタやＭＩＳ容量など必要な素子を構成するソース・ドレイン、層間膜、配線や保護膜などを公知の技術で形成し半導体装置を完成させる（工程Ｕ）。
【００９０】
この後、完成した半導体装置の電気特性試験を行うことになるが、初期不良を含む潜在不良となる箇所は半導体基板とゲート電極間がショート状態で顕在化されているため、特にスクリーニングを行わなくても動作不良、スタンバイ電流や動作電流異常として初期検知し排除が可能となる。電気特性試験に合格してウェハプロセスにおける半導体装置の完成となる（工程Ｖ）。
【００９１】
本実施例のスクリーニングにおける印加電圧の極性について、前述の例ではＰ型半導体基板中のＮチャネル型ＭＩＳトランジスタを主例に挙げたが、実際の半導体装置では、Ｐチャネル型ＭＩＳトランジスタや、下部電極がＮ、Ｐ型拡散層となっているものが混在する場合が多い。例えばＰ型半導体基板中にＮチャネル型とＰチャネル型のＭＩＳトランジスタが混在する場合、Ｐ型半導体基板中にＮ型拡散層によるウェルを形成してＰチャネル型ＭＩＳトランジスタの基板とするが、この状態でＰ型半導体基板をグランド電圧に、ゲート電極膜をグランド電圧に対し正電圧に印加すると、Ｐ型半導体基板とＮ型ウェル層間の拡散電位上昇によってＮ型ウェルの電位が上昇し、ゲート電極膜とＮ型ウェル間のゲート絶縁膜には所望のスクリーニング電圧を印加する事ができない。そこでＰ型半導体基板をグランド電圧に、ゲート電極膜をグランド電圧に対し負電圧に印加すると、Ｐ型半導体基板とＮ型ウェル間の電位差は順方向電圧降下によって０．５Ｖ程度に抑制されるため、ゲート電極膜とＮ型ウェルのゲート絶縁膜に十分なスクリーニング電圧を印加する事ができる。
【００９２】
同様に、Ｎ型半導体基板中にＰチャネル型とＮチャネル型のＭＩＳトランジスタが混在する場合は、Ｎ型半導体基板中にＰ型ウェル拡散層を形成してＮチャネル型ＭＩＳトランジスタの基板とするので、半導体基板をグランド電圧にし、ゲート電極膜をグランド電圧に対し正電圧に印加すると、順方向電圧降下によってＮ型半導体基板とＰ型ウェル間の電位差が０．５Ｖ程度に抑制されるため、ゲート電極膜とＰ型ウェルのゲート絶縁膜に十分なスクリーニング電圧を印加する事ができる。
【００９３】
ＭＩＳ容量についても同様に、Ｐ型半導体基板にＮ型拡散層の下部電極をもつＭＩＳ容量が混在する場合は半導体基板をグランド電圧としゲート電極膜をグランド電圧に対し負電圧にすればよく、Ｎ型半導体基板にＰ型拡散層の下部電極をもつＭＩＳ容量が混在する場合は半導体基板をグランド電圧としゲート電極膜をグランド電圧に対し正電圧とすればよい。本例では半導体基板をグランド電圧として、ゲート電極膜の極性を指定した説明をしているが、本質は半導体基板とゲート電極膜間の電位関係を維持すればよく、ゲート電極膜をグランド電圧として、半導体基板をそれに対し正・負電圧と置き換えても同効果を得ることができる。
【００９４】
本発明の核心は、半導体基板上にゲート絶縁膜と、ゲート絶縁膜上であって半導体全面に形成されたゲート電極膜を有する構造においてスクリーニングを実施する事であるので、当該構造が形成されていれば、その前後あるいは途中の製造方法や構造になんら限定されるものではない事は明白である。
【符号の説明】
【００９５】
１  半導体基板
２  素子分離領域
３、８  ゲート絶縁膜
４、９  ゲート電極膜
５  プローバーの金属製チャック
６  プローブ
７  エッチング液
８  窒素吹出しノズル
２１  第一の素子領域
２２  第二の素子領域
Ｓ１  ゲート電極膜除去幅
Ｓ２  ゲート絶縁膜除去幅
【図１】
2018133559.tif 000003
【図２】
2018133559.tif 000004
【図３】
2018133559.tif 000005
【図４】
2018133559.tif 000006
【図５】
2018133559.tif 000007
【図６】
2018133559.tif 000008