(57)【要約】      （修正有）【課題】入力電圧の低下を検出したときに、外部の負荷装置に通知することができるスイッチング電源制御用半導体装置を提供する。【解決手段】スイッチング電源制御用半導体装置１１は外部電源から入力電圧が入力される電圧入力端子ＶＨと、前記外部電源の電圧が１次側主巻線に印加されるトランスの補助巻線から直流電圧が入力される直流電源端子ＶＣＣと、前記入力電圧の検出電圧が第１閾値電圧以下であることを検出し、且つ前記直流電圧の検出電圧が第２閾値電圧以上であることを検出したときに、パワーグッド信号を外部装置に出力するパワーグッド信号生成部３４とを備える。【選択図】図２
2018148676.tif 000002
【特許請求の範囲】
【請求項１】
外部電源から入力電圧が入力される電圧入力端子と、
該電圧入力端子に入力された外部電源の電圧が１次側主巻線に印加されるトランスの補助巻線から直流電圧が入力される直流電源端子と、
前記入力電圧の検出電圧が第１閾値電圧以下であることを検出し、且つ前記直流電圧の検出電圧が前記第２閾値電圧以上であることを検出したときに、パワーグッド信号を外部装置に出力するパワーグッド信号生成部と
を備えたことを特徴とするスイッチング電源制御用半導体装置。
【請求項２】
前記パワーグッド信号生成部は、前記電圧入力端子に入力された入力電圧の検出電圧が第１閾値電圧以下であるか否かを検出する入力電圧検出部と、前記直流電圧の検出電圧が第２閾値電圧以上であるか否かを検出する直流電圧検出部と、前記入力電圧検出部で前記入力電圧の検出電圧が第１閾値電圧以下であることを検出し、且つ前記直流電圧検出部で前記直流電圧の検出電圧が前記第２閾値電圧以上であることを検出したときに、パワーグッド信号を外部装置に出力するパワーグッド信号出力部とを備えていることを特徴とする請求項１に記載のスイッチング電源制御用半導体装置。
【請求項３】
前記入力電圧検出部は、前記入力電圧の検出電圧と前記第１閾値電圧とが入力されるコンパレータで構成され、前記直流電圧検出部は前記直流電圧の検出電圧と前記第２閾値電圧とが入力されるコンパレータで構成され、前記パワーグッド信号出力部は、前記入力電圧検出部の出力信号と、前記直流電圧検出部の出力が入力される論理回路と、定電流が入力されるとともに、制御端子に前記論理回路の出力が制御信号として入力されるスイッチ素子とを備え、前記スイッチ素子からパワーグッド信号を出力することを特徴とする請求項２に記載のスイッチング電源制御用半導体装置。
【請求項４】
前記直流電源端子に外付けされた充電部と、前記電圧入力端子から供給される起動電流によって前記充電部を充電する起動回路とを備えていることを特徴とする請求項１から３の何れか一項に記載のスイッチング電源制御用半導体装置。
【請求項５】
前記パワーグッド信号出力部は、前記入力電圧検出部で前記入力電圧の検出電圧が第１閾値電圧を超えているときにスイッチング可能化信号を出力することを特徴とする請求項３に記載のスイッチング電源制御用半導体装置。
【請求項６】
前記パワーグッド信号出力部は、前記入力電圧検出部で前記入力電圧の検出電圧が第１閾値電圧以下となってから所定遅延時間が経過したときにスイッチング停止信号を出力することを特徴とする請求項３又は５に記載のスイッチング電源制御用半導体装置。
【請求項７】
前記外部電源からの入力電圧が交流電源の交流電圧の整流電圧であり、
前記入力電圧検出部は前記電圧入力端子に入力された前記整流電圧の検出電圧のピーク電圧が第１閾値電圧以下であるか否かを検出することを特徴とする請求項２に記載のスイッチング電源制御用半導体装置。
【請求項８】
前記入力電圧検出部は前記入力電圧を分圧もしくはレベルシフトした電圧と前記第１閾値電圧とが入力されるコンパレータと、該コンパレータの出力が入力される判別タイマを有し、前記コンパレータは前記入力電圧を分圧もしくはレベルシフトした電圧が前記第１閾値電圧を超えると前記判別タイマをリセットし、前記判別タイマはリセットされない期間が判別期間を超えると前記整流入力電圧の検出値のピーク電圧が第１閾値電圧以下であることを示す信号を出力し、
前記直流電圧検出部は前記直流電圧を分圧もしくはレベルシフトした電圧と前記第２閾値電圧とが入力されるコンパレータを有することを特徴とする請求項７に記載のスイッチング電源制御用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置の異常状態をパワーグッド信号によって外部に通知するようにしたスイッチング電源制御用半導体装置に関する。
【背景技術】
【０００２】
自身の出力電圧を帰還電圧として入力し、この帰還電圧を、第１閾値電圧が入力される第１コンパレータに供給してショート保護信号を得るとともに、帰還電圧を第２閾値電圧が入力される第２コンパレータに供給して過電圧保護信号を得、これらショート保護信号及び過電圧保護信号をオアゲートに供給して異常検出信号を生成し、この異常検出信号をスイッチ素子に入力することにより、異常を検出していないときにハイレベルとなり、異常を検出したときにローレベルとなるパワーグッド信号をマイコン等に出力する電源装置が提案されている（特許文献１参照）。
【０００３】
しかしながら、特許文献１に記載の先行技術では、ショート保護信号や過電圧保護信号がローレベルからハイレベルとなったときに、ハイレベルからローレベルとなるパワーグッド信号が出力されるので、これらの異常の発生を外部に通知をすることができるが、入力電圧の低下によるスイッチング動作の停止を外部に通知することはできない。
【０００４】
例えばフライバック方式のスイッチング電源では、起動時に交流電源をダイオードで整流した整流電圧がＶＨ端子に入力されると、起動回路によって整流電圧を外部のコンデンサに供給し、このコンデンサを充電して直流電圧Ｖｃｃを形成し、この直流電圧Ｖｃｃが閾値電圧以上となるとスイッチング動作を開始し、起動回路の動作を停止する。その後は、スイッチング動作によってフライバックトランスの補助巻線に発生する電圧により直流電圧Ｖｃｃが維持される。この状態で、交流電源からの入力電圧が遮断されてＶＨ端子に入力される整流電圧が低下すると、ブラウンアウト回路によって、スイッチング動作が停止され、これによって直流電圧Ｖｃｃが低下すると起動回路が起動される。このとき、起動回路に整流電圧が入力されていないので、コンデンサを充電することはできず、直流電圧Ｖｃｃが低下し続け、低電圧防止機能の閾値電圧以下となると、電源回路をリセットする。また、入力電圧がバッテリなどの直流電源から供給されるものでも、バッテリのエネルギが尽きてきてＶＨ端子に入力される電圧が低下すれば同様の動作となる。
【０００５】
この低電圧防止機能が発揮されたか否かを外部に通知するには、前述した特許文献１に記載されているパワーグッド信号の生成回路を利用すると、図６に示すようにパワーグッド信号生成回路を構成することができる。
【０００６】
すなわち、第１コンパレータ１０１にＶＨ端子に入力された電圧Ｖｒを分圧回路１０２で分圧した電圧Ｖｉｎ１を供給し、第２コンパレータ１０３に直流電圧Ｖｃｃを分圧回路１０４で分圧した電圧Ｖｉｎ２を供給し、第１コンパレータ１０１及び第２コンパレータ１０３の出力をナンド回路１０５に供給する。ナンド回路１０５の出力をＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０６に供給し、このＰチャネルＭＯＳＦＥＴ１０６のソースに定電流源１０７を接続し、ドレインを端子ＰＧＳに接続することにより、端子ＰＧＳから低電圧防止機能が発揮されたか否かを外部に通知するパワーグッド信号Ｓｐｇを得ることができる。
【０００７】
このパワーグッド信号Ｓｐｇを、電流制限抵抗１０８を介してフォトカプラ１０９を構成するフォトダイオード１０９ａに供給することにより、フォトカプラを構成するフォトトランジスタ１０９ｂからパワーグッド信号Ｓｐｇを外部のマイコン等に通知することができる。
この図６の構成の動作について図７を伴って説明する。ＶＨ端子に入力される電圧Ｖｒが、その分圧である図７（ａ）の電圧Ｖｉｎ１によって示すように、時点ｔ２１で入力開始されると、図示しない起動回路によって、外部のコンデンサが充電されて直流電圧Ｖｃｃが、その分圧である図７（ｂ）の電圧Ｖｉｎ２によって示すように、充電を開始される。
【０００８】
この直流電圧Ｖｃｃの分圧Ｖｉｎ２が時点ｔ２２で、スイッチング動作開始閾値電圧Ｖｔｈ２ａを超えると、スイッチング電源が動作状態となり、図７（ｅ）に示すように、スイッチング動作が開始される。このとき、第１コンパレータ１０１及び第２コンパレータ１０３の出力がハイレベルとなり、ナンド回路１０５の出力がローレベルとなることにより、ＰチャネルＭＯＳＦＥＴ１０６がオン状態となって定電流源１０７の定電流がＰＧＳ端子に図７（ｃ）に示すようにパワーグッド信号Ｓｐｇとして出力される。
【０００９】
このパワーグッド信号Ｓｐｇがフォトカプラ１０９を構成するフォトダイオード１０９ａに供給されることにより、フォトダイオード１０９ａが発光し、フォトトランジスタ１０９ｂがオン状態となる。
その後、時点ｔ２３で交流電源もしくはバッテリからの入力電圧が遮断されてＶＨ端子に入力される整流電圧Ｖｒが低下すると、第１コンパレータ１０１の出力がローレベルとなり、ナンド回路１０５の出力がハイレベルとなることにより、ＰチャネルＭＯＳＦＥＴ１０６がオフ状態となり、図７（ｃ）に示すように、パワーグッド信号Ｓｐｇの出力が停止され、図７（ｄ）に示すように、フォトカプラ１０９へ供給される電流が遮断される。
【００１０】
一方、スイッチング動作は時点ｔ２４まで継続される。この期間は、外部入力電圧に接続されている入力コンデンサに蓄積されたエネルギが、スイッチング動作により補助巻線に移送され、これにより直流電圧Ｖｃｃが維持される。時点ｔ２４でスイッチング動作が停止されると、これに応じて直流電圧Ｖｃｃが図７（ｂ）に示すように徐々に低下する。したがって、パワーグッド信号Ｓｐｇが供給される外部の装置では、時点ｔ２３及びｔ２４までの間でオフシーケンス処理を実行することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１４−３８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述した図６のパワーグッド信号生成回路では、スイッチング電源がスイッチング動作を行なっており、整流電圧Ｖｒが供給されている状態では、常時、パワーグッド信号Ｓｐｇがフォトカプラ１０９に出力されている。このフォトカプラ１０９のフォトダイオード１０９ａに供給される電流は、フォトカプラ１０９の変換効率やそのバラツキなどを考慮して最低電流を決める必要があり、この電流は通常トランジスタのベース電流に比べて１０倍程度以上必要となる。
【００１３】
このことが特に問題となるのが、電源仕様として低待機電力の実現が必須の場合である。それは例えば、装置、システムとしては休止状態であるが、次の起動に向けて電力を最小限に絞りながらマイコンなど最小限の回路が動作している、スタンバイ時の低待機電力化が必要な場合である。
この場合、スイッチング電源としては、間欠スイッチング動作などの特別なスイッチング動作をしたり、低消費電力動作をしたりしていて、電源回路としても無駄な電力消費はできないため、このフォトカプラでの消費電流は削減対象となる。
【００１４】
そこで、スイッチング電源の通常動作時に、フォトカプラ１０９を通って流れる電流を抑制するために、外部回路を図８に示すように構成することが考えられる。
すなわち、フォトカプラ１０９のフォトダイオード１０９ａのカソードと第１トランジスタ１１１のコレクタを接続し、この第１トランジスタ１１１のエミッタを接地する。そして、第１トランジスタのベースを、電流制限抵抗１１２を介して直流電圧Ｖｃｃに接続するとともに、エミッタが接地された第２トランジスタ１１３のコレクタに接続する。また、フォトダイオード１０９ａのアノードは、抵抗１０８を介して直流電圧Ｖｃｃに接続されている。第２トランジスタ１１３のベースには、ベース抵抗１１４を介してパワーグッド信号Ｓｐｇが供給される。
【００１５】
この図８の回路構成では、図９（ｃ）に示すように、パワーグッド信号Ｓｐｇがハイレベルである区間では第２トランジスタ１１３がオン状態となることにより、第１トランジスタ１１１がオフ状態なり、フォトカプラ１０９のフォトダイオード１０９ａへの通電が遮断される。これに対して、パワーグッド信号Ｓｐｇがローレベルであるときに、第２トランジスタ１１３がオフ状態となり、第１トランジスタ１１１がオン状態となることにより、図９（ｄ）に示すように、時点ｔ２１〜時点ｔ２２間でフォトカプラ１０９の電流が流れるとともに、オフシーケンス処理を実行する時点ｔ２３及び時点ｔ２４間でフォトカプラ１０９の電流が流れ、その後フォトカプラ１０９に流れる電流が減少する。
【００１６】
このとき、時点ｔ２１〜時点ｔ２２の間では、スイッチング電源が起動しておらず、フライバックトランスの二次側の出力電圧もなく、装置やシステムも起動していない状態であるため、オフシーケンス処理も実行できないので問題はない。その後時点ｔ２２以降の通常動作状態となると、パワーグッド信号Ｓｐｇはハイレベルとなるが、フォトカプラ１０９の電流は流れず、オフシーケンス処理は実行されない。
【００１７】
しかしながら、図８の回路構成では、通常動作時にフォトカプラ１０９へ供給する電流を削減することはできるが、スイッチング電源の立ち上げ時に問題が生じる。立ち上げ時にスイッチング電源に入力電圧が入力されると、入力電圧に接続された起動回路により、直流電圧Ｖｃｃを生成する外部のコンデンサが充電されて直流電圧Ｖｃｃが上昇し始める。図８の回路構成では、直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａに達するまでの期間、フォトカプラ１０９のフォトダイオード１０９ａに順方向電流が流れ、この電流消費によって起動回路がコンデンサを充電するための電流が少なくなり、起動時間が長くなったりする。また、入力電圧が低い場合やフォトカプラのフォトダイオードの順方向電流を大きく設定した場合などは、起動回路の充電電流では、スイッチング電源内の起動前消費電流と外部回路での消費電流を賄うことができなくなり、最悪の場合直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａに到達しきれずに起動不良となる可能性がある。
【００１８】
そこで、本発明は、上述した先行技術の課題に着目してなされたものであり、起動時に直流電圧の充電に影響を与えることなく、オフシーケンス処理時にのみパワーグッド信号を出力することができるスイッチング電源制御用半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係るスイッチング電源制御用半導体装置の一態様は、外部電源から入力電圧が入力される電圧入力端子と、この電圧入力端子に入力された外部電源の電圧が１次側主巻線に印加されるトランスの補助巻線から直流電圧が入力される直流電源端子と、入力電圧の検出電圧が第１閾値電圧以下であることを検出し、且つ直流電圧の検出電圧が第２閾値電圧以上であることを検出したときに、パワーグッド信号を外部装置に出力するパワーグッド信号生成部とを備えている。
【発明の効果】
【００２０】
本発明の一態様によれば、入力電圧と制御電圧とを個別に監視し、入力電圧が第１閾値電圧以下に低下し、且つ制御電圧が第２閾値電圧以上であるときに、パワーグッド信号を外部装置に出力することができる。したがって、起動時の消費電流を抑制しながらオフシーケンス処理が必要なときのみパワーグッド信号を出力することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るスイッチング電源制御用半導体装置を適用したスイッチング電源の一実施形態を示す全体構成の回路図である。
【図２】本発明に係るスイッチング電源制御用半導体装置の具体的構成を示すブロック図である。
【図３】パワーグッド信号生成回路を示すブロック図である。
【図４】図３のパワーグッド信号生成回路の動作の説明に供するタイミングチャートである。
【図５】パワーグッド信号生成回路の変形例を示すブロック図である。
【図６】従来のパワーグッド信号生成回路を示す回路図である。
【図７】図６のパワーグッド信号生成回路の動作の説明に供するタイミングチャートである。
【図８】従来のパワーグッド信号生成回路の他の例を示す回路図である。
【図９】図８のパワーグッド信号生成回路の動作の説明に供するタイミングチャートである。
【発明を実施するための形態】
【００２２】
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００２３】
以下、本発明の一の実施の形態に係るスイッチング電源御装置について図面を参照して説明する。
スイッチング電源装置の全体構成は、図１に示すように、外部の交流電源１に接続された交流入力端子２を有し、この交流入力端子２が整流回路３に接続されている。この整流回路３の正極出力端子及び負極出力端子間に平滑用コンデンサ４が接続されている。平滑用コンデンサ４の正極側がフライバックトランス５の一次側主巻線Ｌ１１の一端に接続されている。一次側主巻線Ｌ１１の他端は例えばＮチャネルのＭＯＳＦＥＴで構成されるスイッチング素子６のドレインに接続されている。スイッチング素子６のソースは、抵抗７を介して第１の接地電位ＧＮＤ１に接続されている。
【００２４】
スイッチング素子６のゲートは、制御回路となるスイッチング電源制御用半導体装置１１のＯＵＴ端子に接続されている。したがって、スイッチング素子６は、スイッチング電源制御用半導体装置１１のＯＵＴ端子から出力されるパルス幅変調信号Ｓｐｗｍによってスイッチング動作する。
スイッチング電源制御用半導体装置１１は、集積回路により構成され、ＯＵＴ端子の他、ＶＨ端子、過熱ラッチ保護用のＬＡＴ端子、フィードバック制御用のＦＢ端子、電流検出用のＣＳ端子、ＧＮＤ端子、スイッチング電源制御用半導体装置１１の電源生成用のＶＣＣ端子などを備えている。
【００２５】
スイッチング電源制御用半導体装置１１のＶＨ端子は、電源端子２及び整流回路３間の接続線に整流用のダイオード１２及び１３と電流制限抵抗１４とを介して接続されている。スイッチング電源制御用半導体装置１１のＬＡＴ端子は、サーミスタ１５の一端に接続され、サーミスタ１５の他端は第１の接地電位ＧＮＤ１に接続されている。スイッチング電源制御用半導体装置１１のＦＢ端子は、フォトカプラ１６を構成するフォトトランジスタ１６ａを介して第１の接地電位ＧＮＤ１に接続されている。スイッチング電源制御用半導体装置１１のＣＳ端子は、コンデンサ１７および抵抗１８の共通接続点に接続され、コンデンサ１７の他端は第１の接地電位ＧＮＤ１に接続され、抵抗１８の他端は、電流検出用抵抗７及びスイッチング素子６間に接続されている。コンデンサ１７および抵抗１８は、電流検出用抵抗７によって検出された信号に対するノイズフィルタを構成している。
【００２６】
スイッチング電源制御用半導体装置１１のＶＣＣ端子は、コンデンサ１９の正極端子およびダイオード２０のカソード端子に接続され、コンデンサ１９の負極端子は第１の接地電位ＧＮＤ１に接続されている。ダイオード２０のアノード端子は、トランス５の一次側補助巻線Ｌ１２の一端に接続され、一次側補助巻線Ｌ１２の他端は第１の接地電位ＧＮＤ１に接続されている。コンデンサ１９、ダイオード２０および一次側補助巻線Ｌ１２は、一次側補助巻線Ｌ１２に生起された交流電圧を直流電源電圧に変換する回路を構成し、スイッチング電源制御用半導体装置１１の電源回路を構成している。
【００２７】
トランス５は、二次側主巻線Ｌ２１を有し、その一端は、ダイオード２１のアノード端子に接続されている。ダイオード２１のカソード端子は、コンデンサ２２の正極端子に接続され、コンデンサ２２の負極端子は、二次側巻線Ｌ２１の他端に接続され、かつ第２の接地電位ＧＮＤ２に接続されている。二次側巻線Ｌ２１、ダイオード２１およびコンデンサ２２は、二次側巻線Ｌ２１に生起された交流電圧を直流電圧に変換する回路を構成し、スイッチング電源装置の出力回路を構成しており、コンデンサ２２の正極端子が負荷２３に接続されている。
【００２８】
また、コンデンサ２２の正極端子は、フォトカプラ１６を構成するフォトダイオード１６ｂのアノード端子に接続され、フォトダイオード１６ｂのカソード端子は、シャントレギュレータ回路２４を構成するシャントレギュレータ２５のカソード端子に接続され、シャントレギュレータ２５のアノード端子は第２の接地電位ＧＮＤ２に接続されている。
このシャントレギュレータ２５は、コンデンサ２２の正極端子と負極端子との間に直列接続されたシャントレギュレータ回路２４を構成する分圧抵抗２６，２７の接続点に接続されている。このシャントレギュレータ回路２４によって、負荷２３に供給される電圧が検出され、その検出結果に応じた電圧がフォトカプラ１６を介してスイッチング電源制御用半導体装置１１のＦＢ端子にフィードバック電圧Ｖｆｂとして供給される。
【００２９】
このフィードバック電圧Ｖｆｂは負荷の大きさを示す信号ともなっていて、負荷が重いほど（負荷２３に流れる電流が大きいほど）フィードバック電圧Ｖｆｂの値は大きくなり、負荷が軽いほど（負荷２３に流れる電流が小さいほど）フィードバック電圧Ｖｆｂの値は小さくなる。
ここで、交流電源１、整流回路３、平滑用コンデンサ４、フライバックトランス５、ＭＯＳＦＥＴ６、ダイオード２１、コンデンサ２２でスイッチング電源動作部を構成している。
【００３０】
次に、スイッチング電源制御用半導体装置１１の具体的構成について図２を伴って説明する。なお、以下、スイッチング電源制御用半導体装置１１の具体的構成に関して示される接地（ＧＮＤ）電位は、上記第１の接地電位ＧＮＤ１である。スイッチング電源制御用半導体装置１１は、ＶＨ端子及びＶＣＣ端子間に接続された、起動時にＶＨ端子からＶＣＣ端子へ電流を供給する起動回路３１と、この起動回路３１とＶＣＣ端子との間に接続されたＶＣＣ端子の直流電圧Ｖｃｃが低いときに起動回路３１を動作させるヒステリシスを有する低電圧検出回路３２と、ＶＣＣ端子に接続された例えば５Ｖの内部電源を形成する内部電源回路３３とを備えている。
【００３１】
ＶＨ端子は起動時に電源端子ＶＣＣへ電流を供給するためのものであり、スイッチング電源制御用半導体装置１１自身の主電源端子はＶＣＣ端子である。
また、低電圧検出回路３２は直流電圧Ｖｃｃが閾値電圧Ｖｔｈ０ｂ未満であるときに起動回路３１を起動し、直流電圧Ｖｃｃが閾値電圧Ｖｔｈ０ａ以上となったときに起動回路３１を停止させる。なお、低電圧検出回路３２がヒステリシスを有するということは、低電圧検出回路３２の反転入力端子に入力されている閾値電圧Ｖｔｈ０が、実際は高低２つの閾値電圧からなるということであり、上記閾値電圧Ｖｔｈ０ａは高い方の閾値電圧を表し、閾値電圧Ｖｔｈ０ｂは低い方の閾値電圧を表す（以下、他の閾値電圧に対する表記方法も同様）。
【００３２】
また、内部電源回路３３は、ＶＣＣ端子の電源電圧が正常範囲内であるときには５Ｖの内部電源電圧を動作電源としてスイッチング電源制御用半導体装置１１内の各回路に供給するとともに、ＶＣＣ端子の直流電圧Ｖｃｃが設定電圧以下に低下したときに、スイッチング電源制御用半導体装置１１内の各回路をリセットするリセット信号を出力する。
また、スイッチング電源制御用半導体装置１１は、ＶＨ端子から入力される入力電圧ＶｉｎとＶＣＣ端子から入力される直流電圧Ｖｃｃとを監視して、外部の負荷２３へパワーグッド信号を出力するパワーグッド信号生成部３４を備えている。
【００３３】
このパワーグッド信号生成部３４は、図３に示すように、入力電圧Ｖｉｎの分圧回路ＶＤ１で分圧された電圧Ｖｉｎ１を監視する入力電圧検出部としての第１コンパレータ３４ａ及び判定タイマ３４ｂと、直流電圧Ｖｃｃの分圧回路ＶＤ２で分圧された電圧Ｖｉｎ２を監視する直流電圧検出部としての第２コンパレータ３４ｃと、パワーグッド信号出力部３４ｄと、遅延時間タイマ３４ｉと、遅延回路３４ｊとを備えている。
【００３４】
第１コンパレータ３４ａは、非反転入力端子にＶＨ端子に入力される入力電圧Ｖｒが分圧回路ＶＤ１を介して入力され、反転入力端子に第１閾値電圧Ｖｔｈ１が入力されている。この第１コンパレータ３４ａは、ヒステリシス特性を有しているので、第１閾値電圧Ｖｔｈ１は２つの値Ｖｔｈ１ａ，Ｖｔｈ１ｂ（Ｖｔｈ１ａ＞Ｖｔｈ１ｂ）を有している。入力電圧Ｖｒの分圧Ｖｉｎ１が上昇するとき、初期の分圧Ｖｉｎ１がスイッチング動作停止閾値電圧Ｖｔｈ１ｂ以下であるときに、第１コンパレータ３４ａの出力である第１比較信号Ｓｃ１がローレベルとなっている。そして、入力電圧Ｖｒの分圧Ｖｉｎ１がスイッチング動作開始閾値電圧Ｖｔｈ１ａを超えたときにハイレベルの第１比較信号Ｓｃ１を判定タイマ３４ｂに出力する。逆に、入力電圧Ｖｒの分圧Ｖｉｎ１がスイッチング動作開始閾値電圧Ｖｔｈ１ａより高い状態から下降するときには、スイッチング動作開始閾値電圧Ｖｔｈ１ａより低いスイッチング動作停止閾値電圧Ｖｔｈ１ｂ以下となったときに、ローレベルの第１比較信号Ｓｃ１を判定タイマ３４ｂに出力する。
【００３５】
判定タイマ３４ｂは、ローレベルの第１比較信号Ｓｃ１が入力されるとカウントを開始し、規定の遅延時間分までカウントすると、判定信号Ｓｄをハイレベルからローレベルに変化させる。判定タイマ３４ｂにハイレベルの第１比較信号Ｓｃ１が入力されると、判定タイマ３４ｂはリセットされて、判定信号Ｓｄはハイレベルになる。ここで、上記規定の遅延時間を交流電源１からの交流入力の半周期以上（整流回路による整流が全波整流の場合）にしておけば、判定タイマ３４ｂがカウントを開始しても、カウントが終了する前に必ずハイレベルの第１比較信号Ｓｃ１が入力されるので、判定タイマ３４ｂのカウントが終了して判定信号Ｓｄがローレベルになることはない。すなわち、交流電源１から交流入力が正常に入力されていれば（第１コンパレータ３４ａに、スイッチング動作開始閾値電圧Ｖｔｈ１を超える入力電圧Ｖｒの分圧Ｖｉｎ１のピーク値が連続的に入力されていれば）判定信号Ｓｄは、原理的にハイレベルを保つ。逆に交流電源１からの交流入力のピークが所定値に達しない状態が続くと、判定タイマ３４ｂのカウントが終了して判定信号Ｓｄはローレベルとなる。
【００３６】
したがい、判定信号Ｓｄがハイレベルであれば入力電圧Ｖｒが正常（スイッチ動作が可能な状態）であることを示し、ローレベルであれば異常であることを示すことになる。なお、ノイズ等に起因する誤検出や、問題とならないレベルの短時間の瞬時電圧低下で判定信号Ｓｄがローレベルにならないように、上記規定の遅延時間を交流電源１の数周期分の長さに設定する。
【００３７】
第２コンパレータ３４ｃは、非反転入力端子にＶＣＣ端子に入力される直流電圧Ｖｃｃの分圧Ｖｉｎ２が入力され、反転入力端子に第２閾値電圧Ｖｔｈ２が入力されている。この第２コンパレータ３４ｃは、ヒステリシス特性を有しているので、第２閾値電圧Ｖｔｈ２は２つの値Ｖｔｈ２ａ，Ｖｔｈ２ｂ（Ｖｔｈ２ａ＞Ｖｔｈ２ｂ）を有している。直流電圧Ｖｃｃの分圧Ｖｉｎ２が上昇する場合、初期の分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａ以下であるときに、第２コンパレータ３４ｃの出力である第２比較信号Ｓｃ２がローレベルとなっている。そして、直流電圧Ｖｃｃがスイッチング動作開始閾値電圧Ｖｔｈ２ａを超えたときにハイレベルの第２比較信号Ｓｃ２を出力する。逆に、直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａより高い状態から下降するときには、スイッチング動作開始閾値電圧Ｖｔｈ２ａより低い第１閾値電圧としてのスイッチング動作停止閾値電圧Ｖｔｈ２ｂ以下となったときに、ローレベルの第２比較信号Ｓｃ２を出力する。
【００３８】
第２比較信号Ｓｃ２はパワーグッド信号出力部３４ｄおよび遅延回路３４ｊに入力される。遅延回路３４ｊの出力は判定タイマ３４ｂの第２リセット端子に入力される。したがい、判定タイマ３４ｂは、直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａを超えた瞬間には、遅延回路３４ｊの出力によりリセットがかかっている状態になる。
【００３９】
パワーグッド信号出力部３４ｄは、論理反転回路３４ｅ、論理回路（ナンドゲート）３４ｆ、ＰチャネルＭＯＳＦＥＴ３４ｇ及び定電流回路３４ｈを備えている。
論理反転回路３４ｅは、判定タイマ３４ｂから出力される判定信号Ｓｄの論理レベルを反転するものであり、論理反転した判定信号Ｓｄ′を出力してナンドゲート３４ｆに入力する。
【００４０】
ナンドゲート３４ｆは、論理反転回路３４ｅから出力される判定信号Ｓｄを論理反転した判定信号Ｓｄ′と第２コンパレータ３４ｃから出力される第２比較信号Ｓｃ２とが入力され、これらの論理出力をＰチャネルＭＯＳＦＥＴ３４ｇのゲートに入力する。
ＰチャネルＭＯＳＦＥＴ３４ｇは、ソースが定電流回路３４ｈを介して内部電源回路３３から出力される内部電源に接続され、ドレインがＰＧＳ端子に接続されたオープンドレイン構成を有する。
【００４１】
遅延時間タイマ３４ｉは、判定タイマ３４ｂの判定信号Ｓｄが入力される反転入力端子を有し、判定信号Ｓｄがローレベルとなったときに、予め設定されたオフシーケンス処理を行なう遅延時間が設定され、当該遅延時間が経過した後にスイッチング停止信号Ｓｓｔｐがドライバ回路３５に出力される。
また、判定タイマ３４ｂの判定信号Ｓｄがスイッチング可能化信号Ｓｓａｂとしてドライバ回路３５に出力される。
【００４２】
さらに、ＰＧＳ端子には、電流制限抵抗Ｒ１を介してフォトカプラ３６を構成するフォトダイオード３６ａのアノードが接続され、このフォトダイオード３６ａのカソードが接地電位に接続されている。フォトカプラ３６を構成するフォトトランジスタ３６ｂは、負荷２３に接続され、パワーグッド信号Ｓｐｇがハイレベルであるときに負荷２３がオフシーケンス処理を実行する。
【００４３】
また、ドライバ回路３５は、負荷２３からのフィードバック電圧Ｖｆｂに対応した周波数のパルス幅変調（ＰＷＭ）信号をＯＵＴ端子からスイッチング素子６に出力する。このドライバ回路３５は、パワーグッド信号生成部３４から出力されるスイッチング可能化信号Ｓｓａｂがハイレベルであるときにパルス幅変調信号をＯＵＴ端子に出力し、遅延時間タイマ３４ｉから入力されるスイッチング停止信号Ｓｓｔｐがハイレベルとなったときにパルス幅変調信号のＯＵＴ端子への出力を停止する。
【００４４】
さらに、ドライバ回路３５は、ＣＳ端子から入力される電流検出値Ｖｉによって過電流抑制制御を行なうとともに、ＬＡＴ端子から入力される温度検出値Ｖｔによって過熱抑制制御を行なう。
次に、上記実施形態の動作について図４を伴って説明する。
先ず、図４（ａ）に示す時点ｔ１で、コンデンサ１９が放電されているとともに、ＶＨ端子に入力される交流電源１からの交流信号をダイオード１２及び１３で整流された整流電圧の供給が停止されている状態にあるものとする。
【００４５】
この状態では、ＶＨ端子に入力される入力電圧Ｖｒが零であるとともに、ＶＣＣ端子に入力される直流電圧Ｖｃｃも零であることから、内部電源回路３３から内部電源が出力されることはなく、スイッチング電源制御用半導体装置１１は動作停止状態にある。この状態では、スイッチング素子６もスイッチング動作を停止しており、パワーグッド信号生成部３４も動作停止状態にあり、ＰＧＳ端子からパワーグッド信号Ｓｐｇは出力されず、フォトカプラ３６のフォトダイオード３６ａには通電されず消灯状態を維持する。
【００４６】
この動作停止状態から時点ｔ２で、交流電源１から交流電圧が出力され、この交流電圧がダイオード１２及び１３で整流されて脈流状態の入力電圧ＶｒとしてＶＨ端子に入力される。
この入力電圧Ｖｒが入力されることにより、起動回路３１が動作状態となり、この起動回路３１から起動電流がＶＣＣ端子を通じてコンデンサ１９に供給されて、このコンデンサ１９が充電開始される。このため、ＶＣＣ端子の直流電圧Ｖｃｃの分圧Ｖｉｎ２が図４（ｂ）に示すように徐々に上昇し、この直流電圧Ｖｃｃの分圧Ｖｉｎ２が内部電源回路３３の設定電圧（閾値電圧Ｖｔｈ２ａ）を超えると、この内部電源回路３３から内部電圧が出力されて、スイッチング電源制御用半導体装置１１の各回路に内部電源供給されて各回路が動作状態となる。
【００４７】
このとき、判定タイマ３４ｂも動作を開始するが、遅延回路３４ｊの出力により、図４（ａ）に示すように判定信号Ｓｄはハイレベルとなっている。なお、その後は、第１閾値電圧Ｖｔｈ１（スイッチング動作開始閾値電圧Ｖｔｈ１ａ）を超える入力電圧Ｖｒの分圧Ｖｉｎ１のピーク値近傍が到来する毎に、第１コンパレータ３４ａの第１比較信号Ｓｃ１がハイレベルとなって、判定タイマ３４ｂをリセットする。このハイレベルの判定信号Ｓｄが論理反転回路３４ｅで論理反転され、ローレベルとなってナンドゲート３４ｆに入力される。このため、ナンドゲート３４ｆの出力信号はハイレベルを維持し、ＰチャネルＭＯＳＦＥＴ３４ｇはオフ状態を維持し、ＰＧＳ端子にパワーグッド信号Ｓｐｇは出力されず、フォトカプラ３６のフォトダイオード３６ａは非通電状態となり、消灯状態を維持する。
【００４８】
一方、第２コンパレータ３４ｃでは、直流電圧Ｖｃｃの分圧Ｖｉｎ２が第２コンパレータ３４ｃのスイッチング動作開始閾値電圧Ｖｔｈ２ａに到達するまでは、第２コンパレータ３４ｃから出力される第２比較信号Ｓｃ２はローレベルを維持する。このため、ナンドゲート３４ｆの出力信号はハイレベルを維持する。
また、判定タイマ３４ｂの判定信号Ｓｄがハイレベルとなることにより、ドライバ回路３５にスイッチング可能化信号Ｓｓａｂが出力される。
【００４９】
時点ｔ３で、直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａを超える状態となると、ドライバ回路３５から出力端子ＯＵＴにパルス幅変調信号Ｓｐｗｍが出力され、これがスイッチング素子６のゲートに供給され、このスイッチング素子６がスイッチング動作を開始する。
このため、フライバックトランス５の二次側主巻線Ｌ２１に交流誘起電圧が発生し、この交流誘起電圧がダイオード２１で整流され、コンデンサ２２で平滑化されて負荷２３へ供給される。この負荷２３に供給される負荷電流に応じた電流がフォトカプラ１６のフォトダイオード１６ｂを通じてシャントレギュレータ２５を流れる。このため、フォトカプラ１６を通じてフィードバック電圧ＶｆｂがＦＢ端子に入力され、ドライバ回路３５のパルス幅変調信号の周波数が制御される。
【００５０】
この時点ｔ３で、直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作開始閾値電圧Ｖｔｈ２ａを超える状態となり、第２コンパレータ３４ｃからハイレベルの第２比較信号Ｓｃ２が出力されるが、入力電圧Ｖｒの分圧Ｖｉｎ１のピーク値が第１閾値電圧Ｖｔｈ１（スイッチング動作開始閾値電圧Ｖｔｈ１ａ）以上となることを繰り返す限り、ナンドゲート３４ｆの出力信号はローレベルを維持し、ＰチャネルＭＯＳＦＥＴ３４ｇはオフ状態を維持し、パワーグッド信号Ｓｐｇはローレベルを維持する。
【００５１】
この間に、制御用電圧Ｖｃｃがヒステリシスを有する低電圧検出回路３２の閾値電圧Ｖｔｈ０を超えると、起動回路３１が作動停止される。また、スイッチング素子６がスイッチング動作することにより、フライバックトランス５の一次側補助巻線Ｌ１２から出力される交流電流がダイオード２０で整流され、コンデンサ１９で平滑化されてＶＣＣ端子に供給されて、スイッチング電源制御用半導体装置１１が通常動作状態となる。
【００５２】
この通常動作状態から交流電源１が停止されて、ＶＨ端子への入力電圧Ｖｒの分圧Ｖｉｎ１が閾値電圧Ｖｔｈ１（スイッチング動作停止閾値電圧Ｖｔｈ１ｂ）以下となると、第１コンパレータ３４ａの第１比較信号Ｓｃ１はローレベルを維持することになり、判定タイマ３４ｂが時点ｔ４でカウントを終了してその判定信号Ｓｄがローレベルとなる。
この判定信号Ｓｄが遅延時間タイマ３４ｉに供給されるので、遅延時間タイマ３４ｉが遅延時間の計時を開始する。
【００５３】
これと同時に、判定信号Ｓｄが論理反転回路３４ｅで論理反転されてハイレベルの判定信号Ｓｄ′となる。このとき、直流電圧Ｖｃｃの分圧Ｖｉｎ２は図４（ｂ）に示すように、第２コンパレータ３４ｃのスイッチング動作開始閾値電圧Ｖｔｈ２ａを超えているので、この第２コンパレータ３４ｃから出力される第２比較信号Ｓｃ２はハイレベルを維持している。
【００５４】
したがって、時点ｔ４でナンドゲート３４ｆの出力信号がローレベルからハイレベルに反転し、ＰチャネルＭＯＳＦＥＴ３４ｇがオン状態となり、図４（ｃ）に示すように、定電流回路３４ｈから供給される電流がパワーグッド信号ＳｐｇとしてＰＧＳ端子を通じてフォトカプラ３６のフォトダイオード３６ａに供給される。このため、フォトカプラ３６を通じて負荷２３にパワーグッド信号Ｓｐｇを通知することができる。したがって、負荷２３は、フライバックトランス５の二次側主巻線Ｌ２１から供給される負荷電流が停止されるものと判断して、必要なデータの退避等を行って負荷２３をオフ状態とするオフシーケンス処理を実行する。
【００５５】
この状態では、ドライバ回路３５が動作を継続しており、図４（ｅ）に示すように、パルス幅変調信号Ｓｐｗｍの出力が継続されるので、負荷２３で必要とする電流はパルス幅変調信号の周波数を制御することより確保される。なお、このときのエネルギ源は平滑用コンデンサ４となる。
その後、時点ｔ５で、遅延時間タイマ３４ｉの遅延時間が経過してタイムアップすると、遅延時間タイマ３４ｉからスイッチング停止信号Ｓｓｔｐがドライバ回路３５に出力され、これによりドライバ回路３５からのパルス幅変調信号Ｓｐｗｍの出力が停止される。これによって、スイッチング素子６のスイッチング動作が停止されて、フライバックトランス５の二次側主巻線Ｌ２１から負荷２３への電流供給が停止される。なお、ドライバ回路３５は、スイッチング可能化信号Ｓｓａｂとスイッチング停止信号Ｓｓｔｐのうちの一つでもハイレベルになっていればスイッチング動作を実行し、２つともローレベルになっているとスイッチング動作を停止する。
【００５６】
また、遅延時間タイマ３４ｉの遅延時間は、オフシーケンス処理を実行するに十分な時間に設定されている。なお、遅延時間タイマ３４ｉにより時点ｔ５でスイッチング動作を停止させるのは、これ以上スイッチング動作を続けると、平滑用コンデンサ４の電圧低下が進み、ドライバ回路３５がこれに対抗して所定のエネルギを出力側（２次側）に送るべくスイッチング素子６のオン時間を長くして入力電流を増加させるため、スイッチング素子６に流れる電流が許容範囲を超える虞があるからである。
【００５７】
スイッチング素子６のスイッチング動作の停止に伴い、ＶＣＣ端子に供給される直流電圧Ｖｃｃの分圧Ｖｉｎ２も、図４（ｂ）に示すように、徐々に減少する。そして、時点ｔ６で制御用電圧Ｖｃｃの分圧Ｖｉｎ２が第２コンパレータ３４ｃのスイッチング動作停止閾値電圧Ｖｔｈ２ｂ未満に低下すると、第２コンパレータ３４ｃの比較信号Ｓｃ２がハイレベルからローレベルに反転する。このため、ナンドゲート３４ｆの出力信号がローレベルからハイレベルに反転してＰチャネルＭＯＳＦＥＴ３４ｇがオフ状態となり、ＰＧＳ端子からのパワーグッド信号Ｓｐｇの出力が停止される。
【００５８】
なお、遅延時間タイマ３４ｉがタイムアップして時点ｔ４で判定信号Ｓｄがローレベルとなった場合でも、その後入力電圧Ｖｒの分圧Ｖｉｎ１のピーク値が第１閾値電圧Ｖｔｈ１（スイッチング動作開始閾値電圧Ｖｔｈ１ａ）以上に復帰すると、第１コンパレータ３４ａの第１比較信号Ｓｃ１がハイレベルに復帰して判定タイマ３４ｂの判定信号Ｓｄがハイレベルに復帰することにより、パワーグッド信号Ｓｐｇの出力が停止されるとともに、遅延時間タイマ３４ｉがリセットされて、通常動作状態を継続する。
【００５９】
このように、上記実施形態によると、パワーグッド信号Ｓｐｇの出力が、入力電圧Ｖｒの分圧Ｖｉｎ１がスイッチング動作停止閾値電圧Ｖｔｈ１ｂ以下となって判定信号Ｓｄがローレベルとなり、且つ直流電圧Ｖｃｃの分圧Ｖｉｎ２がスイッチング動作停止閾値電圧Ｖｔｈ２ｂ以上を継続している場合にのみ行なわれる。このため、ＶＨ端子に整流電圧Ｖｒが供給開始された起動時に、起動回路３１で起動電流によってコンデンサ１９の充電を行なっている際に、パワーグッド信号Ｓｐｇが出力されることはない。したがって、コンデンサ１９への充電電流がパワーグッド信号Ｓｐｇを生成するために消費されることを防止することができ、起動時間が遅くなったり、起動不良になったりすることを確実に防止することができる。
【００６０】
もし、起動時にＶＨ端子に入力される入力電圧Ｖｒ低めであり、この入力電圧Ｖｒの分圧Ｖｉｎ１のピーク値が第１コンパレータ３４ａの第１閾値電圧Ｖｔｈ１以下の場合でも、起動回路３１が動作してコンデンサ１９を充電し、直流電圧Ｖｃｃの分圧Ｖｉｎ２が第２コンパレータ３４ｃのスイッチング動作開始閾値電圧Ｖｔｈ２ａ以上に達して、内部電源回路３３が起動された場合には、パワーグッド信号Ｓｐｇが出力されることになる。しかしながら、このときはスイッチング可能化信号Ｓｓａｂとスイッチング停止信号Ｓｓｔｐが両方ともローレベルであるので、実際にはスイッチング素子６のスイッチング動作が開始されず、フライバックトランス５の二次側主巻線Ｌ２１に交流誘起電圧が生じていない状態であり、オフシーケンス処理は実行されることはない。
【００６１】
入力電圧Ｖｒの分圧Ｖｉｎ１が第１コンパレータ３４ａの第１閾値電圧Ｖｔｈ１（スイッチング動作開始閾値電圧Ｖｔｈ１ａ）以上であり、直流電圧Ｖｃｃの分圧Ｖｉｎ２が第２コンパレータ３４ｃの第２閾値電圧となるスイッチング動作停止閾値電圧Ｖｔｈ２（Ｖｔｈ２ａ）以上に上昇すると、内部電源回路３３が動作してドライバ回路３５が動作状態となり、ドライバ回路３５がスイッチング素子６にパルス幅変調信号Ｓｐｗｍを供給してスイッチング動作状態となる。しかしながら、このときもパワーグッド信号Ｓｐｇは出力されない状態を維持するので、フォトカプラ３６での消費電流は発生せず、負荷２３が軽負荷状態であるときの低待機電力の増大を防止することができる。
【００６２】
この状態から、交流電源が遮断されて入力電圧Ｖｒの分圧Ｖｉｎ１が第１コンパレータ３４ａの第１閾値電圧Ｖｔｈ１（Ｖｔｈ１ｂ）以下に低下すると、ここで始めてパワーグッド信号Ｓｐｇが出力されることになり、フォトカプラ３６のフォトダイオード３６ａをオン動作させて負荷２３でオフシーケンス処理を実行することになる。
このように、本実施形態によると、第１コンパレータ３４ａ及び判定タイマ３４ｂで入力電圧Ｖｒを監視し、第２コンパレータ３４ｃで直流電圧Ｖｃｃを監視することにより、入力電圧Ｖｒの分圧Ｖｉｎ１がスイッチング動作停止閾値電圧Ｖｔｈ１ｂ以下となり、且つ直流電圧Ｖｃｃの分圧Ｖｉｎ２が第２閾値電圧となるスイッチング動作停止閾値電圧Ｖｔｈ２ｂ以上を維持しているときにのみ、パワーグッド信号Ｓｐｇを生成して、フォトカプラ３６を介して負荷２３へ通知することができる。このため、負荷２３でのオフシーケンス処理を有効に行なうことができる。しかも、このためのパワーグッド信号生成部３４を２つのコンパレータ３４ａ，３４ｃと、判定タイマ３４ｂと、パワーグッド信号出力部３４ｄと、フォトカプラ３６とを設けるだけの簡易な構成とすることができる。
【００６３】
なお、上記実施形態では、ＰＧＳ端子にフォトカプラ３６のフォトダイオード３６ａを、電流制限抵抗Ｒ１を介して直接接続した場合について説明したが、これに限定されるものではなく、図５に示すように、ＰＧＳ端子をトランジスタ４０のベースに接続し、このトランジスタのコレクタを、電流制限抵抗Ｒ１を介して制御用電圧Ｖｃｃがアノードに供給されるフォトカプラ３６のフォトダイオード３６ａのカソードに接続し、エミッタを接地するようにしてもよい。
【００６４】
なお、上記実施形態では、フライバックトランス５の二次側の出力電圧をシャントレギュレータ２５で検出し、フォトカプラ１６を介して検出結果をフィードバック電圧として伝送する場合について説明したが、これに限定されるものではなく、二次側での出力電圧をトランス５の一次側補助巻線Ｌ１２の出力電圧により間接的に検出し、これをフィードバック電圧とすることもできる。
【００６５】
また、上記実施形態では、フライバック式のスイッチング電源に本発明を適用した場合について説明したが、これに限定されるものではなく、ＬＬＣ電流共振式のスイッチング電源にも本発明を適用することができる。
また、スイッチング電源装置への入力電圧を、外部の交流電源１からの交流入力を整流回路３で整流した電圧としたが、バッテリなどの直流電圧であってもよい。その場合、図１において整流回路３、ダイオード１２，１３および遅延回路３４ｊは不要となり、電圧入力端子ＶＨにはバッテリの出力電圧が抵抗１４を介して接続される。入力電圧が直流電圧であっても、その電圧によって第１コンパレータ３４ａが動作するので、本発明が適用できることは明らかである。
【００６６】
また、電圧Ｖｒ，Ｖｃｃの検出に分圧回路ＶＤ１，ＶＤ２を適用したが、分圧回路の代わりにレベルシフト回路を適用して電圧Ｖｒ，Ｖｃｃの検出電圧を得るようしてもよいことは言うまでもないことである。
【符号の説明】
【００６７】
１…交流電源、３…整流回路、４…平滑用コンデンサ、５…フライバックトランス、Ｌ１１…一次側主巻線、Ｌ２１…二次側主巻線、Ｌ１２…一次側補助巻線、６…スイッチング素子、１１…スイッチング電源制御用半導体装置、１６…フォトカプラ、２３…負荷、２４…シャントレギュレータ回路、３１…起動回路、３２…低電圧検出回路、３３…内部電源回路、３４…パワーグッド信号生成部、３４ａ…第１コンパレータ、３４ｂ…判定タイマ、３４ｃ…第２コンパレータ、３４ｄ…パワーグッド信号出力部、３４ｅ…論理反転回路、３４ｆ…論理回路（ナンドゲート）、３４ｇ…ＰチャネルＭＯＳＦＥＴ、３４ｈ…定電流回路、３４ｉ…遅延時間タイマ、３４ｊ…遅延回路、３５…ドライバ回路、３６…フォトカプラ
【図１】
2018148676.tif 000003
【図２】
2018148676.tif 000004
【図３】
2018148676.tif 000005
【図４】
2018148676.tif 000006
【図５】
2018148676.tif 000007
【図６】
2018148676.tif 000008
【図７】
2018148676.tif 000009
【図８】
2018148676.tif 000010
【図９】
2018148676.tif 000011