(57)【要約】【課題】高融点金属からなるヒューズ素子が、高密度で配置されている半導体装置を提供する。【解決手段】本発明の半導体装置１００は、基板１０１上に多層配線構造１０２を有する半導体装置であって、多層配線構造１０２が、最上層配線１０３と、最上層配線１０３の下層側に位置し、前記最上層配線１０３より高い融点を有する金属からなるヒューズ素子１０４と、ヒューズ素子１０４の両端にそれぞれ接続された下層配線１０５と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に多層配線構造を有する半導体装置であって、
前記多層配線構造が、
最上層配線と、
前記最上層配線の下層側に位置し、前記最上層配線より高い融点を有する金属からなるヒューズ素子と、
前記ヒューズ素子の両端にそれぞれ接続された下層配線と、を備えていることを特徴とする半導体装置。
【請求項２】
前記下層配線が、前記ヒューズ素子の下層側の両端に、それぞれ接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒューズ素子の厚さが２００ｎｍ以上１０００ｎｍ以下であることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記下層配線は、前記ヒューズ素子の両端に、それぞれビアを介して接続されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
レーザーブロー型ヒューズ素子の導電材料として、ポリシリコンやアルミニウムが広く用いられている。ヒューズ素子は、通常はシリコン酸化膜などの絶縁膜で覆われているが、この絶縁膜が厚いとレーザーで切断しにくくなる。そのため、多層配線プロセスにおいては、チップ表層に近い位置に形成されたアルミニウム配線が、このヒューズ素子として利用されることが多い。
【０００３】
アルミニウムは、レーザー照射によって容易にブローするが、融点・沸点が低い材料であるため、アルミニウムの飛沫がブロー痕の周辺に再付着して、切断不良を引き起こすという問題がある。この問題に対し、高融点金属であるタングステンを、ヒューズ素子として用いる方法が提案されている（特許文献１）。タングステンは、多層配線の接続ビアとして用いられる材料であり、接続ビアに連続したヒューズ素子を形成する場合に、材料の変更に伴う工程追加が不要となる。
【０００４】
特許文献１の発明においては、ヒューズ素子の両端の電極引き出しに、最上層のアルミニウム配線が用いられている。最上層のアルミニウム配線は、ワイヤーボンディングのボンディングパッドとして用いられ、また、大電流の入出力経路としても用いられるため、下層のアルミニウム配線よりも膜厚が大きく設定されている。アルミニウム配線の膜厚を大きくする場合、その後の加工上の制約により、配線幅、配線間隔をより広くする必要がある。すなわち、この場合の最上層のアルミニウム配線ピッチは、下層のアルミニウム配線ピッチよりも大きくなる。したがって、特許文献１の発明では、ヒューズ素子のピッチが最上層のアルミニウム配線のピッチで制限されることになり、その結果として、ヒューズ素子を高密度で配置することができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−４５７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、高融点金属からなるヒューズ素子を、高密度で配置することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は以下の手段を採用している。
【０００８】
（１）本発明の一態様に係る半導体装置は、基板上に多層配線構造を有する半導体装置であって、前記多層配線構造が、最上層配線と、前記最上層配線の下層側に位置し、前記最上層配線より高い融点を有する金属からなるヒューズ素子と、前記ヒューズ素子の両端にそれぞれ接続された下層配線と、を備えている。
（２）前記（１）に記載の半導体装置において、前記下層配線が、前記ヒューズ素子の下層側の両端に、それぞれ接続されていることが好ましい。
（３）前記（１）または（２）のいずれかに記載の半導体装置において、前記ヒューズ素子の厚さが２００ｎｍ以上１０００ｎｍ以下であることが好ましい。
（４）前記（１）〜（３）のいずれか一つに記載の半導体装置において、前記下層配線は、前記ヒューズ素子の両端に、それぞれビアを介して接続されていることが好ましい。
【発明の効果】
【０００９】
本発明の半導体装置では、ヒューズ素子が高融点金属からなるため、ヒューズ素子に対してレーザー照射を行っても、容易に溶けることはなく、切断不良の原因となる飛沫付着の問題を回避することができる。
【００１０】
さらに、本発明の半導体装置では、ヒューズ素子が、最上層の配線ではなく、その下層の配線に接続されている。下層の配線には、最上層の配線のような膜厚の制約がないため、その膜厚を小さく設定することが可能であり、これに伴って下層の配線の幅、ピッチを狭めることができる。したがって、本発明の半導体装置では、配線ピッチとともに、ヒューズ素子ピッチを狭めることができ、ヒューズ素子の高密度な配置が可能となっている。
【図面の簡単な説明】
【００１１】
【図１】（ａ）本発明の第一実施形態に係る半導体装置について、積層方向に切断した場合の断面図である。（ｂ）本発明の第一実施形態に係る半導体装置のうち、ヒューズ素子とヒューズ素子に接続された配線の平面図である。
【図２】（ａ）〜（ｄ）本発明の第一実施形態に係る、半導体装置の製造方法を説明する主な工程フローである。
【図３】（ａ）〜（ｄ）本発明の第一実施形態に係る、半導体装置の製造方法を説明する工程フローである。
【図４】（ａ）従来技術による半導体装置について、積層方向に切断した場合の断面図である。（ｂ）従来技術による半導体装置のうち、ヒューズ素子とヒューズ素子に接続された配線の平面図である。
【図５】本発明の第二実施形態に係る半導体装置について、積層方向に切断した場合の断面図である。
【図６】（ａ）〜（ｄ）本発明の第二実施形態に係る、半導体装置の製造方法を説明する主な工程フローである。
【図７】（ａ）〜（ｄ）本発明の第二実施形態に係る、半導体装置の製造方法を説明する主な工程フローである。
【図８】本発明の第三実施形態に係る半導体装置について、積層方向に切断した場合の断面図である。
【図９】（ａ）〜（ｄ）本発明の第三実施形態に係る、半導体装置の製造方法を説明する主な工程フローである。
【図１０】（ａ）〜（ｄ）本発明の第三実施形態に係る、半導体装置の製造方法を説明する主な工程フローである。
【発明を実施するための形態】
【００１２】
以下、本発明について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等は実際とは異なっていることがある。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
【００１３】
＜第一実施形態＞
［半導体装置の構成］
図１（ａ）は、本発明の第一実施形態に係る半導体装置１００の断面図である。図１（ｂ）は、半導体装置１００のうち、ヒューズ素子１０４とヒューズ素子１０４に接続された配線１０５を、後述する基板と反対側（保護膜側）から見た平面図である。半導体装置１００は、シリコン等の基板１０１上に、配線層を２つ以上含む多層配線構造１０２を有している。
【００１４】
多層配線構造１０２は、少なくとも、アルミニウム等からなる最上層配線１０３と、最上層配線１０３の下層側に位置し、最上層配線１０３より高い融点を有する金属からなるヒューズ素子１０４と、ヒューズ素子１０４の両端にそれぞれ接続された下層配線１０５と、を備えている。図１（ａ）では、多層配線構造１０２の構成例として、ヒューズ素子１０４の周辺の構成のみを明示しているが、半導体装置としての用途に応じて他の構成を含んでいてもよい。
【００１５】
ヒューズ素子１０４の構成として、図１（ａ）では、層間膜または下層配線の上に直接形成された薄膜部分（バリアメタル）１０４Ａと、この薄膜１０４上に形成された厚膜部分１０４Ｂと、を積層した構造を有するものを一例として示している。ヒューズ素子１０４の厚さＴ3は、２００ｎｍ以上１０００ｎｍ以下であることが好ましい。
【００１６】
ヒューズ素子１０４の構成として、上記一例、他の積層構造を有するものの例、および単層構造を有するものの例を、表１に示す。
【００１７】
【表１】
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【００１８】
タングステンは、各層の配線を接続するビアの材料でもあるため、これを用いた場合、ヒューズ素子１０４とビアとを連続して製造することができ、製造工程を簡略化することができる点で好ましい。
【００１９】
多層配線構造１０２を構成する各層同士の間、各層と基板１０１との間には、層間絶縁膜が形成されている。層間絶縁膜としては、ＳｉＯ2、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ2Ｈ5）4）からなる酸化膜等の用途に応じた様々な膜が用いられる。後述する製造方法の説明の都合により、ここでは複数の層間絶縁膜のうち、基板１０１と下層配線１０５との間にあるものを層間絶縁膜１０６とし、下層配線１０５と最上層配線１０３との間にあるものを層間絶縁膜１０７として示している。
【００２０】
最上層配線１０３の上層側には、ＳｉＯ2等の酸化物からなる第一保護膜１０８、ＳｉＮ等の窒化物からなる第二保護膜１０９が、順に形成されている。いずれの保護膜も、外部からのパーティクル浸入等を抑える機能を有している。第一保護膜１０８は、最上層配線１０３が、その段差に起因して第二保護膜１０９から受ける応力を緩和する機能も有している。なお、ここでの最上層配線１０３の上層とは、製造工程上、最上層配線１０３よりも後に形成される層を意味している。
【００２１】
ヒューズ素子１０４の上層側には、第一保護膜１０８のみが形成されている。ヒューズ素子１０４上の第一保護膜１０８は、保護膜としての機能を保持するために、１００ｎｍ以上の厚さを有することが好ましく、また、レーザー照射によるヒューズ素子１０４の切断を妨げないようにするために、１０００ｎｍ以下の厚さを有することが好ましい。
【００２２】
また、ヒューズ素子１０４上の第一保護膜１０８を薄くするために、ヒューズ素子１０４は、半導体装置１００の最表面に近い位置に形成されていることが好ましい。したがって、ヒューズ素子１０４の両端に接続される下層配線１０５としては、最上層配線１０３の次に最表面に近い層を構成する配線であることが好ましく、最上層配線１０３の１つ下の層を構成する配線であればより好ましい。
【００２３】
下層配線１０５は、ボンディングに用いることがないため、その厚さＴ1を減少させることができる。この場合、デザインルール上の制約を考慮すると、保護膜側からの平面視（図１（ｂ））における下層配線１０５の幅Ｗ1も、ほぼ同等の割合で減少させることができる。すなわち、例えば、下層配線１０５の厚さＴ1を、最上層配線１０３の厚さＴ2の３０％程度に減少させた場合には、幅Ｗ1も３０％程度に縮めることができる。そして、幅Ｗ1を縮めた分、隣接する下層配線１０５同士の距離（ピッチ）Ｄ1を縮めることができる。したがって、下層配線１０５に接続されて隣接する、ヒューズ素子１０４同士の距離（ピッチ）Ｄ3も縮めることができ、その結果として、複数のヒューズ素子１０４を高密度で配置することが可能となる。
【００２４】
なお、ヒューズ素子１０４の幅Ｗ3は、２００ｎｍ以上６００ｎｍ以下であることが好ましく、下層配線１０５の幅Ｗ1は、少なくとも、そのヒューズ素子１０４の幅Ｗ3の１００％以上であることが好ましい。
【００２５】
以上説明したように、本実施形態に係る半導体装置１００では、ヒューズ素子１０４が高融点金属からなるため、ヒューズ素子１０４に対してレーザー照射を行っても、容易に溶けることはなく、切断不良の原因となる飛沫付着の問題を回避することができる。
【００２６】
さらに、本実施形態に係る半導体装置１００では、ヒューズ素子１０４が、最上層の配線１０３ではなく、その下層の配線１０５に接続されている。下層の配線１０５には、最上層の配線１０３のような膜厚の制約がないため、その膜厚を小さく設定することが可能であり、これに伴って下層の配線の幅、ピッチを狭めることができる。したがって、本実施形態に係る半導体装置１００では、配線ピッチとともに、ヒューズ素子ピッチを狭めることができ、ヒューズ素子１０４の高密度な配置が可能となっている。
【００２７】
［半導体装置の製造方法］
半導体製造装置１００の製造方法について、ヒューズ素子１０４とその周辺部分を形成する工程を中心として、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）を用いて説明する。
【００２８】
図２（ａ）に示すように、シリコン等の基板の一方の主面側に、積層構造を形成する過程において、保護膜より３つ以上下の層を構成する層間膜１０６の上に、ヒューズ素子の両端に接続するための配線（下層配線）１０５を形成する。ここでは基板を図示していないが、層間膜１０６の下方に配置されているものとする。
【００２９】
続いて、その層間膜１０６および配線１０５の上に、さらに別の層間膜１０７を形成する。配線１０５、層間膜１０６、１０７およびこれらの下層側を構成する配線、層間膜については、ＣＶＤ法、スパッタリング法等の公知方法による成膜およびフォトリソグラフィー法によるパターニングを、適宜繰り返して行うことによって形成することができる。
【００３０】
次に、図２（ｂ）に示すように、層間膜１０７のうち、ヒューズ素子を形成する部分Ｆを、エッチング法を用いて除去し、配線１０５の一部を露出させる。
【００３１】
次に、図２（ｃ）に示すように、露出面を含む基板と反対側の表面全体を覆うように、ヒューズ素子を構成する薄膜部分（バリアメタル）１０４Ａ、厚膜部分１０４Ｂに相当する膜を順に形成する。薄膜部分１０４Ａに相当する膜は、用いるプロセスによって異なるが、厚さが数ｎｍ以上１００ｎｍ以下の範囲となるように形成する。厚膜部分１０４Ｂに相当する膜は、最表面が面一となる程度に厚く形成する。
【００３２】
それぞれの膜の材料と形成方法の組み合わせについては、例えば表１に示すものを挙げることができる。ここでは、積層構造のヒューズ素子の形成方法について例示しているが、単層構造のヒューズ素子の形成方法は、薄膜部分１０４Ａの膜形成を行わない点で異なっている。
【００３３】
次に、図２（ｄ）に示すように、厚膜部分１０４Ｂに相当する膜のうち、ヒューズ素子が形成される部分Ｆ’より突出している部分（破線で囲まれている部分）を、ドライエッチング法またはＣＭＰ法を用いて除去する。この時点でヒューズ素子１０４が完成する。
【００３４】
次に、図３（ａ）に示すように、基板と反対側の表面全体を覆うように、ＣＶＤ法またはスパッタリング法を用いて、最上層配線１０３に相当する膜を形成する。この膜は、ワイヤーボンディングのボンディングパッド、大電流の入出力経路として用いることができる程度に厚く形成する。
【００３５】
次に、図３（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて、最上層配線１０３を所望の形状となるようにパターニングする。
【００３６】
次に、図３（ｃ）に示すように、ＣＶＤ法を用いて、露出面を含む基板と反対側の表面全体を覆うように、第一保護膜（酸化膜）１０８、第二保護膜（窒化膜）１０９を順に形成する。
【００３７】
次に、図３（ｄ）に示すように、ヒューズ素子１０４上に所望の厚さの第一保護膜１０８だけが残るように、ヒューズ素子１０４上の第一保護膜１０８および第二保護膜１０９の不要部分（破線で囲まれた部分）を除去する。ここでの所望の厚さとは、保護膜としての機能を保持し、かつ、レーザー照射によるヒューズ素子１０４の切断を妨げない厚さを意味している。
【００３８】
以上の手順により、半導体装置１００を得ることができる。この手順によれば、ヒューズ素子１０４を形成するための溝と、下層配線１０５と接続するためのビアを同時に形成することになるため、製造工程を簡略化することができ、その分のコストを削減することができる。
【００３９】
＜比較例＞
本実施形態の比較例として、従来技術による半導体装置１１０について、図４（ａ）、（ｂ）を用いて説明する。図４（ａ）は、半導体装置１１０の断面図である。図４（ｂ）は、半導体装置１１０のうち、ヒューズ素子１１４とヒューズ素子１１４に接続された最上層配線１１３を、後述する基板と反対側（保護膜側）から見た平面図である。従来技術による半導体装置１１０は、ヒューズ素子１１４の両端が、それぞれ、下層配線１１５ではなくて最上層配線１１３に接続されている点で、本実施形態の半導体装置１００と異なっている。半導体装置１１０のその他の構成については、半導体装置１００の構成と同様である。
【００４０】
最上層配線１１３は、ワイヤーボンディングのボンディングパッドとして用いられ、また、大電流の入出力経路としても用いられるため、下層配線よりも膜厚Ｔ2を大きくする必要がある。最上層配線の膜厚Ｔ2を大きくする場合、その後の加工上の制約により、配線幅Ｗ2をより広くする必要がある。したがって、従来技術による半導体装置１１０では、ヒューズ素子１１４のピッチを広げざるを得ないため、ヒューズ素子１１４を高密度で配置することが難しい。
【００４１】
＜第二実施形態＞
［半導体装置の構成］
図５は、本発明の第二実施形態に係る半導体装置２００の断面図である。半導体装置２００では、下層配線２０５が、ヒューズ素子２０４の両端に対し、それぞれビア２１０を介して接続されており、直接接続されている第一実施形態に係る半導体装置１００と異なっている。半導体装置２００の他の構成については、半導体装置１００の構成と同様であり、半導体装置１００と同等の効果を得ることができる。
【００４２】
［半導体装置の製造方法］
半導体製造装置２００の製造方法について、ヒューズ素子２０４とその周辺部分を形成する工程を中心として、図６（ａ）〜（ｅ）、図７（ａ）〜（ｄ）を用いて説明する。
【００４３】
図６（ａ）に示すように、シリコン等の基板の一方の主面側に、積層構造を形成する過程において、保護膜より３つ以上下の層を構成する層間膜２０６の上に、ヒューズ素子の両端に接続するための配線（下層配線）２０５を形成する。ここでは基板を図示していないが、層間膜２０６の下方に配置されているものとする。
【００４４】
続いて、その層間膜２０６および配線２０５の上に、さらに別の層間膜２０７を形成する。配線２０５、層間膜２０６、２０７およびこれらの下層側を構成する配線、層間膜については、ＣＶＤ法、スパッタリング法等の公知方法による成膜およびフォトリソグラフィー法によるパターニングを、適宜繰り返して行うことによって形成することができる。
【００４５】
次に、図６（ｂ）に示すように、層間膜２０７のうち、ヒューズ素子を形成する部分Ｆを、エッチング法を用いて除去する。
【００４６】
次に、図６（ｃ）に示すように、フォトリソグラフィ法およびエッチング法を用いて、配線２０５の一部を露出させる貫通孔Ｈを形成する。
【００４７】
次に、図６（ｄ）に示すように、基板と反対側の表面全体を覆うように、ヒューズ素子を構成する薄膜部分（バリアメタル）２０４Ａ、厚膜部分２０４Ｂに相当する膜を順に形成する。薄膜部分２０４Ａに相当する膜は、用いるプロセスによって異なるが、厚さが数ｎｍ以上１００ｎｍ以下の範囲となるように形成する。厚膜部分２０４Ｂに相当する膜は、最表面が面一となる程度に厚く形成する。この時点で、下層配線２０５とヒューズ素子とを接続するビア２１０が完成する。
【００４８】
それぞれの膜の材料と形成方法の組み合わせについては、例えば表１に示すものを挙げることができる。ここでは、積層構造のヒューズ素子の形成方法について例示しているが、単層構造のヒューズ素子の形成方法は、薄膜部分２０４Ａの膜形成を行わない点で異なっている。
【００４９】
次に、図６（ｅ）に示すように、厚膜部分２０４Ｂに相当する膜のうち、ヒューズ素子が形成される部分Ｆ’より突出している部分（破線で囲まれている部分）を、ドライエッチング法またはＣＭＰ法を用いて除去する。この時点でヒューズ素子２０４が完成する。
【００５０】
次に、図７（ａ）に示すように、基板と反対側の表面全体を覆うように、ＣＶＤ法またはスパッタリング法を用いて、最上層配線２０３に相当する膜を形成する。この膜は、ワイヤーボンディングのボンディングパッド、大電流の入出力経路として用いることができる程度に厚く形成する。
【００５１】
次に、図７（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて、最上層配線２０３を所望の形状となるようにパターニングする。
【００５２】
次に、図７（ｃ）に示すように、ＣＶＤ法を用いて、基板と反対側の表面全体を覆うように、第一保護膜（酸化膜）２０８、第二保護膜（窒化膜）２０９を順に形成する。
【００５３】
次に、図７（ｄ）に示すように、ヒューズ素子２０４上に所望の厚さの第一保護膜２０８だけが残るように、ヒューズ素子２０４上の第一保護膜２０８および第二保護膜２０９の不要部分（破線で囲まれた部分）を除去する。ここでの所望の厚さとは、保護膜としての機能を保持し、かつ、レーザー照射によるヒューズ素子２０４の切断を妨げない厚さを意味している。
【００５４】
以上の手順により、半導体製造装置２００を得ることができる。この手順によれば、ヒューズ素子２０４を形成するための溝と、下層配線と接続するためのビアとを別々に形成することになる。したがって、ヒューズ素子２０４の厚さを任意に設定することができるため、レーザーブローがより容易となるように、ヒューズ素子２０４を薄く形成することが可能となる。
【００５５】
＜第三実施形態＞
［半導体装置の構成］
図８は、本発明の第三実施形態に係る半導体装置３００の断面図である。第二実施形態に係る半導体装置２００は、ヒューズ素子２０４が、最上層配線２０３と下層配線２０５との間にある、層間膜２０７の中に形成されている。これに対して半導体装置３００は、ヒューズ素子３０４が、最上層配線３０３と下層配線３０５との間にある、層間膜３０７の上に形成されており、この点において半導体装置２００と異なっている。半導体装置３００の他の構成については、半導体装置２００の構成と同様であり、半導体装置２００と同等の効果を得ることができる。
【００５６】
［半導体装置の製造方法］
半導体製造装置３００の製造方法について、ヒューズ素子３０４とその周辺部分を形成する工程を中心として、図９（ａ）〜（ｅ）、図１０（ａ）〜（ｄ）を用いて説明する。
【００５７】
図９（ａ）に示すように、シリコン等の基板の一方の主面側に、積層構造を形成する過程において、保護膜より３つ以上下の層を構成する層間膜３０６の上に、ヒューズ素子の両端に接続するための配線（下層配線）３０５を形成する。ここでは基板を図示していないが、層間膜３０６の下方に配置されているものとする。
【００５８】
続いて、その層間膜３０６および配線３０５の上に、さらに別の層間膜３０７を形成する。配線３０５、層間膜３０６、３０７およびこれらの下層側を構成する配線、層間膜については、ＣＶＤ法、スパッタリング法等の公知方法による成膜およびフォトリソグラフィー法によるパターニングを、適宜繰り返して行うことによって形成することができる。
【００５９】
次に、図９（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて、配線３０５の一部を露出させる貫通孔Ｈを形成する。
【００６０】
次に、図９（ｃ）に示すように、基板と反対側の表面全体を覆うように、ヒューズ素子を構成する薄膜部分（バリアメタル）３０４Ａ、厚膜部分３０４Ｂに相当する膜を順に形成する。薄膜部分３０４Ａに相当する膜は、用いるプロセスによって異なるが、厚さが数ｎｍ以上１００ｎｍ以下の範囲となるように形成する。厚膜部分３０４Ｂに相当する膜は、最表面が面一となる程度に厚く形成する。この時点で、下層配線３０５とヒューズ素子とを接続するビア３１０が完成する。
【００６１】
それぞれの膜の材料と形成方法の組み合わせについては、例えば表１に示すものを挙げることができる。ここでは、積層構造のヒューズ素子の形成方法について例示しているが、単層構造のヒューズ素子の形成方法は、薄膜部分３０４Ａの膜形成を行わない点で異なっている。
【００６２】
次に、図９（ｄ）に示すように、厚膜部分３０４Ｂに相当する膜のうち、ヒューズ素子が形成されない領域（破線で囲まれている領域）を、フォトリソグラフィ法およびエッチング法を用いて除去する。この時点でヒューズ素子３０４が完成する。
【００６３】
次に、図１０（ａ）に示すように、基板と反対側の表面全体を覆うように、ＣＶＤ法またはスパッタリング法を用いて、最上層配線３０３に相当する膜を形成する。この膜は、ワイヤーボンディングのボンディングパッド、大電流の入出力経路として用いることができる程度に厚く形成する。
【００６４】
次に、図１０（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて、最上層配線３０３を所望の形状となるようにパターニングする。
【００６５】
次に、図１０（ｃ）に示すように、ＣＶＤ法を用いて、溝部の露出面を含む基板と反対側の表面全体を覆うように、第一保護膜（酸化膜）３０８、第二保護膜（窒化膜）３０９を順に形成する。
【００６６】
次に、図１０（ｄ）に示すように、ヒューズ素子３０４上に所望の厚さの第一保護膜３０８だけが残るように、ヒューズ素子３０４上の第一保護膜３０８および第二保護膜３０９の不要部分（破線で囲まれた部分）を除去する。ここでの所望の厚さとは、保護膜としての機能を保持し、かつ、レーザー照射によるヒューズ素子３０４の切断を妨げない厚さを意味している。
【００６７】
以上の手順により、半導体製造装置３００を得ることができる。この手順によれば、下層配線３０５との接続用のビアをタングステンＣＶＤで埋め込んだ場合、その後にヒューズ素子を形成する部分のみをレジストで覆い、タングステンをエッチバックすることにより、所望の厚さのヒューズ素子３０４を形成することができる。この場合のタングステンの膜厚は、主にＣＶＤ膜厚で決まることになるため、第一実施形態の手順で形成する場合に比べて小さくすることができる。
【符号の説明】
【００６８】
１００、１１０、２００、３００・・・半導体装置
１０１、１１１、２０１、３０１・・・基板
１０１ａ、１１１ａ、２０１ａ、３０１ａ・・・基板の一方の主面
１０２、１１２、２０２、３０２・・・多層配線構造
１０３、１１３、２０３、３０３・・・最上層配線
１０４、１１４、２０４、３０４・・・ヒューズ素子
１０４Ａ、１１４Ａ、２０４Ａ、３０４Ａ・・・ヒューズ素子の薄膜部分
１０４Ｂ、１１４Ｂ、２０４Ｂ、３０４Ｂ・・・ヒューズ素子の厚膜部分
１０５、１１５、２０５、３０５・・・下層配線
１０６、１１６、２０６、３０６・・・層間絶縁膜
１０７、１１７、２０７、３０７・・・層間絶縁膜
１０８、１１８、２０８、３０８・・・第一保護膜
１０９、１１９、２０９、３０９・・・第二保護膜
２１０、３１０・・・ビア
Ｄ1・・・下層配線同士の距離
Ｄ2・・・最上層配線同士の距離
Ｄ3・・・ヒューズ素子同士の距離
Ｆ、Ｆ’・・・ヒューズ素子を形成する部分
Ｈ・・・貫通孔
Ｔ1・・・下層配線の厚さ
Ｔ2・・・最上層配線の厚さ
Ｔ3・・・ヒューズ素子の厚さ
Ｗ1・・・下層配線の幅
Ｗ2・・・最上層配線の幅
Ｗ3・・・ヒューズ素子の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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