(57)【要約】【課題】  窒化物半導体層を有するスイッチング素子のチャネル抵抗を低減することが可能な技術を提供する。【解決手段】  スイッチング素子の製造方法であって、窒化物半導体基板上にｎ型窒化物半導体層を堆積する工程と、前記ｎ型窒化物半導体層上に第１ｐ型窒化物半導体層を堆積する工程と、前記第１ｐ型窒化物半導体層上に第１ゲート絶縁膜を堆積する工程と、前記第１ゲート絶縁膜上にゲート電極を堆積する工程と、前記ゲート電極上に第２ゲート絶縁膜を堆積する工程と、前記第２ゲート絶縁膜上に第２ｐ型窒化物半導体層を堆積する工程と、前記第１ゲート絶縁膜に隣接するチャネル部及び前記第２ゲート絶縁膜に隣接するチャネル部と導通可能なｎ型のソース領域を形成する工程を有する。【選択図】図１
2018046248.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
窒化物半導体基板上にｎ型窒化物半導体層を堆積する工程と、
前記ｎ型窒化物半導体層上に第１ｐ型窒化物半導体層を堆積する工程と、
前記第１ｐ型窒化物半導体層上に第１ゲート絶縁膜を堆積する工程と、
前記第１ゲート絶縁膜上にゲート電極を堆積する工程と、
前記ゲート電極上に第２ゲート絶縁膜を堆積する工程と、
前記第２ゲート絶縁膜上に第２ｐ型窒化物半導体層を堆積する工程と、
前記第１ゲート絶縁膜と前記第１ｐ型窒化物半導体層の界面、及び、前記第２ゲート絶縁膜と前記第２ｐ型窒化物半導体層の界面に隣接するｎ型のソース領域を形成する工程、
を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
特許文献１に、ＩｎとＧａを含む化合物半導体層を備えるスイッチング素子が開示されている。このスイッチング素子は、三角柱形状の化合物半導体層と、化合物半導体層の三角柱形状の２つの側面に積層されたゲート絶縁膜とゲート電極を有している。これらの２つの側面がチャネルとして機能する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５６５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
化合物半導体として窒化物半導体を用いるスイッチング素子が知られている。窒化物半導体層を備えるスイッチング素子の製造工程では、窒化物半導体層に対してエッチングによる形状加工が実施される。その後に、エッチングされた窒化物半導体層の表面にゲート絶縁膜とゲート電極が形成される。窒化物半導体層に対して熱酸化処理によりゲート絶縁膜を形成することは困難であるので、窒化物半導体層の表面に絶縁材料を堆積することによってゲート絶縁膜が形成される。エッチング後の窒化物半導体層の表面には凹凸や加工ダメージが存在しているので、エッチング後の窒化物半導体層の表面にゲート絶縁膜を堆積すると、ゲート絶縁膜と窒化物半導体層の界面に微小な凹凸や加工ダメージが残留する。その結果、スイッチング素子のチャネル抵抗が増大する。これに対し、本明細書では、窒化物半導体層を有するスイッチング素子のチャネル抵抗を低減することが可能な技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子の製造方法は、窒化物半導体基板上にｎ型窒化物半導体層を堆積する工程と、前記ｎ型窒化物半導体層上に第１ｐ型窒化物半導体層を堆積する工程と、前記第１ｐ型窒化物半導体層上に第１ゲート絶縁膜を堆積する工程と、前記第１ゲート絶縁膜上にゲート電極を堆積する工程と、前記ゲート電極上に第２ゲート絶縁膜を堆積する工程と、前記第２ゲート絶縁膜上に第２ｐ型窒化物半導体層を堆積する工程と、前記第１ゲート絶縁膜と前記第１ｐ型窒化物半導体層の界面、及び、前記第２ゲート絶縁膜と前記第２ｐ型窒化物半導体層の界面に隣接するｎ型のソース領域を形成する工程を有する。
【０００６】
この製造方法では、第１ｐ型窒化物半導体層、第１ゲート絶縁膜、ゲート電極、第２ゲート絶縁膜及び第２ｐ型窒化物半導体層の積層構造によって、２つのチャネル部が形成される。すなわち、第１ゲート絶縁膜と第１ｐ型窒化物半導体層の界面が第１のチャネル部であり、第２ゲート絶縁膜と第２ｐ型窒化物半導体層の界面が第２のチャネル部である。上記の積層構造は、各層を順に積層することで形成できるので、チャネル部を構成する部分のｐ型窒化物半導体層をエッチングする必要がない。このため、第１ｐ型窒化物半導体層と第１ゲート絶縁膜の界面、及び、第２ｐ型窒化物半導体層と第２ゲート絶縁膜の界面に、エッチングによる微小な凹凸やダメージが残存しない。したがって、各チャネル部に形成されるチャネルの抵抗が低い。また、この製造方法によれば、ゲート電極の上部と下部にチャネル部が形成されるので、高いチャネル密度を実現することができる。したがって、この製造方法によれば、チャネル抵抗が低いスイッチング素子を製造することができる。
【図面の簡単な説明】
【０００７】
【図１】スイッチング素子の縦断面図（図３〜５のＩ−Ｉ線における縦断面図）。
【図２】スイッチング素子の縦断面図（図３〜５のＩＩ−ＩＩ線における縦断面図）。
【図３】ゲート電極の範囲を示すスイッチング素子の平面図。
【図４】ソース領域とアパーチャ部の範囲を示すスイッチング素子の平面図。
【図５】ソース電極とゲート配線の範囲を示すスイッチング素子の平面図。
【図６】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図７】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図８】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図９】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図１０】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図１１】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図１２】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図１３】スイッチング素子の製造工程の説明図（図１に対応する箇所の縦断面図）。
【図１４】スイッチング素子の製造工程の説明図（図２に対応する箇所の縦断面図）。
【発明を実施するための形態】
【０００８】
図１〜５に示す実施形態のスイッチング素子１０は、ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＧａＮ（窒化ガリウム）を主材料とするＧａＮ基板である。
【０００９】
図１、２に示すように、半導体基板１２の内部に、ゲート電極３０とゲート絶縁膜３２が埋め込まれている。図３は、半導体基板１２を上側から見た場合のゲート電極３０の範囲を示している。図３に示すように、ゲート電極３０は、上側から見た場合に、リング部３０ａと引出部３０ｂを有している。リング部３０ａは、リング状に伸びており、その中央に貫通孔３０ｄを有している。図１、２に示すように、貫通孔３０ｄは、ゲート電極３０をその上面から下面まで貫通している。図３に示すように、引出部３０ｂは、リング部３０ａからその外側に向かって直線状に伸びている。図１、２に示すように、ゲート電極３０の表面は、ゲート絶縁膜３２によって覆われている。ゲート絶縁膜３２によって、ゲート電極３０が半導体基板１２から絶縁されている。
【００１０】
半導体基板１２の下面１２ｂは、ドレイン電極５０によって覆われている。
【００１１】
半導体基板１２は、その内部に、ドレイン領域２０、ドリフト領域２２、ボディ層２４、及びソース領域２６を有している。
【００１２】
ドレイン領域２０は、ｎ型不純物濃度が高いｎ型領域である。ドレイン領域２０は、半導体基板１２の下面１２ｂに臨む範囲に配置されており、半導体基板１２の下面１２ｂに沿って横方向に伸びている。ドレイン領域２０は、ドレイン電極５０に対してオーミック接触している。
【００１３】
ドリフト領域２２は、ドレイン領域２０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域２２は、ドレイン領域２０上に配置されている。ドリフト領域２２は、主要部２２ａとアパーチャ部２２ｂを有している。主要部２２ａは、ドレイン領域２０に接しており、ドレイン領域２０に沿って横方向に伸びている。アパーチャ部２２ｂは、主要部２２ａから上方向に向かって伸びている。図１、２、４に示すように、アパーチャ部２２ｂは、ゲート電極３０の貫通孔３０ｄ内を通って半導体基板１２の上面１２ａまで伸びている。アパーチャ部２２ｂは、貫通孔３０ｄ内でゲート絶縁膜３２に接している。
【００１４】
図１、２に示すように、ボディ層２４は、ｐ型領域である。ボディ層２４は、ドリフト領域２２の主要部２２ａ上に配置されている。ボディ層２４は、ゲート電極３０よりも下側に配置されている下層部２４ａと、ゲート電極３０よりも上側に配置されている上層部２４ｂを有している。ボディ層２４の下層部２４ａは、ゲート電極３０の下側に位置するゲート絶縁膜３２に接している。下層部２４ａとゲート絶縁膜３２との界面２５ａには、製造工程に起因する凹凸やダメージが少ない。界面２５ａ近傍の下層部２４ａには、スイッチング素子１０がオンするときにチャネルが形成される。以下では、界面２５ａ近傍の下層部２４ａを、下側チャネル部２５ａという場合がある。ボディ層２４の上層部２４ｂは、半導体基板１２の上面１２ａに臨む範囲に配置されている。ボディ層２４の上層部２４ｂは、ゲート電極３０の上側に位置するゲート絶縁膜３２に接している。上層部２４ｂとゲート絶縁膜３２との界面２５ｂには、製造工程に起因する凹凸やダメージが少ない。界面２５ｂ近傍の上層部２４ｂには、スイッチング素子１０がオンするときにチャネルが形成される。以下では、界面２５ｂ近傍の上層部２４ｂを、上側チャネル部２５ｂという場合がある。
【００１５】
ソース領域２６は、ドリフト領域２２よりもｎ型不純物濃度が高いｎ型領域である。ソース領域２６は、半導体基板１２の上面１２ａに臨む範囲に配置されている。図４に示すように、ソース領域２６は、ゲート電極３０のリング部３０ａの外周縁に沿って伸びている。図１、２に示すように、ソース領域２６は、半導体基板１２の上面１２ａに臨む位置から下方向に伸びており、リング部３０ａの外周縁を覆うゲート絶縁膜３２に接している。ソース領域２６は、上側チャネル部２５ｂと下側チャネル部２５ａに接続されている。ソース領域２６は、ボディ層２４によってドリフト領域２２から分離されている。
【００１６】
半導体基板１２の上面１２ａには、層間絶縁膜４０、ソース電極４２及びゲート配線３４が配置されている。
【００１７】
層間絶縁膜４０は、半導体基板１２の上面１２ａにおいて、ボディ層２４の上層部２４ｂ及びドリフト領域２２のアパーチャ部２２ｂを覆っている。
【００１８】
ソース電極４２は、ソース領域２６上に配置されている。図５に示すように、ソース電極４２は、ゲート電極３０のリング部３０ａの外周縁に沿って（すなわち、図４に示すソース領域２６に沿って）伸びている。ソース電極４２は、ソース領域２６に対してオーミック接触している。
【００１９】
図５に示すように、ゲート配線３４は、ゲート電極３０の引出部３０ｂの上方に配置されている。図２に示すように、ゲート配線３４が存在する範囲において、半導体基板１２の上面１２ａにコンタクトホール６０が設けられている。コンタクトホール６０は、半導体基板１２の上面１２ａからゲート電極３０の引出部３０ｂまで伸びている。コンタクトホール６０の内面は、層間絶縁膜４０によって覆われている。ゲート配線３４は、コンタクトホール６０内に充填された金属により構成されており、ゲート電極３０の引出部３０ｂに接続されている。
【００２０】
スイッチング素子１０は、ドレイン電極５０に対してソース電極４２よりも高い電位が印加された状態で使用される。ゲート配線３４を介してゲート電極３０に閾値以上の電位が印加されると、上側チャネル部２５ｂ及び下側チャネル部２５ａにおいて、ボディ層２４がｐ型からｎ型に反転し、チャネルが形成される。すると、上側チャネル部２５ｂ及び下側チャネル部２５ａに形成されたチャネルを介して、ソース領域２６とドリフト領域２２のアパーチャ部２２ｂとが接続される。すると、ソース領域２６から、チャネル（すなわち、上側チャネル部２５ｂ及び下側チャネル部２５ａ）、ドリフト領域２２を介してドレイン領域２０へ電子が流れる。すなわち、スイッチング素子１０がオンする。ゲート電極３０の電位を閾値よりも低い電位まで引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、スイッチング素子１０がオフする。上述したように、スイッチング素子１０では、上側チャネル部２５ｂ及び下側チャネル部２５ａに、製造工程に起因する凹凸やダメージが少ない。このため、上側チャネル部２５ｂ及び下側チャネル部２５ａに形成されるチャネルの抵抗が小さい。また、このスイッチング素子１０では、ゲート電極３０の上側と下側の両方にチャネルが形成される。したがって、チャネル密度が高い。このように、チャネル密度が高いとともに各チャネルにおける抵抗が小さいので、スイッチング素子１０のチャネル抵抗は小さい。
【００２１】
次に、スイッチング素子１０の製造方法について説明する。まず、図６に示すように、ｎ型のドレイン領域２０を有する半導体基板を準備する。ドレイン領域２０は、ＧａＮ半導体により構成されている。半導体基板の下面１２ｂには、ドレイン電極５０が設けられている。
【００２２】
次に、図７に示すように、ＣＶＤ（Chemical Vapor Deposition）等によって、ドレイン領域２０上に、ｎ型のＧａＮ半導体により構成されているドリフト領域２２の主要部２２ａを堆積する。ドリフト領域２２のｎ型不純物濃度は、ドレイン領域２０のｎ型不純物濃度よりも低く調整される。
【００２３】
次に、図８に示すように、ＣＶＤ等によって、主要部２２ａ上に、ｐ型のＧａＮ半導体により構成されているボディ層２４の下層部２４ａを堆積する。
【００２４】
次に、図９に示すように、ゲート絶縁膜３２の下部膜３２ａ（ゲート電極３０よりも下側に位置する部分のゲート絶縁膜３２）とゲート電極３０を形成する。より詳細には、まず、ＣＶＤ等によって、ボディ層２４の下層部２４ａ上に、絶縁体（例えば、酸化シリコン（ＳｉＯ２））を堆積することで、ゲート絶縁膜３２の下部膜３２ａを形成する。この段階では下層部２４ａの表面全域がゲート絶縁膜３２の下部膜３２ａによって覆われる。次に、ゲート絶縁膜３２の下部膜３２ａ上にポリシリコン等を堆積することで、ゲート電極３０を形成する。この段階では、下部膜３２ａの表面全域が、ゲート電極３０に覆われる。次に、図９に示すように、エッチングによって、ゲート電極３０とゲート絶縁膜３２の下部膜３２ａの不要な部分を除去する。この方法によれば、図９に示すように残存するゲート絶縁膜３２の下部膜３２ａとボディ層２４の下層部２４ａとの界面２５ａがエッチングに曝されない。したがって、界面２５ａに、エッチングによるダメージや微小な凹凸が生じない。したがって、界面２５ａ（すなわち、下側チャネル部２５ａ）に形成されるチャネルの抵抗は極めて低い。
【００２５】
次に、図１０に示すように、ゲート電極３０の上面及び側面にゲート絶縁膜３２の上部膜３２ｂを形成する。より詳細には、まず、ＣＶＤ等によって、半導体基板の表面全域に絶縁体（例えば、酸化シリコン）を堆積することによって、ゲート絶縁膜３２の上部膜３２ｂを形成する。次に、上部膜３２ｂを選択的にエッチングすることで、図１０に示すように、上部膜３２ｂの不要な部分（例えば、ボディ層２４の下層部２４ａを覆う部分）を除去する。上部膜３２ｂと下部膜３２ａによって、ゲート絶縁膜３２が構成される。
【００２６】
次に、図１１に示すように、ＣＶＤ等によって、半導体基板の表面全域に、ｐ型のＧａＮ半導体によって構成されている上層部２４ｂを堆積する。上層部２４ｂと下層部２４ａによって、ボディ層２４が構成される。このように上層部２４ｂを形成することで、ボディ層２４の内部にゲート電極３０及びゲート絶縁膜３２が埋め込まれた構造が得られる。なお、ここでは、ＥＬＯ(Epitaxial lateral Overgrowth、S. Bohyama et al., Jpn. J. Appl. Phys. 41(2002) 75参照)を用いることで、ボディ層２４の上層部２４ｂを好適に形成することができる。ＥＬＯを用いると、上層部２４ｂが、ゲート絶縁膜３２が存在しない範囲内のボディ層２４（下層部２４ａ）の表面から成長し、ゲート絶縁膜３２の高さを超えたところで横方向にも成長する。このため、ゲート絶縁膜３２の上部膜３２ｂ上にボディ層２４の上層部２４ｂを形成することができる。この方法によれば、転移欠陥が少なく結晶性の高い上層部２４ｂを形成することができる。但し、上層部２４ｂの形成方法はＥＬＯに限定されず、他の堆積方法によって上層部２４ｂを形成してもよい。ゲート絶縁膜３２の上部膜３２ｂ上に直接ボディ層２４の上層部２４ｂが形成されるので、これらの界面２５ｂにはダメージや微小な凹凸が生じ難い。したがって、界面２５ｂ（すなわち、上側チャネル部２５ｂ）に形成されるチャネルの抵抗は極めて低い。
【００２７】
次に、図１２に示すように、半導体基板の表面に選択的にｎ型不純物（例えば、シリコン（Ｓｉ））を注入し、その後活性化アニールを実施することによって、ボディ層２４の一部をｎ型に反転させる。これによって、ソース領域２６とドリフト領域２２のアパーチャ部２２ｂを形成する。次に、図１３、１４に示すように、半導体基板の上面１２ａに絶縁体（例えば、酸化シリコン）を堆積することで、層間絶縁膜４０を形成する。なお、ゲート電極３０の引出部３０ｂの上部には、図１４に示すように、層間絶縁膜４０の形成前にコンタクトホール６０を形成しておく。層間絶縁膜４０の形成時に、コンタクトホール６０が層間絶縁膜４０によって埋め込まれる。次に、ソース電極４２及びゲート配線３４を形成すべき範囲の層間絶縁膜４０を除去し、その後、図１、２に示すように、金属（チタン（Ｔｉ）、アルミニウム（Ａｌ）等）を堆積することによって、ソース電極４２とゲート配線３４を形成する。以上の工程によって、スイッチング素子１０が完成する。
【００２８】
以上に説明したように、本実施形態のスイッチング素子１０の製造方法では、ボディ層２４の下層部２４ａとゲート絶縁膜３２との界面２５ａ、及び、ボディ層２４の上層部２４ｂとゲート絶縁膜３２との界面２５ｂが、エッチングに曝されない。したがって、界面２５ａ、２５ｂにエッチングに起因する微小な凹凸やダメージが生じない。このため、下側チャネル部２５ａ及び上側チャネル部２５ｂにおけるチャネルの抵抗が低い。また、この方法によれば、ゲート電極３０の上下両側にチャネル部（下側チャネル部２５ａ及び上側チャネル部２５ｂ）を形成することができ、高いチャネル密度を実現することができる。したがって、この製造方法によれば、チャネル抵抗が低いスイッチング素子１０を製造することができる。
【００２９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３０】
１０    ：スイッチング素子
１２    ：半導体基板
２０    ：ドレイン領域
２２    ：ドリフト領域
２４    ：ボディ層
２５ａ  ：下側チャネル部
２５ｂ  ：上側チャネル部
２６    ：ソース領域
３０    ：ゲート電極
３２    ：ゲート絶縁膜
３４    ：ゲート配線
４０    ：層間絶縁膜
４２    ：ソース電極
５０    ：ドレイン電極
【図１】
2018046248.tif 000003
【図２】
2018046248.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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