(57)【要約】【課題】インバータユニットを並列接続した電力変換装置の横流電流抑制制御装置において、各インバータユニットの出力電流分担を均等化しつつ、制御応答を向上させる。【解決手段】ゲート遅延補償器２６において、電圧指令値Ｖｒｅｆと三角波キャリアＶｃａｒｒｙとに基づいて、三角波キャリアＶｃａｒｒｙが立ち下がりの場合は所定の遅延補償量を前記電圧指令値に加算した値を補正電圧指令値Ｖｒｅｆ＿ｃｍｐとして出力し、三角波キャリアＶｃａｒｒｙが立ち上がりの場合は前記電圧指令値Ｖｒｅｆから所定の遅延補償量を減算した値を補正電圧指令値Ｖｒｅｆ＿ｃｍｐとして出力する。【選択図】図１
2018129948.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
前記インバータユニットは、直列接続された２つのスイッチングデバイスを有し、
前記横流電流抑制制御装置は、
電圧指令値とキャリア三角波とに基づいて、前記キャリア三角波が立ち下がりの場合は所定の遅延補償量を前記電圧指令値に加算した値を補正電圧指令値として出力し、前記キャリア三角波が立ち上がりの場合は前記電圧指令値から所定の遅延補償量を減算した値を補正電圧指令値として出力するゲート遅延補償器と、
前記補正電圧指令値と前記キャリア三角波とに基づいて、補正ゲート指令値を出力するＰＷＭ変調器と、を各インバータユニットがそれぞれ、または、各インバータユニット共通として備え、
前記補正ゲート指令値に固定値の立ち上がり遅延指令値を付加する第１立ち上がり遅延付加器と、
前記第１立ち上がり遅延付加器の出力に固定値の立ち下がり遅延指令値を付加し、ゲート信号として出力する第１立ち下がり遅延付加器と、
前記ゲート信号にデッドタイムを付加する第１デッドタイム処理器と、を第１インバータユニットが備え、
前記キャリア三角波の頂点を検出する頂点検出器と、
インバータユニット出力電流指令値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記自らのインバータユニット出力電流検出値の符号が正で、かつ、前記補正ゲート指令値が１のとき前記横流電流を入力する第１積分アンプと、前記自らのインバータユニット出力電流検出値の符号が負で、かつ、前記補正ゲート指令値が１のとき前記横流電流を入力する第２積分アンプと、前記自らのインバータユニット出力電流検出値の符号が正で、かつ、前記補正ゲート指令値が０のとき前記横流電流を入力する第３積分アンプと、前記自らのインバータユニット出力電流検出値の符号が負で、かつ、前記補正ゲート指令値が０のとき前記横流電流を入力する第４積分アンプと、を有し、前記自らのインバータユニット出力電流検出値の符号が正のとき前記比例アンプの出力と前記第１積分アンプの出力を加算した値に−１を乗算した値を立ち上がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が負のとき前記比例アンプの出力と前記第２積分アンプの出力とを加算した値に−１を乗算した値を立ち上がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が正のとき前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を立ち下がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が負のとき前記比例アンプの出力と前記第４積分アンプの出力を加算した値を立ち下がり遅延指令値として出力するゲート遅延指令値演算部と、
前記補正ゲート指令値に前記立ち上がり遅延指令値を付加する第２〜第Ｎ立ち上がり遅延付加器と、
前記第２〜第Ｎ立ち上がり遅延付加器の出力に立ち下がり遅延指令値を付加し、ゲート信号として出力する第２〜第Ｎ立ち下がり遅延付加器と、
前記ゲート信号にデッドタイムを付加する第２〜第Ｎデッドタイム処理器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットがそれぞれ備えたことを特徴とする横流電流抑制制御装置。
【請求項２】
減算する遅延補償量は、前記補正ゲート指令値と、前記電圧指令値と前記キャリア三角波との比較により生成した場合のゲート指令値の立ち上がりの時間差が基準インバータユニットの固定値の立ち上がり遅延指令値とほぼ同じ値となるような値に設定し、
加算する遅延補償量は、前記補正ゲート指令値と、前記電圧指令値と前記キャリア三角波との比較により生成した場合のゲート指令値の立ち下がりの時間差が基準インバータユニットの固定値の立ち下がり遅延指令値とほぼ同じ値となるような値に設定することを特徴とする請求項１記載の横流電流抑制制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータユニットを並列接続した電力変換装置に係り、特に、制御応答を低下させることなく、各インバータユニットの電流分担を揃えるための技術に関する。
【背景技術】
【０００２】
特許文献１は、ある１台を基準インバータユニットとし、他のインバータユニットのゲート信号に基準インバータユニットのゲート信号に対する遅れ、または、進みを加えることで、各インバータユニットの出力電流分担を均等化している。前記遅れ、または、進みは、基準インバータユニットの出力電流と制御対象のインバータユニットの出力電流との電流偏差に応じて決定される。
【０００３】
図３は、特許文献１に記載しているインバータユニットをＮ台並列接続した電力変換装置の主回路構成を示す図である。図３では、各インバータユニットは１相分のアーム構成（スイッチングデバイスＴＵとスイッチングデバイスＴＸの直列回路）しか示していないが、各インバータユニットは単相インバータでも三相インバータでもよい。また、ここでは第１インバータユニットを基準ユニットとする。
【０００４】
図４は、特許文献１に記載している各インバータユニット（基準インバータユニット以外）の制御構成を示す図である。
【０００５】
ＰＷＭ変調器２１では、電圧指令値Ｖｒｅｆとキャリア三角波Ｖｃａｒｒｙを比較して、ゲート指令値Ｇｒｅｆを生成し出力する。
【０００６】
ゲート遅延指令値演算部２３では、基準インバータユニットの電流検出値（インバータユニット出力電流指令値）ＩｉｎｖＵ１ｄｅｔと、Ｎ番目（制御対象）のインバータユニットの電流検出値ＩｉｎｖＵＮｄｅｔと、ＰＷＭ変調器２１が出力するゲート指令値Ｇｒｅｆに基づいて、ゲート指令値Ｇｒｅｆの立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵと立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤを演算する。
【０００７】
第２〜第Ｎ遅延付加器ＤｅｌａｙＵ，ＤｅｌａｙＤでは、ゲート指令値Ｇｒｅｆに、立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ，立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤを付加して、ゲート信号ＧａｔｅＮを生成する。さらに、デッドタイム処理器２４でデッドタイムを付加して、デッドタイム付加後のゲート信号ＧｕＮとＧｘＮを生成する。
【０００８】
デッドタイム付加後のゲート信号ＧｕＮ，ＧｘＮは、図示していないゲート駆動回路を介して、図３に示すスイッチングデバイス（例えば、ＩＧＢＴ）ＴＵＸ，ＴＸＮのオンオフをドライブする信号となる。
【０００９】
なお、基準インバータユニットの制御構成を、図５に示す。図５では、図４の頂点検出器２２とゲート遅延指令値演算部２３がなく、第１遅延付加器ＤｅｌａｙＵ，ＤｅｌａｙＤで付加するゲート指令値Ｇｒｅｆの遅延量は、固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１，固定値の立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤ１となる。
【００１０】
また、図４と図５の回路を１つのプリント基板に搭載する場合では、図４と図５の電圧指令値Ｖｒｅｆとキャリア三角波ＶｃａｒｒｙとＰＷＭ変調器２１を共通化している。
【００１１】
図６に図５における各信号のタイムチャートを示す。出力電流分担を均等化させるために、各インバータユニット（基準インバータユニット以外）のゲート信号は、基準インバータユニットのゲート信号に対して進ませる必要がある場合がある。そのため、基準インバータユニットのゲート信号は、前述のように固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１，固定値の立ち下がりの遅延指令値ＤｅｌａｙｒｅｆＤ１を設けている。この固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１，固定値の立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤ１は、インバータユニット間の電流分担調整のための制御量（ゲート信号の調整量）によって決定する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】ＷＯ２０１４／１２３１９９
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述のとおり、特許文献１では、基準インバータユニットのゲート信号に固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１，固定値の立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤ１を付加している。さらに、基準インバータユニット以外のインバータユニットについても、図４に示す立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ，立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤを付加している。
【００１４】
そのため、各インバータユニットのゲート信号Ｇａｔｅは、電圧指令値Ｖｒｅｆに対して常に遅延が生じてしまい、制御応答を悪化させてしまう問題がある。
【００１５】
以上示したようなことから、インバータユニットを並列接続した電力変換装置の横流電流抑制制御装置において、各インバータユニットの出力電流分担を均等化しつつ、制御応答を向上させることが課題となる。
【課題を解決するための手段】
【００１６】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、前記インバータユニットは、直列接続された２つのスイッチングデバイスを有し、前記横流電流抑制制御装置は、電圧指令値とキャリア三角波とに基づいて、前記キャリア三角波が立ち下がりの場合は所定の遅延補償量を前記電圧指令値に加算した値を補正電圧指令値として出力し、前記キャリア三角波が立ち上がりの場合は前記電圧指令値から所定の遅延補償量を減算した値を補正電圧指令値として出力するゲート遅延補償器と、前記補正電圧指令値と前記キャリア三角波とに基づいて、補正ゲート指令値を出力するＰＷＭ変調器と、を各インバータユニットがそれぞれ、または、各インバータユニット共通として備え、前記補正ゲート指令値に固定値の立ち上がり遅延指令値を付加する第１立ち上がり遅延付加器と、前記第１立ち上がり遅延付加器の出力に固定値の立ち下がり遅延指令値を付加し、ゲート信号として出力する第１立ち下がり遅延付加器と、前記ゲート信号にデッドタイムを付加する第１デッドタイム処理器と、を第１インバータユニットが備え、前記キャリア三角波の頂点を検出する頂点検出器と、インバータユニット出力電流指令値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記自らのインバータユニット出力電流検出値の符号が正で、かつ、前記補正ゲート指令値が１のとき前記横流電流を入力する第１積分アンプと、前記自らのインバータユニット出力電流検出値の符号が負で、かつ、前記補正ゲート指令値が１のとき前記横流電流を入力する第２積分アンプと、前記自らのインバータユニット出力電流検出値の符号が正で、かつ、前記補正ゲート指令値が０のとき前記横流電流を入力する第３積分アンプと、前記自らのインバータユニット出力電流検出値の符号が負で、かつ、前記補正ゲート指令値が０のとき前記横流電流を入力する第４積分アンプと、を有し、前記自らのインバータユニット出力電流検出値の符号が正のとき前記比例アンプの出力と前記第１積分アンプの出力を加算した値に−１を乗算した値を立ち上がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が負のとき前記比例アンプの出力と前記第２積分アンプの出力とを加算した値に−１を乗算した値を立ち上がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が正のとき前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を立ち下がり遅延指令値とし、前記自らのインバータユニット出力電流検出値の符号が負のとき前記比例アンプの出力と前記第４積分アンプの出力を加算した値を立ち下がり遅延指令値として出力するゲート遅延指令値演算部と、前記補正ゲート指令値に立ち上がり遅延指令値を付加する第２〜第Ｎ立ち上がり遅延付加器と、前記第２〜第Ｎ立ち上がり遅延付加器の出力に立ち下がり遅延指令値を付加し、ゲート信号として出力する第２〜第Ｎ立ち下がり遅延付加器と、前記ゲート信号にデッドタイムを付加する第２〜第Ｎデッドタイム処理器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットがそれぞれ備えたことを特徴とする。
【００１７】
また、その一態様として、減算する遅延補償量は、前記補正ゲート指令値と、前記電圧指令値と前記キャリア三角波との比較により生成した場合のゲート指令値の立ち上がりの時間差が基準インバータユニットの固定値の立ち上がり遅延指令値とほぼ同じ値となるような値に設定し、加算する遅延補償量は、前記補正ゲート指令値と、前記電圧指令値と前記キャリア三角波との比較により生成した場合のゲート指令値の立ち下がりの時間差が基準インバータユニットの固定値の立ち下がり遅延指令値とほぼ同じ値となるような値に設定することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、インバータユニットを並列接続した電力変換装置の横流電流抑制制御装置において、各インバータユニットの出力電流分担を均等化しつつ、制御応答を向上させることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】実施形態における横流電流抑制制御装置を示すブロック図。
【図２】実施形態における横流電流抑制制御装置の各信号を示すタイムチャート。
【図３】実施形態における電力変換回路を示す図。
【図４】従来の各インバータユニットの横流電流抑制制御装置を示すブロック図。
【図５】従来の基準インバータユニットの横流電流抑制制御装置を示すブロック図。
【図６】従来の横流電流抑制制御装置の各信号を示すタイムチャート。
【発明を実施するための形態】
【００２０】
本願発明は、基準インバータユニットのゲート指令値に付加される遅延量を補償するためのゲート遅延補償器を追加したものである。以下、図１〜図３に基づいて、本願発明の横流電流抑制制御装置の実施形態を説明する。
【００２１】
［実施形態］
本実施形態は、図３に示す電力変換回路の横流電流を抑制するものである。図３では直流電圧源ＶｄｃにインバータユニットがＮ台並列接続されている。
【００２２】
各インバータユニット１〜Ｎは、直流電圧源Ｖｄｃに順次直列接続された第１，第２スイッチングデバイスＴＵ１，ＴＸ１およびＴＵ２，ＴＸ２およびＴＵＮ，ＴＸＮを有する。
【００２３】
第１，第２スイッチングデバイスＴＵ１，ＴＸ１およびＴＵ２，ＴＸ２およびＴＵＮ，ＴＸＮの共通接続点は横流抑制リアクトルＬ１，Ｌ２，…，ＬＮの一端が接続されている。横流抑制リアクトルＬ１，Ｌ２，…，ＬＮの他端側には、各インバータユニット１〜Ｎの出力電流ＩｉｎｖＵ１，ＩｉｎｖＵ２，ＩｉｎｖＵＮを検出する電流検出器ＣＴＵ，ＣＴＵ２，…，ＣＴＵＮが設けられている。また、各インバータユニット１〜Ｎの横流抑制リアクトルＬ１，Ｌ２，…，ＬＮの他端側同士は接続されており、その接続点には横流抑制リアクトルＬ１１と、インバータユニット出力電流の合計値ＩｉｎｖＵを検出するための電流検出器ＣＴＵが設けられている。
【００２４】
図１に本実施形態１の横流電流抑制制御装置のブロック図を示す。なお、（ａ）基準インバータユニットの構成と（ｂ）基準インバータユニット以外の構成では、図１（ａ）（ｂ）では別々に記載されているが、電圧指令値Ｖｒｅｆとキャリア三角波Ｖｃａｒｒｙとゲート遅延補償器２６とＰＷＭ変調器２１を共通化してもよい。
【００２５】
図１（ｂ）に示すように、基準インバータユニット以外のインバータユニットは、ＰＷＭ変調器２１と、頂点検出器２２と、ゲート遅延指令値演算部２３と、第２〜第Ｎ立ち上がり遅延付加器ＤｅｌａｙＵと、第２〜第Ｎ立ち下がり遅延付加器ＤｅｌａｙＤと、デッドタイム処理器２４と、ゲート遅延補償器２６と、を備える。
【００２６】
ゲート遅延補償器２６は、電圧指令値Ｖｒｅｆとキャリア三角波Ｖｃａｒｒｙとに基づいて、補正電圧指令値Ｖｒｅｆ＿ｃｍｐを演算する。
【００２７】
ＰＷＭ変調器２１は、補正電圧指令値Ｖｒｅｆ＿ｃｍｐとキャリア三角波Ｖｃａｒｒｙから補正ゲート指令値Ｇｒｅｆ＿ｃｍｐを生成する。頂点検出器２２は、キャリア三角波Ｖｃａｒｒｙの頂点を検出し、キャリア三角波Ｖｃａｒｒｙの頂点時にゲート遅延指令値演算部２３を動作させる。
【００２８】
ゲート遅延指令値演算部２３は、基準インバータユニットの出力電流検出値（インバータユニット出力電流指令値）ＩｉｎｖＵ１ｄｅｔと自インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔとキャリア三角波Ｖｃａｒｒｙの頂点と補正ゲート指令値Ｇｒｅｆ＿ｃｍｐから補正ゲート指令値Ｇｒｅｆ＿ｃｍｐの立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵおよび立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤを演算する。ゲート遅延指令値演算部２３の構成は、図４と同様である。
【００２９】
以下に図４に示すゲート遅延指令値演算部２３の構成について説明する。
符号検出器２５は、制御対象のインバータユニット出力電流検出値ＩｉｎｖＮｄｅｔの符号を検出し、プラスなら１、マイナスなら０を出力する。
【００３０】
また、符号検出器２５の出力は、ＡＮＤ回路ＡＮＤ１，ＡＮＤ３，スイッチＳＷ１２，ＳＷ３２に出力される。また、ＮＯＴ回路ＮＯＴ１，ＮＯＴ３で論理反転をした上でＡＮＤ回路ＡＮＤ２，ＡＮＤ４，スイッチＳＷ２２，ＳＷ４２に出力される。
【００３１】
減算器ｓｕｂは、インバータユニット出力電流指令値Ｉｉｎｖ１ｄｅｔから制御対象インバータユニットである第Ｎインバータユニットの出力電流検出値ＩｉｎｖＵＮｄｅｔを減算する。減算器ｓｕｂの出力は横流電流として、比例アンプＰとスイッチＳＷ１１，ＳＷ２１，ＳＷ３１，ＳＷ４１に出力される。
【００３２】
比例アンプＰでは減算器ｓｕｂの出力を比例演算して出力する。
【００３３】
ＡＮＤ回路ＡＮＤ１は、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐと符号検出器２５の出力を入力し、両方１の場合１を出力する。ＡＮＤ回路ＡＮＤ２は、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐと符号検出器２５の出力を論理反転した信号を入力し、両方１の場合１を出力する。ＡＮＤ回路ＡＮＤ３は、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐを論理反転した信号と符号検出器２５の出力を入力し、両方１の場合１を出力する。ＡＮＤ回路ＡＮＤ４は、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐを論理反転した信号と符号検出器２５の出力を論理反転した信号を入力し、両方１の場合１を出力する。
【００３４】
スイッチＳＷ１１，ＳＷ２１，ＳＷ３１，ＳＷ４１は、ＡＮＤ回路ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４が１ならば閉じて、減算器ｓｕｂの出力を積分アンプＩ１，Ｉ２，Ｉ３，Ｉ４に出力する。
【００３５】
積分アンプＩ１，Ｉ２，Ｉ３，Ｉ４は、減算器ｓｕｂの出力を積分演算する。
【００３６】
ここで積分アンプＩ１〜Ｉ４の動作条件は以下の通りとなる。
・積分アンプＩ１は補正ゲート指令値Ｇｒｅｆ＿ｃｍｐが１、符号検出器２５の出力が１の時に動作する。
・積分アンプＩ２は補正ゲート指令値Ｇｒｅｆ＿ｃｍｐが１、符号検出器２５の出力が０の時に動作する。
・積分アンプＩ３は補正ゲート指令値Ｇｒｅｆ＿ｃｍｐが０、符号検出器２５の出力が１の時に動作する。
・積分アンプＩ４は補正ゲート指令値Ｇｒｅｆ＿ｃｍｐが０、符号検出器２５の出力が０の時に動作する。
【００３７】
スイッチＳＷ１２，ＳＷ３２は、符号検出器２５の出力が１のとき閉じて積分アンプＩ１，Ｉ３の出力を出力する。スイッチＳＷ２２，ＳＷ４２は、符号検出器２５の出力の論理反転信号を入力し、この論理反転信号が１のとき閉じて積分アンプＩ２，Ｉ４の出力を出力する。
【００３８】
加算器ａｄｄ１は、比例アンプＰの出力とスイッチＳＷ１２，ＳＷ２２の出力を加算する。乗算器ｍｕｌは、加算器ａｄｄ１の出力に−１を乗算する。この乗算器ｍｕｌの出力が立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵとなる。
【００３９】
加算器ａｄｄ２は、比例アンプＰの出力とスイッチＳＷ３２，ＳＷ４２の出力を加算する。この加算器ａｄｄ２の出力が立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤとなる。
【００４０】
第２〜第Ｎ立ち上がり遅延付加器ＤｅｌａｙＵは、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐにゲート遅延指令値演算部２３で演算された立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵを付加する。第２〜第Ｎ立ち下がり遅延付加器ＤｅｌａｙＤは、第２〜第Ｎ立ち上がり遅延付加器ＤｅｌａｙＵの出力にゲート遅延指令値演算部２３で演算された立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤを付加する。この立ち下がり遅延付加器ＤｅｌａｙＤの出力がゲート信号ＧａｔｅＮとなる。
【００４１】
デッドタイム処理器２４は、ゲート信号ＧａｔｅＮにデッドタイムを付加し、デッドタイム付加後のゲート信号Ｇｕ，Ｇｘとして出力する。
【００４２】
図１（ｂ）に示すように、基準インバータユニットは、ＰＷＭ変調器２１と、第１立ち上がり遅延付加器ＤｅｌａｙＵと、第１立ち下がり遅延付加器ＤｅｌａｙＤと、デッドタイム処理器２４と、ゲート遅延補償器２６と、を備える。基準インバータユニットの制御構成には、頂点検出器２２とゲート遅延指令値演算部２３はない。
【００４３】
特許文献１と同様、基準インバータユニットの立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１，立ち下がり遅延指令値ＤｅｌａｙｌｅｆＤ１は、固定値とする。
【００４４】
図２に本実施形態における基準インバータユニットのゲート信号生成の様子を示す。
【００４５】
キャリア三角波Ｖｃａｒｒｙと電圧指令値Ｖｒｅｆを比較してゲート指令値Ｇｒｅｆを生成する。Ｖｃａｒｒｙ＞Ｖｒｅｆの時、ゲート指令値Ｇｒｅｆ＝１、Ｖｃａｒｒｙ≦Ｖｒｅｆの時、ゲート指令値Ｇｒｅｆ＝０とする。
【００４６】
ゲート指令値Ｇｒｅｆはインバータユニット間の電流分担制御によって一定量の遅延が付加されるため、実際のスイッチングデバイスのオンオフのタイミングと同期したゲート信号Ｇａｔｅおよび、デッドタイム付加後のゲート信号Ｇｕ、Ｇｘは、ゲート指令値Ｇｒｅｆからは遅れる。
【００４７】
本実施形態では、キャリア三角波Ｖｃａｒｒｙの比較前の電圧指令値Ｖｒｅｆに遅延補償量を付加する。具体的には、キャリア三角波Ｖｃａｒｒｙが立ち上がりの場合は電圧指令値Ｖｒｅｆから遅延補償量を減算し、キャリア三角波Ｖｃａｒｒｙが立ち下がりの場合は電圧指令値Ｖｒｅｆから遅延補償量を加算する。この電圧指令値Ｖｒｅｆから遅延補償量を加減算した値を補正電圧指令値Ｖｒｅｆ＿ｃｍｐとしてＰＷＭ変調器２１に出力する。
【００４８】
減算する遅延補償量は、図２の補正ゲート指令値Ｇｒｅｆ＿ｃｍｐとゲート指令値Ｇｒｅｆの立ち上がりの時間差が基準インバータユニットの固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１とほぼ同じ値となるような値に設定する。
【００４９】
同様に、加算する遅延補償量は、図２の補正ゲート指令値Ｇｒｅｆ＿ｃｍｐとゲート指令値Ｇｒｅｆの立ち下がりの時間差が基準インバータユニットの固定値の立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤ１とほぼ同じ値となるような値に設定する。なお、立ち下がりの遅延量と立ち上がりの遅延量は同じでなくても良い。
【００５０】
ＰＷＭ変調器２１では、遅延補償量を付加した補正電圧指令値Ｖｒｅｆ＿ｃｍｐとキャリア三角波Ｖｃａｒｒｙを比較して補正ゲート指令値Ｇｒｅｆ＿ｃｍｐを生成する。Ｖｃａｒｒｙ＞Ｖｒｅｆ＿ｃｍｐの時、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐ＝１、Ｖｃａｒｒｙ≦Ｖｒｅｆ＿ｃｍｐの時、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐ＝０とする。
【００５１】
図２に示すように、補正ゲート指令値Ｇｒｅｆ＿ｃｍｐはゲート指令値Ｇｒｅｆに対して立ち上がりおよび立ち下がりのタイミングは進みとなる。
【００５２】
基準インバータユニットでは、この補正ゲート指令値Ｇｒｅｆ＿ｃｍｐに対して、ゲート信号ＧａｔｅＮは固定値の立ち上がり遅延指令値ＤｅｌａｙｒｅｆＵ１、固定値の立ち下がり遅延指令値ＤｅｌａｙｒｅｆＤ１が第１立ち上がり遅延付加器ＤｅｌａｙＵ１と第１立ち下がり遅延付加器ＤｅｌａｙＤ１で付加されるため、基準インバータユニットではゲート信号Ｇａｔｅは電圧指令値Ｖｒｅｆから生成したゲート指令値Ｇｒｅｆとほぼ同等となる。
【００５３】
なお、基準インバータユニット以外のインバータユニットについても、図２と同様の動作で、遅延量が補償されたゲート信号が生成される。基準インバータユニット以外のインバータユニットに関しても、本実施形態では補正ゲート指令値Ｇｒｅｆ＿ｃｍｐに基づいてゲート信号Ｇａｔｅを生成するため、ゲート信号の遅延量は、特許文献１（図４）よりも小さくなる。
【００５４】
また、この遅延補償は、インバータユニット間の電流分担制御による遅延以外にも、ゲート駆動回路の遅延量など、予め分かっているものに対して補償することができる。並列システムではないインバータ単体に遅延補償を行う場合は、図１（ａ）の制御構成を用いればよい。
【００５５】
特許文献１では、実際のゲート信号に電流分担制御による遅延が付加されるため、負荷変動などの外乱に対する制御応答が低下してしまう。それに対して、本実施形態では、あらかじめ電流分担制御によって付加される遅延量を各インバータユニットで補償できるため、制御応答を低下させることがほとんどない。
【００５６】
したがって、本実施形態では、各インバータユニットの出力電流分担を均等化しつつ、制御応答を向上させることができる。
【００５７】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【００５８】
２１…ＰＷＭ変調器
２２…頂点検出器
２３…ゲート遅延指令値演算部
２４…デッドタイム処理器
２５…符号検出器
２６…ゲート遅延補償器
ＤｅｌａｙＵ…立ち上がり遅延付加器
ＤｅｌａｙＤ…立ち下がり遅延付加器
Ｐ…比例アンプ
Ｉ１〜Ｉ４…積分アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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