(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】ＳｉＣを含むｎ型の半導体層と、素子形成領域の外周部のｐ型ボディ領域ＰＢ中に形成されたｐ＋型の半導体領域ＧＲａと、素子形成領域のｐ型ボディ領域ＰＢ上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極と接続されたゲートパッドと、を有するように、半導体装置を構成する。上記ｐ型ボディ領域ＰＢは、ゲートパッドの形成領域ＧＰＡに延在し、ゲート電極は、領域ＧＰＡにおいて、ｐ型ボディ領域ＰＢ上に絶縁膜（フィールド酸化膜）を介して配置されている。そして、ゲートパッドＧＰの下方に、ｐ＋型の半導体領域ＰＲＧ設ける。これにより、サージ電圧の発生を抑制することができる。さらに、ｐ＋型の半導体領域ＰＲＧを、＜１１−２０＞方向に垂直な方向に長辺を有する複数の矩形状のパターンとすることで、結晶欠陥の影響を抑制することができる。【選択図】図１
2018046127.tif 000002
【特許請求の範囲】
【請求項１】
基板の上面上に形成され、炭化ケイ素を含む第１導電型の半導体層と、
素子形成領域の外周部において、前記半導体層の上部に形成された前記第１導電型と逆導電型である第２導電型の第１ウエル領域と、
前記第１ウエル領域中に形成された前記第２導電型の第１半導体領域と、
前記素子形成領域に形成され、前記半導体層の上部に形成された前記第２導電型の第２ウエル領域と、
前記第２ウエル領域上にゲート絶縁膜を介して形成されたゲート電極を有する半導体素子と、
前記ゲート電極と接続されたゲートパッドと、
を有し、
前記第１ウエル領域は、前記ゲートパッドの形成領域に延在し、
前記ゲート電極は、前記ゲートパッドの形成領域において、前記第１ウエル領域上に第１絶縁膜を介して配置され、
前記ゲートパッドの形成領域において、前記第１ウエル領域中に形成された前記第２導電型の第２半導体領域を有し、
前記第２半導体領域の前記第２導電型の不純物濃度は、前記第１ウエル領域の前記第２導電型の不純物濃度より大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１半導体領域は、前記素子形成領域の外周部において、環状に配置されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２半導体領域は、前記第１半導体領域と接続されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２半導体領域は、第１方向に長辺を有する複数の矩形状のパターンよりなる、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１方向は、＜１１−２０＞方向に垂直な方向である、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記矩形状のパターンの前記第１方向と直交する第２方向の長さは、１００μｍ以下である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体素子は、
前記素子形成領域の前記半導体層の上面に形成されたｎ型のソース領域と、
前記ソース領域と接するチャネル領域上に前記ゲート絶縁膜を介して形成された前記ゲート電極と、
前記ソース領域と接する前記第２導電型の第３半導体領域と、
を有し、
前記ソース領域と、前記第３半導体領域とは、前記チャネル領域を構成する前記第２導電型の第２ウエル領域中に配置されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域の、前記第２導電型の濃度は同程度である、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記ソース領域、前記第３半導体領域および前記第１半導体領域に接続されるソース電極と、
前記基板の裏面に形成されたドレイン電極と、を有する、半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第２ウエル領域と前記半導体層とで構成されるダイオードを有する、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型である、半導体装置。
【請求項１２】
請求項１記載の半導体装置を有する、パワーモジュール。
【請求項１３】
請求項１２記載のパワーモジュールにおいて、
請求項１記載の前記半導体素子であるＭＯＳＦＥＴで構成されるインバータを有する、パワーモジュール。
【請求項１４】
請求項１記載の半導体装置を有するパワーモジュールと、
前記パワーモジュール内の前記半導体装置を制御する制御回路と、
を有する、電力変換装置。
【請求項１５】
請求項１４記載の電力変換装置において、
前記パワーモジュールは、請求項１記載の前記半導体素子であるＭＯＳＦＥＴで構成されるインバータを有する、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、パワーモジュールおよび電力変換装置に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
【背景技術】
【０００２】
半導体パワーデバイスには高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワーデバイスは理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣパワーデバイスは、Ｓｉパワーデバイスを超える性能が期待されている。
【０００３】
前述したように、ＳｉＣはＳｉと比較して、バンドギャップが大きく、絶縁破壊電界強度が大きいと言った特徴を有するが、ＳｉＣをＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの素子に適用した場合、素子を構成する絶縁膜にかかる電界が問題となる。
【０００４】
例えば、特許文献１には、ｎ型半導体基板がＳｉＣで構成されるＳｉＣ−ＭＯＳＦＥＴが開示されている。このＳｉＣ−ＭＯＳＦＥＴは、ｎ型ドリフト層内に設けられた複数のｐ型ウエル層の内で、最も横断面積が大きい、ゲート電極用パッド部の直下に位置する最外周のｐ型ウエル層の上面上に、ｐ型半導体層が全面的にまたは部分的に配設されている。
【０００５】
また、特許文献２には、ゲート電極パッドの下方にあるウエル領域の表層に低抵抗でｎ型の低抵抗領域を設けた、炭化珪素電力用半導体装置が開示されている。そして、かかる構成により、ゲート絶縁膜の絶縁破壊の発生を抑制することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第ＷＯ２０１０／０９８２４９号
【特許文献２】特許第５５３９３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、ＳｉＣを用いたＭＯＳＦＥＴについての研究・開発に従事している。その中で、ＭＯＳＦＥＴを構成する絶縁膜の中でも比較的膜厚の大きい絶縁膜（フィールド酸化膜）の劣化が問題となる事象に直面した。
【０００８】
そこで、上記問題点の原因を探求し、特性の良好な半導体装置の構成を見出すに至った。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、基板の上面上に形成され、炭化ケイ素を含む第１導電型の半導体層と、素子形成領域の外周部において、上記半導体層の上部に形成された上記第１導電型と逆導電型である第２導電型の第１ウエル領域と、上記第１ウエル領域中に形成された上記第２導電型の第１半導体領域と、を有する。さらに、上記素子形成領域に形成され、上記半導体層の上部に形成された上記第２導電型の第２ウエル領域と、上記第２ウエル領域上にゲート絶縁膜を介して形成されたゲート電極を有する半導体素子と、上記ゲート電極と接続されたゲートパッドと、を有する。そして、上記第１ウエル領域は、上記ゲートパッドの形成領域に延在し、上記ゲート電極は、上記ゲートパッドの形成領域において、上記第１ウエル領域上に第１絶縁膜を介して配置されている。さらに、上記ゲートパッドの形成領域において、上記第１ウエル領域中に形成された上記第２導電型の第２半導体領域を有する。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、この半導体装置を用いたパワーモジュールや、電力変換装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置の構成を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の比較例の半導体装置の構成を示す平面図である。
【図１８】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図１９】実施の形態１の比較例の半導体装置の構成を示す平面図である。
【図２０】インバータ回路図である。
【図２１】インバータを構成するＭＯＳＦＥＴのスイッチング時の電流・電圧波形の一例を示す図である。
【図２２】比較例の半導体装置のゲートパッド部近傍の構成を模式的に示す断面図である。
【図２３】実施の形態１のゲートパッド部近傍の構成を模式的に示す断面図である。
【図２４】印加パルスの波形を示す図である。
【図２５】ＴＣＡＤを用いたシミュレーション結果を示す図である。
【図２６】検討例の半導体装置の構成を示す平面図である。
【図２７】検討例の半導体装置の構成を示す断面図である。
【図２８】検討例の半導体装置の構成を示す平面図である。
【図２９】結晶に加わる応力の測定結果を説明するための図である。
【図３０】結晶に加わる応力の測定結果を説明するための図である。
【図３１】結晶に加わる応力の測定結果を説明するための図である。
【図３２】実施の形態２の電力変換装置（インバータ）の回路図である。
【図３３】実施の形態３の電気自動車の構成を示す概略図である。
【図３４】実施の形態３の昇圧コンバータの回路図である。
【図３５】実施の形態４の鉄道車両のコンバータおよびインバータを含む回路図である。
【図３６】実施の形態５の応用例１の半導体装置の構成を示す平面図である。
【図３７】実施の形態５の応用例１の半導体装置の構成を示す断面図である。
【図３８】実施の形態５の応用例２の半導体装置の構成を示す平面図である。
【図３９】実施の形態５の応用例２の半導体装置の構成を示す平面図である。
【図４０】実施の形態５の応用例２の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００１７】
［構造説明］
図１〜図３は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図１および図３は、平面図であり、図２は、断面図である。断面図において、（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、平面図のＡ−Ａ断面部、Ｂ−Ｂ断面部、Ｃ−Ｃ断面部に対応する。
【００１８】
本実施の形態の半導体装置は、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを有する半導体装置（半導体チップ）である。
【００１９】
上記ＭＯＳＦＥＴ（半導体素子）は、セル領域に形成され、セル領域は、周辺領域により囲まれている。即ち、半導体装置（半導体チップ）の内部がセル領域であり、その外周部が、周辺領域となる。
【００２０】
セル領域には、図２（Ｃ）に示すＭＯＳＦＥＴ、図２（Ｂ）に示すゲートパッドＧＰやソース電極ＳＥなどが形成される。また、周辺領域には、ｐ型の半導体領域（ターミネーション領域）ＴＭやその外周のｎ＋型の半導体領域ＮＲなどが形成される。
【００２１】
図１においては、ｎ＋型のＳｉＣ基板ＮＳ上のＳｉＣよりなるｎ型のｎ−型の半導体層（エピタキシャル層）ＮＤの主表面に設けられた種々の半導体領域を示す。ｎ−型の半導体層ＮＤは、主としてドリフト層となる。即ち、図１においては、ｎ−型の半導体層ＮＤの上面を示しており、ｎ−型の半導体層ＮＤ上のゲート絶縁膜、ゲート電極、層間絶縁膜、ゲートパッド、ソース電極などの図示を省略している。
【００２２】
具体的には、図１においては、上記周辺領域の、ｐ型の半導体領域（ターミネーション領域）ＴＭとｎ＋型の半導体領域ＮＲと、が示されている。また、セル領域の、ｐ＋型の半導体領域ＧＲａ、ＧＲｂ、ＰＲＧと、ｐ＋型の半導体領域ＧＲａ、ＧＲｂ、ＰＲＧを内在するｐ型ボディ領域ＰＢと、を示している。また、ＭＯＳＦＥＴを構成するソース領域ＳＲと、ソース領域に隣接するｐ＋型の半導体領域ＰＲと、ソース領域ＳＲと、ｐ＋型の半導体領域ＰＲを内在するｐ型ボディ領域ＰＢと、を示している。なお、ここでは、セル領域は、ｐ型の半導体領域（ターミネーション領域）ＴＭの内側を意味するものとする。
【００２３】
ここで、本実施の形態においては、図１に示すように、ゲートパッド（ＧＰ）が配置される領域（図１中の破線で囲んだ領域）ＧＰＡにおいて、ＳｉＣ基板ＮＳの＜１１−２０＞方向に垂直な方向に、長辺を有する略矩形状のｐ＋型の半導体領域ＰＲＧを設けてある。このような略矩形状のｐ＋型の半導体領域ＰＲＧが所定の間隔を開けて＜１１−２０＞方向に並んで配置されている。
【００２４】
このように、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に、この層より濃度の高いｐ＋型の半導体領域ＰＲＧを設けたので、サージ電圧の発生を抑制することができる。また、ｐ＋型の半導体領域ＰＲＧをゲートパッドＧＰの形成領域（ＧＰＡ）に対応する領域の全面ではなく、一部の領域に配置したので、結晶欠陥の影響を抑制することができる。さらに、結晶欠陥が生じ易い、＜１１−２０＞方向に並行な方向へのｐ＋型の半導体領域ＰＲＧの配置を極力避け、＜１１−２０＞方向に垂直な方向に延在するようにｐ＋型の半導体領域ＰＲＧを矩形状に配置したので、結晶欠陥の影響を効果的に抑制することができる。詳細は、後述する。
【００２５】
次いで、図１〜図３を参照しながら、本実施の形態の半導体装置の構成を以下に説明する。
【００２６】
半導体装置の中央部に配置されているセル領域には、セル構造からなる複数のＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴである。図２（Ｃ）に示すように、ＭＯＳＦＥＴは、ｎ＋型のソース領域ＳＲと、チャネル領域となるｐ型ボディ領域ＰＢと、チャネル領域上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥとを有する。なお、ｎ＋型のＳｉＣ基板ＮＳが、ドレイン領域として機能する。
【００２７】
ｐ型ボディ領域ＰＢに囲まれるようにｎ＋型のソース領域ＳＲが配置され、ｎ＋型のソース領域ＳＲの内側にｐ＋型の半導体領域ＰＲが配置されている。ｐ＋型の半導体領域ＰＲは、ソース領域ＳＲを引き出すためのコンタクト領域となる。また、ｐ型ボディ領域ＰＢとその下層のｎ−型の半導体層（ドリフト層）ＮＤとはダイオード（即ち、ボディダイオード）を構成する。
【００２８】
このように、半導体装置内にボディダイオードを内蔵させることで、別途ダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
【００２９】
図１においては、平面形状が正方形状のｐ型ボディ領域ＰＢの内側に、平面形状が正方形状のソース領域ＳＲが配置され、さらに、平面形状が正方形状のソース領域ＳＲの内側に平面形状が正方形状のｐ＋型の半導体領域ＰＲが配置されている。このような構成のユニット領域がアレイ状に配置され、例えば、ユニット領域間（隣り合うｐ＋型の半導体領域ＰＲ間）上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されている（図２参照）。ゲート電極ＧＥは絶縁膜（層間絶縁膜）ＩＬ２で覆われ、ｐ＋型の半導体領域ＰＲは、コンタクトホールＣ１Ｓ内のプラグを介してソース電極ＳＥと接続されている。また、ゲート電極ＧＥは、コンタクトホールＣ１ＧＥ内のプラグを介してゲートパッドＧＰと接続されている。なお、ゲートパッドＧＰは、セル領域をサブセル領域に区画する十字状のゲートフィンガーＧＦを有する（図３参照）。
【００３０】
ここで、ゲートパッドＧＰ下や、周辺領域においては、半導体層の上部に絶縁膜（フィールド酸化膜）ＩＬ１が配置されている。この絶縁膜（フィールド酸化膜）ＩＬ１が、サージ電圧の影響を受け、破壊される恐れがあったが、本実施の形態においては、ｐ＋型の半導体領域ＰＲＧを設けることにより、後述するように、サージ電圧の発生を抑制することができ、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。
【００３１】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。図４〜図１６は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００３２】
まず、図４に示すように、ｎ＋型のＳｉＣ基板ＮＳを準備する。ＳｉＣ基板ＮＳにはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３である。ＳｉＣ基板ＮＳの主面は例えば｛０００１｝面である。
【００３３】
次いで、ＳｉＣ基板ＮＳの主面上に、ｎ−型の半導体層ＮＤを形成する。例えば、ＳｉＣ基板ＮＳの主面上に、エピタキシャル成長法によりＳｉＣのｎ−型の半導体層（エピタキシャル層）を形成する。ｎ−型の半導体層ＮＤには、ＳｉＣ基板ＮＳの不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型の半導体層ＮＤの不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｎ−型の半導体層ＮＤの厚さは例えば３０μｍである。ｎ−型の半導体層ＮＤの厚さは、素子の耐圧に応じて例えば３〜８０μｍの範囲で調整することができる。
【００３４】
次いで、図５に示すように、素子領域（素子形成領域、活性領域）を囲む周辺領域に、ｐ型の半導体領域ＴＭを形成する。例えば、ｐ型の半導体領域ＴＭの形成領域に開口部を有するマスク膜（図示せず、例えば、酸化シリコン膜）を形成し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域を囲む周辺領域のｎ−型の半導体層ＮＤ中に、矩形環状のｐ型の半導体領域ＴＭを形成することができる（図１参照）。ｐ型の半導体領域ＴＭの深さは、ｎ−型の半導体層ＮＤの表面から例えば０．５〜２．０μｍ程度である。また、ｐ型の半導体領域ＴＭの不純物濃度は、例えば１×１０１６〜５×１０１９ｃｍ−３である。
【００３５】
次いで、上記マスクを除去した後、素子領域に、ｐ型の半導体領域であるｐ型ボディ領域（ｐ型ウエル領域ともいう）ＰＢをアレイ状に形成する（図１参照）。また、この際、図１に示すｐ＋型の半導体領域ＧＲａ、ＧＲｂ、ＰＲＧの形成領域を含む領域にも、ｐ型ボディ領域ＰＢを形成する。
【００３６】
例えば、ｐ型ボディ領域ＰＢの形成領域に開口部を有するマスク膜（図示せず、例えば、酸化シリコン膜）を形成し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域の外周にｐ型ボディ領域ＰＢを形成する。ｐ型ボディ領域ＰＢの深さは、ｎ−型の半導体層ＮＤの表面から例えば０．５〜２．０μｍ程度である。また、ｐ型ボディ領域ＰＢの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。これにより、素子領域に正方形状のｐ型ボディ領域ＰＢがアレイ状に複数形成される。また、ｐ型の半導体領域ＴＭの内側に、矩形環状のｐ型ボディ領域ＰＢが形成される。また、矩形環状のｐ型ボディ領域ＰＢの内側を４分割するように、十字状のｐ型ボディ領域ＰＢが形成される。また、ゲートパッド（ＧＰ）が配置される領域（図１中の破線で囲んだ領域）ＧＰＡに、ｐ型ボディ領域ＰＢが形成される（図８参照）。領域ＧＰＡの、縦方向の長さ（＜１１−２０＞方向に垂直な方向の長さ）は、例えば、５００〜１０００μｍ程度であり、横方向の長さ（＜１１−２０＞方向の長さ）は、例えば、５００〜２０００μｍ程度である。
【００３７】
次いで、上記マスク膜を除去した後、図６に示すように、素子領域のｐ型ボディ領域ＰＢ中に、ソース領域ＳＲを形成する。また、この際、ｐ型の半導体領域ＴＭの外周に、ｎ＋型の半導体領域ＮＲを形成する。
【００３８】
例えば、ソース領域ＳＲおよびｎ＋型の半導体領域ＮＲの形成領域に開口を有するマスク膜（図示せず）をマスクとして、ｎ型不純物（例えば窒素（Ｎ））をイオン注入することによりｎ＋型のソース領域ＳＲ等を形成する。ソース領域ＳＲは、例えば、素子領域にアレイ状に形成される。ソース領域ＳＲは、平面視において、略正方形状のｐ型ボディ領域ＰＢの中央部に形成する（図９参照）。ソース領域ＳＲ等のｎ−型の半導体層ＮＤの上面からの深さは、例えば０．０５〜１．０μｍ程度である。また、ソース領域ＳＲ等の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。
【００３９】
次いで、上記マスク膜を除去した後、図７、図８に示すように、素子領域においてソース領域ＳＲの内側に、ｐ＋型の半導体領域ＰＲを形成する。ｐ＋型の半導体領域ＰＲは、ソース電極ＳＥとソース領域ＳＲとのコンタクト領域となる。例えば、ｐ＋型の半導体領域ＰＲの形成領域に開口を有するマスク膜（図示せず）をマスクとして、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入することによりｐ＋型の半導体領域ＰＲを形成する。また、上記イオン注入工程において、素子領域の外周のｐ型ボディ領域ＰＢ中に、環状のｐ＋型の半導体領域ＧＲａを形成し、素子領域の十字状のｐ型ボディ領域ＰＢ中に、十字状のｐ＋型の半導体領域ＧＲｂを形成する。
【００４０】
さらに、上記イオン注入工程において、後述するゲートパッド（ＧＰ）が配置される領域（図８中の破線で囲んだ領域）ＧＰＡの、ｐ型ボディ領域ＰＢ中にｐ＋型の半導体領域ＰＲＧを形成する。ｐ＋型の半導体領域ＰＲＧは、ＳｉＣ基板ＮＳの＜１１−２０＞方向に垂直な方向に、長辺を有する略矩形状のパターンである。このような略矩形状のパターン（ｐ＋型の半導体領域ＰＲＧ）が所定の間隔を開けて＜１１−２０＞方向に並んで配置されている。ここでは、５本のｐ＋型の半導体領域ＰＲＧが領域ＧＰＡに設けられ、中央に位置するｐ＋型の半導体領域ＰＲＧは、ｐ＋型の半導体領域ＧＲｂと接続されている。また、５本のｐ＋型の半導体領域ＰＲＧは、環状のｐ＋型の半導体領域ＧＲａと接続されている。具体的には、環状のｐ＋型の半導体領域ＧＲａのうち、＜１１−２０＞方向（図８中横方向）に延在する部分と、５本のｐ＋型の半導体領域ＰＲＧの一端が接続されている。
【００４１】
ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ、ＰＲＧの、ｎ−型の半導体層ＮＤの上面からの深さは、例えば１μｍ程度である。また、ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ、ＰＲＧの不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。このように、ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ、ＰＲＧは、同層、即ち、同じイオン注入工程で形成され、同程度の不純物の濃度の領域である。なお、これらを別工程で形成し、必要に応じて不純物濃度を変えてもよい。但し、同層で形成した方が、マスク原版の枚数を少なくでき、短工程で半導体装置を製造することができる。
【００４２】
次いで、ＳｉＣ基板ＮＳの裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入し、ドレイン領域（図示せず）を形成する。ドレイン領域の、ＳｉＣ基板ＮＳの裏面からの深さは、例えば０．０５〜２．０μｍ程度である。またドレイン領域の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。
【００４３】
次いで、ｎ−型の半導体層ＮＤの上面およびＳｉＣ基板ＮＳ裏面に炭素（Ｃ）膜を形成し、熱処理を施すことで、ｎ−型の半導体層ＮＤの上部と、ＳｉＣ基板ＮＳの裏面にイオン注入した各不純物の活性化を行う。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３〜０．０５μｍ程度である。上記のようにして、炭素（Ｃ）膜によりｎ−型の半導体層ＮＤの上面およびＳｉＣ基板ＮＳの裏面を被覆した後、１５００度以上の温度で、２〜３分程度の熱処理を施す。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
【００４４】
次いで、図９に示すように、ｎ−型の半導体層ＮＤの上面上に、絶縁膜（フィールド絶縁膜）ＩＬ１を形成する。例えば、絶縁膜（フィールド絶縁膜）ＩＬ１として、酸化シリコン膜を、ＣＶＤ法により形成する。絶縁膜（フィールド絶縁膜）ＩＬ１の厚さは、例えば、０．３〜２μｍ程度である。次いで、サブセル領域を開口したマスク膜をマスクとして、絶縁膜（フィールド絶縁膜）ＩＬ１をエッチングする（図１０、図１１）。即ち、絶縁膜（フィールド絶縁膜）ＩＬ１は、周辺領域、ゲートパッド（ＧＰ）が配置される領域（図８中の破線で囲んだ領域ＧＰＡ）および十字状のｐ＋型の半導体領域ＧＲｂ上に残存する。なお、ここでは、サブセル領域は、絶縁膜（フィールド絶縁膜）ＩＬ１で覆われていない素子領域を意味するものとする。
【００４５】
次いで、図１２に示すように、ソース領域ＳＲ間上に隣接するｐ型ボディ領域ＰＢ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ここでは、ソース領域ＳＲ間上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。なお、ソース領域ＳＲ近傍上には、後述するコンタクトホールＣ１Ｓ内に埋め込まれた接続部が配置されるため、この接続部の形成領域を含む領域に開口部ＯＡ１を有するように、ゲート電極ＧＥを加工する。なお、このゲート電極ＧＥは、十字状のｐ＋型の半導体領域ＧＲｂ上には残存し、環状のｐ＋型の半導体領域ＧＲａ上には配置されない。なお、環状のｐ＋型の半導体領域ＧＲａ上にもゲート電極ＧＥを配置してもよい。十字状のｐ＋型の半導体領域ＧＲｂ上のゲート電極ＧＥをフィンガー電極という。
【００４６】
例えば、ｎ−型の半導体層（ドリフト層、ｐ型ボディ領域ＰＢ、ｐ＋型の半導体領域ＰＲ、ＧＲ、ＰＲＧ、ソース領域ＳＲ）ＮＤおよび絶縁膜（フィールド絶縁膜）ＩＬ１上に、ゲート絶縁膜ＧＩとなる絶縁膜と、ゲート電極ＧＥとなる導電性膜を順次堆積する。ここでは、ゲート絶縁膜ＧＩとして、酸化シリコン膜をＣＶＤ法で堆積した後、ゲート電極ＧＥとして、多結晶シリコン膜をＣＶＤ法で堆積する。次いで、ゲート電極ＧＥを残存させる領域を覆うマスク膜を形成し、この膜をマスクとして多結晶シリコン膜をエッチングする（図１２、図１３）。ゲート絶縁膜ＧＩの厚さは、例えば、０．０５〜０．１５μｍ程度である。ゲート電極ＧＥの厚さは、例えば、０．２〜０．５μｍ程度である。
【００４７】
次いで、上記マスク膜を除去した後、図１４に示すように、絶縁膜（層間絶縁膜）ＩＬ２を形成する。例えば、ゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび絶縁膜（フィールド絶縁膜）ＩＬ１上に、プラズマＣＶＤ法により酸化シリコン膜を形成する。
【００４８】
次いで、図１５に示すように、絶縁膜（層間絶縁膜）ＩＬ２中にコンタクトホール（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ）を形成する。例えば、絶縁膜（層間絶縁膜）ＩＬ２上に、コンタクトホールＣ１（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ）の形成領域に開口部を有するマスク膜（図示せず）を形成し、この膜をマスクとして、絶縁膜（層間絶縁膜）ＩＬ２をエッチングする。
【００４９】
これにより、ソース領域ＳＲ上にコンタクトホールＣ１Ｓが形成され、環状のｐ＋型の半導体領域ＧＲａ上にコンタクトホールＣ１ＧＲが形成される。また、上記エッチング工程により、ゲート電極ＧＥ上にコンタクトホールＣ１ＧＥが形成される（図１５、図３参照）。コンタクトホールＣ１Ｓは、略四角形状であり、セル領域にアレイ状に配置される。コンタクトホールＣ１ＧＲは、環状のｐ＋型の半導体領域ＧＲａ上に、環状に配置される。コンタクトホールＣ１ＧＥは、ゲートパッド（ＧＰ）が配置される領域（ＧＰＡ）において、ゲート電極ＧＥ上に配置される。なお、十字状のゲート電極（フィンガー電極）ＧＥ上にも、コンタクトホールＣ１ＧＥを形成してもよい。このコンタクトホールの形状（平面形状）は、略四角形状でもよいし、電極に沿ったライン状としてもよい。
【００５０】
次いで、上記マスク膜（図示せず）を除去した後、図１６に示すように、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦを形成する。まず、コンタクトホールＣ１（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ）内を含む絶縁膜（層間絶縁膜）ＩＬ２上に、ソース電極ＳＥおよびゲートパッドＧＰとなる導電性膜を形成する。例えば、導電性膜として、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ／Ａｌの積層膜を形成する。例えば、これらの膜を順にスパッタリング法などを用いて堆積する。次いで、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦの形成領域を覆うマスク膜（図示せず）をマスクとして、上記導電性膜をエッチングすることにより、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦを形成する（図１６、図３参照）。ソース電極ＳＥは、サブセル領域および環状のｐ＋型の半導体領域（ＧＲａ）を覆うように配置される。また、ゲートバッドＧＰは、セル領域の端部において、略矩形状に配置される。また、ゲートフィンガーＧＦは、サブセル領域間に、十字状に配置される。
【００５１】
これにより、ソース電極ＳＥとソース領域ＳＲとがコンタクトホールＣ１Ｓ内に埋め込まれた導電性膜よりなるプラグにより接続され、ソース電極ＳＥと環状のｐ＋型の半導体領域ＧＲａとがコンタクトホールＣ１ＧＲ内に埋め込まれた導電性膜よりなるプラグにより接続される。また、ゲートパッドＧＰとゲート電極ＧＥとがコンタクトホールＣ１ＧＥ内に埋め込まれた導電性膜よりなるプラグにより接続され、ゲートフィンガーＧＦとゲート電極ＧＥとがコンタクトホールＣ１ＧＥ内に埋め込まれた導電性膜よりなるプラグにより接続される。なお、これらのプラグと下層の領域との接続抵抗を低減するため、プラグの下に金属シリサイド膜を形成してもよい。
【００５２】
次いで、上記マスク膜（図示せず）を除去し、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦ上に、保護膜（図示せず）を形成し、この保護膜をエッチングすることにより、ソース電極ＳＥおよびゲートパッドＧＰ上に開口部を設ける。この開口部が、パッド部（外部接続部）となる。
【００５３】
例えば、ソース電極ＳＥゲートパッドＧＰおよびゲートフィンガーＧＦ上に、保護膜（パッシベーション膜）として、ＳｉＯ２膜またはポリイミド膜などを形成し、エッチング技術などを用いて保護膜の一部を除去することで、パッド部を形成する。
【００５４】
次いで、ＳｉＣ基板ＮＳの裏面に、ドレイン電極ＤＥを形成する。例えば、ＳｉＣ基板ＮＳの裏面に、Ｔｉ／Ｎｉ／Ａｕの積層膜（総膜厚０．５〜１μｍ）をスパッタリング法などを用いて順次堆積し、ドレイン電極ＤＥを形成する。なお、ＳｉＣ基板ＮＳとドレイン電極ＤＥとの間に、金属シリサイド膜を形成してもよい。
【００５５】
その後、ＳｉＣ基板ＮＳをダイシング工程により切削することで個片化し、これにより複数の半導体チップを得ることができる。
【００５６】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。また、各領域の平面形状や形成位置を適宜変更してもよい。例えば、ゲートパッドＧＰをセル領域の中央部に設けてもよい。
【００５７】
本実施の形態の半導体装置によれば、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に形成され、ソース電位（例えば、０Ｖ）が印加されるｐ＋型の半導体領域ＰＲＧを設けたので、ｐ型ボディ領域ＰＢの表面抵抗を下げることができる。また、ｐ＋型の半導体領域ＰＲＧをゲートパッドＧＰの形成領域に対応する領域の全面ではなく、一部の領域に配置したので、結晶欠陥の影響を抑制することができる。さらに、結晶欠陥が生じ易い、＜１１−２０＞方向に並行な方向へのｐ＋型の半導体領域ＰＲＧの配置を極力避け、＜１１−２０＞方向に垂直な方向に延在するようにｐ＋型の半導体領域ＰＲＧを矩形状に配置したので、結晶欠陥の影響を効果的に抑制することができる。
【００５８】
以下、１）サージ電圧の抑制効果および２）結晶欠陥の影響の抑制効果について説明する。
【００５９】
１）サージ電圧の抑制効果
図１７〜図１９は、本実施の形態の比較例の半導体装置の構成を示す断面図または平面図である。図１７〜図１９に示すように、比較例の半導体装置においては、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に、ｐ＋型の半導体領域ＰＲＧが設けられていない。なお、他の構成は、本実施の形態（図１〜図３）の構成と同様であるため、その説明を省略する。
【００６０】
このように、比較例の半導体装置においては、ゲートパッドＧＰの下方にｐ＋型の半導体領域ＰＲＧが形成されていないため、ゲートパッドＧＰの下方においては、ゲートパッドＧＰとゲート電極ＧＥとの積層部が、比較的厚い絶縁膜（フィールド絶縁膜）ＩＬ１を介してｐ型ボディ領域ＰＢ上に配置される構成となる（図１８（Ｂ））。絶縁膜（フィールド絶縁膜）ＩＬ１は、比較的厚く（例えば、０．３μｍ）、絶縁耐圧が高いにも関わらず、本発明者の検討によれば、ゲートパッドＧＰの下方における絶縁破壊が確認された。
【００６１】
この原因究明のため、次の検討を行った。図２０は、インバータ回路図である。この回路は、ＤＣをＡＣに変換するインバータ回路である。なお、インバータ回路については、実施の形態２においても説明する。
【００６２】
この回路は、第１ノードと第２ノードとの間に、直列に接続された２つのＭＯＳＦＥＴ（ＧＤ１、ＧＤ２）と、第１ノードと第２ノードとの間に、直列に接続された２つのＭＯＳＦＥＴ（ＧＤ３、ＧＤ４）を有し、これらの接続部間にＬ負荷が接続されている。また、第１ノードと第２ノードとの間には、電源Ｖｃｃが接続され、さらに、第１ノードと第２ノードとの間には、コンデンサが接続されている。
【００６３】
上記４つのＭＯＳＦＥＴ（ＧＤ１〜ＧＤ４）のうち、ＧＤ１とＧＤ４にオン信号、ＧＤ２とＧＤ３にオフ信号を入れると、Ｌ負荷に（１）方向の電流が流れる。逆に、ＧＤ１とＧＤ４にオフ信号、ＧＤ２とＧＤ３にオン信号を入れるとＬ負荷に（２）方向の電流が流れる。このようなオン、オフ信号の入力の切り替えを繰り返すことでＤＣ（直流）を数Ｈｚから数ｋＨＺのＡＣ（交流）に変換することができる。
【００６４】
図２１は、上記インバータを構成するＭＯＳＦＥＴのスイッチング時の電流・電圧波形の一例を示す図である。ここでは、ＭＯＳＦＥＴがオンからオフに切り替わるときの波形を示す。左側の縦軸は、ドレイン電圧（Ｖｄｓ、［Ｖ］）を、右側の縦軸は、ドレイン電流（Ｉｄ、［Ａ］）を、横軸は、時間（Ｔｉｍｅ、［ｓ］を示す。
【００６５】
図２１に示すように、ＭＯＳＦＥＴがオンからオフに切り替わるとき、ＭＯＳＦＥＴのドレイン電流が４００Ａから急速にゼロに変化し、同時にドレイン電圧がゼロから１８００Ｖに変化している。この時の電圧変化速度（ｄＶｄｓ／ｄｔ）は、約４ｋＶ／μｓに達する。
【００６６】
このような急激な電圧変化に伴い半導体領域ではサージ電圧が発生し得る。図２１に示すように、１８００Ｖまで上昇させればよいドレイン電圧が、過渡期には、２１５０Ｖ程度まで上昇している。このようなサージ電圧により、ゲートパッドＧＰの下方の比較的厚い絶縁膜（フィールド絶縁膜）ＩＬ１が破壊されてしまう。例えば、絶縁膜（フィールド絶縁膜）ＩＬ１の絶縁耐圧は３００Ｖ程度で設計されているが、上記サージ電圧により破壊される場合があると考えられる。図１８（Ｂ）において、本発明者の検討により、破壊され易い領域を、破線の丸で示す。
【００６７】
これに対し、本実施の形態の半導体装置によれば、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に、この層より濃度の高いｐ＋型の半導体領域ＰＲＧを設けたので、サージ電圧の発生を抑制することができる。
【００６８】
図２２は、比較例の半導体装置のゲートパッド部近傍の構成を模式的に示す断面図であり、図２３は、本実施の形態のゲートパッド部近傍の構成を模式的に示す断面図である。図２４は、印加パルスの波形を示し、図２５は、ＴＣＡＤを用いたシミュレーション結果を示す。図２４において、縦軸は、ドレイン電圧（Ｖｄｓ、［Ｖ］）を、横軸は、時間（Ｔｉｍｅ、［μｓ］を示す。また、図２５において、縦軸は、表面電位［Ｖ］を、横軸は、Ｘ座標［μｍ］を示す。
【００６９】
具体的には、例えば、ソース電極ＳＥを０Ｖに固定し、ドレイン電極ＤＥに、図２４に示すパルス（１μｓ間に２０００Ｖまで昇圧し、１００μｓ間維持した後、２μｓ間で降圧する波形のパルス）を印加し、ゲートパッドの外周に配置されるソース電極ＳＥからｘ方向（図１７のＡ−Ａ断面方向）に５００μｍの長さにおいて、表面電位［Ｖ］をＴＣＡＤを用いて調べた。その結果、図２５に示すように、比較例（破線グラフ、図２２）の場合には、ｐ型ボディ領域ＰＢの表面電位が、ソース電極ＳＥからｘ方向（図１７のＡ−Ａ断面方向）に離れるにしたがって大きくなり、４００〜５００μｍ程度離れた位置においては４００Ｖ以上の高電圧がとなっていることが分かる。これは、ｐ型ボディ領域ＰＢ／ｎ−型の半導体層ＮＤ間の逆バイアスが増大するにしたがって、バンド間遷移の生成キャリア（ホール）が生じ、生じたキャリアが、ｐ型ボディ領域ＰＢのシート抵抗が高いため、キャリアの移動が電位変動に追い付かず、ｐｎ接合部に過大な電界が掛かるためと考えられる。即ち、生成したホールはｐ型ボディ領域ＰＢへ流れ込むが、コンタクトホールＣ１ＧＲ内のプラグの近傍ではホールが直ぐに吸収されるのに対し、遠端部ではホールが蓄積し、この面内のホール分布の偏りが表面電位分布を生じさせていると考えられる。このため、ｐ型ボディ領域ＰＢの表面電位が、高電圧となってしまう。
【００７０】
これに対し、ｐ＋型の半導体領域を設けた本実施の形態（実線グラフ、図２３）の場合には、ｐ＋型の半導体領域ＰＲＧの表面電位が、ソース電極ＳＥからｘ方向（図１のＡ−Ａ断面方向）に４００〜５００μｍ程度離れた位置においても、４０Ｖ程度である。このように、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に、この層より濃度の高いｐ＋型の半導体領域ＰＲＧを設けることで、設けない場合と比較し、その表面電位を約１／１０に低減できる。即ち、本実施の形態においては、ｐ型ボディ領域ＰＢ中にｐ＋型の半導体領域ＰＲＧを設けることで、シート抵抗が下がるため、上記ホールの分布を均一化することができ、表面電位の局所的な上昇を抑制することができる。その結果、ゲートパッドＧＰの下方の絶縁膜（フィールド絶縁膜）ＩＬ１の破壊を防止することができる。なお、上記シミュレーションにおいては、解析を簡易にするためゲート電位を０Ｖとしてシミュレーションを行った。
【００７１】
このように、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中に、この層より濃度の高いｐ＋型の半導体領域ＰＲＧを設けることにより、サージ電圧の発生を抑制できることが分かる。
【００７２】
２）結晶欠陥の影響の抑制効果
図２６〜図２８は、本発明者による検討例の半導体装置の構成を示す断面図または平面図である。上記シミュレーション結果から、ゲートパッドＧＰと重なる全領域において、ｐ＋型の半導体領域ＰＲＧを設ける例も考えられる。図２６〜図２８に示すように、検討例の半導体装置においては、ゲートパッドＧＰの下方のｐ型ボディ領域ＰＢ中であって、ゲートパッドＧＰと重なる全領域において、ｐ＋型の半導体領域ＰＲＧが設けられている。なお、他の構成は、本実施の形態（図１〜図３）の構成と同様であるため、その説明を省略する。
【００７３】
このように、ゲートパッドＧＰと重なる全領域において、ｐ＋型の半導体領域ＰＲＧを設けてもよいが、この場合、結晶欠陥の影響を受けやすくなる。特に、本実施の形態のように、ボディダイオードを有する半導体装置においては、ボディダイオードに順方向電流が流れることにより欠陥が成長しやすくなる（基底面転位の成長現象）。
【００７４】
図２９〜図３１は、結晶に加わる応力の測定結果を説明するための図である。図２９に示すように、ｐ型のＳｉＣ層（ｐ＋）について、＜１１−２０＞に並行な方向（＜１１−２０＞並行方向という）と、＜１１−２０＞に垂直な方向（＜１１−２０＞垂直方向という）について、ラマン分光法で結晶の応力を測定した。その結果を、図３０、図３１に示す。各グラフの横軸は、測定位置（μｍ）を、縦軸は、ラマンシフト量（Δν）を示す。ラマンシフト量は、残留応力に比例するパラメータである。縦軸において、＋方向が圧縮応力であり、−方向が引張応力である。
【００７５】
ＳｉＣ層に、ｐ型不純物をイオン注入すると、注入領域のＳｉＣ層は非晶質化する。この後、注入したｐ型不純物の活性化アニールにより、ＳｉＣ層再結晶化が進む。その際、ｐ型のＳｉＣ層（ｐ＋）のパターンのエッジ部において応力が発生する。
【００７６】
この応力の加わり方には、結晶方位依存性がある。このため、＜１１−２０＞並行方向にスキャンした場合（図３０）方が、＜１１−２０＞垂直方向にスキャンした場合（図３１）より、エッジ部の応力が小さいことが分かる。即ち、図２９において、縦方向に延びるエッジより、横方向に延びるエッジの応力が大きくなる。よって、横方向に延びるエッジにおいて結晶欠陥が多くなる。
【００７７】
このため、本実施の形態においては、ｐ＋型の半導体領域ＰＲＧを、ＳｉＣ基板ＮＳの＜１１−２０＞方向に垂直な方向に、長辺を有する略矩形状とし、このような略矩形状のｐ＋型の半導体領域ＰＲＧを所定の間隔を開けて＜１１−２０＞方向に並べて配置することにより、活性化アニールによる結晶欠陥を大幅に減らすことができる。その結果、例えば、上記インバータの回生動作中に、ｐ型ボディ領域ＰＢとｎ−型の半導体層（ドリフト層）ＮＤとからなるボディダイオード（半導体素子）に、順方向電流を流しても、基底面転位の成長現象を抑制することができる。言い換えれば、ボディダイオードの通電劣化を防止することができる。これにより、長期的に安定したインバータ動作を保証することができる。
【００７８】
略矩形状のｐ＋型の半導体領域ＰＲＧの短辺の長さ（幅）としては、解像限界（例えば、０．５μｍ程度）以上であって、１００μｍ以下、より好ましくは５０μｍ以下、さらに好ましくは３０μｍ以下とすることができる。例えば、領域ＧＰＡに、略矩形状のパターン（ｐ＋型の半導体領域ＰＲＧ）を複数配置する場合、配置面積を、領域ＧＰＡの５０％程度とする場合、ライン幅／ラインスペース＝２０μｍ／２０μｍ程度で配置することが好ましい。
【００７９】
（実施の形態２）
本実施の形態では、上記実施の形態１の半導体装置（ＳｉＣパワー素子）を備えた電力変換装置について説明する。図３２は、本実施の形態の電力変換装置（インバータ）の回路図である。図３２に示すように、本実施の形態のインバータは、パワーモジュール４０２内に、スイッチング素子であるＳｉＣパワーＭＯＳＦＥＴ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）とも言う）４０４を複数有する。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間に、ＳｉＣパワーＭＯＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＯＳＦＥＴ４０４が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＯＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＯＳＦＥＴ４０４が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＯＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子（ＳｉＣパワーＭＯＳＦＥＴ４０４）が設けられている。
【００８０】
電源電圧Ｖｃｃは、端子４０５を介して、各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子４０９を介して、各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のソース電極に接続されている。また、負荷４０１は、端子４０６〜４０８のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のソース電極に接続され、端子４０６〜４０８のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のドレイン電極に接続されている。
【００８１】
また、個々のＳｉＣパワーＭＯＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＯＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータは、制御回路４０３でパワーモジュール４０２を構成するＳｉＣパワーＭＯＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【００８２】
ＳｉＣパワーＭＯＳＦＥＴ４０４には、上記実施の形態１において説明した半導体チップ（図１参照）に形成されたＭＯＳＦＥＴを用いている。図３２に示すように、電力変換装置は、実施の形態１において説明したＭＯＳＦＥＴとボディダイオード（内蔵ｐｎダイオード）とを有している。
【００８３】
即ち、ボディダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図３２に示す各単層において、ボディダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。このときのボディダイオードの機能について以下に説明する。
【００８４】
ボディダイオードは、負荷４０１がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷４０１にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、オンしているスイッチング素子であるＭＯＳＦＥＴとは逆方向に負荷電流が流れるモードがある。このとき、ＭＯＳＦＥＴ単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、ＭＯＳＦＥＴに逆並列にボディダイオードを接続する必要がある。
【００８５】
即ち、パワーモジュール４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＭＯＳＦＥＴをオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＭＯＳＦＥＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＭＯＳＦＥＴに逆方向にボディダイオードを接続する。つまり、ボディダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
【００８６】
ＭＯＳＦＥＴおよびダイオードによりパワーモジュール４０２を構成する場合に、ＭＯＳＦＥＴが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、ＭＯＳＦＥＴを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール４０２およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、ＭＯＳＦＥＴに接続するショットキーバリアダイオードなどを、当該ＭＯＳＦＥＴが形成された半導体チップに混載する場合にも、パワーモジュール４０２およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。
【００８７】
これに対し本実施の形態では、パワーモジュール４０２において、上記実施の形態１にて示したＭＯＳＦＥＴおよびボディダイオードを用いている。つまり、図２に示すＭＯＳＦＥＴおよびこれに逆並列に接続されたボディダイオードは、１個の半導体チップに設けられている。基底面転位を含む半導体チップではボディダイオードにｐｎ電流を流すと通電劣化が起こる問題があるが、上記実施の形態１において説明した半導体装置は、内蔵ダイオードおよび周縁領域にｐｎ電流を流した場合に、通電劣化を抑えることができる。これにより、パワーモジュール４０２を含むインバータからなる電力変換装置について、通電劣化を防ぎつつ、装置の小型化、軽量化および低コスト化を実現することができる。
【００８８】
また、電力変換装置は、３相モータシステムに用いることができる。図３２に示した負荷４０１は３相モータであり、インバータに、上記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
【００８９】
（実施の形態３）
上記実施の形態２で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図３３および図３４を用いて説明する。図３３は、本実施の形態の電気自動車の構成を示す概略図である。図３４は、本実施の形態の昇圧コンバータの回路図である。
【００９０】
図３３に示すように、本実施の形態の電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、上記実施の形態２において説明したインバータを用いる。
【００９１】
昇圧コンバータ５０８は図３４に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、上記実施の形態２で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、スイッチング素子をＳｉＣパワーＭＯＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置であるインバータ５０４および電力変換装置である昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により駆動輪（車輪）５０１ａ、５０１ｂを駆動する。
【００９２】
図３３の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
【００９３】
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、上記実施の形態２の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、上記実施の形態２の３相モータシステムを用いることができる。これにより、電気自動車のインバータ５０４および昇圧コンバータ５０８の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。
【００９４】
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【００９５】
（実施の形態４）
上記実施の形態２の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両について説明する。図３５は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
【００９６】
図３５に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。本実施の形態では、スイッチング素子をＳｉＣパワーＭＯＳＦＥＴ６０４として同期整流駆動させる。なお、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
【００９７】
本実施の形態によれば、コンバータ６０７に、上記実施の形態２の電力変換装置を用いることができる。つまり、電力変換装置から負荷６０１に電力を供給することで、鉄道車両の車輪ＷＨを駆動することができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、上記実施の形態２の３相モータシステムを用いることができる。これにより、鉄道車両のインバータ６０２、コンバータ６０７の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。
【００９８】
（実施の形態５）
本実施の形態においては、上記実施の形態１の応用例について説明する。
【００９９】
（応用例１）
実施の形態１の半導体装置（図１〜図３）においては、前述したように、ゲートパッド（ＧＰ）が配置される領域（図１中の破線で囲んだ領域）ＧＰＡの周囲は、セル領域となり、セル構造からなるＭＯＳＦＥＴが配置される（例えば、図２（Ｂ）参照）。即ち、ＭＯＳＦＥＴを構成する、ｎ＋型のソース領域ＳＲと、チャネル領域となるｐ型ボディ領域ＰＢと、チャネル領域上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥとが、ＧＰＡの周囲に配置される。そして、上記ｐ型ボディ領域ＰＢの内側に上記ｎ＋型のソース領域ＳＲが配置され、ｎ＋型のソース領域ＳＲの内側にｐ＋型の半導体領域ＰＲが配置されている（図１参照）。
【０１００】
本応用例においては、ゲートパッド（ＧＰ）が配置される領域ＧＰＡの周囲に配置される上記ｐ型ボディ領域ＰＢ、ｐ型ボディ領域ＰＢの内側のｎ＋型のソース領域ＳＲ、および、ｎ＋型のソース領域ＳＲの内側のｐ＋型の半導体領域ＰＲのうち、上記ｐ型ボディ領域ＰＢを、領域ＧＰＡのｐ型ボディ領域ＰＢと接するように配置し、かつ、ｎ＋型のソース領域ＳＲを省略する。図３６は、本実施の形態の応用例１の半導体装置の構成を示す平面図であり、図３７は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。図３７は、図３６のＤ−Ｄ断面部に対応する。
【０１０１】
図３６および図３７に示すように、本応用例においては、セル領域の略正方形のｐ型ボディ領域ＰＢが、領域ＧＰＡのｐ型ボディ領域ＰＢと接し、略正方形のｐ型ボディ領域ＰＢの内側には、ｐ＋型の半導体領域ＰＲのみが形成されている。そして、この、略正方形のｐ型ボディ領域ＰＢおよびその内側のｐ＋型の半導体領域ＰＲは、コンタクトホールＣ１Ｓ内のプラグを介してソース電極ＳＥと接続されている（図３７参照）。
【０１０２】
このように、領域ＧＰＡのｐ型ボディ領域ＰＢとソース電極ＳＥを、セル領域の略正方形のｐ型ボディ領域ＰＢを介して接続することで、領域ＧＰＡのｐ型ボディ領域ＰＢにソース電位を給電し易くなる。
【０１０３】
（応用例２）
上記応用例１においては、セル領域の略正方形のｐ型ボディ領域ＰＢを利用して、領域ＧＰＡのｐ型ボディ領域ＰＢへのソース電位のより良い給電を図ったが、領域ＧＰＡの左右において、ｐ型ボディ領域ＰＢをゲートパッド（ＧＰ）より一回り大きく形成し、かかる領域を利用してソース電位を給電してもよい。
【０１０４】
図３８および図３９は、本実施の形態の応用例２の半導体装置の構成を示す平面図であり、図４０は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。図４０は、図３９のＤ−Ｄ断面部に対応する。
【０１０５】
図３８〜図４０に示すように、本応用例においては、領域ＧＰＡの左右のｐ型ボディ領域ＰＢを、ゲートパッド（ＧＰ）より一回り大きく形成している。この領域を拡大領域ＰＢｗと言う。この拡大領域ＰＢｗ上には、ソース電極ＳＥが延在する（図４０参照）。よって、ＰＢｗは、ソース電極ＳＥと領域ＧＰＡの左右のｐ型ボディ領域ＰＢとの重なり領域を含む。つまり、領域ＧＰＡのｐ型ボディ領域ＰＢに拡大領域ＰＢｗを設け、この拡大領域ＰＢｗとソース電極ＳＥとをコンタクトホールＣ１Ｓ内のプラグを介して接続する。この拡大領域ＰＢｗにも、ｐ＋型の半導体領域ＰＲＧを設けることが好ましい。
【０１０６】
このように、領域ＧＰＡのｐ型ボディ領域ＰＢとソース電極ＳＥを、拡大領域ＰＢｗを介して接続することで、領域ＧＰＡの左右のｐ型ボディ領域ＰＢｗにソース電位を給電し易くなる。
【０１０７】
なお、本実施の形態の半導体装置においても、実施の形態２で説明した電力変換装置や実施の形態３で説明した自動車の３相モータシステムや実施の形態４で説明した鉄道車両のインバータまたはコンバータなどに適用可能である。
【０１０８】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１０９】
４０１  負荷
４０２  パワーモジュール
４０３  制御回路
４０４  パワーＭＯＳＦＥＴ
４０５〜４１１  端子
５０１ａ  駆動輪（車輪）
５０１ｂ  駆動輪（車輪）
５０２  駆動軸
５０３  ３相モータ
５０４  インバータ
５０５  バッテリ
５０６  電力ライン
５０７  電力ライン
５０８  昇圧コンバータ
５０９  リレー
５１０  電子制御ユニット
５１１  リアクトル
５１２  平滑用コンデンサ
５１３  インバータ
５１４  パワーＭＯＳＦＥＴ
６０１  負荷
６０２  インバータ
６０４  パワーＭＩＳＦＥＴ
６０７  コンバータ
６０８  キャパシタ
６０９  トランス
Ｃ１ＧＥ  コンタクトホール
Ｃ１ＧＲ  コンタクトホール
Ｃ１Ｓ  コンタクトホール
ＤＥ  ドレイン電極
ＧＤ１〜ＧＤ４  ＭＯＳＦＥＴ
ＧＥ  ゲート電極
ＧＦ  ゲートフィンガー
ＧＩ  ゲート絶縁膜
ＧＮＤ  接地電位
ＧＰ  ゲートバッド
ＧＰＡ  領域（ゲートパッドが配置される領域）
ＧＲａ  ｐ＋型の半導体領域
ＧＲｂ  ｐ＋型の半導体領域
ＩＬ１  絶縁膜（フィールド絶縁膜）
ＩＬ２  絶縁膜（層間絶縁膜）
ＮＤ  ｎ−型の半導体層
ＮＲ  ｎ＋型の半導体領域
ＮＳ  ＳｉＣ基板
ＯＡ１  開口部
ＯＷ  架線
ＰＢ  ｐ型ボディ領域
ＰＧ  パンタグラフ
ＰＲ  ｐ＋型の半導体領域
ＰＲＧ  ｐ＋型の半導体領域
ＲＴ  線路
ＳＥ  ソース電極
ＳＲ  ソース領域
ＴＭ  ｐ型の半導体領域
Ｖｃｃ  電源電圧
ＷＨ  車輪
【図１】
2018046127.tif 000003
【図２】
2018046127.tif 000004
【図３】
2018046127.tif 000005
【図４】
2018046127.tif 000006
【図５】
2018046127.tif 000007
【図６】
2018046127.tif 000008
【図７】
2018046127.tif 000009
【図８】
2018046127.tif 000010
【図９】
2018046127.tif 000011
【図１０】
2018046127.tif 000012
【図１１】
2018046127.tif 000013
【図１２】
2018046127.tif 000014
【図１３】
2018046127.tif 000015
【図１４】
2018046127.tif 000016
【図１５】
2018046127.tif 000017
【図１６】
2018046127.tif 000018
【図１７】
2018046127.tif 000019
【図１８】
2018046127.tif 000020
【図１９】
2018046127.tif 000021
【図２０】
2018046127.tif 000022
【図２１】
2018046127.tif 000023
【図２２】
2018046127.tif 000024
【図２３】
2018046127.tif 000025
【図２４】
2018046127.tif 000026
【図２５】
2018046127.tif 000027
【図２６】
2018046127.tif 000028
【図２７】
2018046127.tif 000029
【図２８】
2018046127.tif 000030
【図２９】
2018046127.tif 000031
【図３０】
2018046127.tif 000032
【図３１】
2018046127.tif 000033
【図３２】
2018046127.tif 000034
【図３３】
2018046127.tif 000035
【図３４】
2018046127.tif 000036
【図３５】
2018046127.tif 000037
【図３６】
2018046127.tif 000038
【図３７】
2018046127.tif 000039
【図３８】
2018046127.tif 000040
【図３９】
2018046127.tif 000041
【図４０】
2018046127.tif 000042