(57)【要約】【課題】放電回路に流れる電流によって負荷が破壊されることを抑制することができる半導体集積回路を提供する。【解決手段】本実施形態による半導体集積回路は、出力回路と、放電回路と、放電制御回路とを備えている。出力回路は、電源と負荷との間に設けられ、第１制御信号が第１論理のときに電源と前記負荷との間を電気的に接続し、第１制御信号が第２論理のときに電源と負荷との間を電気的に切断する。放電回路は、負荷と出力回路との間の第１ノードと基準電位源との間に設けられ、第２制御信号が第１論理のときに第１ノードと基準電位源との間を電気的に切断し、第２制御信号が第２論理のときに第１ノードと基準電位源との間を電気的に接続する。放電制御回路は、第１制御信号が第２論理になったときに第２制御信号を第２論理にし、第１制御信号が第２論理になってから所定時間経過後に、第２制御信号を第１論理にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源と負荷との間に設けられ、第１制御信号が第１論理のときに前記電源と前記負荷との間を電気的に接続し、前記第１制御信号が第２論理のときに前記電源と前記負荷との間を電気的に切断する出力回路と、
前記負荷と前記出力回路との間の第１ノードと基準電位源との間に設けられ、第２制御信号が前記第１論理のときに前記第１ノードと前記基準電位源との間を電気的に切断し、前記第２制御信号が前記第２論理のときに前記第１ノードと前記基準電位源との間を電気的に接続する放電回路と、
前記第１制御信号が前記第２論理になったときに前記第２制御信号を前記第２論理にし、前記第１制御信号が第２論理になってから所定時間経過後に、前記第２制御信号を前記第１論理にする放電制御回路とを備えた半導体集積回路。
【請求項２】
前記放電制御回路は、
前記第１制御信号を入力し、該第１制御信号に基づく信号を遅延させた遅延信号を生成する遅延回路と、
前記第１制御信号と前記遅延信号とを論理演算し、その演算結果を前記第２制御信号として出力する論理回路とを含む、請求項１に記載の半導体集積回路。
【請求項３】
前記遅延回路は、抵抗素子およびキャパシタ素子を含み、
前記論理回路は、前記第１制御信号および前記遅延信号の論理積を前記第２制御信号として出力する、請求項２に記載の半導体集積回路。
【請求項４】
前記遅延回路は、
前記第１制御信号が前記第２論理となったときにクロック信号を出力する発振器と、
前記クロック信号を分周して前記遅延信号を出力する分周回路と、を含む、請求項２に記載の半導体集積回路。
【請求項５】
前記遅延回路は、
前記遅延信号の論理に基づいて、前記発振器からの前記クロック信号を停止する停止信号を出力する停止回路をさらに含む、請求項４に記載の半導体集積回路。
【請求項６】
前記第１ノードと前記放電制御回路との間に接続され、前記第１ノードの電圧と参照電圧とを比較し、その比較結果を出力する比較部をさらに備え、
前記放電制御回路は、前記第１制御信号が第２論理になってから所定時間経過し、あるいは、前記比較結果の論理が反転したときに、前記第２制御信号を前記第１論理にする、請求項１から請求項５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記論理回路は、前記第１制御信号と、前記遅延信号と、前記比較結果とを論理演算し、その演算結果を前記第２制御信号として出力する、請求項６に記載の半導体集積回路。
【請求項８】
前記出力回路、前記放電回路および前記放電制御回路は、１つの半導体チップとして構成されている、請求項１から請求項７のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
ＬＤＯ（low Drop Out）やロードスイッチ等の電源レギュレータや電源スイッチは、電気機器等の負荷に電力を供給する電源回路として用いられる。これらの電源回路は、負荷への電力供給を停止した際に負荷に残留する電荷を放電するために放電回路を有する。従来の放電回路は、一旦、放電状態になると、放電が完了した後であっても放電状態を継続する。このため、放電回路を介して負荷とグランドとの間に意図せぬ大きな電流（以下、貫通電流ともいう）が流れ、負荷が破壊されるおそれがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１３０７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
放電回路に流れる電流によって負荷が破壊されることを抑制することができる半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体集積回路は、出力回路と、放電回路と、放電制御回路とを備えている。出力回路は、電源と負荷との間に設けられ、第１制御信号が第１論理のときに電源と前記負荷との間を電気的に接続し、第１制御信号が第２論理のときに電源と負荷との間を電気的に切断する。放電回路は、負荷と出力回路との間の第１ノードと基準電位源との間に設けられ、第２制御信号が第１論理のときに第１ノードと基準電位源との間を電気的に切断し、第２制御信号が第２論理のときに第１ノードと基準電位源との間を電気的に接続する。放電制御回路は、第１制御信号が第２論理になったときに第２制御信号を第２論理にし、第１制御信号が第２論理になってから所定時間経過後に、第２制御信号を第１論理にする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による電源回路の構成の一例を示すブロック図。
【図２】第１実施形態による電源回路１の動作の一例を示すグラフ。
【図３】第２実施形態による放電制御回路の構成の一例を示すブロック図。
【図４】第２実施形態による電源回路１の動作の一例を示すグラフ。
【図５】第３実施形態による放電制御回路の構成の一例を示すブロック図。
【図６】第３実施形態による電源回路１の動作の一例を示すグラフ。
【図７】第４実施形態による放電制御回路の構成の一例を示すブロック図。
【図８】第５実施形態による放電制御回路の構成の一例を示すブロック図。
【図９】第５実施形態による電源回路１の動作の一例を示すグラフ。
【図１０】第６実施形態による放電制御回路の構成の一例を示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態による電源回路の構成の一例を示すブロック図である。電源回路１は、第１制御信号ＣＮＴに従って電源Ｖｄからの電力を負荷４０に供給し、あるいは、電力の供給を停止する半導体集積回路である。電源回路１は、出力回路１０と、放電回路２０と、放電制御回路３０とを備えている。尚、電源回路１は、１つの半導体チップとして構成されることが好ましいが、複数の半導体チップで構成されたモジュールであってもよい。
【０００９】
出力回路１０は、電源Ｖｄと負荷４０との間に設けられており、電源Ｖｄと負荷４０との間をスイッチングする。例えば、出力回路１０は、第１制御信号ＣＮＴが第１論理としての論理ロウのときに電源Ｖｄと負荷４０との間を電気的に接続する。これにより、出力回路１０は、電源Ｖｄからの電力を出力電圧Ｖｏｕｔとして負荷４０に供給する。一方、第１制御信号が第２論理としての論理ハイのときに、出力回路１０は、電源Ｖｄと負荷４０との間を電気的に切断する。これにより、出力回路１０は、電源Ｖｄから負荷４０への電力供給を停止する。出力回路１０の内部構成は、電源Ｖｄの電力供給をスイッチング可能であれば特に限定しない。尚、本実施形態において、第１および第２論理は、それぞれ論理ロウおよび論理ハイとして説明するが、いずれか一方が論理ハイであり、他方が論理ロウであればよく、互いに入れ替えてもよい。
【００１０】
放電回路２０は、負荷４０と出力回路１０との間の第１ノードＮ１と基準電位源としてのグランドＧＮＤとの間に接続されている。放電回路２０の内部構成は、特に限定しないが、例えば、Ｎ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタ等で構成されている。放電回路２０は、第２制御信号としての制御信号ｓ３が第１論理としての論理ロウのときに第１ノードＮ１とグランドＧＮＤとの間を電気的に切断する。このとき、出力回路１０は、オン状態となり、電源Ｖｄからの電力を負荷４０に供給することができる。一方、制御信号ｓ３が第２論理としての論理ハイのときに、放電回路２０は、第１ノードＮ１とグランドＧＮＤとの間を電気的に接続する。これにより、放電回路２０は、負荷４０に残留する電荷を放電する。従って、このとき、出力回路１０は、オフ状態となり、電源Ｖｄからの電力を負荷４０に供給しない。
【００１１】
放電制御回路３０は、放電回路２０に接続されており、放電回路２０を制御するために制御信号ｓ３を出力する。例えば、放電制御回路３０は、放電回路２０のゲート電極に接続されており、制御信号ｓ３をゲート電極に出力する。放電制御回路３０は、第１制御信号ＣＮＴから第２制御信号ｓ３を生成するために、遅延回路３１と、論理回路３２とを含む。
【００１２】
遅延回路３１は、インバータ回路ＩＮＶ１と、抵抗素子Ｒ１と、キャパシタ素子Ｃ１とを備えている。インバータ回路ＩＮＶ１および抵抗素子Ｒ１は、制御信号ＣＮＴを入力する入力ノードＮ２と論理回路３２の入力端子Ｉｂ１との間に直列に接続されている。キャパシタ素子Ｃ１は、論理回路３２の入力端子Ｉｂ１とグランドＧＮＤとの間に接続されている。インバータ回路ＩＮＶ１は、制御信号ＣＮＴを反転させて信号ｓ１として出力する。抵抗素子Ｒ１およびキャパシタ素子Ｃ１は、ＲＣ遅延回路を構成し、インバータ回路ＩＮＶ１からの信号ｓ１を所定時間だけ遅延させた遅延信号ｓ２として出力する。即ち、遅延回路３１は、制御信号ＣＮＴを入力し、制御信号ＣＮＴに基づいた信号ｓ１を制御信号ＣＮＴよりも所定時間だけ遅延させて遅延信号ｓ２を生成する。制御信号ＣＮＴに対する遅延信号ｓ２の遅延時間は、抵抗素子Ｒ１およびキャパシタ素子Ｃ１のＲＣ時定数によって決定される。遅延回路３１は、遅延信号ｓ２を論理回路３２の入力端子Ｉｂ１へ出力する。
【００１３】
論理回路３２は、例えば、論理積演算を行うＡＮＤゲートである。論理回路３２の一方の入力端子Ｉａ１は制御信号ＣＮＴをそのまま入力し、他方の入力端子Ｉｂ１は放電制御回路３０からの遅延信号ｓ２を入力する。論理回路３２は、制御信号ＣＮＴと遅延信号ｓ２とを論理演算し、その演算結果を制御信号ｓ３として出力する。例えば、論理回路３２は、制御信号ＣＮＴと遅延信号ｓ２との論理積を制御信号ｓ３として出力する。制御信号ｓ３は、放電回路２０のスイッチング制御（即ち、オン／オフ制御）を行う。
【００１４】
制御信号ＣＮＴが論理ロウのとき、論理回路３２は、制御信号ｓ３を論理ロウとする。従って、出力回路１０が負荷４０へ電力供給しているときには、放電制御回路３０は、放電回路２０をオフ状態にし、負荷４０をグランドＧＮＤから電気的に切断している。即ち、放電回路２０は放電を停止している。
【００１５】
制御信号ＣＮＴが反転した場合、制御信号ＣＮＴの論理は、遅延回路３１によって遅延して遅延信号ｓ２に伝達される。従って、制御信号ＣＮＴが論理ハイになった直後、遅延信号ｓ２は、論理ハイを維持している。これにより、論理回路３２は、制御信号ｓ３を論理ハイにする。制御信号ｓ３を論理ハイにすると、放電制御回路３０は、放電回路２０をオン状態にし、負荷４０をグランドＧＮＤに電気的に接続する（短絡する）。即ち、出力回路１０が負荷４０への電力供給を停止した直後、放電回路２０は放電動作を実行する。
【００１６】
制御信号ＣＮＴが論理ハイになった後、遅延時間が経過すると、制御信号ＣＮＴの論理が遅延回路３１を介して遅延信号ｓ２に伝達される。従って、制御信号ＣＮＴが論理ハイになってから遅延時間経過後に、遅延回路３１は、遅延信号ｓ２を論理ロウに反転させる。これにより、論理回路３２は、制御信号ｓ３を論理ロウに戻す。制御信号ｓ３を論理ロウにすると、放電制御回路３０は、放電回路２０をオフ状態にし、負荷４０をグランドＧＮＤから電気的に切断する（開放する）。即ち、出力回路１０が負荷４０への電力供給を停止した後、遅延時間が経過すると、放電制御回路３０は、放電回路２０をオフ状態に戻し、放電動作を停止する。
【００１７】
このように、電源回路１は、出力回路１０が負荷４０への電力供給を停止してから遅延時間の間、負荷４０を放電し、その後、負荷４０の放電を停止する。これにより、電源回路１は、設定された遅延時間だけ負荷４０を放電し、その後、負荷４０の放電を停止する。これにより、電源回路１は、負荷４０の放電を過剰に長く持続させず、放電回路２０に流れる電流による負荷４０の破壊を抑制することができる。
【００１８】
次に、本実施形態による電源回路１の動作を説明する。
【００１９】
図２（Ａ）〜図２（Ｄ）は、第１実施形態による電源回路１の動作の一例を示すグラフである。図２（Ａ）〜図２（Ｄ）は、それぞれ、制御信号ＣＮＴ、信号ｓ１、遅延信号ｓ２、第２制御信号ｓ３の動作を示す。縦軸は各信号ＣＮＴ、ｓ１〜ｓ３の論理値（即ち、電圧レベル）を示し、横軸は時間を示す。
【００２０】
まず、ｔ１以前において、制御信号ＣＮＴが論理ロウであり、出力回路１０が電源Ｖｄの電力を負荷４０へ供給している。このとき、信号ｓ１、ｓ２は、論理ハイとなるが、制御信号ＣＮＴが論理ロウであるので、論理回路３２は、制御信号ｓ３として論理ロウを出力する。従って、放電回路２０は、オフ状態となっており、負荷４０をグランドＧＮＤから電気的に切断している。
【００２１】
ｔ１において、制御信号ＣＮＴが論理ハイになったとき、出力回路１０は、オフ状態となり、電源Ｖｄから負荷４０への電力供給を停止する。一方、遅延信号ｓ２は、制御信号ＣＮＴに対して遅延して反転するので、ｔ１〜ｔ２において、制御信号ＣＮＴおよび遅延信号ｓ２がともに論理ハイとなる。従って、放電制御回路３０は、制御信号ｓ３を論理ハイにして放電回路２０による放電動作を開始する。
【００２２】
ここで、制御信号ＣＮＴが論理ハイになった直後において、遅延信号ｓ２は、遅延回路３１によって論理ハイから論理ロウへアナログ的に次第に低下していく。ｔ２において、信号ｓ２の電圧レベルが閾値を下回ったときに、信号ｓ２は、論理ロウと判断される。従って、制御信号ＣＮＴが論理ハイになった時点ｔ１では、論理回路３２は、制御信号ｓ３を論理ハイにし、その後、ｔ１〜ｔ２の期間、論理回路３２は、制御信号ｓ３を論理ハイに維持する。ｔ２において遅延信号ｓ２が論理ロウの状態になったときに論理回路３２は制御信号ｓ３を論理ロウへ再度反転させる。
【００２３】
このように、放電制御回路３０は、制御信号ＣＮＴが論理ハイになったときに制御信号ｓ３を論理ハイにし、その後、制御信号ＣＮＴが論理ハイになってから所定時間経過後に、ｔ２において制御信号ｓ３を論理ロウに戻す。これにより、出力回路１０が電源Ｖｄの電力供給を停止した後、放電回路２０は、所定時間ｔ１〜ｔ２において、負荷４０をグランドＧＮＤに電気的に接続し、負荷４０から電荷を放電する。ｔ２において、放電回路２０は、負荷４０をグランドＧＮＤから電気的に切断する。
【００２４】
ｔ３において、制御信号ＣＮＴが、再度、論理ロウになると、出力回路１０は、電源Ｖｄの電力を負荷４０へ再度供給開始する。ｔ４において、信号ｓ１が論理ハイになり、ｔ５以降、信号ｓ２も次第に論理ハイになる。論理回路３２は、制御信号ｓ３として論理ロウを維持する。従って、放電回路２０は、負荷４０をグランドＧＮＤから電気的に切断した状態を維持する。
【００２５】
図示しないが、その後、制御信号ＣＮＴが論理ハイになり、出力回路１０が電源Ｖｄの電力供給を停止したときの動作は、ｔ１〜ｔ２の動作と同様となる。
【００２６】
このように、本実施形態によれば、制御信号ＣＮＴが論理ハイになり電力供給を停止したときに（例えば、ｔ１）、放電制御回路３０が制御信号ｓ３を第２論理（例えば、論理ハイ）にして負荷４０の放電を開始する。その後、制御信号ＣＮＴが第２論理になってから所定時間経過後に（例えば、ｔ２において）、放電制御回路３０が制御信号ｓ３を第１論理（例えば、論理ロウ）にして負荷４０の放電を停止する。放電時間（例えば、ｔ１〜ｔ２）は、遅延回路３１のＲＣ時定数の設定によって任意に変更可能である。従って、放電時間は、負荷４０に帯電した電荷を放電するのに充分な時間に設定すればよい。
【００２７】
もし、放電制御回路３０が設けられていない場合、ｔ２〜ｔ３においても、放電回路２０は、負荷４０の放電を持続させる。従って、放電回路２０を介して負荷４０からグランドＧＮＤへ意図しない貫通電流が流れるおそれがある。この貫通電流は、負荷４０を破壊させるおそれがある。さらに、負荷４０は、他の半導体集積回路の電源にも接続されている場合がある。このような場合、放電回路２０が負荷４０とグランドＧＮＤとを短絡していると、他の半導体集積回路の電源がグランドＧＮＤに短絡することになる。このような場合、大きな貫通電流が負荷４０や他の半導体集積回路にも流れ、それらの負荷４０や半導体集積回路を破壊させる可能性がある。
【００２８】
これに対し、電源回路１は、設定された放電時間だけ負荷４０をグランドＧＮＤに短絡させ放電し、その後、負荷４０の放電を停止する。従って、電源回路１は、負荷４０の放電を過剰に長く持続させず、放電回路２０に流れる電流による負荷４０の破壊を抑制することができる。さらに、電源回路１は、負荷４０に接続される他の半導体集積回路の破壊も抑制することができる。
【００２９】
また、本実施形態による放電制御回路３０は、ロジック回路で構成されている。従って、放電制御回路３０は、出力回路１０および放電回路２０とともに１つの半導体チップ上に形成することが容易である。また、放電制御回路３０は、ロジック回路で構成されており、アナログ回路で構成された同様の機能を有する回路よりも待機時における消費電流を低く抑えることができる。例えば、図２のｔ５以降において、出力回路１０が動作を開始すると、放電制御回路３０は、待機状態となる。このとき、放電制御回路３０で消費される電流は比較的小さい。また、放電制御回路３０は、ロジック回路で構成されており、アナログ回路よりも小型化に優れる。
【００３０】
さらに、本実施形態による放電制御回路３０は、制御信号ＣＮＴを用いて制御信号ｓ３を生成し、放電回路２０を制御している。従って、放電制御回路３０は、電源Ｖｄの電圧や第１ノードＮ１の出力電圧Ｖｏｕｔに依存することなく、制御信号ＣＮＴに基づいて放電回路２０を制御することができる。即ち、放電時間は、電源Ｖｄの電圧や第１ノードＮ１の出力電圧Ｖｏｕｔのようなアナログ値に依存することなく、制御信号ＣＮＴの論理値に基づいてロジック的に決定することができる。その結果、放電時間の設定が容易になる。
【００３１】
（第２実施形態）
図３は、第２実施形態による放電制御回路の構成の一例を示すブロック図である。第２実施形態の放電制御回路以外の構成は、第１実施形態の対応する構成と同様でよい。
【００３２】
放電制御回路３５は、図１の放電制御回路３０と同様に、入力ノードＮ２と放電回路２０のゲート電極との間に接続されている。放電制御回路３５は、発振器３００と、分周回路３１０と、停止回路３２０と、論理回路３２と、論理回路３３０と、インバータ回路ＩＮＶ２とを備えている。論理回路３２は、第１実施形態のそれと同様でよい。
【００３３】
発振器３００は、制御信号ＣＮＴが第２論理としての論理ハイになったときにクロック信号ｃｌｋを出力開始する。クロック信号ｃｌｋは、一定周期のパルス信号である。一方、発振器３００は、イネーブル端子ＥＮｂで停止信号ｅｎｂを受け取り、停止信号ｅｎｂが論理ハイになったときにクロック信号ｃｌｋの出力を停止する。
【００３４】
分周回路３１０は、発振器３００と論理回路３２の入力端子Ｉｂとの間に直列に接続されたｎ個（ｎは自然数）のトグルフリップフロップ回路ＴＦＦ１〜ＴＦＦｎを含む。トグルフリップフロップ回路ＴＦＦ１〜ＴＦＦｎ（以下、単に、ＴＦＦ１〜ＴＦＦｎともいう）は、それぞれの入力信号の周波数を分周して出力する。即ち、ＴＦＦ１〜ＴＦＦｎは、それぞれの入力信号の周期を逓倍して出力する。
【００３５】
例えば、ＴＦＦ１は、発振器３００からクロック信号ｃｌｋを入力すると、クロック信号ｃｌｋが論理ロウから論理ハイへ立ち上がるごとに出力信号Ｑ１の論理を反転させる。これにより、出力信号Ｑ１の周期は、クロック信号ｃｌｋの２倍になる。即ち、出力信号Ｑ１の周波数は、クロック信号ｃｌｋの周波数の２分の１になる。同様に、ＴＦＦ２は、ＴＦＦ１から出力信号Ｑ１を入力すると、出力信号Ｑ１が論理ロウから論理ハイへ立ち上がるごとに出力信号Ｑ２の論理を反転させる。これにより、出力信号Ｑ２の周期は、ＴＦＦ１からの出力信号Ｑ１の２倍になる。即ち、出力信号Ｑ２の周波数は、出力信号Ｑ１の周波数の２分の１になり、クロック信号ｃｌｋの周波数の４分の１になる。ＴＦＦｎは、ＴＦＦｎ−１から出力信号Ｑｎ−１を入力すると、出力信号Ｑｎ−１が論理ロウから論理ハイへ立ち上がるときに出力信号Ｑｎの論理を反転させる。これにより、出力信号Ｑｎの周期は、ＴＦＦｎ−１からの出力信号Ｑｎ−１の２倍になる。即ち、出力信号Ｑｎの周波数は、出力信号Ｑｎ−１の周波数の２分の１になり、クロック信号ｃｌｋの周波数の２ｎ分の１になる。
【００３６】
このように、ＴＦＦ１〜ＴＦＦｎは、それぞれの入力信号の周波数を２分の１にして出力する。これにより、分周回路３１０は、クロック信号ｃｌｋの周波数を２ｎ分の１に分周して出力信号Ｑｎを出力する。制御信号ＣＮＴが論理ロウになってから出力信号Ｑｎが最初に論理ハイから論理ロウへ反転されるまでの期間は、制御信号ＣＮＴが論理ロウになってから所定時間経過後になる。この期間、制御信号ＣＮＴおよび遅延信号ｓ２がともに論理ハイとなる。従って、制御信号ＣＮＴが論理ハイになってから出力信号Ｑｎの論理が最初に反転するまでの期間が遅延時間となる。論理回路３２は、この遅延時間の間、制御信号ｓ３を論理ハイにして、放電回路２０をオン状態にする。これにより、放電動作が実行される。制御信号ＣＮＴが論理ハイになってから遅延時間が経過すると、論理回路３２は、制御信号ｓ３を論理ロウに戻し、放電回路２０をオフ状態にする。これにより、放電動作が停止する。このように、発振器３００および分周回路３１０は、制御信号ＣＮＴを遅延させる遅延回路として機能する。遅延時間は、ＴＦＦ１〜ＴＦＦｎの段数ｎを変更することによって制御可能である。
【００３７】
停止回路３２０は、遅延信号としての出力信号Ｑｎの論理に基づいて、発振器３００からのクロック信号ｃｌｋを停止する停止信号ｅｎｂを出力する。停止回路３２０は、例えば、Ｄ型フリップフロップ回路であり、出力信号Ｑｎの反転信号Ｑｂｎを入力し、反転信号Ｑｂｎが論理ハイになったときに、電源Ｖｄを用いて停止信号ｅｎｂを論理ハイに立ち上げる。発振器３００は、停止回路３２０から停止信号ｅｎｂのフィードバックを受け、停止信号ｅｎｂが論理ハイになったときにクロック信号ｃｌｋの出力を停止する。即ち、出力信号Ｑｎが論理ロウになったときに、停止回路３２０は、発振器３００の動作を停止し、放電回路２０の放電動作を停止させる。
【００３８】
論理回路３３０は、例えば、論理積演算を行うＡＮＤゲートである。論理回路３３０の一方の入力端子Ｉａ２は、入力ノードＮ２に接続されており、制御信号ＣＮＴを入力する。論理回路３３０の他方の入力端子Ｉｂ２は、ＰＯＲ（Power-On-Reset）回路に接続されている。ＰＯＲ回路は、電源回路１の電源投入時に論理ハイに立ち上がる信号であり、電源回路１の起動中において論理ハイを維持している。従って、論理回路３３０は、電源回路１の起動中において、制御信号ＣＮＴの論理に従った信号を出力する。例えば、論理回路３３０は、制御信号ＣＮＴが論理ハイになったときに論理ハイを出力し、制御信号ＣＮＴが論理ロウになったときに論理ロウを出力する。論理回路３３０の出力は、インバータ回路ＩＮＶ２を介してＴＦＦ１〜ＴＦＦｎのセット端子ＳＥＴに接続され、かつ、停止回路３２０のクリア端子ＣＬＲｂに接続されている。セット信号ｓｅｔが論理ハイに活性化されている場合、ＴＦＦ１〜ＴＦＦｎがセット状態となる。セット状態では、ＴＦＦ１〜ＴＦＦｎは、全て第２論理としての論理ハイをＱ１〜Ｑｎとして出力する。また、停止回路３２０のクリア端子ＣＬＲｂへの信号を論理ロウに活性化すると、停止回路３２０は、停止信号ｅｎｂを電源Ｖｄから開放し、停止信号ｅｎｂを論理ロウにする。尚、セット信号ｓｅｔの活性化とは、ＴＦＦ１〜ＴＦＦｎをセットした状態にするようにセット信号の論理を設定することである。セット信号ｓｅｔの不活性化とは、ＴＦＦ１〜ＴＦＦｎのセット状態を解除にするようにセット信号の論理を設定することである。クリア端子ＣＬＲｂへの信号の活性化とは、停止回路３２０を初期状態にリセットするように信号の論理を設定することである。クリア端子ＣＬＲｂへの信号の不活性化とは、停止回路３２０の初期状態を解除するように信号の論理を設定することである。
【００３９】
制御信号ＣＮＴが第１論理としての論理ロウであり、放電回路２０が放電動作を停止している場合、発振器３００は、動作せず、クロック信号ｃｌｋを出力しない。また、論理回路３３０は、論理ロウを出力する。これにより、セット信号ｓｅｔが論理ハイとなり、ＴＥＥ１〜ＴＥＥｎがセット状態となる。尚、論理回路３２の入力端子Ｉｂ１に入力される出力信号Ｑｎが論理ハイとなるが、入力端子Ｉａ１に入力される制御信号ＣＮＴは論理ロウなので、論理回路３２は、制御信号ｓ３を論理ロウに維持し、放電動作を実行しない。
【００４０】
制御信号ＣＮＴが論理ハイになった直後、発振器３００が起動し、クロック信号ｃｌｋを出力する。また、論理回路３３０は、論理ハイを出力するので、ＴＦＦ１〜ＴＦＦｎのセット状態が解除される。従って、ＴＦＦ１〜ＴＦＦｎは、クロック信号を受けて、クロック信号を分周する。分周回路３１０の最後の出力信号Ｑｎが論理ハイから論理ロウへ反転するまでの遅延時間の間、論理回路３２は、制御信号ｓ３として論理ハイを出力する。これにより、出力回路１０が負荷４０への電力供給を停止した直後、放電制御回路３０は、放電回路２０をオン状態にし、放電を行う。
【００４１】
制御信号ＣＮＴが論理ハイになってから遅延時間の経過後、出力信号Ｑｎが論理ハイから論理ロウに初めて反転すると、論理回路３２は、制御信号ｓ３を論理ロウにする。これにより、放電制御回路３０は、放電回路２０をオフ状態にし、放電を終了する。それとともに、出力信号Ｑｎの反転信号Ｑｂｎが論理ロウから論理ハイに反転すると、停止回路３２０が停止信号ｅｎｂを論理ハイに活性化して発振器３００の動作を停止させる。これにより、クロック信号ｃｌｋの出力が停止され、ＴＦＦ１〜ＴＦＦｎの動作も停止する。尚、停止信号ｅｎｂは、論理ハイに活性化されたときに発振器３００を停止させ、論理ロウに不活性化されたときに発振器３００の停止状態を解除するものとする。
【００４２】
その後、電力供給のために制御信号ＣＮＴが論理ロウになると、セット信号ｓｅｔが論理ハイに活性化され、ＴＦＦ１〜ＴＦＦｎが再度セット状態になる。
【００４３】
このように、第２実施形態による電源回路１も、出力回路１０が負荷４０への電力供給を停止してから遅延時間の経過まで負荷４０を放電し、その後、負荷４０の放電を停止する。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。また、第２実施形態では、出力信号Ｑｎが論理ロウになったときに、停止回路３２０は、発振器３００の動作を停止し、放電回路２０の放電動作を停止させる。従って、放電動作を行っていない場合、放電制御回路３０の消費電流は、ほぼゼロに抑制することができる。
【００４４】
次に、第２実施形態による電源回路１の動作を説明する。
【００４５】
図４（Ａ）〜図４（Ｊ）は、第２実施形態による電源回路１の動作の一例を示すグラフである。図４（Ａ）〜図４（Ｊ）は、それぞれ、制御信号ＣＮＴ、ＰＯＲ信号、セット信号ｓｅｔ、クロック信号ｃｌｋ、出力信号Ｑ１、Ｑ２、Ｑｎ、反転信号Ｑｂｎ、停止信号ｅｎｂ、制御信号ｓ３の動作を示す。尚、出力信号Ｑ３〜Ｑｎ−１のグラフの図示は省略している。
【００４６】
まず、電源回路１を起動すると、ＰＯＲ回路からのＰＯＲ信号が論理ハイに立ち上がる。その後、ｔ１１以前において、例えば、制御信号ＣＮＴが論理ロウになり、出力回路１０が電源Ｖｄの電力を負荷４０へ供給する。このとき、セット信号ｓｅｔは、論理ハイとなっており、ＴＦＦ１〜ＴＦＦｎは、セット状態となっている。よって、出力信号Ｑ１〜Ｑｎは論理ハイにセットされている。このとき、反転信号Ｑｂｎは論理ロウであるので、停止信号ｅｎｂは論理ロウに不活性状態となっている。また、制御信号ＣＮＴが論理ロウであるので、論理回路３２は、制御信号ｓ３として論理ロウを出力している。従って、放電回路２０は、オフ状態となっており、負荷４０をグランドＧＮＤから電気的に切断している。
【００４７】
ｔ１１において、制御信号ＣＮＴが論理ハイになると、出力回路１０は、電源Ｖｄの電力供給を停止する。一方、放電制御回路３５は、制御信号ｓ３を論理ハイにして放電回路２０による放電動作を開始する。ここで、制御信号ＣＮＴが論理ハイになった直後において、出力信号Ｑｎは、上述の通り、論理ハイを維持している。従って、論理回路３２は、制御信号ｓ３を論理ハイにし、放電動作を開始する。また、制御信号ＣＮＴが論理ハイになると、発振器３００がクロック信号ｃｌｋを出力開始する。さらにセット信号ｓｅｔが論理ロウになることによって、分周回路３１０が動作可能となる。これにより、分周回路３１０は、クロック信号ｃｌｋの周波数の分周動作を開始する。
【００４８】
分周回路３１０が分周動作を実行し、ｔ１２において、出力信号Ｑｎが最初に論理ハイから論理ロウへ反転したときに、論理回路３２は、制御信号ｓ３を論理ロウへ立ち下げ、放電回路２０の放電動作を停止させる。このとき、反転信号Ｑｂｎは、論理ロウから論理ハイへ立ち上がり、停止回路３２０が停止信号ｅｎｂを論理ハイにする。これにより、ｔ１２以降、発振器３００は、クロック信号ｃｌｋの出力を停止する。
【００４９】
このように、放電制御回路３０は、ｔ１１において制御信号ＣＮＴが論理ハイになったときに制御信号ｓ３を論理ハイにし、その後、制御信号ＣＮＴが論理ハイになってから所定時間（遅延時間）経過後に、ｔ１２において制御信号ｓ３を論理ロウに戻す。これにより、出力回路１０が電源Ｖｄの電力供給を停止した後、放電回路２０は、所定時間ｔ１１〜ｔ１２において、負荷４０をグランドＧＮＤに電気的に接続し、負荷４０から電荷を放電する。ｔ１２において、放電回路２０は、負荷４０をグランドＧＮＤから電気的に切断（開放）し、負荷４０からグランドＧＮＤへの貫通電流を抑制する。
【００５０】
ｔ１３において、制御信号ＣＮＴが論理ロウになると、出力回路１０が電源Ｖｄの電力を負荷４０へ再度供給開始する。このとき、セット信号ｓｅｔが論理ハイになり、ＴＦＦ１〜ＴＦＦｎの出力信号Ｑ１〜Ｑｎを論理ハイにセットする。また、反転信号Ｑｂｎが論理ロウになるので、停止信号ｅｎｂが論理ロウに戻る。
【００５１】
その後、ｔ１４において、制御信号ＣＮＴが論理ハイになり、出力回路１０が電源Ｖｄの電力供給を停止したときの動作は、ｔ１１〜ｔ１２の動作と同様である。
【００５２】
このように、第２実施形態によれば、制御信号ＣＮＴが論理ハイになり電力供給を停止したときに（例えば、ｔ１１）、放電制御回路３０が制御信号ｓ３を論理ハイにして負荷４０の放電を開始する。その後、制御信号ＣＮＴが論理ハイになってから所定時間経過後に（例えば、ｔ１２）、放電制御回路３０が制御信号ｓ３を論理ロウにして負荷４０の放電を停止する。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。また、第２実施形態では、出力信号Ｑｎが論理ロウになったときに、停止回路３２０は、発振器３００の動作を停止し、放電回路２０の放電動作を停止させる。従って、放電動作を行っていない期間において、放電制御回路３０の消費電流は、ほぼゼロに抑制することができる。尚、放電時間（例えば、ｔ１１〜ｔ１２）は、ＴＦＦ１〜ＴＦＦｎの段数ｎによって任意に変更可能である。従って、放電時間は、負荷４０に帯電した電荷を放電するのに充分な時間に設定することができる。
【００５３】
（第３実施形態）
図５は、第３実施形態による放電制御回路の構成の一例を示すブロック図である。第３実施形態による放電制御回路３０は、比較部として比較回路５０をさらに備えている。比較回路５０は、第１ノードＮ１と放電制御回路３０との間に接続されている。比較回路５０の入力端子Ｉａ３は、第１ノードＮ１に接続されており、入力端子Ｉｂ３は電圧源６０に接続されている。電圧源６０は、参照電圧Ｖｒｅｆを生成し、入力端子Ｉｂ３に参照電圧Ｖｒｅｆを印加する。
【００５４】
比較回路５０は、第１ノードＮ１の出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとを比較し、その比較結果ｃｍｐを出力する。例えば、出力回路１０が電力を負荷４０へ供給しているときには、第１ノードＮ１の出力電圧Ｖｏｕｔは参照電圧Ｖｒｅｆよりも充分に高い。従って、比較回路５０は、比較結果ｃｍｐとして論理ハイを出力する。一方、出力回路１０が電力の供給を停止し、放電回路２０が負荷４０の電荷を放電しているときには、第１ノードＮ１の出力電圧Ｖｏｕｔが次第に低下し、いずれ参照電圧Ｖｒｅｆを下回る。このときに、比較回路５０は、比較結果ｃｍｐを論理ハイから論理ロウへ反転させる。
【００５５】
比較回路５０の出力端子は、論理回路３２の１つの入力端子Ｉｃ１に接続されている。論理回路３２は、３つの入力端子Ｉａ１、Ｉｂ１、Ｉｃ１を有し、入力端子Ｉａ１、Ｉｂ１、Ｉｃ１においてそれぞれ第１制御信号ＣＮＴ、遅延信号ｓ２および比較結果ｃｍｐを入力する。論理回路３２は、第１制御信号ＣＮＴ、遅延信号ｓ２および比較結果ｃｍｐの論理積演算を実行する。論理回路３２は、その演算結果を第２制御信号ｓ３として出力する。従って、第１制御信号ＣＮＴが論理ハイになって放電動作が開始されてから遅延信号ｓ２が論理ロウになるか、あるいは、比較結果ｃｍｐが論理ロウになるまで、放電制御回路３０は、第２制御信号ｓ３を論理ハイにして放電動作を実行する。遅延信号ｓ２および比較結果ｃｍｐのいずれか一方が論理ロウになると、放電制御回路３０は、第２制御信号ｓ３を論理ロウにして放電動作を停止する。
【００５６】
例えば、放電動作中において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い状態であっても、遅延時間が経過して遅延信号ｓ２が論理ロウになれば、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。また、放電動作中において、遅延時間が経過していなくても、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回って比較結果ｃｍｐが論理ロウになると、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。このように、第３実施形態は、放電回路２０の放電動作の終期を、遅延回路３１の遅延時間および出力電圧Ｖｏｕｔの電圧レベルの両方を用いて決定する。換言すると、遅延回路３１および比較回路５０がともに遅延回路として機能すると言ってもよい。
【００５７】
第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００５８】
図６（Ａ）〜図６（Ｆ）は、第３実施形態による電源回路１の動作の一例を示すグラフである。図６（Ａ）〜図６（Ｄ）は、それぞれ、図２（Ａ）〜図２（Ｄ）に対応する。従って、図６（Ａ）〜図６（Ｄ）の詳細な説明は省略する。図６（Ｅ）は、出力電圧Ｖｏｕｔの動作を示し、図６（Ｆ）は、比較結果ｃｍｐの動作を示す。
【００５９】
まず、ｔ１以前において、制御信号ＣＮＴが論理ロウであり、出力回路１０が電源Ｖｄの電力を負荷４０へ供給している。このとき、出力電圧Ｖｏｕｔは、高レベル電圧となっている。信号ｓ２および比較結果ｃｍｐは、論理ハイを出力している。しかし、制御信号ＣＮＴが論理ロウであるので、論理回路３２は、制御信号ｓ３として論理ロウを出力する。従って、放電回路２０は、オフ状態となっており、負荷４０をグランドＧＮＤから電気的に切断している。
【００６０】
ｔ１において、制御信号ＣＮＴが論理ハイになったとき、出力回路１０は、オフ状態となり、電源Ｖｄから負荷４０への電力供給を停止する。一方、ｔ１の直後では、制御信号ＣＮＴ、遅延信号ｓ２および比較結果ｃｍｐは、論理ハイとなる。ｔ１の直後では、遅延信号ｓ２および比較結果ｃｍｐの電圧レベルは、遅延回路３１および比較回路５０によって次第に低下し、所定期間の間、論理ハイを維持するからである。従って、ｔ１において、放電制御回路３０は、制御信号ｓ３を論理ハイにして放電回路２０による放電動作を開始する。
【００６１】
ここで、制御信号ＣＮＴが論理ハイになった直後において、遅延信号ｓ２は、遅延回路３１によって論理ハイから論理ロウへアナログ的に次第に低下していく。また、出力電圧Ｖｏｕｔも放電動作によってアナログ的に次第に低下していく。
【００６２】
もし、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る時点が、遅延信号ｓ２の電圧レベルが閾値Ｖｔｈを下回る時点よりも早い場合、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回った時点で、比較結果ｃｍｐが論理ロウになり、論理回路３２は制御信号ｓ３を論理ロウへ再度反転させる。これにより、放電動作が終了する。
【００６３】
もし、遅延信号ｓ２の電圧レベルが閾値Ｖｔｈを下回る時点が、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る時点よりも早い場合、遅延信号ｓ２の電圧レベルが閾値Ｖｔｈを下回った時点で、遅延信号ｓ２が論理ロウになり、論理回路３２は制御信号ｓ３を論理ロウへ再度反転させる。これにより、放電動作が終了する。
【００６４】
このように、放電制御回路３０は、制御信号ＣＮＴが論理ハイになったときに放電動作を開始し、その後、比較結果ｃｍｐまたは遅延信号ｓ２のいずれか一方が論理ロウになったときに放電動作を停止する。即ち、出力回路１０が電源Ｖｄの電力供給を停止した後、放電回路２０は、或る期間（例えば、ｔ１〜ｔ２）だけ、負荷４０をグランドＧＮＤに電気的に接続し、負荷４０から電荷を放電する。その後、放電回路２０は、負荷４０をグランドＧＮＤから電気的に切断する。
【００６５】
ｔ３において、制御信号ＣＮＴが論理ロウになり、出力回路１０が電源Ｖｄから電力供給を開始すると、出力電圧Ｖｏｕｔが高レベル電圧に立ち上がるので、比較結果ｃｍｐは論理ハイを出力する。
【００６６】
このように、第３実施形態は、放電回路２０の放電動作の終期を、遅延回路３１の遅延時間だけでなく、出力電圧Ｖｏｕｔの電圧レベルを用いて決定する。出力電圧Ｖｏｕｔをモニタすることによって、負荷４０の放電状態を検知することができる。従って、遅延回路３１の遅延時間の経過前であっても、出力電圧Ｖｏｕｔの電圧レベルが参照電圧Ｖｒｅｆを下回り、負荷４０の放電が充分である場合に、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止することができる。これにより、電源回路１は、負荷４０の放電動作をより適時に終了させることができる。さらに、第３実施形態は、第１実施形態の効果も得ることができる。
【００６７】
（第４実施形態）
図７は、第４実施形態による放電制御回路の構成の一例を示すブロック図である。第４実施形態は、比較回路５０を第２実施形態に適用した形態である。
【００６８】
比較回路５０の入力端子Ｉａ３は、第１ノードＮ１に接続されており、入力端子Ｉｂ３は電圧源６０に接続されている。比較回路５０の出力端子は、論理回路３２の１つの入力端子Ｉｃ１に接続されている。論理回路３２は、３つの入力端子Ｉａ１、Ｉｂ１、Ｉｃ１を有し、入力端子Ｉａ１、Ｉｂ１、Ｉｃ１においてそれぞれ第１制御信号ＣＮＴ、出力信号Ｑｎおよび比較結果ｃｍｐを入力する。論理回路３２は、第１制御信号ＣＮＴ、出力信号Ｑｎおよび比較結果ｃｍｐの論理積演算を実行する。論理回路３２は、その演算結果を第２制御信号ｓ３として出力する。従って、第１制御信号ＣＮＴが論理ハイになって放電動作が開始されてから出力信号Ｑｎが論理ロウになるか、あるいは、比較結果ｃｍｐが論理ロウになるまで、放電制御回路３０は、第２制御信号ｓ３を論理ハイにして放電動作を実行する。出力信号Ｑｎおよび比較結果ｃｍｐのいずれか一方が論理ロウになると、放電制御回路３０は、第２制御信号ｓ３を論理ロウにして放電動作を停止する。
【００６９】
例えば、放電動作中において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い状態であっても、遅延時間が経過して出力信号Ｑｎが論理ロウになれば、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。また、放電動作中において、遅延時間が経過していなくても、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回って比較結果ｃｍｐが論理ロウになると、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。このように、第３実施形態は、放電回路２０の放電動作の終期を、分周回路３１０の遅延時間および出力電圧Ｖｏｕｔの電圧レベルの両方を用いて決定する。換言すると、分周回路３１０および比較回路５０がともに遅延回路として機能すると言ってもよい。
【００７０】
第４実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。第４実施形態による電源回路１の動作は、図４（Ａ）〜図４（Ｊ）、図６（Ｅ）および図６（Ｆ）を参照すれば容易に理解できる。従って、そのより詳細な説明を省略する。
【００７１】
このように、第４実施形態は、放電回路２０の放電動作の終期を、分周回路３１０の遅延時間だけでなく、出力電圧Ｖｏｕｔの電圧レベルを用いて決定する。出力電圧Ｖｏｕｔをモニタすることによって、負荷４０の放電状態を検知することができる。従って、第４実施形態は、第２および第３実施形態の効果を得ることができる。
【００７２】
（第５実施形態）
図８は、第５実施形態による放電制御回路の構成の一例を示すブロック図である。第５実施形態による放電制御回路３０は、論理回路３３をさらに備えている。論理回路３３は、例えば、論理積演算を行うＡＮＤゲートである。論理回路３３の入力端子Ｉａ４は、制御信号ＣＮＴを受け、入力端子Ｉｂ４は比較回路５０の比較結果ｃｍｐを受ける。論理回路３３は、制御信号ＣＮＴと比較結果ｃｍｐとを論理演算し、その演算結果を制御信号ｓ３として出力する。例えば、論理回路３３は、制御信号ＣＮＴと比較結果ｃｍｐとの論理積を制御信号ｓ３として出力する。制御信号ｓ３は、放電回路２０のスイッチング制御を行う。
【００７３】
論理回路３２の構成および動作は、第１実施形態のそれと基本的に同じである。比較回路５０の構成および動作は、第３実施形態のそれと基本的に同じである。ただし、論理回路３２の出力は、比較回路５０の電源に接続されており、論理回路３２から出力されるイネーブル信号ｅｎは、比較回路５０の電源として用いられる。比較回路５０は、論理回路３２からのイネーブル信号ｅｎを受けて比較動作を実行する。また、比較回路５０の出力は、論理回路３３の入力端子Ｉｂ４に接続されており、比較結果ｃｍｐを論理回路３３へ出力する。
【００７４】
第５実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。
【００７５】
図９（Ａ）〜図９（Ｇ）は、第５実施形態による電源回路１の動作の一例を示すグラフである。図９（Ａ）〜図９（Ｃ）、および図９（Ｅ）は、それぞれ、図６（Ａ）〜図６（Ｃ）および図６（Ｅ）に対応する。従って、図９（Ａ）〜図９（Ｃ）、および図９（Ｅ）の詳細な説明は省略する。図９（Ｄ）は、論理回路３２から出力されるイネーブル信号ｅｎの動作を示す。図９（Ｇ）は、論理回路３３から出力される制御信号ｓ３の動作を示す。比較回路５０は、イネーブル信号ｅｎが論理ハイの場合に駆動し、論理ロウの場合には駆動しない。従って、図９（Ｆ）の比較結果ｃｍｐは、イネーブル信号ｅｎが論理ハイの場合に論理ハイとなり得る。イネーブル信号ｅｎが論理ロウの場合には、比較結果ｃｍｐは、常時論理ロウとなっている。
【００７６】
第５実施形態は、第３実施形態と同様に、放電回路２０の放電動作の終期を、遅延回路３１の遅延時間および出力電圧Ｖｏｕｔの電圧レベルの両方を用いて決定する。即ち、放電制御回路３０は、イネーブル信号ｅｎおよび比較結果ｃｍｐのいずれか一方が論理ロウになったときに放電動作を停止させる。例えば、放電動作中において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い状態であっても、遅延時間が経過してイネーブル信号ｅｎが論理ロウになれば、比較回路５０が動作しなくなり、比較結果ｃｍｐを論理ロウにする。従って、論理回路３３が制御信号ｓ３を論理ロウにして放電動作を停止する。また、放電動作中において、遅延時間が経過していなくても、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回って比較結果ｃｍｐが論理ロウになると、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。
【００７７】
図９（Ａ）〜図９（Ｇ）に示す例では、イネーブル信号ｅｎよりも比較結果ｃｍｐが先に論理ロウになっている。これは、放電動作中において、遅延時間が経過する前に、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回ったことを意味する。このような場合には、比較結果ｃｍｐが論理ロウになったときに、放電制御回路３０は、制御信号ｓ３を論理ロウにして放電動作を停止する。
【００７８】
以上のように、第５実施形態による電源回路１は、第３実施形態による電源回路１と同様に動作することができる。これにより、第５実施形態は、第３実施形態と同様の効果を得ることができる。
【００７９】
また、第５実施形態は、放電動作中に遅延時間が経過すると、イネーブル信号ｅｎが論理ロウとなり、比較回路５０への電力供給が停止する。従って、放電動作の終了後の消費電流を小さくすることができる。
【００８０】
（第６実施形態）
図１０は、第６実施形態による放電制御回路の構成の一例を示すブロック図である。第６実施形態は、論理回路３３を第４実施形態に適用した形態である。
【００８１】
第６実施形態における論理回路３２、３３、比較回路５０の接続関係は、第５実施形態のそれらの接続関係と同様である。その他の構成は、第４実施形態の構成と同様でよい。
【００８２】
また、第６実施形態の動作は、第５実施形態の動作と第２実施形態の動作とから容易に理解できる。第６実施形態も、放電回路２０の放電動作の終期を、遅延回路３１の遅延時間および出力電圧Ｖｏｕｔの電圧レベルの両方を用いて決定する。即ち、放電制御回路３０は、イネーブル信号ｅｎおよび比較結果ｃｍｐのいずれか一方が論理ロウになったときに放電動作を停止させる。従って、第６実施形態による電源回路１は、第４実施形態による電源回路１と同様に動作することができる。これにより、第６実施形態は、第４実施形態と同様の効果を得ることができる。
【００８３】
また、第６実施形態は、第５実施形態と同様に、放電動作中に遅延時間が経過すると、イネーブル信号ｅｎが論理ロウとなり、比較回路５０への電力供給が停止する。従って、放電動作の終了後の消費電流を小さくすることができる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８５】
１  電源回路、１０  出力回路、２０  放電回路、３０，３５  放電制御回路、ＩＮＶ１，ＩＮＶ２インバータ回路、Ｒ１  抵抗素子、Ｃ１  キャパシタ素子、３２  論理回路、３００  発振器、３１０  分周回路、３２０  停止回路、３３０  論理回路、５０  比較回路、６０  電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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