(57)【要約】【課題】ドライバＩＣ（半導体装置）を含んだシステムにおいて、部品数の削減を実現する。【解決手段】電源印加領域ＡＲ＿ＶＰには、高電位側電源電圧ＶＰが印加される。ハイサイド領域ＡＲ＿ＨＶＢＫは、ハイサイドトランジスタＴＨを駆動するドライバを含み、フローティング電圧ＶＳを基準としてブート電源電圧ＶＢで動作する回路が形成される。ロウサイド領域ＡＲ＿ＬＶＢＫは、低電位側電源電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する回路が形成される。第１のターミネーション領域ＡＲ＿ＴＲＭＢＫ１は、電源印加領域ＡＲ＿ＶＰを囲むようにリング状に配置され、第２のターミネーション領域ＡＲ＿ＴＲＭＢＫ２は、ハイサイド領域ＡＲ＿ＨＶＢＫを囲むようにリング状に配置される。【選択図】図１
2018046685.tif 000002
【特許請求の範囲】
【請求項１】
外部に配置され、高電位側電源電圧とフローティング電圧との間に結合されるハイサイドトランジスタを駆動し、一つの半導体チップで構成される半導体装置であって、
前記高電位側電源電圧に結合される高電位側電源パッドと、
前記フローティング電圧に結合されるフローティングパッドと、
低電位側電源電圧に結合される低電位側電源パッドと、
前記高電位側電源電圧が印加される電源印加領域と、
前記フローティング電圧を基準として第１の電源電圧で動作する回路が形成されるハイサイド領域と、
前記低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成されるロウサイド領域と、
前記電源印加領域を囲むようにリング状に配置され、前記電源印加領域と前記ロウサイド領域との電位差を吸収する第１のターミネーション領域と、
前記ハイサイド領域を囲むようにリング状に配置され、前記ハイサイド領域と前記ロウサイド領域との電位差を吸収する第２のターミネーション領域と、
前記第１のターミネーション領域の外周に沿って配置され、前記第１のターミネーション領域と前記ロウサイド領域とを分離する第１の分離領域と、
前記第２のターミネーション領域の外周に沿って配置され、前記第２のターミネーション領域と前記ロウサイド領域とを分離する第２の分離領域と、
前記ハイサイド領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
を有する、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の分離領域には、前記低電位側電源電圧が供給され、
前記第１のターミネーション領域には、前記電源印加領域と前記第１の分離領域とに両端がそれぞれ結合される第１の抵抗素子が形成され、
前記ロウサイド領域には、前記第１の抵抗素子によって抵抗分圧される電圧を検出する電圧検出回路が形成される、
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１の抵抗素子は、ポリシリコン配線であり、前記第１のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記電源印加領域と前記第１の分離領域とを結合する、
半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２の分離領域には、前記低電位側電源電圧が供給され、
前記第２のターミネーション領域には、
前記ロウサイド領域で生成され前記低電位側電源電圧を基準とする信号を、前記フローティング電圧を基準とする信号に変換して前記ハイサイド領域へ出力するレベルシフトトランジスタと、
前記ハイサイド領域で使用される前記フローティング電圧と前記第２の分離領域とに両端がそれぞれ結合される第２の抵抗素子と、
が形成され、  
前記電圧検出回路は、前記第１の抵抗素子によって抵抗分圧される電圧と、前記第２の抵抗素子によって抵抗分圧される電圧との差電圧を検出する、
半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記電圧検出回路は、前記ハイサイドトランジスタに流れる過電流を検出する、
半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第２のターミネーション領域には、フィールドプレート配線が形成され、
前記フィールドプレート配線は、前記レベルシフトトランジスタの形成領域に配置されるポリシリコン配線であり、前記第２のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記レベルシフトトランジスタの出力ノードと前記第２の分離領域とを結合し、
前記第２の抵抗素子は、ポリシリコン配線であり、前記第２のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記フローティング電圧と前記第２の分離領域とを結合し、
前記第１の抵抗素子は、ポリシリコン配線であり、前記第１のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記電源印加領域と前記第１の分離領域とを結合する、
半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体チップは、さらに、外部に配置され、前記フローティング電圧と前記低電位側電源電圧との間に結合されるロウサイドトランジスタを駆動し、
前記半導体装置は、さらに、前記ロウサイド領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバを有する、
半導体装置。
【請求項８】
外部に配置され、高電位側電源電圧と複数相のフローティング電圧との間にそれぞれ結合される複数相のハイサイドトランジスタを駆動し、一つの半導体チップで構成される半導体装置であって、
前記高電位側電源電圧に結合される高電位側電源パッドと、
前記複数相のフローティング電圧にそれぞれ結合される複数相のフローティングパッドと、
低電位側電源電圧に結合される低電位側電源パッドと、
前記複数相のハイサイドトランジスタの各相をそれぞれ駆動する複数相の駆動回路領域と、
前記高電位側電源電圧が印加される電源印加領域と、
前記電源印加領域を囲むようにリング状に配置される第１のターミネーション領域と、
前記第１のターミネーション領域の外周に沿って配置される第１の分離領域と、
を有し、
前記複数相の駆動回路領域のそれぞれは、
対応相の前記フローティング電圧を基準として第１の電源電圧で動作する回路が形成されるハイサイド領域と、
前記低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成されるロウサイド領域と、
前記ハイサイド領域を囲むようにリング状に配置される第２のターミネーション領域と、
前記第２のターミネーション領域の外周に沿って配置され、前記第２のターミネーション領域と前記ロウサイド領域とを分離する第２の分離領域と、
前記ハイサイド領域に形成され、前記対応相の前記ハイサイドトランジスタを駆動するハイサイドドライバと、
を有する、
半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１の分離領域には、前記低電位側電源電圧が供給され、
前記第１のターミネーション領域には、前記電源印加領域と前記第１の分離領域とに両端がそれぞれ結合される第１の抵抗素子が形成され、
前記第２のターミネーション領域には、
前記ロウサイド領域で生成され、前記低電位側電源電圧を基準とする信号を、前記対応相の前記フローティング電圧を基準とする信号に変換して前記ハイサイド領域へ出力するレベルシフトトランジスタと、
前記ハイサイド領域で使用される前記対応相の前記フローティング電圧と前記第２の分離領域とに両端がそれぞれ結合される第２の抵抗素子と、
が形成され、
前記ロウサイド領域には、前記第１の抵抗素子によって抵抗分圧される電圧と、前記第２の抵抗素子によって抵抗分圧される電圧との差電圧を検出する電圧検出回路が形成される、
半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記電圧検出回路は、前記対応相の前記ハイサイドトランジスタに流れる過電流を検出する、
半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１の抵抗素子は、ポリシリコン配線であり、前記第１のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記電源印加領域と前記第１の分離領域とを結合する、
半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記半導体チップは、さらに、外部に配置され、前記複数相のフローティング電圧と前記低電位側電源電圧との間にそれぞれ結合される複数相のロウサイドトランジスタを駆動し、
前記複数相の駆動回路領域のそれぞれは、さらに、前記ロウサイド領域に形成され、前記対応相の前記ロウサイドトランジスタを駆動するロウサイドドライバを有する、
半導体装置。
【請求項１３】
高電位側電源電圧に結合される高電位側電源ピンと、
低電位側電源電圧に結合される低電位側電源ピンと、
フローティング電圧に結合される負荷駆動ピンと、
前記高電位側電源ピンと前記負荷駆動ピンとの間に設けられるハイサイドトランジスタと、
前記ハイサイドトランジスタを駆動する半導体チップと、
を備え、１個のパッケージで構成される電力制御装置であって、
前記半導体チップは、
前記高電位側電源電圧が印加される電源印加領域と、
前記フローティング電圧を基準として第１の電源電圧で動作する回路が形成されるハイサイド領域と、
前記低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成されるロウサイド領域と、
前記電源印加領域を囲むようにリング状に配置され、前記電源印加領域と前記ロウサイド領域との電位差を吸収する第１のターミネーション領域と、
前記ハイサイド領域を囲むようにリング状に配置され、前記ハイサイド領域と前記ロウサイド領域との電位差を吸収する第２のターミネーション領域と、
前記第１のターミネーション領域の外周に沿って配置され、前記第１のターミネーション領域と前記ロウサイド領域とを分離する第１の分離領域と、
前記第２のターミネーション領域の外周に沿って配置され、前記第２のターミネーション領域と前記ロウサイド領域とを分離する第２の分離領域と、
前記ハイサイド領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
を有する、
電力制御装置。
【請求項１４】
請求項１３記載の電力制御装置において、
前記高電位側電源ピンを前記半導体チップの前記電源印加領域に結合するボンディングワイヤを有する、
電力制御装置。
【請求項１５】
請求項１３記載の電力制御装置において、
前記第１の分離領域には、前記低電位側電源電圧が供給され、
前記第１のターミネーション領域には、前記電源印加領域と前記第１の分離領域とに両端がそれぞれ結合される第１の抵抗素子が形成され、
前記ロウサイド領域には、前記第１の抵抗素子によって抵抗分圧される電圧を検出する電圧検出回路が形成される、
電力制御装置。
【請求項１６】
請求項１５記載の電力制御装置において、
前記第１の抵抗素子は、ポリシリコン配線であり、前記第１のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記電源印加領域と前記第１の分離領域とを結合する、
電力制御装置。
【請求項１７】
請求項１５記載の電力制御装置において、
前記第２の分離領域には、前記低電位側電源電圧が供給され、
前記第２のターミネーション領域には、
前記ロウサイド領域で生成され、前記低電位側電源電圧を基準とする信号を、前記フローティング電圧を基準とする信号に変換して前記ハイサイド領域へ出力するレベルシフトトランジスタと、
前記ハイサイド領域で使用される前記フローティング電圧と前記第２の分離領域とに両端がそれぞれ結合される第２の抵抗素子と、
が形成され、
前記電圧検出回路は、前記第１の抵抗素子によって抵抗分圧される電圧と、前記第２の抵抗素子によって抵抗分圧される電圧との差電圧を検出する、
電力制御装置。
【請求項１８】
請求項１７記載の電力制御装置において、
前記電圧検出回路は、前記ハイサイドトランジスタに流れる過電流を検出する、
電力制御装置。
【請求項１９】
請求項１７記載の電力制御装置において、
前記第２のターミネーション領域には、フィールドプレート配線が形成され、
前記フィールドプレート配線は、前記レベルシフトトランジスタの形成領域に配置されるポリシリコン配線であり、前記第２のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記レベルシフトトランジスタの出力ノードと前記第２の分離領域とを結合し、
前記第２の抵抗素子は、ポリシリコン配線であり、前記第２のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記フローティング電圧と前記第２の分離領域とを結合し、
前記第１の抵抗素子は、ポリシリコン配線であり、前記第１のターミネーション領域の周回方向に沿って延伸し、かつ所定の境界で折り返しながら前記電源印加領域と前記第１の分離領域とを結合する、
電力制御装置。
【請求項２０】
請求項１３記載の電力制御装置において、
前記電力制御装置は、さらに、前記負荷駆動ピンと前記低電位側電源ピンとの間に設けられるロウサイドトランジスタを備え、
前記半導体チップは、さらに、前記ロウサイド領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバを有する、
電力制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電力制御装置に関し、例えば、パワーエレクトロニクスの分野で用いられる半導体装置および電力制御装置に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ドライブＩＣの端子が、外付けの抵抗体およびダイオードを介して外部のスイッチング素子のコレクタに接続されると共に、外付けのコンデンサを介して当該スイッチング素子のエミッタに接続される構成が示される。ドライブＩＣは、当該端子の電圧（Ｖｄｅｓａｔ）に基づいてスイッチング素子の過電流を検出する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９８１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ハーフブリッジ回路等を駆動するドライバＩＣ（Integrated Circuit）は、ハーフブリッジ回路内の各ノードの電圧を監視する機能を備える場合がある。代表的には、特許文献１に示されるように、過電流を検出するため、ハーフブリッジ回路内のスイッチング素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））のエミッタ・コレクタ間電圧を監視する機能等が挙げられる。
【０００５】
ここで、ハイサイド側のスイッチング素子のコレクタには、例えば、数百Ｖ等の電源電圧が印加される。したがって、当該スイッチング素子のコレクタ間電圧を監視するためには、通常、特許文献１に示されるように、ドライバＩＣの外部に、高耐圧仕様のダイオード等を設ける必要がある。その結果、部品数が増加し、当該ドライバＩＣを含んだシステムの大型化や、コストの増大等が生じ得る。
【０００６】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、一つの半導体チップで構成され、高電位側電源電圧とフローティング電圧との間に結合される外部のハイサイドトランジスタと、フローティング電圧と低電位側電源電圧との間に結合される外部のロウサイドトランジスタとを駆動する。当該半導体装置は、高電位側電源パッドと、フローティングパッドと、低電位側電源パッドと、電源印加領域と、ハイサイド領域と、ロウサイド領域と、第１および第２のターミネーション領域とを有する。高電位側電源パッド、フローティングパッド、および低電位側電源パッドは、それぞれ、高電位側電源電圧、フローティング電圧、および低電位側電源電圧に結合される。電源印加領域には、高電位側電源電圧が印加される。ハイサイド領域は、ハイサイドトランジスタを駆動するハイサイドドライバを含み、フローティング電圧を基準として第１の電源電圧で動作する回路が形成される。ロウサイド領域は、ロウサイドトランジスタを駆動するロウサイドドライバを含み、低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成される。第１のターミネーション領域は、電源印加領域を囲むようにリング状に配置され、第２のターミネーション領域は、ハイサイド領域を囲むようにリング状に配置される。
【発明の効果】
【０００８】
前記一実施の形態によれば、ドライバＩＣ（半導体装置）を含んだシステムにおいて、部品数の削減が可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による電力制御装置において、主要部の基本構成例を示す概略図である。
【図２】本発明の実施の形態１による半導体装置において、周辺部を含めた概略構成例を示す回路ブロック図である。
【図３】図２におけるブートストラップ回路の構成例を示す回路図である。
【図４】図２の半導体装置における概略的な入出力動作の一例を示す波形図である。
【図５】図１および図２におけるハイサイド領域およびそのターミネーション領域周りの詳細なレイアウト構成例を示す平面図である。
【図６】図１および図２における電源印加領域およびそのターミネーション領域周りの詳細なレイアウト構成例を示す平面図である。
【図７】図５におけるレベルシフトトランジスタ（Ａ−Ａ’間）の概略的な構造例を示す断面図である。
【図８】図５における抵抗素子（Ｂ−Ｂ’間）の概略的な構造例を示す断面図である。
【図９】図５における抵抗素子（Ｃ−Ｃ’間）の概略的な構造例を示す断面図である。
【図１０】図６における抵抗素子（Ｄ−Ｄ’間）の概略的な構造例を示す断面図である。
【図１１】図２のドライバＩＣにおいて、図５および図６の抵抗素子の概略的な配置構成例を示す平面図である。
【図１２】本発明の実施の形態２による電力制御装置において、周辺部を含めた概略構成例を示す回路ブロック図である。
【図１３】図１２の電力制御装置において、ドライバＩＣの一部の概略的なレイアウト構成例を示す平面図である。
【図１４】本発明の実施の形態３による電力制御装置において、周辺部を含めた概略構成例を示す回路ブロック図である。
【図１５】図１４の電力制御装置の概略的なパッケージ構成例を示す平面図である。
【図１６】本発明の比較例となる電力制御装置の構成例を示す概略図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。さらに、実施の形態では、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳトランジスタと呼ぶ。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《電力制御装置（比較例）周りの概略および問題点》
まず、実施の形態１の電力制御装置の説明に先だって、比較例となる電力制御装置について説明する。図１６は、本発明の比較例となる電力制御装置の構成例を示す概略図である。図１６に示す電力制御装置は、ドライバＩＣ（半導体装置）（ＤＶＩＣ’）、ハイサイドアームＨＡおよびロウサイドアームＬＡに加えて、ドライバＩＣの外付け部品となるダイオードＤｄｅｓｈ，Ｄｄｅｓｌ、抵抗Ｒｄｅｓｈ，ＲｄｅｓｌおよびコンデンサＣｄｅｓｈ，Ｃｄｅｓｌ等を備える。
【００１５】
ハイサイドアームＨＡは、ハイサイドトランジスタ（ここではＩＧＢＴ）ＴＨおよび還流ダイオードＤｈを備え、高電位側電源電圧ＶＰと負荷駆動ピンＯＵＴとの間に結合される。ロウサイドアームＬＡは、ロウサイドトランジスタ（ここではＩＧＢＴ）ＴＬおよび還流ダイオードＤｌを備え、負荷駆動ピンＯＵＴと低電位側電源電圧ＣＯＭとの間に結合される。高電位側電源電圧ＶＰの電圧値は、低電位側電源電圧ＣＯＭを基準として、１５０Ｖ以上の値となり、望ましくは３００Ｖ以上の値となる。高電位側電源電圧ＶＰの電圧値は、代表的には、６００Ｖ等であるが、場合によっては１０００Ｖを超える値が用いられることもある。
【００１６】
ドライバＩＣ（ＤＶＩＣ’）は、１個の半導体チップで構成され、ＨＶＩＣ（High Voltage IC）等と呼ばれる。ドライバＩＣ（ＤＶＩＣ’）は、ハイサイド領域ＡＲ＿ＨＶＢＫ’と、ロウサイド領域ＡＲ＿ＬＶＢＫ’と、この２つの領域の電位差を吸収するターミネーション領域ＡＲ＿ＴＲＭＢＫ’とを備える。ロウサイド領域ＡＲ＿ＬＶＢＫ’には、低電位側電源電圧ＣＯＭを基準として電源電圧ＶＣＣ（例えば、１０Ｖや１５Ｖ等）で動作する回路が形成される。具体的には、ロウサイドトランジスタＴＬを駆動するロウサイドドライバや、ロウサイドトランジスタＴＬのコレクタ・エミッタ間電圧を検出する電圧検出回路ＶＤＥＴ２’等が形成される。
【００１７】
ハイサイド領域ＡＲ＿ＨＶＢＫ’には、負荷駆動ピンＯＵＴの電圧（フローティング電圧ＶＳ）を基準としてブート電源電圧ＶＢ（ＶＢ＝ＶＳ＋ＶＣＣ）で動作する回路が形成される。具体的には、ハイサイドトランジスタＴＨを駆動するハイサイドドライバや、ハイサイドトランジスタＴＨのコレクタ・エミッタ間電圧を検出する電圧検出回路ＶＤＥＴ１’等が形成される。電圧検出回路ＶＤＥＴ１’，ＶＤＥＴ２’は、それぞれ、対象のトランジスタのオン期間で、検出端子ＤＥＳＡＴｈ，ＤＥＳＡＴｌを介してコレクタ・エミッタ間電圧を検出し、当該電圧が予め定めた基準値（例えば７Ｖ等）よりも大きい状態を過電流状態と判定する。
【００１８】
ここで、フローティング電圧ＶＳ（すなわち、ハイサイドトランジスタＴＨのエミッタ電圧およびロウサイドトランジスタＴＬのコレクタ電圧）は、各トランジスタ（ＴＨ，ＴＬ）のオン・オフに応じて、低電位側電源電圧ＣＯＭと高電位側電源電圧ＶＰとの間で遷移する。また、電圧検出回路ＶＤＥＴ１’，ＶＤＥＴ２’のそれぞれで、例えば、電源電圧ＶＣＣレベルを大きく超えるような電位差が生じると、素子破壊が生じ得る。そこで、電圧検出回路ＶＤＥＴ１’には、ハイサイドトランジスタＴＨのコレクタ電圧が、逆方向のダイオードＤｄｅｓｈ等を介して結合され、電圧検出回路ＶＤＥＴ２’には、ロウサイドトランジスタＴＬのコレクタ電圧が、逆方向のダイオードＤｄｅｓｌ等を介して結合される。
【００１９】
しかし、このように外付け部品（ダイオードＤｄｅｓｈ，Ｄｄｅｓｌ、抵抗Ｒｄｅｓｈ，ＲｄｅｓｌおよびコンデンサＣｄｅｓｈ，Ｃｄｅｓｌ）に伴う部品数の増加により、ドライバＩＣ（ＤＶＩＣ’）を含んだシステムの大型化や、コストの増大等を招く恐れがある。また、システムが３相（ｕ、ｖ、ｗ相）のハーフブリッジ回路を含むインバータシステム等の場合、部品数が更に増加し、大型化やコストの増大等の問題がより顕著に生じ得る。
【００２０】
《電力制御装置（実施の形態１）の基本構成》
図１は、本発明の実施の形態１による電力制御装置において、主要部の基本構成例を示す概略図である。図１に示す電力制御装置は、ドライバＩＣ（半導体装置）（ＤＶＩＣ１）と、ハイサイドアームＨＡおよびロウサイドアームＬＡとを備える。図１６の場合と同様に、ハイサイドアームＨＡは、ハイサイドトランジスタＴＨおよび還流ダイオードＤｈを備え、高電位側電源電圧ＶＰと負荷駆動ピンＯＵＴ（言い換えればフローティング電圧ＶＳ）との間に結合される。ロウサイドアームＬＡは、ロウサイドトランジスタＴＬおよび還流ダイオードＤｌを備え、負荷駆動ピンＯＵＴと低電位側電源電圧ＣＯＭとの間に結合される。ここでは、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬは、ＩＧＢＴである場合を例とするが、高耐圧ＭＯＳＦＥＴや、高耐圧バイポーラトランジスタ等の高耐圧素子であってもよい。
【００２１】
ドライバＩＣ（半導体装置）（ＤＶＩＣ１）は、複数のパッドＰＤ４〜ＰＤ９と、電源印加領域ＡＲ＿ＶＰと、ハイサイド領域ＡＲ＿ＨＶＢＫと、ロウサイド領域ＡＲ＿ＬＶＢＫと、２個のターミネーション領域ＡＲ＿ＴＲＭＢＫ１，ＡＲ＿ＴＲＭＢＫ２とを備える。パッドＰＤ１０は、高電位側電源電圧ＶＰに結合される高電位側電源パッドであり、パッドＰＤ６は、フローティング電圧ＶＳに結合されるフローティングパッドであり、パッドＰＤ９は、低電位側電源電圧ＣＯＭに結合される低電位側電源パッドである。
【００２２】
パッドＰＤ７は、例えば１５Ｖ等の電源電圧ＶＣＣに結合され、パッドＰＤ４は、ブート電源電圧ＶＢ（ＶＢ＝ＶＳ＋ＶＣＣ）に結合される。パッドＰＤ５は、ハイサイドトランジスタＴＨのゲート駆動信号となるハイサイド出力信号ＨＯを出力するパッドであり、パッドＰＤ８は、ロウサイドトランジスタＴＬのゲート駆動信号となるロウサイド出力信号ＬＯを出力するパッドである。
【００２３】
電源印加領域ＡＲ＿ＶＰには、パッドＰＤ１０を介して例えば６００Ｖ等の高電位側電源電圧ＶＰが印加される。ハイサイド領域ＡＲ＿ＨＶＢＫには、パッドＰＤ４，ＰＤ６を介してブート電源電圧ＶＢおよびフローティング電圧ＶＳが供給され、ハイサイド出力信号ＨＯを生成するハイサイドドライバ（図示省略）を代表に、フローティング電圧ＶＳを基準としてブート電源電圧ＶＢで動作する回路が形成される。ロウサイド領域ＡＲ＿ＬＶＢＫには、パッドＰＤ７，ＰＤ９を介して電源電圧ＶＣＣおよび低電位側電源電圧ＣＯＭ（例えば０Ｖの接地電源電圧）が供給され、ロウサイド出力信号ＬＯを生成するロウサイドドライバ（図示省略）を代表に、低電位側電源電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する回路が形成される。
【００２４】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ１は、電源印加領域ＡＲ＿ＶＰを囲むようにリング状に配置され、電源印加領域ＡＲ＿ＶＰとロウサイド領域ＡＲ＿ＬＶＢＫの電位差を吸収する。ターミネーション領域ＡＲ＿ＴＲＭＢＫ２は、ハイサイド領域ＡＲ＿ＨＶＢＫを囲むようにリング状に配置され、ハイサイド領域ＡＲ＿ＨＶＢＫとロウサイド領域ＡＲ＿ＬＶＢＫの電位差を吸収する。また、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２には、レベルシフトトランジスタの形成領域ＡＲ＿ＭＮ１，ＡＲ＿ＭＮ２が設けられる。当該レベルシフトトランジスタは、ロウサイド領域ＡＲ＿ＬＶＢＫで生成され低電位側電源電圧ＣＯＭを基準とする信号を、フローティング電圧ＶＳを基準とする信号に変換してハイサイド領域ＡＲ＿ＨＶＢＫへ出力する。
【００２５】
このように、図１のドライバＩＣ（ＤＶＩＣ１）は、ハイサイド領域ＡＲ＿ＨＶＢＫおよびターミネーション領域ＡＲ＿ＴＲＭＢＫ２に加えて、電源印加領域ＡＲ＿ＶＰおよびターミネーション領域ＡＲ＿ＴＲＭＢＫ１を備える。これにより、図１６のようなダイオードＤｄｅｓｈ等を用いずとも、高電位側電源電圧ＶＰ（すなわちハイサイドトランジスタＴＨのコレクタ電圧）をドライバＩＣ（ＤＶＩＣ１）に結合することが可能になる。その結果、ドライバＩＣを含んだシステムの部品数を削減でき、システムの小型化や、低コスト化等が図れる。
【００２６】
なお、ドライバＩＣ（ＤＶＩＣ１）は、詳細は後述するが、当該高電位側電源電圧ＶＰを用いて、ハイサイドトランジスタＴＨのコレクタ・エミッタ間電圧を監視することが可能である。また、ドライバＩＣ（ＤＶＩＣ１）は、当該高電位側電源電圧ＶＰ自体を監視する（すなわち、ハーフブリッジ回路に電源供給が正常に行われていることを監視する）ことも可能である。これらを代表に、図１の構成例を用いることで、部品数の増加無しに、ドライバＩＣ（ＤＶＩＣ１）に高電位側電源電圧ＶＰを用いた各種処理を行わせることが可能になる。
【００２７】
《半導体装置の回路構成および回路動作》
図２は、本発明の実施の形態１による半導体装置において、周辺部を含めた概略構成例を示す回路ブロック図である。図３は、図２におけるブートストラップ回路の構成例を示す回路図である。図２に示すドライバＩＣ（半導体装置）ＤＶＩＣ１は、１個の半導体チップで構成され、複数のパッドＰＤ１〜ＰＤ１０と、入力信号処理回路ＬＧＣと、ブートストラップ回路ＢＳＣと、レベルシフト回路ＬＳＣと、ハイサイド駆動回路ＨＳＤＣと、ロウサイド駆動回路ＬＳＤＣとを備える。加えて、ドライバＩＣ（ＤＶＩＣ１）は、抵抗素子Ｒｖｐ，Ｒｖｓと、ＮＭＯＳトランジスタＭＮｄｅｓと、電圧検出回路ＶＤＥＴ１，ＶＤＥＴ２とを備える。
【００２８】
また、ここでは、ドライバＩＣ（ＤＶＩＣ１）に加え、その外部に設けられるハイサイドアームＨＡ、ロウサイドアームＬＡおよびブートストラップコンデンサＣＢを含めた電力制御装置の構成例と、さらに負荷回路ＬＯＤを含めた電子システムの構成例が示される。ハイサイドアームＨＡ、ロウサイドアームＬＡ、およびパッドＰＤ４〜ＰＤ１０に関しては、図１と同様である。
【００２９】
パッドＰＤ１は、パッドＰＤ７と共に電源電圧ＶＣＣに結合される。パッドＰＤ１は、パッドＰＤ７と共通化されてもよい。パッドＰＤ２には、ハイサイド入力信号ＨＩＮが入力され、パッドＰＤ３には、ロウサイド入力信号ＬＩＮが入力される。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、図示しないマイコン（MCU：Micro Control Unit）等によって生成される。パッドＰＤ６は、図１で述べたように、フローティングパッドであり、フローティング電圧ＶＳに結合されると共に負荷駆動ピンＯＵＴに結合される。負荷回路ＬＯＤは、当該負荷駆動ピンＯＵＴに結合される。ブートストラップコンデンサＣＢは、パッドＰＤ４とパッドＰＤ６との間に設けられる。
【００３０】
入力信号処理回路ＬＧＣは、ハイサイド入力信号ＨＩＮを受け、その立ち上がりエッジおよび立ち下がりエッジの一方でセット信号ＳＴを生成し、他方でリセット信号ＲＴを生成する。セット信号ＳＴおよびリセット信号ＲＴのそれぞれは、例えばワンショットパルス信号である。また、入力信号処理回路ＬＧＣは、ロウサイド入力信号ＬＩＮを受け、デッドタイム分の遅延を加えたのち、遅延後のロウサイド入力信号ＬＩＮｄを出力する。
【００３１】
ハイサイド駆動回路ＨＳＤＣは、パッドＰＤ６のフローティング電圧ＶＳを基準としてパッドＰＤ４のブート電源電圧ＶＢで動作し、ハイサイドドライバＤＶｈと、ＳＲラッチ回路ＳＲＬＴと、ハイサイド低電圧検出回路ＵＶＬＯｈとを備える。ハイサイドドライバＤＶｈは、ＳＲラッチ回路ＳＲＬＴの出力信号（Ｑ）を入力とするＣＭＯＳインバータ等で構成され、パッドＰＤ５へハイサイド出力信号ＨＯを出力することで、ハイサイドトランジスタＴＨを駆動する。
【００３２】
ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）およびリセット入力（Ｒ）に応じて、ハイサイドドライバＤＶｈを介してハイサイド出力信号ＨＯを制御する。具体的には、ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）に応じてハイサイド出力信号ＨＯをブート電源電圧ＶＢレベルに制御し、リセット入力（Ｒ）に応じてハイサイド出力信号ＨＯをフローティング電圧ＶＳレベルに制御する。ハイサイド低電圧検出回路ＵＶＬＯｈは、フローティング電圧ＶＳを基準としたブート電源電圧ＶＢの値が所定の電圧値に達しない場合に、ＳＲラッチ回路ＳＲＬＴにリセット入力（Ｒ）を行う。その結果、ハイサイドトランジスタＴＨは、ブート電源電圧ＶＢの値が所定の電圧値に達するまでオフに固定される。
【００３３】
レベルシフト回路ＬＳＣは、２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、２個の抵抗素子Ｒ１，Ｒ２とを備える。明細書では、ＮＭＯＳトランジスタＭＮ１，ＭＮ２をレベルシフトトランジスタと呼ぶ。レベルシフトトランジスタＭＮ１は、ソースが低電位側電源電圧ＣＯＭに結合され、ドレインが抵抗素子Ｒ１を介してパッドＰＤ４に結合される。レベルシフトトランジスタＭＮ２は、ソースが低電位側電源電圧ＣＯＭに結合され、ドレインが抵抗素子Ｒ２を介してパッドＰＤ４に結合される。その結果、レベルシフトトランジスタＭＮ１，ＭＮ２のソース・ドレイン間には、低電位側電源電圧ＣＯＭを基準としてブート電源電圧ＶＢ（＝ＶＳ＋ＶＣＣ）が印加される。このため、レベルシフトトランジスタＭＮ１，ＭＮ２は、高耐圧素子である必要がある。
【００３４】
レベルシフトトランジスタＭＮ２は、セット信号ＳＴに応じて抵抗素子Ｒ２に所定のパルス電流を流すことで、セット信号ＳＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのセット入力（Ｓ）に適合する電圧レベルに変換する。同様に、レベルシフトトランジスタＭＮ１は、リセット信号ＲＴに応じて抵抗素子Ｒ１に所定のパルス電流を流すことで、リセット信号ＲＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのリセット入力（Ｒ）に適合する電圧レベルに変換する。このように、レベルシフトトランジスタＭＮ１，ＭＮ２は、低電位側電源電圧ＣＯＭを基準とする信号を、フローティング電圧ＶＳを基準とする信号に変換する役目を担う。
【００３５】
ロウサイド駆動回路ＬＳＤＣは、低電位側電源電圧ＣＯＭを基準として電源電圧ＶＣＣで動作し、ロウサイドドライバＤＶｌと、ロウサイド低電圧検出回路ＵＶＬＯｌを含む保護回路ＰＲＣとを備える。ロウサイドドライバＤＶｌは、保護回路ＰＲＣの出力信号を入力とするＣＭＯＳインバータ等で構成され、パッドＰＤ８へロウサイド出力信号ＬＯを出力することで、ロウサイドトランジスタＴＬを駆動する。
【００３６】
ロウサイド低電圧検出回路ＵＶＬＯｌは、低電位側電源電圧ＣＯＭを基準とする電源電圧ＶＣＣの値が所定の電圧値に達しない場合に、ロウサイドドライバＤＶｌを介してロウサイド出力信号ＬＯを低電位側電源電圧ＣＯＭレベルに制御する。その結果、ロウサイドトランジスタＴＬは、電源電圧ＶＣＣの値が所定の電圧値に達するまでオフに固定される。保護回路ＰＲＣは、このようなロウサイド低電圧検出回路ＵＶＬＯｌによる保護を代表に、ロウサイドトランジスタＴＬの各種保護を行う。保護回路ＰＲＣは、特に異常が検出されない期間では、遅延後のロウサイド入力信号ＬＩＮｄをロウサイドドライバＤＶｌへ出力する。
【００３７】
ブートストラップ回路ＢＳＣは、図３に示されるように、２個のＮＭＯＳトランジスタＭＮｂ，ＭＮｓと、コンパレータ回路ＣＭＰ３とを備え、ブートストラップコンデンサＣＢの電圧が電源電圧ＶＣＣを維持できるように、ブートストラップコンデンサＣＢに対して適宜充電を行う。すなわち、ブートストラップ回路ＢＳＣは、“ブート電源電圧ＶＢ＜電源電圧ＶＣＣ”の場合にはパッドＰＤ１（電源電圧ＶＣＣ）をパッドＰＤ４（ブート電源電圧ＶＢ）に結合し、“ＶＢ＞ＶＣＣ”の場合にはパッドＰＤ１をパッドＰＤ４から切り離す。このような機能を担う素子として、通常、ブートストラップコンデンサＣＢと直列に、外付け部品となるブートストラップダイオードが設けられる。この例では、当該ブートストラップダイオードと同等の機能を担うブートストラップ回路ＢＳＣを半導体チップ内に設けることで、外付け部品数の削減を図っている。
【００３８】
ＮＭＯＳトランジスタＭＮｂは、ソースおよびドレインがそれぞれ電源電圧ＶＣＣおよびブート電源電圧ＶＢに結合され、ゲートがコンパレータ回路ＣＭＰ３によって制御される。ＮＭＯＳトランジスタＭＮｓは、ソースおよびドレインがそれぞれセンス電圧Ｖｓｅｎ２およびブート電源電圧ＶＢに結合され、ゲートが電源電圧ＶＣＣに結合される。コンパレータ回路ＣＭＰ３は、低電位側電源電圧ＣＯＭを基準として電源電圧ＶＣＣで動作し、ＮＭＯＳトランジスタＭＮｂを、センス電圧Ｖｓｅｎ２が電源電圧ＶＣＣよりも低い場合にはオンに、高い場合にはオフに制御する。
【００３９】
ＮＭＯＳトランジスタＭＮｓは、例えば、ディプレッション型の構成を備え、センス電圧Ｖｓｅｎ２を、“電源電圧ＶＣＣ（例えば１５Ｖ）＋ＮＭＯＳトランジスタＭＮｓのしきい値電圧”を超えないようにクランプする。その結果、コンパレータ回路ＣＭＰ３は、低耐圧素子であってよい。一方、ＮＭＯＳトランジスタＭＮｂ，ＭＮｓは、高耐圧素子である必要がある。
【００４０】
図２において、抵抗素子Ｒｖｐの両端は、それぞれ、低電位側電源電圧ＣＯＭと高電位側電源電圧ＶＰとに結合される。抵抗素子Ｒｖｓの両端は、それぞれ、低電位側電源電圧ＣＯＭとフローティング電圧ＶＳとに結合される。電圧検出回路ＶＤＥＴ１は、例えば、アンプ回路ＡＭＰ１と、コンパレータ回路ＣＭＰ１とを備える。アンプ回路ＡＭＰ１は、抵抗素子Ｒｖｐによって抵抗分圧される電圧Ｖｄｖｐと、抵抗素子Ｒｖｓによって抵抗分圧される電圧Ｖｄｖｓとの差電圧を検出し、当該差電圧を予め定めたゲインで増幅したのちコンパレータ回路ＣＭＰ３へ出力する。コンパレータ回路ＣＭＰ３は、アンプ回路ＡＭＰ１の出力電圧が予め定めた判定電圧Ｖｒｈよりも大きい場合に、入力信号処理回路ＬＧＣへ異常検出信号ＦＤＥＴ１を出力する。
【００４１】
すなわち、電圧検出回路ＶＤＥＴ１は、ハイサイドトランジスタＴＨのコレクタ・エミッタ間電圧を抵抗素子Ｒｖｐ，Ｒｖｓを介して検出することで、ハイサイドトランジスタＴＨに流れる過電流を検出する。図示は省略されているが、電圧検出回路ＶＤＥＴ１は、厳密には、ハイサイドトランジスタＴＨのオン期間を対象にコレクタ・エミッタ間電圧を検出し、異常検出信号ＦＤＥＴ１を出力する。入力信号処理回路ＬＧＣは、異常検出信号ＦＤＥＴ１に応じて、所定の保護動作を実行する。代表的には、入力信号処理回路ＬＧＣは、セット信号ＳＴやリセット信号ＲＴを介してハイサイドトランジスタＴＨを強制的にオフに制御する。
【００４２】
抵抗素子Ｒｖｐと抵抗素子Ｒｖｓは、同じ抵抗値を備え、その抵抗値は、例えば、数１０ＭΩ〜数１００ＭΩ（代表的には１００ＭΩ）といった値に設定される。電圧Ｖｄｖｐは、抵抗素子Ｒｖｐの両端電圧（すなわち６００Ｖ等の高電位側電源電圧ＶＰ）を“１／Ｋ”に抵抗分圧した電圧であり、電圧Ｖｄｖｓは、抵抗素子Ｒｖｓの両端電圧（すなわち０〜ＶＰで推移するフローティング電圧ＶＳ）を同じく“１／Ｋ”に抵抗分圧した電圧である。例えば、Ｋ＝３０等とした場合、電圧Ｖｄｖｐ，Ｖｄｖｓは、共に、２０Ｖ以下の電圧値となる。その結果、電圧検出回路ＶＤＥＴ１は、低耐圧素子で構成できる。
【００４３】
ＮＭＯＳトランジスタＭＮｄｅｓは、ソースおよびドレインがそれぞれセンス電圧Ｖｓｅｎ１およびフローティング電圧ＶＳに結合され、ゲートが電源電圧ＶＣＣに結合される。電圧検出回路ＶＤＥＴ２は、コンパレータ回路ＣＭＰ２を備える。コンパレータ回路ＣＭＰ２は、センス電圧Ｖｓｅｎ１が予め定めた判定電圧Ｖｒｌ（例えば７Ｖ等）よりも大きい場合に、保護回路ＰＲＣへ異常検出信号ＦＤＥＴ２を出力する。
【００４４】
すなわち、電圧検出回路ＶＤＥＴ２は、ＮＭＯＳトランジスタＭＮｄｅｓを介してロウサイドトランジスタＴＬのコレクタ・エミッタ間電圧を検出することで、ロウサイドトランジスタＴＬに流れる過電流を検出する。図示は省略されているが、電圧検出回路ＶＤＥＴ２は、厳密には、ロウサイドトランジスタＴＬのオン期間を対象にコレクタ・エミッタ間電圧を検出し、異常検出信号ＦＤＥＴ２を出力する。保護回路ＰＲＣは、異常検出信号ＦＤＥＴ２に応じて、所定の保護動作を実行する。代表的には、保護回路ＰＲＣは、ロウサイドドライバＤＶｌを介してロウサイドトランジスタＴＬを強制的にオフに制御する。
【００４５】
一般的には、図１６に示したように、フローティング電圧ＶＳを検出するためには、外付け部品となるダイオードＤｄｅｓｌ等が設けられる。この例では、ＮＭＯＳトランジスタＭＮｄｅｓが当該ダイオードＤｄｅｓｌ等と同等の役目を担うことで、外付け部品数の削減を図っている。ＮＭＯＳトランジスタＭＮｄｅｓは、図２のＮＭＯＳトランジスタＭＮｓの場合と同様に、センス電圧Ｖｓｅｎ１を、“電源電圧ＶＣＣ（例えば１５Ｖ）＋ＮＭＯＳトランジスタＭＮｄｅｓのしきい値電圧”を超えないようにクランプする。その結果、電圧検出回路ＶＤＥＴ２は、低耐圧素子で構成できる。
【００４６】
ここで、抵抗素子Ｒｖｐは、詳細は後述するが、図１のターミネーション領域ＡＲ＿ＴＲＭＢＫ１に形成される。ハイサイド駆動回路ＨＳＤＣおよびレベルシフト回路ＬＳＣ内の抵抗素子Ｒ１，Ｒ２は、図１のハイサイド領域ＡＲ＿ＨＶＢＫに形成される。レベルシフト回路ＬＳＣ内のレベルシフトトランジスタＭＮ１，ＭＮ２と、抵抗素子Ｒｖｓとは、詳細は後述するが、図１のターミネーション領域ＡＲ＿ＴＲＭＢＫ２に形成される。なお、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２には、加えて、ＮＭＯＳトランジスタＭＮｄｅｓや、ブートストラップ回路ＢＳＣ内のＮＭＯＳトランジスタＭＮｂ，ＭＮｓも形成されるが、その詳細について明細書では省略する。また、これらを除く各回路は、図１のロウサイド領域ＡＲ＿ＬＶＢＫに形成される。
【００４７】
図２のようなドライバＩＣ（ＤＶＩＣ１）を用いると、図１６の構成例と比較して、外付けのダイオードＤｄｅｓｈ，Ｄｄｅｓｌ等を設けることなく、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬに流れる過電流を検出することが可能になる。その結果、外付け部品数を削減することが可能になる。また、特に、ハイサイドトランジスタＴＨに関し、図１６の構成例では、電圧検出回路ＶＤＥＴ１’による検出結果をロウサイド領域ＡＲ＿ＬＶＢＫ’へ出力するためのレベルシフトが必要となり得る。一方、図２のような抵抗素子Ｒｖｐ，Ｒｖｓを用いると、電圧検出回路ＶＤＥＴ１をロウサイド領域ＡＲ＿ＬＶＢＫに直接形成することができ、このようなレベルシフトが不要となる。その結果、ドライバＩＣ内のレイアウト構成を簡素化できる場合がある。
【００４８】
具体的に説明すると、ロウサイド領域ＡＲ＿ＬＶＢＫ’からハイサイド領域ＡＲ＿ＨＶＢＫ’へのレベルシフトは、図２の場合と同様にＮＭＯＳトランジスタ（レベルシフトトランジスタ）ＭＮ１，ＭＮ２を介して行われるが、その逆方向のレベルシフトを行うためには、通常、ＰＭＯＳトランジスタが必要とされる。実際のレイアウトにおいて、図１６のターミネーション領域ＡＲ＿ＴＲＭＢＫ’にＮＭＯＳトランジスタを形成することは容易であるが、加えてＰＭＯＳトランジスタを形成するためには複雑なレイアウトが必要となる場合がある。このような観点からも、図２の構成例を用いることが有益となる。
【００４９】
なお、抵抗素子Ｒｖｐ，Ｒｖｓは、図２とは異なる用途で用いることも可能である。例えば、低電位側電源電圧ＣＯＭを基準として電圧Ｖｄｖｐを検出する電圧検出回路を設け、ハーフブリッジ回路に高電位側電源電圧ＶＰが正常に供給されているか否かを当該電圧検出回路によって検出するようなことが可能である。また、電圧検出回路ＶＤＥＴ２は、センス電圧Ｖｓｅｎ１の代わりに電圧Ｖｄｖｓを用いて、ロウサイドトランジスタＴＬに流れる過電流を検出することも可能である。ただし、この場合、ハイサイド側のように、抵抗素子Ｒｖｐと抵抗素子Ｒｖｓを用いた差動方式ではなく、抵抗素子Ｒｖｓのみを用いたシングル方式での検出動作となる。このため、抵抗素子Ｒｖｓにある程度の精度が求められる場合があり、この観点では、センス電圧Ｖｓｅｎ１を用いる方が望ましい。
【００５０】
図４は、図２の半導体装置における概略的な入出力動作の一例を示す波形図である。ここでは、ハイサイド入力信号ＨＩＮとロウサイド入力信号ＬＩＮが相補的に入力された場合を想定する。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、‘Ｌ’レベルを低電位側電源電圧ＣＯＭ（０Ｖの接地電源電圧）とし、‘Ｈ’レベルを高電位側電圧ＶＨ（例えば５Ｖ等）として遷移する。
【００５１】
ドライバＩＣ（半導体装置）ＤＶＩＣ１は、当該入力に応じて、ハイサイド出力信号ＨＯとロウサイド出力信号ＬＯを相補的に出力する。ハイサイド出力信号ＨＯは、‘Ｌ’レベルをフローティング電圧ＶＳとし、‘Ｈ’レベルをブート電源電圧ＶＢとして遷移する。ロウサイド出力信号ＬＯは、‘Ｌ’レベルを低電位側電源電圧ＣＯＭとし、‘Ｈ’レベルを電源電圧ＶＣＣ（例えば１５Ｖ等）として遷移する。なお、ハイサイド出力信号ＨＯおよびロウサイド出力信号ＬＯの遷移時には、共にオンとなる期間が生じないように、デットタイムが適宜付加される。
【００５２】
ここで、ハイサイド出力信号ＨＯが‘Ｈ’レベル（オンレベル）でロウサイド出力信号ＬＯが‘Ｌ’レベル（オフレベル）となる期間ｔ１では、フローティング電圧ＶＳは、“ＶＰ−ＶｃｅＨ（ｓａｔ）”となる。高電位側電源電圧ＶＰは、例えば６００Ｖ等である。ＶｃｅＨ（ｓａｔ）は、ハイサイドトランジスタＴＨにおけるコレクタ・エミッタ間のオン電圧であり、ＩＧＢＴでは、例えば１．５Ｖ等の低い値となる。一方、ハイサイド出力信号ＨＯが‘Ｌ’レベル（オフレベル）でロウサイド出力信号ＬＯが‘Ｈ’レベル（オンレベル）となる期間ｔ３では、フローティング電圧ＶＳは、“ＶｃｅＬ（ｓａｔ）”となる。ＶｃｅＬ（ｓａｔ）は、ロウサイドトランジスタＴＬにおけるオン電圧（例えば１．５Ｖ等）である。
【００５３】
また、ハイサイド出力信号ＨＯが‘Ｌ’レベル（オフレベル）に遷移し、ロウサイド出力信号ＬＯが‘Ｈ’レベル（オンレベル）に遷移する期間ｔ２では、フローティング電圧ＶＳは、“ＶＰ−ＶｃｅＨ（ｓａｔ）”から“ＶｃｅＬ（ｓａｔ）”に向けて低下する。一方、ロウサイド出力信号ＬＯが‘Ｌ’レベル（オフレベル）に遷移し、ハイサイド出力信号ＨＯが‘Ｈ’レベル（オンレベル）に遷移する期間ｔ４では、フローティング電圧ＶＳは、“ＶｃｅＬ（ｓａｔ）”から“ＶＰ−ＶｃｅＨ（ｓａｔ）”に向けて上昇する。図２のブートストラップコンデンサＣＢは、概略的には、ロウサイドトランジスタＴＬがオンの期間ｔ３で電源電圧ＶＣＣに充電され、当該充電された電源電圧ＶＣＣを、ハイサイドトランジスタＴＨがオンの期間ｔ１でハイサイドドライバＤＶｈ等に供給する。
【００５４】
《ハイサイド領域周りのレイアウト構成》
図５は、図１および図２におけるハイサイド領域およびそのターミネーション領域周りの詳細なレイアウト構成例を示す平面図である。図５において、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２は、例えば、ｎ−型の半導体領域であり、ハイサイド領域ＡＲ＿ＨＶＢＫを囲むようにリング状に配置される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ２とロウサイド領域（図示せず）との境界部には、例えば、ｐ型の半導体領域である分離領域ＩＤＦ２が配置される。分離領域ＩＤＦ２は、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の外周に沿って配置され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２とロウサイド領域（図示せず）とを分離する。分離領域ＩＤＦ２には、低電位側電源電圧ＣＯＭが供給される。
【００５５】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ２には、レベルシフトトランジスタＭＮ１，ＭＮ２と、ポリシリコン配線で構成される２本のフィールドプレート配線ＦＰ１，ＦＰ２と、ポリシリコン配線で構成される抵抗素子Ｒｖｓとが形成される。この例では、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２に、分離領域ＩＤＦ２に連結されるリング状のパターンが設けられ、これによって３個の独立した領域が設けられる。その内の２個は、レベルシフトトランジスタＭＮ１，ＭＮ２の各形成領域ＡＲ＿ＭＮ１，ＡＲ＿ＭＮ２となり、残りの１個は、抵抗素子Ｒｖｓ用の領域ＡＲ＿Ｒｖｓとなる。
【００５６】
レベルシフトトランジスタＭＮ１の形成領域ＡＲ＿ＭＮ１には、ソース電極ＳＥ（ＭＮ１）と、ゲート層ＧＴ（ＭＮ１）と、ドレイン電極ＤＥ（ＭＮ１）とが配置される。同様に、レベルシフトトランジスタＭＮ２の形成領域ＡＲ＿ＭＮ２には、ソース電極ＳＥ（ＭＮ２）と、ゲート層ＧＴ（ＭＮ２）と、ドレイン電極ＤＥ（ＭＮ２）とが配置される。
【００５７】
フィールドプレート配線ＦＰ１は、少なくともレベルシフトトランジスタＭＮ１の形成領域ＡＲ＿ＭＮ１に配置され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の周回方向に沿って延伸し、かつ所定の境界ＤＤ１２，ＤＤ１で折り返しながらターミネーション領域ＡＲ＿ＴＲＭＢＫ２の内周側から外周側（また外周側から内周側）へ延伸する。そして、フィールドプレート配線ＦＰ１は、レベルシフトトランジスタＭＮ１の出力ノード（内周側に配置されるドレイン電極ＤＥ（ＭＮ１））と外周側に配置される分離領域ＩＤＦ２とを結合する。この際に、フィールドプレート配線ＦＰ１は、分離領域ＩＤＦ２にメタル配線ＭＬ１を介して結合される。
【００５８】
同様に、フィールドプレート配線ＦＰ２は、少なくともレベルシフトトランジスタＭＮ２の形成領域ＡＲ＿ＭＮ２に配置され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の周回方向に沿って延伸し、かつ所定の境界ＤＤ１２，ＤＤ２で折り返しながらターミネーション領域ＡＲ＿ＴＲＭＢＫ２の内周側から外周側（また外周側から内周側）へ延伸する。そして、フィールドプレート配線ＦＰ２は、レベルシフトトランジスタＭＮ２の出力ノード（内周側に配置されるドレイン電極ＤＥ（ＭＮ２））と外周側に配置される分離領域ＩＤＦ２とを結合する。この際に、フィールドプレート配線ＦＰ２は、分離領域ＩＤＦ２にメタル配線ＭＬ２を介して結合される。
【００５９】
抵抗素子Ｒｖｓ用の領域ＡＲ＿Ｒｖｓには、フローティング電圧ＶＳが供給されるメタル電極ＭＥｖｓが配置される。抵抗素子Ｒｖｓ（具体的にはポリシリコン配線）は、フィールドプレート配線ＦＰ１，ＦＰ２と同様に、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の周回方向に沿って延伸し、かつ所定の境界ＤＤ１，ＤＤ２で折り返しながらターミネーション領域ＡＲ＿ＴＲＭＢＫ２の内周側から外周側（また外周側から内周側）へ延伸する。
【００６０】
そして、抵抗素子Ｒｖｓは、内周側に配置されるメタル電極ＭＥｖｓ（すなわちフローティング電圧ＶＳ）と、外周側に配置される分離領域ＩＤＦ２（すなわち低電位側電源電圧ＣＯＭ）とを結合する。この際に、抵抗素子Ｒｖｓは、分離領域ＩＤＦ２にメタル配線ＭＬ３ａを介して結合される。さらに、抵抗素子Ｒｖｓにおける低電位側電源電圧ＣＯＭ側の端に近い箇所には、メタル配線ＭＬ３ｂの一端が結合される。当該メタル配線ＭＬ３ｂの他端は、図２に示した電圧検出回路ＶＤＥＴ１に結合される。
【００６１】
《電源印加領域周りのレイアウト構成》
図６は、図１および図２における電源印加領域およびそのターミネーション領域周りの詳細なレイアウト構成例を示す平面図である。図６において、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１は、例えば、ｎ−型の半導体領域であり、電源印加領域ＡＲ＿ＶＰを囲むようにリング状に配置される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ１とロウサイド領域（図示せず）との境界部には、例えば、ｐ型の半導体領域である分離領域ＩＤＦ１が配置される。分離領域ＩＤＦ１は、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１の外周に沿って配置され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１とロウサイド領域（図示せず）とを分離する。分離領域ＩＤＦ１には、低電位側電源電圧ＣＯＭが供給される。
【００６２】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ１には、ポリシリコン配線で構成される抵抗素子Ｒｖｐと、ポリシリコン配線で構成されるダミーフィールドプレート配線ＤＦＰとが形成される。抵抗素子Ｒｖｐは、抵抗素子Ｒｖｓの場合と同様に、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１の周回方向に沿って延伸し、かつ所定の境界ＤＤ３，ＤＤ４で折り返しながらターミネーション領域ＡＲ＿ＴＲＭＢＫ１の内周側から外周側（また外周側から内周側）へ延伸する。
【００６３】
そして、抵抗素子Ｒｖｐは、内周側に配置される電源印加領域ＡＲ＿ＶＰ（すなわち高電位側電源電圧ＶＰ）と、外周側に配置される分離領域ＩＤＦ１（すなわち低電位側電源電圧ＣＯＭ）とを結合する。この際に、抵抗素子Ｒｖｐは、電源印加領域ＡＲ＿ＶＰにメタル配線ＭＬ４ａを介して結合され、分離領域ＩＤＦ１にメタル配線ＭＬ４ｂを介して結合される。さらに、抵抗素子Ｒｖｐにおける低電位側電源電圧ＣＯＭ側の端に近い箇所には、メタル配線ＭＬ４ｃの一端が結合される。当該メタル配線ＭＬ４ｃの他端は、図２に示した電圧検出回路ＶＤＥＴ１に結合される。
【００６４】
ダミーフィールドプレート配線ＤＦＰは、抵抗素子Ｒｖｐと同様に、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１の周回方向に沿って延伸し、かつ所定の境界ＤＤ３，ＤＤ４で折り返しながらターミネーション領域ＡＲ＿ＴＲＭＢＫ１の内周側と外周側の間を延伸する。ダミーフィールドプレート配線ＤＦＰにおいて、内周側の一端は電源印加領域ＡＲ＿ＶＰにメタル配線ＭＬ６を介して結合され、外周側の他端は、分離領域ＩＤＦ１にメタル配線ＭＬ５を介して結合される。
【００６５】
ここで、図６の抵抗素子Ｒｖｐは、配線長および配線幅を含めて図５の抵抗素子Ｒｖｓと同様の構成を備える。また、図６における抵抗素子Ｒｖｐとメタル配線ＭＬ４ｃの結合点は、図５における抵抗素子Ｒｖｓとメタル配線ＭＬ３ｂの結合点と同様の位置に設けられる。ダミーフィールドプレート配線ＤＦＰは、抵抗素子Ｒｖｐと抵抗素子Ｒｖｓの加工条件を膜厚方向の段差等を含めて同等にするために設けられる。これらの結果、同一の半導体チップ内に形成される抵抗素子Ｒｖｐと抵抗素子Ｒｖｓは、ほぼ同一の分圧抵抗とみなせる。
【００６６】
一方、半導体チップ間では、製造ばらつきに伴い、例えば、ある半導体チップの抵抗素子Ｒｖｐと、別の半導体チップの抵抗素子Ｒｖｐとは、同一の分圧抵抗とみなし難いような場合がある。この場合、半導体チップ間で電圧検出精度のばらつきが生じ得る。そこで、図２の電圧検出回路ＶＤＥＴ１は、同一半導体チップ内の抵抗素子Ｒｖｐと抵抗素子Ｒｖｓとを用いた差動方式で電圧を検出する。その結果、このような半導体チップ間の製造ばらつきがある場合であっても、半導体チップ間の電圧検出精度のばらつきを抑制することが可能になる。
【００６７】
《レベルシフトトランジスタのデバイス構造》
図７は、図５におけるレベルシフトトランジスタ（Ａ−Ａ’間）の概略的な構造例を示す断面図である。図７において、ｐ型の半導体基板ＳＵＢ上には、ｎ型よりも不純物濃度が低いｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面（言い換えれば素子形成面）側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離領域ＩＤＦ２によって分離される。この分離されたエピタキシャル層ＥＰＩの一つは、ドリフト層ＬＤＲとなり、図５に示したレベルシフトトランジスタＭＮ１の形成領域ＡＲ＿ＭＮ１となる。
【００６８】
ロウサイド領域ＡＲ＿ＬＶＢＫ側の分離領域ＩＤＦ２の主面側には、ｐ型よりも不純物濃度が高いｐ＋型の拡散層ＤＦ１と、ｎ型よりも不純物濃度が高いｎ＋型のソース拡散層ＳＯとが配置される。拡散層ＤＦ１およびソース拡散層ＳＯは、共に、コンタクト層やメタル層からなるソース電極ＳＥに結合される。ソース電極ＳＥは、低電位側電源電圧ＣＯＭに結合される。ソース拡散層ＳＯとドリフト層ＬＤＲの間で、分離領域ＩＤＦ２の上部には、ゲート絶縁膜ＧＯＸを介して、ポリシリコン等で構成されるゲート層ＧＴが配置される。分離領域ＩＤＦ２におけるゲート絶縁膜ＧＯＸの直下は、チャネル領域となる。ゲート層ＧＴは、コンタクト層やメタル層からなるゲート電極ＧＥに結合される。
【００６９】
ドリフト層ＬＤＲの主面側で、ハイサイド領域ＡＲ＿ＨＶＢＫに近い側には、ｎ＋型のドレイン拡散層ＤＲが配置される。ドレイン拡散層ＤＲは、コンタクト層やメタル層からなるドレイン電極ＤＥに結合される。ドレイン電極ＤＥは、図示は省略されているが、ハイサイド領域ＡＲ＿ＨＶＢＫに形成される図２の抵抗素子Ｒ１を介してブート電源電圧ＶＢに結合される。
【００７０】
ドリフト層ＬＤＲの主面側で、ドレイン拡散層ＤＲとチャネル領域との間には、絶縁膜ＥＩＳが形成される。絶縁膜ＥＩＳの上部には、図５で述べたように、ポリシリコン配線となるフィールドプレート配線ＦＰ１が配置される。フィールドプレート配線ＦＰ１の一端は、ドレイン電極ＤＥに結合され、他端は、図示しない箇所で分離領域ＩＤＦ２に結合される。
【００７１】
ハイサイド領域ＡＲ＿ＨＶＢＫのエピタキシャル層ＥＰＩには、ハイサイド領域ＡＲ＿ＨＶＢＫに配置される各回路が形成される。当該エピタキシャル層ＥＰＩの主面側には、拡散層ＤＦ２が形成される。拡散層ＤＦ２は、ブート電源電圧ＶＢが印加されるメタル電極ＭＥｖｂに結合される。当該メタル電極ＭＥｖｂは、図示は省略されているが、ハイサイド領域ＡＲ＿ＨＶＢＫ上を延伸し、ハイサイド領域ＡＲ＿ＨＶＢＫの各回路に給電を行う。
【００７２】
また、ハイサイド領域ＡＲ＿ＨＶＢＫのエピタキシャル層ＥＰＩと半導体基板ＳＵＢとの境界部には、ハイサイド領域ＡＲ＿ＨＶＢＫの全面に延伸する埋め込み拡散層ＢＤＦ１が設けられる。当該埋め込み拡散層ＢＤＦ１は、半導体基板ＳＵＢとハイサイド領域ＡＲ＿ＨＶＢＫとを電気的に分離する役目を担う。なお、図示は省略されているが、ハイサイド領域ＡＲ＿ＨＶＢＫのエピタキシャル層ＥＰＩには、適宜、ｐ型のウェルが形成され、当該ｐ型のウェルの中に、ハイサイド領域ＡＲ＿ＨＶＢＫの各回路を構成するＮＭＯＳトランジスタが形成される。また、当該ｐ型のウェルは、フローティング電圧ＶＳに結合される。
【００７３】
ここで、ドリフト層ＬＤＲは、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２に属し、ハイサイド領域ＡＲ＿ＨＶＢＫとロウサイド領域ＡＲ＿ＬＶＢＫとの電位差を吸収する役目を担う。この例では、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の内周側に設けられるドレイン拡散層ＤＲには、フローティング電圧ＶＳとブート電源電圧ＶＢとの間で遷移する電圧（例えば、一時的に６００Ｖを超える電圧）が印加され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２の外周に沿って設けられる分離領域ＩＤＦ２には、低電位側電源電圧ＣＯＭが印加される。ドリフト層ＬＤＲは、これらの電位差を吸収する。また、分離領域ＩＤＦ２は、ターミネーション領域ＡＲ＿ＴＲＭＢＫ２とロウサイド領域ＡＲ＿ＬＶＢＫとを分離する。
【００７４】
フィールドプレート配線ＦＰ１は、前述したように、一端がドレイン電極ＤＥに結合され、他端が分離領域ＩＤＦ２（すなわち低電位側電源電圧ＣＯＭ）に結合される。その結果、フィールドプレートＦＰ１の電圧は、ドレイン電極ＤＥに近い側からソース電極ＳＥに近い側に向けて段階的に低下する。このような電圧勾配を持たせることによって、ドリフト層ＬＤＲに形成される空乏層の広がりを均一化すること等が可能になる。
【００７５】
《抵抗素子のデバイス構造》
図８は、図５における抵抗素子（Ｂ−Ｂ’間）の概略的な構造例を示す断面図である。図８において、図７の場合と同様に、ｐ型の半導体基板ＳＵＢ上には、ｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離領域ＩＤＦ２によって分離される。この分離されたエピタキシャル層ＥＰＩの一つは、図５に示した抵抗素子Ｒｖｓ用の領域ＡＲ＿Ｒｖｓとなる。
【００７６】
ロウサイド領域ＡＲ＿ＬＶＢＫ側の分離領域ＩＤＦ２の主面側には、ｐ＋型の拡散層ＤＦ１が配置される。拡散層ＤＦ１は、低電位側電源電圧ＣＯＭが印加されるメタル電極ＭＥｃｏｍに結合される。また、この例では、図７の場合と同様に、ゲート層ＧＴ等が設けられる。ゲート層ＧＴは、メタル電極ＭＥｃｏｍに結合され、ＭＯＳトランジスタのゲートとしての役目を担わないダミーゲートとなる。ダミーゲート等は、図７の構造例との段差を低減するために設けられる。
【００７７】
領域ＡＲ＿Ｒｖｓのエピタキシャル層ＥＰＩの主面側で、ハイサイド領域ＡＲ＿ＨＶＢＫに近い側には、ｎ＋型の拡散層ＤＦ３が配置される。拡散層ＤＦ３は、フローティング電圧ＶＳが印加されるメタル電極ＭＥｖｓに結合される。当該メタル電極ＭＥｖｓは、図示は省略されているが、ハイサイド領域ＡＲ＿ＨＶＢＫ上を延伸し、ハイサイド領域ＡＲ＿ＨＶＢＫの各回路に給電を行う。
【００７８】
領域ＡＲ＿Ｒｖｓのエピタキシャル層ＥＰＩの主面側で、拡散層ＤＦ３とロウサイド領域ＡＲ＿ＬＶＢＫ側の分離領域ＩＤＦ２との間には、絶縁膜ＥＩＳが形成される。絶縁膜ＥＩＳの上部には、図５で述べたように、ポリシリコン配線となる抵抗素子Ｒｖｓが配置される。抵抗素子Ｒｖｓの一端は、メタル電極ＭＥｖｓに結合され、他端は、図９に示す箇所で分離領域ＩＤＦ２に結合される。なお、ハイサイド領域ＡＲ＿ＨＶＢＫの構造に関しては、図７の場合と同様である。
【００７９】
図９は、図５における抵抗素子（Ｃ−Ｃ’間）の概略的な構造例を示す断面図である。
図９において、図７および図８の場合と同様に、ｐ型の半導体基板ＳＵＢ上には、ｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離領域ＩＤＦ２によって分離される。ただし、ここでは、分離領域ＩＤＦ２は、図７および図８の場合と異なり、ハイサイド領域ＡＲ＿ＨＶＢＫ側には設けられず、ロウサイド領域ＡＲ＿ＬＶＢＫ側のみに設けられる。
【００８０】
分離領域ＩＤＦ２の主面側には、ｐ＋型の拡散層ＤＦ１が配置される。拡散層ＤＦ１は、図５に示したメタル配線ＭＬ３ａに結合される。また、ここでも、図８の場合と同様に、ダミーゲート（ＧＴ）等が設けられる。エピタキシャル層ＥＰＩの主面側で、ハイサイド領域ＡＲ＿ＨＶＢＫに属する箇所には、ｎ＋型の拡散層ＤＦ２が配置される。拡散層ＤＦ２は、ブート電源電圧ＶＢが印加されるメタル電極ＭＥｖｂに結合される。当該メタル電極ＭＥｖｂは、ハイサイド領域ＡＲ＿ＨＶＢＫ上を延伸し、ハイサイド領域ＡＲ＿ＨＶＢＫの各回路に給電を行う。
【００８１】
エピタキシャル層ＥＰＩの主面側で、拡散層ＤＦ２と分離領域ＩＤＦ２との間には、絶縁膜ＥＩＳが形成される。絶縁膜ＥＩＳの上部には、図５で述べたように、ポリシリコン配線となる抵抗素子Ｒｖｓが配置される。抵抗素子Ｒｖｓの一端は、図８に示したようにメタル電極ＭＥｖｓに結合され、他端は、図９に示すように、メタル配線ＭＬ３ａを介して分離領域ＩＤＦ２（すなわち低電位側電源電圧ＣＯＭ）に結合される。また、ハイサイド領域ＡＲ＿ＨＶＢＫには、図７の場合と同様の埋め込み拡散層ＢＤＦ１が設けられる。
【００８２】
ここで、図８および図９に示されるように、抵抗素子Ｒｖｓの始点および終点の一方は、メタル電極ＭＥｖｓとの結合点となり、他方は、メタル配線ＭＬ３ａとの結合点となる。また、図５および図８では、分離領域ＩＤＦ２で囲まれる領域ＡＲ＿Ｒｖｓが設けられた。ただし、場合によっては、この領域ＡＲ＿Ｒｖｓを囲む分離領域ＩＤＦ２を削除し、併せて、図８の拡散層ＤＦ３を介したフローティング電圧ＶＳの給電経路を削除することも可能である。
【００８３】
すなわち、図８に示したように、抵抗素子Ｒｖｓは、エピタキシャル層ＥＰＩとは無関係に形成される。ただし、抵抗素子Ｒｖｓとエピタキシャル層ＥＰＩとの間に大きな電位差が生じると、絶縁膜ＥＩＳが破壊される恐れがある。このため、図８では、抵抗素子Ｒｖｓと同じフローティング電圧ＶＳを拡散層ＤＦ３を介してエピタキシャル層ＥＰＩに給電している。一方、図９に示したように、領域ＡＲ＿Ｒｖｓの外側の領域のエピタキシャル層ＥＰＩには、ブート電源電圧ＶＢが供給される。ブート電源電圧ＶＢとフローティング電圧ＶＳとは、電源電圧ＶＣＣ（例えば１５Ｖ等）レベルの電位差しかないため、通常、絶縁膜ＥＩＳの破壊は生じない。ただし、この場合、絶縁膜ＥＩＳには、常時、１５Ｖ程度の電圧が印加されることになるため、この観点では、図５および図８のような構成を用いることが望ましい。
【００８４】
図１０は、図６における抵抗素子（Ｄ−Ｄ’間）の概略的な構造例を示す断面図である。図１０において、図９の場合と同様に、ｐ型の半導体基板ＳＵＢ上には、ｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離領域ＩＤＦ１によって分離される。分離領域ＩＤＦ１は、ロウサイド領域ＡＲ＿ＬＶＢＫ側に設けられる。
【００８５】
分離領域ＩＤＦ１の主面側には、ｐ＋型の拡散層ＤＦ１が配置される。拡散層ＤＦ１は、低電位側電源電圧ＣＯＭが印加されるメタル電極ＭＥｃｏｍに結合される。また、ここでも、図９の場合と同様に、ダミーゲート（ＧＴ）等が設けられる。エピタキシャル層ＥＰＩの主面側で、電源印加領域ＡＲ＿ＶＰに属する箇所には、ｎ＋型の拡散層ＤＦ４が配置される。拡散層ＤＦ４は、図６に示したメタル配線ＭＬ４ａに結合される。メタル配線ＭＬ４ａは、例えば、電源印加領域ＡＲ＿ＶＰを覆うように延伸し、高電位側電源電圧ＶＰが印加される。
【００８６】
エピタキシャル層ＥＰＩの主面側で、拡散層ＤＦ４と分離領域ＩＤＦ１との間には、絶縁膜ＥＩＳが形成される。絶縁膜ＥＩＳの上部には、図６で述べたように、ポリシリコン配線となる抵抗素子Ｒｖｐが配置される。抵抗素子Ｒｖｐの一端は、図１０に示すように、メタル配線ＭＬ４ａ（すなわち高電位側電源電圧ＶＰ）に結合され、他端は、図示しない箇所で分離領域ＩＤＦ１（すなわち低電位側電源電圧ＣＯＭ）に結合される。この他端周りの構造は、図９の場合と同様であり、図９のメタル配線ＭＬ３ａを図６のメタル配線ＭＬ４ｂに置き換えたような構造となる。
【００８７】
また、電源印加領域ＡＲ＿ＶＰにおいて、エピタキシャル層ＥＰＩと半導体基板ＳＵＢとの境界部には、電源印加領域ＡＲ＿ＶＰの全面に延伸する埋め込み拡散層ＢＤＦ２が設けられる。当該埋め込み拡散層ＢＤＦ２は、半導体基板ＳＵＢと電源印加領域ＡＲ＿ＶＰとを電気的に分離する役目を担う。ここで、抵抗素子Ｒｖｐの始点および終点の一方は、メタル配線ＭＬ４ａとの結合点となり、他方は、メタル配線ＭＬ４ｂとの結合点となる。
【００８８】
以上のように、抵抗素子Ｒｖｓ，Ｒｖｐを形成する際には、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１，ＡＲ＿ＴＲＭＢＫ２を用いることが有益となる。比較例として、例えば、抵抗素子Ｒｖｓ，Ｒｖｐを、ポリシリコン配線によってロウサイド領域ＡＲ＿ＬＶＢＫに直接形成する方法が考えられる。この場合、抵抗素子Ｒｖｓ，Ｒｖｐには、６００Ｖ等の電圧が印加されるため、例えば、ポリシリコン配線と半導体基板（例えば０Ｖレベル）との間に極めて大きい膜厚の絶縁膜を設ける等、特殊な製造工程が必要とされる。
【００８９】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ１，ＡＲ＿ＴＲＭＢＫ２を用いることで、このような特殊な製造工程を用いずとも半導体チップ上に抵抗素子Ｒｖｓ，Ｒｖｐを搭載することが可能になる。さらに、抵抗素子Ｒｖｓ，Ｒｖｐは、図７〜図１０から判るように、レベルシフトトランジスタＭＮ１，ＭＮ２のフィールドプレート配線ＦＰ１，ＦＰ２を形成する工程と同じ製造工程で形成される。したがって、抵抗素子Ｒｖｓ，Ｒｖｐを形成するために新たな製造工程を追加する必要もなく、製造コスト等の観点からも有益な効果が得られる。
【００９０】
《抵抗素子の配置例》
図１１は、図２のドライバＩＣにおいて、図５および図６の抵抗素子の概略的な配置構成例を示す平面図である。図１１の例では、抵抗素子Ｒｖｐと抵抗素子ＲｖｓがドライバＩＣ（半導体チップ）ＤＶＩＣ１上で隣接するように、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１，ＡＲ＿ＴＲＭＢＫ２が配置されている。また、抵抗素子Ｒｖｐと抵抗素子Ｒｖｓは、ここでは、線対称のレイアウトとなるように配置されている。抵抗素子Ｒｖｐ，Ｒｖｓから引き出される各メタル配線（図５および図６のＭＬ３ｂ，ＭＬ４ｃ）は、ロウサイド領域ＡＲ＿ＬＶＢＫの電圧検出回路ＶＤＥＴ１に結合される。
【００９１】
このように、隣接配置や線対称のレイアウトを用いることで、抵抗素子Ｒｖｐと抵抗素子Ｒｖｓの同一性をより高精度に確保することが可能になる。なお、この例では、分離領域ＩＤＦ１と分離領域ＩＤＦ２は、ロウサイド領域ＡＲ＿ＬＶＢＫを挟んで隣接して配置される。ただし、場合によっては、この隣接箇所において、分離領域ＩＤＦ１，ＩＤＦ２を１個に共通化し、ロウサイド領域ＡＲ＿ＬＶＢＫを挟まずに配置するようなことも可能である。
【００９２】
以上、実施の形態１の半導体装置および電力制御装置を用いることで、代表的には、ドライバＩＣ（半導体装置）を含んだシステムにおける部品数の削減が可能になる。その結果、システムの小型化や低コスト化等が図れる。
【００９３】
（実施の形態２）
《電力制御装置（応用例［１］）の概略回路構成》
図１２は、本発明の実施の形態２による電力制御装置において、周辺部を含めた概略構成例を示す回路ブロック図である。図１２には、１個のパッケージで構成される電力制御装置ＰＣＤ１と、その外付け部品となる３個のブートストラップコンデンサＣＢ［１］〜ＣＢ［３］と、モータＭＴ等の負荷回路ＬＯＤとを含めた電子システムの構成例が示される。当該電子システムは、特に限定はされないが、インバータエアコンのモータＭＴ等を駆動する３相インバータシステムである。
【００９４】
電力制御装置ＰＣＤ１は、複数の外部ピンＰＮ１，ＰＮ２（ｕ，ｖ，ｗ）〜ＰＮ４（ｕ，ｖ，ｗ），ＰＮ６（ｕ，ｖ，ｗ），ＰＮ９（ｕ，ｖ，ｗ），ＰＮ１０を備える。また、電力制御装置ＰＣＤ１は、パッケージ内に、ドライバＩＣ（半導体装置）ＤＶＩＣ２と、３相のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］と、３相のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］と、３相のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］と、３相のロウサイド還流ダイオードＤｌ［１］〜Ｄｌ［３］とを備える。各トランジスタ（ＴＨ［１］〜ＴＨ［３］，ＴＬ［１］〜ＴＬ［３］）は、例えば、ＩＧＢＴ等である。各ダイオード（Ｄｈ［１］〜Ｄｈ［３］，Ｄｌ［１］〜Ｄｌ［３］）は、例えばＦＲＤ（Fast Recovery Diode）等である。
【００９５】
外部ピン（高電位側電源ピン）ＰＮ１０は、数百Ｖ等（代表的には６００Ｖ等）の高電位側電源電圧ＶＰに結合される。外部ピンＰＮ１は、例えば１５Ｖ等の電源電圧ＶＣＣに結合される。外部ピンＰＮ２（ｕ，ｖ，ｗ）には、それぞれ、３相（ｕ，ｖ，ｗ相）のハイサイド入力信号ＨＩＮ（ｕ，ｖ，ｗ）が入力される。外部ピンＰＮ３（ｕ，ｖ，ｗ）には、それぞれ、３相のロウサイド入力信号ＬＩＮ（ｕ，ｖ，ｗ）が入力される。
【００９６】
同様に、外部ピンＰＮ４（ｕ，ｖ，ｗ）は、それぞれ、３相（ｕ，ｖ，ｗ相）のブート電源電圧ＶＢ（［１］，［２］，［３］）に結合される。外部ピン（負荷駆動ピン）ＰＮ６（ｕ，ｖ，ｗ）は、それぞれ、３相のフローティング電圧ＶＳ（［１］，［２］，［３］）に結合される。また、外部ピンＰＮ６（ｕ，ｖ，ｗ）は、負荷回路ＬＯＤにも結合され、負荷回路ＬＯＤに向けてそれぞれ３相の負荷駆動信号ＰＯＵＴ（ｕ，ｖ，ｗ）を出力する。外部ピン（低電位側電源ピン）ＰＮ９（ｕ，ｖ，ｗ）は、共に、低電位側電源電圧ＣＯＭに結合される。外部ピンＰＮ９（ｕ，ｖ，ｗ）は、１個に共通化されてもよい。
【００９７】
ブートストラップコンデンサＣＢ（［１］，［２］，［３］）は、それぞれ、外部ピンＰＮ４（ｕ，ｖ，ｗ）と、外部ピンＰＮ６（ｕ，ｖ，ｗ）との間に設けられる。ハイサイドトランジスタＴＨ［１］およびハイサイド還流ダイオードＤｈ［１］は、ｕ相のハイサイドアームを構成し、外部ピンＰＮ１０と外部ピンＰＮ６ｕとの間に設けられる。ロウサイドトランジスタＴＬ［１］およびロウサイド還流ダイオードＤｌ［１］は、ｕ相のロウサイドアームを構成し、外部ピンＰＮ６ｕと外部ピンＰＮ９ｕとの間に設けられる。
【００９８】
同様に、ハイサイドトランジスタＴＨ［２］およびハイサイド還流ダイオードＤｈ［２］は、ｖ相のハイサイドアームを構成し、外部ピンＰＮ１０と外部ピンＰＮ６ｖとの間に設けられる。ロウサイドトランジスタＴＬ［２］およびロウサイド還流ダイオードＤｌ［２］は、ｖ相のロウサイドアームを構成し、外部ピンＰＮ６ｖと外部ピンＰＮ９ｖとの間に設けられる。ハイサイドトランジスタＴＨ［３］およびハイサイド還流ダイオードＤｈ［３］は、ｗ相のハイサイドアームを構成し、外部ピンＰＮ１０と外部ピンＰＮ６ｗとの間に設けられる。ロウサイドトランジスタＴＬ［３］およびロウサイド還流ダイオードＤｌ［３］は、ｗ相のロウサイドアームを構成し、外部ピンＰＮ６ｗと外部ピンＰＮ９ｗとの間に設けられる。
【００９９】
ドライバＩＣ（半導体装置）ＤＶＩＣ２は、図２に示したドライバＩＣ（ＤＶＩＣ１）内の各回路ブロックを、３相分備えたような構成となっている。言い換えれば、ドライバＩＣ（ＤＶＩＣ２）は、３相（ｕ，ｖ，ｗ相）のハイサイドトランジスタおよびロウサイドトランジスタの各相をそれぞれ駆動する３相の駆動回路領域を備える。ドライバＩＣ（ＤＶＩＣ２）は、３相の駆動回路領域のそれぞれに、ハイサイド駆動回路ＨＳＤＣ（［１］，［２］，［３］）、ロウサイド駆動回路ＬＳＤＣ（［１］，［２］，［３］）、レベルシフト回路ＬＳＣ（［１］，［２］，［３］）、入力信号処理回路ＬＧＣ（［１］，［２］，［３］）およびブートストラップ回路ＢＳＣ（［１］，［２］，［３］）を備える。
【０１００】
加えて、ドライバＩＣ（ＤＶＩＣ２）は、３相の駆動回路領域のそれぞれに、抵抗素子Ｒｖｓ（［１］，［２］，［３］）、ＮＭＯＳトランジスタＭＮｄｅｓ（［１］，［２］，［３］）および電圧検出回路ＶＤＥＴ１（［１］，［２］，［３］），ＶＤＥＴ２（［１］，［２］，［３］）を備える。さらに、ドライバＩＣ（ＤＶＩＣ２）は、３相毎の駆動回路領域に加えて、３相共通の回路領域を備える。当該３相共通の回路領域には、抵抗素子Ｒｖｐが形成される。電圧検出回路ＶＤＥＴ１（［１］，［２］，［３］）は、一方の入力が共に抵抗素子Ｒｖｐに結合され、他方の入力が抵抗素子Ｒｖｓ（［１］，［２］，［３］）にそれぞれ結合される。
【０１０１】
例えば、ｕ相の駆動回路領域において、図２に示したパッドＰＤ２〜ＰＤ４，ＰＤ６，ＰＤ９は、それぞれ、外部ピンＰＤ２ｕ〜ＰＤ４ｕ，ＰＤ６ｕ，ＰＤ９ｕに結合される。図２に示したパッドＰＤ５は、ハイサイドトランジスタＴＨ［１］のゲートに結合され、ｕ相のハイサイド出力信号ＨＯ［１］を出力する。図２に示したパッドＰＤ８は、ロウサイドトランジスタＴＬ［１］のゲートに結合され、ｕ相のロウサイド出力信号ＬＯ［１］を出力する。
【０１０２】
ｖ相およびｗ相の各駆動回路領域においても同様に、各相のパッドは、対応する外部ピンと、対応するトランジスタのゲートに結合される。また、各相共通のパッドとして、電源電圧ＶＣＣが印加される図２のパッドＰＤ１（およびＰＤ７）は、図１２の外部ピンＰＮ１に結合され、高電位側電源電圧ＶＰが印加される図２のパッドＰＤ１０は、図１２の外部ピンＰＮ１０に結合される。
【０１０３】
《半導体装置（応用例［１］）の概略レイアウト構成》
図１３は、図１２の電力制御装置において、ドライバＩＣの一部の概略的なレイアウト構成例を示す平面図である。図１３に示すドライバＩＣ（半導体装置）ＤＶＩＣ２は、１個の半導体チップで構成され、３相毎のターミネーション領域ＡＲ＿ＴＲＭＢＫ２（［１］，［２］，［３］）およびハイサイド領域ＡＲ＿ＨＶＢＫ（［１］，［２］，［３］）と、３相共通のターミネーション領域ＡＲ＿ＴＲＭＢＫ１および電源印加領域ＡＲ＿ＶＰとを備える。
【０１０４】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ２（［１］，［２］，［３］）には、それぞれ、抵抗素子Ｒｖｓ（［１］，［２］，［３］）が形成され、ターミネーション領域ＡＲ＿ＴＲＭＢＫ１には、抵抗素子Ｒｖｐが形成される。ロウサイド領域ＡＲ＿ＬＶＢＫには、３相毎の電圧検出回路ＶＤＥＴ１（［１］，［２］，［３］）が配置される。電圧検出回路ＶＤＥＴ１（［１］，［２］，［３］）は、一方の入力が共に抵抗素子Ｒｖｐに結合され、他方の入力が抵抗素子Ｒｖｓ（［１］，［２］，［３］）にそれぞれ結合される。
【０１０５】
このように、ドライバＩＣ（ＤＶＩＣ２）が複数相のトランジスタを駆動するＩＣの場合、複数相で共通にターミネーション領域ＡＲ＿ＴＲＭＢＫ１および電源印加領域ＡＲ＿ＶＰを設けることができる。その結果、チップ面積のオーバヘッドを抑制できる。また、このようなドライバＩＣでは、図１１の場合のように、抵抗素子Ｒｖｐと抵抗素子Ｒｖｓ（［１］，［２］，［３］）を隣接して配置することは困難となり得るが、同一の半導体チップ内であれば、各抵抗素子Ｒｖｐ，Ｒｖｓ（［１］，［２］，［３］）は、ほぼ同一性を保つことができる。図１３の例では、同一性をより高めるため、各抵抗素子Ｒｖｐ，Ｒｖｓ（［１］，［２］，［３］）は、同じ向きとなるように配置される。
【０１０６】
以上、実施の形態２の半導体装置および電力制御装置を用いることで、実施の形態１で述べた各種効果を、チップ面積のオーバヘッドを抑制しつつ得ることが可能になる。なお、ここでは、３相を駆動するドライバＩＣを示したが、勿論、２相を駆動するドライバＩＣ等であっても、同様の効果が得られる。
【０１０７】
（実施の形態３）
《電力制御装置（応用例［２］）の概略回路構成》
図１４は、本発明の実施の形態３による電力制御装置において、周辺部を含めた概略構成例を示す回路ブロック図である。図１４には、図１２の場合と同様に、１個のパッケージで構成される電力制御装置ＰＣＤ２と、その外付け部品となる３個のブートストラップコンデンサＣＢ［１］〜ＣＢ［３］と、負荷回路ＬＯＤとを含めた電子システムの構成例が示される。ただし、図１４の電力制御装置ＰＣＤ２は、図１２の電力制御装置ＰＣＤ１と異なり、３相をそれぞれ駆動する３個のドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））を搭載している。これ以外の構成に関しては、図１２の場合と同様であるため、詳細な説明は省略する。
【０１０８】
ドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））のそれぞれは、図２のドライバＩＣ（ＤＶＩＣ１）と同様の構成を備える。その結果、ドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））は、図１２の場合と異なり、抵抗素子Ｒｖｐ（［１］，［２］，［３］）を個別に備え、これに応じて、高電位側電源電圧ＶＰに結合される高電位側電源パッド（図２のＰＤ１０）を個別に備える。当該ドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））の高電位側電源パッドは、パッケージ内で外部ピンＰＮ１０に共通に結合される。また、ドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））は、電源電圧ＶＣＣが供給される外部ピンＰＮ１に結合するためのパッド（図２のＰＤ１）も個別に備えている。
【０１０９】
《電力制御装置（応用例［２］）の概略パッケージ構成》
図１５は、図１４の電力制御装置の概略的なパッケージ構成例を示す平面図である。図１５に示す電力制御装置ＰＣＤ２は、複数のリードフレームＬＦｖｐ，ＬＦｕ，ＬＦｖ，ＬＦｗ，ＬＦｄｖと、図１４に示した各外部ピンにそれぞれ対応する複数のリードＬＤとを備え、これらがエポキシ樹脂等のパッケージＰＫＧによって封止された構成となっている。リードＬＤの一部は、リードフレームＬＦｖｐ，ＬＦｕ，ＬＦｖ，ＬＦｗ，ＬＦｄｖと一体化される。
【０１１０】
リードフレームＬＦｄｖには、３個のドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））が搭載される。リードフレームＬＦｄｖには、例えば、接地電源電圧ＧＮＤが供給される。リードフレームＬＦｖｐは、高電位側電源電圧ＶＰに結合される外部ピン（リードＬＤ）ＰＮ１０と一体化されている。リードフレームＬＦｖｐには、３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］と、３個のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］とが搭載される。
【０１１１】
リードフレームＬＦｕは、ｕ相の負荷駆動信号ＰＯＵＴｕを出力する外部ピンＰＮ６ｕと一体化されている。リードフレームＬＦｕには、ロウサイドトランジスタＴＬ［１］と、ロウサイド還流ダイオードＤｌ［１］とが搭載される。リードフレームＬＦｖは、ｖ相の負荷駆動信号ＰＯＵＴｖを出力する外部ピンＰＮ６ｖと一体化されている。リードフレームＬＦｖには、ロウサイドトランジスタＴＬ［２］と、ロウサイド還流ダイオードＤｌ［２］とが搭載される。リードフレームＬＦｗは、ｗ相の負荷駆動信号ＰＯＵＴｗを出力する外部ピンＰＮ６ｗと一体化されている。リードフレームＬＦｗには、ロウサイドトランジスタＴＬ［３］と、ロウサイド還流ダイオードＤｌ［３］とが搭載される。
【０１１２】
３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］および３個のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］のそれぞれは、リードフレームへの搭載面（すなわち裏面）をコレクタパッドとし、表面にエミッタパッドＥＰおよびゲートパッドＧＰが配置される縦型のデバイス構造を備える。また、３個のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］および３個のロウサイド還流ダイオードＤｌ［１］〜Ｄｌ［３］のそれぞれは、リードフレームへの搭載面（すなわち裏面）をカソードパッドとし、表面にアノードパッドＡＮＰが配置される縦型のデバイス構造を持つ。
【０１１３】
ハイサイドトランジスタＴＨ［１］のエミッタパッドＥＰと、ハイサイド還流ダイオードＤｈ［１］のアノードパッドＡＮＰと、外部ピンＰＮ６ｕとは、ボンディングワイヤＢＷを介して結合される。同様に、ハイサイドトランジスタＴＨ［２］のエミッタパッド、ハイサイド還流ダイオードＤｈ［２］のアノードパッドおよび外部ピンＰＮ６ｖは、共通に結合され、ハイサイドトランジスタＴＨ［３］のエミッタパッド、ハイサイド還流ダイオードＤｈ［３］のアノードパッドおよび外部ピンＰＮ６ｗは、共通に結合される。
【０１１４】
ロウサイドトランジスタＴＬ［１］のエミッタパッドＥＰと、ロウサイド還流ダイオードＤｌ［１］のアノードパッドＡＮＰと、外部ピンＰＮ９ｕとは、ボンディングワイヤＢＷを介して結合される。同様に、ロウサイドトランジスタＴＬ［２］のエミッタパッド、ロウサイド還流ダイオードＤｌ［２］のアノードパッドおよび外部ピンＰＮ９ｖは、共通に結合され、ロウサイドトランジスタＴＬ［３］のエミッタパッド、ロウサイド還流ダイオードＤｌ［３］のアノードパッドおよび外部ピンＰＮ９ｗは、共通に結合される。
【０１１５】
ドライバＩＣ（ＤＶＩＣ１［１］）のハイサイド領域ＡＲ＿ＨＶＢＫは、ハイサイドトランジスタＴＨ［１］のエミッタパッドＥＰ（すなわちフローティング電圧ＶＳ［１］）およびゲートパッドＧＰにそれぞれボンディングワイヤＢＷを介して結合される。当該ハイサイド領域ＡＲ＿ＨＶＢＫは、当該ゲートパッドＧＰへハイサイド出力信号ＨＯ［１］を出力する。また、当該ハイサイド領域ＡＲ＿ＨＶＢＫは、加えて、外部端子ＰＮ４ｕ（すなわちブート電源電圧ＶＢ［１］）にボンディングワイヤＢＷを介して結合される。
【０１１６】
ドライバＩＣ（ＤＶＩＣ１［１］）の電源印加領域ＡＲ＿ＶＰ（具体的には、例えば図１０のメタル配線ＭＬ４ａ）は、ボンディングワイヤＢＷを介してリードフレームＬＦｖｐに結合される。ドライバＩＣ（ＤＶＩＣ１［１］）のロウサイド領域ＡＲ＿ＬＶＢＫは、ロウサイドトランジスタＴＬ［１］のゲートパッドＧＰにボンディングワイヤＢＷを介して結合され、当該ゲートパッドＧＰへロウサイド出力信号ＬＯ［１］を出力する。当該ロウサイド領域ＡＲ＿ＬＶＢＫは、加えて、外部端子ＰＮ１ｕ，ＰＮ２ｕ，ＰＮ３ｕ（すなわち電源電圧ＶＣＣ、ハイサイド入力信号ＨＩＮｕ、ロウサイド入力信号ＬＩＮｕ）にそれぞれボンディングワイヤＢＷを介して結合される。
【０１１７】
ドライバＩＣ（ＤＶＩＣ１［２］，ＤＶＩＣ１［３］）の各配線についても、ドライバＩＣ（ＤＶＩＣ１［１］）の場合と同様である。簡単に説明すると、ドライバＩＣ（ＤＶＩＣ１［２］）のハイサイド領域ＡＲ＿ＨＶＢＫは、ハイサイドトランジスタＴＨ［２］のエミッタパッドおよびゲートパッドに結合され、加えて、外部端子ＰＮ４ｖ（すなわちブート電源電圧ＶＢ［２］）に結合される。ドライバＩＣ（ＤＶＩＣ１［２］）の電源印加領域ＡＲ＿ＶＰは、リードフレームＬＦｖｐに結合される。ドライバＩＣ（ＤＶＩＣ１［２］）のロウサイド領域ＡＲ＿ＬＶＢＫは、ロウサイドトランジスタＴＬ［２］のゲートパッドと、外部端子ＰＮ１ｖ，ＰＮ２ｖ，ＰＮ３ｖ（すなわち電源電圧ＶＣＣ、ハイサイド入力信号ＨＩＮｖ、ロウサイド入力信号ＬＩＮｖ）とにそれぞれ結合される。
【０１１８】
同様に、ドライバＩＣ（ＤＶＩＣ１［３］）のハイサイド領域ＡＲ＿ＨＶＢＫは、ハイサイドトランジスタＴＨ［３］のエミッタパッドおよびゲートパッドに結合され、加えて、外部端子ＰＮ４ｗ（すなわちブート電源電圧ＶＢ［３］）に結合される。ドライバＩＣ（ＤＶＩＣ１［３］）の電源印加領域ＡＲ＿ＶＰは、リードフレームＬＦｖｐに結合される。ドライバＩＣ（ＤＶＩＣ１［３］）のロウサイド領域ＡＲ＿ＬＶＢＫは、ロウサイドトランジスタＴＬ［３］のゲートパッドと、外部端子ＰＮ１ｗ，ＰＮ２ｗ，ＰＮ３ｗ（すなわち電源電圧ＶＣＣ、ハイサイド入力信号ＨＩＮｗ、ロウサイド入力信号ＬＩＮｗ）とにそれぞれ結合される。
【０１１９】
以上、実施の形態３の半導体装置および電力制御装置ＰＣＤ２を用いることで、実施の形態１の場合と同様に、ドライバＩＣ（半導体装置）を含んだシステムにおける部品数の削減が可能になる。具体的に説明すると、比較例として、図１６のようなドライバＩＣ（ＤＶＩＣ’）を用いる場合、システム内に、高耐圧のダイオードＤｄｅｓｈ，Ｄｄｅｓｌ等の部品を３相分設ける必要がある。図１４のドライバＩＣ（ＤＶＩＣ１（［１］，［２］，［３］））を用いると、このような部品が不要となる。
【０１２０】
さらに、図１６のようなドライバＩＣ（ＤＶＩＣ’）を用いる場合、ダイオードＤｄｅｓｈ，Ｄｄｅｓｌ等の部品に伴い、図１４および図１５のような１個のパッケージＰＫＧ（すなわち１個の部品）である電力制御装置ＰＣＤ２を構築すること自体が困難となる場合がある。具体的に説明すると、高耐圧のダイオードＤｄｅｓｈ，Ｄｄｅｓｌ等の部品は、通常、パッケージＰＫＧに混載し難い。このため、一つの方法として、ドライバＩＣ部品、高耐圧ダイオード部品、各アーム（ＨＡ，ＬＡ）部品等を適宜組み合わせる方法が挙げられる。また、別の方法として、パッケージに外付け部品接続用の外部ピン（すなわち一旦パッケージ外に出したのち再びパッケージ内に戻すための２個の外部ピン）を多く設け、そこにダイオードＤｄｅｓｈ，Ｄｄｅｓｌ等の部品を接続する方法が挙げられる。
【０１２１】
しかし、このような方法では、部品数を十分に削減することは困難であり、システムの小型化や低コスト化が図れない場合がある。また、外部ピンの増加も、システムの大型化やコストの増大を招く恐れがある。そこで、実施の形態のドライバＩＣを用いて、図１４および図１５に示したように、電力制御装置ＰＣＤ２を１個のパッケージＰＫＧで構築することが有益となる。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【０１２３】
例えば、図１および図２に示したドライバＩＣ（ＤＶＩＣ１）は、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬを駆動するＩＣであったが、特にこれに限定されず、例えば、ハイサイドトランジスタＴＨのみを駆動するＩＣであってもよい。この場合、図１においてパッドＰＤ８は不要であり、図２において、ロウサイド駆動回路ＬＳＤＣおよびパッドＰＤ３，ＰＤ７，ＰＤ８は不要である。この際には、電圧検出回路ＶＤＥＴ２からの異常検出信号ＦＤＥＴ２は、例えば、入力信号処理回路ＬＧＣを介してＩＣ外部（例えば、ロウサイド入力信号ＬＩＮを出力するマイコン等）へ出力される。また、図１２の電力制御装置ＰＣＤ１や図１４の電力制御装置ＰＣＤ２も同様に、各相のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］や、ロウサイド駆動回路ＬＳＤＣ［１］〜ＬＳＤＣ［３］を備えない構成であってもよい。
【０１２４】
《付記》
（１）実施の形態の半導体装置は、外部に配置され、高電位側電源電圧とフローティング電圧との間に結合されるハイサイドトランジスタを駆動し、一つの半導体チップで構成される。当該半導体装置は、高電位側電源パッドと、フローティングパッドと、低電位側電源パッドと、第１および第２の抵抗素子と、電圧検出回路とを有する。高電位側電源パッドは、高電位側電源電圧に結合され、フローティングパッドは、フローティング電圧に結合され、低電位側電源パッドは、低電位側電源電圧に結合される。第１の抵抗素子は、両端が高電位側電源電圧と低電位側電源電圧とにそれぞれ結合され、第２の抵抗素子は、両端がフローティング電圧と低電位側電源電圧とにそれぞれ結合される。電圧検出回路は、第１の抵抗素子によって抵抗分圧される電圧と、第２の抵抗素子によって抵抗分圧される電圧との差電圧を検出する。
【０１２５】
（２）上記（１）の半導体装置は、さらに、電源印加領域と、ハイサイド領域と、ロウサイド領域と、第１および第２のターミネーション領域と、第１および第２の分離領域と、ハイサイドドライバを有する。電源印加領域には、高電位側電源電圧が印加され、ハイサイド領域には、フローティング電圧を基準として第１の電源電圧で動作する回路が形成され、ロウサイド領域には、低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成される。第１のターミネーション領域は、電源印加領域を囲むようにリング状に配置され、第２のターミネーション領域は、ハイサイド領域を囲むようにリング状に配置される。第１の分離領域は、第１のターミネーション領域の外周に沿って配置され、第１のターミネーション領域とロウサイド領域とを分離する。第２の分離領域は、第２のターミネーション領域の外周に沿って配置され、第２のターミネーション領域とロウサイド領域とを分離する。ハイサイドドライバは、ハイサイド領域に形成され、ハイサイドトランジスタを駆動する。そして、第１の抵抗素子は、第１のターミネーション領域に形成され、第２の抵抗素子は、第２のターミネーション領域に形成され、電圧検出回路は、ロウサイド領域に形成される。
【０１２６】
（３）上記（２）の半導体装置において、第１の分離領域には、低電位側電源電圧が供給され、第１の抵抗素子は、電源印加領域と第１の分離領域とを結合するポリシリコン配線で形成される。
【０１２７】
（４）実施の形態の半導体装置は、外部に配置され、高電位側電源電圧とフローティング電圧との間に結合されるハイサイドトランジスタを駆動し、一つの半導体チップで構成される。当該半導体装置は、フローティングパッドと、低電位側電源パッドと、ハイサイド領域と、ロウサイド領域と、第２のターミネーション領域と、第２の分離領域と、ハイサイドドライバと、レベルシフトトランジスタと、第２の抵抗素子と、電圧検出回路とを有する。フローティングパッドは、フローティング電圧に結合され、低電位側電源パッドは、低電位側電源電圧に結合される。ハイサイド領域には、フローティング電圧を基準として第１の電源電圧で動作する回路が形成され、ロウサイド領域には、低電位側電源電圧を基準として第２の電源電圧で動作する回路が形成される。第２のターミネーション領域は、ハイサイド領域を囲むようにリング状に配置される。第２の分離領域は、第２のターミネーション領域の外周に沿って配置され、第２のターミネーション領域とロウサイド領域とを分離する。ハイサイドドライバは、ハイサイド領域に形成され、ハイサイドトランジスタを駆動する。レベルシフトトランジスタは、第２のターミネーション領域に形成され、ロウサイド領域で生成され低電位側電源電圧を基準とする信号を、フローティング電圧を基準とする信号に変換してハイサイド領域へ出力する。第２の抵抗素子は、第２のターミネーション領域に形成され、ハイサイド領域で使用されるフローティング電圧と第２の分離領域とに両端がそれぞれ結合される。電圧検出回路は、ロウサイド領域に形成され、第２の抵抗素子によって抵抗分圧される電圧を検出する。
【符号の説明】
【０１２８】
ＡＲ＿ＨＶＢＫ  ハイサイド領域
ＡＲ＿ＬＶＢＫ  ロウサイド領域
ＡＲ＿ＭＮ  レベルシフトトランジスタの形成領域
ＡＲ＿ＴＲＭＢＫ  ターミネーション領域
ＡＲ＿ＶＰ  電源印加領域
ＢＷ  ボンディングワイヤ
ＣＯＭ  低電位側電源電圧
ＤＤ  境界
ＤＥ  ドレイン電極
ＤＶＩＣ  ドライバＩＣ（半導体装置）
ＤＶｈ  ハイサイドドライバ
ＤＶｌ  ロウサイドドライバ
ＦＰ  フィールドプレート配線
ＧＥ  ゲート電極
ＧＴ  ゲート層
ＩＤＦ  分離領域
ＬＤ  リード
ＬＦ  リードフレーム
ＭＥ  メタル電極
ＭＬ  メタル配線
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ（レベルシフトトランジスタ）
ＯＵＴ  負荷駆動ピン
ＰＣＤ  電力制御装置
ＰＤ  パッド
ＰＫＧ  パッケージ
ＰＮ  外部ピン
Ｒｖｐ，Ｒｖｓ  抵抗素子
ＳＥ  ソース電極
ＴＨ  ハイサイドトランジスタ
ＴＬ  ロウサイドトランジスタ
ＶＢ  ブート電源電圧
ＶＣＣ  電源電圧
ＶＤＥＴ  電圧検出回路
ＶＰ  高電位側電源電圧
【図１】
2018046685.tif 000003
【図２】
2018046685.tif 000004
【図３】
2018046685.tif 000005
【図４】
2018046685.tif 000006
【図５】
2018046685.tif 000007
【図６】
2018046685.tif 000008
【図７】
2018046685.tif 000009
【図８】
2018046685.tif 000010
【図９】
2018046685.tif 000011
【図１０】
2018046685.tif 000012
【図１１】
2018046685.tif 000013
【図１２】
2018046685.tif 000014
【図１３】
2018046685.tif 000015
【図１４】
2018046685.tif 000016
【図１５】
2018046685.tif 000017
【図１６】
2018046685.tif 000018