(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ上に絶縁層ＢＸと半導体層ＳＭと絶縁膜ＺＭ１とが積層され、溝ＴＲに素子分離領域ＳＴが埋め込まれた基板を準備する。バルク領域１Ｂの絶縁膜ＺＭ１をドライエッチングにより除去してから、バルク領域１Ｂの半導体層ＳＭをドライエッチングにより除去した後、バルク領域１Ｂの絶縁層ＢＸをドライエッチングにより薄くする。ＳＯＩ領域１Ａの半導体基板ＳＢにイオン注入により第１半導体領域を形成し、バルク領域１Ｂの半導体基板ＳＢにイオン注入により第２半導体領域を形成する。その後、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをウェットエッチングにより除去する。その後、ＳＯＩ領域１Ａの半導体層ＳＭに第１トランジスタを形成し、バルク領域１Ｂの半導体基板ＳＢに第２トランジスタを形成する。【選択図】図９
2018046234.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、
ここで、前記絶縁層と前記第１絶縁膜と前記素子分離領域とは同じ材料からなり、
（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記第１絶縁膜をドライエッチングにより除去して前記第２領域の前記半導体層を露出させる工程、
（ｄ）前記（ｃ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記半導体層をドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、
（ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記絶縁層をドライエッチングして、前記第２領域の前記絶縁層の厚さを薄くする工程、
（ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成し、前記第２領域の前記半導体基板に不純物をイオン注入して第２半導体領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをウェットエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、
（ｉ）前記（ｈ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程とでは、使用するエッチングガスが相違し、
前記（ｄ）工程と前記（ｅ）工程とでは、使用するエッチングガスが相違している、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１絶縁膜に比べて前記半導体層がエッチングされにくい条件で、前記第２領域の前記第１絶縁膜をドライエッチングにより除去して前記第２領域の前記半導体層を露出させ、
前記（ｄ）工程では、前記半導体層に比べて前記絶縁層がエッチングされにくい条件で、前記第２領域の前記半導体層をドライエッチングにより除去して前記第２領域の前記絶縁層を露出させ、
前記（ｄ）工程のエッチング条件を用いた場合の前記絶縁層のエッチング速度よりも、前記（ｅ）工程のエッチング条件を用いた場合の前記絶縁層のエッチング速度が大きい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程および前記（ｅ）工程では、それぞれ、異方性のドライエッチングが行われ、
前記（ｄ）工程では、等方性のドライエッチングが行われる、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程における前記第１絶縁膜のエッチング速度よりも、前記（ｅ）工程における前記絶縁層のエッチング速度が小さい、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜と前記絶縁層と前記素子分離領域とは、酸化シリコンからなる、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記半導体層は、シリコンからなる、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
平面視において、前記第１領域と前記第２領域との境界には、前記素子分離領域が配置されている、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記基板において、前記第１絶縁膜は前記絶縁層よりも薄い、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２領域の前記絶縁層の厚さが前記第１領域の前記第１絶縁膜の厚さと同じになるように、前記第２領域の前記絶縁層をドライエッチングして前記第２領域の前記絶縁層の厚さを薄くする、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板と、前記半導体基板上の前記絶縁層と、前記絶縁層上の前記半導体層と、前記半導体層上の前記第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とを有する前記基板を準備する工程、
（ａ２）前記（ａ１）工程後、前記第２絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する前記溝を形成する工程、
（ａ３）前記（ａ２）工程後、前記第２絶縁膜上に、前記溝内を埋めるように、第３絶縁膜を形成する工程、
（ａ４）前記（ａ３）工程後、前記溝の外部の前記第３絶縁膜を除去し、前記溝内に、前記第３絶縁膜からなる前記素子分離領域を形成する工程、
（ａ５）前記（ａ４）工程後、前記第２絶縁膜をエッチングにより除去する工程、
を有し、
前記第２絶縁膜は、前記第１絶縁膜とは異なる材料からなる、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記絶縁層と前記第１絶縁膜と前記第３絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜は、窒化シリコンからなり、
前記（ａ４）工程では、前記第３絶縁膜を研磨することにより、前記溝の外部の前記第３絶縁膜を除去し、前記溝内に前記第３絶縁膜からなる前記素子分離領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記第１半導体領域は、前記第１トランジスタのしきい値電圧を制御するために形成される、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程では、平面視において前記第１領域の前記半導体層に隣接する領域の前記素子分離領域にも、前記不純物が注入される、半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程を終了した段階での前記第２領域の前記絶縁層の厚さは、３ｎｍ以上である、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２領域の前記絶縁層のエッチング厚みは、３ｎｍ以上である、半導体装置の製造方法。
【請求項１７】
（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、
ここで、前記絶縁層と前記第１絶縁膜と前記素子分離領域とは、酸化シリコンからなり、
（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第１絶縁膜に比べて前記半導体層がエッチングされにくい条件で、前記第２領域の前記第１絶縁膜をドライエッチングにより除去して前記第２領域の前記半導体層を露出させる工程、
（ｄ）前記（ｃ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記半導体層に比べて前記絶縁層がエッチングされにくい条件で、前記第２領域の前記半導体層をドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、
（ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記絶縁層をドライエッチングして、前記第２領域の前記絶縁層の厚さを薄くする工程、
（ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成し、前記第２領域の前記半導体基板に不純物をイオン注入して第２半導体領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをウェットエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、
（ｉ）前記（ｈ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、
を有し、
前記（ｃ）工程と前記（ｄ）工程とでは、使用するエッチングガスが相違し、
前記（ｄ）工程と前記（ｅ）工程とでは、使用するエッチングガスが相違し、
前記（ｄ）工程のエッチング条件を用いた場合の前記絶縁層のエッチング速度よりも、前記（ｅ）工程のエッチング条件を用いた場合の前記絶縁層のエッチング速度が大きい、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記基板において、前記絶縁層は前記第１絶縁膜よりも厚く、
前記（ｅ）工程では、前記第２領域の前記絶縁層の厚さが前記第１領域の前記第１絶縁膜の厚さと同じになるように、前記第２領域の前記絶縁層をドライエッチングして前記第２領域の前記絶縁層の厚さを薄くする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
【０００３】
特開２００２−９１４４号公報（特許文献１）、特開２００４−３６３１２１号公報（特許文献２）、特開２００６−２２２３２９号公報（特許文献３）および特表２００７−５２６６５２号公報（特許文献４）には、ＳＴＩを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−９１４４号公報
【特許文献２】特開２００４−３６３１２１号公報
【特許文献３】特開２００６−２２２３２９号公報
【特許文献４】特表２００７−５２６６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＯＩ基板を用いて製造する半導体装置において、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、を有する。前記絶縁層と前記第１絶縁膜と前記素子分離領域とは同じ材料からなる。半導体装置の製造方法は、更に、（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、を有する。半導体装置の製造方法は、更に、（ｃ）前記（ｂ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記第１絶縁膜をドライエッチングにより除去して前記第２領域の前記半導体層を露出させる工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記半導体層をドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、を有する。半導体装置の製造方法は、更に、（ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記絶縁層をドライエッチングして、前記第２領域の前記絶縁層の厚さを薄くする工程、（ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記（ｆ）工程後、前記第１領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成し、前記第２領域の前記半導体基板に不純物をイオン注入して第２半導体領域を形成する工程、を有する。半導体装置の製造方法は、更に、（ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをウェットエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、を有する。半導体装置の製造方法は、更に、（ｉ）前記（ｈ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、を有する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図２】図１に続く半導体装置の製造工程を示すプロセスフロー図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３と同じ半導体装置の製造工程中の要部平面図である。
【図２５】図２３と同じ半導体装置の製造工程中の要部平面図である。
【図２６】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】検討例の半導体装置の製造工程を示すプロセスフロー図である。
【図３９】検討例の半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く検討例の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図３〜図３７は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図または要部平面図である。なお、図３〜図３７のうち、図３〜図２３および図２６〜図３７は要部断面図であり、図２４および図２５は要部平面図である。
【００１４】
まず、図３に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する（図１のステップＳ１）。
【００１５】
ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
【００１６】
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００〜７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０〜３０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸはＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１５〜２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
【００１７】
なお、ＳＯＩ基板１は、半導体装置が完成するまでＳＯＩ構造が維持される領域（平面領域）であるＳＯＩ領域１Ａと、後で半導体層ＳＭおよび絶縁層ＢＸが除去されてＳＯＩ構造ではなくなる領域（平面領域）であるバルク領域１Ｂとを有している。ＳＯＩ領域１Ａとバルク領域１Ｂとは、互いに異なる領域（平面領域）である。また、ＳＯＩ構造という場合に、絶縁層上の半導体層には、シリコン層（単結晶シリコン層）を好適に用いることができるが、これに限定されるものではなく、シリコン単結晶以外の半導体層を用いる場合もあり得る。
【００１８】
また、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板ＳＢの上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
【００１９】
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコン（Ｓｉ）の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板１を形成してもよい。貼り合わせ法では、例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコン（Ｓｉ）からなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することもできる。
【００２０】
次に、図４に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの上面上に、絶縁膜（パッド絶縁膜）ＺＭ１を形成する（図１のステップＳ２）。絶縁膜ＺＭ１は、絶縁層ＢＸと同じ材料からなる。絶縁層ＢＸが酸化シリコンからなる場合は、絶縁膜ＺＭ１も酸化シリコンからなる。絶縁膜ＺＭ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜ＺＭ１の形成膜厚は、後述のステップＳ１１を終了した段階のバルク領域１Ｂの絶縁層ＢＸの厚さとほぼ同じ値に設定しておくことが好ましく、例えば３〜１５ｎｍ程度とすることができる。このため、絶縁膜ＺＭ１の形成膜厚は、絶縁層ＢＸの厚さよりも薄いことが好ましい。
【００２１】
次に、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成する（図１のステップＳ３）。絶縁膜ＺＭ２は、絶縁膜ＺＭ１とは異なる材料からなる。絶縁層ＢＸおよび絶縁膜ＺＭ１が酸化シリコンからなる場合は、絶縁膜ＺＭ２は窒化シリコンからなることが好ましい。また、絶縁膜ＺＭ２は、後述の絶縁膜ＺＭ３とも異なる材料からなる。絶縁膜ＺＭ２は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ２の形成膜厚は、例えば８０〜１２０ｎｍ程度とすることができる。
【００２２】
ここまでの工程（ステップＳ１〜Ｓ３）により、半導体基板ＳＢと、半導体基板ＳＢ上の絶縁層ＢＸと、絶縁層ＢＸ上の半導体層ＳＭと、半導体層ＳＭ上の絶縁膜ＺＭ１と、絶縁膜ＺＭ１上の絶縁膜ＺＭ２と、を有する基板が準備される。
【００２３】
次に、図５に示されるように、溝ＴＲを形成する（図１のステップＳ４）。溝ＴＲは、後述の素子分離領域ＳＴを形成するための溝であり、すなわち、素子分離用の溝である。
【００２４】
溝ＴＲは、次のようにして形成することができる。すなわち、まず、絶縁膜ＺＭ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域の絶縁膜ＺＭ２を露出し、それ以外の領域の絶縁膜ＺＭ２を覆うようなパターン（平面形状）を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＺＭ２をエッチング（好ましくはドライエッチング）してパターニングする。これにより、溝ＴＲ形成予定領域の絶縁膜ＺＭ２が選択的に除去される。それから、このフォトレジストパターンを除去してから、絶縁膜ＺＭ２をエッチングマスク（ハードマスク）として用いて、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、溝ＴＲを形成することができる。
【００２５】
溝ＴＲは、絶縁膜ＺＭ２、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲの底面（底部）が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲの底面が位置している。このため、溝ＴＲの底面は、絶縁層ＢＸの下面よりも下方に位置しており、溝ＴＲの底面では、半導体基板ＳＢが露出されている。溝ＴＲの深さは、例えば２５０〜３００ｎｍ程度とすることができる。
【００２６】
次に、図６に示されるように、絶縁膜ＺＭ２上に、溝ＴＲ内を埋めるように、絶縁膜ＺＭ３を形成する（図１のステップＳ５）。絶縁膜ＺＭ３は、素子分離領域ＳＴ形成用の絶縁膜であり、酸化シリコン膜であることが好ましい。このため、絶縁膜ＺＭ３と絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料からなり、好ましくは、いずれも酸化シリコンからなる。絶縁膜ＺＭ３は、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ３の形成膜厚は、溝ＴＲ内を絶縁膜ＺＭ３で埋めるのに十分な膜厚に設定することが好ましい。
【００２７】
次に、図７に示されるように、絶縁膜ＺＭ３をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することにより、溝ＴＲの外部の絶縁膜ＺＭ３を除去し、溝ＴＲ内に絶縁膜ＺＭ３を残存させる（図１のステップＳ６）。これにより、図７に示されるように、溝ＴＲに埋め込まれた絶縁膜ＺＭ３からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴは、溝ＴＲ内に形成される。
【００２８】
ステップＳ６の研磨処理の際、絶縁膜ＺＭ２は研磨ストッパ膜として機能し得る。すなわち、ステップＳ６では、絶縁膜ＺＭ３に比べて絶縁膜ＺＭ２が研磨されにくい（エッチング速度が小さくなる）条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができるように、絶縁膜ＺＭ２は、絶縁膜ＺＭ３とは異なる材料により形成する必要がある。絶縁膜ＺＭ３が酸化シリコンからなる場合は、絶縁膜ＺＭ２は、窒化シリコンからなることが好ましい。ステップＳ６の研磨処理を終了した段階では、絶縁膜ＺＭ２の上面が露出し、溝ＴＲ内に素子分離領域ＳＴが埋め込まれた状態になっているが、図７にも示されるように、素子分離領域ＳＴの上面は、絶縁膜ＺＭ２の上面とほぼ同じ高さ位置にある。
【００２９】
次に、図８に示されるように、素子分離領域ＳＴの上面をウェットエッチングすることにより、素子分離領域ＳＴの上面の高さ位置を低くする（図１のステップＳ７）。これにより、素子分離領域ＳＴの上面の高さは、絶縁膜ＺＭ２の上面よりも、所定の距離（高さ方向の距離）だけ低くなる。この際のウェットエッチングには、フッ酸（フッ化水素酸）を好適に用いることができる。このウェットエッチングを終了した段階で、素子分離領域ＳＴの上面の高さ位置は、絶縁膜ＺＭ２の上面よりも低くなっているが、絶縁膜ＺＭ１の上面の高さ位置とほぼ同じか、あるいは絶縁膜ＺＭ１の上面よりも高くなっており、絶縁膜ＺＭ１の上面よりも高くなっている方が、より好ましい。なお、本願において、「フッ酸」と言うときは、希釈フッ酸（希フッ酸）も含むものとする。
【００３０】
次に、図９に示されるように、絶縁膜ＺＭ２をエッチングして除去する（図１のステップＳ８）。この際、絶縁膜ＺＭ１は、エッチングストッパ膜として機能させることができる。ステップＳ８では、絶縁膜ＺＭ２に比べて絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされにくい条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。言い換えると、絶縁膜ＺＭ２のエッチング速度に比べて絶縁膜ＺＭ１および素子分離領域ＳＴの各エッチング速度が小さくなる条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。これにより、絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされるのを抑制または防止しながら、絶縁膜ＺＭ２を選択的にエッチングして除去することができる。
【００３１】
なお、エッチング速度（エッチングレート）が小さいことは、エッチング速度が遅いことと同義であり、また、エッチング速度が低いこととも同義である。また、エッチング速度が大きいことは、エッチング速度が速いことと同義であり、また、エッチング速度が高いこととも同義である。エッチングされやすい場合は、エッチング速度が大きくなり、エッチングされにくい場合は、エッチング速度が小さくなる。
【００３２】
また、ステップＳ８のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ２が窒化シリコンからなり、絶縁膜ＺＭ１および素子分離領域ＳＴが酸化シリコンからなる場合は、ステップＳ８のウェットエッチングで用いるエッチング液としては、熱リン酸（加熱したリン酸）を好適に用いることができる。ステップＳ８で絶縁膜ＺＭ２をエッチングして除去すると、絶縁膜ＺＭ１の上面が露出する。すなわち、ステップＳ８では、ＳＯＩ領域１Ａとバルク領域１Ｂとの両方で、絶縁膜ＺＭ２が除去されて絶縁膜ＺＭ１の上面が露出される。
【００３３】
このようにして、ＳＴＩ（shallow trench isolation）法を用いてＳＴＩ構造の素子分離領域ＳＴが形成される。ＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、素子分離領域ＳＴを形成すると、半導体層ＳＭは、それぞれ素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画される。
【００３４】
溝ＴＲおよびそれを埋めている素子分離領域ＳＴは、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通して、半導体基板ＳＢに達しており、素子分離領域ＳＴの下部は、半導体基板ＳＢ内に位置している。すなわち、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された溝ＴＲに、素子分離領域ＳＴが埋め込まれた状態となっている。このため、素子分離領域ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。すなわち、素子分離領域ＳＴの底面（下面）は、絶縁層ＢＸの下面よりも深い位置にあり、素子分離領域ＳＴの一部（下部）は、絶縁層ＢＸの下面から、下方側に突出している。
【００３５】
この段階では、ＳＯＩ領域１Ａとバルク領域１Ｂとは、同じ構造を有している。すなわち、ＳＯＩ領域１Ａとバルク領域１Ｂとは、半導体基板ＳＢ上に絶縁層ＢＸと半導体層ＳＭと絶縁膜ＺＭ１とが下から順に積層された構造を有している。平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの間には、素子分離領域ＳＴが介在している（配置されている）。言い換えると、平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界には、素子分離領域ＳＴが配置されている。
【００３６】
次に、図１０に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ１を、フォトリソグラフィ技術を用いて絶縁膜ＺＭ１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるが、バルク領域１Ｂの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ１で覆われずに露出される。フォトレジストパターンＰＲ１の端部（側面）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの間に設けられている素子分離領域ＳＴ上に位置している。このため、フォトレジストパターンＰＲ１は素子分離領域ＳＴ上とＳＯＩ領域１Ａの絶縁膜ＺＭ１上とに形成される。
【００３７】
なお、フォトリソグラフィ技術は、基板の主面全面上にフォトレジスト膜を塗布法などにより形成してから、そのフォトレジスト膜を露光、現像してパターニングすることにより、所望のフォトレジストパターンを得る技術である。
【００３８】
次に、図１１に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去する（図２のステップＳ９）。このステップＳ９のエッチングには、ドライエッチングを用いる。バルク領域１Ｂにおいて、絶縁膜ＺＭ１をエッチングして除去すると、半導体層ＳＭの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるため、エッチングされずにそのまま残存する。また、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われている領域は、エッチングされずに済むが、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域は、バルク領域１Ｂにおける絶縁膜ＺＭ１のエッチング厚み（エッチング量）と同程度、エッチングされ得る。
【００３９】
ステップＳ９では、絶縁膜ＺＭ１に比べて半導体層ＳＭがエッチングされにくい条件で、絶縁膜ＺＭ１をエッチングして除去することが好ましい。言い換えると、ステップＳ９では、絶縁膜ＺＭ１のエッチング速度に比べて半導体層ＳＭのエッチング速度が小さくなる条件で、絶縁膜ＺＭ１をエッチングして除去することが好ましい。これにより、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去するとともに、半導体層ＳＭをエッチングストッパとして機能させることができる。
【００４０】
次に、図１２に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの半導体層ＳＭをエッチングして除去する（図２のステップＳ１０）。このステップＳ１０のエッチングには、ドライエッチングを用いる。バルク領域１Ｂにおいて、半導体層ＳＭをエッチングして除去すると、絶縁層ＢＸの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１および半導体層ＳＭはフォトレジストパターンＰＲ１で覆われるため、エッチングされずにそのまま残存する。
【００４１】
ステップＳ１０では、半導体層ＳＭに比べて絶縁層ＢＸおよび素子分離領域ＳＴがエッチングされにくい条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。言い換えると、ステップＳ１０では、半導体層ＳＭのエッチング速度に比べて絶縁層ＢＸおよび素子分離領域ＳＴの各エッチング速度が小さくなる条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。これにより、バルク領域１Ｂの半導体層ＳＭをエッチングして除去するとともに、バルク領域１Ｂの絶縁層ＢＸをエッチングストッパとして機能させることができ、また、素子分離領域ＳＴがエッチングされるのを抑制または防止することができる。
【００４２】
ステップＳ９とステップＳ１０とでは、エッチング対象が相違しているため、ステップＳ１０で使用するエッチングガスは、ステップＳ９で使用するエッチングガスとは相違している。すなわち、ステップＳ９は、バルク領域１Ｂの絶縁膜ＺＭ１を積極的に（意図的に）エッチングする工程であり、ステップＳ１０は、バルク領域１Ｂの半導体層ＳＭを積極的に（意図的に）エッチングする工程である。半導体層ＳＭがシリコンからなりかつ絶縁膜ＺＭ１と絶縁層ＢＸと素子分離領域ＳＴとが酸化シリコンからなる場合は、ステップＳ９で用いるエッチングガスとしては、例えば、ＣＦ４ガスとＣＨＦ３ガスとの混合ガスなどを好適に用いることができ、また、ステップＳ１０で用いるエッチングガスとしては、例えば、ＳＦ６ガスなどを好適に用いることができる。
【００４３】
次に、図１３に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁層ＢＸをエッチングすることにより、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くする（図２のステップＳ１１）。このステップＳ１１のエッチングには、ドライエッチングを用いる。
【００４４】
なお、図１２には、ステップＳ１０のエッチングを終了した後で、ステップＳ１１のエッチング工程を行う前の段階が示され、図１３には、ステップＳ１１のエッチング工程を終了した段階が示されている。
【００４５】
ステップＳ１１のエッチング工程を行うと、バルク領域１Ｂにおいては、絶縁層ＢＸは、エッチングされて厚さが薄くなる。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸはフォトレジストパターンＰＲ１で覆われるため、エッチングされずにそのまま残存する。
【００４６】
ステップＳ１０とステップＳ１１とでは、エッチング対象が相違しているため、ステップＳ１１で使用するエッチングガスは、ステップＳ１０で使用するエッチングガスとは相違している。すなわち、ステップＳ１０は、バルク領域１Ｂの半導体層ＳＭを積極的に（意図的に）エッチングする工程であり、それに対して、ステップＳ１１は、バルク領域１Ｂの絶縁層ＢＸを積極的に（意図的に）エッチングする工程である。絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１１のドライエッチングで用いるエッチングガスとしては、例えば、ＣＦ４ガスとＨＢｒガスとの混合ガスなどを好適に用いることができる。
【００４７】
ステップＳ１０では、半導体層ＳＭをエッチング対象としているため、半導体層ＳＭをエッチングしやすいエッチング条件（エッチングガスなど）、すなわち半導体層ＳＭのエッチング速度がある程度大きくなるようなエッチング条件（エッチングガスなど）を使用する。一方、ステップＳ１１では、絶縁層ＢＸをエッチング対象としているため、絶縁層ＢＸをエッチングしやすいエッチング条件（エッチングガスなど）、すなわち絶縁層ＢＸのエッチング速度がある程度大きくなるようなエッチング条件（エッチングガスなど）を使用する。
【００４８】
このため、ステップＳ１１で使用するエッチング条件（エッチングガスなど）を用いた場合の絶縁層ＢＸのエッチング速度は、ステップＳ１０で使用するエッチング条件（エッチングガスなど）を用いた場合の絶縁層ＢＸのエッチング速度よりも大きくなる。すなわち、ステップＳ１１のエッチング工程におけるバルク領域１Ｂの絶縁層ＢＸのエッチング速度は、ステップＳ１０のエッチング工程におけるバルク領域１Ｂの絶縁層ＢＸのエッチング速度よりも大きくなる。
【００４９】
また、ステップＳ１０のエッチング工程では、絶縁層ＢＸに比べて半導体層ＳＭがエッチングされやすいエッチング条件（エッチングガスなど）を使用するため、半導体層ＳＭのエッチング速度に比べて、絶縁層ＢＸのエッチング速度が小さくなる。一方、ステップＳ１１のエッチング工程では、絶縁層ＢＸをエッチングするのが目的であるため、半導体層ＳＭに比べて絶縁層ＢＸがエッチングされやすいエッチング条件（エッチングガスなど）、すなわち、半導体層ＳＭのエッチング速度に比べて絶縁層ＢＸのエッチング速度が大きくなるようなエッチング条件（エッチングガスなど）、を使用する。但し、バルク領域１Ｂの半導体層ＳＭは、ステップＳ１０で既に除去されているため、ステップＳ１１では実際にはエッチングされない。
【００５０】
ステップＳ１１のエッチングは、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くするために行われる。このため、ステップＳ１１では、バルク領域１Ｂの絶縁層ＢＸの表層部がエッチングされて除去される。すなわち、ステップＳ１１のエッチングは、バルク領域１Ｂにおいて絶縁層ＢＸの厚みの全てが除去されて半導体基板ＳＢが露出されてしまう前に終了する。ステップＳ１１におけるバルク領域１Ｂの絶縁層ＢＸのエッチング量（エッチング厚み）は、ステップＳ１１を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０よりも小さい。このため、ステップＳ１１のエッチングを行う直前も、ステップＳ１１のエッチングを行った直後も、バルク領域１Ｂでは絶縁層ＢＸが層状に残存している。従って、ステップＳ１１のエッチングを行う直前も、ステップＳ１１のエッチングを行った直後も、バルク領域１Ｂでは半導体基板ＳＢは露出されていない。また、ステップＳ１１では、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われている領域は、エッチングされずに済むが、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域は、バルク領域１Ｂにおける絶縁層ＢＸのエッチング厚み（エッチング量）と同程度、エッチングされ得る。
【００５１】
ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１は、ステップＳ１１のエッチングを行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０よりも薄い（すなわち０＜ＴＢ１１＜ＴＢ１０）。
【００５２】
また、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程を行っても、ＳＯＩ領域１Ａの絶縁膜ＺＭ１はエッチングされず、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さは変わらない。このため、ステップＳ１１のエッチングを終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１１は、ステップＳ１１のエッチングを行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１０と同じである（すなわちＴＡ１１＝ＴＢ１０）。
【００５３】
ステップＳ１１のエッチングを終了した段階において、バルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１は、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１１とほぼ同じであることが好ましく、例えば３〜１５ｎｍ程度とすることができる。
【００５４】
なお、ステップＳ１１のエッチングを行う直前の構造（すなわちステップＳ１０のエッチングを終了した直後の構造）は、図１２に対応し、ステップＳ１１のエッチングを終了した直後の構造は、図１３に対応している。このため、ステップＳ１１のエッチングを行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０とＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１０とが、図２３に示されており、ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１とＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１１とが、図１３に示されている。また、ステップＳ１１を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０は、ステップＳ１０のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さと実質的に同じである。また、ステップＳ１１を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１０は、ステップＳ１０のエッチングを終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さと実質的に同じである。
【００５５】
ステップＳ９のエッチング工程と、ステップＳ１０のエッチング工程と、ステップＳ１１のエッチング工程とは、ＳＯＩ基板１を大気中にさらすことなく、連続的に行うことができる。
【００５６】
ステップＳ１１のエッチング工程を行った後、図１４に示されるように、フォトレジストパターンＰＲ１をアッシングなどにより除去する。
【００５７】
この段階では、図１４に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁層ＢＸの上面が露出された状態になっている。
【００５８】
次に、図１５に示されるように、マスク層として、バルク領域１Ｂを覆いかつＳＯＩ領域１Ａを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ２を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ２で覆われるが、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ２で覆われずに露出される。フォトレジストパターンＰＲ２の端部（側面）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界に配置されている素子分離領域ＳＴ上に位置している。このため、フォトレジストパターンＰＲ２は、素子分離領域ＳＴ上とバルク領域１Ｂの絶縁層ＢＸ上とに形成される。
【００５９】
次に、フォトレジストパターンＰＲ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ領域１Ａの半導体基板ＳＢに対して、しきい値調整用のイオン注入を行なう（図２のステップＳ１２）。このステップＳ１２で行うイオン注入を、図１５では矢印で模式的に示し、以降ではイオン注入Ｐ１と称することとする。また、図１５では、イオン注入Ｐ１で不純物が導入された領域を、符号ＧＰを付して半導体領域（不純物拡散層）ＧＰとして示してある。ステップＳ１２のイオン注入Ｐ１により、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物が導入されて半導体領域ＧＰが形成される。また、イオン注入Ｐ１では、フォトレジストパターンＰＲ２がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のバルク領域１Ｂ（バルク領域１Ｂの半導体基板ＳＢ）には不純物は導入されない。
【００６０】
イオン注入Ｐ１は、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値電圧を制御するためのイオン注入であり、半導体領域ＧＰは、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのしきい値電圧を制御するために形成される。製造された半導体装置においては、ＳＯＩ領域１Ａの半導体基板ＳＢに形成された半導体領域ＧＰに所定の電圧を印加することによって、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのしきい値電圧を制御することができる。
【００６１】
イオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、ＳＯＩ基板１の半導体基板ＳＢに不純物イオンが導入されるが、ＳＯＩ基板１の半導体層ＳＭには不純物イオンが導入されないようにすることが望ましい。これは、イオン注入Ｐ１でＳＯＩ領域１Ａの半導体層ＳＭに不純物イオンが注入されてしまうと、ＳＯＩ領域１Ａに後で形成されるＭＩＳＦＥＴの電気的特性のばらつきの原因となるからである。このため、不純物イオンが半導体層ＳＭを突き抜けることができるような高い注入エネルギーで、イオン注入Ｐ１を行なうことが好ましい。イオン注入Ｐ１の注入エネルギーは、絶縁膜ＺＭ１の厚さと半導体層ＳＭの厚さと絶縁層ＢＸの厚さとにより調整され、少なくとも、不純物イオンの飛程（飛距離）が半導体基板ＳＢ内に位置するように設定することが好ましい。これにより、イオン注入Ｐ１で、ＳＯＩ領域１Ａの半導体層ＳＭに不純物イオンを注入することなく、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物イオンを注入することができる。
【００６２】
また、イオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、絶縁層ＢＸの下の半導体基板ＳＢに不純物をイオン注入するが、半導体基板ＳＢにおける絶縁層ＢＸに近い領域（絶縁層ＢＸに隣接する領域）にも不純物イオンが注入されるようにすることが好ましい。すなわち、半導体基板ＳＢ内に形成された半導体領域ＧＰが絶縁層ＢＸに接する（隣接する）ようにすることが好ましい。この半導体領域ＧＰの不純物濃度をイオン注入Ｐ１の注入量（ドーズ量）で調整することにより、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値を制御することができる。従って、製造された半導体装置においては、ＳＯＩ領域１Ａの半導体基板ＳＢにおける絶縁層ＢＸに隣接する領域（半導体領域ＧＰに対応）には、不純物が導入された状態となる。イオン注入Ｐ１の後、フォトレジストパターンＰＲ２は除去する。
【００６３】
ステップＳ１２のイオン注入Ｐ１では、ＳＯＩ基板１の半導体層ＳＭに不純物イオンができるだけ注入されないようにすることが好ましいが、そのためには、イオン注入エネルギーがかなり高くなる。また、イオン注入Ｐ１は、ドーズ量もかなり多くなり、例えば、一般的なチャネルドープイオン注入のドーズ量の１０倍程度である。一例を挙げると、イオン注入Ｐ１のドーズ量は、１×１０１２〜１×１０１４／ｃｍ２程度である。このため、イオン注入Ｐ１では、上記フォトレジストパターンＰＲ２で覆われていない部分の素子分離領域ＳＴにも、不純物イオンがかなり注入されてしまう。つまり、平面視においてＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、イオン注入Ｐ１で不純物イオンがかなり注入されてしまう。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、エッチングされやすくなり、後で行うステップＳ１４のエッチング工程で、エッチング速度が大きくなりやすい。しかしながら、本実施の形態では、ステップＳ１１のエッチング工程で、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くしているため、後述のステップＳ１４において、エッチング量を抑制することができ、それによって、素子分離領域ＳＴが過剰にエッチングされるのを抑制または防止できる。従って、後述のステップＳ１４において、素子分離領域ＳＴに後述のディボットＤＴが発生するのを抑制または防止することができる。
【００６４】
なお、ステップＳ６で素子分離領域ＳＴを形成した後、ステップＳ１１のエッチング工程を終了するまでは、ＳＯＩ基板１に対してイオン注入工程は行われていないため、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程は、素子分離領域ＳＴに不純物がイオン注入されていない状態で行われる。一方、ステップＳ１１のエッチング工程の後、ステップＳ１４のエッチングを行う前までに、ＳＯＩ基板１に対してイオン注入工程（ステップＳ１２，Ｓ１３）が行われているため、ステップＳ１４のエッチング工程は、素子分離領域ＳＴにも不純物がイオン注入された状態で行われる。
【００６５】
また、イオン注入Ｐ１では、ｐ型不純物（例えばホウ素など）またはｎ型不純物（例えばリンまたはヒ素など）をイオン注入する。イオン注入Ｐ１でｐ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｐ型不純物が導入されたｐ型半導体領域である。また、イオン注入Ｐ１でｎ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｎ型不純物が導入されたｎ型半導体領域である。なお、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴの場合は、イオン注入Ｐ１で注入する不純物がｐ型不純物であればより好ましい。これにより、イオン注入Ｐ１において半導体基板ＳＢだけでなく半導体層ＳＭにも不純物イオンが注入されてしまった場合でも、それに伴う不具合が生じにくくなる。
【００６６】
また、半導体層ＳＭの表面（シリコン面）上や、半導体基板ＳＢの表面（シリコン面）上に、フォトレジストパターンを直接的に形成することは望ましくない。本実施の形態では、フォトレジストパターンＰＲ１，ＰＲ２や後述のフォトレジストパターンＰＲ３は、半導体層ＳＭや半導体基板ＳＢが露出していない状態で形成しているため、これらのフォトレジストパターンＰＲ１，ＰＲ２、ＰＲ３は、半導体基板ＳＢの表面（シリコン面）や半導体層ＳＭの表面（シリコン面）には接しないで済む。
【００６７】
ステップＳ１２を終了した段階でも、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が層状に残存して絶縁膜ＺＭ１の上面が露出された状態が維持されており、また、バルク領域１Ｂでは、絶縁層ＢＸが層状に残存して絶縁層ＢＸの上面が露出された状態が維持されている。ＳＯＩ領域１Ａでは、半導体層ＳＭは露出されておらず、バルク領域１Ｂでは、半導体基板ＳＢは露出されていない。
【００６８】
次に、図１６に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ３を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ３で覆われるが、バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ３で覆われずに露出される。フォトレジストパターンＰＲ３の端部（側面）は、素子分離領域ＳＴ上に位置している。このため、フォトレジストパターンＰＲ３は素子分離領域ＳＴ上とＳＯＩ領域１Ａの絶縁膜ＺＭ１上とに形成される。
【００６９】
次に、フォトレジストパターンＰＲ３をマスク（イオン注入阻止マスク）として用いて、バルク領域１Ｂの半導体基板ＳＢに対してｐ型不純物（例えばホウ素など）をイオン注入することによって、ｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図２のステップＳ１３）。このステップＳ１３で行うイオン注入を、図１６では矢印で模式的に示し、以降ではイオン注入Ｐ２と称することとする。ｐ型ウエルＰＷは、ｐ型不純物が導入されたｐ型の半導体領域である。
【００７０】
ｐ型ウエルＰＷを形成するためのイオン注入Ｐ２では、フォトレジストパターンＰＲ３がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のＳＯＩ領域１Ａには不純物が導入されず、従って、ＳＯＩ領域１Ａの半導体層ＳＭおよび半導体基板ＳＢには不純物が導入されない。ｐ型ウエルＰＷは、バルク領域１Ｂの半導体基板ＳＢに形成される。ステップＳ１３のイオン注入Ｐ２の後、図１７に示されるように、フォトレジストパターンＰＲ３は除去する。
【００７１】
また、ｐ型ウエルＰＷを形成するためのイオン注入Ｐ２の前または後に、フォトレジストパターンＰＲ３をマスク（イオン注入阻止マスク）として用いて、バルク領域１Ｂの半導体基板ＳＢに対してチャネルドープイオン注入を行うこともできる。
【００７２】
また、ここでは、ステップＳ１２の後にステップＳ１３を行う場合について説明したが、他の形態として、ステップＳ１２とステップＳ１３との順番を入れ替えて、ステップＳ１３を先に行ってから、その後にステップＳ１２を行うこともできる。
【００７３】
次に、図１８に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去する（図２のステップＳ１４）。ステップＳ１４のエッチングには、ウェットエッチングを用いる。
【００７４】
ステップＳ１４では、絶縁膜ＺＭ１および絶縁層ＢＸに比べて半導体層ＳＭおよび半導体基板ＳＢがエッチングされにくい条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。言い換えると、ステップＳ１４では、絶縁膜ＺＭ１のエッチング速度および絶縁層ＢＸのエッチング速度に比べて半導体層ＳＭのエッチング速度および半導体基板ＳＢのエッチング速度が小さくなる条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。これにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸをエッチングして除去するとともに、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとをエッチングストッパとして機能させることができ、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとがエッチングされるのを抑制または防止することができる。絶縁膜ＺＭ１および絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１４においては、エッチング液としてフッ酸を好適に用いることができる。
【００７５】
ステップＳ１４のエッチングは、素子分離領域ＳＴの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、バルク領域１Ｂの絶縁層ＢＸの上面とが露出した状態で行われるため、ステップＳ１４で、素子分離領域ＳＴの表層部と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１と、バルク領域１Ｂの絶縁層ＢＸとがエッチングされて除去される。ステップＳ１４のエッチングは、ＳＯＩ領域１Ａで絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出され、かつ、バルク領域１Ｂで絶縁層ＢＸが除去されて半導体基板ＳＢの上面が露出された段階で終了する。また、ステップＳ１４では、ＳＯＩ領域１Ａの絶縁膜ＺＭ１やバルク領域１Ｂの絶縁層ＢＸのエッチング量（エッチング厚み）と同程度、素子分離領域ＳＴもエッチングされ得る。
【００７６】
ステップＳ１４を終了した段階では、図１８に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出された状態になっており、バルク領域１Ｂでは、絶縁層ＢＸが除去されて半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面が露出された状態になっている。ステップＳ１４では、ドライエッチングではなくウェットエッチングを用いているため、半導体層ＳＭおよび半導体基板ＳＢが露出するまでエッチングを行っても、半導体層ＳＭおよび半導体基板ＳＢがダメージを受けるのを防止できる。
【００７７】
このようにして、ＳＯＩ基板１に素子分離領域ＳＴが形成され、バルク領域１Ｂでは、半導体層ＳＭと絶縁層ＢＸとが除去されて半導体基板ＳＢの上面が露出し（ＳＯＩ構造ではなくなり）、ＳＯＩ領域１Ａでは、半導体層ＳＭと絶縁層ＢＸとが残存してＳＯＩ構造が維持される。この段階のＳＯＩ基板１を基板１Ｃと称することとする。以下では、基板１Ｃの主面と言うときは、ＳＯＩ領域１Ａの半導体層ＳＭの主面およびバルク領域１Ｂの半導体基板ＳＢの主面と同義である。
【００７８】
基板１ＣはＳＯＩ領域１Ａとバルク領域１Ｂとを有しているが、ＳＯＩ領域１Ａは、絶縁層ＢＸが埋め込まれたＳＯＩ構造を有する領域とみなすことができ、バルク領域１Ｂは、絶縁層ＢＸが埋め込まれておらずＳＯＩ構造を有していない領域とみなすことができる。具体的には、基板１ＣのＳＯＩ領域１Ａは、半導体基板ＳＢと半導体基板ＳＢ上の絶縁層ＢＸと絶縁層ＢＸ上の半導体層ＳＭとが積層された積層構造（ＳＯＩ構造）を有した領域であり、基板１Ｃのバルク領域１Ｂは、厚み全体が半導体基板ＳＢで構成された領域である。但し、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、素子分離領域ＳＴが存在している領域も含まれ得る。バルク領域１Ｂでは、素子分離領域ＳＴの一部（絶縁層ＢＸの下面よりも下方に位置していた部分）が、半導体層ＳＭおよび絶縁層ＢＸの除去後も、半導体基板ＳＢに埋め込まれた状態で残存し、これがバルク領域１Ｂの素子分離領域ＳＴとなる。
【００７９】
次に、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成する（図２のステップＳ１５）。
【００８０】
基板１ＣのＳＯＩ領域１Ａにおいて、半導体層ＳＭは、平面視において素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体層ＳＭにＭＩＳＦＥＴが形成される。基板１ＣのＳＯＩ領域１Ａにおいて、各活性領域の半導体層ＳＭは、平面視において周囲を素子分離領域ＳＴで囲まれ、下面が絶縁層ＢＸに隣接している。このため、各活性領域の半導体層ＳＭは、素子分離領域ＳＴと絶縁層ＢＸとで囲まれた状態になっている。また、基板１Ｃのバルク領域１Ｂにおいて、半導体基板ＳＢは、平面視において素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体基板ＳＢにＭＩＳＦＥＴが形成される。基板１Ｃのバルク領域１Ｂにおいて、各活性領域は、平面視において周囲を素子分離領域ＳＴで囲まれている。
【００８１】
ステップＳ１５の一例について、以下に具体的に説明する。
【００８２】
まず、図１９に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面と、バルク領域１Ｂの半導体基板ＳＢの上面とに、ゲート絶縁膜ＧＦ１を形成する。ゲート絶縁膜ＧＦ１は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
【００８３】
次に、バルク領域１Ｂのゲート絶縁膜ＧＦ１を覆い、かつＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１を露出するようなフォトレジストパターン（図示せず）を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。それから、このフォトレジストパターンをエッチングマスクとして用いてＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１をエッチングして除去する。この際、バルク領域１Ｂのゲート絶縁膜ＧＦ１は、フォトレジストパターンで覆われているため、エッチングされずに残存する。その後、フォトレジストパターンは除去する。図２０には、この段階が示されている。
【００８４】
次に、図２１に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面に、ゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。ゲート絶縁膜ＧＦ２を形成するための熱酸化処理時に、バルク領域１Ｂのゲート絶縁膜ＧＦ１の厚さが厚くなる場合もあり得る。
【００８５】
このようにして、ＳＯＩ領域１Ａの半導体層ＳＭの上面にゲート絶縁膜ＧＦ２が形成され、バルク領域１Ｂの半導体基板ＳＢの上面にゲート絶縁膜ＧＦ１が形成された状態が得られる。この段階において、ゲート絶縁膜ＧＦ１は、ゲート絶縁膜ＧＦ２よりも厚い。
【００８６】
次に、図２２に示されるように、基板１Ｃの主面上に、すなわち、ゲート絶縁膜ＧＦ１，ＧＦ２および素子分離領域ＳＴ上に、ゲート電極形成用の導電膜として、ドープトポリシリコン膜のようなシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に窒化シリコン膜などの絶縁膜ＣＰＺを形成する。それから、図２３に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜ＣＰＺをパターニングしてから、パターニングされた絶縁膜ＣＰＺをエッチングマスクとして用いてシリコン膜ＰＳをドライエッチングしてパターニングする。
【００８７】
図２３に示されるように、パターニングされたシリコン膜ＰＳにより、ゲート電極ＧＥ１，ＧＥ２が形成される。ゲート電極ＧＥ１は、ＳＯＩ領域１Ａにおいて、半導体層ＳＭ上にゲート絶縁膜ＧＦ２を介して形成される。また、ゲート電極ＧＥ２は、バルク領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＦ１を介して形成される。ゲート電極ＧＥ１上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１が形成され、ゲート電極ＧＥ２上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ２が形成される。キャップ絶縁膜ＣＰ１は、ゲート電極ＧＥ１とほぼ同じ平面形状を有し、キャップ絶縁膜ＣＰ２は、ゲート電極ＧＥ２とほぼ同じ平面形状を有している。ゲート電極ＧＥ１，ＧＥ２で覆われない部分のゲート絶縁膜ＧＦ１，ＧＦ２は、シリコン膜ＰＳをパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
【００８８】
ここで、ＳＯＩ領域１Ａに形成された、ゲート絶縁膜ＧＦ２とゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層構造体を、以下では積層体ＬＴ１と称することとする。また、バルク領域１Ｂに形成された、ゲート絶縁膜ＧＦ１とゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層構造体を、以下では積層体ＬＴ２と称することとする。
【００８９】
図２４および図２５は、図２３と同じ工程段階の要部平面図であり、図２４には、ＳＯＩ領域１Ａが示され、図２５には、バルク領域１Ｂが示されている。図２４および図２５からも分かるように、積層体ＬＴ１，ＬＴ２のそれぞれは、ゲート幅方向の両端部が素子分離領域ＳＴ上に位置している。なお、上記図１９の工程と上記図２１の工程においてゲート絶縁膜ＧＦ１，ＧＦ２は素子分離領域ＳＴ上には形成されない。このため、素子分離領域ＳＴ上に位置する部分の積層体ＬＴ１は、ゲート絶縁膜ＧＦ２を有さずに、ゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層構造を有し、素子分離領域ＳＴ上に位置する部分の積層体ＬＴ２は、ゲート絶縁膜ＧＦ１を有さずに、ゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層構造を有している。
【００９０】
次に、積層体ＬＴ１の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１形成工程は、次のようにして行うことができる。
【００９１】
まず、図２６に示されるように、基板１Ｃの主面全面上に、積層体ＬＴ１，ＬＴ２を覆うように、絶縁膜ＩＬ１とその上の絶縁膜ＩＬ２とからなる積層膜ＬＭを形成する。絶縁膜ＩＬ１は例えば酸化シリコン膜からなり、絶縁膜ＩＬ２は例えば窒化シリコン膜からなる。それから、バルク領域１Ｂの積層膜ＬＭを覆いかつＳＯＩ領域１Ａの積層膜ＬＭを露出するようなフォトレジストパターンＰＲ４を積層膜ＬＭ上に形成する。それから、異方性エッチング技術により積層膜ＬＭをエッチバックすることにより、積層体ＬＴ１の両方の側面上にサイドウォールスペーサＳＷ１を形成する。図２７には、この段階が示されている。バルク領域１Ｂの積層膜ＬＭは、フォトレジストパターンＰＲ４で覆われていたため、エッチングされずに残存する。バルク領域１Ｂに残存する積層膜ＬＭを、以下では、積層膜ＬＭ１と称することとする。その後、フォトレジストパターンＰＲ４は除去する。サイドウォールスペーサＳＷ１は、半導体層ＳＭ上から積層体ＬＴ１の側面上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体層ＳＭおよび積層体ＬＴ１から離間する絶縁膜ＩＬ２とで形成されている。
【００９２】
次に、図２８に示されるように、エピタキシャル成長により、ＳＯＩ領域１Ａの半導体層ＳＭ上に半導体層ＥＰを形成する。半導体層ＥＰは、例えば単結晶シリコンからなる。
【００９３】
エピタキシャル成長により半導体層ＥＰを形成するため、半導体層ＳＭの露出面（Ｓｉ面）上にエピタキシャル層（半導体層ＥＰ）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、ＳＯＩ領域１Ａの半導体層ＳＭの表面のうち、積層体ＬＴ１およびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、半導体層ＥＰが選択的に成長することになる。このため、半導体層ＥＰは、ＳＯＩ領域１Ａにおいて、積層体ＬＴ１とサイドウォールスペーサＳＷ１とからなる構造体の両側に形成される。また、バルク領域１Ｂでは、半導体基板ＳＢは積層膜ＬＭ１で覆われているため、エピタキシャル層（半導体層ＥＰ）は形成されない。
【００９４】
なお、ＳＯＩ領域１Ａの半導体層ＳＭとその半導体層ＳＭ上に形成された半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ１と称することとする。
【００９５】
次に、図２９に示されるように、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターンＰＲ５を形成してから、異方性エッチング技術によりバルク領域１Ｂの積層膜ＬＭ１をエッチバックすることにより、積層体ＬＴ２の両方の側面上にサイドウォールスペーサＳＷ２を形成する。ＳＯＩ領域１Ａの積層体ＬＴ１およびサイドウォールスペーサＳＷ１は、フォトレジストパターンＰＲ５で覆われていたため、エッチングされずに残存する。その後、フォトレジストパターンＰＲ５は除去し、図３０にはこの段階が示されている。サイドウォールスペーサＳＷ２の構成も、サイドウォールスペーサＳＷ１の構成と基本的には同じであり、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜により形成されている。
【００９６】
次に、図３１に示されるように、サイドウォールスペーサＳＷ１，ＳＷ２を構成する絶縁膜ＩＬ２を、エッチングにより除去する。この際、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１がエッチングされにくい条件で絶縁膜ＩＬ２をエッチングして除去するため、サイドウォールスペーサＳＷ１，ＳＷ２を構成していた絶縁膜ＩＬ１は、ほとんどエッチングされずに残存する。また、絶縁膜ＩＬ２は、キャップ絶縁膜ＣＰ１，ＣＰ２と同じ材料により形成されていたため、この際のエッチングにより、キャップ絶縁膜ＣＰ１，ＣＰ２も除去することができる。キャップ絶縁膜ＣＰ１，ＣＰ２を除去しておけば、ゲート電極ＧＥ１，ＧＥ２の上部に後述の金属シリサイド層ＳＬを形成することが可能になる。
【００９７】
次に、図３２に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ１を形成する。また、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ２を形成する。図３２においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
【００９８】
ｎ−型半導体領域ＥＸ１を形成するためのイオン注入では、ゲート電極ＧＥ１とその側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。また、ｎ−型半導体領域ＥＸ２を形成するためのイオン注入では、ゲート電極ＧＥ２とその側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００９９】
次に、図３３に示されるように、ゲート電極ＧＥ１，ＧＥ２の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ３を形成する。サイドウォールスペーサＳＷ３形成工程は、次のようにして行うことができる。
【０１００】
すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２および絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ３形成用の絶縁膜（例えば窒化シリコン膜）を形成してから、異方性エッチング技術により、この絶縁膜をエッチバックすることにより、ゲート電極ＧＥ１，ＧＥ２の側面上にサイドウォールスペーサＳＷ３を形成することができる。ＳＯＩ領域１Ａにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１の側面上に絶縁膜ＩＬ１を介して形成され、また、バルク領域１Ｂにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ２の側面上に絶縁膜ＩＬ１を介して形成される。
【０１０１】
次に、図３４に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１を形成する。また、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ２を形成する。図３４においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
【０１０２】
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入では、ゲート電極ＧＥ１とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。また、ｎ＋型半導体領域ＳＤ２を形成するためのイオン注入では、ゲート電極ＧＥ２とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高い。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【０１０３】
ＳＯＩ領域１Ａの半導体層ＳＭ１において、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１により、ＬＤＤ構造のソース・ドレイン領域が形成され、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２により、ＬＤＤ構造のソース・ドレイン領域が形成される。
【０１０４】
次に、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびｎ−型半導体領域ＥＸ１，ＥＸ２などに導入された不純物を活性化するための熱処理である活性化アニールを行う。イオン注入領域がアモルファス化された場合は、この活性化アニール時に、結晶化させることができる。
【０１０５】
次に、図３５に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部（表層部）に、低抵抗の金属シリサイド層ＳＬを形成する。
【０１０６】
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、基板１Ｃに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部を上記金属膜と反応させる。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図３５には、この段階が示されている。金属シリサイド層ＳＬを形成したことで、ゲート電極ＧＥ１，ＧＥ２やｎ＋型半導体領域ＳＤ１，ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【０１０７】
このようにして、ステップＳ１５が行われ、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成することができる。
【０１０８】
次に、図３６に示されるように、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、層間絶縁膜として絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＳＺ１の形成後、必要に応じて、絶縁膜ＳＺ１の上面をＣＭＰ法で研磨することもできる。
【０１０９】
次に、絶縁膜ＳＺ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＳＺ１をドライエッチングすることにより、絶縁膜ＳＺ１にコンタクトホール（貫通孔）を形成する。
【０１１０】
次に、コンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＳＺ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
【０１１１】
次に、図３７に示されるように、プラグＰＧが埋め込まれた絶縁膜ＳＺ１上に絶縁膜ＳＺ２を形成してから、絶縁膜ＳＺ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
【０１１２】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１３】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１１４】
また、本実施の形態では、ＭＩＳＦＥとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ＳＯＩ領域１Ａにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもでき、また、バルク領域１Ｂにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもできる。
【０１１５】
＜検討例について＞
本発明者が検討した検討例について、図３８〜図４５を参照して説明する。図３８は検討例の半導体装置の製造工程を示すプロセスフロー図であり、上記図２に相当するものである。図３９〜図４５は、検討例の半導体装置の製造工程中の要部断面図である。
【０１１６】
上記ステップＳ１〜Ｓ８に相当する工程を行って、上記図９に相当する図３９の構造を得る。図３９においては、ＳＯＩ領域１Ａとバルク領域１Ｂとは、互いに同じ構造を有しており、それぞれ、半導体基板ＳＢ上に絶縁層ＢＸと半導体層ＳＭと絶縁膜ＺＭ１とが下から順に積層された構造を有している。
【０１１７】
但し、検討例（図３９）の場合に、本実施の形態（図９）の場合と相違しているのは、絶縁膜ＺＭ１の厚さである。すなわち、検討例における上記ステップＳ２で形成する絶縁膜ＺＭ１の厚さは、本実施の形態において上記ステップＳ２で形成する絶縁膜ＺＭ１の厚さよりも厚くする必要がある。なぜなら、検討例の場合は、上記ステップＳ１１に相当する工程が無いため、絶縁膜ＺＭ１の形成膜厚は、後述のステップＳ１１０を終了した段階のバルク領域１Ｂの絶縁層ＢＸの厚さとほぼ同じ値に設定する必要があるからである。
【０１１８】
検討例の場合は、図３９の構造を得た後、図４０に示されるように、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターンＰＲ１０１を形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１はフォトレジストパターンＰＲ１０１で覆われるが、バルク領域１Ｂの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ１０１で覆われずに露出される。フォトレジストパターンＰＲ１０１の端部（側面）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの間に設けられている素子分離領域ＳＴ上に位置している。
【０１１９】
次に、図４１に示されるように、フォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をウェットエッチングして除去する（図３８のステップＳ１０９）。この際、絶縁膜ＺＭ１に比べて半導体層ＳＭがエッチングされにくい条件で、絶縁膜ＺＭ１をウェットエッチングして除去する。これにより、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去するとともに、半導体層ＳＭをエッチングストッパとして機能させることができる。絶縁膜ＺＭ１が酸化シリコンからなる場合は、ステップＳ１０９では、エッチング液としてフッ酸を用いる。
【０１２０】
バルク領域１Ｂにおいて、絶縁膜ＺＭ１をエッチングして除去すると、半導体層ＳＭの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるため、エッチングされずに残存する。また、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われている領域は、エッチングされずに済むが、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域は、バルク領域１Ｂにおける絶縁膜ＺＭ１のエッチング厚み（エッチング量）と同程度、エッチングされ得る。その後、図４２に示されるように、フォトレジストパターンＰＲ１０１をアッシングなどにより除去する。
【０１２１】
この段階では、図４２に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出された状態になっている。
【０１２２】
次に、図４３に示されるように、バルク領域１Ｂの半導体層ＳＭをウェットエッチングして除去する（図３８のステップＳ１１０）。この際、半導体層ＳＭに比べて絶縁層ＢＸ、絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされにくい条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。これにより、バルク領域１Ｂの半導体層ＳＭをエッチングして除去するとともに、バルク領域１Ｂの絶縁層ＢＸをエッチングストッパとして機能させることができる。この際のウェットエッチングでは、エッチング液としてＡＰＭ液（Ammonium Hydrogen-preoxide Mixture：アンモニア過水液）を用いることができる。ＡＰＭ液は、アンモニア水と過酸化水素水との混合液に対応している。バルク領域１Ｂにおいて、半導体層ＳＭをウェットエッチングして除去すると、絶縁層ＢＸの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、半導体層ＳＭは絶縁膜ＺＭ１で覆われているため、エッチングされずに残存する。
【０１２３】
また、ステップＳ１１０のウェットエッチングは、バルク領域１Ｂの半導体層ＳＭの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、素子分離領域ＳＴの上面と、が露出した状態で行われる。このため、バルク領域１Ｂの半導体層ＳＭをウェットエッチングする際に、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の表層部分と、素子分離領域ＳＴの表層部分とが、ある程度ウェットエッチングされる。しかしながら、ウェットエッチングを終了した段階で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は層状に残存しており、ＳＯＩ領域１Ａの半導体層ＳＭは露出されない。
【０１２４】
この段階では、図４３に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が層状に残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁膜ＺＭ１および半導体層ＳＭが除去されて絶縁層ＢＸの上面が露出された状態になっている。
【０１２５】
次に、上記ステップＳ１２と同様の工程（図３８のステップＳ１１２）と上記ステップＳ１３と同様の工程（図３８のステップＳ１１３）とを行って、図４４に示されるように、半導体領域ＧＰおよびｐ型ウエルＰＷを形成する。
【０１２６】
次に、図４５に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをウェットエッチングして除去する（図３８のステップＳ１１４）。この際、絶縁膜ＺＭ１および絶縁層ＢＸに比べて半導体層ＳＭおよび半導体基板ＳＢがエッチングされにくい条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。これにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸをエッチングして除去するとともに、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとをエッチングストッパとして機能させることができる。絶縁膜ＺＭ１および絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１１４のエッチング液としてフッ酸を用いることができる。
【０１２７】
ステップＳ１１４の際のウェットエッチングは、素子分離領域ＳＴの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、バルク領域１Ｂの絶縁層ＢＸの上面とが露出した状態で行われるため、素子分離領域ＳＴの表層部と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１と、バルク領域１Ｂの絶縁層ＢＸとがウェットエッチングされて除去される。ＳＯＩ領域１Ａの絶縁膜ＺＭ１やバルク領域１Ｂの絶縁層ＢＸのエッチング量（エッチング厚み）と同程度、素子分離領域ＳＴもウェットエッチングされる。
【０１２８】
検討例の製造工程の場合は、上記ステップＳ１１に相当するエッチング工程を行っていない。このため、ステップＳ１１４のエッチング工程を行う直前の段階でのバルク領域１Ｂの絶縁層ＢＸの厚さとＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとは、かなり厚くなっている。このため、ステップＳ１１４のエッチング量（エッチング厚み）は、厚い絶縁層ＢＸおよび絶縁膜ＺＭ１を確実に除去できるようなエッチング量に設定する必要がある。
【０１２９】
このようにして、バルク領域１Ｂでは、半導体層ＳＭと絶縁層ＢＸとが除去されて半導体基板ＳＢの上面が露出し（ＳＯＩ構造ではなくなり）、ＳＯＩ領域１Ａでは、半導体層ＳＭと絶縁層ＢＸとが残存してＳＯＩ構造が維持される（図４５参照）。
【０１３０】
その後、検討例の場合も、上記ステップＳ１５と同様の工程（図３８のステップＳ１１５）を行って、ＳＯＩ領域１Ａとバルク領域１ＢとにそれぞれＭＩＳＦＥＴを形成するが、ここではその図示および説明は省略する。
【０１３１】
検討例の製造工程（図３８〜図４５）の場合は、本実施の形態とは異なり、上記ステップＳ９，Ｓ１０に相当するステップＳ１０９，Ｓ１１０のエッチング工程を、ウェットエッチングにより行っている。すなわち、検討例の場合は、上記ステップＳ９に相当するステップＳ１０９（図４１）の工程では、ウェットエッチングによりバルク領域１Ｂの絶縁膜ＺＭ１を除去している。また、検討例の場合は、上記ステップＳ１０に相当するステップＳ１０１（図４３）の工程では、ウェットエッチングによりバルク領域１Ｂの半導体層ＳＭを除去している。また、検討例の場合は、上記ステップＳ１１に相当するエッチング工程（バルク領域１Ｂの絶縁層ＢＸを薄くするためのエッチング工程）は行っていない。
【０１３２】
検討例の場合、上記ステップＳ１２，１３に相当するステップＳ１１２，Ｓ１１３を行って図４４の構造を得た後、ステップＳ１４に相当するステップＳ１１４（図４５）のエッチング工程を行って、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとを除去することで、ＳＯＩ領域１Ａの半導体層ＳＭの上面とバルク領域１Ｂの半導体基板ＳＢの上面とを露出させる。しかしながら、このステップＳ１１４のエッチング工程を行うと、図４５に示されるように、素子分離領域ＳＴにディボット（凹部、窪み部）ＤＴが発生する虞がある。ディボットＤＴは、素子分離領域ＳＴの端部（半導体層ＳＭに隣接する端部）に発生しやすい。素子分離領域ＳＴのディボットＤＴは、ウェットエッチング工程で使用する薬液（エッチング液）によって素子分離領域ＳＴが過剰にエッチングされることにより発生し得る。
【０１３３】
図４５に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置に、素子分離領域ＳＴのディボットＤＴが発生してしまうと、種々の不具合が発生する虞があるが、その不具合の一例について以下に説明する。
【０１３４】
図４５に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置に素子分離領域ＳＴのディボットＤＴが発生し、そのディボットＤＴがＳＯＩ領域１Ａの絶縁層ＢＸに到達し、そのディボットＤＴから露出した絶縁層ＢＸがサイドエッチングされた場合を仮定する。この場合、上記シリコン膜ＰＳを形成してからそのシリコン膜ＰＳをパターニングして上記ゲート電極ＧＥ１，ＧＥ２を形成する際に、ディボットＤＴ内にシリコン膜ＰＳの残存部（以下、「シリコン膜ＰＳの残存部」と称する）が発生してしまう。ディボットＤＴ内にシリコン膜ＰＳの残存部が発生すると、そのシリコン膜ＰＳの残存部は、薄い絶縁膜を介して半導体層ＳＭに隣接してしまい、従って、薄い絶縁膜を介してｎ＋型半導体領域ＳＤ１（ソース・ドレイン領域）に隣接してしまうことになる。ディボットＤＴ内におけるシリコン膜ＰＳの残存部と半導体層ＳＭ（ｎ＋型半導体領域ＳＤ１）との間に介在する薄い絶縁膜は、上記ゲート絶縁膜ＧＦ２と同工程で形成された同層の絶縁膜である。また、ゲート電極ＧＥ１は、ゲート幅方向の端部が素子分離領域ＳＴ上に位置しているため、ディボットＤＴ内におけるシリコン膜ＰＳの残存部はゲート電極ＧＥ１と一体的に繋がった状態になっており、それゆえ、ディボットＤＴ内におけるシリコン膜ＰＳの残存部は、ゲート電極ＧＥ１と電気的に接続されている。このため、ディボットＤＴ内にシリコン膜ＰＳの残存部が発生することは、ゲート電極ＧＥ１と電気的に接続されたディボットＤＴ内のシリコン膜ＰＳの残存部が薄い絶縁膜を介してソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）と隣接することにつながるため、ゲート電極ＧＥ１とソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）との間のリーク電流を招く虞がある。これは、半導体装置の信頼性を低下させてしまう。
【０１３５】
このように、素子分離領域ＳＴにディボットＤＴが発生することや、そのディボットＤＴの深さが深いことは、半導体装置の信頼性の低下につながるため、半導体装置の信頼性を向上させるには、素子分離領域ＳＴにディボットＤＴが発生するのを抑制するか、あるいは、ディボットＤＴが発生したとしても、その深さを浅くすることが望ましい。また、ゲート絶縁膜ＧＦ１，ＧＦ２を形成する工程よりも前に生じたディボットＤＴが、半導体装置の信頼性の低下につながりやすいため、ゲート絶縁膜ＧＦ１，ＧＦ２を形成する工程よりも前に素子分離領域ＳＴにディボットＤＴが発生するのを抑制することが望ましい。
【０１３６】
素子分離領域ＳＴのディボットＤＴは、ウェットエッチングで使用する薬液（エッチング液）によって素子分離領域ＳＴが過剰にエッチングされることにより発生する。ディボットＤＴの原因になり得るウェットエッチング工程としては、ステップＳ１１０のウェットエッチング工程と、ステップＳ１１４のウェットエッチング工程とがある。
【０１３７】
ステップＳ１１０のウェットエッチング工程で素子分離領域ＳＴがエッチングされてしまう理由について説明する。
【０１３８】
ウェットエッチング工程では、使用するエッチング液の種類により、フォトレジストパターンを形成した状態ではウェットエッチングを行いにくい場合がある。ステップＳ１１０では半導体層ＳＭをウェットエッチングするが、半導体層ＳＭをウェットエッチングするのに適したエッチング液、例えばＡＰＭ液は、フォトレジストパターンを形成した状態では使用しにくい。このため、バルク領域１Ｂの半導体層ＳＭを除去するために行うステップＳ１１０のウェットエッチング工程は、フォトレジストパターンを形成していない状態で行われるため、必然的に素子分離領域ＳＴの表面が露出された状態で行われることになる。ステップＳ１１０では、半導体層ＳＭをエッチングしやすいエッチング液、例えばＡＰＭ液を使用するが、フォトレジストパターンを形成していないことで、ＳＯＩ領域１Ａの絶縁膜ＺＭ１と素子分離領域ＳＴもある程度エッチングされてしまう。このため、ステップＳ１１０において、素子分離領域ＳＴがウェットエッチングされてしまい、これが、素子分離領域ＳＴにディボットＤＴが形成されやすくなる原因の一つとなる。
【０１３９】
次に、ステップＳ１１４のウェットエッチング工程について説明する。ステップＳ１１４のウェットエッチング工程においては、第１の要因および第２の要因に起因して、素子分離領域ＳＴが過剰にエッチングされてディボットＤＴが発生しやすい。第１の要因は、ステップＳ１１４のウェットエッチング工程の前に、イオン注入工程が行われ、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンが注入されてしまっていることである。第２の要因は、ステップＳ１１４のウェットエッチング工程のエッチング量が大きいことである。
【０１４０】
ステップＳ１１４のウェットエッチング工程の前に、素子分離領域ＳＴに不純物イオンが注入されていると、その素子分離領域ＳＴは、エッチングされやすい状態になり、ステップＳ１１４のウェットエッチング工程を行った際にエッチング速度が大きくなりやすい。
【０１４１】
このため、ステップＳ１１４のウェットエッチング工程の前に、素子分離領域ＳＴに不純物イオンがイオン注入されないようにし、それによって、ステップＳ１１４のウェットエッチング工程で、素子分離領域ＳＴが過剰にエッチングされるのを防止し、ディボットＤＴの発生を抑制することも考えられる。しかしながら、ＳＯＩ領域１Ａの半導体基板ＳＢに半導体領域ＧＰを形成し、それによって、ＳＯＩ領域１Ａに形成したＭＩＳＦＥＴのしきい値電圧を制御できるようにすることが望まれる場合がある。そのような場合は、ステップＳ１１４のウェットエッチング工程を行う前に、イオン注入を行って半導体領域ＧＰを形成することが望ましい。なぜなら、ステップＳ１１４のウェットエッチング工程の後で、ゲート絶縁膜の形成前に、イオン注入で半導体領域ＧＰを形成しようとすると、上記フォトレジストパターンＰＲ２に相当するフォトレジストパターンを、バルク領域１Ｂで露出する半導体基板ＳＢの表面（シリコン面）上に直接的に形成することになるが、これは望ましくないからである。かといって、ゲート絶縁膜を形成した後や、あるいはシリコン膜ＰＳを形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート絶縁膜やシリコン膜ＰＳがそのイオン注入による影響を受けてしまい、ＭＩＳＦＥＴの特性に影響を与えてしまう虞があるため、これも望ましくない。また、ゲート電極を形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート電極が邪魔になって、半導体領域ＧＰを上手く形成できなくなる虞がある。このため、ステップＳ１１４のウェットエッチング工程を行う前に、イオン注入を行って半導体領域ＧＰを形成することが望ましい。
【０１４２】
イオン注入を行って半導体領域ＧＰを形成する際には、バルク領域１Ｂの半導体基板ＳＢへのイオン注入を防ぐためにフォトレジストパターン（ＰＲ２）を形成した状態でイオン注入を行うが、注入する不純物イオンは、ＳＯＩ領域１Ａの半導体基板ＳＢだけでなく、フォトレジストパターン（ＰＲ２）で覆われない部分の素子分離領域ＳＴにも注入されてしまう。つまり、平面視においてＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、不純物イオンが注入されてしまう。このため、イオン注入を行って半導体領域ＧＰを形成した後、ステップＳ１１４のウェットエッチング工程を行う直前の段階において、ＳＯＩ領域１Ａの半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴには不純物イオンがかなり注入された状態になっている。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、エッチングされやすくなり、エッチング速度が大きくなりやすい。すなわち、素子分離領域ＳＴにおいて、イオン注入で注入された不純物イオンが通過した領域と存在している領域とは、エッチングされやすい（エッチング速度が大きくなりやすい）状態になっている。このため、ＳＯＩ領域１Ａの半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴに不純物イオンがかなり注入されていると、ステップＳ１１４のウェットエッチング工程を行った際に、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置にディボットＤＴが発生する懸念がある。
【０１４３】
そこで、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さと、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さとを、薄くしておくことが考えられる。そうすれば、ステップＳ１１４のウェットエッチング工程において、エッチングすべきＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各厚さが小さくなるため、ステップＳ１１４におけるエッチング量を小さくすることができ、それによって、ステップＳ１１４における素子分離領域ＳＴのエッチング量を小さくすることができる。これにより、ステップＳ１１４のウェットエッチング工程で素子分離領域ＳＴが過剰にエッチングされるのを防止し、ディボットＤＴの発生を抑制することができ、また、ディボットＤＴが形成された場合でも、その深さを浅くすることができる。
【０１４４】
しかしながら、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすることは、容易ではない。なぜなら、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすれば、必然的に、製造された半導体装置において、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さが薄くなってしまうが、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さは、半導体装置の要求特性などに応じて最適な厚さに設定されるべきものだからである。なお、製造された半導体装置におけるＳＯＩ領域１Ａの絶縁層ＢＸの厚さは、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さが維持されている。ＳＯＩ領域１Ａの絶縁層ＢＸの厚さを薄くしてしまうと、半導体装置の特性に悪影響を及ぼす虞がある。また、検討例の場合は、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さを薄くしたとしても、それによって、ステップＳ１１４のウェットエッチング工程におけるエッチング量を小さくできるわけではない。なぜなら、検討例の場合は、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さを薄くしたとしても、絶縁層ＢＸの厚さが厚ければ、ステップＳ１１４のウェットエッチング工程におけるエッチング量は、バルク領域１Ｂの絶縁層ＢＸを除去するのに十分なエッチング量に設定する必要があるからである。
【０１４５】
また、半導体領域ＧＰに電圧を印加してＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を制御する場合は、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さが薄すぎると、その絶縁層ＢＸの信頼性、例えばＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命、が低くなる虞があるため、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さをある程度確保することが望ましい。
【０１４６】
このように、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを設定する必要があるため、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすることは、容易ではない。このため、検討例の製造工程の場合は、ステップＳ１１４のウェットエッチング工程を行う直前の段階でのＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとは、かなり厚くなってしまい、それゆえ、ステップＳ１１４のウェットエッチング工程におけるエッチング量がかなり大きくなってしまう。そして、検討例の製造工程の場合は、ステップＳ１１４のウェットエッチング工程を行う前に、ＳＯＩ領域１Ａの半導体基板ＳＢに半導体領域ＧＰを形成するためのイオン注入を行っていることで、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンがかなり注入されてしまっている。
【０１４７】
従って、図３８〜図４５の検討例の製造工程の場合、不純物イオンがかなり注入された素子分離領域ＳＴは、ステップＳ１１４のウェットエッチング工程を行った際にエッチング速度が大きくなりやすく、しかも、ステップＳ１１４のウェットエッチング工程におけるエッチング量がかなり大きいことから、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置にディボットＤＴが発生する虞がある。
【０１４８】
このように、図３８〜図４５の検討例の製造工程の場合は、ステップＳ１１０のウェットエッチング工程とステップＳ１１４のウェットエッチング工程とで素子分離領域ＳＴがウェットエッチングされることに起因して、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置にディボットＤＴが発生する虞がある。ディボットＤＴが発生は、製造された半導体装置の信頼性の低下につながるため、半導体装置の信頼性を向上させるには、素子分離領域ＳＴにディボットＤＴが発生するのを抑制するか、あるいは、ディボットＤＴが発生したとしても、その深さを浅くすることが望ましい。
【０１４９】
＜本実施の形態の主要な特徴について＞
本実施の形態の主要な特徴のうちの一つは、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程を、ドライエッチングにより行うことである。本実施の形態の主要な特徴のうちの他の一つは、ステップＳ１１のエッチング工程を行うことである。
【０１５０】
本実施の形態では、ＳＯＩ領域１Ａ（第１領域）の絶縁膜ＺＭ１を覆いかつバルク領域１Ｂ（第２領域）の絶縁膜ＺＭ１を露出するフォトレジストパターンＰＲ１（第１マスク層）を形成してから、ステップＳ９で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をドライエッチングにより除去してバルク領域１Ｂの半導体層ＳＭを露出させる。それから、ステップＳ１０で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの半導体層ＳＭをドライエッチングにより除去してバルク領域１Ｂの絶縁層ＢＸを露出させる。それから、ステップＳ１１で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁層ＢＸをドライエッチングしてバルク領域１Ｂ絶縁層ＢＸの厚さを薄くする。本実施の形態では、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程を、ドライエッチングにより行っており、これにより、上記ディボットＤＴの発生を抑制または防止することができる。以下、具体的に説明する。
【０１５１】
本実施の形態では、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程をドライエッチングにより行っているため、フォトレジストパターンＰＲ１を形成した状態でステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程を行うことができる。すなわち、ＳＯＩ領域１Ａの絶縁膜ＺＭ１をフォトレジストパターンＰＲ１で覆った状態でステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程を行うことができる。ＳＯＩ領域１Ａの絶縁膜ＺＭ１をフォトレジストパターンＰＲ１で覆えば、必然的に、平面視でＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴもフォトレジストパターンＰＲ１で覆われることになる。このため、平面視でＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴもフォトレジストパターンＰＲ１で覆われた状態で、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程が行われることになる。このため、本実施の形態では、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程において、平面視でＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴはエッチングされずに済む。
【０１５２】
上記検討例（図３８〜図４５）の場合は、ステップＳ１１０のウェットエッチング工程が、フォトレジストパターンを形成していない状態で行われることが、ディボットＤＴ発生の原因の一つであった。それに対して、本実施の形態では、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程においては、フォトレジストパターンＰＲ１が形成された状態でドライエッチングを行うため、平面視でＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴはエッチングされずに済むため、ステップＳ９，Ｓ１０，Ｓ１１の各エッチング工程は、ディボットＤＴ発生の原因にならずに済む。このため、上記ディボットＤＴの発生を抑制または防止することができる。
【０１５３】
また、本実施の形態では、ステップＳ１１のエッチング工程を行っており、これにより、上記ディボットＤＴの発生を抑制または防止することができる。以下、具体的に説明する。
【０１５４】
本実施の形態においては、ステップＳ１０のエッチング工程で、バルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、ステップＳ１１のエッチング工程を行うことにより、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くする。これにより、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることができるため、ステップＳ１４のエッチング工程におけるエッチング量を小さくすることができ、それによって、ステップＳ１４のエッチング工程で素子分離領域ＳＴが過剰にエッチングされるのを抑制または防止することができる。このため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを抑制または防止することができ、また、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が形成された場合でも、その深さを浅くすることができる。従って、素子分離領域ＳＴのディボット（ＤＴ）に起因する不具合を抑制または防止することができるため、半導体装置の信頼性を向上させることができる。
【０１５５】
すなわち、本実施の形態とは異なり、ステップＳ１０のエッチング工程の後にステップＳ１１のエッチング工程を行わなかった場合を仮定する。この場合、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さが厚くなるため、ステップＳ１４におけるエッチング量が大きくなってしまう。そして、ステップＳ１４の前のステップＳ１２のイオン注入工程で素子分離領域ＳＴにも不純物イオンがかなり注入されてしまうことから、ステップＳ１４における素子分離領域ＳＴのエッチング速度は大きくなりやすい。この場合、不純物イオンがかなり注入された素子分離領域ＳＴはステップＳ１４のエッチング工程でエッチング速度が大きくなりやすいことと、ステップＳ１４のエッチング工程におけるエッチング量が大きいことから、素子分離領域ＳＴにディボット（ＤＴ）が発生する虞があるため、半導体装置の信頼性が低下してしまう。
【０１５６】
それに対して、本実施の形態では、ステップＳ１０のエッチング工程の後にステップＳ１１のエッチング工程を行っているため、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることができ、それによって、ステップＳ１４におけるエッチング量を小さくすることができる。このため、ステップＳ１２のイオン注入工程で素子分離領域ＳＴにも不純物イオンがかなり注入されてしまうことから、素子分離領域ＳＴのエッチング速度が大きくなりやすいとしても、ステップＳ１４におけるエッチング量を小さくできることで、素子分離領域ＳＴにディボットが発生するのを抑制または防止することができ、ディボットが形成された場合でも、その深さを浅くすることができる。これにより、素子分離領域ＳＴのディボットに起因する不具合を抑制または防止することができるため、半導体装置の信頼性を向上させることができる。
【０１５７】
上述のように、図３８〜図４５の検討例の場合に、ステップＳ１４に相当するステップＳ１１４のエッチング工程で素子分離領域ＳＴが過剰にエッチングされてディボットＤＴが発生する要因として、２つの要因がある。第１の要因は、ステップＳ１１４のエッチング工程の前に、イオン注入工程(ステップＳ１１２に相当)が行われ、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンが注入されてしまっていることである。第２の要因は、ステップＳ１１４のエッチング工程のエッチング量が大きいことである。この第１の要因と第２の要因とが組み合わさることで、ステップＳ１４に相当するステップＳ１１４のエッチング工程で素子分離領域ＳＴにディボットＤＴが発生しやすくなる。本実施の形態では、ステップＳ１０のエッチング工程の後でかつステップＳ１２のイオン注入の前に、ステップＳ１１のエッチング工程を行ってバルク領域１Ｂの絶縁層ＢＸの厚さを薄くしたことで上記第２の要因を改善し、それによって、ステップＳ１４で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを抑制または防止している。
【０１５８】
また、本実施の形態では、ステップＳ１１を行うことで、ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くしなくとも、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることができ、ステップＳ１４におけるエッチング量を小さくすることができる。このため、本実施の形態では、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定することができるとともに、ステップＳ１１のエッチング工程を行うことで、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることができる。このため、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定することと、ステップＳ１４におけるエッチング量を小さくすることとを、両立させることできる。従って、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定できることによる半導体装置の性能向上と、ステップＳ１４におけるエッチング量を小さくしたことで素子分離領域ＳＴのディボットを抑制または防止できることによる半導体装置の信頼性の向上とを、両立させることができる。
【０１５９】
本実施の形態の他の特徴について、更に説明する。
【０１６０】
ステップＳ９のエッチング工程とステップＳ１０のエッチング工程とは、エッチング対象が相違しているため、使用するエッチングガスが相違し、また、ステップＳ１０のエッチング工程とステップＳ１１のエッチング工程とは、エッチング対象が相違しているため、使用するエッチングガスが相違している。
【０１６１】
ステップＳ９は、バルク領域１Ｂの絶縁膜ＺＭ１を除去することが主目的である。このため、ステップＳ９では、半導体層ＳＭに比べて絶縁膜ＺＭ１がエッチングされやすい条件、言い換えると絶縁膜ＺＭ１に比べて半導体層ＳＭがエッチングされにくい条件で、バルク領域１Ｂの絶縁膜ＺＭ１をドライエッチングにより除去してバルク領域１Ｂの半導体層ＳＭを露出させる。すなわち、ステップＳ９では、絶縁膜ＺＭ１のエッチング速度が大きくなり、それに比べて半導体層ＳＭのエッチング速度が小さくなるようなエッチング条件（エッチングガスの種類を含む）を選択する。これにより、ステップＳ９のエッチング工程で、バルク領域１Ｂの絶縁膜ＺＭ１を的確に除去することができる。
【０１６２】
また、ステップＳ１０は、バルク領域１Ｂの半導体層ＳＭを除去することが主目的である。このため、ステップＳ１０では、絶縁層ＢＸに比べて半導体層ＳＭがエッチングされやすい条件、言い換えると半導体層ＳＭに比べて絶縁層ＢＸがエッチングされにくい条件で、バルク領域１Ｂの半導体層ＳＭをドライエッチングにより除去してバルク領域１Ｂの絶縁層ＢＸを露出させる。すなわち、ステップＳ１０では、半導体層ＳＭのエッチング速度が大きくなり、それに比べての絶縁層ＢＸのエッチング速度が小さくなるようなエッチング条件（エッチングガスの種類を含む）を選択する。これにより、ステップＳ１０のエッチング工程で、バルク領域１Ｂの半導体層ＳＭを的確に除去することができる。
【０１６３】
また、ステップＳ１１は、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることが主目的である。このため、ステップＳ１０におけるエッチング条件（エッチングガスの種類を含む）を用いた場合の絶縁層ＢＸのエッチング速度よりも、ステップＳ１１におけるエッチング条件（エッチングガスの種類を含む）を用いた場合の絶縁層ＢＸのエッチング速度が大きく（エッチングガスの種類を含む）なる。すなわち、ステップＳ１１のエッチング工程におけるバルク領域１Ｂの絶縁層ＢＸのエッチング速度が、ステップＳ１０のエッチング工程におけるバルク領域１Ｂの絶縁層ＢＸのエッチング速度よりも大きくなるように、ステップＳ１１のエッチング条件（エッチングガスの種類を含む）を選択するのである。
【０１６４】
本実施の形態とは異なり、ステップＳ１０においてドライエッチングでバルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、エッチングガスを変えずにそのままドライエッチングを継続して、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることも考えられる。これは、ステップＳ１０のエッチング工程において、バルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後のオーバーエッチングを長時間行うことで、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることに対応しており、すなわち、ステップＳ１１を行わずに、ステップＳ１０においてオーバーエッチングを長時間行う場合に対応している。しかしながら、この場合は、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを正確に制御することは難しい。
【０１６５】
すなわち、ステップＳ１０で使用するエッチング条件（エッチングガスの種類を含む）は、半導体層ＳＭをエッチングするために相応しいエッチング条件であり、このエッチング条件を用いることで半導体層ＳＭを選択的にエッチングでき、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭを的確に除去することができる。しかしながら、このステップＳ１０で使用するエッチング条件は、半導体層ＳＭをエッチングするために相応しいエッチング条件であるため、このエッチング条件を用いたときの半導体層ＳＭのエッチング速度は、ある程度正確に制御することができるが、このエッチング条件を用いたときの絶縁層ＢＸのエッチング速度は、あまり正確には制御できない。このため、ステップＳ１１を行わずに、ステップＳ１０においてオーバーエッチングを長時間行った場合には、そのオーバーエッチングによってバルク領域１Ｂの絶縁層ＢＸの厚さを薄くしようとしても、バルク領域１Ｂの絶縁層ＢＸの残存膜厚は、あまり正確には制御できず、従って、ステップＳ１４を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを正確に制御することは困難である。
【０１６６】
上述のように、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを防止するためには、ステップＳ１４におけるエッチング量を小さくすることが有効である。ステップＳ１４におけるエッチング量を小さくするためには、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることが有効である。しかしながら、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くしたとしても、その厚さをある程度正確に制御できなければ、ステップＳ１４におけるエッチング量を小さくすることは難しい。なぜなら、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さがばらついてしまう場合は、ステップＳ１４後にバルク領域１Ｂの絶縁層ＢＸの除去残りが生じないように、ステップＳ１４のエッチング量は多めに設定しなければならなくなるからである。ステップＳ１４におけるエッチング量を小さくするには、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くするだけではなく、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さをある程度正確に制御できることも重要である。
【０１６７】
それに対して、本実施の形態では、ステップＳ１０において、バルク領域１Ｂの半導体層ＳＭをドライエッチングにより除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、ステップＳ１１において、ステップＳ１０で使用したエッチングガスとは異なるエッチングガスを用いてバルク領域１Ｂの絶縁層ＢＸの厚さを薄くする。このため、本実施の形態の場合は、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さをある程度正確に制御することができる。
【０１６８】
すなわち、ステップＳ１１で使用するエッチングガスは、絶縁層ＢＸをエッチングするために相応しいエッチングガスである。このため、ステップＳ１０におけるエッチング条件（エッチングガスの種類を含む）を用いた場合の絶縁層ＢＸのエッチング速度よりも、ステップＳ１１におけるエッチング条件（エッチングガスの種類を含む）を用いた場合の絶縁層ＢＸのエッチング速度が大きくなる。ステップＳ１１では、このようなエッチング条件を用いることにより、絶縁層ＢＸのエッチング速度を、ある程度正確に制御することができる。このため、本実施の形態の場合は、ステップＳ１１のエッチング工程で、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くするとともに、バルク領域１Ｂの絶縁層ＢＸの残存膜厚を、ある程度正確に制御することができる。従って、本実施の形態の場合は、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さを薄くするだけではなく、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さをある程度正確に制御することができるため、ステップＳ１４におけるエッチング量を、より小さくすることができる。このため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを、より的確に抑制または防止することができる。
【０１６９】
本実施の形態では、ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを、半導体装置の要求特性などに応じて最適な厚さに設定できるとともに、ステップＳ１１のエッチング工程でバルク領域１Ｂの絶縁層ＢＸの厚さを薄くする。ステップＳ１０では、半導体層ＳＭをエッチングするのに相応しいエッチング条件を選択することで、バルク領域１Ｂの半導体層ＳＭを的確に除去し、ステップＳ１１では、絶縁層ＢＸをエッチングするのに相応しいエッチング条件を選択することで、バルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることができるとともに、その厚さを所定の厚さに的確に制御することができる。このため、ステップＳ１４のエッチング工程において、エッチング量を的確に小さくすることができるので、素子分離領域ＳＴにディボットが発生するのを、的確に抑制または防止することができ、また、ディボットが形成された場合でも、その深さを浅くすることができる。従って、素子分離領域ＳＴのディボットに起因する不具合を的確に抑制または防止することができ、半導体装置の信頼性を的確に向上させることができる。
【０１７０】
また、ステップＳ９，Ｓ１１の各エッチング工程は、異方性のドライエッチングを行うことが好ましく、ステップＳ１０のエッチング工程は、等方性のドライエッチングを行うことが好ましい。その理由について、以下に説明する。
【０１７１】
すなわち、ステップＳ１０では、エッチング対象が半導体層ＳＭであるため、異方性のドライエッチングを行った場合は、バルク領域１Ｂにおいて、素子分離領域ＳＴの側壁上に半導体層ＳＭのエッチング残りが残存する虞があるが、そのような半導体層ＳＭのエッチング残りはできるだけ防止することが望ましい。このため、ステップＳ１０のエッチング工程は、等方性のドライエッチングを行うことが好ましく、それにより、バルク領域１Ｂにおいて、素子分離領域ＳＴの側壁上に半導体層ＳＭのエッチング残りが残存するのを的確に防止することができる。なお、ステップＳ９，Ｓ１１の各エッチング工程に異方性のドライエッチングを適用した場合は、バルク領域１Ｂにおいて、素子分離領域ＳＴの側壁上に絶縁膜ＺＭ１のエッチング残りや絶縁層ＢＸのエッチング残りが残存する可能性があるが、それらのエッチング残りは絶縁体からなるため、不具合にはつながらずに済む。
【０１７２】
また、ステップＳ９，Ｓ１１の各エッチング工程に、等方性のドライエッチングを用いた場合は、フォトレジストパターンＰＲ１の側面の下方において、素子分離領域ＳＴがサイドエッチングされてしまう。このため、ステップＳ９，Ｓ１１の各エッチング工程には、異方性のドライエッチングを用いることが好ましく、それにより、フォトレジストパターンＰＲ１の側面の下方において、素子分離領域ＳＴがサイドエッチングされてしまうのを防止できる。これにより、素子分離領域ＳＴの平面寸法が小さくなった場合にも、本実施の形態の製造工程を適用しやすくなる。このため、半導体装置の小型化に有利になる。
【０１７３】
また、ステップＳ９とステップＳ１１とを比べると、ステップＳ９における絶縁膜ＺＭ１のエッチング速度よりも、ステップＳ１１における絶縁層ＢＸのエッチング速度が小さいことが、より好ましい。ステップＳ９では、バルク領域１Ｂの半導体層ＳＭをエッチングストッパとして機能させることができるため、絶縁膜ＺＭ１のエッチング速度を大きくすることで、エッチングに要する時間を短縮することができる。一方、ステップＳ１１では、バルク領域１Ｂの半導体基板ＳＢが露出する前にエッチングを終了するため、絶縁層ＢＸのエッチング速度をあまり大きくしすぎると、バルク領域１Ｂの絶縁層ＢＸのエッチング量の制御性が低くなってしまう虞がある。このため、ステップＳ９における絶縁膜ＺＭ１のエッチング速度を大きくして、ステップＳ９に要する時間を短縮するとともに、ステップＳ９における絶縁膜ＺＭ１のエッチング速度よりもステップＳ１１における絶縁層ＢＸのエッチング速度を小さくすることで、ステップＳ１１を終了した段階の絶縁層ＢＸの厚さを所定の厚さに制御しやすくなる。
【０１７４】
また、ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１は、３ｎｍ以上であることが好ましい（すなわちＴＢ１１≧３ｎｍ）。
【０１７５】
ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１が薄すぎると、ステップＳ１１を終了した段階でバルク領域１Ｂの半導体基板ＳＢが部分的に露出する虞がある。ステップＳ１１を終了した段階でバルク領域１Ｂの半導体基板ＳＢが部分的に露出してしまうと、ステップＳ１２やステップＳ１３で形成するフォトレジスト膜が半導体層ＳＭや半導体基板ＳＢの露出面に接触することになるが、これは望ましくない。このため、ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１は、３ｎｍ以上であることが好ましく、これにより、ステップＳ１１を終了した段階でバルク領域１Ｂの半導体基板ＳＢが部分的に露出してしまうのを的確に防止することができる。
【０１７６】
また、ステップＳ１１のエッチング工程におけるバルク領域１Ｂの絶縁層ＢＸのエッチング厚さは、３ｎｍ以上であることが好ましい。すなわち、ステップＳ１１のエッチングを行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０と、ステップＳ１１のエッチングを終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１との差は、３ｎｍ以上であることが好ましい（すなわちＴＢ１０−ＴＢ１１≧３ｎｍ）。これにより、ステップＳ１４のエッチング工程におけるエッチング量を的確に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果を、的確に得ることができるようになる。
【０１７７】
また、素子分離領域ＳＴにディボットが形成されてしまう課題は、素子分離領域ＳＴの材料が絶縁膜ＺＭ１および絶縁層ＢＸの材料と同じであることで、ステップＳ１４のエッチング工程で絶縁膜ＺＭ１および絶縁層ＢＸをエッチングしたときに、素子分離領域ＳＴもエッチングされてしまうことから発生する課題である。このため、本実施の形態は、素子分離領域ＳＴと絶縁膜ＺＭ１と絶縁層ＢＸとが、同じ材料からなる場合に適用すれば、効果が大きい。素子分離領域ＳＴと絶縁膜ＺＭ１と絶縁層ＢＸとは、好ましくは酸化シリコンからなる。
【０１７８】
また、本実施の形態では、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１４とバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１４とは、同じであることが好ましい（すなわちＴＡ１４＝ＴＢ１４）。なお、厚さＴＡ１４，ＴＢ１４は、図１７に示してある。これにより、ステップＳ１４のエッチング工程におけるエッチング量を効率的に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果を、的確に得ることができるようになる。
【０１７９】
すなわち、ステップＳ１４のエッチング工程を行う直前において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１がバルク領域１Ｂの絶縁層ＢＸよりも厚い場合は、その厚い絶縁膜ＺＭ１の厚さに合わせて、ステップＳ１４におけるエッチング量を設定する必要がある。また、ステップＳ１４のエッチング工程を行う直前において、バルク領域１Ｂの絶縁層ＢＸがＳＯＩ領域１Ａの絶縁膜ＺＭ１よりも厚い場合は、その厚い絶縁層ＢＸの厚さに合わせて、ステップＳ１４におけるエッチング量を設定する必要がある。このため、ステップＳ１４におけるエッチング量を効率的に減らすためには、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１４を薄くするとともに、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１４とバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１４とを同じにした方が、より有利である。
【０１８０】
ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１４とバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１４とを同じ（ＴＡ１４＝ＴＢ１４）にするためには、ステップＳ１１のエッチング工程を終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＢ１１とバルク領域１Ｂの絶縁層ＢＸの厚さＴＡ１１とが同じ（ＴＡ１１＝ＴＢ１１）であればよい。このため、ステップＳ１１のエッチング工程では、バルク領域１Ｂの絶縁層ＢＸの厚さがＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さと同じになるように、バルク領域１Ｂの絶縁層ＢＸをドライエッチングしてバルク領域１Ｂの絶縁層ＢＸの厚さを薄くすることが好ましい。これにより、ステップＳ１４のエッチング工程におけるエッチング量を効率的に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果をより的確に得ることができる。
【０１８１】
また、ステップＳ１１のエッチング工程を終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＢ１１とバルク領域１Ｂの絶縁層ＢＸの厚さＴＡ１１とが同じ（ＴＡ１１＝ＴＢ１１）になるように、ステップＳ１１のエッチング条件を設定することが望ましい。しかしながら、そのようにエッチング条件を設定しても、エッチング工程の変動によっては、ステップＳ１１のエッチング工程を終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＢ１１とバルク領域１Ｂの絶縁層ＢＸの厚さＴＡ１１とに、差が生じることもあり得る。そのような場合であっても、バルク領域１Ｂの絶縁層ＢＸの厚さとＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとの差（差の絶対値）は、ステップＳ１１を行う直前よりも、ステップＳ１１のエッチング工程を終了した直後の方が小さくなることが好ましい。すなわち、ステップＳ１１を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１０とＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１０との差（差の絶対値）よりも、ステップＳ１１を終了した直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴＢ１１とＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴＡ１１との差（差の絶対値）の方が、小さくなることが好ましい。ステップＳ１１のエッチング工程によりバルク領域１Ｂの絶縁層ＢＸの厚さを薄くしただけでなく、バルク領域１Ｂの絶縁層ＢＸの厚さとＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとの差（差の絶対値）を小さくしたことで、ステップＳ１４のエッチング工程を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さとＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとの差（差の絶対値）を小さくすることができる。これにより、ステップＳ１４のエッチング工程におけるエッチング量を効率的に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果を的確に得ることができる。
【０１８２】
また、ステップＳ１１におけるバルク領域１Ｂの絶縁層ＢＸのエッチング厚みを考慮し、ステップＳ１１のエッチング工程を終了した直後の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さ（ＴＡ１１）とバルク領域１Ｂの絶縁層ＢＸの厚さ（ＴＢ１１）とが同じ（ＴＡ１１＝ＴＢ１１）になるように、上記ステップＳ２における絶縁膜ＺＭ１の形成膜厚を設定することが好ましい。具体的には、上記ステップＳ２における絶縁膜ＺＭ１の形成膜厚は、上記ステップＳ２を行う段階での絶縁層ＢＸの厚さから、ステップＳ１１におけるバルク領域１Ｂの絶縁層ＢＸのエッチング厚み（エッチング量）を差し引いた厚さに設定しておけばよい。そうすれば、ステップＳ１１のエッチング工程を終了した直後の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さ（ＴＡ１１）とバルク領域１Ｂの絶縁層ＢＸの厚さ（ＴＢ１１）とがほぼ同じ（ＴＡ１１＝ＴＢ１１）になる。一方、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さは、半導体装置の要求特性などに応じて設定すればよい。
【０１８３】
このため、ステップＳ２で絶縁膜ＺＭ１を形成した段階で、絶縁膜ＺＭ１の厚さは、絶縁層ＢＸの厚さよりも薄くなっている。そして、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さがバルク領域１Ｂの絶縁層ＢＸの厚さよりも薄いという関係は、ステップＳ２の後、ステップＳ１１のエッチング工程を行う直前まで維持され、ステップＳ１１のエッチング工程を行うと、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さがバルク領域１Ｂの絶縁層ＢＸの厚さとが、ほぼ同じになる。このため、図４〜図１２の各段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さは、バルク領域１Ｂの絶縁層ＢＸの厚さよりも薄くなっており、図１３〜図１７の各段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さは、バルク領域１Ｂの絶縁層ＢＸの厚さとほぼ同じになっている。なお、上記ステップＳ１でＳＯＩ基板１を用意した後、ステップＳ１０でバルク領域１Ｂの絶縁層ＢＸを露出させるまでは、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとは、互いに同じである。
【０１８４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１８５】
１  ＳＯＩ基板
１Ａ  ＳＯＩ領域
１Ｂ  バルク領域
１Ｃ  基板
ＢＸ  絶縁層
ＣＰ１，ＣＰ２  キャップ絶縁膜
ＣＰＺ  絶縁膜
ＤＴ  ディボット
ＥＰ  半導体層
ＥＸ１，ＥＸ２  ｎ−型半導体領域
ＧＥ１，ＧＥ２  ゲート電極
ＧＦ１，ＧＦ２  ゲート絶縁膜
ＧＰ  半導体領域
ＩＬ１，ＩＬ２  絶縁膜
ＬＭ，ＬＭ１  積層膜
ＬＴ１，ＬＴ２  積層体
Ｍ１  配線
Ｐ１，Ｐ２  イオン注入
ＰＧ  プラグ
ＰＳ  シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ１０１  フォトレジストパターン
ＰＷ  ｐ型ウエル
ＳＢ  半導体基板
ＳＤ１，ＳＤ２  ｎ＋型半導体領域
ＳＬ  金属シリサイド層
ＳＭ，ＳＭ１  半導体層
ＳＴ  素子分離領域
ＳＷ１，ＳＷ２，ＳＷ３  サイドウォールスペーサ
ＳＺ１，ＳＺ２  絶縁膜
ＴＲ  溝
ＺＭ１，ＺＭ２，ＺＭ３  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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