(57)【要約】【課題】互いに部分的に上下に重畳する第１および第２の半導体素子を、互いに所定の実装高さで実装することが可能な半導体素子の実装構造およびその製造方法を提供すること。【解決手段】第１の電極端子１ａを有する第１の半導体素子１と、第１の電極端子１ａがフリップチップ接続された半導体素子接続パッド５を有する封止樹脂層３と、上面が封止樹脂層３の上面と同一高さ以上であるとともに封止樹脂層３に埋設されており、一部が第１の半導体素子１の一部と上下に重畳するとともに下面に第２の電極端子２ａを有する第２の半導体素子２と、封止樹脂層３の下面と半導体素子接続パッド５との間を貫通する第１のビアホール３ａおよび封止樹脂層３の下面と第２の電極端子２ａとの間を貫通する第２のビアホール３ｂと、第１および第２のビアホール３ａ，３ｂ内ならびに封止樹脂層３の下面に被着された配線導体６と、を具備する。【選択図】図１
2018046271.tif 000002
【特許請求の範囲】
【請求項１】
下面に複数の第１の電極端子を有する平板状の第１の半導体素子と、平坦な上下面を有し、上面の中央部に、前記第１の半導体素子の前記第１の電極端子が所定高さでフリップチップ接続された複数の半導体素子接続パッドを有する封止樹脂層と、上面が前記封止樹脂層の上面と同一高さ以上の高さであるとともに下面が前記封止樹脂層で覆われるようにして前記封止樹脂層の上面側に埋設されており、上面の一部が前記第１の半導体素子の下面の一部と電磁結合されるように上下に重畳するとともに下面に複数の第２の電極端子を有する平板状の第２の半導体素子と、前記封止樹脂層の下面と前記半導体素子接続パッドとの間を貫通する複数の第１のビアホールおよび前記封止樹脂層の下面と前記第２の電極端子との間を貫通する複数の第２のビアホールと、前記第１および第２のビアホール内ならびに前記封止樹脂層の下面に被着された配線導体と、を具備して成ることを特徴とする半導体素子の実装構造。
【請求項２】
前記第２の半導体素子の上面の少なくとも前記一部に誘電体層が被着されていることを特徴とする請求項１に記載の半導体素子の実装構造。
【請求項３】
前記誘電体層は、厚み方向の誘電率が該厚みに垂直な平面方向の誘電率よりも大きいことを特徴とする請求項３に記載の半導体素子の実装構造。
【請求項４】
平坦な支持面を有する支持基板の前記支持面上に銅箔を剥離可能に支持する工程と、
前記銅箔の一角の表面に、下面に複数の第１の電極端子を有する第１の半導体素子の前記第１の電極端子がフリップチップ接続される銅めっきから成る複数の半導体素子接続パッドを形成する工程と、
前記銅箔の別の一角の表面上にそのまま、あるいは前記銅箔の前記別の一角に開口部を設けて該開口部内に、下面に複数の第２の電極端子を有し、上面の一部に前記第１の半導体素子の下面の一部が上下に重畳される板状の第２の半導体素子を、前記下面を外向きにして支持する工程と、
前記銅箔上および前記半導体素子接続パッド上ならびに前記第２の半導体素子上に、平坦な表面を有し、前記第２の半導体素子の前記下面を所定厚みで覆うように、前記第２の半導体素子および前記半導体素子接続パッドを埋設する封止樹脂層を形成する工程と、
前記封止樹脂層に、該封止樹脂層の表面と前記半導体素子接続パッドとの間を貫通する複数の第１のビアホールおよび該封止樹脂層の表面と前記第２の電極端子との間を貫通する複数の第２のビアホールを形成する工程と、
前記第１および第２のビアホール内ならびに前記封止樹脂層の表面に配線導体を被着する工程と、
前記半導体素子接続パッドおよび前記第２の半導体素子および前記封止樹脂層ならびに前記配線導体を含む複合体を、前記銅箔とともに前記支持基板から分離する工程と、
前記複合体から前記銅箔をエッチング除去して前記半導体素子接続パッドおよび前記第２の半導体素子の上面を露出させる工程と、
露出した前記半導体素子接続パッドに、前記第１の半導体素子の下面の一部が前記第２の半導体素子の上面の一部と上下に重畳して電磁結合されるように、前記第１の電極端子を所定高さでフリップチップ接続する工程と、を行うことを特徴とする半導体素子の実装構造の製造方法。
【請求項５】
前記半導体素子接続パッドおよび前記第２の半導体素子を露出させる工程の後、該第２の半導体素子の露出した上面の少なくとも前記一部に誘電体層を被着する工程をさらに含むことを特徴とする請求項４に記載の半導体素子の実装構造の製造方法。
【請求項６】
前記誘電体層は、厚み方向の誘電率が該厚みに垂直な平面方向の誘電率よりも大きいこ
とを特徴とする請求項５に記載の半導体素子の実装構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に複数の半導体素子を実装した半導体素子の実装構造およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、図１４に示すように、１つの配線基板２０に、第１の半導体素子２１と第２の半導体素子２２とを、その一部が互いに上下に重なるようにして実装する半導体素子の実装構造が知られている。
【０００３】
この実装構造においては、第１の半導体素子２１と第２の半導体素子２２とで配線基板２０への実装高さを異ならせる必要がある。そのため、実装高さの高い第１の半導体素子２１と配線基板２０との間にインターポーザ２３を介在させて実装している。
【０００４】
しかしながら、この実装構造においては、図１５に示すように、配線基板２０と、第１および第２の半導体素子２１，２２と、インターポーザ２３とを別々に準備するとともに、図１６（ａ）に示すように、配線基板２０とインターポーザ２３とを予め接続しておくか、あるいは、図１６（ｂ）に示すように、第１の半導体素子２１とインターポーザ２３とを予め接続しておく必要がある。そのため、第１の半導体素子２１の実装高さに関しては、配線基板２０とインターポーザ２３との実装高さおよびインターポーザ２３と第１の半導体素子２１との実装高さの両方を制御する必要があり、第１の半導体素子２１と第２の半導体素子２２との実装高さを互いに所定の実装高さとすることが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１４／０２６４８３６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、互いに部分的に上下に重畳する第１および第２の半導体素子を、互いに所定の実装高さで実装することが可能な半導体素子の実装構造およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体素子の実装構造は、下面に複数の第１の電極端子を有する平板状の第１の半導体素子と、平坦な上下面を有し、上面の中央部に、前記第１の半導体素子の前記第１の電極端子が所定高さでフリップチップ接続された複数の半導体素子接続パッドを有する封止樹脂層と、上面が前記封止樹脂層の上面と同一高さ以上の高さであるとともに下面が前記封止樹脂層で覆われるようにして前記封止樹脂層の上面側に埋設されており、上面の一部が前記第１の半導体素子の下面の一部と電磁結合されるように上下に重畳するとともに下面に複数の第２の電極端子を有する平板状の第２の半導体素子と、前記封止樹脂層の下面と前記半導体素子接続パッドとの間を貫通する複数の第１のビアホールおよび前記封止樹脂層の下面と前記第２の電極端子との間を貫通する複数の第２のビアホールと、前記第１および第２のビアホール内ならびに前記封止樹脂層の下面に被着された配線導体と、を具備して成ることを特徴とするものである。
【０００８】
本発明の半導体素子の実装構造の製造方法は、平坦な支持面を有する支持基板の前記支持面上に銅箔を剥離可能に支持する工程と、前記銅箔の一角の表面に、下面に複数の第１
の電極端子を有する第１の半導体素子の前記第１の電極端子がフリップチップ接続される銅めっきから成る複数の半導体素子接続パッドを形成する工程と、前記銅箔の別の一角の表面上にそのまま、あるいは前記銅箔の前記別の一角に開口部を設けて該開口部内に、下面に複数の第２の電極端子を有し、上面の一部に前記第１の半導体素子の下面の一部が上下に重畳される板状の第２の半導体素子を、前記下面を外向きにして支持する工程と、前記銅箔上および前記半導体素子接続パッド上ならびに前記第２の半導体素子上に、平坦な表面を有し、前記第２の半導体素子の前記下面を所定厚みで覆うように、前記第２の半導体素子および前記半導体素子接続パッドを埋設する封止樹脂層を形成する工程と、前記封止樹脂層に、該封止樹脂層の表面と前記半導体素子接続パッドとの間を貫通する複数の第１のビアホールおよび該封止樹脂層の表面と前記第２の電極端子との間を貫通する複数の第２のビアホールを形成する工程と、前記第１および第２のビアホール内ならびに前記封止樹脂層の表面に配線導体を被着する工程と、前記半導体素子接続パッドおよび前記第２の半導体素子および前記封止樹脂層ならびに前記配線導体を含む複合体を、前記銅箔とともに前記支持基板から分離する工程と、前記複合体から前記銅箔をエッチング除去して前記半導体素子接続パッドおよび前記第２の半導体素子の上面を露出させる工程と、露出した前記半導体素子接続パッドに、前記第１の半導体素子の下面の一部が前記第２の半導体素子の上面の一部と上下に重畳して電磁結合されるように、前記第１の電極端子を所定高さでフリップチップ接続する工程と、を行うことを特徴とするものである。
【発明の効果】
【０００９】
本発明の半導体素子の実装構造によれば、封止樹脂層は、その上面に第１の半導体素子の第１の電極端子が所定高さでフリップチップ接続された半導体素子接続パッドを有しているとともに、封止樹脂層の上面と同一高さ以上の高さである上面を有する第２の半導体素子がその封止樹脂層の上面側に埋設されていることから、第１の半導体素子のフリップチップ接続の高さのみを制御することによって、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、その一部が互いに重畳するように所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００１０】
また、本発明の半導体素子の実装構造の製造方法によれば、支持基板の平坦な支持面上に支持された銅箔の一角の表面に、第１の半導体素子の第１の電極端子がフリップチップ接続される半導体素子接続パッドを形成するとともに、その銅箔の別の一角に第２の半導体素子をその下面を外向きにして支持し、さらにその上に第２の半導体素子を埋設する封止樹脂層を形成し、次に半導体素子接続パッドと第２の半導体素子と封止樹脂層とを含む複合体を銅箔とともに支持基板から分離した後、その複合体から銅箔をエッチング除去して半導体素子接続パッドと第２の半導体素子の上面とを露出させることから、この複合体における半導体素子接続パッドの高さと第２の半導体素子の上面の高さとが、エッチング除去された銅箔の表面を基準として互いに正確に規定される。したがって、この露出した半導体素子接続パッドに、第１の半導体素子の第１の電極端子を所定高さでフリップチップ接続することにより、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、その一部が互いに重畳するように所定の実装高さで実装された半導体素子の実装構造の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の半導体素子の実装構造における実施形態の一例を示す概略断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の半導体素子の実装構造の製造方法の実施形態の一例を説明するための工程毎の概略断面図である。
【図３】図３（ｄ）〜（ｆ）は、本発明の半導体素子の実装構造の製造方法の実施形態の一例を説明するための工程毎の概略断面図である。
【図４】図４（ｇ）〜（ｉ）は、本発明の半導体素子の実装構造の製造方法の実施形態の一例を説明するための工程毎の概略断面図である。
【図５】図５（ｊ）〜（ｌ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図６】図６は、本発明の半導体素子の実装構造における実施形態の別の例を示す概略断面図である。
【図７】図７（ａ）〜（ｃ）は、本発明の半導体素子の実装構造の製造方法の実施形態の別の例を説明するための工程毎の概略断面図である。
【図８】図８（ｄ）〜（ｆ）は、本発明の半導体素子の実装構造の製造方法の実施形態の別の例を説明するための工程毎の概略断面図である。
【図９】図９（ｇ）〜（ｉ）は、本発明の半導体素子の実装構造の製造方法の実施形態の別の例を説明するための工程毎の概略断面図である。
【図１０】図１０は、図１に示す半導体素子の実装構造の変形例を示す概略断面図である。
【図１１】図１１は、図６に示す半導体素子の実装構造の変形例を示す概略断面図である。
【図１２】図１２は、図１０に示す半導体素子の実装構造の製造方法を説明するための概略断面図である。
【図１３】図１３は、図１１に示す半導体素子の実装構造の製造方法を説明するための概略断面図である。
【図１４】図１４は、従来の半導体素子の実装構造を示す概略断面図である。
【図１５】図１５は、従来の半導体素子の実装構造を構成する配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【図１６】図１６（ａ），（ｂ）は、従来の半導体素子の実装構造を構成する配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【発明を実施するための形態】
【００１２】
次に、本発明の半導体素子の実装構造の実施形態の一例について、図１を参照して説明する。
【００１３】
図１に示すように、本例の半導体素子の実装構造１０Ａは、第１の半導体素子１と、第２の半導体素子２と、封止樹脂層３と、ビルドアップ絶縁層４と、半導体素子接続パッド５と、配線導体６と、ビルドアップ配線導体７と、ソルダーレジスト層８と、を備えている。
【００１４】
第１の半導体素子１は、四角平板状である。第１の半導体素子１は、その下面に複数の第１の電極端子１ａを備えている。第１の半導体素子１は、例えばＭＰＵである。
【００１５】
第２の半導体素子２は、四角平板状である。第２の半導体素子２は、その下面に複数の第２の電極端子２ａを備えている。第２の半導体素子２は、その上面の一部が第１の半導体素子１の下面の一部と上下に重畳している。第２の半導体素子２は、例えばメモリである。第１の半導体素子１と第２の半導体素子２とは、互いの重畳した部分において、互いに電磁的に結合している。この電磁的な結合を介して第１の半導体素子１と第２の半導体素子２との間で信号の授受が行われる。
【００１６】
封止樹脂層３は、熱硬化性樹脂から成る。封止樹脂層３は、平坦な上下面を有している。封止樹脂層３は、その上面中央部に複数の半導体素子接続パッド５を有している。半導体素子接続パッド５には、第１の半導体素子１の電極端子１ａが所定高さでフリップチップ接続されている。半導体素子接続パッド５は、銅めっきから成る。半導体素子接続パッド５の直径は、５０〜１５０μｍ程度である。半導体素子接続パッド５の厚みは、５〜２５μｍ程度である。
【００１７】
封止樹脂層３は、その上面側に第２の半導体素子２を埋設している。封止樹脂層３の上面と第２の半導体素子２の上面とは同一高さである。封止樹脂層３は、第２の半導体素子２よりも１０〜５０μｍ程度厚い。そのため、封止樹脂層３は、第２の半導体素子２の下面を１０〜５０μｍ程度の厚みで覆っている。封止樹脂層３は、平坦な下面を有している。
【００１８】
このように、封止樹脂層３は、その上面に第１の半導体素子１の第１の電極端子１ａが所定高さでフリップチップ接続された半導体素子接続パッド５を有しているとともに、その上面と同一高さである上面を有する第２の半導体素子２がその上面側に埋設されていることから、第１の半導体素子１と第２の半導体素子２との相対的な実装高さが所定のものとなる。これにより、第１の半導体素子１と第２の半導体素子２との間の電磁的結合を介したデータの授受を確実に行うことが可能となる。
【００１９】
封止樹脂層３は、複数の第１のビアホール３ａおよび複数の第２のビアホール３ｂを有している。第１のビアホール３ａは、封止樹脂層３の下面と半導体素子接続パッド５との間を貫通している。第２のビアホール３ｂは、封止樹脂層３の下面と第２の半導体素子２の第２の電極端子２ａとの間を貫通している。第１のビアホール３ａの直径および第２のビアホール３ｂの直径は、それぞれ３０〜１００μｍ程度である。
【００２０】
第１のビアホール３ａ内および第２のビアホール３ｂ内ならびに封止樹脂層３の下面には、配線導体６が被着されている。配線導体６は、銅めっきから成る。配線導体６は、第１のビアホール３ａ内および第２のビアホール３ｂ内を完全に充填している。封止樹脂層３の下面における配線導体６の厚みは５〜２５μｍ程度である。
【００２１】
封止樹脂層３の下面には、ビルドアップ絶縁層４とビルドアップ配線導体７とが交互に複数層積層されている。ビルドアップ絶縁層４は、熱硬化性樹脂から成る。各ビルドアップ絶縁層４には、それぞれを上下に貫通する複数の第３のビアホール４ａが形成されている。各ビルドアップ絶縁層４の厚みは、１０〜５０μｍ程度である。第３のビアホール４ａの直径は、３０〜１００μｍ程度である。
【００２２】
ビルドアップ配線導体７は、第３のビアホール４ａ内およびビルドアップ絶縁層４の表面に被着されている。ビルドアップ配線導体７は、銅めっきから成る。ビルドアップ配線導体７は、第３のビアホール４ａ内を完全に充填している。各ビルドアップ絶縁層４の表面におけるビルドアップ配線導体７の厚みは、５〜２５μｍ程度である。ビルドアップ配線導体７は、配線導体６に接続している。それにより、ビルドアップ配線導体７は、配線導体６および半導体素子接続パッド５を介して第１の半導体素子１の第１の電極端子１ａに電気的に接続されている。また、配線導体６を介して第２の半導体素子２の第２の電極端子２ａに電気的に接続されている。
【００２３】
最下層のビルドアップ絶縁層４の下面に被着されたビルドアップ配線導体７は、その一部が外部接続パッド７ａを形成している。外部接続パッド７ａは、外部の電気回路基板の配線導体に半田ボール等を介して接続される。外部接続パッド７ａの直径は、２５０〜１０００μｍ程度である。外部接続パッド７ａを外部電気回路基板の配線導体に接続することによって、第１の半導体素子１および第２の半導体素子２が外部の電気回路に電気的に接続されることとなる。
【００２４】
最下層のビルドアップ絶縁層４の下面には、ソルダーレジスト層８が被着されている。ソルダーレジスト層８は、感光性の熱硬化性樹脂から成る。ソルダーレジスト層８は、外部接続パッド７ａを露出させる開口部を有している。ソルダーレジスト層８の厚みは、１
０〜５０μｍ程度である。
【００２５】
本例の半導体素子の実装構造１０Ａによれば、封止樹脂層３は、その上面に第１の半導体素子１の第１の電極端子１ａが所定高さでフリップチップ接続された半導体素子接続パッド５を有しているとともに、その上面と同一高さである上面を有する第２の半導体素子２がその上面側に埋設されていることから、第１の半導体素子１のフリップチップ接続の高さのみを制御することによって、実装高さの高い第１の半導体素子１と実装高さの低い第２の半導体素子２とが互いに所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００２６】
次に、本発明の半導体素子の実装構造の製造方法における実施形態例を上述の半導体素子の実装構造１０Ａを製造する場合を例にとって図２〜図５を参照して説明する。
【００２７】
まず、図２（ａ）に示すように、平坦な支持面１１ａを有する支持基板１１を準備するとともに、支持基板１１の支持面１１ａにキャリア付き銅箔１２を被着する。
【００２８】
支持基板１１は、例えばガラスクロス入りの熱硬化性樹脂から成る。支持基板１１の厚みは、４００〜８００μｍ程度である。
【００２９】
キャリア付き銅箔１２は、キャリア銅箔１２ａ上に銅箔１２ｂを金属や樹脂から成る密着層（不図示）を介して剥離可能に積層したものである。キャリア銅箔１２ａの厚みは、１８〜３５μｍ程度である。銅箔１２ｂの厚みは、３〜１２μｍ程度である。
【００３０】
支持基板１１の支持面１１ａにキャリア付き銅箔１２を被着するには、支持基板１１用のプリプレグとキャリア付き銅箔１２とを準備するとともに、両者を上下に重ねてプレスしながらプリプレグを熱硬化させる方法が採用される。
【００３１】
次に、図２（ｂ）に示すように、銅箔１２ｂの表面の一角に複数の半導体素子接続パッド５を形成するとともに別の一角に位置決め突起１３を形成する。半導体素子接続パッド５および位置決め突起１３は、銅めっきから成る。半導体素子接続パッド５は、第１の半導体素子１の第１の電極端子１ａがフリップチップ接続されるためのものである。位置決め突起１３は、第２の半導体素子２を位置決めするために用いられる。位置決め突起１３は、第２の半導体素子２の外周に対応して配置された枠状あるいは島状である。半導体素子接続パッド５および位置決め突起１３は、例えば銅箔１２ｂの表面に電解銅めっきを部分的に被着させることにより形成される。半導体素子接続パッド５の直径は、５０〜１５０μｍ程度である。位置決め突起１３の幅は、５〜５０μｍ程度である。半導体素子接続パッド５の厚みおよび位置決め突起１３の厚みは、それぞれ５〜５０μｍ程度である。
【００３２】
次に、図２（ｃ）に示すように、位置決め突起１３で囲まれた銅箔１２ｂの上面に第２の半導体素子２を支持する。第２の半導体素子２は、四角平板状である。第２の半導体素子２は、その一方の主面に複数の第２の電極端子２ａを備えている。なお、ここでは、第２の電極端子２ａが形成された面を第２の半導体素子２の下面と定義する。第２の半導体素子２は、第２の電極端子２ａが形成された下面を外向きにして支持される。なお、第２の半導体素子２と銅箔１２ｂとの間や第２の半導体素子２と位置決め突起１３との間を図示しない接着剤により接着してもよい。第２の半導体素子２は、例えばメモリである。
【００３３】
次に、図３（ｄ）に示すように、銅箔１２ｂ上および第２の半導体素子２上に封止樹脂層３を形成する。封止樹脂層３は、熱硬化性樹脂から成る。封止樹脂層３は、第２の半導体素子２上を１０〜５０μｍ程度の所定の厚みで被覆する。封止樹脂層３は、平坦な表面を有している。封止樹脂層３の形成には、例えばモールディング法が用いられる。
【００３４】
次に、図３（ｅ）に示すように、封止樹脂層３に第１のビアホール３ａおよび第２のビアホール３ｂを形成する。第１のビアホール３ａは、封止樹脂層３の表面と半導体素子接続パッド５との間を貫通する。第２のビアホール３ｂは、封止樹脂層３の表面と第２の半導体素子２の第２の電極端子２ａとの間を貫通する。第１のビアホール３ａの直径および第２のビアホール３ｂの直径は、それぞれ３０〜１００μｍ程度である。第１のビアホール３ａの形成および第２のビアホール３ｂの形成には、周知のレーザ加工を用いる。
【００３５】
次に、図３（ｆ）に示すように、第１のビアホール３ａ内および第２のビアホール３ｂ内ならびに封止樹脂層３の表面に配線導体６を形成する。配線導体６は、銅めっきから成る。配線導体６は、半導体素子接続パッド５および第２の半導体素子２の第２の電極端子２ａに電気的に接続される。配線導体６は、第１のビアホール３ａ内および第２のビアホール３ｂ内を完全に充填している。封止樹脂層３の表面における配線導体６の厚みは５〜２５μｍ程度である。配線導体６は、周知のセミアディティブ法により形成される。
【００３６】
次に、図４（ｇ）に示すように、封止樹脂層３上に第１層目のビルドアップ絶縁層４を積層する。ビルドアップ絶縁層４は、熱硬化性樹脂から成る。ビルドアップ絶縁層４の厚みは、１０〜５０μｍ程度である。ビルドアップ絶縁層４には、複数の第３のビアホール４ａを形成する。第３のビアホール４ａは、ビルドアップ絶縁層４の表面と配線導体６との間を貫通する。第３のビアホール４ａの直径は、３０〜１００μｍ程度である。ビルドアップ絶縁層４は、未硬化の熱硬化性樹脂フィルムを封止樹脂層３上にプレスにより積層するとともに熱硬化させた後、レーザ加工により第３のビアホール４ａを穿孔することにより形成される。
【００３７】
次に、図４（ｈ）に示すように、第３のビアホール４ａ内およびビルドアップ絶縁層４の表面にビルドアップ配線導体７を形成する。ビルドアップ配線導体７は、銅めっきから成る。ビルドアップ配線導体７は、配線導体６に電気的に接続される。ビルドアップ配線導体７は、第３のビアホール４ａ内を完全に充填している。ビルドアップ絶縁層４の表面におけるビルドアップ配線導体７の厚みは、５〜２５μｍ程度である。ビルドアップ配線導体７は、周知のセミアディティブ法により形成される。
【００３８】
次に、図４（ｉ）に示すように、次層のビルドアップ絶縁層４およびビルドアップ配線導体７を必要層数だけ順次積層形成するとともに、最表層にソルダーレジスト層８を形成する。ソルダーレジスト層８は、感光性を有する熱硬化性樹脂から成る。ソルダーレジスト層８の厚みは、１０〜５０μｍ程度である。ソルダーレジスト層８には、ビルドアップ配線導体７の一部を外部接続パッド７ａとして露出させる開口部を形成する。ソルダーレジスト層８は、最表層のビルドアップ絶縁層４およびビルドアップ配線導体７上に感光性を有する未硬化の熱硬化性樹脂ペーストを塗布するとともに、これをフォトリソグラフィ技術を採用して露光および現像した後、紫外線硬化および熱硬化させることにより形成される。
【００３９】
次に、図５（ｊ）に示すように、キャリア銅箔１２ａと銅箔１２ｂとの間を剥離する。キャリア銅箔１２ａと銅箔１２ｂとは、互いに剥離可能に積層されているので、両者を物理的に引き剥がすことで容易に剥離することができる。これにより、第２の半導体素子２と封止樹脂層３とビルドアップ絶縁層４と半導体素子接続パッド５と配線導体６とビルドアップ配線導体７とソルダーレジスト層８とから成る複合体が銅箔１２ｂとともに支持基板１１から分離される。
【００４０】
次に、図５（ｋ）に示すように、銅箔１２ｂをエッチング除去する。これにより、半導体素子接続パッド５および第２の半導体素子２の上面が露出する。このとき、半導体素子
接続パッド５の高さと第２の半導体素子５の上面の高さとは、銅箔１２ｂの表面を基準として互いに正確に規定されたものとなっている。
【００４１】
最後に、図５（ｌ）に示すように、露出した半導体素子接続パッド５に、第１の半導体素子１の第１の電極パッド１ａを所定の高さでフリップチップ接続する。これにより、第１の半導体素子１と第２の半導体素子２とが、互いの一部が上下に重畳して電磁結合されるようにして互いに所定の実装高さで実装された半導体素子の実装構造１０Ａが完成する。このとき、半導体素子接続パッド５の高さと第２の半導体素子２の上面の高さとは、銅箔の表面を基準として互いに正確に規定されていることから、実装高さの高い第１の半導体素子１と実装高さの低い第２の半導体素子２とが互いに所定の実装高さで実装された半導体素子の実装構造の製造方法を提供することができる。
【００４２】
次に、本発明の半導体素子の実装構造の実施形態の別の例について、図６を参照して説明する。なお、図６において図１と同様の箇所には同様の符号を付し、その詳細な説明は省略する。
【００４３】
図６に示すように、本例の半導体素子の実装構造１０Ｂは、上述した一例と同様に、第１の半導体素子１と、第２の半導体素子２と、封止樹脂層３と、ビルドアップ絶縁層４と、半導体素子接続パッド５と、配線導体６と、ビルドアップ配線導体７と、ソルダーレジスト層８と、を備えている。
【００４４】
本例の半導体素子の実装構造１０Ｂにおいては、第２の半導体素子２の上面の高さが封止樹脂層３の上面の高さよりも高いものとなっている点で上述した一例と異なっている。このように、第２の半導体素子２の上面の高さが封止樹脂層３の上面の高さよりも高いものとなっていることにより、互いに上下に重畳する第１の半導体素子１の下面と第２の半導体素子２の上面との距離が近いものとなる。その結果、第１の半導体素子１と第２の半導体素子２との間の電磁結合が大きいものなり、両者間の信号の授受をさらに良好に行うことが可能となる。
【００４５】
この例の半導体素子の実装構造１０Ｂの製造方法を、図７〜図９を参照して説明する。
【００４６】
先ず、図７（ａ）に示すように、上述の半導体素子の実装構造１０Ａの場合と同様に、平坦な支持面１１ａを有する支持基板１１を準備するとともに、支持基板１１の支持面１１ａにキャリア付き銅箔１２を被着する。
【００４７】
次に、図７（ｂ）に示すように、銅箔１２ｂの表面の一角に複数の半導体素子接続パッド５を形成するとともに銅箔１２ｂの別の一角に開口部Ａを形成する。開口部Ａは、その内側に第２の半導体素子２を嵌入可能な大きさとする。開口部Ａは、銅箔１２ｂの別の一角を選択的にエッチング除去することにより形成する。
【００４８】
次に、図７（ｃ）に示すように、開口部Ａの内側に第２の半導体素子２を支持する。このとき、開口部Ａを第２の半導体素子２の位置決めとして利用する。
【００４９】
以降、上述の一例の場合と同様に、図８（ｄ）に示すように、銅箔１２ｂ上および第２の半導体素子２上に封止樹脂層３を形成する。次に、図８（ｅ）に示すように、封止樹脂層３に第１のビアホール３ａおよび第２のビアホール３ｂを形成する。次に、図８（ｆ）に示すように、第１のビアホール３ａ内および第２のビアホール３ｂ内ならびに封止樹脂層３の表面に配線導体６を形成する。さらに、図９（ｇ）に示すように、ビルドアップ絶縁層４およびビルドアップ配線導体７を必要層数だけ順次積層するとともに、最表層にソルダーレジスト層８を形成する。次に、図９（ｈ）に示すように、キャリア銅箔１２ａと
銅箔１２ｂおよび第２の半導体素子２との間を剥離する。次に、図９（ｉ）に示すように、銅箔１２ｂをエッチング除去する。最後に半導体素子接続パッド５に、第１の半導体素子１の第１の電極パッド１ａを所定の高さでフリップチップ接続する。これにより、図６に示した半導体素子の実装構造１０Ｂが完成する。
【００５０】
なお、本発明は、上述した実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更は可能である。例えば、図１０や図１１に示すように、第１の半導体素子１の下面の一部と電磁結合されるように上下に重畳する第２の半導体素子２の上面に誘電体層９を被着させても良い。これにより、第１の半導体素子１と第２の半導体素子２との間の電磁結合が大きいものなり、両者間の信号の授受をさらに良好に行うことが可能となる。
【００５１】
このような誘電体層９は、図１２や図１３に示すように、第２の半導体素子２と封止樹脂層３とビルドアップ絶縁層４と半導体素子接続パッド５と配線導体６とビルドアップ配線導体７とソルダーレジスト層８とから成る複合体から銅箔１２ｂをエッチング除去した後、露出した第２の半導体素子２の表面に誘電体層９用の誘電体フィルムを貼着することにより被着すればよい。
【００５２】
なお、誘電体層９用の誘電体フィルムとしては、耐熱性を有する樹脂フィルム中に誘電体粉末がフィルムの厚み方向に配向するように含有された誘電体フィルムを用いることが好ましい。このような誘電体フィルムは、厚み方向の誘電率が平面方向の誘電率よりも大きなものとなる。誘電体層９は、厚み方向の誘電率が平面方向の誘電率よりも大きな材料を用いると、第１の半導体素子１と第２の半導体素子２との間の電磁結合を大きいものすることができるとともに、互いに隣接する電磁結合要素間のアイソレーションを高めることができる。なお、誘電体層９は、少なくとも第１の半導体素子１と重畳する一部を含む領域に被着すれば良く、第２の半導体素子２の上面の全面に被着する必要はない。
【００５３】
また、上述した実施形態例では、ビルドアップ絶縁層４およびビルドアップ配線導体７を備えていたが、これらのビルドアップ絶縁層４およびビルドアップ配線導体７を必ずしも備えている必要はない。
【符号の説明】
【００５４】
１    第１の半導体素子
１ａ    第１の電極端子
２    第２の半導体素子
２ａ    第２の電極端子
３    封止樹脂層
３ａ    第１のビアホール
３ｂ    第２のビアホール
５    半導体素子接続パッド
６    配線導体
９    誘電体層
１１    支持基板
１１ａ    支持面
１２ｂ    銅箔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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