(57)【要約】【課題】外部メモリから画像情報を読み出す場合でも画像処理を高速に実行する。【解決手段】情報処理装置１００は、メモリ制御部５０と、分配部４０と、画像処理部６０とを有する。メモリ制御部５０は、画像を形成する画素それぞれの画像情報を複数のメモリ２１〜２９のそれぞれに読み書き可能である。分配部４０は、メモリ制御部５０が画像情報を複数のメモリ２１〜２９に書き込むときに、画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリ２１〜２９に書き込むように画像情報を分配する。画像処理部６０は、複数のメモリ２１〜２９からメモリ制御部５０を介して読み出された画像情報に画像処理を実行し、画像処理が実行された画像情報を出力する。【選択図】図４
2018124870.tif 000002
【特許請求の範囲】
【請求項１】
画像を形成する画素それぞれの画像情報を複数のメモリのそれぞれに読み書き可能なメモリ制御部と、
前記メモリ制御部が前記画像情報を前記複数のメモリに書き込むときに、前記画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリに書き込むように前記画像情報を分配する分配部と、
前記複数のメモリから前記メモリ制御部を介して読み出された前記画像情報に画像処理を実行し、前記画像処理が実行された画像情報を出力する画像処理部と、
を有する情報処理装置。
【請求項２】
前記メモリ制御部は、前記矩形領域を形成する画素の数以上のメモリから同時に前記画像情報を読み出す、請求項１に記載の情報処理装置。
【請求項３】
前記矩形領域の行方向に延伸する画素の数と、前記矩形領域の前記行方向に直交にする列方向に延伸する画素の数とは同一である、請求項１又は２に記載の情報処理装置。
【請求項４】
前記分配部は、前記画像を形成するｉ行ｊ列の画素の画像情報を書き込むメモリを、行数ｉを前記矩形領域の一辺の画素数ｋで除したときの剰余を前記画素数ｋで乗算した値と、列数ｊを前記画素数ｋで除したときの剰余とから決定するメモリ決定部を有する、請求項３に記載の情報処理装置。
【請求項５】
前記分配部は、列数ｊを前記画素数ｋで除したときの商から、画像情報を書き込むアドレスを決定するアドレス決定部を更に有する、請求項４に記載の情報処理装置。
【請求項６】
画像を形成する画素それぞれの画像情報を複数のメモリのそれぞれに読み書き可能なメモリ制御部と、
前記メモリ制御部が前記画像情報を前記複数のメモリに書き込むときに、前記画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリに書き込むように前記画像情報を分配する分配部と、
前記複数のメモリから前記メモリ制御部を介して読み出された前記画像情報に画像処理を実行し、前記画像処理が実行された画像情報を出力する画像処理部と、
を有する画像処理チップ。
【請求項７】
画像を形成する画素それぞれの画像情報を複数のメモリのそれぞれに読み書き可能なメモリ制御部と、
前記メモリ制御部が前記画像情報を前記複数のメモリに書き込むときに、前記画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリに書き込むように前記画像情報を分配する分配部と、
を有する画像処理用メモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理用メモリコントローラ、画像処理用メモリコントローラを搭載する画像処理チップ、及びそのような画像処理チップを搭載する情報処理装置に関する。
【背景技術】
【０００２】
画像処理装置は、画像処理を高速に実行するために、画像を示す画像情報を外部メモリから読み出す読出処理、及び読み出した画像情報に対する所定の画像処理を実行する動作を、高速且つ連続して行うことが望ましい。読出時間と画像処理時間との間の時間差により、高速に画像処理が実行されなくなることを防止するために、画像情報を記憶する内部メモリを内蔵し、内部メモリに記憶された画像情報に対して画像処理を実行する画像処理装置が知られている。
【０００３】
例えば、画像情報を記憶するメモリから画像情報を演算回路に提供する記憶手段としてラインメモリを使用した画像処理装置が知られている（例えば、特許文献１を参照）。また、画像情報を記憶するメモリから並列に配置された複数のシフトレジスタを介して入力される画像情報に対して輪郭線追跡処理を実行する画像処理装置が知られている（例えば、特許文献２を参照）。さらに、画像に含まれる１０行３列等の矩形領域の画素の画像情報を内部メモリに一時的に格納して、所定の処理を実行する画像処理装置が知られている（例えば、特許文献３を参照）。
【０００４】
また、画像素子と演算素子とを転送用データラインとを介して１対１で対応させて、画像処理演算を並列処理で行うことで、高速に画像処理を実行する画像処理装置が知られている（例えば、特許文献４を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２７９７８０号公報
【特許文献２】特開平６−２５９５５６公報
【特許文献３】特開平１−２９１３８７号公報
【特許文献４】国際公開第２０００／０５５８１０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、画像情報を内部メモリに記憶することで画像処理の高速化を図る技術では、外部メモリからの読出速度は高速化されないため、画像情報が内部メモリに記憶されていない画像領域の画像処理を高速化することは容易ではない。例えば、この技術では、所与の順序で画像処理を実行する場合には画像処理を高速化できるが、画像からランダムに抽出された画像領域の画像処理を実行する場合は、処理速度は画像情報の読出時間に応じて遅くなるため、画像処理の高速化は容易ではない。
【０００７】
また、画像素子と演算素子とを転送用データラインとを介して１対１で対応させる技術では、画像に複数回の画像処理をする場合には、画像処理毎に外部メモリ等からの読出処理が実行されるため、画像処理の高速化は容易ではない。
【０００８】
一実施形態では、外部メモリから画像情報を読み出す場合でも画像処理を高速に実行可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
１つの態様では、情報処理装置は、メモリ制御部と、分配部と、画像処理部とを有する。メモリ制御部は、画像を形成する画素それぞれの画像情報を複数のメモリのそれぞれに読み書き可能である。分配部は、メモリ制御部が画像情報を複数のメモリに書き込むときに、画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリに書き込むように画像情報を分配する。画像処理部は、複数のメモリからメモリ制御部を介して読み出された画像情報に画像処理を実行し、画像処理が実行された画像情報を出力する。
【発明の効果】
【００１０】
一実施形態では、外部メモリから画像情報を読み出す場合でも画像処理を高速に実行することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る情報処理装置に関連する情報処理装置について説明する図である。
【図２】（ａ）は図１に示す情報処理装置によるメディアンフィルタ処理を説明するための図であり、（ｂ）は図１に示す情報処理装置によるメディアンフィルタ処理の処理時間を説明するための図である。
【図３】（ａ）はＧＰＵによる画像処理を説明するための図であり、（ｂ）はＧＰＵによる画像処理の問題点を説明するための図である。
【図４】実施形態に係る情報処理装置の回路ブロック図である。
【図５】図４に示す情報処理装置による画像情報書込処理を示すフローチャートである。
【図６】図５に示す画像情報書込処理の説明のための第１の図である。
【図７】図５に示す画像情報書込処理の説明のための第２の図である。
【図８】図４に示す情報処理装置によるメディアンフィルタ処理を示すフローチャートである。
【図９】図５に示す画像情報書込処理の説明のための第３の図である。
【図１０】図４に示す画像センサにより撮像される画像を形成する画素と、画素の画像情報が記憶されるメモリとの関係を示す図である。
【発明を実施するための形態】
【００１２】
以下図面を参照して、実施形態に係る画像処理用メモリコントローラ、画像処理チップ及び情報処理装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
【００１３】
（実施形態に係る情報処理装置に関連する情報処理装置）
実施形態に係る画像処理用メモリコントローラ、画像処理チップ及び情報処理装置について説明する前に、実施形態に係る情報処理装置に関連する情報処理装置について説明する。
【００１４】
図１は、実施形態に係る情報処理装置に関連する情報処理装置について説明する図である。
【００１５】
情報処理装置９００は、画像処理チップ９０１と、外部メモリ９０２とを有する。
【００１６】
画像処理チップ９０１は、画像処理回路９１１と、メモリバッファ９１２と、メモリコントローラ９１３とを有し、外部メモリ９０２に記憶される画像情報を読出してメディアンフィルタ処理等の所定の画像処理を実行する。
【００１７】
外部メモリ９０２は、画像処理チップ９０１によって画像処理が実行される画像を形成する画素の画像情報を記憶するＳＲＡＭ及びフラッシュメモリ等の記憶装置である。外部メモリ９０２は、画像情報を画素毎に行方向にスキャンしたデータとして保管する。外部メモリ９０２は、アドレス「００００」に１行１列の画素１−１の画像情報を記憶し、アドレス「０００１」に１行２列の画素１−２の画像情報を記憶する。以下同様に、外部メモリ９０２は、画素の画像情報を行方向に順次記憶する。外部メモリ９０２は、第１行の端部に位置する１行Ｎ列の画素１−Ｎの画像情報の次に第２行１列の画像情報を記憶する。画像情報は、一例では、ＲＧＢのそれぞれに対応する情報が８ビットで記憶された計２４ビットの情報である。
【００１８】
図２（ａ）は情報処理装置９００によるメディアンフィルタ処理を説明するための図であり、図２（ｂ）は情報処理装置９００によるメディアンフィルタ処理の処理時間を説明するための図である。図２（ａ）に示すメディアンフィルタ処理では、情報処理装置９００は２行２列の画素２−２の画像情報にメディアンフィルタ処理を実行する。
【００１９】
メモリコントローラ９１３は、メディアンフィルタ処理を実行する２行２列の画素２−２の画像情報、及び画素２−２に隣接する８個の画素の画像情報を外部メモリ９０２から順次取得し、取得した画像情報をメモリバッファ９１２に書き込む。また、メモリコントローラ９１３は、画素２−２の画像情報、及び画素２−２に隣接する８個の画素の画像情報のそれぞれが記憶される外部メモリ９０２のアドレスの順次アクセスして、記憶される画像情報を読み出す。次いで、画像処理回路９１１は、メモリコントローラ９１３によって読み出された画像情報に基づいて、画素２−２にメディアンフィルタ処理を実行して、メディアンフィルタ処理が実行された画素２−２の画像情報をメモリバッファ９１２に書き込む。そして、メモリコントローラ９１３は、メディアンフィルタ処理が実行されていた画素２−２を外部メモリ９０２に書き込む。
【００２０】
情報処理装置９００では、対象とする画素の画像情報にメディアンフィルタ処理を実行するために、処理速度が遅い外部メモリ９０２からの読出処理が計９回の実行されるため、メディアンフィルタ処理の高速化は容易ではない。６行６列の計３６個の画素を対象とする処理、及び９行９列の計８１個の画素を対象とする処理を実行する場合等、処理を実行する画素の増加に従って、外部メモリ９０２からの画像情報の読出処理を実行する回数は指数的に増加する。情報処理装置９００では、処理を実行する画素の増加に従って、外部メモリ９０２からの読出処理の実行回数が指数的に増加するため、画像処理を高速化することは容易ではない。
【００２１】
対象画素の周囲に配置された画素の画像情報を使用してメディアンフィルタ処理等の画像処理を実行するときに、グラフィックス プロセッシング ユニット（Graphics Processing Unit、ＧＰＵ）を使用して、画像処理を高速化することが可能である。
【００２２】
図３（ａ）はＧＰＵによる画像処理を説明するための図であり、図３（ｂ）はＧＰＵによる画像処理の問題点を説明するための図である。図３（ａ）及び３（ｂ）において、ＧＰＵは９個の画素の画像情報を並列処理する。
【００２３】
ＧＰＵ９０３は、並列処理が可能な演算装置であり、９個のプロセッサを内蔵し、９個のプロセッサによって９個の画像情報を同時に処理可能することで、画像処理を高速に可能な画像処理専用ハードウエアである。ＧＰＵ９０３は、コアレスアクセスにより処理速度を高速化することができる。コアレスアクセスは、９個のプロセッサのそれぞれを含む各スレッドが、互いに隣接する画素の画像情報を同時に読み出して画像処理を実行することで、処理時間の高速化を図るものである。図１に示すように、外部メモリ９０２が画像情報を第１行から行方向に順次アドレスに記憶している場合、ＧＰＵ９０３は、第１回目の読出処理で画素１−１〜画素１−９の画像情報を読み出す。以降、ＧＰＵ９０３は、外部メモリ９０２に記憶された順序に従って、行方向に画像情報を順次読出処理を実行することで、読出処理を高速に実行する。
【００２４】
ＧＰＵ９０３がコアレスアクセスによって、画素２−２のメディアンフィルタ処理を実行する場合、第１行〜第３行を読み出すために少なくとも３回の読出処理を実行するが、読出処理の実行回数をより削減することが好ましい。また、ＧＰＵ９０３によるメディアンフィルタ処理では、画素１−４〜画素１−９等の使用しない画素の画像情報が読み出される等の余分な処理が実行されるが、余分な処理を実行することで余分な電力を消費する等の問題が発生する。
【００２５】
（実施形態に係る情報処理装置の概要）
実施形態に係る情報処理装置は、画像に含まれる３行３列等の所定の形状を有する矩形領域を形成する画素の画像情報を異なるメモリに書き込むように画像情報を複数の外部メモリ分配して書き込む。実施形態に係る情報処理装置は、異なるメモリに分配して記憶された画像情報を読み出して画像処理を実行することで、所定の形状を有する矩形領域を形成する画素の画像情報の画像処理を高速で実行することができる。
【００２６】
（実施形態に係る情報処理装置の構成及び機能）
図４は、実施形態に係る情報処理装置の回路ブロック図である。
【００２７】
実施形態に係る情報処理装置１００は、画像処理チップ１と、画像センサ１０と、第１メモリ２１〜第９メモリ２９と、表示装置３０とを有する。情報処理装置１００は、パーソナルコンピュータ及びサーバ等の種々の情報処理が可能な情報処理装置であってもよい。また、多情報処理装置１００は、機能携帯電話（いわゆる「スマートフォン」）であり、無線通信ネットワークへの接続、近距離無線通信、所定のアプリケーションプログラムの実行等を可能とする。情報処理装置１００は、例えば携帯端末（Personal Digital Assistant、 PDA）、携帯ゲーム機、携帯音楽プレーヤ、タブレットＰＣ等の端末装置でもよい。
【００２８】
画像処理チップ１は、分配部４０と、メモリ制御部５０と、画像処理部６０とを有し、画像センサ１０が撮像した画像を形成する画素の画像情報に画像処理を実行して、画像処理を実行した画像情報に対応する画像を表示装置３０に出力する。画像情報は、一例では、ＲＧＢのそれぞれに対応する情報が８ビットで記憶された計２４ビットの情報である。分配部４０及びメモリ制御部５０は、画像処理用メモリコントローラを形成する。
【００２９】
画像センサ１０は、アレイ状に配置された撮像素子と、撮像素子を駆動する素子駆動部とを有する。撮像素子は、電荷結合素子（ＣＣＤ）型センサ、又はＣＭＯＳイメージセンサとも称されるアクティブピクセルセンサ（ＡＰＳ）型センサと、カラーフィルタとを有し、入射した光に応じた電荷を蓄積する。素子駆動部は、撮像素子のそれぞれで蓄積された電荷を電気信号に変換して画像処理チップ１に出力する。
【００３０】
第１メモリ２１〜第９メモリ２９のそれぞれは、画像センサ１０によって撮像された画像を形成する画素の画像情報を記憶するＳＲＡＭ及びフラッシュメモリ等の記憶装置である。
【００３１】
表示装置３０は、映像や画像等の表示が可能であればどのようなデバイスでもよく、例えば、液晶ディスプレイや有機ＥＬ（Electro−Luminescence）ディスプレイ等である。表示装置３０は、画像処理チップ１から供給された映像データに応じた映像や、画像データに応じた画像等を表示する。
【００３２】
分配部４０は、カウント部４１と、画像情報取得部４２と、メモリ決定部４３と、アドレス決定部４４と、画像情報書込部４５と、終了判定部４６とを有する。分配部４０は、メモリ制御部５０が画像情報を第１メモリ２１〜第９メモリ２９のそれぞれに書き込むときに、画像に含まれる矩形領域を形成する画素の画像情報を異なるメモリに書き込むように画像情報を分配する。
【００３３】
メモリ制御部５０は、分配部４０及び画像処理部６０の指示に応じて、画像を形成する画素それぞれの画像情報を第１メモリ２１〜第９メモリ２９のそれぞれに書き込む。また、メモリ制御部５０は、画像処理部６０の指示に応じて、第１メモリ２１〜第９メモリ２９から画像情報を同時に読み出す。メモリ制御部５０は、第１メモリ２１〜第９メモリ２９との間のアクセスを同時に実行できるように、第１メモリ２１〜第９メモリ２９のそれぞれに別個に接続された９個のインタフェース回路を有する。メモリ制御部５０は、第１メモリ２１〜第９メモリ２９から画像情報を同時に書き込むと共に、第１メモリ２１〜第９メモリ２９から画像情報を同時に読み出すことができる。
【００３４】
画像処理部６０は、第１メモリ２１〜第９メモリ２９のそれぞれに記憶された画像情報を読み出して、読み出した画像情報に画像処理を実行するものであり、例えば、ＣＰＵである。画像処理部６０は、画像処理を実行した画像情報を第１メモリ２１〜第９メモリ２９のそれぞれに書き込むと共に、表示装置３０に出力する。画像処理部６０が実行する画像処理は、移動平均フィルタ処理及びメディアンフィルタ処理を含むノイズ除去処理、平均化フィルタ処理及びガウシアンフィルタ処理を含む平滑化、並びにソーベルフィルタ及びラプラシアンフィルタを含む輪郭抽出を含む。
【００３５】
（実施形態に係る情報処理装置による画像情報書込処理）
図５は、情報処理装置１００による画像情報書込処理を示すフローチャートである。
【００３６】
まず、カウント部４１は、メモリアドレスカント値Ｍａ、行カウント値ｉ及び列カウント値ｊのそれぞれを「０」に初期化する（Ｓ１０１）。次いで、画像情報取得部４２は、画像センサ１０から１行１列（＝（ｉ＋１）行（ｊ＋１）列）の画素の画像情報を画像センサ１０から取得する（Ｓ１０２）。
【００３７】
次いで、メモリ決定部４３は、Ｓ１０２の処理で取得された画像情報を書き込むメモリＭｎを決定する（Ｓ１０３）。メモリ決定部４３は、ｉ行ｊ列の画素の画像情報を記憶するメモリＭｎを、行数ｉを矩形領域の一辺の画素数３で除したときの剰余を画素数３で乗算した値と、列数ｊを画素数３で除したときの剰余とから決定する。具体的には、メモリ決定部４３は、以下の式（１）を使用して画像情報を書き込むメモリＭｎを決定する。
Ｍｎ  ＝  （ｉ％３）×３  ＋  （ｊ％３）  ＋  １      （１）
【００３８】
式（１）の右辺の第１項及び第３項は、画像の各行の列数「１」の画像情報が入るメモリを規定する。行数ｉが「０」のときに式（１）の右辺の第１項は「０」になり、行数ｉが「１」のときに式（１）の右辺の第１項は「３」になり、行数ｉが「２」のときに式（１）の右辺の第１項は「６」になる。さらに、行数ｉが「３」のときに式（１）の右辺の第１項は「０」になり、行数ｉが「４」のときに式（１）の右辺の第１項は「３」になり、行数ｉが「５」のときに式（１）の右辺の第１項は「６」になる。式（１）の右辺の第１項の演算結果は、式（１）の右辺の第３項によって「１」オフセットされて、行数ｉの増加に従って「１」、「４」、「７」を順番に繰り返す。式（１）の右辺の第１項及び第３項によって規定される画像の各行の列数「１」の画像情報が入るメモリは、第１メモリ２１、第４メモリ２４、第７メモリ２７を順番に繰り返す。行数「１」の列数「１」の画素の画像情報は第１メモリ２１に書き込まれ、行数「２」の列数「１」の画素の画像情報は第４メモリ２４に書き込まれ、行数「３」の列数「１」の画素の画像情報は第７メモリ２７に書き込まれる。
【００３９】
式（１）の右辺の第２項は、分配部４０が分配する矩形領域の一辺の幅に対応する繰り返しを規定する。列数ｊが「０」のときに式（１）の右辺の第２項は「０」になり、列数ｊが「１」のときに式（１）の右辺の第２項は「１」になり、列数ｊが「２」のときに式（１）の右辺の第２項は「２」になる。さらに、列数ｊが「３」のときに式（１）の右辺の第２項は「０」になり、列数ｊが「１」のときに式（１）の右辺の第２項は「１」になり、列数ｊが「２」のときに式（１）の右辺の第２項は「６」になる。式（１）の右辺の第２項は、列数ｊの増加に従って「０」、「１」、「２」を順番に繰り返す。
【００４０】
図６に示すように、メモリ決定部４３は、第１メモリ２１〜第３メモリ２３に同一行の画素の画像情報を書き込み、第４メモリ２４〜第６メモリ２６に同一行の画素の画像情報を書き込み、第７メモリ２７〜第９メモリ２９に同一行の画素の画像情報を書き込む。より詳細には、メモリ決定部４３は、（ｉ×３＋１）行の画素の画像情報を第１メモリ２１〜第３メモリ２３に順次書き込み、（ｉ×３＋２）行の画素の画像情報を第１メモリ２１〜第３メモリ２３に順次書き込む。また、メモリ決定部４３は、（ｉ×３＋３）行の画素の画像情報を第１メモリ２１〜第３メモリ２３に順次書き込む。
【００４１】
次いで、アドレス決定部４４は、Ｓ１０２の処理で取得された画像情報を書き込むアドレスａを決定する（Ｓ１０３）。アドレス決定部４４は、列数ｊを画素数３で除したときの商から、画像情報を書き込むアドレスａを決定する。具体的には、アドレス決定部４４は、以下の式（２）を使用して画像情報を書き込むアドレスａを決定する。
ａ  ＝  （ｊ÷３）      （２）
【００４２】
式（２）の右辺は、画像の列数が「３」増加するごとに、第１メモリ２１〜第９メモリ２９のそれぞれに書き込むアドレスａを１つ増加させることを示す。具体的には、アドレス決定部４４は、アドレス「０」を画像の列数「１」〜「３」の画素の画像情報を書き込むアドレスに決定し、アドレス「１」に画像の列数「４」〜「６」の画素の画像情報を書き込むアドレスに決定する。また、アドレス決定部４４は、アドレス「２」に画像の列数「７」〜「９」の画素の画像情報を書き込むアドレスに決定する。
【００４３】
次いで、画像情報書込部４５は、Ｓ１０３の処理で決定されたメモリＭｎのＳ１０４の処理で決定されたアドレスａにＳ１０２の処理で取得された（ｉ＋１）行（ｊ＋１）行の画素の画像情報の書き込みをメモリ制御部５０に指示する（Ｓ１０５）。メモリ制御部５０は、画像情報書込部４５の指示に応じて、Ｓ１０３の処理で決定されたメモリＭｎのＳ１０４の処理で決定されたアドレスａにＳ１０２の処理で取得された（ｉ＋１）行（ｊ＋１）行の画素の画像情報を書き込む。
【００４４】
次いで、終了判定部４６は、全ての画素の画像情報の書き込みを終了したか否かを判定する（Ｓ１０６）。終了判定部４６によって全ての画素の画像情報の書き込みを終了していないと判定される（Ｓ１０６−ＮＯ）と、カウント部４１は、メモリアドレスカント値Ｍａ及び列カウント値ｊのそれぞれをインクリメントする（Ｓ１０７）。次いで、カウント部４１は、列カウント値ｊが画像の列数Ｃｊに達したか否かを判定する（Ｓ１０８）。カウント部４１により列カウント値ｊが画像の列数Ｃｊに達したと判定される（Ｓ１０８−ＹＥＳ）まで、Ｓ１０１〜Ｓ１０８の処理が繰り返される。
【００４５】
カウント部４１は、列カウント値ｊが画像の列数Ｃｊに達したと判定する（Ｓ１０８−ＹＥＳ）と、行カウント値ｉをインクリメントすると共に、列カウント値ｊを「０」に初期化し（Ｓ１０９）、処理はＳ１０１に戻る。以降、終了判定部４６によって全ての画素の画像情報の書き込みを終了したと判定される（Ｓ１０６−ＹＥＳ）まで、Ｓ１０１〜１０９の処理が繰り返される。終了判定部４６によって全ての画素の画像情報の書き込みを終了したと判定される（Ｓ１０６−ＹＥＳ）と、処理は終了する。
【００４６】
図７は、画像情報書込処理の説明のための第２の図である。図７は、分配部４０による書込処理により画像情報が書き込まれた状態の第１メモリ２１〜第９メモリ２９を示す。
【００４７】
第１メモリ２１は、アドレス「０」から（ｉ×３＋１）行の（ｊ×３＋１）列の画素の画像情報が順次書き込まれる。第２メモリ２２は、アドレス「０」から（ｉ×３＋１）行の（ｊ×３＋２）列の画素の画像情報が順次書き込まれる。第３メモリ２３は、アドレス「０」から（ｉ×３＋１）行の（ｊ×３＋３）列の画素の画像情報が順次書き込まれる。
【００４８】
第４メモリ２４は、アドレス「０」から（ｉ×３＋２）行の（ｊ×３＋１）列の画素の画像情報が順次書き込まれる。第５メモリ２５は、アドレス「０」から（ｉ×３＋２）行の（ｊ×３＋２）列の画素の画像情報が順次書き込まれる。第６メモリ２６は、アドレス「０」から（ｉ×３＋２）行の（ｊ×３＋３）列の画素の画像情報が順次書き込まれる。
【００４９】
第７メモリ２７は、アドレス「０」から（ｉ×３＋３）行の（ｊ×３＋１）列の画素の画像情報が順次書き込まれる。第８メモリ２８は、アドレス「０」から（ｉ×３＋３）行の（ｊ×３＋２）列の画素の画像情報が順次書き込まれる。第９メモリ２９は、アドレス「０」から（ｉ×３＋３）行の（ｊ×３＋３）列の画素の画像情報が順次書き込まれる。
【００５０】
（実施形態に係る情報処理装置によるメディアンフィルタ処理）
図８は、情報処理装置１００によるメディアンフィルタ処理を示すフローチャートである。図８において、画像処理チップ１によるメディアンフィルタ処理について説明するが、情報処理装置１００は、移動平均フィルタ処理等の他の画像処理を実行するときも図５に示す処理と同様の処理を実行する。
【００５１】
まず、画像処理部６０は、ｉ行ｊ列の画素及び隣接する画素の画像情報を同時に読み出す読出指示をメモリ制御部５０に出力する（Ｓ２０１）。メモリ制御部５０は、画像処理部６０からの読出指示に応じて、ｉ行ｊ列の画素及び隣接する画素の画像情報を同時に読み出す。例えば、画像処理部６０は、２行２列の画素の画像情報にメディアンフィルタ処理を実行するとき、１行１列〜１行３列、２行１列〜２行３列及び３行１列〜３行３列の計９個の画素の画像情報を同時に読み出す。
【００５２】
次いで、画像処理部６０は、Ｓ２０１の処理で読み出された９個の画素の画像情報を使用して、ｉ行ｊ列の画素の画像情報のメディアンフィルタ処理を実行する（Ｓ２０２）。そして、画像処理部６０は、Ｓ２０２の処理でメディアンフィルタ処理を実行したｉ行ｊ列の画素の画像情報を、ｉ行ｊ列の画素の画像情報を読み出したメモリに書き込む書込指示をメモリ制御部５０に出力する（Ｓ２０３）。メモリ制御部５０は、画像処理部６０からの読出指示に応じて、ｉ行ｊ列の画素の画像情報を書き込む。
【００５３】
（実施形態に係る情報処理装置の作用効果）
実施形態に係る情報処理装置は、画像に含まれる矩形領域を形成する３行３列の画素の画像情報を異なるメモリに書き込むように画像情報を分配するので、矩形領域を形成する画素の画像情報を１回の読出処理で読み出すことができる。実施形態に係る情報処理装置は、矩形領域を形成する画素の画像情報を読み出すことができるので、図９に示すように、外部メモリである第１メモリ２１〜第９メモリ２９からの読出処理を１回実行するだけでメディアンフィルタ処理を実行できる。
【００５４】
表１は、矩形領域に含まれる画素数を変化させたときの情報処理装置９００による読出処理回数と、情報処理装置１００による読出処理回数との比較結果を示す。
【００５５】
【表１】
2018124870.tif 000003
【００５６】
情報処理装置９００は、画素数に同数の読出処理を実行することで画素の画像情報を取得する。情報処理装置９００は、矩形領域が３行３列であるときに９回の読出処理を実行し、矩形領域が６行６列であるときに３６回の読出処理を実行し、矩形領域が９行９列であるときに８１回の読出処理を実行する。
【００５７】
実施形態に係る情報処理装置は、１回の読出処理を実行することで９個の画素の画像情報を取得する。情報処理装置１００は、矩形領域が３行３列であるときに１回の読出処理を実行し、矩形領域が６行６列であるときに４回の読出処理を実行し、矩形領域が９行９列であるときに９回の読出処理を実行する。
【００５８】
実施形態に係る情報処理装置は、矩形領域に含まれる画素数が増加するに従って、情報処理装置９００と比較して読出処理を実行する回数を削減する効果が大きくなる。
【００５９】
また、実施形態に係る情報処理装置は、画像に含まれる矩形領域を形成する３行３列の画素の画像情報を異なるメモリに書き込むように画像情報を分配するので、画素の任意の矩形領域を形成する画像情報を１回の読出処理で読み出すことができる。
【００６０】
図１０は、画像センサにより撮像される画像を形成する画素と、画素の画像情報が記憶されるメモリとの関係を示す図である。図１０において、「１」〜「９」の数字が記載される四角形は画素を示し、四角形に記載される数字は画素の画像情報が記憶されるメモリを示す。数字「１」は第１メモリ２１を示し、数字「２」は第２メモリ２２を示し、数字「３」は第３メモリ２３を示し、数字「４」は第４メモリ２４を示し、数字「５」は第５メモリ２５を示す。また、数字「６」は第６メモリ２６を示し、数字「７」は第７メモリ２７を示し、数字「８」は第８メモリ２８を示し、数字「９」は第９メモリ２９を示す。
【００６１】
図１０に示す第１の場合では、実施形態に係る情報処理装置は、３行３列の画素の画像情報にメディアンフィルタ処理を実行する。実施形態に係る情報処理装置は、３行３列の画素の画像情報にメディアンフィルタ処理を実行するために、第９メモリ２９に記憶される３行３列の画素の画像情報と、３行３列の画素に隣接する８個の画素の画像情報を読み出す。３行３列の画素の画像情報及び３行３列の画素に隣接する８個の画素の画像情報は、互いに異なるメモリに記憶されるため、１回の読出処理で読み出すことができる。
【００６２】
図１０に示す第２の場合では、実施形態に係る情報処理装置は、５行８列の画素の画像情報にメディアンフィルタ処理を実行する。実施形態に係る情報処理装置は、５行８列の画素の画像情報にメディアンフィルタ処理を実行するために、第５メモリ２５に記憶される５行８列の画素の画像情報と、５行８列の画素に隣接する８個の画素の画像情報を読み出す。５行８列の画素の画像情報及び５行８列の画素に隣接する８個の画素の画像情報は、互いに異なるメモリに記憶されるため、１回の読出処理で読み出すことができる。
【００６３】
第２の場合でメディアンフィルタ処理が実行される５行８列の画素は、第１の場合でメディアンフィルタ処理が実行される３行３列の画素と離隔した位置に配置されるが、実施形態に係る情報処理装置は、それぞれ１回の読出処理で処理を実行できる。
【００６４】
（実施形態に係る情報処理装置の変形例）
情報処理装置１００が一度の読出処理で読み出す矩形領域は一辺に含まれる画素数が「３」である正方形であるが、矩形領域の一辺に含まれる画素数は２又は４以上の数であってもよい。矩形領域の一辺に含まれる画素数がｋであるとき、実施形態に係る情報処理装置は、以下の式（３）を使用して画像情報を書き込むメモリＭｎを決定する。
Ｍｎ  ＝  （ｉ％ｋ）×ｋ  ＋  （ｊ％ｋ）  ＋  １      （３）
【００６５】
また、矩形領域の一辺に含まれる画素数がｋであるとき、実施形態に係る情報処理装置は、以下の式（４）を使用して画像情報を書き込むアドレスａを決定する。
ａ  ＝  （ｊ÷ｋ）      （４）
【００６６】
情報処理装置１００は矩形領域に含まれる画素の数と同一数の画素の画像情報を同時に読み出すが、実施形態に係る情報処理装置は、矩形領域に含まれる画素の数以上の数の画素の画像情報を同時に読み出してもよい。
【００６７】
情報処理装置１００では、分配部４０と画像処理部６０とは個別の素子として説明されるが、実施形態に係る情報処理装置では、分配部４０の機能は、画像処理部６０によって実現されてもよい。また、情報処理装置１００では、分配部４０、メモリ制御部５０及び画像処理部６０は単一のチップである画像処理チップ１に一体化される。しかしながら、実施形態に係る情報処理装置では、画像処理用メモリコントローラを形成する分配部４０及びメモリ制御部５０と、画像処理部６０とは、個別のチップに配置されてもよい。
【符号の説明】
【００６８】
１    画像処理チップ
１０    画像センサ
２１〜２９    メモリ
３０    表示装置
４０    分配部
４１    カウント部
４２    画像情報取得部
４３    メモリ決定部
４４    アドレス決定部
４５    画像情報書込部
４６    終了判定部
５０    メモリ制御部
６０    画像処理部
１００    情報処理装置
【図１】
2018124870.tif 000004
【図２】
2018124870.tif 000005
【図３】
2018124870.tif 000006
【図４】
2018124870.tif 000007
【図５】
2018124870.tif 000008
【図６】
2018124870.tif 000009
【図７】
2018124870.tif 000010
【図８】
2018124870.tif 000011
【図９】
2018124870.tif 000012
【図１０】
2018124870.tif 000013