(57)【要約】【課題】消費電力の低減を図る。【解決手段】受信回路は、入出力特性にヒステリシスを有し、交流信号を受信し、かつ前記交流信号に基づいて第１信号を生成する第１回路２０と、前記第１信号に基づいて受信データが第１論理値であるか第２論理値であるかを推定し、前記推定後に前記第１回路をスタンバイ状態にする第２信号を生成する第２回路５０とを具備する。【選択図】      図２
2018046368.tif 000002
【特許請求の範囲】
【請求項１】
入出力特性にヒステリシスを有し、交流信号を受信し、かつ前記交流信号に基づいて第１信号を生成する第１回路と、
前記第１信号に基づいて受信データが第１論理値であるか第２論理値であるかを推定し、前記推定後に前記第１回路をスタンバイ状態にする第２信号を生成する第２回路と
を具備する受信回路。
【請求項２】
前記交流信号を増幅して前記第１回路に出力する第３回路をさらに具備し、
前記第２信号は、前記第３回路をスタンバイ状態にする
請求項１の受信回路。
【請求項３】
前記第２回路は、前記第１信号の立ち上がりのカウント値と第１閾値とを比較して前記受信データが前記第１論理値であるか前記第２論理値であるかを推定する請求項１または請求項２の受信回路。
【請求項４】
前記第２回路は、前記第１信号に基づいて前記受信データの周期を検出する請求項１乃至請求項３のいずれか１項の受信回路。
【請求項５】
前記第２回路は、前記第１信号のデューティ比に基づいて前記受信データが前記第１論理値であるか前記第２論理値であるかを決定する請求項１乃至請求項４のいずれか１項の受信回路。
【請求項６】
前記第１回路は、
制御端子に前記交流信号が供給される第１トランジスタと、
第１端子が前記第１トランジスタの第１端子に接続される第２トランジスタと、
第１端子が前記第２トランジスタの第２端子に接続され、かつ制御端子に前記第２信号に基づく第３信号が供給される第３トランジスタと、
第１端子が前記第１トランジスタの第１端子に接続される第４トランジスタと
を含む請求項１乃至請求項５のいずれか１項の受信回路。
【請求項７】
前記スタンバイ状態ではないとき、前記第３トランジスタはオンし、前記スタンバイ状態において前記第３トランジスタはオフする請求項６の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、受信回路に関する。
【背景技術】
【０００２】
非接触型のコネクタによってＰＷＭ（Pulse Width Modulation）通信を行う通信システムが提案されている。この通信システムでは、交流信号（交流パルス）が送受信される。
【０００３】
しかしながら、微小な交流パルスを受信する場合、受信回路は高精度かつ高速動作可能な増幅器（アンプ回路）を必要とする。このような増幅器を用いることで、受信回路の消費電力が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４５４０号公報
【特許文献２】特開２０１１−０５３０５７号公報
【特許文献３】特表２０１５−５２１４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
消費電力の低減を図る受信回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態による受信回路は、入出力特性にヒステリシスを有し、交流信号を受信し、かつ前記交流信号に基づいて第１信号を生成する第１回路と、前記第１信号に基づいて受信データが第１論理値であるか第２論理値であるかを推定し、前記推定後に前記第１回路をスタンバイ状態にする第２信号を生成する第２回路とを具備する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る受信回路を含む通信システムを示す図。
【図２】実施形態に係る受信回路を示す図。
【図３】実施形態に係る受信回路におけるアンプ回路を示す図。
【図４】実施形態に係る受信回路におけるヒステリシス回路を示す図。
【図５】実施形態に係る受信回路におけるアンプ回路の通常状態を示す図。
【図６】実施形態に係る受信回路におけるアンプ回路のスタンバイ状態を示す図。
【図７】実施形態に係る受信回路におけるヒステリシス回路の通常状態を示す図。
【図８】実施形態に係る受信回路におけるヒステリシス回路のスタンバイ状態を示す図。
【図９】実施形態に係る受信回路におけるパルス幅復調器を示す図。
【図１０】実施形態に係る受信回路を含む通信システムにおける各種信号および電流の一例を示すタイミングチャート。
【図１１】実施形態に係る受信回路における受信動作のシーケンスを示す図。
【図１２】実施形態に係る受信回路における周期検出モード時のタイミングチャート。
【図１３】実施形態に係る受信回路における低電力モード時のタイミングチャートであり、受信データが「１」である場合の図。
【図１４】実施形態に係る受信回路における低電力モード時のタイミングチャートであり、受信データが「０」である場合の図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜実施形態＞
以下に図１乃至図１４を用いて、実施形態に係る受信回路について説明する。以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。また、トランジスタのオン状態とは、トランジスタが任意の電圧を転送することができる状態を示す。
【００１０】
［構成例］
以下に、実施形態に係る受信回路の構成例について説明する。
【００１１】
図１は、実施形態に係る受信回路２１０を含む通信システムを示す図である。
【００１２】
図１に示すように、通信システムは、送信機１００および受信機２００を備える。送信機１００と受信機２００とは、非接触型のコネクタによって交流信号の送受信を行う。言い換えると、送信機１００と受信機２００とは、交流結合される。ここでは、交流結合として誘導結合を用いる例について説明する。
【００１３】
送信機１００は、送信回路１１０、一対の第１伝送線路１２０、および送信交流結合素子１３０を含む。
【００１４】
送信回路１１０、第１伝送線路１２０、および送信交流結合素子１３０は、送信機１００のプリント配線基板上に設けられる。送信回路１１０は、データ送信端子１００Ｔを介して第１伝送線路１２０に接続される。第１伝送線路１２０は、例えばマイクロストリップライン等であり、送信回路１１０と送信交流結合素子１３０とを接続する。送信交流結合素子１３０は、送信インダクタである。送信インダクタは、例えば、平面状のインダクタである。
【００１５】
送信回路１１０は、第１伝送線路１２０、および送信交流結合素子１３０を介して、信号Ｓｔｘに基づく信号を受信機２００の受信回路２１０に対して送信する。信号Ｓｔｘは、送信回路１１０が送信するデータ信号である。信号Ｓｔｘは、送信回路１１０の内部信号であってもよいし、外部から供給される外部信号であってもよい。
【００１６】
より具体的には、送信回路１１０は、信号Ｓｔｘに同期して信号Ｓｄｒを生成する。信号Ｓｔｘは、所定の変調方式で変調される。信号Ｓｔｘは、外部から送信回路１１０に供給されてもよく、送信回路１１０の内部で生成されてもよい。そして、送信回路１１０は、信号Ｓｄｒに基づいて送信交流結合素子１３０に電流Ｉｄｒを流す。
【００１７】
受信機２００は、受信回路２１０、一対の第２伝送線路２２０、および受信交流結合素子２３０を含む。
【００１８】
受信回路２１０、第２伝送線路２２０、および受信交流結合素子２３０は、例えば、受信機２００のプリント配線基板上に設けられる。受信回路２１０は、データ受信端子２００Ｔを介して第２伝送線路２２０に接続される。第２伝送線路２２０は、例えばマイクロストリップライン等であり、受信回路２１０と受信交流結合素子２３０とを接続する。受信交流結合素子２３０は、受信インダクタである。受信インダクタは、例えば、平面状のインダクタである。
【００１９】
通信を行う際には、送信交流結合素子１３０と受信交流結合素子２３０とが近接するよう、送信機１００と受信機２００とは近接して配置される。送信交流結合素子１３０と受信交流結合素子２３０との距離は、例えば、数百μｍである。このように配置されることにより、受信インダクタは、送信インダクタに誘導結合（交流結合）される。これにより、送信インダクタから受信インダクタに電磁誘導によって信号が伝達される。
【００２０】
受信回路２１０は、受信交流結合素子２３０、第２伝送線路２２０、およびデータ受信端子２００Ｔを介して、送信機１００からの信号Ｓｄｒおよび電流Ｉｄｒに基づく信号ＤＩＮ１を受信する。信号ＤＩＮ１は、交流信号である。
【００２１】
図２は、実施形態に係る受信回路２１０を示す図である。
【００２２】
図２に示すように、受信回路２１０は、受信データ端子２００Ｔ、アンプ回路１０、ヒステリシス回路２０、サンプラー３０、フリップフロップ４０、およびパルス幅復調器（ＰＷＤ）５０を含む。
【００２３】
アンプ回路１０には、受信データ端子２００Ｔを介して信号ＤＩＮ１が入力される。アンプ回路１０は、信号ＤＩＮ１を増幅して信号ＤＯＵＴ１を出力する。
【００２４】
ヒステリシス回路２０には、アンプ回路１０からの信号ＤＯＵＴ１が入力される。ヒステリシス回路２０は、信号ＤＯＵＴ１に基づいて信号ＤＯＵＴ２を出力する。ヒステリシス回路２０は、入出力特性にヒステリシスを有する。すなわち、信号ＤＯＵＴ２は、信号ＤＯＵＴ１に対してヒステリシスを有する。より具体的には、ヒステリシス回路２０は、入力される信号ＤＯＵＴ１が正の第１閾値電圧以上に変化した場合に「Ｈ（High）」レベルの信号ＤＯＵＴ２を出力する。一方、ヒステリシス回路２０は、入力される信号ＤＯＵＴ１が負の第２閾値電圧以下に変化した場合に「Ｌ（Low）」レベルの信号ＤＯＵＴ２を出力する。
【００２５】
サンプラー３０には、ヒステリシス回路２０からの信号ＤＯＵＴ２が入力される。サンプラー３０は、クロックＣＫに同期して信号ＤＯＵＴ２に対してオーバーサンプリングを行う。ここで、オーバーサンプリングとは、複数回のサンプリングを示す。なお、サンプリングとは、信号ＤＯＵＴ２が「Ｈ」レベルであるか「Ｌ」レベルであるかを判定することを示す。サンプラー３０は、例えば、信号ＤＯＵＴ２が「Ｈ」レベルである場合に「１」を出力し、信号ＤＯＵＴ２が「Ｌ」レベルである場合に「０」を出力する。サンプラー３０は、例えば、データ周期Ｔｓにおいて複数回のサンプリングを行う。
【００２６】
フリップフロップ４０には、サンプラー３０の出力が入力される。フリップフロップ４０は、サンプラー３０の出力を一時的に保持し、クロックＣＫに同期して信号ＤＯＵＴ３を出力する。
【００２７】
パルス幅復調器５０には、フリップフロップ４０からの信号ＤＯＵＴ３が入力される。パルス幅復調器５０は、送信回路１１０の変調方式に対応した方式で、信号ＤＯＵＴ３に基づいて受信データを復調する。より具体的には、パルス幅復調器５０は、サンプラー３０によるオーバーサンプリングの結果に基づいて、データが「０」であるか「１」であるかを決定して信号ＤＯＵＴ４を出力する。また、パルス幅復調器５０は、データが「０」であるか「１」であるかを決定する前に、データが「０」であるか「１」であるかを推定して信号ＳＴＡＮＤＢＹを出力する。
【００２８】
パルス幅復調器５０からの信号ＳＴＡＮＤＢＹは、アンプ回路１０およびヒステリシス回路２０に入力される。アンプ回路１０およびヒステリシス回路２０は、信号ＳＴＡＮＤＢＹに基づいてスタンバイ状態になる。ここで、スタンバイ状態とは、通常状態と比較して低電流（低電力）で動作する状態である。
【００２９】
図３は、実施形態に係る受信回路２１０におけるアンプ回路１０を示す図である。図４は、実施形態に係る受信回路２１０におけるヒステリシス回路２０を示す図である。
【００３０】
図３および図４では、差動信号である例について説明するが、単相（シングルエンド）の信号であってもよい。ここでは、信号ＤＩＮ１は信号ＤＩＮ１Ｐ，ＤＩＮ１Ｎの差動信号であり、信号ＤＯＵＴ１は信号ＤＯＵＴ１Ｐ，ＤＯＵＴ１Ｎの差動信号であり、信号ＤＯＵＴ２は信号ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎの差動信号である。
【００３１】
図３に示すように、アンプ回路１０は、負荷回路１１、ＮＭＯＳトランジスタ１２，１４，１５，１６、およびＰＭＯＳトランジスタ１３を含む。
【００３２】
ＮＭＯＳトランジスタ１２の第１端子には、負荷回路１１を介して電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ１３の第１端子には、負荷回路１１を介して電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスタ１２の第２端子は、ＰＭＯＳトランジスタ１３の第２端子に電気的に接続される。
【００３３】
ＮＭＯＳトランジスタ１２の第２端子およびＰＭＯＳトランジスタ１３の第２端子は、ＮＭＯＳトランジスタ１４の第１端子に電気的に接続される。ＮＭＯＳトランジスタ１４の第２端子は、ＮＭＯＳトランジスタ１５の第１端子に電気的に接続される。ＮＭＯＳトランジスタ１５の第２端子には、接地電圧ＶＳＳが供給される。
【００３４】
また、ＮＭＯＳトランジスタ１２の第２端子およびＰＭＯＳトランジスタ１３の第２端子は、ＮＭＯＳトランジスタ１６の第１端子に電気的に接続される。ＮＭＯＳトランジスタ１６の第２端子には、接地電圧ＶＳＳが供給される。
【００３５】
ＮＭＯＳトランジスタ１４の制御端子には信号ＶＢＩＡＳ１が供給され、ＮＭＯＳトランジスタ１６の制御端子には信号ＶＢＩＡＳ２が供給される。信号ＶＢＩＡＳ１，ＶＢＩＡＳ２は、図示せぬ電圧生成回路から供給される信号であり、ＮＭＯＳトランジスタ１４，１６をオン／オフさせる信号である。ＮＭＯＳトランジスタ１５の制御端子には、パルス幅復調器５０からの信号ＳＴＡＮＤＢＹｂ（信号ＳＴＡＮＤＢＹの反転信号）が供給される。
【００３６】
ＮＭＯＳトランジスタ１２の制御端子には受信データ端子２００Ｔを介して信号ＤＩＮ１Ｐが供給され、ＰＭＯＳトランジスタ１３の制御端子には受信データ端子２００Ｔを介して信号ＤＩＮ１Ｎが供給される。そして、ＮＭＯＳトランジスタ１２の第１端子から信号ＤＯＵＴ１Ｐが出力され、ＰＭＯＳトランジスタ１３の第１端子から信号ＤＯＵＴ１Ｎが出力される。
【００３７】
図４に示すように、ヒステリシス回路２０は、スイッチ２１，２２、アンプ回路２３，２４を含む。
【００３８】
アンプ回路２３には、スイッチ２１を介してアンプ回路１０からの信号ＤＯＵＴ１Ｐが入力され、スイッチ２２を介してアンプ回路１０からの信号ＤＯＵＴ１Ｎが入力される。アンプ回路２３は、信号ＤＯＵＴ１Ｐ，ＤＯＵＴ１Ｎを増幅して信号ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎを出力する。
【００３９】
信号ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎは、アンプ回路２４を介してアンプ回路２３の入力に正帰還される。すなわち、アンプ回路２４にはアンプ回路２３からの信号ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎが入力され、アンプ回路２４は信号ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎを増幅して信号ＤＯＵＴ２Ｐ´，ＤＯＵＴ２Ｎ´を出力する。信号ＤＯＵＴ２Ｐ´，ＤＯＵＴ２Ｎ´は、アンプ回路２３に入力される。
【００４０】
スイッチ２１，２２には信号ＳＴＡＮＤＢＹｂが入力される。スイッチ２１，２２は、例えばＮＭＯＳトランジスタであり、信号ＳＴＡＮＤＢＹｂによってオン／オフが制御される。アンプ回路２３，２４には、信号ＳＴＡＮＤＢＹｂが入力される。アンプ回路２３，２４は、信号ＳＴＡＮＤＢＹｂに基づいてスタンバイ状態になる。アンプ回路２３，２４は、図３に示すアンプ１０と同様の構成を有し、同様の動作を行う。
【００４１】
すなわち、アンプ回路２３は、負荷回路１１、ＮＭＯＳトランジスタ１２，１４，１５，１６、およびＰＭＯＳトランジスタ１３を含む。そして、ＮＭＯＳトランジスタ１２の制御端子に信号ＤＯＵＴ１Ｐが供給され、ＰＭＯＳトランジスタ１３の制御端子に信号ＤＯＵＴ１Ｎが供給される。また、ＮＭＯＳトランジスタ１２の第１端子から信号ＤＯＵＴ２Ｐが出力され、ＰＭＯＳトランジスタ１３の第１端子から信号ＤＯＵＴ２Ｎが出力される。
【００４２】
一方、アンプ回路２４は、負荷回路１１、ＮＭＯＳトランジスタ１２，１４，１５，１６、およびＰＭＯＳトランジスタ１３を含む。そして、ＮＭＯＳトランジスタ１２の制御端子に信号ＤＯＵＴ２Ｐが供給され、ＰＭＯＳトランジスタ１３の制御端子に信号ＤＯＵＴ２Ｎが供給される。また、ＮＭＯＳトランジスタ１２の第１端子から信号ＤＯＵＴ２Ｐ´が出力され、ＰＭＯＳトランジスタ１３の第１端子から信号ＤＯＵＴ２Ｎ´が出力される。
【００４３】
図５は実施形態に係る受信回路２１０におけるアンプ回路１０の通常状態を示す図であり、図６は実施形態に係る受信回路２１０におけるアンプ回路１０のスタンバイ状態を示す図である。
【００４４】
図５に示すように、アンプ回路１０の通常状態において、ＮＭＯＳトランジスタ１５の制御端子に「Ｈ」レベルの信号ＳＴＡＮＤＢＹｂが供給される。これにより、ＮＭＯＳトランジスタ１５がオンする。また、ＮＭＯＳトランジスタ１４，１６の制御端子にそれぞれ、「Ｈ」レベルの信号ＶＢＩＡＳ１，ＶＢＩＡＳ２が供給される。これにより、ＮＭＯＳトランジスタ１４，１６がオンする。また、ＮＭＯＳトランジスタ１２の制御端子に「Ｈ」レベルの信号ＤＩＮ１Ｐが供給され、ＰＭＯＳトランジスタ１３の制御端子に「Ｌ」レベルの信号ＤＩＮ１Ｎが供給される。これによりＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１３がオンする。このため、ＮＭＯＳトランジスタ１４，１５を含むパスには電流Ｉ１が流れ、ＮＭＯＳトランジスタ１６を含むパスには電流Ｉ２が流れる。したがって、ＮＭＯＳトランジスタ１２を含むパスおよびＰＭＯＳトランジスタ１３を含むパスには、トータル電流Ｉとして電流［Ｉ１＋Ｉ２］が流れる。
【００４５】
一方、図６に示すように、アンプ回路１０のスタンバイ状態において、ＮＭＯＳトランジスタ１５の制御端子に「Ｌ」レベルの信号ＳＴＡＮＤＢＹｂが供給される。これにより、ＮＭＯＳトランジスタ１５がオフする。その他のトランジスタは全て、オンしている。このため、ＮＭＯＳトランジスタ１４，１５を含むパスには電流が流れず、ＮＭＯＳトランジスタ１６を含むパスには電流Ｉ２が流れる。したがって、ＮＭＯＳトランジスタ１２を含むパスおよびＰＭＯＳトランジスタ１３を含むパスには、トータル電流Ｉとして電流Ｉ２が流れる。すなわち、通常状態のときよりも、ＮＭＯＳトランジスタ１２を含むパスおよびＰＭＯＳトランジスタ１３を含むパスに流れる電流が小さくなり、消費電力を小さくすることができる。スタンバイ状態のアンプ回路１０は、電流Ｉ２によって、新たな入力信号ＤＩＮ１Ｐ，ＤＩＮ１Ｎを検知することはできないが、内部状態を保持することはできる。
【００４６】
図７は実施形態に係る受信回路２１０におけるヒステリシス回路２０の通常状態を示す図であり、図８は実施形態に係る受信回路２１０におけるヒステリシス回路２０のスタンバイ状態を示す図である。
【００４７】
図７に示すように、ヒステリシス回路２０の通常状態において、スイッチ２１，２２に「Ｈ」レベルの信号ＳＴＡＮＤＢＹｂが供給される。これにより、スイッチ２１，２２がオンする。また、アンプ回路２３，２４に「Ｈ」レベルの信号ＳＴＡＮＤＢＹｂが供給され、上述したアンプ回路１０と同様に動作する。すなわち、アンプ回路２３，２４内のＮＭＯＳトランジスタ１２を含むパスおよびＰＭＯＳトランジスタ１３を含むパスには、トータル電流Ｉとして電流［Ｉ１＋Ｉ２］が流れる。
【００４８】
一方、図８に示すように、ヒステリシス回路２０のスタンバイ状態において、スイッチ２１，２２に「Ｌ」レベルの信号ＳＴＡＮＤＢＹｂが供給される。これにより、スイッチ２１，２２がオフする。したがって、ヒステリシス回路２０には、アンプ回路１０からのノイズが入力されない。また、アンプ回路２３，２４に「Ｌ」レベルの信号ＳＴＡＮＤＢＹｂが供給され、上述したアンプ回路１０と同様に動作する。すなわち、アンプ回路２３，２４内のＮＭＯＳトランジスタ１２を含むパスおよびＰＭＯＳトランジスタ１３を含むパスには、トータル電流Ｉとして電流Ｉ２が流れる。すなわち、通常状態のときよりも、アンプ回路２３，２４内のパスに流れる電流が小さくなり、消費電力が小さくなる。なお、アンプ回路２３，２４は、電流Ｉ２によって、新たな入力信号ＤＯＵＴ１Ｐ，ＤＯＵＴ１Ｎ，ＤＯＵＴ２Ｐ，ＤＯＵＴ２Ｎを検知することはできないが、内部状態を保持することはできる。
【００４９】
図９は、実施形態に係る受信回路２１０におけるパルス幅復調器５０を示す図である。
【００５０】
図９に示すように、パルス幅復調器５０は、カウンタ５１、立ち下がりエッジ検出器５２、立ち上がりエッジ検出器５３、周期検出器５４、データ決定回路５５、カウント値テーブル５６、およびスタンバイ信号生成回路５７を含む。
【００５１】
カウンタ５１は、信号ＤＯＵＴ３、すなわち、サンプラー３０からのオーバーサンプリングの結果をクロックＣＫに同期してカウントする。カウンタ５１は、立ち下がりエッジ検出器５２からの信号ＲＥＳＥＴに基づいて、カウントを開始する。カウンタ５１は、カウント値をクロックＣＫに同期して周期検出器５４、データ決定回路５５、およびスタンバイ信号生成回路５７に出力する。
【００５２】
立ち下がりエッジ検出器５２は、サンプラー３０からの信号ＤＯＵＴ３に基づいて信号ＤＯＵＴ２の立ち下がりを検知する。立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検知すると、クロックＣＫに同期してリセット信号をカウンタ５１に出力する。したがって、カウンタ５１は、信号ＤＯＵＴ２の立ち下がりに基づいてリセットされ、カウントを開始する。
【００５３】
立ち上がりエッジ検出器５３は、サンプラー３０からの信号ＤＯＵＴ３に基づいて信号ＤＯＵＴ２の立ち上がりを検知する。立ち上がりエッジ検出器５３は、信号ＤＯＵＴ２の立ち上がりを検知すると、クロックＣＫに同期して信号をデータ決定回路５５およびスタンバイ信号生成回路５７に出力する。
【００５４】
カウント値テーブル５６は、カウント値の閾値として、第１閾値および第２閾値を記憶する。第１閾値は、スタンバイ信号生成回路５７によってデータ推定用に用いられる。第２閾値は、データ決定回路５５によってデータ決定用に用いられる。
【００５５】
周期検出器５４は、周期検出モード時において、カウンタ５１からのカウント値に基づいてデータ周期を検出する。周期検出器５４は、検出されたデータ周期に基づいて、カウント値テーブル５６における第１閾値を設定変更する。
【００５６】
データ決定回路５５は、受信動作時（周期検出モード時および低電力モード時）において、カウンタ５１からのカウント値、立ち上がりエッジ検出器５３からの信号、およびカウント値テーブル５６の第２閾値に基づいて信号ＤＯＵＴ２のデューティ比（データ周期における「Ｈ」レベルと「Ｌ」レベルとの割合）を得る。データ決定回路５５は、この信号ＤＯＵＴ２のデューティ比に基づいて受信データが「０」であるか「１」であるかを決定する。そして、データ決定回路５５は、決定したデータに応じた信号ＤＯＵＴ４を出力する。
【００５７】
なお、データ決定回路５５は、カウント値テーブル５６の第２閾値を用いることなく、受信データを決定してもよい。例えば、データ決定回路５５は、カウンタ５１からのカウント値、立ち上がりエッジ検出器５３からの信号、および立ち下がりエッジ検出器５２からの信号に基づいて、信号ＤＯＵＴ２の「Ｈ」レベル期間のサンプル数と「Ｌ」レベル期間のサンプル数とを比較することで、受信データを決定してもよい。
【００５８】
スタンバイ信号生成回路５７は、低電力モード時において、カウンタ５１からのカウント値、立ち上がりエッジ検出回路５３からの信号、およびカウント値テーブル５６の第１閾値に基づいてデータが「０」であるか「１」であるかを推定する。そして、スタンバイ信号生成回路５７は、データを推定した後に、クロックＣＫに同期して信号ＳＴＡＮＤＢＹを出力する。信号ＳＴＡＮＤＢＹは、アンプ回路１０およびヒステリシス回路２０をスタンバイ状態にする。また、スタンバイ信号生成回路５７は、周期検出モード時（周期検出器５４が動作時）において、動作を停止する。また、スタンバイ信号生成回路５７は、内部にフリップフロップを含んでもよく、信号ＳＴＡＮＤＢＹを一時的に保持した後に出力してもよい。
【００５９】
［通信システムの送受信動作］
以下に、実施形態に係る受信回路２１０を含む通信システムにおける動作について説明する。
【００６０】
図１０は、実施形態に係る受信回路２１０を含む通信システムにおける各種信号および電流の一例を示すタイミングチャートである。
【００６１】
図１０に示すように、まず、時刻ｔ１において、データ信号である信号Ｓｔｘが「Ｌ」レベルになる。送信回路１１０は、信号Ｓｔｘの立ち下がりに基づいて信号Ｓｐ１（送信回路１１０の内部信号）を「Ｈ」レベルにする。信号Ｓｐ１は、時刻ｔ１〜ｔ２において「Ｈ」レベルになる。
【００６２】
送信回路１１０は、信号Ｓｐ１の「Ｈ」レベルに応じて時刻ｔ１〜ｔ２において信号Ｓｄｒを所定の正電圧にする。これにより、時刻ｔ１〜ｔ２において、送信交流結合素子（送信インダクタ）１３０に正の電流Ｉｄｒが流れる。
【００６３】
受信回路２１０は、電流Ｉｄｒに基づいて、時刻ｔ１において信号ＤＩＮ１の正のパルスを受信し、時刻ｔ２において信号ＤＩＮ１の負のパルスを受信する。そして、受信回路２１０内のヒステリシス回路２０は、信号ＤＩＮ１に基づいて、時刻ｔ１の前において「Ｈ」レベルである信号ＤＯＵＴ２を時刻ｔ１において変化させず、時刻ｔ２において「Ｌ」レベルに変化させる。
【００６４】
次に、送信回路１１０は、時刻ｔ２〜ｔ３において信号Ｓｄｒを０Ｖにする。これにより、電流Ｉｄｒは、０Ａになる。したがって、信号ＤＩＮ１は０Ｖを維持し、信号ＤＯＵＴ２は「Ｌ」レベルを維持する。
【００６５】
次に、時刻ｔ３において、信号Ｓｔｘが「Ｈ」レベルになる。送信回路１１０は、信号Ｓｔｘの立ち上がりに基づいて信号Ｓｐ２（送信回路１１０の内部信号）を「Ｈ」レベルにする。信号Ｓｐ２は、時刻ｔ３〜ｔ４において「Ｈ」レベルになる。
【００６６】
送信回路１１０は、信号Ｓｐ２の「Ｈ」レベルに応じて時刻ｔ３〜ｔ４において信号Ｓｄｒを所定の負電圧にする。これにより、時刻ｔ３〜ｔ４において、送信交流結合素子（送信インダクタ）１３０に負の電流Ｉｄｒが流れる。つまり、送信回路１１０は、信号Ｓｔｘの立ち上がり（時刻ｔ３）に基づく電流Ｉｄｒの方向を、信号Ｓｔｘの立ち下がり（時刻ｔ１）に基づく電流Ｉｄｒの方向と反対にする。
【００６７】
受信回路２１０は、電流Ｉｄｒに基づいて、時刻ｔ３において信号ＤＩＮ１の負のパルスを受信し、時刻ｔ４において信号ＤＩＮ１の正のパルスを受信する。そして、受信回路２１０内のヒステリシス回路２０は、信号ＤＩＮ１に基づいて、時刻ｔ３の前において「Ｌ」レベルである信号ＤＯＵＴ２を時刻ｔ３において変化させず、時刻ｔ４において「Ｈ」レベルに変化させる。
【００６８】
このように、受信回路２１０は、送信回路１１０からのデータ信号である信号Ｓｔｘと等価な信号ＤＯＵＴ２を得ることができる。
【００６９】
［受信回路の受信動作］
以下に、実施形態に係る受信回路２１０における受信動作について説明する。
【００７０】
図１１は、実施形態に係る受信回路２１０における受信動作のシーケンスを示す図である。
【００７１】
図１１に示すように、受信回路２１０は、時刻ｔ１１〜ｔ１７の受信動作において、周期検出モードと低電力モードとを行う。これらのモードは、定期的に切り替えられる。ここでは、時刻ｔ１１〜ｔ１２，ｔ１３〜ｔ１４，ｔ１５〜ｔ１６において周期検出モードが行われ、時刻ｔ１２〜ｔ１３，ｔ１４〜ｔ１５，ｔ１６〜ｔ１７において低電力モードが行われる例を示している。
【００７２】
周期検出モードでは、データ受信に際して、アンプ回路１０およびヒステリシス回路２０が常に通常状態で動作する。そして、周期検出器５４により受信されたデータのデータ周期Ｔｓが検出される。
【００７３】
一方、低電力モードでは、データ受信に際して、データ周期Ｔｓの初期においてアンプ回路１０およびヒステリシス回路２０が通常状態で動作する。そして、データ周期Ｔｓの途中において（例えば半分までに）データの論理値が推定され、それ以降、アンプ回路１０およびヒステリシス回路２０がスタンバイ状態になる。これにより、低電力モードでは、周期検出モードよりも消費電力を減少することができる。
【００７４】
データ受信を繰り返すことで、データ周期Ｔｓは変化する。このため、定期的に周期検出モードが行われる。そして、検出されたデータ周期Ｔｓに基づいて低電力モードが行われる。
【００７５】
［受信回路の受信動作における周期検出モード］
以下に、実施形態に係る受信回路２１０における周期検出モードについて説明する。
【００７６】
図１２は、実施形態に係る受信回路２１０における周期検出モード時のタイミングチャートである。ここでは、１つのデータを受信する例（１つのデータ周期の例）を示し、受信データが「１」である場合を示している。
【００７７】
周期検出モードでは、周期検出器５４が動作し、スタンバイ信号生成回路５７は動作しない。したがって、図１２に示すように、信号ＳＴＡＮＤＢＹは常にＬレベルであり、アンプ回路１０，２３，２４内の電流Ｉとして電流［Ｉ１＋Ｉ２］が流れる。サンプラー３０はクロックＣＫに同期して信号ＤＯＵＴ２をサンプリングして信号ＤＯＵＴ３として「０」または「１」を出力し、カウンタ５１はクロックＣＫに同期してカウントする。
【００７８】
まず、信号ＤＩＮ１のパルスＰ１が受信される。これにより、時刻ｔ２１において、ヒステリシス回路２０は、パルスＰ１の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。したがって、カウンタ５１のカウント値はリセットされ、カウンタ５１は時刻ｔ２１以降においてクロックＣＫに同期してカウントを開始する。
【００７９】
次に、信号ＤＩＮ１のパルスＰ２が受信される。これにより、時刻ｔ２２において、ヒステリシス回路２０は、パルスＰ２の正のパルスに基づいて信号ＤＯＵＴ２を「Ｈ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「１」を出力する。これにより、立ち上がりエッジ検出器５３は、信号ＤＯＵＴ２の立ち上がりを検出し、信号をデータ決定回路５５に出力する。データ決定回路５５は、このときのカウント値（４）を認識する。
【００８０】
次に、信号ＤＩＮ１のパルスＰ３が受信される。これにより、時刻ｔ２３において、ヒステリシス回路２０は、パルスＰ３の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。これにより、カウンタ５１のカウント値はリセットされる。
【００８１】
データ決定回路５５は、時刻ｔ２１のカウンタ５１のリセット（信号ＤＯＵＴ２の立ち下がり）から時刻ｔ２２の信号ＤＯＵＴ２の立ち上がりまでのカウント値（４）を認識する。また、データ決定回路５５は、時刻ｔ２２の信号ＤＯＵＴ２の立ち上がりから時刻ｔ２３のカウンタ５１の次のリセットまでのカウント値（１１−４＝７）を認識する。すなわち、データ決定回路５５は、信号ＤＯＵＴ２の「Ｌ」レベルの期間のカウント値（第１カウント値＝４）と「Ｈ」レベルの期間のカウント値（第２カウント値＝７）を認識する。そして、データ決定回路５５は、第１カウント値と第２カウント値との差を計算し、この差とカウント値テーブル５６内の第２閾値（例えば０）とを比較する。ここでは、第１カウント値（４）と第２カウント値（７）との差は−３であり、第２閾値よりも小さい。その結果、データ決定回路５５は、受信された信号ＤＯＵＴ２をデータ「１」として決定する。
【００８２】
一方、周期検出器５４は、時刻ｔ２１のカウンタ５１のリセット（信号ＤＯＵＴ２の立ち下がり）から時刻ｔ２３のカウンタ５１の次のリセットまでのカウント値（１１）を認識する。周期検出器５４は、このカウント値をデータ周期Ｔｓとして検出する。周期検出器５４は、検出したデータ周期Ｔｓに基づいてカウント値テーブル内の第１閾値を設定変更する。第１閾値は、例えばデータ周期Ｔｓの中間カウント程度であり、例えば５である。第１閾値は、後述する低電力モードにおいて用いられる。
【００８３】
なお、データ決定回路５５は、第１カウント値と第２カウント値との差が第２閾値よりも大きい場合、受信された信号ＤＯＵＴ２をデータ「０」として決定する。すなわち、データ決定回路５５は、信号ＤＯＵＴ２の「Ｌ」レベルの期間が「Ｈ」レベルの期間よりも長ければ受信データを「０」に決定し、信号ＤＯＵＴ２の「Ｈ」レベルの期間が「Ｌ」レベルの期間よりも長ければ受信データを「１」に決定する。
【００８４】
［受信回路の受信動作における低電力モード］
以下に、実施形態に係る受信回路２１０における低電力モードについて説明する。
【００８５】
図１３は、実施形態に係る受信回路２１０における低電力モード時のタイミングチャートを示す。ここでは、１つのデータを受信する例（１つのデータ周期の例）を示し、受信データが「１」である場合を示している。
【００８６】
低電力モードでは、スタンバイ信号生成回路５７が動作し、周期検出器５４は動作しない。サンプラー３０はクロックＣＫに同期して信号ＤＯＵＴ２をサンプリングして信号ＤＯＵＴ３として「０」または「１」を出力し、カウンタ５１はクロックＣＫに同期してカウントする。
【００８７】
図１３に示すように、まず、信号ＤＩＮ１のパルスＰ１が受信される。これにより、時刻ｔ３１において、ヒステリシス回路２０は、パルスＰ１の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。したがって、カウンタ５１のカウント値はリセットされ、カウンタ５１は時刻ｔ３１以降においてクロックＣＫに同期してカウントを開始する。
【００８８】
次に、信号ＤＩＮ１のパルスＰ２が受信される。これにより、時刻ｔ３２において、ヒステリシス回路２０は、パルスＰ２の正のパルスに基づいて信号ＤＯＵＴ２を「Ｈ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「１」を出力する。これにより、立ち上がりエッジ検出器５３は、信号ＤＯＵＴ２の立ち上がりを検出し、信号をデータ決定回路５５およびスタンバイ信号生成回路５７に出力する。データ決定回路５５は、このときのカウント値（４）を認識する。
【００８９】
一方、スタンバイ信号生成回路５７は、このときのカウント値（第１カウント値（４））を認識する。そして、スタンバイ信号生成回路５７は、第１カウント値とカウント値テーブル５６内の第１閾値（例えば５）を比較する。ここでは、第１カウント値（４）は、第１閾値よりも小さい。第１閾値は、データ周期Ｔｓの中間カウント程度である。このため、第１カウント値（４）が第１閾値（５）よりも小さいと、信号ＤＯＵＴ２の「Ｈ」レベルの期間が「Ｌ」レベルの期間よりも長くなると推定される。その結果、スタンバイ信号生成回路５７は、受信された信号ＤＯＵＴ２をデータ「１」として推定する。そして、スタンバイ信号生成回路５７は、時刻ｔ３２において信号ＳＴＡＮＤＢＹを「Ｈ」レベルにする。すなわち、アンプ回路１０およびヒステリシス回路２０がスタンバイ状態になる。これにより、アンプ回路１０およびヒステリシス回路２０のパスの電流Ｉは、電流［Ｉ１＋Ｉ２］から電流Ｉ２に減少する。
【００９０】
次に、時刻ｔ３３において、スタンバイ信号生成回路５７は、現在のカウント値（９）がデータ周期Ｔｓのカウント値（１１）に近づくと、信号ＳＴＡＮＤＢＹを「Ｌ」レベルにする。すなわち、アンプ回路１０およびヒステリシス回路２０が通常状態になる。これにより、アンプ回路１０およびヒステリシス回路２０のパスには電流［Ｉ１＋Ｉ２］が流れる。信号ＤＩＮ１のパルスＰ３受信の事前に（所定期間Ｔａ前に）スタンバイ状態を解除することで、アンプ回路１０およびヒステリシス回路２０はその後の信号ＤＩＮ１のパルスＰ３を検知することができる。
【００９１】
次に、信号ＤＩＮ１のパルスＰ３が受信される。これにより、ヒステリシス回路２０は、時刻ｔ３４においてパルスＰ３の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。これにより、カウンタ５１のカウント値はリセットされる。
【００９２】
データ決定回路５５は、上述した周期検出モードと同様に、受信された信号ＤＯＵＴ２をデータ「１」として決定する。
【００９３】
図１４は、実施形態に係る受信回路２１０における低電力モード時のタイミングチャートを示す。ここでは、１つのデータを受信する例（１つのデータ周期の例）を示し、受信データが「０」である場合を示している。
【００９４】
図１４に示すように、まず、信号ＤＩＮ１のパルスＰ１が受信される。これにより、時刻ｔ４１において、ヒステリシス回路２０は、パルスＰ１の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。したがって、カウンタ５１のカウント値はリセットされ、カウンタ５１は時刻ｔ４１以降においてクロックＣＫに同期してカウントを開始する。
【００９５】
次に、時刻ｔ４２において、スタンバイ信号生成回路５７は、現在のカウント値（５）が第１閾値（５）と同じになる。これにより、信号ＤＯＵＴ２の立ち上がりのカウント値は、第１閾値（５）よりも大きいと推定される。すなわち、信号ＤＯＵＴ２の「Ｈ」レベルの期間が「Ｌ」レベルの期間よりも短くなると推定される。その結果、スタンバイ信号生成回路５７は、受信された信号ＤＯＵＴ２をデータ「０」として推定する。そして、時刻ｔ４２において、スタンバイ信号生成回路５７は、信号ＳＴＡＮＤＢＹを「Ｈ」レベルにする。すなわち、アンプ回路１０およびヒステリシス回路２０がスタンバイ状態になる。これにより、アンプ回路１０およびヒステリシス回路２０のパスの電流Ｉは、電流［Ｉ１＋Ｉ２］から電流Ｉ２に減少する。
【００９６】
次に、時刻ｔ４３において、信号ＤＩＮ１のパルスＰ２が受信される。このとき、ヒステリシス回路２０は、スタンバイ状態であるため、信号ＤＯＵＴ２を「Ｈ」レベルにすることなく、「Ｌ」レベルに維持する。
【００９７】
次に、時刻ｔ４４において、スタンバイ信号生成回路５７は、現在のカウント値（９）がデータ周期Ｔｓのカウント値（１１）に近づくと、信号ＳＴＡＮＤＢＹを「Ｌ」レベルにする。すなわち、アンプ回路１０およびヒステリシス回路２０が通常状態になる。これにより、アンプ回路１０およびヒステリシス回路２０のパスには電流［Ｉ１＋Ｉ２］が流れる。信号ＤＩＮ１のパルスＰ３受信の事前に（所定期間Ｔａ前に）スタンバイ状態を解除することで、アンプ回路１０およびヒステリシス回路２０はその後の信号ＤＩＮ１のパルスＰ３を検知することができる。
【００９８】
次に、信号ＤＩＮ１のパルスＰ３が受信される。これにより、ヒステリシス回路２０は、時刻ｔ４５においてパルスＰ３の正のパルスに基づいて信号ＤＯＵＴ２を「Ｈ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「１」を出力する。これにより、立ち上がりエッジ検出器５３は、信号ＤＯＵＴ２の立ち上がりを検出し、信号をデータ決定回路５５に出力する。データ決定回路５５は、このときのカウント値を認識する。
【００９９】
さらに、ヒステリシス回路２０は、時刻ｔ４６においてパルスＰ３の負のパルスに基づいて信号ＤＯＵＴ２を「Ｌ」レベルにする。すると、サンプラー３０は、信号ＤＯＵＴ３として「０」を出力する。これにより、立ち下がりエッジ検出器５２は、信号ＤＯＵＴ２の立ち下がりを検出し、リセット信号をカウンタ５１に出力する。これにより、カウンタ５１のカウント値はリセットされる。
【０１００】
データ決定回路５５は、時刻ｔ４１のカウンタ５１のリセット（信号ＤＯＵＴ２の立ち下がり）から時刻ｔ４５の信号ＤＯＵＴ２の立ち上がりまでのカウント値（１０）を認識する。また、データ決定回路５５は、時刻ｔ４５の信号ＤＯＵＴ２の立ち上がりから時刻ｔ４６のカウンタ５１の次のリセットまでのカウント値（１１−１０＝１）を認識する。すなわち、データ決定回路５５は、信号ＤＯＵＴ２の「Ｌ」レベルの期間のカウント値（第１カウント値＝１０）と「Ｈ」レベルの期間のカウント値（第２カウント値＝１）を認識する。そして、データ決定回路５５は、第１カウント値と第２カウント値との差を計算し、この差とカウント値テーブル５６内の第２閾値（例えば０）とを比較する。ここでは、第１カウント値（１０）と第２カウント値（１）との差は９であり、第２閾値よりも大きい。その結果、データ決定回路５５は、受信された信号ＤＯＵＴ２をデータ「０」として決定する。
【０１０１】
［効果］
上記実施形態によれば、受信回路２１０において、パルス幅復調器５０は、信号ＤＩＮ１（交流信号）に基づく信号ＤＯＵＴ２の立ち上がりのカウント値とデータ推定用の第１閾値とを比較することで、受信データが「０」であるか「１」であるかを推定する。これにより、パルス幅復調器５０は、データ周期Ｔｓのうちの第１閾値（例えばカウント５）までの期間に受信データが「０」であるか「１」であるかを推定することができる。そして、パルス幅復調器５０は、データ周期Ｔｓのうちの第１閾値以降の期間で信号ＳＴＡＮＤＢＹをＨレベルにする。その結果、データ周期Ｔｓのうちの第１閾値以降の期間においてヒステリシス回路２０およびアンプ回路１０がスタンバイ状態になる。したがって、受信回路２１０の消費電力を低減することができる。
【０１０２】
なお、上記実施形態において、第１閾値はデータ周期Ｔｓの中間カウント程度としたが、これに限らない。第１閾値は、受信データを推定できる限り、できるだけ小さくすることが望ましい。これにより、スタンバイ状態の期間をできる限り長くすることができ、さらなる消費電力の低減を図ることができる。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１０…アンプ回路、１２，１４，１５，１６…ＮＭＯＳトランジスタ、１３…ＰＭＯＳトランジスタ、２０…ヒステリシス回路、５０…パルス幅復調器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2018046368.tif 000011
【図１０】
2018046368.tif 000012
【図１１】
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【図１２】
2018046368.tif 000014
【図１３】
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【図１４】
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