(57)【要約】【課題】簡素な構成でクロック信号を再生することができるクロック再生回路を提供することを目的としている。【解決手段】クロック再生回路は、入力される入力信号の周波数より高い周波数の参照クロック信号を発生させる参照クロック回路と、参照クロック信号を用いて、入力信号のエッジを検出するエッジ検出回路と、エッジ検出回路が検出したエッジの数と、参照クロック信号の数と、をエッジの検出回数が所定回数になるまでカウントするエッジ検出カウンタと、エッジ検出カウンタがカウントした参照クロック信号にカウント値に基づいて、参照クロック信号を分周して、クロック信号を再生する分周回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力される入力信号の周波数より高い周波数の参照クロック信号を発生させる参照クロック回路と、
前記参照クロック信号を用いて、前記入力信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路が検出したエッジの数と、前記参照クロック信号の数と、を前記エッジの検出回数が所定回数になるまでカウントするエッジ検出カウンタと、
前記エッジ検出カウンタがカウントした前記参照クロック信号にカウント値に基づいて、前記参照クロック信号を分周して、クロック信号を再生する分周回路と、
を備えるクロック再生回路。
【請求項２】
前記エッジ検出カウンタは、
前記エッジ検出回路が検出したエッジの数を所定回数になるまでカウントしたとき、カウントを停止し、
前記参照クロック信号の数を前記エッジの検出回数が所定回数になるまでカウントしたとき、カウント値を保持したままカウントを停止する、請求項１に記載のクロック再生回路。
【請求項３】
前記エッジ検出カウンタは、
前記エッジ検出回路が検出したエッジの数を所定回数になるまでカウントしたとき、カウントが終了したことを示すカウント終了信号を生成し、生成した前記カウント終了信号を前記分周回路に出力し、
前記分周回路は、
前記カウント終了信号が入力された後、前記クロック信号を再生する、請求項１または請求項２に記載のクロック再生回路。
【請求項４】
前記カウント終了信号のタイミングに基づいて、前記分周回路が再生した前記クロック信号と同期させて前記入力信号からデータを分離するデータ分離回路、をさらに備える、請求項３に記載のクロック再生回路。
【請求項５】
前記分周回路が再生した前記クロック信号を、前記参照クロック信号と同期させる同期回路、をさらに備える、請求項１から請求項４のいずれか１項に記載のクロック再生回路。
【請求項６】
前記参照クロック回路は、前記参照クロック信号の周波数は、前記入力信号に含まれる当該入力信号のクロックの周波数を示す情報に基づいて決定する、請求項１から請求項５のいずれか１項に記載のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路に関する。
【背景技術】
【０００２】
近年、無線通信が多用され、通信の高速化及びそれを行う電子機器に対する高性能化が求められている。また、機器の開発効率の向上、低コスト化等の観点から、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の試作設計の前段階として、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いた開発が行われている。ＦＰＧＡを用いて、デジタル信号の送受信回路や、無線通信信号の同期回路等を構成することができる。そして、デジタル機器では、クロック信号のタイミングに合わせて、信号のやりとりが行われる。このため、デジタル機器では、クロック信号の精度が重要である。
【０００３】
例えば、特許文献１に記載の技術では、クロック信号の複数の位相毎のデジタルデータを、クロック位相毎に累積加算し、累積加算した結果を位相毎に比較することで、最適なクロックを選択する。
【０００４】
また、特許文献２に記載の技術では、クロック信号とクロック信号より周波数の高いサンプリングクロック信号を受信し、クロック信号をサンプリングクロック信号でサンプリングして、クロック信号の各周期に対してそれぞれの周期長値を生成する。特許文献２に記載の技術では、生成した周期長値に基づく周期を含む平均化期間（例えば２５６の周期長さ値）に、クロック信号に対する平均周期時間を表す平均周期値を生成する。特許文献２に記載の技術では、平均周期値をローリング方式等によって更新することで、安定したクロック信号のタイミングを検出する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７４０２３号公報
【特許文献２】特表２０１３−５２０１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１および特許文献２には、タイミング検出後のクロック再生方法や、クロック再生回路については記載されていない。なお、クロック再生回路とは、クロック信号を抽出、再生する回路である。このため、特許文献１および特許文献２に記載の技術では、安定したクロックの再生ができなかった。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであって、簡素な構成でクロック信号を再生することができるクロック再生回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一態様に係るクロック再生回路は、入力される入力信号の周波数より高い周波数の参照クロック信号を発生させる参照クロック回路と、前記参照クロック信号を用いて、前記入力信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジの数と、前記参照クロック信号の数と、を前記エッジの検出回数が所定回数になるまでカウントするエッジ検出カウンタと、前記エッジ検出カウンタがカウントした前記参照クロック信号にカウント値に基づいて、前記参照クロック信号を分周して、クロック信号を再生する分周回路と、を備える。
これにより、一態様よれば、簡素な構成でクロック信号を再生することができる。
【０００９】
また、本発明の一態様に係るクロック再生回路において、前記エッジ検出カウンタは、前記エッジ検出回路が検出したエッジの数を所定回数になるまでカウントしたとき、カウントを停止し、前記参照クロック信号の数を前記エッジの検出回数が所定回数になるまでカウントしたとき、カウント値を保持したままカウントを停止するようにしてもよい。
これにより、一態様よれば、クロック信号の再生に必要なタイミングを検出した後、不要な回路の動作を停止することで、消費電力の低減、不要輻射の低減を行うことができる。
【００１０】
また、本発明の一態様に係るクロック再生回路において、前記カウント終了信号のタイミングに基づいて、前記分周回路が再生した前記クロック信号と同期させて前記入力信号からデータを分離するデータ分離回路、をさらに備えるようにしてもよい。
これにより、一態様よれば、入力信号からクロック信号を再生し、データを分離することができる。
【００１１】
また、本発明の一態様に係るクロック再生回路は、前記分周回路が再生した前記クロック信号を、前記参照クロック信号と同期させる同期回路、をさらに備えるようにしてもよい。
これにより、一態様よれば、クロック信号の精度をより向上することができる。
【００１２】
また、本発明の一態様に係るクロック再生回路において、前記参照クロック回路は、前記参照クロック信号の周波数は、前記入力信号に含まれる当該入力信号のクロックの周波数を示す情報に基づいて決定するようにしてもよい。
これにより、一態様よれば、参照クロック信号に基づいてクロック信号を再生することができる。なお、参照クロック信号の周波数は、例えば、入力信号の周波数の３倍以上である。
【発明の効果】
【００１３】
本発明によれば、クロック信号を再生することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係るクロック再生回路のブロック図である。
【図２】本実施形態に係るクロック再生回路に入力されるシリアルデータの構成例を示す図である。
【図３】本実施形態に係るクロック再生回路のタイミングチャートである。
【図４】本実施形態に係るクロック信号とデータを分離するクロック再生回路のブロック図である。
【図５】本実施形態に係るクロック再生回路をシミュレーションした結果のタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本実施形態に係るクロック再生回路１のブロック図である。図１に示すように、クロック再生回路１は、参照クロック回路１１、エッジ検出回路１２、エッジ検出カウンタ１３、バッファ回路１４、分周回路１５、同期回路１６、制御部１７を備える。
【００１６】
まず、クロック再生回路１の構成について説明する。
参照クロック回路１１は、出力端子ｃｌｋｏｕｔが、エッジ検出回路１２の入力端子ｃｌｋと、エッジ検出カウンタ１３の入力端子ｃｌｋと、分周回路１５の入力端子ｃｌｋと、分周回路１５のｅｄｉｎに接続されている。また、参照クロック回路１１には、制御部１７が接続されている。
エッジ検出回路１２は、出力端子ｄｏｕｔが、エッジ検出カウンタ１３の入力端子ｄｉｎに接続されている。
【００１７】
エッジ検出カウンタ１３は、入力端子ｓｅｔが制御部１７に接続され、出力端子ｄｉｖｎｕｍが、バッファ回路１４の入力端子ｄｉｖｎｕｍに接続され、出力端子ｅｎが、バッファ回路１４の入力端子ｅｎと分周回路１５の入力回路ｅｎに接続されている。
バッファ回路１４は、出力端子ｄｉｖｎｕｍが、分周回路１５の入力端子ｄｉｖｎｕｍに接続されている。
【００１８】
分周回路１５は、出力端子ｃｌｋｏｕｔが、同期回路１６の入力端子ｄｉｎに接続されている。
【００１９】
なお、図１に示した例では、クロック再生回路１がバッファ回路１４と同期回路１６を備える例を示したが、クロック再生回路１は、バッファ回路１４と同期回路１６を備えていなくてもよい。この場合、エッジ検出カウンタ１３の出力端子ｄｉｖｎｕｍが分周回路１５の入力端子ｄｉｖｎｕｍに接続され、エッジ検出カウンタ１３の出力端子ｅｎが分周回路１５の入力端子ｅｎに接続され、分周回路１５がクロック信号を出力するようにしてもよい。
【００２０】
次に、クロック再生回路１の各部の機能について説明する。
外部から入力、または受信したシリアルデータｄｉｎは、エッジ検出回路１２と制御部１７に入力される。シリアルデータは、出力側または送信側において、データとクロックとが同期したものである。また、シリアルデータのヘッダーには、シリアルデータに含まれるクロック信号の周波数を示す情報等が含まれている。
【００２１】
制御部１７は、入力されたシリアルデータｄｉｎのヘッダー情報を読み取り、クロック信号の周波数を示す情報を抽出する。制御部１７は、抽出したクロック信号の周波数を示す情報に基づいて、参照クロック信号の周波数を決定し、決定した参照クロック信号の周波数を出力するように、参照クロック回路１１を制御する。また、制御部１７は、予め設定されている回数であるエッジを検出する回数（以下エッジ検出回数という）を示す情報をエッジ検出カウンタ１３に出力する。なお、エッジ検出回数は、例えば、クロックの１周期分を検出できる３（立ち上がり、立ち下がり、立ち上がり）回である。
【００２２】
参照クロック回路１１は、参照クロック信号を生成し、生成した参照クロック信号を、エッジ検出回路１２、エッジ検出カウンタ１３、分周回路１５、および同期回路１６に出力する。
【００２３】
エッジ検出回路１２は、入力端子ｄｉｎに入力されるシリアルデータｄｉｎに対して、参照クロック回路１１が出力した参照クロック信号を用いて立ち上がりと立ち下がりのエッジ検出を行う。エッジ検出回路１２は、エッジを検出したタイミングを示す信号（以下、検出エッジ信号という）を、エッジ検出カウンタ１３に出力する。
【００２４】
エッジ検出カウンタ１３は、制御部１７が出力したエッジ検出回数まで、参照クロック回路１１が出力する参照クロック信号のタイミングで、エッジ検出回路が出力する検出エッジ信号の数と、参照クロック信号の数をカウントする。エッジ検出カウンタ１３は、エッジをカウントしたエッジカウント値と、参照クロック信号の数をカウントしたエッジカウント値をバッファ回路１４に出力する。なお、エッジ検出カウンタ１３は、制御部１７が出力した検出回数までエッジカウント値が達したとき、エッジカウント値とクロックカウント値を保持したままエッジカウン値とクロックカウント値のカウントアップを停止する。エッジ検出カウンタ１３は、検出回数までエッジカウント値が達したとき、出力端子ｅｎから出力するｅｎｏｕｔ信号をローレベルからハイレベルに変化させる。なお、このｅｎｏｕｔ信号は、カウントが終了したことを示すカウント終了信号であり、分周を開始することを示す信号である。
【００２５】
バッファ回路１４は、エッジ検出カウンタ１３が出力したカウント値を分周回路１５に出力する。
【００２６】
分周回路１５は、バッファ回路１４が出力したカウント値に基づいて、参照クロック回路１１が出力した参照クロック信号を分周する。分周回路１５は、分周して生成したクロック信号を同期回路１６に出力する。
【００２７】
同期回路１６は、分周回路１５が出力したクロック信号を、参照クロック回路１１が出力した参照クロック信号に同期させ、同期させたクロック信号を出力する。このように、参照クロック信号でクロック信号を同期させることで、同期回路１６は、クロック信号の精度をより向上することができる。
【００２８】
次に、クロック再生回路１に入力されるシリアルデータの例を説明する。
図２は、本実施形態に係るクロック再生回路１に入力されるシリアルデータの構成例を示す図である。図２に示すように、シリアルデータは、スタートビット（例えば１ビット）、ヘッダー情報、クロック、データ、およびストップビットを含む。なお、シリアルデータは、パリティビットを備えていてもよい。
【００２９】
次に、クロック再生回路１の動作例を説明する。
図３は、本実施形態に係るクロック再生回路１のタイミングチャートである。図３において、横軸は時刻である。波形ｇ１は、参照クロック信号の波形である。波形ｇ２は、クロック再生回路１に入力されるシリアルデータｄｉｎの波形である。波形ｇ３は、エッジ検出回路１２が検出したエッジを検出したタイミングを示す信号の波形である。波形ｇ４は、エッジ検出カウンタ１３がカウントしたクロックカウント値を示す波形である。なお、波形ｇ４には、クロックカウント値の情報が含まれる。波形ｇ５は、エッジ検出カウンタ１３がカウントしたエッジカウント値を示す波形である。なお、波形ｇ５には、エッジカウント値の情報が含まれる。波形ｇ６は、エッジ検出カウンタ１３が出力するｅｎｏｕｔ信号の波形である。波形ｇ７は、分周回路１５が出力するクロック信号の波形である。
【００３０】
なお、図３に示す例は、検出回数が３の例である。また、図３に示す例は、参照クロック信号の周波数が、シリアルデータに含まれるクロック信号の６倍の例である。
【００３１】
波形ｇ１〜波形ｇ３に示すように、エッジ検出回路１２は、参照クロック信号を用いて、シリアルデータｄｉｎの立ち上がりのタイミングを検出して、時刻ｔ２、ｔ８、ｔ１４、ｔ１６およびｔ１８のとき、エッジを検出したタイミングを示す信号（波形ｇ３）を生成する。
【００３２】
波形ｇ５に示すように、エッジ検出カウンタ１３は、波形ｇ３の個数をカウントする。エッジ検出カウンタ１３は、検出回数が３に達したとき、エッジカウント値を保持したままカウントを停止する。
【００３３】
波形ｇ４に示すように、エッジ検出カウンタ１３は、エッジを検出したタイミングを示す信号の数を、時刻ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０、ｔ１２およびｔ１４のときカウントする。また、波形ｇ４に示すように、エッジ検出カウンタ１３は、時刻ｔ１４のとき、エッジカウント値が検出回数の３に達したため、カウント値６を維持したままカウントを停止する。
【００３４】
波形ｇ６に示すように、エッジ検出カウンタ１３は、カウント値が６になった時刻ｔ６のとき、ｅｎｏｕｔ信号をローレベルからハイレベルに変化させる。
波形ｇ７に示すように、分周回路１５は、ｅｎｏｕｔ信号がハイレベルに変化した時刻ｔ１４から分周を開始する。分周回路１５は、ｅｎｏｕｔ信号がハイレベルに変化した時刻ｔ１４までにエッジ検出カウンタ１３が出力したカウント数６を用いて、参照クロック信号を６つ分のクロック信号を生成することで再生する。
【００３５】
なお、クロック再生回路１は、上述した処理をシリアルデータの１パケット毎に行う。このため、制御部１７は、ストップビットを検出したとき、カウント値を初期値に戻すように制御し、ｅｎｏｕｔ信号をハイレベルからローレベルに切り替える。
また、上述した例では、検出回数を３、すなわち１周期分の立ち上がりと立ち下がりを検出する例を説明したが、これに限られない。クロック再生回路１は、検出回数を数周期分に設定し、カウントされたクロックカウント値を検出した周期で平均化してクロックの分周比を決定するようにしてもよい。これにより、ノイズの影響を低減することができる。
【００３６】
このように、本実施形態では、入力信号のより高い周波数の参照クロック信号を用いて、入力されたデジタル信号（シリアルデータ）のエッジを検出し、検出したエッジの数と検出している期間の参照クロック信号の数それぞれをカウントする。そして、本実施形態では、参照クロック信号をカウントしたクロックカウント数を用いて、参照クロック信号を分周することでクロック信号を再生する。これにより、本実施形態では、クロック信号を再生することができるクロック再生回路を簡素に構成することができる。
【００３７】
また、本実施形態によれば、クロック信号の再生に必要なタイミングを検出した後、カウントを停止することで不要な回路の動作を停止することで、消費電力の低減、不要輻射の低減を行うことができる。
【００３８】
＜変形例＞
図１に示した例では、入力されたシリアルデータからクロック信号を再生する例を説明した。変形例では、シリアルデータからクロックとデータを分離するクロック再生回路の例を説明する。
【００３９】
図４は、本実施形態に係るシリアルデータからクロックとデータを分離するクロック再生回路１Ａのブロック図である。図３に示すように、クロック再生回路１Ａは、クロック再生回路１の構成に、さらにデータ分離回路１８を備える。
【００４０】
データ分離回路１８は、入力端子ｅｎにエッジ検出カウンタ１３の出力端子ｅｎが接続されている。また、入力端子dinには、シリアルデータdinが入力され、同期回路１６からクロック信号が入力される。
【００４１】
データ分離回路１８は、ｅｎｏｕｔ信号がローレベルからハイレベルに変化した後、同期回路１６から入力されたクロック信号のタイミングでシリアルデータからデータを分離する。データ分離回路１８は、分離したシリアルデータを出力する。
【００４２】
このように、本実施形態では、エッジ検出カウンタ１３が生成したｅｎｏｕｔ信号のタイミングを用いて、シリアルデータからデータを分離することができる。
【００４３】
＜シミュレーション結果＞
次に、論理回路シミュレータを用いて、クロック再生回路１をシミュレーションした結果の一例を説明する。なお、シミュレーションでは、Ａｌｔｅｒａ社のＱｕａｒｔｕｓ  ＩＩ  Ｗｅｂ−Ｅｄｉｔｉｏｎを論理回路シミュレータに用いた。また、参照クロック信号の周波数は、１ＧＨｚとした。
【００４４】
図５は、本実施形態に係るクロック再生回路１をシミュレーションした結果のタイミングチャートである。図５において、横軸は時刻である。
波形ｇ１０１は、入力されるシリアルデータの波形である。波形ｇ１０２は、エッジ検出カウンタがカウントしたエッジカウント値の波形である。波形ｇ１０３は、クロック信号のカウント値を示す情報の波形である。波形ｇ１０４は、エッジ検出回路１２が検出したエッジを検出したタイミングを示す信号の波形である。波形ｇ１０５は、ｅｎｏｕｔ信号の波形である。波形ｇ１０６は、分周回路１５が出力するクロック信号の波形である。
なお、図５に示す例では、エッジの検出回数が２であり、クロック信号が参照クロック信号の２２分周の例である。
【００４５】
時刻ｔ１０２のとき、波形ｇ１０２に示すように、エッジカウント値は、検出回数が２に達するとカウントを停止する。
また、時刻ｔ１０２のとき、ｅｎｏｕｔ信号は、ローレベルからハイレベルに変化する。
これにともない時刻ｔ１０２以後、分周回路は参照クロック信号を２２分周してクロック信号を再生する。
そして、波形ｇ１０６に示すように、時刻ｔ１０３以後、クロック信号が出力される。なお、時刻ｔ１０３は、シミュレーションにおいて、図５では不図示の参照クロック信号を２２個カウントして、参照クロック信号のエッジにクロック信号のエッジを同期させる処理にかかった時間である。
【００４６】
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４７】
なお、本発明におけるクロック再生回路１（または１Ａ）の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより参照クロック信号の生成、エッジ検出、エッジカウント、分周を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【００４８】
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【符号の説明】
【００４９】
１、１Ａ…クロック再生回路、１１…参照クロック回路、１２…エッジ検出回路、１３…エッジ検出カウンタ、１４…バッファ回路、１５…分周回路、１６…同期回路、１７…制御部、１８…データ分離回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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