(57)【要約】【課題】外部に電気信号を出力する端子がより微細化された半導体装置、および半導体装置の製造方法を提供する。【解決手段】第１基板および第１配線層を積層して形成され、センサ素子を含む第１チップと、第２基板および第２配線層を積層して形成され、前記第１配線層および前記第２配線層が互いに対向するように前記第１チップと貼り合わされた第２チップと、前記第２配線層と電気的に接続し、前記第２基板を貫通することで、前記第１チップが積層された面と対向する前記第２チップの面から突出する少なくとも１つ以上のスルーホールビアと、を備える、半導体装置。【選択図】図１
2018129412.tif 000002
【特許請求の範囲】
【請求項１】
第１基板および第１配線層を積層して形成され、センサ素子を含む第１チップと、
第２基板および第２配線層を積層して形成され、前記第１配線層および前記第２配線層が互いに対向するように前記第１チップと貼り合わされた第２チップと、
前記第２配線層と電気的に接続し、前記第２基板を貫通することで、前記第１チップが積層された面と対向する前記第２チップの面から突出する少なくとも１つ以上のスルーホールビアと、
を備える、半導体装置。
【請求項２】
前記スルーホールビアは、ビア内部が充填されたフィルドビアである、請求項１に記載の半導体装置。
【請求項３】
前記第２基板の前記第２配線層が積層された一面における前記スルーホールビアの断面積は、前記一面と対向する前記第２基板の他面における前記スルーホールビアの断面積と同じまたはより大きい、請求項２に記載の半導体装置。
【請求項４】
前記スルーホールビアは、前記第２配線層に設けられた信号線ごとに、１つまたは複数設けられる、請求項１に記載の半導体装置。
【請求項５】
前記スルーホールビアと、前記第２基板との間には、絶縁層が設けられる、請求項１に記載の半導体装置。
【請求項６】
前記絶縁層と接する前記スルーホールビアの表面には、バリアメタル層が設けられる、請求項５に記載の半導体装置。
【請求項７】
前記第１配線層、および前記第２配線層は、互いにチップ面から突出する接続端子を介して電気的に接続される、請求項１に記載の半導体装置。
【請求項８】
前記第２チップは、前記センサ素子と電気的に接続された能動回路を含む、請求項１に記載の半導体装置。
【請求項９】
前記センサ素子は、イメージセンサである、請求項１に記載の半導体装置。
【請求項１０】
第１基板および第１配線層を積層することで、センサ素子を含む第１チップを形成する工程と、
第２基板および第２配線層を積層することで、第２チップを形成する工程と、
前記第２配線層と電気的に接続し、前記第２基板の厚み方向に延伸する少なくとも１つ以上のスルーホールビアを形成する工程と、
前記第１配線層および前記第２配線層が互いに対向するように前記第１チップ、および前記第２チップを貼り合せる工程と、
を含む、半導体装置の製造方法。
【請求項１１】
前記第１チップ、および前記第２チップを貼り合せた後、前記第１チップが積層された面と対向する前記第２チップの面を研磨することで、前記スルーホールビアを露出させる工程をさらに含む、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、各種半導体素子の小型化に伴って、各種半導体素子が搭載されるパッケージについても小型化が進んでいる。
【０００３】
例えば、パッケージ（すなわち、外周器）の面積を半導体チップの面積とほぼ同じとすることで、より小型化されたウェハーレベルチップスケールパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ：ＷＬＣＳＰ）が提案されている。
【０００４】
このようなＷＬＣＳＰでは、パッケージの外周に形成された外部端子へのボンディングワイヤー等による配線が行われておらず、外部接続端子となるバンプ構造が半導体チップの裏面に直接形成されている。
【０００５】
例えば、下記の特許文献１には、半導体イメージセンサにおいて、装置基板の表面に画素アレイを形成した後、装置基板の裏面に開口を設けることで、画素アレイの配線層と電気的に接続する引出電極を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９９５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示された技術では、装置基板の裏面に開口を設ける際に、装置基板の内部に設けられた配線層と、開口との位置を合わせる必要があるため、位置合わせ誤差を見込んで開口を大きめに形成しなくてはいけなかった。そのため、特許文献１に記載された技術では、装置基板から電気信号を取り出す電極または端子の微細化には限界があった。
【０００８】
そこで、本開示では、各種半導体素子を搭載したチップから電気信号を取り出す端子をより微細に形成することが可能な、新規かつ改良された半導体装置、および半導体装置の製造方法を提案する。
【課題を解決するための手段】
【０００９】
本開示によれば、第１基板および第１配線層を積層して形成され、センサ素子を含む第１チップと、第２基板および第２配線層を積層して形成され、前記第１配線層および前記第２配線層が互いに対向するように前記第１チップと貼り合わされた第２チップと、前記第２配線層と電気的に接続し、前記第２基板を貫通することで、前記第１チップが積層された面と対向する前記第２チップの面から突出する少なくとも１つ以上のスルーホールビアと、を備える、半導体装置が提供される。
【００１０】
また、本開示によれば、第１基板および第１配線層を積層することで、センサ素子を含む第１チップを形成する工程と、第２基板および第２配線層を積層することで、第２チップを形成する工程と、前記第２配線層と電気的に接続し、前記第２基板の厚み方向に延伸する少なくとも１つ以上のスルーホールビアを形成する工程と、前記第１配線層および前記第２配線層が互いに対向するように前記第１チップ、および前記第２チップを貼り合せる工程と、を含む、半導体装置の製造方法が提供される。
【００１１】
本開示によれば、半導体素子の製造プロセスを用いて、半導体装置が搭載されるチップに外部接続用の端子をあらかじめ形成することができるため、半導体装置から外部に電気信号を出力する端子をより微細に形成することが可能である。
【発明の効果】
【００１２】
以上説明したように本開示によれば、各種素子を搭載したチップから電気信号を取り出す端子をより微細に形成することが可能である。
【００１３】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施形態に係る半導体装置を厚さ方向に切断した断面を模式的に示す断面図である。
【図２】図１のスルーホールビアを含む領域を拡大した断面図である。
【図３】同実施形態に係る半導体装置の第１の製造方法の一工程を説明する断面図である。
【図４】同実施形態に係る半導体装置の第１の製造方法の一工程を説明する断面図である。
【図５】同実施形態に係る半導体装置の第１の製造方法の一工程を説明する断面図である。
【図６】同実施形態に係る半導体装置の第１の製造方法の一工程を説明する断面図である。
【図７】同実施形態に係る半導体装置の第１の製造方法の一工程を説明する断面図である。
【図８】第２素子部を備えない第２チップを示す断面図である。
【図９】図８で示した第２チップを第１チップと貼り合せた構成を示す断面図である。
【図１０】同実施形態に係る半導体装置の第２の製造方法の一工程を説明する断面図である。
【図１１】同実施形態に係る半導体装置の第２の製造方法の一工程を説明する断面図である。
【図１２】同実施形態に係る半導体装置の第２の製造方法の一工程を説明する断面図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
本明細書では、説明の便宜上、半導体装置３００について説明する場合（図１、図２、図５〜図７、図９〜図１２）は、第２基板２１０が設けられた側を下側として表現する。また、第１チップ１００または第２チップ２００のみについて説明する場合（図３、図４および図８）は、第１基板１１０または第２基板２１０が設けられた側を下側として表現する。
【００１７】
なお、説明は以下の順序で行うものとする。
１．半導体装置の構成
２．半導体装置の製造方法
２．１．第１の製造方法
２．２．第２の製造方法
３．まとめ
【００１８】
＜１．半導体装置の構成＞
まず、図１を参照して、本開示の一実施形態に係る半導体装置の構成について説明する。図１は、本開示の一実施形態に係る半導体装置を厚さ方向に切断した断面を模式的に示す断面図である。
【００１９】
図１に示すように、半導体装置３００は、センサ素子を含む第１素子部１２１が設けられた第１チップ１００と、第２チップ２００とを貼り合せた積層型の半導体装置である。また、半導体装置３００に含まれるセンサ素子は、イメージセンサ等の固体撮像素子であってもよい。すなわち、本実施形態に係る半導体装置３００は、積層型の固体撮像装置であってもよく、特に裏面照射型の固体撮像装置であってもよい。
【００２０】
（第１チップ１００）
第１チップ１００は、少なくともセンサ素子を含み、第１基板１１０の上に、多層配線層１２３および層間絶縁膜１４０からなる第１配線層が積層された半導体チップである。
【００２１】
第１チップ１００は、第１基板１１０と、第１基板１１０に形成された第１素子部１２１と、第１基板１１０の表面に形成された光学要素１２５と、第１素子部１２１と電気的に接続された多層配線層１２３と、多層配線層１２３を埋め込む層間絶縁膜１４０と、多層配線層１２３と電気的に接続する接続端子１３０と、を備える。なお、第１チップ１００は、層間絶縁膜１４０が第２チップ２００の層間絶縁膜２４０と互いに対向するように第２チップ２００と貼り合わされる。
【００２２】
第１基板１１０は、第１素子部１２１が形成される基板である。具体的には、第１基板１１０は、半導体素子の形成が容易な半導体基板であってもよい。例えば、第１基板１１０は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、またはシリコン−ゲルマニウム（ＳｉＧｅ）基板などの半導体基板であってもよい。
【００２３】
第１素子部１２１は、半導体素子にて構成され、半導体装置３００が備える主要な機能を実行する。具体的には、第１素子部１２１は、各種ダイオード、および各種トランジスタなどの半導体素子にて構成されてもよい。また、第１素子部１２１は、少なくともセンサ素子を含む。センサ素子は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ、またはフォトダイオードであってもよい。さらに、第１素子部１２１は、センサ素子からの信号を処理する信号処理回路、または制御回路などの集積回路を含んでもよい。
【００２４】
光学要素１２５は、第１素子部１２１に含まれるセンサ素子がイメージセンサ等である場合に設けられる。具体的には、光学要素１２５は、第１素子部１２１が設けられた領域上の第１基板１１０の一面に設けられ、第１素子部１２１に含まれるセンサ素子への入射光を光学的に制御する。
【００２５】
例えば、光学要素１２５は、センサ素子への入射光を集光するマイクロレンズ、センサ素子への入射光を色分離するカラーフィルタ、センサ素子以外への光の入射を防止する画素分離膜または遮光膜、ならびにこれらを保護する保護層などを含んでもよい。光学要素１２５を設けることにより、半導体装置３００は、解像度および色分解能などの固体撮像装置としての性能を向上させることができる。
【００２６】
多層配線層１２３は、第１基板１１０の光学要素１２５が設けられた一面と対向する他面に設けられる。具体的には、多層配線層１２３は、同一層に設けられた配線と、異なる層に設けられた配線同士を電気的に接続するビアとを第１基板１１０に複数層に亘って積層することで形成される。また、多層配線層１２３は、第１素子部１２１と電気的に接続しており、第１素子部１２１から電気信号を取り出す。例えば、多層配線層１２３は、第１素子部１２１に含まれるセンサ素子（例えば、ＣＭＯＳイメージセンサ）による入射光の光電変換によって生成された電気信号を第１素子部１２１から取り出してもよい。多層配線層１２３は、例えば、導電体であるアルミニウム、銅もしくは銀などの金属、またはこれら金属の合金もしくはシリサイドにて形成することが可能である。
【００２７】
層間絶縁膜１４０は、第１基板１１０の光学要素１２５が設けられた一面と対向する他面に設けられ、多層配線層１２３を埋め込むことで、多層配線層１２３の各層を電気的に絶縁する。具体的には、層間絶縁膜１４０は、多層配線層１２３の配線およびビアの各々を層ごとに埋め込むことによって、多層配線層１２３の各層に設けられた配線を電気的に絶縁する。また、層間絶縁膜１４０は、第１チップ１００の機械的強度を向上させることも可能である。層間絶縁膜１４０は、例えば、酸化ケイ素、窒化ケイ素もしくは酸窒化ケイ素などのケイ素化合物、スピンオンガラスもしくはケイ酸塩ガラスなどの無機ガラス、またはポリイミドもしくはポリアミドなどの有機化合物などによって形成されてもよい。
【００２８】
接続端子１３０は、層間絶縁膜１４０から突出して設けられ、第１チップ１００と第２チップ２００との間で電気信号の入出力を行うためのインターフェースを形成する。具体的には、接続端子１３０は、多層配線層１２３と電気的に接続されており、多層配線層１２３を介して第１素子部１２１からの電気信号を第１チップ１００の外部へと取り出す。また、接続端子１３０は、金属−金属結合等にて第２チップ２００の接続端子２３０と電気的に接続されており、第１素子部１２１からの電気信号を第２チップ２００へと出力する。接続端子１３０は、例えば、導電体であるアルミニウム、銅、銀、金もしくは白金などの金属、またはこれら金属の合金にて形成されてもよい。
【００２９】
なお、接続端子１３０は、多層配線層１２３の同一の信号線に対して複数設けられてもよい。同一の信号線に対して複数の接続端子１３０を設けることにより、いずれかの接続端子１３０に接続不良が生じた場合でも、他の接続端子１３０によって電気信号を第２チップ２００へ出力することができる。このような場合、接続端子１３０は、接続端子２３０との電気的接続の信頼性を向上させることができる。
【００３０】
（第２チップ２００）
第２チップ２００は、多層配線層２２３および層間絶縁膜２４０からなる第２配線層が第２基板２１０の上に積層された半導体チップである。
【００３１】
第２チップ２００は、第２基板２１０と、第２基板２１０に形成された第２素子部２２１と、第２素子部２２１と電気的に接続された多層配線層２２３と、多層配線層２２３を埋め込む層間絶縁膜２４０と、第２基板２１０を貫通する複数のスルーホールビア２５０と、多層配線層２２３と電気的に接続する接続端子２３０と、を備える。なお、第２チップ２００は、層間絶縁膜２４０が第１チップ１００の層間絶縁膜１４０と互いに対向するように第１チップ１００と貼り合わされる。
【００３２】
第２基板２１０は、半導体装置３００の外部接続端子となるスルーホールビア２５０が形成される基板である。具体的には、第２基板２１０は、半導体素子の形成が容易な半導体基板であってもよい。例えば、第２基板２１０は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、またはシリコン−ゲルマニウム（ＳｉＧｅ）基板などの半導体基板であってもよい。なお、第２基板２１０は、第１基板１１０と同一の材料で形成されてもよく、異なる材料で形成されてもよい。
【００３３】
第２素子部２２１は、半導体素子にて構成される素子または回路である。例えば、第２素子部２２１は、第１素子部１２１と電気的に接続された能動素子であってもよい。より具体的には、第２素子部２２１は、第１素子部１２１を制御するＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの演算処理回路であってもよく、第１素子部１２１空の電気信号を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶素子などであってもよい。なお、第２素子部２２１は、任意の構成であり、半導体装置３００の構成、または半導体装置３００が実行する機能によっては、設けられなくともよい。
【００３４】
多層配線層２２３は、第２基板２１０の第１チップ１００と互いに対向する面に設けられる。具体的には、多層配線層２２３は、同一層に設けられた配線と、異なる層に設けられた配線同士を電気的に接続するビアとを第２基板２１０に複数層に亘って積層することで形成される。また、多層配線層２２３は、接続端子２３０を介して、第１チップ１００の多層配線層１２３と電気的に接続されており、第１チップ１００から出力される電気信号を受け取る。具体的には、多層配線層２２３は、第１チップ１００の第１素子部１２１から電気信号を受け取り、受け取った電気信号を第２素子部２２１または半導体装置３００の外部に出力してもよい。多層配線層２２３は、導電体であるアルミニウム、銅もしくは銀などの金属、またはこれら金属の合金もしくはシリサイドにて形成することが可能である。なお、多層配線層２２３は、多層配線層１２３と同一の材料で形成されてもよく、異なる材料で形成されてもよい。
【００３５】
層間絶縁膜２４０は、第２基板２１０の第１チップ１００と互いに対向する面に設けられ、多層配線層２２３を埋め込むことで、多層配線層２２３の各層を電気的に絶縁する。具体的には、層間絶縁膜２４０は、多層配線層２２３の配線およびビアの各々を層ごとに埋め込むことによって、多層配線層２２３の各層に設けられた配線を電気的に絶縁する。また、層間絶縁膜２４０は、第２チップ２００の機械的強度を向上させることも可能である。層間絶縁膜２４０は、例えば、酸化ケイ素、窒化ケイ素もしくは酸窒化ケイ素などのケイ素化合物、スピンオンガラスもしくはケイ酸塩ガラスなどの無機ガラス、またはポリイミドもしくはポリアミドなどの有機化合物などによって形成されてもよい。また、層間絶縁膜２４０は、層間絶縁膜１４０と同一の材料で形成されてもよく、異なる材料で形成されてもよい。
【００３６】
接続端子２３０は、接続端子１３０と対応する位置に層間絶縁膜２４０から突出して設けられ、第１チップ１００と第２チップ２００との間で電気信号の入出力を行うためのインターフェースを形成する。具体的には、接続端子２３０は、金属−金属結合等にて第１チップ１００の接続端子１３０と電気的に接続することによって、第１素子部１２１からの電気信号を受け取り、受け取った電気信号を電気的に接続された多層配線層２２３に出力する。
【００３７】
接続端子２３０は、例えば、導電体であるアルミニウム、銅、銀、金もしくは白金などの金属、またはこれら金属の合金にて形成されてもよい。接続端子２３０は、接続端子１３０と異なる材料で形成されてもよいが、接続端子２３０および接続端子１３０の間の金属−金属結合を容易に形成するためには、接続端子２３０は、接続端子１３０と同一の材料で形成されることが好ましい。
【００３８】
スルーホールビア２５０は、多層配線層２２３と電気的に接続し、第２基板２１０を貫通して設けられる。具体的には、スルーホールビア２５０は、ビア内部が金属等で充填されたフィルドビアとして形成されてもよい。フィルドビアとして形成されることにより、スルーホールビア２５０は、導通路の断面積を増加させることができるため、半導体装置３００の実装時に導通性を向上させることができる。スルーホールビア２５０の具体的な構造については、図２を参照して後述する。
【００３９】
また、スルーホールビア２５０は、第２基板２１０の層間絶縁膜２４０と接する第１面における断面積が、第１面と対向する第２面における断面積と同じまたはより大きくなるように形成されてもよい。すなわち、第２基板２１０への層間絶縁膜２４０の積層方向を上方向として見た場合に、スルーホールビア２５０は、逆テーパー形状または長方形状の断面形状を有するように（換言すると、順テーパー形状の断面形状を有しないように）形成されてもよい。
【００４０】
このようなスルーホールビア２５０は、第２基板２１０に第２配線層（すなわち、多層配線層２２３および層間絶縁膜２４０）を形成する前に、第２基板２１０を開口し、該開口を金属等で充填することによって形成することができる。このように、あらかじめスルーホールビア２５０を第２基板２１０に形成することによって、スルーホールビア２５０は、多層配線層２２３と高い精度で接続することができる。このような場合、スルーホールビア２５０は、多層配線層２２３との位置合わせ誤差を考慮する必要がないため、より微細な配置および形状にて形成することが可能であり、かつ多層配線層２２３との接続の精度を向上させることができる。
【００４１】
また、このような形状のスルーホールビア２５０をフィルドビアとして形成することによって、第２基板２１０に形成される開口の面積を小さくすることができるため、第２チップ２００の機械的強度を向上させることができる。
【００４２】
さらに、スルーホールビア２５０は、第２基板２１０から突出して形成されるため、半導体装置３００のプリント配線基板への実装時に、外部との接続構造（いわゆる、バンプなど）として用いることができる。したがって、本実施形態に係る半導体装置３００は、別途、バンプを形成する工程を省略することができるため、半導体装置３００の生産性を向上させることができる。なお、スルーホールビア２５０の第２基板２１０からの突出量は、例えば、１μｍ〜９μｍ程度であってもよい。
【００４３】
また、スルーホールビア２５０をバンプとして用いることによって、スルーホールビア２５０からバンプまでの配線の引き回し等も省略することができる。これによれば、半導体装置３００の外部との接続構造が形成される面に設けられた配線または構造物を減らすことができるため、スルーホールビア２５０の配置をより柔軟に行うことができる。例えば、半導体装置３００の全面に亘ってスルーホールビア２５０をファインピッチで均等に配置することも可能である。
【００４４】
なお、スルーホールビア２５０は、多層配線層２２３の同一信号線に対して複数設けられてもよい。同一の信号線に対して複数のスルーホールビア２５０を設けることにより、いずれかのスルーホールビア２５０に接続不良が生じた場合でも、他のスルーホールビア２５０によって電気信号を外部に出力することができる。したがって、このような場合、スルーホールビア２５０は、半導体装置３００の電気的接続の信頼性を向上させることができる。
【００４５】
続いて、図２を参照して、本実施形態に係る半導体装置３００に形成されるスルーホールビア２５０のより具体的な構造について説明する。図２は、図１のスルーホールビア２５０を含む領域ｖｉａを拡大した断面図である。
【００４６】
図２に示すように、スルーホールビア２５０の表面には、バリアメタル層２５１が設けられ、スルーホールビア２５０と、第２基板２１０との間には、絶縁層２４１が設けられる。
【００４７】
バリアメタル層２５１は、スルーホールビア２５０の形成時に、スルーホールビア２５０の材質が第２基板２１０中に拡散しないように、障壁として機能する層である。バリアメタル層２５１は、スルーホールビア２５０の形成前にスルーホールビア２５０が形成される開口に設けられることによって、スルーホールビア２５０の表面に存在するようになる。バリアメタル層２５１は、スルーホールビア２５０および第２基板２１０の材質と反応せず、かつこれらの材質との密着性が高い金属材料で形成される。バリアメタル層２５１は、例えば、タングステン、チタンもしくはタンタルなどの金属、またはこれら金属の合金もしくは窒化物にて形成されてもよい。
【００４８】
バリアメタル層２５１によれば、スルーホールビア２５０の材質が第２基板２１０に拡散することを抑制することができるため、スルーホールビア２５０と第２基板２１０との間で、電気的な絶縁性を向上させることができる。
【００４９】
絶縁層２４１は、バリアメタル層２５１を含むスルーホールビア２５０と、第２基板２１０との間に設けられ、スルーホールビア２５０と第２基板２１０とを電気的に絶縁する。したがって、絶縁層２４１によれば、スルーホールビア２５０と第２基板２１０との電気的な絶縁性を高めることができるため、スルーホールビア２５０から第２基板２１０に電流がリークすることを防止することができる。
【００５０】
ここで、絶縁層２４１は、高温プロセスにて生成された電気的絶縁性の高い絶縁物にて形成されることが好ましい。高温プロセスにて生成される絶縁物は、絶縁物中の原子結合が強固になり、かつ絶縁物の密度が増加するため、電気的な絶縁性がより高くなる。したがって、絶縁層２４１は、高温プロセスにて生成された絶縁物にて形成されることにより、スルーホールビア２５０と第２基板２１０と電気的な絶縁性をより高めることができる。
【００５１】
このような絶縁層２４１は、例えば、第２基板２１０を熱酸化することで形成された酸化物、または高温ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）にて蒸着した酸化ケイ素、窒化ケイ素もしくは酸窒化ケイ素などのケイ素化合物にて形成することが可能である。
【００５２】
ただし、本実施形態に係る半導体装置３００では、第１素子部１２１にセンサ素子が含まれる。センサ素子は、熱に弱いため、半導体装置３００の製造工程において、センサ素子が高温に曝された場合、センサ素子の特性および信頼性が低下し、場合によってはセンサ素子が故障する可能性があった。したがって、センサ素子が形成された後の半導体装置３００では、高温プロセスにて絶縁物を成膜することが困難となるため、センサ素子を形成した後に半導体装置３００に絶縁層２４１を形成した場合、絶縁層２４１の電気的な絶縁性が低くなってしまっていた。
【００５３】
本実施形態に係る半導体装置３００では、あらかじめ第２基板２１０にスルーホールビア２５０を形成するため、スルーホールビア２５０と、第２基板２１０との間の絶縁層２４１を高温プロセスで生成された絶縁物にて形成することができる。したがって、本実施形態に係る半導体装置３００は、スルーホールビア２５０と、第２基板２１０との間の電気的な絶縁性をより高めることができる。
【００５４】
また、本実施形態に係る半導体装置３００では、第２基板２１０との間の絶縁層２４１を高温プロセスで生成された絶縁物にて形成することで、他のプロセスと比較して、絶縁層２４１の膜厚を均一にすることができる。このような場合、絶縁層２４１には、局所的な電界集中が生じにくくなるため、半導体装置３００は、局所的な電界集中による絶縁破壊、またはリーク電流の発生を抑制することができる。
【００５５】
さらに、本実施形態に係る半導体装置３００では、あらかじめ第２基板２１０にスルーホールビア２５０を形成するため、半導体装置３００の任意の位置に外部との接続構造を形成することができる。これによれば、半導体装置３００は、外部との接続構造の数および配置をより柔軟に変更することが可能である。
【００５６】
＜２．半導体装置の製造方法＞
（２．１．第１の製造方法）
ここで、図３〜図７を参照して、本実施形態に係る半導体装置の第１の製造方法について説明する。図３〜図７は、本実施形態に係る半導体装置の第１の製造方法の各工程を説明する断面図である。
【００５７】
まず、図３に示すように、第１チップ１００を用意する。
【００５８】
具体的には、半導体製造プロセスを用いて、シリコン基板である第１基板１１０に第１素子部１２１を形成する。その後、第１素子部１２１が形成された第１基板１１０の上にＣＶＤ、スパッタ、およびめっき法などを用いて多層配線層１２３および層間絶縁膜１４０を形成する。また、最上層の多層配線層１２３の上には、接続端子１３０をさらに形成する。これにより、第１チップ１００が形成される。なお、多層配線層１２３および接続端子１３０は、銅などで形成することが可能である。また、層間絶縁膜１４０は、酸化シリコンまたは窒化シリコンなどで形成することが可能である。
【００５９】
次に、図４に示すように、第２チップ２００を用意する。
【００６０】
具体的には、半導体製造プロセスを用いて、シリコン基板である第２基板２１０に第２素子部２２１を形成する。次に、第２基板２１０の上に層間絶縁膜２４０のうちの１層を形成した後、エッチングを行うことで、第２基板２１０にスルーホールビア２５０を形成するための開口を形成する。
【００６１】
このとき形成された開口の配置が半導体装置３００の外部接続端子の配置となる。したがって、開口は、第２素子部２２１が形成された領域を避けつつ、半導体装置３００を実装するプリント配線基板の端子の位置と対応するような配置で形成されてもよい。また、第２基板２１０の開口は、等方性エッチングにて形成されてもよい。等方性エッチングを用いることにより、第２基板２１０に設けられた開口は、第２基板２１０に対して柱状形状または逆テーパー形状にて形成されることになる。
【００６２】
続いて、第２基板２１０に形成された開口の内部に絶縁層２４１を形成する。絶縁層２４１は、電気的な絶縁性をより高くするために、高温の半導体製造プロセスにて形成される。例えば、絶縁層２４１は、第２基板２１０の熱酸化、または酸化シリコンの成膜によって形成されてもよい。
【００６３】
次に、スパッタを用いて第２基板２１０の全面に均一にバリアメタル層２５１を形成した後、バリアメタル層２５１の上に、スパッタを用いて銅からなるシード層を形成する。さらに、電解めっきによってシード層を成長させることで、第２基板２１０に形成された開口を銅で充填し、スルーホールビア２５０を形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等によって、第２基板２１０の表面に形成されたバリアメタル層およびシード層を除去する。これにより、スルーホールビア２５０をフィルドビアとして形成することができる。
【００６４】
さらに、スルーホールビア２５０を形成した第２基板２１０の上にＣＶＤ、スパッタ、およびめっき法などを用いて多層配線層２２３および層間絶縁膜２４０の残部を形成する。また、最上層の多層配線層２２３の上には、接続端子２３０をさらに形成する。これにより、第２チップ２００が形成される。なお、多層配線層２２３および接続端子２３０は、銅などで形成することが可能である。また、層間絶縁膜２４０は、酸化シリコンまたは窒化シリコンなどで形成することが可能である。
【００６５】
続いて、図５に示すように、第１チップ１００に第２チップ２００を貼り合せる。
【００６６】
具体的には、層間絶縁膜１４０および層間絶縁膜２４０が互いに対向するように、第１チップ１００および第２チップ２００を貼り合せる。このとき、半導体製造プロセスにおけるウェハのアライメント技術を適用することで、接続端子１３０および接続端子２３０の位置の合わせ誤差を数μｍ未満に制御することが可能である。これにより、接続端子１３０および接続端子２３０は、金属−金属結合にて互いに電気的に接続される。
【００６７】
次に、図６に示すように、第２基板２１０をバックグラインドによって薄膜化した後、第２基板２１０の一面に保護テープ３１０を貼着する。
【００６８】
具体的には、バックグラインドによって、第１チップ１００と貼り合わされた面と対向する面側から第２基板２１０を薄膜化した後、鏡面処理することで、第２基板２１０の内部に形成されていたスルーホールビア２５０を露出させる。このとき、スルーホールビア２５０は、第２基板２１０よりも硬く、削られにくいため、第２基板２１０の方がスルーホールビア２５０よりも多く削られることになる。これにより、スルーホールビア２５０は、第２基板２１０から突出するように露出する。なお、第２基板２１０からのスルーホールビア２５０の突出量は、例えば、１μｍ〜９μｍであってもよい。
【００６９】
その後、第２基板２１０およびスルーホールビア２５０を保護するために、バックグラインドが施された面に保護テープ３１０が貼着される。保護テープ３１０は、例えば、半導体装置３００の製造プロセスに耐え得る程度の機械的強度および耐熱性を備える樹脂等で形成されてもよい。また、保護テープ３１０は、半導体装置３００が形成された後、除去されるため、例えば、剥離可能に設けられることが好ましい。
【００７０】
さらに、図７に示すように、第１基板１１０をバックグラインドによって薄膜化した後、第１基板１１０の一面に光学要素１２５を形成する。
【００７１】
具体的には、バックグラインドによって、第２チップ２００と貼り合わされた面と対向する面側から第１基板１１０を薄膜化した後、鏡面処理する。その後、第１素子部１２１に含まれるセンサ素子に対応するように、第１基板１１０の上に画素分離膜、遮光膜、カラーフィルタ、マイクロレンズ、および保護膜を含む光学要素１２５を形成する。
【００７２】
その後、保護テープ３１０が除去されることで、図１で示したような本実施形態に係る半導体装置３００が形成される。
【００７３】
なお、上記製造方法において、第２素子部２２１を備えない第２チップ２００Ａを用いることも可能である。このような場合について、図８および図９を参照して説明する。図８は、第２素子部２２１を備えない第２チップ２００Ａを示す断面図である。また、図９は、図８で示した第２チップ２００Ａを第１チップ１００と貼り合せた構成を示す断面図である。
【００７４】
図８に示すように、第２素子部２２１を備えない第２チップ２００Ａを用意してもよい。
【００７５】
具体的には、シリコン基板である第２基板２１０の上に層間絶縁膜２４０のうちの１層を形成した後、エッチングを行うことで、第２基板２１０にスルーホールビア２５０を形成するための開口を形成する。このとき、第２基板２１０には第２素子部２２１が形成されていないため、形成される開口の位置は、半導体装置３００を実装するプリント配線基板の端子の配置のみを考慮して決定することができる。
【００７６】
続いて、第２基板２１０に形成された開口の内部に絶縁層２４１を形成する。ここで、絶縁層２４１は、電気的な絶縁性をより高くするために、第２基板２１０の熱酸化、または酸化シリコンの成膜などの高温プロセスにて形成される。
【００７７】
次に、スパッタを用いて第２基板２１０の全面に均一にバリアメタル層２５１を形成した後、バリアメタル層２５１の上に、スパッタを用いて銅からなるシード層を形成する。さらに、電解めっきによってシード層を成長させることで、第２基板２１０に形成された開口を銅で充填し、スルーホールビア２５０を形成する。その後、ＣＭＰ等によって、第２基板２１０の表面に形成されたバリアメタル層およびシード層を除去する。
【００７８】
さらに、スルーホールビア２５０を形成した第２基板２１０の上にＣＶＤ、スパッタ、およびめっき法などを用いて多層配線層２２３および層間絶縁膜２４０の残りを形成する。また、最上層の多層配線層２２３の上には、接続端子２３０をさらに形成する。これにより、第２素子部２２１を備えない第２チップ２００Ａが形成される。なお、多層配線層２２３および接続端子２３０は、銅などで形成することが可能である。また、層間絶縁膜２４０は、酸化シリコンまたは窒化シリコンなどで形成することが可能である。
【００７９】
さらに、図９に示すように、第２素子部２２１を備えない第２チップ２００Ａに第１チップ１００を貼り合せてもよい。
【００８０】
具体的には、層間絶縁膜１４０および層間絶縁膜２４０が互いに対向するように、第１チップ１００および第２チップ２００Ａを貼り合せることができる。このとき、半導体製造プロセスにおけるウェハのアライメント技術を用いて、接続端子１３０および接続端子２３０の位置を制御することで、接続端子１３０および接続端子２３０が互いに電気的に接続するように金属−金属結合させることができる。
【００８１】
以下、図６および図７を参照して説明した工程を経ることで、第２素子部２２１を備えない第２チップ２００Ａを用いた場合でも同様に、本実施形態に係る半導体装置３００を製造することができる。
【００８２】
（２．２．第２の製造方法）
続いて、図１０〜図１２を参照して、本実施形態に係る半導体装置の第２の製造方法について説明する。図１０〜図１２は、本実施形態に係る半導体装置の第２の製造方法の各工程を説明する断面図である。
【００８３】
第２の製造方法は、第１の製造方法と異なり、プリント配線基板への直接実装が可能なＷＬＣＳＰとして半導体装置３００を形成する方法である。
【００８４】
第１チップ１００および第２チップ２００を用意し、第１チップ１００に第２チップ２００を貼り合せるまでの工程については、図３〜図５を参照して説明したとおりであるため、ここでの説明は省略する。
【００８５】
次に、図１０に示すように、第１基板１１０をバックグラインドによって薄膜化した後、第１基板１１０の一面に光学要素１２５を形成する。
【００８６】
具体的には、バックグラインドによって、第２チップ２００と貼り合わされた面と対向する面側から第１基板１１０を薄膜化した後、鏡面処理する。その後、第１素子部１２１に含まれるセンサ素子に対応するように、第１基板１１０の上に画素分離膜、遮光膜、カラーフィルタ、マイクロレンズ、および保護膜を含む光学要素１２５を形成する。
【００８７】
続いて、図１１に示すように、第１基板１１０の上に樹脂層３２０、および保護ガラス３３０を形成し、さらに保護テープ３１０を貼着する。
【００８８】
具体的には、第１基板１１０の光学要素１２５が形成された面の上に、有機樹脂を塗布することで樹脂層３２０を形成した後、第１基板１１０と同じ平面形状の保護ガラス３３０を張り付ける。なお、樹脂層３２０を形成する有機樹脂、および保護ガラス３３０を構成するガラスは、センサ素子に入射する光に影響を及ぼさないようにするために、いずれも光透過性が高い材料を用いることが好ましい。さらに、保護ガラス３３０の上に保護テープ３１０を貼着する。保護テープ３１０は、後段の第２基板２１０を薄膜化する工程において、保護ガラス３３０を保護する役割を果たす。
【００８９】
次に、図１２に示すように、第２基板２１０をバックグラインドによって薄膜化し、スルーホールビア２５０を露出させる。
【００９０】
具体的には、バックグラインドによって、第１チップ１００と貼り合わされた面と対向する面側から第２基板２１０を薄膜化した後、鏡面処理することで、第２基板２１０の内部に形成されていたスルーホールビア２５０を露出させる。このとき、スルーホールビア２５０は、第２基板２１０よりも硬く、削られにくいため、第２基板２１０の方がスルーホールビア２５０よりも多く削られる。このため、スルーホールビア２５０は、第２基板２１０から突出するように露出する。その後、保護テープ３１０が除去されることで、本実施形態に係る半導体装置３００が形成される。
【００９１】
第２の製造方法にて製造された半導体装置３００は、ダイシングによって個別のチップに切断された後、プリント配線基板等に直接実装することが可能である。
【００９２】
＜３．まとめ＞
以上にて説明したように、本実施形態に係る半導体装置３００によれば、第２基板２１０にスルーホールビア２５０をあらかじめ形成することによって、多層配線層２２３とスルーホールビア２５０との位置合わせの精度を向上させることができる。したがって、半導体装置３００は、スルーホールビア２５０の位置合わせ誤差に対するマージンを縮小することができるため、スルーホールビア２５０をより微細化することができる。
【００９３】
また、本実施形態に係る半導体装置３００によれば、熱に弱いセンサ素子を備える第１チップ１００を第２チップ２００に貼り合せる前に、第２チップ２００にスルーホールビア２５０を形成することができる。これによれば、スルーホールビア２５０と第２基板２１０との間に設けられる絶縁層２４１を高温プロセスにて形成することができるため、スルーホールビア２５０と第２基板２１０との電気的絶縁性を高めることができる。
【００９４】
さらに、本実施形態に係る半導体装置３００によれば、スルーホールビア２５０をフィルドビアにて柱形状または逆テーパー形状にて形成することができるため、スルーホールビア２５０の導電性を高めると共に、半導体装置３００の機械的強度を高めることができる。
【００９５】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００９６】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００９７】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１基板および第１配線層を積層して形成され、センサ素子を含む第１チップと、
第２基板および第２配線層を積層して形成され、前記第１配線層および前記第２配線層が互いに対向するように前記第１チップと貼り合わされた第２チップと、
前記第２配線層と電気的に接続し、前記第２基板を貫通することで、前記第１チップが積層された面と対向する前記第２チップの面から突出する少なくとも１つ以上のスルーホールビアと、
を備える、半導体装置。
（２）
前記スルーホールビアは、ビア内部が充填されたフィルドビアである、前記（１）に記載の半導体装置。
（３）
前記第２基板の前記第２配線層が積層された一面における前記スルーホールビアの断面積は、前記一面と対向する前記第２基板の他面における前記スルーホールビアの断面積と同じまたはより大きい、前記（２）に記載の半導体装置。
（４）
前記スルーホールビアは、前記第２配線層に設けられた信号線ごとに、１つまたは複数設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記スルーホールビアと、前記第２基板との間には、絶縁層が設けられる、前記（１）〜（４）のいずれか一項に記載の半導体装置。
（６）
前記絶縁層と接する前記スルーホールビアの表面には、バリアメタル層が設けられる、前記（５）に記載の半導体装置。
（７）
前記第１配線層、および前記第２配線層は、互いにチップ面から突出する接続端子を介して電気的に接続される、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（８）
前記第２チップは、前記センサ素子と電気的に接続された能動回路を含む、前記（１）〜（７）のいずれか一項に記載の半導体装置。
（９）
前記センサ素子は、イメージセンサである、前記（１）〜（８）のいずれか一項に記載の半導体装置。
（１０）
第１基板および第１配線層を積層することで、センサ素子を含む第１チップを形成する工程と、
第２基板および第２配線層を積層することで、第２チップを形成する工程と、
前記第２配線層と電気的に接続し、前記第２基板の厚み方向に延伸する少なくとも１つ以上のスルーホールビアを形成する工程と、
前記第１配線層および前記第２配線層が互いに対向するように前記第１チップ、および前記第２チップを貼り合せる工程と、
を含む、半導体装置の製造方法。
（１１）
前記第１チップ、および前記第２チップを貼り合せた後、前記第１チップが積層された面と対向する前記第２チップの面を研磨することで、前記スルーホールビアを露出させる工程をさらに含む、前記（１０）に記載の半導体装置の製造方法。
【符号の説明】
【００９８】
１００    第１チップ
１１０    第１基板
１２１    第１素子部
１２３    多層配線層
１２５    光学要素
１３０    接続端子
１４０    層間絶縁膜
２００    第２チップ
２１０    第２基板
２２１    第２素子部
２２３    多層配線層
２３０    接続端子
２４０    層間絶縁膜
２４１    絶縁層
２５０    スルーホールビア
２５１    バリアメタル層
３００    半導体装置
【図１】
2018129412.tif 000003
【図２】
2018129412.tif 000004
【図３】
2018129412.tif 000005
【図４】
2018129412.tif 000006
【図５】
2018129412.tif 000007
【図６】
2018129412.tif 000008
【図７】
2018129412.tif 000009
【図８】
2018129412.tif 000010
【図９】
2018129412.tif 000011
【図１０】
2018129412.tif 000012
【図１１】
2018129412.tif 000013
【図１２】
2018129412.tif 000014