(57)【要約】【課題】リーク電流を低減可能な半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１絶縁層と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、を有する。前記第１半導体領域は、第１方向に延びている。前記第２半導体領域は、前記第１方向と交差する第２方向において前記第１半導体領域と隣接している。前記第２半導体領域は、第１空洞を有する。前記第１絶縁層は、前記第１空洞の表面に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第３半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い。前記第４半導体領域は、前記第３半導体領域の上に選択的に設けられている。前記ゲート電極は、前記第３半導体領域とゲート絶縁層を介して対面している。【選択図】図２
2018046251.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる第１導電形の第１半導体領域と、
前記第１方向と交差する第２方向において前記第１半導体領域と隣接し、第１空洞を有する第２導電形の第２半導体領域と、
前記第１空洞の表面に設けられた第１絶縁層と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域とゲート絶縁層を介して対面するゲート電極と、
を備えた半導体装置。
【請求項２】
前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および前記第４半導体領域を囲む絶縁部をさらに備え、
前記絶縁部は、前記第１空洞と繋がった第２空洞を有する請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域の前記第１方向における端部および前記第２半導体領域の前記第１方向における端部は、前記絶縁部に接している請求項２記載の半導体装置。
【請求項４】
前記絶縁部は、前記第２空洞の周りに設けられた第２絶縁層を有し、
前記第１絶縁層は、前記第２絶縁層と連続して設けられた請求項２または３に記載の半導体装置。
【請求項５】
第１方向に延びる第１導電形の第１半導体領域と、
前記第１方向と交差する第２方向において前記第１半導体領域と隣接し、第１空洞を有する第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域とゲート絶縁層を介して対面するゲート電極と、
が形成された半導体基板に対して、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および前記第４半導体領域の周りに前記第１空洞に繋がるトレンチを形成し、
前記第１空洞の表面および前記トレンチの内壁に第１絶縁層を形成し、
前記トレンチの上に第２絶縁層を形成する半導体装置の製造方法。
【請求項６】
第１方向に延びる第１導電形の第１半導体領域と、
前記第１方向と交差する第２方向において前記第１半導体領域と隣接し、空洞を有する第２導電形の第２半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第５半導体領域と、
前記第３半導体領域と前記第５半導体領域との間に設けられた絶縁層と、
前記第３半導体領域とゲート絶縁層を介して対面するゲート電極と、
を備えた半導体装置。
【請求項７】
前記第５半導体領域の上に設けられ、前記第５半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第６半導体領域をさらに備えた請求項６記載の半導体装置。
【請求項８】
前記絶縁層の一部は、前記第１半導体領域と前記第２半導体領域との間に設けられた請求項６または７に記載の半導体装置。
【請求項９】
トレンチが形成された第１導電形の第１半導体層の上に、前記トレンチ上部における膜厚が前記トレンチ下部における膜厚よりも厚い絶縁層を形成し、
前記トレンチ上部の前記絶縁層の少なくとも一部を残しつつ、前記トレンチ下部の前記絶縁層を除去し、
第２導電形の第２半導体層を前記トレンチの内壁に沿って形成し、
前記トレンチ内において空洞を有する第３半導体層を、前記第２半導体層の上に形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ｐ形半導体領域とｎ形半導体領域とが交互に並べられたスーパージャンクション構造を有する半導体装置がある。このような半導体装置において、リーク電流は小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５４００４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、リーク電流を低減可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１絶縁層と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、を有する。前記第１半導体領域は、第１方向に延びている。前記第２半導体領域は、前記第１方向と交差する第２方向において前記第１半導体領域と隣接している。前記第２半導体領域は、第１空洞を有する。前記第１絶縁層は、前記第１空洞の表面に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第３半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い。前記第４半導体領域は、前記第３半導体領域の上に選択的に設けられている。前記ゲート電極は、前記第３半導体領域とゲート絶縁層を介して対面している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】図２のＣ−Ｃ’線における平面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図８】図７のＤ−Ｄ’線を含む断面における工程平面図である。
【図９】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図１０】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図１１】第２実施形態に係る半導体装置２００の平面図である。
【図１２】図１１のＥ−Ｅ’断面図である。
【図１３】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図１４】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図１５】第２実施形態の変形例に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形ピラー領域１１およびｐ−形ピラー領域１２が交互に並べられている方向をＸ方向とし、ｎ−形ピラー領域１１およびｐ−形ピラー領域１２が延びている方向をＹ方向とする。また、Ｘ方向およびＹ方向に対して垂直な方向をＺ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図４を用いて、第１実施形態に係る半導体装置１００の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面図である。
図３は、図１のＢ−Ｂ’断面図である。
図４は、図２のＣ−Ｃ’線における平面図である。
なお、図１では、絶縁部３０が破線で表されている。
【０００９】
図１〜図４に表すように、半導体装置１００は、ドレイン電極１、ソース電極２、ゲートパッド３、ｎ−形（第１導電形）半導体領域１０、ｐ−形（第２導電形）ピラー領域１２（第２半導体領域）、ｐ形ベース領域１３（第３半導体領域）、ｎ＋形ソース領域１４（第４半導体領域）、ｐ＋形コンタクト領域１５、ｎ＋形ドレイン領域１６、ゲート電極２０、ゲート絶縁層２１、絶縁層２５（第１絶縁層）、絶縁部３０、絶縁部３３、および空洞Ｖ１（第１空洞）を有する。
【００１０】
図１に表すように、半導体装置１００の上面には、ソース電極２およびゲートパッド３が互いに離間して設けられている。絶縁部３０は、半導体装置１００の外周に環状に設けられ、平面視において、ソース電極２およびゲートパッド３の周りに位置している。
【００１１】
図２に表すように、半導体装置１００の下面には、ドレイン電極１が設けられている。  ｎ＋形ドレイン領域１６は、ドレイン電極１の上に設けられ、ドレイン電極１と電気的に接続されている。
【００１２】
ｎ−形半導体領域１０は、ｎ＋形ドレイン領域１６の上に設けられている。ｎ−形半導体領域１０は、複数のｎ−形ピラー領域１１（第１半導体領域）を有する。ｐ−形ピラー領域１２は、ｎ−形半導体領域１０のｎ−形ピラー領域１１同士の間に設けられている。
【００１３】
ｎ−形ピラー領域１１とｐ−形ピラー領域１２は、Ｙ方向に延び、Ｘ方向において交互に設けられている。ｎ−形ピラー領域１１とｐ−形ピラー領域１２によって、スーパージャンクション構造が形成されている。
【００１４】
各ｐ−形ピラー領域１２は、内部に空洞（ボイド）Ｖ１を有する。空洞Ｖ１は、ｐ−形ピラー領域１２中をＹ方向に延びている。空洞Ｖ１のＺ方向における寸法は、Ｘ方向における寸法よりも長い。また、空洞Ｖ１のＸ方向における寸法は、ｐ−形ピラー領域１２のＺ方向における中心付近で最も長くなっている。絶縁層２５は、空洞Ｖ１の表面に設けられている。絶縁層２５は、Ｘ−Ｚ断面において環状に連続的に設けられ、Ｙ方向に延びている。
【００１５】
より具体的には、各ｐ−形ピラー領域１２は、第１領域１２１および第２領域１２２を有する。第２領域１２２のｐ形不純物濃度は、第１領域１２１のｐ形不純物濃度よりも低い。第２領域１２２の少なくとも一部は、ｐ形不純物を含まない半導体領域であってもよい。第１領域１２１および第２領域１２２におけるｐ形不純物濃度は、ｐ−形ピラー領域１２に含まれるｐ形不純物量が、ｎ−形ピラー領域１１に含まれるｎ形不純物量と、略等しくなるように設定される。
第１領域１２１は、ｎ−形半導体領域１０とｐ−形ピラー領域１２との境界部分に沿って設けられている。第２領域１２２は、第１領域１２１の内側に設けられ、空洞Ｖ１および絶縁層２５は、第２領域１２２中に形成されている。
【００１６】
ｐ形ベース領域１３は、ｐ−形ピラー領域１２の上に設けられている。
ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１５は、ｐ形ベース領域１３の上に選択的に設けられている。
【００１７】
ゲート電極２０は、ｎ−形ピラー領域１１、ｐ形ベース領域１３の一部、ｎ＋形ソース領域１４の一部の上に設けられ、これらの半導体領域とゲート絶縁層２１を介して対面している。ゲート電極２０は、図１に表すゲートパッド３と電気的に接続されている。
【００１８】
ｐ形ベース領域１３、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１５、およびゲート電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１９】
ソース電極２は、ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１５と電気的に接続されている。また、ソース電極２は、ゲート絶縁層２１によってゲート電極２０と電気的に分離されている。
【００２０】
絶縁部３０は、ｎ−形ピラー領域１１、ｐ−形ピラー領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、およびｐ＋形コンタクト領域１５を囲み、ｎ−形半導体領域１０およびｐ形ベース領域１３に接している。絶縁部３０は、ｎ−形半導体領域１０を貫通してｎ＋形ドレイン領域１６にまで達し、ｎ＋形ドレイン領域１６の一部をさらに囲んでいてもよい。
【００２１】
絶縁部３０は、例えば、絶縁層３１（第２絶縁層）と、絶縁層３１の内側に形成された空洞Ｖ２（第２空洞）と、を有する。絶縁部３３は、絶縁部３０の上に設けられ、空洞Ｖ２を上方から覆っている。
【００２２】
図３および図４を用いて、絶縁層２５、空洞Ｖ１、および絶縁部３０についてより具体的に説明する。
【００２３】
絶縁層３１および空洞Ｖ２は、半導体装置１００の外周において環状に設けられている。図３および図４に表すように、空洞Ｖ２は、複数の空洞Ｖ１と繋がっている。また、空洞Ｖ１の表面に設けられた絶縁層２５は、絶縁部３０の絶縁層３１と繋がっており、絶縁層３１と連続して設けられている。
【００２４】
ｎ−形ピラー領域１１のＹ方向における端部およびｐ−形ピラー領域１２のＹ方向における端部は、絶縁部３０の絶縁層３１に接している。
【００２５】
空洞Ｖ２のＺ方向における寸法は、例えば、空洞Ｖ１のＺ方向における寸法よりも長い。また、空洞Ｖ２のＺ方向における寸法は、ｐ−形ピラー領域１２のＺ方向における寸法よりも長い。空洞Ｖ２の幅は、ｐ−形ピラー領域１２のＸ方向における寸法よりも広い。
なお、空洞Ｖ２の幅とは、絶縁部３０の内側から絶縁部３０の外側に向かう方向における、空洞Ｖ２の寸法を意味している。
【００２６】
ここで、半導体装置１００の動作について説明する。
ドレイン電極１に、ソース電極２に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域１３のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。
その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域１３におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００２７】
半導体装置１００がオフ状態であり、かつソース電極２に対してドレイン電極１に正の電圧が印加されているときは、ｎ−形ピラー領域１１とｐ−形ピラー領域１２の界面およびｎ−形ピラー領域１１とｐ形ベース領域１３の界面から空乏層が広がる。このとき、特に、ｎ−形ピラー領域１１とｐ−形ピラー領域１２との界面からＸ方向に空乏層が広がり、ｎ−形ピラー領域１１とｐ形ベース領域１３との間のＺ方向における電界集中が抑制されることで、高い耐圧が得られる。
【００２８】
次に、各構成要素の材料の一例を説明する。
ドレイン電極１、ソース電極２、およびゲートパッド３は、アルミニウムなどの金属を含む。
ｎ−形半導体領域１０、ｐ−形ピラー領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１５、およびｎ＋形ドレイン領域１６は、例えば、半導体材料としてシリコンを含む。半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができ、ｐ形不純物としては、ボロンを用いることができる。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１、絶縁層２５、絶縁層３１、および絶縁部３３は、酸化シリコンなどの絶縁材料を含む。
【００２９】
次に、第１実施形態に係る半導体装置１００の製造方法の一例を、図５〜図９を用いて説明する。
図５〜図７は、第１実施形態に係る半導体装置１００の製造工程を表す工程斜視断面図である。
図８は、図７のＤ−Ｄ’線を含む断面における工程平面図である。
図９は、第１実施形態に係る半導体装置１００の製造工程を表す工程斜視断面図である。
【００３０】
まず、ｎ＋形半導体層１６ａとｎ−形半導体層１０ａとを有する半導体基板Ｓを用意する。次に、ｎ−形半導体層１０ａの上面に、Ｙ方向に延びる複数のトレンチを形成する。続いて、ｎ−形半導体層１０ａのトレンチの内壁に沿ってｐ−形半導体層１２ａをエピタキシャル成長させる。続いて、ｐ−形半導体層１２ａの上にノンドープの半導体層１２ｂを形成してトレンチを埋め込む。このとき、図５に表すように、ノンドープの半導体層１２ｂ中に空洞Ｖ１が形成されるようにトレンチを埋め込む。これにより、空洞Ｖ１を有するｐ−形ピラー領域１２が形成される。また、ｐ−形ピラー領域１２同士の間に位置するｎ−形半導体層１０ａの一部が、図２におけるｎ−形ピラー領域１１に対応する。
【００３１】
上述した工程において、ｐ−形半導体層１２ａは、相対的に低い成長レートで形成され、ノンドープの半導体層１２ｂは、相対的に高い成長レートで形成される。成長レートが低い場合、トレンチの上部と下部との間の半導体層の膜厚差を小さくできる。一方で、成長レートが高い場合、半導体層中に空洞が形成され易くなるものの、半導体層の形成に要する時間を短くすることができる。
ｐ−形半導体層１２ａおよび半導体層１２ｂの成長レートを上述した関係にすることで、ｐ−形ピラー領域１２の各部におけるｐ形不純物量のばらつきを抑制しつつ、ｐ−形ピラー領域１２の形成に要する時間を短縮することができる。
【００３２】
次に、ｎ−形半導体層１０ａ上面の所定の領域にｐ形不純物およびｎ形不純物をイオン注入し、ｐ形ベース領域１３、ｎ＋形ソース領域１４、およびｐ＋形コンタクト領域１５を形成する。
【００３３】
次に、図６に表すように、ｎ−形半導体層１０ａの上に絶縁層ＩＬ１およびゲート電極２０を形成し、絶縁層ＩＬ１の上にフォトレジストＰＲを形成する。フォトレジストＰＲには、複数の開口ＯＰ１が形成されている。開口ＯＰ１の位置は、絶縁部３０が形成される位置に対応している。
【００３４】
次に、フォトレジストＰＲをマスクとして用いて、ＲＩＥ(Reactive Ion Etching)法により絶縁層ＩＬ１をパターニングすることで、絶縁層ＩＬ１に複数の開口ＯＰ２を形成する。続いて、フォトレジストＰＲおよび絶縁層ＩＬ１をマスクとして用いて、ｎ−形半導体層１０ａをエッチングする。このとき、ボッシュプロセスなどにより、異方性エッチングと等方性エッチングを組み合わせて行うことで、図７に表すように、複数の開口ＯＰ１の下に１つのトレンチＴ１を形成する。また、トレンチＴ１は、図８に表すように、ｐ−形ピラー領域１２中の空洞Ｖ１が露出し、トレンチＴ１と空洞Ｖ１とが連通するように形成される。
【００３５】
次に、フォトレジストＰＲをアッシングして除去する。続いて、開口ＯＰ２を通して、トレンチＴ１の内部および空洞Ｖ１の内部に酸素ガスを供給し、半導体基板を熱酸化する。これにより、トレンチＴ１の内壁および空洞Ｖ１の表面に絶縁層ＩＬ２（第１絶縁層）を形成する。
【００３６】
次に、ＣＶＤ(Chemical Vapor Deposition)法により、絶縁層ＩＬ１の上に絶縁層ＩＬ３（第２絶縁層）を形成する。このとき、トレンチＴ１は、絶縁層ＩＬ３によって埋め込まれても良い。あるいは、トレンチＴ１が完全に埋め込まれる前に、絶縁層ＩＬ３によって開口ＯＰ２が覆われることで、空洞Ｖ２が形成されてもよい。続いて、絶縁層ＩＬ１および絶縁層ＩＬ３をパターニングし、ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１５を露出させる。このときの様子を、図９に表す。なお、図９では、絶縁層ＩＬ３によって開口ＯＰ２が覆われ、空洞Ｖ２が形成された場合の様子が表されている。
【００３７】
次に、絶縁層ＩＬ３の上に金属層を形成し、この金属層をパターニングすることで、ソース電極２およびゲートパッド３を形成する。続いて、ｎ＋形半導体層１６ａが所定の厚みになるまでｎ＋形半導体層１６ａを研削する。そして、研削されたｎ＋形半導体層１６ａの裏面にドレイン電極１を形成することで、図１〜図４に表す半導体装置１００が作製される。
【００３８】
ここで、本実施形態に係る半導体装置の効果について説明する。
まず、参考例として、空洞Ｖ１の表面に絶縁層２５が形成されておらず、その他は半導体装置１００と同様の構造を有する半導体装置について説明する。
【００３９】
この参考例に係る半導体装置では、空洞Ｖ１の表面に、ｐ−形ピラー領域１２に含まれる半導体材料のダングリングボンドが存在する。このため、半導体装置がオフ状態のときに、このダングリングボンドを通じてドレイン電極１とソース電極２との間をリーク電流が流れる。リーク電流が流れると、半導体装置の消費電力や発熱量が増加するため、リーク電流は小さいことが望ましい。
【００４０】
これに対して、本実施形態に係る半導体装置１００では、空洞Ｖ１の表面に絶縁層２５が形成されている。すなわち、ｐ−形ピラー領域１２に含まれる半導体材料のダングリングボンドが、絶縁層２５によって終端されている。このため、半導体装置１００がオフ状態のときに、空洞Ｖ１の表面を通じて半導体装置１００を流れるリーク電流を低減することができ、半導体装置の消費電力および発熱量を低減することができる。
【００４１】
また、本実施形態に係る半導体装置１００では、ｎ−形ピラー領域１１、ｐ−形ピラー領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、およびｐ＋形コンタクト領域１５を囲む絶縁部３０が設けられ、ｎ−形半導体領域１０およびｐ形ベース領域１３が絶縁部３０と接している。
半導体装置がオフ状態のとき、ｐ形ベース領域１３の外周端近傍では電界集中が発生し、電界強度が高くなる。しかし、半導体装置１００の構造によれば、この電界集中が、絶縁部３０で発生する。このため、ｐ形ベース領域１３の周りのアバランシェブレークダウンを防ぐために必要な領域を小さくし、半導体装置を小型化することが可能となる。
【００４２】
また、ｐ−形ピラー領域１２は、図４に表すように、Ｙ方向に延び、絶縁部３０と接している。ｐ−形ピラー領域１２が、絶縁部３０と接するようにＹ方向に延びていることで、絶縁部３０近傍においても、ｎ−形半導体領域１０（ｎ−形ピラー領域１１）とｐ−形ピラー領域１２との間で空乏化が促進され、半導体装置の耐圧を向上させることができる。
【００４３】
なお、絶縁部３０の空洞Ｖ２は、絶縁材料で埋め込まれていてもよい。ただし、空洞Ｖ２の比誘電率は、空気の比誘電率または真空の誘電率であるため、酸化シリコンや窒化シリコンなどの絶縁材料の比誘電率よりも小さい。すなわち、空洞Ｖ２が形成されていることで、空洞Ｖ２が絶縁材料で埋め込まれている場合に比べて、所定の耐圧を得るために必要な絶縁部３０の厚みを薄くすることができる。このため、半導体装置を小型化することが可能となる。
なお、ここでは、絶縁部３０の厚みとは、半導体装置１００の中心から外周に向かう方向における絶縁部３０の寸法を意味している。
【００４４】
また、空洞Ｖ１は、ｐ−形ピラー領域１２中をＹ方向に延び、絶縁部３０まで達して空洞Ｖ２と繋がっていることが望ましい。
【００４５】
次に、本実施形態に係る半導体装置の製造方法の効果について説明する。
本実施形態に係る半導体装置の製造方法では、ｎ−形ピラー領域１１、ｐ−形ピラー領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、およびゲート電極２０が形成された半導体基板Ｓに対して、トレンチＴ１を形成する。このとき、トレンチＴ１は、ｎ−形ピラー領域１１、ｐ−形ピラー領域１２、ｐ形ベース領域１３、およびｎ＋形ソース領域１４を囲み、空洞Ｖ１と繋がるように形成される。そして、トレンチＴ１を通して空洞Ｖ１に酸素ガスを供給し、空洞Ｖ１の表面に絶縁層を形成する。
【００４６】
このような製造方法によれば、ｐ−形ピラー領域１２が有する空洞Ｖ１の表面の全面を酸化することが可能となり、作製される半導体装置のリーク電流を効果的に低減することが可能となる。
【００４７】
（変形例）
図１〜図４に表す例では、ゲート電極２０がゲート絶縁層２１を介して半導体領域の上に設けられたプレーナゲート型構造を有している。この例に限らず、第１実施形態に係る半導体装置は、ゲート電極２０がゲート絶縁層２１を介して半導体領域中に設けられたトレンチゲート型構造を有していてもよい。
【００４８】
図１０は、第１実施形態の変形例に係る半導体装置１１０の一部を表す断面図である。
半導体装置１１０では、ゲート電極２０が、各ｎ−形ピラー領域１１の上に設けられ、Ｙ方向に延びている。また、ゲート電極２０は、Ｘ方向において、ｎ−形ピラー領域１１の一部、ｐ形ベース領域１３、およびｎ＋形ソース領域１４と、ゲート絶縁層２１を介して対面している。
【００４９】
本変形例においても、ｐ−形ピラー領域１２が有する空洞Ｖ１の表面に絶縁層２５が設けられている。このため、半導体装置がオフ状態のときのリーク電流を低減することが可能である。
【００５０】
（第２実施形態）
次に、図１１および図１２を用いて、第２実施形態に係る半導体装置２００の一例について説明する。
なお、第１実施形態で説明したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５１】
図１１は、第２実施形態に係る半導体装置２００の平面図である。
図１２は、図１１のＥ−Ｅ’断面図である。
なお、図１１では、絶縁部３０が破線で表されている。
【００５２】
半導体装置２００は、図１１および図１２に表すように、ドレイン電極１、ソース電極２、ゲートパッド３、ｎ＋形ドレイン領域１６、ｎ−形半導体領域１０、ｐ−形ピラー領域１２（第２半導体領域）、ｐ形ベース領域１３（第３半導体領域）、ｎ＋形ソース領域１４（第４半導体領域）、ｐ＋形コンタクト領域１５、ｐ形半導体領域１７（第５半導体領域）、ｐ＋形半導体領域１８（第６半導体領域）、ゲート電極２０、ゲート絶縁層２１、絶縁部３０、絶縁部３３、絶縁層３５、および空洞Ｖ１を有する。
【００５３】
図１１に表すように、半導体装置２００の外周には、半導体装置１００と同様に、絶縁部３０が設けられ、絶縁部３３によって覆われている。ただし、絶縁部３０に代えて、ｎ−形半導体領域１０の一部が設けられていてもよい。
【００５４】
図１２に表すように、半導体装置２００では、半導体装置１００と同様に、ｎ−形ピラー領域１１（第１半導体領域）とｐ−形ピラー領域１２がＸ方向において交互に設けられている。
【００５５】
ｐ−形ピラー領域１２は、第１領域１２１と、第１領域１２１よりもｐ形不純物濃度が低い第２領域１２２と、を有する。第２領域１２２は、第１領域１２１の内側に設けられ、空洞Ｖ１を有する。
【００５６】
ｐ形ベース領域１３は、ｎ−形ピラー領域１１の上に設けられている。
ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１５は、ｐ形ベース領域１３の上に選択的に設けられている。
ゲート電極２０は、ゲート絶縁層２１を介して、ｎ−形ピラー領域１１の一部、ｐ形ベース領域１３、およびｎ＋形ソース領域１４と対面している。
【００５７】
ｐ形半導体領域１７は、ｐ−形ピラー領域１２の上に設けられている。
ｐ＋形半導体領域１８は、ｐ形半導体領域１７の上に設けられている。
【００５８】
絶縁層３５は、ｎ−形ピラー領域１１とｐ−形ピラー領域１２との間、ｐ形半導体領域１７とｐ形ベース領域１３との間、およびｐ＋形半導体領域１８とｐ＋形コンタクト領域１５との間に設けられている。
空洞Ｖ１の上端は、例えば、絶縁層３５の下端よりも下方に位置している。
【００５９】
次に、図１３および図１４を用いて、第２実施形態に係る半導体装置２００の製造方法の一例を説明する。
図１３および図１４は、第２実施形態に係る半導体装置２００の製造工程を表す工程断面図である。
【００６０】
まず、ｎ＋形半導体層１６ａとｎ−形半導体層１０ａ（第１半導体層）とを有する半導体基板を用意する。次に、ｎ−形半導体層１０ａの上面に、Ｙ方向に延びる複数のトレンチＴ１を形成する。続いて、半導体基板を熱酸化することで、ｎ−形半導体層１０ａの上面に絶縁層ＩＬ１を形成する。
【００６１】
次に、絶縁層ＩＬ１の上に絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、ステップカバレッジが良くない方法を用いて形成される。このような方法として、例えば、常圧ＣＶＤ法などが挙げられる。この結果、図１３（ａ）に表すように、トレンチＴ１上部に形成された絶縁層ＩＬ１およびＩＬ２の膜厚Ｄ１は、トレンチＴ１下部に形成された絶縁層ＩＬ１およびＩＬ２の膜厚Ｄ２よりも厚くなる。
【００６２】
次に、絶縁層ＩＬ１およびＩＬ２に対して、ウェットエッチング法やＣＤＥ(Chemical Dry Etching)法などの等方性エッチングを行う。これにより、図１３（ｂ）に表すように、トレンチＴ１上部に形成された絶縁層の少なくとも一部を残しつつ、トレンチＴ１下部に形成された絶縁層を除去する。
【００６３】
トレンチＴ１下部の絶縁層が除去された後では、例えば、絶縁層ＩＬ１およびＩＬ２の、トレンチＴ１の深さ方向（Ｚ方向）における寸法Ｄ３は、トレンチＴ１の絶縁層ＩＬ１およびＩＬ２によって覆われていない部分のＺ方向における寸法Ｄ４よりも短い。
【００６４】
次に、トレンチＴ１の内壁に沿って、ｐ−形半導体層１２ａ（第２半導体層）をエピタキシャル成長させる。このとき、トレンチＴ１上部は、絶縁層ＩＬ１およびＩＬ２によって覆われているため、ｐ−形半導体層１２ａは、トレンチＴ１上部では成長せず、トレンチＴ１の底部および下部で成長していく。続けて、図１４（ａ）に表すように、空洞Ｖ１を有するノンドープの半導体層１２ｂ（第３半導体層）をｐ−形半導体層１２ａの上にエピタキシャル成長させる。このとき、半導体層１２ｂは、最初にトレンチＴ１の底部および下部のｐ−形半導体層１２ａ上で成長し、その後に、絶縁層ＩＬ１およびＩＬ２によって囲まれたトレンチＴ１上部に向けて、Ｚ方向に成長していく。
【００６５】
これにより、空洞Ｖ１を有するｐ−形ピラー領域１２が形成される。なお、半導体層１２ｂのうち、絶縁層ＩＬ１およびＩＬ２に囲まれた部分Ｐ１では、他の部分よりも結晶欠陥の密度が高い。レーザアニールなどにより半導体層１２ｂの上面を加熱することで、結晶欠陥を修復し、部分Ｐ１における結晶欠陥密度を低下させることができる。
【００６６】
次に、ｎ−形半導体層１０ａの上面を覆う絶縁層ＩＬ１およびＩＬ２を除去する。このとき、ｎ−形半導体層１０ａとｐ−形ピラー領域１２との間に残った絶縁層ＩＬ１およびＩＬ２が、図１２に表す絶縁層３５に対応する。続いて、ｎ−形半導体層１０ａおよびｐ−形ピラー領域１２の上面を平坦化する。続いて、ｎ−形半導体層１０ａおよびｐ−形ピラー領域１２の上面にｐ形不純物をイオン注入し、ｐ形ベース領域１３およびｐ形半導体領域１７を形成する。
【００６７】
次に、ｐ−形ピラー領域１２同士の間のｎ−形半導体層１０ａにトレンチを形成し、このトレンチの内部にゲート絶縁層２１およびゲート電極２０を形成する。続いて、ｎ−形半導体層１０ａおよびｐ−形ピラー領域１２の上面にｎ形不純物およびｐ形不純物を順次イオン注入し、図１４（ｂ）に表すように、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１５、およびｐ＋形半導体領域１８を形成する。
【００６８】
次に、ゲート電極２０を覆う絶縁層を形成し、この絶縁層とゲート絶縁層２１の一部を除去することで、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１５、およびｐ形半導体領域１８を露出させる。続いて、これらの半導体領域の上に金属層を形成し、この金属層をパターニングすることで、ソース電極２およびゲートパッド３を形成する。続いて、ｎ＋形半導体層１６ａが所定の厚みになるまでｎ＋形半導体層１６ａを研削する。そして、研削されたｎ＋形半導体層１６ａの裏面にドレイン電極１を形成することで、図１１および図１２に表す半導体装置２００が作製される。
【００６９】
ここで、本実施形態による効果について説明する。
本実施形態に係る製造方法は、トレンチＴ１上部における膜厚が、トレンチＴ１下部における膜厚よりも厚い絶縁層を形成する工程と、トレンチＴ１上部に絶縁層を残しつつ、トレンチＴ１下部の絶縁層を除去する工程と、内部に空洞Ｖ１を有するｐ−形半導体層１２ａをトレンチＴ１内に形成する工程と、を有する。
【００７０】
このような製造方法によれば、ｐ−形半導体層１２ａおよび半導体層１２ｂを形成する際、絶縁層により覆われたトレンチＴ１上部の側壁からは半導体材料がエピタキシャル成長せず、絶縁層よりも下方において半導体材料がエピタキシャル成長していく。このため、トレンチＴ１上部に絶縁層を形成せずにｐ−形半導体層１２ａおよび半導体層１２ｂを形成した場合に比べて、空洞Ｖ１の上端の位置を低くすることができる。
【００７１】
空洞Ｖ１の上端が高い位置にある場合、例えば、平坦化処理などにおいて空洞Ｖ１の上端まで研磨され、空洞Ｖ１が外気に露出してしまう場合がある。空洞Ｖ１が外気に露出すると、空洞Ｖ１表面に不純物が付着したり意図しない化合物が形成され、半導体装置の特性が低下する可能性がある。
しかし、本実施形態によれば、空洞Ｖ１の上端の位置を低くすることができるため、その後の工程において空洞Ｖ１が外気に露出してしまう可能性を低減することができる。すなわち、本実施形態によれば、半導体装置の歩留まりを向上させることが可能となる。
【００７２】
なお、空洞Ｖ１の上端の位置については、図１３（ｂ）に表す寸法Ｄ３を変化させることで調整することができる。すなわち、寸法Ｄ３を長くするほど、空洞Ｖ１の上端の位置を低くすることができる。
【００７３】
ただし、寸法Ｄ３が長くなるにつれて、結晶欠陥密度が高い部分Ｐ１の厚み（Ｚ方向における寸法）も増していく。部分Ｐ１が厚くなりすぎると、その後に加熱処理を行った際に、結晶欠陥が修復されにくくなる。空洞Ｖ１の上端の位置を低くしつつ、加熱処理による部分Ｐ１の結晶欠陥を十分に修復可能とするためには、寸法Ｄ３が寸法Ｄ４よりも短いことが望ましい。
【００７４】
（変形例）
図１１および図１２に表す例では、ゲート電極２０がゲート絶縁層２１を介して半導体領域中に設けられたトレンチゲート型構造を有している。この例に限らず、第１実施形態に係る半導体装置は、ゲート電極２０がゲート絶縁層２１を介して半導体領域の上に設けられたプレーナゲート型構造を有していてもよい。
【００７５】
図１５は、第２実施形態の変形例に係る半導体装置２１０の一部を表す断面図である。
半導体装置２１０では、ゲート電極２０が、ｎ−形ピラー領域１１、ｐ形ベース領域１３、およびｎ＋形ソース領域１４の上にゲート絶縁層２１を介して設けられている。
【００７６】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００７７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ドレイン電極１、ソース電極２、ゲートパッド３、ｎ−形半導体領域１０、ｎ−形ピラー領域１１、ｐ−形ピラー領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１５、ｎ＋形ドレイン領域１６、ｐ形半導体領域１７、ｐ＋形半導体領域１８、ゲート電極２０、ゲート絶縁層２１、絶縁層２５、絶縁部３０、絶縁層３１、絶縁部３３、絶縁層３５、空洞Ｖ１、空洞Ｖ２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７８】
１００、１１０、２００、２１０ 半導体装置、  １ ドレイン電極、  ２ ソース電極、  ３ ゲートパッド、  １０ ｎ−形半導体領域、  １１ ｎ−形ピラー領域、  １２ ｐ−形ピラー領域、  １３ ｐ形ベース領域、  １４ ｎ＋形ソース領域、  １５ ｐ＋形コンタクト領域、  １６ ｎ＋形ドレイン領域、  １７ ｐ形半導体領域、  １８ ｐ＋形半導体領域、  ２０ ゲート電極、  ２５ 絶縁層、  ３０ 絶縁部、  ３５ 絶縁層、  Ｖ１、Ｖ２ 空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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