(57)【要約】      （修正有）【課題】複数回の書き込みを行うとともにチップ面積の増加を抑制する半導体装置およびメモリ素子を提供する。【解決手段】半導体層１と、半導体層に離間して配置され半導体層と導電型が異なる第１乃至第４不純物層４ａ〜４ｄと、第１ゲート配線が第１不純物層と第２不純物層との間の半導体層の第１部分上に配置された、第１乃至第３ゲート配線３ａ〜３ｃと、第１絶縁層が第１部分と第１ゲート配線との間に配置された、第１乃至第３絶縁層２ａ〜２ｃと、第１乃至第３ゲート配線に電気的に接続する第１配線と、第１乃至第４不純物層に電気的に接続する第２配線６と、を備える。【選択図】図１Ｂ
2018046243.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に離間して配置され前記半導体層と導電型が異なる第１乃至第４不純物層と、
第１乃至第３ゲート配線であって、前記第１ゲート配線は前記第１不純物層と前記第２不純物層との間の前記半導体層の第１部分上に配置され、前記第２ゲート配線は前記第２不純物層と前記第３不純物層との間の前記半導体層の第２部分上に配置され、前記第３ゲート配線は前記第３不純物層と前記第４不純物層との間の前記半導体層の第３部分上に配置された、第１乃至第３ゲート配線と、
第１乃至第３絶縁層であって、前記第１絶縁層は前記第１部分と前記第１ゲート配線との間に配置され、前記第２絶縁層は前記第２部分と前記第２ゲート配線との間に配置され、前記第３絶縁層は前記第３部分と前記第３ゲート配線との間に配置された、第１乃至第３絶縁層層と、
前記第１乃至第３ゲート配線に電気的に接続する第１配線と、
前記第１乃至第４不純物層に電気的に接続する第２配線と、
を備えたメモリ素子。
【請求項２】
前記第１乃至第４不純物層のそれぞれと前記第２配線との間に配置された第１乃至第４導電部を更に備えた請求項１記載のメモリ素子。
【請求項３】
前記第１配線は前記第１乃至第３ゲート配線のそれぞれの端部に接続された請求項１または２記載のメモリ素子。
【請求項４】
請求項１乃至３のいずれかに記載のメモリ素子と、
前記第１配線に接続された第３配線と、
前記第３配線に交差し前記第２配線に接続する第４配線と、
を備えた半導体装置。
【請求項５】
前記第３および第４配線に電気的に接続された制御回路を更に備えた請求項４記載の半導体装置。
【請求項６】
ソースおよびドレインの一方が前記第３配線に接続され、他方が前記制御回路に接続された第１トランジスタを更に備えた請求項５記載の半導体装置。
【請求項７】
前記制御回路は、前記メモリ素子への書き込み時に、前記第３配線と前記第４配線との間に、前記第１乃至第３絶縁層のいずれかが破壊する第１電圧を印加する請求項５または６記載の半導体装置。
【請求項８】
前記制御回路は、前記メモリ素子からの読み出し時に、前記第４配線に読み出し信号を印加する請求項５乃至７のいずれかに記載の半導体装置。
【請求項９】
前記制御回路は、前記メモリ素子への消去動作時に、前記第１乃至第３ゲート配線のいずれかが破断する第２電圧を前記第３配線に印加する請求項５乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第３配線を流れる電流をモニタするモニタ回路を更に備え、
前記制御回路は、前記モニタ回路からの信号に基づいて、前記第１電圧または第２電圧の印加を中止する請求項５乃至９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびメモリ素子に関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）は、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオン・オフを切り替える素子である。従来では、そのメモリとしてＳＲＡＭ(Static Random Access Memory)を始めとする揮発性メモリが使用されており、電源を切ることでデータは消えることから、電源供給時には再度メモリへデータを書き込む必要があった。
【０００３】
プログラマブルロジックスイッチのメモリとしては不揮発性のフラッシュメモリを用いる方式が知られている。この方式においては、プログラマブルロジックスイッチの１つのセルは、２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタ（以下、パストランジスタとも云う）とで構成される。メモリトランジスタとしては、例えばフラッシュメモリトランジスタを用い、２つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートには電源電圧もしくは０Ｖが入力される。ロジックスイッチをこのような構成とすることで、メモリとしてＳＲＡＭを使用した場合と比べて面積も縮小できる。
【０００４】
一方で、ＦＰＧＡの中にはアンチヒューズ素子を用いる方式のものもある。これは特定のアンチヒューズ素子を低抵抗状態に遷移させることで複数の配線を電気的に接続し、さまざまな回路を実現する。
【０００５】
このタイプのＦＰＧＡの特徴として、配線の接続および非接続が不可逆なので、予期せず回路情報が変更されてしまう心配がない。すなわち、上述のフラッシュメモリを用いたＦＰＧＡでは使用が難しかった場面での使用が可能となる。しかし、一度接続してしまった配線を再び非接続にすることができないため、基本的に論理情報のプログラムは一度しかできない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００９／０３２３４５０号明細書
【特許文献２】特開２００７−１９４４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することのできる半導体装置およびメモリ素子を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によるメモリ素子は、半導体層と、前記半導体層に離間して配置され前記半導体層と導電型が異なる第１乃至第４不純物層と、第１乃至第３ゲート配線であって、前記第１ゲート配線は前記第１不純物層と前記第２不純物層との間の前記半導体層の第１部分上に配置され、前記第２ゲート配線は前記第２不純物層と前記第３不純物層との間の前記半導体層の第２部分上に配置され、前記第３ゲート配線は前記第３不純物層と前記第４不純物層との間の前記半導体層の第３部分上に配置された、第１乃至第３ゲート配線と、第１乃至第３絶縁層であって、前記第１絶縁層は前記第１部分と前記第１ゲート配線との間に配置され、前記第２絶縁層は前記第２部分と前記第２ゲート配線との間に配置され、前記第３絶縁層は前記第３部分と前記第３ゲート配線との間に配置された、第１乃至第３絶縁層層と、前記第１乃至第３ゲート配線に電気的に接続する第１配線と、前記第１乃至第４不純物層に電気的に接続する第２配線と、を備えている。
【図面の簡単な説明】
【０００９】
【図１Ａ】第１実施形態による不揮発性プログラマブルロジックスイッチのメモリ素子を示す平面図。
【図１Ｂ】第１実施形態による不揮発性プログラマブルロジックスイッチのメモリ素子を示す断面図。
【図２】図２Ａ乃至図２Ｈは、第１実施形態のメモリ素子の動作を説明する図。
【図３】図３Ａ乃至図３Ｅは、第１実施形態のメモリ素子のレイアウトの具体例を示す図。
【図４】第２実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。
【図５】第２実施形態による不揮発性プログラマブルロジックスイッチの書き込み動作を説明する図。
【図６】第２実施形態による不揮発性プログラマブルロジックスイッチの読み出し動作を説明する図。
【図７】第２実施形態による不揮発性プログラマブルロジックスイッチの消去動作を説明する図。
【図８】第２実施形態による不揮発性プログラマブルロジックスイッチのレイアウトの一具体例を示す図。
【図９】第３実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。
【図１０】第３実施形態による不揮発性プログラマブルロジックスイッチの書き込み動作を説明する図。
【図１１】第３実施形態による不揮発性プログラマブルロジックスイッチの読み出し動作を説明する図。
【図１２】第３実施形態による不揮発性プログラマブルロジックスイッチの消去動作を説明する図。
【発明を実施するための形態】
【００１０】
以下に図面を参照して本発明の実施形態について詳細に説明する。
【００１１】
（第１実施形態）
第１実施形態による半導体装置は、不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）を備え、このロジックスイッチは、メモリを備え、このメモリは少なくとも１つのメモリ素子を有している。このメモリ素子の平面図を図１Ａに示し、断面図を図１Ｂに示す。このメモリ素子１０は、直列に接続された複数（図では３つ）のトランジスタを有し、各トランジスタは隣接するトランジスタとソースまたはドレインを共有し、かつゲートが一端で共通に接続された構成を有している。すなわち、メモリ素子１０は、半導体層１と、この半導体層１上に配置された例えばポリシリコンからなるゲート配線３ａ〜３ｃと、これらのゲート配線３ａ〜３ｃを一端で共通に接続する例えばポリシリコンからなる配線３ｄと、ソースまたはドレインとなる活性層（不純物層）４ａ〜４ｄと、電極（導電部）５ａ〜５ｄと、これらの電極５ａ〜５ｄに接続された配線６と、を備えている。なお、ゲート配線３ａ〜３ｃのそれぞれと半導体層１との間に絶縁層２ａ〜２ｃが配置されている。
【００１２】
活性層４ａ〜４ｄは、半導体層１と導電型が異なっている。活性層４ａはゲート配線３ａの一方の側の半導体層１に配置され、活性層４ｂはゲート配線３ａとゲート配線３ｂとの間の半導体層１に配置され、活性層４ｃはゲート配線３ｂとゲート配線３ｃとの間の半導体層１に配置され、活性層４ｄはゲート配線３ｃの活性層４ｃと反対側の半導体層１に配置されている。電極５ａ〜５ｄはそれぞれ活性層４ａ〜４ｄに接続する。
【００１３】
（メモリ素子の動作方法）
このように構成されたメモリ素子１０の動作について図２Ａ乃至図２Ｈを参照して説明する。
【００１４】
まず、書き込み方法について述べる。ここでは、トランジスタがｎチャネルＭＯＳトランジスタの場合について説明する。書き込みを行なうメモリ素子の半導体層１および活性層４ａ〜４ｄに接地電圧を印加し、配線３ｄに書き込み電圧Ｖｐｒｇを印加する。この書き込みはゲート絶縁層の破壊によるものであり、絶縁層の破壊までの時間ＴＴＦは一般的に下記の式で表される。
【００１５】
ＴＴＦ＝Ａ０・ｅｘｐ（−βＥ）      （１）
ここで、Ａ０は係数、βは加速係数、Ｅは絶縁層に印加される電界である。
【００１６】
これより、（１）式の関係を満たすことで絶縁層に破壊が生じ、ゲートからソースおよびドレインとなる活性層の両端への電流パスができる。このとき、ゲート配線３ａ〜３ｃは、いずれも電圧印加条件は同じであるが、３つのゲート配線３ａ〜３ｃ下の絶縁層２ａ〜２ｃに全て同時に破壊が発生することはなく、いずれか１つの絶縁層に最初に欠陥が入り、この欠陥部分に電流が集中することで、電流パスが拡大し、他のゲート下の絶縁層には電流は殆ど流れない。例えば、ゲート配線３ａ下の絶縁層２ａで破壊が発生したとすれば、ゲート配線３ｂ、３ｃ下の絶縁層２ｂ、２ｃでは破壊は発生しない。
【００１７】
しかし、活性層４ａ〜４ｄは電極５ａ〜５ｄを介して配線６に接続されていることから、ゲート配線３ａと配線６との間は低抵抗となりアンチヒューズの書込み状態となる。よって、配線３ｄと、ソースとなる活性層４ａ〜４ｄとの間の電流は図２Ａに示すような線型な特性となる。このとき、図２Ｂに示すように、メモリ素子１０においては、ゲート配線３ａ〜３ｃのいずれも破断していない。
【００１８】
次に、消去方法について述べる。書き込み動作によって、例えばゲート配線３ａ下の絶縁層２ａが破壊された場合、電流パスは、ゲート配線３ａから絶縁層２ａ中の電流パスを通り、ソースおよびドレインである活性層４ａ、４ｂ、および電極５ａ、５ｂを介して配線６に電流が流れるよう形成される。このとき、配線３ｄに電圧Ｖｂｒｅａｋを印加することで、ゲート配線３ａに流れ込む電流の密度を上げ、エレクトロマイグレーションを誘発させ、図２Ｄに示すように、ゲート配線３ａを配線３ｄから断絶させる。これによりゲート配線３ａは、メモリ素子１０の配線３ｄから断絶されることになり、書き込み時に形成された電流パスも切り離され、配線３ｄと、ソース・ドレインとなる活性層４ｂ〜４ｄとの間は初期状態と同様に高抵抗状態となり、電流は配線３ｄと、ソース・ドレインとなる活性層４ａ、４ｂとの間のリーク電流程度となる（図２Ｂ参照）。また、エレクトロマイグレーションの故障モデル式は一般的に下記の式で表される。
【００１９】
ＭＴＴＦ＝Ａ×Ｊ−ｎ×ｅＥａ／ｋＴ      （２）
ここで、ＭＴＴＦは平均故障時間（ｈ）、Ａは配線の構造および材料によって決まる定数、ｎは定数（例えば、配線材料がＡｌのときはｎ＝２）、Ｅａは活性化エネルギー（ｅＶ）、ｋはボルツマン定数、Ｔは配線の絶対温度（Ｋ）である。
【００２０】
このとき、本実施形態のメモリ素子１０では、ＴＴＦ＜ＭＴＴＦとなる必要がある。例えば、配線の幅ＷがＷ＝０．２３μｍ、電流密度が２ｍＡのときに１０μｓでエレクトロマイグレーションが発生し、このとき定数Ａは約６．８×１０−３２となる。
【００２１】
このような消去を行なった後、再び書き込み動作を行うと、例えばゲート配線３ｂ下の絶縁層２ｂの破壊が起こり、配線３ｄと、ソース・ドレインとなる活性層４ｂ〜４ｄとの間の電流は、図２Ｅに示すように、ゲート配線３ａの書込み時と同様に、リニアなＩＶ特性となる。このとき、メモリ素子１０は、図２Ｄに示すように、ゲート配線３ｂは、破断していない。
【００２２】
更に、メモリ素子１０の全てのゲート配線３ｂ〜３ｃ下において書き込みおよび消去を行うことで、図２Ｈに示すように配線３ｄはソース・ドレインとなる活性層４ａ〜４ｄとの電流パスが全て断絶され、これにより、配線３ｄと、ソース・ドレインとなる活性層４ａ〜４ｄとの間の電流はノイズレベルしか流さない（図２Ｇ参照）。
【００２３】
このような動作方法のため、第１実施形態のメモリ素子における書き込みおよび消去動作が可能な最大回数は、ゲート配線３ａ〜３ｃの本数により決まる。この第１実施形態においては、ゲート配線の本数を３本で説明したが、４本以上の場合でも適用することができる。また、メモリ素子１０は、ロジックトランジスタと同様のゲート積層構造を有していたが、異なる積層構造のトランジスタであってもかまわない。例えば、メモリ素子としてＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）トランジスタ、またはＨｉｇｈ−ｋ材料をゲート絶縁層に用いたトランジスタ等を用い、破壊に至るだけの電圧を印加することで同等の効果が得られる。
【００２４】
以上説明したように、第１実施形態のメモリ素子は、上述の書き込み動作および消去動作を行うことによって、ゲートとソース・ドレイン間の２端子素子として動作する。
【００２５】
次に、第１実施形態のメモリ素子１０の具体例について図３Ａ乃至３Ｅを参照して説明する。
【００２６】
第１具体例のメモリ素子１０を図３Ａに示す。この第１具体例のメモリ素子１０は、図１Ａに示すメモリ素子と同じ構成を備え、ゲート配線３ａ〜３ｃは同じゲート長を有している。この第１具体例においては、書き込みおよび消去時に、ゲート配線３ａ〜３ｃのうちのどの配線が破断するかは、製造時のバラツキによって決まる。
【００２７】
第２具体例のメモリ素子１０を図３Ｂに示す。この第２具体例のメモリ素子１０は、図３Ａに示す第１具体例のメモリ素子において、ゲート配線３ａ、３ｂ、３ｃの順にゲート長を大きくし、かつ活性層４ａ〜４ｄそれぞれに設けられる電極の数を複数（図３Ｂでは、２個）にした構成を有している。この第２具体例においては、複数のゲート配線のゲート長を変えることで、ゲート長が長い方が電流を多く流すことが可能となり、選択的に書き込みおよび消去を行い易い構成となっている。
【００２８】
第３具体例のメモリ素子１０を図３Ｃに示す。この第３具体例のメモリ素子１０は、図１Ａに示すメモリ素子とは、活性層４ａ〜４ｄそれぞれに設けられる電極の数を変えた構成を有している。例えば、活性層４ａには３個の電極５ａ１〜５ａ３、活性層４ｂには３個の電極５ｂ１〜５ｂ３、活性層４ｃには２個の電極５ｃ１，５ｃ２、活性層４ｄには１個の電極５ｄが設けられた構成を有している。この第３具体例においては、活性層に配置される電極の個数を変えることで、電流密度を変えることが可能となる。電極の数が多い活性層のほうが電流を多く流せることから、選択的に書き込みおよび消去を行い易くできる構成となっている。
【００２９】
第４具体例のメモリ素子１０を図３Ｄに示す。この第４具体例のメモリ素子１０は、活性層４ａ、４ｂ、４ｃ、４ｄの順にゲート幅方向のサイズが減少する構成を有するとともに、電極の個数も減少する構成を有している。この第４具体例においては、活性層のゲート幅方向のサイズが異なるため、電流密度が変えることが可能となり、選択的に書き込みおよび消去を行い易くできる構成となっている。
【００３０】
第５具体例のメモリ素子１０を図３Ｅに示す。この第５具体例のメモリ素子１０は、活性層４ａ〜４ｄの不純物濃度を変えた構成を有している。活性層４ａ〜４ｄの不純物濃度を変えることにより、ゲート絶縁層の破壊を起こすのに必要な電圧が変えることが可能となり、選択的に書き込みおよび消去を行い易くできる構成となっている。
【００３１】
第１実施形態のロジックスイッチは、メモリとしてＳＲＡＭを用いた場合に比べてチップ面積の増加を抑制することができる。
【００３２】
以上説明したように、第１実施形態によれば、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
【００３３】
（第２実施形態）
第２実施形態による半導体装置について図４を参照して説明する。この第２実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）を備え、図４は、このロジックスイッチの回路図である。この第２実施形態のロジックスイッチは、マトリクス状に配置された４つメモリ素子１０１１〜１０２２と、ｎチャンネルの列選択トランジスタ２０１、２０２と、ｐチャネルのプログラム選択トランジスタ３０１、３０２と、ｎチャネルの行選択トランジスタ４０１、４０２と、列配線５０１、５０２と、行配線６０１、６０２と、制御回路１００と、を備えている。
【００３４】
各メモリ素子１０ｉｊ（ｉ．ｊ＝１，２）は、第１実施形態のメモリ素子、例えば図１Ａに示すメモリ素子１０と同じ構造を有している。すなわち、メモリ素子１０ｉｊ（ｉ．ｊ＝１，２）は、３つゲート配線を有している。第ｊ（ｊ＝１，２）列のメモリ素子１０１ｊ、１０２ｊはそれぞれ活性層が列配線５０ｊに接続される。第ｉ（ｉ＝１，２）行のメモリ素子１０ｉ１，１０ｉ２はそれぞれ、ゲートが行配線６０ｉに接続される。
【００３５】
列トランジスタ２０ｊ（ｊ＝１，２）はそれぞれ、ソースおよびドレインの一方の端子がワード線ＷＬｊに接続され、他方の端子が列配線５０ｊに接続され、ゲート（制御端子）が制御線Ｎｇ１に接続されている。
【００３６】
プログラム選択トランジスタ３０ｉ（ｉ＝１，２）はそれぞれ、ソースおよびドレインの一方の端子がビット線ＢＬｉに接続され、他方の端子が行配線６０ｉに接続され、ゲート（制御端子）がプログラム制御線Ｐｇ１に接続されている。
【００３７】
行選択トランジスタ４０ｉ（ｉ＝１，２）はそれぞれ、ソースおよびドレインの一方の端子が行配線６０ｉに接続され、他方の端子が出力端子Ｏｕｔｉに接続され、ゲートが制御線Ｎｇ２に接続されている。
【００３８】
制御回路１００には、図４ではビット線ＢＬ１、ＢＬ２が接続されているが、この制御回路１００は、後述する書き込み動作、読み出し動作、消去動作において、ビット線ＢＬ１，ＢＬ２ばかりでなく、ワード線ＷＬ１，ＷＬ２、制御線Ｎｇ１，Ｎｇ２、プログラム制御線Ｐｇ１にそれぞれ電圧を印加することにより駆動制御する。
【００３９】
（書き込み動作）
第２実施形態のロジックスイッチの書き込み動作について図５を参照して説明する。図５は、図４に示すロジックスイッチのメモリ素子１０１１に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子１０１１〜１０２２は、図１Ａ，１Ｂに示す第１実施形態で説明したメモリ素子であって、３本のゲート配線３ａ〜３ｃを有し、最大で３回の書き込みを行うことができる。なお、図５では、制御回路１００は省略してある。
【００４０】
書き込み時には、メモリ素子１０１１のゲートが接続するプログラム選択トランジスタ３０１がオンとなるようにプログラム制御線Ｐｇ１に電圧Ｖｐ１（例えば、０Ｖ）を印加し、一方の端子に接続されたビット線ＢＬ１にプログラム電圧Ｖｐｒｇを印加する。更に、列選択トランジスタ２０１１がオンとなるように制御線Ｎｇ１に電圧Ｖｎ１を印加する。また、行選択トランジスタ４０１がオンとなるように制御線Ｎｇ２に電圧Ｖｎ２を印加する。ここで、選択されたメモリ素子１０１１のソースおよびドレインには０Ｖが印加されるよう、ワード線ＷＬ１は０Ｖとする。このとき、メモリ素子１０１１と行配線６０１を共有する非選択のメモリ素子１０１２のソースおよびドレインには書き込み防止電圧を印加するため、ワード線ＷＬ２に書き込み防止電圧Ｖｉｎｈｉｂｉｔを印加する。例えば、選択したメモリ素子１０１１の破線で囲んだゲートｎ００１と活性層との交点のゲート絶縁層が破壊をすることで、メモリ素子１０１１の書込みが実施される。書き込み防止電Ｖｉｎｈｉｂｉｔは、Ｖｉｎｈｉｂｉｔ＜Ｖｐｒｇを満たすものとし、ＶＤＤ程度となることが好ましい。
【００４１】
（読み出し動作）
次に、第２実施形態のロジックスイッチの読み出し動作について図６を参照して説明する。図６は、図４に示すロジックスイッチのメモリ素子１０１１から読み出し動作を行うための電圧を示した図である。なお、図６では、制御回路１００は省略してある。
【００４２】
読み出し時には、プログラム選択トランジスタ３０１、３０２がオフになるように、これらのゲート、ソース、および基板には電圧Ｖｏｆｆを印加し、行選択トランジスタ４０１，４０２、および列選択トランジスタ２０１，２０２がオンとなるよう制御線Ｎｇ１，Ｎｇ２にはそれぞれ電圧Ｖｎ１，Ｖｎ２を印加する。これより、読み出し信号Ｖｒｅａｄをワード線ＷＬ１，ＷＬ２に印加することで、書き込みを実施したメモリ素子は低抵抗の電流パスができていることから、上記読み出し信号が出力端子Ｏｕｔ１，Ｏｕｔ２に出力される。
【００４３】
（消去動作）
次に、第２実施形態のロジックスイッチの消去動作について図７を参照して説明する。図７は、図４に示すロジックスイッチのメモリ素子１０１１に書き込みを行った場合の消去動作を行うための電圧を示した図である。なお、図７では、制御回路１００は省略してある。
【００４４】
消去時には、メモリ素子１０１１のゲートが接続するプログラム選択トランジスタ３０１がオンとなる電圧Ｖｐ１（例えば、０Ｖ）をプログラム制御線Ｐｇ１に印加し、ビット線ＢＬ１にストレス電圧Ｖｓｔｒｅｓｓ（＞０Ｖ）を印加する。更に、列選択トランジスタ２０１がオンとなるように制御線Ｎｇ１に電圧Ｖｎ１を印加する。また、行選択トランジスタ４０１がオンとなるように制御線Ｎｇ２に電圧Ｖｎ２を印加する。ここで、選択をしたメモリ素子１０１１のソースおよびドレインには０Ｖが印加されるよう、ワード線ＷＬ１は０Ｖとする。このとき、メモリ素子１０１１と行配線６０１を共有する非選択メモリ素子１０１２のソースおよびドレインには、ゲートの破断を防止するために、ワード線ＷＬ２に破断防止電圧Ｖｉｎｈｉｂｉｔ２を印加する。例えば、書き込み選択をしたメモリ素子１０１１の行配線６０１より分岐したゲート配線ｎ００１と、活性層（図１Ａ、１Ｂの活性層４ａ〜４ｄ）との交差領域のゲート絶縁層が破壊をしている場合、上記交差領域にてゲート配線（例えば、図１に示すゲート配線３ａ）がエレクトロマイグレーションにより破断する。これより、ゲート配線ｎ００１は行配線６０１から切り離されるが、ゲート配線線ｎ００２、ｎ００３は行配線６０１と接続しており、なおかつ活性層との交差領域のゲート絶縁層の破壊も発生していないことから、メモリ素子１０１１は初期状態と同様に高抵抗となる。
【００４５】
このようにして、書き込み、読み出し、消去の一連の動作を実施することが可能となり、書き込みおよび消去が可能な最大回数は、１つのメモリ素子で活性層と交差するゲート配線の本数となる。
【００４６】
このように構成された第２実施形態のロジックスイッチは、例えば、図８に示すレイアウトを有する。
【００４７】
以上説明したように、第２実施形態も第１実施形態と同様に、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
【００４８】
（第３実施形態）
第３実施形態による半導体装置について図９を参照して説明する。この第３実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）を備え、このロジックスイッチを図９に示す。この第３実施形態のロジックスイッチは、図４に示すロジックスイッチにおいて、電流モニタ回路２００と、を新たに設けた構成を有している。
【００４９】
電流モニタ回路２００は、書き込み時および消去時にメモリ素子１０１１〜１０２２の行配線６０１，６０２に流れる電流をモニタする。また、第３実施形態においては、制御回路１００は、第２実施形態と同様に、書き込み動作、読み出し動作、消去動作において、ビット線ＢＬ１，ＢＬ２ばかりでなく、ワード線ＷＬ１，ＷＬ２、制御線Ｎｇ１，Ｎｇ２、プログラム制御線Ｐｇ１にそれぞれ電圧を印加することにより駆動制御するとともに、電流モニタ回路２００によってモニタされた電流値に基づいて書き込み動作および消去動作を制御する。
【００５０】
（書き込み動作）
第３実施形態のロジックスイッチの書き込み動作について図１０を参照して説明する。図１０は、図９に示すロジックスイッチのメモリ素子１０１１に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子１０１１〜１０２２は、図１Ａ，１Ｂに示す第１実施形態で説明したメモリ素子であって、３本のゲート配線３ａ〜３ｃを有し、最大で３回の書き込みを行うことができる。
【００５１】
この書き込み時には、メモリ素子１０１１のゲートが接続するプログラム選択トランジスタ３０１がオンとなるよう電圧Ｖｐ１（例えば、０Ｖ）をプログラム制御線Ｐｇ１に印加し、ビット線ＢＬ１にプログラム電圧Ｖｐｒｇを印加する。更に、列選択トランジスタ２０１がオンとなるように制御線Ｎｇ１に電圧Ｖｎ１を印加する。また、行選択トランジスタ４０１がオンとなるように制御線Ｎｇ２に電圧Ｖｎ２を印加する。ここで、選択したメモリ素子１０１１のソースおよびドレインには０Ｖが印加されるように、ワード線ＷＬ１は０Ｖとする。このとき、メモリ素子１０１１と行配線６０１を共有する非選択のメモリ素子１０１２のソースおよびドレインには書き込み防止電圧を印加するため、ワード線ＷＬ２に書き込み防止電圧Ｖｉｎｈｉｂｉｔを印加する。例えば、選択をしたメモリ素子１０１１の行配線６０１より分岐したゲートｎ００１と活性層との交差領域のゲート絶縁層が破壊をすることで、メモリ素子１０１１の書込みが実施される。
【００５２】
また、書き込み時には、電流モニタ回路２００で、書き込みを行なったメモリ素子１０１１のゲートが接続している行配線６０１の電流をモニタする。書き込み、すなわち、ゲート絶縁層の破壊が起こったとき、書き込みを行なうメモリ素子１０１１のゲートとソースとの間、およびゲートとドレインとの間に伝導パスが形成される。これにより、電流量が増大し、この増大する際の信号をトリガーとして、書き込み制御回路１００より、書き込み電圧Ｖｐｒｇの印加を止める。書き込み電圧の入力には、電流の増大を知らせるトリガーを受け取るまで１回のパルスで行うか、もしくは短いパルスを複数回入力して電流増大を知らせるトリガーを受け取ったところで書き込みを終了するようにしてもよい。書き込み防止電圧Ｖｉｎｈｉｂｉｔは、Ｖｉｎｈｉｂｉｔ＜Ｖｐｒｇを満たすものとし、ＶＤＤ程度となることが好ましい。
【００５３】
（読み出し動作）
次に、第３実施形態のロジックスイッチの読み出し動作について図１１を参照して説明する。図１１は、図１０に示すロジックスイッチのメモリ素子１０１１から読み出し動作を行うための電圧を示した図である。
【００５４】
読み出し時には、プログラム選択トランジスタ３０１，３０２はオフになるようこれらのゲート、ソース、基板には電圧Ｖｏｆｆを印加し、行選択トランジスタ４０１，４０２および列選択トランジスタ２０１，２０２はオンとなるよう制御線Ｎｇ１，Ｎｇ２にはそれぞれ電圧Ｖｎ１、Ｖｎ２を印加する。これより、読み出し信号Ｖｒｅａｄをワード線ＷＬ１，ＷＬ２に印加することで、書き込みを実施したメモリ素子は低抵抗の電流パスができていることから、上記読み出し信号が出力端子Ｏｕｔ１およびＯｕｔ２に出力される。
【００５５】
（消去動作）
次に、第３実施形態のロジックスイッチの消去動作について図１２を参照して説明する。図１２は、図１０に示すロジックスイッチのメモリ素子１０１１に書き込みを行った場合の消去動作を行うための電圧を示した図である。
【００５６】
消去時には、メモリ素子１０１１のゲートが接続するプログラム選択トランジスタ３０１がオンとなる電圧Ｖｐ１（例えば、０Ｖ）を制御線Ｐｇ１に印加し、ビット線ＢＬ１にストレス電圧Ｖｓｔｒｅｓｓ（＞０Ｖ）を印加する。更に、列選択トランジスタ２０１がオンとなるように制御線Ｎｇ１に電圧Ｖｎ１を印加する。また、行選択トランジスタ４０１がオンとなるように制御線Ｎｇ２に電圧Ｖｎ２を印加する。ここで、選択をしたメモリ素子１０１１のソースおよびドレインには０Ｖが印加されるよう、ワード線ＷＬ１は０Ｖとする。このとき、メモリ素子１０１１と行配線６０１を共有する非選択のメモリ素子１０１２のソースおよびドレインにはゲート絶縁層の破断を防止するために、ワード線ＷＬ２にゲート破断防止電圧Ｖｉｎｈｉｂｉｔ２を印加する。例えば、選択をしたメモリ素子１０１１の行配線６０１から分岐したゲートｎ００１と活性層との交差領域のゲート絶縁層が破壊している場合、上記交差領域にてゲート配線がエレクトロマイグレーションにより破断する。これより、ゲート配線ｎ００１は行配線６０１から切り離される。しかし、ゲート配線ｎ００２、ｎ００３は行配線６０１と接続しており、なおかつ活性層との交差領域のゲート絶縁層の破壊も発生していないことから、メモリ素子１０１１は初期状態と同様に高抵抗となる。
【００５７】
また、書き込み時と同様に、ビット線ＢＬ１よりストレス電圧を印加した時に、電流モニタ回路２００で、書き込みを行なったメモリ素子（例えば、メモリ素子１０１１）のゲートが接続している行配線（例えば、配線６０１）の電流をモニタする。消去、すなわち、ゲート配線ｎ００１のエレクトロマイグレーションが起こったとき、ゲート配線の破断により行配線６０１は伝導パスから断絶され急激に電流量が減少する。電流が減少する際の信号をトリガーとして、書き込み制御回路１００より、ストレス電圧Ｖｓｔｒｅｓｓの印加を止める。ストレス電圧の入力には、電流減少を知らせるトリガーを受け取るまで１回のパルスで行うか、もしくは短いパルスを複数回入力して電流減少を知らせるトリガーを受け取ったところで消去動作を終了する方法を用いてもよい。
【００５８】
このようにして、書き込み、読み出し、消去の一連の動作を実施することが可能となり、書き込みおよび消去が可能な最大回数は、１つのメモリ素子で活性層と交差するゲート配線の本数となる。
【００５９】
以上説明したように、第３実施形態も第２実施形態と同様に、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１・・・半導体層、２ａ〜２ｃ・・・ゲート絶縁層、３ａ〜３ｃ・・・ゲート配線、４a〜４ｄ・・・活性層、５ａ〜５ｄ・・・電極、６・・・配線、１０，１０１１〜１０２２・・・メモリ素子、２０１，２０２・・・列選択トランジスタ、３０１，３０２・・・プログラム選択トランジスタ、４０１，４０２・・・行選択トランジスタ、５０１，５０２・・・列配線、６０１，６０２・・・行配線、ＢＬ１，ＢＬ２・・・ビット線、ＷＬ１,ＷＬ２・・・ワード線、１００・・・制御回路、２００・・・電流モニタ回路
【図１Ａ】
2018046243.tif 000003
【図１Ｂ】
2018046243.tif 000004
【図２Ａ】
2018046243.tif 000005
【図２Ｂ】
2018046243.tif 000006
【図２Ｃ】
2018046243.tif 000007
【図２Ｄ】
2018046243.tif 000008
【図２Ｅ】
2018046243.tif 000009
【図２Ｆ】
2018046243.tif 000010
【図２Ｇ】
2018046243.tif 000011
【図２Ｈ】
2018046243.tif 000012
【図３Ａ】
2018046243.tif 000013
【図３Ｂ】
2018046243.tif 000014
【図３Ｃ】
2018046243.tif 000015
【図３Ｄ】
2018046243.tif 000016
【図３Ｅ】
2018046243.tif 000017
【図４】
2018046243.tif 000018
【図５】
2018046243.tif 000019
【図６】
2018046243.tif 000020
【図７】
2018046243.tif 000021
【図８】
2018046243.tif 000022
【図９】
2018046243.tif 000023
【図１０】
2018046243.tif 000024
【図１１】
2018046243.tif 000025
【図１２】
2018046243.tif 000026