(57)【要約】      （修正有）【課題】デバイスの電力消費を実質的に低減する低電圧アーキテクチャを提供する。【解決手段】トランジスタをサブスレッショルド領域近くまたはサブスレッショルド領域で動作させる。複数のトランジスタを備えるクロック経路２２５を介して、フロップにクロック信号を送信する。クロック信号は、クロック経路内のトランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する。また、複数のトランジスタを備えるデータ経路１３５を介してフロップにデータ信号を送信する。データ信号は、データ経路内のトランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する。さらに、クロック信号を使用してフロップでデータ信号をラッチする。【選択図】図７
2018077871.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を伝搬するためのクロック経路と、ここにおいて、前記クロック経路は、複数のトランジスタを含む、
前記クロック信号を生成するように構成されたクロック源と、ここにおいて、前記クロック信号は、前記クロック経路内の前記トランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する、
データ信号を伝搬するためのデータ経路と、ここにおいて、前記データ経路は、複数のトランジスタを含む、
前記データ信号を生成するように構成されたデータ源と、ここにおいて、前記データ信号は、前記データ経路内の前記トランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する、
前記クロック経路から前記クロック信号を受信し、前記データ経路から前記データ信号を受信し、前記クロック信号を使用して前記データ信号をラッチするように構成されたフロップと、
ここにおいて、前記クロック信号が、前記高電圧と前記低電圧との間で電圧スイングを有する、
を備える、低電力デバイス。
【請求項２】
前記クロック経路と前記フロップとの間に結合され、変換されたクロック信号を生成するために、前記クロック経路からの前記クロック信号の前記電圧スイングを変換するように構成された変換器をさらに備え、前記フロップが、前記変換されたクロック信号を使用して前記データ信号をラッチし、前記変換器が好ましくは、前記クロック信号の前記電圧スイングを大きくするように構成されている、請求項１に記載の低電力デバイス。
【請求項３】
前記フロップが、前記低電圧によって給電される複数のトランジスタを備える、請求項１に記載の低電力デバイス。
【請求項４】
低電力電源で前記高電圧を前記低電圧に変換するためのスイッチドキャパシタＤＣ−ＤＣコンバータをさらに備え、前記低電力電源が、前記データ経路内の前記トランジスタに給電するために使用される、請求項１に記載の低電力デバイス。
【請求項５】
前記スイッチドキャパシタＤＣ−ＤＣコンバータが、
キャパシタと、
交互に、前記キャパシタを充電し、前記キャパシタを前記低電力電源に放電するように構成された複数のスイッチと
を備える、請求項４に記載の低電力デバイス。
【請求項６】
前記キャパシタが、前記クロック経路からのキャパシタンスを含む、請求項５に記載の低電力デバイス。
【請求項７】
前記複数のスイッチが、ほぼ前記高電圧の電圧を有する高電力電源に前記キャパシタの端子を結合することによって、前記キャパシタを充電するように構成されている、請求項５に記載の低電力デバイス。
【請求項８】
前記複数のスイッチが、前記低電力電源に前記キャパシタの前記端子を結合することによって、前記キャパシタを放電するように構成されている、請求項７に記載の低電力デバイス。
【請求項９】
複数のトランジスタを備えるクロック経路を介してフロップにクロック信号を送信することと、ここにおいて、前記クロック信号は、前記クロック経路内の前記トランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する、
複数のトランジスタを備えるデータ経路を介して前記フロップにデータ信号を送信することと、ここにおいて、前記データ信号は、前記データ経路内の前記トランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する、
前記クロック信号を使用して前記フロップで前記データ信号をラッチすることと、
ここにおいて、前記クロック信号が、前記高電圧と前記低電圧との間で電圧スイングを有する、
を備える、低電力動作のための方法。
【請求項１０】
変換されたクロック信号を生成するために、前記クロック信号の前記電圧スイングを変換することをさらに備え、前記データ信号が、前記変換されたクロック信号を使用して前記フロップでラッチされ、前記クロック信号の前記電圧スイングを変換することが好ましくは、前記クロック信号の前記電圧スイングを大きくすることを備える、請求項９に記載の方法。
【請求項１１】
前記低電圧で前記フロップ内の複数のトランジスタに給電することをさらに備える、請求項９に記載の方法。
【請求項１２】
低電力電源で前記高電圧を前記低電圧に変換することと、
前記低電力電源を使用して前記データ経路内の前記複数のトランジスタに給電することと
をさらに備える、請求項９に記載の方法。
【請求項１３】
前記高電圧を前記低電圧に変換することが、交互に、キャパシタを充電し、前記キャパシタを前記低電力電源に放電することを備え、前記キャパシタが好ましくは、前記クロック経路からのキャパシタンスを含む、請求項１２に記載の方法。
【請求項１４】
前記キャパシタを充電することが、ほぼ前記高電圧の電圧を有する高電力電源に前記キャパシタの端子を結合することを備える、請求項１３に記載の方法。
【請求項１５】
前記キャパシタを前記放電することが、前記低電力電源に前記キャパシタの前記端子を結合することを備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
[0001]本出願は、米国特許法第１１９条（ｅ）により、参照により本明細書に組み込まれる、２０１３年３月１５日に出願した、米国仮出願第６１／８００，１１６号の優先権を主張する。
【０００２】
[0002]本開示の態様は、全体的には、低電力デバイスに関し、より具体的には、トランジスタが電力消費を低減するためにサブスレッショルド領域近くで、またはサブスレッショルド領域で動作される低電力デバイスに関する。
【背景技術】
【０００３】
[0003]デバイス内のトランジスタは、デバイスの電力消費を実質的に低減するために、サブスレッショルド領域近くで、またはサブスレッショルド領域で動作され得る。たとえば、サブスレッショルド動作は、１サイクルあたりのエネルギー消費が最小化されることを可能にする。
【発明の概要】
【０００４】
[0004]以下は、１つまたは複数の実施形態の単純化された概要を、そのような実施形態の基本的な理解を提供するために提示する。この概要は、すべての企図される実施形態の広範囲にわたる概観ではなく、すべの実施形態の主要なまたは重要な要素を特定することも、任意のまたはすべての実施形態の範囲を線引きすることも意図されていない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、単純化された形態で１つまたは複数の実施形態のいくつかの概念を提示することである。
【０００５】
[0005]一態様によれば、低電力デバイスが、本明細書で説明される。低電力デバイスは、クロック信号を伝搬するためのクロック経路を備え、クロック経路は、複数のトランジスタと、クロック信号を生成するように構成されたクロック源とを含み、クロック信号は、クロック経路中のトランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する。低電力デバイスは、また、データ信号を伝搬するためのデータ経路を備え、データ経路は、複数のトランジスタと、データ信号を生成するように構成されたデータ源とを含み、データ信号は、データ経路中のトランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する。デバイスは、さらに、クロック経路からクロック信号を受信し、データ経路からデータ信号を受信し、クロック信号を使用してデータ信号をラッチするように構成されたフロップを備える。
【０００６】
[0006]第２の態様は、低電力動作のための方法に関する。方法は、複数のトランジスタを備えるクロック経路を介してフロップにクロック信号を送信することを備え、クロック信号は、クロック経路中のトランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する。方法は、また、複数のトランジスタを備えるデータ経路を介してフロップにデータ信号を送信することを備え、データ信号は、データ経路中のトランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する。方法は、さらに、クロック信号を使用してフロップでデータ信号をラッチすることを備える。
【０００７】
[0007]第３の態様は、電圧を調整するためのデバイスに関する。デバイスは、データ信号を伝搬するためのデータ経路と、データ経路からデータ信号を受信し、クロック信号を受信し、クロック信号を使用してデータ信号をラッチするように構成された第１のフロップと、データ経路からデータ信号を受信し、クロック信号の遅延されたバージョンを受信し、クロック信号の遅延されたバージョンを使用してデータ信号をラッチするように構成された第２のフロップとを備える。デバイスは、また、第１および第２のフロップの出力間の不一致を検出するように構成された回路と、検出された不一致に基づいて電圧を調整するように構成された電圧調整器とを備える。
【０００８】
[0008]第４の態様は、電圧を調整するための方法に関する。方法は、データ経路を介して第１および第２のフロップにデータ信号を送信することと、クロック信号を使用して第１のフロップでデータ信号をラッチすることと、クロック信号の遅延されたバージョンを使用して第２のフロップでデータ信号をラッチすることとを備える。方法は、また、第１および第２のフロップの出力間の不一致を検出することと、検出された不一致に基づいて電圧を調整することとを備える。
【０００９】
[0009]上記および関連する目的の達成のために、１つまたは複数の実施形態は、以下で完全に説明され、特許請求の範囲で特に指摘されている特徴を備える。以下の説明および添付された図面は、１つまたは複数の実施形態の特定の例示的な態様を詳細に明記する。しかしながら、これらの態様は、様々な実施形態の原理が利用され得る様々な方法のうちのいくつかしか示しておらず、説明されている実施形態は、すべてのそのような態様とそれらの等価物とを含むことが意図されている。
【図面の簡単な説明】
【００１０】
【図１Ａ】[0010]本開示の一実施形態による高電圧クロック信号を示す図。
【図１Ｂ】[0011]本開示の一実施形態によるクロックツリーを示す図。
【図２Ａ】[0012]本開示の別の実施形態による高電圧クロック信号を示す図。
【図２Ｂ】[0013]本開示の別の実施形態によるクロックツリーを示す図。
【図３】[0014]ＣＭＯＳ転送ゲートの一例を示す図。
【図４】[0015]単一ＮＦＥＴ転送ゲートの一例を示す図。
【図５】[0016]ＣＭＯＳ転送ゲートを有するフロップの一例を示す図。
【図６】[0017]単一ＮＦＥＴ転送ゲートを有するフロップの一例を示す図。
【図７】[0018]本開示の一実施形態によるクロックツリーの端部に電圧変換器を有するクロックツリーの一例を示す図。
【図８Ａ】[0019]本開示の一実施形態による変換器に入力されるクロック信号の一例を示す図。
【図８Ｂ】[0020]本開示の一実施形態による変換から出力される変換されたクロック信号の一例を示す図。
【図９】[0021]本開示の一実施形態による変換器の例示的な実施態様を示す図。
【図１０】[0022]低ドロップアウト（ＬＤＯ）レギュレータの一例を示す図。
【図１１】[0023]本開示の一実施形態によるスイッチドキャパシタＤＣ−ＤＣコンバータを示す図。
【図１２】[0024]本開示の一実施形態による低電力電源電圧を調整するための同調回路を示す図。
【図１３】[0025]インバータの例示的な実施態様を示す図。
【図１４】[0026]インバータの別の例示的な実施態様を示す図。
【図１５】[0027]本開示の一実施形態による低電力動作のための方法１５００を示すフローチャート。
【図１６】[0028]本開示の一実施形態による電圧を調整するための方法１６００を示すフローチャート。
【発明を実施するための形態】
【００１１】
[0029]添付された図面に関連して以下に記載されている詳細な説明は、様々な構成の説明として意図されており、本明細書で説明されている概念が実施され得る唯一の構成を表すことを意図されていない。詳細な説明は、様々な概念の完全な理解を提供する目的のための特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。いくつかの例では、周知の構造および構成要素は、そのような概念を不明瞭にすることを避けるために、ブロック図の形式で示されている。
【００１２】
[0030]システムでは、クロック信号は、クロック源で生成され得、クロックツリーを介してシステム内の異なるデバイス（たとえば、フロップ）に分配され得る。クロックツリーは、異なるデバイスにクロック信号を分配するための複数のクロック経路に分岐することができる。クロックツリーは、各クロック経路に沿って１つまたは複数のバッファ（たとえば、インバータ）を含むことができる。
【００１３】
[0031]データ信号は、システム内のデータ源から立ち上がられ得、システム内のデバイス（たとえば、フロップ）へのデータ経路を下方に伝播することができる。システムは、データ経路に沿って１つまたは複数のバッファ（たとえば、インバータ）および／または他のタイプのロジックを含むことができる。フロップの例に関して、フロップは、データ経路からデータ信号を受信することができ、クロックツリーからクロック信号を受信することができる。フロップは、フロップでデータ信号のラッチングの時間を定めるためにクロック信号を使用することができる。たとえば、フロップは、クロック信号の立ち上がりまたは立ち下がりエッジでデータ信号の論理値をラッチすることができる。フロップがデータ信号の論理値を正しくラッチするために、論理値は、クロックの立ち上がりまたは立ち下がりの後の時間の期間（ホールド時間と呼ばれる）中、安定である（変化しない）べきである。このタイミング条件を満たさないことは、ホールド違反を生じ、ホールド違反は、フリップが準安定状態に入ることを引き起こす可能性がある。従来のシステムでは、クロックツリーおよびデータ経路での伝搬遅延は、このタイミング条件が満たされていることを確実にするために（たとえば、バッファを使用して）調整される。
【００１４】
[0032]しかしながら、データおよびクロック伝搬遅延のタイミングを制御することは、トランジスタがサブスレッショルド領域で意図的に動作されるシステム（すなわち、トランジスタをオンにすることを意図してトランジスタに提供される最大ゲート電圧がトランジスタのしきい値電圧未満であるシステム）に関して非常に困難である。これは、トランジスタがサブスレッショルド領域で動作するとき、トランジスタの電流がゲート電圧に指数関数的に関係し、トランジスタの電流をトランジスタのしきい値電圧（Ｖｔ）および／または電源電圧に指数関数的に敏感にさせるためである。したがって、サブスレッショルド領域で動作するトランジスタ間のしきい値電圧および／または電源電圧の小さい変動でも、それらの電流に大きな変動をもたらす可能性がある。これは、次に、トランジスタによって実現されたバッファおよび／または他のロジック間の遅延に大きな変動をもたらし、したがって、クロックツリーおよびデータ経路における伝搬遅延に大きな変動をもたらす。伝搬遅延における大きな変動は、ホールド条件を満たすようにフロップにおいてデータ信号に対するクロック信号のタイミングを制御することを非常に困難にする。たとえば、同じ数のバッファを有する２つの経路は、Ｖｔおよび／または電源電圧の変動により大幅に異なる遅延を有する可能性がある。
【００１５】
[0033]本開示の実施形態は、電力消費を低減するために低電圧データ信号（たとえば、サブスレッショルド電圧に対応するハイ状態を有するデータ信号）を依然として使用しながら、高電圧クロック信号を使用して上記の問題に対処する。この点について、図１Ａは、一実施形態による高電圧クロック信号１１０の電圧−時間の図を示す。高電圧クロック信号１１０の電圧は、高電圧（ＶH）とグランドとの間でスイングする可能性があり、ここで、ＶHは、クロックツリー内のトランジスタのしきい値電圧よりも高い可能性がある。たとえば、ＶHは、しきい値電圧を超える数百ミリボルトであり得、高電圧クロック信号１１０が使用されるポータブルデバイスに給電するために使用されるバッテリの電圧であり得る。
【００１６】
[0034]図１Ｂは、対応するクロック源１２０およびクロックツリー１２５の一例を示す。クロック源１２０は、クロックツリー１２５を介してデバイスに分配される高電圧クロック信号１１０を生成する。クロックツリー１２５は、バッファ内のトランジスタのしきい値電圧を超える可能性があるＶHによって給電されるバッファを含むことができる。ＶHがクロックツリー１２５内のトランジスタのしきい値電圧を超えるとき、これらのトランジスタは、強反転領域で動作し、したがって、サブスレッショルド領域で動作するトランジスタよりもはるかに高速である。結果として、高電圧クロック信号１１０の伝搬遅延は、以下にさらに考察されているように、データ信号の伝搬遅延よりもはるかに短い。
【００１７】
[0035]図１Ｂは、また、データ源１３０およびデータ経路１３５の一例を示す。データ源１３０は、データ信号を立ち上げる。データ信号の電圧は、低電圧（ＶL）とグランドとの間でスイングする可能性があり、ここで、ＶLは、ほぼデータ経路１３５内のトランジスタのしきい値電圧、またはそれ未満である。たとえば、ＶLは、約３００ｍＶであり得る。図１Ａは、ＶHに対するＶLの一例を示す。データ経路１３５は、複数のバッファ、計算ロジック、および／またはＶLによって給電される他のタイプの論理デバイスを含むことができる。これは、データ経路１３５内のトランジスタを、サブスレッショルド領域で動作させ、したがって、強反転領域で動作することができるクロックツリー１２５内のトランジスタよりもはるかに遅くさせる。結果として、高電圧クロック信号の伝搬遅延は、データ信号の伝搬遅延よりもはるかに短い。
【００１８】
[0036]データ経路１３５内のトランジスタは、サブスレッショルド領域で動作するので、データ信号の伝搬遅延は、トランジスタのしきい値電圧および／または他の要因に依存して広い範囲にわたって変化する可能性がある。しかしながら、高電圧クロック信号の伝搬遅延は、この範囲内の最も短い伝搬遅延よりもはるかに短い。したがって、高電圧クロック信号およびデータ信号がフロップ１５０（その一例が図１Ｂに示されている）に入力されたとき、高電圧クロック信号は、少なくともホールド時間だけデータ信号の前にフロップ１５０に伝播することが実質的に保証される。したがって、高電圧クロック信号は、ホールド違反を防止する。
【００１９】
[0037]図２Ａは、別の実施形態による高電圧クロック信号２１０の電圧−時間の図を示す。高電圧クロック信号２１０の電圧は、ＶHとＶLとの間でスイングする可能性がある。以下にさらに考察されているように、これは、クロックツリーからの電荷が、サブスレッショルド領域で動作するロジックに給電するために使用される低電力電源内にダンプされることを可能にする。電圧差ＶH−ＶLは、クロックツリー内のトランジスタのしきい値電圧以上であり得る。図２Ａは、また、ＶLとグランドとの間で電圧スイングを有するデータ信号２１２の一例を示し、ここで、ＶLが論理１に対応することができることと、グランドが論理ゼロに対応することができることとの間である。図２Ａに示されているデータエッジおよびクロックエッジの相対的な位置は、単なる例示であり、（たとえば、相対的な伝搬遅延に応じて）変化してもよいことが理解されるべきである。
【００２０】
[0038]図２Ｂは、対応するクロック源２２０およびクロックツリー２２５の一例を示す。クロック源２２０は、クロックツリー２２５を介してデバイスに分配される高電圧クロック信号２１０を生成する。クロックツリー１２５は、図２Ｂに示されているように、ＶHとＶLとの間で給電されるバッファを含むことができる。電圧差ＶH−ＶLは、クロックツリー２２５内のトランジスタのしきい値電圧であるか、それを超えるので、これらのトランジスタは、サブスレッショルド領域で動作するトランジスタよりもはるかに速い。結果として、高電圧クロック信号２１０の伝搬遅延は、データ経路１３５でのデータ信号の伝搬遅延よりもはるかに短く、それによって、ホールド違反を防止する。
【００２１】
[0039]高電圧クロック信号１１０／２１０のクロック周波数は、また、セットアップ違反を防止するために調整され得る。セットアップ違反は、フロップがデータ信号中でクロックするクロックエッジの前にデータ信号がフロップにおいて安定した値に安定するのに十分なほど速くデータ信号がフロップに伝播しないときに生じる可能性がある。これが生じたとき、クロック周波数は、クロックエッジの前に安定するようにデータ信号により多くの時間を提供するために遅くされ得る。クロックエッジの遷移勾配は、ＶHによって決定され、ＶLによって決定されないので、クロックエッジの遷移は、データと比較して非常に迅速である。
【００２２】
[0040]ＶLを使用してデータおよび／またはロジックを動作することは、ＶHと比較して電力消費を実質的に低減する。これは、バッテリ駆動の医療デバイス、追跡デバイス、および、デバイスの低電力消費のためバッテリによって給電されるが常にまたは長時間の期間（たとえば、年）の間オンであり得る「常時オン」デバイスのような非常に低電力のデバイスのバッテリ寿命を実質的に延長する。
【００２３】
[0041]高電圧クロック信号１１０／２１０は、フロップ内の少なくとも１つのＣＭＯＳ転送ゲートを単一ＮＦＥＴに置き換えることによって、フロップ内のゲート数（トランジスタの数）を低減するために使用され得る。この点について、図３は、フロップ内のデータ信号の論理値を転送するためにフロップ内で一般的に使用されるＣＭＯＳ転送ゲート３０５の一例を示す。ＣＭＯＳ転送ゲートは、並列に結合されたＰＦＥＴ３１０とＮＦＥＴ３２０とを備える。ＰＦＥＴ３１０およびＮＦＥＴ３２０のゲートは、相補的な信号によって駆動される。たとえば、ＮＦＥＴ３２０のゲートは、クロック信号によって駆動され得、ＰＦＥＴ３１０のゲートは、逆のクロック信号によって駆動され得、または、その逆でもよい。ＰＦＥＴ３１０は、ハイの論理値を転送するために使用され、一方、ＮＦＥＴ３２０は、ローの論理値を転送するために使用される。
【００２４】
[0042]図４は、ＰＦＥＴを持たない単一ＮＦＥＴ４２０を備える転送ゲート４０５の一例を示す。単一ＮＦＥＴ４２０は、ＮＦＥＴ４２０のゲートを駆動するクロック信号のハイ状態がハイの論理値とほぼ同じ電圧に対応するとき、ハイの論理値を転送することができない可能性がある。これは、ＮＦＥＴ４２０のゲートにおける電圧が、転送ゲート４２０の出力４４０におけるＮＦＥＴ４２０のゲート−ソース間電圧（ＮＦＥＴ４２０がオンにされたとき約Ｖｔ）だけ低減されるためである。ハイの論理値がＶｔ未満の電圧に対応する場合、出力４４０における電圧は、ゼロに低減され得る。
【００２５】
[0043]本開示の実施形態による高電圧クロック信号１１０／２１０は、単一ＮＦＥＴ４２０がハイの論理値を転送することを可能にする。これは、高電圧クロック信号１１０／２１０のハイ状態がデータ信号のハイ論理値（ＶL）よりも高い電圧（ＶH）に対応するためである。結果として、ＮＦＥＴ４２０のゲートにおける電圧（ＶH）が出力４４０におけるＮＦＥＴ４２０のゲート−ソース間電圧だけ低減されたときでも、出力４４０における電圧は、依然として約ＶLであり得る。これは、電圧差ＶH−ＶLが、ＮＦＥＴ４２０がオンにされたときのＮＦＥＴ４２０のゲート‐ソース間電圧を吸収するのに十分に大きい（たとえば、少なくともＮＦＥＴ４２０のしきい値電圧Ｖｔと同じくらい高い）と仮定している。
【００２６】
[0044]この点について、図５および図６は、本開示の実施形態による高電圧クロック信号１１０／２１０を使用するゲート数低減の一例を示す。図５は、ＣＭＯＳ転送ゲート５１０と、トライステートインバータ５２０と、インバータ５３０とを備えるフリップフロップ５０５の一例を示す。トライステートインバータ５２０およびインバータ５３０は、切り替え可能なラッチであり、ＣＭＯＳ転送ゲート５１０は、ラッチに論理データ値を転送するために使用される。
【００２７】
[0045]図６は、フリップフロップ６０５の一例を示し、フリップフロップ６０５では、ＣＭＯＳ転送ゲート５１０は、第１の単一ＮＦＥＴ転送ゲート６１０によって置き換えられ、トライステートインバータ５２０は、第２の単一ＮＦＥＴ転送ゲート６２０およびインバータ６３０によって置き換えられる。これは、図５中のフリップフロップ５０５と比較して少なくとも２つだけフリップフロップ６０５のゲート数を低減する。バックトゥバックインバータ６３０および６４０は、第２の単一ＮＦＥＴ転送ゲート６２０によって切り替えられるラッチを形成する。この例では、データ信号は、上記で考察されているように、電力消費を低減するために、ＶLとグランドとの間で電圧スイングを有することができる。フリップフロップ６０５内の１つまたは複数のインバータは、電力を節約するためにサブスレッショルド領域で対応するトランジスタを動作させるためにＶLによって給電され得る。単一ＮＦＥＴ転送ゲート６１０および６２０は、高電圧クロック信号またはその反転によってクロックされる。上記で考察されているように、高電圧クロック信号は、ゲート数を低減するために単一ＮＦＥＴ転送ゲートの使用を可能にする。
【００２８】
[0046]スキャンマルチプレクサ内のゲート数も低減され得る。従来のスキャンマルチプレクサは、１つまたは複数のフロップの機能を試験するためのスキャン経路と通常動作のためのデータ経路との間でマルチプレクサを切り替えるためのＰＦＥＴとＮＦＥＴとを含む。データは、ＶLで動作するので、マルチプレクサのゲート数は、マルチプレクサ内のＰＦＥＴおよびＮＦＥＴ対を単一ＮＦＥＴに置き換え、単一ＮＦＥＴがオンまたはオフのいずれに切り替えられるのかに応じて単一ＮＦＥＴのゲートをＶHまたはグランドのいずれかに結合することによって低減され得る。通常の動作では、単一ＮＦＥＴは、マルチプレクサが通常の動作では常にデータ経路に切り替えられているので、常にオンまたはオフのいずれかに切り替えられる。したがって、単一ＮＦＥＴは、ＮＦＥＴを切り替えることに関連付けられる動的な電力を消費せず、ＮＦＥＴのゲートは、ＶHまたはグランドのいずれかに配線接続され得る。
【００２９】
[0047]上記で（たとえば、図２Ａと図２Ｂとに関連して）考察されているように、高電圧クロック信号２１０の電圧は、ＶHとＶLとの間でスイングする可能性がある。したがって、高電圧クロック信号２１０は、ＶLの電圧に対応するロー状態を有する。いくつかの用途では、ＶLは、転送ゲートを完全にオフにするのに十分なほど低くない可能性があり、結果として、高すぎる可能性がある漏れ電流を生じる。したがって、一実施形態では、高電圧クロック信号２１０が対応するデバイス（たとえば、フロップ）に入力される前に、電圧変換器が、クロックツリーの端部に配置され得る。図７は、フロップ１５０に対応するクロックツリー２２５の端部における電圧変換器７１０の一例を示す。変換器７１０は、高電圧クロック信号２１０を、より低いロー状態電圧を有する変換された高電圧クロック信号に変換する。図８Ａは、ＶHとＶLとの間で電圧スイングを有する高電圧クロック信号２１０の一例を示す。図８Ｂは、電圧変換器８１０から出力された変換された高電圧クロック信号８１０を示す。変換された高電圧クロック信号８１０は、変換器７１０内の内部遅延のため、高電圧クロック信号２１０と比較して僅かに遅延される可能性がある。この例では、変換された高電圧クロック信号８１０は、ＶHとグランドとの間で電圧スイング（全電圧スイング）を有する。変換された高電圧クロック信号８１０は、フロップ内のロジックが変換されたクロック信号を使用してクロックされるように、フロップ１５０に入力される。たとえば、変換されたクロック信号８１０は、転送ゲートをクロックするために使用され得、転送ゲートでは、変換されたクロック信号８１０のより低いロー状態電圧は、オフ状態の転送ゲートの漏れ電流を低減する。
【００３０】
[0048]図９は、本開示の一実施形態による電圧変換器９１０の例示的な実施態様を示す。電圧変換器９１０は、全電圧スイングを有する変換されたクロック信号を提供するために、図７に示されている変換器７１０を実現するために使用され得る。変換器９１０は、第１のインバータ９１５と、第２のインバータ９２０と、第１のＰＦＥＴ９２５と、第２のＰＦＥＴ９３０と、第１のＮＦＥＴ９３５と、第２のＮＦＥＴ９４０とを備える。第１および第２のインバータ９１５および９２０は、直列に接続され、ＶHとＶLとの間で給電される。第１のＰＦＥＴ９２５および第２のＰＦＥＴ９３０のソースは、ＶHに結合され、第１のＮＦＥＴ９３５のドレインは、第１のＰＦＥＴ９２５のドレインに結合され、第２のＮＦＥＴ９４０のドレインは、第２のＰＦＥＴ９３０のドレインに結合され、第１のＮＦＥＴ９３５および第２のＮＦＥＴ９４０のソースは、グランドに結合されている。第１のＰＦＥＴ９２５のゲートは、第２のインバータ９２０の出力によって駆動され、第２のＰＦＥＴ９３０のゲートは、第１のインバータ９１５の出力によって駆動される。第１のＮＦＥＴ９３５のゲートは、第２のＰＦＥＴ９３０および第２のＮＦＥＴ９４０のドレインに交差結合されている。第２のＮＦＥＴ９４０のゲートは、第１のＰＦＥＴ９２５および第１のＮＦＥＴ９３５のドレインに交差結合されている。変換器９５０の出力は、ノード９４５から取り出される。
【００３１】
[0049]高電圧クロック信号２１０は、第１のインバータ９１５に入力され得る。入力クロック信号がハイ状態にあるとき、第１のＰＦＥＴ９２５のゲートは、ＶHの電圧でハイに駆動され、第２のＰＦＥＴ９３０のゲートは、ＶLの電圧でローに駆動される。これは、第１のＰＦＥＴ９２５をオフにさせ、（ＶH−ＶLが第２のＰＦＥＴ９３０をオンにするのに十分であると仮定して）第２のＰＦＥＴ９３０をオンにさせる。これは、第２のＰＦＥＴ９３０に、ノード９４５の電圧を約ＶHにプルアップさせる。
【００３２】
[0050]入力クロック信号がロー状態であるとき、第１のＰＦＥＴ９２５のゲートは、ＶLの電圧でローに駆動され、第２のＰＦＥＴ９３０のゲートは、ＶHの電圧でハイに駆動される。これは、第１のＰＦＥＴ９２５をオンにさせ、第２のＰＦＥＴ９３０をオフにさせる。結果として、第１のＰＦＥＴ９２５に、第１のＰＦＥＴ９２５のドレインの電圧を約ＶHにプルアップさせる。この電圧は、第２のＮＦＥＴ９４０のゲートに結合され、第２のＮＦＥＴ９４０のゲートは、第２のＮＦＥＴ９４０をオンにする。これは、第２のＮＦＥＴ９４０に、ノード９４５の電圧をほぼグランドにプルダウンさせる。
【００３３】
[0051]したがって、変換器９１０の出力における変換されたクロック信号は、ほぼ全電圧スイング（ＶHとグランドとの間）を有する。変換されたクロック信号を反転するために、追加のインバータが、変換器９１０の出力に追加され得る。追加のインバータは、ＶHとグランドとの間で給電され得る。図９に示されている回路は、単なる例示であることと、変換器は、他の回路設計を使用して実現され得ることとが理解されるべきである。
【００３４】
[0052]低電圧ＶLは、低ドロップアウト（ＬＤＯ）レギュレータによって提供され得る。図１０は、増幅器１０１０とＦＥＴ１０２０（たとえば、ＰＦＥＴ）とを備えるＬＤＯの一例を示す。基準電圧Ｖｒｅｆ、およびノード１０２５における電圧は、増幅器１０１０に入力される。負帰還を使用して、増幅器１０１０は、Ｖｒｅｆとノード１０２５における電圧との間の差を最小化する方向にＦＥＴ１０２０のゲートを駆動し、したがって、ノード１０２５における電圧を約Ｖｒｅｆとなるように調整する。Ｖｒｅｆは、サブスレッショルド領域でロジックを動作するための所望の低電圧ＶLを提供するように（たとえば、バンドギャップ基準を使用して）設定され得る。ＬＤＯは、安定したＶLを提供するのに適切であり得るが、ＬＤＯは、非効率的である可能性がある。これは、ロジックの負荷１０３０への電流が、ＦＥＴ１０２０を通過しなければならないためである。これは、電力を消費するＦＥＴ１０２０の両端間でＩＲドロップを引き起こし、したがって、エネルギーを浪費する。
【００３５】
[0053]したがって、いくつか実施形態では、低電圧ＶLは、スイッチドキャパシタＤＣ−ＤＣコンバータによって提供される。図１１は、本開示の一実施形態によるＤＣ−ＤＣコンバータ１１０５を示す。コンバータ１１０５は、第１のスイッチ１１１０と、第２のスイッチ１１２０と、第３のスイッチ１１２５と、第４のスイッチ１１３０と、キャパシタＣとを備える。キャパシタＣは、クロックツリーからのキャパシタンスを含むことができる。たとえば、キャパシタＣは、クロックツリー内の１つまたは複数のキャパシタを含むことができる。これは、クロックツリー内のクロック信号を伝搬するために使用される電荷がＶLでロジックを動作するための低電力電源にダンプされることを可能にし、それによって、改善された電力効率を提供する。
【００３６】
[0054]図１１では、位相Φ１は、クロック信号のハイ状態に対応することができ、位相Φ２は、クロック信号のロー状態に対応することができる。位相Φ１では、第１および第４のスイッチ１１１０および１１３０は、閉じられ、第２および第３のスイッチ１１２０および１１２５は、開かれる。結果として、キャパシタＣは、ＶHに結合され、キャパシタＣの上部端子は、ＶHに充電される。キャパシタＣの両端間の電圧は、約ＶH−ＶLに充電される。
【００３７】
[0055]位相Φ２では、第１および第４のスイッチ１１１０および１１３０は、開かれ、第２および第３のスイッチ１１２０および１１２５は、閉じられる。結果として、キャパシタＣは、低電力電源とグランドとの間に結合される。ＶH−ＶL＞ＶLと仮定すると、これは、キャパシタＣからの電荷を低電力電源の蓄積キャパシタＣS内にダンプさせる。電荷は、ＶLで動作するロジックの負荷１１４０のためのエネルギーを提供する。負荷１１４０は、ＶLで動作されるデータ経路内のロジック（たとえば、バッファ）の負荷および／またはフロップ内のロジック（たとえば、インバータ）の負荷を含むことができる。
【００３８】
[0056]したがって、ＤＣ−ＤＣコンバータ１１０５内のキャパシタＣの上部端子における電圧は、ほぼＶHとＶLとの間で切り替わる。これは、クロックツリー内のキャパシタも高電圧クロック信号２１０を伝搬するためにＶHとＶLとの間で切り替わるので、キャパシタＣがクロックツリーからのキャパシタを含むことを可能にする。したがって、クロックツリー内でクロックを伝搬するために使用される電荷は、低電力電源に給電するために再利用され得る。クロックツリー内のキャパシタは、クロックツリーの各インバータの出力ノードのキャパシタンスを含むことができ、ここで、クロックツリーの各インバータは、バッファとして使用される。各インバータは、クロック信号を伝搬するために、それぞれの出力ノードを、ＶHとＶLとの間で充電および放電することができる。出力ノードがＶLに放電されたとき、電荷は、低電力電源にダンプされ得る。
【００３９】
[0057]いくつか実施形態では、クロックツリーからのキャパシタンスは、効果的にキャパシタＣと並列であり得る。クロックの真の信号に関して、クロックツリー内のＰＦＥＴドライバは、位相Φ１と位相Φ２とに対してスイッチ１１１０のように作用することができ、ＮＦＥＴドライバは、スイッチ１１２０のように作用することができる。クロックの偽の信号に関して、スイッチは、逆位相に対して効果的に作用することができる。クロックツリーのキャパシタンスは、キャパシタＣと同じ上部接続を共有することができるが、クロックツリーキャパシタンスの底板は、ＶLと、グランドと、他の信号との間で分配され得る。
【００４０】
[0058]上記の例では、クロックツリー内の各インバータは、ＰＦＥＴとＮＦＥＴとを使用して実現され得（その一例が図１３に示されている）、各インバータは、それぞれのクロックツリーキャパシタンスを充電するためにそれぞれのＰＦＥＴをオンにし、それぞれのクロックツリーキャパシタンスを放電するためにそれぞれのＮＦＥＴをオンにする。上記の例で考察されているＰＦＥＴドライバのいくつかまたはすべては、インバータのＰＦＥＴに対応することができ、上記の例で考察されているＮＦＥＴドライバのいくつかまたはすべては、インバータのＮＦＥＴに対応することができる。したがって、インバータのＰＦＥＴは、それぞれのキャパシタンスを（たとえば、ＶHに）充電するスイッチとして作用することができ、インバータのＮＦＥＴは、それぞれのキャパシタンスを（たとえば、ＶLに）放電するスイッチとして作用することができる。
【００４１】
[0059]キャパシタＣのキャパシタンスは、１クロックサイクルあたりに低電力電源の蓄積キャパシタＣSに放電される電荷の量が、１クロックサイクルあたりに負荷１１４０によって消費される電荷の量をほぼ補充するように調整され得る。これを行うために、キャパシタＣは、クロックツリーからのキャパシタと並列に結合された可変キャパシタ（図示せず）を含むことができる。可変キャパシタのキャパシタンスは、所望の低電圧を維持するために、１クロックサイクルあたりに低電力電源の蓄積キャパシタＣSに放電される電荷の量が、１クロックサイクルあたりに負荷１１４０によって消費される電荷の量をほぼ補充するように調整され得る。クロックツリーのキャパシタンスが低電圧電源のための十分な電荷を提供することができない場合、１つまたは複数の追加のキャパシタが、キャパシタＣに追加され得る。図１１に示されているＤＣ−ＤＣコンバータは、単なる例示であり、ＤＣ−ＤＣコンバータは、他の構成を使用して実現され得ることが理解されるべきである。
【００４２】
[0060]サブスレッショルド電圧でデータ経路／ロジックを動作することは、スレッショルド電圧よりも上で動作することと比較して、大量の電力を節約する。しかしながら、クロッキングは、上記で考察されているように信頼できない。本開示の実施形態は、上記で考察されているタイミングの問題を解決するサブスレッショルドデータ経路／ロジックと共に高電圧クロックを使用する。しかしながら、クロックを高電圧で実行することは、より多くの電力を消費する。高電圧クロックによって消費される追加の電力の一部は、図１１に例示され、上記で考察されているように回収され、データ経路／ロジックにサブスレッショルド電圧を提供するために使用される。結果は、上記で考察されているタイミングの問題のない、非常に電力効率的な解決策である。
【００４３】
[0061]電力消費は、低電力電源電圧ＶLを低減することによって低減され得る。しかしながら、ＶLが過度に低減された場合、システムは、適切に機能することを停止する。たとえば、フロップがデータ信号の論理値を適切にラッチするために、データ信号は、データ信号においてクロックするためにフロップによって使用されるクロックエッジの前の時間の期間（セットアップ時間と呼ばれる）中、安定である必要がある。しかしながら、ＶLが低減されるにつれて、データ経路に対応する伝搬遅延は、増加する。これは、ＶLが低減されたとき、データ経路内のロジック（たとえば、バッファ）の速度が遅くなるためである。最終的に、伝搬遅延は、データ信号がセットアップ時間条件を満たすために時間内にフロップにおける安定した値に安定しない点まで増加する。結果として、セットアップ違反が生じ、フロップは、準安定状態に入る可能性がある。したがって、電力消費は、低電力電源電圧ＶLを、適切に機能するためにシステムによって必要とされる最低電圧（最低動作電圧）に低減することによって最小化され得る。
【００４４】
[0062]図１２は、低電力電源電圧ＶLを、所与のクロック周波数におけるセットアップ違反を防止するためにシステムによって必要とされる最低電圧の近くに、またはその最低電圧に調整するための、一実施形態による同調回路１２０５を示す。同調回路１２０５は、第１の試験ユニット１２０８−１を備える。試験ユニット１２０８−１は、通常のフロップ１２１０と、試験フロップ１２２０と、ＸＯＲゲート１２５０とを備える。通常のフロップ１２１０は、システム内のデータ信号をラッチし、システム内の計算ロジックにラッチされたデータを出力するために使用されるフロップである。試験フロップ１２２０（シャドウフロップ）は、以下にさらに考察されているように、セットアップ違反を回避するために通常のフロップ１２１０によって必要とされる最低ＶLを近似するために使用され得る。試験フロップ１２２０および通常のフロップ１２１０は、試験フロップ１２２０が通常のフロップ１２１０を真似るように同じ回路を使用して実現され得る。
【００４５】
[0063]試験フロップ１２２０および通常のフロップ１２１０は、同じデータ経路１２３５の端部に結合される。結果として、試験フロップ１２２０および通常のフロップ１２１０におけるデータ信号のタイミングは、ほぼ同じである。試験フロップ１２２０および通常のフロップ１２１０のクロック入力は、クロック経路１２２５に沿った異なる点に結合され、クロック経路１２２５上のクロック信号は、試験フロップ１２２０と比較して通常のフロップ１２１０に到達する前に遅延要素１２２７を介して伝播しなければならない。結果として、試験フロップ１２２０は、通常のフロップ１２１０によって受信されるよりも以前のクロック信号のバージョンを受信する。より以前のクロック信号のバージョンは、遅延要素１２２７の時間遅延とほぼ等しい量だけ進んでいる。
【００４６】
[0064]通常のフロップ１２１０の出力は、ＸＯＲゲート１２５０の第１の入力に結合され、試験フロップ１２２０の出力は、ＸＯＲゲート１２５０の第２の入力に結合されている。通常のフロップ１２１０の出力は、また、計算ロジックに結合されている。ＸＯＲゲート１２５０は、通常のフロップ１２１０および試験フロップ１２２０の出力が一致したとき、論理ゼロを出力する。これは、両方のフロップ１２１０および１２２０が適切に動作していることを示すことができる。ＸＯＲゲート１２５０は、通常のフロップ１２１０および試験フロップ１２２０の出力が一致しないとき、論理ゼロを出力する。これは、以下にさらに考察されているように、セットアップ違反が試験フロップ１２２０で発生したことを示すことができる。
【００４７】
[0065]通常のフロップ１２１０が適切に動作する最低ＶLを決定するために、ＸＯＲゲート１２５０の出力は、ＶLが低減されながら監視され得る。最初は、ＸＯＲゲート１２５０の出力は、両方のフロップ１２１０および１２２０が適切に動作していることを示す論理ゼロであってもよい。ＶLが低減されるにつれて、データ経路１２３５の伝搬遅延は、増大する。特定の時点で、セットアップ違反が、試験フロップ１２２０に生じ始めることになるが、通常のフロップ１２１０には生じ始めない。これは、試験フロップ１２２０が、通常のフロップ１２１０によって使用されるクロック信号のより以前のバージョンを使用してデータ信号をクロックするためである。したがって、試験フロップ１２２０は、セットアップ違反を経験し始める可能性があるが、通常のフロップ１２１０は、依然として適切に動作していることができる。しかしながら、これは、通常のフロップ１２１０も、ＶLがそれ以上低減された場合にセットアップ違反を経験し始めることになることを示す可能性がある。したがって、試験フロップ１２２０がセットアップ違反を経験し始める電圧は、セットアップ違反を防止するために通常のフロップ１２１０によって必要とされる最低の低電力電源電圧ＶLの近似として使用され得る。
【００４８】
[0066]試験フロップ１２２０がセットアップ違反を経験し始めたとき、試験フロップ１２２０および通常のフロップ１２１０の出力は、一致しなくなり、ＸＯＲゲート１２５０は、論理１を出力する。したがって、ＸＯＲゲート１２５０が論理１を出力する電圧は、セットアップ違反を防止するために通常のフロップ１２１０によって必要とされる最低の低電力電源電圧ＶLの近似として使用され得る。
【００４９】
[0067]図１２に示されているように、同調回路１２０５は、複数の試験ユニット１２０８−１〜１２０８−Ｎを含むことができ、各試験ユニットは、システム内の通常のフロップと対にされた試験フロップと、それぞれの試験フロップおよび通常のフロップの出力に結合されたＸＯＲゲートとを備える。試験ユニット１２０８−１〜１２０８−Ｎの各々は、試験ユニット１２０８−１に関して図１２に示されている回路を使用して実現され得る。説明の容易さのために、試験ユニット１２０８−２および１２０８−ＮのＸＯＲゲートのみが、図１２に示されている。動作時には、各試験ユニット１２０８−１〜１２０８−Ｎは、それぞれの試験フロップおよび通常のフロップの出力が一致したとき、ゼロを出力することができ、それぞれの試験フロップおよび通常のフロップの出力が一致しないとき、１を出力することができる。
【００５０】
[0068]試験ユニット１２０８−１〜１２０８−Ｎは、チップにおけるプロセス−電圧−温度（ＰＶＴ）変動により異なる伝搬遅延を経験する可能性があるチップの異なる領域を試験するために、チップ上に分散され得る。試験ユニット１２０８−１および１２０８−Ｎは、異なるデータ経路および／または異なる数のクロックバッファを有することができる。
【００５１】
[0069]同調回路１２０５は、さらに、エンコーダ１２６０と電圧調整器１２７０とを備えることができる。試験ユニット１２０８−１〜１２０８−Ｎの出力は、エンコーダ１２６０に結合されている。エンコーダ１２６０は、論理１を出力する試験ユニット１２０８−１〜１２０８−Ｎの数をカウントし、電圧調整器１２７０にカウント値を出力するように構成され得る。電圧調整器１２７０は、最低低電力電源電圧ＶLを決定するためにカウント値を使用することができる。たとえば、電圧調整器１２７０は、カウント値を監視しながら、ＶLを徐々に低減することができる。電圧調整器１２７０は、カウント値がしきい値に到達したとき、ＶLを低減することを停止することができる。電圧調整器１２７０は、次いで、カウント値を監視し続けることができる。カウント値が（特定の時間期間の間に）しきい値を超えて上昇する場合、電圧調整器１２７０は、カウント値がしきい値に再び低下するまで、ＶLを上昇させることができる。この文脈では、しきい値は、（たとえば、セットアップ違反による）特定の誤り率に対応し、トランジスタのしきい値電圧と混同されるべきではない。
【００５２】
[0070]電圧調整器１２７０は、様々な技術を使用して低電力電源電圧ＶLを調整することができる。たとえば、ＶLがＬＤＯレギュレータによって提供されるとき、電圧調整器１２７０は、ＬＤＯに入力される基準電圧Ｖｒｅｆを調整することによってＶLを調整することができる。ＶLがＤＣ−ＤＣコンバータ（たとえば、ＤＣ−ＤＣコンバータ１１０５）によって提供されるとき、電圧調整器１２７０は、ＤＣ−ＤＣコンバータのキャパシタ（たとえば、キャパシタＣ）のキャパシタンスを調整することによってＶLを調整することができる。たとえば、電圧調整器１２７０は、キャパシタンスを低減することによってＶLを低下させることができ、キャパシタンスを増大させることによってＶLを上昇させることができる。この例では、ＤＣ−ＤＣコンバータのキャパシタは、キャパシタンスを調整するための可変キャパシタを含むことができる。ＤＣ−ＤＣコンバータのキャパシタは、また、（たとえば、可変キャパシタと並列に結合された）１つまたは複数の固定キャパシタを備えることができる。
【００５３】
[0071]一実施形態では、可変キャパシタは、複数の個々のキャパシタと、可変キャパシタのキャパシタンスを設定するキャパシタバンクの内外に個々のキャパシタを独立に切り替えるための複数のスイッチとを備えることができる。この実施形態では、電圧調整器１２７０は、所望のキャパシタンスを達成するために、スイッチを使用してキャパシタバンク内に１つまたは複数の個々のキャパシタを切り替えることによって、可変キャパシタのキャパシタンスを調整することができる。それぞれのスイッチによってキャパシタバンク内に切り替えられた個々のキャパシタは、可変キャパシタのキャパシタンスに寄与し、それぞれのスイッチによってキャパシタバンク外に切り替えられた個々のスイッチは、可変キャパシタのキャパシタンスに寄与しない。
【００５４】
[0072]低電力電源電圧ＶLを調整するための方法は、ここで、本開示の一実施形態に従って説明されることになる。まず、クロック周波数は、所望の作業負荷を満たすように設定され得る。作業負荷は、対応するシステムの特定の用途に依存し得る。たとえば、医療デバイス内のシステムに関して、作業負荷は、医療デバイス（たとえば、ペースメーカ）が患者の心拍数を監視する頻度に依存し得る。ユーザ入力がユーザインターフェース（たとえば、キーパッドまたはタッチスクリーン）で検出されたとき、コンピューティングデバイスを目覚めさせるように構成されたシステムに関して、作業負荷は、システムがユーザ入力についてユーザインターフェースをチェックする頻度に依存し得る。
【００５５】
[0073]クロック周波数が設定された後、低電力電源電圧ＶLは、そのクロック周波数のための最低動作電圧に調整され得る。これは、たとえば、同調回路１２０５を使用して行われ得る。この例では、電圧調整器１２７０は、エンコーダ１２６０からのカウント値を監視しながら、低電力電源電圧ＶLを徐々に低減することができ、カウント値がしきい値に到達したとき、低電力電源電圧ＶLを低減することを停止することができる。
【００５６】
[0074]一実施形態では、メモリ（たとえば、ＳＲＡＭおよび／またはＤＲＡＭ）は、高電圧クロック信号２１０の（ＶHとＶLとの間の）電圧差の間で給電され得る。電圧差は、メモリがより高速で動作することを可能にする、メモリ内のトランジスタのしきい値電圧よりも上であってよい。この実施形態では、メモリ内の１つまたは複数のＮＦＥＴは、漏れ電流を低減するためにバックバイアスされ得る。たとえば、ＮＦＥＴは、ＮＦＥＴのボディをグランドに結ぶことによってバックバイアスされ得る。これは、ＮＦＥＴの漏れ電流を低減するＶLのソース−ボディ間バイアスを作成する。
【００５７】
[0075]低電圧ＶLは、上記で開示されている例ではしきい値電圧未満であるものとして説明されているが、低電圧ＶLは、また、ほぼしきい値電圧であってもよく、その場合には、トランジスタは、サブスレッショルド領域付近で動作することが理解されるべきである。これは、サブスレッショルド領域でトランジスタを動作することによって達成され得るほど大きくはないが、電力の節約を依然として提供することができる。本明細書で使用される場合、トランジスタのしきい値電圧は、トランジスタが強反転領域に入るゲート電圧を指すことができる。
【００５８】
[0076]図１３は、クロック経路および／またはデータ経路内のバッファとして使用され得る例示的な相補的な対のインバータ１３００を示す。相補的な対のインバータ１３００は、ＰＦＥＴ１３１０とＮＦＥＴ１３２０とを備える。ＰＦＥＴ１３１０のソースは、電源たとえば、ＶHまたはＶLに結合され、ＮＦＥＴ１３２０のソースは、グランドまたはＶLに結合され、ＰＦＥＴ１３１０およびＮＦＥＴ１３２０のドレインは、インバータ１３００の出力に結合され、ＰＦＥＴ１３１０およびＮＦＥＴ１３２０のゲートは、インバータ１３００の入力に結合されている。
【００５９】
[0077]インバータ１３００がクロックツリーインバータのために使用されるとき、ＰＦＥＴ１３１０のソースは、ＶHに結合され得、ＮＦＥＴ１３２０のソースは、低電力電源に結合され得る。インバータ１３００がハイに駆動されたとき、ＰＦＥＴ１３１０は、オンになり、それぞれのキャパシタンスをＶHに充電し、インバータがローに駆動されたとき、ＮＦＥＴ１３２０は、オンになり、それぞれのキャパシタンスを低電力電源に放電し、それによって、電荷を低電力電源にダンプする。この例では、ＰＦＥＴ１３１０は、スイッチ１１１０として作用することができ、ＮＦＥＴ１３２０は、スイッチ１１２０として作用することができる。
【００６０】
[0078]図１４は、バッファとして使用され得る別の例示的なインバータ１４００を示す。インバータ１４００は、図１３中の相補的な対のインバータ１３００と同様であり、さらに、ＰＦＥＴ１３１０のドレインとインバータの出力との間に結合された共通ゲートＰＦＥＴ１４１０と、インバータの出力とＮＦＥＴ１３２０のドレインとの間に結合された共通ゲートＮＦＥＴ１４２０とを含む。共通ゲートＰＦＥＴ１４１０のゲートは、直流電圧Ｖb1によってバイアスされ、共通ゲートＮＦＥＴ１４２０のゲートは、直流電圧Ｖb2によってバイアスされる。
【００６１】
[0079]図１５は、本開示の一実施形態による低電力動作のための方法１５００を示すフローチャートである。
【００６２】
[0080]ステップ１５１０では、クロック信号は、複数のトランジスタを備えるクロック経路を介してフロップに送信され、ここで、クロック信号は、クロック経路内のトランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する。たとえば、クロック信号（たとえば、クロック信号１１０／２１０）は、クロック源（たとえば、クロック源１２０／２２０）によって生成され得る。クロック経路（たとえば、クロック経路１２５／２２５）は、トランジスタ（たとえば、トランジスタ１３１０および１３２０）を備えるバッファ（たとえば、インバータ）を含むことができ、ここで、クロック信号のハイ状態は、クロック経路内のトランジスタのしきい値電圧を超える高電圧（たとえば、ＶH）に対応する。
【００６３】
[0081]ステップ１５２０では、データ信号は、複数のトランジスタを備えるデータ経路を介してフロップに送信され、ここで、データ信号は、データ経路内のトランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する。たとえば、データ信号（たとえば、信号２１２）は、データ源（たとえば、データ源１３０）によって生成され得る。データ経路（たとえば、データ経路１３５）は、トランジスタ（たとえば、トランジスタ１３１０および１３２０）を備えるバッファ（たとえば、インバータ）を含むことができ、ここで、データ信号のハイ状態は、データ経路内のトランジスタのしきい値電圧未満の低電圧（たとえば、ＶL）に対応する。これは、データ経路内のトランジスタが、電力消費を低減するためにサブスレッショルド領域で動作することを可能にする。ステップ１５２０における複数のトランジスタは、必ずしもデータ経路内のトランジスタのすべてではないことが理解されるべきである。
【００６４】
[0082]ステップ１５３０では、データ信号は、クロック信号を使用してフロップでラッチされる。たとえば、フロップ（たとえば、フロップ１５０）は、クロック信号の立ち上がりおよび／または立ち下がりエッジでデータ信号からのデータ値をラッチすることができる。
【００６５】
[0083]図１６は、本開示の一実施形態による電圧を調整するための方法１６００を示すフローチャートである。
【００６６】
[0084]ステップ１６１０では、データ信号は、データ経路を介して第１および第２のフロップに送信される。たとえば、データ信号（たとえば、データ信号２１２）は、調整されている電圧によって給電されるバッファ（たとえば、インバータ）を備えるデータ経路（たとえば、データ経路１２３５）を介して送信され得る。
【００６７】
[0085]ステップ１６２０では、データ信号は、クロック信号を使用して第１のフロップでラッチされる。ステップ１６３０では、データ信号はクロック信号の遅延されたバージョンを使用して第２のフロップでラッチされる。たとえば、第２のフロップ（たとえば、フロップ１２１０）でのクロック信号は、遅延要素（たとえば、遅延要素１２２７）によって、第１のフロップ（たとえば、フロップ１２２０）でのクロック信号に対して遅延され得る。同等に、第１のフロップ（たとえば、１２２０）でのクロック信号は、第２のフロップ（たとえば、１２１０）でのクロック信号の以前のバージョンであると言われ得る。
【００６８】
[0086]ステップ１６４０では、第１および第２のフロップの出力間の不一致が検出される。たとえば、第１および第２のフロップ（たとえば、フロップ１２１０および１２２０）の出力間の不一致は、第１および第２のフロップの出力をＸＯＲゲート（たとえば、ＸＯＲゲート１２５０）に結合することによって検出され得る。ＸＯＲゲートは、出力が一致したとき、論理ゼロを出力し、出力が一致しないとき、論理１を出力する。したがって、この例では、論理１がＸＯＲゲートから出力されたとき、不一致が検出される。
【００６９】
[0087]ステップ１６５０では、電圧は、検出された不一致に基づいて調整される。一実施形態では、チップは、第１および第２のフロップを含む複数のフロップ対を備え、ここで、ステップ１６１０〜１６４０は、フロップ対の各々で実行され得る。この実施形態では、フロップ対の中で検出された不一致の数は、カウント値を生成するためにカウントされ得、電圧は、カウント値に基づいて調整され得る。たとえば、電圧は、カウント値がしきい値未満である場合、低減され得る。
【００７０】
[0088]本開示の先の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている一般的な原理は、本開示の要旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明されている例に限定されることを意図されておらず、本明細書で開示されている原理と新規な特徴と一致する最も広い範囲を与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロック信号を伝搬するためのクロック経路と、ここにおいて、前記クロック経路は、複数のトランジスタを含む、
前記クロック信号を生成するように構成されたクロック源と、ここにおいて、前記クロック信号は、前記クロック経路内の前記トランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する、
データ信号を伝搬するためのデータ経路と、ここにおいて、前記データ経路は、複数のトランジスタを含む、
前記データ信号を生成するように構成されたデータ源と、ここにおいて、前記データ信号は、前記データ経路内の前記トランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する、
前記クロック経路から前記クロック信号を受信し、前記データ経路から前記データ信号を受信し、前記クロック信号を使用して前記データ信号をラッチするように構成されたフロップと
を備える、低電力デバイス。
［Ｃ２］
前記クロック信号が、ほぼ前記高電圧と前記低電圧との間で電圧スイングを有する、Ｃ１に記載の低電力デバイス。
［Ｃ３］
前記クロック経路と前記フロップとの間に結合され、変換されたクロック信号を生成するために、前記クロック経路からの前記クロック信号の前記電圧スイングを変換するように構成された変換器をさらに備え、前記フロップが、前記変換されたクロック信号を使用して前記データ信号をラッチする、Ｃ２に記載の低電力デバイス。
［Ｃ４］
前記変換器が、前記クロック信号の前記電圧スイングを大きくするように構成されている、Ｃ３に記載の低電力デバイス。
［Ｃ５］
前記フロップが、前記低電圧によって給電される複数のトランジスタを備える、Ｃ１に記載の低電力デバイス。
［Ｃ６］
低電力電源で前記高電圧を前記低電圧に変換するためのスイッチドキャパシタＤＣ−ＤＣコンバータをさらに備え、前記低電力電源が、前記データ経路内の前記トランジスタに給電するために使用される、Ｃ１に記載の低電力デバイス。
［Ｃ７］
前記スイッチドキャパシタＤＣ−ＤＣコンバータが、
キャパシタと、
交互に、前記キャパシタを充電し、前記キャパシタを前記低電力電源に放電するように構成された複数のスイッチと
を備える、Ｃ６に記載の低電力デバイス。
［Ｃ８］
前記キャパシタが、前記クロック経路からのキャパシタンスを含む、Ｃ７に記載の低電力デバイス。
［Ｃ９］
前記複数のスイッチが、ほぼ前記高電圧の電圧を有する高電力電源に前記キャパシタの端子を結合することによって、前記キャパシタを充電するように構成されている、Ｃ７に記載の低電力デバイス。
［Ｃ１０］
前記複数のスイッチが、前記低電力電源に前記キャパシタの前記端子を結合することによって、前記キャパシタを放電するように構成されている、Ｃ９に記載の低電力デバイス。
［Ｃ１１］
複数のトランジスタを備えるクロック経路を介してフロップにクロック信号を送信することと、ここにおいて、前記クロック信号は、前記クロック経路内の前記トランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する、
複数のトランジスタを備えるデータ経路を介して前記フロップにデータ信号を送信することと、ここにおいて、前記データ信号は、前記データ経路内の前記トランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する、
前記クロック信号を使用して前記フロップで前記データ信号をラッチすることと
を備える、低電力動作のための方法。
［Ｃ１２］
前記クロック信号が、ほぼ前記高電圧と前記低電圧との間で電圧スイングを有する、Ｃ１１に記載の方法。
［Ｃ１３］
変換されたクロック信号を生成するために、前記クロック信号の前記電圧スイングを変換することをさらに備え、前記データ信号が、前記変換されたクロック信号を使用して前記フロップでラッチされる、Ｃ１２に記載の方法。
［Ｃ１４］
前記クロック信号の前記電圧スイングを変換することが、前記クロック信号の前記電圧スイングを大きくすることを備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記低電圧で前記フロップ内の複数のトランジスタに給電することをさらに備える、Ｃ１１に記載の方法。
［Ｃ１６］
低電力電源で前記高電圧を前記低電圧に変換することと、
前記低電力電源を使用して前記データ経路内の前記複数のトランジスタに給電することと
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１７］
前記高電圧を前記低電圧に変換することが、交互に、キャパシタを充電し、前記キャパシタを前記低電力電源に放電することを備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記キャパシタが、前記クロック経路からのキャパシタンスを含む、Ｃ１７に記載の方法。
［Ｃ１９］
前記キャパシタを充電することが、ほぼ前記高電圧の電圧を有する高電力電源に前記キャパシタの端子を結合することを備える、Ｃ１７に記載の方法。
［Ｃ２０］
前記キャパシタを放電することが、前記低電力電源に前記キャパシタの端子を結合することを備える、Ｃ１９に記載の方法。
［Ｃ２１］
データ信号を伝搬するためのデータ経路と、
前記データ経路から前記データ信号を受信し、クロック信号を受信し、前記クロック信号を使用して前記データ信号をラッチするように構成された第１のフロップと、
前記データ経路から前記データ信号を受信し、前記クロック信号の遅延されたバージョンを受信し、前記クロック信号の前記遅延されたバージョンを使用して前記データ信号をラッチするように構成された第２のフロップと、
前記第１および第２のフロップの出力間の不一致を検出するように構成された回路と、
前記検出された不一致に基づいて前記電圧を調整するように構成された電圧調整器と
を備える、電圧を調整するためのデバイス。
［Ｃ２２］
前記データ経路が、複数のトランジスタを備え、前記電圧が、前記データ経路内の前記トランジスタに給電するために使用される、Ｃ２１に記載のデバイス。
［Ｃ２３］
前記電圧が、前記データ経路内の前記トランジスタのしきい値電圧未満である、Ｃ２２に記載のデバイス。
［Ｃ２４］
前記回路が、前記第１および第２のフロップを含む複数のフロップ対に関する検出された不一致を受信し、カウント値を生成するために前記受信された不一致の数をカウントするように構成されており、前記電圧調整器が、前記カウント値に基づいて前記電圧を調整するように構成されている、Ｃ２１に記載のデバイス。
［Ｃ２５］
前記電圧調整器が、前記カウント値がしきい値未満である場合、前記電圧を低減するように構成されている、Ｃ２４に記載のデバイス。
［Ｃ２６］
データ経路を介して第１および第２のフロップにデータ信号を送信することと、
クロック信号を使用して前記第１のフロップで前記データ信号をラッチすることと、
前記クロック信号の遅延されたバージョンを使用して前記第２のフロップで前記データ信号をラッチすることと、
前記第１および第２のフロップの出力間の不一致を検出することと、
前記検出された不一致に基づいて前記電圧を調整することと
を備える、電圧を調整するための方法。
［Ｃ２７］
前記データ経路が、複数のトランジスタを備え、前記電圧で前記データ経路内の前記トランジスタに給電することをさらに備える、Ｃ２６に記載の方法。
［Ｃ２８］
前記電圧が、前記データ経路内の前記トランジスタのしきい値電圧未満である、Ｃ２７に記載の方法。
［Ｃ２９］
前記第１および第２のフロップを含む複数のフロップ対に関する不一致を受信することと、
カウント値を生成するために前記受信された不一致の数をカウントすることと
をさらに備え、前記電圧を調整することが、前記カウント値に基づいて前記電圧を調整することを備える、Ｃ２６に記載の方法。
［Ｃ３０］
前記電圧を調整することが、前記カウント値がしきい値未満である場合、前記電圧を低減することを備える、Ｃ２９に記載の方法。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成30年1月5日(2018.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧を調整するためのデバイスであって、
データ信号を伝搬するためのデータ経路と、ここにおいて、データ経路は、複数のトランジスタを備え、前記電圧は、前記データ経路における前記トランジスタに給電するために使用される、
前記データ経路から前記データ信号を受信し、クロック信号を受信し、前記クロック信号を使用して前記データ信号をラッチするように構成された第１のフロップと、
前記データ経路から前記データ信号を受信し、前記クロック信号の遅延されたバージョンを受信し、前記クロック信号の前記遅延されたバージョンを使用して前記データ信号をラッチするように構成された第２のフロップと、
前記第１および第２のフロップの出力間の不一致を検出するように構成された回路と、
前記検出された不一致に基づいて前記電圧を調整するように構成された電圧調整器と、
を備える、デバイス。
【請求項２】
前記電圧は、前記データ経路内の前記トランジスタのしきい値電圧未満である、請求項１に記載のデバイス。
【請求項３】
前記回路が、前記第１および第２のフロップを含む複数のフロップ対に関する検出された不一致を受信し、カウント値を生成するために前記受信された不一致の数をカウントするように構成されており、前記電圧調整器が、前記カウント値に基づいて前記電圧を調整するように構成されている、請求項１に記載のデバイス。
【請求項４】
前記電圧調整器が、前記カウント値がしきい値未満である場合、前記電圧を低減するように構成されている、請求項３に記載のデバイス。
【請求項５】
電圧を調整するための方法であって、
データ経路を介して第１および第２のフロップにデータ信号を送信することと、ここにおいて、前記データ経路は、複数のトランジスタを備える、
前記電圧で前記データ経路内の前記トランジスタに給電することと、
クロック信号を使用して前記第１のフロップで前記データ信号をラッチすることと、
前記クロック信号の遅延されたバージョンを使用して前記第２のフロップで前記データ信号をラッチすることと、
前記第１および第２のフロップの出力間の不一致を検出することと、
前記検出された不一致に基づいて前記電圧を調整することと
を備える、方法。
【請求項６】
前記電圧は、前記データ経路内の前記トランジスタのしきい値電圧未満である、請求項５に記載の方法。
【請求項７】
前記第１および第２のフロップを含む複数のフロップ対に関する不一致を受信することと、
カウント値を生成するために前記受信された不一致の数をカウントすることと、ここにおいて、前記電圧を調整することが、前記カウント値に基づいて前記電圧を調整することを備える、
をさらに備える、請求項５に記載の方法。
【請求項８】
前記電圧を調整することが、前記カウント値がしきい値未満である場合、前記電圧を低減することを備える、請求項７に記載の方法。