(57)【要約】【課題】固体撮像素子の素子特性の悪化や歩留まりの悪化を防止しつつ、層内レンズを設けたことに起因する素子全体としての集光特性悪化を抑制する。【解決手段】複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、前記半導体基板の上に複数の層を積層して形成された積層体と、を備え、前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、固体撮像素子。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、
前記半導体基板の上に複数の層を積層して形成された積層体と、
を備え、
前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、
前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、固体撮像素子。
【請求項２】
前記構造体は、前記層内レンズ層において、前記撮像素子領域の外の略全体に設けられている、請求項１に記載の固体撮像素子。
【請求項３】
前記構造体は、前記層内レンズ層の下層に位置合わせマークが設けられている部位には設けられていない、請求項１に記載の固体撮像素子。
【請求項４】
前記構造体は、本固体撮像素子のスクライブ切断面に当該構造体の断面が現れない位置に設けられている、請求項１に記載の固体撮像素子。
【請求項５】
前記構造体は、前記層内レンズと略同じ形状である、請求項１に記載の固体撮像素子。
【請求項６】
前記構造体は、前記層内レンズと異なる形状である、請求項１に記載の固体撮像素子。
【請求項７】
前記構造体は、前記層内レンズ層において、前記層内レンズと略同等のピッチで設けられている、請求項１に記載の固体撮像素子。
【請求項８】
前記構造体は、前記層内レンズ層において、前記層内レンズと異なるピッチで設けられている、請求項１に記載の固体撮像素子。
【請求項９】
固体撮像素子と、前記固体撮像素子からの信号を処理する信号処理回路と、を備える撮像装置であって、
前記固体撮像素子は、複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、前記半導体基板の上に複数の層を積層して形成された積層体と、を備え、
前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、
前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、撮像装置。
【請求項１０】
半導体基板の撮像素子領域内に複数の光電変換素子を二次元配列上に形成する第一工程と、
前記半導体基板の上に複数の層を積層して形成する第二工程と、を含み、
前記第二工程は、前記光電変換素子のそれぞれに対応する位置に層内レンズを有する層内レンズ層を形成する工程と、前記層内レンズ層の上に表面略平坦な平坦化層を形成する工程と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置にオンチップレンズを有するオンチップレンズ層を形成する工程と、を含み、
前記層内レンズ層を形成する工程においては、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を形成する、固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、撮像装置、及び固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラ等に搭載される固体撮像素子は、画素の微細化に伴い小型化・多画素化が進んでいる。このため、各画素の光電変換部の面積が縮小する傾向が強く、１つの光電変換部へ入射する光の総量自体が従来に比べて減少しているため、光電変換部へ入射する光を無駄なく光電変換部へ導いて光電変換できるようにすることが撮像素子の感度を維持・向上するために不可欠である。
【０００３】
そこで、各画素に入射する光を光電変換素子まで効率良く導く集光効率を改善するべく、従来設けられていたオンチップレンズの下層（オンチップレンズの層とフォトダイオードを有する半導体基板との間）に層内レンズ（インナーレンズとも言う。）を形成した複数レンズ構造が固体撮像素子の主流になってきている（例えば特許文献１参照）。
【０００４】
層内レンズは、その周囲の材質に比べて屈折率の値が大きい透明材料で形成される。層内レンズを設けることで感度向上の効果はもちろん、光電変換部の表面に形成される遮光部の周辺に当っていた光を層内レンズが光電変換部の中央付近に集める結果、フレアの原因となる迷光を減少させる効果もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０２９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
層内レンズの上層には従来設けていたものと同様のカラーフィルタやオンチップレンズを積層するため、層内レンズの直上は平坦化膜を設けて表面を平坦化した上で、カラーフィルタやオンチップレンズの積層を行う。具体的には、層内レンズの基部に対する積層高さが層内レンズより高くなる程度の厚みで層内レンズの上に酸化膜を積層し、この酸化膜の表面をＣＭＰ（化学的機械研磨）等の手法で研磨・研削し、酸化膜表面の凹凸を解消する平坦化処理を行う。
【０００７】
しかしながら、層内レンズを有する撮像素子領域と、層内レンズを有さない領域（例えば、周辺回路領域、スクライブ領域、等）と、の境界付近において、平坦化膜の表面の段差を完全に解消することが難しく、一般的な平坦化処理では撮像素子領域の境界を挟んで撮像素子領域内から領域外へ向けて下り傾斜状の段差が残存してしまう。
【０００８】
この下り傾斜状の段差は、光電変換部のある撮像素子領域の内側まで延びる傾斜となる可能性がある。このため、撮像素子領域の境界付近のオンチップレンズは下り傾斜状の段差の上に形成される一方、撮像素子領域の中央部のオンチップレンズは下り傾斜状の段差のない部位に形成されるため、同じ撮像素子領域内に形成されるオンチップレンズの間で集光特性にばらつきが生じる。すなわち、オンチップレンズは、通常、このような段差が無いことを前提に設計されており、傾斜の上に設けたオンチップレンズを通る入射光のピントが設計からずれてしまい、チップ特性が悪化する可能性がある。
【０００９】
むろん、酸化膜の積層量を増やして酸化膜厚を大きくし、平坦化処理で研磨・研削する厚みを増やせば段差を緩和できる可能性がある。しかし、酸化膜厚を大きくすると酸化膜厚のばらつき、研磨量のばらつきも増加するため、チップ間の集光特性ばらつきが悪化する可能性がある。また、酸化膜の積層厚を増やすと研磨・研削量も増加し、一連の平坦化処理中に発生する成膜ダストが増加して成膜チャンバー内の堆積物が増大し、装置内壁から撮像素子の表面に成膜ダストが落下・付着して歩留りを悪化させる可能性が高まる。また、撮像素子の表面に落下・付着した成膜ダストの上から研磨するとスクラッチの原因にもなる。また、酸化膜の積層厚を増やして研磨・研削量を増やすと、処理時間の増大、装置負荷の増大のデメリットもある。
【００１０】
本技術は、前記課題に鑑みてなされたもので、固体撮像素子の素子特性の悪化や歩留まりの悪化を防止しつつ、層内レンズを設けたことに起因する素子全体としての集光特性の悪化を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
本技術の態様の１つは、複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、前記半導体基板の上に複数の層を積層して形成された積層体と、を備え、前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、固体撮像素子である。
【００１２】
また、本技術の態様の１つは、固体撮像素子と、前記固体撮像素子からの信号を処理する信号処理回路と、を備える撮像装置であって、前記固体撮像素子は、複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、前記半導体基板の上に複数の層を積層して形成された積層体と、を備え、前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、撮像装置である。
【００１３】
また、本技術の態様の１つは、半導体基板の撮像素子領域内に複数の光電変換素子を二次元配列上に形成する第一工程と、前記半導体基板の上に複数の層を積層して形成する第二工程と、を含み、前記第二工程は、前記光電変換素子のそれぞれに対応する位置に層内レンズを有する層内レンズ層を形成する工程と、前記層内レンズ層の上に表面略平坦な平坦化層を形成する工程と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置にオンチップレンズを有するオンチップレンズ層を形成する工程と、を含み、前記層内レンズ層を形成する工程においては、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を形成する、固体撮像素子の製造方法である。
【００１４】
なお、以上説明した固体撮像素子や撮像装置は、他の機器やシステムに組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、上述した固体撮像素子の製造方法は、他の方法の一環として実施されたり、各工程に対応する手段を備えた固体撮像素子の製造装置や製造システムを制御する制御プログラム、該制御プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１５】
本技術によれば、固体撮像素子において、素子特性の悪化や歩留まりの悪化を防止しつつ、層内レンズを設けたことに起因するオンチップレンズの集光特性ばらつきの発生を抑制することことができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る固体撮像素子の平面的構成を示す図である。
【図２】図１に示すＸ−Ｘ断面に沿う切断面の要部を模式的に示した図である。
【図３】層内レンズの突起形状を示す図である。
【図４】構造体の突起形状の一例を示す図である。
【図５】構造体の突起形状の他の例を示す図である。
【図６】構造体の突起形状の他の例を示す図である。
【図７】構造体の突起形状の他の例を示す図である。
【図８】構造体の突起形状の他の例を示す図である。
【図９】構造体の突起形状の他の例を示す図である。
【図１０】構造体の配列の一例を示す図である。
【図１１】構造体の配列の他の例を示す図である。
【図１２】構造体の配列の他の例を示す図である。
【図１３】構造体の配列の他の例を示す図である。
【図１４】構造体の配列の他の例を示す図である。
【図１５】構造体の配列の他の例を示す図である。
【図１６】構造体の配列の他の例を示す図である。
【図１７】固体撮像素子の縁部付近における構造体の形成範囲を説明する図である。
【図１８】撮像素子領域以外の部位で構造体を設けない部位を説明するための図である。
【図１９】固体撮像素子の電気的構成を示すブロック図である。
【図２０】画素の回路構成を説明する図である。
【図２１】ＡＤ変換部の構成を示す図である。
【図２２】固体撮像素子の製造方法の１例を示す図である。
【図２３】固体撮像素子の製造方法の１例を示す図である。
【図２４】固体撮像素子の製造方法の１例を示す図である。
【図２５】固体撮像素子の製造方法の１例を示す図である。
【図２６】固体撮像素子の製造方法の１例を示す図である。
【図２７】固体撮像素子の製造方法の１例を示す図である。
【図２８】固体撮像素子の製造方法の１例を示す図である。
【図２９】固体撮像素子の製造方法の１例を示す図である。
【図３０】固体撮像素子の製造方法の１例を示す図である。
【図３１】固体撮像素子の製造方法の１例を示す図である。
【図３２】固体撮像素子の製造方法の１例を示す図である。
【図３３】固体撮像素子の製造方法の１例を示す図である。
【図３４】固体撮像素子を備える撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
【００１８】
（Ａ）第１の実施形態：  
図１は、本実施形態に係る固体撮像素子１００の平面的構成を示す図である。固体撮像素子１００は、被写体から入射する光を受光して光電変換し、光量に応じた電気信号を出力する。
【００１９】
なお、固体撮像素子１００の種類は特に限定されず、表面照射型でも裏面照射型でもよい。また、固体撮像素子１００は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）又は他の方式のいずれでもよい。表面照射型の固体撮像素子の場合、後述する配線層２０は半導体基板１０と層内レンズ層４０の間に形成されることになる。なお、以下では、固体撮像素子１００として裏面照射型のＣＭＯＳイメージセンサを例に取り説明を行う。
【００２０】
固体撮像素子１００は、撮像素子領域Ｒ１、周辺回路領域Ｒ２及びスクライブ領域Ｒ３を有する。これら領域の中には、リソグラフィの位置合わせ等に用いるマークが必要に応じて設けられる。
【００２１】
撮像素子領域Ｒ１は光電変換素子が設けられる領域であり、略矩形の領域である。周辺回路領域Ｒ２は固体撮像素子１００の周辺回路が設けられる領域であり、撮像素子領域Ｒ１の周囲を囲うように枠状に設けられる領域である。スクライブ領域Ｒ３は、複数の固体撮像素子１００を同時形成したウェハーを切断して各固体撮像素子１００の個片化する際にダイシングにより切断された後に固体撮像素子１００の縁部に残存する部位であり、周辺回路領域Ｒ２を囲うように枠状に設けられる領域である。スクライブ領域Ｒ３にはＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）領域が設けられる場合があるが、ＴＥＧ領域はスクライブにより切断分離されるため固体撮像素子１００には残存しない。
【００２２】
図２は、図１に示すＸ−Ｘ断面に沿う切断面の要部を模式的に示した図である。固体撮像素子１００は、半導体基板１０の表面１０Ｆ及び裏面１０Ｒにそれぞれ１又は複数の層が形成されている。これらの層は、化学気相成長法、物理気相成長法、スピンコート法等の塗布法、リソグラフィ技術、支持基板や別途製造された周辺回路基板等の貼着、等により形成される。
【００２３】
図２において、固体撮像素子１００は、半導体基板１０の表面１０Ｆ側に配線層２０が積層され、半導体基板１０の裏面１０Ｒ側に積層体３０が積層されている。積層体３０は、半導体基板１０に近い順に、層内レンズ層４０、平坦化層５０、カラーフィルタ層６０、オンチップレンズ層７０を有する。積層体３０の各層（層内レンズ層４０、平坦化層５０、カラーフィルタ層６０、オンチップレンズ層７０）の間には、他の層が積層されていてもよい。
【００２４】
半導体基板１０は、撮像素子領域Ｒ１の裏面１０Ｒに沿う内部に光電変換素子としての複数のフォトダイオードＰＤが並設されている。半導体基板１０の撮像素子領域Ｒ１の表面１０Ｆに沿う内部には、図示はしないが、画素トランジスタ（転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ）も設けられている。画素トランジスタは基本的に各画素にそれぞれ設けられる。ただし、フローティングディフュージョン（ＦＤ）を複数画素で共有するＦＤ共有方式の場合は、転送トランジスタは各画素にそれぞれ設けられるが、それ以外の画素トランジスタはＦＤ毎に設けられる。
【００２５】
半導体基板１０は、その表面１０Ｆに積層された配線層２０を構成する画素駆動線や垂直信号線を介して周辺回路と接続されている。周辺回路は、後述する垂直駆動部１２２、アナログデジタル変換部１２３（ＡＤ変換部１２３）、参照信号生成部１２４、水平駆動部１２５、通信・タイミング制御部１２６、信号処理部１２７等の一部又は全部を含んで構成される。周辺回路は、撮像素子領域Ｒ１の外側に設けられる周辺回路領域Ｒ２、及び／又は、配線層２０の裏面に貼着される周辺回路基板に形成される。
【００２６】
半導体基板１０の裏面１０Ｒの上層には、不図示の絶縁層等を介して層内レンズ層４０が積層されている。撮像素子領域Ｒ１の層内レンズ層４０は複数の層内レンズ４１を有する。層内レンズ４１は、フォトダイオードＰＤの各位置に対応する位置（固体撮像素子１００の平面視において少なくとも一部重複する位置関係）に設けられている。すなわち、層内レンズ４１は、フォトダイオードＰＤの配列と同様の規則性を持って設けられている。層内レンズ４１は、例えば図３に示すような半導体基板１０に対向しない側の面から円丘状に突出する凸レンズの形状を有する。層内レンズ層４０は、層内レンズ層４０の上に積層される平坦化層５０等の光路として一般的に用いられる材料の屈折率１．４〜１．６より高屈折率であり、好ましくは１．８以上とする。
【００２７】
撮像素子領域Ｒ１以外の領域（周辺回路領域Ｒ２やスクライブ領域Ｒ３）の層内レンズ層４０は複数の構造体４２を有する。構造体４２は、フォトダイオードＰＤの各位置に対応しない位置（固体撮像素子１００の平面視においてフォトダイオードＰＤと重複しない位置）に設けられており、層内レンズ４１と略同じ高さで設けられている。構造体４２は、半導体基板１０に対向しない側に向けて突出する突起として形成されている。構造体４２の形状や分布については後述する。
【００２８】
層内レンズ層４０の上には、層内レンズ層４０の凹凸形状の全体を埋設状に覆う厚みで、撮像素子領域Ｒ１及び撮像素子領域Ｒ１以外の領域の全面に亘って、層内レンズ層４０に比べて低屈折率の材料で、表面略平坦な平坦化層５０が積層されている。平坦化層５０は、層内レンズ層４０の凹凸面全体に密着して形成されるため、層内レンズ４１と平坦化層５０の間には、低屈折率の平坦化層５０と、高屈折率の層内レンズ４１の層境界が形成される。
【００２９】
撮像素子領域Ｒ１の平坦化層５０の上層には、カラーフィルタ層６０が積層されている。カラーフィルタ層６０は、例えば、赤色、緑色、青色の３原色の複数のカラーフィルタ６１を略同じ高さで、フォトダイオードＰＤの各位置に対応する位置（固体撮像素子１００の平面視において重複する位置関係）に、例えばベイヤー配列で設けてある。なお、カラーフィルタ６１は、光の３原色に限らず、補色系カラーフィルタを用いたり、白色カラーフィルタを組み合わせて用いたりすることもできる。カラーフィルタ層６０の上には、必要に応じて更に平坦化膜を積層してもよい。
【００３０】
撮像素子領域Ｒ１のカラーフィルタ層６０の上には、オンチップレンズ層７０が積層されている。オンチップレンズ層７０は、例えば、各カラーフィルタ６１の位置に対応させて設けた複数のオンチップレンズ７１を有する。オンチップレンズ７１は、例えば、ＳｉＮ膜（シリコン窒化膜）等の高屈折率の無機膜を用いて形成され、エッチバック法により形成することができる。ＳｉＮの屈折率は１．９程度である。
【００３１】
次に、層内レンズ４１及び構造体４２の形状及び平面的な配列について説明する。
【００３２】
層内レンズ４１は、上述したように例えば図３に示すような円丘状の突起形状であり、オンチップレンズ層７０やカラーフィルタ層６０等を含む上層を通って入射する光を集光してフォトダイオードＰＤへ向けて出射する集光レンズとして機能する。一方、構造体４２は、特に形状や集光機能の有無を問わず、層内レンズ４１と同じ高さで層内レンズ４１と同方向に突出する突起である。すなわち、構造体４２は、層内レンズ４１と同様の円丘状としてもよいし、層内レンズ４１と異なる形状としてもよい。
【００３３】
図４〜図１６に、構造体４２の形状及び配列の具体例を示す。
【００３４】
図４は構造体４２の突起形状の一例を示す図である。同図に示す構造体４２は、基部が略矩形であり、当該基部から丘陵状に盛り上がった突起形状（以下、矩形丘状突起と記載する。）である。この矩形丘状突起の基部の辺の長さが円丘状突起の基部の直径と同等の場合、構造体４２が各画素領域に占める範囲を示すカバレッジ率は、矩形丘状突起の基部の構造体４２の方が高くなる。むろん、画素領域の形状が矩形以外の例えば六角形の場合（例えば、ハニカム構造を採用している場合）には基部形状をその画素領域の形状に合わせて六角丘状突起とすることが好ましい。なお、構造体４２の基部形状は統一する必要は無く、互いに異なる基部形状の構造体４２を適宜に組み合わせて配列してもよい。
【００３５】
図５は構造体４２の突起形状の他の例を示す図である。同図に示す構造体４２は、有幅長尺線状の基部の上に半円筒状の突起を蒲鉾状に設けた線状突起である。すなわち、構造体４２はシリンドリカルレンズのような形状である。線状突起の構造体４２は、基部が円形や矩形の場合に比べて、前記カバレッジ率が高くなる。なお、線状突起の構造体４２の基部形状は直線状に限らず、例えば、図６〜図９に示すように途中に曲率を有する曲線状であってもよいし、途中に１又は複数の屈曲を有するクランク状であってもよい。
【００３６】
図１０は構造体４２の配列の一例を示す図である。同図に示す構造体４２は、層内レンズ４１と略同等のピッチで設けられている。ピッチを層内レンズ４１と略同等とすることにより、層内レンズ４１や構造体４２の配列に関する設計が容易である。また、後述する製造方法で説明する撮像素子領域Ｒ１と他の領域との境界付近における平坦化層５０の平坦性を向上させるためには、撮像素子領域Ｒ１の層内レンズ層４０における層内レンズ４１のカバレッジ率と撮像素子領域Ｒ１以外の領域における層内レンズ層４０における構造体４２のカバレッジ率とが近いことが好ましいが、構造体４２の分布密度を調整する設計に比べて各構造体４２のサイズを調整する設計の方が容易であり、層内レンズ４１と構造体４２のカバレッジ率を近づける設計も容易である。
【００３７】
図１１〜図１６は構造体４２の配列の他の例を示す図である。同図に示す構造体４２は、層内レンズ４１と異なるピッチで設けられている。具体的には、図１１，図１２に示す例では、図中の左右方向において構造体４２の形成ピッチが徐々に変化するように配列されている。図１３，図１４に示す例では、図中の上下方向において構造体４２の形成ピッチが徐々に変化するように配列されている。図１５，図１６に示す例では、図１０のような一定のピッチで設けた構造体４２を規則的に間引いた配列になっている。むろん、図１１〜図１６に示す配列を適宜に組み合わせた配列としてもよい。構造体４２の配列ピッチに変化を付けることで、固体撮像素子１００内で発生する反射光が層内レンズ層４０の撮像素子領域Ｒ１の外に到達して構造体４２によって反射された場合にその反射光が規則性を有しにくいため、フレア等の発生を抑制できる。
【００３８】
図１７は、固体撮像素子１００の縁部付近における構造体４２の形成範囲を説明する図である。同図に示す例では、構造体４２は、層内レンズ層４０において、撮像素子領域Ｒ１以外の領域（周辺回路領域Ｒ２，スクライブ領域Ｒ３）の略全体にほぼ万遍なく設けられている。なお、同図に示す構造体４２の形状は一例であり、また、層内レンズ４１や構造体４２の形成ピッチや数は模式的に示したものである。
【００３９】
また、層内レンズ４１や構造体４２の突起物は、層内レンズ層４０の略全域に亘って形成されている。特に撮像素子領域Ｒ１と他の領域の境界付近には突起物の空白領域が形成されないようになっている。突起物の空白領域とは、例えば層内レンズ４１や構造体４２が６０μｍ〜４００μｍ以上の範囲に亘って設けられていない領域とし、より好ましくは層内レンズ４１や構造体４２が１００μｍ〜４００μｍ以上の範囲に亘って設けられていない領域とし、更に好ましくは層内レンズ４１や構造体４２が２００μｍ〜４００μｍ以上の範囲に亘って設けられていない領域とし、更に好ましくは層内レンズ４１や構造体４２が３００μｍ〜４００μｍ以上の範囲に亘って設けられていない領域とする。突起物の空白領域を設けないことで、後述する製造方法で説明するように平坦化層５０の形成時に、撮像素子領域Ｒ１と他の領域の境界付近に下り傾斜状の段差が形成されにくい構造が実現される。
【００４０】
また、固体撮像素子１００は、その縁部Ｅに、スクライブラインに沿うダイシングによって形成されたスクライブ切断面を有するが、このスクライブ切断面には層内レンズ４１はもとより構造体４２の断面も現れていない。すなわち、スクライブ切断面の直上には、層内レンズ４１及び構造体４２が設けられていない。このため、スクライブ切断面の良否を判断する検査時に、スクライブ切断面に現れた層内レンズ４１や構造体４２の断面構造を不良品と誤判断するおそれが無い。
【００４１】
図１８は、撮像素子領域Ｒ１以外の部位で構造体４２を設けない部位を説明するための図である。積層体３０には、層内レンズ層４０よりも下層にマークＭが設けられている部位がある。同図に示すように、マークＭが下層に設けられている部位には、構造体４２は設けられない。位置合わせマークＭとしては、例えば、カラーフィルタ形成時に用いるアライメントマーク、同じくオンチップレンズ形成時に用いるアライメントマーク、配線層２０に形成される入出力パッド、が例示される。入出力パッドは、積層体３０及び半導体基板１０を貫通し連通する貫通孔が到達しており、この貫通孔にプローブを挿入してパッドに接触させることで周辺回路の動作確認等の検査を行うためのものである。位置合わせマークＭが設けられている部位に構造体４２を設けないことで、層内レンズ層４０の形成後に、層内レンズ層４０の上層と下層との位置合わせを行いつつ層形成等を行う工程において、構造体４２が位置合わせマークＭの検出の妨げにならずに済む。
【００４２】
図１９は、固体撮像素子１００の電気的構成を示すブロック図である。なお、本実施形態では、固体撮像装置として、Ｘ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行うが、むろん、ＣＣＤイメージセンサを採用してもよい。以下、図１９を参照しつつＣＭＯＳイメージセンサとしての固体撮像装置の具体的な一例について説明する。
【００４３】
図１９において、固体撮像素子１００は、画素部１２１、垂直駆動部１２２、ＡＤ変換部１２３、参照信号生成部１２４、水平駆動部１２５、通信・タイミング制御部１２６及び信号処理部１２７を備えている。
【００４４】
画素部１２１には、光電変換部としてのフォトダイオードを含む複数の画素ＰＸＬが二次元マトリクス状に配置されている。画素部１２１の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けられる。なお、画素ＰＸＬの具体的な回路構成については後述する。
【００４５】
画素部１２１には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、図の上下方向に等間隔で配置されている。垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線され、図の左右方向に等間隔で配置されている。
【００４６】
画素駆動線ＨＳＬｎの一端は、垂直駆動部１２２の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍは各列の画素ＰＸＬに接続されており、その一端は、ＡＤ変換部１２３に接続されている。垂直駆動部１２２や水平駆動部１２５は、通信・タイミング制御部１２６の制御の下、画素部１２１を構成する各画素ＰＸＬからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸＬに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な接続については、画素ＰＸＬの説明とともに後述する。
【００４７】
通信・タイミング制御部１２６は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１００の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１００の内部情報を含むデータを外部へ出力する。
【００４８】
通信・タイミング制御部１２６は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部１２２、水平駆動部１２５、ＡＤ変換部１２３、参照信号生成部１２４、信号処理部１２７、等）に供給する。
【００４９】
垂直駆動部１２２は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部１２２は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。
【００５０】
垂直駆動部１２２は、読み出し走査と掃き出し走査が可能である。
読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００５１】
掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００５２】
水平駆動部１２５は、通信・タイミング制御部１２６の出力するクロックに同期してＡＤ変換部１２３を構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部１２３は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部１２５の制御に従って水平信号線Ｌｔｒｆに出力する。
【００５３】
水平駆動部１２５は、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部１２３の個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。
【００５４】
このようにしてＡＤ変換部１２３から出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部１２７へ入力される。信号処理部１２７は、画素部１２１からＡＤ変換部１２３を経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。
【００５５】
また、信号処理部１２７は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１００の外部に出力される。
【００５６】
参照信号生成部１２４は、ＤＡＣ（Ｄｉｇｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を備えており、通信・タイミング制御部１２６から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐを生成する。参照信号Ｖｒａｍｐは、通信・タイミング制御部１２６から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部１２３の個々のＡＤＣ回路に供給される。
【００５７】
ＡＤ変換部１２３は、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸＬから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間（後述するＰ相期間やＤ相期間）に参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧（画素電圧）との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログの画素電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部１２３の具体例については後述する。
【００５８】
図２０は、画素の回路構成を説明する図である。同図には、一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素は、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）とを備えている。
【００５９】
フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
【００６０】
画素ＰＸＬには、垂直駆動部１２２のリセット信号生成回路や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００６１】
転送トランジスタＴＲ１のゲートには、転送ゲート信号を伝送するための信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００６２】
転送トランジスタＴＲ１は、ゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００６３】
リセットトランジスタＴＲ２のゲートには、リセット信号を伝送するための信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。
【００６４】
増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されたソースフォロワを構成している。
【００６５】
選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬｍに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００６６】
選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬｍに出力する。垂直信号線ＶＳＬｍを通じて各画素から出力された電圧は、ＡＤ変換部１２３に入力される。
【００６７】
なお、画素の回路構成は、図２０に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。例えば、他の４トランジスタ方式の構成としては、増幅トランジスタＴＲ３と定電圧源ＶＤＤとの間に選択トランジスタＴＲ４を配置した構成が挙げられる。
【００６８】
図２１は、ＡＤ変換部１２３の構成を示す図である。同図に示すように、ＡＤ変換部１２３を構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器１２３ａやカウンタ１２３ｂと、ラッチ１２３ｃとを備えている。
【００６９】
比較器１２３ａは、２つの入力端子Ｔ１，Ｔ２と１つの出力端子Ｔ３を備えている。一方の入力端子Ｔ１は、参照信号生成部１２４から参照信号Ｖｒａｍｐを入力され、他方の入力端子Ｔ２は、画素から垂直信号線ＶＳＬｍを通して出力されるアナログの画素信号（以下、画素信号Ｖｖｓｌと記載する。）を入力されている。
【００７０】
比較器１２３ａは、これら参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌを比較する。比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌの大小関係が入れ替わると、出力端子Ｔ３の出力が、ハイレベルとローレベルの間で反転する。
【００７１】
カウンタ１２３ｂは、通信・タイミング制御部１２６からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、通信・タイミング制御部１２６の出力する制御信号（例えば、クロック信号ＣＬＫの入力有無等）と比較器１２３ａの出力反転とに基づいて特定する。
【００７２】
また、カウンタ１２３ｂは、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ１２３ｂは、通信・タイミング制御部１２６の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間はダウンカウントを行う。そして、このダウンカウントにより得られたカウント値を初期値とし、垂直信号線ＶＳＬｍから画素信号に相当するアナログ信号が出力されている間にアップカウントを行う。
【００７３】
このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値となる。すなわち、垂直信号線ＶＳＬｍを通して画素からＡＤ変換部１２３へ入力されたアナログの画素信号に相当するデジタル値をリセット成分によって較正した値となる。
【００７４】
カウンタ１２３ｂが生成したデジタル値はラッチ１２３ｃに記憶され、水平走査部の制御に従って順次にラッチ１２３ｃから出力され、水平信号線Ｌｔｒｆを介して信号処理部１２７へ出力される。
【００７５】
（Ｂ）第２の実施形態：  
図２２〜図３３は、固体撮像素子の製造方法の１例を示す図である。なお、本実施形態では第１の実施形態の場合と同様に、裏面照射型のＣＭＯＳイメージセンサとしての固体撮像素子の製造方法を例に取り説明する。
【００７６】
まず、図２２に示すように、半導体基板１０の撮像素子領域Ｒ１に、半導体基板１０の表面１０Ｆの側から、複数の単位画素の構成要素（素子分離、フォトダイオードＰＤ、画素トランジスタのソース領域／ドレイン領域、等）を、例えばイオン注入により二次元マトリクス状の二次元配列で形成する。なお、図２２には、フォトダイオードＰＤのみを例示してある。各単位画素の上には、ゲート絶縁膜を介してゲート電極が積層される。
【００７７】
次に、図２３に示すように、半導体基板１０の表面１０Ｆの上に、層間絶縁膜を介して複数層の配線を配置した配線層２０を積層する。撮像素子領域Ｒ１の外側に形成される配線層２０には、論理回路等の周辺回路が形成される。配線層２０の最表面にはＳｉＯ２膜等の層間絶縁膜が積層され、この層間絶縁膜をＣＭＰ（化学的機械研磨）で平坦化することで配線層２０の表面は略平坦面に形成される。
【００７８】
配線層２０の最表面の略平坦面に対し、図２４に示すように、支持基板２１を貼り合せて補強する。支持基板２１には、例えばバルクシリコン等の半導体基板を用いる。なお、周辺回路の一部又は全部を別途製造される周辺回路基板上に形成する場合は、周辺回路基板を配線層２０の表面上に貼着し、この周辺回路基板の上に支持基板２１が貼着されることになる。
【００７９】
次に、図２５に示すように、支持基板２１を貼り付けた半導体基板１０を表裏反転させ、半導体基板１０の裏面１０Ｒを上面とする。
【００８０】
次に、図２６に示すように、必要に応じて、半導体基板１０の裏面１０ＲからフォトダイオードＰＤの裏面付近まで、研削、研磨によって除去加工を施す。最終的には、ＣＭＰによって、半導体基板１０の裏面１０Ｒを略平坦に加工する。なお、最終段の加工をエッチングによって行うことも可能である。
【００８１】
次に、図２７に示すように、塗布系の高屈折率材料を塗布して、高屈折率層４０Ａを形成する。塗布系の高屈折率材料としては、例えば、ＴｉＯｘ，ＺｎＯｘ等の透明金属酸化膜微粒子が含有されたシロキサンベースの材料を用いることができる。高屈折率材料の屈折率としては、一般的に光路として用いられる材料の屈折率１．４〜１．６より高い屈折率とされ、１．８以上であることが好ましい。高屈折率層４０Ａの成膜には、例えばスピンコートが用いられ、その膜厚は層内レンズ４１や構造体４２の高さに応じて最適な厚みが選択される。
【００８２】
次に、図２８に示すように、高屈折率層４０Ａの上に層内レンズ４１や構造体４２を形成するためのレジストを形成する。レジスト形成後、リソグラフィによってレンズパターンを形成し、熱処理（リフロー）を行うことで、図２８に示すように、層内レンズ４１の形成部位については円丘状のレジスト４０Ｂが形成され、構造体４２の形成部位については構造体４２の形状に応じた形状（図には矩形丘突起形状）のレジスト４０Ｃが形成される。その後、ドライエッチングにより全面エッチバックが行われ、レジスト４０Ｂ，４０Ｃの形状が高屈折率層４０Ａに転写されることで、図２９に示されるように、層内レンズ層４０が形成される。なお、エッチングに用いるエッチングガスの種類は、ＣＦ４，Ｃ４Ｆ８等のフロロカーボンガスやＯ２等である。
【００８３】
次に、図３０に示すように、層内レンズ層４０の上に透明な平坦化層５０を形成する。平坦化層５０は、例えば、プラズマＣＶＤ法等によりＳｉＯ２を積層して形成される。ＣＶＤにより形成されるＳｉＯ２膜は、被成膜基材の段差に合わせてコンフォーマルに成膜されるため、層内レンズ層４０の凹凸形状を反映した表面形状を持って成膜される。その他、平坦化層５０は、熱可塑性樹脂をスピンコート法によって成膜した後、熱硬化処理を行うことにより形成してもよい。スピンコート法により形成されるＳｉＯ２膜であって、層内レンズ層４０の凹凸形状をある程度反映した表面形状を持って成膜される。このようにして形成されたＳｉＯ２膜を化学的機械研磨により平坦化することで、表面が略平坦な平坦化層５０を形成することができる。このとき、層内レンズ層４０の略全域に亘って層内レンズ４１や構造体４２の突起物が形成されているため、ＳｉＯ２膜の表面形状に、撮像素子領域Ｒ１とその他の領域の境界付近に大きな段差が無く、歩留まりに影響するほどの段差が、その境界付近に残存することが無い。
【００８４】
次に、図３１に示すように、平坦化層５０の上にカラーフィルタ層６０を形成する。カラーフィルタ層６０は、緑色、赤色、青色からなる原色系フィルタを例えばベイヤー配列したものが例示される。カラーフィルタ層６０は上記光の３原色に限らず、補色系カラーフィルタを用いたり、白色カラーフィルタを組み合わせて用いたりしてもよい。カラーフィルタ層６０の上面には、必要に応じて更に平坦化膜を設けてもよい。
【００８５】
次に、図３２に示すように、カラーフィルタ層６０上に、オンチップレンズ層７０を形成する。オンチップレンズ層７０は、例えば、ポジ型のフォトレジスト膜をカラーフィルタ層６０上に成膜後、フォトリソグラフィ技術で加工することによって形成される。
【００８６】
以上の工程により、図３３に示すような複数の固体撮像素子１００が形成されたワーク基板Ｗが作成される。ワーク基板Ｗには、固体撮像素子１００をダイシングにより個片化するためのスクライブラインＳＬが縦横に形成されており、スクライブラインＳＬに囲われた矩形領域内の撮像素子領域Ｒ１及び周辺回路領域Ｒ２、並びに、撮像素子領域Ｒ１及び周辺回路領域Ｒ２を囲うスクライブ領域Ｒ３の一部枠状領域が、固体撮像素子１００として個片化される。なお、スクライブラインＳＬに囲われた矩形領域内のスクライブ領域Ｒ３には、固体撮像素子１００から分離して個片化されるＴＥＧ領域Ｒ４を有する場合がある。この場合、ＴＥＧ領域Ｒ４の層内レンズ層４０にも周辺回路領域Ｒ２と同様の構造体４２が形成される。以上説明した製造方法により、上述した第１の実施形態に係る固体撮像素子１００を作製することができる。
【００８７】
（Ｃ）第３の実施形態： 
図３４は、固体撮像素子１００を備える撮像装置３００の構成を示すブロック図である。同図に示す撮像装置３００は、電子機器の一例である。
【００８８】
なお、本明細書において、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般を指す。むろん、画像取込部に固体撮像素子を用いる電子機器には、画像読取部に固体撮像素子を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像素子を含めてモジュール化されていてもよい。
【００８９】
図３４において、撮像装置３００は、レンズ群を含む光学系３１１、固体撮像素子１００、固体撮像素子１００の出力信号を処理する信号処理回路としてのＤＳＰ３１３（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ３１４、表示部３１５、記録部３１６、操作系３１７、電源系３１８及び制御部３１９を備えている。
【００９０】
ＤＳＰ３１３、フレームメモリ３１４、表示部３１５、記録部３１６、操作系３１７、電源系３１８及び制御部３１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。
【００９１】
光学系３１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００の撮像面上に結像する。固体撮像素子１００は、光学系３１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ３１３に入力され、適宜に各種の画像処理を行って生成された画像データは、フレームメモリ３１４に記憶されたり、記録部３１６の記録媒体に記録されたり、表示部３１５に出力されたりする。
【００９２】
表示部３１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１００によって撮像された動画や静止画、その他の情報を表示する。記録部３１６は、固体撮像素子１００によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ)やＨＤ（Ｈａｒｄ  Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。
【００９３】
操作系３１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を通信バスを介して各部３１３，３１４，３１５，３１６，３１８，３１９へ送信する。電源系３１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部３１２，３１３，３１４，３１５，３１６，３１７，３１９）へ適宜に供給する。
【００９４】
制御部３１９は、演算処理を行うＣＰＵや撮像装置３００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部３１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部３１３，３１４，３１５，３１６，３１７，３１８を制御する。また、制御部３１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。
【００９５】
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００９６】
そして、本技術は、以下のような構成を取ることもできる。
【００９７】
（１）
複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、
前記半導体基板の上に複数の層を積層して形成された積層体と、
を備え、
前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、
前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、固体撮像素子。
【００９８】
（２）
前記構造体は、前記層内レンズ層において、前記撮像素子領域の外の略全体に設けられている、前記（１）又は前記（２）に記載の固体撮像素子。
【００９９】
（３）
前記構造体は、前記層内レンズ層の下層に位置合わせマークが設けられている部位には設けられていない、前記（１）〜前記（２）の何れか１つに記載の固体撮像素子。
【０１００】
（４）
前記構造体は、本固体撮像素子のスクライブ切断面に当該構造体の断面が現れない位置に設けられている、前記（１）〜前記（３）の何れか１つに記載の固体撮像素子。
【０１０１】
（５）
前記構造体は、前記層内レンズと略同じ形状である、前記（１）〜前記（４）の何れか１つに記載の固体撮像素子。
【０１０２】
（６）
前記構造体は、前記層内レンズと異なる形状である、前記（１）〜前記（５）の何れか１つに記載の固体撮像素子。
【０１０３】
（７）
前記構造体は、前記層内レンズ層において、前記層内レンズと略同等のピッチで設けられている、前記（１）〜前記（６）の何れか１つに記載の固体撮像素子。
【０１０４】
（８）
前記構造体は、前記層内レンズ層において、前記層内レンズと異なるピッチで設けられている、前記（１）〜前記（６）の何れか１つに記載の固体撮像素子。
【０１０５】
（９）
固体撮像素子と、前記固体撮像素子からの信号を処理する信号処理回路と、を備える撮像装置であって、
前記固体撮像素子は、複数の光電変換素子が撮像素子領域内に二次元配列された半導体基板と、前記半導体基板の上に複数の層を積層して形成された積層体と、を備え、
前記積層体は、前記光電変換素子のそれぞれに対応する位置に設けた層内レンズを有する層内レンズ層と、前記層内レンズ層の上に積層された表面略平坦な平坦化層と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置に設けたオンチップレンズを有するオンチップレンズ層と、を含み、
前記層内レンズ層は、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を有する、撮像装置。
【０１０６】
（１０）
半導体基板の撮像素子領域内に複数の光電変換素子を二次元配列上に形成する第一工程と、
前記半導体基板の上に複数の層を積層して形成する第二工程と、を含み、
前記第二工程は、前記光電変換素子のそれぞれに対応する位置に層内レンズを有する層内レンズ層を形成する工程と、前記層内レンズ層の上に表面略平坦な平坦化層を形成する工程と、前記平坦化層の上層であって前記光電変換素子のそれぞれに対応する位置にオンチップレンズを有するオンチップレンズ層を形成する工程と、を含み、
前記層内レンズ層を形成する工程においては、前記撮像素子領域の外に前記層内レンズと略同じ高さの複数の構造体を形成する、固体撮像素子の製造方法。
【符号の説明】
【０１０７】
１０…半導体基板、１０Ｆ…表面、１０Ｒ…裏面、１１…単位画素、２０…配線層、２１…支持基板、３０…積層体、４０…層内レンズ層、４０Ａ…高屈折率層、４０Ｂ…レジスト、４０Ｃ…レジスト、４１…層内レンズ、４２…構造体、５０…平坦化層、６０…カラーフィルタ層、６１…カラーフィルタ、７０…オンチップレンズ層、７１…オンチップレンズ、１００…固体撮像素子、１２１…画素部、１２２…垂直駆動部、１２３…アナログデジタル変換部（ＡＤ変換部）、１２３ａ…比較器、１２３ｂ…カウンタ、１２３ｃ…ラッチ、１２４…参照信号生成部、１２５…水平駆動部、１２６…タイミング制御部、１２７…信号処理部、３００…撮像装置、３１１…光学系、３１３…ＤＳＰ、３１４…フレームメモリ、３１５…表示部、３１６…記録部、３１７…操作系、３１８…電源系、３１９…制御部、ＦＤ…フローティングディフュージョン、ＨＳＬｎ…画素駆動線、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、Ｍ…位置合わせマーク、ＰＤ…フォトダイオード、ＰＸＬ…画素、Ｒ１…撮像素子領域、Ｒ２…周辺回路領域、Ｒ３…スクライブ領域、Ｒ４…ＴＥＧ領域、ＳＬ…スクライブライン、Ｔ１…入力端子、Ｔ２…入力端子、Ｔ３…出力端子、ＴＲ１…転送トランジスタ、ＴＲ２…リセットトランジスタ、ＴＲ３…増幅トランジスタ、ＴＲ４…選択トランジスタ、ＶＳＬｍ…垂直信号線、Ｗ…ワーク基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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