(57)【要約】 【課題】小型化に優れ、かつ、高周波数信号の漏洩や劣化を抑制可能な半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層に設けられ、高周波信号を通過または遮断するＦＥＴを備える。信号配線または端子は、ＦＥＴの上方に設けられている。複数の導体は、ＦＥＴと信号配線または端子との間に設けられ、半導体層の表面と略平行の平面上に配列されている。平面上において、複数の導体の辺の長さは、ＦＥＴのゲート長方向に対して垂直方向の該ＦＥＴの幅よりも小さい。【選択図】図３
2018046116.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に設けられ、高周波信号を通過または遮断するＦＥＴ（Field Effect Transistor）と、
前記ＦＥＴの上方に設けられた信号配線または端子と、
前記ＦＥＴと前記信号配線または前記端子との間に設けられ、前記半導体層の表面と略平行の平面上に配列された複数の導体とを備え、
前記平面上において、前記複数の導体の辺の長さは、前記ＦＥＴのゲート長方向に対して垂直方向における該ＦＥＴの幅よりも小さい、半導体装置。
【請求項２】
前記複数の導体は、電気的に浮遊状態である、請求項１に記載の半導体装置。
【請求項３】
前記複数の導体は、前記半導体層の表面上方から見たときに、前記ＦＥＴと前記信号配線との重複領域全体に配置されている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数の導体は、前記平面上にマトリクス状に配置されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の導体は、
前記半導体層の表面と略平行の第１平面上に配列された複数の第１導体と、
前記半導体層の表面と略平行でありかつ前記第１平面と前記信号配線または前記端子との間にある第２平面上に配列された複数の第２導体とを含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１平面上における前記複数の第１導体間の間隔は、前記第２平面上における前記複数の第２導体間の間隔よりも狭い、請求項５に記載の半導体装置。
【請求項７】
前記第１平面上における前記複数の第１導体の大きさは、前記第２平面上における前記複数の第２導体の大きさよりも小さい、請求項５または請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯端末等のような移動体通信機器は、マルチバンド化が進んでおり、キャリアアグリゲーション方式やＭＩＭＯ（Multiple-Input and Multiple-Output）方式等を用いて複数の高周波信号を同時に送受信可能な場合がある。このような移動体通信機器に用いられる高周波スイッチ回路は、多数の高周波信号を同時にスイッチングするために複雑化しており、尚且つ、小型化することが望まれている。一方、高周波スイッチ回路を小型化すると、素子や配線等の容量結合により、高周波数信号の漏洩や劣化が問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７３２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
小型化に優れ、かつ、高周波数信号の漏洩や劣化を抑制可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、半導体層に設けられ、高周波信号を通過または遮断するＦＥＴを備える。信号配線または端子は、ＦＥＴの上方に設けられている。複数の導体は、ＦＥＴと信号配線または端子との間に設けられ、半導体層の表面と略平行の平面上に配列されている。平面上において、複数の導体の辺の長さは、ＦＥＴのゲート長方向に対して垂直方向の該ＦＥＴの幅よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による高周波送受信回路１の構成例を示す図。
【図２】第１実施形態によるＲＦスイッチ回路５の構成例を示すレイアウト図。
【図３】第１実施形態によるＲＦスイッチ回路５の一部分の構成を示す断面図。
【図４】第１実施形態によるＲＦスイッチ回路５の他の部分の構成を示す断面図。
【図５】スルースイッチＴＨｍ、導体５１、信号配線６１の配置関係の一例を示すレイアウト図。
【図６】図５の一部の拡大図。
【図７】ＦＥＴ３１の一部を示す平面レイアウト図。
【図８】ＲＦスイッチ回路の特性を示すグラフ。
【図９】第２実施形態によるＲＦスイッチ回路５の構成例を示す断面図。
【図１０】第１および第２導体５２、５３の配置関係を示す平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態による高周波送受信回路１の構成例を示す図である。高周波送受信回路１は、高周波信号を送受信する電気機器に用いることができ、例えば、携帯電話、スマートフォン、無線タブレット、無線ルータなどの移動体通信端末、あるいは、無線基地局、無線アクセスポイントに適用することができる。高周波送受信回路１は、１つの半導体チップとして構成されていてもよく、あるいは、複数の半導体チップで構成されたモジュールとして構成されていてもよい。
【０００９】
高周波送受信回路１は、電源回路２と、レギュレータ回路３と、ロジック回路４と、ＲＦスイッチ回路５とを備える。電源回路２は、外部の電源Ｖｄｄを受けてレギュレータ回路３およびロジック回路４に給電する。レギュレータ回路３は、電源回路２からの電源電圧を所定電圧に制御してロジック回路４に与える。ロジック回路４は、制御信号Ｖｃ［ｎ］に基づいて、ＲＦスイッチ回路５のスイッチを制御するために制御信号Ｃｏｎ１Ａ〜Ｃｏｎ８Ａ、Ｃｏｎ１Ｂ〜Ｃｏｎ８ＢをＲＦスイッチ回路５へ送る。ＲＦスイッチ回路５は、制御信号Ｃｏｎ１Ａ〜Ｃｏｎ８Ａ、Ｃｏｎ１Ｂ〜Ｃｏｎ８Ｂに従って、ポートＲＦ１〜ＲＦ８のいずれかから受け取った高周波信号を共通ポートＣＯＭへスイッチング制御する。あるいは、ＲＦスイッチ回路５は、制御信号Ｃｏｎ１Ａ〜Ｃｏｎ８Ａ、Ｃｏｎ１Ｂ〜Ｃｏｎ８Ｂに従って、共通ポートＣＯＭから受け取った高周波信号をポートＲＦ１〜ＲＦ８のいずれかから出力する。即ち、ＲＦスイッチ回路５は、所謂、ＳＰｎＴ（Single-Port n-Throw)スイッチである。ＲＦスイッチ回路５は、ＳＰｎＴスイッチに限定されず、他の構成のスイッチであってもよい。ポートＲＦ１〜ＲＦ８は、アンテナ（図示せず）に接続されており、高周波信号を送受信することができる。
【００１０】
図２は、第１実施形態によるＲＦスイッチ回路５の構成例を示すレイアウト図である。本実施形態において、ＲＦスイッチ回路５は、例えば、ＳＯＩ（Silicon On Insulator）基板上に設けられており、１つの半導体チップとして構成されている。
【００１１】
ＲＦスイッチ回路５は、スルースイッチ（スルーＦＥＴ（Field Effect Transistor））ＴＨ１〜ＴＨ８と、シャントスイッチ（シャントＦＥＴ）ＳＨ１〜ＳＨ５と、電源配線ＷＩＲｐｏｗ、ＷＩＲ１〜ＷＩＲ６と、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３と、出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４と、グランドバンプＢＭＰｇｎｄと、電源バンプＢＭＰｐｏｗとを備えている。
【００１２】
スルースイッチＴＨ１〜ＴＨ８は、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３と出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４との間に直列に接続された複数のＦＥＴを含む。これにより、スルースイッチＴＨ１〜ＴＨ８は、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３と出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４との間で高周波信号を伝送または遮断することができる。
【００１３】
例えば、スルースイッチＴＨ１は、入力バンプＢＭＰｉｎ１と出力バンプＢＭＰｏｕｔ１との間に接続された複数のＦＥＴを含む。これにより、スルースイッチＴＨ１は、入力バンプＢＭＰｉｎ１と出力バンプＢＭＰｏｕｔ１との間で高周波信号を伝送または遮断する。同様に、スルースイッチＴＨ２〜ＴＨ４は、それぞれ、入力バンプＢＭＰｉｎ１と出力バンプＢＭＰｏｕｔ２〜ＢＭＰｏｕｔ４との間に接続された複数のＦＥＴを含む。これにより、スルースイッチＴＨ２〜ＴＨ４は、それぞれ、入力バンプＢＭＰｉｎ１と出力バンプＢＭＰｏｕｔ２〜ＢＭＰｏｕｔ４との間で高周波信号を伝送または遮断する。さらに、スルースイッチＴＨ５〜ＴＨ８は、それぞれ、入力バンプＢＭＰｉｎ２と出力バンプＢＭＰｏｕｔ１との間、入力バンプＢＭＰｉｎ２と出力バンプＢＭＰｏｕｔ２との間、入力バンプＢＭＰｉｎ３と出力バンプＢＭＰｏｕｔ３との間、並びに、入力バンプＢＭＰｉｎ２と出力バンプＢＭＰｏｕｔ４との間で高周波信号を伝送または遮断する。
【００１４】
シャントスイッチＳＨ１〜ＳＨ５は、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３または出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ２とグランドバンプＢＭＰｇｎｄとの間に直列に接続された複数のＦＥＴを含む。これにより、シャントスイッチＳＨ１〜ＳＨ５は、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３または出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ２のいずれかをグランドバンプＢＭＰｇｎｄに短絡（シャント）することができる。
【００１５】
例えば、シャントスイッチＳＨ１は、入力バンプＢＭＰｉｎ１とグランドバンプＢＭＰｇｎｄとの間に接続された複数のＦＥＴを含む。これにより、シャントスイッチＳＨ１は、入力バンプＢＭＰｉｎ１をグランドバンプＢＭＰｇｎｄにシャントすることができる。同様に、シャントスイッチＳＨ２〜ＳＨ５は、それぞれ、入力バンプＢＭＰｉｎ２、入力バンプＢＭＰｉｎ３、出力バンプＢＭＰｏｕｔ１、出力バンプＢＭＰｏｕｔ２、出力バンプＢＭＰｏｕｔ３とグランドバンプＢＭＰｇｎｄとの間に接続された複数のＦＥＴを含む。これにより、シャントスイッチＳＨ２〜ＳＨ５は、それぞれ、入力バンプＢＭＰｉｎ２、入力バンプＢＭＰｉｎ３、出力バンプＢＭＰｏｕｔ１、出力バンプＢＭＰｏｕｔ２、出力バンプＢＭＰｏｕｔ３をグランドバンプＢＭＰｇｎｄにシャントすることができる。
【００１６】
信号配線ＷＩＲ１は、入力バンプＢＭＰｉｎ１とスイッチＴＨ１〜ＴＨ４、ＳＨ１との間を接続する。信号配線ＷＩＲ２は、出力バンプＢＭＰｏｕｔ４とスルースイッチＴＨ８との間を接続する。信号配線ＷＩＲ３は、出力バンプＢＭＰｏｕｔ３、ＢＭＰｏｕｔ４とスイッチＴＨ３、ＴＨ７との間を接続する。信号配線ＷＩＲ４は、出力バンプＢＭＰｏｕｔ２とスイッチＴＨ２との間を接続する。信号配線ＷＩＲ５は、入力バンプＢＭＰｉｎ２とスイッチＴＨ５、ＴＨ６との間を接続する。信号配線ＷＩＲ６は、出力バンプＢＭＰｏｕｔ１とスイッチＴＨ５との間を接続する。尚、ＲＦスイッチ回路５はその他の信号配線等も含むが、ここではその説明を省略する。
【００１７】
入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３または出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４のいずれか一方が図１のポートＣＯＭ側に接続され、他方がポートＲＦ１〜ＲＦ８側に接続される。尚、図２のバンプの個数は図１のポートの個数と適合していないが、図１および図２は便宜的に示した一例であり、バンプの個数とポートの個数とが適合するように任意に設計してよい。
【００１８】
図２に示すレイアウトでは、入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３、出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４、または、それらのバンプを接続する配線は、スルースイッチまたはシャントスイッチの上方に配置されている。例えば、図２の破線円Ｃ１において、出力バンプＢＭＰｏｕｔ２は、スルースイッチＴＨ６の一部の上方に設けられている。また、破線円Ｃ２において、信号配線ＷＩＲ２は、スルースイッチＴＨ７の上方に設けられている。
【００１９】
このように、バンプや配線等をスルースイッチやシャントスイッチの上方に配置することによって、ＲＦスイッチ回路５全体の大きさを小さくすることができる。しかし、一方で、バンプや配線等をスルースイッチやシャントスイッチの上方に配置すると、バンプまたは配線とスルースイッチまたはシャントスイッチとの間の容量結合が大きくなり、高周波数信号の漏洩や劣化が問題となる。
【００２０】
そこで、本実施形態によるＲＦスイッチ回路５は、スルースイッチＴＨ１〜ＴＨ８またはシャントスイッチＳＨ１〜ＳＨ５と入力バンプＢＭＰｉｎ１〜ＢＭＰｉｎ３または出力バンプＢＭＰｏｕｔ１〜ＢＭＰｏｕｔ４との間、並びに／あるいは、スルースイッチＴＨ１〜ＴＨ８またはシャントスイッチＳＨ１〜ＳＨ５と信号配線ＷＩＲ１〜ＷＩＲ６との間に複数の導体５０、５１を設けている。導体５０、５１についは、図３および図４を参照して説明する。
【００２１】
図３は、第１実施形態によるＲＦスイッチ回路５の一部分の構成を示す断面図である。ＲＦスイッチ回路５は、例えば、ＳＯＩ基板上に設けられている。ＳＯＩ基板は、基板１０と、基板１０上に設けられた絶縁膜１１と、絶縁膜１１上に設けられた半導体層１２とを備えている。基板１０には、例えば、シリコン基板等の半導体基板を用いている。絶縁膜１１には、例えば、シリコン酸化膜等の絶縁材料を用いている。半導体層１２には、例えば、シリコン層等の半導体材料を用いている。
【００２２】
ＲＦスイッチ回路５は、配線２０、２１と、複数のＦＥＴ３０と、コンタクトプラグ４０と、複数の導体５０と、信号配線６０と、バンプ７０と、層間絶縁膜ＩＬＤ１〜ＩＬＤ５とを備えている。
【００２３】
ＦＥＴ３０は、半導体層１２上に設けられ、高周波信号を通過または遮断する。複数のＦＥＴ３０は、配線２０と２１との間に直列に接続されており、１つのスルースイッチＴＨｎ（ｎは整数（例えば、ｎ＝６））を成している。
【００２４】
配線２０は、半導体層１２上に設けられており、スルースイッチＴＨｎをコンタクトプラグ４０に電気的に接続している。配線２１は、半導体層１２上に設けられており、スルースイッチＴＨｎを他の素子（図示せず）に電気的に接続している。スルースイッチＴＨｎおよび配線２０、２１は、層間絶縁膜ＩＬＤ１、ＩＬＤ２によって被覆されている。配線２０、２１には、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００２５】
コンタクトプラグ４０は、層間絶縁膜ＩＬＤ１〜ＩＬＤ４内に設けられており、信号配線６０と配線２０との間を電気的に接続している。コンタクトプラグ４０には、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００２６】
信号配線６０は、層間絶縁膜ＩＬＤ４上に設けられており、スルースイッチＴＨｎに含まれる少なくとも一部のＦＥＴ３０の上方に設けられている。信号配線６０には、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００２７】
端子としてのバンプ７０は、信号配線６０上に設けられており、信号配線６０と同様に、スルースイッチＴＨｎに含まれる少なくとも一部のＦＥＴ３０の上方に設けられている。即ち、信号配線６０およびバンプ７０は、半導体層１２の上方から見たときにスルースイッチＴＨｎに重複している。バンプ７０には、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００２８】
複数の導体５０は、ＦＥＴ３０と信号配線６０またはバンプ７０との間に設けられ、半導体層１２の表面と略平行の平面上に配列されている。導体５０には、信号配線６０、バンプ７０等と同様に、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。導体５０は、電気的に浮遊状態であり、他の素子から電気的に絶縁されている。また、隣接する導体５０同士も電気的に絶縁されている。導体５０の平面配置および構成については後でより詳細に説明する。
【００２９】
層間絶縁膜ＩＬＤ１〜ＩＬＤ５は、バンプ７０より下層の各構成要素を被覆している。層間絶縁膜ＩＬＤ１〜ＩＬＤ５は、例えば、ポリイミド等の絶縁材料を用いている。
【００３０】
図３に示す構成では、バンプ７０とスルースイッチＴＨｎとは電気的に接続されている。従って、スルースイッチＴＨｎは、バンプ７０からの高周波信号あるいはバンプ７０への高周波信号を通過または遮断（スイッチング）する。即ち、バンプ７０および信号配線６０を通過する高周波信号は、スルースイッチＴＨｎを通過する高周波信号と同じ信号である。例えば、図２の破線円Ｃ１の構成は、図３に示す構成に類似する。
【００３１】
図４は、第１実施形態によるＲＦスイッチ回路５の他の部分の構成を示す断面図である。ＲＦスイッチ回路５は、配線２２、２３と、複数のＦＥＴ３１と、複数の導体５１と、信号配線６１と、層間絶縁膜ＩＬＤ１〜ＩＬＤ５とを備えている。
【００３２】
ＦＥＴ３１は、ＦＥＴ３０と同様の構成を有する。複数のＦＥＴ３１は、配線２２と２３との間に直列に接続されており、１つのスルースイッチＴＨｍ（ｍは整数（例えば、ｍ＝７））を成している。
【００３３】
配線２２、２３は、半導体層１２上に設けられており、スルースイッチＴＨｍを他の素子（図示せず）に電気的に接続している。スルースイッチＴＨｍおよび配線２２、２３は、層間絶縁膜ＩＬＤ１、ＩＬＤ２によって被覆されている。配線２２、２３は、配線２０、２１と同様に、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００３４】
信号配線６１は、層間絶縁膜ＩＬＤ４上に設けられており、スルースイッチＴＨｍに含まれる少なくとも一部のＦＥＴ３１の上方に設けられている。即ち、信号配線６１は、半導体層１２の上方から見たときに、スルースイッチＴＨｍと重複している。信号配線６１には、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。
【００３５】
複数の導体５１は、ＦＥＴ３１と信号配線６１との間に設けられ、半導体層１２の表面と略平行の平面上に配列されている。導体５１には、信号配線６１、バンプ７０等と同様に、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。導体５１は、電気的に浮遊状態であり、他の素子から電気的に絶縁されている。また、隣接する導体５１同士も電気的に絶縁されている。導体５１の構成については後でより詳細に説明する。
【００３６】
層間絶縁膜ＩＬＤ１〜ＩＬＤ５は、上記構成要素を被覆している。層間絶縁膜ＩＬＤ１〜ＩＬＤ５には、例えば、ポリイミド等の絶縁材料を用いている。
【００３７】
図４に示す構成では、バンプ７０およびコンタクトプラグ４０が設けられていない。従って、スルースイッチＴＨｍは、信号配線６１を通過する高周波信号とは異なる高周波信号を通過または遮断（スイッチング）する。即ち、スルースイッチＴＨｍと信号配線６１とは、異なる周波数の信号を異なるタイミングで通過させる場合がある。例えば、図２の破線円Ｃ２の構成は、図４に示す構成に類似する。
【００３８】
次に、導体５０の構成について説明する。
【００３９】
図５は、スルースイッチＴＨｍ、導体５１、信号配線６１の配置関係の一例を示すレイアウト図である。尚、図５は、図４に示す導体５１の配置を示しているが、図３に示す導体５０についても同様である。この場合、信号配線６１に代えて、信号配線６０またはバンプ７０が導体５１上に設けられているものと考えればよい。
【００４０】
スルースイッチＴＨｍは、直列に接続された複数のＦＥＴ３１を備える。図５では、スルースイッチＴＨｍは４個のＦＥＴ３１を含むが、スルースイッチＴＨｍは３個以下、または５個以上のＦＥＴ３１を含んでいてもよい。
【００４１】
複数の導体５１は、図５の破線枠内にマトリクス状に二次元配置されている。導体５１は、半導体層１２の表面上方から見た平面レイアウトにおいて、ＦＥＴ３１と信号配線６１との重複領域全体に配置されている。即ち、ＦＥＴ３１と信号配線６１とが導体５１無しに直接対向している領域は小さく、ＦＥＴ３１と信号配線６１との対向領域のほとんどは、導体５１を介して対向している。勿論、導体５１は、ＦＥＴ３１と信号配線６１との重複領域以外の領域にも配置してよい。例えば、導体５１は、スルースイッチＴＨｍ全体の上方に配置されていてもよい。
【００４２】
図６は、図５の一部の拡大図である。尚、図６では、信号配線６１の表示を省略している。
【００４３】
図６に示すように、各導体５１は、半導体層１２の表面と略平行な平面において略四角形、長方形、多角形等の形状を有する。複数の導体５１は、該平面上において第１方向Ｄ１に略直線状に配列され、該第１方向に直交する第２方向Ｄ２において曲線状あるいは第２方向Ｄ２に対して傾斜方向に配列されている。これにより、高周波信号が、隣接する導体５１間を第２方向Ｄ２に通過するような、所謂、導波管効果を抑制することができる。
【００４４】
また、導体５１の一辺の長さＤ５１は、ＦＥＴ３１のＤ１方向の幅Ｄｆｅｔよりも小さい。ここで、幅Ｄｆｅｔについて説明する。図７は、ＦＥＴ３１の一部を示す平面レイアウト図である。ＦＥＴ３１は、Ｄ２方向に延伸するソース電極Ｓおよびドレイン電極Ｄを備える。また、ＦＥＴ３１は、ソース電極ＳからＤ１方向に延伸する複数のソース層（以下、ソースフィンガーともいう）Ｆｓと、ドレイン電極ＤからＤ１方向に延伸する複数のドレイン層（以下、ドレインフィンガーともいう）Ｆｄとをさらに備えている。ソースフィンガーＦｓおよびドレインフィンガーＦｄは、それぞれソース電極Ｓおよびドレイン電極Ｄから互いに対向する方向に延伸している。即ち、ソース電極ＳおよびソースフィンガーＦｓは櫛状に形成され、ドレイン電極ＤおよびドレインフィンガーＦｄも櫛状に形成されている。ソース側の櫛とドレイン側の櫛は、向き合って互い違いに配置されている。ＦＥＴ３１は、さらに、ソースフィンガーＦｓとドレインフィンガーＦｄとの間に配置されたゲート電極Ｇを備えている。ゲート電極Ｇは、共通に制御され、ＦＥＴ３１を１つのスイッチとして機能させる。従って、ＦＥＴ３１のゲート長（チャネル長）方向は、Ｄ２方向となる。また、幅Ｄｆｅｔは、ソース電極Ｓとドレイン電極Ｄとの間の距離、ソースフィンガーＦｓのＤ１方向の長さ、ドレインフィンガーＦｄのＤ１方向の長さ、あるいは、ゲート電極ＧのＤ１方向の長さのいずれかにほぼ等しい。導体５１の一辺の長さＤ５１は、ＦＥＴ３１の幅Ｄｆｅｔより小さいので、ソース電極Ｓとドレイン電極Ｄとの間の距離、ソースフィンガーＦｓのＤ１方向の長さ、ドレインフィンガーＦｄのＤ１方向の長さ、あるいは、ゲート電極ＧのＤ１方向の長さよりも小さいと言うことができる。より好ましくは、導体５１の一辺の長さＤ５１は、信号配線６１のＤ１方向の幅の１／５以下である。
【００４５】
一方、導体５１の平面レイアウト上の大きさの下限は特にない。従って、導体５１の一辺の長さＤ５１は、ＦＥＴ３１の幅Ｄｆｅｔより小さければよい。図４に示す導体５１の構成だけでなく、図３に示す導体５０の構成についても同様のことが言える。また、導体５０、５１は、スルースイッチだけでなく、シャントスイッチにも適用してもよい。尚、導体５０、５１の平面形状は、四角形、長方形、多角形等でもよく、また、円形、楕円形等であってもよい。導体５０、５１の平面形状は、それぞれ同一形状および同一面積を有してもよいが、必ずしも、同一形状および同一面積を有している必要は無い。また、導体５０、５１は、平面レイアウトにおいて規則的に配列しているが、必ずしも規則的に配列している必要は無く、ランダムに配列していてもよい。
【００４６】
導体５０、５１は、次のように形成される。まず、半導体層１２上にＦＥＴ３０、３１を形成し、層間絶縁膜ＩＬＤ１、ＩＬＤ２を形成する。次に、導体５０、５１の材料層（例えば、アルミニウムまたは銅等）を堆積する。次に、リソグラフィ技術およびエッチング技術を用いて、導体５０、５１の材料層を加工する。これにより、導体５０、５１が所望の平面レイアウトにパターニングされる。次に、層間絶縁膜ＩＬＤ３を導体５０、５１上に堆積することによって、導体５０、５１が層間絶縁膜ＩＬＤ３内に埋め込まれる。その後、層間絶縁膜ＩＬＤ４，コンタクトプラグ４０、層間絶縁膜ＩＬＤ５、配線６０、６１、バンプ７０を形成する。これにより、ＲＦスイッチ回路５が完成する。
【００４７】
以上のように、本実施形態によるＲＦスイッチ回路５は、スルースイッチＴＨｎ、ＴＨｍのＦＥＴ３０、３１と信号配線６０、６１との間に配置された複数の導体５０、５１を備える。
【００４８】
もし、導体５０、５１が設けられていない場合、ＦＥＴ３０、３１と信号配線６０，６１との容量結合が局所的に強くなる。このため、信号配線６０、６１を通過する高周波信号がＦＥＴ３０、３１に漏洩するおそれがある。また、ＦＥＴ３０、３１のオフ容量が増大してしまうおそれがある。この場合、ＲＦスイッチ回路５のアイソレーション特性、耐圧特性あるいは歪特性が劣化するおそれがある。
【００４９】
これに対し、本実施形態によるＲＦスイッチ回路５は、ＦＥＴ３０、３１と信号配線６０、６１とは、複数の導体５０、５１を介して容量結合される。即ち、ＦＥＴ３０、３１と信号配線６０、６１とは、直接に容量結合されず、導体５０、５１を介して間接的に容量結合される。ＦＥＴ３０、３１と信号配線６０、６１との間の容量結合は、ＦＥＴの幅Ｄｆｅｔよりも小さい一辺を有する複数の導体５０、５１によって、半導体層１２の表面方向に均等に分散される。例えば、信号配線６０、６１を通過する高周波信号の影響は、複数の導体５０、５１によってより均等に分散される。このように、導体５０、５１は、ＦＥＴ３０、３１と信号配線６０、６１との容量結合を半導体層１２の表面方向により均等に分散（緩和）し、高周波信号の影響がＦＥＴ３０、３１の一部に局所的に与えられることを抑制することができる。
【００５０】
なお、複数の導体５０、５１の各々は電気的に浮遊状態である。導体５０、５１は、ＦＥＴ３０、３１と信号配線６０、６１との対向領域全体に分散配置されている（ちりばめられている）。これにより、ＦＥＴ３０、３１と信号配線６０、６１との容量結合の分散効果が向上し、かつ、ＦＥＴ同士あるいは信号配線同士の容量結合を抑制することができる。
【００５１】
例えば、もし、複数の導体５０、５１が互いに電気的に接続されており１つの導体層を構成する場合、スルースイッチＴＨｎ、ＴＨｍ内の隣接する複数のＦＥＴ３０、３１が導体層を介して容量結合してしまう。この場合、スルースイッチＴＨｎ、ＴＨｍの耐圧が低下するおそれがある。
【００５２】
これに対し、本実施形態によるＲＦスイッチ回路５は、比較的小さな浮遊状態  の導体５０、５１を、ＦＥＴ３０、３１と信号配線６０、６１との対向領域全体に分散配置している。これにより、隣接する複数のＦＥＴ同士の容量結合を抑制することができ、スルースイッチＴＨｎ、ＴＨｍの耐圧の低下を抑制することができる。
【００５３】
図８は、ＲＦスイッチ回路の特性を示すグラフである。縦軸は、３次高調波の大きさ（ｄＢｍ）を示す。横軸は、入力信号の電力（ｄＢｍ）を示す。ラインＬ０が従来のＲＦスイッチ回路のアイソレーション特性および耐圧特性を示す。ラインＬ１が本実施形態によるＲＦスイッチ回路５のアイソレーション特性および耐圧特性を示す。
【００５４】
ラインＬ０とＬ１を比較して分かるように、本実施形態によるＲＦスイッチ回路５では、信号配線６０、６１とオフ状態のＦＥＴ３０、３１との容量結合が半導体層１２の表面方向に分散されることによって、複数段のＦＥＴ３０、３１の一部に集中していた対地寄生容量が複数段のＦＥＴ３０、３１の全体に平均化される。複数段のＦＥＴ３０、３１において対地寄生容量の偏りは高調波発生の原因となるため、該対地寄生容量平均化によりスルースイッチＴＨｎ、ＴＨｍに進入する３次高調波が減少する。これにより、本実施形態によるＲＦスイッチ回路５では、歪特性が改善している。また、従来のＲＦスイッチ回路の耐圧特性Ｐｉｎ０に対して、本実施形態によるＲＦスイッチ回路５の耐圧特性Ｐｉｎ１が高くなっている。即ち、本実施形態によるＲＦスイッチ回路５では、耐圧特性も向上している。
【００５５】
以上のように、本実施形態によるＲＦスイッチ回路５は、信号配線６０、６１およびバンプ７０をスルースイッチやシャントスイッチの上方に配置しても、ＲＦスイッチ回路５の特性劣化を抑制することができる。その結果、本実施形態によるＲＦスイッチ回路５は、小型化に優れ、かつ、高周波数信号の漏洩や劣化を抑制することができる。
【００５６】
（第２実施形態）
図９は、第２実施形態によるＲＦスイッチ回路５の構成例を示す断面図である。第２実施形態は、図３および図４に示す構成（Ｃ１、Ｃ２）の両方に適用可能である。しかし、ここでは、第２実施形態を図４に示す構成（Ｃ２）に適用した場合を説明し、図３に示す構成（Ｃ１）に適用した場合の説明を省略する。
【００５７】
第２実施形態によるＲＦスイッチ回路５は、複数の第１導体５２と、複数の第２導体５３とをさらに備えている。即ち、ＲＦスイッチ回路５は、導体５２、５３を複数の層として有する。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００５８】
複数の第１導体５２は、ＦＥＴ３１と信号配線６１との間に設けられ、半導体層１２の表面と略平行の第１平面Ｐ５２内に配列されている。第１導体５２には、信号配線６１、バンプ７０等と同様に、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。第１導体５２は、電気的に浮遊状態であり、他の素子から電気的に絶縁されている。また、隣接する第１導体５２同士も電気的に絶縁されている。
【００５９】
複数の第２導体５３は、第１導体５２と信号配線６１との間に設けられ、半導体層１２の表面と略平行の第２平面Ｐ５３内に配列されている。第２導体５３には、第１導体５２と同様に、例えば、アルミニウム、銅等の低抵抗金属材料を用いている。第２導体５３は、電気的に浮遊状態であり、他の素子から電気的に絶縁されている。また、隣接する第２導体５３同士も電気的に絶縁されている。
【００６０】
このように、第２実施形態では、複数の第１導体５２の設けられた平面とは異なる平面に複数の第２導体５３が設けられている。即ち、ＦＥＴ３１と信号配線６１との間の容量結合は、複数の第１導体５２と複数の第２導体５３とによって、半導体層１２の表面方向により均一に分散される。これにより、信号配線６１の高周波信号の影響がＦＥＴ３１の一部に局所的に与えられることを抑制することができる。
【００６１】
尚、第１および第２導体５２、５３の構成および平面レイアウトは、第１実施形態の導体５０、５１と同じでよい。即ち、導体５２、５３の平面形状は、四角形、長方形、多角形、円形、楕円形等でよい。導体５２、５３の平面形状は、それぞれ同一形状および同一面積を有してもよいが、必ずしも、同一形状および同一面積を有している必要は無い。しかし、第１平面Ｐ５２内における第１導体５２の大きさは、第２平面Ｐ５３内における第２導体５３の大きさよりも小さい方が好ましい。ＦＥＴ３１に近い第１導体５２の大きさを小さくすることによって、隣接するＦＥＴ３１間における第１導体５２を介した容量結合をさらに抑制することができるからである。また、導体５２、５３は、平面レイアウトにおいて規則的に配列しているが、必ずしも規則的に配列している必要は無く、ランダムに配列していてもよい。
【００６２】
例えば、図１０は、第１および第２導体５２、５３の配置関係を示す平面図である。第１導体５２は、第１平面Ｐ５２内において第１方向Ｄ１に略直線状に配列され、第２方向Ｄ２において曲線状または該第２方向Ｄ２に対して傾斜方向に配列されている。また、第２導体５３は、第２平面Ｐ５３内において第１方向Ｄ１に略直線状に配列され、第２方向Ｄ２において曲線状または該第２方向Ｄ２に対して傾斜方向に配列されている。
【００６３】
ここで、第１導体５２の第１平面Ｐ５２内における大きさは、第２平面Ｐ５３内における第２導体５３の大きさよりも小さい。これにより、隣接するＦＥＴ３１間における容量結合を抑制することができる。
【００６４】
さらに、第１平面Ｐ５２内における複数の第１導体５２間の間隔は、第２平面Ｐ５３内における複数の第２導体５３間の間隔よりも狭い。例えば、図１０では、第１導体５２の配列ピッチは、第２導体５３の配列ピッチよりも狭い。このように、比較的小さな第１導体５２を狭ピッチで配置することによって、ＦＥＴ３１と信号配線６１との容量結合の分散効果をさらに向上させることができる。
【００６５】
第２実施形態は、第１および第２導体５２、５３からなる２つの導体層（シールド層）を備えている。しかし、導体層の数は、特に限定せず、３層以上であってもよい。これにより、ＦＥＴ３１と信号配線６１との容量結合の分散効果をさらに向上させることができる。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６７】
１・・・高周波送受信回路、５・・・ＲＦスイッチ回路、ＴＨ１〜ＴＨ８・・・スルースイッチ、ＳＨ１〜ＳＨ５・・・シャントスイッチ、１０・・・基板、１１・・・絶縁膜、１２・・・半導体層、２０、２１・・・配線、３０、３１・・・ＦＥＴ、４０・・・コンタクトプラグ、５０〜５３・・・導体、６０、６１・・・信号配線、７０・・・バンプ、ＩＬＤ１〜ＩＬＤ５・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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