(57)【要約】【課題】電力補償装置のサブモジュールの性能を試験するための合成試験回路を提供する。【解決手段】電力補償装置のサブモジュールの性能を試験するための合成試験回路は、サブモジュールの性能を試験するための被試験体であるサブモジュール試験部と、電流源及び制御部を含む。電流源は、サブモジュール試験部に連結され、サブモジュール試験部を動作させるためにサブモジュール試験部に設定された容量だけの充電電圧が貯蔵されるようにサブモジュール試験部に電源を供給することができる。制御部は、貯蔵された充電電圧によってサブモジュール試験部のサブモジュール性能試験が行われるように制御することができる。【選択図】図４
2018077211.tif 000002
【特許請求の範囲】
【請求項１】
サブモジュールの性能を試験するための被試験体であるサブモジュール試験部と、
前記サブモジュール試験部に連結され、前記サブモジュール試験部を動作させるために、前記サブモジュール試験部に設定された容量だけの充電電圧が貯蔵されるように、前記サブモジュール試験部に電源を供給する電流源と、
前記貯蔵された充電電圧によって前記サブモジュール試験部のサブモジュール性能試験が行われるように制御する制御部と、
を含む、電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項２】
前記電流源と前記サブモジュール試験部との間に連結され、相互異なる試験電流に調節されるようにする試験電流調節部をさらに含む、請求項１に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項３】
前記試験電流調節部は、
前記電流源と前記サブモジュール試験部との間に連結される第１インダクタと、
前記第１インダクタと直列に連結される第２インダクタと、
前記第２インダクタと並列に連結されるスイッチと、を含む、請求項２に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項４】
前記スイッチが開放される場合、定格電圧に対するサブモジュール性能試験が行われ、
前記スイッチが導通される場合、低電圧に対するサブモジュール性能試験が行われる、請求項３に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項５】
前記サブモジュール試験部は、相互直列に連結される少なくとも１つ以上のサブモジュールを含み、
前記サブモジュールのそれぞれは、
前記制御部によってスイッチング制御される第１〜第４スイッチと、前記第１〜第４スイッチのそれぞれに逆並列連結される第１〜第４ダイオードを含むスイッチング部と、
前記スイッチング部に連結されるキャパシタと、を含む、請求項１〜４のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項６】
第１及び第４ノードの間に連結される第１スイッチペアと、
前記第１及び第４ノードの間に前記第１スイッチペアと並列に連結される第２スイッチペアと、を含み、
前記第１スイッチペアは、前記第１ノード及び第２ノードの間に連結される前記第１スイッチと、前記第２ノード及び前記第４ノードの間に連結される第２スイッチとを含み、
前記第２スイッチペアは、前記第１ノード及び第３ノードの間に連結される第３スイッチと、前記第３ノード及び前記第４ノードの間に連結される第４スイッチとを含み、
前記キャパシタは、前記第１ノード及び前記第４ノードの間に連結される、請求項５に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項７】
前記サブモジュール試験部は、
前記サブモジュール性能試験の前に、前記電流源から供給される電源を前記充電電圧として前記キャパシタに貯蔵されるようにする、請求項５または６に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項８】
前記制御部は、
前記サブモジュール性能試験時に、前記第１〜第４スイッチのスイッチングを制御して、前記キャパシタに貯蔵された充電電圧を利用して試験電流が生成されるように制御する、請求項５〜７のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項９】
前記制御部は、
前記試験電流が交流波形を有するように、前記第１〜第４スイッチのスイッチングを制御する、請求項５〜８のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１０】
前記試験電流が負(−)の方向に流れるように前記第１及び第４スイッチがターンオンされる場合、前記試験電流が減少し、前記第２または第３スイッチがターンオンされる場合、前記試験電流が増加する、請求項５〜９のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１１】
前記試験電流が負(−)の方向に流れるように前記第４スイッチのみターンオンされる場合、前記試験電流の値は維持される、請求項５〜１０のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１２】
前記試験電流が負(−)の方向に流れる間前記試験電流は、少なくとも１つ以上の区間で減少し、少なくとも１つ以上の区間で維持され、少なくとも１つ以上の区間で増加する、請求項５〜１１のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１３】
前記試験電流が正(＋)の方向に流れるように前記第２または第３スイッチがターンオンされる場合、前記試験電流が増加し、前記第１または第４スイッチがターンオンされる場合、前記試験電流が減少する、請求項５〜１２のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１４】
前記試験電流が正(＋)の方向に流れるように前記第３スイッチのみターンオンされる場合、前記試験電流の値は維持される、請求項５〜１３のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１５】
前記試験電流が正(＋)の方向に流れる間前記試験電流は、少なくとも１つ以上の区間で増加し、少なくとも１つ以上の区間で維持され、少なくとも１つ以上の区間で減少する、請求項５〜１４のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１６】
前記電流源は、
三相交流電源を直流電圧に整流する整流部と、
前記直流電圧に含まれるリップルを除去するリップル除去部と、
サブモジュール性能試験中前記試験電流に発生する損失を補償するための損失補償分を供給する損失補償部と、
を含む、請求項１〜１５のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１７】
前記損失補償部はインバータである、請求項１６に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項１８】
前記電流源の平均出力電力は、次の式で表される、請求項１〜１７のいずれか一項に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【数１】
2018077211.tif 000005
ここで、Tsは損失補償分が提供される積分区間であり、itestは試験電流であり、出力電圧VINVは前記損失補償部の損失補償分である。
【請求項１９】
前記積分区間は、(T／２−Ts)〜T／２または(T−Ts)〜T(Tは前記試験電流の周期)である、請求項１８に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路。
【請求項２０】
サブモジュールの性能を試験するための被試験体であるサブモジュール試験部と、前記サブモジュール試験部に連結される電流源及び制御部を含む電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法において、
前記サブモジュール試験部に設定された容量だけの充電電圧で貯蔵されるように、前記サブモジュール試験部に電源を供給するステップと、
前記貯蔵された充電電圧を利用して前記サブモジュール試験部を動作させるステップと、
前記サブモジュール試験部の動作時に、前記貯蔵された充電電圧を基に試験電流を生成するステップと、
前記試験電流を利用して前記サブモジュール性能試験を行うステップと、
を含む、電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法。
【請求項２１】
前記電力補償装置のサブモジュールの性能を試験するための合成試験回路は、
前記電流源と前記サブモジュール試験部との間に連結される試験電流調節部をさらに含み、
前記試験電流調節部は、
前記電流源と前記サブモジュール試験部との間に連結される第１インダクタと、
前記第１インダクタと直列に連結される第２インダクタと、
前記第２インダクタと並列に連結されるスイッチと、を含み、
前記スイッチを開放させ、定格電圧に対するサブモジュール性能試験を行うステップと、
前記スイッチを導通させて低電圧に対するサブモジュール性能試験を行うステップと、をさらに含む、請求項２０に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法。
【請求項２２】
前記サブモジュール試験部のサブモジュール性能試験中前記試験電流に損失が発生する場合、前記電流源から前記損失を補償するための損失補償分を生成するステップをさらに含む、請求項２０または２１に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法。
【請求項２３】
前記損失補償分は、常時試験電流の半周期の一定部分の間前記電流源から出力される出力電圧である、請求項２２に記載の電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力補償装置に関するものとして、具体的には、電力補償装置のサブモジュールの性能を試験するための合成試験回路及びその試験方法に関するものである。
【背景技術】
【０００２】
産業発展と人口増加に伴い電力需要は急増している反面、電力生産には限界がある。
【０００３】
これによって、生産地で生成された電力を損失することなく安定的に需要地に供給するための電力系統が次第に重要となってきている。
【０００４】
電力潮流と系統電圧、安定度向上のためのFACTS(Flexible AC Transmission System)設備の必要性が台頭している。FACTS設備のうち３世代と呼ばれる電力補償装置の一種であるSTATCOM(STATic synchronous COMpensator)設備は、電力系統に並列に併入して、電力系統で必要とする無効電力及び有効電力を補償している。
【０００５】
図１は、一般的な電力系統システムを示している。
【０００６】
図１に示すように、一般的な電力系統システム１０は、電力生成源２０、電力系統３０、負荷４０及び多数の電力補償装置５０を含むことができる。
【０００７】
電力生成源２０は、電力を生成する場所や設備を意味するものとして、電力を生成する生産者と理解することができる。
【０００８】
電力系統３０は、電力生成源２０から生成された電力を負荷４０に送電する電力線、鉄塔、避雷器、碍子などを含む一切の設備を意味することができる。
【０００９】
負荷４０は、電力生成源２０から生成された電力を消費する場所や設備を意味するものとして、電力を消費する消費者と理解することができる。
【００１０】
電力補償装置５０は、電力系統３０につながって、電力系統３０の有効電力または無効電力の過剰または不足に応じて、該有効電力または無効電力を補償する。
【００１１】
電力補償装置５０は、多数のサブモジュールから構成されるが、このようなサブモジュールに対するサブモジュール性能試験が要求される。
【００１２】
だが、従来の電力補償装置５０のサブモジュールの性能を試験するための合成試験回路は、大変重要な技術として、関連技術が露出されないだけでなく技術移転も容易ではないので、現在まで公知された電力補償装置のサブモジュールの性能を試験するための合成試験回路はない。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、前述した問題及び他の問題を解決することを目的とする。
【００１４】
本発明の他の目的は、電力補償装置が正常及び非正常動作する時、サブモジュールにあらわれる電流及び電圧と類似する電流と電圧を該当電力補償装置に設置する前に、該当サブモジュールに人為的に印加して、多様な試験を可能とする新しい構造の合成試験回路及びその試験方法を提供する。
【課題を解決するための手段】
【００１５】
前記または他の目的を達成するために、本発明の一側面によれば、電力補償装置のサブモジュールの性能を試験するための合成試験回路は、サブモジュールの性能を試験するための被試験体であるサブモジュール試験部と、電流源及び制御部を含む。前記電流源は、前記サブモジュール試験部に連結され、前記サブモジュール試験部を動作させるために、前記サブモジュール試験部に設定された容量だけの充電電圧が貯蔵されるように、前記サブモジュール試験部に電源を供給することができる。前記制御部は、前記貯蔵された充電電圧によって前記サブモジュール試験部のサブモジュール性能試験が行われるように制御することができる。
【００１６】
本発明の他側面によれば、サブモジュールの性能を試験するための被試験体であるサブモジュール試験部と、前記サブモジュール試験部に連結される電流源と、前記電流源と前記サブモジュール試験部との間に連結される試験電流調節部とを含む電力補償装置のサブモジュールの性能を試験するための合成試験回路の試験方法は、前記サブモジュール試験部に設定された容量だけの充電電圧で貯蔵されるように、前記サブモジュール試験部に電源を供給するステップと、前記貯蔵された充電電圧を利用して前記サブモジュール試験部を動作させるステップと、前記サブモジュール試験部の動作時に、前記貯蔵された充電電圧を基に試験電流を生成するステップと、前記試験電流を利用して前記サブモジュール性能試験を行うステップとを含む。
【発明の効果】
【００１７】
本発明による電力補償装置のサブモジュールの性能を試験するための合成試験回路及びその試験方法の効果に対して説明すれば、次のようである。
【００１８】
本発明の実施例の少なくとも１つによれば、被試験体であるサブモジュール試験部に設定された容量だけ充電電圧を貯蔵しておけば、この充電電圧を利用してサブモジュール性能試験を十分行うことができ、帯電力が要求されるサブモジュール試験部のサブモジュール性能試験を小規模施設と低費用で行うことができるので、経済性が優れるという長所がある。
【００１９】
また、本発明の実施例の少なくとも１つによれば、MMC(Modular Multilevel Converter)基盤の電力補償装置に含まれる多数のサブモジュールの全てをサブモジュール性能試験をする必要なく、国際規格に規定された３つのサブモジュールに対してのみサブモジュール試験部と構成してサブモジュール性能試験を行うことで、MMC基盤の電力補償装置に含まれる多数のサブモジュール全てに対してサブモジュール性能試験をすることと同じ効果が得られるという長所がある。
【００２０】
また、本発明の実施例の少なくとも１つによれば、試験バルブに損失が発生する場合、直ちに該当損失に対する損失反映分を反映することで、サブモジュール性能試験がエラーなしに円滑に行われるという長所がある。
【図面の簡単な説明】
【００２１】
【図１】一般的な電力系統システムを示している。
【図２】本発明に係るMMC(Modular Multilevel Converter)基盤のSTATCOMの電力変換部を示した図である。
【図３】図２のサブモジュールを詳しく示した図である。
【図４】本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路を示した図である。
【図５】図４のサブモジュール試験部の詳しい構造を示した図である。
【図６】本発明に係る電力補償装置のサブモジュールの性能を試験するための波形図を示す。
【図７】本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路において、試験電流を生成するための等価回路を示している。
【図８ａ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図８ｂ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図８ｃ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図８ｄ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図８ｅ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図８ｆ】試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【図９】本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路において、損失補償をするための等価回路を示している。
【図１０】損失補償時の試験電流と出力電圧の波形図を示す。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して、本明細書に開示された実施例を詳しく説明するが、同一または類似する構成要素には同じ参照番号を付与し、それに対する重複説明は省略することにする。以下の説明で用いられる構成要素に対する接尾辞「モジュール」及び「部」は、明細書作成の容易さのみが考慮されて付与または混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、関連する公知技術に対する具体的な説明が、本明細書に開示された実施例の要旨を不明確とする虞があると判断される場合、その詳細な説明を省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されるものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解されなければならない。
【００２３】
図２は本発明に係るMMC(Modular Multilevel Converter)基盤のSTATCOMの電力変換部を示した図であり、図３は図２のサブモジュールを詳しく示した図である。
【００２４】
STATCOMは、電力補償装置の一種として、本発明はこれに対して限定はしない。
【００２５】
図２に示すように、MMC基盤のSTATCOMの電力変換部５３は、各相別に直列に連結された多数のサブモジュール５５を含むことができる。多数のサブモジュール５５の動作によって、電力系統に有効電力や無効電力が供給され、また電力系統から有効電力や無効電力が吸収される。
【００２６】
直列に連結された多数のサブモジュールによって１つの相が構成される。
【００２７】
MMC基盤のSTATCOMの電力変換部５３は、スターコネクショントポロジー(star connection topology)やデルタコネクショントポロジー(delta connection topology)を有することができる。
【００２８】
各相に備えられた多数のサブモジュール５５をバルブ(valve)と定義することができるが、これに対しては限定しない。
【００２９】
各サブモジュール５５は、スイッチング部５７とスイッチング部５７に連結されたキャパシタCSMを含むことができる。
【００３０】
多数のサブモジュール５５は相互直列に連結される。即ち、第１サブモジュールは第２サブモジュールに連結され、第２サブモジュールは第３サブモジュールに連結される。このような連結方式で最後のサブモジュールまで直列連結される。
【００３１】
このように直列に連結された多数のサブモジュール５５によって１つ以上のバルブが構成され、このように構成された第１〜第３バルブによってコンバータが構成される。コンバータは、電力系統からの交流電力を直流電力に変換またはキャパシタCSMに貯蔵された直流電力を交流電力に変換する役割をする。キャパシタCSMは、コンバータによって変換された直流電力を貯蔵または貯蔵されている直流電力をコンバータに提供することができる。
【００３２】
従って、多数のサブモジュール５５から構成されたコンバータの動作によって、電力系統に有効電力や無効電力が供給され、また電力系統から有効電力や無効電力が吸収される。
【００３３】
各サブモジュール５５の具体的な構造と各サブモジュール５５の連結構造は、図３を参照して説明する。
【００３４】
図３は、説明の便宜を図って第１サブモジュール内の連結構造を示しているが、他のサブモジュール内の連結構造も図３と同一である。
【００３５】
図３に示すように、第１サブモジュールは、スイッチング部５７とスイッチング部５７に連結されたキャパシタCSMを含むことができる。
【００３６】
スイッチング部５７は、４つのスイッチSLT、SLB、SRT、SRBと各スイッチSLT、SLB、SRT、SRBに逆並列に連結された４つのダイオードDLT、DLB、DRT、DRBを含むことができる。
【００３７】
第１〜第４スイッチSLT、SLB、SRT、SRBは、IGBT(Insulated Gate Bipolar mode Transistor)からなることができるが、これに対しては限定しない。
【００３８】
第１〜第４スイッチSLT、SLB、SRT、SRBはフルブリッジタイプ(full bridge type)に構成することができる。
【００３９】
具体的に、第１ノードn１と第４ノードn４の間に第１及び第２スイッチSLT、SLBが直列に連結される。即ち、第１ノードと第２ノードn２の間に第１スイッチSLTが連結され、第２ノードn２と第４ノードn４の間に第２スイッチSLBが連結される。同様に、第１ノードn１と第２ノードn２の間に第１ダイオードDLTが連結され、第２ノードn２と第４ノードn４の間に第２ダイオードDLBが連結される。
【００４０】
また、第１ノードn１と第４ノードn４の間に第３及び第４スイッチSRT、SRBが直列に連結される。即ち、第１ノードn１と第３ノードn３の間に第３スイッチSRTが連結され、第３ノードn３と第４ノードn４の間に第４スイッチSRBが連結される。同様に、第１ノードn１と第３ノードn３の間に第３ダイオードDRTが連結され、第３ノードn２と第４ノードn４の間に第４ダイオードDRBが連結される。
【００４１】
第１及び第４ノードn１、n４の間で、第１及び第２スイッチSLT、SLBから構成される第１スイッチペアと第３及び第４スイッチSRT、SRBから構成される第２スイッチペアは、相互並列に連結される。
【００４２】
第２ノードn２に連結された第１ラインLS１は、前のサブモジュールの第３ノードn３に連結され、第３ノードn３に連結された第２ラインLS２は、次のサブモジュールの第２ノードn２に連結される。
【００４３】
本発明は、以上のように、MMC基盤のSTATCOMの電力変換部５３に含まれたサブモジュール５５のサブモジュールの性能を試験するための合成試験回路に関するものとして、STACOMに設置される前に、該当サブモジュール５５に対する多様なサブモジュール性能試験に基づいて、STATCOMに設置可能な規格に符合するように、該当サブモジュール５５の性能を改善できるように支援することができる。
【００４４】
通常、STATCOMに設置されるサブモジュール５５にあらわれる電圧や電流は非常に大きいので、このような電圧や電流を供給できる合成試験回路を製作することは、現実的に難しく費用もたくさんかかる。
【００４５】
従って、本発明は、MMC基盤のSTATCOMの電力変換部５３の実際の運転時に、該当サブモジュール５５に印加される電圧及び電流と同一に模擬できるようにしながらも、試験設備の容量は被試験体の損失成分の大きさに縮小できるようにして、エネルギー消耗を大幅に節減できる電力補償装置のサブモジュールの性能を試験するための合成試験回路を提供する。
【００４６】
図４は、本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路を示した図である。
【００４７】
図４に示すように、本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路は、電流源６０、電流源６０に連結されるサブモジュール試験部７０及び電流源６０とサブモジュール試験部７０の間に位置される試験電流調節部８０を含むことができる。
【００４８】
サブモジュール試験部７０は、サブモジュールの性能を試験するための被試験体であり、電流源６０及び試験電流調節部８０は試験体である。
【００４９】
電流源６０は、サブモジュール試験部７０を動作させるための電源を供給する一方、合成試験回路で発生する損失補償分を供給するための低電圧−帯電流電源供給装置からなることができる。
【００５０】
電流源６０は、サブモジュール試験部７０のキャパシタCSMに充電電圧VSMを充電させることができる。充電電圧VSMは、例えば、キャパシタCSMに設定された容量だけ充電される。この充電電圧VSMによって持続的に電力補償装置のサブモジュール性能試験を行うことができる。
【００５１】
キャパシタCSMが予め設定された容量だけ充電されると、このキャパシタCSMに充電された充電電圧VSMによって、サブモジュール試験部７０のサブモジュール７２や図示されていない他の構成要素が動作することができる。
【００５２】
電流源６０の出力電圧VINVは、サブモジュール試験部７０のキャパシタCSMに充電された充電電圧VSMより非常に小さい値を有する。例えば、電流源６０の出力電圧VINVは２５Vである反面、サブモジュール試験部７０のキャパシタCSMに充電された充電電圧VSMは３kV〜３.６kV(直列連結された３つのサブモジュール基準)である。
【００５３】
従って、サブモジュール試験部７０の各サブモジュールのキャパシタCSMに一度充電されると、サブモジュール試験部７０のサブモジュール性能試験の間電流源６０から別途の電圧が供給されなくても、ほとんど電力消耗なしにサブモジュール性能試験を容易に行うことができる。
【００５４】
仮に、サブモジュール試験部７０のサブモジュール性能試験の間損失によって所望の電力が生成されない場合に限って、間欠的に電流源６０によって損失電力が補充される。これに対しては、図９及び図１０を参考にして後詳する。
【００５５】
電流源６０は、整流部６２、リップル除去部６４及び損失補償部６６を含むことができる。
【００５６】
整流部６２は、三相交流電源Vsを低電圧直流電圧VDCに整流するダイオード型整流器からなることができる。
【００５７】
例えば、直流電圧VDCは５０Vであるが、これに対しては限定しない。
【００５８】
直流電圧VDCに含まれるリップルは、リップル除去部６４によって除去される。リップル除去部６４は、整流部６２に連結されるインダクタLFと、インダクタLFと並列に連結されるキャパシタCFを含むことができる。
【００５９】
直流電圧VDCは、キャパシタCFの両端にかかることになる。
【００６０】
損失補償部６６は、直流電圧VDCを出力電圧VINVに変換するインバータからなることができる。具体的に、損失補償部６６は、サブモジュール試験部７０のサブモジュール性能試験時に生成される試験電流が流れながら損失が発生する場合、該当損失を補充または補償するために直流電圧VDCから変換された出力電圧VINVを出力させることができる。
【００６１】
損失補償部６６は、４つのスイッチS１〜S４と各スイッチS１〜S４に逆並列に連結された４つのダイオードD１〜D４を含むことができる。
【００６２】
第１〜第４スイッチS１〜S４は、IGBT(Insulated Gate Bipolar mode Transistor)からなることができるが、これに対しては限定しない。
【００６３】
第１〜第４スイッチS１〜S４は、フルブリッジタイプ(full bridge type)に構成することができる。
【００６４】
具体的に、第１ノードn１１と第４ノードn１４の間に第１及び第２スイッチS１、S２が直列に連結される。即ち、第１ノードn１１と第２ノードn１２の間に第１スイッチS１が連結され、第２ノードn１２と第４ノードn１４の間に第２スイッチS２が連結される。同様に、第１ノードn１１と第２ノードn１２の間に第１ダイオードD１が連結され、第２ノードn１２と第４ノードn１４の間に第２ダイオードD２が連結される。
【００６５】
また、第１ノードn１１と第４ノードn１４の間に第３及び第４スイッチS３、S４が直列に連結される。即ち、第１ノードn１１と第３ノードn１３の間に第３スイッチS３が連結され、第３ノードn１３と第４ノードn１４の間に第４スイッチS４が連結される。同様に、第１ノードn１１と第３ノードn１３の間に第３ダイオードD３が連結され、第３ノードn１３と第４ノードn１４の間に第４ダイオードD４が連結される。
【００６６】
第１及び第４ノードn１１、n１４の間で第１及び第２スイッチS１、S２から構成される第１スイッチペアと第３及び第４スイッチS３、S４から構成される第２スイッチペアは、相互並列に連結される。
【００６７】
損失補償部６６の第１〜第４スイッチS１、S２、S３、S４は、第１制御部９２によってスイッチング制御される。
【００６８】
損失補償部６６は、試験電流が流れながら発生する損失を補償するために、第１制御部９２による第１〜第４スイッチS１、S２、S３、S４のスイッチング制御を介して、整流部６２から出力された直流電圧VDCを出力電圧VINVに変換して出力させることができる。これは、図９及び図１０を参考にして後詳する。
【００６９】
試験電流調節部８０は、サブモジュール試験部７０のサブモジュールの性能を試験するための試験電流を調節することができる。
【００７０】
また、試験電流調節部８０は、サブモジュール試験部７０のサブモジュール性能試験のためにサブモジュール試験部７０のキャパシタCSMを充電させるために、電流源６０から直流電圧VDCまたは出力電圧VINVが供給される場合、この電圧に応じた充電電流を調節して、該当充電電流が充電電圧VSMでキャパシタCSMに充電されるようにすることができる。
【００７１】
試験電流調節部８０は、試験電流を調節するために第１インダクタLI１と、第２インダクタLI２及びスイッチ８２を含むことができる。
【００７２】
第１インダクタLI１と第２インダクタLI２は、相互同じインダクタンスを有してもよく、異なるインダクタンスを有してもよい。
【００７３】
スイッチ８２は、例えば第２インダクタLI２の入出力端に第２インダクタLI２と並列に連結される。例えば、スイッチ８２が開放される場合、第１インダクタLI１の第１インダクタンス及び第２インダクタLI２の第２インダクタンスによる試験電流に調節される。例えば、スイッチ８２が導通される場合、第１インダクタLI１を介して流れる電流がスイッチ８２によって第２インダクタLI２をバイパス(bypass)されるので、第１インダクタLI１の第１インダクタンスによる試験電流に調節される。
【００７４】
従って、スイッチ８２の開放または導通によって、異なる試験電流に調節される。
【００７５】
例えば、国際規格(IEC ６２９２７：Voltage sourced converter(VSC) valves for static synchronous compensator(STATCOM)−Electrical Testing)によれば、定格電圧と低電圧に対するサブモジュール性能試験が指定されている。
【００７６】
例えば、定格電圧に対するサブモジュール性能試験時にはスイッチ８２を開放させ、第１及び第２インダクタLI１、LI２の両方ともを試験電流の調節に用いることができる。例えば、低電圧に対するサブモジュール性能試験時にはスイッチ８２を導通させ、第１インダクタLI１のみを試験電流の調節に用いることができる。
【００７７】
スイッチ８２は、第１及び第２制御部９２、９４のいずれか１つの制御部によって制御される。
【００７８】
サブモジュール試験部７０は、サブモジュール７２を含むことができる。サブモジュール７２は、スイッチング部７４とスイッチング部７４と連結されたキャパシタCSMを含むことができる。
【００７９】
サブモジュール試験部７０に含まれたサブモジュール７２は、電力補償装置、即ちMMC基盤のSTATCOMの電力変換部５３に実際装着されるサブモジュール５５として、電力変換部５３に装着される前にサブモジュール性能試験のために電流源６０に連結された試験電流調節部８０に連結される。
【００８０】
サブモジュール７２は、図３に示したMMC基盤のSTATCOMの電力変換部５３に含まれたサブモジュール５５と同一な構造を有するので、詳しい説明は省略する。
【００８１】
前述したように、MMC基盤のSTATCOMの電力変換部５３には多数のサブモジュール５５が含まれるが、これらサブモジュール５５全てを対象としてサブモジュール性能試験を行うのは物理的に不可能である。
【００８２】
国際規格(IEC ６２９２７：Voltage sourced converter(VSC) valves for static synchronous compensator(STATCOM)−Electrical Testing)によれば、最小３つ以上の直列連結されたIGBTスイッチに対して試験するように規定されている
これによって、図５に示すように、サブモジュール性能試験のために電流源６０に連結されるサブモジュール７２は、相互直列に連結された３つのサブモジュール７２ａ、７２ｂ、７２ｃを含むことができるが、これに対しては限定しない。
【００８３】
各サブモジュール７２ａ、７２ｂ、７２ｃは、多数のスイッチング部７４ａ、７４ｂ、７４ｃと各スイッチング部７４ａ、７４ｂ、７４ｃに連結されるキャパシタCSM１、CSM２、CSM３を含むことができる。この時、各スイッチング部７４ａ、７４ｂ、７４ｃは相互直列に連結される。
【００８４】
サブモジュール試験部７０は、サブモジュール性能試験初期には電流源６０から供給された出力電圧VINVをキャパシタCSMに充電させることができる。以後にはキャパシタCSMに充電された充電電圧VSMを利用してサブモジュールの性能を試験するための試験電流を生成するように動作するので、サブモジュール性能試験の間電流源６０から出力電圧VINVをキャパシタCSMに充電させる必要がない。
【００８５】
ただし、試験電流が流れながら試験電流に損失が発生する場合、このような損失を補充または補償するために間欠的に電流源６０の損失補償部６６から出力電圧VINVがサブモジュール試験部７０に供給される。
【００８６】
サブモジュール試験部７０、具体的にサブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRBは第２制御部９４によって制御される。
【００８７】
サブモジュール性能試験のためにサブモジュール試験部７０が動作して試験電流が例えば３０分以上の間持続的に生成される。試験電流は周期を有する交流波形を有する。このような周期的な交流波形の試験電流によってサブモジュール性能試験中に試験電流に損失が発生する場合、電流源６０から提供される損失補償分(特定区間での出力電圧VINV、図１０参照)によって損失が補充または補償されて、定格電圧または低電圧のようなサブモジュール性能試験がエラーなしに円滑に行われる。
【００８８】
図４では、説明の便宜を図って第１及び第２制御部９２、９４に区分しているが、第１及び第２制御部９２、９４は１つの制御部として統合されてもよい。
【００８９】
第１及び第２制御部９２、９４に区分される場合、第１及び第２制御部９２、９４は相互通信が可能であり、関連情報をやりとりすることができる。
【００９０】
例えば、サブモジュール性能試験時にサブモジュール試験部７０のサブモジュール７２内のキャパシタCSMを充電させるために、第１制御部９２は第２制御部９４にサブモジュール試験部７０の第１〜第４スイッチSLT、SLB、SRT、SRBのスイッチング制御を要請すると、第２制御部９４はこのような要請に答えてサブモジュール試験部７０の第１〜第４スイッチSLT、SLB、SRT、SRBをスイッチング制御することができる。
【００９１】
例えば、第２制御部９４の制御によってサブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRBがスイッチング制御されてサブモジュールの性能を試験するための試験電流が生成され、試験電流が電流源６０、試験電流調節部８０及びサブモジュール試験部７０の間に流れることができる。この時、第２制御部９４によって該当試験電流に損失が発生したことが認知される場合、第２制御部９４は第１制御部９２に損失補償を要請し、第１制御部９２は該当損失補償要請に答えて電流源６０の損失防止部の第１〜第４スイッチSLT、SLB、SRT、SRBを制御して損失が補償されるようにすることができる。
【００９２】
＜サブモジュールの性能を試験するための試験電流生成＞
図６〜図８を参照して、サブモジュールの性能を試験するための試験電流生成方法を説明する。
【００９３】
図６は、本発明に係る電力補償装置のサブモジュールの性能を試験するための波形図を示す。また、図７は、本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路において、試験電流を生成するための等価回路を示す。図８ａ〜図８ｆは、試験電流を生成するための等価回路において、各モードに応じた試験電流の流れを示している。
【００９４】
サブモジュール性能試験のために、電流源６０から出力される直流電圧VDCまたは出力電圧VINVによってサブモジュール試験部７０のキャパシタCSMが充電される。
【００９５】
図７に示すように、電流源６０から出力される出力電圧VINVとサブモジュール試験部７０のキャパシタCSMに充電された充電電圧VSMそしてサブモジュール試験部７０の第１〜第４スイッチSLT、SLB、SRT、SRBのスイッチング制御によって試験電流調節部８０によって試験電流itestが生成される。このような試験電流itestは、サブモジュール試験部７０の第１〜第４スイッチSLT、SLB、SRT、SRBのスイッチング制御によって、負(−)の方向または正(＋)の方向に流れることができる。
【００９６】
ここで、負(−)の方向とは、試験電流調節部８０の右側から左側に流れる方向を言い、正(＋)の方向とは、試験電流調節部８０の左側から右側に流れる方向を言う。順方向と逆方向がこれとは反対に定義されてもよい。試験電流itestが負(−)の方向に流れる場合、試験電流itestは負の値を有し、試験電流itestが正(＋)の方向に流れる場合、試験電流itestは正の値を有する。
【００９７】
これとは反対に負(−)の方向と正(＋)の方向が定義されてもよいが、これに対しては限定しない。
【００９８】
キャパシタCSMが充電される場合、上述したようにキャパシタCSMに充電された充電電圧VSMは、電流源６０から出力された出力電圧VINVより著しく高いので、出力電圧VINVは０Vと見なすことができる。
【００９９】
説明の便宜を図って、以下のサブモジュールの性能を試験するための試験電流itest生成時に出力電圧VINVは０Vと見なされ、これによって出力電圧VINVは無視され、キャパシタCSMの充電電圧によって試験電流itestが生成される。
【０１００】
本発明で、サブモジュール試験部７０の第１〜第４スイッチSLT、SLB、SRT、SRBは、次の表１のようにモード１〜モード２２でスイッチング制御される。
【０１０１】
【表１】
2018077211.tif 000003
【０１０２】
以下、各モードの動作を説明する。
【０１０３】
図８ａは、モード１、モード３及びモード５に適用される。図８ｂは、モード２、モード４、モード６、モード８及びモード１０に適用される。図８ｃは、モード７、モード９及びモード１１に適用される。図８ｄ、はモード１２、モード１４及びモード１６に適用される。図８ｅは、モード１３、モード１５、モード１７、モード１９及びモード２１に適用される。図８ｆは、モード１８、モード２０及びモード２２に適用される。
【０１０４】
各モードの区間幅は、サブモジュール性能試験の最適化に応じて変更可能である。また、本発明では、全て２２個のモードで駆動されているが、サブモジュール性能試験の最適化に応じてそのモードの個数は変更可能である。
【０１０５】
以下の説明で、電流源６０の出力電圧VINVは０Vと見なされ、定格電圧の環境下でサブモジュール性能試験を行うと仮定する。このような場合、試験電流調節部８０のインダクタLIのインダクタンスは、次のように表すことができる。
【０１０６】
式１
LI＝LI１＋LI２
【０１０７】
LI１は第１インダクタであり、LI２は第２インダクタである。
【０１０８】
また、サブモジュール７２のキャパシタCSMの充電電圧VSMは、次のように表すことができる。
【０１０９】
式２
VSM＝VSM１＋VSM２＋VSM３
【０１１０】
VSM１は第１サブモジュール７２ａのキャパシタCSM１の充電電圧であり、VSM２は第２サブモジュール７２ｂのキャパシタCSM２の充電電圧であり、VSM３は第３サブモジュール７２ｃのキャパシタCSM３の充電電圧である(図５参照)。
【０１１１】
また、図７に図示された全ての構成要素、即ちスイッチSLT、SLB、SRT、SRB、ダイオードDLT、DLB、DRT、DRB、キャパシタCSM、インダクタLI等は理想的なものであると見なすことができる。
【０１１２】
モード１(t０≦t＜t１)
モード１において、図６に示したように、サブモジュール７２の第１スイッチSLT及び第４スイッチSRBのそれぞれはターンオンされ、第２スイッチSLB及び第３スイッチSRTのそれぞれはターンオフされる。このような場合、第１スイッチSLT及び第４スイッチSLBのそれぞれを介して電流iSLT、iSRBが流れることができる。結局、図８ａに示したように、キャパシタCSM、第１スイッチSLT、インダクタLI及び第４スイッチSRBに試験電流itestが流れることになる。この時、試験電流itestは、時間が経過することにつれて次のように増加することになる。
【０１１３】
式３
itest＝(−VSM)／LI×t
【０１１４】
従って、式３に応じて試験電流itestは減少することになる。このような試験電流itestは、第１スイッチSLTまたは第４スイッチSRBがターンオフされる時まで増加することになる。
【０１１５】
モード２(t１≦t＜t２)
モード２において、図６に示したように、第４スイッチSRBのみがターンオンされ、残りのスイッチ、即ち第１〜第３スイッチSLT、SLB、SRTはターンオフされる。このような場合、インダクタLIにキャパシタCSMの充電電圧VSMがそれ以上印加されないので、試験電流itestはこれ以上増加しなくなる。即ち、インダクタLIに印加される電圧は０(zero)である。この時、試験電流itestは図８ｂに示すように、第２ダイオードDLB、インダクタLI及び第４スイッチSRBを介して流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１１６】
式４
itest＝itest(t１)＝itest(t２)
【０１１７】
従って、式４に応じて試験電流itestは第１時点t１と第２時点t２で同一に維持され、このことからモード２において試験電流itestがモード１の終了時点t１の試験電流itest(t１)で維持されることがわかる。
【０１１８】
モード３(t２≦t＜t３)
モード３において、図６に示したように、第４スイッチSRBがターンオン状態を維持し、第１スイッチSLTが再びターンオンされる。このような場合、第１スイッチSLTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加される。
【０１１９】
これによって、モード１と同様に試験電流itestが減少することになる。即ち、図８ａに示したように、キャパシタCSM、第１スイッチSLT、インダクタLI及び第４スイッチSRBに試験電流itestが流れることになる。この時、試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１２０】
式５
itest＝itest(t２)＋(−VSM)／LI×t
【０１２１】
従って、式５に応じて試験電流itestはモード２の終了時点t２の試験電流値itest(t２)から減少することになる。
【０１２２】
モード４(t３≦t＜t４)
モード４において、図６に示したように、第４スイッチSRBがターンオン状態を維持し、第１スイッチSLTが再びターンオフされる。このような場合、第１スイッチSLTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されないので、試験電流itestも増加しなくなる。即ち、インダクタLIに印加される電圧は０(zero)である。
【０１２３】
試験電流itestは図８ｂに示すように、第２ダイオードDLB、インダクタLI及び第４スイッチSRBを介して流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１２４】
式６
itest＝itest(t３)＝itest(t４)
【０１２５】
従って、式６に応じて試験電流itestは第３時点t３と第４時点t４で同一に維持され、このことからモード４において試験電流itestがモード３の終了時点t３の試験電流itest(t３)で維持されることがわかる。
【０１２６】
モード５(t４≦t＜t５)
モード５において、図６に示したように、第４スイッチSRBがターンオン状態を維持し、第１スイッチSLTが再びターンオンされる。このような場合、第１スイッチSLTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加される。
【０１２７】
これによって、モード１及び図３と同様に試験電流itestが減少することになる。即ち、図８ａに示したように、キャパシタCSM、第１スイッチSLT、インダクタLI及び第４スイッチSRBに試験電流itestが流れることになる。この時、試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１２８】
式７
itest＝itest(t４)＋(−VSM)／LI×t
【０１２９】
従って、式７に応じて試験電流itestはモード４の終了時点t４の試験電流値itest(t４)から減少することになる。
【０１３０】
モード６(t５≦t＜t６)
モード６において、図６に示したように、第４スイッチSRBがターンオン状態を維持し、第１スイッチSLTが再びターンオフされる。このような場合、第１スイッチSLTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されないので、試験電流itestも増加しなくなる。即ち、インダクタLIに印加される電圧は０(zero)である。
【０１３１】
試験電流itestは図８ｂに示すように、第２ダイオードDLB、インダクタLI及び第４スイッチSRBを介して流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１３２】
式８
itest＝itest(t５)＝itest(t６)
【０１３３】
従って、式８に応じて試験電流itestは第５時点t５と第６時点t６で同一に維持され、このことからモード６において試験電流itestがモード５の終了時点t５の試験電流itest(t５)で維持されることがわかる。
【０１３４】
モード７(t６≦t＜t７)
モード７において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれはターンオンされ、第１スイッチSLT及び第４スイッチSRBのそれぞれはターンオフされる。このような場合、第２スイッチSLB及び第３スイッチSRTのそれぞれを介して電流iSLB、iSRTが流れることができる。結局、図８ｃに示したように、キャパシタCSM、第２ダイオードDLB、インダクタLI及び第３ダイオードDRTに試験電流itestが流れることになる。この時、試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１３５】
式９
itest＝itest(t６)＋VSM／LI×t
【０１３６】
従って、式９に応じて試験電流itestは増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１３７】
モード８(t７≦t＜t８)
モード８において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれはターンオフされ、第４スイッチSRBはターンオンされる。このような場合、キャパシタCSMの充電電圧VSMがインダクタLIに印加されないので、試験電流itestも増加しなくなる。即ち、インダクタLIに印加される電圧は０(zero)である。
【０１３８】
試験電流itestは図８ｂに示すように、第２ダイオードDLB、インダクタLI及び第４スイッチSRBを介して流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１３９】
式１０
itest＝itest(t７)＝itest(t８)
【０１４０】
従って、式１０に応じて試験電流itestは第７時点t７と第８時点t８で同一に維持され、このことからモード８において試験電流itestがモード７の終了時点t７の試験電流itest(t７)で維持されることがわかる。
【０１４１】
モード９(t８≦t＜t９)
モード９において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれは再びターンオンされ、第４スイッチSRBはターンオフされる。このような場合、第２スイッチSLB及び第３スイッチSRTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは増加することになる。
【０１４２】
図８ｃに示したように、キャパシタCSM、第２ダイオードDLB、インダクタLI及び第３ダイオードDRTに試験電流itestが流れることになる。この時、試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１４３】
式１１
itest＝itest(t８)＋VSM／LI×t
【０１４４】
従って、式１１に応じて試験電流itestは増加することになる。即ち、モード９における試験電流itestはモード８における終了時点t８から増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１４５】
モード１０(t９≦t＜t１０)
モード１０において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれは再びターンオフされ、第４スイッチSRBは再びターンオンされる。このような場合、キャパシタCSMの充電電圧VSMがインダクタLIに印加されないので、試験電流itestも増加しなくなる。即ち、インダクタLIに印加される電圧は０(zero)である。
【０１４６】
試験電流itestは図８ｂに示すように、第２ダイオードDLB、インダクタLI及び第４スイッチSRBを介して流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１４７】
式１２
itest＝itest(t９)＝itest(t１０)
【０１４８】
従って、式１２に応じて試験電流itestは第９時点t９と第１０時点t１０で同一に維持され、このことからモード１０において試験電流itestがモード９の終了時点t９の試験電流itest(t９)で維持されることがわかる。
【０１４９】
モード１１(t１０≦t＜t１１)
モード１１において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれは再びターンオンされ、第４スイッチSRBはターンオフされる。このような場合、第２スイッチSLB及び第３スイッチSRTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは増加することになる。
【０１５０】
図８ｃに示したように、キャパシタCSM、第２ダイオードDLB、インダクタLI及び第３ダイオードDRTに試験電流itestが流れることになる。この時、試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１５１】
式１３
itest＝itest(t１０)＋VSM／LI×t
【０１５２】
従って、式１３に応じて試験電流itestは増加することになる。即ち、モード１１における試験電流itestはモード１０における終了時点t１０から増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１５３】
モード１１における終了時点t１１における試験電流itestは０(zero)となることができる。
【０１５４】
モード１２(t１１≦t＜t１２)
モード１２において、図６に示したように、第２スイッチSLB及び第３スイッチSRTのそれぞれはモード１１に引き続き継続してターンオンされ、モード１１に引き続き継続して第４スイッチSRBはターンオフされる。従って、第２スイッチSLB及び第３スイッチSRTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは増加することになる。
【０１５５】
モード１１において試験電流itestが負の値から０(zero)に増加し、モード１２において試験電流itestが０(zero)から増加することになる。従って、モード１２における試験電流itestはモード１１における試験電流と反対方向に流れることになる。即ち、図８ｄに示したように、キャパシタCSM、第３スイッチSRT、インダクタLI及び第２スイッチSLBに試験電流itestが流れることになる。
【０１５６】
試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１５７】
式１４
itest＝itest(t１１)＋VSM／LI×t
【０１５８】
ここで、itest(t１１)は０(zero)となるので、試験電流itestは０(zero)から増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１５９】
モード１３(t１２≦t＜t１３)
モード１３において、図６に示したように、第３スイッチSRTがターンオン状態を維持し、第２スイッチSLBがターンオフされる。このような場合、第２スイッチSLBを介してキャパシタCSMの充電電圧VSMが印加されないので、試験電流itestはこれ以上増加することなくモード１２における試験電流itestで維持される。即ち、インダクタLIに印加される電圧は０(zero)である。この時、試験電流itestは図８ｅに示したように、第３スイッチSRT、インダクタLI及び第１ダイオードDLTに流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１６０】
式１５
itest＝itest(t１２)＝itest(t１３)
【０１６１】
従って、式１５に応じて試験電流itestは第１２時点t１２と第１３時点t１３で同一に維持され、このことからモード１３において試験電流itestがモード１２の終了時点t１２の試験電流itest(t１２)で維持されることがわかる。
【０１６２】
モード１４(t１３≦t＜t１４)
モード１４において、図６に示したように、第２スイッチSLBは再びターンオンされ、第４スイッチSRBはターンオフされる。従って、第２スイッチSLB及び第３スイッチSRTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは増加することになる。
【０１６３】
試験電流itestは図８ｄに示したように、キャパシタCSM、第３スイッチSRT、インダクタLI及び第２スイッチSLBに試験電流itestが流れることになる。
【０１６４】
試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１６５】
式１６
itest＝itest(t１３)＋VSM／LI×t
【０１６６】
従って、式１６に応じて試験電流itestは増加することになる。即ち、モード１４における試験電流itestはモード１３における終了時点t１３から増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１６７】
モード１５(t１４≦t＜t１５)
モード１５において、図６に示したように、第３スイッチSRTがターンオン状態を維持し、第２スイッチSLBがターンオフされる。このような場合、第２スイッチSLBを介してキャパシタCSMの充電電圧VSMが印加されないので、試験電流itestはこれ以上増加することなくモード１４における試験電流itestで維持される。即ち、インダクタLIに印加される電圧は０(zero)である。この時、試験電流itestは図８ｅに示したように、第３スイッチSRT、インダクタLI及び第１ダイオードDLTに流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１６８】
式１７
itest＝itest(t１４)＝itest(t１５)
【０１６９】
従って、式１７に応じて試験電流itestは、第１４時点t１４と第１５時点t１５で同一に維持され、このことからモード１５において試験電流itestがモード１４の終了時点t１４の試験電流itest(t１４)で維持されることがわかる。
【０１７０】
モード１６(t１５≦t＜t１６)
モード１６において、図６に示したように、第２スイッチSLBは再びターンオンされ、第４スイッチSRBはターンオフされる。従って、第２スイッチSLB及び第３スイッチSRTを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは増加することになる。
【０１７１】
試験電流itestは図８ｄに示したように、キャパシタCSM、第３スイッチSRT、インダクタLI及び第２スイッチSLBに試験電流itestが流れることになる。
【０１７２】
試験電流itestは時間が経過することにつれて次のように増加することになる。
【０１７３】
式１８
itest＝itest(t１５)＋VSM／LI×t
【０１７４】
従って、式１８に応じて試験電流itestは増加することになる。即ち、モード１６における試験電流itestはモード１５における終了時点t１５から増加することになる。このような試験電流itestは第２スイッチSLBまたは第３スイッチSRTがターンオフされる時まで増加することになる。
【０１７５】
モード１７(t１６≦t＜t１７)
モード１７において、図６に示したように、第３スイッチSRTがターンオン状態を維持し、第２スイッチSLBがターンオフされる。このような場合、第２スイッチSLBを介してキャパシタCSMの充電電圧VSMが印加されないので、試験電流itestはこれ以上増加することなくモード１６における試験電流itestで維持される。即ち、インダクタLIに印加される電圧は０(zero)である。この時、試験電流itestは図８ｅに示したように、第３スイッチSRT、インダクタLI及び第１ダイオードDLTに流れることになる。従って、試験電流itestは、次のように表すことができる。
【０１７６】
式１９
itest＝itest(t１６)＝itest(t１７)
【０１７７】
従って、式１９に応じて試験電流itestは第１６時点t１６と第１７時点t１７で同一に維持され、このことからモード１７において試験電流itestがモード１６の終了時点t１６の試験電流itest(t１６)で維持されることがわかる。
【０１７８】
モード１８(t１７≦t＜t１８)
モード１８において、図６に示したように、第１スイッチSLT及び第４スイッチSRBのそれぞれはターンオンされ、第２スイッチSLB及び第３スイッチSRTのそれぞれはターンオフされる。このような場合、第１スイッチSLT及び第４スイッチSRBを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは減少することになる。
【０１７９】
試験電流itestは図８ｆに示すように、キャパシタCSM、第４ダイオードDRB、インダクタLI及び第１ダイオードDLTに流れることになる。
【０１８０】
この時、試験電流itestは、次のように表すことができる。
【０１８１】
式２０
itest＝itest(t１７)＋(−VSM)／LI×t
【０１８２】
従って、式２０に応じて試験電流itestは減少することになる。即ち、モード１８における試験電流itestはモード１７における終了時点t１７から減少することになる。このような試験電流itestは第１スイッチSLTまたは第４スイッチSRBがターンオフされる時まで減少することになる。
【０１８３】
モード１９(t１８≦t＜t１９)
モード１９において、図６に示したように、第３スイッチSRTがターンオンされ、第１スイッチSLT及び第４スイッチSRBのそれぞれはターンオフされる。このような場合、キャパシタCSMの充電電圧VSMは第４スイッチSRBを介してインダクタLIに印加されないので、試験電流itestはこれ以上減少しなくなる。
【０１８４】
試験電流itestは図８ｅに示したように、第３スイッチSRT、インダクタLI及び第１ダイオードDLTに流れることになる。
【０１８５】
試験電流itestは、次のように表すことができる。
【０１８６】
式２１
itest＝itest(t１８)＝itest(t１９)
【０１８７】
従って、式２１に応じて試験電流itestは第１８時点t１８と第１９時点t１９で同一に維持され、このことからモード１９において試験電流itestがモード１８の終了時点t１８の試験電流itest(t１８)で維持されることがわかる。
【０１８８】
モード２０(t１９≦t＜t２０)
モード２０において、図６に示したように、第３スイッチSRTはターンオフされ、第１スイッチSLT及び第４スイッチSRBのそれぞれは再びターンオンされる。このような場合、第１スイッチSLT及び第４スイッチSRBを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは減少することになる。
【０１８９】
試験電流itestは図８ｆに示すように、キャパシタCSM、第４ダイオードDRB、インダクタLI及び第１ダイオードDLTに流れることになる。
【０１９０】
この時、試験電流itestは、次のように表すことができる。
【０１９１】
式２２
itest＝itest(t１９)＋(−VSM)／LI×t
【０１９２】
従って、式２２に応じて試験電流itestは減少することになる。即ち、モード２０における試験電流itestはモード１９における終了時点t１９から減少することになる。このような試験電流itestは第１スイッチSLTまたは第４スイッチSRBがターンオフされる時まで減少することになる。
【０１９３】
モード２１(t２０≦t＜t２１)
モード２１において、図６に示したように、第３スイッチSRTが再びターンオンされ、第１スイッチSLT及び第４スイッチSRBのそれぞれは再びターンオフされる。このような場合、キャパシタCSMの充電電圧VSMは第４スイッチSRBを介してインダクタLIに印加されないので、試験電流itestはこれ以上減少しなくなる。
【０１９４】
試験電流itestは図８ｅに示したように、第３スイッチSRT、インダクタLI及び第１ダイオードDLTに流れることになる。
【０１９５】
試験電流itestは、次のように表すことができる。
【０１９６】
式２３
itest＝itest(t２０)＝itest(t２１)
【０１９７】
従って、式２３に応じて試験電流itestは第２０時点t２０と第２１時点t２１で同一に維持され、このことからモード２１において試験電流itestがモード２０の終了時点t２０の試験電流itest(t２０)で維持されることがわかる。
【０１９８】
モード２２(t２１≦t＜t２２)
モード２２において、図６に示したように、第３スイッチSRTはターンオフされ、第１スイッチSLT及び第４スイッチSRBのそれぞれは再びターンオンされる。このような場合、第１スイッチSLT及び第４スイッチSRBを介してキャパシタCSMの充電電圧VSMがインダクタLIに印加されるので、試験電流itestは減少することになる。
【０１９９】
試験電流itestは図８ｆに示すように、キャパシタCSM、第４ダイオードDRB、インダクタLI及び第１ダイオードDLTに流れることになる。
【０２００】
この時、試験電流itestは、次のように表すことができる。
【０２０１】
式２４
itest＝itest(t２１)＋(−VSM)／LI×t
【０２０２】
従って、式２４に応じて試験電流itestは減少することになる。即ち、モード２２における試験電流itestはモード２１における終了時点t２１から減少することになる。このような試験電流itestは第１スイッチSLTまたは第４スイッチSRBがターンオフされる時まで減少することになる。
【０２０３】
モード２２の終了時点t２２における試験電流itestは０(zero)となることができる。
【０２０４】
このように、モード１〜モード２２の駆動によって１周期の交流試験電流itestが生成される。
【０２０５】
モード２２の駆動が完了すると、再びモード１〜モード２２の駆動によって次の周期の交流試験電流が生成される。このような試験電流itestが、例えば３０分以上の間周期的に生成される。このように一定時間の間周期的に試験電流itestが生成され、この生成された試験電流itestを利用してサブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRB及び第１〜第４ダイオードDLT、DLB、DRT、DRB及びキャパシタCSMのサブモジュール性能試験が行われる。
【０２０６】
サブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRB及び第１〜第４ダイオードDLT、DLB、DRT、DRB及びキャパシタCSMのサブモジュール性能試験によって、サブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRB及び第１〜第４ダイオードDLT、DLB、DRT、DRB及びキャパシタCSMがMMC基盤のSTATCOMの電力変換部５３に設置可能なサブモジュールであるのか否かが判断される。
【０２０７】
以上では、定格規格に基づいた試験電流itestによるサブモジュール性能試験を説明しているが、低電圧に基づいた試験電流itestによるサブモジュール性能試験も可能である。このような場合、試験電流調節部８０のスイッチを導通させ、第２インダクタLI２は使用せず、第１インダクタLI１のみを使用して試験電流itestを生成することができる。このように第１インダクタLI１のみを利用することで、キャパシタCSMに充電された低電圧を基に生成された試験電流itestを利用したサブモジュール性能試験を行うことができる。
【０２０８】
＜サブモジュール性能試験中の損失補償＞
図９及び図１０を参照してサブモジュール性能試験中に発生する損失補償方法を説明する。
【０２０９】
図９は、本発明に係る電力補償装置のサブモジュールの性能を試験するための合成試験回路において、損失補償をするための等価回路を示し、図１０は、損失補償時の試験電流と出力電圧の波形図を示す。
【０２１０】
試験電流itestを利用してサブモジュール性能試験を長時間の間行う場合、試験電流itestの損失が発生する。従って、最適なサブモジュール性能試験のためにはこのような試験電流itestの損失を補充または補償する必要がある。
【０２１１】
図９に示すように、キャパシタCSMの充電電圧VSMによってサブモジュール７２が動作する場合、試験電流itestが生成される。試験電流itestが生成されて流れることになる場合、各素子、例えばサブモジュール７２の第１〜第４スイッチSLT、SLB、SRT、SRB、第１〜第４ダイオードDLT、DLB、DRT、DRB、キャパシタCSM等によって試験電流itestに損失が発生する。
【０２１２】
このような場合、図１０に示したように、電流源６０の損失補償部６６から出力される出力電圧VINVによって損失が補充または補償される。
【０２１３】
試験電流itestは周期(T)的に生成される。このような場合、試験電流itestの半周期(T／２)の一部区間(Ts)の間電流源６０の損失補償部６６から出力電圧VINVが供給される。従って、半周期単位に試験電流itestの損失が補償されるが、これに対しては限定しない。
【０２１４】
このような場合、電流源６０の平均出力電力(＜PINV＞は、次のように表すことができる。
【０２１５】
【数１】
2018077211.tif 000004
【０２１６】
Tsは損失補償分が提供される積分区間として、(T／２−Ts)〜T／２または(T−Ts)〜Tであるが、これに対しては限定しない。
【０２１７】
Tsは試験電流itestの損失の程度に応じて変動可能である。例えば、試験電流itestの損失が大きい場合Tsは大きくなるが、これに対しては限定しない。
【０２１８】
また、試験電流itestの損失の程度に応じて電流源６０の損失補償部６６から出力される出力電圧VINV、即ち損失補償分は変動可能である。例えば、試験電流itestの損失が大きい場合、電流源６０の損失補償部６６から出力される損失補償分VINVは大きくなるが、これに対しては限定しない。
【０２１９】
以上の詳細な説明は、全ての面において制限的に解釈されてはならず、例示的ものとして考慮されるべきである。また、本発明の範囲は、添付された請求項の合理的解釈によって決定されるべきであり、本発明の等価的範囲内における全ての変更は本発明の範囲に含まれる。
【図１】
2018077211.tif 000006
【図２】
2018077211.tif 000007
【図３】
2018077211.tif 000008
【図４】
2018077211.tif 000009
【図５】
2018077211.tif 000010
【図６】
2018077211.tif 000011
【図７】
2018077211.tif 000012
【図８ａ】
2018077211.tif 000013
【図８ｂ】
2018077211.tif 000014
【図８ｃ】
2018077211.tif 000015
【図８ｄ】
2018077211.tif 000016
【図８ｅ】
2018077211.tif 000017
【図８ｆ】
2018077211.tif 000018
【図９】
2018077211.tif 000019
【図１０】
2018077211.tif 000020