(57)【要約】      （修正有）【課題】入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる通信装置を提供する。【解決手段】ＮＳＥ（通信装置）１はクロック受信部１００、ＤＰ ＰＬＬ部１０１、ＰＧ／ＤＩＳ部１０２を有する。ＤＰ ＰＬＬ部１０１は、周波数制御部１０３、ＤＣＸＯ１０４、出力位相制御部１０５を有する。出力位相制御部１０５は、前段装置から受信した受信クロックと、位相同期回路１０１の出力クロックとの間で位相差の比較を行う位相調整を行う。【選択図】図１０
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【特許請求の範囲】
【請求項１】
位相同期回路を有する通信装置であって、
前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う出力位相制御部を有することを特徴とする通信装置。
【請求項２】
前記出力位相制御部は、前記受信クロックと前記出力クロックとの位相差を求める比較回路を有することを特徴とする請求項１に記載の通信装置。
【請求項３】
前記出力位相制御部は、前記比較回路によって求められた位相差を記憶することを特徴とする請求項２に記載の通信装置。
【請求項４】
前記出力位相制御部は、前記位相差に基づいて前記出力クロックを生成する分周回路の分周比を変化させることを特徴とする請求項２又は３に記載の通信装置。
【請求項５】
前記出力位相制御部は、前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させた後に、前記分周回路の分周比を変化させることを特徴とする請求項４に記載の通信装置。
【請求項６】
前記出力位相制御部は、前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させるとともに、並行して前記分周回路の分周比を変化させることを特徴とする請求項４に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
通信装置に関する。
【背景技術】
【０００２】
Synchronous Digital Hierarchy（ＳＤＨ）システムは、ネットワーク全体での同期を前提としたデジタル多重システムであって、各装置（各ＳＤＨ装置）に接続されるNetwork Synchronous Equipment（ＮＳＥ：網同期装置）によりネットワークのクロック同期を行っている（下記の特許文献１を参照）。例えば、リングネットワークに接続するＳＤＨ装置においては、０系／１系の両系の伝送路からの伝送路クロックを再生（抽出）し、系を選択し、選択した系の伝送路クロックを自身（ＳＤＨ装置）に接続するＮＳＥへ渡す。ＮＳＥでは、渡されたクロックを高安定発信器に同期させて安定度の高いクロックに復元し、復元したクロックをＳＤＨ装置へ戻している。
【０００３】
選択された系の伝送路の異常やパッケージ（ＰＫＧ）故障などによって再生された伝送路クロック（クロックパス）の切り替えが発生すると、ＮＳＥではＳＤＨ装置から受信したクロックの位相ジャンプ（位相変動）が発生する。位相変動が発生したとしても、ＳＤＨ装置の光インタフェース盤には伝送路クロックから装置クロック（ＳＤＨ装置内で使用するクロック）に乗せ換えるためのメモリが具備されている。このメモリにより、伝送路クロックと装置クロックの間でのクロック位相変動が許容されているため問題とはならない。このメモリは、例えばＦＩＦＯ、ビットバッファ、Elastic Store（ＥＳ）などである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２４７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、複数回のクロック位相変動を繰り返し、クロック位相変動が許容範囲を超えると変動した位相を戻す（スリップする）ことで、データの読み漏れや二重データ読み込みが起こる問題がある。
【０００６】
そこで、本発明の１つの側面として、ＮＳＥへの入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる。
【課題を解決するための手段】
【０００７】
態様の一例では、位相同期回路を有する通信装置であって、前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う出力位相制御部を有する。
【発明の効果】
【０００８】
ＮＳＥへの入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】ＮＳＥによるクロック同期を行うネットワークを示す図である。
【図２】ＮＳＥとＨＳとの間におけるクロック伝送を説明するための図である。
【図３】各光伝送路で伝送されるクロックの位相及びクロック盤から出力されるクロックの位相を示す図である。
【図４】ＨＳの構成を示す構成図である。
【図５】ＨＳのクロック乗換え部の構成を示す構成図である。
【図６】書き込み位相と読み出し位相の近接によるスリップの発生について説明するための図である。
【図７】ＮＳＥの構成を示す構成図である。
【図８】ＮＳＥの周波数制御部における制御動作について説明するための図である。
【図９】ＮＳＥにおける位相制御フローを示すフローチャートである。
【図１０】第１及び第２の実施の形態のＮＳＥの構成の概略図である。
【図１１】第１及び第２の実施の形態のＮＳＥの構成を詳細に示した構成図である。
【図１２】第１の実施の形態のＮＳＥにおける位相制御方法について説明するための図である。
【図１３】第１の実施の形態のＮＳＥにおける位相制御フローを示すフローチャートである。
【図１４】第２の実施の形態のＮＳＥにおける位相制御方法について説明するための図である。
【図１５】第２の実施の形態のＮＳＥにおける位相制御フローを示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について図面を参照しながら説明する。
【００１１】
実施の形態の通信装置（ＮＳＥ）は、前段装置から受信した受信クロック（入力２ｋＨｚクロック）と、位相同期回路の出力クロック（出力８ｋＨｚクロック）との間で位相調整を行う出力位相制御部を有する。前段装置とは例えばＳＤＨ装置（High Speed（ＨＳ）とも言う）であり、位相同期回路とは例えば後述するＤＰ ＰＬＬ１１である。
【００１２】
上述した特許文献１の発明（以下、前提発明とも言う）は、位相比較結果を順次記憶する記憶手段と、記憶手段に記憶された所定期間毎の位相差を用いて電圧制御発振器に制御電圧を入力する演算処理手段を備えた位相同期回路についての発明である。実施の形態の通信装置と異なる点は、入力クロックの位相変動に対し、出力クロックの位相調整までは考慮していない点である。あくまでも電圧制御発振器への制御電圧の制御のために演算処理手段を用いることで、入力クロックと電圧制御発振器の位相同期を行うことを目的とするものである。
【００１３】
他にも位相同期回路に関する発明（特開２００３−３２１０７号公報）がある。この発明は伝送路データから抽出される入力クロックとＶＣＸＯ（電圧制御発振器）から出力される出力クロックとを位相同期させる位相同期回路に関する発明である。具体的には、入力クロックと出力クロックとの位相差の変動量に基づきＶＣＸＯを制御する手段を備える位相同期回路についての発明である。実施の形態の通信装置との異なる点は、入力クロックの位相変動に対し、出力クロックの位相調整までは考慮していない点である。あくまでも入力クロックの位相変動に対しＶＣＸＯの周波数を制御することで、位相同期回路における入力クロックと出力クロックの位相差を同じにすることを目的とするものである。
【００１４】
以下では、まず前提発明の通信装置（位相同期回路を有するクロック同期装置）が配置されるネットワーク及びネットワーク内で発生する問題について説明する。なお、実施の形態の通信装置が配置されるネットワークも以下で説明するネットワークと基本的に同様であるため、実施の形態の通信装置が配置されるネットワークについての説明は省略する。
【００１５】
通信装置（ＮＳＥ）は、ネットワーク内を同期化する（網同期する）ために必要な装置である。網同期するため、例えば図１に示すネットワーク内に主局（最上位局）１０を置き、主局１０は不図示の最上位からの高安定セシウム原子発振器に従属したクロックを従局１１（１１ａ、１１ｂ）に配信する。従局１１はこのクロックのクロック周波数に合わせたクロックを生成して下位層の従局１２（１２ａ、１２ｂ、１２ｊ、１２ｋ）へ分配する。このような従属同期方式によってネットワーク内のすべての局の周波数を合わせる。
【００１６】
なお、図１には図２のＨＳは図示されていないが、実際には従局１１や従局１２の配下にＨＳが配置され、隣接するＨＳ同士が後述する２つの光伝送路を利用してクロックやデータのやり取りを行っている。ネットワークの構成はこれに限定されるものではなく、他の構成であってもよい。
【００１７】
図２に示すように、主局１０からのクロックは従局（ＮＳＥ（Ｍ））１１へ配信され、ＮＳＥ１１は配信されたクロックのクロック周波数に合わせたクロックを生成し、下位のＨＳ２０ａへ分配する。ＮＳＥ１１はＮＳＥのマスタ（Ｍ）を示し、ＮＳＥ１２（１２ａから１２ｇ）はＮＳＥ１１のスレーブ（Ｓ：従属）を示している。なお、図２に示す（ａ）から（ｃ）は図１に示す（ａ）から（ｃ）にそれぞれ対応している。
【００１８】
このとき、ネットワークはリングネットワークであり２つの系統（０系及び１系）の光伝送路２１、２２があるため、ＮＳＥ１１はクロックをＨＳ２０ａへ分配する際、光伝送路（０系）２１と光伝送路（１系）２２へクロックを伝送する。このときの両クロックは時間的には同期するクロックであるが位相が同期していないクロックである。
【００１９】
ＨＳ２０ａは２つの光伝送路２１、２２のクロックを受信すると、それぞれの光伝送路を用いてクロックを各ＨＳを介してＮＳＥ１２（１２ａから１２ｇ）へ伝送する。ここでは２つの光伝送路があるが、通常時（例えば、非異常時）は予め決められた優先度などに応じて１つの光伝送路（例えば、光伝送路２１）を用いてクロックを伝送し、各ＨＳに接続するＮＳＥ１２（１２ａから１２ｇ）へクロックが渡される。
【００２０】
上記ネットワークにおいて、光伝送路又は経由するＨＳの要因により、ＨＳ間のクロックパスが異常となるとＨＳ内でクロックパスの切り替えが発生する。例えばＨＳ２０ｂとＨＳ２０ｃの間のクロックパスが異常となって回線断が発生すると、ＨＳ２０ｂ内でクロックパスの切り替え（光伝送路２１から光伝送路２２への切り替え）が発生する。クロックパスの切り替えの際、伝送路抽出クロック（例えば、光伝送路２１で伝送されるクロック）の断検出を行いクロックパスの切り替えを行う。
【００２１】
しかし、図３に示すように、回線断が発生してから断検出（クロック断検出）するまでのクロックに歯抜けが生じるため、ＨＳ２０ｂからＮＳＥ１２ｅに出力されるクロックの位相が急激に変動する場合がある。位相変動の１つの要因として、ＳＤＨシステム内に複数のＮＳＥがある場合、ジッタ・ワンダによる定量的なクロック位相変動が生じるが、特にＮＳＥが不安定な状態になった時に大きなクロック位相変動が生じる。位相変動がメモリの許容範囲を超えるとスリップし回線に瞬断が発生してしまう。
【００２２】
図３では、光伝送路２１で抽出される抽出クロックと光伝送路２２で抽出される抽出クロックのクロック位相がそれぞれ示されている。上述したように両クロックの位相は同期していない。また、図３では通常時に選択される光伝送路２１のクロックの位相がクロックパス選択の位相として示されている。この位相は上記光伝送路２１のクロック位相と同じである。
【００２３】
また、図３ではクロック盤出力、すなわち図４に示すＨＳ２０ｂのクロック盤４４からＮＳＥ１２ｅへの出力のクロック位相が示されている。ＨＳ２０ｂの構成例については後述する。クロックパスの回線断が発生する前は、クロックパス選択のクロック位相を分周した位相が出力されている。クロック盤４４の１／Ｎ分周４８によって分周されているため、出力されるクロックの位相はクロックパス選択のクロック位相が間延びしたようになる。分周とは周波数を下げることを言う。
【００２４】
光伝送路２１で回線断が発生するとクロックの伝送が停止されクロック抽出が行われない。そのため、光伝送路２１の抽出クロックのクロック位相の出力はなくなる。一方、光伝送路２２では回線断の影響はないため、光伝送路８２の抽出クロックのクロック位相は回線断の発生後も出力される。
【００２５】
光伝送路２１で回線断が発生し、回線断が検出されるとクロックパスの切り替え（光伝送路２１から光伝送路２２へ切り替え）が行われる。これにより、クロックパス選択のクロック位相は光伝送路２２の抽出クロックのクロック位相となる。しかし、光伝送路２１で回線断が発生してから回線断が検出されるまでの間はクロックパス選択のクロック位相に歯抜けが生じる。そのため、クロックパスの切り替え後のクロック盤出力のクロック位相は回線断の前と比べて急激な位相変動が発生する。
【００２６】
この急激な位相変動は、周波数の精度的には問題にならないが、ＮＳＥ１２ｅからクロック供給を受けているＨＳ２０ｂへのクロックにも位相変動が生じる。このクロック位相変動が繰り返され長い年月の間に蓄積されることで、最終的にはＨＳ２０ｂの光インタフェース盤において、メモリの許容範囲を越えてスリップし、データの読み漏れや二重データ読み込みなどによって回線が瞬断してしまう。なお、クロックの位相変動は回線断によるもの以外に、定期的に行われるシステムメンテナンスなどよる回線断によっても生じる。
【００２７】
実施の形態のＮＳＥはデータの読み漏れや二重データ読み込みを未然に防止することを可能とするものであるが、実施の形態のＮＳＥの詳細について説明する前にＨＳの構成及びＨＳに接続する上記前提発明の通信装置について説明する。以下で説明するＨＳは実施の形態のＮＳＥに接続するＨＳでもある。以下ではＨＳ２０ｂを例にとって説明するが、他のＨＳも同様の構成であるため他のＨＳの構成については説明を省略する。
【００２８】
図４に示すように、ＨＳ２０ｂは２つの伝送路、光伝送路（０系）２１及び光伝送路（１系）２２に接続されている。具体的には、それぞれの光伝送路は光インタフェース盤４０（４０ａ、４０ｂ）に接続されている。光インタフェース盤４０ａも光インタフェース盤４０ｂも同様の構成であるため、光インタフェース盤４０ａのみについて説明する。
【００２９】
光インタフェース盤４０ａは、光モジュール４１ａ、クロック抽出部４２ａ、クロック乗換え部４３ａから構成されている。光モジュール４１ａは光伝送路２１から受信した光信号を電気信号に変換するモジュールであり、変換後の電気信号をクロック抽出部４２ａ及びクロック乗換え部４３ａへ出力する。
【００３０】
クロック抽出部４２ａは光モジュール４１ａによって変換された電気信号からクロック（伝送路クロック）を抽出する。
【００３１】
クロック乗換え部４３ａは光モジュール４１ａによって変換された電気信号に含まれる伝送路入力データ（書き込みデータ）をクロック乗換え部４３ａ内のメモリ５１に記録する。クロック乗換え部４３ａの詳細が図５に示されている。
【００３２】
また、クロック乗換え部４３ａはクロック抽出部４２ａによって抽出された伝送路クロック（光伝送路抽出クロック）と装置クロックの乗せ替えを行う。すなわち、図５に示すように、クロック乗換え部４３ａは、書き込み側／読み出し側位相監視部５２による伝送路クロック監視結果に基づいて書き込みデータを任意の位相（書き込み位相）でメモリ５１へ書き込む。書き込む際の書き込みクロックは光伝送路抽出クロックである。また、クロック乗換え部４３ａは、書き込み側／読み出し側位相監視部５２による装置クロック監視結果に基づいてメモリ５１に蓄積したデータを読み出し位相（書き込み位相から１８０度ずらした位相）でデータ（乗り換え後データ）を読み出す。読み出す際の読み出しクロックは装置クロックである。書き込み位相と読み込み位相を１８０度ずらすのは近接を避けるためである。
【００３３】
システムが正常であれば、書き込み位相と読み出し位相は１８０度の位相関係を保っているが、上記で説明したようにクロック位相変動が生じた場合、この位相関係が崩れ、最終的には書き込み位相と読み出し位相が近接し、スリップが発生する。
【００３４】
書き込み位相と読み出し位相の近接によるスリップの発生について図６を用いて説明する。回線断などによるクロックパスの切り替えが発生せずクロックの位相変動がない場合には通常時に示されるように、書き込みデータ（伝送路データ）は書き込み位相のある位相６４を先頭にメモリ５１に書き込まれる。すなわち、書き込みデータ（データ１からデータ８）のデータ１が伝送路クロックの位相６４でメモリ５１に書き込まれ、データ２からデータ８は順にメモリ５１に書き込まれる。書き込みデータがメモリ５１に書き込まれると、他の書き込みデータ（他のデータ１からデータ８）がある位相６５を先頭に同様にしてメモリ１１１に書き込まれる。
【００３５】
一方、読み出しデータ（メモリ５１に蓄積されたデータ）は読み出し位相のある位相６６を先頭にデータをメモリ５１から読み出す。すなわち、読み出しデータ（データ１からデータ８）のデータ１が装置クロックの位相６６でメモリ５１から読み出され、データ２からデータ８は順にメモリ５１から読み出される。読み出しデータがメモリ５１から読み出されると、他の読み出しデータ（他のデータ１からデータ８）がある位相６７を先頭に同様にしてメモリ５１から読み出される。このように、位相変動がない場合には書き込み位相と読み出し位相は１８０度の位相関係が保たれる。
【００３６】
しかし、クロックの位相変動が生じると、読み出し位相変動時に示されるように、データの読み出しのタイミング（位相６６）が変動して書き込みのタイミング（位相６５）に徐々に近づいてしまう。ここでは書き込みのタイミングは通常時と変わらないとする。この場合、通常時の読み出し位相の先頭の位相６６が入力位相変動の繰り返しにより変動し、書き込みタイミング（位相６５）に近接していく。これはＮＳＥ１２ｅからＨＳ２０ｂへ供給されるクロックに位相変動が生じるためである。図６に示す読み出し位相変動時では、書き込みタイミング（位相６５）と読み出しタイミング（位相６６）がまさに重なろうとしている。
【００３７】
このように近接すると、位相近接時に示されるように、メモリ５１の許容範囲を超えるため、読み出し位相は通常時の読み出し位相に強制的に位相制御される。この位相制御により読み出し位相が通常時の読み出し位相に戻されるため、データの欠落などが発生し、エラー（瞬断）が発生してしまう。
【００３８】
ＨＳの構成の説明に戻る。
【００３９】
ＨＳ２０ｂは光インタフェース盤４０（４０ａ、４０ｂ）以外にクロック盤４４を有する。クロック盤４４は、断検出部４５（４５ａ、４５ｂ）、カウント部４６、クロックパス選択部４７、１／Ｎ分周（器）４８、クロック選択部４９、（Phase Locked Loop）ＰＬＬ５０を有する。
【００４０】
断検出部４５ａは、クロック抽出部４２ａからの伝送路クロックの有無に基づいて光伝送路２１の回線断が発生したか否かを検出する。また、断検出部４５ｂは、クロック抽出部４２ｂからの伝送路クロックの有無に基づいて光伝送路２２の回線断が発生したか否かを検出する。
【００４１】
カウント部４６は、断検出部４５の検出結果に基づいて選択すべきクロックパスを決定する。例えば、クロック抽出部４２ａからの伝送路クロックが断検出部４５ａに届かない場合、断検出部４５ａは光伝送路２１で回線断が発生したことを検出する。一方、クロック抽出部４２ｂからの伝送路クロックが断検出部４５ｂに届いている場合、断検出部４５ｂは光伝送路２２で回線断が発生したことを検出しない。カウント部４６は、断検出部４５ａのみが回線断の検出をしたことにより、今まで使用していたクロックパス（光伝送路２１）を他方のクロックパス（光伝送路２２）に変更することを決定する。
【００４２】
クロックパス選択部４７は、カウント部４６によるクロックパスの選択決定に基づいて、抽出された伝送路クロックの選択を行う。例えば、カウント部４６によってクロックパスが光伝送路２２に選択された場合、クロックパス選択部４７はクロック抽出部４２ｂからの伝送路クロックを選択する。
【００４３】
１／Ｎ分周４８は、クロックパス選択部４７によって選択された伝送路クロックの分周を行い、例えば６４ｋＨｚクロックに分周する。
【００４４】
クロック選択部４９は、ＮＳＥ１２ｅからの出力クロックを受け取り、ＨＳ２０ｂ内で使用するクロックを選択する。
【００４５】
ＰＬＬ５０は、クロック選択部４９によって選択されたクロックの周波数と同期したＨＳ２０ｂ内で使用するクロック（装置クロック）を生成する。生成された装置クロックは光インタフェース盤４０のクロック乗換え部４３へ送られ、装置クロックに応じてメモリ５１に蓄積されたデータが読み出される。なお、図４に示す各吹き出しの番号は図２に示す各吹き出しの番号にそれぞれ対応している。
【００４６】
以下では通信装置（ＮＳＥ）について説明する。図７に示すように、ＮＳＥ７０はクロック受信部７１、ＤＰ ＰＬＬ部７２、ＰＧ／ＤＩＳ部７３を有する。クロック受信部７１はクロック受信７１ａと１／Ｎ分周７１ｂをさらに有する。ＤＰ ＰＬＬ部７２は、周波数制御部７３、Digitally-Controlled Oscillators（ＤＣＸＯ：デジタル制御発振器）７４、１／Ｎ分周７５をさらに有する。周波数制御部７３は、位相比較部７３ａ、カウント部７３ｂ、周波数制御（ＣＰＵ）７３ｃ、Ｄ／Ａ変換７３ｄ、１／Ｎ分周７３ｅを有する。
【００４７】
クロック受信部７１のクロック受信７１ａはＨＳから入力されるクロックを受信し、クロック受信部７１の１／Ｎ分周７１ｂはＤＰ ＰＬＬ部７２で使用する２ｋＨｚクロックに分周する。
【００４８】
ＰＧ／ＤＩＳ部７３は、ＤＰ ＰＬＬ部７２からの出力８ｋＨｚクロックと同期した、ＨＳで使用するクロックの生成及びＨＳへの分配を行う。
【００４９】
ＤＰ ＰＬＬ部７２は、クロック受信部７１からのクロック（入力２ｋＨｚ）を高安定発振器（ＤＣＸＯ７４）に同期させ、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差が一定になるように制御する。
【００５０】
具体的には、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差を高速なＤＣＸＯ７４の出力クロックでカウント（サンプリング）し、前回のカウント値（位相差）と差分があった場合、周波数制御部７３のＤ／Ａ変換７３ｄによってＤＣＸＯ７４の制御電圧を変化させる。ＤＣＸＯ７４の周波数を変化させることでＤＣＸＯ２ｋＨｚの位相を変化させ、同じ位相差になるように制御する。なお、入力の周波数の変動がない場合の制御によるＤＣＸＯ７４の周波数変動は偏りがなくＤＣＸＯ７４の出力周波数の差は小さいため、ＨＳへの出力クロックの位相に影響はない。
【００５１】
一方、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差が急激に変化（入力２ｋＨｚの位相ジャンプが発生）した場合も同様に、前回のカウント値（位相差）と今回のカウント値（位相差）の差分によりＤＣＸＯ７４の制御電圧を変化させる。制御電圧を変化させることでＤＣＸＯ７４の周波数を変化させ、周波数を早く又は遅くしＤＣＸＯ２ｋＨｚの位相を変化させる。
【００５２】
より具体的には、ＤＰ ＰＬＬ部７２の周波数制御部７３の位相比較部７３ａは、ＤＰ ＰＬＬ部７２への入力２ｋＨｚクロックと、ＤＣＸＯ７４からの出力を１／Ｎ分周７３ｅで分周したＤＣＸＯ２ｋＨｚクロックとの位相を比較する。
【００５３】
カウント部７３ｂは、位相比較した結果をサンプリングし、前回の位相差のサンプリング値（カウント値）と今回の位相差のサンプリング値の差分をとる。
【００５４】
周波数制御（ＣＰＵ）７３ｃは、ＤＣＸＯ７４の電圧を制御するため、カウント部７３ｂによる差分結果に基づいて周波数制御値を算出する。
【００５５】
Ｄ／Ａ変換７３ｄは、デジタル処理された周波数制御値をＤＣＸＯ７４の周波数制御用電圧にアナログ変換する。
【００５６】
ＤＣＸＯ７４は、アナログ変換された周波数制御用電圧によりＤＣＸＯ７４の制御電圧を変化させ、ＤＣＸＯ７４の周波数を変化させ、周波数を早く又は遅くしＤＣＸＯ２ｋＨｚの位相を制御する。
【００５７】
１／Ｎ分周７５は、ＤＣＸＯ７４からの出力クロックを分周して８ｋＨｚクロックとしてＰＧ／ＤＩＳ部７３へ出力する。
【００５８】
入力２ｋＨｚの位相ジャンプが発生した際の上記制御では、１回あたりに制御される位相は位相差よりも小さいため、位相差が大きいと複数回の位相制御を行う必要があり、ＤＣＸＯ７４の出力周波数の変動時間が長くなる。ＤＣＸＯ７４の出力周波数変動によりＮＳＥ７０からＨＳへ供給するクロック位相も徐々に変動してしまっていた。これにより、ＨＳにおいてスリップが生じてデータの読み漏れや二重データ読み込みが起こっていた。
【００５９】
ＮＳＥ７０の周波数制御部７３における動作についてさらに説明する。図８の上段の図にはＮＳＥ７０へ入力されるクロック（クロックパス入力）の位相、周波数制御部７３の位相比較部１３３ａへ入力される入力２ｋＨｚクロック及びＤＣＸＯ２ｋＨｚクロックの位相などが示されている。
【００６０】
入力２ＫＨｚクロックはクロックパス入力を分周して生成されたものであるため、位相が間延びしたようになっている。一方、ＤＣＸＯ２ｋＨｚクロックはＤＣＸＯ７４の出力を分周して生成されたものであるため、入力２ｋＨｚクロックと同様に間延びした位相となっている。
【００６１】
位相比較出力は、両２ｋＨｚクロックの位相比較をして出力されたものであり、入力２ｋＨｚクロックの位相の変化点からＤＣＸＯ２ｋＨｚクロックの位相の変化点までを出力している。
【００６２】
ＤＣＸＯ出力はＤＣＸＯ７４からの出力の位相を示しており、カウント出力では位相比較出力（変化点の終点）をＤＣＸＯ出力でカウント（サンプリング）されたものが出力され、これはカウント部７３ｂによって周波数制御部７３へ出力される。
【００６３】
また、図８の下段の図にはクロックパス切り替えによって変動した位相を元の位相差に戻す処理が示されている。クロックパス切り替えが発生する前の入力２ｋＨｚの位相とＤＣＸＯ２ｋＨｚの位相の差がＮであるとする。また、入力２ｋＨｚの位相と１／Ｎ分周７５からＰＧ／ＤＩＳ部７３へ出力されるクロック（出力８ｋＨｚ）の位相の差はＮよりもさらに大きいとする。
【００６４】
この状況において、ＨＳでクロックパスの切り替えが発生した場合、入力２ｋＨｚに位相変動が生じて位相がａずれたとする。このとき、クロックパスの切り替えが発生する前の前回の位相比較結果と比較して入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差を検出する。この場合、前回の位相差がＮであったため、クロックパスが発生したことによる両クロックの位相差はＮ−ａとなる。
【００６５】
このように、クロックパスの切り替えによってクロックパスの切り替え発生前の位相差Ｎがずれてしまうため、クロックパスの切り替え発生前の位相差Ｎに戻す処理が生じる。元の位相差Ｎに戻すための周波数制御が複数回（Ｎ回）行われる。
【００６６】
１回目の周波数制御では、位相差Ｎに戻すため入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差Ｎ−ａに、ＤＣＸＯ７４の制御（位相制御）による位相変動ｘを加える。ここでの位相変動ｘは１回あたりに変動可能な変動量である。ＤＣＸＯ７４の周波数変化によって出力８ｋＨｚの位相も変動する。この場合の位相変動をｙとする。
【００６７】
２回目の周波数制御でも同様に位相差Ｎに戻すように、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差Ｎ−ａ＋ｘにＤＣＸＯ７４の制御（位相制御）による位相変動ｘを加える。ＤＣＸＯ７４の周波数変化によって出力８ｋＨｚの位相も変動し、トータルの位相変動をｙ２とする。
【００６８】
このような周波数制御を繰り返して、ｎ回目の周波数制御において入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差がＮに戻る。しかし、ＤＣＸＯ７４の周波数を変化させたことにより出力８ｋＨｚの位相変動ｂが生じてしまう。
【００６９】
上述の位相制御フローを図９に示す。
周波数制御部７３は入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差（位相差カウント値）Ｎに差異があるか否かを判断する（ステップＳ９０１）。すなわち、クロックパスの切り替えが発生したか否かを判断する。差異がある場合（Ｓ９０１でＹｅｓ）、ＤＣＸＯ７４の周波数を変化させて位相差Ｎに戻すための位相制御を行う（ステップＳ９０２）。すなわち、クロックパス切り替えの発生前の位相差Ｎに戻すように位相制御を行う。
【００７０】
ＮＳＥ７０では出力８ｋＨｚの位相変動が生じてしまうため、ＨＳへ供給されるクロックに影響が出てスリップが生じてデータの読み漏れや二重データ読み込みが起こる。
【００７１】
そこで、実施の形態の通信装置（ＮＳＥ）では、入力クロック（入力２ｋＨｚ）と出力クロック（出力８ｋＨｚ）の位相を比較することで出力クロックの位相変動をサンプリングし、出力クロックの位相を一定に保つよう出力クロックの位相制御を行う出力位相制御部を設けた。これにより、入力クロックの位相変動が出力クロックの位相に影響を与えないよう制御し、ＨＳへの影響を極力回避する。
【００７２】
以下では、実施の形態の通信装置（ＮＳＥ）の詳細について説明する。
【００７３】
（第１の実施の形態）
図１０は第１及び第２の実施の形態のＮＳＥの構成の概略図であり、図１１は第１の実施の形態のＮＳＥの構成を詳細に示した図である。図１０に示すように、ＮＳＥ１はクロック受信部１００、ＤＰ ＰＬＬ部１０１、ＰＧ／ＤＩＳ部１０２を有する。ＤＰ ＰＬＬ部１０１は、周波数制御部１０３、ＤＣＸＯ１０４、出力位相制御部１０５をさらに有する。クロック受信部１００及びＰＧ／ＤＩＳ部１０２は基本的に前提発明のものと同様の機能を有する。
【００７４】
クロック受信部１００は、図１１に示すように、クロック受信１００ａ、１／Ｎ分周１００ｂをさらに有する。前提発明と同様、クロック受信１００ａはＨＳからのクロックを受信し、１／Ｎ分周１００ｂはＤＰ ＰＬＬ部１０１で使用する２ｋＨｚクロック（入力２ｋＨｚ）に分周する。
【００７５】
周波数制御部１０３は、図１１に示すように、位相比較部１０３ａ、カウント部１０３ｂ、周波数制御（ＣＰＵ）１０３ｃ、Ｄ／Ａ変換１０３ｄ、１／Ｎ分周１０３ｅをさらに有する。
【００７６】
出力位相制御部１０５は、図１１に示すように、位相比較部（比較回路とも言う）１０５ａ、カウント部１０５ｂ、１／Ｎ分周１０５ｃ、周波数制御（ＣＰＵ）１０３ｃをさらに有する。周波数制御（ＣＰＵ）１０３ｃは周波数制御部１０３と重複した構成要素となっている。すなわち、周波数制御（ＣＰＵ）１０３ｃは前提発明の周波数制御（ＣＰＵ）７３ｃの機能を有するとともに、本発明特有の機能を有する。
【００７７】
位相比較部１０３ａは、クロック受信部１００からの入力２ｋＨｚクロックと、ＤＣＸＯ１０４からの出力を１／Ｎ分周１０３ｅで分周したＤＣＸＯ２ｋＨｚクロックとの位相を比較する。
【００７８】
カウント部１０３ｂは、位相比較した結果をサンプリングし、前回の位相差のサンプリング値（カウント値）と今回の位相差のサンプリング値の差分をとる。
【００７９】
周波数制御（ＣＰＵ）１０３ｃは、ＤＣＸＯ１０４の電圧を制御するため、カウント部１０３ｂによる差分結果に基づいて周波数制御値を算出する。具体的には、周波数制御（ＣＰＵ）１０３ｃは、カウント部１０３ｂによる差分がある場合にはＤＣＸＯ１０４の電圧を制御するために周波数制御値を算出する。
【００８０】
また、周波数制御（ＣＰＵ）１０３ｃは、クロック受信部１００からの入力２ｋＨｚと、１／Ｎ分周１０５ｃからの出力８ｋＨｚとの位相比較結果（出力８ｋＨｚクロックの位相情報）をサンプリングした値（後述する位相差Ｍ）をカウント部１０５ｂから受け取り、保持する。
【００８１】
また、周波数制御（ＣＰＵ）１０３ｃは、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差の急激な位相変動（位相ジャンプ）の有無を判断する。
【００８２】
また、周波数制御（ＣＰＵ）１０３ｃは、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差の急激な位相変動があった場合、位相変動時の位相比較結果（例えば、後述する位相差Ｍ−ａ）をサンプリングする。周波数制御（ＣＰＵ）１０３ｃは、位相変動時の位相比較結果（位相差Ｍ−ａ）と、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差を位相変動前の位相差に戻した際の入力２ｋＨｚと出力８ｋＨｚの位相差（例えば、後述するＭ−ａ＋ｂ）とを比較する。そして、周波数制御（ＣＰＵ）１０３ｃは位相変動時の位相比較結果に戻すよう制御を行う。すなわち、周波数制御（ＣＰＵ）０は位相比較部１０５ａの位相比較結果（位相差）に基づいて１／Ｎ分周１０５ｃの分周比を変化させるよう１／Ｎ分周１５ｃを制御する。
【００８３】
Ｄ／Ａ変換１０３ｄは、デジタル処理された周波数制御値をＤＣＸＯ１０４の周波数制御用電圧にアナログ変換する。
【００８４】
１／Ｎ分周１０３ｅは、ＤＣＸＯ１０４からの出力を分周してＤＣＸＯ２ｋＨｚを生成する。
【００８５】
ＤＣＸＯ１０４は、アナログ変換された周波数制御用電圧によりＤＣＸＯ１０４の制御電圧を変化させ、ＤＣＸＯ１０４の周波数を変え、周波数を早く又は遅くして位相制御する。
【００８６】
位相比較部１０５ａは、クロック受信部１００からの入力２ｋＨｚと出力８ｋＨｚとの位相を比較する。
【００８７】
カウント部１０５ｂは、位相比較した結果をサンプリングし、位相比較結果（出力８ｋＨｚクロックの位相情報）をサンプリングした値を周波数制御（ＣＰＵ）１０３ｃへ送出する。
【００８８】
１／Ｎ分周１０５ｃは、周波数制御（ＣＰＵ）１０３ｃによる入力２ｋＨｚと出力８ｋＨｚの位相差（Ｍ−ａ＋ｂ）を位相変動時の位相比較結果（Ｍ−ａ）に戻す制御に基づいて、分周比を変化させてＤＣＸＯ１０４からの出力の位相をずらす。
【００８９】
第１の実施の形態のＮＳＥにおける位相制御方法について図１２を用いて説明する。
【００９０】
位相比較部１０５ａはＤＰ ＰＬＬ部１０１の出力８ｋＨｚ（ＤＣＸＯ出力８ｋＨｚ）クロックと入力２ｋＨｚクロックの位相を比較し、カウント部１０５ｂは比較結果（出力８ｋＨｚクロックの位相情報）をサンプリングした値（後述する位相差Ｍ）を周波数制御（ＣＰＵ）１０３ｃへ送出する。入力２ｋＨｚクロックとＤＣＸＯ１０４からの出力を分周したＤＣＸＯ２ｋＨｚクロックとの位相差に大きな差異を検出した（位相ジャンプが発生した）場合、周波数制御（ＣＰＵ）１０３ｃは位相変動時の位相の比較結果（出力８ｋＨｚクロックの位相情報）を保持（記憶）する。ここで保持される比較結果は例えば後述する位相差Ｍ−ａである。そして、周波数制御（ＣＰＵ）１０３ｃは前提発明で説明した処理、すなわち変動した入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差（例えばＮ−ａ）を元の位相差（例えばＮ）に戻す処理（通常の同期追従動作）を行う（図８を参照）。
【００９１】
ＤＣＸＯ制御完了後位相が安定した（通常の同期追従動作完了）後、周波数制御（ＣＰＵ）１０３ｃは上記処理により変動した入力２ｋＨｚと出力８ｋＨｚの位相差を上記処理前の位相差（Ｍ−ａ）に戻す処理を行う。具体的には、周波数制御（ＣＰＵ）１０３ｃはＤＣＸＯ１０４の出力を８ｋＨｚへ１／Ｎ分周する１／Ｎ分周１０５ｃの分周比を数秒に１回微小変化（例えば、通常の分周比１／１２５０を１／１２５１や１／１２４９に変化）させる。
【００９２】
そして、ＨＳのクロック受信に影響がないレベルで、出力８ｋＨｚ位相を保持しておいた出力８ｋＨｚの位相へ徐々に戻していく。これにより、ＨＳへの位相変動による影響を低減する。ＤＣＸＯ制御完了後位相が安定したとは、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差がクロックパス切り替え発生前の位相差に戻ることを言う。
【００９３】
図１２では、入力２ｋＨｚの位相、ＤＣＸＯ２ｋＨｚの位相、出力８ｋＨｚの位相がそれぞれ示されている。ここで、入力２ｋＨｚのクロックとＤＣＸＯ２ｋＨｚのクロックの位相差はＮであり、入力２ｋＨｚのクロックと出力８ｋＨｚのクロックとの位相差はＭであるとする。これらの位相差は位相比較部１０３ａや位相比較部１０５ａの比較結果によってサンプリングされる。
【００９４】
ＨＳでクロックパスの切り替えが発生すると、クロックパスの切り替えにより入力２ｋＨｚでは位相の変動が起き、このときの位相変動がａであるとする。これにより、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差はＮ−ａとなり、出力８ｋＨｚとの位相差はＭ−ａとなる。出力８ｋＨｚとの位相差は位相比較部１０５ａによる比較結果によってサンプルリングされる。
【００９５】
まず、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差をクロックパスの切り替えが発生する前の位相差Ｎに戻すため周波数制御を繰り返す。この周波数制御については前提発明の位相戻し処理（図８を参照）と同様であるため説明を省略する。
【００９６】
ＤＣＸＯ制御完了後位相が安定した、すなわち入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差がクロックパスの切り替えが発生する前の位相差Ｎに戻ると、入力２ｋＨｚと出力８ｋＨｚの位相差を位相差に戻す位相制御が行われる。すなわち、入力２ｋＨｚと出力８ｋＨｚの位相差（Ｍ−ａ）＋ｂを位相差Ｍ−ａに戻すよう１／Ｎ分周の分周比を制御する。
【００９７】
この例では、ｎ回の１／Ｎ分周比制御によって入力２ｋＨｚと出力８ｋＨｚの位相差をＭ−ａに戻している。これにより、出力８ｋＨｚの位相制御も行われ、ＨＳへの位相変動による影響を低減させることが可能となる。
【００９８】
第１の実施の形態のＮＳＥにおける位相制御のフローについて図１３を用いて説明する。まず、周波数制御部１０３は、入力２ｋＨｚクロックとＤＣＸＯ１０４からの出力を分周した２ｋＨｚクロックとの位相差に大きな差異（急激な位相変動）を検出したか否かを判断する（ステップＳ１３０１）。急激な位相変動を検出しない場合（ステップＳ１３０１でＮＯ）、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差がクロックパス切り替え前の位相差カウント値Ｎ（位相差Ｎ）と差異があるか否かを判断する（ステップＳ１３０２）。差異がない場合（ステップＳ１３０２でＮＯ）、ステップＳ１３０１へ戻る。
【００９９】
一方、差異がある場合（ステップＳ１３０２でＹＥＳ）、ＤＣＸＯ１０４の周波数を変化させて位相差Ｎになるよう位相制御を行う（ステップＳ１３０３）。ステップＳ１３０２の差異とは、クロックパスの切り替えによる差異ではなく、例えばＮＳＥ１が置かれた環境の変化などによる差異を言う。
【０１００】
急激な位相変動を検出した場合（ステップＳ１３０１でＹＥＳ）、周波数制御部１０３は出力８ｋＨｚの位相の前回の値（位相差Ｍ−ａ）を保持する（ステップＳ１３０４）。前回の値は、入力２ｋＨｚと出力８ｋＨｚとの位相比較部１０５ａによる位相比較結果によりサンプリングされる。入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差がクロックパス切り替え前の位相差カウント値Ｎ（位相差Ｎ）と差異があるか否かを判断する（ステップＳ１３０５）。差異がある場合（ステップＳ１３０５でＹＥＳ）、ＤＣＸＯ１０４の周波数を変化させて位相差がＮになるよう位相制御を行う（ステップＳ１３０６）。
【０１０１】
一方、差異がない場合（ステップＳ１３０５でＮＯ）、すなわちＤＣＸＯ制御完了後位相が安定した場合、分周比を制御し、入力２ｋＨｚと出力８ｋＨｚの位相差を保持していた位相値（位相差Ｍ−ａ）に徐々に戻す位相制御を行う（ステップＳ１３０７）。
（第２の実施の形態）
第２の実施の形態について説明する。第２の実施の形態のＮＳＥの構成は図１１に示す第１の実施の形態のＮＳＥの構成と同様であるため、第２の実施の形態の説明では図１１を用いるとともに、さらに図１４、図１５を用いて説明する。ＮＳＥの構成要素については第１の実施の形態と同様であるため、ここでは各構成要素の説明を省略する。
【０１０２】
第２の実施の形態のＮＳＥにおける位相制御方法について図１４を用いて説明する。
【０１０３】
第２の実施の形態では、第１の実施の形態のように、出力８ｋＨｚの位相制御をＤＣＸＯ制御完了後位相が安定した（通常の同期追従動作完了）後に実施するのではなく、通常の同期追従動作中に並行して出力８ｋＨｚの位相も制御する。すなわち、周波数制御（ＣＰＵ）１０３ｃは、ＤＣＸＯ制御完了後位相の安定とともに、並行して出力８ｋＨｚの位相制御のために１／Ｎ分周１０５ｃの分周比を変化させる。これにより、ＨＳへの位相変動による影響を低減する。
【０１０４】
ＤＰ ＰＬＬ部１０１の出力８ｋＨｚクロックと入力２ｋＨｚクロックの位相を比較し、比較結果（出力８ｋＨｚクロックの位相情報）をサンプリングした値（後述する位相差Ｍ）を周波数制御（ＣＰＵ）１０３ｃに送出する。入力２ｋＨｚクロックとＤＣＸＯ１０４からの出力を分周した２ｋＨｚクロックとの位相差に大きな差異を検出した（位相ジャンプが発生した）場合は、位相ジャンプ前（同期安定中）の出力８ｋＨｚクロックの位相情報（後述する位相差Ｍ−ａ）を保持する。そして、前提発明で説明した処理、すなわち変動した位相を元の位相に戻す処理（通常の同期追従動作）を行う（図８を参照）。
【０１０５】
上記同期追従動作によりＤＣＸＯ１０４の周波数が変化するため、出力８ｋＨｚの位相も先に保持した値（後述するＭ−ａ）から変化する。同期追従動作は連続するため、次の同期追従の制御時に１／Ｎ分周する１／Ｎ分周１０５ｃの分周比を微小変化させることで先に保持した値に戻す動作を行う。ＤＣＸＯ１０４の制御による追従動作中は、出力８ｋＨｚの位相を保持した値に合わせても再度位相変動してしまう。そのため、１／Ｎ分周１０５ｅへの制御も随時行うことで出力８ｋＨｚの位相の変動を抑えることにより、ＨＳへの位相変動による影響を低減することが可能になる。
【０１０６】
図１４では入力２ｋＨｚの位相、ＤＣＸＯ２ｋＨｚの位相、出力８ｋＨｚの位相がそれぞれ示されている。ここで、入力２ｋＨｚのクロックとＤＣＸＯ２ｋＨｚのクロックの位相差はＮであり、入力２ｋＨｚのクロックと出力８ｋＨｚのクロックとの位相差はＭであるとする。これらの位相差は位相比較部１０３ａや位相比較部１０５ａの比較によってサンプリングされる。
【０１０７】
この状況において、ＨＳでクロックパスの切り替えが発生すると、クロックパスの切り替えにより入力２ｋＨｚでは位相の変動が起き、その際の位相変動がａであるとする。これにより、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差はＮ−ａとなり、出力８ｋＨｚとの位相差はＭ−ａとなる。出力８ｋＨｚとの位相差は位相比較部１０５ａによる比較によってサンプルリングされる。
【０１０８】
１回目の周波数制御では、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差をクロックパスの切り替えが発生する前の位相差Ｎに戻すためＤＣＸＯ１０４の周波数を制御する。このときの位相変動はｘである。一方で、ＤＣＸＯ１０４の周波数の変化により出力８ｋＨｚの位相がｙだけ変動し、入力２ｋＨｚと出力８ｋＨｚとの位相差はＭ−ａ＋ｙとなる。
【０１０９】
２回目の周波数制御では、１回目の周波数制御と同様、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差をクロックパスの切り替えが発生する前の位相差Ｎに戻すためＤＣＸＯ１０４の周波数を制御する。このときの位相変動はｘ２である。一方で、入力２ｋＨｚと出力８ｋＨｚとの位相差をＭ−ａに戻すよう、１／Ｎ分周１０５ｅの分周比を制御する。この例では、周波数制御をｎ回行うことによって、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差をＮに戻し、入力２ｋＨｚと出力８ｋＨｚの位相差をＭ−ａに戻している。
【０１１０】
このように、入力２ｋＨｚと出力８ｋＨｚの位相差をＭ−ａに戻す処理を、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差をＮに戻す処理と並行して行うことにより、出力８ｋＨｚの位相変動が少なくて済み、位相制御の時間を短縮することが可能となる。すなわち、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差をＮに戻す処理の時間内で入力２ｋＨｚと出力８ｋＨｚの位相差をＭ−ａに戻す処理を完了させることが可能となる。
【０１１１】
第２の実施の形態のＮＳＥにおける位相制御のフローについて図１５を用いて説明する。まず、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差がクロックパス切り替え前の位相差カウント値Ｎ（位相差Ｎ）と差異があるか否かを判断する（ステップＳ１５０１）。差異がない場合（ステップＳ１５０１でＮＯ）、ステップＳ１５０１へ戻る。一方、差異がある場合（ステップＳ１５０１でＹＥＳ）、ＤＣＸＯ１０４の周波数を変化させて位相差Ｎになるよう位相制御を行う（ステップＳ１５０２）。
【０１１２】
また、差異がある場合（ステップＳ１５０１でＹＥＳ）、入力２ｋＨｚと出力８ｋＨｚとの位相差がクロックパスの切り替え発生時の位相差カウント値（位相差Ｍ−ａ）と差異があるか否かを判断する（ステップＳ１５０３）。差異がある場合（ステップＳ１５０３でＹＥＳ）、出力８ｋＨｚの分周比を変化させ位相差Ｍ−ａになるよう位相制御を行う（ステップＳ１５０４）。
【０１１３】
一方、差異がない場合（ステップＳ１５０３でＮＯ）、入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差が位相差カウント値Ｎ（位相差Ｎ）と差異があるか否かを判断する（ステップＳ１５０５）。入力２ｋＨｚとＤＣＸＯ２ｋＨｚとの位相差がＮになっていない場合には位相差をＮにする追従動作が継続し、それに伴って出力８ｋＨｚの位相も再度位相変動してしまうため、位相差がＮになるまで出力８ｋＨｚの位相制御を行う必要がある。差異がある場合（ステップＳ１５０５でＹＥＳ）、ステップＳ１５０４へ戻る。
【０１１４】
一方、差異がない場合（ステップＳ１５０５でＮＯ）、入力２ｋＨｚとＤＣＸＯ２ｋＨｚの位相差と、入力２ｋＨｚと出力８ｋＨｚの位相差がそれぞれ元に戻ったことにより位相制御を終了する。
【０１１５】
上述したスリップが顧客システムなどで発生した場合、ＨＳ側で解析や調査を求められ、顧客信頼性低下を招き、信頼回復までに莫大な時間と労力を費やす。上記実施の形態のＮＳＥでは、クロック位相変動を抑止し、スリップ事象を回避することが可能となる。
【０１１６】
以上の実施形態に関して、更に以下の付記を開示する。
（付記１）位相同期回路を有する通信装置による位相制御方法であって、前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う、
ことを特徴とする位相制御方法。
（付記２）前記受信クロックと前記出力クロックとの位相差を求める、
ことを特徴とする付記１に記載の位相制御方法。
（付記３）求められた前記位相差を記憶する、
ことを特徴とする付記２に記載の位相制御方法。
（付記４）前記位相差に基づいて、前記出力クロックを生成する分周回路の分周比を変化させる、
ことを特徴とする付記２又は３に記載の位相制御方法。
（付記５）前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させた後に、前記分周回路の分周比を変化させる、
ことを特徴とする付記４に記載の位相制御方法。
（付記６）前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させるとともに、並行して前記分周回路の分周比を変化させる、
ことを特徴とする付記４に記載の位相制御方法。
【符号の説明】
【０１１７】
１  通信装置
１０  主局
１１（１１ａ、１１ｂ）  従局
１２（１２ａ〜１２ｇ、１２ｊ、１２ｋ）  従局
２０（２０ａ、２０ｂ、２０ｃ）  ＨＳ
２１  光伝送路（０系）
２２  光伝送路（１系）
４０（４０ａ、４０ｂ）  光インタフェース盤
４１（４１ａ、４１ｂ）  光モジュール
４２（４２ａ、４２ｂ）  クロック抽出部
４３（４３ａ、４３ｂ）  クロック乗換え部
４４  クロック盤
４５（４５ａ、４５ｂ）  断検出部
４６  カウント部
４７  クロックパス選択部
４８  １／Ｎ分周
４９  クロック選択部
５０  ＰＬＬ
５１  メモリ
５２  書き込み側／読み出し側位相監視部
６４、６５、６６  位相
７０  ＮＳＥ
７１  クロック受信部
７１ａ  クロック受信
７１ｂ  １／Ｎ分周
７２  ＤＰ ＰＬＬ部
７３  ＰＧ／ＤＩＳ部
７３ａ  位相比較部
７３ｂ  カウント部
７３ｃ  周波数制御（ＣＰＵ）
７３ｄ  Ｄ／Ａ変換
７３ｅ  １／Ｎ分周
７４  ＤＣＸＯ
７５  １／Ｎ分周
１００  クロック受信部
１００ａ  クロック受信
１００ｂ  １／Ｎ分周
１０１  ＤＰ ＰＬＬ部
１０２  ＰＧ／ＤＩＳ部
１０３  周波数制御部
１０３ａ  位相比較部
１０３ｂ  カウント部
１０３ｃ  周波数制御（ＣＰＵ）
１０３ｄ  Ｄ／Ａ変換
１０３ｅ  １／Ｎ分周
１０４  ＤＣＸＯ
１０５  出力位相制御部
１０５ａ  位相比較部
１０５ｂ  カウント部
１０５ｃ  １／Ｎ分周
【図１】
2018129660.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018129660.tif 000009
【図８】
2018129660.tif 000010
【図９】
2018129660.tif 000011
【図１０】
2018129660.tif 000012
【図１１】
2018129660.tif 000013
【図１２】
2018129660.tif 000014
【図１３】
2018129660.tif 000015
【図１４】
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【図１５】
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