(57)【要約】【課題】セルフターンオン現象が生じにくい半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第２絶縁部と、ゲート電極と、第２電極と、を有する。第２絶縁部は、第１電極の上に設けられている。ゲート電極は、第２絶縁部の上に設けられている。ゲート電極の下面には、上方に向けて窪んだ第１凹部および第２凹部が設けられている。第１凹部は、第１方向において第２凹部と第１側面との間に位置している。第１凹部と第２凹部との間の第１方向における距離は、第１側面と第１凹部との間の第１方向における距離よりも長い。第２電極は、第２半導体領域の上および第３半導体領域の上に設けられ、第２半導体領域、第３半導体領域、および第１電極と電気的に接続されている。【選択図】図１
2018046253.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に第１絶縁部を介して設けられた第１電極と、
前記第１電極の上に設けられた第２絶縁部と、
前記第２絶縁部の上に設けられたゲート電極であって、
上方に向けて窪んだ第１凹部および第２凹部が設けられた下面と、
第１方向において前記第２半導体領域とゲート絶縁部を介して対面する第１側面と、
を有し、前記第１凹部は、前記第１方向において前記第２凹部と前記第１側面との間に位置し、前記第１凹部と前記第２凹部との間の前記第１方向における距離は、前記第１側面と前記第１凹部との間の前記第１方向における距離よりも長いゲート電極と、
前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記第１電極と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項２】
前記第１電極は、上面と、第２側面と、前記第２側面と反対側の第３側面と、を有し、
前記上面と前記第２側面との間の第１角は、前記第１凹部と上下方向において並び、
前記上面と前記第３側面との間の第２角は、前記第２凹部と上下方向において並ぶ請求項１記載の半導体装置。
【請求項３】
前記第２絶縁部は、
第１絶縁部分と、
前記ゲート電極と前記第１絶縁部分との間に設けられ、前記第１絶縁部分よりも誘電率が高い第２絶縁部分と、
を有する請求項１または２に記載の半導体装置。
【請求項４】
前記第２絶縁部は、
第１絶縁部分と、
前記ゲート電極と前記第１絶縁部分との間に設けられ、前記第１絶縁部分よりもボロンを多く含む第２絶縁部分と、
を有する請求項１または２に記載の半導体装置。
【請求項５】
前記第２絶縁部分は、上方に向けて突出した第１突出部および第２突出部を有し、
前記第１突出部は、前記第１凹部中に設けられ、
前記第２突出部は、前記第２凹部中に設けられた請求項３または４に記載の半導体装置。
【請求項６】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に第１絶縁部を介して設けられた第１電極と、
前記第１電極の上に設けられた第２絶縁部と、
上方に向けて窪んだ凹部が設けられた下面を有し、前記第２絶縁部の上に設けられ、第１方向においてゲート絶縁部を介して前記第２半導体領域と対面し、前記凹部は前記第１電極の上面と前記第１電極の側面との間の角と上下方向において並ぶゲート電極と、
前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記第１電極と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項７】
前記第２絶縁部は、
第１絶縁部分と、
前記ゲート電極と前記第１絶縁部分との間に設けられ、前記第１絶縁部分よりも誘電率が高い第２絶縁部分と、
を有する請求項６記載の半導体装置。
【請求項８】
前記第２絶縁部は、
第１絶縁部分と、
前記ゲート電極と前記第１絶縁部分との間に設けられ、前記第１絶縁部分よりもボロンを多く含む第２絶縁部分と、
を有する請求項６記載の半導体装置。
【請求項９】
前記第２絶縁部分は、上方に向けて突出した突出部を有し、
前記突出部は、前記凹部中に設けられた請求項７または８に記載の半導体装置。
【請求項１０】
上面に第１トレンチが形成された第１半導体層と、
前記第１トレンチの内壁に沿って設けられた第１絶縁層と、
前記第１絶縁層の上において前記第１トレンチ内の下部に設けられた第１電極と、
前記第１電極の上面に設けられた第２絶縁層と、
を有する半導体基板に対して、前記第１絶縁層および前記第２絶縁層の表面に沿って、前記第１絶縁層よりもエッチングレートが低い第３絶縁層を形成し、
前記第２絶縁層の上に前記第３絶縁層よりもエッチングレートが高い第４絶縁層を形成して前記第１トレンチを埋め込み、
前記第１絶縁層の一部、前記第３絶縁層の一部、および前記第４絶縁層の少なくとも一部を除去し、記第２絶縁層の上に位置する前記第３絶縁層の他の一部の上面に、上方に向けて突出した第１突出部および第２突出部を形成し、
前記第２絶縁層および前記第３絶縁層の前記他の一部の上にゲート電極を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置では、ゲート電極への電圧を制御することで、オン状態とオフ状態の切り替えが行われる。このような半導体装置において、意図せずに半導体装置がオン状態となる、セルフターンオン現象が生じにくいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０７２４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、セルフターンオン現象が生じにくい半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第２絶縁部と、ゲート電極と、第２電極と、を有する。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第１電極は、前記第１半導体領域中に第１絶縁部を介して設けられている。前記第２絶縁部は、前記第１電極の上に設けられている。前記ゲート電極は、前記第２絶縁部の上に設けられている。前記ゲート電極は、下面および第１側面を有する。前記下面には、上方に向けて窪んだ第１凹部および第２凹部が設けられている。前記第１側面は、第１方向において前記第２半導体領域とゲート絶縁部を介して対面している。前記第１凹部は、前記第１方向において前記第２凹部と前記第１側面との間に位置している。前記第１凹部と前記第２凹部との間の前記第１方向における距離は、前記第１側面と前記第１凹部との間の前記第１方向における距離よりも長い。前記第２電極は、前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記第１電極と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】図１のゲート電極近傍を表す拡大断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図８】（ａ）半導体装置を用いた回路の一例である。（ｂ）半導体装置の等価回路を表す図である。
【図９】（ａ）第１実施形態に係る半導体装置の一部を表す断面図である。（ｂ）参考例に係る半導体装置の一部を表す断面図である。
【図１０】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図１１】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図１２】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第１方向）およびＹ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２は、図１のゲート電極１０近傍を表す拡大断面図である。
【０００９】
半導体装置１００は、ＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ゲート電極１０、フィールドプレート電極（以下、ＦＰ電極という）２０（第１電極）、絶縁部３１（第１絶縁部）、絶縁部３２（第２絶縁部）、絶縁部３３、ゲート絶縁部３５、ドレイン電極４０、およびソース電極４１（第２電極）を有する。
【００１０】
ドレイン電極４０は、半導体装置１００の下面に設けられている。
ｎ＋形ドレイン領域４は、ドレイン電極４０の上に設けられ、ドレイン電極４０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域４の上に設けられている。
ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に設けられている。
【００１１】
ＦＰ電極２０は、ｎ−形半導体領域１中に絶縁部３１を介して設けられている。
絶縁部３２は、ＦＰ電極２０の上に設けられている。
ゲート電極１０は、絶縁部３２の上に設けられ、Ｘ方向においてゲート絶縁部３５を介してｐ形ベース領域２と対面している。
絶縁部３３は、ｎ＋形ソース領域３の一部およびゲート電極１０を上方から覆っている。
【００１２】
ｐ形ベース領域２、ｎ＋形ソース領域３、ＦＰ電極２０、およびゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
なお、図１に表す例に限らず、ｎ＋形ソース領域３、ＦＰ電極２０、およびゲート電極１０の形状や配置は、適宜変更可能である。例えば、ＦＰ電極２０およびおよびゲート電極１０は、Ｘ方向およびＹ方向において複数設けられていてもよい。
【００１３】
ソース電極４１は、ｐ形ベース領域２およびｎ＋形ソース領域３の上に設けられ、ｐ形ベース領域２、ｎ＋形ソース領域３、およびＦＰ電極２０と電気的に接続されている。また、ゲート電極１０とソース電極４１は、絶縁部３３によって電気的に分離されている。
【００１４】
以下は、各構成要素の材料の一例である。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｎ＋形ドレイン領域４は、半導体材料として、シリコン（Ｓｉ）または炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を用いることができる。ｐ形不純物として、ボロン（Ｂ）を用いることができる。
ゲート電極１０およびＦＰ電極２０は、ポリシリコンなどの導電材料を含む。
絶縁部３１〜３３およびゲート絶縁部３５は、絶縁材料として酸化シリコン（ＳｉＯ２）を含む。これらの絶縁部に含まれるより具体的な材料については、後述する。
ドレイン電極４０およびソース電極４１は、アルミニウム（Ａｌ）などの金属を含む。
【００１５】
図２に表すように、ゲート電極１０は、下面１１と、側面１２（第１側面）と、側面１２とは反対側の側面１３と、を有する。側面１２および１３は、それぞれゲート絶縁部３５を介してｐ形ベース領域２と対面している。下面１１には、上方に向けて窪んだ凹部Ｒ１およびＲ２が設けられている。凹部Ｒ１とＲ２は、Ｘ方向において離間している。また、凹部Ｒ１は、Ｘ方向において側面１２と凹部Ｒ２との間に位置し、凹部Ｒ２は、Ｘ方向において側面１３と凹部Ｒ１との間に位置している。
【００１６】
凹部Ｒ１とＲ２との間のＸ方向における距離Ｄ１は、側面１２と凹部Ｒ１との間のＸ方向における距離Ｄ２より長く、側面１３と凹部Ｒ２との間のＸ方向における距離Ｄ３より長い。なお、距離Ｄ１〜Ｄ３は、例えば、各凹部の最も窪んだ位置（Ｚ方向における位置が最も高い点）を基準にして求めることができる。
【００１７】
絶縁部３２は、第１絶縁部分３２ａおよび第２絶縁部分３２ｂを有する。第１絶縁部分３２ａは、Ｚ方向（上下方向）において、ＦＰ電極２０と第２絶縁部分３２ｂとの間に位置している。第２絶縁部分３２ｂは、Ｚ方向において、第１絶縁部分３２ａとゲート電極１０との間に位置している。
【００１８】
第２絶縁部分３２ｂは、絶縁部３１、第１絶縁部分３２ａ、およびゲート絶縁部３５よりも多くのボロンを含む。また、第２絶縁部分３２ｂの誘電率は、絶縁部３１、第１絶縁部分３２ａ、およびゲート絶縁部３５の誘電率よりも高い。一方、絶縁部３１、第１絶縁部分３２ａ、およびゲート絶縁部３５は、第２絶縁部分３２ｂよりも緻密に形成されている。
【００１９】
また、第２絶縁部分３２ｂは、上方に向けて突出した突出部Ｐ１およびＰ２を有する。突出部Ｐ１とＰ２は、Ｘ方向において離間している。突出部Ｐ１は、凹部Ｒ１の内側に設けられ、突出部Ｐ２は、凹部Ｒ２の内側に設けられている。
【００２０】
第２絶縁部分３２ｂのＸ方向における長さは、距離Ｄ１よりも長い。また、突出部Ｐ１とＰ２との間の第２絶縁部分３２ｂのＺ方向における厚みは、第１絶縁部分３２ａのＺ方向における厚みよりも厚い。
【００２１】
ＦＰ電極２０は、第１電極部分２０ａおよび第２電極部分２０ｂを有する。第２電極部分２０ｂは、第１電極部分２０ａの上に設けられている。第２電極部分２０ｂのＸ方向における長さは、第１電極部分２０ａのＸ方向における長さよりも長い。また、第１電極部分２０ａのＸ方向における長さは、例えば、距離Ｄ１よりも短い。
【００２２】
ＦＰ電極２０は、上面２１と、側面２２（第２側面）と、側面２２とは反対側の側面２３（第３側面）と、を有する。図１および図２に表す例において、側面２２および２３は、第２電極部分２０ｂの側面である。凹部Ｒ１および突出部Ｐ１は、上面２１と側面２２との間の角Ｃ１とＺ方向において並んでいる。凹部Ｒ２および突出部Ｐ２は、上面２１と側面２３との間の角Ｃ２とＺ方向において並んでいる。
【００２３】
次に、半導体装置１００の動作について説明する。
ソース電極４１に対してドレイン電極４０に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、ゲート絶縁部３５近傍のｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極４１からドレイン電極４０へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００２４】
半導体装置１００がオフ状態であり、かつソース電極４１に対してドレイン電極４０に正電位が印加されているとき、絶縁部３１とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。ｎ−形半導体領域１に向けて広がるこの空乏層により、半導体装置１００の耐圧を高めることができる。あるいは、半導体装置１００の耐圧が向上した分、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減することができる。
【００２５】
次に、図３〜図７を参照して、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３〜図７は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図４〜図６では、トレンチＴ１の上部（ＦＰ電極２０の上方）が拡大して表されている。
【００２６】
まず、ｎ−形半導体層１ａとｎ＋形半導体層４ａとを有する半導体基板Ｓを用意する。ｎ−形半導体層１ａおよびｎ＋形半導体層４ａは、半導体材料としてシリコンを含んでいる。次に、ｎ−形半導体層１ａの上面に、ｐ形不純物およびｎ形不純物をイオン注入し、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。続いて、図３（ａ）に表すように、ｐ形ベース領域２およびｎ＋形ソース領域３を貫通するトレンチＴ１をｎ−形半導体層１ａに形成する。
【００２７】
次に、トレンチＴ１の内壁に沿って絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックすることで、図３（ｂ）に表すように、トレンチＴ１内にＦＰ電極２０を形成する。
図３（ｂ）に表す例では、トレンチＴ１の上部と下部で厚みの異なる絶縁層ＩＬ１が形成されている。このような絶縁層ＩＬ１は、例えば、トレンチＴ１の内壁に沿って略均一な厚みの絶縁層を形成した後に、トレンチＴ１上部に形成された部分を除去し、再度トレンチＴ１の内壁に沿って絶縁層を形成することで得られる。この場合、絶縁層ＩＬ１は、トレンチＴ１の下部において複数の絶縁層が積層された構造を有する。
続いて、トレンチＴ１の上部と下部で厚みの異なる絶縁層ＩＬ１の上に導電層を形成し、エッチバックすることで、上下で幅の異なるＦＰ電極２０が形成される。なお、ＦＰ電極２０は、略均一な厚みの絶縁層ＩＬ１の上に形成されてもよい。この場合、ＦＰ電極２０の上部と下部の幅は、おおよそ等しく形成される。
【００２８】
次に、熱酸化を行うことで、図４（ａ）に表すように、ＦＰ電極２０の上面に絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、トレンチＴ１上部に形成された絶縁層ＩＬ１よりも薄く形成される。
【００２９】
次に、ＣＶＤ(Chemical Vapor Deposition)法により、絶縁層ＩＬ１およびＩＬ２の表面に沿って、絶縁層ＩＬ３を形成する。このとき、絶縁層ＩＬ３は、図４（ｂ）に表すように、トレンチＴ１が完全に埋め込まれないように形成される。このため、トレンチＴ１が形成された位置において、絶縁層ＩＬ３の上面には凹部Ｒ３が形成される。
【００３０】
続いて、絶縁部ＩＬ３の上に絶縁層ＩＬ４を形成し、絶縁層ＩＬ４を加熱してリフローさせる。これにより、図４（ｃ）に表すように、絶縁層ＩＬ３上面の凹部Ｒ３が絶縁層ＩＬ４によって埋め込まれるとともに、絶縁層ＩＬ４の上面が平坦化される。
【００３１】
図５および図６に示される以降の工程においては、絶縁層ＩＬ１の一部、ＩＬ３の一部、およびＩＬ４を、等方性エッチングにより除去される。等方性エッチングとしては、例えば、フッ酸を用いたウェットエッチングが挙げられる。
【００３２】
なお、絶縁層ＩＬ１、ＩＬ３、およびＩＬ４の材料は、絶縁層ＩＬ１のエッチングレートおよび絶縁層ＩＬ４のエッチングレートは、絶縁層ＩＬ３のエッチングレートよりも高くなるように、選択される。
【００３３】
以下は、このようなエッチングレートの関係を実現するための材料の一例である。
絶縁層ＩＬ１は、ｎ−形半導体層１ａの熱酸化によって形成されるため、緻密に形成された酸化シリコンから構成される。
絶縁層ＩＬ３では、絶縁材料である酸化シリコンにボロンが添加されている。このため、絶縁層ＩＬ３は、絶縁層ＩＬ１およびＩＬ２よりも、ボロンを多く含む。
絶縁層ＩＬ４では、絶縁材料である酸化シリコンにボロンおよびリンが添加されている。また、絶縁層ＩＬ４に添加されたボロンの濃度は、絶縁層ＩＬ３に添加されたボロンの濃度よりも高い。すなわち、絶縁層ＩＬ４は、絶縁層ＩＬ１、ＩＬ２、およびＩＬ３よりもボロンおよびリンを多く含む。
【００３４】
各絶縁層をエッチングする際の様子を、図５（ａ）〜図６（ｂ）を参照しつつ具体的に説明する。
ウェットエッチングが開始されると、まず、一番上に形成された絶縁層ＩＬ４の表面が後退していき、図５（ａ）に表すように、絶縁層ＩＬ３の上面が露出する。そのまま、ウェットエッチングによって絶縁層ＩＬ３およびＩＬ４の上面が後退していくと、図５（ｂ）に表すように、絶縁層ＩＬ１の上面が露出する。
【００３５】
上述したように、絶縁層ＩＬ４のエッチングレートは、絶縁層ＩＬ３のエッチングレートよりも高い。このため、絶縁層ＩＬ４の上面が後退する速度は、絶縁層ＩＬ３の上面が後退する速度よりも早い。絶縁層ＩＬ４の上面が絶縁層ＩＬ３の上面よりも早く後退し、絶縁層ＩＬ４に覆われていた絶縁層ＩＬ３の側面が露出すると、図５（ｂ）に表すように、この露出した側面からエッチングが横方向に進行していく。
【００３６】
そのままウェットエッチングが継続されると、絶縁層ＩＬ１、ＩＬ３、およびＩＬ４の上面が後退していく。このとき、絶縁層ＩＬ１のエッチングレートは、絶縁層ＩＬ３のエッチングレートよりも高いため、図５（ｃ）に表すように、絶縁層ＩＬ４の上面が絶縁層ＩＬ３の上面よりも早く後退していく。
【００３７】
絶縁層ＩＬ１に覆われていた絶縁層ＩＬ３の側面が露出すると、図６（ａ）に表すように、この露出した側面からもエッチングが等方的に進行していく。すなわち、絶縁層ＩＬ３は、上面が後退していくとともに、絶縁層ＩＬ１およびＩＬ４に接していた両側面からもエッチングが横方向に進行していく。この結果、絶縁層ＩＬ４が除去されたときには、図６（ｂ）に表すように、絶縁層ＩＬ３の上面に突出部Ｐ１およびＰ２が形成されている。
【００３８】
図６（ｂ）に表す構造において、ＦＰ電極２０上の絶縁層ＩＬ２が第１絶縁部分３２ａに対応し、突出部Ｐ１およびＰ２を有する絶縁層ＩＬ３が第２絶縁部分３２ｂに対応する。  
【００３９】
次に、半導体基板Ｓを熱酸化することで、露出したｎ−形半導体層１ａ、ｐ形ベース領域２、およびｎ＋形ソース領域３の表面に、絶縁層ＩＬ５を形成する。絶縁層ＩＬ５は、絶縁層ＩＬ１やＩＬ３よりも薄く形成される。続いて、図７（ａ）に表すように、絶縁層ＩＬ１およびＩＬ２の上であって、Ｘ方向において隣接する絶縁層ＩＬ５同士の間にゲート電極１０を形成する。
【００４０】
突出部Ｐ１およびＰ２の上に、直接ゲート電極１０を形成することで、突出部Ｐ１およびＰ２によってゲート電極１０の一部が窪み、凹部Ｒ１およびＲ２が形成される。
【００４１】
次に、ゲート電極１０および絶縁層ＩＬ５を覆う絶縁層ＩＬ６を形成する。続いて、ｎ＋形ソース領域３、絶縁層ＩＬ５およびＩＬ６を貫通し、ｐ形ベース領域２に達するトレンチを形成する。続いて、絶縁層ＩＬ６を覆い、このトレンチを埋め込む金属層を形成し、金属層をエッチバックすることで、図７（ｂ）に表すように、ソース電極４１を形成する。
【００４２】
その後、ｎ＋形半導体層４ａが所定の厚みになるまで、ｎ＋形半導体層４ａの裏面を研削する。続いて、ｎ＋形半導体層４ａの裏面にドレイン電極４０を形成することで、図１および図２に表す半導体装置１００が作製される。
【００４３】
ここで、第１実施形態による効果について、図８および図９を参照しつつ説明する。
図８（ａ）は、半導体装置を用いた回路の一例であり、図８（ｂ）は、半導体装置の等価回路を表している。
図９（ａ）は、第１実施形態に係る半導体装置１００の一部を表す断面図であり、図９（ｂ）は、参考例に係る半導体装置１００Ｒの一部を表す断面図である。
【００４４】
図８（ａ）に表す回路では、２つのＭＯＳＦＥＴ９０および９１が用いられ、ＤＣ−ＤＣコンバータの主要スイッチング回路が構成されている。図８（ａ）に表す回路において、ＭＯＳＦＥＴ９１がオフ状態のときに、ＭＯＳＦＥＴ９０がオン状態となると、ＭＯＳＦＥＴ９１のドレイン電極側の電圧がＶＩＮまで上昇する。
【００４５】
図８（ｂ）に表すように、ＭＯＳＦＥＴでは、ドレイン電極とゲート電極との間のゲート・ドレイン間容量ＣＧＤ、ゲート電極とソース電極との間のゲート・ソース間容量ＣＧＳ、およびゲート抵抗ＲＧが存在する。ドレイン電極側に電圧ＶＩＮが入力されると、ゲート電圧ＶＧは、以下の式で表される値まで上昇する。
ＶＧ＝｛ＣＧＤ／（ＣＧＳ＋ＣＧＤ）｝×ＶＩＮ  ・・・（１）
【００４６】
このとき、ゲート電圧ＶＧが閾値以上となると、ＭＯＳＦＥＴ９１が意図せずオン状態となり、ＭＯＳＦＥＴ９０および９１に電流が流れ、損失が生じる。また、このようなＭＯＳＦＥＴのセルフターンオンを防ぐためには、式（１）からわかるように、ゲート・ソース間容量ＣＧＳを大きくする、またはゲート・ドレイン間容量ＣＧＤを小さくする、あるいはその両方を実現することが望ましい。
【００４７】
図９（ａ）は、第１実施形態に係る半導体装置１００の一部を表す断面図であり、図９（ｂ）は、参考例に係る半導体装置１００Ｒの一部を表す断面図である。
【００４８】
半導体装置１００および１００Ｒでは、ともにゲート電極１０の下面１１に凹部Ｒ１およびＲ２が形成されている。半導体装置１００では、図９（ａ）に表すように、距離Ｄ１が、距離Ｄ２およびＤ３よりも長い。これに対して、半導体装置１００Ｒでは、図９（ｂ）に表すように、距離Ｄ１が、距離Ｄ２およびＤ３よりも短い。
【００４９】
距離Ｄ１〜Ｄ３が、図９（ａ）に表す関係の場合、図９（ｂ）に表す関係の場合に比べて、凹部Ｒ１とＲ２との間に位置する下面１１の領域１１ａの面積が大きくなる。領域１１ａは、ＦＰ電極２０の上面２１と対向しているため、距離Ｄ１〜Ｄ３が、図９（ａ）に表す関係の場合、図９（ｂ）に表す関係の場合に比べて、ゲート電極１０とＦＰ電極２０との間のゲート・ソース間容量を増加させることができる。
【００５０】
ＦＰ電極２０は、ソース電極４１と電気的に接続されているため、ゲート電極１０とＦＰ電極２０との間の容量を増加させることは、ゲート電極１０とソース電極４１との間のゲート・ソース間容量ＣＧＳを大きくすることにつながる。
【００５１】
また、ゲート電極１０は、絶縁層３１および３２、ゲート絶縁層３５を介して、ｎ−形半導体領域１と対面しており、これによりゲート電極１０とｎ−形半導体領域１との間にゲート・ドレイン間容量ＣＧＤが形成されている。凹部Ｒ１およびＲ２が形成された部分では、局所的に、ゲート電極１０とｎ−形半導体領域１との間の距離が長くなるため、これらの部分のゲート・ドレイン間容量ＣＧＤも小さくなる。
凹部Ｒ１およびＲ２によるゲート・ドレイン間容量ＣＧＤの減少量は、凹部Ｒ１およびＲ２がｎ−形半導体領域１に近づくほど大きくなる。従って、距離Ｄ２およびＤ３が、距離Ｄ１よりも短くなるように、ゲート電極１０の側面１２および１３に近づけて設けられることで、凹部Ｒ１およびＲ２によるゲート・ドレイン間容量ＣＧＤの減少量をより大きくすることができる。
このため、図９（ａ）に表す本実施形態に係る半導体装置の構造によれば、図９（ｂ）に表す構造に比べて、ゲート・ドレイン間容量ＣＧＤを小さくすることができる。
【００５２】
図８を用いて説明したように、ＭＯＳＦＥＴのセルフターンオンを防ぐためには、ゲート・ソース間容量ＣＧＳを大きくする、またはゲート・ドレイン間容量ＣＧＤを小さくする、あるいはその両方を実現することが望ましい。
本実施形態によれば、上述したように、ゲート・ソース間容量ＣＧＳを大きくしつつ、ゲート・ドレイン間容量ＣＧＤを小さくすることができる。このため、本実施形態によれば、参考例に係る半導体装置に比べて、セルフターンオン現象の発生を抑制することが可能となる。
【００５３】
また、ゲート電極１０に電圧が印加された際、ゲート電極１０とＦＰ電極２０との間の電位差により、これらの電極の間に電界が生じる。このとき、ＦＰ電極２０上部の角Ｃ１およびＣ２近傍では電界の集中が生じやすい。電界集中による絶縁破壊を防ぐためには、ゲート電極１０とＦＰ電極２０との間の距離が長いことが望ましい。
しかし、ゲート電極１０とＦＰ電極２０との間の絶縁部３２の厚みを全体的に厚くしてしまうと、ゲート・ソース間の容量ＣＧＳが低下してしまう。
【００５４】
この点について、本実施形態に係る半導体装置１００では、角Ｃ１と凹部Ｒ１、および角Ｃ２と凹部Ｒ２が、Ｚ方向において並んでいる。すなわち、電界集中が生じやすい角Ｃ１およびＣ２が設けられた場所において、局所的に、ゲート電極１０とＦＰ電極２０との間の距離が長くなっている。
このため、本実施形態によれば、ゲート・ソース間容量ＣＧＳの低下を抑制しつつ、ＦＰ電極２０における電界集中を緩和することが可能である。
【００５５】
さらに、ゲート電極１０とＦＰ電極２０との間に設けられた絶縁部３２は、第２絶縁部分３２ｂを有する。第２絶縁部分３２ｂは、第１絶縁部分３２ａよりもボロンを多く含み、第２絶縁部分３２ｂの誘電率は、第１絶縁部分３２ａや絶縁部３１などの誘電率よりも高い。ゲート電極１０とＦＰ電極２０との間に設けられた絶縁体の誘電率が高いほど、より大きな誘電分極が生じ、ゲート電極１０とＦＰ電極２０に発生する電荷がより多く相殺される。このため、角Ｃ１およびＣ２の上に、他の絶縁部よりも誘電率の高い第２絶縁部分３２ｂが設けられていることで、角Ｃ１およびＣ２近傍の電界集中を、より一層緩和することが可能である。
【００５６】
また、本実施形態に係る製造方法によれば、エッチングレートの異なる３つの絶縁層を用いて絶縁層ＩＬ２の上面に突出部Ｐ１およびＰ２を形成し、これらの突出部を利用して凹部Ｒ１およびＲ２を有するゲート電極１０を形成している。本実施形態によれば、このような簡易な方法で、凹部Ｒ１およびＲ２を有するゲート電極１０を形成することができる。
【００５７】
また、本実施形態に係る製造方法によれば、絶縁層ＩＬ１およびＩＬ３のそれぞれの膜厚を調整することで、絶縁層ＩＬ３の上面に形成される突出部Ｐ１およびＰ２の位置を制御することも可能である。
すなわち、トレンチＴ１上部における絶縁層ＩＬ１を薄く形成するほど、突出部Ｐ１およびＰ２は、トレンチＴ１の内壁に近い位置に形成される。また、絶縁層ＩＬ３を薄く形成するほど、突出部Ｐ１およびＰ２は、トレンチＴ１の内壁に近い位置に形成される。
【００５８】
次に、図１０〜図１２を参照しつつ、実施形態の変形例について説明する。
図１０〜図１２は、実施形態の変形例に係る半導体装置の一部を表す断面図である。
図１０〜図１２では、各半導体装置のゲート電極１０近傍が拡大して表されている。
【００５９】
図１０（ａ）に表す例では、凹部Ｒ１とＲ２との間に位置する下面１１の領域１１ａが、凹部Ｒ１と側面１２との間および凹部Ｒ２と側面１３との間の領域１１ｂよりも下方に位置している。
【００６０】
ゲート電極１０の下面とＦＰ電極２０の上面との距離が短くなることで、ゲート・ソース間容量ＣＧＳを大きくすることができる。一方で、ＦＰ電極２０の角Ｃ１およびＣ２の上方に位置する領域１１ｂは、角Ｃ１およびＣ２における電界集中を抑制するために、ＦＰ電極２０に近接して設けられるのは望ましくない。
【００６１】
この点について、図１０（ａ）に表す形態によれば、領域１１ａが領域１１ｂよりも下方に位置することで、角Ｃ１およびＣ２における電界集中を抑制しつつ、ゲート・ソース間の容量をさらに大きくすることができる。
【００６２】
図１０（ｂ）に表すように、領域１１ａは、下方に向けて凸に湾曲していてもよい。または、領域１１ａの一部が平坦であり、他の一部が下方に向けて湾曲していてもよい。同様に、領域１１ｂが、下方に向けて凸に湾曲していてもよい。
【００６３】
図１１（ａ）に表す例では、領域１１ａが領域１１ｂよりも上方に位置している。また、図１１（ｂ）に表す例では、領域１１ａが、図１１（ａ）に表す例よりもさらに上方に位置している。
【００６４】
なお、図１１（ｂ）に表す構造は、例えば、図４〜図６に表す工程において、絶縁層ＩＬ１とＩＬ３とのエッチングレートの差が、絶縁層ＩＬ４と絶縁層ＩＬ３とのエッチングレートとの差よりも大きく、絶縁層ＩＬ４の一部を残すように絶縁層ＩＬ１、ＩＬ３、およびＩＬ４を除去した場合に得られる。
この場合、図１１（ｂ）に表すように、ゲート電極１０とＦＰ電極２０との間の絶縁部３２は、第１絶縁部分３２ａおよび第２絶縁部分３２ｂに加え、第３絶縁部分３２ｃを有する。第３絶縁部分３２ｃは、Ｚ方向において第２絶縁部分３２ｂとゲート電極１０との間に位置している。また、第３絶縁部分３２ｃは、第１絶縁部分３２ａおよび第２絶縁部分３２ｂよりもボロンおよびリンを多く含んでいる。
【００６５】
図１２（ａ）に表す例では、領域１１ａが下方に向けて凸に湾曲するとともに、ＦＰ電極２０の上面２１も、下方に向けて凸に湾曲している。この場合、ゲート電極１０とＦＰ電極２０との間の第１絶縁部分３２ａおよび第２絶縁部分３２ｂも、下方に向けて凸に湾曲している。
図１２（ｂ）に表す例では、領域１１ａおよび上面２１が、下方に向けて凸に曲折している。そして、第１絶縁部分３２ａおよび第２絶縁部分３２ｂも、下方に向けて凸に曲折している。
このように、ＦＰ電極２０の上面２１や絶縁部３２の各部分の形状は、適宜変更することが可能である。
【００６６】
なお、図１２（ａ）および（ｂ）に表す例の場合、ＦＰ電極２０の角Ｃ１およびＣ２における電界集中がより強くなる。しかし、本実施形態によれば、凹部Ｒ１およびＲ２が、それぞれ角Ｃ１およびＣ２の上に位置しているため、これらの角における電界集中を好適に緩和することが可能である。
【００６７】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００６８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ＋形ドレイン領域４、ゲート電極１０、フィールドプレート電極２０、絶縁部３１〜３３、ゲート絶縁部３５、ドレイン電極４０、ソース電極４１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６９】
１００ 半導体装置、  １ ｎ−形半導体領域、  ２ ｐ形ベース領域、  ３ ｎ＋形ソース領域、  ４ ｎ＋形ドレイン領域、  １０ ゲート電極、  ２０ フィールドプレート電極、  ３１〜３３ 絶縁部、  ３５ ゲート絶縁部、  ４０ ドレイン電極、  ４１ ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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