(57)【要約】【課題】スイッチング電源回路におけるスイッチング周波数を増加させることなく、低損失にて高精度な電源電圧を生成する。【解決手段】電源装置３２は、スイッチング動作部１、スイッチング動作部２、制御回路１２、制御回路２０、および位相制御部６を有する。スイッチング動作部１は、外部から入力される入力電圧Ｂａｔｔから出力電圧Ｖｏ１を生成する。スイッチング動作部２は、出力電圧Ｖｏ１から出力電圧Ｖｏ２を生成する。制御回路１２は、出力電圧Ｖｏ１をクロックＣＬＯＣＫ１に基づいて制御する。制御回路２０は、出力電圧Ｖｏ２をクロックＣＬＯＣＫ２＿２に基づいて制御する。位相制御部６は、クロックＣＬＯＣＫ１の周波数とクロックＣＬＯＣＫ２＿２の周波数とを整数倍に調整して、クロックＣＬＯＣＫ１，ＣＬＯＣＫ２＿２の遅延を出力電圧Ｖｏ１のリップルを低減するように制御する。【選択図】図１
2018129992.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される入力電圧から第１の出力電圧を生成する第１のスイッチング電源回路と、
前記第１の出力電圧から第２の出力電圧を生成する第２のスイッチング電源回路と、
前記第１のスイッチング電源回路が生成する前記第１の出力電圧を第１のクロックに基づいて制御する第１の制御回路と、
前記第２のスイッチング電源回路が生成する前記第２の出力電圧を第２のクロックに基づいて制御する第２の制御回路と、
前記第１のクロックの周波数と前記第２のクロックの周波数とを整数倍に調整して、前記第１のクロックと前記第２のクロックとの遅延を前記第１の出力電圧のリップルを低減するように制御する遅延生成部と、
を有する、電源装置。
【請求項２】
請求項１記載の電源装置において、
前記第１のスイッチング電源回路は、前記入力電圧をスイッチングする第１のスイッチング部を有し、
前記第２のスイッチング電源回路は、前記第１の出力電圧をスイッチングする第２のスイッチング部を有し、
前記第１の制御回路は、前記第１のクロックから前記第１のスイッチング部を制御する第１の制御信号を生成し、
前記第２の制御回路は、前記第２のクロックから前記第２のスイッチング部を制御する第２の制御信号を生成し、
前記遅延生成部は、前記第１の制御信号と前記第２の制御信号との位相を制御して、前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項３】
請求項２記載の電源装置において、
前記第１の制御信号と前記第２の制御信号との信号立ち上がりエッジまたは信号立ち下がりエッジを検出するエッジ検出器を有し、
前記遅延生成部は、前記第１の制御信号と前記第２の制御信号との信号立ち上がりエッジまたは信号立ち下がりエッジを揃えるように前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項４】
請求項２記載の電源装置において、
インダクタに流れるインダクタ電流の上昇およびインダクタ電流の低下の傾きを検出する電流検出器と、
前記電流検出器が検出する前記インダクタ電流の上昇および前記インダクタ電流の低下の傾きを比較して、前記インダクタ電流の上昇の傾きと前記インダクタ電流の低下の傾きのいずれの傾きが大きいかを判定する電流傾き比較器と、
を有し、
前記インダクタは、前記第１のスイッチング電源回路に設けられ、前記第１のスイッチング部のスイッチングによりエネルギを蓄積および放出し、
前記遅延生成部は、前記電流傾き比較器の判定結果に基づいて、前記第１の制御信号の信号立ち上がりエッジまたは信号立ち下がりエッジのいずれかと前記第２の制御信号の信号立ち上がりエッジまたは信号立ち下がりエッジのいずれかとを揃えるように制御する、電源装置。
【請求項５】
請求項４記載の電源装置において、
前記遅延生成部は、前記電流傾き比較器が前記インダクタ電流の上昇の傾きが前記インダクタ電流の低下の傾きより大きいと判定した際に、前記第１のスイッチング部のオフ動作と、前記第２のスイッチング部のオン動作とが同時となり、前記インダクタ電流の上昇の傾きが前記インダクタ電流の低下の傾きよりも小さいと判定した際に、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオフ動作とが同時となるように、前記第１の制御信号および前記第２の制御信号の信号立ち上がりエッジまたは信号立ち下がりエッジを制御する、電源装置。
【請求項６】
請求項３記載の電源装置において、
前記遅延生成部は、前記第１のクロックの周波数と前記第２のクロックの周波数とが等しい場合、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオン動作とが同時になるように前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項７】
請求項３記載の電源装置において、
前記遅延生成部は、前記第１のクロックの周波数と前記第２のクロックの周波数とが等しい場合、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオフ動作とが同時になるように前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項８】
請求項３記載の電源装置において、
前記遅延生成部は、前記第２のクロックの周波数が前記第１のクロックの周波数の２倍以上となる場合、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオン動作とが同時になるように前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項９】
請求項３記載の電源装置において、
前記遅延生成部は、前記第２のクロックの周波数が前記第１のクロックの周波数の２倍以上となる場合、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオフ動作とが同時になるように前記第１のクロックおよび前記第２のクロックの遅延を制御する、電源装置。
【請求項１０】
請求項３記載の電源装置において、
前記第１のスイッチング電源回路に入力される前記入力電圧および前記第１のスイッチング電源回路が生成する前記第１の出力電圧の電圧レベルを検出する電圧検出部と、
前記電圧検出部が検出した前記入力電圧と前記第１の出力電圧とを比較して、その比較結果を出力する電圧比較器と、
を有し、
前記遅延生成部は、前記第１の制御信号の信号立ち上がりエッジまたは信号立ち下がりエッジのいずれかと前記第２の制御信号の信号立ち上がりエッジまたは信号立ち下がりエッジのいずれかとを揃えるように制御する、電源装置。
【請求項１１】
請求項１０記載の電源装置において、
前記遅延生成部は、前記電圧比較器の比較結果に基づいて、前記入力電圧と前記第１の出力電圧との差が前記第１の出力電圧より大きい場合に、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオン動作とが同時となり、前記入力電圧と前記第１の出力電圧との差が前記第１の出力電圧より小さい場合に、前記第１のスイッチング部のオフ動作と前記第２のスイッチング部のオフ動作とが同時となるように前記第１の制御信号および前記第２の制御信号を制御する、電源装置。
【請求項１２】
請求項１記載の電源装置において、
前記第１の出力電圧のリップルを前記第１のクロックの１周期毎に測定する検出器と、
前記第１のクロックの１周期前の前記第１の出力電圧のリップルと前記第１のクロックの１周期後の前記第１の出力電圧のリップルの大きさを比較するリップル比較器と、
を有し、
前記遅延生成部は、前記リップル比較器の比較結果に基づいて、前記第１のクロックと前記第２のクロックとの遅延を制御する、電源装置。
【請求項１３】
請求項１２記載の電源装置において、
前記遅延生成部は、前記リップル比較器の比較結果が前記第１のクロックの１周期前の前記第１の出力電圧のリップルが前記第１のクロックの１周期後の前記第１の出力電圧のリップルより大きい場合に前記第１のクロックと前記第２のクロックとの遅延を増加させ、前記第１のクロックの１周期前の前記第１の出力電圧のリップルが前記第１のクロックの１周期後の前記第１の出力電圧のリップルより小さい場合に前記第１のクロックと前記第２のクロックとの遅延が減少するように制御する、電源装置。
【請求項１４】
請求項１２記載の電源装置において、
前記遅延生成部は、前記リップル比較器の比較結果が前記第１のクロックの１周期前の前記第１の出力電圧のリップルが前記第１のクロックの１周期後の前記第１の出力電圧のリップルより大きい場合に前記第１のクロックと前記第２のクロックとの遅延を減少させ、前記第１のクロックの１周期前の前記第１の出力電圧のリップルが前記第１のクロックの１周期後の前記第１の出力電圧のリップルより小さい場合に前記第１のクロックと前記第２のクロックとの遅延が増加するように制御する、電源装置。
【請求項１５】
外部から入力される入力電圧から第１の出力電圧を生成する第１のスイッチング電源回路と、
前記第１の出力電圧から第２の出力電圧を生成する第２のスイッチング電源回路と、
前記第１のスイッチング電源回路が生成する前記第１の出力電圧を第１のクロックに基づいて制御する第１の制御回路と、
前記第２のスイッチング電源回路が生成する前記第２の出力電圧を第２のクロックに基づいて制御する第２の制御回路と、
前記第１のクロックの周波数と前記第２のクロックの周波数とを整数倍に調整して、前記第１のクロックと前記第２のクロックとの遅延を制御する遅延生成部と、
を有する、電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、特に、車載に搭載されるＥＣＵ(Electronic Control Unit)に電源を供給する電源装置による電源の制御に有効な技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）回路の低電圧化により、車載ＥＣＵについても動作電圧が低電圧化される傾向にある。例えば車載ＥＣＵに用いられるマイクロコンピュータの動作電圧は、５Ｖあるいは３．３Ｖ程度あったものが、１Ｖ程度あるいはそれ以下の電圧となっている。
【０００３】
それに伴い、該ＥＣＵに電源を供給する電源装置についても、低電圧化が要求される。この種の電源装置は、例えばスイッチング電源装置が広く用いられており、バッテリから供給される電源電圧を降圧して１Ｖ程度あるいはそれ以下の低電圧を生成する。
【０００４】
また、スイッチング電源装置は、２つのスイッチング電源回路を直列に接続する２段構成のものが広く用いられており、これら２つのスイッチング電源回路によってバッテリの電源電圧を順に降圧することによりＥＣＵに供給する電源装置が生成される。
【０００５】
ここで、２つのスイッチング回路を有する理由は、以下の通りである。
【０００６】
スイッチング電源回路が１つの場合、スイッチングデューティ比は入出力電圧比によって決まる。例えば入力電圧が４０Ｖ程度であり、出力電圧が１Ｖ程度の時には、スイッチングデューティ比が２．５％となる。
【０００７】
スイッチング周波数を長くすれば、２．５％のデューティ比を適用できるスイッチング回路を作ることができる。しかし、負荷急変時、ＥＣＵにおけるマイクロコンピュータの電源電圧変動の仕様によってスイッチング周波数が一般的に５００ＫＨｚ以上必要であり、２．５％のデューティ比を適用できるスイッチング回路を作成することは困難である。
【０００８】
また、２段構成中の１つ目のスイッチング電源回路の出力電圧は、一般的にＥＣＵボードに載せる他の負荷、例えばＡ／Ｄ（Analog/Digital）変換器などの電源電圧としても用いられる。Ａ／Ｄ変換器の性能は、電源電圧の性能、すなわち電源電圧の精度によって左右するため、１つ目のスイッチング電源回路の出力電圧のリップル要求がより高いものとなる。
【０００９】
以上の理由から２つのスイッチング電源回路を直列接続した電源装置が用いられている。
【００１０】
なお、この種のスイッチング電源回路については、例えば入力電圧と出力電圧との電圧比に応じて、適切なる縦続接続段数を有するスイッチング電源回路がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−２１１７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した２つのスイッチング電源回路を直列に接続した構成の電源装置の場合には、初段のスイッチング電源回路の出力電圧のリップルを抑制するために、次段のスイッチング電源回路のスイッチング周波数を高く設定する必要が生じる。
【００１３】
しかしながら、２つ目のスイッチング電源回路のスイッチング周波数が増加すると、該スイッチング周波数が増加するに伴い、スイッチング素子によるスイッチング損失および該スイッチング素子を駆動するドライバのドライブ損失が大きくなってしまうという問題がある。これにより、電源装置における効率が低下してしまう。
【００１４】
本発明の目的は、スイッチング電源回路におけるスイッチング周波数を増加させることなく、低損失にて高精度な電源電圧を生成することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、代表的な電源装置は、第１のスイッチング電源回路、第２のスイッチング電源回路、第１の制御回路、第２の制御回路、および遅延生成部を有する。
【００１８】
第１のスイッチング電源回路は、外部から入力される入力電圧から第１の出力電圧を生成する。第２のスイッチング電源回路は、第１の出力電圧から第２の出力電圧を生成する。
【００１９】
第１の制御回路は、第１のスイッチング電源回路が生成する第１の出力電圧を第１のクロックに基づいて制御する。第２の制御回路は、第２のスイッチング電源回路が生成する第２の出力電圧を第２のクロックに基づいて制御する。
【００２０】
遅延生成部は、第１のクロックの周波数と第２のクロックの周波数とを整数倍に調整して、第１のクロックと第２のクロックとの遅延を第１の出力電圧のリップルを低減するように制御する。
【００２１】
また、第１のスイッチング電源回路は、第１のスイッチング部を有し、第２のスイッチング電源回路は、第２のスイッチング部を有する。第１のスイッチング部は、入力電圧をスイッチングする。第２のスイッチング部は、第１の出力電圧をスイッチングする。
【００２２】
そして、第１の制御回路は、第１のクロックから第１のスイッチング部を制御する第１の制御信号を生成し、第２の制御回路は、第２のクロックから第２のスイッチング部を制御する第２の制御信号を生成する。遅延生成部は、第１の制御信号と第２の制御信号との位相を制御して、第１のクロックおよび第２のクロックの遅延を制御する。
【００２３】
さらに、代表的な電源装置は、エッジ検出器を有する。エッジ検出器は、第１の制御信号と第２の制御信号との信号立ち上がりエッジまたは信号立ち下がりエッジを検出する。
【００２４】
遅延生成部は、第１の制御信号と第２の制御信号との信号立ち上がりエッジまたは信号立ち下がりエッジを揃えるように第１のクロックおよび第２のクロックの遅延を制御する。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）電源装置における損失を低減することができる。
【００２７】
（２）精度の高い出力電圧を生成することができる。
【００２８】
（３）上記（１）、（２）により、信頼性の高い電源装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１による電源装置による構成の一例を示す説明図である。
【図２】図１の制御回路が生成する制御信号の位相関係の一例を示す説明図である。
【図３】図１の電源装置が有する制御部における各信号の一例を示すタイミングチャートである。
【図４】図１の電源装置が有する制御部における各信号の他の例を示すタイミングチャートである。
【図５】実施の形態２による電源装置における構成の一例を示す説明図である。
【図６】図５の電源装置における各信号の一例を示すタイミングチャートである。
【図７】図５の電源装置における各信号の他の例を示すタイミングチャートである。
【図８】実施の形態３による電源装置における構成の一例を示す説明図である。
【図９】図８の電源装置における制御部における各信号の一例を示すタイミングチャートである。
【図１０】実施の形態に対する比較技術における電源装置の構成の一例を示す説明図である。
【図１１】図１０の電源装置における動作の一例を示す説明図である。
【図１２】図１０の制御回路が生成する制御信号に位相差がある場合の出力電圧のリップルのワーストケースの発生原因の一例を示した説明図である。
【図１３】図１２に示したワーストケース時の出力電圧のリップルを低減する例を示した説明図である。
【発明を実施するための形態】
【００３０】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
〈実施の形態に対する比較技術〉
以下の実施の形態においては、本発明の特徴を分かり易くするために、本実施の形態に対する比較技術と比較して説明する。まず、本実施の形態に対する比較技術を説明する。
【００３２】
本実施の形態に対する比較技術における２段構成の電源装置について説明する。
【００３３】
図１０は、本実施の形態に対する比較技術における電源装置の構成の一例を示す説明図である。
【００３４】
この場合、電源装置は、図１０に示すように、スイッチング電源回路３０およびスイッチング電源回路３１を有する構成からなり、これらスイッチング電源回路３０，３１が直列に接続されている。
【００３５】
１個目のスイッチング電源回路３０は、入力電圧Ｂａｔｔから出力電圧Ｖｏ１を生成する。入力電圧Ｂａｔｔは、図示しないバッテリの電源電圧である。出力電圧Ｖｏ１は、バッテリ電圧Ｂａｔｔよりも低い電圧である。
【００３６】
２個目のスイッチング電源回路３１は、出力電圧Ｖｏ１から出力電圧Ｖｏ２を生成する。出力電圧Ｖｏ２は、出力電圧Ｖｏ１よりも低い電圧である。ここで、出力電圧Ｖｏ１は、第１の出力電圧であり、出力電圧Ｖｏ２は、第２の出力電圧である。
【００３７】
電源装置に接続される負荷４９は、出力電圧Ｖｏ１を動作電源とする負荷であり、例えばＡ／Ｄ変換器などのアナログ回路である。同様に、電源装置に接続される負荷５０は、出力電圧Ｖｏ２を動作電源とする負荷であり、例えばマイクロコンピュータなどである。
【００３８】
スイッチング電源回路３０は、スイッチング動作部１および制御部３を有する。このスイッチング電源回路３０は、出力電圧Ｖｏ１からの帰還電圧を制御部３に入力し、制御部３が生成した制御信号Ｃｔｒｌ１をスイッチング動作部１に入力して、所望の出力電圧値を生成する。制御信号Ｃｔｒｌ１は、第１の制御信号となる。
【００３９】
スイッチング動作部１は、スイッチング素子７、スイッチング素子８、インダクタ９、平滑用出力容量１０、およびドライバ１１を有する。
【００４０】
スイッチング素子７がオンして、第１のスイッチング部であるスイッチング素子８がオフすると、エネルギをインダクタ９に蓄積しながら、負荷４９と負荷５０を駆動する。一方、スイッチング素子７がオフし、スイッチング素子８がオンすると、インダクタ９に蓄積したエネルギを放出し、負荷４９と負荷５０を駆動する。
【００４１】
平滑用出力容量１０は、コンデンサであり、スイッチング電源回路３０の出力電圧Ｖｏ１の電圧リップルを抑制する。ドライバ１１は、制御部３から出力される制御信号Ｃｔｒｌ１によってスイッチング素子７、スイッチング素子８をそれぞれ駆動してスイッチング動作させる駆動回路である。
【００４２】
スイッチング素子７は、例えばＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタなどからなり、スイッチング素子８は、ＰチャネルＭＯＳトランジスタなどからなる。スイッチング素子７は、ドライバ１１から出力される信号がハイ信号の際にオンし、スイッチング素子８は、ドライバ１１から出力される信号がロー信号の際にオンする。
【００４３】
制御部３は、制御回路１２、分周器２１、およびクロック生成回路４を有する。クロック生成回路４は、基準クロックを生成する、この基準クロックは、スイッチング電源回路３０の制御部３の基準クロックとなる。
【００４４】
分周器２１は、クロック生成回路４からの基準クロックによってスイッチング電源回路３０のスイッチング素子７、スイッチング素子８のオン／オフ動作の周波数を決めるクロックを生成する回路である。
【００４５】
第１の制御回路である制御回路１２は、出力電圧Ｖｏ１における帰還電圧と分周器２１から出力されるクロックに基づいて制御信号Ｃｔｒｌ１を生成する回路である。制御信号Ｃｔｒｌ１の周波数は、分周器２１から出力されるクロックの周波数によって決まる。
【００４６】
スイッチング電源回路３１は、スイッチング動作部２および制御部２９を有する。スイッチング電源回路３１は、出力電圧Ｖｏ２における帰還電圧が制御部２９に入力され、該制御部２９が生成した制御信号Ｃｔｒｌ２をスイッチング動作部２に入力することにより、所望の出力電圧値を生成する。制御信号Ｃｔｒｌ２は、第２の制御信号となる。
【００４７】
スイッチング動作部２は、スイッチング素子１４、スイッチング素子１５、インダクタ１６、平滑用出力容量１７、およびドライバ１８を有する。スイッチング素子１４，１５は、例えばＭＯＳトランジスタなどからなる。
【００４８】
スイッチング素子１４がオンして、第２のスイッチングであるスイッチング素子１５がオフすると、エネルギを第２のインダクタであるインダクタ１６に蓄積しながら、負荷５０を駆動する。一方、スイッチング素子１４がオフし、スイッチング素子１５がオンすると、インダクタ１６に蓄積したエネルギを放出し、負荷５０を駆動する。
【００４９】
平滑用出力容量１７は、平滑用出力容量１０と同様にコンデンサであり、スイッチング電源回路３１の出力電圧Ｖｏ２の電圧リップルを抑制する。
【００５０】
ドライバ１８は、制御部２９の制御信号Ｃｔｒｌ２に基づいてスイッチング素子１４、スイッチング素子１５のスイッチング動作を制御する駆動回路である。
【００５１】
スイッチング素子１４は、例えばＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタなどからなり、スイッチング素子１５は、ＰチャネルＭＯＳトランジスタなどからなる。スイッチング素子１４は、ドライバ１８から出力される信号がハイ信号の際にオンし、スイッチング素子１５は、ドライバ１８から出力される信号がロー信号の際にオンする。
【００５２】
制御部２９は、制御回路２０、分周器２２、およびクロック生成回路２３を有する。クロック生成回路２３は、基準クロックを生成する。この基準クロックは、スイッチング電源回路３１の制御部２９の基準クロックとなる。
【００５３】
分周器２２は、クロック生成回路２３が生成する基準クロックからスイッチング電源回路３１のスイッチング素子１４およびスイッチング素子１５のオン／オフ動作の周波数を決めるクロックを生成する。
【００５４】
第２の制御回路である制御回路２０は、出力電圧Ｖｏ２における帰還電圧と分周器２２が生成するクロックに基づいて、制御信号Ｃｔｒｌ２を生成する。この制御信号Ｃｔｒｌ２の周波数は、分周器２２が生成するクロックの周波数によって決まる。
【００５５】
図１１は、図１０の電源装置における動作の一例を示す説明図である。
【００５６】
図１１は、上方に制御回路１２から出力される制御信号Ｃｔｒｌ１の信号タイミングを示しており、その下方には、制御回路２０から出力される制御信号Ｃｔｒｌ２の信号タイミングを示している。
【００５７】
また、図１２および図１３は、上方から下方にかけて、制御回路１２から出力される制御信号Ｃｔｒｌ１、制御回路２０から出力される制御信号Ｃｔｒｌ２、電流Ｉｏ，ＩＬ、および出力電圧Ｖｏ１のリップルにおける信号タイミングをそれぞれ示している。インダクタ電流である電流ＩＬは、平滑用出力容量１０の入力電流であり、電流Ｉｏは、平滑用出力容量１０の出力電流である。
【００５８】
図１０に示した電源装置では、制御信号Ｃｔｒｌ１、Ｃｔｒｌ２が制御回路１２，２０によってそれぞれ生成されている。そのため、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係は、制御されていない。言い換えれば固定ではない。
【００５９】
制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との周波数に差があると、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係が少しずつ変わっていく。これによって、図１１に示すように、スイッチング電源回路３０の出力電圧Ｖｏ１のリップルが最大となるワーストケースが生じる。
【００６０】
図１２は、図１０の制御回路が生成する制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２とに位相差がある場合に、スイッチング電源回路３０の出力電圧Ｖｏ１におけるリップルのワーストケースの発生原因の一例を示した説明図である。
【００６１】
平滑用出力容量１０の入出力の電荷量の差、図１２においてハッチングにて示す領域が大きいほど、出力電圧Ｖｏ１のリップルが大きくなる。平滑用出力容量１０の入出力の電荷量の差、すなわち図１２のハッチングにて示す領域の面積は、平滑用出力容量１０の入出力電流の差および入出力電流の差が生じる期間によって決まる。
【００６２】
平滑用出力容量１０の入力電流、すなわち電流ＩＬは、制御信号Ｃｔｒｌ１によってスイッチング素子７、スイッチング素子８のオン／オフ動作から生成される三角波のような電流である。
【００６３】
平滑用出力容量１０の出力電流、すなわち電流Ｉｏは、制御信号Ｃｔｒｌ２によってスイッチング素子１４、スイッチング素子１５のオン／オフ動作から生成される矩形波のような電流である。
【００６４】
図１２に示したように、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係によって、電流ＩＬと電流Ｉｏの間の差が最も大きい期間が生じて、入出力の電荷量の差（ハッチングにて示す領域の面積）が最大となるため、出力電圧Ｖｏ１のリップルが最大となるワーストケースが発生する。
【００６５】
図１３は、図１２に示したワーストケース時の出力電圧Ｖｏ１のリップルを低減する例を示した説明図である。
【００６６】
この場合、電流ＩＬと電流Ｉｏとの間の差が最も大きい期間を短縮することで、平滑用出力容量１０の入出力の電荷量の差（ハッチングにて示す領域の面積）を低減することができる。すなわち、制御信号Ｃｔｒｌ２の周波数を制御信号Ｃｔｒｌ１の周波数より高く設定することである。
【００６７】
しかしながら、制御信号Ｃｔｒｌ２の周波数が増加すると、スイッチング素子１４およびスイッチング素子１５のスイッチング損失ならびにドライバ１８の駆動損失が増加してしまうことになる。そこで、本実施の形態では、上述した比較技術に存在する課題に対する工夫を施している。
【００６８】
以下、実施の形態を詳細に説明する。
【００６９】
〈電源装置の構成例〉
図１は、本実施の形態１による電源装置による構成の一例を示す説明図である。なお、図１においては、上述した図１０と同一の構成部分には同一の符号を付している。
【００７０】
図１に示す電源装置３２は、スイッチング動作部１、スイッチング動作部２、および制御部５を有する。電源装置３２は、出力電圧Ｖｏ１および出力電圧Ｖｏ２からの帰還電圧を制御部５に入力する。
【００７１】
そして、制御部５が生成した制御信号Ｃｔｒｌ１および制御信号Ｃｔｒｌ２をスイッチング動作部１，２にそれぞれ入力し、所望の出力電圧値を生成することにより、負荷４９，５０に動作電源を供給する。スイッチング動作部１は、第１のスイッチング電源回路であり、スイッチング動作部２は、第２のスイッチング電源回路である。
【００７２】
制御部５は、制御回路１２、制御回路２０、分周器２４、クロック生成回路２６、電圧検出比較部５６、および位相制御部６を有する。
【００７３】
ここで、図１におけるスイッチング動作部１、スイッチング動作部２、負荷４９，５０、制御回路１２、および制御回路２０は、図１０と同様であるので説明を省略する。
【００７４】
クロック生成回路２６は、制御部５の基準クロックを生成する。分周器２４は、クロック生成回路２６が生成した基準クロックに基づいて、クロックＣＬＯＣＫ１およびクロックＣＬＯＣＫ２＿１をそれぞれ生成する。クロックＣＬＯＣＫ１は、第１のクロックとなる。
【００７５】
クロックＣＬＯＣＫ１は、スイッチング動作部１のスイッチング素子７およびスイッチング素子８のオン／オフ動作の周波数１／Ｔｓ１を決めるクロックである。クロックＣＬＯＣＫ２＿１は、スイッチング動作部２のスイッチング素子１４およびスイッチング素子１５のオン／オフ動作の周波数１／Ｔｓ２を決めるクロックである。クロックＣＬＯＣＫ１とクロックＣＬＯＣＫ２＿１は、周波数が整数倍である。
【００７６】
電圧検出比較部５６は、入力電圧検出器５３、出力電圧検出器５４、および電圧比較器５５を有する。電圧検出比較部５６は、信号Ｓｌｏｐｅ１を生成する。この信号Ｓｌｏｐｅ１は、電源装置３２に入力され、入力電圧Ｂａｔｔと出力電圧Ｖｏ１の間の関係によってインダクタ９に流れる電流ＩＬの上昇と低下の傾きの大きさの関係を示す信号である。入力電圧Ｂａｔｔは、図示しない自動車に搭載されるバッテリから出力される。
【００７７】
入力電圧検出器５３は、入力電圧Ｂａｔｔの電圧レベルを検出する。出力電圧検出器５４は、出力電圧Ｖｏ１の電圧レベルを検出する。これら入力電圧検出器５３および出力電圧検出器５４によって電圧検出部が構成される。
【００７８】
電圧比較器５５は、入力電圧検出器５３が検出した入力電圧Ｂａｔｔと出力電圧検出器５４が検出した出力電圧Ｖｏ１とを比較して信号Ｓｌｏｐｅを生成する。
【００７９】
入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きい場合、第１のインダクタであるインダクタ９に流れる電流ＩＬの上昇の傾きは、電流ＩＬの低下の傾きより大きく、信号Ｓｌｏｐｅ１がローになる。
【００８０】
入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さい場合、インダクタ９に流れる電流ＩＬの上昇の傾きは、電流ＩＬの低下の傾きより小さく、信号Ｓｌｏｐｅ１がハイになる。
【００８１】
遅延生成部である位相制御部６は、エッジ検出器２８および単位遅延生成器２７を有する。この位相制御部６は、制御信号Ｃｔｒｌ１および制御信号Ｃｔｒｌ２の位相関係を制御する。
【００８２】
エッジ検出器２８は、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相差を検出する。エッジ検出器２８は、制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２のハイ／ローを検出する。制御信号Ｃｔｒｌ２がハイの場合は、パルス信号Ｈ＿ｏｕｔを生成して出力し、制御信号Ｃｔｒｌ２がローの場合には、パルス信号Ｌ＿ｏｕｔを生成して出力する。
【００８３】
単位遅延生成器２７は、エッジ検出器２８が検出したパルス信号Ｈ＿ｏｕｔ，Ｌ＿ｏｕｔと電圧検出比較部５６から出力される信号Ｓｌｏｐｅ１に基づいて、分周器２４からのクロックＣＬＯＣＫ２＿１を所望の遅延時間にて遅延させた第２のクロックとなるクロックＣＬＯＣＫ２＿２を生成する。
【００８４】
信号Ｓｌｏｐｅ１がローであり、エッジ検出器２８から出力されるパルス信号がパルス信号Ｈ＿ｏｕｔの場合には、分周器２４からのクロックＣＬＯＣＫ２＿１を１単位分増加するように遅延させて、クロックＣＬＯＣＫ２＿２として出力する。ここで、１単位とは、スイッチング素子７がオンすることのできる最少の時間、すなわちスイッチングタイムの最小時間である。
【００８５】
一方、信号Ｓｌｏｐｅ１がローであり、エッジ検出器２８から出力されるパルス信号がパルス信号Ｌ＿ｏｕｔの場合には、クロックＣＬＯＣＫ２＿１の遅延時間を１単位分減少するように遅延させたクロックをクロックＣＬＯＣＫ２＿２として出力する。
【００８６】
信号Ｓｌｏｐｅ１がハイであり、エッジ検出器２８の出力がパルス信号Ｈ＿ｏｕｔの場合には、クロック信号ＣＬＯＣＫ２＿１の遅延時間を１単位分減少するように遅延させたクロックをクロックＣＬＯＣＫ２＿２として出力する。
【００８７】
また、信号Ｓｌｏｐｅ１がハイであり、エッジ検出器２８の出力がパルス信号Ｌ＿ｏｕｔの場合には、クロックＣＬＯＣＫ２＿１の遅延時間を１単位分増加するように遅延させたクロックをクロックＣＬＯＣＫ２＿２として出力する。
【００８８】
制御部５は、以下に示す工夫によって、制御信号Ｃｔｒｌ２の周波数を増加することなく、出力電圧Ｖｏ１のリップルを低減することができるものである。
【００８９】
（１）制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係を固定するために、周波数が整数倍である制御信号Ｃｔｒｌ１，Ｃｔｒｌ２を生成する分周器２４を設ける。ここで、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２の周波数が同じである時を一例として説明する。
【００９０】
（２）制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２間の位相関係を所望の位相関係になるように位相制御部６にて制御信号Ｃｔｒｌ２を遅延させる。制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との間の所望の位相関係は、図１２に比べて、平滑用出力容量１０の入出力電流である電流ＩＬと電流Ｉｏと差が小さくなり、入出力の電荷量の差（図１２のハッチングにて示す領域の面積）が小さくなる関係である。
【００９１】
〈制御信号の位相について〉
図２は、図１の制御回路が生成する制御信号Ｃｔｒｌ１，Ｃｔｒｌ２の位相関係の一例を示す説明図である。
【００９２】
図２（ａ）は、電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより大きい場合を示したものであり、図２（ｂ）は、電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより小さい場合を示したものである。
【００９３】
図２においては、上方から下方にかけて、制御信号Ｃｔｒｌ１、制御信号Ｃｔｒｌ２、電流ＩＬ，Ｉｏ、および出力電圧Ｖｏ１のリップルにおける信号タイミングをそれぞれ示している。
【００９４】
平滑用出力容量１０の出力電流である電流Ｉｏが流れる期間中、電流ＩＬの変化の傾きが小さいほど、入出力の電荷量の差、すなわち図２のハッチングにて示す領域の面積が小さくなる。このため、電流ＩＬの上昇と低下の傾きによって、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との間の位相を合わせるタイミングが異なる。
【００９５】
電流ＩＬの上昇と低下の傾きは、以下の式から求められる。
【００９６】
電流ＩＬの上昇の傾き：（Ｂａｔｔ−Ｖｏ１）／Ｌ１
電流ＩＬの低下の傾き：−Ｖｏ１／Ｌ１
電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより大きい場合には、制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジと合わせば、図２（ａ）に示すように、入出力の電荷量の差（ハッチングにて示す領域の面積グレーの面積）が小さくなり、上述した図１２に比べて、出力電圧Ｖｏ１のリップルを小さくすることができる。
【００９７】
また、電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより小さい場合には、制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち下がりエッジとを合わせば、図２（ｂ）に示すように、入出力の電荷量の差（ハッチングにて示す領域の面積）が小さくなり、同様に出力電圧Ｖｏ１のリップルを小さくすることができる。
【００９８】
〈電源装置の動作例〉
制御部５が図４に示した波形を実現する際の電源装置３２の動作について、図３および図４を用いて説明する。
【００９９】
図３は、図１の電源装置３２が有する制御部５における各信号の一例を示すタイミングチャートである。図４は、図１の電源装置３２が有する制御部５における各信号の他の例を示すタイミングチャートである。
【０１００】
図３は、図２（ｂ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち下がりエッジとを合わせる際の信号タイミングの例を示したものである。図４は、図２（ａ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジとを合わせる際の信号タイミングの例を示したものである。
【０１０１】
また、図３および図４においては、上方から下方にかけて、クロックＣＬＯＣＫ１、クロックＣＬＯＣＫ２＿１、クロックＣＬＯＣＫ２＿２、制御信号Ｃｔｒｌ１、制御信号Ｃｔｒｌ２、パルス信号Ｌ＿ｏｕｔ、パルス信号Ｈ＿ｏｕｔ、信号Ｓｌｏｐｅ１、および入力電圧Ｂａｔｔにおける信号タイミングをそれぞれ示している。
【０１０２】
まず、図３を用いて制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち下がりエッジとを合わせる際の動作について説明する。
【０１０３】
１周期目（安定期間）
分周器２４は、クロック生成回路２６からの基準クロックから周波数が整数倍であるクロックＣＬＯＣＫ１およびクロックＣＬＯＣＫ２＿１をそれぞれ生成する。ここで、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との周波数が同じである時（Ｔｓ１＝Ｔｓ２）を一例として説明する。
【０１０４】
制御回路１２は、出力電圧Ｖｏ１からの帰還電圧とクロックＣＬＯＣＫ１に基づいて、制御信号Ｃｔｒｌ１を生成する。単位遅延生成器２７の遅延設定時間は、ｔｄとなる。単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。
【０１０５】
制御回路２０は、出力電圧Ｖｏ２からの帰還電圧とクロックＣＬＯＣＫ２＿２に基づいて、制御信号Ｃｔｒｌ２を生成する。エッジ検出器２８が制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がハイであることを検出し、パルス信号Ｈ＿ｏｕｔを出力する。
【０１０６】
この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより大きく、信号Ｓｌｏｐｅ１はローである。これによって、単位遅延生成器２７に設定された遅延分はｔｄから１単位を増加して、遅延時間はｔｄ＋ｘとなる。
【０１０７】
２〜５周期目（追従期間）
２周期目：入力電圧Ｂａｔｔの変化によって、制御回路１２から生成した制御信号Ｃｔｒｌ１のｄｕｔｙ（デューティ）比が増加する。単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋ｘ期間分遅延させたクロックＣＬＯＣＫ２＿２を生成する。エッジ検出器２８が制御信号Ｃｔｒｌ１の立ち下りエッジのタイミングにて制御信号Ｃｔｒｌ２がローであることを検出し、パルス信号Ｌ＿ｏｕｔを出力する。
【０１０８】
この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより小さく、信号Ｓｌｏｐｅ１がハイになる。
【０１０９】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋ｘから１単位を増加し、ｔｄ＋２ｘとなる。
【０１１０】
３周期目：単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋２ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。エッジ検出器２８が制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングで制御信号Ｃｔｒｌ２がローであることを検出し、パルス信号Ｌ＿ｏｕｔを出力する。
【０１１１】
この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより小さく、信号Ｓｌｏｐｅ１は引き続きハイである。これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋２ｘから１単位を増加し、ｔｄ＋３ｘとなる。
【０１１２】
４周期目：３周期目の周期と同様の動作を行い、単位遅延生成器２７に設定された遅延分は、ｔｄ＋４ｘとなる。
【０１１３】
５周期目：単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋４ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。エッジ検出器２８が制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がハイであることを検出し、パルス信号Ｈ＿ｏｕｔを出力する。
【０１１４】
この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差は、出力電圧Ｖｏ１より小さいので、インダクタ９に流れる電流ＩＬの上昇の傾きは低下の傾きより小さく、信号Ｓｌｏｐｅ１は、引き続きハイである。
【０１１５】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋４ｘから１単位を減少して、ｔｄ＋３ｘとなる。
【０１１６】
６周期目以後（安定期間）
以上により、パルス信号Ｈ＿ｏｕｔ，  Ｌ＿ｏｕｔによって、単位遅延生成器２７に設定された遅延分は、周期毎にｔｄ＋３ｘとｔｄ＋４ｘとが繰り返して設定される。
【０１１７】
続いて、図４を用いて、制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジとを合わせる際の動作について説明する。
【０１１８】
１周期目（安定期間）
分周器２４は、クロック生成回路２６からの基準クロックから周波数が整数倍であるクロックＣＬＯＣＫ１，ＣＬＯＣＫ２＿１をそれぞれ生成する。ここで、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との周波数が同じである時（Ｔｓ１＝Ｔｓ２）を一例として説明する。
【０１１９】
制御回路１２は、出力電圧Ｖｏ１からの帰還電圧とクロックＣＬＯＣＫ１とに基づいて、制御信号Ｃｔｒｌ１を生成する。単位遅延生成器２７の遅延設定時間は、ｔｄ＋４ｘとなる。
【０１２０】
単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋４ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として出力する。制御回路２０は、出力電圧Ｖｏ２からの帰還電圧とクロックＣＬＯＣＫ２＿２とに基づいて、制御信号Ｃｔｒｌ２を生成する。
【０１２１】
エッジ検出器２８は、制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がハイであることを検出し、パルス信号Ｈ＿ｏｕｔを出力する。この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより小さく、信号Ｓｌｏｐｅ１はハイである。
【０１２２】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋４ｘから１単位を減少して、ｔｄ＋３ｘとなる。
【０１２３】
２〜５周期目（追従期間）
２周期目：入力電圧Ｂａｔｔの変化によって、制御回路１２から生成した制御信号Ｃｔｒｌ１のｄｕｔｙ比が減少する。単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋３ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として出力する。
【０１２４】
エッジ検出器２８は、制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がローであることを検出し、パルス信号Ｌ＿ｏｕｔを出力する。この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより大きく、信号Ｓｌｏｐｅ１がローになる。
【０１２５】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋３ｘから１単位を減少して、ｔｄ＋２ｘとなる。
【０１２６】
３周期目：単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋２ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として出力する。
【０１２７】
エッジ検出器２８は、制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がローであることを検出して、パルス信号Ｌ＿ｏｕｔを出力する。この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより大きく、信号Ｓｌｏｐｅ１は引き続きローである。
【０１２８】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋２ｘから１単位を減少して、ｔｄ＋ｘとなる。
【０１２９】
４周期目：上述した３周期目の周期と同様の動作を行い、単位遅延生成器２７に設定された遅延分がｔｄとなる。
【０１３０】
５周期目：単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。エッジ検出器２８は、制御信号Ｃｔｒｌ１の立ち下がりエッジのタイミングにて制御信号Ｃｔｒｌ２がハイであることを検出し、パルス信号Ｈ＿ｏｕｔを出力する。
【０１３１】
この時、入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、低下の傾きより大きく、信号Ｓｌｏｐｅ１は引き続きローである。
【０１３２】
これによって、単位遅延生成器２７に設定された遅延分は、ｔｄから１単位を増加して、ｔｄ＋ｘとなる。
【０１３３】
６周期目以後（安定期間）
パルス信号Ｈ＿ｏｕｔ，Ｌ＿ｏｕｔによって、単位遅延生成器２７に設定された遅延分は、周期毎にｔｄ＋ｘとｔｄの間を繰り返して設定される。
【０１３４】
以上により、上記した動作によって、制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジまたは立ち下がりエッジをほぼ一致させることができる。
【０１３５】
これによって、制御信号Ｃｔｒｌ２の周波数を増加させることなくも、平滑用出力容量１０の入出力の電荷量の差を小さくすることができ、出力電圧Ｖｏ１のリップルを低減することができる。
【０１３６】
出力電圧Ｖｏ１を動作電源とする負荷４９は、上述したように例えばＡ／Ｄ変換器などのアナログ回路である。よって、出力電圧Ｖｏ１のリップルが低減することによって、Ａ／Ｄ変換器のアナログ／デジタル変換の精度を向上させることができる。
【０１３７】
また、スイッチング動作部２におけるスイッチング周波数を高めずに安定した出力電圧Ｖｏ２を生成することができるので、電源装置３２の損失を低減することができる。
【０１３８】
これにより、信頼性の高い高効率な電源装置３２を実現することができる。
【０１３９】
（実施の形態２）
前記実施の形態１の技術では、図３などに示したように、制御信号Ｃｔｒｌ１のｄｕｔｙ比の変化に追従するために、クロックＣＬＯＣＫ２＿１とクロックＣＬＯＣＫ２＿２との遅延を相応しくなるまで調整するための時間がかかることになる。これによって、追従期間中、出力電圧Ｖｏ１のリップルが大きくなる。
【０１４０】
そこで、本実施の形態２では、追従期間中における出力電圧Ｖｏ１のリップルを低減する技術について説明する。
【０１４１】
〈電源装置の構成例〉
図５は、本実施の形態２による電源装置４１における構成の一例を示す説明図である。
【０１４２】
なお、図５においても、上記した図１と同一の構成部分には同一符号を付している。また、図５において、電源装置４１を構成するスイッチング動作部２、クロック生成回路２６、および分周器２４と、負荷４９，５０とについては、図１と同様であるので説明を省略する。
【０１４３】
電源装置４１は、図５に示すように、スイッチング動作部１、スイッチング動作部２、および制御部１９を有する。この電源装置４１は、出力電圧Ｖｏ１，Ｖｏ２からの帰還電圧を制御部１９に入力する。そして、制御部１９が生成した制御信号Ｃｔｒｌ１，Ｃｔｒｌ２をスイッチング動作部１，２に入力して、スイッチング動作によって所望の出力電圧Ｖｏ１、Ｖｏ２を生成して、負荷５０、負荷４９の動作電圧として供給する。
【０１４４】
スイッチング動作部１は、スイッチング素子７、スイッチング素子８、インダクタ９、平滑用出力容量１０、ドライバ１１、および電流検出器５７を有する。スイッチング素子７、スイッチング素子８、インダクタ９、平滑用出力容量１０、およびドライバ１１については、図１と同様であるので説明を省略する。電流検出器５７は、インダクタ９に流れる電流ＩＬを電圧値に変化して出力する。
【０１４５】
制御部１９は、制御器３３、制御器３４、分周器２４、電流検出比較部６０、およびクロック生成回路２６を有する。
【０１４６】
電流検出比較部６０は、電流検出用ＡＤＣ５８および電流傾き比較器５９を有する。この電流検出比較部６０は、インダクタ９に流れる電流ＩＬの上昇と低下の傾きの大きさの関係を示す信号Ｓｌｏｐｅ２を生成する。
【０１４７】
電流検出用ＡＤＣ５８は、電流検出器５７が電流ＩＬを変換した電圧値をデジタル電圧値に変換する。電流傾き比較器５９は、スイッチング素子７とスイッチング素子８がスイッチングする１周期中に、インダクタ９に流れる電流ＩＬの上昇と電流ＩＬの低下の傾きの大きさを示す信号Ｓｌｏｐｅ２を電流検出用ＡＤＣ５８から出力されるデジタル電圧値に基づいて生成する。
【０１４８】
インダクタ９に流れる電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより大きい場合には、信号Ｓｌｏｐｅ２がローになる。インダクタ９に流れる電流ＩＬの上昇の傾きが電流ＩＬの低下の傾きより小さい場合には、信号Ｓｌｏｐｅ２がハイになる。
【０１４９】
また、電流傾き比較器５９は、１周期中の電流ＩＬの上昇と低下の傾きを比較する回路であるため、信号Ｓｌｏｐｅ２の結果は、１周期前の電流ＩＬの上昇と低下の傾きの比較結果である。
【０１５０】
制御器３３は、ＡＤ変換器３７、ＰＩＤ制御器３６、およびＤＰＷＭ生成器３５を有する。この制御器３３は、出力電圧Ｖｏ１からの帰還電圧をＡＤ変換器３７によってデジタル帰還圧値に変換し、ＰＩＤ制御器３６にてデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成する。
【０１５１】
そして、分周器２４が生成するクロックＣＬＯＣＫ１とＰＩＤ制御器３６が生成するデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎに基づいて、ＤＰＷＭ生成器３５が制御信号Ｃｔｒｌ１を生成するものであり、例えばマイコンなどのデジタル制御装置である。また、このデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎは、制御信号Ｃｔｒｌ１のハイの時間を表す。
【０１５２】
ＡＤ変換器３７は、出力電圧Ｖｏ１からの帰還電圧をデジタル帰還電圧値に変換するアナログデジタル変換回路である。
【０１５３】
ＰＩＤ制御器３６は、ＡＤ変換器３７が変換したデジタル帰還電圧値を用いて、比例−積分−微分（Proportional-Integral-Differential）演算を行い、スイッチング動作部１が所望の出力電圧を生成できるようにデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成する。
【０１５４】
ＤＰＷＭ生成器３５は、ＰＩＤ制御器３６からのデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを用いて、分周器２４から出力されるクロックＣＬＯＣＫ１によって制御信号Ｃｔｒｌ１を生成する、いわゆるデジタルＰＷＭ（Pulse Width Modulation）回路である。
【０１５５】
制御器３４は、ＡＤ変換器４０、ＰＩＤ制御器３９、ＤＰＷＭ生成器３８、および可変遅延器４２を有する。この制御器３４は、マイコンのようなデジタル制御器である。
【０１５６】
具体的には、出力電圧Ｖｏ２からの帰還電圧をＡＤ変換器４０にてデジタル帰還圧値に変換する。そして、ＰＩＤ制御器３９にてデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２を生成する。
【０１５７】
続いて、可変遅延器４２において、デジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２、ＰＩＤ制御器３６が生成するデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ、および分周器２４から出力されるクロックＣＬＯＣＫ２＿１によってクロックＣＬＯＣＫ２＿２を生成する。
【０１５８】
そして、ＰＩＤ制御器３９からのデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２とクロックＣＬＯＣＫ２＿２とによってＤＰＷＭ生成器３８から制御信号Ｃｔｒｌ２を生成するものである。また、このデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２は、制御信号Ｃｔｒｌ２のハイの時間を表す。
【０１５９】
ＡＤ変換器４０は、出力電圧Ｖｏ２からの帰還電圧をデジタル帰還電圧値に変換するアナログデジタル変換回路である。ＰＩＤ制御器３９は、ＡＤ変換器４０からが変換したデジタル帰還電圧値を用いて、比例−積分−微分（Proportional-Integral-Differential）演算してスイッチング動作部２が所望の出力電圧を生成できるようにデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２を生成する。
【０１６０】
ＤＰＷＭ生成器３８は、ＰＩＤ制御器３９が生成したデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２を用いてクロックＣＬＯＣＫ２＿２によって制御信号Ｃｔｒｌ２を生成するデジタルＰＷＭ（Pulse Width Modulation）回路である。
【０１６１】
可変遅延器４２は、ＰＩＤ制御器３６が生成したデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ、およびＰＩＤ制御器３９が生成したデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２と電流傾き比較器５９から出力される信号Ｓｌｏｐｅ２とによって遅延時間を設定し、分周器２４から出力されるクロックＣＬＯＣＫ２＿１を設定された遅延時間にて遅延させたクロックＣＬＯＣＫ２＿２を生成する。
【０１６２】
電流傾き比較器５９から出力される信号Ｓｌｏｐｅ２がハイの場合、遅延時間は、制御信号Ｃｔｒｌ１のハイの時間と制御信号Ｃｔｒｌ２のハイの時間の差分となる。電流傾き比較器５９から出力される信号Ｓｌｏｐｅ２がローの場合、遅延時間は、制御信号Ｃｔｒｌ１のハイの時間となる。
【０１６３】
〈電源装置の動作例〉
図６は、図５の電源装置４１における各信号の一例を示すタイミングチャートである。図７は、図５の電源装置４１における各信号の他の例を示すタイミングチャートである。
【０１６４】
図６は、図５に示す電源装置４１により、図２（ｂ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち下がりエッジとを合わせる際の信号タイミングの例を示したものである。図７は、図５に示す電源装置４１により、図２（ａ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジとを合わせる際の信号タイミングの例を示したものである。
【０１６５】
また、図６および図７においては、上方から下方にかけて、クロックＣＬＯＣＫ１、クロックＣＬＯＣＫ２＿１、クロックＣＬＯＣＫ２＿２、デジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ、デジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２、制御信号Ｃｔｒｌ１、制御信号Ｃｔｒｌ２、信号Ｓｌｏｐｅ２、および入力電圧Ｂａｔｔにおける信号タイミングをそれぞれ示している。
【０１６６】
始めに、図６を用いて図２（ｂ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち下がりエッジとを合わせる際の電源装置４１の動作について説明する。
【０１６７】
１周期目（安定期間）
まず、分周器２４は、クロック生成回路２６から出力される基準クロックから、周波数が整数倍であるクロックＣＬＯＣＫ１，ＣＬＯＣＫ２＿１をそれぞれ生成する。ここで、制御信号Ｃｔｒｌ１および制御信号Ｃｔｒｌ２の周波数が略同じである時（Ｔｓ１＝Ｔｓ２）を一例として説明する。
【０１６８】
制御器３３は、出力電圧Ｖｏ１からの帰還電圧およびクロックＣＬＯＣＫ１から制御信号Ｃｔｒｌ１のハイの時間ｔ１を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成し、パルス幅が時間ｔ１の制御信号Ｃｔｒｌ１を生成する。
【０１６９】
１周期前の入力電圧Ｂａｔｔと出力電圧Ｖｏ１と差が出力電圧Ｖｏ１より大きいので、インダクタ９に流れる電流ＩＬの上昇の傾きは、電流ＩＬの低下の傾きより大きく、信号Ｓｌｏｐｅ２がローになる。
【０１７０】
このため、可変遅延器４２は、時間ｔ１を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎによって遅延設定時間をｔ１に設定する。可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ１期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。
【０１７１】
制御信号Ｃｔｒｌ２は、クロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち上がりエッジと一致する。
【０１７２】
２周期目（追従期間）
入力電圧Ｂａｔｔの変化によって、制御器３３が生成した制御信号Ｃｔｒｌ１のｄｕｔｙ比がｔ１／Ｔｓ１からｔ２／Ｔｓ２に増加する。制御器３３は、出力電圧Ｖｏ１からの帰還電圧とクロックＣＬＯＣＫ１から時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成し、パルス幅が時間ｔ２の制御信号Ｃｔｒｌ１を生成する。
【０１７３】
２周期目の入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、信号Ｓｌｏｐｅ２が引き続きローである。可変遅延器４２は、時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎによって遅延設定時間をｔ２に設定する。
【０１７４】
可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ２期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。制御信号Ｃｔｒｌ２がクロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち上がりエッジと一致する。
【０１７５】
３周期目以後（安定期間）
３周期目の入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さいので、信号Ｓｌｏｐｅ２がハイになる。可変遅延器４２は、時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎおよび時間ｔ３を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２によって遅延設定時間をｔ２−ｔ３に設定する。
【０１７６】
可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ２−ｔ３期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。制御信号Ｃｔｒｌ２がクロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち下がりエッジと一致する。
【０１７７】
続いて、図７を用いて図２（ａ）に示した制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジとを合わせる際の電源装置４１の動作について説明する。
【０１７８】
１周期目（安定期間）
まず、分周器２４は、クロック生成回路２６から出力される基準クロックから周波数が整数倍であるクロックＣＬＯＣＫ１，ＣＬＯＣＫ２＿１を生成する。ここで、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との周波数が略同じである時（Ｔｓ１＝Ｔｓ２）を一例として説明する。
【０１７９】
制御器３３は、出力電圧Ｖｏ１からの帰還電圧とクロックＣＬＯＣＫ１から制御信号Ｃｔｒｌ１のハイの時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成し、パルス幅が時間ｔ２の制御信号Ｃｔｒｌ１を生成する。
【０１８０】
１周期前の入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より小さいので、インダクタ９に流れる電流ＩＬの上昇の傾きは電流ＩＬの低下の傾きより小さく、信号Ｓｌｏｐｅ２がハイになる。
【０１８１】
可変遅延器４２は、時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎと時間ｔ３を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２とによって遅延設定時間をｔ２−ｔ３に設定する。
【０１８２】
可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ２−ｔ３期間分遅延させたクロックＣＬＯＣＫ２＿２を生成する。制御信号Ｃｔｒｌ２は、クロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち下がりエッジと一致する。
【０１８３】
２周期目（追従期間）
入力電圧Ｂａｔｔの変化によって、制御器３３が生成した制御信号Ｃｔｒｌ１のｄｕｔｙ比がｔ２／Ｔｓ１からｔ１／Ｔｓ２に減少する。制御器３３は、出力電圧Ｖｏ１からの帰還電圧とクロックＣＬＯＣＫ１から時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎを生成し、パルス幅が時間ｔ１の制御信号Ｃｔｒｌ１を生成する。
【０１８４】
２周期目の入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、信号Ｓｌｏｐｅ２はローである。可変遅延器４２は、時間ｔ２を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎと時間ｔ３を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎ＿２とによって遅延設定時間をｔ１−ｔ３に設定する。
【０１８５】
可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ２−ｔ３期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。制御信号Ｃｔｒｌ２は、クロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち下がりエッジと一致する。
【０１８６】
３周期目以後（安定期間）
３周期目の入力電圧Ｂａｔｔと出力電圧Ｖｏ１との差が出力電圧Ｖｏ１より大きいので、信号Ｓｌｏｐｅ２はローである。可変遅延器４２は、時間ｔ１を表すデジタル制御値Ｄｉｇｉｔａｌ＿ｉｎによって遅延設定時間をｔ１に設定する。
【０１８７】
可変遅延器４２は、クロックＣＬＯＣＫ２＿１をｔ１期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。制御信号Ｃｔｒｌ２は、クロックＣＬＯＣＫ２＿２を基準クロックとして生成されるため、制御信号Ｃｔｒｌ１の立ち下がりエッジは、制御信号Ｃｔｒｌ２の立ち上がりエッジと一致する。
【０１８８】
上記した動作によって、制御信号Ｃｔｒｌ１の立ち下がりエッジと制御信号Ｃｔｒｌ２の立ち上がりエッジまたは立ち下がりエッジを常に一致させることを実現することができる。
【０１８９】
これによって、制御信号Ｃｔｒｌ２の周波数を増加しなくても、平滑用出力容量１０の入出力の電荷量の差（図２のハッチングにて示す領域の面積）を小さくすることができる。その結果、出力電圧Ｖｏ１のリップルを低減することができ、電源装置４１の損失を減らすことができる。
【０１９０】
さらに、図５に示す電源装置４１では、制御信号Ｃｔｒｌ１のｄｕｔｙ比が変化する際、制御信号Ｃｔｒｌ２の遅延時間の追従時間を短縮することができるため、追従期間中の出力電圧Ｖｏ１のリップルを抑制することができる。
【０１９１】
これにより、より高精度な出力電圧Ｖｏ１を生成することができ、電源装置４１の信頼性を向上させることができる。
【０１９２】
（実施の形態３）
上述した実施の形態１，２は、電源装置３２，４１の入力電圧Ｂａｔｔおよび出力電圧Ｖｏ１を把握し、図２に示したように制御信号ｃｔｒｌ１の立ち下がりエッジが制御信号ｃｔｒｌ２の立ち上がりエッジあるいは立ち下がりエッジのどちらかに合わせることを予め設定する必要がある。
【０１９３】
入力電圧Ｂａｔｔが大幅に変化し、平滑用出力容量１０の入力電流ＩＬの上昇と低下との傾きの関係が変わった場合には、適用できない。つまり、制御信号Ｃｔｒｌ１の立ち下がりエッジを制御信号Ｃｔｒｌ２の立ち上がりエッジに合わせることから制御信号Ｃｔｒｌ２の立ち下がりエッジに合わせることに変更する際には、適用することができない。
【０１９４】
そこで本実施の形態３では、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係のフィードバック制御によって制御信号Ｃｔｒｌ１、Ｃｔｒｌ２間の遅延を調整するのではなく、出力電圧Ｖｏ１のリップルのフィードバック制御により、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２の遅延を調整する技術について説明する。
【０１９５】
〈電源装置の構成例〉
図８は、本実施の形態３による電源装置４３における構成の一例を示す説明図である。
【０１９６】
なお、図８においても、図１および図５と同一構成の部分には同一符号を付している。
【０１９７】
図８におけるスイッチング動作部１、スイッチング動作部２、負荷５０、負荷４９、クロック生成回路２６、分周器２４、ＰＩＤ制御器３６、ＤＰＷＭ生成器３５、ＡＤ変換器４０、ＰＩＤ制御器３９、ＤＰＷＭ生成器３８、および単位遅延生成器２７は、図１および図５と同様であるので説明を省略する。
【０１９８】
電源装置４３は、スイッチング動作部１、スイッチング動作部２、および制御部５１を有する。電源装置４３は、出力電圧Ｖｏ１，Ｖｏ２からの帰還電圧を制御部５１に入力し、制御部５１が生成した制御信号Ｃｔｒｌ１，Ｃｔｒｌ２をスイッチング動作部１，２に入力して、所望の出力電圧値を生成する。
【０１９９】
制御部５１は、制御器２５、制御器４４、分周器２４、クロック生成回路２６、および遅延調整回路４７を有する。制御器４４は、ＡＤ変換器４５、ＰＩＤ制御器３６、ＤＰＷＭ生成器３５を有する。
【０２００】
制御器４４は、例えばマイコンのようなデジタル制御器であり、スイッチング動作部１に入力する制御信号Ｃｔｒｌ１を生成する。具体的には、出力電圧Ｖｏ１からの帰還電圧がＡＤ変換器４５によってデジタル帰還圧値に変換され、ＰＩＤ制御器３６にてデジタル制御値を生成する。
【０２０１】
そして、分周器２４から出力されるクロックＣＬＯＣＫ１とＰＩＤ制御器３６が生成したデジタル制御値によってＤＰＷＭ生成器３５から制御信号Ｃｔｒｌ１を生成する。
【０２０２】
ＡＤ変換器４５は、出力電圧Ｖｏ１からの帰還電圧をデジタル帰還電圧値に変換するアナログデジタル変換回路である。このＡＤ変換器４５が変換したデジタル帰還電圧は、２つの用途がある。
【０２０３】
１つは、前記実施の形態２と同様に、ＰＩＤ制御器３６に入力される。もう１つは、制御信号Ｃｔｒｌ１の１周期前毎の出力電圧Ｖｏ１のリップルの大きさを測るためである。ＡＤ変換器４５と前記実施の形態２の図５のＡＤ変換器３７との違いは、サンプリング周波数である。
【０２０４】
ＡＤ変換器３７のサンプリング周波数は、制御信号Ｃｔｒｌ１の周波数と同じである。制御信号Ｃｔｒｌ１の１周期前毎の出力電圧Ｖｏ１のリップルの大きさを正確に測るためには、ＡＤ変換器４５のサンプリング周波数が制御信号Ｃｔｒｌ１の周波数より、例えば２倍以上の高い周波数に設定する必要がある。
【０２０５】
遅延調整回路４７は、リップル比較器５２、サンプルホールド回路４８、リップル比較器４６、および単位遅延生成器２７を有する。遅延調整回路４７は、制御信号Ｃｔｒｌ１と制御信号Ｃｔｒｌ２との位相関係を調整する。また、リップル比較器５２およびサンプルホールド回路４８によって、検出器が構成される。
【０２０６】
リップル比較器５２は、ＡＤ変換器４５が変換した出力電圧Ｖｏ１のデジタル帰還電圧値を用いて、制御信号Ｃｔｒｌ１の１周期中の出力電圧Ｖｏ１のリップル値を求める。サンプルホールド回路４８は、制御信号Ｃｔｒｌ１の１周期前の出力電圧Ｖｏ１のリップル値を保存する。
【０２０７】
リップル比較器４６は、制御信号Ｃｔｒｌ１の１周期前と１周期後の出力電圧Ｖｏ１のリップル値とを比較して、比較した結果をパルス信号Ｈ＿ｏｕｔ、Ｌ＿ｏｕｔとして出力する。制御信号Ｃｔｒｌ１の１周期前の出力電圧Ｖｏ１のリップル値が１周期後より大きい時、パルス信号Ｈ＿ｏｕｔを生成する。制御信号Ｃｔｒｌ１の１周期前の出力電圧Ｖｏ１のリップル値が１周期後より小さい時には、パルス信号Ｌ＿ｏｕｔを生成する。
【０２０８】
単位遅延生成器２７は、リップル比較器４６から検出されたパルス信号Ｈ＿ｏｕｔ，Ｌ＿ｏｕｔによって、分周器２４からのクロックＣＬＯＣＫ２＿１を所望の遅延時間で遅延させて、クロックＣＬＯＣＫ２＿２を生成する。
【０２０９】
リップル比較器４６がパルス信号Ｈ＿ｏｕｔを生成する場合、分周器２４からのクロックＣＬＯＣＫ２＿１を１単位分の遅延時間を増加して遅延させたクロック（ＣＬＯＣＫ２＿２）を出力する。
【０２１０】
一方、リップル比較器４６がパルス信号Ｌ＿ｏｕｔを生成する場合には、分周器２４からのクロックＣＬＯＣＫ２＿１を１単位分の遅延時間を減少して遅延させたクロックＣＬＯＣＫ２＿２を出力する。
【０２１１】
制御器２５は、ＡＤ変換器４０、ＰＩＤ制御器３９、およびＤＰＷＭ生成器３８を有する。制御器２５は、例えばマイコンなどのデジタル制御器であり、制御信号Ｃｔｒｌ２を生成する。
【０２１２】
具体的には、出力電圧Ｖｏ２からの帰還電圧をＡＤ変換器４０にてデジタル帰還圧値に変換して、ＰＩＤ制御器３９によりデジタル制御値を生成し、単位遅延生成器２７から出力されるクロックＣＬＯＣＫ２＿２とＰＩＤ制御器３９から出力されるデジタル制御値によって、ＤＰＷＭ生成器３８が制御信号Ｃｔｒｌ２を生成する。
【０２１３】
〈電源装置の動作例〉
続いて、図８の電源装置４３における動作の一例を図９を用いて説明する。
【０２１４】
図９は、図８の電源装置４３における制御部５１における各信号の一例を示すタイミングチャートである。
【０２１５】
図９において、上方から下方にかけては、出力電圧Ｖｏ１のリップル、クロックＣＬＯＣＫ１、クロックＣＬＯＣＫ２＿１、クロックＣＬＯＣＫ２＿２、制御信号Ｃｔｒｌ１、制御信号Ｃｔｒｌ２、パルス信号Ｌ＿ｏｕｔ、およびパルス信号Ｈ＿ｏｕｔにおける信号タイミングをそれぞれ示している。
【０２１６】
１周期目（初期期間）
まず、分周器２４は、クロック生成回路２６の基準クロックから周波数が整数倍であるクロックＣＬＯＣＫ１，ＣＬＯＣＫ２＿１を生成する。ここで、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２の周波数が同じである時（Ｔｓ１＝Ｔｓ２）を一例として説明する。
【０２１７】
制御器４４は、出力電圧Ｖｏ１からの帰還電圧およびクロックＣＬＯＣＫ１から制御信号Ｃｔｒｌ１を生成する。単位遅延生成器２７の初期遅延設定時間はｔｄとなる。単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。
【０２１８】
制御器２５は、出力電圧Ｖｏ２からの帰還電圧およびクロックＣＬＯＣＫ２＿２から制御信号Ｃｔｒｌ２＿２を生成する。リップル比較器４６は、制御信号Ｃｔｒｌ１の１周期前の出力電圧Ｖｏ１のリップル値が１周期後より大きいことを検出して、パルス信号Ｈ＿ｏｕｔを出力する。これによって、単位遅延生成器２７に設定された遅延分は、初期のｔｄから１単位を増加したｔｄ＋ｘとなる。
【０２１９】
２〜３周期目（追従期間）
２周期目：入力電圧Ｂａｔｔ、あるいは負荷４９，５０の動作状態などによって出力電圧Ｖｏ１に変化が生じて、制御器４４から生成した制御信号Ｃｔｒｌ１のｄｕｔｙ比が増加する。
【０２２０】
単位遅延生成器２７は、クロックＣＬＯＣＫ２＿１をｔｄ＋ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。リップル比較器４６が制御信号Ｃｔｒｌ１の１周期前の出力電圧（Ｖｏ１）のリップル値が１周期後より大きいことを検出し、パルス信号Ｈ＿ｏｕｔを出力する。
【０２２１】
これによって、単位遅延生成器２７に設定された遅延分は、初期のｔｄから１単位を増加し、ｔｄ＋２ｘとなる。
【０２２２】
３周期目：単位遅延生成器２７はクロックＣＬＯＣＫ２＿１をｔｄ＋２ｘ期間分遅延させて、クロックＣＬＯＣＫ２＿２として生成する。リップル比較器４６が制御信号Ｃｔｒｌ１の１周期前の出力電圧Ｖｏ１のリップル値が１周期後より小さいことを検出し、パルス信号Ｌ＿ｏｕｔを出力する。これによって、単位遅延生成器２７に設定された遅延分は、ｔｄ＋２ｘから１単位を減少し、ｔｄ＋ｘとなる。
【０２２３】
４周期目以後（安定期間）
パルス信号Ｈ＿ｏｕｔあるいはパルス信号Ｌ＿ｏｕｔによって、単位遅延生成器２７に設定された遅延分は、周期毎にｔｄ＋２ｘとｔｄ＋ｘの間を繰り返して設定される。
【０２２４】
上記の動作によって、入力電圧Ｂａｔｔが大幅に変化した場合であっても、制御信号Ｃｔｒｌ２の周波数を高くすることなく、出力電圧Ｖｏ１のリップルをより小さくすることができる。
【０２２５】
これにより、電源装置４３における損失をより減らしながら、高精度な出力電圧Ｖｏ１を生成することができ、電源装置４３の信頼性および電源効率をより向上させることができる。
【０２２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２２７】
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【０２２８】
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
【０２２９】
また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤなどの記録媒体に置くことができる。
【０２３０】
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【０２３１】
１  スイッチング動作部
２  スイッチング動作部
３  制御部
５  制御部
６  位相制御部
７  スイッチング素子
８  スイッチング素子
９  インダクタ
１０  平滑用出力容量
１１  ドライバ
１２  制御回路
１４  スイッチング素子
１５  スイッチング素子
１６  インダクタ
１７  平滑用出力容量
１８  ドライバ
１９  制御部
２０  制御回路
２４  分周器
２５  制御器
２６  クロック生成回路
２７  単位遅延生成器
２８  エッジ検出器
２９  制御部
３２  電源装置
３３  制御器
３４  制御器
３５  ＤＰＷＭ生成器
３６  ＰＩＤ制御器
３７  ＡＤ変換器
３８  ＤＰＷＭ生成器
３９  ＰＩＤ制御器
４０  ＡＤ変換器
４１  電源装置
４２  可変遅延器
４３  電源装置
４４  制御器
４５  ＡＤ変換器
４６  リップル比較器
４７  遅延調整回路
４８  サンプルホールド回路
５１  制御部
５２  リップル比較器
５３  入力電圧検出器
５４  出力電圧検出器
５５  電圧比較器
５６  電圧検出比較部
５７  電流検出器
５９  電流傾き比較器
６０  電流検出比較器
【図１】
2018129992.tif 000003
【図２】
2018129992.tif 000004
【図３】
2018129992.tif 000005
【図４】
2018129992.tif 000006
【図５】
2018129992.tif 000007
【図６】
2018129992.tif 000008
【図７】
2018129992.tif 000009
【図８】
2018129992.tif 000010
【図９】
2018129992.tif 000011
【図１０】
2018129992.tif 000012
【図１１】
2018129992.tif 000013
【図１２】
2018129992.tif 000014
【図１３】
2018129992.tif 000015