(57)【要約】【課題】互いに部分的に上下に重畳する第１および第２の半導体素子を、互いに所定の実装高さで実装することが可能な半導体素子の実装構造およびその製造方法を提供すること。【解決手段】下面に第１の電極端子１ａを有する第１の半導体素子１と、第１の半導体素子１の下面を所定厚みで覆うように第１の半導体素子１を埋設する第１の封止樹脂層２と、下面に複数の第２の電極端子３ａを有し、上面の一部が第１の半導体素子１の下面の一部と上下に重畳するように第１の封止樹脂層２の下面に密着して配設された第２の半導体素子３と、第１の封止樹脂層２の下面に積層されており、第２の半導体素子３の下面を所定厚みで覆うように第２の半導体素子３を埋設する第２の封止樹脂層４とを具備する半導体素子の実装構造である。【選択図】図１
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【特許請求の範囲】
【請求項１】
下面に複数の第１の電極端子を有する平板状の第１の半導体素子と、平坦な下面を有し、前記第１の半導体素子の下面を所定厚みで覆うように、前記第１の半導体素子を埋設する第１の封止樹脂層と、該第１の封止樹脂層の下面と前記第１の電極端子との間を貫通する複数の第１のビアホールと、該第１のビアホール内および前記第１の封止樹脂層の下面に被着された第１の配線導体と、下面に複数の第２の電極端子を有し、上面の一部が前記第１の半導体素子の下面の一部と電磁結合されて上下に重畳するように前記第１の封止樹脂層の下面に密着して配設された平板状の第２の半導体素子と、前記第１の封止樹脂層の下面に積層されており、前記第２の半導体素子の下面を所定厚みで覆うように、前記第２の半導体素子を埋設する第２の封止樹脂層と、該第２の封止樹脂層の下面と前記第２の電極端子との間を貫通する複数の第２のビアホールおよび該第２の封止樹脂層の下面と前記第１の配線導体との間を貫通する複数の第３のビアホールと、該第２および第３のビアホール内ならびに前記第２の封止樹脂層の下面に被着された第２の配線導体と、を具備して成ることを特徴とする半導体素子の実装構造。
【請求項２】
前記第１の半導体素子の下面の少なくとも前記一部に、厚み方向の誘電率が前記第１の封止樹脂層の厚み方向の誘電率よりも大きな誘電体層が被着されていることを特徴とする請求項１に記載の半導体素子の実装構造。
【請求項３】
前記誘電体層は、厚み方向の誘電率が該厚みに垂直な平面方向の誘電率よりも大きいことを特徴とする請求項３に記載の半導体素子の実装構造。
【請求項４】
平坦な支持面を有する支持基板の前記支持面上に、下面に複数の第１の電極端子を有する平板状の第１の半導体素子を、前記下面を外向きにして支持する工程と、
前記支持面上および前記第１の半導体素子上に、平坦な表面を有し、前記第１の半導体素子の前記下面を所定厚みで覆うように、前記第１の半導体素子を埋設する第１の封止樹脂層を形成する工程と、
前記第１の封止樹脂層に、該第１の封止樹脂層の表面と前記第１の電極端子との間を貫通する複数の第１のビアホールを形成する工程と、
該第１のビアホール内および前記第１の封止樹脂層の表面に第１の配線導体を被着する工程と、
前記第１の封止樹脂層の表面に、下面に複数の第２の電極端子を有する平板状の第２の半導体素子を、該第２の半導体素子の上面の一部が前記第１の半導体素子の下面の一部と上下に重畳して電磁結合されるように、該第２の半導体素子の下面を外向きにして密着させる工程と、
前記第１の封止樹脂層の表面および前記第２の半導体素子上に、前記第２の半導体素子の前記下面を所定厚みで覆うように、前記第２の半導体素子を埋設する第２の封止樹脂層を形成する工程と、
前記第２の封止樹脂層に、該第２の封止樹脂層の表面と前記第２の電極端子との間を貫通する第２のビアホールおよび該第２の封止樹脂層の表面と前記第１の配線導体との間を貫通する第３のビアホールを形成する工程と、
前記第２および第３のビアホール内ならびに前記第２の封止樹脂層の表面に第２の配線導体を被着する工程と、
を行うことを特徴とする半導体素子の実装構造の製造方法。
【請求項５】
支持基板上に前記第１の半導体素子を支持する工程の前または後において、該第１の半導体素子の下面の少なくとも前記一部に、厚み方向の誘電率が前記第１の封止樹脂層の厚み方向の誘電率よりも大きな誘電体層を被着する工程をさらに含むことを特徴とする請求項４に記載の半導体素子の実装構造の製造方法。
【請求項６】
前記誘電体層は、厚み方向の誘電率が該厚みに垂直な平面方向の誘電率よりも大きいことを特徴とする請求項５に記載の半導体素子の実装構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に複数の半導体素子を実装した半導体素子の実装構造およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、図９に示すように、１つの配線基板２０に、第１の半導体素子２１と第２の半導体素子２２とを、その一部が上下に重なるようにして実装する半導体素子の実装構造が知られている。
【０００３】
この実装構造においては、第１の半導体素子２１と第２の半導体素子２２とで配線基板２０への実装高さを異ならせる必要がある。そのため、実装高さの高い第１の半導体素子２１と配線基板２０との間にインターポーザ２３を介在させて実装している。
【０００４】
しかしながら、この実装構造においては、図１０に示すように、配線基板２０と、第１および第２の半導体素子２１，２２と、インターポーザ２３とを別々に準備するとともに、図１１（ａ）に示すように、配線基板２０とインターポーザ２３とを予め接続しておくか、あるいは、図１１（ｂ）に示すように、第１の半導体素子２１とインターポーザ２３とを予め接続しておく必要がある。そのため、第１の半導体素子２１の実装高さに関しては、配線基板２０とインターポーザ２３との実装高さおよびインターポーザ２３と第１の半導体素子２１との実装高さの両方を制御する必要があり、第１の半導体素子２１と第２の半導体素子２２との実装高さを互いに所定の実装高さとすることが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１４／０２６４８３６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、互いに部分的に上下に重畳する第１および第２の半導体素子を、互いに所定の実装高さで実装することが可能な半導体素子の実装構造およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体素子の実装構造は、下面に複数の第１の電極端子を有する平板状の第１の半導体素子と、平坦な下面を有し、前記第１の半導体素子の下面を所定厚みで覆うように、前記第１の半導体素子を埋設する第１の封止樹脂層と、該第１の封止樹脂層の下面と前記第１の電極端子との間を貫通する複数の第１のビアホールと、該第１のビアホール内および前記第１の封止樹脂層の下面に被着された第１の配線導体と、下面に複数の第２の電極端子を有し、上面の一部が前記第１の半導体素子の下面の一部と電磁結合されて上下に重畳するように前記第１の封止樹脂層の下面に密着して配設された平板状の第２の半導体素子と、前記第１の封止樹脂層の下面に積層されており、前記第２の半導体素子の下面を所定厚みで覆うように、前記第２の半導体素子を埋設する第２の封止樹脂層と、該第２の封止樹脂層の下面と前記第２の電極端子との間を貫通する複数の第２のビアホールおよび該第２の封止樹脂層の下面と前記第１の配線導体との間を貫通する複数の第３のビアホールと、該第２および第３のビアホール内ならびに前記第２の封止樹脂層の下面に被着された第２の配線導体と、を具備して成ることを特徴とするものである。
【０００８】
本発明の半導体素子の実装構造の製造方法は、平坦な支持面を有する支持基板の前記支持面上に、下面に複数の第１の電極端子を有する平板状の第１の半導体素子を、前記下面を外向きにして支持する工程と、前記支持面上および前記第１の半導体素子上に、平坦な表面を有し、前記第１の半導体素子の前記下面を所定厚みで覆うように、前記第１の半導体素子を埋設する第１の封止樹脂層を形成する工程と、前記第１の封止樹脂層に、該第１の封止樹脂層の表面と前記第１の電極端子との間を貫通する複数の第１のビアホールを形成する工程と、該第１のビアホール内および前記第１の封止樹脂層の表面に第１の配線導体を被着する工程と、前記第１の封止樹脂層の表面に、下面に複数の第２の電極端子を有する平板状の第２の半導体素子を、該第２の半導体素子の上面の一部が前記第１の半導体素子の下面の一部と上下に重畳して電磁結合されるように、該第２の半導体素子の下面を外向きにして密着させる工程と、前記第１の封止樹脂層の表面および前記第２の半導体素子上に、前記第２の半導体素子の前記下面を所定厚みで覆うように、前記第２の半導体素子を埋設する第２の封止樹脂層を形成する工程と、前記第２の封止樹脂層に、該第２の封止樹脂層の表面と前記第２の電極端子との間を貫通する第２のビアホールおよび該第２の封止樹脂層の表面と前記第１の配線導体との間を貫通する第３のビアホールを形成する工程と、前記第２および第３のビアホール内ならびに前記第２の封止樹脂層の表面に第２の配線導体を被着する工程と、を行うことを特徴とするものである。
【発明の効果】
【０００９】
本発明の半導体素子の実装構造によれば、第１の半導体素子の下面を所定厚みで覆う第１の封止樹脂層の下面に第２の半導体素子が密着して配設されていることから、第１と第２の半導体素子の間に介在する所定厚みの第１の封止樹脂層により第１と第２の半導体素子との相対的な実装高さが正確に規定される。したがって、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが互いに所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００１０】
また、本発明の半導体素子の実装構造の製造方法によれば、支持基板の平坦な支持面上に下面を外向きにして支持された第１の半導体素子の下面を所定厚みで覆うように、第１の半導体素子を埋設する第１の封止樹脂層を形成した後、第１の封止樹脂層の表面に第２の半導体素子をその下面を外向きにして密着させ、次に第１の封止樹脂層の表面および第２の半導体素子上に、第２の半導体素子の下面を所定厚みで覆うように、第２の半導体素子を埋設する第２の封止樹脂層を形成することから、第１と第２の半導体素子の間に介在する所定厚みの第１の封止樹脂層により第１と第２の半導体素子との相対的な実装高さを正確に規定することができる。したがって、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが互いに所定の実装高さで実装された半導体素子の実装構造の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の半導体素子の実装構造における実施形態の一例を示す概略断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図３】図３（ｄ）〜（ｆ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図４】図４（ｇ）〜（ｉ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図５】図５（ｊ）〜（ｌ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図６】図６（ｍ）〜（ｏ）は、本発明の半導体素子の実装構造の製造方法の実施形態例を説明するための工程毎の概略断面図である。
【図７】図７は、本発明の半導体素子の実装構造における実施形態の別の例を示す概略断面図である。
【図８】図８は、図７に示す半導体素子の実装構造の製造方法を説明するための概略断面図である。
【図９】図９は、従来の半導体素子の実装構造を示す概略断面図である。
【図１０】図１０は、従来の半導体素子の実装構造を構成する配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【図１１】図１１（ａ），（ｂ）は、従来の半導体素子の実装構造を構成する配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【発明を実施するための形態】
【００１２】
次に、本発明の半導体素子の実装構造の実施形態例について、図１を参照して説明する。
【００１３】
図１に示すように、本例の半導体素子の実装構造１００Ａは、第１の半導体素子１と、第１の封止樹脂層２と、第２の半導体素子３と、第２の封止樹脂層４と、ビルドアップ絶縁層５と、第１の配線導体６と、第２の配線導体７と、ビルドアップ配線導体８と、ソルダーレジスト層９と、を備えている。
【００１４】
第１の半導体素子１は、四角平板状である。第１の半導体素子１は、その下面に複数の第１の電極端子１ａを備えている。第１の半導体素子１は、例えばＭＰＵである。
【００１５】
第１の封止樹脂層２は、熱硬化性樹脂から成る。第１の封止樹脂層２は、その上面側に第１の半導体素子１を埋設している。第１の封止樹脂層２は、第１の半導体素子１よりも１０〜５０μｍ程度厚い。第１の封止樹脂層２は、その上面が第１の半導体素子１の上面と面一になっている。第１の封止樹脂層２は、第１の半導体素子１の下面を１０〜５０μｍ程度の厚みで覆っている。第１の封止樹脂層２は、平坦な下面を有している。
【００１６】
第１の封止樹脂層２は、複数の第１のビアホール２ａを有している。第１のビアホール２ａは、第１の封止樹脂層２の下面と第１の半導体素子１の第１の電極端子１ａとの間を貫通している。第１のビアホール２ａの直径は、３０〜１００μｍ程度である。
【００１７】
第１のビアホール２ａ内および第１の封止樹脂層２の下面には、第１の配線導体６が被着されている。第１の配線導体６は、銅めっきから成る。第１の配線導体６は、第１のビアホール２ａ内を完全に充填している。第１の封止樹脂層２の下面における第１の配線導体６の厚みは５〜２５μｍ程度である。
【００１８】
第２の半導体素子３は、四角平板状である。第２の半導体素子３は、その下面に複数の第２の電極端子３ａを備えている。第２の半導体素子３は、その上面の一部が第１の半導体素子１の下面の一部と上下に重畳している。第２の半導体素子３は、例えばメモリである。第１の半導体素子１と第２の半導体素子３とは、互いの重畳した部分において、互いに電磁的に結合している。この電磁的な結合を介して第１の半導体素子１と第２の半導体素子３との間で信号の授受が行われる。
【００１９】
第２の半導体素子３は、その上面が第１の封止樹脂層２の下面に密着している。そのため、互いに重畳した部分における第１の半導体素子１と第２の半導体素子３との間には、第１の封止樹脂層２が所定の厚みで介在している。この第１の半導体素子１と第２の半導体素子３との間に介在する所定厚みの第１の封止樹脂層２により第１の半導体素子１と第２の半導体素子３との相対的な実装高さが正確に規定されている。これにより、第１の半導体素子１と第２の半導体素子３との間の電磁的結合を介したデータの授受を確実に行う
ことが可能となる。
【００２０】
第２の封止樹脂層４は、熱硬化性樹脂から成る。第２の封止樹脂層４は、第１の封止樹脂層２の下面に積層されている。第２の封止樹脂層４は、その上面側に第２の半導体素子３を埋設している。第２の封止樹脂層４は、第２の半導体素子３よりも１０〜５０μｍ程度厚い。第２の封止樹脂層４は、第２の半導体素子３の下面を１０〜５０μｍ程度の厚みで覆っている。第２の封止樹脂層４は、平坦な下面を有している。
【００２１】
第２の封止樹脂層４は、複数の第２のビアホール４ａおよび複数の第３のビアホール４ｂを有している。第２のビアホール４ａは、第２の封止樹脂層４の下面と第２の半導体素子３の第２の電極端子３ａとの間を貫通している。第３のビアホール４ｂは、第２の封止樹脂層４の下面と第１の配線導体６との間を貫通している。第２のビアホール４ａの直径および第３のビアホール４ｂの直径は、それぞれ３０〜１００μｍ程度である。
【００２２】
第２のビアホール４ａ内および第３のビアホール４ｂ内ならびに第２の封止樹脂層４の下面には、第２の配線導体７が被着されている。第２の配線導体７は、銅めっきから成る。第２の配線導体７は、第２のビアホール４ａ内および第３のビアホール４ｂ内を完全に充填している。第２の封止樹脂層４の下面における第２の配線導体７の厚みは５〜２５μｍ程度である。
【００２３】
第２の封止樹脂層４の下面には、ビルドアップ絶縁層５とビルドアップ配線導体８とが交互に複数層積層されている。ビルドアップ絶縁層５は、熱硬化性樹脂から成る。各ビルドアップ絶縁層５には、それぞれを上下に貫通する複数の第４のビアホール５ａが形成されている。各ビルドアップ絶縁層５の厚みは、１０〜５０μｍ程度である。第４のビアホール５ａの直径は、３０〜１００μｍ程度である。
【００２４】
ビルドアップ配線導体８は、第４のビアホール５ａ内およびビルドアップ絶縁層５の表面に被着されている。ビルドアップ配線導体８は、銅めっきから成る。ビルドアップ配線導体８は、第４のビアホール５ａ内を完全に充填している。各ビルドアップ絶縁層５の表面におけるビルドアップ配線導体８の厚みは、５〜２５μｍ程度である。ビルドアップ配線導体８は、第２の配線導体７に接続している。それにより、ビルドアップ配線導体８は、第１の配線導体６および第２の配線導体７を介して第１の半導体素子１の第１の電極端子１ａに電気的に接続されている。また、第２の配線導体７を介して第２の半導体素子３の第２の電極端子３ａに電気的に接続されている。
【００２５】
最下層のビルドアップ絶縁層５の下面に被着されたビルドアップ配線導体８は、その一部が外部接続パッド８ａを形成している。外部接続パッド８ａは、外部の電気回路基板の配線導体に半田ボール等を介して接続される。外部接続パッド８ａの直径は、２５０〜１０００μｍ程度である。外部接続パッド８ａを外部電気回路基板の配線導体に接続することによって、第１の半導体素子１および第２の半導体素子３が外部の電気回路に電気的に接続されることとなる。
【００２６】
最下層のビルドアップ絶縁層５の下面には、ソルダーレジスト層９が被着されている。ソルダーレジスト層９は、感光性の熱硬化性樹脂から成る。ソルダーレジスト層９は、外部接続パッド８ａを露出させる開口部を有している。ソルダーレジスト層９の厚みは、１０〜５０μｍ程度である。
【００２７】
本例の半導体素子の実装構造によれば、第１の半導体素子１の下面を所定厚みで覆う第１の封止樹脂層２の下面に第２の半導体素子３が密着して配設されていることから、第１の半導体素子１と第２の半導体素子３の間に介在する所定厚みの第１の封止樹脂層２によ
り第１の半導体素子１と第２の半導体素子３との相対的な実装高さが正確に規定される。したがって、実装高さの高い第１の半導体素子１と実装高さの低い第２の半導体素子３とが互いに所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００２８】
次に、本発明の半導体素子の実装構造の製造方法における実施形態例を上述の半導体素子の実装構造１００Ａを製造する場合を例にとって説明する。
【００２９】
まず、図２（ａ）に示すように、平坦な支持面１１ａを有する支持基板１１を準備するとともに、支持基板１１の支持面１１ａにキャリア付き銅箔１２を被着する。
【００３０】
支持基板１１は、例えばガラスクロス入りの熱硬化性樹脂から成る。支持基板１１の厚みは、４００〜８００μｍ程度である。
【００３１】
キャリア付き銅箔１２は、キャリア銅箔１２ａ上に銅箔１２ｂを剥離可能に積層したものである。キャリア銅箔１２ａの厚みは、１８〜３５μｍ程度である。銅箔１２ｂの厚みは、３〜１２μｍ程度である。
【００３２】
支持基板１１の支持面１１ａにキャリア付き銅箔１２を被着するには、支持基板１１用のプリプレグとキャリア付き銅箔１２とを準備するとともに、両者を上下に重ねてプレスしながらプリプレグを熱硬化させる方法が採用される。
【００３３】
次に、図２（ｂ）に示すように、銅箔１２ｂの表面に第１の位置決め突起１３を形成する。第１の位置決め突起１３は、銅めっきから成る。第１の位置決め突起１３は、第１の半導体素子１を位置決めするために用いられる。第１の位置決め突起１３は、第１の半導体素子１の外周に対応して配置された枠状あるいは島状である。第１の位置決め突起１３は、例えば銅箔１２ｂの表面に電解銅めっきを部分的に被着させることにより形成される。第１の位置決め突起１３の幅および高さは、それぞれ５〜５０μｍ程度である。
【００３４】
次に、図２（ｃ）に示すように、第１の位置決め突起１３で囲まれた銅箔１２ｂの上面に第１の半導体素子１を支持する。第１の半導体素子１は、四角平板状である。第１の半導体素子１は、その一方の主面に複数の第１の電極端子１ａを備えている。なお、ここでは、第１の電極端子１ａが形成された面を第１の半導体素子１の下面と定義する。第１の半導体素子１は、第１の電極端子１ａが形成された下面を外向きにして支持される。なお、第１の半導体素子１と銅箔１２ｂとの間や第１の半導体素子１と第１の位置決め突起１３との間を図示しない接着剤により接着してもよい。第１の半導体素子１は、例えばＭＰＵである。
【００３５】
次に、図３（ｄ）に示すように、銅箔１２ｂ上および第１の半導体素子１上に第１の封止樹脂層２を形成する。第１の封止樹脂層２は、熱硬化性樹脂から成る。第１の封止樹脂層２は、第１の半導体素子１上を１０〜５０μｍ程度の所定の厚みで被覆する。第１の封止樹脂層２は、平坦な表面を有している。第１の封止樹脂層２の形成には、例えばモールディング法が用いられる。
【００３６】
次に、図３（ｅ）に示すように、第１の封止樹脂層２に第１のビアホール２ａを形成する。第１のビアホール２ａは、第１の封止樹脂層２の表面と第１の半導体素子１の第１の電極端子１ａとの間を貫通する。第１のビアホール２ａの直径は、３０〜１００μｍ程度である。第１のビアホール２ａの形成には、周知のレーザ加工を用いる。
【００３７】
次に、図３（ｆ）に示すように、第１のビアホール２ａ内および第１の封止樹脂層２の表面に第１の配線導体６を形成する。第１の配線導体６は、銅めっきから成る。第１の配
線導体６は、第１の半導体素子１の第１の電極端子１ａに電気的に接続される。第１の配線導体６は、第１のビアホール２ａ内を完全に充填している。第１の封止樹脂層２の表面における第１の配線導体６の厚みは５〜２５μｍ程度である。
【００３８】
第１の配線導体６の形成と同時に、第１の封止樹脂層２の表面に第２の位置決め突起１４を形成する。第２の位置決め突起１４は、銅めっきから成る。第２の位置決め突起１４は、第２の半導体素子３を位置決めするために用いられる。第２の位置決め突起１４は、第２の半導体素子３の外周に対応して配置された枠状あるいは島状である。第１の配線導体６および第２の位置決め突起１４は、周知のセミアディティブ法により形成される。第２の位置決め突起１４の幅および高さは、それぞれ５〜５０μｍ程度である。
【００３９】
次に、図４（ｇ）に示すように、第２の位置決め突起１４で囲まれた第１の封止樹脂層２の表面に第２の半導体素子３を密着させて支持する。第２の半導体素子３は、四角平板状である。第２の半導体素子３は、その一方の主面に複数の第２の電極端子３ａを備えている。なお、ここでは、第２の電極端子３ａが形成された主面を第２の半導体素子３の下面と定義する。第２の半導体素子３は、第２の電極端子３ａが形成された下面を外向きにして支持される。第２の半導体素子３は、その上面の一部が第１の半導体素子１の下面の一部と電磁結合されるように上下に重畳して配設される。このとき、第１の半導体素子１と第２の半導体素子３との間に介在する所定厚みの第１の封止樹脂層２により、第１の半導体素子１と第２の半導体素子３との相対的な実装高さを正確に規定することができる。なお、第２の半導体素子３と第１の封止樹脂層２との間や第２の半導体素子３と第２の位置決め突起１４との間を図示しない接着剤により接着してもよい。第２の半導体素子３は、例えばメモリである。
【００４０】
次に、図４（ｈ）に示すように、第１の封止樹脂層２上および第２の半導体素子３上に第２の封止樹脂層４を形成する。第２の封止樹脂層４は、熱硬化性樹脂から成る。第２の封止樹脂層４は、第２の半導体素子３上を１０〜５０μｍ程度の所定の厚みで被覆する。第２の封止樹脂層４は、平坦な表面を有している。第２の封止樹脂層４の形成には、例えばモールディング法が用いられる。
【００４１】
次に、図４（ｉ）に示すように、第２の封止樹脂層４に第２のビアホール４ａおよび第３のビアホール４ｂを形成する。第２のビアホール４ａは、第２の封止樹脂層４の表面と第２の半導体素子３の第２の電極端子３ａとの間を貫通する。第３のビアホール４ｂは、第２の封止樹脂層４の表面と第１の配線導体６との間を貫通する。第２のビアホール４ａの直径および第３のビアホール４ｂの直径は、それぞれ３０〜１００μｍ程度である。第２のビアホール４ａおよび第３のビアホール４ｂの形成には、周知のレーザ加工を用いる。
【００４２】
次に、図５（ｊ）に示すように、第２のビアホール４ａ内および第３のビアホール４ｂ内ならびに第２の封止樹脂層４の表面に第２の配線導体７を形成する。第２の配線導体７は、銅めっきから成る。第２の配線導体７は、第２の半導体素子３の第２の電極端子３ａおよび第１の配線導体６に電気的に接続される。第２の配線導体７は、第２のビアホール４ａ内および第３のビアホール４ｂ内を完全に充填している。第２の封止樹脂層４の表面における第２の配線導体７の厚みは５〜２５μｍ程度である。第２の配線導体７は、周知のセミアディティブ法により形成される。
【００４３】
次に、図５（ｋ）に示すように、第２の封止樹脂層４上に第１層目のビルドアップ絶縁層５を積層する。ビルドアップ絶縁層５は、熱硬化性樹脂から成る。ビルドアップ絶縁層５の厚みは、１０〜５０μｍ程度である。ビルドアップ絶縁層５には、複数の第４のビアホール５ａを形成する。第４のビアホール５ａは、ビルドアップ絶縁層５の表面と第２の
配線導体７との間を貫通する。第４のビアホール５ａの直径は、３０〜１００μｍ程度である。ビルドアップ絶縁層５は、未硬化の熱硬化性樹脂フィルムを第２の封止樹脂層４上にプレスにより積層するとともに熱硬化させた後、レーザ加工により第４のビアホール５ａを穿孔することにより形成される。
【００４４】
次に、図５（ｌ）に示すように、第４のビアホール５ａ内およびビルドアップ絶縁層５の表面にビルドアップ配線導体８を形成する。ビルドアップ配線導体８は、銅めっきから成る。ビルドアップ配線導体８は、第２の配線導体７に電気的に接続される。ビルドアップ配線導体８は、第４のビアホール５ａ内を完全に充填している。ビルドアップ絶縁層５の表面におけるビルドアップ配線導体８の厚みは、５〜２５μｍ程度である。ビルドアップ配線導体８は、周知のセミアディティブ法により形成される。
【００４５】
次に、図６（ｍ）に示すように、次層のビルドアップ絶縁層５およびビルドアップ配線導体８を必要層数だけ順次積層形成するとともに、最表層にソルダーレジスト層９を形成する。ソルダーレジスト層９は、感光性を有する熱硬化性樹脂から成る。ソルダーレジスト層９の厚みは、１０〜５０μｍ程度である。ソルダーレジスト層９には、ビルドアップ配線導体８の一部を外部接続パッド８ａとして露出させる開口部を形成する。ソルダーレジスト層９は、最表層のビルドアップ絶縁層５およびビルドアップ配線導体８上に感光性を有する未硬化の熱硬化性樹脂ペーストを塗布するとともに、これをフォトリソグラフィ技術を採用して露光および現像した後、紫外線硬化および熱硬化させることにより形成される。
【００４６】
次に、図６（ｎ）に示すように、キャリア銅箔１２ａと銅箔１２ｂとの間を剥離する。キャリア銅箔１２ａと銅箔１２ｂとは、互いに剥離可能に積層されているので、両者を物理的に引き剥がすことで容易に剥離することができる。
【００４７】
最後に、図６（ｏ）に示すように、銅箔１２ｂをエッチング除去することにより上述した半導体素子の実施層構造１００Ａが完成する。
【００４８】
本例の半導体素子の実装構造の製造方法によれば、支持基板１１の平坦な支持面１１ａ上に下面を外向きにして支持された第１の半導体素子１の下面を所定厚みで覆うように第１の封止樹脂層２を形成した後、第１の封止樹脂層２の表面に第２の半導体素子３をその下面を外向きにして密着させ、次に第１の封止樹脂層１の表面および第２の半導体素子３上に、第２の半導体素子３の下面を所定厚みで覆うように第２の半導体素子３を埋設する第２の封止樹脂層４を形成することから、第１の半導体素子１と第２の半導体素子３との間に介在する所定厚みの第１の封止樹脂層２により第１の半導体素子１と第２の半導体素子３との相対的な実装高さを正確に規定することができる。したがって、実装高さの高い第１の半導体素子１と実装高さの低い第２の半導体素子３とが互いに所定の実装高さで実装された半導体素子の実装構造１０の製造方法を提供することができる。
【００４９】
なお、本発明は、上述した実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更は可能である。例えば、図７に示すように、第２の半導体素子３上面の一部と電磁結合されるように上下に重畳する第１の半導体素子１の下面に、厚み方向の誘電率が第１の封止樹脂層２の厚み方向の誘電率よりも大きな誘電体層１０を被着させても良い。これにより、第１の半導体素子１と第２の半導体素子３との間の電磁結合が大きいものなり、両者間の信号の授受をさらに良好に行うことが可能となる。
【００５０】
このような誘電体層１０は、図８に示すように、銅箔１２ｂの上面に第１の半導体素子１を支持する前あるいは後に、第１半導体素子１の下面の一部に誘電体層１０用の誘電体フィルムを貼着することにより被着すればよい。
【００５１】
なお、誘電体層１０用の誘電体フィルムとしては、耐熱性を有する樹脂フィルム中に誘電体粉末がフィルムの厚み方向に配向するように含有された誘電体フィルムを用いることが好ましい。このような誘電体フィルムは、厚み方向の誘電率が平面方向の誘電率よりも大きなものとなる。誘電体層１０は、厚み方向の誘電率が平面方向の誘電率よりも大きな材料を用いると、第１の半導体素子１と第２の半導体素子３との間の電磁結合を大きいものすることができるとともに、互いに隣接する電磁結合要素間のアイソレーションを高めることができる。
【００５２】
また、上述した実施形態例では、ビルドアップ絶縁層５およびビルドアップ配線導体８を備えていたが、これらのビルドアップ絶縁層５およびビルドアップ配線導体８を必ずしも備えている必要はない。
【符号の説明】
【００５３】
１    第１の半導体素子
１ａ    第１の電極端子
２    第１の封止樹脂層
２ａ    第１のビアホール
３    第２の半導体素子
３ａ    第２の電極端子
４    第２の封止樹脂層
４ａ    第２のビアホール
４ｂ    第３のビアホール
６    第１の配線導体
７    第２の配線導体
１０    誘電体層
１１    支持基板
１１ａ    支持面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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