(57)【要約】【課題】トランジスタの占有面積を低減する。【解決手段】この半導体装置は、基板上に基板の上面と交差する第１方向に配列された複数の第１導電層と、複数の第１導電層の側面と対向し第１方向を長手方向として延びる半導体層と、第１導電層の端部の位置を互いに異ならせて構成された配線部と、配線部の上方に配置されたトランジスタとを備える。このトランジスタは、複数の第１導電層のうちの１つである第２導電層と同一の高さに配置されたチャネル部と、チャネル部の上面に配置されたゲート絶縁膜と、ゲート絶縁膜の上面に配置されたゲート電極層とを備える。【選択図】図６
2018046059.tif 000002
【特許請求の範囲】
【請求項１】
基板上に前記基板の上面と交差する第１方向に配列された複数の第１導電層と、
前記複数の第１導電層の側面と対向し前記第１方向を長手方向として延びる半導体層と、
前記第１導電層の端部の位置を互いに異ならせて構成された配線部と、
前記配線部の上方に配置されたトランジスタと
を備え、
前記トランジスタは、
前記複数の第１導電層のうちの１つである第２導電層と同一の高さに配置されたチャネル部と、
前記チャネル部の上面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に配置されたゲート電極層と
を備えたことを特徴とする、半導体装置。
【請求項２】
前記チャネル部は、前記第２導電層と前記第１方向に沿った厚さが略同一である、請求項１記載の半導体装置。
【請求項３】
前記第２導電層は、前記複数の第１導電層のうちで最も前記基板から見て高い位置に配置されている、請求項１記載の半導体装置。
【請求項４】
前記ゲート電極層及び前記第２導電層は、同一の金属のシリサイドを含む、請求項１記載の半導体装置。
【請求項５】
前記チャネル部は、前記配線部の段差部の長手方向を長手方向として配置された、請求項１記載の半導体装置。
【請求項６】
基板上に前記基板の上面と交差する第１方向に配列された複数の第１導電層と、
前記複数の第１導電層の側面と対向し前記第１方向を長手方向として延びる半導体層と、
前記第１導電層の端部の位置を互いに異ならせて構成された配線部と、
前記配線部の上方に配置されるトランジスタと
を備え、
前記トランジスタは、
前記複数の第１導電層のうちの１つである第２導電層と同一の高さに配置された第２及び第３の導電層と、
前記第２及び第３の導電層の間にこれらと接続して設けられ、前記基板から見て前記第２及び第３の導電層より低い位置に設けられた部分を含むチャネル部と、
前記チャネル部の少なくとも上面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも上面に配置されたゲート電極層と
を備えたことを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置の１つに、フラッシュメモリがある。特にＮＡＮＤ型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。また、これまで、このＮＡＮＤ型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その１つが、メモリセルを三次元的に配置させた構造である。このような３次元型の半導体記憶装置では、メモリセルが所定方向に配置され、その当該所定に配置されたメモリセルの各々から導電層が基板と水平方向に延び、基板と垂直方向に積層されている。
【０００３】
このような３次元型の半導体記憶装置において、メモリ及び導電層の積層数が増加すると、メモリセルと外部回路とを接続させるためのトランジスタの個数が増加し、その占有面積が増加する。このため、これらのトランジスタの占有面積を削減することが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５５１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、トランジスタの実質的な占有面積を低減することができる半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体装置は、基板上に基板の上面と交差する第１方向に配列された複数の第１導電層と、複数の第１導電層の側面と対向し第１方向を長手方向として延びる半導体層と、第１導電層の端部の位置を互いに異ならせて構成された配線部と、配線部の上方に配置されたトランジスタとを備える。このトランジスタは、複数の第１導電層のうちの１つである第２導電層と同一の高さに配置されたチャネル部と、チャネル部の上面に配置されたゲート絶縁膜と、ゲート絶縁膜の上面に配置されたゲート電極層とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の不揮発性半導体記憶装置１００の構造の一例を模式的に示す斜視図である。
【図２】第１の実施の形態のメモリセルアレイＭＲの一部の構造を示す斜視図である。
【図３】１つのＮＡＮＤセルユニットＮＵの等価回路図である。
【図４】１つのメモリセルＭＣ等の斜視断面図である。
【図５】メモリセルアレイＭＲの一部を示す平面図である。
【図６】第１の実施の形態のメモリセルアレイＭＲ及び階段部ＣＲの構造を説明する断面図である。
【図７】トランジスタＴｒの配列を説明する平面図である。
【図８Ａ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｂ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｃ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｄ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｅ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｆ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｇ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｈ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図８Ｉ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９】第２の実施の形態の半導体装置のメモリセルアレイＭＲ及び階段状配線部ＣＲの断面図を示す。
【図１０】第２の実施の形態に係る半導体装置のメモリセルＭＣの拡大斜視図である。
【図１１Ａ】第２の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１１Ｂ】第２の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１１Ｃ】第２の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１１Ｄ】第２の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１２】第３の実施の形態の半導体装置の階段状配線部ＣＲの断面図を示す。
【図１３】第３の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１４】第３の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１５】第３の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【発明を実施するための形態】
【０００８】
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明が限定する意図で示されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは異なる。
【０００９】
以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体層と、半導体層の側面に電荷蓄積層を介して設けられるゲート電極層とを有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセル（トランジスタ）が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に関するものである。しかし、これも本発明を限定する意図ではなく、他の形式の電荷蓄積層、例えばＳＯＮＯＳ型（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）のメモリセルや、フローティングゲート型のメモリセルにも本発明は適用可能である。
【００１０】
［第１の実施の形態］
図１は、第１の実施の形態の不揮発性半導体記憶装置１００の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置１００は、メモリセルアレイＭＲ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ビット線ＢＬ、ソース線ＳＬ、階段状配線部ＣＲ、及び周辺トランジスタＴｒを有している。なお、図１は、メモリセルアレイＭＲに含まれる１つのメモリフィンガーＭＦを模式的に示したものである。
【００１１】
メモリセルアレイＭＲは、半導体基板ＳＢの上において、複数のメモリセルＭＣ（メモリトランジスタ）を直列に接続してなるメモリストリングＭＳ、メモリストリングＭＳの両端にそれぞれ接続されるドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２を備える。なお、メモリストリングＭＳ、その両端に接続されるドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を、以下では「ＮＡＮＤセルユニットＮＵ」と称する。
【００１２】
後述するように、メモリセルＭＣは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して制御ゲート電極（ワード線ＷＬ）が設けられる構造を有する。ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２は、柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して選択ゲート電極（ドレイン側選択ゲート線ＳＧＤ，ソース側選択ゲート線ＳＧＳ）が設けられる構造を有している。図１は、図示の簡略化のため、１つのメモリストリングＭＳに４個のメモリセルＭＣが設けられている場合を例示しているが、１つのメモリストリングＭＳ中のメモリセルＭＣの数は、４つに限られないことは言うまでもない。
【００１３】
ワード線ＷＬは、図１中に示すように、１つのメモリフィンガーＭＦ中でＸ方向（ワード線方向）及びＹ方向（ビット線方向）に隣接する複数のメモリストリングＭＳに共通接続されている。また、ソース側選択ゲート線ＳＧＳは、１つのメモリフィンガーＭＦにおいてＸ方向及びＹ方向に隣接するソース側選択トランジスタＳ２に共通接続されている。同様に、ドレイン側選択ゲート線ＳＧＤは、１つのメモリフィンガーＭＦ中においてＸ方向及びＹ方向に隣接するドレイン側選択トランジスタＳ１に共通接続されている。なお、以下の説明において、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを総称して単に「選択ゲート線」と表記することがある。また、ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を総称して単に「選択トランジスタ」と表記することがある。なお、メモリストリングＭＳ中のメモリセルＭＣのうち、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに近接する１つまたは複数のメモリセルＭＣは、データ記憶には用いられないダミーセルとして取り扱われることがある。ダミーセルは２個以上でも良いし、また、ダミーセルを省略することも可能である。
【００１４】
ビット線ＢＬは、Ｘ方向（ワード線方向）に交差するＹ方向（ビット線方向）を長手方向として伸びるように配設され、且つＸ方向に所定ピッチで配列される。ビット線ＢＬは、複数のメモリストリングＭＳとドレイン側選択トランジスタＳ１を介して接続される。ソース線ＳＬは、例えばＹ方向を長手方向として配設される。ソース線ＳＬは、ソース線コンタクトＬＩを介して基板ＳＢと接続される。これにより、ソース線ＳＬは、ソース線コンタクトＬＩ、基板ＳＢ、及びソース側選択トランジスタＳ２を介してメモリストリングＭＳと接続される。
【００１５】
なお、図示は省略するが、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの電圧を制御するための回路として、各種制御回路が設けられている。また、選択されたメモリセルからビット線ＢＬに読み出された信号（電圧）を増幅する回路としてセンスアンプ回路も設けられている。
上述の各種駆動回路のうちの少なくとも一部は、図１に示す周辺トランジスタＴｒを介してワード線ＷＬ、ビット線ＢＬ、選択ゲート線ＳＧＤ、ＳＧＳに接続され得る。周辺トランジスタＴｒは、階段状配線部ＣＲの上方（Ｚ方向）に配置されている。周辺トランジスタＴｒは、チャネル部ＣＡ、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥをＺ方向の下方（基板ＳＢに近い側）から順次積層させた構造を有する薄膜トランジスタ（ＴＦＴ）である。チャネル部ＣＡは、例えばポリシリコンなどの半導体材料から構成され、ゲート絶縁膜ＧＩは、例えばシリコン酸化膜などの絶縁膜から形成されている。また、ゲート電極層ＧＥは、例えばチタンシリサイドなどの導電膜から構成される。なお、図１において、ゲート電極層ＧＥは、複数の周辺トランジスタＴｒの各々について独立して設けられている。これはあくまでも一例であり、同時に導通させることが可能な複数の周辺トランジスタＴｒについては、ゲート電極層ＧＥを共通接続することもできる。
前述のチャネル部ＣＡは、ドレイン側選択ゲート線ＳＧＤと同一の材料から構成され、そのＺ方向の厚さも、ドレイン側選択ゲート線ＳＧＤのＺ方向の厚さと略等しくされている。また、チャネル部ＣＡのＺ方向の位置も、ドレイン側選択ゲート線ＳＧＤと略等しくされている。
【００１６】
階段状配線部ＣＲは、ワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳを、コンタクトに接続するための配線部である。ワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造を有している。階段状に加工されたこれらの配線の端部の上面は、コンタクト接続領域とされ、その上面からは、図１では図示を省略しているコンタクトプラグが延びている。
このコンタクトプラグが、更に図示しない上層配線や別のコンタクトプラグを介して、前述の周辺トランジスタＴｒと接続されている。
なお、階段状配線部ＣＲは、図１ではメモリセルアレイＭＲのＸ方向の側部にのみ図示されているが、後述するように、階段状配線部ＣＲは、メモリセルアレイＭＲのＹ方向の側部も含め、メモリセルアレイＭＲの全周を囲うように形成されていてもよい。
【００１７】
次に、メモリセルアレイＭＲの構造の詳細を、図２〜図４を参照して説明する。図２は、メモリセルアレイＭＲの一部の構造を示す斜視図であり、図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図であり、図４は１つのメモリセルＭＣ等の斜視断面図である。
【００１８】
図２に示すように、メモリセルアレイＭＲは、半導体基板ＳＢ上に、基板ＳＢの上面と垂直なＺ方向に沿って、層間絶縁層２１と、導電層２２とを交互に積層させた構造を有している。この導電層２２は、メモリセルＭＣの制御ゲート（ワード線ＷＬ）、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能する。層間絶縁層２１は、これら導電層２２の上下に配置され、導電層２２同士を電気的に絶縁する。
【００１９】
導電層２２は、例えばｐ型の不純物（ボロン等）又はｎ型の不純物（リン等）を添加されたポリシリコン等から構成され得る。ポリシリコンの代わりに、金属材料、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉｘ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）、又はその化合物が用いられても良い。
【００２０】
また、このような層間絶縁層２１と導電層２２の積層体を貫通するように、半導体層２３が、積層方向（図２のＺ方向）を長手方向として、ＸＹ平面内において所定のピッチで配列されている。半導体層２３と導電層２２及び層間絶縁層２１の積層体との間には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が形成されている。メモリ層１０４は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜の積層構造から形成され得る。メモリ膜１０４は、シリコン窒化膜等を用いる代りに、導電膜を用いたフローティングゲート構造としてもよい。この電荷蓄積層への電荷の蓄積量によってメモリセルＭＣの閾値電圧が変化し、メモリセルＭＣはこの閾値電圧に対応するデータを保持する。
【００２１】
半導体層２３は、ＮＡＮＤセルユニットＮＵに含まれるメモリセルＭＣ、及び選択トランジスタＳ１、Ｓ２のチャネル領域（ボディ）として機能するものである。これら半導体層２３は、その上端においてコンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ方向を長手方向として、Ｘ方向に所定ピッチで配列される。
【００２２】
また、半導体層２３の下端は半導体基板ＳＢに電気的に接続されている。半導体層２３の下端はこの基板ＳＢ及び後述するソースコンタクトＬＩを介してソース線ＳＬに電気的に接続される。ソース線ＳＬは、ビット線ＢＬと同様に、Ｙ方向を長手方向として配列される。なお、メモリセルアレイＭＲ内の層間絶縁層２１と導電層２２との積層体は、前述のメモリフィンガーＭＦ毎に分断されている。分断の境界においてはトレンチＴｂが形成されており、このトレンチＴｂには、図示しない層間絶縁層が埋め込まれ、更にその図示しない層間絶縁層を貫通して前述したソースコンタクトＬＩが形成されている。このソースコンタクトＬＩは、その下端が半導体基板ＳＢに接続される一方、その上端がソース線ＳＬに接続されている。
【００２３】
図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。このメモリセルアレイＭＲでは、１つのＮＡＮＤセルユニットＮＵは、複数個のメモリセルＭＣからなるメモリストリングＭＳ、メモリストリングＭＳの上端とビット線ＢＬとの間に接続されるドレイン側選択トランジスタＳ１、及びメモリストリングＭＳの下端とソース線ＳＬとの間に接続されるソース側選択トランジスタＳ２を備えている。前述したように、メモリセルＭＣのうち、選択トランジスタＳ１、Ｓ２に近い側に位置するメモリセルのいくつかはダミーセルとされてもよい。
【００２４】
１つのメモリセルＭＣの具体的な構造の一例を図４に示す。柱状の半導体層２３は、酸化膜コア１０１と、その周囲を取り囲む柱状半導体１０２とを備えている。酸化膜コア１０１は、例えばシリコン酸化膜（ＳｉＯ２）からなり、柱状半導体１０２は、例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、又は炭素（Ｃ）などからなり、単層、あるいは２層で形成され得る。
【００２５】
この柱状半導体１０２の周囲には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が、柱状半導体１０２を取り囲むように形成されている。トンネル絶縁層１０３は、例えばシリコン酸化膜（ＳｉＯｘ）からなり、メモリセルＭＣのトンネル絶縁層として機能する。メモリ層１０４は、例えばシリコン窒化膜（Ｓｉ３Ｎ４）からなる電荷蓄積層を含み、書き込み動作により柱状半導体１０２からトンネル絶縁層１０３を介して注入された電子をトラップさせる機能を有する。ブロック絶縁層１０５は、例えばシリコン酸化膜から形成され得る。
【００２６】
上記のトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５をまとめてゲート絶縁層ＧＬと称する。ゲート絶縁層ＧＬは図４の場合は３層で構成されているが、層の数や順序、材料等を異ならせた種々の構造が考えられるが、少なくとも上記で説明した電荷蓄積層は含まれる。
【００２７】
なお、トンネル絶縁層１０３、及びブロック絶縁層１０５の材料としては、シリコン酸化膜（ＳｉＯｘ）の他、例えばＡｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ5、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯなどを用いることも可能である。
【００２８】
この例では、トンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５は、柱状半導体１０２の側面全域に形成されるように図示されているが、これに限らず、ワード線ＷＬの側面にのみ形成することも可能である。
【００２９】
そして柱状半導体１０２の周囲には、柱状の半導体層２３を取り囲むようにトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５を介して前述の層間絶縁層２１と導電層２２が交互に積層されている。
【００３０】
メモリセルアレイＭＲの一部の平面図である図５に示すように、半導体層２３（柱状半導体１０２）は、Ｘ方向（ワード線方向）、及びＹ方向（ビット線方向）に対し斜め方向に一列に並ぶように配列され、これにより半導体層２３の配列密度を大きくし、メモリセルＭＣの配列密度を高めている。Ｙ方向に延びる１本のビット線ＢＬは、この斜め方向に配置された半導体層２３のいずれか１つに接続されており、これにより、２つのソースコンタクトＬＩに挟まれた１つの領域（メモリフィンガーＭＦ）中の１つのメモリストリングＭＳのみが接続され得る。ただし、これはあくまでも一例であり、Ｘ方向及びＹ方向に沿って半導体層２３が並ぶようにすることも可能である。また、ソースコンタクトＬＩは、Ｘ方向を長手方向としてストライプ状に形成され、トレンチＴｂ内に層間絶縁層２１’を介して埋め込まれている。
【００３１】
図６は、メモリセルアレイＭＲ及び階段部ＣＲの構造を説明する断面図である。また、図７は、図６のＡ−Ａ’断面図である。
半導体基板ＳＢ上に、基板ＳＢに対して垂直方向に延在し、その底部が基板ＳＢ内に位置するように半導体層２３が形成されている。半導体層２３の側面の、基板ＳＢの表面より上方部分には、順次トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が形成されている。さらに、半導体層２３の周りに、トンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５を介して、導電層２２と層間絶縁層２１とが交互に積層された積層体が形成されている。
【００３２】
そして、半導体層２３は、その下端において基板ＳＢと電気的に接続されている。複数の導電層２２のうち、最上層の導電層２２は、以下では最上層導電層２２Ｔと称する。最上層導電層２２Ｔは、後述する通り、他の導電層２２とは構成される材料が異なっている。例えば、最上層導電層２２Ｔは、その上層にシリサイド層を備えたものとする一方、他の導電層２２はシリサイド層を備えない導電層とすることができる。または、シリサイドを構成する金属材料の種類を異なったものとすることもできる。
なお、最上層導電層２２Ｔの上層には層間絶縁膜２１Ｔが堆積される。コンタクトプラグＣｂは、この層間絶縁膜２１Ｔを貫通して柱状半導体１０２に到達するように形成されている。
【００３３】
階段部ＣＲは、図６に示すように、メモリセルアレイＭＲから延長された導電層２２（第２導電層）及び層間絶縁層２１を、その端部の位置が互いに異なる階段形状に形成したものである。その階段部の上面には、図７に示すように、Ｚ方向を長手方向として延びるコンタクトプラグＣｔ４が形成されている。
【００３４】
周辺トランジスタＴｒは、図６及び図７に示すように、チャネル部ＣＡ、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥを備えている。チャネル部ＣＡは、Ｙ方向を長手方向として、換言すれば、階段状配線部ＣＲの各段差部の長手方向を長手方向として配置され、複数のチャネル部ＣＡが、ドレイン側選択ゲート線ＳＧＤとＺ方向において同じ高さに、互いに略平行に配置されている。チャネル部ＣＡは、トランジスタＴｒのボディを構成し、ゲート電極層ＧＥへの電圧の印加によりチャネルを形成させるための半導体層である。チャネル部ＣＡの上面は、コンタクトプラグＣｔ１、Ｃｔ２がゲート絶縁膜ＧＩを貫通するように形成されている。周辺トランジスタＴｒは、このコンタクトプラグＣｔ１及び上層配線Ｕｔ、コンタクトプラグＣｔ４を介して階段状配線部ＣＲ（導電層２２）に接続される。チャネル部ＣＡの材料は、例えば所定の不純物を添加された単結晶シリコンやポリシリコンが好適である。
【００３５】
なお、図６及び図７に示した例は、１つのゲート電極層ＧＥが、Ｘ方向に並ぶ複数のチャネル部ＣＡに跨るように配置され、これにより複数の周辺トランジスタＴｒが１つのゲート電極層ＧＥを共有している場合を示している。図１のように、１つの周辺トランジスタＴｒ毎に別々にゲート電極層ＧＥを形成することもできる。
【００３６】
また、図７の例では、コンタクトプラグＣｔ１、Ｃｔ２は、いずれもチャネル部ＣＡの上方からチャネル部ＣＡの表面に達するように配置されている。この構造も、あくまでも一例であり、コンタクトプラグＣｔ１、Ｃｔ２は、チャネル部ＣＡを貫通して、例えば導電層２２まで達するように形成されてもよい。
【００３７】
ゲート絶縁膜ＧＩは、チャネル部ＣＡの上面を覆うように形成され、周辺トランジスタＴｒのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩの材料は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）とすることができるが、金属酸化物（例えば、ＨｆＯｘなど）とすることも可能である。
ゲート電極層ＧＥは、ゲート絶縁膜ＧＩの上面に堆積され、周辺トランジスタＴｒのゲート電極として機能する。
【００３８】
次に、図８Ａ〜図８Ｉを参照して、第１の実施の形態の半導体記憶装置の製造方法について説明する。図８Ａ〜図８Ｃは、半導体記憶装置の製造工程を示すＺ−Ｘ断面図であり、図８Ｄ〜図８Ｉは同装置の製造工程を示すＺ−Ｘ断面図及びＺ−Ｙ断面図である。
【００３９】
最初に、図８Ａに示すように、半導体基板ＳＢ上に層間絶縁層２１を、それらの間に導電層２２を挟んで積層する。この段階で積層される導電層２２は、最上層にあるドレイン側選択ゲート線ＳＧＤ以外の、ワード線ＷＬ及びソース側選択ゲート線ＳＧＳとなる導電層である。なお、ドレイン側選択ゲート線ＳＧＤとなる導電層２２Ｔ’は、この段階では堆積されず、後の工程において堆積される。
【００４０】
続いて、図８Ｂに示す如く、導電層２２及び層間絶縁層２１の積層体の上部にレジストＭ１を堆積させた後、このレジストＭ１を徐々にエッチングによりスリミング処理しつつ、ウエットエッチングを実行する。これにより、導電層２２及び層間絶縁層２１の端部には階段形状が与えられ、前述の階段状配線部ＣＲが形成される。
【００４１】
続いて、図８Ｃに示すように、この積層体を埋め込むよう、層間絶縁層２１Ｂが堆積される。層間絶縁層２１Ｂの上面は例えばＣＭＰ法（Chemical Mechanical Polishing)により平坦化される。
そして、図８Ｄに示すように、層間絶縁層２１及び２１Ｂの上方の全面に、例えばｐ型又はｎ型の不純物を添加されたポリシリコンを材料として、導電層２２Ｔ’が堆積される。この導電層２２Ｔ’は、前述したドレイン側選択ゲート線ＳＧＤ及びチャネル部ＣＡとなる膜である。導電層２２Ｔ’は、メモリセルアレイＭＲの位置では、メモリフィンガーＭＦの形状に対応した板状の形状に加工される一方、階段状配線部ＣＲの位置では、Ｙ方向を長手方向としてＸ方向に並ぶストライプ状の膜に加工される。
【００４２】
次に、図８Ｅに示すように、導電層２２Ｔ’の上面も含めた積層体の上方に、絶縁膜ＧＩ’を堆積させる。絶縁膜ＧＩ’は、階段状配線部ＣＲにおいては前述のゲート絶縁膜ＧＩとなり、メモリセルアレイＭＲにおいては、後述の工程により除去される。なお、メモリセルアレイＭＲにおいてもゲート絶縁膜ＧＩを除去せず、層間絶縁層として用いることもできる。絶縁膜ＧＩ’は、例えば酸化シリコン（ＳｉＯ２）等を材料として、ＣＶＤ法等を用いて堆積され得る。
【００４３】
次に、図８Ｆに示すように、メモリセルアレイＭＲが形成されるべき部分に、メモリホールＭＨを、フォトリソグラフィ及びエッチング技術を用いて形成する。そして、このメモリホールＭＨの側壁に、プラズマＣＶＤ法等を用いて前述のブロック絶縁層１０５、メモリ層１０４及びトンネル絶縁層１０３をその順に堆積させてゲート絶縁層ＧＬを形成する。さらにメモリホールＭＨの内部を埋めるように前述の半導体層２３を形成しメモリユニットＭＵを形成する。半導体層２３は、例えばアモルファスシリコンを堆積させた後、所定の熱工程により、アモルファスシリコンを結晶化させてポリシリコンとすることにより形成される。結晶化されたポリシリコンは、前述の柱状半導体１０２となる。柱状半導体１０２の内部に残った空洞部に酸化シリコン（ＳｉＯ２）が埋め込まれ、前述の酸化物コア１０１とされ、これにより半導体層２３が出来上がる。
【００４４】
その後、図８Ｇに示すように、例えば不純物を添加されたポリシリコンを材料として、導電層２４を階段状配線部ＣＲの絶縁膜ＧＩ’上の全面に形成する。その後、フォトリソグラフィとエッチングにより、この導電層２４を加工し、ゲート電極層ＧＥを形成する。
【００４５】
続いて、図８Ｈに示すように、メモリセルアレイＭＲに積層された絶縁膜ＧＩ’をエッチングにより除去した後、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）などの金属（シリサイドメタル）をスパッタリングにより導電層２２Ｔ’及び導電層２４の表面に注入する。その後、熱工程が実行されることにより、ポリシリコンからなる導電層２２Ｔ’の少なくとも表面及び導電層２４の少なくとも表面にはシリサイド層が形成される。なお、導電層２２Ｔ’及び導電層２４の全体をシリサイド層にすること（フルシリサイド）も可能である。
【００４６】
その後、図８Ｉに示すように、この導電層２２Ｔ’及び導電層２４の上面も含めた積層体の上方に、例えばＣＶＤ法等を用いて酸化シリコン（ＳｉＯ２）等からなる層間絶縁膜２１Ｃを堆積させる。その後、前述したコンタクトプラグなどを形成することにより、図６の構造が完成する。
【００４７】
このように、この第１の実施の形態の半導体記憶装置によれば、駆動回路と各種配線とを接続する周辺トランジスタＴｒが階段状配線部ＣＲの上方に形成される。階段状配線部ＣＲと周辺トランジスタＴｒとはＸＹ平面において位置的に重複しており、周辺トランジスタＴｒはＸＹ平面において追加の占有面積を有しないので、周辺トランジスタＴｒの実質的な占有面積を低減することができる。このため、周辺トランジスタが基板ＳＢ上に形成されている従来の装置に比べ、装置の高集積化及び小型化を図ることができる。
【００４８】
また、この第１の実施の形態の半導体記憶装置は、周辺トランジスタＴｒを構成するチャネル部ＣＡが、ドレイン側選択ゲート線ＳＧＤとＺ方向の同一の位置（高さ）に位置する構造を有している。このような構造によれば、基板ＳＢ上に周辺トランジスタが形成されている従来の装置に比べ、コンタクトプラグの長さを短くすることができるので、加工時の加工深さを小さくすることができ、プロセスコストを低減させることができる。
【００４９】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図９を参照して説明する。図９は、この第２の実施の形態の半導体装置のメモリセルアレイＭＲ及び階段状配線部ＣＲの断面図を示す。また、図１０は、第２の実施の形態に係る半導体装置のメモリセルＭＣの拡大斜視図である。装置の概略構成（図１）は第１の実施の形態のそれと略同一であるので、重複する説明は省略する。
この第２の実施の形態では、導電層２２ｎがタングステン（Ｗ）などの金属材料により構成されており、この点が第１の実施の形態と異なっている。また、ブロック絶縁層１０５は、第１の実施の形態とは異なり、導電層２２ａの周囲を囲うように形成されている。
【００５０】
次に、第２の実施の形態の半導体記憶装置の製造方法につき、図１１Ａ〜図１１Ｄを参照して説明する。第２の実施の形態のように、導電層２２ｎを金属材料で構成する場合、金属材料である導電層２２ｎと層間絶縁層とを交互に形成した後、メモリホールＭＨを高密度に形成することは困難である。このため、この第２の実施の形態では、後述するように、まず層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙（エアギャップ）に金属材料からなる導電層２２ｎを埋め込むことにより形成される。
【００５１】
具体的に説明すると、図１１Ａに示すように、半導体基板ＳＢ上に層間絶縁膜２１を、それらの間に犠牲層２２Ｓを挟んで積層する。犠牲層２２Ｓは、層間絶縁膜２１がシリコン酸化膜である場合、シリコン窒化膜（Ｓｉ３Ｎ４）から形成され得る。
【００５２】
続いて、図１１Ｂに示す如く、犠牲層２２Ｓ及び層間絶縁膜２１の積層体の端部に階段形状を与え、第１の実施の形態と同様にして階段状配線部ＣＲを形成する。続いて、この積層体を埋め込むよう、層間絶縁膜２１Ｂが堆積される。そして、メモリセルアレイＭＲが形成されるべき部分に、メモリホールＭＨを第１の実施の形態と同様にして形成する。
【００５３】
さらに、図１１Ｃに示すように、このメモリホールＭＨの側壁に、プラズマＣＶＤ法等を用いて前述のメモリ層１０４及びトンネル絶縁層１０３を順に堆積させる。その後、メモリホールＭＨの内部を埋めるように前述の半導体層２３を形成しメモリユニットＭＵを形成する。メモリユニットＭＵが形成された後、ＲＩＥを実行して、層間絶縁膜２１及び犠牲層２２Ｓを貫通するトレンチＴｂ（図５）を形成する。そして、トレンチＴｂを介してホットリン酸溶液を用いたウエットエッチングを実行する。これにより、図１１Ｄに示すように犠牲膜２２Ｓが除去される。犠牲膜２２Ｓが除去された後には、エアギャップＡＧが形成される。その後、このエアギャップＡＧの壁面に対し、ＣＶＤ法等を用いてブロック絶縁膜１０５を所定の膜厚まで形成し、その後、残ったエアギャップＡＧにタングステン等の金属を埋め込んで、導電層２２ｎが出来上がる。その後は、第１の実施の形態と同様の手順（図８Ｄ〜８Ｉ）を事項することにより、図９の構造が完成する。
【００５４】
［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置を、図１２〜図１５を参照して説明する。この第３の実施の形態のメモリセルアレイＭＲを含む全体的な構造は、第１の実施の形態の構造（図１〜図５）と同一である。ただし、この第３の実施の形態では、周辺トランジスタＴｒの構造が第１の実施の形態と異なっている。
【００５５】
図１２は、この第３の実施の形態の、周辺トランジスタＴｒの構造を示すＺ−Ｙ断面図であり、第１の実施の形態の図７に対応するものである。図１２において、図７と同一の構成要素については同一の参照符号を付しているので、重複する説明は省略する。
【００５６】
この第３の実施の形態の周辺トランジスタＴｒは、Ｚ−Ｙ断面において、コンタクトプラグが接続された２つの導電層と、これらの導電層の間にこれらと接続して設けられ、半導体基板ＳＢから見てこれらの導電層より低い位置に設けられた部分を含むチャネル部ＣＡを有している。例えば、チャネル部ＣＡが下方向（Ｚ方向の基板ＳＢに向かう方向）に突出する凹部（コの字形状部）を有している。ゲート絶縁膜ＧＩは、このチャネル部に沿って形成されており、ゲート電極層ＧＥは、この凹部にゲート絶縁膜ＧＩを介して配置されている。図１２では、ゲート絶縁膜ＧＩの上面にゲート電極層ＧＥが設けられているが、凹部の側面に設けられたゲート絶縁膜ＧＩの部分の内面にも設けられていても良い。
なお、図１２において、チャネル部ＣＡに接続されるコンタクトプラグＣｔ５は、チャネル部ＣＡの下面からＺ方向に延びて導電層２２に達するように配置されているが、これは一例であり、第１の実施の形態の図示例（図７）と同様に、コンタクトプラグＣｔ５をチャネル部ＣＡの上面からＺ方向上方に延び、上層配線に接続させるようにすることもできる。
【００５７】
次に、この第３の実施の形態の周辺トランジスタＴｒの製造方法を、図１３〜図１５を参照して説明する。まず、第１の実施の形態と同様に、図８Ａ〜図８Ｃに示した工程を実行して図１３に示す構造が得られたら、図１４に示すように、階段状配線部ＣＲの最上層の層間絶縁層２１Ｂの、周辺トランジスタＴｒが形成されるべき位置に、Ｘ方向を長手方向とした矩形状のトレンチＴｃを、フォトリソグラフィ及びエッチングにより形成する。その後、図１５に示すように、このトレンチＴｃ上も含めた層間絶縁層２１及び２１Ｂの上に、第１の実施の形態と同様にして導電層２２Ｔ’を形成する。第１の実施の形態と同様に、階段状配線部ＣＲの導電層２２Ｔ’をＹ方向を長手方向とする矩形形状に加工することにより、導電層２２Ｔ’は図１２に示すような凹部を有するチャネル部ＣＡとされる。この第３の実施の形態によれば、大きなチャネル長を有する周辺トランジスタＴｒを、小さい占有面積で形成することが可能になる。よって、大きなオフセット領域を設けることができ、ゲート電極層ＧＥやドレインに高電圧を印加した際の耐圧を向上させることが可能である。
【００５８】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５９】
例えば、上記の実施の形態は、半導体記憶装置に関するものであるが、本発明は半導体記憶装置以外の、半導体装置一般に適用可能である。すなわち、積層された複数の導電層を有し、この導電層を階段状に形成した階段状配線部を有する半導体装置において、本発明は有効に適用され得る。
【符号の説明】
【００６０】
ＭＲ・・・メモリセルアレイ、  ＣＲ・・・階段状配線部、  ＭＣ・・・メモリセル、  ＭＳ・・・メモリストリング、  Ｓ１、Ｓ２・・・選択トランジスタ、  ＮＵ・・・ＮＡＮＤセルユニット、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＳＬ・・・ソース線、  ＬＩ・・・ソース線コンタクト、  ＳＧＳ、ＳＧＤ・・・選択ゲート線、  Ｔｒ・・・周辺トランジスタ、  ＣＡ・・・チャネル部、  ＧＩ・・・ゲート絶縁膜、  ＧＥ・・・ゲート電極層、  ＳＢ・・・半導体基板、  ２１・・・層間絶縁層、  ２２、２２Ｔ・・・導電層、  Ｃｂ・・・コンタクトプラグ、  ２２Ｓ・・・犠牲層、  ２３・・・柱状半導体、  １０３・・・トンネル絶縁層、  １０４・・・メモリ層、  １０５・・・ブロック絶縁層。
【図１】
2018046059.tif 000003
【図２】
2018046059.tif 000004
【図３】
2018046059.tif 000005
【図４】
2018046059.tif 000006
【図５】
2018046059.tif 000007
【図６】
2018046059.tif 000008
【図７】
2018046059.tif 000009
【図８Ａ】
2018046059.tif 000010
【図８Ｂ】
2018046059.tif 000011
【図８Ｃ】
2018046059.tif 000012
【図８Ｄ】
2018046059.tif 000013
【図８Ｅ】
2018046059.tif 000014
【図８Ｆ】
2018046059.tif 000015
【図８Ｇ】
2018046059.tif 000016
【図８Ｈ】
2018046059.tif 000017
【図８Ｉ】
2018046059.tif 000018
【図９】
2018046059.tif 000019
【図１０】
2018046059.tif 000020
【図１１Ａ】
2018046059.tif 000021
【図１１Ｂ】
2018046059.tif 000022
【図１１Ｃ】
2018046059.tif 000023
【図１１Ｄ】
2018046059.tif 000024
【図１２】
2018046059.tif 000025
【図１３】
2018046059.tif 000026
【図１４】
2018046059.tif 000027
【図１５】
2018046059.tif 000028