(57)【要約】【課題】半導体装置を大型化しなくても、半導体装置内へのはんだの拡散を抑制可能な技術を提供する。【解決手段】  半導体素子に形成した電極層は、Ｎｉを含む第１バリア層と、第１バリア層上に積層されているとともにＳｎを含む中間層と、中間層上に積層されているとともにＮｉを含む第２バリア層を備えている。半導体基板２から離れる方向に向かって、第１バリア層、中間層、第２バリア層が順に並んでいる、その半導体素子をアニール処理し、中間層上を中心にしてＮｉとＳｎの合金を形成する。アニール処理した後の半導体素子の第２バリア層をリフローにより実装基板にはんだ付けする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板上に電極層を積層して半導体素子を製造する工程であって、その電極層の表面側に、Ｎｉ、Ａｇ、Ｐｄ、Ｃｕ、Ｍｇ、Ｚｎ、Ｎｄ（第１金属群）から選択される１種または複数種類の金属を含む第１バリア層と、前記第１バリア層上に積層されており、Ｓｎ及びＢｉ（第２金属群）から選択される１種または複数種類の金属を含む中間層と、前記中間層上に積層されており、前記第１金属群から選択される前記１種または複数種類の金属を含む第２バリア層を備えており、前記電極層では、前記半導体基板から離れる方向に向かって、前記第１バリア層、前記中間層、前記第２バリア層が順に並んでおり、
前記半導体素子をアニール処理する工程と、
前記アニール処理が実行された前記半導体素子の第２バリア層側をリフローにより実装基板にはんだ付けする工程を備えている、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体素子を実装基板にはんだ付けして製造する半導体装置の製造方法を開示する。
【背景技術】
【０００２】
半導体素子の表面に複数種類の金属層を積層して半導体素子を完成する技術が知られている。その金属層の一種にＴｉ層を形成する技術が普及しており、Ｔｉ層を形成するとオーミック特性が向上する。Ｔｉ層を利用する場合には、Ｔｉ層の表面にＮｉ層を形成し、さらにその表面にＡｕ層を形成することが多い。Ｎｉ層ははんだと合金化して強固に接合し、Ａｕ層ははんだの濡れ性を改善する。
【０００３】
Ｔｉははんだと合金層を形成して接合強度を向上させると認識されてきたが、合金層がＴｉ層にまで侵入すると、Ｔｉ層中にボイド（気泡）ができ、そのために半導体装置の信頼性が低下してしまうことが分かってきた。特に、半導体素子が表面電極と裏面電極を備えている場合、例えば先に表面電極をはんだ付けして次に裏面電極をはんだ付けする際には、表面電極に対するはんだ付け処理が実質的に２回実施されることになる。先にはんだ付けする電極の側では、合金化が進行して合金層がＴｉ層にまで侵入して信頼性を低下させる現象が生じやすい。
【０００４】
特許文献１の技術では、半導体基板上にＴｉ層、Ｎｉ層、Ｃｕ層の順序で積層して半導体素子を製造する。その半導体素子の表面に露出しているＣｕ層を、実装基板にはんだ付けして半導体装置を製造する。Ｃｕ層を設けておくと、はんだ付けの際に、溶融したはんだ内のＢｉがＣｕ層を通過してＴｉ層中に侵入するのを防止できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１１２５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、溶融したはんだ内のＢｉがＴｉ層に侵入するのを防止するために、Ｃｕ層を厚く形成する必要がある。特に、表面電極と裏面電極を備えているために、実質的にはんだ付け処理が２回実施されることになる電極の側では、厚いＣｕ層が必要となる。厚いＣｕ層を必要とする仕様は、半導体モジュールの小型化と高密度化になじまない。また、Ｃｕを利用して合金化のバリアとする技術では、Ｃｕ層の表面に濡れ性を改善する金属層を形成できず、濡れ不良やカーケンダルボイドが発生する問題につながり、信頼性を低下させる。
本明細書では、Ｃｕのバリア層に代わる技術を開示する。
【課題を解決するための手段】
【０００７】
本明細書で開示する半導体装置の製造方法は、半導体基板上に電極層を積層することによって半導体素子を製造する工程を備えている。その電極層は、複数枚を積層したものであり、電極層の表面側には、Ｎｉ、Ａｇ、Ｐｄ、Ｃｕ、Ｍｇ、Ｚｎ、Ｎｄ（第１金属群）から選択される１種または複数種類の金属を含む第１バリア層と、第１バリア層上に積層されており、Ｓｎ、Ｂｉ（第２金属群）から選択される１種または複数種類の金属を含む中間層と、中間層上に積層されており、前記第１金属群から選択される１種または複数種類の金属を含む第２バリア層を備えている。その製造方法は、電極層をはんだ付けする前に半導体素子をアニール処理する工程を備えており、アニール処理後に第２バリア層を実装基板にはんだ付けする工程を備えている。上記のアニール処理は、電極層の品質を改善するために実施する熱処理、あるいは、表裏に電極を備えており、先に表面電極をはんだ付けして後に裏面電極をはんだ付けする場合は、表面電極のはんだ付けのための熱処理が裏面電極に対するアニール処理となることがある。
【０００８】
上記構成によると、半導体素子がアニール処理されることによって、第１金属群から選択される１種または複数種類の金属と、第２金属群から選択される１種または複数種類の金属が、第１バリア層と第２バリア層の間で合金を形成する。次いで、半導体素子がはんだ付けされる。はんだ付け工程では、溶融したはんだに含まれるＳｎ及び又はＢｉが、第２バリア層側から合金層に向かって拡散し、合金層に到達する。Ｓｎ及び又はＢｉが合金層に到達すると、新たな合金を形成する。より詳細には、合金層を起点とし、第１バリア層側と第２バリア層側の双方向に向かって合金が成長する。即ち、合金層内でＳｎ及び又はＢｉが拡散する。液体であるはんだが少ない第１バリア層側では、液体であるはんだが多く存在している第２バリア層側よりも、はんだの拡散速度が小さくなる。これにより、第１バリア層側（半導体基板側）へのはんだの拡散が抑制される。上記構成では、合金層が形成されることによって、はんだの拡散を効果的に抑制しているので、各層を厚く形成しなくてもよくなる。例えば、第１バリア層、中間層、及び第２バリア層の合計の厚さを、特許文献１のＣｕ層の厚さより薄くできる。即ち、上記構成によると、半導体装置を大型化しなくても、合金層が第１バリア層よりも半導体基板側に侵入するのを防止できる。本明細書が開示する技術の詳細とさらなる改良は、以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【０００９】
【図１】実施例の半導体素子製造工程を説明するための図である。
【図２】実施例のアニール工程を説明するための図である。
【図３】実施例のはんだ付け工程を説明するための図である。
【図４】はんだ付け工程後の電極層の様子を示す図である。
【図５】Ｎｉ3Ｓｎ4の融点を示す図である。
【図６】金属の融点と活性化エネルギーとの関係を示す図である。
【図７】はんだの溶融時間とＮｉの反応量との関係を示す図である。
【図８】第１比較例の半導体素子製造工程を説明するための図である。
【図９】第１比較例の半導体素子で合金が生成している様子を示す図である。
【図１０】第１比較例の電極層の成分を示す図である。
【図１１】第２比較例の半導体素子製造工程を説明するための図である。
【図１２】第２比較例の半導体素子にボイドが発生している様子を示す図である。
【図１３】第２比較例の半導体素子にクラックが発生している様子を示す図である。
【発明を実施するための形態】
【００１０】
実施例の主要な特徴を列記する。
（特徴１）半導体基板の表面にＡｉ−Ｓｉ層が積層し、その表面にＴｉ層が積層し、その表面にＮｉ層が積層し、その表面にＳｎ層が積層し、その表面にＮｉ層が積層し、その表面にＡｕ層が積層している。
（特徴２）Ｔｉ層、Ｎｉ層、Ｓｎ層、Ｎｉ層の積層構造が存在する。
（特徴３）半導体基板とＡｉ−Ｓｉ層をなじませるための熱処理によって、Ｎｉ層のうちのＳｎ層側と、Ｓｎ層が、合金層に変質する。
（特徴４）Ｎｉ層のうちのＴｉ層側が、合金層に変質しない。
【実施例】
【００１１】
本実施例の半導体装置の製造方法は、半導体素子製造工程と、アニール工程と、半導体素子のはんだ付け工程と、を備える。各工程を以下に説明する。図１は、半導体素子製造工程によって生成される半導体素子６０ａを示している。半導体素子製造工程では、公知の手法によって半導体基板２の内部に半導体構造を生成し、次いで、半導体基板２の下面に電極層５０ａを積層することによって半導体素子６０ａを生成する。電極層５０ａは、Ａｌ−Ｓｉ層４、Ｔｉ層６、Ｎｉ層８、Ｓｎ層１０、Ｎｉ層１２、及びＡｕ層１４を含む。電極層５０ａでは、半導体基板２から離れる方向に向かって、層４、６、８、１０、１２、１４が順に並んでいる。Ａｌ−Ｓｉ層４は、半導体基板２の接触性を向上させるために用いられている。Ｔｉ層６は、オーミック接触を実現するために用いられている。Ｎｉ層８、１２は、金属の拡散を防止するバリア層として用いられている。Ｓｎ層１０は、Ｎｉ層８、１２の間の中間層であり、詳しくは後述するが、Ｎｉ層８、１２との合金を形成することによって金属の拡散を防止する。Ａｕ層は、電極層と、電極層に接合されるべきはんだとの界面の濡れ性を向上させるために用いられている。なお、説明の都合上、図１以下では、各層の厚みを強調して描いている。
【００１２】
電極層５０ａは、スパッタ法を利用して形成される。具体的には、まず、Ａｌ−Ｓｉからなるターゲット材にＡｒガス粒子をぶつけることによってＡｌ−Ｓｉをたたき出し、たたき出したＡｌ−Ｓｉを半導体基板２の下面にＡｌ−Ｓｉを蓄積させる。これにより、Ａｌ−Ｓｉ層４が半導体基板２の下面に形成される。同様の手法によって、層６、８、１０、１２、１４が順次形成される。
【００１３】
図示省略しているが、半導体素子製造工程では、半導体基板２の上面にも電極層５０ａと同様の電極層を積層する。当該電極層でも、半導体基板２から離れる方向に向かって、Ａｌ−Ｓｉ層４、Ｔｉ層６、Ｎｉ層８、Ｓｎ層１０、Ｎｉ層１２、Ａｕ層１４が順に並んでいる。即ち、半導体素子６０ａは、半導体基板２を中心として上下方向に対称な層構造を有している。
【００１４】
続いて、図１の半導体素子６０ａをアニール処理する。図２は、アニール処理後の半導体素子６０ｂを示している。本実施例のアニール処理は、半導体基板２とＡｌ−Ｓｉ層４とのオーミック特性を確保するために行われる熱処理である。半導体素子６０ｂでは、アニール処理による熱（例えば４５０〜５００℃）によって、Ｎｉ層８の一部とＳｎ層１０とが反応し、合金Ｎｉ3Ｓｎ4が形成されている。同様に、Ｎｉ層１２の一部とＳｎ層１０とが反応し、Ｎｉ3Ｓｎ4層２０が形成されている。形成されたＮｉ3Ｓｎ4層２０は、残存するＮｉ層８、１２の間に位置している。アニール工程後のＮｉ層８、１２は、アニール工程前のＮｉ層８、１２よりも、Ｓｎ層１０と反応した分だけ薄くなっている。図２では、アニール処理後の電極層が参照番号５０ｂで示されている。
【００１５】
図３は、はんだ付けによって製造される半導体装置３００を示している。半導体付け工程では、半導体素子６０ｂの両面のＡｕ層１４をリフローにより実装基板にはんだ付けすることによって半導体装置３００を製造する。なお、本実施例で用いられるはんだは、全てスズ（Ｓｎ）を主成分とする。具体的には、まず、はんだ１０２が塗布されているエミッタリードフレーム（実装基板の実施例）１００と、はんだ１０６が塗布されているＣｕブロック１０４と、はんだ１０８が塗布されているコレクタリードフレーム１１０を準備する。リフローによりはんだ１０８を溶融し、コレクタリードフレーム１１０とＡｕ層１４とをはんだ１０８を介して接合する。図３では、半導体装置３００内の半導体素子が参照番号６０ｃで示されており、半導体基板２の下面に積層されている電極層が参照番号５０ｄで示されている。
【００１６】
半導体素子のはんだ付け工程において電極層５０ｄ内で生じる現象を詳しく説明する。溶融したはんだ１０８（即ちＳｎ）は、Ａｕ層１４に拡散し、Ｎｉ層１２に到達する。なお、Ａｕ層１４は、その他の層に比べて極めて薄い層であるため、以下の議論ではＡｕ層の存在を考慮しない。はんだ内のＳｎは、Ｎｉ層１２内のＮｉに拡散し、Ｎｉ3Ｓｎ4層２０に到達する。そして、はんだ内のＳｎは、アニール後にＮｉ3Ｓｎ4層２０とＮｉ層１２との界面に残存したＮｉと反応してＮｉ3Ｓｎ4を形成する。また、はんだ内のＳｎは、アニール後にＮｉ3Ｓｎ4層２０とＮｉ層８との界面に残存したＮｉと反応してＮｉ3Ｓｎ4を形成する。即ち、Ｎｉ3Ｓｎ4は、Ｎｉ3Ｓｎ4層２０を起点として、Ｎｉ層８側とＮｉ層１２側の双方向に向かって成長する（即ち、Ｎｉ3Ｓｎ4内でＳｎが拡散する）。ただし、Ｎｉ層１２側に向かうＮｉ3Ｓｎ4の拡散と、Ｎｉ層８側に向かうＮｉ3Ｓｎ4の拡散と、では、その態様が異なる。Ｎｉ層１２側に向かうＳｎの拡散は、液体となったはんだ内のＳｎが多く存在している状況での拡散であるので、以下では「液相拡散」と呼ぶ。一方、Ｎｉ層８側に向かうＳｎの拡散は、液体となったＳｎが少ない状況での拡散であるので、以下では「固相拡散」と呼ぶ。
【００１７】
拡散の結果、図３に示されるように、Ｎｉ3Ｓｎ4層２２ｂが形成される。詳しくは後述するが、固相拡散の拡散速度は、液相拡散の拡散速度よりも小さい。即ち、Ｓｎは、Ｎｉ層１２側に向かって拡散しやすいが、Ｎｉ層８側に向かって拡散しにくい。そのため、図３に示されるように、Ｎｉ層１２はＮｉ3Ｓｎ4の生成のために消費されるが、Ｎｉ層８の多くは消費されずに残存している。図４は、電極層５０ｄの写真を示している。図４に示されるように、電極層５０ｄでは、実際にＮｉ層８が残存している。このように、電極層５０ｄにおいて、ＳｎがＴｉ層６に到達していないので、Ｔｉ層６、Ａｌ−Ｓｉ層４、及び半導体基板２へのはんだの拡散を抑制することができる。
【００１８】
半導体素子のはんだ付け工程では、次いで、リフローによりはんだ１０２を溶融し、エミッタリードフレーム１００と、はんだ１０６が塗布されていない側のＣｕブロック１０４の面とをはんだ１０２を介して接合する。Ｃｕブロック１０４は、厚みの調整のために用いられている。次いで、リフローによりはんだ１０６を溶融し、Ｃｕブロック１０４と上部電極層５０ｃのうちの最表面のＡｕ層（図２、図３では不図示）とをはんだ１０６を介して接合する。これにより、半導体装置３００が製造される。図３では、半導体基板２の上面に積層されている電極層が参照番号５０ｃで示されている。電極層５０ｃでも、電極層５０ｄと同様に液相拡散と固相拡散の双方が起こる。その結果、Ｎｉ3Ｓｎ4層２２ａが形成される。電極層５０ｄの場合と同様に、Ｎｉ層１２はＮｉ3Ｓｎ4の生成のために消費されるが、Ｎｉ層８の多くは消費されずに残存している。このように、電極層５０ｃにおいても、ＳｎがＴｉ層６に到達していないので、Ｔｉ層６、Ａｌ−Ｓｉ層４、及び半導体基板２へのはんだの拡散を抑制することができる。
【００１９】
固相拡散の拡散速度が液相拡散の拡散速度よりも小さくなる理由を説明する。拡散によるＮｉの反応量Ｘは以下のアレニウスの式で表現される。
【００２０】
【数１】
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【００２１】
上記の数式でｔは拡散する時間を表わす。Ｔは半導体素子の温度を表わす。Ｑは、周囲に存在するＳｎの活性化エネルギーを表わす。ｋはボルツマン定数を表わす。ｋ0及びｎは定数を表わす。アレニウスの式において、ｔ、Ｔの条件を揃えた場合に、Ｘの大きさはＱに依存する。
【００２２】
以下の理由により、固相拡散におけるＱは、液相拡散におけるＱよりも大きい。図５は、Ｎｉ及びＳｎを含む様々な化合物の状態変化を示すグラフである。図５に示される曲線Ａは、化合物中のＳｎの割合と融点との関係を示すグラフである。曲線Ａの頂点は、Ｎｉ3Ｓｎ4の融点１０６３Ｋ（７９０℃）を示している。一方、単体のＳｎの融点は、Ｎｉ3Ｓｎ4の融点よりも低く、５０３Ｋ（２３０℃）である。図６は、様々な金属の融点と活性化エネルギーとの関係を示す。図６から明らかなように、融点と活性化エネルギーには強い相関関係がある。従って、融点の大小関係を考慮すると、Ｎｉ3Ｓｎ4内のＳｎの活性化エネルギーＱは、はんだ内のＳｎの活性化エネルギーＱよりも大きいといえる。
【００２３】
アレニウスの式によると、Ｑが大きくなる程、Ｘが小さくなる。従って、Ｎｉ3Ｓｎ4内のＳｎが多く存在する状況での固相拡散におけるＸは、はんだ内のＳｎが多く存在する状況での液相拡散におけるＸよりも小さい。即ち、固相拡散の拡散速度は、液相拡散の拡散速度よりも小さい。
【００２４】
図７は、本実施例におけるはんだの溶融時間とＮｉの反応量との関係を示すグラフである。図７に示される第１フェーズＰ１では、Ｎｉ層８内のＮｉが反応する固相拡散と、Ｎｉ層１２内のＮｉが反応する液相拡散との双方が進行している。上述したように液相拡散の拡散速度が大きいため、第１フェーズＰ１では、Ｎｉの反応量は時間が経過するにつれて大きく増加している。そして、第１フェーズＰ１の終盤になると、Ｎｉ層１２内の未反応のＮｉが少なくなり、液相拡散の拡散速度が低下する。続く第２フェーズＰ２では、液相拡散がほぼ停止し、固相拡散のみが進行する。上述したように固相拡散の拡散速度が小さいため、第２フェーズＰ２では、Ｎｉの反応量は、時間が経過してもそれほど大きく増加しない。
【００２５】
また、温度等の条件を揃えて液相拡散及び固相拡散を個別に測定したところ、液相拡散では、Ｑ＝０．０１２、Ｘ＝６０３．７３であるのに対して、固相拡散では、Ｑ＝２．３１２、Ｘ＝２４３．７７であった。測定結果からも、固相拡散の拡散速度は、液相拡散の拡散速度よりも小さいといえる。
【００２６】
第１比較例の半導体装置の製造方法を説明する。第１比較例では、Ｓｎ層がＮｉ層に挟みこまれていない点が実施例とは異なる。図８は、第１比較例の半導体素子製造工程によって生成される半導体素子４６０ａを示す。半導体素子製造工程では、実施例と同様の手法によって、半導体基板４０２の下面に電極層４５０ａを積層することによって半導体素子を生成する。電極層４５０ａは、Ａｌ−Ｓｉ層４０４、Ｔｉ層４０６、Ｎｉ層４０８、及びＡｕ層４１０を含む。電極層４５０ａでは、半導体基板２から離れる方向に向かって、層４０４、４０６、４０８、４１０が順に並んでいる。図１０には、電極層４５０ａ内での高さと成分との関係が示されている。
【００２７】
次いで、半導体素子４６０ａはアニール処理される。アニール処理後の電極層は、図８の電極層４５０ａとほとんど変わらない。そして、実施例と同様に、半導体素子４６０ａが実装基板にはんだ付け出される。図９は、はんだ付け工程後の半導体素子４６０ｂの電極層４５０ｂ、及びはんだ４１４を示している。
【００２８】
はんだ付け工程において電極層４５０ｂ内で生じる現象を説明する。溶融したはんだ４１４（即ちＳｎ）は、Ｎｉ層４０８に拡散する。はんだ内のＳｎは、Ｎｉ層４０８内でＮｉ3Ｓｎ4を形成する。そして、Ｎｉ3Ｓｎ4は、最初に形成されたＮｉ3Ｓｎ4の塊を起点として、あらゆる方向に向かって成長する（即ちＮｉ3Ｓｎ4内でＳｎが拡散している）。ここで、Ｎｉ3Ｓｎ4の成長の起点が、実施例ではＮｉ3Ｓｎ4層２０であるのに対し、第１比較例ではＮｉ3Ｓｎ4の塊である。実施例では、Ｎｉ3Ｓｎ4層２０によって層が仕切られており、液体であるＳｎがＮｉ層８側に入り込みにくいため、Ｎｉ層８側では固相拡散が起こる。一方、第１比較例では、層が仕切られていないため、Ｎｉ3Ｓｎ4とＮｉ層４０８の界面全体に亘って液体であるＳｎが多く存在している。従って、比較例では、固相拡散が起こらず、液相拡散のみが起こっている。
【００２９】
液相拡散の結果、図９に示されるように、Ｎｉ3Ｓｎ4層４１２が形成される。第１比較例では、Ｔｉ層４０６に向かう方向へのＮｉ3Ｓｎ4の拡散速度が大きいため、Ｎｉ3Ｓｎ4層４１２はＴｉ層４０６に達している。このように、第１比較例では、実施例に比べてはんだの拡散を抑制することができない。また、図１０に示すように、Ｔｉ層４０６には、不純物である多量のＯ及びＣが不可避的に含まれている。Ｎｉ3Ｓｎ4がＴｉ層４０６まで達すると、これらの不純物が放出され、ボイドが発生するおそれがある。
【００３０】
このように、実施例では、第１比較例に比べて、はんだの拡散を抑制することができ、さらに、ボイドの発生も抑制することができる。
【００３１】
第２比較例の半導体装置の製造方法を説明する。第２比較例では、Ｃｕ層が設けられている点、及びＡｕ層が設けられていない点が実施例とは異なる。図１１は、第２比較例の半導体素子製造工程によって生成される半導体素子５６０ａを示す。半導体素子製造工程では、実施例と同様の手法によって、半導体基板５０２の下面に電極層５５０ａを積層することによって半導体素子５６０ａを生成する。電極層５５０ａは、Ａｌ−Ｓｉ層５０４、Ｔｉ層５０６、Ｎｉ層５０８、及びＣｕ層５１０を含む。電極層５５０ａでは、半導体基板５０２から離れる方向に向かって、層５０４、５０６、５０８、５１０が順に並んでいる。Ｃｕ層５１０は、金属の拡散を防止するバリア層として用いられている。なお、金属の拡散を効果的に抑制するために、Ｃｕ層５１０の厚さを厚く（具体的には、実施例のＮｉ層８、Ｓｎ層１０、及びＮｉ層１２の合計の厚さよりも厚く）している。
【００３２】
次いで、半導体素子５６０ａはアニール処理される。アニール処理後の電極層は、図１１の電極層５５０ａとほとんど変わらない。そして、実施例と同様に、半導体素子５６０ａがはんだ付けされる。図１２は、はんだ付け工程後の半導体素子５６０ｂの電極層５５０ｂを示している。
【００３３】
はんだ付け工程の過程において電極層５５０ｂ内で生じる現象を説明する。第１比較例のＮｉ3Ｓｎ4の拡散と同様に、Ｃｕ層５１０内では、Ｓｎ及びＣｕの合金である合金層５１１が形成され、液相拡散する。ただし、Ｃｕ５１０層の厚さが厚いため、拡散速度が大きい液相拡散が起こっても合金はＮｉ層５０８に到達しない。
【００３４】
上述したように、Ｃｕ層５１０とはんだ５１４との間にはＡｕ層が設けられていないため、Ｃｕ層５１０とはんだ５１４との界面の濡れ性が低い。そのため、図１２に示すように、はんだ付けの際にボイド５１２が発生しやすくなっている。さらに、図１３に示すように、ボイド５１２が成長することによって、クラック５１６が発生するおそれもある。
【００３５】
本実施例では、半導体基板２側に向かって液相拡散が起こらないので、第２比較例とは異なり、バリア層が厚くなくてもよい。その結果、本実施例では、半導体装置の大型化を抑制することができる。また、本実施例では、Ｎｉ層１２とはんだとの間にＡｕ層１４が設けられているので、濡れ性が確保され、ボイド及びクラックの発生を抑制することができる。
【００３６】
本実施例のＮｉ層８、１２は、Ｎｉに代えて、Ａｇ層、Ｐｄ層、Ｃｕ層、Ｍｇ層、Ｚｎ層、又はＮｄ層としてもよい。より一般的には、層８、１２は、Ｎｉ、Ａｇ、Ｐｄ、Ｃｕ、Ｍｇ、Ｚｎ、Ｎｄ（第１金属群）から選択される１種または複数種類の金属層であればよい。また、Ｓｎ層１０に代えて、Ｂｉ層を設けてもよい。より一般的には、層１０は、Ｓｎ及びＢｉ（第２金属群）から選択される１種または複数種類の金属を含む中間層であればよい。層８〜１２が上記のいずれの組み合わせであっても、合金が形成され、はんだの拡散を抑制することができる。
【００３７】
実施例では、半導体基板２の両側に層４、６、８、１０、１２、１４が設けられているが、変形例では、半導体基板２の片側のみに層４、６、８、１０、１２、１４が設けられていてもよい。
【００３８】
アニール処理は、どのような目的のアニール処理であってもよく、例えば、Ｎｉ3Ｓｎ4層２０を形成させることのみを目的とした処理であってもよい。Ａｌ−Ｓｉのコンタクト性を改善する熱処理であってもよい。あるいは、他の電極に対するはんだ付けのための熱処理であってもよい。
【００３９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４０】
２、４０２、５０２：半導体基板
４、４０４、５０４：Ａｌ−Ｓｉ層
６、４０６、５０６：Ｔｉ層
８、１２、４０８、５０８：Ｎｉ層
１０：Ｓｎ層
１４、４１０：Ａｕ層
２０、２２ａ、２２ｂ、４１２：Ｎｉ3Ｓｎ4層
５０、５０ａ〜５０ｄ、４５０ａ、４５０ｂ、５５０ａ、５５０ｂ：電極層
６０ａ〜６０ｃ、４６０ａ、４６０ｂ、５６０ａ、５６０ｂ：半導体素子
１００：エミッタリードフレーム
１０２、１０６、１０８、４１４、５１４：はんだ
１０４：Ｃｕブロック
１１０：コレクタリードフレーム
３００：半導体装置
５１０：Ｃｕ層
５１１：合金層
５１２：ボイド
５１６：クラック
【図１】
2018046252.tif 000004
【図２】
2018046252.tif 000005
【図３】
2018046252.tif 000006
【図４】
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【図５】
2018046252.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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