(57)【要約】【課題】ダイナミック抵抗の低減された半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電型の基板と、基板上に設けられた第１の電極と、基板上に設けられた第２の電極と、基板と第１の電極の間に設けられ、第１の電極に電気的に接続された第１導電型の第１の半導体領域と、基板と第２の電極の間に設けられた第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域の間及び基板と第２の電極の間に設けられ、第２の電極に電気的に接続された第２導電型の第３の半導体領域と、第２の半導体領域と第２の電極の間に設けられ、第２の電極に電気的に接続された第１導電型の第４の半導体領域と、基板と第２の半導体領域の間に設けられ第２導電型不純物濃度が第２の半導体領域及び第３の半導体領域より高い第２導電型の第５の半導体領域と、第２の半導体領域と第３の半導体領域の間に設けられた第１導電型の第６の半導体領域と、を備える。【選択図】図１
2018046178.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板上に設けられた第１の電極と、
前記基板上に設けられた第２の電極と、
前記基板と前記第１の電極の間に設けられ、前記第１の電極に電気的に接続された第１導電型の第１の半導体領域と、
前記基板と前記第２の電極の間に設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域の間及び前記基板と前記第２の電極の間に設けられ、前記第２の電極に電気的に接続された第２導電型の第３の半導体領域と、
前記第２の半導体領域と前記第２の電極の間に設けられ、前記第２の電極に電気的に接続された第１導電型の第４の半導体領域と、
前記基板と前記第２の半導体領域の間に設けられ第２導電型不純物濃度が前記第２の半導体領域及び前記第３の半導体領域より高い第２導電型の第５の半導体領域と、
前記第２の半導体領域と前記第３の半導体領域の間に設けられた第１導電型の第６の半導体領域と、
を備える半導体装置。
【請求項２】
前記基板と前記第３の半導体領域の間との第１の距離と、前記基板と前記第１の電極の間の第２の距離の和は、前記第３の半導体領域と前記第１の電極の間の第３の距離より長い請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域と前記第２の電極の間に設けられ、第２導電型不純物濃度が前記第２の半導体領域及び前記第３の半導体領域より高く、前記第２の電極に電気的に接続された第２導電型の第７の半導体領域をさらに備える請求項１又は請求項２記載の半導体装置。
【請求項４】
第１導電型の第１の半導体領域と、
第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域の間に設けられた第２導電型の第３の半導体領域と、
前記第１の半導体領域上に設けられ、前記第１の半導体領域に電気的に接続された第１の電極と、
前記第２の半導体領域上及び前記第３の半導体領域上に設けられ、前記第３の半導体領域に電気的に接続された第２の電極と、
前記第２の半導体領域と前記第２の電極の間に設けられ、前記第２の電極に電気的に接続された第１導電型の第４の半導体領域と、
前記第２の半導体領域と前記第３の半導体領域の間に設けられ、第２導電型不純物濃度が前記第２の半導体領域及び前記第３の半導体領域より高い第２導電型の第５の半導体領域と、
前記第３の半導体領域と前記第５の半導体領域の間に設けられ前記第１の電極に電気的に接続された第１導電型の第６の半導体領域と、を備える半導体装置。
【請求項５】
前記第３の半導体領域と前記第２の電極の間に設けられ、第２導電型不純物濃度が前記第２の半導体領域及び前記第３の半導体領域より高く、前記第２の電極に電気的に接続された第２導電型の第７の半導体領域をさらに備える請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
信号の伝送線路には、内部の電子回路をＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）から保護するためのＥＳＤ保護ダイオードが設けられている。信号の高周波化が進むにつれて、ＥＳＤ保護ダイオードの低容量化が求められている。
【０００３】
端子間容量が１ｐＦ未満であるような、容量の小さなＥＳＤ保護ダイオードには、通常クローバー型回路と呼ばれる電気回路が用いられている。近年、ＥＳＤ保護ダイオードの小型化が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−４６３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ダイナミック抵抗の低減された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電型の基板と、基板上に設けられた第１の電極と、基板上に設けられた第２の電極と、基板と第１の電極の間に設けられ、第１の電極に電気的に接続された第１導電型の第１の半導体領域と、基板と第２の電極の間に設けられた第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域の間及び基板と第２の電極の間に設けられ、第２の電極に電気的に接続された第２導電型の第３の半導体領域と、第２の半導体領域と第２の電極の間に設けられ、第２の電極に電気的に接続された第１導電型の第４の半導体領域と、基板と第２の半導体領域の間に設けられ第２導電型不純物濃度が第２の半導体領域及び第３の半導体領域より高い第２導電型の第５の半導体領域と、第２の半導体領域と第３の半導体領域の間に設けられた第１導電型の第６の半導体領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の半導体装置を上方から見たときの模式図である。
【図３】第１の実施形態の比較形態となる半導体装置の模式断面図である。
【図４】第２の実施形態の半導体装置の模式断面図である。
【図５】クローバー型回路の模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて本発明の実施形態を説明する。
【０００９】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１１】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、第１導電型の基板と、基板上に設けられた第１の電極と、基板上に設けられた第２の電極と、基板と第１の電極の間に設けられ、第１の電極に電気的に接続された第１導電型の第１の半導体領域と、基板と第２の電極の間に設けられた第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域の間及び基板と第２の電極の間に設けられ、第２の電極に電気的に接続された第２導電型の第３の半導体領域と、第２の半導体領域と第２の電極の間に設けられ、第２の電極に電気的に接続された第１導電型の第４の半導体領域と、基板と第２の半導体領域の間に設けられ第２導電型不純物濃度が第２の半導体領域及び第３の半導体領域より高い第２導電型の第５の半導体領域と、第２の半導体領域と第３の半導体領域の間に設けられた第１導電型の第６の半導体領域と、を備える。
【００１３】
図５に、クローバー型回路８００の模式図を示す。図５（ａ）に、クローバー型回路８００におけるダイオードの接続を示す。クローバー型回路８００は、第１のダイオード８０２と、第２のダイオード８０４と、第３のダイオード８０６と、アノード電極８０８と、カソード電極８１０と、を備える。
【００１４】
第１のダイオード８０２及び第２のダイオード８０４は、スイッチングダイオードである。第３のダイオード８０６は、ツェナーダイオードである。逆方向における第３のダイオード８０６のＥＳＤ耐量は、逆方向における第１のダイオード８０２及び第２のダイオード８０４のＥＳＤ耐量より大きい。また、順方向における第３のダイオード８０６のＥＳＤ耐量は、順方向における第１のダイオード８０２及び第２のダイオード８０４のＥＳＤ耐量より大きい。
【００１５】
第１のダイオード８０２及び第２のダイオード８０４の耐圧は、例えば８０Ｖ以上１００Ｖ以下の程度である。第３のダイオード８０６の耐圧は、第１のダイオード８０２より低い。また、第３のダイオード８０６の耐圧は、例えば、第２のダイオード８０４の容量を小さくするため、第２のダイオード８０４の耐圧より低くなる。第３のダイオード８０６の耐圧は、例えば５Ｖ程度である。
【００１６】
第２のダイオード８０４のアノードと第３のダイオード８０６のカソードは、互いに電気的に接続されている。そして、第１のダイオード８０２のアノード及び第２のダイオード８０４のカソードはアノード電極８０８に、第１のダイオード８０２のカソードと第３のダイオード８０６のカソードはカソード電極８１０に、それぞれ電気的に接続されている。これにより、第２のダイオード８０４及び第３のダイオード８０６と、第１のダイオード８０２と、は並列に接続されている。
【００１７】
アノード電極８０８からカソード電極８１０に印加されたＥＳＤは、第１のダイオード８０２に順方向に流れる。一方、カソード電極８１０からアノード電極８０８に印加されたＥＳＤは、耐圧の低い第３のダイオード８０６に逆方向に流れ、また第２のダイオード８０４に順方向に流れる。
【００１８】
通常、順方向におけるダイオードのＥＳＤ耐量は、逆方向におけるダイオードのＥＳＤ耐量よりも大きい。クローバー型回路８００においては、ＥＳＤ耐量の小さい第１のダイオード８０２及び第２のダイオード８０４には順方向にのみＥＳＤが流れ、ＥＳＤ耐量の大きい第３のダイオード８０６には逆方向にＥＳＤが流れる。これにより、順方向のＥＳＤと逆方向のＥＳＤの両方に対するＥＳＤ耐量を保っている。
【００１９】
図５（ｂ）に、クローバー型回路８００をそれぞれのダイオードが有する容量で記述した回路を示す。第１のダイオード８０２が有する容量はＣ１、第２のダイオード８０４が有する容量はＣ２、第３のダイオード８０６が有する容量はＣ３である。
【００２０】
図５（ｃ）に、図５（ｂ）に示した回路の等価回路を示す。Ｃ３がＣ２より十分に大きい場合、Ｃ３の容量は無視出来る。この場合、端子間容量は容量の小さいＣ１と容量の小さいＣ２の和、すなわちＣ１＋Ｃ２で表される。これにより、クローバー型回路８００においては、順方向と逆方向の双方向からのＥＳＤに対するＥＳＤ耐量を保ちつつ、低容量化の実現が可能である。
【００２１】
図１は、本実施形態の半導体装置１００の模式断面図である。図２は、本実施形態の半導体装置１００を上方から見たときの模式図である。図２のＡ−Ａ’線における模式断面図が図１に対応する。半導体装置１００は、クローバー型回路８００を構成する。
【００２２】
半導体装置１００は、ｎ＋型の基板２と、ｎ型の第１の半導体領域１０と、ｐ−型の第２の半導体領域１２と、ｐ−型の第３の半導体領域１４と、ｎ型の第４の半導体領域１６と、ｐ型の第５の半導体領域１８と、ｎ型の第６の半導体領域２０と、ｐ型の第７の半導体領域２２と、ｐ型の第８の半導体領域２４と、ｎ型の第９の半導体領域２６と、ｐ型の第１０の半導体領域２８と、ｐ−型の第１１の半導体領域３０と、ｐ−型の第１２の半導体領域３２と、カソード電極４０と、アノード電極４２と、絶縁層５０と、を備える。
【００２３】
ｎ＋型の基板２は、例えばＳｉ（シリコン）等の半導体基板である。基板２は、ｎ型不純物を、例えば１×１０１９ｃｍ−３程度含む。
【００２４】
カソード電極４０は、基板２上に設けられている。カソード電極４０は、例えばＡｌ（アルミニウム）で形成されている。カソード電極４０は、第１の電極の一例である。
【００２５】
アノード電極４２は、基板２上の、カソード電極４０の側方に設けられている。アノード電極４２は、例えばＡｌ（アルミニウム）で形成されている。アノード電極４２は、第２の電極の一例である。
【００２６】
カソード電極４０及びアノード電極４２は、Ａｌのスパッタリング及びエッチングにより形成される。
【００２７】
ｎ型の第１の半導体領域１０は、基板２とカソード電極４０の間に設けられている。第１の半導体領域１０は、ｎ型不純物を、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下含む。第１の半導体領域１０は、カソード電極４０と電気的に接続されている。
【００２８】
ｐ−型の第２の半導体領域１２は、基板２とアノード電極４２の間に設けられている。第２の半導体領域１２は、ｐ型不純物を、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下含む。第２の半導体領域１２のｐ型不純物濃度は、後述する第２のダイオード８０４の逆方向耐圧を増加させるため、低い。
【００２９】
ｐ−型の第３の半導体領域１４は、第１の半導体領域１０と第２の半導体領域１２の間及び基板２とアノード電極４２の間に設けられ、アノード電極４２に電気的に接続されている。第３の半導体領域１４は、ｐ型不純物を、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下含む。第３の半導体領域１４のｐ型不純物濃度は、後述する第１のダイオード８０２の逆方向耐圧を増加させるため、低い。
【００３０】
ｎ型の第４の半導体領域１６は、第２の半導体領域１２とアノード電極４２の間に設けられ、アノード電極４２に電気的に接続されている。第４の半導体領域１６は、第２の半導体領域１２とアノード電極４２を電気的に接続するコンタクト層である。第４の半導体領域１６は、ｎ型不純物を、例えば１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下含む。
【００３１】
ｐ型の第５の半導体領域１８は、基板２と第２の半導体領域１２の間に設けられている。第５の半導体領域１８におけるｐ型不純物濃度は、第２の半導体領域１２及び第３の半導体領域１４における不純物濃度より高く、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３２】
ｎ型の第６の半導体領域２０は、第３の半導体領域１４と第８の半導体領域２４の間に設けられている。又は、第６の半導体領域２０は、第２の半導体領域１２と第３の半導体領域１４の間に設けられている。第６の半導体領域２０は、ｎ型不純物を、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下含む。
【００３３】
ｐ型の第７の半導体領域２２は、第３の半導体領域１４とアノード電極４２の間に設けられている。第７の半導体領域２２は、第３の半導体領域１４とアノード電極４２を電気的に接続するコンタクト層である。第７の半導体領域２２におけるｐ型不純物濃度は、第２の半導体領域１２及び第３の半導体領域１４におけるｐ型不純物濃度より高く、例えば１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下である。
【００３４】
ｐ型の第８の半導体領域２４は、第２の半導体領域１２と第３の半導体領域１４の間に設けられている。第８の半導体領域２４におけるｐ型不純物濃度は、第２の半導体領域１２及び第３の半導体領域１４における不純物濃度より高く、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３５】
ｎ型の第９の半導体領域２６は、基板２と、第１の半導体領域１０、第３の半導体領域１４及び第６の半導体領域２０の間に設けられている。第９の半導体領域２６は、ｎ型不純物を、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下含む。
【００３６】
ｐ型の第１０の半導体領域２８は、第２の半導体領域１２が第７の半導体領域２２と第１０の半導体領域２８の間に配置されるように、設けられている。第１０の半導体領域２８におけるｐ型不純物濃度は、第２の半導体領域１２及び第３の半導体領域１４における不純物濃度より高く、例えば１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３７】
ｐ−型の第１１の半導体領域３０は、第８の半導体領域２４と第６の半導体領域２０の間及び第５の半導体領域１８と第９の半導体領域２６の間に設けられている。第１１の半導体領域３０は、ｐ型不純物を、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下含む。
【００３８】
ｐ−型の第１２の半導体領域３２は、第１の半導体領域１０が第３の半導体領域１４と第１２の半導体領域３２の間に配置されるように、また第９の半導体領域２６が第１１の半導体領域３０と第１２の半導体領域３２の間に配置されるように、設けられている。第１２の半導体領域３２は、ｐ型不純物を、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下含む。
【００３９】
絶縁層５０は、第１２の半導体領域３２とカソード電極４０の間、第１の半導体領域１０とカソード電極４０の間の一部、第１の半導体領域１０とアノード電極４２の間の一部、第３の半導体領域１４とアノード電極４２の間、第７の半導体領域２２とアノード電極４２の間の一部、第６の半導体領域２０、第１１の半導体領域３０、第８の半導体領域２４、第２の半導体領域１２及び第１０の半導体領域２８とアノード電極４２の間、第４の半導体領域１６とアノード電極４２の間の一部に設けられている。絶縁層５０は、上述の半導体領域と電極の間を電気的に絶縁する。
【００４０】
絶縁層５０は、例えば、半導体層上に形成された図示しない熱酸化膜上にＵＤＯ（Ｕｎ  Ｄｏｐｅｄ  Ｏｘｉｄｅ）又はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）を形成し、その後第１の半導体領域１０上、第４の半導体領域１６上及び第７の半導体領域２２上の絶縁層５０をエッチング等により除去して形成される。
【００４１】
第３の半導体領域１４と第１の半導体領域１０は、クローバー型回路８００の第１のダイオード８０２を構成する。第２の半導体領域１２と第４の半導体領域１６は、クローバー型回路８００の第２のダイオード８０４を構成する。第５の半導体領域１８と基板２は、クローバー型回路８００の第３のダイオード８０６を構成する。半導体装置１００において、アノード電極４２から第１のダイオード８０２に流れた静電気は、第１の半導体領域１０を流れてカソード電極４０に到達する。また、第２のダイオード８０４及び第３のダイオード８０６に流れる静電気は、カソード電極４０から第１の半導体領域１０、第９の半導体領域２６及び基板２を流れた後に、第３のダイオード８０６に到達する。その後第５の半導体領域１８及び第２の半導体領域１２を通過して第２のダイオード８０４に到達する。その後、静電気は、第４の半導体領域１６を通過してアノード電極４２に到達する。
【００４２】
カソード電極４０及びアノード電極４２と半導体層の間には、図示しないＴｉ（チタン）／Ｗ（タングステン）からなるバリアメタルが設けられていても良い。バリアメタルは、カソード電極４０及びアノード電極４２に用いられているＡｌの、半導体層への拡散を抑制する。
【００４３】
ｐ―型の第２の半導体領域１２、ｐ―型の第３の半導体領域１４、ｐ―型の第１１の半導体領域３０及びｐ―型の第１２の半導体領域３２は、例えば基板２上にＳｉのエピタキシャル成長により形成されている。上述のエピタキシャル成長により基板２上に形成されたｐ―型層の膜厚は、例えば１０μｍ程度である。ｎ型の第１の半導体領域１０、ｎ型の第４の半導体領域１６、ｐ型の第５の半導体領域１８、ｎ型の第６の半導体領域２０、ｐ型の第７の半導体領域２２、ｐ型の第８の半導体領域２４、ｎ型の第９の半導体領域２６、ｐ型の第１０の半導体領域２８は、基板２上にエピタキシャル成長法により形成されたｐ―型半導体領域に、例えばＳｉの拡散層を埋め込むことにより形成されている。
【００４４】
半導体装置１００において用いられているｎ型不純物は例えばＰ（燐）である。また、半導体装置１００において用いられているｐ型不純物は例えばＢ（ホウ素）である。
【００４５】
基板２と第３の半導体領域１４の間との第１の距離Ｌ１と、基板２とカソード電極４０の間の第２の距離Ｌ２の和は、第３の半導体領域１４とアノード電極４２の間の第３の距離Ｌ３より長い。
【００４６】
第８の半導体領域２４と第１０の半導体領域２８は、第２の半導体領域１２の周囲に、第２の半導体領域１２を囲んで設けられていることが好ましい。また、第１の半導体領域１０と第６の半導体領域２０は、第３の半導体領域１４の周囲に、第３の半導体領域１４の周囲を囲んで設けられていることが好ましい。これにより、第２の半導体領域１２内に形成される空乏層と第３の半導体領域１４内に形成される空乏層の重なりを防止することが出来る。図２において、第８の半導体領域２４と第１０の半導体領域２８は、一体化したドーナツ型の形状を有し、第２の半導体領域１２の周囲を囲んで設けられている。また、第１の半導体領域１０と第６の半導体領域２０は、一体化したドーナツ型の形状を有し、第３の半導体領域１４の周囲を囲んで設けられている。
【００４７】
本実施形態の半導体領域の不純物濃度、幅、形状及び膜厚は、例えば、ＳＰＭ（Ｓｃａｎｎｉｎｇ  Ｐｒｏｂｅ  Ｍｉｃｒｏｓｃｏｐｅ：走査型プローブ顕微鏡）、ＳＳＲＭ（Ｓｃａｎｎｉｎｇ  Ｓｐｒｅａｄｉｎｇ  Ｒｅｓｉｓｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：走査型広がり抵抗顕微鏡）、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：走査型静電容量顕微鏡）ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：透過型電子顕微鏡）−ＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ＴＥＭ―ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ−Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析方法により、又は上述の分析方法を組み合わせることにより、測定することが可能である。
【００４８】
次に、本実施形態の作用効果を説明する。
【００４９】
これまでクローバー型回路を有するＥＳＤ保護ダイオードは、モールドパッケージ品として作製されていた。モールドパッケージ品としてのＥＳＤ保護ダイオードにおいては、基板２上にはアノード電極４２のみが設けられ、基板２がカソード電極４０の役割を果たしていた。すなわち、半導体装置の上部にアノード電極４２が、また半導体装置の下部にカソード電極が設けられていた。この場合、モールドパッケージの第１のフレームには基板２が載置され、基板２と第１のフレームは電気的に接続されていた。また、モールドパッケージの第２のフレームは、アノード電極４２とワイヤボンディング等により電気的に接続されていた。これにより、半導体装置はＥＳＤ保護ダイオードとして機能した。
【００５０】
しかし、ＥＳＤ保護ダイオードの大きさが小さくなると、モールド品の作製が難しくなるため、チップＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）での作製が望まれていた。この場合は、アノード電極４２だけでなくカソード電極４０もまた半導体装置１００の上部に設けることが好ましい。
【００５１】
図３は、本実施形態の比較形態となる半導体装置９００の模式断面図である。半導体装置９００においては、第３の半導体領域１４と第９の半導体領域２６が、クローバー型回路８００の第１のダイオード８０２を構成している。そして、基板２上に第１３の半導体領域３４を設けて、半導体装置９００上に設けられたカソード電極４０と基板２を電気的に接続することにより、アノード電極４２とカソード電極４０の両方を半導体装置９００の上部に設けている。
【００５２】
しかし、第１３の半導体領域３４のような拡散層は大きな抵抗成分を有するため、クローバー型回路８００のダイナミック抵抗が大きくなり、特性が劣化してしまう。
【００５３】
また、第２の半導体領域１２及び第３の半導体領域１４は、大きな空乏層を形成して第１のダイオード８０２及び第２のダイオード８０４の容量を小さくするため、一定の体積を有することが好ましい。この場合、第２の半導体領域１２及び第３の半導体領域１４の膜厚を小さくすることは困難であるため、第１３の半導体領域３４の膜厚はある程度大きくなる。そのため、クローバー型回路８００のダイナミック抵抗が大きくなり、特性が劣化してしまうという問題点があった。
【００５４】
第１３の半導体領域３４の代わりに、金属やポリシリコン等の導電性材料を設けることも考えられる。しかし、この場合には製造工程が複雑になるという問題がある。
【００５５】
本実施形態の半導体装置１００においては、第３の半導体領域１４と第１の半導体領域１０が第１のダイオード８０２を構成する。いわば、半導体装置１００においては、基板２の面に対して平行に第１のダイオード８０２が設けられている。これにより、第１のダイオード８０２に通電された静電気は、第９の半導体領域２６や基板２を通電されずにカソード電極４０に到達する。これにより、ダイナミック抵抗の低減された半導体装置１００の提供が可能になる。
【００５６】
基板２と第３の半導体領域１４の間との第１の距離Ｌ１と、基板２とカソード電極４０の間の第２の距離Ｌ２の和は、第３の半導体領域１４とアノード電極４２の間の第３の距離Ｌ３より長いことにより、アノード電極４２から第３の半導体領域１４に到達した静電気は、第９の半導体領域２６及び基板２に通電されずに直接第１の半導体領域１０に入りやすくなる。これにより、第３の半導体領域１４と第１の半導体領域１０が第１のダイオード８０２として機能しやすくなり、さらにダイナミック抵抗の低減された半導体装置１００の提供が可能になる。
【００５７】
第８の半導体領域２４及び第１０の半導体領域２８が、第２の半導体領域１２の周囲に、第２の半導体領域１２を囲んで設けられ、又、第１の半導体領域１０及び第６の半導体領域２０が、第３の半導体領域１４の周囲に、第３の半導体領域１４を囲んで設けられていることにより、第２の半導体領域１２内に形成される空乏層と第３の半導体領域１４内に形成される空乏層の重なりを防止することが出来る。
【００５８】
以上、本実施形態の半導体装置１００によれば、ダイナミック抵抗の低減された半導体装置の提供が可能になる。
【００５９】
（第２の実施形態）
本実施形態の半導体装置２００は、第１導電型の第１の半導体領域と、第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域の間に設けられた第２導電型の第３の半導体領域と、第１の半導体領域上に設けられ、第１の半導体領域に電気的に接続された第１の電極と、第２の半導体領域上及び第３の半導体領域上に設けられ、第３の半導体領域に電気的に接続された第２の電極と、第２の半導体領域と第２の電極の間に設けられ、第２の電極に電気的に接続された第１導電型の第４の半導体領域と、第２の半導体領域と第３の半導体領域の間に設けられ、第２導電型不純物濃度が第２の半導体領域及び第３の半導体領域より高い第２導電型の第５の半導体領域と、第３の半導体領域と第５の半導体領域の間に設けられ第１の電極に電気的に接続された第１導電型の第６の半導体領域と、を備える。ここで、第１の実施形態と重複する点については、記載を省略する。
【００６０】
図４は、本実施形態の半導体装置２００の模式断面図である。
【００６１】
第１の実施形態における第５の半導体領域１８は、本実施形態における第８の半導体領域２４に対応する。第１の実施形態における第８の半導体領域２４は、本実施形態における第５の半導体領域１８に対応する。
【００６２】
本実施形態の半導体装置２００においては、第３の半導体領域１４と第１の半導体領域１０が第１のダイオード８０２を構成する。また、第５の半導体領域１８と第６の半導体領域２０が互いに接して第３のダイオード８０６を構成する。これにより、第１のダイオード８０２及び第３のダイオード８０６が、いわば基板２の面に平行に設けられる。
【００６３】
また、カソード電極４０と第６の半導体領域２０が電気的に接続されている。これにより、カソード電極４０から入った静電気は、第６の半導体領域２０に流れて、第３のダイオード８０６に通電される。これにより、静電気は基板２、第８の半導体領域２４及び第９の半導体領域２６に通電されないため、ダイナミック抵抗をさらに低減することが可能となる。
【００６４】
なお、カソード電極４０と第６の半導体領域２０の電気的な接続は、例えば図２に示すように、第１の半導体領域１０と第６の半導体領域２０が一体化したドーナツ型の形状を有し、第１の半導体領域１０と第６の半導体領域２０が第３の半導体領域１４の周囲を囲んで設けられていることにより、第１の半導体領域１０を介して行うことが出来る。
【００６５】
本実施形態の半導体装置２００によれば、さらにダイナミック抵抗の低減された半導体装置の提供が可能になる。
【００６６】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
２            基板
１０          第１の半導体領域
１２          第２の半導体領域
１４          第３の半導体領域
１６          第４の半導体領域
１８          第５の半導体領域
２０          第６の半導体領域
２２          第７の半導体領域
２４          第８の半導体領域
２６          第９の半導体領域
２８          第１０の半導体領域
３０          第１１の半導体領域
３２          第１２の半導体領域
３４          第１３の半導体領域
４０          第１の電極（カソード電極）
４２          第２の電極（アノード電極）
５０          絶縁層
１００        半導体装置
２００        半導体装置
８００        クローバー型回路
８０２        第１のダイオード
８０４        第２のダイオード
８０６        第３のダイオード
８０８        アノード電極
８１０        カソード電極
９００        半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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