(57)【要約】【課題】Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータ等を得る。【解決手段】第１のダイナミックコンパレータおよび第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較し、比較結果に従って、第１のダイナミックコンパレータの出力信号および第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力し、さらに、その比較結果に従って、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータのそれぞれへ入力されるクロック信号を制御することで、選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するように構成されている。【選択図】図１
2018129571.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第１のダイナミックコンパレータと、
ＰＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第２のダイナミックコンパレータと、
前記第１のダイナミックコンパレータおよび前記第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較し、比較結果に従って、前記第１のダイナミックコンパレータの出力信号および前記第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力する出力信号選択回路と、
前記比較結果に従って、前記第１のダイナミックコンパレータおよび前記第２のダイナミックコンパレータのそれぞれへ入力される前記クロック信号を制御することで、前記出力信号選択回路によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するクロック入力制御回路と、
を備えたコンパレータ。
【請求項２】
前記出力信号選択回路は、
電源電圧を分圧することで前記基準電圧を生成する抵抗と、
前記入力電圧と、前記抵抗によって生成される前記基準電圧とを比較し、前記比較結果を出力する選択用コンパレータと、
前記選択用コンパレータから出力される前記比較結果に従って、前記第１のダイナミックコンパレータの出力信号および前記第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力するマルチプレクサと、
を有する請求項１に記載のコンパレータ。
【請求項３】
前記出力信号選択回路は、前記選択用コンパレータから出力される前記比較結果に従って、前記抵抗の抵抗値を切り替えることで、前記基準電圧を可変とするように構成されている
請求項２に記載のコンパレータ。
【請求項４】
前記第１のダイナミックコンパレータの前段に設けられた第１のプリアンプと、
前記第２のダイナミックコンパレータの前段に設けられた第２のプリアンプと、
をさらに備えた請求項１から３のいずれか１項に記載のコンパレータ。
【請求項５】
請求項１から４のいずれか１項に記載のコンパレータを備えた
ＡＤ変換器。
【請求項６】
請求項５に記載のＡＤ変換器を備えた
半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路を備えた
回転検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータと、そのコンパレータを備えたＡＤ（ＡＮＡＬＯＧ−ｔｏ−Ｄｉｇｉｔａｌ）変換器、半導体集積回路および回転検出装置に関する。
【背景技術】
【０００２】
従来において、ＮＭＯＳ差動入力段を有するオペアンプ型のコンパレータは、入力電圧が約１Ｖ以下である場合、比較動作を正常に行うことができず、ＰＭＯＳ差動入力段を有するオペアンプ型のコンパレータは、入力電圧が（電源電圧−約１Ｖ）以上である場合、比較動作を正常に行うことができない。
【０００３】
そこで、従来のオペアンプ型のコンパレータは、ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータを組み合わせることで、グランド電圧から電源電圧までの（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）入力電圧範囲を有するように構成されている（例えば、特許文献１〜６参照）。
【０００４】
特に、特許文献１に記載の従来技術では、比較動作を行うコンパレータを、ＮＭＯＳ差動入力段を有するコンパレータ、またはＰＭＯＳ差動入力段を有するコンパレータに、入力電圧に応じて切り替え制御するように構成されている。
【０００５】
また、従来技術では、ＮＭＯＳ差動入力段を有するコンパレータとＰＭＯＳ差動入力段を有するコンパレータのうちのいずれかの動作を止めるための論理回路を備えて構成されている。さらに、従来技術では、入力電圧が基準電圧よりも高い場合には、ＰＭＯＳ差動入力段を有するコンパレータにイネーブル信号が入力されないよう制御し、入力電圧が基準電圧より低い場合には、ＮＭＯＳ差動入力段を有するコンパレータにイネーブル信号が入力されないように制御することで、比較動作を行わないコンパレータの動作状態をオフ状態とし、消費電力を削減するように構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１９０４２０号公報
【特許文献２】特開平２−２７１７１２号公報
【特許文献３】特開平９−７４３４０号公報
【特許文献４】特開２０００−１２１６７８号公報
【特許文献５】特表２０１０−５１７３３６号公報
【特許文献６】特開２００２−３１９８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したようなオペアンプ型のコンパレータにおいては、比較する電圧間の差が小さい場合、比較動作の速度が遅い。また、ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータを組み合わせた場合、双方のコンパレータを同時に動作させると消費電力が大きくなってしまう。
【０００８】
そこで、消費電力の削減を目的として比較動作を行わないコンパレータの動作を停止させる制御を行うと、動作を停止させたコンパレータを比較動作が可能な状態に復帰させるための復帰動作にかかる時間が長くなってしまい、コンパレータの高速な比較動作を実現できない。したがって、オペアンプ型のコンパレータを、高速な変換動作が求められるＡＤ変換器に適用することができない。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータと、そのコンパレータを備えたＡＤ変換器、半導体集積回路および回転検出装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明におけるコンパレータは、ＮＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第１のダイナミックコンパレータと、ＰＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第２のダイナミックコンパレータと、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較し、比較結果に従って、第１のダイナミックコンパレータの出力信号および第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力する出力信号選択回路と、比較結果に従って、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータのそれぞれへ入力されるクロック信号を制御することで、出力信号選択回路によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するクロック入力制御回路と、を備えたものである。
【発明の効果】
【００１１】
本発明によれば、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータと、そのコンパレータを備えたＡＤ変換器、半導体集積回路および回転検出装置を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１におけるコンパレータを示す構成図である。
【図２】図１の第１のダイナミックコンパレータを示す構成図である。
【図３】図１の第２のダイナミックコンパレータを示す構成図である。
【図４】本発明の実施の形態２におけるコンパレータを示す構成図である。
【図５】本発明の実施の形態３におけるコンパレータを示す構成図である。
【図６】本発明の実施の形態４におけるＡＤ変換器を示す構成図である。
【図７】本発明の実施の形態５における半導体集積回路を示す構成図である。
【図８】本発明の実施の形態６における車両を示す構成図である。
【図９】従来のオペアンプ型のコンパレータの第１の例を示す構成図である。
【図１０】従来のオペアンプ型のコンパレータの第２の例を示す構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明によるコンパレータ、ＡＤ変換器、半導体集積回路および回転検出装置を、好適な実施の形態にしたがって図面を用いて説明する。なお、図面の説明においては、同一部分または相当部分には同一符号を付し、重複する説明を省略する。
【００１４】
まず、本発明によるコンパレータの比較例として、従来のオペアンプ型のコンパレータについて、図９および図１０を参照しながら説明する。図９は、従来のオペアンプ型のコンパレータの第１の例を示す構成図である。図１０は、従来のオペアンプ型のコンパレータの第２の例を示す構成図である。
【００１５】
図９に示すオペアンプ型のコンパレータは、ＮＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２から構成されるＮＭＯＳ差動入力段と、ＰＭＯＳトランジスタ２０３およびＰＭＯトランジスタ２０４から構成されるカレントミラー回路と、ＮＭＯＳトランジスタ２０５、ＮＭＯＳトランジスタ２０６およびＮＭＯＳトランジスタ２０７から構成される電流源と、ＮＭＯＳトランジスタ２０７を負荷とするＰＭＯＳトランジスタ２０８から構成されるソース接地出力段とを有する。
【００１６】
ＮＭＯＳ差動入力段を構成するＮＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２が動作するためには、入力端子ＩＮ＋に入力される入力電圧と、入力端子ＩＮ−に入力される入力電圧は、ＮＭＯＳトランジスタの閾値よりも高い電圧でなければならない。つまり、ＮＭＯＳトランジスタ２０１およびＮＭＯトランジスタ２０２が動作するようにするために、図９に示すコンパレータの入力電圧範囲は、約１Ｖから電圧源ＶＤＤの電源電圧までとなるように設定される。
【００１７】
図１０に示すオペアンプ型のコンパレータは、ＰＭＯＳトランジスタ３０１およびＰＭＯＳトランジスタ３０２から構成されるＰＭＯＳ差動入力段と、ＮＭＯＳトランジスタ３０３およびＮＭＯＳトランジスタ３０４から構成されるカレントミラー回路と、ＰＭＯＳトランジスタ３０５、ＰＭＯＳトランジスタ３０６およびＰＭＯＳトランジスタ３０７によって構成される電流源と、ＰＭＯＳトランジスタ３０７を負荷とするＮＭＯＳトランジスタ３０８によって構成されるソース接地出力段とを有する。
【００１８】
ＰＭＯＳ差動入力段を構成するＰＭＯＳトランジスタ３０１およびＰＭＯＳトランジスタ３０２が動作するようにするために、図１０に示すコンパレータの入力電圧範囲は、グランドＧＮＤのグランド電圧から（電源電圧−約１Ｖ）までとなるように設定される。
【００１９】
上記から分かるように、ＮＭＯＳ差動入力段を有するコンパレータ、すなわち図９に示すようなコンパレータは、入力電圧が約１Ｖ以下である場合、比較動作を正常に行うことができない。また、ＰＭＯＳ差動入力段を有するコンパレータ、すなわち、図１０に示すようなコンパレータは、入力電圧が（電源電圧−約１Ｖ）以上である場合、比較動作を正常に行うことができない。
【００２０】
そこで、従来のオペアンプ型のコンパレータは、ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータを組み合わせることで、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するように構成されている。
【００２１】
実施の形態１．
次に、本発明の実施の形態１におけるコンパレータ１について、図１〜図３を参照しながら説明する。図１は、本発明の実施の形態１におけるコンパレータ１を示す構成図である。図２は、図１の第１のダイナミックコンパレータ１１を示す構成図である。図３は、図１の第２のダイナミックコンパレータ１２を示す構成図である。
【００２２】
図１に示すコンパレータ１は、第１のダイナミックコンパレータ１１と、第２のダイナミックコンパレータ１２と、出力信号選択回路１３と、クロック入力制御回路１４とを備える。
【００２３】
図２に示す第１のダイナミックコンパレータ１１は、一般にストロングアーム型コンパレータと呼ばれるコンパレータの回路構成が適用されている。第１のダイナミックコンパレータの入力電圧範囲は、約１Ｖから電源電圧までとなるように設定される。また、図２に示す出力端子ＯＵＴ＋または出力端子ＯＵＴ−から出力される信号が第１のダイナミックコンパレータ１１の出力信号として出力されるように設定される。
【００２４】
第１のダイナミックコンパレータ１１は、ＮＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２から構成されるＮＭＯＳ差動入力段と、ＮＭＯＳトランジスタ１１３、ＮＭＯＳトランジスタ１１４、ＰＭＯＳトランジスタ１１６およびＰＭＯＳトランジスタ１１７から構成されるラッチ回路と、クロック信号端子ＣＬＫに入力されるクロック信号に同期してオンオフするスイッチとしてのＮＭＯＳトランジスタ１１５、ＰＭＯＳトランジスタ１１８およびＰＭＯＳトランジスタ１１９とを有する。
【００２５】
クロック信号がＨｉｇｈレベルの信号である場合、ＰＭＯＳトランジスタ１１８およびＰＭＯＳトランジスタ１１９がオンとなり、ＮＭＯＳトランジスタ１１５がオフとなる。この場合、電圧源ＶＤＤの電源電圧レベルが、出力端子ＯＵＴ＋および出力端子ＯＵＴ−から出力される。
【００２６】
クロック信号がＨｉｇｈレベルからＬｏｗレベルの信号に切り替わった場合、ＰＭＯＳトランジスタ１１８およびＰＭＯＳトランジスタ１１９がオフとなり、ＮＭＯＳトランジスタ１１５がオンとなる。この場合、出力端子ＯＵＴ＋および出力端子ＯＵＴ−からＮＭＯＳ差動入力段およびＮＭＯＳトランジスタ１１５を介してグランドＧＮＤ側へ電荷が移動して出力端子ＯＵＴ＋および出力端子ＯＵＴ−の電圧が低下する。
【００２７】
このとき、ＮＭＯＳ差動入力段に接続されている入力端子ＩＮ＋および入力端子ＩＮ−の電圧差に対応した電流能力差がＮＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２に生じる。その結果、出力端子ＯＵＴ＋および出力端子ＯＵＴ−の電圧低下速度に差が生じる。この電圧低下速度の差がラッチ回路によって検知されることにより、入力端子ＩＮ＋に入力された電圧と、入力端子ＩＮ−に入力された電圧との電圧比較が行われる。
【００２８】
このように、第１のダイナミックコンパレータ１１は、ＮＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行うように構成されている。
【００２９】
図３に示す第２のダイナミックコンパレータ１２は、第１のダイナミックコンパレータ１１と同様の比較動作を行う。第２のダイナミックコンパレータ１２の入力電圧範囲は、グランド電圧から（電源電圧−約１Ｖ）までとなるように設定される。また、図３に示す出力端子ＯＵＴ＋または出力端子ＯＵＴ−から出力される信号が第２のダイナミックコンパレータ１２の出力信号として出力されるように設定される。
【００３０】
第２のダイナミックコンパレータ１２は、ＰＭＯＳトランジスタ１２１およびＰＭＯＳトランジスタ１２２から構成されるＰＭＯＳ差動入力段と、ＰＭＯＳトランジスタ１２３、ＰＭＯＳトランジスタ１２４、ＮＭＯＳトランジスタ１２６およびＮＭＯＳトランジスタ１２７から構成されるラッチ回路と、クロック信号端子ＣＬＫに入力されるクロック信号に同期してオンオフするスイッチとしてのＰＭＯＳトランジスタ１２５、ＮＭＯＳトランジスタ１２８およびＮＭＯＳトランジスタ１２９とを有する。
【００３１】
クロック信号がＨｉｇｈレベルの信号である場合、ＮＭＯＳトランジスタ１２８およびＮＭＯＳトランジスタ１２９がオンとなり、ＰＭＯＳトランジスタ１２５がオフとなる。この場合、グランドＧＮＤのグランド電圧レベルが、出力端子ＯＵＴ＋および出力端子ＯＵＴ−から出力される。
【００３２】
クロック信号がＨｉｇｈレベルからＬｏｗレベルの信号に切り替わった場合、ＮＭＯＳトランジスタ１２８およびＮＭＯＳトランジスタ１２９がオフとなり、ＰＭＯＳトランジスタ１２５がオンとなる。この場合、電圧源ＶＤＤからＰＭＯＳ差動入力段およびＰＭＯＳトランジスタ１２５を介して出力端子ＯＵＴ＋および出力端子ＯＵＴ−に電荷が移動して出力端子ＯＵＴ＋および出力端子ＯＵＴ−の電圧が上昇する。
【００３３】
このとき、ＰＭＯＳ差動入力段に接続されている入力端子ＩＮ＋および入力端子ＩＮ−の電圧差に対応した電流能力差がＰＭＯＳトランジスタ１２１およびＰＭＯＳトランジスタ１２２に生じる。その結果、出力端子ＯＵＴ＋および出力端子ＯＵＴ−の電圧上昇速度に差が生じる。この電圧上昇速度の差がラッチ回路によって検知されることにより、入力端子ＩＮ＋に入力された電圧と、入力端子ＩＮ−に入力された電圧との電圧比較が行われる。
【００３４】
このように、第２のダイナミックコンパレータ１２は、ＰＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行うように構成されている。
【００３５】
出力信号選択回路１３は、電源電圧を分圧することで基準電圧を生成し、入力端子ＩＮ＋に入力された入力電圧と、生成した基準電圧とを比較する。また、出力信号選択回路１３は、その比較結果に従って、第１のダイナミックコンパレータ１１の出力信号および第２のダイナミックコンパレータ１２の出力信号のいずれかを選択し、選択した方の出力信号を出力する。
【００３６】
具体的には、出力信号選択回路１３は、電源電圧を分圧することで基準電圧を生成する抵抗を構成する抵抗１３３および抵抗１３４と、選択用コンパレータ１３１と、マルチプレクサ１３２とによって構成される。
【００３７】
抵抗１３３および抵抗１３４は、互いに直列に接続される。抵抗１３３の一端が電圧源ＶＤＤに接続され、他端が選択用コンパレータ１３１の非反転入力端子に接続される。抵抗１３４の一端が選択用コンパレータ１３１の非反転入力端子に接続され、他端がグランドＧＮＤに接続される。抵抗１３３および抵抗１３４は、電源電圧を分圧することで、基準電圧を生成する。
【００３８】
基準電圧は、第１のダイナミックコンパレータ１１のＮＭＯＳ差動入力段と、第２のダイナミックコンパレータ１２のＰＭＯＳ差動入力段がそれぞれ動作するように、適切に設定されている。このように基準電圧を適切に設定することで、出力信号選択回路１３は、入力電圧が基準電圧よりも高い場合には、第１のダイナミックコンパレータ１１の出力信号を選択し、入力電圧が基準電圧よりも低い場合には、第２のダイナミックコンパレータ１２の出力信号を選択する。
【００３９】
選択用コンパレータ１３１の反転入力端子には、入力端子ＩＮ＋に入力された入力電圧が入力される。選択用コンパレータ１３１は、入力端子ＩＮ＋に入力された入力電圧と、抵抗１３３および抵抗１３４によって生成された基準電圧とを比較し、その比較結果を出力する。具体的には、選択用コンパレータ１３１は、比較結果として、ＬｏｗレベルまたはＨｉｇｈレベルの信号を出力する。選択用コンパレータ１３１は、入力電圧が基準電圧よりも高い場合には、Ｌｏｗレベルの信号を出力し、入力電圧が基準電圧よりも低い場合には、Ｈｉｇｈレベルの信号を出力する。
【００４０】
マルチプレクサ１３２は、選択用コンパレータ１３１から出力される比較結果に従って、第１のダイナミックコンパレータ１１の出力信号および第２のダイナミックコンパレータ１２の出力信号のいずれかを選択し、選択した方の信号を出力端子ＯＵＴに出力する。マルチプレクサ１３２は、選択用コンパレータ１３１の出力信号がＬｏｗレベルの信号である場合には、第１のダイナミックコンパレータ１１の出力信号を選択し、選択用コンパレータ１３１の出力信号がＨｉｇｈレベルの信号である場合には、第２のダイナミックコンパレータ１２の出力信号を選択する。
【００４１】
このように、出力信号選択回路１３を用いて入力電圧範囲の異なる第１のダイナミックコンパレータ１１および第２のダイナミックコンパレータ１２を組み合わせることで、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータ１を構成することが可能となる。
【００４２】
クロック入力制御回路１４は、出力信号選択回路１３の比較結果に従って、第１のダイナミックコンパレータ１１および第２のダイナミックコンパレータ１２のそれぞれへ入力されるクロック信号を制御することで、出力信号選択回路１３によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止する。
【００４３】
具体的には、クロック入力制御回路１４は、ＯＲゲート１４１と、ＮＯＴゲート１４２と、ＯＲゲート１４３とによって構成される。
【００４４】
ＯＲゲート１４１は、クロック信号端子ＣＬＫに入力されるクロック信号と、選択用コンパレータ１３１の出力信号との論理和を演算し、演算結果を第１のダイナミックコンパレータ１１に出力する。例えば、クロック信号がＨｉｇｈレベルの信号であり、選択用コンパレータ１３１の出力信号がＬｏｗレベルの信号である場合、ＯＲゲート１４１は、Ｈｉｇｈレベルの信号を第１のダイナミックコンパレータ１１に出力する。
【００４５】
ＮＯＴゲート１４２は、選択用コンパレータ１３１の出力信号の論理否定を演算し、演算結果をＯＲゲート１４３に出力する。例えば、選択用コンパレータ１３１の出力信号がＬｏｗレベルの信号である場合、ＮＯＴゲート１４２は、Ｈｉｇｈレベルの信号をＯＲゲート１４３に出力する。
【００４６】
ＯＲゲート１４３は、クロック信号端子ＣＬＫに入力されるクロック信号と、ＮＯＴゲート１４２の出力信号との論理和を演算し、演算結果を第２のダイナミックコンパレータ１２に出力する。例えば、クロック信号がＬｏｗレベルの信号であり、ＮＯＴゲート１４２の出力信号がＨｉｇｈレベルの信号である場合、ＯＲゲート１４３は、Ｈｉｇｈレベルの信号を第２のダイナミックコンパレータ１２に出力する。
【００４７】
すなわち、クロック入力制御回路１４は、選択用コンパレータ１３１の出力信号がＬｏｗレベルの信号である場合には、第２のダイナミックコンパレータ１２へ入力するクロック信号のレベルをＨｉｇｈレベルに固定する。したがって、コンパレータ１の出力に影響を及ぼすことなく、出力信号選択回路１３によって出力信号が選択されない第２のダイナミックコンパレータ１２の動作を停止させることができる。
【００４８】
また、クロック入力制御回路１４は、選択用コンパレータ１３１の出力信号がＨｉｇｈレベルの信号である場合には、第１のダイナミックコンパレータ１１へ入力するクロック信号のレベルをＨｉｇｈレベルに固定する。したがって、コンパレータ１の出力に影響を及ぼすことなく、出力信号選択回路１３によって出力信号が選択されない第１のダイナミックコンパレータ１１の動作を停止させることができる。
【００４９】
このようにクロック入力制御回路１４を構成することで、入力端子ＩＮ＋に入力された入力電圧が基準電圧よりも高い場合には、第２のダイナミックコンパレータ１２の動作を停止させ、入力端子ＩＮ＋に入力された入力電圧が基準電圧よりも低い場合には、第１のダイナミックコンパレータ１１の動作を停止させることができる。したがって、出力信号選択回路１３によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止させることができ、その結果、コンパレータ１の動作に影響を与えることなく、消費電流の増加を抑制することが可能となる。
【００５０】
ここで、従来のダイナミックコンパレータでは、クロック信号の立ち上がりまたは立ち下がりエッジが入力されるタイミングで比較動作を行うように構成されているので、比較動作と同時に消費電流が増加する。また、従来のオペアンプ型のコンパレータでは、非動作時に消費電流を削減するために回路動作を止める必要がある。これに対して、本実施の形態１におけるコンパレータ１では、第１のダイナミックコンパレータ１１および第２のダイナミックコンパレータ１２のそれぞれへ入力されるクロック信号を制御することで消費電流を削減することができる。したがって、本実施の形態１におけるコンパレータ１では、オペアンプ型のコンパレータにおいて必要な復帰動作を必要とせず、動作速度が高速で消費電力を抑えることが可能となる。
【００５１】
なお、本実施の形態１では、出力信号選択回路１３が基準電圧を生成する構成例として、出力信号選択回路１３は、電源電圧を分圧することで基準電圧を生成する抵抗を有するように構成される場合を例示した。しかしながら、出力信号選択回路１３が基準電圧を生成する構成について、これに限定されず、基準電圧を生成可能であれば、どのように構成してもよい。
【００５２】
以上、本実施の形態１によれば、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較し、比較結果に従って、第１のダイナミックコンパレータの出力信号および第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力するように構成されている。
【００５３】
また、上記の構成において、その比較結果に従って、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータのそれぞれへ入力されるクロック信号を制御することで、選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するようにさらに構成されている。
【００５４】
これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータが実現可能となる。
【００５５】
実施の形態２．
本発明の実施の形態２では、先の実施の形態１の構成に対して、出力信号選択回路１３の構成が異なるコンパレータ１について説明する。なお、本実施の形態２では、先の実施の形態１と同様である点の説明を省略し、先の実施の形態１と異なる点を中心に説明する。
【００５６】
図４は、本発明の実施の形態２におけるコンパレータ１を示す構成図である。図４に示すコンパレータ１は、第１のダイナミックコンパレータ１１と、第２のダイナミックコンパレータ１２と、出力信号選択回路１３と、クロック入力制御回路１４とを備える。
【００５７】
出力信号選択回路１３は、選択用コンパレータ１３１と、マルチプレクサ１３２と、抵抗１３３と、抵抗１３４と、ＮＯＴゲート１３５と、ＮＭＯＳトランジスタ１３６と、抵抗１３７とによって構成される。
【００５８】
抵抗１３３、抵抗１３４および抵抗１３７は、直列に接続され、抵抗１３３が電圧源ＶＤＤに接続され、抵抗１３７がグランドＧＮＤに接続される。また、ＮＭＯＳトランジスタ１３６は、抵抗１３７に並列に接続される。
【００５９】
ＮＭＯＳトランジスタ１３６の動作状態がオンである場合には、抵抗１３３および抵抗１３４によって電源電圧が分圧されて基準電圧が生成される。一方、ＮＭＯＳトランジスタ１３６の動作状態がオフである場合には、抵抗１３３、抵抗１３４および抵抗１３７によって電源電圧が分圧されて基準電圧が生成される。
【００６０】
ＮＯＴゲート１３５は、選択用コンパレータ１３１の出力信号の論理否定を演算し、演算結果をＮＭＯＳトランジスタ１３６に出力する。選択用コンパレータ１３１の出力信号がＬｏｗレベルの信号である場合、ＮＯＴゲート１３５は、Ｈｉｇｈレベルの信号をＮＭＯＳトランジスタ１３６に出力する。この場合、ＮＭＯＳトランジスタ１３６の動作状態がオンとなる。
【００６１】
一方、選択用コンパレータ１３１の出力信号がＨｉｇｈレベルの信号である場合、ＮＯＴゲート１３５は、Ｌｏｗレベルの信号をＮＭＯＳトランジスタ１３６に出力する。この場合、ＮＭＯＳトランジスタ１３６の動作状態がオフとなる。
【００６２】
このように、出力信号選択回路１３は、選択用コンパレータ１３１から出力される比較結果に従って、基準電圧を生成する抵抗の抵抗値を切り替えることで、基準電圧を可変とするように構成されている。したがって、選択用コンパレータ１３１の出力信号によって選択用コンパレータ１３１の閾値にヒステリシスが生じるため、ノイズ等によるチャタリングを防止し、選択用コンパレータ１３１の比較動作の安定化が可能となる。
【００６３】
以上、本実施の形態２によれば、先の実施の形態１の構成に対して、出力信号選択回路は、選択用コンパレータから出力される比較結果に従って、抵抗の抵抗値を切り替えることで、基準電圧を可変とするように構成されている。これにより、先の実施の形態１と同様の効果が得られるとともに、さらに、ノイズ等によるチャタリングを防止し、選択用コンパレータの比較動作の安定化が可能となる。
【００６４】
実施の形態３．
本発明の実施の形態３では、先の実施の形態２の構成に対して、第１のプリアンプ１５および第２のプリアンプ１６をさらに備えたコンパレータ１について説明する。なお、本実施の形態３では、先の実施の形態１、２と同様である点の説明を省略し、先の実施の形態１、２と異なる点を中心に説明する。
【００６５】
図５は、本発明の実施の形態３におけるコンパレータ１を示す構成図である。図５に示すコンパレータ１は、第１のダイナミックコンパレータ１１と、第２のダイナミックコンパレータ１２と、出力信号選択回路１３と、クロック入力制御回路１４と、第１のプリアンプ１５と、第２のプリアンプ１６とを備える。
【００６６】
ここで、第１のダイナミックコンパレータ１１および第２のダイナミックコンパレータ１２のそれぞれでは、比較動作時において、コンパレータの内部ノードの電圧変化が入力電圧に伝わるキックバックノイズが発生し、その結果、比較動作に影響を与える可能性がある。
【００６７】
そこで、本実施の形態３におけるコンパレータ１は、第１のダイナミックコンパレータ１１の前段に第１のプリアンプ１５を設け、第２のダイナミックコンパレータ１２の前段に第２のプリアンプ１６を設けて構成されている。第１のプリアンプ１５および第２のプリアンプ１６としては、キックバックノイズによる影響を抑制し、比較動作の安定化を可能とする公知のプリアンプを用いればよい。
【００６８】
このように構成することで、第１のダイナミックコンパレータ１１および第２のダイナミックコンパレータ１２のそれぞれにおいて、キックバックノイズによる影響を抑制し、比較動作の安定化が可能となる。
【００６９】
なお、先の実施の形態１におけるコンパレータ１の構成に対して、第１のダイナミックコンパレータ１１の前段に第１のプリアンプ１５を設け、第２のダイナミックコンパレータ１２の前段に第２のプリアンプ１６を設けて構成しても、同様の効果が得られる。
【００７０】
以上、本実施の形態３によれば、先の実施の形態１、２の各構成に対して、第１のダイナミックコンパレータの前段に設けられた第１のプリアンプと、第２のダイナミックコンパレータの前段に設けられた第２のプリアンプと、をさらに備えて構成されている。これにより、先の実施の形態１、２と同様の効果が得られるとともに、さらに、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータのそれぞれにおいて、キックバックノイズによる影響を抑制し、比較動作の安定化が可能となる。
【００７１】
実施の形態４．
本発明の実施の形態４では、公知のＡＤ変換器を構成するコンパレータとして、先の実施の形態１〜３のいずれかのコンパレータ１を適用する場合について説明する。なお、本実施の形態４では、先の実施の形態１〜３と同様である点の説明を省略し、先の実施の形態１〜３と異なる点を中心に説明する。
【００７２】
図６は、本発明の実施の形態４におけるＡＤ変換器２を示す構成図である。図６に示すＡＤ変換器２は、サンプルホールド回路２２と、ＤＡ変換器２３と、コンパレータ１と、コンパレータ１へのクロック信号の入力、ＤＡ変換器２３の制御等を行う制御回路２１と、アナログ信号が入力される端子と、デジタル信号が出力される端子とを備える。
【００７３】
このように、公知のＡＤ変換器を構成するコンパレータとして、先の実施の形態１〜３のいずれかのコンパレータ１を適用することができる。
【００７４】
以上、本実施の形態４によれば、公知のＡＤ変換器を構成するコンパレータとして、先の実施の形態１〜３のいずれかのコンパレータを適用するように構成されている。これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータを備えたＡＤ変換器を実現することができる。また、公知のＡＤ変換器を構成するコンパレータとして、先の実施の形態１〜３のいずれかのコンパレータを適用することで、高速な変換動作を行い、かつ消費電力を削減したＡＤ変換器を実現することができる。
【００７５】
実施の形態５．
本発明の実施の形態５では、公知の半導体集積回路を構成するＡＤ変換器として、先の実施の形態４のＡＤ変換器２を適用する場合について説明する。なお、本実施の形態５では、先の実施の形態１〜４と同様である点の説明を省略し、先の実施の形態１〜４と異なる点を中心に説明する。
【００７６】
図７は、本発明の実施の形態５における半導体集積回路３を示す構成図である。図７に示す半導体集積回路３は、センサ４から入力されるセンサ信号を増幅する増幅回路３１と、増幅回路３１の出力をデジタル信号に変換するＡＤ変換器２と、ＡＤ変換器２の出力を信号処理するデジタル回路３２とを備える。
【００７７】
ここで、一般的に、センサ信号は微弱な信号であるため、増幅回路３１によってセンサ信号の振幅を増幅する必要がある。増幅回路３１の出力をデジタル信号に変換するＡＤ変換器としてＡＤ変換器２を用いることで、増幅回路３１によってセンサ信号を電源電圧まで増幅してもＡＤ変換することが可能となる。したがって、より増幅度の高い増幅回路を採用することができるため、センサ信号をより高精度に処理することができる。
【００７８】
このように、公知の半導体集積回路を構成するＡＤ変換器として、先の実施の形態１〜３のいずれかのコンパレータ１を備えたＡＤ変換器２を適用することができる。
【００７９】
以上、本実施の形態５によれば、公知の半導体集積回路を構成するＡＤ変換器として、先の実施の形態１〜３のいずれかのコンパレータを備えたＡＤ変換器を適用するように構成されている。これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータを備えた半導体集積回路を実現することができる。
【００８０】
実施の形態６．
本発明の実施の形態６では、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態５の半導体集積回路３を適用する場合について説明する。なお、本実施の形態６では、先の実施の形態１〜５と同様である点の説明を省略し、先の実施の形態１〜５と異なる点を中心に説明する。
【００８１】
図８は、本発明の実施の形態６における車両５を示す構成図である。図８に示す車両５は、車輪５１と、半導体集積回路３を有する回転検出装置５２とを備える。回転検出装置５２は、例えば車輪５１の回転軸など、車両５に搭載される回転機器の回転軸を検出する。
【００８２】
ここで、回転検出装置５２など、車載用の各種検出装置においては、低燃費の要求から、高精度かつ低消費電力で動作することが必要である。各種検出装置を構成する半導体集積回路として半導体集積回路３を用いることで、このような必要性が満たされる。
【００８３】
このように、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態１〜３のいずれかのコンパレータ１を備えた半導体集積回路３を適用することができる。
【００８４】
以上、本実施の形態６によれば、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態１〜３のいずれかのコンパレータを備えた半導体集積回路を適用するように構成されている。これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、高速かつ低消費電力で動作するコンパレータを備えた回転検出装置を実現することができる。
【００８５】
なお、本発明の実施例として実施の形態１〜６を説明したが、本発明は実施の形態１〜６の各構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、実施の形態１〜６の各構成を適宜組み合わせたり、各構成に一部変形を加えたり、各構成を一部省略したりすることが可能である。
【符号の説明】
【００８６】
１  コンパレータ、１１  第１のダイナミックコンパレータ、１１１〜１１５  ＮＭＯＳトランジスタ、１１６〜１１９  ＰＭＯＳトランジスタ、１２  第２のダイナミックコンパレータ、１２１〜１２５  ＰＭＯＳトランジスタ、１２６〜１２９  ＮＭＯＳトランジスタ、１３  出力信号選択回路、１３１  選択用コンパレータ、１３２  マルチプレクサ、１３３，１３４  抵抗、１３５  ＮＯＴゲート、１３６  ＮＭＯＳトランジスタ、１３７  抵抗、１４  クロック入力制御回路、１４１  ＯＲゲート、１４２  ＮＯＴゲート、１４３  ＯＲゲート、１５  第１のプリアンプ、１６  第２のプリアンプ、２  ＡＤ変換器、２１  制御回路、２２  サンプルホールド回路、２３  ＤＡ変換器、３  半導体集積回路、３１  増幅回路、３２  デジタル回路、４  センサ、５  車両、５１  車輪、５２  回転検出装置、２０１，２０２，２０５〜２０７  ＮＭＯＳトランジスタ、２０３，２０４，２０８  ＰＭＯＳトランジスタ、３０１，３０２，３０５〜３０７  ＰＭＯＳトランジスタ、３０３，３０４，３０８  ＮＭＯＳトランジスタ。
【図１】
2018129571.tif 000003
【図２】
2018129571.tif 000004
【図３】
2018129571.tif 000005
【図４】
2018129571.tif 000006
【図５】
2018129571.tif 000007
【図６】
2018129571.tif 000008
【図７】
2018129571.tif 000009
【図８】
2018129571.tif 000010
【図９】
2018129571.tif 000011
【図１０】
2018129571.tif 000012
【手続補正書】
【提出日】平成30年5月16日(2018.5.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明におけるコンパレータは、ＮＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第１のダイナミックコンパレータと、ＰＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第２のダイナミックコンパレータと、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較する選択用コンパレータを有し、選択用コンパレータの出力である比較結果に従って、第１のダイナミックコンパレータの出力信号および第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力する出力信号選択回路と、選択用コンパレータの出力に基づいて、第１のダイナミックコンパレータおよび第２のダイナミックコンパレータのそれぞれへ入力されるクロック信号を制御することで、出力信号選択回路によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するクロック入力制御回路と、を備えたものである。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＮＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第１のダイナミックコンパレータと、
ＰＭＯＳ差動入力段を有し、入力されるクロック信号に同期して比較動作を行う第２のダイナミックコンパレータと、
前記第１のダイナミックコンパレータおよび前記第２のダイナミックコンパレータに入力される入力電圧と、基準電圧とを比較する選択用コンパレータを有し、前記選択用コンパレータの出力である比較結果に従って、前記第１のダイナミックコンパレータの出力信号および前記第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力する出力信号選択回路と、
前記選択用コンパレータの前記出力に基づいて、前記第１のダイナミックコンパレータおよび前記第２のダイナミックコンパレータのそれぞれへ入力される前記クロック信号を制御することで、前記出力信号選択回路によって選択されない方の出力信号を出力するダイナミックコンパレータの動作を停止するクロック入力制御回路と、
を備えたコンパレータ。
【請求項２】
前記出力信号選択回路は、
電源電圧を分圧することで前記基準電圧を生成する抵抗と、
前記選択用コンパレータから出力される前記比較結果に従って、前記第１のダイナミックコンパレータの出力信号および前記第２のダイナミックコンパレータの出力信号のいずれかを選択し、選択した方の出力信号を出力するマルチプレクサと、
をさらに有する請求項１に記載のコンパレータ。
【請求項３】
前記出力信号選択回路は、前記選択用コンパレータから出力される前記比較結果に従って、前記抵抗の抵抗値を切り替えることで、前記基準電圧を可変とするように構成されている
請求項２に記載のコンパレータ。
【請求項４】
前記第１のダイナミックコンパレータの前段に設けられた第１のプリアンプと、
前記第２のダイナミックコンパレータの前段に設けられた第２のプリアンプと、
をさらに備えた請求項１から３のいずれか１項に記載のコンパレータ。
【請求項５】
請求項１から４のいずれか１項に記載のコンパレータを備えた
ＡＤ変換器。
【請求項６】
請求項５に記載のＡＤ変換器を備えた
半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路を備えた
回転検出装置。