(57)【要約】【課題】半導体装置の小型化を犠牲にすることなく、静電破壊耐量を向上する。【解決手段】抵抗素子Ｒを備える半導体装置において、この抵抗素子Ｒを構成要素とする寄生バイポーラトランジスタＱからなる静電保護素子を設ける。すなわち、半導体装置に専用の静電保護素子を設けるのではなく、半導体装置に設けられる抵抗素子Ｒを利用して、静電保護素子としての機能も実現する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記第１導電型とは反対の第２導電型のエピタキシャル層と、
前記エピタキシャル層に形成された前記第１導電型の抵抗領域と、
前記半導体基板と前記エピタキシャル層の境界に跨って形成され、かつ、前記エピタキシャル層よりも不純物濃度の高い前記第２導電型の埋込半導体領域と、
前記埋込半導体領域と接触し、かつ、前記エピタキシャル層の表面にまで達し、かつ、前記抵抗領域と電気的に接続され、かつ、前記エピタキシャル層よりも不純物濃度の高い前記第２導電型の第１半導体領域と、
前記埋込半導体領域と離間して形成され、かつ、前記半導体基板と接触する前記第１導電型の分離半導体領域と、
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、
抵抗素子としての機能と、
静電保護素子としての機能と、
を有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記抵抗素子は、前記抵抗領域から構成され、
前記静電保護素子は、
前記抵抗領域をエミッタとし、
前記エピタキシャル層および前記埋込半導体領域をベースとし、
前記半導体基板をコレクタとする、
寄生バイポーラトランジスタから構成される、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体装置は、さらに、
前記エピタキシャル層を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して、前記抵抗領域に達する第１プラグと、
前記層間絶縁膜を貫通して、前記第１半導体領域に達する第２プラグと、
前記層間絶縁膜上に形成され、かつ、前記第１プラグおよび前記第２プラグと電気的に接続された配線と、
を有する、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において、前記抵抗領域は、第１方向に延在し、
平面視において、前記第１半導体領域は、前記抵抗領域と並行して、前記第１方向に延在している、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
平面視において、前記抵抗領域と前記第１半導体領域とは、一直線状に配置されている、
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
平面視において、前記抵抗領域は、第１方向に延在し、
前記第１半導体領域は、
平面視において、前記第１方向に延在する第１部位と、
平面視において、前記第１部位と並行して、前記第１方向に延在する第２部位と、
を有し、
平面視において、前記抵抗領域は、前記第１半導体領域の前記第１部位と前記第１半導体領域の前記第２部位とによって挟まれている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
平面視において、前記分離半導体領域は、前記埋込半導体領域を囲む、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
断面視において、前記埋込半導体領域の一端部と前記分離半導体領域との間の第１距離と、前記埋込半導体領域の他端部と前記分離半導体領域との間の第２距離とは、互いに等しい、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
断面視において、前記埋込半導体領域の一端部と前記分離半導体領域との間の第１距離は、前記埋込半導体領域の他端部と前記分離半導体領域との間の第２距離よりも小さい、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
半導体装置は、
入力端子と、
前記入力端子と電気的に接続された入力トランジスタと、
を有し、
前記抵抗領域の一端部は、前記入力端子と電気的に接続され、
前記抵抗領域の他端部は、前記入力トランジスタと電気的に接続される、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記抵抗領域は、ローパスフィルタの構成要素としても機能する、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である、半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に形成されたエピタキシャル層と、
前記エピタキシャル層内に形成された半導体領域からなる抵抗素子と、
前記半導体領域を構成要素とするバイポーラトランジスタからなる静電保護素子と、
を備える、半導体装置であって、
前記半導体装置は、前記エピタキシャル層内に形成され、かつ、前記エピタキシャル層よりも不純物濃度が高く、かつ、前記抵抗素子と電気的に接続され、かつ、前記半導体領域とは逆導電型の高濃度半導体領域を有し、
前記バイポーラトランジスタは、
エミッタとして機能する前記抵抗素子と、
ベースとして機能する前記高濃度半導体領域と、
コレクタとして機能する前記半導体基板と、
から構成されている、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記半導体装置は、さらに、
平面視において前記高濃度半導体領域を囲み、かつ、前記半導体基板と電気的に接続され、かつ、前記半導体基板と同じ導電型である分離半導体領域を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、抵抗素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平７−２１１５１０号公報（特許文献１）には、高温時にリーク電流が発生しても、寄生バイポーラトランジスタが動作しない拡散抵抗を有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２１１５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置においては、静電気に起因する半導体装置の破壊を防止するために、静電破壊耐量が求められる。このことから、半導体装置では、静電破壊耐量を向上するために、静電保護素子を設けることが行なわれている。
【０００５】
ただし、半導体装置の本来の動作と関係のない専用の静電保護素子を設ける場合、半導体装置の小型化を阻害することになるため、半導体装置の小型化を犠牲にすることなく、半導体装置の静電破壊耐量を向上することが望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
抵抗素子を備える一実施の形態の半導体装置において、この抵抗素子を構成要素とする寄生バイポーラトランジスタからなる静電保護素子を設ける。すなわち、一実施の形態における半導体装置に専用の静電保護素子を設けるのではなく、半導体装置に設けられる抵抗素子を利用して、静電保護素子としての機能も実現する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の小型化を犠牲にすることなく、半導体装置の静電破壊耐量を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】関連技術における回路構成例を示す図である。
【図２】実施の形態における半導体素子を含む回路構成例を示す図である。
【図３】実施の形態における半導体素子の平面デバイス構造を示す平面図である。
【図４】図３のＡ−Ａ線で切断した断面図である。
【図５】図３のＢ−Ｂ線で切断した断面図である。
【図６】（ａ）は、図４に対応する模式図であり、（ｂ）は、Ｉ−Ｖカーブを示すグラフである。
【図７】（ａ）は、図４に対応する模式図であり、（ｂ）は、Ｉ−Ｖカーブを示すグラフである。
【図８】（ａ）は、図４に対応する模式図であり、（ｂ）は、Ｉ−Ｖカーブを示すグラフである。
【図９】（ａ）は、図４に対応する模式図であり、（ｂ）は、Ｉ−Ｖカーブを示すグラフである。
【図１０】（ａ）は、検討技術におけるデバイス構造を示す模式図であり、（ｂ）は、検討技術におけるＩ−Ｖカーブを示すグラフである。
【図１１】（ａ）および（ｂ）は、実施の形態における半導体装置の製造工程を示す断面図である。
【図１２】（ａ）は、図１１（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１１（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１３】（ａ）は、図１２（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１２（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１４】（ａ）は、図１３（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１３（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１５】（ａ）は、図１４（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１４（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１６】（ａ）は、図１５（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１５（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１７】（ａ）は、図１６（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１６（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１８】（ａ）は、図１７（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１７（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図１９】（ａ）は、図１８（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１８（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図２０】（ａ）は、図１９（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図１９（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図２１】（ａ）は、図２０（ａ）に続く半導体装置の製造工程を示す断面図であり、（ｂ）は、図２０（ｂ）に続く半導体装置の製造工程を示す断面図である。
【図２２】変形例１における半導体素子の平面デバイス構造を示す平面図である。
【図２３】図２２のＡ−Ａ線で切断した断面図である。
【図２４】変形例２における半導体素子の平面デバイス構造を示す平面図である。
【図２５】図２４のＡ−Ａ線で切断した断面図である。
【図２６】変形例３における半導体素子の断面デバイス構造を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
＜改善の検討＞
本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００１６】
図１は、関連技術における回路構成例を示す図である。図１において、例えば、関連技術における回路は、電源電位が供給される電源端子ＶＣＣと、基準電位（ＧＮＤ電位）が供給されるグランド端子ＧＮＤと、信号が入力される入力端子ＩＮとを有している。そして、図１に示すように、関連技術における回路では、電源端子ＶＣＣとグランド端子ＧＮＤとの間に入力トランジスタＴｒが電気的に接続されている。具体的に、例えば、入力トランジスタＴｒは、ＰＮＰバイポーラトランジスタから構成されており、入力トランジスタＴｒのエミッタは、電源端子ＶＣＣと電気的に接続され、かつ、入力トランジスタＴｒのコレクタは、グランド端子ＧＮＤと電気的に接続されている。一方、入力トランジスタＴｒのベースは、入力端子ＩＮと電気的に接続されている。
【００１７】
このとき、図１に示すように、関連技術においては、入力トランジスタＴｒのベースと入力端子ＩＮとの間に、抵抗素子Ｒと容量素子Ｃからなるローパスフィルタが接続されている。これにより、関連技術においては、入力端子ＩＮから入力される信号に含まれる高周波ノイズが、入力トランジスタＴｒのベースに入力されることを抑制できる。
【００１８】
さらに、関連技術においては、静電気によるサージ電荷が入力端子ＩＮに加わることによって、入力トランジスタＴｒが破壊されることを防止するために、静電保護素子として機能するダイオードＤが設けられている。具体的に、ダイオードＤのアノードは、入力端子ＩＮと電気的に接続され、かつ、ダイオードＤのカソードは、グランド端子ＧＮＤと電気的に接続されている。
【００１９】
これにより、例えば、入力端子ＩＮにプラスのサージ電荷が入った場合、入力端子ＩＮとグランド端子ＧＮＤとの間に接続されているダイオードＤには、逆方向電圧が印加されることなる。そして、この逆方向電圧がダイオードＤの降伏電圧を超えると、ダイオードＤに逆方向電流が流れて、入力端子ＩＮに入ったプラスのサージ電荷をグランド端子ＧＮＤに流れることになる。
【００２０】
ここで、ダイオードＤに逆方向電流が流れている場合、ダイオードＤの両端には、ほぼ一定の電圧が印加されることになる。このことから、たとえ、入力端子ＩＮにプラスのサージ電荷が入った場合であっても、ダイオードＤに逆方向電流が流れることによって、入力端子ＩＮとグランド端子ＧＮＤとの間には、ほぼ一定の電圧だけが印加されることになる。これにより、プラスのサージ電荷に起因する大きな電圧が入力トランジスタＴｒに印加されることが抑制される結果、入力トランジスタＴｒの静電破壊を防止できる。
【００２１】
このように関連技術においては、高周波ノイズを除去する機能を有するローパスフィルタと、サージ電荷に起因する静電破壊を防止する機能を有するダイオードＤとを設けることによって、関連技術における回路の信頼性を向上することができる。
【００２２】
ただし、関連技術においては、半導体装置に形成されている回路の本来の動作と関係のない専用の静電保護素子（ダイオードＤ）を設けている。この場合、半導体装置の小型化を阻害することになる。このことから、関連技術においては、半導体装置の小型化を犠牲にすることなく、半導体装置の静電破壊耐量を向上する観点から改善の余地が存在する。
【００２３】
そこで、本実施の形態では、半導体装置の小型化を犠牲にすることなく、半導体装置の静電破壊耐量を向上する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
【００２４】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、専用の静電保護素子を設けるのではなく、別の機能を有する他の半導体素子に静電保護素子の機能を付加する思想である。すなわち、本実施の形態における基本思想は、別の機能を有する半導体素子に静電保護素子としての機能も追加する思想である。これにより、本実施の形態における基本思想によれば、専用の静電保護素子を設ける必要がなくなるため、半導体装置の静電破壊耐量を向上しながらも、半導体装置の小型化を実現することができる。
【００２５】
特に、本実施の形態では、静電保護機能とは別の機能を有する抵抗素子に、静電保護機能を有する寄生バイポーラトランジスタを付加したデバイス構造を有する半導体素子を形成することによって、上述した基本思想を実現している。以下では、この基本思想を具現化した本実施の形態における半導体素子について説明する。
【００２６】
＜半導体素子の回路構成＞
図２は、本実施の形態における半導体素子を含む回路構成例を示す図である。図２に示すように、例えば、本実施の形態における回路は、電源電位が供給される電源端子ＶＣＣと、基準電位が供給されるグランド端子ＧＮＤと、信号が入力される入力端子ＩＮとを有している。そして、図２に示すように、本実施の形態における回路では、電源端子ＶＣＣとグランド端子ＧＮＤとの間に入力トランジスタＴｒが電気的に接続されている。具体的に、例えば、入力トランジスタＴｒは、ＰＮＰバイポーラトランジスタから構成されており、入力トランジスタＴｒのエミッタは、電源端子ＶＣＣと電気的に接続され、かつ、入力トランジスタＴｒのコレクタは、グランド端子ＧＮＤと電気的に接続されている。一方、入力トランジスタＴｒのベースは、入力端子ＩＮと電気的に接続されている。
【００２７】
このとき、図２に示すように、本実施の形態においては、入力トランジスタＴｒのベースと入力端子ＩＮとの間に、抵抗素子Ｒと容量素子Ｃからなるローパスフィルタが接続されている。これにより、本実施の形態においても、入力端子ＩＮから入力される信号に含まれる高周波ノイズが、入力トランジスタＴｒのベースに入力されることを抑制できる。
【００２８】
ここで、本実施の形態においては、静電保護機能とは別の機能を有する抵抗素子Ｒに、静電保護機能を有する寄生バイポーラトランジスタＱを付加したデバイス構造を有する半導体素子ＳＤ１が設けられている。すなわち、本実施の形態における半導体素子ＳＤ１は、ローパスフィルタを構成する抵抗素子Ｒとしての機能を有するとともに、静電保護素子として機能する寄生バイポーラトランジスタＱを含んでいる。これにより、本実施の形態によれば、専用の静電保護素子を設ける必要がなくなるため、半導体装置の静電破壊耐量を向上しながらも、半導体装置の小型化を実現することができる。
【００２９】
＜半導体素子の平面デバイス構造＞
次に、本実施の形態における半導体素子の平面デバイス構造について説明する。図３は、本実施の形態における半導体素子ＳＤ１の平面デバイス構造を示す平面図である。図３に示すように、本実施の形態における半導体素子ＳＤ１は、ｐ型半導体領域からなる分離半導体領域ＩＳＯで囲まれたエピタキシャル層ＥＰＩに形成されている。このエピタキシャル層ＥＰＩは、ｎ型半導体層から形成されており、このエピタキシャル層ＥＰＩ内にｎ型半導体領域からなる埋込半導体領域ＢＳＲが形成されている。そして、平面視において、埋込半導体領域ＢＳＲに内包されるように抵抗領域ＲＲとシンカー領域ＳＫＲとが形成されている。具体的に、抵抗領域ＲＲは、ｐ型半導体領域から形成されている一方、シンカー領域ＳＫＲは、ｎ型半導体領域から形成されている。抵抗領域ＲＲは、ｘ方向に延在するように形成されているとともに、シンカー領域ＳＫＲは、この抵抗領域ＲＲと離間しながら、ｘ方向に延在するように形成されている。すなわち、抵抗領域ＲＲとシンカー領域ＳＫＲは、互いにｙ方向に離間しながら、ｘ方向に並行して延在している。
【００３０】
そして、抵抗領域ＲＲの一端部ＥＤ１は、複数のプラグＰＬＧ１と電気的に接続されており、これらのプラグＰＬＧ１を介して、配線ＷＬ１と接続されている。一方、抵抗領域ＲＲの他端部ＥＤ２は、複数のプラグＰＬＧ２と電気的に接続されており、これらのプラグＰＬＧ２を介して、配線ＷＬ２と接続されている。また、シンカー領域ＳＫＲは、複数のプラグＰＬＧ３と電気的に接続されており、これらのプラグＰＬＧ３を介して、配線ＷＬ１と接続されている。したがって、抵抗領域ＲＲとシンカー領域ＳＫＲとは、配線ＷＬ１によって、互いに電気的に接続されていることになる。
【００３１】
ここで、配線ＷＬ１は、例えば、図２に示す入力端子ＩＮと電気的に接続されていることから、抵抗領域ＲＲの一端部は、入力端子ＩＮと電気的に接続されていることになる。そして、シンカー領域ＳＫＲも配線ＷＬ１と電気的に接続されていることから、シンカー領域ＳＫＲも入力端子ＩＮと電気的に接続されていることになる。
【００３２】
一方、配線ＷＬ２は、例えば、図２に示す容量素子Ｃおよび入力トランジスタＴｒのベースと電気的に接続されていることから、抵抗領域ＲＲの他端部は、配線ＷＬ２によって、入力トランジスタＴｒのベースと電気的に接続されていることになる。
【００３３】
＜半導体素子の断面デバイス構造＞
続いて、本実施の形態における半導体素子の断面デバイス構造について説明する。図４は、図３のＡ−Ａ線で切断した断面図である。図４に示すように、本実施の形態における半導体素子ＳＤ１は、ｐ型の半導体基板１Ｓを有し、この半導体基板１Ｓ上に、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されている。
【００３４】
そして、半導体基板１Ｓとエピタキシャル層ＥＰＩの境界に跨って、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域である埋込半導体領域ＢＳＲが形成されている。さらに、図４に示すように、埋込半導体領域ＢＳＲと離間しながら、半導体基板１Ｓと接触するｐ型半導体領域からなる分離半導体領域ＩＳＯが形成されている。この分離半導体領域ＩＳＯは、例えば、半導体基板１Ｓと接触するｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１上に形成されたｐ型半導体領域ＰＲ２と、ｐ型半導体領域ＰＲ２よりも不純物濃度の高いｐ型半導体領域ＰＲ３とから構成されている。
【００３５】
このように構成されている分離半導体領域ＩＳＯは、図４では示されていないが、図２に示すグランド端子ＧＮＤと電気的に接続されている。したがって、分離半導体領域ＩＳＯと接触している半導体基板１Ｓもグランド端子ＧＮＤと電気的に接続されていることになる。このことから、半導体基板１Ｓを分離半導体領域ＩＳＯと電気的に接続することにより、半導体基板１Ｓに安定したグランド電位を供給することが可能となる。すなわち、分離半導体領域ＩＳＯは、エピタキシャル層ＥＰＩに形成される他の半導体素子から半導体素子ＳＤ１を電気的に分離する機能を有するとともに、半導体基板１Ｓに安定したグランド電位を供給する機能を有していることになる。
【００３６】
次に、図４に示すように、エピタキシャル層ＥＰＩの表面には、例えば、選択酸化法により形成された酸化シリコン膜からなる分離絶縁膜（ＬＯＣＯＳ）ＬＳが形成されており、分離絶縁膜ＬＳで挟まれたエピタキシャル層ＥＰＩの表面に抵抗素子として機能する抵抗領域ＲＲが形成されている。この抵抗領域ＲＲは、例えば、ｐ型半導体領域から構成されている。そして、図４に示すように、埋込半導体領域ＢＳＲと接触し、かつ、エピタキシャル層ＥＰＩの表面にまで達し、かつ、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域からなるシンカー領域ＳＫＲが形成されている。このシンカー領域ＳＫＲは、例えば、埋込半導体領域ＢＳＲと接触するｎ型半導体領域ＮＲ１と、ｎ型半導体領域ＮＲ１よりも不純物濃度の高いｎ型半導体領域ＮＲ２とから構成されている。
【００３７】
続いて、図４に示すように、分離絶縁膜ＬＳ上には、部分的に窒化シリコン膜ＳＮＦが形成されており、この窒化シリコン膜ＳＮＦ上にポリシリコン膜ＰＦが形成されている。特に、シンカー領域ＳＫＲと平面的に重なる位置においては、分離絶縁膜ＬＳと窒化シリコン膜ＳＮＦを貫通する開口部ＯＰが形成されおり、この開口部ＯＰには、ポリシリコン膜ＰＦが埋め込まれている。すなわち、開口部ＯＰからは、シンカー領域ＳＫＲが露出しており、この露出するシンカー領域ＳＫＲと接触するように、開口部ＯＰ内にポリシリコン膜ＰＦが形成されている。
【００３８】
そして、図４に示すように、ポリシリコン膜ＰＦの表面および分離絶縁膜ＬＳの表面を覆うエピタキシャル層ＥＰＩの上方に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通して、ポリシリコン膜ＰＦに達するプラグＰＬＧ３が形成されている。さらに、層間絶縁膜ＩＬ上には、プラグＰＬＧ３と電気的に接続される配線ＷＬ１が形成されている。したがって、図４に示すように、埋込半導体領域ＢＳＲとシンカー領域ＳＫＲとポリシリコン膜ＰＦとプラグＰＬＧ３と配線ＷＬ１とは、電気的に接続されていることになる。
【００３９】
次に、図５は、図３のＢ−Ｂ線で切断した断面図である。図５に示すように、本実施の形態における半導体素子ＳＤ１は、半導体基板１Ｓと半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰＩとを有する。そして、エピタキシャル層ＥＰＩには、分離半導体領域ＩＳＯが形成されており、この分離半導体領域ＩＳＯで挟まれる位置に、埋込半導体領域ＢＳＲが形成されている。そして、エピタキシャル層ＥＰＩの表面には、分離絶縁膜ＬＳが形成されており、分離絶縁膜ＬＳで挟まれるエピタキシャル層ＥＰＩの表面に抵抗領域ＲＲが形成されている。さらに、エピタキシャル層ＥＰＩの上方には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通して、抵抗領域ＲＲに達するプラグＰＬＧ１およびプラグＰＬＧ２が形成されている。すなわち、抵抗領域ＲＲの一端部ＥＤ１と電気的に接続するプラグＰＬＧ１と、抵抗領域ＲＲの他端部ＥＤ２と電気的に接続するプラグＰＬＧ２とが、層間絶縁膜ＩＬに形成されている。そして、層間絶縁膜ＩＬ上には、プラグＰＬＧ１と電気的に接続される配線ＷＬ１と、プラグＰＬＧ２と電気的に接続される配線ＷＬ２とが形成されている。
【００４０】
以上のことから、例えば、図４に示すように、埋込半導体領域ＢＳＲとシンカー領域ＳＫＲとポリシリコン膜ＰＦとプラグＰＬＧ３と配線ＷＬ１とは、電気的に接続されており、かつ、例えば、図５に示すように、抵抗領域ＲＲの一端部ＥＤ１と配線ＷＬ１とは、電気的に接続されていることになる。したがって、抵抗領域ＲＲの一端部ＥＤ１と埋込半導体領域ＢＳＲとシンカー領域ＳＫＲとポリシリコン膜ＰＦとプラグＰＬＧ３と配線ＷＬ１とは、電気的に接続されていることになる。
【００４１】
なお、図４および図５に示すように、断面視において、埋込半導体領域ＢＳＲの一端部（左端部）ＥＤ１と左側の分離半導体領域ＩＳＯとの間の距離（第１距離）と、埋込半導体領域ＢＳＲの他端部（右端部）ＥＤ２と右側の分離半導体領域ＩＳＯとの間の距離（第２距離）とは、互いに等しくなっている。
【００４２】
このように構成されている半導体素子ＳＤ１は、抵抗素子としての機能と、静電保護素子としての機能とを有する。具体的に、本実施の形態における半導体素子ＳＤ１において、抵抗素子は、抵抗領域ＲＲから構成される一方、静電保護素子は、抵抗領域ＲＲをエミッタとし、エピタキシャル層ＥＰＩおよび埋込半導体領域ＢＳＲをベースとし、半導体基板１Ｓをコレクタとする寄生バイポーラトランジスタから構成される。
【００４３】
つまり、例えば、図４に示すように、本実施の形態における半導体素子ＳＤ１は、半導体基板１Ｓと、半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰＩと、エピタキシャル層ＥＰＩ内に形成された抵抗領域ＲＲ（抵抗素子）と、抵抗領域ＲＲを構成要素とするバイポーラトランジスタからなる静電保護素子とを備える。
【００４４】
このとき、本実施の形態における半導体素子ＳＤ１は、エピタキシャル層ＥＰＩ内に形成され、かつ、エピタキシャル層ＥＰＩよりも不純物濃度が高く、かつ、抵抗領域ＲＲと電気的に接続され、かつ、抵抗領域ＲＲとは逆導電型の埋込半導体領域ＢＳＲを有する。
【００４５】
そして、静電保護素子となるバイポーラトランジスタは、エミッタとして機能する抵抗領域ＲＲと、ベースとして機能する埋込半導体領域と、コレクタとして機能する半導体基板１Ｓとから構成されている。
【００４６】
ここで、本実施の形態における半導体素子ＳＤ１は、例えば、図４に示すように、平面視において埋込半導体領域ＢＳＲを囲み、かつ、半導体基板１Ｓと電気的に接続され、かつ、半導体基板１Ｓと同じ導電型である分離半導体領域ＩＳＯを有する。
【００４７】
＜具体的な設計数値例＞
次に、具体的な設計数値例について説明する。図４において、抵抗領域ＲＲは、ｐ型半導体領域から構成され、例えば、抵抗領域ＲＲの不純物濃度は、約1×１０１９（ａｔｏｍｓ／ｃｍ３）となっているが、これに限らず、１×１０１７（ａｔｏｍｓ／ｃｍ３）〜１×１０２１（ａｔｏｍｓ／ｃｍ３）の範囲であってもよい。
【００４８】
エピタキシャル層ＥＰＩは、ｎ型半導体層から構成されている。このエピタキシャル層ＥＰＩの厚さは、例えば、１０μｍであり、エピタキシャル層ＥＰＩの不純物濃度は、例えば、約１×１０１５（ａｔｏｍｓ／ｃｍ３）である。ただし、これに限らず、エピタキシャル層ＥＰＩの厚さは、５μｍ〜１８μｍであってもよく、エピタキシャル層ＥＰＩの不純物濃度は、１×１０１４（ａｔｏｍｓ／ｃｍ３）〜１×１０１７（ａｔｏｍｓ／ｃｍ３）の範囲であってもよい。
【００４９】
シンカー領域ＳＫＲは、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とから構成され、ｎ型半導体領域ＮＲ１の不純物濃度は、例えば、５×１０１６（ａｔｏｍｓ／ｃｍ３）であり、ｎ型半導体領域ＮＲ２の不純物濃度は、例えば、１×１０２０（ａｔｏｍｓ／ｃｍ３）である。ただし、これに限らず、ｎ型半導体領域ＮＲ１の不純物濃度は、例えば、５×１０１５（ａｔｏｍｓ／ｃｍ３）であってもよく、ｎ型半導体領域ＮＲ２の不純物濃度は、例えば、１×１０２１（ａｔｏｍｓ／ｃｍ３）であってもよい。なお、シンカー領域ＳＫＲの不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度の１０倍以上であることが望ましい。
【００５０】
埋込半導体領域ＢＳＲは、ｎ型半導体領域から構成され、例えば、埋込半導体領域ＢＳＲの不純物濃度は、約２×１０１８（ａｔｏｍｓ／ｃｍ３）であるが、これに限らず、埋込半導体領域ＢＳＲの不純物濃度は、約１×１０２０（ａｔｏｍｓ／ｃｍ３）であってもよい。
【００５１】
分離半導体領域ＩＳＯは、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とから構成されている。ｐ型半導体領域ＰＲ１の不純物濃度は、例えば、約５×１０１７（ａｔｏｍｓ／ｃｍ３）であるが、これに限らず、ｐ型半導体領域ＰＲ１の不純物濃度は、約１×１０２０（ａｔｏｍｓ／ｃｍ３）であってもよい。また、ｐ型半導体領域ＰＲ２の不純物濃度およびｐ型半導体領域ＰＲ３の不純物濃度は、例えば、約１×１０１９（ａｔｏｍｓ／ｃｍ３）であるが、これに限らず、ｐ型半導体領域ＰＲ２の不純物濃度およびｐ型半導体領域ＰＲ３の不純物濃度は、約１×１０２０（ａｔｏｍｓ／ｃｍ３）であってもよい。この分離半導体領域ＩＳＯは、抵抗領域ＲＲからなる抵抗素子を他の半導体素子と分離する機能と、半導体基板１Ｓの電位を固定する機能とを有している。図４では、図示していないが、分離半導体領域ＩＳＯは、プラグを介して配線と電気的に接続されており、最終的に、図２に示すグランド端子ＧＮＤと電気的に接続されている。
【００５２】
図４において、シンカー領域ＳＫＲは、ポリシリコン膜ＰＦおよびプラグＰＬＧ３を介して配線ＷＬ１と接続されている。一方、図５において、抵抗領域ＲＲの一端部（左端部）ＥＤ１は、プラグＰＬＧ１を介して配線ＷＬ１と電気的に接続され、かつ、抵抗領域ＲＲの他端部（右端部）ＥＤ２は、プラグＰＬＧ２を介して配線ＷＬ２と電気的に接続されている。そして、配線ＷＬ１は、図２に示す入力端子ＩＮと電気的に接続される一方、配線ＷＬ２は、図２に示す入力トランジスタＴｒのベースと電気的に接続されている。
【００５３】
ここで、プラグＰＬＧ１〜ＰＬＧ３は、例えば、タングステンプラグから構成されるが、これに限らず、アルミニウムプラグから構成してもよい。また、配線ＷＬ１および配線ＷＬ２は、例えば、アルミニウム配線から構成されている。
【００５４】
図４および図５において、埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間の距離は、約１μｍとなっている。この埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間の逆接合耐圧が一番低くなっており、埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間に５０Ｖの電位差が生じると、埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間にリーク電流が流れ始める。なお、埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間の距離は、０μｍ〜２０μｍの範囲でもよい。ただし、図２に示す入力端子ＩＮにプラスのサージ電荷が入ったときに、埋込半導体領域ＢＳＲとｐ型半導体領域ＰＲ１との間で初めに降伏するような距離に設計することが望ましく、その逆接合耐圧は、製品仕様の最大電圧以上で、図２に示す入力トランジスタＴＩｒの破壊電圧未満である必要がある。
【００５５】
＜半導体素子の動作＞
本実施の形態における半導体素子ＳＤ１は、上記のように構成されており、以下に、静電保護素子となる寄生バイポーラトランジスタの動作について説明する。特に、図２に示す入力端子ＩＮにプラスのサージ電荷が入った場合における半導体素子ＳＤ１の動作について説明することにする。この動作の説明は、段階的にサージ電荷を増加していった場合において、図４に対応する模式図とＩ−Ｖカーブを使用して行なわれる。
【００５６】
図６（ａ）は、図４に対応する模式図であり、図６（ｂ）は、Ｉ−Ｖカーブを示すグラフである。図６（ｂ）において、Ｉ−Ｖカーブの横軸は、サージ電荷が図２に示す入力端子ＩＮに入った場合に、図３および図５に示す抵抗領域ＲＲの一端部ＥＤ１に印加される電圧を示している。一方、Ｉ−Ｖカーブの縦軸は、抵抗領域ＲＲの一端部ＥＤ１に流れる電流を示している。この電流が大きいほど、多くのサージ電荷を図２に示すグランド端子ＧＮＤに受け流すことができることを示しており、静電破壊耐量が高いことになる。
【００５７】
まず、図６（ａ）は、図２に示す入力端子ＩＮに入ったサージ電荷により、抵抗領域ＲＲの一端部ＥＤ１に４０Ｖの電位が印加された場合の説明図である。図６（ａ）に示すように、図２に示すグランド端子ＧＮＤと電気的に接続されている分離半導体領域ＩＳＯと半導体基板１Ｓには、０Ｖの基準電位が印加されている。一方、図２に示す入力端子ＩＮと電気的に接続されている抵抗領域ＲＲとシンカー領域ＳＫＲと埋込半導体領域ＢＳＲとエピタキシャル層ＥＰＩには、４０Ｖの電位が印加されている。この状態は、図６（ｂ）に示すＩ−Ｖカーブのポイント（１）に対応しており、抵抗領域ＲＲの一端部ＥＤ１には電流は流れていない。つまり、４０Ｖの電位は、製品仕様上、通常動作で印加される範囲内の電位であり、図２に示す入力端子ＩＮに入ったサージ電荷による静電破壊は生じないレベルである。このことから、サージ電荷をグランド端子ＧＮＤに受け流すために抵抗領域ＲＲの一端部ＥＤ１からグランド端子ＧＮＤへ流れる電流は発生していない。
【００５８】
次に、図７（ａ）は、図４に対応する模式図であり、図７（ｂ）は、Ｉ−Ｖカーブを示すグラフである。特に、図７（ａ）は、図２に示す入力端子ＩＮに入ったサージ電荷により、抵抗領域ＲＲの一端部ＥＤ１に５０Ｖの電位が印加された場合の説明図である。図７（ａ）に示すように、抵抗領域ＲＲの一端部ＥＤ１は、５０Ｖの電位に固定されている。一方、本実施の形態における半導体素子ＳＤ１では、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間に５０Ｖの逆バイアスが印加される結果、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間にリーク電流が流れ始める。したがって、図７（ａ）に示すように、エピタキシャル層ＥＰＩとシンカー領域ＳＫＲと埋込半導体領域ＢＳＲでは、リーク電流が流れるために。オームの法則に従った電位ドロップが発生する。これにより、例えば、図７（ａ）に示すように、エピタキシャル層ＥＰＩの電位は、約４９．７Ｖとなり、埋込半導体領域ＢＳＲの電位は、４９．５Ｖとなる。このように、図７（ａ）に示す状態では、抵抗領域ＲＲの一端部ＥＤ１は、５０Ｖの電位に固定されているが、抵抗領域ＲＲに接するエピタキシャル層ＥＰＩの電位は、抵抗領域ＲＲの一端部ＥＤ１よりも低い電位となる。この結果、抵抗領域ＲＲの一端部ＥＤ１とエピタキシャル層ＥＰＩとの間のｐｎ接合には順バイアスが印加されることになるが、この順バイアス（０．３Ｖ）は、ｐｎ接合のビルトインポテンシャル（０．７Ｖ）よりも小さいため、抵抗領域ＲＲの一端部ＥＤ１からエピタキシャル層ＥＰＩへの電流は流れない。この図７（ａ）に示す状態は、図７（ｂ）に示すＩ−Ｖカーブのポイント（２）に対応している。
【００５９】
続いて、図８（ａ）は、図４に対応する模式図であり、図８（ｂ）は、Ｉ−Ｖカーブを示すグラフである。特に、図８（ａ）は、図２に示す入力端子ＩＮに入ったサージ電荷により、抵抗領域ＲＲの一端部ＥＤ１に１１０Ｖの電位が印加された場合の説明図である。図８（ａ）に示すように、抵抗領域ＲＲの一端部ＥＤ１は、１１０Ｖの電位に固定されている。一方、本実施の形態における半導体素子ＳＤ１では、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間に１１０Ｖの逆バイアスが印加される結果、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間に流れるリーク電流が増加する。この結果、図８（ａ）に示すように、エピタキシャル層ＥＰＩとシンカー領域ＳＫＲと埋込半導体領域ＢＳＲでは、リーク電流が増加するために。オームの法則に従った電位ドロップが大きくなる。これにより、例えば、図８（ａ）に示すように、エピタキシャル層ＥＰＩの電位は、約１０９．３Ｖとなり、埋込半導体領域ＢＳＲの電位は、１０９Ｖとなる。このように、図８（ａ）に示す状態では、抵抗領域ＲＲの一端部ＥＤ１は、１１０Ｖの電位に固定されているが、抵抗領域ＲＲに接するエピタキシャル層ＥＰＩの電位は、抵抗領域ＲＲの一端部ＥＤ１よりもかなり低い電位となる。この結果、抵抗領域ＲＲの一端部ＥＤ１とエピタキシャル層ＥＰＩとの間のｐｎ接合には順バイアスが印加されることになり、この順バイアス（０．７Ｖ）は、ｐｎ接合のビルトインポテンシャル（０．７Ｖ）に達することになり、抵抗領域ＲＲの一端部ＥＤ１からエピタキシャル層ＥＰＩへ電流が流れ始める。つまり、図８（ａ）に示す状態では、抵抗領域ＲＲをエミッタとし、かつ、エピタキシャル層ＥＰＩをベースとし、半導体基板１Ｓをコレクタとする寄生バイポーラトランジスタ（ＰＮＰバイポーラトランジスタ）において、エミッタからベースに向かって電流が流れ始める。この図８（ａ）に示す状態は、図８（ｂ）に示すＩ−Ｖカーブのポイント（３）に対応しており、寄生バイポーラトランジスタが動作し始める直前のポイントに対応する。
【００６０】
その後、図９（ａ）は、図４に対応する模式図であり、図９（ｂ）は、Ｉ−Ｖカーブを示すグラフである。特に、図９（ａ）は、図２に示す入力端子ＩＮに入ったサージ電荷により、抵抗領域ＲＲの一端部ＥＤ１に１１０Ｖの電位が印加された場合において、寄生バイポーラトランジスタがオン動作する状態を示す説明図である。図９（ａ）に示すように、抵抗領域ＲＲをエミッタとし、かつ、エピタキシャル層ＥＰＩをベースとし、半導体基板１Ｓをコレクタとする寄生バイポーラトランジスタ（ＰＮＰバイポーラトランジスタ）において、エミッタからベースに向かって電流が流れる結果、寄生バイポーラトランジスタがオン動作する。これにより、抵抗領域ＲＲの一端部ＥＤ１から、エピタキシャル層ＥＰＩおよび埋込半導体領域ＢＳＲを介して、半導体基板１Ｓに大電流が流れる。この図９（ａ）に示す状態は、図９（ｂ）に示すＩ−Ｖカーブの範囲（４）に対応する。図９（ｂ）に示すように、寄生バイポーラトランジスタがオン動作することにより、抵抗領域ＲＲの一端部ＥＤ１（エミッタ）から半導体基板１Ｓ（コレクタ）に向かって大電流が流れる。この結果、図２に示す入力端子ＩＮに入ったサージ電荷がグランド端子ＧＮＤに受け流されるため、抵抗領域ＲＲの一端部ＥＤ１に印加される電位は低下することになる。そして、図９（ｂ）に示すポイント（５）は、大電流によって、本実施の形態における半導体素子ＳＤ１が熱破壊した結果、これ以上の電流を流すことができなくなったポイントを示しており、この電流値が本実施の形態における半導体素子ＳＤ１の静電破壊耐量を示している。
【００６１】
以上のようにして、本実施の形態における半導体素子ＳＤ１によれば、図２に示す入力端子ＩＮに入ったサージ電荷が所定の電荷量に達すると、寄生バイポーラトランジスタがオン動作することにより、サージ電荷をグランド端子ＧＮＤに流すことができる。すなわち、本実施の形態における半導体素子ＳＤ１によれば、半導体素子ＳＤ１に設けられている寄生バイポーラトランジスタがオン動作することによって、サージ電荷に起因する入力端子ＩＮの電位の上昇が、入力端子ＩＮに接続されている入力トランジスタＴｒの破壊電圧に達する前に抑制される結果、サージ電荷に起因する入力トランジスタＴｒの破壊を効果的に抑制することができる。
【００６２】
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、専用の静電保護素子を設けるのではなく、別の機能を有する他の半導体素子に静電保護素子の機能を付加する点にある。すなわち、本実施の形態では、別の機能を有する半導体素子に静電保護素子としての機能も追加する。これにより、本実施の形態における第１特徴点によれば、専用の静電保護素子を設ける必要がなくなるため、半導体装置の静電破壊耐量を向上しながらも、半導体装置の小型化を実現することができる。
【００６３】
特に、本実施の形態では、例えば、図２に示すように、静電保護機能とは別の機能を有する抵抗素子Ｒに、静電保護機能を有する寄生バイポーラトランジスタＱを付加したデバイス構造を有する半導体素子ＳＤ１を形成している。具体的に、本実施の形態では、図４に示すように、抵抗素子として機能する抵抗領域ＲＲを有するデバイス構造に、静電保護素子として機能する寄生バイポーラトランジスタのデバイス構造を付加している。つまり、図４に示す半導体素子ＳＤ１のデバイス構造において、抵抗領域ＲＲをエミッタとし、エピタキシャル層ＥＰＩおよび埋込半導体領域ＢＳＲをベースとし、半導体基板１ＳをコレクタとするＰＮＰバイポーラトランジスタによって、寄生バイポーラトランジスタが形成されている。そして、本実施の形態では、この寄生バイポーラトランジスタが静電保護素子として機能するように、寄生バイポーラトランジスタのデバイス構造に工夫を施しており、この工夫点が本実施の形態における第２特徴点である。
【００６４】
すなわち、本実施の形態における第２特徴点は、例えば、図４に示すように、埋込半導体領域ＢＳＲと接触し、かつ、エピタキシャル層ＥＰＩの表面にまで達し、かつ、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域からなるシンカー領域ＳＫＲを形成している点にある。つまり、本実施の形態における第２特徴点は、エピタキシャル層ＥＰＩ内に、ｎ型半導体領域ＮＲ２を含むシンカー領域ＳＫＲを形成している点にある。
【００６５】
これにより、上述した＜半導体素子の動作＞の欄で説明したように、本実施の形態における半導体素子ＳＤ１によれば、図２に示す入力端子ＩＮに入ったサージ電荷が所定の電荷量に達した場合に、寄生バイポーラトランジスタをオン動作させることによって、サージ電荷をグランド端子ＧＮＤに流すことができる。すなわち、本実施の形態における半導体素子ＳＤ１によれば、半導体素子ＳＤ１に設けられている寄生バイポーラトランジスタがオン動作することによって、サージ電荷に起因する入力端子ＩＮの電位の上昇が、入力端子ＩＮに接続されている入力トランジスタＴｒの破壊電圧に達する前に抑制される結果、サージ電荷に起因する入力トランジスタＴｒの破壊を効果的に抑制することができる。
【００６６】
特に、本実施の形態では、リーク電流経路（図７におけるシンカー領域ＳＫＲ→埋込半導体領域ＢＳＲ→分離半導体領域ＩＳＯの電流経路）に、ｎ型半導体領域ＮＲ２を含むシンカー領域ＳＫＲを設けている（第２特徴点）。このため、本実施の形態によれば、シンカー領域ＳＫＲを設けないデバイス構造に比べて、寄生バイポーラトランジスタを安定的に動作させることができる。以下に、この点について説明する。
【００６７】
図１０は、ｎ型半導体領域ＮＲ２を含むシンカー領域ＳＫＲが形成されていない検討技術を示す図である。特に、図１０（ａ）は、検討技術におけるデバイス構造を示す模式図であり、図１０（ｂ）は、検討技術におけるＩ−Ｖカーブを示すグラフである。
【００６８】
まず、図１０（ａ）に示す検討技術おいて、シンカー領域ＳＫＲが形成されていない場合を考える。この場合、サージ電荷によって、突発的な電位変動が生じると、ｐｎ接合に逆バイアスが加わることになり、この逆バイアスに起因するｐｎ接合の降伏は、図１０（ａ）に示す埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の局所的な深い領域で生じる。ただし、検討技術では、降伏が生じた後、降伏によるリーク電流が増加するにしたがって、図１０（ａ）の矢印の経路に示すように、ｎ型半導体領域ＮＲ２→エピタキシャル層ＥＰＩの表面→分離半導体領域ＩＳＯの電流経路でリーク電流が流れるようになる。このように、エピタキシャル層ＥＰＩの表面がリーク電流の電流経路となると、小さな電流でもエピタキシャル層ＥＰＩの表面に「ミミズ」の這ったような「電流焼け跡」が形成されてしまい、この「電流焼け跡」に沿って、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間にショート不良が発生する。すなわち、検討技術では、リーク電流がエピタキシャル層ＥＰＩの表面を流れる結果、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成され、この「電流焼け跡」によって、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとが電気的に導通してしまうのである。
【００６９】
これに対し、例えば、図４に示す本実施の形態における半導体素子ＳＤ１のデバイス構造では、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲが形成されている。この場合、図７に示すように、サージ電荷に起因するｐｎ接合の降伏は、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の局所的な深い領域で生じる。その後、本実施の形態では、エピタキシャル層ＥＰＩよりも不純物濃度の高いシンカー領域ＳＫＲが形成されているため、リーク電流が増加しても、リーク電流は、抵抗の高いエピタキシャル層ＥＰＩの表面を流れるのではなく、抵抗の低いシンカー領域ＳＫＲに流れ込む。すなわち、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを形成するという本実施の形態における第２特徴点を採用すると、エピタキシャル層ＥＰＩの表面がリーク電流の電流経路とならないのである。この結果、本実施の形態における半導体素子ＳＤ１によれば、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成されることを回避することができ、これによって、「電流焼け跡」に起因するエピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間の導通不良を防止できることになる。したがって、本実施の形態における半導体素子ＳＤ１によれば、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲが形成されていることから、大きなリーク電流を流すことができる結果、「電流焼け跡」を形成することなく、寄生バイポーラトランジスタを動作させることができるのである。
【００７０】
このように、本実施の形態によれば、検討技術と比較して、ｐｎ接合の降伏後のリーク電流経路を安定的に、埋込半導体領域ＩＳＯと分離半導体領域ＩＳＯとの間の局所的な深い位置に保つことができるのは、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを設けるからである。すなわち、本実施の形態では、不純物濃度が高く、抵抗値の低いシンカー領域ＳＫＲを設けることによって、埋込半導体領域ＢＳＲの電位が安定的に固定される結果、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく保つことができるからである。つまり、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲによって、シンカー領域ＳＫＲを流れるリーク電流経路の抵抗値が低下する。この結果、埋込半導体領域ＢＳＲの電位が、電圧降下の影響を受けにくくなり、埋込半導体領域ＩＳＯと分離半導体領域ＩＳＯとの間の電位差を安定的に維持できることになり、これによって、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく維持することができるのである。
【００７１】
これに対し、シンカー領域ＳＫＲが設けられていない検討技術においては、例えば、図１０（ａ）に示すｎ型半導体領域ＮＲ２と埋込半導体領域ＢＳＲとの間には、不純物濃度が低く、抵抗値の高いエピタキシャル層ＥＰＩしか存在しない。このため、リーク電流が増加すると、エピタキシャル層ＥＰＩによる電圧降下が大きくなる結果、埋込半導体領域ＢＳＲの電位が、電圧降下の影響を大きく受けることになり、埋込半導体領域ＩＳＯと分離半導体領域ＩＳＯとの間の電位差が小さくなる。このことは、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく維持することが困難になることを意味する。これにより、検討技術においては、リーク電流が増加すると、埋込半導体領域ＩＳＯと分離半導体領域ＩＳＯとの間の局所的な深い領域ではなく、図１０（ａ）の矢印で示すリーク電流経路の方が、降伏しやすくなるため、この矢印の経路に沿ってリーク電流が流れるようになる。この結果、エピタキシャル層ＥＰＩの表面に「ミミズ」の這ったような「電流焼け跡」が形成されてしまい、この「電流焼け跡」に沿って、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間のショート不良が発生する。すなわち、検討技術では、リーク電流がエピタキシャル層ＥＰＩの表面を流れる結果、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成され、この「電流焼け跡」によって、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとが電気的に導通してしまうのである。
【００７２】
図１０（ｂ）は、検討技術におけるＩ−Ｖカーブを示すグラフである。図１０（ｂ）に示すポイント（６）において、急激に電流が増加して、電圧が低下していることがわかる。これは、上述したように、検討技術においては、リーク電流がエピタキシャル層ＥＰＩの表面に沿ってリーク電流が流れる結果、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成されてしまい、これによって、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとが導通してしまったことによるものである。つまり、検討技術においては、寄生バイポーラトランジスタがオン動作する前に、「電流焼け跡」によって、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間にショート不良が発生してしまうのである。したがって、検討技術においては、ポイント（６）に示す電流値がサージ電荷を受け流す能力を示しており、この電流値は、本実施の形態におけるサージ電荷を受け流す能力（図９（ｂ）のポイント（５））の１／１０程度しかないことがわかる。
【００７３】
このことから、サージ電荷を受け流す能力を向上させるためには、寄生バイポーラトランジスタを安定的にオン動作させることが重要であることがわかる。この点において、実施の形態における半導体素子ＳＤ１では、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを形成しているため、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成されることなく、寄生バイポーラトランジスタをオン動作させることができる。したがって、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを形成するという本実施の形態における第２特徴点によれば、サージ電荷を受け流す機能を有する寄生バイポーラトランジスタが安定的にオン動作する。このことから、本実施の形態によれば、サージ電荷に起因する入力端子ＩＮの電位の上昇が、入力端子ＩＮに接続されている入力トランジスタＴｒの破壊電圧に達する前に抑制される結果、サージ電荷に起因する入力トランジスタＴｒの破壊を効果的に抑制することができるのである。
【００７４】
＜半導体装置の製造方法＞
次に、本実施の形態における半導体素子ＳＤ１を含む半導体装置の製造方法について、図面を参照しながら説明する。
【００７５】
図１１（ａ）は、図４に対応する半導体装置の製造工程を示す断面図であり、図１１（ｂ）は、図５に対応する半導体装置の製造工程を示す断面図である。まず、図１１（ａ）および図１１（ｂ）に示すように、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体基板１Ｓを用意する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓの表面に、ｎ型半導体領域からなる埋込半導体領域ＢＳＲと、ｐ型半導体領域ＰＲ１とを形成する。そして、エピタキシャル成長法を使用することにより、半導体基板１Ｓ上にｎ型半導体層からなるエピタキシャル層ＥＰＩを形成する。このときの熱処理によって、図１１（ａ）および図１１（ｂ）に示すように、埋込半導体領域ＢＳＲおよびｐ型半導体領域ＰＲ１は、半導体基板１Ｓとエピタキシャル層ＥＰＩに跨って形成されることになる。その後、例えば、熱酸化法を使用することにより、エピタキシャル層ＥＰＩの表面に酸化シリコン膜ＯＸＦを形成する。
【００７６】
次に、図１２（ａ）は、図１１（ａ）に続く半導体装置の製造工程を示す断面図であり、図１２（ｂ）は、図１１（ｂ）に続く半導体装置の製造工程を示す断面図である。図１２（ａ）および図１２（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、エピタキシャル層ＥＰＩの表面にｎ型半導体領域ＮＲおよびｐ型半導体領域ＰＲを形成する。
【００７７】
続いて、図１３（ａ）は、図１２（ａ）に続く半導体装置の製造工程を示す断面図であり、図１３（ｂ）は、図１２（ｂ）に続く半導体装置の製造工程を示す断面図である。図１３（ａ）および図１３（ｂ）に示すように、エピタキシャル層ＥＰＩを形成した半導体基板１Ｓに対して、熱処理を実施する。これにより、エピタキシャル層ＥＰＩの表面に形成されているｎ型半導体領域ＮＲからｎ型不純物（リンなど）が拡散して、埋込半導体領域ＢＳＲと繋がるｎ型半導体領域ＮＲ１が形成される。このｎ型半導体領域ＮＲ１の不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度よりも高くなっている。また、エピタキシャル層ＥＰＩの表面に形成されているｐ型半導体領域ＰＲからｐ型不純物（ボロンなど）が拡散して、ｐ型半導体領域ＰＲ１と繋がるｐ型半導体領域ＰＲ２が形成される。
【００７８】
その後、図１４（ａ）は、図１３（ａ）に続く半導体装置の製造工程を示す断面図であり、図１４（ｂ）は、図１３（ｂ）に続く半導体装置の製造工程を示す断面図である。図１４（ａ）および図１４（ｂ）に示すように、例えば、選択酸化法を使用することにより、エピタキシャル層ＥＰＩの表面の一部領域に分離絶縁膜ＬＳを形成する。
【００７９】
次に、図１５（ａ）は、図１４（ａ）に続く半導体装置の製造工程を示す断面図であり、図１５（ｂ）は、図１４（ｂ）に続く半導体装置の製造工程を示す断面図である。図１５（ａ）および図１５（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、エピタキシャル層ＥＰＩの表面の一部領域にｐ型半導体領域からなる抵抗領域ＲＲを形成し、かつ、ｐ型半導体領域ＰＲ２と平面的に重なる位置にｐ型半導体領域ＰＲ３を形成する。これにより、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とからなる分離半導体領域ＩＳＯが形成される。
【００８０】
続いて、図１６（ａ）は、図１５（ａ）に続く半導体装置の製造工程を示す断面図であり、図１６（ｂ）は、図１５（ｂ）に続く半導体装置の製造工程を示す断面図である。図１６（ａ）および図１６（ｂ）に示すように、エピタキシャル層ＥＰＩの表面に形成された分離絶縁膜ＬＳ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより、窒化シリコン膜ＳＮＦを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎ型半導体領域ＮＲ１上の窒化シリコン膜ＳＮＦと分離絶縁膜ＬＳとを除去する。これにより、ｎ型半導体領域ＮＲ１を露出する開口部ＯＰが形成される。
【００８１】
その後、図１７（ａ）は、図１６（ａ）に続く半導体装置の製造工程を示す断面図であり、図１７（ｂ）は、図１６（ｂ）に続く半導体装置の製造工程を示す断面図である。図１７（ａ）および図１７（ｂ）に示すように、開口部ＯＰ内を含む窒化シリコン膜ＳＮＦ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成される。そして、例えば、イオン注入法を使用することにより、ポリシリコン膜ＰＦに砒素（Ａｓ）などのｎ型不純物を導入する。
【００８２】
次に、図１８（ａ）は、図１７（ａ）に続く半導体装置の製造工程を示す断面図であり、図１８（ｂ）は、図１７（ｂ）に続く半導体装置の製造工程を示す断面図である。図１８（ａ）および図１８（ｂ）に示すように、半導体基板１Ｓに対して熱処理を施すことにより、開口部ＯＰ内において、ポリシリコン膜ＰＦに導入されている砒素（Ａｓ）などのｎ型不純物をエピタキシャル層ＥＰＩの表面に形成されているｎ型半導体領域ＮＲ１に拡散させて、ｎ型半導体領域ＮＲ２を形成する。これにより、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とからなるシンカー領域ＳＫＲを形成することができる。
【００８３】
続いて、図１９（ａ）は、図１８（ａ）に続く半導体装置の製造工程を示す断面図であり、図１９（ｂ）は、図１８（ｂ）に続く半導体装置の製造工程を示す断面図である。図１９（ａ）および図１９（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦと窒化シリコン膜ＳＮＦをパターニングする。このパターニングにより、抵抗領域ＲＲ上および分離半導体領域ＩＳＯ上のポリシリコン膜ＰＦと窒化シリコン膜ＳＮＦとが除去される。
【００８４】
次に、図２０（ａ）は、図１９（ａ）に続く半導体装置の製造工程を示す断面図であり、図２０（ｂ）は、図１９（ｂ）に続く半導体装置の製造工程を示す断面図である。図２０（ａ）および図２０（ｂ）に示すように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。そして、図２０（ｂ）に示すように、抵抗領域ＲＲの一端部ＥＤ１と接続するプラグＰＬＧ１を形成するとともに、抵抗領域ＲＲの他端部ＥＤ２と接続するプラグＰＬＧ２を形成する。また、図２０（ａ）に示すように、シンカー領域ＳＫＲと電気的に接続するポリシリコン膜ＰＦと接続されるプラグＰＬＧ３を形成する。
【００８５】
続いて、図２１（ａ）は、図２０（ａ）に続く半導体装置の製造工程を示す断面図であり、図２１（ｂ）は、図２０（ｂ）に続く半導体装置の製造工程を示す断面図である。図２１（ａ）および図２１（ｂ）に示すように、例えば、スパッタリング法を使用することにより、層間絶縁膜ＩＬ上にアルミニウム膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜をパターニングする。これにより、アルミニウム膜からなる配線ＷＬ１および配線ＷＬ２を形成することができる。このとき、配線ＷＬ１は、プラグＰＬＧ１およびプラグＰＬＧ３と電気的に接続されるように形成されるとともに、配線ＷＬ２は、プラグＰＬＧ２と電気的に接続されるように形成される。以上のようにして、本実施の形態における半導体装置を製造することができる。
【００８６】
＜変形例１＞
次に、本実施の形態の変形例１における半導体素子ＳＤ２のデバイス構造について説明する。図２２は、本変形例１における半導体素子ＳＤ２の平面デバイス構造を示す平面図である。図２２に示すように、本変形例１における半導体素子ＳＤ２は、分離半導体領域ＩＳＯで囲まれたエピタキシャル層ＥＰＩを有しており、平面視において、このエピタキシャル層ＥＰＩに内包される埋込半導体領域ＢＳＲがｘ方向に延在するように形成されている。そして、平面視において、この埋込半導体領域ＢＳＲに内包されるように抵抗領域ＲＲとシンカー領域ＳＫＲとが形成されており、抵抗領域ＲＲとシンカー領域ＳＫＲとは、ｘ方向に沿って一直線状に配置されている。これにより、本変形例１によれば、半導体素子ＳＤ２の平面サイズを縮小することができる。
【００８７】
図２３は、図２２のＡ−Ａ線で切断した断面図である。図２３に示すように、埋込半導体領域ＢＳＲは、シンカー領域ＳＫＲとポリシリコン膜ＰＦとプラグＰＬＧ３を介して、配線ＷＬ１と接続されている。一方、ｘ方向に並ぶように、シンカー領域ＳＫＲと離間して抵抗領域ＲＲが形成されており、抵抗領域ＲＲの一端部ＥＤ１は、プラグＰＬＧ１を介して、配線ＷＬ１と接続されている。したがって、抵抗領域ＲＲと埋込半導体領域ＢＳＲとは、電気的に接続されていることになる。また、抵抗領域ＲＲの他端部ＥＤ２は、プラグＰＬＧ２を介して、配線ＷＬ２と接続されている。
【００８８】
以上のようにして、本変形例１における半導体素子ＳＤ２が構成されている。このように構成されている本変形例１における半導体素子ＳＤ２では、例えば、図２２に示すように、シンカー領域ＳＫＲを抵抗領域ＲＲの一端部ＥＤ１と離間して隣り合う位置に配置しているので、シンカー領域ＳＫＲと抵抗領域ＲＲとは、ｘ方向に沿って一直線状に配置されていることになる。この結果、本変形例１によれば、半導体素子ＳＤ２の平面レイアウト面積の縮小化を図ることができる。つまり、本変形例１では、静電保護機能とは別の機能を有する抵抗素子に、静電保護機能を有する寄生バイポーラトランジスタを付加するという基本思想によるサイズの縮小効果と、シンカー領域ＳＫＲと抵抗領域ＲＲとをｘ方向に沿って一直線状に配置するという構成による平面サイズの縮小効果とによって、半導体素子ＳＤ２の小型化を実現することができる。
【００８９】
＜変形例２＞
続いて、本実施の形態の変形例２における半導体素子ＳＤ３のデバイス構造について説明する。図２４は、本変形例２における半導体素子ＳＤ３の平面デバイス構造を示す平面図である。図２４に示すように、本変形例２における半導体素子ＳＤ３は、分離半導体領域ＩＳＯで囲まれたエピタキシャル層ＥＰＩを有している。そして、平面視において、エピタキシャル層ＥＰＩに内包されるように埋込半導体領域ＢＳＲが形成されている。さらに、平面視において、この埋込半導体領域ＢＳＲに内包され、かつ、ｘ方向に延在する抵抗領域ＲＲが形成されている。また、平面視において、埋込半導体領域ＢＳＲに内包されるシンカー領域ＳＫＲも形成されている。このとき、図２４に示すように、シンカー領域ＳＫＲは、平面視において、ｘ方向に延在する部位Ｐ１と、平面視において、部位Ｐ１と並行して、ｘ方向に延在する部位Ｐ２とを有する。そして、図２４に示すように、平面視において、抵抗領域ＲＲは、シンカー領域ＳＫＲの部位Ｐ１と部位Ｐ２とによって挟まれる位置に配置されている。
【００９０】
図２５は、図２４のＡ−Ａ線で切断した断面図である。図２５に示すように、埋込半導体領域ＢＳＲの左端部には、シンカー領域ＳＫＲの部位Ｐ１が接続されているとともに、埋込半導体領域ＢＳＲの右端部には、シンカー領域ＳＫＲの部位Ｐ２が接続されている。そして、埋込半導体領域ＢＳＲの上方のエピタキシャル層ＥＰＩの表面に抵抗領域ＲＲが形成されている。したがって、図２５に示すように、抵抗領域ＲＲは、シンカー領域ＳＫＲの部位Ｐ１と部位Ｐ２とによって挟まれるように形成されていることがわかる。
【００９１】
このように、実施の形態における技術的思想は、図２４および図２５に示す本変形例２における半導体素子ＳＤ３の構成としても具現化することができる。
【００９２】
＜変形例３＞
次に、本実施の形態の変形例３における半導体素子ＳＤ４のデバイス構造について説明する。図２６は、本変形例３における半導体素子ＳＤ４の断面デバイス構造を示す断面図である。図２６に示すように、本変形例３における半導体素子ＳＤ４の特徴点は、断面視において、埋込半導体領域ＢＳＲの一端部Ａ１と分離半導体領域ＩＳＯの一端部Ｂ１との間の距離Ｌ１が、埋込半導体領域ＢＳＲの他端部Ａ２と分離半導体領域ＩＳＯの他端部Ｂ２との間の距離Ｌ２よりも小さくなっている点にある。
【００９３】
この場合、埋込半導体領域ＢＳＲの一端部Ａ１と分離半導体領域ＩＳＯの一端部Ｂ１との間の電界強度は、埋込半導体領域ＢＳＲの他端部Ａ２と分離半導体領域ＩＳＯの他端部Ｂ２との間の電界強度よりも大きくなる。この結果、埋込半導体領域ＢＳＲの一端部Ａ１と分離半導体領域ＩＳＯの一端部Ｂ１との間でだけ降伏してリーク電流が流れる。つまり、本変形例３によれば、リーク電流経路が固定されるため、安定した電流を得ることができ、これによって、安定して寄生バイポーラトランジスタをオン動作させることができる。
【００９４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９５】
１Ｓ  半導体基板
ＢＳＲ  埋込半導体領域
ＥＰＩ  エピタキシャル層
ＩＬ  層間絶縁膜
ＩＮ  入力端子
ＩＳＯ  分離半導体領域
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
Ｐ１  部位
Ｐ２  部位
ＲＲ  抵抗領域
ＳＫＲ  シンカー領域
Ｔｒ  入力トランジスタ
ＷＬ１  配線
ＷＬ２  配線
【図１】
2018046136.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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