(57)【要約】【課題】導電膜または半導体膜の一部を絶縁化することが可能な電子デバイス、半導体装置および、この半導体装置を用いた表示装置を提供する。【解決手段】  絶縁領域を有する導電膜または半導体膜と、前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層とを備えた電子デバイス。【選択図】図１
2018129431.tif 000002
【特許請求の範囲】
【請求項１】
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層と
を備えた電子デバイス。
【請求項２】
前記導電膜または前記半導体膜は、前記絶縁領域に、他の部分よりも密度の低い疎部を有する
請求項１に記載の電子デバイス。
【請求項３】
前記凹凸層の表面粗さＲａは３．０ｎｍ以上である
請求項１に記載の電子デバイス。
【請求項４】
前記凹凸層の凸の高さは２０ｎｍ以下である
請求項１に記載の電子デバイス。
【請求項５】
前記導電膜または前記半導体膜のうち、前記半導体膜を有する
請求項１に記載の電子デバイス。
【請求項６】
前記半導体膜は酸化物半導体材料を含む
請求項５に記載の電子デバイス。
【請求項７】
更に、低抵抗化膜を有し、
前記半導体膜には、前記低抵抗化膜が接する低抵抗領域が設けられている
請求項６に記載の電子デバイス。
【請求項８】
前記低抵抗化膜は金属を含む
請求項７に記載の電子デバイス。
【請求項９】
前記低抵抗化膜は水素を含む
請求項７に記載の電子デバイス。
【請求項１０】
更に、基板と、
前記半導体膜を間にして、前記基板上に設けられるとともに、チャネル幅方向に前記半導体膜より拡幅するゲート電極とを有し、
前記絶縁領域は、前記ゲート電極に覆われた前記チャネル幅方向の端部に設けられている
請求項５に記載の電子デバイス。
【請求項１１】
更に、基板と、
前記基板上に設けられるとともに、前記半導体膜に覆われた複数のゲート電極とを有し、
前記半導体膜には、前記複数のゲート電極各々に対向するチャネル領域が設けられ
前記絶縁領域は、隣り合う前記チャネル領域の間に設けられている
請求項５に記載の電子デバイス。
【請求項１２】
前記導電膜または前記半導体膜のうち、前記導電膜を有する
請求項１に記載の電子デバイス。
【請求項１３】
更に、基板と、
前記基板上に設けられたゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、かつ、前記導電膜に覆われたチャネル膜とを有し、
前記導電膜は、前記チャネル膜に接する一対のソース・ドレイン領域を有し、
前記一対のソース・ドレイン領域の間に前記絶縁領域が設けられている
請求項１２に記載の電子デバイス。
【請求項１４】
前記凹凸層は金属材料により構成されている
請求項１に記載の電子デバイス。
【請求項１５】
前記導電膜または前記半導体膜は、前記凹凸層よりも薄い
請求項１に記載の電子デバイス。
【請求項１６】
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層と
を備えた半導体装置。
【請求項１７】
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層とを含む
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、導電膜または半導体膜を有する電子デバイス、半導体装置および、この半導体装置を用いた表示装置に関する。
【背景技術】
【０００２】
近年、酸化物半導体材料を用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）の開発が活発に行われている。例えば、特許文献１では、酸化物半導体膜の一部の領域を高抵抗化する技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような薄膜トランジスタ等を有する電子デバイスおよび半導体装置では、導電膜または半導体膜の一部を絶縁化することが望まれている。
【０００５】
導電膜または半導体膜の一部を絶縁化することが可能な電子デバイス、半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係る電子デバイスは、絶縁領域を有する導電膜または半導体膜と、導電膜または半導体膜の絶縁領域に接する凹凸層とを備えたものである。
【０００７】
本技術の一実施の形態に係る半導体装置は、絶縁領域を有する導電膜または半導体膜と、導電膜または半導体膜の絶縁領域に接する凹凸層とを備えたものである。
【０００８】
本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、絶縁領域を有する導電膜または半導体膜と、導電膜または半導体膜の絶縁領域に接する凹凸層とを含むものである。
【０００９】
本技術の一実施の形態に係る電子デバイス、半導体装置および表示装置では、導電膜または半導体膜の一部が、凹凸層に接しているので、この凹凸層に接する導電膜または半導体膜の領域が絶縁化される。
【発明の効果】
【００１０】
本技術の一実施の形態に係る電子デバイス、半導体装置および表示装置によれば、一部が凹凸層に接するように導電膜または半導体膜を設けるようにしたので、この導電膜または半導体膜の一部を絶縁化することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本技術の一実施の形態に係る電子デバイスの概略構成を表す断面模式図である。
【図２】図１に示した凹凸層のＡＦＭ（Atomic Force Microscope）像の一例である。
【図３】図２に示した直線に沿った凹凸層の高さのプロファイルを表す図である。
【図４】図１に示した凹凸層の高さの分布を表す図である。
【図５】図１に示した導電膜の絶縁領域の構成について説明するための断面模式図である。
【図６Ａ】図１に示した電子デバイスの製造の一工程を表す断面模式図である。
【図６Ｂ】図６Ａに続く工程を表す断面模式図である。
【図６Ｃ】図６Ｂに続く工程を表す断面模式図である。
【図６Ｄ】図６Ｃに続く工程を表す断面模式図である。
【図６Ｅ】図６Ｄに続く工程を表す断面模式図である。
【図７Ａ】図６Ｄの工程後の導電膜を透過型電子顕微鏡で撮影した図である。
【図７Ｂ】図６Ｅの工程後の導電膜を透過型電子顕微鏡で撮影した図である。
【図８】変形例に係る電子デバイスの概略構成を表す断面模式図である。
【図９Ａ】図８に示した低抵抗化膜の作用の一例について説明するための断面模式図である。
【図９Ｂ】図９Ａに続く工程を表す断面模式図である。
【図１０Ａ】図８に示した低抵抗化膜の作用の他の例について説明するための断面模式図である。
【図１０Ｂ】図１０Ａに続く工程を表す断面模式図である。
【図１１Ａ】図８に示した電子デバイスの製造の一工程を表す断面模式図である。
【図１１Ｂ】図１１Ａに続く工程を表す断面模式図である。
【図１２Ａ】図８に示した凹凸層を有しない電子デバイスの概略構成を表す断面模式図である。
【図１２Ｂ】エッチング未処理の電子デバイスの概略構成を表す断面模式図である。
【図１２Ｃ】図８に示した電子デバイスの一部の概略構成を表す断面模式図である。
【図１３】図１２Ａ，１２Ｂ，１２Ｃに示した電子デバイスのシート抵抗を表す図である。
【図１４Ａ】応用例１に係るトランジスタの概略構成を表す平面模式図である。
【図１４Ｂ】図１４Ａに示したＢ−Ｂ線に沿った断面構成を表す模式図である。
【図１５Ａ】比較例に係るトランジスタの概略構成を表す平面模式図である。
【図１５Ｂ】図１５Ａに示したＢ−Ｂ線に沿った断面構成を表す模式図である。
【図１６Ａ】図１５Ａに示したトランジスタのトランジスタ特性を表す図である。
【図１６Ｂ】図１４Ａに示したトランジスタのトランジスタ特性を表す図である。
【図１７Ａ】応用例２に係る半導体装置の概略構成を表す平面模式図である。
【図１７Ｂ】図１７Ａに示したＢ−Ｂ線に沿った断面構成を表す模式図である。
【図１８Ａ】図１７Ｂに示した半導体装置の製造の一工程を表す断面模式図である。
【図１８Ｂ】図１８Ａに続く工程を表す断面模式図である。
【図１８Ｃ】図１８Ｂに続く工程を表す断面模式図である。
【図１８Ｄ】図１８Ｃに続く工程を表す断面模式図である。
【図１９Ａ】図１８Ｄに続く工程を表す断面模式図である。
【図１９Ｂ】図１９Ａに続く工程を表す断面模式図である。
【図１９Ｃ】図１９Ｂに続く工程を表す断面模式図である。
【図１９Ｄ】図１９Ｃに続く工程を表す断面模式図である。
【図２０】応用例３に係るトランジスタの概略構成を表す断面模式図である。
【図２１Ａ】図２０に示した半導体装置の製造の一工程を表す断面模式図である。
【図２１Ｂ】図２１Ａに続く工程を表す断面模式図である。
【図２１Ｃ】図２１Ｂに続く工程を表す断面模式図である。
【図２２Ａ】図２１Ｃに続く工程を表す断面模式図である。
【図２２Ｂ】図２２Ａに続く工程を表す断面模式図である。
【図２２Ｃ】図２２Ｂに続く工程を表す断面模式図である。
【図２３】図１等に示した電子デバイスを適用した表示装置の機能構成を表すブロック図である。
【図２４】図１等に示した電子デバイスを適用した撮像装置の構成を表すブロック図である。
【図２５】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（絶縁領域が形成された導電膜または半導体膜を有する電子デバイスの例）
２．変形例（絶縁領域および低抵抗領域が設けられた半導体膜を有する例）
３．応用例１（トップゲート構造のトランジスタの半導体膜に絶縁領域を設けた例）
４．応用例２（ボトムゲート構造のトランジスタの半導体膜に絶縁領域を設けた例）
５．応用例３（トランジスタの導電膜に絶縁領域およびソース・ドレイン領域を設けた例）
６．適用例１（表示装置および撮像装置の例）
７．適用例２（電子機器の例）
【００１３】
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る電子デバイス（電子デバイス１０）の断面構成を模式的に表したものである。電子デバイス１０は、例えばＴＦＴ（後述の図１４Ａ，１４Ｂのトランジスタ２０等）および半導体装置（後述の図１７Ａ，１７Ｂの半導体装置３０等）等として用いられるものである。この電子デバイス１０は、例えば、基板１１上に、ＵＣ（Under Coat）膜１２、凸体１３Ｐおよび導電膜１４をこの順に有している。
【００１４】
基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。
【００１５】
ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２は、基板１１に近い位置から順に窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜が積層された積層膜であってもよい。ＵＣ膜１２は、基板１１全面にわたって設けられている。
【００１６】
凸体１３Ｐは、ＵＣ膜１２上の選択的な領域に複数設けられている。凸体１３Ｐは、凸体１３Ｐの構成材料を成膜する際に、その初期段階では、構成材料が一様な膜とならず、島状（小さく分断された状態）に設けられる性質を利用して形成されている。このような凸体１３Ｐの構成材料としては、例えば金属材料，透明導電材料，半導体材料および絶縁材料等が挙げられる。金属材料としては、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）等を用いることができる。透明導電材料としては例えば、ＩＴＯ（Indium Tin Oxide）等を用いることができる。絶縁材料としては、例えば、窒化シリコン（ＳｉＮ）および酸化シリコン（ＳｉＯ）等が挙げられる。この複数の凸体１３Ｐは、互いに隣接して配置されている。これにより、隣り合う凸体１３Ｐの間は凹部となる。つまり、複数の凸体１３Ｐが隣接して設けられることにより、凹凸層１３が形成されている。詳細は後述するが、この凹凸層１３に接するように設けられた導電膜１４の領域は、絶縁化されるので、導電膜１４に絶縁領域１４ｉが形成される。
【００１７】
図２は、凹凸層１３のＡＦＭ（Atomic Force Microscope）像の一例を表したものであり、図３は、図２に示した直線に沿って凹凸層１３（凸体１３Ｐ）の高さｚ（ｎｍ）のプロファイルを表している。図２，図３の凹凸層１３は、アルミニウムにより構成されている。凹凸層１３（凸体１３Ｐ）の高さｚ（ｎｍ）は、例えば図１のＺ方向の長さである。図３の横軸は、基準長さｌ（μｍ）を表す。図３より、以下の式（１）を用いて表面粗さＲａを求めることができる。
【００１８】
【数１】
2018129431.tif 000003
【００１９】
表面粗さＲａは、３ｎｍ以上であることが好ましい。これにより、凹凸層１３の凹部に接する部分の導電膜１４の厚みが薄くなり、この部分が絶縁化されやすくなる。
【００２０】
図４は、凹凸層１３（凸体１３Ｐ）の高さｚ（ｎｍ）の分布を表している。凹凸層１３（凸体１３Ｐ）の高さｚ（ｎｍ）は２０ｎｍ以下であることが好ましい。高さｚが２０ｎｍよりも大きくなると、凹凸が形成されず、一様な厚みの膜になるおそれがある。
【００２１】
導電膜１４は、凹凸層１３を覆うように設けられ、その一部が凹凸層１３に接している。この凹凸層１３に接する部分の導電膜１４が絶縁化されて、絶縁領域１４ｉが形成されている。
【００２２】
図５は、凹凸層１３上の導電膜１４の断面構成を模式的に表したものである。前述のように、凹凸層１３の凹部に設けられた導電膜１４の厚みは薄く、また、この部分の導電膜１４には、疎部１４Ｌが形成されている。疎部１４Ｌは、他の部分の導電膜１４よりも、密度が小さくなっている部分であり、いわゆる、鬆（す）あるいは空隙である。このような疎部１４Ｌは、例えば凹凸層１３上に導電膜１４を形成した後のエッチング処理により形成することができる（後述）。薄くなった部分の導電膜１４に疎部１４Ｌが設けられることにより、この部分が絶縁化される（絶縁領域１４ｉが形成される）。
【００２３】
導電膜１４は、例えば金属等の導電材料により構成されている。この導電性の金属材料としては、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、導電膜１４に、例えばＩＴＯ等の透明導電膜が用いられても構わない。導電膜１４に代えて、半導体膜（後述の図８の半導体膜１５）を設けるようにしてもよい。導電膜１４の厚みは、例えば３０ｎｍ以下であり、凹凸層１３の厚み（凸体１３Ｐの高さ）よりも小さいことが好ましい。導電膜１４の厚みが大きいと、絶縁化されにくくなるためである。
【００２４】
［製造方法］
上記のような電子デバイス１０は、例えば次のようにして製造することができる（図６Ａ〜図６Ｅ）。
【００２５】
まず、図６Ａに示したように、基板１１上にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に、例えば物理気層成長法または化学気層成長法を用い、金属材料，半導体材料または絶縁材料からなる複数の凸体１３Ｐを基板１１の全面に形成する（図６Ｂ）。例えば、ＤＣマグネトロンスパッタリング法を用い、アルミニウムを５ｎｍ〜２０ｎｍの膜厚でＵＣ膜１２上に堆積させることにより、凸体１３Ｐを形成することができる。このときのＤＣマグネトロンスパッタリング法の条件は、例えば、基板温度２５℃〜３００℃、アルゴン（Ａｒ）雰囲気下、圧力０．１Ｐａ〜０．５Ｐａ、成膜パワー密度０．５Ｗ/ｃｍ2〜２．０Ｗ/ｃｍ2である。このような成膜条件を用いることにより、成膜初期段階で、成膜材料が一様な膜とならず、島状のアルミニウムにより凸体１３Ｐを形成することができる。基板１１の全面に、複数の凸体１３Ｐを設けた後、図６Ｃに示したように、パターニングにより選択的な領域に凹凸層１３を形成する。
【００２６】
凹凸層１３を形成した後、図６Ｄに示したように、この凹凸層１３上に導電膜１４を形成する。この後、図６Ｅに示したように、導電膜１４に例えばアルゴン（Ａｒ）イオンを用いたエッチング処理を施す。エッチング条件として、例えば混合割合（アルゴン（Ａｒ）/酸素（Ｏ））０．０１〜０．７、エッチング時間３０秒〜１２０秒、圧力０．５Ｐａ〜５．０Ｐａ、プラズマ生成のパワー密度０．３Ｗ/ｃｍ2〜３．０Ｗ/ｃｍ2、プラズマを基板に引き込むバイアスパワー密度０．０３Ｗ/ｃｍ2〜０．３Ｗ/ｃｍ2の範囲を用いる。これにより、導電膜１４に疎部１４Ｌ（図５）が形成される。したがって、凹凸層１３に接する部分の導電膜１４が絶縁領域１４ｉとなる。
【００２７】
図７Ａは、エッチング処理前の導電膜１４（図６Ｄ）の断面構成、図７Ｂはエッチング処理後の導電膜１４（図６Ｅ）の断面構成を、それぞれ透過型電子顕微鏡を用いて撮影した図である。図７Ａからは、複数の凸体１３Ｐが互いに隣接して設けられ、隣り合う凸体１３Ｐの間に凹部が形成されていることが確認できる。また、図７Ｂからは、図７Ａと比較して凹部上の導電膜１４に白い部分、即ち疎部１４Ｌが増加していることが確認できる。このように、エッチング処理により導電膜１４に疎部１４Ｌが形成されることを確認している。以上のような工程により、図１に示した電子デバイス１０を完成させることができる。
【００２８】
［作用、効果］
本実施の形態の電子デバイス１０では、一部が凹凸層１３に接するように導電膜１４が設けられているので、この部分の導電膜１４が絶縁化され（絶縁領域１４ｉが形成され）、その他の部分の導電膜１４を電流が流れる。
【００２９】
導電膜の一部を絶縁化または高抵抗化する方法は、提案されているものの、これらの方法は複雑な処理工程が必要であり、実現することが困難であった。
【００３０】
これに対し、電子デバイス１０では、凹凸層１３に接するように導電膜１４を形成し、エッチング処理等により導電膜１４に疎部１４Ｌを設けることにより、絶縁領域１４ｉが形成される。したがって、複雑な処理工程が不要であり、簡便に導電膜１４の一部を絶縁化することができる。よって、実用化しやすい。
【００３１】
以上説明したように本実施の形態では、一部が凹凸層１３に接するように導電膜１４を設けるようにしたので、この導電膜１４の一部を絶縁化することができる。よって、簡便な方法で導電膜１４に絶縁領域１４ｉを形成することができる。
【００３２】
以下、本実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００３３】
＜変形例＞
図８は、上記実施の形態の変形例に係る電子デバイス（電子デバイス１０Ａ）の模式的な断面構成を表している。この電子デバイス１０Ａは、凹凸層１３上に半導体膜１５および低抵抗化膜１６をこの順に有している。この点を除き、電子デバイス１０Ａは上記実施の形態の電子デバイス１０と同様の構成を有し、その作用および効果も同様である。
【００３４】
半導体膜１５には、絶縁領域（絶縁領域１５ｉ）とともに、低抵抗領域（低抵抗領域１５ｂ）が設けられている。絶縁領域１５ｉは、上記実施の形態で説明したのと同様に、凹凸層１３に接する領域である。低抵抗領域１５ｂでは、半導体膜１５の下面がＵＣ膜１２に接するとともに、上面が低抵抗化膜１６に接している。この低抵抗領域１５ｂは、低抵抗化膜１６が接することにより電気抵抗が低くなっている領域であり、例えば、絶縁領域１５ｉの両側に設けられている。
【００３５】
半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。
【００３６】
半導体膜１５上の低抵抗化膜１６は、半導体膜１５に低抵抗領域１５ｂを形成するためのものである。この低抵抗化膜１６は、例えばアルミニウム（Ａｌ）等の金属を含んでいる。低抵抗化膜１６に含まれる金属の酸化物のギブス（Ｇｉｂｂｓ）の自由エネルギー（ΔＧO）は、半導体膜１５に含まれる金属の酸化物のギブスの自由エネルギーよりも低くなっている。即ち、低抵抗化膜１６に含まれる金属は、半導体膜１５に含まれる金属よりも酸化されやすくなっている（例えば、P.S.Yun et al., J.Electrochem.Soc.158, H1034(2011)参照）。
【００３７】
このような金属を含む低抵抗化膜１６は、図９Ａ，９Ｂに示したように、半導体膜１５に低抵抗領域１５ｂを形成する。例えば、半導体膜１５上に低抵抗化膜１６を形成した後、アニール処理等の熱処理を行うと、半導体膜１５から低抵抗化膜１６に酸素（Ｏ）が引き抜かれ、半導体膜１５に酸素欠損ＶOが形成される（図９Ａ）。この酸素欠損ＶOから電子ｅが供給されることにより、低抵抗化膜１６に接する部分の半導体膜１５が低抵抗化される。したがって、低抵抗領域１５ｂが形成された後の低抵抗化膜１６は、例えば酸化アルミニウム（ＡｌＯ）等の金属酸化物を含んでいる。
【００３８】
低抵抗化膜１６は、例えば窒化シリコン（ＳｉＮ）膜などの水素（Ｈ）を含む膜であってもよい。
【００３９】
このような水素を含む低抵抗化膜１６は、図１０Ａ，１０Ｂに示したように、半導体膜１５に低抵抗領域１５ｂを形成する。例えば、半導体膜１５上に低抵抗化膜１６を形成した後、アニール処理等の熱処理を行うと、低抵抗化膜１６から半導体膜１５に水素（Ｈ）が拡散する。半導体膜１５に拡散した水素（Ｈ）は、金属元素と結合、あるいは格子間に入り込む。これにより、水素（Ｈ）がキャリアを供給し、低抵抗化膜１６に接する部分の半導体膜１５が低抵抗化される（例えば、H.Kumomi et al., J.Display Technology 5, 531(2009)参照）。
【００４０】
［製造方法］
上記のような電子デバイス１０Ａは、例えば次のようにして製造することができる（図１１Ａ，１１Ｂ）。
【００４１】
まず、上記実施の形態で説明したのと同様にして、基板１１上にＵＣ膜１２、凹凸層１３および半導体膜１５をこの順に形成した後、エッチング処理を施して半導体膜１５に絶縁領域１５ｉを形成する。
【００４２】
次に、図１１Ａに示したように、この半導体膜１５上に、低抵抗化膜１６を形成する。その後、図１１Ｂに示したように、アニール処理等の熱処理を施すことにより、半導体膜１５に低抵抗領域１５ｂを形成する。以上のような工程により、図８に示した電子デバイス１０Ａを完成させることができる。
【００４３】
［作用、効果］
本実施の形態の電子デバイス１０Ａでは、上記電子デバイス１０と同様に、一部が凹凸層１３に接するように半導体膜１５が設けられているので、この部分の半導体膜１５が絶縁化され（絶縁領域１５ｉが形成され）る。よって、簡便な方法で半導体膜１５に絶縁領域１５ｉを形成することができる。
【００４４】
以下、図１２Ａ〜１２Ｃおよび図１３を用いて、半導体膜１５の絶縁化について説明する。
【００４５】
図１２Ａに示した電子デバイス１１０Ａには、凹凸層が設けられていない。即ち、電子デバイス１１０Ａでは、ＵＣ膜１２上に半導体膜１５および低抵抗化膜１６がこの順に設けられている。図１２Ｂに示した電子デバイス１１１Ａは、ＵＣ膜１２上に凹凸層１３、半導体膜１５および低抵抗化膜１６をこの順に有するものである。この電子デバイス１１１Ａでは、凹凸層１３上に半導体膜１５を形成した後、エッチング処理を施していない。図１２Ｃに示した電子デバイス１０Ａは、ＵＣ膜１２上に凹凸層１３、半導体膜１５および低抵抗化膜１６をこの順に有するものであり、凹凸層１３上に半導体膜１５を形成した後、エッチング処理を施している。なお、電子デバイス１１０Ａ，１１１Ａ，１０Ａでは、凹凸層１３として高さｚが２０ｎｍのアルミニウム、半導体膜１５として厚み３０ｎｍの酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ）、低抵抗化膜１６として厚み１０ｎｍのアルミニウム膜を用いている。
【００４６】
図１３は、これら電子デバイス１１０Ａ，１１１Ａ，１０Ａのシート抵抗（ｋΩ/ｓｑ．）を表している。電子デバイス１１１Ａのシート抵抗は１０ｋΩ/ｓｑ．程度であるのに対し、電子デバイス１０Ａのシート抵抗１０００ｋΩ/ｓｑ．程度まで上昇している。このように、凹凸層１３上に半導体膜１５を形成した後のエッチング処理により、疎部（図５の疎部１４Ｌ参照）が形成され、半導体膜１５の絶縁化がなされることを確認している。
【００４７】
また、電子デバイス１０Ａでは、半導体膜１５に接する低抵抗化膜１６を設けることにより、半導体膜１５に低抵抗領域１５ｂを形成することができる。
【００４８】
＜応用例１＞
図１４Ａ，１４Ｂは、凹凸層１３をトランジスタ（トランジスタ２０）に設けた一例（応用例１）を表している。図１４Ａはトランジスタ２０の模式的な平面構成、図１４Ｂは図１４Ａに示したＢ−Ｂ線に沿った断面構成を表している。このように、凹凸層１３をトランジスタ２０に設け、上記実施の形態等の電子デバイスとしてトランジスタを用いる場合にも、その作用および効果は、上記実施の形態で説明したものと同様である。
【００４９】
トランジスタ２０は、例えばトップゲート型のＴＦＴであり、基板１１上に、凹凸層１３、半導体膜１５、ゲート絶縁膜２１、ゲート電極２２およびソース・ドレイン電極２３Ａ，２３Ｂをこの順に有している。ソース・ドレイン電極２３Ａ，２３Ｂは、それぞれゲート絶縁膜２１に設けられた接続孔ＨＡ，ＨＢにより、半導体膜１５に電気的に接続されている。半導体膜１５は、ゲート電極２２に対向する位置にチャネル領域１５ａを有している。
【００５０】
凹凸層１３は、基板１１上の、例えば２箇所に選択的に設けられている。凹凸層１３の大きさおよび構成材料等は、上記実施の形態等で説明したのと同様である。詳細は後述するが、トランジスタ２０では、この凹凸層１３を設けることにより、ハンプの発生を抑えることができる。
【００５１】
半導体膜１５は、２箇所の凹凸層１３上にそれぞれに、チャネル幅方向（図１４ＡのＹ方向）の端部の一部が配置されるように、基板１１上の選択的な領域に設けられている。したがって、半導体膜１５のチャネル幅方向の両端の一部は凹凸層１３上に設けられ、絶縁化されている（絶縁領域１５ｉとなっている）。半導体膜１５には、上記電子デバイス１０Ａで説明したのと同様に、例えば酸化物半導体材料を用いることができる。具体的には、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体を用いることができる。例えば、半導体膜１５には、酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が用いられる。半導体膜１５は、半導体膜１５上に低抵抗化膜（例えば、図８の低抵抗化膜１６）を設けるようにしてもよい。
【００５２】
ゲート絶縁膜２１は、半導体膜１５を覆うように、半導体膜１５とゲート電極２２との間に設けられている。ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯx）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。
【００５３】
ゲート電極２２は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極２２の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００５４】
ゲート電極２２は、ゲート絶縁膜２１上の選択的な領域に設けられている。このゲート電極２２は、半導体膜１５のチャネル領域１５ａに対向する位置に配置されており、チャネル幅方向に、半導体膜１５よりも拡幅している。このゲート電極２２で覆われた半導体膜１５の両端は、絶縁領域１５ｉとなっている。換言すれば、ゲート電極２２は、平面視で２箇所の凹凸層１３と重なる位置に配置され、半導体膜１５の絶縁領域１５ｉからチャネル幅方向に拡幅している。
【００５５】
ソース・ドレイン電極２３Ａ，２３Ｂは、トランジスタ２０のソースまたはドレインとして機能するものであり、例えば、上記ゲート電極２２の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極２３Ａ，２３Ｂとしては、電気伝導性の良い材料が選択されることが望ましい。
【００５６】
［作用、効果］
トランジスタ２０では、半導体膜１５のチャネル幅方向の端部に絶縁領域１５ｉが設けられているので、寄生チャネルの影響が抑えられる。以下、これについて、比較例を用いて説明する。
【００５７】
図１５Ａ，１５Ｂは、比較例に係るトランジスタ（トランジスタ２００）の構成を模式的に表したものである。図１５Ａはトランジスタ２００の平面構成、図１５Ｂは図１５Ａに示したＢ-Ｂ線に沿った断面構成を表している。このトランジスタ２００は、基板１１上に半導体膜１５０、ゲート絶縁膜２１、ゲート電極２２およびソース・ドレイン電極２３Ａ，２３Ｂを有するトップゲート型のＴＦＴである。このトランジスタ２００には、凹凸層は設けられていない。ゲート電極２２は、チャネル幅方向に、半導体膜１５０よりも拡幅して設けられている。
【００５８】
トランジスタ２００では、このゲート電極２２に覆われた、半導体膜１５０のチャネル幅方向の両端が、寄生チャネル領域（寄生チャネル領域１５０ｐ）となる。この寄生チャネル領域１５０ｐは、例えば、半導体膜１５０をパターニングする際に半導体膜１５０の端部がプロセスに曝され、チャネル幅方向の中央部と、この端部との間でキャリア密度に差が生じることにより形成される。このようなトランジスタ２００では、半導体膜１５０のチャネル領域１５０ａによるトランジスタ特性とともに、このチャネル領域１５０ａに隣接した寄生チャネル領域１５０ｐのトランジスタ特性が出現する。
【００５９】
これに対し、トランジスタ２０では、凹凸層１３が設けられているので、半導体膜１５のチャネル幅方向の端部に絶縁領域１５ｉが形成される。このため、仮に、半導体膜１５をパターニングする際に、半導体膜１５の端部がプロセスに曝されて、チャネル幅方向の中央部と、この端部との間でキャリア密度に差が生じたとしても、チャネル幅方向の端部は絶縁領域１５ｉとなっているので、トランジスタ特性に影響しない。したがって、寄生チャネルの影響を軽減し、ハンプの発生を抑えることができる。
【００６０】
図１６Ａ，１６Ｂは、トランジスタ２００，２０のトランジスタ特性をそれぞれ表したものである。図１６Ａ，１６Ｂの横軸は、ゲート電圧（Ｖｇｓ）、縦軸はドレイン電流（Ｉｄｓ）を表す。トランジスタ２００のトランジスタ特性は、チャネル領域１５０ａ由来のものと寄生チャネル領域１５０ｐ由来のものとの合成特性となるので、ハンプが発生する（図１６Ａ）。
【００６１】
一方、トランジスタ２００では、半導体膜１５に絶縁領域１５ｉが設けられているので、寄生チャネル領域が形成されず、そのトランジスタ特性は、チャネル領域１５ａ由来のもののみとなる（図１６Ｂ）。
【００６２】
このように、凹凸層１３を有するトランジスタ２０では、寄生チャネルの影響を軽減し、ハンプの発生を抑えることができる。
【００６３】
＜応用例２＞
図１７Ａ，１７Ｂは、凹凸層１３を半導体装置（半導体装置３０）に設けた一例（応用例２）を表している。この半導体装置３０は、例えば表示装置の各画素を駆動するためのものであり、画素回路を含んでいる。図１７Ａは半導体装置３０の模式的な回路構成を表している。各画素回路には、例えば、２つのトランジスタ２０Ａと、保持容量Ｃｓと、有機電界発光素子ＥＬとが設けられている。一方のトランジスタ２０Ａは、例えば書き込みトランジスタであり、そのゲート電極は、走査線ＷＳＬに接続されている。この書き込みトランジスタのソース電極およびドレイン電極のうちの一方の電極が信号線ＤＴＬに接続され、他方の電極が他方のトランジスタ２０Ａのゲート電極に接続されている。この他方のトランジスタ２０Ａは、例えば駆動トランジスタである。この駆動トランジスタのソース電極およびドレイン電極のうちの一方の電極が電源線ＤＳＬに接続され、他方の電極が有機電界発光素子ＥＬのアノードに接続されている。保持容量Ｃｓは、駆動トランジスタのゲート電極と有機電界発光素子ＥＬ側の電極との間に挿入されている。このように半導体装置３０は、例えば書き込みトランジスタまたは駆動トランジスタとして機能する、複数のトランジスタ２０Ａを有している。図１７Ｂは、このうちの１つのトランジスタ２０Ａのチャネル長方向に沿った断面構成を表している。このように、凹凸層１３を半導体装置３０に設け、上記実施の形態等の電子デバイスとして半導体装置を用いる場合にも、その作用および効果は、上記実施の形態で説明したものと同様である。
【００６４】
半導体装置３０は、複数のトランジスタ２０Ａで半導体膜１５を共有しており、隣り合うトランジスタ２０Ａの間に、凹凸層１３が配置されている。トランジスタ２０Ａは、例えばボトムゲート型のＴＦＴであり、基板１１上に、ゲート電極２２、ゲート絶縁膜２１、半導体膜１５、チャネル保護膜２４およびソース・ドレイン電極２３Ａ，２３Ｂをこの順に有している。
【００６５】
凹凸層１３は、ゲート絶縁膜２１と半導体膜１５との間に設けられている。ゲート電極２２の中央部は、凹凸層１３から露出されている。凹凸層１３の大きさおよび構成材料等は、上記実施の形態等で説明したのと同様である。詳細は後述するが、半導体装置３０では、複数のトランジスタ２０Ａ間で半導体膜１５が共有され、かつ、複数のトランジスタ２０Ａ間に凹凸層１３が設けられている。このため、複数のトランジスタ２０Ａは、互いに電気的に分離される。したがって、半導体膜１５の物理的なパターニングによる島化が不要となり、半導体膜１５のパターニングが工程に起因した損傷の発生を抑えることができる。
【００６６】
半導体膜１５は、この凹凸層１３から露出されたゲート電極２２に対向して複数のチャネル領域１５ａを有している。半導体膜１５は、複数のトランジスタ２０Ａのうち、互いに隣り合うチャネル領域１５ａの間に、凹凸層１３に接する絶縁領域１５ｉを有している。即ち、半導体膜１５は、複数のチャネル領域１５ａと、これらのチャネル領域１５ａを互いに分離する複数の絶縁領域１５ｉとを有している。半導体膜１５上に低抵抗化膜（例えば、図８の低抵抗化膜１６）を設けて、半導体膜１５の一部を配線として用いるようにしてもよい。
【００６７】
チャネル保護膜２４は、半導体膜１５のチャネル領域１５ａ上の選択的な領域に設けられている。このチャネル保護膜２４は、ソース・ドレイン電極２３Ａ，２３Ｂを形成する際に半導体膜１５を保護するためのものであり、電気絶縁性を有する材料により構成されている。このチャネル保護膜２４には、例えばシリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン酸窒化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ）などの無機絶縁材料を用いることができる。あるいは、シリコン，酸素およびカーボンを含む無機絶縁膜の単層膜を用いるようにしてもよく、上記のような膜を含む積層膜によりチャネル保護膜２４を構成するようにしてもよい。ソース・ドレイン電極２３Ａおよびソース・ドレイン電極２３Ｂの対向する端部が、このチャネル保護膜２４上に設けられている。
【００６８】
［製造方法］
上記のような半導体装置３０は、例えば次のようにして製造することができる（図１８Ａ〜１９Ｄ）。図１８Ａ〜１９Ｄは、半導体装置３０のうちの、１つのトランジスタ２０Ａ部分を表している。
【００６９】
まず、図１８Ａに示したように、基板１１上の選択的な領域に複数のゲート電極２２を離間して形成する。次いで、図１８Ｂに示したように、複数のゲート電極２２を覆うように、基板１１の全面にゲート絶縁膜２１を形成する。続いて、複数のゲート電極２２各々のチャネル長方向の両端部に重なる位置に凹凸層１３を形成する（図１８Ｃ）。その後、図１８Ｄに示したように、この凹凸層１３およびゲート絶縁膜２１を覆うように、基板１１の全面に半導体膜１５を形成する。即ち、半導体膜１５をパターニングせずに形成する。
【００７０】
半導体膜１５を形成した後、図１９Ａに示したように、エッチング処理を施して半導体膜１５に絶縁領域１５ｉを形成する（図１９Ｂ）。次いで、図１９Ｃに示したように、半導体膜１５の複数のチャネル領域１５ａそれぞれの上に、チャネル保護膜２４を形成する。続いて、図１９Ｄに示したように、このチャネル保護膜２４および半導体膜１５を覆うように導電膜２３を形成する。最後に、この導電膜２３をチャネル保護膜２４上で分断して、ソース・ドレイン電極２３Ａ，２３Ｂを形成する。以上のような工程により、図１７Ａ，１７Ｂに示した半導体装置３０を完成させることができる。
【００７１】
［作用、効果］
半導体装置３０では、半導体膜１５に複数のチャネル領域１５ａを互いに分離する絶縁領域１５ｉが設けられているので、半導体膜１５を複数のトランジスタ２０Ａで共有することができる。したがって、半導体膜１５のパターニングが不要となり、半導体膜１５のパターニング工程に起因した損傷の発生を抑えることができる。即ち、半導体膜１５の優れた初期特性が維持されるとともに、高い信頼性を実現することができる。
【００７２】
＜応用例３＞
図２０は、凹凸層１３をトランジスタ（トランジスタ２０Ｂ）に設けた一例（応用例３）であり、トランジスタ２０Ｂの模式的な断面構成を表している。このように、凹凸層１３をトランジスタ２０Ｂに設け、上記実施の形態等の電子デバイスとしてトランジスタを用いる場合にも、その作用および効果は、上記実施の形態で説明したものと同様である。
【００７３】
トランジスタ２０Ｂは、例えばボトムゲート型のＴＦＴであり、基板１１上に、ゲート電極２２、ゲート絶縁膜２１、チャネル膜２５、凹凸層１３および導電膜１４をこの順に有している。
【００７４】
チャネル膜２５は、ゲート絶縁膜２１上の選択的な領域に設けられている。このチャネル膜２５には、上記半導体膜１５で説明したのと同様に、酸化物半導体材料を用いることができる。具体的には、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体を用いることができる。例えば、チャネル膜２５には、酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が用いられる。チャネル膜２５上に低抵抗化膜（例えば、図８の低抵抗化膜１６）を設けて、チャネル膜２５の一部を配線として用いるようにしてもよい。
【００７５】
凹凸層１３は、チャネル膜２５上の選択的な領域に設けられている。この凹凸層１３は、例えばチャネル膜２５上の中央部に配置されている。凹凸層１３の大きさおよび構成材料等は、上記実施の形態等で説明したのと同様である。詳細は後述するが、トランジスタ２０Ｂでは、このような凹凸層１３上の導電膜１４に絶縁領域１４ｉが形成され、絶縁領域１４ｉを間にした２つの領域（後述のソース・ドレイン領域１４ａ，１４ｂ）に分離される。したがって、導電膜１４のパターニング工程が不要となり、導電膜１４のパターニング工程に起因した損傷の発生を抑えることができる。
【００７６】
導電膜１４は、凹凸層１３を覆うように、凹凸層１３上およびチャネル膜２５上に設けられている。この導電膜１４は、凹凸層１３に接する絶縁領域１４ｉと、凹凸層１３から一方に拡幅するソース・ドレイン領域１４ａと、凹凸層１３から他方に拡幅するソース・ドレイン領域１４ｂとを有している。即ち、導電膜１４では、絶縁領域１４ｉによりソース・ドレイン領域１４ａとソース・ドレイン領域１４ｂとが分離されている。この一対のソース・ドレイン領域１４ａ，１４ｂは、トランジスタ２０Ｂのソースまたはドレインとして機能する領域である。
【００７７】
［製造方法］
上記のようなは、トランジスタ２０Ｂは、例えば次のようにして製造することができる（図２１Ａ〜２２Ｃ）。
【００７８】
まず、基板１１上に、ゲート電極２２およびゲート絶縁膜２１をこの順に形成した後、図２１Ａに示したように、ゲート絶縁膜２１上に、半導体材料を用いてチャネル材料膜２５Ａを成膜する。次いで、図２１Ｂに示したように、このチャネル材料膜２５Ａをパターニングしてチャネル膜２５を形成する。続いて、このチャネル膜２５上の例えば中央部に凹凸層１３を形成する。
【００７９】
凹凸層１３を形成した後、図２２Ａに示したように、凹凸層１３上およびチャネル膜２５上に導電膜１４を形成する。次いで、図２２Ｂに示したように、エッチング処理を施して導電膜１４に絶縁領域１４ｉを形成する（図２２Ｃ）。以上のような工程により、図２０に示したトランジスタ２０Ｂを完成させることができる。
【００８０】
［作用、効果］
トランジスタ２０Ｂでは、導電膜１４にソース・ドレイン領域１４ａ，１４ｂを分離する絶縁領域１４ｉが設けられているので、チャネル膜２５上での導電膜１４のパターニングが不要となる。したがって、チャネル膜２５上での導電膜１４のパターニング工程に起因した損傷の発生を抑えることができる。特に、チャネル膜２５への影響が軽減されるので、チャネル膜２５の優れた初期特性が維持されるとともに、高い信頼性を実現することができる。
【００８１】
＜適用例１＞
上記応用例において説明したトランジスタ（トランジスタ２０，２０Ａ，２０Ｂ）および半導体装置（半導体装置３０）は、例えば表示装置（後述の図２３の表示装置２Ａ）および撮像装置（後述の図２４の撮像装置２Ｂ）等の駆動回路に用いることができる。
【００８２】
図２３は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。
【００８３】
タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機電界発光素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置が用いられる。
【００８４】
図２４は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。
【００８５】
タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置が用いられる。
【００８６】
＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図２５に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００８７】
電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００８８】
以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【００８９】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００９０】
尚、本技術は以下のような構成を取ることも可能である。
（１）
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層と
を備えた電子デバイス。
（２）
前記導電膜または前記半導体膜は、前記絶縁領域に、他の部分よりも密度の低い疎部を有する
前記（１）に記載の電子デバイス。
（３）
前記凹凸層の表面粗さＲａは３．０ｎｍ以上である
前記（１）または（２）に記載の電子デバイス。
（４）
前記凹凸層の凸の高さは２０ｎｍ以下である
前記（１）ないし（３）のうちいずれか１つに記載の電子デバイス。
（５）
前記導電膜または前記半導体膜のうち、前記半導体膜を有する
前記（１）ないし（４）のうちいずれか１つに記載の電子デバイス。
（６）
前記半導体膜は酸化物半導体材料を含む
前記（５）に記載の電子デバイス。
（７）
更に、低抵抗化膜を有し、
前記半導体膜には、前記低抵抗化膜が接する低抵抗領域が設けられている
前記（５）または（６）に記載の電子デバイス。
（８）
前記低抵抗化膜は金属を含む
前記（７）に記載の電子デバイス。
（９）
前記低抵抗化膜は水素を含む
前記（７）に記載の電子デバイス。
（１０）
更に、基板と、
前記半導体膜を間にして、前記基板上に設けられるとともに、チャネル幅方向に前記半導体膜より拡幅するゲート電極とを有し、
前記絶縁領域は、前記ゲート電極に覆われた前記チャネル幅方向の端部に設けられている
前記（５）または（６）に記載の電子デバイス。
（１１）
更に、基板と、
前記基板上に設けられるとともに、前記半導体膜に覆われた複数のゲート電極とを有し、
前記半導体膜には、前記複数のゲート電極各々に対向するチャネル領域が設けられ
前記絶縁領域は、隣り合う前記チャネル領域の間に設けられている
前記（５）または（６）に記載の電子デバイス。
（１２）
前記導電膜または前記半導体膜のうち、前記導電膜を有する
前記（１）ないし（４）のうちいずれか１つに記載の電子デバイス。
（１３）
更に、基板と、
前記基板上に設けられたゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、かつ、前記導電膜に覆われたチャネル膜とを有し、
前記導電膜は、前記チャネル膜に接する一対のソース・ドレイン領域を有し、
前記一対のソース・ドレイン領域の間に前記絶縁領域が設けられている
前記（１２）に記載の電子デバイス。
（１４）
前記凹凸層は金属材料により構成されている
前記（１）ないし（１３）のうちいずれか１つに記載の電子デバイス。
（１５）
前記導電膜または前記半導体膜は、前記凹凸層よりも薄い
前記（１）ないし（１４）のうちいずれか１つに記載の電子デバイス。
（１６）
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層と
を備えた半導体装置。
（１７）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
絶縁領域を有する導電膜または半導体膜と、
前記導電膜または前記半導体膜の前記絶縁領域に接する凹凸層とを含む
表示装置。
【符号の説明】
【００９１】
１０，１０Ａ…電子デバイス、１１…基板、１２…ＵＣ膜、１３…凹凸層、１３Ｐ…凸体、１４…導電膜、１４Ｌ…疎部、１４Ａ，１４Ｂ…ソース・ドレイン領域、１５…半導体膜、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１４ｉ，１５ｉ…絶縁領域、２０，２０Ａ，２０Ｂ…トランジスタ、２１…ゲート絶縁膜、２２…ゲート電極、２３Ａ，２３Ｂ…ソース・ドレイン電極、２４…チャネル保護膜、２５…チャネル膜、３０…半導体装置、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部。
【図１】
2018129431.tif 000004
【図２】
2018129431.tif 000005
【図３】
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【図４】
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【図５】
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【図６Ａ】
2018129431.tif 000009
【図６Ｂ】
2018129431.tif 000010
【図６Ｃ】
2018129431.tif 000011
【図６Ｄ】
2018129431.tif 000012
【図６Ｅ】
2018129431.tif 000013
【図７Ａ】
2018129431.tif 000014
【図７Ｂ】
2018129431.tif 000015
【図８】
2018129431.tif 000016
【図９Ａ】
2018129431.tif 000017
【図９Ｂ】
2018129431.tif 000018
【図１０Ａ】
2018129431.tif 000019
【図１０Ｂ】
2018129431.tif 000020
【図１１Ａ】
2018129431.tif 000021
【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３】
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【図２４】
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【図２５】
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