(57)【要約】【課題】製品の多機能化や電源ドメイン分離数の増加等により、配置すべき電源セル（ＥＳＤ保護回路）が増加し、チップ面積が増加する。【解決手段】半導体装置は、入出力パッドに接続される入出力セルと、前記入出力セルに対しチップ端部が構成する１つの辺に沿う方向に配置され、第１の電源パッドと第１の電源配線に接続される第１の電源セルと、前記入出力セルと前記第１の電源セルの外側の前記チップ端部の近傍に配置される第１のＥＳＤ保護回路と、を備える。前記第１のＥＳＤ保護回路は、第１の抵抗と、第１の容量と、第１のインバータと、第１のＮチャネル型トランジスタと、を備える。【選択図】図１０
2018129534.tif 000002
【特許請求の範囲】
【請求項１】
入出力パッドに接続される入出力セルと、
前記入出力セルに対しチップ端部が構成する１つの辺に沿う方向に配置され、第１の電源パッドと第１の電源配線に接続される第１の電源セルと、
前記入出力セルと前記第１の電源セルの外側の前記チップ端部の近傍に配置される第１のＥＳＤ保護回路と、
を備え、
前記第１のＥＳＤ保護回路は、第１の抵抗と、第１の容量と、第１のインバータと、第１のＮチャネル型トランジスタと、を備える半導体装置。
【請求項２】
請求項１の半導体装置において、
第１の接地パッドと、第１の接地配線に接続される第１の接地セルと、を備える半導体装置。
【請求項３】
請求項２の半導体装置において、
前記入出力セルは、信号配線にアノードが接続され第１の電源配線にカソードが接続される第１のダイオードと、第１の接地配線にアノードが接続され前記信号配線にカソードが接続される第２のダイオードと、前記入出力パッドに接続される出力回路または入力回路と、を備える半導体装置。
【請求項４】
請求項３の半導体装置において、
前記第１の抵抗の一端は前記第１の電源配線に接続され、
前記第１の抵抗の他端は前記第１の容量の一端に接続され、
前記第１の容量の他端は前記第１の接地配線に接続され、
前記第１の抵抗の他端は前記第１のインバータの入力に接続され、
前記第１のインバータの出力は前記第１のＮチャネル型トランジスタのゲート電極に接続され、
前記第１のＮチャネル型トランジスタは前記第１の電源配線と前記第１の接地配線との間に電流経路を構成するようにされる半導体装置。
【請求項５】
請求項４の半導体装置において、
前記第１の電源セル内に配置され、前記第１の接地配線にアノードが接続され前記第１の電源配線にカソードが接続される第３のダイオードを備える半導体装置。
【請求項６】
請求項２の半導体装置において、
第２の電源パッドと第２の電源配線に接続される第２の電源セルと、
第２の接地パッドと第２の接地配線に接続される第２の接地セルと、
前記入出力セルに対しチップ縁辺に沿う方向に配置される第２のＥＳＤ保護回路と、
を備え、
前記第２のＥＳＤ保護回路は、前記第２の電源配線に一端が接続される第２の抵抗と、前記第２の抵抗の他端に一端が接続され前記第２の接地配線に他端が接続される第２の容量と、前記第２の抵抗の他端が入力される第２のインバータと、前記第２のインバータの出力にゲート電極が接続され前記第２の電源配線と前記第２の接地配線との間に電流経路構成する第２のＮチャネル型トランジスタと、前記第２の接地配線にアノードが接続され前記第２の電源配線にカソードが接続される第４のダイオードと、を備える半導体装置。
【請求項７】
請求項６の半導体装置において、
前記第１の接地配線と前記第２の接地配線とを接続するブリッジ回路を備え、
前記ブリッジ回路は、前記第１の接地配線にアノードが接続され前記第２の接地配線にカソードが接続される第５のダイオードと、前記第２の接地配線にアノードが接続され前記第１の接地配線にカソードが接続される第６のダイオードと、を備える半導体装置。
【請求項８】
請求項２の半導体装置において、
前記第１のＥＳＤ保護回路に対し前記１つの辺に沿う方向に配置される第３のＥＳＤ保護回路を備え、
前記第３のＥＳＤ保護回路は、前記第１の抵抗の他端が入力される第３のインバータと、前記第３のインバータの出力にゲート電極が接続され前記第１の電源配線と前記第１の接地配線との間に電流経路を構成する第３のＮチャネル型トランジスタと、を備える半導体装置。
【請求項９】
請求項２の半導体装置において、
前記入出力パッドは平面視で前記入出力セルが形成される領域に重なるように配置される半導体装置。
【請求項１０】
請求項２の半導体装置において、
前記入出力セルを複数有し、
前記複数の入出力セルとそれに対応する複数の入出力パッドを備え、
前記複数の入出力パッド、前記第１の電源パッドおよび前記第１の接地パッドは千鳥配置される半導体装置。
【請求項１１】
請求項２の半導体装置において、
前記第１の電源パッドは平面視で前記第１の電源セルが形成される領域および前記第１の接地セルが形成される領域に重なるように配置され、
前記第１の接地パッドは平面視で前記第１の電源セルが形成される領域および前記第１の接地セルが形成される領域に重なるように配置される半導体装置。
【請求項１２】
請求項８の半導体装置において、
前記第１の電源パッドは平面視で前記第１のＥＳＤ保護回路が形成される領域に重なるように配置される半導体装置。
【請求項１３】
請求項３の半導体装置において、
前記入出力セルを複数有し、
さらに、論理回路で構成される機能を備える論理回路付き入出力セルを有し、
前記複数の入出力セルおよび前記論理回路付き入出力セルはチップの１辺に沿う方向に並べて配置され、
前記複数の入出力セルの前記チップの１辺の垂直方向の長さは前記論理回路付き入出力セルの前記チップの１辺の垂直方向の長さより短く、
前記複数の入出力セルの外側の前記チップ端部の近傍に配置される前記第１のＥＳＤ保護回路を有する半導体装置。
【請求項１４】
第1の電源パッドが接続される第１の電源配線と、
前記第1の電源配線と接続される第２の電源配線と、
第1の接地パッドが接続される第１の接地配線と、
前記第1の接地配線と接続される第２の接地配線と、
前記第１の接地配線と前記第１の電源配線に接続される入出力セルと、
前記第１の接地配線と前記第１の電源配線に接続されるダイオードと、
を備え、
前記第２の接地配線と前記第２の電源配線に接続される第１のＥＳＤ保護回路を備える半導体装置。
【請求項１５】
請求項１４の半導体装置において、
前記第１のＥＳＤ保護回路は、第１の抵抗と、第１の容量と、第１のインバータと、第１のＮチャネル型トランジスタと、を備える半導体装置。
【請求項１６】
請求項１４の半導体装置において、
前記ダイオードは、前記第１の接地配線にアノードが接続され前記第１の電源配線にカソードが接続される半導体装置。
【請求項１７】
請求項１４の半導体装置において、
前記第２の電源配線と前記第２の接地配線は前記第１の電源配線と前記第１の接地配線よりチップ端部の近傍に配置される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばＥＳＤ（Electro-Static-Discharge）保護回路を有する半導体装置に適用可能である。
【背景技術】
【０００２】
半導体集積回路装置（ＬＳＩチップ）のチップ周辺部には、複数の外部端子に対応した複数の入出力セルが配置される。電源インピーダンスの低減と安定化等のために複数の入出力セルに対して複数の電源セルが配置される。入出力セルおよび電源セルにＥＳＤ保護回路が内蔵される。本開示に関連する先行技術文献としては、例えば、特表２００５−５３６０４６号公報またはこれに対応する国際公開第２００４／０１５７７６号がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５３６０４６号公報
【特許文献２】国際公開第２００４／０１５７７６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製品の多機能化や電源ドメイン分離数の増加等により、配置すべき電源セル（ＥＳＤ保護回路）が増加し、チップ面積が増加する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は入出力セルの配列方向に長いＥＳＤ保護回路を入出力セルの外側に備える。ＥＳＤ保護回路は抵抗と容量とインバータとＮチャネル型トランジスタとで構成される。
【発明の効果】
【０００６】
上記半導体装置によれば、チップ面積の増加を抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】比較例に係る半導体装置の概略レイアウト図。
【図２】図１のＩＯ領域のブロック図。
【図３】図２の入出力セルの回路図。
【図４】図２の電源セルの回路図。
【図５】図４の破線Ａ内のＥＳＤ保護回路のレイアウト図。
【図６】図１のＩＯ領域の第１の例の概略レイアウト図。
【図７】図１のＩＯ領域の第２の例の概略レイアウト図。
【図８】実施形態に係る半導体装置を説明するための図。
【図９】実施例１に係る半導体装置の概略レイアウト図。
【図１０】図９のＩＯ領域のブロック図。
【図１１】図９のＥＳＤ保護回路の回路図。
【図１２】図９のＥＳＤ保護回路のレイアウト図。
【図１３】図９のＥＳＤ保護回路のレイアウト図。
【図１４】変形例１に係る半導体装置の第１のＥＳＤ保護回路のレイアウト図。
【図１５】変形例２に係る半導体装置のＩＯ領域の回路図。
【図１６】図１５のＩＯ領域のレイアウト図。
【図１７】変形例３に係る半導体装置のＩＯ領域のレイアウト図。
【図１８】変形例４に係る半導体装置のＩＯ領域のレイアウト図。
【図１９】図１８のパッドを透視したレイアウト図。
【図２０】図１８のパッドを取り除いたレイアウト図。
【図２１】変形例５に係る半導体装置のＩＯ領域の電源線と接地線の結線図。
【図２２】図２１のＩＯ領域のレイアウト図。
【図２３】変形例６に係る半導体装置のＩＯ領域のレイアウト図。
【図２４】図２３のＩＯ領域の回路図。
【図２５】図２３のＩＯ領域の課題を説明するためのレイアウト図。
【図２６】図２３のＩＯ領域の課題を解決する手段を説明するためのレイアウト図。
【図２７】実施例２に係る半導体装置の概略レイアウト図。
【図２８】図２７のＩＯ領域の回路図。
【発明を実施するための形態】
【０００８】
以下、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【０００９】
本開示に先立って本願発明者らによって検討された技術（以下、比較例という。）に係る半導体装置について説明する。
図１は比較例に係る半導体装置の概略レイアウトを示す平面図である。半導体装置１０Ｓはチップの外周部に入出力セル１１および電源セル１２、１３を備える。入出力セル１１および電源セル１２、１３が配置される領域をＩＯ領域という。ＩＯ領域はチップ端部２１、２２、２３、２４に近接して、平面視でチップ端部２１、２２、２３、２４が構成する４つの辺に沿っている。チップ端部２１、２３が構成する２つの辺はＸ方向に沿って伸びている。チップ端部２２、２４が構成する２つの辺はＹ方向に沿って伸びている。入出力セル１１は１つの入出力パッドに接続される入出力回路の形成領域である。電源セル１２、１３はＥＳＤやノイズから半導体装置を保護するＥＳＤ保護回路およびチップ内部へ電源またはＧＮＤ（接地電位）を供給する配線の形成領域である。電源インピーダンスを均等に小さくする必要から、電源セル１２、１３は、複数の入出力セル１１毎に分散して配置され、入出力セル１１と入出力セル１１の間へ隣接して配置される。半導体装置１０Ｓは電源ドメインが１つであるが、電源セル１２、１３は１つのチップ辺に対向するＩＯ領域に３か所ずつ配置されている。
【００１０】
図２は図１のＩＯ領域のブロック図であり、電源セルおよび入出力セルと電源との接続関係を示す図である。入出力セル１１は入出力端子（Ｉ／Ｏ）１１２に接続される入出力回路１１１を内蔵する。電源セル１２は電源端子（ＶＤＤ）１２２に対応するＥＳＤ保護回路１２１を備え、電源セル１３は接地端子（ＶＳＳ）１２３に対応するＥＳＤ保護回路１２１を備える。入出力端子１１２、電源端子１２２、接地端子１２３は、それぞれ入出力セル１１、電源セル１２、１３の上に配置されるが、それぞれ入出力セル１１、電源セル１２、１３から離れて配置されてもよい。入出力端子１１２、電源端子１２２、接地端子１２３はボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。
【００１１】
図３は図２の入出力セルの回路図である。入出力セル１１を構成する入出力回路１１１は、入出力端子１１２に接続される信号配線２１６に出力信号を伝えるＰチャネル型トランジスタＱ２及びＮチャネル型トランジスタＱ３を含む出力回路と、入出力端子１１２から信号配線２１６を介して入力された入力信号を受けるインバータＩＮＶ１を含む入力回路ＩＮＶ３と、ＥＳＤ保護回路を構成するダイオードＤ１、Ｄ２とを備えている。Ｐチャネル型トランジスタＱ２は電源配線２１１と信号配線２１６との間に接続され、Ｎチャネル型トランジスタＱ３は信号配線２１６と接地配線２１２との間に接続され、インバータＩＮＶ３は電源配線２１１と接地配線２１２との間に接続される。ダイオードＤ１のアノードは信号配線２１６に接続され、カソードは電源配線２１１に接続される。ダイオードＤ２のアノードは接地配線２１２に接続され、カソードは信号配線２１６に接続される。ダイオードＤ１は、入出力端子１１２から信号配線２１６および電源配線２１１を介し電源端子１２２に向かうサージ電流を流し、ダイオードＤ２は、接地端子１２３から接地配線２１２および信号配線２１６を介し入出力端子１１２に向かうサージ電流を流すようにされる。出力回路として、Ｐチャネル型トランジスタＱ２を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。
【００１２】
図４は図２の電源セルの回路図である。電源セル１２、１３を構成するＥＳＤ保護回路１２１は、正のサージ電圧を検出する時定数回路（ＲＣタイマともいう。）１２６と、バッファ回路であるインバータＩＮＶ１と、かかるサージ電圧を高速に放電させるために大きなサイズにされたＮチャネル型トランジスタＱ１と、ダイオードＤ３とで構成される。ＲＣタイマ１２６は抵抗Ｒ１と容量Ｃ１とからなる積分回路で構成される。抵抗Ｒ１の一端は電源配線２１１を介して電源端子１２２に接続され、他端は容量Ｃ１の一端とインバータＩＮＶ１の入力に接続される。容量Ｃ１の一端は抵抗Ｒ１の他端とインバータＩＮＶ１の入力に接続され、他端は接地配線２１２を介して接地端子１２３に接続される。容量Ｃ１のチャージ電圧は、インバータＩＮＶ１の入力端子に供給される。インバータＩＮＶ１の出力はＮチャネル型トランジスタＱ１のゲートに接続される。インバータＩＮＶ１は、電源端子１２２から電源配線２１１を介して動作電圧を受けて動作する。Ｎチャネル型トランジスタＱ１のドレインは電源配線２１１を介して電源端子１２２に接続され、ソースは接地配線２１２を介して接地端子１２３に接続され、バックゲートは接地配線２１２を介して接地端子１２３に接続される。電源端子１２２と接地端子１２３との間には負のサージ電圧を放電させるためのダイオードＤ３が設けられる。ダイオードＤ３のアノードは接地配線２１２に接続され、カソードは電源配線２１１に接続される。ダイオードＤ３は、接地端子１２３から接地配線２１２および電源配線２１１を介して電源端子１２２に向かうようサージ電流を流す。
【００１３】
例えば、電源端子１２２に正のサージ電圧が発生したとき、インバータＩＮＶ１には電源端子１２２から動作電圧が供給され、インバータＩＮＶ１の入力端子には時定数回路１２６により遅れてサージ電圧に対応したハイレベルが伝えられる。したがって、インバータＩＮＶ１は、電源端子１２２に正のサージ電圧が発生した時から容量Ｃ１のチャージ電圧がインバータ回路ＩＮＶ１の論理しきい値電圧に到達するまでの間ハイレベルを維持し、Ｎチャネル型トランジスタＱ１をオン状態にしてサージ電圧を放電させる。
【００１４】
なお、インバータＩＮＶ１、ＩＮＶ３は、それぞれＰチャネル型トランジスタとＮチャネル型トランジスタとから構成される。また、Ｐチャネル型トランジスタＱ２、Ｎチャネル型トランジスタＱ１、Ｑ３およびインバータＩＮＶ１、ＩＮＶ３のＰチャネル型トランジスタとＮチャネル型トランジスタの各トランジスタはいわゆるＭＯＳＦＥＴであるが、ゲートは金属に限定されるものではなく、ゲート絶縁膜も酸化膜に限定されるものではない。
【００１５】
図５は図４の破線Ａ内のＥＳＤ保護回路のレイアウト図であり、図１の下辺（チップ端部２１）側に配置される電源セルの向きに合わせている。チップ端部側からＮチャネル型トランジスタＱ１、インバータＩＮＶ１、ＲＣタイマ１２６の順に配置されている。電源セル１２、１３は入出力セル１１と同様にＸ方向の長さ（セル幅（Ｗ））がＹ方向の長さ（セル高さ（Ｈ））よりも短い。
【００１６】
図６は図１のＩＯ領域の第１の例の概略レイアウト図であり、電源セルの高さを入出力セルの高さに合わせた場合である。図７は図１のＩＯ領域の第２の例の概略レイアウト図であり、電源セルの幅を入出力セルの幅に合わせた場合である。電源セル１２、１３は入出力セル１１よりも大きなサイズになってしまう。このため、セルサイズの異なる入出力セル１１と電源セル１２、１３が混在して配置されることとなる。
【００１７】
製品の多機能化や電源ドメイン分離数の増加等により、配置すべきＥＳＤ保護回路（電源セル）が増加する。さらに、ピン数の増加（入出力パッドネック）によってチップ面積が増加する。ＩＯ領域の電源配線や接地配線の周回配線に抵抗があるためＥＳＤ保護回路の配置が必要であるが、入出力パッドネックにより本来ＩＯ領域へ配置すべきＥＳＤ保護回路をＩＯ領域の内側へ配置することも必要になる。しかし、これによってチップ内部領域の圧迫やＩＯ領域の周回配線との接続、凹凸部発生等で設計がより複雑化する。また、プロセスの微細化が進むにつれ、周回配線の配線抵抗が上昇するため、配置すべきＥＳＤ保護回路の増加や配線領域の増加等でチップ面積が増加する。ＥＳＤ保護回路を内蔵する電源セルは、入出セルと比べてセルサイズが大きく、セル高さを入出力セルとセル高さを合わせるとセル幅が大きくなる。また、仕様上セルサイズが大きい入出力セルがあり、他の入出力セルのセル幅と合わせるとＩＯ領域から突出する部分（凹凸）が発生する。
【００１８】
＜実施形態＞
次に、比較例に係る半導体装置の課題を解決する実施形態に係る半導体装置について説明する。
図８は実施形態に係る半導体装置の構成を示すレイアウト図である。半導体装置１０は、Ｘ方向に直列に配置される複数の入出力回路（ＩＯ）と、複数の入出力回路（ＩＯ）の外側（チップ端部（ＥＤＧ））側に配置されるＥＳＤ保護回路（ＥＳＤ）と、を備える。ＥＳＤ保護回路（ＥＳＤ）は、抵抗（Ｒ）と、容量（Ｃ）と、インバータ（ＩＮＶ）と、Ｎチャネル型トランジスタ（ＮＭＯＳ）と、を備える。
入出力回路よりも大きいＥＳＤ保護回路を入出力回路列に配置しないので、チップ面積の増加を抑制することができる。
【実施例１】
【００１９】
図９は実施例１に係る半導体装置の概略レイアウトを示す平面図である。半導体装置１０Ａは、一つの半導体基板で構成されるチップの外周部に入出力セル１１および電源セル１２Ａ，１３Ａを備える。入出力セル１１および電源セル１２Ａ，１３Ａが配置される領域をＩＯ領域という。ＩＯ領域はチップ端部２１、２２、２３、２４に近接して、平面視でチップ端部２１、２２、２３、２４が構成する４つの辺に沿っている。チップ端部２１、２３が構成する２つの辺はＸ方向に沿って伸びている。チップ端部２２、２４が構成する２つの辺はＹ方向に沿って伸びている。入出力セル１１は１つの入出力パッドに接続される入出力回路の形成領域である。電源セル１２Ａ、１３ＡはＥＳＤやノイズから半導体装置を保護するダイオードＤ３およびチップ内部へ電源またはＧＮＤ（接地電位）を供給する配線の形成領域である。電源インピーダンスを均等に小さくする必要から、電源セル１２Ａ、１３Ａは、複数の入出力セル１１毎に分散して配置され、入出力セル１１と入出力セル１１の間へ隣接して配置される。ＥＳＤ保護回路１２４は入出力セル１１、電源セル１２Ａ、１３Ａよりも外側（チップ端部２１、２２、２３、２４側）に近接して配置され、チップ端部の４辺に沿ってそれぞれ延在する。なお、半導体装置１０Ａのチップの四隅にはコーナセル１６を備える。コーナセル１６には電源配線および接地配線を備える。半導体装置１０ＡはＩＯ領域よりも内側に内部回路を備える。半導体装置１０Ａは半導体装置１０Ｓと同様、電源ドメインは１つであり、電源セル１２Ａ、１３Ａは１つのチップ辺に沿うＩＯ領域に１か所ずつ配置されている。なお、電源セル１２Ａ、１３Ａの配置個数はこれに限定されるものではなく、各半導体テクノロジにおける保護素子の放電特性や配線インピーダンス等によって規定される。ただし、半導体装置１０Ａが電源セルとＥＳＤ保護回路を除いて、半導体装置１０Ｓと同等であれば、半導体装置１０Ａの電源セル１２Ａ、１３Ａの配置個数は、半導体装置１０Ｓの電源セル１２、１３の配置個数よりも少なくすることができ、パッドネック解消に寄与することができる。
【００２０】
図１０は実施例１に係る電源セルおよび入出力セルと電源との接続関係を示す回路図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。図１１は図９のＥＳＤ保護回路１２４の回路図である。入出力セル１１は入出力端子（Ｉ／Ｏ）１１２に接続される入出力回路１１１を内蔵する。電源セル１２Ａは電源端子（ＶＤＤ）１２２からチップ内部へ電源を供給する電源配線２１１に接続する配線２１７およびＥＳＤ保護回路であるダイオードＤ３を備える。電源セル１３Ａは接地端子（ＶＳＳ）１２３からチップ内部へ接地電位を供給する接地配線２１２に接続する配線２１８を備える。電源セル１２Ａは図４のＥＳＤ保護回路１２１のうちダイオードＤ３を備えるが、ＥＳＤ保護回路１２１のその他の回路は備えない。電源セル１３ＡはＥＳＤ保護回路１２１を備えない。すなわち、ＥＳＤ保護回路１２４は入出力セル１１、電源セル１２Ａ、１３Ａの外に位置する。ＥＳＤ保護回路１２４は図４のＥＳＤ保護回路１２１の破線Ａ内の回路と同様であり、電源配線２１３、接地配線２１４に接続される。電源配線２１１、接地配線２１２、電源配線２１３、接地配線２１４はＸ方向に沿って伸び、チップ端部２１から接地配線２１４、電源配線２１３、接地配線２１２、電源配線２１１の順に配置される。電源配線２１１と電源配線２１３とは接続され、接地配線２１２と接地配線２１４とは接続される。入出力端子（Ｉ／Ｏ）１１２、電源端子１２２、接地端子１２３は、それぞれ入出力セル１１、電源セル１２Ａ、１３Ａの上に平面視で重なるように配置されるが、それぞれ入出力セル１１、電源セル１２Ａ、１３Ａから平面視で離れて配置されてもよい。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置される電源セルおよび入出力セルと電源との接続関係もチップ端部２１側に配置される電源セルおよび入出力セルと電源との接続関係と同様である。
【００２１】
図１２は図１１のＥＳＤ保護回路のレイアウト図であり、図９の下辺（チップ端部２１）側に配置されるＥＳＤ保護回路１２４の向きに合わせている。図１３は図１１のＥＳＤ保護回路のレイアウト図であり、２つ配置した場合を示している。チップ端部２４側からＮチャネル型トランジスタＱ１、インバータＩＮＶ１、ＲＣタイマ１２６の順に配置されている。チップ端部２２側からＮチャネル型トランジスタＱ１、インバータＩＮＶ１、ＲＣタイマ１２６の順に配置してもよい。ＥＳＤ保護回路１２４は入出力セル１１や電源セル１２Ａ、１３Ａと異なり、Ｘ方向の長さ（セル幅（Ｗ））がＹ方向の長さ（セル高さ（Ｈ））よりも長い。すなわち、ＥＳＤ保護回路１２４のセルは高さを抑えた横長の形状である。１つのＥＳＤ保護回路１２４は複数の入出力セル１１と対向している。また、ＥＳＤ保護回路１２４はＸ方向に沿って複数縦列に配置されている。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置されるＥＳＤ保護回路１２４もチップ端部２１側に配置されるＥＳＤ保護回路１２４と同様に配置される。ＥＳＤ保護回路１２４は図９ではＩＯ領域の外側へ配置しているが、ＩＯ領域の内側に配置してもよい。
【００２２】
実施例によれば、全ての入出力セルの直近にＥＳＤ保護回路１２４が配置されるため、ＥＳＤ設計制約（ＩＯ領域の電源線や接地線の周回配線抵抗）の規定値を大幅に緩和させることができる。また、入出力セル間に配置する電源セル１２Ａには電源の引き込みメタル配線および電源線と接地線との間のダイオードＤ３を配置し、ＥＳＤ保護回路１２４を配置していない。また、電源セル１３Ａには接地の引き込みメタル配線を配置し、ＥＳＤ保護回路１２１を配置していない。これにより、電源セル１２Ａ、１３Ａは入出力セル１１の面積よりも小さくすることができ、電源セル１２Ａ、１３Ａのセル幅およびセル高さを入出力セル１１のセル幅およびセル高さと合わせることが可能となる。これは、ＥＳＤ保護回路の削減効果であり、ＥＳＤ保護回路をＩＯ領域の内側配置で対応するケースも大幅に減る。これに付帯して発生していたチップ内部領域の圧迫やＩＯ領域の周回配線との接続、凹凸部発生など、設計が複雑化する問題も解消することができる。また、比較例のＩＯ領域の電源セルに配置されていたＥＳＤ保護回路の面積を削減でき、その分チップ１辺辺りの長さを短縮することが可能となる。これにより、入出力パッドネックによる面積増加の問題が解消され、チップ面積を縮小することができる。
【００２３】
＜変形例１＞
実施例１のＥＳＤ保護回路のセルレイアウトを変更した例（変形例１）について説明する。
図１４は変形例１に係る半導体装置のＥＳＤ保護回路のレイアウト図であり、図９の下辺（チップ端部２１）側に配置されるＥＳＤ保護回路の向きに合わせている。変形例１に係る半導体装置は二つのＥＳＤ保護回路で持つＲＣタイマを共有化する。チップ端部２４側からＮチャネル型トランジスタＱ１、インバータＩＮＶ１、ＲＣタイマ１２６、インバータＩＮＶ１、Ｎチャネル型トランジスタＱ１の順に配置されている。図１４の第１のＥＳＤ保護回路１２４ＡはＸ方向に沿って複数縦列に配置される。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置されるＥＳＤ保護回路１２４Ａもチップ端部２１側に配置されるＥＳＤ保護回路１２４Ａと同様に配置される。
【００２４】
これにより、変形例１のチップで占めるＲＣタイマ１２６の総面積を実施例１に対して半減させることができる。例えば、図１３に示すように、ＲＣタイマ１２６がＥＳＤ保護回路１２４の３０％の面積を占めるとすると、図１４に示すように、変形例１のＥＳＤ保護回路１２４Ａの面積は１５％削減することができる。
【００２５】
＜変形例２＞
実施例１の入出力セルに別機能を追加した例（変形例２）について説明する。
図１５は変形例２に係る半導体装置のＩＯ領域の回路図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。図１６は図１５のＩＯ領域のレイアウト図である。変形例２に係る半導体装置は通常の入出力セル１１と異なる入出力セル１１Ａを備える。入出力セル１１Ａは入出力セル１１の機能に加えて、シュミットトリガのノア（ＮＯＲ）１１４やインバータ１１５等の論理回路で構成される機能を備える。ノア１１４およびインバータ１１５は電源配線２１１と接地配線２１２とに接続される。この結果、入出力セル１１Ａは入出力セル１１よりも面積が大きくなる。例えば、入出力セル１１Ａのセル幅を入出力セル１１のセル幅に合わせると、入出力セル１１Ａのセル高さが入出力セル１１のセル高さよりも高くなる。しかし、入出力セル１１Ａが配置される箇所にＥＳＤ保護回路１２４を配置しないようにすることにより、入出力セル１１Ａの高さが高くなった部分を吸収することが可能となる。面積の異なる様々な仕様の入出力セルにおいてセル幅を合せた場合や細幅化を行った際、チップ内側へ突き出るセルが存在する。この突出し部をＥＳＤ保護回路１２４の配置領域で吸収するように配置する。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置される入力セル１１Ａもチップ端部２１側に配置される入力セル１１Ａと同様に配置される。
【００２６】
これにより、入出力セル幅の統一（または細幅化）で、等ピッチ化（狭ピッチ化）による面積削減が可能となる。また、入出力セルの平坦化によるチップ内部領域の圧迫や凹凸部発生など、設計の複雑化が解消される。
【００２７】
＜変形例３＞
実施例１のパッドの位置を変更した例（変形例３）について説明する。
図１７は変形例３に係る半導体装置のＩＯ領域のレイアウト図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。変形例３に係る半導体装置は入出力端子１１２、電源端子１２２および接地端子１２３をＥＳＤ保護回路１２４とチップ端２１との間に配置した例である。入出力端子１１２、電源端子１２２および接地端子１２３の幅は、入出力セル１１と同程度か小さい幅である。変形例３の半導体装置の入出力セル１１、電源セル１２Ａ、１３ＡおよびＥＳＤ保護回路１２４は実施例１と同様である。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置される入出力端子１１２、電源端子１２２および接地端子１２３もチップ端部２１側に配置される入出力端子１１２、電源端子１２２および接地端子１２３と同様に配置される。
【００２８】
なお、変形例３に係る半導体装置では、電源端子１２２に接続される電源配線２１１の電源電圧（ＶＤＤ１）および接地端子１２３に接続される接地配線２１２の接地電圧（ＶＳＳ１）が入出力回路１１１で使用され、電源配線２２１の電源電圧（ＶＤＤ２）および接地配線２２２の接地電圧（ＶＳＳ２）は内部回路で使用される。ＩＯ領域には電源電圧（ＶＤＤ１）および接地電圧（ＶＳＳ１）の配線の他に電源電圧（ＶＤＤ２）および接地電圧（ＶＳＳ２）の配線が配置される。電源電圧（ＶＤＤ２）および接地電圧（ＶＳＳ２）は降圧回路によって、電源電圧（ＶＤＤ１）および接地電圧（ＶＳＳ１）から生成してもよいし、電源端子および接地端子を介して外部から供給するようにしてもよい。
【００２９】
＜変形例４＞
実施例１のパッドを千鳥配置にした例（変形例４）について説明する。
図１８は変形例４に係る半導体装置のＩＯ領域のレイアウト図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。図１９は図１８のパッドを透視したレイアウト図である。図２０は図１８のパッドを取り除いたレイアウト図である。変形例４に係る半導体装置は、入出力セル１１を変形例３よりも細幅化（セル高さは大きく）して、入出力端子１１２、電源端子１２２、接地端子１２３をＩＯ領域に千鳥配置（ジグザグ状に配置）して構成される。変形例４に係る入力端子１１２、電源端子１２２、接地端子１２３の幅は入出力セル１１、電源セル１２Ａ、１３Ａの幅よりも大きい。よって、１つの入出力端子１１２または電源端子１２２または電源端子１２３は、入出力セル１１または電源セル１２Ａまたは電源セル１３Ａが隣接する３つのセルに平面視で重なるようになる。１つの電源端子１２２は隣接する入出力セル１１と電源セル１３Ａに平面視で重なる。変形例４の半導体装置の入出力セル１１、電源セル１２Ａ、１３ＡおよびＥＳＤ保護回路１２４はセル形状を除いて実施例１、変形例３と同様である。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置される入出力端子１１２、電源端子１２２および接地端子１２３もチップ端部２１側に配置される入出力端子１１２、電源端子１２２および接地端子１２３と同様に配置される。
【００３０】
千鳥配置によって入出力パッドネックを改善できるので、チップ面積を削減することができる。
【００３１】
＜変形例５＞
実施例１の電源配線／接地配線の配置を変更した例（変形例５）について説明する。
図２１は変形例５に係る半導体装置のＩＯ領域の電源配線と接地配線の結線図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。図２２は図２１のＩＯ領域のレイアウト図である。変形例５では、実施例１のＥＳＤ保護回路１２４の電源配線２１３と接地配線２１４の配置を入れ替え、それに伴いＮチャネル型トランジスタおよびＰチャネル型トランジスタなど配置を替えている。これ以外については、変形例５は実施例１と同様である。入出力セル１１とＥＳＤ保護回路１２４が隣接する側のそれぞれの内側に接地配線２１２、２１４を配置接続する。図２２のレイアウト例では、入出力セル１１およびＥＳＤ保護回路１２４と、パッド１２２とは平面視で重なるが、見やすくするために、図２２では重なる部分ではいずれか一方のみを記載している。図の左側に入出力セル１１とＥＳＤ保護回路１２４の配置を示し、その右側にパッド１２２の配置を示している。入出力セル１１に接続する電源配線２１１を配置する領域、入出力セル１１に接続する接地配線２１２およびＥＳＤ保護回路１２４に接続する接地配線２１４の領域、ＥＳＤ保護回路１２４に接続する電源配線２１３を配置する領域はそれぞれＸ方向に沿って伸びる。入出力セル１１の電源配線２１１とＥＳＤ保護回路１２４の電源配線２１３同士を配線２１５で接続する。配線２１５は、電源配線２１１、２１３のメタルよりも上層の低抵抗のメタルであり、パッド１２２間のスペースに配置される。図９の右辺（チップ端部２２）、上辺（チップ端部２３）、左辺（チップ端部２４）側に配置される電源配線および接地配線もチップ端部２１側に配置される電源配線および接地配線と同様に配置される。
【００３２】
これにより抵抗値や電流密度といった設計制約に対応し易い配線構造となる。また、接地配線の結線がし易くなり同層のメタルで接続することができるため、配線総数の少ない製品においてはより大きな効果が得られる。
【００３３】
＜変形例６＞
電源ドメインが複数の例（変形例６）について説明する。
図２３は変形例６に係る半導体装置のＩＯ領域のレイアウト図であり、図９の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。図２４は図２３のＩＯ領域の回路図である。変形例３のようにＩＯ領域で使用する電源と内部回路で使用する電源を異ならせる場合、半導体装置内は複数の電源領域（電源ドメイン）を備えることになる。変形例６に係る半導体装置では、電源（ＶＤＤ１）および接地（ＶＳＳ１）で動作する電源ドメインＰＤ１と、電源（ＶＤＤ２）および接地（ＶＳＳ２）で動作する電源ドメインＰＤ２とを備え、ＩＯ領域にも電源ドメインＰＤ１と電源ドメインＰＤ２を備える。電源ドメインＰＤ１および電源ドメインＰＤ２のそれぞれは、実施例１と同様に入出力セル１１、電源セル１２Ａ、１３ＡおよびＥＳＤ保護回路１２４を備える。変形例６に係る半導体装置は、ＩＯ領域の電源ドメインＰＤ１と電源ドメインＰＤ２との間にブリッジセル（ブリッジ回路）１４を備える。ブリッジセル１４は電源ドメインＰＤ１の接地配線２１２と電源ドメインＰＤ２の接地配線２２２とを接続する双方向のダイオードＤ４、Ｄ５を備える。ダイオードＤ４のアノードは接地配線２１２に接続され、カソードは接地配線２２２に接続される。ダイオードＤ５のアノードは接地配線２２２に接続され、カソードは接地配線２１２に接続される。電源配線２１１と電源配線２２１は分離されている。
【００３４】
図２５は図２３のＩＯ領域の課題を説明するためのレイアウト図である。図２６は図２３のＩＯ領域の課題を解決する手段を説明するためのレイアウト図である。例えば、ＩＯ領域の第２の電源ドメインが内部回路で電源セル１２Ａ、１３Ａのみで構成されるように小規模な電源ドメインでは、ＥＳＤ保護回路１２４の幅が電源セル１２Ａ，１３Ａおよびブリッジセル１４の幅よりも広くなり、デッドスペース１５が発生してしまう。この場合は、図２６の比較例のようにＥＳＤ保護回路１２４を含む電源セル１２、１３を用いる方がよい場合がある。
【実施例２】
【００３５】
実施例１と比較例とを組み合わせた例（実施例２）について説明する。
図２７は実施例２に係る半導体装置の概略レイアウト図である。図２８は図２７のＩＯ領域の回路図であり、図２７の下辺（チップ端部２１）側に配置されるＩＯ領域の向きに合わせている。半導体装置１０Ｂには電源ドメインが４種類あり、図面上チップの左上と右下に実施例１に係る技術を適用した電源ドメインが２種類、左下と右辺に比較例に係る技術を適用する電源ドメインが２種類ある。すなわち、半導体装置１０Ｂは一つの半導体基板上に４つの電源ドメインＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４を備える。電源ドメインＰＤ１、ＰＤ３のＩＯ領域は、チップの外周部に実施例１と同様なＩＯ領域（入出力セル１１、入出力端子１１２、電源セル１２Ａ、１３Ａ、電源端子１２２、接地端子１２３およびＥＳＤ保護回路１２４）を備える。電源ドメインＰＤ２、ＰＤ４のＩＯ領域は、チップの外周部に比較例と同様なＩＯ領域（入出力セル１１、入出力端子１１２、電源セル１２、１３、電源端子１２２および接地端子１２３）を備える。電源ドメインＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４のＩＯ領域のそれぞれの境界にはブリッジセル（ブリッジ回路）１４を備える。電源ドメインＰＤ２、ＰＤ４のＩＯ領域の面積は電源ドメインＰＤ１、ＰＤ３のＩＯ領域の面積よりも小さい。言い換えると、電源ドメインＰＤ２、ＰＤ４のＩＯ領域がチップ端部に沿う方向の長さは電源ドメインＰＤ１、ＰＤ３のＩＯ領域がチップ端部に沿う方向の長さよりも小さい。
【００３６】
電源ドメインＰＤ１の入出力セル１１は電源配線２１１および接地配線２１２に接続され、電源セル１２Ａは電源配線２１１および接地配線２１２に接続され、電源セル１３Ａは接地配線２１２に接続される。ＥＳＤ保護回路１２４は電源配線２１３および接地配線２１２に接続される。電源配線２１１、接地配線２１２、電源配線２１３はＹ方向（チップ端２２が構成する辺が延在する方向）に沿って伸び、チップ端部２２から電源配線２１３、接地配線２１２、電源配線２１１の順に配置される。電源ドメインＰＤ１には、入出力セル１１、電源セル１２Ａ、１３ＡがＸ方向に直列に配置する部分もあり、この部分では電源配線２１１、接地配線２１２、電源配線２１３はＸ方向（チップ端２１が構成する辺が延在する方向）に沿って伸びる。
【００３７】
電源ドメインＰＤ２の入出力セル１１は電源配線２２１および接地配線２２２に接続され、電源セル１２は電源配線２２１および接地配線２２２に接続され、電源セル１３は電源配線２２１および接地配線２２２に接続される。電源配線２２１、接地配線２２２はＹ方向に沿って伸び、チップ端部２２から接地配線２２２、電源配線２２１の順に配置される。
【００３８】
電源ドメインＰＤ１と電源ドメインＰＤ２との間にブリッジセル１４を備える。ブリッジセル１４は電源ドメインＰＤ１の接地配線２１２と電源ドメインＰＤ２の接地配線２２２とを接続する双方向のダイオードＤ４、Ｄ５を備える。ダイオードＤ４のアノードは接地配線２１２に接続され、カソードは接地配線２２２に接続される。ダイオードＤ５のアノードは接地配線２２２に接続され、カソードは接地配線２１２に接続される。電源配線２１１と電源配線２２１は分離されている。
【００３９】
電源ドメインＰＤ１の入出力端子（Ｉ／Ｏ）１１２、電源端子１２２、接地端子１２３は、それぞれ入出力セル１１、電源セル１２Ａ、１３Ａの上に平面視で重なるように配置されるが、それぞれ入出力セル１１、電源セル１２Ａ、１３Ａから平面視で離れて配置されてもよい。電源ドメインＰＤ２の入出力端子（Ｉ／Ｏ）１１２、電源端子１２２、接地端子１２３は、それぞれ入出力セル１１、電源セル１２、１３の上に平面視で重なるように配置されるが、それぞれ入出力セル１１、電源セル１２、１３から平面視で離れて配置されてもよい。
【００４０】
電源ドメインＰＤ３のＩＯ領域は電源ドメインＰＤ１のＩＯ領域と同様な構成である。また、電源ドメインＰＤ４のＩＯ領域は電源ドメインＰＤ２のＩＯ領域と同様な構成である。ただし、電源ドメインＰＤ４のＩＯ領域はチップの角部に配置され、チップ端部２１に対向する部分とチップ端部２４に対向する部分を有する。
【００４１】
なお、半導体装置１０Ｂのチップの四隅にはコーナセル１６を備える。同一電源ドメイン内のコーナセル１６は当該電源ドメインの電源配線および接地配線を備える。半導体装置１０Ｂは半導体装置１０Ａと同様にＩＯ領域よりも内側に内部回路を備える。
【００４２】
小規模な電源ドメインに比較例に係るＥＳＤ保護回路を配置し、大規模な電源ドメインに実施例１に係るＥＳＤ保護回路を配置することにより、チップ面積の増加を抑制することができる。電源ドメインの規模に応じて、部分的に比較例のＥＳＤ保護回路を入出力回路と直列に配置することにより、例えばアナログ回路用の電源ドメインには比較例のＥＳＤ保護回路を用いることでのアナログ回路のノイズの影響等を抑えることができる。
【００４３】
実施例１および変形例１から６を適宜組み合わせることができる。また、実施例１の変形例１から５を実施例２の変形例とすることができる。また、実施例２および変形例１から５を適宜組み合わせることができる。
【００４４】
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００４５】
１０、１０Ａ、１０Ｂ、１０Ｓ・・・半導体装置
１１・・・入出力セル
１１１・・・入出力回路
Ｄ１、Ｄ２・・・ダイオード
Ｑ２・・・Ｐチャネル型トランジスタ
Ｑ３・・・Ｎチャネル型トランジスタ
ＩＮＶ３・・・インバータ
１１２・・・入出力端子（入出力パッド）
１２、１３・・・電源セル
１２１・・・ＥＳＤ保護回路
１２２・・・電源端子（電源パッド）
１２３・・・接地端子（接地パッド）
１２Ａ・・・電源セル
１２４・・・ＥＳＤ保護回路
１２６・・・ＲＣタイマ
Ｒ１・・・抵抗
Ｃ１・・・容量
ＩＮＶ１・・・インバータ
Ｑ１・・・Ｎチャネル型トランジスタ
１３Ａ・・・電源セル
Ｄ３・・・ダイオード
１４・・・ブリッジセル（ブリッジ回路）
１６・・・コーナセル
２１、２２、２３、２４・・・チップ端部
Ｄ４、Ｄ５・・・ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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