(57)【要約】【課題】積層メモリデバイス内のエリア毎に温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行できるようにする。【解決手段】複数のメモリチップが積層された積層メモリデバイスにて、伝搬遅延時間測定部が複数のチップに形成された複数のマイクロバンプ部を有する伝送路での反射波形を検出し、検出した反射波形から伝送路上の所定部分の伝搬遅延時間を計測し、伝搬遅延時間測定部により計測された伝搬遅延時間から温度判定部が所定部分に対応する各メモリエリアの温度を求め、求めた各メモリエリアの温度に基づいてプロセッサが各メモリエリアのリフレッシュ間隔を設定し、設定したリフレッシュ間隔で各メモリエリアのリフレッシュ動作を実行する。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測する測定部と、
前記測定部により計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
【請求項２】
前記測定部は、前記マイクロバンプ部の伝搬遅延時間を計測することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記測定部は、前記複数のチップの積層方向に貫通ビアにより接続されている複数のマイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記伝送路は、前記メモリ回路のメモリセルに近接して配置されている、前記チップの配線を含み、
前記測定部は、前記メモリセルに近接して配置されている前記チップの配線を間に挟む前記マイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする請求項１記載の半導体装置。
【請求項５】
積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記判定部は、前記伝搬遅延時間と温度との関係を示すテーブルを参照し、前記測定部により計測された前記伝搬遅延時間から各メモリエリアの温度を求めることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測する測定部と、
前記測定部により計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
【請求項９】
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測し、
前記半導体装置の判定部が、前記計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
【請求項１０】
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測し、
前記半導体装置の判定部が、前記計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）回路が設けられた複数のメモリチップをシリコン貫通ビア（ＴＳＶ：Through Silicon Via）により接続して積層した積層メモリデバイスは、ＤＲＡＭ回路の記憶素子から放電で記憶内容（データ）が失われることを防ぐため、一定の時間間隔でリフレッシュ動作を繰り返し行っている。ＤＲＡＭ回路の記憶素子からの電荷の放電は温度が高いほど放電速度が速いため、積層メモリデバイスは内部で一番温度が高いメモリブロックに合わせて全体に一律の最短のリフレッシュ間隔に設定しリフレッシュ動作を実行しているが、高温になるほどリフレッシュ間隔を短くし実行頻度を上げる必要がある。
【０００３】
また、ＴＳＶにより接続し複数のメモリチップを積層した積層メモリデバイスにおいて、各メモリチップに温度センサ回路を配置してメモリチップの温度情報を外部に出力し、温度情報を基に外部からメモリチップ毎にリフレッシュ間隔を設定してリフレッシュ動作を行う技術が提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１４２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層メモリデバイスにおいては、内部回路の動作状態や周辺に配置されるＬＳＩの発熱等の影響によって内部で温度差が発生するが、温度が低くてリフレッシュ間隔が長くてもよい部分も最短のリフレッシュ間隔が設定されることで、リフレッシュ動作の実行頻度が上がり積層メモリデバイスの消費電力が多くなってしまう。１つの側面では、本発明の目的は、積層メモリデバイス内のエリア毎に温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行できるようにすることにある。
【課題を解決するための手段】
【０００６】
半導体装置の一態様は、メモリ回路を有する複数のチップが積層され、測定部、判定部、及び制御部を有する。測定部は、複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、検出した反射波形から伝送路上の所定部分の伝搬遅延時間を計測し、計測された伝搬遅延時間から判定部が所定部分に対応する各メモリエリアの温度を求め、求めた各メモリエリアの温度に基づいて制御部が各メモリエリアのリフレッシュ間隔を設定し、設定したリフレッシュ間隔で各メモリエリアのメモリ回路のリフレッシュ動作を実行する。
【発明の効果】
【０００７】
発明の一態様においては、リフレッシュ間隔を最適化し、メモリエリア毎に、メモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行することができる。
【図面の簡単な説明】
【０００８】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明の実施形態における積層メモリデバイスの構成例を示す図である。
【図２】図２は、第１の実施形態における積層メモリデバイスの構成例を示す図である。
【図３】図３は、第１の実施形態における積層メモリデバイスの構成例を示す図である。
【図４】図４は、第１の実施形態における積層メモリデバイスのリフレッシュ制御に係る機能構成例を示す図である。
【図５】図５は、第１の実施形態における積層メモリデバイスのリフレッシュ制御の例を示す図である。
【図６】図６は、第１の実施形態におけるＴＤＲ測定での反射波形の例を示す図である。
【図７】図７は、第１の実施形態における伝搬遅延時間−温度特性の例を示す図である。
【図８】図８は、本実施形態におけるリフレッシュ条件テーブルの例を示す図である。
【図９】図９は、第２の実施形態における積層メモリデバイスのリフレッシュ制御に係る機能構成例を示す図である。
【図１０】図１０は、第２の実施形態における積層メモリデバイスのリフレッシュ制御の例を示す図である。
【図１１】図１１は、第３の実施形態における積層メモリデバイスの構成例を示す図である。
【図１２】図１２は、第３の実施形態における積層メモリデバイスのリフレッシュ制御の例を示す図である。
【図１３】図１３は、第３の実施形態におけるＴＤＲ測定での反射波形の例を示す図である。
【図１４】図１４は、第３の実施形態における伝搬遅延時間−温度特性の例を示す図である。
【図１５】図１５（Ａ）及び図１５（Ｂ）は、第４の実施形態における積層メモリデバイスの構成例を示す図である。
【図１６】図１６は、第４の実施形態における積層メモリデバイスの構成例を示す図である。
【図１７】図１７は、第４の実施形態における積層メモリデバイスのリフレッシュ制御の例を示す図である。
【図１８】図１８は、第４の実施形態におけるＴＤＲ測定での反射波形の例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
図１（Ａ）は、以下に説明する各実施形態が適用される半導体装置としての積層メモリデバイスの構成例を示す図である。積層メモリデバイスは、図１（Ａ）に示すように、ロジック回路が設けられたロジックチップ１０１と、メモリ回路としてのＤＲＡＭ（Dynamic Random Access Memory）回路が設けられた複数のメモリチップ（ＤＲＡＭチップ）１０２とを有する。複数のメモリチップ１０２は、ロジックチップ１０１の上に積層され、シリコン貫通ビア（ＴＳＶ：Through Silicon Via）によりロジックチップ１０１と接続されている。
【００１０】
図１（Ｂ）は、積層メモリデバイスの構成例を示す断面図である。図１（Ｂ）には、積層メモリデバイスが有するロジックチップ１０１及びメモリチップ１０２の一部の領域を示している（以下の積層メモリデバイスの構成図についても同様）。メモリチップ１０２には、記憶素子（容量素子）を有するメモリセルがメモリセル領域１１１に形成されている。また、メモリチップ１０２には、メモリセルに係る配線１１２が形成されている。ロジックチップ１０１には、所定の機能を実現するロジック回路の回路素子や配線等の回路要素１１３が形成されている。
【００１１】
ロジックチップ１０１とメモリチップ１０２とはシリコン貫通ビア（ＴＳＶ）により接続されている。各チップ１０１、１０２の間には誘電材料を用いたアンダーフィル１０４が充填されている。以下に説明する各実施形態でのＴＤＲ（Time Domain Reflectometry：時間領域反射）測定での反射波形を観測しやくするために、アンダーフィル１０４は高誘電材料を用いたアンダーフィル（高誘電アンダーフィル）が好ましい。
【００１２】
以下に説明する各実施形態における積層メモリデバイスは、分割した複数のメモリエリア（領域）毎に、リフレッシュ動作を行う時間間隔（リフレッシュ間隔）を独立して設定可能となっている。図１（Ｂ）には、メモリエリアＡ１〜Ａ５に分割した例を示している。各実施形態における積層メモリデバイスは、ＴＤＲ測定での反射波形を解析することで各メモリエリアの温度を算出し、算出した温度に基づいてメモリエリア毎にリフレッシュ間隔を設定する。なお、以下では、積層メモリデバイスでのデータの書き込み制御（ライト制御）やデータの読み出し制御（リード制御）は従来と同様であるので説明を省略し、リフレッシュ制御について説明する。
【００１３】
（第１の実施形態）
第１の実施形態について説明する。
図２は、第１の実施形態における積層メモリデバイスの構成例を示す断面図である。図２に示すように、第１の実施形態における積層メモリデバイスは、図１（Ｂ）に示した構成、及び温度測定のためのＴＤＲ測定に用いる伝送路を有する。ＴＤＲ測定に用いる伝送路は、ＴＳＶやチップ内配線等の配線２０１、及びマイクロバンプ２０２とマイクロバンプ２０２同士を接合するはんだ２０３とを有するマイクロバンプ部で形成されている。
【００１４】
図３に示すように、ＴＤＲ測定に用いる伝送路の一端は、ロジックチップ１０１内のＴＤＲ部３０１に接続されている。また、ＴＤＲ測定に用いる伝送路の他端は、終端抵抗により終端されている。ＴＤＲ部３０１は、ＴＤＲ測定により伝送路を時間領域で解析することが可能であり、伝送路における伝搬遅延時間（又はインピーダンス）と温度との関係を示す特性テーブルを有する。ＴＤＲ部３０１は、伝送路にパルス信号やステップ信号を印加して、返ってくる反射波形を観測することで、伝送路における伝搬遅延時間やインピーダンスの変化を計測する。
【００１５】
ＴＤＲ部３０１は、信号出力部３０２、信号検出部３０３、及び解析処理部３０４を有する。信号出力部３０２は、ＴＤＲ測定に用いる伝送路にパルス信号やステップ信号を出力する。信号検出部３０３は、信号出力部３０２から出力される信号の伝送時に伝送路で生じ、ＴＤＲ部３０１に返ってくる反射波を検出する。解析処理部３０４は、信号検出部３０３により検出された反射波形を解析し、解析結果と特性テーブルとに基づいて温度を算出する。
【００１６】
ＴＤＲ測定に用いる伝送路においては、マイクロバンプ部（２０２、２０３）が配線２０１より太くなっており、配線２０１とマイクロバンプ部（２０２、２０３）とでインピーダンスが異なる。そのため、ＴＤＲ測定に用いる伝送路では、マイクロバンプ部（２０２、２０３）が反射点となり、反射波がＴＤＲ部３０１に返ってくる。反射波形における伝搬遅延時間ｔｐｄは、例えばｔｐｄ＝３．３４×√εｒ［ｐｓ／ｍｍ］（εｒは比誘電率）で表される。したがって、温度が高くなると、インピーダンスが低く、反射波形における伝搬遅延時間が長くなる。
【００１７】
そこで、第１の実施形態における積層メモリデバイスは、マイクロバンプ部（２０２、２０３）の伝搬遅延時間を計測し、計測された伝搬遅延時間からマイクロバンプ２０２間にある各メモリセル近傍の温度を求める。そして、求めた温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、設定したリフレッシュ間隔に従ってリフレッシュ動作を実行する。なお、前述したようにアンダーフィル１０４に高誘電材料を用いると、マイクロバンプ部（２０２、２０３）のインピーダンスはより低く、伝搬遅延時間はより長くなるため、反射波形を観測しやすくなる。
【００１８】
図４は、第１の実施形態における積層メモリデバイスのリフレッシュ制御に係る機能構成例を示す図である。ロジックチップ４１０において、プロセッサ４１１は、メモリチップ４２０に対するリフレッシュ制御を含む積層メモリデバイスにおける各種制御を行う。伝搬遅延時間測定部４１２は、メモリチップ４２０に形成された伝送路を用いてＴＤＲ測定を行い、観測された反射波形から伝搬遅延時間を計測する。伝搬遅延時間測定部４１２Ａは、図３に示した信号出力部３０２、信号検出部３０３、及び解析処理部３０４により機能が実現される。
【００１９】
温度判定部４１３は、伝搬遅延時間と温度との関係を示す伝搬遅延時間−温度特性テーブル４１４Ａを有する。温度判定部４１３は、伝搬遅延時間−温度特性テーブル４１４Ａを参照し、伝搬遅延時間測定部４１２Ａにより計測された伝搬遅延時間から温度ＴＭＰを求めてプロセッサ４１１に出力する。温度判定部４１３は、図３に示した解析処理部３０４により機能が実現される。
【００２０】
プロセッサ４１１は、温度判定部４１３から出力された温度ＴＭＰを受けると、温度に対するリフレッシュ間隔の設定を示すリフレッシュ条件テーブル４１５を参照し、温度ＴＭＰに応じたリフレッシュ間隔をメモリエリア毎に設定する。また、プロセッサ４１１は、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュに係る制御信号ＲＣＴＬ等を制御して、メモリへリフレッシュ動作の実行を指示する。
【００２１】
図５は、第１の実施形態における積層メモリデバイスでのリフレッシュ制御の例を示す図である。第１の実施形態におけるリフレッシュ制御では、リフレッシュ制御を行う前に、予め求められているマイクロバンプ部（２０２、２０３）の伝搬遅延時間と温度との関係を示す伝搬遅延時間−温度特性テーブル４１４Ａがロジックチップ４１０に格納される（５０１）。また、ロジックチップ４１０のリフレッシュ条件テーブル４１５に、温度に対するリフレッシュ間隔を示すリフレッシュ条件が設定される（５０２）。
【００２２】
リフレッシュ制御を開始すると、伝搬遅延時間測定部４１２Ａが、メモリチップ４２０に形成された複数のマイクロバンプ部（２０２、２０３）を有する伝送路を用いてＴＤＲ測定を行い、反射波形を検出する（５０３）。続いて、伝搬遅延時間測定部４１２Ａが、検出した反射波形を解析処理し、各マイクロバンプ部（２０２、２０３）（反射点間）の伝搬遅延時間を計測する（５０４）。例えば、図３に示すＡ点及びＢ点のマイクロバンプ部の反射により、図６に示すようなインピーダンスの変化を示す反射波形が検出されたとする。この場合、伝搬遅延時間測定部４１２Ａは、インピーダンスの変化量が総変化量Ｚｐの半分１／２×Ｚｐとなる時間幅を伝搬遅延時間とし、図６に示す例ではＡ点のマイクロバンプ部による伝搬遅延時間がΔｔ１であり、Ｂ点のマイクロバンプ部による伝搬遅延時間がΔｔ２であると計測する。
【００２３】
次に、温度判定部４１３が、伝搬遅延時間−温度特性テーブル４１４Ａを参照して、処理５０４において計測された伝搬遅延時間から各メモリエリアの温度を求める（５０５）。例えば、伝搬遅延時間−温度特性テーブル４１４Ａが示す伝搬遅延時間と温度との関係が、図７に示すような特性を示すとする。この場合、温度判定部４１３は、伝搬遅延時間Δｔ１、Δｔ２にそれぞれ対応する温度がＴ１、Ｔ２であると判定し、図３に示したＡ点及びＢ点のマイクロバンプ２０２間にあるメモリセル近傍の温度がＴｍ（＝（Ｔ１＋Ｔ２）／２）であると判定する。このようにして、温度判定部４１３が、処理５０４において計測された伝搬遅延時間から各メモリエリアの温度を求める。
【００２４】
次に、プロセッサ４１１は、リフレッシュ条件テーブル４１５を参照して、処理５０５において求められたメモリエリア毎の温度を基に各メモリエリアのリフレッシュ間隔を設定する（５０６）。図８に、リフレッシュ条件テーブル４１５の一例を示す。図８に示す例では、温度がＴａ［℃］以上かつＴｂ［℃］未満であれば、リフレッシュ間隔がＣａ［μｓ］に設定される。また、温度値がＴｂ［℃］以上かつＴｃ［℃］未満であれば、リフレッシュ間隔がＣａよりも短いＣｂ［μｓ］（例えばＣａの１／２倍の周期）に設定され、温度値がＴｃ［℃］以上かつＴｄ［℃］未満であれば、リフレッシュ間隔がＣｂよりも短いＣｃ［μｓ］（例えばＣｂの１／２倍の周期）に設定される。
【００２５】
処理５０６で各メモリエリアのリフレッシュ間隔を設定すると、プロセッサ４１１は、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュ動作の制御を行う（５０７）。その後、積層メモリデバイスは、５０３〜５０７の動作を定期的に実行する。
【００２６】
第１の実施形態における積層メモリデバイスは、メモリチップ４２０に形成された伝送路を用いたＴＤＲ測定により得られた伝搬遅延時間から各メモリエリアの温度を求め、求めた温度に基づいて各メモリエリアのリフレッシュ間隔を設定する。これにより、温度が高いメモリエリアは短いリフレッシュ間隔で、温度が低いメモリエリアはリフレッシュ間隔を長くするように制御してメモリエリア毎にリフレッシュ動作を実行することが可能となる。したがって、第１の実施形態における積層メモリデバイスは、リフレッシュ間隔の最適化が図れ、メモリエリア毎に、メモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行でき、消費電力を削減することができる。また、メモリエリア毎にメモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行することで、メモリ全体で一律のリフレッシュ間隔とした場合と比較して、ＣＰＵからのアクセス待ち時間を低減でき、性能向上が図れる。
【００２７】
（第２の実施形態）
次に、第２の実施形態について説明する。ＴＤＲ測定により得られる反射波形においては、インピーダンスの変化量も温度に応じて変わる。第２の実施形態では、マイクロバンプ部（２０２、２０３）のインピーダンスの変化を計測し、計測されたインピーダンスからマイクロバンプ２０２間にある各メモリセル近傍の温度を求める。なお、第２の実施形態における積層メモリデバイスの構成は、図２及び図３に示した第１の実施形態における積層メモリデバイスの構成と同様であるので、説明は省略する。
【００２８】
図９は、第２の実施形態における積層メモリデバイスのリフレッシュ制御に係る機能構成例を示す図である。図９において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。インピーダンス測定部４１２Ｂは、メモリチップ４２０に形成された伝送路を用いてＴＤＲ測定を行い、観測された反射波形からインピーダンスを計測する。インピーダンス測定部４１２Ｂは、信号出力部３０２、信号検出部３０３、及び解析処理部３０４により機能が実現される。
【００２９】
温度判定部４１３は、インピーダンスと温度との関係を示すインピーダンス−温度特性テーブル４１４Ｂを有する。温度判定部４１３は、インピーダンス−温度特性テーブル４１４Ｂを参照し、インピーダンス測定部４１２Ｂにより計測されたインピーダンスから温度ＴＭＰを求めてプロセッサ４１１に出力する。温度判定部４１３は、解析処理部３０４により機能が実現される。
【００３０】
図１０は、第２の実施形態における積層メモリデバイスでのリフレッシュ制御の例を示す図である。第２の実施形態におけるリフレッシュ制御では、リフレッシュ制御を行う前に、予め求められているマイクロバンプ部（２０２、２０３）のインピーダンスと温度との関係を示すインピーダンス−温度特性テーブル４１４Ｂがロジックチップ４１０に格納される（１００１）。また、ロジックチップ４１０のリフレッシュ条件テーブル４１５に、温度に対するリフレッシュ間隔を示すリフレッシュ条件が設定される（１００２）。
【００３１】
リフレッシュ制御を開始すると、インピーダンス測定部４１２Ｂが、メモリチップ４２０に形成された複数のマイクロバンプ部（２０２、２０３）を有する伝送路を用いてＴＤＲ測定を行い、反射波形を検出する（１００３）。続いて、インピーダンス測定部４１２Ｂが、検出した反射波形を解析処理し、各マイクロバンプ部（２０２、２０３）（反射点間）のインピーダンスを計測する（１００４）。次に、温度判定部４１３が、インピーダンス−温度特性テーブル４１４Ｂを参照して、処理１００４において計測されたインピーダンスから各メモリエリアの温度を求める（１００５）。
【００３２】
次に、プロセッサ４１１は、リフレッシュ条件テーブル４１５を参照して、処理１００５において求められたメモリエリア毎の温度を基に各メモリエリアのリフレッシュ間隔を設定する（１００６）。処理１００６で各メモリエリアのリフレッシュ間隔を設定すると、プロセッサ４１１は、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュ動作の制御を行う（１００７）。その後、積層メモリデバイスは、１００３〜１００７の動作を定期的に実行する。
【００３３】
このように第２の実施形態における積層メモリデバイスは、メモリチップ４２０に形成された伝送路を用いたＴＤＲ測定により得られたインピーダンスから各メモリエリアの温度を求め、求めた温度に基づいて各メモリエリアのリフレッシュ間隔を設定する。これにより、温度が高いメモリエリアは短いリフレッシュ間隔で、温度が低いメモリエリアはリフレッシュ間隔を長くするように制御してメモリエリア毎にリフレッシュ動作を実行することが可能となる。したがって、第２の実施形態における積層メモリデバイスは、リフレッシュ間隔の最適化が図れ、メモリエリア毎に、メモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行でき、消費電力を削減することができる。また、メモリエリア毎にメモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行することで、メモリ全体で一律のリフレッシュ間隔とした場合と比較して、ＣＰＵからのアクセス待ち時間を低減でき、性能向上が図れる。
【００３４】
（第３の実施形態）
次に、第３の実施形態について説明する。
積層メモリデバイスの近傍にＣＰＵ等のＬＳＩを配置した場合、ＬＳＩの発熱による影響を受けて、積層メモリデバイスはＬＳＩに近い側では温度が高くなり、遠い側では温度が低くなる。第３の実施形態では、図１１に一例を示すように、複数のマイクロバンプ部（２０２、２０３）及び配線（ＴＳＶを含む）２０１を有する縦方向（積層方向）の部分伝送路の伝搬遅延時間をＴＤＲ部３０１により計測し、計測された伝搬遅延時間からその部分のメモリエリアの温度を求める。すなわち、縦方向（積層方向）にＴＳＶ２０１により接続されているマイクロバンプ部の間の伝搬遅延時間を計測する。例えば、メモリチップに形成されたＴＤＲ測定のための伝送路において、最下部のマイクロバンプ部とその上方に配置された最上部のマイクロバンプ部との間の伝搬遅延時間を計測する。なお、第３の実施形態における積層メモリデバイスの構成及び機能構成は、図２〜図４に示した第１の実施形態における積層メモリデバイスの構成及び機能構成と同様であるので、説明は省略する。
【００３５】
図１２は、第３の実施形態における積層メモリデバイスでのリフレッシュ制御の例を示す図である。第３の実施形態におけるリフレッシュ制御では、リフレッシュ制御を行う前に、予め求められている複数のマイクロバンプ部（２０２、２０３）及び配線（ＴＳＶを含む）２０１を有する縦方向（積層方向）の部分伝送路の伝搬遅延時間と温度との関係を示す伝搬遅延時間−温度特性テーブル４１４Ａがロジックチップ４１０に格納される（１２０１）。例えば、本例では、３つのマイクロバンプ部（２０２、２０３）及び３つのＴＳＶ２０１の伝送路に係る伝搬遅延時間−温度特性テーブル４１４Ａが格納される。また、ロジックチップ４１０のリフレッシュ条件テーブル４１５に、温度に対するリフレッシュ間隔を示すリフレッシュ条件が設定される（１２０２）。
【００３６】
リフレッシュ制御を開始すると、伝搬遅延時間測定部４１２Ａが、メモリチップ４２０に形成された複数のマイクロバンプ部（２０２、２０３）を有する伝送路を用いてＴＤＲ測定を行い、反射波形を検出する（１２０３）。続いて、伝搬遅延時間測定部４１２Ａが、検出した反射波形を解析処理し、複数のマイクロバンプ部（２０２、２０３）及び配線（ＴＳＶを含む）２０１を有する各縦方向（積層方向）の部分伝送路の伝搬遅延時間を計測する（１２０４）。例えば、図１３に示すようなインピーダンスの変化を示す反射波形が検出されたとする。この場合、伝搬遅延時間測定部４１２Ａは、測定対象の部分伝送路での反射によりインピーダンスの変化が生じた期間を伝搬遅延時間とし、図１１に示した縦方向の部分伝送路の伝搬遅延時間がΔｔ１、Δｔ２であると計測する。
【００３７】
次に、温度判定部４１３が、伝搬遅延時間−温度特性テーブル４１４Ａを参照して、処理１２０４において計測された伝搬遅延時間から各メモリエリアの温度を求める（１２０５）。例えば、伝搬遅延時間−温度特性テーブル４１４Ａが示す伝搬遅延時間と温度との関係が、図１４に示すような特性を示すとする。この場合、温度判定部４１３は、図１１に示した縦方向の部分伝送路近傍の温度Ｔｍ（１）、Ｔｍ（２）が、伝搬遅延時間Δｔ１、Δｔ２に対応する温度Ｔ１、Ｔ２であると判定する。このようにして、温度判定部４１３が、処理１２０４において計測された伝搬遅延時間から各メモリエリアの温度を求める。
【００３８】
次に、プロセッサ４１１は、リフレッシュ条件テーブル４１５を参照して、処理１２０５において求められたメモリエリア毎の温度を基に各メモリエリアのリフレッシュ間隔を設定する（１２０６）。そして、プロセッサ４１１は、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュ動作の制御を行う（１２０７）。その後、積層メモリデバイスは、１２０３〜１２０７の動作を定期的に実行する。
【００３９】
第３の実施形態における積層メモリデバイスは、メモリチップ４２０に形成された伝送路を用いたＴＤＲ測定により得られた縦方向の部分伝送路での伝搬遅延時間から各メモリエリアの温度を求め、求めた温度に基づいて各メモリエリアのリフレッシュ間隔を設定する。これにより、第３の実施形態における積層メモリデバイスは、近傍に配置されるＬＳＩの発熱等の影響を容易に観測してリフレッシュ間隔の最適化が図れ、メモリエリア毎に、メモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行でき、消費電力を削減することができる。また、メモリエリア毎にメモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行することで、メモリ全体で一律のリフレッシュ間隔とした場合と比較して、ＣＰＵからのアクセス待ち時間を低減でき、性能向上が図れる。
【００４０】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１５（Ａ）は、第４の実施形態における積層メモリデバイスの構成例を示す断面図である。図１５（Ａ）に示すように、第４の実施形態における積層メモリデバイスは、図１（Ｂ）に示した構成、及び温度測定のためのＴＤＲ測定に用いる伝送路を有する。ＴＤＲ測定に用いる伝送路は、ＴＳＶやチップ内配線等の配線１５０１、及びマイクロバンプ１５０２とマイクロバンプ１５０２同士を接合するはんだ１５０３とを有するマイクロバンプ部で形成されている。第４の実施形態における積層メモリデバイスでは、マイクロバンプ部（１５０２、１５０３）の間にチップ内配線を含むようにＴＤＲ測定に用いる伝送路が形成されている。ＴＤＲ測定に用いる伝送路が有するチップ内配線１５０１は、図１５（Ｂ）に上方から見た配置例を示すように、メモリセルが形成されるメモリセル領域１５１１に近接するように配置されている。図１５（Ｂ）において、１５１２はメモリセルに係る配線である。
【００４１】
図１６に示すように、ＴＤＲ測定に用いる伝送路の一端は、ロジックチップ１０１内のＴＤＲ部３０１に接続され、伝送路の他端は、終端抵抗により終端されている。ＴＤＲ部３０１は、伝送路にパルス信号やステップ信号を印加して、返ってくる反射波形を観測することで、伝送路における伝搬遅延時間やインピーダンスの変化を計測する。なお、第４の実施形態における積層メモリデバイスの機能構成は、図４に示した第１の実施形態における積層メモリデバイスの機能構成と同様であるので、説明は省略する。
【００４２】
図１７は、第４の実施形態における積層メモリデバイスでのリフレッシュ制御の例を示す図である。第４の実施形態におけるリフレッシュ制御では、リフレッシュ制御を行う前に、予め求められているマイクロバンプ部（１５０２、１５０３）間の伝搬遅延時間と温度との関係を示す伝搬遅延時間−温度特性テーブル４１４Ａがロジックチップ４１０に格納される（１７０１）。第４の実施形態では、ＴＳＶ及びメモリチップ内配線を有する伝送路に係る伝搬遅延時間−温度特性テーブル４１４Ａが格納される。また、ロジックチップ４１０のリフレッシュ条件テーブル４１５に、温度に対するリフレッシュ間隔を示すリフレッシュ条件が設定される（１７０２）。
【００４３】
リフレッシュ制御を開始すると、伝搬遅延時間測定部４１２Ａが、メモリチップ４２０に形成された複数のマイクロバンプ部（１５０２、１５０３）を有する伝送路を用いてＴＤＲ測定を行い、反射波形を検出する（１７０３）。続いて、伝搬遅延時間測定部４１２Ａが、検出した反射波形を解析処理し、各マイクロバンプ部（１５０２、１５０３）間（反射点間）の伝搬遅延時間を計測する（１７０４）。例えば、図１６に示したＡ点、Ｂ点、Ｃ点での反射により、図１８に示すようなインピーダンスの変化を示す反射波形が検出されたとする。この場合、伝搬遅延時間測定部４１２Ａは、それぞれメモリセルに近接して配置されているチップ内配線１５０１を間に挟む、Ａ点からＢ点までの伝送路の伝搬遅延時間がΔｔ１であり、Ｂ点からＣ点までの伝送路の伝搬遅延時間がΔｔ２であると計測する。
【００４４】
次に、温度判定部４１３が、伝搬遅延時間−温度特性テーブル４１４Ａを参照して、処理１７０４において計測された伝搬遅延時間から各メモリエリアの温度を求める（１７０５）。続いて、プロセッサ４１１は、リフレッシュ条件テーブル４１５を参照して、処理１７０５において求められたメモリエリア毎の温度を基に各メモリエリアのリフレッシュ間隔を設定する（１７０６）。そして、プロセッサ４１１は、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュ動作の制御を行う（１７０７）。その後、積層メモリデバイスは、１７０３〜１７０７の動作を定期的に実行する。
【００４５】
第４の実施形態における積層メモリデバイスは、メモリセルに近接するように配置した配線を含む伝送路を用いたＴＤＲ測定により得られた伝搬遅延時間から各メモリエリアの温度を求め、求めた温度に基づいて各メモリエリアのリフレッシュ間隔を設定する。これにより、第４の実施形態における積層メモリデバイスは、メモリセルの近傍に伝送路を配置することでメモリセルの温度をより的確に観測してリフレッシュ間隔の最適化が図れ、メモリエリア毎に、メモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行でき、消費電力を削減することができる。また、メモリエリア毎にメモリエリアの温度に応じた適切なリフレッシュ間隔でリフレッシュ動作を実行することで、メモリ全体で一律のリフレッシュ間隔とした場合と比較して、ＣＰＵからのアクセス待ち時間を低減でき、性能向上が図れる。
【００４６】
なお、前述した第１〜第４の実施形態においては、説明のためにＴＤＲ部及びＴＤＲ測定に用いる伝送路を１つ図示しているが、測定対象とする領域範囲や伝送路での信号の減衰等を考慮して、積層メモリデバイスには適当な数のＴＤＲ部及びＴＤＲ測定に用いる伝送路が設けられる。また、１つの伝送路に対して１つのＴＤＲ部を設ける構成に限らず、複数の伝送路に対して１つのＴＤＲ部を設ける構成としてもよい。
【００４７】
また、前述した第１〜第４の実施形態では、ロジックチップ４１０内のプロセッサ４１１が、設定したリフレッシュ間隔に従ってメモリに対するリフレッシュ動作の制御を行うようにしているが、プロセッサ４１１が定期的にリフレッシュ動作の要求を発行し、メモリチップ４２０が、設定したリフレッシュ間隔に従って、要求に選択的に応答してリフレッシュ動作を実行するような制御としてもよい。
【００４８】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上の第１〜第４の実施形態を含む実施形態に関し、さらに以下の付記を開示する。
【００４９】
（付記１）
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測する測定部と、
前記測定部により計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
（付記２）
前記測定部は、前記マイクロバンプ部の伝搬遅延時間を計測することを特徴とする付記１記載の半導体装置。
（付記３）
前記測定部は、前記複数のチップの積層方向に貫通ビアにより接続されている複数のマイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする付記１記載の半導体装置。
（付記４）
前記伝送路は、前記メモリ回路のメモリセルに近接して配置されている、前記チップの配線を含み、
前記測定部は、前記メモリセルに近接して配置されている前記チップの配線を間に挟む前記マイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする付記１記載の半導体装置。
（付記５）
積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）
前記判定部は、前記伝搬遅延時間と温度との関係を示すテーブルを参照し、前記測定部により計測された前記伝搬遅延時間から各メモリエリアの温度を求めることを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記７）
前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする付記１〜６の何れか１項に記載の半導体装置。
（付記８）
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測する測定部と、
前記測定部により計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
（付記９）
積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする付記８記載の半導体装置。
（付記１０）
前記判定部は、前記インピーダンスと温度との関係を示すテーブルを参照し、前記測定部により計測された前記インピーダンスから各メモリエリアの温度を求めることを特徴とする付記８又は９記載の半導体装置。
（付記１１）
前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする付記８〜１０の何れか１項に記載の半導体装置。
（付記１２）
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測し、
前記半導体装置の判定部が、前記計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
（付記１３）
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測し、
前記半導体装置の判定部が、前記計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
【符号の説明】
【００５０】
１０１、４１０  ロジックチップ
１０２、４２０  メモリチップ
１０３  シリコン貫通ビア（ＴＳＶ）
１０４  アンダーフィル
２０１  配線
２０２  マイクロバンプ
２０３  はんだ
３０１  ＴＤＲ部
３０２  信号出力部
３０３  信号検出部
４１１  プロセッサ
４１２Ａ  伝搬遅延時間測定部
４１２Ｂ  インピーダンス測定部
４１３  温度測定部
４１４Ａ  伝搬遅延時間−温度特性テーブル
４１４Ｂ  インピーダンス−温度特性テーブル
４１５  リフレッシュ条件テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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