(57)【要約】【課題】動作安定性を向上できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、積層体及び構造体を含む。積層体は、積層領域を含む。積層領域は、選択ゲート電極と、第１方向において第１選択ゲート電極から離れた第２選択ゲート電極と、第１選択ゲート電極と第２選択ゲート電極との間に設けられ第１方向に並ぶ第１電極と、第２選択ゲート電極と第１電極との間に設けられ第１方向に並ぶ第２電極と、第１、第２電極との間に設けられ第１方向に並ぶ複数の第３電極と、を含む。第１電極の間隔は、第３電極の間隔よりも広い。第２電極の間隔は、第３間隔よりも広い。構造体は、第１方向に延びる半導体ボディと、半導体ボディと積層領域との間に設けられた外側膜と、半導体ボディと外側膜との間に設けられた内側膜と、外側膜と内側膜との間に設けられた中間膜と、を含む。【選択図】図１
2018046159.tif 000002
【特許請求の範囲】
【請求項１】
第１選択ゲート電極と、
第１方向において前記第１選択ゲート電極から離れた第２選択ゲート電極と、
前記第１選択ゲート電極と前記第２選択ゲート電極との間に設けられ前記第１方向に並ぶ複数の第１電極と、
前記第２選択ゲート電極と前記複数の第１電極との間に設けられ前記第１方向に並ぶ前記複数の第２電極と、
前記複数の第１電極と前記複数の第２電極との間に設けられ前記第１方向に並ぶ複数の第３電極と、
を含む第１積層領域を含む積層体であって、前記複数の第１電極の隣り合う２つの間の第１間隔は、前記複数の第３電極の隣り合う２つの第３間隔よりも広く、前記複数の第２電極の隣り合う２つの間の第２間隔は、前記第３間隔よりも広い、前記積層体と、
第１構造体であって、
前記第１方向に延びる第１半導体ボディと、
前記第１半導体ボディと前記第１積層領域との間に設けられた第１外側膜と、
前記第１半導体ボディと前記第１外側膜との間に設けられた第１内側膜と、
前記第１外側膜と前記第１内側膜との間に設けられた第１中間膜と、
を含む前記第１構造体と、
を備えた半導体記憶装置。
【請求項２】
第２構造体と、
第１導電層と、
第２導電層と、
をさらに備え、
前記積層体は、第３選択ゲート電極をさらに含み、前記第２選択ゲート電極及び前記第３選択ゲート電極を結ぶ方向は、前記第１方向と交差する第２方向に沿い、
前記第１選択ゲート電極は、前記第１方向において前記第３選択ゲート電極と離れた第１選択ゲート領域を含み、
前記複数の第１電極は、前記第１選択ゲート領域と前記第３選択ゲート電極との間の第１電極領域を含み、
前記複数の第２電極は、前記第１選択ゲート領域と前記第１電極領域との間の第２電極領域を含み、
前記複数の第３電極は、前記第１電極領域と前記第２電極領域との間の第３電極領域を含み、
前記積層体は、前記第１選択ゲート領域、前記第３選択ゲート電極、前記第１電極領域、前記第２電極領域及び前記第３電極領域を含む第２積層領域を含み、
前記第２構造体は、
前記第１方向に延びる第２半導体ボディと、
前記第２半導体ボディと前記第２積層領域との間に設けられた第２外側膜と、
前記第２半導体ボディと前記第２外側膜との間に設けられた第２内側膜と、
前記第２外側膜と前記第２内側膜との間に設けられた第２中間膜と、
を含み、
前記第１半導体ボディは、第１端部と、第２端部と、を含み、
前記第２半導体ボディは、第３端部と、第４端部と、を含み、
前記第１導電層は、前記第１端部及び前記第３端部と電気的に接続され、
前記第２導電層は、前記第２端部及び前記第４端部と電気的に接続された、請求項１記載の半導体記憶装置。
【請求項３】
前記第１導電層、前記第２導電層、前記第１選択ゲート電極、前記第２選択ゲート電極、前記複数の第１電極、前記複数の第２電極、及び、前記複数の第３電極と電気的に接続された制御部をさらに含み、
前記制御部は、
前記第１導電層を第１電位とし、
前記第２導電層を第２電位とし、
前記複数の第３電極の１つを前記第１電位よりも高く前記第２電位よりも高い第３電位とし、
前記複数の第１電極を前記第１電位と前記第３電位との間の第４電位とし、
前記複数の第２電極を前記第２電位と前記第３電位との間の第５電位とし、
前記複数の第３電極の前記１つを除く他の前記複数の第３電極の少なくとも１つを第６電位とし、前記第６電位は、前記第４電位と前記第３電位との間であり、前記第５電位と前記第３電位との間であり、
前記第２選択ゲート電極を前記第４電位よりも低く前記第５電位よりも低い第７電位とし、
前記第１選択ゲート電極を前記第７電位よりも低い第８電位とし、
前記第３選択ゲート電極を前記第７電位よりも低い第９電位とする
第１動作を行う、請求項２記載の半導体記憶装置。
【請求項４】
前記制御部は、前記第１動作において、
前記第６電位とされた前記複数の第３電極の前記少なくとも１つと、前記複数の第１電極と、の間に位置する前記複数の第３電極の別の少なくとも１つを第１０電位とし、
前記第６電位とされた前記複数の第３電極の前記少なくとも１つと、前記複数の第２電極と、の間に位置する前記複数の第３電極の別の少なくとも１つを第１１電位とし、
前記第１０電位は、前記第４電位と前記第６電位との間であり、
前記第１１電位は、前記第５電位と前記第６電位との間である、請求項３記載の半導体記憶装置。
【請求項５】
前記第１０電位と前記第６電位との差の絶対値は、２ボルト以下である、請求項４記載の半導体記憶装置。
【請求項６】
基体をさらに備え、
前記基体の面の上に前記積層体は設けられ、
前記第１方向は、前記面と交差した、請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１構造体は、前記積層体の中を前記第１方向に延びる、請求項１〜６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、安定な動作が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７７０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、動作安定性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体記憶装置は、積層体及び第１構造体を含む。前記積層体は、第１積層領域を含む。前記第１積層領域は、第１選択ゲート電極と、第１方向において前記第１選択ゲート電極から離れた第２選択ゲート電極と、前記第１選択ゲート電極と前記第２選択ゲート電極との間に設けられ前記第１方向に並ぶ複数の第１電極と、前記第２選択ゲート電極と前記複数の第１電極との間に設けられ前記第１方向に並ぶ前記複数の第２電極と、前記複数の第１電極と前記複数の第２電極との間に設けられ前記第１方向に並ぶ複数の第３電極と、を含む。前記複数の第１電極の隣り合う２つの間の第１間隔は、前記複数の第３電極の隣り合う２つの第３間隔よりも広い。前記複数の第２電極の隣り合う２つの間の第２間隔は、前記第３間隔よりも広い。前記第１構造体は、前記第１方向に延びる第１半導体ボディと、前記第１半導体ボディと前記第１積層領域との間に設けられた第１外側膜と、前記第１半導体ボディと前記第１外側膜との間に設けられた第１内側膜と、前記第１外側膜と前記第１内側膜との間に設けられた第１中間膜と、を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図２】図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体記憶装置の動作を例示する模式図である。
【図３】実施形態に係る半導体記憶装置の特性を例示するグラフ図である。
【図４】半導体記憶装置の特性を例示するグラフ図である。
【図５】実施形態に係る半導体記憶装置を例示する模式図である。
【図６】図６（ａ）〜図６（ｆ）は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体記憶装置の動作を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図１に示すように、半導体記憶装置１１０は、積層体ＳＢ及び第１構造体ＳＴ１を含む。この例では、半導体記憶装置１１０は、第２構造体ＳＴ２を含む。
【０００９】
積層体ＳＢは、第１積層領域ＳＲ１を含む。
【００１０】
第１積層領域ＳＲ１は、第１選択ゲート電極ＳＧ１、第２選択ゲート電極ＳＧ２、複数の第１電極２１、複数の第２電極２２及び複数の第３電極２３を含む。
【００１１】
第２選択ゲート電極ＳＧ２は、第１方向において第１選択ゲート電極ＳＧ１から離れる。
【００１２】
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１３】
この例では、基体１０が設けられている。積層体ＳＢは、基体１０の面１０ｕ（例えば上面）の上に設けられる。Ｚ軸方向は、面１０ｕと交差する。例えば、Ｚ軸方向は、面１０ｕに対して垂直である。
【００１４】
この例では、複数の第１選択ゲート電極ＳＧ１が設けられている。複数の第１選択ゲート電極ＳＧ１は、Ｚ軸方向に並ぶ。複数の第１選択ゲート電極ＳＧ１の間に層間絶縁膜ＳＧｉ１が設けられている。第１選択ゲート電極ＳＧ１の数は、１でもよく２以上でも良い。
【００１５】
この例では、複数の第２選択ゲート電極ＳＧ２が設けられている。複数の第２選択ゲート電極ＳＧ２は、Ｚ軸方向に並ぶ。複数の第２選択ゲート電極ＳＧ２の間に層間絶縁膜ＳＧｉ２が設けられている。第２選択ゲート電極ＳＧ２の数は、１でもよく２以上でも良い。
【００１６】
複数の第１電極２１は、第１選択ゲート電極ＳＧ１と第２選択ゲート電極ＳＧ２との間に設けられる。複数の第１電極２１は、第１方向（Ｚ軸方向）に並ぶ。この例では、複数の第１電極２１の間に、層間絶縁膜２１ｉが設け得られる。
【００１７】
複数の第２電極２２は、第２選択ゲート電極ＳＧ２と複数の第１電極２１との間に設けられる。複数の第２電極２２は、第１方向（Ｚ軸方向）に並ぶ。複数の第２電極２２の間に、層間絶縁膜２２ｉが設けられている。
【００１８】
複数の第３電極２３は、複数の第１電極２１と複数の第２電極２２との間に設けられる。複数の第３電極２３は、第１方向に並ぶ。この例では、複数の第３電極２３の間に層間絶縁膜２３ｉが設けられる。
【００１９】
第１構造体ＳＴ１は、第１半導体ボディ５１ｓ、第１外側膜５１ａ及び第１内側膜５１ｂ、第１中間膜５１ｃを含む。第１半導体ボディ５１ｓは、第１方向（Ｚ軸方向）に延びる。第１外側膜５１ａは、第１半導体ボディ５１ｓと第１積層領域ＳＲ１との間に設けられる。第１内側膜５１ｂは、第１半導体ボディ５１ｓと第１外側膜５１ａとの間に設けられる。第１中間膜５１ｃは、第１外側膜５１ａと第１内側膜５１ｂとの間に設けられる。
【００２０】
この例では、第１構造体ＳＴ１は、第１コア部５１ｐをさらに含む。第１コア部５１ｐは、第１方向（Ｚ軸方向）に延びる。第１コア部５１ｐの周りに上記の膜が設けられる。第１コア部５１ｐは、省略されても良い。
【００２１】
例えば、複数の第３電極２３と第１半導体ボディ５１ｓとが交差する部分にトランジスタが形成される。このトランジスタが、メモリセルＭＣとして機能する。２つの選択ゲート電極の間設けられる複数の電極は、例えば、ワード線として機能する。
【００２２】
第１外側膜５１ａは、例えば、ブロック絶縁膜として機能する。第１内側膜５１ｂは、例えば、トンネル絶縁膜として機能する。第１中間膜５１ｃは、例えば、電荷蓄積膜として機能する。例えば、第１中間膜５１ｃに蓄積された電荷の多寡に応じて、メモリセルＭＣのトランジスタのしきい値電圧が変化する。しきい値電圧の差異が、半導体記憶装置１１０に記憶される情報に対応する。しきい値電圧に対応する値（電流または電圧）を読み出すことで、記憶された情報が読み出される。
【００２３】
実施形態においては、複数の第１電極２１の隣り合う２つの間の第１間隔ｄ１は、複数の第３電極２３の隣り合う２つの第３間隔ｄ３よりも広い。複数の第２電極２１の隣り合う２つの間の第２間隔ｄ２は、第３間隔ｄ３よりも広い。
【００２４】
これにより、書き込みが安定化する。例えば、非選択セルへの誤書き込みを低減することができる。例えば、書き込み動作において、選択セルにおけるしきい値電圧と、非選択セルにおけるしきい値電圧と、の差が大きくできる。信頼性を高めることができる。動作安定性を向上できる半導体記憶装置を提供できる。
【００２５】
例えば、複数の第１電極２１、複数の第２電極２２及び複数の第３電極２３は、１つのストリングを形成する。ストリングの一方の端に、第１選択ゲート電極ＳＧ１が設けられ、他方の端に、第２選択ゲート電極ＳＧ２が設けられる。ストリングのうちの選択ゲート電極に近い部分において、第１半導体ボディ５１ｓに、電子及び正孔の対が発生すると考えられる。この電子及び正孔の対により、非選択セルへの電荷の注入が生じる場合がある。この電子及び正孔の対は、例えば、バンド間トンネルにより生じると考えられる。
【００２６】
実施形態においては、例えば、選択ゲート電極に近い複数の電極の間の間隔（例えば第１間隔ｄ１及び第２間隔ｄ２）を、選択ゲート電極から遠い複数の電極の間の間隔（例えば第３間隔ｄ３）よりも広く（大きく）する。ストリングのうちの選択ゲート電極に近い部分において、電界が緩和される。これにより、例えば、バンド間トンネルが抑制される。電子及び正孔の対の発生が抑制される。例えば、非選択セルへの電荷の注入が抑制される。例えば、非選択セルへの誤書き込みが抑制できる。書き込み動作が安定になる。
【００２７】
図１に示すように、この例では、積層体ＳＢは、第３選択ゲート電極ＳＧ３をさらに含む。
【００２８】
第２選択ゲート電極ＳＧ２及び第３選択ゲート電極ＳＧ３を結ぶ方向は、第２方向に沿う。第２方向は、第１方向（Ｚ軸方向）と交差する。この例では、第２方向は、Ｙ軸方向である。
【００２９】
この例では、複数の第３選択ゲート電極ＳＧ３が設けられている。複数の第３選択ゲート電極ＳＧ３は、Ｚ軸方向に並ぶ。複数の第３選択ゲート電極ＳＧ３の間に層間絶縁膜ＳＧｉ３が設けられている。第３選択ゲート電極ＳＧ３の数は、１でもよく２以上でも良い。
【００３０】
第１選択ゲート電極ＳＧ１は、第１方向（Ｚ軸方向）において第３選択ゲート電極ＳＧ３と離れた領域（第１選択ゲート領域ＲＳＧ１）を含む。複数の第１電極２１は、第１選択ゲート領域ＲＳＧ１と第３選択ゲート電極ＳＧ３との間の領域（第１電極領域Ｒ２１）を含む。複数の第２電極２２は、第１選択ゲート領域ＲＳＧ１と第１電極領域Ｒ２１との間の領域（第２電極領域Ｒ２２）を含む。複数の第３電極２３は、第１電極領域Ｒ２１と第２電極領域Ｒ２２との間の領域（第３電極領域Ｒ２３）を含む。
【００３１】
積層体ＳＢは、第２積層領域ＳＲ２を含む。第２積層領域ＳＲ２は、上記の、第１選択ゲート領域ＲＳＧ１、第３選択ゲート電極ＳＧ３、第１電極領域Ｒ２１、第２電極領域Ｒ２２及び第３電極領域Ｒ２３を含む。
【００３２】
半導体記憶装置１１０は、第２構造体ＳＴ２をさらに含む。第２構造体ＳＴ２は、第２半導体ボディ５２ｓ、第２外側膜５２ａ、第２内側膜５２ｂ及び第２中間膜５２ｃを含む。
【００３３】
第２半導体ボディ５２ｓは、第１方向（Ｚ軸方向）に延びる。第２外側膜５２ａは、第２半導体ボディ５２ｓと第２積層領域ＳＲ２との間に設けられる。第２内側膜５２ｂは、第２半導体ボディ５２ｓと第２外側膜５２ａとの間に設けられる。第２中間膜５２ｃは、第２外側膜５１ａと第２内側膜５２ｂとの間に設けられる。この例では、第２構造体ＳＴ２は、第２コア部５２ｐをさらに含む。第２コア部５２ｐは、第１方向（Ｚ軸方向）に延びる。第２コア部５２ｐの周りに上記の膜が設けられる。第２コア部５２ｐは、省略されても良い。
【００３４】
第２構造体ＳＴ２は、別の１つのストリングを形成する。
【００３５】
第１半導体ボディ５１ｓは、第１端部５１ｓａと、第２端部５１ｓｂと、を含む。第２半導体ボディ５２ｓは、第３端部５２ｓｃと、第４端部５２ｓｄと、を含む。これらの端部が、配線（導電層）に電気的に接続される。
【００３６】
この例では、半導体記憶装置１１０は、第１導電層ＣＬ１及び第２導電層ＣＬ２をさらに含む。第１導電層ＣＬ１は、第１端部５１ｓａ及び第３端部５２ｓｃと電気的に接続される。第２導電層ＣＬ２は、第２端部５１ｓｂ及び第４端部５２ｓｄと電気的に接続される。
【００３７】
第１導電層ＣＬ１は、例えば、基体１０の一部でも良い。第１導電層ＣＬ１は、例えば、ソース線ＳＬと電気的に接続される。
【００３８】
この例では、第２導電層ＣＬ２は、第１コンタクト電極ＣＰ１を介して、第１半導体ボディ５１ｓの第２端部５１ｓｂと電気的に接続される。第２導電層ＣＬ２は、第２コンタクト電極ＣＰ２を介して、第２半導体ボディ５２ｓの第４端部５２ｓｄと電気的に接続される。第２導電層ＣＬ２は、例えば、ビット線ＢＬである。
【００３９】
例えば、制御部７０が設けられる。制御部７０は、第１導電層ＣＬ１、第２導電層ＣＬ２、第１選択ゲート電極ＳＧ１、第２選択ゲート電極ＳＧ２、複数の第１電極２１、複数の第２電極２２、及び、複数の第３電極２３と電気的に接続される。
【００４０】
以下、半導体記憶装置１１０における書き込み動作の例について説明する。
【００４１】
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体記憶装置の動作を例示する模式図である。  
図２（ａ）及び図２（ｂ）は、それぞれ、第１構造体ＳＴ１によるストリング、及び、第２構造体ＳＴ２によるストリングにおける電位を例示している。この例では、第１構造体ＳＴ１によるストリングに含まれる１つのメモリセルＭＣが選択セルＳＣである。選択セルＳＣは、複数の第３電極２３の１つに対応する。この例では、複数の第３電極２３に対応するトランジスタが情報の記憶に用いられる。複数の第１電極２１及び複数の第２電極２２に対応するトランジスタは、情報の記憶に用いられない。複数の第１電極２１及び複数の第２電極２２に対応するトランジスタは、例えば、ダミートランジスタである。
【００４２】
選択セルＳＣの書き込みを行う第１動作は、以下のように、制御部７０により行われる。制御部７０は、第１動作において、第１導電層ＣＬ１を第１電位Ｖ０１とし、第２導電層ＣＬ２を第２電位Ｖ０１とする。この例では、第１電位Ｖ０１及び第２電位Ｖ０２は、０Ｖ（ボルト）である。
【００４３】
第１動作において、制御部７０は、複数の第３電極２３の１つを第３電位Ｖ０３に設定する。この例では、複数の第３電極２３は、電極ＷＬ００〜ＷＬｎである。複数の第３電極２３のこの１つは、選択セルＳＣに対応する。複数の第３電極２３のこの１つは、選択電極に対応する。第３電位Ｖ０３は、第１電位Ｖ０１よりも高く、第２電位Ｖ０２よりも高い。この例では、第３電位Ｖ０３は、書き込み電圧Ｖｐｇｍである。第３電位Ｖ０３は、例えば、２０Ｖである。
【００４４】
第１動作において、制御部７０は、複数の第１電極２１を第４電位Ｖ０４とする。この例では、複数の第１電極２１は、電極ＷＬＤＳ０及びＷＬＤＳ１である。第１動作において、制御部７０は、複数の第２電極２２を第５電位Ｖ０５とする。この例では、複数の第２電極２２は、電極ＷＬＤＤ０及びＷＬＤＤ１である。第４電位Ｖ０４は、第１電位Ｖ０１と第３電位Ｖ０３との間である。第５電位Ｖ０５は、第２電位Ｖ０２と第３電位Ｖ０３との間である。この例では、第４電位Ｖ０４は、６Ｖである。この例では、第５電位Ｖ０５は、６Ｖである。
【００４５】
第１動作において、制御部７０は、複数の第３電極２３の上記の１つを除く他の複数の第３電極２３（非選択セルＮＣ１）の少なくとも１つを、第６電位Ｖ０６とする。第６電位Ｖ０６は、第４電位Ｖ０４と第３電位Ｖ０３との間であり、第５電位Ｖ０５と第３電位Ｖ０３との間である。この例では、第６電位Ｖ０６は、１０Ｖである。
【００４６】
第１動作において、制御部７０は、第２選択ゲート電極ＳＧ２を第７電位Ｖ０７とする。第７電位Ｖ０７は、第４電位Ｖ０４よりも低く第５電位Ｖ０５よりも低い。この例では、第７電位Ｖ０７は、３Ｖである。第７電位Ｖ０７は、例えば、第１電位Ｖ０１よりも高く、第２電位Ｖ０２よりも高い。
【００４７】
第１動作において、制御部７０は、第１選択ゲート電極ＳＧ１を第８電位Ｖ０８とする。第８電位Ｖ０８は、第７電位Ｖ０７よりも低い。この例では、第８電位Ｖ０８は、０Ｖである。この例では、第８電位Ｖ０８は、第１電位Ｖ０１及び第２電位Ｖ０２と同じである。
【００４８】
第１動作において、制御部７０は、第３選択ゲート電極ＳＧ３を第９電位Ｖ０９とする。第９電位Ｖ０９は、第７電位Ｖ０７よりも低い。この例では、第９電位Ｖ０９は、０Ｖである。第９電位Ｖ０９は、例えば、第１電位Ｖ０１及び第２電位Ｖ０２と同じである。
【００４９】
このような第１動作により、例えば、第１導電層ＣＬ１と、複数の第３電極２３の上記１つ（選択セルの電極）と、の間において、第１半導体ボディ５１ｓに反転層が形成される。これにより、第１半導体ボディ５１ｓから、複数の第３電極２３の上記１つ（選択セルＳＣ）に対応する第１中間膜５１ｃに電荷ＣＲが注入される。この注入は、例えば、ＦＮ(Fowler-Nordheim)電流による。注入された電荷ＣＲは、第１中間膜５１ｃに蓄積される。このようにして、第１動作により、選択セルＳＣに情報が書き込まれる。
【００５０】
一方、第１構造体ＳＴ１に対応するストリングの他の非選択セルＮＣ１においては、電極の電位が、第４電位Ｖ０４、第５電位Ｖ０５または第６電位Ｖ０６であるため、電荷の注入が実質的に行われない。
【００５１】
一方、第２構造体ＳＴ２に対応するストリングのセル（非選択セルＮＣ２）においては、第３選択ゲート電極ＳＧ３の電位が第９電位Ｖ０９であるため、チャネルがオフ状態となる。第２半導体ボディ５２ｓにおいて、電流が実質的に流れない。このため、第２構造体ＳＴ２と、上記の選択電極と、により形成されるメモリセルＭＣにおいては、この選択電極に第３電位Ｖ０３（書き込み電圧Ｖｐｇｍ）が印加されていても、電荷の注入が実質的に生じない。
【００５２】
このように、第１動作により、所望の選択セルに情報を書き込むことができる。
【００５３】
上記のような第１動作においては、例えば、第１選択ゲート電極ＳＧ１に近い複数の第１電極２１が、第４電位Ｖ０４（中間電圧、この例では、６Ｖ）に設定される。例えば、第２選択ゲート電極ＳＧ２に近い複数の第２電極２２が、第５電位Ｖ０５（中間電圧、この例では、６Ｖ）に設定される。このため、これらの中間電位が設けられない参考例に比べて、電子及び正孔の対の発生がより抑制される。この参考例においては、例えば、第１選択ゲート電極ＳＧ１と第２選択ゲート電極ＳＧ２との間には、複数の第３電極２３だけが設けられ、上記の複数の第１電極２１及び複数の第２電極２２が設けられない。
【００５４】
このとき、実施形態においては、中間電位とされる複数の第１電極２１の間の間隔（第１間隔ｄ１）、及び、中間電位とされる複数の第２電極２２の間の間隔（第２間隔ｄ２）を、広くする。上記のように、第１間隔ｄ１及び第２間隔ｄ２のそれぞれを、複数の第３電極２３の間の間隔（第３間隔ｄ３）よりも広くする。これにより、例えば、バンド間トンネルによる電子及び正孔の対の発生が抑制され、非選択セルへの電荷の注入が抑制される。この結果、非選択セルへの誤書き込みが低減する。書き込み動作が安定になる。
【００５５】
例えば、実施形態によれば、以下に説明するＢｏｏｓｔ特性を向上できる。Ｂｏｏｓｔ特性は、選択セルＳＣにおけるしきい値特性と、及び、非選択セル（例えば上記の非選択セルＮＣ２など）におけるしきい値特性と、の差に関する特性である。
【００５６】
図３は、実施形態に係る半導体記憶装置の特性を例示するグラフ図である。  
図３の横軸は、書き込み電圧Ｖｐｇｍである。縦軸は、しきい値電圧Ｖｔｈである。これらの図には、選択セルＳＣにおける特性と、非選択セルＮＣ２における特性とが示されている。
【００５７】
図３に示すように、選択セルＳＣにおいては、書き込み電圧Ｖｐｇｍが２０Ｖを超えると、しきい値電圧Ｖｔｈが上昇し始める。書き込み電圧Ｖｐｇｍが上昇すると、しきい値電圧Ｖｔｈは、上昇する。一方、非選択セルＮＣ２においても、書き込み電圧Ｖｐｇｍを過度に高くすると、しきい値電圧Ｖｔｈが上昇し始める。これにより、例えば、非選択セルＮＣ２において、誤書き込みが生じる場合がある。
【００５８】
例えば、しきい値電圧Ｖｔｈが１Ｖに達する、非選択セルＮＣ２における書き込み電圧Ｖｐｇｍと、選択セルＳＣにおける書き込み電圧Ｖｐｇｍと、の差をＢｏｏｓｔ特性値Ｘｂとする。実施形態においては、このＢｏｏｓｔ特性値Ｘｂを大きくできる。
【００５９】
例えば、１つの参考例（半導体記憶装置１１９）において、複数の第１電極２１のそれぞれ、複数の第２電極２２のそれぞれ、及び、複数の第３電極２３のそれぞれの厚さが２８ｎｍである。そして、複数の第１電極２１の間の間隔（第１間隔ｄ１）、複数の第２電極２２の間の間隔（第２間隔ｄ２）、及び、複数の第３電極２３の間の間隔（第３間隔ｄ３）のそれぞれが、３０ｎｍである。
【００６０】
一方、実施形態に係る半導体記憶装置１１０の１つの例（半導体記憶装置１１０ａ）においては、複数の第１電極２１のそれぞれ、複数の第２電極２２のそれぞれ、及び、複数の第３電極２３のそれぞれの厚さが２８ｎｍである。そして、第１間隔ｄ１及び第２間隔ｄ２のそれぞれは、３５ｎｍであり、第３間隔ｄ３は、３０ｎｍである。半導体記憶装置１１０ａにおけるＢｏｏｓｔ特性値Ｘｂは、半導体記憶装置１１９におけるＢｏｏｓｔ特性値Ｘｂよりも大きい。前者と後者との差は、０．２２Ｖである。０．２２Ｖの改善が得られる。
【００６１】
一方、実施形態に係る半導体記憶装置１１０の別の例（半導体記憶装置１１０ｂ）においては、複数の第１電極２１のそれぞれ、複数の第２電極２２のそれぞれ、及び、複数の第３電極２３のそれぞれの厚さが２８ｎｍである。そして、第１間隔ｄ１及び第２間隔ｄ２のそれぞれは、３９ｎｍであり、第３間隔ｄ３は、３０ｎｍである。半導体記憶装置１１０ｂにおけるＢｏｏｓｔ特性値Ｘｂは、半導体記憶装置１１９におけるＢｏｏｓｔ特性値Ｘｂよりも大きい。前者と後者との差は、０．３７Ｖである。０．３７Ｖの改善が得られる。
【００６２】
このように、実施形態においては、Ｂｏｏｓｔ特性値Ｘｂを、間隔が均一な参考例よりも大きくできる。これにより、誤書き込みを抑制できる。動作安定性を向上できる半導体記憶装置を提供できる。
【００６３】
図４は、半導体記憶装置の特性を例示するグラフ図である。  
図４は、上記の参考例（半導体記憶装置１１９）を基準にしたときの、半導体記憶装置１１０ａ及び１１０ｂにおけるＢｏｏｓｔ特性値の改善度を示している。縦軸は、半導体記憶装置１１９におけるＢｏｏｓｔ特性値Ｘｂと、半導体記憶装置１１０ａまたは１１０ｂにおけるＢｏｏｓｔ特性値Ｘｂと、の差ΔＸｂである。
【００６４】
図４に示すように、半導体記憶装置１１０ａにおいては、差ΔＸｂは、０．２２Ｖである。半導体記憶装置１１０ｂにおいては、差ΔＸｂは、０．３７Ｖである。
【００６５】
実施形態において、第１間隔ｄ１と第３間隔ｄ３との差の絶対値は、例えば、２ナノメートル以上１０ナノメートル以下である。第２間隔ｄ１と第３間隔ｄ３との差の絶対値は、例えば、２ナノメートル以上１０ナノメートル以下である。
【００６６】
実施形態において、第１間隔ｄ１は、例えば、第３間隔ｄ３の１．０５倍以上１．５倍以下である。第２間隔ｄ２は、例えば、第３間隔ｄ３の１．０５倍以上１．５倍以下である。
【００６７】
例えば、間隔が局所的に広く設定される電極は、複数の電極のうちの端に位置する。例えば、複数の第１電極２１を含む領域の第１方向（Ｚ軸方向）の第１長さ、複数の第２電極２２を含む領域の第１方向の第２長さ、複数の第３電極２３を含む領域の第１方向の第３長さの合計が、１つのストリングの長さに対応する。この合計（１つのストリングの長さ）に対する上記の第１長さの比は、例えば、０．０５以上０．１５以下である。全体の長さの０．０５倍以上０．１５倍以下の長さの領域に含まれる電極の間の間隔を局所的に広げる。これにより、誤書き込みを抑制し、動作安定性を向上できる。
【００６８】
半導体記憶装置１１０おいて、例えば、消去の第２動作が、制御部７０により行われても良い。例えば、制御部７０は、複数の第３電極２３の少なくとも１つの電位を、第１導電層ＣＬ１の電位よりも低くし、第２導電層ＣＬ２の電位よりも低くする第２動作をさらに実施しても良い。これにより、消去が行われる。
【００６９】
半導体記憶装置１１０おいて、例えば、読み出しの第３動作が、制御部７０により行われても良い。例えば、制御部７０は、第３動作において、第１導電層ＣＬ１を第１２電位とし、第２導電層ＣＬ２を第１３電位とする。第１３電位は、第１２電位とは異なる。制御部７０は、第３動作において、複数の第３電極２３の少なくとも１つを第１４電位とする。第１４電位と第１２電位との差の絶対値、及び、第１４電位と第１３電位との差の絶対値のそれぞれは、第３電位Ｖ０３と第１電位Ｖ０１との差の絶対値よりも小さい。制御部７０は、この状態において、複数の第３電極２３のこの少なくとも１つに対応するトランジスタのしきい値電圧に対応する値（例えば、電圧及び電流の少なくともいずれか）を検出する。これにより、このトランジスタの記憶状態が検出できる。すなわち、情報が読み出される。
【００７０】
図２に関して説明した例において、第６電位Ｖ０６と第１電位Ｖ０１との間の差の絶対値は、第３電位Ｖ０３と第１電位Ｖ０１との間の差の絶対値の０．４倍以上０．６倍以下である。例えば、第６電位Ｖ０６と第１電位Ｖ０１との間の差の絶対値は、第３電位Ｖ０３と第１電位Ｖ０１との間の差の絶対値の約０．５倍である。
【００７１】
第４電位Ｖ０４と第１電位Ｖ０１との間の差の絶対値は、例えば、第６電位Ｖ０６と第１電位Ｖ０１との間の差の０．４倍以上０．８倍以下である。第４電位Ｖ０４と第１電位Ｖ０１との間の差の絶対値は、例えば、第６電位Ｖ０６と第１電位Ｖ０１との間の差の約０．６倍である。
【００７２】
実施形態において、第１外側膜５１ａ及び第２外側膜５２ａは、例えば、酸化アルミニウムなどを含む。これらの外側膜は、絶縁性である。第１内側膜５１ｂ及び第２内側膜５２ｂは、例えば、酸化シリコンなどを含む。これらの内側膜は、トンネル絶縁膜である。第１中間膜５１ｃ及び第２中間膜５２ｃは、例えば、窒化シリコンを含む。これらの中間膜は、例えば、ポリシリコンを含んでも良い。第１コア部５１ｐ及び第２コア部５２ｐは、例えば、酸化シリコンなどを含む。これらの材料は、例であり、実施形態において、これらの膜の材料は任意である。
【００７３】
第１半導体ボディ５１ｓ及び第２半導体ボディ５２ｓは、例えば、シリコン（例えばポリシリコン）を含む。
【００７４】
実施形態において、半導体ボディの厚さは、約２０ナノメートルである。図１に示すように、例えば、第１内側膜５１ｂから第１外側膜５１ａに向かう方向（例えばＹ軸方向）に沿った第１半導体ボディ５１ｓの厚さを半導体ボディ厚さｔｓとする。半導体ボディ厚さｔｓは、例えば、５ナノメートル以上３０ナノメートル以下である。
【００７５】
例えば、第１構造体ＳＴ１及び第２構造体ＳＴ２のそれぞれは、積層体ＳＢの中を第１方向（Ｚ軸方向軸方向）に延びる。
【００７６】
以下に説明するように、半導体記憶装置１１０において、構造体は、Ｘ軸方向及びＹ軸方向において並ぶ。
【００７７】
図５は、実施形態に係る半導体記憶装置を例示する模式図である。
【００７８】
図５に示すように、半導体記憶装置１１０において、第１導電層ＣＬ１と第２導電層ＣＬ２との間に、複数の構造体（例えば、上記の第１構造体ＳＴ１及び第２構造体ＳＴ２など）が設けられる。さらに、第３導電層ＣＬ３が設けられ、第３導電層ＣＬ３と第１導電層ＣＬ１との間に複数の構造体（例えば第３構造体ＳＴ１）が設けられる。第２導電層ＣＬ２は、選択ビット線Ｓ−ＢＬに対応する。第３導電層ＣＬ３は、非選択ビット線Ｕ−ＢＬに対応する。第３構造体ＳＴ３の構造は、例えば、第１構造体ＳＴ１と同様なので説明を省略する。
【００７９】
１つの構造体（ストリング）において、複数のメモリセルＭＣが、Ｚ軸方向に並ぶ。このような構造体がＸ軸方向及びＹ軸方向に沿って並ぶ。メモリセルＭＣは、３次元的に並ぶ。
【００８０】
複数の電極ＷＬ（複数の第１電極２１、複数の第２電極２２及び複数の第３電極２３など）は、第１構造体ＳＴ１と対向し、第３構造体ＳＴ３とも対向する。例えば、複数の電極ＷＬ（複数の第３電極２３）の１つは、選択電極である。選択電極は、第１構造体ＳＴ１に含まれる複数のトランジスタ（メモリセルＭＣ）の１つ（選択セルＳＣ）と接続される。この選択電極は、第３構造体ＳＴ３に含まれる複数のトランジスタ（メモリセルＭＣ）の１つと、さらに接続される。第３構造体ＳＴ３に含まれる複数のトランジスタのこの１つは、非選択セルＮＣ３に対応する。
【００８１】
選択セルＳＣに書き込みを行う場合、例えば、第２導電層ＣＬ２（選択ビット線Ｓ−ＢＬ）は、０ボルト（電圧ＶＳＳ）に設定される。一方、第３導電層ＣＬ３（非選択ビット線Ｕ−ＢＬ）は、３ボルト（電圧ＶＤＤＳＡ）に設定される。これにより、第３導電層ＣＬ３に対応するメモリセルＭＣは、非選択状態となる。
【００８２】
選択セルＳＣにおける電気的特性と、非選択セル（例えば、非選択セルＮＣ１、非選択セルＮＣ２及び非選択セルＮＣ３など）の電気的特性とは異なる。非選択セルは、例えば、選択セルＳＣと同じストリング（積層体）に含まれるメモリセルＭＣ（例えば、非選択セルＮＣ１）を含む。非選択セルは、例えば、選択セルＳＣと同じビット線（選択ビット線Ｓ−ＢＬ）に接続される他のストリングに含まれるメモリセルＭＣを含む。非選択セルは、選択セルＳＣとは異なるビット線（非選択ビット線Ｕ−ＢＬ）に接続されるメモリセルＭＣを含む。
【００８３】
実施形態においては、例えば、非選択セルＮＣ２に加えて、非選択セルＮＣ１及び非選択セルＮＣ３においても、誤書き込みを抑制できる。
【００８４】
図６（ａ）〜図６（ｆ）は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。  
これらの図は、図１に示す構造をＸ−Ｙ平面で切断したときの断面図である。
【００８５】
図６（ａ）、図６（ｃ）及び図６（ｅ）に示すように、第１内側膜５１ｂは、第１半導体ボディ５１ｓの周りに設けられる。第１中間膜５１ｃは、第１内側膜５１ｂの周りに設けられる。第１外側膜５１ａは、第１中間膜５１ｃの周りに設けられる。この例では、第１半導体ボディ５１ｓは、第１コア部５１ｐの周りに設けられる。
【００８６】
図６（ｂ）、図６（ｄ）及び図６（ｆ）に示すように、第２内側膜５２ｂは、第２半導体ボディ５２ｓの周りに設けられる。第２中間膜５２ｃは、第２内側膜５２ｂの周りに設けられる。第２外側膜５２ａは、第２中間膜５２ｃの周りに設けられる。この例では、第２半導体ボディ５２ｓは、第２コア部５２ｐの周りに設けられる。
【００８７】
図２に示した例においては、制御部７０は、第１動作において、選択電極以外の、他の複数の第３電極２３の全てを第６電位Ｖ０６とする。以下の第２実施形態に関して説明するように、他の複数の第３電極２３の少なくとも１つを別の電位に設定しても良い。
【００８８】
（第２実施形態）  
図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体記憶装置の動作を例示する模式図である。  
図７（ａ）及び図７（ｂ）は、それぞれ、第１構造体ＳＴ１によるストリング、及び、第２構造体ＳＴ２によるストリングにおける電位を例示している。この例では、第１構造体ＳＴ１によるストリングに含まれる１つのメモリセルＭＣが選択セルＳＣである。
【００８９】
図７（ａ）及び図７（ｂ）に示すように、制御部７０は、選択セルＳＣの書き込み（第１動作）において、以下を行う。制御部７０は、第１導電層ＣＬ１を第１電位Ｖ０１とし、第２導電層ＣＬ２を第２電位Ｖ０２とする。制御部７０は、複数の第３電極Ｖ０３の１つを既に説明した第３電位Ｖ０３とする。制御部は、複数の第１電極２１を、既に説明した第４電位Ｖ０４とし、複数の第２電極２２を、既に説明した第５電位Ｖ０５とする。制御部７０は、複数の第３電極２３の上記の１つを除く他の複数の第３電極２３の少なくとも１つを、既に説明した第６電位Ｖ０６とする。制御部７０は、第２選択ゲート電極ＳＧ２を、既に説明した第７電位Ｖ０７とする。制御部７０は、第１選択ゲート電極ＳＧ１を、既に説明した第８電位Ｖ０８とし、第３選択ゲート電極ＳＧ３を、既に説明した第９電位Ｖ０９とする。
【００９０】
本実施形態に係る半導体記憶装置１２０においては、制御部７０は、第１動作において、以下を行う。上記の第６電位Ｖ０６とされた複数の第３電極２３の上記の少なくとも１つと、複数の第１電極２１と、の間に位置する複数の第３電極２３の別の少なくとも１つを第１０電位Ｖ１０とする。第１０電位Ｖ１０は、第４電位Ｖ０４と第６電位Ｖ０６との間である。この例では、第１０電位Ｖ１０は、８Ｖである。
【００９１】
制御部７０は、第６電位Ｖ０６とされた複数の第３電極２３の上記の少なくとも１つと、複数の第２電極２２と、の間に位置する複数の第３電極２３の別の少なくとも１つを第１１電位Ｖ１１とする。第１１電位Ｖ１１は、第５電位Ｖ０５と第６電位Ｖ０６との間である。この例では、第１１電位Ｖ１１は、８Ｖである。
【００９２】
図７に示した例において、「ｍ」を３以上の整数とする。「ｎ」を６以上の整数とする。「ｎ」は、「ｍ」よりも大きい。例えば、ワード線ＷＬ００及びＷＬ０１が、第１０電位Ｖ１０とされる。例えば、ワード線ＷＬ０２〜ＷＬ（ｍ−１）が、第６電位０６とされる。ワード線ＷＬ０２の図示は省略されている。例えば、ワード線ＷＬｍが、第３電位Ｖ０３とされる。例えば、ワード線ＷＬ（ｍ＋１）〜ＷＬ（ｎ−２）が、第６電位Ｖ０６とされる。ワード線ＷＬ（ｎ−２）の図示は省略されている。例えば、ワード線ＷＬ（ｎ−１）及びＷＬｎが、第１１電位Ｖ１１とされる。
【００９３】
このように、半導体記憶装置１２０においては、選択セルＳＣから第１選択ゲート電極ＳＧ１に向けて、電位は、第６電位Ｖ０６（中間電位の例えば１０Ｖ）、及び、第１０電位Ｖ１０と、順次、低下される。選択セルＳＣから第２選択ゲート電極ＳＧ２に向けて、電位は、第６電位Ｖ０６（中間電位の例えば１０Ｖ）、及び、第１１電位Ｖ１１と、順次、低下される。例えば、ストリングの端に向けて、電位が単調に低下する。
【００９４】
これにより、非選択セルへの誤書き込みを抑制できる。動作安定性を向上できる半導体記憶装置を提供できる。誤書き込みをより抑制できる。動作安定性をより向上できる半導体記憶装置を提供できる。
【００９５】
例えば、第４電位Ｖ０４と第１電位Ｖ０１との間の差の絶対値は、第６電位Ｖ０６と第１電位Ｖ０１との間の差の０．４倍以上０．７倍未満である。第１０電位Ｖ１０と第１電位Ｖ０１との間の差の絶対値は、第６電位Ｖ０６と第１電位Ｖ０１との間の差の０．７倍以上０．９倍以下である。例えば、第１１電位Ｖ１１と第２電位Ｖ０２との間の差の絶対値は、第６電位Ｖ０６と第２電位Ｖ０２との間の差の０．７倍以上０．９倍以下である。
【００９６】
半導体記憶装置１２０に含まれる電極及び膜などには、半導体記憶装置１１０に関して説明した構成及び材料が適用できる。
【００９７】
実施形態によれば、動作安定性を向上できる半導体記憶装置を提供することができる。
【００９８】
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
【００９９】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる選択ゲート電極、第１〜第３電極、積層体、構造体、半導体ボディ、外側膜、内側膜、中間膜及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１０１】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０２】
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１０…基体、  １０ｕ…面、  ２１〜２３…第１〜電極、  ２１ｉ、２２ｉ、２３ｉ…層間絶縁膜、  ５１ａ、５２ａ…第１、第２外側膜、  ５１ｂ、５２ｂ…第１、第２内側膜、  ５１ｃ、５２ｃ…第１、第２中間膜、  ５１ｐ、５２ｐ…第１、第２コア部、  ５１ｓ、５２ｓ…第１、第２半導体ボディ、  ５１ｓａ、５１ｓｂ…第１、第２端部、  ５２ｓｃ、５２ｓｄ…第３、第４端部、  ７０…制御部、  １１０、１２０…半導体記憶装置、  ＢＬ…ビット線、  ＣＬ１〜ＣＬ３…第１〜第３導電層、  ＣＰ１、ＣＰ２…第１、第２コンタクト電極、  ＣＲ…電荷、  ＭＣ…メモリセル、  ＮＣ１〜ＮＣ３…第１〜第３非選択セル、  Ｒ２１〜Ｒ２３…第１〜３電極領域、  ＲＳＧ１…第１選択ゲート領域、  Ｓ−ＢＬ…選択ビット線、  ＳＢ…積層体、  ＳＣ…選択セル、  ＳＧ１〜ＳＧ３…第１〜第３選択ゲート電極、  ＳＧｉ１〜ＳＧｉ３…層間絶縁膜、  ＳＬ…ソース線、  ＳＲ１、ＳＲ２…第１、第２積層領域、  ＳＴ１〜ＳＴ３…第１〜第３構造体、  Ｕ−ＢＬ…非選択ビット線、  Ｖ０１〜Ｖ１１…第１〜第１１電位、  ＶＤＤＳＡ、ＶＳＳ…電圧、  Ｖｐｇｍ…書き込み電圧、  Ｖｔｈ…しきい値、  ＷＬ、ＷＬ００〜ＷＬ（ｍ−１）、ＷＬｍ、ＷＬ（ｍ＋１）、ＷＬ（ｎ−１）、ＷＬｎ、ＷＬＤＤ０、ＷＬＤＤ１、ＷＬＤＳ０、ＷＬＤＳ１…電極、  ｄ１〜ｄ３…第１〜第３間隔、  ｔｓ…半導体ボディ厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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