(57)【要約】【課題】寄生トランジスタが動作し難い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１ゲート電極と、前第２ゲート電極と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、絶縁部と、第１電極と、を有する。第２ゲート電極は、第１方向において第１ゲート電極と離間している。第２半導体領域は、第１半導体領域の上において第１ゲート電極と第２ゲート電極との間に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。第４半導体領域は、第２方向において第３半導体領域と並んでいる。絶縁部は、第３半導体領域と第４半導体領域との間に設けられている。絶縁部の下端は、第２半導体領域と第３半導体領域との間の界面よりも深くに位置する。【選択図】図１
2018046256.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に第１ゲート絶縁層を介して設けられた第１ゲート電極と、
前記第１半導体領域の上に第２ゲート絶縁層を介して設けられ、第１方向において前記第１ゲート電極と離間した第２ゲート電極と、
前記第１半導体領域の上において前記第１ゲート電極と前記第２ゲート電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の他の一部の上に設けられ、前記第１方向と交差する第２方向において前記第３半導体領域と並び、前記第２半導体領域よりも高い第２導電形のキャリア濃度を有する第２導電形の第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間に設けられ、下端が前記第２半導体領域と前記第３半導体領域との間の界面よりも深くに位置する絶縁部と、
前記第３半導体領域および前記第４半導体領域の上に設けられ、前記第３半導体領域および前記第４半導体領域と電気的に接続された第１電極と、
を備えた半導体装置。
【請求項２】
前記絶縁部は、前記第１ゲート絶縁層および前記第２ゲート絶縁層と接している請求項１記載の半導体装置。
【請求項３】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に第１ゲート絶縁層を介して設けられた第１ゲート電極と、
前記第１半導体領域の上に第２ゲート絶縁層を介して設けられ、第１方向において前記第１ゲート電極と離間した第２ゲート電極と、
前記第１半導体領域の上において前記第１ゲート電極と前記第２ゲート電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の他の一部の上に設けられ、前記第１方向と交差する第２方向において前記第３半導体領域と並び、前記第２半導体領域よりも高い第２導電形のキャリア濃度を有する第２導電形の第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間に設けられ、下端が前記第２半導体領域と前記第３半導体領域との間の界面よりも深くに位置する金属部と、
前記第３半導体領域、前記第４半導体領域、および前記金属部の上に設けられ、前記第３半導体領域、前記第４半導体領域、および前記金属部と電気的に接続された第１電極と、
を備えた半導体装置。
【請求項４】
前記金属部は、前記第１ゲート絶縁層および前記第２ゲート絶縁層と接している請求項３記載の半導体装置。
【請求項５】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に第１ゲート絶縁層を介して設けられた第１ゲート電極と、
前記第１半導体領域の上に第２ゲート絶縁層を介して設けられ、第１方向において前記第１ゲート電極と離間した第２ゲート電極と、
前記第１半導体領域の上において前記第１ゲート電極と前記第２ゲート電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の他の一部の上に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第４半導体領域と、
前記第４半導体領域の上に設けられた金属部と、
前記第３半導体領域と前記金属部との間に設けられた絶縁部と、
前記第３半導体領域、前記金属部、および前記絶縁部の上に設けられ、前記第３半導体領域および前記金属部と電気的に接続された第１電極と、
を備えた半導体装置。
【請求項６】
前記絶縁部は、前記金属部の周りに環状に設けられ、
前記金属部および前記絶縁部は、前記第３半導体領域に囲まれている請求項５記載の半導体装置。
【請求項７】
前記第３半導体領域は、前記第１ゲート電極と前記第２ゲート電極との間において複数設けられ、
前記絶縁部は、前記第１ゲート電極と前記第２ゲート電極との間において複数設けられ、
前記複数の絶縁部は、前記第１方向において、前記第３半導体領域同士の間に設けられ、
前記金属部は、前記第１方向において、前記絶縁部同士の間に設けられた請求項５記載の半導体装置。
【請求項８】
前記第３半導体領域、前記金属部、および前記絶縁部は、前記第１方向に交差する第２方向において並び、
前記金属部および前記絶縁部は、前記第１ゲート絶縁層および前記第２ゲート絶縁層に接している請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、寄生バイポーラトランジスタ（以下、単に寄生トランジスタという）を有する。このような半導体装置では、寄生トランジスタが動作し難いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、寄生トランジスタが動作し難い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１ゲート電極と、前第２ゲート電極と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、絶縁部と、第１電極と、を有する。前記第１ゲート電極は、前記第１半導体領域の上に第１ゲート絶縁層を介して設けられている。前記第２ゲート電極は、前記第１半導体領域の上に第２ゲート絶縁層を介して設けられている。前記第２ゲート電極は、第１方向において前記第１ゲート電極と離間している。前記第２半導体領域は、前記第１半導体領域の上において前記第１ゲート電極と前記第２ゲート電極との間に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記第４半導体領域は、前記第２半導体領域の他の一部の上に設けられ、前記第１方向と交差する第２方向において前記第３半導体領域と並んでいる。前記第４半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い。前記絶縁部は、前記第３半導体領域と前記第４半導体領域との間に設けられている。前記絶縁部の下端は、前記第２半導体領域と前記第３半導体領域との間の界面よりも深くに位置する。前記第１電極は、前記第３半導体領域および前記第４半導体領域の上に設けられ、前記第３半導体領域および前記第４半導体領域と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す断面斜視図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程断面斜視図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面斜視図である。
【図４】(ａ)参考例に係る半導体装置の一部を表す断面図である。（ｂ）第１実施形態に係る半導体装置の一部を表す断面図である。
【図５】第１実施形態の変形例に係る半導体装置の一部を表す断面斜視図である。
【図６】第２実施形態に係る半導体装置の一部を表す断面斜視図である。
【図７】第２実施形態に係る半導体装置の製造工程を表す工程断面斜視図である。
【図８】第２実施形態に係る半導体装置の製造工程を表す工程断面斜視図である。
【図９】第３実施形態に係る半導体装置の一部を表す断面斜視図である。
【図１０】第３実施形態に係る半導体装置の製造工程を表す工程図である。
【図１１】第３実施形態に係る半導体装置の製造工程を表す工程図である。
【図１２】第３実施形態に係る半導体装置の製造工程を表す工程図である。
【図１３】第３実施形態に係る半導体装置の製造工程を表す工程図である。
【図１４】第３実施形態の変形例に係る半導体装置の一部を表す断面斜視図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極２０からソース電極２１に向かう方向をＺ方向とする。また、Ｚ方向に対して垂直であって、相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す断面斜視図である。
なお、図１では、ソース電極２１が透過して表されている。
【０００９】
半導体装置１００は、ＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形ドレイン領域５、ゲート電極１０、ゲート絶縁層１１、絶縁部１５、ドレイン電極２０、ソース電極２１（第１電極）を有する。
【００１０】
ドレイン電極２０は、半導体装置１００の下面に設けられている。
ｎ＋形ドレイン領域５は、ドレイン電極２０の上に設けられ、ドレイン電極２０と電気的に接続されている。
【００１１】
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
ゲート電極１０は、ｎ−形半導体領域１の上にゲート絶縁層１１を介して設けられている。
ゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１２】
ｐ形ベース領域２は、ｎ−形半導体領域１の上において、隣り合うゲート電極１０（第１ゲート電極および第２ゲート電極）の間に設けられている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の一部の上に設けられ、ｐ＋形コンタクト領域４は、ｐ形ベース領域２の他の一部の上に設けられている。ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、ゲート電極１０同士の間において、Ｙ方向に交互に設けられている。
【００１３】
絶縁部１５は、Ｙ方向において、各ｎ＋形ソース領域３と各ｐ＋形コンタクト領域４との間に設けられている。
絶縁部１５のＸ方向における端部は、ゲート絶縁層１１に接している。また、絶縁部１５のＺ方向における長さは、ｎ＋形ソース領域３のＺ方向における長さよりも長い。すなわち、絶縁部１５の下端は、ｐ形ベース領域２とｎ＋形ソース領域３との界面よりも下方に位置する。
【００１４】
ソース電極２１は、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４の上に設けられ、これらの半導体領域と電気的に接続されている。ゲート電極１０とソース電極２１との間にはゲート絶縁層１１が設けられ、これらの電極は電気的に分離されている。
【００１５】
ここで、半導体装置１００の動作について説明する。
ソース電極２１に対してドレイン電極２０に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、ゲート絶縁層１１近傍のｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態になる。電子は、チャネルを通ってソース電極２１からドレイン電極２０へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００１６】
半導体装置１００がオン状態からオフ状態に切り替わると、半導体装置１００が接続された回路のインダクタンス成分によって、一時的にドレイン電極２０に大きな正電圧（サージ電圧）が印加される。ドレイン電極２０にサージ電圧が印加されると、半導体領域中でアバランシェ降伏が生じ、正孔と電子が生成される。生成された正孔は、ｐ形ベース領域２およびｐ＋形コンタクト領域４を通してソース電極２１に排出され、生成された電子は、ｎ＋形ドレイン領域５を通してドレイン電極２０に排出される。
【００１７】
次に、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、およびｎ＋形ドレイン領域５は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１および絶縁部１５は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極２０およびソース電極２１は、アルミニウムなどの金属を含む。
【００１８】
次に、図２および図３を用いて、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図２および図３は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面斜視図である。
【００１９】
まず、ｎ＋形半導体層５ａとｎ−形半導体層１ａとを有する半導体基板Ｓを用意する。次に、ｎ−形半導体層１ａの上面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。続いて、ｎ−形半導体層１ａの上面に、ｐ形ベース領域２を貫通する複数のトレンチＴ１を形成する。
【００２０】
次に、半導体基板Ｓを熱酸化することで、トレンチＴ１の内壁に絶縁層ＩＬ１を形成する。続いて、図２（ａ）に表すように、トレンチＴ１内において絶縁層ＩＬ１の上に導電層を形成することで、ゲート電極１０を形成する。
【００２１】
次に、ｐ形ベース領域２の上面に、ｎ形不純物およびｐ形不純物を順次イオン注入し、ｎ形不純物領域３ａおよびｐ形不純物領域４ａを形成する。続いて、ゲート電極１０を覆う絶縁層ＩＬ２を形成する。続いて、図２（ｂ）に表すように、絶縁層ＩＬ１の一部および絶縁層ＩＬ２の一部を除去し、ｎ形不純物領域３ａおよびｐ形不純物領域４ａを露出させる。
【００２２】
次に、図３（ａ）に表すように、ｎ−形半導体層１ａの上面に複数のトレンチＴ２を形成し、ｎ形不純物領域３ａおよびｐ形不純物領域４ａを分断する。図３（ａ）に表す例では、トレンチＴ２が、ｐ形不純物領域４ａの一部を除去することで形成されているが、トレンチＴ２は、ｎ形不純物領域３ａの一部、またはｎ形不純物領域３ａの一部とｐ形不純物領域４ａの一部の両方を除去して形成されてもよい。
【００２３】
次に、トレンチＴ２を埋め込む絶縁層ＩＬ３を形成する。続いて、半導体基板Ｓを加熱し、ｎ形不純物領域３ａおよびｐ形不純物領域４ａに注入された不純物を活性化させ、図３（ｂ）に表すように、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４を形成する。
【００２４】
次に、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極２１を形成する。続いて、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研削する。研磨されたｎ＋形半導体層５ａの裏面にドレイン電極２０を形成することで、図１に表す半導体装置１００が得られる。
【００２５】
なお、上述した製造方法において、トレンチＴ１およびＴ２は、ＲＩＥ(Reactive Ion Etching)法を用いて形成することができる。絶縁層ＩＬ２およびＩＬ３は、熱酸化またはＣＶＤ(Chemical Vapor Deposition)法を用いて形成することができる。ドレイン電極２０およびソース電極２１を形成するための金属層は、スパッタ法により形成することができる。
【００２６】
ここで、本実施形態に係る半導体装置１００の効果について、図４を用いて説明する。
図４は、Ｙ−Ｚ平面における半導体装置の断面図である。図４（ａ）は、参考例に係る半導体装置１００Ｒの一部を表す断面図であり、図４（ｂ）は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
参考例に係る半導体装置１００Ｒは、絶縁部１５を備えていない点で、本実施形態に係る半導体装置１００と異なる。
【００２７】
半導体装置中に生成された正孔は、上述した通り、ｐ形ベース領域２およびｐ＋形コンタクト領域４を通してソース電極２１に排出される。絶縁部１５が設けられていない場合、例えば、図４（ａ）の矢印Ａ１〜Ａ３で表されるような経路を通って、正孔がソース電極２１に排出される。このうち矢印Ａ２に表される経路は、正孔のｐ形ベース領域２における移動距離が長く、ｐ形ベース領域２の電位が上昇しやすい。ｐ形ベース領域２の電位が上昇すると、ｐ形ベース領域２とｎ＋形ソース領域３との間の電位差が大きくなり、ｎ＋形ソース領域３、ｐ形ベース領域２、およびｎ−形半導体領域１からなる寄生トランジスタが動作する可能性がある。寄生トランジスタが動作すると、半導体装置１００Ｒに大電流が流れ、半導体装置１００Ｒが破壊される場合がある。
【００２８】
本実施形態に係る半導体装置１００では、ｎ＋形ソース領域３とｐ＋形コンタクト領域４との間に絶縁部１５が設けられ、絶縁部１５の下端は、ｐ形ベース領域２とｎ＋形ソース領域３との界面よりも深くに位置する。このような構造によれば、ｎ＋形ソース領域３の下方から流れてきた正孔は、図４（ｂ）に表す矢印Ａ４のように、絶縁部１５の下端よりも下方でｐ＋形コンタクト領域４に流れ込む。従って、半導体装置１００では、図４（ａ）に表す矢印Ａ２よりも、正孔のｐ形ベース領域２における移動距離が短くなり、ｐ形ベース領域２の電位の上昇を抑制することができる。
すなわち、本実施形態によれば、正孔がソース電極２１に排出される際、ｎ＋形ソース領域３近傍のｐ形ベース領域２の電位上昇を抑制し、寄生トランジスタが動作する可能性を低減することができる。
【００２９】
また、寄生トランジスタが動作する可能性をより一層抑制するためには、絶縁部１５は、ゲート絶縁層１１に接していることが望ましい。すなわち、ｎ＋形ソース領域３とｐ＋形コンタクト領域４とが、ゲート絶縁層１１同士の間の全領域に亘って、絶縁部１５によって離間されていることが望ましい。
【００３０】
ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、および絶縁部１５のそれぞれのＹ方向における長さは、適宜変更可能である。ただし、ｎ＋形ソース領域３のＹ方向における長さが短くなると、チャネル面積が小さくなり、半導体装置のオン抵抗が増加する。このため、絶縁部１５のＹ方向における長さおよびｐ＋形コンタクト領域４のＹ方向における長さは、ｎ＋形ソース領域３のＹ方向における長さよりも短いことが望ましい。
【００３１】
また、実施形態に係る半導体装置１００の製造工程において、半導体基板を加熱した際には、ｎ形不純物領域３ａおよびｐ形不純物領域４ａに含まれる不純物の拡散が生じる。このとき、ｎ形不純物領域３ａとｐ形不純物領域４ａが接していると、これらの不純物領域の接触部分近傍において、不純物の相互拡散が生じる。不純物の相互拡散が生じると、ｎ形不純物とｐ形不純物が互いに補償し合い、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４として機能する領域の面積が小さくなる。
ｎ＋形ソース領域３の面積が小さくなると、チャネル面積も小さくなるため、半導体装置のオン抵抗が増加してしまう。また、ｐ＋形コンタクト領域４の面積が小さくなると、ｐ形ベース領域２およびｐ＋形コンタクト領域４からソース電極２１に正孔が排出され難くなり、寄生トランジスタが動作し易くなってしまう。
【００３２】
この点について、本実施形態に係る半導体装置１００の製造方法では、図３（ａ）および図３（ｂ）に表すように、ｐ形ベース領域２の上にｎ形不純物領域３ａおよびｐ形不純物領域４ａが設けられ、これらの不純物領域の間に絶縁層ＩＬ３が設けられた構造体を用いて半導体装置１００を製造している。このような構造体を基に半導体装置１００の製造を行うことで、ｎ形不純物領域３ａとｐ形不純物領域４ａとの間に設けられた絶縁層ＩＬ３により、これらの不純物の間の加熱処理時の相互拡散が抑制される。このため、相互拡散によるｎ＋形ソース領域３およびｐ＋形コンタクト領域４の面積の減少を抑制することができる。あるいは、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４の面積の減少が抑制された分、半導体装置１００を小型化することが可能となる。
【００３３】
なお、図３（ａ）および図３（ｂ）に表す例では、ｎ形不純物領域３ａおよびｐ形不純物領域４ａとの間に絶縁層ＩＬ３が設けられた構造体が表されている。しかし、本実施形態は、これに限定されない。例えば、絶縁層ＩＬ３は、加熱処理によって活性化されたｎ＋形ソース領域３とｐ形不純物領域４ａとの間に設けられていてもよい。あるいは、絶縁層ＩＬ３は、加熱処理によって活性化されたｐ＋形コンタクト４とｎ形不純物領域３ａとの間に設けられていてもよい。
すなわち、ｎ形不純物領域３ａ、ｐ形不純物領域４ａ、およびこれらの間の絶縁層ＩＬ３について、ｎ形不純物領域３ａおよびｐ形不純物領域４ａの一方が活性化されていてもよい。この場合でも、当該構造体を用いることで、ｎ形不純物およびｐ形不純物の少なくとも一方の拡散を抑制し、ｎ形不純物とｐ形不純物との間で生じる補償を抑制することができるためである。
【００３４】
また、本実施形態に係る半導体装置１００の製造方法では、図３（ａ）および図３（ｂ）に表すように、ｎ形不純物領域３ａとｐ形不純物領域４ａとの間に絶縁層ＩＬ３を形成した後に、半導体基板Ｓを加熱し、それぞれの領域の不純物を活性化させることでｎ＋形ソース領域３およびｐ＋形コンタクト領域４を形成している。
このため、本実施形態に係る半導体装置１００の製造方法によれば、ｎ形不純物領域３ａとｐ形不純物領域４ａとの間の相互の不純物拡散が抑制され、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４の面積の減少を抑制することができる。あるいは、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４の面積の減少が抑制された分、半導体装置１００を小型化することが可能となる。
【００３５】
なお、図３（ａ）および図３（ｂ）に表す例では、ｎ形不純物領域３ａおよびｐ形不純物領域４ａを形成した後に絶縁層ＩＬ３を形成し、その後に加熱処理を行ってｎ＋形ソース領域３およびｐ＋形コンタクト領域４を形成しているが、本実施形態に係る半導体装置１００の製造方法は、これに限定されない。
例えば、ｎ形不純物領域３ａを形成し、ｎ形不純物領域３ａ中に複数の絶縁部を形成した後、一部の絶縁部同士の間にｐ形不純物領域４ａを形成し、加熱処理を行ってｎ＋形ソース領域３およびｐ＋形コンタクト領域４を形成してもよい。
または、ｎ＋形ソース領域３を形成し、ｎ＋形ソース領域３中に複数の絶縁部を形成した後、一部の絶縁部同士の間にｐ形不純物領域４ａを形成し、加熱処理を行ってｐ＋形コンタクト領域４を形成してもよい。
【００３６】
すなわち、絶縁層ＩＬ３を形成した後に、ｎ形不純物領域３ａおよびｐ形不純物領域４ａの少なくとも一方の不純物を活性化させ、ｎ形不純物とｐ形不純物との相互拡散を抑制できれば、各不純物領域および絶縁部の形成順序や活性化のタイミングは、適宜変更可能である。
【００３７】
（変形例）
図５は、第１実施形態の変形例に係る半導体装置１１０の一部を表す断面斜視図である。
なお、図５では、ソース電極２１が透過して表されている。
半導体装置１１０は、絶縁部１５に代えて、金属部１６が設けられている点で、半導体装置１００と異なる。
【００３８】
金属部１６の配置や構造は、絶縁部１５と同様である。すなわち、金属部１６は、Ｙ方向において、各ｎ＋形ソース領域３と各ｐ＋形コンタクト領域４との間に設けられている。また、金属部１６の下端は、ｎ＋形ソース領域３とｐ形ベース領域２との界面よりも下方に位置している。
【００３９】
金属部１６は、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、およびソース電極２１と電気的に接続されている。すなわち、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、上面においてソース電極２１と接続され、さらに側面において金属部１６を介してソース電極２１と接続されている。
金属部１６は、例えば、タングステンなどの金属を含む。
【００４０】
このように、ｎ＋形ソース領域３とｐ＋形コンタクト領域４との間に金属部１６が設けられ、金属部１６の下端がｐ形ベース領域２とｎ＋形ソース領域３との界面よりも深くに位置していることで、半導体装置１００と同様に、寄生トランジスタが動作する可能性を低減することができる。
【００４１】
また、本変形例に係る半導体装置１１０では、ｐ形ベース領域２が、金属部１６を介してソース電極２１に接続されている。このため、半導体装置１００に比べて、ｐ形ベース領域２の電位の変動を抑制することができ、寄生トランジスタが動作する可能性をさらに低減することができる。
【００４２】
半導体装置１１０は、例えば、図２（ａ）〜図３（ａ）に表される工程を行った後にトレンチＴ２を金属材料で埋め込み、その後に、ソース電極２１およびドレイン電極２０を形成することで作製される。
【００４３】
本変形例に係る半導体装置１１０の製造方法によれば、半導体装置１００の製造方法と同様に、ｎ形不純物領域３ａとｐ形不純物領域４ａとの間の不純物の相互拡散を、金属部１６によって抑制することができる。
【００４４】
（第２実施形態）
図６は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
なお、図６では、ソース電極２１が透過して表されている。
半導体装置２００は、ｐ＋形コンタクト領域４の配置や、絶縁部１５が設けられておらず、代わりに金属部１７および絶縁部１８が設けられている点で、半導体装置１００と異なる。
【００４５】
半導体装置２００では、ｐ形ベース領域２の一部の上に設けられたｎ＋形ソース領域３が、ｐ形ベース領域２の他の一部の上に設けられたｐ＋形コンタクト領域４よりも、上方に位置している。
金属部１７および絶縁部１８は、ｐ＋形コンタクト領域４の上に設けられている。ｎ＋形ソース領域３と金属部１７は、ゲート絶縁層１１同士の間において、Ｙ方向に交互に設けられている。絶縁部１８は、各ｎ＋形ソース領域３と各金属部１７との間に設けられている。
【００４６】
金属部１７および絶縁部１８は、ゲート絶縁層１１同士の間をＸ方向に延び、ゲート絶縁層１１に接している。また、金属部１７は、ｐ＋形コンタクト領域４およびソース電極２１と電気的に接続されている。すなわち、ｐ＋形コンタクト領域４は、金属部１７を介して、ソース電極２１と電気的に接続されている。
【００４７】
図７および図８を用いて、第２実施形態に係る半導体装置２００の製造方法の一例を説明する。
図７および図８は、第２実施形態に係る半導体装置２００の製造工程を表す工程断面斜視図である。
【００４８】
まず、図２（ａ）に表す工程と同様にして、半導体基板Ｓ上にｐ形ベース領域２およびゲート電極１０を形成する。次に、図７（ａ）に表すように、ｐ形ベース領域２の上面にｎ形不純物をイオン注入し、ｎ形不純物領域３ａを形成する。
【００４９】
次に、絶縁層ＩＬ１の上に、ゲート電極１０を覆う絶縁層ＩＬ２を形成し、絶縁層ＩＬ１の一部および絶縁層ＩＬ２の一部を除去してｎ形不純物領域３ａを露出させる。続いて、図７（ｂ）に表すように、ｎ形不純物領域３ａを貫通し、ｐ形ベース領域２に達する複数のトレンチＴ２を形成する。
【００５０】
次に、トレンチＴ２の内壁およびｎ形不純物領域３ａの上面に沿って、絶縁層ＩＬ３を形成する。続いて、トレンチＴ２の底部にｐ形不純物をイオン注入してｐ形ベース領域２中にｐ形不純物領域４ａを形成し、不純物を活性化させることで、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４を形成する。続いて、図８（ａ）に表すように、トレンチＴ２の側壁に形成された絶縁層ＩＬ３を残すように、ｎ形不純物領域３ａの上面およびトレンチＴ２の底部に形成された絶縁層ＩＬ３を除去する。これにより、絶縁部１８が形成される。
【００５１】
次に、トレンチＴ２に金属材料を埋め込み、金属部１７を形成する。続いて、ｎ＋形ソース領域３および金属部１７を覆う金属層を形成し、この金属層をパターニングすることで、図８（ｂ）に表すように、ソース電極２１を形成する。続いて、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研削する。研磨されたｎ＋形半導体層５ａの裏面にドレイン電極２０を形成することで、図６に表す半導体装置２００が得られる。
【００５２】
本実施形態に係る半導体装置２００では、ｐ＋形コンタクト領域４がｎ＋形ソース領域３よりも下方に設けられ、ｐ＋形コンタクト領域４は金属部１７と電気的に接続されている。このため、第１実施形態と同様に、正孔のｐ形ベース領域２における移動距離を短くし、ｐ形ベース領域２の電位上昇を抑制して、寄生トランジスタが動作する可能性を低減することができる。
【００５３】
本実施形態に係る半導体装置２００の製造方法によれば、ｎ形不純物領域３ａの位置とｐ形不純物領域４ａの位置とがＺ方向において異なっている。このため、第１実施形態に係る半導体装置２００の製造方法と同様に、不純物の拡散によるｎ＋形ソース領域３およびｐ＋形コンタクト領域４の不純物濃度の低下を抑制することができる。
また、金属部１７とｎ＋形ソース領域３との間に絶縁部１８が設けられているため、半導体基板Ｓに熱が加えられた際の、金属と半導体との反応によるシリサイド化やスパイク現象の発生などを抑制することができ、半導体装置の信頼性を高めることができる。
【００５４】
（第３実施形態）
図９は、第３実施形態に係る半導体装置３００の一部を表す斜視断面図である。
なお、図９では、ソース電極２１が透過して表されている。
半導体装置３００は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、金属部１７、および絶縁部１８の構造が、半導体装置２００と異なる。
【００５５】
半導体装置２００では、ｐ＋形コンタクト領域４、金属部１７、および絶縁部１８がゲート絶縁層１１に接していたが、半導体装置３００では、ｐ＋形コンタクト領域４、金属部１７、および絶縁部１８がゲート絶縁層１１と離間して設けられている。
【００５６】
ｐ＋形コンタクト領域４は、ゲート絶縁層１１同士の間において、Ｙ方向に複数設けられている。複数のｐ＋形コンタクト領域４は、互いに離間しており、各ｐ＋形コンタクト領域４の上に金属部１７が設けられている。金属部１７は、ｎ＋形ソース領域３に囲まれており、ｎ＋形ソース領域３と金属部１７との間には、環状の絶縁部１８が設けられている。
【００５７】
図１０〜図１３を用いて、第３実施形態に係る半導体装置３００の製造方法の一例について説明する。
図１０〜図１３は、第３実施形態に係る半導体装置３００の製造工程を表す工程図である。
なお、図１０〜図１３では、工程平面図と、各工程平面図のＡ−Ａ’断面図およびＢ−Ｂ’断面図が表されている。
【００５８】
まず、図２（ａ）に表す工程と同様の工程を行い、半導体基板Ｓ上にｐ形ベース領域２およびゲート電極１０を形成する。次に、ｐ形ベース領域２の上面にｎ形不純物をイオン注入し、ｎ＋形ソース領域３を形成する。続いて、ゲート電極１０を覆う絶縁層ＩＬ２を絶縁層ＩＬ１の上に形成する。続いて、図１０に表すように、絶縁層ＩＬ１およびＩＬ２にＸ方向に延びるトレンチＴ２を形成し、ｎ＋形ソース領域３を露出させる。
【００５９】
図１０に表す状態では、ゲート電極１０がＹ方向に延びるとともに、ゲート電極１０同士の間にｎ＋形ソース領域３が形成されている。また、ｎ＋形ソース領域３の一部が、ゲート電極１０同士の間において、Ｙ方向において所定の間隔で露出している。
【００６０】
次に、絶縁層ＩＬ１およびＩＬ２をマスクとして用いて、露出したｎ＋形ソース領域３の一部を除去し、凹部Ｒ１を形成する。図１０に表した状態では、ｎ＋形ソース領域３の一部は、ゲート電極１０同士の間において、Ｙ方向において所定の間隔で露出している。このため、凹部Ｒ１は、ゲート電極１０同士の間において、Ｙ方向に複数形成される。
【００６１】
次に、凹部Ｒ１の内壁に沿って絶縁層ＩＬ３（第１絶縁層）を形成する。続いて、凹部Ｒ１の側壁に形成された絶縁層ＩＬ３を残すように、凹部Ｒ１の底部に形成された絶縁層ＩＬ３を、異方性エッチングによって除去する。これにより、図１１に表すように、凹部Ｒ１の底部のｎ＋形ソース領域３が露出する。
【００６２】
次に、絶縁層ＩＬ１、ＩＬ２、およびＩＬ３をマスクとして用いて、凹部Ｒ１の底部に凹部Ｒ２を形成する。凹部Ｒ２は、ｎ＋形ソース領域３を貫通し、ｐ形ベース領域２に達する。続いて、凹部Ｒ２の内壁に沿って絶縁層ＩＬ４（第２絶縁層）を形成する。続いて、凹部Ｒ２の側壁に形成された絶縁層ＩＬ４を残すように、凹部Ｒ２の底部に形成された絶縁層ＩＬ４を、異方性エッチングによって除去する。これにより、図１２に表すように、凹部Ｒ２の底部のｐ形ベース領域２が露出する。
【００６３】
次に、凹部Ｒ２を通してｐ形ベース領域２にｐ形不純物をイオン注入し、ｐ＋形コンタクト領域４を形成する。続いて、ｎ＋形ソース領域３の上部を露出させるように、絶縁層ＩＬ１〜ＩＬ４を上方から異方性エッチングする。この結果、図１３に表すように、ｎ＋形ソース領域３の上に形成されていた絶縁層ＩＬ１、ＩＬ２、およびＩＬ３が除去される。このとき、凹部Ｒ２の側壁に残った絶縁層ＩＬ４が、図９に表す絶縁部１８に対応する。
【００６４】
次に、凹部Ｒ１およびＲ２を金属材料で埋め込むことで、絶縁部１８に囲まれた金属部１７を形成する。続いて、ｎ＋形ソース領域３、金属部１７、および絶縁部１８を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極２１を形成する。なお、金属部１７とソース電極２１は、同じ金属材料を連続的に堆積させることで形成されてもよい。
【００６５】
次に、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研削する。研削されたｎ＋形半導体層５ａの裏面にドレイン電極２０を形成することで、図９に表す半導体装置３００が作製される。
【００６６】
なお、金属部１７を形成する前に、絶縁層ＩＬ４を除去してもよい。この場合、絶縁部１８が無い半導体装置３００が作製される。
【００６７】
本実施形態に係る半導体装置３００では、第２実施形態と同様に、ｐ＋形コンタクト領域４がｎ＋形ソース領域３よりも下方に設けられ、ｐ＋形コンタクト領域４は金属部１７と電気的に接続されているため、寄生トランジスタが動作する可能性を低減することができる。
【００６８】
また、本実施形態に係る半導体装置３００の製造方法では、ｎ＋形ソース領域３に凹部Ｒ１を形成した後に、凹部Ｒ１の側壁に絶縁層ＩＬ３を形成して凹部Ｒ２を形成している。そして、この凹部Ｒ２を通してｐ形ベース領域２中にｐ形不純物をイオン注入することで、ｐ＋形コンタクト領域４を形成している。このような方法によれば、ゲート電極１０同士の間に、自己整合的に凹部Ｒ１およびＲ２を形成し、ｐ＋形コンタクト領域４を形成することができる。
このため、ゲート絶縁層１１同士の間に形成されるｐ＋形コンタクト領域４の位置ずれを抑制することができ、半導体装置ごとの特性のばらつきを抑制することができる。また、この方法によれば、ゲート絶縁層１１から離間した位置にｐ＋形コンタクト領域４を形成することができるため、ゲート絶縁層１１にｐ＋形コンタクト領域４が接している場合に比べて、チャネルの面積を大きくすることができ、半導体装置のオン抵抗を低減することが可能となる。
特に、ゲート絶縁層１１同士の間隔が狭い場合、ゲート絶縁層１１から離間した位置に、位置ずれを抑えつつｐ＋形コンタクト領域４を形成することが困難となるが、本実施形態に係る製造方法によれば、ｐ＋形コンタクト領域４をゲート絶縁層１１から離間した位置により正確に形成することが可能である。
【００６９】
また、凹部Ｒ２の側壁に絶縁層ＩＬ４を形成した状態で、ｐ＋形コンタクト領域４を形成することで、ｎ＋形ソース領域３にｐ形不純物が注入されることを抑制し、ｎ＋形ソース領域３の不純物濃度の低下を抑制することができる。
【００７０】
（変形例）
図１４は、第３実施形態の変形例に係る半導体装置３１０の一部を表す断面斜視図である。
なお、図１４では、ソース電極２１が透過して表されている。
半導体装置３１０は、ｐ＋形コンタクト領域４、金属部１７、および絶縁部１８がＹ方向に延びている点で、半導体装置３００と異なる。
【００７１】
ゲート絶縁層１１同士の間において、複数のｎ＋形ソース領域３が設けられ、ｎ＋形ソース領域３同士の間に、複数の絶縁部１８が設けられている。金属部１７は、絶縁部１８同士の間に設けられている。
【００７２】
本変形例に係る半導体装置３１０においても、半導体装置３００と同様に、寄生トランジスタが動作する可能性を低減することができる。
【００７３】
また、本変形例に係る半導体装置３１０は、例えば、図１０に表す工程において、ｎ＋形ソース領域３の全面を露出するように絶縁層ＩＬ１および絶縁層ＩＬ２を除去し、その後に同様に、凹部Ｒ１およびＲ２を自己整合的に形成していくことで、作製される。
このため、本変形例に係る半導体装置３１０の製造方法においても、ｐ＋形コンタクト領域４をゲート絶縁層１１から離間した位置により正確に形成することができ、半導体装置ごとの特性のばらつきの抑制、および半導体装置のオン抵抗の低減が可能となる。
【００７４】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ゲート絶縁層１１、絶縁部１５、金属部１６、金属部１７、絶縁部１８、ドレイン電極２０、ソース電極２１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７６】
１００、１１０、２００、３００、３１０ 半導体装置、  １ ｎ−形半導体領域、  ２ ｐ形ベース領域、  ３ ｎ＋形ソース領域、  ４ ｐ＋形コンタクト領域、  ５ ｎ＋形ドレイン領域、  １０ ゲート電極、  １５ 絶縁部、  １６ 金属部、  １７ 金属部、  １８ 絶縁部、  ２０ ドレイン電極、  ２１ ソース電極
【図１】
2018046256.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2018046256.tif 000008
【図７】
2018046256.tif 000009
【図８】
2018046256.tif 000010
【図９】
2018046256.tif 000011
【図１０】
2018046256.tif 000012
【図１１】
2018046256.tif 000013
【図１２】
2018046256.tif 000014
【図１３】
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【図１４】
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