(57)【要約】【課題】製造時の加工ばらつきがあってもソース‐ドレイン耐圧とオン抵抗とを両立させることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、ドレイン層ＤＬとなる第１導電型の半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された第１導電型のエピタキシャル層ＥＰと、エピタキシャル層ＥＰの表面部分に形成された第１導電型のソース層ＳＬと、ソース層ＳＬを挟むように、エピタキシャル層ＥＰの表面部分に形成された第２導電型の２つのゲート層ＧＬと、エピタキシャル層ＥＰのソース層ＳＬよりも内側に、２つのゲート層ＧＬに挟まれるように形成された第１導電型のチャネル形成層ＣＬと、ドレイン層ＤＬ、ソース層ＳＬ又はゲート層ＧＬに接続された電極とを備え、チャネル形成層ＣＬには、略所定の幅を有する第１導電型の２つの不純物層ＮＬ１、２が、チャネルを横切る方向に隣り合うように形成されている。【選択図】図１
2018046134.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン層となる第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面部分に形成された第１導電型のソース層と、
前記ソース層を挟むように、前記エピタキシャル層の表面部分に形成された第２導電型の２つのゲート層と、
前記エピタキシャル層の前記ソース層よりも内側に、前記２つのゲート層に挟まれるように形成された第１導電型のチャネル形成層と、
前記ドレイン層、前記ソース層又は前記ゲート層に接続された電極とを備え、
前記チャネル形成層には、略所定の幅を有する第１導電型の２つの不純物層が、チャネルを横切る方向に隣り合うように形成されている
半導体装置。
【請求項２】
前記半導体基板及び前記エピタキシャル層の材料が炭化ケイ素又は窒化ガリウムである
請求項１記載の半導体装置。
【請求項３】
ドレイン層となる第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面部分に第１導電型の不純物層を形成する工程と、
前記不純物層上に、ソース層となる領域の上を覆い、前記ソース層となる領域を挟む２つの領域の上が開口したマスクを形成する工程と、
前記マスクを介して、第１導電型の不純物の斜めイオン注入を、お互いに反対となる２つの方向から行い、前記エピタキシャル層内に、隣り合った２つの第１導電型の不純物層を形成する工程と、
前記マスクを介して、第２導電型の不純物の垂直イオン注入を行い、前記不純物層又は前記エピタキシャル層に、第２導電型の２つのゲート層を形成する工程と、
前記マスクを除去する工程と、
前記ドレイン層、前記ソース層及び前記ゲート層にそれぞれ接続する複数の電極を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体パワー素子として、チャネル形成層とゲート層との間にｐｎ接合を形成し、このｐｎ接合から延びる空乏層の幅を制御してチャネルをオン、オフする接合ＦＥＴ（Field Effect Transistor）が開発されている。例えば、特許文献１には、基板及びエピタキシャル層に炭化ケイ素を用いた縦型接合ＦＥＴにおいて、チャネル形成層の、ゲート層とｐｎ接合を形成する部分の不純物濃度を、チャネル形成層の中央部分及びエピタキシャル層の不純物濃度よりも高くして、ソース‐ドレイン耐圧の向上とオン抵抗の低減とを両立させることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００‐１４７４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の接合ＦＥＴでは、下で説明するように、ソース‐ドレイン耐圧とオン抵抗とを両立させることができるチャネル幅の範囲が狭く、製造時の加工ばらつきによって素子特性が変動することがあった。
【０００５】
そこで、製造時の加工ばらつきがあってもソース‐ドレイン耐圧とオン抵抗とを両立させることができる半導体装置及び半導体装置の製造方法が望まれていた。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、ドレイン層となる第１導電型の半導体基板と、半導体基板上に形成された第１導電型のエピタキシャル層と、エピタキシャル層の表面部分に形成された第１導電型のソース層と、ソース層を挟むように、エピタキシャル層の表面部分に形成された第２導電型の２つのゲート層と、エピタキシャル層のソース層よりも内側に、２つのゲート層に挟まれるように形成された第１導電型のチャネル形成層と、ドレイン層、ソース層又はゲート層に接続された電極とを備え、チャネル形成層には、略所定の幅を有する第１導電型の２つの不純物層が、チャネルを横切る方向に隣り合うように形成されているものである。
【０００７】
また、一実施の形態によれば、半導体装置の製造方法は、ドレイン層となる第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、エピタキシャル層の表面部分に第１導電型の不純物層を形成する工程と、当該不純物層上に、ソース層となる領域の上を覆い、ソース層となる領域を挟む２つの領域の上が開口したマスクを形成する工程と、当該マスクを介して、第１導電型の不純物の斜めイオン注入を、お互いに反対となる２つの方向から行い、エピタキシャル層内に、隣り合った２つの第１導電型の不純物層を形成する工程と、当該マスクを介して、第２導電型の不純物の垂直イオン注入を行い、不純物層又はエピタキシャル層に、第２導電型の２つのゲート層を形成する工程と、マスクを除去する工程と、ドレイン層、ソース層及びゲート層にそれぞれ接続する複数の電極を形成する工程とを有するものである。
【発明の効果】
【０００８】
上記一実施の形態によれば、製造時の加工ばらつきがあってもソース‐ドレイン耐圧とオン抵抗とを両立させることができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る接合ＦＥＴの構成を示す断面図である。
【図２】実施の形態に係るチャネル形成層におけるｎ型不純物の実効的な濃度分布を示す図である。
【図３】実施の形態に係るチャネル幅とオン抵抗比又はソース‐ドレイン耐圧との関係を示す図である。
【図４】実施の形態に係る半導体装置の製造方法の処理手順を示すフローチャートである。
【図５】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
説明の明確化のために、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。また、各図面において、その明瞭化のために、断面であってもハッチング等を省略する場合がある。
【００１１】
本実施の形態に係る半導体装置又は半導体装置の製造方法は、接合ＦＥＴにおいて、チャネル形成層内にチャネル形成層と同導電型の略所定幅の不純物層を隣り合わせで形成するものである。これにより、製造時に加工ばらつきが生じてチャネル幅が大小することがあっても、チャネル形成層の不純物濃度を確保し、ソース‐ドレイン耐圧とオン抵抗とを両立させることができる。
【００１２】
なお、本実施の形態に係る半導体装置は、例えば、シリコン基板を用いたＩＧＢＴなどに代わって、電気自動車に搭載されるモーター駆動用インバータなどに用いられるものである。
まず、本実施の形態に係る半導体装置の接合ＦＥＴの構成について説明する。半導体装置（又は、半導体チップ）全体の構成については、例えば、特許文献１を参照することができる。
【００１３】
図１は、本実施の形態に係る接合ＦＥＴの構成を示す断面図である。
ドレイン層ＤＬとなる半導体基板ＳＵＢ上にドリフト層ＤＦＬとなるエピタキシャル層ＥＰが形成されている。半導体基板ＳＵＢ及びエピタキシャル層ＥＰの材料にはｎ型不純物が導入された炭化ケイ素が用いられている。このとき、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板ＳＵＢに導入されているｎ型不純物の不純物濃度よりも小さい。炭化ケイ素基板は、シリコン基板よりもバンドギャップが大きく、シリコン基板よりもソース‐ドレイン耐圧を大きくすることができる。
【００１４】
そして、エピタキシャル層ＥＰの表面には複数のトレンチＴＲ１、ＴＲ２が形成されており、隣り合うトレンチＴＲ１、２に挟まれたエピタキシャル層ＥＰの表面部分にソース層ＳＬが形成されている。ソース層ＳＬは、エピタキシャル層ＥＰの表面部分にエピタキシャル層ＥＰよりも濃度が大きいｎ型不純物を導入することにより形成される。ソース層ＳＬ上には、ソース層ＳＬと電気的に接続されたソース電極が形成されている（図示せず）。
【００１５】
トレンチＴＲ１、２のそれぞれの底面にはゲート層ＧＬ１、ＧＬ２が形成されている。ゲート層ＧＬ１、２はエピタキシャル層ＥＰの表面部分にｐ型不純物を導入することにより形成される。
そして、ソース層ＳＬの下、隣り合うトレンチＴＲ１、２及びゲート層ＧＬ１、２に挟まれたエピタキシャル層ＥＰがチャネル形成層ＣＬとして機能する。
【００１６】
トレンチＴＲ１、２及びソース層ＳＬを形成したエピタキシャル層ＥＰの表面には層間絶縁膜を介して、例えば、アルミニウム配線などの多層配線が形成されており、ソース層ＳＬは、ソース電極を介してソースパッドに接続され、ゲート層ＧＬは、ゲート電極を介してゲートパッドと電気的に接続されている。一方、ドレイン層ＤＬはドレイン電極を介してドレインパッドと接続されている（それぞれ図示せず）。
【００１７】
ここで、本実施の形態に係る接合ＦＥＴは、チャネル形成層ＣＬに、略所定の幅を有するｎ型半導体層ＮＬ１、ＮＬ２がチャネルを横切る方向に隣り合うように形成されている。半導体層ＮＬ１、２の不純物濃度はエピタキシャル層ＥＰの不純物濃度よりも大きい。
【００１８】
本実施の形態に係る接合ＦＥＴでは、半導体層ＮＬ１、２を形成して、製造時のばらつきにより隣り合うトレンチＴＲ１、２又はゲート層ＧＬ１、２の間隔、すなわち、チャネル幅が変動しても、チャネル形成層ＣＬの不純物濃度を一定以上に確保できるようにしている。
なお、図１では、図面の明瞭化のために、チャネル形成層ＣＬ、ｎ型半導体層ＮＬ１、２の間に隙間を設けたが、実際の接合ＦＥＴにおいてはこのような隙間はない。
【００１９】
図２は、本実施の形態に係るチャネル形成層ＣＬにおけるｎ型不純物の実効的な濃度分布を示す図である。図１のＡ点‐Ａ’点間に対応する部分の濃度分布を示しており、グラフ（実線又は破線）の左右の端点がそれぞれＡ点、Ａ'点に対応する。
【００２０】
なお、図１のＡ点は半導体層ＮＬ１（又は、チャネル形成層ＣＬ）とゲート層ＧＬ１との境界上の点であり、Ａ’点は半導体層ＮＬ２（又は、チャネル形成層ＣＬ）とゲート層ＧＬ２との境界上の点であって、Ａ点‐Ａ’点間の長さ（距離）がチャネル幅に相当する。
【００２１】
チャネル幅が最大になったとき（実線）も最小になったとき（破線）も、ゲート層ＧＬとチャネル形成層ＣＬとのｐｎ接合近傍のチャネル形成層ＣＬ側に実効的な不純物濃度のピークがある点に変わりがない。
また、チャネル幅が最大になったときには、不純物濃度はチャネル形成層ＣＬの中点Ｘに近づくにつれてエピタキシャル層ＥＰの不純物濃度に近づくが、それでも、半導体層ＮＬ１、ＮＬ２が必ず接するように構成されている。
【００２２】
一方、チャネル幅が最小になったときには、半導体層ＮＬ１、ＮＬ２がその一部で重なり合い、チャネル形成層ＣＬの中点Ｘ付近で、不純物濃度が近傍の部分に比べて大きくなっている。このような構成により、チャネル幅が仮に小さくなってもオン抵抗の上昇を抑制することができ、ソース‐ドレイン耐圧の向上とオン抵抗の低減とを両立させることができる。
【００２３】
図３は、本実施の形態に係るチャネル幅とオン抵抗比又はソース‐ドレイン耐圧（ＶＤＳ）との関係を示す図である。比較例として、未対策の接合ＦＥＴ、例えば、特許文献１記載の接合ＦＥＴのような接合ＦＥＴに係るチャネル幅とオン抵抗比又はソース‐ドレイン耐圧との関係も示している。横軸がチャネル幅を示し、縦軸がオン抵抗比又はソース‐ドレイン耐圧を示している。
【００２４】
未対策の接合ＦＥＴでは、チャネル幅１．１５μｍ以下でオン抵抗比が上昇し、チャネル幅１．１５μｍ以上でソース‐ドレイン耐圧が低下し、ソース‐ドレイン耐圧とオン抵抗とを両立させることができるチャネル幅の範囲はごくわずかである。
【００２５】
これに対して、本実施の形態に係る対策済の接合ＦＥＴでは、チャネル幅１．１５μｍ以上でソース‐ドレイン耐圧が低下することには変わりがないが、オン抵抗比が上昇するのはチャネル幅０．９０μｍ以下であって、ソース‐ドレイン耐圧とオン抵抗とを両立させることができるチャネル幅の範囲は０．２５μｍにも拡大する。
【００２６】
これは、チャネル形成層ＣＬと同導電型の不純物がチャネル形成層ＣＬの中央部分で重なることで、そこに電流が流れやすい低抵抗の部分が形成され、チャネルの幅が小さくなったときのオン抵抗の上昇を打ち消すようになるためと考えることができる。
【００２７】
例えば、チャネル形成層全体の不純物濃度を単純に高めた場合には、ソース‐ドレイン耐圧とオン抵抗とを両立することができるチャネル幅の範囲が縮小してしまい、製造時のばらつきの影響を受けやすくなってしまうが、本実施の形態に係る接合ＦＥＴのようにチャネル形成層ＣＬの不純物濃度を部分的に高めた場合には、ソース‐ドレイン耐圧とオン抵抗とを両立することができるチャネル幅の範囲が、未対策の接合ＦＥＴに比べて約７倍に拡大し、製造時の少々のばらつきでも十分に吸収できるようになる。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について、特に、接合ＦＥＴを製造するための特徴的な工程を中心に説明する。ここで説明する各工程の詳細な処理条件や、半導体装置の製造するための他の工程の処理内容については、例えば、特許文献１を参照することもできる。
【００２９】
図４は、本実施の形態に係る半導体装置の製造方法の処理手順を示すフローチャートである。また、図５〜図８は、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
半導体装置の製造方法を開始すると、まず、ｎ＋＋型半導体基板ＳＵＢを準備する（ステップＳ１０）。
次に、半導体基板ＳＵＢ上にｎ−型エピタキシャル層ＥＰを成長させる（ステップＳ２０）。
【００３１】
次に、エピタキシャル層ＥＰの表面に、後でソース層ＳＬとなるｎ＋＋型半導体層ＢＳＬをイオン注入により形成する（ステップＳ３０）。
次に、半導体層ＢＳＬ上に酸化膜及びポリシリコン膜を成長し、それらの一部をフォトリソグラフィ技術により除去して、後でソース層ＳＬとなる領域の上を覆い、後でトレンチＴＲ（又は、ゲート層ＧＬ）となる領域の上で開口したマスクＭＡを形成する（ステップＳ４０）。
図５は、本実施の形態に係るマスクＭＡを形成した後の工程断面図である。
【００３２】
次に、マスクＭＡを用いたドライエッチング技術により、半導体層ＢＳＬを貫通し、エピタキシャル層ＥＰの内部に達するトレンチＴＲを形成する（ステップＳ５０）。このとき、マスクＭＡの下に残った半導体層ＢＳＬがｎ＋＋型ソース層ＳＬになる。
次に、マスクＭＡの一方の方向から、斜めイオン注入を行い、後で半導体層ＮＬ２となるｎ＋型半導体層ＢＮＬ２を形成する（ステップＳ６０）。
【００３３】
図６は、本実施の形態に係るｎ＋型半導体層ＢＮＬ２を形成するための１回目の斜めイオン注入のときの工程断面図である。
このイオン注入では、図の右上から左下に向けてイオンを注入している。また、イオン種に窒素Ｎ２＋を用い、注入エネルギーを６００ｋｅＶ、ドーズ量を１．１Ｅ１３／ｃｍ２、注入角度を２５度としている。これにより、ｎ＋型半導体層ＢＮＬ２を、エピタキシャル層ＥＰの、ソース層ＳＬ下の右半分の部分とトレンチＴＲ底面の左半分の部分とに形成することができる。
【００３４】
次に、マスクＭＡの他方の方向から、斜めイオン注入を行い、後で半導体層ＮＬ１となるｎ＋型半導体層ＢＮＬ１を形成する（ステップＳ７０）。
図７は、本実施の形態に係るｎ＋型半導体層ＢＮＬ１を形成するための２回目の斜めイオン注入のときの工程断面図である。
【００３５】
このイオン注入では、図の左上から右下に向けてイオンを注入している。注入条件は、イオン注入の方向を除いて、ｎ＋型半導体層ＢＮＬ２を形成するときの条件と同じで良い。これにより、ｎ＋型半導体層ＢＮＬ１を、エピタキシャル層ＥＰの、ソース層ＳＬ下の残り半分（左半分）の部分とトレンチＴＲ底面の残り半分（右半分）の部分とに形成することができる。
【００３６】
次に、マスクＭＡをそのまま用いて、垂直イオン注入により、ｐ＋＋型ゲート層ＧＬを形成する（ステップＳ８０）。ゲート層ＧＬは、トレンチＴＲ下のｎ＋型半導体層ＢＮＬ１、２にｐ型イオン、例えば、Ａｌ＋を注入して形成する。このとき、半導体層ＢＮＬ１、２のマスクＭＡの下の部分がｎ＋型半導体層ＮＬ１、ＮＬ２として残る。
図８は、本実施の形態に係るゲート層ＧＬを形成するための垂直イオン注入のときの工程断面図である。
そして、マスクＭＡを除去し（ステップＳ９０）、各電極、各配線層などを形成して（ステップＳ１００）、半導体装置の製造方法を終了する。
【００３７】
このように、本実施の形態に係る半導体装置の製造方法では、ステップＳ６０〜Ｓ８０で同一のマスクＭＡを用いて斜めイオン注入及び垂直イオン注入を行い、ソース層ＳＬ下のチャネル形成層ＣＬに略所定の幅を有する、つまり、２つのゲート層の間を共有する、チャネルを横切る方向に隣り合うようなｎ＋型半導体層ＮＬ１、ＮＬ２を形成することができる。
このため、仮に、製造時のばらつきにより、マスクＭＡ寸法がばらつき、チャネル幅がばらつくことがあっても、半導体層ＮＬ１、ＮＬ２を略所定の幅とすることができる。
【００３８】
なお、本実施の形態に係る半導体装置又はその製造方法では、接合ＦＥＴはノーマリーオン特性のものでも、ノーマリーオフ特性のものでも良い。
また、本実施の形態に係る半導体装置又はその製造方法では、基板及びエピタキシャル層の材料として、炭化ケイ素に代えて、窒化ガリウムを用いても良い。
また、本実施の形態に係る半導体装置又はその製造方法では、接合ＦＥＴは、トレンチの側壁にゲート層を形成するものであっても良いし、又は、トレンチを形成しない構造のものであっても良いし、
【００３９】
以上、説明したように、本実施の形態に係る半導体装置は、ドレイン層ＤＬとなる第１導電型の半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された第１導電型のエピタキシャル層ＥＰと、エピタキシャル層ＥＰの表面部分に形成された第１導電型のソース層ＳＬと、ソース層ＳＬを挟むように、エピタキシャル層ＥＰの表面部分に形成された第２導電型の２つのゲート層ＧＬと、エピタキシャル層ＥＰのソース層ＳＬよりも内側に、２つのゲート層ＧＬに挟まれるように形成された第１導電型のチャネル形成層ＣＬと、ドレイン層ＤＬ、ソース層ＳＬ又はゲート層ＧＬに接続された電極とを備え、チャネル形成層ＣＬには、略所定の幅を有する第１導電型の２つの不純物層ＮＬ１、２が、チャネルを横切る方向に隣り合うように形成されているものである。
また、本実施の形態に係る半導体装置は、半導体基板ＳＵＢ及びエピタキシャル層ＥＰの材料が炭化ケイ素又は窒化ガリウムであることが好ましい。
【００４０】
また、本実施の形態に係る半導体装置の製造方法は、ドレイン層となる第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程Ｓ１０〜Ｓ２０と、エピタキシャル層の表面部分に第１導電型の不純物層を形成する工程Ｓ３０と、不純物層上に、ソース層となる領域の上を覆い、ソース層となる領域を挟む２つの領域の上が開口したマスクを形成する工程Ｓ４０と、マスクを介して、第１導電型の不純物の斜めイオン注入を、お互いに反対となる２つの方向から行い、エピタキシャル層内に、隣り合った２つの第１導電型の不純物層を形成する工程Ｓ６０〜Ｓ７０と、マスクを介して、第２導電型の不純物の垂直イオン注入を行い、不純物層又はエピタキシャル層に、第２導電型の２つのゲート層を形成する工程Ｓ８０と、マスクを除去する工程Ｓ９０と、ドレイン層、ソース層及びゲート層にそれぞれ接続する複数の電極を形成する工程Ｓ１００とを有するものである。
【００４１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００４２】
ＢＮＬ、ＢＳＬ、ＮＬ    半導体層
ＣＬ    チャネル形成層
ＤＦＬ    ドリフト層
ＤＬ    ドレイン層
ＥＰ    エピタキシャル層
ＧＬ    ゲート層
ＭＡ    マスク
ＳＬ    ソース層
ＳＵＢ    半導体基板
ＴＲ    トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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