(57)【要約】【課題】補正動作に起因する画面表示のざらつきを低減することの可能な駆動回路および表示装置を提供する。【解決手段】本技術の一実施の形態に係る駆動回路は、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備えている。出力部から出力される複数の走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したとする。このとき、第１走査パルスに含まれる、第２パルス寄りの第１パルスである第１特定パルスのオフタイミングと、第２走査パルスに含まれる、第１特定パルスの印加期間と重複する期間に印加される第１パルスである第２特定パルスのオフタイミングとが互いに異なっている。【選択図】図３
2018097235.tif 000002
【特許請求の範囲】
【請求項１】
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備え、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第１パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第２パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したときに、前記第１走査パルスに含まれる、前記第２パルス寄りの前記第１パルスである第１特定パルスのオフタイミングと、前記第２走査パルスに含まれる、前記第１特定パルスの印加期間と重複する期間に印加される前記第１パルスである第２特定パルスのオフタイミングとが互いに異なっている
駆動回路。
【請求項２】
前記第１特定パルスの幅と前記第２特定パルスの幅が、互いに等しくなっている
請求項１に記載の駆動回路。
【請求項３】
前記第１特定パルスのオンタイミングと前記第２特定パルスのオンタイミングが、互いに等しくなっている
請求項１に記載の駆動回路。
【請求項４】
前記第１特定パルスは、複数の前記第１パルスにおける最後のパルスである
請求項１に記載の駆動回路。
【請求項５】
前記第１走査パルスが印加される画素行と前記第２走査パルスが印加される画素行が、互いに隣接している
請求項４に記載の駆動回路。
【請求項６】
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を有し、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第１パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第２パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したときに、前記第１走査パルスに含まれる、前記第２パルス寄りの前記第１パルスである第１特定パルスのオフタイミングと、前記第２走査パルスに含まれる、前記第１特定パルスの印加期間と重複する期間に印加される前記第１パルスである第２特定パルスのオフタイミングとが互いに異なっている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、駆動回路および表示装置に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４５５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、有機ＥＬ表示装置では、上述の補正動作に起因して、画面表示の一部がザラ付いてしまうことがあった。
【０００６】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、上述の補正動作に起因する画面表示のざらつきを低減することの可能な駆動回路および表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本技術の一実施の形態に係る駆動回路は、各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備えている。出力部から出力される各走査パルスは、複数の第１パルスと、第２パルスとを含んでいる。各第１パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の画素に印加されるパルスである。第２パルスは、信号電圧が入力される期間に走査対象の前記画素に印加されるパルスである。複数の走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したとする。このとき、第１走査パルスに含まれる、第２パルス寄りの第１パルスである第１特定パルスのオフタイミングと、第２走査パルスに含まれる、第１特定パルスの印加期間と重複する期間に印加される第１パルスである第２特定パルスのオフタイミングとが互いに異なっている。
【０００８】
本技術の一実施の形態に係る表示装置は、各々が発光素子と画素回路とを含み、行列状に配置された複数の画素と、複数の画素を駆動する駆動回路とを備えている。この表示装置において、画素回路は、上記の出力部を有している。
【０００９】
本技術の一実施の形態に係る駆動回路および表示装置では、第１走査パルスに含まれる第１特定パルスのオフタイミングと、第２走査パルスに含まれる第２特定パルスのオフタイミングとが互いに異なっている。これにより、第１特定パルスおよび第２特定パルスのオフタイミングにおける、信号線と走査線とのカップリングが抑制される。
【発明の効果】
【００１０】
本技術の一実施の形態に係る駆動回路および表示装置によれば、第１特定パルスおよび第２特定パルスのオフタイミングにおける、信号線と走査線とのカップリングを抑制するようにしたので、上述の補正動作に起因する画面表示のざらつきを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本技術による一実施の形態に係る表示装置の概略構成図である。
【図２】各画素の回路構成の一例を表す図である。
【図３】本実施の形態に係る走査パルスの波形の一例を表す図である。
【図４】ライトスキャナの回路構成の一例を表す図である。
【図５】図４のライトスキャナの入出力波形の一例を表す図である。
【図６】本実施の形態に係る走査パルスの波形の他の例を表す図である。
【図７】本実施の形態に係る走査パルスの波形の他の例を表す図である。
【図８】図４のライトスキャナの入出力波形の他の例を表す図である。
【図９】本実施の形態に係る走査パルスの波形の他の例を表す図である。
【図１０】１つの画素に着目したときの走査線、電源線および信号線に印加される電圧ならびに駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例画素に印加される電圧の波形および画素内に生じる電圧の波形の一例を表す図である。
【図１１】比較例に係る走査パルスの波形の一例を表す図である。
【図１２】補正動作に起因する画面表示のざらつきの一例を表す図である。
【図１３】変形例Ａに係る走査パルスの波形の一例を表す図である。
【図１４】変形例Ｂに係る走査パルスの波形の一例を表す図である。
【図１５】比較例に係る走査パルスの波形の一例を表す図である。
【図１６】上記実施の形態およびその変形例に係る発光装置の一適用例の外観を表す斜視図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）
【００１３】
＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、例えば、画素アレイ部１０、コントローラ２０およびドライバ３０を備えている。コントローラ２０およびドライバ３０が、本技術の「駆動回路」の一具体例に対応する。画素アレイ部１０は、複数の画素１１が行列状に配置されてなる。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づいて、複数の画素１１を駆動する。
【００１４】
（画素アレイ部１０）
図２は、画素アレイ部１０に含まれる各画素１１の回路構成の一例を表したものである。画素アレイ部１０は、コントローラ２０およびドライバ３０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づく画像を表示する。画素アレイ部１０は、行方向に延在する複数の走査線ＷＳＬおよび複数の電源線ＤＳＬと、列方向に延在する複数の信号線ＤＴＬとを有している。画素アレイ部１０は、さらに、走査線ＷＳＬと信号線ＤＴＬとが互いに交差する箇所ごとに１つずつ設けられた複数の画素１１を有している。
【００１５】
走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を所定の単位（例えば画素行）ごとに選択する走査パルスＳＰｋ（１≦ｋ≦ｍ、ｋは正の整数、ｍは定数）を各画素１１に供給するものである。信号線ＤＴＬは、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの、各画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。
【００１６】
各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３が、本技術の「発光素子」の一具体例に対応する。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御する。画素回路１２は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２および保持容量Ｃｓを含んで構成されている。
【００１７】
書き込みトランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの印加を制御する。具体的には、書き込みトランジスタＴｒ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧を駆動トランジスタＴｒ１のゲートに書き込む。駆動トランジスタＴｒ１は、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動する。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御する。
【００１８】
保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲートと、有機ＥＬ素子１３のアノードとの間の導電パスに設けられている。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００１９】
駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。
【００２０】
各信号線ＤＴＬは、後述の水平セレクタ３１の出力端（図示せず）と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端（図示せず）と、書き込みトランジスタＴｒ２のゲートとに接続されている。各電源線ＤＳＬは、後述の電源スキャナ３３の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインとに接続されている。
【００２１】
書き込みトランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が有機ＥＬ素子１３のアノードに接続されている。
【００２２】
ドライバ３０は、例えば、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３を有している。
【００２３】
水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、映像信号処理回路２１から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。水平セレクタ３１は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、水平セレクタ３１は、ライトスキャナ３２により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号Ｄｉｎに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号Ｄｉｎとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。水平セレクタ３１は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスを各信号線ＤＴＬに出力する。水平セレクタ３１は、データパルスとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの２値からなるパルスを各信号線ＤＴＬに出力する。
【００２４】
ライトスキャナ３２は、複数の画素１１を所定の単位行ごとに走査する。ライトスキャナ３２は、例えば、１フレーム期間において、各走査線ＷＳＬに走査パルスＳＰｋ（ＳＰ１，ＳＰ２，……，ＳＰｎ−１，ＳＰｎ，ＳＰｎ＋１，ＳＰｎ＋２，……ＳＰｍ）を順次、出力する。ライトスキャナ３２は、例えば、制御信号の入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、閾値補正準備や、閾値補正、信号電圧Ｖｓｉｇの書き込み、移動度補正および発光を所望の順番で実行させる。
【００２５】
ここで、閾値補正準備とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（具体的にはＶｏｆｓにする）とともに、駆動トランジスタＴｒ１のソース電圧を初期化する（具体的にはＶｓｓにする）ことを指している。閾値補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書込）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書き込みトランジスタＴｒ２を介して書き込む動作を指している。移動度補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度の大きさに応じて補正する動作を指している。信号書き込みと、移動度補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、ライトスキャナ３２が、１つの走査パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、移動度補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。
【００２６】
ライトスキャナ３２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、ライトスキャナ３２は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書き込みトランジスタＴｒ２のオンオフ制御を行う。オン電圧Ｖｏｎは、書き込みトランジスタＴｒ２のオン電圧以上の値となっている。オン電圧Ｖｏｎは、後述の「閾値補正準備期間」や、「閾値補正期間」、「信号書込・移動度補正期間」などにライトスキャナ３２から出力される選択パルスの波高値である。オフ電圧Ｖｏｆｆは、書き込みトランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。
【００２７】
電源スキャナ３３は、例えば、制御信号の入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択する。電源スキャナ３３は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。具体的には、電源スキャナ３３は、電源線ＤＳＬを介して、各画素１１へ２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給する。固定電圧Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔとを足し合わせた電圧（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも低い電圧値である。固定電圧Ｖｃｃは、上記電圧（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも高い電圧値である。
【００２８】
（コントローラ２０）
次に、コントローラ２０について説明する。コントローラ２０は、例えば、映像信号処理回路２１、タイミング生成回路２２および電源回路２３を有している。映像信号処理回路２１は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。映像信号処理回路２１は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路２２は、ドライバ３０内の各回路が連動して動作するように制御するものである。タイミング生成回路２２は、例えば、外部から入力された同期信号Ｔｉｎに応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。電源回路２３は、水平セレクタ３１、ライトスキャナ３２、電源スキャナ３３、映像信号処理回路２１およびタイミング生成回路２２等の種々の回路で必要となる種々の固定電圧を生成し、供給する。
【００２９】
[走査]
次に、ライトスキャナ３２による走査について説明する。
【００３０】
図３は、本実施の形態に係る走査パルスＳＰｋ（ｋ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２）の波形の一例を表したものである。走査パルスＳＰｎ−１は、ｎ−１ライン目の画素行に印加されるパルスである。走査パルスＳＰｎは、ｎライン目の画素行に印加されるパルスである。走査パルスＳＰｎ＋１は、ｎ＋１ライン目の画素行に印加されるパルスである。走査パルスＳＰｎ＋２は、ｎ＋２ライン目の画素行に印加されるパルスである。
【００３１】
本実施の形態に係るライトスキャナ３２は、例えば、複数の画素１１を画素行ごとに走査する。本実施の形態に係るライトスキャナ３２は、例えば、１フレーム期間において、各走査線ＷＳＬに走査パルスＳＰｋ（ＳＰ１，ＳＰ２，……，ＳＰｎ−１，ＳＰｎ，ＳＰｎ＋１，ＳＰｎ＋２，……ＳＰｍ）を順次、出力する。本実施の形態に係る各走査パルスＳＰｋは、映像信号Ｄｉｎに対応する信号電圧Ｖｓｉｇが入力されない期間に走査対象の画素１１に印加される複数の第１パルスＰ１と、信号電圧Ｖｓｉｇが入力される期間に走査対象の画素１１に印加される第２パルスＰ２とを含んでいる。各第１パルスＰ１は、上述の閾値補正を行うためのパルスである。つまり、本実施の形態では、上述の閾値補正が複数回に分けて行われる。第２パルスＰ２は、映像信号Ｄｉｎに対応する信号電圧Ｖｓｉｇの、画素１１への書き込みと、上述の移動度補正とを行うためのパルスである。
【００３２】
本実施の形態に係る各走査パルスＳＰｋは、走査の開始タイミングＴｓが互いに異なる点を除いて、互いに等しい波形となっている。また、本実施の形態に係る各走査パルスＳＰｋにおいて、各第１パルスＰ１の幅は互いに等しくなっている。本実施の形態に係る複数の走査パルスＳＰｋにおいて、走査の開始タイミングＴｓが相対的に早い走査パルスＳＰｎと、走査の開始タイミングＴｓが相対的に遅い走査パルスＳＰｎ＋１とに着目したとする。このとき、走査パルスＳＰｎに含まれる、第２パルスＰ２寄りの第１パルスＰ１である第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、走査パルスＳＰｎ＋１に含まれる、第１特定パルスＰ１＊の印加期間と重複する期間ΔＴに印加される第１パルスＰ１である第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに異なっている。
【００３３】
これにより、オフタイミングｔｏｆｆ１，ｔｏｆｆ２において、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制され、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧の降下量（ΔＶ）が、小さくなる。その結果、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧よりも小さくなる。ここで、期間ΔＴは、走査パルスＳＰｎにおける走査の開始タイミングＴｓよりも早い開始タイミングＴｓの走査パルスＳＰｋ（例えば、走査パルスＳＰｎ−１）が印加される画素行（例えば、ｎ−１ライン目の画素行）における発光期間内にある。従って、例えば、ｎ−１ライン目の画素行が発光している最中に、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンしないので、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００３４】
ところで、第１特定パルスＰ１＊の幅Ｄ２と、第２特定パルスＰ１＊＊の幅Ｄ１とが、互いに異なっている。図３には、幅Ｄ２が幅Ｄ１よりも大きくなっている場合が例示されている。さらに、例えば、図３に示したように、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２とが、互いに等しくなっていてもよい。これにより、複数の第１パルスＰ１のオンタイミングの周期が一定となる。また、図３に示したように、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接しており、さらに、第１特定パルスＰ１＊が複数の第１パルスＰ１における最後のパルスとなっており、第２特定パルスＰ１＊＊が複数の第１パルスＰ１における、最後から２番目のパルスとなっていてもよい。これにより、発光直後の画素行において、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００３５】
図４は、本実施の形態に係るライトスキャナ３２の回路構成の一例を表したものである。図５は、図３の走査パルスＳＰｋを出力するライトスキャナ３２の入出力波形の一例を表したものである。ライトスキャナ３２は、例えば、第１パルス生成部３２Ａ、第２パルス生成部３２Ｂおよびパルス合成部３２Ｃを有している。第１パルス生成部３２Ａは、例えば図５（Ａ）の信号（Ｖｔｅｎ）と、例えば図５（Ｂ）の信号（ｎライン目入力）との論理和を出力する。第２パルス生成部３２Ｂは、例えば図５（Ｃ）の信号（Ｖｔｅｎ＋Ｕｅｎ）と、例えば図５（Ｄ）の信号（ｎライン目’入力）との論理和を出力する。パルス合成部３２Ｃは、第１パルス生成部３２Ａの出力と、第２パルス生成部３２Ｂの出力とを合成することにより、例えば図５（Ｅ）の走査パルスＳＰｎを生成し、出力する。
【００３６】
図６は、本実施の形態に係る走査パルスＳＰｋ（ｋ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２）の波形の他の例を表したものである。本実施の形態に係る複数の走査パルスＳＰｋにおいて、走査パルスＳＰｎと、走査パルスＳＰｎ＋１と、走査の開始タイミングＴｓがＳＰｎ＋１における走査の開始タイミングＴｓよりも相対的に遅い走査パルスＳＰｎ＋２とに着目したとする。このとき、オフタイミングｔｏｆｆ１と、オフタイミングｔｏｆｆ２と、走査パルスＳＰｎ＋２に含まれる、期間ΔＴに印加される第１パルスＰ１である第３特定パルスＰ１＊＊＊のオフタイミングｔｏｆｆ３とが互いに異なっている。これにより、オフタイミングｔｏｆｆ１，ｔｏｆｆ２，ｔｏｆｆ３において、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制され、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧の降下量（ΔＶ）が、小さくなる。その結果、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧よりも小さくなる。従って、例えば、ｎ−１ライン目の画素行が発光している最中に、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンするおそれがないので、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが変化するおそれもない。
【００３７】
第１特定パルスＰ１＊の幅Ｄ２と、第２特定パルスＰ１＊＊の幅Ｄ１と、第３特定パルスＰ１＊＊＊の幅Ｄ３とが、互いに異なっている。図６には、幅Ｄ２が幅Ｄ１よりも大きくなっており、幅Ｄ３が幅Ｄ１よりも大きくなっており、幅Ｄ３が幅Ｄ２よりも小さくなっている場合が例示されている。また、図６には、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２と、第３特定パルスＰ１＊＊＊のオンタイミングｔｏｎ３とが、互いに等しくなっている場合が例示されている。また、図６には、第１特定パルスＰ１＊が複数の第１パルスＰ１における最後のパルスである場合が例示されている。また、図６には、第２特定パルスＰ１＊＊が複数の第１パルスＰ１における、最後から２番目のパルスである場合が例示されている。また、図６には、第３特定パルスＰ１＊＊＊が複数の第１パルスＰ１における、最後から３番目のパルスである場合が例示されている。また、図６には、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２と、第３特定パルスＰ１＊＊のオンタイミングｔｏｎ３とが、互いに等しくなっている場合が例示されている。また、図６には、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接している場合が例示されている。また、図６には、走査パルスＳＰｎ＋１が印加される画素行と走査パルスＳＰｎ＋２が印加される画素行が、互いに隣接している場合が例示されている。
【００３８】
図７は、本実施の形態に係る走査パルスＳＰｋ（ｋ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２）の波形の他の例を表したものである。本実施の形態に係る複数の走査パルスＳＰｋにおいて、走査パルスＳＰｎと、走査パルスＳＰｎ＋１に着目したとする。このとき、走査パルスＳＰｎに含まれる第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、走査パルスＳＰｎ＋１に含まれる第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに異なっている。これにより、オフタイミングｔｏｆｆ１，ｔｏｆｆ２において、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制され、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧の降下量（ΔＶ）が、小さくなる。その結果、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧よりも小さくなる。従って、例えば、ｎ−１ライン目の画素行が発光している最中に、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンしないので、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００３９】
ところで、図７では、第１特定パルスＰ１＊の幅Ｄ２と、第２特定パルスＰ１＊＊の幅Ｄ１とが、互いに等しくなっている。また、図７では、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２とが、互いに異なっている。また、図７に示したように、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接していてもよい。さらに、第１特定パルスＰ１＊が複数の第１パルスＰ１における最後のパルスとなっており、第２特定パルスＰ１＊＊が複数の第１パルスＰ１における、最後から２番目のパルスとなっていてもよい。これにより、発光直後の画素行において、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００４０】
図８は、図７の走査パルスＳＰｋを出力するライトスキャナ３２の入出力波形の他の例を表したものである。ライトスキャナ３２において、第１パルス生成部３２Ａは、例えば図８（Ａ）の信号（Ｖｔｅｎ）と、例えば図８（Ｂ）の信号（ｎライン目入力）との論理和を出力する。第２パルス生成部３２Ｂは、例えば図８（Ｃ）の信号（Ｖｔｅｎ＋Ｕｅｎ）と、例えば図８（Ｄ）の信号（ｎライン目’入力）との論理和を出力する。パルス合成部３２Ｃは、第１パルス生成部３２Ａの出力と、第２パルス生成部３２Ｂの出力とを合成することにより、例えば図８（Ｅ）の走査パルスＳＰｎを生成し、出力する。
【００４１】
図９は、本実施の形態に係る走査パルスＳＰｋ（ｋ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２）の波形の他の例を表したものである。本実施の形態に係る複数の走査パルスＳＰｋにおいて、走査パルスＳＰｎと、走査パルスＳＰｎ＋１と、走査の開始タイミングＴｓがＳＰｎ＋１における走査の開始タイミングＴｓよりも相対的に遅い走査パルスＳＰｎ＋２に着目したとする。このとき、オフタイミングｔｏｆｆ１と、オフタイミングｔｏｆｆ２と、走査パルスＳＰｎ＋２に含まれる、期間ΔＴに印加される第１パルスＰ１である第３特定パルスＰ１＊＊＊のオフタイミングｔｏｆｆ３とが互いに異なっている。
【００４２】
これにより、オフタイミングｔｏｆｆ１，ｔｏｆｆ２，ｔｏｆｆ３において、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制され、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧の降下量（ΔＶ）が、小さくなる。その結果、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧よりも小さくなる。従って、例えば、ｎ−１ライン目の画素行が発光している最中に、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンしないので、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００４３】
ところで、図９では、第１特定パルスＰ１＊の幅Ｄ２と、第２特定パルスＰ１＊＊の幅Ｄ１と、第３特定パルスＰ１＊＊＊の幅Ｄ３とが、互いに等しくなっている。また、図９では、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２と、第３特定パルスＰ１＊＊＊のオンタイミングｔｏｎ３とが、互いに異なっている。また、例えば、図９に示したように、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接しており、さらに、走査パルスＳＰｎ＋１が印加される画素行と走査パルスＳＰｎ＋２が印加される画素行が、互いに隣接していてもよい。このとき、さらに、第１特定パルスＰ１＊が複数の第１パルスＰ１における最後のパルスとなっており、第２特定パルスＰ１＊＊が複数の第１パルスＰ１における、最後から２番目のパルスとなっており、第３特定パルスＰ１＊＊＊が複数の第１パルスＰ１における、最後から３番目のパルスとなっていてもよい。これにより、発光直後の画素行において、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００４４】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
【００４５】
図１０は、１つの画素１１に着目したときの走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬに印加される電圧ならびに駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓの経時変化の一例を表したものである。
【００４６】
（閾値補正準備期間）
まず、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける閾値補正の準備を行う。閾値補正の準備前、有機ＥＬ素子１３は発光している。このとき、走査線ＷＳＬの電圧がＶｏｆｆとなっており、電源線ＤＳＬの電圧がＶｃｃとなっている。駆動トランジスタＴｒ１は飽和領域で動作するので、有機ＥＬ素子１３に流れる電流は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓの大きさに応じた値となっている。
【００４７】
コントローラ２０およびドライバ３０は、閾値補正の準備を開始するにあたって、有機ＥＬ素子１３を消光する。具体的には、電源スキャナ３３が、制御信号に応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ１）。このとき、Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌおよびカソード電圧Ｖｃａｔの和（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも小さい。そのため、ソース電圧ＶｓがＶｓｓまで下がると、有機ＥＬ素子１３が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。
【００４８】
次に、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで変化する。このとき、Ｖｏｆｓ−Ｖｓｓが駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きくなっている。その後、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ３）。
【００４９】
（閾値補正期間）
次に、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１の閾値補正の動作を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源スキャナ３３は、制御信号に応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ４）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、保持容量Ｃｓが充電される。このとき、駆動トランジスタＴｒ１のソース電圧Ｖｓは、時間の経過とともに上昇していく。その結果、ゲート電圧ＶｇがＶｏｆｓとなり、保持容量Ｃｓが充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈに近づいていく。
【００５０】
その後、ライトスキャナ３２が制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなる。このとき、ゲート−ソース間電圧Ｖｇｓは、まだ、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きいので、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ続け、保持容量Ｃｓの充電が継続する。そのため、駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し続ける。その一方で、有機ＥＬ素子１３には逆バイアスがかかっているので、有機ＥＬ素子１３が発光することはない。
【００５１】
その後、信号線ＤＴＬの電圧が再びＶｏｆｓとなった時に、ライトスキャナ３２が制御信号に応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げて、駆動トランジスタＴｒ１の閾値補正を行う。コントローラ２０およびドライバ３０は、このようにして閾値補正を繰り返し行う。その結果、ゲート電圧ＶｇがＶｏｆｓとなり、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。なお、このとき、駆動トランジスタＴｒ１のソース電圧Ｖｓは、Ｖｏｆｓ−Ｖｔｈとなり、Ｖｔｈｅｌ＋Ｖｃａｔ以下の値となっている。そのため、この時も、有機ＥＬ素子１３が発光することはない。
【００５２】
その後、水平セレクタ３１が制御信号に応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、ライトスキャナ３２が制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００５３】
（待機期間）
その後、待機期間中に、水平セレクタ３１は、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００５４】
（信号書込・移動度補正期間）
待機期間が終了した後（つまり閾値補正が完了した後）、コントローラ２０およびドライバ３０は、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの書き込みと、移動度補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ７）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。
【００５５】
このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌおよびカソード電圧Ｖｃａｔの和（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも小さいので、有機ＥＬ素子１３はカットオフしている。そのため、ドレイン−ソース間の電流は保持容量Ｃｓと有機ＥＬ素子１３の素子容量Ｃｅｌに流れ、保持容量Ｃｓおよび素子容量Ｃｅｌが充電されるので、ソース電圧Ｖｓが上昇する。
【００５６】
（発光）
次に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ８）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、それにともなってゲート電圧Ｖｇも上昇する。その結果、有機ＥＬ素子１３が所望の輝度で発光する。
【００５７】
[効果]
次に、比較例と対比しつつ、本実施の形態の表示装置１における効果について説明する。
【００５８】
図１１は、比較例に係る走査パルスＳＰｋ（ｋ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２）の波形の一例を表したものである。比較例に係るライトスキャナは、複数の画素１１を画素行ごとに走査する。比較例に係るライトスキャナは、例えば、１フレーム期間において、各走査線ＷＳＬに走査パルスＳＰｋ（ＳＰ１，ＳＰ２，……，ＳＰｎ−１，ＳＰｎ，ＳＰｎ＋１，ＳＰｎ＋２，……ＳＰｍ）を順次、出力する。比較例に係る各走査パルスＳＰｋは、映像信号Ｄｉｎに対応する信号電圧Ｖｓｉｇが入力されない期間に走査対象の画素１１に印加される複数の第１パルスＰ１と、信号電圧Ｖｓｉｇが入力される期間に走査対象の画素１１に印加される第２パルスＰ２とを含んでいる。各第１パルスＰ１は、上述の閾値補正を行うためのパルスである。つまり、比較例では、上述の閾値補正が複数回に分けて行われる。第２パルスＰ２は、映像信号Ｄｉｎに対応する信号電圧Ｖｓｉｇの、画素１１への書き込みと、上述の移動度補正とを行うためのパルスである。
【００５９】
比較例に係る各走査パルスＳＰｋは、走査の開始タイミングＴｓが互いに異なる点を除いて、互いに等しい波形となっている。また、比較例に係る各走査パルスＳＰｋにおいて、各第１パルスＰ１の幅は互いに等しくなっている。比較例に係る複数の走査パルスＳＰｋにおいて、走査の開始タイミングＴｓが相対的に早い走査パルスＳＰｎと、走査の開始タイミングＴｓが相対的に遅い走査パルスＳＰｎ＋１とに着目したとする。このとき、走査パルスＳＰｎに含まれる、第２パルスＰ２寄りの第１パルスＰ１である第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、走査パルスＳＰｎ＋１に含まれる、第１特定パルスＰ１＊の印加期間と重複する期間に印加される第１パルスＰ１である第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに等しくなっている。そのため、オフタイミングｔｏｆｆ１，ｔｏｆｆ２において、信号線ＤＴＬと走査線ＷＳＬとが互いにカップリングし、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧が、例えば、図１１（Ｅ）に示したように、ＶｏｆｆからΔＶだけ下がってしまう。このとき、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧以上となると、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンしてしまう。その結果、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが変化してしまい、例えば、図１２に示したように、画面表示にざらつき１０Ａが現れる。ざらつき１０Ａは、画素アレイ部１０のうち、ライトスキャナ３２寄りであって、かつ水平セレクタ３１から離れた箇所でより顕著に発生し、上述の閾値補正の回数が増加する程、顕著に発生する。
【００６０】
そこで、例えば、書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）を下げることが考えられる。しかし、そのようにした場合には、書き込みトランジスタＴｒ２のゲートに印加する制御パルスの振幅が大きくなり、消費電力が増加してしまう。さらに、書き込みトランジスタＴｒ２にかかるオフバイアスが大きくなり、書き込みトランジスタＴｒ２の閾値電圧が時間と共に変化し、小さくなる。その結果、一定時間後に、図１２に示したようなざらつき１０Ａが発生してしまう。
【００６１】
このように、比較例に係る有機ＥＬ表示装置では、閾値補正の動作に起因して、画面表示の一部がザラ付いてしまうことがあった。
【００６２】
一方、本実施の形態では、第１走査パルスＳＰｎに含まれる第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、第２走査パルスＳＰｎ＋１に含まれる第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに異なっている。これにより、第１特定パルスＰ１＊および第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ１，ｔｏｆｆ２における、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制される。その結果、閾値補正に起因する画面表示のざらつきを低減することができる。
【００６３】
また、本実施の形態において、第１特定パルスＰ１＊の幅Ｄ２と第２特定パルスＰ１＊＊の幅Ｄ１が、互いに等しくなっている場合には、従前の閾値補正時間と同じ時間で、閾値補正に起因する画面表示のざらつきを低減することができる。
【００６４】
また、本実施の形態において、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２が、互いに等しくなっている場合には、第１特定パルスＰ１＊のパルス幅Ｄ２を調整するだけで、閾値補正に起因する画面表示のざらつきを低減することができる。
【００６５】
また、本実施の形態において、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接しており、さらに、第１特定パルスＰ１＊が、複数の第１パルスＰ１における最後のパルスである場合には、発光直後の画素行において、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。その結果、閾値補正に起因する画面表示のざらつきを低減することができる。
【００６６】
＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
【００６７】
[変形例Ａ] 
上記実施の形態では、ライトスキャナ３２は、複数の画素１１を線順次で走査していた。しかし、上記実施の形態において、ライトスキャナ３２は、複数の画素１１を、複数の画素行ごとに順次、走査してもよい。例えば、図１３に示したように、ライトスキャナ３２は、複数の画素１１を、２画素行ごとに順次、走査してもよい。本変形例に係る複数の走査パルスＳＰｋにおいて、走査の開始タイミングＴｓが相対的に早い走査パルスＳＰｎ，ＳＰｎ＋１と、走査の開始タイミングＴｓが相対的に遅い走査パルスＳＰｎ＋２，ＳＰｎ＋３とに着目したとする。このとき、走査パルスＳＰｎ，ＳＰｎ＋１に含まれる、第２パルスＰ２寄りの第１パルスＰ１である第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、走査パルスＳＰｎ＋２，ＳＰｎ＋３に含まれる、第１特定パルスＰ１＊の印加期間と重複する期間ΔＴに印加される第１パルスＰ１である第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに異なっている。
【００６８】
これにより、オフタイミングｔｏｆｆ１，ｔｏｆｆ２において、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制され、例えば、ｎ−１ライン目付近の信号線ＤＴＬの電圧の降下量（ΔＶ）が、小さくなる。その結果、ｎ−１ライン目付近の信号線ＤＴＬの電圧（Ｖｏｆｆ−ΔＶ）と、ｎ−１ライン目の書き込みトランジスタＴｒ２のゲート電圧（オフ電圧）との差分が、ｎ−１ライン目の書き込みトランジスタＴｒ２の閾値電圧よりも小さくなる。ここで、期間ΔＴは、走査パルスＳＰｎにおける走査の開始タイミングＴｓよりも早い開始タイミングＴｓの走査パルスＳＰｋ（例えば、走査パルスＳＰｎ−１）が印加される画素行（例えば、ｎ−１ライン目の画素行）における発光期間内にある。従って、例えば、ｎ−１ライン目の画素行が発光している最中に、ｎ−１ライン目の書き込みトランジスタＴｒ２がオンしないので、発光時の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００６９】
ところで、第１特定パルスＰ１＊の幅Ｄ２と、第２特定パルスＰ１＊＊の幅Ｄ１とが、互いに異なっている。図１３には、幅Ｄ２が幅Ｄ１よりも大きくなっている場合が例示されている。さらに、例えば、図１３に示したように、第１特定パルスＰ１＊のオンタイミングｔｏｎ１と、第２特定パルスＰ１＊＊のオンタイミングｔｏｎ２とが、互いに等しくなっていてもよい。これにより、複数の第１パルスＰ１のオンタイミングの周期が一定となる。また、図１３に示したように、走査パルスＳＰｎが印加される画素行と走査パルスＳＰｎ＋１が印加される画素行が、互いに隣接しており、さらに、第１特定パルスＰ１＊が複数の第１パルスＰ１における最後のパルスとなっており、第２特定パルスＰ１＊＊が複数の第１パルスＰ１における、最後から２番目のパルスとなっていてもよい。これにより、発光直後の画素行において、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一定に保たれる。
【００７０】
本変形例では、第１走査パルスＳＰｎ，ＳＰｎ＋１に含まれる第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１と、第２走査パルスＳＰｎ＋２，ＳＰｎ＋３に含まれる第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ２とが互いに異なっている。これにより、第１特定パルスＰ１＊および第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ１，ｔｏｆｆ２における、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制される。その結果、閾値補正に起因する画面表示のざらつきを低減することができる。
【００７１】
[変形例Ｂ] 
上記変形例Ａに係る複数の走査パルスＳＰｋにおいて、例えば、図１４に示したように、開始タイミングＴｓが互いに共通する複数の走査パルスＳＰｎ，ＳＰｎ＋１において、それぞれの第１特定パルスＰ１＊のオフタイミングｔｏｆｆ１が互いに異なっていてもよい。ただし、このとき、開始タイミングＴｓが互いに共通する複数の走査パルスＳＰｎ，ＳＰｎ＋１に含まれる１つのオフタイミングｔｏｆｆ１と、開始タイミングＴｓが互いに共通する複数の走査パルスＳＰｎ＋２，ＳＰｎ＋３に含まれる複数の第２特定パルスＰ１＊＊のうちの少なくとも１つのオフタイミングｔｏｆｆ２とが互いに等しくなっていてもよい。この場合であっても、例えば、図１５に示したような場合（全てのオフタイミングｔｏｆｆ１，ｔｏｆｆ２が互いに等しい場合）と比べて、第１特定パルスＰ１＊および第２特定パルスＰ１＊＊のオフタイミングｔｏｆｆ１，ｔｏｆｆ２における、信号線ＤＴＬと走査線ＷＳＬとのカップリングが抑制される。その結果、閾値補正に起因する画面表示のざらつきを低減することができる。
【００７２】
＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００７３】
図１６は、本適用例に係る電子機器２の概略構成例を表したものである。電子機器２は、例えば、折りたたみ可能な２枚の板状の筐体のうちの一方の筐体の主面に表示面２Ａを備えたノート型のパーソナルコンピュータである。電子機器２は、上記実施の形態等の表示装置１を備えており、例えば、表示面２Ａの位置に画素アレイ部１０を備えている。本適用例では、表示装置１が設けられているので、ざらつきの少ない画面表示を得ることができる。
【００７４】
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
【００７５】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備え、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第１パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第２パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したときに、前記第１走査パルスに含まれる、前記第２パルス寄りの前記第１パルスである第１特定パルスのオフタイミングと、前記第２走査パルスに含まれる、前記第１特定パルスの印加期間と重複する期間に印加される前記第１パルスである第２特定パルスのオフタイミングとが互いに異なっている
駆動回路。
（２）
前記第１特定パルスの幅と前記第２特定パルスの幅が、互いに等しくなっている
（１）に記載の駆動回路。
（３）
前記第１特定パルスのオンタイミングと前記第２特定パルスのオンタイミングが、互いに等しくなっている
（１）に記載の駆動回路。
（４）
前記第１特定パルスは、複数の前記第１パルスにおける最後のパルスである
（１）ないし（３）のいずれか１つに記載の駆動回路。
（５）
前記第１走査パルスが印加される画素行と前記第２走査パルスが印加される画素行が、互いに隣接している
（１）ないし（４）のいずれか１つに記載の駆動回路。
（６）
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を有し、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第１パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第２パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第１走査パルスと、走査の開始タイミングが相対的に遅い第２走査パルスとに着目したときに、前記第１走査パルスに含まれる、前記第２パルス寄りの前記第１パルスである第１特定パルスのオフタイミングと、前記第２走査パルスに含まれる、前記第１特定パルスの印加期間と重複する期間に印加される前記第１パルスである第２特定パルスのオフタイミングとが互いに異なっている
表示装置。
【符号の説明】
【００７６】
１…表示装置、２…電子機器、２Ａ…表示面、１０…画素アレイ部、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…コントローラ、２１…映像信号処理回路、２２…タイミング生成回路、２３…電源回路、３０…ドライバ、３１…水平セレクタ、３２…ライトスキャナ、３２Ａ…第１パルス生成部、３２Ｂ…第２パルス生成部、３２Ｃ…パルス合成部、３３…電源スキャナ、Ｃｓ…保持容量、Ｄ１，Ｄ２…幅、Ｄｉｎ…映像信号、ＤＳＬ…電源線、ＤＴＬ…信号線、Ｐ１…第１パルス、Ｐ２…第２パルス、ＳＰｋ，ＳＰ１，ＳＰ２，……，ＳＰｎ−１，ＳＰｎ，ＳＰｎ＋１，ＳＰｎ＋２，ＳＰｍ…走査パルス、ｔｏｆｆ１，ｔｏｆｆ２…オフタイミング、ｔｏｎ１，ｔｏｎ２…オンタイミング、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８…時刻、Ｔｉｎ…同期信号、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｔｓ…開始タイミング、Ｖｃａｔ…カソード電圧、Ｖｃｃ，Ｖｏｆｓ，Ｖｓｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｎ…オン電圧、Ｖｏｆｆ…オフ電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈｅｌ…閾値電圧、ＷＳＬ…走査線、ΔＴ…期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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