(57)【要約】【課題】実施形態は、高品位な半導体薄膜を広範囲に形成することができる半導体薄膜の製造方法、半導体薄膜、半導体素子および半導体装置を提供する。【解決手段】実施形態の半導体薄膜の製造方法は、非晶質半導体材料の層を形成し、前記形成された前記層の第１面上に、マスクを配置し、前記マスクを配置された前記第１面側からレーザ光を照射する。【選択図】図１
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【特許請求の範囲】
【請求項１】
非晶質半導体材料の層を形成し、
前記形成された前記層の第１面上に、マスクを配置し、
前記マスクを配置された前記第１面側からレーザ光を照射する
半導体薄膜の製造方法。
【請求項２】
前記層にレーザを照射することには、
前記マスクを配置された前記層の部分から、前記マスクを配置されていない前記層の部分に結晶粒界を形成することを含む請求項１記載の半導体薄膜の製造方法。
【請求項３】
前記マスクは、金属または干渉膜のいずれかを含む請求項１または２に記載の半導体薄膜の製造方法。
【請求項４】
前記干渉膜は、前記層の酸化物を含む請求項１〜３のいずれか１つに記載の半導体薄膜の製造方法。
【請求項５】
前記層は、シリコンを含む請求項１〜４のいずれか１つに記載の半導体薄膜の製造方法。
【請求項６】
第１部分と、前記第１部分に隣接する第２部分と、を含む半導体層を備え、
前記第１部分の結晶粒界の密度は、前記第２部分の結晶粒界の密度よりも低い半導体薄膜。
【請求項７】
請求項６記載の半導体薄膜に形成された半導体素子であって、
第１層と、
第２層と、
前記第１層と前記第２層との間に設けられ、電流通路が形成される第３層と、
を備え、
前記第１層、前記第２層および前記第３層は、前記半導体薄膜の前記第１部分に設けられた半導体素子。
【請求項８】
請求項７記載の半導体素子と、
ワード線と、
前記半導体素子に接続されたビット線と、
前記ワード線と前記ビット線との間に設けられた抵抗変化膜と、
を備え、
前記半導体素子が導通したときに、前記抵抗変化膜を選択する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体薄膜の製造方法、半導体薄膜、半導体素子および半導体装置に関する。
【背景技術】
【０００２】
半導体薄膜プロセスを用いて、トランジスタやダイオード等の半導体素子を形成したいという要求がある。しかし、高品位な半導体薄膜を広範囲に形成することは困難である。また、粒界形成などにより、歩留りを向上させることが困難な場合が多い。
【０００３】
エキシマレーザを用いたレーザアニール技術が進展し、レーザ照射のエネルギー等を高度に制御することが可能になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１７０７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、高品位な半導体薄膜を広範囲に形成することができる半導体薄膜の製造方法、半導体薄膜、半導体素子および半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体薄膜の製造方法は、非晶質半導体材料の層を形成し、前記形成された前記層の第１面上に、マスクを配置し、前記マスクを配置された前記第１面側からレーザ光を照射する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体薄膜の製造方法を例示するフローチャートである。
【図２】図２（ａ）〜図２（ｄ）は、第１の実施形態の半導体薄膜の製造方法を例示する断面模式図である。
【図３】レーザの照射エネルギーとシリコン薄膜中に生成された結晶粒の平均粒径との関係を例示するグラフである。
【図４】図４（ａ）〜図４（ｄ）は、電子顕微鏡によって取得した、図３のシリコン薄膜の表面状態を表した図である。
【図５】図５（ａ）および図５（ｂ）は、部分的なレーザアニールの原理を説明するためのアモルファスシリコン薄膜のサンプルの模式図である。図５（ｃ）は、図５（ａ）および図５（ｂ）のサンプルにおけるシリコン酸化膜の膜厚と反射率との関係を測定したグラフである。
【図６】第２の実施形態に係る半導体素子を例示する模式断面図である。
【図７】第３の実施形態に係る半導体装置を例示する模式斜視図である。
【図８】第３の実施形態に係る半導体装置を例示する模式断面図である。
【図９】第３の実施形態の半導体装置を例示するブロック図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
（第１の実施形態）
図１は、本実施形態に係る半導体薄膜の製造方法を例示するフローチャートである。  
図１に示すように、ステップＳ１において、半導体薄膜を形成する基板を準備する。基板は、たとえばタングステン等の金属である。基板は、たとえば層間絶縁膜やガラス等の絶縁物である。あるいは、基板は、金属および絶縁物が交互に配列された複合基板等である。
【０００９】
ステップＳ２において、ステップＳ１で準備した基板上にアモルファス薄膜を形成する。アモルファス薄膜は、たとえばシリコンを含む。アモルファス薄膜がアモルファスシリコンの場合には、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）を用いて基板上にアモルファスシリコンの薄膜を形成する。
【００１０】
ステップＳ３において、アモルファス薄膜上の全面に、レーザ光を反射し、またはレーザ光を遮光するマスク部材を形成する。マスク部材に所定のパターンを形成したのち、パターン以外の部分を除去する。アモルファス薄膜がアモルファスシリコンの場合には、マスク部材には、シリコン酸化膜やシリコン窒化膜等を用いることができる。マスク部材には、たとえばタングステン、モリブデン、チタン等の高融点金属を用いてもよい。
【００１１】
ステップＳ４において、ステップＳ３で形成した構造体のマスクが形成された側から、レーザ光を照射する。レーザは、たとえばエキシマレーザであり、ＫｒＦエキシマレーザ（波長２４８ｎｍ）である。レーザ照射後、マスクを除去して処理を終了する。
【００１２】
図２（ａ）〜図２（ｄ）は、本実施形態の半導体薄膜の製造方法を例示する断面模式図である。  
本実施形態の半導体薄膜の製造方法について、より詳細に説明する。
この例では、アモルファス薄膜は、アモルファスシリコンの薄膜であり、半導体薄膜は、シリコンの薄膜であるものとする。
図２（ａ）に示すように、基板１０を準備する。基板１０は、たとえばＸＹ平面に平行に載置される。後述の他の実施形態で詳述するように、基板１０は、タングステンを含む高伝導率材料（金属）のＸ軸方向に延伸する柱状部材と柱状部材間を埋める層間絶縁膜とを含む。基板１０の表面１０ａは、ＣＭＰ等により平坦化されている。なお、基板１０のシリコン薄膜が形成される表面には、タンタル等のバリアメタルを形成してもよい。
【００１３】
基板１０上には、プラズマＣＶＤによってアモルファスシリコン薄膜２０が形成される。アモルファスシリコン薄膜２０は、基板１０の反対側に開放された第１面２０ａを有する。
【００１４】
図２（ｂ）に示すように、アモルファスシリコン薄膜２０の第１面２０ａ上に、マスク２２が形成される。マスク２２は、たとえばシリコン酸化膜（ＳｉＯ２）である。シリコン酸化膜は、ＣＶＤ等によって第１面２０ａ上に形成され、マスク部材が除去された部分が開口部２０ｂとなる。
【００１５】
図２（ｃ）に示すように、第１面２０ａの側からレーザをアモルファスシリコン薄膜２０の全面に照射する。
【００１６】
後述するように、レーザ光の波長に対してマスクの膜厚を適切に設定した場合には、マスク２２を設けた部分のおけるアモルファスシリコン薄膜２０のレーザ光の吸収量は、開口部２０ｂに比べて大きくなる。そのため、マスク２２を設けた部分の温度は、開口部２０ｂのアモルファスシリコン薄膜２０の部分よりも上昇する。マスク２２を設けた部分では、結晶化が始まり、開口部２０ｂの側に結晶粒界が形成されるようになる。開口部２０ｂを含む部分では、厚さ方向（ＸＹ平面に直交するＺ軸方向）にわたって結晶粒界が成長し、そのため、マスク２２を付した部分では、結晶化が進む。
【００１７】
図２（ｄ）に示すように、アモルファスシリコン薄膜２０は、上述のレーザアニールで結晶粒界が形成されたことによって、マスク２２を付した第１部分３１では、厚さ方向にわたって結晶化される。
【００１８】
シリコン薄膜３０は、第１部分３１と第２部分３２とを含んでいる。結晶粒界が第２部分３２の厚さ方向にわたって形成された結果、第１部分３１では、結晶化されたシリコン薄膜の部分が形成される。第１部分３１は、後述するように半導体素子が形成される素子領域である。素子領域である第１部分３１には、１つあるいは複数の半導体素子が形成され、同時に、あるいは独立に形成される配線によって相互に接続されたり、他の要素に接続されて回路を構成したりすることができる。
【００１９】
図３は、レーザの照射エネルギーとシリコン薄膜中に生成された結晶粒の平均粒径との関係を例示するグラフである。
図４（ａ）〜図４（ｄ）は、電子顕微鏡によって取得した、図３のシリコン薄膜の表面状態を表した図である。
図３の横軸は、レーザ光の照射エネルギー密度（ｍＪ／ｃｍ２）であり、縦軸は形成された結晶粒の平均粒径（ｎｍ）である。図３では、横軸の照射エネルギーを繰り返し印加し、繰り返し回数をパラメータにしてプロットしてある。プロットＩは、繰り返し回数５０回、プロットIIは、繰り返し回数２０回、プロットIIIは、繰り返し回数５回である。レーザは、波長２４８ｎｍのＫｒＦエキシマレーザである。
【００２０】
図３、図４（ａ）、図４（ｂ）および図４（ｃ）に示すように、結晶粒界の成長は、レーザ光の照射エネルギー密度に関連する。いずれのプロットＩ〜IIIにおいても、照射エネルギーを増大させ、照射回数を多くすることによって結晶粒界は成長し、平均粒径が増大していることが示される。
【００２１】
一方で、図３および図４（ｄ）に示すように、この例では照射エネルギー密度が２８０（ｍＪ／ｃｍ２）を超えると、結晶粒界は、成長することなく、微粒化されている。
【００２２】
このように、レーザ光の照射エネルギーおよび照射回数を適切に設定して、アモルファスシリコン薄膜を加熱することによって、結晶粒界を成長させることができる。
【００２３】
図５（ａ）は、アモルファスシリコン薄膜α−Ｓｉのサンプルの模式平面図であり、図５（ｂ）は、図５（ａ）のＡＡ線における模式断面図である。図５（ｃ）は、図５（ａ）および図５（ｂ）のサンプルにおけるシリコン酸化膜の膜厚と反射率との関係を測定したグラフである。
図５（ａ）に示すように、シリコン酸化膜ＳｉＯ２は、アモルファスシリコンα−Ｓｉの中央付近のｂ部を開口して他の部分のａ部を覆うように形成されている。図５（ｂ）に示すように、ａ部において、シリコン酸化膜ＳｉＯ２は、アモルファスシリコンα−Ｓｉ上に形成されている。シリコン酸化膜ＳｉＯ２の厚さは、ｔ（ｎｍ）である。
【００２４】
図５（ｃ）の横軸は、アモルファスシリコン薄膜上に形成したシリコン酸化膜の膜厚（ｎｍ）であり、縦軸は、波長２４８ｎｍのＫｒＦレーザ光の反射率が示されている。ここで、反射率は、シリコン酸化膜／アモルファスシリコン薄膜の積層された薄膜の反射率である。
【００２５】
図５（ｃ）に示すように、ＫｒＦレーザ光の反射率は、照射するレーザ光の波長に応じて周期的に変化する。シリコン酸化膜ＳｉＯ２がない場合（ｔ＝０）には、アモルファスシリコンＳｉの反射率は、０．６２程度であり、シリコン酸化膜ＳｉＯ２の厚さｔが５０（ｎｍ）のときには、０．５程度（ｔ＝０に比べて１０％程度低下）となる。そのため、ａ部のアモルファスシリコンＳｉの層は、ｂ部のシリコン酸化膜ＳｉＯ２よりもレーザ光の吸収量が増加し、ｂ部よりも温度が高くなる。
【００２６】
温度が高くなったa部において結晶化が起こり、粒界がランダムに形成される。レーザ照射を繰り返していくと、結晶粒が大きくなり、図５（ａ）の矢印のように、より温度が低いｂ部へ結晶粒界が移動する。
【００２７】
レーザ光を繰り返し照射することによって、結晶粒界が薄膜の厚さ方向（Ｚ方向）と直交する薄膜の形成方向（Ｘ方向およびＹ方向）に沿って広がる。ｂ部には、両側のａ部で生成され、成長されている結晶粒界がぶつかりつつ、成長を続ける。
【００２８】
このようにして、ａ部のアモルファスシリコンα−Ｓｉの層では、結晶化が進み、ｂ部に成長した結晶粒界が形成される。ａ部では、結晶化されることによって結晶粒界の密度が低いシリコンの薄膜となるので、キャリアの移動度等の特性が改善される。
【００２９】
上述では、シリコン酸化膜ＳｉＯ２をマスクにして、マスクした箇所を結晶化して、素子領域とする場合について説明した。マスクは、シリコン酸化膜に代えて、シリコン窒化膜等を用いてもよい。また、マスクに金属を用いた場合には、マスクのある箇所の温度が低くなるため、結晶粒界が形成され、マスクのない箇所を素子領域とすることができる。金属のマスクの場合には、シリコン酸化膜ＳｉＯ２等におけるマスクの反転データを用いることができる。
【００３０】
（第２の実施形態）
図６は、本実施形態に係る半導体素子を例示する模式断面図である。
図６に示すように、半導体素子４０は、ｎ層４１と、ｎ−層４２と、ｎ層４３と、ゲート酸化膜４４と、を備える。ｎ−層４２は、２つのｎ層４１，４３の間に設けられている。ゲート酸化膜４４は、ｎ層４１、ｎ−層４２およびｎ層４３の積層体４５の側面に設けられている。ゲート酸化膜４４は、積層体４５が形成されている側の反対側にゲート電極４６が設けられている。ゲート電極４６の周囲は、たとえばシリコン酸化物等の絶縁物４７が形成されている。
【００３１】
半導体素子４０は、縦型のＭＯＳトランジスタである。たとえば、ｎ層４１は、ＭＯＳトランジスタのソース領域である。ｎ−層４２は、ＭＯＳトランジスタのボディ領域である。ｎ層４３は、ＭＯＳトランジスタのドレイン領域である。
【００３２】
半導体素子４０は、ゲート酸化膜４４を介してゲート電極４６に、ｎ層４１に対して正の電圧を印加した場合には、ｎ−層４２のゲート酸化膜４４側の界面の領域に電流通路であるチャネルが形成される。つまり、ｎ層４１，４３に回路が接続されたときには、ｎ−層４２に流れる電流を制御することができる。
【００３３】
本実施形態の半導体素子４０は、第１の実施形態の半導体薄膜の製造方法によって各層が形成される。たとえば、ガラスや金属等の基板上にｎ層４１になるｎ形アモルファスシリコン薄膜の層を形成し、表面にマスクを形成したのち、レーザアニールを行って、素子形成部分を結晶化する。結晶化された層にｎ層４１が形成される。
【００３４】
ｎ層４１上に、ｎ−層４２およびｎ層４３を形成する。ｎ層４１上に非ドープのシリコンを積層し、マスク形成後レーザアニールを行って結晶化する。その後、リン等をイオン注入し、最上層をｎ形にする。
【００３５】
その後、表面に酸化膜を形成して、不要な部分をエッチング等してゲート酸化膜４４を形成する。
【００３６】
このようにして、形成された半導体素子４０は、素子の形成領域にシリコン酸化膜等のマスクを施してレーザアニールを行うので、結晶粒界は、素子領域外に形成されて素子領域は結晶化が進む。そのため、ｎ−層４２に形成されるチャネル部分等でキャリアの移動度が向上し、しきい値電圧のばらつきを低下させる等素子性能を向上することができる。一方、マスクを用いないでレーザアニールを行った場合には、結晶粒界が形成される場所や粒界の大きさを制御することができない。素子領域内に結晶粒界があるときには、散乱によりキャリアの移動度が低下する。結晶粒径がばらついたときには、半導体素子のしきい値ばらつきが大きくなる。
【００３７】
なお、上述では、半導体素子形成される基板に対して垂直な方向（縦方向）に流れる電流を制御する縦型半導体素子について説明したが、形成基板に平行な方向に流れる電流を制御する横型の半導体素子についても同様に形成することができる。
【００３８】
（第３の実施形態）
図７は、本実施形態に係る半導体装置を例示する模式斜視図である。
図８は、本実施形態に係る半導体装置を例示する模式断面図である。
図９は、本実施形態に係る半導体装置を例示するブロック図である。
【００３９】
図７に示すように、第１実施形態に係る半導体装置は、３次元構造のメモリセルアレイ５１を備える。メモリセルアレイ５１は、たとえば、複数の抵抗変化型メモリセルＭＣを有し、縦方向（Ｚ方向）に延在するビット線を含む。
【００４０】
メモリセルアレイ５１は、Ｘ方向に延在する複数のグローバルビット線６０と、Ｚ方向に延在し、グローバルビット線６０のいずれかに電気的に接続されたローカルビット線７０と、Ｙ方向にそれぞれ延在する複数のワード線８０と、を備える。
【００４１】
この例では、第１方向をＹ方向、第２方向をＺ方向とする。各配線の延在方向は相互に直交するが、厳密な意味での直交に限定されない。たとえば、製造技術等に起因した直交からのズレを許容し、概ね直交する状態であればよい。
【００４２】
複数のグローバルビット線６０は、相互に平行に設けられ、Ｙ方向に並べて配置される。ローカルビット線７０は、選択素子１００を介してグローバルビット線６０に電気的に接続される。そして、１つのグローバルビット線６０には、複数のローカルビット線７０が電気的に接続される。選択素子１００は、第２の実施形態の場合の半導体素子である。
【００４３】
メモリセルアレイ５１は、複数のワード線８０を含む。そして、複数のワード線８０は、Ｙ方向に延在し相互に平行に設けられる。また、ワード線８０は、Ｚ方向に並べて配置される。ローカルビット線７０は、その両側において複数のワード線８０に向き合うように設けられる。
【００４４】
ローカルビット線７０と、ワード線８０と、の間には、記憶層である抵抗変化膜９０が設けられる。抵抗変化膜９０は、たとえば、第１の状態と、第１の状態よりも低抵抗の第２の状態と、の間を可逆的に遷移する抵抗変化材を含む。
【００４５】
抵抗変化材は、たとえば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）およびニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む酸化物を主成分とする。たとえば、抵抗変化材は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５等の材料を含む薄膜である。そして、抵抗変化材は、所定の電流を流すこと、もしくは、所定の電圧を印加することにより、その抵抗値を可逆的に変化させることができる。
【００４６】
抵抗変化材には、イオン型の抵抗変化材も用いることができる。たとえば、抵抗変化材には単結晶もしくは多結晶のＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＨｆＳｉ、ＨｆＯ、ＡｌＯ、または、これらの積層膜などを用いることができる。このとき、抵抗変化材料の電極として、ローカルビット線７０と抵抗変化材料の間、または、ワード線８０と抵抗変化材料の間には、たとえば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、ポリシリコンに上記材料を添加した材料を用いることもできる。
【００４７】
グローバルビット線６０と、ローカルビット線７０と、の間に設けられた選択素子１００は、たとえば、グローバルビット線６０とローカルビット線７０との間の電気的な導通をオンオフ制御する。また、選択素子１００は、メモリセルアレイ５１に流れる電流値を制御して、抵抗変化膜９０に流れる過渡的な電流を抑制し、抵抗変化膜９０が設定目標よりも大きく低抵抗化することを防止する役割をもつこともある。選択素子１００は、薄膜トランジスタであり、Ｚ方向に延在する導電部１０１と、導電部１０１の側面に向かい合うゲート電極１０３と、導電部１０１とゲート電極１０３との間に設けられたゲート絶縁膜１０５と、を有する。すなわち、ここに例示する選択素子１００は、Ｚ方向に電流を流すチャネルを有するトランジスタである。
【００４８】
選択素子１００は、アモルファスシリコン薄膜の上面にマスクを設けられて、結晶粒界をマスクのない部分に形成された素子領域内に形成される。選択素子１００が結晶化されてシリコン薄膜となった素子領域に形成されるので、高い移動度が実現され、しきい値電圧等のばらつきも低減される。したがって、信頼性の高い半導体装置が実現される。
【００４９】
図８は、本実施形態の半導体装置のメモリセルアレイ５１を例示する模式断面図である。図８は、図７に示したメモリセルアレイ５１のＸ−Ｚ面を表している。
【００５０】
図８に表すように、グローバルビット線６０の上には、選択素子１００が設けられる。選択素子１００は、導電部１０１と、その側面に向かい合うゲート電極１０３と、導電部１０１とゲート電極１０３との間に設けられたゲート絶縁膜１０５と、を有する。
【００５１】
導電部１０１は、チャネル部１０７と、その上下に設けられたソースドレイン部１０８および１０９を有する。チャネル部１０７は、ゲート絶縁膜１０５を介してゲート電極１０３に向き合う。ソースドレイン部１０８は、グローバルビット線６０に接続される。一方、ソースドレイン部１０９は、ローカルビット線７０に接続される。
【００５２】
グローバルビット線６０と、ゲート電極１０３と、の間には、絶縁層１１１が設けられる。また、ゲート電極１０３の上には、絶縁層１１３が設けられる。
【００５３】
選択素子１００の上には、ローカルビット線７０と、複数のワード線８０と、が設けられている。複数のワード線８０は、層間絶縁膜８５を介してＺ方向に積層されている。また、ローカルビット線７０とワード線８０との間には、抵抗変化膜９０が設けられている。メモリセルＭＣは、ローカルビット線７０とワード線８０とが向き合う部分に形成される。
【００５４】
図９に示すように、半導体装置５０は、たとえば、制御回路６３と、ロウデコーダ６５と、センスアンプ６７と、インターフェース回路６９と、を含む。制御回路６３は、インターフェース回路６９を介して外部から入手した指示にもとづいて、ロウデコーダ６５およびセンスアンプ６７を介してメモリセルアレイ５１に情報を記録し、また、メモリセルアレイ５１から情報を読み出しを制御する。ロウデコーダ６５は、メモリセルアレイ５１を駆動する。センスアンプ６７はメモリセルＭＣから読み出したデータを判別し、そのデータを一時的に記憶する。
【００５５】
たとえば、制御回路６３は、センスアンプ６７を介して、複数のグローバルビット線６０の１つを選択する。また、制御回路６３は、ロウデコーダ６５を介して、選択したグローバルビット線６０の上に設けられた複数のローカルビット線７０のうちの１つを選択する。具体的には、選択したグローバルビット線６０と、選択対象のローカルビット線７０と、の間に設けられた選択素子１００のゲート電極７３にゲートバイアスを印加し、両者を電気的に導通させる。
【００５６】
制御回路６３は、複数のワード線８０のうちの１つを指定することにより、選択されたローカルビット線７０と、ワード線８０と、の間に設けられた複数のメモリセルＭＣのうちの１つを選択する。
【００５７】
このように、本実施形態の半導体装置では、金属材料からなるグローバルビット線上にも選択素子を形成することができる。選択素子は、マスクによる部分的なレーザアニールを用いて形成された素子領域内に形成されている。そのため、選択素子は、しきい値電圧のばらつきが改善されし、移動度も向上されているので、素子の小型化等に貢献することができる。
【００５８】
実施形態によれば、高品位な半導体薄膜を広範囲に形成することができる半導体薄膜の製造方法を提供し、これを用いた半導体薄膜、半導体素子および半導体装置を提供することができる。  
【００５９】
以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではなく、上記実施形態が唯一のものでもない。
【符号の説明】
【００６０】
Ｓ１〜Ｓ４  ステップ、１０  基板、２０  アモルファスシリコン薄膜、２０ａ  第１面、２２  マスク、３０  シリコン薄膜、３１  第１部分、３２  第２部分、４０  半導体素子、４１，４３  ｎ層、４２  ｎ−層、４４  ゲート酸化膜、４５  積層体、４６  ゲート電極、５０  半導体装置、５１  メモリセルアレイ、６０  グローバルビット線、６３  制御回路、６５  ロウデコーダ、６７  センスアンプ、６９  インターフェース回路、７０  ローカルビット線、８０  ワード線、９０  抵抗変化膜、１００  選択素子、１０１  導通部、１０３  ゲート電極、１０５  ゲート絶縁膜、１０７  チャネル部、１０８，１０９  ソースドレイン部、１１１，１１３  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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