(57)【要約】【課題】簡単な構成で接地ショートの発生箇所を特定可能とする。【解決手段】ＣＰＵ１と複数のスレーブデバイス２〜５を接続する。また、各スレーブデバイス２〜５とＣＰＵ１との間に、遮断ＳＷ６〜９を挿入接続する。そして、前段のスレーブデバイス２〜５の接地ショートの発生の有無に基づいて決定した論理で、各遮断ＳＷ６〜９をオンオフ制御する。これにより、ＣＰＵ１が、１段目の遮断ＳＷ６用のＳＷ制御信号を出力するだけで、接地ショートの発生の有無に基づいて、後段の遮断ＳＷ７〜９がオンオフ制御される。各遮断ＳＷ６〜９のオンオフ状態、及び、正常に通信可能なスレーブデバイス２〜５は、接地ショートの発生箇所に応じて変わる。このため、各遮断ＳＷ６〜９のオンオフ状態、及び、正常に通信可能なスレーブデバイス２〜５を検出することで、接地ショートの発生箇所を特定することができる。【選択図】図１
2018129564.tif 000002
【特許請求の範囲】
【請求項１】
マスタデバイスと複数段分のスレーブデバイスとを接続したバス通信システムの接地ショート箇所検出装置であって、
前記マスタデバイスと各段のスレーブデバイスとの間にそれぞれ設けられた、前記マスタデバイスと各スレーブデバイスとの間の通信をオンオフ制御するための複数のスイッチ部と、
前記各スイッチ部と前記各スレーブデバイスとの間にそれぞれ設けられた、前記各スイッチ部と前記各スレーブデバイスとの間の各通信線の信号レベルを所定レベルに維持する複数のレベル維持部と、
前記各段にそれぞれ設けられた、前記各段の前記スイッチ部をオンオフ制御するためのスイッチ制御信号を生成する複数の生成部と、を有し、
１段目の前記スイッチ部は、前記マスタデバイスから出力するスイッチ制御信号でオンオフ制御し、２段目の前記スイッチ部は、１段目の前記レベル維持部からの信号のレベル、及び、前記マスタデバイスからのスイッチ制御信号のレベルに基づいて前記２段目の前記生成部で生成された前記スイッチ制御信号でオンオフ制御し、３段目以降の前記スイッチ部は、前段の前記生成部により、前段のレベル維持部からの信号のレベル、及び、前々段の前記生成部で生成された前記スイッチ制御信号のレベルに基づいて生成された前記スイッチ制御信号でオンオフ制御し、
前記マスタデバイスは、少なくとも前記各スイッチ部のオンオフ状態に応じて変化する前記各スレーブデバイスとの間の通信状態に基づいて、接地ショートの発生箇所を特定すること
を特徴とする接地ショート箇所検出装置。
【請求項２】
前記マスタデバイスは、前記スレーブデバイスとの間の通信状態が応答無しとなっている前記段のうち、最後段を接地ショートの発生箇所として特定すること
を特徴とする請求項１に記載の接地ショート箇所検出装置。
【請求項３】
前記マスタデバイスは、全ての前記スレーブデバイスとの間の通信状態が応答無しである場合において、前記マスタデバイスと１段目の前記スイッチ部との間を接続する通信線の接地ショート検出を行い、前記通信線の接地ショートを検出した場合は、前記通信線を接地ショートの発生箇所として特定し、前記通信線から接地ショートを検出しない場合は、最後段を接地ショートの発生箇所として特定すること
を特徴とする請求項１又は請求項２に記載の接地ショート箇所検出装置。
【請求項４】
前記レベル維持部は、前記スイッチ部と前記スレーブデバイスとの間の各通信線の信号レベルをハイレベルに維持するためのプルアップ抵抗であり、
前記生成部は、ＡＮＤゲートであり、１段目の前記レベル維持部からの信号のレベル、及び、前記マスタデバイスからのスイッチ制御信号のレベルのうち、少なくとも一方がローレベルであった場合、又は、前段のレベル維持部からの信号のレベル、及び、前々段の前記生成部で生成された前記スイッチ制御信号のレベルのうち、少なくとも一方がローレベルであった場合に、前記スイッチ部をオン制御するためのスイッチ制御信号を生成し、１段目の前記レベル維持部からの信号のレベル、及び、前記マスタデバイスからのスイッチ制御信号のレベルが共にハイレベルであった場合、又は、前段のレベル維持部からの信号のレベル、及び、前々段の前記生成部で生成された前記スイッチ制御信号のレベルが共にハイレベルであった場合に、前記スイッチ部をオフ制御するためのスイッチ制御信号を生成すること
を特徴とする請求項１から請求項３のうち、いずれか一項に記載の接地ショート箇所検出装置。
【請求項５】
マスタデバイスと複数段分のスレーブデバイスとを接続したバス通信システムの接地ショート箇所検出方法であって、
前記マスタデバイスと各段のスレーブデバイスとの間に、前記マスタデバイスと各スレーブデバイスとの間の通信をオンオフ制御するための複数のスイッチ部を設け、
前記各スイッチ部と前記各スレーブデバイスとの間に、前記各スイッチ部と前記各スレーブデバイスとの間の各通信線の信号レベルを所定レベルに維持する複数のレベル維持部を設け、
前記各段の前記スイッチ部をオンオフ制御するためのスイッチ制御信号を生成する複数の生成部を前記各段に設け、
１段目の前記スイッチ部を、前記マスタデバイスから出力するスイッチ制御信号でオンオフ制御し、２段目の前記スイッチ部を、１段目の前記レベル維持部からの信号のレベル、及び、前記マスタデバイスからのスイッチ制御信号のレベルに基づいて前記２段目の前記生成部で生成された前記スイッチ制御信号でオンオフ制御し、３段目以降の前記スイッチ部を、前段の前記生成部により、前段のレベル維持部からの信号のレベル、及び、前々段の前記生成部で生成された前記スイッチ制御信号のレベルに基づいて生成された前記スイッチ制御信号でオンオフ制御し、
前記マスタデバイスは、少なくとも前記各スイッチ部のオンオフ状態に応じて変化する前記各スレーブデバイスとの間の通信状態に基づいて、接地ショートの発生箇所を特定すること
を特徴とする接地ショート箇所検出方法。
【請求項６】
マスタデバイスと複数段分のスレーブデバイスとが接続され、
前記マスタデバイスと各段のスレーブデバイスとの間にそれぞれ設けられた、前記マスタデバイスと各スレーブデバイスとの間の通信をオンオフ制御するための複数のスイッチ部と、
前記各スイッチ部と前記各スレーブデバイスとの間にそれぞれ設けられた、前記各スイッチ部と前記各スレーブデバイスとの間の各通信線の信号レベルを所定レベルに維持する複数のレベル維持部と、
前記各段にそれぞれ設けられた、前記各段の前記スイッチ部をオンオフ制御するためのスイッチ制御信号を生成する複数の生成部と、を有するバス通信システムにおける接地ショート箇所検出プログラムであって、
コンピュータを、
１段目の前記スイッチ部は、前記マスタデバイスから出力するスイッチ制御信号でオンオフ制御し、２段目の前記スイッチ部は、１段目の前記レベル維持部からの信号のレベル、及び、前記マスタデバイスからのスイッチ制御信号のレベルに基づいて前記２段目の前記生成部で生成された前記スイッチ制御信号でオンオフ制御し、３段目以降の前記スイッチ部は、前段の前記生成部により、前段のレベル維持部からの信号のレベル、及び、前々段の前記生成部で生成された前記スイッチ制御信号のレベルに基づいて生成された前記スイッチ制御信号でオンオフ制御するスイッチ制御部と、
少なくとも前記各スイッチ部のオンオフ状態に応じて変化する前記各スレーブデバイスとの間の通信状態に基づいて、接地ショートの発生箇所を特定する判定部として機能させること
を特徴とする接地ショート箇所検出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接地ショート箇所検出装置、接地ショート箇所検出方法及び接地ショート箇所検出プログラムに関する。
【背景技術】
【０００２】
今日において、マスタデバイスに対して複数のスレーブデバイスを接続したマルチスレーブ構成のバス通信システムが知られている。このようなマルチスレーブ構成のバス通信システムにおいて、信号線の電圧レベルがグランドレベルとなる、いわゆる接地ショートの故障が発生することがある。この接地ショートの故障は、オープン故障に比べて故障箇所の特定が困難となる。
【０００３】
特許文献１（特開２００７−２３５８７０号公報）に、接地ショートの故障個所を特定可能としたバス通信システムが開示されている。このバス通信システムの場合、デイジーチェーン接続したマスタデバイスと各スレーブデバイスとの間に、それぞれ遮断スイッチを設ける。そして、マスタデバイスと全てのスレーブデバイスとの間を、遮断スイッチで遮断した状態としたうえで、マスタデバイス及び各スレーブデバイスを順に接続して正常な通信の可否を確認することで、接地ショートの発生箇所を特定する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示されているバス通信システムの場合、マスタデバイスからの制御信号で各遮断スイッチをオンオフ制御する必要がある。これを実現するには、マスタデバイスに、各スレーブデバイス用のＣＰＵ（Central  Processing  Unit）を設ける。そして、各ＣＰＵで、各遮断スイッチをオンオフ制御して、各スレーブデバイスとの間の正常な通信の可否を確認する。この場合、スレーブデバイス毎にＣＰＵが必要となる問題がある。
【０００５】
また、一つのＣＰＵで各遮断スイッチをオンオフ制御する場合、各遮断スイッチに制御信号を供給するための、多くのピンを制御基板等に設ける必要がある。この場合、例えば回路設計、設置面積及び設置場所等のＣＰＵの周囲の構成に多くの制約を与える問題がある。
【０００６】
本発明は、上述の課題に鑑みてなされたものであり、マルチスレーブ構成のバス通信システムの接地ショートの発生箇所を、簡単な構成で検出可能とした接地ショート箇所検出装置、接地ショート箇所検出方法及び接地ショート箇所検出プログラムの提供を目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、マスタデバイスと複数段分のスレーブデバイスとを接続したバス通信システムの接地ショート箇所検出装置であって、マスタデバイスと各段のスレーブデバイスとの間にそれぞれ設けられた、マスタデバイスと各スレーブデバイスとの間の通信をオンオフ制御するための複数のスイッチ部と、各スイッチ部と各スレーブデバイスとの間にそれぞれ設けられた、各スイッチ部と各スレーブデバイスとの間の各通信線の信号レベルを所定レベルに維持する複数のレベル維持部と、各段にそれぞれ設けられた、各段のスイッチ部をオンオフ制御するためのスイッチ制御信号を生成する複数の生成部と、を有し、１段目のスイッチ部は、マスタデバイスから出力するスイッチ制御信号でオンオフ制御し、２段目のスイッチ部は、１段目のレベル維持部からの信号のレベル、及び、マスタデバイスからのスイッチ制御信号のレベルに基づいて２段目の生成部で生成されたスイッチ制御信号でオンオフ制御し、３段目以降のスイッチ部は、前段の生成部により、前段のレベル維持部からの信号のレベル、及び、前々段の生成部で生成されたスイッチ制御信号のレベルに基づいて生成されたスイッチ制御信号でオンオフ制御し、マスタデバイスは、少なくとも各スイッチ部のオンオフ状態に応じて変化する各スレーブデバイスとの間の通信状態に基づいて、接地ショートの発生箇所を特定することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、マルチスレーブ構成のバス通信システムの接地ショートの発生箇所を、簡単な構成で検出できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態のバス通信システムのブロック図である。
【図２】図２は、参考例となるバス通信システムのブロック図である。
【図３】図３は、実施の形態のバス通信システムにおける、接地ショート箇所の検出動作を説明するための図である。
【図４】図４は、実施の形態のバス通信システムにおける、他の接地ショート箇所の検出動作を説明するための図である。
【図５】図５は、実施の形態のバス通信システムにおける、接地ショート箇所の判別動作を説明するための図である。
【図６】図６は、実施の形態のバス通信システムのＣＰＵが接地ショート箇所検出プログラムを実行することで実現される各機能の機能ブロック図である。
【図７】図７は、実施の形態のバス通信システムにおける、接地ショート箇所の判別動作の流れを示すフローチャートである。
【発明を実施するための形態】
【００１０】
（実施の形態のバス通信システムの構成）
図１に、実施の形態のバス通信システムのブロック図を示す。この図１に示すようにバス通信システムは、マスタデバイスの一例となるＣＰＵ１と、ＣＰＵ１に並列接続された複数のスレーブデバイス２〜５とを有している。なお、この図１は、一例として第１〜第４の計４つのスレーブデバイス２〜５をＣＰＵ１に接続した例である。ＣＰＵ１に接続するストレージサービスの数は、任意の数でよい。また、ＣＰＵ１に対して各スレーブデバイス２〜５を直列接続してもよい。
【００１１】
また、実施の形態のバス通信システムは、ＣＰＵ１と各スレーブデバイス２〜５との間に挿入接続された第１〜第４の遮断スイッチ（第１〜第４の遮断ＳＷ：スイッチ部の一例）６〜９を有している。また、実施の形態のバス通信システムは、第１の遮断ＳＷ６に供給されたスイッチ制御信号（ＳＷ制御信号）を、後段の第２〜第４の遮断ＳＷ７〜９に転送するためのＡＮＤゲート１０〜１２（生成部の一例）を有している。また、実施の形態のバス通信システムは、各ＡＮＤゲート１０〜１２の出力制御を行うためのプルアップ抵抗１３〜１６（レベル維持部の一例）を有している。
【００１２】
また、実施の形態のバス通信システムは、メモリ１７及びＲＡＭ１８を有している。メモリ１７には、接地ショート箇所を検出するための故障検出プログラム（接地ショート箇所検出プログラムの一例）が記憶されている。後述するように、ＣＰＵ１は、故障検出プログラムの各機能をＲＡＭ１８に展開して実行することで、接地ショート箇所の検出を行う。
【００１３】
（各部の詳細な接続関係）
このような各部の接続関係を詳細に説明する。ＳＷ制御信号が出力されるＣＰＵ１の第１の出力端子１ａは、第１の遮断ＳＷ６の第１の入力端子６ａ、及び、第１のＡＮＤゲート１０の一方の入力端子１０ａに接続されている。また、通信信号が出力されるＣＰＵ１の第２の出力端子１ｂは、第１の通信線３１を介して第１〜第４の遮断ＳＷ６〜９の第２の入力端子６ｂ，７ｂ，８ｂ，９ｂにそれぞれ接続されている。また、第１の通信線３１は、ＣＰＵ１の入力端子１ｃに接続されている。ＣＰＵ１は、第１の通信線３１を介して出力した通信信号を、入力端子１ｃを介して取得することで、現在、出力している通信信号の状態等を監視する。
【００１４】
第１の遮断ＳＷ６の出力端子６ｃは、第２の通信線３２を介して第１のスレーブデバイスに接続されている。第２の通信線３２には、定電圧源Ｖｃｃに一端が接続された上述のプルアップ抵抗１３の他端が接続されている。また、プルアップ抵抗１３の他端と第２の通信線３２との接続点１９は、第１のＡＮＤゲート１０の他方の入力端子１０ｂに接続されている。
【００１５】
第１のＡＮＤゲート１０の出力端子１０ｃは、第２の遮断ＳＷ７の第１の入力端子７ａ及び第２のＡＮＤゲート１１ａの一方の入力端子１１ａに接続されている。第２の遮断ＳＷ７は、第３の通信線３３を介して第２のスレーブデバイス３と接続されている。第３の通信線３３には、定電圧源Ｖｃｃに一端が接続された上述のプルアップ抵抗１４の他端が接続されている。また、プルアップ抵抗１４の他端と第３の通信線３３との接続点２０は、第２のＡＮＤゲート１１の他方の入力端子１１ｂに接続されている。
【００１６】
第２のＡＮＤゲート１１の出力端子１１ｃは、第３の遮断ＳＷ８の第１の入力端子８ａ及び第３のＡＮＤゲート１２ａの一方の入力端子１２ａに接続されている。第３の遮断ＳＷ８は、第４の通信線３４を介して第３のスレーブデバイス４と接続されている。第４の通信線３４には、定電圧源Ｖｃｃに一端が接続された上述のプルアップ抵抗１５の他端が接続されている。また、プルアップ抵抗１５の他端と第４の通信線３４との接続点２１は、第３のＡＮＤゲート１２の他方の入力端子１２ｂに接続されている。
【００１７】
第３のＡＮＤゲート１２の出力端子１２ｃは、第４の遮断ＳＷ９の第１の入力端子９ａに接続されている。第４の遮断ＳＷ９は、第５の通信線３５を介して第４のスレーブデバイス５と接続されている。第５の通信線３５には、定電圧源Ｖｃｃに一端が接続された上述のプルアップ抵抗１６の他端が接続されている。
【００１８】
（参考例のバス通信システム）
ここで、マルチスレーブ構成において、複数のデバイスで共有している信号線にオープン故障が発生した場合、正常に通信できるデバイスと正常に通信できないデバイスを明らかにすることで、容易に故障箇所を特定できる。しかし、複数のデバイスで共有している信号線にショート故障が発生した場合、故障箇所に関わらず全デバイスとの間の正常な通信を行うことが困難となるため、故障箇所を特定することは困難となる。
【００１９】
図２に、信号線のショート故障を検出可能な参考例となるバス通信システムを示す。この参考例となるバス通信システムは、ＣＰＵ２０１と第１のスレーブデバイス２０２〜第４のスレーブデバイス２０５を並列接続して構成されている。また、参考例となるバス通信システムは、ＣＰＵ２０１と第１のスレーブデバイス２０２〜第４のスレーブデバイス２０５との間に、第１の遮断ＳＷ２０６〜第４の遮断ＳＷ２０９を、それぞれ挿入接続して構成されている。
【００２０】
ＣＰＵ２０１は、ＣＰＵ２０１と各スレーブデバイス２０２〜２０５とを接続する通信線がショート故障していることを検知した場合、各遮断ＳＷ２０６〜２０９を、一つずつ順にオフ制御（オフ制御する遮断ＳＷ以外はオン制御）し、その都度ショート故障が解消されたか否かを確認する。
【００２１】
ＣＰＵ２０１は、例えば第２の遮断ＳＷ２０７をオフ制御（第１の遮断ＳＷ２０６、第３の遮断ＳＷ２０８、第４の遮断ＳＷ２０９はオン制御）した際に、ショート故障が解消された場合、第２の遮断ＳＷ２０７と第２のスレーブデバイス２０３とを接続する通信線、又は、第２のスレーブデバイス２０３を、ショート故障箇所として特定する。また、ＣＰＵ２０１は、第１の遮断ＳＷ２０６〜第４の遮断ＳＷ２０９を全てオフ制御してもショート故障が解消されない場合、ＣＰＵ２０１と第１の遮断ＳＷ２０６とを接続する通信線を、ショート故障箇所として特定する。
【００２２】
しかし、このような参考例のショート故障箇所検出手法の場合、スレーブデバイスの数（＝遮断スイッチの数）だけスイッチ制御信号が必要となる。これにより、ＣＰＵ２０１が設けられるマスタデバイスとして、ポート数の多いマスタデバイス又は複数のマスタデバイスが必要となり、システムの構築コストが高くなる。また、ポート数の多いマスタデバイスを必要とするため、余剰ポートが少ないマスタデバイスでは、遮断ＳＷを追加してシステムを構築することが困難となる。
【００２３】
（実施の形態のショート故障箇所検出動作）
次に、実施の形態のバス通信システムにおけるショート故障箇所検出動作を説明する。
【００２４】
（通常通信時の動作）
まず、バス通信システムにショート故障が発生していない場合における、通常通信時のシステム動作を説明する。通常通信を行う場合、ＣＰＵ１は、図１に示すようにローレベル（Ｌ）のＳＷ制御信号を出力する。このローレベルのＳＷ制御信号は、第１の遮断ＳＷ６及び第１のＡＮＤゲート１０に供給される。
【００２５】
ＡＮＤゲートは、論理上、いずれかの入力がローレベルの場合、出力はローレベルとなる。このため、第１のＡＮＤゲート１０からのローレベルの出力が、第２の遮断ＳＷ７及び第２のＡＮＤゲート１１に供給される。また、第１のＡＮＤゲート１０から第２のＡＮＤゲート１１にローレベルの出力が供給されることで、第２のＡＮＤゲート１１の出力もローレベルとなる。また、第２のＡＮＤゲート１１からのローレベルの出力は、第３の遮断ＳＷ８及び第３のＡＮＤゲート１２に供給される。これにより、第３のＡＮＤゲート１２の出力もローレベルとなる。第３のＡＮＤゲート１２からのローレベルの出力は、第４の遮断ＳＷ９に供給される。
【００２６】
このように、通常通信時においては、ＣＰＵ１は、第１の遮断ＳＷ６にローレベルのＳＷ制御信号を供給しただけで、各ＡＮＤゲート１０〜１２の出力が全てローレベルとなり、第２〜第４の遮断ＳＷ７〜９にそれぞれ供給される。すなわち、ＣＰＵ１からＳＷ制御信号を出力する信号線は１本であるにも関わらず、ＣＰＵ１に接続されている全ての遮断ＳＷ６〜９に、ローレベルの信号を供給することができる。
【００２７】
各遮断ＳＷ６〜９は、全てＰＭＯＳ（Positive  Channel  Metal  Oxide  Semiconductor）と同じ論理となっている。このため、ローレベルが供給された各遮断ＳＷ６〜９は、全てオン状態となり、通常の通信を行うことができる。
【００２８】
（２段目に発生しているショート故障の検出動作）
次に、図３は、２段目に相当する第２のスレーブデバイス３と第２の遮断ＳＷ７とを接続する第３の通信線３３に発生したショート故障の検出例を示している。ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知した場合、１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給する。ハイレベルのＳＷ制御信号が供給された場合、第１の遮断ＳＷ６はオフ状態となり、ＣＰＵ１と第１のスレーブデバイス２との間の通信が遮断される。
【００２９】
ここで、ＣＰＵ１と第１のスレーブデバイス２との間の通信が遮断された場合でも、プルアップ抵抗１３が機能することで、第１のＡＮＤゲート１０の他方の入力端子１０ｂの論理レベルをハイレベルに維持する。このため、２つのハイレベルの入力により、第１のＡＮＤゲート１０は、ハイレベルの出力となる。このハイレベルの出力は、２段目に相当する第２の遮断ＳＷ７及び第２のＡＮＤゲート１１に供給される。
【００３０】
第２の遮断ＳＷ７は、ハイレベルの出力が供給されるとオフ状態となる。第２の遮断ＳＷ７がオフ状態となることで、上述のようにプルアップ抵抗１４が機能し、第２のＡＮＤゲート１１の他方の入力端子１１ｂの論理レベルをハイレベルに維持するはずである。
【００３１】
しかし、図３の例の場合、第２のスレーブデバイス３と第２の遮断ＳＷ７とを接続する第３の通信線３３に接地ショートの故障が発生している。このため、第２のＡＮＤゲート１１の他方の入力端子１１ｂの論理レベルは、プルアップ抵抗１４が設けられていてもハイレベルには維持されずローレベルとなる（定電圧源Ｖｃｃが接地されてローレベルとなる）。そして、第２のＡＮＤゲート１１にローレベルの信号が供給されると、第３の遮断ＳＷ８及び第４の遮断ＳＷ９にも、それぞれローレベルの信号が供給されてオフ状態となる。
【００３２】
すなわち、ＣＰＵ１からハイレベルのＳＷ制御信号を出力すると、ショート故障が発生していない段の遮断ＳＷはオフ状態となり、ＡＮＤゲートはハイレベルの信号を出力する。しかし、ショート故障が発生していない段を境にして、遮断ＳＷはオン状態となり、ＡＮＤゲートはローレベルの信号を出力するようになる。このため、ＣＰＵ１は、ハイレベルのＳＷ制御信号を出力した後に、全てのスレーブデバイス２〜５と通信を行い、応答が無いスレーブデバイスを判別する。そして、ＣＰＵ１は、応答が無いスレーブデバイスを備える段のうち、最後段をショート故障の発生箇所として検出する。
【００３３】
すなわち、図３の例の場合、ＣＰＵ１が通信を行うと、第１及び第２のスレーブデバイス２，３からは応答無し、第３及び第４のスレーブデバイス４．５からは応答ありとなる。このため、ＣＰＵ１は、応答無しの第１及び第２のスレーブデバイス２，３のうち、最後段（電気的に後から信号が供給される方）となる第２のスレーブデバイス３に対応する第３の通信線３３又は第２のスレーブデバイス３を、接地ショートの故障箇所として検出する。
【００３４】
（４段目（最後段）に発生しているショート故障の検出動作）
次に、図４は、最後段となる４段目に相当する第４のスレーブデバイス５と第４の遮断ＳＷ９とを接続する第５の通信線３５に発生したショート故障の検出例を示している。ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知した場合、上述と同様に１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給する。この図４に示す例の場合、４段目の第５の通信線３５に接地ショートの故障が発生している。このため、ＳＷ制御信号をハイレベルとすると、第１〜第３のＡＮＤゲート１０〜１３の出力が全てハイレベルとなり、第１〜第４の遮断ＳＷ６〜９も全てオフ状態となる。
【００３５】
ここで、最後段に相当する４段目の第５の通信線３５に接地ショートの故障が発生した場合を例に説明を進めているが、第２の通信線３２〜第５の通信線３５は全て正常な場合において、ＣＰＵ１と第１の遮断ＳＷ６を接続する第１の通信線３１に接地ショートの故障が発生した場合も、全ての遮断ＳＷ６〜９にハイレベルの信号が供給されるため、全ての遮断ＳＷ６〜９が全てオフ状態となる。
【００３６】
すなわち、「第１の通信線３１に接地ショートの故障が発生した場合」、及び、「第５の通信線３５に接地ショートの故障が発生した場合」の、いずれの場合も、全ての遮断ＳＷ６〜９がオフ状態となる。このため、いずれの場合も、ＣＰＵ１が各スレーブデバイス２〜５と通信を行っても、各スレーブデバイス２〜５からは応答無しとなる。
【００３７】
第５の通信線３５に接地ショートの故障が発生している場合、第４の遮断スイッチ９がオフ状態となると、故障箇所が電気的に切り離されるため、接地ショートが解消される。これに対して、第１の通信線３１に接地ショートの故障が発生している場合、全ての遮断スイッチ６〜９がオフ状態となっても、電気回路のループ内に、依然、接地ショートの故障箇所が残っているため、接地ショートの故障は解消されないままとなる。
【００３８】
このため、ＣＰＵ１は、ハイレベルのＳＷ制御信号を出力した後に、各スレーブデバイス２〜５と通信を行うことで、全てのスレーブデバイス２〜５から応答無しであった場合、通信線監視信号に基づいて、第１の通信線３１に接地ショートの故障が発生しているか否かを、再度、確認する（再度の故障確認（再チェック））。
【００３９】
通信線監視信号により、第１の通信線３１に接地ショートの故障が検出された場合、ＣＰＵ１は、第１の通信線３１を、接地ショートの故障箇所として特定する。これに対して、通信線監視信号により、第１の通信線３１に接地ショートの故障が検出されないということは、接地ショートの故障は、第５の通信線３５側に発生していることを意味する。このため、ＣＰＵ１は、ハイレベルのＳＷ制御信号を出力した後に、各スレーブデバイス２〜５と通信を行うことで、全てのスレーブデバイス２〜５から応答無しであった場合において、上述の再度の故障確認（再チェック）により、第１の通信線３１に接地ショートの故障が発生していないと判別した場合、この例において最後段となる第５の通信線３５を、接地ショートの故障箇所として検出する（消去法的に故障箇所を特定する）。
【００４０】
（変形例）
この図４の例の場合、ＣＰＵ１は、第１の通信線３１から通信線監視信号を取得することとした。しかし、第５の通信線３５から通信線監視信号をＣＰＵ１にフィードバックする構成としてもよい。この場合、ハイレベルのＳＷ制御信号を出力した後に、各スレーブデバイス２〜５と通信を行うことで、全てのスレーブデバイス２〜５から応答無しであった場合において、第５の通信線３５からの通信線監視信号に基づいて、第５の通信線３５に接地ショートの故障が検出された場合、ＣＰＵ１は、第５の通信線３５を、接地ショートの故障箇所として特定する。これに対して、第５の通信線３５からの通信線監視信号により、第５の通信線３５に接地ショートの故障が検出されない場合、ＣＰＵ１は、第５の通信線３５を、接地ショートの故障箇所として特定する。
【００４１】
（接地ショートの故障箇所検出例）
図５は、ＣＰＵ１における、接地ショートの故障箇所の検出例をまとめた図である。この図５に示すように、ＣＰＵ１は、上述の第１の通信線３１の再チェックを行うことで、第１の通信線３１に接地ショートの故障を検出した場合、必然的に各スレーブデバイス２〜５とは通信を行うことが困難となる。このため、この場合、ＣＰＵ１は、第１の通信線３１を、接地ショートの故障箇所として検出する。
【００４２】
また、ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知し、１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給することで、接地ショートが解消された場合、各スレーブデバイス２〜５とそれぞれ通信を行う。そして、ＣＰＵ１は、第１のスレーブデバイス２から通信に対する応答が無く、第２〜第４のスレーブデバイス３〜５から応答があった場合、応答が無いスレーブデバイスが設けられている段のうち、最後段に相当する第２の通信線３２又は第１のスレーブデバイス２を、接地ショートの故障箇所として検出する。
【００４３】
同様に、ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知し、１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給することで、接地ショートが解消された場合、各スレーブデバイス２〜５とそれぞれ通信を行う。そして、ＣＰＵ１は、第１及び第２のスレーブデバイス２，３から通信に対する応答が無く、第３及び第４のスレーブデバイス４，５から応答があった場合、応答が無いスレーブデバイスが設けられている段のうち、最後段に相当する第３の通信線３３又は第２のスレーブデバイス３を、接地ショートの故障箇所として検出する。
【００４４】
同様に、ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知し、１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給することで、接地ショートが解消された場合、各スレーブデバイス２〜５とそれぞれ通信を行う。そして、ＣＰＵ１は、第１〜第３のスレーブデバイス２〜４から通信に対する応答が無く、第４のスレーブデバイス５から応答があった場合、応答が無いスレーブデバイスが設けられている段のうち、最後段に相当する第４の通信線３４又は第３のスレーブデバイス４を、接地ショートの故障箇所として検出する。
【００４５】
また、ＣＰＵ１は、通信異常を検知し、さらに通信線監視信号に基づいて接地ショートの発生を検知し、１段目となる第１の遮断ＳＷ６に対してハイレベルのＳＷ制御信号を供給することで、接地ショートが解消された場合、各スレーブデバイス２〜５とそれぞれ通信を行う。そして、ＣＰＵ１は、全てのスレーブデバイス２〜５から通信に対する応答が無い場合、応答が無いスレーブデバイスが設けられている段のうち、最後段に相当する第５の通信線３５又は第４のスレーブデバイス５を、接地ショートの故障箇所として検出する。
【００４６】
（故障検出プログラムによる接地ショート箇所の検出動作）
ＣＰＵ１は、図１に示すメモリ１７に記憶されている故障検出プログラムに基づいて動作することで、このような接地ショート箇所の検出動作を行う。具体的には、ＣＰＵ１は、故障検出プログラム読み込むことで、故障検出プログラムにプログラミングされている各機能をＲＡＭ１８に展開する。そして、ＣＰＵ１は、ＲＡＭ１８の各機能を実行することで、上述の接地ショート箇所の検出を行う。
【００４７】
図６に、ＣＰＵ１が故障検出プログラムを実行することで実現される各機能の機能ブロック図を示す。この図６に示すように、ＣＰＵ１は、故障検出プログラムを実行することで、ＳＷ制御部５１、通信制御部５２、異常検出部５３及び判定部５４として機能する。なお、ＳＷ制御部５１〜判定部５４は、故障検出プログラムにより、ソフトウェア的に実現されることとしたが、一部又は全部を、ＩＣ（Integrated  Circuit）等のハードウェアで実現してもよい。
【００４８】
また、故障検出プログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）などのコンピュータ装置で読み取り可能な記録媒体に記録して提供してもよい。また、ＣＤ−Ｒ、ＤＶＤ（Digital  Versatile  Disk）、ブルーレイ（登録商標）ディスク、半導体メモリ等のコンピュータ装置で読み取り可能な記録媒体に記録して提供してもよい。また、故障検出プログラムは、インターネット等のネットワーク経由でインストールするかたちで提供してもよい。また、故障検出プログラムは、機器内のＲＯＭ等に予め組み込んで提供してもよい。
【００４９】
図７は、故障検出プログラムに基づく接地ショート箇所の検出動作の流れを示すフローチャートである。まず、ステップＳ１では、ＳＷ制御部５１が、ローレベルのＳＷ制御信号を出力する。そして、ステップＳ２において、通信制御部５２が各スレーブデバイス２〜５との間で通信を行う。通信経路が正常であれば、ローレベルのＳＷ制御信号により、各遮断ＳＷ６〜９がオン動作し、各スレーブデバイス２〜５との間で正常な通信が行えるはずである。異常検出部５３は、ステップＳ３において、各スレーブデバイス２〜５との間で正常な通信が行えているか否かを判別する。
【００５０】
異常検出部５３により、各スレーブデバイス２〜５との間の通信異常が検出された場合（ステップＳ３：Ｙｅｓ）、ステップＳ４において、通信制御部５２が、第１の通信線３１に対してハイレベルの信号を出力する。そして、ステップＳ５において、異常検出部５３が、通信線監視信号として帰還される信号がハイレベルであるか否かを判別することで、第１の通信線３１に異常が発生しているか否かを判別する。第１の通信線３１に対して、正常にハイレベルの信号が流れているにも関わらず、通信異常が検出されている場合（ステップＳ５：Ｙｅｓ）、オープン故障の疑いがある。このため、異常検出部５３は、例えばモニタ装置に別手法による故障箇所の検出を促すメッセージを表示する等の所定の報知動作を行い、図７のフローチャートの処理を終了する。
【００５１】
一方、通信異常が検出されているうえ、第１の通信線３１にハイレベルの信号を流したにも関わらず、ローレベルの通信線監視信号が検出されることで、第１の通信線３１の異常を検出した場合（ステップＳ５：Ｎｏ）、ＳＷ制御部５１は、ステップＳ６において、ハイレベルのＳＷ制御信号を出力する。そして、異常検出部５３が、ステップＳ７において、通信線監視信号が正常（ハイレベル）であるか否かを判別する。異常検出部５３により、ローレベルの通信線監視信号が検出された場合（ステップＳ７：Ｎｏ）、判定部５４は、ステップＳ１６において、接地ショート箇所の発生箇所は、第１の通信線３１と判定し、図７のフローチャートの処理を終了する。
【００５２】
これに対して、通信線監視信号が正常（ハイレベル）であると判別された場合（ステップＳ７：Ｙｅｓ）、ステップＳ８において、通信制御部５２が、第２のスレーブデバイス３に対して応答要求を行う。そして、ステップＳ９において、通信制御部５２が、第２のスレーブデバイス３からの応答の有無を判別する。通信制御部５２により、第２のスレーブデバイス３からの応答が検出されたということは（ステップＳ９：Ｙｅｓ）、１段目に異常が存在することを意味している。このため、判定部５４は、ステップＳ１７において、故障箇所は、１段目に相当する第２の通信線３２又は第１のスレーブデバイス２であると判定し、図７のフローチャートの処理を終了する。
【００５３】
次に、第２のスレーブデバイス３に対して応答要求を行った結果、第２のスレーブデバイス３から応答が無かった場合（ステップＳ９：Ｎｏ）、ステップＳ１０において、通信制御部５２が、第３のスレーブデバイス４に対して応答要求を行う。そして、ステップＳ１１において、通信制御部５２が、第３のスレーブデバイス４からの応答の有無を判別する。通信制御部５２により、第３のスレーブデバイス４からの応答が検出されたということは（ステップＳ１１：Ｙｅｓ）、２段目に異常が存在することを意味している。このため、判定部５４は、ステップＳ１８において、故障箇所は、２段目に相当する第３の通信線３３又は第２のスレーブデバイス３であると判定し、図７のフローチャートの処理を終了する。
【００５４】
次に、第３のスレーブデバイス４に対して応答要求を行った結果、第３のスレーブデバイス４から応答が無かった場合（ステップＳ１１：Ｎｏ）、ステップＳ１２において、通信制御部５２が、第４のスレーブデバイス５に対して応答要求を行う。そして、ステップＳ１３において、通信制御部５２が、第４のスレーブデバイス５からの応答の有無を判別する。通信制御部５２により、第４のスレーブデバイス５からの応答が検出されたということは（ステップＳ１３：Ｙｅｓ）、３段目に異常が存在することを意味している。このため、判定部５４は、ステップＳ１９において、故障箇所は、３段目に相当する第４の通信線３４又は第３のスレーブデバイス４であると判定し、図７のフローチャートの処理を終了する。
【００５５】
これに対して、通信制御部５２により、第４のスレーブデバイス５からの応答が検出されない場合（ステップＳ１３：Ｎｏ）、この例の最終段となる４段目に異常が存在することを意味している。このため、判定部５４は、ステップＳ１４において、故障箇所は、４段目に相当する第５の通信線３５又は第４のスレーブデバイス５であると判定し、図７のフローチャートの処理を終了する。
【００５６】
（実施の形態の効果）
以上の説明から明らかなように、実施の形態のバス通信システムは、ＣＰＵ１と各スレーブデバイス２〜５を接続する。また、各スレーブデバイス２〜５とＣＰＵ１との間に、遮断ＳＷ６〜９を挿入接続する。そして、前段のスレーブデバイス２〜５の接地ショートの発生の有無に基づいて決定した論理で、各遮断ＳＷ６〜９をオンオフ制御する。これにより、ＣＰＵ１が、１段目の遮断ＳＷ６用のＳＷ制御信号を出力するだけで、接地ショートの発生の有無に基づいて、後段の遮断ＳＷ７〜９がオンオフ制御される。各遮断ＳＷ６〜９のオンオフ状態、及び、正常に通信可能なスレーブデバイス２〜５は、接地ショートの発生箇所に応じて変わる。このため、各遮断ＳＷ６〜９のオンオフ状態、及び、正常に通信可能なスレーブデバイス２〜５を検出することで、接地ショートの発生箇所を特定することができる。
【００５７】
また、１つのＣＰＵ１、及び、１本のＳＷ制御信号用の通信線で、全段の遮断ＳＷ６〜９をオンオフ制御して、接地ショートの発生箇所を特定することができる。このため、簡単な構成で実現できる。また、例えば回路設計、設置面積及び設置場所等のＣＰＵの周囲の構成に制約を与える不都合を防止できる。
【００５８】
最後に、上述の実施の形態は、一例として提示したものであり、本発明の範囲を限定することは意図していない。この新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことも可能である。また、実施の形態及び実施の形態の変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１  ＣＰＵ
２  第１のスレーブデバイス
３  第２のスレーブデバイス
４  第３のスレーブデバイス
５  第４のスレーブデバイス
６  第１の遮断ＳＷ
７  第２の遮断ＳＷ
８  第３の遮断ＳＷ
９  第４の遮断ＳＷ
１０  第１のＡＮＤゲート
１１  第２のＡＮＤゲート
１２  第３のＡＮＤゲート
１３  プルアップ抵抗
１４  プルアップ抵抗
１５  プルアップ抵抗
１６  プルアップ抵抗
１７  メモリ
１８  ＲＡＭ
３１  第１の通信線
３２  第２の通信線
３３  第３の通信線
３４  第４の通信線
３５  第５の通信線
５１  ＳＷ制御部
５２  通信制御部
５３  異常検出部
５４  判定部
【先行技術文献】
【特許文献】
【００６０】
【特許文献１】特開２００７−２３５８７０号公報
【図１】
2018129564.tif 000003
【図２】
2018129564.tif 000004
【図３】
2018129564.tif 000005
【図４】
2018129564.tif 000006
【図５】
2018129564.tif 000007
【図６】
2018129564.tif 000008
【図７】
2018129564.tif 000009