(57)【要約】【課題】不揮発性メモリ素子の特性の劣化を防ぐことが可能な半導体装置および半導体装置の製造方法を提供する。【解決手段】本開示の一実施形態の半導体装置は、能動素子が形成されている第１の基板と、第１の基板と積層されると共に、第１の基板と電気的に接続されている第２の基板とを備えたものであり、第２の基板には、第１の面にロジック回路を構成する第１のトランジスタが形成され、第１の面とは反対側の第２の面に不揮発性メモリ素子が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
能動素子が形成されている第１の基板と、
前記第１の基板と積層されると共に、前記第１の基板と電気的に接続されている第２の基板とを備え、
前記第２の基板には、第１の面にロジック回路を構成する第１のトランジスタが形成され、前記第１の面とは反対側の第２の面に不揮発性メモリ素子が形成されている
半導体装置。
【請求項２】
前記第１のトランジスタは、前記第２の基板の前記第１の基板との対向面に設けられ、前記不揮発性メモリ素子は、前記第１の基板との対向面との反対側に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第１の基板と前記第２の基板との間に、前記第１のトランジスタの駆動電圧よりも高い駆動電圧で駆動する第２のトランジスタが形成された第３の基板を有する、請求項１に記載の半導体装置。
【請求項４】
前記第３の基板には、前記第２のトランジスタを含むアナログ回路が形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２の基板は、前記第２の面に取り出し電極が設けられている、請求項１に記載の半導体装置。
【請求項６】
前記不揮発性メモリ素子は、磁気トンネル接合素子である、請求項１に記載の半導体装置。
【請求項７】
前記能動素子は、撮像素子である、請求項１に記載の半導体装置。
【請求項８】
前記能動素子は、通信機能を有する回路である、請求項１に記載の半導体装置。
【請求項９】
前記第１の基板は、前記第２の基板と対向する第３の面に前記通信機能を有する回路を有し、前記第３の面とは反対側の第４の面にアンテナが設けられている、請求項８の半導体装置。
【請求項１０】
前記通信機能を有する回路と前記アンテナとの間にシールド構造を有する、請求項９に記載の半導体装置。
【請求項１１】
前記第１の基板はコア基板を有し、前記コア基板は化合物半導体基板である、請求項１に記載の半導体装置。
【請求項１２】
第１の基板に能動素子を形成し、
第２の基板の第１の面にロジック回路を構成するトランジスタを形成し、
前記第１の基板と前記第２の基板とを電気的に接続し、
前記第２の基板の前記第１の面とは反対側の第２の面に不揮発性メモリ素子を形成する
半導体装置の製造方法。
【請求項１３】
前記能動素子を有する前記第１の基板と、前記トランジスタが設けられた前記第２の基板とを、前記第２の基板の前記第１の面を対向面として接合したのち、前記第２の基板の前記第２の面に前記不揮発性メモリ素子を形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の基板の前記第２の面に前記不揮発性メモリ素子を形成したのち、前記第２の面に、絶縁層を介して取り出し電極を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記取り出し電極は、前記不揮発性メモリ素子の形成時の温度以下で形成する、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば、磁性材料を用いた不揮発性メモリ素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
磁性材料を用いた不揮発性メモリ素子であるＭＴＪ（Magnetic Tunnel Junction）素子は、耐熱性が低い。そのため、配線形成工程におけるサーマルバジェットによって劣化する虞がある。これに対して、例えば特許文献１では、配線形成工程が完了した後に、基板の裏面側にＭＴＪ素子を形成する半導体装置の製造方法が開示されている。
【０００３】
ところで、特許文献２では、ロジック回路上にイメージセンサが積層された半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２０３７６号公報
【特許文献２】特開２０１５−６５４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、ＭＴＪ素子を備えた基板上にイメージセンサが積層された半導体装置では、イメージセンサの積層工程におけるサーマルバジェットによってＭＴＪ素子の特性が劣化する虞がある。よって、ＭＴＪ素子等の不揮発性メモリ素子の特性の劣化を防ぐことが可能な半導体装置の製造方法の開発が望まれている。
【０００６】
不揮発性メモリ素子の特性の劣化を防ぐことが可能な半導体装置および半導体装置の製造方法を提供するが望ましい。
【課題を解決するための手段】
【０００７】
本開示の一実施形態の半導体装置は、能動素子が形成されている第１の基板と、第１の基板と積層されると共に、第１の基板と電気的に接続されている第２の基板とを備えたものであり、第２の基板には、第１の面にロジック回路を構成する第１のトランジスタが形成され、第１の面とは反対側の第２の面に不揮発性メモリ素子が形成されている。
【０００８】
本開示の一実施形態の半導体装置の製造方法は、第１の基板に能動素子を形成し、第２の基板の第１の面にロジック回路を構成するトランジスタを形成し、第１の基板と第２の基板とを電気的に接続し、第２の基板の第１の面とは反対側の第２の面に不揮発性メモリ素子を形成するものである。
【０００９】
本開示の一実施形態の半導体装置および一実施形態の半導体装置の製造方法では、能動素子が形成されている第１の基板と電気的に接続される第２の基板において、第２の基板の第１の面にロジック回路を構成する第１のトランジスタを形成し、第１の面とは反対側の第２の面に不揮発性メモリ素子を形成するようにした。これにより、所望のタイミングで不揮発性メモリ素子を形成することが可能となり、不揮発性メモリ素子に加えられるサーマルバジェットを低減することが可能となる。
【発明の効果】
【００１０】
本開示の一実施形態の半導体装置および一実施形態の半導体装置の製造方法によれば、ロジック回路を構成する第１のトランジスタを第１の面に、不揮発性メモリ素子を第１の面とは反対側の第２の面に形成するようにしたので、不揮発性メモリ素子を所望のタイミングで形成できるようになる。よって、不揮発性メモリ素子に加えられるサーマルバジェットが低減され、不揮発性メモリ素子の特性の劣化を防ぐことが可能となる。
【００１１】
なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係る半導体装置の概略図である。
【図２】図１に示した半導体装置の具体的な構成を表す断面図である。
【図３】図２に示した半導体装置の第２基板に設けられているトランジスタを説明する斜視図である。
【図４】図２に示した半導体装置の第２基板に設けられている記憶素子の記憶部の構成を表す断面図である。
【図５Ａ】図２に示した半導体装置の製造方法を説明するための断面図である。
【図５Ｂ】図５Ａに続く工程を表す断面図である。
【図５Ｃ】図５Ｂに続く工程を表す断面図である。
【図５Ｄ】図５Ｃに続く工程を表す断面図である。
【図５Ｅ】図５Ｄに続く工程を表す断面図である。
【図６】本開示の第２の実施の形態に係る半導体装置の概略図である。
【図７】図６に示した半導体装置の具体的な構成を表す断面図である。
【図８】図７に示した半導体装置の第３基板に含まれるトランジスタを説明する断面図である。
【図９】本開示の変形例１に係る半導体装置の断面図である。
【図１０】本開示の第３の実施の形態に係る半導体装置の概略図である。
【図１１】図１０に示した半導体装置の具体的な構成を表す断面図である。
【図１２】本開示の変形例２に係る半導体装置の概略図である。
【図１３】図１２に示した半導体装置の具体的な構成を表す断面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
（イメージセンサを有する第１基板と、面Ｓ１にロジック回路、面Ｓ２に不揮発性メモリ素子を備えた第２基板とが積層された半導体装置の例）
１−１．半導体装置の構成
１−２．半導体装置の製造方法
１−３．作用・効果
２．第２の実施の形態（３つの基板が積層された半導体装置の例）
３．変形例１（第２基板の面Ｓ２にさらに取り出し電極を設けた例）
４．第３の実施の形態（第１基板に通信機能を有する回路が形成された半導体装置の例）
５．変形例２（通信機能を有する回路に加えてアンテナを追加した例）
【００１４】
＜第１の実施の形態＞
（１−１．半導体装置の構成）
図１は、本開示の第１の実施の形態に係る半導体装置（半導体装置１）の概略構成を表したものである。半導体装置１は、互いに電気的に接続された第１基板１００および第２基板２００が積層されてなるものである。半導体装置１は、例えば積層型のイメージセンサであり、第１基板１００には画素部１１０が形成されており、第２基板２００には、ロジック回路２１０およびメモリ部２２０が形成されている。本実施の形態では、ロジック回路２１０は、第２基板２００の、第１基板１００との対向面（第１の面、面Ｓ１）に設けられており、メモリ部２２０は、第２基板２００の、第１基板１００との対向面とは反対側の面（第２の面、面Ｓ２）に設けられている。
【００１５】
第１基板１００の画素部１１０には、単位画素が２次元配置され、例えば裏面照射型の撮像素子（撮像素子１０，図２参照）および撮像素子１０の光電変換によって得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタ、ＦＤ部の電位をリセットするリセットトランジスタやＦＤ部の電位に応じた信号を出力する増幅トランジスタ等が設けられている。この撮像素子１０が、本開示の能動素子の一具体例に相当する。
【００１６】
第２基板２００には、上記のように、面Ｓ１側に撮像素子１０の動作を制御する制御回路等のロジック回路２１０が設けられており、面Ｓ２側にメモリ部２２０を構成する不揮発性メモリ素子（記憶素子４０）が設けられている。なお、面Ｓ１側には、ロジック回路の他、例えば、画像処理機能を有する回路や、画素部に設けられた単位画素から出力されるアナログ信号をデジタル信号に変換して出力するＡＤＣ（Analog digital converter）回路等が搭載されていてもよい。
【００１７】
図２は、図１に示した半導体装置１の具体的な断面構成の一例を表したものである。この半導体装置１では、上記のように第１基板１００に撮像素子１０が設けられている。撮像素子１０は、例えば、フォトダイオード１３Ａおよびトランジスタ１３Ｂと、これらが埋設された半導体基板１３上に設けられた、平坦化層１４と、カラーフィルタ１５と、マイクロレンズ１６とがこの順に積層された構成を有する。第１基板１００は、撮像素子１０のマイクロレンズ１６上に、保護層１７を有し、保護層１７の上には、ガラス基板１８が配設されている。また、第１基板１００は、最下層（第２基板２００との対向面）に例えばＣｕからなる導電膜１１が形成されており、導電膜１１の周囲には、絶縁層１２が設けられている。
【００１８】
第２基板２００は、第１基板１００との対向面側である、例えば半導体基板２１の面２１Ｓ１側（図１における第２基板２００の面Ｓ１側）に、制御回路等のロジック回路２１０を構成するトランジスタ２０が設けられている。このトランジスタ２０は、例えば３次元構造を有するトランジスタであり、例えばＦｉｎ−ＦＥＴトランジスタである。
【００１９】
図３は、Ｆｉｎ−ＦＥＴ型のトランジスタ２０の構成を斜視的に表したものである。このトランジスタ２０は、例えば、Ｓｉよりなると共に、ソース領域２１Ｓおよびドレイン領域２１Ｄを有するフィン２１Ａと、ゲート絶縁膜２３と、ゲート電極２４とから構成されている。フィン２１Ａは、平板状をなし、例えばＳｉよりなる半導体基板２１上に複数立設している。具体的には、複数のフィン２１Ａは、例えばＸ軸方向にそれぞれ延伸すると共にＺ軸方向に並設されている。半導体基板２１上には、例えばＳｉＯ2によって構成され、フィン２１Ａの一部を埋め込む絶縁層２２が設けられている。ゲート絶縁膜２３は、この絶縁層２２から露出するフィン２１Ａの側面および上面を覆うように設けられており、例えばＨｆＳｉＯ，ＨｆＳｉＯＮ，ＴａＯあるいはＴａＯＮ等によって構成されている。ゲート電極２４は、フィン２１Ａの延伸方向（Ｘ方向）と交差するＺ方向にフィン２１Ａを跨ぐように延伸している。フィン２１Ａには、ゲート電極２４との交差部分にチャネル領域２１Ｃが形成され、このチャネル領域２１Ｃを挟んだ両端にソース領域２１Ｓおよびドレイン領域２１Ｄが形成されている。なお、図２に示したトランジスタ２０の断面構造は、図３におけるＩ−Ｉ線における断面を表したものである。
【００２０】
トランジスタ２０は、上述したＦｉｎ−ＦＥＴ型のトランジスタのほか、Ｔｒｉ−Ｇａｔｅトランジスタ、ナノワイヤ（Ｎａｎｏ−Ｗｉｒｅ）トランジスタ、ＦＤ−ＳＯＩトランジスタおよびＴ−ＦＥＴであってもよい。Ｆｉｎ−ＦＥＴトランジスタを含む上記トランジスタは、半導体材料として、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）等の無機半導体や、例えばＩＩＩ−Ｖ族半導体およびＩＩ−ＶＩ族半導体等の化合物半導体を用いることができる。具体的なＩＩ−ＶＩ族半導体としては、ＩｎＧａＡｓ，ＩｎＧａＳｂ，ＳｉＧｅ，ＧａＡｓＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＧａｎＺｎＯ（ＩＧＺＯ），ＭｏＳ2，ＷＳ2，ＢｏｒｏｎＮｉｔｒｉｄｅおよびＳｉｌｉｃａｎｅ Ｇｅｒｍａｎｅｎｅが挙げられる。この他、グラフェンを用いられたグラフェントランジスタが挙げられる。また、トランジスタ２０は、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタであってもよい。あるいは、いわゆるＳｉ・プレーナ型トランジスタでもよい（図８参照）。
【００２１】
トランジスタ２０上には、多層配線形成部３１が設けられている。多層配線形成部３１は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁膜３２、層間絶縁膜３３、層間絶縁膜３４に配線３１Ａが設けられたものである。配線３１Ａは、各層間絶縁膜３２，３３，３４にそれぞれ設けられた金属膜Ｍ１、金属膜Ｍ２および金属膜Ｍ３と、これらを接続するビアＶ１およびビアＶ２とから構成されている。ビアＶ１は、層間絶縁膜３２を貫通して金属膜Ｍ１と金属膜Ｍ２とを接続するものである。ビアＶ２は、層間絶縁膜３３を貫通して金属膜Ｍ２と金属膜Ｍ３とを接続するものである。金属膜Ｍ１、金属膜Ｍ２、金属膜Ｍ３およびビアＶ１、ビアＶ２は、例えば銅（Ｃｕ）によって形成されている。金属膜Ｍ３は、第２基板２００の最上層（第１基板１００との対向面）に形成されている。第１基板１００と第２基板２００とは、第１基板１００の最下層に形成された導電膜１１と、この金属膜Ｍ３とを接合することによって電気的に接続されている。なお、図２に示した多層配線形成部３１の構成は一例であり、これに限定されるものではない。
【００２２】
半導体基板２１の面２１Ｓ２側（図１における第２基板２００の面Ｓ２側）には、メモリ部２２０を構成する記憶素子４０が設けられている。この記憶素子４０は、例えば磁気トンネル接合（Magnetic Tunnel Junction；ＭＴＪ）素子である。記憶素子４０は、例えば絶縁層３５を介して、例えば導電膜４１と記憶部４２と導電膜４３（ビット線ＢＬを兼ねる）とが順に積層された構成を有する。なお、導電膜４１を下部電極、導電膜４３を上部電極とする。導電膜４１は、例えば、コンタクトプラグＰ１を経由してトランジスタ２０のソース領域２１Ｓあるいはドレイン領域２１Ｄに接続されている。コンタクトプラグＰ１は、例えば角錐台形状または円錐台形状を有しており、ここではそれらの占有面積が、面Ｓ１側から面Ｓ２側へ向かうほど（即ち、下端から上端へ向かうほど）増大するようになっている。記憶素子４０の周囲には、絶縁層３６が設けられている。絶縁層３５は、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜、即ち、ハフニウム（Ｈｆ）酸化物、酸化アルミニウム（Ａｌ2Ｏ3）、ルテニウム（Ｒｕ）酸化物、タンタル（Ｔａ）酸化物、アルミニウム（Ａｌ），Ｔａ，ルテニウム（Ｒｕ），もしくはＨｆとＳｉとを含む酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物、または、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物等により構成されている。絶縁層３６は、例えばＳｉＯ2，Ｌｏｗ−Ｋ（低誘電率）膜により構成されている。
【００２３】
記憶部４２は、例えば、スピン注入により後述する記憶層（記憶層４２Ｄ、図４参照）の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ−ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
【００２４】
導電膜４１および導電膜４３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕ等の金属膜により構成されている。導電膜４１および導電膜４３は、後述する下地層４２Ａまたはキャップ層４２Ｅの構成材料以外の金属膜、主としてＣｕ膜，Ａｌ膜あるいはＷ膜により構成されていることが好ましい。また、導電膜４１および導電膜４３は、チタン（Ｔｉ），ＴｉＮ（窒化チタン），Ｔａ，ＴａＮ（窒化タンタル），タングステン（Ｗ），Ｃｕ，Ａｌ等の金属膜（単層膜）または積層膜として構成することも可能である。
【００２５】
図４は、記憶部４２の構成の一例を表したものである。記憶部４２は、例えば、導電膜４１に近い方から順に、下地層４２Ａ，磁化固定層４２Ｂ，絶縁層４２Ｃ，記憶層４２Ｄ，キャップ層４２Ｅが積層された構成を有している。即ち、記憶素子４０は、積層方向の下から上に向かって磁化固定層４２Ｂ，絶縁層４２Ｃおよび記憶層４２Ｄをこの順に有するボトムピン構造を有している。記憶素子４０では、一軸異方性を有する記憶層４２Ｄの磁化Ｍ４２Ｄの向きを変化させることにより情報の記憶が行われ、記憶層４２Ｄの磁化Ｍ４２Ｄと磁化固定層４２Ｂの磁化Ｍ４２Ｂとの相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
【００２６】
下地層４２Ａおよびキャップ層４２Ｅは、Ｔａ，Ｒｕ等の金属膜（単層膜）または積層膜により構成されている。
【００２７】
磁化固定層４２Ｂは、記憶層４２Ｄの記憶情報（磁化方向）の基準とされるリファレンス層であり、磁化Ｍ４２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層４２Ｂは、例えばコバルト（Ｃｏ）−鉄（Ｆｅ）−ホウ素（Ｂ）により構成されている。
【００２８】
磁化固定層４２Ｂの磁化Ｍ４２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層４２Ｄの磁化Ｍ４２Ｄの方向よりも磁化固定層４２Ｂの磁化Ｍ４２Ｂの方向が動きにくくなるようにすればよいからである。例えば、磁化固定層４２Ｂが記憶層４２Ｄと比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化Ｍ４２Ｂの方向を固定するには、例えばＰｔＭｎやＩｒＭｎ等の反強磁性体を、磁化固定層４２Ｂに接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層４２Ｂと結合させることで、磁化Ｍ４２Ｂの方向を間接的に固定してもよい。
【００２９】
絶縁層４２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、Ａｌ2Ｏ3または酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層４２ＣはＭｇＯにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層４２Ｄの磁化Ｍ４２Ｄの向きを反転させるための電流密度を低減することが可能となる。
【００３０】
記憶層４２Ｄは、磁化Ｍ４２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層４２Ｄは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００３１】
なお、本実施の形態では、記憶素子４０としてＭＴＪ素子を例に説明したが、その他の不揮発性素子であってもよい。ＭＴＪ素子以外の不揮発性素子としては、例えばＲｅＲＡＭおよびＦＬＡＳＨ等の抵抗変化素子が挙げられる。
【００３２】
また、第２基板２００の面Ｓ１には、制御回路の他にプログラマブル回路を形成するようにしてもよい。これにより、撮像装置の動作を必要に応じて変更したり、自動化することが可能となる。
【００３３】
（１−２．半導体装置の製造方法）
本実施の形態の半導体装置１は、例えば次のようにして製造することができる。図５Ａ〜図５Ｅは、半導体装置１の製造方法の一例を工程順に表したものである。
【００３４】
まず、図５Ａに示したように、第２基板２００にロジック回路を構成するトランジスタ２０および多層配線形成部３１を形成する。続いて、別途形成した撮像素子１０が設けられた第１基板１００と、第２基板２００とを、第１基板１００の最下層に形成された導電膜１１と、第２基板２００の最上層に設けられた金属膜Ｍ３と接合して積層する。次に、図５Ｃに示したように、第１基板１００の撮像素子１０の平坦化層１４上に、カラーフィルタ１５、マイクロレンズ１６および保護層１７を形成したのち、保護層１７上にガラス基板１８を貼り合わせる。
【００３５】
続いて、図５Ｄに示したように、ガラス基板１８を支持基板として全体を反転させ、第２基板２００の半導体基板２１を研磨して薄膜化する。次に、図５Ｅに示したように、絶縁層３５を介して、例えばトランジスタ２０のソース領域２１Ｓと記憶素子４０とを接続するコンタクトプラグＰ１および記憶素子４０を形成する。これにより、図２に示した半導体装置１が完成する。
【００３６】
（１−３．作用・効果）
磁性材料を用いたＭＴＪ素子は、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。しかしながら、前述したように、ＭＴＪ素子は耐熱性が低く、配線形成工程におけるサーマルバジェットによって素子特性が劣化する虞がある。
【００３７】
このサーマルバジェットによる素子特性の劣化は、配線工程を終えた後にＭＴＪ素子を形成することで回避することができる。しかしながら、ロジック回路上にイメージセンサ等の能動素子が積層された半導体装置では、イメージセンサの積層工程におけるサーマルバジェットによってＭＴＦ素子のＭＲ比が劣化する虞がある。
【００３８】
これに対して、本実施の形態の半導体装置１では、撮像素子１０（画素部１１０）を第１基板１００に、撮像素子１０の制御回路を含むロジック回路２１０および記憶素子４０（メモリ部２３０）を第２基板２００に設け、特に、ロジック回路２１０を構成するトランジスタ２０を第２基板２００の面Ｓ１側に、記憶素子４０を第２基板２００の面Ｓ２側に設けるようにした。これにより、記憶素子４０の形成を所望のタイミング、具体的には、トランジスタ２０および撮像素子１０の形成および第１基板１００と第２基板との接合を行った後に、記憶素子４０を形成することが可能となる。よって、記憶素子４０へのサーマルバジェットを低減することが可能となる。
【００３９】
以上のように、本実施の形態では、撮像素子１０を第１基板１００に設け、第２基板２００の面Ｓ１側にロジック回路２１０を構成するトランジスタ２０を、面Ｓ１とは反対側の面Ｓ２側に記憶素子４０を設けるようにした。これにより、記憶素子４０を、トランジスタ２０を含む配線形成工程および撮像素子１０の形成工程の後に形成できるようになるため、記憶素子４０へのサーマルバジェットを低減し、素子特性の劣化を防ぐことが可能となる。
【００４０】
なお、本実施の形態では、能動素子の一例としてイメージセンサ（撮像素子１０）を挙げて説明したが、これに限らず、例えば、温度センサ、重力センサおよび位置センサ等の各種センサ機能を有するものでもよい。
【００４１】
次に、第２，第３の実施の形態および変形例１，２について説明する。なお、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
【００４２】
＜２．第２の実施の形態＞
図６は、本開示の第２の実施の形態に係る半導体装置（半導体装置２）の概略構成を表したものである。半導体装置２は、積層型のイメージセンサであり、互いに電気的に接続された第１基板１００、第２基板２００および第３基板３００が積層されてなるものであり、第１基板１００と第２基板２００との間に第３基板３００が配置された構成を有する。本実施の形態の半導体装置２では、第１の実施の形態と同様に、撮像素子１０は第１基板１００に、記憶素子４０は第２基板２００の面Ｓ２側に設けられており、イメージセンサを構成する回路のうち、互いに電源電圧の異なる回路が、第２基板２００の面Ｓ１側と、第３基板３００とに分けて設けられている。具体的には、半導体装置２に設けられる回路のうち、電源電圧が最も低い回路が第２基板２００の面Ｓ１に、電源電圧が最も高い回路が第３基板３００に形成されている。
【００４３】
ここで、電源電圧が最も低い回路とは、駆動電圧の最も低いトランジスタを含んで構成されている回路であり、例えばロジック回路２１０である。駆動電圧の低いトランジスタとは、最先端世代のプロセスを用いて製造されるトランジスタであり、例えば図３に示したＦｉｎ−ＦＥＴ型のトランジスタや、Ｔｒｉ−Ｇａｔｅトランジスタ、ナノワイヤ（Ｎａｎｏ−Ｗｉｒｅ）トランジスタ、ＦＤ−ＳＯＩトランジスタおよびＴ−ＦＥＴ、あるいは、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタである。また、第２基板２００の面Ｓ１には、高速信号処理ができる機能ブロックが形成されていてもよい。
【００４４】
電源電圧が最も高い回路とは、駆動電圧の最も高いトランジスタを含んで構成された回路であり、例えばＡＤＣ３１０等のアナログ回路や、入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（Ｉ／Ｏ））回路３２０や撮像素子１０の動作制御用の回路等が設けられている。また、例えば、メモリ部２２０を構成する回路に駆動電圧の最も高いトランジスタが含まれている場合には、最も高い電圧で駆動するトランジスタからなる回路部分（Non-volatile memory（ＮＶＭ）回路３３０）を第３基板３００に設けるようにしてもよい。ここで、最も駆動電圧の高いトランジスタとは、従来の製造プロセスを用いて製造されるトランジスタであり、例えばＳｉ・プレーナ型トランジスタである。
【００４５】
図７は、図６に示した半導体装置２の具体的な断面構成の一例を表したものである。この半導体装置２では、第１の実施の形態で説明した第１基板１００を有する。本実施の形態では、第２基板２００には、例えばＦｉｎ−ＦＥＴ型のトランジスタ２０を含んで構成されたロジック回路２１０が形成されており、第３基板３００には、Ｓｉ・プレーナ構造を有するトランジスタ（トランジスタ６０）を含んで構成されたＡＤＣ３１０、Ｉ／Ｏ回路３２０およびＮＶＭ３３０が形成されている。
【００４６】
第３基板３００では、例えば、半導体基板５０の面５０Ｓ２に多層配線形成部７０および表面配線形成部７５がこの順に積層されている。半導体基板５０の面５０Ｓ２の近傍には、Ｓｉ・プレーナ型のトランジスタ６０が設けられており、半導体基板５０の面Ｓ１側には絶縁層５２，５３を介して導電膜５４が設けられている。なお、図７では、３つのトランジスタ６０を設けた例を示したが、半導体基板５０に設けられるトランジスタ６０の数は特に限定されない。１つでもよいし、２以上であってもよい。また、Ｓｉ・プレーナ型トランジスタ以外のトランジスタが設けられていてもよい。
【００４７】
半導体基板５０には、例えばＳＴＩ（Shallow Trench Isolation）により形成された素子分離膜５１が設けられている。素子分離膜５１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、その一面が半導体基板５０の面５０Ｓ２に露出している。
【００４８】
半導体基板５０は、第１の半導体層５０Ａ（以下、半導体層５０Ａという。）と、第２の半導体層５０Ｂ（以下、半導体層５０Ｂという。）との積層構造を有する。半導体層５０Ａは、例えば単結晶シリコンにトランジスタ６０の一部を構成するチャネル領域および一対の拡散層６２（後述）が形成されたものである。半導体層５０Ｂは、例えば単結晶シリコンよりなり、半導体層５０Ａとは極性が異なるものである。半導体層５０Ｂは、半導体層５０Ａと素子分離膜５１とを覆うように形成されている。
【００４９】
半導体層５０Ｂの表面（第１基板１００との対向面側）は、絶縁層５２により覆われている。半導体層５０Ｂは開口５０Ｋを有する。この開口５０Ｋは、絶縁層５２によって埋め込まれている。更に、開口５０Ｋ部分には、例えば、絶縁層５２と素子分離膜５１との連結部分を貫通するように延伸するコンタクトプラグＰ２が設けられている。コンタクトプラグＰ２は、例えばＣｕ，ＷまたはＡｌ等の低抵抗金属を主体とする材料を用いて形成されている。また、それらの低抵抗金属の周囲には、ＴｉもしくはＴａの単体、またはそれらの合金等からなるバリアメタル層が設けられていることが好ましい。コンタクトプラグＰ２の周囲は素子分離膜５１および絶縁層５２により覆われており、半導体基板５０（半導体層５０Ａおよび半導体層５０Ｂ）と電気的に分離されている。
【００５０】
トランジスタ６０は、Ｓｉ・プレーナ型トランジスタであり、例えば、図８に示したように、ゲート電極６１と、ソース領域およびドレイン領域となる一対の拡散層６２（６２Ｓ，６２Ｄ）とを有している。また、半導体基板５０上に設けられたトランジスタ６０は、この表面は層間絶縁膜６６により覆われ、層間絶縁膜６７に埋設されている。
【００５１】
ゲート電極６１は、半導体基板５０の面５０Ｓ２に設けられている。但し、ゲート電極６１と半導体基板５０との間には、酸化シリコン膜等よりなるゲート絶縁膜６３が設けられている。なお、このゲート絶縁膜６３の厚みは、上述したＦｉｎ-ＦＥＴ等の３次元構造を有するトランジスタよりも厚い。ゲート電極６１の側面には、例えば酸化シリコン膜６４Ａと窒化シリコン膜６４Ｂとの積層膜よりなるサイドウォール６４が設けられている。
【００５２】
一対の拡散層６２は、例えばシリコンに不純物が拡散してなるものであり、半導体層５０Ａを構成している。具体的には、一対の拡散層６２は、ソース領域に対応する拡散層６２Ｓと、ドレイン領域に対応する拡散層６２Ｄとからなり、それらは半導体層５０Ａにおけるゲート電極６１と対向するチャネル領域を挟んで設けられている。拡散層６２（６２Ｓ，６２Ｄ）の一部には、それぞれ、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）等の金属シリサイドよりなるシリサイド領域６５（６５Ｓ，６５Ｄ）が設けられている。シリサイド領域６５は、後述する接続部６８Ａ〜６８Ｃと拡散層６２との間の接触抵抗を低減するものである。シリサイド領域６５は、その一面が半導体基板５０の面５０Ｓ２に露出しているが、その反対側の面は半導体層５０Ｂによって覆われている。また、拡散層６２およびシリサイド領域５５の各々の厚さは、いずれも素子分離膜５１の厚さよりも薄い。
【００５３】
層間絶縁膜６７には、層間絶縁膜６７と共に層間絶縁膜６６を貫通する接続部６８Ａ〜６８Ｃが設けられている。ドレイン領域となる拡散層６２Ｄのシリサイド領域６５Ｄおよびソース領域となる拡散層６２Ｓのシリサイド領域６５Ｓは、それぞれ、接続部６８Ｂおよび接続部６８Ｃを経由して、後述の配線７０Ａの金属膜Ｍ１’に接続されている。コンタクトプラグＰ２は、層間絶縁膜６６，６７を貫通し、その下端において、例えば選択線ＳＬを構成する金属膜Ｍ１’と接している。したがって、コンタクトプラグＰ２は、絶縁層５２、素子分離膜５１、層間絶縁膜６６、層間絶縁膜６７をすべて貫くように延伸している。
【００５４】
多層配線形成部７０は、例えばトランジスタ６０に近いほうから順に積層された層間絶縁膜７１、層間絶縁膜７２、層間絶縁膜７３、層間絶縁膜７４に配線７０Ａが設けられたものである。配線７０Ａは、金属膜Ｍ１’、金属膜Ｍ２’、金属膜Ｍ３’、金属膜Ｍ４’および金属膜Ｍ５’と、これらを接続するビアＶ１’、Ｖ２’、Ｖ３’、Ｖ４’、Ｖ５’とから構成されている。ここで、金属膜Ｍ１’、金属膜Ｍ２’、金属膜Ｍ３’、金属膜Ｍ４’および金属膜Ｍ５’は、それぞれ、層間絶縁膜７１、層間絶縁膜７２、層間絶縁膜７３および層間絶縁膜７４に埋設されている。また、金属膜Ｍ１’と金属膜Ｍ２’とは、層間絶縁膜７１を貫通するビアＶ１’により接続されている。同様に、金属膜Ｍ２’と金属膜Ｍ３’とは層間絶縁膜７２を貫通するビアＶ２’により接続されている。金属膜Ｍ３’と金属膜Ｍ４’とは層間絶縁膜７３を貫通するビアＶ３’により接続されている。金属膜Ｍ４’と金属膜Ｍ５’とは層間絶縁膜７４を貫通するビアＶ４’により接続されている。上述したように、配線７０Ａは、その金属膜Ｍ１’と接する接続部６８Ｂおよび接続部６８Ｃを介して、それぞれトランジスタ６０のドレイン領域およびソース領域である拡散層６２に接続されている。なお、図７に示した多層配線形成部７０の構成は一例であり、これに限定されるものではない。
【００５５】
多層配線形成部７０上には、第２基板２００と接合される表面配線形成部７５が設けられている。表面配線形成部７５は、絶縁層７６の表面に、例えばＣｕによって形成された金属膜７７が埋設され、その表面は絶縁層７６から露出している。第２基板２００と第３基板３００とは、この金属膜７７と第２基板２００の金属膜Ｍ３とが接合することで電気的に接続される。金属膜７７は、絶縁層７６を貫通するビアＶ５’を介して多層配線形成部７０の金属膜Ｍ５’に接続されている。
【００５６】
半導体基板５０の面５０Ｓ１上には、絶縁層５２が設けられている。絶縁層５２は、例えば低温形成が可能なＨｉｇｈ−Ｋ膜によって構成されている。絶縁層５２上には、絶縁層５３が積層されている。絶縁層５３は、例えばＳｉＯ2よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）膜によって構成されている。低温形成が可能なＨｉｇｈ−Ｋ膜は、例えばＨｆ酸化物，Ａｌ2Ｏ3，Ｒｕ酸化物，Ｔａ酸化物，Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物，Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物またはＡｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物等が挙げられる。絶縁層５３の第１基板１００側には、導電膜５４が設けられ、その表面が露出している。導電膜５４は、コンタクトプラグＰ２の上端と接していると共に、反対側の面では第１基板１００の最下層に形成された導電膜１１と接合されている。これにより、第１基板１００と第３基板３００とが電気的に接続される。
【００５７】
以上のように、本実施の形態の半導体装置２では、撮像装置を構成する複数の回路のうち、電源電圧の異なる回路を別々の基板（第２基板２００と第３基板３００と）に分けて形成するようにした。具体的には、ロジック回路２１０のように、駆動電圧が最も低いトランジスタを含んで構成されている回路を第２基板２００の面Ｓ１に、駆動電圧が最も高いトランジスタを含んで構成されている回路を第３基板３００に設けるようにした。
【００５８】
これにより、上記第１の実施の形態における効果に加えて、半導体装置の小型化を図ることが可能になるという効果を奏する。また、電源電圧の異なる回路を別々の基板に分けることにより、例えば、上記第１の実施の形態において説明した、例えば先端プロセスが用いられるトランジスタ（ここでは、トランジスタ２０）と、従来の製造プロセスが用いられるトランジスタ（トランジスタ６０）とが異なる基板に形成されることになる。これにより、製造工程が簡略化され、製造コストを低減することが可能になると共に、製造歩留まりを向上させることが可能となるという効果を奏する。
【００５９】
＜３．変形例１＞
図９は、本開示の第２の実施の形態の変形例（変形例１）に係る半導体装置（半導体装置３）の具体的な断面構成の一例を表したものである。本変形例では、第２基板２００の面Ｓ２側に取り出し電極８０を設けた点が、上記第２の実施の形態とは異なる。
【００６０】
取り出し電極８０は、半導体基板２１の裏面（面２１Ｓ２上）に、例えば、絶縁層３５，３６および、ＳｉＯ2膜によって構成される絶縁層８１を介して設けられた導電膜８２と、バンプ８４とによって構成されたものである。導電膜８２の周囲には、例えばＳｉＯ2膜によって構成される絶縁層８３が設けられている。導電膜８２は、例えばＣｕで形成された導電膜８２ＡとＡｌで形成された導電膜８２Ｂがこの順に積層された構成を有する。取り出し電極８０は、例えば、半導体基板２１および絶縁層２２，３５，３６，８１を貫通するコンタクトプラグＰ３を介して、例えば絶縁膜８５によってゲート電極２４と分離された配線２４Ａに電気的に接続されている。なお、コンタクトプラグＰ３の周囲は、図９に示したように、絶縁膜によって覆われていることが好ましい。
【００６１】
これにより、第２基板２００の面Ｓ２側に記憶素子４０を形成した場合でも、どこからでも電極取り出し口を構成することができる。
【００６２】
なお、取り出し電極８０は、記憶素子４０の形成後に形成するため、記憶素子４０の形成温度以下で形成することが望ましい。また、取り出し電極８０は、半導体基板２１の面２１Ｓ１側だけでなく、例えば第２基板２００の側面に電極となる金属膜を露出させることで形成することができる。
【００６３】
＜４．第３の実施の形態＞
図１０は、本開示の第３の実施の形態に係る半導体装置（半導体装置４）の概略構成を表したものである。半導体装置４は、能動素子の他の例として、例えば近距離から遠距離まで様々は周波数帯に適用した通信用のプラットフォームが搭載されたものであり、第１基板４００には、この通信用プラットフォームを構成するアナログ回路４２０が、例えば第１基板４００の第３基板３００との対向面（面Ｓ３）側に形成されている。第２基板２００および第３基板３００は、上記第２の実施の形態と同様の構成を有する。
【００６４】
第１基板４００には、図１０に示したように、第３基板３００と対向する面Ｓ３側に通信用プラットフォームを構成するアナログ回路４２０が形成されている。アナログ回路４２０の具体例としては、例えば、送受信スイッチやパワーアンプを有するＲＦフロントエンド部および低ノイズアンプや送受信ミキサを有するＲＦ−ＩＣ部が挙げられる。
【００６５】
第１基板４００は、コア基板として、上記第１の実施の形態で説明したように、一般にシリコン（Ｓｉ）基板が用いられているが、一部に、化合物半導体基板が用いられる場合がある。例えば、上記ＲＦフロントエンド部およびＲＦ−ＩＣ部では、例えば窒化ガリウム（ＧａＮ）基板に設けられる場合がある。
【００６６】
図１１は、図１０に示した半導体装置４の具体的な断面構成の一例を表したものである。本実施の形態では、第１基板４００における半導体基板としてＧａＮ基板９１を用いた場合を例に説明する。
【００６７】
第１基板４００は、例えばＧａＮ基板９１の面９１Ｓ３にトランジスタ９０が設けられている。このトランジスタ９０は、例えば高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）である。ＨＥＭＴは、異種半導体からなるヘテロ接合界面に形成される２次元電子ガス（チャネル領域９０Ｃ）を、電界効果によって制御するトランジスタである。ＧａＮ基板９１上には、例えば、ＡｌＧａＮ層９３（あるいはＡｌＩｎＮ層）が設けられており、これによってＡｌＧａＮ／ＧａＮヘテロ構造が形成されている。ＡｌＧａＮ層９３上にはゲート絶縁膜９４を介してゲート電極９６が設けられている。また、ＡｌＧａＮ層９３上には、ゲート電極９６を間に、ソース電極９６Ｓおよびドレイン電極９６Ｄが設けられている。ソース電極９６Ｓおよびドレイン電極９６Ｄと接するＡｌＧａＮ層９３には、ｎ型領域９３Ｎがそれぞれ設けられている。トランジスタ９０の隣には、素子分離膜９５が設けられている。ゲート電極９６、ソース電極９６Ｓおよびドレイン電極９６Ｄの周囲には、層間絶縁膜９７が形成されており、層間絶縁膜９７上には、トランジスタ９０に近い方から順に金属膜Ｍ１”と金属膜Ｍ２”とが積層された多層配線形成部が設けられている。金属膜Ｍ１”および金属膜Ｍ２”は層間絶縁層９８に埋設されており、金属膜Ｍ１”と金属膜Ｍ２”とは、層間絶縁層９８を貫通するビアＶ１”により接続されている。第１基板４００と第３基板３００とは、この金属膜Ｍ２”と導電膜５４とを接合することで電気的に接続されている。ＧａＮ基板９１の他の面（面９１Ｓ４）には、ベース基板としてのＳｉ基板９２が設けられている。
【００６８】
このように、本実施の形態では、記憶素子４０が形成された第２基板２００に通信用のプラットフォームを搭載した第１基板４００を積層した。また、記憶素子４０は、第２基板２００の面Ｓ２側に設けるようにした。これにより、記憶素子４０を、第２基板２００の配線形成工程および通信用のプラットフォームの形成工程の後に形成できるようになるため、記憶素子４０へのサーマルバジェットを低減し、素子特性の劣化を防ぐことが可能となる。
【００６９】
即ち、能動素子の種類に寄らず、トランジスタ２０と共に記憶素子４０を含む回路と、能動素子（例えば、撮像素子１０や通信用のプラットフォーム）とを別々の基板（第１基板１００（，４００）および第２基板２００）に設け、さらに、トランジスタ２０を含む回路と記憶素子４０とを基板（第２基板２００）の互いに異なる面（面Ｓ１，面Ｓ２）に設けるようにすることで、記憶素子４０の素子特性が低減された半導体装置を提供することが可能となる。
【００７０】
なお、本実施の形態では、第２の実施の形態と同様に３つの基板（第１基板４００、第２基板２００および第３基板３００）が積層された例を示したが、上記第１の実施の形態のように、２つの基板（第１基板４００および第２基板２００）で構成される半導体装置にも適用できる。
【００７１】
＜５．変形例２＞
図１２は、本開示の第３の実施の形態の変形例に係る半導体装置（半導体装置５）の概略構成を表したものである。図１３は、図１２に示した半導体装置５の具体的な断面構成の一例を表したものである。本変形例では、第１基板４００の面Ｓ３とは反対側の面Ｓ４側に、例えばアンテナ９２０を設けたものである。また、第１基板４００の面Ｓ３側に設けられたトランジスタ９０と、面Ｓ４側に設けられたアンテナ９２０との間には、シールド構造（シールド層９１０）が設けられている。
【００７２】
本変形例では、ＧａＮ基板９１の面９１Ｓ４のベース基板であるＳｉ基板９２の上に、絶縁層９９Ａを介してシールド層９１０が設けられている。シールド層９１０上には、絶縁層９９Ｂを介してアンテナ９２０が配設されている。シールド層９１０の材料としては、例えば、磁気異方性が非常に小さく、初透磁率の大きな磁性材料を用いることが好ましく、例えばパーマロイ材料が挙げられる。アンテナ９２０の周囲には絶縁層９９Ｃが設けられている。
【００７３】
アンテナ９２０は、図１３では示していないが、例えばＧａＮ基板９１を貫通するコンタクトプラグによって、第１基板４００の例えば面Ｓ３側に設けられた、例えばＲＦフロントエンド部に設けられている送受信スイッチと電気的に接続されている。アンテナ９２０の種類は特に限定されないが、例えばモノポールアンテナおよびダイポールアンテナ等の線状アンテナや、Ｌｏｗ−Ｋ膜を金属膜で挟んだマイクロストリップアンテナ等の平面アンテナが挙げられる。
【００７４】
以上のように、本変形例では、第１基板４００の面Ｓ４に、アンテナ９２０を設けるようにしたので、面Ｓ３に設けられた通信用のプラットフォームを構成する、例えばＲＦフロントエンド部と、アンテナ９２０とを最短距離で設置し、接続することが可能となる。これにより、信号強度を減衰させることなく、所望の信号処理を行うことが可能となる。
【００７５】
また、アンテナ９２０をＲＦフロントエンド部等の各種回路とは異なる面に形成することにより、デザインの自由度が向上し、それぞれに適した膜厚や大きさ、あるいは材料を用いて形成することが可能となる。よって、アンテナ９２０の素子特性を向上させることが可能となる。
【００７６】
なお、第１基板４００の面Ｓ４側には、アンテナ９２０以外に、図１２に示したように、コンデンサやコイルあるいは抵抗等が搭載されていてもよい。
【００７７】
以上、第１〜第３の実施の形態および変形例１，２を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態等では、トランジスタ２０，６０や記憶素子４０等の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素をさらに備えていてもよい。
【００７８】
また、上記実施の形態等では、２つまたは３つの基板が積層された半導体装置を例に説明したが、４つあるいはそれ以上の基板が積層された構成としてもよい。
【００７９】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。
【００８０】
また、本開示の半導体装置およびその製造方法は以下のような構成を取り得るものである。
（１）
能動素子が形成されている第１の基板と、
前記第１の基板と積層されると共に、前記第１の基板と電気的に接続されている第２の基板とを備え、
前記第２の基板には、第１の面にロジック回路を構成する第１のトランジスタが形成され、前記第１の面とは反対側の第２の面に不揮発性メモリ素子が形成されている
半導体装置。
（２）
前記第１のトランジスタは、前記第２の基板の前記第１の基板との対向面に設けられ、前記不揮発性メモリ素子は、前記第１の基板との対向面との反対側に設けられている、前記（１）に記載の半導体装置。
（３）
前記第１の基板と前記第２の基板との間に、前記第１のトランジスタの駆動電圧よりも高い駆動電圧で駆動する第２のトランジスタが形成された第３の基板を有する、前記（１）または（２）に記載の半導体装置。
（４）
前記第３の基板には、前記第２のトランジスタを含むアナログ回路が形成されている、前記（３）に記載の半導体装置。
（５）
前記第２の基板は、前記第２の面に取り出し電極が設けられている、前記（１）乃至（４）のうちのいずれかに記載の半導体装置。
（６）
前記不揮発性メモリ素子は、磁気トンネル接合素子である、前記（１）乃至（５）のうちのいずれかに記載の半導体装置。
（７）
前記能動素子は、撮像素子である、前記（１）乃至（６）のうちのいずれかに記載の半導体装置。
（８）
前記能動素子は、通信機能を有する回路である、前記（１）乃至（７）のうちのいずれかに記載の半導体装置。
（９）
前記第１の基板は、前記第２の基板と対向する第３の面に前記通信機能を有する回路を有し、前記第３の面とは反対側の第４の面にアンテナが設けられている、前記（８）に記載の半導体装置。
（１０）
前記通信機能を有する回路と前記アンテナとの間にシールド構造を有する、前記（９）に記載の半導体装置。
（１１）
前記第１の基板はコア基板を有し、前記コア基板は化合物半導体基板である、前記（１）乃至（１０）のうちのいずれかに記載の半導体装置。
（１２）
第１の基板に能動素子を形成し、
第２の基板の第１の面にロジック回路を構成するトランジスタを形成し、
前記第１の基板と前記第２の基板とを電気的に接続し、
前記第２の基板の前記第１の面とは反対側の第２の面に不揮発性メモリ素子を形成する
半導体装置の製造方法。
（１３）
前記能動素子を有する前記第１の基板と、前記トランジスタが設けられた前記第２の基板とを、前記第２の基板の前記第１の面を対向面として接合したのち、前記第２の基板の前記第２の面に前記不揮発性メモリ素子を形成する、前記（１２）に記載の半導体装置の製造方法。
（１４）
前記第２の基板の前記第２の面に前記不揮発性メモリ素子を形成したのち、前記第２の面に、絶縁層を介して取り出し電極を形成する、前記（１３）に記載の半導体装置の製造方法。
（１５）
前記取り出し電極は、前記不揮発性メモリ素子の形成時の温度以下で形成する、前記（１４）に記載の半導体装置の製造方法。
【符号の説明】
【００８１】
１〜５…半導体装置、１０…撮像素子、１１…導電膜、１２，２２…絶縁層、１３，２１，５０…半導体基板、１３Ａ…フォトダイオード、１３Ｂ，２０，６０，９０…トランジスタ、１４…平坦化層、１５…カラーフィルタ、１６…マイクロレンズ、１７…保護層、１８…ガラス基板、２３…ゲート絶縁膜、２４…ゲート電極、３１，７０…多層配線形成部、３１Ａ…配線、３２，３３，３４…層間絶縁膜、３５，３６，７６，８１，８３…絶縁層、４０…記憶素子、４１，４３，８２，８２Ａ，８２Ｂ…導電膜、４４…記憶部、８０…取り出し電極、８４…バンプ、１００，４００…第１基板、２００…第２基板、３００…第３基板、Ｐ１，Ｐ２…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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