(57)【要約】【課題】  入力データを正確にセットすることができる半導体記憶装置を提供する。【解決手段】  入力データをデータバス４０上に出力する入出力回路５０と、外部クロック信号ＣＬＫに同期した書き込みクロック信号Ｗ＿ＣＬＫに応答して、データバス４０上の入力データを列アドレスＣＡにより選択されたデジットラインＤＬ／ＤＬｂ２０に出力するロジック回路８６と、書き込みクロック信号Ｗ＿ＣＬＫを遅延した内部クロック信号に応答して、列アドレスＣＡにより選択された列の保持回路にデジットラインＤＬ／ＤＬｂ２０のデータを保持するページバッファ１０と、書き込みクロック信号Ｗ＿ＣＬＫに応答して列アドレスを生成するアドレスカウンタ８４とを有する。ロジック回路８６には、書き込みクロック信号Ｗ＿ＣＬＫに応答して列アドレスが供給され、ページバッファ１０には、遅延した内部クロック信号に応答して列アドレスが供給される。【選択図】  図５
2018129104.tif 000002
【特許請求の範囲】
【請求項１】
入力データを受け取り、当該入力データを複数ビット幅のデータバス上に出力する入力回路と、
複数のデジットラインと、
第１の内部クロック信号に応答して、前記内部データバス上の入力データを列アドレスにより選択されたデジットラインに出力するロジック回路と、
前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するデータ保持手段と、
前記データ保持手段に保持された入力データをプログラム可能なメモリセルアレイと、
前記第１の内部クロック信号に応答して列アドレスを生成するアドレス生成手段とを有し、
前記ロジック回路には、前記第１の内部クロック信号に応答して列アドレスが供給され、
前記データ保持手段には、前記第２の内部クロック信号に応答して列アドレスが供給される、半導体記憶装置。
【請求項２】
半導体記憶装置はさらに、第１の内部クロック信号を遅延し、第２の内部回路を出力する遅延回路を含み、前記遅延回路による遅延時間は、前記ロジック回路がデータをデジットラインに出力するのに要する時間よりも大きい、請求項１に記載の半導体記憶装置。
【請求項３】
前記データ保持手段はさらに、列アドレスをデコードして列選択信号を生成するデコード手段を含み、前記列選択信号により列選択トランジスタを駆動することでデジットラインを前記データ保持手段に電気的に接続する、請求項１に記載の半導体記憶装置。
【請求項４】
前記デコード手段は、前記第２のクロック信号に応答して前記アドレス生成手段により生成された列アドレスを保持するフリップフロップを含む、請求項３に記載の半導体記憶装置。
【請求項５】
前記ロジック回路は、デジットラインに差動データを出力するためのライトアンプを含む、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
半導体記憶装置は、シリアルインターフェース機能を搭載したＮＡＮＤ型フラッシュメモリであり、第１の内部クロック信号は、外部クロック信号に応答して生成される、請求項１ないし５いずれか１つに記載の半導体記憶装置。
【請求項７】
外部端子から入力される入力データを半導体記憶装置内にセットする方法であって、
入力データを複数ビット幅のデータバスに取り込むステップと、
第１の内部クロック信号に応答して、前記内部データバス上の入力データを列アドレスにより選択されたデジットラインに出力するステップと、
前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するステップとを含み、
前記出力するステップは、前記第１の内部クロック信号に応答して供給された列アドレスを使用し、前記保持するステップは、前記第２の内部クロック信号に応答して供給される列アドレスを使用する、方法。
【請求項８】
前記第２のクロック信号の遅延時間は、前記出力するステップがデータをデジットラインに出力するのに要する時間よりも大きい、請求項７に記載の方法。
【請求項９】
前記取り込むステップは、外部クロック信号に応答して入力データを取り込み、前記第１の内部クロック信号は、外部クロック信号に応答して生成される、請求項７に記載の方法。
【請求項１０】
方法はさらに、メモリセルアレイの選択ページにセットされた入力データをプログラムするステップを含む、請求項７ないし９いずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に、外部クロックに同期して入力したデータのセット方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリでは、ページ単位でデータの読出し、プログラムを行っており、これらのページデータは、ページバッファに格納される。特許文献１に開示されるフラッシュメモリは、ページバッファに格納されたデータを第１のビット幅で転送する第１のモードと第２のビット幅で転送する第２のモードとを備え、複数の動作モードに対応している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５３５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、ＮＡＮＤ型フラッシュメモリの一部の構成例を示す図である。ページバッファ１０は、メモリセルアレイ（図示、省略）から読み出されたページデータを保持し、またはメモリセルアレイにプログラムすべきページデータを保持する。列選択回路３０は、双方向のデジットラインＤＬ／ＤＬｂ２０を介してページバッファ１０に接続され、読出し動作のとき、列アドレスに基づきページバッファ１０の中から選択されたデータをデータバス４０に出力し、プログラム動作のとき、列アドレスに基づきページバッファ１０の選択された列にプログラムすべきデータをセットする。列アドレスは、外部端子から入力され、あるいは列選択回路３０が内蔵するアドレスカウンタにより生成される。入出力回路５０は、ｍビットの外部入出力端子６０に接続され（ｍは、１以上の整数）、読出し動作のとき、データバス４０のデータを外部入出力端子６０から出力させ、プログラム動作のとき、外部入出力端子６０からの入力データをデータバス４０に出力する。仮に、データバス４０のビット幅がｍより大きい場合には、入出力回路５０は、データバス４０から複数回、読出しデータを取り込み、あるいは、データバス４０へ複数回、入力データを取り込む動作を行う。
【０００５】
ＮＡＮＤ型フラッシュメモリには、外部制御信号（アドレスラッチイネーブル信号、コマンドラッチイネーブル信号）を利用してアドレスやコマンドの入力を行うＯＮＦｉタイプや、このような外部制御信号を利用せず、外部からのシリアルクロック信号に同期してデータ、アドレス、コマンドを入力するシリアルペリフェラルインターフェース（ＳＰＩ）タイプがある。後者のＳＰＩタイプは、端子数が少なく、小型化、低コスト化が可能である。
【０００６】
図２は、図１の列選択回路の詳細を示すブロック図である。ここでは、ＳＰＩ機能を搭載するフラッシュメモリにおいて、プログラム動作時にページバッファ１０に入力データ（プログラムすべきデータ）をシーケンシャルにセットするときの動作を説明する。
【０００７】
タイミング制御回路８０は、書き込みトリガー信号Ｗ＿ＴＲＧを入力し、書き込みトリガー信号Ｗ＿ＴＲＧに応答して書き込みクロック信号Ｗ＿ＣＬＫをロジック回路８６へ出力する。遅延回路８２は、タイミング制御回路８０から出力された書き込みクロック信号Ｗ＿ＣＬＫを受け取り、これを予め設定された時間Ｔｄだけ遅延した内部クロック信号Ｉ＿ＣＬＫを生成する。列デコーダ（ＹＤＥＣ）８８は、内部クロック信号Ｉ＿ＣＬＫに応答して、アドレスカウンタ８４により生成される列アドレスＣＡを入力し、列アドレスＣＡをデコードした列選択信号ＹＳをページバッファ１０へ出力する。アドレスカウンタ８４は、内部クロック信号Ｉ＿ＣＬＫの、例えば立下りエッジに応答して列アドレスＣＡをインクリメントし、更新された列アドレスＣＡを列デコーダ８８およびロジック回路８６に出力する。ロジック回路８６は、アドレスカウンタ８４により生成された列アドレスＣＡに従いデジットラインＤＬ／ＤＬｂ２０を選択し、書き込みクロック信号＿ＷＣＬＫに応答して選択したデジットラインＤＬ／ＤＬｂ２０にデータバス４０のデータを書き込む。
【０００８】
次に、図３のタイミングチャートを動作を説明する。書き込みトリガー信号Ｗ＿ＴＲＧは、外部から供給されるクロック信号ＣＬＫに同期する信号であり、タイミング制御回路８０は、時刻ｔ１で、書き込みトリガー信号Ｗ＿ＴＲＧを受け取ると、それとほぼ同時刻に、書き込みクロックＷ＿ＣＬＫをロジック回路８６に出力する。ロジック回路８６は、アドレスカウント８６により生成された列アドレスＣＡに基づきデジットラインＤＬ／ＤＬｂ２０を選択し、書き込みクロック信号Ｗ＿ＣＬＫの、例えば立ち上がりエッジに応答してデータバス４０のデータを選択したデジットラインＤＬ／ＤＬｂ２０に出力する。ロジック回路８６は、ここには図示しないが、ライトアンプを含み、ライトアンプは、デジットラインＤＬ／ＤＬｂ２０上に差動データを出力する。
【０００９】
複数のデジットラインＤＬ／ＤＬｂ２０の各々は、複数の列選択トランジスタを介してページバッファ１０の対応する複数の列のラッチ回路に接続される。例えば、ページバッファが２Ｋバイトであるとき、デジットラインＤＬ／ＤＬｂ２０が１６本であれば、一対のデジットラインＤＬ／ＤＬｂは、１２８個の列のラッチ回路に接続され、デジットラインＤＬ／ＤＬｂが３２本であれば、一対のデジットラインＤＬ／ＤＬｂは、６４個の列のラッチ回路に接続される。複数の列選択トランジスタは、列選択信号ＹＳにより選択的にオン／オフ駆動され、列選択トランジスタがオンすることで、ページバッファ１０の該当するラッチ回路とデジットラインＤＬ／ＤＬｂ２０とが電気的に接続される。デジットラインＤＬ／ＤＬｂ２０の物理的な配線は、上述の通り多数のラッチ回路と接続するため、デジットラインＤＬ／ＤＬｂ２０の配線容量および配線抵抗は比較的大きく、このため、ライトアンプによりデジットラインＤＬ／ＤＬｂの電位差が十分となるまで駆動するには、一定の時間が必要となる。
【００１０】
遅延回路８２は、ライトアンプがデジットラインＤＬ／ＤＬｂ２０を駆動するのに必要な時間よりも大きい遅延時間Ｔｄを設定する。これにより、時刻ｔ２で、書き込みクロック信号Ｗ＿ＣＬＫより時間Ｔｄだけ遅延した列選択信号ＹＳが生成され、デジットラインＤＬ／ＤＬｂの電位差が十分になった時刻ｔ２で、列選択トランジスタがオンされ、ページバッファ１０の該当する列のラッチ回路に差動データがセットされる。
【００１１】
次に、時刻ｔ３で、アドレスカウンタ８４は、内部クロック信号Ｉ＿ＣＬＫの立下りエッジで、自動的にインクリメントされ、列アドレスを更新する。時刻ｔ３は、デジットラインＤＬ／ＤＬｂ２０のデータがページバッファ１０のラッチ回路に書込まれたタイミングを表す。アドレスカウンタ８４により更新された列アドレスは、ロジック回路８６および列デコーダ８８に出力され、次の入力データがページバッファ１０にセットされ、最終的にページバッファ１０には１ページ分のプログラムすべきデータがセットされ、選択ページへのプログラムが行われる。
【００１２】
ＮＡＮＤフラッシュメモリにおいて、外部からのクロック信号ＣＬＫの動作周波数を上げていくと、列アドレスがインクリメントされる前に次の書き込みクロック信号が発生し、更新前の列アドレスに対応するラッチ回路に間違ったデータがセットされてしまうおそれがある。
【００１３】
図４は、外部クロック信号ＣＬＫの動作周波数が高速になった場合の課題を説明する図である。時刻ｔ１で、書き込みクロック信号Ｗ＿ＣＬＫの立ち上がりエッジに応答して、ロジック回路８６は、列アドレスに従い選択されたデジットラインＤＬ／ＤＬｂ２０への差動データの書き込みを開始する。デジットラインＤＬ／ＤＬｂ２０への書き込みには、上記したように一定の書き込み時間Ｔｗが必要であり、この書き込み時間Ｔｗよりも大きな遅延時間Ｔｄ後に内部クロック信号Ｉ＿ＣＬＫがアドレスカウンタ８６および列デコーダ８８に供給される。時刻ｔ２で、列選択信号ＹＳの例えば立ち上がりエッジに応答して列選択トランジスタがオンし、デジットラインＤＬ／ＤＬｂ２０のデータがページバッファ１０の該当する列のラッチ回路にセットされる。時刻ｔ３で、列選択信号ＹＳ／内部クロック信号Ｉ＿ＣＬＫの立下りエッジに応答してアドレスカウンタ８４がインクリメントされる。しかしながら、クロック信号ＣＬＫの動作周波数が高速になると、クロック信号ＣＬＫに同期する書き込みトリガー信号Ｗ＿ＴＲＧの周波数も早くなり、それと略同時刻に書き込みクロック信号Ｗ＿ＣＬＫが発生する。そうすると、図４に示すように、次の列アドレスＣＡが更新される前に、次の書き込みクロック信号Ｗ＿ＣＬＫが時刻ｔ３’で発生してしまい、タイミング違反が生じてしまう。その結果、ロジック回路８６は、更新前の列アドレスに従いデジットラインＤＬ／ＤＬｂを選択し、ページバッファ１０は、更新された列アドレスに従い列選択トランジスタを選択し、両者が一致せず、入力データを正確にページバッファ１０にセットすることができなくなる。
【００１４】
他方、デジットラインＤＬ／ＤＬｂ２０への書き込み時間Ｔｗを短縮することも考えられるが、この書き込み時間Ｔｗは、デジットラインＤＬ／ＤＬｂのＲＣ時定数によるところが大きく、短縮するためには回路規模や面積の増加は避けられない。
【００１５】
本発明は、このような従来の課題を解決するものであり、入力データを正確にセットすることができる半導体記憶装置および入力データのセット方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体記憶装置は、入力データを受け取り、当該入力データを複数ビット幅のデータバス上に出力する入力回路と、複数のデジットラインと、第１の内部クロック信号に応答して、前記内部データバス上の入力データを列アドレスにより選択されたデジットラインに出力するロジック回路と、前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するデータ保持手段と、前記データ保持手段に保持された入力データをプログラム可能なメモリセルアレイと、前記第１の内部クロック信号に応答して列アドレスを生成するアドレス生成手段とを有し、前記ロジック回路には、前記第１の内部クロック信号に応答して列アドレスが供給され、前記データ保持手段には、前記第２の内部クロック信号に応答して列アドレスが供給される。
【００１７】
好ましくは半導体記憶装置はさらに、第１の内部クロック信号を遅延し、第２の内部回路を出力する遅延回路を含み、前記遅延回路による遅延時間は、前記ロジック回路がデータをデジットラインに出力するのに要する時間よりも大きい。好ましくは前記データ保持手段はさらに、列アドレスをデコードして列選択信号を生成するデコード手段を含み、前記列選択信号により列選択トランジスタを駆動することでデジットラインを前記データ保持手段に電気的に接続する。好ましくは前記デコード手段は、前記第２のクロック信号に応答して前記アドレス生成手段により生成された列アドレスを保持するフリップフロップを含む。好ましくは前記ロジック回路は、デジットラインに差動データを出力するためのライトアンプを含む。好ましくは半導体記憶装置は、シリアルインターフェース機能を搭載したＮＡＮＤ型フラッシュメモリであり、第１の内部クロック信号は、外部クロック信号に応答して生成される。
【００１８】
本発明に係る、外部端子から入力される入力データを半導体記憶装置内にセットする方法は、入力データを複数ビット幅のデータバスに取り込むステップと、第１の内部クロック信号に応答して、前記内部データバス上の入力データを列アドレスにより選択されたデジットラインに出力するステップと、前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するステップとを含み、前記出力するステップは、前記第１の内部クロック信号に応答して供給された列アドレスを使用し、前記保持するステップは、前記第２の内部クロック信号に応答して供給される列アドレスを使用する。
【００１９】
好ましくは前記第２のクロック信号の遅延時間は、前記出力するステップがデータをデジットラインに出力するのに要する時間よりも大きい。好ましくは前記取り込むステップは、外部クロック信号に応答して入力データを取り込み、前記第１の内部クロック信号は、外部クロック信号に応答して生成される。好ましくは方法はさらに、メモリセルアレイの選択ページにセットされた入力データをプログラムするステップを含む。
【発明の効果】
【００２０】
本発明によれば、ロジック回路には第１の内部クロック信号に応答して列アドレスを供給し、データ保持手段には、第１の内部クロック信号を遅延した第２の内部クロック信号を供給するようにしたので、外部クロック信号の動作周波数が高速になっても、タイミング違反を生じることなく入力データをデータ保持手段にセットすることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】典型的なフラッシュメモリにおける読出しデータの読出し方法、およびプログラムすべきデータの入力方法を説明する図である。
【図２】図１に示す列選択回路の詳細を説明する図である。
【図３】従来のフラッシュメモリにおけるページバッファへのデータのシリアル書き込み動作時のタイミングチャートである。
【図４】従来のフラッシュメモリにおけるページバッファへのデータのシリアル書き込み動作時の課題を説明するためのタイミングチャートである。
【図５】本発明の実施例に係るフラッシュメモリの要部の構成を示す図である。
【図６】本発明の実施例に係るページバッファへのデータのシリアル書き込み動作時のタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、外部クロック信号に応答してデータを入力可能であり、１つの好ましい態様では、シリアルインターフェースを備えたＮＡＮＤ型フラッシュメモリである。シリアルインターフェースは、例えば、シリアルクロックＳＣＬＫを入力するための端子、データ、コマンド、アドレス等を入出力する端子、チップセレクトを行う端子等を含む。他の好ましい態様では、ＯＮＦｉタイプのＮＡＮＤ型フラッシュメモリである。
【実施例】
【００２３】
図５は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの要部構成を示すブロック図である。図中、図２の構成と同一のものについては同一の参照番号を附す。本実施例に係るフラッシュメモリにおいて、アドレスカウンタ８４は、書き込みクロック信号Ｗ＿ＣＬＫに応答して自動的にインクリメントされ、このインクリメントにより更新された列アドレスを出力する。この際、アドレスカウンタ８４は、書き込みクロック信号Ｗ＿ＣＬＫの立ち上がりエッジまたは立下りエッジのいずれに応答してもよい。アドレスカウンタ８４により生成された列アドレスＣＡは、ロジック回路８６およびフリップフロップ１００に供給される。
【００２４】
フリップフロップ１００は、書き込みクロック信号Ｗ＿ＣＬＫを遅延した内部クロック信号Ｉ＿ＣＬＫに応答して、アドレスカウンタ８４から出力される列アドレスＣＡを保持し、保持した列アドレスＣＡを列デコータ８８へ提供する。この際、フリップフロップ８８は、内部クロック信号Ｉ＿ＣＬＫの立ち上がりエッジまたは立下りエッジのいずれに応答してもよい。列デコータ８８は、フリップフロップ１００で保持された列アドレスをデコードし、列選択信号ＹＳをページバッファ１０へ出力する。ページバッファ１０は、列選択信号ＹＳによりオンされた列選択トランジスタを介して、選択された列のラッチ回路をデジットラインＤＬ／ＤＬｂ２０に電気的に接続する。
【００２５】
入出力回路５０は、外部から供給されるクロック信号に応答して、外部端子に供給された入力データをシリアル／パラレル変換し、変換した入力データを複数ビット幅のデータバス４０上に出力する。ロジック回路８６は、書き込みクロック信号Ｗ＿ＣＬＫに応答して、アドレスカウンタ８４により生成された列アドレスＣＡに従いデジットラインＤＬ／ＤＬｂ２０を選択し、選択されたデジットラインＤＬ／ＤＬｂ２０上にデータバス４０のデータを出力する。好ましい態様では、ロジック回路８６は、複数ビット幅のデジットラインＤＬ／ＤＬｂ２０を駆動するためのライトアンプを含み、ロジック回路８６は、列アドレスＣＡに従いライトアンプを選択し、選択されたライトアンプに接続されたデジットラインＤＬ／ＤＬｂ２０に差動データを書き込む。デジットラインＤＬ／ＤＬｂに差動データを書き込むためには一定の時間が必要になるため、ライトアンプは、書き込みクロック信号Ｗ＿ＣＬＫの立ち上がりエッジに応答してデジットラインＤＬ／ＤＬｂ２０を駆動することが望ましい。但し、書き込みクロック信号Ｗ＿ＣＬＫの立ち上がりエッジに応答してデジットラインを駆動してもよい。
【００２６】
次に、入力データを外部クロック信号に応答してシーケンシャルにページバッファ１０にセットする方法について、図６のタイミングチャートを参照して説明する。フラッシュメモリの外部端子には、シリアルクロック信号ＣＬＫが供給され、タイミング制御回路８０は、時刻ｔ１で、クロック信号ＣＬＫに同期する書き込みトリガー信号Ｗ＿ＴＲＧを入力し、これとほぼ同時刻に書き込みクロック信号Ｗ＿ＣＬＫを出力する。書き込みクロック信号Ｗ＿ＣＬＫは、アドレスカウンタ８４、ロジック回路８６および遅延回路８２に供給される。
【００２７】
ロジック回路８６は、書き込みクロック信号Ｗ＿ＣＬＫの立ち上がりエッジに応答して、デジットラインＤＬ／ＤＬｂ２０へ差動データを書き込む。このとき、アドレスカウンタ８４の列アドレスＣＡ＿０が列アドレスロジック部ＣＡ＿ＬＯＧＩＣを介してロジック回路８６に入力され、ロジック回路８６は、複数のデジットラインＤＬ／ＤＬｂ２０の中から列アドレスＣＡ＿０に従いデジットラインＤＬ／ＤＬｂ２０を選択する。
【００２８】
次に、時刻ｔ２で、アドレスカウンタ８４は、書き込みクロック信号Ｗ＿ＣＬＫの立下りエッジに応答して、アドレスをインクリメントし、更新された列アドレスＣＡ＿１を出力する。但し、アドレスカウンタ８４のインクリメントは、必ずしも時刻ｔ２である必要はなく、時刻ｔ１で行うようにしてもよい。
【００２９】
ロジック回路８６によるデジットラインＤＬ／ＤＬｂ２０への書き込み時間Ｔｗの経過後の時刻ｔ３で、遅延回路８２から内部クロック信号Ｉ＿ＣＬＫが出力される。なお、列デコーダ８８による遅延時間は非常に小さいので、内部クロックＩ＿ＣＬＫと列選択信号ＹＳは、同時刻で表されている。フリップフロップ１００は、内部クロック信号Ｉ＿ＣＬＫに応答して保持していた列アドレスＣＡ＿０を列アドレスＰＢ部ＣＡ＿ＰＢを介して列デコーダ８８へ出力する。ここで、フリップフロップ１００は、次の内部クロック信号Ｉ＿ＣＬＫのとき列アドレスＣＡ＿１を保持することに留意すべきである。ページバッファ１０は、列選択信号ＹＳの、例えば立ち上がりエッジに応答して、デジットラインＤＬ／ＤＬｂのデータを選択された列のラッチ回路にセットする。
【００３０】
時刻ｔ４で、次の書き込みクロックＷ＿ＣＬＫが発生するが、これに同期してアドレスカウンタ８４がインクリメントされ、更新された列アドレスＣＡ＿２が列アドレスロジック部ＣＡ＿ＬＯＧＩＣを介してロジック回路８６に入力され、ロジック回路８６は、列アドレスＣＡ＿２に従い該当するデジットラインＤＬ／ＤＬｂ２０を選択する。このとき、フリップフロップ１００は、更新前の列アドレスＣＡ＿１を保持しているため、ロジック回路８６により選択されたデジットラインＤＬ／ＤＬｂ２０の列アドレスと一致する。
【００３１】
このように本実施例によれば、ロジック回路８６のための列アドレスロジック部ＣＡ＿ＬＯＧＩＣとページバッファ１０のための列アドレスＰＢ部ＣＡ＿ＰＢとを分離するようにしたので、外部クロック信号の動作周波数が高速になっても、ロジック回路８６の列アドレスとページバッファ１０の列アドレスとを一致させることができ、従来の列アドレスのタイミング違反を解消することができる。
【００３２】
上記実施例によれば、動作周波数が速い外部クロック信号に同期させてデータを入力させる例を示したが、これに限らず、本発明は、ＯＮＦｉのようなＮＡＮＤ型フラッシュメモリにも適用することが可能である。この場合、クロック信号ＣＬＫは、外部から供給されるものではなく内部クロック信号であり、内部クロック信号に同期させてデータをページバッファ等にセットするときに本発明を適用することができる。
【００３３】
上記実施例では、ロジック回路８６は、ライトアンプ(ライトドライバ)によりデジットライン２０の駆動を行ったが、これ以外の駆動回路によりデジットライン２０を駆動するようにしてもうよい。
【００３４】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００３５】
１０：ページバッファ                        ２０：デジットライン
３０：列選択回路                            ４０：データバス
５０：入出力回路                            ８０：タイミング制御回路
８２：遅延回路                              ８４：アドレスカウンタ
８６：ロジック回路                          ８８：列デコーダ
１００：フリップフロップ
【図１】
2018129104.tif 000003
【図２】
2018129104.tif 000004
【図３】
2018129104.tif 000005
【図４】
2018129104.tif 000006
【図５】
2018129104.tif 000007
【図６】
2018129104.tif 000008
【手続補正書】
【提出日】平成29年11月22日(2017.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力データを受け取り、当該入力データを複数ビット幅のデータバス上に出力する入力回路と、
複数のデジットラインと、
第１の内部クロック信号に応答して、前記データバス上の入力データを列アドレスにより選択されたデジットラインに出力するロジック回路と、
前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するデータ保持手段と、
前記データ保持手段に保持された入力データをプログラム可能なメモリセルアレイと、
前記第１の内部クロック信号に応答して列アドレスを生成するアドレス生成手段とを有し、
前記ロジック回路には、前記第１の内部クロック信号に応答して列アドレスが供給され、
前記データ保持手段には、前記第２の内部クロック信号に応答して列アドレスが供給される、半導体記憶装置。
【請求項２】
半導体記憶装置はさらに、前記第１の内部クロック信号を遅延し、前記第２の内部クロック信号を出力する遅延回路を含み、前記遅延回路による遅延時間は、前記ロジック回路がデータをデジットラインに出力するのに要する時間よりも大きい、請求項１に記載の半導体記憶装置。
【請求項３】
前記データ保持手段はさらに、列アドレスをデコードして列選択信号を生成するデコード手段を含み、前記列選択信号により列選択トランジスタを駆動することでデジットラインを前記データ保持手段に電気的に接続する、請求項１に記載の半導体記憶装置。
【請求項４】
前記デコード手段は、前記第２の内部クロック信号に応答して前記アドレス生成手段により生成された列アドレスを保持するフリップフロップを含む、請求項３に記載の半導体記憶装置。
【請求項５】
前記ロジック回路は、デジットラインに差動データを出力するためのライトアンプを含む、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
半導体記憶装置は、シリアルインターフェース機能を搭載したＮＡＮＤ型フラッシュメモリであり、第１の内部クロック信号は、外部クロック信号に応答して生成される、請求項１ないし５いずれか１つに記載の半導体記憶装置。
【請求項７】
外部端子から入力される入力データを半導体記憶装置内にセットする方法であって、
入力データを複数ビット幅のデータバスに取り込むステップと、
第１の内部クロック信号に応答して、前記データバス上の入力データを列アドレスにより選択されたデジットラインに出力するステップと、
前記第１の内部クロック信号を遅延した第２の内部クロック信号に応答して、列アドレスにより選択された列の保持回路に前記デジットラインのデータを保持するステップとを含み、
前記出力するステップは、前記第１の内部クロック信号に応答して供給された列アドレスを使用し、前記保持するステップは、前記第２の内部クロック信号に応答して供給される列アドレスを使用する、方法。
【請求項８】
前記第２の内部クロック信号の遅延時間は、前記出力するステップがデータをデジットラインに出力するのに要する時間よりも大きい、請求項７に記載の方法。
【請求項９】
前記取り込むステップは、外部クロック信号に応答して入力データを取り込み、前記第１の内部クロック信号は、外部クロック信号に応答して生成される、請求項７に記載の方法。
【請求項１０】
方法はさらに、メモリセルアレイの選択ページにセットされた入力データをプログラムするステップを含む、請求項７ないし９いずれか１つに記載の方法。