(57)【要約】      （修正有）【課題】デジタル論理回路の改善された省電力メカニズムを提供する。【解決手段】クロック信号から第１のリージョナルクロック信号を導出し、第１の論理回路領域の状態選択信号に応じて該信号を選択的に印加及び遮断するように構成されたクロックゲーティング回路１１０を備える。第１の論理回路領域１３０は、１つ以上のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッドと、１つ以上のデジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッドとを備え、状態選択信号に応じて第１のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節し、状態選択信号に応じて第２のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節するように構成された制御可能なバックバイアス電圧発生器１２０を備える。【選択図】図１
2018137429.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路であって、
１つ以上の論理回路領域にクロック信号を分配するためのクロック信号グリッドと、
正のＤＣ電源電圧及び負のＤＣ電源電圧によって電力供給される第１の論理回路領域と、を含み、
前記第１の論理回路領域は、
前記第１の論理回路領域の１つ以上のデジタル論理回路に第１のリージョナルクロック信号を供給する第１のリージョナルクロックネットワークと、
前記クロック信号から前記第１のリージョナルクロック信号を導出し、前記第１の論理回路領域の状態選択信号に応じて前記第１のリージョナルクロック信号を選択的に印加及び遮断するように構成されるクロックゲーティング回路と、
前記１つ以上のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッド、並びに前記１つ以上のデジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッドと、
制御可能なバックバイアス電圧発生器であって、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの第１のバックバイアス電圧を第１レベルと第２レベルとの間で調節し、
前記状態選択信号に応じて、前記第２のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節する
ように構成された、該制御可能なバックバイアス電圧発生器と、
を備える、半導体集積回路。
【請求項２】
前記１つ以上のデジタル論理回路は、前記第１のリージョナルクロック信号を受け取るために前記第１のリージョナルクロックネットワークに接続された、フリップフロップなどの少なくとも１つの順序論理回路を備える、請求項１に記載の半導体集積回路。
【請求項３】
前記状態選択信号は、前記第１の論理回路領域を、前記第１のリージョナルクロック信号がアクティブであるアクティブ状態と、前記第１のリージョナルクロック信号が遮断された又は非スイッチング状態となる非アクティブ状態との間でスイッチングするように構成される、請求項１又は２に記載の半導体集積回路。
【請求項４】
前記制御可能なバックバイアス電圧発生器は、
前記アクティブ状態において、前記第１のバックバイアス電圧グリッドの前記バイアス電圧を前記正のＤＣ電源電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バイアス電圧を前記負のＤＣ電源電圧に調節し、
前記非アクティブ状態において、前記第１のバックバイアス電圧グリッドの前記バイアス電圧を前記正のＤＣ電源電圧より高い電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バイアス電圧を前記負のＤＣ電源電圧より低い電圧に調節するように構成される、請求項３に記載の半導体集積回路。
【請求項５】
前記制御可能なバックバイアス電圧発生器は、
前記第１のバックバイアス電圧グリッドの前記第１のレベルと前記第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶに設定し、
前記第２のバックバイアス電圧グリッドの前記第１のレベルと前記第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶに設定する
ように構成される、請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記制御可能なバックバイアス電圧発生器は、
前記状態選択信号に応じて、前記第１のバックバイアス電圧と前記正のＤＣ電源電圧とを前記第１のバックバイアス電圧グリッドに選択的に接続するように構成された第１のマルチプレクサと、
前記状態選択信号に応じて、前記第２のバックバイアス電圧と前記負のＤＣ電源電圧とを前記第２のバックバイアス電圧グリッドに選択的に接続するように構成された第２のマルチプレクサとを含むことを特徴とする請求項１から５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記第１のマルチプレクサは、
前記第１のバックバイアス電圧に接続された第１の入力、及び前記正のＤＣ電源電圧に接続された第２の入力と、
前記状態選択信号に接続された選択入力と、
前記第１のバックバイアス電圧グリッドに接続された出力とを含み、
前記第２のマルチプレクサは、
前記第２のバックバイアス電圧に接続された第１の入力、及び前記負のＤＣ電源電圧に接続された第２の入力と、
前記状態選択信号に接続された選択入力と、
前記第２のバックバイアス電圧グリッドに接続された出力とを含む、請求項６に記載の半導体集積回路。
【請求項８】
前記制御可能なバックバイアス電圧発生器は、
前記正のＤＣ電源電圧から前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧の少なくとも１つを生成するように構成された第１のスイッチトモードＤＣ−ＤＣコンバータを含む、請求項５から７のいずれか一項に記載の半導体集積回路。
【請求項９】
前記第１及び第２のスイッチトモードＤＣ−ＤＣコンバータの少なくとも１つは、スイッチトキャパシタコンバータを含む、請求項７に記載の半導体集積回路。
【請求項１０】
前記クロックゲーティング回路は、Ｄ−ＦＦ及びＡＮＤゲートを含み、
前記Ｄ−ＦＦは、前記状態選択信号に接続されたデータ入力と、前記クロック信号に接続されたクロック入力と、前記ＡＮＤゲートの第１の入力に接続された出力とを有し、前記ＡＮＤゲートの第２の入力は、前記クロック信号に接続され、前記ＡＮＤゲートの出力が前記第１のリージョナルクロック信号を前記第１のリージョナルクロックネットワークに供給する、請求項１から９のいずれか一項に記載の半導体集積回路。
【請求項１１】
完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）半導体基板又は部分空乏化シリコン・オン・インシュレータ（ＰＤ  ＳＯＩ）半導体基板上に配置される、請求項１から１０のいずれか一項に記載の半導体集積回路。
【請求項１２】
前記完全空乏化又は部分的空乏化シリコン・オン・インシュレータ基板は、標準的なウェル構造を含み、
前記標準的なウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含む、請求項１１に記載の半導体集積回路。
【請求項１３】
前記完全空乏化又は部分的空乏化シリコン・オン・インシュレータ基板は、フリップ・ウェル構造を含み、
前記フリップ・ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含む、請求項１１に記載の半導体集積回路。
【請求項１４】
二重ウェル構造を含むバルクＣＭＯＳ基板を含み、
前記二重ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含む、請求項１から１０のいずれか一項に記載の半導体集積回路。
【請求項１５】
半導体集積回路の第１の論理回路領域の１つ以上のデジタル論理回路のリーク電流を制御する方法であって、
クロックゲーティング回路にクロック信号及び状態選択信号を供給するステップと、
前記クロック信号及び前記状態選択信号から前記第１の論理回路領域のための第１のリージョナルクロック信号を導出するステップと、
前記第１の論理回路領域のアクティブ状態において、前記第１の論理回路領域のリージョナルクロックネットワークに前記第１のリージョナルクロック信号を印加するステップと、
前記第１の論理回路領域の非アクティブ状態において、前記第１のリージョナルクロック信号を遮断するステップと、
前記１つ以上のデジタル論理回路の複数のＰＭＯＳトランジスタのボディに接続された第１のバックバイアス電圧グリッドにバックバイアス電圧を供給するステップと、
前記１つ以上のデジタル論理回路の複数のＮＭＯＳトランジスタのボディに接続された第２のバックバイアス電圧グリッドに第２のバックバイアス電圧を供給するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップとを含む、方法。
【請求項１６】
請求項１から１４のいずれか一項に記載の半導体集積回路を含む聴覚機器であって、前記半導体集積回路は、制御及び処理回路を含み、
前記制御及び処理回路は、
第１の音響信号の受け取りのための第１の音響入力チャネルと、
ユーザの聴力損失に応じて補償されたマイクロフォン信号を生成するための前記第１の音響信号の受け取り及び処理のための信号プロセッサと、
前記補償されたマイクロフォン信号の受け取り、前記聴覚機器の小型レシーバ又はラウドスピーカに印加するための増幅された又はバッファされた出力信号の生成のための出力増幅器とを含む、聴覚機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の論理回路領域であって、その１つ以上のデジタル論理回路に第１のリージョナルクロック信号を供給する第１のリージョナルクロックネットワークを含む該第１の論理回路領域を備える半導体集積回路に関する。前記半導体集積回路は、クロック信号から第１のリージョナルクロック信号を導出し、第１の論理回路領域の状態選択信号に応じて第１のリージョナルクロック信号を選択的に印加及び遮断するように構成されたクロックゲーティング回路をさらに備える。第１の論理回路領域は、１つ以上のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッドと、１つ以上のデジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッドとを備える。前記半導体集積回路は、前記状態選択信号に応じて前記第１のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節し、前記状態選択信号に応じて前記第２のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節するように構成された制御可能なバックバイアス電圧発生器をさらに備える。
【背景技術】
【０００２】
現代の集積回路短スケールＣＭＯＳプロセスで実施される順序論理回路及び組合せ論理回路のようなデジタル論理回路はリーク電力損失を被る。非アクティブ回路領域及びリーフフリップフロップのリージョナルクロック信号をトグルすることを防止することによって動的又はスイッチング電力を節約する、所謂クロックゲーティング機構を利用することによって、このようなデジタル論理回路での電力節約を達成することが知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
残念ながら、非アクティブ論理回路領域のデジタル論理回路は、クロックゲーティング回路によって動作又は制御される論理回路領域内のデジタル論理回路のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのリーク電流のために比較的大きい電力量を消費することがある。このリーク電流は一般的に、ＣＭＯＳプロセスの寸法が縮小するにつれてますます増大する問題である。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのリーク電流の増加は、サブスレッショルド伝導及び逆バイアスされたダイオードリークによって生じる。この問題は、比較的低いクロック周波数（例えば、５０ＭＨｚ又は２５ＭＨｚ未満のクロック周波数）で動作するデジタル論理回路について特に顕著である。リーク電力は、このような比較的低いクロック周波数で動作する一定のデジタル論理回路において動的電力を超えることがある。聴覚機器用の集積回路は、従来の聴覚機器用電池が極めて限られたエネルギー貯蔵のため、デジタル論理回路がこれらの比較的低いクロック周波数で動作し得る用途の１つのタイプである。
【０００４】
したがって、デジタル論理回路、特に上述したように比較的低いクロック周波数で動作するデジタル論理回路の改善された省電力メカニズムに対する技術の必要性が依然として存在する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様は、１つ以上の論理回路領域にクロック信号を分配するためのクロック信号グリッドと、正のＤＣ電源電圧及び負のＤＣ電源電圧によって電力供給される第１の論理回路領域とを含む半導体集積回路に関する。前記第１の論理回路領域は、前記第１の論理回路領域の１つ以上のデジタル論理回路に第１のリージョナルクロック信号を供給する第１のリージョナルクロックネットワークと、前記クロック信号から前記第１のリージョナルクロック信号を導出し、前記第１の論理回路領域の状態選択信号に応じて前記第１のリージョナルクロック信号を選択的に印加及び遮断するように構成されたクロックゲーティング回路と、前記１つ以上のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッド、並びに前記１つ以上のデジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッドと、制御可能なバックバイアス電圧発生器であって、前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節し、前記状態選択信号に応じて、前記第２のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節するように構成された、該制御可能なバックバイアス電圧発生器とを備える。
【０００６】
前記状態選択信号は、前記第１の論理回路領域を、前記第１のリージョナルクロック信号がアクティブであるアクティブ状態と、前記第１のリージョナルクロック信号が遮断された又は非スイッチング状態となる非アクティブ状態との間でスイッチングするように構成される。本半導体集積回路は、前記状態選択信号を利用して、前記第１のバックバイアス電圧グリッドのバイアス電圧と、前記第２のバックバイアス電圧グリッドのバイアス電圧とを決定する。これにより、例えば、前記状態選択信号を、前記第１の論理回路領域が前記第１のリージョナルクロック信号がスイッチングされているアクティブ状態にあるときに、前記第１のバックバイアス電圧グリッドの電圧を正のＤＣ電源電圧（例えば、バックバイアス電圧又はバイアス電圧の第１のレベル）に設定するために使用することができる。このバックバイアス電圧設定により、リーク電流量が比較的多量ではあるが、第１の論理回路領域の１つ以上のデジタル論理回路の最大速度を提供することができる。前記状態選択信号を、前記第１の論理回路領域が、前記クロックゲーティング回路によって前記第１のリージョナルクロック信号が遮断された非アクティブ状態にあるときに、前記第１のバックバイアス電圧グリッドの電圧を正のＤＣ電源電圧より高いバイアス電圧（例えば、第２のレベル）に設定するために使用することができる。この第２のレベルのバックバイアス電圧設定により、前記第１の論理回路領域の１つ以上のデジタル論理回路のＰＭＯＳトランジスタを通るリーク電流を大幅に低減させることができる。その結果、この特徴は、第１の論理回路領域が非アクティブ状態又はスリープ状態にあるときに、前記第１の論理回路領域におけるリーク電力の顕著な減少をもたらす。さらに前記状態選択信号を、例えば、前記第１の論理回路領域が上記アクティブ状態のままであるとき、前記第２のバックバイアス電圧グリッドの電圧を負のＤＣ電源電圧、例えば前記バックバイアス電圧の第１のレベルに設定するために同様に使用することができる。さらに前記状態選択信号を、前記第１の論理回路領域が前記非アクティブ状態にあるときに、前記第２のバックバイアス電圧グリッドの電圧を負のＤＣ電源電圧より低いバイアス電圧（例えば、第２のレベル）に設定するために使用することができる。この第２のレベルのバックバイアス電圧設定により、前記第１の論理回路領域の１つ以上のデジタル論理回路のＮＭＯＳトランジスタを通るリーク電流を大幅に低減することができる。
【０００７】
制御可能なバックバイアス電圧発生器は、
アクティブ状態において、前記第１の論理回路領域の前記第１のバックバイアス電圧グリッドの前記バイアス電圧を正のＤＣ電源電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バックバイアス電圧又はバイアス電圧を負のＤＣ電源電圧に調節し、
非アクティブ状態において、前記第１のバックバイアス電圧グリッドのバックバイアス電圧を正のＤＣ電源電圧より高い電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バックバイアス電圧又はバイアス電圧を負のＤＣ電源電圧より低い電圧に調節するように然るべく構成され得る。
【０００８】
前記半導体集積回路の他の実施形態によれば、前記状態選択信号を用いて、前記第１の論理回路領域が非アクティブ状態にあるとき、前記第１のバックバイアス電圧グリッドの電圧を正のＤＣ電源電圧（例えば第２のレベル）に設定し、前記第１の論理回路領域がアクティブ状態にあるとき、前記第１のバックバイアス電圧グリッドの電圧を前記正のＤＣ電源電圧より低いバイアス電圧（例えば第１のレベル）に設定する。後者の実施形態では、前記状態選択信号を用いて、前記第１の論理回路領域が非アクティブ状態にあるとき、前記第２のバックバイアス電圧グリッドの電圧を負のＤＣ電源電圧（例えば第２のレベル）に設定し、前記第１の論理回路領域がアクティブ状態にあるとき、前記第２のバックバイアス電圧グリッドの電圧を、負のＤＣ電源電圧より高いバイアス電圧（例えば、第１のレベル）に設定する。
【０００９】
したがって、本半導体集積回路は、前記第１の論理回路領域の前記１つ以上のデジタル論理回路のＰＭＯＳ及びＮＭＯＳトランジスタのうちの少なくとも１つの調節可能なボディバイアス電圧とクロックゲーティング技術とを組み合わせて、例えば回路オーバヘッド及び電力オーバヘッドに関して、前記第１の論理回路領域の前記１つ以上のデジタル論理回路のリーク電力を効果的に低減するための方法論である。
【００１０】
前記第１のバックバイアス電圧の前記第２のレベルは、ＰＭＯＳトランジスタの場合、前記第１のバックバイアス電圧の前記第１のレベルよりも少なくとも１００ｍＶ高くし得る。前記第２のバックバイアス電圧の前記第２のレベルは、ＮＭＯＳトランジスタの場合、前記第１のバックバイアス電圧の前記第１のレベルよりも少なくとも１００ｍＶ低くし得る。したがって、前記第２のバックバイアス電圧の前記第１のレベルが負のＤＣ電源電圧、例えば接地電位に一致する場合、例えば、前記第２のバックバイアス電圧の前記第２のレベルは接地電位より低く、例えばマイナス１００ｍＶとなり得る。したがって、前記制御可能なバックバイアス電圧発生器の一実施形態は、前記第１のバックバイアス電圧グリッドの第１のレベルと第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶ超に設定し、前記第２のバックバイアス電圧グリッドの第１のレベルと第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶより大きく設定するように構成され得る。
【００１１】
前記１つ以上のデジタル論理回路は、好ましくは、前記第１のリージョナルクロック信号を受け取るために前記第１のリージョナルクロックネットワークに接続された、フリップフロップなどの少なくとも１つの順序論理回路を備える。前記第１の論理回路領域は、１〜５０００個の個々の論理回路、例えば１０〜２０００個の個々の論理回路を含み得ることは、当業者であれば理解されよう。個々の論理回路は、第１のリージョナルクロックネットワークに接続された複数の順序論理回路と、ＡＮＤゲート、ＯＲゲートなどの複数の組み合わせ論理回路とをさらに含むことができる。
【００１２】
前記制御可能なバックバイアス電圧発生器は、前記状態選択信号に応じて、前記第１のバックバイアス電圧と前記正のＤＣ電源電圧とを前記第１のバックバイアス電圧グリッドに選択的に接続するように構成された第１のマルチプレクサと、前記状態選択信号に応じて、前記第２のバックバイアス電圧と前記負のＤＣ電源電圧とを前記第２のバックバイアス電圧グリッドに選択的に接続するように構成された第２のマルチプレクサとを含むことができる。前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧は、前記第１の論理回路領域から離れた位置で生成され、集積回路上のこの遠隔位置から適切な電力線グリッド又はワイヤを介して前記制御可能なバックバイアス電圧発生器に送られる。後者の実施形態では、複数の個々の論理回路領域のそれぞれの第１及び第２のバックバイアス電圧は、共用電圧コンバータ又は複数のコンバータから供給されてもよい。前記電圧コンバータは、リニア電圧レギュレータ又はスイッチトモードＤＣ−ＤＣコンバータを含み得る。スイッチトモードＤＣ−ＤＣコンバータは、正のＤＣ電源電圧から前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧の少なくとも１つを生成するように構成することができる。このような実施形態の１つでは、スイッチトモードＤＣ−ＤＣコンバータは、典型的には、コンパクトなレイアウト（すなわち、小型半導体ダイ）及び高い変換効率を有するスイッチトキャパシタ電力コンバータを含み得る。
【００１３】
前記第１のマルチプレクサは、前記第１のバックバイアス電圧に接続された第１の入力、及び前記正のＤＣ電源電圧に接続された第２の入力と、前記状態選択信号に接続された選択入力と、前記第１のバックバイアス電圧グリッドに接続された出力とを含み得る。前記第２のマルチプレクサは、前記第２のバックバイアス電圧に接続された第１の入力、及び前記負のＤＣ電源電圧に接続された第２の入力と、前記状態選択信号に接続された選択入力と、前記第２のバックバイアス電圧グリッドに接続された出力とを含み得る。
【００１４】
クロックゲーティング回路の一実施形態は、Ｄ−ＦＦ（Ｄ−フリップフロップ）とＡＮＤゲートとを含む。前記Ｄ−ＦＦは、前記状態選択信号に接続されたデータ入力と、前記クロック信号に接続されたクロック入力と、前記ＡＮＤゲートの第１の入力に接続された出力とを有し、前記ＡＮＤゲートの第２の入力は、前記クロック信号に接続されて、前記ＡＮＤゲートの出力が前記第１のリージョナルクロック信号を前記第１のリージョナルクロックネットワークに供給する。この実施形態の動作及び利点については、添付の図面を参照して後にさらに詳細に説明する。
【００１５】
本半導体集積回路は、例えば、完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）プロセス又は部分空乏化シリコン・オン・インシュレータ（ＰＤ  ＳＯＩ）プロセスのような異なるタイプのＣＭＯＳ技術で集積されてもよい。これらのＣＭＯＳ技術により、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのバックバイアス電圧の有意な調節によって、広い電圧範囲にわたってＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を制御することが可能となる。その結果、半導体集積回路の一実施形態は、完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）半導体基板又は部分空乏化シリコン・オン・インシュレータ（ＰＤ  ＳＯＩ）半導体基板上に配置、すなわち作り込まれる。前記完全空乏化又は部分的空乏化シリコン・オン・インシュレータ基板は、標準的なウェル構造を含み、
前記標準的なウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、これについては添付の図面を参照して後にさらに詳細に説明する。
【００１６】
完全空乏化又は部分空乏化シリコン・オン・インシュレータ基板の代替的実施形態は、フリップ・ウェル構造を含む。前記フリップ・ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含み、これについては添付の図面を参照して後にさらに詳細に説明する。
【００１７】
本半導体集積回路のさらに別の実施形態は、二重ウェル構造を用いるバルクＣＭＯＳプロセス上に集積化され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのための個別に且つ柔軟に調節可能なバックバイアス電圧をサポートする。その結果、半導体集積回路は、二重ウェル構造を含むバルクＣＭＯＳ基板を含み、
前記二重ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含む。
【００１８】
本発明の第２の態様は、半導体集積回路の第１の論理回路領域の１つ以上のデジタル論理回路のリーク電流を制御する方法であって、
クロックゲーティング回路にクロック信号及び状態選択信号を供給するステップと、
前記クロック信号及び前記状態選択信号から前記第１の論理回路領域のための第１のリージョナルクロック信号を導出するステップと、
前記第１の論理回路領域のアクティブ状態において、前記第１の論理回路領域のリージョナルクロックネットワークに前記第１のリージョナルクロック信号を印加するステップと、
前記第１の論理回路領域の非アクティブ状態において、前記第１のリージョナルクロック信号を遮断するステップと、
前記１つ以上のデジタル論理回路の複数のＰＭＯＳトランジスタのボディに接続された第１のバックバイアス電圧グリッドにバックバイアス電圧を供給するステップと、
前記１つ以上のデジタル論理回路の複数のＮＭＯＳトランジスタのボディに接続された第２のバックバイアス電圧グリッドに第２のバックバイアス電圧を供給するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップとを含む方法に関する。
【００１９】
前記第１のバックバイアス電圧グリッドのバックバイアス電圧は、前述のメカニズムのいずれかに従って調節することができ、及び／又は前記第２のバックバイアス電圧グリッドのバックバイアス電圧は、前述のメカニズムのいずれかに従って調節することができることを当業者は理解されよう。
【００２０】
本発明の第３の態様は、上述した実施形態のいずれかによる半導体集積回路を含む聴覚機器に関する。前記半導体集積回路は、制御及び処理回路を含み、
前記制御及び処理回路は、
第１の音響信号の受け取りのための第１の音響入力チャネルと、
ユーザの聴力損失に応じて補償されたマイクロフォン信号を生成するための前記第１の音響信号の受け取り及び処理のための信号プロセッサと、
補償された前記マイクロフォン信号の受け取り、前記聴覚機器の小型レシーバ又はスピーカに印加するための増幅された又はバッファされた出力信号の生成のための出力増幅器とを含む。
【００２１】
前記信号プロセッサは、前述した１つ以上の論理回路領域を含み、各論理回路領域は、各論理回路領域にリージョナルクロック信号を供給するリージョナルクロックネットワークと、集積回路のマスタクロック信号からリージョナルクロック信号を導出して問題の論理回路領域に関連する専用の状態選択信号に応じて各リージョナルクロック信号を選択的に印加及び遮断するように構成された関連するクロックゲーティング回路とを含む。したがって、複数の論理回路領域の各々は、専用の状態選択信号によって、そのアクティブ状態と非アクティブ状態との間でスイッチングされ得る。
【００２２】
聴覚機器の信号プロセッサは、専用のデジタル論理回路、ソフトウェアでプログラム可能なプロセッサ、又はそれらの任意の組み合わせを備えることができる。本明細書において、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」などの用語は、マイクロプロセッサ又はＣＰＵ関連の構成要素のいずれか、ハードウェア、ハードウェアとソフトウェアの組み合わせ、ソフトウェア、又は実行中のソフトウェアを指す。例えば、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」などは、限定しないが、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、及び／又はプログラムであり得る。例として、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」などの用語は、プロセッサ上で動作するアプリケーションとハードウェアプロセッサの両方を指す。１つ以上の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」など、又はそれらの任意の組み合わせは、プロセス及び／又は実行スレッド内に存在することができ、また１つ以上の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」など、又はそれらの任意の組み合わせは、おそらくは他のハードウェア回路と組み合わせて１つのハードウェアプロセッサ上に局在化されてよく、及び／又は、おそらくは他のハードウェア回路と組み合わせて、２つ以上のハードウェアプロセッサ間に分散させてもよい。また、プロセッサ（又は類似の用語）は、信号処理を実行することができる任意の構成要素又は複数の構成要素の任意の組み合わせであり得る。例えば、信号プロセッサは、ＡＳＩＣプロセッサ、ＦＰＧＡプロセッサ、汎用プロセッサ、マイクロプロセッサ、回路要素、又は集積回路であり得る。
【００２３】
本発明の実施形態を、以下のような添付の図面に関連付けてより詳細に説明する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態による、少なくとも１つの論理回路領域及びその関連するクロックゲーティング回路を含む集積回路の簡略化された概略ブロック図である。
【図２】３つの異なる完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）ＣＭＯＳプロセス技術における集積回路の少なくとも１つの論理回路領域内に配置された例示的なインバータ回路のトランジスタ・レイアウトを示す図である。
【図３Ａ】いわゆるフリップ・ウェルＦＤ  ＳＯＩプロセスで集積化された例示的なインバータ回路の断面のトランジスタ・レイアウトを示す図である。
【図３Ｂ】いわゆるフリップ・ウェルＦＤ  ＳＯＩプロセスで集積化された例示的なインバータ回路の上面からみたトランジスタ・レイアウトを示す図である。
【図４Ａ】本発明の２つの異なる実施形態による、前述のフリップ・ウェルＦＤ  ＳＯＩプロセスにおける、半導体集積回路上のクロックゲーテッド論理回路領域の概略上面図である。
【図４Ｂ】本発明の２つの異なる実施形態による、前述のフリップ・ウェルＦＤ  ＳＯＩプロセスにおける、半導体集積回路上のクロックゲーテッド論理回路領域の概略上面図である。
【発明を実施するための形態】
【００２５】
以下、それぞれのリージョナルクロック信号によって制御される１つ以上の論理回路領域及びそれぞれの調節可能なバックバイアス電圧を含む本集積回路の様々な例示的実施形態について、添付の図面を参照して説明する。当業者であれば、添付の図面は明瞭にするために概略的且つ簡略化されているので、他の詳細は省略しており、単に本発明の理解に不可欠な詳細を示していることを理解されよう。同様の参照符号は、全体を通して同様の要素又は構成部品を指す。したがって、同様の要素又は構成部品については、必ずしも各図において詳細に説明していない。当業者であれば、特定の動作及び／又はステップの発生は、特定の順序で記述又は描写し得ることを理解するであろうし、また当業者は、順列に関するそのような特別な条件は実際には必要でないことを理解されよう。
【００２６】
図１は、共通の半導体基板上に形成された論理回路領域１３０、関連するクロックゲーティング回路１１０及び制御可能なバックバイアス電圧発生器１２０を含む半導体集積回路１００の簡略化された概略ブロック図を示す。半導体基板は、完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）基板又は部分空乏化シリコン・オン・インシュレータ（ＰＤ  ＳＯＩ）基板を含み得る。ＦＤ  ＳＯＩ基板又はＰＤ  ＳＯＩ基板を使用することは、これらの半導体製造技術におけるＮＭＯＳ及びＰＭＯＳトランジスタのボディに適用可能な高いバックバイアス電圧とそのリーク電流への強い影響を利用することにより標準的なＣＭＯＳバルク技術と比較して有利になることを、当業者であれば理解されよう。しかし、半導体集積回路の代替的実施形態は、以下にさらに詳細に説明するように、二重ウェルバルクＣＭＯＳ技術で製造することができる。
【００２７】
半導体集積回路１００は、クロック信号Ｃｌｋをクロックゲーティング回路１１０に、場合によっては半導体集積回路１００の１つ以上の追加論理回路領域（図示せず）に分配するためのクロック信号グリッド１０２を含む。したがって、図面は、明瞭化のために、複数のデジタル論理回路を含む単一の論理回路領域１３０又はクロックゲーテッド論理回路領域１３０のみを示す。しかし、半導体基板は１つまたはそれ以上のクロックゲーテッド論理回路領域を含むことができ、論理回路領域の各々は、問題の論理回路領域の１つ以上のデジタル論理回路を制御する、別個の又は専用のリージョナルクロックネットワーク及びリージョナルクロック信号を含むことを、当業者は理解されよう。専用のリージョナルクロックネットワークのそれぞれのリージョナルクロック信号は、以下に説明する対応する方法でクロック信号Ｃｌｋから導出され得る。したがって、図示されたクロック信号Ｃｌｋは、集積回路のデジタル論理回路のマスタクロック信号であり、したがって、適切なクロックグリッド又はワイヤを介して半導体基板を介して１つ以上のクロックゲーテッド論理回路領域に分配される。
【００２８】
クロックゲーティング回路１１０は、マスタクロック信号Ｃｌｋからリージョナルクロック信号Ｒ−Ｃｌｋを導出し、状態選択信号Ｅｎに従ってリージョナルクロック信号Ｒ−Ｃｌｋを選択的に印加及び遮断し、論理回路領域に供給するように構成される。状態選択信号Ｅｎは、所定の制御スキームに従って、１つ以上のクロックゲーテッド論理回路領域のそれぞれの状態選択信号を生成するように構成された回路１００のグローバルクロックコントローラによって生成されてもよい。グローバルクロックコントローラは、非アクティブな論理回路領域を特定し、その動作を中断する、すなわちリージョナルクロック信号を中断することによって非アクティブ領域内のデジタル論理回路の電力又はエネルギーを節約するためにそのような非アクティブ領域のクロッキング及び状態スイッチングを行うように構成することができる。グローバルクロックコントローラは、デジタルステートマシンとして実装することができる。
【００２９】
状態選択信号Ｅｎはフリップフロップ１０１のデータ入力Ｄに印加され、Ｄフリップフロップの反転クロック入力はクロックグリッド１０２を介してマスタクロック信号Ｃｌｋに接続される。したがって、選択信号（Ｅｎ）の論理状態が「０」すなわち論理ローである場合、Ｄフリップフロップ１０１の出力Ｑは「０」に固定されたままである。一方、選択信号（Ｅｎ）の論理状態が「１」すなわち論理ハイにスイッチングされると、応答するＤフリップフロップ１０１の出力Ｑは、マスタクロック信号の次の立ち下がりクロックエッジで論理ハイにスイッチングされる。Ｄフリップフロップ１０１の出力ＱはＡＮＤゲート１０３の第１の入力に接続され、ＡＮＤゲート１０３の第２の入力はクロックグリッド１０２を介してマスタクロック信号に接続される。ＡＮＤゲート１０３の出力は、リージョナルクロック信号Ｒ−Ｃｌｋを、フリップフロップ、レジスタ、メモリセルなどの論理回路領域１３０のデジタル論理回路の様々な種類のクロックされる論理にＲ−Ｃｌｋを分配する第１のリージョナルクロックネットワーク１０５に供給する。したがって、ＡＮＤゲート１０３によって実行される「ＡＮＤ」動作は、状態選択信号Ｅｎの論理ハイ状態に応答して、リージョナルクロック信号Ｒ−Ｃｌｋが例えばマスタクロック周波数でスイッチングして、クロックゲーテッド論理回路領域１３０又はドメインと見なすことができる論理回路領域１３０のアクティブ状態を確定又は設定することを保証する。一方、状態選択信号Ｅｎの論理ロー状態は、クロックゲーテッド論理回路領域１３０の非アクティブ状態を確定又は設定するために、リージョナルクロック信号Ｒ−Ｃｌｋを遮断する。クロックゲーティング回路１１０におけるＤフリップフロップとＡＮＤゲートとの図示された接続は、単に１つの特定の例を表しているにすぎないことは、当業者であれば理解されよう。クロックゲーティング回路１１０の他の実施形態では、例えば、マスタクロック信号Ｃｌｋからリージョナルクロック信号Ｒ−Ｃｌｋを導出するためのパスゲート論理を利用することができる。
【００３０】
クロックゲーテッド論理回路領域１３０のデジタル論理回路は、正のＤＣ電源電圧ＶＤＤ及び負のＤＣ電源電圧ＶＣＣによって電力が供給される。負のＤＣ電源電圧ＶＣＣは、集積回路１００の接地電位とすることができ、特に、クロックゲーテッド論理回路領域１３０が、聴覚機器用途向けの短スケールＣＭＯＳ半導体基板上に集積されている場合には、正のＤＣ電源電圧ＶＤＤの電圧は、０．６Ｖと１．２Ｖとの間であり得る。クロックゲーテッド論理回路領域１３０は、組み合わせ論理回路、フリップフロップ、レジスタ、メモリセルなどの領域１３０内のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッド（図示せず）をさらに備える。クロックゲーテッド論理回路領域１３０はさらに、領域１３０内の上記デジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッド（図示せず）を含む。第１のバックバイアス電圧グリッドは、制御可能なバックバイアス電圧発生器１２０によって供給される第１のバックバイアス電圧ＶＢＰを受け取るために、領域１３０の第１のバックバイアス入力１１５に接続される。第２のバックバイアス電圧グリッドは、制御可能なバックバイアス電圧発生器１２０によって同様に供給される第２のバックバイアス電圧ＶＢＮを受け取るために、領域１３０の第２のバックバイアス入力１１３に接続される。制御可能なバックバイアス電圧発生器１２０は、第１のバックバイアス電圧を生成し、第１のバックバイアス電圧を第１のバックバイアス入力１１５に接続された第１の出力１２５を介して供給する。制御可能なバックバイアス電圧発生器１２０はまた、第２のバックバイアス電圧を生成し、第２のバックバイアス電圧を論理回路領域１３０の第１のバックバイアス入力１１５に接続された第２の出力１２３を介して供給する。第１のバックバイアス電圧グリッドから領域１３０の個々のＰＭＯＳトランジスタへの接点、及び第２のバックバイアス電圧グリッドから領域１３０の個々のＮＭＯＳトランジスタへの接点については、いくつかの例示的なＣＭＯＳ半導体プロセス技術を参照して、以下でさらに詳細に記載する。
【００３１】
制御可能なバックバイアス電圧発生器１２０は、正バイアス電圧発生器ＶＢＰ＿ＧＥＮ及び負バイアス電圧発生器ＶＢ＿ＧＥＮを含む。いくつかの実施形態では、正及び負のバイアス電圧発生器のそれぞれは、正のＤＣ電源電圧及び／又は負のＤＣ電源電圧から第１のバックバイアス電圧及び第２のバックバイアス電圧を生成するように構成された、リニア電圧レギュレータ又はスイッチトモードＤＣ−ＤＣコンバータ、例えば、スイッチトキャパシタＤＣ−ＤＣコンバータを含むことができる。正バイアス電圧発生器ＶＢＰ＿ＧＥＮ及び負バイアス電圧発生器ＶＢ＿ＧＥＮの各々は、本発明のいくつかの実施形態において、クロックゲーテッド論理回路領域１３０及びクロックゲーティング回路１１０に局所的に隣接して配置され得ることを当業者は理解されよう。代わりに、正及び負のバイアス電圧発生器の各々は、集積回路の遠位の部分、例えば前述の追加のクロックゲーテッド論理回路領域の１つに配置され得る。後者の状況では、第１の（例えば正の）及び第２のバックバイアス電圧は、集積回路上のこの遠位位置から、適切な電力線グリッド又はワイヤを介して制御可能なバックバイアス電圧発生器１２０にルーティングされる。集積回路の多数の別個のクロックゲーテッド論理回路領域には、共有の正及び負のバイアス電圧発生器からの正のバックバイアス電圧及び第２のバックバイアス電圧をそれぞれ供給することができることを当業者は理解されよう。これは、有利な方式で正のバックバイアス電圧及び第２のバックバイアス電圧を供給するための電圧発生器回路の総量を低減する。
【００３２】
制御可能なバックバイアス電圧発生器１２０はさらに、第１のマルチプレクサＭＵＸ−Ｐ及び第２のマルチプレクサＭＵＸ−Ｎを含む。第１のマルチプレクサＭＵＸ−Ｐの第１の入力Ｓ１は、正のバイアス電圧発生器ＶＢＰ＿ＧＥＮによって供給される第１のバックバイアス電圧に接続される。ＭＵＸ−Ｐの第２の入力Ｓ２は正のＤＣ電源電圧ＶＤＤに接続され、ＭＵＸ−Ｐの出力Ｄは１つ以上のカスケード接続されたボルテージフォロワ又はアナログバッファ１２２を介して発生器１２０の第１の出力１２５に接続される。第２のマルチプレクサＭＵＸ−Ｎの第１の入力Ｓ１は、負のＤＣ電源電圧ＶＣＣに接続される。ＭＵＸ−Ｎの第２の入力Ｓ２は、負のバイアス電圧発生器ＶＢＮ＿ＧＥＮによって供給される第２のバックバイアス電圧に接続され、ＭＵＸ−Ｎの出力Ｄは、１つ以上のボルテージフォロワ又はアナログバッファ１２２を介して、発生器１２０の第２の出力１２３に接続される。ボルテージフォロワ１２２（複数可）は、マルチプレクサＭＵＸ−Ｎ、ＭＵＸ−Ｐの出力に接続され、十分な速度で論理回路領域１３０の第１のバックバイアス電圧グリッド及び第２のバックバイアス電圧グリッドに関連するそれぞれの寄生容量を駆動するような寸法にされる。したがって、ＭＵＸ−Ｐに接続されたボルテージフォロワ１２２は、好ましくは、クロック信号Ｃｌｋの１クロックサイクル未満で、論理回路領域がアクティブ状態から非アクティブ状態に、又はその逆にスイッチングされたことに応答して、第１のバックバイアス電圧グリッドの電圧を正のＤＣ電源電圧ＶＤＤから第１のバックバイアス電圧に、又はその逆に調節するように寸法決めされる。同様に、ＭＵＸ−Ｎに接続されたボルテージフォロワ１２２は、好ましくは、クロック信号Ｃｌｋの１クロックサイクル未満で、論理回路領域１３０がアクティブ状態から非アクティブ状態に、又はその逆にスイッチングされたことに応答して、第２のバックバイアス電圧グリッドの電圧を負のＤＣ電源電圧ＶＣＣから負のバック電圧に、又はその逆に調節するように寸法決めされる。ボルテージフォロワ１２２は、第１のバックバイアス電圧グリッド及び第２のバックバイアス電圧グリッドに関連する寄生容量を例えば単一クロックサイクル内で充電及び放電するのに十分に高い出力電流を供給するように寸法決めすることができることは、当業者は理解されよう。第１のバックバイアス電圧グリッド及び第２のバックバイアス電圧グリッドの寄生容量の大きさは当然、論理回路領域のサイズ、特に論理回路領域１３０内のデジタル論理回路の数及び集積回路の特定のＣＭＯＳ半導体プロセスに依存する。論理回路領域１３０のような任意の特定の論理回路領域内のデジタル論理回路の数は、個別の論理回路の個数が１個〜５０００個（例えば１０個〜２０００個）の間の様々な数であり得る。
【００３３】
ＭＵＸ−Ｐの選択入力Ｃ及びＭＵＸ−Ｎの選択入力Ｃは、両方ともＤフリップフロップ１０１の出力Ｑに接続される。したがって、ＭＵＸ−Ｐの選択入力Ｃの論理状態は、第１のバックバイアス電圧と正のＤＣ電源電圧ＶＤＤのどちらがＭＵＸ−Ｐの出力Ｄにルーティングされ、したがって領域１３０の第１のバックバイアス入力１１５に印加されるかを決定する。同様に、ＭＵＸ−Ｎの選択入力Ｃの論理状態は、第２のバックバイアス電圧と負のＤＣ電源電圧ＶＣＣのどちらがＭＵＸ−Ｎの出力Ｄにルーティングされ、したがって領域１３０の第２のバックバイアス入力１２５に印加されるかを決定する。したがって、状態選択信号Ｅｎによって設定されるＤフリップフロップ１０１の出力Ｑにおける論理状態は、領域１３０の第１のバックバイアス入力１１５及び第２のバックバイアス入力１１３にルーティングされる第１のバックバイアス電圧ＶＢＰ及び第２のバックバイアス電圧ＶＢＮを決定する。本発明の他の実施形態におけるＭＵＸ−Ｐ及びＭＵＸ−Ｎの選択入力Ｃは、クロックゲーティング回路１１０の代わりに、前述のグローバルクロックコントローラによって生成され供給され得ることを当業者であれば理解されよう。グローバルクロックコントローラは、例えば、状態選択信号Ｅｎの対応する状態スイッチングに先立つ所定数のクロック周期に選択入力Ｃの状態をスイッチングするように構成することができる。後者の実施形態は、第１及び第２のバックバイアス電圧グリッドのそれぞれの寄生容量を駆動するために、ＭＵＸ−Ｐ及びＭＵＸ−Ｎに接続されたそれぞれのボルテージフォロワ１２２に印加される駆動電流要求を緩和するのに役立ち得る。
【００３４】
正のバイアス電圧発生器ＶＢＰ＿ＧＥＮによって供給される第１のバイアス電圧が正のＤＣ電源電圧ＶＤＤと異なるとき、入力１１５における第１のバックバイアス電圧ＶＢＰのレベルすなわち電圧は、２つの異なる電圧レベル間で切り替えられることは、当業者には理解されよう。状態選択信号Ｅｎは、第１のバイアス電圧と正のＤＣ電源電圧ＶＤＤのどちらが、バックバイアス入力１１５を介して論理回路領域１３０の第１のバックバイアス電圧グリッドにルーティングされるかを決定する。状態選択信号Ｅｎは、同様に、第２のバイアス電圧と負のＤＣ電源電圧ＶＣＣのどちらが、バックバイアス入力１１３を介して論理回路領域１３０の第２のバックバイアス電圧グリッドにルーティングされるかを決定する。正バイアス電圧発生器ＶＢＰ＿ＧＥＮによって供給される第１のバイアス電圧は、正のＤＣ電源電圧ＶＤＤよりも少なくとも１００ｍＶ、より好ましくは少なくとも２００ｍＶ高くすることができる。負バイアス電圧発生器ＶＢＮ＿ＧＥＮによって供給される第２のバイアス電圧は、負のＤＣ電源電圧ＶＣＣよりも少なくとも１００ｍＶ、より好ましくは少なくとも２００ｍＶ低くすることができる。したがって、正のＤＣ電源電圧ＶＤＤが０．６Ｖに設定されている場合、第１のバイアス電圧は０．７Ｖ以上、例えば０．７５Ｖ又は０．８８Ｖなどに設定され得る。負のＤＣ電源電圧ＶＣＣが０Ｖ（接地電位）に設定されている場合、第２のバイアス電圧は、例えば−０．２Ｖ又は−０．２５Ｖなどのように−０．１Ｖ以下に設定され得る。
【００３５】
論理回路領域１３０、関連するクロックゲーティング回路１１０及び制御可能なバックバイアス電圧発生器１２０の全体的な動作は、Ｃｌｋ、Ｅｎ及びＲ−Ｃｌｋ信号波形グラフを参照して説明される。Ｃｌｋ波形は、クロック信号グリッド１０２及びＡＮＤゲート１０３の第２の入力に連続的に印加される。状態選択信号Ｅｎがローであるとき、ＡＮＤゲート１０３の出力はローのままであり、時間ｔ１以前のＲ−Ｃｌｋ波形の非アクティブな時間セグメントに示されるように、リージョナルクロック信号Ｒ−Ｃｌｋは遮断される、すなわち非スイッチング状態である。したがって、論理回路領域１３０は、デジタル論理回路がクロック信号のない非アクティブ状態又はスリープモードにある。論理回路領域１３０のこの非アクティブ状態では、制御可能なバックバイアス電圧発生器１２０は、第１のバックバイアス電圧、好ましくは、上述したようにＶＤＤより少なくとも１００ｍＶ高い第１のバックバイアス電圧を第１のバックバイアス入力１１５にルーティングし、それにより論理回路領域１３０内のＰＭＯＳトランジスタの第１のバックバイアス電圧を増加させる。論理回路領域１３０のこの非アクティブ状態では、制御可能なバックバイアス電圧発生器１２０は、第２のバックバイアス電圧、好ましくは、上述したようにＶＣＣよりも少なくとも１００ｍＶ低い第２のバックバイアス電圧を第２のバックバイアス入力１１３にルーティングし、それにより論理回路領域１３０内のＮＭＯＳトランジスタの第２のバックバイアス電圧を増加させる。これらのバックバイアス電圧の増加により、論理回路領域１３０が非アクティブ状態にある間に、それぞれの閾値電圧が上昇することによって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを通るリーク電流が減少する。
【００３６】
時刻ｔ１において、状態選択信号Ｅｎが論理ハイにスイッチングし、ＡＮＤゲート１０３の出力は、Ｃｌｋの立ち上がりクロックエッジの小さな遅延の後に、連続的にスイッチングするＣｌｋ信号と同期して、スイッチングを開始する。その結果、リージョナルクロック信号Ｒ−Ｃｌｋがアクティブにされ、すなわち、時間ｔ１の後およそ時刻ｔ２までのＲ−Ｃｌｋ波形がアクティブな時間セグメントに示されるようにスイッチングを開始する。したがって、論理回路領域１３０は、アクティブ状態又は動作モードにあり、デジタル論理回路は、意図された機能を実行するようにクロックされる。論理回路領域１３０のこのアクティブ状態において、制御可能なバックバイアス電圧発生器１２０は、正のＤＣ電源電圧ＶＤＤを第１のバックバイアス入力１１５にルーティングして、論理回路領域１３０内のＰＭＯＳトランジスタの第１のバックバイアス電圧をＶＤＤと等しく設定する。したがって、第１のバックバイアス電圧ＶＢＰは、時刻ｔ１の後、第１のバックバイアス電圧から正の電源電圧ＶＤＤに急激に低下する。グラフ１５０は、上記の信号波形と同じ時間スケールでの第１のバックバイアス電圧ＶＢＰのレベルを示す。第１のバックバイアス電圧は、ＶＤＤよりも０．２Ｖすなわち２００ｍＶ高い。さらに、制御可能なバックバイアス電圧発生器１２０は、論理回路領域１３０内のＮＭＯＳトランジスタの第２のバックバイアス電圧をＶＣＣに等しく設定するために、負の電源電圧ＶＣＣを第２のバックバイアス入力１１３にルーティングする。これらの低下したバックバイアス電圧は、論理回路領域１３０がアクティブである期間中に、それぞれの閾値電圧を低下させることにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを通るそれぞれのリーク電流を増加させる。しかしながら、論理回路のＰＭＯＳ及びＮＭＯＳトランジスタのスイッチングによって消費されるアクティブスイッチング電力がリーク電力をはるかに超えているので、論理回路領域１３０のアクティブ状態におけるこのリーク電流の増加は、一般的には論理回路領域１３０の総電力消費に小さな影響しか与えない。したがって、領域１３０のアクティブ状態におけるＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれの閾値電圧が低くなることで、これらがより迅速にスイッチングすること、すなわち、論理回路領域１３０内のデジタル論理回路のより高い動作周波数が可能になる。
【００３７】
クロックゲーテッド論理回路領域に可変バックバイアス電圧方式を導入することによる電力節約の可能性を判定するために、以下の事実及び方程式が考慮され得る、すなわち、考慮されるクロックゲーテッド論理回路領域の動的消費電力は、ＰＭＯＳ及びＮＭＯＳトランジスタの調節可能なバックバイアス電圧の有無と実質的に同じである。したがって、次の異なる２つの場合のリーク電力を計算すれば十分である。
クロックゲーテッド非バックバイアス論理回路領域のリーク電力は、
Ｐｎｂ＝Ｉ＿ｌｅａｋＡ＊ＶＤＤ；
式中、
Ｉ＿ｌｅａｋＡ＝アクティブ状態の論理回路領域のリーク
ＶＤＤ＝正のＤＣ電源電圧、例えば０．８Ｖ（負のＤＣ電源電圧が接地電位、即ち０Ｖであると仮定）である。
クロックゲーテッドバックバイアス論理回路領域のリーク電力は、
Ｐｂ＝（Ｔａ＊Ｉ＿ｌｅａｋＡ＊ＶＤＤ）＋（Ｔｐ＊Ｉ＿ｌｅａｋＰ＊ＶＤＤ）＋（ｆＡ＊Ｃｗｅｌｌ＊ｄＶｂｉａｓ＊ｎｅｔａ＊ＶＤＤ）；
式中、
第１項は論理回路領域のアクティブ状態におけるリーク電力を表し、第２項は論理回路領域の非アクティブ状態におけるリーク電力を表す。第３項は、第１及び第２レベルの間で第１及び第２のバックバイアス電圧を調節することによって生じる消費電力を表し、
Ｔａは、論理回路領域がアクティブ状態にある時間であり、
Ｔｐは、論理回路領域が非アクティブ状態にある時間であり、
ｆＡは、アクティブ状態と非アクティブ状態との間のスイッチングの周波数であり、
Ｉ＿ｌｅａｋＰは、論理回路領域の非アクティブ状態におけるリーク電力であり、
Ｃｗｅｌｌは有効なウェル領域容量を表し、
ｄＶｂｉａｓは、第１及び第２のバックバイアス電圧の第１及び第２の電圧レベル間の電圧差を表し、
ｎｅｔａは、第１及び第２のバックバイアス電圧を生成するために使用される電源、例えば、スイッチトキャパシタＤＣ−ＤＣ電圧コンバータの効率係数である。
結果的に、Ｐｂ＜Ｐｎｂであれば、第１及び第２のバックバイアス電圧の動的調節により電力消費が節約される。
【００３８】
この方程式は、次のように表すこともできる。
Ｄ＋（１−Ｄ）＊Ｉ＿ｌｅａｋＰ／Ｉ＿ｌｅａｋＡ＋Ｉｂｉａｓ＊ｆＡ＊Ｃｗｅｌｌ＊ｄＶｂｉａｓ＊ｎｅｔａ／ＩｌｅａｋＡ＜１
式中、
Ｄは、クロックゲーテッドバックバイアス論理回路領域のアクティブ状態Ｔａと非アクティブ状態Ｔｐとの間のデューティサイクル、すなわち経時的な平均スプリットであり、
Ｄ＝Ｔａ／（Ｔａ＋Ｔｐ）
となる。
【００３９】
上記方程式のパラメータＤは、種々の方法で、例えばクロックゲーテッド論理回路領域のデジタル論理回路を利用する特定のアプリケーションをシミュレートすることによって見出すことができ、経時的なスプリットが、アクティブ状態及び非アクティブ状態（Ｄ）と、クロックゲーテッド論理回路領域がスイッチングされる周波数、すなわちｆＡとの間でどのようになるかをシミュレートすることができる。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのリーク電流は、半導体プロセスパラメータ、トランジスタのサイズ決め、温度及びプロセスの偏差などに応じて変わることは当業者であれば理解されよう。上記の式において、それぞれのウェル容量の推定は、Ｐウェル及びＮウェルの共通容量を考慮することによって単純化されている。
【００４０】
論理回路領域１３０が非アクティブである場合に論理回路領域１３０内のスイッチング電力を節約するために集積回路上に予め配置されてもよいクロックゲーティング回路１１０は、論理回路領域１３０内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの第１のバックバイアス電圧及び第２のバックバイアス電圧のレベルをさらに制御するために利用される。クロックゲーティング回路１１０の状態選択信号Ｅｎを利用することによって、この有益なリーク電力の低減は、クロックゲーティング回路１１０に対して最小限の回路を追加することによって、例えば単に第１のマルチプレクサＭＵＸ−Ｐ、第２マルチプレクサＭＵＸ−Ｎ、又は等価回路構造、及び場合によっては１つ以上のカスケード接続されたドライバ又はバッファ１２２を追加することなどによって実行される。上述したように、正のバイアス電圧発生器ＶＢＰ＿ＧＥＮ及び負のバイアス電圧発生器ＶＢ＿ＧＥＮは、これらの発生器によって与えられる回路オーバヘッドが最小限になるように、集積回路の複数の論理回路領域の間で共有されてもよい。一方、論理回路領域１３０内のデジタル論理回路のリーク電流を大幅に減少させることができるため、論理回路領域１３０の非アクティブ状態でのリーク電力を大幅に削減することができる。リーク電力の節約量は、一般に、サイズ、例えば論理回路領域１３０内のゲート及びフリップフロップの数とともに増大することは、当業者には理解されよう。
【００４１】
図２（Ａ）及び図２（Ｂ）は、比較目的のために３つの異なる完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）ＣＭＯＳプロセス技術における集積回路の、前述のクロックゲーテッド論理回路領域１３０内の配置について、例示的なインバータ回路のトランジスタのレイアウトを示す。図２（Ａ）は、３つの異なるＣＭＯＳプロセスにおける例示的なインバータ回路の半導体基板の縦断面図を示す。図２（Ｂ）は、半導体集積回路の例示的なインバータ回路の対応する上面レイアウトを概略的に示す。
【００４２】
図２Ａのセクション２００は、いわゆる標準的なウェルＦＤ  ＳＯＩプロセスで集積化された例示的なインバータ回路のレイアウトを示す。インバータ回路又はインバータは、Ｐ型半導体基板２０のＮウェル拡散領域２１に配置されたＰＭＯＳトランジスタと、Ｐウェル拡散領域２２に配置されたＮＭＯＳトランジスタとを含む。Ｐウェル拡散領域２２は、少なくとも部分的にＮウェル拡散領域内に配置される。最後に、ディープＮウェル２１ａ拡散領域が、Ｎウェル拡散領域２１に隣接するＰウェル拡散領域２２の下に垂直に形成される。ＰＭＯＳトランジスタのゲート端子２３とＮＭＯＳトランジスタのゲート端子２３とは、ポリシリコンゲート層２３を介して電気的に接続され、図２（Ｂ）に示すように、インバータ回路の入力端子を形成する。ＰＭＯＳトランジスタのドレイン端子２５とＮＭＯＳトランジスタのドレイン端子２５は、図２（Ｂ）に示すように、金属層を介して電気的に接続され、インバータ回路の出力端子を形成する。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子２３の下方にはそれぞれゲート酸化膜が配置されている。チャネル領域２６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板２０は、さらにＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのドレイン拡散領域２５、ソース拡散領域２４及びゲートチャネル２６の下に配置された極薄埋め込み酸化膜層２７を含む。この極薄埋め込み酸化膜層２７は、これらの拡散領域をＰ基板２０及びＮウェル及びＰウェル拡散領域から絶縁し、基板とウェルへの寄生容量を大幅に低減させて、スイッチング損失を低減し、ゲート回路のスイッチング速度を向上させる。この極薄埋め込み酸化膜層２７はまた、負の電源電圧ＶＣＣ及び正の電源電圧ＶＤＤからＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのボディへの電気的接続を排除し、これにより、各ボディ電圧の有意な調節によって、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を非常に効果的に制御し、上述したようなクロックゲーテッド論理回路領域１３０の非アクティブ状態におけるリーク電力の低減を効果的にもたらすことが可能となる。ＰＭＯＳトランジスタは、Ｎウェル２１に接続されたボディ端子又は接続部２２’を含む。ボディ端子又は接続部２２’は、第１のバックバイアス電圧ＶＢＰを受け取るために、例えば第１のバックバイアス入力１１５を介して領域１３０の前述の第１のバックバイアス電圧グリッドに接続される。上述したように、第１のバックバイアス電圧ＶＢＰは、制御可能なバックバイアス電圧発生器１２０によって供給される。ＮＭＯＳトランジスタは、例えば第２のバックバイアス入力１１３を介して第２のバックバイアス電圧ＶＢＮを受け取るために、上述した領域１３０の第２のバックバイアス電圧グリッドに接続されたボディ端子又は接続部１０を含む。上述のように、第２のバックバイアス電圧ＶＢＮも、制御可能なバックバイアス電圧発生器１２０によって供給される。
【００４３】
図２Ａ及び図２Ｂのセクション３００は、いわゆるフリップ・ウェルＦＤ  ＳＯＩプロセスで集積化された例示的なインバータ回路のトランジスタ・レイアウトを示す。このインバータ回路の実施態様については、図３Ａ及び図３Ｂを参照して以下に詳細に説明する。
【００４４】
図２Ａ及び図２Ｂのセクション４００は、いわゆるミラー型フリップ・ウェルＦＤ  ＳＯＩプロセスで集積化された２つの例示的なインバータ回路Ｉｎｖ１及びＩｎｖ２のレイアウトを示す。インバータ回路Ｉｎｖ１及びＩｎｖ２の各々は、周囲のＮウェル拡散領域４１及びディープＮウェル拡散領域４１ａの内部のＰウェル拡散領域４２に配置されたＰＭＯＳトランジスタを含む。Ｎウェル拡散領域４１及びディープＮウェル拡散領域４１ａは、Ｐ型半導体基板２０に形成されている。インバータ回路Ｉｎｖ１及びＩｎｖ２の各々はさらに、Ｎウェル拡散領域４１に配置されるが、２つのＰＭＯＳトランジスタの両側に配置されたＮＭＯＳトランジスタを含む。第１のインバータ回路Ｉｎｖ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート端子４３ａは、図２Ｂに最もよく示されているように、ポリシリコンゲート層４３ａを介して電気的に接続され、第１のインバータ回路の入力端子を形成する。同様に、第２のインバータ回路Ｉｎｖ２のＰＭＯＳ及びＮＭＯＳトランジスタのゲート端子４３ｂは、図２Ｂに最もよく示されているように、ポリシリコンゲート層４３ｂを介して電気的に接続され、第２のインバータ回路の入力端子を形成する。図２Ｂに最もよく示されているように、第１のインバータ回路Ｉｎｖ１のＰＭＯＳトランジスタのドレイン端子４５とＮＭＯＳトランジスタのドレイン端子４５とは金属層を介して電気的に接続されて第１のインバータ回路の出力端子を形成し、第２のインバータ回路Ｉｎｖ２のドレイン端子に対応する接続が作られて第２のインバータ回路の出力端子を形成する。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子４３の下方にはそれぞれゲート酸化膜が配置されている。チャネル領域４６は、第１及び第２のインバータ回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板２０は、第１及び第２のインバータ回路のＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのドレイン拡散領域４５、ソース拡散領域４４及びゲートチャネル３６の下に配置された極薄埋め込み酸化膜層４７を含む。この極薄埋め込み酸化膜層４７は、これらの拡散領域をＰウェル拡散領域４２及びＮウェル拡散領域４１から絶縁し、ウェル及び／又はＰ基板２０への寄生容量を大幅に除去し、ゲート回路のスイッチング損失及びスイッチング速度を小さくする。この極薄埋め込み酸化膜層２７はまた、第１及び第２のインバータ回路のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのボディの、負の電源電圧ＶＣＣ及び正の電源電圧ＶＤＤからの電気的接続を排除し、これにより、それぞれのボディ電圧の有意な調節によって、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を非常に効果的に制御し、上述したようなクロックゲーテッド論理回路領域１３０の非アクティブ状態におけるリーク電力の低減を効果的にもたらすことが可能となる。
【００４５】
ＰＭＯＳトランジスタは、共通Ｐウェル拡散領域４２’に接続されたボディ端子又は接続部４２’を共有する。ボディ端子又は接続部４２’は、第１のバックバイアス電圧ＶＢＰを受け取るために、例えば第１のバックバイアス入力１１５を介して領域１３０の前述の第１のバックバイアス電圧グリッドに接続される。上述したように、第１のバックバイアス電圧ＶＢＰは、制御可能なバックバイアス電圧発生器１２０によって供給される。ＮＭＯＳトランジスタは、共有Ｎウェル拡散領域４１及びディープＮウェル拡散領域４１ａに接続された１以上のボディ端子又は接続部１０を含む。ボディ端子又は接続部１０は、第２のバックバイアス電圧ＶＢＮを受け取るために、例えば第２のバックバイアス入力１１３を介して論理回路領域１３０の先に述べた第２のバックバイアス電圧グリッドに接続される。上述したように、第２のバックバイアス電圧ＶＢＮも、制御可能なバックバイアス電圧発生器１２０によって供給される。
【００４６】
図３Ａ及び図３Ｂは、前述のフリップ・ウェルＦＤ  ＳＯＩプロセスで集積化された例示的なインバータ回路のトランジスタ・レイアウトを示す。インバータ回路は、周囲のＮウェル拡散領域３１及びディープＮウェル拡散領域３１ａ内のＰウェル拡散領域３２に配置されたＰＭＯＳトランジスタを含む。Ｎウェル拡散領域３１及びディープＮウェル拡散領域３１ａは、Ｐ型半導体基板２０に形成されている。さらに、インバータ回路は、Ｎウェル拡散領域３１に配置されたＮＭＯＳトランジスタを含む。インバータ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート端子３３ａは、図４Ｂに最もよく示されているように、ポリシリコンゲート層３３ａを介して電気的に接続され、インバータ回路の入力端子を形成する。ＰＭＯＳトランジスタのドレイン端子３５とＮＭＯＳトランジスタのドレイン端子３５は、図４Ｂに最もよく示されるように、金属層を介して電気的に接続され、インバータ回路の出力端子を形成する。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子３３の下方には、それぞれのゲート酸化膜３６が配置されている。チャネル領域は、ＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板２０は、それぞれのドレイン拡散領域３５の下に配置された極薄埋め込み酸化膜層３７と、それぞれのソース拡散領域３４と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのゲートチャネルとを含む。この極薄埋め込み酸化膜層３７は、ソース及びドレイン拡散領域をＰウェル拡散領域３２及びＮウェル拡散領域３１から絶縁し、ウェル及び／又はＰ基板２０への寄生容量を大幅に除去し、ゲート回路のスイッチング損失及びスイッチング速度を小さくする。この極薄埋め込み酸化膜層３７はまた、インバータ回路のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのボディの、負の電源電圧ＶＣＣ及び正の電源電圧ＶＤＤからの電気的接続を排除し、これにより、それぞれのボディ電圧の有意な調節によって、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を非常に効果的に制御し、上述したようなクロックゲーテッド論理回路領域１３０の非アクティブ状態におけるリーク電力の低減を効果的にもたらすことが可能となる。ＰＭＯＳトランジスタは、Ｐウェル拡散領域３２に接続されたボディ端子又は接続部３２’を含む。ボディ端子又は接続部３２’は、第１のバックバイアス電圧ＶＢＰを受け取るために、例えば第１のバックバイアス入力１１５を介して領域１３０の前述の第１のバックバイアス電圧グリッドに接続される。上述したように、第１のバックバイアス電圧ＶＢＰは、制御可能なバックバイアス電圧発生器１２０によって供給される。ＮＭＯＳトランジスタは、Ｎウェル拡散領域３１及びディープＮウェル拡散領域３１ａに接続された１以上のボディ端子又は接続部１０を含む。ボディ端子又は接続部１０は、第２のバックバイアス電圧ＶＢＮを受け取るために、例えば第２のバックバイアス入力１１３を介して論理回路領域１３０の先に述べた第２のバックバイアス電圧グリッドに接続される。上述したように、第２のバックバイアス電圧ＶＢＮも、制御可能なバックバイアス電圧発生器１２０に���って供給される。第２のバックバイアス電圧ＶＢＮは、負のＤＣ電源電圧（ＮＭＯＳトランジスタのソース端子３４に接続されている）よりも、最大で３００ｍＶ低い、例えば１００ｍＶ又は２００ｍＶ低いことが好ましいことは、当業者には理解されよう。この電圧差は、典型的には順方向にバイアスされたダイオード接合の形成により、ボディ端子１０から下にあるＰ基板へのリーク電流が大流量流れることを防止する。
【００４７】
図４Ａは、前述のフリップ・ウェルＦＤ  ＳＯＩプロセスで製造された半導体集積回路５００の、前述したクロックゲーテッド論理回路領域１３０、関連するクロックゲーティング回路１１０、及び制御可能なバックバイアス電圧発生器１２０の例示的な小セル領域の概略平面図を示す。図示された小セル領域平面図の制御可能なバックバイアス電圧発生器１２０は、ゲーテッド論理回路領域１３０のＰＭＯＳトランジスタのボディに対する第１のバックバイアス電圧、及びゲーテッド論理回路領域１３０のＮＭＯＳトランジスタのボディに対する第２のバックバイアス電圧を利用する。複数のウェル及び基板分離セル１５０が、ゲーテッド論理回路領域１３０の論理回路を少なくとも部分的に取り囲んでいる。
【００４８】
図４Ｂは、前述のフリップ・ウェルＦＤ  ＳＯＩプロセスで製造された半導体集積回路５００の、前述したクロックゲーテッド論理回路領域１３０、関連するクロックゲーティング回路１１０、及び制御可能なバックバイアス電圧発生器１２０の例示的な小セル領域の概略平面図を示す。
【００４９】
この実施形態では、クロックゲーテッド論理回路領域１３０は、グローバルにバックバイアスされた論理回路領域によって囲まれたＰウェル分離バックバイアス領域を含む。図示された小セル領域平面図の制御可能なバックバイアス電圧発生器１２０は、ゲーテッド論理回路領域１３０のＰＭＯＳトランジスタのボディのために調節可能なバックバイアス電圧のみを利用する。この特徴により、ＰＭＯＳトランジスタがそれ自身のウェル拡散領域すなわち領域２５０に配置され、したがって基板から分離されるので、完全な基板分離の必要性が排除される。小セル領域平面図は、標準的なセル行の残部からＰウェル領域２５０を電気的に絶縁するのに役立つ専用セル「Ｐウェルアイソレータセル」を含む。
以下の項目は、本願出願時における特許請求の範囲に記載の要素である。
（項目１）
半導体集積回路であって、
１つ以上の論理回路領域にクロック信号を分配するためのクロック信号グリッドと、
正のＤＣ電源電圧及び負のＤＣ電源電圧によって電力供給される第１の論理回路領域と、を含み、
前記第１の論理回路領域は、
前記第１の論理回路領域の１つ以上のデジタル論理回路に第１のリージョナルクロック信号を供給する第１のリージョナルクロックネットワークと、
前記クロック信号から前記第１のリージョナルクロック信号を導出し、前記第１の論理回路領域の状態選択信号に応じて前記第１のリージョナルクロック信号を選択的に印加及び遮断するように構成されるクロックゲーティング回路と、
前記１つ以上のデジタル論理回路のＰＭＯＳトランジスタの各ボディに接続された第１のバックバイアス電圧グリッド、並びに前記１つ以上のデジタル論理回路のＮＭＯＳトランジスタの各ボディに接続された第２のバックバイアス電圧グリッドと、
制御可能なバックバイアス電圧発生器であって、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの第１のバックバイアス電圧を第１レベルと第２レベルとの間で調節し、
前記状態選択信号に応じて、前記第２のバックバイアス電圧グリッドのバックバイアス電圧を第１レベルと第２レベルとの間で調節する
ように構成された、該制御可能なバックバイアス電圧発生器と、
を備える、半導体集積回路。
（項目２）
前記１つ以上のデジタル論理回路は、前記第１のリージョナルクロック信号を受け取るために前記第１のリージョナルクロックネットワークに接続された、フリップフロップなどの少なくとも１つの順序論理回路を備える、項目１に記載の半導体集積回路。
（項目３）
前記状態選択信号は、前記第１の論理回路領域を、前記第１のリージョナルクロック信号がアクティブであるアクティブ状態と、前記第１のリージョナルクロック信号が遮断された又は非スイッチング状態となる非アクティブ状態との間でスイッチングするように構成される、項目１又は２に記載の半導体集積回路。
（項目４）
前記制御可能なバックバイアス電圧発生器は、
前記アクティブ状態において、前記第１のバックバイアス電圧グリッドの前記バイアス電圧を前記正のＤＣ電源電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バイアス電圧を前記負のＤＣ電源電圧に調節し、
前記非アクティブ状態において、前記第１のバックバイアス電圧グリッドの前記バイアス電圧を前記正のＤＣ電源電圧より高い電圧に調節し、前記第２のバックバイアス電圧グリッドの前記バイアス電圧を前記負のＤＣ電源電圧より低い電圧に調節するように構成される、項目３に記載の半導体集積回路。
（項目５）
前記制御可能なバックバイアス電圧発生器は、
前記第１のバックバイアス電圧グリッドの前記第１のレベルと前記第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶに設定し、
前記第２のバックバイアス電圧グリッドの前記第１のレベルと前記第２のレベルとの間の電位差を１００ｍＶより大きく、より好ましくは少なくとも２００ｍＶに設定する
ように構成される、項目１から４のいずれか一項に記載の半導体集積回路。
（項目６）
前記制御可能なバックバイアス電圧発生器は、
前記状態選択信号に応じて、前記第１のバックバイアス電圧と前記正のＤＣ電源電圧とを前記第１のバックバイアス電圧グリッドに選択的に接続するように構成された第１のマルチプレクサと、
前記状態選択信号に応じて、前記第２のバックバイアス電圧と前記負のＤＣ電源電圧とを前記第２のバックバイアス電圧グリッドに選択的に接続するように構成された第２のマルチプレクサとを含むことを特徴とする項目１から５のいずれか一項に記載の半導体集積回路。
（項目７）
前記第１のマルチプレクサは、
前記第１のバックバイアス電圧に接続された第１の入力、及び前記正のＤＣ電源電圧に接続された第２の入力と、
前記状態選択信号に接続された選択入力と、
前記第１のバックバイアス電圧グリッドに接続された出力とを含み、
前記第２のマルチプレクサは、
前記第２のバックバイアス電圧に接続された第１の入力、及び前記負のＤＣ電源電圧に接続された第２の入力と、
前記状態選択信号に接続された選択入力と、
前記第２のバックバイアス電圧グリッドに接続された出力とを含む、項目６に記載の半導体集積回路。
（項目８）
前記制御可能なバックバイアス電圧発生器は、
前記正のＤＣ電源電圧から前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧の少なくとも１つを生成するように構成された第１のスイッチトモードＤＣ−ＤＣコンバータを含む、項目５から７のいずれか一項に記載の半導体集積回路。
（項目９）
前記第１及び第２のスイッチトモードＤＣ−ＤＣコンバータの少なくとも１つは、スイッチトキャパシタコンバータを含む、項目７に記載の半導体集積回路。
（項目１０）
前記クロックゲーティング回路は、Ｄ−ＦＦ及びＡＮＤゲートを含み、
前記Ｄ−ＦＦは、前記状態選択信号に接続されたデータ入力と、前記クロック信号に接続されたクロック入力と、前記ＡＮＤゲートの第１の入力に接続された出力とを有し、前記ＡＮＤゲートの第２の入力は、前記クロック信号に接続され、前記ＡＮＤゲートの出力が前記第１のリージョナルクロック信号を前記第１のリージョナルクロックネットワークに供給する、項目１から９のいずれか一項に記載の半導体集積回路。
（項目１１）
完全空乏化シリコン・オン・インシュレータ（ＦＤ  ＳＯＩ）半導体基板又は部分空乏化シリコン・オン・インシュレータ（ＰＤ  ＳＯＩ）半導体基板上に配置される、項目１から１０のいずれか一項に記載の半導体集積回路。
（項目１２）
前記完全空乏化又は部分的空乏化シリコン・オン・インシュレータ基板は、標準的なウェル構造を含み、
前記標準的なウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含む、項目１１に記載の半導体集積回路。
（項目１３）
前記完全空乏化又は部分的空乏化シリコン・オン・インシュレータ基板は、フリップ・ウェル構造を含み、
前記フリップ・ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含む、項目１１に記載の半導体集積回路。
（項目１４）
二重ウェル構造を含むバルクＣＭＯＳ基板を含み、
前記二重ウェル構造は、
前記１つ以上のデジタル論理回路のそれぞれのＮＭＯＳトランジスタを含む複数のＮウェルであって、前記複数のＮウェルは、前記第２のバックバイアス電圧を受け取るために前記第２のバックバイアス電圧グリッドに接続されている、該複数のＮウェルと、
前記１つ以上のデジタル論理回路のそれぞれのＰＭＯＳトランジスタを含む複数のＰウェルであって、前記複数のＰウェルは、前記第１のバックバイアス電圧を受け取るために前記第１のバックバイアス電圧グリッドに接続されている、該複数のＰウェルとを含み、
前記複数のＰウェルは、前記複数のＰウェルのそれぞれに配置される、複数のディープＮウェル拡散領域を含む、項目１から１０のいずれか一項に記載の半導体集積回路。
（項目１５）
半導体集積回路の第１の論理回路領域の１つ以上のデジタル論理回路のリーク電流を制御する方法であって、
クロックゲーティング回路にクロック信号及び状態選択信号を供給するステップと、
前記クロック信号及び前記状態選択信号から前記第１の論理回路領域のための第１のリージョナルクロック信号を導出するステップと、
前記第１の論理回路領域のアクティブ状態において、前記第１の論理回路領域のリージョナルクロックネットワークに前記第１のリージョナルクロック信号を印加するステップと、
前記第１の論理回路領域の非アクティブ状態において、前記第１のリージョナルクロック信号を遮断するステップと、
前記１つ以上のデジタル論理回路の複数のＰＭＯＳトランジスタのボディに接続された第１のバックバイアス電圧グリッドにバックバイアス電圧を供給するステップと、
前記１つ以上のデジタル論理回路の複数のＮＭＯＳトランジスタのボディに接続された第２のバックバイアス電圧グリッドに第２のバックバイアス電圧を供給するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップと、
前記状態選択信号に応じて、前記第１のバックバイアス電圧グリッドの前記バックバイアス電圧を第１のレベルと第２のレベルとの間で調節するステップとを含む、方法。
（項目１６）
項目１から１４のいずれか一項に記載の半導体集積回路を含む聴覚機器であって、前記半導体集積回路は、制御及び処理回路を含み、
前記制御及び処理回路は、
第１の音響信号の受け取りのための第１の音響入力チャネルと、
ユーザの聴力損失度に応じて補償されたマイクロフォン信号を生成するための前記第１の音響信号の受け取り及び処理のための信号プロセッサと、
前記補償されたマイクロフォン信号の受け取り、前記聴覚機器の小型レシーバ又はラウドスピーカに印加するための増幅された又はバッファされた出力信号の生成のための出力増幅器とを含む、聴覚機器。
【図１】
2018137429.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【外国語明細書】
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