(57)【要約】【課題】好適な特性の抵抗変化膜を備える半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、第１方向に延びる複数の第１配線と、前記第１方向と異なる第２方向に延びる第２配線とを備える。前記装置はさらに、前記複数の第１配線と前記第２配線との間に設けられた抵抗変化膜を備え、前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第１層と、シリコンを含む第２層とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延びる複数の第１配線と、
前記第１方向と異なる第２方向に延びる第２配線と、
前記複数の第１配線と前記第２配線との間に設けられた抵抗変化膜であって、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第１層と、シリコンを含む第２層とを備える、抵抗変化膜と、
半導体記憶装置。
【請求項２】
前記半導体層は、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの２種類以上の元素を含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体層内のいずれかの前記元素の濃度は、前記第１配線から前記第２配線に向かう第３方向に沿って変化する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１層は、ゲルマニウムと酸素とを含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２層として、シリコンを含む半導体層と、シリコンと酸素とを含む絶縁膜とを備える、請求項１または４に記載の半導体記憶装置。
【請求項６】
第１方向に延びる複数の第１配線を形成し、
前記第１配線の側面に抵抗変化膜を形成し、
前記抵抗変化膜の側面に前記第１方向と異なる第２方向に延びる第２配線を形成する、
ことを含み、
前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第１層と、シリコンを含む第２層とを備える、半導体記憶装置の製造方法。
【請求項７】
前記半導体層は、シリコンを含む第１ガスと、前記元素を含む第２ガスとを用いて形成される、請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１層は、ゲルマニウムを含む第１ガスを用いて形成され、前記第２層は、シリコンを含む第２ガスを用いて形成される、請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元構造の抵抗変化型メモリでは、水平方向に延びる複数のワード線が、上下方向に延びる同じ抵抗変化膜に接続されている。このような抵抗変化膜に起因して、ワード線間のリーク電流、ワード線からの金属原子の拡散、抵抗変化膜内のイオン不足、抵抗変化膜のエンデュランス性の低下などが問題となり得る。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】B. Govoreanu et al., “a-VMCO: a novel forming-free, self-rectifying, analog memory cell with low-current operation, nonfilamentary switching and excellent variability”, 2015 Symposium on VLSI Technology Digest of Technical Papers
【非特許文献２】B. Govoreanu et al., “Advanced a-VMCO resistive switching memory through inner interface engineering with wide (>102) on/off window, tunable, μA-range switching current and excellent variability”, 2016 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適な特性の抵抗変化膜を備える半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、第１方向に延びる複数の第１配線と、前記第１方向と異なる第２方向に延びる第２配線とを備える。前記装置はさらに、前記複数の第１配線と前記第２配線との間に設けられた抵抗変化膜を備え、前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第１層と、シリコンを含む第２層とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構造を示す斜視図である。
【図２】第１実施形態の半導体記憶装置の構造を示す断面図である。
【図３】第１実施形態の半導体記憶装置の詳細を説明するための断面図である。
【図４】第１実施形態の第１バリア層に含まれる不純物元素の濃度プロファイルの例を示したグラフである。
【図５】第１実施形態の半導体記憶装置のバンド構造の例を示したグラフである。
【図６】第１実施形態の半導体記憶装置の動作特性を説明するためのグラフである。
【図７】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８】第２実施形態の半導体記憶装置の構造を示す断面図である。
【図９】第２実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【図１０】第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図１０では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す斜視図である。図１の半導体記憶装置は、３次元構造の抵抗変化型メモリである。
【０００９】
図１の半導体記憶装置は、複数のグローバルビット線１を備えている。これらのグローバルビット線１は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。前者の場合、グローバルビット線１間には素子分離絶縁膜が形成される。
【００１０】
図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。グローバルビット線１は、Ｘ方向に延びており、Ｙ方向に互いに隣接している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１１】
各グローバルビット線１上には、複数の半導体部材２が形成されている。これらの半導体部材２は、Ｘ方向およびＹ方向に沿ってマトリクス状に配列されている。符号２ａ、２ｂはそれぞれ、各半導体部材２の下端と上端とを示している。各半導体部材２の下端２ａは、１本のグローバルビット線１に電気的に接続されている。
【００１２】
各半導体部材２は、１本のグローバルビット線１上に形成されたｎ型部分２ａと、ｎ型部分２ａ上に形成されたｐ型部分２ｂと、ｐ型部分２ｂ上に形成されたｎ型部分２ｃとを備えている。ｎ型部分２ａ、ｐ型部分２ｂ、およびｎ型部分２ｃは、例えばポリシリコン層により形成されている。本実施形態では、ｎ型部分２ａ、２ｃをｐ型部分に置き換え、ｐ型部分２ｂをｎ型部分に置き換えてもよい。
【００１３】
図１の半導体記憶装置はさらに、半導体部材２間をＹ方向に延びる複数のゲート電極３を備えている。これらのゲート電極３は例えば、ポリシリコン層により形成されている。各ゲート電極３は、ｎ型部分２ａの上部と、ｐ型部分２ｂの全体と、ｎ型部分２ｃの下部の＋Ｘ方向側面または−Ｘ方向側面に、ゲート絶縁膜４を介して設けられている。
【００１４】
各半導体部材２の＋Ｘ方向側面および−Ｘ方向側面には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４は、例えばシリコン酸化膜である。１つの半導体部材２と、１対のゲート電極３と、これらの間のゲート絶縁膜４は、符号Ｔｒで示すように、ｎチャネル型のＴＦＴ（Thin Film Transistor）を構成している。このＴＦＴは、電流の導通と遮断を切り替えるスイッチング素子である。
【００１５】
各半導体部材２上には、Ｚ方向に延びるピラー形状を有する１本のローカルビット線５が形成されている。ローカルビット線５は例えば、チタン窒化膜（ＴｉＮ）により形成されている。符号２ｃ、２ｄはそれぞれ、各ローカルビット線５の下端および上端を示している。各ローカルビット線５の下端２ｃは、１つの半導体部材２の上端２ｂに電気的に接続されている。ローカルビット線５は第２配線の一例であり、Ｚ方向は第２方向の一例である。
【００１６】
各ローカルビット線５の＋Ｘ方向側面および−Ｘ方向側面には、抵抗変化膜６が形成されている。抵抗変化膜６は、供給された電圧または電流に応じて抵抗状態が変化する膜である。抵抗変化膜６の詳細については、後述する。
【００１７】
図１の半導体記憶装置はさらに、ローカルビット線５間をＹ方向に延びる複数のワード線７を備えている。Ｘ方向に隣接するローカルビット線５間には、Ｚ方向に互いに隣接する複数のワード線７が配置されている。ワード線７は例えば、チタン窒化膜（ＴｉＮ）により形成されている。抵抗変化膜６は、ローカルビット線５とワード線７との間に形成されている。ワード線７は第１配線の一例であり、Ｙ方向は第１方向の一例である。
【００１８】
図２は、第１実施形態の半導体記憶装置の構造を示す断面図である。
【００１９】
図２は、基板８と、基板８の上方に交互に積層された複数の層間絶縁膜９および複数のワード線７と、層間絶縁膜９およびワード線７の側面に抵抗変化膜６を介して設けられたローカルビット線５とを示している。これらのワード線７とローカルビット線５との交差部分には、符号ＭＣで示すように、メモリセルが形成されている。基板８は例えば、シリコン基板などの半導体基板である。層間絶縁膜９は例えば、シリコン酸化膜（ＳｉＯ２）である。
【００２０】
抵抗変化膜６は、図２に示すように、層間絶縁膜９およびワード線７の側面に順に設けられた第１バリア層１１と、第２バリア層１２と、第３バリア層１３と、スイッチング層１４とを備えている。
【００２１】
第１バリア層１１は例えば、アモルファスシリコン層などの半導体層であり、５ｎｍの厚さを有している。第２バリア層１２は例えば、シリコン酸化膜（ＳｉＯ２）などの非金属酸化膜であり、１ｎｍの厚さを有している。第３バリア層１３は例えば、アルミニウム酸化膜（ＡｌＯＸ）などの金属酸化膜であり、１ｎｍの厚さを有している。第２バリア層１２と第３バリア層１３は、中間層とも呼ばれる。なお、第１〜第３バリア層１１〜１３の材料や厚さは、これらの例に限定されるものではない。
【００２２】
スイッチング層１４は、導電性が比較的高く、バンドギャップが比較的狭い材料で形成されている。本実施形態のスイッチング層１４は、第２バリア層１２の材料や第３バリア層１３の材料に比べ、導電性が高く、バンドギャップが狭い材料で形成されている。スイッチング層１４は例えば、チタン酸化膜（ＴｉＯＸ）などの金属酸化膜であり、１０ｎｍの厚さを有している。なお、スイッチング層１４の材料や厚さは、この例に限定されるものではない。
【００２３】
抵抗変化膜６に電圧を印加すると、第１〜第３バリア層１１〜１３からスイッチング層１４に酸素イオンが導入される。その結果、抵抗変化膜６のバンド構造が変化して、抵抗変化膜６の抵抗状態が変化する。抵抗状態が主に変化する領域は、スイッチング層１４内における第３バリア層１３の近傍に位置していると推定される。
【００２４】
図３は、第１実施形態の半導体記憶装置の詳細を説明するための断面図である。
【００２５】
本実施形態の第１バリア層１１は、不純物を含有する半導体層であり、具体的には、不純物として酸素（Ｏ）、炭素（Ｃ）、窒素（Ｎ）、リン（Ｐ）、ボロン（Ｂ）、およびゲルマニウム（Ｇｅ）のうちの１種類以上の元素を含有するシリコン層である。このような第１バリア層１１は例えば、シリコン層内に不純物を添加することで形成される。
【００２６】
例えば、第１バリア層１１に酸素、炭素、または窒素を添加する場合には、第１バリア層１１の抵抗率を上昇させ、ワード線７間のリーク電流（矢印Ａ１）を低減することが可能となる。また、第１バリア層１１に酸素、炭素、または窒素を添加する場合には、ワード線７からの金属原子の拡散（矢印Ａ２）を抑制し、メモリセルの耐圧を向上させることが可能となる。
【００２７】
これらの場合には、第１バリア層１１は、酸素、炭素、および窒素のうちの２種類以上の元素を含有していてもよい。これにより、例えば抵抗率や耐圧を上げることや調整することが可能となる。また、第１バリア層１１は、酸素、炭素、または窒素を含有する複数のシリコン層により構成されていてもよいし、酸素、炭素、または窒素を含有する第１シリコン層とこれらの元素を含有しない第２シリコン層とにより構成されていてもよい。
【００２８】
一方、第１バリア層１１にリン、ボロン、またはゲルマニウムを添加する場合には、第１バリア層１１の抵抗率を低下させ、抵抗変化膜６内の酸素イオン不足を解消することが可能となる（矢印Ａ３）。
【００２９】
この場合には、第１バリア層１１は、リン、ボロン、およびゲルマニウムのうちの２種類以上の元素を含有していてもよい。これにより、例えばイオン供給量を増やすことや調整することが可能となる。また、第１バリア層１１は、リン、ボロン、またはゲルマニウムを含有する複数のシリコン層により構成されていてもよいし、リン、ボロン、またはゲルマニウムを含有する第１シリコン層とこれらの元素を含有しない第２シリコン層とにより構成されていてもよい。
【００３０】
また、本実施形態の第１バリア層１１は、酸素、炭素、および窒素のうちの１種類以上の元素と、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含有していてもよい。例えば、第１バリア層１１は、酸素、炭素、または窒素を含有する第１シリコン層とリン、ボロン、またはゲルマニウムを含有する第２シリコン層とにより構成されていてもよい。
【００３１】
図４は、第１実施形態の第１バリア層１１に含まれる不純物元素の濃度プロファイルの例を示したグラフである。
【００３２】
各グラフの横軸は、第１バリア層１１内のＸ座標を表す。Ｘ座標が増加するほどワード線７から遠ざかり、Ｘ座標が減少するほどワード線７に近付く。各グラフの縦軸は、第１バリア層１１に含まれる１種類の不純物原子（例えば酸素原子）の濃度を表す。
【００３３】
図４(ａ)は、Ｘ座標が変化しても不純物濃度が変化しない例を示している。図４(ｂ)は、Ｘ座標の増加に伴い不純物濃度が減少する例を示している。図４(ｃ)は、Ｘ座標の増加に伴い不純物濃度が増加する例を示している。本実施形態では、これらの例のいずれを採用してもよい。ただし、不純物濃度が変化する濃度プロファイルは、図５で説明するような利点がある。
【００３４】
なお、これらの濃度プロファイルは、第１バリア層１１が２種類以上の不純物を含有する場合にも適用可能である。例えば、第１バリア層１１が酸素と窒素とを含有する場合において、酸素に図４(ｃ)の濃度プロファイルを採用し、かつ、窒素にも図４(ｃ)の濃度プロファイルを採用してもよい。
【００３５】
図５は、第１実施形態の半導体記憶装置のバンド構造の例を示したグラフである。
【００３６】
各グラフは、ワード線７からローカルビット線５に向かう距離とポテンシャルとの関係を示している。各グラフ内の符号７、１１、１２、１３、１４、５はそれぞれ、ワード線７、第１バリア層１１、第２バリア層１２、第３バリア層１３、スイッチング層１４、およびローカルビット線５を表す。
【００３７】
図５(ａ)は、第１バリア層１１が不純物を含有しない場合のバンド構造の例を示している。図５(ｂ)は、第１バリア層１１が不純物として酸素および窒素を含有している場合のバンド構造の例を示している。これらの例から、酸素および窒素の添加により第１バリア層１１のバンドオフセットが増加していることが分かる。これにより、ワード線７間のリーク電流を低減することが可能となる。
【００３８】
図５(ｃ)は、第１バリア層１１が不純物として酸素および窒素を含有している場合のバンド構造の別の例を示している。この場合、酸素に図４(ｃ)の濃度プロファイルが採用され、かつ、窒素にも図４(ｃ)の濃度プロファイルが採用されている。この例から、濃度変化のある酸素および窒素の添加により第１バリア層１１のバンドオフセットがさらに増加していることが分かる。これにより、ワード線７間のリーク電流をさらに低減することが可能となる。
【００３９】
図６は、第１実施形態の半導体記憶装置の動作特性を説明するためのグラフである。
【００４０】
図６の横軸は、ワード線７とローカルビット線５との間の電圧を表す。図６の縦軸は、ワード線７とローカルビット線５との間に流れる電流を表す。
【００４１】
矢印Ｐ１〜Ｐ３は、第１バリア層１１がリン、ボロン、またはゲルマニウムを含有する場合に関し、メモリセルのリセット時における電流−電圧特性のヒステリシスを示している。本実施形態によれば、矢印Ｐ１およびＰ２のような低抵抗のオン動作と、矢印Ｐ３のような高抵抗のオフ動作を得ることができる。
【００４２】
図７は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【００４３】
まず、基板８の上方に、層間絶縁膜９用の複数のシリコン酸化膜と、ワード線７用の複数のチタン窒化膜とを交互に積層する（図７(ａ)）。次に、これらのシリコン酸化膜およびチタン窒化膜を貫通する開口部Ｈをエッチングにより形成する（図７(ａ)）。その結果、これらのシリコン酸化膜およびチタン窒化膜は、Ｙ方向およびＺ方向に延びるピラー形状を有するように加工され、Ｙ方向に延びるワード線７が形成される。
【００４４】
次に、層間絶縁膜９およびワード線７の側面に、第１バリア層１１と、第２バリア層１２と、第３バリア層１３と、スイッチング層１４と、ローカルビット線５用のチタン窒化膜とを順に形成する（図７(ｂ)）。
【００４５】
この際、第１バリア層１１は、シリコンを含む第１ソースガスと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素を含む第２ソースガスとを用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により形成される。これにより、第１バリア層１１であるシリコン層に上記元素を添加することができる。第１ソースガスと第２ソースガスは、ＬＰＣＶＤ用のチャンバ内に同時に供給してもよいし交互に供給してもよい。
【００４６】
第１ソースガスは例えば、Ｓｉ２Ｈ６ガス、ＳｉＨ４ガス、ＳｉＨ２Ｃｌ２ガス、Ｓｉ２Ｃｌ６ガス等である（Ｈは水素、Ｃｌは塩素を表す）。
【００４７】
酸素を添加する場合の第２ソースガスは例えば、Ｏ２ガス、Ｏ３ガス、Ｎ２Ｏガス、ＮＯガス、ＣＯガス等である。
【００４８】
炭素を添加する場合の第２ソースガスは例えば、ＣＨ４ガス、Ｃ２Ｈ６ガス、Ｃ３Ｈ８ガス、Ｃ４Ｈ１０ガス、Ｃ２Ｈ４ガス、Ｃ３Ｈ６ガス、Ｃ４Ｈ８ガス、ＳｉＨ３ＣＨ３ガス、ＳｉＨ２（ＣＨ３）２ガス、ＳｉＨ（ＣＨ３）３ガス等である。
【００４９】
窒素を添加する場合の第２ソースガスは例えば、ＮＨ３ガス、Ｎ２ガス等である。Ｎ２ガスは、ラジカルとして使用してもよい。
【００５０】
リン、ボロン、ゲルマニウムを添加する場合の第２ソースガスは例えば、ＰＨ３ガス、Ｂ２Ｈ６ガス、ＧｅＨ４ガス等である。
【００５１】
なお、第１バリア層１１は、その他の方法で形成してもよい。第１バリア層１１は例えば、プラズマＣＶＤ、シリコン層の熱酸化、シリコン層の窒化により形成してもよい。
【００５２】
その後、第１バリア層１１、第２バリア層１２、第３バリア層１３、スイッチング層１４、およびローカルビット線５用のチタン窒化膜を貫通する開口部をエッチングにより形成する。その結果、これらの層は、Ｚ方向に延びるピラー形状を有するように加工され、Ｚ方向に延びるローカルビット線５が形成される（図１参照）。その後、基板８上に種々の絶縁膜や配線層が形成され、本実施形態の半導体記憶装置が製造される。
【００５３】
以上のように、本実施形態の第１バリア層１１は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの１種類以上の元素とを含有する半導体層として形成されている。そのため、本実施形態では、適切な元素を採用することで、ワード線７間のリーク電流、ワード線７からの金属原子の拡散、抵抗変化膜６内のイオン不足などの問題に対処することができる。
【００５４】
例えば、第１バリア層１１に酸素、炭素、または窒素を添加することで、第１バリア層１１の抵抗率を上昇させ、ワード線７間のリーク電流を低減することが可能となる。さらには、第１バリア層１１に酸素、炭素、または窒素を添加することで、ワード線７からの金属原子の拡散を抑制し、メモリセルの耐圧を向上させることが可能となる。一方、第１バリア層１１にリン、ボロン、またはゲルマニウムを添加することで、第１バリア層１１の抵抗率を低下させ、抵抗変化膜６内の酸素イオン不足を解消することが可能となる。
【００５５】
よって、本実施形態によれば、上記のような第１バリア層１１を採用することで、好適な特性の抵抗変化膜６を備える半導体記憶装置を実現することが可能となる。
【００５６】
（第２実施形態）
図８は、第２実施形態の半導体記憶装置の構造を示す断面図である。
【００５７】
図８の半導体記憶装置では、抵抗変化膜６が、図２に示す構成要素に加え、第４バリア層１５を備えている。具体的には、抵抗変化膜６は、層間絶縁膜９およびワード線７の側面に順に設けられた第４バリア層１５と、第１バリア層１１と、第２バリア層１２と、第３バリア層１３と、スイッチング層１４とを備えている。
【００５８】
上述のように、第１および第２バリア層１１、１２は、シリコンを含有しており、具体的には、第１バリア層１１はアモルファスシリコン層、第２バリア層１２はシリコン酸化膜である。ただし、本実施形態の第１バリア層１１は、シリコン以外の元素である酸素、炭素、窒素、リン、ボロン、ゲルマニウム等を含有していなくてもよい。一方、第４バリア層１５は、ゲルマニウムを含有しており、具体的には、アモルファスゲルマニウム層である。このように、本実施形態の抵抗変化膜６は、ゲルマニウムを含有する第１層（第４バリア層１５）と、シリコンを含有する第２層（第１および第２バリア層１１、１２）とを含んでいる。
【００５９】
ここで、抵抗変化膜６が、第１バリア層１１を含む第１の場合と、第４バリア層１５を含む第２の場合と、第１および第４バリア層１１、１５を含む第３の場合とを比較する。
【００６０】
第１の場合には、メモリセルのセットとリセットとを繰り返すと、第２バリア層１２のシリコン酸化膜の厚さが増加する可能性がある。その結果、メモリセルの動作電圧が上昇し、抵抗変化膜６のエンデュランス性が低下する可能性がある。一方、第２の場合には、メモリセルのセット後やリセット後の抵抗保持特性が悪くなる可能性がある。
【００６１】
そこで、本実施形態では、第３の場合の構造を採用している。この場合、第１バリア層１１によりメモリセルの抵抗保持特性を向上させることが可能となり、第４バリア層１５により抵抗変化膜６のエンデュランス性を向上させることが可能となる。
【００６２】
なお、第４バリア層１５は、アモルファスゲルマニウム層とする代わりに、ゲルマニウム酸化膜としてもよい。また、第４バリア層１５は、アモルファスゲルマニウム層とゲルマニウム酸化膜とを含む積層膜としてもよい。これらの場合にも、上記第３の場合と同様の作用を得ることが可能となる。
【００６３】
図９は、第２実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【００６４】
図９の抵抗変化膜６は、層間絶縁膜９およびワード線７の側面に順に設けられたスイッチング層１４と、第３バリア層１３と、第１バリア層１１と、第２バリア層１２と、第４バリア層１５とを備えている。
【００６５】
このように、図９の抵抗変化膜６を構成する層の順番は、図８の抵抗変化膜６を構成する層の順番と異なっている。上記第３の場合の作用は、図９の抵抗変化膜６によっても得ることが可能である。
【００６６】
図１０は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【００６７】
まず、基板８の上方に、層間絶縁膜９用の複数のシリコン酸化膜と、ワード線７用の複数のチタン窒化膜とを交互に積層する（図１０(ａ)）。次に、これらのシリコン酸化膜およびチタン窒化膜を貫通する開口部Ｈをエッチングにより形成する（図１０(ａ)）。その結果、これらのシリコン酸化膜およびチタン窒化膜は、Ｙ方向およびＺ方向に延びるピラー形状を有するように加工され、Ｙ方向に延びるワード線７が形成される。
【００６８】
次に、層間絶縁膜９およびワード線７の側面に、ＬＰＣＶＤにより第４バリア層１５を形成する（図１０(ａ)）。第４バリア層１５は例えば、アモルファスゲルマニウム層であり、ＧｅＨ４ガスを用いて形成される。
【００６９】
次に、第４バリア層１５の側面に、ＬＰＣＶＤにより第１バリア層１１を形成する（図１０(ａ)）。第４バリア層１１は例えば、アモルファスシリコン層であり、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、またはアミノシラン系ガスを用いて形成される。
【００７０】
次に、第１バリア層１１の側面に、第１バリア層１１の一部の酸化により第２バリア層１２（シリコン酸化膜）を形成する（図１０(ａ)）。この酸化の後に、第２バリア層１２の側面に、Ｏ２ガス等を用いたＡＬＤ（Atomic Layer Deposition）によりさらなるシリコン酸化膜を形成してもよい。この場合、第２バリア層１２は、前者のシリコン酸化膜と後者のシリコン酸化膜とを含む層となる。
【００７１】
次に、第２バリア層１２の側面に、ＡＬＤにより第３バリア層１３（アルミニウム酸化膜）を形成する（図１０(ｂ)）。次に、第３バリア層１３の側面に、ＡＬＤによりスイッチング層１４（チタン酸化膜）を形成する（図１０(ｂ)）。次に、スイッチング層１４の側面に、ローカルビット線５用のチタン窒化膜を形成する（図１０(ｂ)）。
【００７２】
その後、第４バリア層１５、第１バリア層１１、第２バリア層１２、第３バリア層１３、スイッチング層１４、およびローカルビット線５用のチタン窒化膜を貫通する開口部をエッチングにより形成する。その結果、これらの層は、Ｚ方向に延びるピラー形状を有するように加工され、Ｚ方向に延びるローカルビット線５が形成される（図１参照）。その後、基板８上に種々の絶縁膜や配線層が形成され、本実施形態の半導体記憶装置が製造される。
【００７３】
以上のように、本実施形態の抵抗変化膜６は、ゲルマニウムを含有する第１層（第４バリア層１５）と、シリコンを含有する第２層（第１および第２バリア層１１、１２）とを含んでいる。よって、本実施形態では、第２層によりメモリセルの抵抗保持特性を向上させることが可能となり、第１層により抵抗変化膜６のエンデュランス性を向上させることが可能となる。本実施形態によれば、このような第１および第２層を採用することで、好適な特性の抵抗変化膜６を備える半導体記憶装置を実現することが可能となる。
【００７４】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００７５】
１：グローバルビット線、２：半導体部材、
２ａ：ｎ型部分、２ｂ：ｐ型部分、２ｃ：ｎ型部分、
３：ゲート電極、４：ゲート絶縁膜、５：ローカルビット線、
６：抵抗変化膜、７：ワード線、８：基板、９：層間絶縁膜、
１１：第１バリア層、１２：第２バリア層、１３：第３バリア層、
１４：スイッチング層、１５：第４バリア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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