(57)【要約】【課題】接合部のピッチを小さくすることができる半導体装置を提供する。【解決手段】超音波を印加してはんだ層２３と接続端子３３とを接合することと、熱硬化性樹脂４により半導体素子２を封止し、熱硬化性樹脂４を硬化させることと、熱硬化性樹脂４を硬化させた後、はんだ層２３を、はんだ層２３の融点よりも高い温度に加熱して、はんだ層２３と接続端子３３とを接合すること、とを備える。【選択図】図８
2018190782.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、
超音波を印加して前記はんだ層と前記接続端子とを接合することと、
熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、
前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記はんだ層は、前記接続端子の界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記はんだ層の幅は、前記接続端子の幅よりも小さい、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記はんだ層と前記接続端子との接合は、前記はんだ層の融点より低い温度で行う、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記柱状電極および前記はんだ層をめっきにより形成する、半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法において、
前記回路基板は、前記一面に対向する他面に前記接続端子に接続されるはんだボール搭載部を有し、
前記はんだ層を前記接続端子上に配置する前に、前記回路基板を、剥離層を介して支持基板で支持することを有し、
超音波を印加して前記はんだ層と前記接続端子とを接合した後、
前記支持基板を剥離することと、
前記回路基板の前記他面の前記はんだボール搭載部にはんだボールを搭載することと、を有し、
前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合する際、前記はんだボールを前記はんだボール搭載部に接合する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記はんだ層と前記接続端子とを接合すると共に、前記はんだボールを前記はんだボール搭載部に接合することを、リフローにより行う、半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記支持基板を剥離する前に、前記半導体素子を封止する前記熱硬化性樹脂を除去して、前記剥離層を露出させることを有する、半導体装置の製造方法。
【請求項９】
端面にはんだ層が形成された柱状電極を有する半導体素子と、
接続端子を有する回路基板と、
前記半導体素子を封止する硬化された封止樹脂と、を備え、
前記はんだ層の幅は、前記接続端子の幅より小さく、
前記はんだ層の外周は、前記硬化された樹脂により囲まれている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記はんだ層は、前記接続端子との界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記回路基板は、前記接続端子に接続されるはんだボールを有する、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体素子は、相対向する一対の側辺のそれぞれに沿って配列された複数の前記柱状電極を有し、前記回路基板の前記はんだボールは前記柱状電極のそれぞれに接続される前記はんだボールを有し、前記はんだボールは、前記柱状電極よりも外側に配置されている、半導体装置。
【請求項１３】
請求項９から請求項１２までのいずれか一項に記載の半導体装置において、
前記柱状電極および前記接続端子は、銅系金属により形成され、
前記はんだ層は、銅および銀を含む金属により形成されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記柱状電極と前記はんだ層との間に、バリア層が介在されている、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記柱状電極は、前記半導体素子の内部回路に接続されるパッド上に、直接、形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
フリップチップ実装方式として、半導体チップに柱状電極を形成し、柱状電極と回路基板の接続端子とをはんだにより接合する方式が知られている。柱状電極は、半導体チップと回路基板との熱膨張率の差を吸収するように変形するため、半導体チップの接続電極と回路基板の接続端子とを、直接、はんだにより接合する構造に比し、はんだのクラックを抑制し、かつ、接合部のピッチを小さくすることができる。しかし、前者の構造では、柱状電極と接続端子との間に介在するはんだは、接続端子および該接続端子に接続される配線に広がるため、十分な接合力を確保するためには、周囲に広がる分も見込んだはんだの量が必要となる。従来では、必要とされる接合力を確保するためにはんだの量を低減することができないため、接合部のピッチを小さくするうえで限界があった。
【０００３】
また、その他に、回路基板の接続端子に、はんだを形成しておき、半導体チップの接続パッドに、球状の突起電極を高周波接合しておき、熱圧着により突起電極と接続端子とをはんだ付けする方法も知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１１７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された方法では，突起電極が球状であるため、接合部のピッチを小さくすることができない。また、突起電極と接続端子との間に介在するはんだが、接続端子および該接続端子に接続される配線に広がるのを抑えることもできない。従って、特許文献１に記載された方法によっても、接合部のピッチを小さくすることはできない。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、半導体装置の製造方法は、半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、超音波を印加して前記はんだ層と前記接続端子とを接合することと、熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、を備える。
本発明の第２の態様によれば、半導体装置は、端面にはんだ層が形成された柱状電極を有する半導体素子と、接続端子を有する回路基板と、前記半導体素子を封止する硬化された封止樹脂と、を備え、前記はんだ層の幅は、前記接続端子の幅より小さく、前記はんだ層の外周は、前記硬化された樹脂により囲まれている。
【０００７】
本発明によれば、接合部のピッチを小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の半導体装置の第１の実施形態を示し、厚さ方向に切断した側面断面図。
【図２】（ａ）〜（ｅ）は、図１に図示された半導体装置の製造工程を説明するための断面図。
【図３】（ａ）〜（ｅ）は、図２に続く半導体装置の製造工程を説明するための断面図。
【図４】（ａ）〜（ｄ）は、図３に続く半導体装置の製造工程を説明するための断面図。
【図５】（ａ）〜（ｃ）は、図４に続く半導体装置の製造工程を説明するための断面図。
【図６】（ａ）〜（ｃ）は、図５に続く半導体装置の製造工程を説明するための断面図。
【図７】図５（ａ）に図示された接合領域ＶＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図。
【図８】図５（ｂ）に図示された接合領域ＶＩＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図。
【図９】本発明の半導体装置の第２の実施形態の接合部を示す拡大断面図。
【図１０】本発明の半導体装置の第３の実施形態を示す断面図。
【図１１】本発明の半導体装置の第４の実施形態を示す断面図。
【発明を実施するための形態】
【０００９】
−第１の実施形態−
以下、図１〜図８を参照して、本発明の半導体装置および半導体装置の製造方法の第１の実施形態を説明する。
図１は、本発明の半導体装置の第１の実施形態を示し、厚さ方向に切断した側面断面図である。
半導体装置１は、半導体素子２と、回路基板３と、樹脂４と、はんだボール１１とを有する。
半導体素子２は、半導体チップ２１と、柱状電極２２と、はんだ層２３とを有する。回路基板３は、絶縁層３１と、配線３２とを有する。配線３２は、絶縁層３１の上面上に形成された接続端子３３と、絶縁層３１の下面から外部に露出する外部端子部３４を有する。
【００１０】
半導体チップ２１は、半導体基板であるウエハをダイシングして得られたベアーの半導体チップであり、主面上に形成されたパッシベーション膜２４と、パッシベーション膜２４上に形成されたポリイミド等からなる保護膜２５と、パッシベーション膜２４および保護膜２５のそれぞれに設けられた開口から露出する電極パッド２６とを有する。電極パッド２６は、半導体チップ２１の内部集積回路に接続されている。平面図は図示しないが、パッシベーション膜２４および保護膜２５の開口は、半導体チップ２１の相対向する一対の側辺または４つの側辺に沿って複数個づつ配列されており、従って、電極パッド２６も、一対の側辺または４つの側辺に沿って複数個づつ配列されている。
【００１１】
柱状電極２２は、各電極パッド２６上に形成されており、高さ１０μｍ〜３０μｍの円筒形状を有する。柱状電極は、例えば、銅系金属により形成されている。
柱状電極２２の軸方向端面には、はんだ層２３が形成されている。はんだ層２３は、例えば、Ｓｎ−Ａｇ二元系またはＳｎ−Ａｇ−Ｃｕ三元系により形成されている。半導体素子２は、ウエハ状態において、各電極パッド２６上に柱状電極２２およびはんだ層２３をめっきにより形成した後、ダイシングにより個々に分離して得られる。
樹脂４は、熱硬化性樹脂により形成され、回路基板３に接合された半導体素子２を封止している。樹脂４の外周側面は、回路基板３とほぼ同形状、ほぼ同サイズに形成されている。
【００１２】
各はんだ層２３は、接続端子３３に接合されている。また、外部端子部３４には、はんだボール１１が接合されている。配線３２の外部端子部３４側は、柱状電極２２より外周側に引き回されており、各外部端子部３４は、柱状電極２２の外周側に柱状電極２２のピッチより大きいピッチで配列されている。すなわち、はんだボール１１は柱状電極２２より外側に配置されており、第１の実施形態の半導体装置１は、Fan-out Package として例示されている。なお、回路基板３の半導体素子２と反対側の面、すなわち、図１では下面に、ソルダレジスト６４が形成されており、はんだボール１１は、ソルダレジスト６４に形成された開口内に配置された状態で外部端子部３４に接合されている。
【００１３】
詳細は後述するが、半導体素子２のはんだ層２３と、回路基板３の接続端子３３とは、はんだ層２３の融点よりも低い温度で超音波接合されている。はんだ層２３の幅は、接続端子３３の幅よりも小さく形成されている。また、はんだ層２３は、接続端子３３との接合面である界面の幅が、柱状電極２２との接合面である界面の幅よりも小さく形成されている。ここで、はんだ層２３の幅とは、はんだ層２３のピッチ方向に直交する方向の長さであり、柱状電極２２の幅とは、柱状電極２２のピッチ方向に直交する方向の長さである。また、図示はしないが、はんだ層２３は、接続端子３３との接合面である界面のピッチ方向の長さが、柱状電極２２との接合面である界面のピッチ方向の長さよりも小さく形成されている。
【００１４】
はんだ層２３は、接続端子３３に超音波接合された後、樹脂４により封止される。樹脂４を硬化後、はんだボール１１を搭載し、リフローにより外部端子部３４とはんだボール１１とを接合する。このとき、はんだ層２３が融点以上に加熱され、はんだ層２３と接続端子３３とが本接合される。
【００１５】
この第１の実施形態では、はんだ層２３と接続端子３３とは、はんだ層２３の融点よりも低い温度で超音波接合されるため、はんだ層２３が接続端子３３の接合面に広がるのを抑制することができる。また、はんだ層２３は、硬化された樹脂４により、その周囲を覆われた状態で本接合されるため、本接合の際にも、接続端子３３の接合面に広がるのが抑制される。従って、はんだ層２３の量を少なくしても必要な接合力を確保することが可能となり、柱状電極２２と接続端子３３との接合部のピッチを小さくすることができる。さらに、はんだ層２３と接続端子３３との本接合を、外部端子部３４とはんだボール１１とを接合するリフロー時に同時に行うことができるので、生産性を向上することができる。
次に、本実施形態の半導体装置を製造する方法を説明する。
【００１６】
図２（ａ）〜（ｅ）は、図１に図示された半導体装置の製造工程を説明するための断面図であり、図３（ａ）〜（ｅ）は、図２に続く半導体装置の製造工程を説明するための断面図であり、図４（ａ）〜（ｄ）は、図３に続く半導体装置の製造工程を説明するための断面図であり、図５（ａ）〜（ｃ）は、図４に続く半導体装置の製造工程を説明するための断面図であり、図６（ａ）〜（ｃ）は、図５に続く半導体装置の製造工程を説明するための断面図である。
以下、図面を参照して、本発明の製造方法を説明する。
【００１７】
図２（ａ）について
ガラス板等の絶縁基板５１上にシリコン（Ｓｉ）膜等の剥離層５２ａおよびシード層５２ｂが形成された角形の支持基板５２を準備する。シード層５２ｂとしては、例えば、密着層としてチタン（Ｔｉ）を形成し、その上に銅（Ｃｕ）を形成する。ＴｉおよびＣｕは、例えば、スパッタにより形成する。そして、シード層５２ｂ上にドライフィルムレジスト６１をラミネートする。
【００１８】
図２（ｂ）について
フォトリソグラフィ技術を用いて、ドライフィルムレジスト６１にシード層５２ｂを露出する複数の開口６１ａを形成する。各開口６１ａは、外部端子部３４が形成されるべき領域内に設ける。
なお、以下の説明では、支持基板５２上に、２つの半導体素子２を配置する場合で例示するが、支持基板５２上に配置する半導体素子２の数に制限はなく、１つまたは３つ以上の任意の数にすることができる。
【００１９】
図２（ｃ）について
電解めっきにより、ドライフィルムレジスト６１の各開口６１ａ内に第１のランド７１を形成する。第１のランド７１は、図１に図示された外部端子部３４に相当する。第１のランド７１は、銅（Ｃｕ）により形成され、例えば、直径５０〜５００μｍ、高さ５〜２０μｍの円筒形状に形成する。但し、第１のランド７１は、多角形状としてもよい。
【００２０】
図２（ｄ）について
ドライフィルムレジスト６１を剥離し、シード層５２ｂおよび第１のランド７１を露出する。
【００２１】
図２（ｅ）について
シード層５２ｂおよび第１のランド７１上に第１のビルドアップ層（層間絶縁層）８１をラミネートする。第１のビルドアップ層８１としては、フィルムタイプが好ましい。第１のビルドアップ層８１は、真空中でラミネートした後、本硬化を行う。第１のビルドアップ層８１は、その外周が、支持基板５２の外周の内側に配置されるように形成する。
【００２２】
図３（ａ）について
第１のビルドアップ層８１に、各第１のランド７１を露出するための開口８１ａを形成する。開口８１ａは、例えば、レーザー加工により行う。開口８１ａを形成後、デスミア処理を行って、各開口８１ａ内の第１のランド７１の表面に残った残渣を除去する。そして、第１のビルドアップ層８１および各第１のランド７１上にシード層５３を形成する。シード層５３としては、例えば、パラジウム（Ｐｄ）／銅（Ｃｕ）積層膜を無電解めっきにより形成する。シード層５３は、Ｔｉ／Ｃｕ積層膜をスパッタ法により形成してもよい。
【００２３】
図３（ｂ）について
シード層５３上にドライフィルムレジスト６２をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト６２にシード層５３の一部を露出する複数の開口６２ａを形成する。各開口６２ａは、第１のランド７１を露出するように形成する。
【００２４】
図３（ｃ）について
電解めっきにより、ドライフィルムレジスト６２の各開口６２ａ内のシード層５３上に第２のランド７２、および第２のランド７２と第１のランド７１とを接続する第１の再配線およびビア３２ａを形成する。なお、第１の再配線は、図面の奥行方向に延在されており、図３（ｃ）には図示されていない。第２のランド７２のＬ／Ｓ（線幅／間隙）は５／５〜５０／５０ｍｍ程度である。また、第２のランド７２の厚さは、第１のビルドアップ層８１の上面から８〜３０μｍ程度である。
【００２５】
図３（ｄ）について
ドライフィルムレジスト６２を剥離し、第２のランド７２およびシード層５３を露出する。第２のランド７２および第１の再配線から露出するシード層５３を除去する。
【００２６】
図３（ｅ）について
第２のランド７２および第１のビルドアップ層８１上に第２のビルドアップ層８２を形成する。第２のビルドアップ層８２としては、フィルムタイプが好ましい。第２のビルドアップ層８２は、真空中でラミネートした後、本硬化を行う。第２のビルドアップ層８２は、その外周が、支持基板５２の外周の内側に配置されるように形成する。
【００２７】
図４（ａ）について
第２のビルドアップ層８２に、各第２のランド７２を露出するための開口８２ａを形成する。開口８２ａは、例えば、レーザー加工により行う。開口８２ａを形成後、デスミア処理を行って、各開口８２ａ内の第２のランド７２の表面に残った残渣を除去する。そして、第２のビルドアップ層８２および各第２のランド７２上にシード層５４を形成する。シード層５４は、例えば、パラジウム（Ｐｄ）／銅（Ｃｕ）積層膜を無電解めっきにより形成する。シード層５４は、Ｔｉ／Ｃｕ積層膜をスパッタ法により形成してもよい。
【００２８】
図４（ｂ）について
シード層５４上にドライフィルムレジスト６３をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト６３にシード層５４の一部を露出する複数の開口６３ａを形成する。各開口６３ａは、第２のランド７２を露出するように形成する。
【００２９】
図４（ｃ）について
電解めっきにより、ドライフィルムレジスト６３の各開口６３ａ内のシード層５４上に第３のランド７３、および第３のランド７３と第２のランド７２とを接続する第２の再配線およびビア３２ｂを形成する。なお、第２の再配線は、図面の奥行方向に延在されており、図４（ｃ）には、図示されていない。第３のランド７３は、図１に図示された接続端子３３に相当する。第３のランド７３のＬ／Ｓ（線幅／間隙）は５／５〜５０／５０ｍｍ程度である。また、第３のランド７３の厚さは、第２のビルドアップ層８２の上面から８〜３０μｍ程度である。
【００３０】
図４（ｄ）について
ドライフィルムレジスト６３を剥離し、第３のランド７３およびシード層５４を露出する。第３のランド７３および第２の再配線（図示せず）から露出するシード層５４を除去する。
【００３１】
図５（ａ）について
上述したように、電極パッド２６上に柱状電極２２が形成され、柱状電極２２の端面にはんだ層２３が形成された半導体素子２を形成しておく。
そして、半導体素子２の柱状電極２２の端面に形成されたはんだ層２３を、第３のランド７３上に配置して、位置決めする。はんだ層２３と第３のランド７３との位置合わせは、半導体素子２を移動して行ってもよいし、支持基板５２を移動して行ってもよい。
そして、超音波接合により、半導体素子２のはんだ層２３と第３のランド７３とを接合する。超音波接合は、支持基板５２の下面をアンビルで支持し、半導体素子２の柱状電極２２が形成された面の反対面にホーンを当てて、荷重をかけた状態で超音波を印加して振動させる。
【００３２】
柱状電極２２は、銅めっきにより高さ１０〜３０μｍに形成し、その軸方向端に、めっきにより高さ１０〜３０μｍのはんだ層２３を形成する。なお、アスペクト比の都合上、柱状電極２２とはんだ層２３との合計の高さは、４０〜６０μｍ程度が好ましい。はんだ層２３の材料としては、Ｓｎ−Ａｇ、またはＳｎ−３Ａｇ−０．５Ｃｕ（ＳＡＣ３０５）あるいはＳｎ−４Ａｇ−０．５Ｃｕ（ＳＡＣ４０５）を用いる。はんだ層２３の融点は２２０〜２３０℃程度である。
はんだ層２３と第３のランド７３との接合は、接合用支持基板の温度を、はんだ層２３の融点より低い温度、例えば１００℃程度（設定値）とする、低温超音波接合により行う。接合用支持基板の加熱と共に、接合ヘッドを１００℃程度に加熱してもよい。
【００３３】
このように、低温により超音波接合を行うと、はんだ層２３が、第３のランド７３の上面上に広がるのを抑制される。
図７は、図５（ａ）に図示された接合領域ＶＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。この図に図示されるように、はんだ層２３は、接続端子３３との接合面である界面の幅が、柱状電極２２との接合面である界面の幅よりも小さく形成されている。また、図示はしないが、はんだ層２３は、接続端子３３との接合面である界面のピッチ方向の長さが、柱状電極２２との接合面である界面のピッチ方向の長さよりも小さく形成されている。すなわち、はんだ層２３の接続端子３３との界面は、柱状電極２２の端面の面積より小さい面積を有している。このことは、超音波接合によりはんだ層２３と接続端子３３とを接合する際、はんだ層２３が、接続端子３３上への広がりが抑制されていることを示している。つまり、柱状電極２２上に形成されたはんだ層２３の全量が、接続端子３３との接合に関与している。従って、接続端子３３上にはんだ層が広がる従来の接続方法に比し、柱状電極２２上に形成するはんだ層２３の量を低減することができる。但し、この時点では、低温での接合であるので、十分な接合力は確保されていない可能性がある。
【００３４】
図５（ｂ）について
第３のランド７３に接合された半導体素子２を、エポキシ等の熱硬化性の樹脂４により封止する。樹脂４は、第２のビルドアップ層８２および半導体素子２の上面を覆い、かつ、第２のビルドアップ層８２と半導体素子２との間に充填されるように覆う。樹脂４は、支持基板５２の外周を覆うようにしてもよい。図５（ｂ）は、このような状態の図として例示している。この状態で、樹脂４を硬化温度、例えば１５０℃程度、より高い温度に加熱して硬化させる。
【００３５】
図８は、図５（ｂ）に図示された接合領域ＶＩＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。
はんだ層２３と接続端子３３とを低温超音波接合した後、樹脂４により封止し、樹脂４を硬化する。この処理により、はんだ層２３の周囲は硬化された樹脂４により囲まれる。このため、この状態では、仮に、はんだ層２３が溶融しても、接続端子３３上への広がりは抑制される状態となっている。
【００３６】
図５（ｃ）について
支持基板５２の外周縁をダイシングして、支持基板５２の剥離層５２ａを露出する。
【００３７】
図６（ａ）について
絶縁基板５１と樹脂４のダイシング部より外周側を本体１Ａより剥離する。そして、本体１Ａに残ったシード層５２ｂ(図２（ａ）参照)と剥離層５２ａの一部をエッチングにより除去する。なお、ここで本体１Ａとは、上述の方法で製造された、第１、第２のビルドアップ層８１、８２と、第１、第２、第３のランド７１、７２、７３と、第３のランド７３に接合された２つの半導体素子２を含む電子部品モジュールをいう。
【００３８】
図６（ｂ）について
第１のビルドアップ層８１の半導体素子２と反対側の面にソルダレジスト６４を形成し、フォトリソグラフィ技術を用いて、ソルダレジスト６４に第１のランド７１を露出する開口を形成する。第１のランド７１は、はんだボール搭載部である外部端子部３４であり、各開口から露出する外部端子部３４に、はんだボール１１を搭載する。そして、はんだ層２３およびはんだボール１１の融点より高い温度、例えば、２６０℃程度の温度でリフローする。リフローにより、はんだボール１１と外部端子部３４とが接合される。また、このとき、はんだ層２３が溶融し、はんだ層２３と接続端子３３が本接合する。
【００３９】
図６（ｃ）について
２つの半導体素子２の境界でダイシングして、個々の半導体装置１を得る。なお、個片化する前に、テストおよび捺印をしてもよい。
【００４０】
上述したように、リフローにより、はんだボール１１と外部端子部３４とが接合されると共に、はんだ層２３と接続端子３３が本接合する。
図８において説明したように、リフローを行う前に、接続端子３３に接合されたはんだ層２３は、硬化された樹脂４により周囲を覆われている。このため、リフロー時に、はんだ層２３が溶融しても、はんだ層２３の接続端子３３への広がりは、硬化された樹脂４により抑制される。従って、接合部のピッチを小さくして、半導体装置１の小型化を図ることができる。しかも、接合部のピッチを小さくしても接合に必要なはんだ量は確保されるので、はんだ層２３の接合力が低下することは無く、信頼性の高い接合が達成される。
従来、はんだバンプによる接合方式としてＣ４（ Controlled Collapse Chip Connection ）方式が知られているが、この方式では、接合部のピッチは１００μｍ程度に限界がある。これに対し、上記実施形態では、接合部のピッチを２０〜６０μｍとすることが可能である。
【００４１】
本発明の第１の実施形態によれば、下記の効果を奏する。
（１）超音波を印加してはんだ層２３と接続端子３３とを接合し、熱硬化性樹脂４により半導体素子２を封止し、熱硬化性樹脂４を硬化させ、熱硬化性樹脂４を硬化させた後、はんだ層２３を、はんだ層２３の融点よりも高い温度に加熱して、はんだ層２３と接続端子３３とを接合する。このため、はんだ層２３の接続端子３３への広がりを抑制することができ、はんだ量を少なくしても、十分な接合力を確保することができる。これにより、接合部のピッチを小さくすることが可能となり、以って、半導体装置１の小型化を図ることができる。
【００４２】
超音波を印加してはんだ層２３と接続端子３３とを接合することにより、はんだ層２３が周囲に広がるのを抑えることができる。従来、はんだ層の広がりを抑える方法として、はんだ層を形成する領域の周囲にソルダレジストを形成する方法が用いられているが、この方法では、工数が増加する。上記実施形態では、ソルダレジストを形成する必要がないので、接合のスループットを向上することができる。また、はんだ層２３と接続端子３３とを超音波接合するため、接合部にはんだフラックスを用いる必要が無くなり、はんだフラックスの塗着や洗浄が不要となり、この要因によっても、接合のスループットを向上することができる。
【００４３】
（２）はんだ層２３は、接続端子３３との界面との幅が柱状電極２２との界面の幅よりも小さい形状を有する。このため、はんだ層２３と接続端子３３との位置合わせに余裕ができ、位置合わせ作業の能率を向上することができる。
【００４４】
（３）はんだ層２３の幅を、接続端子３３の幅よりも小さくしても、換言すれば、接続端子３３の幅をはんだ層２３の幅よりも大きくしても、はんだ層２３の接続端子への広がりを抑制することができる。接続端子３３の幅をはんだ層２３の幅よりも大きくすることにより、はんだ層２３と接続端子３３との位置合わせに余裕ができ、これによっても、位置合わせ作業の能率を向上することができる。
【００４５】
（４）はんだ層２３と接続端子３３との接合は、はんだ層２３の融点より低い温度で行う。このため、はんだ層２３の接続端子３３への広がりを確実に抑制することができる。
【００４６】
（５）はんだ層２３と接続端子３３とを本接合する際、同時に、はんだボール１１をはんだボール搭載部（外部端子部）３４に接合する。このため、製造工程を低減して、生産性を向上することができる。
【００４７】
−第２の実施形態−
図９は、本発明の半導体装置の第２の実施形態の接合部を示す拡大断面図である。
第２の実施形態は、はんだ層２３と柱状電極２２との間にバリア層２８が介在する構造を有する。バリア層２８の材料としては、例えば、ニッケルが挙げられる。バリア層２８を設けることにより、柱状電極２２を形成する銅がはんだ層２３内に拡散し、Ｃｕ3Ｓｎが形成されるのが抑制される。Ｃｕ3Ｓｎは、Ｓｎ単体よりも体積が小さい為、Ｃｕ3Ｓｎの生成によりはんだ層２３内にボイドが形成され、はんだ層２３にクラックが生じる可能性が生じる。従って、バリア層２８を設けることにより、接合の信頼性を向上することができる。バリア層２８は、柱状電極２２およびはんだ層２３と共にめっきにより形成するのが好ましい。
第２の実施形態の他の構造は、第１の実施形態と同様である。従って、第２の実施形態においても、第１の実施形態と同様な効果を奏する。
【００４８】
−第３の実施形態−
図１０は、本発明の半導体装置の第３の実施形態を示す断面図である。
第３の実施形態は、接続端子３６をビア３６ａを介して配線３５の最上層の配線部３５ａに接続した構造を有する。すなわち、配線３５の配線部３５ａ上にビルドアップ層を形成し、該ビルドアップ層に開口を設けて、ビア３６ａおよび接続端子３６を形成したものである。
第３の実施形態の他の構造は、第１の実施形態と同様である。従って、第３の実施形態においても、第１の実施形態と同様な効果を奏する。
【００４９】
−第４の実施形態−
図１１は、本発明の半導体装置の第４の実施形態を示す断面図である。
第４の実施形態は、配線３７の最下層３７ａが、はんだボール搭載部である外部端子部と、該外部端子部に接続される配線部とを有する構造を有する。この構造では、図１に示す第１の実施形態に比し、最下層の導体層である外部端子部３４と、該外部端子部３４に接続されるビアが形成される最下層のビルドアップ層とを省略することが可能となる。
第４の実施形態の他の構造は、第１の実施形態と同様である。従って、第４の実施形態においても、第１の実施形態と同様な効果を奏する。加えて、第４の実施形態では、製造工程を低減して生産性を向上すると共に、半導体装置１の薄型化を図ることができる。
【００５０】
なお、上記各実施形態では、支持基板５２をガラス板等の絶縁基板５１上に剥離層５２ａを形成した構造として例示した。しかし、支持基板５２は、例えば、ＳｉＯ2付きＳｉ基板に白金（Ｐｔ）層をべた状に形成した構造としたり、絶縁基板５１に替えてＳｉ基板を用い、該Ｓｉ基板に剥離層５２ａを形成した構造としたりしてもよい。また、剥離層５２ａは、Ｓｉ膜上に鉄（Ｆｅ）等の金属膜が数ｎｍ積層された構造としてもよい。
また、支持基板５２として、ニッケル（Ｎｉ）膜付きＳＵＳ基板を用いてもよい。
【００５１】
上記各実施形態では、角形の絶縁基板であるパネルレベル角基板を用いる製造方法としたが、本発明は、支持基板としてウエハを用いたウエハレベル基板を用いて製造することも可能である。ウエハレベル基板では、円形状基板の場合もある。
【００５２】
上記各実施形態では、Fan-out Package として例示したが、本発明はFan-in Package とすることも可能であり、要は、柱状電極と接続端子とをはんだ層により接合するフリップチップ実装のすべてに適用することが可能である。
【００５３】
上記実施形態では、半導体装置１は、１個の半導体素子２を有する構造として例示した。しかし、半導体装置１が複数個の半導体素子２を有する構造としてもよい。その場合、半導体装置１に含まれる半導体素子２は、異なる機能や形状を有していてもよい。また、半導体装置１は、半導体素子２の他に、センサや、抵抗・コンデンサ・コイル等の受動素子を有するものであってもよい。
【００５４】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【００５５】
１      半導体装置
２      半導体素子
３      回路基板
４      樹脂(封止樹脂)
１１      はんだボール
２２      柱状電極
２３      はんだ層
３３、３６      接続端子
３４      外部端子部（はんだボール搭載部）
５２ａ    剥離層
５２      支持基板
７１      第１のランド（外部端子部）
７２      第２のランド
７３      第３のランド（接続端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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