(57)【要約】      （修正有）【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＵＢに複数のトレンチゲート型のＭＩＳＦＥＴ１０ｂが形成され、複数のトレンチゲート型のＭＩＳＦＥＴ１０ｂのそれぞれのソース領域は、ソース配線Ｍ１Ｓおよびソース配線Ｍ２Ｓを介して互いに電気的に接続されている。複数のトレンチゲート型のＭＩＳＦＥＴ１０ｂのそれぞれのゲート電極ＧＥ２は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続され、かつ、ゲート配線Ｍ１Ｇを介してソース配線Ｍ２Ｓと同層のゲート配線に電気的に接続されている。ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇの各厚みＴ１は、ソース配線Ｍ２Ｓおよびゲート配線の厚みＴ２よりも小さい。【選択図】図７１
2018050048.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成され、互いに並列に接続される複数の単位ＭＩＳＦＥＴ素子と、
前記半導体基板上に形成され、第１配線層と前記第１配線層よりも上層の第２配線層とを有する配線構造と、
前記半導体基板の前記主面とは反対側の裏面に形成されたドレイン裏面電極と、
を有し、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれは、トレンチゲート型のＭＩＳＦＥＴ素子であり、前記半導体基板の溝に埋め込まれたゲート電極と、前記半導体基板の表層部に形成されたソース領域とを含み、
前記配線構造の前記第１配線層は、第１ソース配線および第１ゲート配線を含み、
前記配線構造の前記第２配線層は、第２ソース配線および第２ゲート配線を含み、
前記第１ソース配線および前記第１ゲート配線のそれぞれの厚みは、前記第２ソース配線および前記第２ゲート配線のそれぞれの厚みよりも小さく、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ソース領域は、前記第１ソース配線および前記第２ソース配線を介して互いに電気的に接続され、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ゲート電極は、前記第１ゲート配線を介して互いに電気的に接続され、かつ、前記第１ゲート配線を介して前記第２ゲート配線に電気的に接続され、
前記ゲート電極の上方に前記第１ゲート配線が延在している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ＭＩＳＦＥＴ形成領域の上方において、前記第１ゲート配線は、前記ゲート電極の延在方向である第１方向に延在する部分と、前記第１方向と交差する第２方向に延在する部分とを一体的に有し、
前記第１ゲート配線の前記第１方向に延在する部分は、前記ゲート電極の上方を前記第１方向に延在している、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ソース配線は、前記第１ゲート配線を間に挟んで、複数の孤立ソース配線に分割されており、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ソース領域の上方に、前記孤立ソース配線が配置され、
前記複数の孤立ソース配線を覆うように、前記第２ソース配線が配置され、
前記複数の孤立ソース配線は、前記第２ソース配線を介して互いに電気的に接続されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記複数の孤立ソース配線のそれぞれは、平面視で前記第１ゲート配線に囲まれている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２ソース配線により、ソース用のパッドが形成され、
前記第２ゲート配線により、ゲート用のパッドが形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＭＩＳＦＥＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
米国特許出願公開第２００７／０１３８５４８号明細書（特許文献１）および米国特許第７２３５８４５号明細書（特許文献２）には、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor)トランジスタを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／０１３８５４８号明細書
【特許文献２】米国特許第７２３５８４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板に複数の単位ＭＩＳＦＥＴを形成してそれら複数の単位ＭＩＳＦＥＴを並列に接続することで、パワーＭＩＳＦＥＴを有する半導体装置を形成する技術がある。そのような半導体装置においても、できるだけ性能を向上させることが望まれる。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成されて互いに並列に接続される複数の単位ＭＩＳＦＥＴ素子と、第１配線層と前記第１配線層よりも上層の第２配線層とを有する配線構造と、前記半導体基板の裏面に形成された裏面電極と、を有している。前記配線構造の前記第１配線層は、第１ソース配線および第１ゲート配線を含み、前記配線構造の前記第２配線層は、第２ソース配線および第２ゲート配線を含み、前記第１ソース配線および前記第１ゲート配線のそれぞれの厚みは、前記第２ソース配線および前記第２ゲート配線のそれぞれの厚みよりも小さい。前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのドレイン領域は、前記半導体基板の溝に埋め込まれた導電性のプラグを介して前記裏面電極と電気的に接続され、前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのソース領域は、前記第１ソース配線および前記第２ソース配線を介して互いに電気的に接続されている。前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのゲート電極は、前記第１ゲート配線を介して互いに電気的に接続され、かつ、前記第１ゲート配線を介して前記第２ゲート配線に電気的に接続されており、前記プラグの上方に前記第１ゲート配線が延在している。
【０００７】
また、一実施の形態によれば、半導体装置は、半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成されて互いに並列に接続される複数の単位ＭＩＳＦＥＴ素子と、第１配線層と前記第１配線層よりも上層の第２配線層とを有する配線構造と、前記半導体基板の裏面に形成された裏面電極と、を有している。前記配線構造の前記第１配線層は、第１ドレイン配線および第１ゲート配線を含み、前記配線構造の前記第２配線層は、第２ドレイン配線および第２ゲート配線を含み、前記第１ドレイン配線および前記第１ゲート配線のそれぞれの厚みは、前記第２ドレイン配線および前記第２ゲート配線のそれぞれの厚みよりも小さい。前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのソース領域は、前記半導体基板の溝に埋め込まれた導電性のプラグを介して前記裏面電極と電気的に接続され、前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのドレイン領域は、前記第１ドレイン配線および前記第２ドレイン配線を介して互いに電気的に接続されている。前記複数の単位ＭＩＳＦＥＴ素子のそれぞれのゲート電極は、前記第１ゲート配線を介して互いに電気的に接続され、かつ、前記第１ゲート配線を介して前記第２ゲート配線に電気的に接続されており、前記プラグの上方に前記第１ゲート配線が延在している。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の全体平面図である。
【図２】一実施の形態の半導体装置の全体平面図である。
【図３】一実施の形態の半導体装置の全体平面図である。
【図４】一実施の形態の半導体装置の全体平面図である。
【図５】一実施の形態の半導体装置の要部平面図である。
【図６】一実施の形態の半導体装置の要部平面図である。
【図７】一実施の形態の半導体装置の要部平面図である。
【図８】一実施の形態の半導体装置の要部断面図である。
【図９】一実施の形態の半導体装置の要部断面図である。
【図１０】一実施の形態の半導体装置の要部断面図である。
【図１１】一実施の形態の半導体装置の要部断面図である。
【図１２】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】一実施の形態の半導体チップをパッケージ化した半導体装置の平面透視図である。
【図３０】図２９の半導体装置の断面図である。
【図３１】図２９の半導体装置の断面図である。
【図３２】図２９の半導体装置の変形例を示す平面透視図である。
【図３３】図３２の半導体装置の断面図である。
【図３４】図３２の半導体装置の断面図である。
【図３５】図２９の半導体装置の変形例を示す平面透視図である。
【図３６】図２９の半導体装置の変形例を示す平面透視図である。
【図３７】図３５および図３６の半導体装置の断面図である。
【図３８】第１検討例の半導体装置の全体平面図である。
【図３９】第１検討例の半導体装置の全体平面図である。
【図４０】第１検討例の半導体装置の要部断面図である。
【図４１】第２検討例の半導体装置の全体平面図である。
【図４２】第２検討例の半導体装置の全体平面図である。
【図４３】第３検討例の半導体装置の全体平面図である。
【図４４】第３検討例の半導体装置の全体平面図である。
【図４５】第４検討例の半導体装置の要部断面図である。
【図４６】他の実施の形態の半導体装置の全体平面図である。
【図４７】他の実施の形態の半導体装置の全体平面図である。
【図４８】他の実施の形態の半導体装置の要部断面図である。
【図４９】他の実施の形態の半導体装置の全体平面図である。
【図５０】他の実施の形態の半導体装置の全体平面図である。
【図５１】他の実施の形態の半導体装置の全体平面図である。
【図５２】他の実施の形態の半導体装置の全体平面図である。
【図５３】他の実施の形態の半導体装置の全体平面図である。
【図５４】他の実施の形態の半導体装置の全体平面図である。
【図５５】他の実施の形態の半導体装置の全体平面図である。
【図５６】他の実施の形態の半導体装置の全体平面図である。
【図５７】他の実施の形態の半導体装置の要部平面図である。
【図５８】他の実施の形態の半導体装置の要部平面図である。
【図５９】他の実施の形態の半導体装置の要部平面図である。
【図６０】他の実施の形態の半導体装置の要部断面図である。
【図６１】他の実施の形態の半導体装置の要部断面図である。
【図６２】他の実施の形態の半導体装置の要部断面図である。
【図６３】他の実施の形態の半導体装置の要部断面図である。
【図６４】他の実施の形態の半導体装置の全体平面図である。
【図６５】他の実施の形態の半導体装置の全体平面図である。
【図６６】他の実施の形態の半導体装置の全体平面図である。
【図６７】他の実施の形態の半導体装置の全体平面図である。
【図６８】他の実施の形態の半導体装置の要部平面図である。
【図６９】他の実施の形態の半導体装置の要部平面図である。
【図７０】他の実施の形態の半導体装置の要部平面図である。
【図７１】他の実施の形態の半導体装置の要部断面図である。
【図７２】他の実施の形態の半導体装置の要部断面図である。
【図７３】他の実施の形態の半導体装置の要部断面図である。
【図７４】他の実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、半導体装置ＣＰの上面側の全体平面図が示されている。また、図２〜図４も、本実施の形態１の半導体装置ＣＰの全体平面図であるが、図１とは異なる層が示されている。図５〜図７は、本実施の形態の半導体装置ＣＰの要部平面図である。図１に示される二点鎖線で囲まれた領域ＲＧ１を拡大したものが、図５〜図７に対応しているが、図５〜図７は、互いに異なる層が示されている。図８〜図１１は、本実施の形態の半導体装置ＣＰの要部断面図である。
【００１４】
なお、図１〜図４は、互いに同じ領域の平面図が示されているが、図１には、半導体装置ＣＰの上面図が示され、図２には、配線Ｍ２（すなわちソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。図２では、開口部ＯＰ（すなわちソース用開口部ＯＰＳおよびゲート用開口部ＯＰＧ）の位置を点線で示してある。また、図３には、配線Ｍ１（すなわちソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図４には、ゲート電極ＧＥおよびプラグＴＬの平面レイアウトが示されている。また、図１および図４では、ＬＤＭＯＳＦＥＴ形成領域ＬＲを点線で示してある。なお、図２および図３は、平面図であるが、理解を簡単にするために、図２では、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇに斜線のハッチングを付し、図３では、ソース配線Ｍ１Ｓに斜線のハッチングを付し、ゲート配線Ｍ１Ｇを黒線で示してある。また、図４では、ゲート電極ＧＥとプラグＴＬとを黒線で示してある。
【００１５】
また、図５〜図７は、互いに同じ領域の平面図が示されているが、示される層が異なっている。すなわち、図５には、ゲート電極ＧＥとソース領域（ｎ＋型ソース領域ＳＲ）とドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とプラグＴＬの平面レイアウトが示されている。図５は、平面図であるが、理解を簡単にするために、ゲート電極ＧＥとｎ＋型ソース領域ＳＲとｎ型低濃度ドレイン領域ＤＲ１とｎ＋型高濃度ドレイン領域ＤＲ２とプラグＴＬとに、それぞれハッチングを付してある。また、図６には、配線Ｍ１（すなわちソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示されている。図６は、平面図であるが、理解を簡単にするために、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇにハッチングを付してある。また、図７には、配線Ｍ２（図７ではソース配線Ｍ２Ｓ）の平面レイアウトが示されている。図７は、平面図であるが、理解を簡単にするために、ソース配線Ｍ２Ｓにハッチングを付してある。なお、図５〜図７の平面位置を相互に比較しやすくするために、図６では、ゲート電極ＧＥとプラグＴＬを点線で示してある。また、図７では、ソース配線Ｍ２Ｓの下に位置するソース用スルーホールＴＨＳの位置も図示するとともに、ソース配線Ｍ２Ｓの下に位置するソース配線Ｍ１を点線で示してある。
【００１６】
また、図６のＡ−Ａ線の断面図が図８にほぼ対応し、図６のＢ−Ｂ線の断面図が図９にほぼ対応し、図６のＣ−Ｃ線の断面図が図１０にほぼ対応している。また、図１１は、図２に示されるゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１を横切る断面図にほぼ対応しており、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１の延在方向に略垂直な断面図である。
【００１７】
また、平面図（図１〜図７）に示されるＸ方向とＹ方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。Ｙ方向は、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたＬＤＭＯＳＦＥＴのゲート電極（ＧＥ）、ドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）およびソース領域（ｎ＋型ソース領域ＳＲ）の延在方向に対応している。
【００１８】
図８〜図１１にも示されるように、半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＵＢは、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成された、例えばｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。エピタキシャル層ＥＰも半導体基板ＳＵＢの一部とみなすことができる。基板本体ＳＢの不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高い。
【００１９】
半導体基板ＳＵＢの主面に、すなわち、エピタキシャル層ＥＰの主面に、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)のセル、すなわち単位ＬＤＭＯＳＦＥＴ素子が、複数形成されている。以下、具体的に説明する。
【００２０】
エピタキシャル層ＥＰの上部には、ｐ型ウエルとしてのｐ型半導体領域（ｐ型ボディ層）ＰＷが形成されている。このｐ型半導体領域ＰＷは、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ＬＤＭＯＳＦＥＴのソース側とチャネル形成領域とには、パンチスルーストッパ用のｐ型ウエル（ここではｐ型半導体領域ＰＷ）が形成されていることが好ましい。このため、ソース領域（ｎ＋型ソース領域ＳＲ）の底面は、ｐ型ウエル（ここではｐ型半導体領域ＰＷ）で覆われている。一方、ＬＤＭＯＳＦＥＴのドレイン側では、このｐ型ウエル（ｐ型半導体領域ＰＷ）は、ｎ型低濃度ドレイン領域ＤＲ１の一部に接するように形成されている。
【００２１】
エピタキシャル層ＥＰの表面上には、ゲート絶縁膜ＧＩを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。ゲート電極ＧＥは、ｐ型半導体領域ＰＷ上に、ゲート絶縁膜ＧＩを介して形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰには、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域ＳＲ）とドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とが形成されており、ソース領域とドレイン領域との間のエピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【００２２】
ゲート絶縁膜ＧＩは、例えば酸化シリコン膜などからなる。ゲート電極ＧＥは、例えば、ｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド層との積層膜などからなり、ゲート電極ＧＥの側壁には、絶縁膜（例えば酸化シリコン膜）からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷが形成されている。
【００２３】
エピタキシャル層ＥＰの内部のチャネル形成領域（ゲート電極ＧＥの直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域とが形成されている。チャネル形成領域は、ｐ型半導体領域ＰＷにおける、ゲート電極ＧＥの直下の領域に対応している。
【００２４】
ＬＤＭＯＳＦＥＴのドレイン領域は、チャネル形成領域に接するｎ型低濃度ドレイン領域（ｎ−型ドリフト領域、ｎ−型オフセットドレイン領域）ＤＲ１と、ｎ型低濃度ドレイン領域ＤＲ１に接しかつチャネル形成領域から離間して形成されたｎ＋型高濃度ドレイン領域ＤＲ２とからなる。ｎ型低濃度ドレイン領域ＤＲ１とｎ＋型高濃度ドレイン領域ＤＲ２とは、いずれもエピタキシャル層ＥＰ内に形成されたｎ型半導体領域（ｎ型不純物拡散領域）であるが、ｎ＋型高濃度ドレイン領域ＤＲ２の不純物濃度（ｎ型不純物濃度）は、ｎ型低濃度ドレイン領域ＤＲ１の不純物濃度（ｎ型不純物濃度）よりも高い。また、ｎ＋型高濃度ドレイン領域ＤＲ２は、ｎ型低濃度ドレイン領域ＤＲ１よりも浅く形成されている。このため、ｎ＋型高濃度ドレイン領域ＤＲ２の底面の深さ位置は、ｎ型低濃度ドレイン領域ＤＲ１の底面の深さ位置よりも浅い。
【００２５】
ＬＤＭＯＳＦＥＴのソース領域は、チャネル形成領域に接するｎ＋型ソース領域ＳＲからなる。ｎ＋型ソース領域ＳＲは、エピタキシャル層ＥＰ内に形成されたｎ型半導体領域（ｎ型不純物拡散領域）である。
【００２６】
ｎ型低濃度ドレイン領域ＤＲ１は、ゲート電極ＧＥのドレイン側の側壁に対して自己整合的に形成され、ｎ＋型ソース領域ＳＲは、ゲート電極ＧＥのソース側の側壁に対して自己整合的に形成されている。ここで、ゲート電極ＧＥのドレイン側の側壁と、ゲート電極ＧＥのソース側の側壁とは、ゲート電極ＧＥにおける互いに反対側の側壁である。ｎ型低濃度ドレイン領域ＤＲ１とｎ＋型ソース領域ＳＲとは、チャネル形成領域（ゲート電極ＧＥの直下の領域）を介して互いに離間しており、そのチャネル形成領域上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【００２７】
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子の一種である。
【００２８】
ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極ＧＥのドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型高濃度ドレイン領域ＤＲ２）と、それよりも低不純物濃度のＬＤＤ領域（ここではｎ型低濃度ドレイン領域ＤＲ１）とから構成され、ｎ＋型領域（ｎ＋型高濃度ドレイン領域ＤＲ２）はＬＤＤ領域を介してゲート電極ＧＥ（またはゲート電極ＧＥの下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極ＧＥの端部とｎ＋型領域（ｎ＋型高濃度ドレイン領域ＤＲ２）との間の平面（エピタキシャル層ＥＰの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化することが好ましい。
【００２９】
また、ＬＤＭＯＳＦＥＴでは、ソース（ここではｎ＋型ソース領域ＳＲからなるソース領域）とドレイン（ここではｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２からなるドレイン領域）とが、ゲート電極ＧＥに対して非対称な構造を有している。
【００３０】
ｎ＋型高濃度ドレイン領域ＤＲ２の端部（ｎ型低濃度ドレイン領域ＤＲ１を介してチャネル形成領域と接する側とは反対側の端部）には、ｎ＋型高濃度ドレイン領域ＤＲ２と接する導電性のプラグ（打ち抜き層、埋め込み導体部）ＴＬが形成されている。プラグＴＬは、ＬＤＭＯＳＦＥＴのドレインと基板本体ＳＢとを電気的に接続するための導体部（導電層）であり、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）に形成した溝ＴＲの内部に埋め込んだ導電膜によって形成されている。このため、プラグＴＬは、半導体基板ＳＵＢに埋め込まれた導体部（埋め込み導体部）とみなすこともできる。
【００３１】
ここでは、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）に形成した溝ＴＲ内に、窒化チタン（ＴｉＮ）膜ＴＬ１と窒化チタン膜ＴＬ１上のタングステン（Ｗ）膜ＴＬ２との積層膜が埋め込まれることにより、プラグＴＬが形成されている。プラグＴＬは、ｎ＋型高濃度ドレイン領域ＤＲ２に隣接してｎ＋型高濃度ドレイン領域ＤＲ２に電気的に接続されている。
【００３２】
プラグＴＬは、半導体基板ＳＵＢの溝ＴＲに埋め込まれた導電膜からなるが、半導体基板ＳＵＢの溝ＴＲに埋め込まれた金属膜により形成されていれば、より好ましい。すなわち、プラグＴＬは導電体からなるが、より好ましくは、金属からなる。プラグＴＬを金属により形成することにより、プラグＴＬの抵抗を低減することができる。これにより、ＬＤＭＯＳＦＥＴのドレインを、プラグＴＬを介して基板本体ＳＢに、より小さな抵抗で接続することができる。すなわち、ＬＤＭＯＳＦＥＴのドレインと裏面電極ＢＥとの間の抵抗を、より低減することができる。また、プラグＴＬを金属膜により形成すれば、プラグＴＬ用の金属膜を用いてフィールドプレート電極ＦＰを形成することも可能になり、半導体装置の製造工程数を低減することができる。なお、ここで言う金属膜は、金属伝導を示す導電膜のことであり、純金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜も、金属膜の一種とみなすことができる。このため、タングステン膜ＴＬ２だけでなく、窒化チタン膜ＴＬ１も金属膜とみなすことができる。
【００３３】
プラグＴＬが埋め込まれた溝ＴＲの周囲に、ｎ＋型半導体領域ＮＳ１を形成することもでき、図８には、プラグＴＬが埋め込まれた溝ＴＲの周囲に、すなわち、溝ＴＲに埋め込まれたプラグＴＬの側面および底面に隣接する位置に、ｎ＋型半導体領域ＮＳ１が形成された場合が示されている。ｎ＋型半導体領域ＮＳ１は、ｎ型低濃度ドレイン領域ＤＲ１およびｎ−型のエピタキシャル層ＥＰよりも、不純物濃度（ｎ型不純物濃度）が高い。プラグＴＬは、ｎ型低濃度ドレイン領域ＤＲ１にも隣接するが、ｎ＋型半導体領域ＮＳ１を形成した場合は、ｎ＋型半導体領域ＮＳ１を介してｎ型低濃度ドレイン領域ＤＲ１に隣接している。また、ｎ＋型半導体領域ＮＳ１は、プラグＴＬの底面に隣接する位置に形成されるが、プラグＴＬの側面に隣接する位置には形成されない場合もあり得る。
【００３４】
また、図８の場合は、プラグＴＬの先端部（底部）は基板本体ＳＢに到達していないが、プラグＴＬの先端部（底部）が基板本体ＳＢに達していてもよく、プラグＴＬの先端部（底部）が基板本体ＳＢに達している場合は、プラグＴＬは、基板本体ＳＢに接して、基板本体ＳＢに直接的に電気的に接続されることになる。
【００３５】
また、プラグＴＬと基板本体ＳＢとの間にｎ＋型半導体領域ＮＳ１が形成されることで、プラグＴＬがｎ＋型半導体領域ＮＳ１を介してｎ＋型の基板本体ＳＢに電気的に接続されていてもよい。ｎ＋型高濃度ドレイン領域ＤＲ２は、プラグＴＬを介して（あるいはプラグＴＬとｎ＋型半導体領域ＮＳ１とを介して）、ｎ＋型の基板本体ＳＢと電気的に接続されている。
【００３６】
また、ｎ型低濃度ドレイン領域ＤＲ１の一部の下で、かつプラグＴＬにｎ＋型半導体領域ＮＳ１を介して隣接する位置に、ｎ型半導体領域ＮＳ２が形成されている。このｎ型半導体領域ＮＳ２の横（ここでゲート電極ＧＥのゲート長方向を横方向としている）には、ｐ型半導体領域ＰＷがある。ｎ型半導体領域ＮＳ２が形成されていることで、ｎ型低濃度ドレイン領域ＤＲ１のうち、チャネル形成領域に近い側では、ｎ型低濃度ドレイン領域ＤＲ１の下にｐ型半導体領域ＰＷが延在するが、チャネル形成領域から遠い側では、ｎ型低濃度ドレイン領域ＤＲ１の下にｐ型半導体領域ＰＷではなくｎ型半導体領域ＮＳ２が延在している。
【００３７】
半導体基板ＳＵＢの裏面、すなわち基板本体ＳＢの裏面（エピタキシャル層ＥＰが形成されている側の主面とは反対側の主面）には、裏面電極ＢＥが形成されている。この裏面電極ＢＥは、ＬＤＭＯＳＦＥＴのドレイン用の裏面電極であり、半導体装置ＣＰを構成する半導体基板ＳＵＢの裏面全体に形成されている。なお、半導体基板ＳＵＢの裏面は、基板本体ＳＢの裏面と同じであり、ＬＤＭＯＳＦＥＴが形成される側（すなわちエピタキシャル層ＥＰが形成されている側）の主面とは反対側の主面に対応している。
【００３８】
このため、エピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、プラグＴＬと基板本体ＳＢとを介して（あるいはプラグＴＬとｎ＋型半導体領域ＮＳ１と基板本体ＳＢとを介して）、裏面電極ＢＥに電気的に接続されている。
【００３９】
半導体基板ＳＵＢの主面上には、すなわちエピタキシャル層ＥＰの主面上には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ１が形成されている。絶縁膜ＩＬ１は、例えば酸化シリコン膜などからなる。上記溝ＴＲとその溝ＴＲを埋めるプラグＴＬとは、絶縁膜ＩＬ１を貫通するように、絶縁膜ＩＬ１とエピタキシャル層ＥＰとにわたって形成されている。
【００４０】
絶縁膜ＩＬ１上には、フィールドプレート電極ＦＰが形成されている。このフィールドプレート電極ＦＰは、絶縁膜ＩＬ１上に形成されているが、ゲート電極ＧＥの一部上から、そのゲート電極ＧＥのドレイン側の側壁上のサイドウォールスペーサＳＷ上を経てｎ型低濃度ドレイン領域ＤＲ１の一部上にかけて、連続的に形成されている。すなわち、フィールドプレート電極ＦＰは、絶縁膜ＩＬ１上に形成されているが、ゲート電極ＧＥの一部（ドレイン側の部分）を覆うとともに、そのゲート電極ＧＥのドレイン側の側壁上のサイドウォールスペーサＳＷを覆い、更に、サイドウォールスペーサＳＷで覆われていない領域のｎ型低濃度ドレイン領域ＤＲ１の一部を覆っている。このため、ＬＤＭＯＳＦＥＴのゲート長方向でのフィールドプレート電極ＦＰの端部については、フィールドプレート電極ＦＰの一方の端部は、ゲート電極ＧＥ上に位置し、フィールドプレート電極ＦＰの他方の端部は、サイドウォールスペーサＳＷで覆われていない領域のｎ型低濃度ドレイン領域ＤＲ１上に位置している。
【００４１】
フィールドプレート電極ＦＰは、プラグＴＬを形成するための導電膜を利用して形成することもできる。例えば、プラグＴＬを窒化チタン（ＴｉＮ）膜ＴＬ１とその上のタングステン（Ｗ）膜ＴＬ２との積層膜により形成し、フィールドプレート電極ＦＰを、プラグＴＬを構成する窒化チタン（ＴｉＮ）膜ＴＬ１と同層の窒化チタン（ＴｉＮ）膜により形成することができる。
【００４２】
エピタキシャル層ＥＰにおいて、ｎ＋型ソース領域ＳＲと隣接する位置に、ｐ＋型半導体領域ＰＳが形成されている。このｐ＋型半導体領域ＰＳは、チャネル形成領域とは反対側に形成されている。すなわち、ｎ＋型ソース領域ＳＲはチャネル形成領域と隣接しているが、そのチャネル形成領域とは反対側の位置に、ｎ＋型ソース領域ＳＲに隣接するように、ｐ＋型半導体領域ＰＳが形成されている。ｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとは互いに隣接しており、それらｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳの各底面は、ｐ型ウエルとしてのｐ型半導体領域ＰＷに接している。ｐ＋型半導体領域ＰＳは、ｐ型半導体領域ＰＷよりも、不純物濃度（ｐ型不純物濃度）が高い。
【００４３】
サイドウォールスペーサＳＷで覆われていない領域のｎ＋型ソース領域ＳＲ上とｐ＋型半導体領域ＰＳ上とには、金属シリサイド層ＳＬが形成されている。ｎ＋型ソース領域ＳＲ上の金属シリサイド層ＳＬと、そのｎ＋型ソース領域ＳＲに隣接するｐ＋型半導体領域ＰＳ上の金属シリサイド層ＳＬとは、一体的につながっている。このため、ｎ＋型ソース領域ＳＲとそのｎ＋型ソース領域ＳＲに隣接するｐ＋型半導体領域ＰＳとは、それらの上に形成されている金属シリサイド層ＳＬを介して電気的に接続されている。また、ゲート電極ＧＥをポリシリコン膜により形成した場合は、ゲート電極ＧＥを構成するポリシリコン膜上にも、金属シリサイド層ＳＬを形成することができる。ゲート電極ＧＥを構成するポリシリコン膜上に金属シリサイド層ＳＬを形成した場合は、ゲート電極ＧＥを構成するポリシリコン膜上の金属シリサイド層ＳＬも、ゲート電極ＧＥの一部とみなすことができる。
【００４４】
半導体基板ＳＵＢの主面上には、すなわち、絶縁膜ＩＬ１上には、フィールドプレート電極ＦＰおよびプラグＴＬを覆うように、絶縁膜（層間絶縁膜）ＩＬ２が形成されている。絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ２の上面は平坦化されている。
【００４５】
絶縁膜ＩＬ２には、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体）ＰＧＦ，ＰＧＧ，ＰＧＳが埋め込まれている。絶縁膜ＩＬ２に形成されたコンタクトホールを埋め込むプラグＰＧＦ，ＰＧＧ，ＰＧＳは、ゲート電極ＧＥ、ソース（ｎ＋型ソース領域ＳＲ）およびフィールドプレート電極ＦＰのそれぞれの上に形成されている。
【００４６】
ここで、プラグＰＧＧは、ゲート電極ＧＥ上に形成されたコンタクトホールに埋め込まれて、そのゲート電極ＧＥに電気的に接続されたプラグであり、ゲート用プラグＰＧＧと称することとする。また、プラグＰＧＳは、ｎ＋型ソース領域ＳＲ上に形成されたコンタクトホールに埋め込まれて、そのｎ＋型ソース領域ＳＲに電気的に接続されたプラグであり、ソース用プラグＰＧＳと称することとする。また、プラグＰＧＦは、フィールドプレート電極ＦＰ上に形成されたコンタクトホールに埋め込まれて、そのフィールドプレート電極ＦＰに電気的に接続されたプラグであり、フィールドプレート用プラグＰＧＦと称することとする。
【００４７】
ゲート用プラグＰＧＧが埋め込まれたコンタクトホールは、ゲート電極ＧＥ上に形成されて、そのコンタクトホールの底部ではゲート電極ＧＥが露出され、そのコンタクトホールに埋め込まれたゲート用プラグＰＧＧは、ゲート電極ＧＥに接することで、ゲート電極ＧＥに電気的に接続されている。
【００４８】
フィールドプレート用プラグＰＧＦが埋め込まれたコンタクトホールは、フィールドプレート電極ＦＰ上に形成されて、そのコンタクトホールの底部ではフィールドプレート電極ＦＰが露出され、そのコンタクトホールに埋め込まれたフィールドプレート用プラグＰＧＦは、フィールドプレート電極ＦＰに接することで、フィールドプレート電極ＦＰに電気的に接続されている。
【００４９】
ソース用プラグＰＧＳが埋め込まれたコンタクトホールは、ｎ＋型ソース領域ＳＲとそれに隣接するｐ＋型半導体領域ＰＳとの上に形成されている。すなわち、ソース用プラグＰＧＳは、ｎ＋型ソース領域ＳＲとそのｎ＋型ソース領域ＳＲに隣接するｐ＋型半導体領域ＰＳとに跨って形成されている。そして、ソース用プラグＰＧＳが埋め込まれたコンタクトホールの底部では、ｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方が露出され、そのコンタクトホールに埋め込まれたソース用プラグＰＧＳは、ｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方に接することで、ｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方に電気的に接続されている。また、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ上に金属シリサイド層ＳＬを形成した場合には、ソース用プラグＰＧＳは、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ上の金属シリサイド層ＳＬに接し、それによって、ソース用プラグＰＧＳが、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳに電気的に接続される。
【００５０】
ソース用プラグＰＧＳがｎ＋型ソース領域ＳＲだけでなくｐ＋型半導体領域ＰＳにも電気的に接続されることで、ソース用のパッドＰＤＳに供給されるソース電位は、ソース用プラグＰＧＳからｎ＋型ソース領域ＳＲに供給されるだけでなく、ソース用プラグＰＧＳからｐ＋型半導体領域ＰＳにも供給され、従って、ｐ＋型半導体領域ＰＳに接するｐ型半導体領域ＰＷにも供給されることになる。
【００５１】
プラグＰＧＦ，ＰＧＧ，ＰＧＳが埋め込まれた絶縁膜ＩＬ２上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。このため、配線Ｍ１は、アルミニウム配線とみなすことができる。なお、配線Ｍ１用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなＡｌ−Ｃｕ合金膜を用いることができる。ここで、アルミニウム（Ａｌ）リッチとは、アルミニウム（Ａｌ）の組成比が５０原子％より大きいことを意味する。配線Ｍ１は、第１配線層の配線である。
【００５２】
配線Ｍ１は、例えば、プラグＰＧＦ，ＰＧＧ，ＰＧＳが埋め込まれた絶縁膜ＩＬ２上に導電膜を形成してから、この導電膜をパターニングすることにより形成されている。配線Ｍ１は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線とすることもできる。
【００５３】
配線Ｍ１は、ゲート用プラグＰＧＧを介してゲート電極ＧＥに電気的に接続するゲート配線Ｍ１Ｇと、ソース用プラグＰＧＳを介してｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、を有している。ソース配線Ｍ１Ｓは、ソース用プラグＰＧＳを介してｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方に電気的に接続されるとともに、フィールドプレート用プラグＰＧＦを介してフィールドプレート電極ＦＰに電気的に接続されている。すなわち、ゲート配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介してゲート電極ＧＥに電気的に接続され、ソース配線Ｍ１Ｓは、ソース用プラグＰＧＳを介してｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとの両方に電気的に接続され、かつ、フィールドプレート用プラグＰＧＦを介してフィールドプレート電極ＦＰに電気的に接続されている。ゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとは、同層の配線であるが、互いに離間している。配線Ｍ１として、ドレイン（ここではｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２からなるドレイン領域）に電気的に接続するドレイン配線は、形成されていない。
【００５４】
絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ３の上面は平坦化されている。絶縁膜ＩＬ３には、底部で配線Ｍ１の一部を露出するスルーホール（開口部、貫通孔）ＴＨＧ，ＴＨＳが形成されており、このスルーホールＴＨＧ，ＴＨＳ内を含む絶縁膜ＩＬ３上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第２層配線）Ｍ２が形成されている。このため、配線Ｍ２は、アルミニウム配線とみなすことができる。各スルーホールＴＨＧ，ＴＨＳは、配線Ｍ１と配線Ｍ２とが平面視で重なる位置に配置されており、配線Ｍ２を配線Ｍ１と電気的に接続するために設けられている。配線Ｍ２は、第１配線層よりも上層の第２配線層の配線である。従って、半導体基板ＳＵＢ上には、第１配線層（配線Ｍ１）と第１配線層（配線Ｍ１）よりも上層の第２配線層（配線Ｍ２）とを有する配線構造が形成されていることになる。
【００５５】
配線Ｍ２は、例えば、スルーホールＴＨＧ，ＴＨＳ内を含む絶縁膜ＩＬ３上に導電膜を形成してから、この導電体膜をパターニングすることで形成されている。配線Ｍ２の厚みＴ２は、配線Ｍ１の厚みＴ１よりも大きい（厚い）。換言すれば、配線Ｍ１の厚みＴ１は、配線Ｍ２の厚みＴ２よりも小さい（薄い）。すなわち、配線Ｍ２の厚みＴ２と配線Ｍ１の厚みＴ１とを比べると、Ｔ２＞Ｔ１が成り立つ。なお、配線Ｍ２用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなＡｌ−Ｓｉ合金膜を用いることができる。ここで、アルミニウム（Ａｌ）リッチとは、アルミニウム（Ａｌ）の組成比が５０原子％より大きいことを意味する。
【００５６】
ここで、スルーホールＴＨＧは、ゲート配線Ｍ１Ｇと平面視で重なる位置に配置されたスルーホールであり、ゲート用スルーホールＴＨＧと称することとする。また、スルーホールＴＨＳは、ソース配線Ｍ１Ｓと平面視で重なる位置に配置されたスルーホールであり、ソース用スルーホールＴＨＳと称することとする。
【００５７】
配線Ｍ２は、ビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（ソース用スルーホールＴＨＳを埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続するソース配線Ｍ２Ｓとを有している。すなわち、ソース配線Ｍ２Ｓは、一部（ビア部）がソース用スルーホールＴＨＳ内を埋め込んでおり、そのビア部（ソース用スルーホールＴＨＳを埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続されている。また、ゲート配線Ｍ２Ｇは、一部（ビア部）がゲート用スルーホールＴＨＧ内を埋め込んでおり、そのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続されている。ゲート配線Ｍ２Ｇとソース配線Ｍ２Ｓとは、同層の配線であるが、互いに離間している。配線Ｍ２として、ドレイン（ここではｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２からなるドレイン領域）に電気的に接続するドレイン配線は、形成されていない。
【００５８】
また、ここでは、配線Ｍ２は、絶縁膜ＩＬ３上に延在するとともに、一部が絶縁膜ＩＬ３のスルーホール（ＴＨＧ，ＴＨＳ）内を埋め、スルーホールの底部で配線Ｍ１と接してその配線Ｍ１と電気的に接続されている。従って、配線Ｍ２は、絶縁膜ＩＬ３上に延在する配線部と、絶縁膜ＩＬ３のスルーホール内を埋めるビア部（接続部）とが一体的に形成されている。
【００５９】
他の形態として、絶縁膜ＩＬ３のスルーホール（ＴＨＧ，ＴＨＳ）内に上記プラグＰＧＦ，ＰＧＧ，ＰＧＳと同様の導電性のプラグを埋め込み、このプラグが埋め込まれた絶縁膜ＩＬ３上に配線Ｍ２形成用の導電膜を形成し、この導電膜をパターニングして配線Ｍ２を形成することもできる。この場合、ゲート配線Ｍ２Ｇは、ゲート用スルーホールＴＨＧ内を埋める導電性のプラグを介して、ゲート配線Ｍ１Ｇと電気的に接続され、ソース配線Ｍ２Ｓは、ソース用スルーホールＴＨＳ内を埋める導電性のプラグを介して、ソース配線Ｍ１Ｓに電気的に接続されることになる。
【００６０】
絶縁膜ＩＬ３上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）ＰＡが形成されている。この絶縁膜ＰＡは、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体装置ＣＰの最表面の保護膜（パッシベーション膜）として機能することができる。絶縁膜ＰＡには、パッド用の開口部ＯＰが形成されており、開口部ＯＰは絶縁膜ＰＡを貫通し、開口部ＯＰの底部で配線Ｍ２が露出されている。開口部ＯＰは、ソース配線Ｍ２Ｓを露出するソース用開口部ＯＰＳと、ゲート配線Ｍ２Ｇを露出するゲート用開口部ＯＰＧとを有している。
【００６１】
ソース用開口部ＯＰＳの底部では、ソース配線Ｍ２Ｓの一部が露出されており、ソース用開口部ＯＰＳから露出されるソース配線Ｍ２Ｓによって、ソース用のパッド（パッド電極、ボンディングパッド）ＰＤＳが形成されている。また、ゲート用開口部ＯＰＧの底部では、ゲート配線Ｍ２Ｇの一部が露出されており、ゲート用開口部ＯＰＧから露出されるゲート配線Ｍ２Ｇによって、ゲート用のパッド（パッド電極、ボンディングパッド）ＰＤＧが形成されている。半導体装置ＣＰの表面側には、ソース用のパッドＰＤＳとゲート用のパッドＰＤＧとが形成されているが、ドレイン用のパッドは形成されておらず、半導体装置ＣＰの裏面側に、すなわち、半導体基板ＳＵＢの裏面に、ドレイン用の裏面電極ＢＥが形成されている。すなわち、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴのソースを引き出すための電極とゲートを引き出すための電極は、ソース用のパッドＰＤＳおよびゲート用のパッドＰＤＧとして、半導体装置ＣＰの表面側に形成され、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴのドレインを引き出すための電極は、ドレイン用の裏面電極ＢＥとして、半導体装置ＣＰの裏面側に形成されている。
【００６２】
なお、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する配線部Ｍ２Ｇ１と、パッド部Ｍ２Ｇ２とを一体的に有しており、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２がゲート用開口部ＯＰＧから露出され、ゲート用開口部ＯＰＧから露出するゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２により、ゲート用のパッドＰＤＧが形成されている。ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１は、絶縁膜ＰＡで覆われており、露出されていない。
【００６３】
半導体基板ＳＵＢのエピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）は、ソース用プラグＰＧＳおよびソース配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓに電気的に接続され、それによってソース用のパッドＰＤＳに電気的に接続されている。また、フィールドプレート電極ＦＰは、フィールドプレート用プラグＰＧＦおよびソース配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓに電気的に接続され、それによってソース用のパッドＰＤＳに電気的に接続されている。従って、半導体基板ＳＵＢのエピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）とフィールドプレート電極ＦＰとは、プラグＰＧＳ，ＰＧＦおよびソース配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓに電気的に接続され、それによってソース用のパッドＰＤＳに電気的に接続されている。また、半導体基板ＳＵＢのエピタキシャル層ＥＰ上に形成されたＬＤＭＯＳＦＥＴのゲート電極ＧＥは、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して、ゲート配線Ｍ２Ｇに電気的に接続され、それによってゲート用のパッドＰＤＧに電気的に接続されている。半導体基板ＳＵＢのエピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、プラグＴＬおよび基板本体ＳＢを介して（あるいはプラグＴＬとｎ＋型半導体領域ＮＳ１と基板本体ＳＢとを介して）、裏面電極ＢＥに電気的に接続されている。
【００６４】
＜ＬＤＭＯＳＦＥＴおよび配線のレイアウトについて＞
次に、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴと半導体基板ＳＵＢ上に形成された配線Ｍ１，Ｍ２の平面レイアウトについて説明する。
【００６５】
半導体基板ＳＵＢの主面にＬＤＭＯＳＦＥＴが形成されているが、このＬＤＭＯＳＦＥＴが形成されている領域（平面領域）であるＬＤＭＯＳＦＥＴ形成領域ＬＲは、活性領域ＡＲと、活性領域ＡＲ間の素子分離領域ＳＴとにより構成されている（図４および図５参照）。なお、図５〜図７は、上記図１の二点鎖線で囲まれた領域ＲＧ１の拡大図であり、図５〜図７に示される構造がＸ方向およびＹ方向に繰り返されて、ＬＤＭＯＳＦＥＴ形成領域ＬＲ全体が構成されている。
【００６６】
ここで、活性領域ＡＲは、ＬＤＭＯＳＦＥＴとして実質的に機能する平面領域に対応している。具体的には、活性領域ＡＲは、エピタキシャル層ＥＰにおいて、ＬＤＭＯＳＦＥＴ用のソース（ｎ＋型ソース領域ＳＲ）とドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とがイオン注入で形成され、ソースとドレインとの間のチャネル形成領域上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている平面領域である。
【００６７】
一方、素子分離領域ＳＴは、ＬＤＭＯＳＦＥＴとしては実質的に機能しない平面領域に対応している。例えば、素子分離領域ＳＴにおけるエピタキシャル層ＥＰには、ＬＤＭＯＳＦＥＴ用のソース（ｎ＋型ソース領域ＳＲ）とドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とが形成されておらず、ＬＤＭＯＳＦＥＴとしては機能しないようになっている。
【００６８】
なお、素子分離領域ＳＴにおいても、ゲート電極ＧＥは、エピタキシャル層ＥＰ上に（ゲート絶縁膜ＧＩを介して）形成されているが、素子分離領域ＳＴにおけるゲート電極ＧＥは、ＬＤＭＯＳＦＥＴのゲート電極としては実質的には機能せず、活性領域ＡＲにおけるゲート電極ＧＥが、ＬＤＭＯＳＦＥＴのゲート電極として実質的に機能する。
【００６９】
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて活性領域ＡＲ間の素子分離領域ＳＴが占める面積は比較的小さいため、ＬＤＭＯＳＦＥＴ形成領域ＬＲは、主として活性領域ＡＲにより構成されている。ＬＤＭＯＳＦＥＴ形成領域ＬＲの平面形状は、例えば略矩形状（より特定的にはＸ方向に平行な辺とＹ方向に平行な辺とを有する矩形状）か、あるいは矩形をベースに若干の変形を加えた平面形状とすることができる。ＬＤＭＯＳＦＥＴ形成領域ＬＲは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内をＸ方向に延在する素子分離領域ＳＴによって、複数の活性領域ＡＲに区画されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲは、ほぼ全体が活性領域ＡＲであるが、Ｘ方向に延在する素子分離領域ＳＴによって、複数の活性領域ＡＲに区画されている。
【００７０】
活性領域ＡＲにおいて、エピタキシャル層ＥＰにＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）とドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とが形成され、かつ、ソースとドレインとの間のチャネル形成領域上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている（図５および図８参照）。
【００７１】
図５および図８に示されるように、ＬＤＭＯＳＦＥＴのゲート電極ＧＥはＹ方向に延在している。そして、ＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、活性領域ＡＲにおいて、隣り合うゲート電極ＧＥの間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）は、活性領域ＡＲにおいて、隣り合うゲート電極ＧＥの他の間の領域に形成されてＹ方向に延在している。また、プラグＴＬは、隣り合うＬＤＭＯＳＦＥＴのｎ＋型高濃度ドレイン領域ＤＲ２の間の領域に形成されている。
【００７２】
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲでは、図５〜図８に示されるような単位セル（繰り返し単位、繰り返しピッチ、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）１０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル１０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）１０ａが形成される。すなわち、繰り返しの単位は単位セル１０であるが、各単位セル１０は、プラグＴＬを共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ１０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ１０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
【００７３】
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、単位セル１０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ１０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、単位ＬＤＭＯＳＦＥＴ１０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域ＬＲに配列したこれら複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されているのである。
【００７４】
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域ＬＲのそれら複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して互いに電気的に接続されるとともに、そのゲート配線Ｍ１Ｇを介してゲート配線Ｍ２Ｇに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース（ｎ＋型ソース領域ＳＲ）同士は、ソース用プラグＰＧＳおよびソース配線Ｍ１Ｓ，Ｍ２Ｓを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）同士は、プラグＴＬ、基板本体ＳＢおよび裏面電極ＢＥ（あるいは、プラグＴＬ、ｎ＋型半導体領域ＮＳ１、基板本体ＳＢおよび裏面電極ＢＥ）を介して互いに電気的に接続されている。
【００７５】
ＬＤＭＯＳＦＥＴ形成領域ＬＲ（活性領域ＡＲ）に形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されて、１つのＭＩＳＦＥＴ（パワーＭＩＳＦＥＴ）が構成される。このＭＩＳＦＥＴ（パワーＭＩＳＦＥＴ）は、例えば、スイッチング用のＭＩＳＦＥＴや、あるいは増幅用（電力増幅用）のＭＩＳＦＥＴとして用いることができる。一例を挙げれば、非絶縁型ＤＣ−ＤＣコンバータのハイサイドスイッチ用のパワーＭＩＳＦＥＴとロウサイドスイッチ用のパワーＭＩＳＦＥＴの一方または両方に適用することができる。
【００７６】
また、図５、図６および図８に示されるように、活性領域ＡＲに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）の上方にソース配線Ｍ１Ｓが形成され、ｎ＋型ソース領域ＳＲ上に配置されたソース用プラグＰＧＳを介して、ソース配線Ｍ１Ｓとその下方のＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）とが電気的に接続されている。
【００７７】
ここで、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間には、ｎ＋型ソース領域ＳＲとｐ＋型半導体領域ＰＳとｎ＋型ソース領域ＳＲとがこの順でＸ方向に並ぶとともに、それぞれＹ方向に延在している。すなわち、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間には、Ｙ方向に延在するｐ＋型半導体領域ＰＳを、Ｙ方向にそれぞれ延在する一対のｎ＋型ソース領域ＳＲで挟んだ構造が配置されている。ソース用プラグＰＧＳは、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置されており、ｐ＋型半導体領域ＰＳとそのｐ＋型半導体領域ＰＳを挟む一対のｎ＋型ソース領域ＳＲとに接して電気的に接続されている。
【００７８】
ソース配線Ｍ１Ｓは、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥのうちの一方のゲート電極ＧＥの上方から他方のゲート電極ＧＥの上方にかけて、連続的に形成されている。このため、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間の領域の上方には、ソース配線Ｍ１Ｓが延在しており、このソース配線Ｍ１Ｓは、ソース用プラグＰＧＳを介して、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置された、ｐ＋型半導体領域ＰＳとそのｐ＋型半導体領域ＰＳを挟む一対のｎ＋型ソース領域ＳＲとに、電気的に接続されている。
【００７９】
また、フィールドプレート電極ＦＰは、フィールドプレート用プラグＰＧＦを介してソース配線Ｍ１Ｓと電気的に接続されるため、ソース配線Ｍ１Ｓは、ソース（ｎ＋型ソース領域ＳＲ）およびｐ＋型半導体領域ＰＳ上だけでなく、フィールドプレート電極ＦＰ上にも形成される必要がある。このため、ソース配線Ｍ１Ｓは、ソース（ｎ＋型ソース領域ＳＲ）の上方からフィールドプレート電極ＦＰの上方にかけて、ソースとフィールドプレート電極ＦＰとの間のゲート電極ＧＥを越えるように、連続的に形成されている。
【００８０】
従って、ソース配線Ｍ１Ｓは、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥのうちの一方のゲート電極ＧＥのドレイン側に配置されたフィールドプレート電極ＦＰの上方から、他方のゲート電極ＧＥのドレイン側に配置されたフィールドプレート電極ＦＰの上方にかけて、連続的に形成されている。これにより、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間の領域の上方と、その２本のゲート電極ＧＥの上方と、その２本のゲート電極ＧＥのドレイン側にそれぞれ配置されたフィールドプレート電極ＦＰの上方とに、連続的にソース配線Ｍ１Ｓが延在した状態となっている。そして、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間のｐ＋型半導体領域ＰＳと一対のｎ＋型ソース領域ＳＲとが、ソース用プラグＰＧＳを介してソース配線Ｍ１Ｓに電気的に接続されるとともに、そのソース配線Ｍ１Ｓは、その２本のゲート電極ＧＥのドレイン側にそれぞれ配置されたフィールドプレート電極ＦＰにフィールドプレート用プラグＰＧＦを介して電気的に接続される。
【００８１】
活性領域ＡＲにおいて、ソース（ｎ＋型ソース領域ＳＲ）、ｐ＋型半導体領域ＰＳおよびフィールドプレート電極ＦＰは、それぞれＹ方向に延在している。このため、ソース配線Ｍ１Ｓも活性領域ＡＲ上をＹ方向に延在しているが、プラグＴＬ上には、ソース配線Ｍ１Ｓは形成されていない。プラグＴＬ上には、ソース配線Ｍ１Ｓではなく、ゲート配線Ｍ１Ｇが配置されている（図５、図６および図８参照）。また、活性領域ＡＲの間の素子分離領域ＳＴ上にはソース配線Ｍ１Ｓは形成されていない。活性領域ＡＲの間の素子分離領域ＳＴ上には、ソース配線Ｍ１Ｓではなく、ゲート配線Ｍ１Ｇが配置されている（図５、図６および図９参照）。
【００８２】
すなわち、活性領域ＡＲの間の素子分離領域ＳＴの上方にはソース配線Ｍ１Ｓが形成されておらず、そこで（素子分離領域ＳＴの上方で）ゲート配線Ｍ１ＧがＸ方向に延在し、また、プラグＴＬの上方にはソース配線Ｍ１Ｓが形成されておらず、そこで（プラグＴＬの上方で）ゲート配線Ｍ１ＧがＹ方向に延在している。
【００８３】
このため、ソース配線Ｍ１Ｓは、ゲート配線Ｍ１Ｇを間に挟んで分割された孤立パターン（孤立ソース配線）となっている（図３および図６参照）。すなわち、ソース配線Ｍ１Ｓは、孤立パターン（孤立ソース配線）であり、孤立パターン（孤立ソース配線）であるソース配線Ｍ１Ｓは、平面視において周囲をゲート配線Ｍ１Ｇによって囲まれている。ＬＤＭＯＳＦＥＴ形成領域ＬＲには、孤立パターン（孤立ソース配線）であるソース配線Ｍ１Ｓが複数形成されており、それら複数のソース配線Ｍ１Ｓを覆うようにソース配線Ｍ２Ｓが配置されている。孤立パターン（孤立ソース配線）である個々のソース配線Ｍ１Ｓの平面形状は、例えば矩形状（Ｘ方向が短辺となりかつＹ方向が長辺となる矩形状）とすることができる。
【００８４】
上述のように、ＬＤＭＯＳＦＥＴ形成領域ＬＲには複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）が形成されているが、それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのソース（ｎ＋型ソース領域ＳＲ）は、ソース用プラグＰＧＳを介してソース配線Ｍ１Ｓに電気的に接続されている。しかしながら、このソース配線Ｍ１Ｓは、周囲をゲート配線Ｍ１Ｇで囲まれた孤立パターンであるため、ソース配線Ｍ２Ｓが無いと、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のソース（ｎ＋型ソース領域ＳＲ）同士は、電気的に接続されない。このため、ソース配線Ｍ１Ｓをソース配線Ｍ１Ｓよりも上層のソース配線Ｍ２Ｓに電気的に接続するとともに、このソース配線Ｍ２Ｓを用いて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のソース（ｎ＋型ソース領域ＳＲ）同士を電気的に接続している。そして、このソース配線Ｍ２Ｓによりソース用のパッドＰＤＳを形成している。
【００８５】
図２、図４、図７〜図１０に示されるように、最上層のソース配線Ｍ２Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＬＲのほぼ全体を覆うように形成されている。このため、個々のソース配線Ｍ１Ｓは、平面視でソース配線Ｍ２Ｓと重なっている。ＬＤＭＯＳＦＥＴ形成領域ＬＲの各活性領域ＡＲ上に孤立パターンであるソース配線Ｍ１Ｓが形成されているが、そのソース配線Ｍ１Ｓは、図７や図８に示されるように、ソース配線Ｍ１Ｓの上方に形成されてＬＤＭＯＳＦＥＴ形成領域ＬＲのほぼ全体を覆う最上層のソース配線Ｍ２Ｓと、ソース配線Ｍ２Ｓのビア部（ソース用スルーホールＴＨＳを埋める部分）を介して電気的に接続されている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたソース配線Ｍ１Ｓ同士は、ソース配線Ｍ２Ｓを介して互いに電気的に接続されている。ソース配線Ｍ２Ｓは、一部が絶縁膜ＰＡのソース用開口部ＯＰＳから露出され、ソース用開口部ＯＰＳから露出するソース配線Ｍ２Ｓが、ソース用のパッドＰＤＳとなっている。
【００８６】
このように、ＬＤＭＯＳＦＥＴ形成領域ＬＲに複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）が形成されているが、それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのソース（ｎ＋型ソース領域ＳＲ）を、ソース用プラグＰＧＳおよびソース配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓまで引き上げるとともに、このソース配線Ｍ２Ｓによって互いに電気的に接続させている。そして、このソース配線Ｍ２Ｓを絶縁膜ＰＡのソース用開口部ＯＰＳから露出させて、ソース用のパッドＰＤＳを形成している。これにより、ソース用のパッドＰＤＳから、ソース配線Ｍ２Ｓ、ソース配線Ｍ１Ｓおよびソース用プラグＰＧＳを通じて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）の各ソース（ｎ＋型ソース領域ＳＲ）に、共通のソース電位（ソース電圧）を供給することができる。
【００８７】
また、活性領域ＡＲに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）用の配線は、配線Ｍ１としても、配線Ｍ２としても、形成されていない。すなわち、活性領域ＡＲに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）に接続される配線は、配線Ｍ１としても、配線Ｍ２としても、形成されていない。
【００８８】
図５、図６および図９に示されるように、ゲート電極ＧＥは、Ｙ方向に延在しているが、活性領域ＡＲの間の素子分離領域ＳＴに位置する部分で、ゲート用プラグＰＧＧを介して、ゲート配線Ｍ１Ｇに電気的に接続されている。図５の場合は、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥ同士が、活性領域ＡＲの間の素子分離領域ＳＴでＸ方向に延在する連結部ＧＥ１によって連結されており、この連結部ＧＥ１上にゲート用プラグＰＧＧが配置されている。連結部ＧＥ１は、Ｙ方向に延在しかつソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥ同士を連結する部分であり、その２本のゲート電極ＧＥと一体的に形成されている。このため、ゲート電極ＧＥと連結部ＧＥ１とは、同じ導電膜により同工程で形成されている。連結部ＧＥ１は、ゲート電極ＧＥの一部とみなすこともできる。但し、上述のように、ゲート電極ＧＥのうち、活性領域ＡＲに位置する部分は、ＬＤＭＯＳＦＥＴのゲート電極として機能することができるが、ゲート電極ＧＥのうち、活性領域ＡＲの間の素子分離領域ＳＴに位置する部分（連結部ＧＥ１を含む）は、ＬＤＭＯＳＦＥＴのゲート電極としては機能しない。
【００８９】
ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在し、また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、活性領域ＡＲの間の素子分離領域ＳＴの上方を延在し、また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、プラグＴＬの上方を延在している（図３および図６参照）。つまり、ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する部分と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、活性領域ＡＲの間の素子分離領域ＳＴの上方を延在する部分と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、プラグＴＬの上方を延在する部分とを、一体的に有している。
【００９０】
ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、活性領域ＡＲの間の素子分離領域ＳＴはＸ方向に延在しているため、その素子分離領域ＳＴの上方をゲート配線Ｍ１ＧがＸ方向に延在している。つまり、活性領域ＡＲの間の素子分離領域ＳＴと平面視で重なるように、ゲート配線Ｍ１ＧがＸ方向に延在している。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、プラグＴＬはＹ方向に延在しているため、そのプラグＴＬの上方をゲート配線Ｍ１ＧがＹ方向に延在している。つまり、Ｙ方向に延在するプラグＴＬと平面視で重なるように、ゲート配線Ｍ１ＧがＹ方向に延在している。ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、プラグＴＬは、ドレインを間に挟んでＸ方向に隣り合うゲート電極ＧＥの間をＹ方向に延在しているため、平面視において、ドレインを間に挟んでＸ方向に隣り合うゲート電極ＧＥの間を（具体的にはプラグＴＬの上方を）ゲート配線Ｍ１ＧがＹ方向に延在することになる。ゲート配線Ｍ１Ｇは、活性領域ＡＲの間の素子分離領域ＳＴ上をＸ方向に延在する部分と、プラグＴＬ上をＹ方向に延在する部分と、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する部分とが、一体的に形成されている。
【００９１】
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向に延在する各ゲート電極ＧＥは、ゲート配線Ｍ１ＧのＸ方向に延在する部分とゲート用プラグＰＧＧを介して電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向に延在するゲート電極ＧＥとＸ方向に延在する部分のゲート配線Ｍ１Ｇとの平面視での重なり部分（ここでは連結部ＧＥ１）にゲート用プラグＰＧＧが配置され、そのゲート用プラグＰＧＧを介して、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇとゲート電極ＧＥとが電気的に接続されている。そして、ゲート配線Ｍ１ＧのＸ方向に延在する部分とゲート配線Ｍ１ＧのＹ方向に延在する部分とは、一体的に連結されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥは、ゲート配線Ｍ１Ｇを介して互いに電気的に接続される。
【００９２】
このように、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、Ｙ方向に延在する部分とＸ方向に延在する部分とを一体的に有しており、ゲート配線Ｍ１ＧのＹ方向に延在する部分は、プラグＴＬの上方をＹ方向に延在し、ゲート配線Ｍ１ＧのＸ方向に延在する部分が、ゲート用プラグＰＧＧを介してゲート電極ＧＥと電気的に接続されている。別の表現をすると、次のように言うこともできる。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、それぞれＹ方向に延在する複数の配線部と、それぞれＸ方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのＹ方向に延在する配線部は、プラグＴＬの上方をＹ方向に延在し、Ｘ方向に延在する配線部が、ゲート用プラグＰＧＧを介してゲート電極ＧＥと電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥは、ゲート配線Ｍ１Ｇを介して互いに電気的に接続される。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのゲート電極ＧＥは、ゲート配線Ｍ１Ｇを介して互いに電気的に接続される。ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇが、Ｙ方向にそれぞれ延在しかつＸ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部と、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部とが一体的に連結された平面構造を有していれば、好ましい。
【００９３】
このため、平面視において、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内で、ゲート配線Ｍ１Ｇが略格子状に形成されていることになる。但し、ゲート配線Ｍ１Ｇの格子形状を構成する各格子は、正方形でなくともよく、長方形（例えばＸ方向の寸法よりもＹ方向の寸法が大きな長方形）とすることができる。
【００９４】
ソース配線Ｍ１Ｓは、平面視において周囲をゲート配線Ｍ１Ｇで囲まれている。すなわち、ソース配線Ｍ１Ｓは、上述のように孤立パターンであり、平面視において、Ｘ方向に延在する部分のゲート配線Ｍ１ＧとＹ方向に延在する部分のゲート配線Ｍ１Ｇとで周囲を囲まれた状態となっている。つまり、略格子状のゲート配線Ｍ１Ｇの各格子の中に、孤立パターンであるソース配線Ｍ１Ｓが配置された状態となっている。
【００９５】
プラグＴＬ上にゲート配線Ｍ１Ｇを配置できるのは、プラグＴＬ上にはソース配線Ｍ１Ｓを形成しないことと、プラグＴＬに接続するドレイン用の配線を配線Ｍ１として形成しないためである。
【００９６】
すなわち、本実施の形態では、活性領域ＡＲに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、プラグＴＬを経由して基板本体ＳＢおよび裏面電極ＢＥに電気的に接続しており、ＬＤＭＯＳＦＥＴのドレイン用の配線は、配線Ｍ１としても、配線Ｍ２としても、形成していない。そして、ソース配線Ｍ１Ｓの平面レイアウトについては、活性領域ＡＲ全体にソース配線Ｍ１Ｓを配置するのではなく、プラグＴＬ上にはソース配線Ｍ１Ｓを配置しないようにしている。このため、プラグＴＬ上は、ソース配線Ｍ１Ｓの配置領域としても、ドレイン用の配線の配置領域としても使用されないため、プラグＴＬ上にゲート配線Ｍ１Ｇを配置することができるのである。
【００９７】
上述のように、ＬＤＭＯＳＦＥＴ形成領域ＬＲには複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）が形成されているが、それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのゲート電極ＧＥは、ゲート用プラグＰＧＧを介してゲート配線Ｍ１Ｇに電気的に接続されるとともに、このゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。すなわち、ゲート配線Ｍ２Ｇが無くとも、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して互いに電気的に接続され得る。しかしながら、ゲート電極ＧＥは、ゲート用のパッドＰＤＧに引き上げる必要があるため、ゲート配線Ｍ１Ｇを、ゲート配線Ｍ１Ｇよりも上層のゲート配線Ｍ２Ｇに電気的に接続し、このゲート配線Ｍ２Ｇによりゲート用のパッドＰＤＧを形成している。
【００９８】
ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇとを電気的に接続する必要があるため、ゲート配線Ｍ１Ｇの少なくとも一部は、ゲート配線Ｍ２Ｇと平面視で重なっている必要がある。換言すれば、ゲート配線Ｍ２Ｇの少なくとも一部は、ゲート配線Ｍ１Ｇと平面視で重なっている必要がある。そして、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇとの平面視での重なり領域にゲート用スルーホールＴＨＧを配置することで、ゲート配線Ｍ２Ｇのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとを電気的に接続することができる。
【００９９】
図２に示されるように、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する配線部Ｍ２Ｇ１と、パッド部Ｍ２Ｇ２とを有している。ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１とパッド部Ｍ２Ｇ２とは、一体的に形成されており、パッド部Ｍ２Ｇ２に配線部Ｍ２Ｇ１がつながっている。このため、配線部Ｍ２Ｇ１とパッド部Ｍ２Ｇ２とは、電気的に接続されている。
【０１００】
ソース配線Ｍ２Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＬＲのほぼ全体を覆うように配置されており、ゲート配線Ｍ２Ｇは、ソース配線Ｍ２Ｓと同層に形成されているが、ソース配線Ｍ２Ｓとは離間されて形成されている。このため、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内には形成されておらず、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１は、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在し、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２は、例えば平面視でＬＤＭＯＳＦＥＴ形成領域ＬＲと隣り合う位置に配置されている。そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１の下に、ゲート配線Ｍ１Ｇを延在させることで、図１１に示されるように、ゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとをゲート配線Ｍ２Ｇのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介して電気的に接続することができる。
【０１０１】
具体的には、ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する部分を有しているが、このＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する部分のゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１と平面視で重なっている。そして、そのゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１との平面視での重なり領域にゲート用スルーホールＴＨＧが配置され、ゲート配線Ｍ２Ｇのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介して、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１とが電気的に接続されている。従って、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２も、ゲート配線Ｍ１Ｇと電気的に接続されている。
【０１０２】
ゲート用スルーホールＴＨＧも、ゲート配線Ｍ１Ｇおよびゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１とともに、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在している。但し、ゲート配線Ｍ１Ｇおよびゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１は、それぞれ、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って連続的に延在しているが、ゲート用スルーホールＴＨＧは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って連続的に延在していても、あるいは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って断続的に延在していてもよい。
【０１０３】
ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ内において、活性領域ＡＲの間の素子分離領域ＳＴ上をＸ方向に延在する部分と、プラグＴＬ上をＹ方向に延在する部分とを有しているが、それらの上方には、ゲート配線Ｍ２Ｇは配置されておらず、ソース配線Ｍ２Ｓが配置されている（図２、図３、図６〜図１０参照）。つまり、ＬＤＭＯＳＦＥＴ形成領域ＬＲのほぼ全体を覆うようにソース配線Ｍ２Ｓが配置されており、このソース配線Ｍ２Ｓの下に、ソース配線Ｍ１Ｓが配置され、また、活性領域ＡＲの間の素子分離領域ＳＴ上をＸ方向に延在する部分のゲート配線Ｍ１Ｇと、プラグＴＬ上をＹ方向に延在する部分のゲート配線Ｍ１Ｇも、ソース配線Ｍ２Ｓの下に配置されている。しかしながら、ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在している部分も有しており、この部分のゲート配線Ｍ１Ｇは、ソース配線Ｍ２Ｓとは平面視で重なっておらず、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１と平面視で重なっている。すなわち、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇは、どちらも、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する部分を有している。つまり、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇは、どちらも、平面視でソース配線Ｍ２Ｓの周囲を、ソース配線Ｍ２Ｓの外周に沿って延在する部分を有している。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周（従ってソース配線Ｍ２Ｓの外周）に沿って延在する部分のゲート配線Ｍ１Ｇと、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周（従ってソース配線Ｍ２Ｓの外周）に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１とを、そのゲート配線Ｍ２Ｇ（配線部Ｍ２Ｇ１）のビア部を介して電気的に接続することができる。それによって、ゲート配線Ｍ１Ｇと配線Ｍ２Ｇとを電気的に接続することができる。
【０１０４】
また、図１および図２に示されるように、ゲート配線Ｍ２Ｇは、ゲート用のパッドＰＤＧとなるべきパッド部Ｍ２Ｇ２も有しており、このゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２の少なくとも一部が絶縁膜ＰＡのゲート用開口部ＯＰＧから露出されて、ゲート用のパッドＰＤＧとなっている。ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２は、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１の配線幅よりも大きな辺を有する略矩形状のパターンである。ここで、配線部Ｍ２Ｇ１の配線幅とは、配線部Ｍ２Ｇ１の延在方向に略垂直な方向でみたときの配線部Ｍ２Ｇ１の寸法に対応している。ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２は、ＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１と一体的に形成されている。
【０１０５】
ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２は、従ってゲート用のパッドＰＤＧも、ＬＤＭＯＳＦＥＴ形成領域ＬＲと平面視で重ならない位置に配置されている。例えば、図２のように、半導体装置ＣＰの主面（上面）の角部や、あるいは、半導体装置ＣＰの主面（上面）の辺に沿った位置に、ゲート用のパッドＰＤＧ（ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２）を配置することができる。一方、ソース用のパッドＰＤＳは、ＬＤＭＯＳＦＥＴ形成領域ＬＲと平面視で重なる位置に配置されている。ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２の平面寸法（平面積）は、ソース配線Ｍ２Ｓの平面寸法（平面積）よりも小さく、ゲート用のパッドＰＤＧの平面寸法（平面積）は、ソース用のパッドＰＤＳの平面寸法（平面積）よりも小さい。
【０１０６】
このように、ＬＤＭＯＳＦＥＴ形成領域ＬＲに複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）が形成されているが、それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのゲート電極ＧＥを、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇによって互いに電気的に接続させるとともに、ゲート配線Ｍ２Ｇまで引き上げている。そして、このゲート配線Ｍ２Ｇ（パッド部Ｍ２Ｇ２）を絶縁膜ＰＡのゲート用開口部ＯＰＧから露出させて、ゲート用のパッドＰＤＧを形成している。これにより、ゲート用のパッドＰＤＧから、ゲート配線Ｍ２Ｇ、ゲート配線Ｍ１Ｇおよびゲート用プラグＰＧＧを通じて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）の各ゲート電極ＧＥに、共通のゲート電位（ゲート電圧）を供給することができる。
【０１０７】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程の一例について図１２〜図２８を参照して説明する。図１２〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図８にほぼ相当する断面図が示されている。なお、ここでは、本実施の形態の半導体装置の製造工程の好適な一例について説明するが、これに限定されず、種々変更可能である。
【０１０８】
半導体装置を製造するには、まず、図１２に示されるように、例えばｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成されたｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰとを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢは、低抵抗基板であり、その抵抗率（比抵抗）は、例えば１〜１０ｍΩｃｍ程度である。エピタキシャル層ＥＰは、半導体層であるが、エピタキシャル層ＥＰの不純物濃度は基板本体ＳＢの不純物濃度よりも低く、エピタキシャル層ＥＰの抵抗率は基板本体ＳＢの抵抗率よりも高い。エピタキシャル層ＥＰの抵抗率は、例えば２０Ωｃｍ程度とすることができ、エピタキシャル層ＥＰの厚みは、例えば２μｍ程度とすることができる。
【０１０９】
次に、図１３に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰ中に、ｐ型半導体層（ｐ型ボディ層）ＰＲをイオン注入法を用いて形成する。ｐ型半導体層ＰＲは、エピタキシャル層ＥＰの表面（表層部）よりもやや深い位置に形成される。
【０１１０】
次に、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面にゲート絶縁膜ＧＩ用の絶縁膜を形成してから、その絶縁膜上にゲート電極ＧＥ用の導電膜（例えばポリシリコン膜）を形成し、その後、その導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成することができる。ゲート電極ＧＥは、導電膜とその導電膜上の絶縁膜との積層膜により形成することもできる。
【０１１１】
次に、図１４に示されるように、ｎ型半導体領域ＮＳ２を、フォトリソグラフィ法およびイオン注入法を用いて形成する。ｎ型半導体領域ＮＳ２は、エピタキシャル層ＥＰの表面（表層部）よりもやや深い位置に形成され、ｐ型半導体層ＰＲとほぼ同じ深さに形成される。この際、ｐ型半導体層ＰＲが形成されている領域のうち、プラグＴＬを形成する予定の領域に、ｎ型不純物が注入されてｎ型半導体領域ＮＳ２が形成される。このため、ｐ型半導体層ＰＲが形成されていた領域のうち、プラグＴＬを形成する予定の領域は、ｎ型半導体領域ＮＳ２となる。
【０１１２】
次に、半導体基板ＳＵＢのエピタキシャル層ＥＰのドレイン側の表層部に、フォトリソグラフィ法およびイオン注入法を用いて、ｎ型低濃度ドレイン領域ＤＲ１を形成する。また、半導体基板ＳＵＢのエピタキシャル層ＥＰの表層部において、ｎ型低濃度ドレイン領域ＤＲ１を形成しない領域（ソース側およびゲート電極ＧＥの直下の領域）に、フォトリソグラフィ法およびイオン注入法を用いてｐ型半導体領域ＰＲ２を形成する。
【０１１３】
次に、図１５に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰのソース側の表層部に、ｎ＋型ソース領域ＳＲをフォトリソグラフィ法およびイオン注入法を用いて形成する。また、半導体基板ＳＵＢのエピタキシャル層ＥＰのソース側の表層部に、ｐ＋型半導体領域ＰＳをフォトリソグラフィ法およびイオン注入法を用いて形成する。また、半導体基板ＳＵＢのエピタキシャル層ＥＰのドレイン側の表層部に、フォトリソグラフィ法およびイオン注入法を用いて、ｎ＋型高濃度ドレイン領域ＤＲ２を形成する。
【０１１４】
次に、図１６に示されるように、ゲート電極ＧＥの側壁上に、サイドウォールスペーサ（側壁絶縁膜）ＳＷを形成する。例えば、半導体基板ＳＵＢの主面上に、すなわち、エピタキシャル層ＥＰ上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成してから、この絶縁膜を異方性エッチング技術を用いてエッチバックして、この絶縁膜をゲート電極ＧＥの側壁上に選択的に残すことにより、サイドウォールスペーサＳＷを形成することができる。
【０１１５】
次に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、サイドウォールスペーサＳＷで覆われていない領域のｎ＋型ソース領域ＳＲ上とｐ＋型半導体領域ＰＳ上とに形成することができる。ゲート電極ＧＥを、ポリシリコン膜により形成しておき、このポリシリコン膜からなるゲート電極ＧＥ上に金属シリサイド層ＳＬを形成することもできる。ゲート電極ＧＥ上に金属シリサイド層ＳＬを形成した場合は、その金属シリサイド層ＳＬもゲート電極ＧＥの一部とみなすことができる。
【０１１６】
次に、図１７に示されるように、半導体基板ＳＵＢの主面上に、すなわち、エピタキシャル層ＥＰ上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬを覆うように、絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、例えば酸化シリコン膜からなり、プラズマＣＶＤ法などを用いて形成することができる。
【０１１７】
なお、図１７およびそれ以降の図では、ｐ型半導体層ＰＲとｐ型半導体領域ＰＲ２とを合わせたものをｐ型半導体領域ＰＷとして図示しており、このｐ型半導体領域ＰＷは、ｐ型ウエル領域として機能することができる。
【０１１８】
次に、図１８に示されるように、絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて、溝ＴＲ形成予定領域に開口部を有するフォトレジスト層（図示せず）を形成してから、このフォトレジスト層をエッチングマスクとして用いて絶縁膜ＩＬ１とエピタキシャル層ＥＰとをエッチング（好ましくはドライエッチング）することにより、絶縁膜ＩＬ１およびエピタキシャル層ＥＰに溝ＴＲを形成する。溝ＴＲは、ｎ＋型高濃度ドレイン領域ＤＲ２を貫通するように形成されるため、溝ＴＲを形成すると、溝ＴＲは、ｎ＋型高濃度ドレイン領域ＤＲ２に隣接することになる。
【０１１９】
また、図１８には、溝ＴＲが絶縁膜ＩＬ１を貫通し、溝ＴＲの底部は、基板本体ＳＢに近い位置にまで達しているが、溝ＴＲの底部がエピタキシャル層ＥＰの厚みの途中に位置している場合が示されている。他の形態として、溝ＴＲが絶縁膜ＩＬ１とエピタキシャル層ＥＰとを貫通し、溝ＴＲの底部が基板本体ＳＢに到達している場合もあり得る。なお、プラグＴＬを形成する予定の領域にｎ型半導体領域ＮＳ２を形成していたため、溝ＴＲは、ｎ型半導体領域ＮＳ２を貫通するように形成される。このため、溝ＴＲを形成すると、溝ＴＲは、ｐ型半導体層ＰＲ（ｐ型半導体領域ＰＷ）とは隣接せずに、ｎ型半導体領域ＮＳ２に隣接することになる。
【０１２０】
なお、図１８では、溝ＴＲがテーパ形状を有している場合が示されている。これにより、溝ＴＲ内を導電膜で埋め込みやすくなる。他の形態として、溝ＴＲがテーパ形状を有していない場合もあり得る。
【０１２１】
次に、溝ＴＲから露出するエピタキシャル層ＥＰに対してｎ型不純物をイオン注入する。これにより、図１９に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、溝ＴＲの周囲に、すなわち、溝ＴＲの側面および底面に隣接する位置に、ｎ＋型半導体領域ＮＳ１が形成される。ｎ＋型半導体領域ＮＳ１は、ｎ型低濃度ドレイン領域ＤＲ１およびｎ−型のエピタキシャル層ＥＰよりも、不純物濃度（ｎ型不純物濃度）が高い。また、ｎ＋型半導体領域ＮＳ１は、溝ＴＲの底面に隣接する位置に形成されるが、溝の側面に隣接する位置には、ｎ＋型半導体領域ＮＳ１が形成されない場合もあり得る。
【０１２２】
次に、図２０に示されるように、半導体基板ＳＵＢ上に、すなわち溝ＴＲの底面および側壁上を含む絶縁膜ＩＬ１上に、導電膜として窒化チタン（ＴｉＮ）膜ＴＬ１を形成してから、その窒化チタン膜ＴＬ１上に導電膜としてタングステン（Ｗ）膜ＴＬ２を、溝ＴＲ内を埋めるように形成する。窒化チタン膜ＴＬ１とタングステン膜ＴＬ２とを形成すると、絶縁膜ＩＬ１上に、窒化チタン膜ＴＬ１と窒化チタン膜ＴＬ１上のタングステン膜ＴＬ２との積層膜が形成された状態になり、また、溝ＴＲ内は、窒化チタン膜ＴＬ１と窒化チタン膜ＴＬ１上のタングステン膜ＴＬ２との積層膜により埋め込まれた状態になる。
【０１２３】
次に、図２１に示されるように、タングステン膜ＴＬ２をエッチバックすることにより、溝ＴＲの外部のタングステン膜ＴＬ２を除去し、溝ＴＲ内にタングステン膜ＴＬ２を残す。このエッチバックの際、タングステン膜ＴＬ２に比べて窒化チタン膜ＴＬ１がエッチングされにくいエッチング条件を採用することで、溝ＴＲの外部のタングステン膜ＴＬ２を選択的に除去するとともに、窒化チタン膜ＴＬ１は、エッチングを抑制して残存させることができる。
【０１２４】
次に、図２２に示されるように、窒化チタン膜ＴＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、窒化チタン膜ＴＬ１をエッチングすることにより、窒化チタン膜ＴＬ１をパターニングする。この際、プラグＴＬとなる部分とフィールドプレート電極ＦＰとなる部分と以外の窒化チタン膜ＴＬ１は除去される。これにより、溝ＴＲ内に埋め込まれた窒化チタン膜ＴＬ１およびタングステン膜ＴＬ２からなるプラグＴＬが形成されるとともに、パターニングされた窒化チタン膜ＴＬ１からなるフィールドプレート電極ＦＰが形成される。窒化チタン膜ＴＬ１をパターニングしてプラグＴＬおよびフィールドプレート電極ＦＰを形成すると、プラグＴＬを構成する窒化チタン膜ＴＬ１と、フィールドプレート電極ＦＰを構成する窒化チタン膜ＴＬ１とは、つながっておらず、互いに分離された状態となっている。窒化チタン膜ＴＬ１をパターニングしてプラグＴＬおよびフィールドプレート電極ＦＰを形成したため、プラグＴＬを構成する窒化チタン膜ＴＬ１およびタングステン膜ＴＬ２は、一部が絶縁膜ＩＬ１の上面よりも突出している。すなわち、プラグＴＬは、一部が絶縁膜ＩＬ１の上面よりも突出している。他の形態として、プラグＴＬの上面が絶縁膜ＩＬ１の上面とほぼ同じ高さになり、プラグＴＬが絶縁膜ＩＬ１の上面から突出していない場合もあり得る。この構造は、溝ＴＲ内を埋めるように導電膜（金属膜）を形成してから、その導電膜（金属膜）をエッチバックすることによりプラグＴＬを形成した場合に得られる。
【０１２５】
プラグＴＬは、エピタキシャル層ＥＰに形成した溝ＴＲの内部に埋め込んだ導電膜によって形成されているが、ここでは、導電膜として金属膜（具体的には窒化チタン膜ＴＬ１およびタングステン膜ＴＬ２）を用いている。プラグＴＬを金属膜により形成することで、プラグＴＬの抵抗を低減することができる。また、プラグＴＬを金属膜により形成すれば、プラグＴＬ用の金属膜を用いてフィールドプレート電極ＦＰを形成することも可能になり、半導体装置の製造工程数を低減することができる。
【０１２６】
次に、図２３に示されるように、半導体基板ＳＵＢ上に、すなわち絶縁膜ＩＬ１上に、プラグＴＬおよびフィールドプレート電極ＦＰを覆うように、絶縁膜（層間絶縁膜）ＩＬ２を形成する。絶縁膜ＩＬ２は、層間絶縁膜であり、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の表面（上面）をＣＭＰ（Chemical Mechanical Polishing）法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。
【０１２７】
次に、図２４に示されるように、絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ２あるいは絶縁膜ＩＬ２，ＩＬ１をエッチングすることにより、絶縁膜ＩＬ２に、あるいは絶縁膜ＩＬ２，ＩＬ１に、コンタクトホールを形成する。
【０１２８】
ゲート用プラグＰＧＧを埋め込むためのコンタクトホールは、絶縁膜ＩＬ２，ＩＬ１を貫通するように形成され、そのコンタクトホールの底部では、ゲート電極ＧＥが露出される。また、ソース用プラグＰＧＳを埋め込むためのコンタクトホールは、絶縁膜ＩＬ２，ＩＬ１を貫通するように形成され、そのコンタクトホールの底部では、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ（金属シリサイド層ＳＬを形成した場合はｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ上の金属シリサイド層ＳＬ）が露出される。また、フィールドプレート用プラグＰＧＦを埋め込むためのコンタクトホールは、絶縁膜ＩＬ２を貫通するように形成され、そのコンタクトホールの底部では、フィールドプレート電極ＦＰが露出される。
【０１２９】
次に、コンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧＦ，ＰＧＧ，ＰＧＳを形成する。プラグＰＧＦ，ＰＧＧ，ＰＧＳを形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む絶縁膜ＩＬ２上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（絶縁膜ＩＬ２上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧＦ，ＰＧＧ，ＰＧＳが形成される。図２４では、図面の簡略化のために、プラグＰＧＦ，ＰＧＧ，ＰＧＳは、主導体膜とバリア導体膜を一体化して示してある。ソース用プラグＰＧＳは、その底部が、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳに接してそれらと電気的に接続される。なお、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ上に金属シリサイド層ＳＬを形成していた場合には、ソース用プラグＰＧＳは、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳ上の金属シリサイド層ＳＬに接し、それによって、ソース用プラグＰＧＳが、ｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳに電気的に接続される。また、フィールドプレート用プラグＰＧＦは、その底部が、フィールドプレート電極ＦＰに接して電気的に接続される。図２４には、ゲート用プラグＰＧＧは示されていないが、ゲート用プラグＰＧＧは、その底部が、ゲート電極ＧＥに接して電気的に接続される。
【０１３０】
次に、図２５に示されるように、プラグＰＧＦ，ＰＧＧ，ＰＧＳが埋め込まれた絶縁膜ＩＬ２上に、配線Ｍ１を形成する。例えば、プラグＰＧＦ，ＰＧＧ，ＰＧＳが埋め込まれた絶縁膜ＩＬ２上に、配線Ｍ１形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１を形成することができる。配線Ｍ１形成用の導電膜としては、例えば、バリア導体膜と該バリア導体膜上の主導体膜と該主導体膜上のバリア導体膜との積層膜を用いることができる。バリア導体膜としては、例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を用いることができ、主導体膜としては、アルミニウム膜またはアルミニウム合金膜を用いることができる。図２５では、図面の簡略化のために、配線Ｍ１は、主導体膜とバリア導体膜を一体化して示してある。上述のように、配線Ｍ１としては、ゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとがある。
【０１３１】
次に、図２６に示されるように、絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、絶縁膜（層間絶縁膜）ＩＬ３を形成する。絶縁膜ＩＬ３は、層間絶縁膜であり、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ３の形成後、絶縁膜ＩＬ３の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ３の上面を平坦化する。
【０１３２】
次に、絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ３をエッチングすることにより、絶縁膜ＩＬ３にスルーホールＴＨＧ，ＴＨＳを形成する。スルーホールＴＨＧ，ＴＨＳは、それぞれ絶縁膜ＩＬ３を貫通するように形成され、ソース用スルーホールＴＨＳの底部ではソース配線Ｍ１Ｓが露出され、ゲート用スルーホールＴＨＧ（図２６では図示されていない）の底部では、ゲート配線Ｍ１Ｇが露出される。
【０１３３】
次に、図２７に示されるように、絶縁膜ＩＬ３上に配線Ｍ２を形成する。例えば、スルーホールＴＨＧ，ＴＨＳ内を含む絶縁膜ＩＬ３上に、配線Ｍ２形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ２を形成することができる。配線Ｍ２形成用の導電膜としては、例えば、バリア導体膜と該バリア導体膜上の主導体膜との積層膜を用いることができる。バリア導体膜としては、例えば窒化タングステン膜を用いることができ、主導体膜としては、アルミニウム膜またはアルミニウム合金膜を用いることができる。図２７は、図面の簡略化のために、配線Ｍ２は、主導体膜とバリア導体膜を一体化して示してある。上述のように、配線Ｍ２としては、ゲート配線Ｍ２Ｇとソース配線Ｍ２Ｓとがある。ゲート配線Ｍ２Ｇは、図２７では図示されていない。
【０１３４】
配線Ｍ２は、一部が絶縁膜ＩＬ３のスルーホール内を埋め、そのスルーホールの底部で配線Ｍ１と接してその配線Ｍ１と電気的に接続される。従って、配線Ｍ２は、絶縁膜ＩＬ３上に延在する配線部と、絶縁膜ＩＬ３のスルーホール内を埋めるビア部とが一体的に形成されることになる。
【０１３５】
ソース配線Ｍ２Ｓは、ビア部（ソース用スルーホールＴＨＳを埋める部分）を介してソース配線Ｍ１Ｓと電気的に接続される。また、図２７には示されていないが、ゲート配線Ｍ２Ｇは、ビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇと電気的に接続される。
【０１３６】
また、絶縁膜ＩＬ３にスルーホールＴＨＧ，ＴＨＳを形成した後に、スルーホールＴＨＧ，ＴＨＳ内に導電性のプラグを上記プラグＰＧＦ，ＰＧＧ，ＰＧＳと同様の手法により形成してから、プラグが埋め込まれた絶縁膜ＩＬ３上に配線形成用の導電膜を形成し、この導電膜をパターニングして配線Ｍ２を形成することもできる。この場合は、ソース配線Ｍ２Ｓは、ソース用スルーホールＴＨＳに埋め込まれた導電性のプラグを介してソース配線Ｍ１Ｓと電気的に接続され、かつ、ゲート配線Ｍ２Ｇは、ゲート用スルーホールＴＨＧに埋め込まれた導電性のプラグを介してゲート配線Ｍ１Ｇと電気的に接続されることになる。
【０１３７】
次に、図２８に示されるように、絶縁膜ＩＬ３上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜、パッシベーション膜）ＰＡを形成する。この絶縁膜は、例えば酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、ＣＶＤ法などにより形成することができる。それから、絶縁膜ＰＡ上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、絶縁膜ＰＡに開口部ＯＰ（ソース用開口部ＯＰＳおよびゲート用開口部ＯＰＧ）を形成する。開口部ＯＰは配線Ｍ２に達しており、開口部ＯＰの底部で配線Ｍ２の一部が露出される。
【０１３８】
図２８に示されるように、ソース用開口部ＯＰＳの底部では、ソース配線Ｍ２Ｓの一部が露出され、ソース用開口部ＯＰＳから露出されるソース配線Ｍ２Ｓによって、ソース用のパッド（パッド電極、ボンディングパッド）ＰＤＳが形成される。また、図２８には示されないが、ゲート用開口部ＯＰＧの底部では、ゲート配線Ｍ２Ｇ（パッド部Ｍ２Ｇ２）の一部が露出され、ゲート用開口部ＯＰＧから露出されるゲート配線Ｍ２Ｇによって、ゲート用のパッド（パッド電極、ボンディングパッド）ＰＤＧが形成される。
【０１３９】
なお、上記図８では、ソース用開口部ＯＰＳに平面視で内包される領域での断面が示されていたため、絶縁膜ＰＡは示されていなかった。一方、図２８では、ソース用開口部ＯＰＳを横切る断面図が示されているため、絶縁膜ＰＡが示されている。
【０１４０】
次に、半導体基板ＳＵＢの裏面（すなわち基板本体ＳＢの裏面）を必要に応じて研磨してから、半導体基板ＳＵＢの裏面（すなわち基板本体ＳＢの裏面）の全面に裏面電極ＢＥを形成する。裏面電極ＢＥは、例えば、ニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。ここで、半導体基板ＳＵＢの裏面は、基板本体ＳＢの裏面と同じであり、エピタキシャル層ＥＰを形成した側とは逆側の主面に対応している。
【０１４１】
ここまでの工程で、本実施の形態の半導体装置は、略完成する。
【０１４２】
その後、半導体基板ＳＵＢは、ダイシングなどにより半導体チップに個片化され、各半導体チップは、配線基板またはリードフレームのチップ搭載部上に搭載される。
【０１４３】
＜半導体パッケージの構成例について＞
図２９は、本実施の形態の半導体装置ＣＰに対応する半導体チップＣＰ１をパッケージ化した半導体装置（半導体パッケージ）ＰＫＧ１の平面透視図であり、半導体装置ＰＫＧ１を上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図２９では、封止部ＭＲの外周位置を点線で示してある。図３０および図３１は、半導体装置ＰＫＧ１の断面図であり、図２９のＤ１−Ｄ１線の断面図が、図３０にほぼ対応し、図２９のＤ２−Ｄ２線の断面図が、図３１にほぼ対応している。
【０１４４】
図２９〜図３１に示されるように、半導体装置ＰＫＧ１は、ダイパッド（チップ搭載部）ＤＰ１と、そのダイパッドＤＰ１の上面上に搭載された半導体チップＣＰ１と、金属板（導体板）ＭＰ１と、ボンディングワイヤ（以下、単にワイヤという）ＷＡと、複数のリードＬＤと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
【０１４５】
半導体チップＣＰ１の構成は、上述した半導体装置（半導体チップ）ＣＰの構成と同様であるので、ここではその繰り返しの説明は省略する。
【０１４６】
封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。
【０１４７】
封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である裏面ＭＲｂと、上面ＭＲａおよび裏面ＭＲｂに交差する側面（４つの側面）と、を有している。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角を落したり、あるいはこの矩形（平面矩形）の角に丸みを帯びさせることもできる。
【０１４８】
複数のリードＬＤは、封止部ＭＲの平面矩形の二辺に配置されている。各リードＬＤの一部は、封止部ＭＲの平面矩形の二辺から外方に向かって突出しており、封止部ＭＲの裏面ＭＲｂでは、各リードＬＤの下面が露出されている。また、封止部ＭＲの裏面ＭＲｂでは、例えば平面略矩形状のダイパッド（チップ搭載部）ＤＰ１の下面（裏面）も露出されている。
【０１４９】
半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ１，ＬＤ２，ＬＤ３は、それらリードＬＤ１，ＬＤ２，ＬＤ３と一体的に形成された連結部ＬＤＲを介して一体的に連結されている。半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８は、ダイパッドＤＰ１と一体的に連結されている。半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ４は、他のリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８、連結部ＬＤＲおよびダイパッドＤＰ１とは導体を介して連結されておらず、封止部ＭＲを介して離間されている孤立したリードＬＤである。ダイパッドＤＰ１に連結されたリードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８は、封止部ＭＲの平面矩形の同じ辺に配列され、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４は、封止部ＭＲの平面矩形の他の同じ辺に配列されており、リードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８が配置された側の辺と、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４が配置された側の辺とは、互いに対向する辺である。
【０１５０】
ダイパッドＤＰ１の上面上には、半導体チップＣＰ１が、ソース用のパッドＰＤＳおよびゲート用のパッドＰＤＧが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ１に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１は、導電性の接着層(図示せず)を介してダイパッドＤＰ１上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰ１の裏面（裏面全面）には裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層(図示せず)を介してダイパッドＤＰ１に接合され電気的に接続されている。このため、半導体チップＣＰ１の裏面電極ＢＥは、ダイパッドＤＰ１およびリードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８に電気的に接続されている。従って、リードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８は、ドレイン用のリードとして機能する。半導体チップＣＰ１をダイパッドＤＰ１に接合するための接着層(図示せず)は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。
【０１５１】
ダイパッドＤＰ１、リードＬＤおよび連結部ＬＤＲは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰ１、リードＬＤおよび連結部ＬＤＲが同じ材料（同じ金属材料）で形成されていれば、同じリードフレームを用いて半導体装置ＰＫＧ１を製造できるので、半導体装置ＰＫＧ１の製造が容易になる。
【０１５２】
半導体チップＣＰ１のゲート用のパッドＰＤＧと、リードＬＤ４とは、ワイヤＷＡを介して電気的に接続されている。具体的には、ワイヤＷＡの一端は、半導体チップＣＰ１のゲート用のパッドＰＤＧに接続され、そのワイヤＷＡの他端は、リードＬＤ４に接続され、それによって、ゲート用のパッドＰＤＧとリードＬＤ４とがワイヤＷＡを介して電気的に接続されている。このため、リードＬＤ４は、ゲート用のリードとして機能する。ワイヤＷＡは、例えば金（Ａｕ）線などの金属線（金属細線）によって形成されている。
【０１５３】
半導体チップＣＰ１のソース用のパッドＰＤＳは、金属板ＭＰ１を通じて、連結部ＬＤＲと電気的に接続されている。具体的には、金属板ＭＰ１は、一方の端部（端辺）側が半導体チップＣＰ１のソース用のパッドＰＤＳに接続され、他方の端部（端辺）側が連結部ＬＤＲの上面に接続され、それによって、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲとが金属板ＭＰ１を通じて電気的に接続されている。このため、半導体チップＣＰ１のソース用のパッドＰＤＳは、金属板ＭＰ１および連結部ＬＤＲを通じて、リードＬＤ１，ＬＤ２，ＬＤ３に電気的に接続されていることになる。従って、リードＬＤ１，ＬＤ２，ＬＤ３は、ソース用のリードとして機能する。
【０１５４】
他の形態として、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲまたはリードＬＤとを、ワイヤＷＡ（好ましくは複数のワイヤＷＡ）を通じて電気的に接続することもできる。しかしながら、図２９〜図３１のように、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲとを電気的に接続するのに金属板ＭＰ１を用いれば、抵抗低減を図ることができる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
【０１５５】
金属板ＭＰ１としては、例えば、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金からなるアルミニウムリボン（アルミニウム帯）を用いることができる。この場合、金属板ＭＰ１を構成するアルミニウムリボンは、導電性の接着材を用いずに、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲの上面とにそれぞれ圧着などによって直接的に接続（接合）することができる。
【０１５６】
金属板ＭＰ１としてはアルミニウムリボンを用いる場合は、ワイヤボンディングの要領で、アルミニウムリボンの接続を行うことができる。すなわち、長いアルミニウムの帯の一端を、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲのいずれか一方に圧着などによって接合してから、そのアルミニウムの帯を、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲの他方に圧着などによって接合し、そのアルミニウムの帯を切断する。これにより、切断されたアルミニウムの帯からなるアルミニウムリボンによって、半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲとを電気的に接続することができる。
【０１５７】
図３２〜図３４は、半導体装置ＰＫＧ１の変形例を示す平面透視図(図３２)および断面図（図３３および図３４）であり、上記図２９〜図３１にそれぞれ対応している。図３２のＥ１−Ｅ１線の断面図が、図３３にほぼ対応し、図３２のＥ２−Ｅ２線の断面図が、図３４にほぼ対応している。
【０１５８】
図３２〜図３４の半導体装置ＰＫＧ１の場合は、金属板ＭＰ１としては、銅（Ｃｕ）または銅（Ｃｕ）合金からなる銅クリップを用いている。金属板ＭＰ１を構成する銅クリップは、半導体チップＣＰ１のソース用のパッドＰＤＳに導電性の接着層(接合材)ＳＤ２を介して接続（接合）され、また、連結部ＬＤＲの上面に導電性の接着層（接合材）ＳＤ３を介して接続（接合）されている。接着層ＳＤ２，ＳＤ３は、導電性の接着材（接合材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。金属板ＭＰ１として銅クリップを用いる場合は、予め加工された銅クリップを接着層ＳＤ２，ＳＤ３を介して半導体チップＣＰ１のソース用のパッドＰＤＳと連結部ＬＤＲとに接続（接合）することができる。
【０１５９】
図３５〜図３７は、半導体装置ＰＫＧ１の更なる変形例を示す平面透視図(図３５および図３６)および断面図（図３７）である。図３５は、上記図２９に相当するものであり、半導体装置ＰＫＧ１を上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図３６は、図３５から金属板ＭＰ２，ＭＰ３およびワイヤＷＡを除いた図に対応している。また、図３５のＦ１−Ｆ１線の断面図が、図３７にほぼ対応している。なお、図３５〜図３７に示される変形例の半導体装置ＰＫＧ１を、符号ＰＫＧ１ａを付して半導体装置ＰＫＧ１ａと称することとする。
【０１６０】
図３５〜図３７に示されるように、半導体装置ＰＫＧ１ａは、ダイパッド（チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、ダイパッドＤＰ１，ＤＰ２，ＤＰ３上に搭載された半導体チップＣＰ１，ＣＰ２，ＣＰ３と、金属板（導体板）ＭＰ２，ＭＰ３と、複数のワイヤＷＡと、複数のリードＬＤと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
【０１６１】
半導体装置ＰＫＧ１ａは、非絶縁型ＤＣ−ＤＣコンバータに用いられる半導体装置であり、半導体チップＣＰ１は、ハイサイドスイッチ用のパワーＭＩＳＦＥＴが形成された半導体チップであり、半導体チップＣＰ２は、ロウサイドスイッチ用のパワーＭＩＳＦＥＴが形成された半導体チップであり、半導体チップＣＰ３は、制御回路が形成された半導体チップである。半導体チップＣＰ１，ＣＰ２のそれぞれの構成は、上述した半導体装置（半導体チップ）ＣＰの構成と同様であるので、ここではその繰り返しの説明は省略する。半導体チップＣＰ１内の上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の上記単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることで、ハイサイドスイッチ用のパワーＭＩＳＦＥＴが形成される。また、半導体チップＣＰ２内の上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の上記単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることで、ロウサイドスイッチ用のパワーＭＩＳＦＥＴが形成される。
【０１６２】
このため、半導体チップＣＰ１のゲート用のパッドＰＤＧは、半導体チップＣＰ１内に形成されたハイサイドスイッチ用のパワーＭＩＳＦＥＴのゲートに電気的に接続され、半導体チップＣＰ１のソース用のパッドＰＤＳは、半導体チップＣＰ１内に形成されたハイサイドスイッチ用のパワーＭＩＳＦＥＴのソースに電気的に接続されている。また、半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成されたハイサイドスイッチ用のパワーＭＩＳＦＥＴのドレインに電気的に接続されている。
【０１６３】
また、半導体チップＣＰ２のゲート用のパッドＰＤＧは、半導体チップＣＰ２内に形成されたロウサイドスイッチ用のパワーＭＩＳＦＥＴのゲートに電気的に接続され、半導体チップＣＰ２のソース用のパッドＰＤＳは、半導体チップＣＰ２内に形成されたロウサイドスイッチ用のパワーＭＩＳＦＥＴのソースに電気的に接続されている。また、半導体チップＣＰ２の裏面電極ＢＥは、半導体チップＣＰ２内に形成されたロウサイドスイッチ用のパワーＭＩＳＦＥＴのドレインに電気的に接続されている。半導体チップＣＰ３のパッドＰＤ３は、半導体チップＣＰ３内に形成された回路(例えば制御回路)に電気的に接続されている。
【０１６４】
複数のリードＬＤは、封止部ＭＲの平面矩形の四辺に配置されている。各リードＬＤの一部は、封止部ＭＲの平面矩形の四辺から外方に向かって突出しており、封止部ＭＲの裏面ＭＲｂでは、各リードＬＤの下面が露出されている。また、封止部ＭＲの裏面ＭＲｂでは、例えば平面略矩形状のダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面（裏面）も露出されている。
【０１６５】
半導体装置ＰＫＧ１ａが有する複数のリードＬＤには、ダイパッドＤＰ１に一体的に連結された複数のリードＬＤと、ダイパッドＤＰ２に一体的に連結された複数のリードＬＤと、ダイパッドＤＰ３に一体的に連結された複数のリードＬＤと、連結部を介して一体的に連結された複数のリードＬＤと、孤立した複数のリードＬＤとがある。
【０１６６】
ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよび連結部ＬＤＲは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよび連結部ＬＤＲが同じ材料（同じ金属材料）で形成されていれば、同じリードフレームを用いて半導体装置ＰＫＧ１ａを製造できるので、半導体装置ＰＫＧ１ａの製造が容易になる。
【０１６７】
ダイパッドＤＰ１の上面上には、半導体チップＣＰ１が、ソース用のパッドＰＤＳおよびゲート用のパッドＰＤＧが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ１に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１は、導電性の接着層(図示せず)を介してダイパッドＤＰ１上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰ１の裏面（裏面全面）には裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層（図示せず）を介してダイパッドＤＰ１に接合され電気的に接続されている。このため、半導体チップＣＰ１の裏面電極ＢＥは、ダイパッドＤＰ１およびダイパッドＤＰ１に一体的に連結されたリードＬＤに電気的に接続されている。
【０１６８】
ダイパッドＤＰ２の上面上には、半導体チップＣＰ２が、ソース用のパッドＰＤＳおよびゲート用のパッドＰＤＧが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ２に向けた状態で、搭載されている。すなわち、半導体チップＣＰ２は、導電性の接着層(図示せず)を介してダイパッドＤＰ２上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰ２の裏面（裏面全面）には裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層（図示せず）を介してダイパッドＤＰ２に接合され電気的に接続されている。このため、半導体チップＣＰ２の裏面電極ＢＥは、ダイパッドＤＰ２およびダイパッドＤＰ２に一体的に連結されたリードＬＤに電気的に接続されている。
【０１６９】
ダイパッドＤＰ３の上面上には、半導体チップＣＰ３が、パッドＰＤ３が形成された側の主面のある表面が上に向き、かつ、裏面をダイパッドＤＰ３に向けた状態で、搭載されている。すなわち、半導体チップＣＰ３は、接着層(図示せず)を介してダイパッドＤＰ３上に搭載（フェイスアップボンディング）されて接合（固定）されている。なお、半導体チップＣＰ３の裏面には裏面電極は形成されていないため、半導体チップＣＰ３をダイパッドＤＰ３に接合する接着層（接合材）は、導電性であっても、絶縁性であっても良い。一方、半導体チップＣＰ１，ＣＰ２の各裏面には裏面電極（ＢＥ）が形成されているため、半導体チップＣＰ１をダイパッドＤＰ１に接合する接着層（接合材）と半導体チップＣＰ２をダイパッドＤＰ２に接合する接着層（接合材）とは、導電性を有することが必要である。
【０１７０】
半導体チップＣＰ１のゲート用のパッドＰＤＧは、ワイヤＷＡを介して半導体チップＣＰ３のパッド（ＰＤ３）と電気的に接続されている。具体的には、一端が半導体チップＣＰ１のゲート用のパッドＰＤＧに接続されたワイヤＷＡの他端は、半導体チップＣＰ３のパッド（ＰＤ３）に接続され、それによって、半導体チップＣＰ１のゲート用のパッドＰＤＧが、ワイヤＷＡを介して半導体チップＣＰ３のパッド（ＰＤ３）と電気的に接続されている。
【０１７１】
半導体チップＣＰ１のソース用のパッドＰＤＳは、金属板ＭＰ２を通じて、ダイパッドＤＰ２と電気的に接続されている。具体的には、金属板ＭＰ２は、一方の端部（端辺）側が半導体チップＣＰ１のソース用のパッドＰＤＳに接続され、他方の端部（端辺）側がダイパッドＤＰ２の上面に接続され、それによって、半導体チップＣＰ１のソース用のパッドＰＤＳとダイパッドＤＰ２とが、金属板ＭＰ２を通じて電気的に接続されている。このため、半導体チップＣＰ１のソース用のパッドＰＤＳは、金属板ＭＰ２およびダイパッドＤＰ２を通じて、半導体チップＣＰ２の裏面電極ＢＥ(ドレイン用の裏面電極)に電気的に接続されていることになる。
【０１７２】
半導体チップＣＰ２のゲート用のパッドＰＤＧは、ワイヤＷＡを介して半導体チップＣＰ３のパッド（ＰＤ３）と電気的に接続されている。具体的には、一端が半導体チップＣＰ２のゲート用のパッドＰＤＧに接続されたワイヤＷＡの他端は、半導体チップＣＰ３のパッド（ＰＤ３）に接続され、それによって、半導体チップＣＰ２のゲート用のパッドＰＤＧが、ワイヤＷＡを介して半導体チップＣＰ３のパッド（ＰＤ３）と電気的に接続されている。
【０１７３】
半導体チップＣＰ２のソース用のパッドＰＤＳは、金属板ＭＰ３を通じて、連結部ＬＤＲと電気的に接続されている。具体的には、金属板ＭＰ３は、一方の端部（端辺）側が半導体チップＣＰ２のソース用のパッドＰＤＳに接続され、他方の端部（端辺）側が連結部ＬＤＲの上面に接続され、それによって、半導体チップＣＰ２のソース用のパッドＰＤＳが、連結部ＬＤＲおよび連結部ＬＤＲに一体的に連結された複数のリードＬＤと、金属板ＭＰ３を通じて電気的に接続されている。
【０１７４】
半導体チップＣＰ３が有する複数のパッド（ＰＤ３）のうち、半導体チップＣＰ１，ＣＰ２のいずれのパッドとも接続されていないパッド（ＰＤ３）は、ワイヤＷＡを介してリードＬＤ（主として孤立したリードＬＤ）と電気的に接続されている。
【０１７５】
金属板ＭＰ２，ＭＰ３としては、上記図２９〜図３１の半導体装置ＰＫＧ１で用いた金属板ＭＰ１あるいは上記図３２〜図３４の半導体装置ＰＫＧ１で用いた金属板ＭＰ１と同様の金属板を用いることができる。
【０１７６】
＜検討の経緯について＞
図３８は、本発明者が検討した第１検討例の半導体装置ＣＰ１０１の上面図であり、上記図１に相当するものである。図３８では、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００を点線で示してある。図３９は、第１検討例の半導体装置ＣＰ１０１の全体平面図であり、図３８と同じ領域の平面図が示されているが、図３９には、配線（すなわちソース配線Ｍ２Ｓ１００およびゲート配線Ｍ２Ｇ１００）の平面レイアウトが示されており、ソース配線Ｍ２Ｓ１００およびゲート配線Ｍ２Ｇ１００にハッチングを付してある。また、図３９では、ソース用開口部ＯＰＳ１００およびゲート用開口部ＯＰＧ１００の位置を点線で示してある。図４０は、第１検討例の半導体装置ＣＰ１０１の要部断面図であり、図３８のＢ１−Ｂ１の断面図が図４０にほぼ対応している。
【０１７７】
図３８〜図４０に示される第１検討例の半導体装置ＣＰ１０１は、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴの構成については、本実施の形態の半導体装置ＣＰとほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１７８】
第１検討例の半導体装置ＣＰ１０１においても、上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに相当するＬＤＭＯＳＦＥＴ形成領域ＬＲ１００では、上記単位セル１０に相当する単位セル１００がＸ方向に繰り返されており、一つの単位セル１００により、上記単位ＬＤＭＯＳＦＥＴ１０ａに相当する単位ＬＤＭＯＳＦＥＴ１００ａが２つ形成される。ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００においては、単位ＬＤＭＯＳＦＥＴ１００ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ１００ａが並列に接続される。
【０１７９】
しかしながら、第１検討例の半導体装置ＣＰ１０１は、配線構造が、本実施の形態の半導体装置ＣＰと相違している。
【０１８０】
第１検討例の半導体装置ＣＰ１０１では、配線層は、１層のみ形成されており、ソース配線Ｍ２Ｓ１００とゲート配線Ｍ２Ｇ１００とが、同層に形成されている。第１検討例の半導体装置ＣＰ１０１では、ソース配線Ｍ２Ｓ１００およびゲート配線Ｍ２Ｇ１００よりも下層の配線層は存在せず、かつ、ソース配線Ｍ２Ｓ１００およびゲート配線Ｍ２Ｇ１００よりも上層の配線層も存在していない。
【０１８１】
第１検討例の半導体装置ＣＰ１０１では、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されている複数の単位ＬＤＭＯＳＦＥＴ１００ａのソース領域（ｎ＋型ソース領域ＳＲ）同士は、ソース用プラグＰＧＳおよびソース配線Ｍ２Ｓ１００を介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されている複数の単位ＬＤＭＯＳＦＥＴ１００ａのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）同士は、プラグＴＬ、基板本体ＳＢおよび裏面電極ＢＥ（あるいは、プラグＴＬ、ｎ＋型半導体領域ＮＳ１、基板本体ＳＢおよび裏面電極ＢＥ）を介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成された複数の単位ＬＤＭＯＳＦＥＴ１００ａのゲート電極ＧＥ同士は、ゲート用プラグ（図示せず）およびゲート配線Ｍ２Ｇ１００を介して互いに電気的に接続されている。
【０１８２】
ソース配線Ｍ２Ｓ１００は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００全体に連続的に形成されているため、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されている複数の単位ＬＤＭＯＳＦＥＴ１００ａのソース領域（ｎ＋型ソース領域ＳＲ）を、このソース配線Ｍ２Ｓ１００に電気的に接続することができる。そして、このソース配線Ｍ２Ｓ１００を表面保護膜（上記絶縁膜ＰＡに対応）のソース用開口部ＯＰＳ１００から露出させることにより、ソース用のパッドＰＤＳ１００が形成されている。なお、ソース配線Ｍ２Ｓ１００は、ソース用プラグＰＧＳを介してｎ＋型ソース領域ＳＲおよびｐ＋型半導体領域ＰＳに電気的に接続されるとともに、フィールドプレート用プラグＰＧＦを介してフィールドプレート電極ＦＰにも電気的に接続されている。
【０１８３】
一方、ゲート配線Ｍ２Ｇ１００は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の外周に沿って延在する配線部Ｍ２Ｇ１０１と、パッド部Ｍ２Ｇ１０２とを一体的に有している。このゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０１が、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されている複数の単位ＬＤＭＯＳＦＥＴ１００ａの各ゲート電極ＧＥの端部と平面的に重なり、その重なり領域にゲート用プラグ（上記ゲート用プラグＰＧＧに相当するもの）が配置され、そのゲート用プラグを介して各ゲート電極ＧＥとゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０１とが電気的に接続されている。そして、配線部Ｍ２Ｇ１０１に一体的に接続されたゲート配線Ｍ２Ｇ１００のパッド部Ｍ２Ｇ１０２が、表面保護膜（上記絶縁膜ＰＡに対応）のゲート用開口部ＯＰＧ１００から露出することにより、ゲート用のパッドＰＤＧ１００が形成されている。
【０１８４】
このような第１検討例の半導体装置ＣＰ１０１は、次のような課題を有している。すなわち、半導体基板に形成した複数の単位ＬＤＭＯＳＦＥＴを並列に接続して１つのパワーＭＩＳＦＥＴを形成する場合、ゲート抵抗をできるだけ低減することが望ましい。ゲート抵抗が大きいと、パワーＭＩＳＦＥＴの動作速度が遅くなってしまい、半導体装置の性能を低下させてしまう。また、ゲート抵抗が大きいと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００内の各ゲート電極ＧＥからゲート用のパッドＰＤＧ１００までの抵抗（ゲート抵抗）が、ゲート電極ＧＥ同士でかなりの差が生じてしまう。例えば、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の中心部におけるゲート電極ＧＥからゲート用のパッドＰＤＧ１００までの抵抗（ゲート抵抗）と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の周辺部におけるゲート電極ＧＥからゲート用のパッドＰＤＧ１００までの抵抗（ゲート抵抗）との間に、かなりの差が生じてしまう。この場合、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されたゲート電極ＧＥ同士で位相差が生じるとともに、この位相差が大きくなってしまう。これも、半導体装置の性能を低下させてしまう。
【０１８５】
従って、ゲート抵抗をできるだけ低減することが望ましいが、図３８〜図４０に示される第１検討例の半導体装置ＣＰ１０１では、ゲート抵抗の低減を図ることは困難である。これは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００に形成されたゲート電極ＧＥは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の外周部において、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の外周に沿って延在するゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０１と接続されているためである。ゲート電極ＧＥは、ゲート配線Ｍ２Ｇ１００に比べて抵抗が大きいため、ゲート電極ＧＥとゲート配線Ｍ２Ｇ１００との接続位置がＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の外周部のみである第１検討例の半導体装置ＣＰ１０１では、ゲート抵抗の低減を図ることは困難である。
【０１８６】
図４１および図４２は、本発明者が検討した第２検討例の半導体装置ＣＰ１０２の平面図であり、上記図３８および図３９にそれぞれ対応するものである。また、図４３および図４４は、本発明者が検討した第３検討例の半導体装置ＣＰ１０３の平面図であり、上記図３８および図３９にそれぞれ対応するものである。
【０１８７】
図４１および図４２に示される第２検討例の半導体装置ＣＰ１０２では、ゲート配線Ｍ２Ｇ１００は、パッド部Ｍ２Ｇ１０２と、半導体装置ＣＰ１０２の主面の外周に沿って周回するように延在する配線部Ｍ２Ｇ１０１とを有するだけではなく、更に配線部Ｍ２Ｇ１０３を有している。このゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３は、平面視でソース配線Ｍ２Ｓ１０１とソース配線Ｍ２Ｓ１０２との間に、Ｘ方向に延在している。配線部Ｍ２Ｇ１０３は、両端が配線部Ｍ２Ｇ１０１と一体的に連結されている。配線部Ｍ２Ｇ１０３は、配線部Ｍ２Ｇ１０３の直下のゲート電極ＧＥとゲート用プラグを介して電気的に接続されている。
【０１８８】
また、第２検討例の半導体装置ＣＰ１０２では、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３も有しているため、ソース配線Ｍ２Ｓ１００は、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３を間に挟んで、ソース配線Ｍ２Ｓ１０１とソース配線Ｍ２Ｓ１０２とに分割されることになる。表面保護膜（上記絶縁膜ＰＡに対応）のソース用開口部ＯＰＳ１００は、ソース配線Ｍ２Ｓ１０１とソース配線Ｍ２Ｓ１０２とに対してそれぞれ形成されている。そして、ソース配線Ｍ２Ｓ１０１がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０１が形成され、ソース配線Ｍ２Ｓ１０２がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０２が形成される。
【０１８９】
図４１および図４２に示される第２検討例の半導体装置ＣＰ１０２は、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３も有している分、図３８〜図４０の第１検討例の半導体装置ＣＰ１０１に比べて、ゲート抵抗を低減することができる。
【０１９０】
しかしながら、第２検討例の半導体装置ＣＰ１０２は、第１検討例の半導体装置ＣＰ１０１に比べて、ゲート抵抗を低減することはできるが、次のような課題が生じてしまう。すなわち、ソース配線Ｍ２Ｓ１０１，Ｍ２Ｓ１０２が配置されていない平面領域、すなわち、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３を配置するのに要した平面領域は、ソース領域を形成してもそのソース領域をソース配線Ｍ２Ｓ１０１，Ｍ２Ｓ１０２に引き上げることができないため、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００としては有効に使用できない。このため、図４１および図４２に示される第２検討例の半導体装置ＣＰ１０２は、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３も有している分、図３８〜図４０の第１検討例の半導体装置ＣＰ１０１に比べて、半導体装置におけるＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積が小さくなってしまう。ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積の縮小は、パワーＭＩＳＦＥＴのオン時に流れる電流の減少につながるため、オン抵抗が増加することにつながってしまう。
【０１９１】
ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積の縮小を抑えるためには、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３の幅（配線部Ｍ２Ｇ１０３の延在方向に垂直な方向の寸法、ここではＹ方向の寸法）を小さくすることが有効である。しかしながら、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３の幅を小さくするには、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３の厚みも小さくしておく必要がある。すなわち、配線の厚みが厚いと、最小加工寸法が大きくなり、その配線の幅を小さくすることは困難になるため、幅が細い配線は、厚みも薄くする必要がある。しかしながら、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３は、次の理由により、薄くすることは望ましくない。すなわち、ゲート配線Ｍ２Ｇ１００およびソース配線Ｍ２Ｓ１００は、それぞれゲート用のパッドおよびソース用のパッドとして使用するが、パッドが薄いと、パッドに接続部材（例えば上記ワイヤＷＡや金属板ＭＰ１〜ＭＰ３など）を接続する際に、接続性が低下したり、あるいはパッド（特にソース用のパッド）の下のＬＤＭＯＳＦＥＴ素子にダメージを与える懸念がある。また、ゲート配線Ｍ２Ｇ１００およびソース配線Ｍ２Ｓ１００の厚みを薄くすることは、ソース抵抗やゲート抵抗の増加につながってしまう。このため、ゲート配線Ｍ２Ｇ１００およびソース配線Ｍ２Ｓ１００の厚みを薄くすることは、不利益が多く、従って、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３を薄くすることは、困難である。
【０１９２】
このため、ゲート配線Ｍ２Ｇ１００の配線部Ｍ２Ｇ１０３の幅は、かなり大きなものとなってしまうため、第２検討例の半導体装置ＣＰ１０２のようにゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３を有していると、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積が小さくなり、パワーＭＩＳＦＥＴのオン時に流れる電流が減少し、オン抵抗が増加することにつながってしまう。
【０１９３】
図４３および図４４に示される第３検討例の半導体装置ＣＰ１０３では、ゲート配線Ｍ２Ｇ１００は、パッド部Ｍ２Ｇ１０２と、半導体装置ＣＰ１０３の主面の外周に沿って周回するように延在する配線部Ｍ２Ｇ１０１とを有するだけではなく、更に、配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃを有している。この配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃは、第２検討例の半導体装置ＣＰ１０２における配線部Ｍ２Ｇ１０３に対応するものであり、第３検討例の半導体装置ＣＰ１０３は、第２検討例の半導体装置ＣＰ１０２において、配線部Ｍ２Ｇ１０３の本数を増やして、配線部Ｍ２Ｇ１０３を３本設けた場合に対応している。
【０１９４】
配線部Ｍ２Ｇ１０３ａは、平面視でソース配線Ｍ２Ｓ１０３とソース配線Ｍ２Ｓ１０４との間に、Ｘ方向に延在し、配線部Ｍ２Ｇ１０３ｂは、平面視でソース配線Ｍ２Ｓ１０４とソース配線Ｍ２Ｓ１０５との間に、Ｘ方向に延在し、配線部Ｍ２Ｇ１０３ｃは、平面視でソース配線Ｍ２Ｓ１０５とソース配線Ｍ２Ｓ１０６との間に、Ｘ方向に延在している。配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃは、それぞれ、両端が配線部Ｍ２Ｇ１０１と一体的に連結されている。配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃは、それぞれ、直下のゲート電極ＧＥとゲート用プラグを介して電気的に接続されている。
【０１９５】
また、第３検討例の半導体装置ＣＰ１０３では、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃも有しているため、ソース配線Ｍ２Ｓ１００は、配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃのいずれかを間に挟んで、ソース配線Ｍ２Ｓ１０３とソース配線Ｍ２Ｓ１０４とソース配線Ｍ２Ｓ１０５とソース配線Ｍ２Ｓ１０６とに分割されている。
【０１９６】
表面保護膜（上記絶縁膜ＰＡに対応）のソース用開口部ＯＰＳ１００は、ソース配線Ｍ２Ｓ１０３，Ｍ２Ｓ１０４，Ｍ２Ｓ１０５，Ｍ２Ｓ１０６のそれぞれに対して形成されている。そして、ソース配線Ｍ２Ｓ１０３がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０３が形成され、ソース配線Ｍ２Ｓ１０４がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０４が形成される。また、ソース配線Ｍ２Ｓ１０５がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０５が形成され、ソース配線Ｍ２Ｓ１０６がソース用開口部ＯＰＳ１００から露出することにより、ソース用のパッドＰＤＳ１０６が形成される。
【０１９７】
図４３および図４４に示される第３検討例の半導体装置ＣＰ１０３は、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃも有している分、図３８〜図４０の第１検討例の半導体装置ＣＰ１０１および図４１および図４２の第２検討例の半導体装置ＣＰ１０２に比べて、ゲート抵抗を低減することができる。
【０１９８】
しかしながら、図４３および図４４の第３検討例の半導体装置ＣＰ１０３では、ゲート配線Ｍ２Ｇ１００が配線部Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃも有している分、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積が更に小さくなり、パワーＭＩＳＦＥＴのオン時に流れる電流が更に減少し、オン抵抗が更に増加することにつながってしまう。
【０１９９】
このため、ゲート配線Ｍ２Ｇ１００に配線部Ｍ２Ｇ１０３を設け、この配線部Ｍ２Ｇ１０３の本数を増やすことは、ゲート抵抗の低減に有効である反面、オン抵抗を増加させてしまうことにつながる。
【０２００】
また、ソース用のパッドの数は、第１検討例の半導体装置ＣＰ１０１、第２検討例の半導体装置ＣＰ１０２、第３検討例の半導体装置ＣＰ１０３の順に多くなってしまうが、これは、半導体装置（半導体チップ）をパッケージ化する際に、接続部材（例えば上記金属板ＭＰ１〜ＭＰ３）をソース用のパッドに接続するときの制約要因になってしまう。このため、配線部Ｍ２Ｇ１０３の本数を増やすのは、半導体装置（半導体チップ）のパッケージ化を考慮すると限界がある。すなわち、配線部Ｍ２Ｇ１０３の本数を増やすことでゲート抵抗を低減するのは、半導体装置（半導体チップ）のパッケージ化を考慮すると限界がある。換言すれば、半導体装置（半導体チップ）のパッケージ化を考慮すると、配線部Ｍ２Ｇ１０３の配置可能な本数が制限され、場合によっては、配線部Ｍ２Ｇ１０３を配置できないこともあり得る。
【０２０１】
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面のＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成され、互いに並列に接続される複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）と、を有している。本実施の形態の半導体装置ＣＰは、更に、半導体基板ＳＵＢ上に形成され、第１配線層（配線Ｍ１）と第１配線層（配線Ｍ１）よりも上層の第２配線層（配線Ｍ２）とを有する配線構造と、半導体基板ＳＵＢの裏面に形成された裏面電極ＢＥと、を有している。第１配線層は、上記配線Ｍ１に対応し、ソース配線Ｍ１Ｓ（第１ソース配線）およびゲート配線Ｍ１Ｇ（第１ゲート配線）を含んでおり、第２配線層は、上記配線Ｍ２に対応し、ソース配線Ｍ２Ｓ（第２ソース配線）およびゲート配線Ｍ２Ｇ（第２ゲート配線）を含んでいる。ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇのそれぞれの厚み（Ｔ１）は、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇのそれぞれの厚み（Ｔ２）よりも小さい（薄い）。
【０２０２】
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれは、半導体基板ＳＵＢに形成されたソース領域（ｎ＋型ソース領域ＳＲ）およびドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）と、ソース領域とドレイン領域との間の半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、を有している。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのドレイン領域は、半導体基板ＳＵＢの溝ＴＲに埋め込まれた導電性のプラグＴＬを介して裏面電極ＢＥと電気的に接続されることにより、互いに電気的に接続されている。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのソース領域は、ソース配線Ｍ１Ｓおよびソース配線Ｍ２Ｓを介して互いに電気的に接続されている。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのゲート電極ＧＥは、ゲート配線Ｍ１Ｇを介して互いに電気的に接続され、かつ、ゲート配線Ｍ１Ｇを介してゲート配線Ｍ２Ｇに電気的に接続されている。
【０２０３】
本実施の形態の半導体装置の主要な特徴のうちの一つは、半導体基板ＳＵＢ上に形成された配線構造が、第１配線層（配線Ｍ１）と第１配線層（配線Ｍ１）よりも上層の第２配線層（配線Ｍ２）とを有し、第１配線層（配線Ｍ１）は、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇを含んでおり、第２配線層は、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇを含んでいることである。
【０２０４】
本実施の形態の半導体装置の主要な特徴のうちの他の一つは、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇのそれぞれの厚み（Ｔ１）は、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇのそれぞれの厚み（Ｔ２）よりも小さい（薄い）ことである。
【０２０５】
本実施の形態の半導体装置の主要な特徴のうちの更に他の一つは、プラグＴＬの上方にゲート配線Ｍ１Ｇ（第１ゲート配線）が延在していることである。
【０２０６】
上記第１〜第３検討例の半導体装置ＣＰ１０１，ＣＰ１０２，ＣＰ１０３では、配線層は、１層のみ形成されており、ソース配線Ｍ２Ｓ１００とゲート配線Ｍ２Ｇ１００とが同層に形成されていた。このため、上記第１〜第３検討例の半導体装置ＣＰ１０１，ＣＰ１０２，ＣＰ１０３では、ソース配線とゲート配線とは平面視で重なるようには配置できなかった。
【０２０７】
それに対して、本実施の形態では、配線層は、第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）とを有している。このため、ゲート配線とソース配線とを平面視で重なるように配置することができる。すなわち、上記第１〜第３検討例では、ソース配線Ｍ２Ｓ１００と平面視で重なる位置には、ゲート配線Ｍ２Ｇ１００を配置できないが、本実施の形態では、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇよりも下層にソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇを設けているため、ソース配線Ｍ２Ｓと平面視で重なる位置にゲート配線Ｍ１Ｇを配置することができる。このため、ソース配線Ｍ２Ｓの下において、ゲート配線Ｍ１Ｇを設けることができ、このゲート配線Ｍ１Ｇを設けた分、ゲート抵抗を低減することができる。
【０２０８】
また、配線Ｍ１の厚みＴ１は、配線Ｍ２の厚みＴ２よりも小さく（薄く）、従って、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇのそれぞれの厚み（Ｔ１）は、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇのそれぞれの厚み（Ｔ２）よりも小さい（薄い）。このため、厚みが薄いゲート配線Ｍ１Ｇは、微細加工が可能であり、幅（延在方向に垂直な方向の寸法）を小さくすることが可能である。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ１Ｇを延在させても、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ２Ｇを延在させる場合に比べて、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積が小さくなるのを抑制することができる。
【０２０９】
また、ゲート配線Ｍ１Ｇは、ソース配線Ｍ２Ｓよりも下層に配置されているため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ１Ｇを延在させても、そのゲート配線Ｍ１Ｇに起因してソース配線Ｍ２Ｓを分割する必要はない。このため、半導体装置（半導体チップ）をパッケージ化する際に、接続部材（例えば上記金属板ＭＰ１〜ＭＰ３）をソース用のパッドに接続するときの制約に起因して、ソース用のパッドの数、面積あるいは位置に制限があっても、そのような制限にかかわらずに、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ１Ｇを延在させることができる。つまり、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおけるゲート配線Ｍ１Ｇのレイアウトが、ソースパッドの数、面積および位置に制限を与え無いですむため、半導体装置（半導体チップ）をパッケージ化することを考慮して、最適な条件（数、面積および位置）でソース用のパッド（ＰＤＳ）を設けることができる。
【０２１０】
また、配線Ｍ２の厚みＴ２は、配線Ｍ１の厚みＴ１よりも大きく（厚く）、従って、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇのそれぞれの厚み（Ｔ２）は、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇのそれぞれの厚み（Ｔ１）よりも大きい（厚い）。このため、下層側のソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇについては、微細化が可能なように厚みを薄くしても、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇについては、厚みを厚くすることにより、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇを、それぞれソース用のパッドおよびゲート用のパッドとして使用したときに、不具合が生じにくくすることができる。例えば、パッドが薄いと、パッドに接続部材（例えば上記ワイヤＷＡや金属板ＭＰ１〜ＭＰ３など）を接続する際に、接続性が低下したり、あるいはパッド（特にソース用のパッド）の下のＬＤＭＯＳＦＥＴ素子にダメージを与える懸念があるが、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇの厚みを厚くすることにより、そのような懸念を払拭することができる。また、ゲート配線Ｍ２Ｇおよびソース配線Ｍ２Ｓの厚みを厚くすることは、ソース抵抗やゲート抵抗の低下につながる。
【０２１１】
本実施の形態では、ゲート抵抗を低減するために、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ１Ｇを延在させているが、そのレイアウトを工夫している。
【０２１２】
すなわち、本実施の形態では、プラグＴＬの上方にゲート配線Ｍ１Ｇが延在している。より特定的には、プラグＴＬの上方を、ゲート配線Ｍ１ＧがＹ方向に延在している。
【０２１３】
ここで、Ｙ方向は、ゲート電極ＧＥの延在方向である。また、プラグＴＬは、ドレイン領域を間に挟んで（Ｘ方向に）隣り合うゲート電極ＧＥの間を、Ｙ方向に延在している。
【０２１４】
本実施の形態では、プラグＴＬの上方にゲート配線Ｍ１Ｇが延在していることが主要な特徴のうちの一つである。プラグＴＬの上方にゲート配線Ｍ１Ｇが延在（より特定的にはＹ方向に延在）していれば、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける繰り返しの単位である単位セル１０の寸法を大きくすることなく、ゲート配線Ｍ１Ｇを延在（より特定的にはＹ方向に延在）させることができる。
【０２１５】
本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成した複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのドレイン領域は、プラグＴＬなどを介して裏面電極ＢＥと電気的に接続しており、第１配線層（配線Ｍ１）にはドレイン配線（単位ＬＤＭＯＳＦＥＴ１０ａのドレインに接続した配線）は設けていない。このため、プラグＴＬに接続する配線をプラグＴＬに上に設ける必要はない。そして、第１配線層（配線Ｍ１）として、ソース配線Ｍ１Ｓが形成されているが、このソース配線Ｍ１ＳをプラグＴＬ上にまで延ばすのではなく、プラグＴＬ上には、ソース配線Ｍ１Ｓを設けないようにし、しかも、プラグＴＬ上を空きスペースにするのではなく、ゲート配線Ｍ１Ｇを配置する。
【０２１６】
上記第１検討例の半導体装置ＣＰ１０１の配線構造を、２つの配線層を有する配線構造に変更する場合、ドレイン配線を形成する必要が無ければ、上記図４０の断面と同じ断面において、下層側の配線層と上層側の配線層の両方で、図４０のソース配線Ｍ２Ｓ１００のごとく全体にソース配線を形成することが想定される。すなわち、プラグＴＬの上方には、下層側のソース配線と上層側のソース配線の両方が配置されることが想定される。これは、ゲート抵抗の低減を課題として意識しない場合は、上記図４０のソース配線Ｍ２Ｓ１００を、そのまま下層側のソース配線と上層側のソース配線との両方に適用することが想定されるためである。
【０２１７】
しかしながら、本発明者は、ゲート抵抗を低減することを考慮しながら、第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）とを有する配線構造を適用し、上層側の第２配線層（配線Ｍ２）のレイアウトは、上記第１検討例の半導体装置ＣＰ１０１の配線構造を踏襲しつつ、下層側の第１配線層（配線Ｍ１）のレイアウトを工夫している。そして、第１配線層において、プラグＴＬの上方の領域を、ソース配線Ｍ１Ｓの配置領域とはせずに、ゲート配線Ｍ１Ｇの配置領域としている。プラグＴＬに接続する配線を配置する必要が無いことと、ゲート抵抗の低減が必要なこととに着目して、プラグＴＬの上方にゲート配線Ｍ１Ｇを延在させることで、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける繰り返しの単位である単位セル１０の寸法（Ｘ方向の寸法）を大きくすることなく、ＬＤＭＯＳＦＥＴ形成領域ＬＲにゲート配線Ｍ１Ｇを（Ｙ方向に）延在させることができる。
【０２１８】
図４５は、本発明者が検討した第４検討例の半導体装置の要部断面図であり、上記図８に相当する断面図が示されている。
【０２１９】
図４５に示される第４検討例の半導体装置では、本実施の形態とは異なり、ゲート配線Ｍ１Ｇは、プラグＴＬの上方には配置せずに、ソース側に配置し、また、プラグＴＬの上方にもソース配線Ｍ１Ｓを延在させている。
【０２２０】
図４５に示される第４検討例の半導体装置の場合、ソース側において、ゲート配線Ｍ１ＧをＹ方向（図４５の紙面に垂直な方向がＹ方向に対応する）に延在させているが、本実施の形態の図８と比べると分かるように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける繰り返しの単位である単位セル１０の寸法（Ｘ方向の寸法）が、大きくなってしまう。このため、図４５に示される第４検討例の半導体装置の場合は、本実施の形態の図８の場合に比べて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに配置できる単位ＬＤＭＯＳＦＥＴ１０ａの数が少なくなってしまい、これは、パワーＭＩＳＦＥＴのオン時に流れる電流が減少することにつながり、オン抵抗が増加することにつながってしまう。
【０２２１】
それに対して、本実施の形態では、ドレイン領域はプラグＴＬを介して裏面電極ＢＥに電気的に接続しており、ドレイン配線を設ける必要が無いことに着目し、プラグＴＬの上方にゲート配線Ｍ１Ｇを延在（より特定的にはＹ方向に延在）させているので、プラグＴＬの上方に配置されたゲート配線Ｍ１Ｇに起因して単位セル１０の寸法が大きくなることはない。
【０２２２】
また、本実施の形態では、プラグＴＬの上方にゲート配線Ｍ１Ｇを延在させているため、プラグＴＬの上方にソース配線Ｍ１Ｓを配置できない。このため、ソース配線Ｍ１Ｓの面積は、図４５に示される第４検討例よりも、図８の本実施の形態の方が小さくなる。しかしながら、ソース配線Ｍ１Ｓは、直上のソース配線Ｍ２Ｓに接続されているため、ソース配線Ｍ１Ｓの面積が縮小しても、ソース抵抗の増加にはつながりにくいため、不利益は生じにくい。
【０２２３】
また、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、Ｙ方向に延在する部分とＸ方向に延在する部分とを一体的に有し、ゲート配線Ｍ１ＧのＹ方向に延在する部分は、プラグＴＬの上方をＹ方向に延在している。別の表現をすると、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、Ｙ方向に延在する複数の配線部とＸ方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのＹ方向に延在する配線部は、プラグＴＬの上方をＹ方向に延在している。
【０２２４】
ゲート配線Ｍ１Ｇのうち、プラグＴＬの上方を延在する部分（より特定的にはＹ方向に延在する部分）は、その直下にプラグＴＬが配置されているため、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を減少させるようには作用しない。一方、ゲート配線Ｍ１Ｇのうち、Ｘ方向に延在する部分は、その直下はＬＤＭＯＳＦＥＴとしては機能しない領域となるため、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を減少させるように作用してしまう。しかしながら、上述のように、ゲート配線Ｍ１Ｇの厚みは、ゲート配線Ｍ２Ｇおよびソース配線Ｍ２Ｓの各厚みよりも小さい(薄い)ため、配線幅を小さくすることが可能である。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｘ方向に延在するゲート配線Ｍ１Ｇの幅を小さくすることができるため、Ｘ方向に延在するゲート配線Ｍ１Ｇに起因してＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積が減少するのを抑制することができる。
【０２２５】
また、ゲート配線Ｍ１Ｇにおいて、Ｘ方向に延在する配線部の本数を増やしても、ソース配線Ｍ２Ｓの形状や寸法には影響しない。このため、ソース配線Ｍ２Ｓやソース用のパッドに影響することなく、ゲート配線Ｍ１Ｇにおいて、Ｘ方向に延在する配線部の本数を増やすことができる。
【０２２６】
また、ゲート配線Ｍ１Ｇの厚みが薄いため、ゲート配線Ｍ１Ｇにおいて、Ｘ方向に延在する配線部の幅は、上記図４１および図４２の第２検討例の配線部Ｍ２Ｇ１０３の幅よりも小さく（細く）することができる。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積と上記ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積とを同じにする場合には、本実施の形態におけるゲート配線Ｍ１ＧのＸ方向に延在する配線部の本数を、上記図４１および図４２の第２検討例の配線部Ｍ２Ｇ１０３の本数よりも多くすることができる。このため、本実施の形態と上記図４１および図４２の第２検討例とを比較した場合、本実施の形態の方が、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を確保しながら、ＬＤＭＯＳＦＥＴ形成領域（ＬＲ，ＬＲ１００）内をＸ方向に延在するゲート配線（本実施の形態ではゲート配線Ｍ１Ｇに対応し、第２検討例の場合は配線部Ｍ２Ｇ１０３に対応する）の本数を多くすることができる。従って、本実施の形態と上記図４１および図４２の第２検討例とを比較した場合、本実施の形態の方が、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を確保しながら、ゲート抵抗をより低減することができると言える。また、本実施の形態の方が、低いゲート抵抗を確保しながら、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積をより大きくすることができると言える。ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を大きくすることは、オン時に流れる電流を大きくすることにつながり、オン抵抗の低減につながる。このため、本実施の形態では、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。従って、半導体装置の性能を向上させることができる。
【０２２７】
また、本実施の形態では、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇを、ゲート電極ＧＥの上方ではなく、プラグＴＬの上方に配置しているため、ソース配線Ｍ１Ｓをゲート電極ＧＥの上方にも延在させることができる。このため、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇをゲート電極ＧＥの上方に配置した場合に比べて、Ｙ方向に延在する部分のゲート配線Ｍ１ＧをプラグＴＬの上方に配置した本実施の形態の方が、ソース配線Ｍ１ＳのＸ方向の寸法を大きくすることができ、従って、ソース配線Ｍ１Ｓの面積を大きくすることができる。
【０２２８】
また、本実施の形態では、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇを、ゲート電極ＧＥの上方ではなく、プラグＴＬの上方に配置しているため、ソース配線Ｍ１Ｓをソース領域（ｎ＋型ソース領域ＳＲ）だけでなく、フィールドプレート電極ＦＰにも接続しやすくなる。
【０２２９】
すなわち、単位ＬＤＭＯＳＦＥＴ１０ａは、ソース領域（ｎ＋型ソース領域ＳＲ）およびドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）と、ソース領域とドレイン領域との間の半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥとを有しているが、更に、フィールドプレート電極ＦＰを有していることが好ましい。フィールドプレート電極ＦＰを有することにより、単位ＬＤＭＯＳＦＥＴ１０ａの耐圧をより向上させることができる。このフィールドプレート電極ＦＰは、ソース領域（ｎ＋型ソース領域ＳＲ）と同電位にするために、ソース配線Ｍ１Ｓに接続する。本実施の形態のように、Ｙ方向に延在する部分のゲート配線Ｍ１ＧをプラグＴＬの上方に配置しておけば、ソース領域（ｎ＋型ソース領域ＳＲ）上からフィールドプレート電極ＦＰ上にかけて連続的にソース配線Ｍ１Ｓを延在させることができるようになる。これにより、ソース配線Ｍ１Ｓをソース領域（ｎ＋型ソース領域ＳＲ）とフィールドプレート電極ＦＰとの両方に容易かつ的確に接続することができるようになる。
【０２３０】
本実施の形態では、配線Ｍ２（ここではソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇ）の厚みＴ２は、配線Ｍ１（ここではソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の厚みＴ１よりも大きい（厚い）が、好ましくは、配線Ｍ２（ここではソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇ）の厚みＴ２は、配線Ｍ１（ここではソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の厚みＴ１の２倍以上である。配線Ｍ１は配線Ｍ２よりも薄いため、配線Ｍ１の最小加工寸法は、配線Ｍ２の最小加工寸法よりも小さい。
【０２３１】
配線Ｍ１，Ｍ２の各厚みの一例を挙げれば、配線Ｍ１の厚みは、０．５μｍ程度で、配線Ｍ２の厚みは、３．５μｍ程度とすることができる。この場合、配線Ｍ１の最小加工寸法は、０．５μｍ程度で、配線Ｍ２の最小加工寸法は、５〜１５μｍ程度となり、配線Ｍ１の最小加工寸法は、配線Ｍ２の最小加工寸法の１／１０以下になる。このため、上記第２検討例と本実施の形態とを比べた場合、仮に本実施の形態におけるゲート配線Ｍ１ＧのＸ方向に延在する配線部の本数を１０本にしたとしても、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積は、上記第２検討例における上記ＬＤＭＯＳＦＥＴ形成領域ＬＲ１００の有効面積と同等以上にすることができる。従って、本実施の形態と上記第１〜第３検討例とを比較した場合、本実施の形態の方が、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を確保しながら、ゲート抵抗をより低減することができ、また、低いゲート抵抗を確保しながら、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積をより大きくすることができると言える。従って、本実施の形態では、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。例えば、本実施の形態および後述の実施の形態２，３と上記第１〜第３検討例とを比較した場合、本実施の形態および後述の実施の形態２，３の方が、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を維持しながら、ゲート抵抗を半分程度に低減することができる。
【０２３２】
（実施の形態２）
図４６および図４７は、本実施の形態２の半導体装置（半導体チップ）ＣＰの全体平面図であり、上記実施の形態１の上記図１および図２にそれぞれ対応するものである。図４８は、本実施の形態２の半導体装置ＣＰの要部断面図であり、図４６のＧ−Ｇ線での断面図が、図４８にほぼ対応している。
【０２３３】
上記実施の形態１では、上記図２からも分かるように、ゲート配線Ｍ２Ｇは、パッド部Ｍ２Ｇ２だけでなく、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する配線部Ｍ２Ｇ１も有していた。半導体装置ＣＰにおいて、主面の大部分がＬＤＭＯＳＦＥＴ形成領域ＬＲとなっているため、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１は、半導体装置ＣＰの主面の外周に沿って周回するように延在することになる。
【０２３４】
また、ゲート配線Ｍ２Ｇがパッド部Ｍ２Ｇ２を有し、このゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２が絶縁膜ＰＡのゲート用開口部ＯＰＧから露出されて、ゲート用のパッドＰＤＧとなっている点は、上記実施の形態１と本実施の形態２とで共通である。
【０２３５】
しかしながら、図４７からも分かるように、本実施の形態２では、ゲート配線Ｍ２Ｇは、上記実施の形態１の上記配線部Ｍ２Ｇ１に相当するものは有していない。すなわち、本実施の形態２では、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在してはいない。従って、本実施の形態２では、ゲート配線Ｍ２Ｇは、半導体装置ＣＰの主面の外周に沿って周回するように延在してはいない。
【０２３６】
本実施の形態２では、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２の少なくとも一部が、ゲート配線Ｍ１Ｇと平面視で重なっており、その重なり領域において、ゲート配線Ｍ２Ｇ（パッド部Ｍ２Ｇ２）が、ゲート配線Ｍ２Ｇのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇと電気的に接続されている。すなわち、ゲート配線Ｍ１Ｇの一部がゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２と平面視で重なるようにしておき、その重なり領域にゲート用スルーホールＴＨＧを配置することで、ゲート配線Ｍ２Ｇのパッド部とその下に配置されたゲート配線Ｍ１Ｇとを、ゲート配線Ｍ２Ｇのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介して電気的に接続している。つまり、ゲート配線Ｍ１Ｇの一部を、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２と平面視で重なる位置にまで延在させ、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２とその下に配置されたゲート配線Ｍ１Ｇとを、ゲート配線Ｍ２Ｇのビア部を介して電気的に接続している。
【０２３７】
つまり、本実施の形態２では、ゲート配線Ｍ２Ｇについては、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する上記配線部Ｍ２Ｇ１を省略している。また、本実施の形態２では、ゲート配線Ｍ１Ｇについては、ゲート配線Ｍ１Ｇの一部がゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２と平面視で重なるようにし、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２とその直下のゲート配線Ｍ１Ｇとをゲート配線Ｍ２Ｇのビア部を介して電気的に接続している。これ以外については、本実施の形態２の半導体装置ＣＰも、上記実施の形態１の半導体装置ＣＰと基本的には同じ構成を有しているので、ここではその繰り返しの説明は省略する。
【０２３８】
上記実施の形態１と同様に、本実施の形態２でも、ＬＤＭＯＳＦＥＴ形成領域ＬＲには複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されているが、それら複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのゲート電極ＧＥは、ゲート用プラグＰＧＧを介してゲート配線Ｍ１Ｇに電気的に接続されるとともに、このゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。すなわち、上記実施の形態１と同様に、本実施の形態２でも、ゲート配線Ｍ２Ｇが無くとも、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して互いに電気的に接続され得る。
【０２３９】
このため、本実施の形態２では、ゲート配線Ｍ２ＧはＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在してはいないが、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して互いに電気的に接続することができる。従って、ゲート用のパッドＰＤＧから、ゲート配線Ｍ１Ｇおよびゲート用プラグＰＧＧを通じて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥに、共通のゲート電位（ゲート電圧）を供給することができる。
【０２４０】
本実施の形態２は、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、更に次のような効果も得ることができる。
【０２４１】
すなわち、本実施の形態２では、ゲート配線Ｍ２ＧがＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在していない、すなわち、ゲート配線Ｍ２Ｇは、半導体装置ＣＰの主面の外周に沿って延在してはいない。このため、ゲート配線Ｍ２Ｇを配置する領域の面積を縮小することができる。ここで、ゲート配線Ｍ２Ｇの直下の領域は、上記活性領域ＡＲとしては使用できない。これは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上記ｎ＋型ソース領域ＳＲの直上には、ソース配線Ｍ１Ｓを形成する必要があり、そのソース配線Ｍ１Ｓの直上にはソース配線Ｍ２Ｓを配置する必要があるため、ゲート配線Ｍ２Ｇは、上記ｎ＋型ソース領域ＳＲの直上には配置できず、従って、上記活性領域ＡＲの直上にはゲート配線Ｍ２Ｇを配置するのが困難だからである。本実施の形態２では、ゲート配線Ｍ２Ｇから、上記配線部Ｍ２Ｇ１に相当する部分を削減したことにより、上記配線部Ｍ２Ｇ１を配置していた領域の下にも上記活性領域ＡＲを配置することが可能になるため、上記活性領域ＡＲの面積を増大させることができ、従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲの面積（有効面積）を増大させることができる。これにより、オン時に流れる総電流値を増大させることができ、オン抵抗をより低減することができる。また、本実施の形態２では、ゲート配線Ｍ２Ｇから、上記配線部Ｍ２Ｇ１に相当する部分を削減したことにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲの面積を維持しながら、半導体装置（半導体チップ）の面積を縮小させることもできる。従って、半導体装置の小型化（小面積化）にも有利である。
【０２４２】
一方、上記実施の形態１では、ゲート配線Ｍ２Ｇが配線部Ｍ２Ｇ１を有していることにより、配線部Ｍ２Ｇ１を有していない場合に比べて、ゲート抵抗を更に低下させることができる。このため、ゲート抵抗をできるだけ低減するという観点では、上記実施の形態１の方が、より有利である。
【０２４３】
図４９および図５０は、本実施の形態２の変形例の半導体装置（半導体チップ）ＣＰの全体平面図であり、上記図４６および図４７にそれぞれ対応するものである。
【０２４４】
上記図４６および図４７の半導体装置ＣＰの場合は、半導体装置ＣＰの主面の角部に、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２を配置し、従って、ゲート用のパッドＰＤＧも半導体装置ＣＰの主面の角部に配置していた。そして、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２は、ＬＤＭＯＳＦＥＴ形成領域ＬＲと隣り合う位置に配置されているが、パッド部Ｍ２Ｇ２の周囲がＬＤＭＯＳＦＥＴ形成領域ＬＲで囲まれているわけではなかった。
【０２４５】
それに対して、図４９および図５０の半導体装置ＣＰの場合は、上記図４６および図４７の半導体装置ＣＰの場合に比べて、パッド部Ｍ２Ｇ２の位置を、半導体装置ＣＰの主面の内側（中心に近い側）に移動させている。このため、図４９および図５０の半導体装置ＣＰの場合は、パッド部Ｍ２Ｇ２の周囲がＬＤＭＯＳＦＥＴ形成領域ＬＲで囲まれている。このような場合であっても、上記図４８に示されるように、パッド部Ｍ２Ｇ２とゲート配線Ｍ１Ｇとの平面視での重なり領域でゲート配線Ｍ２Ｇ（パッド部Ｍ２Ｇ２）のビア部を介してパッド部Ｍ２Ｇ２をゲート配線Ｍ１Ｇと電気的に接続することができる。
【０２４６】
本実施の形態２では、上記配線部Ｍ２Ｇ１に相当するものを形成していないため、パッド部Ｍ２Ｇ２を配線部で半導体装置ＣＰの外周に引き回す必要が無い。このため、半導体装置ＣＰの主面におけるパッド部Ｍ２Ｇ２の配置位置の自由度を高めることができる。すなわち、本実施の形態２では、ゲート配線Ｍ２Ｇにおいて、パッド部Ｍ２Ｇ２につながる配線部が無いため、半導体装置ＣＰの主面において任意の位置にパッド部Ｍ２Ｇ２を配置することができ、従って、半導体装置ＣＰの主面において任意の位置にゲート用のパッドＰＤＧを配置することができる。このため、ゲート用のパッドＰＤＧに対して接続用部材（例えばワイヤＷＡ）を接続することを考慮して、半導体装置ＣＰの主面において最適な位置にゲート用のパッドＰＤＧを配置することが可能になる。
【０２４７】
（実施の形態３）
図５１および図５２は、本実施の形態３の半導体装置（半導体チップ）ＣＰの全体平面図であり、上記実施の形態１の上記図１および図２にそれぞれに対応するものである。
【０２４８】
上記実施の形態１では、ゲート配線Ｍ２Ｇは、パッド部Ｍ２Ｇ２だけでなく、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在する配線部Ｍ２Ｇ１も有していた。そして、上記実施の形態１では、半導体装置ＣＰにおいて、主面の大部分がＬＤＭＯＳＦＥＴ形成領域ＬＲとなっているため、ＬＤＭＯＳＦＥＴ形成領域ＬＲの周囲をＬＤＭＯＳＦＥＴ形成領域ＬＲの外周に沿って延在するゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１は、半導体装置ＣＰの主面の外周に沿って周回するように延在していた。
【０２４９】
また、ゲート配線Ｍ２Ｇがパッド部Ｍ２Ｇ２を有し、このゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２が絶縁膜ＰＡのゲート用開口部ＯＰＧから露出されて、ゲート用のパッドＰＤＧとなっている点は、上記実施の形態１と本実施の形態３とで共通である。
【０２５０】
しかしながら、本実施の形態３では、ゲート配線Ｍ２Ｇは、パッド部Ｍ２Ｇ２と、半導体装置ＣＰの主面の外周に沿って周回するように延在する配線部Ｍ２Ｇ１とを有するだけではなく、更に配線部Ｍ２Ｇ３を有している。この配線部Ｍ２Ｇ３は、平面視でソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２との間に、延在している（具体的にはＸ方向に延在している）。配線部Ｍ２Ｇ３は、両端が配線部Ｍ２Ｇ１と一体的に連結されている。配線部Ｍ２Ｇ３の直下には、ゲート配線Ｍ１Ｇが延在しており、配線部Ｍ２Ｇ３は、配線部Ｍ２Ｇ３のビア部を介してゲート配線Ｍ１Ｇと電気的に接続されている。配線部Ｍ２Ｇ３は、配線部Ｍ２Ｇ３の直下のゲート配線Ｍ１Ｇと、ビア部（ゲート用スルーホールＴＨＧを埋める部分）を介して電気的に接続されている。すなわち、配線部Ｍ２Ｇ３とゲート配線Ｍ１Ｇとが平面視で重なる領域にゲート用スルーホールＴＨＧが配置されており、配線部Ｍ２Ｇ３とゲート配線Ｍ１Ｇとがビア部（ゲート用スルーホールＴＨＧを埋める部分）を介して電気的に接続される。
【０２５１】
ソース配線Ｍ２Ｓは、ゲート配線Ｍ２Ｇと離間している必要があるため、本実施の形態３の場合は、ソース配線Ｍ２Ｓは、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ３を間に挟んで、２つのソース配線Ｍ２Ｓ１，Ｍ２Ｓ２に分割されている。すなわち、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２との間に、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ３が延在している（具体的にはＸ方向に延在している）。ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは、それぞれ、平面視においてゲート配線Ｍ２Ｇで囲まれている。
【０２５２】
絶縁膜ＰＡにおいて、ソース用開口部ＯＰＳは、ソース配線Ｍ２Ｓ１，Ｍ２Ｓ２のそれぞれに対して設けられている。そして、ソース配線Ｍ２Ｓ１に対して設けられたソース用開口部ＯＰＳから露出するソース配線Ｍ２Ｓ１によって、ソース用のパッドＰＤＳ１が形成され、ソース配線Ｍ２Ｓ２に対して設けられたソース用開口部ＯＰＳから露出するソース配線Ｍ２Ｓ２によって、ソース用のパッドＰＤＳ２が形成されている。このため、図５１および図５２の半導体装置ＣＰでは、ソース用のパッドＰＤＳとして、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２とが形成されている。ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ３は、平面視で、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との間に延在している（具体的にはＸ方向に延在している）。
【０２５３】
半導体装置ＣＰ単体で見ると、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは分離されており、導体を介して接続されてはいない。しかしながら、半導体装置ＣＰをパッケージ化した半導体パッケージでは、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とには、共通の電位（電圧）が印加されるようになっている。すなわち、半導体装置ＣＰをパッケージ化した半導体パッケージでは、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは、導体（導電性の接続部材）を介して電気的に接続されるようになっている。例えば、上記半導体装置ＰＫＧ１の場合は、上記金属板ＭＰ１がソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との両方に接続されるため、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは、上記金属板ＭＰ１を介して電気的に接続される。また、上記半導体装置ＰＫＧ１ａの場合、半導体チップＣＰ１においては、上記金属板ＭＰ２がソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との両方に接続されるため、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは、上記金属板ＭＰ２を介して電気的に接続される。また、上記半導体装置ＰＫＧ１ａの場合、半導体チップＣＰ２においては、上記金属板ＭＰ３がソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との両方に接続されるため、ソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２とは、上記金属板ＭＰ３を介して電気的に接続される。
【０２５４】
本実施の形態３は、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、更に次のような効果も得ることができる。
【０２５５】
すなわち、本実施の形態３では、上記実施の形態１と同様にゲート配線Ｍ１Ｇを工夫したことにより、ゲート抵抗を低減できるのに加えて、ゲート配線Ｍ２Ｇが配線部Ｍ２Ｇ３を更に有することにより、ゲート抵抗を更に低減することができる。このため、ゲート抵抗をできるだけ低減するという観点では、より有利である。
【０２５６】
但し、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を大きくし、オン抵抗を小さくするという観点では、本実施の形態３よりも、上記実施の形態１，２の方が有利である。
【０２５７】
すなわち、本実施の形態３では、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ３を配置するのに要した平面領域は、ソース領域を形成してもそのソース領域をソース配線Ｍ２Ｓに引き上げることができないため、ＬＤＭＯＳＦＥＴ形成領域ＬＲとしては有効に使用できない。すなわち、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ３の直下の領域は、上記活性領域ＡＲではなく、活性領域ＡＲの間の上記素子分離領域ＳＴにより構成されている。このため、本実施の形態３の場合は、配線部Ｍ２Ｇ３に相当するものを有していない上記実施の形態１，２に比べて、半導体装置におけるＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積が小さくなってしまう。
【０２５８】
一方、上記実施の形態１，２では、ゲート配線Ｍ２Ｇは、配線部Ｍ２Ｇ３に相当するものを有していない。このため、本実施の形態３では配線部Ｍ２Ｇ３を設けるのに要する平面領域にも、上記実施の形態１，２では、上記活性領域ＡＲを配置することができる。このため、上記実施の形態１，２では、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を大きくすることができ、オン時に流れる電流を大きくすることができるため、オン抵抗をより低減することができる。また、上記実施の形態１，２では、ゲート配線Ｍ２Ｇから、配線部Ｍ２Ｇ３に相当する部分を削減したことにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を同じにしたまま、半導体装置（半導体チップ）の面積を縮小することができる。従って、半導体装置の小型化（小面積化）にも有利である。
【０２５９】
また、本実施の形態３の変形例として、Ｘ方向に延在する配線部Ｍ２Ｇ３の数を増やすこともできる。すなわち、図５１および図５２の場合は、配線部Ｍ２Ｇ３の数は一本であり、Ｘ方向に延在する一本の配線部Ｍ２Ｇ３が、２つに分割されたソース配線Ｍ２Ｓの間（すなわちソース配線Ｍ２Ｓ１とソース配線Ｍ２Ｓ２との間）に延在している。この配線部Ｍ２Ｇ３の数を二本以上とすることも可能である。例えば、配線部Ｍ２Ｇ３の数を二本とした場合には、ソース配線Ｍ２ＳはＸ方向に延在する配線部Ｍ２Ｇ３を間に挟むようにして３つに分割され、分割されたソース配線Ｍ２Ｓの間を配線部Ｍ２Ｇ３がＸ方向に延在することになる。この際、３つに分割されたソース配線Ｍ２Ｓ毎にソース用のパッドＰＤＳが設けられる。同様の考え方で、配線部Ｍ２Ｇ３の数を増やすことができる。
【０２６０】
（実施の形態４）
上記実施の形態１〜３では、半導体装置（半導体チップ）ＣＰにＬＤＭＯＳＦＥＴを形成し、そのＬＤＭＯＳＦＥＴのドレインを裏面電極ＢＥに接続し、ＬＤＭＯＳＦＥＴのゲート電極をゲート配線でゲート用のパッドに引き上げ、ＬＤＭＯＳＦＥＴのソースをソース配線でソース用のパッドに引き上げている。
【０２６１】
一方、本実施の形態４では、半導体装置（半導体チップ）ＣＰにＬＤＭＯＳＦＥＴを形成し、そのＬＤＭＯＳＦＥＴのソースを裏面電極ＢＥに接続し、ＬＤＭＯＳＦＥＴのゲート電極をゲート配線でゲート用のパッドに引き上げ、ＬＤＭＯＳＦＥＴのドレインをドレイン配線でドレイン用のパッドに引き上げている。
【０２６２】
以下、図面を参照して、本実施の形態４の半導体装置（半導体チップ）について説明する。
【０２６３】
図５３〜図５６は、本実施の形態４の半導体装置（半導体チップ）ＣＰの全体平面図であり、上記実施の形態１の上記図１〜図４にそれぞれ対応するものである。図５７〜図５９は、本実施の形態４の半導体装置ＣＰの要部平面図であり、上記実施の形態１の上記図５〜図７にそれぞれ対応するものである。図６０〜図６３は、本実施の形態４の半導体装置ＣＰの要部断面図であり、上記実施の形態１の上記図８〜図１１にそれぞれ対応するものである。
【０２６４】
図５３には、半導体装置ＣＰの上面図が示され、図５４には、配線Ｍ２（ここではドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示され、図５５には、配線Ｍ１（ここではドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図５６には、ゲート電極ＧＥおよびプラグＴＬの平面レイアウトが示されている。なお、図５４および図５５は、平面図であるが、理解を簡単にするために、図５４では、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇに斜線のハッチングを付し、図５５では、ドレイン配線Ｍ１Ｄに斜線のハッチングを付し、ゲート配線Ｍ１Ｇを黒線で示してある。また、図５６では、ゲート電極ＧＥとプラグＴＬとを黒線で示してある。
【０２６５】
また、図５３に示される二点鎖線で囲まれた領域ＲＧ１を拡大したものが、図５７〜図５９に対応しているが、図５７〜図５９は、互いに異なる層が示されている。すなわち、図５７には、ゲート電極ＧＥとソース領域（ｎ＋型ソース領域ＳＲ）とドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）とプラグＴＬの平面レイアウトが示され、それらにハッチングを付してある。また、図５８には、配線Ｍ１（すなわちドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示されて、それらにハッチングを付してある。また、図５９には、配線Ｍ２（図５９ではドレイン配線Ｍ２Ｄ）の平面レイアウトが示され、ドレイン配線Ｍ２Ｄにハッチングを付してある。
【０２６６】
また、図５８のＡ−Ａ線の断面図が図６０にほぼ対応し、図５８のＢ−Ｂ線の断面図が図６１にほぼ対応し、図５８のＣ−Ｃ線の断面図が図６２にほぼ対応している。また、図６３は、図５４に示されるゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１を横切る断面図にほぼ対応しており、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１の延在方向に略垂直な断面図である。
【０２６７】
なお、図５７〜図５９は、上記図５３の二点鎖線で囲まれた領域ＲＧ１の拡大図であり、図５７〜図５９に示される構造がＸ方向およびＹ方向に繰り返されて、ＬＤＭＯＳＦＥＴ形成領域ＬＲ全体が構成されている。
【０２６８】
図６０〜図６３に示されるように、本実施の形態４の半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＵＢは、単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成されたエピタキシャル層（半導体層）ＥＰと、を有しており、いわゆるエピタキシャルウエハである。但し、上記実施の形態１では、基板本体ＳＢはｎ＋型であり、エピタキシャル層ＥＰはｎ−型であったが、本実施の形態４では、基板本体ＳＢはｐ＋型であり、エピタキシャル層ＥＰはｐ−型である。基板本体ＳＢの不純物濃度（ここではｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ここではｐ型不純物濃度）よりも高い。
【０２６９】
半導体基板ＳＵＢの主面に、すなわち、エピタキシャル層ＥＰの主面に、ＬＤＭＯＳＦＥＴのセル、すなわち単位ＬＤＭＯＳＦＥＴ１０ａが、複数形成されている。以下、具体的に説明する。
【０２７０】
半導体基板ＳＵＢのエピタキシャル層ＥＰの表面上には、ゲート絶縁膜ＧＩを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰには、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域とが形成されており、ソース領域とドレイン領域との間のエピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ＬＤＭＯＳＦＥＴのソース領域とドレイン領域とは、エピタキシャル層ＥＰの内部のチャネル形成領域（ゲート電極ＧＥの直下の領域）を挟んで互いに離間する領域に形成されている。
【０２７１】
ＬＤＭＯＳＦＥＴのドレイン領域は、チャネル形成領域に接するｎ型低濃度ドレイン領域ＤＲ１と、ｎ型低濃度ドレイン領域ＤＲ１に接しかつチャネル形成領域から離間して形成されたｎ＋型高濃度ドレイン領域ＤＲ２とからなる。ｎ型低濃度ドレイン領域ＤＲ１とｎ＋型高濃度ドレイン領域ＤＲ２とは、いずれもエピタキシャル層ＥＰ内に形成されたｎ型半導体領域であるが、ｎ＋型高濃度ドレイン領域ＤＲ２の不純物濃度（ｎ型不純物濃度）は、ｎ型低濃度ドレイン領域ＤＲ１の不純物濃度（ｎ型不純物濃度）よりも高い。また、ｎ＋型高濃度ドレイン領域ＤＲ２は、ｎ型低濃度ドレイン領域ＤＲ１よりも浅く形成されている。
【０２７２】
ＬＤＭＯＳＦＥＴのソース領域は、チャネル形成領域に接するｎ＋型ソース領域ＳＲからなる。ｎ＋型ソース領域ＳＲは、エピタキシャル層ＥＰ内に形成されたｎ型半導体領域である。
【０２７３】
ｎ型低濃度ドレイン領域ＤＲ１は、ゲート電極ＧＥのドレイン側の側壁に対して自己整合的に形成され、ｎ＋型ソース領域ＳＲは、ゲート電極ＧＥのソース側の側壁に対して自己整合的に形成されている。ｎ型低濃度ドレイン領域ＤＲ１とｎ＋型ソース領域ＳＲとは、チャネル形成領域（ゲート電極ＧＥの直下の領域）を介して互いに離間しており、そのチャネル形成領域上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【０２７４】
上記実施の形態１では、プラグＴＬは、ＬＤＭＯＳＦＥＴのドレイン側に形成されており、ｎ＋型高濃度ドレイン領域ＤＲ２に隣接する位置にプラグＴＬが形成されていた。そして、ＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、プラグＴＬを介して基板本体ＳＢに電気的に接続され、従って、基板本体ＳＢの裏面に設けられた裏面電極ＢＥに電気的に接続されていた。このため、裏面電極ＢＥは、ドレイン用の裏面電極であった。
【０２７５】
それに対して、本実施の形態４では、プラグＴＬは、ＬＤＭＯＳＦＥＴのドレイン側ではなくソース側に形成されており、ｎ＋型ソース領域ＳＲに隣接する位置にプラグＴＬが形成されている。そして、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）は、プラグＴＬを介して基板本体ＳＢに電気的に接続され、従って、基板本体ＳＢの裏面に設けられた裏面電極ＢＥに電気的に接続されている。このため、裏面電極ＢＥは、ソース用の裏面電極である。
【０２７６】
すなわち、本実施の形態４では、ｎ＋型ソース領域ＳＲの端部（チャネル形成領域と接する側とは反対側の端部）には、ｎ＋型ソース領域ＳＲと接するプラグＴＬが形成されている。このプラグＴＬは、ＬＤＭＯＳＦＥＴのソースと基板本体ＳＢとを電気的に接続するための導電層であり、エピタキシャル層ＥＰに形成した溝ＴＲの内部に埋め込んだ導電膜によって形成されている。上記実施の形態１と同様に、本実施の形態４においても、エピタキシャル層ＥＰに形成した溝ＴＲ内に、窒化チタン膜ＴＬ１と窒化チタン膜ＴＬ１上のタングステン膜ＴＬ２との積層膜が埋め込まれることにより、プラグＴＬが形成されている。但し、本実施の形態４では、プラグＴＬは、ドレイン領域ではなくｎ＋型ソース領域ＳＲに接して、そのｎ＋型ソース領域ＳＲに電気的に接続されている。
【０２７７】
プラグＴＬが埋め込まれた溝ＴＲの周囲に、ｐ＋型半導体領域ＰＳ１を形成することもでき、図６０には、プラグＴＬが埋め込まれた溝ＴＲの周囲に、すなわち、溝ＴＲに埋め込まれたプラグＴＬの側面および底面に隣接する位置に、ｐ＋型半導体領域ＰＳ１が形成された場合が示されている。ｐ＋型半導体領域ＰＳ１は、ｐ−型のエピタキシャル層ＥＰよりも、不純物濃度（ｐ型不純物濃度）が高い。
【０２７８】
また、図６０の場合は、プラグＴＬの先端部（底部）は基板本体ＳＢに到達していないが、プラグＴＬの先端部（底部）が基板本体ＳＢに達していてもよく、プラグＴＬの先端部（底部）が基板本体ＳＢに達している場合は、プラグＴＬは、基板本体ＳＢに直接的に電気的に接続されることになる。また、プラグＴＬと基板本体ＳＢとの間にｐ＋型半導体領域ＰＳ１が形成されることで、プラグＴＬがｐ＋型半導体領域ＰＳ１を介してｐ＋型の基板本体ＳＢに電気的に接続されていてもよい。ｎ＋型ソース領域ＳＲは、プラグＴＬを介して（あるいはプラグＴＬとｐ＋型半導体領域ＰＳ１とを介して）、ｐ＋型の基板本体ＳＢと電気的に接続されている。
【０２７９】
半導体基板ＳＵＢの裏面、すなわち基板本体ＳＢの裏面には、上記実施の形態１と同様の裏面電極ＢＥが形成されている。裏面電極ＢＥは、半導体装置ＣＰを構成する半導体基板ＳＵＢの裏面全体に形成されている。但し、この裏面電極ＢＥは、上記実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン用の裏面電極として機能するが、本実施の形態４では、ＬＤＭＯＳＦＥＴのソース用の裏面電極として機能する。このため、本実施の形態４では、エピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）は、プラグＴＬと基板本体ＳＢとを介して（あるいはプラグＴＬとｐ＋型半導体領域ＰＳ１と基板本体ＳＢとを介して）、裏面電極ＢＥに電気的に接続されている。
【０２８０】
半導体基板ＳＵＢの主面上には、すなわちエピタキシャル層ＥＰの主面上には、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ１が形成されている。溝ＴＲとその溝ＴＲを埋めるプラグＴＬとは、絶縁膜ＩＬ１を貫通するように、絶縁膜ＩＬ１とエピタキシャル層ＥＰとにわたって形成されている。
【０２８１】
絶縁膜ＩＬ１上には、フィールドプレート電極ＦＰが形成されている。このフィールドプレート電極ＦＰは、プラグＴＬを構成する窒化チタン膜ＴＬ１と一体的に形成されており、ゲート電極ＧＥを覆うとともに、ｎ型低濃度ドレイン領域ＤＲ１の一部を覆っている。すなわち、プラグＴＬを構成する窒化チタン膜ＴＬ１が、絶縁膜ＩＬ１上を、ゲート電極ＧＥとｎ型低濃度ドレイン領域ＤＲ１の一部とを覆うように延在することにより、フィールドプレート電極ＦＰが形成されている。このため、プラグＴＬとフィールドプレート電極ＦＰとは、電気的に接続されており、フィールドプレート電極ＦＰにはソース電位（ソース電圧）が印加されるようになっている。すなわち、絶縁膜ＩＬ１を介してゲート電極ＧＥとｎ型低濃度ドレイン領域ＤＲ１の一部とを覆う部分の窒化チタン膜ＴＬ１が、フィールドプレート電極ＦＰを構成している。一方、溝ＴＲ内を埋める部分の窒化チタン膜ＴＬ１とタングステン膜ＴＬ２とがプラグＴＬを構成している。
【０２８２】
上記実施の形態１では、フィールドプレート電極ＦＰは、フィールドプレート用プラグＰＧＦを介してソース配線Ｍ１Ｓに電気的に接続されていた。それに対して、本実施の形態４では、フィールドプレート電極ＦＰに接続する配線は、配線Ｍ１としても配線Ｍ２としても設けられておらず、フィールドプレート電極ＦＰは窒化チタン膜ＴＬ１を通じてプラグＴＬと電気的に接続され、それによって、裏面電極ＢＥやｎ＋型ソース領域ＳＲに電気的に接続されている。
【０２８３】
半導体基板ＳＵＢの主面上には、すなわち、絶縁膜ＩＬ１上には、フィールドプレート電極ＦＰおよびプラグＴＬを覆うように、絶縁膜（層間絶縁膜）ＩＬ２が形成されている。絶縁膜ＩＬ２の上面は平坦化されている。
【０２８４】
絶縁膜ＩＬ２，ＩＬ１には、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、導電性のプラグＰＧＤ，ＰＧＧが埋め込まれている。コンタクトホールおよびそれを埋め込むプラグＰＧＤ，ＰＧＧは、ゲート電極ＧＥおよびドレイン（ｎ＋型高濃度ドレイン領域ＤＲ２）の上に形成されている。
【０２８５】
ここで、プラグＰＧＧは、ゲート電極ＧＥ上に形成されたコンタクトホールに埋め込まれて、そのゲート電極ＧＥに電気的に接続されたプラグであり、ゲート用プラグＰＧＧと称することとする。また、プラグＰＧＤは、ｎ＋型高濃度ドレイン領域ＤＲ２上に形成されたコンタクトホールに埋め込まれて、そのｎ＋型高濃度ドレイン領域ＤＲ２に電気的に接続されたプラグであり、ドレイン用プラグＰＧＤと称することとする。上記実施の形態１では、ゲート用プラグＰＧＧとソース用プラグＰＧＳとフィールドプレート用プラグＰＧＦとがあり、ドレイン用プラグＰＧＤは形成されていなかった。それに対して、本実施の形態４では、ゲート用プラグＰＧＧとドレイン用プラグＰＧＤとがあり、ソース用プラグＰＧＳとフィールドプレート用プラグＰＧＦとは形成されていない。また、本実施の形態４では、上記ソース用プラグＰＧＳが形成されていないため、上記ｐ＋型半導体領域ＰＳも形成されていない。
【０２８６】
プラグＰＧＤ，ＰＧＧが埋め込まれた絶縁膜ＩＬ２上には、配線（第１層配線）Ｍ１が形成されている。配線Ｍ１の材料、膜構成、厚み、および形成法などについては、本実施の形態４も上記実施の形態１と同様である。
【０２８７】
配線Ｍ１は、ゲート用プラグＰＧＧを介してゲート電極ＧＥに電気的に接続するゲート配線Ｍ１Ｇと、ドレイン用プラグＰＧＤを介してｎ＋型高濃度ドレイン領域ＤＲ２に電気的に接続するドレイン配線（ドレイン電極）Ｍ１Ｄと、を有している。ゲート配線Ｍ１Ｇとドレイン配線Ｍ１Ｄとは、同層の配線であるが、互いに離間している。
【０２８８】
上記実施の形態１では、配線Ｍ１には、ゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとがあり、ドレイン配線Ｍ１Ｄは形成されていなかった。それに対して、本実施の形態４では、配線Ｍ１には、ゲート配線Ｍ１Ｇとドレイン配線Ｍ１Ｄとがあり、ソース配線Ｍ１Ｓは形成されていない。すなわち、本実施の形態４では、配線Ｍ１として、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）に電気的に接続するソース配線は、形成されていない。
【０２８９】
絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３の上面は平坦化されている。絶縁膜ＩＬ３には、底部で配線Ｍ１の一部を露出するスルーホール（貫通孔）ＴＨＤ，ＴＨＧが形成されており、スルーホールＴＨＤ，ＴＨＧ内を含む絶縁膜ＩＬ３上には、配線（第２層配線）Ｍ２が形成されている。スルーホールＴＨＤ，ＴＨＧは、配線Ｍ１と配線Ｍ２とが平面視で重なる位置に配置されており、配線Ｍ２を配線Ｍ１と電気的に接続するために設けられている。配線Ｍ２の材料、膜構成、厚み、および形成法などについては、本実施の形態４も上記実施の形態１と同様である。このため、配線Ｍ１（ここではドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の厚みＴ１は、配線Ｍ２（ここではドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の厚みＴ２よりも小さい（薄い）。
【０２９０】
配線Ｍ２は、ビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（ドレイン用スルーホールＴＨＤを埋める部分）を介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線Ｍ２Ｄとを有している。ゲート配線Ｍ２Ｇとドレイン配線Ｍ２Ｄとは、同層の配線であるが、互いに離間している。
【０２９１】
上記実施の形態１では、配線Ｍ２には、ゲート配線Ｍ２Ｇとソース配線Ｍ１Ｓとがあり、ドレイン配線Ｍ２Ｄは形成されていなかった。それに対して、本実施の形態４では、配線Ｍ２には、ゲート配線Ｍ２Ｇとドレイン配線Ｍ２Ｄとがあり、ソース配線Ｍ２Ｓは形成されていない。
【０２９２】
ここで、スルーホールＴＨＧは、ゲート配線Ｍ１Ｇと平面視で重なる位置に配置されたスルーホールであり、ゲート用スルーホールＴＨＧと称することとする。また、スルーホールＴＨＤは、ドレイン配線Ｍ１Ｄと平面視で重なる位置に配置されたスルーホールであり、ドレイン用スルーホールＴＨＤと称することとする。
【０２９３】
ドレイン配線Ｍ２Ｄは、一部（ビア部）がドレイン用スルーホールＴＨＤ内を埋め込んでおり、そのビア部（ドレイン用スルーホールＴＨＤを埋める部分）を介してドレイン配線Ｍ１Ｄに電気的に接続されている。ゲート配線Ｍ２Ｇは、一部（ビア部）がゲート用スルーホールＴＨＧ内を埋め込んでおり、そのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続されている。
【０２９４】
また、他の形態として、スルーホールＴＨＤ，ＴＨＧ内に上記プラグＰＧＤ，ＰＧＧと同様の導電性のプラグを埋め込み、このプラグを介して、配線Ｍ２と配線Ｍ１とを電気的に接続することもできる。
【０２９５】
絶縁膜ＩＬ３上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最表面の保護膜（パッシベーション膜）として機能することができる。絶縁膜ＰＡには、パッド用の開口部ＯＰが形成されており、この開口部ＯＰには、ドレイン配線Ｍ２Ｄを露出するドレイン用開口部ＯＰＤと、ゲート配線Ｍ２Ｇを露出するゲート用開口部ＯＰＧとがある。
【０２９６】
ドレイン用開口部ＯＰＤの底部では、ドレイン配線Ｍ２Ｄの一部が露出されており、ドレイン用開口部ＯＰＤから露出されるドレイン配線Ｍ２Ｄによって、ドレイン用のパッド（パッド電極、ボンディングパッド）ＰＤＤが形成されている。また、ゲート用開口部ＯＰＧの底部では、ゲート配線Ｍ２Ｇの一部（パッド部Ｍ２Ｇ２）が露出されており、ゲート用開口部ＯＰＧから露出されるゲート配線Ｍ２Ｇ（パッド部Ｍ２Ｇ２）によって、ゲート用のパッド（パッド電極、ボンディングパッド）ＰＤＧが形成されている。
【０２９７】
上記実施の形態１では、半導体装置ＣＰの表面側には、ソース用のパッドＰＤＳとゲート用のパッドＰＤＧとが形成されていたが、ドレイン用のパッドは形成されていなかった。それに対して、本実施の形態４では、半導体装置ＣＰの表面側には、ドレイン用のパッドＰＤＤとゲート用のパッドＰＤＧとが形成されているが、ソース用のパッドは形成されていない。
【０２９８】
本実施の形態４では、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴのドレインを引き出すための電極とゲートを引き出すための電極は、ドレイン用のパッドＰＤＤおよびゲート用のパッドＰＤＧとして、半導体装置ＣＰの表面側に形成されている。そして、半導体基板ＳＵＢに形成されたＬＤＭＯＳＦＥＴのソースを引き出すための電極は、ソース用の裏面電極ＢＥとして、半導体装置ＣＰの裏面側に形成されている。
【０２９９】
具体的には、エピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのゲート電極ＧＥは、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して、ゲート配線Ｍ２Ｇに電気的に接続され、それによってゲート用のパッドＰＤＧに電気的に接続されている。また、エピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、ドレイン用プラグＰＧＤおよびドレイン配線Ｍ１Ｄを介して、ドレイン配線Ｍ２Ｄに電気的に接続され、それによってドレイン用のパッドＰＤＤに電気的に接続されている。また、エピタキシャル層ＥＰに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域ＳＲ）とフィールドプレート電極ＦＰとは、プラグＴＬおよび基板本体ＳＢを介して（あるいはプラグＴＬとｐ＋型半導体領域ＰＳ１と基板本体ＳＢとを介して）、裏面電極ＢＥに電気的に接続されている。
【０３００】
本実施の形態４における、配線Ｍ１，Ｍ２の平面レイアウトは、上記実施の形態１における配線Ｍ１，Ｍ２の平面レイアウトを踏襲している。但し、上記実施の形態１におけるソース配線Ｍ１Ｓが、本実施の形態４ではドレイン配線Ｍ１Ｄに置き換えられ、上記実施の形態１におけるソース配線Ｍ２Ｓが、本実施の形態４ではドレイン配線Ｍ２Ｄに置き換えられている。ゲート配線Ｍ１Ｇ，Ｍ２Ｇの平面レイアウトについては、本実施の形態４も上記実施の形態１と基本的には同じである。
【０３０１】
なお、ゲート配線Ｍ１ＧがプラグＴＬの上方に延在している（具体的にはＹ方向に延在している）ことは、本実施の形態４も上記実施の形態１と同じであるが、そのプラグＴＬが、ドレイン用（上記実施の形態１の場合）か、あるいはソース用（本実施の形態４の場合）かという点は、相違している。
【０３０２】
上記実施の形態１の上記「ＬＤＭＯＳＦＥＴおよび配線のレイアウトについて」の欄の説明は、本実施の形態４においても適用することができる。但し、その場合は、ソース配線Ｍ１Ｓをドレイン配線Ｍ１Ｄに読み替え、ソース配線Ｍ１Ｓをドレイン配線Ｍ２Ｄに読み替え、プラグＴＬをドレイン用ではなくソース用に読み替え、ソース用プラグＰＧＳをドレイン用プラグＰＧＤに読み替え、ソース用スルーホールＴＨＳをドレイン用スルーホールＴＨＤに読み替えることが必要である。また、ソース用開口部ＯＰＳをドレイン用開口部ＯＰＤと読み替え、ソース用のパッドＰＤＳをドレイン用のパッドＰＤＤと読み替えることも必要である。また、ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ１０ａ）のソース（ソース領域）をＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ１０ａ）のドレイン（ドレイン領域）に読み替え、ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ１０ａ）のドレイン（ドレイン領域）をＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ１０ａ）のソース（ソース領域）に読み替えることも必要である。また、ｎ＋型半導体領域ＮＳ１をｐ＋型半導体領域ＰＳ１に読み替えることも必要である。つまり、ドレインとソースとを入れ替えれば、上記実施の形態１の説明を、本実施の形態４にも基本的には適用できるのである。
【０３０３】
簡単に述べると、次のようになっている。
【０３０４】
上記実施の形態１と同様に、本実施の形態４においても、ＬＤＭＯＳＦＥＴ形成領域ＬＲでは、図５７〜図６０に示されるような単位セル１０の構造（レイアウト）がＸ方向に繰り返されており、各単位セル１０は、プラグＴＬを共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ１０ａにより構成されている。従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成され、これら複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されている。各単位ＬＤＭＯＳＦＥＴ１０ａは、半導体基板ＳＵＢに形成されたソース領域（ｎ＋型ソース領域ＳＲ）およびドレイン領域（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）と、ソース領域とドレイン領域との間の半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、を有している。ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、各ゲート電極ＧＥはＹ方向に延在し、ドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）は、活性領域ＡＲにおいて、隣り合うゲート電極ＧＥの間の領域に形成されてＹ方向に延在し、ソース（ｎ＋型ソース領域ＳＲ）は、活性領域ＡＲにおいて、隣り合うゲート電極ＧＥの他の間の領域に形成されてＹ方向に延在している。
【０３０５】
なお、本実施の形態４においては、ｎ＋型高濃度ドレイン領域ＤＲ２は、ドレインを間に挟んで隣り合う単位ＬＤＭＯＳＦＥＴ１０ａにより共有され、また、ソース（ｎ＋型ソース領域ＳＲ）に隣接するプラグＴＬは、ソースを間に挟んで隣り合う単位ＬＤＭＯＳＦＥＴ１０ａにより共有されている。
【０３０６】
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域ＬＲのそれら複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート配線Ｍ１Ｇを介して互いに電気的に接続されるとともに、ゲート配線Ｍ１Ｇを介してゲート配線Ｍ２Ｇに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン（ｎ型低濃度ドレイン領域ＤＲ１およびｎ＋型高濃度ドレイン領域ＤＲ２）同士は、ドレイン用プラグＰＧＤおよびドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース（ｎ＋型ソース領域ＳＲ）同士は、プラグＴＬ、基板本体ＳＢおよび裏面電極ＢＥ（あるいは、プラグＴＬ、ｎ＋型半導体領域ＮＳ１、基板本体ＳＢおよび裏面電極ＢＥ）を介して互いに電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのドレイン領域は、半導体基板ＳＵＢの溝ＴＲに埋め込まれた導電性のプラグＴＬを介して裏面電極ＢＥと電気的に接続されることにより、互いに電気的に接続されている。
【０３０７】
上記実施の形態１と同様に、本実施の形態４においても、プラグＴＬの上方にゲート配線Ｍ１ＧがＹ方向に延在している。より特定的には、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、Ｙ方向に延在する部分とＸ方向に延在する部分とを一体的に有しており、ゲート配線Ｍ１ＧのＹ方向に延在する部分は、プラグＴＬの上方をＹ方向に延在し、ゲート配線Ｍ１ＧのＸ方向に延在する部分が、ゲート用プラグＰＧＧを介してゲート電極ＧＥと電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇは、それぞれＹ方向に延在する複数の配線部と、それぞれＸ方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのＹ方向に延在する配線部は、プラグＴＬの上方をＹ方向に延在し、Ｘ方向に延在する配線部が、ゲート用プラグＰＧＧを介してゲート電極ＧＥと電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのゲート電極ＧＥは、ゲート配線Ｍ１Ｇを介して互いに電気的に接続される。ＬＤＭＯＳＦＥＴ形成領域ＬＲの上方において、ゲート配線Ｍ１Ｇが、Ｙ方向にそれぞれ延在しかつＸ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部と、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部とが一体的に連結された平面構造を有していれば、好ましい。
【０３０８】
ドレイン配線Ｍ１Ｄは、ゲート配線Ｍ１Ｇを間に挟んで分割された孤立パターン（孤立ドレイン配線）となっている（図５５および図５８参照）。すなわち、ドレイン配線Ｍ１Ｄは、孤立パターン（孤立ドレイン配線）であり、孤立パターンであるドレイン配線Ｍ１Ｄは、平面視において周囲をゲート配線Ｍ１Ｇによって囲まれている。具体的には、孤立パターンであるドレイン配線Ｍ１Ｄは、Ｙ方向に延在する部分のゲート配線Ｍ１ＧとＸ方向に延在する部分のゲート配線Ｍ１Ｇとによって、周囲を囲まれている。孤立パターンであるドレイン配線Ｍ１Ｄは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのそれぞれのドレイン領域の上方に配置されており、そのドレイン領域とドレイン用プラグＰＧＤを介して電気的に接続されている。なお、上記実施の形態１では、ソースを間に挟んで隣り合う単位ＬＤＭＯＳＦＥＴ１０ａにより、孤立パターンであるソース配線Ｍ１Ｓが共有されていたが、本実施の形態４では、ドレインを間に挟んで隣り合う単位ＬＤＭＯＳＦＥＴ１０ａにより、孤立パターンであるドレイン配線Ｍ１Ｄが共有されている。孤立パターン（孤立ドレイン配線）である個々のドレイン配線Ｍ１Ｄの平面形状は、例えば矩形状（Ｘ方向が短辺となりかつＹ方向が長辺となる矩形状）とすることができる。
【０３０９】
ＬＤＭＯＳＦＥＴ形成領域ＬＲには、孤立パターン（孤立ドレイン配線）であるドレイン配線Ｍ１Ｄが複数形成されており、それら複数のドレイン配線Ｍ１Ｄを覆うようにドレイン配線Ｍ２Ｄが配置されている。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のドレイン配線Ｍ１Ｄのそれぞれは、ドレイン配線Ｍ２Ｄのビア部（ドレイン用スルーホールＴＨＤを埋める部分）を介して共通のドレイン配線Ｍ２Ｄに電気的に接続されており、そのドレイン配線Ｍ２Ｄを介して互いに電気的に接続されている。ドレイン配線Ｍ２Ｄは、一部が絶縁膜ＰＡのドレイン用開口部ＯＰＤから露出され、ドレイン用開口部ＯＰＤから露出するドレイン配線Ｍ２Ｄが、ドレイン用のパッドＰＤＤとなっている。
【０３１０】
なお、上記実施の形態１では、ソース配線Ｍ１Ｓは、ソース領域（ｎ＋型ソース領域ＳＲ）だけでなく、フィールドプレート電極ＦＰにも接続するため、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇは、ゲート電極ＧＥと平面視で重なっていなかった。それに対して、本実施の形態４では、ドレイン配線Ｍ１Ｄにフィールドプレート電極ＦＰは接続しないので、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇは、ゲート電極ＧＥと平面視で重なっていても、重なっていなくてもよい。
【０３１１】
本実施の形態４の半導体装置ＣＰを上記半導体装置ＰＫＧ１，ＰＫＧ１ａに適用することもでき、その場合は、上記図２９〜図３７の半導体装置ＰＫＧ１，ＰＫＧ１ａにおいて、ソース用のパッドＰＤＳをドレイン用のパッドＰＤＤに置き換えることになる。
【０３１２】
ソースとドレインとが入れ替わったこと以外は、本実施の形態４も、上記実施の形態１と基本的には同様の特徴（配線Ｍ１，Ｍ２に関する特徴）を有している。このため、本実施の形態４においても、上記実施の形態１と基本的には同様の効果を得ることができる。簡単に述べると、本実施の形態４においても、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を確保しながら、ゲート抵抗を低減することができる。また、低いゲート抵抗を確保しながら、ＬＤＭＯＳＦＥＴ形成領域ＬＲの有効面積を大きくすることができる。このため、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。従って、半導体装置の性能を向上させることができる。
【０３１３】
また、本実施の形態４に、上記実施の形態２や上記実施の形態３の技術を適用することもできる。
【０３１４】
（実施の形態５）
上記実施の形態１〜４では、半導体装置（半導体チップ）ＣＰにＬＤＭＯＳＦＥＴが形成され、ＬＤＭＯＳＦＥＴのゲート電極ＧＥは、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）の主面上にゲート絶縁膜ＧＩを介して形成されていた。
【０３１５】
本実施の形態５では、半導体装置（半導体チップ）ＣＰを構成する半導体基板に、ＬＤＭＯＳＦＥＴではなく、トレンチゲート型のＭＩＳＦＥＴを形成した場合について説明する。
【０３１６】
以下、図面を参照して、本実施の形態５の半導体装置（半導体チップ）ＣＰについて説明する。
【０３１７】
図６４〜図６７は、本実施の形態５の半導体装置（半導体チップ）ＣＰの全体平面図であり、上記実施の形態１の上記図１〜図４にそれぞれ対応するものである。図６８〜図７０は、本実施の形態５の半導体装置ＣＰの要部平面図であり、上記実施の形態１の上記図５〜図７にそれぞれ対応するものである。図７１〜図７４は、本実施の形態５の半導体装置ＣＰの要部断面図であり、上記実施の形態１の上記図８〜図１１にそれぞれ対応するものである。
【０３１８】
図６４には、本実施の形態５の半導体装置ＣＰの上面図が示され、図６５には、配線Ｍ２（ここではソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示され、図６６には、配線Ｍ１（ここではソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図６７には、ゲート電極ＧＥ２の平面レイアウトが示されている。なお、図６５および図６６は、平面図であるが、理解を簡単にするために、図６５では、ソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇに斜線のハッチングを付し、図６６では、ソース配線Ｍ１Ｓに斜線のハッチングを付し、ゲート配線Ｍ１Ｇを黒線で示してある。また、図６７では、ゲート電極ＧＥ２を黒線で示してある。
【０３１９】
また、図６４に示される二点鎖線で囲まれた領域ＲＧ２を拡大したものが、図６８〜図７０に対応しているが、図６８〜図７０は、互いに異なる層が示されている。すなわち、図６８には、ゲート電極ＧＥ２とソース領域（ｎ＋型半導体領域ＳＲ２）の平面レイアウトが示され、それらにハッチングを付してある。また、図６９には、配線Ｍ１（すなわちソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示されて、それらにハッチングを付してある。また、図７０には、配線Ｍ２（図７０ではソース配線Ｍ２Ｓ）の平面レイアウトが示され、ソース配線Ｍ２Ｓにハッチングを付してある。
【０３２０】
また、図６９のＡ１−Ａ１線の断面図が図７１にほぼ対応し、図６９のＢ１−Ｂ１線の断面図が図７２にほぼ対応し、図６９のＣ１−Ｃ１線の断面図が図７３にほぼ対応している。また、図７４は、図６５に示されるゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１を横切る断面図にほぼ対応しており、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ１の延在方向に略垂直な断面図である。
【０３２１】
なお、図６８〜図７０は、上記図６４の二点鎖線で囲まれた領域ＲＧ２の拡大図であり、図６８〜図７０に示される構造がＸ方向およびＹ方向に繰り返されて、ＭＯＳＦＥＴ形成領域ＬＲ２全体が構成されている。
【０３２２】
図７１〜図７４に示すように、本実施の形態５の半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＵＢは、上記実施の形態１と同様に、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成された、例えばｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢの不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高い。
【０３２３】
半導体基板ＳＵＢの主面のＭＯＳＦＥＴ形成領域ＬＲ２には、複数の単位トランジスタセル（単位トランジスタ、単位ＭＩＳＦＥＴ）１０ｂが形成されており、ＭＯＳＦＥＴ形成領域ＬＲ２に設けられたこれら複数の単位トランジスタセル１０ｂが並列に接続されることで、パワーＭＩＳＦＥＴが形成される。ＭＯＳＦＥＴ形成領域ＬＲ２は、上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに相当するものである。上記ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいても、複数の単位トランジスタセルが形成されており、記ＬＤＭＯＳＦＥＴ形成領域ＬＲに設けられたそれら複数の単位トランジスタセルが並列に接続されることで、パワーＭＩＳＦＥＴが形成される。但し、上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成される単位トランジスタセルは、上記単位ＬＤＭＯＳＦＥＴ１０ａであり、ＬＤＭＯＳＦＥＴからなる単位トランジスタセルに対応している。一方、本実施の形態５において、半導体基板ＳＵＢの主面のＭＯＳＦＥＴ形成領域ＬＲ２に形成されている単位トランジスタセル１０ｂは、トレンチゲート型のＭＩＳＦＥＴで形成されている。
【０３２４】
半導体基板ＳＵＢの基板本体ＳＢおよびエピタキシャル層ＥＰは、単位トランジスタセル（トレンチゲート型のＭＩＳＦＥＴからなる単位トランジスタセル）１０ｂのドレイン領域としての機能を有している。半導体基板ＳＵＢの裏面（裏面全体）には、裏面電極ＢＥが形成されている。この裏面電極ＢＥは、ドレイン用の裏面電極である。
【０３２５】
また、ＭＯＳＦＥＴ形成領域ＬＲ２において、エピタキシャル層ＥＰ中に形成されたｐ型半導体領域ＰＳ２は、単位トランジスタセル１０ｂのチャネル形成領域としての機能を有している。さらに、エピタキシャル層ＥＰにおいて、ｐ型半導体領域ＰＳ２の上に形成されたｎ＋型半導体領域ＳＲ２は、単位トランジスタセル１０ｂのソース領域としての機能を有している。従って、ｎ＋型半導体領域ＳＲ２はソース用の半導体領域である。
【０３２６】
また、ＭＯＳＦＥＴ形成領域ＬＲ２において、半導体基板ＳＵＢには、その主面から半導体基板ＳＵＢの厚さ方向に延びる溝ＴＲ２が形成されている。溝ＴＲ２は、ｎ＋型半導体領域ＳＲ２の上面からｎ＋型半導体領域ＳＲ２およびｐ型半導体領域ＰＳ２を貫通し、その下層のエピタキシャル層ＥＰ中で終端するように形成されている。この溝ＴＲ２の底面および側面には、酸化シリコンなどからなるゲート絶縁膜ＧＩ２が形成されている。また、溝ＴＲ２内には、ゲート絶縁膜ＧＩ２を介してゲート電極ＧＥ２が埋め込まれている。ゲート電極ＧＥ２は、例えばｎ型不純物が導入された多結晶シリコン膜からなる。ゲート電極ＧＥ２は、単位トランジスタセル１０ｂのゲート電極としての機能を有している。
【０３２７】
図７１および図７２では、ゲート電極ＧＥ２の上部がエピタキシャル層ＥＰの上面よりも突出する場合が示されている。この構造は、半導体基板ＳＵＢの主面上に溝ＴＲ２内を埋めるように導電膜（ゲート電極ＧＥ２用の導電膜）を形成した後に、この導電膜をパターニングすることによりゲート電極ＧＥ２を形成した場合などに得られる構造である。
【０３２８】
他の形態として、ゲート電極ＧＥ２の上面がエピタキシャル層ＥＰの上面とほぼ同じか、あるいはゲート電極ＧＥ２の上面がエピタキシャル層ＥＰの上面よりも低い位置にある場合もあり得る。この構造は、半導体基板ＳＵＢの主面上に溝ＴＲ２内を埋めるように導電膜（ゲート電極ＧＥ２用の導電膜）を形成した後に、この導電膜をエッチバックすることによりゲート電極ＧＥ２を形成した場合などに得られる構造である。
【０３２９】
半導体基板ＳＵＢ上、すなわちエピタキシャル層ＥＰ上には、ゲート電極ＧＥ２を覆うように、絶縁膜（層間絶縁膜）ＩＬ２が形成されている。絶縁膜ＩＬ２の上面は平坦化されている。絶縁膜ＩＬ２には、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、導電性のプラグＰＧＧ２，ＰＧＳ２が埋め込まれている。
【０３３０】
ここで、プラグＰＧＧ２は、ゲート電極ＧＥ２上に形成されたコンタクトホールに埋め込まれて、そのゲート電極ＧＥ２に電気的に接続されたプラグであり、ゲート用プラグＰＧＧ２と称することとする。ゲート用プラグＰＧＧ２は、ゲート電極ＧＥ２上に形成されている。ゲート用プラグＰＧＧ２は、底部がゲート電極ＧＥ２に接することで、そのゲート電極ＧＥ２に電気的に接続されている。
【０３３１】
また、ソース領域（ｎ＋型半導体領域ＳＲ２）に接続するプラグＰＧＳ２を、ソース用プラグＰＧＳ２と称することとする。ソース用プラグＰＧＳ２は、平面視で隣り合うゲート電極ＧＥ２の間に位置しており、絶縁膜ＩＬ２を貫通するとともに、隣り合うゲート電極ＧＥ２の間に位置するｎ＋型半導体領域ＳＲ２も貫通して、ソース用プラグＰＧＳ２の底部がｐ型半導体領域ＰＳ２に達するように形成されている。ソース用プラグＰＧＳ２は、ｎ＋型半導体領域ＳＲ２に接してｎ＋型半導体領域ＳＲ２と電気的に接続されるとともに、ｐ型半導体領域ＰＳ２にも接してｐ型半導体領域ＰＳ２と電気的に接続される。なお、ソース用プラグＰＧＳ２の底部に隣接する位置に、ｐ型半導体領域ＰＳ２よりも高不純物濃度のｐ＋型半導体領域（図示せず）を形成しておき、このｐ＋型半導体領域を介してソース用プラグＰＧＳ２をｐ型半導体領域ＰＳ２と電気的に接続してもよい。
【０３３２】
プラグＰＧＧ２，ＰＧＳ２が埋め込まれた絶縁膜ＩＬ２上には、配線（第１層配線）Ｍ１が形成されている。配線Ｍ１の材料、膜構成、厚み、および形成法などについては、本実施の形態５も上記実施の形態１と同様である。
【０３３３】
配線Ｍ１は、ゲート用プラグＰＧＧ２を介してゲート電極ＧＥ２に電気的に接続するゲート配線Ｍ１Ｇと、ソース用プラグＰＧＳ２を介してソース領域（ｎ＋型半導体領域ＳＲ２）に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、を有している。ゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとは、同層の配線であるが、互いに離間している。本実施の形態５では、トレンチゲート型ＭＩＳＦＥＴのドレインに電気的に接続するドレイン配線は、配線Ｍ１としても、配線Ｍ２としても、形成されていない。
【０３３４】
絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３の上面は平坦化されている。絶縁膜ＩＬ３には、底部で配線Ｍ１の一部を露出するスルーホールＴＨＧ，ＴＨＳが形成されており、スルーホールＴＨＧ，ＴＨＳ内を含む絶縁膜ＩＬ３上には、配線（第２層配線）Ｍ２が形成されている。配線Ｍ２の材料、膜構成、厚み、および形成法などについては、本実施の形態５も上記実施の形態１と同様である。このため、配線Ｍ１（ここではソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇ）の厚みＴ１は、配線Ｍ２（ここではソース配線Ｍ２Ｓおよびゲート配線Ｍ２Ｇ）の厚みＴ２よりも小さい（薄い）。
【０３３５】
配線Ｍ２は、ビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（ソース用スルーホールＴＨＳを埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続するソース配線Ｍ２Ｓとを有している。ゲート配線Ｍ２Ｇとソース配線Ｍ２Ｓとは、同層の配線であるが、互いに離間している。
【０３３６】
ここで、スルーホールＴＨＧは、ゲート配線Ｍ１Ｇと平面視で重なる位置に配置されたスルーホールであり、ゲート用スルーホールＴＨＧと称することとする。また、スルーホールＴＨＳは、ソース配線Ｍ１Ｓと平面視で重なる位置に配置されたスルーホールであり、ソース用スルーホールＴＨＳと称することとする。
【０３３７】
ソース配線Ｍ２Ｓは、一部（ビア部）がソース用スルーホールＴＨＳ内を埋め込んでおり、そのビア部（ソース用スルーホールＴＨＳを埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続されている。ゲート配線Ｍ２Ｇは、一部（ビア部）がゲート用スルーホールＴＨＧ内を埋め込んでおり、そのビア部（ゲート用スルーホールＴＨＧを埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続されている。
【０３３８】
また、他の形態として、スルーホールＴＨＧ，ＴＨＳ内に上記プラグＰＧＧ２，ＰＧＳ２と同様の導電性のプラグを埋め込み、このプラグを介して、配線Ｍ２と配線Ｍ１とを電気的に接続することもできる。
【０３３９】
絶縁膜ＩＬ３上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最表面の保護膜（パッシベーション膜）として機能することができる。絶縁膜ＰＡには、パッド用の開口部ＯＰが形成されており、この開口部ＯＰには、ソース配線Ｍ２Ｓを露出するソース用開口部ＯＰＳと、ゲート配線Ｍ２Ｇを露出するゲート用開口部ＯＰＧとがある。
【０３４０】
ソース用開口部ＯＰＳの底部では、ソース配線Ｍ２Ｓの一部が露出されており、ソース用開口部ＯＰＳから露出されるソース配線Ｍ２Ｓによって、ソース用のパッド（パッド電極、ボンディングパッド）ＰＤＳが形成されている。また、ゲート用開口部ＯＰＧの底部では、ゲート配線Ｍ２Ｇの一部（パッド部）が露出されており、ゲート用開口部ＯＰＧから露出されるゲート配線Ｍ２Ｇ（パッド部）によって、ゲート用のパッド（パッド電極、ボンディングパッド）ＰＤＧが形成されている。なお、ゲート配線Ｍ２Ｇは、配線部Ｍ２Ｇ１とパッド部Ｍ２Ｇ２とを一体的に有しており、配線部Ｍ２Ｇ１は、ＭＯＳＦＥＴ形成領域ＬＲ２の周囲をＭＯＳＦＥＴ形成領域ＬＲ２の外周に沿って延在している。そして、ゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２がゲート用開口部ＯＰＧから露出されており、ゲート用開口部ＯＰＧから露出するゲート配線Ｍ２Ｇのパッド部Ｍ２Ｇ２により、ゲート用のパッドＰＤＧが形成されている。
【０３４１】
本実施の形態５では、半導体基板ＳＵＢに形成されたトレンチゲート型ＭＩＳＦＥＴのソースを引き出すための電極とゲートを引き出すための電極は、ソース用のパッドＰＤＳおよびゲート用のパッドＰＤＧとして、半導体装置ＣＰの表面側に形成されている。そして、半導体基板ＳＵＢに形成されたトレンチゲート型ＭＩＳＦＥＴのドレインを引き出すための電極は、ドレイン用の裏面電極ＢＥとして、半導体装置ＣＰの裏面側に形成されている。
【０３４２】
具体的には、半導体基板ＳＵＢに形成されたトレンチゲート型ＭＩＳＦＥＴのゲート電極ＧＥ２は、ゲート用プラグＰＧＧ２およびゲート配線Ｍ１Ｇを介して、ゲート配線Ｍ２Ｇに電気的に接続され、それによってゲート用のパッドＰＤＧに電気的に接続されている。また、半導体基板ＳＵＢに形成されたトレンチゲート型ＭＩＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ２）は、ソース用プラグＰＧＳ２およびソース配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓに電気的に接続され、それによってソース用のパッドＰＤＳに電気的に接続されている。また、半導体基板ＳＵＢに形成されたトレンチゲート型ＭＩＳＦＥＴのドレイン（エピタキシャル層ＥＰおよび基板本体ＳＢ）は、裏面電極ＢＥに電気的に接続されている。
【０３４３】
このような構成の半導体装置ＣＰにおいては、単位トランジスタセル１０ｂの動作電流は、ドレイン用のエピタキシャル層ＥＰとソース用のｎ＋型半導体領域ＳＲ２との間をゲート電極ＧＥ２の側面（すなわち溝ＴＲ２の側面）に沿って半導体基板ＳＵＢの厚さ方向に流れるようになっている。すなわち、チャネルが半導体基板ＳＵＢの厚さ方向に沿って形成される。
【０３４４】
このように、本実施の形態５の半導体装置ＣＰは、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴが形成された半導体チップである。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ＳＵＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
【０３４５】
本実施の形態５における、配線Ｍ１，Ｍ２の平面レイアウトは、上記実施の形態１における配線Ｍ１，Ｍ２の平面レイアウトを踏襲している。このため、上記実施の形態１における配線Ｍ１，Ｍ２の平面レイアウトの説明を、本実施の形態５にも適用することができる。但し、上記実施の形態１では、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇは、プラグＴＬの上方を延在しているのに対して、本実施の形態５では、Ｙ方向に延在する部分のゲート配線Ｍ１Ｇは、半導体基板ＳＵＢに埋め込まれたゲート電極ＧＥ２の上方を延在しており、この点は、上記実施の形態１の説明を読み替える必要がある。
【０３４６】
簡単に述べると、次のようになっている。
【０３４７】
本実施の形態５では、ＭＯＳＦＥＴ形成領域ＬＲ２において、図６８〜図７１に示されるような単位トランジスタセル１０ｂの構造（レイアウト）がＸ方向に繰り返されている。従って、ＭＯＳＦＥＴ形成領域ＬＲ２には、複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）が形成され、これら複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）が並列に接続されている。ＭＯＳＦＥＴ形成領域ＬＲ２に形成された複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）のそれぞれは、トレンチゲート型のＭＩＳＦＥＴ素子であり、半導体基板ＳＵＢの溝ＴＲ２に埋め込まれたゲート電極ＧＥ２と、半導体基板ＳＵＢの表層部に形成されたソース領域（ｎ＋型半導体領域ＳＲ２）とを有している。半導体基板ＳＵＢの基板本体ＳＢおよびエピタキシャル層ＥＰは、ＭＯＳＦＥＴ形成領域ＬＲ２に形成された複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）の共通のドレイン領域として機能する。
【０３４８】
ＭＯＳＦＥＴ形成領域ＬＲ２において、各ゲート電極ＧＥ２はＹ方向に延在し、ソース領域（ｎ＋型半導体領域ＳＲ２）は、活性領域ＡＲにおいて、Ｘ方向に隣り合うゲート電極ＧＥ２の間の領域に形成されてＹ方向に延在している。ソース用プラグＰＧＳ２は、活性領域ＡＲにおいて、Ｘ方向に隣り合うゲート電極ＧＥ２の間の領域に形成されている。
【０３４９】
ＭＯＳＦＥＴ形成領域ＬＲ２に形成されている複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）を並列に接続するために、ＭＯＳＦＥＴ形成領域ＬＲ２のそれら複数の単位トランジスタセル１０ｂのゲート電極ＧＥ２は、ゲート用プラグＰＧＧ２及びゲート配線Ｍ１Ｇを介して互いに電気的に接続されるとともに、ゲート配線Ｍ１Ｇを介してゲート配線Ｍ２Ｇに電気的に接続されている。また、ＭＯＳＦＥＴ形成領域ＬＲ２に形成されている複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）のソース領域（ｎ＋型半導体領域ＳＲ２）は、ソース用プラグＰＧＳ２およびソース配線Ｍ１Ｓ，Ｍ２Ｓを介して互いに電気的に接続されている。また、ＭＯＳＦＥＴ形成領域ＬＲ２に形成されている複数の単位トランジスタセル１０ｂ（単位ＭＩＳＦＥＴ素子）のドレイン領域は、共通の裏面電極ＢＥに電気的に接続されている。
【０３５０】
本実施の形態５では、半導体基板ＳＵＢに埋め込まれたゲート電極ＧＥ２の上方にゲート配線Ｍ１ＧがＹ方向に延在している。より特定的には、ＭＯＳＦＥＴ形成領域ＬＲ２の上方において、ゲート配線Ｍ１Ｇは、Ｙ方向に延在する部分とＸ方向に延在する部分とを一体的に有しており、ゲート配線Ｍ１ＧのＹ方向に延在する部分は、ゲート電極ＧＥ２の上方をＹ方向に延在している。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲ２の上方において、ゲート配線Ｍ１Ｇは、それぞれＹ方向に延在する複数の配線部と、それぞれＸ方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのＹ方向に延在する配線部は、ゲート電極ＧＥ２の上方をＹ方向に延在している。ＭＯＳＦＥＴ形成領域ＬＲ２の上方において、ゲート配線Ｍ１Ｇが、Ｙ方向にそれぞれ延在しかつＸ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部と、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔（より好ましくは等間隔）で並ぶ複数の配線部とが一体的に連結された平面構造を有していれば、好ましい。
【０３５１】
Ｘ方向に延在する部分のゲート配線Ｍ１Ｇは、活性領域ＡＲの間の素子分離領域ＳＴ上に配置されていることが好ましい。また、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇが、ゲート用プラグＰＧＧ２を介してゲート電極ＧＥ２と電気的に接続されていることが好ましい。すなわち、Ｘ方向に延在する部分のゲート配線Ｍ１ＧとＹ方向に延在するゲート電極ＧＥ２との交差部にゲート用プラグＰＧＧ２を配置し、そのゲート用プラグＰＧＧ２を介してゲート電極ＧＥ２とゲート配線Ｍ１Ｇとを電気的に接続することが好ましい。ＭＯＳＦＥＴ形成領域ＬＲ２に形成された複数の単位トランジスタセル１０ｂのそれぞれのゲート電極ＧＥ２は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続される。
【０３５２】
ソース配線Ｍ１Ｓは、ゲート配線Ｍ１Ｇを間に挟んで分割された孤立パターン（孤立ソース配線）となっている（図６６および図６９参照）。すなわち、ソース配線Ｍ１Ｓは、孤立パターン（孤立ソース配線）であり、孤立パターンであるソース配線Ｍ１Ｓは、平面視において周囲をゲート配線Ｍ１Ｇによって囲まれている。具体的には、孤立パターンであるソース配線Ｍ１Ｓは、Ｙ方向に延在する部分のゲート配線Ｍ１ＧとＸ方向に延在する部分のゲート配線Ｍ１Ｇとによって、周囲を囲まれている。孤立パターンであるソース配線Ｍ１Ｓは、ＭＯＳＦＥＴ形成領域ＬＲ２に形成された複数の単位トランジスタセル１０ｂのそれぞれのソース領域（ｎ＋型半導体領域ＳＲ２）の上方に配置されており、そのソース領域とソース用プラグＰＧＳ２を介して電気的に接続されている。孤立パターン（孤立ソース配線）である個々のソース配線Ｍ１Ｓの平面形状は、例えば矩形状（Ｘ方向が短辺となりかつＹ方向が長辺となる矩形状）とすることができる。
【０３５３】
ＭＯＳＦＥＴ形成領域ＬＲ２には、孤立パターン（孤立ソース配線）であるソース配線Ｍ１Ｓが複数形成されており、それら複数のソース配線Ｍ１Ｓを覆うようにソース配線Ｍ２Ｓが配置されている。ＭＯＳＦＥＴ形成領域ＬＲ２に形成された複数のソース配線Ｍ１Ｓのそれぞれは、ソース配線Ｍ２Ｓのビア部（ソース用スルーホールＴＨＳを埋める部分）を介して共通のソース配線Ｍ２Ｓに電気的に接続されており、そのソース配線Ｍ２Ｓを介して互いに電気的に接続されている。ソース配線Ｍ２Ｓは、一部が絶縁膜ＰＡのソース用開口部ＯＰＳから露出され、ソース用開口部ＯＰＳから露出するソース配線Ｍ２Ｓが、ソース用のパッドＰＤＳとなっている。
【０３５４】
本実施の形態５の半導体装置ＣＰを上記半導体装置ＰＫＧ１，ＰＫＧ１ａに適用することもできる。
【０３５５】
Ｙ方向に延在する部分のゲート配線Ｍ１Ｇが、半導体基板ＳＵＢに埋め込まれたプラグＴＬの上方ではなく、半導体基板ＳＵＢに埋め込まれたゲート電極ＧＥ２の上方に延在していること以外は、本実施の形態５も、上記実施の形態１と類似した特徴（配線Ｍ１，Ｍ２に関する特徴）を有している。このため、本実施の形態５においても、上記実施の形態１と類似した効果を得ることができる。
【０３５６】
簡単に述べると、本実施の形態５においても、ＬＤＭＯＳＦＥＴ形成領域ＬＲ２の有効面積を確保しながら、ゲート抵抗を低減することができる。また、低いゲート抵抗を確保しながら、ＬＤＭＯＳＦＥＴ形成領域ＬＲ２の有効面積を大きくすることができる。このため、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。従って、半導体装置の性能を向上させることができる。
【０３５７】
また、本実施の形態５に、上記実施の形態２や上記実施の形態３の技術を適用することもできる。
【０３５８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０３５９】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０３６０】
［付記１］
半導体基板と、
前記半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成され、互いに並列に接続される複数の単位ＭＩＳＦＥＴ素子と、
前記半導体基板上に形成され、第１配線層と前記第１配線層よりも上層の第２配線層とを有する配線構造と、
前記半導体基板の前記主面とは反対側の裏面に形成された、ドレイン用の裏面電極と、
を有し、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれは、トレンチゲート型のＭＩＳＦＥＴ素子であり、前記半導体基板の溝に埋め込まれたゲート電極と、前記半導体基板の表層部に形成されたソース領域とを有し、
前記配線構造の前記第１配線層は、第１ソース配線および第１ゲート配線を含み、
前記配線構造の前記第２配線層は、第２ソース配線および第２ゲート配線を含み、
前記第１ソース配線および前記第１ゲート配線のそれぞれの厚みは、前記第２ソース配線および前記第２ゲート配線のそれぞれの厚みよりも小さく、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ソース領域は、前記第１ソース配線および前記第２ソース配線を介して互いに電気的に接続され、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ゲート電極は、前記第１ゲート配線を介して互いに電気的に接続され、かつ、前記第１ゲート配線を介して前記第２ゲート配線に電気的に接続され、
前記ゲート電極の上方に前記第１ゲート配線が延在している、半導体装置。
【０３６１】
［付記２］
付記１に記載の半導体装置において、
前記第１ＭＩＳＦＥＴ形成領域の上方において、前記第１ゲート配線は、前記ゲート電極の延在方向である第１方向に延在する部分と、前記第１方向と交差する第２方向に延在する部分とを一体的に有し、
前記第１ゲート配線の前記第１方向に延在する部分は、前記ゲート電極の上方を前記第１方向に延在している、半導体装置。
【０３６２】
［付記３］
付記２に記載の半導体装置において、
前記第１ソース配線は、前記第１ゲート配線を間に挟んで、複数の孤立ソース配線に分割されており、
前記複数の単位ＭＩＳＦＥＴ素子のそれぞれの前記ソース領域の上方に、前記孤立ソース配線が配置され、
前記複数の孤立ソース配線を覆うように、前記第２ソース配線が配置され、
前記複数の孤立ソース配線は、前記第２ソース配線を介して互いに電気的に接続されている、半導体装置。
【０３６３】
［付記４］
付記３に記載の半導体装置において、
前記複数の孤立ソース配線のそれぞれは、平面視で前記第１ゲート配線に囲まれている、半導体装置。
【０３６４】
［付記５］
付記１に記載の半導体装置において、
前記第２ソース配線により、ソース用のパッドが形成され、
前記第２ゲート配線により、ゲート用のパッドが形成されている、半導体装置。
【符号の説明】
【０３６５】
１０，１００  単位セル
１０ａ，１００ａ  単位ＬＤＭＯＳＦＥＴ
１０ｂ  単位トランジスタセル
ＡＲ  活性領域
ＢＥ  裏面電極
ＣＰ，ＣＰ１０１，ＣＰ１０２，ＣＰ１０３  半導体装置
ＣＰ１，ＣＰ２，ＣＰ３  半導体チップ
ＤＰ１，ＤＰ２，ＤＰ３  ダイパッド
ＤＲ１  ｎ型低濃度ドレイン領域
ＤＲ２  ｎ＋型高濃度ドレイン領域
ＥＰ  エピタキシャル層
ＦＰ  フィールドプレート電極
ＧＥ，ＧＥ２  ゲート電極
ＧＥ１  連結部
ＧＩ，ＧＩ２  ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３  絶縁膜
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８  リード
ＬＤＲ  連結部
ＬＲ，ＬＲ１００  ＬＤＭＯＳＦＥＴ形成領域
ＬＲ２  ＭＯＳＦＥＴ形成領域
Ｍ１，Ｍ２  配線
Ｍ１Ｄ，Ｍ２Ｄ  ドレイン配線
Ｍ１Ｇ，Ｍ２Ｇ，Ｍ２Ｇ１００  ゲート配線
Ｍ２Ｇ１，Ｍ２Ｇ１０１  配線部
Ｍ２Ｇ２，Ｍ２Ｇ１０２  パッド部
Ｍ２Ｇ３  配線部
Ｍ１Ｓ，Ｍ２Ｓ，Ｍ２Ｓ１，Ｍ２Ｓ２  ソース配線
Ｍ２Ｇ１０３，Ｍ２Ｇ１０３ａ，Ｍ２Ｇ１０３ｂ，Ｍ２Ｇ１０３ｃ  配線部
Ｍ２Ｓ１００，Ｍ２Ｓ１０１，Ｍ２Ｓ１０２  ソース配線
Ｍ２Ｓ１０３，Ｍ２Ｓ１０４，Ｍ２Ｓ１０５，Ｍ２Ｓ１０６  ソース配線
ＭＰ１，ＭＰ２，ＭＰ３  金属板
ＭＲ  封止部
ＭＲａ  上面
ＭＲｂ  裏面
ＮＳ１，ＮＳ２  ｎ＋型半導体領域
ＯＰ  開口部
ＯＰＤ  ドレイン用開口部
ＯＰＧ，ＯＰＧ１００  ゲート用開口部
ＯＰＳ，ＯＰＳ１００  ソース用開口部
ＰＡ  絶縁膜
ＰＤ３，ＰＤＤ，ＰＤＧ，ＰＤＳ，ＰＤＳ１，ＰＤＳ２  パッド
ＰＤＳ１００，ＰＤＳ１０１，ＰＤＳ１０２，ＰＤＳ１０３  パッド
ＰＤＳ１０４，ＰＤＳ１０５，ＰＤＳ１０６  パッド
ＰＧＤ，ＰＧＦ，ＰＧＧ，ＰＧＧ２，ＰＧＳ，ＰＧＳ２  プラグ
ＰＫＧ１，ＰＫＧ１ａ  半導体装置
ＰＲ  ｐ型半導体層
ＰＲ２  ｐ型半導体領域
ＰＳ，ＰＳ１，ＰＳ２  ｐ＋型半導体領域
ＰＷ  ｐ型半導体領域
ＲＧ１，ＲＧ２  領域
ＳＢ  基板本体
ＳＤ２，ＳＤ３  接着層
ＳＬ  金属シリサイド層
ＳＲ  ｎ＋型ソース領域
ＳＲ２  ｎ＋型半導体領域
ＳＴ  素子分離領域
ＳＵＢ  半導体基板
ＳＷ  サイドウォールスペーサ
ＴＨＤ，ＴＨＧ，ＴＨＳ  スルーホール
ＴＬ  プラグ
ＴＬ１  窒化チタン膜
ＴＬ２  タングステン膜
ＴＲ，ＴＲ２  溝
ＷＡ  ワイヤ（ボンディングワイヤ）
【図１】
2018050048.tif 000003
【図２】
2018050048.tif 000004
【図３】
2018050048.tif 000005
【図４】
2018050048.tif 000006
【図５】
2018050048.tif 000007
【図６】
2018050048.tif 000008
【図７】
2018050048.tif 000009
【図８】
2018050048.tif 000010
【図９】
2018050048.tif 000011
【図１０】
2018050048.tif 000012
【図１１】
2018050048.tif 000013
【図１２】
2018050048.tif 000014
【図１３】
2018050048.tif 000015
【図１４】
2018050048.tif 000016
【図１５】
2018050048.tif 000017
【図１６】
2018050048.tif 000018
【図１７】
2018050048.tif 000019
【図１８】
2018050048.tif 000020
【図１９】
2018050048.tif 000021
【図２０】
2018050048.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
2018050048.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2018050048.tif 000031
【図３０】
2018050048.tif 000032
【図３１】
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【図３２】
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【図３３】
2018050048.tif 000035
【図３４】
2018050048.tif 000036
【図３５】
2018050048.tif 000037
【図３６】
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【図３７】
2018050048.tif 000039
【図３８】
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【図３９】
2018050048.tif 000041
【図４０】
2018050048.tif 000042
【図４１】
2018050048.tif 000043
【図４２】
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【図４３】
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【図４４】
2018050048.tif 000046
【図４５】
2018050048.tif 000047
【図４６】
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【図４７】
2018050048.tif 000049
【図４８】
2018050048.tif 000050
【図４９】
2018050048.tif 000051
【図５０】
2018050048.tif 000052
【図５１】
2018050048.tif 000053
【図５２】
2018050048.tif 000054
【図５３】
2018050048.tif 000055
【図５４】
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【図５５】
2018050048.tif 000057
【図５６】
2018050048.tif 000058
【図５７】
2018050048.tif 000059
【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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