(57)【要約】【課題】  センスダイオードへの過電圧の印加を抑制する。【解決手段】  半導体装置であって、半導体基板と、前記半導体基板の上部に配置されている上部主電極と、前記半導体基板の上部に配置されているセンスアノード電極と、第１抵抗層と、  前記半導体基板の下部に配置されている下部主電極を有している。前記第１抵抗層は、前記半導体基板の上部に配置されており、前記上部主電極及び前記センスアノード電極よりも高い抵抗率を有し、前記上部主電極と前記センスアノード電極とを接続している。前記半導体基板が、スイッチング素子とセンスダイオードを有している。前記スイッチング素子が、前記上部主電極と前記下部主電極の間に接続されている。前記センスダイオードが、前記センスアノード電極に接続されているｐ型の第１アノード領域と、前記下部主電極に接続されているｎ型の第１カソード領域を有している。【選択図】図２
2018137391.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板の上部に配置されている上部主電極と、
前記半導体基板の上部に配置されているセンスアノード電極と、
前記半導体基板の上部に配置されており、前記上部主電極及び前記センスアノード電極よりも高い抵抗率を有し、前記上部主電極と前記センスアノード電極とを接続している第１抵抗層と、
前記半導体基板の下部に配置されている下部主電極、
を有しており、
前記半導体基板が、スイッチング素子とセンスダイオードを有しており、
前記スイッチング素子が、前記上部主電極と前記下部主電極の間に接続されており、
前記センスダイオードが、前記センスアノード電極に接続されているｐ型の第１アノード領域と、前記下部主電極に接続されているｎ型の第１カソード領域を有している、
半導体装置。
【請求項２】
前記スイッチング素子が、前記上部主電極に接続されているｐ型のボディ領域を有しており、
前記半導体基板が、前記ボディ領域を前記第１アノード領域から分離しているｎ型の分離領域を有しており、
前記第１抵抗層の抵抗率が、前記分離領域の抵抗率よりも低い、
請求項１の半導体装置。
【請求項３】
前記第１抵抗層が、前記上部主電極の上面の一部と、前記センスアノード電極の上面の一部を覆っている請求項１または２の半導体装置。
【請求項４】
前記上部主電極が、前記第１抵抗層の上面の一部を覆っており、
前記センスアノード電極が、前記第１抵抗層の上面の一部を覆っている、
請求項１または２の半導体装置。
【請求項５】
前記第１抵抗層が、ポリシリコンによって構成されている請求項１〜４のいずれか一項の半導体装置。
【請求項６】
前記半導体基板の上部に配置されており、前記センスアノード電極よりも高い抵抗率を有する第２抵抗層をさらに有し、
前記第１アノード領域が、前記第２抵抗層を介して前記センスアノード電極に接続されている、
請求項１〜５のいずれか一項の半導体装置。
【請求項７】
前記センスアノード電極が、ワイヤーがボンディングされるボンディングパッドを有しており、
前記第２抵抗層が、前記ボンディングパッドの下部で前記センスアノード電極に接続されている第１部分と、前記第１部分から前記ボンディングパッドの外側まで伸びている第２部分を有しており、
前記第１アノード領域が、前記ボンディングパッドの下部に配置されておらず、前記第２部分を介して前記センスアノード電極に接続されている、
請求項６の半導体装置。
【請求項８】
前記第２抵抗層が、ポリシリコンにより構成されている請求項７の半導体装置。
【請求項９】
前記半導体基板の上部に配置されており、前記第２抵抗層よりも低い抵抗率を有し、前記第１アノード領域に接する配線層をさらに有し、
前記第１アノード領域が、前記配線層を介して前記第２抵抗層に接続されている、
請求項６〜８のいずれか一項の半導体装置。
【請求項１０】
前記第１アノード領域が、前記第２抵抗層に接している請求項６〜８のいずれか一項の半導体装置。
【請求項１１】
前記第２抵抗層が、ポリシリコンにより構成されている請求項１０の半導体装置。
【請求項１２】
前記半導体基板が、前記第１アノード領域と前記第１カソード領域の間に配置されており、前記第１カソード領域よりもｎ型不純物濃度が低いｎ型のドリフト領域を有しており、
前記第２抵抗層の抵抗率が、前記ドリフト領域の抵抗率よりも高い、
請求項６〜１１のいずれか一項の半導体装置。
【請求項１３】
前記半導体基板が、還流ダイオードをさらに有しており、
前記還流ダイオードが、前記上部主電極に接続されているｐ型の第２アノード領域と、前記下部主電極に接続されているｎ型の第２カソード領域を有している、
請求項１〜１２のいずれか一項の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【０００２】
特許文献１に、共通の半導体基板にスイッチング素子と保護ダイオードが設けられた半導体装置が開示されている。保護ダイオードのカソード電極は、スイッチング素子の一方の端子に接続されている。保護ダイオードのアノード電極は、外部回路に接続されている。保護ダイオードのアノード電極の電位は、スイッチング素子の前記一方の端子の電位に応じて変化する。特許文献１の技術では、保護ダイオードのアノード電極の電位に応じて、スイッチング素子に並列に接続されている還流ダイオードがオンしているか否かを判定する。外部回路は、還流ダイオードがオフしているときに、スイッチング素子のオンを許可する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１４９７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の保護ダイオードのように、ダイオードのカソード電極をスイッチング素子の一方の端子に接続すると、その端子の電位に応じてダイオードのアノード電極の電位が変化する。この種のダイオードは、特許文献１の使用方法（すなわち、還流ダイオードのオンの判定）以外の方法でも、スイッチング素子の端子の電位に基づいてスイッチング素子の動作状態を判定するために使用することができる。以下では、この種のダイオード（特許文献１の保護ダイオードを含む）を、センスダイオードという。
【０００５】
センスダイオードとスイッチング素子を単一の半導体基板に設ける場合には、半導体基板の上面に上部主電極とセンスアノード電極を設け、半導体基板の下面に下部主電極を設けることができる。センスダイオードのｐ型のアノード層がセンスアノード電極に接続され、センスダイオードのｎ型のカソード層が下部主電極に接続される。スイッチング素子は、上部主電極と下部主電極の間に接続される。すなわち、下部主電極において、スイッチング素子とセンスダイオードが接続される。つまり、下部主電極は、スイッチング素子の一方の端子であるとともに、センスダイオードのカソード電極でもある。半導体基板の上部に配置されている上部主電極とセンスアノード電極の間には寄生容量が存在する。また、半導体基板の上部に配置されているセンスアノード電極と半導体基板の下部に配置されている下部主電極の間にも、寄生容量が存在する。
【０００６】
図１２は、この半導体装置の回路図を例として示している。図１２には、スイッチング素子１００、センスダイオード１１０、上部主電極１２０、下部主電極１３０、センスアノード電極１４０、寄生容量１５０及び寄生容量１６０が示されている。なお、図１２では、スイッチング素子１００としてＩＧＢＴが示されているが、スイッチング素子１００はＭＯＳＦＥＴ、バイポーラトランジスタ等の他のスイッチング素子であってもよい。図１２に示すように、スイッチング素子１００は、上部主電極１２０と下部主電極１３０の間に接続されている。センスダイオード１１０のカソード層は下部主電極１３０に接続されており、センスダイオード１１０のアノード層は、センスアノード電極１４０に接続されている。センスアノード電極１４０と上部主電極１２０の間に、寄生容量１５０が存在している。センスアノード電極１４０と下部主電極１３０の間に、寄生容量１６０が存在している。
【０００７】
図１２の半導体装置において、スイッチング素子１００の動作中に、寄生容量１５０または寄生容量１６０を介した容量結合によって、意図せずセンスアノード電極１４０の電位が上昇する場合がある。容量結合によるセンスアノード電極１４０の電位上昇によって、センスダイオード１１０に過電圧が印加される場合がある。
【０００８】
したがって、本明細書では、センスダイオードへの過電圧の印加を抑制する技術を提供する。
【課題を解決するための手段】
【０００９】
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上部に配置されている上部主電極と、前記半導体基板の上部に配置されているセンスアノード電極と、第１抵抗層と、前記半導体基板の下部に配置されている下部主電極を有している。前記第１抵抗層は、前記半導体基板の上部に配置されており、前記上部主電極及び前記センスアノード電極よりも高い抵抗率を有し、前記上部主電極と前記センスアノード電極とを接続している。前記半導体基板が、スイッチング素子とセンスダイオードを有している。前記スイッチング素子が、前記上部主電極と前記下部主電極の間に接続されている。前記センスダイオードが、前記センスアノード電極に接続されているｐ型の第１アノード領域と、前記下部主電極に接続されているｎ型の第１カソード領域を有している。
【００１０】
この半導体装置では、第１抵抗層によってセンスアノード電極が上部主電極に接続されている。このため、容量結合によってセンスアノード電極の電位が上昇すると、第１抵抗層を介してセンスアノード電極から上部主電極に電流が流れる。このため、センスアノード電極の電位がそれ以上上昇することが抑制される。このため、センスダイオードへの過電圧の印加が抑制される。また、仮に、センスアノード電極と上部主電極の間の抵抗が極めて低いと、センスアノード電極の電位が上部主電極の電位に固定されてしまう。これに対し、この半導体装置では、センスアノード電極と上部主電極とを接続する第１抵抗層が、上部主電極及びセンスアノード電極よりも高い抵抗率を有する。このため、センスアノード電極の電位が上部主電極の電位に固定されず、センスアノード電極の電位が変化することができる。したがって、センスアノード電極の電位から、スイッチング素子の動作状態を判別することができる。したがって、この半導体装置によれば、スイッチング素子を好適に制御することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の半導体装置の上面図。
【図２】図１のＩＩ−ＩＩ線における半導体装置の断面図。
【図３】素子領域１８における半導体装置の断面図。
【図４】実施形態の半導体装置の回路図。
【図５】変形例の半導体装置の図１に対応する上面図。
【図６】変形例の半導体装置の図１に対応する上面図。
【図７】変形例の半導体装置の図１に対応する上面図。
【図８】変形例の半導体装置の図１に対応する上面図。
【図９】変形例の半導体装置の図２に対応する断面図。
【図１０】変形例の半導体装置の図２に対応する断面図。
【図１１】変形例の半導体装置の図２に対応する断面図。
【図１２】センスダイオードを有する半導体装置の回路図。
【発明を実施するための形態】
【００１２】
図１〜３は、実施形態の半導体装置１０を示している。半導体装置１０は、半導体基板１２を有している。半導体基板１２は、シリコン製の基板である。図１に示すように、半導体基板１２の上部に、上部主電極１４とセンスアノード電極５０が配置されている。上部主電極１４の下部の半導体基板１２に、素子領域１８が設けられている。後に詳述するが、素子領域１８内に、ＩＧＢＴと還流ダイオードが設けられている。また、センスアノード電極５０の下部の半導体基板１２に、センス領域７０が設けられている。後に詳述するが、センス領域７０内に、センスダイオードが設けられている。素子領域１８の面積は、センス領域７０の面積よりも遥かに大きい。なお、以下の説明において、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面に平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｚ方向及びｘ方向に直交する方向をｙ方向という。
【００１３】
図２に示すように、センス領域７０内の半導体基板１２の上面は、層間絶縁膜３６によって覆われている。また、センス領域７０の上部に、センスアノード電極５０、第２抵抗層５２及び配線層５４が配置されている。
【００１４】
第２抵抗層５２は、不純物がドープされたポリシリコンによって構成されている。第２抵抗層５２は、センスアノード電極５０及び配線層５４よりも高い抵抗率を有している。第２抵抗層５２は、層間絶縁膜３６上に配置されている。第２抵抗層５２の下部の層間絶縁膜３６に、コンタクトホール３６ｃが設けられている。コンタクトホール３６ｃ内に、配線層５４が配置されている。配線層５４は、Ａｌ（アルミニウム）またはＡｌＳｉ（アルミニウムとシリコンの合金）によって構成されている。配線層５４は、第２抵抗層５２に接している。配線層５４は、半導体基板１２の上面に接している。すなわち、配線層５４によって、第２抵抗層５２が半導体基板１２に接続されている。センスアノード電極５０は、ＡｌまたはＡｌＳｉによって構成されている。センスアノード電極５０は、第２抵抗層５２上に配置されている。センスアノード電極５０は、第２抵抗層５２の上面全体を覆っている。センスアノード電極５０の上面は、ボンディングパッドである。センスアノード電極５０の上面に、ワイヤー１７の端部がボンディングされている。ワイヤー１７の他端は、外部回路に接続されている。
【００１５】
第２抵抗層５２と配線層５４によって、センスアノード電極５０と半導体基板１２（より詳細には、後述するアノード領域６０）とを接続する電流経路が構成されている。上述したように、第２抵抗層５２の抵抗率は、センスアノード電極５０の抵抗率及び配線層５４の抵抗率よりも高い。このため、ボンディングパッドから半導体基板１２に至る電流経路において、第２抵抗層５２の抵抗は、センスアノード電極５０の抵抗及び配線層５４の抵抗よりも高い。
【００１６】
上部主電極１４は、ＡｌまたはＡｌＳｉによって構成されている。図２、３に示すように、上部主電極１４は、素子領域１８内で半導体基板１２の上面に接している。図２に示すように、上部主電極１４とセンスアノード電極５０の間には、間隔が設けられている。
【００１７】
図２に示すように、素子領域１８とセンス領域７０の間に位置する半導体基板１２の上面は、層間絶縁膜３６に覆われている。この部分の層間絶縁膜３６上に、第１抵抗層５１が配置されている。第１抵抗層５１は、不純物がドープされたポリシリコンによって構成されている。第１抵抗層５１の上面は、層間絶縁膜３６に覆われている。第１抵抗層５１上の層間絶縁膜３６に、コンタクトホール３６ａ、３６ｂが設けられている。センスアノード電極５０は、コンタクトホール３６ｂまで伸びている。センスアノード電極５０は、コンタクトホール３６ｂ内で第１抵抗層５１を覆っている。上部主電極１４は、コンタクトホール３６ａまで伸びている。上部主電極１４は、コンタクトホール３６ａ内で第１抵抗層５１を覆っている。第１抵抗層５１を介して、センスアノード電極５０が上部主電極１４に接続されている。
【００１８】
図２、３に示すように、半導体基板１２の下面には、下部主電極１６が配置されている。下部主電極１６は、半導体基板１２の下面の略全域に接している。
【００１９】
図２に示すように、センス領域７０内に、アノード領域６０、ドリフト領域２７及びカソード領域６２が配置されている。
【００２０】
アノード領域６０は、ｐ型領域である。アノード領域６０は、半導体基板１２の上面に露出する範囲に配置されている。アノード領域６０は、配線層５４の下に配置されている。アノード領域６０は、配線層５４に接している。アノード領域６０は、配線層５４と第２抵抗層５２を介してセンスアノード電極５０に接続されている。
【００２１】
ドリフト領域２７は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域２７は、アノード領域６０の下に配置されている。第２抵抗層５２の抵抗率は、伝導度変調現象が生じていないときのドリフト領域２７の抵抗率よりも高いことが好ましい。
【００２２】
カソード領域６２は、ドリフト領域２７よりもｎ型不純物濃度が高いｎ型領域である。カソード領域６２は、アノード領域６０の下部において、ドリフト領域２７の下に配置されている。カソード領域６２は、半導体基板１２の下面に露出する範囲に配置されている。カソード領域６２は、下部主電極１６に接している。
【００２３】
センス領域７０内には、アノード領域６０、ドリフト領域２７及びカソード領域６２によって、センスダイオードが設けられている。
【００２４】
図３に示すように、素子領域１８は、ＩＧＢＴが設けられているＩＧＢＴ範囲２０と、還流ダイオードが設けられているダイオード範囲４０を有している。ＩＧＢＴ範囲２０とダイオード範囲４０は互いに隣接している。素子領域１８内には、ＩＧＢＴ範囲２０とダイオード範囲４０がｙ方向において交互に繰り返すように配置されている。
【００２５】
素子領域１８内の半導体基板１２の上面には、複数のトレンチ３８が設けられている。半導体基板１２の上面において、複数のトレンチ３８は、ｘ方向に沿って平行に伸びている。図３に示す断面においては、各トレンチ３８は、半導体基板１２の上面からｚ方向に沿って伸びている。ＩＧＢＴ範囲２０とダイオード範囲４０のそれぞれに、複数のトレンチ３８が設けられている。各トレンチ３８の内面は、ゲート絶縁膜３２によって覆われている。各トレンチ３８内に、ゲート電極３４が配置されている。各ゲート電極３４は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。各ゲート電極３４の上面は、層間絶縁膜３６によって覆われている。各ゲート電極３４は、層間絶縁膜３６によって上部主電極１４から絶縁されている。ＩＧＢＴ範囲２０内の各ゲート電極３４は、図示しないゲート配線に接続されている。ダイオード範囲４０内の各ゲート電極３４は、ゲート配線に接続されていてもよいし、上部主電極１４等に接続されたダミー電極であってもよい。
【００２６】
２つのトレンチ３８に挟まれた各範囲に、エミッタ領域２２とｐ型領域２４が配置されている。ＩＧＢＴ範囲２０内及びダイオード範囲４０内に、エミッタ領域２２とｐ型領域２４が配置されている。エミッタ領域２２は、ｎ型領域である。エミッタ領域２２は、半導体基板１２の上面に露出する範囲に配置されている。エミッタ領域２２は、上部主電極１４に接している。エミッタ領域２２は、トレンチ３８の上端部においてゲート絶縁膜３２に接している。ｐ型領域２４は、高濃度領域２４ａと低濃度領域２４ｂを有している。高濃度領域２４ａは、低濃度領域２４ｂよりも高いｐ型不純物濃度を有している。高濃度領域２４ａは、半導体基板１２の上面に露出する範囲に配置されている。高濃度領域２４ａは、上部主電極１４に接している。低濃度領域２４ｂは、高濃度領域２４ａとエミッタ領域２２の下に配置されている。低濃度領域２４ｂは、エミッタ領域２２の下でゲート絶縁膜３２に接している。ＩＧＢＴ範囲２０内のｐ型領域２４は、ＩＧＢＴのボディ領域として機能する。また、ダイオード範囲４０内のｐ型領域２４は、還流ダイオードのアノード領域として機能する。なお、図３ではダイオード範囲４０内にエミッタ領域２２が配置されているが、ダイオード範囲４０内にエミッタ領域２２が配置されていなくてもよい。
【００２７】
ＩＧＢＴ範囲２０内及びダイオード範囲４０内のｐ型領域２４の下に、ドリフト領域２７が配置されている。すなわち、ドリフト領域２７は、センス領域７０とＩＧＢＴ範囲２０とダイオード範囲４０に跨って分布している。ドリフト領域２７は、ｐ型領域２４の下でゲート絶縁膜３２に接している。ドリフト領域２７は、ｐ型領域２４によってエミッタ領域２２から分離されている。
【００２８】
ＩＧＢＴ範囲２０内のドリフト領域２７の下に、コレクタ領域３０が配置されている。コレクタ領域３０は、ｐ型領域である。コレクタ領域３０は、半導体基板１２の下面に露出する範囲に配置されている。コレクタ領域３０は、下部主電極１６に接している。コレクタ領域３０は、ドリフト領域２７によってｐ型領域２４から分離されている。
【００２９】
ダイオード範囲４０内のドリフト領域２７の下に、カソード領域４４が配置されている。カソード領域４４は、ドリフト領域２７よりもｎ型不純物濃度が高いｎ型領域である。カソード領域４４は、半導体基板１２の下面に露出する範囲に配置されている。カソード領域４４は、下部主電極１６に接している。
【００３０】
ＩＧＢＴ範囲２０内には、エミッタ領域２２、ｐ型領域２４（すなわち、ボディ領域）、ドリフト領域２７、コレクタ領域３０、ゲート電極３４及びゲート絶縁膜３２等によってＩＧＢＴが構成されている。ＩＧＢＴとして動作する場合には、上部主電極１４がエミッタ電極として機能し、下部主電極１６がコレクタ電極として機能する。
【００３１】
ダイオード範囲４０内には、ｐ型領域２４（すなわち、アノード領域）、ドリフト領域２７、カソード領域４４等によって、還流ダイオードが構成されている。還流ダイオードとして機能する場合には、上部主電極１４がアノード電極として機能し、下部主電極１６がカソード電極として機能する。
【００３２】
図２に示すように、素子領域１８とセンス領域７０の間には、ドリフト領域２７が分布している。ドリフト領域２７によって、ｐ型領域２４（ボディ領域）がアノード領域６０から分離されている。以下では、ｐ型領域２４とアノード領域６０の間に位置するドリフト領域２７を、分離領域２７ａという場合がある。第１抵抗層５１の抵抗率は、分離領域２７ａの抵抗率よりも低いことが好ましい。
【００３３】
図４は、半導体装置１０の内部回路を示している。図４において、ＩＧＢＴ８２はＩＧＢＴ範囲２０内に設けられているＩＧＢＴを示しており、還流ダイオード８４はダイオード範囲４０内に設けられている還流ダイオードを示しており、センスダイオード８０はセンス領域７０内に設けられているセンスダイオードを示している。ＩＧＢＴ８２のコレクタは下部主電極１６に接続されており、ＩＧＢＴ８２のエミッタは上部主電極１４に接続されている。還流ダイオード８４のアノードは上部主電極１４に接続されており、還流ダイオード８４のカソードは下部主電極１６に接続されている。すなわち、還流ダイオード８４は、ＩＧＢＴ８２に対して逆並列に接続されている。センスダイオード８０のカソードは、下部主電極１６に接続されている。また、センスダイオード８０のアノードは、センスアノード電極５０に接続されている。センスアノード電極５０は、ワイヤー１７（図１参照）等を介して外部回路９０に接続されている。外部回路９０は、センスアノード電極５０の電位に応じて、ＩＧＢＴ８２のゲート電極の電位を制御する。センスアノード電極５０の電位は、下部主電極１６の電位に応じて変化する。下部主電極１６の電位が所定値以下だと、センスダイオード８０がオンし、センスアノード電極５０の電位が下部主電極１６と略同電位（より詳細には、センスダイオード８０の順方向電圧降下分だけ下部主電極１６の電位よりも高い電位）となる。また、下部主電極１６の電位が所定値よりも高いと、センスダイオード８０がオフする。この場合、センスアノード電極５０は下部主電極１６の電位から独立した電位（例えば、外部回路９０の内部で定まる電位）となる。したがって、外部回路９０は、センスアノード電極５０の電位を検出することで、ＩＧＢＴ８２の動作状態を検知することができる。このため、外部回路９０は、ＩＧＢＴ８２を好適に制御することができる。また、図１、２に示すように、センスアノード電極５０は、上部主電極１４の近くに配置されている。このため、センスアノード電極５０と上部主電極１４の間に、寄生容量が存在している。図４では、この寄生容量を、容量８６として示している。また、図２に示すように、センスアノード電極５０と下部主電極１６は、半導体基板１２を挟んで対向している。このため、センスアノード電極５０と下部主電極１６の間に、寄生容量が存在している。図４では、この寄生容量を、容量８８として示している。また、センスアノード電極５０は、第１抵抗層５１によって上部主電極１４に接続されている。図４では、第１抵抗層５１を、抵抗５１として示している。
【００３４】
センスアノード電極５０の電位が、寄生容量８６、８８を介した容量結合によって変化する場合がある。例えば、上部主電極１４の電位が急激に変化すると、寄生容量８８を介した容量結合によって、センスアノード電極５０の電位が変化する。また、下部主電極１６の電位が急激に変化すると、寄生容量８６を介した容量結合によって、センスアノード電極５０の電位が変化する。容量結合によってセンスアノード電極５０の電位が変化すると、センスダイオード８０に高い負荷が加わる。例えば、センスアノード電極５０の電位が容量結合によって過度に上昇すると、センスダイオード８０に順方向に過電圧が印加される。このため、センスダイオード８０に順方向に過電流が流れる。また、センスアノード電極５０の電位の上昇によってセンスダイオード８０に順方向に電流が流れている間に、アノード領域６０からドリフト領域２７にホールが注入される。その後にセンスアノード電極５０の電位が低下すると、センスダイオード８０に印加される電圧が順方向電圧から逆方向電圧に切り換わる。すると、ドリフト領域２７内に存在するホールが、センスアノード電極５０に排出される。このため、センスダイオード８０にリカバリ電流が流れる。順方向電流が大きいほど、その後に流れるリカバリ電流は大きくなり、センスダイオード８０に対する負荷が大きくなる。また、センスアノード電極５０の電位が過度に上昇すると、センスアノード電極５０と上部主電極１４の間の絶縁膜の絶縁性が劣化する場合がある。
【００３５】
これに対し、本実施形態の半導体装置１０では、第１抵抗層５１と第２抵抗層５２によって、センスダイオード８０への負荷が軽減される。以下、詳細に説明する。
【００３６】
上述したように、第１抵抗層５１は、センスアノード電極５０と上部主電極１４を接続している。容量結合によってセンスアノード電極５０の電位が上昇すると、第１抵抗層５１を介してセンスアノード電極５０から上部主電極１４へ微小電流が流れる。これによって、センスアノード電極５０の電位がそれ以上上昇することが抑制される。このため、センスダイオード８０への過電圧の印加が抑制される。また、センスアノード電極５０と上部主電極１４の間の絶縁膜の絶縁性の劣化を抑制することができる。なお、第１抵抗層５１の抵抗が低すぎると、センスアノード電極５０の電位が上部主電極１４の電位に固定され、外部回路９０が正常に動作できなくなる。これに対し、本実施形態では、第１抵抗層５１が比較的高い抵抗を有している。このため、センスアノード電極５０の電位が、上部主電極１４の電位からある程度独立して変動することができる。このため、外部回路９０は、センスアノード電極５０の電位に応じて、ＩＧＢＴ８２を適切に制御することができる。なお、センスアノード電極５０から上部主電極１４へ流れる微小電流は、半導体基板１２の内部ではなく、第１抵抗層５１に流れる。このため、半導体基板１２の発熱が抑制され、半導体基板１２に対するストレスが軽減される。
【００３７】
また、上述したように、抵抗が高い第２抵抗層５２が、センスアノード電極５０とアノード領域６０の間に配置されている。このため、センスダイオード８０の順方向電圧降下が大きい。このため、順電圧が印加されたときに、センスダイオード８０に順方向電流が流れ難い。これによって、センスダイオード８０に過電流が流れることが抑制される。また、センスダイオードに順方向電流が流れ難いので、センスダイオード８０に印加される電圧が順方向電圧から逆方向電圧に切り換わるときに、センスダイオード８０にリカバリ電流が流れ難い。
【００３８】
以上に説明したように、本実施形態の半導体装置１０では、センスダイオード８０に過電圧が印加され難い。また、本実施形態の半導体装置１０では、センスダイオード８０に過電流及びリカバリ電流が流れ難い。このため、センスダイオード８０に加わる負荷が軽減され、センスダイオード８０の信頼性が向上する。
【００３９】
なお、半導体装置１０を構成する各部材の構成を、例として、以下に記載する。ドリフト領域２７は、不純物としてリンを含み、４０〜１００Ωｃｍの抵抗率を有し、８０〜１６５μｍの厚みを有することができる。上部主電極１４は、ＡｌまたはＡｌＳｉにより構成された層の上面に積層されたチタン層、ニッケル層及び金（Ａｕ）層を有し、３〜３０μｍの厚みを有することができる。下部主電極１６は、ＡｌまたはＡｌＳｉにより構成された層の下面に積層されたチタン層、ニッケル層及び金層を有することができる。または、下部主電極１６は、チタン層、ニッケル層及び金層によって構成されていてもよい。下部主電極１６は、１〜３０μｍの厚みを有することができる。ｐ型領域２４は、不純物としてボロンを含み、１×１０１６〜１×１０１９ｃｍ−３のピーク不純物濃度を有し、０．２〜５．０μｍの厚みを有することができる。エミッタ領域２２は、不純物としてヒ素またはリンを含み、１×１０１８〜１×１０２１ｃｍ−３のピーク不純物濃度を有し、０．２〜１．５μｍの厚みを有することができる。カソード領域４４は、不純物としてリンを含み、１×１０１８〜１×１０２１ｃｍ−３のピーク不純物濃度を有し、０．２〜３．０μｍの厚みを有することができる。コレクタ領域３０は、不純物としてボロンを含み、１×１０１５〜１×１０１９ｃｍ−３のピーク不純物濃度を有し、０．２〜３．０μｍの厚みを有することができる。トレンチ３８は、４〜７μｍの深さを有することができる。第１抵抗層５１は、５００〜２０００ｎｍの厚みを有し、１×１０８〜１×１０１８Ωｃｍの抵抗率を有することができる。
【００４０】
なお、第１抵抗層５１の抵抗が高すぎると容量結合の影響が大きくなる一方で、第１抵抗層５１の抵抗が低すぎるとセンスアノード電極５０の電位が固定される。このため、第１抵抗層５１の抵抗は、適切な値に設定されている必要がある。例えば、第１抵抗層５１の厚みを調節して、第１抵抗層５１の抵抗を調節することができる。また、第１抵抗層５１の抵抗を調節するために、図５〜８の構成を採用してもよい。
【００４１】
図５の構成では、第１抵抗層５１が複数に分離されている。図５の構成では、図１の構成よりも、第１抵抗層５１の電流経路が狭くなる。したがって、第１抵抗層５１の抵抗を高くすることができる。
【００４２】
図６の構成では、第１抵抗層５１が蛇行しており、その両端で第１抵抗層５１と上部主電極１４に接続されている。図６の構成では、図１の構成よりも、第１抵抗層５１の電流経路が狭くなるとともに長くなる。したがって、第１抵抗層５１の抵抗を高くすることができる。
【００４３】
図７の構成では、センスアノード電極５０の輪郭の２辺において、上部主電極１４がセンスアノード電極５０に隣接している。それら２辺において、第１抵抗層５１がセンスアノード電極５０と上部主電極１４を接続している。図７の構成では、図１の構成よりも、第１抵抗層５１の電流経路が広くなる。したがって、第１抵抗層５１の抵抗を低くすることができる。
【００４４】
図８の構成では、センスアノード電極５０が上部主電極１４に囲まれている。センスアノード電極５０の周囲全体において、第１抵抗層５１がセンスアノード電極５０と上部主電極１４を接続している。図８の構成では、図１の構成よりも、第１抵抗層５１の電流経路が広くなる。したがって、第１抵抗層５１の抵抗を低くすることができる。なお、図８では、ワイヤー１７の図示を省略している。
【００４５】
また、上述した実施形態では、上部主電極１４が第１抵抗層５１の上面の一部（コンタクトホール３６ａの部分）を覆っており、センスアノード電極５０が第１抵抗層５１の上面の一部（コンタクトホール３６ｂの部分）を覆っている。しかしながら、図９に示すように、第１抵抗層５１が上部主電極１４の上面の一部と、センスアノード電極５０の上面の一部を覆っていてもよい。
【００４６】
また、上述した実施形態では、アノード領域６０がボンディングパッド（すなわち、センスアノード電極５０）の下部に配置されていた。しかしながら、図１０に示すように、アノード領域６０が、ボンディングパッドの下部に配置されておらず、ボンディングパッドの外側に配置されていてもよい。この場合、第２抵抗層５２が、ボンディングパッドの下部に位置する部分５２ａと、その部分５２ａからボンディングパッドの外側まで引き出された部分５２ｂを有していてもよい。アノード領域６０は、第２抵抗層５２の部分５２ｂを介してセンスアノード電極５０に接続されていてもよい。この構成によれば、ワイヤーボンディング時の衝撃が、アノード領域６０に加わり難い。これによって、アノード領域６０に欠陥等が生じることを抑制することができる。このため、センスダイオード８０のリーク電流等を抑制することができる。また、ボンディングパッドの下部に、ポリシリコンによって構成されている第２抵抗層５２が配置されているので、ワイヤーボンディング時にポリシリコン層によって半導体基板１２を保護することができる。これによって、ワイヤーボンディング時に半導体基板１２へのダメージを軽減することができる。
【００４７】
また、上述した実施形態では、第２抵抗層５２が配線層５４を介して半導体基板１２（すなわち、アノード領域６０）に接続されていた。しかしながら、図１１に示すように、第２抵抗層５２が、半導体基板１２に直接接していてもよい。この場合において、第２抵抗層５２を、ポリシリコンにより構成することが特に好ましい。図１１に示す構成において、第２抵抗層５２をポリシリコンにより構成すると、センスダイオード８０に逆電圧が印加された時に、アノード領域６０から第２抵抗層５２にホールが流入する。ポリシリコン中のキャリアライフタイムは短い。このため、第２抵抗層５２内をホールが流れるときに、多くのホールが再結合によって消滅する。これによって、リカバリ電流をさらに低減することができる。
【００４８】
また、上述した実施形態では、第１抵抗層５１と第２抵抗層５２がポリシリコンにより構成されていた。ポリシリコン中の不純物濃度を調整することによって、ポリシリコンの抵抗率を容易に調整することができる。したがって、第１抵抗層５１と第２抵抗層５２の抵抗率を所望の抵抗率に調整し易い。また、第１抵抗層５１が、ＳＩｎＳｉＮ（semi-insulating silicon nitride）膜（半絶縁性窒化珪素膜）により構成されていてもよい。ＳＩｎＳｉＮ膜は、半導体基板の表面保護や半導体基板内部の電界安定のための保護膜として半導体基板の上面に設けられる場合がある。第１抵抗層５１がＳＩｎＳｉＮ膜である場合には、保護膜としてのＳＩｎＳｉＮ膜と同時に、第１抵抗層５１を形成することができる。図９に示すように上部主電極１４とセンスアノード電極５０の上部に第１抵抗層５１が配置され、第１抵抗層５１がＳＩｎＳｉＮ膜である場合には、以下のように半導体装置１０を製造することができる。まず、上部主電極１４とセンスアノード電極５０を形成する。次に、半導体基板の表面にＳＩｎＳｉＮ膜を形成する。次に、ＳＩｎＳｉＮ膜をパターニングする。このとき、保護膜及び第１抵抗層５１として必要な箇所に、ＳＩｎＳｉＮ膜を残存させる。この方法によれば、保護膜と第１抵抗層５１を同時に形成することができる。
【００４９】
また、第１抵抗層５１と第２抵抗層５２は、同じ材料によって構成されていてもよいし、異なる材料によって構成されていてもよい。但し、第１抵抗層５１と第２抵抗層５２が同じ材料であれば、製造工程において第１抵抗層５１と第２抵抗層５２を同時に形成することができる。この場合、第１抵抗層５１と第２抵抗層５２の抵抗率が略等しくなる。
【００５０】
また、上述した実施形態では、素子領域１８内にＩＧＢＴが設けられていたが、ＩＧＢＴに代えてＭＯＳＦＥＴ等の他のスイッチング素子が素子領域１８内に設けられていてもよい。
【００５１】
また、上述した実施形態では、センスアノード電極５０の上面全体がボンディングパッドであったが、センスアノード電極５０の上面の一部がボンディングパッドであってもよい。
【００５２】
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のアノード領域６０は、請求項の第１アノード領域の一例である。実施形態のカソード領域６２は、請求項の第１カソード領域の一例である。実施形態のダイオード範囲４０内のｐ型領域２４は、請求項の第２アノード領域の一例である。実施形態のカソード領域４４は、請求項の第２カソード領域の一例である。
【００５３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００５４】
本明細書が開示する一例の半導体装置では、スイッチング素子が、上部主電極に接続されているｐ型のボディ領域を有していてもよい。また、半導体基板が、ボディ領域を第１アノード領域から分離しているｎ型の分離領域を有していてもよい。第１抵抗層の抵抗率が、分離領域の抵抗率よりも低くてもよい。
【００５５】
この構成によれば、センスアノード電極と上部主電極の間の抵抗を低くすることができる。これによって、センスダイオードへの過電圧の印加をより効果的に抑制することができる。
【００５６】
本明細書が開示する一例の半導体装置では、第１抵抗層が、上部主電極の上面の一部と、センスアノード電極の上面の一部を覆っていてもよい。
【００５７】
本明細書が開示する別の一例の半導体装置では、上部主電極が、第１抵抗層の上面の一部を覆っていてもよい。また、センスアノード電極が、第１抵抗層の上面の一部を覆っていてもよい。
【００５８】
本明細書が開示する一例の半導体装置では、第１抵抗層が、ポリシリコンによって構成されていてもよい。
【００５９】
この構成によれば、ポリシリコン中の不純物濃度を調整することで、第１抵抗層の抵抗率を調整することができる。
【００６０】
本明細書が開示する一例の半導体装置は、半導体基板の上部に配置されており、センスアノード電極よりも高い抵抗率を有する第２抵抗層をさらに有していてもよい。第１アノード領域が、第２抵抗層を介して前記センスアノード電極に接続されていてもよい。
【００６１】
この構成によれば、センスダイオードに電流が流れ難くなる。したがって、センスダイオードの順方向電流及びリカバリ電流を抑制することができる。
【００６２】
第２抵抗層を有する一例の半導体装置では、センスアノード電極が、ワイヤーがボンディングされるボンディングパッドを有していてもよい。第２抵抗層が、ボンディングパッドの下部でセンスアノード電極に接続されている第１部分と、第１部分からボンディングパッドの外側まで伸びている第２部分を有していてもよい。第１アノード領域が、ボンディングパッドの下部に配置されておらず、第２部分を介してセンスアノード電極に接続されていてもよい。
【００６３】
この構成によれば、ワイヤーボンディング時の衝撃が第１アノード領域に加わり難く、第１アノード領域に欠陥が生じることを抑制することができる。
【００６４】
第２抵抗層がボンディングパッドの下部に配置されている構成においては、第２抵抗層が、ポリシリコンにより構成されていてもよい。
【００６５】
衝撃に強いポリシリコンをボンディングパッドの下に配置することで、ワイヤーボンディング時の衝撃から半導体基板を保護することができる。
【００６６】
第２抵抗層を有する一例の半導体装置は、半導体基板の上部に配置されており、第２抵抗層よりも低い抵抗率を有し、第１アノード領域に接する配線層をさらに有していてもよい。第１アノード領域が、配線層を介して第２抵抗層に接続されていてもよい。
【００６７】
また、第２抵抗層を有する他の一例の半導体装置では、第１アノード領域が、第２抵抗層に接していてもよい。この場合に、第２抵抗層が、ポリシリコンにより構成されていてもよい。
【００６８】
ポリシリコン中のキャリアライフタイムは短い。この構成では、センスダイオードに逆電圧が印加された時に半導体基板からセンスアノード電極に排出されるホールが、ポリシリコンによって構成されている第２抵抗層を通る。このため、第２抵抗層中でホールが再結合によって消滅し易い。このため、リカバリ電流をさらに抑制することができる。
【００６９】
また、第２抵抗層を有する一例の構成では、半導体基板が、第１アノード領域と第１カソード領域の間に配置されており、第１カソード領域よりもｎ型不純物濃度が低いｎ型のドリフト領域を有していてもよい。第２抵抗層の抵抗率が、ドリフト領域の抵抗率よりも高くてもよい。
【００７０】
この構成によれば、センスダイオードのリカバリ電流をさらに抑制することができる。
【００７１】
また、本明細書が開示する一例の構成では、半導体基板が、還流ダイオードをさらに有していてもよい。還流ダイオードが、上部主電極に接続されているｐ型の第２アノード領域と、下部主電極に接続されているｎ型の第２カソード領域を有していてもよい。
【００７２】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００７３】
１０    ：半導体装置
１２    ：半導体基板
１４    ：上部主電極
１６    ：下部主電極
１８    ：素子領域
２０    ：ＩＧＢＴ範囲
２２    ：エミッタ領域
２４    ：ｐ型領域
２７    ：ドリフト領域
３０    ：コレクタ領域
３２    ：ゲート絶縁膜
３４    ：ゲート電極
３６    ：層間絶縁膜
３８    ：トレンチ
４０    ：ダイオード範囲
４４    ：カソード領域
５０    ：センスアノード電極
５１    ：第１抵抗層
５２    ：第２抵抗層
５４    ：配線層
６０    ：アノード領域
６２    ：カソード領域
７０    ：センス領域
【図１】
2018137391.tif 000003
【図２】
2018137391.tif 000004
【図３】
2018137391.tif 000005
【図４】
2018137391.tif 000006
【図５】
2018137391.tif 000007
【図６】
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【図７】
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【図８】
2018137391.tif 000010
【図９】
2018137391.tif 000011
【図１０】
2018137391.tif 000012
【図１１】
2018137391.tif 000013
【図１２】
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