(57)【要約】【課題】ＪＴＥ構造に代表されるリング状のＲＥＳＵＲＦ効果による電界緩和層を備える構造で、エピタキシャル堆積層の濃度ズレがあった場合でも、安定した絶縁破壊耐圧を得ることができること。【解決手段】ｎ型ＳｉＣ半導体基板１と、ｎ型ＳｉＣ半導体基板１に堆積された、ｎ型ＳｉＣ半導体基板１よりも不純物濃度の低いｎ-型ＳｉＣ層２と、素子終端部の主表面近傍に形成されるＪＴＥ層９とを有する半導体装置の製造方法において、ｎ-型ＳｉＣ層２の狙いの濃度ｎ１および膜厚ｔ１に対し、実際のｎ-型ＳｉＣ層２の濃度ｎ２と膜厚ｔ２のとき、ｎ２×ｔ２−ｎ１×ｔ１＞０の場合、｛ｎ２×ｔ２−ｎ１×ｔ１｝×αのドーズ量で第２導電型イオン種をＪＴＥ層９の狙い濃度まで追加して補正注入し、ｎ２×ｔ２−ｎ１×ｔ１＜０の場合、｛ｎ１×ｔ１−ｎ２×ｔ２｝×αのドーズ量の第２導電型イオン種をＪＴＥ層９の狙い濃度から差し引いて補正注入する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、前記第１導電型半導体基板に堆積された、前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、素子終端部の主表面近傍に形成されるリング状のＲＥＳＵＲＦ効果による電界緩和層である第２導電型半導体領域とを有する半導体装置の製造方法において、
前記第１導電型半導体堆積層の狙い濃度ｎ１および膜厚ｔ１に対し、実際の前記第１導電型半導体堆積層の濃度ｎ２および膜厚ｔ２のとき、
ｎ２×ｔ２−ｎ１×ｔ１＞０の場合、｛ｎ２×ｔ２−ｎ１×ｔ１｝×α
のドーズ量で第２導電型イオン種を前記第２導電型半導体領域の狙い濃度まで追加して補正注入し、
ｎ２×ｔ２−ｎ１×ｔ１＜０の場合、｛ｎ１×ｔ１−ｎ２×ｔ２｝×α
のドーズ量の前記第２導電型イオン種を前記第２導電型半導体領域の狙い濃度から差し引いて補正注入することを特徴とする半導体装置の製造方法。
【請求項２】
前記補正注入のドーズ量の係数αは、活性化温度に対応する活性化率に基づき、
１＜α＜１．４３
の範囲内であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電型半導体領域が複数のリング状の領域からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型半導体基板はワイドバンドギャップ半導体基板であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第１導電型半導体基板はシリコン半導体基板であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第１導電型半導体基板は炭化珪素半導体基板であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、特に、炭化珪素（ＳｉＣ）基板内にＪＴＥ層が形成されている、炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣ基板を用いた、ショットキーダイオード、ｐｎダイオード、ＭＯＳＦＥＴなどのパワー半導体装置がある。このパワー半導体装置では、ｐｎ接合部に電界が集中することを防止するために、様々な終端構造が導入されている。そして、終端構造の一つに、ＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔａｉｏｎ  Ｅｄｇｅ）構造がある（例えば、下記非特許文献１参照。）。
【０００３】
ＪＴＥ構造は、イオン注入により容易に形成できる、という特徴を有している。さらに、ＪＴＥ構造は、絶縁破壊時においてＪＴＥ層が完全に空乏化するように、ＪＴＥ層のキャリア濃度を設計すれば良く、ＪＴＥ構造の設計が容易である、という特徴も有している。
【０００４】
また、ＪＴＥ表面の電界強度を下げるために、ｐｎ接合とＪＴＥを第三の層によって被覆する工夫もされている（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４５３１１４２号公報
【非特許文献】
【０００６】
【非特許文献１】Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ著、「ＰＯＷＥＲ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ」、ＰＷＳ  ＰＵＢＬＩＳＨＩＮＧ  ＣＯＭＰＡＮＹ、ｐｐ１１１−ｐｐ１１３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）効果による電界緩和層は、イオン注入等で形成されるが、その注入不純物濃度は、下地である第１導電型半導体堆積層のキャリア濃度により影響を受ける。
【０００８】
通常、第１導電型半導体堆積層はエピタキシャル成長法により形成され、製膜バッチ毎に入れられたモニタを測定することで管理される。具体的には、濃度は水銀ＣＶ法により測定され、膜厚はＦＴ−ＩＲ法を用いる。半導体のエピタキシャル成長において、キャリア濃度および膜厚の制御は難しく、製膜バッチ毎のバラツキが大きいことが課題として存在する。エピタキシャル成長が安定しない理由としては、エピタキシャル成長を行うごとにチャンバー内の環境が変わり、ウエハの受ける温度や原料ガスの流れが変化することが挙げられる。
【０００９】
さらに、チャンバーは、ある一定の堆積膜厚毎にクリーニングを必要とし、そのクリーニングによっても製膜環境が変化してしまい、バッチ毎のバラツキを低減することは困難である。さらに、キャリア濃度が外れてしまったウエハは、後述するように希望の絶縁破壊耐圧が得られないため、その後のデバイス作成プロセスへ進めることができず、ロットアウトまたは再生工程に送ることになってしまう。
【００１０】
本発明は、ＪＴＥ構造に代表されるリング状のＲＥＳＵＲＦ効果による電界緩和層を備える構造で、エピタキシャル層形成時のキャリア濃度にズレがあった場合でも、安定した絶縁破壊耐圧を得ることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体基板と、前記第１導電型半導体基板に堆積された、前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、素子終端部の主表面近傍に形成されるリング状のＲＥＳＵＲＦ効果による電界緩和層である第２導電型半導体領域とを有する半導体装置の製造方法において、第１導電型半導体堆積層の狙い濃度ｎ１および膜厚ｔ１に対し、実際の前記第１導電型半導体堆積層の濃度ｎ２および膜厚ｔ２のとき、ｎ２×ｔ２−ｎ１×ｔ１＞０の場合、｛ｎ２×ｔ２−ｎ１×ｔ１｝×αのドーズ量で第２導電型イオン種を前記第２導電型半導体領域の狙い濃度まで追加して補正注入し、ｎ２×ｔ２−ｎ１×ｔ１＜０の場合、｛ｎ１×ｔ１−ｎ２×ｔ２｝×αのドーズ量の前記第２導電型イオン種を前記第２導電型半導体領域の狙い濃度から差し引いて補正注入することを特徴とする。
【００１２】
また、前記補正注入のドーズ量の係数αは、活性化温度に対応する活性化率に基づき、１＜α＜１．４３の範囲内であることを特徴とする。
【００１３】
また、前記第２導電型半導体領域が複数のリング状の領域からなることを特徴とする。
【００１４】
また、前記半導体基板はワイドバンドギャップ半導体基板であることを特徴とする。
【００１５】
また、前記半導体基板はシリコン半導体基板であることを特徴とする。
【００１６】
また、前記半導体基板は炭化珪素半導体基板であることを特徴とする。
【００１７】
上記構成によれば、一連の半導体プロセスにおいて第１導電型半導体堆積層の形成工程後の不純物濃度検査の結果から設計狙い値と実際のズレ量を算出し、そのズレ量を補完する量のイオン種を第２導電型半導体領域へイオン注入することで、第１導電型半導体堆積層の形成工程の工程バラツキによって目的の不純物濃度が得られなかった場合でも、そのウエハを用いて安定した絶縁破壊電圧を有する半導体装置を製造することが可能になる。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【発明の効果】
【００１８】
本発明によれば、ＪＴＥ構造に代表されるリング状のＲＥＳＵＲＦ効果による電界緩和層を備える構造で、エピタキシャル堆積層の濃度ズレがあった場合でも、安定した絶縁破壊耐圧を得ることができるようになる。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その１）
【図２】図２は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その２）
【図３】図３は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その３）
【図４】図４は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その４）
【図５】図５は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その５）
【図６】図６は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その６）
【図７】図７は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その７）
【図８】図８は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その８）
【図９】図９は、ｎ-型ＳｉＣ層の濃度と周辺耐圧構造部ＪＴＥ層の面密度との関係をシミュレーションした図表である。
【図１０】図１０は、デバイスシミュレーションに基づき導き出した耐圧に必要なアクセプタ面密度を示す図表である。
【図１１】図１１は、ｎ-型ＳｉＣ層の濃度×膜厚と、周辺耐圧構造部のアクセプタ密度との関係を示す図表である。
【図１２】図１２は、炭化珪素基板にアルミニウムを注入した場合の活性化温度と活性化率を示す図表である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、この発明にかかる好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２１】
（実施の形態）
以下、本発明の実施の形態について、図１〜図８を参照して、製造プロセスと合わせて説明する。図１〜図８は、実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。これら図１〜図８の左側（ａ）は活性領域、右側（ｂ）は周辺耐圧構造の断面図である。
【００２２】
なお、本実施例は縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料としてワイドバンドギャップ半導体基板の炭化珪素を用い、素子耐圧１７００ＶのＭＯＳＦＥＴを示した。また、第１の導電型をｎ型、第２の導電型をｐ型とし、高濃度を＋（プラス）、低濃度を−（マイナス）で示しているが、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。
【００２３】
（サンプルＡ）
サンプルＡは、図１に示すように、まず、ｎ型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗ＳｉＣ半導体１とした。このｎ型ＳｉＣ半導体基板１の結晶学的面指数は、（０００−１）に対して４°ほど傾いた面の上に窒素を１．０×１０16ｃｍ-3程度含むｎ-型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。この濃度、膜厚は前記の方法で測定された値であり、設計の狙い通りである。
【００２４】
次に、図２に示すように、ｎ-型ＳｉＣ層２の上に幅１３μｍで深さ０．５μｍのｐ+層３をイオン注入法で形成する。その際のイオンはアルミニウムを用いた。また、不純物濃度は、１．０×１０18ｃｍ-3となるようにドーズ量を設定した。例えば、ｐ+層３は、６角形セルパターンにて作成する。このほか、４角形セルやストライプパターンなどでも問題ない。ｐ+層３間の距離は２μｍとした。
【００２５】
その後、図３に示すように、ｐベース層４をエピタキシャル成長法により０．５μｍ厚でｐ+層３ならびにｎ-型ＳｉＣ層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は２．０×１０16ｃｍ-3となるようにした。
【００２６】
次に、図４（ｂ）に示すように、周辺耐圧構造部を形成するため、ｐベース層４をエピタキシャル成長後、その一部を深さ０．７μｍでエッチングし、べベル５を形成する。さらに、ｐ-層（ＪＴＥ層）９形成のため、アルミニウムを１．０×１０13ｃｍ-2イオン注入した。
【００２７】
その後、図５に示すように、ｎ打ち返し層６として窒素イオンが５．０×１０16ｃｍ-3で深さ１．５μｍ、幅２．０μｍになるように選択的に注入し、図６に示すように、ｎ+ソース層７、ｐ+コンタクト層８をｐベース層４内に選択的に形成する。その後、図７（ｂ）に示すように、周辺耐圧構造部へｐ-型の電界緩和層（ＪＴＥ層９）をイオン注入にて形成した。その時のドーズ量（面密度）は３．０×１０13ｃｍ-2、注入深さは５００ｎｍのボックスプロファイルである。これらのプロセスの後、活性化アニールを実施する。なお、その際の熱処理温度・時間は１６８０℃・３分である。この周辺耐圧構造部への注入ドーズ量も設計通りの値である。
【００２８】
そして、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールし、図８に示すように、リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜としてリンガラスを１．０μｍ厚で成膜、パターニングし熱処理する。そして、１％シリコンを含んだアルミニウム１１を表面にスパッタ法にて厚さ５μｍで成膜した。また、ｎ型ＳｉＣ半導体基板１の裏面には、ニッケルを成膜し９７０℃で熱処理後、Ｔｉ／Ｎｉ／Ａｕを成膜した。そして保護膜を表面に付加して素子（炭化珪素半導体装置）は完成する。
【００２９】
（サンプルＢ）
サンプルＢは、設計の狙い値から外れた濃度、膜厚を有するウエハを用いた。具体的には、エピタキシャル膜形成時に同時処理を行ったモニタ用ＳｉＣウエハを前記の方法により測定することで得られたｎ-型ＳｉＣ層２の濃度および膜厚は１．３×１０16ｃｍ-3、１３μｍであり、ｎ-型ＳｉＣ層２以外の工程は、上記サンプルＡと同様の手法で作成した。このｎ-型ＳｉＣ層２の濃度は、通常のプロセスのバラツキの範囲内であるが、サンプルＡの設計値に対し濃度は３０％、膜厚は３０％のズレが生じてしまっている。
【００３０】
これらのサンプルの絶縁破壊耐圧を測定したところ、サンプルＡは期待通りの１８００Ｖを超える耐圧を有するが、サンプルＢは５００Ｖ程度で十分な耐圧を得ることができなかった。この結果は、エピタキシャル製膜のプロセスバラツキにより、素子の絶縁破壊耐圧が決定されていることを意味する。この対策としてはエピタキシャル製膜のプロセスバラツキを低減することが最適であるが、上記の理由により困難である。
【００３１】
図９は、ｎ-型ＳｉＣ層の濃度と周辺耐圧構造部ＪＴＥ層の面密度との関係をシミュレーションした図表である。上記の結果を受け、デバイスシミュレーションを用い、ｎ-型ＳｉＣ層２の濃度と周辺耐圧構造部ＪＴＥ層の面密度との関係を試算した結果を示す。横軸はＪＴＥ１層への注入ドーズ量、縦軸は周辺耐圧構造部の耐圧値である。
【００３２】
周辺耐圧構造のドーズ量に対する耐圧特性は、エピタキシャル層（ｎ-型ＳｉＣ層２）の不純物濃度の影響を受けることがわかる。例えば、耐圧特性１８００Ｖ以上を維持するためには、ｎ-型ＳｉＣ層２のエピタキシャル濃度、膜厚が小さいものの場合は、１．２×１０13ｃｍ-2〜２．８×１０13ｃｍ-2の注入ドーズ量が必要であり、エピ濃度、膜厚が大きいものの場合は、３．５×１０13ｃｍ-2〜４．７×１０13ｃｍ-2の注入ドーズ量が必要となる。周辺耐圧構造部のイオン注入ドーズ量を固定とした場合、どちらのエピタキシャル層（ｎ-型ＳｉＣ層２）に対しても所望の耐圧特性を得ることは、このシミュレーション結果からは不可能であることが分かる。
【００３３】
ここで、実施の形態では、十分なプロセスマージンを確保しつつ、ｎ-型ＳｉＣ層２のエピタキシャル層形成の工程のプロセスバラツキを許容できる手法として、エピタキシャル工程直後の検査工程での結果と設計値とのズレ量を算出し、周辺耐圧構造部のイオン注入時にドーズ量を補完することを導き出した。
【００３４】
図１０は、デバイスシミュレーションに基づき導き出した耐圧に必要なアクセプタ面密度を示す図表である。横軸にエピタキシャル膜の濃度×膜厚とし、縦軸には十分な耐圧を得るために必要な周辺耐圧構造部のアクセプタ面密度（Ｎａ、ｃｍ-2）を示す。縦軸には、図９に示した上に凸の特性の中央値を代表値として使用している。このシミュレーション結果から、ｎ-型ＳｉＣ層２（エピタキシャル膜）の濃度×膜厚と、周辺耐圧構造部のアクセプタ面密度は、１対１（傾き１）の関係であることが分かる。
【００３５】
図１１は、ｎ-型ＳｉＣ層の濃度×膜厚と、周辺耐圧構造部のアクセプタ密度との関係を示す図表である。例えば、図１１に示す設計値（ｎ１，ｔ１，Ｎａ１）と、実測値（ｎ２，ｔ２，Ｎａ２）であったとすると、十分な耐圧を得るために必要な周辺耐圧構造部へのアクセプタ面密度（Ｎａ２）は、以下の式で求めることができる。
【００３６】
Ｎａ２＝（ｎ２×ｔ２−ｎ１×ｔ１）＋Ｎａ１
ここで、ｎはエピタキシャル層中の不純物濃度、ｔはエピ層の厚さ、Ｎａは最良の耐圧を得るために必要な周辺耐圧構造部のアクセプタ面密度を示す。
【００３７】
上記によれば、十分な耐圧を得るためには、もともとの設計値Ｎａ１に（ｎ２×ｔ２−ｎ１×ｔ１）を加える必要があることが分かる。このように補正が必要となるのは、周辺耐圧構造部での電界強度のバランスを保つためである。
【００３８】
また、実際にはアクセプタ面密度の補正は、イオン注入にて実施される。後にも示すが、イオン注入された不純物は、活性化処理温度により活性化率（Ａ）が異なる。そのため、実際に補正のため加えるイオン注入ドーズ量（ΔＩ）は、
【００３９】
ΔＩ＝（Ｎａ２−Ｎａ１）／Ａ
＝（ｎ２×ｔ２−ｎ１×ｔ１）／Ａ
となり、１／Ａを補正係数（α）とすると、補正注入ドーズ量は、
ΔＩ＝（ｎ２×ｔ２−ｎ１×ｔ１）×α
となる。
【００４０】
そして、ｎ-型ＳｉＣ層２のエピタキシャル工程で発生した不純物濃度のズレ量を、その後工程であるイオン注入工程で補完するためには、イオン注入された不純物の活性化アニール処理での活性化率が重要となる。
【００４１】
エピタキシャル工程で導入される不純物の活性化率は、ほぼ１００％と仮定される。イオン注入で導入される不純物の活性化率については活性化温度との関係があるため、ホール測定法により調査を行った。
【００４２】
図１２は、炭化珪素基板にアルミニウムを注入した場合の活性化温度と活性化率を示す図表である。４Ｈ−ＳｉＣにアルミニウム（Ａｌ）を注入した場合の活性化率は、１６００℃で７０％、１７００℃で７８％、１８００℃で８２％であった。活性化率については、Ｎ．Ｓ．Ｓａｋｓ等も同様の調査を実施している（例えば、下記非特許文献２参照）。活性化率の値は、研究機関により多少の誤差が生じている。
【００４３】
非特許文献２：Ｓａｋｓ  ｅｔ  ａｌ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．９０，Ｎｏ．６，１５  Ｓｅｐｔｅｍｂｅｒ  ２００１
【００４４】
活性化アニール温度により活性化率が変わり、補正ドーズ量の算出係数（α）も変動する。しかし、活性化温度を下げることはイオン注入ドーズ量を増大させることになり、製造コストを考慮すると１６００℃以上、すなわち活性化率７０％以上（αが１．４３以下）が好ましい。また、活性化温度を上げると、活性化率は１００％に近づくことが想定されるが１００％を超えることはなく、αが１以上となることはない。ただし、実際は活性化アニール温度を上げることでデバイス表面からＳｉが離脱し、面荒れを発生させるため、活性化処理の温度は２０００℃以下が望ましい。
【００４５】
（サンプルＣ）
サンプルＣにはサンプルＢとエピタキシャル成膜が同バッチであるウエハを適用した。したがって、エピタキシャル膜の膜厚および濃度はサンプルＢと同じである。今回の場合、エピタキシャル工程の設計値は、濃度が１．０×１０16ｃｍ-3、膜厚は１０μｍであることから、１６８０℃での活性化率（７７％）の影響を考慮すると、サンプルＣに対するイオン注入による補正ドーズ量は、９．０×１０12ｃｍ-2と算出できる。この結果より、周辺耐圧構造部へのイオン注入ドーズ量を３．９×１０13ｃｍ-2としデバイスを作製した。
【００４６】
サンプルＢとサンプルＣは同じエピ層の濃度を有するにも関わらず、サンプルＣは期待通りの１８００Ｖを超える耐圧を有することを確認した。
【００４７】
以上説明したように、実施の形態によれば、一連の半導体プロセスにおいてｎ-型ＳｉＣ層（エピタキシャル層）の形成工程後の不純物濃度検査の結果から設計狙い値と実際のズレ量を算出し、そのズレ量を補完する量のイオン種をＪＴＥ層９へイオン注入する。これにより、ＪＴＥ構造に代表されるリング状のＲＥＳＵＲＦ効果による電界緩和層を備える構造で、エピタキシャル層形成時のキャリア濃度にズレがあった場合でも、安定した絶縁破壊耐圧を得ることができるようになる。これにより、所望するキャリア濃度のウエハを製造し、所定の絶縁破壊耐圧を得ることができるため、デバイス作成プロセスを無駄なく円滑に遂行でき、ロットアウトの発生を抑制できるようになる。
【００４８】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧を有する半導体装置の製造方法に有用である。
【符号の説明】
【００５０】
１  ｎ型ＳｉＣ半導体基板
２  ｎ-型ＳｉＣ層（エピタキシャル層）
３  ｐ+層
４  ｐベース層
５  べベル
６  ｎ打ち返し層
７  ｎ+ソース層
８  ｐ+コンタクト層
９  ＪＴＥ層（ｐ-層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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