(57)【要約】【課題】３次元構造を有する半導体記憶装置でメモリセルの特性の劣化を抑制することができる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、ピラー部１２１と、ピラー部１２１の側面に高さ方向に沿って配置される絶縁膜１１１および電極膜１１２と、電極膜１１２とピラー部１２１との間および電極膜１１２と絶縁膜１１１との間に配置される第１ブロック絶縁膜１３５と、を備える。ピラー部１２１は、電極膜１１２側から第２ブロック絶縁膜１３４、第３ブロック絶縁膜１３３、電荷蓄積層１３２、トンネル絶縁膜１３１およびチャネル半導体層１２３を含む。第３ブロック絶縁膜１３３と電極膜１１２との間の距離は、第１ブロック絶縁膜１３５の厚さと第２ブロック絶縁膜１３４との厚さの和である。第１ブロック絶縁膜１３５の厚さは、第２ブロック絶縁膜１３４の厚さ以上で、第２ブロック絶縁膜１３４の厚さの２倍以下である。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体層上に配置されるピラー部と、
前記ピラー部の側面に、前記ピラー部の高さ方向に沿って複数配置される絶縁膜と、
前記高さ方向に隣接する前記絶縁膜間に配置される電極膜と、
前記電極膜と前記ピラー部との間および前記電極膜と前記絶縁膜との間に配置される第１ブロック絶縁膜と、
を備え、
前記ピラー部は、前記電極膜に接する側から第２ブロック絶縁膜、第３ブロック絶縁膜、電荷蓄積層、トンネル絶縁膜およびチャネル半導体層を含み、
前記第１ブロック絶縁膜および前記第２ブロック絶縁膜は、酸化シリコンよりも比誘電率の大きな絶縁材料からなり、
前記第３ブロック絶縁膜と前記電極膜との間の距離は、前記第１ブロック絶縁膜の厚さと前記第２ブロック絶縁膜との厚さの和であり、
前記第１ブロック絶縁膜の厚さは、前記第２ブロック絶縁膜の厚さ以上で、前記第２ブロック絶縁膜の厚さの２倍以下であることを特徴とする半導体記憶装置。
【請求項２】
前記第１ブロック絶縁膜は、酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜であり、
前記第２ブロック絶縁膜は、酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３ブロック絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ピラー部は、半導体層上に２次元的に配置され、
前記絶縁膜と前記電極膜と前記第１ブロック絶縁膜とは、前記半導体層上の複数の前記ピラー部にわたって配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ピラー部は、柱状の絶縁層の側面に、前記チャネル半導体層、前記トンネル絶縁膜、前記電荷蓄積層、前記第３ブロック絶縁膜および前記第２ブロック絶縁膜が順に積層されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
半導体層上に絶縁膜と犠牲膜とを交互に複数積層して積層体を形成し、
前記積層体の上面から前記半導体層の所定の深さまで到達するメモリホールを形成し、
前記メモリホール内の側面に、第１ブロック絶縁膜、第２ブロック絶縁膜、電荷蓄積層、トンネル絶縁膜およびチャネル半導体層を順に積層したピラー部を形成し、
前記積層体の上面から前記半導体層の所定の深さまで到達し、所定の方向に延在する複数のスリットを形成し、
前記犠牲膜を除去し、
前記犠牲膜を除去した前記ピラー部の高さ方向の前記絶縁膜間の空隙に第３ブロック絶縁膜を形成し、
前記空隙に電極膜を埋め込み、
前記第１ブロック絶縁膜および前記第３ブロック絶縁膜は、酸化シリコンよりも比誘電率の大きな絶縁材料からなり、
前記犠牲膜の除去では、前記第１ブロック絶縁膜が除去されない条件でエッチングを行い、
前記第３ブロック絶縁膜の形成では、前記第１ブロック絶縁膜の厚さ以上で、前記第１ブロック絶縁膜の厚さの２倍以下となるように、前記第３ブロック絶縁膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記第１ブロック絶縁膜は、酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜であり、
前記第３ブロック絶縁膜は、酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜であることを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第２ブロック絶縁膜は、シリコン酸化膜であることを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項９】
前記メモリホールの形成では、半導体層上に２次元的に配置された複数の前記メモリホールが形成されることを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項１０】
前記ピラー部の形成では、前記メモリホール内の側面に、前記第１ブロック絶縁膜、前記第２ブロック絶縁膜、前記電荷蓄積層、前記トンネル絶縁膜および前記チャネル半導体層を順にコンフォーマルに形成し、前記チャネル半導体層で覆われた前記メモリホール内に絶縁膜を埋め込んで、前記ピラー部を形成することを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元デバイスが提案されている。３次元デバイスでは、複数のメモリセルが高さ方向に積層された構造体が、シリコン層上に２次元的に配置される。
【０００３】
３次元デバイスの製造では、成膜、エッチングなどの処理を多数含み、完成した３次元デバイスに膜厚などのバラつきが生じることがある。３次元デバイスの膜厚などのバラつきは、メモリセルの書込特性または消去特性を劣化させる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−５０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、３次元構造を有する半導体記憶装置において、メモリセルの特性の劣化を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、半導体層上に配置されるピラー部と、前記ピラー部の側面に、前記ピラー部の高さ方向に沿って複数配置される絶縁膜と、前記高さ方向に隣接する前記絶縁膜間に配置される電極膜と、前記電極膜と前記ピラー部との間および前記電極膜と前記絶縁膜との間に配置される第１ブロック絶縁膜と、を備える半導体記憶装置が提供される。前記ピラー部は、前記電極膜に接する側から第２ブロック絶縁膜、第３ブロック絶縁膜、電荷蓄積層、トンネル絶縁膜およびチャネル半導体層を含む。前記第１ブロック絶縁膜および前記第２ブロック絶縁膜は、酸化シリコンよりも比誘電率の大きな絶縁材料からなる。前記第３ブロック絶縁膜と前記電極膜との間の距離は、前記第１ブロック絶縁膜の厚さと前記第２ブロック絶縁膜との厚さの和である。前記第１ブロック絶縁膜の厚さは、前記第２ブロック絶縁膜の厚さ以上で、前記第２ブロック絶縁膜の厚さの２倍以下である。
【図面の簡単な説明】
【０００７】
【図１】図１は、半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、実施形態による半導体記憶装置のメモリセル部におけるＺ方向に垂直な方向の構成の一例を模式的に示す断面図である。
【図３】図３は、実施形態による半導体記憶装置のメモリセル部におけるＸ方向に垂直な方向の構成の一例を模式的に示す断面図である。
【図４】図４は、実施形態による半導体記憶装置のメモリセル部の一部の拡大断面図である。
【図５】図５は、実施形態と比較例によるメモリセルの構造の一例を模式的に示す断面図である。
【図６】図６は、図５の実施形態と比較例によるメモリセルの書き込み特性と消去特性を示す図である。
【図７−１】図７−１は、実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その２）。
【図７−３】図７−３は、実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その３）。
【図８】図８は、ピラー部を形成する工程を示す断面図である。
【図９−１】図９−１は、電極膜を形成する工程を示す断面図である（その１）。
【図９−２】図９−２は、電極膜を形成する工程を示す断面図である（その２）。
【図１０】図１０は、比較例１による半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
図１は、半導体記憶装置の構造の一例を模式的に示す斜視図である。半導体記憶装置は、メモリセル部１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線１６、ソース側選択ゲート線１７、ドレイン側選択ゲート線１８、ビット線１９などを有している。なお、以下では、ビット線１９の延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向およびＺ方向に垂直な方向をＸ方向とする。
【００１０】
メモリセル部１１は、Ｚ方向に１以上のメモリセルトランジスタ（以下、単にメモリセルともいう）が配列されたメモリセル列と、メモリセル列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタおよびソース側選択トランジスタとを有するメモリストリングが基板上に複数配置された構成を有する。後述するように、メモリセルトランジスタ、ドレイン側選択トランジスタおよびソース側選択トランジスタは、半導体膜、トンネル絶縁膜、電荷蓄積層およびブロック絶縁膜が順に積層した中空の柱状構造体の側面にゲート電極が設けられる構造を有している。メモリセルトランジスタでは、ゲート電極は制御ゲート電極となり、ドレイン側選択トランジスタおよびソース側選択トランジスタでは、ゲート電極は選択ゲート電極となる。ここでは、１つのメモリストリングに４層のメモリセルが設けられている場合を例示している。
【００１１】
ワード線１６は、所定の範囲に存在するメモリストリングの同じ高さのメモリセルの制御ゲート電極間を接続している。また、ソース側選択ゲート線１７は、所定の範囲に存在するメモリストリングのソース側選択トランジスタの選択ゲート電極間を接続し、ドレイン側選択ゲート線１８は、所定の範囲に存在するメモリストリングのドレイン側選択トランジスタの選択ゲート電極間を接続している。さらに、ビット線１９は、Ｘ方向に交差する方向（ここでは直交方向のＹ方向）で、各メモリストリングの上部と接続するように設けられる。
【００１２】
ワード線駆動回路１２は、ワード線１６に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線１７に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線１８に印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
【００１３】
メモリセル部１１のワード線１６、選択ゲート線１７，１８と、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３およびドレイン側選択ゲート線駆動回路１４とは、メモリセル部１１に設けられたワード線コンタクト部２０（電極線コンタクト部）で、それぞれコンタクトを介して接続される。ワード線コンタクト部２０は、メモリセル部１１のワード線駆動回路１２側に設けられており、各高さのメモリセルと選択トランジスタに接続されるワード線１６と選択ゲート線１７，１８が階段状に加工された構造となっている。
【００１４】
図２は、実施形態による半導体記憶装置のメモリセル部におけるＺ方向に垂直な方向の構成の一例を模式的に示す断面図である。図３は、実施形態による半導体記憶装置のメモリセル部におけるＸ方向に垂直な方向の構成の一例を模式的に示す断面図であり、図４は、実施形態による半導体記憶装置のメモリセル部の一部の拡大断面図である。なお、図２は、ドレイン側選択トランジスタの位置で基板面に平行な面で切った部分を上面から見た図である。また、図３は、図２のＡ−Ａ断面図に対応しており、図４は、図３の領域Ｂの拡大図である。
【００１５】
メモリセル部１１には、図２〜図４に示されるように、メモリストリングＭＳが半導体層１０１上に、略垂直に２次元的に配置されている。半導体層１０１は、半導体基板でもよいし、半導体基板上に配置された半導体膜でもよい。メモリストリングＭＳは、複数のトランジスタが直列に接続された構成を有する。メモリストリングＭＳは、ピラー部１２１と、電極膜１１２と、ブロック絶縁膜１３５と、を有する。
【００１６】
ピラー部１２１は、柱状のコア絶縁層１２２と、柱状のコア絶縁層１２２の外周面上に配置されるチャネル半導体層１２３と、チャネル半導体層１２３の外周面上に配置される多層膜１２４と、を有する。すなわち、チャネル半導体層１２３および多層膜１２４は、中空の柱状の形状を有する。コア絶縁層１２２は、たとえば酸化シリコン（ＳｉＯ2）などの絶縁材料からなる。チャネル半導体層１２３は、メモリストリングＭＳを構成するトランジスタのチャネルとなり、たとえば１４．５ｎｍの厚さを有し、ポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体材料からなる。
【００１７】
多層膜１２４は、チャネル半導体層１２３側から電極膜１１２の方に向かって、トンネル絶縁膜１３１、電荷蓄積層１３２、ブロック絶縁膜１３３およびブロック絶縁膜１３４を有する。トンネル絶縁膜１３１は、たとえば６．５ｎｍの厚さを有し、酸化シリコンなどの絶縁材料からなる。電荷蓄積層１３２は、たとえば６ｎｍの厚さを有し、窒化シリコン（ＳｉＮ）などの電荷蓄積が可能な材料からなる。ブロック絶縁膜１３３は、たとえば６ｎｍの厚さを有し、酸化シリコンなどの絶縁材料からなる。ブロック絶縁膜１３４は、ブロック絶縁膜１３３よりも高い誘電率を有する絶縁材料からなる。すなわち、ブロック絶縁膜１３４は、酸化シリコンよりも比誘電率が高い絶縁材料からなる。ブロック絶縁膜１３４は、たとえば３ｎｍの厚さを有し、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）または酸化ハフニウム（ＨｆＯx）などの金属酸化物材料からなる。
【００１８】
電極膜１１２は、ピラー部１２１の高さ方向（Ｚ方向）に複数配置される。Ｚ方向に隣接する電極膜１１２間には、スペーサ膜１１１が配置される。スペーサ膜１１１は、Ｚ方向に隣接する電極膜１１２間を絶縁する絶縁膜である。電極膜１１２は、たとえばタングステン（Ｗ）などの金属材料からなる。
【００１９】
ブロック絶縁膜１３５は、電極膜１１２とブロック絶縁膜１３４との間、および電極膜１１２とスペーサ膜１１１との間に、配置される。ブロック絶縁膜１３５は、ブロック絶縁膜１３３よりも高い誘電率を有する絶縁材料からなる。すなわち、ブロック絶縁膜１３５は、酸化シリコンよりも比誘電率が高い絶縁材料からなる。本実施形態では、ブロック絶縁膜１３５の厚さは、ブロック絶縁膜１３４の厚さの１倍〜２倍を有し、酸化アルミニウム、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物材料からなる。
【００２０】
なお、電極膜１１２の外周面上に、電極膜１１２と周囲の絶縁膜（ブロック絶縁膜１３３〜１３５、スペーサ膜１１１など）との間の元素の移動を抑えるためのバリアメタル膜を設けてもよい。バリアメタル膜は、たとえば窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などの金属窒化物材料からなる。ブロック絶縁膜１３５は、電極膜１１２の外周面を覆うように配置される。
【００２１】
本実施形態では、ブロック絶縁膜１３４の厚さをｔ１とし、ブロック絶縁膜１３５の厚さをｔ２としたとき、電極膜１１２とブロック絶縁膜１３３との間に配置されるブロック絶縁膜１３４，１３５の厚さｔ３は、次式（１）で示される厚さを有する。
ｔ３＝ｔ１＋ｔ２  ・・・（１）
【００２２】
ブロック絶縁膜１３４は、後述するように、半導体記憶装置の製造方法で、電極膜１１２の位置に存在する犠牲膜を除去する際に、ブロック絶縁膜１３３が除去されないように設けられる。犠牲膜の除去時にブロック絶縁膜１３４が一部削れたとしても、ブロック絶縁膜１３４は、高誘電率膜（Ｈｉｇｈ−Ｋ膜）であるので、実効的な酸化膜厚はほとんど変わらない。つまり、ブロック絶縁膜１３３の厚さが一定に保たれ、かつブロック絶縁膜１３４の実効的な酸化膜厚も略一定に保たれるので、メモリセルＭＣの特性のバラつきを抑えることができる。
【００２３】
スペーサ膜１１１と電極膜１１２との間に、誘電率の高いブロック絶縁膜１３５を配置することで、電極膜１１２から電荷蓄積層１３２へ電子が注入され難くなる。その結果、ブロック絶縁膜１３５を配置しない場合に比してメモリセルＭＣの消去特性が向上する。本実施形態では、ブロック絶縁膜は、３層積層された構造を有している。
【００２４】
このように、電極膜１１２のＺ方向に隣接するスペーサ膜１１１の間に、高誘電率の材料からなるブロック絶縁膜１３５を配置し、電極膜１１２とブロック絶縁膜１３３との間に高誘電率の材料からなるブロック絶縁膜１３４，１３５を配置した。これによって、半導体記憶装置の製造工程における電極膜１１２とチャネル半導体層１２３との間のブロック絶縁膜１３３，１３４，１３５の実効的な酸化膜厚のバラつきが抑えられ、メモリセルＭＣの特性のバラつきを抑えることができるとともに、メモリセルＭＣの消去特性を向上させることができる。
【００２５】
Ｚ方向に直列に接続されたトランジスタ列のうち上下両端のトランジスタは選択トランジスタＳＧＳ，ＳＧＤである。図３の例では、下側にソース側選択トランジスタＳＧＳが配置され、上側にドレイン側選択トランジスタＳＧＤが配置されている。これらの２つの選択トランジスタＳＧＳ，ＳＧＤ間に１以上のメモリセルＭＣが所定の間隔をおいて形成される。この例では、選択トランジスタＳＧＳ，ＳＧＤの構造は、メモリセルＭＣと同じ構造を有している。
【００２６】
図２に示されるように、メモリセル部１１は、Ｘ方向に延在する分離部１４１で複数の領域に区切られる。また、図３に示されるように、分離部１４１は、スペーサ膜１１１と電極膜１１２とが積層された積層体を厚さ方向に貫通するスリット１４０に、シリコン酸化膜などのスペーサ膜１４２と埋込膜１４３とが埋め込まれた構成を有する。埋込膜１４３は、導電膜であっても絶縁膜であってもよい。埋込膜１４３をメモリセル部１１の下層に配置された図示しない素子と接続するためのコンタクトとして用いる場合には、埋込膜１４３はタングステン（Ｗ）などの導電膜で構成される。また、埋込膜１４３をコンタクトとして用いない場合には、埋込膜１４３はシリコン酸化膜またはシリコン窒化膜などの絶縁膜で構成される。
【００２７】
分離部１４１に挟まれた領域の同じ高さのトランジスタは、同じ電極膜１１２によって接続される。たとえば、分離部１４１に挟まれた領域のソース側選択トランジスタＳＧＳは、最下層の電極膜１１２によって接続される。分離部１４１に挟まれた領域のドレイン側選択トランジスタＳＧＤは、最上層の電極膜１１２によって接続される。これらの電極膜１１２は、選択ゲート線となる。また、分離部１４１に挟まれた領域の同じ高さのメモリセルＭＣは、各電極膜１１２によって接続される。メモリセルＭＣ間を接続する電極膜１１２は、ワード線となる。
【００２８】
つぎに、半導体記憶装置のブロック絶縁膜１３４の厚さとブロック絶縁膜１３５の厚さとの関係について述べる。図５は、実施形態と比較例によるメモリセルの構造の一例を模式的に示す断面図である。なお、図２〜図４と同一の構成要素には同一の符号を付して、その説明を省略する。
【００２９】
図５（ａ）、（ｂ）には、比較例１，２の半導体記憶装置のメモリセルの構造が示される。比較例１に示されるメモリセルの構造では、ピラー部１２１において、ブロック絶縁膜１３４が配置されない。比較例２に示されるメモリセルの構造では、電極膜１１２の外周面上にブロック絶縁膜１３５が配置されない。
【００３０】
図５（ｃ）、（ｄ）には、実施形態の半導体記憶装置のメモリセルの構造が示される。図５（ｃ）に示されるメモリセルの構造を実施例１とし、図５（ｄ）に示されるメモリセルの構造を実施例２とする。実施例１に示されるメモリセルの構造では、ブロック絶縁膜１３５の厚さｔ２はブロック絶縁膜１３４の厚さｔ１と等しい。すなわち、実施例１では、（１）式に加え、次式（２）の条件を満たしている。
ｔ２＝ｔ１  ・・・（２）
【００３１】
また、実施例２に示されるメモリセルの構造では、ブロック絶縁膜１３５の厚さｔ２がブロック絶縁膜１３４の厚さｔ１の２倍の厚さを有する。すなわち、実施例２では、（１）式に加え、次式（３）の条件を満たしている。
ｔ２＝２ｔ１  ・・・（３）
【００３２】
図５（ｅ）、（ｆ）には、比較例３，４の半導体記憶装置のメモリセルの構造が示される。図５（ｅ）に示されるメモリセルの構造を比較例３とし、図５（ｆ）に示されるメモリセルの構造を比較例４とする。比較例３に示されるメモリセルの構造では、ブロック絶縁膜１３５の厚さｔ２がブロック絶縁膜１３４の厚さｔ１の３倍の厚さを有する。すなわち、比較例３では、（１）式に加え、次式（４）の条件を満たしている。
ｔ２＝３ｔ１  ・・・（４）
【００３３】
また、比較例４に示されるメモリセルの構造では、ブロック絶縁膜１３５の厚さｔ２がブロック絶縁膜１３４の厚さｔ１の４倍の厚さを有する。すなわち、比較例４では、（１）式に加え、次式（５）の条件を満たしている。
ｔ２＝４ｔ１  ・・・（５）
【００３４】
図６は、図５の実施形態と比較例によるメモリセルの書き込み特性と消去特性を示す図である。この図で、横軸は、メモリセルに印加する書き込み電圧（Ｖｐｇｍ）または消去電圧（Ｖｅｒａ）であり、縦軸は、メモリセルの閾値電圧（Ｖｔｈ）である。書き込み特性および消去特性において、閾値電圧の絶対値が大きいほどメモリセルの特性がよいことを示している。
【００３５】
比較例１の電極膜１１２の外周面上にブロック絶縁膜１３５が設けられる構造では、消去時に電極膜１１２の側面の高誘電率の材料からなるブロック絶縁膜１３５で電界緩和され、電極膜１１２から電荷蓄積層１３２へ電子が注入され難い。しかし、半導体記憶装置の製造方法で後述するが、ブロック絶縁膜１３３と犠牲膜との間にブロック絶縁膜１３４が存在しないため、犠牲膜をウェットエッチングで除去する際に、ブロック絶縁膜１３３が削られることによって、書き込み特性および消去特性にバラつきが生じてしまう。これは、ブロック絶縁膜１３３は比誘電率の小さい酸化シリコンからなるので、膜厚差が書き込み特性および消去特性へ与える影響が大きくなってしまうためである。以下では、比較例１で得られる結果を基準として、他の例について比較する。
【００３６】
比較例２では、半導体記憶装置の製造方法で後述するが、ブロック絶縁膜１３３と犠牲膜との間にブロック絶縁膜１３４が存在する。そのため、犠牲膜をウェットエッチングで除去する際に、高誘電率の材料からなるブロック絶縁膜１３４がカバー膜として働くので、ブロック絶縁膜１３３が削られることはない。そのため、書き込み特性および消去特性にバラつきが生じ難い。これは、ブロック絶縁膜１３４は比誘電率が酸化シリコンよりも大きい絶縁材料からなるので、膜厚差が書き込み特性および消去特性へ与える影響は小さいからである。そのため、書き込み特性は、比較例１と同様である。しかし、電極膜１１２の外周面上にブロック絶縁膜１３５が設けられないので、消去時に電極膜１１２から電荷蓄積層１３２へ電子が注入され易くなる。その結果、比較例１に比して、消去特性が電圧Ｖ３よりも高い領域で劣化してしまう。
【００３７】
実施例１のブロック絶縁膜１３５の膜厚がブロック絶縁膜１３４の膜厚と同じ場合には、書き込み特性は比較例１と略同じである。消去特性は、電圧Ｖ３までは、比較例１と略同じ特性を有するが、電圧Ｖ３よりも高い領域側で比較例１に比して多少劣化してしまう。しかし、メモリセルとして使用するにあたっては、消去特性は許容範囲内にある。
【００３８】
実施例２のブロック絶縁膜１３５の膜厚がブロック絶縁膜１３４の膜厚の２倍である場合には、書き込み特性は、電圧Ｖ３よりも高い領域で比較例１と略同じ特性を有するが、電圧Ｖ１〜電圧Ｖ２の範囲で比較例１に比して多少劣化してしまう。しかし、メモリセルとして使用するにあたっては、書き込み特性は許容範囲内にある。また、消去特性は、電圧Ｖ１〜電圧Ｖ２の範囲では、比較例１と略同じ特性を有するが、電圧Ｖ３よりも高い領域では、比較例１よりも良好となる。
【００３９】
このように、実施例１，２の構造は、比較例１の構造と比較例２の構造のメリットを併せ持つ。すなわち、消去時に、電極膜１１２の側面の高誘電率の材料からなるブロック絶縁膜１３５で、電極膜１１２からの電子の注入を防ぎ、またブロック絶縁膜１３４で製造工程時の犠牲膜の除去時に、ブロック絶縁膜１３３が削られてしまうことを防ぐ。
【００４０】
比較例３のブロック絶縁膜１３５の膜厚がブロック絶縁膜１３４の膜厚の３倍である場合、および比較例４のブロック絶縁膜１３５の膜厚がブロック絶縁膜１３４の膜厚の４倍である場合には、ともに、消去特性が高電圧側で比較例１に比して良好となるが、書き込み特性および消去特性が、電圧Ｖ１〜電圧Ｖ２の範囲で比較例１に比して劣化する。この劣化の度合いが大きいため、比較例１のメモリセルと同じように使用することは困難となる。
【００４１】
以上の書き込み特性および消去特性の結果から、ブロック絶縁膜１３５の膜厚ｔ２は、ブロック絶縁膜１３４の膜厚ｔ１の１倍以上で２倍以下であることが望ましい。
【００４２】
つぎに、このような構成の半導体記憶装置の製造方法について説明する。図７−１〜図７−３は、実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である。図７−１〜図７−３は、図３の断面図に対応している。
【００４３】
まず、図７−１（ａ）に示されるように、半導体層１０１上に、スペーサ膜１１１と犠牲膜１５１とを交互に所定の数積層し、最上部に絶縁膜１１３を積層した積層体を形成する。さらに、積層体上の全面にレジストを塗布する。ついで、リソグラフィ技術と現像技術とを用いて、所定のパターンを有するレジストパターン１８１を形成する。ここでは、ピラー部１２１の形成位置が開口したパターンを形成する。
【００４４】
半導体層１０１としては、たとえばシリコン膜を用いることができる。スペーサ膜１１１としては、たとえばシリコン酸化膜を用いることができる。絶縁膜１１３は、スペーサ膜１１１と同じ材料であってもよく、たとえばシリコン酸化膜を用いることができる。犠牲膜１５１は、電極膜１１２の形成位置に配置されるものであり、後の工程で除去されるものである。そのため、犠牲膜１５１としては、エッチング処理時にスペーサ膜１１１と選択比がとれる材料であることが望ましく、たとえばシリコン窒化膜を用いることができる。スペーサ膜１１１と犠牲膜１５１の厚さは、たとえばともに数十ｎｍとすることができる。
【００４５】
その後、図７−１（ｂ）に示されるように、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、レジストパターン１８１をマスクとして、メモリホール１２０を形成する。メモリホール１２０は、積層体を厚さ方向に貫通するように設けられる。また、メモリホール１２０底部は、半導体層１０１にまで到達する。
【００４６】
ついで、図７−２（ａ）に示されるように、メモリホール１２０内に多層膜１２４、チャネル半導体層１２３およびコア絶縁層１２２を含むピラー部１２１を形成する。図８は、ピラー部を形成する工程を示す断面図である。図８は、図３の領域Ｂを拡大した断面図に対応している。図８（ａ）に示されるように、絶縁膜１１３の上面と、メモリホール１２０の内面と、を覆うように、ブロック絶縁膜１３４を形成する。ブロック絶縁膜１３４としては、たとえば厚さが３ｎｍの酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜などの高誘電率材料膜を用いることができる。
【００４７】
ついで、図８（ｂ）に示されるように、ブロック絶縁膜１３４が形成されたメモリホール１２０の内面に、ブロック絶縁膜１３３、電荷蓄積層１３２、トンネル絶縁膜１３１およびチャネル半導体層１２３を順に形成する。ブロック絶縁膜１３３としては、たとえば厚さが６ｎｍのシリコン酸化膜などを用いることができる。ブロック絶縁膜１３３は、たとえば、ＬＰＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法、ＡＬＤ（Atomic  Layer  Deposition）法などの成膜法によって形成される。また、ブロック絶縁膜１３３として、たとえばシリコン窒化膜をブロック絶縁膜１３４上に形成した後、ＩＳＳＧ（in-situ  Steam  Generation）酸化処理等のラジカル酸化によって、シリコン窒化膜を酸化させてブロック絶縁膜１３３を形成してもよい。電荷蓄積層１３２としては、たとえば厚さが６ｎｍのシリコン窒化膜などの電荷蓄積が可能な材料を用いることができる。トンネル絶縁膜１３１としては、たとえば厚さが６．５ｎｍのシリコン酸化膜を用いることができる。チャネル半導体層１２３としては、たとえば厚さ１４．５ｎｍのポリシリコン膜を用いることができる。
【００４８】
その後、ＲＩＥ法などの異方性エッチングによって、絶縁膜１１３上およびメモリホール１２０の底部のチャネル半導体層１２３および多層膜１２４をエッチバックする。多層膜１２４は、トンネル絶縁膜１３１、電荷蓄積層１３２、ブロック絶縁膜１３３，１３４を含む。これによって、メモリホール１２０の側面に、多層膜１２４とチャネル半導体層１２３とが形成される。
【００４９】
さらに、多層膜１２４とチャネル半導体層１２３が側面に形成されたメモリホール１２０内に、コア絶縁層１２２を埋め込む。コア絶縁層１２２として、たとえばシリコン酸化膜を用いることができる。その後、ＲＩＥ法またはＣＭＰ（Chemical  Mechanical  Polishing）法などによって、多層膜１２４上のコア絶縁層１２２を除去する。これによって、メモリホール１２０内にピラー部１２１が形成される。
【００５０】
その後、図７−２（ｂ）に示されるように、メモリホール１２０内にピラー部１２１が形成された積層体上に、図示しないレジストを塗布し、リソグラフィ技術と現像技術とを用いて、スリット形成用の開口を有するレジストパターンを形成する。スリット形成用の開口は、Ｘ方向に延在した形状を有し、メモリセル部１１とワード線コンタクト部２０とを含む領域上に、Ｙ方向に所定の間隔で形成される。ついで、図示しないレジストパターンをマスクとして積層体をＲＩＥ法などの異方性エッチングによってエッチングし、スリット１４０を形成する。スリット１４０は、半導体層１０１に到達する。
【００５１】
その後、図７−３（ａ）に示されるように、犠牲膜１５１を等方性エッチングによって除去する。たとえば、リン酸溶液（Ｈ3ＰＯ4）によるウェットエッチング、あるいはＣＤＥ（Chemical  Dry  Etching）によるドライエッチングによって、犠牲膜１５１を除去する。このとき、スペーサ膜１１１と絶縁膜１１３に対して、犠牲膜１５１の選択比を十分に大きく取った条件でエッチングを行う。
【００５２】
具体的には、形成されたスリット１４０からエッチャントが入り込み、半導体層１０１上の犠牲膜１５１をエッチングする。これによって、スペーサ膜１１１間に空隙１５２が形成される。このとき、シリコン酸化膜からなるブロック絶縁膜１３３と、除去対象のシリコン窒化膜からなる犠牲膜１５１との間には、高誘電率材料からなるブロック絶縁膜１３４が配置されているので、エッチャントがブロック絶縁膜１３３に接触し、ブロック絶縁膜１３３が除去されてしまうことを防ぐ。また、エッチャントがブロック絶縁膜１３４に接触し、ブロック絶縁膜１３４が除去されてしまったとしても、ブロック絶縁膜１３４は高誘電率材料からなるので、実効的な酸化膜厚はほとんど変化しない。そのため、ブロック絶縁膜１３３，１３４の実効的な酸化膜厚が略一定に保たれる。ただし、実施形態では、ブロック絶縁膜１３４がほとんど除去されないように、犠牲膜１５１のエッチングが行われる。
【００５３】
このエッチングによって、半導体層１０１に対して直立したコア絶縁層１２２の側面にチャネル半導体層１２３、トンネル絶縁膜１３１、電荷蓄積層１３２およびブロック絶縁膜１３３，１３４が積層された構造を有するピラー部１２１の側面にスペーサ膜１１１と絶縁膜１１３とが支持された構造が形成される。
【００５４】
ついで、図７−３（ｂ）に示されるように、Ｚ方向に隣接するスペーサ膜１１１間に形成された空隙１５２にブロック絶縁膜１３５と電極膜１１２とを形成する。図９−１〜図９−２は、電極膜を形成する工程を示す断面図である。図９−１〜図９−２は、図３の領域Ｂを拡大した断面図に対応している。図９−１（ａ）に示されるように、Ｚ方向に隣接するスペーサ膜１１１間に空隙が形成された状態で、図９−１（ｂ）に示されるように、ブロック絶縁膜１３５をコンフォーマルに形成する。ブロック絶縁膜１３５としては、たとえば酸化アルミニウム膜、酸化ジルコニウム膜または酸化ハフニウム膜などの高誘電率材料膜を用いることができる。また、ブロック絶縁膜１３４の厚さが３ｎｍである場合には、ブロック絶縁膜１３５の厚さは、３〜６ｎｍとすることができる。
【００５５】
その後、図９−２に示されるように、空隙１５２内を電極膜１１２で埋め込む。電極膜１１２として、たとえばタングステンなどを用いることができる。なお、このとき、ブロック絶縁膜１３５上に、コンフォーマルにバリアメタル膜を形成し、その後に電極膜１１２を埋め込んでもよい。バリアメタル膜として、ＴｉＮ膜、ＷＮ膜、ＴａＮ膜などを用いることができる。
【００５６】
ついで、ＲＩＥ法などの異方性エッチングによって、スリット１４０中で絶縁膜１１３とスペーサ膜１１１の側面に堆積したブロック絶縁膜１３５および電極膜１１２を除去する。また、スリット１４０の側面が略平坦となるようにＲＩＥ法などの異方性エッチングによって、絶縁膜１１３、スペーサ膜１１１および電極膜１１２をエッチングする。これによって、図７−３（ｂ）に示される構造が得られる。
【００５７】
その後、スリット１４０内に分離部１４１を形成する。具体的には、絶縁膜１１３の上面と、スリット１４０の内面と、を覆うように、スペーサ膜１４２を形成する。スペーサ膜１４２として、たとえばシリコン酸化膜などの絶縁膜を例示することができる。その後、ＲＩＥ法などの異方性エッチングによって、エッチバックを行い、スリット１４０の側面にのみスペーサ膜１４２を残す。さらに、その後、スリット１４０内に埋込膜１４３を埋め込む。埋込膜１４３としては、導電膜でもよいし、絶縁膜でもよい。ここでは、タングステン膜が埋め込まれるものとする。
【００５８】
そして、積層体上の埋込膜１４３をＣＭＰ法などの方法で除去する。以上によって、図２と図３に示される半導体記憶装置が得られる。
【００５９】
つぎに、比較例と比較した実施形態の効果について説明する。図１０は、比較例１による半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、比較例１のメモリセルは、図５（ａ）に示した構造を有する。また、ここでは、ピラー部を形成する工程と、電極膜を形成する工程について説明する。
【００６０】
図７−１に示されるように、スペーサ膜１１１、犠牲膜１５１および絶縁膜１１３の積層体にメモリホール１２０を形成した後、図１０（ａ）に示されるように、メモリホール１２０内にシリコン窒化膜１３３ａを形成する。
【００６１】
ついで、図１０（ｂ）に示されるように、ＩＳＳＧ酸化処理等のラジカル酸化によって、シリコン窒化膜１３３ａを酸化させて、ブロック絶縁膜１３３を形成する。このとき、犠牲膜１５１のブロック絶縁膜１３３側の一部も酸化される。犠牲膜１５１のＺ方向の中心に比してスペーサ膜１１１との境界に近いほど酸化が進み、図のようにバーズビーク部１６１を有する。なお、ＩＳＳＧ酸化処理の後に、ＡＬＤ法によって、ブロック絶縁膜１３３の上面にシリコン酸化膜をさらに形成してもよい。
【００６２】
その後、メモリホール１２０中に電荷蓄積層１３２、トンネル絶縁膜１３１およびチャネル半導体層１２３を順に形成し、ＲＩＥ法などの異方性エッチングによって、絶縁膜１１３上およびメモリホール１２０の底部のチャネル半導体層１２３および多層膜１２４をエッチバックする。ここでは、多層膜１２４は、トンネル絶縁膜１３１、電荷蓄積層１３２、ブロック絶縁膜１３３を含む。さらに、多層膜１２４とチャネル半導体層１２３が側面に形成されたメモリホール１２０内に、コア絶縁層１２２を埋め込み、ＲＩＥ法またはＣＭＰ法などによって、多層膜１２４上のコア絶縁層１２２を除去する。
【００６３】
ついで、図７−２（ｂ）に示されるように、積層体にスリット１４０を形成する。その後、図１０（ｃ）に示されるように、犠牲膜１５１をたとえばリン酸溶液によるウェットエッチングによって除去する。この等方性エッチングのとき、シリコン酸化膜からなるスペーサ膜１１１の一部が除去される。犠牲膜１５１が除去された部分が、空隙１５２となる。
【００６４】
その後、図１０（ｄ）に示されるように、空隙１５２に高誘電率材料からなるブロック絶縁膜１３５をコンフォーマルに形成し、さらに空隙１５２内を電極膜１１２で埋め込む。これによって、図５（ａ）に示される半導体記憶装置が製造される。
【００６５】
比較例１の製造方法では、犠牲膜１５１のブロック絶縁膜１３３が配置された側からスペーサ膜１１１との境界付近に沿って、酸化が進行し、バーズビーク部１６１が形成される。その結果、空隙１５２に形成される電極膜１１２のブロック絶縁膜１３３側の角部が丸くなる。電極膜１１２がこのような形状を有すると、実効的なゲート長が短くなってしまい、電極膜１１２のブロック絶縁膜１３３側の角部が丸くない場合に比して、特性が落ちてしまう。
【００６６】
これに対して、本実施形態では、シリコン酸化膜からなるブロック絶縁膜１３３と、スペーサ膜１１１および犠牲膜１５１が積層された積層体と、の間には、高誘電率材料からなるブロック絶縁膜１３４を配置した。そのため、ブロック絶縁膜１３３を酸化させても、犠牲膜１５１の酸化が起こり難くなり、犠牲膜１５１のブロック絶縁膜１３３側端部にバーズビーク部１６１は形成され難くなる。その結果、比較例１に比して、電極膜１１２の実効的なゲート長が短くなることを抑えることができる。
【００６７】
なお、上記した説明では、ピラー部１２１は、コア絶縁層１２２を含む構造を示しているが、コア絶縁層１２２を含まない構造としてもよい。この場合には、チャネル半導体層１２３が柱状構造を有する。
【００６８】
本実施形態では、半導体層１０１に対して直立して配置されたピラー部１２１の側面に高さ方向に電極膜１１２が複数配置された半導体記憶装置において、シリコン酸化膜からなるブロック絶縁膜１３３と、スペーサ膜１１１および電極膜１１２が積層された積層体と、の間には、高誘電率材料からなるブロック絶縁膜１３４を配置した。また、電極膜１１２の周囲には、高誘電率材料からなるブロック絶縁膜１３５を配置した。そして、ブロック絶縁膜１３４の厚さをｔ１とし、ブロック絶縁膜１３５の厚さをｔ２とした場合に、電極膜１１２とブロック絶縁膜１３３との間のブロック絶縁膜１３４，１３５の厚さｔ３がｔ１＋ｔ２であり、ブロック絶縁膜１３５の厚さｔ２は、ｔ１≦ｔ２≦２ｔ１となるようにした。これによって、実効的なゲート長を短くすることなく、良好な書き込み特性および消去特性を有する半導体記憶装置が得られるという効果を有する。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１１  メモリセル部、１２  ワード線駆動回路、１３  ソース側選択ゲート線駆動回路、１４  ドレイン側選択ゲート線駆動回路、１５  センスアンプ、１６  ワード線、１７  ソース側選択ゲート線、１８  ドレイン側選択ゲート線、１９  ビット線、２０  ワード線コンタクト部、１０１  半導体層、１１１，１４２  スペーサ膜、１１２  電極膜、１１３  絶縁膜、１２０  メモリホール、１２１  ピラー部、１２２  コア絶縁層、１２３  チャネル半導体層、１２４  多層膜、１３１  トンネル絶縁膜、１３２  電荷蓄積層、１３３〜１３５  ブロック絶縁膜、１３３ａ  シリコン窒化膜、１４０  スリット、１４１  分離部、１４３  埋込膜、１５１  犠牲膜、１５２  空隙、１８１  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
2018137388.tif 000009
【図７−２】
2018137388.tif 000010
【図７−３】
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【図８】
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【図９−１】
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【図９−２】
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【図１０】
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