(57)【要約】【課題】メモリチップ用の電圧をメモリチップ外から供給する場合にメモリチップを適切に動作させることが可能な半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、電圧が印加される端子を備える。前記装置はさらに、電圧を生成する第１電圧生成回路を備える制御チップを備える。前記装置はさらに、前記端子または前記制御チップから第１電圧が印加される第１電極と、前記端子または前記制御チップから第２電圧が印加される第２電極と、前記端子および前記制御チップ以外から前記第１電圧が印加される第１パッドと、前記端子および前記制御チップ以外から前記第２電圧が印加される第２パッドと、前記第１電極または前記第１パッドから供給された前記第１電圧により駆動される第１回路と、前記第２電極または前記第２パッドから供給された前記第２電圧により駆動される第２回路と、を備えるメモリチップを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
電圧が印加される端子と、
電圧を生成する第１電圧生成回路を備える制御チップと、
前記端子または前記制御チップから第１電圧が印加される第１電極と、前記端子または前記制御チップから第２電圧が印加される第２電極と、前記端子および前記制御チップ以外から前記第１電圧が印加される第１パッドと、前記端子および前記制御チップ以外から前記第２電圧が印加される第２パッドと、前記第１電極または前記第１パッドから供給された前記第１電圧により駆動される第１回路と、前記第２電極または前記第２パッドから供給された前記第２電圧により駆動される第２回路と、を備えるメモリチップと、
を備える半導体記憶装置。
【請求項２】
前記メモリチップは、前記第１パッドと前記第２回路との間に設けられた第１スイッチング素子を備える、請求項１に記載の半導体記憶装置。
【請求項３】
電圧が印加される端子と、
電圧を生成する第１電圧生成回路を備える制御チップと、
前記端子または前記制御チップから第１電圧が印加される第１電極と、前記端子または前記制御チップから第２電圧が印加される第２電極と、前記端子および前記制御チップ以外から前記第１または第２電圧が印加される第１パッドと、前記第１電極から供給された前記第１電圧または前記第１パッドから供給された前記第１または第２電圧により駆動される第１回路と、前記第２電極から供給された前記第２電圧または前記第１パッドから供給された前記第１または第２電圧により駆動される第２回路と、前記第１パッドと前記第２回路との間に設けられた第１スイッチング素子と、を備えるメモリチップと、
を備える半導体記憶装置。
【請求項４】
前記メモリチップは、前記端子および前記制御チップ以外から前記第２電圧が印加される第２パッドを備える、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１スイッチング素子は、前記第１電極と前記第２回路との間に設けられている、請求項２〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１スイッチング素子は、前記メモリチップが前記制御チップと電気的に接続されている場合にオフに設定される、請求項２〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１スイッチング素子のゲート電極は、前記メモリチップが前記制御チップと電気的に接続されている場合に接地配線に電気的に接続される、請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリチップは、前記第２パッドと前記第２回路との間に設けられた第２スイッチング素子を備える、請求項２〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記メモリチップは、前記端子または前記制御チップから第３電圧が印加される第３電極と、前記第３電圧を生成する第２電圧生成回路と、前記第３電極または前記第２電圧生成回路から供給された前記第３電圧により駆動される第３回路とを備える、請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
メモリチップが制御チップと電気的に接続されている場合に、電圧が印加される端子または前記制御チップの第１電圧生成回路から前記メモリチップの第１電極を介して前記メモリチップの第１回路に第１電圧を供給し、前記端子または前記第１電圧生成回路から前記メモリチップの第２電極を介して前記メモリチップの第２回路に第２電圧を供給し、
前記メモリチップが前記制御チップと電気的に接続されていない場合に、前記メモリチップの第１パッドから前記第１回路に前記第１または第２電圧を供給し、前記メモリチップの前記第１パッドから前記メモリチップの第１スイッチング素子を介して前記第２回路に前記第１または第２電圧を供給する、
ことを含む電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および電圧供給方法に関する。
【背景技術】
【０００２】
マルチチップ構成のＮＡＮＤフラッシュメモリでは、複数のコアチップに共通する回路をＩＦ（インタフェース）チップに移動することで、各コアチップの回路面積や消費電流を削減することが考えられる。この場合、コアチップ用の電圧を生成するポンプ等の電圧生成回路の取り扱いが問題となる。例えば、コアチップ用の電圧生成回路をＩＦチップに配置する場合には、積層状態のコアチップはこの電圧生成回路を用いて動作させることができるが、単体状態のコアチップはこの電圧生成回路を用いて動作させることができないことが問題となる。同様の問題は、コアチップ用の電圧をＮＡＮＤフラッシュメモリの外部からコアチップに直接供給する場合にも生じ得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許ＵＳ２００６／０１９５７３４号公報
【特許文献２】米国特許ＵＳ２０１６／００７８９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリチップ用の電圧をメモリチップ外から供給する場合にメモリチップを適切に動作させることが可能な半導体記憶装置および電圧供給方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、電圧が印加される端子を備える。前記装置はさらに、電圧を生成する第１電圧生成回路を備える制御チップを備える。前記装置はさらに、前記端子または前記制御チップから第１電圧が印加される第１電極と、前記端子または前記制御チップから第２電圧が印加される第２電極と、前記端子および前記制御チップ以外から前記第１電圧が印加される第１パッドと、前記端子および前記制御チップ以外から前記第２電圧が印加される第２パッドと、前記第１電極または前記第１パッドから供給された前記第１電圧により駆動される第１回路と、前記第２電極または前記第２パッドから供給された前記第２電圧により駆動される第２回路と、を備えるメモリチップを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構造を示す断面図である。
【図２】第１実施形態の半導体記憶装置の構造を模式的に示す断面図である。
【図３】第１実施形態のコアチップの構成を模式的に示すブロック図である。
【図４】第１実施形態のコアチップとＩＦチップの構成を示すブロック図である。
【図５】第１実施形態のコアチップの動作を説明するためのブロック図である。
【図６】第２実施形態のコアチップとＩＦチップの構成を示すブロック図である。
【図７】第３実施形態のコアチップの構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図７では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１は、半導体記憶装置の一例として、マルチチップ構成のＮＡＮＤフラッシュメモリを示している。
【０００９】
図１の半導体記憶装置は、基板１と、支持基板２と、制御チップの一例であるＩＦチップ３と、複数のメモリチップの一例である第１〜第８コアチップ４１〜４８と、再配線層５と、ＴＳＶ（Through Silicon Via）電極６と、バンプ１１と、ラージバンプ１２と、マイクロバンプ１３と、樹脂層１４と、接着剤１５と、バンプ１６と、樹脂層１７と、メタルプレート１８と、樹脂層１９とを備えている。
【００１０】
図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１１】
支持基板２は、基板１の上方に配置されている。ＩＦチップ３は、第１〜第８コアチップ４１〜４８の動作を制御する半導体チップであり、基板１と支持基板２との間に配置されている。第１〜第８コアチップ４１〜４８は、メモリとして機能する半導体チップであり、支持基板２上に積層されている。ただし、これらのコアチップ４１〜４８の個数は、８個に限定されるものではない。以下、第１〜第８コアチップ４１〜４８の各々を適宜「コアチップ４」と表記する。
【００１２】
再配線層５は、支持基板２内に設けられており、ＩＦチップ３とこれらのコアチップ４とを電気的に接続するために使用される。ＴＳＶ電極６は、各コアチップ４内に設けられており、ＩＦチップ３とこれらのコアチップ４とを電気的に接続するためや、コアチップ４同士を電気的に接続するために使用される。
【００１３】
バンプ１１は、基板１の下面に設けられており、半導体記憶装置を外部のホスト等と電気的に接続するために使用される。ラージバンプ１２は、基板１に設けられた配線と支持基板２に設けられた配線とを電気的に接続している。マイクロバンプ１３は、ＩＦチップ３と再配線層５とを電気的に接続している。ＩＦチップ３、ラージバンプ１２、およびマイクロバンプ１３は、樹脂層１４内に埋め込まれている。
【００１４】
コアチップ４同士は、接着剤１５により接着されている。バンプ１６は、これらのコアチップ４のＴＳＶ電極６同士を電気的に接続している。これらのコアチップ４、接着剤１５、およびバンプ１６は、樹脂層１７内に埋め込まれている。また、基板１の上面に設けられたこれらの部材やデバイスは、メタルプレート１８で覆われ、樹脂層１９内に埋め込まれている。
【００１５】
なお、各コアチップ４は、シリコン基板などの半導体基板と、半導体基板に設けられた１つ以上の層とを備えている。各ＴＳＶ電極６は、各コアチップ４内の半導体基板とこれらの層とを貫通する貫通電極を含んでいてもよいし、各コアチップ４内の半導体基板のみを貫通する貫通電極を含んでいてもよい。後者の場合、各ＴＳＶ電極６は、後述する図２に示すように、貫通電極と、多層配線層内の配線により構成される。
【００１６】
図２は、第１実施形態の半導体記憶装置の構造を模式的に示す断面図である。
【００１７】
各コアチップ４は、内部回路２１ａ〜２１ｄと、電極部２２ａ〜２２ｄと、第１配線部２３ａ〜２３ｄと、第２配線部２４ａ〜２４ｄとを備えている。図２は、例示のため、第１、第４、および第５コアチップ４１、４４、４５を示している。
【００１８】
電極部２２ａ、第１配線部２３ａ、および第２配線部２４ａは、上述のＴＳＶ電極６を構成している。電極部２２ａは、各コアチップ４内の半導体基板を貫通している。第１配線部２３ａは、各コアチップ４内で半導体基板側に位置し、第２配線部２４ａは、各コアチップ４内で半導体基板と反対側に位置している。これは、電極部２２ｂ〜２２ｄ、第１配線部２３ｂ〜２３ｄ、および第２配線部２４ｂ〜２４ｄについても同様である。
【００１９】
内部回路２１ａ〜２１ｄは、各コアチップ４内に設けられた回路であり、それぞれ第１配線部２３ａ〜２３ｄや第２配線部２４ａ〜２４ｄと電気的に接続されている。内部回路２１ａ〜２１ｄはさらに、各コアチップ４内で互いに電気的に接続されている。
【００２０】
図３は、第１実施形態のコアチップ４の構成を模式的に示すブロック図である。
【００２１】
各コアチップ４は、４つのメモリセルアレイ３１と、４つのセンスアンプ（Ｓ／Ａ）部３２と、８つのロウデコーダ３３と、周辺回路部３４とを備えている。
【００２２】
メモリセルアレイ３１は、ビット線とワード線とに関連付けられた複数のメモリセルを備えている。センスアンプ部３２は、メモリセルアレイ３１からの読み出しデータを入出力回路（図示せず）を介して外部のホストに出力する。さらに、センスアンプ部３２は、外部のホストから入出力回路を介して受信した書き込みデータをメモリセルアレイ３１に転送する。
【００２３】
ロウデコーダ３３は、読み出し（リード）動作や書き込み（プログラム）動作の対象となるメモリセルに対応するワード線を選択する。さらに、ロウデコーダ３３は、選択ワード線や非選択ワード線のそれぞれに所望の電圧を印加する。周辺回路部３４は、ロジック回路、シーケンサ、レジスタ、電圧生成回路等などの種々の回路を備えている。
【００２４】
図４は、第１実施形態のコアチップ４とＩＦチップ３の構成を示すブロック図である。
【００２５】
各コアチップ４は、図４(ａ)に示すように、第１電圧Ｖ１が印加される第１領域４ａ、第２電圧Ｖ２および第３電圧Ｖ３が印加される第２領域４ｂを備えている。第１電圧Ｖ１は、ＶＣＣ電圧（電源電圧）である。第２電圧Ｖ２は、第１電圧Ｖ１よりも高い電圧である（Ｖ２＞Ｖ１）。第３電圧Ｖ３は、第２電圧Ｖ２よりも低い電圧である（Ｖ３＜Ｖ２）。
【００２６】
第１領域４ａは、第１パッド４１と、第１ＴＳＶ電極４２と、ＶＤＤ１電圧生成回路４３と、ＶＤＤ２電圧生成回路４４とを備えている。第２領域４ｂは、第２パッド５１と、第２ＴＳＶ電極５２と、Ｖ２電圧ステージ５３と、第３ＴＳＶ電極５４と、Ｖ３電圧生成回路５５と、介在回路５６とを備えている。第１ＴＳＶ電極４２、第２ＴＳＶ電極５２、および第３ＴＳＶ電極５４は、上述のＴＳＶ電極６に相当する。
【００２７】
ＩＦチップ３は、図４(ｂ)に示すように、第１ポンプ６１と、第２ポンプ６２と、第３ポンプ６３と、ロジック制御回路６４とを備えている。第１〜第３ポンプ６１〜６３は、第１電圧生成回路の例である。
【００２８】
第１ポンプ６１は、第１電圧Ｖ１を生成する昇圧ポンプである。第２ポンプ６２は、第２電圧Ｖ２を生成する昇圧ポンプである。第３ポンプ６３は、第３電圧Ｖ３を生成する昇圧ポンプである。コアチップ４がＩＦチップ３上に積層され、ＩＦチップ３と電気的に接続されている場合には（積層状態）、第１ポンプ６１からの第１電圧Ｖ１は第１ＴＳＶ電極４２に供給され、第２ポンプ６２からの第２電圧Ｖ２は第２ＴＳＶ電極５２に供給され、第３ポンプ６３からの第３電圧Ｖ３は第３ＴＳＶ電極５４に供給される。ロジック制御回路６４は、ＩＦチップ３の動作を制御する回路であり、例えば、第１〜第３ポンプ６１〜６３の動作を制御する。
【００２９】
第１、第２、第３ＴＳＶ電極４２、５２、５４はそれぞれ、ＩＦチップ３からの第１、第２、第３電圧Ｖ１、Ｖ２、Ｖ３を印加するために使用される。これに対し、第１および第２パッド４１、５１はそれぞれ、ＩＦチップ３とは異なる装置からの第１および第２電圧Ｖ１、Ｖ２を印加するために使用される。例えば、コアチップ４のダイシング前には、コアチップ４はＩＦチップ３上に積層されておらず、ＩＦチップ３と電気的に接続されていない（単体状態）。この場合、コアチップ４の動作をテストするテスターからの第１および第２電圧Ｖ１、Ｖ２をそれぞれ第１および第２パッド４１、４２に印加する。これにより、単体状態のコアチップ４を動作させてテストすることが可能となる。
【００３０】
ＶＤＤ１電圧生成回路４３は、第１パッド４１または第１ＴＳＶ電極４２から第１電圧Ｖ１を供給され、第１電圧Ｖ１から電圧Ｖ１ａを生成する。電圧Ｖ１ａは、センスアンプ部３２を駆動するための電源電圧（ＶＤＤ１電圧）であり、ＶＤＤ１電圧生成回路４３からセンスアンプ部３２へと供給される。ＶＤＤ１電圧生成回路４３とセンスアンプ部３２は、第１回路の例である。
【００３１】
ＶＤＤ２電圧生成回路４４は、第１パッド４１または第１ＴＳＶ電極４２から第１電圧Ｖ１を供給され、第１電圧Ｖ１から電圧Ｖ１ｂを生成する。電圧Ｖ１ｂは、周辺回路部３４内のロジック回路３４ａを駆動するための電源電圧（ＶＤＤ２電圧）であり、ＶＤＤ２電圧生成回路４４からロジック回路３４ａへと供給される。ＶＤＤ２電圧生成回路４４とロジック回路３４ａも、第１回路の例である。
【００３２】
Ｖ２電圧ステージ５３は、第２パッド５１または第２ＴＳＶ電極５２から第２電圧Ｖ２を供給され、第２電圧Ｖ２により駆動される。例えば、Ｖ２電圧ステージ５３は、第２電圧Ｖ２からメモリセル用の書き込み電圧、読み出し電圧、中間電圧を生成し、これらの電圧をメモリセルアレイ３１へと供給する。Ｖ２電圧ステージ５３とメモリセルアレイ３１は、第２回路の例である。
【００３３】
Ｖ３電圧生成回路５５は、第３電圧Ｖ３を生成して出力する。介在回路５６は、第２電圧Ｖ２用の配線と第３電圧Ｖ３用の配線との間に介在している。このように、本実施形態のコアチップ４は、第１電圧Ｖ１や第２電圧Ｖ２を生成する回路は備えていないが、第３電圧Ｖ３を生成する回路は備えている。第３ＴＳＶ電極５４やＶ３電圧生成回路５５からの第３電圧Ｖ３は、メモリセルアレイ３１へと供給される。Ｖ３電圧生成回路５５は第２電圧生成回路の例であり、メモリセルアレイ３１は第３回路の例である。Ｖ３電圧生成回路５５は例えば、単体状態のコアチップ４の動作をテストする際に使用される。
【００３４】
なお、第１〜第３電圧Ｖ１〜Ｖ３の少なくともいずれかは、ＩＦチップ３からコアチップ４に供給せず、半導体記憶装置のバンプ１１（図１参照）からコアチップ４に直接供給してもよい。例えば、第１電圧Ｖ１をバンプ１１に供給し、バンプ１１から第１ＴＳＶ電極４２を介してコアチップ４内に第１電圧Ｖ１を供給してもよい。この場合、ＩＦチップ３は、第１ポンプ６１を備えていなくてもよい。これは、第２電圧Ｖ２（第２ＴＳＶ電極５２、第２ポンプ６２）や、第３電圧Ｖ３（第３ＴＳＶ電極５４、第３ポンプ６３）でも同様である。バンプ１１は、電圧が印加される端子の一例である。
【００３５】
図５は、第１実施形態のコアチップ４の動作を説明するためのブロック図である。
【００３６】
図５は、積層状態のコアチップ４を示している。この場合、第１ポンプ６１からの第１電圧Ｖ１が第１ＴＳＶ電極４２に印加され、第２ポンプ６２からの第２電圧Ｖ２が第２ＴＳＶ電極５２に印加され、第３ポンプ６３からの第３電圧Ｖ３が第３ＴＳＶ電極５４に印加される。よって、コアチップ４は、ＩＦチップ３からの第１〜第３電圧Ｖ１〜Ｖ３により動作することができる。
【００３７】
一方、単体状態のコアチップ４は、ＩＦチップ３から第１〜第３電圧Ｖ１〜Ｖ３を受け取ることができず、これらの第１〜第３電圧Ｖ１〜Ｖ３によるテストを行うことができない。そのため、コアチップ４の動作をテストするテスターは、第１パッド４１に第１電圧Ｖ１を印加し、第２パッド５１に第２電圧Ｖ２を印加する。さらに、ロジック回路３４ａは、Ｖ３電圧生成回路５５を駆動させて第３電圧Ｖ３を生成させる。よって、コアチップ４は、これらの第１〜第３電圧Ｖ１〜Ｖ３により動作することができ、テストを行うことができる。なお、第１および第２パッド４１、５１は、コアチップ４内の状態をモニターするためにも使用可能である。
【００３８】
なお、Ｖ３電圧生成回路５５は、半導体記憶装置の完成後には不使用とすることができる。よって、Ｖ３電圧生成回路５５は、テスト等に使用可能な性能を有していれば十分であり、半導体記憶装置の完成後にコアチップ４を十分に駆動可能な性能を有している必要はない。
【００３９】
以上のように、本実施形態の半導体記憶装置は、第１、第２電圧Ｖ１、Ｖ２を生成する第１、第２ポンプ６１、６２をＩＦチップ３内に備え、第１、第２電圧Ｖ１、Ｖ２を印加するための第１、第２パッド４１、５１をコアチップ４内に備えている。よって、積層状態のコアチップ４は、前者の第１、第２電圧Ｖ１、Ｖ２により動作することができ、単体状態のコアチップ４は、後者の第１、第２電圧Ｖ１、Ｖ２により動作することができる。これは、第１、第２電圧Ｖ１、Ｖ２の少なくともいずれかを、バンプ１１からコアチップ４に直接供給する場合にも同様である。
【００４０】
このように、本実施形態によれば、独立した２種類の電源電圧（Ｖ１、Ｖ２）で駆動されるコアチップ４を、単体状態でも積層状態でも適切に動作させることが可能となる。
【００４１】
なお、本実施形態の半導体記憶装置は、第２電圧Ｖ２により駆動されるＶ２電圧ステージ５３をコアチップ４内に備えているが、第１電圧Ｖ１により駆動されるＶ１電圧ステージをＩＦチップ３内に備えていてもよい。このＶ１電圧ステージは、ＩＦチップ３内の第１ポンプ６１からの第１電圧Ｖ１により動作可能である。この場合、複数のコアチップ４に共通するＶ１電圧ステージをＩＦチップ３に移動することで、各コアチップ３の回路面積や消費電流を削減することが可能となる。さらには、コアチップ４は一般にメモリ回路のプロセスにより製造されるのに対し、ＩＦチップ３は一般にロジック回路のプロセスにより製造されるため、Ｖ１電圧ステージをロジック回路のプロセスで製造してＶ１電圧ステージの性能を向上させることが可能となる。
【００４２】
（第２実施形態）
図６は、第２実施形態のコアチップ４とＩＦチップ３の構成を示すブロック図である。
【００４３】
本実施形態のコアチップ４は、図４(ａ)の第２パッド５１の代わりに第１トランジスタ７１を備えている。第１トランジスタ７１は、第１スイッチング素子の一例である。
【００４４】
第２ＴＳＶ電極５２とＶ２電圧ステージ５３は、第１トランジスタ７１の一方の主端子側に配置され、図６(ｂ)のその他のブロックは、第１トランジスタ７１の他方の主端子側に配置されている。よって、第１トランジスタ７１は、第１パッド４１とＶ２電圧ステージ５３との間に位置し、かつ、第１ＴＳＶ電極４２とＶ２電圧ステージ５３との間に位置している。第１パッド４１と第１ＴＳＶ電極４２は、第１トランジスタ７１を介さずに電気的に接続されている。第１トランジスタ７１の例は、Ｎ型ＭＯＳＦＥＴである。
【００４５】
コアチップ４が単体状態の場合には、第１トランジスタ７１がオンに設定され、第１トランジスタ７１の主端子同士（ソース端子とドレイン端子）が導通する。また、テスターは、第１パッド４１に第１電圧Ｖ１を印加し、ロジック回路３４ａは、Ｖ３電圧生成回路５５を駆動させて第３電圧Ｖ３を生成させる。よって、コアチップ４は、第１および第３電圧Ｖ１、Ｖ３により動作することができ、テストを行うことができる。この場合のＶ２電圧ステージ５３は、第１電圧Ｖ１により駆動されることに留意されたい。
【００４６】
なお、コアチップ４が単体状態の場合、テスターは、第１パッド４１に第２電圧Ｖ２を印加してもよい。この場合、ＶＤＤ１電圧生成回路４３やＶＤＤ２電圧生成回路４４は、第２電圧Ｖ２により駆動されることに留意されたい。
【００４７】
一方、コアチップ４が積層状態の場合には、第１トランジスタ７１がオフに設定され、第１トランジスタ７１の主端子同士が非導通となる。また、第１ポンプ６１からの第１電圧Ｖ１が第１ＴＳＶ電極４２に印加され、第２ポンプ６２からの第２電圧Ｖ２が第２ＴＳＶ電極５２に印加され、第３ポンプ６３からの第３電圧Ｖ３が第３ＴＳＶ電極５４に印加される。よって、コアチップ４は、ＩＦチップ３からの第１〜第３電圧Ｖ１〜Ｖ３により動作することができる。
【００４８】
なお、コアチップ４が積層状態の場合、第１ＴＳＶ電極４２からの第１電圧Ｖ１はＶ２電圧ステージ５３に供給されず、第２ＴＳＶ電極４２からの第２電圧Ｖ２はＶＤＤ１電圧生成回路４３やＶＤＤ２電圧生成回路４４に供給されないことに留意されたい。理由は、第１トランジスタ７１の主端子同士が非導通となっているからである。
【００４９】
以上のように、本実施形態の半導体記憶装置は、第１および第２電圧Ｖ１、Ｖ２を生成する第１および第２ポンプ６１、６２をＩＦチップ３内に備え、第１電圧Ｖ１または第２電圧Ｖ２を印加するための第１パッド４１と、第１パッド４１とＶ２電圧ステージ５３との間に位置する第１トランジスタ７１とをコアチップ４内に備えている。よって、積層状態のコアチップ４は、前者の第１および第２電圧Ｖ１、Ｖ２により動作することができ、単体状態のコアチップ４は、後者の第１電圧Ｖ１または第２電圧Ｖ２により動作することができる。これは、第１、第２電圧Ｖ１、Ｖ２の少なくともいずれかを、バンプ１１からコアチップ４に直接供給する場合にも同様である。
【００５０】
なお、第１ＴＳＶ電極４２は、第１トランジスタ７１に対し、ＶＤＤ１電圧生成回路４３やＶＤＤ２電圧生成回路４４と同じ側に配置されていることが望ましい。これにより、第１ＴＳＶ電極４２からＶＤＤ１電圧生成回路４３やＶＤＤ２電圧生成回路４４への第１電圧Ｖ１に、第１トランジスタ７１の抵抗がのることを回避することが可能となる。同様の理由から、第２ＴＳＶ電極５２は、第１トランジスタ７１に対し、Ｖ２電圧ステージ５３と同じ側に配置されていることが望ましい。
【００５１】
また、第１トランジスタ７１の動作は、例えばロジック回路３４ａにより制御してもよいし、その他の手段により制御してもよい。本実施形態では、コアチップ４が積層状態の場合に、第１トランジスタ７１のゲート電極（制御電極）が、ＶＳＳ配線（接地配線）に電気的に接続される。その結果、第１トランジスタ７１がオフに設定される。
【００５２】
また、本実施形態の第１トランジスタ７１は、第１パッド４１の近距離に配置することが望ましい。これにより、コアチップ４が積層状態の場合に、第１パッド４１と第１トランジスタ７１との間での無駄な電力消費を低減することができる。例えば、第１パッド４１と第１トランジスタ７１との間の距離は、Ｖ２電圧ステージ５３と第１トランジスタ７１との間の距離よりも短いことが望ましい。
【００５３】
（第３実施形態）
図７は、第３実施形態のコアチップ４の構成を示すブロック図である。
【００５４】
本実施形態のコアチップ４は、第１実施形態のコアチップ４と第２実施形態のコアチップ４とを組み合わせた構成を有している。本実施形態のコアチップ４は、図４(ａ)または図６(ａ)に示すブロックに加え、第２局所ポンプ７２と、第２トランジスタ７３と、第２局所ポンプ７４と、第３トランジスタ７５と、第３局所ポンプ７６と、第４トランジスタ７７と、電気抵抗７８と、第５トランジスタ７９とを備えている。第２トランジスタ７３は、第２スイッチング素子の一例である。
【００５５】
第１トランジスタ７１は、第１パッド４１とＶ２電圧ステージ５３との間に位置すると共に、第１ＴＳＶ電極４２とＶ２電圧ステージ５３との間に位置している。第１局所ポンプ７２は、第１トランジスタ７１のゲート電圧を制御するためのポンプである。図７は、上述のＶＳＳ配線を示している。
【００５６】
第２トランジスタ７３は、第２パッド５１と第２ＴＳＶ電極５２との間に位置すると共に、第２パッド５１とＶ２電圧ステージ５３との間に位置している。第２局所ポンプ７４は、第２トランジスタ７３のゲート電圧を制御するためのポンプである。
【００５７】
第３トランジスタ７５は、第２パッド５１と第３ＴＳＶ電極５４との間に位置すると共に、第２パッド５１と電気抵抗７８との間に位置している。電気抵抗７８に供給された電圧は、第５トランジスタ７９を介してメモリセルアレイ３１に供給される。第３局所ポンプ７６は、第３トランジスタ７５のゲート電圧を制御するためのポンプである。第４トランジスタ７７は、第１ＴＳＶ電極４２と第３ＴＳＶ電極５４との間に配置されている。
【００５８】
図７はさらに、ＶＤＤ２電圧生成回路４４内の降圧回路４４ａを示している。降圧回路４４ａは、第１電圧Ｖ１を低下させて電圧Ｖ１ｂを生成する。
【００５９】
コアチップ４が単体状態で、第１パッド４１のみをテストに使用する場合には、第１トランジスタ７１がオンに設定され、第２および第４トランジスタ７３、７７がオフに設定される。また、テスターは、第１パッド４１に第１電圧Ｖ１を印加し、ロジック回路３４ａは、Ｖ３電圧生成回路５５を駆動させて第３電圧Ｖ３を生成させる。よって、コアチップ４は、第１および第３電圧Ｖ１、Ｖ３により動作することができ、テストを行うことができる。なお、上記の第１電圧Ｖ１は第２電圧Ｖ２に置き換えてもよい。
【００６０】
コアチップ４が単体状態で、第１および第２パッド４１、５１をテストに使用する場合には、第２トランジスタ７３がオンに設定され、第１および第４トランジスタ７１、７７がオフに設定される。また、テスターは、第１および第２パッド４１、５１にそれぞれ第１および第２電圧Ｖ１、Ｖ２を印加し、ロジック回路３４ａは、Ｖ３電圧生成回路５５を駆動させて第３電圧Ｖ３を生成させる。よって、コアチップ４は、第１〜第３電圧Ｖ１〜Ｖ３により動作することができ、テストを行うことができる。
【００６１】
コアチップ４が積層状態の場合には、第２トランジスタ７３がオンに設定され、第１および第４トランジスタ７１、７７がオフに設定される。また、第１ポンプ６１からの第１電圧Ｖ１が第１ＴＳＶ電極４２に印加され、第２ポンプ６２からの第２電圧Ｖ２が第２ＴＳＶ電極５２に印加され、第３ポンプ６３からの第３電圧Ｖ３が第３ＴＳＶ電極５４に印加される。よって、コアチップ４は、ＩＦチップ３からの第１〜第３電圧Ｖ１〜Ｖ３により動作することができる。
【００６２】
以上のように、本実施形態によれば、第１パッド４１のみを使用してコアチップ４を動作させることと、第１および第２パッド４１、５１を使用してコアチップ４を動作させることが可能となる。例えば、簡易的なテストを実施する場合に前者の動作を採用し、高精度なテストを実施する場合に後者の動作を採用することが可能となる。
【００６３】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６４】
１：基板、２：支持基板、３：ＩＦチップ、
４：コアチップ、４ａ：第１領域、４ｂ：第２領域、
４１〜４８：第１〜第８コアチップ、５：再配線層、６、ＴＳＶ電極、
１１：バンプ、１２：ラージバンプ、１３：マイクロバンプ、
１４：樹脂層、１５：接着剤、１６：バンプ、
１７：樹脂層、１８：メタルプレート、１９：樹脂層、
２１ａ〜２１ｄ：内部回路、２２ａ〜２２ｄ：電極部、
２３ａ〜２３ｄ：第１配線部、２４ａ〜２４ｄ：第２配線部、
３１：メモリセルアレイ、３２：センスアンプ部、
３３：ロウデコーダ、３４：周辺回路部、３４ａ：ロジック回路、
４１：第１パッド、４２：第１ＴＳＶ電極、４３：ＶＤＤ１電圧生成回路、
４４：ＶＤＤ２電圧生成回路、４４ａ：降圧回路、
５１：第２パッド、５２：第２ＴＳＶ電極、５３：Ｖ２電圧ステージ、
５４：第３ＴＳＶ電極、５５：Ｖ３電圧生成回路、５６：介在回路、
６１：第１ポンプ、６２：第２ポンプ、
６３：第３ポンプ、６４：ロジック制御回路、
７１：第１トランジスタ、７２：第２局所ポンプ、７３：第２トランジスタ、
７４：第２局所ポンプ、７５：第３トランジスタ、７６：第３局所ポンプ、
７７：第４トランジスタ、７８：電気抵抗、７９：第５トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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