(57)【要約】【課題】ラッチアップ耐量を向上させることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】一実施の形態によれば、半導体装置１は、上面を有する半導体基板５０と、上面に形成されたトレンチ２０の内部に設けられたトレンチ電極２２と、トレンチ電極２２と半導体基板５０との間に設けられたトレンチ絶縁膜２１と、を備え、半導体基板５０は、トレンチ電極２２の下端が到達した第１導電型の第１半導体層と、第１半導体層上において部分的に設けられ、トレンチ絶縁膜２１に接した第２導電型の深い層１９と、第１半導体層上及び深い層１９上に設けられ、トレンチ絶縁膜２１に接した第２導電型の第２半導体層と、深い層１９の上方における第２半導体層上に設けられた第１導電型の第３半導体層と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
上面を有する半導体基板と、
前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、
前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、
を備え、
前記半導体基板は、
前記トレンチ電極の下端が到達した第１導電型の第１半導体層と、
前記第１半導体層上において部分的に設けられ、前記トレンチ絶縁膜に接した第２導電型の深い層と、
前記第１半導体層上及び前記深い層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、
前記深い層の上方における前記第２半導体層上に設けられた第１導電型の第３半導体層と、
を有する、
半導体装置。
【請求項２】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記第３半導体層の前記一方向における長さは、前記深い層の前記一方向における長さよりも小さい、
請求項１に記載の半導体装置。
【請求項３】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記第３半導体層の前記一方向における長さは、前記深い層の前記一方向における長さと略同じである、
請求項１に記載の半導体装置。
【請求項４】
前記深い層の不純物濃度は、前記第２半導体層の不純物濃度よりも大きい、
請求項１に記載の半導体装置。
【請求項５】
前記深い層及び前記第３半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
隣り合う前記深い層の間の前記第１半導体層の上方には、前記第３半導体層が設けられていない、
請求項２または３に記載の半導体装置。
【請求項６】
前記深い層の上方に、前記第３半導体層が設けられていない部分を含む、
請求項１に記載の半導体装置。
【請求項７】
前記第１半導体層の上方に、前記深い層及び前記第３半導体層が設けられていない部分を含む、
請求項１に記載の半導体装置。
【請求項８】
前記トレンチ電極は複数設けられ、
隣り合う前記トレンチ電極の間の部分は、前記第１半導体層、前記深い層、前記第２半導体層及び前記第３半導体層を含み、
前記トレンチ電極の間の部分以外の部分には、第２導電型のフローティング層が設けられた、
請求項１に記載の半導体装置。
【請求項９】
前記トレンチ電極は複数設けられ、
前記トレンチ電極は、一方のトレンチ電極及び他方のトレンチ電極を含み、
前記第１半導体層、前記深い層、前記第２半導体層及び前記第３半導体層は、前記一方のトレンチ電極の周りに設けられた前記トレンチ絶縁膜と接し、
前記他方のトレンチ電極の周りに設けられた前記トレンチ絶縁膜に接する第２導電型のフローティング層をさらに備えた、
請求項１に記載の半導体装置。
【請求項１０】
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層を貫通した貫通溝及び前記第２半導体層に形成されたコンタクト溝の内部に設けられたコンタクトを介して前記第２半導体層と接続した、
請求項１に記載の半導体装置。
【請求項１１】
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層を貫通した貫通溝の内部に設けられたコンタクトを介して前記第２半導体層と接続し、
前記コンタクトの下端の位置及び前記トレンチの開口の位置は、前記上面に直交する方向において、略同じ位置となっている、
請求項１に記載の半導体装置。
【請求項１２】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層の前記一方向における長さは、前記第２半導体層の前記一方向における長さと略同じである、
請求項１に記載の半導体装置。
【請求項１３】
前記第１半導体層の上方に、前記深い層、前記第２半導体層及び前記第３半導体層が設けられていない部分を含む、
請求項１に記載の半導体装置。
【請求項１４】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層、前記第２半導体層及び前記第３半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
隣り合う前記深い層の間の前記第１半導体層の上方には、前記第２半導体層及び第３半導体層が設けられていない、
請求項１に記載の半導体装置。
【請求項１５】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層、前記第２半導体層及び前記第３半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層における前記第２半導体層の上方の部分を貫通する複数の貫通溝の内部に設けられた複数のコンタクトを介して前記第２半導体層と接続し、
前記コンタクトの下端の位置及び前記トレンチの開口の位置は、前記上面に直交する方向において、略同じ位置となっている、
請求項１に記載の半導体装置。
【請求項１６】
第１導電型の第１半導体層を含む半導体基板の上面にトレンチを形成する工程と、
前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
前記トレンチ絶縁膜が形成された前記トレンチの内部に、トレンチ電極を形成する工程と、
前記第１半導体層上に部分的に設けられる第２導電型の深い層、前記第１半導体層上及び前記深い層上に設けられる第２導電型の第２半導体層、及び、前記深い層の上方における前記第２半導体層上に設けられる第１導電型の第３半導体層を、前記半導体基板に形成する工程と、
前記半導体基板上に形成した層間絶縁層を貫通する貫通溝を形成する工程と、
前記貫通溝を介して前記第２半導体層に接続する配線層を前記層間絶縁層上に形成する工程と、
を備えた半導体装置の製造方法。
【請求項１７】
前記貫通溝に連通するコンタクト溝を前記第２半導体層に形成する工程をさらに備え、
前記配線層は、前記コンタクト溝も介して前記第２半導体層に接続する、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記トレンチを形成する工程において、前記トレンチを、前記上面に平行な面内における一方向に延在するように形成し、
前記第３半導体層の前記一方向における長さを、前記深い層の前記一方向における長さよりも小さくする
請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記トレンチを形成する工程において、前記トレンチを、前記上面に平行な面内における一方向に延在するように形成し、
前記第３半導体層の前記一方向における長さを、前記深い層の前記一方向における長さと略同じようにする、
請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記深い層の不純物濃度を、前記第２半導体層の不純物濃度よりも大きくする、
請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、トレンチゲート構造を有するＩＧＢＴを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）には、その構造上、寄生のＮＰＮ構造が存在している。この寄生のＮＰＮ構造が作動すると、過電流が流れ、ＩＧＢＴの破壊に至る危険性がある。具体的には、短絡時（負荷短絡、地絡、天絡）のような高電圧及び高電流状態になると、アバランシェ電流によって、寄生のＮＰＮ構造のベース電位が上昇する。これにより、寄生のＮＰＮ構造が作動し、ラッチアップすることにより、破壊に至るようになる。インバータ用途等のＩＧＢＴでは、短絡状態における破壊に至るまでの時間（短絡耐量）を重要なスペックとしている。設計においては、導通能力を意図的に下げることにより、短絡時の電流量を低下させ、短絡耐量を確保している。しかしながら、導通能力を意図的に下げることは、導通損失の悪化につながっている。このように、ＩＧＢＴでは、導通能力（飽和電圧）と、短絡耐量とはトレードオフの関係になっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７９３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
寄生のＮＰＮ構造の作動によるラッチアップを抑制するためには、図２７及び図２８に示すように、寄生のＮＰＮ構造のベースにあたるＰ型層の不純物濃度を高濃度化し、ベース抵抗ｒｂの抵抗値を下げることが有効である。しかしながら、ベースにあたるＰ型層の不純物濃度を高濃度化すると、チャネルの不純物濃度も高濃度化する恐れがある。そうすると、閾値電圧Ｖｔｈに影響を及ぼすこととなる。したがって、ベースにあたるＰ型層の不純物濃度の高濃度化には限界がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、上面を有する半導体基板と、前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、を備え、前記半導体基板は、前記トレンチ電極の下端が到達した第１導電型の第１半導体層と、前記第１半導体層上において部分的に設けられ、前記トレンチ絶縁膜に接した第２導電型の深い層と、前記第１半導体層上及び前記深い層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、前記深い層の上方における前記第２半導体層上に設けられた第１導電型の第３半導体層と、を有する。
【発明の効果】
【０００７】
前記一実施の形態によれば、ラッチアップ耐量を向上させ、短絡耐量を向上させることができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態１に係る半導体装置を例示した斜視図である。
【図２】実施形態１に係る半導体装置を例示した上面図である。
【図３】実施形態１に係る半導体装置を例示した断面図であり、図２のＡＡ線における断面を示す。
【図４】実施形態１に係る半導体装置を例示した断面図であり、図２のＢＢ線における断面を示す。
【図５】実施形態１に係る半導体装置を例示した断面図であり、図２のＣＣ線における断面を示す。
【図６】実施形態１の変形例に係る半導体装置を例示した上面図である。
【図７】実施形態１に係る半導体装置の動作を例示した図である。
【図８】比較例に係る半導体装置の動作を例示した図である。
【図９】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ホールバリア層の形成工程を示す。
【図１０】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチの形成工程を示す。
【図１１】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ絶縁膜の形成工程及びトレンチ電極を形成するためのポリシリコンの堆積工程を示す。
【図１２】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。
【図１３】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ボディ層の形成工程を示す。
【図１４】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、深い層の形成工程を示す。
【図１５】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ層の形成工程を示す。
【図１６】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、層間絶縁層、貫通溝及びコンタクト溝の形成工程を示す。
【図１７】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ配線層の形成工程を示す。
【図１８】実施形態１に係る半導体装置の製造方法を例示した上面図である。
【図１９】実施形態２に係る半導体装置を例示した上面図である。
【図２０】実施形態２に係る半導体装置を例示した断面図であり、図１９のＡＡ線における断面を示す。
【図２１】実施形態２に係る半導体装置を例示した断面図であり、図１９のＢＢ線における断面を示す。
【図２２】実施形態２に係る半導体装置を例示した断面図であり、図１９のＣＣ線における断面を示す。
【図２３】実施形態３に係る半導体装置を例示した上面図である。
【図２４】実施形態３に係る半導体装置を例示した断面図であり、図２３のＡＡ線における断面を示す。
【図２５】実施形態３に係る半導体装置を例示した断面図であり、図２３のＢＢ線における断面を示す。
【図２６】実施形態３に係る半導体装置を例示した断面図であり、図２３のＣＣ線における断面を示す。
【図２７】ＩＧＢＴの半導体層を例示した断面図である。
【図２８】ＩＧＢＴの半導体層を例示した断面図であり、図２７の拡大図である。
【発明を実施するための形態】
【０００９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１０】
（実施形態１：構成）
実施形態１に係る半導体装置及び半導体装置の製造方法を説明する。まず、実施形態１に係る半導体装置の構成を説明する。図１は、実施形態１に係る半導体装置を例示した斜視図である。図２は、実施形態１に係る半導体装置を例示した上面図である。図３〜５は、実施形態１に係る半導体装置を例示した断面図であり、図３は、図２のＡＡ線における断面を示し、図４は、図２のＢＢ線における断面を示し、図５は、図２のＣＣ線における断面を示している。なお、図１及び図２においては、半導体装置の上方に設けられたエミッタ配線層を省略し、図２においては、半導体装置の上方に設けられた層間絶縁層も省略している。
【００１１】
図１〜図５に示すように、半導体装置１は、半導体基板５０を備えている。半導体基板５０は、ドリフト層１０、ホールバリア層１１、ボディ層１２、エミッタ層１３、フローティング層１８及び深い層１９を有している。半導体基板５０は、例えば、シリコンを含んだシリコン基板である。なお、半導体基板５０は、シリコンを含んだシリコン基板に限らず、他の半導体材料を含むものでもよい。半導体基板５０の主面を上面という。半導体基板５０は、上面を有している。ドリフト層１０及びホールバリア層１１を第１半導体層ともいう。ボディ層１２を第２半導体層ともいう。エミッタ層１３を第３半導体層ともいう。
【００１２】
トレンチ２０（２０ａ、２０ｂ）は、半導体基板５０の上面に形成されている。図においては、複数のトレンチ２０ａ及びトレンチ２０ｂが形成されているが、トレンチ２０という場合は、トレンチ２０ａまたはトレンチ２０ｂに限定せずに総称したものを意味している。
【００１３】
トレンチ２０は、半導体基板５０の上面に平行な面内で一方向に延在している。一方向に延在したトレンチ２０は、半導体基板５０の上面に複数設けられてもよい。複数のトレンチ２０は、半導体基板５０の上面に平行な面内において、一方向に直交する他方向に並んで配置されている。
【００１４】
ここで、半導体装置１を説明するために、ＸＹＺ直交座標軸系を導入する。半導体基板５０の上面に直交する方向をＺ軸方向とする。便宜上、＋Ｚ軸方向を上方、−Ｚ軸方向を下方という。なお、ＸＹＺ直交座標軸の各方向、並びに、上方及び下方は、半導体装置１を説明するための便宜上の方向であり、半導体装置１を使用する場合に、半導体基板５０の上面が、＋Ｚ軸方向及び上方を向いていることに限定するものではない。半導体基板５０の上面に平行な面内の一方向をＹ軸方向とする。よって、トレンチ２０が延びる一方向は、Ｙ軸方向となっている。半導体基板５０の上面に平行な面内において一方向と直交する他方向をＸ軸方向とする。複数のトレンチ２０は、Ｘ軸方向に並んで形成されている。
【００１５】
複数のトレンチ２０のうち、隣り合うトレンチ２０の一方を、トレンチ２０ａ、他方をトレンチ２０ｂという。例えば、＋Ｘ軸方向側のトレンチ２０をトレンチ２０ａといい、トレンチ２０ａの−Ｘ軸方向側に形成されたトレンチ２０をトレンチ２０ｂという。
【００１６】
トレンチ絶縁膜２１（２１ａ、２１ｂ）は、トレンチ２０の内面に形成されている。図においては、複数のトレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂが形成されているが、トレンチ絶縁膜２１という場合は、トレンチ絶縁膜２１ａまたはトレンチ絶縁膜２１ｂに限定せずに総称したものを意味している。
【００１７】
トレンチ絶縁膜２１は、材料として、例えば、シリコン酸化膜を含んでいる。なお、トレンチ絶縁膜２１は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。トレンチ２０ａの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ａという。また、トレンチ２０ｂの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ｂという。
【００１８】
トレンチ電極２２（２２ａ、２２ｂ）は、半導体基板５０の上面に形成されたトレンチ２０の内部に設けられている。図においては、複数のトレンチ電極２２ａ及びトレンチ電極２２ｂが形成されているが、トレンチ電極２２という場合は、トレンチ電極２２ａまたはトレンチ電極２２ｂに限定せずに総称したものを意味している。
【００１９】
トレンチ電極２２は、トレンチ２０の内部に、トレンチ絶縁膜２１を介して形成されている。よって、トレンチ絶縁膜２１は、トレンチ電極２１と半導体基板５０との間に設けられている。トレンチ電極２２は、導電材料として、例えば、ポリシリコンを含んでいる。したがって、トレンチ電極２２は、トレンチ２０の内部に導電材料が埋め込まれたものとなっている。
【００２０】
トレンチ電極２２は、トレンチ２０と同様に、一方向、すなわち、Ｙ軸方向に延在している。複数のトレンチ２０に導電材料が埋め込まれることにより、複数のトレンチ電極２２が設けられてもよい。複数のトレンチ電極２２が設けられた場合には、各トレンチ電極２２は、他方向、すなわち、Ｘ軸方向に並んで配置される。トレンチ２０ａの内部に形成されたトレンチ電極２２を、トレンチ電極２２ａという。また、トレンチ２０ｂの内部に形成されたトレンチ電極２２を、トレンチ電極２２ｂという。
【００２１】
コンタクト溝３０は、半導体基板５０の上面に形成されている。コンタクト溝３０は、半導体基板５０の上面に平行な面内において、一方向、すなわち、Ｙ軸方向に延びるように形成されている。コンタクト溝３０は、トレンチ２０と並んで配置されている。複数のトレンチ２０が形成されている場合には、コンタクト溝３０は、例えば、隣り合うトレンチ２０の間に配置されている。例えば、コンタクト溝３０は、トレンチ２０ａとトレンチ２０ｂとの間に設けられている。コンタクト溝３０は、トレンチ２０よりもＺ軸方向の長さが小さくなっている。すなわち、コンタクト溝３０の深さは、トレンチ２０の深さよりも小さくなっている。
【００２２】
図２のＡＡ線の断面におけるトレンチ絶縁膜２１ａに接した半導体基板５０には、下方から順に、ドリフト層１０、ホールバリア層１１、深い層１９、ボディ層１２及びエミッタ層１３が積層されている。図２のＢＢ線の断面におけるトレンチ絶縁膜２１ａに接した半導体基板５０には、下方から順に、ドリフト層１０、ホールバリア層１１、深い層１９及びボディ層１２が積層されている。図２のＣＣ線の断面におけるゲート絶縁膜２１ａに接した半導体基板５０には、下方から順に、ドリフト層１０、ホールバリア層１１及びボディ層１２が積層されている。
【００２３】
ドリフト層１０は、例えば、Ｎ型不純物が低濃度にドープされたＮ−型の半導体層である。ドリフト層１０は、トレンチ絶縁膜２１に接している。例えば、ドリフト層１０は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ドリフト層１０には、トレンチ２０の下端及びトレンチ電極２２の下端が到達している。例えば、ドリフト層１０には、トレンチ２０ａの下端及びトレンチ電極２２ａの下端が位置している。なお、ドリフト層１０に、トレンチ２０ｂの下端及びトレンチ電極２２ｂの下端が位置してもよい。
【００２４】
便宜上、Ｎ型、Ｎ−型及びＮ＋型を第１導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第２導電型という。なお、Ｎ型、Ｎ−型及びＮ＋型を第２導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第１導電型としてもよい。また、Ｎ型不純物が低濃度にドープされていることを、Ｎ−型といい、Ｎ型不純物が高濃度にドープされていることを、Ｎ＋型といい、Ｎ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｎ型という。同様に、Ｐ型不純物が低濃度にドープされていることを、Ｐ−型といい、Ｐ型不純物が高濃度にドープされていることを、Ｐ＋型といい、Ｐ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｐ型という。
【００２５】
ドリフト層１０を第１半導体層という。なお、ドリフト層１０上に、ホールバリア層１１が設けられてもよい。その場合には、第１半導体層は、ドリフト層１０及びホールバリア層１１を含んでいる。ホールバリア層１１は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、ホールバリア層１１は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。したがって、第１半導体層は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ホールバリア層１１は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。
【００２６】
深い層１９は、第１半導体層上に設けられている。深い層１９は、ドリフト層１０上、または、ドリフト層１０上及びホールバリア層１１上に設けられている。深い層１９は、第１半導体層上において部分的に設けられている。例えば、深い層１９は、Ｙ軸方向において部分的に設けられている。したがって、第１半導体層上において、深い層１９が設けられている部分と、設けられていない部分とを有している。深い層１９の下面及び深い層１９のＹ軸方向における側面は、第１半導体層に覆われている。
【００２７】
深い層１９は、ドリフト層１０上において、複数設けられてもよい。深い層１９が、ドリフト層１０上に複数設けられている場合には、深い層１９は、例えば、Ｙ軸方向に間隔を空けて設けられている。各深い層１９は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、深い層１９は、トレンチ絶縁膜２１ａに接している。
【００２８】
深い層１９は、トレンチ２０と、そのトレンチ２０に隣り合うコンタクト溝３０の下方に渡って設けられている。なお、深い層１９は、隣り合うトレンチ２０の間において、一方のトレンチ２０から他方のトレンチ２０に渡って設けられてもよい。深い層１９は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。
【００２９】
ボディ層１２は、第１半導体層上及び深い層１９上に設けられている。ボディ層１２は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、ボディ層１２は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ボディ層１２は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。
【００３０】
ここで、例えば、ボディ層１２にドープされるＰ型不純物の濃度を、深い層１９にドープされるＰ型不純物の濃度よりも低くする。すなわち、深い層１９の不純物濃度は、ボディ層１２の不純物濃度よりも大きくなっている。ボディ層１２には、コンタクト溝３０の下端が位置している。ボディ層１２の下面は、第１半導体層及び深い層１９に接している。深い層１９のＹ軸方向における側面は、ボディ層１２に覆われてもよい。
【００３１】
エミッタ層１３は、深い層１９の上方におけるボディ層１２上に設けられている。したがって、エミッタ層１３は、Ｙ軸方向において部分的に設けられている。よって、ボディ層１２上において、エミッタ層１３が設けられている部分と、設けられていない部分とを有している。トレンチ絶縁膜２１は、トレンチ電極２２と、エミッタ層１３、ボディ層１２、深い層１９及び第１半導体層との間に設けられてもよい。
【００３２】
エミッタ層１３のＹ軸方向における長さは、深い層１９のＹ軸方向における長さよりも小さくなっている。よって、深い層１９の上方に、エミッタ層１３が設けられていない部分を含んでいる。また、ドリフト層１０の上方に、深い層１９及びエミッタ層１３が設けられていない部分を含んでいる。
【００３３】
エミッタ層１３は、ボディ層１２上において、複数設けられてもよい。エミッタ層１３が、ボディ層１２上に複数設けられている場合には、エミッタ層１３は、Ｙ軸方向に間隔を空けて設けられている。したがって、深い層１９及びエミッタ層１３は、一方向に沿って間隔を空けて複数設けられ、隣り合う深い層１９の間の第１半導体層の上方には、エミッタ層１３が設けられていない。
【００３４】
各エミッタ層１３は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、エミッタ層１３は、トレンチ２０ａの側面に設けられたトレンチ絶縁膜２１ａに接している。また、エミッタ層１３は、トレンチ２０と、そのトレンチ２０に隣り合うコンタクト溝３０との間に渡って設けられている。エミッタ層１３は、例えば、Ｎ型不純物が高濃度にドープされたＮ＋型の半導体層である。
【００３５】
なお、図６に示す実施形態の変形例に係る半導体装置１ａのように、エミッタ層１３のＹ軸方向における長さは、深い層１９のＹ軸方向における長さと略同じでもよい。ここで略同じとは、厳密な意味で、同じだけでなく、技術的目的に照らして、ある程度の範囲を含むことを意味している。例えば、同じマスクを用いたイオン注入で、深い層１９とエミッタ層１３とを形成した場合に、形成された深い層１９のＹ軸方向における長さとエミッタ層１３のＹ軸方向における長さとは、注入技術により生じる誤差の分だけ厳密には異なる場合があるが、そのような誤差を含んだ両者のＹ軸方向の長さは、略同じである。
【００３６】
図１及び図２に示すように、トレンチ電極２２が複数設けられた場合に、半導体基板５０における隣り合うトレンチ電極２２の間の部分は、ドリフト層１０、ホールバリア層１１、深い層１９、ボディ層１２及びエミッタ層１３を含んでいる。トレンチ電極２２の間の半導体基板５０の部分以外の部分には、フローティング層１８が設けられてもよい。
【００３７】
具体的には、トレンチ電極２２が、一方のトレンチ電極２２ａ及び他方のトレンチ電極２２ｂを含む場合に、一方のトレンチ電極２２ａ及び他方のトレンチ電極２２ｂの間に設けられたドリフト層１０、ホールバリア層１１、深い層１９、ボディ層１２及びエミッタ層１３は、一方のトレンチ電極２２ａの周りに設けられたトレンチ絶縁膜２１ａと接している。フローティング層１８は、他方のトレンチ電極２２ｂの−Ｘ軸方向側に設けられ、他方のトレンチ電極２２ｂの周りに設けられたトレンチ絶縁膜２１ｂと接している。
【００３８】
フローティング層１８は、ドリフト層１０上に設けられている。フローティング層１８には、トレンチ電極２２ｂの下端が位置してもよい。フローティング層１８とドリフト層１０との界面が、トレンチ電極２２ｂの下端に接続されてもよい。フローティング層１８は、Ｐ型不純物がドープされたＰ型の半導体層である。
【００３９】
このように、半導体装置１は、半導体基板５０の他に、トレンチ２０の内部に設けられたトレンチ電極２２、トレンチ電極２２と半導体基板５０との間に設けられたトレンチ絶縁膜２１を備えている。
【００４０】
半導体装置１は、さらに、層間絶縁層３１、エミッタ配線層３２、フィールドストップ層、コレクタ層及びコレクタ配線層を備えてもよい。
【００４１】
層間絶縁層３１は、半導体基板５０上に設けられている。具体的には、層間絶縁層３１は、半導体基板５０におけるボディ層１２上及びエミッタ層１３上に設けられている。層間絶縁層３１には、貫通溝３３が設けられている。貫通溝３３は、層間絶縁層３１を貫通するように形成されている。貫通溝３３は、コンタクト溝３０に連通している。層間絶縁層３１は、絶縁材料として、例えば、シリコン酸化膜を含んでいる。なお、層間絶縁層３１は、シリコン酸化膜以外の絶縁材料を含んでいてもよい。
【００４２】
エミッタ配線層３２は、層間絶縁層３１上に設けられている。エミッタ配線層３２は、コンタクト３４を介してボディ層１２と接続している。エミッタ配線層３２を配線層ともいう。コンタクト３４は、層間絶縁層３１を貫通した貫通溝３３及びボディ層１２に形成されたコンタクト溝３０の内部に設けられている。よって、コンタクト３４の下端は、ボディ層１２の上端よりも下方に位置している。また、コンタクト３４とボディ層１２との間にコンタクト層が設けられてもよい。コンタクト層は、例えば、Ｐ型不純物が高濃度にドープされたＰ＋型の半導体層である。
【００４３】
エミッタ配線層３２及びコンタクト３４は、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、エミッタ配線層３２及びコンタクト３４は、アルミニウム以外の導電材料を含んでもよい。また、エミッタ配線層３２及びコンタクト３４と、層間絶縁層３１及びボディ層１２との間に、バリアメタルが設けられてもよい。
【００４４】
ドリフト層１０の下方に図示しないフィールドストップ層が設けられてもよい。フィールドストップ層は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。フィールドストップ層の下方に図示しないコレクタ層が設けられてもよい。コレクタ層は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。コレクタ層の下方に、コレクタ配線層が設けられてもよい。コレクタ配線層は、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、コレクタ配線層は、アルミニウム以外の導電材料を含んでもよい。
【００４５】
（実施形態１：動作）
次に、本実施形態に係る半導体装置１の動作を説明する。図７は、実施形態１に係る半導体装置１の動作を例示した図であり、図８は、比較例に係る半導体装置１００の動作を例示した図である。
【００４６】
図７に示すように、トレンチ電極２２に正の電圧を印加することにより、トレンチ絶縁膜２１の近傍のボディ層１２にチャネルとなる反転層を形成する。このように、トレンチ電極２２は、ゲート電極の機能を有しており、トレンチ絶縁膜２１は、ゲート絶縁膜の機能を有している。
【００４７】
本実施形態の半導体装置１は、トレンチ絶縁膜２１に接するように、エミッタ層１３の下方にボディ層１２が形成されている。よって、トレンチ絶縁膜２１の近傍におけるエミッタ層１３の下方のボディ層１２には、反転層が形成される。これにより、半導体装置１を導通状態（ＯＮ時）にした場合に、エミッタ層１３から放出された電子は、エミッタ層１３から直下のボディ層１２に向かって、−Ｚ軸方向に進む。
【００４８】
エミッタ層１３の下方おけるボディ層１２とホールバリア層１１との間に深い層１９が形成されている。よって、ボディ層１２において、反転層は、深い層１９を迂回するように＋Ｙ軸方向に延びている。これにより、エミッタ層１３から−Ｚ軸方向に進んだ電子は、深い層１９の直上で＋Ｙ軸方向に延びた反転層に沿って、＋Ｙ軸方向に向きを変えて進む。
【００４９】
本実施形態では、深い層１９のＹ軸方向における長さは、エミッタ層１３のＹ軸方向における長さよりも大きくなっている。よって、ボディ層１２における反転層は、深い層１９の＋Ｙ軸方向の端部の直上まで延びている。これにより、＋Ｙ軸方向に向きを変えた電子は、深い層１９の＋Ｙ軸方向の端部の直上まで進むこととなる。
【００５０】
ホールバリア層１１の上方には、深い層１９が設けられていない部分を含んでいる。よって、反転層は、深い層１９の＋Ｙ軸方向の端部よりも＋Ｙ軸方向側で、深い層１９を迂回するように、下方に延びている。これにより、深い層１９の＋Ｙ軸方向の端部の直上まで進んだ電子は、深い層１９の＋Ｙ軸方向の端部の＋Ｙ軸方向側で−Ｚ軸方向に向きを変える。そして、ホールバリア層１１を介してドリフト層１０に到達する。
【００５１】
深い層１９の不純物濃度のプロファイルは、ボディ層１２の不純物濃度に影響がないようなプロファイルとなっている。すなわち、ボディ層１２におけるチャネルが形成される部分に、深い層１９の不純物が拡散しないようなプロファイルとなっている。よって、エミッタ層１３からホールバリア層１１に至る経路に、チャネルとなるボディ層１２が３次元的に確保されている。よって、ボディ層１２の不純物濃度に対する影響を抑制することができるので、チャネルの閾値電圧Ｖｔｈへの影響を抑制することができる。
【００５２】
このように、本実施形態の半導体装置１では、エミッタ層１３の下方を高濃度のＰ型不純物を含んだ深い層１９で覆うことで、寄生のＮＰＮ構造のベース抵抗ｒｂを低減させることができる。それとともに、チャネル電流（電子）が３次元的に形成された反転層に沿って進むように、従来と同じ閾値電圧Ｖｔｈで流れる経路が確保されている。このような構造により、半導体装置１は、ラッチアップ耐量を向上させることができるので、短絡耐量を向上させることができる。このことは、負荷短絡等の短絡状態での破壊強度が向上することを意味している。
【００５３】
これに対して、図８に示すように、比較例に係る半導体装置１００においては、深い層１９は設けられていない。トレンチ絶縁膜２１に接する半導体基板５０は、下方から順に、ドリフト層１０、ホールバリア層１１、ボディ層１２及びエミッタ層１３が積層されている。よって、反転層は、エミッタ層１３の下方のボディ層１２において、−Ｚ軸方向に延びている。
【００５４】
これにより、導通状態（ＯＮ時）の電子は、エミッタ層１３から−Ｚ軸方向に延びた反転層に沿って、−Ｚ軸方向に進む。エミッタ層１３から−Ｚ軸方向に進んで反転層に到達した電子は、そのまま下方に進み、ホールバリア層１１を介してドリフト層１０に到達する。
【００５５】
このように、比較例の半導体装置１００では、エミッタ層１３の下方を高濃度のＰ型不純物を含んだ深い層１９で覆われていない。よって、寄生のＮＰＮ構造のベース抵抗ｒｂを低減させることができない。したがって、ラッチアップ耐量を向上させることができず、短絡耐量を向上させることができない。仮に、短絡耐量を向上させるために、ボディ層１２の抵抗を低減すると、チャネルにおける閾値電圧Ｖｔｈが変化することとなってしまう。
【００５６】
なお、図１〜図５に示すように、深い層１９の上方にエミッタ層１３が形成されていない部分のＹ軸方向の長さは、原理的に大きい方が、ラッチアップ耐量は向上する。そして、その長さは、ある一定以上あれば、ラッチアップ耐量は変化しないようになる。さらに、必要以上にその長さを大きくすると、チャネル長が長くなるため、電流能力が落ちてしまうデメリットが生じる。
【００５７】
図６で示したように、深い層１９を、エミッタ層１３と同一マスクによるイオン注入等の方法で形成し、Ｙ軸方向におけるエミッタ層１３の長さと、Ｙ軸方向における深い層１９の長さとを略同じ長さとした場合には、ラッチアップ耐性を確保しつつ、製造コストを低減することができる。
【００５８】
（実施形態１：製造方法）
次に、本実施形態に係る半導体装置１の製造方法を説明する。図９〜図１７は、実施形態１に係る半導体装置１の製造方法を例示した工程断面図であり、図９は、ホールバリア層１１の形成工程を示す。図１０は、トレンチ２０の形成工程を示す。図１１は、トレンチ絶縁膜２１の形成工程及びトレンチ電極２２を形成するためのポリシリコンの堆積工程を示す。図１２は、トレンチ電極２２を形成するためのポリシリコンのエッチングバック工程を示す。図１３は、ボディ層１２の形成工程を示す。図１４は、深い層１９の形成工程を示す。図１５は、エミッタ層１３の形成工程を示す。図１６は、層間絶縁層３１、貫通溝３３及びコンタクト溝３０の形成工程を示す。図１７は、エミッタ配線層３２の形成工程を示す。図１８は、実施形態１に係る半導体装置１を例示した上面図である。なお、図１８では、層間絶縁層３１及びエミッタ配線層３２を省いている。
【００５９】
図９に示すように、まず、半導体基板５０として、例えば、Ｎ−型シリコン単結晶のウエハを準備する。半導体基板５０は、不純物として、例えば、リンが低濃度にドープされている。なお、半導体基板５０は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。そして、半導体基板５０の上面上にレジスト膜５１を塗布等により形成する。次に、リソグラフィにより、レジスト膜５１をパターニングする。パターニングにおいて、レジスト膜５１には、ホールバリア層１１が形成される部分が開口したパターンが形成される。
【００６０】
そして、パターニングされたレジスト膜５１をマスクとして、イオン注入等することにより、半導体基板５０の上面側にリン等のＮ型不純物を導入する。このようにして、半導体基板５０の上面側にホールバリア層１１を形成する。ホールバリア層１１の下方は、ドリフト層１０となる。その後、アッシング等によりレジスト膜５１を除去する。ホールバリア層１１は、後の熱拡散工程により、領域を拡大させてもよい。
【００６１】
また、図示しないが、同様の方法により、半導体基板５０の上面側にフローティング層１８を形成してもよい。すなわち、半導体基板５０の上面上にレジスト膜を塗布等により形成する。そして、リソグラフィにより、レジスト膜をパターニングする。パターニングにおいて、レジスト膜には、フローティング層１８が形成される部分が開口したパターンが形成される。
【００６２】
そして、パターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板５０の上面側にボロン等のＰ型不純物を導入する。これにより、半導体基板５０の上面側の、例えば、隣り合うホールバリア層１１の間において、一方向に延在したフローティング層１８を形成する。
【００６３】
次に、図１０に示すように、図示しないパターニングされたハードマスク膜等を用いて、例えば、異方性ドライエッチングにより、第１半導体層を含む半導体基板５０の上面にトレンチ２０を形成する。トレンチ２０をＹ軸方向に延在するように形成する。Ｚ軸方向においては、ホールバリア層１１を貫通し、ドリフト層１０に到達するトレンチ２０を形成する。複数のトレンチ２０を形成してもよい。複数のトレンチ２０を形成する際には、例えば、ホールバリア層１１を両側から挟むように、ホールバリア層１１の両側に形成してもよい。その後、ウェットエッチング等により、ハードマスク膜等を除去する。
【００６４】
次に、図１１に示すように、ホールバリア層１１を拡散させる。拡散させる際には、例えば、所定の温度及び所定の時間による熱処理により行う。これにより、ホールバリア層１１の下端を、トレンチ２０の下端近傍まで拡散させる。フローティング層１８が形成されている場合には、フローティング層１８も拡散させる。
【００６５】
次に、例えば、熱酸化等により、半導体基板５０の上面及びトレンチ２０の内面に所定の厚さの絶縁膜５２を形成する。絶縁膜５２のうち、トレンチ２０の内面に形成されている部分は、トレンチ絶縁膜２１となる。このようにして、トレンチ２０の内面にトレンチ絶縁膜２１を形成する。
【００６６】
次に、トレンチ２０の内部を埋め込むように、半導体基板５０における絶縁膜５２上及びトレンチ２０の内部における絶縁膜５２上に、例えば、ＣＶＤ等により、導電膜５３を堆積させる。導電膜５３は、例えば、リンがドープされたドープドポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜である。
【００６７】
次に、図１２に示すように、例えば、ドライエチング等により、導電膜５３をエッチバックする。このようにして、ゲート絶縁膜２１が形成されたトレンチ２０の内部にトレンチ電極２２を形成する。
【００６８】
次に、ウェットエッチング等により、トレンチ２０の外部における半導体基板５０上の絶縁膜５２を除去する。これにより、トレンチ２０の内部にトレンチ絶縁膜２１を残留させる。ウェットエッチングは、例えば、フッ酸を含むエッチング液を用いる。そして、半導体基板５０の上面上にレジスト膜５４を形成し、パターニングする。
【００６９】
次に、図１３に示すように、パターニングされたレジスト膜５４をマスクとしてイオン注入等を行う。これにより、ボロン等のＰ型不純物を導入して、ボディ層１２を形成する。その後、アッシング等により、レジスト膜５４を除去する。
【００７０】
次に、図１４に示すように、パターニングされたレジスト膜５５をマスクとしたイオン注入により、ボロン等のＰ型不純物を導入する。これにより、ホールバリア層１１及びボディ層１２との間に部分的に深い層１９を形成する。例えば、深い層１９の不純物濃度を、ボディ層１２の不純物濃度よりも大きくする。その後、アッシング等により、レジスト膜５５を除去する。
【００７１】
次に、図１５に示すように、パターニングされたレジスト膜５６をマスクとして、イオン注入等行うことにより、ヒ素等のＮ型不純物を導入する。これにより、深い層１９の上方におけるボディ層１２上に選択的にエミッタ層１３を形成する。エミッタ層１３を形成する際には、エミッタ層１３のＹ軸方向における長さを、深い層１９のＹ軸方向における長さよりも小さくしてもよい。
【００７２】
このようにして、第１半導体層上に部分的に設けられる深い層１９、第１半導体層上及び深い層１９上に設けられるボディ層１２、及び、深い層１９の上方におけるボディ層１２上に設けられるエミッタ層１３を、半導体基板５０に形成する。その後、アッシング等により、レジスト膜５６を除去する。なお、エミッタ層１３を形成する際に、深い層１９を形成する際に用いたマスクと同じマスクを用いてイオン注入することにより、エミッタ層１３のＹ軸方向における長さを、深い層１９のＹ軸方向における長さと略同じようにしてもよい。
【００７３】
次に、図１６に示すように、半導体基板５０上に、例えば、ＣＶＤ等により、層間絶縁層３１を形成する。層間絶縁層３１は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等のシリコン酸化膜を含んでいる。なお、層間絶縁層３１としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等でもよい。
【００７４】
次に、層間絶縁層３１上に、図示しないパターニングされたレジスト膜等を形成する。そして、パターニングされたレジスト膜等を用いて、例えば、異方性ドライエッチング等により、層間絶縁層３１に貫通溝３３を形成する。このようにして、ボディ層１２上及びエミッタ層１３上に形成した層間絶縁層３１を貫通する貫通溝３３を形成する。
【００７５】
その後、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば、層間絶縁層３１を用いて、異方性ドライエッチングにより、貫通溝３３に連通するコンタクト溝３０をボディ層１２に形成する。コンタクト溝３０は、ボディ層１２に到達するように形成される。エミッタ層１３が形成された部分では、エミッタ層１３を貫通するように、コンタクト溝３０は形成される。
【００７６】
例えば、コンタクト溝３０を通して、Ｐ型不純物をイオン注入することにより、ボディ層１２にコンタクト層３５を形成してもよい。
【００７７】
次に、図１７及び１８に示すように、スパッタリング等により、例えば、層間絶縁層３１上、貫通溝３３の内部及びコンタクト溝３０の内部に、ボディ層１２と接続するように、アルミニウム等のメタル層を形成する。これにより、層間絶縁層３１上にエミッタ配線層３２が形成される。また、貫通溝３３の内部及びコンタクト溝３０の内部にコンタクト３４が形成される。
【００７８】
なお、メタル層を形成する前に、層間絶縁層３１上、貫通溝３３の内面及びコンタクト溝３０の内面に、バリアメタル膜として、ＴｉＷ膜を形成してもよい。このように、貫通溝３３を介してボディ層１２に接続するエミッタ配線層３２を層間絶縁層３１上に形成する。エミッタ配線層３２は、コンタクト溝３０及び貫通溝３３を介してボディ層１２に接続する。
【００７９】
また、ドリフト層１０の下方にフィールドストップ層及びコレクタ層を形成する。さらに、コレクタ層に接するコレクタ配線層を形成する。このようにして、半導体装置１が製造される。
【００８０】
次に、本実施形態の効果を説明する。
本実施形態の半導体装置１では、エミッタ層１３の下方を高濃度のＰ型不純物を含んだ深い層１９で覆っている。よって、寄生のＮＰＮ構造のベース抵抗ｒｂを低減させることができる。これにより、寄生のＮＰＮ構造の作動を抑制することができ、ラッチアップ耐量及び短絡耐量を向上させることができる。
【００８１】
また、半導体装置１では、深い層１９の不純物濃度のプロファイルが、ボディ層１２に重ならないようにしている。よって、ボディ層１２に対する深い層１９の高濃度の不純物の影響を抑制することができる。これにより、３次元的な反転層を形成して、閾値電圧Ｖｔｈに対する深い層１９の影響を抑制し、同じ閾値電圧Ｖｔｈで流れる経路を確保することができる。
【００８２】
エミッタ層１３のＹ軸方向の長さを、深い層１９のＹ軸方向の長さよりも小さくし、深い層１９の上方にエミッタ層１３が形成されていない部分のＹ軸方向の長さを大きいている。これにより、ランチラップ耐量を向上させることができる。また、チャネル電子の３次元的な経路を確保することができる。
【００８３】
エミッタ層１３のＹ軸方向の長さと、深い層１９のＹ軸方向の長さとを略同じ長さとした場合には、ラッチアップ耐量を確保しつつ、製造コストを低減することができる。
【００８４】
深い層の不純物濃度を、ボディ層１２の不純物濃度よりも大きくする。これにより、閾値電圧Ｖｔｈを維持しつつ、ラッチアップ耐量を向上することができる。
【００８５】
隣り合うトレンチ電極２２の間の部分に、第１半導体層、深い層１９、ボディ層１２及びエミッタ層１３を形成し、隣り合うトレンチ電極２２の間の外部に、フローティング層１８を形成している。これにより、キャリア蓄積効果を向上させることができ、飽和電圧Ｖｃｅ（ｓａｔ）を低減させることができる。
【００８６】
エミッタ配線層３２は、層間絶縁層３１を貫通した貫通溝３３及びボディ層１２に形成されたコンタクト溝３０の内部に設けられたコンタクト３４を介してボディ層１２と接続させている。これにより、エミッタ配線層３２とボディ層１２との接続を確保することができる。
【００８７】
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置には、コンタクト溝３０が設けられていない。図１９は、実施形態２に係る半導体装置を例示した上面図である。図２０〜図２２は、実施形態２に係る半導体装置を例示した断面図であり、図２０は、図１９のＡＡ線における断面を示し、図２１は、図１９のＢＢ線における断面を示し、図２２は、図１９のＣＣ線における断面を示している。なお、図１９においては、半導体装置の上方に設けられた層間絶縁層３１及びエミッタ配線層３２を省略している。
【００８８】
図１９〜図２２に示すように、半導体装置２には、コンタクト溝３０が設けられていない。コンタクト３４は、貫通溝３３の内部にのみ設けられている。よって、エミッタ配線層３２は、層間絶縁層３１を貫通した貫通溝３３の内部に設けられたコンタクト３４を介してボディ層１２に接続している。
【００８９】
また、コンタクト３４が接するボディ層１２の上部には、コンタクト層３５が設けられている。そして、コンタクト３４の下端の位置及び半導体基板５０におけるトレンチ２０の開口の位置は、半導体基板５０の上面に直交する方向、すなわち、Ｚ軸方向において、略同じ位置となっている。
【００９０】
このように、半導体装置２では、半導体基板５０にコンタクト溝３０を形成する工程を省くことにより、コンタクト層３５と、トレンチ２０との間の距離を短くすることができる。よって、隣り合うトレンチ２０の間隔を小さくすることができ、半導体装置２を微細化することができる。
【００９１】
コンタクト溝３０を形成した状態では、コンタクト溝３０の底部に形成されたコンタクト層３５の影響で、閾値電圧Ｖｔｈが上昇してしまうために、コンタクト層３５と、トレンチ２０との間の距離を短くすることが困難であった。また、従来技術においても、半導体基板５０にコンタクト溝３０を形成する工程を省くことが考えられていたが、エミッタ層１３及びボディ層１２を交互にコンタクト３４に接続すると、寄生のＮＰＮ構造のベース抵抗が上昇してしまい、ラッチアップ耐量を向上させることができない。
【００９２】
これに対して、本実施形態では、深い層１９を形成しているので、エミッタ層１３及びボディ層１２を交互にコンタクト３４に接続しても、ラッチアップ耐量を向上させることができる。これ以外の半導体装置２における構成及び効果は、実施形態１と同様である。
【００９３】
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。本実施形態では、ボディ層１２も、ホールバリア層１１上に、一方向において部分的に設けられた例である。図２３は、実施形態３に係る半導体装置を例示した上面図である。図２４〜図２６は、実施形態３に係る半導体装置を例示した断面図であり、図２４は、図２３のＡＡ線における断面を示し、図２５は、図２３のＢＢ線における断面を示し、図２６は、図２３のＣＣ線における断面を示している。なお、図２３においては、半導体装置の上方に設けられた絶縁層及び配線層を省略している。
【００９４】
図２４に示すように、半導体装置３では、ＡＡ線の断面におけるトレンチ絶縁膜２１の近傍の半導体基板５０には、下方から順に、ドリフト層１０、ホールバリア層１１、深い層１９、ボディ層１２及びエミッタ層１３が積層されている。
【００９５】
図２５に示すように、ＢＢ線の断面におけるトレンチ絶縁膜２１の近傍の半導体基板５０には、下方から順に、ドリフト層１０、ホールバリア層１１、深い層１９及びボディ層１２が積層されている。図２４及び図２５における半導体基板５０の構成は、前述の実施形態２と同様である。
【００９６】
しかしながら、図２６に示すように、ＣＣ線の断面におけるゲート絶縁膜２１の近傍の半導体基板５０には、下方から順に、ドリフト層１０及びホールバリア層１１が積層されている。
【００９７】
このように、半導体装置３では、ボディ層１２も、ホールバリア層１１上に、一方向において部分的に設けられている。よって、第１半導体層の上方に、深い層１９、ボディ層１２及びエミッタ層１３が設けられていない部分を含んでいる。
【００９８】
また、例えば、深い層１９のＹ軸方向における長さは、ボディ層１２のＹ軸方向における長さと略同じであってもよい。さらに、深い層１９、ボディ層１２及びエミッタ層１３は、Ｙ軸方向に沿って間隔を空けて複数設けられてもよい。その場合には、隣り合う深い層１９の間の第１半導体層の上方には、ボディ層１２及びエミッタ層１３が設けられていなくてもよい。チャネルを通る電子は、深い層１９の直上にＹ軸方向に延びるように形成された反転層に沿ってＹ軸方向に進む。そして、Ｙ軸方向に進んだ電子は、ボディ層１２に隣接するホールバリア層１１に到達する。そして、ホールバリア層１１に到達した電子は、ドリフト層１０に到達する。
【００９９】
このように、ボディ層１２がエミッタ層１３の直下にしか設けられていないため、ホール電流の取り込みが少なく、キャリア蓄積効果を向上させることができる。すなわち、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
【０１００】
層間絶縁層３１は、半導体基板５０上に設けられている。すなわち、層間絶縁層３１は、半導体基板５０におけるホールバリア層１１上、ボディ層１２上及びエミッタ層１３上に設けられ、エミッタ配線層３２は、層間絶縁層３１上に設けられている。そして、エミッタ配線層３２は、層間絶縁層３１におけるボディ層１２の上方の部分を貫通する複数の貫通溝３３の内部に設けられた複数のコンタクト３４を介してボディ層１２と接続している。コンタクト３４の下端の位置及び半導体基板５０におけるトレンチ２０の開口の位置は、半導体基板５０の上面に直交するＺ軸方向において、略同じ位置となっている。
【０１０１】
このように、コンタクト溝３０を形成する工程を省くことにより、製造コストを低減することができる。また、コンタクト層３５と、トレンチ２０との間の距離を短くすることができる。これにより、隣り合うトレンチ２０の間隔を小さくすることができ、半導体装置３を微細化することができる。これ以外の構成及び効果は、実施形態１及び２と同様である。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０３】
１、１ａ、２、３、１００  半導体装置
１０  ドリフト層
１１  ホールバリア層
１２  ボディ層
１３  エミッタ層
１８  フローティング層
１９  深い層
２０、２０ａ、２０ｂ  トレンチ
２１、２１ａ、２１ｂ  トレンチ絶縁膜
２２、２２ａ、２２ｂ  トレンチ電極
３０  コンタクト溝
３１  層間絶縁層
３２  エミッタ配線層
３３  貫通溝
３４  コンタクト
３５  コンタクト層
５０  半導体基板
５１、５４、５５、５６  レジスト膜
５２  絶縁膜
５３  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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