(57)【要約】【課題】書込み動作の速度及び信頼性が向上した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線駆動回路と、センスアンプ回路と、コントローラと、を備える。前記選択ワード線に接続されたメモリセルにデータを書込む書込みシーケンスは、前記ワード線駆動回路によって前記選択ワード線へ書込み電圧を印加する書込み動作と、前記センスアンプ回路によって前記メモリセルのデータを検出するベリファイ動作とを有する複数の書込みループを含む。前記コントローラは、前記書込みシーケンスにおいて、ｎ回目（ｎは１以上の整数）のベリファイ動作と、ｎ＋１回目のベリファイ動作との比較に基づいて、ｎ＋ｋ回目（ｋは２以上の整数）におけるベリファイ動作を決定する。【選択図】図１
2018163727.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルと、
前記複数のワード線のうち選択ワード線に電圧を印加するワード線駆動回路と、
前記メモリセルのデータを検出するセンスアンプ回路と、
前記ワード線駆動回路及び前記センスアンプ回路を制御するコントローラと、
を備え、
前記選択ワード線に接続されたメモリセルにデータを書込む書込みシーケンスは、前記ワード線駆動回路によって前記選択ワード線へ書込み電圧を印加する書込み動作と、前記センスアンプ回路によって前記メモリセルのデータを検出するベリファイ動作とを有する複数の書込みループを含み、
前記コントローラは、前記書込みシーケンスにおいて、ｎ回目（ｎは１以上の整数）のベリファイ動作と、ｎ＋１回目のベリファイ動作との比較に基づいて、ｎ＋ｋ回目（ｋは２以上の整数）におけるベリファイ動作を決定する半導体記憶装置。
【請求項２】
前記ベリファイ動作は、相互に異なる複数の閾値電圧のベリファイレベルに基づいて実行され、
前記コントローラは、ｎ回目及びｎ＋１回目における閾値電圧の第１ベリファイレベルのベリファイ動作を実行し、
前記コントローラは、ｎ回目及びｎ＋１回目における前記閾値電圧の第１ベリファイレベルのベリファイ動作の比較に基づいて、ｎ＋ｋ回目における閾値電圧の第２ベリファイレベルのベリファイ動作を実行するか省略するかを決定する請求項１記載の半導体記憶装置。
【請求項３】
前記閾値電圧の第２ベリファイレベルは、前記複数の閾値電圧のベリファイレベル内で、前記閾値電圧の第１ベリファイレベルより１つまたは２つ以上高いベリファイレベルである請求項２記載の半導体記憶装置。
【請求項４】
前記コントローラは、ｎ回目における前記閾値電圧の第１ベリファイレベルのベリファイ動作をパスしたメモリセルの数と、ｎ＋１回目における前記閾値電圧の第１ベリファイレベルのベリファイ動作をパスしたメモリセルの数と、の差に基づいて、ｎ＋ｋ回目における閾値電圧の第２ベリファイレベルのベリファイ動作を実行するか省略するかを決定する請求項２または３に記載の半導体記憶装置。
【請求項５】
前記コントローラは、ｎ回目における前記閾値電圧の第１ベリファイレベルのベリファイ動作をパスしたメモリセルの数と、ｎ＋１回目における前記閾値電圧の第１ベリファイレベルのベリファイ動作をパスしたメモリセルの数と、の差がメモリセルの数の閾値以上である場合、ｎ＋ｋ回目における閾値電圧の第２ベリファイレベルのベリファイ動作を実行する請求項２から４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory)等の不揮発性の半導体記憶装置では、その微細化に伴い、セル間干渉効果（近接干渉効果）が増大している。セル間干渉効果によってメモリセルの閾値分布が広がる場合がある。一方、ＭＬＣ(Multi Level Cell)のような多値化されたメモリセルが提案されている。ＭＬＣでは各値の閾値範囲は比較的狭いので、メモリセルの閾値分布はできるだけ狭いことが好ましい。しかし、セル間干渉効果によってメモリセルの閾値分布が広がると、メモリセルの閾値分布をＭＬＣの閾値範囲内に入れることが困難になる。また、セル間干渉効果を考慮して、メモリセルの閾値分布を狭くしようとすると、書込み時間が長くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１３−５３２８８１号公報（米国特許第８３１０８７０号公報）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、書込み動作の速度及び信頼性が向上した半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線駆動回路と、センスアンプ回路と、コントローラと、を備える。前記複数のメモリセルは、前記ワード線と前記ビット線との交点に対応して設けられる。前記ワード線駆動回路は、前記複数のワード線のうち選択ワード線に電圧を印加する。前記センスアンプ回路は、前記メモリセルのデータを検出する。前記コントローラは、前記ワード線駆動回路及び前記センスアンプ回路を制御する。前記選択ワード線に接続されたメモリセルにデータを書込む書込みシーケンスは、前記ワード線駆動回路によって前記選択ワード線へ書込み電圧を印加する書込み動作と、前記センスアンプ回路によって前記メモリセルのデータを検出するベリファイ動作とを有する複数の書込みループを含む。前記コントローラは、前記書込みシーケンスにおいて、ｎ回目（ｎは１以上の整数）のベリファイ動作と、ｎ＋１回目のベリファイ動作との比較に基づいて、ｎ＋ｋ回目（ｋは２以上の整数）におけるベリファイ動作を決定する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を示す平面図である。
【図２】実施形態に係る半導体記憶装置の一部を示す断面図である。
【図３】メモリセルアレイのブロック及びページを説明する図である。
【図４】書込みシーケンスの各段階を閾値分布で示したグラフである。
【図５】書込みシーケンスの各段階を閾値分布で示したグラフである。
【図６】書込みシーケンスの各段階を閾値分布で示したグラフである。
【図７】ファイン書込みにおけるワード線電圧を示すグラフである。
【図８】ファイン書込みにおけるベリファイリード動作の閾値電圧を説明する図である。
【図９】ファイン書込みにおけるベリファイリード動作の閾値電圧を説明する図である。
【図１０】ファイン書込みにおけるベリファイリード動作の閾値電圧を説明する図である。
【図１１】ファイン書込みにおけるベリファイリード動作の閾値電圧を説明する図である。
【図１２】ファイン書込みにおけるベリファイリード動作の閾値電圧を説明する図である。
【図１３】実施形態の変形例に係るファイン書込みにおけるワード線電圧を示すグラフである。
【図１４】図１４（ａ）は、ファイン書込みにおけるベリファイリード動作をパスしたセルの割合を表す図であり、図１４（ｂ）は、ファイン書込みにおけるベリファイリード動作をパスしたセルの増分を表す図である。
【図１５】実施形態に係るファイン書込みシーケンスの一例を示すフロー図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（実施形態）
図１は、本実施形態の半導体記憶装置の構成の一例を示す図である。本実施形態の半導体記憶装置１００は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭである。
なお、本明細書において、半導体基板１０１（図２参照）の上面に対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図１に示すように、半導体記憶装置１００には、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、入出力（Ｉ／Ｏ）バッファ４と、コントローラ５と、電圧発生回路６と、ＲＯＭフューズ７と、データ記憶回路８と、が設けられている。
【０００９】
メモリセルアレイ１は、同一のウェル上に形成された複数のメモリブロックＢＬＫ０〜ＢＬＫｉ（ｉは２以上の整数）を有している。各メモリブロックＢＬＫは、Ｙ方向に延びる複数本のＮＡＮＤセルユニット１１をＸ方向に並べて構成されている。各ＮＡＮＤセルユニット１１は、直列に接続された複数のメモリセルＭＣ０〜ＭＣｎ（ｎは１以上の整数、例えば、ｎ＝６３）と、これらの両端に接続された選択トランジスタＳ１、Ｓ２と、を含む。
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点部分に設けられており、ＳＬＣ（Single-Level Cell）、ＭＬＣ(Multi-Level Cell)、ＴＬＣ(Triple-Level Cell)またはＱＬＣ(Quadruple-Level Cell)以上のいずれでも良い。
【００１０】
図１において、メモリブロックＢＬＫ０のワード線ＷＬ０〜ＷＬｎ及び選択ゲート線ＳＧＳ、ＳＧＤが示されている。ワード線ＷＬ０〜ＷＬｎは、メモリセルＭＣ０〜ＭＣｎの制御ゲートにそれぞれ接続されており、Ｘ方向に延びている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳ１、Ｓ２のゲートにそれぞれ接続されており、Ｘ方向に延びている。ワード線ＷＬ０〜ＷＬｎと選択ゲート線ＳＧＳ、ＳＧＤは、Ｘ方向に隣接する複数のＮＡＮＤセルユニット１１において共有する。
【００１１】
メモリブロックＢＬＫ０内の各選択トランジスタＳ１のソースは、同一のソース線ＳＬに接続されている。メモリブロックＢＬＫ０内の各選択トランジスタＳ２のドレインは、対応するビット線ＢＬ０〜ＢＬｊ（ｊは２以上の整数）に接続されている。図１に示すように、ソース線ＳＬは、Ｘ方向に延びており、ビット線ＢＬ０〜ＢＬｊは、Ｙ方向に延びている。
【００１２】
センスアンプ回路２は、センスアンプＳＡと、ビット線コントローラＢＬＣと、を有する。センスアンプＳＡは、メモリセルＭＣからビット線ＢＬ０〜ＢＬｊを通じてデータを読み出す回路である。センスアンプＳＡは、メモリセルＭＣのデータに応じた電圧と基準電圧とを比較して、データの論理を検出する。ビット線コントローラＢＬＣは、コントローラ５から受け取ったアドレスに応じて、複数のビット線ＢＬの内、１または複数のビット線ＢＬを選択的に駆動する。ビット線コントローラＢＬＣは、選択ビット線ＢＬの電圧を制御することにより、書込み制御、ベリファイリード、及び読み出し動作を行う。
【００１３】
例えば、センスアンプ回路２は、ベリファイリード及び読出し動作において、選択ワード線ＷＬと選択ビット線ＢＬとに接続された選択メモリセルＭＣに格納されたデータを検出する。センスアンプ回路２はデータラッチ回路（図示せず）をさらに有し、センスアンプＳＡにおいて検出されたデータを一時的に保持可能である。
【００１４】
ロウデコーダ３（ワード線駆動回路）は、ワード線及び選択ゲート線のいずれかを選択してワード線または選択ゲート線に電圧を印加する回路である。
入出力（Ｉ／Ｏ）バッファ４は、センスアンプ回路２と外部入出力端子との間でのデータの受け渡しや、コントローラ５からコマンドデータやアドレスデータの受け取りを行う回路である。
【００１５】
コントローラ５は、メモリセルアレイ１に対する種々の制御を行う制御部である。コントローラ５は、例えば、外部に設けられたホストまたはメモリコントローラ（ＭＨ）から書込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの外部制御信号を受け取る。これにより、コントローラ５は、ロウデコーダ３、センスアンプ回路２、ビット線コントローラＢＬＣ等を制御し、書込み動作、読出し動作、消去動作等を実行する。
【００１６】
電圧発生回路６は、複数の昇圧回路２１と、パルス発生回路２２と、を有する。電圧発生回路６は、コントローラ５からの制御信号に基づいて、駆動する昇圧回路２１の個数を切り替える。また、電圧発生回路６は、パルス発生回路２２を制御することで、パルス電圧のパルス幅やパルス高さを調整する。
【００１７】
ＲＯＭフューズ７は、書込み時や消去時のパルス電圧のパルス幅やパルス高さの設定値を格納する記憶部である。例えば、ＲＯＭフューズ７は、書込み動作においてワード線に印加される書込み電圧（プログラム電圧）Ｖｐｇｍや書込み電圧の上昇幅（ステップアップ幅）ΔＶｐｇｍ、ベリファイレベル等の値を格納している。なお、書込み電圧Ｖｐｇｍ、ステップアップ幅ΔＶｐｇｍ、ベリファイレベルは、半導体記憶装置１００の外部から与えられても良い。
データ記憶回路８は、メモリセルアレイ１の制御に用いられる種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。
【００１８】
図２は、ＮＡＮＤセルユニット１１の構成の一例を示す断面図である。
図２に示すように、ＮＡＮＤセルユニット１１は、直列に接続された複数のメモリセルＭＣと、その両端に接続された２つの選択トランジスタＳ１、Ｓ２とを含む。ソース側の選択トランジスタＳ１はソース線ＳＬに、ドレイン側の選択トランジスタＳ２はビット線ＢＬにそれぞれ接続されている。
【００１９】
メモリセルＭＣ０〜ＭＣｎと、選択トランジスタＳ１、Ｓ２は、半導体基板１０１内のウェル１０２上に形成されており、ウェル１０２内の拡散層１０３により直列に接続されている。これらのトランジスタは、層間絶縁膜１２１によって覆われている。
【００２０】
メモリセルＭＣは、電荷蓄積層（例えば、フローティングゲート）１１２と、コントロールゲート１１４と、をそれぞれ有する。電荷蓄積層１１２は、半導体基板１０１上にゲート絶縁膜１１１を介して設けられている。コントロールゲート１１４は、電荷蓄積層１１２上にゲート間絶縁膜１１３を介して設けられている。選択トランジスタＳ１、Ｓ２は、半導体基板１０１上にゲート絶縁膜１１５を介して形成されたゲート電極１１６を有している。なお、電荷蓄積層１１２は、電荷蓄積機能を有する層で形成されており、例えば、シリコン窒化物を含む層で形成される場合もある。
【００２１】
コントロールゲート１１４は、ワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。ＮＡＮＤセルユニット１１の一端のメモリセルＭＣ０は、選択トランジスタＳ１を介してソース線ＳＬに接続されている。ＮＡＮＤセルユニット１１の他端のメモリセルＭＣｎは、選択トランジスタＳ２を介してビット線ＢＬに接続されている。尚、ワード線ＷＬ、ビット線ＢＬ、メモリセルＭＣの数は、任意である。
【００２２】
図３は、メモリセルアレイ１のブロック及びページを説明する図である。
図３に示すように、メモリセルアレイ１は、メモリブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれは、データ消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成されている。ページは、データ読出しまたはデータ書込みの単位である。各ページは、ワード線ＷＬに対応しており、あるアドレスで特定される複数のメモリセルＭＣのデータによって構成されている。
【００２３】
ＮＡＮＤ型ＥＥＰＲＯＭは、ページ単位で、書込み動作及び読出し動作を行う。つまり、ビット線コントローラＢＬＣは、ページ内のビット線ＢＬの制御を同時に行うことができる。センスアンプ回路２は、ビット線ＢＬを介してメモリセルＭＣのデータを検出する。
【００２４】
以下、本実施形態の半導体記憶装置１００のデータ書込み動作を説明する。
図４〜図６は、ある書込み対象ページに３ビットデータを書込む書込みシーケンスの各段階を閾値分布で示したグラフである。これらのグラフの縦軸は、選択ワード線ＷＬｓ上のメモリセルＭＣｓの数を示し、横軸は選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値電圧Ｖｔｈを示す。なお、縦軸は、対数表示されている。
【００２５】
本実施形態の半導体記憶装置１００では、例えば、初期状態からフォギー−ファイン方式で３ビットデータをメモリセルＭＣへ書込む。初期状態とは、ブロックＢＬＯＣＫ内の全てのメモリセルＭＣが消去状態（Ｅｒ状態ともいう）であることに相当する。フォギー−ファイン方式とは、フォギー書込みによって各状態のデータを大まかに書込んだ後、ファイン書込みによって各状態のデータを精度良く書込む方式である。さらに、フォギー書込みの前に、一旦、所定の状態を書込むＬＭ（Lower Middle）書込みを行う場合もある。
【００２６】
図４に示すように、初期状態における選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布が示されている。ブロック消去によってブロックＢＬＯＣＫ内の全てのメモリセルＭＣは、消去状態になっている。したがって、ブロックＢＬＯＣＫ内のメモリセルＭＣの閾値電圧は、論理データの中で最も低いＥｒ状態となっている。なお、状態とは、記憶データに対応する閾値電圧領域の順位を示し、以下、Ｅｒ＜Ａ＜Ｂ＜Ｃ＜Ｄ＜Ｅ＜Ｆ＜Ｇである。
【００２７】
図５に示すように、フォギー書込みにおける選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布が示されている。フォギー書込みにおいて、下位ページ、中位ページ及び上位ページを含む複数のページが同時に書込まれる。
図６に示すように、ファイン書込みにおける選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布が示されている。ファイン書込みにおいて、下位ページ、中位ページ及び上位ページを含む複数のページが同時に書込まれる。
つまり、複数のページの書込みは、図５に示すようなフォギー書込みの段階、及び、図６に示すようなファイン書込みの段階を含む。フォギー書込みによって、Ｅｒ状態にある選択ワード線ＷＬｓ上のメモリセルＭＣｓには、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ状態のいずれかの状態のデータが或る程度書き込まれるが、閾値分布がファイン書込みよりも広く大まかに書込まれる。
【００２８】
以下、本実施形態の半導体記憶装置１００のデータ書込み動作をさらに説明する。
データ書込み動作（書込みシーケンス）は、書込み動作とベリファイリード動作とを含む書込みループを繰り返すことにより実行される。書込み動作は、選択ワード線ＷＬｓへ書込み電圧を印加し、選択メモリセルの閾値電圧を上昇させてデータを書込む動作である。ベリファイリード動作は、選択メモリセルの閾値電圧がベリファイレベルに達したか否か、即ち、選択メモリセルに所望のデータが書込まれたか否かを検証する動作である。
【００２９】
なお、選択メモリセルとは、選択ワード線ＷＬｓに接続されたメモリセルであって、選択ワード線ＷＬｓ上の選択状態のメモリセルを指す。例えば、図１において、選択メモリセルがＭＣ１とすると、選択メモリセルは、選択ワード線ＷＬ１に接続されている。また、本実施形態において、フォギー書込み及びファイン書込みの両方において、書込み動作及びベリファイリード動作が実行される。
【００３０】
書込みシーケンス内において、書込みループを繰り返すごとに、ロウデコーダ３は、選択ワード線の電圧をΔＶｐｇｍずつ上昇（ステップアップ）させる。これにより、選択ワード線に接続された選択メモリセルの閾値電圧は、書込ループを実行するごとに、ほぼΔＶｐｇｍずつ上昇する。
【００３１】
選択メモリセルの閾値電圧が徐々に上昇すると、ベリファイリードにおいて、選択メモリセルの閾値電圧は、ベリファイレベル（基準電圧）に次第に接近し、いずれベリファイレベルに到達する。このとき、その選択メモリセルはベリファイをパス（合格）したことになる。ベリファイをパスすると、その選択メモリセルへの書込みは終了し、その選択メモリセルに対応するビット線ＢＬは非選択状態（書込み禁止）となる。例えば、ビット線コントローラＢＬＣは、ベリファイをパスした選択メモリセルに対応するビット線の電圧を上昇させて固定し、選択ワード線に書込み電圧が印加されても、その選択メモリセルに印加される電圧を低下させる。これにより、その後の書込みループにおいて、ベリファイをパスした選択メモリセルには、データがそれ以上書き込まれない。従って、選択メモリセルの閾値電圧は、ベリファイレベル（基準電圧）以上で、かつ、その近傍に分布することになる。
【００３２】
選択状態とは、選択ワード線に書込み電圧が印加されたときに、選択メモリセルに印加される電圧が低下しないようビット線の電圧を低下させた状態（書込み許可状態）である。非選択状態とは、選択ワード線に書込み電圧が印加されても、メモリセルに印加される電圧が低下するようにビット線の電圧を固定した状態（書込み禁止状態）である。
【００３３】
書込みシーケンスの制御は、コントローラ５、センスアンプ回路２及びロウデコーダ３により行われる。書込みシーケンスは、例えば、ワード線ＷＬ０、ＷＬ１、・・・ＷＬｎ−１、ＷＬｎの順に行う。
【００３４】
以下、本実施形態によるファイン書込みの例を説明する。
図７は、本実施形態において、フォギー書込み後、ファイン書込みにおけるワード線電圧Ｖｗを示すグラフである。縦軸は、ワード線電圧Ｖｗを示し、横軸は、時間を示す。なお、書込みループは、ｌｏｏｐで示されている。
【００３５】
本実施形態のファイン書込みでは、図７の例では１、２回目の書込みループのベリファイリード動作において、Ａ〜Ｇ状態を書込む全ての選択メモリセルに対して、Ｅｒ状態よりも１段階高いＡ状態のベリファイリード動作を実行する。一方、Ａ状態以外のＢ〜Ｇ状態のベリファイリード動作は実行されない。
【００３６】
そして、所定数の書込みループ後、図７の例では３、４回目の書込みループのベリファイリード動作において、Ａ〜Ｇ状態を書込む全ての選択メモリセルに対して、Ａ状態と、Ｅｒ状態よりも２段階高いＢ状態のベリファイリード動作を実行する。一方、Ａ状態及びＢ状態以外のＣ〜Ｇ状態のベリファイリード動作は実行されない。
【００３７】
さらに、所定数の書込みループ後、図７の例では５回目の書込みループのベリファイリード動作において、Ａ〜Ｇ状態を書込む全ての選択メモリセルに対して、Ａ状態と、Ｂ状態と、Ｅｒ状態よりも３段階高いＣ状態のベリファイリード動作を実行する。一方、Ａ〜Ｃ状態以外のＤ〜Ｇ状態のベリファイリード動作は実行されない。
【００３８】
つまり、コントローラ５は、１、２回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態のベリファイリード動作を実行し、Ｂ〜Ｇ状態のベリファイリード動作を実行しない。その後、コントローラ５は、３、４回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態及びＢ状態のベリファイリード動作を実行し、Ｃ〜Ｇ状態のベリファイリード動作を実行しない。その後、コントローラ５は、５回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態〜Ｃ状態のベリファイリード動作を実行し、Ｄ〜Ｇ状態のベリファイリード動作を実行しない。
このように一部の状態に対するベリファイリード動作を省略するベリファイリード動作は、ベリファイスキップと呼ばれる。
【００３９】
書込みループを繰り返し実行すると、選択メモリセルの閾値電圧は、選択ワード線ＷＬｓの電圧のステップアップに伴って、ほぼそのステップアップ幅ΔＶｐｇｍずつ上昇する。そして、ある選択メモリセルの書込み状態が所定の状態に達した場合、コントローラ５は、その選択メモリセルを非選択状態にする。
【００４０】
コントローラ５は、各書込みループ後、そのループでベリファイリード動作を実施した状態まで書込む全ての選択メモリセルの閾値電圧が各状態（Ａ〜Ｇ状態）のベリファイレベルに達したかどうかを検証する。選択メモリセルの閾値電圧がベリファイレベルに達したかどうかは、ワード線にベリファイレベルに等しい電圧を印加した状態で、チャネルに一定以上の電流が流れるかどうかを判定すれば良い。閾値電圧がベリファイレベルに達していなければ電流が流れ（ゲートがＯＮの状態）、閾値電圧がベリファイレベルに達していると電流が流れなくなる（ゲートがＯＦＦの状態）。なお、ベリファイをパスしてある選択メモリセルが非選択状態になった場合、コントローラ５によって、そのメモリセルに対して閾値電圧が各状態に達したかどうかの検証はされない。
【００４１】
また、例えば、ある選択メモリセルの閾値電圧がＡ状態に達した場合、その選択メモリセルへの書込み状態に依らず、その選択メモリセルにはＡ状態のベリファイリード動作を実行する必要が無くなる。このような場合、その選択メモリセルは、Ａ状態のベリファイをパスしたことになる。コントローラ５は、Ａ状態のベリファイ状態に達した選択メモリセルについて、それ以降の書込みループにおいて書込み動作を書込みデータに応じて実行するものの、Ａ状態のベリファイリード動作の対象としない。一方、Ａ状態に達していない選択メモリセルについては、書込みループの書込み動作及びベリファイリード動作の両方が実行される。
【００４２】
以下、ベリファイスキップにおける閾値電圧の状態について説明する。
以下では、フォギー書込み後のファイン書込みにおけるベリファイスキップについて説明する。
図８は、図７のファイン書込みの初期状態における選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布を示している。
図９は、図７の１回目のファイン書込みループ後の選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布を示している。
図１０は、図７の２回目のファイン書込みループ後の選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布を示している。
図１１は、図７の３回目のファイン書込みループ後の選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布を示している。
図１２は、図７の４回目のファイン書込みループ後の選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布を示している。
図８〜図１２内のＶＡ〜ＶＧは、Ａ〜Ｇ状態のベリファイレベル（ベリファイリードの基準電圧）をそれぞれ示している。
図１３は、変形例に係るフォギー書込み後のファイン書込みにおけるワード線電圧Ｖｗを示すグラフである。
【００４３】
図８に示すように、前述したように、フォギー書込みによって、Ｅｒ状態にある選択ワード線ＷＬｓ上のメモリセルＭＣｓには、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ状態のいずれかの状態のデータが或る程度書き込まれるが、閾値分布がファイン書込みよりも広く大まかに書込まれる。したがって、ファイン書込みの初期状態において、選択ワード線ＷＬｓ上のメモリセルＭＣｓの閾値分布は図８に示すような分布に相当し、選択ワード線ＷＬｓ上のメモリセルＭＣｓの一部は、Ａ〜Ｇ状態の各状態のベリファイレベルを既にパスしている。
【００４４】
図９に示すように、１回目のファイン書込みループ後において、選択ワード線ＷＬｓ上のメモリセルＭＣｓの一部がＡ状態のベリファイレベルに達している。コントローラ５は、１回目のファイン書込みループ後にＡ状態のベリファイレベルに達したメモリセルの数を検出する。図９に示す例では、１回目のファイン書込みループ後にＡ状態のベリファイレベルＶＡに達したメモリセルの数は、曲線Ｃ１における斜線部分に相当する。
【００４５】
図１０に示すように、２回目のファイン書込みループ後において、選択ワード線ＷＬｓ上のメモリセルＭＣｓの一部がＡ状態のベリファイレベルに達している。コントローラ５は、２回目のファイン書込みループ後にＡ状態のベリファイレベルに達したメモリセルの数を検出する。図１０に示す例では、２回目のファイン書込みループ後にＡ状態のベリファイレベルＶＡに達したメモリセルの数は、曲線Ｃ２における斜線部分に相当する。
【００４６】
また、コントローラ５は、１回目と２回目の間でＡ状態のベリファイレベルに達したメモリセルの数を検出する。図９及び図１０に示す例では、１回目と２回目の間でＡ状態のベリファイレベルＶＡに達したメモリセルの数は、図１０の曲線Ｃ２における斜線部分から図９の曲線Ｃ１における斜線部分を引いた部分に相当する。つまり、このメモリセルの数は、２回目の書込みループ後に新たにＡ状態のベリファイレベルＶＡに達したメモリセルの数に相当する。
【００４７】
コントロ−ラ５は、Ａ状態のベリファイレベルに新たに達したメモリセルの数と、メモリセルの数の閾値Ｃｔ１とを比較する。コントロ−ラ５は、Ａ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ１以上であると判断すると、図７に示すように、３回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態のベリファイリード動作を実行すると共に、Ｂ状態のベリファイリード動作を実行する。
なお、コントロ−ラ５は、Ａ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ１未満であると判断すると、３回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態のベリファイリード動作を実行するが、Ｂ状態のベリファイリード動作を実行しない。
【００４８】
図１１に示すように、３回目のファイン書込みループ後において、選択ワード線ＷＬｓ上のメモリセルＭＣｓの一部がＢ状態のベリファイレベルに達している。コントローラ５は、３回目のファイン書込みループ後にＢ状態のベリファイレベルに達したメモリセルの数を検出する。図１１に示す例では、３回目のファイン書込みループ後にＢ状態のベリファイレベルＶＢに達したメモリセルの数は、曲線Ｃ３における斜線部分に相当する。
【００４９】
図１２に示すように、４回目のファイン書込みループ後において、選択ワード線ＷＬｓ上のメモリセルＭＣｓの一部がＢ状態のベリファイレベルに達している。コントローラ５は、４回目のファイン書込みループ後にＢ状態のベリファイレベルに達したメモリセルの数を検出する。図１２に示す例では、４回目のファイン書込みループ後にＢ状態のベリファイレベルＶＢに達したメモリセルの数は、曲線Ｃ４における斜線部分に相当する。
【００５０】
また、コントローラ５は、３回目と４回目の間でＢ状態のベリファイレベルに達したメモリセルの数を検出する。図１１及び図１２に示す例では、３回目と４回目の間でＢ状態のベリファイレベルＶＢに達したメモリセルの数は、図１２の曲線Ｃ４における斜線部分から図１１の曲線Ｃ３における斜線部分を引いた部分に相当する。つまり、このメモリセルの数は、４回目の書込みループ後に新たにＢ状態のベリファイレベルＶＢに達したメモリセルの数に相当する。
【００５１】
コントロ−ラ５は、Ｂ状態のベリファイレベルに新たに達したメモリセルの数と、メモリセルの数の閾値Ｃｔ２とを比較する。コントロ−ラ５は、Ｂ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ２以上であると判断すると、図７に示すように、５回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルＭＣｓに書込みを実行した後、Ａ状態及びＢ状態のベリファイリード動作を実行すると共に、Ｃ状態のベリファイリード動作を実行する。
なお、コントロ−ラ５は、Ｂ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ２未満であると判断すると、５回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態及びＢ状態のベリファイリード動作を実行するが、Ｃ状態のベリファイリード動作を実行しない。
【００５２】
本実施形態では、ｍ回目（ｍは２以上の整数）の書込ループにおける書込みによって、ｎ状態（例えば、Ａ状態やＢ状態）のベリファイレベルに新たに達したメモリセルの数（ｍ回目にベリファイを既にパスしているセルの数と、ｍ−１回目にベリファイを既にパスしていたセルの数の差）がメモリセルの数の閾値Ｃｔ（例えば、Ｃｔ１やＣｔ２）以上である場合、ｍ＋１回目の書込みループにおいて、ｎ状態より１つ上の状態（例えば、Ｂ状態やＣ状態）のベリファイリード動作を新たに実行する。
【００５３】
なお、ｍ回目の書込ループ後、ｎ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ以上である場合において、ｍ＋２回目以降の書込みループからｎ状態より１つ上の状態のベリファイリード動作を新たに実行しても良い。例えば、図１３に示すように、コントローラ５は、２回目の書込みループ後において、Ａ状態のベリファイレベルに新たに達したメモリセルの数がメモリセルの数の閾値Ｃｔ１以上であると判断する。そして、コントローラ５は、４回目の書込みループにおいて、書込み電圧Ｖｐｇｍで選択メモリセルに書込みを実行した後、Ａ状態のベリファイリード動作を実行すると共に、Ｂ状態のベリファイリード動作を実行する。また、ｎ状態のベリファイレベルに新たに達したメモリセルの数が閾値Ｃｔ以上である場合において、ｍ＋１回目以降の書込みループからｎ状態より２つ以上高い状態のベリファイリード動作を新たに実行しても良い。
【００５４】
メモリセルの数の閾値Ｃｔは、例えば、ＲＯＭフューズ７やデータ記憶回路８等に格納されている。メモリセルの数の閾値Ｃｔは、任意の値である。メモリセルの数の閾値Ｃｔは、例えば、選択ワード線ＷＬｓ上のメモリセルＭＣｓの数に基づいて決めることができる。例えば、メモリセルの数の閾値Ｃｔは、選択ワード線ＷＬｓ上における全てのメモリセルの１．０パーセント以上である。このようにメモリセルの数の閾値Ｃｔを設定すると、ワード線あたりのメモリセルの数の異なる複数の製品に対しても、統一的に同じ方法でメモリセルの数の閾値を設定することができる。また、メモリセルの数の閾値Ｃｔは、書込みの状態によらず一定の値でも良い。つまり、メモリセルの数の閾値Ｃｔ１と、メモリセルの数の閾値Ｃｔ２とは等しくても良い。
【００５５】
以下、フォギー書込み後のファイン書込みにおけるベリファイリード動作をパスしたメモリセルについて説明する。
図１４（ａ）は、フォギー書込み後のファイン書込みにおけるベリファイリード動作をパスしたセルの割合を表す図であり、図１４（ｂ）は、フォギー書込み後のファイン書込みにおけるベリファイリード動作をパスしたセルの増分を表す図である。
図１４（ａ）及び図１４（ｂ）は、フォギー書込み後のファイン書込みにおけるＦ状態のベリファイリード動作をパスしたメモリセルの一例を示す図である。図１４（ａ）において、縦軸は、ベリファイリード動作をパスしたメモリセルの割合を示し、横軸は、書込ループ数（ループ番号）を示している。図１４（ｂ）において、縦軸は、ベリファイリード動作をパスしたメモリセルの増分を示し、横軸はループ数（ループ番号）を示している。
つまり、図１４（ｂ）のメモリセルの増分値は、図１４（ａ）において、現在のループと、現在のループから１つ前のループとのメモリセルの割合の差分値に相当する。
【００５６】
図１４（ａ）及び図１４（ｂ）に示すように、フォギー書込み後のファイン書込みにおいては、書込みループ数が小さい段階では、Ｆ状態のベリファイリード動作をパスしたメモリセルの割合は少なく、その増分は小さい。
一方、フォギー書込み後のファイン書込みにおいては、書込みループ数が大きい段階では、Ｆ状態のベリファイリード動作をパスしたメモリセルの割合は多くなり、その増分は大きくなる。
【００５７】
例えば、図１４（ａ）及び図１４（ｂ）に示されるグラフに基づいてメモリセルの数の閾値Ｃｔを決定することができる。例えば、図１４（ｂ）の破線で示すように、Ｆ状態において、メモリセルの数の閾値Ｃｔは、Ｆ状態のベリファイリード動作をパスしたメモリセルの増分値が０．０５以上になったループ数（１６回目の書込みループ）の次のループ数（１７回目の書込みループ）で、Ｆ状態の次のＧ状態のベリファイリード動作を実行する。なお、Ｇ状態のベリファイリード動作を実行する１７回目の書込みループにおいて、メモリセルの増分値は、四角のプロットで表している。
【００５８】
以下、フォギー書込み後のファイン書込みシーケンスの一例を説明する。
図１５は、実施形態に係るファイン書込みシーケンスの一例を示すフロー図である。
図１５は、ある選択ワード線ＷＬｓ上の選択メモリセルへのファイン書込みを示している。なお、以下のステップＳにおける判定動作等は、例えば、コントローラ５によって実行される。
【００５９】
まず、選択ワード線ＷＬｓ上のメモリセルＭＣｓにフォギー書込みが行われる（Ｓ１０１）。続いて、選択ワード線ＷＬｓ上の選択メモリセルへのファイン書込みを開始する（Ｓ１０２）。
【００６０】
次に、選択ワード線ＷＬｓ上の選択メモリセルに書込まれるデ−タが入出力（Ｉ／Ｏ）バッファ４に格納される（Ｓ１０３）。
次に、Ａ〜Ｇ状態の中から初期にベリファイリード動作を開始する状態を設定する（Ｓ１０４）。なお、Ａ状態のベリファイリード動作は開始するものとする。
次に、ループ数を表すループ番号Ｌを１に設定し、書込み電圧Ｖｐｇｍを初期値に設定する（Ｓ１０５）。
【００６１】
次に、ビット線コントローラＢＬＣが選択ビット線ＢＬに低レベル電圧（例えば、ソース電圧）を印加する（Ｓ１０６）。なお、Ｅｒレベルを書込むメモリセルに接続されたビット線ＢＬも高レベル電圧に固定して書込み禁止状態にする。
【００６２】
次に、ロウデコーダ３が選択ワード線ＷＬｓに書込み電圧Ｖｐｇｍを印加する（Ｓ１０７）。これにより、選択ビット線ＢＬ及び選択ワード線ＷＬｓに接続された選択メモリセルに書込みが実行される。
【００６３】
次に、選択メモリセルにおいてベリファイリード動作を実行するために、Ｓ番目（Ｓは１〜７の整数）の状態をベリファイリード動作の対象として選択する（Ｓ１０８）。なお、Ｓが１〜７である場合は、Ａ〜Ｇ状態である場合にそれぞれ対応し、Ｓの初期値は、１（Ａ状態）に設定されている。
【００６４】
次に、Ｓ番目の状態のベリファイリード動作が開始しているかどうかを判定する（Ｓ１０９）。
Ｓ番目の状態のベリファイリード動作が既に開始されている場合（Ｓ１０９のｙｅｓ）、Ｓ番目の状態のベリファイリード動作を行った結果をデータ記憶回路８等に格納する（Ｓ１１０）。
【００６５】
次に、ベリファイリード動作の対象において、現在の状態より一つ上の状態に設定する（Ｓ１１１）。なお、Ｓ番目の状態のベリファイリード動作が開始されていない場合（Ｓ１０９のｎｏ）、現在の状態より一つ上の状態に設定する。
【００６６】
次に、現在の状態より一つ上の状態であるＳが７より大きいかどうかを判定する（Ｓ１１２）。
Ｓが７以下である場合（Ｓ１１２のｎｏ）、Ｓ１０９からＳ１１１のステップを繰り返す。
Ｓが７より大きい場合（Ｓ１１２のｙｅｓ）、Ａ〜Ｇ状態の各状態についてベリファイリード動作をパスしたメモリセルの数をカウントする（Ｓ１１３）。
【００６７】
次に、ループ番号Ｌが１かどうかを判定する（Ｓ１１４）。
ループ番号Ｌが２以上である場合（Ｓ１１４のｎｏ）、Ｓ＋１番目の状態をベリファイリード動作を開始するための判定対象として選択する（Ｓ１１５）。
ループ番号Ｌが１である場合（Ｓ１１４のｙｅｓ）、Ａ〜Ｇ状態の各状態についてベリファイリード動作をパスしたメモリセルの数をデータ記憶回路８等に格納する（Ｓ１２３）。
【００６８】
次に、Ｓ＋１番目の状態のベリファイリード動作が開始しているかどうかを判定する（Ｓ１１６）。
Ｓ＋１番目の状態のベリファイリード動作が開始されていない場合（Ｓ１１６のｎｏ）、データ記憶回路８等にベリファイリード動作をパスしたメモリセルの値が格納されているか判定する（Ｓ１１７）。
【００６９】
ベリファイリード動作をパスしたメモリセルの値が格納されている場合（Ｓ１１７のｙｅｓ）、現在の書込みループ（例えば、Ｌ＝２）においてＳ番目の状態のベリファイリード動作をパスしたメモリセルの数から、現在の書込みループの１つ前の書込みループ（例えば、Ｌ＝１）においてＳ番目の状態のベリファイリード動作をパスしたメモリセルの数を引いた値に相当するＮ（ｓ）を算出する（Ｓ１１８）。Ｎ（ｓ）は、例えば、図１４（ｂ）のメモリセルの増分値に相当する。なお、現在の書込みループの１つ前の書込みループ（例えば、Ｌ＝１）においてＳ番目の状態のベリファイリード動作をパスしたメモリセルの数は、データ記憶回路８等に格納されている。
【００７０】
次に、Ｎ（ｓ）が所定の値以上かどうかを判定する（Ｓ１１９）。所定の値とは、例えば、メモリセルの数の閾値Ｃｔに相当する。
Ｎ（ｓ）が所定の値以上である場合（Ｓ１１９のｙｅｓ）、Ｓ＋１番目の状態をベリファイリード動作の開始済に設定する（Ｓ１２０）。つまり、次の書込みループ（例えば、Ｌ＝３）において、Ｓ＋１番目の状態のベリファイリード動作を実行する。
【００７１】
次に、ベリファイリード動作を開始するための判定対象において、現在の状態より一つ上の状態に設定する（Ｓ１２１）。
なお、Ｓ＋１番目の状態のベリファイリード動作が開始されている場合（Ｓ１１６のｙｅｓ）、ベリファイリード動作をパスしたメモリセルの値が格納されていない場合（Ｓ１１７のｎｏ）、Ｎ（ｓ）が所定の値未満である場合（Ｓ１１９のｎｏ）において、ベリファイリード動作を開始するための現在の判定対象より一つ上の状態に設定する。
【００７２】
次に、現在の状態のより一つ上の状態であるＳが６より大きいかどうかを判定する（Ｓ１２２）。
Ｓが６より大きい場合（Ｓ１２２のｙｅｓ）、Ａ〜Ｇ状態の各状態についてベリファイリード動作をパスしたメモリセルの数をデータ記憶回路８等に格納する（Ｓ１２３）。
Ｓが６以下である場合（Ｓ１２２のｎｏ）、Ｓ１１６からＳ１２１のステップを繰り返す。
【００７３】
次に、ベリファイフェイルセル数が所定数より小さいかどうかを判定する（Ｓ１２４）。
ベリファイフェイルセル数が所定数より小さい場合（Ｓ１２４のｙｅｓ）、選択ワード線ＷＬｓ上の選択メモリセルへの書込みを終了する（Ｓ１２５）。
ベリファイフェイルセル数が所定数より大きい場合（Ｓ１２４のｎｏ）、現在の書込み電圧Ｖｐｇｍにステップアップ幅ΔＶｐｇｍを加えて書込み電圧Ｖｐｇｍを設定する（Ｓ１２６）。
【００７４】
次に、現在の書込みループの次の書込みループに設定し（Ｓ１２７）、ビット線コントローラＢＬＣが選択ビット線ＢＬに低レベル電圧を印加する（Ｓ１０６）。
このように、コントローラ５は、書込み動作とベリファイリード動作を含む各書込みループ後に、メモリセルの数の閾値に基づいて、現在の書込みループでベリファイリードが実行された書込み状態の上位の状態のベリファイ動作を次の書込みループ以降で実行するか否かを検証する。
このようなベリファイスキップを用いて書込みループを繰り返すことによって、図６に示す閾値分布が得られる。
【００７５】
以下、本実施形態の効果について説明する。
本実施形態の半導体記憶装置１００では、ｍ−１回目（ｍは２以上の整数）及びｍ回目の書込みループにおける書込み動作後のベリファイ動作を比較して、ｍ−１回目及びｍ回目の間で新たにｎ状態のベリファイレベルに達したメモリセルの数が、メモリセルの数の閾値Ｃｔ以上であるか否かを判断し、ｍ＋１回目以降の書込みループにおいてｎ状態より１つ上の状態のベリファイリード動作を新たに実行するか否かを判断している。このようなベリファイスキップを書込み動作に実行すると、半導体記憶装置１００の書込み動作の速度が向上する。
【００７６】
また、本実施形態では、ベリファイスキップにおいて、上位の書込み状態のベリファイリード動作を開始する基準が、前回の書込みループと今回の書込みループの間で新たに下位の状態のベリファイレベルに達したメモリセルの数が、メモリセルの数の閾値Ｃｔ以上であるかどうかに相当する。このような基準によって、フォギー−ファイン方式のファイン書込みのような場合であっても、上位の状態のベリファイリード動作が不必要に早い段階の書込みループで開始されることと、過度に遅い段階の書込みループで開始されることを同時に抑制することができる。例えば、上位の状態のベリファイ動作を開始する基準が、今回のループおよびそれ以前に下位の状態のベリファイレベルに達したメモリセルの総数である場合（図１４（ａ）の縦軸の値に基づく場合）、メモリセルの数の閾値（Ｃｔに相当）を大きくしない限り、上位の状態のベリファイリード動作が不必要に早い段階の書込みループで開始され易くなる。したがって、本実施形態のベリファイスキップと比較して、各書込みループにおいて、ベリファイリード動作を実施する書込み状態数が増加してベリファイスキップの実行が困難になる。これにより、書込み時間が長くなって書込み動作の速度が低下する。一方、メモリセルの数の閾値を大きくすると、上位の状態のベリファイリード動作の開始が過度に遅くなってしまう。上位の状態のベリファイリード動作が過度に遅い書込みループで開始されると、上位の状態のベリファイリード動作が開始される前に上位の状態のベリファイレベルに既に達してしまうメモリセルの数が多くなる。上位状態の閾値電圧に既に達してしまうメモリセルの数が多くなると、上位の状態まで書込む多くのメモリセルが上位状態のベリファイレベルを大きく超えてしまい、上位状態の閾値分布の上裾が広がる。したがって、上位状態のメモリセルの閾値分布が広くなってしまい、書込み動作の信頼性が低下する。
【００７７】
本実施形態では、上位の状態のベリファイリード動作が不必要に早い段階の書込みループで開始されることと過度に遅い段階の書込みループで開始されることを同時に抑制する。
以上説明した実施形態によれば、書込み動作の速度及び信頼性が向上した半導体記憶装置を実現することができる。
なお、本実施形態では、前述した書込み動作を、２次元のＮＡＮＤ型ＥＥＰＲＯＭに適用する例について説明したが、３次元のＮＡＮＤ型ＥＥＰＲＯＭに適用しても良い。
【００７８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７９】
１：メモリセルアレイ、  ２：センスアンプ回路、  ３：ロウデコーダ、  ４：入出力（Ｉ／Ｏ）バッファ、  ５：コントローラ、  ６：電圧発生回路、  ７：ＲＯＭフューズ、  ８：データ記憶回路、  １１：ＮＡＮＤセルユニット、  ２１：昇圧回路、  ２２：パルス発生回路、  １００：半導体記憶装置、  １０１：半導体基板、  １０２：ウェル、  １０３：拡散層、  １１１：ゲート絶縁膜、  １１２：電荷蓄積層、  １１３：ゲート間絶縁膜、  １１４：コントロールゲート、  １１５：ゲート絶縁膜、  １１６：ゲート電極、  １２１：層間絶縁膜、  ＡＬＥ：アドレスラッチイネーブル信号、  ＢＬ：ビット線、  ＢＬＣ：ビット線コントローラ、  ＢＬＫ、ＢＬＯＣＫ：メモリブロック、  Ｃ１〜Ｃ４：曲線、  ＣＬＥ：コマンドラッチイネーブル信号、  Ｃｔ：閾値、  Ｌ：ループ番号、  ＭＣ：メモリセル、  ＲＥｎ：読み出しイネーブル信号、  Ｓ１、Ｓ２：選択トランジスタ、  ＳＡ：センスアンプ、  ＳＧＳ：選択ゲート線、  ＳＬ：ソース線、  Ｖｔｈ：閾値電圧、  Ｖｗ：ワード線電圧、  ＷＥｎ：書込みイネーブル信号、  ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2018163727.tif 000014
【図１３】
2018163727.tif 000015
【図１４】
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【図１５】
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