(57)【要約】【課題】半導体素子のテストを行うことが可能な、はんだボールを含むバンプ構造を備えた半導体装置を提供する。【解決手段】  アルミニウムパッドＡＬＰに接触するように、バリア層ＢＡＬが形成されている。バリア層ＢＡＬとして、チタン膜とチタンナイトライド膜とを含むチタン合金層が形成されている。バリア層ＢＡＬに接触するように、シード層ＳＥＤが形成されている。シード層ＳＥＤとして銅膜が形成されている。シード層ＳＥＤに接触するように、銀バンプＡＧＢＰが形成されている。銀バンプＡＧＢＰは、電解めっき法によって形成された銀膜ＡＧＰＬからなる。その銀バンプＡＧＢＰに、スズ合金ボールＳＮＢが接合されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に規定された素子形成領域と、
前記素子形成領域に形成された半導体素子と、
前記半導体素子を覆うように形成され、複数の配線層と前記複数の配線層を互いに電気的に絶縁する層間絶縁膜とを含む多層配線構造と、
前記複数の配線層のうち、一の配線層に電気的に接続されたパッド電極と、
前記パッド電極に接するように形成されたバリア層と、
前記バリア層を介在させて前記パッド電極に電気的に接続された銀バンプと、
前記銀バンプに接触するように形成されたはんだバンプと
を備えた、半導体装置。
【請求項２】
前記銀バンプは、パラジウム（Ｐｄ）および金（Ａｕ）を含む銀合金から形成されている、請求項１記載の半導体装置。
【請求項３】
前記銀バンプは純銀から形成されている、請求項１記載の半導体装置。
【請求項４】
前記はんだバンプは、銀（Ａｇ）および銅（Ｃｕ）を含むスズ合金から形成されている、請求項１記載の半導体装置。
【請求項５】
前記層間絶縁膜はＬｏｗ−ｋ膜を含む、請求項１記載の半導体装置。
【請求項６】
前記バリア層と前記銀バンプとの間にシード層を介在させた、請求項１記載の半導体装置。
【請求項７】
前記シード層は、銅膜から形成されている、請求項６記載の半導体装置。
【請求項８】
前記バリア層は、チタン合金層から形成されている、請求項１記載の半導体装置。
【請求項９】
前記半導体素子は、フラッシュメモリを含む、請求項１記載の半導体装置。
【請求項１０】
半導体基板に素子形成領域を規定する工程と、
前記素子形成領域に半導体素子を形成する工程と、
前記半導体素子を覆うように、複数の配線層と前記複数の配線層を互いに電気的に絶縁する層間絶縁膜とを含む多層配線構造を形成する工程と、
前記複数の配線層のうち、一の配線層に電気的に接続されるパッド電極を形成する工程と、
前記パッド電極に接するようにバリア層を形成する工程と、
前記バリア層を介在させて前記パッド電極に電気的に接続される銀バンプを形成する工程と、
前記銀バンプにはんだバンプを形成する工程と
を備えた、半導体装置の製造方法。
【請求項１１】
前記銀バンプに前記はんだバンプを形成する工程の前に、熱処理を行いながら前記半導体素子をテストする工程を備えた、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体素子を形成する工程は、フラッシュメモリを形成する工程を含み、
前記半導体素子をテストする工程は、
前記銀バンプにプローブ針を接触する工程と、
前記プローブ針が前記銀バンプに接触した状態で、前記フラッシュメモリの記憶保持テストを行う工程と
を含む、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記銀バンプを形成する工程は、電解めっきによって銀膜を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記銀バンプを形成する工程は、印刷法によって銀ペーストを塗布することで、銀膜を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記銀バンプを形成する工程は、スパッタ法によって銀膜を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項１６】
前記はんだバンプを形成する工程は、はんだボールによって形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、はんだボールを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置には、使用される環境に応じた耐性が求められる。たとえば、車載用の半導体装置には、所望の耐熱性が要求される。耐熱性の要件を満たすために、半導体装置には、たとえば、温度サイクル試験と高温放置試験とが行われる。温度サイクル試験とは、所定の温度範囲内において温度を順次変化させる環境のもとで半導体装置を動作させる試験を、所定回数繰り返して行う試験である。高温放置試験とは、所定の高温度の環境のもとで半導体装置を所定時間動作させる試験である。
【０００３】
さらに、車載用の半導体装置では、制御のためにフラッシュメモリが搭載されているため、半導体装置には、フラッシュメモリに対して、メモリ保持テストがさらに行われる。メモリ保持テストでは、たとえば、２５０℃、約８時間のベーク（リテンションベーク）を行うことによって、フラッシュメモリに記憶させた情報（メモリ）が消失しているか否かが判定される。
【０００４】
一方、半導体装置では、放熱特性に優れるとともに耐熱性に優れたパッケージ構造が望まれており、半導体装置と基板とを接続する手法の一つとして、フリップチップ接続が採用されている。この種の半導体装置を開示した特許文献として、たとえば、特許文献１および非特許文献１がある。フリップチップ接続では、半導体チップ（ダイ）のパッドにあらかじめ接続されたバンプを介して基板に接続されることになる。そのバンプとして、はんだボールが適用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７２２３２号公報
【非特許文献】
【０００６】
【非特許文献１】間仁田  祥：“ウエハめっきバンプ技術−金およびはんだバンププロセス”、エレクトロニクス実装学会誌、Vol.1, No.5 (1998)
【非特許文献２】Ken Suzuki, et al.,“Reactive Diffusion between Ag and Sn at Solid State Temperatures”,Materials Transactions, Vol. 46, No. 5 (2005) pp. 969 to 973
【非特許文献３】http://www.geocities.jp/e_kamasai/shiryou/d-base/alloy-diagram.html
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、車載用の半導体装置では、メモリ保持テスト、温度サイクル試験および高温放置試験等を含む種々の試験またはテストが行われる。特に、メモリ保持テストでは、たとえば、２５０℃の温度環境下において行われる。
【０００８】
ところが、バンプとして、はんだボールを適用した半導体装置では、はんだが溶融してしまうため、メモリ保持テストを行うことができないことになる。このため、はんだボールを適用した半導体装置において、メモリ保持テスト等のテストを行うことが可能なバンプ構造が求められている。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態に係る半導体装置は、素子形成領域と半導体素子と多層配線構造とパッド電極とバリア層と銀バンプとはんだバンプとを備えている。素子形成領域は、半導体基板に規定されている。半導体素子は、素子形成領域に形成されている。多層配線構造は、半導体素子を覆うように形成され、複数の配線層とその複数の配線層を互いに電気的に絶縁する層間絶縁膜とを含む。パッド電極は、複数の配線層のうち、一の配線層に電気的に接続されている。バリア層は、パッド電極に接するように形成されている。銀バンプは、バリア層を介在させてパッド電極に電気的に接続されている。はんだバンプは、銀バンプに接触するように形成されている。
【００１１】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板に素子形成領域を規定する。素子形成領域に半導体素子を形成する。半導体素子を覆うように、複数の配線層とその複数の配線層を互いに電気的に絶縁する層間絶縁膜とを含む多層配線構造を形成する。複数の配線層のうち、一の配線層に電気的に接続されるパッド電極を形成する。パッド電極に接するようにバリア層を形成する。バリア層を介在させてパッド電極に電気的に接続される銀バンプを形成する。銀バンプにはんだバンプを形成する。
【発明の効果】
【００１２】
一実施の形態に係る半導体装置によれば、メモリ保持テストを行うことができる。
他の実施の形態に係る半導体装置の製造方法によれば、半導体素子のテストが可能なはんだバンプを形成することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の平面構造の一例を模式的に示す図である。
【図２】同実施の形態にいて、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図２に示すフラッシュメモリのメモリセルの構造の一例を示す部分拡大断面図である。
【図４】同実施の形態において、半導体装置の製造フローを示す図である。
【図５】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、銀と銅との二元系合金の状態図である。
【図２４】同実施の形態において、アニール時間と合金層の厚さとの関係を示す第１のグラフである。
【図２５】同実施の形態において、アニール時間と合金層の厚さとの関係を示す第２のグラフである。
【図２６】同実施の形態において、アニール時間と合金層の厚さとの関係を示す第３のグラフである。
【図２７】同実施の形態において、各材料の硬さを説明するための物性値を示す図である。
【図２８】同実施の形態において、接触面積と接触抵抗との関係を示すグラフである。
【図２９】実施の形態２に係る半導体装置の製造フローを示す図である。
【図３０】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。
【図３９】実施の形態３に係る半導体装置の製造フローを示す図である。
【図４０】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１
ここでは、バンプの構造として、銀バンプおよびスズ合金ボール（はんだバンプ）を備えた半導体装置の第１例について説明する。
【００１５】
まず、半導体装置の全体構成の一例について説明する。図１に示すように、半導体装置ＳＤでは、所定の機能をそれぞれ有する複数の回路が形成されている。複数の回路として、半導体基板ＳＵＢには、たとえば、電源回路ＰＳＣ、信号入出力回路ＳＩＯＣ、ＤＡ−ＡＤコンバータＣＯＮ、スタティック・ランダム・アクセス・メモリＳＭ、フラッシュメモリＦＭおよび中央演算処理ＣＰＵが配置されている。半導体基板ＳＵＢには、複数の素子形成領域が規定されており、その素子形成領域のそれぞれに、回路に応じた所定の半導体素子が形成されている。
【００１６】
次に、半導体装置の断面構造として、フラッシュメモリＦＭが配置された素子形成領域の断面構造を一例として説明する。図２に示すように、フラッシュメモリＦＭが配置された半導体基板ＳＵＢの領域には、フラッシュメモリＦＭのメモリセルＭＣが形成されている。図３に示すように、メモリセルＭＣは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲを備えている。
【００１７】
メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの一方の側面に、絶縁膜ＯＮＯを介在させて形成されている。絶縁膜ＯＮＯは、シリコン酸化膜、しりこんちっかまくおよびシリコン酸化膜を積層させた積層膜からなる。この種のメモリセルＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型と呼ばれており、特に、フラッシュメモリＦＭの場合には、ＦＭＯＮＯＳ（Flash-Metal-Oxide-Nitride-Oxide-Silicon）型と呼ばれている。
【００１８】
図２に示すように、そのメモリセルＭＣを覆うように、複数の配線とその複数の配線層間を絶縁する層間絶縁膜とからなる多層配線構造ＩＬＦが形成されている。多層配線構造ＩＬＦを覆うように、さらに、絶縁膜ＩＦが形成されている。その絶縁膜ＩＦに銅配線ＣＦが形成されている。銅配線ＣＦに接触するように、アルミニウムパッドＡＬＰが形成されている。アルミニウムパッドＡＬＰを覆うように、絶縁膜ＰＦが形成されている。
【００１９】
絶縁膜ＰＦを貫通してアルミニウムパッドＡＬＰに接触するように、バリア層ＢＡＬが形成されている。バリア層ＢＡＬとして、チタン膜とチタンナイトライド膜とを含む、厚さ７０ｎｍ以上のチタン合金層が形成されている。バリア層ＢＡＬに接触するように、シード層ＳＥＤが形成されている。シード層ＳＥＤとして、厚さ１００ｎｍ以上の銅膜が形成されている。
【００２０】
シード層ＳＥＤに接触するように、銀バンプＡＧＢＰが形成されている。銀バンプＡＧＢＰは、電解めっき法によって形成された銀膜ＡＧＰＬからなる。その銀バンプＡＧＢＰに、はんだバンプとしてのスズ合金ボールＳＮＢが接合されている。
【００２１】
スズ合金ボールＳＮＢが接合された銀バンプＡＧＢＰを含むバンプ構造は、多層配線構造ＩＬＦにおける所定の配線（図示せず）を介して、たとえば、メモリセルＭＣ等に電気的に接続されている。銀バンプＡＧＢＰおよびスズ合金ボールＳＮＢを備えた半導体装置の主要部分は、上記のように構成される。
【００２２】
次に、上述した半導体装置の製造方法の一例について説明する。はじめに、製造フローについて説明する。
【００２３】
まず、半導体基板に、メモリセル、多層配線構造、銅配線およびアルミニウムパッドを含む構造が形成される。次に、図４に示すように、ステップＦ１では、アルミニウムパッドに接触するように、バリア層が形成される。次に、ステップＦ２では、バリア層に接触するようにシード層が形成される。次に、ステップＦ３では、銀バンプを形成するためのレジストパターンが形成される。
【００２４】
次に、ステップＦ４では、電解めっき法によって、露出したシード層の部分に銀めっき膜が形成される。ステップＦ５では、レジストパターンが除去される。次に、ステップＦ６では、メモリ保持テストが行われる。次に、ステップＦ７では、銀めっき膜にフラックスが印刷される。次に、ステップＦ８では、銀めっき膜にはんだボールが搭載される。次に、ステップＦ９では、リフローと洗浄とが行われる。その後、温度サイクル試験および高温放置試験等を経て、半導体装置が完成する。
【００２５】
次に、半導体装置の製造方法について、断面構造を示しながら具体的に説明する。図５に示すように、半導体基板ＳＵＢに、フラッシュメモリＦＭのメモリセルＭＣを含む半導体素子が形成される。次に、メモリセルＭＣ等を覆うように、多層配線構造ＩＬＦが形成される。次に、たとえば、Ｌｏｗ−ｋ膜からなる絶縁膜ＩＦが形成される。次に、ダマシン法によって、その絶縁膜ＩＦに銅配線ＣＦが形成される。
【００２６】
次に、銅配線ＣＦに接触するようにアルミニウムパッドＡＬＰが形成される。そのアルミニウムパッドＡＬＰを覆うように、絶縁膜ＰＦが形成される。次に、所定の写真製版処理とエッチング処理とを行うことにより、アルミニウムパッドＡＬＰを露出する開口ＨＰが、絶縁膜ＰＦに形成される。
【００２７】
次に、図６に示すように、露出したアルミニウムパッドＡＬＰに接触するように、チタン膜（膜厚：１０ｎｍ程度）、チタンナイトライド膜（膜厚：５０ｎｍ程度）およびチタン膜（膜厚：１０ｎｍ程度）を、スパッタ法によって順次形成することによって、チタン合金層（膜厚：７０ｎｍ程度以上）からなるバリア層ＢＡＬが形成される。
【００２８】
次に、バリア層ＢＡＬに接触するように、銅膜（膜厚：１００ｎｍ以上）を、スパッタ法によって形成することによって、シード層ＳＥＤが形成される。なお、シード層としては、電気抵抗が比較的低い膜であれば、銅膜に限られず、たとえば、銀膜をスパッタ法によって形成してもよい。
【００２９】
次に、図７に示すように、所定の写真製版処理を行うことによって、銀めっき膜を形成するためのレジストパターンＰＲ１が形成される。レジストパターンＰＲ１の開口径は、アンダーバンプメタル（ＵＢＭ）のパターンに対応するように、たとえば、８０μｍ程度とされる。また、レジストパターンＰＲ１の厚さは、たとえば、１２μｍ以上とされる。
【００３０】
次に、図８に示すように、電解めっき法によって、露出したシード層ＳＥＤの表面に、銀を成長させることによって、銀膜ＡＧＰＬ（銀めっき膜）が形成される。なお、電解めっきを行う前に、前処理として、露出したシード層ＳＥＤの表面を、酸素プラズマの雰囲気に晒すようにしてもよい。また、露出したシード層ＳＥＤの表面に、デスミア薬液によるデスミア処理を行ってもよい。
【００３１】
次に、レジストパターンＰＲ１が除去される。なお、レジストパターンＰＲ１を除去した後、後処理として、露出したシード層ＳＥＤの表面を、酸素プラズマの雰囲気に晒すようにしてもよい。また、露出したシード層ＳＥＤの表面に、デスミア薬液によるデスミア処理を行ってもよい。
【００３２】
次に、図９に示すように、エッチング処理を行うことによって、露出したシード層ＳＥＤとバリア層ＢＡＬとが順次除去される。こうして、銀膜ＡＧＰＬ（膜厚：１６μｍ程度）からなる銀バンプＡＧＢＰが形成される。
【００３３】
次に、フラッシュメモリに対してメモリ保持テストが行われる。図１０に示すように、プローブ針ＰＲＢを銀バンプＡＧＢＰに接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。たとえば、図３に示すコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲ等に、それぞれ所定の電圧を印加することにより、絶縁膜ＯＮＯ（シリコン窒化膜）に、情報としての電荷が蓄積される（ソースサイドインジェクション）。
【００３４】
次に、フラッシュメモリＦＭに情報が書き込まれた半導体基板ＳＵＢに、熱処理（リテンションベーク：温度２５０℃、８時間×２）が行われる。その熱処理の後、フラッシュメモリに書き込まれた情報が保持されているか否かの保持テストが行われる。図３に示すコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲ等に、書き込み時の電圧とは異なる、それぞれ所定の電圧が印加される。
【００３５】
このとき、メモリゲート電極ＭＧを含むトランジスタのしきい値電圧が、所定の電圧よりも高ければ、情報が書き込まれている状態が保持されていると判定される。一方、そのしきい値電圧が所定の電圧よりも低ければ、書き込まれた情報が消失したと判定される。この熱処理および情報の読み取りの一連の工程が、必要に応じて複数回繰り返して行われる。その後、必要に応じて、他のプローブ針（図示せず）を、所定の銀バンプＡＧＢＰに接触させることによって、ウェハテストを行ってもよい。なお、メモリ保持テストを行う前に、ウェハテストを行ってもよい。
【００３６】
次に、図１１に示すように、フラックスＦＬが、銀バンプＡＧＢＰを覆うように、たとえば、印刷法によって塗布される。次に、図１２に示すように、銀バンプＡＧＢＰの上に、大きさ１００μｍ程度のスズ合金ボールＳＮＢ（Ｓｎ-１．０％Ａｇ-０．５％Ｃｕ）が搭載される。スズ合金ボールＳＮＢを搭載する際には、微小なボール（スズ合金ボールＳＮＢ）を整列させる開口を設けた整列マスクが使用される。
【００３７】
次に、図１３に示すように、スズ合金ボールＳＮＢの融点よりも少し高い温度条件のもとで熱処理を行うことにより、スズ合金ボールＳＮＢが銀バンプＡＧＢＰに接合される。その後、スズ合金ボールＳＮＢ等を含む半導体基板ＳＵＢが洗浄される。こうして、半導体装置の主要部分が完成する。
【００３８】
その後、半導体装置は、所定の基板に実装されて、温度サイクル試験および高温放置試験とが行われる。温度サイクル試験では、たとえば、−６５℃程度から１５０℃程度までの温度範囲が設定される。繰り返しの回数として、たとえば、２０００回程度の回数が設定される。高温放置試験では、たとえば、１５０℃程度の温度が設定される。時間としては、たとえば、６０００時間程度の時間が設定される。なお、これらの数値は一例に過ぎない。
【００３９】
上述した半導体装置では、銀バンプＡＧＢＰを形成することで、スズ合金ボールＳＮＢが形成される前に、フラッシュメモリのメモリ保持テストを行うことができる。これについて、比較例に係る半導体装置の製造方法と比べて説明する。なお、実施の形態に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００４０】
比較例に係る半導体装置では、図１４に示すように、アルミニウムパッドＡＬＰを覆う絶縁膜ＰＦが形成された後、所定の写真製版処理とエッチング処理とを行うことにより、絶縁膜ＰＦに、アルミニウムパッドＡＬＰを露出する開口ＨＰが形成される。次に、図１５に示すように、露出したアルミニウムパッドＡＬＰに接触するように、バリア層ＢＡＬが形成される。次に、バリア層ＢＡＬに接触するように、シード層ＳＥＤが形成される。
【００４１】
次に、図１６に示すように、所定の写真製版処理を行うことによって、銅膜を形成するためのレジストパターンＰＲ１が形成される。次に、図１７に示すように、電解めっき法によって、露出したシード層ＳＥＤの表面に、銅を成長させることによって、銅膜ＣＵＰＬが形成される。
【００４２】
次に、図１８に示すように、電解めっき法によって、銅膜ＣＵＰＬの表面にニッケル膜を成長させることによって、ニッケル膜ＮＩＰＬが形成される。次に、図１９に示すように、電解めっき法によって、ニッケル膜ＮＩＰＬの表面に、銀を含有するスズ膜を成長させることによって、スズ銀膜ＳＡＰＬが形成される。これらの電解めっきは、連続して行われる。
【００４３】
次に、図２０に示すように、レジストパターンＰＲ１が除去されて、シード層ＳＥＤが露出する。次に、図２１に示すように、エッチング処理を行うことによって、露出したシード層ＳＥＤとバリア層ＢＡＬとが順次除去される。次に、図２２に示すように、リフロー処理（熱処理）を行うことにより、スズ銀膜ＳＡＰＬが溶解して丸みを帯びる。こうして、比較例に係る半導体装置の主要部分が形成される。
【００４４】
比較例に係る半導体装置において、電解めっき法によって、銅膜ＣＵＰＬを形成する工程からスズ銀膜ＳＡＰＬを形成する工程まで連続して行われる関係上、フラッシュメモリのメモリ保持テストを行おうとすると、スズ銀膜ＳＡＰＬにリフロー処理を行った後でしか行うことができない。ところが、メモリ保持テストでは、２５０℃の温度条件のもとで行われるため、スズ銀膜ＳＡＰＬが溶融してしまい、メモリ保持テストを行うことはできない。
【００４５】
また、ウェハテストを行う場合には、プローブ針をスズ銀膜ＳＡＰＬに接触させる必要がある。しかしながら、丸みを帯びたスズ銀膜ＳＡＰＬに、プローブ針を接触させることは困難になる。そのため、ウェハテストを確実に行うことが困難になってしまう。
【００４６】
比較例に係る半導体装置に対して、実施の形態１に係る半導体装置では、まず、銀バンプＡＧＢＰが形成されて、その後に、スズ合金ボールＳＮＢが形成される。これにより、スズ合金ボールＳＮＢが形成される前の、銀バンプＡＧＢＰが形成された時点で、メモリ保持テストを行うことができる。また、この時点では、プローブ針を銀バンプＡＧＢＰに確実に接触させることができ、ウェハテストも確実に行うことができる。
【００４７】
銀バンプＡＧＢＰは、シード層ＳＥＤ（銅膜）に接合されている。また、銀バンプＡＧＢＰに接合されているスズ合金ボールＳＮＢには、銅が含まれている。そこで、発明者らは、銀バンプＡＧＢＰとシード層ＳＥＤとの接合部分（接合部分Ａ）の耐熱性と、銀バンプＡＧＢＰとスズ合金ボールＳＮＢとの接合部分（接合部分Ｂ）の耐熱性とについて検討を行った。
【００４８】
図２３に、銀と銅との二元系合金の状態図を示す。図２３に示すように、銀と銅との二元系合金では、７７９℃程度の温度条件にならないと溶融しない。一方、メモリ保持テストは２５０℃程度の温度条件のもとで行われる。また、半導体装置が完成した後に行われる温度サイクル試験および高温放置試験では、最も高い温度条件としては、１５０℃程度とされる。このため、接合部分Ａおよび接合部分Ｂには、メモリ保持テストあるいは温度サイクル試験等の熱による影響は、ほとんどないと考えられる。
【００４９】
また、発明者らは、銀とスズとの接合部分において、銀とスズとの合金層がどの程度形成されるかについて検討を行った。図２４に、アニール時間と、形成される合金層の厚さとの関係を示す。横軸はアニール（熱処理）時間であり、縦軸が合金層の厚さである。グラフは、銀膜をスズ膜によって挟み込んだ試料（Ｓｎ/Ａｇ/Ｓｎ）についての結果である。このため、縦軸の合金層の厚さは、２層分の厚さを表す。
【００５０】
たとえば、２００℃（４７３Ｋ）の温度条件のもとで、５００時間の熱処理を行った場合には、銀とスズとの合金層の厚さは、２２μｍ（２層分）になる。また、１６０℃（４３３Ｋ）の温度条件のもとで、６０００時間の熱処理を行った場合には、銀とスズとの合金層の厚さは、３２μｍ（２層分）になる。
【００５１】
高温放置試験（１６０℃、６０００時間）を考慮すると、銀膜ＡＧＰＬ（銀バンプＡＧＢＰ）の厚さとしては、１６μｍ（３２μｍ／２）以上形成することが望ましいことがわかった。
【００５２】
銀バンプＡＧＢＰには、表面の酸化を防ぐために、パラジウム（Ｐｄ）、金（Ａｕ）等を添加させることがある。そこで、発明者らは、パラジウムとスズとの合金層等が、どの程度形成されるかについて検討を行った。検討に際して、非特許文献２および非特許文献３を参照した。
【００５３】
試料として、試料１（Ｓｎ/Ａｇ/Ｓｎ）、試料２（Ｓｎ/Ｐｄ/Ｓｎ）、試料３（Ｓｎ/Ａｕ/Ｓｎ）、試料４（Ｃｕ/Ｓｎ）を挙げる。図２５に、１６０℃（４３３Ｋ）の温度条件の場合の、アニール時間と、形成される合金層の厚さとの関係を示す。横軸はアニール（熱処理）時間であり、縦軸が合金層の厚さである。図２６に、２００℃（４７３Ｋ）の温度条件の場合の、アニール時間と、形成される合金層の厚さとの関係を示す。横軸はアニール（熱処理）時間であり、縦軸が合金層の厚さである。
【００５４】
図２５および図２６のそれぞれに示すように、アニール時間が１０７秒（２７７８時間）では、形成される合金層の厚さとしては、試料２（Ｓｎ/Ｐｄ/Ｓｎ）および試料３（Ｓｎ/Ａｕ/Ｓｎ）よりも、試料１（Ｓｎ/Ａｇ/Ｓｎ）が１ケタ程度薄いことがわかる。また、試料１（Ｓｎ/Ａｇ/Ｓｎ）は、試料４（Ｃｕ/Ｓｎ）よりも、多少薄いことがわかる。
【００５５】
各グラフを外挿させて（図示せず）、６０００時間程度の時点で比較すると、試料１において形成される合金層の厚さが、試料４において形成される合金層の厚さに比べてさらに薄く、約半分程度になっていることが推測される。このことから、スズの拡散を抑制するバリアとして、パラジウムおよび金はあまり有効ではなく、銀が最も有効であることがわかった。
【００５６】
また、銀（銀バンプＡＧＢＰ）は、柔らかい材料であり、応力の下地への影響を抑えることができる。図２７に、各材料（銅合金、銅めっき、スズめっき、銀めっき）の降伏応力、ヤング率およびポアソン比をそれぞれ示す。
【００５７】
ここで、降伏応力とは、引張試験の途中において応力(引張荷重)が急に低くなり、その後、応力が大きくならないで伸びが進む現象（降伏）が発生する直前の応力をいう。銀（銀バンプＡＧＢＰ）の降伏応力は、銅合金の降伏応力、銅めっきの降伏応力およびスズめっきの降伏応力よりも低いことがわかる。
【００５８】
また、ポアソン比については、銀（銀バンプＡＧＢＰ）のポアソン比、銅合金のポアソン比、銅めっきのポアソン比およびスズめっきのポアソン比は、いずれもほぼ同じ値である。さらに、材料の硬さの指標となるヤング率ついて、銀（銀バンプＡＧＢＰ）のヤング率は、スズめっきのヤング率より高いものの、銅合金のヤング率、銅めっきのヤング率よりも低いことがわかる。したがって、銀バンプＡＧＢＰでは、下地に与える膜応力の影響が小さいことがいえる。
【００５９】
なお、標準的なはんだバンプでは、バリアル膜としてニッケル膜を使用する場合がある。ニッケル膜は膜応力が高い膜とされる。このため、耐熱性を確保するために、ニッケル膜の膜厚を厚くしようとする場合、下地に、たとえば、密着性が弱く、脆いＬｏｗ−ｋ膜が形成されている構造であれば、ニッケル膜の膜応力（引っ張り応力）によって、半導体基板からＬｏｗ−ｋ膜が剥がれてしまうおそれがある（ホワイトバンプ）。一方、実施の形態１に係る半導体装置では、比較的軟らかい銀バンプＡＧＢＰを形成することで、Ｌｏｗ−ｋ膜が剥がれてしまうのを抑制することが可能になる。
【００６０】
また、銀（銀バンプＡＧＢＰ）の接触抵抗は、銅等の接触抵抗よりも低い。図２８に、接触面積と接触抵抗との関係を示す。図２８に示すように、銀（銀バンプＡＧＢＰ）の接触抵抗は、銅等の接触抵抗（黒塗りの三角）よりも小さいことがわかる。
【００６１】
実施の形態２
ここでは、バンプの構造として、銀バンプおよびスズ合金ボールを備えた半導体装置の第２例について説明する。
【００６２】
前述した半導体装置では、銀バンプＡＧＢＰを電解めっき法によって形成する場合について説明した。ここでは、銀バンプＡＧＢＰを印刷法によって形成する場合について説明する。
【００６３】
はじめに、製造フローについて説明する。まず、半導体基板に、メモリセル、多層配線構造、銅配線およびアルミニウムパッドを含む構造が形成される。次に、図２９に示すように、ステップＳ１では、アルミニウムパッドに接触するように、バリア層が形成される。次に、ステップＳ２では、バリア層に接触するようにシード層が形成される。
【００６４】
次に、ステップＳ３では、銀バンプを形成するためのレジストパターンが形成される。次に、ステップＳ４では、レジストパターンを印刷マスクとして、銀ペースト膜が印刷される。次に、ステップＳ５では、リフロー処理が行われる。次に、ステップＳ６では、レジストパターンが除去される。次に、ステップＳ７では、メモリ保持テストが行われる。
【００６５】
次に、ステップＳ８では、銀ペースト膜にフラックスが印刷される。次に、ステップＳ９では、銀めっき膜にはんだボールが搭載される。次に、ステップＳ１０では、リフローと洗浄が行われる。その後、温度サイクル試験および高温放置試験等を経て、半導体装置が完成する。
【００６６】
次に、半導体装置の製造方法について、断面構造を示しながら具体的に説明する。なお、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００６７】
まず、図５に示す工程と同様の工程を経て、図３０に示すように、アルミニウムパッドＡＬＰを露出する開口ＨＰが、絶縁膜ＰＦに形成される。次に、図６に示す工程と同様の工程を経て、図３１に示すように、露出したアルミニウムパッドＡＬＰに接触するように、チタン合金層（膜厚：７０ｎｍ程度以上）からなるバリア層ＢＡＬが形成される。
【００６８】
次に、バリア層ＢＡＬに接触するように、銅膜からなるシード層ＳＥＤが形成される。次に、図７に示す工程と同様の工程を経て、図３２に示すように、印刷マスクとなるレジストパターンＰＲ１が形成される。次に、図３３に示すように、印刷法によって、銀ペーストを塗布することで、銀膜ＡＧＰＥが形成される。その後、レジストパターンＰＲ１が除去される。
【００６９】
次に、図９に示す工程と同様の工程を経て、図３４に示すように、露出したシード層ＳＥＤとバリア層ＢＡＬとが順次除去される。こうして、銀膜ＡＧＰＥからなる銀バンプＡＧＢＰが形成される。次に、図１０に示す工程と同様にして、図３５に示すように、プローブ針ＰＲＢを銀バンプＡＧＢＰに接触させて、フラッシュメモリのメモリ保持テストが行われる。
【００７０】
次に、図１１に示す工程と同様の工程を経て、図３６に示すように、たとえば、印刷法によって、銀バンプＡＧＢＰを覆うように、フラックスＦＬが塗布される。次に、図１２に示す工程と同様の工程を経て、図３７に示すように、銀バンプＡＧＢＰの上に、スズ合金ボールＳＮＢ（Ｓｎ-１．０％Ａｇ-０．５％Ｃｕ）が搭載される。
【００７１】
次に、図１３に示す工程と同様の工程を経て、図３８に示すように、スズ合金ボールＳＮＢが銀バンプＡＧＢＰに接合される。次に、スズ合金ボールＳＮＢ等を含む半導体基板ＳＵＢが洗浄される。こうして、半導体装置の主要部分が完成する。その後、半導体装置には、温度サイクル試験および高温放置試験とが行われることになる。
【００７２】
上述した半導体装置では、バンプの構造として、銀バンプＡＧＢＰおよびスズ合金ボールＳＮＢが形成されている。銀バンプＡＧＢＰは、レジストパターンを印刷マスクとして、銀ペーストを印刷することによって形成されている。
【００７３】
これにより、実施の形態１において説明したのと同様に、スズ合金ボールＳＮＢが形成される前に、フラッシュメモリのメモリ保持テストを行うことができる。また、温度サイクル試験および高温放置試験を行う際の熱によって、銀バンプＡＧＢＰとシード層ＳＥＤとの接合部分（接合部分Ａ）と、銀バンプＡＧＢＰとスズ合金ボールＳＮＢとの接合部分（接合部分Ｂ）とが、影響を受けることはほとんどない。さらに、銀バンプＡＧＢＰによって、スズの拡散を効果的に抑制することができる。さらに、下地に与える膜応力の影響も小さい。
【００７４】
なお、銀ペーストを印刷することによって銀バンプＡＧＢＰを形成する手法は、パターンの精度として、厳密なパターン精度が要求されない場合に有効とされる。
【００７５】
実施の形態３
ここでは、バンプの構造として、銀バンプおよびスズ合金ボールを備えた半導体装置の第３例について説明する。
【００７６】
実施の形態１に係る半導体装置では、銀バンプＡＧＢＰを電解めっき法によって形成する場合について説明した。ここでは、銀バンプＡＧＢＰをスパッタ法によって形成する場合について説明する。
【００７７】
はじめに、製造フローについて説明する。まず、半導体基板に、メモリセル、多層配線構造、銅配線およびアルミニウムパッドを含む構造が形成される。次に、図３９に示すように、ステップＴ１では、アルミニウムパッドに接触するように、バリア層が形成される。次に、ステップＴ２では、スパッタ法によって、バリア層を覆うように銀膜が形成される。
【００７８】
次に、ステップＴ３では、銀バンプを形成するためのレジストパターンが形成される。次に、ステップＴ４では、レジストパターンをエッチングマスクとして、露出している銀膜が除去される。次に、ステップＴ５では、さらにバリア層が除去される。次に、ステップＴ６では、レジストパターンが除去される。
【００７９】
次に、ステップＴ７では、メモリ保持テストが行われる。次に、ステップＴ８では、銀スパッタ膜にフラックスが印刷される。次に、ステップＴ９では、銀スパッタ膜にはんだボールが搭載される。次に、ステップＴ１０では、リフローと洗浄が行われる。その後、温度サイクル試験および高温放置試験等を経て、半導体装置が完成する。
【００８０】
次に、半導体装置の製造方法について、断面構造を示しながら具体的に説明する。なお、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８１】
まず、図５に示す工程と同様の工程を経て、図４０に示すように、アルミニウムパッドＡＬＰを露出する開口ＨＰが、絶縁膜ＰＦに形成される。次に、図６に示す工程と同様の工程を経て、図４１に示すように、露出したアルミニウムパッドＡＬＰに接触するように、チタン合金層（膜厚：７０ｎｍ程度以上）からなるバリア層ＢＡＬが形成される。
【００８２】
次に、図４２に示すように、スパッタ法によって、銀膜ＡＧＳＰが形成される。次に、図４３に示すように、所定の写真製版処理を行うことにより、銀膜ＡＧＳＰをパターニングするためのレジストパターンＰＲ２が形成される。次に、図４４に示すように、レジストパターンＰＲ２をエッチングマスクとして、露出している銀膜ＡＧＳＰが除去される。
【００８３】
次に、図４５に示すように、露出したバリア層ＢＡＬが除去される。次に、図４６に示すように、レジストパターンＰＲ２が除去される。こうして、銀膜ＡＧＳＰからなる銀バンプＡＧＢＰが形成される。次に、図１０に示す工程と同様にして、図４７に示すように、プローブ針ＰＲＢを銀バンプＡＧＢＰに接触させて、フラッシュメモリのメモリ保持テストが行われる。
【００８４】
次に、図１１に示す工程と同様の工程を経て、図４８に示すように、たとえば、印刷法によって、銀バンプＡＧＢＰを覆うように、フラックスＦＬが塗布される。次に、図１２に示す工程と同様の工程を経て、図４９に示すように、銀バンプＡＧＢＰの上に、スズ合金ボールＳＮＢ（Ｓｎ-１．０％Ａｇ-０．５％Ｃｕ）が搭載される。
【００８５】
次に、図１３に示す工程と同様の工程を経て、図５０に示すように、スズ合金ボールＳＮＢが銀バンプＡＧＢＰに接合される。次に、スズ合金ボールＳＮＢ等を含む半導体基板ＳＵＢが洗浄される。こうして、半導体装置の主要部分が完成する。その後、半導体装置には、温度サイクル試験および高温放置試験とが行われることになる。
【００８６】
上述した半導体装置では、バンプの構造として、銀バンプＡＧＢＰが形成されている。銀バンプＡＧＢＰは、スパッタ法によって形成された銀膜ＡＧＳＰをパターニングすることによって形成されている。
【００８７】
これにより、実施の形態１において説明したのと同様に、スズ合金ボールＳＮＢが形成される前に、フラッシュメモリのメモリ保持テストを行うことができる。また、温度サイクル試験および高温放置試験を行う際の熱によって、銀バンプＡＧＢＰとシード層ＳＥＤとの接合部分（接合部分Ａ）と、銀バンプＡＧＢＰとスズ合金ボールＳＮＢとの接合部分（接合部分Ｂ）とが、影響を受けることはほとんどない。さらに、銀バンプＡＧＢＰによって、スズの拡散を効果的に抑制することができる。さらに、下地に与える膜応力の影響も小さい。
【００８８】
なお、各実施の形態では、はんだバンプとして、スズ合金ボールを適用する場合について説明したが、はんだバンプを印刷法によって形成してもよい。
【００８９】
各実施の形態において説明した半導体装置とその製造方法とについては、必要に応じて種々組み合わせることが可能である。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９１】
ＳＤ  半導体装置、ＳＩＯＣ  信号入出力回路、ＰＳＣ  電源回路、ＦＭ  フラッシュメモリ、ＳＭ  ＳＲＡＭ、ＣＯＮ  ＤＡ−ＡＤコンバータ、ＣＰＵ  中央演算処理部、ＭＣ  メモリセル、ＣＧ  コントロールゲート電極、ＭＧ  メモリゲート電極、ＯＮＯ  ＯＮＯ膜、ＳＲ  ソース、ＤＲ  ドレイン、ＳＵＢ  半導体基板、ＩＬＦ  多層配線構造、ＩＦ、ＰＦ  絶縁膜、ＨＰ  開口、ＣＦ  銅配線、ＡＬＰ  アルミニウムパッド、ＩＦ  絶縁膜、ＢＡＬ  バリア層、ＳＥＤ  シード層、ＰＲ１、ＰＲ２  レジストパターン、ＡＧＢＰ  銀バンプ、ＰＲＢ  プローブ針、ＦＬ  フラックス、ＳＮＢ  スズ合金ボール、ＡＧＰＬ、ＡＧＰＥ、ＡＧＳＰ  銀膜。
【図１】
2018190758.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018190758.tif 000009
【図８】
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【図９】
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【図１０】
2018190758.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2018190758.tif 000020
【図１９】
2018190758.tif 000021
【図２０】
2018190758.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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