(57)【要約】【課題】撮像した画像を高速に表示することのできる撮像表示装置を提供する。【解決手段】第１の面に撮像部を有し、第１の面とは逆の第２の面に表示部を有し、撮像部は、第１の面に照射された光を受光する光電変換素子を有し、表示部は、第１の面とは逆の方向に光を放射する発光素子を有する。撮像部の画素と表示部の画素が電気的に接続されており、撮像部で取得した画像信号を表示部に直接入力することができる。したがって、データ変換にともなう遅延時間をなくすことができ、撮像した画像を瞬時に表示することができる。【選択図】図１
2018190975.tif 000002
【特許請求の範囲】
【請求項１】
第１の面に撮像部を有し、
前記第１の面とは逆の第２の面に表示部を有し、
前記撮像部は、前記第１の面に照射された光を受光する光電変換素子を有し、
前記表示部は、前記第１の面とは逆の方向に光を放射する発光素子を有し、
前記光電変換素子は、トランジスタのゲートと電気的に接続され、
前記発光素子は、前記トランジスタのソースまたはドレインの一方と電気的に接続される撮像表示装置。
【請求項２】
請求項１において、
さらにデータ処理部を有し、
前記データ処理部は、被写体の種類を推定するニューラルネットワークを有する撮像表示装置。
【請求項３】
請求項１または２において、
前記データ処理部は前記光電変換素子と前記発光素子との間に設けられている撮像表示装置。
【請求項４】
第１の層と、第２の層と、第３の層と、を有し、
前記第２の層は、前記第１の層と前記第３の層との間に設けられ、
前記第１の層は発光素子を有し、
前記第２の層は第１のトランジスタと、第２のトランジスタと、を有し、
前記第３の層は光電変換素子を有し、
前記発光素子は、前記第１のトランジスタと電気的に接続され、
前記光電変換素子は、前記第２のトランジスタと電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタとは電気的に接続されている撮像表示装置。
【請求項５】
請求項４において、
さらに第４の層を有し、
前記第４の層は、前記第２の層と前記第３の層との間に設けられ、
前記第４の層は第３のトランジスタを有し、
前記第３のトランジスタと、前記第２のトランジスタとは電気的に接続され、
前記第１および第２のトランジスタはチャネル形成領域に金属酸化物を有し、
前記第３のトランジスタはチャネル形成領域にシリコンを有する撮像表示装置。
【請求項６】
請求項５において、
前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像表示装置。
【請求項７】
請求項４乃至６のいずれか一項において、
前記光電変換素子は、セレンまたはセレンを含む化合物を有する撮像表示装置。
【請求項８】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、光電変換素子と、発光素子と、を有する撮像表示装置であって、
前記第１のトランジスタのソースまたはドレインの一方には前記光電変換素子の一方の電極が電気的に接続され、
前記光電変換素子の一方の電極には前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方には前記第３のトランジスタのゲートが電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方には、前記発光素子の一方の電極が電気的に接続されている撮像表示装置。
【請求項９】
請求項８において、
さらに第４のトランジスタを有し、
前記第４のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートと電気的に接続されている撮像表示装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の撮像表示装置と、レンズと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像表示装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
【０００５】
また、撮像装置は表示装置とともに様々な電子機器に組み込まれており、撮像した画像をその場で確認することができる。また、現実に撮像された画像と、サーバ等から取得した文字情報やコンピュータグラフィックス（ＣＧ）などの付加データとを組み合わせて表示する拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ  Ｒｅａｌｉｔｙ）と呼ばれる技術も使用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１１９７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
撮像装置で取得した画像データはアナログデータであるため、デジタルデータに変換されて記録媒体や表示装置に伝送される。そして、表示装置では当該デジタルデータを再びアナログデータに変換して表示素子を駆動させる。そのため、撮像した画像をリアルタイムで表示する場合であっても、表示装置で実際に表示されている画像には、現実との間に遅延が生じている。
【０００８】
また、ＡＲ表示において、付加データの表示にはサーバとの通信時間およびデータ処理時間を要する。したがって、現実との整合性を得るためには、サーバとの通信の高速化の他、サーバ負荷の縮小、高性能なデータ処理装置の適用が有効となる。
【０００９】
また、ディスプレイをシースルー型にすることで、現実はディスプレイを透過する実像とし、付加データのみをディスプレイに表示する方法も提案されている。しかし、視認者の位置とディスプレイの位置関係が必ずしも一定ではないため、現実と付加データの表示の位置調整が必要となる。たとえば、ディスプレイを正面から見た場合には、ある物体と文字等の付加データとが重なるように表示できても、斜めからディスプレイを見た場合は、その重なりにずれが生じてしまう。
【００１０】
したがって、本発明の一態様では、撮像部で取得したアナログデータをデジタルデータに変換せずに表示部に伝送することのできる撮像表示装置を提供することを目的の一つとする。または、ＡＲ表示に使用する付加データを高速に取得することのできる撮像表示装置を提供することを目的の一つとする。または、ＡＲ表示において、現実と付加データの表示の位置調整が不要な撮像表示装置を提供することを目的の一つとする。
【００１１】
または、低消費電力の撮像表示装置を提供することを目的の一つとする。または、ノイズの少ない画像を撮像することができる撮像表示装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像表示装置を提供することを目的の一つとする。または、信頼性の高い撮像表示装置を提供することを目的の一つとする。または、新規な撮像表示装置などを提供することを目的の一つとする。または、上記撮像表示装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の面に撮像部を有し、第１の面とは逆の第２の面に表示部を有する撮像表示装置に関する。
【００１４】
本発明の一態様は、第１の面に撮像部を有し、第１の面とは逆の第２の面に表示部を有し、撮像部は、第１の面に照射された光を受光する光電変換素子を有し、表示部は、第１の面とは逆の方向に光を放射する発光素子を有し、前記光電変換素子は、トランジスタのゲートと電気的に接続され、前記発光素子は、前記トランジスタのソースまたはドレインの一方と電気的に接続される撮像表示装置である。
【００１５】
さらにデータ処理部を有する構成とすることができる。データ処理部は、被写体の種類を推定するニューラルネットワークを有する。また、データ処理部は光電変換素子と発光素子との間に設けることができる。
【００１６】
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、を有し、第２の層は、第１の層と第３の層との間に設けられ、第１の層は発光素子を有し、第２の層は第１のトランジスタと、第２のトランジスタと、を有し、第３の層は光電変換素子を有し、発光素子は、第１のトランジスタと電気的に接続され、光電変換素子は、第２のトランジスタと電気的に接続され、第１のトランジスタと、第２のトランジスタとは電気的に接続されている撮像表示装置である。
【００１７】
さらに第４の層を有し、第４の層は、第２の層と第３の層との間に設けられ、第４の層は第３のトランジスタを有し、第３のトランジスタと、第２のトランジスタとは電気的に接続され、第１および第２のトランジスタはチャネル形成領域に金属酸化物を有し、第３のトランジスタはチャネル形成領域にシリコンを有する構成とすることができる。
【００１８】
金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【００１９】
光電変換素子は、セレンまたはセレンを含む化合物を有することが好ましい。
【００２０】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、光電変換素子と、発光素子と、を有する撮像表示装置であって、第１のトランジスタのソースまたはドレインの一方には光電変換素子の一方の電極が電気的に接続され、光電変換素子の一方の電極には第２のトランジスタのソースまたはドレインの一方が電気的に接続され、第２のトランジスタのソースまたはドレインの他方には第３のトランジスタのゲートが電気的に接続され、第３のトランジスタのソースまたはドレインの一方には、発光素子の一方の電極が電気的に接続されている撮像表示装置である。
【００２１】
さらに第４のトランジスタを有し、第４のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第３のトランジスタのゲートと電気的に接続されている構成とすることができる。
【発明の効果】
【００２２】
本発明の一態様を用いることで、撮像部で取得したアナログデータをデジタルデータに変換せずに表示部に伝送することのできる撮像表示装置を提供することができる。または、ＡＲ表示に使用する付加データを高速に取得することのできる撮像表示装置を提供することができる。または、ＡＲ表示において、現実と付加データの表示の位置調整が不要な撮像表示装置を提供することができる。
【００２３】
または、低消費電力の撮像表示装置を提供することができる。または、ノイズの少ない画像を撮像することができる撮像表示装置を提供することができる。または、高感度の撮像が行える撮像表示装置を提供することができる。または、信頼性の高い撮像表示装置を提供することができる。または、新規な撮像表示装置などを提供することができる。または、上記撮像表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】撮像表示装置を説明する図。
【図２】撮像表示装置のブロック図。
【図３】被写体に関する情報表示の動作を説明するフローチャート。
【図４】撮像表示装置の構成例を説明する図。
【図５】撮像表示装置の構成例を説明する図。
【図６】撮像表示装置が有する要素の電気的な接続を説明する図。
【図７】画素回路とその他の回路の電気的な接続を説明する図。
【図８】画素回路を説明する図およびタイミングチャート。
【図９】画素回路を説明する図およびタイミングチャート。
【図１０】画素回路を説明する図およびタイミングチャート。
【図１１】画素回路を説明する図。
【図１２】画素回路を説明する図。
【図１３】画素回路を説明する図およびタイミングチャート。
【図１４】画素回路を説明する図およびタイミングチャート。
【図１５】表示部に表示される画像の例を説明する図。
【図１６】ニューラルネットワークで被写体のカテゴリーを推定する動作を説明する図。
【図１７】ニューラルネットワークの構成例を示す図。
【図１８】半導体装置の構成例を示す図。
【図１９】記憶回路の構成例を示す図。
【図２０】メモリセルの構成例を示す図。
【図２１】回路の構成例を示す図。
【図２２】半導体装置の動作を説明するタイミングチャート。
【図２３】撮像装置の画素の構成を説明する図。
【図２４】撮像装置の画素の構成を説明する図。
【図２５】撮像装置の画素の構成を説明する図。
【図２６】撮像装置の構成を説明する図。
【図２７】電子機器を説明する図。
【発明を実施するための形態】
【００２５】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像表示装置について、図面を参照して説明する。
【００２７】
本発明の一態様は、撮像部と表示部を有する撮像表示装置である。当該撮像表示装置は、第１面に撮像部を備え、第１面とは逆の第２面に表示部を備える。光を検知する面と光を放出する面が逆向きとなるため、スマートグラス、望遠鏡、双眼鏡、単眼鏡、顕微鏡、暗視スコープなどに適した構成となっている。
【００２８】
当該撮像表示装置では、撮像部と表示部のそれぞれに画素を有し、撮像部の画素と表示部の画素が電気的に接続されている。または、一つの画素に撮像部として機能する部分と表示部として機能する部分を有しているともいえる。当該構成によって、撮像部で取得した画像信号を表示部に直接入力することができる。したがって、データ変換にともなう遅延時間をなくすことができ、撮像した画像を瞬時に表示することができる。
【００２９】
図１は、本発明の一態様の撮像表示装置を説明する図である。撮像表示装置１００は、撮像部（ＩＳ）１０１と、表示部（ＤＩＳ）１０２を有する。撮像部１０１と被写体１０５との間にはレンズ１０３を設けてもよい。また、表示部１０２と視認者１０６との間にはレンズ１０４を設けてもよい。
【００３０】
例えば、レンズ１０３は被写体１０５を撮像部１０１に縮小投影する機能を有する。また、レンズ１０４は表示部１０２上に表示されている画像を視認者１０６に対して拡大投影する機能を有する。なお、図１ではレンズ１０３、１０４をそれぞれ１枚の凸レンズで表してあるが、構成および機能は任意であり、組み合わせレンズなどを用いてもよい。また、表示部１０２と被写体１０５との間に光路を調整するミラーを設けてもよい。
【００３１】
撮像部１０１の画素のそれぞれは、対応する表示部１０２の画素と一対一で電気的に接続されている。したがって、撮像部１０１の画素で画像信号として取得したアナログデータは、デジタルデータに変換されることなく表示部１０２の画素に伝送され、表示が行われる。
【００３２】
したがって、本発明の一態様の撮像表示装置では、現実の表示の遅延を極めて小さくすることができる。
【００３３】
図２に撮像表示装置１００のブロック図の一例を示す。撮像表示装置１００は、撮像部１０１および表示部１０２のほか、データ処理部２００を有する。データ処理部２００は、例えば、演算部（ＣＰＵ）２０１と、画像処理部（ＧＰＵ）２０２と、位置センサ（ＧＰＳ）２０３と、入出力部（Ｉ／Ｏ）２０４と、記憶部（ＭＥＭ）２０５を有する。
【００３４】
撮像部１０１、表示部１０２およびデータ処理部２００の要素は互いに電気的に接続されており、必要に応じて信号およびデータの授受を行うことができる。なお、いずれかの要素が他のいずれかの要素と電気的に接続していない場合もある。また、いずれかの要素の機能を他の要素が有する場合がある。また、一つの要素の機能を複数の要素に分散する場合もある。
【００３５】
撮像部１０１は、画像データを撮像する機能を有し、ＣＭＯＳイメージセンサなどの撮像装置を用いることができる。表示部１０２は、画像データを表示する機能を有する。例えば、有機ＥＬ素子などの発光素子を用いた表示装置を用いることが好ましい。
【００３６】
演算部２０１は、撮像表示装置１００全体の動作に関わる演算を行う機能を有し、例えば中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などを用いることができる。
【００３７】
画像処理部２０２は、画像に関するデータ処理を行う機能を有し、例えば画像処理装置（ＧＰＵ：Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などを用いることができる。また、画像処理部２０２は、画像を解析するためのニューラルネットワーク（ＮＮ）２０７を有することができる。
【００３８】
位置センサ２０３は、撮像表示装置１００の位置を特定する機能を有し、例えば、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）受信機を用いることができる。さらに、ジャイロセンサ、加速度センサ、光センサ、温度センサなどを備えていてもよい。
【００３９】
入出力部２０４は、外部から情報を取得する機能または外部に情報を出力する機能を有する。例えば、入出力部２０４は有線または無線のネットワークと接続することができ、当該ネットワークを介してサーバ（ＳＶ）２０６と情報の入出力を行うことができる。また、入出力部２０４には、取得した画像データと照合するための情報が記憶された媒体が接続されてもよい。
【００４０】
記憶部２０５は、撮像表示装置１００に動作にかかわるプログラムや設定項目を保存する機能を有する。また、撮像部１０１で撮像した画像データを保存する機能を有する。なお、記憶部２０５の一部としても機能する、取り外し可能な記憶媒体（ＭＥＭ）２０８を用いてもよい。
【００４１】
ここで、ニューラルネットワーク２０７では、撮像部１０１で撮像した被写体が建物であるか、植物であるか、人であるかなどのカテゴリーを推定する動作を行う。例えば、被写体に関する情報をＡＲ表示で得たい場合、従来では位置センサ２０３を用いて建物や道路などの情報を得ることはできたが、位置によって特定されない被写体の情報を得ることは困難であった。
【００４２】
被写体の画像情報のみをサーバ２０６に送信して情報を得ようとした場合、サーバ２０６側で被写体が何であるかカテゴリーから解析する必要がある。そのため、サーバ２０６側の負担が大きくなり、検索に時間を要する。また、情報不足のため解析できない場合や、解析のためにさらに情報を要求されることもあり得る。
【００４３】
ニューラルネットワーク２０７でカテゴリーを推定し、画像データに加えてカテゴリーの推定結果も送信することで、サーバ２０６での解析の負担を大幅に削減することができる。また、位置センサ２０３で取得した情報も加えてサーバ２０６に送信してもよい。カテゴリーの確定後にサーバ２０６に情報を送信することで、サーバ２０６から高速に検索結果を得ることができる。
【００４４】
したがって、本発明の一態様の撮像表示装置では、ニューラルネットワークを用いた被写体のカテゴリー推定で、現実との整合性の高いＡＲ表示を行うことができる。
【００４５】
ここで、撮像表示装置１００において、撮像部１０１での撮像動作および表示部１０２での表示動作が繰り返し行われているときに任意のタイミングでＡＲ表示を行う動作の一例を図３に示すフローチャートを用いて説明する。なお、位置センサ２０３での位置情報の取得、その他のセンサを備えている場合における各種環境情報の取得も撮像動作等と同時に行われているものとする。
【００４６】
まず、演算部２０１および画像処理部２０２等で撮像した画像から被写体を抽出し、画像解析を行う。ここでは、画像の中の被写体の数、形状、色などの分類を行う（Ｓ１）。
【００４７】
次に、情報表示を行う被写体を選択する（Ｓ２）。なお、画像中に含まれる全ての被写体が選択されるように予め設定されていてもよい。
【００４８】
次に、選択された被写体について、既に取得している被写体の位置情報等およびＳ１の画像解析で得た情報を用いて、ニューラルネットワーク２０７で被写体のカテゴリーの推定を行う（Ｓ３）。
【００４９】
次に、被写体の画像、Ｓ３のカテゴリー推定に用いた情報、およびカテゴリーの推定結果をサーバ２０６に送信し、サーバ２０６で被写体に関する情報の検索を行う（Ｓ４）。
【００５０】
そして、サーバ２０６から被写体に関する情報を受信し（Ｓ５）、表示部１０２で当該情報をＡＲ表示する（Ｓ６）。
【００５１】
情報表示を行う被写体を変更したい場合は、Ｓ２に戻り、再度被写体を選択する。
【００５２】
次に、図４（Ａ）乃至図７を用いて撮像表示装置１００として適用できる構成例を説明する。図４（Ａ）乃至図７で共通する要素の符号は同じとする。
【００５３】
図４（Ａ）に示す撮像表示装置１１０は、層１１１と、層１１２と、層１１３が順に積層された構成を有する。撮像表示装置１１０では、撮像部１０１の要素を層１１１および層１１２に設けることができる。また、表示部１０２の要素を層１１２および層１１３に設けることができる。
【００５４】
図４（Ｃ）は、撮像表示装置１１０の各層を説明する図である。層１１１は、フォトダイオードが設けられた領域１５３を有する。当該フォトダイオードは、シリコン基板を光電変換層とするｐｎ型フォトダイオードまたはｐｉｎ型フォトダイオードを用いることが好ましい。
【００５５】
層１１２は、シリコン基板に設けられた領域１５１および領域１５２を有する。領域１５１および領域１５２は、シリコンをチャネル形成領域としたトランジスタを有する。なお、領域１５２は複数であり、それぞれに異なる機能の回路を設けることができる。
【００５６】
領域１５１は、撮像部１０１の画素回路（光電変換素子を除く）と、表示部１０２の画素回路（表示素子を除く）が混在した構成を有する。領域１５２には、撮像部１０１の画素回路または表示部１０２の画素回路の駆動回路や読み出し回路などを設けることができる。
【００５７】
層１１３は、表示素子が設けられた領域１５０を有する。当該表示素子には、有機ＥＬ層を有する発光素子を用いることが好ましい。
【００５８】
なお、領域１５３と、領域１５１と、領域１５０とは、ほぼ同じ面積となる。
【００５９】
図６（Ａ）は、撮像表示装置１１０における一つの画素を構成する要素の電気的な接続を例示する図である。領域１５３は、光電変換素子１６１を有する。領域１５１は、トランジスタ１６２ａ、１６２ｂを有する。領域１５０は表示素子１６３を有する。
【００６０】
トランジスタ１６２ａ、１６２ｂは、撮像部１０１および表示部１０２の画素回路１６２の一部の要素である。光電変換素子１６１、トランジスタ１６２ａ、１６２ｂおよび表示素子１６３は、それぞれ領域１５３、領域１５１または領域１５０内においてマトリクス状に配置される。
【００６１】
光電変換素子１６１は、トランジスタ１６２ａ、１６２ｂと重なる領域を有するように配置される。光電変換素子１６１の一方の電極は、トランジスタ１６２ａのソースまたはドレインの一方と電気的に接続される。
【００６２】
トランジスタ１６２ａ、１６２ｂは、表示素子１６３と重なる領域を有するように配置される。トランジスタ１６２ｂのソースまたはドレインの一方は、表示素子１６３の一方の電極と電気的に接続される。
【００６３】
なお、画素回路１６２に相当する回路の詳細は後述するが、トランジスタ１６２ａのソースまたはドレインの他方と、トランジスタ１６２ｂのゲートは電気的に接続される。
【００６４】
また、図７（Ａ）は、撮像表示装置１１０における画素回路１６２と領域１５２に設けられた回路１５２ａ、１５２ｂ、１５２ｃ、１５２ｄの電気的な接続を例示する図である。なお、回路１５２ａ、１５２ｂ、１５２ｃ、１５２ｄは、画素回路１６２を駆動する機能または画素回路１６２から信号を読み出す機能などを有することができる。
【００６５】
回路１５２ａは、撮像部１０１のロードライバとしての機能を有することができる。回路１５２ａは、配線を介して画素回路１６２の要素と電気的に接続される。回路１５２ｂは、撮像部１０１のカラムドライバとしての機能を有することができる。また、回路１５２ｂは、ノイズを除去するためのＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）回路、およびＡ／Ｄコンバータの機能を有していてもよい。回路１５２ｂは、配線を介して画素回路１６２の要素と電気的に接続される。
【００６６】
回路１５２ｃは、表示部１０２のロードライバとしての機能を有することができる。回路１５２ｃは、配線を介して画素回路１６２の要素と電気的に接続される。回路１５２ｄは、表示部１０２のカラムドライバとしての機能を有することができる。回路１５２ｄは、配線を介して画素回路１６２の要素と電気的に接続される。
【００６７】
また、図４（Ｄ）の各層の説明図に示すように、層１１２における領域１５１の相対的な面積を小さくすることで、層１１２における領域１５２の相対的な面積を大きくすることができる。このとき、領域１５２には、上述した駆動回路等を設けるほか、データ処理部２００が有するいずれかの要素または当該要素に含まれる一部の回路を設けてもよい。
【００６８】
また、撮像表示装置１００は、図４（Ｂ）に示す撮像表示装置１２０の構成であってもよい。撮像表示装置１２０は、撮像表示装置１１０と光電変換素子が異なる構成であり、層１１５を有する。
【００６９】
層１１５に設けられる光電変換素子は、セレンまたはセレンの化合物を有することが好ましい。セレン系材料を用いた光電変換素子では、アバランシェ増倍効果を利用することにより、低照度時の光検出感度を高めることができる。また、光電変換層に有機半導体を用いたフォトダイオードであってもよい。
【００７０】
また、撮像表示装置１００は、図５（Ａ）に示す撮像表示装置１３０の構成であってもよい。撮像表示装置１３０は、層１１１と、層１１２と、層１１４と、層１１３が順に積層された構成を有する。
【００７１】
撮像表示装置１３０では、撮像部１０１の要素を層１１１、層１１２および層１１４に設けることができる。また、表示部１０２の要素を層１１２、層１１４および層１１３に設けることができる。
【００７２】
図５（Ｃ）の各層の説明図に示すように、層１１４は領域１５４および領域１５５を有する。領域１５４および領域１５５は、金属酸化物をチャネル形成領域としたトランジスタを有する。なお、領域１５５は複数であり、それぞれに異なる機能の回路を設けることができる。
【００７３】
領域１５４は、撮像部１０１の画素回路の要素（光電変換素子を除く）および表示部１０２の画素回路の要素（表示素子を除く）が混在した構成を有する。領域１５５には、撮像部１０１の画素回路または表示部１０２の画素回路の駆動回路等を設けることができる。
【００７４】
図６（Ｂ）は、撮像表示装置１３０における一つの画素を構成する要素の電気的な接続の一例を説明する図である。領域１５３は、光電変換素子１６１を有する。領域１５１は、トランジスタ１６５ａ、１６５ｂ、および接続部１６６を有する。領域１５４は、トランジスタ１６７ａ、１６７ｂを有する。領域１５０は、表示素子１６３を有する。
【００７５】
トランジスタ１６５ａ、１６５ｂ、１６７ａ、１６７ｂは、撮像部１０１および表示部１０２の画素回路１６７の一部の要素である。接続部１６６はシリコン基板に形成したスルーホール等とすることができる。
【００７６】
光電変換素子１６１、トランジスタ１６５ａ、１６５ｂ、トランジスタ１６７ａ、１６７ｂおよび表示素子１６３は、それぞれ領域１５３、領域１５１、領域１５４または領域１５０内において、マトリクス状に配置される。
【００７７】
光電変換素子１６１はトランジスタ１６５ａ、１６５ｂと重なる領域を有するように配置される。光電変換素子１６１の一方の電極はトランジスタ１６７ａのソースまたはドレインの一方と接続部１６６を介して電気的に接続される。
【００７８】
トランジスタ１６５ａ、１６５ｂのいずれかは、トランジスタ１６７ａ、１６７ｂのいずれかと重なる領域を有するように配置される。トランジスタ１６５ａのゲートは、トランジスタ１６７ａのソースまたはドレインの他方と電気的に接続される。
【００７９】
トランジスタ１６７ａ、１６７ｂは、表示素子１６３と重なる領域を有するように配置される。トランジスタ１６７ｂのソースまたはドレインの一方は、表示素子１６３の一方の電極と電気的に接続される。
【００８０】
画素回路１６７に相当する回路の詳細は後述するが、トランジスタ１６７ａのソースまたはドレインの他方と、トランジスタ１６７ｂのゲートは電気的に接続される。
【００８１】
また、図７（Ｂ）は、撮像表示装置１３０における画素回路１６７と、領域１５５に設けられた回路１５５ａ、１５５ｂと、回路１５２ｅ、１５２ｆ、１５２ｇ、１５２ｈとの電気的な接続を例示する図である。なお、回路１５５ａ、１５５ｂ、１５２ｅ、１５２ｆ、１５２ｇ、１５２ｈは、画素回路１６７を駆動する機能または画素回路１６７から信号を読み出す機能などを有することができる。
【００８２】
層１１４に設けられた回路１５５ａ、１５５ｂは、表示部１０２のロードライバとしての機能を有することができる。回路１５５ａ、１５５ｂは、配線を介して層１１４に設けられた画素回路１６７の要素と電気的に接続することができる。
【００８３】
層１１２に設けられた回路１５２ｈは、表示部１０２のカラムドライバとしての機能を有することができる。回路１５２ｈは、配線を介して層１１４に設けられた画素回路１６７の要素と電気的に接続することができる。
【００８４】
層１１２に設けられた回路１５２ｅ、１５２ｇは、撮像部１０１のロードライバとしての機能を有することができる。回路１５２ｅは、配線を介して層１１２に設けられた画素回路１６７の要素と電気的に接続することができる。回路１５２ｇは、配線を介して層１１４に設けられた画素回路１６７の要素と電気的に接続することができる。
【００８５】
層１１２に設けられた回路１５２ｆは、撮像部１０１のカラムドライバとしての機能を有することができる。また、回路１５２ｆは、ノイズを除去するためのＣＤＳ回路およびＡ／Ｄコンバータの機能を有していてもよい。回路１５２ｆは、配線を介して層１１２に設けられた画素回路１６７の要素と電気的に接続される。
【００８６】
また、図５（Ｄ）の各層の説明図に示すように、層１１４における領域１５４の相対的な面積を小さくすることで、層１１４における領域１５５の相対的な面積を大きくすることができる。このとき、領域１５５には、上述した駆動回路を設けるほか、データ処理部２００が有するいずれかの要素または当該要素に含まれる一部の回路を設けてもよい。
【００８７】
また、撮像表示装置１００は、図５（Ｂ）に示す撮像表示装置１４０の構成であってもよい。撮像表示装置１４０は、撮像表示装置１３０と光電変換素子が異なる構成であり、セレンまたはセレンの化合物を有する光電変換素子が設けられた層１１５を有する。
【００８８】
なお、上記では撮像部１０１および表示部１０２と電気的に接続される回路を領域１５２または領域１５５に設ける形態を説明したが、当該回路は外付けのＩＣチップ内に設けられていてもよい。
【００８９】
上述した画素回路１６２または画素回路１６７として用いることができる画素回路の構成例を図８（Ａ）乃至図１４（Ｂ）を用いて説明する。なお、図８（Ａ）乃至図１４（Ｂ）において、共通した機能を有するトランジスタなどの要素の符号は同じとする。なお、厳密には分離できないが、主に表示部１０２の画素として動作する部分を回路部１０２ａとする。
【００９０】
図８（Ａ）に示す画素回路１７１は、本発明の一態様の基本的な構成の一つである。画素回路１７１は、電荷検出部ＮＤの電位を光電変換素子で確定させ、電荷検出部ＮＤの電位に応じて表示素子を発光させる機能を有する。したがって、データ変換などのステップを経ることなく撮像から表示までの動作を高速に行うことができる。
【００９１】
画素回路１７１は、光電変換素子１０と、トランジスタ５１と、トランジスタ５２と、トランジスタ５３と、表示素子１１と、容量素子６０と、を有する。
【００９２】
なお、光電変換素子１０は、図６（Ａ）、（Ｂ）に示す光電変換素子１６１に相当する。トランジスタ５２は、図６（Ａ）、（Ｂ）に示すトランジスタ１６２ａまたはトランジスタ１６７ａに相当する。トランジスタ５３は、図６（Ａ）、（Ｂ）に示すトランジスタ１６２ｂまたはトランジスタ１６７ｂに相当する。表示素子１１は、図６（Ａ）、（Ｂ）に示す表示素子１６３に相当する。
【００９３】
トランジスタ５１のソースまたはドレインの一方は、光電変換素子１０の一方の電極（アノード）と電気的に接続される。光電変換素子１０の一方の電極は、トランジスタ５２のソースまたはドレインの一方と電気的に接続される。トランジスタ５２のソースまたはドレインの他方は、トランジスタ５３のゲートと電気的に接続される。トランジスタ５３のソースまたはドレインの一方は、表示素子１１の一方の電極（アノード）と電気的に接続される。トランジスタ５３のゲートは、容量素子６０の一方の電極と電気的に接続される。なお、容量素子６０を設けない構成とすることもできる。
【００９４】
光電変換素子１０の他方の電極（カソード）は、配線７２と電気的に接続される。トランジスタ５１のゲートは、配線７６と電気的に接続される。トランジスタ５２のゲートは、配線７５と電気的に接続される。トランジスタ５１のソースまたはドレインの他方は、配線７３と電気的に接続される。トランジスタ５３のソースまたはドレインの他方は、配線７４と電気的に接続される。表示素子１１の他方の電極（カソード）は配線８６と電気的に接続される。容量素子６０の他方の電極は、配線７７と電気的に接続される。
【００９５】
配線７２、７３、７４、７７、８６は、電源線としての機能を有することができる。例えば、配線７３、７７、８６は低電位電源線、配線７４は高電位電源線として機能させることができる。配線７５、７６は、各トランジスタのオンオフを制御する信号線として機能させることができる。
【００９６】
光電変換素子１０には、低照度時の光検出感度を高めるためアバランシェ増倍効果を生じる光電変換素子を用いてもよい。アバランシェ増倍効果を生じさせるためには、比較的高い電位ＨＶＤＤ（例えば１０Ｖ以上であって、ＶＤＤより高い電位）が必要となる。したがって、配線７２は、電位ＨＶＤＤを供給することのできる電源と電気的に接続されることが好ましい。なお、光電変換素子１０は、アバランシェ増倍効果が生じない電位を印加して使用することもできる。また、光電変換素子１０として、アバランシェ増倍効果が生じない素子を用いることもできる。
【００９７】
トランジスタ５１は、電荷検出部ＮＤの電位を初期化する機能を有することができる。トランジスタ５２は、電荷検出部ＮＤを制御する機能を有することができる。トランジスタ５３は、電荷検出部ＮＤの電位に応じて表示素子１１に流れる電流を制御する機能を有することができる。
【００９８】
なお、図８（Ｂ）に示す画素回路１７２のように、トランジスタ５３のゲートにトランジスタ５４のソースまたはドレインの一方を電気的に接続し、ソースまたはドレインの他方に容量素子６０の一方の電極を電気的に接続した構成としてもよい。このとき、トランジスタ５４のゲートには信号線として機能することができる配線８７が電気的に接続される。
【００９９】
画素回路１７２の構成とすることで、電荷検出部ＮＤの容量値を可変とすることができる。したがって、低照度環境下ではトランジスタ５４をオフとすることで、高感度の撮像を行うことができる。また、高照度環境下ではトランジスタ５４をオンとすることで、低感度の撮像を行うことができる。
【０１００】
なお、画素回路１７１、１７２では、配線７４に供給する電位を可変とすることでも感度を調整した撮像を行うことができる。特に、配線７４に供給する電位を高めることで、表示素子１１の輝度を高めることができるため、暗視スコープなどの用途に適する。
【０１０１】
光電変換素子１０に高電圧を印加する場合では、光電変換素子１０と接続されるトランジスタには高耐圧のトランジスタを用いる必要がある。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ５１およびトランジスタ５２にＯＳトランジスタを適用することが好ましい。
【０１０２】
また、トランジスタ５１およびトランジスタ５２の低いオフ電流特性によって、電荷検出部ＮＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
【０１０３】
したがって、光電変換素子１０に高電圧を印加する場合では、撮像表示装置１３０または撮像表示装置１４０の構成を用いることが好ましい。なお、撮像表示装置１３０または撮像表示装置１４０に画素回路１７１、１７２を適用する場合は、トランジスタ１６５ａ、１６５ｂは不要となる。
【０１０４】
また、光電変換素子１０に高電圧を印加しないで使用する場合は、トランジスタ５１およびトランジスタ５２にシリコンを活性層または活性領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。したがって、撮像表示装置１１０または撮像表示装置１２０の構成を用いることもできる。
【０１０５】
表示素子１１としては、発光素子を用いることが好ましい。発光素子としては、有機物の発光層を含む有機ＥＬ素子（ＯＬＥＤ）などを用いることができる。有機ＥＬ素子はダイオード特性を示し、順方向バイアスを印加することで電流を流すことができる。また、当該電流をトランジスタで調整することによって輝度を変化させることができる。
【０１０６】
次に、図８（Ｃ）のタイミングチャートを用いて、画素回路１７１、１７２の基本動作を説明する。なお、以下に説明する一例の動作において、配線７５、７６には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの電位が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。
【０１０７】
時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷検出部ＮＤの電位をリセット電位（ＧＮＤ）に設定する（リセット動作）。このとき、トランジスタ５３は非導通であるため、表示素子１１は発光しない。
【０１０８】
時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｈ”とすることで、電荷検出部ＮＤの電位が変化し始める（蓄積動作）。電荷検出部ＮＤの電位は、光電変換素子１０に入射した光の強度に応じてＧＮＤから最大でＶＤＤまで変化する。
【０１０９】
時刻Ｔ３に配線７５を”Ｌ”とし、電荷検出部ＮＤの電位を確定させる。このとき、電荷検出部ＮＤの電位がトランジスタ５３のしきい値電圧より大きければトランジスタ５３は導通し、電流値に応じて表示素子１１は発光する（表示動作）。
【０１１０】
その後、一定期間表示を継続し、時刻Ｔ４で再度リセット動作を行う。上記動作を繰り返すことで、撮像および表示の動作を高速に行うことができる。また、リセット動作時に適度に黒表示が挿入されるため、動画像の残像などを低減することができる。
【０１１１】
なお、画素回路１７１、１７２を用いる場合は、上述したように簡単な制御で撮像および表示が行えるため、シフトレジスタのような画素の選択回路なども不要であり、全ての画素で同時にリセット動作、蓄積動作、表示動作を行うことができる。
【０１１２】
また、本発明の一態様は、図９（Ａ）に示す画素回路１７３の構成であってもよい。画素回路１７３は撮像データを画素の外部に出力することができる点が画素回路１７１と異なる。
【０１１３】
画素回路１７３は、画素回路１７１の構成と、トランジスタ５５と、トランジスタ５６と、を有する。トランジスタ５５のゲートは、トランジスタ５２のソースまたはドレインの他方と電気的に接続される。トランジスタ５５のソースまたはドレインの一方は、トランジスタ５６のソースまたはドレインの一方と電気的に接続される。
【０１１４】
なお、トランジスタ５５は、図６（Ｂ）に示すトランジスタ１６５ａに相当する。トランジスタ５３は、図６（Ｂ）に示すトランジスタ１６５ｂに相当する。なお、トランジスタ５５、５６を撮像表示装置１１０、１２０の領域１５１に設けることもできる。
【０１１５】
トランジスタ５５のソースまたはドレインの他方は、配線７９に電気的に接続される。トランジスタ５６のソースまたはドレインの他方は、配線７１に電気的に接続される。トランジスタ５６のゲートは配線７８に電気的に接続される。
【０１１６】
配線７９は、電源線としての機能を有することができる。例えば、配線７９は高電位電源線として機能させることができる。配線７１は、画素から信号を出力する出力線としての機能を有することができる。配線７８は、トランジスタのオンオフを制御する信号線として機能させることができる。
【０１１７】
トランジスタ５５は、電荷検出部ＮＤの電位に応じた信号を出力する機能を有することができる。トランジスタ５６は、信号を読み出す画素を選択する機能を有することができる。
【０１１８】
トランジスタ５５は増幅特性が優れていることが望まれるため、オン電流が高いトランジスタであることが好ましい。したがって、トランジスタ５５，５６には、Ｓｉトランジスタを適用することが好ましい。もちろん、トランジスタ５５，５６にＯＳトランジスタを適用してもよい。
【０１１９】
次に、図９（Ｂ）のタイミングチャートを用いて、画素回路１７３の基本動作を説明する。なお、以下に説明する一例の動作において、配線７５、７６、７８には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４，７９には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの電位が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。
【０１２０】
時刻Ｔ１乃至Ｔ３の動作は、図８（Ｂ）の説明を参照することができる。
【０１２１】
時刻Ｔ４に配線７８を”Ｈ”とすることでトランジスタ５６を導通させ、電荷検出部ＮＤの電位に応じた画像信号を配線７１に出力する。
【０１２２】
その後、時刻Ｔ５で再度リセット動作を行う。上記動作を繰り返すことで、撮像および表示の動作を高速に行うことができ、かつ画像データを外部に出力することができる。
【０１２３】
なお、画素回路１７３を用いる場合は、撮像用に画素を選択するロードライバ、およびカラムドライバが必要となる。当該ロードライバおよびカラムドライバは、領域１５２などに設けることができる。
【０１２４】
また、本発明の一態様は、図１０（Ａ）に示す画素回路１７４の構成であってもよい。画素回路１７４は、撮像した画像とは異なる任意の画像を重ねて表示できる点が画素回路１７３と異なる。
【０１２５】
画素回路１７４は、画素回路１７３の構成と、トランジスタ５７と、トランジスタ５８と、表示素子１２と、を有する。
【０１２６】
トランジスタ５７のソースまたはドレインの一方は、表示素子１２の一方の電極と電気的に接続される。トランジスタ５７のゲートは、トランジスタ５８のソースまたはドレインの一方と電気的に接続される。トランジスタ５７のソースまたはドレインの他方は、配線７４と電気的に接続される。表示素子１２の他方の電極は、配線８６と電気的に接続される。トランジスタ５８のソースまたはドレインの他方は、配線８１と電気的に接続される。トランジスタ５８のゲートは、配線８０と電気的に接続される。
【０１２７】
なお、トランジスタ５７、５８は、撮像表示装置１１０、１２０の領域１５１または撮像表示装置１３０、１４０の領域１５４に設けることができる。表示素子１２には表示素子１１と同様の素子を用いることができ、領域１５０に設けることができる。
【０１２８】
配線８０、８１は、信号線としての機能を有することができる。例えば、配線８０はトランジスタ５８のオンオフを制御する信号線として機能させることができる。配線８１は、画像信号を供給する信号線として機能させることができる。
【０１２９】
トランジスタ５７は、配線８１から供給される電位に応じて表示素子１２に流れる電流を制御する機能を有することができる。トランジスタ５８は、任意の表示を行う画素を選択する機能を有することができる。
【０１３０】
画素回路１７４を用いた撮像表示装置は、トランジスタ５７、５８および表示素子１２を用いて、任意の画像を表示することができるため、現実と情報を重ねて表示するＡＲ表示を行うことができる。
【０１３１】
次に、図１０（Ｂ）のタイミングチャートを用いて、画素回路１７３の基本動作を説明する。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４，７９には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。
【０１３２】
時刻Ｔ１の動作は、図８（Ｂ）の説明を参照することができる。
【０１３３】
時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｈ”、配線８０を”Ｈ”とすると、電荷検出部ＮＤの電位が変化し始める（蓄積動作）。電荷検出部ＮＤの電位は、光電変換素子１０に入射した光の強度に応じてＧＮＤから最大でＶＤＤまで変化する。また、トランジスタ５７のゲートには配線８１から供給される画像信号の書き込みが行われる。
【０１３４】
時刻Ｔ３に配線７５を”Ｌ”、配線８０を”Ｌ”とし、電荷検出部ＮＤの電位を確定させる。このとき、電荷検出部ＮＤの電位がトランジスタ５３のしきい値電圧より大きければトランジスタ５３は導通し、電流値に応じて表示素子１１は発光する。また、トランジスタ５７のゲートの電位がトランジスタ５７のしきい値電圧より大きければトランジスタ５７は導通し、電流値に応じて表示素子１２は発光する（表示動作）。
【０１３５】
時刻Ｔ４以降の動作は、図９（Ｂ）の説明を参照することができる。
【０１３６】
なお、画素回路１７４を用いる場合は、撮像用および表示用に画素を選択するロードライバ、およびカラムドライバが必要となる。当該ロードライバおよびカラムドライバは、領域１５２、１５５などに設けることができる。
【０１３７】
また、本発明の一態様は、図１１（Ａ）に示す画素回路１７５の構成であってもよい。画素回路１７５は、画素回路１７４から表示素子１２を省いた構成であり、トランジスタ５７のソースまたはドレインの他方を表示素子１１の一方の電極と電気的に接続している。
【０１３８】
図１０（Ａ）に示す構成では、表示素子１１と表示素子１２のいずれか発光強度が高いほうが優位となって表示に現れる。したがって、表示素子１２で任意の画像を表示するには、表示素子１１での表示を上書きするように発光強度を高めなければならない。図１１（Ａ）の構成であっても、配線８１から表示素子１１の元の表示を上書きするように信号を入力することができるため、表示素子１２を省くことができる。
【０１３９】
また、本発明の一態様は、図１１（Ｂ）に示す画素回路１７６の構成であってもよい。画素回路１７６は、図１１（Ａ）に示す構成と、トランジスタ５９と、トランジスタ６３と、を有する。
【０１４０】
トランジスタ５９のソースまたはドレインの一方は、トランジスタ５２のソースまたはドレインの他方と電気的に接続される。トランジスタ５９のソースまたはドレインの他方は、トランジスタ５３のゲートに電気的に接続される。トランジスタ５９のゲートは、トランジスタ６３のソースまたはドレインの一方と電気的に接続される。トランジスタ６３のゲートは、配線８５と電気的に接続される。トランジスタ６３のソースまたはドレインの他方は、配線８２と電気的に接続される。
【０１４１】
配線８２は、トランジスタ５９のオンオフを制御する信号線として機能させることができる。配線８５は、画素を選択する信号線として機能させることができる。なお、トランジスタ６３を設けずに、トランジスタ５９のゲートと配線８２を電気的に接続する構成とすることもできる。
【０１４２】
トランジスタ５９を非導通とすることで、撮像と同時の画像表示を停止することができる。全ての画素でトランジスタ５９を非導通とすれば、表示部１０２全体で配線８１から供給される任意の画像データの表示を行うことができる。また、配線７１を介して外部に取り出して加工したデータを配線８１から供給して表示することもできる。例えば、撮像した画像の拡大表示や加工した表示などを行うことができる。
【０１４３】
また、画素を選択してトランジスタ５９を非導通とすれば、選択した画素では撮像と同時の画像表示を停止することができる。また、リセット期間にトランジスタ５９を非導通とすれば、トランジスタ５３は非導通となり黒表示とすることができる。当該黒表示とした画素を背景として、配線８１から供給される任意の画像データの表示を行うことで、鮮明なＡＲ表示を行うことができる。
【０１４４】
なお、トランジスタ５３のゲートにスイッチ（トランジスタ等）を介して低電位電源線を電気的に接続すれば、リセット期間に限らず任意のタイミングでトランジスタ５３を非導通にすることができ、黒表示とすることができる。
【０１４５】
また、本発明の一態様は、図１２（Ａ）に示す画素回路１７７の構成であってもよい。画素回路１７７は、各トランジスタにバックゲートを設けた構成である。バックゲートに定電圧を印加することで、各トランジスタのしきい値電圧を調整することができる。また、フロントのゲートと同じ電位を印加して、オン電流およびオフ電流を制御してもよい。なお、図１２（Ａ）では、全てのトランジスタにバックゲートを設ける構成を示しているが、バックゲートを設けないトランジスタを有していてもよい。
【０１４６】
また、本発明の一態様は、図１２（Ｂ）に示す画素回路１７８の構成であってもよい。画素回路１７８は、電荷検出部ＮＤを高電位にリセットして動作させることのできる構成の一例である。
【０１４７】
画素回路１７８では光電変換素子１０の接続の向きが逆となり、トランジスタ５３がｐ−ｃｈ型となる点が前述した画素回路と異なる。このとき、トランジスタ５３は、Ｓｉトランジスタとすることが好ましい。また、画素回路１７８の動作では、配線７２を低電位、配線７３を高電位とする。
【０１４８】
画素回路１７８では、電荷検出部ＮＤの電位が光の強度が高いときは相対的に低くなり、光の強度が低いときは相対的に高くなる。したがって、トランジスタ５３をｐ−ｃｈ型とし、電荷検出部ＮＤの電位が低いときに表示素子１１の発光が明るくなるように動作させる。
【０１４９】
また、本発明の一態様は、図１３（Ａ）に示す画素回路１７９の構成であってもよい。画素回路１７９も電荷検出部ＮＤを高電位にリセットして動作させることができる。
【０１５０】
画素回路１７９は、画素回路１７５の構成に加えて、トランジスタ６２および容量素子６４を有する。トランジスタ６２のソースまたはドレインの一方は、トランジスタ５５のゲートと電気的に接続される。容量素子６４の一方の電極は、トランジスタ５２のソースまたはドレインの他方と電気的に接続される。容量素子６４の他方の電極は、トランジスタ５５のゲートと電気的に接続される。また、画素回路１７５とは光電変換素子１０の接続の向きが逆となる。
【０１５１】
トランジスタ６２のソースまたはドレインの他方は配線８５と電気的に接続され、ゲートは配線８４と電気的に接続される。配線８５は電源線としての機能を有することができ、高電位を供給することができる。配線８４はトランジスタ６２のオンオフを制御する信号線としての機能を有することができる。
【０１５２】
なお、光電変換素子１０の一方の電極とトランジスタ５２のソースまたはドレインの一方とを接続する配線を電荷蓄積部ＲＤ１とする。また、トランジスタ５２のソースまたはドレインの他方と容量素子６４とを接続する配線を電荷蓄積部ＲＤ２とする。
【０１５３】
次に、図１３（Ｂ）のタイミングチャートを用いて、画素回路１７９の基本動作を説明する。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０、８４には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７７、８５には、ＧＮＤの電位が供給されるものとする。配線７３、７４、７９には、ＶＤＤの電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。
【０１５４】
時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部ＲＤ１、ＲＤ２の電位を第１のリセット電位（ＶＤＤ）に設定する。このとき、容量素子６４による容量結合により電荷検出部ＮＤの電位は上昇するため、トランジスタ５３は導通状態となる場合があり、表示素子１１は発光することがある。
【０１５５】
時刻Ｔ２に配線７５を”Ｌ”とし、時刻Ｔ３に配線７６を”Ｌ”とすることで、電荷蓄積部ＲＤ１の電位が変化し始める。電荷蓄積部ＲＤ１の電位は、光電変換素子１０に入射した光の強度に応じてＶＤＤから最小でＧＮＤまで変化する。
【０１５６】
時刻Ｔ４に配線７５を”Ｈ”、配線８４を”Ｈ”とすると、電荷蓄積部ＲＤ２の電位は、電荷蓄積部ＲＤ１の電位と同じになる。また、電荷検出部ＮＤの電位は第２のリセット電位に設定される。
【０１５７】
時刻Ｔ５に配線８４を”Ｌ”とすると、容量素子６４による容量結合により電荷検出部ＮＤの電位は低下する。
【０１５８】
時刻Ｔ６に配線７６を”Ｈ”とすると、電荷蓄積部ＲＤ１の電位は第１のリセット電位（ＶＤＤ）となる。換言すると、電荷蓄積部ＲＤ１、ＲＤ２の電位は、露光期間（時刻Ｔ３から時刻Ｔ６までの間）に低下した分だけ上昇する。このとき、電荷検出部ＮＤの電位は、容量素子６４による容量結合により電荷蓄積部ＲＤ１、ＲＤ２の電位の上昇に対応して上昇する。つまり、電荷検出部ＮＤは、露光期間を反映した電位となり、当該電位に応じて表示素子１１は発光する。
【０１５９】
この動作では、光の強度が高いほど電荷蓄積部ＲＤ１、ＲＤ２の電位は露光期間に小さくなるため、第１のリセット電位との差が大きくなる。そのため、電荷検出部ＮＤの電位は、光の強度が高いときは相対的に高く、光の強度が低いときは相対的に低くなる。
【０１６０】
したがって、トランジスタ５３がｎ−ｃｈ型であっても、画素回路１７９は電荷検出部ＮＤの電位が高いときに表示素子１１の発光が明るくなるように動作させることができる。
【０１６１】
なお、Ｔ６はＴ１に対応し、上記動作を繰り返すことで撮像および表示の動作を高速に行うことができる。
【０１６２】
また、本発明の一態様は、図１４（Ａ）に示す画素回路１８０の構成であってもよい。画素回路１８０は、トランジスタ等の回路を構成する要素のノイズを相殺する相関二重サンプリングを行うための画素回路の例である。なお、相関二重サンプリングを行うＣＤＳ回路は、配線７１と電気的に接続して設けられる。相関二重サンプリングは、配線７１に取り出された画像信号からリセット時の信号を減算することで行われる。
【０１６３】
画素回路１８０は、画素回路１７９の容量素子６４がトランジスタ６１に置き換わった構成である。また、画素回路１７９とは光電変換素子の接続の向きが逆となる。トランジスタ６１のソースまたはドレインの一方は、トランジスタ５２のソースまたはドレインの他方と電気的に接続される。トランジスタ６１のソースまたはドレインの他方は、トランジスタ５５のゲートと電気的に接続される。
【０１６４】
トランジスタ６１のゲートは、配線８３と電気的に接続される。配線８３はトランジスタ６１のオンオフを制御する信号線としての機能を有することができる。
【０１６５】
なお、トランジスタ５２のソースまたはドレインの他方とトランジスタ６１のソースまたはドレインの一方とを接続する配線を電荷蓄積部ＲＤとする。
【０１６６】
次に、図１４（Ｂ）のタイミングチャートを用いて、画素回路１８０の基本動作を説明する。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０、８４には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４、７９には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８５には、ＧＮＤの電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。
【０１６７】
時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部ＲＤの電位をリセット電位（ＧＮＤ）に設定する（リセット動作）。
【０１６８】
時刻Ｔ２に配線７６を”Ｌ”とすることで、電荷蓄積部ＲＤの電位が変化し始める（蓄積動作）。電荷蓄積部ＲＤの電位は、光電変換素子１０に入射した光の強度に応じてＧＮＤから最大でＶＤＤまで変化する。
【０１６９】
時刻Ｔ３に配線７５を”Ｌ”とすると、電荷蓄積部ＲＤの電位は確定する。
【０１７０】
時刻Ｔ４に配線７８を”Ｈ”、配線８４を”Ｈ”とすると、電荷検出部ＮＤの電位はリセット電位（ＧＮＤ）となり、配線７１にはトランジスタ等のノイズ信号が含まれたリセット電位（ＧＮＤ）が読み出される。このとき、当該リセット電位（ＧＮＤ）はＣＤＳ回路に格納される。また、時刻Ｔ４において、表示素子１１は発光しない。
【０１７１】
時刻Ｔ５に配線８４を”Ｌ”とし、時刻Ｔ６に配線８３を”Ｈ”とすると、電荷検出部ＮＤの電位は電荷蓄積部ＲＤの電位となり、配線７１にはトランジスタ等のノイズ信号が含まれた画像信号電位が読み出される。また、時刻Ｔ５において、表示素子１１は電荷検出部ＮＤの電位に応じて発光する。
【０１７２】
ＣＤＳ回路では、トランジスタ等のノイズ信号が含まれた画像信号電位から先に格納したトランジスタ等のノイズ信号が含まれたリセット電位（ＧＮＤ）を減算する動作が行われ、正味の画像信号が取り出される。
【０１７３】
時刻Ｔ７に配線８３を”Ｌ”とし、時刻Ｔ８に配線７８を”Ｌ”とすることで、ノイズを除去した画像データの取り出しが完了する。また、時刻Ｔ８は時刻Ｔ１に相当し、上記動作を繰り返すことで、撮像および表示の高速動作、およびノイズを除去した画像データの取り出しを行うことができる。
【０１７４】
なお、本発明の一態様として上記に示した画素回路１７１乃至１８０の構成は、任意に組み合わせることができる。
【０１７５】
図１５（Ａ）、（Ｂ）、（Ｃ）は、表示部１０２に表示される画像の例を説明する図である。例えば、図１５（Ａ）に示すような、丘に咲く花や空に浮かぶ飛行船を被写体として撮像したとする。
【０１７６】
図１５（Ｂ）は、時刻およびＡＲ表示で被写体の情報を付加した例である。前述したように、表示部で情報を付加して表示するには、背景の画像を上書きするような動作を行う。背景の画像が暗色の場合には、明色で情報を表示すれば視認性は良好であるが、背景が明色である場合には、情報表示の輝度を高くしても視認性を高めることが困難となる。
【０１７７】
このような場合には、背景色の補色を用いて情報を表示することが好ましい。例えば、「Ａｉｒｓｈｉｐ」や「Ｓｕｎｆｌｏｗｅｒ」の文字は、空の青に対する補色またはそれに近いオレンジや黄色で表示することが好ましい。また、時刻の数字は、丘の緑に対する補色またはそれに近い赤や紫で表示することが好ましい。
【０１７８】
また、画素回路１７６に示した構成を用いれば、選択した画素で撮像と同時の画像表示を停止することができる。したがって、図１５（Ｃ）に示すように、文字などの情報を表示する領域の背景の撮像画像を非表示（黒表示）とし、情報を明色で表示することで視認性を高めることができる。
【０１７９】
また、本発明の一態様の撮像表示装置では、シースルー型のディスプレイとは異なり、撮像した画像にＡＲ表示を付加できることから、視認者の位置に対してＡＲ表示の位置調整を行う必要はない。
【０１８０】
図１５（Ａ）に示すような被写体の情報をサーバから得る場合において、未知の被写体では、被写体の画像および周囲の情報をサーバにアップロードし、形状、色、場所、時刻などの情報と膨大なデータベースとの照合などを行って検索結果を得なければならない。したがって、サーバから情報を得る場合は、前述したように被写体のカテゴリーを絞り込んでからサーバでの検索を行うことが好ましい。
【０１８１】
このようなカテゴリーの絞り込みには、ニューラルネットワークを用いて推定を行うことが好ましい。
【０１８２】
図１６は、ニューラルネットワークで被写体のカテゴリーを推定する動作を説明する図である。入力データＥ１乃至Ｅｉ（ｉは自然数）は、被写体の画像Ｐから抽出した形、色、大きさなどの特徴の他、位置、時刻など撮像表示装置で取得できる情報に対応する。
【０１８３】
入力データＥ１乃至Ｅｉは、入力層５０１のノードＦ１乃至Ｆｉにそれぞれ入力され、重みづけされた情報が中間層５０２の第１の層Ｇ１に入力される。ここで、中間層５０２は、Ｇ１乃至Ｇｊ（ｊは自然数）までの任意の層数を有する。また、中間層５０２の各層は、任意のノード数を有する。そして、中間層５０２の最終層Ｇｊから出力された情報が出力層５０３に入力される。出力層５０３は、被写体のカテゴリーの推定結果であるＨ１乃至Ｈｋ（ｋは自然数）のいずれか、または確率の高いカテゴリー推定結果のいくつかを出力する。
【０１８４】
カテゴリーの推定結果であるＨ１乃至Ｈｋは、被写体が自然物、人工物または生物であるかなどの大まかなカテゴリーから、被写体が特定される程度の詳細なカテゴリーまでの、どのレベルであってもよい。
【０１８５】
そして、被写体の画像Ｐ、入力データＥ１乃至Ｅｉおよびカテゴリーの推定結果をサーバ５０５に送信し、被写体の情報を検索する。推定結果が詳細であるほどサーバ５０５での検索に要するデータベースを絞り込めるため、検索時間を短くすることができる。
【０１８６】
ただし、撮像表示装置ではニューラルネットワークのチップ面積や処理速度に制限があるため、カテゴリーの推定は必要最小限とし、サーバ５０５と連携して利用することが好ましい。例えば、サーバ５０５が有するデータベースに情報がある前提において、被写体が建物であるならば、カテゴリーが建物であるという推定結果と、画像と、位置情報があれば十分に精度の高い情報を高速に得ることができる。また、被写体が人であるならば、カテゴリーが人（性別、身長、年齢などの情報を含む）であるという推定結果と、画像（顔を含むことが好ましい）があれば個人を高速に特定することも可能である。
【０１８７】
次に、本発明の一態様に用いることのできるニューラルネットワークの構成例について、図１７（Ａ）乃至（Ｃ）を用いて詳細を説明する。ニューラルネットワークＮＮは、ニューロン回路と、ニューロン回路間に設けられたシナプス回路によって構成される。
【０１８８】
図１７（Ａ）は、ニューラルネットワークＮＮを構成するニューロン回路ＮＣとシナプス回路ＳＣの構成例である。シナプス回路ＳＣには、入力データｘ１乃至ｘＬ（Ｌは自然数）が入力される。また、シナプス回路ＳＣは、重み係数ｗｋ（ｋは１以上Ｌ以下の整数）を記憶する機能を有する。重み係数ｗｋは、ニューロン回路ＮＣ間の結合の強さに対応する。
【０１８９】
シナプス回路ＳＣに入力データｘ１乃至ｘＬが入力されると、ニューロン回路ＮＣには、シナプス回路ＳＣに入力された入力データｘｋと、シナプス回路ＳＣに記憶された重み係数ｗｋとの積（ｘｋｗｋ）を、ｋ＝１乃至Ｌについて足し合わせた値（ｘ１ｗ１＋ｘ２ｗ２＋…＋ｘＬｗＬ）、すなわち、ｘｋとｗｋを用いた積和演算によって得られた値が供給される。この値がニューロン回路ＮＣのしきい値θを超えた場合、ニューロン回路ＮＣはハイレベルの信号ｙを出力する。この現象をニューロン回路ＮＣの発火と呼ぶ。
【０１９０】
図１７（Ｂ）にニューラルネットワークＮＮのモデルの一例を示す。ニューラルネットワークＮＮは、ニューロン回路ＮＣとシナプス回路ＳＣを用いた階層型パーセプトロンの構成を有し、入力層ＩＬ、隠れ層（中間層）ＨＬ、出力層ＯＬを有する。
【０１９１】
入力層ＩＬは隠れ層ＨＬに対して、入力データｘ１乃至ｘＬを出力することができる。隠れ層ＨＬは、隠れシナプス回路ＨＳ、隠れニューロン回路ＨＮを有する。出力層ＯＬは、出力シナプス回路ＯＳ、出力ニューロン回路ＯＮを有する。
【０１９２】
隠れニューロン回路ＨＮには、入力データｘｋと、隠れシナプス回路ＨＳに保持された重み係数ｗｋと、を用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮには、隠れニューロン回路ＨＮの出力と、出力シナプス回路ＯＳに保持された重み係数ｗｋを用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮから、出力データｙ１乃至ｙＬが出力される。
【０１９３】
このように、所定の入力データが与えられたニューラルネットワークＮＮは、シナプス回路ＳＣに保持された重み係数と、ニューロン回路のしきい値θに応じた値を、出力データとして出力する機能を有する。
【０１９４】
また、ニューラルネットワークＮＮは、教師データの入力によって教師あり学習を行うことができる。図１７（Ｃ）に、誤差逆伝播法を利用して教師あり学習を行うニューラルネットワークＮＮのモデルを示す。
【０１９５】
誤差逆伝播法は、ニューラルネットワークの出力データと教師信号の誤差が小さくなるように、シナプス回路の重み係数ｗｋを変更する方式である。具体的には、出力データｙ１乃至ｙＬと教師データｔ１乃至ｔＬに基づいて決定される誤差δＯに応じて、隠れシナプス回路ＨＳの重み係数ｗｋが変更される。また、隠れシナプス回路ＨＳの重み係数ｗｋの変更量に応じて、さらに前段のシナプス回路ＳＣの重み係数ｗｋが変更される。このように、教師データｔ１乃至ｔＬに基づいて、シナプス回路ＳＣの重み係数を順次変更することにより、ニューラルネットワークＮＮの学習を行うことができる。
【０１９６】
図１７に示すニューラルネットワークの構成は、図２におけるニューラルネットワーク２０７に用いることができる。また、ニューラルネットワーク２０７の学習には、上記の誤差逆伝播法を用いることができる。
【０１９７】
なお、図１７（Ｂ）、（Ｃ）には１層の隠れ層ＨＬを示しているが、隠れ層ＨＬの層数は２以上とすることができる。隠れ層ＨＬを２層以上有するニューラルネットワーク（ディープニューラルネットワーク（ＤＮＮ））を用いることにより、深層学習を行うことができる。これにより、画像生成の精度を高めることができる。
【０１９８】
以上の説明の通り、本発明の一態様を用いることで被写体の情報を速やかに得ることができ、現実との整合性が良好なＡＲ表示を行うことができる。
【０１９９】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２００】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したニューラルネットワークに用いることができる半導体装置の構成例について説明する。
【０２０１】
ニューラルネットワークがハードウェアによって構成される場合、ニューラルネットワークにおける積和演算は、積和演算素子を用いて行うことができる。本実施の形態では、ニューラルネットワーク２０７における積和演算素子として用いることができる半導体装置の構成例について説明する。
【０２０２】
＜半導体装置の構成例＞
半導体装置６００の構成の一例を図１８に示す。図１８に示す半導体装置６００は、記憶回路６１０（ＭＥＭ）と、参照用記憶回路６２０（ＲＭＥＭ）と、回路６３０と、回路６４０と、を有する。半導体装置６００は、さらに電流源回路６５０（ＣＲＥＦ）を有していても良い。
【０２０３】
記憶回路６１０（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図１８では、各メモリセルＭＣがトランジスタＴｒ１１を有する場合を例示している。
【０２０４】
そして、メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は、第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
【０２０５】
なお、トランジスタＴｒ１１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧としきい値電圧の差分によって制御される。よって、トランジスタＴｒ１１は飽和領域で動作させることが望ましい。トランジスタＴｒ１１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
【０２０６】
具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
【０２０７】
また、具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
【０２０８】
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有するといえる。
【０２０９】
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は、第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有するといえる。
【０２１０】
具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
【０２１１】
また、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
【０２１２】
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
【０２１３】
参照用記憶回路６２０（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【０２１４】
そして、具体的に、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
【０２１５】
また、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
【０２１６】
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
【０２１７】
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
【０２１８】
具体的に、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
【０２１９】
また、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
【０２２０】
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
【０２２１】
電流源回路６５０は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路６３０または回路６４０に流れる。回路６３０は電流ソース回路としての機能を有し、回路６４０は電流シンク回路としての機能を有する。
【０２２２】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路６３０は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路６３０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路６３０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０２２３】
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路６４０は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］の絶対値に相当する電流を生成する機能を有する。また、回路６４０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路６４０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０２２４】
次いで、図１８に示す半導体装置６００の動作の一例について説明する。
【０２２５】
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高い電位とする。具体的には、接地電位よりも高く、電流源回路６５０に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
【０２２６】
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
【０２２７】
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０２２８】
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
【０２２９】
上記動作において、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。あるいは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を基準電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
【０２３０】
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
【０２３１】
次いで、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位を入力することによって得られる電流Ｉ［ｊ］と第１の参照電位を入力することによって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路６３０または回路６４０において保持する。
【０２３２】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路６３０は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路６３０に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路６３０において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路６４０は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路６４０に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路６４０において保持される。
【０２３３】
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
【０２３４】
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０２３５】
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１１のしきい値電圧である。
【０２３６】
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２      （式１）
【０２３７】
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。
【０２３８】
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２      （式２）
【０２３９】
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で表される。
【０２４０】
ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］      （式３）
【０２４１】
式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。
【０２４２】
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （式４）
【０２４３】
式４において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
【０２４４】
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。
【０２４５】
Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （式５）
【０２４６】
したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分かる。
【０２４７】
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］      （式６）
【０２４８】
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路６３０または回路６４０に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
【０２４９】
なお、トランジスタＴｒ１１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１１は飽和領域で動作しているものとみなせる。
【０２５０】
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。また、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。また、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。
【０２５１】
＜記憶回路の構成例＞
次いで、記憶回路６１０（ＭＥＭ）と、参照用記憶回路６２０（ＲＭＥＭ）の具体的な構成の一例について、図１９を用いて説明する。
【０２５２】
図１９では、記憶回路６１０（ＭＥＭ）がｙ行ｘ列（ｘ、ｙは自然数）の複数のメモリセルＭＣを有し、参照用記憶回路６２０（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
【０２５３】
記憶回路６１０は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに接続されている。図１９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ接続され、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。また、図１９では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに接続されていても良い。
【０２５４】
そして、参照用記憶回路６２０は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに接続されている。図１９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に接続されていても良い。
【０２５５】
次いで、図１９に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図１９に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図２０に示す。
【０２５６】
具体的に図２０では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図２０では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉとｉ＋１はそれぞれ１からｙまでの任意の数で、ｊとｊ＋１はそれぞれ１からｘまでの任意の数とする。
【０２５７】
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］および配線ＷＷ［ｉ］に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］および配線ＷＷ［ｉ＋１］に接続されている。
【０２５８】
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、および配線ＢＬ［ｊ］に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、および配線ＢＬ［ｊ＋１］に接続されている。また、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、および配線ＢＬＲＥＦに接続されている。
【０２５９】
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ１２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算する機能を有する。
【０２６０】
具体的に、図２０に示すメモリセルＭＣでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソースまたはドレインの一方が配線ＷＤに接続され、ソースまたはドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソースまたはドレインの一方が配線ＶＲに接続され、ソースまたはドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。
【０２６１】
また、図２０に示すメモリセルＭＣＲでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソースまたはドレインの一方が配線ＷＤＲＥＦに接続され、ソースまたはドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソースまたはドレインの一方が配線ＶＲＲＥＦに接続され、ソースまたはドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。
【０２６２】
メモリセルＭＣにおいてトランジスタＴｒ１１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ１２を介してノードＮに第１のアナログ電位または第１のアナログ電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位または第２のアナログ電位に応じた電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０２６３】
なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
【０２６４】
トランジスタＴｒ１１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
【０２６５】
また、メモリセルＭＣＲにおいてトランジスタＴｒ１１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ１２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位または第２のアナログ電位に応じた電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０２６６】
トランジスタＴｒ１１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
【０２６７】
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］およびメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ１１に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
【０２６８】
＜回路６３０・回路６４０・電流源回路の構成例＞
次いで、回路６３０と、回路６４０と、電流源回路６５０（ＣＲＥＦ）の具体的な構成の一例について、図２１を用いて説明する。
【０２６９】
図２１では、図２０に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路６３０、回路６４０、電流源回路６５０の構成の一例を示している。具体的に、図２１に示す回路６３０は、ｊ列目のメモリセルＭＣに対応した回路６３０［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路６３０［ｊ＋１］とを有する。また、図２１に示す回路６４０は、ｊ列目のメモリセルＭＣに対応した回路６４０［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路６４０［ｊ＋１］とを有する。
【０２７０】
そして、回路６３０［ｊ］および回路６４０［ｊ］は、配線ＢＬ［ｊ］に接続されている。また、回路６３０［ｊ＋１］および回路６４０［ｊ＋１］は、配線ＢＬ［ｊ＋１］に接続されている。
【０２７１】
電流源回路６５０は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路６５０は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
【０２７２】
具体的に、回路６３０［ｊ］および回路６３０［ｊ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回路６３０［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路６３０［ｊ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］および電流ＩＣＭ［ｊ＋１］は、回路６３０［ｊ］および回路６３０［ｊ＋１］から配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］に供給される。
【０２７３】
そして、回路６３０［ｊ］および回路６３０［ｊ＋１］において、トランジスタＴｒ２４は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２５は、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他方がトランジスタＴｒ２４のゲートに接続されている。トランジスタＴｒ２６は、ソースまたはドレインの一方がトランジスタＴｒ２４のゲートに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２２は、第１の電極がトランジスタＴｒ２４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
【０２７４】
トランジスタＴｒ２５のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＭに接続されている。
【０２７５】
なお、図２１では、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５およびＴｒ２６がｎチャネル型である場合を例示している。
【０２７６】
また、回路６４０［ｊ］および回路６４０［ｊ＋１］は、トランジスタＴｒ２１乃至Ｔｒ２３と、容量素子Ｃ２１とをそれぞれ有する。オフセットの電流を設定する際に、回路６４０［ｊ］において、トランジスタＴｒ２１は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路６４０［ｊ＋１］において、トランジスタＴｒ２１は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］および電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］から回路６４０［ｊ］および回路６４０［ｊ＋１］に引き込まれる。
【０２７７】
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
【０２７８】
そして、回路６４０［ｊ］および回路６４０［ｊ＋１］において、トランジスタＴｒ２１は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２２は、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他方がトランジスタＴｒ２１のゲートに接続されている。トランジスタＴｒ２３は、ソースまたはドレインの一方がトランジスタＴｒ２１のゲートに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２１は、第１の電極がトランジスタＴｒ２１のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
【０２７９】
トランジスタＴｒ２２のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ２３のゲートは配線ＯＲＰに接続されている。
【０２８０】
なお、図２１では、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型である場合を例示している。
【０２８１】
また、電流源回路６５０は、配線ＢＬに対応したトランジスタＴｒ２７と、配線ＢＬＲＥＦに対応したトランジスタＴｒ２８とを有する。具体的に、図２１に示す電流源回路６５０は、トランジスタＴｒ２７として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ２７［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ２７［ｊ＋１］とを有する場合を例示している。
【０２８２】
そして、トランジスタＴｒ２７のゲートは、トランジスタＴｒ２８のゲートに接続されている。また、トランジスタＴｒ２７は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２８は、ソースまたはドレインの一方が配線ＢＬＲＥＦに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。
【０２８３】
トランジスタＴｒ２７とトランジスタＴｒ２８とは、同じ極性を有している。図２１では、トランジスタＴｒ２７とトランジスタＴｒ２８とが、共にｐチャネル型を有する場合を例示している。
【０２８４】
トランジスタＴｒ２８のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ２７とトランジスタＴｒ２８とはカレントミラー回路としての機能を有するため、トランジスタＴｒ２７のドレイン電流は、トランジスタＴｒ２８のドレイン電流とほぼ同じ値、またはトランジスタＴｒ２８のドレイン電流に応じた値となる。
【０２８５】
＜半導体装置の動作例＞
次いで、図２０、図２１および図２２を用いて、本発明の一態様に係る半導体装置６００の具体的な動作の一例について説明する。
【０２８６】
図２２は、図２０に示すメモリセルＭＣ、メモリセルＭＣＲと、図２１に示す回路６３０、回路６４０、電流源回路６５０の動作を示すタイミングチャートの一例に相当する。図２２では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣおよびメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路６３０および回路６４０にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
【０２８７】
なお、配線ＶＲ［ｊ］および配線ＶＲ［ｊ＋１］にはローレベルの電位ＶＳＳが供給されるものとする。また、回路６３０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路６４０に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路６５０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
【０２８８】
また、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７［ｊ］、Ｔｒ２７［ｊ＋１］、Ｔｒ２８は飽和領域で動作するものとする。
【０２８９】
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図２０に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオフの状態を維持する。
【０２９０】
また、時刻Ｔ０１乃至時刻Ｔ０２では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０２９１】
よって、図２０に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。
【０２９２】
時刻Ｔ０２が終了すると、図２０に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
【０２９３】
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図２０に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオフの状態を維持する。
【０２９４】
また、時刻Ｔ０３乃至時刻Ｔ０４では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０２９５】
よって、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。
【０２９６】
時刻Ｔ０４が終了すると、図２０に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
【０２９７】
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図２１に示す配線ＯＲＰおよび配線ＯＲＭにハイレベルの電位が与えられる。図２１に示す回路６３０［ｊ］および回路６３０［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＤＤが与えられることでリセットされる。また、図２１に示す回路６４０［ｊ］および回路６４０［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２３がオンになり、トランジスタＴｒ２１のゲートは電位ＶＳＳが与えられることでリセットされる。
【０２９８】
時刻Ｔ０６が終了すると、図２１に示す配線ＯＲＰおよび配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路６３０［ｊ］および回路６３０［ｊ＋１］においてトランジスタＴｒ２６がオフになり、回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタＴｒ２３がオフになる。上記動作により、回路６３０［ｊ］および回路６３０［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＤＤが保持され、回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタＴｒ２１のゲートに電位ＶＳＳが保持される。
【０２９９】
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図２１に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図２０に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタＴｒ２２がオンになる。
【０３００】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路６４０［ｊ］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、回路６４０［ｊ］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
【０３０１】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路６４０［ｊ＋１］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する。つまり、回路６４０［ｊ＋１］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０３０２】
時刻Ｔ０８が終了すると、図２１に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、トランジスタＴｒ２１のゲートの電位は保持される。よって、回路６４０［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路６４０［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０３０３】
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図２１に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図２０に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路６３０［ｊ］および回路６３０［ｊ＋１］においてトランジスタＴｒ２５がオンになる。
【０３０４】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｊ］が負の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路６３０［ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、回路６３０［ｊ］のトランジスタＴｒ２４は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
【０３０５】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路６３０［ｊ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しくなるような電位に相当する。つまり、回路６３０［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０３０６】
時刻Ｔ１０が終了すると、図２１に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路６３０［ｊ］および回路６３０［ｊ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路６３０［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路６３０［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０３０７】
なお、回路６４０［ｊ］および回路６４０［ｊ＋１］において、トランジスタＴｒ２１は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ］が負の場合、あるいは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、回路６４０［ｊ］または回路６４０［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１１と、回路６４０［ｊ］または回路６４０［ｊ＋１］のトランジスタＴｒ２１と、トランジスタＴｒ２７［ｊ］またはＴｒ２７［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
【０３０８】
時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２４のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２４のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ２７［ｊ］またはＴｒ２７［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２４から電流が供給されるため、トランジスタＴｒ１１において引き込めない分の電流を、トランジスタＴｒ２１においてある程度引き込むことができるため、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保することができる。
【０３０９】
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路６４０［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路６３０［ｊ］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路６４０［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路６３０［ｊ＋１］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。
【０３１０】
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図２０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
【０３１１】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３１２】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３１３】
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図２０に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０３１４】
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３１５】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３１６】
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図２０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０３１７】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
【０３１８】
そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３１９】
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３２０】
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
【０３２１】
なお、トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、またはＴｒ２６は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ１２にオフ電流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２２およびＴｒ２３にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２１のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２５およびＴｒ２６にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。
【０３２２】
オフ電流が極めて低いトランジスタとしてＯＳトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。
【０３２３】
以上説明した半導体装置を用いることにより、ニューラルネットワーク２０７における積和演算を行うことができる。
【０３２４】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３２５】
（実施の形態３）
本実施の形態では、本発明の一態様の撮像表示装置に用いることのできる光電変換素子、表示素子、およびトランジスタについて、図面を参照して説明する。
【０３２６】
図２３（Ａ）は、図４（Ａ）に示す撮像表示装置１１０が有する画素の断面を説明する図である。層１１１は光電変換素子１６１としてフォトダイオードを有する。層１１２は、画素回路１６２を構成するトランジスタ等を有する。層１１３は表示素子１６３として発光素子を有する。
【０３２７】
層１１１に含まれるフォトダイオードはシリコンを光電変換層とするｐｎ型フォトダイオード、またはｐｉｎ型フォトダイオードであり、層３０１、３０２、３０３を有する。
【０３２８】
例えば、層３０１はｎ型領域、層３０２はｐ−型領域、層３０３はｐ＋型領域とすることができる。なお、層３０２をｉ型領域としてもよい。また、層３０２には、電源線と層３０１とを接続するための領域３０４が設けられる。例えば、領域３０４はｐ＋型領域とすることができる。
【０３２９】
ｐｎ型またはｐｉｎ型フォトダイオードは、代表的には単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成してもよい。
【０３３０】
ここで、図２３（Ａ）では、層１１１と層１１２とを貼り合わせ工程で電気的な接続を得る構成例を示している。
【０３３１】
層１１１の第１面には、絶縁層３６２、ならびに絶縁層３６２に埋設された領域を有するように導電層３５３および導電層３５４が設けられる。導電層３５３は、層３０３と電気的に接続される。導電層３５４は、領域３０４と電気的に接続される。また、絶縁層３６２、導電層３５３および導電層３５４の表面は、それぞれが一致するように平坦化されている。
【０３３２】
層１１２の第１面には、絶縁層３６１、ならびに絶縁層３６１に埋設された領域を有するように導電層３５１および導電層３５２が設けられる。導電層３５１は、電源線と電気的に接続される。導電層３５２は、トランジスタ１６２ａのソースまたはドレインと電気的に接続される。また、絶縁層３６１、導電層３５１および導電層３５２の表面は、それぞれが一致するように平坦化されている。
【０３３３】
ここで、導電層３５１および導電層３５３は、主成分が同一の金属元素であることが好ましい。導電層３５２および導電層３５４は、主成分が同一の金属元素であることが好ましい。また、絶縁層３６１および絶縁層３６２は、同一の成分で構成されていることが好ましい。
【０３３４】
例えば、導電層３５１、３５２、３５３、３５４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層３６１、３６２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
【０３３５】
つまり、導電層３５１および導電層３５３の組み合わせと、導電層３５２および導電層３５４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層３６１および絶縁層３６２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層１１１と層１１２の境を接合位置とする、貼り合わせ工程を行うことができる。当該貼り合わせ工程によって、導電層３５１および導電層３５３の組み合わせと、導電層３５２および導電層３５４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層３６１および絶縁層３６２の機械的な強度を有する接続を得ることができる。
【０３３６】
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【０３３７】
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【０３３８】
層１１１と、層１１２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０３３９】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０３４０】
なお、同一のシリコン基板の第１の面にトランジスタ等を形成し、第１の面とは逆の面にフォトダイオードを形成する構成であってもよい。
【０３４１】
層１１２は、シリコン基板３７０に設けられたＳｉトランジスタを有する。図２３（Ａ）において、Ｓｉトランジスタはシリコン基板３７０に活性領域を有するプレーナー型の構成を示しているが、図２５（Ａ）、（Ｂ）に示すように、シリコン基板３７０にフィン型の半導体層を有する構成であってもよい。または、図２５（Ｃ）に示すように、シリコン薄膜の半導体層３７１を有するトランジスタであってもよい。半導体層３７１は、例えば、シリコン基板３７０上の絶縁層３７２上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ））とすることができる。
【０３４２】
層１１３は、表示素子１６３として発光素子を有する。発光素子としては、自発光が可能な素子を用いることができ、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＬＥＤ、有機ＥＬ素子、無機ＥＬ素子等を用いることができる。
【０３４３】
発光素子は、トップエミッション型、ボトムエミッション型、デュアルエミッション型などがある。ここでは、層１１３の層１１２とは逆の方向に光を取り出すため、トップエミッション型を用いる。光を取り出す側の電極３３３には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極３３１には、可視光を反射する導電膜を用いることが好ましい。
【０３４４】
電極３３１と電極３３３との間には、ＥＬ層３３２が設けられる。ＥＬ層３３２は少なくとも発光層を有する。ＥＬ層３３２は、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）等を含む層をさらに有していてもよい。
【０３４５】
ＥＬ層３３２には低分子系化合物および高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。ＥＬ層３３２を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
【０３４６】
陰極と陽極の間に、発光素子の閾値電圧より高い電圧を印加すると、ＥＬ層３３２に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３３２において再結合し、ＥＬ層３３２に含まれる発光物質が発光する。
【０３４７】
発光素子として、白色発光の発光素子を適用する場合には、ＥＬ層３３２に２種類以上の発光物質を含む構成とすることが好ましい。例えば２以上の発光物質の各々の発光が補色の関係となるように、発光物質を選択することにより白色発光を得ることができる。例えば、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質、またはＲ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含む発光を示す発光物質のうち、２以上を含むことが好ましい。また、発光素子からの発光のスペクトルが、可視光領域の波長（例えば３５０ｎｍ乃至７５０ｎｍ）の範囲内に２以上のピークを有する発光素子を適用することが好ましい。また、黄色の波長領域にピークを有する材料の発光スペクトルは、緑色および赤色の波長領域にもスペクトル成分を有する材料であることが好ましい。
【０３４８】
ＥＬ層３３２は、一つの色を発光する発光材料を含む発光層と、他の色を発光する発光材料を含む発光層とが積層された構成とすることが好ましい。例えば、ＥＬ層３３２における複数の発光層は、互いに接して積層されていてもよいし、いずれの発光材料も含まない領域を介して積層されていてもよい。例えば、蛍光発光層と燐光発光層との間に、当該蛍光発光層または燐光発光層と同一の材料（例えばホスト材料、アシスト材料）を含み、且ついずれの発光材料も含まない領域を設ける構成としてもよい。これにより、発光素子の作製が容易になり、また、駆動電圧が低減される。
【０３４９】
また、発光素子は、ＥＬ層を１つ有するシングル素子であってもよいし、複数のＥＬ層が電荷発生層を介して積層されたタンデム素子であってもよい。
【０３５０】
可視光を透過する導電膜は、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを用いて形成することができる。また、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、もしくはチタン等の金属材料、これら金属材料を含む合金、またはこれら金属材料の窒化物（例えば、窒化チタン）等も、透光性を有する程度に薄く形成することで用いることができる。また、上記材料の積層膜を導電膜として用いることができる。例えば、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。また、グラフェン等を用いてもよい。
【０３５１】
可視光を反射する導電膜は、例えば、アルミニウム、金、白金、銀、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料や合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。また、チタン、ニッケル、またはネオジムと、アルミニウムを含む合金（アルミニウム合金）を用いてもよい。また銅、パラジウム、マグネシウムと、銀を含む合金を用いてもよい。銀と銅を含む合金は、耐熱性が高いため好ましい。さらに、アルミニウム膜またはアルミニウム合金膜に接して金属膜または金属酸化物膜を積層することで、酸化を抑制することができる。このような金属膜、金属酸化物膜の材料としては、チタンや酸化チタンなどが挙げられる。また、上記可視光を透過する導電膜と金属材料からなる膜とを積層してもよい。例えば、銀とインジウム錫酸化物の積層膜、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いることができる。
【０３５２】
電極は、それぞれ、蒸着法やスパッタリング法を用いて形成すればよい。そのほか、インクジェット法などの吐出法、スクリーン印刷法などの印刷法、またはメッキ法を用いて形成することができる。
【０３５３】
なお、上述した、発光層、ならびに正孔注入性の高い物質、正孔輸送性の高い物質、電子輸送性の高い物質、および電子注入性の高い物質、バイポーラ性の物質等を含む層は、それぞれ量子ドットなどの無機化合物や、高分子化合物（オリゴマー、デンドリマー、ポリマー等）を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
【０３５４】
なお、量子ドット材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料などを用いることができる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム、セレン、亜鉛、硫黄、リン、インジウム、テルル、鉛、ガリウム、ヒ素、アルミニウム等の元素を含む量子ドット材料を用いてもよい。
【０３５５】
発光素子上には、保護層として可視光を透過する基板３８２が接着層３８１を介してもうけられる。基板３８２としては、例えばガラス基板、樹脂フィルムなどを用いることができる。
【０３５６】
接着層３８１としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
【０３５７】
また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いることができる。または、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入することを抑制でき、表示パネルの信頼性が向上するため好ましい。
【０３５８】
また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジルコニウム等を用いることができる。
【０３５９】
また、白色発光の発光素子を適用する場合には、発光素子上にＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの着色層を設けることにより、カラー画像を得ることができる。着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。
【０３６０】
図２３（Ｂ）は、図４（Ｂ）に示す撮像表示装置１２０が有する画素の断面を説明する図である。層１１５は光電変換素子１６１としてフォトダイオードを有する。層１１２は、画素回路１６２を構成するトランジスタ等を有する。層１１３は表示素子１６３として発光素子を有する。撮像表示装置１２０は、撮像表示装置１１０とはフォトダイオードの構成が異なる。層１１２および層１１３の構成は、撮像表示装置１１０の説明を参照できる。
【０３６１】
層１１５に示すフォトダイオードはセレン系材料を光電変換層とするｐｎ型フォトダイオードであり、層３９１、３９２、３９３、３９４を有する。
【０３６２】
層３９１は共通電極に相当し、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層３９１を省く構成とすることもできる。
【０３６３】
層３９２、３９３は光電変換部である。層３９３としてはｐ型半導体であるセレン系材料を用い、層３９２としてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
【０３６４】
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍効果を利用することにより、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
【０３６５】
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
【０３６６】
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
【０３６７】
層３９４は画素電極に相当し、低抵抗の金属層などを用いることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【０３６８】
層１１５は、層１１２上に形成することができる。層３９４は層１１２に設けられた導電層３５１を介してトランジスタ１６２ａのソースまたはドレインと電気的に接続される。層３９１は、導電層３９５および層１１２に設けられた導電層３５２を介して電源線と電気的に接続される。
【０３６９】
図２４（Ａ）は、図５（Ａ）に示す撮像表示装置１３０が有する画素の断面を説明する図である。層１１１は光電変換素子１６１としてフォトダイオードを有する。層１１２および層１１４は、画素回路１６７を構成するトランジスタ等を有する。層１１３は表示素子１６３として発光素子を有する。撮像表示装置１３０は、撮像表示装置１１０とは層１１４を有する点が異なる。層１１１、１１２および層１１３の構成は、撮像表示装置１１０の説明を参照できる。
【０３７０】
層１１４は、ＯＳトランジスタを有する。図２４（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図２５（Ｄ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
【０３７１】
トランジスタ１６７ａ、１６７ｂはともにバックゲート３６５を有する構成を示しているが、いずれかがバックゲートを有する形態であってもよい。バックゲート３６５は、図２５（Ｅ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート３６５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
【０３７２】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
【０３７３】
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０３７４】
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０３７５】
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
【０３７６】
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０３７７】
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７８】
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３７９】
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０３８０】
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ａｎｄ  Ａ−Ｂ−ｐｌａｎｅ  Ａｎｃｈｏｒｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０３８１】
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
【０３８２】
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
【０３８３】
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３８４】
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０３８５】
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３８６】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３８７】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３８８】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３８９】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３９０】
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３９１】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３９２】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０３９３】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０３９４】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０３９５】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０３９６】
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０３９７】
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０３９８】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０３９９】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０４００】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０４０１】
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０４０２】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
【０４０３】
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層３８５が設けられる。トランジスタ１６５ａ、１６５ｂの活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。一方、トランジスタ１６７ａ、１６７ｂの活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
【０４０４】
絶縁層３８５により、一方の層に水素を閉じ込めることでトランジスタ１６５ａ、１６５ｂの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１６７ａ、１６７ｂの信頼性も向上させることができる。
【０４０５】
絶縁層３８５としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０４０６】
図２４（Ｂ）は、図５（Ｂ）に示す撮像表示装置１４０が有する画素の断面を説明する図である。層１１５は光電変換素子１６１としてフォトダイオードを有する。層１１２および層１１４は、画素回路１６７を構成するトランジスタ等を有する。層１１３は表示素子１６３として発光素子を有する。撮像表示装置１４０は、撮像表示装置１２０とは層１１４を有する点が異なる。層１１２、１１３、１１４、１１５の構成は、撮像表示装置１１０乃至１３０の説明を参照できる。
【０４０７】
図２６（Ａ）は、本発明の一態様の撮像表示装置の撮像部１０１上にカラーフィルタ等を付加した例を示す断面図である。当該断面図では、３画素分の画素回路を有する領域の一部を示している。光電変換素子１６１が形成される層１１１または層１１５上には、絶縁層４００が形成される。絶縁層４００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
【０４０８】
絶縁層４００上には、遮光層４１０が形成されてもよい。遮光層４１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層４１０には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
【０４０９】
絶縁層４００および遮光層４１０上には、平坦化膜として有機樹脂層４２０を設けることができる。また、画素別にカラーフィルタ４３０（カラーフィルタ４３０ａ、カラーフィルタ４３０ｂ、カラーフィルタ４３０ｃ）が形成される。例えば、カラーフィルタ４３０ａ、カラーフィルタ４３０ｂおよびカラーフィルタ４３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０４１０】
なお、光電変換素子１６１上にカラーフィルタを設ける場合、表示素子１６３上には同色のカラーフィルタを設けることが好ましい。なお、光電変換素子１６１上のカラーフィルタをベイヤー配列とした場合は、表示素子１６３上のカラーフィルタもベイヤー配列とするなど、両者とも同じ配列とする。
【０４１１】
カラーフィルタ４３０上には、可視光に対して透光性を有する絶縁層４６０などを設けることができる。
【０４１２】
また、図２６（Ｂ）に示すように、カラーフィルタ４３０の代わりに光学変換層４５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０４１３】
例えば、光学変換層４５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層４５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層４５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
【０４１４】
また、光学変換層４５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１６１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０４１５】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
【０４１６】
なお、セレン系材料を用いた光電変換素子１６１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０４１７】
また、図２６（Ｃ）に示すように、カラーフィルタ４３０ａ、カラーフィルタ４３０ｂおよびカラーフィルタ４３０ｃ上にマイクロレンズアレイ４４０を設けてもよい。マイクロレンズアレイ４４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子１６１に照射されるようになる。また、図２６（Ｂ）に示す光学変換層４５０上にマイクロレンズアレイ４４０を設けてもよい。
【０４１８】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０４１９】
（実施の形態４）
本発明の一態様に係る撮像表示装置を用いることができる電子機器の具体例を図２７に示す。
【０４２０】
図２７（Ａ）はスマートグラスであり、本体９０１の内部に本発明の一態様の撮像表示装置９０２、対物レンズ９０３および接眼レンズ９０４を有する。ベルト９０５を用いて頭部に固定し、外の映像に加えてＡＲ表示で情報を見ることができる。また、外の映像を遮断し、外部から入力された映像を見るヘッドマウントディスプレイとしても利用できる。
【０４２１】
図２７（Ｂ）は双眼鏡であり、鏡筒９１１の内部に本発明の一態様の撮像表示装置９１２、対物レンズ９１３および接眼レンズ９１４を有する。倍率の高い対物レンズ９１３を備えており、遠方の被写体に対してもＡＲ表示で情報を見ることができる。また、単眼鏡や望遠鏡でも同様の構成とすることができる。
【０４２２】
図２７（Ｃ）は暗視スコープであり、鏡筒９２１の内部に本発明の一態様の撮像表示装置９２２、対物レンズ９２３および接眼レンズ９２４を有する。基本的には上記双眼鏡と同様の構成であるが、赤外線照射装置９２５も備える。赤外線を被写体に照射することで、闇夜でも視認性の高い撮像および表示を行うことができる。
【０４２３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０４２４】
１０    光電変換素子
１１    表示素子
１２    表示素子
Ｃ１１    容量素子
Ｃ２１    容量素子
Ｃ２２    容量素子
Ｔｒ１１    トランジスタ
Ｔｒ１２    トランジスタ
Ｔｒ２１    トランジスタ
Ｔｒ２２    トランジスタ
Ｔｒ２３    トランジスタ
Ｔｒ２４    トランジスタ
Ｔｒ２５    トランジスタ
Ｔｒ２６    トランジスタ
Ｔｒ２７    トランジスタ
Ｔｒ２８    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
５４    トランジスタ
５５    トランジスタ
５６    トランジスタ
５７    トランジスタ
５８    トランジスタ
５９    トランジスタ
６０    容量素子
６１    トランジスタ
６２    トランジスタ
６３    トランジスタ
６４    容量素子
７１    配線
７２    配線
７３    配線
７４    配線
７５    配線
７６    配線
７７    配線
７８    配線
７９    配線
８０    配線
８１    配線
８２    配線
８３    配線
８４    配線
８５    配線
８６    配線
８７    配線
１００    撮像表示装置
１０１    撮像部
１０２    表示部
１０２ａ    回路部
１０３    レンズ
１０４    レンズ
１０５    被写体
１０６    視認者
１１０    撮像表示装置
１１１    層
１１２    層
１１３    層
１１４    層
１１５    層
１２０    撮像表示装置
１３０    撮像表示装置
１４０    撮像表示装置
１５０    領域
１５１    領域
１５２    領域
１５２ａ    回路
１５２ｂ    回路
１５２ｃ    回路
１５２ｄ    回路
１５２ｅ    回路
１５２ｆ    回路
１５２ｇ    回路
１５２ｈ    回路
１５３    領域
１５４    領域
１５５    領域
１５５ａ    回路
１５５ｂ    回路
１６１    光電変換素子
１６２    画素回路
１６２ａ    トランジスタ
１６２ｂ    トランジスタ
１６３    表示素子
１６５ａ    トランジスタ
１６５ｂ    トランジスタ
１６６    接続部
１６７    画素回路
１６７ａ    トランジスタ
１６７ｂ    トランジスタ
１７１    画素回路
１７２    画素回路
１７３    画素回路
１７４    画素回路
１７５    画素回路
１７６    画素回路
１７７    画素回路
１７８    画素回路
１７９    画素回路
１８０    画素回路
２００    データ処理部
２０１    演算部
２０２    画像処理部
２０３    位置センサ
２０４    入出力部
２０５    記憶部
２０６    サーバ
２０７    ニューラルネットワーク
２０８    記憶媒体
３０１    層
３０２    層
３０３    層
３０４    領域
３３１    電極
３３２    ＥＬ層
３３３    電極
３５１    導電層
３５２    導電層
３５３    導電層
３５４    導電層
３６１    絶縁層
３６２    絶縁層
３６５    バックゲート
３７０    シリコン基板
３７１    半導体層
３７２    絶縁層
３８１    接着層
３８２    基板
３８５    絶縁層
３９１    層
３９２    層
３９３    層
３９４    層
３９５    導電層
４００    絶縁層
４１０    遮光層
４２０    有機樹脂層
４３０    カラーフィルタ
４３０ａ    カラーフィルタ
４３０ｂ    カラーフィルタ
４３０ｃ    カラーフィルタ
４４０    マイクロレンズアレイ
４５０    光学変換層
４６０    絶縁層
５０１    入力層
５０２    中間層
５０３    出力層
５０５    サーバ
６００    半導体装置
６１０    記憶回路
６２０    参照用記憶回路
６３０    回路
６４０    回路
６５０    電流源回路
９０１    本体
９０２    撮像表示装置
９０３    対物レンズ
９０４    接眼レンズ
９０５    ベルト
９１１    鏡筒
９１２    撮像表示装置
９１３    対物レンズ
９１４    接眼レンズ
９２１    鏡筒
９２２    撮像表示装置
９２３    対物レンズ
９２４    接眼レンズ
９２５    赤外線照射装置
【図１】
2018190975.tif 000003
【図２】
2018190975.tif 000004
【図３】
2018190975.tif 000005
【図４】
2018190975.tif 000006
【図５】
2018190975.tif 000007
【図６】
2018190975.tif 000008
【図７】
2018190975.tif 000009
【図８】
2018190975.tif 000010
【図９】
2018190975.tif 000011
【図１０】
2018190975.tif 000012
【図１１】
2018190975.tif 000013
【図１２】
2018190975.tif 000014
【図１３】
2018190975.tif 000015
【図１４】
2018190975.tif 000016
【図１５】
2018190975.tif 000017
【図１６】
2018190975.tif 000018
【図１７】
2018190975.tif 000019
【図１８】
2018190975.tif 000020
【図１９】
2018190975.tif 000021
【図２０】
2018190975.tif 000022
【図２１】
2018190975.tif 000023
【図２２】
2018190975.tif 000024
【図２３】
2018190975.tif 000025
【図２４】
2018190975.tif 000026
【図２５】
2018190975.tif 000027
【図２６】
2018190975.tif 000028
【図２７】
2018190975.tif 000029