(57)【要約】【課題】時間デジタル変換の処理の高性能化や簡素化等を実現できる回路装置等の提供。【解決手段】回路装置１０は、第１の発振子ＸＴＡＬ１を用いて生成された第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１と、基準クロック信号ＣＫＲとが入力され、第１のクロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う第１のＰＬＬ回路１２０と、第２の発振子ＸＴＡＬ２を用いて生成され、第１のクロック周波数ｆ１と異なる第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２と、基準クロック信号ＣＫＲとが入力され、第２のクロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う第２のＰＬＬ回路１３０と、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２とを用いて時間をデジタル値に変換する時間デジタル変換回路２０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の発振子を用いて生成された第１のクロック周波数の第１のクロック信号と、基準クロック信号とが入力され、前記第１のクロック信号と前記基準クロック信号との位相同期を行う第１のＰＬＬ回路と、
第２の発振子を用いて生成され、前記第１のクロック周波数と異なる第２のクロック周波数の第２のクロック信号と、前記基準クロック信号とが入力され、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、
前記第１のクロック信号と前記第２のクロック信号とを用いて時間をデジタル値に変換する時間デジタル変換回路と、
を含むことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記基準クロック信号は、第３の発振子を用いて生成されたクロック信号であることを特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置において、
前記時間デジタル変換回路は、
前記第１のクロック周波数と前記第２のクロック周波数との周波数差に対応する分解能で時間をデジタル値に変換することを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記時間デジタル変換回路は、
前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の回路装置において、
前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とし、前記基準クロック信号のクロック周波数をｆｒとした場合に、
前記第１のＰＬＬ回路は、
Ｎ１／ｆ１＝Ｍ１／ｆｒ（Ｎ１及びＭ１は、２以上の互いに異なる整数）となるように、前記第１のクロック信号と前記基準クロック信号との位相同期を行い、
前記第２のＰＬＬ回路は、
Ｎ２／ｆ２＝Ｍ２／ｆｒ（Ｎ２及びＭ２は、２以上の互いに異なる整数）となるように、前記第２のクロック信号と前記基準クロック信号との位相同期を行うことを特徴とする回路装置。
【請求項６】
請求項５に記載の回路装置において、
｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されていることを特徴とする回路装置。
【請求項７】
請求項５又は６に記載の回路装置において、
時間デジタル変換の分解能をΔｔとし、Ｎ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とした場合に、Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１）となるように、前記第１のＰＬＬ回路及び前記第２のＰＬＬ回路により前記第１のクロック信号と前記第２のクロック信号の位相同期が行われることを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
前記第１のＰＬＬ回路は、
前記第１のクロック信号又は前記第１のクロック信号に基づく信号と、前記基準クロック信号又は前記基準クロック信号に基づく信号との位相比較を行う第１の位相検出器を含み、
前記第２のＰＬＬ回路は、
前記第２のクロック信号又は前記第２のクロック信号に基づく信号と、前記基準クロック信号又は前記基準クロック信号に基づく信号との位相比較を行う第２の位相検出器を含むことを特徴とする回路装置。
【請求項９】
請求項８に記載の回路装置において、
前記第１のＰＬＬ回路は、
前記第１のクロック信号を分周して、第１の分周クロック信号を前記第１のクロック信号に基づく信号として前記第１の位相検出器に出力する第１の分周回路と、
前記基準クロック信号を分周して、第２の分周クロック信号を前記基準クロック信号に基づく信号として前記第１の位相検出器に出力する第２の分周回路と、
を含み、
前記第２のＰＬＬ回路は、
前記第２のクロック信号を分周して、第３の分周クロック信号を前記第２のクロック信号に基づく信号として前記第２の位相検出器に出力する第３の分周回路と、
前記基準クロック信号を分周して、第４の分周クロック信号を前記基準クロック信号に基づく信号として前記第２の位相検出器に出力する第４の分周回路と、
を含むことを特徴とする回路装置。
【請求項１０】
請求項９に記載の回路装置において、
前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とし、前記基準クロック信号の周波数をｆｒとした場合に、
Ｎ１／ｆ１＝Ｍ１／ｆｒ（Ｎ１及びＭ１は、２以上の互いに異なる整数）となるように、前記第１の分周回路が前記第１のクロック信号を分周し、前記第２の分周回路が前記基準クロック信号を分周し、
Ｎ２／ｆ２＝Ｍ２／ｆｒ（Ｎ２及びＭ２は、２以上の互いに異なる整数）となるように、前記第３の分周回路が前記第２のクロック信号を分周し、前記第４の分周回路が前記基準クロック信号を分周することを特徴とする回路装置。
【請求項１１】
請求項８乃至１０のいずれか一項に記載の回路装置において、
前記第１の位相検出器の位相比較結果に基づき制御され、前記第１の発振子を発振させて、前記第１のクロック信号を生成する第１の発振回路と、
前記第２の位相検出器の位相比較結果に基づき制御され、前記第２の発振子を発振させて、前記第２のクロック信号を生成する第２の発振回路と、
を含むことを特徴とする回路装置。
【請求項１２】
請求項１１に記載の回路装置において、
第３の発振子を発振させて、前記基準クロック信号を生成する第３の発振回路を含むことを特徴とする回路装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
第１の信号と第２の信号との遷移タイミングの時間差をデジタル値に変換することを特徴とする回路装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の回路装置と、
前記第１のクロック信号を生成するための前記第１の発振子と、
前記第２のクロック信号を生成するための前記第２の発振子と、
を含むことを特徴とする物理量測定装置。
【請求項１５】
請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１６】
請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜４に開示される従来技術が知られている。
【０００３】
特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。
【０００４】
特許文献４には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２４６４８４号公報
【特許文献２】特開２００７−１１０３７０号公報
【特許文献３】特開２０１０−１１９０７７号公報
【特許文献４】特開平５−８７９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献４の従来技術では、エッジ一致検出回路が、第１、第２のクロックパルスの立ち下がりエッジが相互に一致する同期点を検出する。そして同期点が検出された場合に、同期カウンターが第１、第２のクロックパルスに同期してカウント処理を開始し、カウント処理の結果に基づいて、スタートパルスからストップパルスまでの未知時間を算出する時間測定を行う。
【０００７】
しかしながら、この従来技術では、同期点が検出されない限り、時間測定を開始できないため、時間デジタル変換の変換時間が長くなってしまう。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、時間デジタル変換の実現が困難である。また時間デジタル変換の処理の基準となるタイミングを適正に設定できないため、時間デジタル変換の処理が複雑化する。更に同期点においてクロックパルスのエッジの一致検出に誤差があると、時間デジタル変換の精度が低下してしまう。
【０００８】
本発明の幾つかの態様によれば、時間デジタル変換の処理の高性能化や簡素化等を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【００１０】
本発明の一態様は、第１の発振子を用いて生成された第１のクロック周波数の第１のクロック信号と、基準クロック信号とが入力され、前記第１のクロック信号と前記基準クロック信号との位相同期を行う第１のＰＬＬ回路と、第２の発振子を用いて生成され、前記第１のクロック周波数と異なる第２のクロック周波数の第２のクロック信号と、前記基準クロック信号とが入力され、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、前記第１のクロック信号と前記第２のクロック信号とを用いて時間をデジタル値に変換する時間デジタル変換回路と、を含む回路装置に関係する。
【００１１】
本発明の一態様によれば、第１のＰＬＬ回路により第１のクロック信号と基準クロック信号の位相同期が行われ、第２のＰＬＬ回路により第２のクロック信号と基準クロック信号の位相同期が行われる。これにより、第１、第２のクロック信号の位相同期が実現される。この場合に、第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になる。そして、時間デジタル変換回路は、このように位相同期された第１、第２のクロック周波数の第１、第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換を行う。このようにすれば、第１、第２のクロック信号を用いた時間デジタル変換の処理の高性能化や簡素化等を実現できるようになる。
【００１２】
また本発明の一態様では、前記基準クロック信号は、第３の発振子を用いて生成されたクロック信号であってもよい。
【００１３】
このようにすれば、基準クロック信号についても第３の発振子を用いて生成することで、時間デジタル変換の更なる高性能化を実現できる。
【００１４】
また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数と前記第２のクロック周波数との周波数差に対応する分解能で時間をデジタル値に変換してもよい。
【００１５】
このようにすれば、第１、第２のクロック周波数の周波数差を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の高性能化を実現できる。
【００１６】
また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換してもよい。
【００１７】
このようにすれば、例えば第１、第２のクロック周波数の周波数差を小さくしたり、第１、第２のクロック周波数を高い周波数にすることで、分解能を小さくできるようになり、時間デジタル変換の高性能化を実現できる。
【００１８】
また本発明の一態様では、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とし、前記基準クロック信号のクロック周波数をｆｒとした場合に、前記第１のＰＬＬ回路は、Ｎ１／ｆ１＝Ｍ１／ｆｒ（Ｎ１及びＭ１は、２以上の互いに異なる整数）となるように、前記第１のクロック信号と前記基準クロック信号との位相同期を行い、前記第２のＰＬＬ回路は、Ｎ２／ｆ２＝Ｍ２／ｆｒ（Ｎ２及びＭ２は、２以上の互いに異なる整数）となるように、前記第２のクロック信号と前記基準クロック信号との位相同期を行ってもよい。
【００１９】
このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、時間デジタル変換の処理の高性能化や簡素化を図れるようになる。
【００２０】
また本発明の一態様では、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されてもよい。
【００２１】
このようにすれば、例えば位相同期の期間毎に、第１のクロック信号と第２のクロック信号が例えば１クロックサイクル分ずつずれるようになり、時間デジタル変換の処理の簡素化等を図れるようになる。
【００２２】
また本発明の一態様では、時間デジタル変換の分解能をΔｔとし、Ｎ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とした場合に、Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１）となるように、前記第１のＰＬＬ回路及び前記第２のＰＬＬ回路により前記第１のクロック信号と前記第２のクロック信号の位相同期が行われてもよい。
【００２３】
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１等を設定して、第１、第２のクロック信号を位相同期させることが可能になる。
【００２４】
また本発明の一態様では、前記第１のＰＬＬ回路は、前記第１のクロック信号又は前記第１のクロック信号に基づく信号と、前記基準クロック信号又は前記基準クロック信号に基づく信号との位相比較を行う第１の位相検出器を含み、前記第２のＰＬＬ回路は、前記第２のクロック信号又は前記第２のクロック信号に基づく信号と、前記基準クロック信号又は前記基準クロック信号に基づく信号との位相比較を行う第２の位相検出器を含んでもよい。
【００２５】
このようにすれば、第１、第２の位相検出器での位相比較結果のフィードバック制御を行うことによる第１、第２のクロック信号の位相同期を実現できるようになる。
【００２６】
また本発明の一態様では、前記第１のＰＬＬ回路は、前記第１のクロック信号を分周して、第１の分周クロック信号を前記第１のクロック信号に基づく信号として前記第１の位相検出器に出力する第１の分周回路と、前記基準クロック信号を分周して、第２の分周クロック信号を前記基準クロック信号に基づく信号として前記第１の位相検出器に出力する第２の分周回路と、を含み、前記第２のＰＬＬ回路は、前記第２のクロック信号を分周して、第３の分周クロック信号を前記第２のクロック信号に基づく信号として前記第２の位相検出器に出力する第３の分周回路と、前記基準クロック信号を分周して、第４の分周クロック信号を前記基準クロック信号に基づく信号として前記第２の位相検出器に出力する第４の分周回路と、を含んでもよい。
【００２７】
このような第１、第２の分周回路や第３、第４の分周回路を設ければ、第１の位相検出器での第１、第２の分周クロック信号の位相比較結果のフィードバック制御や、第２の位相検出器での第３、第４の分周クロック信号の位相比較結果のフィードバック制御を行って、第１、第２のクロック信号の位相同期を実現できるようになる。
【００２８】
また本発明の一態様では、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とし、前記基準クロック信号の周波数をｆｒとした場合に、Ｎ１／ｆ１＝Ｍ１／ｆｒ（Ｎ１及びＭ１は、２以上の互いに異なる整数）となるように、前記第１の分周回路が前記第１のクロック信号を分周し、前記第２の分周回路が前記基準クロック信号を分周し、Ｎ２／ｆ２＝Ｍ２／ｆｒ（Ｎ２及びＭ２は、２以上の互いに異なる整数）となるように、前記第３の分周回路が前記第２のクロック信号を分周し、前記第４の分周回路が前記基準クロック信号を分周してもよい。
【００２９】
このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、時間デジタル変換の処理の高性能化や簡素化を図れるようになる。
【００３０】
また本発明の一態様では、前記第１の位相検出器の位相比較結果に基づき制御され、前記第１の発振子を発振させて、前記第１のクロック信号を生成する第１の発振回路と、前記第２の位相検出器の位相比較結果に基づき制御され、前記第２の発振子を発振させて、前記第２のクロック信号を生成する第２の発振回路と、を含んでもよい。
【００３１】
このようにすれば、第１、第２の位相検出器での位相検出結果に基づいて、例えば第１、第２のクロック信号の第１、第２のクロック周波数を調整して、第１、第２のクロック信号の位相同期を実現できるようになる。
【００３２】
また本発明の一態様では、第３の発振子を発振させて、前記基準クロック信号を生成する第３の発振回路を含んでもよい。
【００３３】
このようにすれば、基準クロック信号についても第３の発振子を用いて生成されるようになり、時間デジタル変換の更なる高性能化を実現できる。
【００３４】
また本発明の一態様では、前記時間デジタル変換回路は、第１の信号と第２の信号との遷移タイミングの時間差をデジタル値に変換してもよい。
【００３５】
このようにすれば、第１、第２の信号の遷移タイミングの時間差を、第１、第２の発振子により生成された第１、第２のクロック信号を用いて、高精度でデジタル値に変換できるようになる。
【００３６】
また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第１のクロック信号を生成するための前記第１の発振子と、前記第２のクロック信号を生成するための前記第２の発振子と、を含む物理量測定装置に関係する。
【００３７】
このように第１、第２の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。
【００３８】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００３９】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の回路装置の構成例。
【図２】クロック周波数差を用いた時間デジタル変換手法の説明図。
【図３】信号ＳＴＡ、ＳＴＰの関係を示す図。
【図４】信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。
【図５】本実施形態の回路装置の詳細な第１の構成例。
【図６】回路装置の動作を説明する信号波形図。
【図７】回路装置の動作を説明する信号波形図。
【図８】回路装置の全体的な動作を説明する信号波形図。
【図９】分周比の設定の一例を示す図。
【図１０】回路装置の詳細な動作を説明する信号波形図。
【図１１】本実施形態の回路装置の詳細な第２の構成例。
【図１２】発振回路の第１の構成例。
【図１３】発振回路の第２の構成例。
【図１４】時間デジタル変換回路の構成例。
【図１５】位相検出器の構成例。
【図１６】信号ＳＴＡの繰り返し手法を説明する信号波形図。
【図１７】信号ＳＴＡの繰り返し手法を説明する信号波形図。
【図１８】クロックサイクル指定値の更新手法を説明する信号波形図。
【図１９】クロックサイクル指定値の更新手法を説明する信号波形図。
【図２０】クロックサイクル指定値の更新手法を説明する信号波形図。
【図２１】バイナリーサーチ手法を説明する信号波形図。
【図２２】物理量測定装置の構成例。
【図２３】電子機器の構成例。
【図２４】移動体の構成例。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．回路装置
図１に本実施形態の回路装置１０の構成例を示す。回路装置１０は時間デジタル変換回路２０とＰＬＬ回路１２０、１３０（第１、第２のＰＬＬ回路。同期化回路）を含む。また発振回路１０１、１０２（第１、第２の発振回路）を含むことができる。なお回路装置１０は図１の構成に限定されず、これらの一部の構成要素（例えば発振回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４３】
時間デジタル変換回路２０は、クロック信号ＣＫ１とクロック信号ＣＫ２を用いて時間をデジタル値に変換する。具体的には時間デジタル変換回路２０には、クロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＫ１（第１のクロック信号）と、クロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＫ２（第２のクロック信号）が入力され、これらのクロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。図１の例では、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。なお、以下では、信号ＳＴＡ、ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。
【００４４】
クロック周波数ｆ２は、クロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。
【００４５】
ＰＬＬ回路１２０（第１のＰＬＬ回路）はクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１２０は、発振子ＸＴＡＬ１（第１の発振子）を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる。具体的には、クロック信号ＣＫ１と基準クロック信号ＣＫＲの遷移タイミングを第１の位相同期タイミング毎に一致させる位相同期を行う。
【００４６】
ここで基準クロック信号ＣＫＲのクロック周波数はｆｒである。例えばクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばクロック周波数ｆ１、ｆ２よりも低い周波数である。
【００４７】
ＰＬＬ回路１３０（第２のＰＬＬ回路）はクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１３０は、発振子ＸＴＡＬ２（第２の発振子）を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる。具体的には、クロック信号ＣＫ２と基準クロック信号ＣＫＲの遷移タイミングを第２の位相同期タイミング毎に一致させる位相同期を行う。
【００４８】
このように本実施形態では、ＰＬＬ回路１２０によりクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期され、ＰＬＬ回路１３０によりクロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期される。これによりクロック信号ＣＫ１とクロック信号ＣＫ２が位相同期するようになる。即ちＰＬＬ回路１２０、１３０により、クロック信号ＣＫ１、ＣＫ２が位相同期タイミング毎に位相同期するようになり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致するようになる。なお３つ以上のＰＬＬ回路（３つ以上の発振子）を設けてクロック信号ＣＫ１、ＣＫ２の位相同期を行う変形実施も可能である。
【００４９】
基準クロック信号ＣＫＲは、例えば発振子ＸＴＡＬ３（第３の発振子）を用いて生成されるクロック信号である。例えば発振子ＸＴＡＬ３を発振回路（第３の発振回路）により発振させることで生成されるクロック信号である。このように基準クロック信号ＣＫＲを、例えば回路装置１０の発振回路により発振させた発振子ＸＴＡＬ３を用いて生成することで、例えばジッターや位相ノイズが少ない基準クロック信号ＣＫＲを用いて、当該基準クロック信号ＣＫＲとクロック信号ＣＫ１、ＣＫ２の各々を位相同期できるようになる。従って、クロック信号ＣＫ１、ＣＫ２を適正に位相同期させることが可能になり、例えば位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。なお基準クロック信号ＣＫＲとして回路装置１０の外部から入力される外部クロック信号などを用いてもよい。
【００５０】
時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。例えばＰＬＬ回路１２０、１３０よるクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。具体的には時間デジタル変換回路２０は、パルス信号の信号ＳＴＡを生成する。
【００５１】
そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。例えば位相比較により、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断して、デジタル値ＤＱを求める。位相の前後関係が入れ替わるタイミングは、信号ＳＴＰとクロック信号ＣＫ２の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。
【００５２】
このように本実施形態では、ＰＬＬ回路１２０、１３０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後に、クロック信号ＣＫ１に基づき信号ＳＴＡが生成される。そして、このように生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較が行われて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱが求められる。このようにすれば、時間デジタル変換に用いられる第１の信号を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。
【００５３】
また本実施形態では、回路装置１０にＰＬＬ回路１２０、１３０を設けることで、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが偶然に一致するのを待つことなく、ＰＬＬ回路１２０、１３０による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。またＰＬＬ回路１２０、１３０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。
【００５４】
例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。また第１、第２のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第３の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第４の問題点がある。
【００５５】
これに対して本実施形態では、ＰＬＬ回路１２０、１３０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、ＰＬＬ回路１２０、１３０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。また、位相同期タイミングは、ＰＬＬ回路１２０、１３０の位相同期によりシステム的に確定できるため、回路処理や回路装置を簡素化でき、従来手法の第３の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第４の問題点も解消できる。
【００５６】
また本実施形態では、複数のＰＬＬ回路１２０、１３０を用いてクロック信号ＣＫ１、ＣＫ２の位相同期を行っている。このように複数のＰＬＬ回路１２０、１３０を用いれば、１つのＰＬＬ回路を用いる場合に比べて、クロック信号の位相比較（位相同期）の頻度を高くでき、位相比較によるクロック信号のクロック周波数の修正の頻度を高頻度にできる。例えば１つＰＬＬ回路だけを用いる手法では、位相比較が行われる期間の長さが長くなってしまうが、複数のＰＬＬ回路１２０、１３０を用いる手法によれば、位相比較が行われる期間の長さを短くできる。従って、位相比較によるクロック周波数の修正が、より頻繁に行われるようになり、クロック信号ＣＫ１、ＣＫ２の位相誤差やジッター等を低減できる。従って、例えば、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差等を、最小限にでき、時間デジタル変換の高精度化等を図れるようになる。
【００５７】
発振回路１０１、１０２は、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる回路である。例えば発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１（第１の発振子）を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２（第２の発振子）を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。例えばクロック周波数はｆ１＞ｆ２の関係になる。
【００５８】
発振子（ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３）は例えば圧電振動子である。具体的には発振子は例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば発振子は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子、或いは恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子、或いはシンプルパッケージ水晶発振器（ＳＰＸＯ）に内蔵されている振動子などであってもよい。また発振子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。
【００５９】
このように図１では、クロック信号ＣＫ１は、発振子ＸＴＡＬ１を用いて生成されるクロック信号であり、クロック信号ＣＫ２は、発振子ＸＴＡＬ２を用いて生成されるクロック信号である。また基準クロック信号ＣＫＲも発振子ＸＴＡＬ３を用いて生成できる。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号ＣＫ１、ＣＫ２、基準クロック信号ＣＫＲは、少なくともクロック周波数が異なっていればよく、発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。
【００６０】
図２は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２×Δｔ、３×Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。
【００６１】
そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値ＤＱに変換する。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値ＤＱに変換する。例えば図２に示すようにノギスの原理を利用して時間をデジタル値ＤＱに変換する。
【００６２】
このようにすれば、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。
【００６３】
具体的には本実施形態の時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値ＤＱに変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。
【００６４】
このようにすれば、クロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できるようになる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できるようになる。そしてクロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を、発振子ＸＴＡＬ１、ＸＴＡＬ２等を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。
【００６５】
図３は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図３では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。
【００６６】
図４は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。
【００６７】
或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。
【００６８】
なお図３、図４において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
【００６９】
２．第１の構成例
図５に本実施形態の回路装置１０の詳細な第１の構成例を示す。図５ではＰＬＬ回路１２０、１３０の具体的な構成例が示されている。
【００７０】
図５のＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（第１の位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１を分周して、分周クロック信号ＤＣＫ１（第１の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。
【００７１】
分周回路１２４は、基準クロック信号ＣＫＲを分周して、分周クロック信号ＤＣＫ２（第２の分周クロック信号）を出力する。具体的には、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。
【００７２】
具体的には分周回路１２２は、クロック信号ＣＫ１に基づいてカウント値のカウント動作を行う分周用のカウンターを有しており、このカウンターは、カウント値が例えばＮ１になるとリセットされる。分周回路１２４は、基準クロック信号ＣＫＲに基づいてカウント値のカウント動作を行う分周用のカウンターを有しており、このカウンターは、カウント値が例えばＭ１になるとリセットされる。
【００７３】
また回路装置１０は発振回路１０１を含む。発振回路１０１は、ＰＬＬ回路１２０の位相検出器１２６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ１を発振させる。この発振回路１０１は例えばＰＬＬ回路１２０の構成要素でもある。具体的には発振回路１０１は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。
【００７４】
そしてＰＬＬ回路１２０は、チャージポンプ回路１２８を含んでおり、位相検出器１２６は、位相比較結果である信号ＰＱ１をチャージポンプ回路１２８に出力する。信号ＰＱ１は、例えばアップ／ダウン信号であり、チャージポンプ回路１２８は、この信号ＰＱ１に基づく制御電圧ＶＣ１を、発振回路１０１に出力する。チャージポンプ回路１２８はループフィルターを含んでおり（或いはチャージポンプ回路１２８の後段にループフィルターが設けられており）、このループフィルターにより、信号ＰＱ１であるアップ／ダウン信号が制御電圧ＶＣ１に変換される。発振回路１０１は、制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。例えば後述の図１２、図１３に示すように発振回路１０１は可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）を有しており、制御電圧ＶＣ（ＶＣ１、ＶＣ２）に基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。
【００７５】
具体的には位相検出器１２６は、基準信号である分周クロック信号ＤＣＫ２に対して、フィードバック信号である分周クロック信号ＤＣＫ１の位相が遅れている場合には、信号ＰＱ１としてアップ信号を出力する。一方、分周クロック信号ＤＣＫ２に対して分周クロック信号ＤＣＫ１の位相が進んでいる場合には、信号ＰＱ１としてダウン信号を出力する。
【００７６】
チャージポンプ動作を行うチャージポンプ回路１２８は、例えばＶＤＤ（高電位側電源電圧）とＶＳＳ（低電位側電源電圧）の間に直列に接続されたアップ用トランジスターとダウン用トランジスターを含む。そして、アップ信号がアクティブになると、アップ用トランジスターがオンになる。これによりループフィルターが有するキャパシターの充電動作が行われ、制御電圧ＶＣ１がＶＤＤ側に変化する。制御電圧ＶＣ１がＶＤＤ側に変化すると、発振回路１０１の発振周波数が高周波数側に変化し、クロック信号ＣＫ１のクロック周波数ｆ１も高周波数側に変化する。一方、ダウン信号がアクティブになると、ダウン用トランジスターがオンになる。これによりループフィルターが有するキャパシターの放電動作が行われ、制御電圧ＶＣ１がＶＳＳ側に変化する。制御電圧ＶＣ１がＶＳＳ側に変化すると、発振回路１０１の発振周波数が低周波数側に変化し、クロック信号ＣＫ１のクロック周波数ｆ１も低周波数側に変化する。
【００７７】
ＰＬＬ回路１３０は、分周回路１３２、１３４（第３、第４の分周回路）と、位相検出器１３６（第２の位相比較器）を含む。分周回路１３２は、クロック信号ＣＫ２を分周して、分周クロック信号ＤＣＫ３（第３の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。
【００７８】
分周回路１３４は、基準クロック信号ＣＫＲを分周して、分周クロック信号ＤＣＫ４（第４の分周クロック信号）を出力する。具体的には、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、分周クロック信号ＤＣＫ３と分周クロック信号ＤＣＫ４の位相比較を行う。なお分周回路１３２、１３４の構成、動作は分周回路１２２、１２４と同様であるため、詳細な説明は省略する。
【００７９】
また回路装置１０は発振回路１０２を含む。発振回路１０２は、ＰＬＬ回路１３０の位相検出器１３６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ２を発振させる。この発振回路１０２は例えばＰＬＬ回路１３０の構成要素でもある。具体的には発振回路１０２は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。
【００８０】
そしてＰＬＬ回路１３０は、チャージポンプ回路１３８を含んでおり、位相検出器１３６は、位相比較結果である信号ＰＱ２をチャージポンプ回路１３８に出力する。チャージポンプ回路１３８は、この信号ＰＱ２に基づく制御電圧ＶＣ２を、発振回路１０２に出力する。チャージポンプ回路１３８はループフィルターを含んでおり、このループフィルターにより、信号ＰＱ２であるアップ／ダウン信号が制御電圧ＶＣ２に変換される。発振回路１０２は、制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。なお位相検出器１３６、チャージポンプ回路１３８、発振回路１０２の構成、動作は、位相検出器１２６、チャージポンプ回路１２８、発振回路１０１と同様であるため、詳細な説明は省略する。
【００８１】
また回路装置１０は発振回路１０３（第３の発振回路）を含み、この発振回路１０３は、発振子ＸＴＡＬ３を発振させて、基準クロック信号ＣＫＲを生成する。発振子ＸＴＡＬ３としては、例えば水晶振動子を用いることができる。水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的に、クロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れるようになる。
【００８２】
図６、図７は本実施形態の回路装置１０の動作を説明する信号波形図である。なお図６、図７では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。
【００８３】
図６は、ＰＬＬ回路１２０によりクロック信号ＣＫ１、基準クロック信号ＣＫＲの位相同期が行われて、ＰＬＬ回路１２０がロック状態である場合を示している。
【００８４】
図６に示すようにクロック信号ＣＫ１をＮ１＝４分周した信号が、分周クロック信号ＤＣＫ１となる。また基準クロック信号ＣＫＲをＭ１＝３分周した信号が、分周クロック信号ＤＣＫ２となる。前述のように位相検出器１２６が分周クロック信号ＤＣＫ１、ＤＣＫ２の位相比較を行い、この位相比較結果に基づいて発振回路１０１の発振周波数が制御されるフィードバック制御が行われる。これにより位相同期タイミングＴＭ１、ＴＭ２において、分周クロック信号ＤＣＫ１、ＤＣＫ２の遷移タイミング（立ち上がりエッジ）が一致（略一致）するようになり、クロック信号ＣＫ１、基準クロック信号ＣＫＲの遷移タイミングも一致（略一致）するようになる。
【００８５】
例えば図６において位相同期タイミングＴＭ１とＴＭ２の間の期間をＴ１２とする。クロック周波数がｆ１であるクロック信号ＣＫ１の１クロックサイクルの時間の長さは１／ｆ１である。またクロック周波数がｆｒである基準クロック信号ＣＫＲの１クロックサイクルの時間の長さは１／ｆｒである。そしてＰＬＬ回路１２０により、位相同期タイミングＴＭ１、ＴＭ２において分周クロック信号ＤＣＫ１とＤＣＫ２の遷移タイミングが一致するようにフィードバック制御が行われる。これにより期間Ｔ１２の長さは、Ｎ１／ｆ１となり、クロック信号ＣＫ１のＮ１クロック数に対応する長さになる。また期間Ｔ１２の長さは、Ｍ１／ｆｒとなり、基準クロック信号ＣＫＲのＭ１クロック数に対応する長さになる。即ち、ＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、クロック信号ＣＫ１、基準クロック信号ＣＫＲの位相同期が行われる。
【００８６】
図７は、ＰＬＬ回路１３０によりクロック信号ＣＫ２、基準クロック信号ＣＫＲの位相同期が行われて、ＰＬＬ回路１３０がロック状態である場合を示している。
【００８７】
図７に示すようにクロック信号ＣＫ２をＮ２＝５分周した信号が、分周クロック信号ＤＣＫ３となる。また基準クロック信号ＣＫＲをＭ２＝４分周した信号が、分周クロック信号ＤＣＫ４となる。前述のように位相検出器１３６が分周クロック信号ＤＣＫ３、ＤＣＫ４の位相比較を行い、この位相比較結果に基づいて発振回路１０２の発振周波数が制御されるフィードバック制御が行われる。これにより位相同期タイミングＴＭ３、ＴＭ４において、分周クロック信号ＤＣＫ３、ＤＣＫ４の遷移タイミング（立ち上がりエッジ）が一致（略一致）するようになり、クロック信号ＣＫ２、基準クロック信号ＣＫＲの遷移タイミングも一致（略一致）するようになる。
【００８８】
例えば図７において位相同期タイミングＴＭ３とＴＭ４の間の期間をＴ３４とする。クロック周波数がｆ２であるクロック信号ＣＫ２の１クロックサイクルの時間の長さは１／ｆ２である。また基準クロック信号ＣＫＲの１クロックサイクルの時間の長さは１／ｆｒである。そしてＰＬＬ回路１３０により、位相同期タイミングＴＭ３、ＴＭ４において分周クロック信号ＤＣＫ３とＤＣＫ４の遷移タイミングが一致するようにフィードバック制御が行われる。これにより期間Ｔ３４の長さは、Ｎ２／ｆ２となり、クロック信号ＣＫ２のＮ２クロック数に対応する長さになる。また期間Ｔ３４の長さは、Ｍ２／ｆｒとなり、基準クロック信号ＣＫＲのＭ２クロック数に対応する長さになる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、クロック信号ＣＫ２、基準クロック信号ＣＫＲの位相同期が行われる。
【００８９】
図８は本実施形態の回路装置１０の全体的な動作を説明する信号波形図である。図６で説明したようにＰＬＬ回路１２０により、期間Ｔ１２毎に、クロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期している。図７で説明したようにＰＬＬ回路１３０により、期間Ｔ３４毎に、クロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期している。これによりクロック信号ＣＫ１、ＣＫ２は、期間ＴＡＢ毎に位相同期されることになる。
【００９０】
期間ＴＡＢは、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡ、ＴＭＢの間の期間であり、図８に示すように、ＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合には、ＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。ここで、図６、図７で前述したように、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒ、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立っている。
【００９１】
図５の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。図９に分周比の設定の一例を示す。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、図５の分周回路１２２、１２４の分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周回路１３２、１３４の分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、図２で説明した時間デジタル変換の分解能（時間分解能）を、Δｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。
【００９２】
図９に示すように、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。
【００９３】
また図９では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立っている。即ち、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図８を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはクロック信号ＣＫ１の１６個分の長さとクロック信号ＣＫ２の１５個分の長さが等しいことを意味する。即ち図８のように、ＴＡＢ＝（Ｎ１／ｆ１）×Ｍ２＝（４／ｆ１）×４＝（１／ｆ１）×１６＝（Ｎ２／ｆ２）×Ｍ１＝（５／ｆ２）×３＝（１／ｆ２）×１５が成り立つことを意味している。このようにすれば期間ＴＡＢ毎に、クロック信号ＣＫ１とクロック信号ＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになる。これにより、後述の図１０に示すようなノギス（バーニア）の原理を利用した時間デジタル変換を容易に実現できるようになる。
【００９４】
例えば本実施形態の比較例の手法として、１つのＰＬＬ回路を用いてクロック信号ＣＫ１、ＣＫ２の位相同期を行う手法が考えられる。図８を例にとれば、期間ＴＡＢ毎にクロック信号ＣＫ１、ＣＫ２の位相比較を行って位相同期を行う手法である。しかしながら、この比較例の手法では、位相比較を行う頻度が少なくなり、位相同期を行う期間ＴＡＢが長くなってしまため、クロック信号ＣＫ１、ＣＫ２のジッターや位相ノイズが大きくなってしまうという不利点がある。
【００９５】
これに対して図８では、期間ＴＡＢよりも短い期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期が行われる。従って、上述の比較例の手法に比べて位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッターや位相ノイズの低減等を図れるようになる。特に図９に示すように、高分解能のΔｔを実現するために、Ｎ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、上述の比較例の手法では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。即ち、ＰＬＬ回路の分周回路の分周比が非常に大きな数に設定されるため、積算誤差による悪影響が大きくなってしまう。これに対して図８では、期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できるという利点がある。即ち、比較例の手法に比べて分周回路の分周比を小さな数に設定できるため、積算誤差による悪影響を低減できる。
【００９６】
図１０は、本実施形態の回路装置１０の詳細な動作を説明する信号波形図である。図１０では位相同期タイミングＴＭＡにおいて、ＰＬＬ回路１２０、１３０による位相同期が行われて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、図２で説明したように、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差が、Δｔ、２×Δｔ、３×Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、ＰＬＬ回路１２０、１３０による位相同期が行われて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致する。
【００９７】
図１０に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のクロック数Ｎ＝Ｎ１×Ｍ２に対応する長さになっている。即ち、ＴＡＢ＝（Ｎ１／ｆ１）×Ｍ２となる。Ｎ１＝４、Ｍ２＝４に設定される図８を例にとれば、期間ＴＡＢの長さは、クロック信号ＣＫ１の１６クロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のクロック数Ｍ＝Ｎ２×Ｍ１に対応する長さになっている。即ち、ＴＡＢ＝（Ｎ２／ｆ２）×Ｍ１となる。Ｎ２＝５、Ｍ１＝３に設定される図８を例にとれば、期間ＴＡＢの長さは、クロック信号ＣＫ１の１５クロック数に対応する長さになっている。このように、図１０ではＴＡＢ＝（Ｎ１／ｆ１）×Ｍ２＝（Ｎ２／ｆ２）×Ｍ１の関係が成り立っている。例えばＮ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とすれば、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。
【００９８】
また図８で説明したように、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１の関係が成り立っている。これにより図１０に示すように、期間ＴＡＢ毎に、クロック信号ＣＫ１、ＣＫ２が１クロックサイクル分ずつずれるようになる。
【００９９】
このようにすれば図１０に示すように、位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲが、Δｔ、２×Δｔ、３×Δｔ・・・というようにΔｔずつ増えて行くようになる。即ち、位相同期タイミングＴＭＡの後、クロックサイクル毎にΔｔずつ増えて行くクロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲを作り出すことができる。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。
【０１００】
このように、ＰＬＬ回路１２０、１３０による位相同期により、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、後述する時間デジタル変換（繰り返し手法、更新手法、バイナリー手法）の処理を実現できるようになる。即ち、ノギス（バーニア）の原理を利用して分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、このような分解能Δｔでの時間デジタル変換の処理において、図１０に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。またＰＬＬ回路１２０、１３０による位相同期により、位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることができるため、時間デジタル変換の精度向上等も図れるようになる。
【０１０１】
例えば本実施形態の比較例の手法として、ＰＬＬ回路１２０、１３０による位相同期は行わずに、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、設計上のクロック周波数を設定する手法が考えられる。例えば前述の特許文献４の従来手法において第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法である。なお、図１０では、ＴＡＢ＝（Ｎ１／ｆ１）×Ｍ２＝（Ｎ２／ｆ２）×Ｍ１が成り立っており、Ｎ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とすれば、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。
【０１０２】
しかしながら、上記の従来手法では、第１、第２の水晶発振器は、発振動作が制御されないフリーランの発振動作を行っている。このため、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っていたとしても、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることは困難である。例えば第１、第２の水晶発振器の発振の起動タイミングは異なるため、本実施形態のような位相同期を行わない比較例の手法では、位相同期タイミングにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることはできない。また第１、第２の水晶発振器によるクロック周波数は、製造ばらつきや温度変動等の環境変動が原因で変動する。従って、設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。このため、遷移タイミングにズレ等が生じるため、時間デジタル変換の変換精度が低下してしまう。
【０１０３】
これに対して本実施形態では、製造ばらつきや環境変動によるクロック周波数の変動があった場合にも、ＰＬＬ回路１２０、１３０が、制御電圧ＶＣ１、ＶＣ２に基づき発振回路１０１、１０２の発振周波数を調整することで、当該変動が補償されるように、クロック周波数ｆ１、ｆ２が調整される。従って、このようなクロック周波数の変動があった場合にも、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせることが可能になり、適正な時間デジタル変換の実現が可能になる。また図７のように位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができるため、遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。
【０１０４】
以上のように本実施形態では、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２となるように、ＰＬＬ回路１２０、１３０により、クロック信号ＣＫ１、ＣＫ２の位相同期が行われる。具体的には、（Ｎ１／ｆ１）×Ｍ２＝（Ｎ２／ｆ２）×Ｍ１となるように位相同期が行われる。
【０１０５】
このようにすれば適切な位相同期タイミングでの位相同期が可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。具体的には、後述の図１６、図１７で説明する信号ＳＴＡの繰り返し手法においては、期間ＴＡＢを測定期間（ＴＳ）とする時間デジタル変換が可能になる。また後述の図１８〜図２１で説明するクロックサイクル指定値の更新手法やバイナリーサーチ手法では、期間ＴＡＢを更新期間（ＴＰ、ＴＰ１〜ＴＰ４）とする時間デジタル変換が可能になる。従って、期間ＴＡＢを処理期間とする時間デジタル変換が可能になり、処理シーケンスや回路構成の簡素化等を図れるようになる。
【０１０６】
また時間デジタル変換の分解能をΔｔとし、Ｎ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とした場合に、Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１）となるように、ＰＬＬ回路１２０、１３０により、クロック信号ＣＫ１、ＣＫ２の位相同期が行われる。
【０１０７】
即ち、図８、図１０に示すように、（Ｎ１／ｆ１）×Ｍ２＝（Ｎ２／ｆ２）×Ｍ１となるように、ＰＬＬ回路１２０、１３０により位相同期が行われており、Ｎ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１とすれば、Ｎ／ｆ１＝Ｍ／ｆ２となるように位相同期が行われている。また図２、図１０で説明したように、本実施形態の時間デジタル変換の分解能Δｔは、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表すことができる。従って、これらの２つの関係式から、下式（１）が成り立つようになる。
【０１０８】
Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１）  （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１を設定して、クロック信号ＣＫ１、ＣＫ２を位相同期させることが可能になる。
【０１０９】
例えば図９において基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１００ＭＨｚであったとする。この場合にＮ＝Ｎ１×Ｍ２＝１０１×１０１＝１０２０１、Ｍ＝Ｎ２×Ｍ１＝１０２×１００＝１０２００に設定する。ここでは、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜１０２０１−１０２００｜＝１の関係が成り立っている。こうすることで、図９に示すように、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、各々、ｆ１＝１０１ＭＨｚ、ｆ２＝１００．９９ＭＨｚに設定される。即ち、図５の発振回路１０１は、ｆ１＝１０１ＭＨｚとなるように、制御電圧ＶＣ１に基づいてクロック信号ＣＫ１のクロック周波数ｆ１を調整する。発振回路１０２は、ｆ２＝１００．９９ＭＨｚとなるように、制御電圧ＶＣ２に基づいてクロック信号ＣＫ２のクロック周波数ｆ２を調整する。これにより、時間デジタル変換の分解能Δｔは、Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜１０２０１−１０２００｜／（１０２０１×ｆ２）の関係式から、０．９７ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。
【０１１０】
このように本実施形態では、要求される分解能Δｔに対応して、上式（１）を満たすようなＮ＝Ｎ１×Ｍ２、Ｍ＝Ｎ２×Ｍ１を適切に設定することで、当該要求を満たす分解能Δｔでの時間デジタル変換を実現できるようになる。
【０１１１】
なおクロック周波数ｆ１、ｆ２の大小関係は、ｆ１＞ｆ２は限定されず、ｆ１＜ｆ２であってもよい。また図５では分周回路１２２、１２４、１３２、１３４による分周動作により、Ｎ／ｆ１＝Ｍ／ｆ２の関係が満たされるようにしているが、本実施形態はこれに限定されない。例えば、周波数比ｆ１／ｆ２＝Ｎ／Ｍとなるような回路動作により実現してもよい。例えば分数分周タイプのＰＬＬ回路１２０、１３０により、ｆ１／ｆ２＝Ｎ／Ｍの関係を実現してもよい。
【０１１２】
また本実施形態のＰＬＬ回路１２０は、クロック信号ＣＫ１又はＣＫ１に基づく信号と、基準クロック信号ＣＫＲ又はＣＫＲに基づく信号との位相比較を行う位相検出器１２６（１４０）を含む。例えば図５の位相検出器１２６は、クロック信号ＣＫ１に基づく信号である分周クロック信号ＤＣＫ１と、基準クロック信号ＣＫＲに基づく信号である分周クロック信号ＤＣＫ２の位相比較を行っている。後述する図１１の位相検出器１４０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲの位相比較を行っている。そして位相検出器１２６、１４０は、位相比較結果の信号を後段の回路に出力する。図５では、位相検出器１２６は、アップ／ダウン信号であるアナログの信号ＰＱ１を、後段のチャージポンプ回路１２８に出力している。後述の図１１では、位相検出器１４０は、デジタルデータＤＰＱ１を後段のデジタル演算部１４６に出力している。
【０１１３】
また本実施形態のＰＬＬ回路１３０は、クロック信号ＣＫ２又はＣＫ２に基づく信号と、基準クロック信号ＣＫＲ又はＣＫＲに基づく信号との位相比較を行う位相検出器１３６（１５０）を含む。例えば図５の位相検出器１３６は、クロック信号ＣＫ２に基づく信号である分周クロック信号ＤＣＫ３と、基準クロック信号ＣＫＲに基づく信号である分周クロック信号ＤＣＫ４の位相比較を行っている。後述する図１１の位相検出器１５０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲの位相比較を行っている。そして位相検出器１３６、１５０は、位相比較結果の信号を後段の回路に出力する。図５では、位相検出器１３６は、アップ／ダウン信号であるアナログの信号ＰＱ２を、後段のチャージポンプ回路１３８に出力している。後述の図１１では、位相検出器１５０は、デジタルデータＤＰＱ２を後段のデジタル演算部１５６に出力している。
【０１１４】
このような位相検出器１２６、１３６（１４０、１５０）を設ければ、クロック信号ＣＫ１又はＣＫ１に基づく信号と基準クロック信号ＣＫＲ又はＣＫＲに基づく信号の位相比較結果をフィードバックする制御や、クロック信号ＣＫ２又はＣＫ２に基づく信号と基準クロック信号ＣＫＲ又はＣＫＲに基づく信号の位相比較結果をフィードバックする制御を実現できる。これにより、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミングで一致させる位相同期を実現できるようになる。
【０１１５】
そして図５ではＰＬＬ回路１２０は、クロック信号ＣＫ１を分周して分周クロック信号ＤＣＫ１を位相検出器１２６に出力する分周回路１２２と、基準クロック信号ＣＫＲを分周して分周クロック信号ＤＣＫ２を位相検出器１２６に出力する分周回路１２４を有している。またＰＬＬ回路１３０は、クロック信号ＣＫ２を分周して分周クロック信号ＤＣＫ３を位相検出器１３６に出力する分周回路１３２と、基準クロック信号ＣＫＲを分周して分周クロック信号ＤＣＫ４を位相検出器１３６に出力する分周回路１３４を有している。
【０１１６】
このように、ＰＬＬ回路１２０に分周回路１２２、１２４を設けることで、位相検出器１２６での分周クロック信号ＤＣＫ１、ＤＣＫ２の位相比較結果をフィードバックする制御を行って、クロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期を実現できるようになる。またＰＬＬ回路１３０に分周回路１３２、１３４を設けることで、位相検出器１３６での分周クロック信号ＤＣＫ３、ＤＣＫ４の位相比較結果をフィードバックする制御を行って、クロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を実現できるようになる。そしてクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期と、クロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を行うことで、クロック信号ＣＫ１、ＣＫ２の位相同期を実現できるようになる。
【０１１７】
具体的には図５では、Ｎ１／ｆ１＝Ｍ１／ｆｒとなるように、分周回路１２２がクロック信号ＣＫ１を分周し、分周回路１２４が基準クロック信号ＣＫＲを分周している。例えば分周回路１２２がクロック周波数ｆ１を１／Ｎ１にする分周を行い、分周回路１２４がクロック周波数ｆｒを１／Ｍ１にする分周を行う。そして、分周により得られた分周クロック信号ＤＣＫ１、ＤＣＫ２の遷移タイミングを一致させるフィードバック制御を行うことで、図６に示すようにＮ１／ｆ１＝Ｍ１／ｆｒの関係が満たされるようになる。また図５では、Ｎ２／ｆ２＝Ｍ２／ｆｒとなるように、分周回路１３２がクロック信号ＣＫ２を分周し、分周回路１３４が基準クロック信号ＣＫＲを分周している。例えば分周回路１３２がクロック周波数ｆ２を１／Ｎ２にする分周を行い、分周回路１３４がクロック周波数ｆｒを１／Ｍ２にする分周を行う。そして、分周により得られた分周クロック信号ＤＣＫ３、ＤＣＫ４の遷移タイミングを一致させるフィードバック制御を行うことで、図７に示すようにＮ２／ｆ２＝Ｍ２／ｆｒの関係が満たされるようになる。これらにより、適切な位相同期タイミングでの位相同期が可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。具体的には、期間ＴＡＢを処理期間とした時間デジタル変換の処理が可能になる。
【０１１８】
また図５に示すように本実施形態の回路装置１０は、位相検出器１２６の位相比較結果に基づき制御され、発振子ＸＴＡＬ１を発振させて、クロック信号ＣＫ１を生成する発振回路１０１を含む。例えば位相検出器１２６からの位相比較結果の信号ＰＱ１（アップ／ダウン信号）に基づいて、チャージポンプ回路１２８がチャージポンプ動作を行い、チャージポンプ動作により生成された制御電圧ＶＣ１に基づいて、発振回路１０１がクロック信号ＣＫ１を生成する。また回路装置１０は、位相検出器１３６の位相比較結果に基づき制御され、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成する発振回路１０２を含む。例えば位相検出器１３６からの位相比較結果の信号ＰＱ２（アップ／ダウン信号）に基づいて、チャージポンプ回路１３８がチャージポンプ動作を行い、チャージポンプ動作により生成された制御電圧ＶＣ２に基づいて、発振回路１０２がクロック信号ＣＫ２を生成する。
【０１１９】
このようにすれば、位相検出器１２６、１３６での位相比較結果に基づいて、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２を調整して、例えばＮ／ｆ１＝Ｍ／ｆ２の関係を満たすようなクロック信号ＣＫ１、ＣＫ２の位相同期を実現できるようになる。このような位相同期を実現することで、時間デジタル変換の処理や回路構成の簡素化や、時間デジタル変換の処理の高性能化（高精度化等）を図れるようになる。
【０１２０】
このようにクロック信号ＣＫ１、ＣＫ２を、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成し、これらのクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、時間デジタル変換の高精度化等を図れる。また基準クロック信号ＣＫＲについても、発振子ＸＴＡＬ３を用いて生成すれば、時間デジタル変換の更なる高精度化等を図れる。特に、半導体素子である遅延素子を用いて時間デジタル変換を実現する従来手法に比べて、時間デジタル変換の精度を大幅に向上できるようになる。
【０１２１】
３．第２の構成例
図１１に本実施形態の回路装置１０の第２の構成例を示す。図１１の第２の構成例は図５の第１の構成例に比べて、ＰＬＬ回路１２０、１３０の回路構成が異なっている。例えば図５のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているのに対して、図１１のＰＬＬ回路１２０、１３０はデジタル方式（ＡＤＰＬＬ）の回路構成になっている。
【０１２２】
図１１のＰＬＬ回路１２０は、位相検出器１４０、デジタル演算部１４６を含む。また発振回路１０１が、周波数制御データＤＣＶ１に基づいて発振周波数が制御されるデジタル制御の発振回路（ＤＣＸＯ）となっている。
【０１２３】
位相検出器１４０は、発振回路１０１からのクロック信号ＣＫ１（フィードバック信号）と、発振回路１０３からの基準クロック信号ＣＫＲの位相比較を、デジタル方式で行う回路である。位相検出器１４０はカウンター１４２、ＴＤＣ１４４（時間デジタル変換器）を含む。カウンター１４２は、基準クロック信号ＣＫＲのクロック周波数ｆｒ（基準周波数）を、クロック信号ＣＫ１のクロック周波数ｆ１で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣ１４４は、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデータがデジタルデータＤＰＱ１として出力される。ここでＴＤＣ１４４は、例えば複数の遅延素子と、複数のラッチ回路と、複数のラッチ回路の出力信号に基づいて除算結果の小数部に相当するデジタルデータを生成するロジック回路などにより構成できる。
【０１２４】
デジタル演算部１４６は、設定周波数データＦＣＷ１と位相検出器１４０からの比較結果のデジタルデータＤＰＱ１に基づいて、設定周波数データＦＣＷ１との位相誤差を検出する。そして位相誤差の平滑化処理を行うことで、周波数制御データＤＣＶ１を生成して、発振回路１０１に出力する。発振回路１０１は、周波数制御データＤＣＶ１に基づいて発振周波数が制御されて、クロック信号ＣＫ１を生成する。そして、生成されたクロック信号ＣＫ１が位相検出器１４０にフィードバックされる。
【０１２５】
また図１１のＰＬＬ回路１３０は、位相検出器１５０、デジタル演算部１５６を含む。また発振回路１０２が、周波数制御データＤＣＶ２に基づいて発振周波数が制御されるデジタル制御の発振回路（ＤＣＸＯ）となっている。
【０１２６】
位相検出器１５０は、発振回路１０２からのクロック信号ＣＫ２と、発振回路１０３からの基準クロック信号ＣＫＲの位相比較を、デジタル方式で行う回路である。位相検出器１５０はカウンター１５２、ＴＤＣ１５４を含む。カウンター１５２は、基準クロック信号ＣＫＲのクロック周波数ｆｒを、クロック信号ＣＫ２のクロック周波数ｆ２で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣ１５４は、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデータがデジタルデータＤＰＱ２として出力される。
【０１２７】
デジタル演算部１５６は、設定周波数データＦＣＷ２と位相検出器１５０からの比較結果のデジタルデータＤＰＱ２に基づいて、設定周波数データＦＣＷ２との位相誤差を検出する。そして位相誤差の平滑化処理を行うことで、周波数制御データＤＣＶ２を生成して、発振回路１０２に出力する。発振回路１０２は、周波数制御データＤＣＶ２に基づいて発振周波数が制御されて、クロック信号ＣＫ２を生成する。そして、生成されたクロック信号ＣＫ２が位相検出器１５０にフィードバックされる。
【０１２８】
図１１のＰＬＬ回路１２０では、ｆ１＝ＦＣＷ１×ｆｒの関係が成り立つように、周波数制御データＤＣＶ１が生成されて、発振回路１０１の発振周波数が制御される。従って、前述の図６のようにＮ１／ｆ１＝Ｍ１／ｆｒの関係が満たされるようにするためには、設定周波数データを例えばＦＣＷ１＝Ｎ１／Ｍ１に設定すればよい。このようにすれば、ＦＣＷ１＝Ｎ１／Ｍ１＝ｆ１／ｆｒとなるように周波数制御データＤＣＶ１が生成され、Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が満たされるようになる。
【０１２９】
またＰＬＬ回路１３０では、ｆ２＝ＦＣＷ２×ｆｒの関係が成り立つように、周波数制御データＤＣＶ２が生成されて、発振回路１０２の発振周波数が制御される。従って、前述の図７のようにＮ２／ｆ２＝Ｍ２／ｆｒの関係が満たされるようにするためには、設定周波数データを例えばＦＣＷ２＝Ｎ２／Ｍ２に設定すればよい。このようにすれば、ＦＣＷ２＝Ｎ２／Ｍ２＝ｆ２／ｆｒとなるように周波数制御データＤＣＶ２が生成され、Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が満たされるようになる。
【０１３０】
なおデジタル方式のＰＬＬ回路１２０、１３０は図１１の構成に限定されず、種々の変形実施が可能である。例えばＴＤＣ１４４、１５４を用いる代わりに、Ｂａｎｇ−Ｂａｎｇタイプの位相検出器とＰＩ制御を用いた構成で、デジタル方式のＰＬＬ回路１２０、１３０を実現してもよい。
【０１３１】
４．発振回路
図１２に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２を代表して、発振回路１００と記載している。
【０１３２】
図１２の発振回路１００（１０１、１０２）は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（可変容量キャパシター。広義にはキャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成できる。図１２ではバッファー回路ＢＡＢは、３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。
【０１３３】
発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（広義には制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数（クロック周波数）を調整（微調整）することが可能になる。
【０１３４】
なお、発振子ＸＴＡＬの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。
【０１３５】
図１３に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。
【０１３６】
電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。
【０１３７】
容量が可変である可変容量回路ＣＸ１の一端は、発振子ＸＴＡＬの一端（ＮＸ１）に接続される。具体的には、可変容量回路ＣＸ１の一端は、回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、発振子ＸＴＡＬの他端（ＮＸ２）に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。
【０１３８】
バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。
【０１３９】
可変容量ダイオード（バラクター）などにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣ（制御信号）に基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。例えば発振子ＸＴＡＬの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。
【０１４０】
なお発振回路１００（１０１、１０２）は図１２、図１３の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データ（広義には制御信号）に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。
【０１４１】
５．時間デジタル変換回路の構成
図１４に時間デジタル変換回路２０の構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２、処理部３０、カウンター部４０を含む。なお時間デジタル変換回路２０は図１４の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４２】
位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター部４０に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。
【０１４３】
位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果の信号ＰＱ２を出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。位相比較結果の信号ＰＱ２は処理部３０に出力される。
【０１４４】
カウンター部４０は、カウント値のカウント処理を行う。例えばカウンター部４０は、クロック信号ＣＫ１に基づいてカウント処理を行う第１のカウンターと、クロック信号ＣＫ２に基づいてカウント処理を行う第２のカウンターの少なくとも一方を含む。これらの第１、第２のカウンターは、例えば位相検出器２２からのリセット信号ＲＳＴに基づいて、そのカウント値がリセットされる。そしてカウンター部４０でのカウント値ＣＱは処理部３０に出力される。カウント値ＣＱは、クロック信号ＣＫ１、ＣＫ２に基づいてカウント処理を行う第１、第２のカウンターの少なくとも一方のカウンターのカウント値であり、後述のＣＣＴ、ＴＣＮＴなどに相当する。
【０１４５】
処理部３０は、時間をデジタル値ＤＱに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には、処理部３０は、カウンター部４０からのカウント値ＣＱや位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、時間デジタル変換の演算処理を行う。処理部３０は、例えばＡＳＩＣのロジック回路や、或いはＣＰＵ等のプロセッサーなどにより実現できる。
【０１４６】
処理部３０は、出力コード生成部３１、信号出力部３２、レジスター部３３を含む。出力コード生成部３１は、時間デジタル変換の演算処理を実行して、最終的なデジタル値ＤＱを、最終的な出力コードとして出力する。信号出力部３２は、信号ＳＴＡを生成して出力する。信号出力部３２は、クロック信号ＣＫ１に基づいて信号ＳＴＡを出力する。例えば信号出力部３２は、後述するように、例えばクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する。或いは信号出力部３２は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号ＳＴＡを出力する。レジスター部３３は１又は複数のレジスターにより構成される。例えばレジスター部３３は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部３３は例えばフリップフロップ回路やメモリー素子などにより実現できる。
【０１４７】
図１５に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＢにより構成される。フリップフロップ回路ＤＦＢのデータ端子には信号ＳＴＰが入力され、クロック端子にはクロック信号ＣＫ２が入力される。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＢのデータ端子にクロック信号ＣＫ２を入力し、クロック端子に信号ＳＴＰを入力するようにしてもよい。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。
【０１４８】
６．信号ＳＴＡの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号ＳＴＡをクロックサイクル毎に繰り返して生成する手法について説明する。
【０１４９】
図１６は、本実施形態の信号ＳＴＡの繰り返し手法（以下、適宜、単に、繰り返し手法と記載する）を説明する信号波形図である。図１６では位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の位相同期が行われている。具体的には位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミング（例えば立ち上がり遷移タイミング。立ち上がりエッジ）を一致させる位相同期が行われている。この位相同期は図１のＰＬＬ回路１２０、１３０により行われる。この位相同期タイミングＴＭにおいて、カウンター部４０（第２のカウンター）のカウント値ＴＣＮＴが例えば０にリセットされる。
【０１５０】
なお、位相同期タイミングＴＭが、回路装置１０のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングＴＭは、例えばタイミング制御部（不図示）により設定される。この場合には図１４の位相検出器２１の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングＴＭにおいてアクティブになるリセット信号ＲＳＴを、カウンター部４０に出力する。
【０１５１】
そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。具体的には、位相同期タイミングＴＭの後、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルを遷移させる。例えば図１４の信号出力部３２が、クロック信号ＣＫ１をバッファー回路によりバッファリングした信号を、信号ＳＴＡとして出力することで、クロックサイクル毎に信号ＳＴＡの信号レベルが遷移するようになる。
【０１５２】
図１６においてＣＣＴはクロックサイクル値である。クロックサイクル値ＣＣＴは、クロック信号ＣＫ１のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図１６では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。
【０１５３】
このように、位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移すると、図３、図４で説明したように、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。ここでは、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。
【０１５４】
この場合に時間デジタル変換回路２０は、図１６のＧ１〜Ｇ６に示すように、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には図１４の処理部３０が、位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱを求める演算処理を行う。
【０１５５】
例えば図２で説明したように、位相同期タイミングＴＭの後、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、例えばΔｔ、２×Δｔ、３×Δｔ・・・６×Δｔというように、クロック信号ＣＫ１のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングＴＭの後に、このようにΔｔずつ増加するクロック間時間差ＴＲに着目して、時間デジタル変換を実現している。
【０１５６】
具体的には時間デジタル変換回路２０は、図１６のＧ１〜Ｇ６に示すようにクロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。
【０１５７】
そして図１６のＧ１〜Ｇ３では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｌレベルになっている。即ちＧ１〜Ｇ３では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているため、信号ＰＱ２はＬレベルになる。
【０１５８】
このように図１６のＧ１〜Ｇ３では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。別の言い方をすれば、Ｇ１、Ｇ２、Ｇ３では、各々、ＴＤＦ＞ＴＲ＝Δｔ、ＴＤＦ＞ＴＲ＝２×Δｔ、ＴＤＦ＞ＴＲ＝３×Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも長くなっている。
【０１５９】
そして図１６のＧ４では、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。例えば信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている状態から、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる状態に入れ替わっている。
【０１６０】
このように位相の前後関係が入れ替わると、Ｇ４〜Ｇ６に示すように、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｈレベルになる。即ちＧ４〜Ｇ６では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるため、信号ＰＱ２はＨレベルになる。
【０１６１】
このようにＧ４〜Ｇ６では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。別の言い方をすれば、Ｇ４、Ｇ５、Ｇ６では、各々、ＴＤＦ＜ＴＲ＝４×Δｔ、ＴＤＦ＜ＴＲ＝５×Δｔ、ＴＤＦ＜ＴＲ＝６×Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも短くなっている。
【０１６２】
そして図１６のＧ１〜Ｇ３では、位相比較結果の信号ＰＱ２がＬレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。この場合には、カウント値ＴＣＮＴは非更新になる。例えば、カウント値ＴＣＮＴは０から増加しない。一方、Ｇ４〜Ｇ６では、位相比較結果の信号ＰＱ２がＨレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。この場合には、カウント値ＴＣＮＴが更新される。例えば、カウント値ＴＣＮＴはクロックサイクル毎に例えば１ずつインクリメントされる。
【０１６３】
時間デジタル変換回路２０（処理部３０）は、このようにして求められたカウント値ＴＣＮＴを用いて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばカウント値ＴＣＮＴで表されるコードの変換処理を行うことで、最終的なデジタル値ＤＱである出力コードを求めて出力する。
【０１６４】
図１７は本実施形態の繰り返し手法の説明図である。位相同期タイミングＴＭＡ、ＴＭＢにおいて、ＰＬＬ回路１２０、１３０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われる。これによりクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミングＴＭＡ、ＴＭＢにおいて一致するようになる。そして、位相同期タイミングＴＭＡとＴＭＢの間が測定期間ＴＳとなる。本実施形態の繰り返し手法ではこの測定期間ＴＳにおいて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。
【０１６５】
具体的には図１６、図１７のＧ４に示すように、時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミング（クロックサイクル）を特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばＧ４に示すＣＣＴ＝４となるクロックサイクルを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝４×Δｔに対応するデジタル値（或いは３×Δｔと４×Δｔの間の値に対応するデジタル値）であると判断できる。従って、図１７の１回の測定期間ＴＳで、時間差ＴＤＦをデジタル値ＤＱに変換することが可能になるため、時間デジタル変換の高速化を図れる。
【０１６６】
例えば前述の特許文献４の従来手法では、時間計測を行う１回の測定期間において１つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。
【０１６７】
これに対して本実施形態の繰り返し手法によれば、図１６、図１７に示すように１回の測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回（例えば１０００回以上）の位相比較を行うことで、デジタル値ＤＱを求めている。これにより、最終的なデジタル値ＤＱを１回の測定期間ＴＳ内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。
【０１６８】
なお図１７において、測定期間ＴＳの長さは、この測定期間ＴＳでの例えばクロック信号ＣＫ１のクロック数Ｎ（クロックサイクル数）に相当する。例えば、設定されたクロック数Ｎに対応する測定期間ＴＳ毎に、クロック信号ＣＫ１、ＣＫ２の位相同期が行われることになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間ＴＳでのクロック数Ｎを、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δｔが小さくなれば、測定期間ＴＳでのクロック数Ｎも大きくなる。
【０１６９】
そしてカウント値ＴＣＮＴは、図１７の期間ＴＳＢの長さに相当する。ここでは、位相同期タイミングＴＭＡから、位相の前後関係が入れ替わるＧ４のタイミングまでの前半の期間をＴＳＦとし、Ｇ４のタイミングから位相同期タイミングＴＭＢまでの後半の期間をＴＳＢとしている。例えば期間ＴＳＦでのクロック信号ＣＫ１のクロック数（クロックサイクル数）をＮＦとした場合には、例えばＮ＝ＮＦ＋ＴＣＮＴが成り立つ。例えば図１６ではＮＦ＝４となるため、最終的なデジタル値ＤＱ＝４×Δｔに対応する値は、クロック数ＮＦに対応するデジタル値になる。このため時間デジタル変換回路２０（処理部３０）は、カウント値ＴＣＮＴに基づいて、ＮＦ＝Ｎ−ＴＣＮＴに対応するデジタル値を求めることになる。例えばデジタル値ＤＱが８ビットである場合には、クロック数Ｎに対応するデジタル値は例えば１１１１１１１１になる。但し、クロック数ＮＦのカウント処理を行って、デジタル値ＤＱを求めるようにしてもよい。
【０１７０】
なお、測定期間ＴＳに対応するクロック数Ｎを大きくした場合には、図１６において測定可能な時間差ＴＤＦが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Ｎを大きくして分解能を高めながら、１回の測定期間ＴＳにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のＡ／Ｄ変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。
【０１７１】
この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行うのではなく、特定の期間においてだけ信号ＳＴＡを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。この場合には、例えば図１７の測定期間ＴＳにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング（Ｇ４）が特定された後は、信号ＳＴＡを発生しないようにして、省電力化を図るようにしてもよい。
【０１７２】
また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。
【０１７３】
例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。
【０１７４】
これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。
【０１７５】
例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。
【０１７６】
また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。
【０１７７】
これに対して本実施形態の繰り返し手法では、測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。
【０１７８】
７．クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値（広義にはクロックサイクル指定情報）の更新により時間デジタル変換を実現する手法について説明する。
【０１７９】
図１８〜図２０は、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。
【０１８０】
ＴＭＡ、ＴＭＢは位相同期タイミングである。図１８〜図２０では位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（立ち上がりエッジ）が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。
【０１８１】
更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図１８〜図２０では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。
【０１８２】
図１８の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図３、図４で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。
【０１８３】
一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図２で説明したようにクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３×Δｔになっている。
【０１８４】
この場合に本実施形態の更新手法では、図１８のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。
【０１８５】
そして図１８のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図１８のＡ１ではＴＤＦ＞ＴＲ＝３×Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３×Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。
【０１８６】
図１９の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図１８に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。
【０１８７】
一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９×Δｔになっている。
【０１８８】
そして本実施形態の更新手法では、図１９のＡ２に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図１９のＡ２ではＴＤＦ＜ＴＲ＝９×Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９×Δｔよりも短くなっている。この場合には、クロックサイクル指定値ＣＩＮを減少させる更新を行う。
【０１８９】
図２０の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図１９に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるのクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。
【０１９０】
一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６×Δｔになっている。
【０１９１】
そして本実施形態の更新手法では、図２０のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図２０のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば、図２０のＡ３ではＴＤＦ＝ＴＲ＝６×Δｔとなっている。従って、この場合には、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６×Δｔに対応するデジタル値を最終結果として出力する。
【０１９２】
なお、図１８〜図２０では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。
【０１９３】
例えば図１８、図１９では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。
【０１９４】
また図１９、図２０では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。
【０１９５】
また図２０のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６×Δｔと７×Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。
【０１９６】
以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。
【０１９７】
具体的にはクロックサイクル指定値ＣＩＮで指定されるクロックサイクルで信号ＳＴＡの信号レベルを変化させる。例えば図１８ではＣＩＮ＝３で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１９ではＣＩＮ＝９で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図２０も同様である。
【０１９８】
そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値ＣＩＮを更新する。例えば図１８では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果であったため、図１８のＣＩＮ＝３が、図１９ではＣＩＮ＝９に更新されている。図１９では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果であったため、図１９のＣＩＮ＝９が、図２０ではＣＩＮ＝６に更新されている。このようにして更新されるクロックサイクル指定値ＣＩＮの最終的な値が、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦのデジタル値ＤＱとして出力される。
【０１９９】
また本実施形態の更新手法では、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。そして更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図２０のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。
【０２００】
また本実施形態の更新手法において、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。
【０２０１】
即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態ではＰＬＬ回路１２０、１３０を設けない変形実施も可能である。
【０２０２】
例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここで、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合において、ＰＬＬ回路１２０、１３０を設けないと、位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。
【０２０３】
そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。
【０２０４】
８．バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。
【０２０５】
図２１は、バイナリーサーチ手法を説明する信号波形図である。図２１では、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値ＣＩＮの更新を、バイナリーサーチにより実現している。
【０２０６】
バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値ＤＱを４ビットのデータとし、４ビットの各ビットをｂ４、ｂ３、ｂ２、ｂ１とする。ｂ４がＭＳＢであり、ｂ１がＬＳＢである。図２１では、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を、バイナリーサーチにより求めている。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を順次に求める。
【０２０７】
例えば図２１において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、例えばｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。そして図２１のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値ＣＩＮは、例えば初期値であるＣＩＮ＝８に設定されている。この初期値であるＣＩＮ＝８は、最初の探索範囲内の例えば真ん中付近の値に相当する。
【０２０８】
このようにＣＩＮ＝８に設定されると、最初の更新期間ＴＰ１（第１の更新期間）では、図２１のＥ３に示すように、クロックサイクル値がＣＣＴ＝８になった場合に、信号ＳＴＡの信号レベルを遷移させる。この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。
【０２０９】
このようにｂ４＝１が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１５の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１２に更新する。
【０２１０】
このようにＣＩＮ＝１２に更新されると、次の更新期間ＴＰ２（第２の更新期間）では、Ｅ５に示すように、クロックサイクル値がＣＣＴ＝１２になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。
【０２１１】
このようにｂ４＝１、ｂ３＝０が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１１の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１０に更新する。
【０２１２】
このようにＣＩＮ＝１０に更新されると、次の更新期間ＴＰ３（第３の更新期間）では、Ｅ７に示すように、クロックサイクル値がＣＣＴ＝１０になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。
【０２１３】
最後にＣＩＮ＝１１に更新されて、次の更新期間ＴＰ４（第４の更新期間）では、Ｅ９に示すように、クロックサイクル値がＣＣＴ＝１１になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１は、ｂ１＝１に設定される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。
【０２１４】
このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図２１の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図２１に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。
【０２１５】
特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、従来手法では、例えば２Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。
【０２１６】
なお、デジタル値ＤＱの上位ビット側を図２１のバイナリーサーチ手法で求めた後、下位ビット側（例えばＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、例えば図１８〜図２０で説明した更新手法で求めるようにしてもよい。例えば図２１では、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値ＣＩＮを更新している。これに対して図１８〜図２０の更新手法では、Δシグマ型のＡ／Ｄ変換のように、位相比較結果に基づいて、ＣＩＮを±ＧＫだけ増減させる更新を行っている。ＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、ＣＩＮを＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、ＣＩＮを−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。
【０２１７】
９．物理量測定装置、電子機器、移動体
図２２に本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また基準クロック信号ＣＫＲを生成するための発振子ＸＴＡＬ３（第３の発振子、第３の振動片）を含むことができる。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３がパッケージ４１０内に気密に封止される。
【０２１８】
回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を発振させるための発振回路１０１、１０２、１０３が設けられ、これらの発振回路１０１、１０２、１０３により発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を発振させることで、クロック信号ＣＫ１、ＣＫ２、基準クロック信号ＣＫＲが生成される。
【０２１９】
例えば前述の特許文献４の従来手法では、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、回路装置は第１、第２の発振回路を内蔵していない。このためＰＬＬ回路１２０、１３０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。
【０２２０】
なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に４つ以上の発振子を設けてもよい。この場合には回路装置１０に、それに対応する４つ以上の発振回路を設ければよい。
【０２２１】
図２３に、本実施形態の回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３により物理量測定装置４００が構成される。なお電子機器５００は図２３の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２２２】
電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。
【０２２３】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。
【０２２４】
操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０２２５】
図２４に、本実施形態の回路装置１０を含む移動体の例を示す。本実施形態の回路装置１０（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２４は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置１０と発振子（不図示）を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置１０や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。
【０２２６】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報、制御信号、同期化回路等）と共に記載された用語（クロックサイクル指定値、制御電圧、ＰＬＬ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、ＰＬＬ回路の構成、位相同期処理、発振処理、時間デジタル変換処理、第１、第２の信号の生成処理、位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０２２７】
ＣＫ１、ＣＫ２…クロック信号（第１、第２のクロック信号）、
ｆ１、ｆ２…クロック周波数（第１、第２のクロック周波数）、
ＣＫＲ…基準クロック信号、ｆｒ…基準クロック信号のクロック周波数、
ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３…発振子（第１、第２、第３の発振子）、
Δｔ…分解能、ＳＴＡ、ＳＴＰ…信号（第１、第２の信号）、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＣＮＴ…カウント値、ＴＳ…測定期間、
ＴＭ、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、Ｎ、Ｍ…クロック数、
ＤＣＫ１〜ＤＣＫ４…分周クロック信号（第１〜第４の分周クロック信号）、
１０…回路装置、２０…時間デジタル変換回路、
２１、２２…位相検出器（第１、第２の位相検出器）、３０…処理部、
３１…出力コード生成部、３２…信号出力部、３３…レジスター部、４０…カウンター部、
１００…発振回路、１０１、１０２、１０３…発振回路（第１、第２、第３の発振回路）、
１２０…ＰＬＬ回路（第１のＰＬＬ回路）、
１２２、１２４…分周回路（第１、第２の分周回路）、
１２６…位相検出器（第１の位相検出器）、１２８…チャージポンプ回路、
１３０…ＰＬＬ回路（第２のＰＬＬ回路）、
１３２、１３４…分周回路（第３、第４の分周回路）、
１３６…位相検出器（第２の位相検出器）、１３８…チャージポンプ回路、
１４０…位相検出器、１４２…カウンター、１４４…ＴＤＣ、１４６…デジタル演算部、
１５０…位相検出器、１５２…カウンター、１５４…ＴＤＣ、１５６…デジタル演算部、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部
【図１】
2018137600.tif 000003
【図２】
2018137600.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018137600.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2018137600.tif 000020
【図１９】
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【図２０】
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【図２１】
2018137600.tif 000023
【図２２】
2018137600.tif 000024
【図２３】
2018137600.tif 000025
【図２４】
2018137600.tif 000026
【手続補正書】
【提出日】平成30年2月13日(2018.2.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
例えば図９において基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚであったとする。この場合にＮ＝Ｎ１×Ｍ２＝１０１×１０１＝１０２０１、Ｍ＝Ｎ２×Ｍ１＝１０２×１００＝１０２００に設定する。ここでは、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜１０２０１−１０２００｜＝１の関係が成り立っている。こうすることで、図９に示すように、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、各々、ｆ１＝１０２．０１ＭＨｚ、ｆ２＝１０２ＭＨｚに設定される。即ち、図５の発振回路１０１は、ｆ１＝１０２．０１ＭＨｚとなるように、制御電圧ＶＣ１に基づいてクロック信号ＣＫ１のクロック周波数ｆ１を調整する。発振回路１０２は、ｆ２＝１０２ＭＨｚとなるように、制御電圧ＶＣ２に基づいてクロック信号ＣＫ２のクロック周波数ｆ２を調整する。これにより、時間デジタル変換の分解能Δｔは、Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜１０２０１−１０２００｜／（１０２０１×ｆ２）の関係式から、０．９６ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。