(57)【要約】 【課題】小型化に優れ、かつ、静電気放電に対する耐性の高い半導体スイッチを提供する。【解決手段】本実施形態による半導体スイッチは、複数の第１端子と、複数の第１端子に対して共通に設けられた第２端子とを備える。複数の第１ＭＩＳスイッチ部は、複数の第１端子と第２端子との間のそれぞれに設けられ、第１端子と第２端子との間で高周波信号を通過させあるいは遮断する。キャパシタ素子は、複数の第１ＭＩＳスイッチ部と同一ＳＯＩ基板に設けられ、第２端子と複数の第１ＭＩＳスイッチ部との間に接続され、複数の第１端子に対して共通である。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の第１端子と、
前記複数の第１端子に対して共通に設けられた第２端子と、
前記複数の第１端子と前記第２端子との間のそれぞれに設けられ、前記第１端子と前記第２端子との間で高周波信号を通過させあるいは遮断する複数の第１ＭＩＳスイッチ部と、
前記複数の第１ＭＩＳスイッチ部と同一ＳＯＩ基板に設けられ、前記第２端子と前記複数の第１ＭＩＳスイッチ部との間に接続され、前記複数の第１端子に対して共通のキャパシタ素子とを備えた半導体スイッチ。
【請求項２】
前記複数の第１ＭＩＳスイッチ部および前記キャパシタ素子と同一ＳＯＩ基板に設けられ、それぞれ前記複数の第１端子と基準電圧源との間に接続された複数の第２ＭＩＳスイッチ部をさらに備えた請求項１に記載の半導体スイッチ。
【請求項３】
前記キャパシタ素子に対して並列に接続され、前記ＳＯＩ基板上に設けられたダイオード素子をさらに備えた請求項１または請求項２に記載の半導体スイッチ。
【請求項４】
前記ダイオード素子のアノードは、前記キャパシタ素子と前記複数の第１スイッチ部との間のノードに接続され、
前記ダイオード素子のカソードは、前記キャパシタ素子と前記第２端子との間のノードに接続されている、請求項３に記載の半導体スイッチ。
【請求項５】
前記ダイオード素子のカソードからアノードへの耐圧は、前記第２端子に接続される増幅器からの出力電圧よりも高い、請求項３または請求項４に記載の半導体スイッチ。
【請求項６】
前記ダイオードは、ゲートとソースとが接続されたＭＩＳＦＥＴ（Metal Isolation Semiconductor Field Effect Transistor）であり、
前記ＭＩＳＦＥＴのソースは、前記キャパシタ素子と前記複数の第１スイッチ部との間のノードに接続され、
前記ＭＩＳＦＥＴのドレインは、前記キャパシタ素子と前記第２端子との間のノードに接続されている、請求項３から請求項５のいずれか一項に記載の半導体スイッチ。
【請求項７】
前記複数の第１スイッチ部、前記キャパシタ素子および前記ダイオード素子は、同一ＳＯＩ基板に設けられている、請求項３から請求項６のいずれか一項に記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体スイッチに関する。
【背景技術】
【０００２】
近年、携帯端末等のような移動体通信機器は、マルチバンド化が進んでおり、キャリアアグリゲーション方式やＭＩＭＯ（Multiple-Input and Multiple-Output）方式等を用いて複数の高周波信号を同時に送受信可能な場合がある。このような移動体通信機器に用いられる高周波スイッチ回路は、多数の高周波信号を同時にスイッチングするために複雑化しており、かつ、回路面積の増大が問題となっている。また、静電気放電（ＥＳＤ（Electrostatic Discharge））に対する耐性の高い高周波数スイッチ回路が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８２７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
小型化に優れ、かつ、静電気放電に対する耐性の高い半導体スイッチを提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体スイッチは、複数の第１端子と、複数の第１端子に対して共通に設けられた第２端子とを備える。複数の第１ＭＩＳスイッチ部は、複数の第１端子と第２端子との間のそれぞれに設けられ、第１端子と第２端子との間で高周波信号を通過させあるいは遮断する。キャパシタ素子は、複数の第１ＭＩＳスイッチ部と同一ＳＯＩ基板に設けられ、第２端子と複数の第１ＭＩＳスイッチ部との間に接続され、複数の第１端子に対して共通である。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による高周波送受信回路１の構成例を示す図。
【図２】ＲＦスイッチ回路３０の構成例を示す図。
【図３】ＭＩＳ型キャパシタの構成例を示す断面図。
【図４】積層型キャパシタの構成例を示す断面図。
【図５】第２実施形態によるＲＦスイッチ回路３０の構成例を示す図。
【図６】第３実施形態によるＲＦスイッチ回路３０の構成例を示す図。
【図７】キャパシタ素子ＣＡＰおよびＭＩＳＦＥＴ５０の構成例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態による高周波送受信回路１の構成例を示す図である。高周波送受信回路１は、高周波信号を送受信する電気機器に用いることができ、例えば、携帯電話、スマートフォン、無線タブレット、無線ルータなどの移動体通信端末、あるいは、無線基地局、無線アクセスポイントに適用することができる。高周波送受信回路１は、１つの半導体チップとして構成されていてもよく、あるいは、複数の半導体チップで構成されたモジュールとして構成されていてもよい。例えば、高周波送受信回路１は、ＳＯＩ（Silicon On Insulator）基板上に設けられており、１つの半導体チップとして構成されている。勿論、高周波送受信回路１の一部を１つの半導体チップとしてＳＯＩ基板上に設けてもよい。例えば、ＰＡ（Power Amplifier）１０およびＲＦスイッチ回路３０を１つの半導体チップとして構成してもよい。
【０００９】
高周波送受信回路１は、ＰＡ１０と、インピーダンス整合回路２０と、ＲＦスイッチ回路３０と、デュプレクサ４０とを備えている。
【００１０】
ＰＡ１０は、図示しないベースバンド回路やトランシーバ回路から入力された高周波信号としての送信信号を、所定の利得で増幅してインピーダンス整合回路２０へ出力する。
【００１１】
インピーダンス整合回路２０は、ＰＡ１０とＲＦスイッチ回路３０との間に接続されており、例えば、ＬＣ回路で構成されている。インピーダンス整合回路２０は、高周波送受信回路１のインピーダンスを、所定のインピーダンス（例えば、５０オーム）に整合させるために設けられている。尚、インピーダンス整合回路２０は、ＰＡ１０およびＲＦスイッチ回路３０と同じ半導体チップ上に設けられてもよく、それらとは別の外部素子として設けられてもよい。
【００１２】
ＲＦスイッチ回路３０は、インピーダンス整合回路２０と複数のデュプレクサ４０との間に設けられている。ＲＦスイッチ回路３０は、第２端子としての共通ポートＣＯＭを、複数の第１端子としての複数の出力ポートＲＦ１〜ＲＦｎのいずれかに接続する。即ち、ＲＦスイッチ回路３０は、所謂、ＳＰｎＴ（Single-Pole n-Throw）スイッチ回路である。ＲＦスイッチ回路３０は、共通ポートＣＯＭと複数の出力ポートＲＦ１〜ＲＦｎとの間で高周波信号をスイッチング（通過／遮断）する。
【００１３】
デュプレクサ４０は、ＲＦスイッチ回路３０からの送信信号をフィルタリングして所望の周波数帯域の送信信号を通過させる。いずれかのデュプレクサ４０を通過した送信信号は、図示しないスイッチおよびアンテナを介して送信される。また、デュプレクサ４０は、図示しないアンテナおよびスイッチからの受信信号をフィルタリングして所望の周波数帯域の受信信号を入力ポートＲＸ１〜ＲＸｎへ通過させる。いずれかのデュプレクサ４０を通過した受信信号は、図示しない増幅器（例えば、ＰＡ）で増幅されベースバンド回路やトランシーバ回路へ送信される。
【００１４】
図２は、ＲＦスイッチ回路３０の構成例を示す図である。ＲＦスイッチ回路３０は、１つの半導体チップとしてＳＯＩ基板上に設けられている。上述の通り、ＲＦスイッチ回路３０は、さらに他の構成要素を含めて１つの半導体チップとして構成されてもよい。ＳＯＩ基板は、基板と、基板上に設けられた絶縁膜と、絶縁膜上に設けられた半導体層とを含む。基板は、例えば、シリコン基板である。絶縁膜は、例えば、シリコン酸化膜である。半導体層は、例えば、シリコン層である。
【００１５】
ＲＦスイッチ回路３０は、出力ポートＲＦ１〜ＲＦｎ（ｎは２以上の整数）と、共通ポートＣＯＭと、複数のスルースイッチＴＨ１〜ＴＨｎと、複数のシャントスイッチＳＨ１〜ＳＨｎと、キャパシタ素子ＣＡＰと、コントローラ３５とを備えている。ＲＦスイッチ回路３０が１つの半導体チップとして構成される場合、複数のスルースイッチＴＨ１〜ＴＨｎ、複数のシャントスイッチＳＨ１〜ＳＨｎ、キャパシタ素子ＣＡＰおよびコントローラ３５は、同一の半導体層（例えば、シリコン層）に設けられている。
【００１６】
共通ポートＣＯＭは、複数の出力ポートＲＦ１〜ＲＦｎに対して共通に設けられている。従って、共通ポートＣＯＭからの送信信号は、出力ポートＲＦ１〜ＲＦｎのいずれかから出力される。
【００１７】
第１スイッチ部としてのスルースイッチＴＨ１〜ＴＨｎは、それぞれ出力ポートＲＦ１〜ＲＦｎと共通ノードＮ１との間に接続されている。スルースイッチＴＨ１〜ＴＨｎは、同一の内部構成を有する。従って、スルースイッチＴＨ１の内部構成を説明し、それ以外のスルースイッチＴＨ２〜ＴＨｎの内部構成の説明は省略する。また、図２においても、スルースイッチＴＨ１の内部構成を示し、それ以外のスルースイッチＴＨ２〜ＴＨｎの内部構成の図示は省略する。
【００１８】
スルースイッチＴＨ１は、共通ノードＮ１と出力ポートＲＦ１との間に直列に接続された複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１ａ〜ＭＩＳＦＥＴ（ｐ）ａ（以下、単にＦＥＴ１ａ〜ＦＥＴ（ｐ）ａという）を備えている。ｐは１以上の整数である。ＦＥＴ１ａ〜ＦＥＴ（ｐ）ａのゲート電極は、コントローラ３５に接続されており、同一の制御信号Ｃｏｎ１ａを受ける。これにより、ＦＥＴ１ａ〜ＦＥＴ（ｐ）ａは、同時に同一状態（オンまたはオフ）になる。その結果、スルースイッチＴＨ１は、１つのスイッチとして機能する。他のスルースイッチＴＨ２〜ＴＨｎも、それぞれ制御信号Ｃｏｎ２ａ〜Ｃｏｎ（ｎ）ａに従って、同様に１つのスイッチとして機能する。尚、（ｐ）や（ｎ）の括弧は、ｐやｎが数値であることを示すために便宜的に記載したものである。
【００１９】
スルースイッチＴＨ１〜ＴＨｎは、共通ノードＮ１を介してそれぞれ対応する出力ポートＲＦ１〜ＲＦｎへ共通ポートＣＯＭからの送信信号を通過させ、あるいは、該送信信号を遮断する。スルースイッチＴＨ１〜ＴＨｎのうちスルースイッチＴＨｋ（１≦ｋ≦ｎ）がオン状態（導通状態）である場合、他のスルースイッチＴＨ１〜ＴＨｋ−１、ＴＨｋ＋１〜ＴＨｎはオフ状態（非導通状態）である。これにより、スルースイッチＴＨｋは、共通ポートＣＯＭからの送信信号を出力ポートＲＦ１〜ＲＦｎのうち選択された出力ポートＲＦｋへ通過させることができる。
【００２０】
第２スイッチ部としてのシャントスイッチＳＨ１〜ＳＨｎは、それぞれ出力ポートＲＦ１〜ＲＦｎと基準電圧源としてのグランドＧＮＤとの間に接続されている。シャントスイッチＳＨ１〜ＳＨｎは、同一の内部構成を有する。従って、シャントスイッチＳＨ１の内部構成を説明し、それ以外のシャントスイッチＳＨ２〜ＳＨｎの内部構成の説明は省略する。また、図２においても、シャントスイッチＳＨ１の内部構成を示し、それ以外のシャントスイッチＳＨ２〜ＳＨｎの内部構成の図示は省略する。
【００２１】
シャントスイッチＳＨ１は、出力ポートＲＦ１とグランドＧＮＤとの間に直列に接続された複数のＭＩＳＦＥＴ１ｂ〜ＭＩＳＦＥＴ（ｑ）ｂ（以下、単にＦＥＴ１ｂ〜ＦＥＴ（ｑ）ｂという）を備えている。ｑは１以上の整数である。ＦＥＴ１ｂ〜ＦＥＴ（ｑ）ｂのゲート電極は、コントローラ３５に接続されており、同一の制御信号Ｃｏｎ１ｂを受ける。これにより、ＦＥＴ１ｂ〜ＦＥＴ（ｑ）ｂは、同時に同一状態（オンまたはオフ）になる。その結果、シャントスイッチＳＨ１は、１つのスイッチとして機能する。他のシャントスイッチＳＨ２〜ＳＨｎも、それぞれ、制御信号Ｃｏｎ２ｂ〜Ｃｏｎ（ｎ）ｂに従って、同様に１つのスイッチとして機能する。
【００２２】
制御信号Ｃｏｎ１ｂ〜Ｃｏｎ（ｎ）ｂは、それぞれ制御信号Ｃｏｎ１ａ〜Ｃｏｎ（ｎ）ａに対して相補の信号となる。従って、スルースイッチＴＨｋがオン状態である場合、それに対応するシャントスイッチＳＨｋはオフ状態となる。一方、スルースイッチＴＨｋがオフ状態である場合、それに対応するシャントスイッチＳＨｋはオン状態となる。
【００２３】
シャントスイッチＳＨ１〜ＳＨｎは、それぞれスルースイッチＴＨ１〜ＴＨｎがオフ状態のときにオン状態となって、共通ポートＣＯＭと出力ポートＲＦ１〜ＲＦｎとの間のアイソレーション特性を向上させる。例えば、スルースイッチＴＨｋがオン状態である場合、他のスルースイッチＴＨ１〜ＴＨｋ−１、ＴＨｋ＋１〜ＴＨｎはオフ状態である。このとき、スルースイッチＴＨｋに対応するシャントスイッチＳＨｋはオフ状態であり、他のシャントスイッチＳＨ１〜ＳＨｋ−１、ＳＨｋ＋１〜ＳＨｎはオン状態となる。オン状態であるスルースイッチＴＨｋは共通ポートＣＯＭと出力ポートＲＦｋとの間のインピーダンスを充分に低くする。スルースイッチＴＨｋに対応するシャントスイッチＳＨｋはオフ状態であり、グランドＧＮＤと出力ポートＲＦｋとの間のインピーダンスを充分に高くする。従って、シャントスイッチＳＨｋは共通ポートＣＯＭと出力ポートＲＦｋとの間において高周波信号を低損失で通過させることができる。一方、シャントスイッチＳＨ１〜ＳＨｋ−１、ＳＨｋ＋１〜ＳＨｎがオン状態であることにより、出力ポートＲＦ１〜ＲＦｋ−１、ＲＦｋ＋１〜ＲＦｎと共通ポートＣＯＭとの間を通過(漏洩)しようとする高周波信号はグランドＧＮＤへ逃げる。これにより、出力ポートＲＦ１〜ＲＦｋ−１、ＲＦｋ＋１〜ＲＦｎと共通ポートＣＯＭとの間のアイソレーション特性が向上する。
【００２４】
キャパシタ素子ＣＡＰは、共通ポートＣＯＭと共通ノードＮ１との間に接続されている。即ち、キャパシタ素子ＣＡＰは、共通ポートＣＯＭとスルースイッチＴＨ１〜ＴＨｎとの間に接続されており、複数の出力ポートＲＦ１〜ＲＦｎに対して共通に設けられている。キャパシタ素子ＣＡＰは、共通ノードＮ１からの直流電流および直流電圧を遮断するために設けられている。例えば、ＰＡ１０の出力信号には、高周波信号のほかにＰＡ１０を駆動するための直流電力が含まれる場合がある。キャパシタ素子ＣＡＰは、このような直流電力成分を高周波信号から除去する。キャパシタ素子ＣＡＰは、例えば、ＭＩＳキャパシタ、ポリシリコンキャパシタでよい。
【００２５】
ここで、高周波送受信回路１全体の大きさを小さくするために、キャパシタ素子ＣＡＰの大きさを小型化する必要がある。キャパシタ素子ＣＡＰを小型化するために、キャパシタ素子ＣＡＰは、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎと同じシリコン層に設けられている。即ち、キャパシタ素子ＣＡＰは、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎとともに、ＲＦスイッチ回路３０の半導体チップに組み込まれている。キャパシタ素子ＣＡＰは、ＲＦスイッチ回路３０に組み込まれるために、ＭＩＳ型キャパシタまたは積層型キャパシタであることが好ましい。
【００２６】
図３は、ＭＩＳ型キャパシタの構成例を示す断面図である。ＭＩＳ型キャパシタは、例えば、半導体層１００と、ゲート絶縁膜２００と、ゲート電極３００とを含む。ゲート絶縁膜２００は、半導体層１００に設けられた不純物拡散層１１０上に設けられ、ゲート電極３００は、ゲート絶縁膜２００上に設けられる。不純物拡散層１１０およびゲート電極３００がキャパシタ素子ＣＡＰの電極として機能する。尚、ＭＩＳ型キャパシタ素子は、ＳＯＩ基板の半導体層１００上に設けられている。半導体層１００は、ＳＯＩ基板の絶縁層９９上に設けられている。絶縁層９９は、基板９８上に設けられている。
【００２７】
図４は、積層型キャパシタの構成例を示す断面図である。積層型キャパシタは、例えば、第１ポリシリコン層４００と、層間絶縁膜５００と、第２ポリシリコン層６００とを含む。第１ポリシリコン層４００は半導体層１００の上方に設けられ、層間絶縁膜５００は第１ポリシリコン層４００上に設けられる。さらに、第２ポリシリコン層６００は、層間絶縁膜５００上に設けられる。第１および第２ポリシリコン層４００、６００がキャパシタ素子ＣＡＰの電極として機能する。尚、積層型キャパシタも、ＳＯＩ基板の半導体層１００上に設けられている。半導体層１００は、ＳＯＩ基板の絶縁層９９上に設けられている。絶縁層９９は、基板９８上に設けられている。
【００２８】
もし、キャパシタ素子ＣＡＰがＲＦスイッチ回路３０の半導体チップに内蔵されていない場合、キャパシタ素子ＣＡＰは、別の構成要素として、ＲＦスイッチ回路３０の共通ポートＣＯＭに外付けされる必要がある。この場合、高周波送受信回路１を構成する部品数が増加し、高周波送受信回路１も大きくなってしまう。
【００２９】
これに対し、本実施形態によるＲＦスイッチ回路３０は、キャパシタ素子ＣＡＰを、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎとともに、同一半導体チップに組み込んでいる。これにより、ＰＡ１０からの直流電力を遮断することができ、かつ、ＲＦスイッチ回路３０や高周波送受信回路１を小型化することができる。
【００３０】
（第２実施形態）
図５は、第２実施形態によるＲＦスイッチ回路３０の構成例を示す図である。第２実施形態によるＲＦスイッチ回路３０は、ダイオード素子ＤＩをさらに備えている点で第１実施形態のそれと異なる。第２実施形態によるＲＦスイッチ回路３０のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００３１】
ダイオード素子ＤＩは、キャパシタ素子ＣＡＰに対して並列に接続されている。  ダイオード素子ＤＩのアノードは、キャパシタ素子ＣＡＰと複数のスルースイッチＴＨ１〜ＴＨｎとの間のノードＮ１に接続されている。ダイオード素子ＤＩのカソードは、キャパシタ素子ＣＡＰと共通ポートＣＯＭとの間のノードＮ２に接続されている。ダイオード素子ＤＩは、例えば、ツェナーダイオードであり、所定の逆方向バイアスによってツェナー降伏する。
【００３２】
ここで、高周波送受信回路１全体の大きさを小さくするために、キャパシタ素子ＣＡＰの大きさをさらに小型化する必要がある。キャパシタ素子ＣＡＰを小型化し、あるいは、その容量を増大させるために、キャパシタ素子ＣＡＰは、電極間のゲート絶縁膜または層間絶縁膜を薄くすることが好ましい。このような薄いゲート絶縁膜や層間絶縁膜は、静電気放電（ＥＳＤ）に対して耐性が低い。従って、キャパシタ素子ＣＡＰは、大容量化および小型化するとＥＳＤ耐性が低くなり、破壊されやすくなってしまう。
【００３３】
そこで、本実施形態によるＲＦスイッチ回路３０は、キャパシタ素子ＣＡＰと並列に接続されたダイオード素子ＤＩを備える。ダイオード素子ＤＩは、共通ポートＣＯＭから出力ポートＲＦ１〜ＲＦｎへの方向が逆方向となるように接続されている。さらに、ダイオード素子ＤＩの逆方向の降伏電圧は、共通ポートＣＯＭに通常印加される電圧（ＰＡ１０の出力電圧）より高い電圧に設定される。例えば、ＰＡ１０の出力電圧が約３．５Ｖとすると、ダイオード素子ＤＩの逆方向の降伏電圧は約５Ｖに設定される。これにより、通常動作においてＰＡ１０からの出力電圧が印加されても、ダイオード素子ＤＩは、降伏することなく、キャパシタ素子ＣＡＰの機能を阻害しない。従って、通常動作において、キャパシタ素子ＣＡＰは、共通ポートＣＯＭからの直流電力成分を排除することができる。一方、ＥＳＤは、通常、５Ｖよりも充分に高い電圧である。このような、ＥＳＤが共通ポートＣＯＭに印加された場合、ダイオード素子ＤＩが降伏（ツェナー降伏）する。これにより、ダイオード素子ＤＩが一時的に導通状態となり、共通ポートＣＯＭとノードＮ１との間の電圧差が低下する。ダイオード素子ＤＩが降伏したときに流れる電流は、ダイオード素子ＤＩ、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎを介してグランドＧＮＤへ流れる。その結果、ダイオード素子ＤＩは、キャパシタ素子ＣＡＰの破壊を抑制することができる。
【００３４】
尚、ＥＳＤは、ＲＦスイッチ回路３０の実装時に共通ポートＣＯＭや出力ポートＲＦ１〜ＲＦ（ｎ）に印加され得る。出力ポートＲＦ１〜ＲＦ（ｎ）側には、図示しない保護回路、シャントスイッチＳＨ１〜ＳＨｎおよびスルースイッチＴＨ１〜ＴＨｎが設けられているので、ＥＳＤは、出力ポートＲＦ１〜ＲＦ（ｎ）側からはキャパシタ素子ＣＡＰへ直接印加されない。しかし、ＥＳＤは、共通ポートＣＯＭ側からキャパシタ素子ＣＡＰへ直接印加され得る。従って、ダイオード素子ＤＩは、共通ポートＣＯＭから出力ポートＲＦ１〜ＲＦｎへの方向が逆方向となるように接続される。これにより、ＥＳＤが共通ポートＣＯＭに印加された場合に、ダイオード素子ＤＩが降伏し、キャパシタ素子ＣＡＰの破壊を抑制することができる。
【００３５】
以上のように、第２実施形態によるＲＦスイッチ回路３０は、キャパシタ素子ＣＡＰに並列接続されたダイオード素子ＤＩを備える。これにより、キャパシタ素子ＣＡＰの容量を大きく維持しつつキャパシタ素子ＣＡＰを小型化するためにキャパシタ素子ＣＡＰの電極間の絶縁膜を薄くしても、ダイオード素子ＤＩがキャパシタ素子ＣＡＰのＥＳＤ耐性の低下を抑制することができる。即ち、第２実施形態によるＲＦスイッチ回路３０は、小型化およびＥＳＤ耐性の両立を図ることができる。
【００３６】
また、ＲＦスイッチ回路３０は、キャパシタ素子ＣＡＰを、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎとともに、同一半導体チップとしてＳＯＩ基板上に設けられている。
【００３７】
もし、ＲＦスイッチ回路３０がバルクシリコン基板上に設けられている場合、ＥＳＤを基板へ逃がすことができる。しかし、ＲＦスイッチ回路３０がＳＯＩ基板の半導体層上に設けられている場合、基板と半導体層との間に絶縁膜を有するため、ＥＳＤを容易に逃がすことができない。
【００３８】
これに対し、第２実施形態では、ダイオード素子ＤＩがキャパシタ素子ＣＡＰに対して並列に接続されている。これにより、ＳＯＩ基板の半導体層上にＲＦスイッチ回路３０を設けても、ダイオード素子ＤＩがＥＳＤを容易に逃がすことができ、キャパシタ素子ＣＡＰをＥＳＤから保護することができる。
【００３９】
さらに、ダイオード素子ＤＩをキャパシタ素子ＣＡＰに対して並列に接続することによって、ダイオード素子ＤＩの両端の電圧差が小さくなる。従って、ダイオード素子ＤＩで発生する高周波信号の歪が抑制され得る。また、ダイオード素子ＤＩの両端の電圧差を小さくすることによって、ダイオード素子ＤＩ自体の耐圧が小さくて済む。例えば、ダイオード素子ＤＩをノードＮ２とグランドＧＮＤとの間に接続した場合、ダイオード素子ＤＩは、高周波信号のピーク電圧（例えば、約３２Ｖ）ほどの耐圧を要する。一方、ダイオード素子ＤＩをキャパシタ素子ＣＡＰに並列接続した場合、ダイオード素子ＤＩは、共通ポートＣＯＭに掛かる直流電圧（例えば、約５Ｖ）ほどの耐圧で足りる。
【００４０】
（第３実施形態）
図６は、第３実施形態によるＲＦスイッチ回路３０の構成例を示す図である。第３実施形態によるＲＦスイッチ回路３０は、ダイオード素子ＤＩとしてＭＩＳＦＥＴ５０を備えている。ＲＦスイッチ回路３０のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００４１】
ＭＩＳＦＥＴ５０のソースは、キャパシタ素子ＣＡＰと複数のスルースイッチＴＨ１〜ＴＨｎとの間のノードＮ１に接続され、ＭＩＳＦＥＴ５０のドレインＤは、キャパシタ素子ＣＡＰと共通ポートＣＯＭとの間のノードＮ２に接続されている。ＭＩＳＦＥＴ５０のゲート電極ＧおよびソースＳは互いに接続されており、短絡している。これにより、ＭＩＳＦＥＴ５０は、ダイオード素子ＤＩと等価回路になる。尚、ＭＩＳＦＥＴ５０は、コントローラ３５のＦＥＴあるいはスルースイッチＴＨ１〜ＴＨｎのＦＥＴと同様に同一半導体層上に設けられている。ＭＩＳＦＥＴ５０は、例えば、コントローラ３５を構成するＦＥＴの製造プロセスと同一プロセスで形成可能である。
【００４２】
ＭＩＳＦＥＴ５０の逆方向の降伏電圧は、ダイオード素子ＤＩのそれと同様に、共通ポートＣＯＭに通常印加される電圧（ＰＡ１０の出力電圧）より高い電圧に設定される。これにより、通常動作において、ＭＩＳＦＥＴ５０は、降伏することなく、キャパシタ素子ＣＡＰの機能を阻害しない。従って、通常動作において、キャパシタ素子ＣＡＰは、共通ポートＣＯＭからの直流電力成分を排除することができる。
【００４３】
一方、降伏電圧を超えるＥＳＤが共通ポートＣＯＭに印加された場合、ＭＩＳＦＥＴ５０が降伏（ツェナー降伏）する。これにより、ダイオード素子ＤＩが一時的に導通状態となり、共通ポートＣＯＭとノードＮ１との間の電圧差が低下する。ダイオード素子ＤＩが降伏したときに流れる電流は、ダイオード素子ＤＩ、スルースイッチＴＨ１〜ＴＨｎおよびシャントスイッチＳＨ１〜ＳＨｎを介してグランドＧＮＤへ流れる。その結果、ダイオード素子ＤＩは、キャパシタ素子ＣＡＰの破壊を抑制することができる。このように、ダイオード素子ＤＩとしてＭＩＳＦＥＴ５０を用いても、本実施形態の効果は失われない。
【００４４】
図７は、キャパシタ素子ＣＡＰおよびＭＩＳＦＥＴ５０の構成例を示す図である。キャパシタ素子ＣＡＰおよびＭＩＳＦＥＴ５０は、同一半導体層１００上に設けられている。キャパシタ素子ＣＡＰは、図３に示すＭＩＳキャパシタと同様である。尚、キャパシタ素子ＣＡＰおよびＭＩＳＦＥＴ５０は、ＳＯＩ基板の半導体層１００上に設けられている。半導体層１００は、ＳＯＩ基板の絶縁層９９上に設けられている。絶縁層９９は、基板９８上に設けられている。
【００４５】
ＭＩＳＦＥＴ５０は、ソース層Ｓと、ドレイン層Ｄと、ゲート絶縁膜２００と、ゲート電極Ｇとを備えている。ソース層Ｓおよびドレイン層Ｄは、半導体層１００に設けられている。ソース層Ｓとドレイン層Ｄとの間の半導体層１００上には、ゲート絶縁膜２００が設けられている。ゲート絶縁膜２００上には、ゲート電極Ｇが設けられている。
【００４６】
ゲート電極Ｇは、キャパシタ素子ＣＡＰの一方の電極３００およびソース層Ｓに電気的に接続されており、ノードＮ１に電気的に接続されている。ドレイン層Ｄは、不純物拡散層１１０と電気的に接続されており、ノードＮ２に電気的に接続されている。このように、キャパシタ素子ＣＡＰおよびＭＩＳＦＥＴ５０は、同一半導体層１００上に設けられ得る。さらに、図示しないが、他のスルースイッチＴＨ１〜ＴＨｎ、シャントスイッチＳＨ１〜ＳＨｎ、コントローラ３５も同一半導体層１００上に設けられている。これにより、ＲＦスイッチ回路３０や高周波送受信回路１を小型化することができる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４８】
１・・・高周波送受信回路、１０・・・ＰＡ、２０・・・インピーダンス整合回路、３０・・・ＲＦスイッチ回路、４０・・・デュプレクサ、３０・・・ＲＦスイッチ回路、ＲＦ１〜ＲＦｎ・・・出力ポート、ＣＯＭ・・・共通ポート、ＴＨ１〜ＴＨｎ・・・スルースイッチ、ＳＨ１〜ＳＨｎ・・・シャントスイッチ、ＣＡＰ・・・キャパシタ素子、３５・・・コントローラ、ＤＩ・・・ダイオード素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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