(57)【要約】【課題】暗電流の抑制された撮像装置を提供する。【解決手段】本開示の撮像装置は、半導体基板と、半導体基板の表面を覆い、第２部分と、第２部分よりも厚みが大きい第１部分とを含む第１絶縁層と、撮像セルとを有する。撮像セルは、第１ゲート電極と、第１ゲート電極と半導体基板の表面との間に位置する第１ゲート絶縁層とを含み、半導体基板内の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、第２ゲート電極と、第２ゲート電極と半導体基板の表面との間に位置する第２ゲート絶縁層とを含む第２トランジスタと、第２ゲート電極および第１不純物領域に電気的に接続される光電変換部とを有する。第１部分は、第１不純物領域のうち半導体基板の表面に露出している部分の少なくとも一部を覆い、第１ゲート絶縁層は、第１絶縁層の第１部分の一部であり、第２ゲート絶縁層は、第１絶縁層の第２部分の一部である。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面を覆い、第２部分と、前記第２部分よりも厚みが大きい第１部分とを含む第１絶縁層と、
撮像セルと、
を備え、
前記撮像セルは、
第１ゲート電極と、前記第１ゲート電極と前記半導体基板の表面との間に位置する第１ゲート絶縁層とを含み、前記半導体基板内の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
第２ゲート電極と、前記第２ゲート電極と前記半導体基板の前記表面との間に位置する第２ゲート絶縁層とを含む第２トランジスタと、
前記第２ゲート電極および前記第１不純物領域に電気的に接続される光電変換部と、
を備え、
前記第１部分は、前記第１不純物領域のうち前記半導体基板の前記表面に露出している部分の少なくとも一部を覆い、
前記第１ゲート絶縁層は、前記第１絶縁層の前記第１部分の一部であり、
前記第２ゲート絶縁層は、前記第１絶縁層の前記第２部分の一部である、撮像装置。
【請求項２】
前記撮像セルは、前記光電変換部に電気的に接続され、前記第１部分を貫通して前記第１不純物領域に直接接続される第１プラグをさらに備え、
前記第１不純物領域は、第１領域と、前記第１領域よりも不純物濃度が高い第２領域とを含み、
前記第１プラグは、前記第２領域に直接接続されている、請求項１に記載の撮像装置。
【請求項３】
前記撮像セルは、前記半導体基板内の第２不純物領域を含み、
前記第１トランジスタは、前記第２不純物領域を前記ソースおよび前記ドレインの他方として含み、
前記第１部分は、前記第２不純物領域の一部を覆い、
前記第２部分は、前記第２不純物領域の他の一部を覆う、請求項１または２に記載の撮像装置。
【請求項４】
前記第２不純物領域のうち、平面視において前記第１部分と重なる部分の注入深さは、平面視において前記第２部分と重なる部分の注入深さよりも小さい、請求項３に記載の撮像装置。
【請求項５】
前記撮像セルは、前記半導体基板内の第３不純物領域を含み、
前記第２トランジスタは、前記第３不純物領域をソースおよびドレインの一方として含み、
前記第１不純物領域の注入深さは、前記第２不純物領域および前記第３不純物領域の注入深さよりも大きい、請求項３または４に記載の撮像装置。
【請求項６】
前記撮像セルは、前記第２トランジスタのソースおよびドレインの一方と、前記第１トランジスタの前記ソースおよび前記ドレインの他方との間に電気的に接続される第３トランジスタを備える、請求項３から５のいずれか１項に記載の撮像装置。
【請求項７】
前記第２トランジスタの前記ソースおよび前記ドレインの前記一方と、前記第３トランジスタとの間に電気的に接続される反転増幅器をさらに備える、請求項６に記載の撮像装置。
【請求項８】
前記第１不純物領域の注入深さは、前記第２不純物領域の注入深さよりも大きい、請求項３から７のいずれか１項に記載の撮像装置。
【請求項９】
前記撮像セルは、前記第１不純物領域に隣接し、前記第１不純物領域と導電型が異なる、前記半導体基板内の第３不純物領域を含み、
前記第１部分は、前記第３不純物領域のうち前記半導体基板の前記表面に露出している部分を覆う、請求項１から８のいずれか１項に記載の撮像装置。
【請求項１０】
前記半導体基板は、前記撮像セルが位置する撮像領域と、前記撮像セルに接続される周辺回路が位置する周辺領域とを有し、
前記周辺回路は、第３ゲート電極と、前記第３ゲート電極と前記半導体基板の前記表面との間に位置する第３ゲート絶縁層とを含み、かつ、前記半導体基板内の第４不純物領域をソースおよびドレインの一方として含む第４トランジスタを含み、
前記第３ゲート絶縁層は、前記第１絶縁層の前記第２部分の一部である、請求項１から９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第４不純物領域および前記第３ゲート電極の少なくとも一方は金属シリサイド層を含み、
前記第１不純物領域および前記第１ゲート電極は、いずれも金属シリサイド層を含まない、請求項１０に記載の撮像装置。
【請求項１２】
前記第１絶縁層と前記半導体基板の前記表面の少なくとも一部を覆う第２絶縁層をさらに備え、
前記第２絶縁層は、前記第２絶縁層の他の部分から分離され、前記第３ゲート電極の側面を覆う第３部分を含み、
前記第４不純物領域は、第１領域と、前記第１領域よりも不純物濃度が高い第２領域とを有し、
前記第１領域は、平面視において前記第２領域と前記第３ゲート電極との間に位置し、
前記第３部分は、平面視において前記第１領域と重なり、前記第２領域および前記第３ゲート電極とは重ならない、請求項１０または１１に記載の撮像装置。
【請求項１３】
前記第２絶縁層は、前記第１ゲート電極の上面および側面の少なくとも一部を覆う第４部分を有する、請求項１２に記載の撮像装置。
【請求項１４】
前記撮像セルは、前記第１トランジスタの前記第１ゲート電極に直接接続される第１プラグをさらに備え、
前記第４部分は、前記第１プラグの上方および側方の少なくとも一部を覆う、請求項１３に記載の撮像装置。
【請求項１５】
前記第１部分を貫通して前記第１不純物領域に直接接続される第１プラグをさらに備え、
前記第１ゲート電極と前記第１プラグとの間の距離は、前記半導体基板の前記表面に垂直な方向における前記第２絶縁層の厚さの２倍以下であり、
前記第２絶縁層は、平面視において前記第１ゲート電極と前記第１プラグとの間に位置する第４部分を有する、請求項１２に記載の撮像装置。
【請求項１６】
前記第１絶縁層と前記第２絶縁層との間に位置する中間絶縁層をさらに備え、
前記中間絶縁層は、前記第３部分と前記第３ゲート電極との間と、前記第３部分と前記第１絶縁層との間とに位置する、請求項１２に記載の撮像装置。
【請求項１７】
前記第１絶縁層と前記第２絶縁層との間に位置する中間絶縁層をさらに備え、
前記中間絶縁層は、前記第１ゲート電極の上方および側方の少なくとも一部を覆う、請求項１３に記載の撮像装置。
【請求項１８】
前記第２領域の注入深さは、前記第１領域の注入深さよりも大きい、請求項１２から１７のいずれか１項に記載の撮像装置。
【請求項１９】
前記撮像セルは、前記半導体基板内に、前記第１トランジスタと前記第２トランジスタとの間に、素子分離領域として機能する第５不純物領域を有し、
前記第１部分は、前記第５不純物領域の一部を覆い、
前記第２部分は、前記第５不純物領域の他の一部を覆い、
前記第５不純物領域のうち、平面視において前記第１部分と重なる部分の注入深さは、平面視において前記第２部分と重なる部分の注入深さよりも小さい、請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１、２）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／００２３３０号
【特許文献２】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層型の撮像装置では、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流（以下、「暗電流」と呼ぶことがある）により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。
【課題を解決するための手段】
【０００６】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００７】
半導体基板と、前記半導体基板の表面を覆い、第２部分と、前記第２部分よりも厚みが大きい第１部分とを含む第１絶縁層と、撮像セルと、を備え、前記撮像セルは、第１ゲート電極と、前記第１ゲート電極と前記半導体基板の表面との間に位置する第１ゲート絶縁層とを含み、前記半導体基板内の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、第２ゲート電極と、前記第２ゲート電極と前記半導体基板の前記表面との間に位置する第２ゲート絶縁層とを含む第２トランジスタと、前記第２ゲート電極および前記第１不純物領域に電気的に接続される光電変換部と、を備え、前記第１部分は、前記第１不純物領域のうち前記半導体基板の前記表面に露出している部分の少なくとも一部を覆い、前記第１ゲート絶縁層は、前記第１絶縁層の前記第１部分の一部であり、前記第２ゲート絶縁層は、前記第１絶縁層の前記第２部分の一部である、撮像装置。
【０００８】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【０００９】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１０】
本開示の実施形態によれば、暗電流の抑制された撮像装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す図である。
【図２】図２は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す図である。
【図３】図３は、撮像セル１０Ａのデバイス構造の典型例を示す模式的な断面図である。
【図４】図４は、撮像セル１０Ａにおける各素子のレイアウトの一例を示す平面図である。
【図５】図５は、撮像セル１０Ａのデバイス構造と、半導体基板６０の周辺領域Ｒ２に形成されるトランジスタとをあわせて示す模式的な断面図である。
【図６】図６は、撮像セル１０Ａのｎ型不純物領域６７ｎの周辺と、周辺領域Ｒ２に配置されるトランジスタ２８の周辺とを取り出して示す模式的な断面図である。
【図７】図７は、図３に示すデバイス構造のうち、半導体基板６０の表面近傍を取り出して示す図である。
【図８】図８は、リセットトランジスタ２６および増幅トランジスタ２２の周辺を拡大して示す模式的な断面図である。
【図９】図９は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１０】図１０は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１１】図１１は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１２】図１２は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１３】図１３は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１４】図１４は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１５】図１５は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１６】図１６は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１７】図１７は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１８】図１８は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１９】図１９は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２０】図２０は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２１】図２１は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２２】図２２は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２３】図２３は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２４】図２４は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２５】図２５は、第１の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２６】図２６は、本開示の第２の実施形態による撮像装置の例示的な構成を示す模式的な断面図である。
【図２７】図２７は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２８】図２８は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図２９】図２９は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３０】図３０は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３１】図３１は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３２】図３２は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３３】図３３は、第２の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３４】図３４は、本開示の第３の実施形態による撮像装置の例示的な構成を示す模式的な断面図である。
【図３５】図３５は、本開示の第３の実施形態による撮像装置の変形例の断面を模式的に示す図である。
【図３６】図３６は、第３の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３７】図３７は、第３の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３８】図３８は、第３の実施形態による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図３９】図３９は、第３の実施形態の変形例による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図４０】図４０は、第３の実施形態の変形例による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図４１】図４１は、第３の実施形態の変形例による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図４２】図４２は、第３の実施形態の変形例による撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図４３】図４３は、本開示の実施形態のさらに他の変形例における回路構成を示す図である。
【図４４】図４４は、図４３に示す撮像セル１０Ｅのデバイス構造の一例を示す模式的な断面図である。
【図４５】図４５は、撮像セル１０Ｅにおける各素子のレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【００１２】
（本発明者らの知見）
積層型の撮像装置は、一般に、半導体基板の上方に配置された光電変換部と、半導体基板に形成された読み出し回路とが電気的に接続されたデバイス構造を有する。例えば上述の特許文献１の図２Ａに示される構造では、半導体基板に形成された電荷蓄積領域１４にコンタクト３３が接続されており、このコンタクト３３を介して、光電変換層１３が電荷蓄積領域１４に電気的に接続される。
【００１３】
半導体基板とコンタクトとの接点の周辺は、種々のｐｎ接合を含み得る。これらｐｎ接合の近傍には、空乏層が形成される。ｐｎ接合の近傍の空乏層における電荷の再結合は、リーク電流の発生の原因となり得る。特に、半導体基板の表面近傍の空乏層は、リーク電流の発生に与える影響が大きい。
【００１４】
本発明者らは、読み出し回路を含む種々の回路の形成が半導体基板の表面に与える影響に着目した。本発明者らの検討によれば、エッチング（特にドライエッチング）によって半導体基板がダメージを受け、半導体基板表面のコンタクト周辺の結晶欠陥（界面準位といってもよい）の増加に起因してリーク電流が増大する。本発明者らの検討によると、エッチングによる半導体基板へのダメージは、半導体基板の表面が露出していない場合であっても生じ得る。
【００１５】
本発明者らは、上記に鑑み鋭意検討を行った。その結果、半導体基板上に絶縁層を設け、かつ、その絶縁層のうち、半導体基板において信号電荷を一時的に保持する不純物領域上にある部分を相対的に厚くすることによって、エッチングに伴う半導体基板へのダメージに起因するリーク電流を抑制し得ることを見出した。
【００１６】
本開示の一態様の概要は以下のとおりである。
【００１７】
［項目１］
半導体基板と、
半導体基板の表面を覆い、第２部分と、第２部分よりも厚みが大きい第１部分とを含む第１絶縁層と、
撮像セルと、
を備え、
撮像セルは、
第１ゲート電極と、第１ゲート電極と半導体基板の表面との間に位置する第１ゲート絶縁層とを含み、半導体基板内の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
第２ゲート電極と、第２ゲート電極と半導体基板の表面との間に位置する第２ゲート絶縁層とを含む第２トランジスタと、
第２ゲート電極および第１不純物領域に電気的に接続される光電変換部と、
を備え、
第１部分は、第１不純物領域のうち半導体基板の表面に露出している部分の少なくとも一部を覆い、
第１ゲート絶縁層は、第１絶縁層の第１部分の一部であり、
第２ゲート絶縁層は、第１絶縁層の第２部分の一部である、撮像装置。
【００１８】
この構成によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。
【００１９】
［項目２］
撮像セルは、光電変換部に電気的に接続され、第１部分を貫通して第１不純物領域に直接接続される第１プラグをさらに備え、
第１不純物領域は、第１領域と、第１領域よりも不純物濃度が高い第２領域とを含み、
第１プラグは、第２領域に直接接続されている、項目１に記載の撮像装置。
【００２０】
この構成によれば、コンタクト抵抗を低減し得る。
【００２１】
［項目３］
撮像セルは、半導体基板内の第２不純物領域を含み、
第１トランジスタは、第２不純物領域をソースおよびドレインの他方として含み、
第１部分は、第２不純物領域の一部を覆い、
第２部分は、第２不純物領域の他の一部を覆う、上記した各項目に記載の撮像装置。
【００２２】
［項目４］
第２不純物領域のうち、平面視において第１部分と重なる部分の注入深さは、平面視において第２部分と重なる部分の注入深さよりも小さい、上記した各項目に記載の撮像装置。
【００２３】
［項目５］
撮像セルは、半導体基板内の第３不純物領域を含み、
第２トランジスタは、第３不純物領域をソースおよびドレインの一方として含み、
第１不純物領域の注入深さは、第２不純物領域および第３不純物領域の注入深さよりも大きい、上記した各項目に記載の撮像装置。
【００２４】
［項目６］
撮像セルは、第２トランジスタのソースおよびドレインの一方と、第１トランジスタのソースおよびドレインの他方との間に電気的に接続される第３トランジスタを備える、上記した各項目に記載の撮像装置。
【００２５】
［項目７］
第２トランジスタのソースおよびドレインの一方と、第３トランジスタとの間に電気的に接続される反転増幅器をさらに備える、上記した各項目に記載の撮像装置。
【００２６】
［項目８］
第１不純物領域の注入深さは、第２不純物領域の注入深さよりも大きい、上記した各項目に記載の撮像装置。
【００２７】
［項目９］
撮像セルは、第１不純物領域に隣接し、第１不純物領域と導電型が異なる、半導体基板内の第３不純物領域を含み、
第１部分は、第３不純物領域のうち半導体基板の表面に露出している部分を覆う、上記した各項目に記載の撮像装置。
【００２８】
［項目１０］
半導体基板は、撮像セルが位置する撮像領域と、撮像セルに接続される周辺回路が位置する周辺領域とを有し、
周辺回路は、第３ゲート電極と、第３ゲート電極と半導体基板の表面との間に位置する第３ゲート絶縁層とを含み、かつ、半導体基板内の第４不純物領域をソースおよびドレインの一方として含む第４トランジスタを含み、
第３ゲート絶縁層は、第１絶縁層の第２部分の一部である、上記した各項目に記載の撮像装置。
【００２９】
この構成によれば、電流駆動能力の高いトランジスタを周辺回路に配置することができる。
【００３０】
［項目１１］
第４不純物領域および第３ゲート電極の少なくとも一方は金属シリサイド層を含み、
第１不純物領域および第１ゲート電極は、いずれも金属シリサイド層を含まない、上記した各項目に記載の撮像装置。
【００３１】
この構成によれば、撮像領域において、半導体基板の不純物領域へのシリサイドからの金属の拡散を防止し得る。
【００３２】
［項目１２］
第１絶縁層と半導体基板の表面の少なくとも一部を覆う第２絶縁層をさらに備え、
第２絶縁層は、第２絶縁層の他の部分から分離され、第３ゲート電極の側面を覆う第３部分を含み、
第４不純物領域は、第１領域と、第１領域よりも不純物濃度が高い第２領域とを有し、
第１領域は、平面視において第２領域と第３ゲート電極との間に位置し、
第３部分は、平面視において第１領域と重なり、第２領域および第３ゲート電極とは重ならない、上記した各項目に記載の撮像装置。
【００３３】
［項目１３］
第２絶縁層は、第１ゲート電極の上面および側面の少なくとも一部を覆う第４部分を有する、上記した各項目に記載の撮像装置。
【００３４】
［項目１４］
撮像セルは、第１トランジスタの第１ゲート電極に直接接続される第１プラグをさらに備え、
第４部分は、第１プラグの上方および側方の少なくとも一部を覆う、上記した各項目に記載の撮像装置。
【００３５】
［項目１５］
第１部分を貫通して第１不純物領域に直接接続される第１プラグをさらに備え、
第１ゲート電極と第１プラグとの間の距離は、半導体基板の表面に垂直な方向における第２絶縁層の厚さの２倍以下であり、
第２絶縁層は、平面視において第１ゲート電極と第１プラグとの間に位置する第４部分を有する、上記した各項目に記載の撮像装置。
【００３６】
［項目１６］
第１絶縁層と第２絶縁層との間に位置する中間絶縁層をさらに備え、
中間絶縁層は、第３部分と第３ゲート電極との間と、第３部分と第１絶縁層との間とに位置する、上記した各項目に記載の撮像装置。
【００３７】
［項目１７］
第１絶縁層と第２絶縁層との間に位置する中間絶縁層をさらに備え、
中間絶縁層は、第１ゲート電極の上方および側方の少なくとも一部を覆う、上記した各項目に記載の撮像装置。
【００３８】
［項目１８］
第２領域の注入深さは、第１領域の注入深さよりも大きい、上記した各項目に記載の撮像装置。
【００３９】
この構成によれば、第１領域をエクステンションまたはＬＤＤ（Lightly Doped Drain）として利用し得る。
【００４０】
［項目１９］
撮像セルは、半導体基板内に、第１トランジスタと第２トランジスタとの間に、素子分離領域として機能する第５不純物領域を有し、
第１部分は、第５不純物領域の一部を覆い、
第２部分は、第５不純物領域の他の一部を覆い、
第５不純物領域のうち、平面視において第１部分と重なる部分の注入深さは、平面視において第２部分と重なる部分の注入深さよりも小さい、上記した各項目に記載の撮像装置。
【００４１】
この構成によれば、素子間の電気的な分離をより確実としながら、電荷蓄積領域の一部として機能する不純物領域の周辺のｐｎ接合に起因する電界の強度を低減し得る。
【００４２】
［項目２０］
第１トランジスタおよび第２トランジスタを含む回路が形成された半導体基板を用意する工程（Ａ）と、
回路を覆う層間絶縁層を半導体基板上に形成する工程（Ｂ）と、
層間絶縁層上に光電変換部を配置する工程（Ｃ）と、
を含み、
工程（Ａ）は、
第１トランジスタのソース領域およびドレイン領域の一方として機能する第１不純物領域を半導体基板に形成する工程（Ａａ）と、
第１不純物領域を覆う第１部分であって、第１不純物領域よりも大きな面積を有する第１部分および第１部分よりも薄い第２部分を有する第１絶縁層を半導体基板上に形成する工程（Ａｂ）と、
第１トランジスタのゲート電極として機能する第１電極および第２トランジスタのゲート電極として機能する第２電極を第１絶縁層の第１部分上および第２部分上にそれぞれ形成する工程（Ａｃ）と、
イオン注入により、第２トランジスタのソース領域およびドレイン領域の一方として機能する第２不純物領域および第１トランジスタのソース領域およびドレイン領域の他方として機能する第３不純物領域を半導体基板に形成する工程（Ａｄ）と、
第１電極、第２電極および第１絶縁層を覆う第２絶縁層を形成する工程（Ａｅ）と、
第１絶縁層および第２絶縁層のうち、第１不純物領域の一部上、第３不純物領域の一部上、第１電極の一部上および第２電極の一部上に、第１コンタクトホール、第２コンタクトホール、第３コンタクトホールおよび第４コンタクトホールをそれぞれ形成する工程（Ａｆ）と、
第１コンタクトホールを介して第１不純物領域に接する第１プラグ、第２コンタクトホールを介して第３不純物領域に接する第２プラグ、第３コンタクトホールを介して第１電極に接する第３プラグ、および、第４コンタクトホールを介して第２電極に接する第４プラグを形成する工程（Ａｇ）と、
を含み、
工程（Ｂ）は、
一端が第３プラグに接する第５プラグおよび一端が第４プラグに接する第６プラグを含む第１接続部、ならびに、一端が第１プラグに接する第７プラグ、一端が第２プラグに接する第８プラグを層間絶縁層内に形成する工程（Ｂａ）
を含み、
工程（Ｃ）は、
光電変換部を第１接続部に電気的に接続する工程（Ｃａ）
を含み、
第１トランジスタは、第１絶縁層の第１部分の一部をゲート絶縁層として含み、
第２トランジスタは、第１絶縁層の第２部分の一部をゲート絶縁層として含む、撮像装置の製造方法。
【００４３】
［項目２１］
工程（Ａｆ）は、
第１絶縁層および第２絶縁層のうち、第２不純物領域の一部上に第５コンタクトホールを形成する工程（Ａｆ１）
を含み、
工程（Ａ）は、工程（Ａｆ１）および工程（Ａｇ）の間に、
第１コンタクトホール、第２コンタクトホールおよび第５コンタクトホールを介して、相対的に不純物濃度の高い領域を第１不純物領域、第３不純物領域および第２不純物領域にそれぞれ形成する工程（Ａｆ２）
を含む、項目２０に記載の撮像装置の製造方法。
【００４４】
［項目２２］
工程（Ａｅ）は、
２以上の絶縁層を積層することによって第２絶縁層を形成する工程（Ａｅ１）
を含む、項目２０または２１に記載の撮像装置の製造方法。
【００４５】
［項目２３］
工程（Ａｂ）は、
半導体基板の表面のうち少なくとも第１不純物領域と重なる領域上に第３絶縁層を選択的に形成する工程（Ａｂ１）と、
表面の酸化によって、第３絶縁層をその一部に含み、第１部分および第２部分を有する第１絶縁層を表面上に形成する工程（Ａｂ２）と、
を含む、項目２０から２２のいずれかに記載の撮像装置の製造方法。
【００４６】
［項目２４］
回路は、半導体基板のうち光電変換部と重なりを有する領域の外側の周辺領域に配置された周辺回路であって、第３トランジスタを含む周辺回路を有し、
工程（Ａｂ）は、
半導体基板の周辺領域に第１絶縁層の第２部分を形成する工程（Ａｂ３）
を含み、
工程（Ａｃ）は、
周辺領域に形成された第１絶縁層の第２部分上に、第３トランジスタのゲート電極として機能する第３電極を形成する工程（Ａｃ１）
を含み、
工程（Ａｄ）は、
第３電極をマスクとして第４不純物領域および第５不純物領域を半導体基板に形成する工程（Ａｄ１）
を含み、
工程（Ａｅ）は、
第３電極および周辺領域の第１絶縁層を第２絶縁層で覆う工程（Ａｅ２）
を含み、
第３トランジスタは、第１絶縁層の第１部分の一部をゲート絶縁層として含む、項目２０から２３のいずれかに記載の撮像装置の製造方法。
【００４７】
［項目２５］
工程（Ａ）は、
工程（Ａｇ）の後に、第３電極の近傍を除いて第４不純物領域上および第５不純物領域上から第１絶縁層および第２絶縁層を選択的に除去し、第３電極上から第２絶縁層を選択的に除去する工程（Ａｈ）
を含む、項目２４に記載の撮像装置の製造方法。
【００４８】
［項目２６］
工程（Ａ）は、
工程（Ａｈ）の後に、第１絶縁層および第２絶縁層をマスクとして、相対的に不純物濃度の高い第１領域および第２領域をそれぞれ第４不純物領域および第５不純物領域に形成する工程（Ａｉ）
を含む、項目２５に記載の撮像装置の製造方法。
【００４９】
［項目２７］
工程（Ａ）は、
工程（Ａｉ）の後に、第１領域および第２領域、ならびに、第３電極の半導体基板とは反対側に金属シリサイド層を形成する工程（Ａｊ）
を含む、項目２６に記載の撮像装置の製造方法。
【００５０】
［項目２８］
工程（Ａ）は、
工程（Ａｇ）の後に、第１電極、第２電極、第３電極および第２絶縁層を覆う第４絶縁層を形成する工程（Ａｈ）
を含む、項目２４に記載の撮像装置の製造方法。
【００５１】
［項目２９］
工程（Ａ）は、
工程（Ａｈ）の後に、第３電極の近傍を除いて第４不純物領域上および第５不純物領域上から第１絶縁層、第２絶縁層および第４絶縁層を選択的に除去し、第３電極上から第２絶縁層および第４絶縁層を選択的に除去する工程（Ａｉ）
を含む、項目２８に記載の撮像装置の製造方法。
【００５２】
［項目３０］
工程（Ａｇ）において、第１プラグは、第１電極から第４絶縁層の堆積厚さの２倍以下の距離に配置され、
工程（Ａｉ）は、
第１プラグ上および第１電極上から第４絶縁層を除去し、かつ、第１プラグおよび第１電極の間の第４絶縁層を選択的に残す工程（Ａｉ１）
を含む、項目２９に記載の撮像装置の製造方法。
【００５３】
［項目３１］
工程（Ａ）は、
工程（Ａｉ）の後に、第１絶縁層および第２絶縁層をマスクとして、相対的に不純物濃度の高い第１領域および第２領域をそれぞれ第４不純物領域および第５不純物領域に形成する工程（Ａｊ）
を含む、項目２９または３０に記載の撮像装置の製造方法。
【００５４】
［項目３２］
工程（Ａ）は、
工程（Ａｊ）の後に、第１領域および第２領域、ならびに、第３電極の半導体基板とは反対側に金属シリサイド層を形成する工程（Ａｋ）
を含む、項目３１に記載の撮像装置の製造方法。
【００５５】
［項目３３］
工程（Ａ）は、
工程（Ａｈ）および工程（Ａｉ）の間に、半導体基板のうち、周辺領域以外の領域上の第４絶縁層を選択的に除去する工程（Ａｌ）
を含む、項目３２に記載の撮像装置の製造方法。
【００５６】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００５７】
（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す。図１に示す撮像装置１００Ａは、半導体基板６０に形成された複数の撮像セル１０Ａおよび周辺回路４０を有する。各撮像セル１０Ａは、半導体基板６０の上方に配置された光電変換部１２を含む。つまり、ここでは、撮像装置１００Ａとして、積層型の撮像装置を例示する。なお、本明細書において、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
【００５８】
図１に示す例では、撮像セル１０Ａが、ｍ行ｎ列のマトリクス状に配置されている（ｍ、ｎは、２以上の整数）。撮像セル１０Ａは、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。上述したように、各撮像セル１０Ａは、半導体基板６０の上方に配置された光電変換部１２を含んでおり、したがって、撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定されるといえる。なお、図１では、各撮像セル１０Ａの光電変換部１２が空間的に互いに分離されて示されているが、これは、説明の便宜に過ぎず、複数の撮像セル１０Ａの光電変換部１２は、互いに間隔をあけずに半導体基板６０上に配置され得る。
【００５９】
撮像セル１０Ａの数および配置は、図示する例に限定されない。例えば、撮像装置１００Ａに含まれる撮像セル１０Ａの数は、１つであってもよい。この例では、各撮像セル１０Ａの中心が正方格子の格子点上に位置しているが、撮像セル１０Ａの配置は、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の撮像セル１０Ａを配置してもよい。撮像セル１０Ａを１次元に配列すれば、撮像装置１００Ａをラインセンサとして利用し得る。
【００６０】
図１に例示する構成では、周辺回路４０は、垂直走査回路（「行走査回路」とも呼ばれる）４６および水平信号読み出し回路（「列走査回路」とも呼ばれる）４８を含んでいる。垂直走査回路４６は、複数の撮像セル１０Ａの各行に対応して設けられたアドレス信号線３４との接続を有する。水平信号読み出し回路４８は、複数の撮像セル１０Ａの各列に対応して設けられた垂直信号線３５との接続を有する。図１において模式的に示すように、これらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。周辺回路４０が、信号処理回路、出力回路、制御回路、および、各撮像セル１０Ａに所定の電圧を供給する電源などをさらに含んでいてもよい。周辺回路４０の一部が、撮像セル１０Ａの形成された半導体基板６０とは異なる他の基板上に配置されていてもよい。
【００６１】
図２は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す。図２では、図面が複雑となることを避けるために、図１に示す複数の撮像セル１０Ａのうち、２行２列に配列された４つが代表して示されている。
【００６２】
各撮像セル１０Ａの光電変換部１２は、光の入射を受けて正および負の電荷（典型的には正孔−電子対）を発生させる。各撮像セル１０Ａの光電変換部１２は、蓄積制御線３９との接続を有しており、撮像装置１００Ａの動作時、蓄積制御線３９には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００Ａの動作時、蓄積制御線３９に正電圧（例えば１０Ｖ程度）が印加される。所定の正電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、正の電荷（例えば正孔）を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
【００６３】
各撮像セル１０Ａは、光電変換部１２に電気的に接続された信号検出回路１４を含む。図２に例示する構成において、信号検出回路１４は、増幅トランジスタ２２（「読み出しトランジスタ」とも呼ばれる。）およびリセットトランジスタ２６を含む。この例では、信号検出回路１４は、さらに、アドレストランジスタ（「行選択トランジスタ」とも呼ばれる。）２４を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路１４の増幅トランジスタ２２、リセットトランジスタ２６およびアドレストランジスタ２４は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。
【００６４】
図２において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。光電変換部１２によって生成された電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）ＦＤをその一部に含む電荷蓄積領域に蓄積される。
【００６５】
増幅トランジスタ２２のドレインは、撮像装置１００Ａの動作時に各撮像セル１０Ａに所定の（例えば３．３Ｖ程度の）電源電圧ＶＤＤを供給する電源配線（ソースフォロア電源）３２に接続される。増幅トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、ゲートに印加された電圧を増幅する。換言すれば、増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続される。
【００６６】
アドレストランジスタ２４のソースには、垂直信号線３５が接続される。図示するように、垂直信号線３５は、複数の撮像セル１０Ａの列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる。）４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。
【００６７】
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の撮像セル１０Ａの行ごとに設けられる。アドレス信号線３４は、垂直走査回路４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した撮像セル１０Ａの増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図２に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００６８】
アドレストランジスタ２４を介して垂直信号線３５に出力された、撮像セル１０Ａからの信号電圧は、垂直信号線３５に対応して複数の撮像セル１０Ａの列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４および負荷回路４２は、上述の周辺回路４０の一部であり得る。
【００６９】
カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路４４は、水平信号読み出し回路４８に接続されている。水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
【００７０】
図２に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＦＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の撮像セル１０Ａの行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる撮像セル１０Ａを行単位で選択することができる。また、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
【００７１】
この例では、リセットトランジスタ２６のソースが、複数の撮像セル１０Ａの列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。ここでは、上述のフィードバック線５３は、複数の撮像セル１０Ａの列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。反転増幅器５０は、上述の周辺回路４０の一部であり得る。
【００７２】
複数の撮像セル１０Ａの列のうちの１つに注目する。図示するように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の撮像セル１０Ａとが、フィードバック線５３を介して接続されている。撮像装置１００Ａの動作時、反転増幅器５０の非反転入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。その列に属する１以上の撮像セル１０Ａのうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その撮像セル１０Ａの出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）および接地（０Ｖ）の範囲内の任意の大きさの電圧を用い得る。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、撮像装置１００Ａは、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。
【００７３】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【００７４】
図２に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ２６のソースにフィードバックされる。図２に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。
【００７５】
（撮像セル１０Ａのデバイス構造）
図３は、撮像セル１０Ａのデバイス構造の典型例を示す。図４は、撮像セル１０Ａにおける各素子のレイアウトの一例を示す。図４は、図３に示す撮像セル１０Ａを、半導体基板６０の法線方向に沿って見たときの、半導体基板６０に形成された各素子（増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６など）の配置を模式的に示している。図４に例示するレイアウトにおいて、増幅トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。図４中のＡ−Ａ’線に沿って撮像セル１０Ａを切断して展開すれば、図３に示す断面が得られる。
【００７６】
図３に模式的に示すように、撮像セル１０Ａは、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、配線構造８０とを含む。配線構造８０は、光電変換部１２と半導体基板６０との間に形成された層間絶縁層９０内に配置され、半導体基板６０に形成された増幅トランジスタ２２と光電変換部１２と互いに電気的に接続する構造をその一部に含む。ここでは、層間絶縁層９０は、絶縁層９０ａ、９０ｂ、９０ｃおよび９０ｄの４層の絶縁層を含む積層構造を有し、配線構造８０は、配線層８０ａ〜８０ｄの４層の配線層と、これらの配線層間に配置されたプラグｐａ１、ｐａ２、ｐｂ、ｐｃおよびｐｄを有する。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。
【００７７】
光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、これらの間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の撮像セル１０Ａにわたって形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００７８】
透明電極１２ｃは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の撮像セル１０Ａにわたって形成される。図３において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００Ａの動作時、蓄積制御線３９の電位を制御して透明電極１２ｃの電位を画素電極１２ａの電位よりも高くすることにより、光電変換で生成された信号電荷（例えば正孔）を画素電極１２ａによって収集することができる。
【００７９】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の撮像セル１０Ａの画素電極１２ａから空間的に分離されることにより、他の撮像セル１０Ａの画素電極１２ａから電気的に分離されている。
【００８０】
半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。この例では、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、不純物の濃度がより低いｐ型不純物領域６６ｐと、ｐ型不純物領域６６ｐ中に形成されたｎ型不純物領域６７ｎと、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎと、素子分離領域６９とを有する。
【００８１】
ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐおよびｐ型半導体層６３ｐの間に配置されたｎ型半導体層６２ｎは、信号電荷を蓄積する電荷蓄積領域への支持基板６１または周辺回路４０からの少数キャリアの流入を抑制する。撮像装置１００Ａの動作時、ｎ型半導体層６２ｎの電位は、撮像領域Ｒ１（図１参照）の外側に設けられるウェルコンタクト（不図示）を介して制御される。
【００８２】
また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００Ａの動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、撮像領域Ｒ１の外側に設けられる基板コンタクト（不図示）を介して制御される。ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。
【００８３】
半導体基板６０には、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が形成される。リセットトランジスタ２６は、ｎ型不純物領域６７ｎおよび６８ａｎと、半導体基板６０上に形成された絶縁層７０の一部と、絶縁層７０上のゲート電極２６ｅとを含んでいる。ｎ型不純物領域６７ｎおよび６８ａｎは、リセットトランジスタ２６のドレイン領域およびソース領域としてそれぞれ機能する。ｎ型不純物領域６７ｎは、光電変換部１２によって生成された信号電荷を一時的に蓄積する電荷蓄積領域の一部として機能する。
【００８４】
図３において模式的に示すように、絶縁層７０は、相対的に厚い第１部分７０ａと、第１部分７０ａに連続し、かつ、第１部分７０ａよりも薄い第２部分７０ｂとを含んでおり、リセットトランジスタ２６のゲート電極２６ｅは、絶縁層７０のうち、相対的に厚い第１部分７０ａの一部の上に配置されている。換言すれば、絶縁層７０の第１部分７０ａの一部は、リセットトランジスタ２６のゲート絶縁層として機能する。
【００８５】
図４において模式的に示すように、絶縁層７０の第１部分７０ａは、リセットトランジスタ２６のゲート電極２６ｅの直下だけではなく、半導体基板６０に形成されたｎ型不純物領域６７ｎを覆うように形成されている。より詳しくは、絶縁層７０の第１部分７０ａは、ｎ型不純物領域６７ｎの第１領域６７ａとｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される空乏層のうち半導体基板６０の表面に現れた部分を覆うように形成される。この例では、絶縁層７０の第１部分７０ａは、ｐ型不純物領域６６ｐをも包含するようにｎ型不純物領域６７ｎの外側まで広く形成されている。
【００８６】
半導体基板６０上の絶縁層７０のうち、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎを少なくとも覆う第１部分７０ａの厚さを他の部分（第２部分７０ｂ）よりも厚くすることにより、絶縁層７０の形成の後に実行される各種のエッチングに起因する、半導体基板６０の表面および表面から数百ｎｍ程度の深さまでのへのダメージを、第２部分７０ｂに覆われた領域と比較して低減し得る。結果として、ｎ型不純物領域６７ｎの表面近傍の結晶欠陥に起因するリーク電流が抑制される。絶縁層７０の第２部分７０ｂの厚さは、例えば１０ｎｍ程度であり得る。これに対し、絶縁層７０の第１部分７０ａの厚さは、例えば２０ｎｍ程度であり得る。
【００８７】
なお、上述の特許文献１は、増幅トランジスタ１５のゲート酸化膜２５と比較してリセットトランジスタ１６のゲート酸化膜３６を厚くすることを開示している。しかしながら、これは、リセットトランジスタ１６のオフ時に、リセットトランジスタ１６のゲート電極４６に高いゲート電圧を印加することを目的としており、厚さの異なる部分を有する絶縁層のうち相対的に厚い部分によって、電荷蓄積領域の一部として機能する不純物領域を覆うという着眼点はない。本開示の図３に例示される構成によれば、相対的に厚い、絶縁層７０の第１部分７０ａの一部をリセットトランジスタ２６のゲート絶縁層として用いているので、絶対値の大きな電圧をリセットトランジスタ２６のオフ時にゲート電極２６ｅに印加することも可能であり、特許文献１と同様に、リセットトランジスタ２６のオフ時におけるリーク電流の低減という効果も得られる。
【００８８】
半導体基板６０の表面のうちリセットトランジスタ２６のゲート電極２６ｅの直下の領域およびｎ型不純物領域６７ｎ上の領域にわたって絶縁層７０の第１部分７０ａが形成される。これに対し、半導体基板６０の表面の残余の領域上には、絶縁層７０の第２部分７０ｂが配置される。後述するように、絶縁層７０の第２部分７０ｂは、周辺領域Ｒ２（図１参照）上にも形成される。なお、第２部分７０ｂの厚さは、半導体基板６０の表面のうちリセットトランジスタ２６のゲート電極２６ｅの直下の領域およびｎ型不純物領域６７ｎ上の領域以外の領域の全ての部分において一定である必要はない。
【００８９】
再び図３を参照する。信号検出回路１４の増幅トランジスタ２２は、ｎ型不純物領域６８ｂｎおよび６８ｃｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２２ｅとを含んでいる。ｎ型不純物領域６８ｂｎおよび６８ｃｎは、増幅トランジスタ２２のドレイン領域およびソース領域としてそれぞれ機能する。図３からわかるように、ここでは、増幅トランジスタ２２のゲート電極２２ｅは、絶縁層７０のうち、相対的に薄い第２部分７０ｂの一部上に配置されている。つまり、増幅トランジスタ２２のゲート絶縁層は、絶縁層７０の第２部分７０ｂの一部である。
【００９０】
ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎの間には素子分離領域６９が配置される。素子分離領域６９は、例えばｐ型の不純物拡散領域である。素子分離領域６９により、増幅トランジスタ２２とリセットトランジスタ２６とが電気的に分離される。この例では、増幅トランジスタ２２およびリセットトランジスタ２６の間の素子分離領域６９は、その一部が絶縁層７０の第１部分７０ａに覆われており、かつ、他の部分が絶縁層７０の第２部分７０ｂに覆われている。図３に模式的に示すように、素子分離領域６９のうち絶縁層７０の第１部分７０ａに覆われた部分の注入深さは、第２部分７０ｂに覆われた部分の注入深さよりも小さい。このように、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎに近い側の注入深さを相対的に小さくすることにより、ｐｎ接合によって形成される電界の強度を低減し得る。また、ｎ型不純物領域６７ｎから遠い側の注入深さを大きくすることにより、素子間の電気的な分離をより確実とすることができる。
【００９１】
素子分離領域６９は、互いに隣接する撮像セル１０Ａ間にも配置されており、これらの間で、信号検出回路１４同士を電気的に分離する。ここでは、素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに設けられる（図４参照）。
【００９２】
アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎおよび６８ｄｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２４ｅとを含んでいる。この例では、アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２に電気的に接続されている。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。アドレストランジスタ２４のゲート電極２４ｅも、増幅トランジスタ２２と同様に、絶縁層７０のうち、相対的に薄い第２部分７０ｂの一部上に配置されている。すなわち、アドレストランジスタ２４のゲート絶縁層は、絶縁層７０の第２部分７０ｂの一部である。なお、絶縁層７０の第２部分７０ｂのうちゲート電極２４ｅと半導体基板６０の間にある部分（アドレストランジスタ２４のゲート絶縁層に相当）の厚さは、絶縁層７０の第２部分７０ｂのうちゲート電極２２ｅと半導体基板６０の間にある部分（増幅トランジスタ２２のゲート絶縁層に相当）の厚さと同じであってもよいし、異なっていてもよい。
【００９３】
この例では、リセットトランジスタ２６のゲート電極２６ｅ、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅを覆うように絶縁層７２が設けられている。絶縁層７２は、例えば、シリコン窒化物（ＳｉＮ）層である。この例では、さらに、絶縁層７２と、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅとの間に絶縁層７１が介在している。絶縁層７１は、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いて形成された二酸化シリコン（ＳｉＯ2）層である。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。同様に、上述の絶縁層７２も、複数の絶縁層を含む積層構造を有し得る。
【００９４】
絶縁層７２および絶縁層７１の積層構造は、複数のコンタクトホールを有する。ここでは、絶縁層７２および絶縁層７１に、コンタクトホールｈ１〜ｈ７が設けられている。コンタクトホールｈ１〜ｈ４は、それぞれ、ｎ型不純物領域６７ｎ、６８ａｎ、６８ｂｎおよび６８ｄｎに重なる位置に形成されている。コンタクトホールｈ１〜ｈ４の位置には、それぞれ、コンタクトプラグｃｐ１〜ｃｐ４が配置されている。コンタクトホールｈ５〜ｈ７は、それぞれ、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅに重なる位置に形成されている。コンタクトホールｈ５〜ｈ７の位置には、それぞれ、コンタクトプラグｃｐ５〜ｃｐ７が配置されている。
【００９５】
図３に例示する構成において、半導体基板６０の最も近くに配置された配線層８０ａは、コンタクトプラグｃｐ１〜ｃｐ７を有する層であり、典型的には、ｎ型不純物がドープされたポリシリコン層である。配線層８０ｂならびにプラグｐａ１およびｐａ２は、絶縁層９０ａ内に配置されている。プラグｐａ１は、コンタクトプラグｃｐ１と配線層８０ｂとを接続しており、プラグｐａ２は、コンタクトプラグｃｐ６と配線層８０ｂとを接続している。つまり、ｎ型不純物領域６７ｎと増幅トランジスタ２２のゲート電極２２ｅとは、コンタクトプラグｃｐ１およびｃｐ６、プラグｐａ１およびｐａ２、ならびに、配線層８０ｂを介して互いに電気的に接続されている。
【００９６】
配線層８０ｂは、絶縁層９０ａ内に配置されており、上述の垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３などをその一部に含み得る。垂直信号線３５は、コンタクトプラグｃｐ４を介して、ｎ型不純物領域６８ｄｎに接続される。アドレス信号線３４は、コンタクトプラグｃｐ７を介して、ゲート電極２４ｅに接続される。電源配線３２は、コンタクトプラグｃｐ３を介して、ｎ型不純物領域６８ｂｎに接続される。リセット信号線３６は、コンタクトプラグｃｐ５を介して、ゲート電極２６ｅに接続される。フィードバック線５３は、コンタクトプラグｃｐ２を介して、ｎ型不純物領域６８ａｎに接続される。
【００９７】
絶縁層９０ｂ内に配置されたプラグｐｂは、配線層８０ｂと配線層８０ｃとを接続している。同様に、絶縁層９０ｃ内に配置されたプラグｐｃは、配線層８０ｃと配線層８０ｄとを接続している。絶縁層９０ｄ内に配置されたプラグｐｄは、配線層８０ｄと光電変換部１２の画素電極１２ａとを接続している。配線層８０ｂ〜８０ｄ、および、プラグｐａ１、ｐａ２、ｐｂ〜ｐｄは、典型的には、銅またはタングステンなどの金属（または金属窒化物、金属酸化物などの金属化合物）から形成される。
【００９８】
プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６は、光電変換部１２と半導体基板６０に形成された信号検出回路１４とを電気的に接続する。プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６、光電変換部１２の画素電極１２ａ、増幅トランジスタ２２のゲート電極２２ｅ、および、ｎ型不純物領域６７ｎは、光電変換部１２によって生成された信号電荷（ここでは正孔）を蓄積する電荷蓄積領域の少なくとも一部として機能する。
【００９９】
ここで、半導体基板６０に形成されたｎ型不純物領域に着目する。半導体基板６０に形成されたｎ型不純物領域のうち、ｎ型不純物領域６７ｎは、ｐウェルとしてのｐ型半導体層６５ｐ内に形成されたｐ型不純物領域６６ｐ内に配置される。ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積領域の一部を構成する。
【０１００】
図３に例示する構成において、ｎ型不純物領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。ｎ型不純物領域６７ｎの第１領域６７ａの不純物濃度は、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎよりも低い。ｎ型不純物領域６７ｎ中の第２領域６７ｂは、第１領域６７ａ内に形成されており、第１領域６７ａよりも高い不純物濃度を有する。また、第２領域６７ｂ上にコンタクトホールｈ１が位置しており、コンタクトホールｈ１を介して第２領域６７ｂにコンタクトプラグｃｐ１が接続されている。
【０１０１】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換部１２との電気的接続を有するコンタクトプラグｃｐ１と、半導体基板６０とが接触する部分（ここではｎ型不純物領域６７ｎの第２領域６７ｂ）の周囲に、相対的に不純物濃度の低い領域（ここではｎ型不純物領域６７ｎの第１領域６７ａおよびｐ型不純物領域６６ｐ）を配置することが可能になる。
【０１０２】
ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではない。しかしながら、コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏層の広がり（空乏化）を抑制する効果が得られる。コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制することにより、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の結晶欠陥（界面準位といってもよい）に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果が得られる。
【０１０３】
また、この例では、ｎ型不純物領域６７ｎの第２領域６７ｂとｐ型不純物領域６６ｐとの間に、第２領域６７ｂよりも不純物濃度の低い第１領域６７ａが介在し、ｎ型不純物領域６７ｎの第２領域６７ｂとｐ型半導体層６５ｐとの間にも第１領域６７ａが介在している。第２領域６７ｂの周囲に相対的に不純物濃度の低い第１領域６７ａを配置することにより、ｎ型不純物領域６７ｎとｐ型半導体層６５ｐ（またはｐ型不純物領域６６ｐ）との間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。
【０１０４】
図５は、撮像セル１０Ａのデバイス構造と、半導体基板６０の周辺領域Ｒ２に形成されるトランジスタとをあわせて示す。図５中の右側には、半導体基板６０の周辺領域Ｒ２に配置されたトランジスタ２８（典型的にはＣＭＯＳ（complementary metal-oxide semiconductor）の一部）が示されている。トランジスタ２８は、周辺回路４０に含まれるトランジスタ（例えば負荷回路４２内の負荷トランジスタ）を代表して示している。なお、図５において模式的に示すように、撮像領域Ｒ１以外の領域には、光電変換部１２が配置されていない。別の言い方をすれば、半導体基板上の撮像領域Ｒ１は、光電変換部１２と重なりを有する領域として定義でき、半導体基板上の周辺領域Ｒ２は、撮像領域Ｒ１の外側の領域として定義できる。
【０１０５】
トランジスタ２８は、ゲート電極２８ｅと、ｎ型不純物領域６８ｓｄとを含む。ｎ型不純物領域６８ｓｄは、互いに不純物濃度の異なる第１領域６８ｅおよび第２領域６８ｆを含む。第１領域６８ｅは、第２領域６８ｆよりも不純物濃度が低い領域である。図５において模式的に示されるように、第１領域６８ｅは、高濃度にドープされた第２領域６８ｆと、ゲート電極２８ｅとの間に位置する。
【０１０６】
トランジスタ２８は、ゲート電極２８ｅおよび半導体基板６０の間に配置された、絶縁層７０の第２部分７０ｂの一部をゲート絶縁層としてさらに含む。絶縁層７０の第２部分７０ｂのうち、トランジスタ２８のゲート絶縁層として機能する部分の厚さは、絶縁層７０の第２部分７０ｂのうち例えば増幅トランジスタ２２のゲート絶縁層に相当する部分の厚さと同じであってもよいし、異なっていてもよい。
【０１０７】
図６は、撮像セル１０Ａのｎ型不純物領域６７ｎの周辺と、周辺領域Ｒ２に配置されるトランジスタ２８の周辺とを取り出して示す。図６において模式的に示されるように、トランジスタ２８のゲート電極２８ｅの側部には、絶縁構造７３が配置されている。この絶縁構造７３は、ｎ型不純物領域６８ｓｄの第１領域６８ｅと重なる位置に形成されており、この例では、絶縁構造７３は、絶縁層７２の一部である第１部分７２ａと、絶縁層７１の一部とを含む。絶縁構造７３において、絶縁層７１は、絶縁層７２の第１部分７２ａとゲート電極２８ｅとの間、および、絶縁層７２の第１部分７２ａと絶縁層７０の第２部分７０ｂとの間に介在している。
【０１０８】
図６に例示する構成において、トランジスタ２８は、ドレイン領域（またはソース領域）として機能するｎ型不純物領域６８ｓｄのうちの第２領域６８ｆと、ゲート電極２８ｅの上面とに金属シリサイド層２８ｓを有する。図示するように、トランジスタ２８のソース領域、ドレイン領域およびゲート電極２８ｅ上のコンタクトプラグは、これらの金属シリサイド層２８ｓに接続される。金属シリサイド層２８ｓ上にコンタクトプラグを接続することにより、コンタクト抵抗を低減することができる。周辺領域Ｒ２のトランジスタ２８は、ノイズの低減よりも電流駆動能力の向上が優先される。よって、トランジスタ２８においては、電流駆動能力の向上の観点から、金属シリサイド層２８ｓを形成する方が有利である。
【０１０９】
これに対し、図６において左側に示すように、撮像領域Ｒ１中に配置されたトランジスタのソース領域およびドレイン領域には、金属シリサイド層は形成されない。例えばｎ型不純物領域６７ｎに注目すると、ｎ型不純物領域６７ｎ（ここではその第２領域６７ｂ）には、金属シリサイド層は形成されておらず、コンタクトプラグｃｐ１が直接に接続されている。撮像セル１０Ａに含まれるトランジスタのソース領域およびドレイン領域に金属シリサイド層を設けないことにより、ノイズの増大を回避することができる。また、コンタクトプラグｃｐ１の上面は、金属シリサイド層を有していない。本発明者らの検討によると、電荷蓄積領域の一部として機能する不純物領域に接続されたコンタクトプラグに金属シリサイド層を形成すると、半導体基板６０の不純物領域に金属が拡散してしまい、ノイズが増大してしまう。この例のように、金属シリサイド層を介さずにプラグｐａ１をコンタクトプラグｃｐ１に直接に接続することにより、ｎ型不純物領域６７ｎへの金属（例えばニッケル）の拡散を防止し、ノイズを抑制することができる。
【０１１０】
同様に、リセットトランジスタ２６のソース領域として機能するｎ型不純物領域６８ａｎにも金属シリサイド層は形成されておらず、コンタクトホールｈ２を介してコンタクトプラグｃｐ２が直接に接続されている。さらに、コンタクトプラグｃｐ２は、その上面に金属シリサイド層を有しておらず、コンタクトプラグｃｐ２には、コンタクトプラグｃｐ２と配線層８０ｂとを互いに電気的に接続するプラグｐａ３が直接に接続されている。
【０１１１】
また、撮像領域Ｒ１中に配置されたトランジスタのゲート電極（典型的にはポリシリコン電極）上にも、基本的には金属シリサイド層は形成されない。例えばリセットトランジスタ２６のゲート電極２６ｅには、コンタクトプラグｃｐ５が接続されている。この例では、絶縁層７２の一部７２ｂが、ゲート電極２６ｅの表面のうち、コンタクトプラグｃｐ５が接続された部分とゲート絶縁層（ここでは絶縁層７０の第１部分７０ａ）に対向する部分とを除いてゲート電極２６ｅを覆っている。コンタクトプラグｃｐ５は、絶縁層７２の一部７２ｂに設けられたコンタクトホールｈ５を介して、ゲート電極２６ｅに直接に接続されている。コンタクトプラグｃｐ５もその上面に金属シリサイド層を有しておらず、コンタクトプラグｃｐ５には、プラグｐａ４が直接に接続される。プラグｐａ４は、コンタクトプラグｃｐ５と配線層８０ｂとを互いに電気的に接続している。
【０１１２】
本発明者らは、コンタクトプラグ上に金属シリサイド層を設けない場合であっても、コンタクトプラグ（例えばコンタクトプラグｃｐ５）とそのコンタクトプラグに直接に接続されるプラグ（例えばプラグｐａ４）との間で導通を確保可能であることを確認している。本開示の実施形態では、撮像領域Ｒ１に配置されるトランジスタには金属シリサイド層を設けず、周辺領域Ｒ２に配置されるトランジスタに選択的に金属シリサイド層を設けている。そのため、周辺領域Ｒ２のトランジスタにおいて電流駆動能力を担保しながら、電流駆動能力よりもリーク低減が優先される撮像領域Ｒ１のトランジスタにおいてノイズ低減の効果が得られる。
【０１１３】
ここで、半導体基板６０に形成される各不純物領域の不純物プロファイルに注目する。後に詳しく説明するように、半導体基板６０の各不純物領域は、典型的にはイオン注入によって形成される。図６において模式的に示されるように、ｎ型不純物領域６７ｎの第１領域６７ａは、ｎ型不純物領域６８ａｎ、６８ｂｎおよび６８ｃｎ（ならびに図６においては不図示のｎ型不純物領域６８ｄｎ）よりも大きな注入深さを有し得る。
【０１１４】
図７は、図３に示すデバイス構造のうち、半導体基板６０の表面近傍を取り出して示す。図７に示す例では、ｎ型不純物領域６７ｎと同様に、リセットトランジスタのソース領域としてのｎ型不純物領域６８ａｎ内に、高濃度ドープ領域６８ａｈが形成されている。また、増幅トランジスタ２２のドレイン領域としてのｎ型不純物領域６８ｂｎ内に、高濃度ドープ領域６８ｂｈが形成されている。また、アドレストランジスタ２４のソース領域としてのｎ型不純物領域６８ｄｎ内に、高濃度ドープ領域６８ｄｈが形成されている。高濃度ドープ領域６８ａｈは、コンタクトホールｈ２に重なる位置に設けられ、コンタクトプラグｃｐ２は、高濃度ドープ領域６８ａｈに接続されている。また、高濃度ドープ領域６８ｂｈは、コンタクトホールｈ３に重なる位置に設けられ、コンタクトプラグｃｐ３は、高濃度ドープ領域６８ｂｈに接続されている。また、高濃度ドープ領域６８ｄｈは、コンタクトホールｈ４に重なる位置に設けられ、コンタクトプラグｃｐ４は、高濃度ドープ領域６８ｄｈに接続されている。
【０１１５】
このように、撮像領域Ｒ１内のトランジスタのソース領域および／またはドレイン領域中に相対的に不純物濃度の高い領域を設けてもよい。高濃度にドープされた領域にコンタクトプラグを接続することにより、コンタクト抵抗低減の効果が得られる。また、相対的に不純物濃度の低い領域によって、高濃度にドープされた領域が囲まれるので、パンチスルーが抑制される。このように、電流駆動能力の向上よりもノイズの低減が優先される、撮像領域Ｒ１内のトランジスタのソース領域および／またはドレイン領域では、相対的に不純物濃度の低い領域内に、高濃度にドープされた領域が配置される。これに対し、周辺領域Ｒ２に配置されるトランジスタ２８のドレイン領域（およびソース領域）に注目すると（図６参照）、相対的に不純物濃度の低い第１領域６８ｅは、第２領域６８ｆに隣接して設けられており、第２領域６８ｆの注入深さは、第１領域６８ｅの注入深さよりも大きい。
【０１１６】
図８は、リセットトランジスタ２６および増幅トランジスタ２２の周辺を拡大して示す図である。図８に例示する構成において、リセットトランジスタ２６のソース領域として機能するｎ型不純物領域６８ａｎは、その一部が絶縁層７０の第１部分７０ａによって覆われており、その他の部分が絶縁層７０の第２部分７０ｂによって覆われている。図８において模式的に示すように、ここでは、ｎ型不純物領域６８ａｎのうち絶縁層７０の第１部分７０ａに覆われた部分の注入深さは、絶縁層７０の第２部分７０ｂに覆われた部分の注入深さよりも小さい。
【０１１７】
この例では、コンタクトホールｈ２は、ｎ型不純物領域６８ａｎの高濃度ドープ領域６８ａｈ上に位置しており、コンタクトホールｈ２を介して、コンタクトプラグｃｐ２が高濃度ドープ領域６８ａｈに電気的に接続されている。コンタクトホールｈ３もコンタクトホールｈ２と同様に、ｎ型不純物領域６８ｂｎの高濃度ドープ領域６８ｂｈ上に位置しており、コンタクトホールｈ３を介して、コンタクトプラグｃｐ３が高濃度ドープ領域６８ｂｈに電気的に接続されている。
【０１１８】
半導体基板６０の表面は、半導体基板６０とコンタクトプラグとの接点に凹部を有し得る。図８に例示する構成において、半導体基板６０の絶縁層７０側の表面は、ｎ型不純物領域６７ｎとコンタクトプラグｃｐ１との接続部分に第１凹部ｒｓ１を有しており、ｎ型不純物領域６８ａｎの高濃度ドープ領域６８ａｈとコンタクトプラグｃｐ２との接続部分に第２凹部ｒｓ２を有している。図８中、破線Ｌｖによって模式的に示すように、第２凹部ｒｓ２は、第１凹部ｒｓ１よりも深い。同様に、ここでは、半導体基板６０の絶縁層７０側の表面は、ｎ型不純物領域６８ｂｎの高濃度ドープ領域６８ｂｈとコンタクトプラグｃｐ３との接続部分に第３凹部ｒｓ３を有する。この第３凹部ｒｓ３は、第１凹部ｒｓ１よりも深い。
【０１１９】
これは、コンタクトホールｈ１〜ｈ３の形成においてエッチングを適用すると、絶縁層７０のうちｎ型不純物領域６７ｎを覆う第１部分７０ａが、ｎ型不純物領域６８ａｎおよび６８ｂｎを覆う第２部分７０ｂよりも厚いために、ｎ型不純物領域６７ｎ上のオーバーエッチが他の部分よりも小さくなるからである。ただし、第１凹部ｒｓ１の深さが実質的にゼロ、すなわち、ｎ型不純物領域６７ｎとコンタクトプラグｃｐ１との接続部分に凹部が形成されないこともあり得る。なお、図８では第２凹部ｒｓ２および第３凹部ｒｓ３の深さが同一であるように図示されているが、これらが同一の深さを有している必要はない。
【０１２０】
（製造方法）
以下、図９〜図２５を参照しながら、第１の実施形態による撮像装置の例示的な製造方法を説明する。図９〜図２５は、第１の実施形態による撮像装置の例示的な製造方法を説明するための図である。図９〜図２５では、撮像領域Ｒ１と周辺領域Ｒ２とをあわせて１つの図に示している。
【０１２１】
まず、各撮像セルの信号検出回路と、周辺回路とが形成された半導体基板を用意する。ここでは、エピタキシ法およびイオン注入により、支持基板６１（ここではｐ型Ｓｉ基板）上に、ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎおよびｐ型半導体層６３ｐを順次に形成する（図９）。このとき、ｐ型半導体層６３ｐおよび支持基板６１を互いに電気的に接続するｐ型領域６４も形成する。その後、低濃度にドープされたｐ型不純物層６６をｐ型半導体層６３ｐ上に形成する。
【０１２２】
次に、ｐ型不純物層６６の一部上にレジストマスク（図１０において不図示）を形成し、レジストマスクで覆われていない領域に選択的に不純物を注入し、不純物の濃度が相対的に低いｐ型不純物領域６６ｐを有するｐ型半導体層６５ｐを形成する（図１０）。次に、ｐ型不純物領域６６ｐ上の一部の領域を除いてｐ型半導体層６５ｐ上をレジスト９２で覆い、イオン注入により、ｐ型不純物領域６６ｐ内にｎ型不純物領域６７を形成する（図１１）。
【０１２３】
レジスト９２の除去後、例えば、熱酸化法により、ｐ型半導体層６５ｐの全面に絶縁層７０ｘ（ここではＳｉＯ2層）を形成する（図１２）。さらに、ｐ型不純物領域６６ｐを覆うようにパターニングされたレジスト９４を絶縁層７０ｘ上に形成し、レジスト９４で覆われた部分以外の領域上から絶縁層７０ｘを除去する。これにより、少なくともｎ型不純物領域６７を覆う絶縁層７０ｙがｐ型不純物領域６６ｐ上に選択的に形成される（図１３）。
【０１２４】
レジスト９４の除去後、例えば、熱酸化法により、ｐ型不純物領域６６ｐおよびｐ型半導体層６５ｐの表面に熱酸化膜を形成する。これにより、上述の絶縁層７０ｙをその一部に含み、ｐ型半導体層６５ｐの全面を覆う絶縁層７０をｐ型半導体層６５ｐ上に形成することができる（図１４）。絶縁層７０は、ｎ型不純物領域６７を覆う第１部分７０ａであって相対的に厚い第１部分７０ａと、第１部分７０ａよりも薄い第２部分７０ｂとを含む。図１４において模式的に示すように、絶縁層７０の第１部分７０ａは、ｎ型不純物領域６７よりも大きな面積を有し、ここでは、ｐ型不純物領域６６ｐの外側にまで広がっている。ｐ型半導体層６５ｐのうち、周辺領域Ｒ２に位置する部分は、絶縁層７０の第２部分７０ｂによって覆われる。既に説明したように、絶縁層７０の第２部分７０ｂの厚さが１０ｎｍ程度であることに対して、第１部分７０ａは、２０ｎｍ程度の厚さを有し得る。
【０１２５】
その後、リセットトランジスタ２６、増幅トランジスタ２２、アドレストランジスタ２４および周辺領域Ｒ２のトランジスタ２８を配置すべき箇所の絶縁層７０上に、ゲート電極２６ｅ、２２ｅ、２４ｅおよび２８ｅを形成する（図１５）。ここでは、ＬＰ（Low Pressure）−ＣＶＤ法により、絶縁層７０上にポリシリコンを堆積し、堆積されたポリシリコンへの不純物の注入後、アニールを実施し、ポリシリコン層内に不純物を拡散させる。より詳細には、ＮチャンネルＭＯＳを配置すべき領域については、その他の領域をレジストで覆ってリン（Ｐ）の注入を行う。レジストの除去後、ＰチャンネルＭＯＳを配置すべき領域以外を覆うレジストを形成し、ボロン（Ｂ）の注入を行い、レジストを除去する。その後、フォトリソグラフィを適用してポリシリコン層の不要な箇所をドライエッチングにより除去することにより、絶縁層７０上に選択的にポリシリコン電極を形成することができる。このとき、ｎ型不純物領域６７が絶縁層７０のうち相対的に厚い第１部分７０ａで覆われているので、第２部分７０ｂで覆われている他の領域と比較して、ポリシリコンのエッチングの際のｎ型不純物領域６７およびその周辺に対するダメージを低減し得る。したがって、ｎ型不純物領域６７から形成されるｎ型不純物領域６７ｎに対するダメージも低減される。図１５に示すように、ここでは、ゲート電極２６ｅを絶縁層７０の第１部分７０ａ上に配置する。他方、ゲート電極２２ｅ、２４ｅおよび２８ｅは、絶縁層７０の第２部分７０ｂ上に配置する。
【０１２６】
次に、所望のレジストパターンを絶縁層７０上に形成し、レジストならびにゲート電極２６ｅ、２２ｅ、２４ｅおよび２８ｅをマスクとして、イオン注入により、撮像領域Ｒ１にｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎを、周辺領域Ｒ２にｎ型不純物領域６８ｅｎおよび６８ｆｎをそれぞれ形成する（図１６）。イオン注入の後にアニールを実行してもよい。ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎおよび６８ｆｎは、典型的には拡散領域である。これにより、半導体基板６０にリセットトランジスタ２６、増幅トランジスタ２２およびアドレストランジスタ２４が形成される。図１６において模式的に示すように、リセットトランジスタ２６は、絶縁層７０の第１部分７０ａの一部をゲート絶縁層として含み、増幅トランジスタ２２およびアドレストランジスタ２４は、絶縁層７０の第２部分７０ｂの一部をゲート絶縁層として含んでいる。なお、ｎ型不純物領域６８ｅｎおよび６８ｆｎは、上述のトランジスタ２８のソース領域およびドレイン領域に相当する領域である。
【０１２７】
また、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに素子分離領域６９を形成する。素子分離領域６９は、例えば、所望のレジストパターンを絶縁層７０上に形成し、所定の注入条件のもとで例えば、ボロンをイオン注入することによって形成することができる。図１６に例示する構成において、リセットトランジスタ２６および増幅トランジスタ２２の間の素子分離領域６９は、絶縁層７０の第１部分７０ａの一部と第２部分７０ｂの一部とに重なっている。第２部分７０ｂよりも第１部分７０ａの方が厚いことから、リセットトランジスタ２６および増幅トランジスタ２２の間の素子分離領域６９において、リセットトランジスタ２６側の注入深さは、増幅トランジスタ２２側の注入深さよりも小さい。なお、ここでは、リセットトランジスタ２６および増幅トランジスタ２２の間の素子分離領域６９と同様に、ｎ型不純物領域６８ａｎも、絶縁層７０の第１部分７０ａの一部と第２部分７０ｂの一部とに重なっている。図示するように、ここでは、第１部分７０ａ直下におけるｎ型不純物領域６８ａｎの注入深さは、第２部分７０ｂ直下における注入深さよりも小さい。
【０１２８】
次に、絶縁層７０および絶縁層７０上のゲート電極２２ｅ、２４ｅ、２６ｅおよび２８ｅを覆う絶縁膜を形成する。ここでは、互いに異なる絶縁材料を順次に堆積することにより、絶縁膜７１ｆおよび絶縁膜７２ｆの積層構造を形成する（図１７）。絶縁膜７１ｆおよび絶縁膜７２ｆは、例えば、それぞれ、ＬＰ−ＣＶＤ法によって形成されたＳｉＯ2膜およびＳｉＮ膜である。
【０１２９】
次に、フォトリソグラフィおよびドライエッチング（典型的にはプラズマエッチング）の適用により、ｎ型不純物領域６７上、ｎ型不純物領域６８ａｎ上、ｎ型不純物領域６８ｂｎ上およびｎ型不純物領域６８ｄｎ上に、半導体基板６０の表面に達するコンタクトホールｈ１〜ｈ４をそれぞれ形成する（図１８）。図示するように、絶縁膜７１ｆおよび絶縁膜７２ｆのうち、ゲート電極２６ｅ、２２ｅおよび２４ｅを覆う部分にもコンタクトホールｈ５〜ｈ７がそれぞれ設けられる。このとき、ｎ型不純物領域６７が絶縁層７０のうち相対的に厚い第１部分７０ａで覆われているので、エッチングの際のｎ型不純物領域６７に対するダメージを、第２部分７０ｂで覆われている他の領域と比較して低減することができる。
【０１３０】
次に、コンタクトホールｈ１〜ｈ４を介したイオン注入を行う（図１９）。これにより、第１領域６７ａおよび第１領域６７ａよりも不純物濃度の高い第２領域６７ｂを有するｎ型不純物領域６７ｎを形成することができる。ここでは、コンタクトホールｈ２〜ｈ４を介したイオン注入により、ｎ型不純物領域６８ａｎ内、６８ｂｎ内および６８ｄｎ内にも、相対的に不純物濃度の高い領域を形成する。
【０１３１】
次に、ＬＰ−ＣＶＤ法を適用して絶縁層７０上に、例えばＰ（リン）をドープしたポリシリコンを堆積した後、フォトリソグラフィおよびドライエッチングによりポリシリコン層の不要な箇所を除去することにより、コンタクトホールｈ１〜ｈ７の位置にそれぞれコンタクトプラグｃｐ１〜ｃｐ７を形成する（図２０）。コンタクトプラグｃｐ１〜ｃｐ７のうち、例えばコンタクトプラグｃｐ１は、コンタクトホールｈ１を介してｎ型不純物領域６７ｎの第２領域６７ｂに接続される。コンタクトプラグｃｐ２およびｃｐ３は、コンタクトホールｈ２およびｈ３を介してｎ型不純物領域６８ａｎおよび６８ｂｎの高濃度ドープ領域にそれぞれ接続される。相対的に不純物濃度の高い領域にコンタクトプラグを接続することにより、コンタクト抵抗が低減される。また、例えばコンタクトプラグｃｐ５およびｐ６は、コンタクトホールｈ５およびｈ６を介してゲート電極２６ｅおよび２２ｅにそれぞれ接続される。
【０１３２】
周辺領域Ｒ２に関しては、コンタクトプラグｃｐ１〜ｃｐ７の形成後に撮像領域Ｒ１をレジストで覆い、異方性エッチングを適用する。これにより、ゲート電極２８ｅの側部に絶縁構造７３を形成することができる（図２１）。例えば、ゲート電極２８ｅの近傍を除いて、ｎ型不純物領域６８ｅｎ上および６８ｆｎ上から絶縁層７０（ここではその第２部分７０ｂの一部）、絶縁膜７１ｆおよび絶縁膜７２ｆを選択的に除去し、さらに、ゲート電極２８ｅ上から絶縁膜７１ｆおよび絶縁膜７２ｆを選択的に除去する。この例では、絶縁構造７３は、絶縁層７１の一部（図２１においてＬ字型の断面を有する部分）および絶縁層７２の一部（第１部分７２ａ）を含み、ｎ型不純物領域６８ｅｎの一部とｎ型不純物領域６８ｆｎの一部との重なりを有している。本開示の実施形態によれば、絶縁構造７３の形成の前にコンタクトプラグｃｐ１〜ｃｐ４が形成されるので、絶縁構造７３の形成の際のエッチングによる半導体基板６０へのダメージが抑制される。結果として、結晶欠陥に起因するリーク電流の抑制の効果が得られる。
【０１３３】
その後、ゲート電極２８ｅ、絶縁構造７３（および絶縁層７０）をマスクとしてｎ型不純物領域６８ｅｎおよび６８ｆｎに不純物注入を行うことにより、ソース領域またはドレイン領域としてのｎ型不純物領域６８ｓｄをゲート電極２８ｅの両側に配置することができる（図２２）。ｎ型不純物領域６８ｓｄは、第１領域６８ｅと、第１領域６８ｅよりも不純物濃度の高い第２領域６８ｆとを含む。不純物の注入後、活性化のためのアニールを行う。図２２からわかるように、周辺領域Ｒ２のトランジスタ２８は、絶縁層７０の第２部分７０ｂの一部をゲート絶縁層として含む。なお、周辺領域Ｒ２のトランジスタ２８のソース／ドレイン領域では、相対的に不純物濃度の高い第２領域６８ｆの方が第１領域６８ｅよりも注入深さが大きいことに対して、撮像領域Ｒ１のトランジスタ（例えばリセットトランジスタ２６）では、相対的に不純物濃度の低い領域（例えば第１領域６７ａ）中に、不純物濃度の高い領域（例えば第２領域６７ｂ）が配置される点に注意されたい。
【０１３４】
ここでは、ゲート電極２８ｅ、絶縁構造７３（および絶縁層７０）をマスクとして利用して、不純物領域６８ｓｄの第２領域６８ｆおよびゲート電極２８ｅの上面に自己整合で金属シリサイド層２８ｓ（例えばニッケルシリサイド層）を形成する（図２３）。金属シリサイド層２８ｓの形成の工程は、典型的には、異方性エッチングの際に形成したレジストを撮像領域Ｒ１上から除去した後、撮像領域Ｒ１上に例えば酸化膜を形成してから実行される。周辺領域Ｒ２のトランジスタ２８に選択的に金属シリサイド層２８ｓを形成することにより、より高い電流駆動能力を有するトランジスタを周辺回路４０に配置することができる。また、ノイズ低減が優先される撮像領域Ｒ１のトランジスタのソース／ドレイン領域（特に電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎ）においては、ノイズの一因となる、金属の拡散を防止することができる。
【０１３５】
次に、例えばＣＶＤ法を用い、半導体基板６０に形成された回路（信号検出回路１４および周辺回路４０）を覆う絶縁層９０ａを形成する。さらに、絶縁層９０ａにコンタクトホールを設け、各コンタクトプラグまたは金属シリサイド層２８ｓに一端が接続されたプラグと、配線層８０ｂとを絶縁層９０ａ中に配置する（図２４）。例えばコンタクトプラグｃｐ１およびコンタクトプラグｃｐ６には、それぞれ、プラグｐａ１およびｐａ２が接続される。プラグｐａ１の他端およびプラグｐａ２の他端は、配線層８０ｂの一部に接続され、コンタクトプラグｃｐ１、ｃｐ６、プラグｐａ１、ｐａ２および配線層８０ｂの一部は、増幅トランジスタ２２のゲート電極２２ｅとｎ型不純物領域６７ｎとを電気的に接続する接続部８３を構成している。同様にして、絶縁層９０ａ中に配置されたプラグｐａ３は、コンタクトプラグｃｐ２および配線層８０ｂを電気的に接続し、プラグｐａ４は、コンタクトプラグｃｐ５および配線層８０ｂを電気的に接続している。周辺領域Ｒ２に形成されたプラグｐａ５およびｐａ６は、ｎ型不純物領域６８ｓｄの第２領域６８ｆに設けられた金属シリサイド層２８ｓおよびトランジスタ２８のゲート電極２８ｅの上面に設けられた金属シリサイド層２８ｓにそれぞれ一端が接続されている。
【０１３６】
次に、絶縁層９０ｂ、プラグｐｂおよび配線層８０ｃと、絶縁層９０ｃ、プラグｐｃおよび配線層８０ｄと、絶縁層９０ｄ、プラグｐｄとを順次形成する（図２５）。さらに、プラグｐｄに接続された画素電極１２ａを形成する。画素電極１２ａは、プラグｐｄ、ｐｃおよびｐｂ、ならびに配線層８０ｄおよび８０ｃを介して上述の接続部８３に電気的に接続される。その後、光電変換層１２ｂおよび透明電極１２ｃを順次に形成することにより、絶縁層９０ｄ上に光電変換部１２が配置された、図５を参照して説明した構造が得られる。
【０１３７】
上述した実施形態では、半導体基板６０上の絶縁層７０において、半導体基板６０に形成された不純物領域の表面近傍に現れる空乏層を覆う部分を選択的に厚くしている。この例では、ｎ型不純物領域６７ｎの第１領域６７ａとｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される空乏層のうち半導体基板６０の表面に現れた部分を覆うように、絶縁層７０のうち、相対的に厚い第１部分７０ａが形成されている。したがって、絶縁層７０の形成後の工程でのエッチング時（特にプラズマエッチング）のダメージを低減して、半導体基板６０表面のコンタクト周辺（例えば第２領域６７ｂの周辺）の結晶欠陥を抑制し得る。上述した実施形態によれば、半導体基板６０の表面のうち、空乏層付近の結晶欠陥が抑制され、結晶欠陥に起因するリーク電流低減の効果が得られる。
【０１３８】
（第２の実施形態）
図２６は、本開示の第２の実施形態による撮像装置の例示的な構成を示す。図２６に示す撮像装置１００Ｂは、撮像装置１００Ａの撮像セル１０Ａに代えて撮像セル１０Ｂを有する。撮像装置１００Ｂは、上述の撮像装置１００Ａと同様に、リセットトランジスタ２６のゲート電極２６ｅなどを覆う絶縁層７１を有している。ただし、撮像装置１００Ｂでは、撮像領域Ｒ１に絶縁層７２（典型的にはＳｉＮ層）が形成されていない。したがって、この例では、例えばリセットトランジスタ２６のゲート電極２６ｅに注目すれば、ゲート電極２６ｅの表面のうち、コンタクトプラグｃｐ５が接続された部分と、リセットトランジスタ２６のゲート絶縁層（ここでは絶縁層７０の第１部分７０ａの一部）に対向する部分とを除く部分上に絶縁層７１が形成されており、コンタクトプラグｃｐ５は、絶縁層７１に設けられたコンタクトホールｈ５を介してゲート電極２６ｅに直接に接続されている。
【０１３９】
一方、周辺領域Ｒ２に関しては、撮像装置１００Ｂは、上述の撮像装置１００Ａと同様の構造を有し得る。図２６の右側に示すように、周辺領域Ｒ２に配置されたトランジスタ２８のゲート電極２８ｅの側部には、絶縁構造７３が配置されている。後に詳しく説明するように、この形態では、絶縁層７１（典型的にはＳｉＯ2層）の形成後に、絶縁層７１を構成する絶縁材料とは異なる絶縁材料を絶縁層７１上に堆積することにより、絶縁層７１上に絶縁膜（例えばＳｉＮ膜）を形成する。その後、半導体基板６０のうちｎ型不純物領域６８ｓｄの第１領域６８ｅとなるべき部分上の領域を除いて、絶縁層７１上に堆積された絶縁材料を除去する。したがって、この形態の絶縁構造７３は、絶縁層７２の第１部分７２ａおよび絶縁層７１の一部を含む第１の実施形態における絶縁構造７３と同様の構造を有し得る。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。
【０１４０】
（製造方法）
以下、図２７〜図３３を参照しながら、第２の実施形態による撮像装置の例示的な製造方法を説明する。
【０１４１】
ゲート電極２６ｅ、２２ｅ、２４ｅおよび２８ｅの形成後、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎおよび６８ｆｎ、ならびに、素子分離領域６９を形成するまでの工程は、第１の実施形態とほぼ同様であり得る（図９〜図１６参照）。ここでは、図２７に示すように、各不純物領域および素子分離領域６９の形成後、絶縁層７０および絶縁層７０上のゲート電極２２ｅ、２４ｅ、２６ｅおよび２８ｅを覆う絶縁膜７１ｆを形成する。例えば、絶縁膜７１ｆとして、ＬＰ−ＣＶＤ法を用いてＳｉＯ2膜を形成する。第１の実施形態と異なり、ここではＳｉＮ膜を積層しない。
【０１４２】
次に、フォトリソグラフィおよびドライエッチング（典型的にはプラズマエッチング）により、絶縁膜７１ｆにコンタクトホールｈ１〜ｈ７を形成する（図２８）。ｎ型不純物領域６７が絶縁層７０のうち相対的に厚い第１部分７０ａで覆われているので、第２部分７０ｂで覆われている他の領域と比較して、エッチングの際のｎ型不純物領域６７に対するダメージが低減される点は、第１の実施形態と同じである。
【０１４３】
ここでは、絶縁膜７１ｆ上にさらに絶縁膜（例えばＳｉＮ膜）を堆積することなく、半導体基板６０に達するコンタクトホールｈ１〜ｈ４を形成している。そのため、第１の実施形態と比較して、コンタクトのためのコンタクトホール形成に要するエッチングの時間を短縮できる。第２の実施形態によれば、絶縁膜７１ｆ上の絶縁膜７２ｆ（図１７参照）の厚さのバラつきを考慮したマージン分のエッチング時間を削減できるので、エッチングに要するトータルの時間を削減できる。したがって、半導体基板６０に形成された不純物領域（例えばｎ型不純物領域６７ｎ）に対するエッチングのダメージがより低減され、エッチングに起因した結晶欠陥の増加をより抑制し得る。
【０１４４】
さらに、ここでは、絶縁膜７１ｆをマスクとしてイオン注入を行い、ｎ型不純物領域６７内、６８ａｎ内、６８ｂｎ内および６８ｄｎ内に、相対的に不純物濃度の高い領域を形成する。その後、コンタクトホールｈ１〜ｈ７の位置に第１の実施形態と同様に、それぞれコンタクトプラグｃｐ１〜ｃｐ７を形成する（図２９）。
【０１４５】
次に、半導体基板６０の全面に絶縁膜７２ｆを形成する（図３０）。絶縁膜７２ｆは、例えばＬＰ−ＣＶＤ法によって形成されたＳｉＮ膜であり、図３０において模式的に示すように、絶縁層７０上のゲート電極２６ｅ、２２ｅ、２４ｅおよび２８ｅと、絶縁膜７１ｆのうち、コンタクトプラグに覆われていない部分とを覆っている。絶縁膜７２ｆの形成に先立ち、例えばＳｉＯ2膜などを形成しておいてもよい。次に、ウェットエッチングおよび／またはドライエッチングにより、周辺領域Ｒ２以外の領域上から絶縁膜７２ｆを選択的に除去する（図３１）。
【０１４６】
次に、撮像領域Ｒ１をレジストで覆い、異方性エッチングを適用することにより、ゲート電極２８ｅの側部に絶縁構造７３を形成する（図３２）。ここでは、ｎ型不純物領域６８ｅｎ上および６８ｆｎ上からゲート電極２８ｅの近傍を除いて絶縁層７０（ここではその第２部分７０ｂの一部）、絶縁膜７１ｆおよび絶縁膜７２ｆを選択的に除去し、さらに、ゲート電極２８ｅ上から絶縁膜７１ｆおよび絶縁膜７２ｆを選択的に除去する。
【０１４７】
その後、ゲート電極２８ｅ、絶縁構造７３（および絶縁層７０）をマスクとしてｎ型不純物領域６８ｅｎおよび６８ｆｎに不純物注入を行うことにより、第１領域６８ｅおよび第２領域６８ｆを含むｎ型不純物領域６８ｓｄをゲート電極２８ｅの両側に形成する。不純物の注入後、アニールを行い、さらに、不純物領域６８ｓｄの第２領域６８ｆおよびゲート電極２８ｅの上面に自己整合的に金属シリサイド層２８ｓを形成する。
【０１４８】
次に、例えばＣＶＤ法を用いて絶縁層９０ａを形成し、コンタクトプラグとの間の接続を有するプラグ（典型的にはメタルプラグ）および配線層を絶縁層９０ａ中に形成する（図３３）。その後の工程は、第１の実施形態とほぼ同様であるので説明を省略する。以上の工程を経て、図２６に示す構造が得られる。
【０１４９】
（第３の実施形態）
図３４は、本開示の第３の実施形態による撮像装置の例示的な構成を示す。図３４に示す撮像装置１００Ｃは、撮像装置１００Ａの撮像セル１０Ａに代えて撮像セル１０Ｃを有する。撮像装置１００Ｃの撮像セル１０Ｃは、概略的には、図２６を参照して説明した撮像装置１００Ｂの撮像セル１０Ｂの絶縁層７１、およびコンタクトプラグｃｐ１〜ｃｐ５を覆うように形成された絶縁層７４（典型的にはＳｉＮ層）を有する。第１および第２の実施形態と同様に、絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。
【０１５０】
リセットトランジスタ２６のゲート電極２６ｅの周辺に注目する。絶縁層７４は、少なくとも、ゲート電極２６ｅの側部とゲート電極２６ｅに接続されたコンタクトプラグｃｐ５の側部とを覆う部分７４ｂを有している。コンタクトプラグｃｐ５がゲート電極２６ｅに直接に接続される点は、第１および第２の実施形態と共通である。
【０１５１】
図３４の右側に示すように、撮像装置１００Ｃの周辺領域Ｒ２は、上述の撮像装置１００Ａおよび撮像装置１００Ｂとほぼ同様の構造を有する。ここでは、絶縁構造７３は、絶縁層７４の一部７４ａを含んでいる。絶縁構造７３中の部分７４ａは、上述の絶縁層７２の第１部分７２ａと同様の形状および配置を有し得る。
【０１５２】
（第３の実施形態の変形例）
図３５は、本開示の第３の実施形態による撮像装置の変形例を示す。図３５に示す撮像装置１００Ｄの撮像セル１０Ｄは、リセットトランジスタ２６のゲート電極２６ｅとコンタクトプラグｃｐ１との間に位置する絶縁構造７２ｃを有する。この絶縁構造７２ｃは、周辺領域Ｒ２に配置される絶縁構造７３中の、絶縁層７２の第１部分７２ａと同様に、絶縁層７２の一部である。撮像セル１０Ｄは、絶縁層７１およびコンタクトプラグｃｐ１〜ｃｐ５を覆うように形成された絶縁層７５を有する。絶縁層７５は、少なくともコンタクトプラグｃｐ５の側部を覆う部分７５ｂを有している。
【０１５３】
この例では、リセットトランジスタ２６のゲート電極２６ｅとコンタクトプラグｃｐ１との間の距離Ｗは、半導体基板６０の法線方向に沿った、絶縁層７２の堆積厚さの２倍以下である。ここで、絶縁層７２の堆積厚さは、絶縁層７２のうち、ゲート電極またはコンタクトプラグの側面に沿って立ち上がっている部分以外の、半導体基板６０の表面に概ね平行に広がる部分の平均的な厚さを指す。なお、半導体基板６０の表面に平行に沿った、第１部分７２ａの幅ｄは、絶縁膜７２ｆの堆積厚さに比例し、典型的には、堆積厚さのおよそ６０％以上１００％以下である。
【０１５４】
図３５に示す例では、撮像領域Ｒ１において、ゲート電極２６ｅ以外のゲート電極と、コンタクトプラグｃｐ１以外のコンタクトプラグとの間には、絶縁層７２の一部は示されていないが、ゲート電極２６ｅ以外のゲート電極と、コンタクトプラグｃｐ１以外のコンタクトプラグとの間に絶縁構造７２ｃと同様の絶縁構造が存在していてもよい。後述するように、ゲート電極とコンタクトプラグとの間の距離を所定の距離以下とすれば、ゲート電極とコンタクトプラグとの間に比較的容易に絶縁構造を形成することが可能である。
【０１５５】
（製造方法）
以下、図３６〜図４２を参照しながら、第３の実施形態による撮像装置の例示的な製造方法を説明する。
【０１５６】
コンタクトプラグｃｐ１〜ｃｐ７を形成するまでの工程は、第２の実施形態とほぼ同様であり得る（図２７〜図２９参照）。コンタクトプラグｃｐ１〜ｃｐ７の形成後、半導体基板６０の全面に絶縁膜７４ｆを形成する（図３６）。この絶縁膜７４ｆは、ゲート電極２６ｅ、２２ｅ、２４ｅおよび２８ｅと、コンタクトプラグｃｐ１〜ｃｐ７と、絶縁膜７１ｆのうちコンタクトプラグｃｐ１〜ｃｐ７に覆われていない部分とを覆うように形成される。ここでは、絶縁膜７４ｆは、上述の絶縁膜７２ｆと同様に、例えばＬＰ−ＣＶＤ法によって形成されたＳｉＮ膜である。
【０１５７】
絶縁膜７４ｆを形成した後、絶縁膜７４ｆのうち、撮像領域Ｒ１にある部分上にレジストパターンを形成し、ドライエッチング（典型的にはプラズマエッチング）によって、絶縁膜７４ｆの各コンタクトプラグ上の部分を選択的に除去する（図３７）。これにより、各コンタクトプラグ上にコンタクトホールを形成する。図３７では、コンタクトプラグｃｐ１、ｃｐ２、ｃｐ４、ｃｐ５、ｃｐ６およびｃｐ７に達するコンタクトホールｈ１０、ｈ９、ｈ８、ｈ５、ｈ６およびｈ７が示されている。
【０１５８】
撮像領域Ｒ１上のレジストパターンを除去後、撮像領域Ｒ１を覆うレジストマスクを形成する。その後、周辺領域Ｒ２に配置されたｎ型不純物領域６８ｅｎ上および６８ｆｎ上からゲート電極２８ｅの近傍を除いて絶縁層７０（ここではその第２部分７０ｂの一部）、絶縁膜７１ｆおよび絶縁膜７４ｆを選択的に除去し、また、ゲート電極２８ｅ上から絶縁膜７１ｆおよび絶縁膜７４ｆを選択的に除去することにより、ゲート電極２８ｅの側部に絶縁構造７３を形成する（図３７）。
【０１５９】
その後、ゲート電極２８ｅ、絶縁構造７３（および絶縁層７０）をマスクとしてｎ型不純物領域６８ｅｎおよび６８ｆｎに不純物注入を行うことにより、第１領域６８ｅおよび第２領域６８ｆを含むｎ型不純物領域６８ｓｄをゲート電極２８ｅの両側に形成する。不純物の注入後、アニールを行い、さらに、不純物領域６８ｓｄの第２領域６８ｆおよびゲート電極２８ｅの上面に自己整合的に金属シリサイド層２８ｓを形成する。
【０１６０】
次に、例えばＣＶＤ法を用いて絶縁層９０ａを形成し、コンタクトプラグとの間の接続を有するプラグ（典型的にはメタルプラグ）および配線層を絶縁層９０ａ中に形成する（図３８）。なお、ここでは、絶縁層９０ａの形成前に絶縁膜７４ｆにコンタクトホールｈ１０、ｈ９、ｈ８、ｈ５、ｈ６およびｈ７を形成する例を説明したが、絶縁層９０ａの形成後に、コンタクトプラグに達するコンタクトホールを絶縁層９０ａおよび絶縁膜７４ｆに形成してもよい。その後の工程は、第１および第２の実施形態とほぼ同様であるので説明を省略する。以上の工程を経て、図３４に示す構造が得られる。
【０１６１】
上述の製造方法によれば、第２の実施形態と同様に、コンタクトのためのコンタクトホールの形成に要するエッチングの時間を第１の実施形態と比較して短縮できる。また、絶縁膜７１ｆ上の絶縁膜７２ｆ（図１７参照）の厚さのバラつきを考慮したマージン分のエッチングに要する時間を削減でき、エッチングのダメージをより低減して、エッチングに起因した結晶欠陥の増加を抑制し得る。
【０１６２】
図３５を参照して説明した構造は、例えば以下のようにして得られる。まず、第２の実施形態と同様にして、コンタクトホールｈ１〜ｈ７の位置にそれぞれコンタクトプラグｃｐ１〜ｃｐ７を形成する（図３９）。ただし、このとき、リセットトランジスタ２６のゲート電極２６ｅとコンタクトプラグｃｐ１との間の距離Ｗが、続いて形成する絶縁膜７２ｆの狙い厚さの２倍以下となるように、コンタクトプラグｃｐ１を絶縁膜７１ｆ上に形成する。
【０１６３】
コンタクトプラグｃｐ１〜ｃｐ７の形成後、第２の実施形態と同様に、半導体基板６０の全面に絶縁膜７２ｆを形成する（図４０）。その後、撮像領域Ｒ１および周辺領域Ｒ２の両方に異方性エッチングを実行する。周辺領域Ｒ２に関しては、図３７を参照して説明した工程と同様であり、異方性エッチングにより、ゲート電極２８ｅの側部に絶縁構造７３を形成することができる（図４１）。他方、撮像領域Ｒ１では、絶縁膜７２ｆの大部分が除去される。例えば、コンタクトプラグｃｐ１の上面およびリセットトランジスタ２６のゲート電極２６ｅの上面から絶縁膜７２ｆを除去することができる。ただし、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の間隔が所定の大きさ以下であるので、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の間の絶縁膜７２ｆが残り、結果として絶縁構造７２ｃが形成される。ここでは、撮像領域Ｒ１に関して、絶縁膜７２ｆのうち、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の間以外の部分が全て除去されているが、他の電極と他のコンタクトプラグとの間に絶縁膜７２ｆが一部残っていてもよい。絶縁膜７２ｆの狙い厚さの２倍以下となるように電極とコンタクトプラグとの間の距離を調整すれば、所定の間隔をあけて配置された電極とコンタクトプラグの間に絶縁膜７２ｆの一部を残して、絶縁構造を形成することができる。
【０１６４】
このように、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の間隔を所定の大きさ以下とすることにより、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の間の絶縁膜７２ｆを選択的に残すことができる。図４２を参照すればわかるように、絶縁構造７２ｃは、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎ上に位置している。したがって、その後のエッチングによるｎ型不純物領域６７ｎの表面へのダメージを抑制することができる。また、図３６〜図３８を参照して説明した上述の製造方法と比較してリソグラフィの工程を削減できるので、製造コスト低減の利点も得られる。
【０１６５】
その後、ゲート電極２８ｅ、絶縁構造７３（および絶縁層７０）をマスクとして不純物注入を行うことにより、ｎ型不純物領域６８ｓｄをゲート電極２８ｅの両側に形成する。さらに、不純物領域６８ｓｄの第２領域６８ｆおよびゲート電極２８ｅの上面に自己整合的に金属シリサイド層２８ｓを形成する。
【０１６６】
次に、各コンタクトプラグを覆う絶縁層７５を撮像領域Ｒ１上に選択的に形成する（図４２）。絶縁層７５は、例えば、ＣＶＤ法によって形成されたＳｉＯ2層である。さらに、例えばＣＶＤ法を用いて絶縁層９０ａを形成し、コンタクトプラグとの間の接続を有するプラグ（典型的にはメタルプラグ）および配線層を絶縁層９０ａ中に形成する。その後の工程は、上述した他の実施形態とほぼ同様である。以上の工程を経て、図３５に示す構造が得られる。絶縁層７５の形成後、絶縁層９０ａの形成の前に、絶縁層７５のうち各コンタクトプラグの位置にコンタクトホールを形成しておいてもよい。
【０１６７】
（他の変形例）
上述の各実施形態におけるデバイス構造では、コンタクトホールｈ２が絶縁層７０の第２部分７０ｂに形成されている。しかしながら、絶縁層７０の第１部分７０ａにコンタクトホールｈ２を形成しても構わない。換言すれば、ｎ型不純物領域６８ａｎのより多くの部分上を、絶縁層７０のうち相対的に厚い第１部分７０ａによって覆ってもよい。
【０１６８】
図４３は、本開示の実施形態のさらに他の変形例における回路構成を示す。簡単のために、図４３では、複数の撮像セルのうちの１つを代表して示している。図４３に示す撮像セル１０Ｅと、図２に示す撮像セル１０Ａとの間の主な相違点は、撮像セル１０Ｅにおける信号検出回路１５が、第１容量素子５１、第２容量素子５２およびフィードバックトランジスタ５６をさらに有する点である。
【０１６９】
図４３に例示する構成において、信号検出回路１５は、リセットトランジスタ２６のソースと、フィードバック線５３との間に接続されたフィードバックトランジスタ５６を含む。後述するように、フィードバックトランジスタ５６をオンとすることにより、増幅トランジスタ２２およびフィードバックトランジスタ５６をその経路に含む帰還経路が形成される。したがって、リセットトランジスタ２６のソースと、増幅トランジスタ２２のソースとの間にフィードバックトランジスタ５６が電気的に接続されているといってもよい。このフィードバックトランジスタ５６のゲートには、フィードバック制御線５８が接続される。フィードバック制御線５８は、例えば垂直走査回路４６（図１参照）に接続されており、撮像装置の動作時、垂直走査回路４６によってフィードバックトランジスタ５６のゲート電圧が制御される。
【０１７０】
図４３に例示する構成において、信号検出回路１５は、リセットトランジスタ２６のソースおよびドレインの間に接続された第１容量素子５１を含む。第１容量素子５１は、比較的小さな容量値を有する。また、信号検出回路１５は、リセットトランジスタ２６およびフィードバックトランジスタ５６の間のノードに一方の電極が接続された第２容量素子５２を含む。第２容量素子５２は、第１容量素子５１よりも大きな容量値を有する。第２容量素子５２およびフィードバックトランジスタ５６は、ＲＣフィルタ回路として機能し得る。
【０１７１】
図示するように、第２容量素子５２の他方の電極は、感度調整線５４に接続されている。感度調整線５４は、例えば垂直走査回路４６（図１参照）に接続されており、撮像装置の動作時、感度調整線５４の電位は、例えば０Ｖ（基準電位）に設定される。以下では、リセットトランジスタ２６と第２容量素子５２との間のノードを「リセットドレインノードＲＤ」と呼ぶことがある。
【０１７２】
フィードバックトランジスタ５６のゲート電圧の制御により、撮像セル１０Ｅの出力を負帰還させる帰還経路が形成される。後述するように、帰還経路の形成により、リセットトランジスタ２６のオフ動作に伴って発生するｋＴＣノイズをキャンセルすることが可能である。
【０１７３】
リセットトランジスタ２６とフィードバック線５３との間にフィードバックトランジスタ５６を接続した回路構成においては、リセットドレインノードＲＤにおけるリーク電流を低減できるとノイズ低減の観点から有益である。リセットドレインノードＲＤについても電荷蓄積ノードＦＤと同様の接続構造を適用することにより、リセットドレインノードＲＤにおけるリーク電流を低減することが可能である。
【０１７４】
図４４は、図４３に示す撮像セル１０Ｅのデバイス構造の一例を示す。図４４に例示するデバイス構造は、フィードバックトランジスタ５６以外の部分については、第１の実施形態とほぼ同様である。第２または第３の実施形態と同様のデバイス構造を適用することも可能であることは言うまでもない。なお、周辺領域Ｒ２については、図５などを参照して説明した構造と同様であり得る。したがって、ここでは図示および説明を省略する。
【０１７５】
図４４に示す半導体基板７６は、ｐ型半導体層６３ｐ上に形成されたｐ型半導体層７５ｐを含む。ｐ型半導体層７５ｐは、ｐ型不純物領域６６ｐおよびｐ型不純物領域７６ｐを有する。ｐ型不純物領域７６ｐにおける不純物濃度は、ｐ型不純物領域６６ｐと同程度であり得る。ｐ型不純物領域７６ｐには、ｎ型不純物領域７７ｎが形成されている。ｎ型不純物領域７７ｎは、リセットトランジスタ２６のソース領域として機能する。
【０１７６】
フィードバックトランジスタ５６は、ｎ型不純物領域７７ｎをリセットトランジスタ２６と共有している。ｎ型不純物領域７７ｎは、フィードバックトランジスタ５６のソース領域およびドレイン領域の一方として機能し、ｎ型不純物領域６８ａｎは、ここでは、フィードバックトランジスタ５６のソース領域およびドレイン領域の他方として機能する。
【０１７７】
フィードバックトランジスタ５６は、さらに、絶縁層７０上に配置されたゲート電極５６ｅを有する。この例では、ゲート電極５６ｅは、絶縁層７０の第２部分７０ｂの一部上に位置する。ゲート電極５６ｅは、典型的にはポリシリコン電極であり、増幅トランジスタ２２のゲート電極２２ｅ、アドレストランジスタ２４のゲート電極２４ｅ、リセットトランジスタ２６のゲート電極２６ｅと同層である。絶縁層７０の第２部分７０ｂのうち、ゲート電極５６ｅおよび半導体基板７６に挟まれた部分は、フィードバックトランジスタ５６のゲート絶縁層としての機能を有する。
【０１７８】
図示する例において、ｎ型不純物領域７７ｎは、ｎ型不純物領域６７ｎと同様に、第１領域７７ａおよび第２領域７７ｂを含んでいる。第２領域７７ｂは、第１領域７７ａ内に配置されており、第１領域７７ａよりも高い不純物濃度を有する。ｎ型不純物領域７７ｎの第１領域７７ａの不純物濃度は、ｎ型不純物領域６７ｎの第１領域６７ａの不純物濃度と同程度か第１領域６７ａの不純物濃度よりも大きい。リセットドレインノードＲＤの方が電荷蓄積ノードＦＤよりもリーク電流の許容値を大きく設定可能であるので、ｎ型不純物領域７７ｎの第１領域７７ａの不純物濃度を第１領域６７ａの不純物濃度よりも大きくすることが可能である。第１領域７７ａの不純物濃度を第１領域６７ａの不純物濃度よりも大きくすることにより、リセットトランジスタ２６のソース側の寄生抵抗を低減でき、リセットトランジスタ２６の電流駆動能力を向上させ得る。
【０１７９】
この例では、ｎ型不純物領域７７ｎの第２領域７７ｂは、絶縁層７０のうち相対的に厚い第１部分７０ａによって覆われている。ｎ型不純物領域７７ｎ上の絶縁層７０の第１部分７０ａには、第２領域７７ｂと重なる位置にコンタクトホールｈ１１が形成されており、このコンタクトホールｈ１１を介して、コンタクトプラグｃｐ８がｎ型不純物領域７７ｎの第２領域７７ｂに直接に接続されている。ｎ型不純物領域７７ｎ内への高不純物濃度の第２領域７７ｂの形成は必須ではないが、ｎ型不純物領域７７ｎ内に第２領域７７ｂを形成することにより、コンタクト抵抗低減の効果が得られる。
【０１８０】
コンタクトプラグｃｐ８は、他のコンタクトプラグｃｐ１などと同層であり、典型的にはポリシリコンから形成される。コンタクトプラグｃｐ８は、プラグｐａ７を介して、第２容量素子５２（図４４において不図示、図４３参照）の電極のうち、感度調整線５４（不図示）に接続されていない側の電極との接続を有する配線８１に電気的に接続される。ここでは、配線８１は、配線層８０ｂの一部である。なお、第１容量素子５１および第２容量素子５２は、ＭＩＳ（metal-insulator-semiconductor）構造を有していてもよいし、ＭＩＭ（metal-insulator-metal）構造を有していてもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
【０１８１】
コンタクトプラグｃｐ８は、その上面に金属シリサイド層を有しておらず、プラグｐａ７は、コンタクトプラグｃｐ８の上面に直接に接続される。金属シリサイド層を介さずにプラグｐａ７をコンタクトプラグｃｐ８に直接に接続することにより、コンタクトプラグｃｐ８を介したｎ型不純物領域７７ｎへの金属の拡散（特にニッケルの拡散）を防止することができる。換言すれば、リセットドレインノードＲＤにおけるリーク電流の発生を抑制して、撮像セル１０Ｅにおけるノイズを抑制することができる。
【０１８２】
図４５は、撮像セル１０Ｅにおける各素子のレイアウトの一例を示す。図４５におけるＢ−Ｂ’線に沿って撮像セル１０Ｅを切断して展開すれば、図４４に示す断面が得られる。
【０１８３】
この例では、リセットトランジスタ２６およびフィードバックトランジスタ５６は、紙面の上下方向に沿って直線状に配置されている。したがって、ここでは、コンタクトプラグｃｐ８と半導体基板７６との間の接続部分（ここではｎ型不純物領域７７ｎの第２領域７７ｂ）は、リセットトランジスタ２６のゲート電極２６ｅとフィードバックトランジスタ５６のゲート電極５６ｅとの間に位置している。なお、図４５は、あくまでも模式的な平面図であり、図４５において、各不純物領域および各ゲート電極の形状および寸法は、必ずしも実際の形状および寸法を反映していない。図４についても同様である。
【０１８４】
図示するように、ここでは、半導体基板７６上に配置された絶縁層７０のうち、相対的に厚い第１部分７０ａは、フィードバックトランジスタ５６のゲート電極５６ｅの近くまで広がっており、ｎ型不純物領域６７ｎ上およびリセットトランジスタ２６のゲート電極２６ｅの直下だけではなく、ｎ型不純物領域７７ｎをも覆っている。より詳しくは、絶縁層７０の第１部分７０ａは、ｎ型不純物領域７７ｎの第１領域７７ａとｐ型不純物領域７６ｐとの間のｐｎ接合によって形成される空乏層のうち半導体基板７６の表面に現れた部分の多くをも覆うように形成されている。この例では、絶縁層７０の第１部分７０ａは、ｐ型不純物領域７６ｐのほとんどの部分をも包含するようにｎ型不純物領域７７ｎの外側まで広く形成されている。絶縁層７０の第１部分７０ａは、フィードバックトランジスタ５６のゲート電極５６ｅに干渉しない限りにおいてゲート電極５６ｅの近くにまで拡大することができる。
【０１８５】
このように、リセットドレインノードＲＤに関しても、電荷蓄積ノードＦＤと同様に、コンタクトプラグｃｐ８と半導体基板７６との間の接続部分（ここではｎ型不純物領域７７ｎの第２領域７７ｂ）の周囲の絶縁層７０の厚さを相対的に大きくした構造を採用することができる。半導体基板７６上の絶縁層７０のうち相対的に厚い第１部分７０ａによってｎ型不純物領域７７ｎを覆うことにより、絶縁層７０の形成の後に実行される各種のエッチングに起因する半導体基板７６の表面へのダメージおよび表面から数百ｎｍ程度の深さまでへのダメージを、第２部分７０ｂに覆われた領域と比較して低減し得る。結果として、ｎ型不純物領域７７ｎの表面近傍の結晶欠陥に起因するリーク電流の低減の効果、換言すれば、リセットドレインノードＲＤにおけるリーク電流抑制の効果が得られる。
【０１８６】
ここで、再び図４３を参照しながら、帰還経路の形成を利用したノイズキャンセルの概要を説明する。図４３に例示する回路構成を有する撮像装置において、ノイズキャンセルは、行ごとに撮像セル単位で実行される。
【０１８７】
図４３に例示する回路構成では、リセットトランジスタ２６およびフィードバックトランジスタ５６をオンとすることにより、フィードバック線５３の電圧が電荷蓄積ノードＦＤに印加され、電荷蓄積ノードＦＤの電位がリセットされる。次に、リセットトランジスタ２６をオフとする。
【０１８８】
リセットトランジスタ２６をオフとすることによりｋＴＣノイズが発生する。ただし、フィードバックトランジスタ５６がオンである間は、電荷蓄積ノードＦＤ、増幅トランジスタ２２、フィードバックトランジスタ５６および第１容量素子５１をその経路に含む帰還経路が形成された状態が継続する。そのため、帰還経路が形成されている時（フィードバックトランジスタ５６がオフではない時といってもよい）、フィードバックトランジスタ５６が出力する信号は、第１容量素子５１と電荷蓄積ノードＦＤの寄生容量とによって形成される減衰回路で減衰される。第１容量素子５１および電荷蓄積ノードＦＤの寄生容量の容量値をそれぞれＣ１およびＣｆｄとすれば、このときの減衰率Ｂは、Ｂ＝Ｃ１／（Ｃ１＋Ｃｆｄ）と表される。
【０１８９】
次に、フィードバックトランジスタ５６をオフとする。このとき、例えば、フィードバックトランジスタ５６の閾値電圧を跨ぐように、フィードバック制御線５８の電圧レベルをハイレベルからローレベルまで徐々に低下させる。フィードバック制御線５８の電位をハイレベルからローレベルに向けて徐々に低下させると、フィードバックトランジスタ５６の抵抗が徐々に増加する。フィードバックトランジスタ５６の抵抗が増加すると、フィードバックトランジスタ５６の動作帯域が狭くなり、帰還する信号の周波数領域が狭くなる。
【０１９０】
フィードバック制御線５８の電圧がローレベルに達すると、フィードバックトランジスタ５６がオフとなり、帰還経路の形成が解消される。このとき、フィードバックトランジスタ５６の動作帯域が増幅トランジスタ２２の動作帯域よりも十分に低い帯域であると、フィードバックトランジスタ５６で発生する熱ノイズが、フィードバック回路１６により、１／（１＋ＡＢ）1/2倍に抑制される。ここで、式中のＡは、フィードバック回路１６の利得である。このように、フィードバックトランジスタ５６の動作帯域が増幅トランジスタ２２の動作帯域よりも低い状態でフィードバックトランジスタ５６をオフとすることにより、電荷蓄積ノードＦＤに残存するｋＴＣノイズを低減することが可能である。フィードバックトランジスタ５６の動作帯域は、ノイズが十分に低減されるまでに許容可能な時間に応じて適宜設定すればよい。
【０１９１】
以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６、周辺領域Ｒ２のトランジスタ２８およびフィードバックトランジスタ５６の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。撮像セル中のトランジスタの各々をＮチャンネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【産業上の利用可能性】
【０１９２】
本開示の実施形態によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１９３】
１０Ａ〜１０Ｅ    撮像セル
１２    光電変換部
１４、１５    信号検出回路
１６    フィードバック回路
２２    増幅トランジスタ
２２ｅ    増幅トランジスタ２２のゲート電極
２４    アドレストランジスタ
２４ｅ    アドレストランジスタ２４のゲート電極
２６    リセットトランジスタ
２６ｅ    リセットトランジスタ２６のゲート電極
２８    周辺領域のトランジスタ
２８ｅ    トランジスタ２８のゲート電極
２８ｓ    金属シリサイド層
４０    周辺回路
５６    フィードバックトランジスタ
５６ｅ    フィードバックトランジスタ５６のゲート電極
６０、７６    半導体基板
６１    支持基板
６１ｐ、６３ｐ、６５ｐ、７５ｐ    ｐ型半導体層
６２ｎ    ｎ型半導体層
６４    ｐ型領域
６６ｐ、７６ｐ    ｐ型不純物領域
６７ｎ、７７ｎ    ｎ型不純物領域
６７ａｎ〜６７ｆｎ    ｎ型不純物領域
６８ｓｄ    ｎ型不純物領域
６９    素子分離領域
７０    絶縁層
７０ａ    絶縁層７０の第１部分
７０ｂ    絶縁層７０の第２部分
７１、７２、７４、７５    絶縁層
７２ｃ、７３    絶縁構造
８０    配線構造
８０ａ〜８０ｄ    配線層
９０    層間絶縁層
１００Ａ〜１００Ｄ    撮像装置
Ｒ１    撮像領域
Ｒ２    周辺領域
ｃｐ１〜ｃｐ８    コンタクトプラグ
ｈ１〜ｈ１１    コンタクトホール
ｐａ１〜ｐａ７、ｐｂ〜ｐｄ    プラグ
【図１】
2018050035.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2018050035.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018050035.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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