(57)【要約】【課題】クローズドループのＡＰＣを用いると回路規模増加によるコストや消費電力の観点で問題となる。【解決手段】半導体装置は、送信回路の出力を増幅するパワーアンプと、前記パワーアンプに電源を供給するレギュレータと、を備える。前記レギュレータは、ループ利得制御回路を有するオペアンプと、前記ループ利得制御回路に制御電圧を供給するループ利得制御電圧生成回路と、を備える。前記ループ利得制御電圧生成回路は、前記レギュレータの立ち上げ時に、前記オペアンプのループ利得を小さく抑える。【選択図】図２
2018063613.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置は、
送信回路の出力を増幅するパワーアンプと、
前記パワーアンプに電源を供給するレギュレータと、
を備え、
前記レギュレータは、
ループ利得制御回路を有するオペアンプと、
前記ループ利得制御回路に制御電圧を供給するループ利得制御電圧生成回路と、
を備え、
前記ループ利得制御電圧生成回路は、前記レギュレータの立ち上げ時に、前記オペアンプのループ利得を立上げ後よりも小さく抑える。
【請求項２】
請求項１の半導体装置において、
前記オペアンプは、
カレントミラーで能動負荷を構成する第一および第二ＰＭＯＳトランジスタと、
差動対を構成する第一および第二ＮＭＯＳトランジスタと、
前記第一および第二ＮＭＯＳトランジスタに接続され、電流源を構成する第三ＮＭＯＳトランジスタと、
前記第一ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジスタとが接続される第一ノードと、前記第二ＰＭＯＳトランジスタと前記第二ＮＭＯＳトランジスタとが接続される第二ノードと、の間に接続される前記ループ利得制御回路と、
を備え、
前記ループ利得制御回路は、
前記第一ノードと前記第二ノードの間に設けられる抵抗と、
前記抵抗の抵抗値を調整する第四ＮＭＯＳトランジスタと、
を備え、
前記第四ＮＭＯＳトランジスタのオン抵抗を前記制御電圧に基づいて連続的に調整する。
【請求項３】
請求項１の半導体装置において、
前記オペアンプは、
カレントミラーで能動負荷を構成する第一および第二ＰＭＯＳトランジスタと、
差動対を構成する第一および第二ＮＭＯＳトランジスタと、
前記第一および第二ＮＭＯＳトランジスタに接続される複数の電流源と、
前記複数の電流源の少なくとも一つを選択するスイッチと、
前記第一ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジスタとが接続される第一ノードと、前記第二ＰＭＯＳトランジスタと前記第二ＮＭＯＳトランジスタとが接続される第二ノードと、の間に接続される前記ループ利得制御回路と、
を備え
前記ループ利得制御回路は、
前記第一ノードと前記第二ノードの間に設けられる抵抗と、
前記抵抗の抵抗値を調整する第四ＮＭＯＳトランジスタと、
を備え、
前記複数のスイッチの選択に基づいて前記オペアンプの動作電流を調整し、
前記第四ＮＭＯＳトランジスタのオン抵抗を前記制御電圧に基づいて連続的に調整する。
【請求項４】
請求項２または３の半導体装置において、
前記抵抗は第二ノードと前記第四ＮＭＯＳトランジスタとの間に接続され、
前記第四ＮＭＯＳトランジスタは前記第一ノードと前記抵抗との間に接続され、
前記オペアンプの出力は前記第一ノードから取られる。
【請求項５】
請求項２または３の半導体装置において、
前記ループ利得制御電圧生成回路は、
前記レギュレータの出力開始時から所定期間は所定の制御電圧を前記第四ＮＭＯＳトランジスタのゲートに供給し、
前記所定期間の経過後、時間と共に低下する前記制御電圧を前記第四ＮＭＯＳトランジスタのゲートに供給する。
【請求項６】
請求項５の半導体装置において、
前記レギュレータは、さらに、タイミング生成回路を備え、
前記タイミング生成回路はカウンタを備え、前記カウンタの設定値に基づいて、前記所定期間を生成する。
【請求項７】
請求項６の半導体装置において、さらに、
前記レギュレータを制御する制御回路と、
該半導体装置のプロセスばらつき情報検知するプロセスモニタと、
該半導体装置の温度を検知する温度センサと、
前記プロセスモニタおよび前記温度センサからの情報に基づいて算出される情報を格納する補正テーブルと、
を備え、
前記補正テーブルに格納される情報は、前記カウンタの設定値または前記複数のスイッチのどれを選択するかの情報であり、
前記制御回路は前記補正テーブルに格納される情報を前記レギュレータに供給する。
【請求項８】
半導体装置は、一つの半導体チップに、
送信回路および制御回路を有する第一回路ブロックと、
前記第一回路ブロックに電源電圧を供給する第一レギュレータと、
パワーアンプを有する第二回路ブロックと、
前記第二回路ブロックに電源電圧を供給する第二レギュレータと、
を備え、
前記第二レギュレータはループ利得制御回路を有するオペアンプを備え、前記制御回路からの制御信号に基づいて前記第二レギュレータの立ち上げ時に前記オペアンプのループ利得を立上げ後よりも小さく抑える。
【請求項９】
請求項８の半導体装置は、
前記レギュレータは、さらに、
前記ループ利得制御回路に制御電圧を供給するループ利得制御電圧生成回路と、
前記ループ利得制御電圧生成回路の制御電圧の生成タイミングを制御するタイミング生成回路と、
を備え、
前記制御回路は前記オペアンプおよび前記タイミング生成回路を制御する。
【請求項１０】
請求項９の半導体装置において、
前記ループ利得制御電圧生成回路は、
前記レギュレータの出力開始時から所定期間は所定の制御電圧を前記ループ利得制御回路に供給し、
前記所定期間の経過後、時間と共に低下する前記制御電圧を前記ループ利得制御回路に供給する。
【請求項１１】
請求項１０の半導体装置において、
前記タイミング生成回路はカウンタを備え、前記制御回路によって設定される前記カウンタの設定値に基づいて、前記所定期間を生成する。
【請求項１２】
請求項１１の半導体装置において、
前記オペアンプは、
カレントミラーで能動負荷を構成する第一および第二ＰＭＯＳトランジスタと、
差動対を構成する第一および第二ＮＭＯＳトランジスタと、
前記第一および第二ＮＭＯＳトランジスタに接続され、電流源を構成する第三ＮＭＯＳトランジスタと、
前記第一ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジスタとが接続される第一ノードと、前記第二ＰＭＯＳトランジスタと前記第二ＮＭＯＳトランジスタとが接続される第二ノードと、の間に接続される前記ループ利得制御回路と、
を備え
前記ループ利得制御回路は、
前記第一ノードと前記第二ノードの間に設けられる抵抗と、
前記抵抗の抵抗値を調整する第四ＮＭＯＳトランジスタと、
を備え、
前記第四ＮＭＯＳトランジスタのオン抵抗を前記制御電圧に基づいて連続的に調整する。
【請求項１３】
請求項１１の半導体装置において、
前記オペアンプは、
カレントミラーで能動負荷を構成する第一および第二ＰＭＯＳトランジスタと、
差動対を構成する第一および第二ＮＭＯＳトランジスタと、
前記第一および第二ＮＭＯＳトランジスタに接続される複数の電流源と、
前記複数の電流源の少なくとも一つを選択するスイッチと、
前記第一ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジスタとが接続される第一ノードと、前記第二ＰＭＯＳトランジスタと前記第二ＮＭＯＳトランジスタとが接続される第二ノードと、の間に接続される前記ループ利得制御回路と、
を備え
前記ループ利得制御回路は、
前記第一ノードと前記第二ノードの間に設けられる抵抗と、
前記抵抗の抵抗値を調整する第四ＮＭＯＳトランジスタと、
を備え、
前記複数のスイッチの選択に基づいて前記オペアンプの動作電流を調整し、
前記第四ＮＭＯＳトランジスタのオン抵抗を前記制御電圧に基づいて連続的に調整する。
【請求項１４】
請求項１２または１３の半導体装置において、
前記抵抗は第二ノードと前記第四ＮＭＯＳトランジスタとの間に接続され、
前記第四ＮＭＯＳトランジスタは前記第一ノードと前記抵抗との間に接続され、
前記オペアンプの出力は前記第一ノードから取られる。
【請求項１５】
請求項１１の半導体装置において、
前記第一回路ブロックは、
該半導体装置のプロセスばらつき情報検知するプロセスモニタと、
該半導体装置の温度を検知する温度センサと、
前記プロセスモニタおよび前記温度センサからの情報に基づいて算出される情報を格納する補正テーブルと、
を備え、
前記補正テーブルに格納される情報は、前記カウンタの設定値または前記複数のスイッチのどれを選択するかの情報であり、
前記制御回路は前記補正テーブルに格納される情報を前記レギュレータに供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばパワーアンプを内蔵する半導体装置に適用可能である。
【背景技術】
【０００２】
BluetoothやWi-SUN（Wireless Smart Utility Network）等の特定省電力無線システムなどでは、送信電力が小さいため送信電力の制御はオープンループで行われるのが一般的である。従来、これらのシステムでは送信電力の絶対値が低く、送信信号周波数の近傍帯域スプリアスは問題とはされなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７１２５１号公報
【特許文献２】特開２００６−１５５５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、近年、高出力のシステムの利用が検討されるようになり、このスプリアスの問題に対処することが必要となりつつある。これらのシステムにＧＳＭと同様のクローズドループのＡＰＣ（Automatic Power Control）を導入すればこの課題に対処することができるが、検波器や積分器等の追加により回路規模増加によるコストや消費電力の観点で問題となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は、パワーアンプ用のレギュレータを有し、レギュレータの出力電圧の立ち上がり速度を制御する。
【発明の効果】
【０００６】
上記半導体装置によれば、回路規模の増加を抑えることができる。
【図面の簡単な説明】
【０００７】
【図１】実施例に係る無線装置の構成を示すブロック図
【図２】図１の第二レギュレータの構成を示す図
【図３】図２のオペアンプおよびその周辺の回路を示す回路図
【図４】図２のループ利得制御電圧生成回路を示す回路図
【図５】図２のタイミング生成回路の構成を示すブロック図
【図６】図２の第二レギュレータの各信号の動作を示す波形図
【図７】第一変形例に係るオペアンプとその周辺の回路とを示す回路図
【図８】第二変形例に係るオペアンプとその周辺の回路とを示す回路図
【図９】第三変形例に係る無線装置の構成を示すブロック図
【発明を実施するための形態】
【０００８】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【０００９】
無線装置の送信出力時において、送信開始時にパワーアンプの出力レベルを立ち上げる時、送信出力信号がＡＭ変調を受けるため送信信号周波数の近傍帯域にスプリアスが発生し、隣接チャネルのシステムへ影響を与える恐れがある。パワーアンプ出力の立ち上げ時間が短く立ち上がりが急峻なほどスプリアスの発生する帯域が広がる。
【００１０】
そこで、実施形態の半導体装置である無線装置は、パワーアンプ専用のレギュレータを持つ構成とし、レギュレータの出力電圧の立ち上がり速度を制御する。具体的には、レギュレータ起動時の突入電流を制限し、出力に接続される容量に充電される時間を長くする。より、具体的には、半導体装置は、送信回路と、送信回路からの信号を増幅するパワーアンプと、パワーアンプに電源を供給するレギュレータと、を有し、送信開始時にレギュレータのオペアンプのループ利得を徐々に高くなるよう制御する。
【００１１】
オペアンプのループ利得を徐々に高くなるよう制御することにより、そのレギュレータの出力電圧を緩やかに立ち上げることができ、パワーアンプの立ち上がり速度を緩やかにすることができる。パワーアンプの電源電圧が徐々に立ち上がるため、パワーアンプから生じるスプリアスを低減することができる。よって、ＡＰＣを用いることなくスプリアスを抑制することができるので、回路規模増加によるコストや消費電力の増加を抑制することができる。
【実施例】
【００１２】
実施例に係る無線装置について図１を用いて説明する。図１は実施例に係る無線装置の構成を示すブロック図である。実施例に係る無線装置７はパワーアンプに組み合わせるレギュレータの電源電圧で送信出力電力の制御を行う。無線装置７は、第一レギュレータ１と、第二レギュレータ２と、送信回路３と受信回路４と制御回路であるＭＣＵ（Micro Control Unit）６とを有する第一回路ブロックＡと、パワーアンプ５を有する第二回路ブロックＢと、を一つの半導体チップに備える半導体装置である。また、無線装置７は第二レギュレータ２の出力に負荷容量ＣＬを接続するための外部端子ＯＴ１とパワーアンプ５の出力（ＰＡout）を外部に出力するための外部端子ＯＴ２と外部電源電圧（Ｖcc）を入力する外部端子ＯＴ３と基準電位（Ｖss）を入力する外部端子ＯＴ４を備える。第一回路ブロックＡへは第一レギュレータ１からプロセス標準の電源電圧（例えば１．２Ｖ程度）が供給され、第二回路ブロックＢへは第二レギュレータ２から例えば０Ｖ〜３Ｖ以上に設定可能な電源電圧が供給される。ＭＣＵ６はＣＰＵ（中央処理装置）とＣＰＵが実行するプログラムやデータを格納するメモリ等を備えて構成することも可能である。
【００１３】
一般的にパワーアンプは、電源電圧が高い方が電力効率を上げやすいため、パワーアンプのみに高い電源電圧を供給することで、送信時の低消費電力化に有利となる。そのため、パワーアンプ５に高い電源電圧を供給するための第二レギュレータ２を持つ構成としている。本構成において、送信停止時は第二レギュレータ２の電圧は０Ｖとしておく。送信開始時に、第二レギュレータ２の電圧を０Ｖから要求された送信電力となるための電源電圧へ緩やかに変化させることで、パワーアンプ５の立ち上げ時のエンベロープ（包絡線）の変化を緩やかにすることができ、近傍帯域スプリアスを抑制することができる。
【００１４】
次に、第二レギュレータ２について図２を用いて説明する。図２は図１の第二レギュレータ２の構成を示す図である。第二レギュレータ２は、電圧制御によりループ利得を制御するループ利得制御回路１１を備えるオペアンプ１０と、ＰＭＯＳトランジスタ１２と、出力電圧を分圧する抵抗Ｒ１、Ｒ２と、ループ利得を緩やかに変化させるためのループ利得制御電圧生成回路１３と、ループ利得制御電圧生成回路を動作させるタイミング信号を生成するタイミング生成回路１４と、を備える。オペアンプの非反転入力端子（＋入力端子）に出力電圧（Ｖout）の分圧（Ｖfb）が入力され、反転入力端子（−入力端子）には基準電圧（Ｖref）が入力される。第二レギュレータ２は第一イネーブル信号（ＥＮ）がハイ（Ｈ）になると動作し、電流（Ｉout）がパワーアンプ５および外部端子ＯＴ１に出力される。第一イネーブル信号（ＥＮ）はＭＣＵ６から供給される。
【００１５】
第二レギュレータ２の起動時の突入電流は、レギュレータのループ利得を小さく抑えることより制限することができる。第二レギュレータ２の起動時は、ループ利得が小さくなるようループ利得制御電圧生成回路１３の出力であるループ利得制御電圧（Ｖcont）が制御されることで、第二レギュレータ２のループ利得は低く抑えられる。これにより、第二レギュレータ２の突入電流は小さい値に制限されるため、第二レギュレータ２の出力に接続される負荷容量ＣＬに電荷が充電されるに従って出力電圧（Ｖout）は緩やかに上昇する。負荷容量ＣＬを利用できるため、立ち上がり時の大きな時定数を容易に作ることが可能である。
【００１６】
出力電圧（Ｖout）の上昇が遅くなり始めたあるタイミングでタイミング生成回路１４からループ利得制御電圧生成回路１３を動作させる第二イネーブル信号（ＥＮ_ＴＣ）を出力し、ループ利得制御電圧生成回路１３からはある傾きで電圧が減少するループ利得制御電圧（Ｖcont）を出力し、オペアンプ１０内のループ利得制御回路１１へ入力される。これにより、第二レギュレータ２のループ利得をアナログ制御により連続的に増加させることで、第二レギュレータ２の出力電流（Ｉout）は緩やかに大きくなるよう制御され、出力電圧（Ｖout）は連続的に変化して期待値となる電圧に収束させることができる。
【００１７】
次に、図２のループ利得制御機能を有するオペアンプ１０について図３を用いて説明する。図３は図２のオペアンプ１０およびその周辺の回路を示す回路図である。図３ではパワーアンプ５は等価的な負荷抵抗ＲＬで表している。
【００１８】
オペアンプ１０は、カレントミラーで能動負荷を構成するＰＭＯＳトランジスタ２１、２２と、差動対を構成するＮＭＯＳトランジスタ２３、２４と、電流源を構成するＮＭＯＳトランジスタ２５と、を備える。ＮＭＯＳトランジスタ２３のゲート端子が反転入力端子であり、基準電圧（Ｖref）が入力される。ＮＭＯＳトランジスタ２４のゲート端子が非反転入力端子であり、電圧（Ｖfb）が入力される。ＮＭＯＳトランジスタ２５のゲート端子にはバイアス電圧（Ｖb）が入力される。
【００１９】
また、オペアンプ１０は、ノードＮ１とノードＮ２との間（差動出力間）に接続される抵抗２６、２７およびＮＭＯＳトランジスタ２８と、ＮＭＯＳトランジスタ２５のゲートを制御するスイッチ（ＳＷ）２９、３０およびインバータ３１とを備える。
【００２０】
なお、基準電位（Ｖref）およびバイアス電圧（Ｖb）は第二レギュレータ２の外部で生成されるが、第二レギュレータ２の内部で生成してもよい。ＳＷ２９、３０は例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列接続されるトランスファーゲートで構成される。
【００２１】
第一イネーブル信号（ＥＮ）がＨとなると、ＳＷ２９がオン、ＳＷ３０がオフとなり、テール電流源として動作するＮＭＯＳトランジスタ２５がオンとなる。イネーブル信号（ＥＮ）はＭＣＵ６から供給される。
【００２２】
第二レギュレータ２の立ち上げ時、ループ利得制御電圧（Vcont）はＨとなり、ＮＭＯＳトランジスタ２８がオンとなるため、オペアンプ１０の差動出力間の抵抗Ｒ２６と抵抗Ｒ２７との間が接続され、オペアンプ１０のオープン利得は低くなる。これにより、第二レギュレータ２のループ利得を低く抑えることができる。ＮＭＯＳトランジスタ２８は可変抵抗として動作し、ループ利得制御回路１１を構成する。
【００２３】
次に、図２のループ利得制御電圧生成回路について図４を用いて説明する。図４は図２のループ利得制御電圧生成回路を示す回路図である。第二イネーブル信号（ＥＮ_ＴＣ）がロー（Ｌ）のとき、インバータ４８の出力がＨになってＳＷ４６がオン、ＳＷ４７がオフとなりカレントミラー回路を構成するＰＭＯＳトランジスタ４１、４２、及び、ＮＭＯＳトランジスタ４３、４４はオフする。また、ＳＷ４９がオフ、インバータ５１の出力がＨになってＳＷ５０がオンとなり容量充電用ＰＭＯＳトランジスタ４５がオンして、容量５２は充電されて、ループ利得制御電圧（Vcont）は電源電圧（Vcc）となる。
【００２４】
第二イネーブル信号（ＥＮ_ＴＣ）がＨとなると、ＳＷ４９がオン、ＳＷ５０がオフとなり容量充電用ＰＭＯＳトランジスタ４５はオフとなる。そしてＳＷ４６がオフ、ＳＷ４７がオンとなりカレントミラー回路はオンし、容量５２に充電された電荷がＮＭＯＳトランジスタ４４から放電されるため、ループ利得制御電圧（Vcont）は一定の傾きで減少する。これにより、ループ利得制御電圧生成回路１３は出力電圧が徐々に減少するループ利得制御電圧を生成することができる。
【００２５】
次に、図２のタイミング生成回路について図５を用いて説明する。図５は図２のタイミング生成回路の構成を示すブロック図である。タイミング生成回路１４はカウンタ１１１とＤフリップフロップ１１２とを有する。第一イネーブル信号（ＥＮ）がＬのとき、カウンタ１１１はクリアされ、Ｄフリップフロップ（ＦＦ）１１２のＤ端子にＬが入力され、出力信号（ＥＮ_ＴＣ）はＬとなる。
【００２６】
第一イネーブル信号（ＥＮ）がＨとなると、カウンタ１１１が動作を開始し、カウンタ設定値（ＳＥＴ_ＣＮＴ）により設定された数までクロック信号（Clock）をカウントした後、Ｈを出力する。Ｄフリップフロップ１１２のＤ端子にＨが入力されているので、第二イネーブル信号（ＥＮ_ＴＣ）はＨとなる。よって、第二イネーブル信号（ＥＮ_ＴＣ）は第一イネーブル信号（ＥＮ）がＨになってから所定期間後にＨになる。第二イネーブル信号（ＥＮ_ＴＣ）のＨを出力するタイミングを適切な値に設定することで、第二レギュレータ２の出力電圧（Vout）の変化の段差を無くし滑らかにすることができる。カウンタ設定値(ＳＥＴ_ＣＮＴ)およびクロック信号（Clock）はＭＣＵ６から供給される。
【００２７】
次に、第二レギュレータの各信号の動作波形について図６を用いて説明する。図６は図２の第二レギュレータの各信号の動作を示す波形図である。イネーブル信号（ＥＮ）がＬのとき、オペアンプ１０の出力はＨとなりＰＭＯＳトランジスタ１２はオフとなり、第二レギュレータ２の出力電圧（Vout）は０Ｖとなる。イネーブル信号（ＥＮ）がＨとなると、オペアンプ１０が動作を開始し、出力電流（Iout）が出力される。この時、ループ利得制御電圧生成回路１３のループ利得制御電圧（Vcont）は第二レギュレータ２のループ利得（Loop Gain）が小さい値となるような出力となっている。図６の例では、出力電圧（Ｖout）は電源電圧（Ｖcc）に近い電圧が出力されているが、ループ利得制御回路１１の回路方式によってはその限りではない。これにより、出力電流（Iout）は制限され、出力電圧（Vout）は負荷容量ＣＬに電荷が充電されるのに従い緩やかに上昇する。また、それに伴いパワーアンプ５の出力（ＰＡout）の出力電力も増加する。
【００２８】
出力電圧（Vout）が上昇するに従い、パワーアンプ５へ流れる負荷電流（Ipa）が増加するため、負荷容量ＣＬへ充電される電流（Ic）は次第に減少し、出力電圧（Vout）の上昇速度は遅くなっていく。
【００２９】
出力電圧（Vout）の上昇が遅くなり始めたあるタイミングでタイミング生成回路１４からループ利得制御電圧生成回路１３を動作させる信号（ＥＮ_ＴＣ）の出力がＨとなり、ループ利得制御電圧生成回路１３のループ利得制御電圧（Vcont）の電圧は、一定の傾きで減少する信号をオペアンプ１０内のループ利得制御回路１１へ入力する。これにより、第二レギュレータ２のループ利得（Loop Gain）をアナログ制御により連続的に増加させることで、出力電流（Iout）は緩やかに大きくなるよう制御され、出力電圧（Vout）は連続的に変化して期待値となる電圧に収束させることができる。出力電流（Iout）は、パワーアンプ５の負荷電流（Ipa）に収束する。これにより、パワーアンプ５の出力（ＰＡout）の出力電力を期待値となる値に緩やかに増加させることができる。
【００３０】
＜変形例１＞
次に、実施例に係るオペアンプの第一変形例について図７を用いて説明する。図７は第一変形例に係るオペアンプとその周辺の回路とを示す回路図である。図７ではパワーアンプ５は等価的な負荷抵抗ＲＬで表している。
【００３１】
図３の実施例に係るオペアンプでは、ループ利得制御回路１１は２つの抵抗２６、２７の間にＮＭＯＳトランジスタ２８を備えていたが、第一変形例に係るオペアンプ６０のループ利得制御回路１１では２つの差動間抵抗を１つにまとめ抵抗６６とし、ＮＭＯＳトランジスタ６７を第二レギュレータ２の出力を調整するＰＭＯＳトランジスタ１２のゲートへの出力側（ノードＮ１側）に備える。その他の構成は実施例と同様である。
【００３２】
これにより、差動対ＮＭＯＳトランジスタ２４側へのＮＭＯＳトランジスタ６７の寄生容量の影響を見えにくくし、差動対ＮＭＯＳトランジスタ２３側へ接続されたＮＭＯＳトランジスタ６７の寄生容量は、ＰＭＯＳトランジスタ１２のゲート容量と併せて負荷容量ＣＬにて位相補償を行うことで、第二レギュレータの位相余裕を確保するための設計を容易にすることができる。
【００３３】
＜変形例２＞
次に、実施例に係るオペアンプの第二変形例について図８を用いて説明する。図８は第二変形例に係るオペアンプとその周辺の回路とを示す回路図である。図８ではパワーアンプ５は等価的な負荷抵抗ＲＬで表している。
【００３４】
図３の実施例に係るオペアンプではテール電流源は一つであるが、第二変形例に係るオペアンプ８０は、テール電流源を複数備え、ＳＷによりオンする電流源を選択することで、オペアンプ８０の動作電流を調整する。その他の構成は実施例と同様である。電流源をｎ段備えるとき、各電流源を２倍ずつ重み付けすることで、基準電流の１倍〜(２ｎ―１)倍まで細かく調整することができる。図８では、テール電流源としてＮＭＯＳトランジスタ８８、８９、９０の３段を備える例を示している。動作電流設定値（ＳＥＴ_ＯＰＩ１〜３）によりＳＷ９１、９２、９３を切替えることで、オペアンプ８０の動作電流を７段階に切替えることができる。動作電流設定値（ＳＥＴ_ＯＰＩ１〜３）はＭＣＵ６から供給される。ＳＷ９１、９２、９３はそれぞれ相補的に動作する二つのＳＷで構成され、各ＳＷは例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列接続されるトランスファーゲートで構成される。オペアンプ６０のループ利得制御回路は実施例と同様であるが、第一変形例と同様であってもよい。
【００３５】
オペアンプの動作電流を可変することで、ループ利得制御電圧（Vcont）がＨのときの第二レギュレータ２のループ利得を可変にすることができる。これにより、半導体のプロセスばらつきによる第二レギュレータ２のループ利得のばらつきなどを補正することが可能となる。よって、第二レギュレータ２の出力電圧（Ｖout）の立ち上がり時の傾きを調整することが可能となる。
【００３６】
＜変形例３＞
次に、実施例に係る無線装置の変形例について図９を用いて説明する。図９は第三変形例に係る無線装置の構成を示すブロック図である。第三変形例に係る半導体装置である無線装置７Ａは、プロセスばらつきや温度変動などによる第二レギュレータ２の立ち上がり電圧の傾きを補正する。このため、無線装置７Ａは、無線装置７の構成要素に加え、プロセスモニタ１０１と、温度センサ１０２と、タイミング生成回路１４のカウンタ値（カウンタ設定値(ＳＥＴ_ＣＮＴ)）およびオペアンプ８０の動作電流の設定値（動作電流設定値（ＳＥＴ_ＯＰＩ））の情報を格納する補正テーブル１０３と、を一つの半導体チップに備える。プロセスモニタ１０１と温度センサ１０２と補正テーブル１０３は実施例と同様に第一回路ブロックＡに含まれる。プロセスモニタ１０１は無線装置７Ａの半導体チップのプロセスばらつきに基づき情報を生成する回路である。温度センサ１０２は無線装置７Ａの半導体チップの温度情報を生成する回路である。制御回路であるＭＣＵ６は、プロセスモニタ１０１からの情報および温度センサ１０２からの情報に基づいてタイミング生成回路１４のカウンタ値の設定およびオペアンプ８０の動作電流の制御を行うための情報を算出し、補正テーブル１０３に格納する。補正テーブル１０３はＭＣＵ６外のメモリまたはＭＣＵ６内のメモリに格納される。
【００３７】
タイミング生成回路１４からループ利得制御電圧生成回路１３を動作させる信号（ＥＮ_ＴＣ）を出力する最適なタイミング、および、最適なオペアンプの動作電流は、プロセスや温度変動、パワーアンプの負荷電流などにより異なる。このため、これらの条件ごとに最適なカウンタ設定値（ＳＥＴ_ＣＮＴ）と最適なオペアンプの動作電流設定値（ＳＥＴ_ＯＰＩ）の情報を補正テーブル１０３に格納しておく。そして、第二レギュレータ２の立ち上げ時に、ＭＣＵ６はプロセスモニタ１０１からプロセス情報を、温度センサ１０２から温度情報を、補正テーブル１０３からカウンタ設定値（ＳＥＴ_ＣＮＴ）とオペアンプ８０の動作電流設定値（ＳＥＴ_ＯＰＩ）を読み出し、タイミング生成回路１４およびオペアンプ８０へ出力する。これにより、第二レギュレータ２の立ち上がり電圧の傾きを補正することができる。補正テーブル１０３の代わりに、計算式を用いてもよい。
【００３８】
本明細書には、本実施形態に関する少なくとも次の構成が含まれる。  
第１の構成の半導体装置（７）は、送信回路（３）と、パワーアンプ（５）と、パワーアンプに電源を供給する第二レギュレータ（２）と、を有する。第二レギュレータ（２）は、ループ利得制御回路（１１）を有するオペアンプ（１０）と、ループ利得制御電圧生成回路（１２）と、タイミング生成回路（１４）と、を備え、第二レギュレータ（２）の立ち上げ時にオペアンプ（１０）のループ利得を小さく抑える。これにより、突入電流を制限し、パワーアンプの出力電力を制御し、パワーアンプの立ち上げ時のエンベロープの変化を緩やかにすることで、出力周波数の近傍帯域に発生するスプリアスを抑制することができる。
【００３９】
第２の構成の半導体装置は、第１の構成において、オペアンプ（１０）のループ利得制御回路（１１）は、オペアンプの差動出力間抵抗（２６、２７）と、差動間の抵抗値を調整するＮＭＯＳトランジスタ（２８）を備え、ＮＭＯＳトランジスタ（２８）のオン抵抗を連続的に調整する。これにより、レギュレータのループ利得を連続的に制御することができる。
【００４０】
第３の構成の半導体装置は、第１の構成において、オペアンプ（１０）のループ利得制御回路（１１）は、オペアンプの差動出力間抵抗（６６）と、差動間の抵抗値を調整するＮＭＯＳトランジスタ（６７）を備え、ＮＭＯＳトランジスタ（６７）のオン抵抗を連続的に調整する。これにより、レギュレータのループ利得を連続的に制御することができる。
【００４１】
第４の構成の半導体装置は、第２または第３の構成において、オペアンプ（１０）は複数のテール電流源を備え、複数のＳＷ（９１〜９３）によりオンする電流源を選択することで、オペアンプの動作電流を調整する。これにより、レギュレータの出力電圧の立ち上がりの傾きを調整することができる。
【００４２】
第５の構成の半導体装置は、第４の構成において、さらに、ＭＣＵ（６）、プロセスモニタ（１０１）、温度センサ（１０２）、補正テーブル（１０３）を備える。これにより、タイミング生成回路（１４）のカウンタ値設定値とループ利得制御電圧生成回路（１３）のオペアンプの動作電流設定値を最適な値に調整することができる。
【００４３】
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００４４】
例えば、実施例では第一レギュレータ１、送信回路３を有する第一回路ブロックＡ、第二レギュレータ２およびパワーアンプ５を有する第二回路ブロックＢは一つの半導体チップで構成しているが、第一レギュレータ１および第一回路ブロックＡと、第二レギュレータ２および第二回路ブロックＢと、は別チップで二つの半導体チップで構成してもよい。さらに、第一レギュレータ１、第一回路ブロックＡ、第二レギュレータ２および第二回路ブロックＢはそれぞれ別チップで四つの半導体チップで構成してもよい。
【符号の説明】
【００４５】
１・・・第一レギュレータ
２・・・第二レギュレータ
３・・・送信回路
４・・・受信回路
５・・・パワーアンプ
６・・・ＭＣＵ（制御回路）
７・・・無線装置（半導体装置）
１０・・・オペアンプ
１１・・・ループ利得制御回路
１２・・・ＰＭＯＳトランジスタ
１３・・・ループ利得制御電圧生成回路
１４・・・タイミング生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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