(57)【要約】【課題】Ｐ型の半導体装置のゲートに負バイアス電位が印加され続けることよる特性の劣化を改善可能な半導体装置の製造方法を提供すること。【解決手段】本発明の半導体層の製造方法は、半導体層を形成する工程（ステップＳ１）と、半導体層にゲート絶縁膜を介してゲート電極を形成する工程（ステップＳ３）と、半導体層及びゲート電極を覆うように層間絶縁膜を形成する工程（ステップＳ４）と、層間絶縁膜及びゲート電極を介して半導体層にＰ型の不純物を注入する工程（ステップＳ５）と、を備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層を形成する工程と、
前記半導体層にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層及び前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を介して前記半導体層にＰ型の不純物を注入する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｐ型の不純物は、ホウ素を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜は、酸化珪素膜または窒化珪素膜により形成される、請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
非結晶または多結晶のシリコンにて前記半導体層を形成し、
前記層間絶縁膜上にソース電極及びドレイン電極を形成した後に、前記半導体層の水素化処理を行う工程を備えた、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体層を形成する工程と、
前記半導体層に、酸化珪素膜と窒化珪素膜とを含むゲート絶縁膜を形成する工程と、
前記半導体層に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体層に、酸化珪素膜を形成した後に窒化珪素膜を形成して前記ゲート絶縁膜とする、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記Ｐ型の不純物を注入した後に、前記半導体層をアニールする工程を備えた、請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
非結晶または多結晶のシリコンにて前記半導体層を形成し、
前記Ｐ型の不純物は、ホウ素を含む、請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
半導体層を形成する工程と、
前記半導体層にゲート絶縁膜を介して二層以上の導電層を積層してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備え、
前記ゲート電極を形成する工程において、前記二層以上の導電層のうち前記半導体層側とは反対側の導電層を窒素を含む材料で形成することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体層を形成する工程と、
前記半導体層にゲート絶縁膜を介して二層以上の導電層を積層してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備え、
前記ゲート電極を形成する工程において、前記二層以上の導電層のうち前記半導体層側とは反対側の導電層の膜厚を、前記半導体層側の導電層の膜厚よりも厚く形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含む、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
画素と、前記画素に設けられた画素回路とを有する電気光学装置の製造方法であって、
前記画素回路は、Ｐ型のトランジスターを含み、
請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法を用いて、前記Ｐ型のトランジスターを製造することを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置を備えた電気光学装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば、電気泳動表示装置の画素回路や周辺回路（駆動回路）に用いられ、スイッチング素子として機能するＰ型やＮ型のトランジスターが知られている（特許文献１）。
【０００３】
上記特許文献１では、表示部に表示されている第１画像を第２画像へと切り替える際に、第１画像についての多数階調画素に設けられたラッチ回路に供給された画像信号と、第２画像についての多数階調画素に設けられたラッチ回路に供給される画像信号との画像信号電位が互いに異なるように、画像信号供給手段を制御する方法が開示されている。これにより、ラッチ回路を構成するＰ型やＮ型のトランジスターにおいて、ゲートに負または正のバイアス電位が印加され続けることを抑制して、Ｐ型やＮ型のトランジスターのバイアス温度（Bias  Temperature；ＢＴ）ストレスによる劣化を防ごうとするものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０７２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したＢＴストレスによる劣化は、特に、Ｐ型のトランジスターにおいて問題となるケースが多い。具体的には、例えば、図２１に示すようなＰ型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）では、ゲート（ＧＥ）に負バイアス電位が印加されると、図２２に示すようにゲート絶縁膜を挟んでゲート（ＧＥ）に対向するシリコン（Ｓｉ）基板の表面に正孔が引き付けられて反転層が形成される。負バイアス電位が印加された状態が続くと、反転層の正孔との電気化学反応によってシリコンと水素との結合（Ｓｉ−Ｈ）が破壊されて水素（Ｈ）が離脱する。負バイアス電位の印加が解除されれば離脱した水素は再びシリコン（Ｓｉ）と結合するため、ゲート絶縁膜とシリコン基板との界面における界面準位は変わらない。なお、図２２は、図２１に示したＰ型のＭＯＳＦＥＴの破線で四角く囲んだ部分の模式拡大図である。
【０００６】
Ｐ型のトランジスターの製造プロセスにおいて、シリコン基板にＰ型の不純物を注入してソース及びドレインを形成する場合、Ｐ型の不純物がゲート絶縁膜中にも拡散している。上述したように、ゲート（ＧＥ）への負バイアス電位の印加が続くと反転層が形成される。そして、Ｓｉ−Ｈ結合から水素（Ｈ）が離脱した後のＳｉに、図２２に示すように、Ｐ型の不純物（この場合は、ホウ素（Ｂ））が結合すると、離脱した水素（Ｈ+）によってゲート絶縁膜が正に帯電し、ゲート絶縁膜中に正の固定電荷が生成される。これによりＰ型のトランジスターの閾値電圧（Ｖｔｈ）の変動やドレイン電圧の低下が生じた。
【０００７】
また、Ｐ型のトランジスターにおいて、例えば、オフ時のリーク電流を低減するために、ソース領域とチャネル領域との間及び、チャネル領域とドレイン領域との間に、低濃度不純物領域（Low  doped  Drain；ＬＤＤ領域）を形成すると、Ｓｉ−Ｈ結合から離脱した水素（Ｈ+）がＬＤＤ領域に拡散して、ＬＤＤ領域に含まれるＰ型の不純物を不活性化する。これによって、ＬＤＤ領域の抵抗が上昇することがわかった。これらはいずれもＰ型のトランジスターのバイアスストレスによる劣化モードであって、このような劣化モードを改善する方法が求められている。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００９】
［適用例］本適用例に係る半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層及び前記ゲート電極を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜を介して前記半導体層にＰ型の不純物を注入する工程と、を備えたことを特徴とする。
【００１０】
本適用例によれば、ゲート電極をマスクとして半導体層にＰ型の不純物を注入する場合に比べて、層間絶縁膜とゲート電極とを介して半導体層にＰ型の不純物を注入するため、ゲート電極を透過してゲート絶縁膜にＰ型の不純物が拡散し難くなる。したがって、半導体層のチャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層を構成する元素とＰ型の不純物とが結合して半導体装置の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００１１】
上記適用例に記載の半導体装置の製造方法において、前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含むことを特徴とする。
この方法によれば、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層を構成する元素とＰ型の不純物とが結合したとしても、当該元素から離脱した水素が低濃度不純物領域に拡散し難くなる。したがって、低濃度不純物領域に存在するＰ型の不純物が水素によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００１２】
上記適用例に記載の半導体装置の製造方法において、前記Ｐ型の不純物は、ホウ素を含むことを特徴とする。
この方法によれば、半導体層のチャネル領域において、半導体層を構成する元素とホウ素との結合を抑制して、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００１３】
上記適用例に記載の半導体装置の製造方法において、前記層間絶縁膜は、酸化珪素膜または窒化珪素膜により形成されることが好ましい。
この方法によれば、酸化珪素膜または窒化珪素膜からなる層間絶縁膜の膜厚を調整することにより、層間絶縁膜とゲート電極とを透過してゲート絶縁膜に拡散するＰ型の不純物の量を制御できる。
【００１４】
上記適用例に記載の半導体装置の製造方法において、非結晶または多結晶のシリコンにて前記半導体層を形成し、前記層間絶縁膜上にソース電極及びドレイン電極を形成した後に、前記半導体層の水素化処理を行う工程を備えることが好ましい。
この方法によれば、水素によるシリコン中の欠陥の補填の効率がよい。したがって、半導体層が電気的に安定した状態となることから、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じて、半導体層を構成するシリコンと水素との結合が破壊され難くなる。つまり、シリコンから離脱した水素によってＰ型の半導体装置の特性が劣化することを抑制できる。
なお、層間絶縁膜上にソース電極及びドレイン電極を形成するとは、層間絶縁膜に接するようにソース電極及びドレイン電極を形成する場合と、層間絶縁膜に他の構成物を介して層間絶縁膜の上方にソース電極及びドレイン電極を形成する場合とを含むものである。
【００１５】
［適用例］本適用例に係る半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層に、酸化珪素膜と窒化珪素膜とを含むゲート絶縁膜を形成する工程と、前記半導体層に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備えたことを特徴とする。
【００１６】
本適用例によれば、窒化珪素膜は酸化珪素膜に比べてＰ型の不純物を透過し難いことから、ゲート絶縁膜にＰ型の不純物が拡散し難くなるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成する元素とＰ型の不純物とが結合して半導体装置の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００１７】
上記適用例に記載の半導体装置の製造方法において、前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含むことを特徴とする。
この方法によれば、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成する元素とＰ型の不純物とが結合して離脱した水素が低濃度不純物領域に拡散し難くなる。したがって、低濃度不純物領域に存在するＰ型の不純物が水素によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００１８】
上記適用例に記載の半導体装置の製造方法において、前記半導体層に、酸化珪素膜を形成した後に窒化珪素膜を形成して前記ゲート絶縁膜とすることが好ましい。
この方法によれば、半導体層に窒化珪素膜を形成してから酸化珪素膜を形成する場合に比べて、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散を抑制することができる。つまり、バイアスストレスによる劣化が進み難いＰ型の半導体装置を製造することができる。
【００１９】
上記適用例に記載の半導体装置の製造方法において、前記Ｐ型の不純物を注入した後に、前記半導体層をアニールする工程を備えることが好ましい。
この方法によれば、半導体層をアニールすると、ゲート絶縁膜中の窒化珪素膜から水素が離脱して半導体層に供給される。これにより、バイアスストレスによる劣化が改善されると共に、半導体層におけるダングリングボンドが水素によって充足されて、安定した特性を有するＰ型の半導体装置を製造することができる。
【００２０】
上記適用例に記載の半導体装置の製造方法において、非結晶または多結晶のシリコンにて前記半導体層を形成し、前記Ｐ型の不純物は、ホウ素を含むことを特徴とする。
この方法によれば、窒化珪素膜は酸化珪素膜に比べてＰ型の不純物であるホウ素を透過し難いことから、チャネル領域に接するゲート絶縁膜におけるホウ素の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成するシリコンとＰ型の不純物としてのホウ素とが結合して半導体装置の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００２１】
［適用例］本適用例に係る半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層にゲート絶縁膜を介して二層以上の導電層を積層してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備え、前記ゲート電極を形成する工程において、前記二層以上の導電層のうち前記半導体層側とは反対側の導電層を窒素を含む材料で形成することを特徴とする。
【００２２】
本適用例によれば、二層以上の導電層のうち半導体層側とは反対側の導電層を窒素を含む材料で形成すると、窒素を含まない場合に比べて、Ｐ型の不純物の注入工程では、ゲート電極をＰ型の不純物が透過し難くなる。したがって、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成する元素とＰ型の不純物とが結合して半導体装置の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００２３】
［適用例］本適用例に係る半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層にゲート絶縁膜を介して二層以上の導電層を積層してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層にＰ型の不純物を注入する工程と、を備え、前記ゲート電極を形成する工程において、前記二層以上の導電層のうち前記半導体層側とは反対側の導電層の膜厚を、前記半導体層側の導電層の膜厚よりも厚く形成することを特徴とする。
【００２４】
本適用例によれば、二層以上の導電層を例えば同じ層厚で形成する場合に比べて、ゲート電極の総厚が厚くなることから、Ｐ型の不純物の注入工程では、ゲート電極をＰ型の不純物が透過し難くなる。したがって、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成する元素とＰ型の不純物とが結合して半導体装置の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００２５】
上記適用例に記載の半導体装置の製造方法において、前記半導体層にＰ型の不純物を注入する工程は、Ｐ型の不純物を注入して低濃度不純物領域を形成する工程を含むことを特徴とする。
この方法によれば、チャネル領域に接するゲート絶縁膜におけるＰ型の不純物の拡散が抑制されるので、ゲート電極に負バイアス電位を印加してゲート絶縁膜との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層を構成する元素とＰ型の不純物とが結合して離脱した水素が低濃度不純物領域に拡散し難くなる。したがって、低濃度不純物領域に存在するＰ型の不純物が水素によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＰ型の半導体装置を製造することができる。
【００２６】
［適用例］本適用例に係る電気光学装置の製造方法は、画素と、前記画素ごとに設けられた画素回路とを有する電気光学装置の製造方法であって、前記画素回路は、Ｐ型のトランジスターを含み、上記適用例に記載の半導体装置の製造方法を用いて、前記Ｐ型のトランジスターを製造することを特徴とする。
本適用例によれば、バイアスストレスによる劣化が改善されたＰ型の半導体装置を備えた電気光学装置が得られる。つまり、長期に亘って安定した動作が得られ高い信頼性を有する電気光学装置を製造することができる。
【図面の簡単な説明】
【００２７】
【図１】第１実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図。
【図２】第１実施形態の半導体装置の製造方法を示すフローチャート。
【図３】第１実施形態の半導体装置の製造方法を示す概略断面図。
【図４】第１実施形態の半導体装置の製造方法を示す概略断面図。
【図５】第１実施形態の半導体装置の製造方法を示す概略断面図。
【図６】第２実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図。
【図７】第２実施形態の半導体装置の製造方法を示すフローチャート。
【図８】第２実施形態の半導体装置の製造方法を示す概略断面図。
【図９】第２実施形態の半導体装置の製造方法を示す概略断面図。
【図１０】第２実施形態の半導体装置の製造方法を示す概略断面図。
【図１１】第３実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図。
【図１２】第３実施形態の半導体装置の製造方法を示すフローチャート。
【図１３】第３実施形態の半導体装置の製造方法を示す概略断面図。
【図１４】第３実施形態の半導体装置の製造方法を示す概略断面図。
【図１５】実施例１及び比較例のＰ型のＴＦＴにおける加速試験後の閾値特性を示すグラフ。
【図１６】第４実施形態の電気泳動装置の構造を示す概略断面図。
【図１７】第４実施形態の電気泳動装置の電気的な構成を示すブロック図。
【図１８】第４実施形態の電気泳動装置における画素の電気的な構成を示す等価回路図。
【図１９】電子機器の一例である腕時計を示す斜視図。
【図２０】電子機器の一例である電子ペーパーを示す斜視図。
【図２１】Ｐ型のＭＯＳＦＥＴを示す模式断面図。
【図２２】図２１に示したＰ型のＭＯＳＦＥＴの破線で四角く囲んだ部分の模式拡大図。
【発明を実施するための形態】
【００２８】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００２９】
（第１実施形態）
＜半導体装置＞
まず、第１実施形態の半導体装置の製造方法が適用される半導体装置について、Ｐ型の薄膜トランジスターを例に挙げ、図１を参照して説明する。図１は第１実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図である。
【００３０】
図１に示すように、半導体装置としてのＰ型（Ｐチャネル型）の薄膜トランジスター（Thin  Film  Transistor；ＴＦＴ）５１は、半導体層５１ａと、半導体層５１ａのチャネル領域５１ｃに対してゲート絶縁膜１４を介して対向配置されたゲート電極５５を有している。以降、Ｐ型の薄膜トランジスター５１をＰ型のＴＦＴ５１と呼ぶ。本実施形態のＰ型のＴＦＴ５１は、後述する電気光学装置の画素回路や駆動回路を構成するスイッチング素子として好適に用いられるものである。
【００３１】
半導体層５１ａは、基板本体１１上に設けられている。基板本体１１は例えば無アルカリガラス基板などが用いられる。基板本体１１と半導体層５１ａとの間には、パッシベーション膜として機能する、例えば窒化珪素（ＳｉＮ）からなる第１下地層１２と、酸化珪素（ＳｉＯｘ）からなる第２下地層１３とが設けられている。第１下地層１２の層厚は例えばおよそ３００ｎｍであり、第２下地層１３の層厚は例えばおよそ２００ｎｍである。なお、基板本体１１に第１下地層１２や第２下地層１３を形成する方法としては、例えばプラズマＣＶＤ法やスパッタ法などが挙げられる。
【００３２】
半導体層５１ａは、例えば多結晶のポリシリコン（ｐ−Ｓｉ）であって、層厚は例えばおよそ５０ｎｍである。半導体層５１ａは、チャネル領域５１ｃと、ソース領域５１ｓと、ドレイン領域５１ｄとを有している。また、チャネル領域５１ｃとソース領域５１ｓとの間に接合領域５１ｅが設けられ、チャネル領域５１ｃとドレイン領域５１ｄとの間にも接合領域５１ｆが設けられている。このような半導体層５１ａの製造方法について詳しくは後述するが、半導体層５１ａにＰ型の不純物として例えばホウ素（Ｂ）を選択的に注入することにより、各領域が形成されている。ソース領域５１ｓ及びドレイン領域５１ｄはホウ素（Ｂ）が高濃度に注入されている。これに対して、接合領域５１ｅ，５１ｆにはホウ素（Ｂ）が低濃度に注入されている。すなわち、接合領域５１ｅ，５１ｆは本発明における低濃度不純物領域であって、Ｐ型のＴＦＴ５１は、所謂ＬＤＤ（Lightly  Doped  Drain）構造の半導体層５１ａを備えている。
【００３３】
半導体層５１ａを覆うゲート絶縁膜１４は、例えば酸化珪素膜からなり、膜厚は例えば、おおよそ１００ｎｍである。
【００３４】
ゲート電極５５は、電気抵抗と仕事関数とを考慮して、第１導電層５５ａ、第２導電層５５ｂ、第３導電層５５ｃが積層されてなる三層構造となっている。第１導電層５５ａ及び第３導電層５５ｃは例えばチタン（Ｔｉ）からなり、第１導電層５５ａの層厚は例えば５０ｎｍであり、第３導電層５５ｃの層厚は例えば１００ｎｍである。第２導電層５５ｂは例えばアルミニウム（Ａｌ）と銅（Ｃｕ）あるいはネオジウム（Ｎｄ）との合金であって、層厚は例えば４００ｎｍである。したがって、ゲート電極５５の層厚はおよそ５５０ｎｍである。
【００３５】
ゲート電極５５とゲート絶縁膜１４とを覆うように第１層間絶縁膜１５が設けられている。第１層間絶縁膜１５は、本発明における層間絶縁膜の一例である。本実施形態では、第１層間絶縁膜１５を覆うように第２層間絶縁膜１６が設けられている。第１層間絶縁膜１５及び第２層間絶縁膜１６は、酸化珪素膜からなる。したがって、実質上、区分することが困難であるが、後述する製造方法との関係から区分して示している。第１層間絶縁膜１５は、製造プロセスにおいてゲート電極５５を保護する機能も有している。第２層間絶縁膜１６は、基板本体１１にＴＦＴ５１を設けることに起因する凹凸を緩和するため、または電気容量の制御のために第１層間絶縁膜１５を覆って形成される。第１層間絶縁膜１５の膜厚は例えばおおよそ３０ｎｍであり、これに対して、平坦化処理後の第２層間絶縁膜１６の膜厚は例えばおおよそ８００ｎｍである。
【００３６】
第２層間絶縁膜１６と第１層間絶縁膜１５とを貫通して、ゲート電極５５に至る貫通孔と、半導体層５１ａのソース領域５１ｓに至る貫通孔とが形成される。これらの貫通孔を埋めるようにして導電膜が形成され、該導電膜をパターニングして、コンタクトホール１６ａを介してゲート電極５５に電気的に接続されるゲート配線１８と、コンタクトホール１６ｂを介してソース領域５１ｓに電気的に接続されるソース配線１９とが形成される。なお、図１では、図示を省略しているが、第２層間絶縁膜１６と第１層間絶縁膜１５とを貫通して半導体層５１ａのドレイン領域５１ｄに至る貫通孔も形成され、この貫通孔も該導電膜で埋められる。そして、該導電膜をパターニングして、コンタクトホールを介してドレイン領域５１ｄに電気的に接続されるドレイン配線も同時に形成される。ソース配線１９はソース電極の機能を果たし、ドレイン配線はドレイン電極の機能を果たすものである。
【００３７】
本実施形態では、ゲート配線１８は、ゲート電極５５との電気的な接続における安定度を考慮して、ゲート電極５５と同じ三層の配線構造となっている。したがって、ソース配線１９及びドレイン配線もゲート配線１８と同じ三層の配線構造となっている。なお、各層の材料構成が同じであればよく、各層の層厚は必ずしもゲート電極５５と同じでなくてもよい。
【００３８】
これらのゲート配線１８、ソース配線１９、ドレイン配線を覆って第３層間絶縁膜１７が設けられている。第３層間絶縁膜１７は、例えば窒化珪素膜からなり、膜厚は例えば２００ｎｍである。
【００３９】
＜半導体装置の製造方法＞
次に、第１実施形態の半導体装置の製造方法としてのＰ型のＴＦＴ５１の製造方法について、図２〜図５を参照して説明する。図２は第１実施形態の半導体装置の製造方法を示すフローチャート、図３〜図５は第１実施形態の半導体装置の製造方法を示す概略断面図である。なお、図３及び図４は半導体層にＰ型の不純物を注入する注入工程を示し、図５は半導体層の水素化処理工程を示すものである。
【００４０】
図２に示すように、本実施形態のＰ型のＴＦＴ５１の製造方法は、半導体層の形成工程（ステップＳ１）と、ゲート絶縁膜の形成工程（ステップＳ２）と、ゲート電極の形成工程（ステップＳ３）と、層間絶縁膜の形成工程（ステップＳ４）と、Ｐ型の不純物の注入工程（ステップＳ５）と、水素化処理工程（ステップＳ６）とを備えている。
【００４１】
ステップＳ１の半導体層の形成工程では、前述した基板本体１１の第２下地層１３の表面に、例えばプラズマＣＶＤ法によりまず膜厚がおよそ５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）の薄膜を成膜する。次に、アモルファスシリコン（ａ−Ｓｉ）の薄膜に、例えばエキシマレーザーを照射して結晶化させポリシリコン（ｐ−Ｓｉ）とする。結晶化したポリシリコン（ｐ−Ｓｉ）の薄膜をフォトリソグラフィ法でパターニングして、半導体層５１ａを形成する。なお、この時点では、半導体層５１ａに前述したＬＤＤ構造はまだ形成されていない。そして、ステップＳ２へ進む。
【００４２】
ステップＳ２のゲート絶縁膜の形成工程では、半導体層５１ａを覆うように膜厚がおよそ１００ｎｍの酸化珪素膜からなるゲート絶縁膜１４を形成する。ゲート絶縁膜１４の形成方法としては、例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法を挙げることができる。そして、ステップＳ３へ進む。
【００４３】
ステップＳ３のゲート電極の形成工程では、ゲート絶縁膜１４を覆って、例えばスッパタ法により、膜厚がおよそ５０ｎｍのＴｉ膜と、膜厚がおよそ４００ｎｍのＡｌとＣｕとの合金膜と、膜厚がおよそ１００ｎｍのＴｉ膜とをこの順に成膜して積層した積層膜を形成する。そして、該積層膜をフォトリソグラフィ法で一括パターニングして、半導体層５１ａにゲート絶縁膜１４を介して三層構造のゲート電極５５を形成する（図１参照）。そして、ステップＳ４へ進む。
【００４４】
ステップＳ４の層間絶縁膜の形成工程では、図１に示したように、ゲート電極５５とゲート絶縁膜１４とを覆うように、例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法により膜厚がおよそ３０ｎｍの酸化珪素膜からなる第１層間絶縁膜１５を形成する。そして、ステップＳ５へ進む。
【００４５】
ステップＳ５のＰ型の不純物の注入工程では、半導体層５１ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、まず、ソース領域５１ｓとドレイン領域５１ｄとを形成する。具体的には、図３に示すように、平面視で半導体層５１ａにおけるソース領域５１ｓとなる部分とドレイン領域５１ｄとなる部分とを除いた、ゲート電極５５を含む部分を覆うレジストパターン９５を第１層間絶縁膜１５上に形成する。レジストパターン９５は、フォトリソグラフィ法により感光性樹脂を塗布して露光・現像することにより形成する。そして、Ｐ型の不純物としてのホウ素（Ｂ）を含む例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、レジストパターン９５をマスクとして半導体層５１ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０15（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が高濃度で注入されたソース領域５１ｓとドレイン領域５１ｄとが形成される。
【００４６】
次に、半導体層５１ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、低濃度不純物領域である接合領域５１ｅ，５１ｆを形成する。具体的には、まず、図３に示したレジストパターン９５を剥離して除去する。そして、図４に示すように、例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、今度は、第１層間絶縁膜１５により被覆されたゲート電極５５をマスクとして半導体層５１ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０13（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が低濃度で注入された接合領域５１ｅ，５１ｆが形成される。このとき、加速されたＢイオンがゲート電極５５を透過してゲート絶縁膜１４に拡散することが考えられる。しかしながら、本実施形態では、ゲート電極５５は第１層間絶縁膜１５により覆われているため、第１層間絶縁膜１５で覆われていない場合に比べて、Ｂイオンのゲート絶縁膜１４への拡散を抑制することができる。そして、ステップＳ６へ進む。
【００４７】
ステップＳ６の水素化処理工程では、ポリシリコン（ｐ−Ｓｉ）からなる半導体層５１ａに水素を導入する。具体的には、まず、図５に示すように、第１層間絶縁膜１５と同様にして、ＴＦＴ５１を覆うように酸化珪素膜からなる第２層間絶縁膜１６を形成する。そして、第２層間絶縁膜１６上にゲート電極５５に電気的に接続するゲート配線１８と、ソース領域５１ｓに電気的に接続するソース配線１９及びドレイン領域５１ｄに電気的に接続するドレイン配線とを形成する。その後に、プラズマ装置を用い水素を含むガスをプラズマ化した雰囲気中に、ＴＦＴ５１と配線とが形成された基板本体１１を所定の時間放置し、上記の各種配線をマスクとして該雰囲気中においてイオン化した水素を半導体層５１ａに導入する。これにより、ポリシリコン（ｐ−Ｓｉ）におけるダングリングボンド（結晶格子の欠陥）を水素で充足させて半導体層５１ａを電気的に安定化させる。なお、水素化処理工程の後に、窒化珪素膜を形成することにより、半導体層５１ａをさらに電気的に安定化させることができる。
【００４８】
上記第１実施形態の半導体装置としてのＰ型のＴＦＴ５１の製造方法によれば、以下の効果が得られる。
（１）ゲート電極５５をマスクとして半導体層５１ａにＰ型の不純物（ホウ素（Ｂ））を注入する場合に比べて、第１層間絶縁膜１５とゲート電極５５とを介して半導体層５１ａにＰ型の不純物（ホウ素（Ｂ））を注入するため、ゲート電極５５を透過してゲート絶縁膜１４にホウ素（Ｂ）が拡散し難くなる。したがって、チャネル領域５１ｃに接するゲート絶縁膜１４に拡散するホウ素（Ｂ）の量を抑えることができる。よって、ゲート電極５５に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５１ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）との結合が抑制される。ゆえに、Ｓｉから離脱した水素（Ｈ+）によりゲート絶縁膜１４が帯電して固定電荷が生成されＰ型のＴＦＴ５１の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型のＴＦＴ５１を製造することができる。
【００４９】
（２）チャネル領域５１ｃに接するゲート絶縁膜１４おけるＰ型の不純物（ホウ素（Ｂ））の拡散が抑制されるので、ゲート電極５５に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５１ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）との結合が抑制される。したがって、Ｓｉから離脱した水素（Ｈ+）が低濃度不純物領域である接合領域５１ｅ，５１ｆに拡散し難くなる。ゆえに、接合領域５１ｅ，５１ｆに存在するホウ素（Ｂ）が水素（Ｈ+）によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＬＤＤ構造を有するＰ型のＴＦＴ５１を製造することができる。
【００５０】
（３）半導体層５１ａを水素化する水素化処理工程では、ゲート配線１８と、ソース配線１９及びドレイン配線を形成した後に水素化処理を行う。これらの配線を形成する前に、半導体層５１ａの水素化処理を行う場合に比べて、水素による半導体層５１ａ中の欠陥の補充の効率がよい。すなわち、電気的に安定した状態の半導体層５１ａが得られる。したがって、ゲート電極５５に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じて、半導体層５１ａを構成するシリコン（Ｓｉ）と水素（Ｈ）との結合が破壊され難くなる。つまり、Ｓｉから離脱した水素（Ｈ+）によってＰ型のＴＦＴ５１の特性が劣化することを抑制できる。
【００５１】
（第２実施形態）
＜半導体装置＞
次に、第２実施形態の半導体装置の製造方法が適用される半導体装置について、上記第１実施形態と同様にＰ型の薄膜トランジスターを例に挙げて、図６を参照して説明する。図６は第２実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図である。第２実施形態の半導体装置としてのＰ型の薄膜トランジスターは、上記第１実施形態のＰ型の薄膜トランジスター５１に対してゲート絶縁膜１４の構成を異ならせたものである。したがって、上記第１実施形態のＰ型の薄膜トランジスター５１と同じ構成には同じ符号を付して詳細な説明は省略する。
【００５２】
図６に示すように、本実施形態の半導体装置としてのＰ型の薄膜トランジスター５２は、ＬＤＤ構造を有する半導体層５２ａと、半導体層５２ａのチャネル領域５２ｃに対してゲート絶縁膜１４を介して対向配置されたゲート電極５５を有している。以降、Ｐ型の薄膜トランジスター５２をＰ型のＴＦＴ５２と呼ぶ。本実施形態のＰ型のＴＦＴ５２もまた、後述する電気光学装置の画素回路や駆動回路を構成するスイッチング素子として好適に用いられるものである。
【００５３】
半導体層５２ａは、例えば多結晶のポリシリコン（ｐ−Ｓｉ）であって、層厚は例えばおよそ５０ｎｍである。半導体層５２ａは、チャネル領域５２ｃと、ソース領域５２ｓと、ドレイン領域５２ｄとを有している。また、チャネル領域５２ｃとソース領域５２ｓとの間に低濃度不純物領域（ＬＤＤ領域）である接合領域５２ｅが設けられ、チャネル領域５２ｃとドレイン領域５２ｄとの間にも同じく低濃度不純物領域（ＬＤＤ領域）である接合領域５２ｆが設けられている。このような半導体層５２ａの製造方法について詳しくは後述するが、半導体層５２ａにＰ型の不純物として例えばホウ素（Ｂ）を選択的に注入することにより、各領域が形成されている。
【００５４】
基板本体１１上において、基板本体１１と半導体層５２ａとの間には、窒化珪素（ＳｉＮ）からなる層厚がおよそ３００ｎｍの第１下地層１２と、酸化珪素（ＳｉＯ2）からなる層厚がおよそ２００ｎｍの第２下地層１３が設けられている。
【００５５】
本実施形態において、半導体層５２ａとゲート電極５５との間に設けられるゲート絶縁膜１４は、半導体層５２ａを覆う第１ゲート絶縁膜１４ａと、第１ゲート絶縁膜１４ａとは異なる絶縁材料を用いて構成され、第１ゲート絶縁膜１４ａを覆う第２ゲート絶縁膜１４ｂとを含むものである。具体的には、第１ゲート絶縁膜１４ａは膜厚が例えばおよそ８０ｎｍの酸化珪素（ＳｉＯ2）膜からなり、第２ゲート絶縁膜１４ｂは膜厚が例えばおよそ４０ｎｍの窒化珪素（ＳｉＮ）膜からなる。
【００５６】
ゲート電極５５は、例えば、層厚がおよそ５０ｎｍのＴｉからなる第１導電層５５ａと、層厚がおよそ４００ｎｍのＡｌとＣｕまたはＮｄとの合金からなる第２導電層５５ｂと、層厚がおよそ１００ｎｍのＴｉからなる第３導電層５５ｃとを含む三層構造となっている。
【００５７】
ゲート電極５５と第２ゲート絶縁膜１４ｂとを覆う第２層間絶縁膜１６が設けられている。第２層間絶縁膜１６は、例えば、膜厚がおよそ８００ｎｍの酸化珪素膜からなる。
【００５８】
第２層間絶縁膜１６を貫通してゲート電極５５に至るコンタクトホール１６ａと、第２層間絶縁膜１６とゲート絶縁膜１４とを貫通して半導体層５２ａのソース領域５２ｓに至るコンタクトホール１６ｂと、が設けられている。さらに、第２層間絶縁膜１６上には、コンタクトホール１６ａを介してゲート電極５５に電気的に接続されたゲート配線１８と、コンタクトホール１６ｂを介してソース領域５２ｓに電気的に接続されたソース配線１９とが設けられている。なお、図６には図示を省略しているが、第２層間絶縁膜１６とゲート絶縁膜１４とを貫通して半導体層５２ａのドレイン領域５２ｄに至るコンタクトホールを介して電気的に接続されたドレイン配線もまた第２層間絶縁膜１６上に設けられている。
【００５９】
つまり、本実施形態のＰ型のＴＦＴ５２は、上記第１実施形態のＰ型のＴＦＴ５１に対して、ゲート絶縁膜１４が異なる絶縁材料を用いて構成された二層構造である点と、第１層間絶縁膜１５が省略された点が、上記第１実施形態のＰ型のＴＦＴ５１と異なる。なお、上記第１実施形態と同様に第１層間絶縁膜１５を設けてもよい。
【００６０】
＜半導体装置の製造方法＞
次に、第２実施形態の半導体装置の製造方法としてのＰ型のＴＦＴ５２の製造方法について、図７〜図１０を参照して説明する。図７は第２実施形態の半導体装置の製造方法を示すフローチャート、図８〜図１０は第２実施形態の半導体装置の製造方法を示す概略断面図である。なお、図８及び図９は半導体層にＰ型の不純物を注入する注入工程を示し、図１０は半導体層のアニール工程を示すものである。
【００６１】
図７に示すように、本実施形態のＰ型のＴＦＴ５２の製造方法は、半導体層の形成工程（ステップＳ１１）と、ゲート絶縁膜の形成工程（ステップＳ１２）と、ゲート電極の形成工程（ステップＳ１３）と、Ｐ型の不純物の注入工程（ステップＳ１４）と、層間絶縁膜の形成工程（ステップＳ１５）と、アニール工程（ステップＳ１６）とを備えている。
【００６２】
ステップＳ１１の半導体層の形成工程は、上記第１実施形態のＰ型のＴＦＴ５１の製造方法におけるステップＳ１と基本的に同じである。すなわち、基板本体１１の第２下地層１３の表面に成膜された膜厚がおよそ５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）の薄膜に、例えばエキシマレーザーを照射して結晶化させポリシリコン（ｐ−Ｓｉ）とする。結晶化したポリシリコン（ｐ−Ｓｉ）の薄膜をフォトリソグラフィ法でパターニングして、半導体層５２ａを形成する。そして、ステップＳ１２へ進む。
【００６３】
ステップＳ１２のゲート絶縁膜の形成工程では、半導体層５２ａを覆うように膜厚がおよそ８０ｎｍの酸化珪素膜からなる第１ゲート絶縁膜１４ａを形成する。その後に、第１ゲート絶縁膜１４ａを覆うように膜厚がおよそ４０ｎｍの窒化珪素膜からなる第２ゲート絶縁膜１４ｂを形成して、ゲート絶縁膜１４とする。このような第１ゲート絶縁膜１４ａの形成方法としては、前述したように例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法を挙げることができる。第２ゲート絶縁膜１４ｂの形成方法としては、例えばモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）と窒素（Ｎ2）とを含む反応ガスを用いたプラズマＣＶＤ法を挙げることができる。なお、モノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法において、酸化窒素（Ｎ2Ｏ）に対するモノシラン（ＳｉＨ4）の割合を過多として、窒化珪素膜からなる第２ゲート絶縁膜１４ｂを形成することも可能である。そして、ステップＳ１３へ進む。
【００６４】
ステップＳ１３のゲート電極の形成工程は、上記第１実施形態のＰ型のＴＦＴ５１の製造方法におけるステップＳ３と基本的に同じである。すなわち、第２ゲート絶縁膜１４ｂを覆って、例えばスッパタ法により、膜厚がおよそ５０ｎｍのＴｉ膜と、膜厚がおよそ４００ｎｍのＡｌとＣｕとの合金膜と、膜厚がおよそ１００ｎｍのＴｉ膜とをこの順に成膜して積層した積層膜を形成する。そして、該積層膜をフォトリソグラフィ法で一括パターニングして、半導体層５２ａにゲート絶縁膜１４を介して三層構造のゲート電極５５を形成する（図６参照）。そして、ステップＳ１４へ進む。
【００６５】
ステップＳ１４のＰ型の不純物の注入工程では、半導体層５２ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、まず、ソース領域５２ｓとドレイン領域５２ｄとを形成する。具体的には、図８に示すように、平面視で半導体層５２ａにおけるソース領域５２ｓとなる部分とドレイン領域５２ｄとなる部分とを除いた、ゲート電極５５を含む部分を覆うレジストパターン９５を形成する。そして、Ｐ型の不純物としてのホウ素（Ｂ）を含む例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、レジストパターン９５をマスクとして半導体層５２ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０15（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が高濃度で注入されたソース領域５２ｓとドレイン領域５２ｄとが形成される。
【００６６】
次に、半導体層５２ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、低濃度不純物領域である接合領域５２ｅ，５２ｆを形成する。具体的には、まず、図８に示したレジストパターン９５を剥離して除去する。そして、図９に示すように、例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、今度は、ゲート電極５５をマスクとして半導体層５２ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０13（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が低濃度で注入された接合領域５２ｅ，５２ｆが形成される。このとき、加速されたＢイオンがゲート電極５５を透過してゲート絶縁膜１４に拡散することが考えられる。しかしながら、本実施形態では、ゲート電極５５と半導体層５２ａとの間に、酸化珪素膜からなる第１ゲート絶縁膜１４ａに加えて窒化珪素膜からなる第２ゲート絶縁膜１４ｂが形成されているため、Ｂイオンは第２ゲート絶縁膜１４ｂによって捕捉され易く、Ｂイオンの第１ゲート絶縁膜１４ａへの拡散を抑制することができる。そして、ステップＳ１５へ進む。
【００６７】
ステップＳ１５の層間絶縁膜の形成工程では、図６に示したように、ゲート電極５５と第２ゲート絶縁膜１４ｂとを覆うように、例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法により膜厚がおよそ８００ｎｍの酸化珪素膜からなる第２層間絶縁膜１６を形成する。そして、ステップＳ１６へ進む。
【００６８】
ステップＳ１６のアニール工程では、図１０に示すように、第２層間絶縁膜１６が形成された基板本体１１を、例えば窒素（Ｎ2）ガス雰囲気下で４５０℃に加熱して１時間程度放置することにより、半導体層５２ａをアニールする。アニールすることにより、プラズマＣＶＤ法により形成された窒化珪素膜からなる、第１下地層１２及び第２ゲート絶縁膜１４ｂから水素を放出させて、半導体層５２ａの上方と下方とから水素を注入する。ポリシリコン（ｐ−Ｓｉ）からなる半導体層５２ａのダングリングボンドが注入された水素で充足されて、電気的に安定な半導体層５２ａが形成される。この時、第２層間絶縁膜１６は、窒化珪素膜を含む構成である方が効果が高い。例えば、第２層間絶縁膜１６の構成を、膜厚が２００ｎｍの酸化珪素膜と膜厚が６００ｎｍの窒化珪素膜との積層構造で構成する。
【００６９】
上記第２実施形態の半導体装置としてのＰ型のＴＦＴ５２の製造方法によれば、以下の効果が得られる。
（１）ゲート電極５５と半導体層５２ａとの間には、Ｐ型の不純物（ホウ素（Ｂ））を捕捉し易い窒化珪素膜からなる第２ゲート絶縁膜１４ｂが形成されている。したがって、ゲート電極５５をマスクとして半導体層５２ａにＰ型の不純物（ホウ素（Ｂ））を注入する際に、ゲート電極５５を透過して第１ゲート絶縁膜１４ａにホウ素（Ｂ）が拡散し難くなる。よって、チャネル領域５２ｃに接する第１ゲート絶縁膜１４ａに拡散するホウ素（Ｂ）の量を抑えることができる。ゆえに、ゲート電極５５に負バイアス電位を印加して第１ゲート絶縁膜１４ａとの界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５２ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）との結合が抑制され、Ｓｉから離脱した水素（Ｈ+）により第１ゲート絶縁膜１４ａが帯電して固定電荷が生成されＰ型のＴＦＴ５２の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型のＴＦＴ５２を製造することができる。
【００７０】
（２）チャネル領域５２ｃに接する第１ゲート絶縁膜１４ａにおけるＰ型の不純物（ホウ素（Ｂ））の拡散が抑制されるので、ゲート電極５５に負バイアス電位を印加して第１ゲート絶縁膜１４ａとの界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５２ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）との結合が抑制される。したがって、Ｓｉから離脱した水素（Ｈ+）が低濃度不純物領域である接合領域５２ｅ，５２ｆに拡散し難くなる。ゆえに、接合領域５２ｅ，５２ｆに存在するホウ素（Ｂ）が水素によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＬＤＤ構造を有するＰ型のＴＦＴ５２を製造することができる。
【００７１】
（３）半導体層５２ａの下方に位置する第１下地層１２と、半導体層５２ａの上方に位置する第２ゲート絶縁膜１４ｂとは、プラズマＣＶＤ法で形成された窒化珪素膜であり水素が含まれる。したがって、ソース領域５２ｓ、チャネル領域５２ｃ、ドレイン領域５２ｄ、接合領域５２ｅ，５２ｆが形成された半導体層５２ａを高温でアニールすることで、第１下地層１２と第２ゲート絶縁膜１４ｂの双方から水素を放出させて、半導体層５２ａの水素化処理を行うことができる。すなわち、ポリシリコン（ｐ−Ｓｉ）からなる半導体層５２ａのダンブリングボンドが水素で充足され、電気的に安定なＰ型のＴＦＴ５２を形成することができる。なお、第２層間絶縁膜１６が窒化珪素膜を含む構成であれば、第２層間絶縁膜１６からも水素が放出されることから、より電気的に安定したＰ型のＴＦＴ５２を形成することができる。
【００７２】
（第３実施形態）
＜半導体装置＞
次に、第３実施形態の半導体層の製造方法が適用される半導体装置について、上記第１実施形態と同様にＰ型の薄膜トランジスターを例に挙げて、図１１を参照して説明する。図１１は第３実施形態の半導体装置としてのＰ型の薄膜トランジスターの構造を示す概略断面図である。第３実施形態の半導体装置としてのＰ型の薄膜トランジスターは、上記第１実施形態のＰ型の薄膜トランジスター５１に対してゲート電極の構成を異ならせたものである。したがって、上記第１実施形態のＰ型の薄膜トランジスター５１と同じ構成には同じ符号を付して詳細な説明は省略する。
【００７３】
図１１に示すように、本実施形態の半導体装置としてのＰ型の薄膜トランジスター５３は、ＬＤＤ構造を有する半導体層５３ａと、半導体層５３ａのチャネル領域５３ｃに対してゲート絶縁膜１４を介して対向配置されたゲート電極５６を有している。以降、Ｐ型の薄膜トランジスター５３をＰ型のＴＦＴ５３と呼ぶ。本実施形態のＰ型のＴＦＴ５３もまた、後述する電気光学装置の画素回路や駆動回路を構成するスイッチング素子として好適に用いられるものである。
【００７４】
半導体層５３ａは、例えば多結晶のポリシリコン（ｐ−Ｓｉ）であって、層厚は例えばおよそ５０ｎｍである。半導体層５３ａは、チャネル領域５３ｃと、ソース領域５３ｓと、ドレイン領域５３ｄとを有している。また、チャネル領域５３ｃとソース領域５３ｓとの間に低濃度不純物領域（ＬＤＤ領域）である接合領域５３ｅが設けられ、チャネル領域５３ｃとドレイン領域５３ｄとの間にも同じく低濃度不純物領域（ＬＤＤ領域）である接合領域５３ｆが設けられている。このような半導体層５３ａの製造方法について詳しくは後述するが、半導体層５３ａにＰ型の不純物として例えばホウ素（Ｂ）を選択的に注入することにより、各領域が形成されている。
【００７５】
基板本体１１上において、基板本体１１と半導体層５３ａとの間には、窒化珪素（ＳｉＮ）からなる層厚がおよそ３００ｎｍの第１下地層１２と、酸化珪素（ＳｉＯ2）からなる層厚がおよそ２００ｎｍの第２下地層１３が設けられている。
【００７６】
本実施形態において、半導体層５３ａとゲート電極５６との間に設けられるゲート絶縁膜１４は、膜厚が例えばおよそ１００ｎｍの酸化珪素（ＳｉＯ2）膜からなる。
【００７７】
ゲート電極５６は、二層以上の導電層を含んで構成されており、例えば、層厚がおよそ５０ｎｍのＴｉからなる第１導電層５６ａと、層厚がおよそ４００ｎｍのＡｌとＣｕまたはＮｄとの合金からなる第２導電層５６ｂと、層厚がおよそ１００ｎｍのＴｉＮからなる第３導電層５６ｃとを含む三層構造となっている。第１導電層５６ａに対して第３導電層５６ｃは窒素を含む導電層となっている。
【００７８】
ゲート電極５６とゲート絶縁膜１４とを覆う第２層間絶縁膜１６が設けられている。第２層間絶縁膜１６は、例えば、膜厚がおよそ８００ｎｍの酸化珪素膜からなる。
【００７９】
第２層間絶縁膜１６を貫通してゲート電極５６に至るコンタクトホール１６ａと、第２層間絶縁膜１６とゲート絶縁膜１４とを貫通して半導体層５３ａのソース領域５３ｓに至るコンタクトホール１６ｂと、が設けられている。さらに、第２層間絶縁膜１６上には、コンタクトホール１６ａを介してゲート電極５６に電気的に接続されたゲート配線１８と、コンタクトホール１６ｂを介してソース領域５３ｓに電気的に接続されたソース配線１９とが設けられている。なお、図１１には図示を省略しているが、第２層間絶縁膜１６とゲート絶縁膜１４とを貫通して半導体層５３ａのドレイン領域５３ｄに至るコンタクトホールを介して電気的に接続されたドレイン配線もまた第２層間絶縁膜１６上に設けられている。
【００８０】
つまり、本実施形態のＰ型のＴＦＴ５３は、上記第１実施形態のＰ型のＴＦＴ５１に対して、ゲート電極５６が窒素を含む導電層（ＴｉＮ膜）を有する構成である点と、第１層間絶縁膜１５が省略された点が、上記第１実施形態のＰ型のＴＦＴ５１と異なる。
【００８１】
＜半導体装置の製造方法＞
次に、第３実施形態の半導体装置の製造方法としてのＰ型のＴＦＴ５３の製造方法について、図１２〜図１４を参照して説明する。図１２は第３実施形態の半導体装置の製造方法を示すフローチャート、図１３及び図１４は第３実施形態の半導体装置の製造方法を示す概略断面図である。なお、図１３及び図１４は半導体層にＰ型の不純物を注入する注入工程を示すものである。
【００８２】
図１２に示すように、本実施形態のＰ型のＴＦＴ５３の製造方法は、半導体層の形成工程（ステップＳ２１）と、ゲート絶縁膜の形成工程（ステップＳ２２）と、ゲート電極の形成工程（ステップＳ２３）と、Ｐ型の不純物の注入工程（ステップＳ２４）と、層間絶縁膜の形成工程（ステップＳ２５）と、水素化処理工程（ステップＳ２６）とを備えている。
【００８３】
ステップＳ２１の半導体層の形成工程は、上記第１実施形態のＰ型のＴＦＴ５１の製造方法におけるステップＳ１と基本的に同じである。すなわち、基板本体１１の第２下地層１３の表面に成膜された膜厚がおよそ５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）の薄膜に、例えばエキシマレーザーを照射して結晶化させポリシリコン（ｐ−Ｓｉ）とする。結晶化したポリシリコン（ｐ−Ｓｉ）の薄膜をフォトリソグラフィ法でパターニングして、半導体層５３ａを形成する。そして、ステップＳ２２へ進む。
【００８４】
ステップＳ２２のゲート絶縁膜の形成工程では、半導体層５３ａを覆うように膜厚がおよそ１００ｎｍの酸化珪素膜からなるゲート絶縁膜１４を形成する。このようなゲート絶縁膜１４の形成方法としては、前述したように例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法を挙げることができる。そして、ステップＳ２３へ進む。
【００８５】
ステップＳ２３のゲート電極の形成工程は、二層以上の導電層からなるゲート電極５６を形成する。また、二層以上の導電層のうち半導体層５３ａ側と反対側の導電層を窒素を含む材料で形成するものである。具体的には、ゲート絶縁膜１４を覆って、例えばスッパタ法により、膜厚がおよそ５０ｎｍのＴｉ膜と、膜厚がおよそ４００ｎｍのＡｌとＣｕとの合金膜と、膜厚がおよそ１００ｎｍのＴｉＮ膜とをこの順に成膜して積層した積層膜を形成する。そして、該積層膜をフォトリソグラフィ法で一括パターニングして、半導体層５３ａにゲート絶縁膜１４を介して三層構造のゲート電極５６を形成する（図１１参照）。そして、ステップＳ２４へ進む。
【００８６】
ステップＳ２４のＰ型の不純物の注入工程では、半導体層５３ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、まず、ソース領域５３ｓとドレイン領域５３ｄとを形成する。具体的には、図１３に示すように、平面視で半導体層５３ａにおけるソース領域５３ｓとなる部分とドレイン領域５３ｄとなる部分とを除いた、ゲート電極５６を含む部分を覆うレジストパターン９５を形成する。そして、Ｐ型の不純物としてのホウ素（Ｂ）を含む例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、レジストパターン９５をマスクとして半導体層５３ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０15（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が高濃度で注入されたソース領域５３ｓとドレイン領域５３ｄとが形成される。
【００８７】
次に、半導体層５３ａにＰ型の不純物（ドーパント）をイオン化して注入することにより、低濃度不純物領域である接合領域５３ｅ，５３ｆを形成する。具体的には、まず、図１３に示したレジストパターン９５を剥離して除去する。そして、図１４に示すように、例えば二フッ化ホウ素（ＢＦ2）ガスを用いイオン注入機によりホウ素（Ｂ）をイオン化して加速し、今度は、ゲート電極５６をマスクとして半導体層５３ａに注入する。この場合のイオン注入の条件としては、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速で、ドーズ量が１×１０13（ｉｏｎ／ｃｍ2）である。これにより、ホウ素（Ｂ）が低濃度で注入された接合領域５３ｅ，５３ｆが形成される。このとき、加速されたＢイオンがゲート電極５６を透過してゲート絶縁膜１４に拡散することが考えられる。しかしながら、本実施形態では、ゲート電極５６の最上層である第３導電層５６ｃは窒素を含むＴｉＮ膜で構成されており、Ｔｉ膜で構成された最下層の第１導電層５６ａに比べて、Ｂイオンを透過し難い。また、最上層である第３導電層５６ｃの層厚（１００ｎｍ）は、最下層である第１導電層５６ａの層厚（５０ｎｍ）よりも厚い（大きい）。したがって、Ｂイオンはゲート電極５６を透過し難く、Ｂイオンのゲート絶縁膜１４への拡散を抑制することができる。そして、ステップＳ２５へ進む。
【００８８】
ステップＳ２５の層間絶縁膜の形成工程では、図１１に示したように、ゲート電極５６とゲート絶縁膜１４とを覆うように、例えばモノシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）とを含む反応ガスを用いたプラズマＣＶＤ法により膜厚がおよそ８００ｎｍの酸化珪素膜からなる第２層間絶縁膜１６を形成する。そして、ステップＳ２６へ進む。
【００８９】
ステップＳ２６の水素化処理工程は、上記第１実施形態のＰ型のＴＦＴ５１の製造工程におけるステップＳ６と基本的に同じであって、ポリシリコン（ｐ−Ｓｉ）からなる半導体層５３ａに水素を導入する。具体的には、まず、ＴＦＴ５３を覆うように酸化珪素膜からなる第２層間絶縁膜１６を形成し平坦化処理を施す。そして、第２層間絶縁膜１６上にゲート電極５６に電気的に接続するゲート配線１８と、ソース領域５３ｓに電気的に接続するソース配線１９及びドレイン領域５３ｄに電気的に接続するドレイン配線とを形成する。その後に、プラズマ装置を用い水素を含むガスをプラズマ化した雰囲気中に、ＴＦＴ５３と配線とが形成された基板本体１１を所定の時間放置し、上記の各種配線をマスクとして該雰囲気中においてイオン化した水素を半導体層５３ａに導入する。これにより、ポリシリコン（ｐ−Ｓｉ）におけるダングリングボンド（結晶格子の欠陥）を水素で充足させて半導体層５３ａを電気的に安定化させる。
【００９０】
上記第３実施形態の半導体装置としてのＰ型のＴＦＴ５３の製造方法によれば、以下の効果が得られる。
（１）ゲート電極５６の最上層の第３導電層５６ｃは窒素を含むＴｉＮ膜で形成されていると共に、最上層の第３導電層５６ｃは最下層の第１導電層５６ａよりも層厚が厚く形成されている。したがって、ゲート電極５６をマスクとして半導体層５３ａにＰ型の不純物（ホウ素（Ｂ））を注入する際に、ゲート電極５６を透過してゲート絶縁膜１４にホウ素（Ｂ）が拡散し難くなる。ゆえに、チャネル領域５３ｃに接するゲート絶縁膜１４に拡散するホウ素（Ｂ）の量を抑えることができるので、ゲート電極５６に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５３ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）との結合が抑制され、Ｓｉから離脱した水素（Ｈ+）によりゲート絶縁膜１４が帯電して固定電荷が生成されＰ型のＴＦＴ５３の特性が変動することを抑制することができる。つまり、バイアスストレスによる劣化が改善されたＰ型のＴＦＴ５３を製造することができる。
【００９１】
（２）チャネル領域５３ｃに接するゲート絶縁膜１４におけるＰ型の不純物（ホウ素（Ｂ））の拡散が抑制されるので、ゲート電極５６に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じ、半導体層５３ａを構成する元素（Ｓｉ）と水素（Ｈ）との結合が破壊されたとしても、Ｓｉとホウ素（Ｂ）とが結合することが抑制されるので、Ｓｉから離脱した水素（Ｈ+）が低濃度不純物領域である接合領域５３ｅ，５３ｆに拡散し難くなる。したがって、接合領域５３ｅ，５３ｆに存在するホウ素（Ｂ）が離脱した水素（Ｈ+）によって不活性化して抵抗が上昇することを防ぐことができることから、バイアスストレスによる劣化が改善されたＬＤＤ構造を有するＰ型のＴＦＴ５３を製造することができる。
【００９２】
（３）半導体層５３ａを水素化する水素化処理工程では、ゲート配線１８と、ソース配線１９及びドレイン配線を形成した後に水素化処理を行う。これらの配線を形成する前に、半導体層５３ａの水素化処理を行う場合に比べて、水素による半導体層５１ａ中の欠陥の補充の効率がよい。すなわち、電気的に安定した状態の半導体層５１ａが得られる。したがって、ゲート電極５６に負バイアス電位を印加してゲート絶縁膜１４との界面に生成された反転層の正孔により電気化学反応が生じたとしても、半導体層５３ａを構成するシリコン（Ｓｉ）と水素（Ｈ）との結合が破壊され難くなる。つまり、Ｓｉから離脱した水素（Ｈ+）によってＰ型のＴＦＴ５３の特性が劣化することを抑制できる。
【００９３】
次に、上記実施形態の半導体層の製造方法を用いて製造された半導体装置としてのＰ型のＴＦＴの実施例と比較例とを挙げて、実施例の具体的な効果について説明する。
【００９４】
（実施例１）
実施例１のＰ型のＴＦＴは、上記第１実施形態の半導体装置の製造方法を用いて製造されたＰ型のＴＦＴ５１である。上述したように、第１層間絶縁膜１５とゲート電極５５とを介してポリシリコン（ｐ−Ｓｉ）からなる半導体層５１ａにＰ型の不純物（ホウ素（Ｂ））を注入して、ＬＤＤ領域である接合領域５１ｅ，５１ｆを形成したものである。
【００９５】
（比較例）
比較例のＰ型のＴＦＴは、実施例１に対して、第１層間絶縁膜１５を介さずに、ゲート電極５５だけをマスクとして、ポリシリコン（ｐ−Ｓｉ）からなる半導体層５１ａにＰ型の不純物（ホウ素（Ｂ））を注入して、ＬＤＤ領域である接合領域５１ｅ，５１ｆを形成したものである。
【００９６】
実施例１及び比較例のＰ型のＴＦＴのバイアスストレスによる劣化の状態を評価する方法として、Ｐ型のＴＦＴのゲート電極に０Ｖ〜−１５Ｖまでの負バイアス電位を与えたときに、ソースとドレインとの間に流れる電流量を測定する、所謂、Ｐ型のトランジスターのオン（ＯＮ）時の閾値特性（Ｖｔｈ）を求めた。具体的には、初期の閾値特性を比較対象のリファレンス（Ｒｅｆ）として、１００℃の温度環境下で７０Ｈ（時間）通電を行う加速試験後の閾値特性（Ｖｔｈ）を測定して比較した。通電の方法としては、１分置きにＰ型のＴＦＴをオン（ＯＮ）状態とするものである。本実施形態の評価方法は、温度環境を室温よりも高い１００℃とすることから、実質的に負バイアス温度（ＢＴ）ストレスに対するＰ型のＴＦＴの劣化を評価するものである。
【００９７】
なお、このような閾値特性の求め方（特に、ゲート電極への電位の与え方）及び加速試験の方法は、後述する電気光学装置としての電気泳動装置に本実施形態の半導体装置の製造方法を適用することを考慮して設定されたものである。
【００９８】
図１５は実施例１及び比較例のＰ型のＴＦＴにおける加速試験後の閾値特性を示すグラフである。図１５に示すように、リファレンス（Ｒｅｆ）に対して実施例１のＰ型のＴＦＴ５１の加速試験後の閾値特性は、ほとんど変化していない。これに対して、比較例のＰ型のＴＦＴの閾値特性は、リファレンス（Ｒｅｆ）に対してより負（−）側にシフトしていると共に、ゲート電位Ｖｇを０Ｖ〜−１５Ｖとしたときのソースとドレインとの間に流れる電流量がリファレインス（Ｒｅｆ）よりも低下している。これは、比較例のＰ型のＴＦＴがＢＴストレスによって、上述したようにチャネル領域のＳｉにＰ型の不純物であるホウ素（Ｂ）が結合し、チャネル領域とゲート絶縁膜との界面準位が変化して閾値特性がシフトしたと考えられる。また、比較例のＰ型のＴＦＴにおけるＬＤＤ領域にＳｉから離脱した水素（Ｈ+）が拡散しＰ型の不純物であるホウ素（Ｂ）が不活性化してＬＤＤ領域の抵抗が上昇して電流が流れ難くなったと考えられる。つまり、ＢＴストレスによって比較例のＰ型のＴＦＴは劣化が見られたのに対して、実施例１のＰ型のＴＦＴは劣化しなかった。
【００９９】
なお、上記第２実施形態の半導体装置の製造方法を適用したＰ型のＴＦＴ５２を実施例２とし、上記第３実施形態の半導体装置の製造方法を適用したＰ型のＴＦＴ５３を実施例３として同様に加速試験を行って閾値特性を求めたが、実施例１のＰ型のＴＦＴ５１と同じくリファレンス（Ｒｅｆ）に対して閾値特性はほとんど変化せず、ＢＴストレスによって劣化しなかった。
【０１００】
（第４実施形態）
＜電気光学装置＞
次に、本実施形態の半導体装置の製造方法を適用した電気光学装置として電気泳動装置を例に挙げて、図１６〜図１８を参照して説明する。図１６は電気泳動装置の構造を示す概略断面図、図１７は電気泳動装置の電気的な構成を示すブロック図、図１８は電気泳動装置における画素の電気的な構成を示す等価回路図である。
【０１０１】
図１６に示すように、本実施形態の電気泳動装置１００は、素子基板１０と対向基板３０との間に挟持された、複数のマイクロカプセル２０を配列してなる電気泳動素子２５を備えている。素子基板１０の電気泳動素子２５側には画素電極３７や各種回路（図示を省略）が設けられ、対向基板３０の電気泳動素子２５側には、複数の画素電極３７に対して電気泳動素子２５を挟んで対向配置される共通電極として機能する対向電極３２が設けられている。電気泳動装置１００は、対向電極３２と画素電極３７と間に所定の電位差（おおよそ５Ｖ〜１０Ｖ程度）を与えることで電気泳動素子２５を駆動して表示を行い、対向基板３０側から表示を視認するものである。
【０１０２】
素子基板１０の基板本体１１は、例えばガラスやプラスチックなどからなる透明な基板を用いることができる。なお、電気泳動素子２５を挟んで対向基板３０とは反対側に配置されるため透明なものでなくてもよい。
【０１０３】
一方、対向基板３０の基板本体３１は、画像の表示側に配置されるため例えばガラスやプラスチックなどからなる透明な基板であることが求められる。対向基板３０の対向電極３２は、画素電極３７と共に電気泳動素子２５に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、複数のマイクロカプセル２０と画素電極３７とが、接着層２４を介して接着されることで、素子基板１０と対向基板３０とが接合されている。
【０１０４】
電気泳動素子２５は、複数のマイクロカプセル２０と接着層２４とを含むものであり、あらかじめ対向基板３０側に形成され、接着層２４までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着層２４の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板１０に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部が形成される。このため、接着層２４は画素電極３７側のみに存在することになる。接着層２４は、例えばエポキシ系やポリイミド系の樹脂などからなる。
【０１０５】
電気泳動素子２５に含まれるマイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に電気泳動粒子である複数の黒色粒子２１及び複数の白色粒子２２と、分散媒２３とが封入された球状体である。マイクロカプセル２０は、図１６に示すように対向電極３２と画素電極３７とに挟持され、１つの画素内に１つまたは複数配置される。
【０１０６】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
【０１０７】
分散媒２３は、黒色粒子２１と白色粒子２２とをマイクロカプセル２０内に分散させる液体である。分散媒２３としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、例えばシリコーンオイルなどの油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【０１０８】
黒色粒子２１は、例えば、アニリンブラック、カーボンブラックなどの黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
白色粒子２２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２１及び白色粒子２２に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部において赤色、緑色、青色などを表示することができる。
【０１０９】
図１７に示すように、本実施形態の電気泳動装置１００は、複数の画素４０がマトリックス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラー（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラー６３と接続されている。コントローラー６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【０１１０】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【０１１１】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１，Ｙ２，…，Ｙｍ）を介して各々の画素４０に接続されており、コントローラー６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択する。そして、選択された走査線６６を介して、画素４０に設けられた選択トランジスター４１（図１８参照）にＯＮのタイミングを規定する選択信号を供給する。
【０１１２】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１，Ｘ２，…，Ｘｎ）を介して各々の画素４０に接続されており、コントローラー６３の制御のもと、データ線６８を介して画素４０の各々に対応する１ビットの画素データを規定する画像信号を供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【０１１３】
また、表示部５には、共通電源変調回路６４から延びる低電位電源線４８、高電位電源線４９、及び共通電極配線３３が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラー６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス（Ｈｉ−Ｚ）化）を行う。
【０１１４】
図１８に示すように、画素４０には、ＴＦＴ（Thin  Film  Transistor）からなる選択トランジスター４１（画素スイッチング素子）と、ラッチ回路（メモリー回路）７０と、スイッチ回路８０と、画素電極３７と、対向電極３２と、が設けられている。画素電極３７と対向電極３２との間に電気泳動素子２５が設けられている。対向電極３２は、複数の画素４０に亘って共通に設けられ、共通電極として機能する。
また、画素４０には、走査線６６と、データ線６８と、低電位電源線４８と、高電位電源線４９と、第１の制御線９１と、第２の制御線９２と、が接続されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static  Random  Access  Memory）方式の構成となっている。
【０１１５】
選択トランジスター４１は、Ｎ型のＴＦＴからなる画素スイッチング素子である。選択トランジスター４１のゲートは走査線６６に接続され、ソースはデータ線６８に接続され、ドレインはラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【０１１６】
ラッチ回路７０は、転送インバーター７０ｔと帰還インバーター７０ｆとを備えている。転送インバーター７０ｔと帰還インバーター７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバーターには、高電位電源端子ＰＨを介して接続された高電位電源線４９と、低電位電源端子ＰＬを介して接続された低電位電源線４８とから電源電圧が供給される。
【０１１７】
転送インバーター７０ｔは、それぞれのドレインをデータ出力端子Ｎ２に接続されたＰ型のＴＦＴ７１とＮ型のＴＦＴ７２とを有している。Ｐ型のＴＦＴ７１のソースは高電位電源端子ＰＨに接続され、Ｎ型のＴＦＴ７２のソースは低電位電源端子ＰＬに接続されている。Ｐ型のＴＦＴ７１及びＮ型のＴＦＴ７２のゲート（転送インバーター７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバーター７０ｆの出力端子）と接続されている。
【０１１８】
帰還インバーター７０ｆは、それぞれのドレインをデータ入力端子Ｎ１に接続されたＰ型のＴＦＴ７３とＮ型のＴＦＴ７４とを有している。Ｐ型のＴＦＴ７３及びＮ型のＴＦＴ７４のゲート（帰還インバーター７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバーター７０ｔの出力端子）と接続されている。
【０１１９】
スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えている。
第１のトランスミッションゲートＴＧ１は、Ｐ型のＴＦＴ８１とＮ型のＴＦＴ８２とからなる。Ｐ型のＴＦＴ８１及びＮ型のＴＦＴ８２のソースは第１の制御線９１に接続され、Ｐ型のＴＦＴ８１及びＮ型のＴＦＴ８２のドレインは画素電極３７に接続されている。また、Ｐ型のＴＦＴ８１のゲートは、ラッチ回路７０のデータ入力端子Ｎ１に接続され、Ｎ型のＴＦＴ８２のゲートは、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【０１２０】
第２のトランスミッションゲートＴＧ２は、Ｐ型のＴＦＴ８３とＮ型のＴＦＴ８４とからなる。Ｐ型のＴＦＴ８３及びＮ型のＴＦＴ８４のソースは第２の制御線９２に接続され、Ｐ型のＴＦＴ８３及びＮ型のＴＦＴ８４のドレインは、画素電極３７に接続されている。また、Ｐ型のＴＦＴ８３のゲートは、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ型のＴＦＴ８４のゲートは、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【０１２１】
以上の構成を備えた画素４０において、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される電位Ｓ１が画素電極３７に入力される。
一方、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３７に入力される。
そして、画素電極３７に入力された電位Ｓ１，Ｓ２と、共通電極配線３３（図１７）を介して対向電極３２に入力された電位Ｖcomとの電位差に基づいて電気泳動素子２５が駆動されることで、画素４０が入力された画像信号に応じた表示状態となる。
【０１２２】
白表示を行う場合には、対向電極３２が相対的に高電位、画素電極３７が相対的に低電位に保持される。これにより、負に帯電した白色粒子２２が対向電極３２に引き寄せられる一方、正に帯電した黒色粒子２１が画素電極３７に引き寄せられる。その結果、表示面側となる対向電極３２（対向基板３０）側からこの画素４０を見ると、白色（Ｗ）が認識される（図１６参照）。
【０１２３】
黒表示を行う場合には、対向電極３２が相対的に低電位、画素電極３７が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２１が対向電極３２に引き寄せられる一方、負に帯電した白色粒子２２が画素電極３７に引き寄せられる。その結果、対向電極３２（対向基板３０）側からこの画素４０を見ると黒色（Ｂ）が認識される（図１６参照）。
【０１２４】
本実施形態において、電気泳動装置１００は、素子基板１０に電気泳動シートを貼り付けたものである。素子基板１０には、上述した画素４０に含まれる選択トランジスター４１（画素スイッチング素子）と、ラッチ回路７０と、スイッチ回路８０と、画素電極３７とが設けられている。また、素子基板１０には、画素４０を駆動するための駆動回路としての走査線駆動回路６１、データ線駆動回路６２、コントローラー６３、共通電源変調回路６４が設けられている。
【０１２５】
ＳＲＡＭ構成のラッチ回路７０におけるＰ型のＴＦＴ７１，７３、及びスイッチ回路８０におけるＰ型のＴＦＴ８１，８３は、前述した実施形態の半導体装置の製造方法を用いて製造されている。言い換えれば、電気光学装置としての電気泳動装置１００の製造方法は、画素回路に含まれるＰ型のトランジスターとしてのＴＦＴを、前述した実施形態の半導体装置の製造方法を用いて製造する工程を有する。
【０１２６】
電気泳動装置１００は、ラッチ回路７０とスイッチ回路８０とによって、画素４０における白の表示あるいは黒の表示を低消費電力で行うことができる。また、白の表示と黒の表示とを高速に切り替えることは難しいことから、静止画の表示に適している。一方で、静止画を表示し続けることは、ラッチ回路７０及びスイッチ回路８０に含まれるＰ型のＴＦＴのゲート電極に負バイアス電位が印加され続けることになる。また、電気泳動素子２５を駆動するにあたり、対向電極３２と画素電極３７との間に印加される電位差は、例えば、電気光学装置である液晶装置に比べて相当に高く、前述したように５Ｖ〜１０Ｖの電位差が必要となる。また、カラー表示を行うための着色した電気泳動粒子を用いた場合には、さらに高い電位差が必要となる場合がある。つまり、電気泳動装置１００は、ラッチ回路７０及びスイッチ回路８０に含まれるＰ型のＴＦＴに、バイアスストレスが掛かり易い状態となっている。
【０１２７】
電気泳動装置１００とその製造方法によれば、バイアスストレスが加わっても劣化し難いＰ型のＴＦＴが画素回路に含まれるので、長期に亘って安定した駆動状態が得られる高い信頼性を有する電気泳動装置１００を提供あるいは製造することができる。また、見栄えのよい表示を実現するために画素４０の大きさを小さくして高精細にすると、これに対応して画素回路におけるＰ型及びＮ型のトランジスターの大きさも小さくする必要がある。そうすると、Ｐ型のトランジスターにおけるゲートとソースまたはドレインとの間の電界値がより大きくなることから、バイアスストレスによる劣化をより考慮した構成とする必要があり、そのような場合にも、本発明の半導体装置の製造方法は有効である。
【０１２８】
次に、電気泳動装置１００を適用した電子機器の具体例について、図１９及び図２０を参照して説明する。
【０１２９】
図１９は、電子機器の一例である腕時計を示す斜視図である。電子機器としての腕時計１０００は、電気泳動装置１００によって構成された表示部１００１を備えている。
【０１３０】
図２０は、電子機器の一例である電子ペーパーを示す斜視図である。電子機器としての電子ペーパー１１００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部１１０１と、電気泳動装置１００によって構成された表示部１１０２を備えている。
【０１３１】
以上の腕時計１０００及び電子ペーパー１１００によれば、本発明に係る電気泳動装置１００が採用されているので、画素４０ごとの電気泳動素子２５に駆動電圧を印加することで、外光を利用した眼に優しい印刷物のような表示を行うことができると共に、高い信頼性品質を有する、腕時計１０００及び電子ペーパー１１００を提供することができる。
【０１３２】
なお、電気泳動装置１００を適用可能な電子機器は、上記腕時計１０００及び電子ペーパー１１００に限定されるものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部や、マニュアルなどの業務用シート、教科書、問題集、情報シートなどにも、電気泳動装置１００は好適に用いることができる。
【０１３３】
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体装置の製造方法ならびに該半導体装置の製造方法を適用する電気光学装置の製造方法もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１３４】
（変形例１）上記第１実施形態の半導体装置の製造方法では、ゲート電極５５を覆う第１層間絶縁膜１５を酸化珪素膜により構成したが、これに限定されず、窒化珪素膜により構成してもよい。窒化珪素膜は酸化珪素膜に比べてホウ素（Ｂ）を透過させ難いことから、半導体層５１ａにホウ素（Ｂ）を注入してＬＤＤ領域を形成する際に、ゲート電極５５を透過してゲート絶縁膜１４にホウ素（Ｂ）がより拡散し難くなる。
【０１３５】
（変形例２）上記第２実施形態の半導体装置の製造方法では、半導体層５２ａを覆うように酸化珪素膜からなる第１ゲート絶縁膜１４ａを形成した後に、窒化珪素膜からなる第２ゲート絶縁膜１４ｂを形成した。これは、ホウ素（Ｂ）の注入方向を考慮したものであるが、先に半導体層５２ａを覆うように窒化珪素膜からなる第２ゲート絶縁膜１４ｂを形成した後に、酸化珪素膜からなる第１ゲート絶縁膜１４ａを形成してもよい。
【０１３６】
（変形例３）上記第３実施形態の半導体装置の製造方法では、ゲート電極５６において、最上層にＴｉＮからなる第３導電層５６ｃを最下層のＴｉからなる第１導電層５６ａに比べて層厚を厚くして形成したが、これに限定されない。Ｐ型の不純物の透過性において、最下層に比べて最上層のほうが透過し難くなる条件下であれば、最上層を窒素を含む導電層とし、最下層の層厚と同じあるいは最下層の層厚よりも薄く形成してもよい。また、最上層は窒素を含むことに限定されず、最下層よりも最上層の層厚を厚くすれば、Ｐ型の不純物が透過し難くなる。
【０１３７】
（変形例４）上記各実施形態の半導体装置の製造方法が適用されるＰ型のＴＦＴは、半導体層においてチャネル領域を挟むように低濃度不純物領域（ＬＤＤ領域）が形成されていなくてもよい。例えば、チャネル領域とドレイン領域との間にＬＤＤ領域を形成してもよいし、ＬＤＤ領域がなくてもバイアスストレスによる閾値特性の変動を防ぐことは可能である。
【０１３８】
（変形例５）上記各実施形態の半導体装置の製造方法が適用される半導体装置は、半導体層が多結晶のポリシリコン（ｐ−Ｓｉ）の薄膜トランジスター（ＴＦＴ）であることに限定されず、半導体層が非結晶のアモルファスシリコン（ａ―Ｓｉ）であってもよい。また、半導体装置は薄膜トランジスター（ＴＦＴ）であることに限定されず、上述したように、シリコン基板に形成されるＭＯＳＦＥＴであってもよい。
【０１３９】
（変形例６）上記各実施形態の半導体装置の製造方法が適用される電気光学装置は、上記第４実施形態の電気泳動装置１００に限定されない。例えば、ＳＲＡＭ構成の回路を含む電気光学装置に適用すれば、上述した効果を奏する。このような電気光学装置としては、液晶装置、有機ＥＬ装置、表面伝導型電子放出素子ディスプレイ（ＳＥＤ；surface  conduction  electron  emitter  display）などの各種表示装置や、撮像装置、光や熱などの物理量を計測するための計測装置などが挙げられる。
【符号の説明】
【０１４０】
１４…ゲート絶縁膜、１４ａ…酸化珪素膜としての第１ゲート絶縁膜、１４ｂ…窒化珪素膜としての第２ゲート絶縁膜、１５…層間絶縁膜としての第１層間絶縁膜、４０…画素、５１，５２，５３…半導体装置としてのＰ型の薄膜トランジスター（ＴＦＴ）、５１ａ，５２ａ，５３ａ…半導体層、５１ｅ，５２ｅ，５３ｅ…低濃度不純物領域としての接合領域、５１ｆ，５２ｆ，５３ｆ…低濃度不純物領域としての接合領域、５５，５６…ゲート電極、５６ａ…ゲート電極の最下層としての第１導電層、５６ｃ…ゲート電極の最上層としての第３導電層、１００…電気光学装置としての電気泳動装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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