(57)【要約】【課題】小型化すること。【解決手段】上面に第１電子素子１４が搭載された第１基板１０上に、前記第１電子素子を封止するように第１封止部材１６を形成する工程と、前記第１封止部材を貫通する第１貫通孔１５を形成する工程と、前記第１貫通孔の上部が凹んだ状態で、前記第１貫通孔上に第２基板２０の下面に設けられた半田ボール２８が配置されるように、前記第１基板上に前記第２基板を配置し、リフローすることで前記半田ボールから前記第１基板と前記第２基板とを接合する半田端子を形成する工程と、を含む電子デバイスの製造方法。【選択図】図５
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【特許請求の範囲】
【請求項１】
上面に第１電子素子が搭載された第１基板上に、前記第１電子素子を封止するように第１封止部材を形成する工程と、
前記第１封止部材を貫通する第１貫通孔を形成する工程と、
前記第１貫通孔の上部が凹んだ状態で、前記第１貫通孔上に第２基板の下面に設けられた半田ボールが配置されるように、前記第１基板上に前記第２基板を配置し、リフローすることで前記半田ボールから前記第１基板と前記第２基板とを接合する半田端子を形成する工程と、
を含むことを特徴とする電子デバイスの製造方法。
【請求項２】
前記第１貫通孔内に第１半田部材を導入する工程を含み、
前記半田端子を形成する工程は、前記半田ボールと前記第１半田部材とから前記半田端子を形成する工程を含むことを特徴とする請求項１記載の電子デバイスの製造方法。
【請求項３】
前記第１封止部材を貫通する第１貫通孔を形成する工程は、レーザ光を前記第１封止部材に照射することで前記第１貫通孔を形成する工程を含むことを特徴とする請求項１または２記載の電子デバイスの製造方法。
【請求項４】
前記第１封止部材を形成する工程は、前記第１基板の上面に搭載された複数の前記第１電子素子を封止するように前記第１封止部材を形成する工程を含み、
前記電子デバイスの製造方法は、
各電子デバイスに前記複数の第１電子素子の少なくとも１つが含まれるように、前記第１基板を複数の電子デバイスに切断する工程を含むことを特徴とする請求項１から３のいずれか一項記載の電子デバイスの製造方法。
【請求項５】
前記第２基板の上面に搭載された複数の第２電子素子を一体として封止する第２封止部材を、前記第２基板の上面に形成する工程を含み、
前記第１封止部材を形成する工程は、前記第１基板の上面に搭載された前記複数の第１電子素子を一体に封止するように前記第１封止部材を形成する工程を含み、
前記複数の電子デバイスに切断する工程は、前記各電子デバイスに前記複数の第１電子素子の少なくとも１つと前記複数の第２電子素子の少なくとも１つが含まれるように、前記第１基板および前記第１封止部材を前記複数の電子デバイスに切断する工程を含むことを特徴とする請求項４記載の電子デバイスの製造方法。
【請求項６】
前記第２基板の上面に搭載された第２電子素子を封止する第２封止部材を前記第２基板の上面に形成する工程と、
前記第２封止部材を貫通する第２貫通孔を形成する工程と、
前記第２貫通孔内に第２半田部材を導入する工程と、
前記第２半田部材に接触し、前記第２封止部材を覆う導電層を形成する工程と、
を含むことを特徴とする請求項１から５のいずれか一項記載の電子デバイスの製造方法。
【請求項７】
上面に搭載された複数の第１電子素子と、前記上面に設けられ前記第１電子素子を封止する第１封止部材と、が上面に設けられた第１基板と、
上面に搭載された第２電子素子と、前記上面に設けられ前記第２電子素子を封止する第２封止部材と、が上面に設けられた第２基板と、
前記第１封止部材を貫通し前記第１基板上に前記第２基板を接合する半田端子と、
を備え、
前記半田端子の少なくとも１つは前記複数の第１電子素子の間に設けられ、
前記半田端子の少なくとも１つは平面視において前記第２電子素子に重なることを特徴とする電子デバイス。
【請求項８】
前記半田端子は、前記第１封止部の上面から下面にかけて平面形状が小さくなることを特徴とする請求項７記載の電子デバイス。
【請求項９】
前記第１基板と前記第１封止部材の側面は同一平面上に設けられ、
前記第２基板と前記第２封止部材の側面は同一平面上に設けられていることを特徴とする請求項７または８記載の電子デバイス。
【請求項１０】
前記第２封止部材を貫通する第２貫通孔内に充填された第２半田部材と、
前記第２半田部材に接触し前記第２封止部材を覆うように設けられた導電層と、
を具備する請求項７から９のいずれか一項記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスおよびその製造方法に関し、例えば基板上に電子素子を封止する封止部材が設けられた電子デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
三次元実装のために基板上に電子素子を封止する封止部材が設けられたパッケージを上下に接合するＰｏＰ（Package on Package）技術が知られている。ＰｏＰ技術において、基板および封止部材を貫通する突起電極により上下のパッケージを電気的に接続する技術が知られている（例えば特許文献１および２）。基板上に半田ボール等からなる突起電極を形成し半導体チップおよび突起電極を覆うように封止部材を形成することで、突起電極を覆うように封止部材を形成することが知られている（例えば特許文献３、４）。下側のパッケージの封止部材と上側のパッケージの封止部材および基板とに連通する貫通孔を形成し、貫通孔内に連結部を設けることで上下のパッケージを電気的に接続することが知られている（例えば特許文献５）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１１０８２９号公報
【特許文献２】特開２００３−１７４０４８号公報
【特許文献３】特開２００９−１５２２５３号公報
【特許文献４】特開２０１１−３５２８３号公報
【特許文献５】特開２０１３−１６２１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１および２のように、上下のパッケージを接合する前に突起電極を形成する方法では、突起電極の形成が複雑でコストアップとなる。特許文献３のように、半田ボールで封止部材を貫通する突起電極を形成する方法は、半田ボールが球状のため微細化が難しくコストアップとなる。特許文献３および４のように、突起電極を覆うように封止部材を形成する方法では、突起電極が封止部材から突出する。このため、パッケージ同士の微細な位置合わせを行なうことになり、結果的にコストアップとなる。特許文献５のように、上下のパッケージに連通する貫通孔を形成し貫通孔内に連結部を設ける方法では、連結部の柔軟な配置が難しく、結果的にコストアップとなる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、低コスト化することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上面に第１電子素子が搭載された第１基板上に、前記第１電子素子を封止するように第１封止部材を形成する工程と、前記第１封止部材を貫通する第１貫通孔を形成する工程と、前記第１貫通孔の上部が凹んだ状態で、前記第１貫通孔上に第２基板の下面に設けられた半田ボールが配置されるように、前記第１基板上に前記第２基板を配置し、リフローすることで前記半田ボールから前記第１基板と前記第２基板とを接合する半田端子を形成する工程と、を含むことを特徴とする電子デバイスの製造方法である。
【０００７】
上記構成において、前記第１貫通孔内に第１半田部材を導入する工程を含み、前記半田端子を形成する工程は、前記半田ボールと前記第１半田部材とから前記半田端子を形成する工程を含む構成とすることができる。
【０００８】
上記構成において、前記第１封止部材を貫通する第１貫通孔を形成する工程は、レーザ光を前記第１封止部材に照射することで前記第１貫通孔を形成する工程を含む構成とすることができる。
【０００９】
上記構成において、前記第１封止部材を形成する工程は、前記第１基板の上面に搭載された複数の前記第１電子素子を封止するように前記第１封止部材を形成する工程を含み、前記電子デバイスの製造方法は、各電子デバイスに前記複数の第１電子素子の少なくとも１つが含まれるように、前記第１基板を複数の電子デバイスに切断する工程を含む構成とすることができる。
【００１０】
上記構成において、前記第２基板の上面に搭載された複数の第２電子素子を一体として封止する第２封止部材を、前記第２基板の上面に形成する工程を含み、前記第１封止部材を形成する工程は、前記第１基板の上面に搭載された前記複数の第１電子素子を一体に封止するように前記第１封止部材を形成する工程を含み、前記複数の電子デバイスに切断する工程は、前記各電子デバイスに前記複数の第１電子素子の少なくとも１つと前記複数の第２電子素子の少なくとも１つが含まれるように、前記第１基板および前記第１封止部材を前記複数の電子デバイスに切断する工程を含む構成とすることができる。
【００１１】
上記構成において、前記第２基板の上面に搭載された第２電子素子を封止する第２封止部材を前記第２基板の上面に形成する工程と、前記第２封止部材を貫通する第２貫通孔を形成する工程と、前記第２貫通孔内に第２半田部材を導入する工程と、前記第２半田部材に接触し、前記第２封止部材を覆う導電層を形成する工程と、を含む構成とすることができる。
【００１２】
本発明は、上面に搭載された複数の第１電子素子と、前記上面に設けられ前記第１電子素子を封止する第１封止部材と、が上面に設けられた第１基板と、
上面に搭載された第２電子素子と、前記上面に設けられ前記第２電子素子を封止する第２封止部材と、が上面に設けられた第２基板と、前記第１封止部材を貫通し前前記第１基板上に前記第２基板を接合する半田端子と、を備え、前記半田端子の少なくとも１つは前記複数の第１電子素子の間に設けられ、前記半田端子の少なくとも１つは平面視において前記第２電子素子に重なることを特徴とする電子デバイスである。
【００１３】
上記構成において、前記半田端子は、前記第１封止部の上面から下面にかけて平面形状が小さくなる構成とすることができる。
【００１４】
上記構成において、前記第１基板と前記第１封止部材の側面は同一平面上に設けられ、前記第２基板と前記第２封止部材の側面は同一平面上に設けられている構成とすることができる。
【００１５】
上記構成において、前記第２封止部材を貫通する第２貫通孔内に充填された第２半田部材と、前記第２半田部材に接触し前記第２封止部材を覆うように設けられた導電層と、を具備する構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、低コスト化することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施例１に係る電子デバイスの断面図である。
【図２】図２（ａ）から図２（ｄ）は、実施例１における第１パッケージの製造方法を示す断面図である。
【図３】図３は、図２（ａ）における基板の平面図である。
【図４】図4（ａ）および図４（ｂ）は、実施例１における第１パッケージの製造方法を示す平面図である。
【図５】図５（ａ）および図５（ｂ）は、実施例１における第２パッケージの製造方法を示す断面図、図５（ｃ）は、実施例１に係る電子デバイスの製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、実施例１に係る電子デバイスの製造方法を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は、実施例１に係る電子デバイスの製造方法を示す平面図である。
【図８】図８は、比較例１に係る電子デバイスの断面図である。
【図９】図９（ａ）および図９（ｂ）は、実施例２に係る電子デバイスの製造方法を示す断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は、実施例３に係る電子デバイスの製造方法を示す断面図である。
【図１１】図１１（ａ）は、実施例３の変形例１における半田端子近傍の断面図、図１１（ｂ）から図１１（ｄ）は、実施例３における貫通孔の平面図である。
【図１２】図１２（ａ）から図１２（ｃ）は、実施例４に係る電子デバイスの製造方法を示す断面図である。
【図１３】図１３（ａ）は、実施例５に係る電子デバイスの断面図、図１３（ｂ）および図１３（ｃ）は、それぞれ第２パッケージおよび第１パッケージの平面図である。
【図１４】図１４（ａ）は、実施例６に係る電子デバイスの断面図、図１４（ｂ）から図１４（ｄ）は、それぞれ第３パッケージ、第２パッケージおよび第１パッケージの平面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し本発明の実施例について説明する。
【実施例１】
【００１９】
図１は、実施例１に係る電子デバイスの断面図である。図１に示すように、電子デバイス１００において、第１パッケージ５０上に第２パッケージ５２が積層し接合されている。第１パッケージ５０は、主に基板１０、電子素子１４、封止部材１６および半田ボール１８を備えている。基板１０の下面にランド１１が設けられている。ランド１１下に半田ボール１８が設けられている。基板１０の上面にランド１２およびパッド１２ａが設けられている。基板１０内に貫通電極１０ａおよび内部配線１０ｂが設けられている。貫通電極１０ａおよび内部配線１０ｂは、ランド１２とランド１１とを、およびパッド１２ａとランド１２とを電気的に接続する。基板１０の上面に電子素子１４がフェースアップ搭載されている。ボンディングワイヤ１３は電子素子１４とパッド１２ａとを電気的に接続する。基板１０の上面上に、封止部材１６が設けられている。封止部材１６は、電子素子１４を封止する。封止部材１６と基板１０との側面は略一致（すなわち同一平面上に位置）している。ランド１２上に封止部材１６を貫通する貫通孔１５が形成されている。
【００２０】
第２パッケージ５２は、主に基板２０、電子素子２４および封止部材２６を備えている。基板２０の下面にランド２１が設けられている。基板２０の上面にパッド２２ａが設けられている。基板２０内に貫通電極２０ａおよび内部配線２０ｂが設けられている。貫通電極２０ａおよび内部配線２０ｂは、パッド２２ａとランド２２とを電気的に接続する。基板２０の上面に電子素子２４がフェースアップ搭載されている。ボンディングワイヤ２３は電子素子２４とパッド２２ａとを電気的に接続する。基板２０の上面上に、封止部材２６が設けられている。封止部材２６は、電子素子１４を封止する。封止部材２６と基板２０との側面は略一致（すなわち同一平面上に位置）している。
【００２１】
封止部材１６を貫通する貫通孔１５内に半田端子２９が充填されている。半田端子２９は、ランド１２と２１とに接合されている。半田端子２９により、第１パッケージ５０上に第２パッケージ５２が搭載される。半田端子２９の幅は、封止部材１６の上面から下面にかけて漸次小さくなる。すなわち、半田端子２９の側面は上が大きく下が小さいようなテーパ状である。
【００２２】
基板１０および２０は、例えばガラスエポキシ樹脂基板等の絶縁基板である。ランド１１、１２および２１、パッド１２ａおよび２２ａは、貫通電極１０ａおよび２０ａ、並びに内部配線１０ｂおよび２０ｂは、例えば銅層、金層またはアルミニウム層等の金属層である。半田ボール１８および半田端子２９は、例えばＳｎ−Ａｇ−Ｃｕ半田である。封止部材１６および２６は例えばエポキシ樹脂等の絶縁体樹脂である。電子素子１４および２４は、例えばシリコン基板を有する半導体チップである。電子素子１４および２４には、例えばメモリ回路および／またはロジック回路等が形成されている。電子素子１４および２４がそれぞれ基板１０および２０上にフェースアップ実装されている例を説明するが、電子素子１４および２４はそれぞれ基板１０および２０上にフェースダウン実装（すなわちフリップチップ実装）されていてもよい。
【００２３】
基板１０および２０の厚さ例えば０．１ｍｍから１．０ｍｍである。封止部材１６および２６の厚さは例えば０．２ｍｍから１．０ｍｍである。半田端子２９の幅は例えば０．２ｍｍφから０．８ｍｍφである。半田端子２９の間隔は例えば０．３ｍｍから１．２ｍｍである。
【００２４】
次に、実施例１に係る電子デバイスの製造方法について説明する。図２（ａ）から図２（ｄ）は、実施例１における第１パッケージの製造方法を示す断面図である。なお、貫通電極１０ａ、内部配線１０ｂおよびパッド１２ａの図示を省略している。以下の図も同様である。図３は、図２（ａ）における基板の平面図である。図３は、切断された後の１つの電子デバイスに相当する平面図である。図4（ａ）および図４（ｂ）は、実施例１における第１パッケージの製造方法を示す平面図である。電子素子１４を破線で示している。
【００２５】
図２（ａ）に示すように、基板１０の下面にランド１１が設けられ、基板１０の上面にランド１２が設けられている。基板１０の上面に電子素子１４がフェースアップ搭載されている。電子素子１４と基板１０とはボンディングワイヤ１３を介し電気的に接続されている。基板１０の上面および下面に、ランド１１、１２およびパッド１２ａに開口を有するおよびソルダーレジストが設けられていてもよい。
【００２６】
図３に示すように、基板１０の中央部に電子素子１４が搭載されている。電子素子１４の側方にパッド１２ａが設けられている。パッド１２ａは図３における左右に設けられているが、図３における上下および左右に設けられていてもよい。電子素子１４およびパッド１２ａを囲むようにランド１２が設けられている。ランド１２は、電子素子１４を２重に囲むように設けられているが、電子素子１４を１重に囲むように設けてもよい。電子素子１４、ランド１１、１２およびパッド１２ａの個数および配置は任意に設計できる。第２パッケージ５２について同様である。
【００２７】
図２（ｂ）および図４（ａ）に示すように、電子素子１４およびボンディングワイヤ１３を覆うように基板１０上に封止部材１６を形成する。例えば基板１０上に複数の電子素子１４を一体の封止部材１６で封止する。封止部材１６は、金型を用いたモールド成形により形成する。
【００２８】
図２（ｃ）および図４（ｂ）に示すように、封止部材１６を貫通する貫通孔１５を形成する。例えば封止部材１６の上方からレーザ光４５を照射することにより、貫通孔１５を形成する。レーザ光４５には、例えばＣＯ２レーザ光またはＹＡＧレーザ光等を用いる。上方からレーザ光４５を照射すると、貫通孔１５は、上から下に狭くなる形状となる。貫通孔１５からランド１２の上面が露出する。なお、図２（ａ）において、ランド１２上をソルダーレジストが覆った状態とし、封止部材１６に貫通孔１５を形成するときに、貫通孔１５がソルダーレジストを貫通してもよい。貫通孔１５内を例えば水系洗浄液またはアルコール系洗浄液（例えばイソプロピルアルコール、エタノールまたはケトン等）等有機系洗浄液を用い洗浄する。これにより、レーザ光４５の照射により貫通孔１５内に生成された封止部材１６の残渣を除去する。
【００２９】
図２（ｄ）に示すように、ランド１１に半田を設けリフローすることで半田ボール１８を形成する。その後、洗浄処理を行なう。これにより、第１パッケージ基板５１が形成される。
【００３０】
図５（ａ）および図５（ｂ）は、実施例１における第２パッケージの製造方法を示す断面図である。図５（ａ）に示すように、基板２０上に電子素子２４およびボンディングワイヤ２３を覆うように封止部材２６を形成する。例えば基板２０上に複数の電子素子２４を一体の封止部材２６で封止する。例えば封止部材２６は、図２（ａ）における封止部材１６の形成と同じ金型を用いたモールド成形により形成する。封止部材２６の上面に捺印する。ランド２１に半田を設けリフローすることで半田ボール２８を形成する。
【００３１】
図５（ｂ）に示すように、封止部材２６および基板２０を切断することにより第２パッケージ５２を形成する。例えばダイシングブレードを用いたダイシングにより、封止部材２６および基板２０を切断する。第２パッケージ５２には少なくとも１つの電子素子２４が含まれるようにする。
【００３２】
図５（ｃ）から図６（ｂ）は、実施例１に係る電子デバイスの製造方法を示す断面図である。図７（ａ）および図７（ｂ）は、実施例１に係る電子デバイスの製造方法を示す平面図である。電子素子１４および貫通孔１５を破線で図示している。図５（ｃ）および図７（ａ）に示すように、第１パッケージ基板５１上に第２パッケージ５２を配置する。半田ボール２８は封止部材１６の上面における貫通孔１５より大きい。貫通孔１５の凹みに半田ボール２８の一部が嵌るため、微細な位置合わせをしなくてもよい。
【００３３】
図６（ａ）のように、リフローすることで、半田ボール２８が溶融する。溶融した半田は貫通孔１５内に充填されかつランド１２に接合する。これにより、第２パッケージ５２と第１パッケージ基板５１とを接合する半田端子２９が形成される。
【００３４】
図６（ｂ）および図７（ｂ）に示すように、封止部材１６および基板１０を切断線４８に沿って切断する。例えばダイシングブレードを用いたダイシングにより、封止部材１６および基板１０を切断する。第１パッケージ５０には少なくとも１つの電子素子１４が含まれるようにする。これにより、電子デバイス１００が完成する。
【００３５】
図８は、比較例１に係る電子デバイスの断面図である。電子デバイス１１０においては、封止部材１６は封止部材２６より小さい。第１パッケージ５０と第２パッケージ５２とは半田ボール２８により接合されている。半田ボール２８は封止部材１６の外側に設けられている。その他の構成は実施例１と同じであり説明を省略する。
【００３６】
比較例１では、電子素子１４の数および大きさ、半田ボール２８の個数および配置に基づき、封止部材１６の大きさを設定する。このため、製品ごとに封止部材１６大きさが異なり、封止部材１６用の金型等を作製することになる。よって、コストアップとなる。
【００３７】
また、封止部材１６が基板１０を部分的に覆っているため、基板１０、封止部材１６および電子素子１４の線熱膨張係数の差による応力が集中し易い。このため、半田ボール２８の接合不良となる可能性がある。
【００３８】
さらに、半田ボール２８は球状であるため、封止部材１６の厚さを確保しようとすると、半田ボール２８の間隔を広くすることになる。よって、電子デバイス１１０が大型化およびコストアップしてしまう。
【００３９】
特許文献１および２のように、第１パッケージ５０の封止部材１６内に突起電極を埋め込むことが考えられる。しかしながら、封止部材１６を貫通する突起電極を形成するには複雑な製造工程を行なうこととなりコストアップとなる。
【００４０】
特許文献３の図７のように、封止部材１６を貫通する突起電極を半田ボール２８で形成することも考えられる。しかしながら、半田ボール２８の間隔を小さくできず、電子デバイスが大型化およびコストアップしてしまう。
【００４１】
特許文献３の図７および特許文献４の図６のように、突起電極を覆うように、封止部材１６を形成し、第１パッケージ５０上に第２パッケージ５２を搭載する場合、突起電極が封止部材１６から突出することになる。このため、第１パッケージ５０と第２パッケージ５２との微細な位置合わせを行なうことになる。または、突出した突起電極は削り取ることになる。
【００４２】
特許文献５のように、封止部材２６、基板２０および封止部材１６に連通する貫通孔を設け、貫通孔内に連結部を形成することが考えられる。しかしながら、電子素子２４と重なる位置に連結部を設けることができない等連結部を柔軟に配置することができない。
【００４３】
実施例１によれば、図２（ｂ）および図４（ａ）のように、上面に電子素子１４（第１電子素子）が搭載された基板１０（第１基板）上に、電子素子１４を封止するように封止部材１６（第１封止部材）を形成する。図２（ｃ）および図４（ｂ）のように、封止部材１６を貫通する貫通孔１５（第１貫通孔）を形成する。図６（ａ）のように、貫通孔１５の上部が凹んだ状態で、貫通孔１５上に基板２０（第２基板）の下面に設けられた半田ボール２８が配置されるように、基板１０上に基板２０を配置する。図６（ｂ）のように、半田ボール２８の融点付近まで加熱することで、リフローする。これにより、半田ボール２８から基板１０と基板２０とを接合する半田端子２９を形成する。
【００４４】
これにより、特許文献１および２のように複雑な突起電極の形成工程が不要であり、コストダウンが可能となる。比較例１および特許文献３のように半田ボールを用いないため、半田端子２９の間隔を狭くし電子デバイスの小型化およびコストダウンが可能となる。特許文献３および４のように、突起電極が封止部材１６から突出した状態でパッケージ同士を積層しないため、微細な位置合わせを行なわなくてもよい。さらに、特許文献５と異なり、半田端子２９は電子素子１４とは独立に配置することができる。すわなち、半田端子２９の位置の自由度を高くすることができる。
【００４５】
また、半田端子２９は、封止部材１６を貫通し封止部材１６の上面から下面にかけて幅が漸次小さくなる。すなわち、封止部材１６の上面から下面にかけて平面形状が小さくなる。例えば、半田端子２９は先端が潰れた錐形状（例えば円錐形状）である。これにより、半田端子２９の間隔を狭くし電子デバイスの小型化およびコストダウンが可能となる。また、図２（ｃ）において、貫通孔１５内を洗浄するときに、貫通孔１５内を効率よく洗浄することができる。なお、半田端子２９の平面形状は、円形状、楕円形状、四角形状、多角形状または星型でもよい。
【００４６】
さらに、図２（ｃ）に示すように、レーザ光４５を封止部材１６に照射することで貫通孔１５を形成する。これにより、貫通孔１５の幅が封止部材１６の上面から下面にかけて漸次小さくなるように貫通孔１５を形成できる。または貫通孔１５の配置を任意に設定できる。貫通孔１５はレーザ光４５を照射する方法以外で形成してもよい。
【００４７】
さらに、図２（ｂ）および図４（ａ）のように、基板１０の上面に搭載された複数の電子素子１４を封止するように封止部材１６を形成する。図５（ｃ）および図７（ｂ）のように、各電子デバイスに複数の電子素子１４の少なくとも１つが含まれるように、基板１０を複数の電子デバイスに切断する。これにより、貫通孔１５を大きな基板１０の状態で行なうことができる。よって、製造工程を簡略化すことができる。
【００４８】
封止部材１６および封止部材２６は電子デバイスごとに形成してもよい。図２（ｂ）および図４（ａ）のように、基板１０の上面に搭載された複数の第１電子素子１４を一体に封止するように封止部材１６を形成する。図５（ａ）のように、基板２０の上面に搭載された複数の電子素子２４を一体として封止する封止部材２６を、基板２０の上面に形成する。図５（ｂ）および図７（ｂ）のように、各電子デバイスに複数の電子素子１４の少なくとも１つと複数の電子素子２４の少なくとも１つが含まれるように、基板１０および封止部材１６を複数の電子デバイスに切断する。これにより、基板１０と封止部材１６の側面は同一平面上に設けられ、基板２０と２封止部材２６の側面は同一平面上に設けられる。
【００４９】
これにより、封止部材１６および封止部材２６を同じ金型で形成することができる。よって、比較例１に比べコストダウンが可能となる。また、封止部材１６と基板１０との側面を略一致させることができる。これにより、比較例１に比べ熱応力の集中を抑制できる。
【００５０】
なお、図５（ｂ）のように、第２パッケージ５２を切断した後、図５（ｃ）のように第２パッケージ５２を第１パッケージ５０上に搭載しているが、第２パッケージ５２を切断せずに第１パッケージ５０上に搭載してもよい。この場合、図６（ｂ）および図７（ｂ）において、封止部材２６、基板２０、封止部材１６および基板１０を切断する。
【実施例２】
【００５１】
図９（ａ）および図９（ｂ）は、実施例２に係る電子デバイスの製造方法を示す断面図である。図９（ａ）に示すように、図２（ｃ）において封止部材１６に貫通孔１５を形成した後に貫通孔１５内に半田部材１７を導入する。半田部材１７は、例えば半田ボール２８と同じ半田材料である。半田部材１７は、貫通孔１５の上部の凹みが解消されない程度に貫通孔１５内に導入する。
【００５２】
図９（ｂ）に示すように、貫通孔１５の上部が凹んだ状態で、貫通孔１５上に基板２０の下面に設けられた半田ボール２８が配置されるように、基板１０上に基板２０を配置する。リフローすることで、図６（ｂ）のように、半田ボール２８と半田部材１７とから半田端子２９が形成される。その他の構成は実施例１と同じであり説明を省略する。
【００５３】
実施例２によれば、図９（ａ）のように、貫通孔１５内に半田部材１７（第１半田部材）を導入する。図９（ｂ）および図６（ｂ）のように、半田ボール２８と半田部材１７とから半田端子２９を形成する。これにより、半田ボール２８の体積が小さい場合でも、半田端子２９を形成することができる。
【実施例３】
【００５４】
図１０（ａ）から図１０（ｃ）は、実施例３に係る電子デバイスの製造方法を示す断面図である。図１０（ａ）に示すように、図２（ｂ）の後に封止部材１６に上部貫通孔１５ａを形成する。図１０（ｂ）に示すように、上部貫通孔１５ａに重なるように下部貫通孔１５ｂを形成する。上部貫通孔１５ａは下部貫通孔１５ｂより幅が広い。上部貫通孔１５ａと下部貫通孔１５ｂとで貫通孔１５が形成される。図１０（ｃ）に示すように、半田端子２９は上部貫通孔１５ａと下部貫通孔１５ｂに埋め込まれる。その他の構成は実施例１と同じであり説明を省略する。
【００５５】
実施例３によれば、上部貫通孔１５ａに半田ボール２８が嵌ることで、基板１０と基板２０との位置合わせが容易となる。図１０（ｃ）のように、半田端子２９は、上から下にかけて幅が小さくなっていれば、漸次小さくならなくてもよい。例えば、上部貫通孔１５ａのように幅がほぼ一定でもよい。また、上部貫通孔１５ａと下部貫通孔１５ｂとの境界のように、幅が段階的に小さくなってもよい。
【００５６】
図１１（ａ）は、実施例３の変形例１における半田端子近傍の断面図、図１１（ｂ）から図１１（ｄ）は、実施例３における貫通孔の平面図である。図１１（ａ）に示すように、下部貫通孔１５ｂは上方に行くにしたがい急激に幅が広くなる構造（ラッパ様構造）でもよい。これにより、図２（ｃ）において、貫通孔１５内を洗浄するときに、貫通孔１５内を効率よく洗浄することができる。
【００５７】
図１１（ｂ）に示すように、下部貫通孔１５ｂの平面形状は円形でもよい。図１１（ｃ）に示すように、下部貫通孔１５ｂの平面形状は四角形状でもよい。図１１（ｄ）に示すように、下部貫通孔１５ｂの平面形状は星型形状でもよい。下部貫通孔１５ｂの平面形状は楕円形状または多角形形状でもよい。
【実施例４】
【００５８】
図１２（ａ）から図１２（ｃ）は、実施例４に係る電子デバイスの製造方法を示す断面図である。図１２（ａ）に示すように、第２パッケージ５２の基板２０の上面にランド２２が設けられている。封止部材２６にランド２２の上面が露出する貫通孔２５が形成されている。貫通孔２５は例えば貫通孔１５と同様にレーザ光を用い形成する。図１２（ｂ）に示すように、貫通孔２５内に半田部材４２を導入する。図１２（ｃ）に示すように、半田部材４２に接触し、基板２０および封止部材２６を覆う導電層４４を形成する。導電層４４は例えば銅層または金層等の金属層である。ランド２２から導電層４４にグランド等の基準電位を供給することで、導電層４４はシールド層として機能する。導電層４４の上面に封印を形成する。その他の構成は実施例１と同じであり説明を省略する。
【００５９】
実施例４によれば、図１２（ａ）のように、封止部材２６を貫通する貫通孔２５（第２貫通孔）を形成する。図１２（ｂ）に示すように、貫通孔２５内に半田部材４２（第２半田部材）を導入する。図１２（ｃ）に示すように、半田部材４２に接触し、封止部材２６を覆う導電層４４を形成する。これにより、ランド２２に電気的に接続し封止部材２６を覆う導電層４４を簡単に形成することができる。
【実施例５】
【００６０】
図１３（ａ）は、実施例５に係る電子デバイスの断面図、図１３（ｂ）および図１３（ｃ）は、それぞれ第２パッケージおよび第１パッケージの平面図である。図１３（ａ）は、図１３（ｂ）および図１３（ｃ）のＡ−Ａ断面図である。図１３（ｂ）では、電子素子を、図１３（ｃ）では電子素子および半田端子を図示している。
【００６１】
図１３（ａ）から図１３（ｃ）に示すように、基板１０の上面には、複数の電子素子１４ａから１４ｄが搭載されている。電子素子１４ａおよび２４は例えばロジック回路および／またはメモリ回路を含む半導体チップである。電子素子１４ｂは例えばチップコンデンサ、チップインダクタおよび／またはチップ抵抗等のチップ部品である。電子素子１４ｃは例えば水晶発振器である。電子素子１４ｄは例えばＱＦＮ（Quad Flat Non-leaded Package）等のパッケージに実装された半導体部品である。半田端子２９は平面内の任意の位置に配置されている。半田端子２９は、例えば電子素子１４ａの間、電子素子１４ａと１４ｂとの間に、電子素子１４ａと１４ｄとの間に形成されている。その他の構成は実施例１と同じであり説明を省略する。
【００６２】
実施例５によれば、基板１０の上面に複数の電子素子１４ａから１４ｄを搭載することができる。半田端子２９の少なくとも１つは複数の電子素子１４ａから１４ｄの間に設ける。半田端子２９の少なくとも１つは平面視において電子素子２４に重なるように配置する。このように、半田端子２９の位置を任意に設計できる。実施例２から４においても実施例５のように複数の電子素子１４ａから１４ｄを設けることもできる。
【実施例６】
【００６３】
図１４（ａ）は、実施例６に係る電子デバイスの断面図、図１４（ｂ）から図１４（ｄ）は、それぞれ第３パッケージ、第２パッケージおよび第１パッケージの平面図である。図１４（ａ）は、図１４（ｂ）および図１４（ｃ）のＡ−Ａ断面および図１４（ｄ）のＢ−Ｂ断面に相当する。図１４（ｂ）では、電子素子および半田部材を、図１４（ｃ）および図１４（ｄ）では電子素子および半田端子を図示している。
【００６４】
図１４（ａ）から図１４（ｃ）に示すように、第２パッケージ５２上に第３パッケージ５４が搭載されている。第２パッケージ５２には封止部材２６を貫通し第２パッケージ５２と第３パッケージ５４とを接合する半田端子３９が設けられている。第３パッケージ５４は、基板３０、封止部材３６、電子素子３４および導電層４４を備えている。基板３０上に半導体チップ等の２つの電子素子３４が搭載されている。基板３０、ランド３１、３２、電子素子３４、封止部材３６、半田端子３９、半田部材４２および導電層４４の形成方法は、実施例１および４の基板２０、ランド２１、２２、電子素子２４、封止部材２６、半田端子２９、半田部材４２および導電層４４と同じであり説明を省略する。実施例６のように、３以上のパッケージが積層されていてもよい。
【００６５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６６】
１０、２０、３０  基板
１４、２４、３４  電子素子
１６、２６、３６  封止部材
１７、４２  半田部材
１８、２８  半田ボール
４４  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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