(57)【要約】【課題】導電膜の抵抗値変動を抑制する半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、配線層と、絶縁膜と、金属膜と、層間絶縁膜とを備える。半導体基板は、第１面を有する。配線層は、第１面の上に配置される。配線層は、第１部分と、第１部分から離間して配置される第２部分とを有する。絶縁膜は、第１部分の上に配置される。金属膜は、絶縁膜上に配置される。層間絶縁膜は、絶縁膜及び金属膜を覆い、かつ第１部分と第２部分との間に位置する。第１部分と第２部分との間に位置する層間絶縁膜中には、エアギャップが設けられる。エアギャップは、第１面に交差する方向に延在する。【選択図】図３
2018137344.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
第１部分と、前記第１部分と離間して配置される第２部分とを有し、かつ前記第１面の上に配置される配線層と、
前記第１部分の上に配置される絶縁膜と、
前記絶縁膜の上に配置され、導電性材料により構成される導電膜と、
前記絶縁膜及び前記導電膜を覆い、かつ前記第１部分と前記第２部分との間に位置する層間絶縁膜とを備え、
前記第１部分と前記第２部分との間に配置される前記層間絶縁膜中には、前記第１面に交差する方向に延在するエアギャップが設けられる、半導体装置。
【請求項２】
前記エアギャップは、前記導電膜と対向する位置まで達するように延在する、請求項１に記載の半導体装置。
【請求項３】
前記第２部分はダミーパターンである、請求項１に記載の半導体装置。
【請求項４】
前記配線層は、前記第１部分と離間して配置される第３部分をさらに有し、
前記層間絶縁膜は、前記第１部分と前記第３部分との間に位置し、
前記第１部分と前記第３部分との間には、エアギャップが設けられず、
前記第１部分と前記第２部分との間隔は、前記第１部分と前記第３部分との間隔よりも狭い、請求項１に記載の半導体装置。
【請求項５】
前記導電性材料は金属材料である、請求項１に記載の半導体装置。
【請求項６】
前記金属材料は窒化チタンである、請求項５に記載の半導体装置。
【請求項７】
抵抗素子を有するオンチップオシレータをさらに備え、
前記抵抗素子は、前記導電膜により構成される、請求項１に記載の半導体装置。
【請求項８】
半導体基板の第１面の上に、第１部分と、前記第１部分から離間して配置される第２部分とを有する配線層を形成する工程と、
前記第１部分の上に絶縁膜を形成する工程と、
前記絶縁膜の上に導電性材料により構成される導電膜を形成する工程と、
前記絶縁膜及び前記導電膜を覆い、かつ前記第１部分と前記第２部分との間に位置する層間絶縁膜を形成する工程とを備え、
前記層間絶縁膜を形成する工程は、前記第１部分と前記第２部分との間に位置する前記層間絶縁膜中に、前記第１面に交差する方向に延在するエアギャップを形成する工程を有する、半導体装置の製造方法。
【請求項９】
前記導電性材料は金属材料である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記金属材料は窒化チタンである、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、抵抗素子を内蔵する半導体装置が知られている。従来の抵抗素子を内蔵する半導体装置は、半導体基板と、配線層と、絶縁膜と、抵抗素子を構成する導電膜と、層間絶縁膜とを有している。
【０００３】
半導体基板は、第１面を有している。配線層は、半導体基板の第１面上に配置されている。絶縁膜は、配線層上に配置されている。導電膜は、絶縁膜上に配置されている。導電膜には、不純物がドープされた多結晶のシリコン（Ｓｉ）等の半導体膜又はタングステン（Ｗ）等の金属膜が用いられる。層間絶縁膜は、絶縁膜及び導電膜を覆うように配置されている。
【０００４】
なお、層間絶縁膜中にエアギャップが設けられた半導体装置として、特許文献１に記載の半導体装置が知られている。特許文献１に記載の半導体装置においては、ダイシング又はパッケージングの際にクラックがシールリングに到達することを抑制するため、エアギャップが、シールリングと平行な方向に沿って配列されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２３７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置をパッケージングする際、半導体装置には、封止樹脂の収縮に伴う応力やパッケージングする際の温度変化に起因した応力が加わる場合がある。半導体素子に内蔵される抵抗素子は、このような応力により抵抗値が変動する。例えば、半導体装置に内蔵される抵抗素子がオンチップオシレータ（On  Chip  Oscillator）に用いられている場合、パッケージング時に加わる応力による抵抗値の変動は、オンチップオシレータの発振周波数の変動につながる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態に係る半導体装置は、半導体基板と、配線層と、絶縁膜と、導電膜と、層間絶縁膜とを備える。半導体基板は、第１面を有する。配線層は、第１面の上に、配置される。配線層は、第１部分と、第１部分から離間して配置される第２部分とを有する。導電膜は、第１部分の上に配置される。導電膜は、絶縁膜の上に配置される。層間絶縁膜は、絶縁膜及び導電膜を覆い、かつ第１部分と第２部分との間に位置する。第１部分と第２部分との間に位置する層間絶縁膜中には、エアギャップが設けられる。エアギャップは、第１面に交差する方向に延在する。
【発明の効果】
【０００９】
一実施形態に係る半導体装置によると、導電膜の抵抗値変動を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置の概略平面図である。
【図２】第１実施形態に係る半導体装置のオンチップオシレータ部ＯＣＯにおける断面図である。
【図３】図２の領域ＩＩＩ−ＩＩＩにおける拡大断面図である。
【図４】第１実施形態に係る半導体装置の上面図である。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図６】第１実施形態に係る半導体装置のフロントエンド工程Ｓ１後における断面図である。
【図７】第１実施形態に係る半導体装置の第１層間絶縁膜形成工程Ｓ２１後における断面図である。
【図８】第１実施形態に係る半導体装置のコンタクトプラグ形成工程Ｓ２２後における断面図である。
【図９】第１実施形態に係る半導体装置の配線層形成工程Ｓ２３後における断面図である。
【図１０】第１実施形態に係る半導体装置の第２層間絶縁膜形成工程Ｓ２４後における断面図である。
【図１１】第１実施形態に係る半導体装置のビアプラグ形成工程Ｓ２５後における断面図である。
【図１２】第１実施形態に係る半導体装置の絶縁膜形成工程Ｓ２６後における断面図である。
【図１３】第１実施形態に係る半導体装置の導電膜形成工程Ｓ２７後における断面図である。
【図１４】第１実施形態に係る半導体装置の導電膜形成工程Ｓ２７の直後に行われた第２層間絶縁膜形成工程Ｓ２４後における断面図である。
【図１５】第１実施形態に係る半導体装置の効果を説明するための模式図である。
【図１６】第２実施形態に係る半導体装置のオンチップオシレータ部ＯＣＯにおける拡大断面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】第２実施形態に係る半導体装置の効果を説明するための模式図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態について、図を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
【００１２】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について説明する。
【００１３】
図１に示すように、第１実施形態に係る半導体装置は、例えばメモリ部ＭＥＭと、ロジック部ＬＯＧと、電源部ＰＯＷと、オンチップオシレータ部ＯＣＯとを有している。メモリ部ＭＥＭは、例えばＳＲＡＭ（Static  Random  Access）回路、ＤＲＡＭ（Dynamic  Random  Access Memory）回路、フラッシュメモリ回路等により構成されている。ロジック部ＬＯＧは、例えばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）ロジック回路等により構成されている。
【００１４】
電源部ＰＯＷは、例えばレギュレータ回路等により構成されている。オンチップオシレータ部ＯＣＯは、抵抗素子Ｒを含む発振回路により構成されている。オンチップオシレータ部ＯＣＯは、クロック信号を生成する。このクロック信号は、メモリ部ＭＥＭ、ロジック部ＬＯＧ等に供給される。メモリ部ＭＥＭ、ロジック部ＬＯＧ等は、このクロック信号に同期して動作する。
【００１５】
図２に示すように、第１実施形態に係る半導体装置は、オンチップオシレータ部ＯＣＯにおいて、半導体基板ＳＵＢと、配線部ＷＰとを有している。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対側の面である。第１面ＦＳは、トランジスタＴＲが形成される側の面である。
【００１６】
トランジスタＴＲは、半導体基板ＳＵＢの第１面ＦＳに接して配置されるソース領域及びドレイン領域と、ソース領域及びドレイン領域とにより挟み込まれている半導体基板ＳＵＢの第１面ＦＳ上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極により構成されている。
【００１７】
配線部ＷＰは、半導体基板ＳＵＢの第１面ＦＳ上に配置されている。配線部ＷＰは、配線層ＷＬと、コンタクトプラグＣＰと、ビアプラグＶＰと、層間絶縁膜ＩＬＤと、絶縁膜ＤＬと、導電膜ＣＬと、パッシベーション膜ＰＶとを有している。
【００１８】
配線層ＷＬの数は、複数であってもよい。配線層ＷＬに用いられる材料は、例えばアルミニウム（Ａｌ）、Ａｌ合金等である。各々の配線層ＷＬの間、最も半導体基板ＳＵＢの第１面ＦＳに近い側に位置する配線層ＷＬと半導体基板ＳＵＢと第１面ＦＳとの間及び最も半導体基板ＳＵＢの第１面ＦＳから遠い側に位置している配線層ＷＬ上には、層間絶縁膜ＩＬＤが配置されている。層間絶縁膜ＩＬＤには、例えば、二酸化珪素（ＳｉＯ２）が用いられる。層間絶縁膜ＩＬＤは、膜質が異なる複数の層により構成されていてもよい。
【００１９】
最も半導体基板ＳＵＢの第１面ＦＳに近い側に位置している配線層ＷＬと、トランジスタＴＲのソース領域、ドレイン領域及びゲート電極とは、層間絶縁膜ＩＬＤ中に配置されているコンタクトプラグＣＰにより、電気的に接続されている。コンタクトプラグＣＰには、例えばＷが用いられる。各々の配線層ＷＬは、層間絶縁膜ＩＬＤ中に配置されているビアプラグＶＰにより電気的に接続されている。ビアプラグＶＰには、例えばＷが用いられる。
【００２０】
パッシベーション膜ＰＶは、最も半導体基板ＳＵＢの第１面ＦＳから遠い側に位置している層間絶縁膜ＩＬＤ上に配置されている。パッシベーション膜ＰＶは、複数の層により構成されていてもよい。パッシベーション膜ＰＶには、例えば窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等が用いられる。
【００２１】
図３に示すように、絶縁膜ＤＬ及び導電膜ＣＬは、配線層ＷＬの間に配置されている。以下において、絶縁膜ＤＬ及び導電膜ＣＬよりも半導体基板ＳＵＢの第１面ＦＳに近い側位置に配置されている配線層ＷＬを下層配線層ＬＷＬといい、絶縁膜ＤＬ及び導電膜ＣＬよりも半導体基板ＳＵＢの第１面ＦＳから遠い側に位置している配線層ＷＬを上層配線層ＵＷＬという。下層配線層ＬＷＬは、最も半導体基板ＳＵＢの第１面ＦＳから遠い側に位置する配線層ＷＬでなければよい。
【００２２】
下層配線層ＬＷＬは、第１部分ＷＬ１と、第２部分ＷＬ２と、第３部分ＷＬ３とを有している。第１部分ＷＬ１は、第２部分ＷＬ２及び第３部分ＷＬ３から離間して配置されている。第１部分ＷＬ１は、第２部分ＷＬ２及び第３部分ＷＬ３の間に配置されている。
【００２３】
第１部分ＷＬ１と第２部分ＷＬ２とは、間隔Ｌ１だけ離れている。第１部分ＷＬ１と第３部分ＷＬ３とは、間隔Ｌ２だけ離れている。間隔Ｌ１及び間隔Ｌ２は、導電膜ＣＬが形成されない領域における配線間隔よりも狭くなっている。第２部分ＷＬ２及び第３部分ＷＬ３は、ダミーパターンであってもよい。ダミーパターンとは、電気信号を伝達しない配線層ＷＬの部分である。
【００２４】
絶縁膜ＤＬは、下層配線層ＬＷＬ上に配置されている。より詳細には、絶縁膜ＤＬは、第１部分ＷＬ１、第２部分ＷＬ２及び第３部分ＷＬ３上に配置されている。絶縁膜ＤＬには、例えば、ＳｉＯ２が用いられている。絶縁膜ＤＬ上には、導電膜ＣＬが配置されている。導電膜ＣＬは、ビアプラグＶＰにより上層配線層ＵＷＬに電気的に接続されている。導電膜ＣＬは、オンチップオシレータの抵抗素子Ｒを構成している。
【００２５】
導電膜ＣＬは、導電性材料により形成されている。この導電性材料は、金属材料であってもよい。金属材料には、金属元素からなる純物質、合金のみならず、金属元素を構成成分として含有する導電性の化合物が含まれる。導電膜ＣＬを構成する金属材料としては、例えばＷ、ＴｉＮ等が用いられる。この導電性材料は、半導体材料等の非金属材料であってもよい。導電膜ＣＬを構成する非金属材料としては、例えば不純物がドープされた多結晶のＳｉが用いられる。
【００２６】
下層配線層ＬＷＬと上層配線層ＵＷＬとの間に配置されている層間絶縁膜ＩＬＤは、絶縁膜ＤＬ及び導電膜ＣＬを覆っている。この層間絶縁膜ＩＬＤは、第１部分ＷＬ１と第２部分ＷＬ２との間及び第１部分ＷＬ１と第３部分ＷＬ３との間にも充填されている。
【００２７】
層間絶縁膜ＩＬＤ中には、エアギャップＡＧが設けられている。エアギャップＡＧは、層間絶縁膜中に形成された密閉された空間である。エアギャップＡＧは、第１部分ＷＬ１と第２部分ＷＬ２との間に位置する層間絶縁膜ＩＬＤ中に設けられている。エアギャップＡＧは、第１部分ＷＬ１と第２部分ＷＬ２との間に位置する層間絶縁膜ＩＬＤの間に設けられていてもよい。
【００２８】
エアギャップＡＧは、半導体基板ＳＵＢの第１面ＦＳに交差する方向に延在している。好ましくは、エアギャップＡＧは、半導体基板ＳＵＢの第１面ＦＳと直交する方向に延在している。好ましくは、エアギャップＡＧは、導電膜ＣＬと対向する位置に達するように延在している。殊に好ましくは、エアギャップＡＧは、導電膜ＣＬと対向する位置を超えて延在している。ここで、導電膜ＣＬと対向するとは、導電膜ＣＬと高さ方向（半導体基板ＳＵＢの第１面ＦＳに直交する方向）における位置が同じとなることをいう。
【００２９】
図４に示すように（図４中においては、下層配線層ＬＷＬの平面形状を明らかにするために、下層配線層ＬＷＬよりも上層側に位置する構造の図示は省略されており、導電膜ＣＬの位置は点線により示されている）、エアギャップＡＧは、平面視において（半導体基板ＳＵＢの第１面ＦＳに直交する方向からみて）、導電膜ＣＬの四方に配置されていてもよい。このことを別の観点からいえば、エアギャップＡＧは、平面視において、導電膜ＣＬを取り囲むように配置されていてもよい。
【００３０】
以下に、第１実施形態に係る半導体装置の製造方法について説明する。
図５に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【００３１】
バックエンド工程Ｓ２は、第１層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３と、第２層間絶縁膜形成工程Ｓ２４と、ビアプラグ形成工程Ｓ２５と、絶縁膜形成工程Ｓ２６と導電膜形成工程Ｓ２７と、パッシベーション膜形成工程Ｓ２８とを有している。
【００３２】
図６に示すように、フロントエンド工程Ｓ１においては、半導体基板ＳＵＢの第１面ＦＳ側にトランジスタＴＲが形成される。フロントエンド工程Ｓ１は、従来公知の方法により行われる。
【００３３】
すなわち、トランジスタＴＲを構成するソース領域及びドレイン領域は、例えばイオン注入により行われる。また、トランジスタＴＲを構成するゲート絶縁膜は、例えば半導体基板ＳＵＢの第１面ＦＳを熱酸化することにより行われる。トランジスタＴＲを構成するゲート電極は、例えば不純物がドープされた多結晶のＳｉをゲート絶縁膜上に成膜するとともに、成膜された多結晶のＳｉをフォトリソグラフィによりパターンニングすることにより行われる。
【００３４】
図７に示すように、第１層間絶縁膜形成工程Ｓ２１においては、半導体基板ＳＵＢの第１面ＦＳ上に、層間絶縁膜ＩＬＤが形成される。この層間絶縁膜ＩＬＤの形成は、半導体基板ＳＵＢの第１面ＦＳ上にＣＶＤ（Chemical  Vapor  Deposition）により層間絶縁膜ＩＬＤを構成する材料を成膜するとともに、成膜された層間絶縁膜ＩＬＤを構成する材料をＣＭＰ（Chemical  Mechanical Polishing）等により平坦化することにより行われる。
【００３５】
図８に示すように、コンタクトプラグ形成工程Ｓ２２においては、最も半導体基板ＳＵＢの第１面ＦＳに近い側に位置する層間絶縁膜ＩＬＤ中に、コンタクトプラグＣＰが形成される。
【００３６】
コンタクトプラグＣＰの形成においては、第１に、ソース領域、ドレイン領域及びゲート電極上に位置する層間絶縁膜ＩＬＤに、コンタクトホールの開口が行われる。コンタクトホールの開口は、例えばＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより行われる。
【００３７】
コンタクトプラグＣＰの形成においては、第２に、コンタクトプラグＣＰを構成する材料のコンタクトホールへの充填が行われる。コンタクトプラグＣＰを構成する材料は、ＣＶＤ等により行われる。
【００３８】
配線層形成工程Ｓ２３においては、図９に示すように、層間絶縁膜ＩＬＤ上に配線層ＷＬが形成される。配線層ＷＬの形成は、層間絶縁膜ＩＬＤ上に配線層ＷＬを構成する材料をスパッタリング等により成膜するとともに、成膜された配線層ＷＬを構成する材料をフォトリソグラフィによりパターンニングすることにより行われる。
【００３９】
第２層間絶縁膜形成工程Ｓ２４においては、図１０に示すように、配線層ＷＬ上に、層間絶縁膜ＩＬＤが形成される。層間絶縁膜ＩＬＤの形成は、第１層間絶縁膜形成工程Ｓ２１と同様に行われる。ビアプラグ形成工程Ｓ２５においては、図１１に示すように、層間絶縁膜ＩＬＤ中に、ビアプラグＶＰの形成が行われる。ビアプラグＶＰの形成は、コンタクトプラグ形成工程Ｓ２２におけるコンタクトプラグＣＰの形成と同様に行われる。
【００４０】
配線層形成工程Ｓ２３、第２層間絶縁膜形成工程Ｓ２４及びビアプラグ形成工程Ｓ２５を繰り返すことにより、複数の配線層ＷＬ、各々の配線層ＷＬの間に配置される層間絶縁膜ＩＬＤ及び各々の配線層ＷＬを電気的に接続するビアプラグＶＰが形成される。なお、配線層形成工程Ｓ２３の後であって第２層間絶縁膜形成工程Ｓ２４を行う前には、後述する絶縁膜形成工程Ｓ２６及び導電膜形成工程Ｓ２７が少なくとも１回行われる。
【００４１】
パッシベーション膜形成工程Ｓ２８においては、最も半導体基板ＳＵＢの第１面ＦＳから遠い側に位置している層間絶縁膜ＩＬＤ上に、パッシベーション膜ＰＶが形成される。これにより、図２に示される第１実施形態に係る半導体装置の構造が形成される。パッシベーション膜ＰＶの形成は、パッシベーション膜ＰＶを構成する材料をＣＶＤ等により成膜することにより行われる。
【００４２】
以下に、絶縁膜形成工程Ｓ２６及び導電膜形成工程Ｓ２７の詳細について説明する。
図１２に示すように、絶縁膜形成工程Ｓ２６においては、配線層ＷＬ上に、絶縁膜ＤＬの形成が行われる。絶縁膜ＤＬの形成は、配線層ＷＬ上に、絶縁膜ＤＬを構成する材料をＣＶＤ等により成膜することにより行われる。
【００４３】
図１３に示すように、導電膜形成工程Ｓ２７においては、絶縁膜ＤＬ上に、導電膜ＣＬの形成が行われる。導電膜ＣＬの形成は、絶縁膜ＤＬ上に、導電膜ＣＬを構成する材料をスパッタリング等により成膜するとともに、成膜された導電膜ＣＬを構成する材料をフォトリソグラフィによりパターンニングすることにより行われる。
【００４４】
導電膜形成工程Ｓ２７の後には、第２層間絶縁膜形成工程Ｓ２４が行われる。上記のとおり、第１部分ＷＬ１と第２部分ＷＬ２との間隔である間隔Ｌ１及び第１部分ＷＬ１と第３部分ＷＬ３との間隔である間隔Ｌ２は、導電膜ＣＬが形成されない領域における配線間隔よりも狭くなっている。
【００４５】
そのため、図１４に示すように、導電膜形成工程Ｓ２７の直後に行われる第２層間絶縁膜形成工程Ｓ２４においては、第１部分ＷＬ１と第２部分ＷＬ２との間及び第１部分ＷＬ１と第３部分ＷＬ３との間が、層間絶縁膜ＩＬＤを構成する材料で埋まり切らない。その結果、導電膜形成工程Ｓ２７の後に行われる第２層間絶縁膜形成工程Ｓ２４においては、第１部分ＷＬ１と第２部分ＷＬ２の間に位置する層間絶縁膜ＩＬＤ中及び第１部分ＷＬ１と第３部分ＷＬ３との間に位置する層間絶縁膜ＩＬＤ中において、エアギャップＡＧが形成される。すなわち、導電膜形成工程Ｓ２７の後に行われる第２層間絶縁膜形成工程Ｓ２４は、エアギャップＡＧを形成するエアギャップ形成工程Ｓ２４ａを含んでいる。
【００４６】
以下に、第１実施形態に係る半導体装置の効果について説明する。
第１実施形態に係る半導体装置は、封止樹脂でモールドされることにより、パッケージングされる。このパッケージング時における温度変化をΔＴとし、導電膜ＣＬの熱膨張係数をαとする。パッケージング時の温度変化により、導電膜ＣＬは、α×ΔＴだけ延びようとする。
【００４７】
第１の実施形態に係る半導体装置にエアギャップＡＧが設けられていない場合、導電膜ＣＬの変形は、導電膜ＣＬを覆う層間絶縁膜ＩＬＤにより拘束される。そのため、パッケージング時の温度変化により、導電膜ＣＬには、−α×Ｅ×ΔＴ（なお、Ｅは、導電膜ＣＬのヤング率）の応力が印加される。
【００４８】
封止樹脂は、硬化時に収縮する。封止樹脂の硬化時の収縮に伴う応力は、エアギャップＡＧが設けられていない場合、層間絶縁膜ＩＬＤを介して、導電膜ＣＬに伝達される。そのため、第１実施形態に係る半導体装置においてエアギャップＡＧが設けられていない場合には、パッケージング後に導電膜ＣＬの抵抗値が変動してしまうおそれがある。
【００４９】
第１実施形態に係る半導体装置において、エアギャップＡＧが設けられている場合、パッケージング時に生じる応力（図１５中において矢印で示されている）が印加されたとしても、図１５に示すように、当該応力によりエアギャップＡＧが変形するため（変形後のエアギャップＡＧの形状は、図１５中において点線で示されている）、当該応力が導電膜ＣＬに伝達されにくい。その結果、第１実施形態に係る半導体装置においては、導電膜ＣＬの抵抗値がパッケージング後に変動しにくい。
【００５０】
このように、第１実施形態に係る半導体装置においては、パッケージング後に導電膜ＣＬに生じる抵抗値変動を抑制することができる。
【００５１】
第１実施形態に係る半導体装置に内蔵されているオンチップオシレータの抵抗素子Ｒが導電膜ＣＬにより構成されている場合、パッケージング後に導電膜ＣＬに生じる抵抗値変動が抑制される結果、パッケージング後における第１実施形態に係る半導体装置に内蔵されているオンチップオシレータの発振周波数の変動を、抑制することができる。
【００５２】
エアギャップＡＧが導電膜ＣＬと対向する位置に達するように延在している場合（又はエアギャップＡＧが導電膜ＣＬと対向する位置を超えて延在している場合）、パッケージング時の温度変化に伴う導電膜ＣＬの変形が、周囲からさらに拘束されにくくなる。そのため、この場合には、パッケージング後の導電膜ＣＬの抵抗値変動をさらに抑制することができる。
【００５３】
金属材料は、非金属材料と比較して、温度変化に伴う抵抗値変化が小さい。そのため、第１実施形態に係る半導体装置において導電膜ＣＬが金属材料により構成されている場合には、半導体装置の使用環境温度の変化に伴う導電膜ＣＬの抵抗値変動を抑制することができる。
【００５４】
窒化チタンは、温度変化に伴う抵抗値変動が特に小さい。そのため、第１実施形態に係る半導体装置において、導電膜ＣＬが窒化チタンにより構成されている場合、半導体装置の使用環境温度の変化に伴う導電膜ＣＬの抵抗値変動を抑制することができる。
【００５５】
パッケージング時には、様々な方向から導電膜ＣＬに応力が印加されうる。第１実施形態に係る半導体装置において、エアギャップＡＧが、平面視において導電膜ＣＬの四方に配置されている（導電膜ＣＬを取り囲むように配置されている）場合、パッケージング時に生じる応力を、様々な方向から緩和することができる。そのため、この場合には、パッケージング後における導電膜ＣＬの抵抗値変動をさらに抑制することができる。
【００５６】
第１実施形態に係る半導体装置において、第２部分ＷＬ２及び第３部分ＷＬ３がダミーパターンである場合、電気信号を伝達するための配線層ＷＬのレイアウトによらず、所望の箇所にエアギャップＡＧを形成することが可能となる。すなわち、この場合には、配線層ＷＬのレイアウトの自由度を維持しつつ、導電膜ＣＬのパッケージング後における抵抗値変動を抑制することができる。また、この場合には、応力の緩和が必要な部分にのみエアギャップＡＧを形成することができるため、エアギャップＡＧの形成に伴うリーク電流の増加を最小限にすることができる。
【００５７】
（第２実施形態）
図１６及び図１７に示すように、第２実施形態に係る半導体装置は、第１部分ＷＬ１、第２部分ＷＬ２及び第３部分ＷＬ３を含む下層配線層ＬＷＬと、第１部分ＷＬ１上に配置されている絶縁膜ＤＬと、絶縁膜ＤＬ上に配置されている導電膜ＣＬと、絶縁膜ＤＬ及び導電膜ＣＬを覆う層間絶縁膜ＩＬＤとを有している。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
【００５８】
他方、第２実施形態に係る半導体装置においては、エアギャップＡＧは、第１部分ＷＬ１と第２部分ＷＬ２との間に位置する層間絶縁膜ＩＬＤ中に設けられているが、第１部分ＷＬ１と第３部分ＷＬ３との間に位置する層間絶縁膜ＩＬＤ中には設けられていない。すなわち、第２実施形態に係る半導体装置においては、エアギャップＡＧは、平面視において、導電膜ＣＬの四方全てに配置されていない。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００５９】
第２実施形態に係る半導体装置においては、第１部分ＷＬ１と第２部分ＷＬ２との間の間隔である間隔Ｌ１は、第１部分ＷＬ１と第３部分ＷＬ３との間隔である間隔Ｌ２よりも小さくなっている。間隔Ｌ１が間隔Ｌ２よりも小さくなっている場合には、第３部分ＷＬ３が設けられない場合を含んでいる。間隔Ｌ１は、導電膜ＣＬが形成されない領域における配線間隔よりも狭くなっている一方、間隔Ｌ２は、導電膜ＣＬが形成されない領域における配線間隔以上となっている。
【００６０】
そのため、層間絶縁膜ＩＬＤは第１部分ＷＬ１と第２部分ＷＬ２との間を埋め切ることはできるが、第１部分ＷＬ１と第２部分ＷＬ２との間を埋め切ることができない。その結果として、エアギャップＡＧは、第１部分ＷＬ１と第２部分ＷＬ２との間に位置する層間絶縁膜ＩＬＤ中に設けられる一方、第１部分ＷＬ１と第３部分ＷＬ３との間に位置する層間絶縁膜ＩＬＤ中には設けられない。
【００６１】
エアギャップＡＧが設けられる位置及びエアギャップＡＧが設けられない位置は、平面視における導電膜ＣＬが設けられる第２実施形態に係る半導体装置上の位置に応じて決定されてもよい。例えば、導電膜ＣＬが平面視における第２実施形態に係る半導体装置の右上角付近に設けられる場合、図１８に示すように、エアギャップＡＧは、平面視において導電膜ＣＬの上方及び右方のみに配置してもよい。
【００６２】
第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置と同様である。但し、第２実施形態に係る半導体装置の製造方法では、絶縁膜形成工程Ｓ２６の直前に行われる配線層形成工程Ｓ２３において、配線層ＷＬは、間隔Ｌ１が間隔Ｌ２よりも小さくなるように形成される。
【００６３】
パッケージング時に応力は、第２実施形態に係る半導体装置上の平面視における位置によって異なる。例えば、第２実施形態に係る半導体装置の平面視における右上角近傍においては、図１８に示すように（図１８中において、応力の方向は矢印で示されている）、左方及び下方からの応力は、第２実施形態に係る半導体装置に作用しにくい。そのため、この例においては、平面視における導電膜ＣＬの左方及び下方にエアギャップＡＧを設けずとも、パッケージング時の温度変化に伴う応力に起因した導電膜ＣＬの抵抗値変動は生じにくい。
【００６４】
このように、第２実施形態に係る半導体装置においては、パッケージング時の温度変化に伴う応力を緩和する必要がある方向にのみエアギャップＡＧを設け、そうでない方向にエアギャップを設けないことにより、第２実施形態に係る半導体装置を省スペース化することができる。また、第２実施形態に係る半導体装置においては、応力緩和のために必要性が低い箇所にエアギャップを設けないことにより、配線間のリーク電流を最小化しつつ応力緩和を図ることができる。
【００６５】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６６】
ＣＬ  導電膜、ＣＰ  コンタクトプラグ、ＤＬ  絶縁膜、ＦＳ  第１面、ＩＬＤ  層間絶縁膜、Ｌ１  第１部分と第２部分との間隔、Ｌ２  第１部分と第３部分との間隔、ＬＯＧ  ロジック部、ＬＷＬ  下層配線層、ＭＥＭ  メモリ部、ＯＣＯ  オンチップオシレータ部、ＰＯＷ  電源部、ＰＶ  パッシベーション膜、Ｒ  抵抗素子、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ２１  第１層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線層形成工程、Ｓ２４  第２層間絶縁膜形成工程、Ｓ２４ａ  エアギャップ形成工程、Ｓ２５  ビアプラグ形成工程、Ｓ２６  絶縁膜形成工程、Ｓ２７  導電膜形成工程、Ｓ２８  パッシベーション膜形成工程、ＳＳ  第２面、ＳＵＢ  半導体基板、ＴＲ  トランジスタ、ＵＷＬ  上層配線層、ＶＰ  ビアプラグ、ＷＬ  配線層、ＷＬ１  第１部分、ＷＬ２  第２部分、ＷＬ３  第３部分、ＷＰ  配線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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