(57)【要約】【課題】高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することが可能な半導体装置を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、選択的に入力されるアナログ信号及びデジタル信号のうちアナログ信号が入力される入力回路１１＿１と、入力回路１１＿１と共通の電源によって駆動され、かつ、選択的に入力されるアナログ信号及びデジタル信号のうちデジタル信号が入力される入力回路１１＿４と、入力回路１１＿１に入力されたアナログ信号のＡＤ変換を行うＡＤコンバータ１５と、入力回路１１＿４に入力されたデジタル信号のエッジを検出するエッジ検出回路１２と、エッジ検出回路１２による検出結果に基づいてＡＤコンバータ１５によるＡＤ変換結果に対して所定の処理を実行する制御部１３と、を備える。【選択図】図１
2018050218.tif 000002
【特許請求の範囲】
【請求項１】
選択的に入力される第１アナログ信号及び第１デジタル信号のうち前記第１アナログ信号が入力される第１入力回路と、
前記第１入力回路と共通の電源によって駆動され、かつ、選択的に入力される第２アナログ信号及び第２デジタル信号のうち前記第２デジタル信号が入力される第２入力回路と、
前記第１入力回路に入力された前記第１アナログ信号のＡＤ変換を行うＡＤコンバータと、
前記第２入力回路に入力された前記第２デジタル信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路による検出結果に基づいて前記ＡＤコンバータによるＡＤ変換結果に対して所定の処理を実行する制御部と、
を備えた、半導体装置。
【請求項２】
前記第１入力回路と共通の電源によって駆動され、かつ、選択的に入力される第３アナログ信号及び第３デジタル信号のうち前記第３デジタル信号が入力される第３入力回路をさらに備え、
前記エッジ検出回路は、前記第２入力回路に入力された前記第２デジタル信号のエッジに加え、前記第３入力回路に入力された前記第３デジタル信号のエッジをさらに検出する、
請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記ＡＤコンバータによるＡＤ変換中に前記エッジ検出回路によりエッジが検出されなかった場合、当該ＡＤコンバータによるＡＤ変換結果を取り込む、
請求項１に記載の半導体装置。
【請求項４】
前記制御部は、前記ＡＤコンバータによるＡＤ変換中に前記エッジ検出回路によりエッジが検出された場合、当該ＡＤコンバータによるＡＤ変換結果を取り込まない、
請求項３に記載の半導体装置。
【請求項５】
前記制御部によって取り込まれた前記ＡＤ変換結果が格納される結果格納部と、
前記ＡＤ変換結果が前記結果格納部に格納されている期間を計測する計測部と、
をさらに備えた、請求項３に記載の半導体装置。
【請求項６】
前記制御部は、前記ＡＤコンバータによる連続するｍ（ｍは２以上の整数）個のＡＤ変換結果を取り込んでこれらを平均化するとともに、ｍ回のＡＤ変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、
請求項１に記載の半導体装置。
【請求項７】
前記制御部によって取り込まれたｍ個のＡＤ変換結果及びこれらを平均値が格納される結果格納部と、
ｍ回のＡＤ変換のうち前記エッジ検出回路によってエッジが検出された回数をカウントするカウンタと、
をさらに備えた、請求項６に記載の半導体装置。
【請求項８】
アナログ信号が入力される第１入力回路と、
前記第１入力回路と共通の電源によって駆動され、デジタル信号が入力される第２入力回路と、
前記第１入力回路に入力された前記アナログ信号のＡＤ変換を行うＡＤコンバータと、
前記第２入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、
前記ＡＤコンバータによるＡＤ変換中に前記エッジ検出回路によりエッジが検出されなかった場合、前記ＡＤコンバータによるＡＤ変換結果を取り込む制御部と、
を備えた、半導体装置。
【請求項９】
前記制御部は、前記ＡＤコンバータによるＡＤ変換中に前記エッジ検出回路によりエッジが検出された場合、当該ＡＤコンバータによるＡＤ変換結果を取り込まない、
請求項８に記載の半導体装置。
【請求項１０】
アナログ信号が入力される第１入力回路と、
前記第１入力回路と共通の電源によって駆動され、デジタル信号が入力される第２入力回路と、
前記第１入力回路に入力された前記アナログ信号のＡＤ変換を行うＡＤコンバータと、
前記第２入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、
前記ＡＤコンバータによる連続するｍ（ｍは２以上の整数）個のＡＤ変換結果を取り込んでこれらを平均化するとともに、ｍ回のＡＤ変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、制御部と、
を備えた、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信するのに適した半導体装置に関する。
【背景技術】
【０００２】
車両に搭載されるマイクロコントローラ（マイコン）等の半導体システムには、仕様によってはデジタル信号だけでなくアナログ信号も受信可能であることが求められる。さらに、半導体システムには、外部端子（パッド）の数を削減することにより回路規模の増大を抑制することが求められている。また、回路規模、端子数はそのまま（少ないまま）で、より多くの用途に使用可能な汎用性の高いマイコンが求められている。
【０００３】
そのため、近年では、デジタル信号及びアナログ信号を選択的に受信可能な入力回路（デジアナ兼用入力回路）を搭載した半導体システムの開発が進んでいる。デジアナ兼用入力回路を搭載した半導体システムでは、パッドがデジタル信号及びアナログ信号によって共用されるため、パッド数が削減され、その結果、回路規模の増大が抑制される。
【０００４】
しかし、共通の電源によって駆動される複数のデジアナ兼用入力回路を搭載した半導体システムでは、あるデジアナ兼用入力回路に入力されたデジタル信号のエッジが、共通の電源を介して、別のデジアナ兼用入力回路に入力されたアナログ信号にノイズとして伝わってしまうため、アナログ信号を精度良く受信することができないという問題があった。
【０００５】
このような問題に対する解決策が、特許文献１に開示されている。
特許文献１に開示された半導体集積回路は、デジタル信号及びアナログ信号によって共用される入力端子（パッド）と、アナログ信号のＡＤ変換を行うＡＤコンバータと、を接続するアナログ信号線上に、デジタル信号の種類（デジタル出力信号、デジタル入力信号）に応じた抵抗値の抵抗素子を備えている。それにより、この半導体集積回路は、デジタル信号からアナログ信号に伝わるノイズの影響を軽減している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２９１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の構成では、複数のパッドに対応して設けられた複数の入出力回路部分のそれぞれの構成（例えば抵抗素子等）を仕様に合わせて個別に調整する必要があるため、汎用性が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、選択的に入力される第１アナログ信号及び第１デジタル信号のうち前記第１アナログ信号が入力される第１入力回路と、前記第１入力回路と共通の電源によって駆動され、かつ、選択的に入力される第２アナログ信号及び第２デジタル信号のうち前記第２デジタル信号が入力される第２入力回路と、前記第１入力回路に入力された前記第１アナログ信号のＡＤ変換を行うＡＤコンバータと、前記第２入力回路に入力された前記第２デジタル信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路による検出結果に基づいて前記ＡＤコンバータによるＡＤ変換結果に対して所定の処理を実行する制御部と、を備える。
【０００９】
一実施の形態によれば、半導体装置は、アナログ信号が入力される第１入力回路と、前記第１入力回路と共通の電源によって駆動され、デジタル信号が入力される第２入力回路と、前記第１入力回路に入力された前記アナログ信号のＡＤ変換を行うＡＤコンバータと、前記第２入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、前記ＡＤコンバータによるＡＤ変換中に前記エッジ検出回路によりエッジが検出されなかった場合、前記ＡＤコンバータによるＡＤ変換結果を取り込む制御部と、を備える。
【００１０】
一実施の形態によれば、半導体装置は、アナログ信号が入力される第１入力回路と、前記第１入力回路と共通の電源によって駆動され、デジタル信号が入力される第２入力回路と、前記第１入力回路に入力された前記アナログ信号のＡＤ変換を行うＡＤコンバータと、前記第２入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、前記ＡＤコンバータによる連続するｍ（ｍは２以上の整数）個のＡＤ変換結果を取り込んでこれらを平均化するとともに、ｍ回のＡＤ変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、制御部と、を備える。
【発明の効果】
【００１１】
高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置を搭載した半導体システムの構成例を示すブロック図である。
【図２】図１に示す半導体装置に設けられた入力回路の具体的構成の一例を示す図である。
【図３】図１に示す半導体装置に設けられたエッジ検出回路の具体的構成の一例を示す図である。
【図４】図１に示す半導体装置の動作を示すフローチャートである。
【図５】図１に示す半導体装置の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる半導体装置の構成例を示すブロック図である。
【図７】図６に示す半導体装置の動作を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１を搭載した半導体システムＳＹＳ１の構成例を示すブロック図である。半導体システムＳＹＳ１は、例えば車両に搭載されたマイクロコントローラ（マイコン）であって、半導体装置１は、外部からマイコンに供給される信号に対し所定の処理を実行する回路である。ここで、半導体装置１は、あるデジアナ兼用入力回路に入力されたアナログ信号のＡＤ変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のＡＤ変換結果を正式なデータとして取り込む。それにより、本実施の形態にかかる半導体装置１は、複数のデジアナ兼用入力回路のそれぞれの構成を仕様に合わせて個別に調整する必要がないため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。以下、具体的に説明する。
【００１７】
図１に示すように、半導体システムＳＹＳ１は、フラッシュＲＯＭ(Read Only Memory)１０１と、フラッシュコントローラ１０２と、ＣＰＵ(Central Processing Unit)１０３と、ＲＡＭ(Random Access Memory)１０４と、半導体装置１と、これらを接続するバス１００と、を備える。
【００１８】
半導体装置１は、外部から供給されるデジタル信号に対して所定の処理を施すだけでなく、外部から供給されるアナログ信号をデジタル信号にＡＤ変換して所定の処理を施す。ここで、半導体装置１は、合計ｎ（ｎは２以上の整数）チャネルのデジタル信号及びアナログ信号を選択的に受信可能に構成されている。それにより、半導体装置１は、デジタル信号の受信チャネル数及びアナログ信号の受信チャネル数を仕様に合わせて調整することができるため、汎用性を向上させることができる。
【００１９】
（半導体装置１の構成例）
具体的には、半導体装置１は、ｎ個のパッドＰＤ１〜ＰＤｎと、ｎ個のデジアナ兼用入力回路（以下、単に入力回路と称す）１１＿１〜１１＿ｎと、エッジ検出回路１２と、制御部１３と、選択回路１４と、ＡＤコンバータ１５と、結果格納部１６と、計測部１７と、を備える。なお、入力回路１１＿１〜１１＿ｎは、何れもデジタル信号及びアナログ信号を選択的に受信可能に構成されている。
【００２０】
入力回路１１＿ｉ（ｉは１〜ｎの任意の整数）は、外部からパッドＰＤ＿ｉに供給されたデジタル又はアナログの入力信号Ｓｉｎ＿ｉを、イネーブル信号Ｅ＿ｉに基づいて選択されたアナログ専用出力端子又はデジタル専用出力端子から、アナログ信号Ａｉｎ＿ｉ又はデジタル信号Ｄｉｎ＿ｉとして出力する。
【００２１】
例えば、入力信号Ｓｉｎ＿ｉがアナログ信号である場合、入力回路１１＿ｉには、制御部１３からＬレベルのイネーブル信号Ｅ＿ｉが供給される。それにより、入力回路１１＿ｉは、アナログ専用出力端子からアナログ信号Ａｉｎ＿ｉを出力する。他方、入力信号Ｓｉｎ＿ｉがデジタル信号である場合、入力回路１１＿ｉには、制御部１３からＨレベルのイネーブル信号Ｅ＿ｉが供給される。それにより、入力回路１１＿ｉは、デジタル専用出力端子からデジタル信号Ｄｉｎ＿ｉを出力する。
【００２２】
（入力回路１１＿１〜１１＿ｎの具体的構成例）
図２は、入力回路１１＿１の具体的構成の一例を示す図である。
【００２３】
図２に示すように、入力回路１１＿１は、ダイオード１１１，１１２と、保護抵抗１１３と、論理積回路（以下、ＡＮＤ回路と称す）１１４と、レベルシフタ１１５と、を備える。なお、図２には、パッドＰＤ１も示されている。
【００２４】
ダイオード１１１，１１２は、ＥＳＤ保護用のダイオードである。ダイオード１１１のアノードは、パッドＰＤ１と入力回路１１＿１のアナログ専用出力端子Ｔ１とを接続する信号線上のノードＮ１に接続され、ダイオード１１１のカソードは、電源ＶＤＤに接続されている。ダイオード１１２のアノードは、接地ＧＮＤに接続され、ダイオード１１２のカソードは、ノードＮ１に接続されている。
【００２５】
例えば、外部からパッドＰＤ１に供給された入力信号Ｓｉｎ＿１の電圧ＶＮ１が電源ＶＤＤの電圧（以下、電源電圧ＶＤＤとも称す）以上の場合、電圧ＶＮ１は電源電圧ＶＤＤまで降下する。他方、電圧ＶＮ１が接地ＧＮＤの電圧（以下、接地電圧ＧＮＤとも称す）未満の場合、電圧ＶＮ１は接地電圧ＧＮＤまで上昇する。なお、説明の簡略化のため、ダイオード１１１，１１２のそれぞれの降下電圧については考慮されていない。それにより、静電気等によるノードＮ１の電圧ＶＮ１の過度な上昇及び過度な降下を防ぐことができる。
【００２６】
ＡＮＤ回路１１４は、保護抵抗１１３を介して供給される入力信号Ｓｉｎ＿１と、入力回路１１＿１の入力端子Ｔ３に供給されるイネーブル信号Ｅ＿１と、の論理積を出力する。レベルシフタ１１５は、ＡＮＤ回路１１４の出力信号の電圧レベルを、後段の内部回路（不図示）の駆動電圧のレベルまで降下させる。
【００２７】
例えば、入力信号Ｓｉｎ＿１がアナログ信号である場合、外部からパッドＰＤ１に供給されたアナログの入力信号Ｓｉｎ＿１は、入力回路１１＿１のアナログ専用出力端子Ｔ１からアナログ信号Ａｉｎ＿１として出力される。なお、このとき、イネーブル信号Ｅ＿１がＬレベルに制御されるため、ＡＮＤ回路１１４は、入力信号Ｓｉｎ＿１の電圧レベルに関わらず、Ｌレベルの信号を出力する。そのため、入力回路１１＿１のデジタル専用出力端子Ｔ２の電圧は、Ｌレベルに固定される。
【００２８】
他方、入力信号Ｓｉｎ＿１がデジタル信号である場合、イネーブル信号Ｅ＿１がＨレベルに制御されるため、ＡＮＤ回路１１４は、入力信号Ｓｉｎ＿１をそのまま出力する。レベルシフタ１１５は、ＡＮＤ回路１１４の出力信号の電圧レベルを、後段の内部回路の駆動電圧のレベルまで降下させる。つまり、外部からパッドＰＤ１に供給されたデジタルの入力信号Ｓｉｎ＿１は、レベルシフトした後、入力回路１１＿１のデジタル専用出力端子Ｔ２からデジタル信号Ｄｉｎ＿１として出力される。
【００２９】
なお、入力回路１１＿１の構成は、図２に示す構成に限られず、同様の機能を有する他の構成に適宜変更可能である。
【００３０】
入力回路１１＿ｎ〜１１＿ｎの構成については、入力回路１１＿１の構成と同じであるため、その説明を省略する。
【００３１】
ここで、入力回路１１＿１〜１１＿ｎは、共通の電源電圧ＶＤＤ及び接地電圧ＧＮＤによって駆動されている。そのため、何れかの入力回路に入力されたデジタル信号のエッジが、電源を介して、別の入力回路に入力されたアナログ信号にノイズとして伝わってしまう可能性がある。
【００３２】
図１に戻り、入力回路１１＿１〜１１＿ｎのそれぞれから出力されたデジタル信号Ｄｉｎ＿１〜Ｄｉｎ＿ｎは、図示しない内部回路及びエッジ検出回路１２に供給される。
【００３３】
エッジ検出回路１２は、デジタル信号Ｄｉｎ＿１〜Ｄｉｎ＿ｎのそれぞれのエッジ（立ち上がりエッジ、及び、立ち下がりエッジ）を検出して、検出結果をフラグ信号ＦＬＧとして出力する。
【００３４】
例えば、エッジ検出回路１２は、制御部１３からのクリア信号ＣＬＲがアクティブになることにより、フラグ信号ＦＬＧをインアクティブ（例えばＬレベル）に初期化する。その後、エッジ検出回路１２は、デジタル信号Ｄｉｎ＿１〜Ｄｉｎ＿ｎの何れかのエッジを検出すると、フラグ信号ＦＬＧをアクティブ（例えばＨレベル）にする。
【００３５】
（エッジ検出回路１２の具体的構成例）
図３は、エッジ検出回路１２の具体的構成の一例を示す図である。
【００３６】
図３に示すように、エッジ検出回路１２は、Ｄフリップフロップ１２１＿１〜１２１＿ｎと、組み合わせ回路１２２＿１〜１２２＿ｎと、論理和回路（以下、ＯＲ回路と称す）１２３と、ＲＳフリップフロップ１２４と、を備える。
【００３７】
Ｄフリップフロップ１２１＿１〜１２１＿ｎは、それぞれデジタル信号Ｄｉｎ＿１〜Ｄｉｎ＿ｎをクロック信号に同期して取り込む。
【００３８】
組み合わせ回路１２２＿１〜１２２＿ｎは、それぞれ、デジタル信号Ｄｉｎ＿１〜Ｄｉｎ＿ｎと、Ｄフリップフロップ１２１＿１〜１２１＿ｎの出力信号と、に応じた論理演算結果を出力する。具体的には、組み合わせ回路１２２＿ｉ（ｉは１〜ｎの任意の整数）は、デジタル信号Ｄｉｎ＿ｉと、Ｄフリップフロップ１２１＿ｉの出力信号の反転信号と、の論理積と、デジタル信号Ｄｉｎ＿ｉの反転信号と、Ｄフリップフロップ１２１＿ｉの出力信号と、の論理積と、の論理和を出力する。
【００３９】
ＯＲ回路１２３は、組み合わせ回路１２２＿１〜１２２＿ｎのそれぞれの出力信号の論理和を出力する。
【００４０】
ＲＳフリップフロップ１２４では、リセット端子ＲにＯＲ回路１２３の出力信号が入力され、セット端子Ｓに制御部１３からのクリア信号ＣＬＲが入力され、出力端子Ｑからフラグ信号ＦＬＧが出力される。
【００４１】
なお、エッジ検出回路１２の構成は、図３に示す構成に限られず、同様の機能を有する他の構成に適宜変更可能である。
【００４２】
図１に戻り、選択回路１４は、制御部１３からの選択信号ＳＥＬに基づいてアナログ信号Ａｉｎ＿１〜Ａｉｎ＿ｎの何れかを選択し、アナログ信号Ａｉｎとして出力する。換言すると、選択回路１４は、アナログ信号Ａｉｎ＿１〜Ａｉｎ＿ｎのうち制御部１３からの選択信号ＳＥＬによって指定されたチャネルのアナログ信号を、アナログ信号Ａｉｎとして出力する。
【００４３】
ＡＤコンバータ１５は、選択回路１４から出力されたアナログ信号ＡｉｎをＡＤ変換してデジタル信号Ｄｏを出力する。ここで、ＡＤコンバータ１５は、制御部１３からの開始信号ＳＴがアクティブになると、ＡＤ変換を開始し、ＡＤ変換が完了すると、完了信号ＤＮをアクティブにする。
【００４４】
結果格納部１６は、ｎ個の入力回路１１＿１〜１１＿ｎに対応するｎ個の格納領域Ｍ＿１〜Ｍ＿ｎを有する。制御部１３からのトリガ信号ＴＲがアクティブになると、格納領域Ｍ＿１〜Ｍ＿ｎのうち制御部１３からの選択信号ＳＥＬにより指定された格納領域に、ＡＤ変換結果（デジタル信号Ｄｏ）が格納される。以下では、アナログ信号Ａｉｎ＿１〜Ａｉｎ＿ｎのそれぞれのＡＤ変換結果（デジタル信号Ｄｏ）をデジタル信号Ｄｏ＿１〜Ｄｉｎ＿ｎとも称する。
【００４５】
計測部１７は、ｎ個の入力回路１１＿１〜１１＿ｎに対応するｎ個のタイマＴ＿１〜Ｔ＿ｎによって構成されている。計測部１７は、制御部１３からのトリガ信号ＴＲがアクティブになると、制御部１３からの選択信号ＳＥＬにより指定されたタイマによる計測（カウントアップ）を開始させる。
【００４６】
つまり、トリガ信号ＴＲがアクティブになると、格納領域Ｍ＿１〜Ｍ＿ｎのうち選択信号ＳＥＬにより指定された格納領域にＡＤ変換結果（デジタル信号Ｄｏ）が格納されるとともに、タイマＴ＿１〜Ｔ＿ｎのうち選択信号ＳＥＬにより指定されたタイマが計測（カウントアップ）を開始する。したがって、タイマの計測値からＡＤ変換結果の格納期間を知ることができる。
【００４７】
制御部１３は、半導体装置１の各機能ブロックの動作を制御する。制御部１３の詳細については、後述する。
【００４８】
フラッシュコントローラ１０２は、ユーザ操作により入力されたＡＤ変換に関する情報をフラッシュＲＯＭ１０１に書き込むことを制御する。それにより、フラッシュＲＯＭ１０１には、例えば、アナログ信号のノイズを低減させる手法を採用するか否かの情報、外部からＰＤ１〜ＰＤｎに供給される入力信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに関する情報、ＡＤ変換手順に関する情報などが格納される。なお、フラッシュＲＯＭ１０１にＡＤ変換に関する情報を格納することにより、電源オフ後もＡＤ変換に関する情報が保持されるため、再設定が不要となる。
【００４９】
ＣＰＵ１０３は、ＲＡＭ１０４に格納されたプログラムに従って演算処理を実行する。ＲＡＭ１０４には、上記プログラムやＣＰＵ１０３の演算結果などが格納される。半導体装置１等の周辺回路は、ＣＰＵ１０３からの命令に従って所定の処理を実行する。本例では、フラッシュＲＯＭ１０１からＡＤ変換に関する情報が読みされ、その情報に応じた制御内容が制御部１３に設定される。
【００５０】
（半導体装置１の動作）
続いて、図１に加えて図４及び図５を用いて、半導体装置１の動作について説明する。
図４は、半導体装置１の動作を示すフローチャートである。
図５は、半導体装置１の動作を示すタイミングチャートである。
【００５１】
以下では、ｎ＝６である場合を例に説明する。即ち、以下では、６個の入力回路１１＿１〜１１＿６が設けられた場合を例に説明する。また、以下では、入力回路１１＿１〜１１＿３にアナログの入力信号Ｓｉｎ＿１〜Ｓｉｎ＿３が入力され、入力回路１１＿４〜１１＿６にデジタルの入力信号Ｓｉｎ＿４〜Ｓｉｎ＿６が入力されている場合を例に説明する。したがって、入力回路１１＿１〜１１＿３は、それぞれアナログ信号Ａｉｎ＿１〜Ａｉｎ＿３を出力しており、入力回路１１＿４〜１１＿６は、それぞれデジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６を出力している。
【００５２】
まず、フラッシュＲＯＭに格納されたＡＤ変換に関する情報が読み出され、その情報に応じた制御内容が制御部１３に設定される（ステップＳ１０１）。
【００５３】
その後、制御部１３は、ＡＤ変換対象のチャネルを選択する（ステップＳ１０２）。具体的には、制御部１３は、選択信号ＳＥＬを生成して選択回路１４に対して出力する。それにより、選択回路１４は、アナログ信号Ａｉｎ＿１〜Ａｉｎ＿３のうち選択信号ＳＥＬによって指定されたチャネルのアナログ信号を、アナログ信号Ａｉｎとして出力する。
【００５４】
図５の例では、選択回路１４は、アナログ信号Ａｉｎ＿１を選択する（時刻ｔ１）。
【００５５】
その後、制御部１３は、フラグ信号ＦＬＧを初期化した後、ＡＤコンバータ１５によるＡＤ変換を開始させる（ステップＳ１０３）。
【００５６】
具体的には、制御部１３は、クリア信号ＣＬＲをアクティブにすることで、エッジ検出回路１２から出力されるフラグ信号ＦＬＧをインアクティブ（Ｌレベル）に初期化する。その後、制御部１３は、開始信号ＳＴをアクティブにすることで、ＡＤコンバータ１５によるＡＤ変換を開始させる。ＡＤコンバータ１５は、ＡＤ変換が完了すると、完了信号ＤＮをアクティブにして制御部１３に返す（ステップＳ１０６）。
【００５７】
ここで、ＡＤ変換中（より詳細には、開始信号ＳＴがアクティブになってから完了信号ＤＮがアクティブになるまでの期間中）に、何れのエッジも検出されなかった場合（ステップＳ１０４のＮＯ）、エッジ検出回路１２は、フラグ信号ＦＬＧをインアクティブ（Ｌレベル）に維持する。他方、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れかのエッジが検出された場合（ステップＳ１０４のＹＥＳ）、エッジ検出回路１２は、フラグ信号ＦＬＧをアクティブ（Ｈレベル）にする（ステップＳ１０５）。
【００５８】
フラグ信号ＦＬＧがＬレベルに維持された場合（ステップＳ１０７のＮＯ）、制御部１３は、ＡＤコンバータ１５によるＡＤ変換結果を正式なデータとして取り込む（ステップＳ１０８、Ｓ１０９）。
【００５９】
具体的には、ＡＤ変換後にフラグ信号ＦＬＧがＬレベルの場合（ステップＳ１０７のＮＯ）、制御部１３は、トリガ信号ＴＲをアクティブにする（ステップＳ１０８）。それにより、結果格納部１６の格納領域Ｍ＿１〜Ｍ＿ｎのうち選択信号ＳＥＬにより指定された格納領域にＡＤ変換結果が格納され、計測部１７のタイマＴ＿１〜Ｔ＿ｎのうち選択信号ＳＥＬにより指定されたタイマにより計測が開始される（ステップＳ１０９）。
【００６０】
他方、フラグ信号ＦＬＧがＨレベルになった場合（ステップＳ１０７のＹＥＳ）、制御部１３は、ＡＤコンバータ１５によるＡＤ変換結果を取り込まず、再びステップＳ１０３〜Ｓ１０７の処理を繰り返す。
【００６１】
具体的には、ＡＤ変換後にフラグ信号ＦＬＧがＨレベルの場合（ステップＳ１０７のＹＥＳ）、制御部１３は、トリガ信号ＴＲをインアクティブに維持する。そのため、ＡＤ変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない。そして、制御部１３は、フラグ信号ＦＬＧをＬレベルに初期化した後、再びステップＳ１０３〜Ｓ１０７の処理を繰り返す。
【００６２】
図５の例では、フラグ信号ＦＬＧがＬレベルに維持されているため、アナログ信号Ａｉｎ＿１のＡＤ変換結果であるデジタル信号Ｄｏ＿１が格納領域Ｍ＿１に格納され、タイマＴ＿１による計測が開始される（時刻ｔ２）。
【００６３】
その後、ＡＤ変換対象のチャネルの選択が完了していない場合には（ステップＳ１１０のＮＯ）、再びステップＳ１０２〜Ｓ１１０の処理が繰り返され、ＡＤ変換対象のチャネルの選択が全て完了した場合には（ステップＳ１１０のＹＥＳ）、ＡＤ変換動作が終了する。
【００６４】
図５の例では、ＡＤ変換対象のチャネルの選択が完了していないため（ステップＳ１１０のＮＯ）、ステップＳ１０２の処理に戻り、アナログ信号Ａｉｎ＿１に代えてアナログ信号Ａｉｎ＿２が選択される（時刻ｔ２）。その後のステップＳ１０３〜Ｓ１０７の処理では、次のような動作が行われている。
【００６５】
具体的には、１回目のアナログ信号Ａｉｎ＿２のＡＤ変換中には、デジタル信号Ｄｉｎ＿４，Ｄｉｎ＿６のエッジが検出され、フラグ信号ＦＬＧがＨレベルになっている（時刻ｔ２〜ｔ３）。そのため、１回目のアナログ信号Ａｉｎ＿２のＡＤ変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない（時刻ｔ３）。そして、フラグ信号ＦＬＧがＬレベルに初期化された後、再びアナログ信号Ａｉｎ＿２のＡＤ変換が行われる（時刻ｔ３〜ｔ４）。
【００６６】
２回目のアナログ信号Ａｉｎ＿２のＡＤ変換中には、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れのエッジも検出されず、フラグ信号ＦＬＧがＬレベルに維持されている（時刻ｔ３〜ｔ４）。そのため、２回目のアナログ信号Ａｉｎ＿２のＡＤ変換結果であるデジタル信号Ｄｏ＿２が格納領域Ｍ＿２に格納され、タイマＴ＿２による計測（カウントアップ）が開始される（時刻ｔ４）。
【００６７】
図５の例では、その後、アナログ信号Ａｉｎ＿２に代えてアナログ信号Ａｉｎ＿３が選択される（時刻ｔ４）。連続する１回目〜４回目のアナログ信号Ａｉｎ＿３のＡＤ変換中には、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れかのエッジが検出され、フラグ信号ＦＬＧがＨレベルになっている（時刻ｔ４〜ｔ５，ｔ５〜ｔ６，ｔ６〜ｔ７，ｔ７〜ｔ８）。そのため、連続する１回目〜４回目のアナログ信号Ａｉｎ＿３のＡＤ変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない（時刻ｔ５，ｔ６，ｔ７，ｔ８）。
【００６８】
５回目のアナログ信号Ａｉｎ＿３のＡＤ変換中には、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れのエッジも検出されず、フラグ信号ＦＬＧがＬレベルに維持されている（時刻ｔ８〜ｔ９）。そのため、５回目のアナログ信号Ａｉｎ＿３のＡＤ変換結果であるデジタル信号Ｄｏ＿３が格納領域Ｍ＿３に格納され、タイマＴ＿３による計測（カウントアップ）が開始される（時刻ｔ９）。
【００６９】
図５の例では、その後、アナログ信号Ａｉｎ＿３に代えてアナログ信号Ａｉｎ＿１が選択される（時刻ｔ９）。このアナログ信号Ａｉｎ＿１のＡＤ変換中には、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れのエッジも検出されず、フラグ信号ＦＬＧがＬレベルに維持されている（時刻ｔ９〜ｔ１０）。そのため、アナログ信号Ａｉｎ＿１のＡＤ変換結果であるデジタル信号Ｄｏ＿１が新たに格納領域Ｍ＿１に格納され、タイマＴ＿１による計測（カウントアップ）が新たに開始される（時刻ｔ１０）。
【００７０】
このように、本実施の形態にかかる半導体装置１は、あるデジアナ兼用入力回路に入力されたアナログ信号のＡＤ変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のＡＤ変換結果を正式なデータとして取り込む。それにより、本実施の形態にかかる半導体装置１は、複数のデジアナ兼用入力回路のそれぞれの構成（例えば、保護抵抗の抵抗値等）を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
【００７１】
また、本実施の形態にかかる半導体装置１は、デジアナ兼用入力回路を再設計したり、デジタル信号を駆動する電源とアナログ信号を駆動する電源とを分けて設計したりする必要が無く、簡単な論理回路により実現可能である。
【００７２】
なお、デジタル信号のエッジに起因して発生するアナログ信号のノイズを回避する必要が無い場合、フラッシュＲＯＭ１０１に、トリガ信号ＴＲを常にアクティブ状態に維持するように指示する設定情報を書き込めばよい。それにより、トリガ信号ＴＲが常にアクティブ状態に維持されるため、ＡＤ変換が完了するたびに、そのＡＤ変換結果が正式なデータとして結果格納部１６の指定された格納領域に格納される。
【００７３】
＜実施の形態２＞
図６は、実施の形態２にかかる半導体装置２の構成例を示す図である。
本実施の形態にかかる半導体装置２は、アナログ信号Ａｉｎの連続するｍ（ｍは２以上の整数）個のＡＤ変換結果を取り込んで平均化する。それにより、本実施の形態にかかる半導体装置２は、ノイズによるＡＤ変換精度の悪化を緩和することができる。さらに、本実施の形態にかかる半導体装置２は、ｍ回のＡＤ変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として取得する。それにより、本実施の形態にかかる半導体装置２は、例えば信頼性の高いＡＤ変換結果の平均値のみを正式なデータとして採用することができる。以下、具体的に説明する。
【００７４】
図６に示すように、半導体装置２は、図示されていないパッドＰＤ１〜ＰＤｎ、入力回路１１＿１〜１１＿ｎ、エッジ検出回路１２及び選択回路１４のほか、制御部２３と、ＡＤコンバータ２５と、結果格納部２６と、検出回数格納部２７と、を備える。なお、制御部２３、ＡＤコンバータ２５及び結果格納部２６は、それぞれ制御部１３、ＡＤコンバータ１５及び結果格納部１６に対応する。
【００７５】
制御部２３は、ＡＤコンバータ２５に、アナログ信号ＡｉｎのＡＤ変換を連続してｍ回実行させる。制御部２３は、１回のＡＤ変換が完了するたびに、フラグ信号ＦＬＧの状態に関わらずトリガ信号ＴＲをアクティブにする。それにより、選択信号ＳＥＬにより選択された結果格納部２６の格納領域Ｍ＿１には、ｍ個のＡＤ変換結果（ｍ個のデジタル信号Ｄｏ＿１）が全て格納される。また、これらｍ個のＡＤ変換結果の平均値（デジタル信号Ｄｏ＿１ａ）も格納される。
【００７６】
さらに、制御部２３は、ＡＤコンバータ２５によるｍ回のＡＤ変換のうち、フラグ信号ＦＬＧがアクティブになった回数（以下、エッジ検出回数ＣＮＴとも称す）をカウントしている。このエッジ検出回数ＣＮＴが少ないほど、ｍ回のＡＤ変換のうちデジタル信号のエッジの影響を受けたＡＤ変換の回数が少なくなるため、ｍ個のＡＤ変換結果の平均値の信頼性は高くなる。他方、このエッジ検出回数ＣＮＴが多いほど、ｍ回のＡＤ変換のうちデジタル信号のエッジの影響を受けたＡＤ変換の回数が多くなるため、ｍ個のＡＤ変換結果の平均値の信頼性は低くなる。このエッジ検出回数ＣＮＴは、検出回数格納部２７の格納領域ＣＮＴ＿１〜ＣＮＴ＿ｎのうち選択信号ＳＥＬにより選択された格納領域に信頼度情報として格納される。
【００７７】
半導体装置２のその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【００７８】
上記の例では、制御部２３が、デジタル信号のエッジが検出された回数をカウントする機能を有する場合について説明したが、これに限られない。デジタル信号のエッジが検出された回数をカウントするカウントは、別途設けられていてもよい。
【００７９】
（半導体装置２の動作）
続いて、図６に加えて図７を用いて、半導体装置２の動作について説明する。
図７は、半導体装置１の動作を示すフローチャートである。
【００８０】
以下では、ｎ＝６である場合を例に説明する。即ち、以下では、６個の入力回路１１＿１〜１１＿６が設けられた場合を例に説明する。また、以下では、入力回路１１＿１〜１１＿３にアナログの入力信号Ｓｉｎ＿１〜Ｓｉｎ＿３が入力され、入力回路１１＿４〜１１＿６にデジタルの入力信号Ｓｉｎ＿４〜Ｓｉｎ＿６が入力されている場合を例に説明する。したがって、入力回路１１＿１〜１１＿３は、それぞれアナログ信号Ａｉｎ＿１〜Ａｉｎ＿３を出力しており、入力回路１１＿４〜１１＿６は、それぞれデジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６を出力している。
【００８１】
まず、フラッシュＲＯＭに格納されたＡＤ変換に関する情報が読み出され、その情報に応じた制御内容が制御部２３に設定される（ステップＳ２０１）。
【００８２】
その後、制御部２３は、エッジ検出回数ＣＮＴを初期化した後、ＡＤ変換対象のチャネルを選択する（ステップＳ２０２）。
【００８３】
具体的には、制御部２３は、エッジ検出回数ＣＮＴを０に初期化した後、選択信号ＳＥＬを生成して選択回路１４に対して出力する。それにより、選択回路１４は、アナログ信号Ａｉｎ＿１〜Ａｉｎ＿３のうち選択信号ＳＥＬによって指定されたチャネルのアナログ信号を、アナログ信号Ａｉｎとして出力する。例えば、選択回路１４は、まずアナログ信号Ａｉｎ＿１を選択する。
【００８４】
その後、制御部２３は、フラグ信号ＦＬＧを初期化した後、ＡＤコンバータ２５によるＡＤ変換を開始させる（ステップＳ２０３）。
【００８５】
具体的には、制御部２３は、クリア信号ＣＬＲをアクティブにすることでエッジ検出回路１２からのフラグ信号ＦＬＧをインアクティブに初期化した後、開始信号ＳＴをアクティブにすることでＡＤコンバータ２５によるＡＤ変換を開始させる。ＡＤコンバータ２５は、ＡＤ変換が完了すると、完了信号ＤＮをアクティブにして制御部２３に返す（ステップＳ２０７）。
【００８６】
ここで、ＡＤ変換中に、何れのエッジも検出されなかった場合（ステップＳ２０４のＮＯ）、エッジ検出回路１２は、フラグ信号ＦＬＧをインアクティブに維持する。このとき、エッジ検出回数ＣＮＴのカウントアップ動作は行われない。他方、デジタル信号Ｄｉｎ＿４〜Ｄｉｎ＿６の何れかのエッジが検出された場合（ステップＳ２０４のＹＥＳ）、エッジ検出回路１２は、フラグ信号ＦＬＧをアクティブにする（ステップＳ２０５）。このとき、制御部２３は、エッジ検出回数ＣＮＴを１つカウントアップさせる（ステップＳ２０６）。
【００８７】
その後、制御部２３は、ＡＤ変換後のフラグ信号ＦＬＧの状態に関わらず（即ち、エッジ検出回路１２によりエッジが検出されたか否かに関わらず）、トリガ信号ＴＲをアクティブにする（ステップＳ２０８）。それにより、結果格納部２６の格納領域Ｍ＿１〜Ｍ＿ｎのうち選択信号ＳＥＬにより指定された格納領域Ｍ＿１には、ＡＤ変換結果（デジタル信号Ｄｏ＿１）が格納される（ステップＳ２０９）。
【００８８】
連続するｍ回のＡＤ変換が完了していない場合（ステップＳ２１０のＮＯ）、アナログ信号Ａｉｎ＿１の選択が維持されたまま、再びステップＳ２０３〜Ｓ２１０の処理が繰り返される。
【００８９】
連続するｍ回のＡＤ変換が完了すると（ステップＳ２１０のＹＥＳ）、格納領域Ｍ＿１に格納されたｍ個のＡＤ変換結果が平均化される。格納領域Ｍ＿１には、ｍ個のＡＤ変換結果の平均値（デジタル信号Ｄｏ＿１ａ）が格納される（ステップＳ２１１）。さらに、検出回数格納部２７の格納領域ＣＮＴ＿１〜ＣＮＴ＿ｎのうち選択信号ＳＥＬにより指定された格納領域ＣＮＴ＿１には、エッジ検出回数ＣＮＴの情報が格納される（ステップＳ２１１）。
【００９０】
その後、ＡＤ変換対象のチャネルの選択が完了していない場合には（ステップＳ２１２のＮＯ）、再びステップＳ２０２〜Ｓ２１２の処理が繰り返され、ＡＤ変換対象のチャネルの全ての選択が完了した場合には（ステップＳ２１２のＹＥＳ）、ＡＤ変換動作が終了する。例えば、アナログ信号Ａｉｎ＿１の選択の完了後は、アナログ信号Ａｉｎ＿２，Ａｉｎ＿３が順に選択され、それぞれアナログ信号Ａｉｎ＿１選択時と同様の処理が繰り返される。
【００９１】
このように、本実施の形態にかかる半導体装置２は、アナログ信号Ａｉｎに対する連続するｍ（ｍは２以上の整数）個のＡＤ変換結果を取り込んで平均化している。それにより、本実施の形態にかかる半導体装置２は、ノイズによるＡＤ変換精度の悪化を緩和することができる。
【００９２】
また、本実施の形態にかかる半導体装置２は、ｍ回のＡＤ変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として採用している。それにより、本実施の形態にかかる半導体装置２は、例えば信頼性の高いＡＤ変換結果の平均値のみを正式なデータとして採用することができる。
【００９３】
さらに、本実施の形態にかかる半導体装置２は、エッジ検出回路１２によりエッジが検出されたか否かに関わらず常に一定のタイミングでＡＤ変換結果を取り込んでいる。それにより、本実施の形態にかかる半導体装置２は、データの取得タイミングにばらつきを持たせることなく常に一定のタイミングでＡＤ変換結果の平均値を取得することができる。
【００９４】
以上のように、上記実施の形態１，２にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号のＡＤ変換を行うＡＤコンバータと、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジを検出するエッジ検出回路と、を備え、エッジ検出回路による検出結果に基づいてＡＤコンバータによるＡＤ変換結果に対して所定の処理を実行する。それにより、上記実施の形態１，２にかかる半導体装置及びそれを備えた半導体システムは、複数のデジアナ兼用入力回路のそれぞれの構成（例えば、保護抵抗の抵抗値等）を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
【００９５】
より詳細には、実施の形態１にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号のＡＤ変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のＡＤ変換結果を正式なデータとして取り込む。それにより、実施の形態１にかかる半導体装置及びそれを備えた半導体システムは、複数のデジアナ兼用入力回路のそれぞれの構成（例えば、保護抵抗の抵抗値等）を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
【００９６】
また、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号に対する連続するｍ個のＡＤ変換結果を平均化している。それにより、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、ノイズによるＡＤ変換精度の悪化を緩和することができる。
【００９７】
また、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、ｍ回のＡＤ変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として採用している。それにより、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、例えば信頼性の高いＡＤ変換結果の平均値のみを正式なデータとして採用することができる。
【００９８】
さらに、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、エッジ検出回路によりエッジが検出されたか否かに関わらず常に一定のタイミングでＡＤ変換結果を取り込んでいる。それにより、実施の形態２にかかる半導体装置及びそれを備えた半導体システムは、データの取得タイミングにばらつきを持たせることなく常に一定のタイミングでＡＤ変換結果の平均値を取得することができる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１００】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【符号の説明】
【０１０１】
１  半導体装置
２  半導体装置
１１＿１〜１１＿ｎ  デジアナ兼用入力回路
１２  エッジ検出回路
１３  制御部
１４  選択回路
１５  ＡＤコンバータ
１６  結果格納部
１７  計測部
２３  制御部
２５  ＡＤコンバータ
２６  結果格納部
２７  検出回数格納部
１０１  フラッシュＲＯＭ
１０２  フラッシュコントローラ
１０３  ＣＰＵ
１０４  ＲＡＭ
１１１  ダイオード
１１２  ダイオード
１１３  抵抗素子
１１４  論理積回路
１１５  レベルシフタ
１２１＿１〜１２１＿ｎ  Ｄフリップフロップ
１２２＿１〜１２２＿ｎ  組み合わせ回路
１２３  論理和回路
１２４  ＲＳフリップフロップ
１００  バス
Ｍ＿１〜Ｍ＿ｎ  格納領域
ＰＤ１〜ＰＤｎ  パッド
ＳＹＳ１  半導体システム
Ｔ＿１〜Ｔ＿ｎ  タイマ
Ｔ１  アナログ専用出力端子
Ｔ２  デジタル専用出力端子
Ｔ３  入力端子
【図１】
2018050218.tif 000003
【図２】
2018050218.tif 000004
【図３】
2018050218.tif 000005
【図４】
2018050218.tif 000006
【図５】
2018050218.tif 000007
【図６】
2018050218.tif 000008
【図７】
2018050218.tif 000009