(57)【要約】【課題】ターンオフ損失及び導通損失に関した飽和電圧のトレードオフを改善することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】一実施の形態によれば、半導体装置１は、半導体基板５０と、トレンチ２０の内部に設けられたトレンチ電極２２と、トレンチ電極２２と半導体基板５０との間に設けられたトレンチ絶縁膜２１と、トレンチ電極２２の近傍に設けられたＭＯＳ電極４２と、ＭＯＳ電極４２と半導体基板５０との間に設けられたＭＯＳ絶縁膜４１と、を備え、半導体基板５０は、第１半導体層と、第１半導体層上に設けられた第２半導体層と、第２半導体層上に設けられた第３半導体層と、ＭＯＳ電極４２の下方に設けられた第４半導体層と、第４半導体層の両側に設けられた一方及び他方の第５半導体層と、を備え、一方の第５半導体層と、第２半導体層と、を接続する配線層をさらに備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面を有する半導体基板と、
前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、
前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、
前記トレンチ電極の近傍における前記半導体基板上に設けられたＭＯＳ電極と、
前記ＭＯＳ電極と前記半導体基板との間に設けられたＭＯＳ絶縁膜と、
を備え、
前記半導体基板は、
前記トレンチ電極の下端が到達した第１導電型の第１半導体層と、
前記第１半導体層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、
前記第２半導体層上に設けられた第１導電型の第３半導体層と、
前記ＭＯＳ電極の下方に設けられ、前記ＭＯＳ絶縁膜に接した第４半導体層と、
前記第４半導体層を挟むように、前記第４半導体層の両側に設けられた一方及び他方の第５半導体層と、
を備え、
前記一方の前記第５半導体層と、前記第２半導体層と、を接続する配線層をさらに備えた、
半導体装置。
【請求項２】
前記第４半導体層及び前記第５半導体層は、同じ導電型である、
請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ電極、前記ＭＯＳ絶縁膜、前記第４半導体層及び前記第５半導体層により、デプレッション型のＭＯＳトランジスタを構成する、
請求項１に記載の半導体装置。
【請求項４】
前記第５半導体層は、第２導電型である、
請求項１に記載の半導体装置。
【請求項５】
前記他方の前記第５半導体層に接し、前記第１半導体層上に設けられたフローティング層をさらに備えた、
請求項１に記載の半導体装置。
【請求項６】
前記第５半導体層の不純物濃度は、前記フローティング層の不純物濃度よりも大きい、
請求項５に記載の半導体装置。
【請求項７】
前記トレンチ電極は複数設けられ、
前記第２半導体層及び前記第３半導体層は、隣り合うトレンチ電極の間に設けられ、
前記ＭＯＳ電極は、前記隣り合うトレンチ電極の間以外の前記半導体基板上に設けられた、
請求項１に記載の半導体装置。
【請求項８】
前記トレンチ電極に電圧を印加する回路の導通を遮断する前に、前記ＭＯＳ電極に電圧を印加する回路の導通を遮断する制御部を備えた、
請求項１に記載の半導体装置。
【請求項９】
前記トレンチ電極に電圧を印加する回路のＩＧＢＴゲート用プリドライバと、前記ＭＯＳ電極に電圧を印加する回路のＭＯＳゲート用プリドライバとを備え、
前記制御部は、前記ＩＧＢＴゲート用プリドライバ及び前記ＭＯＳゲート用プリドライバの２系統を制御する、
請求項８に記載の半導体装置。
【請求項１０】
前記トレンチ電極に電圧を印加する回路の導通を遮断するのと同時に、前記ＭＯＳ電極に電圧を印加する回路の導通を遮断する制御部を備えた、
請求項１に記載の半導体装置。
【請求項１１】
前記トレンチ電極に電圧を印加する回路及び前記ＭＯＳ電極に電圧を印加する回路の共通のプリドライバを備え、
前記制御部は、前記プリドライバを制御する、
請求項１０に記載の半導体装置。
【請求項１２】
第１導電型の第１半導体層を含む半導体基板の上面にトレンチを形成する工程と、
前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
前記トレンチの近傍の前記半導体基板の上面にＭＯＳ絶縁膜を形成する工程と、
前記トレンチ絶縁膜が形成された前記トレンチの内部に、トレンチ電極を形成する工程と、
前記ＭＯＳ絶縁膜が形成された前記半導体基板の上面にＭＯＳ電極を形成する工程と、
前記第１半導体層上に設けられる第２導電型の第２半導体層、及び、前記第２半導体層上に設けられる第１導電型の第３半導体層を、前記トレンチ絶縁膜に接するように、前記半導体基板に形成する工程と、
前記ＭＯＳ電極の下方に設けられ、前記ＭＯＳ絶縁膜に接する第４半導体層、及び、前記第４半導体層を挟むように前記第４半導体層の両側に設けられる一方及び他方の第５半導体層を形成する工程と、
前記半導体基板上に形成した層間絶縁層を貫通する貫通溝を形成する工程と、
前記貫通溝を介して、前記一方の前記第５半導体層と、前記第２半導体層と、を接続する配線層を前記層間絶縁層上に形成する工程と、
を備えた半導体装置の製造方法。
【請求項１３】
前記第２半導体層と、前記第５半導体層とを同時に形成する、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１半導体層上にフローティング層を形成する工程をさらに備え、
前記第５半導体層を形成する工程において、前記フローティング層に接するように、前記他方の前記第５半導体層を形成する、
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第５半導体層の不純物濃度を、前記フローティング層の不純物濃度よりも大きくする、
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記トレンチを形成する工程において、前記トレンチを複数形成し、
前記第２半導体層及び前記第３半導体層を、隣り合うトレンチ電極の間に形成する、
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、トレンチゲート構造を有するＩＧＢＴを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）において、設計上考慮すべき特性として、スイッチング時のターンオフ損失Ｅｏｆｆと、導通損失に関する飽和電圧Ｖｃｅ（ｓａｔ）とがある。しかしながら、これらにはトレードオフの関係がある。すなわち、ターンオフ損失Ｅｏｆｆを低減させると、飽和電圧Ｖｃｅ（ｓａｔ）が悪化し、飽和電圧Ｖｃｅ（ｓａｔ）を低減させると、ターンオフ損失Ｅｏｆｆが悪化する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３６７７４７号公報
【非特許文献】
【０００４】
【非特許文献１】Masakiyo Sumitomo, Hiroki Sakane, Kazuki Arakawa, Yasushi Higuchi and Masaki Matsui、” Injection Control Technique for High Speed Switching with a double gate PNM-IGBT”、 Proceedings of The 25th International Symposium on Power Semiconductor Devices & ICs, Kanazawa、p.33-36、2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１４に示すように、ＩＧＢＴにおけるターンオフ損失Ｅｏｆｆと、導通損失に関した飽和電圧Ｖｃｅ（ｓａｔ）とは、トレードオフの関係となっている。このような、ターンオフ損失Ｅｏｆｆ及び飽和電圧Ｖｃｅ（ｓａｔ）のトレードオフは、ＩＧＢＴにおいて、導通状態でのキャリア濃度に関係している。キャリア濃度が高いと、オン電圧及び飽和電圧Ｖｃｅ（ｓａｔ）は低くなる。しかしながら、その場合には、ターンオフした際のキャリアの排出に時間がかかり、ターンオフ損失Ｅｏｆｆが大きくなる。
【０００６】
図１５に示すように、特に、インバータ用途のＩＧＢＴは、Ｐ型のフローティング層を有している場合がある。このような構造を有することにより、ＩＧＢＴは、キャリアを蓄積させることができる。よって、導通損失に関した飽和電圧Ｖｃｅ（ｓａｔ）を低減させることができる。しかしながら、このようなＰ型のフローティング層にキャリアを蓄積させる構造は、キャリアの排出に伴うターンオフ損失Ｅｏｆｆを低減させることが困難となっている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、上面を有する半導体基板と、前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、前記トレンチ電極の近傍における前記半導体基板上に設けられたＭＯＳ電極と、前記ＭＯＳ電極と前記半導体基板との間に設けられたＭＯＳ絶縁膜と、を備え、前記半導体基板は、前記トレンチ電極の下端が到達した第１導電型の第１半導体層と、前記第１半導体層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記ＭＯＳ電極の下方に設けられた第４半導体層と、前記ＭＯＳ電極と前記第４半導体層との間に設けられたＭＯＳ絶縁膜と、前記第４半導体層を挟むように、前記第４半導体層の両側に設けられた一方及び他方の第５半導体層と、を備え、前記一方の前記第５半導体層と、前記第２半導体層と、を接続する配線層をさらに備える。
【発明の効果】
【０００９】
前記一実施の形態によれば、ターンオフ損失Ｅｏｆｆ及び導通損失に関した飽和電圧Ｖｃｅ（ｓａｔ）のトレードオフを改善することができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に係る半導体装置を例示した断面図である。
【図２】実施形態１に係る半導体装置の動作を例示した図である。
【図３】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチの形成工程を示す。
【図４】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ホールバリア層及びフローティング層の形成工程を示す。
【図５】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ウェル層の形成工程を示す。
【図６】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ絶縁膜の形成工程及びポリシリコンの堆積工程を示す。
【図７】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ電極及びＭＯＳ電極の形成工程を示す。
【図８】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ボディ層、チャネル層、ドレイン層及びソース層の形成工程を示す。
【図９】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、層間絶縁層、貫通溝、コンタクト溝及びコンタクト層の形成工程を示す。
【図１０】実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ配線層の形成工程を示す。
【図１１】実施形態２に係る半導体装置のドライバ回路を例示した回路図である。
【図１２】実施形態２に係る半導体装置を制御する入力信号を例示したグラフである。
【図１３】実施形態３に係る半導体装置のドライバ回路を例示した回路図である。
【図１４】飽和電圧とターンオフ損失との関係を例示したグラフである。
【図１５】ＩＧＢＴの半導体層を例示した断面図である。
【発明を実施するための形態】
【００１１】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１２】
（実施形態１：構成）
実施形態１に係る半導体装置及び半導体装置の製造方法を説明する。まず、実施形態１に係る半導体装置の構成を説明する。図１は、実施形態１に係る半導体装置を例示した断面図である。なお、図１においては、半導体装置１の上方に設けられたエミッタ配線層３２並びにコンタクト３４ａ及び３４ｂを模式的に示している。
【００１３】
図１に示すように、半導体装置１は、半導体基板５０を備えている。半導体基板５０は、ドリフト層１０、ホールバリア層１１、ボディ層１２、エミッタ層１３、チャネル層１４、ソース層１５ｓ、ドレイン層１５ｄ、ウェル層１６及びフローティング層１８を有している。半導体基板５０は、例えば、シリコンを含んだシリコン基板である。なお、半導体基板５０は、シリコンを含んだシリコン基板に限らず、他の半導体材料を含むものでもよい。半導体基板５０の主面を上面という。半導体基板５０は、上面を有している。ドリフト層１０及びホールバリア層１１を第１半導体層ともいう。ボディ層１２を第２半導体層ともいう。エミッタ層１３を第３半導体層ともいう。
【００１４】
トレンチ２０（２０ａ、２０ｂ）は、半導体基板５０の上面に形成されている。図においては、複数のトレンチ２０ａ及びトレンチ２０ｂが形成されているが、トレンチ２０という場合は、トレンチ２０ａまたはトレンチ２０ｂに限定せずに総称したものを意味している。
【００１５】
トレンチ２０は、半導体基板５０の上面に平行な面内で一方向に延在している。一方向に延在したトレンチ２０は、半導体基板５０の上面に複数設けられてもよい。複数のトレンチ２０は、半導体基板５０の上面に平行な面内において、一方向に直交する他方向に並んで配置されている。
【００１６】
ここで、半導体装置１を説明するために、ＸＹＺ直交座標軸系を導入する。半導体基板５０の上面に直交する方向をＺ軸方向とする。便宜上、＋Ｚ軸方向を上方、−Ｚ軸方向を下方という。なお、ＸＹＺ直交座標軸の各方向、並びに、上方及び下方は、半導体装置１を説明するための便宜上の方向であり、半導体装置１を使用する場合に、半導体基板５０の上面が、＋Ｚ軸方向及び上方を向いていることに限定するものではない。半導体基板５０の上面に平行な面内の一方向をＹ軸方向とする。よって、トレンチ２０が延びる一方向は、Ｙ軸方向となっている。半導体基板５０の上面に平行な面内において一方向と直交する他方向をＸ軸方向とする。複数のトレンチ２０は、Ｘ軸方向に並んで形成されている。
【００１７】
複数のトレンチ２０のうち、隣り合うトレンチ２０の一方を、トレンチ２０ａ、他方をトレンチ２０ｂという。例えば、＋Ｘ軸方向側のトレンチ２０をトレンチ２０ａといい、トレンチ２０ａの−Ｘ軸方向側に形成されたトレンチ２０をトレンチ２０ｂという。
【００１８】
トレンチ絶縁膜２１（２１ａ、２１ｂ）は、トレンチ２０の内面に形成されている。図においては、複数のトレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂが形成されているが、トレンチ絶縁膜２１という場合は、トレンチ絶縁膜２１ａまたはトレンチ絶縁膜２１ｂに限定せずに総称したものを意味している。
【００１９】
トレンチ絶縁膜２１は、材料として、例えば、シリコン酸化膜を含んでいる。なお、トレンチ絶縁膜２１は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。トレンチ２０ａの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ａという。また、トレンチ２０ｂの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ｂという。
【００２０】
トレンチ電極２２（２２ａ、２２ｂ）は、半導体基板５０の上面に形成されたトレンチ２０の内部に設けられている。図においては、複数のトレンチ電極２２ａ及びトレンチ電極２２ｂが形成されているが、トレンチ電極２２という場合は、トレンチ電極２２ａまたはトレンチ電極２２ｂに限定せずに総称したものを意味している。
【００２１】
トレンチ電極２２は、トレンチ２０の内部に、トレンチ絶縁膜２１を介して形成されている。よって、トレンチ絶縁膜２１は、トレンチ電極２２と半導体基板５０との間に設けられている。トレンチ電極２２は、導電材料として、例えば、ポリシリコンを含んでいる。したがって、トレンチ電極２２は、トレンチ２０の内部に導電材料が埋め込まれたものとなっている。
【００２２】
トレンチ電極２２は、トレンチ２０と同様に、一方向、すなわち、Ｙ軸方向に延在している。複数のトレンチ２０に導電材料が埋め込まれることにより、複数のトレンチ電極２２が設けられてもよい。複数のトレンチ電極２２が設けられた場合には、各トレンチ電極２２は、他方向、すなわち、Ｘ軸方向に並んで配置される。トレンチ２０ａの内部に形成されたトレンチ電極２２を、トレンチ電極２２ａという。また、トレンチ２０ｂの内部に形成されたトレンチ電極２２を、トレンチ電極２２ｂという。
【００２３】
コンタクト溝３０ａは、半導体基板５０の上面に形成されている。コンタクト溝３０ａは、半導体基板５０の上面に平行な面内において、一方向、すなわち、Ｙ軸方向に延びるように形成されている。コンタクト溝３０ａは、トレンチ２０と並んで配置されている。複数のトレンチ２０が形成されている場合には、コンタクト溝３０ａは、例えば、隣り合うトレンチ２０の間に配置されている。例えば、コンタクト溝３０ａは、トレンチ２０ａとトレンチ２０ｂとの間に設けられている。コンタクト溝３０ａは、トレンチ２０よりもＺ軸方向の長さが小さくなっている。すなわち、コンタクト溝３０ａの深さは、トレンチ２０の深さよりも小さくなっている。
【００２４】
トレンチ絶縁膜２１に接した半導体基板５０の部分を、ＩＧＢＴ領域という。例えば、ＩＧＢＴ領域は、隣り合うトレンチ電極２２の間に設けられている。例えば、ＩＧＢＴ領域は、隣り合うトレンチ電極２２ａ及びトレンチ電極２２ｂとの間に設けられている。
【００２５】
ＩＧＢＴ領域の近傍には、ＭＯＳ領域が設けられている。ＭＯＳ領域は、例えば、トレンチ電極２２ｂから見て、ＩＧＢＴ領域の反対側である。なお、ＭＯＳ領域は、トレンチ電極２２ｂから見て、ＩＧＢＴ領域の反対側に位置するとは限らない。例えば、ＩＧＢＴ領域の近傍にＭＯＳ領域が設けられていれば、ＩＧＢＴ領域とＭＯＳ領域との間に、任意の領域が含まれていてもよい。このように、半導体装置１は、ＩＧＢＴ領域と、ＭＯＳ領域とを含んでいる。まず、ＩＧＢＴ領域の構成を説明する。
【００２６】
（実施形態１：ＩＧＢＴ領域）
ＩＧＢＴ領域、例えば、隣り合うトレンチ電極２２の間には、下方から順に、ドリフト層１０、ホールバリア層１１、ボディ層１２及びエミッタ層１３が積層されている。エミッタ層１３は、トレンチ２０ａと、そのトレンチ２０ａに隣り合うコンタクト溝３０ａとの間において、ボディ層１２上に積層されている。ＩＧＢＴ領域の半導体基板５０において、ドリフト層１０、ホールバリア層１１、ボディ層１２及びエミッタ層１３は、トレンチ絶縁膜２１ａに接している。
【００２７】
ドリフト層１０は、例えば、Ｎ型不純物が低濃度にドープされたＮ−型の半導体層である。ドリフト層１０は、トレンチ絶縁膜２１に接している。例えば、ドリフト層１０は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ドリフト層１０には、トレンチ２０の下端及びトレンチ電極２２の下端が到達している。例えば、ドリフト層１０には、トレンチ２０ａの下端及びトレンチ電極２２ａの下端が位置している。なお、ドリフト層１０に、トレンチ２０ｂの下端及びトレンチ電極２２ｂの下端が位置してもよい。
【００２８】
便宜上、Ｎ型、Ｎ−型及びＮ＋型を第１導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第２導電型という。なお、Ｎ型、Ｎ−型及びＮ＋型を第２導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第１導電型としてもよい。また、Ｎ型不純物が低濃度にドープされていることを、Ｎ−型といい、Ｎ型不純物が高濃度にドープされていることを、Ｎ＋型といい、Ｎ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｎ型という。同様に、Ｐ型不純物が低濃度にドープされていることを、Ｐ−型といい、Ｐ型不純物が高濃度にドープされていることを、Ｐ＋型といい、Ｐ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｐ型という。
【００２９】
ドリフト層１０を第１半導体層という。なお、ドリフト層１０上に、ホールバリア層１１が設けられてもよい。その場合には、第１半導体層は、ドリフト層１０及びホールバリア層１１を含んでいる。ホールバリア層１１は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、ホールバリア層１１は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。したがって、第１半導体層は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ホールバリア層１１は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。
【００３０】
ボディ層１２は、第１半導体層上に設けられている。ボディ層１２は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、ボディ層１２は、トレンチ絶縁膜２１ａ及びトレンチ絶縁膜２１ｂに接している。ボディ層１２は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。ボディ層１２には、コンタクト溝３０ａの下端が位置している。ボディ層１２の下面は、第１半導体層に接している。
【００３１】
エミッタ層１３は、ボディ層１２上に設けられている。トレンチ絶縁膜２１は、トレンチ電極２２と、エミッタ層１３、ボディ層１２及び第１半導体層との間に設けられてもよい。
【００３２】
エミッタ層１３は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。例えば、エミッタ層１３は、トレンチ２０ａの側面に設けられたトレンチ絶縁膜２１ａに接している。また、エミッタ層１３は、トレンチ２０と、そのトレンチ２０に隣り合うコンタクト溝３０ａとの間に渡って設けられている。例えば、エミッタ層１３は、トレンチ２０ａとコンタクト溝３０ａとの間に設けられている。エミッタ層１３は、例えば、Ｎ型不純物が高濃度にドープされたＮ＋型の半導体層である。トレンチ電極２２が複数設けられた場合には、第２半導体層及び第３半導体層は、隣り合うトレンチ電極２２の間に設けられている。ＭＯＳ電極４２は、隣り合うトレンチ電極２２の間以外の半導体基板５０上に設けられている。
【００３３】
（実施形態１：ＭＯＳ領域）
次に、ＭＯＳ領域の構成を説明する。
ＭＯＳ電極４２は、ＭＯＳ領域の半導体基板５０上に設けられている。よって、ＭＯＳ電極４２は、トレンチ電極２２の近傍における半導体基板５０上に設けられている。ＭＯＳ電極４２は、導電材料を含んでいる。ＭＯＳ電極４２は、例えば、半導体基板５０の上面に平行な面内において、一方向、すなわち、Ｙ軸方向に延在している。
【００３４】
ＭＯＳ絶縁膜４１は、ＭＯＳ電極４２と半導体基板５０との間に設けられている。ＭＯＳ絶縁膜４１は、材料として、例えば、シリコン酸化膜を含んでいる。なお、ＭＯＳ絶縁膜４１は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。
【００３５】
ＭＯＳ領域における半導体基板５０は、ドリフト層１０、チャネル層１４、ドレイン層１５ｄ、ソース層１５ｓ、ウェル層１６及びフローティング層１８を含んでいる。チャネル層１４を第４半導体層ともいう。ドレイン層１５ｄ及びソース層１５ｓを、一方及び他方の第５半導体層ともいう。ドリフト層１０は、ＩＧＢＴ領域からＭＯＳ領域に渡って、半導体基板５０の下部に設けられている。
【００３６】
チャネル層１４は、ＭＯＳ電極４２の下方に設けられている。チャネル層１４は、ＭＯＳ絶縁膜４１に接している。よって、ＭＯＳ絶縁層４１は、ＭＯＳ電極４２とチャネル層１４との間に設けられている。チャネル層１４は、ウェル層１６上に設けられている。チャネル層１４は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。
【００３７】
ドレイン層１５ｄ及びソース層１５ｓは、チャネル層１４を挟むように、チャネル層１４の両側に設けられている。よって、ドレイン層１５ｄ及びソース層１５ｓは、チャネル層１４の両側に設けられた一方及び他方の第５半導体層である。ドレイン層１５ｄ及びソース層１５ｓは、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。第４半導体層及び第５半導体層は、同じ導電型であってもよい。ソース層１５ｓは、トレンチ絶縁膜２１ｂに接してもよい。
【００３８】
ウェル層１６は、チャネル層１４、ドレイン層１５ｄ及びソース層１５ｓの下方に渡って設けられている。ウェル層１６は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。
【００３９】
フローティング層１８は、ウェル層１６の下方に設けられている。フローティング層１８は、ＭＯＳ領域のドリフト層１０上に設けられている。フローティング層１８に、トレンチ電極２２ｂの下端が位置してもよい。フローティング層１８は、トレンチ絶縁膜２１ｂに接してもよい。また、フローティング層１８は、ソース層１５ｓに接してもよい。フローティング層１８は、Ｐ型不純物がドープされたＰ型の半導体層である。ドレイン層１５ｄ及びソース層１５ｓの不純物濃度は、フローティング層１８の不純物濃度よりも大きくてもよい。
【００４０】
コンタクト溝３０ｂは、半導体基板５０の上面に形成されている。コンタクト溝３０ｂは、半導体基板５０の上面に平行な面内において、一方向、すなわち、Ｙ軸方向に延びるように形成されている。コンタクト溝３０ｂは、トレンチ２０と並んで配置されている。例えば、コンタクト溝３０ｂは、ドレイン層１５ｄの上面に設けられている。コンタクト溝３０ｂは、トレンチ２０よりもＺ軸方向の長さが小さくなっている。すなわち、コンタクト溝３０ｂの深さは、トレンチ２０の深さよりも小さくなっている。
【００４１】
このように、半導体装置１は、半導体基板５０の他に、トレンチ絶縁膜２１及びトレンチ電極２２、ＭＯＳ絶縁膜４１及びＭＯＳ電極４２を備えている。半導体装置１は、さらに、層間絶縁膜３１、エミッタ配線層３２、フィールドストップ層、コレクタ層及びコレクタ配線層を備えてもよい。
【００４２】
層間絶縁層３１は、半導体基板５０上、トレンチ電極２２上及びＭＯＳ電極４２上に設けられている。層間絶縁層３１は、半導体基板５０におけるボディ層１２上、エミッタ層１３上、ドレイン層１５ｄ上及びソース層１５ｓ上に設けられている。層間絶縁層３１には、貫通溝３３ａ及び貫通溝３３ｂが設けられている。貫通溝３３ａ及び貫通溝３３ｂは、層間絶縁層３１を貫通するように形成されている。貫通溝３３ａは、コンタクト溝３０ａに連通している。貫通溝３３ｂは、コンタクト溝３０ｂに連通している。層間絶縁層３１は、絶縁材料として、例えば、シリコン酸化膜を含んでいる。なお、層間絶縁層３１は、シリコン酸化膜以外の絶縁材料を含んでいてもよい。
【００４３】
エミッタ配線層３２は、層間絶縁層３１上に設けられている。エミッタ配線層３２は、コンタクト３４ａを介してボディ層１２と接続している。コンタクト３４ａは、層間絶縁層３１を貫通した貫通溝３３ａ及びボディ層１２に形成されたコンタクト溝３０ａの内部に設けられている。よって、コンタクト３４ａの下端は、ボディ層１２の上端よりも下方に位置している。
【００４４】
また、エミッタ配線層３２は、コンタクト３４ｂを介してドレイン層１５ｄと接続している。コンタクト３４ｂは、層間絶縁層３１を貫通した貫通溝３３ｂの内部及びドレイン層１５ｄに形成されたコンタクト溝３０ｂの内部に設けられている。よって、コンタクト３４ｂの下端は、ドレイン層１５ｄの上端よりも下方に位置している。
【００４５】
このように、エミッタ配線層３２は、一方の第５半導体層であるドレイン層１５ｄと、ボディ層１２とを接続している。
【００４６】
コンタクト３４ａと、ボディ層１２との間にコンタクト層が設けられてもよい。また、コンタクト３４ｂと、ドレイン層１５ｄとの間にコンタクト層が設けられてもよい。コンタクト層は、例えば、Ｐ型不純物が高濃度にドープされたＰ＋型の半導体層である。
【００４７】
エミッタ配線層３２、コンタクト３４ａ及びコンタクト３４ｂは、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、エミッタ配線層３２、コンタクト３４ａ及びコンタクト３４ｂは、アルミニウム以外の導電材料を含んでもよい。また、エミッタ配線層３２、コンタクト３４ａ及びコンタクト３４ｂと、層間絶縁層３１、ボディ層１２及びドレイン層１５ｄとの間に、バリアメタルが設けられてもよい。
【００４８】
ドリフト層１０の下方に図示しないフィールドストップ層が設けられてもよい。フィールドストップ層は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。フィールドストップ層の下方に図示しないコレクタ層が設けられてもよい。コレクタ層は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。コレクタ層の下方に、コレクタ配線層が設けられてもよい。コレクタ配線層は、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、コレクタ配線層は、アルミニウム以外の導電材料を含んでもよい。
【００４９】
（実施形態１：動作）
次に、本実施形態に係る半導体装置１の動作を説明する。本実施形態の半導体装置１は、ＭＯＳトランジスタを有している。半導体装置１は、ＭＯＳ電極４２、ＭＯＳ絶縁膜４２、チャネル層１４、ドレイン層１５ｄ及びソース層１５ｓにより、デプレッション型のＭＯＳトランジスタを構成している。したがって、ＭＯＳ電極４２に正の電圧を印加すると、ＭＯＳトランジスタの導通状態が遮断される。ＭＯＳ電極４２に電圧を印加しないと、ＭＯＳトランジスタが導通状態となる。ＭＯＳ電極に電圧を印加する回路の導通は、制御部により制御される。ＭＯＳ領域におけるＭＯＳ電極４２に印加する電圧を、例えば、ＭＯＳゲート電圧という。
【００５０】
一方、ＩＧＢＴ領域においては、トレンチ電極２２ａに正の電圧を印加すると、トレンチ絶縁膜２１ａの近傍のボディ層１２に反転層が形成される。そして、エミッタ層１３及びドリフト層１０間が導通状態となる。トレンチ電極２２ａに電圧を印加しないと、エミッタ層１３及びドリフト層１０間の導通状態が遮断される。トレンチ電極２２に電圧を印加する回路の導通は、制御部により制御される。ＩＧＢＴ構造の導通状態を遮断することをターンオフという。ＩＧＢＴ領域におけるトレンチ電極２２に印加する電圧を、例えば、ＩＧＢＴゲート電圧という。
【００５１】
半導体装置１のドレイン層１５ｄと、ボディ層１２とは、エミッタ配線層３２によって接続されている。よって、ＭＯＳトランジスタを導通したキャリアは、エミッタ配線層３２に排出される。
【００５２】
図２は、実施形態１に係る半導体装置１の動作を例示した図である。横軸は、時間を示し、縦軸は、電流及び電圧を示している。縦軸に示す電流は、コレクタ電流である。縦軸に示す電圧は、ＩＧＢＴゲート電圧、ＭＯＳゲート電圧、及び、コレクタ電圧である。
【００５３】
図２に示すように、ＩＧＢＴゲート電圧として、正の電圧、例えば、＋１５Ｖを印加する。これにより、エミッタ層１３及びドリフト層１０間が導通状態となる。また、ＭＯＳゲート電圧として、正の電圧、例えば、＋１５Ｖを印加する。これにより、ＭＯＳトランジスタの導通状態が遮断される。よって、フローティング層１８に、キャリアとして、例えばホールが蓄積される。このようにして、コレクタ電圧における飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
【００５４】
次に、所定の時間（ｔ＝０）において、ＩＧＢＴ領域におけるＩＧＢＴゲート電圧を０にしてターンオフするが、その直前（ｔ＝−Δｔ）に、ＭＯＳゲート電圧を０Ｖにする。これにより、ＭＯＳトランジスタが導通状態となる。そうすると、フローティング層１８に蓄積されたキャリアがソース層１５ｓ、チャネル層１４を介してドレイン層１５ｄに移動する。ドレイン層１５ｄは、エミッタ配線層３２と接続されている。よって、フローティング層１８に蓄積されたキャリアは、エミッタ配線層３２に排出される。このとき、コレクタ電圧における飽和電圧Ｖｃｅ（ｓａｔ）は上昇する。
【００５５】
次に、所定の時間（ｔ＝０）において、ＩＧＢＴ領域におけるＩＧＢＴゲート電圧を、０Ｖにし、ターンオフする。これにより、コレクタ電流を、実線（ＭＯＳ制御あり）が示すように、速やかに減少させることができる。よって、ターンオフ動作、すなわち、コレクタ電流が流れない電流ゼロへの遷移時間を早くすることができる。
【００５６】
このように、半導体装置１は、トレンチ電極２２ａに電圧を印加する回路の導通を遮断する前に、ＭＯＳ電極４２に電圧を印加する回路の導通を遮断する制御部を備えている。制御部のこのような動作により、ターンオフ時のキャリア総数を低下させることができる。よって、ターンオフ損失Ｅｏｆｆを抑制することができる。これにより、飽和電圧Ｖｃｅ（ｓａｔ）を重視した設計をしても、ターンオフ損失Ｅｏｆｆを犠牲にすることがないので、ターンオフ損失Ｅｏｆｆ及び導通損失Ｖｃｅ（ｓａｔ）のトレードオフを改善することができる。
【００５７】
一方、図２の点線（ＭＯＳ制御なし）が示すように、ＭＯＳ電極４２による制御がない場合、すなわち、ＭＯＳ電極に正の電圧を印加した状態では、ターンオフ後にキャリア密度が減少する割合が小さくなっている。よって、コレクタ電流が流れない電流ゼロへの遷移時間を早くすることができず、ターンオフ損失Ｅｏｆｆを抑制することができない。すなわち、本実施形態のようなＭＯＳトランジスタを有していない場合には、ターンオフ損失Ｅｏｆｆ及び導通損失Ｖｃｅ（ｓａｔ）のトレードオフを改善することができない。
【００５８】
（実施形態１：製造方法）
次に、本実施形態に係る半導体装置１の製造方法を説明する。図３〜図１０は、実施形態１に係る半導体装置１の製造方法を例示した工程断面図であり、図３は、トレンチ２０の形成工程を示す。図４は、ホールバリア層１１及びフローティング層１８の形成工程を示す。図５は、ウェル層１６の形成工程を示す。図６は、トレンチ絶縁膜２１の形成工程及びポリシリコンの堆積工程を示す。図７は、トレンチ電極２２及びＭＯＳ電極４２の形成工程を示す。図８は、ボディ層１２、チャネル層１４、ドレイン層１５ｄ及びソース層１５ｓの形成工程を示す。図９は、層間絶縁層３１、貫通溝３３ａ及び３３ｂ、コンタクト溝３０ａ及び３０ｂ、並びに、コンタクト層３５ａ及び３５ｂの形成工程を示す。図１０は、エミッタ配線層３２の形成工程を示している。
【００５９】
図３に示すように、まず、半導体基板５０として、例えば、Ｎ−型シリコン単結晶のウエハを準備する。例えば、不純物としてリンが低濃度にドープされた半導体基板５０を用意する。半導体基板５０は、Ｎ−型のドリフト層１０を含んでいる。なお、半導体基板５０は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。
【００６０】
そして、図示しないパターニングされたハードマスク膜等を用いて、例えば、異方性ドライエッチングにより、半導体基板５０の上面にトレンチ２０を形成する。トレンチ２０を、半導体基板５０の上面に平行な面内における一方向、すなわち、Ｙ軸方向に延在するように形成する。トレンチ２０を複数形成してもよい。その後、例えば、ウェットエッチング等により、ハードマスク膜等を除去する。
【００６１】
次に、図４に示すように、例えば、熱酸化等により、半導体基板５０の上面及びトレンチ２０の内面に所定の厚さの絶縁膜５２を形成する。絶縁膜５２のうち、トレンチ２０の内面に形成されている部分は、トレンチ絶縁膜２１となる。このようにして、トレンチ２０の内面にトレンチ絶縁膜２１を形成する。
【００６２】
また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板５０の上面側にリン等のＮ型不純物を導入する。これにより、半導体基板５０の上面側にホールバリア層１１を形成する。また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板５０の上面側にボロン等のＰ型不純物を導入する。これにより、半導体基板５０の上面側にフローティング層１８を形成する。
【００６３】
ホールバリア層１１及びフローティング層１８の下方は、ドリフト層１０となる。このようにして、Ｎ−型のドリフト層１０を含む半導体基板５０において、ドリフト層１０上にＮ型のホールバリア層１１及びＰ型のフローティング層１８を形成する。各イオン注入後、レジスト膜をアッシング等により除去する。
【００６４】
次に、図５に示すように、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、フローティング層１８の上面側にリン等のＮ型不純物を導入する。これにより、フローティング層１８の上面側にウェル層１６を形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【００６５】
次に、図６に示すように、トレンチ２０の内部を埋め込むように、半導体基板５０における絶縁膜５２上及びトレンチ２０の内部における絶縁膜５２上に、例えば、ＣＶＤ等により、導電膜５３を堆積させる。導電膜５３は、例えば、リンがドープされたドープドポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜である。次に、例えば、ドライエチング等により、導電膜５３を絶縁膜５２までエッチバックする。
【００６６】
このようにして、図７に示すように、トレンチ絶縁膜２１が形成されたトレンチ２０の内部にトレンチ電極２２を形成する。次に、ウェル層１６上に、ＭＯＳ電極４２を形成する。ＭＯＳ電極４２を形成する際には、導電膜５３をエッチバックする際に、ＭＯＳ電極４２となる部分をマスク等で覆うことにより、導電膜５３を残留させてＭＯＳ電極４２を形成してもよい。ＭＯＳ電極４２と半導体基板５０との間の絶縁膜５２は、ＭＯＳ絶縁膜４１となる。このように、トレンチ２０の近傍の半導体基板５０の上面にＭＯＳ絶縁膜４２を形成し、ＭＯＳ絶縁膜４２が形成された半導体基板５０の上面にＭＯＳ電極４２を形成する。その後、ＭＯＳ電極４２上、トレンチ電極２２上及び半導体基板５０上にパターニングされたレジスト膜５１を形成する。
【００６７】
次に、図８に示すように、パターニングされたレジスト膜５１をマスクとして、ＭＯＳ電極４２を貫通するようにイオン注入し、ウェル層１６の上面側にボロン等のＰ型不純物を導入する。これにより、ウェル層１６の上面側にチャネル層１４を形成する。イオン注入後、レジスト膜５１をアッシング等により除去する。
【００６８】
また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、ＩＧＢＴ領域におけるホールバリア層１１上及びＭＯＳ領域におけるフローティング層１８上にボロン等のＰ型不純物を導入する。これにより、フローティング層１８の上面側にドレイン層１５ｄ及びソース層１５ｓを形成する。ドレイン層１５ｄ及びソース層１５ｓは、ウェル層１６及びチャネル層１４を挟むように形成される。
【００６９】
ソース層１５ｓを形成する際には、フローティング層１８に接するように、ソース層１５ｓを形成する。ドレイン層１５ｄ及びソース層１５ｓの不純物濃度を、フローティング層１８の不純物濃度よりも大きくする。
【００７０】
また、ＩＧＢＴ領域におけるホールバリア層１１上にボディ層１２を形成する。このように、ボディ層１２と、ドレイン層１５ｄ及びソース層１５ｓとを同時に形成してもよい。このようにして、ＭＯＳ電極４２の下方に設けられ、ＭＯＳ絶縁膜４１に接するチャネル層１４、及び、チャネル層１４を挟むようにチャネル層１４の両側に設けられるドレイン層１５ｄ及びソース層１５ｓを形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【００７１】
次に、図９に示すように、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等行うことにより、ヒ素等のＮ型不純物を導入する。これにより、ボディ層１２上に部分的にエミッタ層１３を形成する。このようにして、第１半導体層上に設けられるボディ層１２、及び、ボディ層１２上に設けられるエミッタ層１３を、トレンチ絶縁膜２１に接するように、半導体基板５０に形成する。トレンチ２０を形成する際に、トレンチ２０を複数形成し、ボディ層１２及びエミッタ層１３を、隣り合うトレンチ電極の間に形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【００７２】
そして、半導体基板５０上に、例えば、ＣＶＤ等により、層間絶縁層３１を形成する。層間絶縁層３１は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等のシリコン酸化膜を含んでいる。なお、層間絶縁層３１としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等でもよい。
【００７３】
次に、層間絶縁層３１上に、図示しないパターニングされたレジスト膜等を形成する。そして、パターニングされたレジスト膜等を用いて、例えば、異方性ドライエッチング等により、層間絶縁層３１に貫通溝３３ａ及び貫通溝３３ｂを形成する。このようにして、半導体基板５０上に形成した層間絶縁層３１を貫通する貫通溝３３ａ及び貫通溝３３ｂを形成する。
【００７４】
その後、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば、層間絶縁層３１を用いて、異方性ドライエッチングにより、貫通溝３３ａに連通し、ボディ層１２に到達するコンタクト溝３０ａを形成する。また、貫通溝３３ｂに連通し、ドレイン層１５ｄに到達する貫通溝３０ｂを形成する。
【００７５】
例えば、コンタクト溝３０ａ及びコンタクト溝３０ｂを介して、Ｐ型不純物をイオン注入することにより、ボディ層１２にコンタクト層３５ａを形成し、ドレイン層１５ｄにコンタクト層３５ｂを形成してもよい。
【００７６】
次に、図１０に示すように、スパッタリング等により、例えば、層間絶縁層３１上、貫通溝３３ａ及びコンタクト溝３０ａの内部、並びに、貫通溝３３ｂ及びコンタクト溝３０ｂの内部に、ボディ層１２及びドレイン層１５ｄと接続するように、アルミニウム等のメタル層を形成する。これにより、層間絶縁層３１上にエミッタ配線層３２が形成される。貫通溝３３ａ及びコンタクト溝３０ａの内部にコンタクト３４ａが形成される。貫通溝３３ｂ及びコンタクト溝３０ｂの内部にコンタクト３４ｂが形成される。
【００７７】
このように、貫通溝３３ａ及び貫通溝３３ｂを介して、ドレイン層１５ｄと、ボディ層１２と、を接続するエミッタ配線層３２を層間絶縁層３１上に形成する。なお、メタル層を形成する前に、層間絶縁層３１上、貫通溝３３の内面及びコンタクト溝３０の内面に、バリアメタル膜を形成してもよい。
【００７８】
また、ドリフト層１０の下方にフィールドストップ層及びコレクタ層を形成する。さらに、コレクタ層に接するコレクタ配線層を形成する。このようにして、半導体装置１が製造される。
【００７９】
次に、本実施形態の効果を説明する。
半導体装置１では、ＭＯＳトランジスタのドレイン層１５ｄがエミッタ配線層３２に接続されている。これにより、フローティング層１８に蓄積されたキャリアを、ＭＯＳトランジスタを介してエミッタ配線層３２に排出することができる。よって、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができるとともに、ターンオフ損失を低減することができる。
【００８０】
このように、本実施形態の半導体装置１は、飽和電圧Ｖｃｅ（ｓａｔ）を低減しつつ、ターンオフ損失Ｅｏｆｆを低減させることができる。したがって、飽和電圧Ｖｃｅ（ｓａｔ）を重視した設計をしても、ターンオフ損失Ｅｏｆｆを犠牲にすることがない。よって、ターンオフ損失Ｅｏｆｆ及び導通損失Ｖｃｅ（ｓａｔ）のトレードオフを改善することができる。
【００８１】
ＭＯＳトランジスタのチャネル層１４と、ソース層１５ｓ及びドレイン層１５ｄとを同じ導電型、例えば、Ｐ型の半導体層としている。これにより、半導体装置１のＭＯＳトランジスタは、ＭＯＳ電極４２、ＭＯＳ絶縁膜４１、チャネル層１４、ソース層１５ｓ及びドレイン層１５ｄにより、デプレッション型のＭＯＳトランジスタを構成している。よって、キャリアの蓄積及びキャリアの排出を、ＩＧＢＴのＯＮ及びＯＦＦの動作と同期させることができる。
【００８２】
例えば、ＩＧＢＴにおけるトレンチ電極２２に電圧を印加して、ＩＧＢＴを導通状態としているときに、ＭＯＳ電極４２に電圧を印加して、ＭＯＳトランジスタの導通を遮断することができる。これにより、フローティング層１８に、キャリアを蓄積することができる。
【００８３】
一方、ＩＧＢＴにおけるトレンチ電極２２の電圧を０Ｖにして、ターンオフする場合には、ターンオフする直前に、ＭＯＳ電極４２の電圧を０Ｖにして、ＭＯＳトランジスタを導通状態にする。これにより、フローティング層１８の蓄積キャリアをエミッタ配線層３２に排出することができる。このように、トレンチ電極２２を０Ｖにするときと、ＭＯＳ電極４２を０Ｖにするときとに時間差を設けることにより、ＩＧＢＴをターンオフした際の電流が０になるまでの遷移時間を短縮することができる。
【００８４】
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。実施形態２は、半導体装置を駆動させるドライバとして、ＩＧＢＴ領域におけるトレンチ電極２２用と、キャリア排出用のＭＯＳ電極用の２系統が設けられた例である。図１１は、実施形態２に係る半導体装置２のドライバ回路を例示した回路図である。図１２は、実施形態２に係る半導体装置を制御する入力信号を例示したグラフである。
【００８５】
図１１に示すように、半導体装置２においては、トレンチ電極２２に電圧を印加する回路のＩＧＢＴゲート用プリドライバ４３ａと、ＭＯＳ電極に電圧を印加する回路のＭＯＳゲート用プリドライバ４３ｂとを備えている。そして、制御部４４は、ＩＧＢＴゲート用プリドライバ４３ａ及びＭＯＳゲート用プリドライバ４３ｂに、入力信号Ａ及び入力信号Ｂを出力することにより、これらのプリドライバの２系統を制御している。具体的には、制御部４４は、ＩＧＢＴゲート用プリドライバ４３ａとＭＯＳゲート用プリドライバ４３ｂとが時間差で駆動するように制御する。
【００８６】
図１２に示すように、制御部４４は、時間ｔ＝ｔ０において、ＩＧＢＴゲート用プリドライバ４３ａに対して、入力信号Ａを出力するとともに、ＭＯＳゲート用プリドライバ４３ｂに対して、入力信号Ｂを出力する。これにより、例えば、ＩＧＢＴゲート電圧及びＭＯＳゲート電圧は＋１５Ｖとなる。よって、ＩＧＢＴは導通状態となり、ＭＯＳトランジスタは遮断状態となる。これにより、フローティング層１８にキャリアが蓄積される。
【００８７】
制御部４４は、時間ｔ＝−Δｔにおいて、ＭＯＳゲート電圧を０Ｖにする。これにより、ＭＯＳトランジスタが導通状態となる。そうすると、フローティング層１８に蓄積されたキャリアは、エミッタ配線層３２に排出される。
【００８８】
次に、制御部４４は、時間ｔ＝０において、ＩＧＢＴゲート電圧を０Ｖにし、ターンオフする。これにより、コレクタ電流を、速やかに減少させることができる。よって、ターンオフ動作を早くすることができる。
【００８９】
本実施形態によれば、半導体装置２は、ＩＧＢＴゲート用プリドライバ４３ａ及びＭＯＳゲート用プリドライバ４３ｂを有しているので、ＩＧＢＴ構造をターンオフする直前に、ＭＯＳトランジスタの導通状態を遮断することができる。よって、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができるとともに、ターンオフ損失を低減することができる。これ以外の構成及び効果は、実施形態１と同様である。
【００９０】
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。実施形態３は、ＭＯＳゲート用プリドライバを用いずに、ＭＯＳ電極４２及びトレンチ電極２２に印加する電圧を、共通のプリドライバを用いて制御する例である。図１３は、実施形態３に係る半導体装置３のドライバ回路を例示した回路図である。
【００９１】
図１３に示すように、半導体装置３は、トレンチ電極２２に電圧を印加する回路及びＭＯＳ電極４２に電圧を印加する回路の共通のプリドライバ４３を備えている。ＩＧＢＴの内部で、トレンチ電極２２に電圧を印加する回路及びＭＯＳ電極４２に電圧を印加する回路をショートさせてもよい。これにより、制御部４４は、プリドライバ４３を制御する際に、トレンチ電極２２に電圧を印加する回路の導通を遮断するのと同時に、ＭＯＳ電極４２に電圧を印加する回路の導通を遮断する。このような構成によっても、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができるとともに、ターンオフ損失を低減することができる。これ以外の構成及び効果は、実施形態１及び２と同様である。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００９３】
１、２、３  半導体装置
１０  ドリフト層
１１  ホールバリア層
１２  ボディ層
１３  エミッタ層
１４  チャネル層
１５ｄ  ドレイン層
１５ｓ  ソース層
１６  ウェル層
１８  フローティング層
２０、２０ａ、２０ｂ  トレンチ
２１、２１ａ、２１ｂ  トレンチ絶縁膜
２２、２２ａ、２２ｂ  トレンチ電極
３０ａ、３０ｂ  コンタクト溝
３１  層間絶縁層
３２  エミッタ配線層
３３ａ、３３ｂ  貫通溝
３４ａ、３４ｂ  コンタクト
３５ａ、３５ｂ  コンタクト層
４１  ＭＯＳ絶縁膜
４２  ＭＯＳ電極
４３、４３ａ、４３ｂ  プリドライバ
４４  制御部
５０  半導体基板
５１  レジスト膜
５２  絶縁膜
５３  導電膜
【図１】
2018207058.tif 000003
【図２】
2018207058.tif 000004
【図３】
2018207058.tif 000005
【図４】
2018207058.tif 000006
【図５】
2018207058.tif 000007
【図６】
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【図７】
2018207058.tif 000009
【図８】
2018207058.tif 000010
【図９】
2018207058.tif 000011
【図１０】
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【図１１】
2018207058.tif 000013
【図１２】
2018207058.tif 000014
【図１３】
2018207058.tif 000015
【図１４】
2018207058.tif 000016
【図１５】
2018207058.tif 000017