(57)【要約】【課題】狭額縁化が可能な表示装置を提供する。【解決手段】駆動部と、平面視で前記駆動部から離間し、前記駆動部と電気的に接続された画素回路と、平面視で前記画素回路と重なり、前記画素回路と電気的に接続された第１画素電極と、平面視で前記駆動部と重なり、前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２画素電極と、前記画素回路と前記第１画素電極との間、及び前記駆動部と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とを電気的に接続する中継配線と、を備えている、表示装置。【選択図】      図２
2018018002.tif 000002
【特許請求の範囲】
【請求項１】
駆動部と、
平面視で前記駆動部から離間し、前記駆動部と電気的に接続された画素回路と、
平面視で前記画素回路と重なり、前記画素回路と電気的に接続された第１画素電極と、
平面視で前記駆動部と重なり、前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２画素電極と、
前記画素回路と前記第１画素電極との間、及び前記駆動部と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とを電気的に接続する中継配線と、を備えている、表示装置。
【請求項２】
前記駆動部と前記中継配線との間、及び前記画素回路と前記中継配線との間に位置する第１絶縁膜と、
前記中継配線と前記第１画素電極との間、及び前記中継配線と前記第２画素電極との間に位置する第２絶縁膜と、
前記第１及び第２絶縁膜を貫通し、前記画素回路と前記第１画素電極とを電気的に接続するための接続部と、
前記第２絶縁膜を貫通し、平面視で前記接続部から離間し、前記中継配線と前記第１画素電極とを電気的に接続するための第１上接続部と、
前記第２絶縁膜を貫通し、前記中継配線と前記第２画素電極とを電気的に接続するための第２上接続部と、を備えている、請求項１に記載の表示装置。
【請求項３】
前記第１画素電極と隣り合い、前記第１画素電極よりも前記外縁部から離間する第３画素電極と、
平面視で前記第１画素電極と前記第３画素電極との間の隙間と重なり、光遮光性を有する遮光部と、を備えている、請求項１又は２に記載の表示装置。
【請求項４】
前記遮光部の端部は、平面視で前記第１画素電極と重なっており、
前記遮光部は、前記中継配線から離間し、前記中継配線と同一層上に位置している、請求項３に記載の表示装置。
【請求項５】
駆動部と、
それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有し、平面視で前記駆動部から離間した回路群と、
前記第１画素回路と電気的に接続された第１画素電極と、前記第２画素回路と電気的に接続され前記第１画素電極よりも面積が大きい第２画素電極と、前記第３画素回路と電気的に接続され前記第２画素電極よりも面積が大きい第３画素電極とを有し、平面視で前記回路群と重なる第１電極群と、
第４画素電極と、前記第４画素電極よりも面積が大きい第５画素電極と、前記第５画素電極よりも面積が大きい第６画素電極とを有し、平面視で前記駆動部と重なり前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２電極群と、
前記回路群と前記第１電極群との間、及び前記駆動部と前記第２電極群との間に位置する第１乃至第３中継配線を有する配線群と、を備え、
前記第１中継配線は、前記第１画素電極と前記第４画素電極とを電気的に接続し、
前記第２中継配線は、前記第２画素電極と前記第５画素電極とを電気的に接続し、
前記第３中継配線は、前記第３画素電極と前記第６画素電極とを電気的に接続している、表示装置。
【請求項６】
前記第１電極群と対向する第１カラーフィルタと、
前記第２電極群と対向し、前記第１カラーフィルタと同色の第２カラーフィルタと、を備えている、請求項５に記載の表示装置。
【請求項７】
前記駆動部と前記配線群との間、及び前記回路群と前記配線群との間に位置する第１絶縁膜と、
前記配線群と前記第１電極群との間、及び前記配線群と前記第２電極群との間に位置する第２絶縁膜と、
前記第１及び第２絶縁膜を貫通し、前記第１画素回路と前記第１画素電極とを電気的に接続するための第１接続部と、
前記第１及び第２絶縁膜を貫通し、前記第２画素回路と前記第２画素電極とを電気的に接続するための第２接続部と、
前記第１及び第２絶縁膜を貫通し、前記第３画素回路と前記第３画素電極とを電気的に接続するための第３接続部と、
前記第２絶縁膜を貫通し、平面視で前記第１接続部から離間し、前記第１中継配線と前記第１画素電極とを電気的に接続するための第１上接続部と、
前記第２絶縁膜を貫通し、平面視で前記第２接続部から離間し、前記第２中継配線と前記第２画素電極とを電気的に接続するための第２上接続部と、
前記第２絶縁膜を貫通し、平面視で前記第３接続部から離間し、前記第３中継配線と前記第３画素電極とを電気的に接続するための第３上接続部と、を備えている、請求項５又は６に記載の表示装置。
【請求項８】
前記第１電極群と前記第２電極群との間に位置し、平面視で前記配線群と重なり、前記配線群から離間している第３電極群を備えている、請求項５乃至７のいずれか１項に記載の表示装置。
【請求項９】
前記第１電極群と対向する第１カラーフィルタと、
前記第２電極群と対向し、前記第１カラーフィルタと同色の第２カラーフィルタと、
前記第３電極群と対向し、前記第１カラーフィルタと異なる色の第３カラーフィルタと、を備えている請求項８に記載の表示装置。
【請求項１０】
前記第１及び第２電極群は、第１方向に並び、
前記第２電極群の前記第１方向の幅は、前記第１電極群の前記第１方向よりも大きい、請求項５乃至９のいずれか１項に記載の表示装置。
【請求項１１】
前記第１電極群と隣り合い、前記第１電極群よりも前記外縁部から離間する第４電極群と、
平面視で前記第１電極群と前記第４電極群との間の隙間と重なり、光遮光性を有する遮光部と、を備えている、請求項５乃至１０のいずれか１項に記載の表示装置。
【請求項１２】
前記遮光部の端部は、平面視で前記第１電極群と重なっており、
前記遮光部は、前記配線群から離間し、前記配線群と同一層上に位置している、請求項１１に記載の表示装置。
【請求項１３】
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、特定方向からの入射光を散乱させる異方性散乱層が配置されている、請求項１乃至１２のいずれか１項に記載の表示装置。
【請求項１４】
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、どのような方向からの入射光でも散乱させる等方性散乱層が配置されている、請求項１乃至１２のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
サイネージ用途などの表示装置において、スケールアップのために、複数の表示装置をタイルのように並べて表示するマルチディスプレイシステムが知られている（例えば、特許文献１参照）。ところで、表示装置は、駆動部やダミー電極などを遮光するために、枠状の非表示部分（額縁）に、額縁遮光膜を備えている。上記のようなマルチディスプレイシステムにおいては、隣接する表示装置間に存在する額縁で表示画像が途切れてしまうため、表示品位の改善のために、表示装置のそれぞれの狭額縁化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４８９１８号公報
【特許文献２】特開２０１２−２４７６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、狭額縁化が可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、
駆動部と、平面視で前記駆動部から離間し、前記駆動部と電気的に接続された画素回路と、平面視で前記画素回路と重なり、前記画素回路と電気的に接続された第１画素電極と、平面視で前記駆動部と重なり、前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２画素電極と、前記画素回路と前記第１画素電極との間、及び前記駆動部と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とを電気的に接続する中継配線と、を備えている、表示装置が提供される。
【０００６】
本実施形態によれば、
駆動部と、それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有し、平面視で前記駆動部から離間した回路群と、第１画素電極と、前記第１画素電極よりも面積が大きい第２画素電極と、前記第２画素電極よりも面積が大きい第３画素電極とを有し、平面視で前記回路群と重なる第１電極群と、第４画素電極と、前記第４画素電極よりも面積が大きい第５画素電極と、前記第５画素電極よりも面積が大きい第６画素電極とを有し、平面視で前記駆動部と重なる第２電極群と、前記回路群と前記第１電極群との間、及び前記駆動部と前記第２電極群との間に位置する第１乃至第３中継配線と、を備え、前記第１画素電極は、前記第１画素回路と電気的に接続され、前記第２画素電極は、前記第２画素回路と電気的に接続され、前記第３画素電極は、前記第３画素回路と電気的に接続され、前記第１中継配線は、前記第１画素電極と前記第４画素電極とを電気的に接続し、前記第２中継配線は、前記第２画素電極と前記第５画素電極とを電気的に接続し、前記第３中継配線は、前記第３画素電極と前記第６画素電極とを電気的に接続している、表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、表示装置ＤＳＰの構成例を示す平面図である。
【図２】図２は、図１に示した表示装置ＤＳＰの領域ＣＡを拡大して示した平面図である。
【図３】図３は、図２に示した画素電極ＰＥ１及びＰＥ３を含む領域を拡大した平面図である。
【図４】図４は、図３中のＡ１−Ａ２線に沿った第１基板ＳＵＢ１の断面図である。
【図５】図５は、図３中のＢ１−Ｂ２線に沿った第１基板ＳＵＢ１の断面図である。
【図６】図６は、表示パネルＰＮＬの断面を示した図である。
【図７】図７は、図６に示した散乱層ＦＳの断面図である。
【図８】図８は、図７で図示した異方性散乱層ＡＳ１の平面図である。
【図９】図９は、散乱層ＦＳにおける散乱が等方的である場合の、入射光の光路の一例を示した表示パネルＰＮＬの断面図である。
【図１０】図１０は、図９に示した散乱層ＦＳの断面図である。
【図１１】図１１は、図１０に示した等方性散乱層ＩＳの平面図である。
【図１２】図１２は、セグメントＳＧの一構成例を示す図である。
【図１３】図１３は、図１２に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。
【図１４】図１４は、実施の形態１の変形例１を示す平面図である。
【図１５】図１５は、主画素ＰＸ、及び主画素回路ＣＲの一構成例を示す平面図である。
【図１６】図１６は、図１５に示した主画素ＰＸ１における画素電極とカラーフィルタとの位置関係を説明するための平面図である。
【図１７】図１７は、図１５に示した主画素回路ＣＲ１における回路群ＣＧ１乃至ＣＧ４の一構成例を示す模式図である。
【図１８】図１８は、図１５に示した主画素ＰＸ１における電極群ＥＧ１乃至ＥＧ４の一構成例を示す平面図である。
【図１９】図１９は、図１５に示した主画素ＰＸ２及びＰＸ３の一構成例を示す平面図である。
【図２０】図２０は、実施の形態２の変形例２における主画素ＰＸ１乃至ＰＸ３の構成を示す平面図である。
【図２１】図２１は、実施の形態２の変形例３における主画素ＰＸ１乃至ＰＸ３及び画素ブロックＢＸ１乃至ＢＸ３の構成を示す平面図である。
【図２２】図２２は、マルチディスプレイシステムの構成例を示す図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００９】
［実施の形態１］
図１は、表示装置ＤＳＰの構成例を示す平面図である。  
図中において、第１方向Ｘ及び第２方向Ｙは、互いに交差し、一例では、互いに直交している。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙと交差し、一例では第１方向Ｘ及び第２方向Ｙと直交している。また、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面に対して、直交する法線方向から表示装置ＤＳＰ又は表示パネルＰＮＬを視認することを平面視という。
【００１０】
表示装置ＤＳＰは、表示パネルＰＮＬ、駆動部ＤＲなどを備えている。表示パネルＰＮＬは、一例では、第１方向Ｘに沿った一対の長辺Ｌ１及びＬ２と、第２方向Ｙに沿った一対の短辺Ｓ１及びＳ２とを有する長方形状に形成されている。但し、表示パネルＰＮＬの形状は、図示した例に限定されるものではなく、四角形以外の多角形状や、円形状、楕円形状などの曲線部を有する形状であっても良い。
【００１１】
表示パネルＰＮＬは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、シール材ＳＥによって貼り合せられている。シール材ＳＥは、短辺Ｓ１及びＳ２、並びに、長辺Ｌ１及びＬ２に沿ってそれぞれ配置されており、一例ではループ状に配置されている。表示パネルＰＮＬは、シール材ＳＥの内側に、画像を表示する表示領域ＤＡを備えている。表示パネルＰＮＬは、表示領域ＤＡの外側に、枠状の非表示領域ＮＤＡを備えている。表示領域ＤＡには、後に詳述するが、複数の、画素電極や画素回路などが備えられている。第１基板ＳＵＢ１は、表示領域ＤＡにおいて、信号線ＳＬ、走査線ＧＬ、図示しない各種電圧を供給するための配線や電源線などを備えている。複数の信号線ＳＬは、それぞれ第１方向Ｘに並んでいる。複数の走査線ＧＬは、それぞれ第２方向Ｙに並んでいる。
【００１２】
駆動部ＤＲは、複数の画素回路へそれぞれに応じた映像信号等の各種電圧を供給し、複数の画素電極を駆動する機能を有している。駆動部ＤＲは、シール材ＳＥで囲まれた領域に位置する周辺回路Ｃｒ１乃至Ｃｒ４を備えている。周辺回路Ｃｒ１乃至Ｃｒ４は、第１基板ＳＵＢ１に配置され、非表示領域ＮＤＡから表示領域ＤＡ内の周縁部に亘って位置している。一例では、周辺回路Ｃｒ１は、短辺Ｓ１に沿って配置され、信号線駆動回路などを備えている。周辺回路Ｃｒ２は、長辺Ｌ１に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。周辺回路Ｃｒ３は、短辺Ｓ２に沿って配置され、保護回路などを備えている。周辺回路Ｃｒ４は、長辺Ｌ２に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。信号線ＳＬは、周辺回路Ｃｒ１及びＣｒ３に電気的に接続されている。走査線ＧＬは、周辺回路Ｃｒ２またはＣｒ４に電気的に接続されている。なお、駆動部ＤＲは、さらに、駆動タイミング発生回路や電源回路などを備えていても良い。
【００１３】
図示した例では、表示パネルＰＮＬは、非表示領域ＮＤＡに駆動ＩＣチップＣＰを備えている。駆動ＩＣチップＣＰは、短辺Ｓ１に沿った第１基板ＳＵＢ１の実装部ＭＴに実装されている。駆動ＩＣチップＣＰは、駆動部ＤＲを構成する各種回路の一部を備えている。
【００１４】
図２は、図１に示した表示装置ＤＳＰの領域ＣＡを拡大して示した平面図である。  
図示した例では、表示装置ＤＳＰは、それぞれの画素の表示に関する情報が記憶されるメモリとして、複数のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を表示領域ＤＡに備えている、いわゆるＭＩＰ（Ｍｅｍｏｒｙ  Ｉｎ  Ｐｉｘｅｌ）駆動方式の表示装置である。図中において、画素回路ＰＣがＳＲＡＭに相当し、画素電極ＰＥが各画素の表示領域に相当する。なお、メモリは、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの他の構成を適用してもよい。
【００１５】
表示領域ＤＡには、複数の、画素回路ＰＣ、画素電極ＰＥ、及び中継配線ＲＬが配置されている。また、周辺回路Ｃｒ１及びＣｒ４の一部は、表示領域ＤＡに位置している。図示した例では、表示領域ＤＡには、光遮光性を有する遮光部ＳＨが配置されている。図示した例では、非表示領域ＮＤＡには、シール材ＳＥ、ダミー電極ＤＭ、遮光層ＢＭが配置されており、周辺回路Ｃｒ１及びＣｒ４の一部も位置している。なお、表示領域ＤＡの非表示領域ＮＤＡに臨む外縁部のうち、第１方向Ｘに延在し第２方向Ｙで非表示領域ＮＤＡに対向する部分を外縁部ＤＡＹとし、第２方向Ｙに延在し第１方向Ｘで非表示領域ＮＤＡに対向する部分を外縁部ＤＡＸとする。
【００１６】
次に、表示領域ＤＡの構成について説明する。  
画素回路ＰＣは、平面視で、周辺回路Ｃｒ１及びＣｒ４（駆動部ＤＲ）から離間し、駆動部ＤＲの内側に配置されている。また、複数の画素回路ＰＣが遮光部ＳＨと重なっているが、幾つかの画素回路ＰＣは遮光部ＳＨと重なっていなくてもよい。画素回路ＰＣは、それぞれ、図１で図示した信号線ＳＬや走査線ＧＬで駆動部ＤＲと電気的に接続されている。幾つかの画素電極ＰＥは、駆動部ＤＲと重なっており、幾つかの画素電極ＰＥは、画素回路ＰＣと重なっている。また、幾つかの画素電極ＰＥは、遮光部ＳＨと重なっている。中継配線ＲＬは、それぞれ、外縁部ＤＡＸ又はＤＡＹ近傍に位置する複数の画素電極ＰＥを互いに電気的に接続している。中継配線ＲＬは、第３方向Ｚで、画素回路ＰＣと画素電極ＰＥとの間、及び駆動部ＤＲと画素電極ＰＥとの間に位置している。遮光部ＳＨは、駆動部ＤＲの内側に配置されている。遮光部ＳＨは、画素電極ＰＥの間の隙間を通って、第３方向Ｚの矢印の位置する側からの画素回路ＰＣへ入射する入射光を遮光する。なお、図示した例では、画素回路ＰＣや画素電極ＰＥは、それぞれ第１方向Ｘ及び第２方向Ｙに配列されているが、それらの配列は特に限定されるものではなく、別の方向に配列されていてもよく、千鳥で配列されていてもよい。
【００１７】
画素回路ＰＣ１，ＰＣ４，ＰＣ５、画素電極ＰＥ１乃至ＰＥ７、中継配線ＲＬ１，ＲＬ５を例に挙げ、画素回路ＰＣ及び画素電極ＰＥの平面視における位置関係及び接続関係について、より詳しく説明する。
【００１８】
画素回路ＰＣ１は、表示領域ＤＡに位置し、駆動部ＤＲと電気的に接続されている。画素回路ＰＣ１は、周辺回路Ｃｒ１から離間し、第１方向Ｘで周辺回路Ｃｒ１と隣り合っている。画素電極ＰＥ１は、画素回路ＰＣ１と重なっており、周辺回路Ｃｒ１から離間している。画素電極ＰＥ１には、遮光部ＳＨの端部が重なっている。画素電極ＰＥ１の一部は、平面視で周辺回路Ｃｒ１と重なっていてもよい。画素電極ＰＥ１は、画素回路ＰＣ１と電気的に接続されている。画素電極ＰＥ２及びＰＥ３は、周辺回路Ｃｒ１と重なり、画素回路ＰＣ１及び画素電極ＰＥ１から離間している。画素電極ＰＥ１乃至ＰＥ３は、第１方向Ｘに沿って同一直線上に並んでいる。画素電極ＰＥ２は、画素電極ＰＥ１と隣り合っており、画素電極ＰＥ１よりも外縁部ＤＡＸに近接している。画素電極ＰＥ３は、画素電極ＰＥ２と隣り合っており、画素電極ＰＥ２よりも外縁部ＤＡＸに近接している。  
中継配線ＲＬ１は、第１方向Ｘに延在し、画素電極ＰＥ１乃至ＰＥ３と重なっている。中継配線ＲＬ１は、画素電極ＰＥ１，ＰＥ２，ＰＥ３を互いに電気的に接続している。すなわち、画素電極ＰＥ１乃至ＰＥ３は、それぞれ画素回路ＰＣ１によって同期して駆動される。なお後述する様に、中継配線ＲＬ１は、第３方向Ｚで、画素回路ＰＣ１と画素電極ＰＥ１との間、周辺回路Ｃｒ１と画素電極ＰＥ２との間、及び周辺回路Ｃｒ１と画素電極ＰＥ３との間、に位置している。中継配線ＲＬ１は、図示した例では画素回路ＰＣ１と離間しているが、画素回路ＰＣ１と重なっていてもよい。
【００１９】
画素回路ＰＣ４は、画素回路ＰＣ１よりも駆動部ＤＲ（周辺回路Ｃｒ１及びＣｒ４）から離間している。画素電極ＰＥ４は、画素回路ＰＣ４と重なっており、画素回路ＰＣ４と電気的に接続されている。画素電極ＰＥ４及び画素回路ＰＣ４には、遮光部ＳＨが重なっている。
【００２０】
駆動部ＤＲと電気的に接続された画素回路ＰＣ５は、周辺回路Ｃｒ４から離間し、第２方向Ｙで周辺回路Ｃｒ４と隣り合っている。画素電極ＰＥ５は、第１方向Ｘで画素電極ＰＥ１と隣り合い、画素電極ＰＥ１よりも外縁部ＤＡＸから離間している。画素電極ＰＥ１とＰＥ５との間の隙間には、遮光部ＳＨが重なっている。また、画素電極ＰＥ５には、遮光部ＳＨの端部が重なっている。画素電極ＰＥ５は、画素回路ＰＣ５と重なっており、画素回路ＰＣ５と電気的に接続されている。  
画素電極ＰＥ６は、周辺回路Ｃｒ４と重なり、第２方向Ｙで画素電極ＰＥ５と隣り合っている。画素電極ＰＥ７は、周辺回路Ｃｒ４と重なり、第２方向Ｙで画素電極ＰＥ６と隣り合っている。画素電極ＰＥ６は画素電極ＰＥ５よりも外縁部ＤＡＹに近接し、画素電極ＰＥ７は画素電極ＰＥ６よりも外縁部ＤＡＹに近接している。  
中継配線ＲＬ５は、第２方向Ｙに延在し、画素電極ＰＥ５乃至ＰＥ７と重なっている。中継配線ＲＬ５は、画素電極ＰＥ５，ＰＥ６，ＰＥ７を互いに電気的に接続している。すなわち、画素電極ＰＥ５乃至ＰＥ７は、それぞれ画素回路ＰＣ５によって同期して駆動される。
【００２１】
次に、非表示領域ＮＤＡの平面視における構成について説明する。  
シール材ＳＥは、表示領域ＤＡの外縁部ＤＡＸ及びＤＡＹに沿って配置され、外縁部ＤＡＸ及びＤＡＹと間隔を空けて配置されている。図示した例では、シール材ＳＥは、周辺回路Ｃｒ１及びＣｒ４から離間している。
【００２２】
ダミー電極ＤＭは、外縁部ＤＡＸ及びＤＡＹに沿って配置され、外縁部ＤＡＸと遮光層ＢＭとの間、及び外縁部ＤＡＹと遮光層ＢＭとの間に位置している。図示した例では、ダミー電極ＤＭは外縁部ＤＡＸ及びＤＡＹに隣接し、ダミー電極ＤＭの一部がシール材ＳＥに重なっている。但し、ダミー電極ＤＭは、外縁部ＤＡＸ及びＤＡＹやシール材ＳＥから離間していてもよい。ダミー電極ＤＭは、図１に示した第１基板ＳＵＢ１に配置され、図示を省略する一定電位の電源線と電気的に接続されている。ここでの電源線とは、例えば、コモン駆動回路に接続されたコモン電位の電源線である。ダミー電極ＤＭは、イオン性不純物の取り込み等のために配置される。表示装置ＤＳＰは、ダミー電極ＤＭを備えていなくてもよい。  
遮光層ＢＭは、図１に示した第２基板ＳＵＢ２に配置されている。遮光層ＢＭは、外縁部ＤＡＸ及びＤＡＹに隣接し、表示領域ＤＡを囲んでいる。遮光層ＢＭは、シール材ＳＥ及びダミー電極ＤＭと重なっている。図示した例では、遮光層ＢＭは、周辺回路Ｃｒ１及びＣｒ４の全体とは重なっておらず、周辺回路Ｃｒ１及びＣｒ４の一部のみと重なっている。遮光層ＢＭは、周辺回路Ｃｒ１及びＣｒ４から離間していてもよい。表示装置ＤＳＰは、遮光層ＢＭを備えていなくてもよい。
【００２３】
図３は、図２に示した画素電極ＰＥ１及びＰＥ３を含む領域を拡大した平面図である。  
平面視で、画素回路ＰＣ１及び画素電極ＰＥ１と重なる領域には、下接続部ＣＴａ１及び上接続部ＣＴｃ１が配置されている。図示した例では、上接続部ＣＴｃ１の少なくとも一部が、下接続部ＣＴａ１と重なっている。下接続部ＣＴａ１及び上接続部ＣＴｃ１が、画素回路ＰＣ１と画素電極ＰＥ１とを電気的に接続するための接続部ＣＴ１に相当する。下接続部ＣＴａ１と上接続部ＣＴｃ１とは、互いに離間していてもよい。その様な場合には、下接続部ＣＴａ１と上接続部ＣＴｃ１とは、中継配線ＲＬ１と同一層上に形成された配線によって、電気的に接続されていればよい。
【００２４】
中継配線ＲＬ１及び画素電極ＰＥ１と重なる領域には、上接続部ＣＴｂ１が配置されている。中継配線ＲＬ１と画素電極ＰＥ１とは、上接続部ＣＴｂ１を介して電気的に接続されている。上接続部ＣＴｂ１は、図示した例では、第２方向Ｙに接続部ＣＴ１から離間している。但し、上接続部ＣＴｂ１は、上接続部ＣＴｃ１と一体に形成されていてもよい。上接続部ＣＴｂ１と上接続部ＣＴｃ１とが互いに離間している構成では、中継配線ＲＬ１のレイアウトをより自由に設計することができる。また、上接続部ＣＴｂ１は、図示した例では画素回路ＰＣ１から離間している。この様な構成では、中継配線ＲＬ１を平面視で画素回路ＰＣ１の導電部材の一部から離間して配置することができ、中継配線ＲＬ１が不所望な容量を形成することを抑制することができる。なお、画素回路ＰＣ１の導電部材とは、後述するスイッチ部ＳＷ１，ＳＷ２，ＳＷ３、インバータＩＶ１，ＩＶ２及び信号線ＳＬ、走査線ＧＬ、電源線ＶＬ、などである。
【００２５】
上接続部ＣＴｂ２及びＣＴｂ３は、上接続部ＣＴｂ１と第１方向Ｘに並んでいる。上接続部ＣＴｂ２は、中継配線ＲＬ１及び画素電極ＰＥ２と重なる領域に配置され、上接続部ＣＴｂ３は、中継配線ＲＬ１及び画素電極ＰＥ３と重なる領域に配置されている。中継配線ＲＬ１と画素電極ＰＥ２とは、上接続部ＣＴｂ２を介して電気的に接続されている。中継配線ＲＬ１と画素電極ＰＥ３とは、上接続部ＣＴｂ３を介して電気的に接続されている。
【００２６】
なお、画素回路ＰＣ４及び画素電極ＰＥ４と重なる領域には、下接続部ＣＴａ４及び上接続部ＣＴｃ４が重なって配置されている。画素回路ＰＣ４と画素電極ＰＥ４とは、下接続部ＣＴａ４及び上接続部ＣＴｃ４ｂによって構成される接続部ＣＴ４を介して電気的に接続されている。
【００２７】
全体的にみると、周辺回路Ｃｒ１の内側には、複数の接続部ＣＴ（下接続部ＣＴａ及び上接続部ＣＴｃ）が配置されている。接続部ＣＴは、それぞれ画素電極ＰＥに対応する領域に配置されている。また、周辺回路Ｃｒ１と重なる画素電極ＰＥ、及び周辺回路Ｃｒ１と隣り合う画素電極ＰＥ、のそれぞれに対応する領域には、それぞれ上接続部ＣＴｂが配置されている。
【００２８】
図示した例では、複数の接続部ＣＴは、第１方向Ｘに等ピッチで並び、且つ、第２方向Ｙにも等ピッチで並んでいる。接続部ＣＴの位置は、画素回路ＰＣのレイアウトによって決まり、図示した例では画素電極ＰＥに対応する領域の中央部に位置している。複数の上接続部ＣＴｂは、中継配線ＲＬに沿って配置され、図示した例では第１方向Ｘに等ピッチで並んでいる。上接続部ＣＴｂは、その位置を特に限定されるものではなく、図示した例では、画素電極ＰＥに対応する領域の第１方向Ｘでの中央部に位置し、第２方向Ｙでの端部に位置している。
【００２９】
次に、図４及び図５において、周辺回路Ｃｒ１、画素回路ＰＣ、中継配線ＲＬ、画素電極ＰＥ、などの第３方向Ｚの位置関係を説明する。なお、図４及び図５には、説明に必要な構成のみを図示している。また、第３方向Ｚの矢印の指す側を上（上方）とし、第３方向Ｚの矢印とは反対側を下（下方）とする。
【００３０】
図４は、図３中のＡ１−Ａ２線に沿った第１基板ＳＵＢ１の断面図である。  
図示した領域において、第１基板ＳＵＢ１は、絶縁基板１０、アンダーコート層ＵＣ、絶縁膜１１，１２，１３，１４、周辺回路Ｃｒ１、画素回路ＰＣ１、コンタクト電極ＥＣ１、中継配線ＲＬ１、及び画素電極ＰＥ１乃至ＰＥ３などを備えている。
【００３１】
絶縁基板１０は、例えば、第３方向Ｚで対向する一対の平坦な主面を有する絶縁基板である。アンダーコート層ＵＣは、絶縁基板１０の上に位置している。アンダーコート層ＵＣは、複数の絶縁膜によって形成された多層構造であってもよい。また、アンダーコート層ＵＣは、省略されてもよい。絶縁膜１１はアンダーコート層ＵＣの上方に位置し、絶縁膜１２は絶縁膜１１の上方に位置し、絶縁膜１３は絶縁膜１２の上方に位置し、絶縁膜１４は絶縁膜１３の上方に位置している。絶縁膜１１，１２，１４は、例えばシリコン窒化物やシリコン酸化物などの無機系材料によって形成されている。絶縁膜１３は、例えば樹脂などの有機系材料によって形成されている。但し、絶縁膜１１乃至１４の材料は特に限定されるものではなく、例えば、絶縁膜１３が無機系材料によって形成されてもよく、絶縁膜１４が有機系材料によって形成されていてもよい。
【００３２】
周辺回路Ｃｒ１は、アンダーコート層ＵＣの上面（アンダーコート層ＵＣが省略される場合は絶縁基板１０の上面）と、絶縁膜１３の下面と間の領域に位置している。なお、図示しないが、周辺回路Ｃｒ１は、上記の走査線や信号線などの各種配線、及び、ｎチャネルＭＯＳ薄膜トランジスタ（ＴＦＴ）やｐチャネルＭＯＳ−ＴＦＴなどの各種回路素子、などを備えている。周辺回路Ｃｒ１に備えられたＴＦＴの半導体層は、多結晶シリコンやアモルファスシリコンなどのシリコン系半導体、インジウムやガリウムや亜鉛などを含む酸化物系半導体、などの各種半導体材料から適宜選択して形成されることができる。なお、半導体層が多結晶シリコン製のＴＦＴは、ＣＭＯＳ−ＴＦＴを構成することができるため、駆動部ＤＲを小型化することができる。
【００３３】
画素回路ＰＣ１も、アンダーコート層ＵＣの上面（アンダーコート層ＵＣが省略される場合は絶縁基板１０の上面）と、絶縁膜１３の下面と間の領域に位置している。すなわち、画素回路ＰＣ１は、周辺回路Ｃｒ１と同一の層に位置している。画素回路ＰＣ１は、スイッチ部ＳＷ２を含んでいる。
【００３４】
スイッチ部ＳＷ２は、例えばＴＦＴで構成され、半導体層ＳＣ、ゲート電極ＧＥ、ソース・ドレインに相当するノード電極ＥＮを備えている。半導体層ＳＣは、絶縁基板１０の上方に位置し、絶縁膜１１によって覆われている。ゲート電極ＧＥは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。ゲート電極ＧＥは、図１２で後述するラッチ部ＬＴと図示しない領域で電気的に接続されている。なお、図示した例では、スイッチ部ＳＷ２は、ゲート電極ＧＥが半導体層ＳＣよりも上方に位置するトップゲート型ＴＦＴであるが、ゲート電極ＧＥが半導体層ＳＣよりも下方に位置するボトムゲート型ＴＦＴであってもよい。また、図示したスイッチ部ＳＷ２は、１個のゲート電極ＧＥが半導体層ＳＣと対向するシングルゲート型ＴＦＴであるが、２個のゲート電極ＧＥが半導体層ＳＣと対向するダブルゲート型ＴＦＴであってもよい。  
ノード電極ＥＮは、絶縁膜１２の上に位置し、半導体層ＳＣにコンタクトし、第３絶縁膜１３によって覆われている。ノード電極ＥＮは、図１２で後述する出力ノードＮｏｕｔに相当し、図１２で後述するスイッチ部ＳＷ３の半導体層とも図示しない領域で電気的に接続されている。
【００３５】
絶縁膜１３には、下接続部ＣＴａ１が形成されている。下接続部ＣＴａ１は、絶縁膜１３を貫通し、ノード電極ＥＮを絶縁膜１３から露出させている。コンタクト電極ＥＣ１は、下接続部ＣＴａ１の内部に形成されており、下接続部ＣＴａ１内部のノード電極ＥＮを覆っている。絶縁膜１４には、上接続部ＣＴｃ１、ＣＴｂ１乃至ＣＴｂ３が形成されている。上接続部ＣＴｃ１は、絶縁膜１４を貫通し、コンタクト電極ＥＣ１を絶縁膜１４から露出させている。コンタクト電極ＥＣ１は、画素電極ＰＥ１に覆われている。すなわち、接続部ＣＴ１は、画素回路ＰＣ１と画素電極ＰＥ１との間に位置している。なお、下接続部ＣＴａ１と上接続部ＣＴｃ１とは、図示した例では互いにその端部がずれて形成されていているが、互いに連続して形成されていてもよい。上接続部ＣＴｂ１乃至ＣＴｂ３は、絶縁膜１４を貫通し、中継配線ＲＬ１を露出させている。
【００３６】
中継配線ＲＬ１は、絶縁膜１３と絶縁膜１４との間に位置している。すなわち、中継配線ＲＬ１は、少なくとも絶縁膜１３の第３方向Ｚの厚さの分だけ、画素回路ＰＣ１及び周辺回路Ｃｒ１から離間している。従って、絶縁膜１３が有機材料膜であり、無機絶縁膜より膜厚である場合、中継配線ＲＬ１が、画素回路ＰＣ１や周辺回路Ｃｒ１との不所望な容量を形成することを抑制することができる。中継配線ＲＬ１は、例えばモリブデン、タングステン、アルミニウム、チタン、などの金属材料や、それらの合金材料によって形成されている。中継配線ＲＬ１の形成材料は、導電性材料であれば特に限定されるものではなく、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されていてもよい。また、中継配線ＲＬ１は、第３方向Ｚに積層された多層構造であってもよい。
【００３７】
画素電極ＰＥ１は、絶縁膜１４の上に位置し、上接続部ＣＴｃ１の内部にも配置されている。画素電極ＰＥ１は、上接続部ＣＴｃ１内部でコンタクト電極ＥＣ１と接触し、コンタクト電極ＥＣ１を介して画素回路ＰＣ１（ノード電極ＥＮ）と電気的に接続されている。画素電極ＰＥ１は、上接続部ＣＴｂ１の内部にも配置され、上接続部ＣＴｂ１内部で中継配線ＲＬ１と接触している。  
画素電極ＰＥ２は、画素電極ＰＥ１と間隔を空けて隣り合い、画素電極ＰＥ３は、画素電極ＰＥ２と間隔を空けて隣り合っている。画素電極ＰＥ２及びＰＥ３は、第３方向Ｚに周辺回路Ｃｒ１から離間している。画素回路ＰＥ２は、絶縁膜１４の上に位置し、上接続部ＣＴｂ２の内部にも配置されている。画素電極ＰＥ２は、上接続部ＣＴｂ２内部で中継配線ＲＬ１と接触している。画素回路ＰＥ３は、絶縁膜１４の上に位置し、上接続部ＣＴｂ３の内部にも配置されている。画素電極ＰＥ３は、上接続部ＣＴｂ３内部で中継配線ＲＬ１と接触している。  
図示した例では、画素電極ＰＥ１は、反射電極ＲＥ１と、透明電極ＴＥ１と、を備えている。画素電極ＰＥ２及びＰＥ３も、それぞれ反射電極ＲＥ２，ＲＥ３と、透明電極ＴＥ２，ＴＥ３と、を備えている。図５に示した画素電極ＰＥ４も同様の構成を有しており、本構成例では、全ての画素電極ＰＥが反射電極ＲＥ及び透明電極ＴＥを備えている。反射電極ＲＥは、画素電極ＰＥの下側に位置し、透明電極ＴＥは、反射電極ＲＥを覆っている。反射電極ＲＥは、アルミニウムや銀などの光反射性を有する金属材料によって形成されている。透明電極ＴＥは、ＩＴＯやＩＺＯなどの光透過性を有する透明導電材料によって形成されており、反射電極ＲＥの損傷や腐食を抑制し、画素電極ＰＥの光反射率の低下を抑制することができる。
【００３８】
図５は、図３中のＢ１−Ｂ２線に沿った第１基板ＳＵＢ１の断面図である。  
図示した領域における断面は、遮光部ＳＨが備えられ、中継配線ＲＬが配置されていない点で、図４に図示した断面と相違している。
【００３９】
図示した領域の断面では、第１基板ＳＵＢ１は、画素回路ＰＣ４、コンタクト電極ＥＣ４、遮光部ＳＨ、画素電極ＰＥ４、などを備えている。  
画素回路ＰＣ４も、画素回路ＰＣ１と同様に、駆動部ＤＲと同一の層に位置している。コンタクト電極ＥＣ４は、絶縁膜１３を貫通する下接続部ＣＴａ４の内部に配置され、下接続部ＣＴａ４内のノード電極ＥＮを覆っている。画素電極ＰＥ４は、絶縁膜１４を貫通する上接続部ＣＴｃ４の内部に配置され、コンタクト電極ＥＣ４と接触している。画素電極ＰＥ４は、コンタクト電極ＥＣ４を介して、画素回路ＰＣ４（ノード電極ＥＮ）と電気的に接続されている。  
遮光部ＳＨは、絶縁膜１３と絶縁膜１４との間に位置しており、中継配線ＲＬと同一層（絶縁膜１３）上に位置している。遮光部ＳＨは、例えば遮光性を有する金属材料で形成され、中継配線ＲＬと同じ材料によって形成されていることが望ましい。この場合、中継配線ＲＬと遮光部ＳＨとは、同じプロセスで同時に形成することが可能となる。図２に図示した様に、遮光部ＳＨは、中継配線ＲＬから離間している。また、図５に図示した様に、遮光部ＳＨは、下接続部ＣＴａ４及び上接続部ＣＴｃ４から離間している。遮光部ＳＨは、画素回路ＰＣ４と画素電極ＰＥ４との間に位置している。また、遮光部ＳＨは、隣り合う画素電極ＰＥの隙間に対向する領域にも配置されている。これにより、遮光部ＳＨは、隣り合う画素電極ＰＥの隙間を通り第１基板ＳＵＢ１の上方から画素回路ＰＣへ入射する光を遮光することができる。
【００４０】
図６は、表示パネルＰＮＬの断面を示した図である。  
ここでは、表示領域ＤＡにおける表示パネルＰＮＬの断面において、説明に必要な構成のみを図示している。表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、液晶層ＬＣ、及び、光学素子ＯＤを備えている。  
第１基板ＳＵＢ１は、図４乃至図５で説明した構成の他に、配向膜ＡＬ１を備えている。配向膜ＡＬ１は、画素電極ＰＥを覆っている。
【００４１】
第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、配向膜ＡＬ２などを備えている。  
遮光層ＢＭは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、図示した表示領域ＤＡにおいては隣り合う画素電極ＰＥの隙間に対向している。また、遮光層ＢＭは、図２に示した様に、非表示領域ＮＤＡにも配置されている。
【００４２】
カラーフィルタ層ＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置し、それらの一部が遮光層ＢＭと重なっている。カラーフィルタ層ＣＦは、図２で図示した画素電極ＰＥ１乃至ＰＥ７と対向しており、本構成例においては全ての画素電極ＰＥと対向している。カラーフィルタ層ＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタなどを含んでいる。赤色カラーフィルタは、赤色を表示する副画素（赤色画素）の画素電極に対向配置される。緑色カラーフィルタは、緑色を表示する副画素（緑色画素）の画素電極に対向配置される。青色カラーフィルタは、青色を表示する副画素（青色画素）の画素電極に対向配置される。カラーフィルタ層ＣＦが、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタを含んで構成されている場合、主画素は、赤色画素、緑色画素、青色画素を、それぞれ少なくとも１つ含んで構成される。なお、カラーフィルタ層ＣＦは、さらに他の色のカラーフィルタを含んでいても良く、一例では、白色を表示する副画素に配置される白色のカラーフィルタ、あるいは、透明層を含んでいても良い。
【００４３】
オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置している。共通電極ＣＥは、複数の画素電極ＰＥと対向している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成されている。配向膜ＡＬ２は、共通電極ＣＥを覆っている。
【００４４】
なお、第２基板ＳＵＢ２において、互いに異なる色を表示する副画素の境界においては、異なる色の複数のカラーフィルタが積層されることで、透過率を低減することができるため、遮光層ＢＭを省略しても良い。モノクロ表示タイプの表示パネルＰＮＬにおいては、カラーフィルタ層ＣＦは省略される。
【００４５】
液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、配向膜ＡＬ１と配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。液晶層ＬＣへの電圧が無印加の時、液晶分子ＬＭは、液晶層ＬＣに隣接する配向膜ＡＬ１及びＡＬ２の配向規制力によって初期配向している。液晶層ＬＣへ電圧が印加された時、液晶分子ＬＭの配向は、印加電圧の大きさに応じて、協同的に変化する。
【００４６】
光学素子ＯＤは、第２基板ＳＵＢ２の液晶層ＬＣに接する面とは反対側に位置している。光学素子ＯＤは、例えば散乱層ＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。図示した例では、散乱層ＦＳは絶縁基板２０に接着され、位相差板ＲＴは散乱層ＦＳに積層され、偏光板ＰＬは位相差板ＲＴに積層されている。なお、光学素子ＯＤの構成は、図示した例に限らない。
【００４７】
散乱層ＦＳは、画素電極ＰＥへの入射光、若しくは画素電極ＰＥで反射された反射光を散乱させるものであれば、その構成は特に限定されるものではない。また、散乱層ＦＳは、図示した例では光学素子ＯＤに備えられ第２基板ＳＵＢ２に配置されているが、画素電極ＰＥの中継配線ＲＬと対向する側とは反対側に配置され、画素電極ＰＥと対向していれば、その位置は特に限定されるものではない。散乱層ＦＳは、画素電極ＰＥでの反射光を拡散することで、画素電極ＰＥの凹凸などによって生じる表示ムラを抑制することができ、また、視野角を拡大することができる。  
図示した例では、散乱層ＦＳは、特定方向からの入射光を散乱させる異方性散乱層である。異方性散乱層である散乱層ＦＳは、図中の光源ＬＳ側からの入射光をほとんど散乱させずに透過し、特定方向、つまり、画素電極ＰＥでの反射光を散乱させる機能を有している。なお、異方性散乱層である散乱層ＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、１／４波長板としての機能を有している。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層した積層体であり、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。偏光板ＰＬは、透過軸を有し、透過軸と平行な偏光成分を透過させ、透過軸と直交する偏光成分を吸収、又は反射する。
【００４８】
このような表示パネルＰＮＬにおいて、光源ＬＳに近接する側が表示面側に相当する。図示した例では、光学素子ＯＤの表面が表示面に相当するが、光学素子ＯＤの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。光源ＬＳから表示パネルＰＮＬへ入射した光は、偏光板ＰＬを透過する際に、直線偏光となる。この入射光の偏光方向は、画素電極ＰＥに印加される電圧の大きさに応じて、液晶層ＬＣを通過する際に変化する。偏光方向が変化しない場合、入射光は、画素電極ＰＥで反射された後に、偏光板ＰＬを透過して表示面から出射される。偏光方向が９０°変化する場合、入射光は、画素電極ＰＥで反射された後、偏光板ＰＬで吸収又は反射され、表示面から出射されない。
【００４９】
図７は、図６に示した散乱層ＦＳの断面図である。  
図示した例では、散乱層ＦＳは、積層配置された異方性散乱層ＡＳ１及びＡＳ２を備えている。異方性散乱層ＡＳ１は、光源ＬＳに近接する側に上面ＡＳ１ａを有し、上面ＡＳ１ａとは反対側に下面ＡＳ１ｂを有している。異方性散乱層ＡＳ２は、光源ＬＳに近接する側に上面ＡＳ２ａを有し、上面ＡＳ２ａとは反対側に下面ＡＳ２ｂを有している。異方性散乱層ＡＳ２は、異方性散乱層ＡＳ１の画素電極ＰＥと対向する側に位置しており、異方性散乱層ＡＳ１及びＡＳ２は、例えば互いに接着されている。
【００５０】
異方性散乱層ＡＳ１は、複数の透明部材ＴＰ１と、複数の透明部材ＴＰ２と、を備えている。透明部材ＴＰ１の屈折率は、透明部材ＴＰ２の屈折率と異なる。透明部材ＴＰ１及びＴＰ２は、それぞれ、上面ＡＳ１ａから下面ＡＳ１ｂに亘って配置され、第３方向Ｚから同一方向に傾いている。複数の透明部材ＴＰ１及びＴＰ２は、上面ＡＳ１ａ（下面ＡＳ１ｂ）と平行な方向に交互に並んでいる。なお、異方性散乱層ＡＳ２も、透明部材ＴＰ１及びＴＰ２を備え、異方性散乱層ＡＳ１と同様の構成を備えている。図示した例では、下面ＡＳ１ｂにおける異方性散乱層ＡＳ１の透明部材ＴＰ２は、上面ＡＳ２ａにおける異方性散乱層ＡＳ２の透明部材ＴＰ２からずれて配置されている。
【００５１】
図８は、図７で図示した異方性散乱層ＡＳ１の平面図である。  
透明部材ＴＰ１及びＴＰ２は、例えば、第２方向Ｙにストライプ状に延在し、第１方向Ｘに交互に配置されている。透明部材ＴＰ１及びＴＰ２の第１方向Ｘの幅は、特に限定されるものではなく、例えば、透明部材ＴＰ１の第１方向Ｘの幅は、透明部材ＴＰ２の第１方向Ｘの幅よりも大きい。
【００５２】
なお、図８では、透明部材ＴＰ１及びＴＰ２は第２方向Ｙに延在する例を示したが、これに限定されない。透明部材ＴＰ１及びＴＰ２は、第１方向Ｘや、第１方向Ｘ及び第２方向Ｙと交差する方向に延在する構成であってもよい。  
また、図７及び図８に図示した異方性散乱層ＡＳ１及びＡＳ２は、複数の板状の透明部材ＴＰ２が、透明部材ＴＰ１中に所定間隔で配列された、いわゆるルーバー構造を示しているが、これに限定されない。異方性散乱層ＡＳ１及びＡＳ２は、複数の円柱状の透明部材ＴＰ２が、透明部材ＴＰ１中に配列された、いわゆるピラー構造（円柱状構造）であってもよい。散乱層ＦＳは、異なる構造の異方性散乱層を組み合わせた積層体であってもよい。
【００５３】
図９は、散乱層ＦＳにおける散乱が等方的である場合の、入射光の光路の一例を示した表示パネルＰＮＬの断面図である。  
図示した例では、散乱層ＦＳは、どのような方向からの入射光でも散乱させる等方性散乱層である。この様な散乱層ＦＳは、図中の光源ＬＳ側から画素電極ＰＥへの入射光を散乱させ、画素電極ＰＥでの反射光を散乱させる機能を有している。散乱層ＦＳは、例えば、光散乱性を有する粘着剤である。
【００５４】
図１０は、図９に示した散乱層ＦＳの断面図である。  
散乱層ＦＳは、等方性散乱層ＩＳを備えている。等方性散乱層ＩＳは、透明部材ＴＰ３と、複数の透明部材ＴＰ４と、を備えている。透明部材ＴＰ４の屈折率は、透明部材ＴＰ３の屈折率と異なる。透明部材ＴＰ４は、例えば球状に形成されているが、その形状は特に限定されるものではなく、柱状や円盤状などの他の形状であってもよい。複数の透明部材ＴＰ４は、透明部材ＴＰ３の中に分散して配置されている。
【００５５】
図１１は、図１０に示した等方性散乱層ＩＳの平面図である。  
図１０及び図１１に図示した様に、複数の透明部材ＴＰ４は、透明部材ＴＰ３の中に分散配置されている。図示した例では、透明部材ＴＰ３中の透明部材ＴＰ４の密度は、第１方向Ｘ及び第２方向Ｙで略均一である。
【００５６】
次に、画素を構成するセグメントＳＧの一構成例について説明する。ここでのセグメントＳＧとは、画像を表示するために独立して駆動される最小単位に相当し、本実施形態においては、画素電極ＰＥの数と同数のセグメントＳＧが構成されている。例えば、実施の形態２で後述する様に、主画素ＰＸが複数の副画素Ｐを備え、それぞれの副画素Ｐが複数の画素電極ＰＥを備えている場合、それぞれの副画素Ｐは複数のセグメントＳＧによって構成される。
【００５７】
図１２は、セグメントＳＧの一構成例を示す図である。  
セグメントＳＧは、液晶容量ＣＬＣ、及び、画素回路ＰＣを備えている。液晶容量ＣＬＣは、画素電極ＰＥと共通電極ＣＥとの間で発生する液晶層ＬＣの容量成分を意味している。画素電極ＰＥは、画素回路ＰＣと電気的に接続されている。また、画素回路ＰＣが図２に示した画素回路ＰＣ１やＰＣ５に相当する場合、画素電極ＰＥは、中継配線ＲＬと電気的に接続される。共通電極ＣＥは、画素電極ＰＥと対向し、図示しないコモン駆動回路と電気的に接続され、コモン電圧Ｖｃｏｍが印加される。
【００５８】
画素回路ＰＣは、３つのスイッチ部ＳＷ１〜ＳＷ３、及び、ラッチ部ＬＴを備えている。スイッチ部ＳＷ１は、例えば、単一のｎチャネルＭＯＳ−ＴＦＴによって構成されている。スイッチ部ＳＷ１は、その一端が信号線ＳＬと電気的に接続され、その他端がラッチ部ＬＴと電気的に接続されている。スイッチ部ＳＷ１のオン及びオフは、走査線ＧＬから供給される走査信号によって制御される。すなわち、スイッチ部ＳＷ１は、図１に示した周辺回路Ｃｒ２またはＣｒ４に含まれる走査線駆動回路から走査線ＧＬを介して走査信号φＶが与えられることによってオン（閉）状態となり、図１に示した周辺回路Ｃｒ１またはＣｒ３に含まれる信号線駆動回路から信号線ＳＬを介して供給されるデータ（階調に対応した信号電位）ＳＩＧを取り込む。
【００５９】
ラッチ部ＬＴは、互いに逆向きに並列接続されたインバータＩＶ１及びＩＶ２を備えている。インバータＩＶ１及びＩＶ２の各々は、例えば、ＣＭＯＳ−ＴＦＴを有するＣＭＯＳインバータによって構成されている。ラッチ部ＬＴは、スイッチ部ＳＷ１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。すなわち、ラッチ部ＬＴは、データを保持可能なメモリ部として機能する。
【００６０】
スイッチ部ＳＷ２及びＳＷ３の各々は、例えば、ｎチャネルＭＯＳ−ＴＦＴ及びｐチャネルＭＯＳ−ＴＦＴが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。スイッチ部ＳＷ２の一端には、電源線ＶＬ１が電気的に接続され、コモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられる。スイッチ部ＳＷ３の一端には、電源線ＶＬ２が電気的に接続され、コモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが与えられる。スイッチ部ＳＷ２及びＳＷ３の各々の他端は、互いに接続され、且つ、画素電極ＰＥと電気的に接続され、画素回路ＰＣの出力ノードＮｏｕｔとなる。スイッチ部ＳＷ２及びＳＷ３は、ラッチ部ＬＴの保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極ＣＥにコモン電圧Ｖｃｏｍが印加されている液晶容量ＣＬＣにおいて、電源線ＶＬを介して、画素電極ＰＥに同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。
【００６１】
なお、スイッチ部ＳＷ１乃至ＳＷ３、及びインバータＩＶ１，ＩＶ２に含まれるＴＦＴは、その構成を特に限定されるものではないが、例えばその半導体層が酸化物系半導体である場合、ＴＦＴはリーク電流を低減することができる。また、ＴＦＴの半導体層が多結晶シリコンである場合、ＴＦＴは高速なスイッチングが可能となる。
【００６２】
図１３は、図１２に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。  
ここでは、液晶層ＬＣに対して電圧が印加されない状態で黒を表示するノーマリーブラックモードを適用した場合を例に説明する。
【００６３】
画素回路ＰＣにおいては、スイッチ部ＳＷ１に対して走査信号φＶが与えられたタイミングで、信号線ＳＬに供給されたデータＳＩＧを取り込み、取り込んだデータＳＩＧに応じた電位をラッチ部ＬＴで保持する。画素回路ＰＣが論理“０”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は負極性となる。この場合、スイッチ部ＳＷ２はオフ（開）状態であって、スイッチ部ＳＷ３がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが印加される。これにより、画素電極ＰＥの画素電位は、共通電極ＣＥのコモン電圧Ｖｃｏｍと同等となる。このため、液晶層ＬＣに対して電圧が印加されず、セグメントＳＧは黒を表示する。
【００６４】
一方、画素回路ＰＣが論理“１”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は正極性となる。この場合、スイッチ部ＳＷ３はオフ（開）状態であって、スイッチ部ＳＷ２がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが印加される。これにより、画素電極ＰＥの画素電位と、共通電極ＣＥのコモン電圧Ｖｃｏｍとの間に電位差が生ずる。つまり、液晶層ＬＣに電圧が印加される。このため、液晶層ＬＣを透過する光が変調され、その一部が表示に寄与するため、セグメントＳＧは白を表示する。
【００６５】
上記の通り、本実施形態においては、画素回路ＰＣ内のメモリ部は、２値のデータ（論理“１”／論理“０”）を記憶することができ、この２値データに基づいてデジタル的に階調を表示することができる。このような２値データを用いたＭＩＰ方式の表示装置で階調表現を行おうとした場合、例えば、１つの副画素を複数のセグメントＳＧによって構成し、複数のセグメントＳＧの面積の組み合わせによって階調表示を実現する面積階調方式が適用され得る。ここで、面積階調方式とは、一例として、面積比を２０，２１，２２，…，２ｎ−１、という具合に重み付けしたＮ個のセグメントＳＧにより、２ｎ個の階調を表現する階調表現方式である。
【００６６】
このようなＭＩＰ方式によれば、メモリ部に保持されているデータを用いて副画素の階調が表現されるため、階調を反映した信号電位を画素毎に書き込む書込み動作をフレーム周期で実行する必要がない。このため、表示装置ＤＳＰの消費電力を低減することができる。
【００６７】
また、表示領域ＤＡに表示される表示画面のうち、一部の画素だけを書き換えたい、というニーズがある。この場合、部分的にセグメントＳＧの信号電位を書き換えれば良い。すなわち、書き換える必要のあるセグメントＳＧの画素回路ＰＣのみにデータを転送し、書き換え不要のセグメントＳＧの画素回路ＰＣについてはデータを転送する必要がなくなる。したがって、データ転送量を減らすことができるため、表示装置ＤＳＰの更なる省電力化を図ることができる、という利点もある。
【００６８】
また、ＭＩＰ方式を適用した構成においては、ラッチ部ＬＴの保持電位の極性に応じてスイッチ部ＳＷ２及びＳＷ３のいずれか一方がオン状態となることにより、画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。これにより、セグメントＳＧには常に一定電圧が印加されることになるため、シェーディングを抑制することができる。
【００６９】
本構成例によれば、表示装置ＤＳＰは、画素回路ＰＣ１と重なる画素電極ＰＥ１と、周辺回路Ｃｒ１と重なる画素電極ＰＥ２と、画素電極ＰＥ１と画素電極ＰＥ２とを電気的に接続する中継配線ＲＬ１と、を備えている。このため、周辺回路Ｃｒ１と重なる領域であっても、表示に寄与することができる。また、表示装置ＤＳＰは、画素電極ＰＥ１及びＰＥ２と同一直線上に並んだ画素電極ＰＥ３を備え、画素電極ＰＥ３は、中継配線ＲＬ１と電気的に接続されている。この様に、中継配線ＲＬ１は、画素回路Ｃｒ１と画素電極ＰＥ１との間、及び周辺回路Ｃｒ１と画素電極ＰＥ２との間に位置しているため、画素電極ＰＥ１乃至ＰＥ３は、互いに電気的に接続される為には中継配線ＲＬ１と重なってさえいればよく、平面視で中継配線ＲＬと重ならない画素電極ＰＥ４とそれぞれ同等の形状を有することができる。すなわち、表示装置ＤＳＰは、中継配線ＲＬで３つ以上の画素電極ＰＥを電気的に接続することが容易である。
【００７０】
また、例えば、画素回路ＰＣと画素電極ＰＥとの間には絶縁膜１３，１４が位置し、中継配線ＲＬは、絶縁膜１３と絶縁膜１４との間に位置している。この場合、接続部ＣＴが画素回路ＰＣと画素電極ＰＥとを電気的に接続し、上接続部ＣＴｂが中継配線ＲＬと画素電極ＰＥとを電気的に接続する。この様な構成においては、中継配線ＲＬ１は、平面視で画素電極ＰＥ１乃至ＰＥ３、及び画素回路ＰＣ１の配線等を迂回しなくてもよく、画素回路ＰＣ１及び画素電極ＰＥ１乃至ＰＥ３の位置に因らず配置可能である。更に、例えば上接続部ＣＴｂ１は、接続部ＣＴ１から離間しており、平面視で画素回路ＰＣ１から離間していてもよい。すなわち、表示装置ＤＳＰは、中継配線ＲＬ１のレイアウトの自由度を向上させることができる。
【００７１】
表示装置ＤＳＰが遮光部ＳＨを備え、遮光部ＳＨが画素電極ＰＥ１と画素電極ＰＥ５との間の隙間と重なる場合、遮光部ＳＨは、画素回路ＰＣのＴＦＴに入射して誤作動の原因となる外光を遮光することができるため、表示装置ＤＳＰの表示品位を改善させることができる。
【００７２】
また、遮光部ＳＨは、中継配線ＲＬから離間し、中継配線ＲＬと同じく絶縁膜１３と絶縁膜１４との間に位置している。このため、遮光部ＳＨ及び中継配線ＲＬは、同じ工程で同時に形成可能であり、表示装置ＤＳＰの製造コストの増加を抑制することができる。
【００７３】
以上説明した様に、本実施形態によれば、狭額縁化が可能な表示装置ＤＳＰを提供することができる。  
【００７４】
［変形例１］
図１４は、実施の形態１の変形例１を示す平面図である。  
本変形例は、画素電極ＢＥ１乃至ＢＥ６、及び中継配線ＲＬｂ１乃至ＲＬｂ４を備えている点で、図２に図示した構成例と相違している。
【００７５】
画素電極ＢＥ１乃至ＢＥ３は、第１方向Ｘに並んでいる。画素電極ＢＥ１は、画素電極ＰＥ１及びＰＥ６と隣り合い、画素電極ＰＥ６よりも外縁部ＤＡＸに近接し、画素電極ＰＥ１よりも外縁部ＤＡＹに近接している。画素電極ＢＥ２は、画素電極ＰＥ２及びＢＥ１と隣り合い、画素電極ＢＥ１よりも外縁部ＤＡＸに近接し、画素電極ＰＥ２よりも外縁部ＤＡＹに近接している。画素電極ＢＥ３は、画素電極ＰＥ３及びＢＥ２と隣り合い、画素電極ＢＥ２よりも外縁部ＤＡＸに近接し、画素電極ＰＥ３よりも外縁部ＤＡＹに近接している。画素電極ＢＥ４乃至ＢＥ６は、第１方向Ｘに並び、それぞれ画素電極ＢＥ１乃至ＢＥ３と第２方向Ｙで隣り合っている。
【００７６】
中継配線ＲＬｂ１乃至ＲＬｂ４は、中継配線ＲＬ１乃至ＲＬ５と同様に、絶縁膜１３と絶縁膜１４との間に位置している。中継配線ＲＬｂ１と画素電極ＢＥ１とが重なる領域に、上接続部ＣＴｄ１が配置されている。中継配線ＲＬｂ２と画素電極ＢＥ２とが重なる領域に、上接続部ＣＴｄ２が配置されている。中継配線ＲＬｂ３と画素電極ＢＥ３とが重なる領域に上接続部ＣＴｄ３が配置され、中継配線ＲＬｂ３と画素電極ＢＥ６とが重なる領域に上接続部ＣＴｄ６が配置されている。中継配線ＲＬｂ４と画素電極ＢＥ４とが重なる領域に上接続部ＣＴｄ４が配置され、中継配線ＲＬｂ４と画素電極ＢＥ５とが重なる領域に上接続部ＣＴｄ５が配置されている。上接続部ＣＴｄ１乃至ＣＴｄ６は、上接続部ＣＴｂと同様に、絶縁膜１４を貫通している。
【００７７】
中継配線ＲＬｂ１は、中継配線ＲＬ５と交差して電気的に接続され、第１方向Ｘに延在している。中継配線ＲＬｂ１と画素電極ＢＥ１とは、上接続部ＣＴｄ１を介して電気的に接続されている。中継配線ＲＬｂ４は、中継配線ＲＬ５と交差して電気的に接続され、第１方向Ｘに延在している。中継配線ＲＬｂ４と画素電極ＢＥ４とは上接続部ＣＴｄ４を介して電気的に接続され、中継配線ＲＬｂ４と画素電極ＢＥ５とは上接続部ＣＴｄ５を介して電気的に接続されている。すなわち、画素電極ＢＥ１，ＢＥ４，ＢＥ５は、画素電極ＰＥ６及びＰＥ７を介して画素電極ＰＥ５と電気的に接続され、画素電極ＰＥ５と同期して駆動される。
【００７８】
中継配線ＲＬｂ２は、中継配線ＲＬ１と交差して電気的に接続され、第２方向Ｙに延在している。中継配線ＲＬｂ２と画素電極ＢＥ２とは、上接続部ＣＴｄ２を介して電気的に接続されている。中継配線ＲＬｂ３は、中継配線ＲＬ１と交差して電気的に接続され、第２方向Ｙに延在している。中継配線ＲＬｂ３と画素電極ＢＥ３とは接続部ＣＴｄ３を介して電気的に接続され、中継配線ＲＬｂ３と画素電極ＢＥ６とは上接続部ＣＴｄ６を介して電気的に接続されている。すなわち、画素電極ＢＥ２，ＢＥ３，ＢＥ６は、画素電極ＰＥ２及びＰＥ３を介して画素電極ＰＥ１と電気的に接続され、画素電極ＰＥ１と同期して駆動される。
【００７９】
図示した例では、中継配線ＲＬｂ１と中継配線ＲＬ５との交差位置は、上接続部ＣＴｂ６であり、中継配線ＲＬｂ４と中継配線ＲＬ５との交差位置は、上接続部ＣＴｂ７である。また、中継配線ＲＬｂ２と中継配線ＲＬ１との交差位置は、上接続部ＣＴｂ２であり、中継配線ＲＬｂ３と中継配線ＲＬ１との交差位置は、上接続部ＣＴｂ３である。但し、それぞれの交差位置は、特に限定されるものではなく、それぞれ上接続部ＣＴｂから離間していてもよい。
【００８０】
また、画素電極ＢＥと画素電極ＰＥとの図示した接続関係は、あくまで一例であり、画素電極ＢＥ１乃至ＢＥ６は、それぞれ、画素電極ＰＥ１乃至ＰＥ３、若しくは、ＰＥ６及びＰＥ７のいずれか１つに電気的に接続されていればよい。例えば、画素電極ＢＥ１乃至ＢＥ６が全て画素電極ＰＥ１に電気的に接続され、画素電極ＰＥ１と同期して駆動されてもよい。
【００８１】
本変形例においても、図２に図示した構成例と同様の効果を得ることができる。また、本変形例によれば、画素回路ＰＣと第１方向Ｘ又は第２方向Ｙに沿って同一直線上に並ばない画素電極ＢＥであっても、画素回路ＰＣによって駆動することができる。すなわち、外縁部ＤＡＸと外縁部ＤＡＹとが交差する表示領域ＤＡの角部であっても、表示に寄与することができる。
【００８２】
次に、本実施形態において面積階調方式を適用した場合の、表示装置ＤＳＰの構成例について説明する。なお、以下において、実施の形態１と重複する構成については、説明を省略する。また、実施の形態２、及びその変形例は、実施の形態１で説明したのと同様の効果を得ることができる。
【００８３】
［実施の形態２］
図１５は、主画素ＰＸ、及び主画素回路ＣＲの一構成例を示す平面図である。  
本図は、領域ＣＡを拡大して図示した拡大図である。各構成要素の平面視における位置関係、及び接続関係について図１５乃至図２１を参照して説明する。  
表示装置ＤＳＰは、複数の主画素ＰＸと、複数の主画素ＰＸをそれぞれ駆動する複数の主画素回路ＣＲと、を備えている。主画素ＰＸは、表示の最小単位を構成する領域に相当する。主画素ＰＸは、図示した例では第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状であるが、その形状を特に限定されるものではなく、多角形や円形などの他の形状であってもよい。
【００８４】
主画素ＰＸは複数の画素電極ＰＥを備え、主画素回路ＣＲは複数の画素回路ＰＣを備えている。本図では、駆動部ＤＲから延出し、それぞれの画素回路ＰＣに接続される各種配線の代表例として、電源線ＶＬを図示している。電源線ＶＬは、周辺回路Ｃｒ４から第２方向Ｙに延出し、平面視で複数の画素電極ＰＥ及び複数の画素回路ＰＣと重なっている。電源線ＶＬは、中継配線ＲＬとは第３方向Ｚで離間しているので、中継配線ＲＬと平面視で交差する様に配置されていてもよい。
【００８５】
主画素回路ＣＲ１は、駆動部ＤＲから離間し、周辺回路Ｃｒ１と第１方向Ｘで隣り合っている。主画素ＰＸ１は、主画素回路ＣＲ１と重なり、主画素ＰＸ１の画素電極ＰＥは、それぞれ主画素回路ＣＲ１の画素回路ＰＣと電気的に接続されている。主画素ＰＸ２及びＰＸ３は、周辺回路Ｃｒ１と重なり、主画素ＰＸ１と第１方向Ｘに並んでいる。主画素ＰＸ２は、主画素ＰＸ１と隣り合い、主画素ＰＸ１よりも外縁部ＤＡＸに近接している。主画素ＰＸ３は、主画素ＰＸ２と隣り合い、主画素ＰＸ２よりも外縁部ＤＡＸに近接している。配線群ＬＧ１は、中継配線ＲＬ１１乃至ＲＬ１３を有し、主画素ＰＸ１乃至ＰＸ３の画素電極ＰＥ同士を電気的に接続している。
【００８６】
主画素ＰＸ１に対応する領域には、電源線ＶＬ及び中継配線ＲＬが配置されている。主画素ＰＸ１よりも駆動部ＤＲの内側に位置する主画素ＰＸに対応する領域には、電源線ＶＬが配置され、中継配線ＲＬが配置されない。主画素ＰＸ２及びＰＸ３に対応する領域には、電源線ＶＬが配置されず、中継配線ＲＬが配置されている。電源線ＶＬは第２方向Ｙに延在し、主画素ＰＸ１乃至ＰＸ３に対応する領域に配置される中継配線ＲＬは第１方向Ｘに延在している。このため、画素電極ＰＥに重なる配線の密度及び向きが場所によって異なることにより、画素電極ＰＥの表面形状が画素電極ＰＥの配置位置によって異なり、画素電極ＰＥでの光反射にムラが生じる場合がある。しかし、表示装置ＤＳＰは、図７乃至１１に図示した散乱層ＦＳを備えることで、画素電極ＰＥで反射された反射光を散乱させることができ、表示ムラの発生を抑制することができる。
【００８７】
主画素ＰＸ１は、遮光部ＳＨの端部と重なっている。また、遮光部ＳＨは、主画素ＰＸ１の周辺回路Ｃｒ１から離間する側に位置する主画素ＰＸ同士の間の隙間と重なっている。すなわち、遮光部ＳＨは、主画素ＰＸ１よりも駆動部ＤＲの内側に位置する後述の電極群ＥＧ２と、電極群ＥＧ１とは反対側で電極群ＥＧ２と隣り合う電極群ＥＧと、の間の隙間と重なっている。
【００８８】
図１６は、図１５に示した主画素ＰＸ１における画素電極とカラーフィルタとの位置関係を説明するための平面図である。  
主画素ＰＸ１は、面積階調によって輝度が制御される副画素Ｐ１，Ｐ２，Ｐ３，Ｐ４を備えている。副画素Ｐ１乃至Ｐ４は、それぞれ主画素ＰＸ１の中で同じ色を表示する領域に相当し、それぞれ異なる色を表示する。主画素ＰＸ１は、遮光層ＢＭによって区画されている。副画素Ｐ１乃至Ｐ４も、それぞれ遮光層ＢＭによって区画されている。副画素Ｐ１乃至Ｐ４は、四角形状であり、副画素Ｐ１乃至Ｐ４の面積はほぼ等しい。図示した例では、副画素Ｐ１乃至Ｐ４は、第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状である。
【００８９】
副画素Ｐ１及び副画素Ｐ２は、第１方向Ｘに並んでいる。副画素Ｐ３及び副画素Ｐ４は、第１方向Ｘに並んでいる。また、副画素Ｐ１及び副画素Ｐ３は、第２方向Ｙに並んでいる。副画素Ｐ２及び副画素Ｐ４は、第２方向Ｙに並んでいる。図示した例では、副画素Ｐ１は緑色（Ｇ）を表示するＧ画素であり、副画素Ｐ２は、赤色（Ｒ）を表示するＲ画素であり、副画素Ｐ３は青色（Ｂ）を表示するＢ画素であり、副画素Ｐ４は白色（Ｗ）を表示するＷ画素である。
【００９０】
副画素Ｐ１は、第１方向Ｘで副画素Ｐ２と隣り合い、第２方向Ｙで副画素Ｐ３と隣り合っている。副画素Ｐ４は、副画素Ｐ１の対角に位置し、第１方向Ｘで副画素Ｐ３と隣り合い、第２方向Ｙで副画素Ｐ２と隣り合っている。なお、本図に示す副画素Ｐ１乃至Ｐ４に対応する色は、一例であり、それぞれ対応する色が別の色であってもよい。ただし、Ｂ画素及びＷ画素は隣り合っていることが好ましい。さらに、Ｒ画素及びＧ画素は隣り合っていることが好ましい。
【００９１】
副画素Ｐ１乃至Ｐ４は、それぞれ３ビットの階調を表現するための３つのセグメントＳＧを備えている。本構成例において、各セグメントＳＧの表示領域とは、各セグメントＳＧに対応する画素電極ＰＥが配置され、遮光層ＢＭによって区画された領域に相当するものとする。各セグメントＳＧの面積とは、各セグメントＳＧの表示領域の面積であるものとする。
【００９２】
主画素ＰＸ１において、副画素Ｐ１乃至Ｐ４は、それぞれ同様の構成を有している。各副画素の構成について、以下により詳細に説明する。なお、副画素Ｐ１を例に説明し、他の副画素Ｐ２乃至Ｐ４についての詳細な説明を省略する。
【００９３】
副画素Ｐ１は、３ビットの階調を表示するための３つのセグメントＳＧ１１乃至ＳＧ１３で構成されている。副画素Ｐ１は、３つの画素電極ＰＥ１１乃至ＰＥ１３で構成された電極群ＥＧ１を備えている。画素電極ＰＥ１１はセグメントＳＧ１１の表示領域に配置され、画素電極ＰＥ１２はセグメントＳＧ１２の表示領域に配置され、画素電極ＰＥ１３はセグメントＳＧ１３の表示領域に配置されている。平面視で、それぞれの画素電極ＰＥ１１乃至画素電極ＰＥ１３は、互いに遮光層ＢＭを介して対向している。
【００９４】
セグメントＳＧ１１の面積は、３ビットの面積階調における最下位のビット（例えば２０）に相当する表示領域である。セグメントＳＧ１３の面積は、３ビットの面積階調における最上位のビット（例えば２２）に相当する表示領域である。セグメントＳＧ１２の面積は、３ビットの面積階調における中間のビット（例えば２1）に相当する表示領域である。これらのセグメントＳＧ１１乃至ＳＧ１３の組み合わせにより、３ビットの面積階調表示が可能となる。
【００９５】
セグメントＳＧ１２の面積はセグメントＳＧ１１の面積よりも大きく、セグメントＳＧ１３の面積はセグメントＳＧ１２の面積よりも大きい。同様に、画素電極ＰＥ１２の面積は画素電極ＰＥ１１の面積よりも大きく、画素電極ＰＥ１３の面積は画素電極ＰＥ１２の面積よりも大きい。セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３の面積比は、例えば、１：２：４（＝２０：２１：２２）である。または、画素電極ＰＥ１１、画素電極ＰＥ１２、及び、画素電極ＰＥ１３の面積比が、１：２：４（＝２０：２１：２２）である。なお、画素電極ＰＥ１１乃至ＰＥ１３の面積比の組み合わせ、またはセグメントＳＧ１１乃至セグメントＳＧ１３の面積比の組み合わせは、上記の例に限定されるものではない。
【００９６】
副画素Ｐ１は、カラーフィルタＣＦ１１乃至ＣＦ１３で構成されたカラーフィルタＣＦ１を備えており、カラーフィルタＣＦ１は例えば緑色カラーフィルタである。第３方向Ｚにおいて、カラーフィルタＣＦ１は、電極群ＥＧ１と対向しており、カラーフィルタＣＦ１１乃至ＣＦ１３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と対向している。平面視で、それぞれのカラーフィルタＣＦ１１乃至ＣＦ１３の間には遮光層ＢＭが配置されている。例えば、カラーフィルタＣＦ１１乃至ＣＦ１３は個別に形成され、それぞれの互いに対向する端部が、平面視で遮光層ＢＭと重なっている。カラーフィルタＣＦ１１乃至ＣＦ１３は、一体に形成されていてもよい。なお、電極群ＥＧ１及びカラーフィルタＣＦ１は、図１５で図示した主画素回路ＣＲ１と平面視で重なっている。
【００９７】
副画素Ｐ２は、セグメントＳＧ２１乃至２３で構成されており、画素電極ＰＥ２１乃至ＰＥ２３で構成された電極群ＥＧ２を備えている。副画素Ｐ２は、カラーフィルタＣＦ２１乃至ＣＦ２３で構成され、且つ電極群ＥＧ２と重なる赤色のカラーフィルタＣＦ２を備えている。副画素Ｐ３は、セグメントＳＧ３１乃至３３で構成されており、画素電極ＰＥ３１乃至ＰＥ３３で構成された電極群ＥＧ３を備えている。副画素Ｐ３は、カラーフィルタＣＦ３１乃至ＣＦ３３で構成され、且つ電極群ＥＧ３と重なる青色のカラーフィルタＣＦ３を備えている。副画素Ｐ４は、セグメントＳＧ４１乃至４３で構成されており、画素電極ＰＥ４１乃至ＰＥ４３で構成された電極群ＥＧ４を備えている。副画素Ｐ４は、カラーフィルタＣＦ４１乃至ＣＦ４３で構成され、且つ電極群ＥＧ４と重なる白色のカラーフィルタＣＦ４を備えている。
【００９８】
なお、副画素Ｐ１乃至Ｐ４の色がＲＧＢＷとは異なる場合、それぞれのカラーフィルタＣＦ１乃至ＣＦ４の色を変えればよい。
【００９９】
図１７は、図１５に示した主画素回路ＣＲ１における回路群ＣＧ１乃至ＣＧ４の一構成例を示す模式図である。  
ここでは、画素回路ＰＣは、図中の一点鎖線で示した領域に形成されるものとし、その具体的な構成の図示は省略するが、図１２に示した等価回路を実現できれば如何なる構成であっても良い。図示した例において、第１方向Ｘに並ぶ画素回路ＰＣは、いずれも同一レイアウトの構成を有している。また、第２方向Ｙに隣り合う画素回路ＰＣは、第１方向Ｘに延在する直線を対称軸として、互いに線対称なレイアウトの構成を有している。図示した例では、信号線ＳＬ２が対称軸に相当する。一例では、１つの画素回路ＰＣは、隣り合う２本の信号線ＳＬと、隣り合う２本の走査線ＧＬと、で区画された領域に形成されるが、この例に限らず、電圧ＦＲＰあるいは電圧ＸＦＲＰを供給するための電源線ＶＬなどの他の配線によって区画されたものであっても良い。
【０１００】
画素回路ＰＣ１１乃至ＰＣ１３、及び、画素回路ＰＣ２１乃至ＰＣ２３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成され、且つ、第１方向Ｘに並んでいる。画素回路ＰＣ３１乃至ＰＣ３３、及び、画素回路ＰＣ４１乃至ＰＣ４３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成され、且つ、第１方向Ｘに並んでいる。  
画素回路ＰＣ１１は画素回路ＰＣ１２と画素回路ＰＣ１３との間に位置し、画素回路ＰＣ２１は画素回路ＰＣ２２と画素回路ＰＣ２３との間に位置している。画素回路ＰＣ１２と画素回路ＰＣ２２とは、互いに隣り合い、画素回路ＰＣ１１と画素回路ＰＣ２１との間に位置している。画素回路ＰＣ３１は画素回路ＰＣ３２と画素回路ＰＣ３３との間に位置し、画素回路ＰＣ４１は画素回路ＰＣ４２と画素回路ＰＣ４３との間に位置している。画素回路ＰＣ３２と画素回路ＰＣ４２とは、互いに隣り合い、画素回路ＰＣ３１と画素回路ＰＣ４１との間に位置している。
【０１０１】
画素回路ＰＣ１１乃至ＰＣ１３は、副画素Ｐ１の電極群ＥＧ１を駆動する回路群ＣＧ１を構成している。画素回路ＰＣ２１乃至ＰＣ２３は、副画素Ｐ２の電極群ＥＧ２を駆動する回路群ＣＧ２を構成している。画素回路ＰＣ３１乃至ＰＣ３３は、副画素Ｐ３の電極群ＥＧ３を駆動する回路群ＣＧ３を構成している。画素回路ＰＣ４１乃至ＰＣ４３は、副画素Ｐ４の電極群ＥＧ４を駆動する回路群ＣＧ４を構成している。回路群ＣＧ１は副画素Ｐ１に配置され電極群ＥＧ１と重なり、回路群ＣＧ２は副画素Ｐ２に配置され電極群ＥＧ２と重なり、回路群ＣＧ３は副画素Ｐ３に配置され電極群ＥＧ３と重なり、回路群ＣＧ４は副画素Ｐ４に配置され電極群ＥＧ４と重なっている。
【０１０２】
回路群ＣＧ１において、画素回路ＰＣ１１乃至ＰＣ１３に対応する領域には、それぞれ、下接続部ＣＴａ１１乃至ＣＴａ１３と、上接続部ＣＴｃ１１乃至ＣＴｃ１３と、が配置されている。下接続部ＣＴａ１１乃至ＣＴａ１３は、それぞれ画素回路ＰＣ１１乃至ＰＣ１３の中央部に配置され、第１方向Ｘに並んでいる。上接続部ＣＴｃ１１乃至ＣＴｃ１３は、それぞれ下接続部ＣＴａ１１乃至ＣＴａ１３と重なる領域に配置されている。下接続部ＣＴａ１１及び上接続部ＣＴｃ１１は接続部ＣＴ１１に相当し、下接続部ＣＴａ１２及び上接続部ＣＴｃ１２は接続部ＣＴ１２に相当し、下接続部ＣＴａ１３及び上接続部ＣＴｃ１３は接続部ＣＴ１３に相当する。
【０１０３】
回路群ＣＧ２乃至ＣＧ４における画素回路ＰＣの構成の詳細な説明は省略するが、回路群ＣＧ２は回路群ＣＧ１と同じレイアウトの構成を有している。また、回路群ＣＧ３及びＣＧ４は、信号線ＳＬ２を対称軸として、回路群ＣＧ３及びＣＧ４と線対称なレイアウトの構成を有している。すなわち、回路群ＣＧ２に配置された接続部ＣＴ２１乃至ＣＴ２３は第１方向Ｘに並び、接続部ＣＴ１１乃至ＣＴ１３、及びＣＴ２１乃至ＣＴ２３は、同一直線上に位置している。回路群ＣＧ３に配置された接続部ＣＴ３１乃至ＣＴ３３は、それぞれ画素回路ＰＣ３１乃至ＰＣ３３の中央部に位置し、第１方向Ｘに並んでいる。回路群ＣＧ４に配置された接続部ＣＴ４１乃至ＣＴ４３は、それぞれ画素回路ＰＣ４１乃至ＰＣ４３の中央部に位置し、第１方向Ｘに並んでいる。接続部ＣＴ３１乃至ＣＴ３３、及びＣＴ４１乃至ＣＴ４３は、第１方向Ｘに並び、同一直線上に位置している。  
なお、接続部ＣＴの位置は特に限定されるものではなく、例えば、接続部ＣＴ１１乃至ＣＴ１３，及びＣＴ２１乃至ＣＴ２３は、各画素回路ＰＣの回路群ＣＧ３乃至ＣＧ４に近接する側の端部に並んで配置されていてもよく、離間する側の端部に配置されていてもよい。すなわち、接続部ＣＴ１１乃至ＣＴ１３，及びＣＴ２１乃至ＣＴ２３は、信号線ＳＬ１又はＳＬ２のいずれか一方に近接していてもよい。
【０１０４】
図１８は、図１５に示した主画素ＰＸ１における電極群ＥＧ１乃至ＥＧ４の一構成例を示す平面図である。  
主画素ＰＸ１は、第１方向Ｘに延在し、副画素Ｐ１とＰ３との間、及び副画素Ｐ２とＰ４との間に位置する境界線Ｂ１を有している。また、主画素ＰＸ１は、第２方向Ｙに延在し、副画素Ｐ１とＰ２との間、及び副画素Ｐ２とＰ４との間に位置する境界線Ｂ２を有している。電極群ＥＧ１乃至ＥＧ４のレイアウトは特に限定されるものではないが、図示した例では、電極群ＥＧ３及びＥＧ４は、境界線Ｂ１を対称軸として、それぞれ電極群ＥＧ１及びＥＧ２と線対称なレイアウトの構成を有している。また、電極群ＥＧ２及びＥＧ４は、境界線Ｂ２を対称軸として、それぞれ電極群ＥＧ１及びＥＧ３と線対称なレイアウトの構成を有している。また、電極群ＥＧ１乃至ＥＧ４は、それぞれ、境界線Ｂ１と境界線Ｂ２との交点ＸＰを対称点として、点対称なレイアウトの構成を有している。
【０１０５】
次に、副画素Ｐ１を例に挙げて電極群ＥＧ１の構成を説明する。他の電極群ＥＧ２乃至ＥＧ４の構成の説明については省略する。  
３つの画素電極ＰＥ１１乃至ＰＥ１３のうち最も面積の小さい画素電極ＰＥ１１は、四角形状であり、副画素Ｐ１の中央に配置されている。中間の大きさの画素電極ＰＥ１２は、画素電極ＰＥ１１の交差する２辺に沿って配置されたＬ字形状である。最も面積の大きい画素電極ＰＥ１３は、画素電極ＰＥ１１の他の交差する２辺に沿って配置されたＬ字形状である。画素電極ＰＥ１２は、画素電極ＰＥ１１の交点ＸＰに近接する側に配置され、画素電極ＰＥ１３は、画素電極ＰＥ１１の交点ＸＰから離間する側に配置されている。画素電極ＰＥ１２及びＰＥ１３は、境界線Ｂ１及びＢ２に隣接している。
【０１０６】
画素電極ＰＥ１１及びＰＥ１２で形成される図形（四角形）は、画素電極ＰＥ１１の相似形である。画素電極ＰＥ１１乃至ＰＥ１３で形成される図形（四角形）は、画素電極ＰＥ１１及びＰＥ１２で形成される図形（四角形）の相似形である。このため、中間階調における副画素Ｐ１の発光領域の形状の変化を抑制することができる。
【０１０７】
画素電極ＰＥ１１乃至ＰＥ１３は、それぞれ第１方向Ｘに並んだ領域を有しており、上接続部ＣＴｃ１１乃至ＣＴｃ１３は、それぞれ、画素電極ＰＥ１１乃至ＰＥ１３の第１方向Ｘに並んだ領域に配置されている。画素電極ＰＥ１１は、上接続部ＣＴｃ１１（接続部ＣＴ１１）を介して、図１７に図示した画素回路ＰＣ１１と電気的に接続されている。画素電極ＰＥ１２は、上接続部ＣＴｃ１２（接続部ＣＴ１２）を介して、図１７に図示した画素回路ＰＣ１２と電気的に接続されている。画素電極ＰＥ１３は、上接続部ＣＴｃ１３（接続部ＣＴ１３）を介して、図１７に図示した画素回路ＰＣ１３と電気的に接続されている。
【０１０８】
上接続部ＣＴｂ１１乃至ＣＴｂ１３は、平面視で、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と重なる領域に配置され、それぞれ上接続部ＣＴｃ１１乃至ＣＴｃ１３から第２方向Ｙに離間している。中継配線ＲＬ１１と画素電極ＰＥ１１とは上接続部ＣＴｂ１１を介して電気的に接続され、中継配線ＲＬ１２と画素電極ＰＥ１２とは上接続部ＣＴｂ１２を介して電気的に接続され、中継配線ＲＬ１３と画素電極ＰＥ１３とは上接続部ＣＴｂ１３を介して電気的に接続されている。すなわち、電極群ＥＧ１は、配線群ＬＧ１に電気的に接続されている。
【０１０９】
上接続部ＣＴｂ１１乃至ＣＴｂ１３は、互いに第２方向Ｙに離間している。電極群ＥＧ２に配置された上接続部ＣＴｂ２１乃至ＣＴｂ２３も、互いに第２方向Ｙに離間している。上接続部ＣＴｂ１１乃至ＣＴｂ１３及びＣＴｂ２１乃至ＣＴｂ２３は、互いに第２方向Ｙに離間している。電極群ＥＧ３及びＥＧ４に配置された上接続部ＣＴｂ３１乃至ＣＴｂ３３及びＣＴｂ４１乃至ＣＴｂ４３も、互いに第２方向Ｙに離間している。これにより、中継配線ＲＬは、屈曲せず第１方向Ｘに延在する直線状に形成することができる。
【０１１０】
図１９は、図１５に示した主画素ＰＸ２及びＰＸ３の一構成例を示す平面図である。  
本構成例において、主画素ＰＸ２及びＰＸ３は、主画素ＰＸ１と同様の構成を備えている。主画素ＰＸ２は、副画素Ｐ５乃至Ｐ８を備えており、主画素ＰＸ３は、副画素Ｐ９乃至Ｐ１２を備えている。図示した例では、副画素Ｐ５及びＰ９は、副画素Ｐ１と同色のＧ画素であり、副画素Ｐ６及びＰ１０は、副画素Ｐ２と同色のＲ画素であり、副画素Ｐ７及びＰ１１は、副画素Ｐ３と同色のＢ画素であり、副画素Ｐ８及びＰ１２は、副画素Ｐ４と同色のＷ画素である。
【０１１１】
副画素Ｐ５乃至Ｐ８は、それぞれ電極群ＥＧ５乃至ＥＧ８を備えており、副画素Ｐ９乃至Ｐ１２は、それぞれ電極群ＥＧ９乃至ＥＧ１２を備えている。電極群ＥＧ５及びＥＧ９は、電極群ＥＧ１と同じ構成を有し、図１６で説明したカラーフィルタＣＦ１と同色のカラーフィルタと対向している。電極群ＥＧ６及びＥＧ１０は、電極群ＥＧ２と同じ構成を有し、図１６で説明したカラーフィルタＣＦ２と同色のカラーフィルタと対向している。電極群ＥＧ７及びＥＧ１１は、電極群ＥＧ３と同じ構成を有し、図１６で説明したカラーフィルタＣＦ３と同色のカラーフィルタと対向している。電極群ＥＧ８及びＥＧ１２は、電極群ＥＧ４と同じ構成を有し、図１６で説明したカラーフィルタＣＦ４と同色のカラーフィルタと対向している。
【０１１２】
次に、副画素Ｐ１，Ｐ５，Ｐ９を例に挙げ、電極群ＥＧ１，ＥＧ５，ＥＧ９の画素電極ＰＥの構成、及び接続関係を説明する。他の電極群ＥＧの画素電極ＰＥの接続関係については、説明を省略する。  
電極群ＥＧ５は、画素電極ＰＥ５１と、画素電極ＰＥ５１よりも面積の大きい画素電極ＰＥ５２と、画素電極ＰＥ５２よりも面積の大きい画素電極ＰＥ５３と、を備えている。電極群ＥＧ９は、画素電極ＰＥ９１と、画素電極ＰＥ９１よりも面積の大きい画素電極ＰＥ９２と、画素電極ＰＥ９２よりも面積の大きい画素電極ＰＥ９３と、を備えている。電極群ＥＧ５及びＥＧ９は、配線群ＬＧ１によって電極群ＥＧ１と電気的に接続されている。上接続部ＣＴｂ５１を介して中継配線ＲＬ１１と画素電極ＰＥ５１とが電気的に接続され、上接続部ＣＴｂ５２を介して中継配線ＲＬ１２と画素電極ＰＥ５２とが電気的に接続され、上接続部ＣＴｂ５３を介して中継配線ＲＬ１３と画素電極ＰＥ５３とが電気的に接続されている。上接続部ＣＴｂ９１を介して中継配線ＲＬ１１と画素電極ＰＥ９１とが電気的に接続され、上接続部ＣＴｂ９２を介して中継配線ＲＬ１２と画素電極ＰＥ９２とが電気的に接続され、上接続部ＣＴｂ９３を介して中継配線ＲＬ１３と画素電極ＰＥ９３とが電気的に接続されている。  
すなわち、中継配線ＲＬ１１は、電極群ＥＧ１，ＥＧ５，ＥＧ９のそれぞれにおいて最も面積の小さい画素電極ＰＥ１１，ＰＥ５１，及びＰＥ９１を電気的に接続している。中継配線ＲＬ１２は、電極群ＥＧ１，ＥＧ５，ＥＧ９のそれぞれにおいて中間の大きさの画素電極ＰＥ１２，ＰＥ５２，及びＰＥ９２を電気的に接続している。中継配線ＲＬ１３は、電極群ＥＧ１，ＥＧ５，ＥＧ９のそれぞれにおいて最も面積の大きい画素電極ＰＥ１３，ＰＥ５３，及びＰＥ９３を電気的に接続している。  
電極群ＥＧ１と電極群ＥＧ５との間に位置する電極群ＥＧ６は、平面視で配線群ＬＧ１と重なっているが、第３方向Ｚで配線群ＬＧ１と電極群ＥＧ６との間に絶縁膜１４が位置している。また、電極群ＥＧ６の上接続部ＣＴｂは、配線群ＬＧ１から離間している。従って、電極群ＥＧ６は、配線群ＬＧ１から電気的に離間している。電極群ＥＧ５と電極群ＥＧ９との間に位置する電極群ＥＧ１０も、配線群ＬＧ１と重なり、配線群ＬＧ１から電気的に離間している。
【０１１３】
本構成例においては、実施の形態１で示した構成例と同様の効果を得ることができる。また、中継配線ＲＬが絶縁膜１３と絶縁膜１４との間に位置しており、配線群ＬＧ１は、電極群ＥＧ１と電極群ＥＧ５とを電気的に接続し、電極群ＥＧ１と電極群ＥＧ５との間に位置する電極群ＥＧ６とは平面視で重なるが電気的には接続されない。すなわち、間隔を空けて配置された電極群ＥＧ同士であっても、表示のための階調情報を保持したまま電気的に接続することができる。また、電極群ＥＧ１及びＥＧ５は、カラーフィルタＣＦ１と同色のカラーフィルタと対向し、電極群ＥＧ６は、カラーフィルタＣＦ１と異なる色のカラーフィルタと対向している。すなわち、駆動部ＤＲと重なる主画素ＰＸ２及びＰＸ３であっても、主画素ＰＸ１と同等のカラー表示を行うことができる。
【０１１４】
［変形例２］
図２０は、実施の形態２の変形例２における主画素ＰＸ１乃至ＰＸ３の構成を示す平面図である。  
本変形例は、平面視における主画素ＰＸ２及びＰＸ３の面積が主画素ＰＸ１の面積と異なっている点で、図１５に図示した構成例と相違している。
【０１１５】
駆動部ＤＲと重なる主画素ＰＸ２及びＰＸ３と、駆動部ＤＲから離間した主画素ＰＸ１とを比較した場合、主画素ＰＸ１乃至ＰＸ３の第２方向Ｙの幅は、例えば互いに等しい。主画素ＰＸ１の第１方向Ｘの幅はピッチＰＴ１であり、主画素ＰＸ２の第１方向Ｘの幅はピッチＰＴ２であり、主画素ＰＸ３の第１方向Ｘの幅はピッチＰＴ３である。ピッチＰＴ２及びＰＴ３の大きさは、ピッチＰＴ１の大きさと異なり、図示した例では互いに等しく、ピッチＰＴ１の大きさよりも大きい。
【０１１６】
このような変形例によれば、駆動部ＤＲと主画素ＰＸとが重なる領域の大きさを調整することができる。また、駆動部ＤＲと重なる様に配置される主画素ＰＸの数を減少させることができる。
【０１１７】
［変形例３］
図２１は、実施の形態２の変形例３における主画素ＰＸ１乃至ＰＸ３及び画素ブロックＢＸ１乃至ＢＸ３の構成を示す平面図である。  
本変形例は、ブロック電極ＢＢ１乃至ＢＢ３、及び中継配線ＲＬＢ１乃至ＲＬＢ３を備えている点で、図１５に図示した構成例と相違している。
【０１１８】
画素ブロックＢＸ１乃至ＢＸ３は、それぞれ主画素ＰＸ１乃至ＰＸ３と第２方向Ｙで隣り合い、第１方向Ｘに並んでいる。画素ブロックＢＸ１は、主画素ＰＸ４よりも外縁部ＤＡＸに近接し、画素ブロックＢＸ２は画素ブロックＢＸ１よりも外縁部ＤＡＸに近接し、画素ブロックＢＸ３は画素ブロックＢＸ２よりも外縁部ＤＡＸに近接している。画素ブロックＢＸ１乃至ＢＸ３の表示に寄与する領域は、主画素ＰＸ１乃至ＰＸ４の表示に寄与する領域と同等の形状を有している。ブロック電極ＢＢ１乃至ＢＢ３は、それぞれ、画素ブロックＢＸ１乃至ＢＸ３の表示に寄与する領域の全体に亘って配置されている。すなわち、ブロック電極ＢＢ１乃至ＢＢ３の面積は、電極群ＥＧを構成するどの画素電極ＰＥよりも大きい。
【０１１９】
中継配線ＲＬＢ１乃至ＲＬＢ３は、それぞれ、ブロック電極ＢＢ１乃至ＢＢ３と重なっている。中継配線ＲＬＢ１は、主画素ＰＸ４に配置された中継配線ＲＬのうち最も画素ブロックＢＸ１に近接する中継配線と交差して電気的に接続されている。中継配線ＲＬＢ２は、主画素ＰＸ２に配置された中継配線ＲＬのうち最も画素ブロックＢＸ２に近接する中継配線と交差して電気的に接続されている。中継配線ＲＬＢ３は、主画素ＰＸ３に配置された中継配線ＲＬのうち最も画素ブロックＢＸ３に近接する中継配線と交差して電気的に接続されている。図示した例では、中継配線ＲＬＢ１乃至ＲＬＢ３は、それぞれ上接続部ＣＴｂで中継配線ＲＬと交差している。
【０１２０】
ブロック電極ＢＢ１乃至ＢＢ３に対応する領域には、それぞれ上接続部ＣＴｄ１乃至ＣＴｄ３が配置されている。上接続部ＣＴｄは、上接続部ＣＴｂと同様に、絶縁膜１４を貫通している。上接続部ＣＴｄ１を介して、中継配線ＲＬＢ１とブロック電極ＢＢ１とが電気的に接続されている。上接続部ＣＴｄ２を介して、中継配線ＲＬＢ２とブロック電極ＢＢ２とが電気的に接続されている。上接続部ＣＴｄ３を介して、中継配線ＲＬＢ３とブロック電極ＢＢ３とが電気的に接続されている。すなわち、ブロック電極ＢＢ１は、主画素ＰＸ４に備えられた複数の画素電極ＰＥのうち１つの画素電極と同期して駆動される。また、ブロック電極ＢＢ２及びＢＢ３は、それぞれ主画素ＰＸ２及びＰＸ３を介して、主画素ＰＸ１に備えられた複数の画素電極ＰＥのうち１つの画素電極と同期して駆動される。ブロック電極ＢＢ１乃至ＢＢ３が電気的に接続される画素電極ＰＥは、特に限定されるものではなく、例えば、全てのブロック電極ＢＢ１乃至ＢＢ３が１つの画素電極ＰＥに電気的にされ、１つの画素回路ＰＣによって同期して駆動されてもよい。
【０１２１】
本変形例によれば、図１４で説明した実施の形態１の変形例と同様の効果を得ることができる。
【０１２２】
［実施の形態３］
本実施形態では、実施の形態１及び２で説明した表示装置ＤＳＰの適用例について説明する。  
図２２は、マルチディスプレイシステムの構成例を示す図である。
【０１２３】
図示したマルチディスプレイシステムは、映像信号出力装置ＶＤ、及び、表示装置ＤＳＰ１乃至ＤＳＰ４を備えている。映像信号出力装置ＶＤは、ケーブルを介して表示装置ＤＳＰ１乃至ＤＳＰ４とそれぞれ接続されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、いずれも、上記した本実施形態の表示装置ＤＳＰと同一に構成されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれ表示領域ＤＡ１乃至ＤＡ４と、実装部ＭＴ１乃至ＭＴ４と、を備えている。  
図示した例では、表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれの実装部が隣接する表示装置間に配置されないような向きで並んでいる。すなわち、表示装置ＤＳＰ１及びＤＳＰ２は第１方向Ｘに並び、表示装置ＤＳＰ３及びＤＳＰ４は第１方向Ｘに並び、表示装置ＤＳＰ１及びＤＳＰ３は第２方向Ｙに並び、表示装置ＤＳＰ２及びＤＳＰ４は第２方向Ｙに並んでいる。但し、表示装置ＤＳＰ１及びＤＳＰ３は、それぞれの表示領域ＤＡ１及びＤＡ３が隣り合うように配置され、表示領域ＤＡ１及びＤＡ３の間には実装部ＭＴ１及びＭＴ３のいずれも位置していない。同様に、表示装置ＤＳＰ２及びＤＳＰ４も、それぞれの表示領域ＤＡ２及びＤＡ４が隣り合うように配置されている。
【０１２４】
このような構成例によれば、表示装置ＤＳＰ１乃至ＤＳＰ４のそれぞれの表示領域ＤＡ１乃至ＤＡ４が近接して隣り合う。しかも、それぞれの表示装置ＤＳＰ１乃至ＤＳＰ４は上記の通り狭額縁化されているため、隣り合う表示領域ＤＡ１乃至ＤＡ４の間隔を小さくすることができる。このため、表示領域ＤＡ１乃至ＤＡ４間での表示画像の途切れを視認しにくくすることができ、表示品位を改善することが可能となる。
【０１２５】
以上説明したように、本実施形態によれば、狭額縁化が可能な表示装置を提供することができる。
【０１２６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２７】
本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。  
（１）
駆動部と、
平面視で前記駆動部から離間し、前記駆動部と電気的に接続された画素回路と、
平面視で前記画素回路と重なり、前記画素回路と電気的に接続された第１画素電極と、
平面視で前記駆動部と重なり、前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２画素電極と、
前記画素回路と前記第１画素電極との間、及び前記駆動部と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とを電気的に接続する中継配線と、を備えている、表示装置。
（２）
前記駆動部と前記中継配線との間、及び前記画素回路と前記中継配線との間に位置する第１絶縁膜と、
前記中継配線と前記第１画素電極との間、及び前記中継配線と前記第２画素電極との間に位置する第２絶縁膜と、
前記第１及び第２絶縁膜を貫通し、前記画素回路と前記第１画素電極とを電気的に接続するための接続部と、
前記第２絶縁膜を貫通し、平面視で前記接続部から離間し、前記中継配線と前記第１画素電極とを電気的に接続するための第１上接続部と、
前記第２絶縁膜を貫通し、前記中継配線と前記第２画素電極とを電気的に接続するための第２上接続部と、を備えている、（１）に記載の表示装置。
（３）
前記第１画素電極と隣り合い、前記第１画素電極よりも前記外縁部から離間する第３画素電極と、
平面視で前記第１画素電極と前記第３画素電極との間の隙間と重なり、光遮光性を有する遮光部と、を備えている、（１）又は（２）に記載の表示装置。
（４）
前記遮光部の端部は、平面視で前記第１画素電極と重なっており、
前記遮光部は、前記中継配線から離間し、前記中継配線と同一層上に位置している、（３）に記載の表示装置。
（５）
駆動部と、
それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有し、平面視で前記駆動部から離間した回路群と、
前記第１画素回路と電気的に接続された第１画素電極と、前記第２画素回路と電気的に接続され前記第１画素電極よりも面積が大きい第２画素電極と、前記第３画素回路と電気的に接続され前記第２画素電極よりも面積が大きい第３画素電極とを有し、平面視で前記回路群と重なる第１電極群と、
第４画素電極と、前記第４画素電極よりも面積が大きい第５画素電極と、前記第５画素電極よりも面積が大きい第６画素電極とを有し、平面視で前記駆動部と重なり前記第１画素電極よりも画像を表示する表示領域の外縁部に近接する第２電極群と、
前記回路群と前記第１電極群との間、及び前記駆動部と前記第２電極群との間に位置する第１乃至第３中継配線を有する配線群と、を備え、
前記第１中継配線は、前記第１画素電極と前記第４画素電極とを電気的に接続し、
前記第２中継配線は、前記第２画素電極と前記第５画素電極とを電気的に接続し、
前記第３中継配線は、前記第３画素電極と前記第６画素電極とを電気的に接続している、表示装置。
（６）
前記第１電極群と対向する第１カラーフィルタと、
前記第２電極群と対向し、前記第１カラーフィルタと同色の第２カラーフィルタと、を備えている、（５）に記載の表示装置。
（７）
前記駆動部と前記配線群との間、及び前記回路群と前記配線群との間に位置する第１絶縁膜と、
前記配線群と前記第１電極群との間、及び前記配線群と前記第２電極群との間に位置する第２絶縁膜と、
前記第１及び第２絶縁膜を貫通し、前記第１画素回路と前記第１画素電極とを電気的に接続するための第１接続部と、
前記第１及び第２絶縁膜を貫通し、前記第２画素回路と前記第２画素電極とを電気的に接続するための第２接続部と、
前記第１及び第２絶縁膜を貫通し、前記第３画素回路と前記第３画素電極とを電気的に接続するための第３接続部と、
前記第２絶縁膜を貫通し、平面視で前記第１接続部から離間し、前記第１中継配線と前記第１画素電極とを電気的に接続するための第１上接続部と、
前記第２絶縁膜を貫通し、平面視で前記第２接続部から離間し、前記第２中継配線と前記第２画素電極とを電気的に接続するための第２上接続部と、
前記第２絶縁膜を貫通し、平面視で前記第３接続部から離間し、前記第３中継配線と前記第３画素電極とを電気的に接続するための第３上接続部と、を備えている、（５）又は（６）に記載の表示装置。
（８）
前記第１電極群と前記第２電極群との間に位置し、平面視で前記配線群と重なり、前記配線群から離間している第３電極群を備えている、（５）乃至（７）のいずれか１項に記載の表示装置。
（９）
前記第１電極群と対向する第１カラーフィルタと、
前記第２電極群と対向し、前記第１カラーフィルタと同色の第２カラーフィルタと、
前記第３電極群と対向し、前記第１カラーフィルタと異なる色の第３カラーフィルタと、を備えている（８）に記載の表示装置。
（１０）
前記第１及び第２電極群は、第１方向に並び、
前記第２電極群の前記第１方向の幅は、前記第１電極群の前記第１方向よりも大きい、（５）乃至（９）のいずれか１項に記載の表示装置。
（１１）
前記第１電極群と隣り合い、前記第１電極群よりも前記外縁部から離間する第４電極群と、
平面視で前記第１電極群と前記第４電極群との間の隙間と重なり、光遮光性を有する遮光部と、を備えている、（５）乃至（１０）のいずれか１項に記載の表示装置。
（１２）
前記遮光部の端部は、平面視で前記第１電極群と重なっており、
前記遮光部は、前記配線群から離間し、前記配線群と同一層上に位置している、（１１）に記載の表示装置。
（１３）
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、特定方向からの入射光を散乱させる異方性散乱層が配置されている、（１）乃至（１２）のいずれか１項に記載の表示装置。
（１４）
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、どのような方向からの入射光でも散乱させる等方性散乱層が配置されている、（１）乃至（１３）のいずれか１項に記載の表示装置。
（１５）
前記第１及び第２画素電極の並び方向と交差する方向で前記第２画素電極と並ぶ第４画素電極と、
前記中継配線と交差し、前記第２画素電極と前記第４画素電極とを電気的に接続する第２中継配線と、を備えている、（１）乃至（４）のいずれか１項に記載の表示装置。
（１６）
前記第１電極群は、第１主画素に属し、
前記第２電極群は、第１方向で前記第１主画素と並んだ第２主画素に属し、
前記第１方向と交差する第２方向で前記第２主画素と並び、前記第２主画素の表示に寄与する領域と面積が等しい画素ブロックと、
前記画素ブロックの全面に亘って配置されたブロック電極と、
前記第２主画素と重なる複数の中継配線のうち最も前記画素ブロックに近接する中継配線と交差し、前記第２主画素の中継配線と前記ブロック電極とを電気的に接続する第４中継配線と、を備えている、（５）乃至（１２）に記載の表示装置。
【符号の説明】
【０１２８】
ＤＳＰ…表示装置  ＰＮＬ…表示パネル  Ｃｒ…周辺回路  ＤＲ…駆動部  
ＤＡ…表示領域  ＮＤＡ…非表示領域  ＤＡＸ，ＤＡＹ…外縁部  
ＰＥ，ＢＥ…画素電極  ＰＣ…画素回路  ＲＬ…中継配線  ＳＨ…遮光部  
ＣＴ…接続部  ＣＴａ…下接続部  ＣＴｂ，ＣＴｃ，ＣＴｄ…上接続部  
ＰＸ…主画素  ＣＲ…主画素回路  ＥＧ…電極群  ＣＧ…回路群  ＬＧ…回路群  
ＳＧ…セグメント  ＢＸ…画素ブロック  ＢＢ…ブロック電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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