(57)【要約】【課題】トレンチ底部のゲート絶縁膜の保護とオン抵抗の低減とを両立可能な半導体装置を提供する。【解決手段】半導体装置は、ｎ型のドリフト領域２と、ドリフト領域２の上部のｐ型のベース領域３ａ，３ｂと、ドリフト領域２の上部のトレンチ４の内側にゲート絶縁膜５を介して設けられたゲート電極６と、ベース領域３ａ，３ｂの上部のｎ型のソース領域７ａ，７ｂと、ソース領域７ａ，７ｂに接続されたソース電極９と、ドリフト領域２の下のｎ型のドレイン領域１と、ドレイン領域１に接続されたドレイン電極１０と、ドリフト領域２の内部でトレンチ４の下に設けられ、トレンチ４の溝幅より外側に張り出すｐ型の保護層１１ａと、保護層１１ａとトレンチ４の底部との間に溝幅より外側に張り出して設けられ、オン時に反転層が形成されるように不純物元素の濃度が設定された張り出し領域を有するｐ型の導電路形成層１１ｂと、を備える。【選択図】図２
2018207101.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域と、
前記ドリフト領域の上部に設けられた第２導電型のベース領域と、
前記ドリフト領域の上部で前記ベース領域から前記ドリフト領域に亘るトレンチの内側に設けられたゲート絶縁膜と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ドリフト領域の下に設けられた第１導電型の第２主電極領域と、
前記ドリフト領域の内部で、前記トレンチの下に前記トレンチの溝幅より外側に張り出して設けられた第２導電型の保護層と、
前記保護層と前記トレンチの底部との間に、前記溝幅より外側に張り出して設けられ、オン時に反転層が形成されるように不純物元素の濃度が設定された張り出し領域を有する第２導電型の導電路形成層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ベース領域の不純物元素の濃度が前記導電路形成層の不純物元素の濃度より濃いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護層と前記導電路形成層のそれぞれの不純物元素の濃度が同じであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導電路形成層の不純物元素の濃度は、前記トレンチの中央から外側に向かって薄くなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記導電路形成層の不純物元素の濃度は、前記トレンチの底部から下側に向かって濃くなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記導電路形成層の厚みは、１０ｎｍ以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
第１導電型のドリフト領域の上部に第２導電型のベース領域を形成する工程と、
前記ドリフト領域の上部に、前記ベース領域から前記ドリフト領域に亘ってトレンチを掘る工程と、
前記トレンチの内側にゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記ベース領域の上部に第１導電型の第１主電極領域を形成する工程と、
前記ドリフト領域の下に第１導電型の第２主電極領域を形成する工程と、
前記ドリフト領域の内部で、前記トレンチの下に、前記トレンチの溝幅より外側に張り出すように第２導電型の保護層を形成する工程と、
前記保護層と前記トレンチの底部との間に、前記保護層と前記トレンチの底部との間に、前記溝幅より外側に張り出す領域を有する第２導電型の導電路形成層を、オン時に張り出し領域で反転層が形成されるように不純物元素濃度を制御しながら形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記保護層を形成する工程及び前記導電路形成層を形成する工程は、前記保護層及び前記導電路形成層のそれぞれの不純物元素の濃度が同じになるように行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電路形成層を形成する工程を、前記トレンチを形成する工程の後で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記導電路形成層を形成する工程は、前記導電路形成層の上面が前記トレンチの底部の前記ゲート絶縁膜に接触するように行うことを特徴とする請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記ベース領域を形成する工程は、第２導電型の不純物元素イオンの注入により行い、
前記導電路形成層を形成する時の不純物元素イオンのドーズ量は、前記ベース領域を形成する時の不純物元素イオンのピークドーズ量より低いことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記保護層を形成する工程は、前記トレンチを掘る工程で形成されたマスクを連続して用いて行うことを特徴とする請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記ドリフト領域の内部で複数の前記トレンチの間に、前記導電路形成層と同じ深さに第２導電型のコンタクト下ベース領域を形成する工程を更に含み、
前記導電路形成層を形成する工程と前記コンタクト下ベース領域を形成する工程とをそれぞれ別々に行うことを特徴とする請求項７〜１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこの半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）半導体を用いたトレンチ型ＭＯＳＦＥＴ等においては、ターンオフ（以下、単に「オフ」とも称する。）時の逆バイアス電圧が印加された際、ドレイン−ソース間に高電圧が印加され、ゲート絶縁膜の品質が劣化する場合がある。逆バイアス電圧印加時には、ゲート絶縁膜の中でもトレンチ底部の部分が一番損傷を被り易い。
【０００３】
トレンチ底部のゲート絶縁膜を保護する技術としては、例えば特許文献１に、トレンチの直下に高濃度のｐ型の電界シールド領域を配置して、オフ時の高電圧からゲート絶縁膜を保護する技術が開示されている。しかし特許文献１の技術の場合、ターンオン（以下、単に「オン」とも称する。）時には、主電流の経路が電界シールド領域によって妨げられてしまう。そのため隣接するチャネル領域から空乏層が延びて主電流の経路を狭める接合型電界効果トランジスタ（ＪＦＥＴ）効果によるオン抵抗の増加成分（ＪＦＥＴ抵抗）が増大するという課題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７３８５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記した課題に着目して為されたものであって、トレンチ底部のゲート絶縁膜の保護とオン抵抗の低減とを両立可能な半導体装置及びこの半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る半導体装置のある態様は、（ａ）第１導電型のドリフト領域と、（ｂ）ドリフト領域の上部に設けられた第２導電型のベース領域と、（ｃ）ドリフト領域の上部でベース領域からドリフト領域に亘るトレンチの内側に設けられたゲート絶縁膜と、（ｄ）トレンチの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、（ｅ）ベース領域の上部に設けられた第１導電型の第１主電極領域と、（ｆ）ドリフト領域の下に設けられた第１導電型の第２主電極領域と、（ｇ）ドリフト領域の内部で、トレンチの下にトレンチの溝幅より外側に張り出して設けられた第２導電型の保護層と、（ｈ）保護層とトレンチの底部との間に、溝幅より外側に張り出して設けられ、オン時に反転層が形成されるように不純物元素の濃度が設定された張り出し領域を有する第２導電型の導電路形成層と、を備えることを要旨とする。
【０００７】
また本発明に係る半導体装置の製造方法のある態様は、（ｉ）第１導電型のドリフト領域の上部に第２導電型のベース領域を形成する工程と、（ｊ）ドリフト領域の上部に、ベース領域からドリフト領域に亘ってトレンチを掘る工程と、（ｋ）トレンチの内側にゲート絶縁膜を介してゲート電極を埋め込む工程と、（ｌ）ベース領域の上部に第１導電型の第１主電極領域を形成する工程と、（ｍ）ドリフト領域の下に第１導電型の第２主電極領域を形成する工程と、（ｎ）ドリフト領域の内部で、トレンチの下に、トレンチの溝幅より外側に張り出すように第２導電型の保護層を形成する工程と、（ｏ）保護層とトレンチの底部との間に、保護層とトレンチの底部との間に、溝幅より外側に張り出す領域を有する第２導電型の導電路形成層を、オン時に張り出し領域で反転層が形成されるように不純物元素濃度を制御しながら形成する工程と、を含むことを要旨とする。
【発明の効果】
【０００８】
本発明によれば、トレンチ底部のゲート絶縁膜の保護とオン抵抗の低減とを両立可能な半導体装置及びこの半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る半導体装置の構成の概略を模式的に説明する断面図である。
【図２】本発明の実施の形態に係る半導体装置に流れる主電流の状態の概略を模式的に説明する断面図である。
【図３】比較例に係る半導体装置に流れる主電流の状態の概略を模式的に説明する断面図である。
【図４】本発明の実施の形態に係る半導体装置の場合と比較例に係る半導体装置の場合とのそれぞれで流れる主電流の状態の概略を模式的に説明する一部拡大断面図である。
【図５】トレンチ底部の下の導電路形成層の濃度と、半導体装置のオン抵抗との関係を示すグラフ図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その１）。
【図７】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その２）。
【図８】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その３）。
【図９】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その４）。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その５）。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その６）。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その７）。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その８）。
【図１４】本発明の実施の形態に係る半導体装置の製造方法を模式的に説明する断面図である（その９）。
【図１５】本発明の実施の形態の第１変形例に係る半導体装置の製造方法を模式的に説明する断面図である（その１）。
【図１６】本発明の実施の形態の第１変形例に係る半導体装置の製造方法を模式的に説明する断面図である（その２）。
【図１７】本発明の実施の形態の第１変形例に係る半導体装置の製造方法を模式的に説明する断面図である（その３）。
【図１８】本発明の実施の形態の第１変形例に係る半導体装置の製造方法を模式的に説明する断面図である（その４）。
【図１９】本発明の実施の形態の第２変形例に係る半導体装置の構成の概略を模式的に説明する一部拡大断面図である。
【図２０】本発明の実施の形態の第２変形例に係る半導体装置に流れる主電流の状態の概略を模式的に説明する一部拡大断面図である。
【図２１】本発明の実施の形態の第３変形例に係る半導体装置の構成の概略を模式的に説明する一部拡大断面図である。
【図２２】本発明の実施の形態の第３変形例に係る半導体装置に流れる主電流の状態の概略を模式的に説明する一部拡大断面図である。
【図２３】本発明の実施の形態の第４変形例に係る半導体装置の構成の概略を模式的に説明する一部拡大断面図である。
【図２４】本発明の実施の形態の第４変形例に係る半導体装置に流れる主電流の状態の概略を模式的に説明する一部拡大断面図である。
【図２５】本発明の実施の形態の第５変形例に係る半導体装置の構成の概略を模式的に説明する一部拡大断面図である。
【図２６】本発明の実施の形態の第５変形例に係る半導体装置に流れる主電流の状態の概略を模式的に説明する一部拡大断面図である。
【発明を実施するための形態】
【００１０】
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物元素濃度が高い又は低い半導体領域であることを意味する。
【００１２】
また本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン層のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン層のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。
【００１３】
＜半導体装置＞
本発明の実施の形態に係る半導体装置は、図１に示すように、ＳｉＣ半導体基板を用いたｎ型のドリフト領域２と、ドリフト領域２の上部に設けられた複数のｐ型のベース領域３ａ，３ｂとを備えるＭＯＳＦＥＴである。ドリフト領域２の上部には、ベース領域３ａ，３ｂからドリフト領域２に亘ってトレンチ４が設けられている。
【００１４】
図１に示した半導体装置は、本発明の実施の形態に係る半導体装置中の１個のトレンチ４及びこのトレンチ４の周囲の領域に着目した図である。実際にはトレンチ４は複数設けられており、それぞれのトレンチが、図面が描かれた紙面を貫く方向に沿って、間隔を空けて平行に延びている。本発明の実施の形態に係る半導体装置は、図１に示したような構造が、図１中の左右両側に繰り返し形成され集積されることによって構成されている。
【００１５】
また図１に示した半導体装置は、トレンチ４の内側に設けられたゲート絶縁膜５と、トレンチ４の内側にゲート絶縁膜５を介して設けられたゲート電極６と、ゲート電極６の表面上に設けられた層間絶縁膜８とを備える。ベース領域３ａ，３ｂの不純物元素の濃度--不純物密度--は、例えば、４．０×１０17ｃｍ-3程度であり、チャネル領域に正バイアスがかけられた状態でゲート電極６に所定のゲート電圧が印加されることにより、チャネル領域の導電型が反転する。
【００１６】
複数のｐ型のベース領域３ａ，３ｂの内部の上部で、隣り合うトレンチ４間には、複数のｐ+型のベースコンタクト領域１２ａ，１２ｂが設けられている。またベースコンタクト領域１２ａ，１２ｂの下に位置するベース領域３ａ，３ｂの直下には、いずれもｐ型の第１コンタクト下ベース領域１３ａ，１３ｂ及び第２コンタクト下ベース領域１４ａ，１４ｂが、この順で下から上に向かって積層して設けられている。
【００１７】
また図１に示した半導体装置は、ｐ型のベース領域３ａ，３ｂの内部の上部に選択的に設けられた複数のｎ+型のソース領域７ａ，７ｂと、ソース領域７ａ，７ｂの上にバリアメタル層１５を介して設けられたソース電極９と、を備える。ソース領域７ａ，７ｂは本発明の「第１主電極領域」に相当する。ソース電極９はソース領域７ａ，７ｂに接続されている。バリアメタル層１５は、ドリフト領域２の上で、層間絶縁膜８、ソース領域７ａ，７ｂ及びベースコンタクト領域１２ａ，１２ｂのそれぞれの上面上に亘って設けられたチタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の３層構造である。バリアメタル層１５はシリコン（Ｓｉ）ノジュールの成長を抑制又はソース電極９に含まれるアルミニウム（Ａｌ）の拡散を抑制する。バリアメタル層１５とソース領域７ａ，７ｂ及びベースコンタクト領域１２ａ，１２ｂとのコンタクト部分には図示していないニッケルシリサイド層を設けてオーミックコンタクトを形成する。
【００１８】
ソース電極９の上面上には、最表層としてポリイミド等のパッシベーション膜等が堆積され、パッシベーション膜等に形成された窓部--開口部--には下側のソース電極９の主面が露出している。露出したソース電極９の主面はソースボンディングパッドとして使用できる。同様に、ソース電極９とは別の箇所のパッシベーション膜等に形成された窓部には、ゲート電極６に接続される配線層が露出している。露出した配線層の部分はゲートボンディングパッドとして使用できる。パッシベーション膜、ボンディングパッド等の図示は省略する。
【００１９】
また図１に示した半導体装置は、ドリフト領域２の下に層状に設けられたｎ+型のドレイン領域１と、ドレイン領域１の下に設けられドレイン領域１に接続されたドレイン電極１０を備える。ドレイン領域は本発明の「第２主電極領域」に相当する。
【００２０】
ドリフト領域２の内部においてトレンチ４の下には、更に、トレンチ４の溝幅よりも外側に張り出すｐ型の保護層１１ａと、この保護層１１ａとトレンチ４の底部との間に設けられたｐ型の導電路形成層１１ｂが備えられている。導電路形成層１１ｂは、トレンチ４の溝幅より外側に一定量張り出して設けられ、張り出し領域の不純物元素の濃度及び厚みが、オン時にｎ型に反転するように設定されている。保護層１１ａ及び導電路形成層１１ｂによって、２層構造の保護導通領域（１１ａ，１１ｂ）が実現されている。
【００２１】
保護導通領域（１１ａ，１１ｂ）は、ベースコンタクト領域１２ａ，１２ｂの下の第１コンタクト下ベース領域１３ａ，１３ｂとほぼ同じ高さに設けられている。保護導通領域（１１ａ，１１ｂ）は、第１コンタクト下ベース領域１３ａ，１３ｂとほぼ同じ厚みｔを有し、上面はトレンチ４の底部のゲート絶縁膜５の下面に接している。保護導通領域（１１ａ，１１ｂ）の保護層１１ａ及び導電路形成層１１ｂはいずれも、図１に示した断面形状が矩形状であり、ドリフト領域２の内部で紙面を貫く方向に延びるトレンチ４に沿って平行に延びている。
【００２２】
保護層１１ａは、オフ時にゲート絶縁膜５を保護するため、５．０×１０18ｃｍ-3程度の高濃度のｐ+型をなすように形成されている。保護層１１ａの矩形の両端の張り出し幅ｗは、導電路形成層１１ｂの矩形の両端の張り出し幅より長い。そのため保護層１１ａ及び導電路形成層１１ｂからなる保護導通領域（１１ａ，１１ｂ）の全体の断面形状は、両端が、下側から上側に向かって、トレンチ４の外側から内側に向かう階段状である。
【００２３】
導電路形成層１１ｂは、保護層１１ａの直上に設けられ、オン時に反転層が形成される。導電路形成層１１ｂのｐ型の不純物元素濃度の上限値は、オン電圧が印加された場合に、導電路形成層１１ｂの厚み分がｎ型に反転可能な濃度以下に設定される。導電路形成層１１ｂがｎ型に反転する一例としてベース領域３ａ，３ｂの不純物元素濃度より導電路形成層１１ｂの不純物元素濃度を低くするとよい。一方、導電路形成層１１ｂのｐ型の不純物元素濃度の下限値は、オフ時に導電型がｐ型を維持できるように、少なくともｎ型のドリフト領域２の不純物元素濃度以上に設定される。具体的には半導体装置が１２００Ｖクラスであれば、例えば８．０×１０15ｃｍ-3程度以上の値で設定される。また、保護層１１ａの不純物元素濃度と導電路形成層１１ｂの不純物元素濃度を同じとしてもよい。
【００２４】
本発明の実施の形態に係る半導体装置の導電路形成層１１ｂは、オン時に形成される反転層をより確実に実現できるように、濃度に加え厚みも設定されている。具体的には、導電路形成層１１ｂの両端の張り出し幅は０．１μｍ〜０．５μｍ程度、厚みは１０nm以下が好ましい。張り出し幅及び厚みがそれぞれの上限値を超える場合には、反転層が十分形成できない懸念がある。
【００２５】
保護導通領域（１１ａ，１１ｂ）全体の厚みｔは、導電路形成層１１ｂ中の反転層の実現と、保護層１１ａによるゲート絶縁膜５の保護とが両立できるように設定されている。半導体装置が１２００Ｖクラスの場合、全体の厚みｔは０．２μｍ〜０．６μｍ程度である。
【００２６】
図２に示すように、本発明の実施の形態に係る半導体装置では、ドレイン領域１を正電位にバイアスした場合として、オン状態で、導電路形成層１１ｂの内部に、導電型がｐ型からｎ型に反転した反転層１１ｂinvが形成される。
そしてドレイン領域１からソース領域７ａ，７ｂに向かって、トレンチ４の左右の側壁のそれぞれに沿って主電流ＩL１，ＩR１が流れる。主電流ＩL１，ＩR１の流れは、ｎ型のドリフト領域２の中で保護層１１ａの側方を上昇し、保護層１１ａの上側に到達した後、保護層１１ａの端部の上面に沿うように約９０度向きが変わる。その後、主電流ＩL１，ＩR１は、反転層１１ｂinvの端部の内部に進入する。
【００２７】
その後、主電流ＩL１，ＩR１は、反転層１１ｂinvの内部でトレンチ４の側壁に沿うように約９０度向きが変わる。その後、主電流ＩL１，ＩR１は、反転層１１ｂinvの端部の上側から外に出て、再びドリフト領域２に進入する。その後、主電流ＩL１，ＩR１の流れは、トレンチ４の側壁に沿って上側に向かい、ベース領域３ａ，３ｂ中に形成されたチャネル領域３ａ１，３ｂ１の反転層を通過して、ソース領域７ａ，７ｂに到達する。
【００２８】
すなわち主電流ＩL１，ＩR１は、保護導通領域（１１ａ，１１ｂ）の導電路形成層１１ｂの端部の角部の形状に沿って流れるのではなく、導電路形成層１１ｂの反転層１１ｂinvの内部を流れてチャネル領域３ａ１，３ｂ１へ向かう。尚、図２中では、チャネル領域３ａ１，３ｂ１の反転層部分のハッチングは、見易さのため省略されている。
【００２９】
＜比較例＞
一方、図３に示すように、導電路形成層を有さない比較例に係る半導体装置の場合、オン状態での主電流ＩLｚ，ＩRｚは、保護層１１ｚの端部の階段形状に沿って流れる。比較例に係る半導体装置は、本発明の実施の形態に係る半導体装置と比べ、導電路形成層１１ｂを含む２層型の保護導通領域（１１ａ，１１ｂ）を有しておらず、１層型の保護層１１ｚのみを有する点が異なる。すなわち比較例に係る半導体装置の保護層１１ｚの外縁の形状は、本発明の実施の形態に係る半導体装置の保護導通領域（１１ａ，１１ｂ）の外縁の形状と等価であるが、内部の導電型が高濃度のｐ+型のみであって、反転層は形成されない。比較例に係る半導体装置の保護層１１ｚの不純物元素の濃度は、例えば５．０×１０18ｃｍ-3程度である。一方、本発明の実施の形態に係る半導体装置の保護導通領域（１１ａ，１１ｂ）の導電路形成層１１ｂの不純物元素の濃度は、ドリフト領域２の濃度と同等である、４．０×１０17ｃｍ-3程度に低く設定されている。
【００３０】
図４中に、図２で示した本発明の実施の形態に係る半導体装置における主電流ＩL１，ＩR１の流れと、図３で示した比較例に係る半導体装置における主電流ＩLｚ，ＩRｚの流れとを重ね合わせて模式的に示す。図４中、実線で例示する本発明の実施の形態に係る半導体装置における主電流ＩL１，ＩR１は、反転層１１ｂinvの内部に側方端面から進入した後、滑らかに湾曲しながらトレンチ４の側壁に近づく。
【００３１】
一方、破線で例示する比較例の場合、主電流ＩLｚ，ＩRｚは、保護層１１ｚの上側からトレンチ４の側壁に至るまでの間の経路において、保護層１１ｚの内部を通過できない。そのため主電流ＩLｚ，ＩRｚは、保護層１１ｚの外縁の階段形状に沿って、本発明の実施の形態の場合の経路より長くなる、大きく折れ曲がった経路を進行せざるを得ない。本発明の実施の形態に係る半導体装置では、比較例の場合より、主電流ＩL１，ＩR１全体の経路長が短縮可能になるので、短縮の分、オン抵抗を低減することができる。
【００３２】
図５に保護導通領域（１１ａ，１１ｂ）の導電路形成層１１ｂの不純物元素濃度と半導体装置のオン抵抗Ｒｏｎとの関係を示す。導電路形成層１１ｂの不純物元素濃度が下がるに従って、オン抵抗Ｒｏｎは低下することが分かる。図５中の実線の縦線Ｌth１は、半導体装置のチャネル領域３ａ１，３ｂ１のピーク濃度が３．０×１０17ｃｍ-3の場合において、チャネル領域３ａ１，３ｂ１の閾値電圧が存在する位置を視覚的に示している。
【００３３】
図５の実線の縦線Ｌth１より左側の範囲では、オン抵抗Ｒｏｎは、縦線Ｌth１より右側の範囲の場合より全体として低くなり、導電路形成層１１ｂの不純物元素濃度が低下するに従って、白抜きの○で示したプロット点を結ぶ実線の軌跡は平坦に近づく。一方、縦線Ｌth１より右側の範囲では、オン抵抗Ｒｏｎは、縦線Ｌth１より左側の範囲より全体として高くなり、導電路形成層１１ｂの不純物元素濃度が増加するに従って、プロット点を結ぶ実線の軌跡は平坦に近づく。
【００３４】
また図５中の破線の縦線Ｌth２は、半導体装置のチャネル領域３ａ１，３ｂ１のピーク濃度が４．０×１０17ｃｍ-3の場合、チャネル領域３ａ１，３ｂ１の閾値電圧が存在する位置を視覚的に示している。縦線Ｌth２より左側の範囲では、チャネル領域３ａ１，３ｂ１のピーク濃度が３．０×１０17ｃｍ-3の場合と同様に、オン抵抗Ｒｏｎは、縦線Ｌth２より右側の範囲の場合より全体として低くなる。そして導電路形成層１１ｂの不純物元素濃度が低下するに従って、白抜きの○で示したプロット点を結ぶ実線の軌跡は平坦に近づく。また縦線Ｌth２より右側の範囲では、オン抵抗Ｒｏｎは縦線Ｌth２より左側の範囲より全体として高くなり、導電路形成層１１ｂの不純物元素濃度が増加するに従って、プロット点を結ぶ破線の軌跡は平坦に近づく。
【００３５】
本発明の実施の形態に係る半導体装置によれば、トレンチ４底部のゲート絶縁膜５を保護する保護層１１ａの上に、オン時に反転層が形成される導電路形成層１１ｂが設けられている。そのため、オン時に流れる主電流ＩL１，ＩR１の経路を反転層１１ｂinvに誘導することによって、保護層のみしか備えない半導体装置の場合より、主電流ＩL１，ＩR１の電流経路を短縮することが可能になる。よって、トレンチ４底部のゲート絶縁膜５の保護とオン抵抗の低減とを両立可能な半導体装置を実現できる。
【００３６】
＜半導体装置の製造方法＞
次に本発明の実施の形態に係る半導体装置の製造方法を、図６〜図１４を参照して例示的に説明する。まず図６に示すように、例えば、ｎ+型の４Ｈ−ＳｉＣの半導体基板１subを用意し、エピタキシャル成長方法を用いて、半導体基板１subの上にｎ型の４Ｈ−ＳｉＣの半導体層をエピタキシャル成長させ、ドリフト領域２とする。次にドリフト領域２の上面上に、第１マスク用皮膜１６を所定の厚みで堆積させる。第１マスク用皮膜１６としては、熱酸化処理により形成や化学的気相成長（ＣＶＤ）法等により堆積された酸化シリコン（ＳｉＯ2）膜や窒化シリコン（Ｓｉ3Ｎ4）膜等が使用できる。
【００３７】
次にフォトリソグラフィ技術及びエッチング技術等により、第１マスク用皮膜１６の上にフォトレジスト膜を塗布し、フォトレジスト膜をパターニングする。そして図７に示すように、パターニングされたフォトレジスト膜をマスクとして、第１マスク用皮膜１６の、トレンチ４が形成される予定領域の上に位置する部分を選択的に除去して窓部を形成する。窓部の形成は、反応性イオンエッチング（ＲＩＥ）等のエッチング技術により形成できる。
【００３８】
フォトレジスト膜の除去後、窓部を備える第１マスク１６ｐをイオン注入用マスクとして、例えばＡｌ等の不純物元素イオンを、多段イオン注入等によりドリフト領域２の内部に注入して、保護層予定領域１１ａ０を形成する。尚、第１マスク用皮膜１６のエッチング時に用いたフォトレジスト膜をドリフト領域２上から除去することなく残存させ、第１マスク１６ｐと共にイオン注入用マスクとして用いてもよい。
【００３９】
次に図８に示すように、半導体基板１subを底部に有する構造体（以下、単に「半導体基板１sub」と称する。）に、真空アニール等を施して保護層予定領域１１ａ０を活性化し、保護導通領域の１段目の層となるｐ+型の保護層１１ａを形成する。保護層１１ａは両端が、後で形成されるトレンチ４の溝幅より外側に、それぞれ一定の幅ｗで張り出すように形成される。
【００４０】
次に図９に示すように、窓部を備える第１マスク１６ｐを連続して用いたＲＩＥ等のエッチングにより、ドリフト領域２を掘ってトレンチ４を形成する。トレンチ４の位置は、底面の位置と保護層１１ａの下面の位置との間隔が、後で形成される保護導通領域（１１ａ，１１ｂ）の厚みｔと等しくなるように制御される。
【００４１】
次に半導体基板１subを洗浄し、第１マスク１６ｐを除去した後、図１０に示すように、露出したドリフト領域２の上面上に第２マスク用皮膜１７を所定の厚みで堆積させる。第２マスク用皮膜１７としては、例えばプラズマＣＶＤ法等により堆積されたＳｉＯ2膜等の保護膜が使用できる。
【００４２】
次にフォトリソグラフィ技術及びエッチング技術等により、第２マスク用皮膜１７の上にフォトレジスト膜を塗布し、フォトレジスト膜をパターニングする。そしてパターニングされたフォトレジスト膜をマスクとして、第２マスク用皮膜１７のトレンチ４の上に位置する部分を、ＲＩＥ等により選択的に除去して窓部を形成し、図１１に示すように、トレンチ４の底部を露出させる。このとき、第２マスク用皮膜１７のトレンチ４の側壁部分が残存するように、窓部の開口寸法は調整される。
【００４３】
次に図１２に示すように、窓部が形成された第２マスク１７ｐを介してイオン注入を行うことにより、ドリフト領域２の内部の、保護層１１ａとトレンチ４底部の間に、導電路形成層予定領域１１ｂ０を形成する。イオン注入は、Ａｌ等のｐ型の不純物元素イオンを用いて注入深さを制御しつつ行う。イオン注入の間、トレンチ４の側壁部分は第２マスク１７ｐにより保護されている。
【００４４】
次に半導体基板１subに真空アニール等を施して導電路形成層予定領域１１ｂ０を活性化する。活性化により、保護導通領域（１１ａ，１１ｂ）の２段目の層となる導電路形成層１１ｂが、主電流の経路長短縮のために予定される張り出し幅を有するように形成される。そして全面エッチング等により、構造体上に残存した第２マスク１７ｐを除去して、図１３に示すように、ドリフト領域２の上面及びトレンチ４の側壁を露出させ、半導体基板１subに洗浄等の処理を施す。
【００４５】
次に図１４に示すように、熱酸化処理等により、トレンチ４の内側を含めたドリフト領域２の表面上に、ＳｉＯ2膜等の絶縁膜を堆積させる。そして堆積した絶縁膜を、フォトリソグラフィ技術及びドライエッチング技術等を用いてパターニングし、ゲート絶縁膜５を形成する。そしてドリフト領域２の上面全面にｎ型の不純物元素が添加されたドープド・ポリシリコン膜等を減圧ＣＶＤ法等により堆積させる。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等の処理により、トレンチ４の内側にドープド・ポリシリコン膜を埋め込んでゲート電極６を形成する。
【００４６】
その後、ドリフト領域２の内部のトレンチ４間の領域に、フォトリソグラフィ技術、エッチング技術及びイオン注入法等を用いて、第１コンタクト下ベース領域１３ａ，１３ｂ及び第２コンタクト下ベース領域１４ａ，１４ｂをそれぞれ所定のパターンで、この順に設ける。次に、ドリフト領域２の内部のトレンチ４間の領域に、同様にベース領域３ａ，３ｂを設ける。ベース領域３ａ，３ｂの形成をＡｌ等のｐ型の不純物元素イオンの注入により行う場合、注入イオンのピークドーズ量が、導電路形成層１１ｂ形成時の不純物元素イオンのドーズ量より高くなるようにイオン注入が行われる。
【００４７】
換言すると、本発明の実施の形態に係る半導体装置の製造方法では、導電路形成層１１ｂ形成時のイオンのドーズ量は、ベース領域３ａ，３ｂ形成時のイオンのピークドーズ量より低い。それぞれのドーズ量が制御されることにより、図５に示したように、導電路形成層１１ｂ形成時の不純物元素の濃度が、チャネル領域３ａ１，３ｂ１の不純物元素のピーク濃度より低い値が実現される。
【００４８】
その後、ベース領域３ａ，３ｂの内部に、フォトリソグラフィ技術、エッチング技術及びイオン注入法等を用いて、ベースコンタクト領域１２ａ，１２ｂ及びソース領域７ａ，７ｂを所定のパターンで設ける。そしてＣＶＤ法等により、ゲート電極６、ベースコンタクト領域１２ａ，１２ｂ及びソース領域７ａ，７ｂの上に亘ってＳｉＯ2膜等の層間絶縁膜８を堆積させる。また半導体基板１subの下面を、ＣＭＰ等により薄化して平坦化し、ドレイン領域１とする。そしてドレイン領域１の下に、ニッケル（Ｎｉ）等の金属膜を成膜し、成膜した金属膜をパターニングしてドレイン電極１０を形成する。
【００４９】
そして必要に応じて所定のアニール等を施した後、例えばＴｉ層、ＴｉＮ層、Ｔｉ層等からなる金属層が３層積層されたバリアメタル層１５を、真空蒸着、スパッタリング、ＣＶＤ法等により形成する。バリアメタル層１５は、層間絶縁膜８、ソース領域７ａ，７ｂ及びベースコンタクト領域１２ａ，１２ｂの上に亘って設けられる。
【００５０】
そしてバリアメタル層１５の上に、例えばＡｌを主成分元素として含む合金膜等を堆積させ、フォトリソグラフィ技術及びエッチング技術等により、所定の形状にパターニングしてソース電極９を形成する。その後、アニールによるシンタリング処理等が施される。上記の一連の工程を通じて本発明の実施の形態に係る半導体装置を得ることができる。
【００５１】
本発明の実施の形態に係る半導体装置の製造方法によれば、保護層１１ａ及び導電路形成層１１ｂを備えることにより、トレンチ４底部のゲート絶縁膜５の保護とオン抵抗の低減とを両立可能な半導体装置を製造することができる。
【００５２】
また本発明の実施の形態に係る半導体装置の製造方法では、保護層１１ａが、両端がトレンチ４より外側にそれぞれ一定の幅ｗで張り出すように、トレンチ４の幅より長く形成される。ここで保護層１１ａの長さとトレンチ４の長さとを揃えることは可能ではある。しかしフォトリソグラフィ技術が多用される半導体装置の製造現場では、保護層１１ａの幅をトレンチ４の幅と同じ値に設定すると、現状の位置合わせ精度の限界から生じる転写ズレが回避できない場合がある。転写ズレにより保護層１１ａとトレンチ４とが重畳しない部分が形成されることで、ゲート絶縁膜５を十分に保護できない場合が生じる。本発明の実施の形態に係る半導体装置では、保護層１１ａの幅がトレンチ４の幅より意図的に十分長く確保されることにより、転写ズレが生じた場合であっても、トレンチ４底部のゲート絶縁膜５を確実に保護することが担保される。
【００５３】
また本発明の実施の形態に係る半導体装置の製造方法では、まず先にトレンチ４を掘り、その後、掘られたトレンチ４の内側の空間を介してイオンを注入し、導電路形成層１１ｂを形成する。そのためイオン注入を浅く、平易に、処理エネルギーの増大を抑えて行うことができる。また導電路形成層１１ｂは、上面がゲート絶縁膜５の下面に接触するように、トレンチ４の直下に浅く形成されるので、イオン注入をより一層、容易に行うことができる。
【００５４】
また本発明の実施の形態に係る半導体装置の製造方法では、導電路形成層１１ｂ形成時の不純物元素イオンのドーズ量が、ベース領域３ａ，３ｂ形成時の不純物元素イオンのピークドーズ量より低い値になるように、それぞれのイオン注入が制御して行われる。既存の製造設備として多用されているイオン注入設備をそのまま流用可能であるため、新規設備投資の負担を抑えて、本発明の実施の形態に係る半導体装置を製造できる。
【００５５】
また本発明の実施の形態に係る半導体装置の製造方法では、トレンチ４を掘る処理と保護層１１ａを形成するためのイオン注入処理との両方の処理において、同じ第１マスク１６ｐが兼用される。２つの処理の間でマスクを取り換える必要がないので、製造工程を簡略化して負担を軽減できる。
【００５６】
また本発明の実施の形態に係る半導体装置の製造方法では、保護層１１ａ及び導電路形成層１１ｂは、保護導通領域（１１ａ，１１ｂ）と同じ深さに位置する第１コンタクト下ベース領域１３ａ，１３ｂとは別々に、濃度や厚みｔを制御して形成される。そのため保護層１１ａ及び導電路形成層１１ｂのそれぞれの不純物元素の濃度や厚みの実現精度を、より高めて形成できる。
【００５７】
また本発明の実施の形態に係る半導体装置の製造方法では、導電路形成層１１のためのイオン注入の際、トレンチ４の側壁部分が第２マスク１７ｐによって保護される。そのためトレンチ４の側壁に対応するベース領域３ａ，３ｂのチャネル領域３ａ１，３ｂ１の品質劣化を防止することができる。
【００５８】
―第１変形例―
次に本発明の実施の形態の第１変形例に係る半導体装置の製造方法を、図１５〜図１８を参照して説明する。例えば、ｎ+型の４Ｈ−ＳｉＣの半導体基板１subを用意し、エピタキシャル成長方法を用いて、半導体基板１subの上にｎ型の４Ｈ−ＳｉＣの半導体層をエピタキシャル成長させ、ドリフト領域２とする。次にドリフト領域２の上面上に、第１マスク用皮膜１６を所定の厚みで堆積させる。第１マスク用皮膜１６としては、熱酸化処理により形成やＣＶＤ法等により堆積されたＳｉＯ2膜やＳｉ3Ｎ4膜等が使用できる。ここまでの工程は、前記図６を用いて説明した場合と同様である。
【００５９】
次にフォトリソグラフィ技術及びエッチング技術等により、第１マスク用皮膜１６の上にフォトレジスト膜を塗布し、フォトレジスト膜をパターニングする。そして図１５に示すように、パターニングされたフォトレジスト膜をマスクとして、第１マスク用皮膜１６の、トレンチ４が形成される予定領域の上に位置する部分を選択的に除去して窓部を形成する。窓部の形成は、ＲＩＥ等のエッチング技術により形成できる。
【００６０】
フォトレジスト膜の除去後、窓部を備える第１マスク１６ｐをイオン注入用マスクとして、例えばＡｌ等の不純物元素イオンを、多段イオン注入等によりドリフト領域２の内部に注入する。注入により、保護層予定領域１１ａ１と導電路形成層予定領域１１ｂ３が同じ不純物元素の濃度となるように、高さを変えてそれぞれ形成される。尚、第１マスク用皮膜１６のエッチング時に用いたフォトレジスト膜をドリフト領域２上から除去することなく残存させ、第１マスク１６ｐと共にイオン注入用マスクとして用いてもよい。
【００６１】
次に図１６に示すように、半導体基板１subに真空アニール等を施して保護層予定領域１１ａ１と導電路形成層予定領域１１ｂ３を活性化し、保護導通領域となるｐ型の保護層１１ａ２と導電路形成層１１ｂ４を形成する。保護層１１ａ２と導電路形成層１１ｂ４は両端が、後で形成されるトレンチ４の溝幅より外側に、それぞれ一定の幅ｗで張り出すように形成される。
【００６２】
次に図１７に示すように、窓部を備える第１マスク１６ｐを連続して用いたＲＩＥ等のエッチングにより、ドリフト領域２を掘ってトレンチ４を形成する。トレンチ４の位置は、底面の位置と保護層１１ａ２の下面の位置との間隔が、所定の厚みｔとなるように制御される。
【００６３】
次に半導体基板１subを洗浄し、第１マスク１６ｐを除去した後、図１８に示すように、熱酸化処理等により、トレンチ４の内側を含めたドリフト領域２の表面上に、ＳｉＯ2膜等の絶縁膜を堆積させる。そして堆積した絶縁膜を、フォトリソグラフィ技術及びドライエッチング技術等を用いてパターニングし、ゲート絶縁膜５を形成する。そしてドリフト領域２の上面全面にｎ型の不純物元素が添加されたドープド・ポリシリコン膜等を減圧ＣＶＤ法等により堆積させる。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等の処理により、トレンチ４の内側にドープド・ポリシリコン膜を埋め込んでゲート電極６を形成する。
【００６４】
その後、ドリフト領域２の内部のトレンチ４間の領域に、フォトリソグラフィ技術、エッチング技術及びイオン注入法等を用いて、第１コンタクト下ベース領域１３ａ，１３ｂ及び第２コンタクト下ベース領域１４ａ，１４ｂをそれぞれ所定のパターンで、この順に設ける。次に、ドリフト領域２の内部のトレンチ４間の領域に、同様にベース領域３ａ，３ｂを設ける。ベース領域３ａ，３ｂの形成をＡｌ等のｐ型の不純物元素イオンの注入により行う場合、注入イオンのピークドーズ量が、導電路形成層１１ｂ形成時の不純物元素イオンのドーズ量より高くなるようにイオン注入が行われる。
【００６５】
換言すると、本発明の実施の形態の第１変形例に係る半導体装置の製造方法では、導電路形成層１１ｂ４及び保護層１１ａ２形成時のイオンのドーズ量は、ベース領域３ａ，３ｂ形成時のイオンのピークドーズ量より低い。それぞれのドーズ量が制御されることにより、導電路形成層１１ｂ４形成時の不純物元素の濃度が、チャネル領域３ａ１，３ｂ１の不純物元素のピーク濃度より低い値が実現される。
【００６６】
その後、ベース領域３ａ，３ｂの内部に、フォトリソグラフィ技術、エッチング技術及びイオン注入法等を用いて、ベースコンタクト領域１２ａ，１２ｂ及びソース領域７ａ，７ｂを所定のパターンで設ける。そしてＣＶＤ法等により、ゲート電極６、ベースコンタクト領域１２ａ，１２ｂ及びソース領域７ａ，７ｂの上に亘ってＳｉＯ2膜等の層間絶縁膜８を堆積させる。また半導体基板１subの下面を、ＣＭＰ等により薄化して平坦化し、ドレイン領域１とする。そしてドレイン領域１の下に、Ｎｉ等の金属膜を成膜し、成膜した金属膜をパターニングしてドレイン電極１０を形成する。
【００６７】
そして必要に応じて所定のアニール等を施した後、例えばＴｉ層、ＴｉＮ層、Ｔｉ層等からなる金属層が３層積層されたバリアメタル層１５を、真空蒸着、スパッタリング、ＣＶＤ法等により形成する。バリアメタル層１５は、層間絶縁膜８、ソース領域７ａ，７ｂ及びベースコンタクト領域１２ａ，１２ｂの上に亘って設けられる。ソース領域７ａ，７ｂ及びベースコンタクト領域１２ａ，１２ｂとバリアメタル層１５の間には図示しないニッケルシリサイド層が設けられる。
【００６８】
そしてバリアメタル層１５の上に、例えばＡｌを主成分元素として含む合金膜等を堆積させ、フォトリソグラフィ技術及びエッチング技術等により、所定の形状にパターニングしてソース電極９を形成する。その後、アニールによるシンタリング処理等が施される。上記の一連の工程を通じて本発明の実施の形態に係る半導体装置を得ることができる。
【００６９】
本発明の実施の形態の第１変形例に係る半導体装置の製造方法によれば、保護層１１ａ２及び導電路形成層１１ｂ４を備えることにより、トレンチ４底部のゲート絶縁膜５の保護とオン抵抗の低減とを両立可能な半導体装置を製造することができる。保護層１１ａ２及び導電路形成層１１ｂ４とは不純物元素の濃度が同じであるが、例えばその濃度をベース領域３ａ，３ｂより低くすることによって、トレンチ４底部の導電路形成層１１ｂ４をオン時に反転させることができる。
【００７０】
また本発明の実施の形態の第１変形例に係る半導体装置では、保護層１１ａ２と導電路形成層１１ｂ４が同じマスクで形成できるので、転写ズレが生じることがない。
【００７１】
―第２変形例―
次に本発明の実施の形態の変形例に係る半導体装置を、図１９〜図２６を参照して説明する。図１９に示した第２変形例に係る半導体装置のように、上面がトレンチ４の底部に接して設けられるｐ型の導電路形成層（２１ｂ１〜２１ｂ３）の内部の不純物元素濃度を、それぞれの領域毎にトレンチ４の幅方向に沿って異ならせてもよい。第２変形例に係る半導体装置の保護導通領域（２１ａ，２１ｂ１〜２１ｂ３）は、保護層２１ａ及び導電路形成層（２１ｂ１〜２１ｂ３）からなる２層構造である。
【００７２】
第２変形例に係る半導体装置の導電路形成層（２１ｂ１〜２１ｂ３）は、中央に設けられた高濃度のｐ+型の中央保護領域２１ｂ１を有する。中央保護領域２１ｂ１の左右両側には、低濃度のｐ-型の左側導電路形成領域２１ｂ２及び右側導電路形成領域２１ｂ３がそれぞれほぼ同じ厚みで設けられている。
【００７３】
中央保護領域２１ｂ１は、トレンチ４の直下で保護層２１ａの上に設けられ、トレンチ４の溝幅とほぼ同じ幅で、図面が描かれた紙面を貫く方向に沿った、トレンチ４の延びる方向に沿って延びている。中央保護領域２１ｂ１の不純物元素濃度は、オン状態であっても導電型が反転せずｐ型が維持されるように設定されている。
【００７４】
左側導電路形成領域２１ｂ２は、中央保護領域２１ｂ１とほぼ同じ厚みを有し、中央保護領域２１ｂ１と同様に、トレンチ４の延びる方向に沿って延びている。左側導電路形成領域２１ｂ２の不純物元素濃度は、オン状態で導電型がｎ型に反転する低濃度に設定されている。
【００７５】
右側導電路形成領域２１ｂ３は、中央保護領域２１ｂ１と中心として寸法が左側導電路形成領域２１ｂ２と左右対称をなすように設けられている。右側導電路形成領域２１ｂ３の不純物元素濃度は、左側導電路形成領域２１ｂ２と同様に、オン状態で導電型がｎ型に反転する低濃度に設定されている。第２変形例に係る半導体装置の導電路形成層（２１ｂ１〜２１ｂ３）以外の構造については、図１に示した本発明の実施の形態に係る半導体装置における同名の部材と等価であるため、重複説明を省略する。
【００７６】
図２０に示すように、第２変形例に係る半導体装置においても、オン状態でゲート電圧が印加されることにより、チャネル領域３ａ１，３ｂ１と同様に、左側導電路形成領域２１ｂ２に反転層２１ｂ１invが形成される。また右側導電路形成領域２１ｂ３に反転層２１ｂ２invが形成される。反転層２１ｂ１inv及び反転層２１ｂ２invは、図１に示した半導体装置における導電路形成層１１ｂの反転層１１ｂ１invの場合と同様に、主電流ＩL１，ＩR１が導通する経路をなす。
【００７７】
第２変形例に係る半導体装置でも、主電流ＩL１，ＩR１はドリフト領域２の下側からチャネル領域３ａ１，３ｂ１に向かって流れる。そしてオン時の主電流ＩL１，ＩR１の経路に干渉する位置に、導電路形成層（２１ｂ１〜２１ｂ３）の両端が位置する。第２変形例の場合、導電路形成層（２１ｂ１〜２１ｂ３）の両端に、オン時に導電型が反転する左側導電路形成領域２１ｂ２及び右側導電路形成領域２１ｂ３が設けられている。よって主電流ＩL１，ＩR１がトレンチ４の側壁側に誘導され、より短い経路を通過可能になるので、半導体装置のオン抵抗を低減することができる。
【００７８】
また導電路形成層（２１ｂ１〜２１ｂ３）の不純物元素の濃度が、中央から外側に向かう方向に沿って低くなる第１変形例の場合、高濃度の中央保護領域２１ｂ１をトレンチ４の底部の直下に配置可能になる。そのためオフ時のゲート絶縁膜５の保護をより向上させることができる。第２変形例に係る半導体装置の他の効果については、図１に示した本発明の実施の形態に係る半導体装置の場合と同様である。
【００７９】
―第３変形例―
図２１に示した第３変形例に係る半導体装置のように、上面がトレンチ４の底部に接して設けられるｐ型の導電路形成層（３１ｂ１〜３１ｂ５）の内部の不純物元素濃度を、トレンチ４の溝幅方向に沿って、第２変形例よりも更に複数段階で異ならせてもよい。第３変形例に係る半導体装置の保護導通領域（３１ａ，３１ｂ１〜３１ｂ５）は、保護層３１ａ及び導電路形成層（３１ｂ１〜３１ｂ５）からなる２層構造である。
【００８０】
第３変形例に係る半導体装置の導電路形成層（３１ｂ１〜３１ｂ５）は、中央に設けられた中央保護領域３１ｂ１と、この中央保護領域３１ｂ１の左側に中央保護領域３１ｂ１に接して設けられた左側第１導電路形成領域３１ｂ２と、を有する。左側第１導電路形成領域３１ｂ２の中央保護領域３１ｂ１と反対側には、左側第２導電路形成領域３１ｂ４が左側第１導電路形成領域３１ｂ２と並べて設けられている。
【００８１】
また導電路形成層（３１ｂ１〜３１ｂ５）は、中央保護領域３１ｂ１の右側に中央保護領域３１ｂ１に接して設けられた右側第１導電路形成領域３１ｂ３を有する。右側第１導電路形成領域３１ｂ３の中央保護領域３１ｂ１と反対側には、右側第２導電路形成領域３１ｂ５が右側第１導電路形成領域３１ｂ３と並べて設けられている。中央保護領域３１ｂ１、左側第１導電路形成領域３１ｂ２、左側第２導電路形成領域３１ｂ４、右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５は、いずれもほぼ同じ厚みであって、同じｐ型の導電型である。
【００８２】
中央保護領域３１ｂ１は、トレンチ４の直下で保護層３１ａの上に設けられ、トレンチ４の溝幅とほぼ同じ幅で、トレンチ４の延びる方向に沿って延びている。中央保護領域３１ｂ１の不純物元素濃度は、オン状態であっても反転層が形成されず高濃度のｐ+型が維持されるように設定されている。
【００８３】
左側第１導電路形成領域３１ｂ２及び左側第２導電路形成領域３１ｂ４は、中央保護領域３１ｂ１と同様にトレンチ４の延びる方向に沿って延びている。左側第１導電路形成領域３１ｂ２の不純物元素濃度は、オン状態で導電型がｎ型に反転する低濃度のｐ型に設定されている。左側第２導電路形成領域３１ｂ４の不純物元素濃度は、オン状態で導電型がｎ型に反転するように、左側第１導電路形成領域３１ｂ２より更に低濃度のｐ-型に設定されている。
【００８４】
右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５は、中央保護領域３１ｂ１と中心として、左側第１導電路形成領域３１ｂ２及び左側第２導電路形成領域３１ｂ４と左右対称をなすように設けられている。右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５のそれぞれの不純物元素濃度は、左側第１導電路形成領域３１ｂ２及び左側第２導電路形成領域３１ｂ４と鏡像対称をなすように、低濃度のｐ型及びｐ-型にそれぞれ設定されている。右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５も、左側第１導電路形成領域３１ｂ２及び左側第２導電路形成領域３１ｂ４と同様に、オン状態で導電型がｎ型に反転する。第３変形例に係る半導体装置の導電路形成層（３１ｂ１〜３１ｂ５）以外の構造については、図１に示した半導体装置における同名の部材と等価であるため、重複説明を省略する。
【００８５】
図２２に示すように、第３変形例に係る半導体装置においても、オン状態でゲート電圧が印加されることにより、チャネル領域３ａ１，３ｂ１と同様に、左側第１導電路形成領域３１ｂ２に反転層３１ｂ２invが形成される。また左側第２導電路形成領域３１ｂ４に反転層３１ｂ４invが形成される。同時に、右側第１導電路形成領域３１ｂ３に反転層３１ｂ３invが、また右側第２導電路形成領域３１ｂ５に反転層３１ｂ５invがそれぞれ形成される。反転層３１ｂ２inv、反転層３１ｂ３inv、反転層３１ｂ４in及び反転層３１ｂ５invは、図１に示した半導体装置における導電路形成層１１ｂの反転層１１ｂ１invの場合と同様に、主電流ＩL１，ＩR１が導通する経路をなす。
【００８６】
第３変形例に係る半導体装置でも、主電流ＩL１，ＩR１は、ドリフト領域２の下側からチャネル領域３ａ１，３ｂ１に向かって流れる。そしてオン時の主電流ＩL１，ＩR１の経路に干渉する位置に、導電路形成層（３１ｂ１〜３１ｂ５）の両端が位置する。第２変形例の場合、導電路形成層（３１ｂ１〜３１ｂ５）の左端側には、左側第１導電路形成領域３１ｂ２及び左側第２導電路形成領域３１ｂ４が設けられている。また導電路形成層（３１ｂ１〜３１ｂ５）の右端側には右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５が設けられている。左側第１導電路形成領域３１ｂ２、左側第２導電路形成領域３１ｂ４、右側第１導電路形成領域３１ｂ３及び右側第２導電路形成領域３１ｂ５はいずれもオン時に導電型が反転する。よってオン時には主電流ＩL１，ＩR１がトレンチ４の側壁側に誘導され、より短い経路を通過可能になるので、半導体装置のオン抵抗を低減することができる。
【００８７】
また導電路形成層（３１ｂ１〜３１ｂ５）の不純物元素の濃度が、中央から外側に向かう方向に沿って低くなる第２変形例の場合、高濃度の中央保護領域２１ｂ１をトレンチ４の底部の直下に配置可能になる。そのため第１変形例の場合と同様に、オフ時のゲート絶縁膜５の保護をより強化できる。第３変形例に係る半導体装置の他の効果については、図１に示した本発明の実施の形態に係る半導体装置の場合と同様である。
【００８８】
―第４変形例―
第２変形例及び第３変形例の場合、内部に複数の領域を有する導電路形成層は、トレンチ４の中央に対応する中央部分の領域の不純物元素濃度が最も濃いと共に、中央から外側に向かう方向に沿って、領域の濃度が薄くなるように設定されていた。しかし図２３に示す第４変形例に係る半導体装置のように、上面がトレンチ４の底部に接して設けられるｐ型の導電路形成層（４１ｂ１，４１ｂ２）の内部の不純物元素濃度を、トレンチ４の深さ方向に沿って異ならせてもよい。第４変形例に係る半導体装置の保護導通領域（４１ａ，４１ｂ１，４１ｂ２）は、保護層４１ａ及び導電路形成層（４１ｂ１，４１ｂ２）からなる２層構造である。
【００８９】
導電路形成層（４１ｂ１，４１ｂ２）は、保護層４１ａの上に設けられた２層の下側に位置するｐ型の下側導電路形成領域４１ｂ１と、この下側導電路形成領域４１ｂ１の上に設けられた低濃度のｐ-型の上側導電路形成領域４１ｂ２とを有する。下側導電路形成領域４１ｂ１は、両端がトレンチ４の外側に張り出し、トレンチ４の延びる方向に沿って延びている。
【００９０】
下側導電路形成領域４１ｂ１の不純物元素濃度は、オン状態で導電型がｎ型に反転する低濃度に設定されている。上側導電路形成領域４１ｂ２は、下側導電路形成領域４１ｂ１とほぼ同じ厚みを有し、下側導電路形成領域４１ｂ１と同様にトレンチ４の延びる方向に沿って延びている。上側導電路形成領域４１ｂ２の不純物元素濃度はオン状態で導電型がｎ型に反転するように、下側導電路形成領域４１ｂ１より更に低濃度に設定されている。第４変形例に係る半導体装置の導電路形成層（４１ｂ１，４１ｂ２）以外の構造については、図１に示した半導体装置における同名の部材と等価であるため、重複説明を省略する。
【００９１】
図２４に示すように、第４変形例に係る半導体装置においても、オン状態でゲート電圧が印加されることにより、チャネル領域３ａ１，３ｂ１と同様に、下側導電路形成領域４１ｂ１に反転層４１ｂ１invが形成される。また上側導電路形成領域４１ｂ２に反転層４１ｂ２invが形成される。反転層４１ｂ１inv及び反転層４１ｂ２invは、図１に示した半導体装置における導電路形成層１１ｂの反転層１１ｂ１invの場合と同様に、主電流ＩL１，ＩR１が導通する経路をなす。
【００９２】
第４変形例に係る半導体装置でも、オン時の主電流ＩL１，ＩR１の経路に干渉する位置に、導電路形成層（４１ｂ１，４１ｂ２）の両端が位置する。そして主電流ＩL１，ＩR１はドリフト領域２の下側からチャネル領域３ａ１，３ｂ１に向かって流れる。第４変形例の場合、導電路形成層（４１ｂ１，４１ｂ２）の両端に、オン時に導電型が反転する下側導電路形成領域４１ｂ１及び上側導電路形成領域４１ｂ２が設けられている。よって主電流ＩL１，ＩR１がトレンチ４の側壁側に誘導され、より短い経路を通過可能になるので、半導体装置のオン抵抗を低減することができる。
【００９３】
また導電路形成層（４１ｂ１，４１ｂ２）の不純物元素の濃度が、トレンチ４の底部に接触する位置から下側に向かうに従って濃くなることにより、トレンチ４の下側に位置する側のｐ型の半導体領域全体の濃度を高めることが可能になる。そのためオフ時のゲート絶縁膜５の保護をより強化できる。第４変形例に係る半導体装置の他の効果については、図１に示した本発明の実施の形態に係る半導体装置の場合と同様である。尚、内部が上下方向に複数分割された導電路形成層の構造としては、第４変形例で示したような２層の場合に限定されない。３層以上の複数の領域によってそれぞれの領域の不純物元素濃度が、位置が深くなるに従って濃くなるように導電路形成層を実現することもできる。
【００９４】
―第５変形例―
図２５に示した第５変形例に係る半導体装置のように、保護層５１ａの張り出し幅と導電路形成層５１ｂの張り出し幅とが等しく、保護層５１ａ及び導電路形成層５１ｂからなる保護導通領域（５１ａ，５１ｂ）の断面形状の外縁が矩形状であってもよい。導電路形成層５１ｂの不純物元素濃度は、オン状態で導電型がｎ型に反転する低濃度のｐ-型に設定されている。第５変形例に係る半導体装置の導電路形成層５１ｂ以外の構造については、図１に示した半導体装置における同名の部材と等価であるため、重複説明を省略する。
【００９５】
図２６に示すように、第５変形例に係る半導体装置においても、オン状態でゲート電圧が印加されることにより、チャネル領域３ａ１，３ｂ１と同様に、導電路形成層５１ｂに反転層５１ｂinvが形成される。反転層５１ｂinvは、図１に示した半導体装置における導電路形成層１１ｂの反転層１１ｂinvの場合と同様に、主電流ＩL２，ＩR２が導通する経路をなす。
【００９６】
第５変形例に係る半導体装置でも、オン時の主電流ＩL２，ＩR２の経路に干渉する位置に、導電路形成層５１ｂの両端が位置する。そして主電流ＩL２，ＩR２はドリフト領域２の下側からチャネル領域３ａ１，３ｂ１に向かって流れる。第５変形例の場合、オン時には、導電路形成層５１ｂの両端を含めて反転層５１ｂinvが形成される。そのため主電流ＩL２，ＩR２がトレンチ４の側壁側に誘導され、より短い経路を通過可能になるので、半導体装置のオン抵抗を低減することができる。第５変形例に係る半導体装置の他の効果については、図１に示した本発明の実施の形態に係る半導体装置の場合と同様である。
【００９７】
尚、第５変形例に係る半導体装置のように、トレンチ４の底部で、主電流ＩL１，ＩR１が流れる経路に干渉する位置に、オン時に反転層が形成される限り、保護導通領域の全体形状は両端が階段状のものに限定されることなく、適宜変更可能である。
【００９８】
＜その他の実施の形態＞
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
【００９９】
また本発明に係る半導体装置の構造は、上記したものに限定されず、所望の仕様に応じて適宜変更できる。例えば図１に示した半導体装置の構造に加え、ドリフト領域２の内部のベース領域３ａ，３ｂの下側であって、保護導通領域（１１ａ，１１ｂ）を含む深さの位置に、カウンタードープ層として高濃度のｎ型の領域を別途設けることもできる。高濃度のカウンタードープ層の配置により、トレンチ４側ではなくカウンタードープ層の方に、意図的に電界集中を生じさせてアバランシェ電流を誘導することで、トレンチ４底部のゲート絶縁膜５の保護をより強化できる。高濃度のｎ型領域が配置される場合には、導電路形成層１１ｂがオフ時にｐ型を維持できるように、添加されるｐ型の不純物元素の濃度は、高濃度のｎ型領域の不純物元素の濃度以上の値で設定される。
【０１００】
また本発明の実施の形態に係る半導体装置の製造方法では、導電路形成層１１ｂをイオン注入して形成する際、第２マスク用皮膜１７のトレンチ４の底部に対応する領域を除去した。しかし、本発明はこれに限定されず、トレンチ４の底部に対応する領域を除去することなく存在させたままイオン注入を行って導電路形成層１１ｂを形成することも可能である。第２マスク用皮膜１７に部分的な除去を施す工程が生じないことにより、製造工程を簡略化できる。
【０１０１】
また本発明の実施の形態に係る半導体装置の製造方法では、図７及び図１２に示したように、垂直方向へのイオン注入により保護層１１ａ及び導電路形成層１１ｂを形成する場合を例示した。しかし本発明では、イオンの注入方向は垂直方向に限定されず、斜めイオン注入を行うこともできる。例えばＳｉＣの不純物の拡散係数が非常に小さく、垂直方向へのイオン注入のみでは、保護層１１ａ及び導電路形成層１１ｂの、それぞれの予定される張り出し幅を十分に実現できない場合であっても、斜めイオン注入により所望の張り出し幅が実現可能になる。尚、斜めイオン注入の際には、トレンチの側壁をマスク等により保護することで、側壁部分へのイオンの照射を防止し、品質劣化を抑制することができる。
【０１０２】
また例えば、保護層１１ａや導電路形成層１１ｂの形成における拡散の際、エキシマレーザー等の紫外光を、斜めイオン注入の場合と同様の傾斜角度で照射して光励起作用により拡散を促進することもできる。光励起作用等による拡散の促進は、ＳｉＣの不純物の拡散係数が非常に小さいために熱処理だけでは保護層１１ａ及び導電路形成層１１ｂを十分に拡散できない場合等に有効である。
【０１０３】
また本発明の実施の形態に係る半導体装置の製造方法では、ベース領域３ａ，３ｂはイオン注入法を用いて形成されたが、イオン注入法に限定されず、エピタキシャル成長法等で形成することもできる。エピタキシャル成長法の場合も、ベース領域のチャネル領域のドーピングエピの濃度は、導電路形成層の不純物元素イオンの濃度より高くなるように調整され、導電路形成層がオン状態で反転層が形成されるように、低濃度が実現されればよい。
【０１０４】
また図１〜図２６で示した半導体装置の構造を部分的に組み合わせても本発明に係る半導体装置を実現できる。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１０５】
１    ドレイン領域
１sub  半導体基板
２    ドリフト領域
３ａ，３ｂ  ベース領域
３ａ１，３ｂ１  チャネル領域
４    トレンチ
５    ゲート絶縁膜
６    ゲート電極
７ａ，７ｂ  ソース領域
８    層間絶縁膜
９    ソース電極
１０  ドレイン電極
１１ａ，１１ａ２  保護層
１１ａ０，１１ａ１  保護層予定領域
１１ｂ，１１ｂ４  導電路形成層
１１ｂ０，１１ｂ３  導電路形成層予定領域
１１ｂ１  第１導電路形成領域
１１ｂ１inv  反転層
１１ｂ２  第２導電路形成領域
１１ｂ２inv  反転層
１１ｂinv  反転層
１１ｃ  中央保護領域
１１ｚ  保護層
１２ａ，１２ｂ  ベースコンタクト領域
１３ａ，１３ｂ  第１コンタクト下ベース領域
１４ａ，１４ｂ  第２コンタクト下ベース領域
１５    バリアメタル層
１６    第１マスク用皮膜
１６ｐ  第１マスク
１７    第２マスク用皮膜
１７ｐ  第２マスク
２１ａ    保護層
２１ｂ１  中央保護領域
２１ｂ１inv  反転層
２１ｂ２  左側導電路形成領域
２１ｂ２inv  反転層
２１ｂ３  右側導電路形成領域
３１ａ    保護層
３１ｂ１  中央保護領域
３１ｂ２  左側第１導電路形成領域
３１ｂ２inv  反転層
３１ｂ３  右側第１導電路形成領域
３１ｂ３inv  反転層
３１ｂ４  左側第２導電路形成領域
３１ｂ４inv  反転層
３１ｂ５  右側第２導電路形成領域
３１ｂ５inv  反転層
４１ａ    保護層
４１ｂ１  下側導電路形成領域
４１ｂ２  上側導電路形成領域
４１ｂ１inv  反転層
４１ｂ２inv  反転層
５１ａ    保護層
５１ｂ    導電路形成層
５１ｂinv  反転層
ＩL１，ＩR１  主電流
ＩL２，ＩR２  主電流
ＩLｚ，ＩRｚ  主電流
ｄ    厚み
ｗ    幅
【図１】
2018207101.tif 000003
【図２】
2018207101.tif 000004
【図３】
2018207101.tif 000005
【図４】
2018207101.tif 000006
【図５】
2018207101.tif 000007
【図６】
2018207101.tif 000008
【図７】
2018207101.tif 000009
【図８】
2018207101.tif 000010
【図９】
2018207101.tif 000011
【図１０】
2018207101.tif 000012
【図１１】
2018207101.tif 000013
【図１２】
2018207101.tif 000014
【図１３】
2018207101.tif 000015
【図１４】
2018207101.tif 000016
【図１５】
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【図１６】
2018207101.tif 000018
【図１７】
2018207101.tif 000019
【図１８】
2018207101.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
2018207101.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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