(57)【要約】【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、を備え、記抵抗変化層は、半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、第１の層と第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、第１の導電層の側の端面及び第２の導電層の側の端面の少なくともいずれか一方に接しない結晶粒を有する第２の層と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、を備え、
前記抵抗変化層は、
半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、
前記第１の層と前記第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、前記第１の導電層の側の端面及び前記第２の導電層の側の端面の少なくともいずれか一方に接しない結晶粒を有する第２の層と、
を有する記憶装置。
【請求項２】
前記第２の金属が前記第１の金属と異なる請求項１記載の記憶装置。
【請求項３】
前記第２の金属がチタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である請求項１記載の記憶装置。
【請求項４】
前記半導体がシリコン又はゲルマニウムであり、前記第１の金属がアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの元素である請求項１記載の記憶装置。
【請求項５】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域を有する請求項１記載の記憶装置。
【請求項６】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域を有し、前記第２の領域がアモルファスである請求項１記載の記憶装置。
【請求項７】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域と、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が、前記第１の領域及び前記第３の領域と異なる組成を有する請求項１記載の記憶装置。
【請求項８】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域と、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が、前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域がアモルファスである請求項１記載の記憶装置。
【請求項９】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域と、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が、前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域が酸化物又は窒化物を有し、前記酸化物又は窒化物はアルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む請求項１記載の記憶装置。
【請求項１０】
前記第２の層が、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域と、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が、前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域の膜厚は１ｎｍ以下である請求項１記載の記憶装置。
【請求項１１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、を備え、
前記抵抗変化層は、
半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、
前記第１の層と前記第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、第１の平均粒径を有する第１の領域と、前記第１の領域と前記第２の導電層との間に設けられ前記第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域とを有する第２の層と、を有する記憶装置。
【請求項１２】
前記第２の金属が前記第１の金属と異なる請求項１１記載の記憶装置。
【請求項１３】
前記第２の金属がチタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である請求項１１記載の記憶装置。
【請求項１４】
前記半導体がシリコン又はゲルマニウムであり、前記第１の金属がアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの元素である請求項１１記載の記憶装置。
【請求項１５】
前記第２の領域がアモルファスである請求項１１記載の記憶装置。
【請求項１６】
前記第２の層が、前記第２の領域と前記第２の導電層との間に設けられ、前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が、前記第１の領域及び前記第３の領域と異なる組成を有する請求項１１記載の記憶装置。
【請求項１７】
前記第２の層が、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域がアモルファスである請求項１１記載の記憶装置。
【請求項１８】
前記第２の層が、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域が酸化物又は窒化物を有し、前記酸化物又は窒化物はアルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む請求項１１記載の記憶装置。
【請求項１９】
前記第２の層が、前記第２の領域と前記第２の導電層との間に設けられ前記第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、前記第２の領域が前記第１の領域及び前記第３の領域と異なる組成を有し、前記第２の領域の膜厚は１ｎｍ以下である請求項１１記載の記憶装置。
【請求項２０】
前記第１の層と前記第２の層との間に、前記第１の層及び前記第２の層と異なる組成であり、酸化物又は窒化物を有する第３の層を、更に備える請求項１１記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、メモリセルの抵抗変化層に電流を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの信頼性を保証するために、高抵抗状態と低抵抗状態の間を繰り返し遷移させても、メモリセルの特性が劣化しないことが要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９２５２３５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性の向上が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、を備え、前記抵抗変化層は、半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、前記第１の層と前記第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、前記第１の導電層の側の端面及び前記第２の導電層の側の端面の少なくともいずれか一方に接しない結晶粒を有する第２の層と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図２】第１の実施形態の記憶装置のブロック図。
【図３】第１の実施形態の記憶装置の作用及び効果の説明図。
【図４】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図５】第３の実施形態の記憶装置のメモリセルの模式断面図。
【図６】第４の実施形態の記憶装置のブロック図。
【図７】第４の実施形態のメモリセルアレイの等価回路図。
【図８】第４の実施形態の記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１０】
（第１の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、を備える。そして、抵抗変化層は、半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、第１の層と第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、第１の導電層の側の端面及び第２の導電層の側の端面の少なくともいずれか一方に接しない結晶粒を有する第２の層と、を有する。
【００１１】
図１は、本実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、本実施形態の記憶装置のメモリセルアレイ１００および周辺回路のブロック図である。図１は、図２のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１２】
本実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１３】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００１４】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８および第２の制御回路１１０に接続される。
【００１５】
第１の制御回路１０８および第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００１６】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１７】
メモリセルＭＣは、図１に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。
【００１８】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００１９】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００２０】
抵抗変化層３０は、下部電極１０と上部電極２０との間に挟まれる。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）、反応抑制層３３（第３の層）を備える。
【００２１】
抵抗変化層３０の膜厚は、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。
【００２２】
高抵抗層３１は、半導体、又は、第１の金属を含む第１の金属酸化物を有する。高抵抗層３１は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
【００２３】
高抵抗層３１は、例えば、半導体である。高抵抗層３１は、例えば、シリコン、ゲルマニウム、及びそれらの化合物である。高抵抗層３１は、例えば、アモルファスシリコン、アモルファスゲルマニウムである。
【００２４】
高抵抗層３１は、例えば、第１の金属を含む第１の金属酸化物である。第１の金属は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの元素である。高抵抗層３１は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル又は、酸化ニオブ及びこれらの化合物である。
【００２５】
高抵抗層３１の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００２６】
低抵抗層３２は、第２の金属を含む第２の金属酸化物を有する。第２の金属は、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である。低抵抗層３２は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第２の金属は第１の金属と異なる。低抵抗層３２は、高抵抗層３１と電気抵抗が異なる同一種類の金属酸化物であっても構わない。例えば、高抵抗層３１がアモルファスの酸化チタンであり、低抵抗層３２が結晶化した酸化チタンであっても構わない。
【００２７】
低抵抗層３２は、高抵抗層３１よりも抵抗率が低い。低抵抗層３２の少なくとも一部は結晶質である。低抵抗層３２の第２の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層３２の金属酸化物の結晶化割合は、高抵抗層３１の第１の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、ＴＥＭにより測定することが可能である。
【００２８】
低抵抗層３２の膜厚は、例えば、３ｎｍ以上１５ｎｍ以下である。
【００２９】
反応抑制層３３は、酸化物又は窒化物を有する。反応抑制層３３は、例えば、アモルファスの酸化物、又は、アモルファスの窒化物である。
【００３０】
反応抑制層３３は、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物又は窒化物である。反応抑制層３３は、例えば、酸化アルミニウム、酸化シリコン、酸化ゲルマニウム、窒化アルミニウム、窒化シリコン、又は、窒化ゲルマニウムである。
【００３１】
反応抑制層３３は、高抵抗層３１及び低抵抗層３２と異なる組成を有する。反応抑制層３３は、高抵抗層３１と低抵抗層３２とが反応することを抑制する機能を備える。
【００３２】
反応抑制層３３の膜厚は、例えば、０．２ｎｍ以上１ｎｍ以下である。反応抑制層３３の膜厚は、キャリアや酸素イオンの移動を容易にする観点から１ｎｍ以下であることが好ましい。
【００３３】
抵抗変化層３０に電流を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、或いは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。
【００３４】
抵抗変化層３０への電流の印加により、高抵抗層３１と低抵抗層３２との間で、酸素イオンが移動し、低抵抗層３２の中の酸素欠損量（酸素空孔量）が変化する。低抵抗層３２の中の酸素欠損量に伴い抵抗変化層３０の導電性が変化する。低抵抗層３２は、いわゆる、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ）である。
【００３５】
例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００３６】
低抵抗層３２は、多結晶層である。下部領域３２ａ（第１の領域）と上部領域３２ｂ（第２の領域）とを備える。下部領域３２ａと上部領域３２ｂとの間で結晶粒（クリスタルグレイン）が分断されている。したがって、低抵抗層３２は、下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の少なくともいずれか一方に接しない結晶粒を有する。
【００３７】
図１では、結晶粒界（グレインバウンダリ）が点線で示される。結晶粒は、端面Ｅ１及び端面Ｅ２の両方に接していなくても構わない。
【００３８】
下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の少なくともいずれか一方に接しない結晶粒が存在するか否かは、例えば、抵抗変化層３０の断面を透過型電子顕微鏡（ＴＥＭ）で観察することで判定できる。
【００３９】
例えば、低抵抗層３２を形成する際に、下部領域３２ａと上部領域３２ｂとの成膜を分けて行うことで、結晶粒が分断された構造を形成することが可能である。
【００４０】
なお、各層の膜厚は、例えば、ＴＥＭを用いて測定することが可能である。
【００４１】
次に、本実施形態の記憶装置の作用及び効果について説明する。
【００４２】
酸素欠損量の変化を用いて抵抗変化層３０の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しによりメモリセルＭＣの特性が劣化する場合がある。具体的には、高抵抗状態と低抵抗状態の抵抗比が小さくなる。或いは、抵抗変化層３０に大電流が流れ絶縁破壊が生ずる。メモリセルＭＣの特性の劣化を抑制し、抵抗変化型メモリの信頼性を向上することが要求される。
【００４３】
図３は、本実施形態の記憶装置の作用及び効果の説明図である。図３は、比較形態の記憶装置のメモリセルＭＣの模式断面図である。
【００４４】
比較形態のメモリセルＭＣでは、結晶粒が低抵抗層３２の膜厚方向に単一の結晶粒となっている。言い換えれば、低抵抗層３２中の結晶粒は、下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の双方に接している。低抵抗層３２の成膜が連続して行われる場合、結晶粒が低抵抗層３２の膜厚方向に単一の結晶粒となりやすい。
【００４５】
下部電極１０と上部電極２０との間に電流が流れる際に、低抵抗層３２の結晶粒界を通って、低抵抗層３２の中の金属又は上部電極２０の中の金属が、高抵抗層３１の中へと拡散すると考えられる。高抵抗層３１の中に拡散した金属は、例えば、高抵抗層３１の中で低抵抗な金属フィラメントを形成し、メモリセルＭＣの特性の劣化を生じさせる。
【００４６】
比較形態のメモリセルＭＣでは、結晶粒が低抵抗層３２の膜厚方向に単一の結晶粒となっているため、結晶粒界が短い距離で、上部電極２０と高抵抗層３１との間を繋いでいる。このため、高抵抗層３１の中への金属の拡散が生じやすい。したがって、メモリセルＭＣの特性の劣化が生じやすい。
【００４７】
例えば、本実施形態のように、高抵抗層３１と低抵抗層３２との間に反応抑制層３３が設けられる場合、反応抑制層３３が金属の拡散のバリアとしても機能する。しかしながら、この機能はメモリセルＭＣの特性の劣化を抑制する上で、必ずしも十分でない場合がある。
【００４８】
本実施形態のメモリセルＭＣでは低抵抗層３２の中で結晶粒が分断されている。このため、上部電極２０と高抵抗層３１との間を繋ぐ結晶粒界の距離が比較形態に比べて長くなる。したがって、高抵抗層３１の中への金属の拡散が抑制される。よって、メモリセルＭＣの特性の劣化が抑制され、記憶装置の信頼性が向上する。
【００４９】
また、比較形態のメモリセルＭＣのように、結晶粒が低抵抗層３２の膜厚方向に単一の結晶粒となっている場合は、金属の高抵抗層３１への拡散を抑制するために低抵抗層３２の膜厚を厚くする必要が生じる。このため、メモリセルＭＣの微細化を妨げる。
【００５０】
本実施形態のメモリセルＭＣでは、低抵抗層３２の中で結晶粒を分断することにより、低抵抗層３２の薄膜化が可能となる。したがって、メモリセルＭＣの微細化が可能となる。
【００５１】
図１では、低抵抗層３２は、結晶粒が下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の少なくともいずれか一方に接する場合を例示した。しかしながら、結晶粒は、端面Ｅ１又は端面Ｅ２に接していなくても構わない。例えば、互いに結晶粒が分断された領域を３層以上とすることで、更に金属の拡散を抑制することが可能となる。
【００５２】
本実施形態では、反応抑制層３３が設けられる場合を例示したが、例えば、高抵抗層３１及び低抵抗層３２の材料に反応性の低い材料を用いれば、必ずしも反応抑制層３３はなくても構わない。
【００５３】
以上、本実施形態によれば、低抵抗層３２の中の結晶粒界を経路とする金属の拡散が抑制され、メモリセルＭＣの特性の劣化が抑制される。よって、信頼性の向上が可能な記憶装置が実現できる。さらに、メモリセルＭＣの微細化が可能となる。
【００５４】
（第２の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、を備える。そして、抵抗変化層は、半導体、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、第１の層と第２の導電層との間に設けられ、第２の金属を含む第２の金属酸化物を有し、第１の平均粒径を有する第１の領域と、第１の領域と第２の導電層との間に設けられ第１の平均粒径よりも小さい第２の平均粒径を有する第２の領域とを有する第２の層と、を有する。
【００５５】
本実施形態の記憶装置は、第２の層の構造が第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
【００５６】
図４は、本実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００５７】
低抵抗層３２は、下部領域３２ａ（第１の領域）と上部領域３２ｂ（第２の領域）とを備える。上部領域３２ｂは、下部領域３２ａと上部電極２０との間に設けられる。上部領域３２ｂの結晶粒の平均粒径（第２の平均粒径）は、下部領域３２ａの結晶粒の平均粒径（第１の平均粒径）よりも小さい。
【００５８】
下部領域３２ａは多結晶である。上部領域３２ｂは微晶質、又は、アモルファスである。反応抑制層３３に接する下部領域３２ａが結晶化することで低抵抗となっている。また、この領域に酸素欠損が生成される。
【００５９】
結晶粒の平均粒径は、例えば、低抵抗層３２の断面をＴＥＭで観察することで測定できる。例えば、ＴＥＭで観察される低抵抗層３２の所定の領域内に存在する複数の結晶の最大径をランダムに測定し、それらを平均して平均粒径を算出する。例えば、所定の領域がアモルファスで、ＴＥＭでの最大径の測定が不可能な場合は、その領域の平均粒径はゼロとする。
【００６０】
なお、低抵抗層３２は、下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の少なくともいずれか一方に接しない結晶粒を有する。
【００６１】
例えば、低抵抗層３２を形成する際に、下部領域３２ａと上部領域３２ｂとの成膜を分けて行い、下部領域３２ａに加わる熱履歴を、上部領域３２ｂに加わる熱履歴よりも長くすることにより平均粒径を変えることが可能である。或いは、下部領域３２ａと上部領域３２ｂの成膜温度を変えることで平均粒径を変えることが可能である。
【００６２】
また、下部領域３２ａと上部領域３２ｂの金属酸化物の組成を変えることで平均粒径を変えることが可能である。例えば、下部領域３２ａをチタン（Ｔｉ）の量比がストイキオメトリよりも多い酸化チタンアルミニウムとし、上部領域３２ｂをアルミニウム（Ａｌ）の量比がストイキオメトリよりも多い酸化チタンアルミニウムとすることで、上部領域３２ｂの平均粒径を小さくすることができる。
【００６３】
本実施形態のメモリセルＭＣでは、第１の実施形態同様、低抵抗層３２の中で結晶粒が分断されている。このため、上部電極２０と高抵抗層３１との間を繋ぐ結晶粒界の距離が長くなる。したがって、高抵抗層３１の中への金属の拡散が抑制される。よって、メモリセルＭＣの特性の劣化が抑制され、記憶装置の信頼性が向上する。
【００６４】
特に、上部領域３２ｂでは、結晶粒径が小さいことにより、上部電極２０と高抵抗層３１との間を繋ぐ結晶粒界の距離が更に長くなる。したがって、更に高抵抗層３１の中への金属の拡散が抑制され、記憶装置の信頼性が向上する。
【００６５】
上部領域３２ｂでの結晶粒界をなくし、金属の拡散を更に抑制する観点から、上部領域３２ｂはアモルファスであることが好ましい。すなわち、低抵抗層３２の結晶粒の平均粒径（第２の平均粒径）がゼロであることが好ましい。
【００６６】
本実施形態によれば、第１の実施形態同様、低抵抗層３２の薄膜化が可能となる。したがって、メモリセルＭＣの微細化が可能となる。
【００６７】
以上、本実施形態によれば、第１の実施形態同様、又は、それ以上に信頼性の向上が可能な記憶装置が実現できる。また、メモリセルＭＣの微細化が可能となる。
【００６８】
（第３の実施形態）
本実施形態の記憶装置は、第２の層が、第２の領域と第２の導電層との間に設けられ、第２の平均粒径よりも大きい第３の平均粒径を有する第３の領域を有し、第２の領域が、第１の領域及び第３の領域と異なる組成を有する点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については記述を省略する。
【００６９】
図５は、本実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００７０】
低抵抗層３２は、下部領域３２ｄ（第１の領域）と中間領域３２ｅ（第２の領域）、上部領域３２ｆ（第３の領域）とを備える。中間領域３２ｅの結晶粒の平均粒径（第２の平均粒径）は、下部領域３２ｄの結晶粒の平均粒径（第１の平均粒径）よりも小さい。また、上部領域３２ｆの平均粒径（第３の平均粒径）は、中間領域３２ｅの結晶粒の平均粒径（第２の平均粒径）よりも大きい。
【００７１】
下部領域３２ｄ及び上部領域３２ｆは多結晶である。中間領域３２ｅは、微晶質、又は、アモルファスである。
【００７２】
下部領域３２ｄ及び上部領域３２ｆは、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素を含む金属酸化物である。下部領域３２ｄ及び上部領域３２ｆは、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。下部領域３２ｄ及び上部領域３２ｆは、同一の組成であっても異なる組成であっても構わない。
【００７３】
中間領域３２ｅは、下部領域３２ｄ及び上部領域３２ｆと異なる組成を有する。中間領域３２ｅは、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物又は窒化物である。中間領域３２ｅは、例えば、酸化アルミニウム、酸化シリコン、酸化ゲルマニウム、窒化アルミニウム、窒化シリコン、又は、窒化ゲルマニウムである。
【００７４】
中間領域３２ｅの膜厚は、例えば、０．２ｎｍ以上１ｎｍ以下である。中間領域３２ｅの膜厚は、キャリアや酸素イオンの移動を容易にする観点から１ｎｍ以下であることが好ましい。
【００７５】
なお、低抵抗層３２は、下部電極１０の側の端面Ｅ１及び上部電極２０の側の端面Ｅ２の少なくともいずれか一方に接しない結晶粒を有する。
【００７６】
本実施形態のメモリセルＭＣでは、中間領域３２ｅにより、低抵抗層３２の中で結晶粒が分断されている。このため、上部電極２０と高抵抗層３１との間を繋ぐ結晶粒界の距離が長くなる。中間領域３２ｅがアモルファスの場合は、中間領域３２ｅが金属の拡散バリアとして機能するため、高抵抗層３１の中への金属の拡散が更に抑制される。よって、メモリセルＭＣの特性の劣化が抑制され、記憶装置の信頼性が向上する。
【００７７】
本実施形態によれば、上部領域３２ｆは結晶化した金属酸化物である。したがって、上部領域３２ｆは、酸素欠損の発現及び消滅に寄与する。したがって、例えば、上部領域３２ｆを全てアモルファスにする場合と比較すれば、同一の低抵抗層３２の膜厚で高いメモリセルＭＣの特性を実現できる。
【００７８】
本実施形態によれば、第１の実施形態同様、低抵抗層３２の薄膜化が可能となる。したがって、メモリセルＭＣの微細化が可能となる。
【００７９】
中間領域３２ｅが１層の場合を例に説明したが、中間領域３２ｅが低抵抗層３２の中に複数層設けられても構わない。
【００８０】
以上、本実施形態によれば、第１の実施形態同様、又は、それ以上に信頼性の向上が可能な記憶装置が実現できる。また、メモリセルＭＣの微細化が可能となる。
【００８１】
（第４の実施形態）
本実施形態の記憶装置は、メモリセルアレイが３次元構造を備える以外は、第１ないし第３の実施形態と同様である。したがって、第１ないし第３の実施形態と重複する内容については記述を省略する。
【００８２】
図６は、本実施形態の記憶装置のブロック図である。図７は、メモリセルアレイの等価回路図である。図８は、メモリセルアレイ内の配線構造を模式的に示す。
【００８３】
また、本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００８４】
図６に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００８５】
また、図７に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図７中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００８６】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００８７】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００８８】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００８９】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００９０】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００９１】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００９２】
図８（ａ）、図８（ｂ）は、本実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図８（ａ）は、メモリセルアレイ２１０のｘｙ断面図である。図８（ｂ）は、メモリセルアレイ２１０のｙｚ断面図である。図８（ａ）は、図８（ｂ）のＢＢ’断面図、図８（ｂ）は図８（ａ）のＡＡ’断面図である。図８中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００９３】
メモリセルアレイ２１０は、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１、ビット線ＢＬ１２を備える。また、抵抗変化層３０、層間絶縁層４０を備える。
【００９４】
抵抗変化層３０に、第１ないし第３の実施形態の抵抗変化層３０が適用される。第１ないし第３の実施形態の抵抗変化層３０は、薄膜化が可能となるため、三次元構造を備える本実施形態の横方向（ｘ方向及びｙ方向）の微細化に適している。
【００９５】
本実施形態によれば、三次元構造を備えることにより、第１ないし第３の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【００９６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化層
３１        高抵抗層（第１の層）
３２        低抵抗層（第２の層）
３３        反応抑制層（第３の層）
３２ａ    下部領域（第１の領域）
３２ｂ    上部領域（第２の領域）
３２ｄ    下部領域（第１の領域）
３２ｅ    中間領域（第２の領域）
３２ｆ    上部領域（第３の領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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