(57)【要約】  【課題】エッチストップ構造のＴＦＴにおいて、従来技術のチャネルよりも長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供する。  【解決手段】  基板１１上にゲート電極１２、ゲート絶縁膜１３、第２の酸化物半導体膜１４´、第１の酸化物半導体膜１４、これら酸化物半導体膜１４、１４´を保護するエッチストップ層１５、ソース/ドレイン電極部、およびドナー等を含むコート層を、この順に積層してなる。第１の酸化物半導体膜１４の領域において、ソース/ドレイン電極部と上下方向に重ならない領域が、ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域１４Ｂとして形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアク
セプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜は、第１の酸化物半導体膜と第２の酸化物半導体膜を備え、前記ゲート絶縁膜側からエッチストップ層側に向けて、該第２の酸化物半導体膜と該第１の酸化物半導体膜がこの順に配設されてなり、
前記第１の酸化物半導体膜の領域において、前記ソース/ドレイン電極部と上下方向に
重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率
の低い低抵抗領域として構成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜は、互いに密接配置されてなることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記コート層はＳｉＮｘを含むことを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子が水素であることを特徴とする請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか一方と
前記エッチストップ層が、上下方向に重ならないような構成とされていることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各々と前
記エッチストップ層が上下方向に重なるように構成されていることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記第１酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことを特徴とする請求項１〜６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることを特徴とする請求項７に記載の薄膜トランジスタ。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【請求項９】
請求項１〜８のいずれかに記載の薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とする薄膜デバイス。
【請求項１０】
前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前
記ドレイン電極側の２つの領域に各々対応するように分割されたことを特徴とする請求項９に記載の薄膜デバイス。
【請求項１１】
請求項１〜８のいずれかに記載の薄膜トランジスタを製造する方法であって、
前記ソース/ドレイン電極部を形成した後、２００℃以上の温度で熱処理する工程を含
むことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、有機EL素子やLCDを駆動するために用いられる薄膜トランジスタ、
薄膜デバイスおよび薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。
【０００３】
上記酸化物半導体をＴＦＴの半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が大きく、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が小さく、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげる
のに必要なゲート電圧が小さく、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度（以下、単に移動度と称する場合がある。）が高いこと、チャネル長が短いこと等が要求される。
【０００４】
上記酸化物半導体として、例えば、下記特許文献１、２に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ−Ｇａ−Ｓｎ系酸化物半導体が良く知られている。
また、ＴＦＴ構造としては、図２に示すように基板２１１上にゲート電極２１２、ゲート絶縁膜２１３、酸化物半導体膜２１４、酸化物半導体膜２１４を保護するエッチストップ層２１５、ソース/ドレイン電極部（２１６、２１７）をこの順序で形成するエッチス
トップ構造が用いられる（特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５３５７３４２号
【特許文献２】特開２０１１−１７４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、オン電流を増加させるためには、チャネル長を短く設定することが有用である。
しかしながら、エッチストップ構造の場合、チャネル長は、図２に示すようにソース電極２１６と酸化物半導体２１４が接触する位置から、ドレイン電極２１７と酸化物半導体２１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層２１５におけるソース電極２１６の領域のチャネル長方向のチャネル２１４Ａ１の長さＬｓと、エッチストップ層２１５におけるドレイン電極領域のチャネル長方向のチャネル２１４Ａ２の長さＬｄと、ソース電極２１６とドレイン電極２１７の間隔Ｌｇの和で示される。
【０００７】
したがって、フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマ
ージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが製造上難しかった。この結果、チャネル長を短くして、オン電流を増加させることが難しい状態となっていた。
本発明は上記事情に鑑みなされたもので、エッチストップ構造のＴＦＴにおいて、従来技術よりもチャネルの長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明に係る薄膜トランジスタは、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアク
セプタとなり得る原子または分子（以後、必要に応じてドナー等と称する）を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜は、第１の酸化物半導体膜と第２の酸化物半導体膜を備え、前記ゲート絶縁膜側からエッチストップ層側に向けて、該第２の酸化物半導体膜と該第１の酸化物半導体膜がこの順に配設されてなり、
前記第１の酸化物半導体膜の領域において、前記ソース/ドレイン電極部と上下方向に
重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率
の低い低抵抗領域として形成されていることを特徴とするものである。
【０００９】
また、前記第１の酸化物半導体膜と前記第２の酸化物半導体膜は、互いに密接配置されてなることが好ましい。
【００１０】
また、前記コート層はＳｉＮｘを含むことが好ましい。
また、前記ドナー等が水素であることが好ましい。
また、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか
一方と前記エッチストップ層が、上下方向に重ならないような構成してもよいし、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各々と前記エッチ
ストップ層が上下方向に重なるように構成してもよい。
また、前記酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことが好ましい。
【００１１】
また、前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【００１２】
また、本発明の薄膜デバイスは、上述したいずれかの薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とす
るものである。
この場合において、前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前
記ソース電極側と前記ドレイン電極側の２つの領域に各々対応するように分割された構成とされることが好ましい。
さらに、本発明の薄膜トランジスタの製造方法は、
上述したいずれかの薄膜トランジスタを製造する方法であって、前記ソース/ドレイン
電極部を形成した後、２００℃以上の温度で熱処理する工程を含むことを特徴とするものである。
【発明の効果】
【００１３】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法によれば、エッチストップ構造のＴＦＴにおいて従来技術のものよりも短いチャネル長を得ることができ（第１の作用効果）、さらに、酸化物半導体として、低抵抗領域を作製し易く、電界効果移動度を高くし得る材料を選択可能（第２の作用効果）な構成とされている。
【００１４】
すなわち、本発明の第１の作用効果は以下のようになっている。ドナー等を多く含むコート層を上層に形成し、このコート層からドナー等を拡散させ、ソース/ドレイン電極部
によってこの拡散が阻止されない領域は、この拡散がエッチストップ層を介して酸化物半導体膜まで進む。酸化物半導体膜内にドナー等が侵入すると、ドナー等が侵入した酸化物半導体膜の領域は、キャリア密度が大幅に上昇し、導体（低抵抗領域）となり得る。
【００１５】
このように作成された低抵抗領域を介すれば、ソース電極からドレイン電極に至る電流流路（ソース電極側チャネル領域−低抵抗領域−ドレイン電極側チャネル領域）の全抵抗値を低減させることができる。
上記のような第１の作用効果を強化するためには、酸化物半導体膜の材料として、低抵抗領域が作製され易い材料を選択することが常套である。
しかしながら、低抵抗領域が作製され易い材料が、各チャネル領域において電界効果移動度を高くし得る材料であるとは限らない。低抵抗領域のために選択した酸化物半導体膜材料により各チャネル領域において電界効果移動度が低下してしまい、全体としては、上記電流流路の全抵抗値をあまり低下することができない、という事態も生じうる。
【００１６】
そこで、本発明の第２の作用効果は、酸化物半導体膜を２層形成し、上層の第１の酸化物半導体膜については低抵抗領域を作製しやすい材料を選択し得る自由度を確保し、一方、下層の第２の酸化物半導体膜については、各チャネル領域における電界効果移動度を大きくし得る材料を選択し得る自由度を確保し、各々にとって都合のよい材料を独立して選択できることにある。
これにより、本発明の薄膜トランジスタおよびその製造方法によれば、オン電流を大幅に増加することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。
【図２】本発明の実施形態の変更態様１に係る薄膜トランジスタの断面構造を示すものである。
【図３】本発明の実施形態の変更態様２に係る薄膜トランジスタの断面構造を示すものである。
【図４】本発明の実施形態の変更態様３に係る薄膜トランジスタの断面構造を示すものである。
【図５】本発明の実施形態の変更態様４に係る薄膜トランジスタの断面構造を示すものである。
【図６】本発明の実施形態の変更態様５に係る薄膜トランジスタの断面構造を示すものである。
【図７】本発明の実施形態の変更態様６に係る薄膜トランジスタの断面構造を示すものである。
【図８】本発明の実施形態の変更態様７に係る薄膜トランジスタの断面構造を示すものである。
【図９】従来技術に係る薄膜トランジスタの断面構造を示すものである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態に係る薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を図面を参照しながら説明する。
【００１９】
＜実施形態＞
以下、本実施形態に係る薄膜トランジスタについて図１を参照しながら詳しく説明する。
実施形態に係る薄膜トランジスタは、図１に示すように、基板１１上にゲート電極１２、ゲート絶縁膜１３、第２の酸化物半導体膜１４´、第１の酸化物半導体膜１４、エッチストップ層１５、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７を含む）
および保護膜１８をこの順に積層したものである。
なお、第１の酸化物半導体膜１４においては、ソース/ドレイン電極部を構成する、ソ
ース電極１６とドレイン電極１７に各々接する酸化物半導体膜１４の両位置間において、ソース電極１６に接する半導体領域１（１４Ａ１）と、ドレイン電極１７に接する半導体領域２（１４Ａ２）と、半導体領域１（１４Ａ１）および半導体領域２（１４Ａ２）の間に配された、低い抵抗率を有する低抵抗領域１４Ｂとが形成されている。
【００２０】
また、第２の酸化物半導体膜１４´においては、上記半導体領域１（１４Ａ１）の下層に位置するチャネル領域１（１４´Ａ１）と、上記半導体領域２（１４Ａ２）の下層に位置するチャネル領域２（１４´Ａ２）と、上記低抵抗領域１４Ｂの下層に位置する半導体領域３（１４´Ｂ）とが形成されている。
また、第１の酸化物半導体膜１４と第２の酸化物半導体膜１４´とは当接した状態とされている。
このように、酸化物半導体膜が２層構造に形成されているから、電流は、ソース電極１６から、チャネル領域１（１４Ａ１）、低抵抗領域１４Ｂ、チャネル領域２（１４Ａ２）と低い抵抗値の領域を選んでドレイン電極１７に至る。
【００２１】
以下、実施形態に係る薄膜トランジスタの各層（膜、電極）１１〜１８について、図１を用いてさらに詳細に説明する。同時に、薄膜トランジスタの製造方法を説明する。
まず、基板１１上にゲート電極１２およびゲート絶縁膜１３をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
上記ゲート電極１２およびゲート絶縁膜１３の構成材料として種々の周知の材料を用いることができる。ゲート電極１２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
【００２２】
次に、ゲート絶縁膜１３上に、第２の酸化物半導体膜１４´を形成する。
第２の酸化物半導体膜１４´は後述する第１の酸化物半導体膜１４よりも移動度の高い材料により作製することが好ましい。
また、第２の酸化物半導体膜１４´上に第１の酸化物半導体膜１４を形成する。
第１の酸化物半導体膜１４は、金属元素としてＩｎ、Ｇａ、ＳｎとＯで構成される酸化物からなり、上記Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数の比が下記式（１）〜（３）を全て満足するものであることが好ましい。
なお、下記式（１）〜（３）において、Ｉｎ、Ｇａ、Ｓｎは、各々、Ｉｎ、Ｇａ、Ｓｎの原子数を表す。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【００２３】
以下、上記式（１）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数の合計に対するＩｎの含有原子数（原子％）をＩｎ原子数比と称する場合がある。同様に、上記式（２）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数の合計に対するＧａの含有原子数（原子％）をＧａ原子数比と称する場合がある。同様に、上記式（３）で表される、酸素Ｏを除く全金属元素であるＩｎ、ＧａおよびＳｎの原子数の合計に対するＳｎの含有原子数（原子％）をＳｎ原子数比と称する場合がある。
【００２４】
＜Ｉｎ原子数比について＞
Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、Ｉｎ、ＧａおよびＳｎの金属元素の合計原子数に占めるＩｎの原子数の割合が多くなるほど、第１の酸化物半導体膜１４の導電性が増加するため電界効果移動度は増加する。
【００２５】
上記作用効果をより良好なものとするためには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、さらに好ましくは０．３５以上、さらに好ましくは０．４０以上である。ただし、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎて、しきい値電圧が低下する等の問題があるため、０．５０以下とする。また、Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。
【００２６】
＜Ｇａ原子数比について＞
Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与し得る元素である。上記式（２）に示すＧａ原子数比が大きいほど、第１の酸化物半導体膜１４の電気的安定性が向上し、キャリアの過剰発生を抑制する効果が良好なものとなる。上記効果を奏するためには、Ｇａ原子数比を０．２０以上とすることが必要である。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。ただし、Ｇａ原子数比が大き過ぎると、酸化物半導体膜１４の導電性が低下して電界効果移動度が低下しやすくなるので、Ｇａ原子数比は、０．３０以下とする。さらに好ましくは０．２８以下とする。
【００２７】
＜Ｓｎ原子数比について＞
Ｓｎは酸エッチング耐性の向上に寄与し得る元素である。上記式（３）で示すＳｎ原子数比が大きいほど、第１の酸化物半導体膜１４における無機酸エッチング液に対する耐性は向上する。上記作用効果をより良好なものとするためには、Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、さらに好ましくは０．３５以上である。一方、Ｓｎ原子数比が大きくなり過ぎると、第１の酸化物半導体膜１４の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体膜１４自体の加工が困難になる。よってＳｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。
【００２８】
酸化物半導体膜１４の膜厚としては、上限値として、好ましくは１０ｎｍ以上、より好
ましくは２０ｎｍ以上であり、下限値として、好ましくは２００ｎｍ以下、より好ましくは１００ｎｍ以下である。
酸化物半導体膜１４は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。
【００２９】
以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法等の化学的成膜法によって酸化物を形成してもよい。
スパッタリング法に用いられるターゲットとして、前述したＩｎ、Ｇａ、ＳｎおよびＯの元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。
具体的には、金属元素として、Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数の比が上記式（１）〜（３）を満たすターゲットを用いることが推奨される。
【００３０】
あるいは、組成の異なる２つのターゲットを同時放電するコンビナトリアルスパッタ法を用いて成膜してもよい。例えばＩｎ2Ｏ3、Ｇａ2Ｏ3、ＳｎＯ2等、Ｉｎ、Ｇａ、および
Ｓｎの各元素の酸化物ターゲット、または上記元素の２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜する手法も可能である。
【００３１】
また、上記ターゲットは、例えば粉末焼結法によって製造することができる。
上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板１１の温度、ターゲットと基板１１との距離であるＴ−Ｓ間距離等を適切に制御することが好ましい。
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
酸素添加量は、半導体として動作を示すよう、上記酸化物半導体膜１４のキャリア密度が１×１０15 〜１０17 ／ｃｍ3の範囲内となるようにすることが好ましい。
最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセス等に応じて、適切に制御する。
【００３２】
成膜時のパワー密度は高い程良く、ＤＣまたはＲＦで略２．０Ｗ／ｃｍ2以上に設定す
ることが推奨される。ただし、成膜時のパワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ2程度である。
第１の酸化物半導体膜１４は、Ｉｎ、Ｇａ、ＳｎおよびＯで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属に替えた酸化物半導体膜１４を用いてもよい。
【００３３】
成膜時の基板１１の温度は、室温〜２００℃の範囲内に制御することが推奨される。さらに、酸化物半導体膜１４中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、２５０〜４００℃で１０分〜３時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体膜１４をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。
【００３４】
第１の酸化物半導体膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体膜１４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果
移動度が上昇し、トランジスタ性能が向上する。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、３５０〜４００℃で３０〜６０分行うことが好ましい。
【００３５】
この後、酸化物半導体膜１４上に、エッチストップ層１５を形成する。エッチストップ層１５の形成方法は特に限定されず、従来より周知のエッチストップ層形成の手法を用いることができる。
また、エッチストップ層１５の構成材料の種類としては、従来より周知の種々の材料を用いることができる。例えば構成材料としてはＳｉＯｘ等を用いることができる。
この後、ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）を形成する。
このソース/ドレイン電極部の構成材料としては特に限定されず、従来より周知のものを
用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。
【００３６】
ソース/ドレイン電極部の形成手法としては、例えばマグネトロンスパッタリング法に
よって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、図示されない保護膜（通常、ソース/ドレイン電
極部上に積層膜の保護のために形成される）の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃〜３００℃）やＮ2Ｏプラズマ処理を施してもよい。
【００３７】
次に、酸化物半導体膜１４の上に保護膜１８をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。
また、保護膜１８として、ＳｉＮｘ（シリコン窒化膜）を含む保護膜を用いることが好ましい。具体的には、シリコン窒化膜、シリコン酸窒化膜などが挙げられ、これらは単独で用いてもよいし、併用してもよいし、これらを積層して用いることもできる。或いは、後述する実施例に示すように上層をＳｉＮｘ、下層をＳｉＯｘ（シリコン酸化膜）とした積層膜を用いてもよい。
【００３８】
保護膜１８の形成後、２００℃以上の温度でポストアニールを行う。ポストアニールを施すことで、上記保護膜１８に含有される水素が、保護膜１８の配設位置を上方向としたとき、上下方向に、上記ソース/ドレイン電極部が重ならない第１の酸化物半導体膜１４
の領域に拡散されて、浅い不純物準位が形成されることから、抵抗率が低下し、導体化する。
この結果、上下方向に、上記ソース/ドレイン電極部が重ならない第１の酸化物半導体
膜１４の領域に導体化された上記低抵抗領域１４Ｂが形成される。
【００３９】
一方、上下方向に、上記ソース/ドレイン電極部が重なる酸化物半導体１４の領域では
、上部にソース部１６またはドレイン電極１７が存在し、保護膜１８からの水素の透過が阻止されることから、上記領域への水素の供給量が少なくなり、半導体の状態が維持される。
この結果、上下方向に、上記ソース/ドレイン電極部が重なる酸化物半導体膜１４の領
域は、半導体としての性質が維持される。
前記ソース/ドレイン電極部が重ならない第１の酸化物半導体領域に導体化された前記
低抵抗領域が形成される。
【００４０】
上記ポストアニールの温度が２００℃未満では上記低抵抗領域１４Ｂが形成され難い。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２７０℃以上である。ただし、熱処理温度が高過ぎると、上記ドレイン電極１７が重なる酸化物半導体膜１４の領域の抵抗も低減し、オフ電流が増加してしまうため、その上限を３００℃以下とすることが好ましい。より好ましい上限は２８０℃である。
【００４１】
最適なポストアニール温度は第１および第２の酸化物半導体膜１４、１４´、エッチストップ層１５、および保護膜１８の各々の膜厚や成膜条件に依存することから、これらの値を勘案して適宜設定することが肝要である。さらに上記ポストアニールでは、処理時間を例えば、３０〜９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気等を採用し得る。
【００４２】
本実施形態のＴＦＴは、図１に示すようにソース電極１６−ドレイン電極１７間の第１の酸化物半導体膜（領域）１４において、上下方向に、ソース電極１６と重なる半導体領域１（１４Ａ１）、ソース電極１６とドレイン電極１７の何れにも重ならない低抵抗領域１４Ｂ、およびドレイン電極１７と重なる半導体領域２（１４Ａ２）の３領域に分けることができる。
【００４３】
ゲート電極１６に正の電圧を印加するとゲート絶縁膜１３と第２の酸化物半導体膜１４´の界面に電子が蓄積し、第２の酸化物半導体膜１４´の抵抗が低下し、ソース電極１６−ドレイン電極１７間に電圧を印加すると、ドレイン電流が増加する。ここで、低抵抗領域１４Ｂの抵抗値が半導体領域３（１４´Ｂ）の抵抗値に比べて無視できるほど小さい場合、ドレイン電流は、主に、チャネル領域１（１４´Ａ１）、低抵抗領域１４Ｂおよびチャネル領域２（１４´Ａ２）の流路を流れ、これらの各領域を直列接続したときの合計抵抗値に反比例することになる。
【００４４】
本実施形態のＴＦＴのチャネル長は実効的にチャネル領域１（１４´Ａ１）とチャネル領域２（１４´Ａ２）の長さの和であるＬｓ＋Ｌｄで表わされ、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａを用いて２Ｄａで表わせる。
【００４５】
さらに、第２の酸化物半導体膜１４´は、第１の酸化物半導体膜１４とは分離して形成されているので、第１の酸化物半導体膜１４とは異なる材料を選択することができるので、第２の酸化物半導体膜１４´を、チャネル領域１、２（１４´Ａ１、２）の電界効果移動度を大きくし得る材料によって構成することができる。
第２の酸化物半導体膜１４´としてはＩｎ、Ｓｎ、ＺｎおよびＯを含む酸化物半導体やＺｎ、ＯおよびＮを含む酸化物半導体等が挙げられる。
【００４６】
上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域１４Ｂの抵抗率は１.５Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にする。
ただし、低抵抗領域１４Ｂの適切な抵抗率は、Ｌｓ、Ｌｇ、Ｌｄの各長さ、第１の酸化物半導体膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
【００４７】
また、第２の酸化物半導体膜１４´に第１の酸化物半導体膜１４よりも電界効果移動度の大きい材料を適用することで、低抵抗領域１４Ｂを良好に作製しつつ、チャネル領域１、２（１４´Ａ１、２）の電界効果移動度を大きくすることができる。
すなわち、酸化物半導体膜を２層形成し、上層の第１の酸化物半導体膜１４については低抵抗領域１４Ｂを作製しやすい材料を選択し得る自由度を確保し、一方、下層の第２の酸化物半導体膜１４´については、各チャネル領域１４´Ａ１、１４´Ａ２における電界効果移動度を大きくし得る材料を選択し得る自由度を確保し、各々にとって都合のよい材料を独立して選択することができる。
これにより、本実施形態のＴＦＴおよびその製造方法によれば、オン電流を大幅に増加
することができる。
【実施例】
【００４８】
以下、本発明の薄膜トランジスタについて、以下の実施例により検証する。
（概要）
図１に示すＴＦＴをベースとして、それぞれの下記手法により、実施例を作製した。各部材の符号としては、図１に示す符号を用いる。
【００４９】
まず、ガラス製の基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）１１上に、ゲート電極１２Ａ、ＢとしてＭｏ薄膜を１００ｎｍ、ゲート絶縁膜１３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極１２Ａ、Ｂは純Ｍｏの
スパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ
、成膜時のガス圧：２ｍＴｏｒｒ（0.267Pa）、Ａｒガス流量：２０ｓｃｃｍとした。ま
た、ゲート絶縁膜１３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１
３３Ｐａの条件で成膜した。
次に、第２の酸化物半導体膜（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、膜厚２０ｎｍ）１４´をスパッタリング法によって成膜した。
【００５０】
この後、下記組成の第１の酸化物半導体膜（Ｉｎ−Ｇａ−Ｓｎ−Ｏ膜、膜厚４０ｎｍ）１４を下記条件に設定したスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度 ：室温
ガス圧 ：１ｍＴｏｒｒ（0.133Pa）
キャリアガス ：Ａｒ
酸素分圧 ：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：１．２７、２．５５、３．８３Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
【００５１】
上記のようにして第１の酸化物半導体膜１４を成膜した後、フォトリソグラフィおよびウェットエッチングにより、第１の酸化物半導体膜１４および第２の酸化物半導体膜１４´を同時に、パターニングした。ウェットエッチャントとして、関東化学株式会社製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行った全ての酸化物半導体膜１４、１４´について、ウェットエッチングによる残渣は検出されず、適切にエッチングできたことを確認している。
上記の通り、第１の酸化物半導体膜１４および第２の酸化物半導体膜１４´をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて４００℃で１時間行った。
【００５２】
上記プレアニールの後、エッチストップ層１５としてＳｉＯｘ膜（膜厚１００ｎｍ）を上記第１の酸化物半導体膜１４上に成膜した。上記ＳｉＯｘ膜の成膜は、Ｎ2ＯおよびＳ
ｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０
．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記Ｓｉ
Ｏｘ膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層１５のパターニングを行った。
次に、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７）を形成するため
、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体膜１４上に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３
．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ（0.267Pa）、基板温度：室温とした。
【００５３】
次いで、フォトリソグラフィおよびウェットエッチングにより、ソース/ドレイン電極
部のパターニングを行った。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり、液温が４０℃の混酸エッチャントを用いた。
このようにしてソース/ドレイン電極を形成した後、ＴＦＴを保護する保護膜１８とし
て、膜厚１００ｎｍのＳｉＯｘ膜と膜厚１５０ｎｍのＳｉＮｘ膜を積層させた合計膜厚が２５０ｎｍの積層膜をプラズマＣＶＤ法を用いて形成した。
上記ＳｉＯ2膜の形成にはＳｉＨ4、Ｎ2およびＮ2Ｏの混合ガスを用い、前記ＳｉＮｘ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜条件を、成膜
パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａと
した。
【００５４】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜１８にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。その後、ポストアニールとして、２７０℃で３０分の熱処理を行って実施例１のＴＦＴを作製した。これにより図１に示すように、上下方向に、ソース／ドレイン電極と重ならない第１の酸化物半導体膜１４の領域に、導体化された低抵抗領域１４Ｂが形成される。
【００５５】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記実施形態における各層の間にその他の層を挟むように構成することも可能である。
また、上記実施形態においては、コート層として保護膜を用いているが、名称として保護膜と指称されないものであっても、実質的にドナー等を含み得るものであって、上記保護膜と同様の作用を奏するものであればコート層に含まれる。
また、コート層に含まれる、酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子（ドナー等）の種類としては、コート層からエッチストップ層を介して酸化物半導体膜に拡散することができるとともに、この拡散により酸化物半導体膜の所定領域（低抵抗領域）を導体化し得るものであればよい。
【００５６】
前述したように、本実施形態においては、第１の酸化物半導体膜１４として低抵抗領域を作製しやすい材料とし、第２の酸化物半導体膜１４´としてチャネル領域の電界効果移動度を大きくしやすい材料とすることが望ましいが、必ずしも、これに限られるものではなく、種々の観点から、それぞれの酸化物半導体膜１４、１４´毎に、任意の構成材料を用いることができる。
また、本発明の薄膜トランジスタとしては、低抵抗領域１４Ｂの一方側にのみチャネル領域１４´Ａ１、１４´Ａ２が存在するようにしてもよい。これにより、チャネル長を短縮することができる。
【００５７】
また、上記実施形態に示す薄膜トランジスタの変更態様１として、図２に示すように、ソース電極３１６がエッチストップ層３１５と上下方向（積層方向）に重ならない状態とすることも可能である。なお、図２において、変更態様１の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に３００を加えた符号を付している。
【００５８】
例えば、ソース電極３１６（ドレイン電極３１７としてもよい）がエッチストップ層（３１５）と重ならない状態とした場合、図示するように、ソース電極３１６とエッチストップ層３１５の間がどうしても空いてしまう。そうすると、この部分の直下に位置する酸
化物半導体領域３１４は、エッチストップ層３１５からの水素の供給を受けることができず、ソース電極３１６とエッチストップ層３１５の間の領域の直下の領域を低抵抗化することができず、低抵抗化されない領域の長さを短縮することができない。しかし、最上層に保護膜３１８を積層し、この保護膜３１８によってソース電極３１６とエッチストップ層の間を埋めて、この部分の直下に位置する酸化物半導体領域３１４に対して、保護膜３１８から水素の供給が行われるようにすれば、低抵抗化されない領域（チャネル領域）の長さを短縮することができる。
【００５９】
そのような理由から、この変更態様１では、ソース/ドレイン電極部３１６、３１７の
形成後、保護膜３１８を形成している。保護膜３１８の構成材料として、ＳｉＮx（シリ
コン窒化膜）を含む構成材料を用いることが好ましい。具体的には、シリコン窒化膜やシリコン酸窒化膜等を用いることが好ましく、これらは単独で用いてもよいし、組み合わせて用いてもよいし、これらを積層して用いてもよい。あるいは、上層をＳｉＮｘ、下層をＳｉＯｘ（シリコン酸化膜）とした積層膜を用いてもよい。
なお、酸化物半導体膜が２層構造に形成されているから、電流は、ソース電極３１６から、低抵抗領域３１４Ｂ、そしてチャネル領域３１４´Ａへと低い抵抗値の領域を選んでドレイン電極３１７に至る。
【００６０】
本変更態様１のＴＦＴのチャネル長は実効的にチャネル領域の長さであるＬｄで表され、図９に示す、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｓ＋Ｌｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａで表わせる。
上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域３１４Ｂの抵抗率は１.５Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にする。
【００６１】
また、上記実施形態に示す薄膜トランジスタの変更態様２として、図３に示すように、上記変更態様１の特徴に加えて、エッチストップ層を２層から構成するようにしてもよい。なお、図３において、変更態様２の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に４００を加えた符号を付している。
すなわち、酸化物半導体膜４１４上に、ＳｉＮｘをより少なく含むエッチストップ層２（４１５Ｂ）およびＳｉＮｘをより多く含むエッチストップ層１（４１５Ａ）をこの順に積層したものである。
【００６２】
エッチストップ層１（４１５Ａ）が構成材料としてＳｉＮｘを含むことが重要である。ＳｉＮｘを含むエッチストップ層１（４１５Ａ）を用いることによって、酸化物半導体膜４１４への水素拡散による低抵抗領域の形成を効率良く行うことができる。エッチストップ層１（４１５Ａ）としては、ＳｉＮｘ膜を有する限り、ＳｉＮｘ膜以外の任意の膜を積層してもよい。
例えば、ＳｉＮｘ膜のみを単層で用いてもよく、複数のＳｉＮｘ膜を積層して用いてもよい。また、ＳｉＮｘ膜とＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5などの膜の少なくとも一つの膜を積層してもよく、例えば、図１に示すように積層膜にして上層のエッチストップ層１（４１５Ａ）をＳｉＮｘ膜、下層のエッチストップ層２（４１５Ｂ）をＳｉＯｘ膜とした積層膜を用いてもよい。
【００６３】
エッチストップ層１（４１５Ａ）におけるＳｉＮｘ膜の膜厚は５０〜２５０ｎｍであることが好ましく、１００〜２００ｎｍであることがより好ましい。なお、ＳｉＮｘ膜が複数層積層されたエッチストップ層の場合、上記ＳｉＮｘ膜の膜厚は、全てのＳｉＮｘ膜の膜厚の合計を意味する。
なお、エッチストップ層１（４１５Ａ）から酸化物半導体膜４１４へ水素を拡散させる
際に、その拡散範囲を拡げることが望ましいが、エッチストップ層２（４１５Ｂ）は、そのための上下間隔を確保する、という意味からも配設される。
このように構成された変更態様２の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べてチャネル長が短くなり、高いオン電流を得ることができる。
なお、図３では、保護膜４１８を最上層に設ける態様とされているが、ソース電極４１６がエッチストップ層１（４１５Ａ）およびエッチストップ層２（４１５Ｂ）と上下方向（積層方向）に重なるようにした場合、あるいは、ソース電極４１６が、エッチストップ層２（４１５Ｂ）から露出している低抵抗領域４１４Ｂを覆うようにした場合には、保護膜４１８は必ずしも設けなくてもよい。
【００６４】
また、上記実施形態に示す薄膜トランジスタの変更態様３として、図４に示すような薄膜トランジスタとして構成することもできる。すなわち、変更態様２のものと同様に、エッチストップ層５１５Ａ、５１５Ｂを２層に構成しつつ、上記実施形態に示す薄膜トランジスタと同様に、ソース電極５１６およびドレイン電極５１７がエッチストップ層５１５と上下方向（積層方向）に重なる状態とすることも可能である。なお、図４において、変更態様３の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に５００を加えた符号を付している。
このように構成された変更態様３の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べてチャネル長が短くなり、高いオン電流を得ることができる。
【００６５】
また、上記実施形態に示す薄膜トランジスタの変更態様４として、図５（ａ）に示すように、間を空けて配したゲート電極１（６１２Ａ）およびゲート電極２（６１２Ｂ）を基板６１１上に配するようにしてもよい。なお、変更態様４の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に６００を加えた符号を付している。
すなわち、基板６１１の上部には、ソース電極６１６側に対応してゲート電極１（６１２Ａ）が、ドレイン電極６１７側に対応してゲート電極２（６１２Ｂ）が、絶縁層（ゲート絶縁膜６１３と同一材料を用いて、ゲート絶縁膜６１３と同時に形成してもよい）により互いに分離して設けられている点において、上記実施形態のものと相違している。
【００６６】
図５（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、ゲート電極部分をゲート電極１（６１２Ａ）とゲート電極２（６１２Ｂ）の２つに分けることで、図９に示すＴＦＴ１つ分のスペースで、２つの短チャネルＴＦＴの直列接続構造（等価回路図である図５（ｂ）を参照）を形成することができる。
【００６７】
このようにして得られた本変更態様４に係る、２つの短チャネルＴＦＴの直列接続構造からなる薄膜デバイスは、低抵抗領域を有しない図９に示すＴＦＴと比較して、ＴＦＴ１個当たりのチャネル長が短くなり、高いオン電流を得られるとともに、ＴＦＴ１個当たりの必要スペースは、上述した低抵抗領域を有しないＴＦＴの半分になる。
【００６８】
また、上記実施形態に示すような薄膜トランジスタの変更態様５として図６（ａ）に示すような薄膜デバイスに構成することもできる。すなわち、変更態様４のものと同様に、図６（ａ）に示すように、間を空けて配したゲート電極１（７１２Ａ）およびゲート電極２（７１２Ｂ）を基板７１１上に配しつつ、上記実施形態に示す薄膜トランジスタと同様に、エッチストップ層７１５を単層により構成するようにしてもよい。なお、変更態様５の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に７００を加えた符号を付している。
このように構成された変更態様５の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べ、ゲート電極７１２Ａ、７１２Ｂを２つに分離することで、ＴＦＴ１つ分のスペースで、２つの短チャネルTFTの直列構造（等価回路図である図６（ｂ）を参照
）を形成することができる。
【００６９】
また、上記実施形態に示す薄膜トランジスタの変更態様６として、図７（ａ）に示すように、２層の酸化物半導体膜部分において、第１の酸化物半導体膜８１４と第２の酸化物半導体膜８１４´とを中間領域で分離するようにしてもよい。すなわち、図７（ａ）に示すように、第１の酸化物半導体膜８１４は、ソース電極８１６側に位置する電極部隣接領域８１４Ｃ１、半導体領域１（８１４Ａ１）および低抵抗領域１（８１４Ｂ１）からなる領域と、ドレイン電極８１７側に位置する電極部隣接領域８１４Ｃ２、半導体領域３（８１４Ａ２）および低抵抗領域２（８１４Ｂ２）からなる領域とが、絶縁層（エッチストップ層８１５）によって分離されている。
【００７０】
また、第２の酸化物半導体膜８１４´は、ソース電極８１６側に位置する電極部隣接領域８１４´Ｃ１、チャネル領域１（８１４´Ａ１）および半導体領域２（８１４´Ｂ１）からなる領域と、ドレイン電極８１７側に位置する電極部隣接領域８１４´Ｃ２、チャネル領域２（８１４´Ａ２）および半導体領域４（８１４´Ｂ２）からなる領域とが、絶縁層（エッチストップ層）８１５によって分離されている。
なお、変更態様７の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に８００を加えた符号を付している。
【００７１】
すなわち、図７（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、第１の酸化物半導体膜１（８１４）と第２の酸化物半導体膜２（８１４´）を各々２つに分けることで、図９に示すＴＦＴ１つ分のスペースで、２つの短チャネルＴＦＴ（Ｌ１、Ｌ２）を、各々独立に形成することができる（等価回路図である図７（ｂ）を参照）。このとき、低抵抗領域１（８１４Ｂ１）をドレイン電極として、低抵抗領域２（８１４Ｂ２）をソース電極として利用する。
【００７２】
すなわち、このようにして得られた本変更態様６に係る薄膜デバイスは、２つの単チャンネルＴＦＴを独立して駆動させることができるので、２つのＴＦＴが直列に配された上記変更態様４、５の場合と比較して、回路応用の範囲を拡大することができる。
【００７３】
また、上記実施形態に示すような薄膜トランジスタの変更態様７として図８（ａ）に示すような薄膜デバイスに構成することもできる。すなわち、変更態様６のものと同様に、図８（ａ）に示すように、２層の酸化物半導体膜部分において、第１の酸化物半導体膜９１４と第２の酸化物半導体膜９１４´を各々中間領域で分離しつつ、上記変更態様２〜４に示す薄膜トランジスタと同様に、エッチストップ層９１５Ａ、９１５Ｂを２層により構成するようにしてもよい。なお、変更態様７の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に９００を加えた符号を付している。
【００７４】
このように構成された変更態様７の薄膜デバイスによれば、上記変更態様２〜４に示す薄膜トランジスタと比べ、２つの単チャンネルＴＦＴを独立して駆動させることができるので、２つのＴＦＴが直列に配された上記変更態様４、５の場合と比較して、回路応用の範囲を拡大することができる。
【符号の説明】
【００７５】
１１、２１１、３１１、４１１、５１１、６１１、７１１、８１１、９１１    基板
１２、２１２、３１２、４１２、５１２、６１２、７１２、８１２、９１２    ゲート電極
１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３、９１３    ゲート絶縁膜
２１４    酸化物半導体膜
１４、３１４、４１４、５１４、６１４、７１４、８１４、９１４    第１の酸化物半導
体膜
１４´、３１４´、４１４´、５１４´、６１４´、７１４´、８１４´、９１４´    第２の酸化物半導体膜
１４Ａ１、３１４Ａ１、４１４Ａ１、５１４Ａ１、６１４Ａ１、７１４Ａ１、８１４Ａ１、９１４Ａ１    半導体領域１
１４Ａ２、４１４´Ｂ、５１４Ａ２、６１４Ａ２、７１４Ａ２、８１４´Ｂ、９１４´Ｂ１    半導体領域２
１４´Ｂ、５１４´Ｂ、６１４´Ｂ、８１４Ａ２、９１４Ａ２    半導体領域３
８１４´Ｂ２、９１４´Ｂ２    半導体領域４
３１４´Ａ、４１４´Ａ、    チャネル領域
１４´Ａ１、５１４´Ａ１、６１４´Ａ１、７１４´Ａ１、８１４´Ａ１、９１４´Ａ１
チャネル領域１
１４´Ａ２、５１４´Ａ２、６１４´Ａ２、７１４´Ａ２、８１４´Ａ２、９１４´Ａ２
チャネル領域２
１４Ｂ、３１４Ｂ、４１４Ｂ、５１４Ｂ、６１４Ｂ、７１４Ｂ    低抵抗領域
８１４Ｂ１、９１４Ｂ１    低抵抗領域１
８１４Ｂ２、９１４Ｂ２    低抵抗領域２
８１４Ｃ１、８１４Ｃ２、８１４´Ｃ１、８１４´Ｃ２    電極部隣接領域
１５、２１５、３１５、７１５、８１５    エッチストップ層
４１５Ａ、５１５Ａ、６１５Ａ    エッチストップ層１
４１５Ｂ、５１５Ｂ、６１５Ｂ    エッチストップ層２
１６、２１６、３１６、４１６、５１６、６１６、７１６、８１６、９１６    ソース電極
１７、２１７、３１７、４１７、５１７、６１７、７１７、８１７、９１７    ドレイン電極
１８、３１８、４１８、７１８、８１８    保護膜
【図１】
2018137424.tif 000003
【図２】
2018137424.tif 000004
【図３】
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【図４】
2018137424.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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