(57)【要約】【課題】高精細、高フレームレート及び高いＳＮ比という特性を有するイメージセンサ等を提供すること。【解決手段】イメージセンサは、基板上に配置された第１ゲート電極及び第２ゲート電極を有する第１のＴＦＴと、第２のＴＦＴと、ａ−Ｓｉ薄膜の第１面及び第１のＴＦＴの第２ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、第１のＴＦＴと積層方向で互いに重畳するように第１のＴＦＴの上部に配置されている光電変換素子とを含む画素が、アレイ状に複数配置され、第１及び第２のＴＦＴと光電変換素子との間に位置し、第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、第１の電極及び第２ゲート電極は同一層であり、各画素においては、ガスバリア膜に開口部が設けられていない。【選択図】図１
2018190803.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された第１ゲート電極、前記第１ゲート電極上に絶縁膜を介して積層された酸化物半導体を含む第１半導体、前記第１半導体上に積層された第１のソース電極及び第１のドレイン電極、並びに前記第１半導体上に配置された第２ゲート電極を有し、前記第１のソース電極は前記第１ゲート電極と電気的に接続されており、前記第１のドレイン電極は電源線に電気的に接続される第１のＴＦＴと、
前記基板上に前記第１ゲート電極と同一層に配置された第３ゲート電極、前記第３ゲート電極上に前記絶縁膜を介して積層された酸化物半導体を含み前記第１半導体と同一層に配置された酸化物半導体を含む第２半導体、並びに前記第２半導体上に積層された第２のソース電極及び第２のドレイン電極を有し、前記第２のドレイン電極は前記第１ゲート電極と電気的に接続されており、前記第２のソース電極は信号線に電気的に接続され、前記第３ゲート電極は第１の制御線に電気的に接続される第２のＴＦＴと、
ａ−Ｓｉ薄膜、前記ａ−Ｓｉ薄膜の第１面及び前記第１のＴＦＴの前記第２ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、前記第１のＴＦＴと積層方向で互いに重畳するように前記第１のＴＦＴの上部に配置されている光電変換素子と
を含む画素が、アレイ状に複数配置され、
前記第１及び第２のＴＦＴと前記光電変換素子との間に位置し、前記第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、
前記第１の電極及び前記第２ゲート電極は同一層であり、
前記各画素においては、前記ガスバリア膜に開口部が設けられていない
イメージセンサ。
【請求項２】
前記第１のソース電極及び第２のドレイン電極は同一の金属層からなり、前記第１のソース電極は前記絶縁膜に設けられたコンタクトホールを介して、前記第１ゲート電極と接続されている
請求項１に記載のイメージセンサ。
【請求項３】
前記第１の電極及び前記第２ゲート電極は、前記ガスバリア膜上に積層されている
請求項１又は請求項２に記載のイメージセンサ。
【請求項４】
基板と、
前記基板上に絶縁膜を介して積層された酸化物半導体を含む第１半導体、前記第１半導体上に積層された第１のソース電極及び第１のドレイン電極、並びに前記第１半導体上に配置された第１ゲート電極を有し、前記第１のドレイン電極は電源線に電気的に接続される第１のＴＦＴと、
前記基板上に配置された第２ゲート電極、前記第２ゲート電極上に前記絶縁膜を介して積層された酸化物半導体を含み前記第１半導体と同一層に配置された酸化物半導体を含む第２半導体、並びに前記第２半導体上に積層された第２のソース電極及び第２のドレイン電極を有し、前記第２のドレイン電極は前記第１のソース電極と電気的に接続されており、前記第２のソース電極は信号線に電気的に接続され、前記第２ゲート電極は第１の制御線に電気的に接続される第２のＴＦＴと、
ａ−Ｓｉ薄膜、前記ａ−Ｓｉ薄膜の第１面及び前記第１のＴＦＴの前記第１ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、前記第１のＴＦＴと積層方向で互いに重畳するように前記第１のＴＦＴの上部に配置されている光電変換素子と
を含む画素が、アレイ状に複数配置され、
前記第１及び第２のＴＦＴと前記光電変換素子との間に位置し、前記第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、
前記第１の電極及び前記第１ゲート電極は同一層であり、
前記各画素においては、前記ガスバリア膜に開口部が設けられていない
イメージセンサ。
【請求項５】
前記第１の電極及び前記第１ゲート電極は、前記ガスバリア膜上に積層されている
請求項４に記載のイメージセンサ。
【請求項６】
前記第１の電極及び前記第１ゲート電極は、前記第１半導体、前記第１のソース電極、及び前記第２のドレイン電極と積層方向で互いに重畳する
請求項４又は請求項５に記載のイメージセンサ。
【請求項７】
前記第１の電極及び前記第１ゲート電極は、前記第１半導体、前記第１のソース電極、及び前記第２のドレイン電極の上部に積層された層間絶縁膜上に配置されている
請求項４から請求項６のいずれか一項に記載のイメージセンサ。
【請求項８】
前記光電変換素子の前記第２の電極は、前記第１面に対向する前記ａ−Ｓｉ薄膜の第２面に積層されている
請求項１又は請求項４に記載のイメージセンサ。
【請求項９】
前記光電変換素子はフォトダイオードであり、前記第１の電極がカソード端子、前記第２の電極がアノード端子である
請求項１又は請求項４に記載のイメージセンサ。
【請求項１０】
前記光電変換素子はフォトダイオードであり、前記第１の電極がアノード端子、前記第２の電極がカソード端子である
請求項１又は請求項４に記載のイメージセンサ。
【請求項１１】
請求項１に記載のイメージセンサと、
前記電源線に電源を出力する電源出力端子、前記第１の制御線に第１の制御信号を出力する第１の制御出力端子、前記第２の制御線に第２の制御信号を出力する第２の制御出力端子、及び前記第２のＴＦＴの前記第２のソース電極から出力された電位が前記信号線を介して入力される入力端子を有する制御回路とを備え、
前記イメージセンサを動作させる期間を、読み出し期間と、蓄積期間とに分け、
前記読み出し期間において、
前記第１の制御出力端子より出力し、前記第１の制御線を介して前記第２のＴＦＴの前記第３ゲート電極に印加される第１の制御信号をローレベル電圧からハイレベル電圧に変化させ、前記第２のソース電極から出力され前記信号線を介して前記入力端子に印加された入力信号の電位を観測する第１の観測動作と、
前記第１の観測動作の後に、前記第２の制御出力端子より出力し、前記第２の制御線を介して前記光電変換素子の第２の電極に印加される前記第２の制御信号をローレベル電圧からハイレベル電圧に変化させた後に、再びローレベル電圧に戻すリセット動作と、
前記リセット動作の後に、前記入力信号の電位を観測し
前記第２の制御信号をローレベル電圧に戻す第２の観測動作とを行い、
前記第１の観測動作で観測した電位と前記第２の観測動作で観測した電位との差分電位を出力し、
前記蓄積期間において、
前記第１の制御信号及び前記第２の制御信号をローレベル電圧に維持し、前記光電変換素子に光による信号電荷を蓄積させる動作を行い、
前記読み出し期間の動作と前記蓄積期間との動作を交互に行う
センサ装置。
【請求項１２】
請求項４に記載のイメージセンサと、
前記電源線に電源を出力する電源出力端子、前記第１の制御線に第１の制御信号を出力する第１の制御出力端子、前記第２の制御線に第２の制御信号を出力する第２の制御出力端子、及び前記第２のＴＦＴの前記第２のソース電極から出力された電位が前記信号線を介して入力される入力端子を有する制御回路とを備え、
前記イメージセンサを動作させる期間を、読み出し期間と、蓄積期間とに分け、
前記読み出し期間において、前記第１の制御出力端子より出力し、前記第１の制御線を介して前記第２のＴＦＴの前記第２ゲート電極に印加される第１の制御信号をローレベル電圧からハイレベル電圧に変化させ、前記第２のソース電極から出力され前記信号線を介して前記入力端子に印加された入力信号の電位を観測する第１の観測動作と、
前記第１の観測動作の後に、前記第２の制御出力端子より出力し、前記第２の制御線を介して前記光電変換素子の第２の電極に印加される前記第２の制御信号をローレベル電圧からハイレベル電圧に変化させた後に、再びローレベル電圧に戻すリセット動作と、
前記リセット動作の後に、前記入力信号の電位を観測し、
前記第２の制御信号をローレベル電圧に戻す第２の観測動作とを行い、
前記第１の観測動作で観測した電位と前記第２の観測動作で観測した電位との差分電位を出力し、
前記蓄積期間において、前記第１の制御信号及び前記第２の制御信号をローレベル電圧に維持し、前記光電変換素子に光による信号電荷を蓄積させる動作を行い、
前記読み出し期間の動作と前記蓄積期間との動作を交互に行う
センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びそれを用いたセンサ装置に関する。
【背景技術】
【０００２】
近年、循環器透視撮影を行うＸ線撮影装置が多く用いられている。循環器透視撮影は血管内にカテーテルを挿入し造影剤により血管の走行を撮影する。このようなＸ線撮影装置の中で、特に動きの速い心臓血管の造影を目的とした装置は、高いフレームレートと高い解像度での撮影が強く求められる。Ｘ線撮影装置に用いられるセンサデバイスは、Ｉｍａｇｅ  Ｉｎｔｅｎｓｉｆｉｅｒ  （Ｉ．Ｉ．）あるいはａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  （ａ−Ｓｉ）  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  （ＴＦＴ）を用いたＸ線イメージセンサである。Ｉ．Ｉ．は、その構造上、空間分解能が低く、高精細化が困難である。ａ−Ｓｉ  ＴＦＴを用いたＸ線イメージセンサは、ａ−Ｓｉ  ＴＦＴの電流駆動能力が低いため、高フレームレートでの動作ができないという問題がある。さらに、カテーテル検査及びカテーテル治療のように長時間にわたりＸ線透視を行う場合、患者及び施術者の被ばく量を低減する目的で、Ｘ線の照射線量を低く抑えることが強く求められている。そのため、少ない信号量でも高いＳＮ比（ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ  ｒａｔｉｏ）を得られるＸ線イメージセンサが求められている。
【０００３】
Ｘ線イメージセンサの高フレームレート化の実現手段として、電流駆動能力の高い酸化物半導体ＴＦＴを用いる方法が考えられる。しかし、酸化物半導体ＴＦＴは、光電変換素子となるフォトダイオード（Ｐｈｏｔｏ  Ｄｉｏｄｅ、以下ＰＤ）を形成する水素化ａ−Ｓｉ  （ａ−Ｓｉ：Ｈ）薄膜の原料ガスに含まれる水素により、酸化物半導体が変質するという問題がある。酸化物半導体の変質は、ＴＦＴ特性の劣化原因となる。この問題に対し発明者らは、特許文献１に示すようなＸ線イメージセンサを提案している。図１８は特許文献１に開示されているイメージセンサの構成を示す断面図である。特許文献１で開示したイメージセンサは、図１８に示すように、基板７００上に水素化ａ−ＳｉによるＰＤ４００、酸化物半導体ＴＦＴ３００を、この順序で形成したものである。イメージセンサは、ＰＤ４００と酸化物半導体ＴＦＴ３００との間に水素ガスの拡散を防止するガスバリア膜７３０を配置した構造を有している。この構造ではａ−Ｓｉ  ＰＤ４００を形成した後に酸化物半導体ＴＦＴを形成する。そのため、水素化ａ−Ｓｉの原料ガスに含まれる水素により酸化物半導体ＴＦＴが影響を受けることを排除する。また、ガスバリア膜７３０により、酸化物半導体ＴＦＴ３００の形成時の熱プロセスでａ−Ｓｉ  ＰＤ  ４００中に含まれる水素ガスが酸化物半導体ＴＦＴ３００へ拡散するのを防いでいる。これにより酸化物半導体ＴＦＴ３００の特性が変動するのを抑制することが可能となっている。
【０００４】
一方、イメージセンサのＳＮ比を高める技術として、Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  （ＣＭＯＳ）イメージセンサに適用されているＡｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ  （ＡＰＳ）という技術がある。これは各画素に増幅回路を設け、光電変換素子の信号を増幅して出力することでＳＮ比を高める技術である。
【０００５】
酸化物半導体ＴＦＴを用いてＡＰＳ方式のイメージセンサを製造する方法として、特許文献２で開示された技術がある。図１９は、特許文献２に開示されているイメージセンサの１画素の回路構成を示す回路図である。このイメージセンサの１画素は、１つの酸化物半導体ＴＦＴ９０１、１つのＰＤ９０２とで構成されている。ＴＦＴ９０１のゲート端子は選択信号線ＳＥＬへ接続されている。ＴＦＴ９０１のドレイン端子は出力信号線ＯＵＴへ接続されている。ＴＦＴ９０１のソース端子はフォトセンサ基準信号線ＧＮＤに接続されている。ＰＤ９０２のアノード端子はフォトダイオードリセット信号線ＲＳＴに接続されている。ＰＤ９０２のカソード端子はＴＦＴ９０１のバックゲートに接続されている。図２０は特許文献２に開示されているイメージセンサの断面構造を示した断面図である。ここで開示された酸化物半導体ＴＦＴは、逆スタガ型構造のチャネルエッチ型である。この酸化物半導体ＴＦＴ９０１では、主たるゲートであるボトムゲートは半導体層の下部（基板側）に位置している。この酸化物半導体ＴＦＴは、基板９０３上に、酸化物半導体ＴＦＴ９０１、及びａ−Ｓｉ  ＰＤ９０２がこの順序で形成されている。ａ−Ｓｉ  ＰＤのｎ−ａ−Ｓｉ層９１３に接したバックゲート電極９１２が、酸化物半導体ＴＦＴ９０１のチャネル上部に、絶縁膜９１０、保護絶縁膜９１１を介して配置されている。そのため、ＰＤ９０２に光が照射されカソード電位が変化すると、バックゲート電極９１２の電位も変化する。バックゲート電極９１２の電位の変化に伴い酸化物半導体ＴＦＴ９０１の閾値電圧が変化する。信号の読み出しは、選択信号線ＳＥＬをハイレベルにして酸化物半導体ＴＦＴ９０１を導通状態にさせ、あらかじめ高電圧にプリチャージしていた出力信号線ＯＵＴの電位を変化させることで行う。ここで開示されている例のように、ＰＤの電位変化でトランジスタの閾値電圧を変調させる方法は、基板として結晶シリコンを用いた例として、特許文献３、４にも開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−９０９５７号公報
【特許文献２】特開２０１１−２１１７１号公報
【特許文献３】特開平２−１８００７１号公報
【特許文献４】特開２００９−１４７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、発明者らは酸化物半導体ＴＦＴを用いたＡＰＳ方式のイメージセンサを詳細に検討した結果、既に開示された方法を組み合わせたのでは、十分な性能を有するイメージセンサを製作することができないことを見出した。
【０００８】
特許文献１で発明者らが開示したイメージセンサでは、基板上にＰＤ、酸化物半導体ＴＦＴの順序で積層しており、高いＳＮ比と高い空間分解能を同時に得られない。その理由は次のとおりである。基板側にＰＤが配置されているため、ＰＤの受光面積を大きくするためには光を基板側から入射させる必要がある。その場合、シンチレータを基板の裏面に配置することになり、シンチレータとＰＤとの間隔が広くなってしまう。結果として、シンチレータで励起された可視光が、隣接するＰＤにまで照射されてしまい、空間分解能を落としてしまう。一方、ＴＦＴ側にシンチレータを配置した場合、平面上でＴＦＴと重なるＰＤには、光が照射されず、ＰＤの有効受光面積が小さくなり、高いＳＮ比が得られなくなってしまう。
【０００９】
特許文献２で開示されたイメージセンサでは、基板上にＰＤ、酸化物半導体ＴＦＴの順序で積層する。そのため、ＰＤを形成する際の原料ガスに含まれる水素により酸化物半導体層が変質し、ＴＦＴ特性が劣化してしまうという問題が生ずる。さらに、ＴＦＴが正常に動作したとしても、画素上に配置された増幅用ＴＦＴの増幅率が小さく、ＳＮ比を大幅に低下させてしまうというという本質的な課題を有することを発明者は見出した。
【００１０】
本発明は、上記課題を鑑みてなされたものであって、高精細、高フレームレート及び高いＳＮ比という特性を有するイメージセンサ等を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るイメージセンサは、基板と、前記基板上に配置された第１ゲート電極、前記第１ゲート電極上に絶縁膜を介して積層された酸化物半導体を含む第１半導体、前記第１半導体上に積層された第１のソース電極及び第１のドレイン電極、並びに前記第１半導体上に配置された第２ゲート電極を有し、前記第１のソース電極は前記第１ゲート電極と電気的に接続されており、前記第１のドレイン電極は電源線に電気的に接続される第１のＴＦＴと、前記基板上に前記第１ゲート電極と同一層に配置された第３ゲート電極、前記第３ゲート電極上に前記絶縁膜を介して積層された酸化物半導体を含み前記第１半導体と同一層に配置された酸化物半導体を含む第２半導体、並びに前記第２半導体上に積層された第２のソース電極及び第２のドレイン電極を有し、前記第２のドレイン電極は前記第１ゲート電極と電気的に接続されており、前記第２のソース電極は信号線に電気的に接続され、前記第３ゲート電極は第１の制御線に電気的に接続される第２のＴＦＴと、ａ−Ｓｉ薄膜、前記ａ−Ｓｉ薄膜の第１面及び前記第１のＴＦＴの前記第２ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、前記第１のＴＦＴと積層方向で互いに重畳するように前記第１のＴＦＴの上部に配置されている光電変換素子とを含む画素が、アレイ状に複数配置され、前記第１及び第２のＴＦＴと前記光電変換素子との間に位置し、前記第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、前記第１の電極及び前記第２ゲート電極は同一層であり、前記各画素においては、前記ガスバリア膜に開口部が設けられていない。
【発明の効果】
【００１２】
本発明にあっては、高精細、高フレームレート及び高いＳＮ比という特性を有する。
【図面の簡単な説明】
【００１３】
【図１】イメージセンサの構成例を示す説明図である。
【図２】１画素の回路の一例を示す回路図である。
【図３】イメージセンサの断面構造の一例を示す断面図である。
【図４】検出回路の構成例を示す回路図である。
【図５】イメージセンサにおける１画素の動作を説明するための等価回路を示す回路図である。
【図６】イメージセンサの動作例を示すタイミングチャートである。
【図７】酸化物半導体ＴＦＴの閾値電圧の変動を示すグラフである。
【図８】イメージセンサの１画素の回路の他の構成例を示す回路図である。
【図９】イメージセンサの断面構造の他の例を示す断面図である。
【図１０】実施形態１に係わるイメージセンサの製造方法の一例を示す断面図である。
【図１１】実施形態１に係わるイメージセンサの製造方法の一例を示す断面図である。
【図１２】実施形態２に係わるイメージセンサの製造方法の一例を示す断面図である。
【図１３】１画素回路の他の構成例を示す回路図である。
【図１４】１画素回路の他の構成例を示す回路図である。
【図１５】検出回路の他の構成例を示す回路図である。
【図１６】検出回路の他の構成例を示す回路図である。
【図１７】図１６で示す検出回路の動作を示すタイミングチャートである。
【図１８】特許文献１に開示されているイメージセンサの構成を示す断面図である。
【図１９】特許文献２に開示されているイメージセンサの１画素の回路構成を示す回路図である。
【図２０】特許文献２に開示されているイメージセンサの断面構造を示した断面図である。
【図２１】特許文献２で開示された構成でＴＦＴをソースフォロワ回路とした場合の回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。
【００１５】
（実施形態１）
図１はイメージセンサの構成例を示す説明図である。本実施形態のイメージセンサ１００は、基板（図示しない）上に画素２００がマトリクス状に配置されている。イメージセンサ１００は画素行毎に共通の選択配線Ｇ１〜Ｇ５、及びリセット配線Ｒ１〜Ｒ５が配置されている。イメージセンサ１００は画素列毎に共通の信号線Ｄ１〜Ｄ５が配置されている。イメージセンサ１００のすべての画素２００には、共通の電源配線ＶＰが配置されている。選択配線Ｇ１〜Ｇ５、及びリセット配線Ｒ１〜Ｒ５は駆動回路５００に接続されている。信号線Ｄ１〜Ｄ５は検出回路５１０に接続されている。電源配線ＶＰは電源回路５２０に接続されている。
【００１６】
ここで、駆動回路５００、検出回路５１０、及び電源回路５２０は、基板上に形成してもよい。駆動回路５００、検出回路５１０、及び電源回路５２０を、フレキシブル基板等を介してイメージセンサに接続してもよい。また、図１では説明を簡略化するために、画素２００が５行、５列にマトリクス状に配置されているが一例に過ぎない。画素行、及び画素列の数に制限があることを示すのではない。画素２００が１次元のアレイ状に配置されていてもよい。
【００１７】
図２は１画素の回路の一例を示す回路図である。イメージセンサの画素２００は、２つのＴＦＴ３００、３０１、１つのＰＤ４００を含む。ＰＤ４００のアノード端子はリセット配線Ｒｎに接続されている。ＰＤ４００のカソード端子はＴＦＴ３００のバックゲート端子に接続されている。ＴＦＴ３００のドレイン端子は電源配線ＶＰに接続されている。ＴＦＴ３００のソース端子は、ＴＦＴ３０１のドレイン端子及びＴＦＴ３００のゲート端子に接続されている。ＴＦＴ３０１のソース端子は信号線Ｄｍに接続されている。ＴＦＴ３０１のゲート端子は選択配線Ｇｎに接続されている。
【００１８】
図３はイメージセンサの断面構造の一例を示す断面図である。イメージセンサは、基板７００上にゲート電極３１０、３１１が形成されている。ゲート電極３１０、３１１の上にゲート絶縁膜３２０が積層されている。ゲート絶縁膜３２０の上に酸化物半導体膜３３０、３３１が形成されている。酸化物半導体膜３３０、３３１の上に、ソース電極、及びドレイン電極を構成するソース・ドレイン金属３５０が形成されている。ソース・ドレイン金属３５０の上に層間膜（層間絶縁膜）７２０及びガスバリア膜７３０が積層されている。ガスバリア膜７３０の上にＰＤ４００が形成されている。ＰＤ４００は下部電極（第１の電極）４１０、ｎ−ａ−Ｓｉ４２０、ｉ−ａ−Ｓｉ４３０、ｐ−ａ−Ｓｉ４４０、及び上部電極（第２の電極）４５０を含む。ｎ−ａ−Ｓｉ４２０はｎ型ａ−Ｓｉ薄膜である。ｉ−ａ−Ｓｉ４３０は真性ａ−Ｓｉ薄膜である。ｐ−ａ−Ｓｉ４４０はｐ型ａ−Ｓｉ薄膜である。下部電極４１０、ｎ−ａ−Ｓｉ４２０、ｉ−ａ−Ｓｉ４３０、ｐ−ａ−Ｓｉ４４０、及び上部電極４５０は、この順でガスバリア膜７３０上に積層されている。ＰＤ４００の上に、保護膜７４０及びパッシベーション膜７５０が積層されている。パッシベーション膜７５０の上に配線金属膜７６０が形成されている。配線金属膜７６０はコンタクトホールを介して、上部電極４５０と電気的に接続されている。必要に応じてさらに、平坦化膜７７０が積層され、その上にシンチレータ８００が成膜されている。
【００１９】
本実施形態に係わるイメージセンサは、ＴＦＴ３００、３０１として逆スタガ構造のチャネルエッチ型ＴＦＴを適用した例である。ＴＦＴ３００において、基板７００の上に位置し、酸化物半導体膜３３０の下に位置するゲート電極３１０をボトムゲートと呼ぶ。ＴＦＴ３０１において、基板７００の上に位置し、酸化物半導体膜３３１の下に位置するゲート電極３１１をボトムゲートと呼ぶ。ゲート電極３１０及びゲート電極３１１は主たるゲートとして機能する。一方、酸化物半導体膜３３０、３３１の上に位置し、ＴＦＴ３００、３０１のチャネル部に平面視で重なるＰＤ４００の下部電極４１０がバックゲートとして機能する。
【００２０】
図４は検出回路の構成例を示す回路図である。検出回路５１０は信号線毎に設ける。検出回路５１０は、定電流源６００と電圧増幅回路６１０とを含む。
【００２１】
次に本実施形態に係わるイメージセンサの動作について説明する。図５はイメージセンサにおける１画素の動作を説明するための等価回路を示す回路図である。図５に示す回路は、イメージセンサの検出回路として図４で示した回路を接続した際の等価回路である。図６はイメージセンサの動作例を示すタイミングチャートである。図６に示すように、時刻ｔ１からｔ２において、リセット配線Ｒｎをハイレベルとする。それに伴い、図５中のＰＤ４００に順方向電圧が流れリセットされる。Ｒｎがローレベルとなった時刻ｔ２におけるＰＤ４００の両端電圧Ｖpd（カソード端子に対するアノード端子の電位差）は、式（１）のようになる。
【００２２】
【数１】
2018190803.tif 000003
【００２３】
ここで、ＶLはＲｎのローレベル電圧である。ＶHはＲｎのハイレベル電圧である。ＣpdはＰＤ４００の等価容量である。ＣcpはＰＤ４００のカソード端子に接続される寄生容量である。ＶthpdはＰＤ４００の閾値電圧である。式（１）からわかるように、上述のリセット動作によりＰＤ４００は逆バイアス電圧が印加された状態となる。
【００２４】
この状態で時刻ｔ２からｔ３の間に、ＰＤ４００に光が照射されるとＰＤ４００に保持された電荷が減少する。ＰＤ４００のリセット直後のカソード電位をＶ２とすると、ＰＤに照射された光量に応じてＶ３のように減少する。
【００２５】
続いて、時刻ｔ３において選択配線Ｇｎをハイレベルとする。これによりＴＦＴ３０１が導通状態となり、ＴＦＴ３００のゲート電位に応じて信号線Ｄｍへ電流が流れる。一方、信号線Ｄｍには定電流源６００が接続されているため、信号線Ｄｍの電流は一定に保たれる。図６で示した例では、定電流源６００の電流値をＩｒｅｆとしている。そのため、ＴＦＴ３００、ＴＦＴ３０１を流れる電流がＩｒｅｆとなるように信号線Ｄｍの電位Ｖｄｍが変化する。この電位Ｖｄｍは、ＴＦＴ３００のゲート電圧と等しいＶｃに依存した電圧となる。
【００２６】
時刻ｔ４においてリセット配線Ｒｎの電位をハイレベルとする。時刻ｔ５においてリセット配線Ｒｎの電位をローレベルへ変化させる。これによって、ＰＤ４００がリセットされる。ここで、選択配線Ｇｎは、時刻ｔ３からｔ６の期間までハイレベルである。そのため、時刻ｔ５からｔ６の期間において、ＰＤ４００のリセット後のカソード電位Ｖｃに応じて、信号線Ｄｍの電位Ｖｄｍが変化する。ここで、時刻ｔ３からｔ４までのＶｄｍの電位をＶ６、時刻ｔ５からｔ６までのＶｄｍの電位をＶ８とする。電位Ｖ６は時刻ｔ２から時刻ｔ３までにＰＤ４００に照射された光量に依存した電圧である。電位Ｖ８はリセット後のＰＤ４００のカソード電圧に依存した電圧である。したがって、電位Ｖ６と電位Ｖ８の差分をとることで相関２重サンプリングが行われる。これによって、ＰＤ４００の閾値電圧やＴＦＴ３００の閾値電圧の影響が取り除かれ、ＰＤ４００に照射された光量に応じた信号電圧成分だけを得ることができる。
【００２７】
以上のように、本実施形態に係わるイメージセンサは、高精細で、高速動作が可能であり、さらに高いＳＮ比を得ることが可能となる。また、酸化物半導体ＴＦＴ３００、３０１の上部にＰＤ４００を積層した構造でありながら、酸化物半導体ＴＦＴ３００、３０１の特性劣化が生じず、高い歩留りを得ることができる。その理由について以下に説明する。
【００２８】
本発明のイメージセンサは、図３に示したように、ＴＦＴ３００、３０１の上にＰＤ４００が配置される。したがって、画素サイズを小さくしてもＰＤ４００のフィルファクターを大きく保つことができ、高精細化が可能となる。また、ＴＦＴ３００、３０１の半導体層として酸化物半導体を用いているため、電流駆動能力が高く、高速動作が可能となる。
【００２９】
酸化物半導体ＴＦＴは酸化物半導体膜形成後に水素の拡散を受けると、ＴＦＴの特性が変動するという課題がある。そのため、酸化物半導体ＴＦＴの上にＰＤを積層させると、ＰＤとなるａ−Ｓｉ薄膜の原料ガスに大量に含まれる水素が酸化物半導体膜まで拡散する。そして、ＴＦＴの特性が大幅に変動してしまい、正常に動作しなくなってしまう。しかしながら、本実施形態に係わるイメージセンサは、酸化物半導体ＴＦＴ３００、３０１とＰＤ４００の間に水素の拡散を抑制するガスバリア膜７３０を配置している。さらに特筆すべき点は、画素領域において、ガスバリア膜７３０にコンタクトホールが形成されない構造を有している点である。これにより、水素の拡散を抑制する効果が高められ、ＴＦＴ３００、３０１の特性変動による歩留り低下を大幅に防ぐことが可能となるのである。
【００３０】
また、このようにＰＤ４００をＴＦＴ３００、３０１の上層に積層しているので、ＰＤ４００の上に近接してシンチレータを配置することが可能となる。ＰＤ４００とシンチレータとの距離が長いと、シンチレータで発光した光が横方向に伝搬し、空間分解能を著しく低下させる。しかし、本実施形態イメージセンサの構造では、その距離を短くすることができる。そのため、空間分解能を高く保つことができる。よって、高精細化が可能となるのである。
【００３１】
本実施形態に係わるイメージセンサは、各画素に増幅用ＴＦＴ３００が配置され、ＰＤ４００の電圧を増幅して出力するため、高いＳＮ比が得られる。さらに、本実施形態に係わるイメージセンサでは、増幅用ＴＦＴ３００のバックゲートにＰＤ４００の電圧を入力する回路構成であるにも関わらず、ボトムゲートの電圧により増幅回路のゲインが変動することがない。そのため、増幅回路のゲインを高くでき、結果として高いＳＮ比が得られる。以下、この理由について詳細に説明する。
【００３２】
図５に示した回路のように、本発明のイメージセンサでは、ＰＤ４００のカソードを増幅用ＴＦＴ３００のバックゲートに接続している。また、ＴＦＴ３００のボトムゲートをソース端子に接続している。ボトムゲートとバックゲートを有するＴＦＴでは、ソース−ドレイン間を流れる電流は、ボトムゲートとバックゲートの両方の電圧で制御される。ここで、酸化物半導体層とボトムゲートとの間の容量をＣBIとする。酸化物半導体層とバックゲートとの間の容量をＣKIとする。また、酸化物半導体層の容量がＣBI、ＣKIに比べ十分大きいものとする。この場合、飽和領域におけるＴＦＴを流れる電流は、以下のように近似することができる。
【００３３】
【数２】
2018190803.tif 000004
【数３】
2018190803.tif 000005
【数４】
2018190803.tif 000006
【００３４】
Ｗ、Ｌはそれぞれ、ＴＦＴのチャネル幅、チャネル長である。μ0はＴＦＴの電界効果移動度である。ＶthはＴＦＴの閾値電圧である。ＶKgsはＴＦＴにおけるソース端子に対するバックゲートの電圧である。ＶBgsはＴＦＴにおけるソース端子に対するボトムゲートの電圧である。このように、ボトムゲートとバックゲートを有したＴＦＴを用い、その一方のゲートに信号電圧を印加した場合、ＴＦＴに流れる電流はもう一方のゲートの電圧により影響を受けることになる。これは、結晶シリコンで形成したトランジスタにおける基板バイアス効果と同様の原理に因るものである。
【００３５】
次に、式（２）を用いて図５の信号線Ｄｍの電圧を求める。本実施形態に係わるイメージセンサでは、画素の信号を読み出す際にＴＦＴ３０１のゲートに高電圧を印加する。そのため、ＴＦＴ３０１は導通状態となり、ＴＦＴ３００は信号線Ｄｍに接続される。ここで信号線Ｄｍには、定電流源６００が接続されているため、信号線Ｄｍ、ＴＦＴ３０１、ＴＦＴ３００を流れる電流は一定になる。定電流源６００の電流値をＩｒｅｆとする。ＴＦＴ３０１での電圧低下が十分小さく、ＴＦＴ３０１のソース端子の電圧が信号線Ｄｍの電圧Ｖdmと等しいと仮定する。この場合、信号線Ｄｍの電圧は、式（２）から以下のように求められる。
【００３６】
【数５】
2018190803.tif 000007
【００３７】
ここでは説明を簡略化する目的で、ＴＦＴ３０１のソース−ドレイン間電圧が十分小さいと仮定した。しかし、もし無視できないと仮定しても、信号線Ｄｍの電圧は式（５）に一定の電圧オフセットが加算又は減算された値となるだけであり、ゲインには殆ど影響しない。本実施形態に係わるイメージセンサでは、式（５）から明らかなように、出力電圧であるＶdmは信号電圧であるＶｃに比例している。つまり、ＴＦＴ３００によるソースフォロワ回路のゲインが１となっているのである。
【００３８】
一方、特許文献２で開示された構成では、高いＳＮ比が得られない。特許文献２で開示された信号の読み出し方法は、図１９における出力信号線ＯＵＴをあらかじめ高電圧に充電し、その後、選択信号線をハイレベルにすることでＴＦＴ９０１を導通状態にしている。そして、出力信号線ＯＵＴの電位を低下させると記載されている。したがって、ＴＦＴ９０１をソースフォロワ回路のように増幅回路として用いてはいない。この方法では、ＴＦＴ９０１を導通させる時間や選択信号線のハイレベル電圧の僅かな変動により出力信号線ＯＵＴの電位は大幅に変動してしまう。そのため、個々の画素から得られる信号電圧のオフセット電圧ばらつきや、ノイズが極めて大きいと予想される。
【００３９】
しかしながら、特許文献２で開示された構成で、ＴＦＴ９０１をソースフォロワ回路として用いることも可能である。図２１は特許文献２で開示された構成でＴＦＴをソースフォロワ回路とした場合の回路図である。図２１はこのような構成にすることで、特許文献２で開示された方法で生ずる信号電圧のオフセットばらつきや、ノイズの問題は解消される。しかし、ソースフォロワ回路のゲインが１よりもはるかに小さくなり、高いＳＮ比が得られないという新たな問題が生ずる。図２１の回路において、信号線Ｄｍの電圧を式（２）の近似式で計算すると以下のようになる。
【００４０】
【数６】
2018190803.tif 000008
【００４１】
ここでＶSELHは選択信号線のハイレベル電圧である。式（６）からわかるように、このソースフォロワ回路のゲインはα／（１＋α）となっている。ここでαは式（３）で示されているように正の値を持つ。そのためゲインは１以下の値となる。つまり、信号電圧Ｖｃは減衰して出力されるのである。
【００４２】
ゲインを可能な限り大きくするには、ＣBIに対してＣKIを大きくすればよい。しかし、ＣKIを大きくするということは酸化物半導体膜とＰＤの下部電極との間の絶縁膜の膜厚を薄くし、誘電率の大きな絶縁膜を用いることになる。しかしながら、ＰＤ形成時に酸化物半導体膜へ水素が拡散するのを防止するガスバリア膜を、ＴＦＴとＰＤの間に配置しなければならない。
【００４３】
図７は酸化物半導体ＴＦＴの閾値電圧の変動を示すグラフである。図７は閾値電圧がＰＤの形成前後でどれだけ変動したかを示している。ガスバリア膜としては、ｐ−キシレンポリマーを用いている。図７からわかるようにＰＤ形成前後の閾値電圧の変動ΔＶｔｈは、ガスバリア膜の膜厚に依存している。すなわち、ガスバリア膜の膜厚が厚いほど変動は少なくなっている。発明者らの実験結果では、少なくとも１μｍ以上の膜厚のガスバリア膜が必要となる。つまり、ガスバリア膜の膜厚を薄くすることはできないのである。
【００４４】
具体的な例として、ボトムゲートと酸化物半導体膜との間の絶縁膜を膜厚４００ｎｍのシリコン酸化膜とする。酸化物半導体膜とＰＤの下部電極との間の膜構成を、１００ｎｍのシリコン酸化膜、１μｍのガスバリア膜であるｐ−キシレンポリマーとする。この場合、αは約０．２２となり、ゲインは約０．１９となる。なお、この計算では、シリコン酸化膜、ｐ−キシレンポリマーの誘電率を各々４、３．３としている。したがって、この構成ではゲインが１よりもはるかに小さくなり、高いＳＮ比を得ることができないのである。
【００４５】
本実施形態の係るイメージセンサは、基板と、第１のＴＦＴと、第２のＴＦＴと、光電変換素子とを含む画素が、アレイ状に複数配置され、第１及び第２のＴＦＴと光電変換素子との間に位置し、第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、第１の電極及び第２ゲート電極は同一層であり、各画素においては、ガスバリア膜に開口部が設けられていない。第１のＴＦＴは例えばＴＦＴ３００である。第２のＴＦＴは例えばＴＦＴ３０１である。光電変換素子は例えばＰＤ４００である。第１の電極は例えば下部電極４１０である。第２ゲート電極は例えばＴＦＴ３０１のゲート電極としても機能するＰＤ４００の下部電極４１０である。ガスバリア膜は例えばガスバリア膜７３０である。
【００４６】
第１のＴＦＴは、基板上に配置された第１ゲート電極、第１ゲート電極上に絶縁膜を介して積層された酸化物半導体を含む第１半導体、第１半導体上に積層された第１のソース電極及び第１のドレイン電極、並びに第１半導体上に配置された第２ゲート電極を有し、第１のソース電極は第１ゲート電極と電気的に接続されており、第１のドレイン電極は電源線に電気的に接続される。第１半導体は例えば酸化物半導体膜３３０である。第１のソース電極及び第１のドレイン電極は例えばソース・トレイン金属３５０の一部である。
【００４７】
第２のＴＦＴは、基板上に第１ゲート電極と同一層に配置された第３ゲート電極、第３ゲート電極上に絶縁膜を介して積層された酸化物半導体を含み、第１半導体と同一層に配置された酸化物半導体を含む第２半導体、並びに第２半導体上に積層された第２のソース電極及び第２のドレイン電極を有し、第２のドレイン電極は第１ゲート電極と電気的に接続されており、第２のソース電極は信号線に電気的に接続され、第３ゲート電極は第１の制御線に電気的に接続される。第３ゲート電極は例えばゲート電極３１１である。第２半導体は例えば酸化物半導体膜３３１である。第２のソース電極及び第２のドレイン電極は例えばソース・トレイン金属３５０の一部である。
【００４８】
光電変換素子は、ａ−Ｓｉ薄膜、ａ−Ｓｉ薄膜の第１面及び第１のＴＦＴの第２ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、第１のＴＦＴと積層方向で互いに重畳するように第１のＴＦＴの上部に配置されている。ａ−Ｓｉ薄膜は例えばｎ−ａ−Ｓｉ４２０、ｉ−ａ−Ｓｉ４３０及びｐ−ａ−Ｓｉ４４０である。第２の電極は例えば上部電極４５０である。
【００４９】
本実施形態に係るイメージセンサは、第１のソース電極及び第２のドレイン電極は同一の金属層からなり、第１のソース電極は絶縁膜に設けられたコンタクトホールを介して、第１ゲート電極と接続されている。ここでいう同一の金属層とは、例えばソース・トレイン金属３５０の一部である。絶縁膜は例えば保護膜７４０及びパッシベーション膜７５０である。
【００５０】
本実施形態に係るイメージセンサにおいて、第１の電極及び第２ゲート電極は、ガスバリア膜上に積層されている。
【００５１】
上述のイメージセンサを用いて、以下のセンサ装置を構成することが可能である。
【００５２】
センサ装置は、イメージセンサと、電源線に電源を出力する電源出力端子、第１の制御線に第１の制御信号を出力する第１の制御出力端子、第２の制御線に第２の制御信号を出力する第２の制御出力端子、及び第２のＴＦＴの第２のソース電極から出力された電位が信号線を介して入力される入力端子を有する制御回路とを備える。
【００５３】
センサ装置の動作では、前記イメージセンサを動作させる期間を、読み出し期間と、蓄積期間とに分け、制御回路は、読み出し期間において、第１の制御出力端子より出力し、第１の制御線を介して第２のＴＦＴの第３ゲート電極に印加される第１の制御信号をローレベル電圧からハイレベル電圧に変化させ、第２のソース電極から出力され信号線を介して入力端子に印加された入力信号の電位を観測する第１の観測動作と、第１の観測動作の後に、第２の制御出力端子より出力し、第２の制御線を介して光電変換素子の第２の電極に印加される第２の制御信号をローレベル電圧からハイレベル電圧に変化させた後に、再びローレベル電圧に戻すリセット動作と、リセット動作の後に、入力信号の電位を観測し第２の制御信号をローレベル電圧に戻す第２の観測動作とを行い、第１の観測動作で観測した電位と第２の観測動作で観測した電位との差分電位を出力する。
【００５４】
制御回路は、蓄積期間において、第１の制御信号及び第２の制御信号をローレベル電圧に維持し、光電変換素子に光による信号電荷を蓄積させる動作を行う。そして読み出し期間の動作と蓄積期間との動作を交互に行う。
【００５５】
制御回路は例えば駆動回路５００及び検出回路５１０を含む回路である。電源出力端子は例えば図５のＶＰ端子と接続する端子である。第１の制御出力端子は、図６の信号Ｇｎを出力する端子である。第２の制御出力端子は、図６の信号Ｒｎを出力する端子である。リセット動作は図６において、時刻ｔ１からｔ２、及び時刻ｔ４からｔ５の動作である。第１の観測動作は、図６の時刻ｔ３からｔ４における動作である。第２の観測動作は、図６の時刻ｔ５からｔ６の動作である。
【００５６】
（実施形態２）
図８はイメージセンサの１画素の回路の他の構成例を示す回路図である。本実施形態に係わるイメージセンサの構成は、図１で示した実施形態１の構成と同様のものを用いることができる。本実施形態に係わるイメージセンサにおいて、１つの画素は２つのＴＦＴ３０２、３０３と、ＰＤ４０１とを含む。
【００５７】
図９はイメージセンサの断面構造の他の例を示す断面図である。ＴＦＴ３０３は、酸化物半導体膜３３１の下部にボトムゲート３１１が配置された逆スタガ構造である。一方、ＴＦＴ３０２は酸化物半導体膜３３０の下部にボトムゲートがない。ＴＦＴ３０２はＰＤ４０１の下部電極である４１０をバックゲート（トップゲートと称してもよい）とする構造である。ＴＦＴ３０２は順スタガ構造となっている。
【００５８】
回路構成として、ＰＤ４０１のアノード端子はリセット配線Ｒｎに接続されている。ＰＤ４０１のカソード端子がＴＦＴ３０２のバックゲートに接続されている。ＴＦＴ３０２のドレイン端子は電源線ＶＰに接続されている。ＴＦＴ３０２のソース端子はＴＦＴ３０３のドレイン端子に接続されている。ＴＦＴ３０３のゲート端子は選択配線Ｇｎに接続されている。ＴＦＴ３０３のソース端子は信号線Ｄｍに接続されている。このような接続形態により、ＴＦＴ３０２がＰＤ４０１のカソード電圧を増幅する増幅回路の役割を果たす。
【００５９】
図９の断面図に示したように、本実施形態に係わるイメージセンサの構造は、実施形態１の構造とほぼ同じである。既に説明したように、増幅用ＴＦＴ３０２が順スタガ構造でボトムゲートを持たず、ＴＦＴ３０３がボトムゲートを有する逆スタガ構造であることが大きな違いである。
【００６０】
本実施形態に係わるイメージセンサは、図４で示した検出回路を各信号線に接続して駆動することができる。その際、図６のタイミングチャートで示した、実施形態１と同様の駆動方法を用いることができる。
【００６１】
本実施形態に係わるイメージセンサは、高精細で、高速動作が可能であり、さらに高いＳＮ比を得ることが可能となる。また、酸化物半導体ＴＦＴの上部にＰＤを積層した構造でありながら、酸化物半導体ＴＦＴの特性劣化が生じず、高い歩留りを得ることができる。その理由について以下に説明する。
【００６２】
本実施形態に係わるイメージセンサが、高速動作可能な理由は、実施形態１と同様の理由による。本実施形態に係わるイメージセンサは、実施形態１と同様に、ＴＦＴとＰＤの間にガスバリア膜が配置され、さらに、画素においてガスバリア膜にコンタクトホールが設けられていない。したがって、実施形態１と同様の理由で高い歩留りが得られるのである。また、高精細化可能な理由もまた、実施形態１と同様である。
【００６３】
本実施形態のイメージセンサが、高いＳＮ比を得られる理由は、ＴＦＴ３０２及び検出回路で構成される増幅回路のゲインを高く保つことができるからである。その理由について、以下に詳細に説明する。
【００６４】
本実施形態のイメージセンサでは、増幅用ＴＦＴ３０２は順スタガ構造であり、ボトムゲートを持たない。したがって、ＴＦＴ３０２のソース−ドレイン間を流れる電流は、バックゲートであるＰＤの下部電極の電圧、つまりＰＤのカソード電圧で制御される。そのため、ＴＦＴ３０２のドレイン電流は、以下のように近似できる。
【００６５】
【数７】
2018190803.tif 000009
【００６６】
ここで、Ｗ、Ｌはそれぞれ、ＴＦＴのチャネル幅、チャネル長である。μ0はＴＦＴの電界効果移動度である。Ｃ0はＴＦＴにおいて、単位面積当たりの酸化物半導体膜とトップゲートとの容量である。ＶthはＴＦＴの閾値電圧である。ＶKgsはＴＦＴにおけるソース端子に対するバックゲートの電圧である。この近似式を用いて、図４に示した検出回路を信号線Ｄｍに接続した際の信号線Ｄｍの電圧を求めると、以下のようになる。
【００６７】
【数８】
2018190803.tif 000010
【００６８】
このように、信号電圧であるＶｃの係数が１となり、高いゲインが実現できる。結果として、高いＳＮ比が得られるのである。本実施形態と実施形態１との違いを以下に説明する。実施形態１では、ボトムゲートの電圧により、増幅用ＴＦＴに流れる電流が影響を受けることを、ＴＦＴのソース端子の電圧をボトムゲートに印加することで抑制している。それに対して、本実施形態では、増幅用ＴＦＴにそもそもボトムゲートを設けない構造を適用することで、ＴＦＴに流れる電流をバックゲートだけで制御できる。そのため、結晶シリコン上に形成したトランジスタで見られる基板バイアス効果と同様の効果が生じない。結果として増幅回路として高いゲインが実現できるのである。
【００６９】
ここで、ＴＦＴ３０３に順スタガ構造を適用しない理由は以下のとおりである。ＴＦＴ３０３は低いオン抵抗となることが求められる。しかし、順スタガ構造のＴＦＴの場合、酸化物半導体膜上に薄く膜質の良い絶縁膜を積層することは困難である。したがって、ＴＦＴ３０３を順スタガ構造とすると、十分な特性が得られない。そのため、ＴＦＴ３０３を薄く良質なゲート絶縁膜を適用可能な逆スタガ構造とすることで、低いオン抵抗を実現しているのである。
【００７０】
（製造方法１）
実施形態１に係わるイメージセンサの具体的な製造方法の一例を、図面を用いて説明する。
【００７１】
図１０及び図１１は、実施形態１に係わるイメージセンサの製造方法の一例を示す断面図である。図１０Ａは、基板７００上にボトムゲートとなるゲート電極３１０、３１１となる金属を成膜、パターニングした工程までを示した断面図である。基板７００として、ガラス、樹脂基板等の絶縁基板や、金属に絶縁膜をコーティングした基板等を用いることができる。ゲート電極を形成する金属として、Ａｌ、Ｃｒ、Ｃｕ等の金属、及びそれらの合金を用いることができる。
【００７２】
次に、図１０Ｂに示すように、ゲート絶縁膜３２０を積層し、酸化物半導体膜３３０、３３１を積層、パターニングする。ゲート絶縁膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、及びそれらの積層膜を用いることができる。酸化物半導体膜には、Ｉｎ、Ｇａ、Ｚｎを含有した酸化物半導体膜を用いることができる。そして、次に積層するソース・ドレイン金属とゲート金属とを電気的に接続するためのコンタクトホールを形成する。
【００７３】
次に、図１０Ｃに示すように、ソース・ドレイン金属３５０を積層、パターニングする。ソース・ドレイン金属には、Ａｌ、Ｃｒ、Ｃｕ等の金属、及びそれらの合金を用いることができる。また、図示していないが、ＴＦＴのチャネル部として機能する酸化物半導体膜とソース・ドレイン金属との間に、酸化シリコン膜を積層及びパターニングしてもよい。当該酸化シリコン膜はチャネル保護膜として機能する。チャネル保護膜を用いた構造では、ソース・ドレイン金属をパターニングする際に、酸化物半導体膜のチャネル部がエッチング液等でダメージを受けるのを防ぐ効果がある。
【００７４】
次に、図１１Ａに示すように、層間膜７２０、ガスバリア膜７３０を積層する。層間膜７２０には、酸化シリコン膜を用いることができる。ガスバリア膜にはｐ−キシレンポリマーや、アクリル樹脂等を用いることができる。層間膜及びガスバリア膜は、ＴＦＴへ水素が拡散するのを防げる範囲で、可能な限り薄くするのが望ましい。そして、ガスバリア膜の上にＰＤ４００の下部電極４１０となる金属を積層し、その上にｎ−ａ−Ｓｉ４２０、ｉ−ａ−Ｓｉ４３０、ｐ−ａ−Ｓｉ４４０を連続成膜する。その上に上部電極４５０となる透明電極を成膜する。そして、それらをパターニングする。下部電極４１０には、Ａｌ、Ｃｒ等を用いることができる。上部電極４５０には、ＩＴＯ、ＩＺＯなどの酸化導電膜を用いることができる。
【００７５】
次に、図１１Ｂに示すように、ＰＤの側壁を保護する保護膜７４０、パッシベーション膜７５０を積層する。さらに、必要に応じてコンタクトホールを形成した後に、配線金属膜７６０を積層、パターニングする。保護膜７４０には窒化シリコン膜、又は酸化窒化シリコン膜等を用いることができる。パッシベーション膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、又はアクリル樹脂等を用いることができる。配線金属膜には、Ａｌ、Ｃｕ等の金属膜を用いることができる。図示していないが、この後、平坦化膜、シンチレータを積層することでイメージセンサを作製することができる。
【００７６】
（製造方法２）
実施形態２に係わるイメージセンサの具体的な製造方法の一例を、図面を用いて説明する。図１２は実施形態２に係わるイメージセンサの製造方法の一例を示す断面図である。実施形態２のイメージセンサは、実施形態１と酸化物半導体ＴＦＴの構造を除いて同じ構造を用いることが可能である。したがって、ここでは、酸化物半導体ＴＦＴまでの製造方法を説明するのにとどめる。
【００７７】
実施形態２に係わるイメージセンサでは、図１２Ａに示すように、基板７００上に、ＴＦＴ３０３のボトムゲート３１１となる金属膜を成膜パターニングする。一方、ＴＦＴ３０２が形成される位置には、ボトムゲートとなる金属膜は配置されない。基板にはガラス、樹脂基板等の絶縁基板の他に、金属に絶縁膜をコーティングした基板等を用いることができる。ボトムゲートとなる金属膜には、Ａｌ、Ｃｒ、Ｃｕ等の金属膜、及びその合金を用いることができる。
【００７８】
次に、図１２Ｂに示すように、ゲート絶縁膜３２０を積層し、酸化物半導体膜３３０、３３１を積層、及びパターニングする。ゲート絶縁膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、及びそれらの積層膜を用いることができる。酸化物半導体膜には、Ｉｎ、Ｇａ、Ｚｎを含有した酸化物半導体膜を用いることができる。
【００７９】
次に、図１２Ｃに示すように、ソース・ドレイン金属３５０を積層、パターニングし、その上に層間膜７２０、ガスバリア膜７３０を積層する。ソース・ドレイン金属には、Ａｌ、Ｃｒ、Ｃｕ等の金属、及びそれらの合金を用いることができる。層間膜７２０には、酸化シリコン膜を用いることができる。ガスバリア膜にはｐ−キシレンポリマーや、アクリル樹脂等を用いることができる。この後、ＰＤを形成する。その形成方法としては上述した方法と同じものを適用することができる。
【００８０】
本実施形態に係るイメージセンサは、基板と、第１のＴＦＴと、第２のＴＦＴと、光電変換素子とを含む画素が、アレイ状に複数配置され、第１及び第２のＴＦＴと光電変換素子との間に位置し、第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備え、第１の電極及び第１ゲート電極は同一層であり、各画素においては、ガスバリア膜に開口部が設けられていない。第１のＴＦＴは例えばＴＦＴ３０２である。第２のＴＦＴは例えばＴＦＴ３０３である。光電変換素子は例えばＰＤ４０１である。第１の電極は例えば下部電極４１０である。第１ゲート電極は例えばＴＦＴ３０２のゲート電極として機能するＰＤ４０１の下部電極４１０である。ガスバリア膜は例えばガスバリア膜７３０である。
【００８１】
第１のＴＦＴは、基板上に絶縁膜を介して積層された酸化物半導体を含む第１半導体、第１半導体上に積層された第１のソース電極及び第１のドレイン電極、並びに第１半導体上に配置された第１ゲート電極を有し、第１のドレイン電極は電源線に電気的に接続される。第１半導体は例えば酸化物半導体膜３３０である。第１のソース電極及び第１のドレイン電極は例えば金属３５０の一部である。
【００８２】
第２のＴＦＴは、基板上に配置された第２ゲート電極、第２ゲート電極上に絶縁膜を介して積層された酸化物半導体を含み第１半導体と同一層に配置された酸化物半導体を含む第２半導体、並びに第２半導体上に積層された第２のソース電極及び第２のドレイン電極を有し、第２のドレイン電極は第１のソース電極と電気的に接続されており、第２のソース電極は信号線に電気的に接続され、第２ゲート電極は第１の制御線に電気的に接続される。第２半導体は例えば酸化物半導体膜３３１である。第２のソース電極及び第２のドレイン電極は例えばソース・ドレイン金属３５０の一部である。第２ゲート電極は例えばゲート電極３１１である。
【００８３】
光電変換素子は、ａ−Ｓｉ薄膜、ａ−Ｓｉ薄膜の第１面及び第１のＴＦＴの第１ゲート電極に電気的に接続されている第１の電極、並びに第２の制御線に接続される第２の電極を有し、第１のＴＦＴと積層方向で互いに重畳するように第１のＴＦＴの上部に配置されている。ａ−Ｓｉ薄膜は例えば例えばｎ−ａ−Ｓｉ４２０、ｉ−ａ−Ｓｉ４３０及びｐ−ａ−Ｓｉ４４０である。第２の電極は例えば上部電極４５０である。
【００８４】
本実施形態に係るイメージセンサは、第１及び第２のＴＦＴと光電変換素子との間に位置し、第１及び第２のＴＦＴへ水素が拡散することを抑制するガスバリア膜を備えている。ガスバリア膜は例えばガスバリア膜７３０である。
【００８５】
本実施形態に係るイメージセンサは、第１の電極及び第１ゲート電極は同一層であり、各画素においては、ガスバリア膜に開口部が設けられていない。
【００８６】
本実施形態に係るイメージセンサは、第１の電極及び第１ゲート電極は、ガスバリア膜上に積層されている。
【００８７】
本実施形態に係るイメージセンサは、第１の電極及び第１ゲート電極は、第１半導体、第１のソース電極、第２のドレイン電極、及び第２半導体と積層方向で互いに重畳する。
【００８８】
本実施形態に係るイメージセンサは、第１の電極及び第１ゲート電極は、第１半導体、第１のソース電極、第２のドレイン電極、及び前記第２半導体の上部に積層された層間絶縁膜上に配置されている。
【００８９】
本実施形態に係るイメージセンサは、光電変換素子の第２の電極は、第１面に対向するａ−Ｓｉ薄膜の第２面に積層されている。
【００９０】
本実施形態に係るイメージセンサは、光電変換素子はフォトダイオードであり、第１の電極がカソード端子、第２の電極がアノード端子である。
【００９１】
また、光電変換素子はフォトダイオードであり、第１の電極をアノード端子、第２の電極をカソード端子としてもよい。
【００９２】
（実施形態３）
上述の実施形態１で示したイメージセンサでは、ＰＤのカソード端子が、ＴＦＴのゲートに接続された回路構成であった。他の形態として、ＰＤのアノード端子をＴＦＴのゲートに接続する回路構成を用いてもよい。図１３は１画素回路の他の構成例を示す回路図である。図１３は実施形態１で示したイメージセンサにおいて、ＰＤのアノード端子をＴＦＴのゲートに接続する場合の回路構成を示している。この回路構成の場合、リセット配線に負極性のパルスを印加することでＰＤをリセットすること以外、実施形態１で説明した駆動方法と同じ方法を適用することができる。また、奏する効果についても、実施形態１と同様である。
【００９３】
（実施形態４）
実施形態３と同様に、実施形態２を変更し、ＰＤのアノード端子をＴＦＴのゲートに接続する回路構成を用いてもよい。図１４は１画素回路の他の構成例を示す回路図である。図１４は実施形態２で示したイメージセンサにおいて、ＰＤのアノード端子をＴＦＴのゲートに接続する場合の回路構成を示している。この回路構成の場合、リセット配線に負極性のパルスを印加することでＰＤをリセットすること以外、実施形態２で説明した駆動方法と同じ方法を適用することができる。また、奏する効果についても、実施形態２と同様である。
【００９４】
（変形例１）
上述のイメージセンサでは、検出回路の構成として図４で示した以外のものを採用可能である。図１５は検出回路の他の構成例を示す回路図である。検出回路は電圧増幅回路６１０と抵抗６２０とを含む。図１５で示した構成の検出回路の場合、図４で示した検出回路と同様の方法で動作させることができる。
【００９５】
（変形例２）
図１６は検出回路の他の構成例を示す回路図である。図１７は図１６で示す検出回路の動作を示すタイミングチャートである。図１７において、信号ＰＣＧは信号線Ｄｍを低電位にリセットするためのパルス信号である。信号ＰＣＧにより、時刻ｔ３の直後、及び時刻ｔ５の直後に、信号線Ｄｍは低電位にリセットされる。時刻ｔ３はＰＤに照射された光量に依存した電圧を読み取る期間（時刻ｔ３からｔ４）の開始時点である。時刻ｔ５はＰＤのリセット後の電圧を読み取る期間（時刻ｔ５からｔ６）の開始時点である。信号線Ｄｍを低電位にリセットするのは、次の理由による。画素の増幅用ＴＦＴ３００、３０２が、信号線の電位を上昇させる方向にしか電流を流せないために、信号読み出し直前に信号線を低電位にプリチャージする必要があるからである。付け加えるなら、図４、図１５で示した回路の場合、電流源６００、あるいは抵抗６２０が信号線を低電位にする方向に電流を流すことが可能なため、先述のプリチャージの動作は不要である。
【００９６】
現時点において、酸化物半導体ＴＦＴとして、十分な特性を有するｐチャネル型のＴＦＴを構成するための半導体材料は見出せていない。そのため、実施例としてｎチャネル型の酸化物半導体ＴＦＴを用いる例を示した。しかし、将来的に十分な特性を有するｐチャネル型のＴＦＴが実現できた場合、本発明のイメージセンサにｐチャネル型ＴＦＴを適用することは可能である。その場合、ＴＦＴを制御する制御信号の極性や、電源の極性を変えることで対応可能となる。
【００９７】
最後に、実施形態１から４（変形例１及び２を含む）のイメージセンサの顕著な特徴についてまとめる。実施形態１から４のイメージセンサでは、酸化物半導体ＴＦＴの上部にａ−ＳｉによるＰＤを積層している。加えて、酸化物半導体ＴＦＴとＰＤの間に水素の拡散を抑制するガスバリア膜を配置した構造となっている。さらに、画素部においてガスバリア膜にコンタクトホールが配置されていない。そのため、ＰＤ形成時に原料ガスに含まれる水素が酸化物半導体ＴＦＴに拡散し、酸化物半導体ＴＦＴの特性変動を大幅に抑制することが可能である。
【００９８】
実施形態１等において、増幅用ＴＦＴとして逆スタガ構造を適用した場合、ＴＦＴのソース電位をボトムゲートに印加することで、増幅回路のゲインが低下することを防いでいる。実施形態２等において、増幅用ＴＦＴとして順スタガ構造とすることで、増幅回路のゲイン低下のない回路を実現し、個々の画素を選択するためのＴＦＴとして逆スタガ構造とすることで、低いオン抵抗を実現している。
【００９９】
各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１００】
１００    イメージセンサ
２００    画素
３００、３０２    ＴＦＴ（第１のＴＦＴ）
３０１、３０３    ＴＦＴ（第２のＴＦＴ）
３１０    ゲート電極
３１１    ゲート電極（ボトムゲート）
３２０    ゲート絶縁膜
３３０    酸化物半導体膜（第１半導体）
３３１    酸化物半導体膜（第２半導体）
３５０    トレイン金属
４００、４０１    ＰＤ（フォトダイオード）（光電変換素子）
４１０    下部電極（第１の電極）
４２０    ｎ−ａ−Ｓｉ
４３０    ｉ−ａ−Ｓｉ
４４０    ｐ−ａ−Ｓｉ
４５０    上部電極（第２の電極）
７００    基板
７２０    層間膜（層間絶縁膜）
７３０    ガスバリア膜
７４０    保護膜
７５０    パッシベーション膜
７６０    配線金属膜
７７０    平坦化膜
８００    シンチレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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