(57)【要約】【課題】本発明は、パルス信号認識装置に係り、より詳細には、スキャンする時間の間に入力されたパルス信号をスキャン時間の終了時点まで維持させ、パルス信号格納領域にパルス入力データで格納するパルス信号認識装置に関するものである。【解決手段】本発明の一実施形態によるパルス信号認識装置は、スキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力する信号維持部、信号維持部からパルス維持信号が入力され、伝達制御信号に基づいて入力されたパルス維持信号を伝達する信号伝達部、及び伝達制御信号を信号伝達部に出力してパルス維持信号が伝達され、格納制御信号を出力して伝達されたパルス維持信号をパルス信号格納領域にパルス入力データで格納する制御部を含むことを特徴とする。【選択図】  図４
2018063691.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブルロジックコントローラ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ；ＰＬＣ）装置にスキャンする時間の間に入力されたパルス信号を認識するパルス信号認識装置において、
スキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力する信号維持部；
前記信号維持部から前記パルス維持信号が入力され、伝達制御信号に基づいて前記入力されたパルス維持信号を伝達する信号伝達部；及び
前記伝達制御信号を前記信号伝達部に出力して前記パルス維持信号が伝達され、前記伝達されたパルス維持信号をパルス信号格納領域にパルス入力データで格納する制御部；を含むパルス信号認識装置。
【請求項２】
前記制御部は、
前記スキャン時間の終了時点から予め設定された伝達時間の前に前記伝達制御信号を前記信号伝達部に出力し、前記スキャン時間の終了時点で格納制御信号を出力する、請求項１に記載のパルス信号認識装置。
【請求項３】
前記スキャン時間の間に前記パルス信号格納領域に格納された前記パルス入力データは、次のスキャン時間のスタート時点でスキャンプログラムに更新される、請求項１に記載のパルス信号認識装置。
【請求項４】
前記パルス信号格納領域に前記パルス入力データが格納された後、前記伝達制御信号と前記格納制御信号に基づいて前記信号維持部の出力を初期化する初期化信号を前記信号維持部に出力する初期化部をさらに含む、請求項１ないし３に記載のパルス信号認識装置。
【請求項５】
前記スキャンする時間の間に入力された前記パルス信号を予め設定された遅延時間の間引き延ばしてパルス遅延信号に出力する信号遅延部をさらに含み、
前記予め設定された遅延時間は、
前記パルス信号のパルス幅未満である、請求項１ないし４に記載のパルス信号認識装置。
【請求項６】
前記信号維持部は、
前記パルス遅延信号が入力されると、前記スキャンする時間の間に入力された前記パルス信号を維持させて前記パルス維持信号に出力する、請求項５に記載のパルス信号認識装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号認識装置に係り、より詳細には、スキャンする時間の間に入力されたパルス信号をスキャン時間の終了時点まで維持させ、パルス信号格納領域にパルス入力データで格納するパルス信号認識装置に関するものである。
【背景技術】
【０００２】
プログラマブルロジックコントローラ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ；ＰＬＣ）装置は、プログラムできる論理的なコントローラであって、一般的にコンピューターと同じ役割をするが、設備から来る信号を受けて内部にプログラムされた内容どおり処理した後、処理された信号を設備に出力する。
【０００３】
より具体的に、ＰＬＣ装置は使用者によってプログラミングされたスキャンプログラムを最初から最後まで１回実行し、スキャンプログラムの実行結果を演算処理する。ここで、ＰＬＣ装置がスキャンプログラムを１回実行し、スキャンプログラムの実行結果を演算処理する過程をスキャン（Ｓｃａｎ）という。つまり、ＰＬＣ装置はスキャンする時間の間、スキャンを１回実行する過程を繰り返すことになる。
【０００４】
一般に、ＰＬＣ装置はスキャン時間が終了する時点で設備から入力される入力信号と設備に出力される出力信号を一括処理する。これによって、ＰＬＣ装置はスキャン時間の途中で短い時間の間に入力されるパルス信号が入力されると、当該パルス信号を認識できない問題点がある。
【０００５】
このような問題点を解決するために、従来のＰＬＣ装置は内部のＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓ Ｕｎｉｔ）に割り込みポートを備え、パルス信号入力回路と割り込みポートを連結してパルス信号入力時に割り込み信号を発生させることでパルス信号を認識する。
【０００６】
図１はパルス信号入力回路が備えられた従来のＰＬＣ装置の回路図である。
【０００７】
図１を参照すれば、ＰＬＣ装置のＭＰＵ（Ａ）には複数の割り込みポート（Ａ１、...、Ａｎ）が備えられており、パルス信号が入力される複数の入力端子（Ｂ１、...、Ｂｎ）と複数の割り込みポート（Ａ１、...、Ａｎ）はそれぞれ複数のパルス信号入力回路（Ｃ１、...、Ｃｎ）を通じて絶縁状態で連結されている。
【０００８】
複数のパルス信号入力回路（Ｃ１、...、Ｃｎ）は絶縁状態を維持し、信号が入力されると通電され、入力された信号を出力する光カプラ（Ｃ１-１、...、Ｃｎ-１）をそれぞれ含んでいる。
【０００９】
複数のパルス信号入力回路（Ｃ１、...、Ｃｎ）は、複数の入力端子（Ｂ１、...、Ｂｎ）に入力されたパルス信号をＣＭＯＳレベルに変換し、複数の割り込みポート（Ａ１、...、Ａｎ）に出力する。
【００１０】
図２はパルス信号入力回路が備えられた従来のＰＬＣ装置がパルス信号を認識する過程を図示した手順図で、図３はスキャンする時間の間に入力されたパルス信号とパルス信号格納領域に格納されたパルス入力データのタイミング図である。
【００１１】
図２及び図３を参照すれば、ＰＬＣ装置のＭＰＵは、スキャンを繰り返して実行する前に、先ず入出力及びメモリを初期化する（Ｓ１）。以後、ＭＰＵはスキャンプログラムの第１段階を始め、スキャンプログラムの第Ｎ段階までを実行することで、一つのスキャンを完了する（Ｓ２）。このとき、ＭＰＵはスキャンプログラムを実行するスキャン時間の途中で割り込みポートにパルス信号Ｐ１が入力されれば、スキャンプログラムを中止してパルス信号Ｐ１の入力状態をバッファーに臨時格納する（Ｓ２-１）。
【００１２】
以後、ＭＰＵはスキャンプログラムに復帰し、中止されたスキャンプログラムから引き続き実行する（Ｓ２）。ＭＰＵはスキャンプログラムの第Ｎ段階までの実行を完了する前に割り込みポートにパルス信号Ｐ２が再び入力されれば、スキャンプログラムを中止してパルス信号Ｐ２の入力状態をバッファーに臨時格納する（Ｓ２-２）。
【００１３】
ＭＰＵはパルス信号Ｐ２の入力状態をバッファーに臨時格納した後、スキャンプログラムに復帰してスキャンプログラムの第Ｎ段階までの実行を完了する（Ｓ２）。
【００１４】
ＭＰＵはスキャンプログラムの第１段階から第Ｎ段階までの実行を完了する間、パルス信号Ｐ１、Ｐ２の入力によってバッファーに格納されたパルス信号Ｐ１、Ｐ２の入力状態をパルス信号格納領域にパルス入力データで格納する（Ｓ３）。
【００１５】
最後に、ＭＰＵはバッファーに格納されたパルス信号Ｐ１、Ｐ２の入力状態を初期化することで一つのスキャンを完了し（Ｓ４）、上述のＳ１段階に戻ってスキャンを繰り返して実行することになる。このとき、パルス信号格納領域に格納されたパルス入力データは、次のスキャン時間の間維持され、スキャンプログラムに更新される。
【００１６】
上述したように、従来のＰＬＣ装置はスキャンする時間の間にパルス信号が入力されれば、実行中のスキャンプログラムを中止し、入力されたパルス信号の入力状態をバッファーに格納する過程を実行した後、スキャンプログラムに復帰してスキャンプログラムを行う。
【００１７】
これにより、従来のＰＬＣ装置はパルス信号が入力される度にパルス信号の入力状態をバッファーに格納する過程を実行するので、パルス信号の入力が増加するほどスキャンを実行するスキャン時間が増加する問題点がある。
【００１８】
また、従来のＰＬＣ装置はパルス信号が入力されれば、割り込み信号を発生させるための割り込みポートを限定された規格のＭＰＵに備えなければならないので、パルス信号の入力接点の個数が制限される問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、スキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力することで、スキャン時間より短い時間の間に入力されるパルス信号の入力状態をスキャン時間が終了される時点まで維持できるパルス信号認識装置を提供することを目的とする。
【００２０】
また、本発明はスキャン時間の終了時点でパルス維持信号をパルス信号格納領域にパルス入力データで格納することで、パルス信号が入力される度にスキャンプログラムを中止しなくてもパルス信号を認識できるパルス信号認識装置を提供することを目的とする。
【００２１】
本発明の目的は、以上で言及した目的に制限されないし、言及されていない本発明の他の目的及び長所は下記の説明によって理解されることができ、本発明の実施形態によってより明白に理解される。また、本発明の目的及び長所は、特許請求範囲に示した手段及びその組み合わせによって実現できることを容易に分かることができる。
【課題を解決するための手段】
【００２２】
このような目的を達成するためのパルス信号認識装置は、スキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力する信号維持部、信号維持部からパルス維持信号が入力され、伝達制御信号に基づいて入力されたパルス維持信号を伝達する信号伝達部、及び伝達制御信号を信号伝達部に出力してパルス維持信号が伝達され、格納制御信号を出力して伝達されたパルス維持信号をパルス信号格納領域にパルス入力データで格納する制御部を含むことを特徴とする。
【発明の効果】
【００２３】
前述のような本発明によれば、スキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力することで、スキャンする時間より短い時間の間に入力されるパルス信号の入力状態をスキャン時間が終了される時点まで維持することができる効果がある。
【００２４】
また、本発明はスキャン時間の終了時点でパルス維持信号をパルス信号格納領域にパルス入力データで格納することで、パルス信号が入力される度にスキャンプログラムを中止しなくてもパルス信号を認識できる効果がある。
【図面の簡単な説明】
【００２５】
【図１】パルス信号入力回路が備えられた従来のＰＬＣ装置の回路図。
【図２】パルス信号入力回路が備えられた従来のＰＬＣ装置がパルス信号を認識する過程を図示した手順図。
【図３】スキャンする時間の間に入力されたパルス信号と、パルス信号格納領域に格納されたパルス入力データのタイミング図。
【図４】本発明の一実施形態によるパルス信号認識装置の構成を図示した図面。
【図５】本発明の一実施形態によるパルス信号認識装置とパルス信号入力回路の回路図を図示した図面。
【図６】本発明の一実施形態によるパルス信号認識装置の構成間の入出力信号のタイミング図。
【図７】本発明の一実施形態による初期化部の入出力信号のタイミング図。
【図８】本発明の他の実施形態によるパルス信号認識装置の回路図を図示した図面。
【図９】本発明の一実施形態によるパルス信号認識装置が備えられたＰＬＣ装置の動作手順図。
【発明を実施するための形態】
【００２６】
前述した目的、特徴及び長所は、添付の図面を参照して詳細に後述され、これによって本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施することができる。本発明を説明するにあたり、本発明と係る公知技術に対する具体的説明が本発明の要旨を不必要に曖昧にすることができると判断される場合は詳細な説明を省略する。以下、添付の図面を参照して本発明による好ましい実施形態を詳しく説明する。図面で同じ参照符号は、同一または類似の構成要素を示すものとして使われる。
【００２７】
図４は本発明の一実施形態によるパルス信号認識装置１００の構成を図示した図面で、図５は本発明の一実施形態によるパルス信号認識装置１００とパルス信号入力回路Ｃの回路図を図示した図面である。
【００２８】
図４及び図５を参照すれば、本発明の一実施形態によるパルス信号認識装置１００は、ＰＬＣ装置のパルス信号入力回路Ｃに連結され、スキャンする時間の間に入力端子Ｂに入力されたパルス信号を認識することができる。
【００２９】
より具体的に、パルス信号入力回路Ｃは、光カプラＣ-１を利用して絶縁状態を維持し、その後、スキャンする時間の間に入力端子Ｂにパルス信号が入力されればＣＭＯＳレベルにパルス信号を変換させ、パルス信号認識装置１００に出力することができる。
【００３０】
ここで、スキャン時間はＰＬＣ装置のＭＰＵが使用者によってプログラミングされたスキャンプログラムの実行を始めてから終了するまでの時間を意味する。すなわち、ＰＬＣ装置のＭＰＵは、スキャンする時間の間にスキャンプログラムを１回実行し、スキャンプログラムを無限に繰り返して実行する。
【００３１】
パルス時間の間に入力されたパルス信号を認識するために、パルス信号認識装置１００は信号遅延部１１０、信号維持部１２０、信号伝達部１３０、制御部１４０、初期化部１５０を含む。
【００３２】
信号遅延部１１０は、スキャンする時間の間に入力されたパルス信号Ｐを予め設定された遅延時間の間引き延ばしてパルス遅延信号Ｐｄに出力することができる。
【００３３】
より具体的に、信号遅延部１１０はパルス信号Ｐのパルス幅と同じパルス幅のパルス遅延信号Ｐｄをパルス信号が入力された時点より予め設定された遅延時間分だけ引き延ばして出力することができる。ここで、予め設定された遅延時間は、パルス信号のパルス幅未満であってもよい。但し、本発明はこれに限定されないし、予め設定された遅延時間はパルス信号のパルス幅より大きくてもよい。
【００３４】
本発明の一実施形態による信号遅延部１１０はバッファーゲートであってもよい。
【００３５】
図６は本発明の一実施形態によるパルス信号認識装置１００の構成間の入出力信号のタイミング図である。
【００３６】
図６を参照すれば、信号遅延部１１０はスキャン時間Ｓの間にパルス信号認識装置１００に入力されたパルス信号Ｐが入力され、パルス信号Ｐのパルス幅Ｗと同じパルス幅Ｗのパルス遅延信号Ｐｄを出力することができる。
【００３７】
このとき、信号遅延部１１０はパルス信号Ｐが入力された時点より予め設定された遅延時間Ｔｄ分引き延ばされた時点でパルス遅延信号Ｐｄを出力することができる。
【００３８】
以後、信号維持部１２０はスキャン時間Ｓの間に入力されたパルス信号Ｐを維持させてパルス維持信号Ｐｍに出力することができる。
【００３９】
より具体的に、信号維持部１２０は信号遅延部１１０からパルス遅延信号Ｐｄが入力されると、スキャン時間Ｓの間に入力されたパルス信号Ｐを維持させてパルス維持信号Ｐｍに出力することができる。
【００４０】
一方、本発明の一実施形態による信号遅延部１１０は、Ｄ-フリップフロップであってもよい。信号遅延部１１０がＤ-フリップフロップである場合、信号入力端子Ｄとクロック端子（ＣＬＯＣＫ）にそれぞれパルス信号Ｐとパルス遅延信号Ｐｄが入力され、信号出力端子Ｑにパルス維持信号Ｐｍを出力する。
【００４１】
下記表１に記載されたＤ-フリップフロップ真理表を参照して、信号維持部１２０について具体的に説明する。
【表１】
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【００４２】
信号維持部１２０の信号入力端子ＤにハイレベルＨのパルス信号Ｐが入力され、パルス信号Ｐが入力された時点から予め設定された遅延時間Ｔｄの後、ローレベルＬからハイレベルＨに変化するパルス遅延信号Ｐｄがクロック端子（ＣＬＯＣＫ）に入力される。
【００４３】
表１のＤ-フリップフロップ真理表のように、信号維持部１２０はクロック端子に上昇エッジが入力される時点で、信号入力端子Ｄに入力された信号を信号出力端子Ｑに出力し、初期化端子（ＲＥＳＥＴ）にローレベルＬの信号が入力される前まで出力を維持する。
【００４４】
これによって、信号維持部１２０はパルス信号Ｐがパルス信号認識装置１００に入力されると、ハイレベルＨのパルス維持信号Ｐｍを信号出力端子Ｑに出力する。
【００４５】
すなわち、信号維持部１２０はスキャン時間Ｓの間にパルス信号Ｐが複数回入力されても、パルス信号Ｐが最初入力された時点からハイレベルＨのパルス維持信号Ｐｍを出力する。
【００４６】
これを通じて、信号維持部１２０はスキャン時間Ｓの間に入力されたパルス信号Ｐを維持させ、パルス維持信号Ｐｍに出力することで、スキャン時間Ｓより短い時間の間に入力されるパルス信号Ｐの入力状態をスキャン時間Ｓが終了される時点まで維持することができる。
【００４７】
信号伝達部１３０は信号維持部１２０からパルス維持信号Ｐｍが入力され、伝達制御信号ＣＳに基づいて入力されたパルス維持信号Ｐｍを制御部１４０に伝達することができる。
【００４８】
すなわち、信号伝達部１３０は伝達制御信号ＣＳに基づいて入力された信号を同じ信号に出力することで、信号を伝達する役割をすることができる。
【００４９】
ここで、伝達制御信号ＣＳはスキャン時間Ｓの終了時点Ｔｅから予め設定された伝達時間Ｔｔ前に、制御部１４０から信号伝達部１３０に出力される信号である。以下、スキャン時間Ｓの終了時点Ｔｅから予め設定された伝達時間Ｔｔ前の時点を伝達時点Ｔｔ'として説明する。
【００５０】
一方、本発明の一実施形態による信号伝達部１３０はバストランシーバ（Ｂｕｓ Ｔｒａｎｃｅｉｖｅｒ）であってもよい。信号伝達部１３０がバストランシーバである場合、信号入力端子ＡＯと出力許容端子ＯＥにそれぞれパルス維持信号Ｐｍと伝達制御信号ＣＳが入力され、信号出力端子Ｂ０にパルス維持信号Ｐｍを出力する。
【００５１】
下記表２に記載されたバストランシーバ真理表を参照して、信号伝達部１３０について具体的に説明する。
【表２】
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【００５２】
信号伝達部１３０は制御部１４０から出力許容端子ＯＥにハイレベルＨの伝達制御信号ＣＳが入力される前までに、信号入力端子ＡＯに入力されるパルス維持信号Ｐｍを信号出力端子Ｂ０に出力しない。
【００５３】
以後、信号伝達部１３０は伝達時点Ｔｔ'で制御部１４０から出力許容端子ＯＥにローレベルＬの伝達制御信号ＣＳきち入力され、信号入力端子ＡＯに入力されるパルス維持信号Ｐｍを信号出力端子Ｂ０に出力する。
【００５４】
制御部１４０からローレベルＬの伝達制御信号ＣＳきち入力されて信号伝達部１３０から制御部１４０に出力されるパルス維持信号Ｐｍ'は、制御部１４０からハイレベルＨの伝達制御信号ＣＳが出力許容端子ＯＥに入力されるまで制御部１４０に出力される。
【００５５】
上述したように、制御部１４０はパルス維持信号Ｐｍを信号維持部１３０から伝達してもらうために、伝達時点Ｔｔ'でローレベルＬの伝達制御信号ＣＳを出力許容端子ＯＥに出力する。
【００５６】
このとき、制御部１４０はデータバスを通じてパルス維持信号Ｐｍが伝達され、データバスを読み取って伝達されたパルス維持信号Ｐｍ'をパルス信号格納領域にパルス入力データＰiで格納することができる。
【００５７】
このために、制御部１４０は格納制御信号ＲＤを出力し、伝達されたパルス維持信号Ｐｍ'をパルス信号格納領域にパルス入力データＰiで格納することができる。
【００５８】
より具体的に、制御部１４０はパルス維持信号Ｐｍを伝達してもらうために、ローレベルＬの伝達制御信号ＣＳを出力した後にローレベルＬの格納制御信号ＲＤを出力しておき、スキャン時間Ｓの終了時点ＴｅでハイレベルＨの格納制御信号ＲＤを出力することができる。
【００５９】
制御部１４０はハイレベルＨの格納制御信号ＲＤを出力する時点で伝達されたパルス維持信号Ｐｍ'をパルス信号格納領域にパルス入力データＰiで格納する。
【００６０】
これを通じて、制御部１４０はスキャン時間の終了時点Ｔｅで伝達されたパルス維持信号Ｐｍ'をパルス信号格納領域にパルス入力データＰiで格納することで、パルス信号Ｐが入力される度に、スキャンプログラムを中止しなくてもパルス信号Ｐを認識することができる。
【００６１】
一方、制御部１４０は、伝達されたパルス維持信号Ｐｍ'をパルス入力データＰiで格納した後、信号伝達部１３０の出力を遮断するために信号伝達部１３０の出力許容端子ＯＥにハイレベルＨの伝達制御信号ＣＳを出力する。
【００６２】
このとき、制御部１４０から出力された伝達制御信号ＣＳと格納制御信号ＲＤは、信号伝達部１３０の他に後述される初期化部１５０にも出力されることができる。
【００６３】
初期化部１５０は、パルス信号格納領域にパルス入力データＰiが格納された後、伝達制御信号ＣＳと格納制御信号ＲＤに基づいて初期化信号Ｒを信号維持部１２に出力することで、信号維持部１２０の出力を初期化することができる。
【００６４】
このために、本発明の一実施形態による初期化部１５０は、第１ＮＯＴゲート１５１、ＮＡＮＤゲート１５２、第２ＮＯＴゲート１５３、ＡＮＤゲート１５４を含んでもよい。
【００６５】
このような初期化部１５０の回路連結について説明すれば、第１ＮＯＴゲート１５１は伝達制御信号ＣＳが入力され、信号レベルを反転してＮＡＮＤゲート１５２に出力する。第２ＮＯＴゲート１５３は格納制御信号ＲＤが入力され、信号レベルを反転してＡＮＤゲート１５４に出力する。
【００６６】
ＡＮＤゲート１５４は、格納制御信号ＲＤと第２ＮＯＴゲート１５３の出力信号が入力され、論理積を演算してＮＡＮＤゲート１５２に出力する。最後に、ＮＡＮＤゲート１５２は第１ＮＯＴゲート１５１とＡＮＤゲート１５４の出力信号が入力され、否定論理積を演算して演算結果を信号維持部１２０の初期化端子に初期化信号Ｒで出力する。
【００６７】
図７は本発明の一実施形態による初期化部１５０の入出力信号のタイミング図である。
【００６８】
図７を参照すれば、第１ＮＯＴゲート１５１は制御部１４０から伝達時点Ｔｔ'でローレベルＬの伝達制御信号ＣＳが入力され、信号レベルを反転してＮＡＮＤゲート１５２に出力する。このとき、図７に図示されたように、第１ＮＯＴゲート１５１を通じて反転された信号は、ＮＯＴゲート１５１の遅延特性によって所定の時間の間引き延ばされ、ＮＡＮＤゲート１５２に出力される。
【００６９】
上述したように、制御部１４０はローレベルＬの伝達制御信号ＣＳを出力した後、ローレベルＬの格納制御信号ＲＤを出力する。このとき、第２ＮＯＴゲート１５３とＡＮＤゲート１５４は、ローレベルＬの格納制御信号ＲＤが入力される。第２ＮＯＴゲート１５３は制御部１４０から入力されたローレベルＬの格納制御信号ＲＤの信号レベルを反転してＡＮＤゲート１５４に出力する。このとき、図７に図示されたように、第２ＮＯＴゲート１５３を通じて反転された信号は、第２ＮＯＴゲート１５３の遅延特性によって所定の時間の間引き延ばされてＡＮＤゲート１５４に出力される。
【００７０】
これを通じて、ＡＮＤゲート１５４はハイレベルＨの格納制御信号ＲＤが制御部１４０から出力されるスキャン時間の終了時点ＴｅまでローレベルＬの信号をＮＡＮＤゲート１５２に出力し、ＮＡＮＤゲート１５２はスキャン時間の終了時点ＴｅまでハイレベルＨの初期化信号Ｒを信号維持部１２０の初期化端子に出力する。
【００７１】
これによって、信号維持部１２０は、スキャン時間の終了時点Ｔｅまで初期化端子にハイレベルＨの信号が入力され、信号入力端子Ｄとクロック端子に入力される信号に応じて真理表のようにパルス維持信号Ｐｍを出力する。
【００７２】
以後、制御部１４０は伝達されたパルス維持信号Ｐｍ'をパルス信号格納領域にパルス入力データＰiで格納するために、スキャン時間の終了時点ＴｅでハイレベルＨの格納制御信号ＲＤを出力した後、ハイレベルＨの伝達制御信号ＣＳを出力する。
【００７３】
ＡＮＤゲート１５４は、スキャン時間の終了時点ＴｅでハイレベルＨの格納制御信号ＲＤと第２ＮＯＴゲート１５３でまだハイレベルＨに反転されていないローレベルＬの信号が入力され、ハイレベルＨの信号をＮＡＮＤゲート１５２に出力する。
【００７４】
スキャン時間の終了時点Ｔｅで制御部１４０がローレベルＬの伝達制御信号ＣＳを出力するので、第１ＮＯＴゲート１５１はハイレベルＨの信号をＮＡＮＤゲート１５２に出力する。
【００７５】
これによって、ＮＡＮＤゲート１５２はスキャン時間の終了時点ＴｅでハイレベルＨの信号だけが入力されて否定論理積を演算するので、ローレベルＬの信号を初期化信号Ｒに出力する。
【００７６】
図６に図示されたように、スキャン時間の終了時点ＴｅでＮＡＮＤゲート１５２から出力されたローレベルＬの初期化信号Ｒは、信号維持部１２０の初期化端子に入力されて信号維持部１２０の出力を初期化させる。これを通じて、信号維持部１２０はスキャン時間Ｓが終了し、次のスキャン時間Ｓ'が始まる前に信号維持部１２０の出力を初期化することで、次のスキャン時間Ｓ'の間にパルス信号が入力される場合にパルス維持信号を出力することができる。
【００７７】
以後、ＰＬＣ装置のＭＰＵはスキャン時間Ｓの間にスキャン信号格納領域に格納されたスキャン入力データＰiを次のスキャン時間Ｓ'に実行されるスキャンプログラムに更新させてスキャンプログラムを実行することができる。
【００７８】
図８は本発明の他の実施形態によるパルス信号認識装置１００'の回路図を図示した図面である。
【００７９】
図８を参照すれば、他の実施形態によるパルス信号認識装置１００'の制御部１４０'は、データバスの代わりにＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉ／Ｏ）ポートを利用して信号伝達部１３０からパルス維持信号Ｐｍが伝達されてもよい。
【００８０】
これによって、他の実施形態による制御部１４０は、ＧＰＩＯポートに対応する初期化出力ポートＰＲと伝達制御出力ポートＰＣを備えてもよい。より具体的に、制御部１４０'に備えられた初期化出力ポートＰＲは、信号維持部１２０の初期化端子と連結されて初期化信号Ｒを出力することで、信号維持部１２０の出力を初期化することができる。
【００８１】
これを通じて、他の実施形態によるパルス信号認識装置１００'は、初期化部１５０を備えなくてもスキャン時間の終了時点Ｔｅで信号維持部１２０の出力を初期化することができる。
【００８２】
また、制御部１４０'に備えられた伝達制御出力ポートＰＣは、信号伝達部１３０の出力許容端子ＯＥと連結されて伝達制御信号ＣＳを出力し、信号伝達部１３０からパルス維持信号Ｐｍが伝達されてもよい。
【００８３】
図９は本発明の一実施形態によるパルス信号認識装置１００が備えられたＰＬＣ装置の動作手順図である。
【００８４】
図９を参照すれば、ＰＬＣ装置のＭＰＵは、スキャンを繰り返して行う前に、先ず入出力及びメモリを初期化する（Ｓ１０１）。以後、ＭＰＵはスキャンプログラムの第１段階を始め、スキャンプログラムの第Ｎ段階までを実行することで、一つのスキャンを完了する（Ｓ１０２）。ＭＰＵがスキャンプログラムを実行するスキャン時間の間にパルス信号が入力されても、ＭＰＵはスキャンプログラムの実行を途中で中断せずに、第１段階から第Ｎ段階まで連続して実行する。
【００８５】
このとき、パルス信号認識装置の信号遅延部は、パルス時間の間に入力されたパルス信号を引き延ばしてパルス遅延信号に出力し、信号維持部はパルス遅延信号が入力されれば、入力されたパルス信号をスキャン時間の終了時点までパルス維持信号に維持して出力する。
【００８６】
以後、信号伝達部は制御部から伝達された時点で伝達制御信号が入力され、信号維持部から出力されるパルス維持信号を制御部に伝達し、制御部はスキャン時間の終了時点で格納制御信号を出力し、伝達されたパルス維持信号をパルス信号格納領域にパルス入力データで格納する。
【００８７】
最後に、ＭＰＵは信号格納領域に格納されたパルス入力データを次のスキャン時間に実行されるスキャンプログラムに更新させ、一つのスキャンを完了する（Ｓ１０３）。
【００８８】
上述したように、パルス信号認識装置１００が備えられたＰＬＣ装置は、スキャンする時間の間にパルス信号が入力されれば、実行中のスキャンプログラムを中止しなくてもパルス信号を認識して次のスキャン時間に実行されるスキャンプログラムに更新することができる。
【００８９】
これを通じて、本発明はスキャンする時間の間に入力されたパルス信号を維持させてパルス維持信号に出力することで、スキャン時間より短い時間の間に入力されるパルス信号の入力状態をスキャン時間が終了される時点まで維持することができる。
【００９０】
また、本発明はスキャン時間の終了時点でパルス維持信号をパルス信号格納領域にパルス入力データで格納することで、パルス信号が入力される度にスキャンプログラムを中止しなくてもパルス信号を認識することができる。
【００９１】
前述した本発明は、本発明が属する技術分野における通常の知識を有する者にとって本発明の技術的思想を脱しない範囲内で様々な置換、変形及び変更が可能なので、前述した実施形態及び添付の図面によって限定されることはない。
【図１】
2018063691.tif 000005
【図２】
2018063691.tif 000006
【図３】
2018063691.tif 000007
【図４】
2018063691.tif 000008
【図５】
2018063691.tif 000009
【図６】
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【図７】
2018063691.tif 000011
【図８】
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【図９】
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【手続補正書】
【提出日】平成30年2月28日(2018.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラマブルロジックコントローラ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ；ＰＬＣ）装置に格納されたスキャンプログラムに設定された１のスキャンする時間の間に前記プログラマブルロジックコントローラに入力されたパルス信号を認識するパルス信号認識装置において、
パルス信号が入力されると予め設定された遅延時間だけ前記パルス信号を遅延させたパルス遅延信号を出力する信号遅延部：
前記パルス信号と前記パルス遅延信号とに基づいて第１のパルス維持信号を出力する信号維持部；
入力されたローレベルの伝達制御信号に基づいて、前記第１のパルス維持信号と異なる第２のパルス維持信号を出力する信号伝達部；
前記信号維持部の出力を初期化し、初期化信号を出力する初期化部；及び
前記ローレベルの伝達制御信号を前記信号伝達部に出力して前記第２のパルス維持信号を受け、前記第２のパルス維持信号をパルス信号格納領域にパルス入力データで格納する制御部；を含み、
前記制御部が、１のスキャンする時間が終了し、次のスキャンする時間が開始されたことを示すハイレベルの格納制御信号と前記ローレベルの伝達制御信号を前記初期化部に出力し、
前記初期化部が、前記ハイレベルの格納制御信号と前記ローレベルの伝達制御信号とに基づいて前記初期化信号を出力することを含むパルス信号認識装置。
【請求項２】
前記制御部は、
前記１のスキャンする時間の終了時点から予め設定された伝達時間の前に前記ローレベルの伝達制御信号を前記信号伝達部に出力し、前記ローレベルの伝達制御信号を出力した後の所定時間にローレベルの格納制御信号を出力し、前記１のスキャンする時間の終了時点で前記信号伝達部の出力を遮断し、前記信号維持部の出力をリセットする前記パルス入力データを格納するための前記ハイレベルの格納制御信号を出力する、請求項１に記載のパルス信号認識装置。
【請求項３】
前記パルス入力データは、前記次のスキャンする時間のスタート時点で前記スキャンプログラムに更新される、請求項１に記載のパルス信号認識装置。
【請求項４】
前記予め設定された遅延時間は、
前記パルス信号のパルス幅未満である、請求項１ないし３のいずれか１項に記載のパルス信号認識装置。