(57)【要約】      （修正有）【課題】スイッチングロスによる電力消費を抑え、出力電圧に応じたパルス信号出力を得ることができる半導体装置及びＤＣ−ＤＣコンバータを提供する。【解決手段】半導体装置２は、基準電圧Ｖｒｅｆ１を変調して基準信号Ｖｍｏｄを生成する変調器２１と、基準信号Ｖｍｏｄと、出力電圧Ｖｏｕｔに基づくフィードバック信号Ｖｆｂと、を比較した結果に基づくコンパレータ信号Ｖｃｏｍｐを生成するコンパレータ３１と、コンパレータ信号Ｖｃｏｍｐに基づいて、各パルス幅が所定のパルス幅以上になるよう制限されたパルス変調信号Ｖｐｓを生成するパルス幅設定回路４１と、パルス変調信号Ｖｐｓに基づく駆動信号ＶｄｒをインダクタＬに出力するドライバ５１と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電圧を変調して基準信号を生成する変調器と、
前記基準信号と、出力電圧に基づくフィードバック信号と、を比較した結果に基づくコンパレータ信号を生成するコンパレータと、
前記コンパレータ信号に基づいて、各パルス幅が所定のパルス幅以上になるよう制限されたパルス変調信号を生成するパルス幅設定回路と、
前記パルス変調信号に基づく駆動信号をインダクタに出力するドライバと、
を有する半導体装置。
【請求項２】
前記パルス変調信号は、重負荷動作ではパルス幅変調され、軽負荷動作ではパルス周波数変調された信号によって構成される、請求項１に記載の半導体装置。
【請求項３】
前記パルス幅設定回路は、各パルス幅が最小であるパルス幅信号を生成し、前記パルス幅信号に基づいて、前記パルス変調信号を生成する、請求項１に記載の半導体装置。
【請求項４】
前記パルス幅設定回路は、前記ドライバが前記インダクタに出力する電流が所定のピーク電流以上になったことを検出する電流検出回路を有し、前記電流検出回路の検出結果に基づいて前記パルス幅信号を生成する、請求項３に記載の半導体装置。
【請求項５】
前記パルス幅設定回路は、所定時間経過したことを検出する時間検出回路を有し、前記時間検出回路の検出結果に基づいて前記パルス幅信号を生成する、請求項３に記載の半導体装置。
【請求項６】
請求項１に記載の半導体装置を有し、
前記インダクタは、前記ドライバと前記出力電圧を出力する出力端子の間に設けられ、
前記出力端子と固定電位の間には、コンデンサが設けられる、
ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、基準電圧を三角波等に変調して基準信号を生成し、基準信号と、出力電圧に基づいたフィードバック信号とを比較することで、出力電圧に応じたパルス幅を持つＰＷＭ信号を得ることができるＤＣ−ＤＣコンバータがある。
【０００３】
ＤＣ−ＤＣコンバータでは、基準信号の周波数に応じてドライバのスイッチングが行われ、スイッチングロスによる電力消費が大きくなることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１２６６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態では、スイッチングロスによる電力消費を抑え、出力電圧に応じたパルス信号出力を得ることができる半導体装置及びＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、変調器と、コンパレータと、パルス幅設定回路と、ドライバとを有する。変調器は、基準電圧を変調して基準信号を生成する。コンパレータは、基準信号と、出力電圧に基づくフィードバック信号と、を比較し、比較結果に基づくコンパレータ信号を生成する。パルス幅設定回路は、コンパレータ信号に基づいて、各パルス幅が所定のパルス幅以上になるよう制限されたパルス変調信号を生成する。ドライバは、パルス変調信号に基づく駆動信号をインダクタに出力し、かつインダクタから電流の逆流を防止する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に関わる、ＤＣ−ＤＣコンバータの一例を示す回路図である。
【図２】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのパルス幅設定回路及びドライバの一例を示す回路図である。
【図３Ａ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータの基準信号及びフィードバック信号の波形の一例を示す図である。
【図３Ｂ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのコンパレータ信号の波形の一例を示す図である。
【図３Ｃ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのパルス変調信号及び最小パルス幅信号の波形の一例を示す図である。
【図３Ｄ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータの駆動信号の波形の一例を示す図である。
【図３Ｅ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのインダクタ電流の波形の一例を示す図である。
【図４Ａ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータの基準信号及びフィードバック信号の波形の一例を示す図である。
【図４Ｂ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのコンパレータ信号の波形の一例を示す図である。
【図４Ｃ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのフィードバック信号の波形の一例を示す図である。
【図４Ｄ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのパルス変調信号の波形の一例を示す図である。
【図４Ｅ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータの駆動信号の波形の一例を示す図である。
【図４Ｆ】第１の実施形態に関わる、ＤＣ−ＤＣコンバータのインダクタ電流の波形の一例を示す図である。
【図５】第２の実施形態に関わる、ＤＣ−ＤＣコンバータのパルス幅設定回路及びドライバの構成の一例を示す回路図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、図面を参照して実施形態を説明する。
【０００９】
図１は、第１の実施形態に関わる、ＤＣ−ＤＣコンバータ１の一例を示す回路図である。図２は、第１の実施形態に関わる、ＤＣ−ＤＣコンバータ１のパルス幅設定回路４１及びドライバ５１の一例を示す回路図である。
【００１０】
ＤＣ−ＤＣコンバータ１は、電源回路１１と、変調器２１と、コンパレータ３１と、パルス幅設定回路４１と、ドライバ５１と、インダクタＬと、コンデンサＣと、出力端子Ｔと、を有する。電源回路１１と、変調器２１と、コンパレータ３１と、パルス幅設定回路４１と、ドライバ５１とは、半導体装置２を構成する。出力端子Ｔ及び固定電位の間には、外部負荷装置Ｒが接続される。出力端子Ｔは、外部負荷装置Ｒに出力電圧Ｖｏｕｔを出力する。固定電位は、例えば、接地である。
【００１１】
電源回路１１は、一端が固定電位に接続され、他端が変調器２１に接続される。電源回路１１は、基準電圧Ｖｒｅｆ１を生成して変調器２１に出力する。
【００１２】
変調器２１は、所定のクロック信号に基づき、基準電圧Ｖｒｅｆ１の変調を行うことによって生成した基準信号Ｖｍｏｄをコンパレータ３１に出力する。基準信号Ｖｍｏｄは、例えば、三角波又は正弦波等の変調波である。
【００１３】
コンパレータ３１は、非反転入力端子が変調器２１に接続され、反転入力端子が出力端子Ｔに接続され、出力端子がパルス幅設定回路４１に接続される。コンパレータ３１は、基準信号Ｖｍｏｄと、出力電圧Ｖｏｕｔに基づくフィードバック信号Ｖｆｂと、を比較し、比較結果に基づいて生成したコンパレータ信号Ｖｃｏｍｐをパルス幅設定回路４１に出力する。なお、フィードバック信号Ｖｆｂは、出力電圧Ｖｏｕｔを分圧回路等によって分圧した分圧電圧であっても構わない。
【００１４】
コンパレータ信号Ｖｃｏｍｐは、フィードバック信号Ｖｆｂが基準信号Ｖｍｏｄ以上であるとき、Ｈレベルであり、一方、フィードバック信号Ｖｆｂが基準信号Ｖｍｏｄ未満であるとき、Ｌレベルである。すなわち、コンパレータ信号Ｖｃｏｍｐは、フィードバック信号Ｖｆｂが基準信号Ｖｍｏｄ未満であるときに、振幅が負になる負パルスを有して構成される。
【００１５】
パルス幅設定回路４１は、コンパレータ信号Ｖｃｏｍｐに基づいて、各パルス幅が所定のパルス幅以上になるよう制限されたパルス変調信号Ｖｐｓを生成し、パルス変調信号Ｖｐｓをドライバ５１に出力する。所定のパルス幅は、後述する軽負荷動作におけるパルス変調信号Ｖｐｓの最小のパルス幅であり、例えば、ＤＣ−ＤＣコンバータ１の入出力電圧、インダクタＬのインダクタンス値、目標効率等に基づいて予め定められ、電流検出回路Ｄｃの検出結果に基づいて設定される。図２に示すように、パルス幅設定回路４１は、論理積回路４２と、電流検出アンプＯｐと、電源回路４３と、コンパレータ４４と、マルチプレクサ４５と、を有する。電流検出アンプＯｐと、電源回路４３と、コンパレータ４４とは、インダクタ電流ＩＬが所定のピーク電流Ｉｐｅａｋ（図４Ｆの１点鎖線）以上になったことを検出する電流検出回路Ｄｃを構成する。
【００１６】
論理積回路４２は、コンパレータ信号Ｖｃｏｍｐと、マルチプレクサ４５からの入力信号（パルス幅信号である最小パルス幅信号Ｖｐｍｉｎ）と、の論理積演算をする。論理積回路４２は、ゲートドライバ５２にパルス変調信号Ｖｐｓを出力する。コンパレータ信号ＶｃｏｍｐがＨレベルであり、かつ最小パルス幅信号ＶｐｍｉｎがＨレベルであるとき、パルス変調信号Ｖｐｓは、Ｈレベルである。コンパレータ信号Ｖｃｏｍｐ及び最小パルス幅信号Ｖｐｍｉｎの少なくとも一方がＬレベルであるとき、パルス変調信号Ｖｐｓは、Ｌレベルである。
【００１７】
電流検出アンプＯｐは、ドライバ５１内のＦＥＴ５３ｐのソースと、コンパレータ４４との間に設けられる。電流検出アンプＯｐは、ＦＥＴ５３ｐに流れる電流を所定検出ゲインＲｉに従って変換した検出信号Ｖｉをコンパレータ４４に出力する。
【００１８】
電源回路４３は、一端が固定電位に接続され、他端がコンパレータ４４に接続される。電源回路４３は、基準電圧Ｖｒｅｆ２を生成してコンパレータ４４に出力する。
【００１９】
基準電圧Ｖｒｅｆ２は、インダクタ電流ＩＬが所定のピーク電流Ｉｐｅａｋを超えないように予め設定される。基準電圧Ｖｒｅｆ２は、式（１）によって表される。
Ｖｒｅｆ２［Ｖ］＝Ｉｐｅａｋ［Ａ］×Ｒｉ［Ｖ／Ａ］・・・（１）
【００２０】
コンパレータ４４では、非反転入力端子が電流検出アンプＯｐに接続され、反転入力端子が電源回路４３に接続され、出力端子がマルチプレクサ４５に接続される。コンパレータ４４は、検出信号Ｖｉと、基準電圧Ｖｒｅｆ２とを比較し、比較結果をマルチプレクサ４５に出力する。コンパレータ４４の出力信号は、検出信号Ｖｉが基準電圧Ｖｒｅｆ２以上であるとき、Ｈレベルであり、一方、検出信号Ｖｉが基準電圧Ｖｒｅｆ２未満であるとき、Ｌレベルである。
【００２１】
マルチプレクサ４５には、パルス変調信号Ｖｐｓに基づく制御信号Ｓが、フィードバックされる。マルチプレクサ４５は、制御信号Ｓに応じ、入力端子Ａまたは入力端子Ｂへの入力信号を論理積回路４２に最小パルス幅信号Ｖｐｍｉｎとして出力する。最小パルス幅信号Ｖｐｍｉｎは、制御信号ＳがＨレベルであるとき、入力端子Ａの入力信号に基づく信号（例えば、Ｈレベル）であり、一方、制御信号ＳがＬレベルであるとき、コンパレータ４４から入力される信号に基づく信号である。
【００２２】
すなわち、最小パルス幅信号Ｖｐｍｉｎは、所定のパルス幅である、負パルスを有して構成される。パルス幅設定回路４１は、電流検出回路Ｄｃの検出結果に基づいて最小パルス幅信号Ｖｐｍｉｎを生成し、最小パルス幅信号Ｖｐｍｉｎに基づいて、パルス変調信号Ｖｐｓを生成する。
【００２３】
ドライバ５１は、パルス変調信号Ｖｐｓに基づく駆動信号ＶｄｒをインダクタＬに出力する。ドライバ５１は、ゲートドライバ５２と、ＦＥＴ５３ｐ、５３ｎと、を有し、インダクタＬから電流の逆流を防止する回路である。ドライバ５１は、ＦＥＴ５３ｐ、５３ｎの各々のゲートを駆動して駆動信号Ｖｄｒを生成する。
【００２４】
ゲートドライバ５２は、スイッチングによってＦＥＴ５３ｐ、５３ｎのゲート駆動を行う。ゲートドライバ５２は、パルス変調信号ＶｐｓがＬレベルであるとき、ＦＥＴ５３ｐをＯＮ状態、かつＦＥＴ５３ｎをＯＦＦ状態にし、一方、パルス変調信号ＶｐｓがＨレベルであるとき、ＦＥＴ５３ｐをＯＦＦ状態、かつＦＥＴ５３ｎをＯＮ状態にする。ドライバ５１は、逆流防止回路Ｂｐを有する。逆流防止回路Ｂｐは、ＦＥＴ５３ｎのソース電圧よりもドレイン電圧が高くなると、ＦＥＴ５３ｎをＯＦＦ状態にし、電流の逆流を遮断する。
【００２５】
ＦＥＴ５３ｐは、ｐ型半導体によって構成される。ＦＥＴ５３ｐでは、ソースが電源電圧Ｖｄｄに接続され、ドレインがインダクタＬに接続される。ゲートドライバ５２によってＦＥＴ５３ｐがＯＮ状態にされると、ＦＥＴ５３ｐは、駆動信号Ｖｄｒとして、電源電圧ＶｄｄをインダクタＬに出力する。
【００２６】
ＦＥＴ５３ｎは、ｎ型半導体によって構成される。ＦＥＴ５３ｎでは、ソースが接地電圧Ｖｓｓに接続され、ドレインがインダクタＬに接続される。ゲートドライバ５２によってゲートがＯＮ状態になると、ＦＥＴ５３ｎは、駆動信号Ｖｄｒとして、接地電圧ＶｓｓをインダクタＬに出力する。
【００２７】
インダクタＬは、ドライバ５１と出力端子Ｔの間に設けられる。コンデンサＣは、出力端子Ｔと固定電位の間に設けられる。インダクタＬ及びコンデンサＣは、駆動信号Ｖｄｒを平滑化する。
【００２８】
（動作）
ＤＣ−ＤＣコンバータ１の重負荷動作について説明をする。重負荷動作は、外部負荷装置Ｒに対する出力平均電流Ｉｏｕｔ１が軽負荷動作時よりも大きくなるように設定された動作である。
【００２９】
図３Ａ〜図３Ｅは、第１の実施形態に関わる、ＤＣ−ＤＣコンバータ１の重負荷動作における各波形の一例を示す図である。図３Ａは、基準信号Ｖｍｏｄ及びフィードバック信号Ｖｆｂの波形の一例を示す。図３Ｂは、コンパレータ信号Ｖｃｏｍｐの波形の一例を示す。図３Ｃは、パルス変調信号Ｖｐｓ及び最小パルス幅信号Ｖｐｍｉｎの波形の一例を示す。図３Ｄは、駆動信号Ｖｄｒの波形の一例を示す。図３Ｅは、インダクタ電流ＩＬの波形の一例を示す。図３Ａから図３Ｄでは、横軸は時間を示し、縦軸は電圧値を示す。図３Ｅでは、横軸は時間を示し、縦軸は電流値を示す。図３Ａでは、フィードバック信号Ｖｆｂは、模式的に直線で表している。
【００３０】
基準信号Ｖｍｏｄは、三角波である。図３Ａに示すように、フィードバック信号Ｖｆｂが基準信号Ｖｍｏｄ未満であるときに、コンパレータ信号ＶｃｏｍｐはＬレベルの負パルスとなる（図３Ｂ）。
【００３１】
コンパレータ信号ＶｃｏｍｐがＬレベルになると、すなわち、コンパレータ信号Ｖｃｏｍｐの立ち下がりに応じ、パルス変調信号Ｖｐｓは、論理積回路４２によってＬレベルとなる（図３Ｃ）。
【００３２】
パルス変調信号ＶｐｓがＬレベルになると、ＦＥＴ５３ｐはＯＮ状態になる。ＦＥＴ５３ｐのソースに流れる電流は、電流検出アンプＯｐで検出信号Ｖｉに変換され、コンパレータ４４に出力される。検出信号Ｖｉが基準電圧Ｖｒｅｆ２以上になると、コンパレータ４４は、Ｈレベルの信号を出力する。すると、マルチプレクサ４５は、Ｈレベルの最小パルス幅信号Ｖｐｍｉｎを出力する。
【００３３】
論理積回路４２は、Ｈレベルの最小パルス幅信号Ｖｐｍｉｎと、Ｌレベルのコンパレータ信号Ｖｃｏｍｐに基づいて、Ｌレベルのパルス変調信号Ｖｐｓを出力する。すなわち、重負荷動作では、最小パルス幅信号Ｖｐｍｉｎが立ち上がっても、パルス変調信号ＶｐｓのＬレベルは維持される。
【００３４】
最小パルス幅信号ＶｐｍｉｎがＨレベルになった後、コンパレータ信号ＶｃｏｍｐもＨレベルになると、パルス変調信号Ｖｐｓは、Ｈレベルになる。パルス変調信号ＶｐｓがＨレベルになると、ＦＥＴ５３ｎはＯＮ状態となり、接地電圧Ｖｓｓである駆動信号ＶｄｒがインダクタＬに出力される。
【００３５】
図３Ｄに示すように、重負荷動作では、駆動信号Ｖｄｒは、コンパレータ信号Ｖｃｏｍｐの立ち下がりに応じて立ち上がり、また、コンパレータ信号Ｖｃｏｍｐの立ち上がりに応じて立ち下がる。
【００３６】
図３Ｅに示すように、インダクタ電流ＩＬは、駆動信号Ｖｄｒが電源電圧Ｖｄｄになると上昇し、駆動信号Ｖｄｒが接地電圧Ｖｓｓになると下降する。インダクタ電流ＩＬを平均化すると出力平均電流Ｉｏｕｔ１になる。
【００３７】
続いて、ＤＣ−ＤＣコンバータ１の軽負荷動作について説明をする。軽負荷動作は、外部負荷装置Ｒが待機状態にある場合等、外部負荷装置Ｒに対する出力平均電流Ｉｏｕｔ２が重負荷動作よりも小さくなるように設定された動作である。
【００３８】
図４Ａ〜図４Ｆは、第１の実施形態に関わる、ＤＣ−ＤＣコンバータ１の軽負荷動作における各波形の一例を示す図である。図４Ａは、基準信号Ｖｍｏｄ及びフィードバック信号Ｖｆｂの波形の一例を示す。図４Ｂは、コンパレータ信号Ｖｃｏｍｐの波形の一例を示す。図４Ｃは、フィードバック信号Ｖｆｂの波形の一例を示す。図４Ｄは、パルス変調信号Ｖｐｓの波形の一例を示す。図４Ｅは、駆動信号Ｖｄｒの波形の一例を示す。図４Ｆは、インダクタ電流ＩＬの波形の一例を示す。図４Ａから図４Ｅでは、横軸は時間を示し、縦軸は電圧値を示す。図４Ｆでは、横軸は時間を示し、縦軸は電流値を示す。
【００３９】
図４Ａに示すように、軽負荷動作では、フィードバック信号Ｖｆｂは、基準信号Ｖｍｏｄのピークを越えて時間の経過と共に徐々に下降し、基準信号Ｖｍｏｄと交差すると、再び基準信号Ｖｍｏｄのピークよりも高くなり徐々に下降していく。
【００４０】
コンパレータ信号Ｖｃｏｍｐは、フィードバック信号Ｖｆｂが基準信号Ｖｍｏｄと交差している間、すなわち、基準信号Ｖｍｏｄがフィードバック信号Ｖｆｂより低い間、Ｌレベルとなる（図４Ｂ）。軽負荷動作では、フィードバック信号Ｖｆｂと基準信号Ｖｍｏｄが交差した後、次に交差するまでの時間が重負荷動作よりも長くなり、コンパレータ信号Ｖｃｏｍｐの周波数は低くなる。
【００４１】
コンパレータ信号ＶｃｏｍｐがＬレベルになると、パルス変調信号ＶｐｓもＬレベルになり、ＦＥＴ５３ｐはＯＮ状態となる。ＦＥＴ５３ｐのソースに流れる電流は、電流検出アンプＯｐで検出信号Ｖｉに変換され、コンパレータ４４に出力される。コンパレータ信号ＶｃｏｍｐがＬレベルからＨレベルとなっても、直ちに検出信号Ｖｉは基準電圧Ｖｒｅｆ２以上とはならず、最小パルス幅信号ＶｐｍｉｎはＬレベルである。したがって、最小パルス幅信号ＶｐｍｉｎがＬレベルになった後、コンパレータ信号ＶｃｏｍｐがＨレベルに立ち上がっても、パルス変調信号Ｖｐｓは、Ｌレベルであり、ＦＥＴ５３ｐはＯＮ状態である。
【００４２】
インダクタ電流ＩＬが所定のピーク電流Ｉｐｅａｋ以上になると（図４Ｆ）、検出信号Ｖｉも基準電圧Ｖｒｅｆ２以上になり（図４Ｃ）、コンパレータ４４からの信号は、Ｈレベルになる。
【００４３】
コンパレータ４４からの信号がＨレベルになると、最小パルス幅信号ＶｐｍｉｎもＨレベルになる。すると、パルス変調信号Ｖｐｓは、Ｈレベルになる（図４Ｄ）。
【００４４】
図４Ｅに示すように、駆動信号Ｖｄｒは、コンパレータ信号Ｖｃｏｍｐの立ち下がりに応じて立ち上がり、最小パルス幅信号Ｖｐｍｉｎのパルス幅だけ立ち上りが維持される。
【００４５】
図４Ｆに示すように、インダクタ電流ＩＬは、駆動信号Ｖｄｒが電源電圧Ｖｄｄになると上昇し、駆動信号Ｖｄｒが接地電圧Ｖｓｓになると下降する。また、インダクタ電流ＩＬは、逆流防止回路Ｂｐによって電流の逆流が遮断され、０［Ａ］において下降が止まる。なお、重負荷動作における出力平均電流Ｉｏｕｔ１（図３Ｅ）よりも、軽負荷動作における出力平均電流Ｉｏｕｔ２は小さい。
【００４６】
すなわち、パルス変調信号Ｖｐｓは、重負荷動作ではパルス幅変調され、軽負荷動作ではパルス周波数変調された信号によって構成される。これにより、ＤＣ−ＤＣコンバータ１では、重負荷動作のスイッチング周波数よりも、軽負荷動作のスイッチング周波数は低くなる。
【００４７】
第１の実施形態によれば、ＤＣ−ＤＣコンバータ１は、基準信号Ｖｍｏｄ及びフィードバック信号Ｖｆｂを比較して出力電圧Ｖｏｕｔに応じたパルス信号出力を得ることができ、軽負荷動作では、パルス幅設定回路４１が無い場合に比べスイッチング周波数が低くなり、スイッチングロスによる電力消費が抑えられる。
【００４８】
（第２の実施形態）
第１の実施形態では、パルス変調信号Ｖｐｓのパルス幅は、電流検出回路Ｄｃによって設定されるが、時間検出回路Ｄｔによって設定されても構わない。
【００４９】
図５は、第２の実施形態に関わる、ＤＣ−ＤＣコンバータ１のパルス幅設定回路４１ａ及びドライバ５１の構成の一例を示す回路図である。第２の実施形態の説明では、第１の実施形態と同じ構成については、同じ符号を付し、説明を省略する。
【００５０】
パルス幅設定回路４１ａは、所定時間経過したことを検出する時間検出回路Ｄｔを有する。時間検出回路Ｄｔは、電流源回路Ｉｇと、コンデンサＣｇと、電源回路４３ａと、を有する。
【００５１】
電流源回路Ｉｇは、入力端子が論理積回路４２に接続され、出力端子がコンパレータ４４及び固定電位に接続される。電流源回路Ｉｇ及び固定電位の間には、電荷蓄積用のコンデンサＣｇが配置される。論理積回路４２からＬレベルのパルス変調信号Ｖｐｓが入力されると、電流源回路Ｉｇは、定電流を出力してコンデンサＣｇによってランプ電圧を発生させ、発生したランプ電圧に基づく検出信号Ｖｉをコンパレータ４４に入力する。
【００５２】
電源回路４３ａは、一端が固定電位に接続され、他端がコンパレータ４４に接続される。電源回路４３ａは、基準電圧Ｖｒｅｆ３を生成する。
【００５３】
基準電圧Ｖｒｅｆ３は、式（２）によって表される。
Ｖｒｅｆ３［Ｖ］＝所定時間［Ｔ］×電流源回路Ｉｇの出力電流値［Ａ］／コンデンサＣｇの容量［Ｆ］・・・（２）
【００５４】
検出信号Ｖｉが基準電圧Ｖｒｅｆ３以上になると（図４Ｃの２点鎖線）、コンパレータ４４は、マルチプレクサ４５にＨレベルの信号を出力する。
【００５５】
すなわち、パルス幅設定回路４１ａは、時間検出回路Ｄｔの検出結果に基づいて最小パルス幅信号Ｖｐｍｉｎを生成し、最小パルス幅信号Ｖｐｍｉｎに基づいて、パルス変調信号Ｖｐｓを生成する。
【００５６】
時間検出回路Ｄｔに基づいてパルス変調信号Ｖｐｓを生成しても、第１の実施形態におけるＤＣ−ＤＣコンバータ１と同様に、出力電圧Ｖｏｕｔに応じたパルス信号を得ることができる。
【００５７】
第２の実施形態によれば、ＤＣ−ＤＣコンバータ１は、時間検出回路Ｄｔによって最小パルス幅を設定することができ、基準信号Ｖｍｏｄ及びフィードバック信号Ｖｆｂを比較して出力電圧Ｖｏｕｔに応じたパルス信号出力を得ることができ、軽負荷動作では、パルス幅設定回路４１が無い場合に比べスイッチング周波数が低くなり、スイッチングロスによる電力消費が抑えられる。
【００５８】
本発明の実施形態を説明したが、これらの実施形態は、例として示したものであり、本発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１・・・ＤＣ−ＤＣコンバータ、２・・・半導体装置、１１、４３、４３ａ・・・電源回路、２１・・・変調器、３１、４４・・・コンパレータ、４１、４１ａ・・・パルス幅設定回路、４２・・・論理積回路、４５・・・マルチプレクサ、５１・・・ドライバ、５２・・・ゲートドライバ、５３ｎ、５３ｐ・・・ＦＥＴ、Ａ、Ｂ・・・入力端子、Ｂｐ・・・逆流防止回路、Ｃ、Ｃｇ・・・コンデンサ、Ｄｃ・・・電流検出回路、Ｄｔ・・・時間検出回路、ＩＬ・・・インダクタ電流、Ｉｇ・・・電流源回路、Ｉｏｕｔ１、Ｉｏｕｔ２・・・出力平均電流、Ｌ・・・インダクタ、Ｏｐ・・・電流検出アンプ、Ｒ・・・外部負荷装置、Ｒｉ・・・所定検出ゲイン、Ｓ・・・制御信号、Ｔ・・・出力端子、Ｖｃｏｍｐ・・・コンパレータ信号、Ｖｄｄ・・・電源電圧、Ｖｄｒ・・・駆動信号、Ｖｆｂ・・・フィードバック信号、Ｖｉ・・・検出信号、Ｖｍｏｄ・・・基準信号、Ｖｏｕｔ・・・出力電圧、Ｖｐｍｉｎ・・・最小パルス幅信号、Ｖｐｓ・・・パルス変調信号、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３・・・基準電圧、Ｖｓｓ・・・接地電圧
【図１】
2018050421.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2018050421.tif 000008
【図３Ｅ】
2018050421.tif 000009
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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