(57)【要約】【課題】メモリセルに印加される電位を速やかに安定させる。【解決手段】電源線ＶＳＳ及び電源線ＶＤＤから印加される電圧により駆動するメモリセルを有するメモリ部と、メモリセルＭＣに印加される電圧の電位を調整するメモリ部電位制御部６０と、を備えている。メモリ部電位制御部６０は、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に設けられた第１の電位調整部６１と、電源線ＶＤＤと電源線ＡＲＶＳＳとの間に設けられた第２の電位調整部６２と、を有している。また、メモリ部電位制御部６０は、第１の電位調整部６１を介して電源線ＶＳＳと第１の端部との間に供給される第１の電流と、第２の電位調整部６２を介して電源線ＶＤＤと電源線ＡＲＶＳＳとの間に供給される第２の電流と、に基づいて電源線ＡＲＶＳＳの電位を調整する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のソース及び第２のソースから印加される電圧により駆動するメモリセルを有するメモリ部と、
前記メモリセルに印加される前記電圧の電位を調整するメモリ部電位制御部と、
を備え、
前記メモリ部電位制御部は、第１の電位調整部と、第２の電位調整部と、を有し、
前記第１の電位調整部を介して前記第１のソースと前記メモリセルの第１の端部との間に第１の電流を供給し、前記第２の電位調整部を介して前記第２のソースと前記メモリセルの前記第１の端部との間に第２の電流を供給し、前記第１の電流と、前記第２の電流と、前記メモリセルの前記第１の端部と第２の端部との間に流れるリーク電流と、に基づいて前記メモリセルの前記第１の端部の電位を調整する、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の電位調整部は、前記メモリセルのリーク電流より電流値が大きい前記第２の電流を供給するように構成されている、
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の電位調整部が複数の前記メモリセルの前記第１の端部と接続されており、
前記第２の電位調整部は、複数の前記メモリセルのリーク電流の総和より大きい前記第２の電流を供給するように構成されている、
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の電位調整部は、前記第２の電位調整部よりも電流供給能力が高くなるように構成されている、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の電位調整部は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成され、前記第１の電流を流すトランジスタを有し、
前記第２の電位調整部は、ＭＯＳＦＥＴで構成され、前記第２の電流を流すトランジスタを有し、
前記第１の電位調整部の前記トランジスタのチャネル長に対するチャネル幅の比率が、前記第２の電位調整部の前記トランジスタのチャネル長に対するチャネル幅の比率より大きくなるように、前記第１の電位調整部の前記トランジスタ、及び前記第２の電位調整部の前記トランジスタが構成されている、
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１の電位調整部は、第１のダイオード接続トランジスタを有し、
前記第１のダイオード接続トランジスタを介して前記第１の電流を供給するように構成されている、
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第２の電位調整部は、第２のダイオード接続トランジスタを有し、
前記第２のダイオード接続トランジスタを介して前記第２の電流を供給するように構成されている、
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記メモリ部電位制御部は、前記第２の電位調整部を介した前記第２の電流の供給を開始したのち、所定の電流供給時間が経過すると前記第２の電流の供給を停止する、
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記メモリ部電位制御部は、前記第２の電位調整部を介した前記第２の電流の供給のオンとオフとを切り替える電流供給切替信号を生成し、生成した前記電流供給切替信号を前記第２の電位調整部へ出力する電流供給切替信号生成部を有し、
前記電流供給切替信号生成部は、前記第２の電流を供給する前記電流供給切替信号を出力したのち、所定の前記電流供給時間が経過すると、前記第２の電流の供給を停止する前記電流供給切替信号を出力する、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記電流供給切替信号生成部に電流供給時間調整部を備え、
前記電流供給切替信号生成部は、前記電流供給切替信号に基づいた電流供給時間調整信号を生成し、
前記電流供給時間調整部は、前記電流供給時間調整信号に基づいて前記電流供給時間を調整する、
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記電流供給時間調整部が負荷容量で構成されている、
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記電流供給時間調整部の前記負荷容量の容量値は、前記第２の電位調整部と接続されている前記メモリセルの個数に基づいて設定されている、
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記メモリ部は、複数の前記メモリセルを含むメモリブロックを複数有し、
前記メモリ部電位制御部は、それぞれの前記メモリブロックに対応する前記第２の電位調整部を有し、
前記負荷容量の容量値は、前記メモリブロックに設けられた前記メモリセルの個数に基づいて設定される、
半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
複数の前記メモリブロックは、第１の方向に沿って配置され、
それぞれの前記メモリブロックでは、複数の前記メモリセルが、前記第１の方向及び第２の方向に沿ってマトリクス状に配置され、
前記負荷容量は、端部の前記メモリブロックの前記第１の方向の側の近傍に、前記第２の方向に沿って配置されている、
半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記第１の電位調整部及び前記第２の電位調整部は、対応する前記メモリブロックの第２の方向の側の近傍に、第１の方向に沿って配置されている、
半導体装置。
【請求項１６】
請求項１に記載の半導体装置において、
前記メモリ部電位制御部は、前記第２のソースと前記メモリセルの第２の端部との間に設けられた第３の電位調整部と、前記第１のソースと前記メモリセルの前記第２の端部との間に設けられた第４の電位調整部と、を有し、
前記第３の電位調整部を介して前記第２のソースと前記第２の端部との間に供給される第３の電流と、前記第４の電位調整部を介して前記第１のソースと前記第２の端部との間に供給される第４の電流と、前記メモリセルの前記第１の端部と前記第２の端部との間に流れる前記リーク電流と、に基づいて前記メモリセルの前記第２の端部の電位を調整する、
半導体装置。
【請求項１７】
第１のソース及び第２のソースから印加される電圧により駆動するメモリセルを有するメモリ部と、
前記メモリセルに印加される前記電圧の電位を調整するメモリ部電位制御部と、
を備え、
前記メモリ部電位制御部は、前記第１のソースと前記メモリセルの第１の端部との間に設けられた第１の電位調整部と、前記第２のソースと前記メモリセルの第２の端部との間に設けられた第３の電位調整部と、前記第１の端部と前記第２の端部との間に設けられた第５の電位調整部と、を有し、
前記第１の電位調整部を介して前記第１のソースと前記メモリセルの第１の端部との間に供給される第１の電流と、前記第５の電位調整部を介して前記メモリセルの前記第１の端部と前記第２の端部との間に供給される第５の電流と、に基づいて前記メモリセルの前記第１の端部の電位を調整し、前記第３の電位調整部を介して前記第２のソースと前記メモリセルの第２の端部との間に供給される第３の電流と、前記第５の電位調整部を介して前記メモリセルの前記第１の端部と前記第２の端部との間に供給される第５の電流と、に基づいて前記メモリセルの前記第２の端部の電位を調整する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体メモリの一つであるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はいわゆる揮発性メモリであり、各種データを一時的に保持することができる。ＳＲＡＭは、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等を有する半導体装置に搭載され、ＣＰＵにおける各種処理で発生するデータ等を一時的に保持する。一般的に、半導体装置には、低消費電力であることが要求される。このため、ＳＲＡＭでは、リーク電流を抑える必要がある。
【０００３】
例えば、特許文献１には、ＳＲＡＭ回路のリーク電流を低減し、ＳＲＡＭ回路を高速に動作させることを可能とする半導体記憶装置が開示されている。
【０００４】
具体的には、駆動ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、転送ＭＯＳＦＥＴおよび負荷素子とにより構成されたスタティック型メモリセルが複数配列されたメモリセルアレイにおいて、前記駆動ＭＯＳＦＥＴのソース電極に接続されるソース線と接地電位線とを前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御するスイッチと、前記ソース線と前記接地電位間に接続されたソース電位制御回路とを有し、前記メモリセルがスタンバイ時に、前記ソース電位制御回路によりソース電位を接地電位と電源電位との中間電位に設定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２０６７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体記憶装置では、メモリセルに印加される低電位が、ソース電位ＶＳＳから１００ｍＶ程度浮かせた値に設定される。これにより、メモリセルでは基板バイアス効果が発生するため、リーク電流が低減される。
【０００７】
ところが、例えばメモリセルの低電位側の電位をソース電位ＶＳＳとは異なる値に設定しようとすれば、メモリセルの電位が安定するまでには相当の時間を要する。このため、メモリセルのテスト時間が増大するという問題が生ずる。
【０００８】
また、低温状態や常温状態のデータ保持特性が、高温状態のデータ保持特性よりも悪い場合には、低温状態や常温状態におけるテストを行わなくてはならない。ただし、リーク電流は、高温状態よりも低温状態や常温状態の方が少なくなるため、メモリセルの電位が安定するまでの時間は高温状態より長くなってしまう。そうすると、テスト時間がさらに増大することとなる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本明細書には、複数の実施の形態に係わる半導体装置が記載されているが、一実施の形態に係わる半導体装置を述べると、次の通りである。すなわち、半導体装置は、第１のソース及び第２のソースから印加される電圧により駆動するメモリセルを有するメモリ部と、メモリセルに印加される電圧の電位を調整する電位制御部と、を備えている。電位制御部は、第１のソースとメモリセルの第１の端部との間に設けられた第１の電位調整部と、第２のソースとメモリセルの第１の端部との間に設けられた第２の電位調整部と、を有している。また、電位制御部は、第１の電位調整部を介して第１のソースと第１の端部との間に供給される第１の電流と、第２の電位調整部を介して第２のソースと第１の端部との間に供給される第２の電流と、に基づいてメモリセルの第１の端部の電位を調整する。
【発明の効果】
【００１１】
一実施の形態によれば、メモリセルに印加される電位を速やかに安定させることが可能な半導体装置が提供される。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置の構成の一例を示すブロック図である。
【図２】本発明の実施の形態１に係るメモリセルの構成の一例を示す回路図である。
【図３】本発明の実施の形態１に係るメモリ部電位制御部の構成の一例を示す図である。
【図４】本発明の実施の形態１に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。
【図５】本発明の実施の形態２に係るメモリ部電位制御部の構成の一例を示す図である。
【図６】本発明の実施の形態３に係るメモリ部電位制御部の構成の一例を示す図である。
【図７】本発明の実施の形態３に係る各信号の電位の時間変化の一例を示すタイミングチャート図である。
【図８】本発明の実施の形態３に係るメモリ部電位制御部により調整された電源線の電位の変化、並びに及びリーク電流の変化を示す図である。
【図９】本発明の実施の形態４に係るメモリ部電位制御部の構成の一例を示す図である。
【図１０】本発明の実施の形態４に係るメモリ部電位制御部の構成の一例を示すレイアウト図である。
【図１１】本発明の実施の形態４に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。
【図１２】本発明の実施の形態５に係るメモリ部電位制御部の構成の一例を示す図である。
【図１３】本発明の実施の形態５に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。
【図１４】本発明の実施の形態６に係るメモリ部電位制御部の構成の一例を示す図である。
【図１５】本発明の実施の形態６に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。
【図１６】本発明の実施の形態７に係るメモリ部電位制御部の構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全ての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の構成の一例を示すブロック図である。半導体装置１は、図１に示すように、例えば、ＣＰＵ１０、メモリ部２０、ワード線制御部３０、Ｉ／Ｏ制御部４０、アドレスデコーダ５０、メモリ部電位制御部６０等を備えている。
【００１５】
ＣＰＵ１０は、コンピュータで構成され、例えば半導体装置１を構成する各部の制御等を行う。
【００１６】
メモリ部２０は、図１に示すように、複数のメモリブロックＭＢを備えている。これらのメモリブロックＭＢは、例えば、Ｘ軸方向（第１の方向）に沿って配置されている。それぞれのメモリブロックＭＢには、図１に示すように、複数のメモリセルＭＣが含まれている。これら複数のメモリセルＭＣは、例えばＸ軸方向及びＹ軸方向（第２の方向）に沿ってマトリクス状に配置されている。なお、以下では、それぞれのメモリブロックＭＢにマトリクス状に配置されたメモリセルを、メモリセルアレイと称することがある。
【００１７】
図２は、本発明の実施の形態１に係るメモリセル構成の一例を示す回路図である。図２には、６個のトランジスタ（６セル）で構成されたＳＲＡＭがメモリセルＭＣとして例示されている。なお、ＳＲＡＭは、６セルで構成されたものに限定されるものではなく、例えば８セルで構成されたものであってもよいし、これら以外の構成であってもよい。
【００１８】
メモリセルＭＣは、図２に示すように、ワード線ＷＬと、１対のビット線（ＢＢ、ＢＴ）と、高電位の電源（第２のソース）を供給する電源線ＶＤＤと、低電位の電源を供給する電源線ＡＲＶＳＳと接続されている。また、電源線ＡＲＶＳＳは、後述するメモリ部電位制御部６０の第１の電位調整部６１を介して低電位を供給する電源線（第１のソース）ＶＳＳと接続されている。
【００１９】
ワード線ＷＬは、例えば、Ｘ軸方向に沿って配置された一行分のメモリセルＭＣに対して共通に設けられている。すなわち、１つのワード線ＷＬは、Ｘ軸方向に延在し、一行分のメモリセルＭＣと接続されている。したがって、ワード線ＷＬは、メモリセルＭＣのマトリクスの行の数と同数分設けられている。
【００２０】
また、１対のビット線（ＢＢ、ＢＴ）は、例えば、Ｙ軸方向に沿って配置された一列分のメモリセルＭＣに対して共通に設けられている。すなわち、１対のビット線（ＢＢ、ＢＴ）は、Ｙ軸方向に延在し、一列分のメモリセルＭＣと接続されている。したがって、１対のビット線（ＢＢ、ＢＴ）は、メモリセルＭＣのマトリクスの列の数と同数分設けられている。
【００２１】
メモリセルＭＣは、図２に示すように、２個のトランジスタ（ＭＰ１、ＭＮ１）で構成される第１のインバータと、２個のトランジスタ（ＭＰ２、ＭＮ２）で構成される第２のインバータと、転送ゲートと呼ばれる２個のトランジスタ（ＭＮ３、ＭＮ４）と、で構成されている。
【００２２】
第１のインバータでは、トランジスタＭＰ１の一方の端部と、トランジスタＭＮ１の一方の端部と、が接続されている。また、トランジスタＭＰ１の他方の端部（第２の端部）は電源線ＶＤＤと接続され、トランジスタＭＮ１の他方の端部（第１の端部）は電源線ＡＲＶＳＳと接続されている。第１のインバータの出力端（トランジスタ（ＭＰ１、ＭＮ１）の一方の端部）は、記憶ノードｎｏｄｅＡと接続され、記憶ノードｎｏｄｅＡを介して第２のインバータの入力端（トランジスタ（ＭＰ２、ＭＮ２）のゲート）と接続されている。
【００２３】
第２のインバータでは、トランジスタＭＰ２の一方の端部と、トランジスタＭＮ２の一方の端部と、が接続されている。また、トランジスタＭＰ２の他方の端部（第２の端部）は電源線ＶＤＤと接続され、トランジスタＭＮ２の他方の端部（第１の端部）は電源線ＡＲＶＳＳと接続されている。第２のインバータの出力端（トランジスタ（ＭＰ２、ＭＮ２）の一方の端部）は、記憶ノードｎｏｄｅＢと接続され、記憶ノードｎｏｄｅＢを介して第１のインバータの入力端（トランジスタ（ＭＰ１、ＭＮ１）のゲート）と接続されている。
【００２４】
転送ゲートとしてのトランジスタＭＮ３は、一方の端部が記憶ノードｎｏｄｅＡと接続され、他方の端部がビット線ＢＢと接続されている。また、トランジスタＭＮ３のゲートは、ワード線ＷＬと接続されている。また、転送ゲートとしてのトランジスタＭＮ４は、一方の端部が記憶ノードｎｏｄｅＢと接続され、他方の端部がビット線ＢＴと接続されている。また、トランジスタＭＮ４のゲートは、ワード線ＷＬと接続されている。
【００２５】
各インバータに含まれるトランジスタ（ＭＰ１、ＭＰ２）は、例えば、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成されている。また、各インバータに含まれるトランジスタ及び転送ゲートとしてのトランジスタ（ＭＮ１〜ＭＮ４）は、例えば、ＮチャネルＭＯＳＦＥＴで構成されている。なお、各インバータを構成するＰチャネルＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）は負荷ＭＯＳと呼ばれ、ＮチャネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）は駆動ＭＯＳと呼ばれる。なお、以下では、ＰチャネルＭＯＳＦＥＴをＰＭＯＳと呼び、ＮチャネルＭＯＳＦＥＴをＮＭＯＳと呼ぶ。
【００２６】
メモリセルＭＣには、電源線ＶＤＤ（第２の端部）と電源線ＡＲＶＳＳ（第１の端部）との間にリーク電流が流れる。なお、電源線ＶＤＤの電位は、電源線ＡＲＶＳＳの電位よりも電位が高いため、リーク電流は、電源線ＶＤＤから電源線ＡＲＶＳＳへ向かって流れることとなる。
【００２７】
ワード線制御部３０は、例えば、複数のワードドライバを備えている。複数のワードドライバは、例えば、Ｘ軸方向に延在するそれぞれのワード線ＷＬに対応して設けられている。したがって、ワードドライバは、例えば、ワード線ＷＬの本数と同数設けられ、それぞれのワードドライバは、対応するワード線ＷＬと接続されている。
【００２８】
Ｉ／Ｏ制御部４０は、複数のＩ／Ｏ回路を備えている。複数のＩ／Ｏ回路は、例えば、Ｙ軸方向に延在するそれぞれの１対のビット線（ＢＢ、ＢＴ）に対応して設けられている。また、Ｉ／Ｏ回路は、複数対（例えば８対）のビット線（ＢＢ、ＢＴ）に対応して設けられてもよい。したがって、それぞれのＩ／Ｏ回路は、対応する１対又は複数対のビット線（ＢＢ、ＢＴ）と接続されている。
【００２９】
アドレスデコーダ５０は、入力されたアドレスデータに基づいて、アクセスするメモリセルＭＣを選択する。例えば、アドレスデコーダは、入力されたアドレスデータをデコードすることによりマトリクス上のアドレス（行及び列）を検出する。アドレスデコーダは、検出した行に対応するワードドライバをアクティブ状態にする。そして、アクティブ状態となったワードドライバは、対応するワード線ＷＬをアサートする。
【００３０】
また、アドレスデコーダは、検出した列に対応するＩ／Ｏ回路をアクティブ状態にする。そして、アクティブ状態となったＩ／Ｏ回路は、対応する１対又は複数対のビット線（ＢＢ、ＢＴ）をアサートする。
【００３１】
そして、ワード線ＷＬ及び１対のビット線（ＢＢ、ＢＴ）がともにアサートされたメモリセルＭＣが、アドレスデータに基づいて選択されたメモリセルＭＣとなる。選択されたメモリセルＭＣには、データの書き込みやデータの読み出し等の動作が行われる。なお、Ｉ／Ｏ回路が１対のビット線（ＢＢ、ＢＴ）ごとに設けられた場合、１ビット単位で読み出しや書き込みが行われる。また、なお、Ｉ／Ｏ回路が８対のビット線ごとに設けられた場合、８ビット（１バイト）単位で読み出しや書き込みが行われる。
【００３２】
図３は、本発明の実施の形態１に係るメモリ部電位制御部の構成の一例を示す図である。なお、図３では、メモリ部電位制御部６０及び複数のメモリセルＭＣが示されており、メモリ部電位制御部６０とメモリセルＭＣとの接続関係が明確になっている。
【００３３】
メモリ部電位制御部６０は、メモリセルＭＣに印加される電圧の電位を調整する回路ブロックである。メモリ部電位制御部６０は、図３に示すように、例えば、第１の電位調整部６１、第２の電位調整部６２、ゲート回路Ｇ１等を備えている。
【００３４】
ゲート回路Ｇ１は、図１に示すように、例えば２入力のＮＡＮＤ回路で構成されている。ゲート回路Ｇ１の入力端には、信号線ＮＭＡ、ＲＳがそれぞれ接続されている。また、信号線ＲＳは、第１の電位調整部６１とも接続されている。一方、ゲート回路Ｇ１の出力端は、第２の電位調整部６２と接続されている。
【００３５】
第１の電位調整部６１は、図３に示すように、トランジスタＮ６１、Ｐ６１ａ、Ｎ６１ａを備えている。これらのうち、例えば、トランジスタＮ６１、Ｎ６１ａはＮＭＯＳで構成され、トランジスタＰ６１ａはＰＭＯＳで構成されている。
【００３６】
トランジスタＰ６１ａの一方の端部、及びトランジスタＮ６１ａの一方の端部は、互いに接続されている。トランジスタＰ６１ａの他方の端部は電源線ＶＤＤと接続され、トランジスタＮ６１ａの他方の端部は電源線ＡＲＶＳＳと接続されている。トランジスタＰ６１ａ、Ｎ６１ａのゲートは信号線ＲＳと接続されている。トランジスタＰ６１ａ、Ｎ６１ａの一方の端部は、トランジスタＮ６１のゲートと接続されている。
【００３７】
トランジスタＮ６１の一方の端部は電源線ＶＳＳ（第１のソース）と接続され、他方の端部は電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）と接続されている。すなわち、トランジスタＮ６１の他方の端部は、メモリセルＭＣの第１の端部及びトランジスタＮ６１ａの他方の端部と接続されている。トランジスタＮ６１は、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に第１の電流を供給するトランジスタである。
【００３８】
第２の電位調整部６２は、図３に示すように、例えば、ゲート回路Ｇ２、トランジスタＰ６２、Ｎ６２を備えている。これらのうち、例えば、トランジスタＮ６２はＮＭＯＳで構成され、トランジスタＰ６２はＰＭＯＳで構成されている。
【００３９】
トランジスタＰ６２の一方の端部、及びトランジスタＮ６２の一方の端部は、互いに接続されている。トランジスタＰ６２の他方の端部は、電源線ＶＤＤ（第２のソース）と接続され、トランジスタＮ６２の他方の端部は、電源線ＡＲＶＳＳと接続されている。トランジスタＰ６２のゲートは、ゲート回路Ｇ１の出力端と接続されている。トランジスタＮ６２のゲートは、ゲート回路Ｇ２の出力端と接続されている。トランジスタＰ６２、Ｎ６２は、電源線ＶＤＤと電源線ＡＲＶＳＳとの間に第２の電流を供給するトランジスタである。
【００４０】
ゲート回路Ｇ２は、例えばインバータ回路で構成されている。ゲート回路Ｇ２の入力端はゲート回路Ｇ１の出力端と接続され、出力端はトランジスタＮ６２のゲートと接続されている。
【００４１】
なお、本実施の形態の第２の電位調整部６２では、第２の電流を流す電流供給源が、ＰＭＯＳのトランジスタＰ６２とＮＭＯＳのトランジスタＮ６２とが直列に接続された構成となっているが、このような構成に限定されるものではない。電流供給源は、例えば、複数のＰＭＯＳが直列に接続されて構成されてもよいし、複数のＮＭＯＳが直列に接続されて構成されてもよい。また、電流供給源は、１個のトランジスタで構成されてもよいし、複数のトランジスタが並列に接続されて構成されてもよい。
【００４２】
第２の電位調整部６２のトランジスタＰ６２、Ｎ６２は、メモリセルＭＣのリーク電流より電流値が大きい第２の電流を流すように構成されている。例えば、トランジスタＰ６２、Ｎ６２は、接続された複数のメモリセルＭＣのリーク電流の総和より大きい第２の電流を流すように構成されている。図３に示す例では、トランジスタＰ６２、Ｎ６２は、メモリブロックＭＢのメモリセルアレイを構成する複数のメモリセルＭＣと接続されている。したがって、トランジスタＰ６２、Ｎ６２は、これらのメモリセルＭＣのリーク電流の総和よりも電流値が大きい第２の電流を供給するように構成されている。
【００４３】
また、第１の電位調整部６１のトランジスタＮ６１は、第２の電位調整部６２のトランジスタＰ６２、Ｎ６２よりも電流供給能力が高くなるように構成されている。例えば、トランジスタＮ６１のチャネル長はＬ１、チャネル幅はＷ１であるものとする。また、トランジスタＰ６２のチャネル長はＬ２、チャネル幅はＷ２であるものとし、トランジスタＮ６２のチャネル長はＬ３、チャネル幅はＷ３であるものとする。なお、これらのトランジスタＮ６１、Ｐ６２、Ｎ６２のそれぞれのチャネル長Ｌ１〜Ｌ３、及びチャネル幅Ｗ１〜Ｗ３の例が、後述する図１０に示されている。
【００４４】
このとき、それぞれのトランジスタのチャネル長に対するチャネル幅の比率（Ｗ１／Ｌ１、Ｗ２／Ｌ２、Ｗ３／Ｌ３）を比較し、トランジスタＮ６１のチャネル長に対するチャネル幅の比率（Ｗ１／Ｌ１）が、トランジスタＰ６２、Ｎ６２のチャネル長に対するチャネル幅の比率（Ｗ２／Ｌ２、Ｗ３／Ｌ３）よりも大きくなるように、トランジスタＮ６１、Ｐ６２、Ｎ６２は構成されている。ここで、トランジスタのチャネル長に対するチャネル幅の比率（Ｗ／Ｌ）は、トランジスタの電流供給能力を示し、チャネル長（Ｌ）が短く、チャネル幅（Ｗ）が長ければ電流供給能力が高くなることを示している。
【００４５】
なお、トランジスタＮ６１の電流供給能力は、トランジスタＰ６２、Ｎ６２のうち電流供給能力が低い方のトランジスタの電流供給能力より高ければよい。例えば、トランジスタＰ６２が、トランジスタＮ６２より電流供給能力が低ければ、トランジスタＮ６１は、トランジスタＰ６２より電流供給能力が高くなるように構成されていればよい。一方、トランジスタＮ６２が、トランジスタＰ６２より電流供給能力が低ければ、トランジスタＮ６１は、トランジスタＮ６２より電流供給能力が高くなるように構成されていればよい。これにより、第１の電位調整部６１は、第２の電位調整部６２よりも電流供給能力が高くなるように構成されている。
【００４６】
第１の電位調整部６１を構成する各要素のうち、例えばトランジスタＮ６１は、メモリブロックＭＢごとに設けられてもよい。この場合、トランジスタＮ６１は、図３に示すように、メモリブロックＭＢのメモリセルアレイを構成する複数のメモリセルＭＣに共通に設けられる。これにより、トランジスタＮ６１と接続されるメモリセルＭＣの個数が抑えられ、トランジスタＮ６１のサイズの増大が抑えられる。また、メモリブロックＭＢの個数が増減しても、トランジスタＮ６１のサイズを一定に保持することが可能となり、設計の自由度が保持される。
【００４７】
また、第２の電位調整部６２を構成する各要素のうち、例えばトランジスタＰ６２、Ｎ６２は、メモリブロックＭＢごとに設けられてもよい。この場合、トランジスタＰ６２、Ｎ６２は、図３に示すように、メモリブロックＭＢのメモリセルアレイを構成する複数のメモリセルＭＣに共通に設けられる。これにより、トランジスタＰ６２、Ｎ６２と接続されるメモリセルＭＣの個数が抑えられ、トランジスタＰ６２、Ｎ６２のサイズの増大が抑えられる。また、メモリブロックＭＢの個数が増減しても、メモリブロックＭＢあたりのメモリセルＭＣの個数が維持され、トランジスタＰ６２、Ｎ６２のサイズを一定に保持することが可能となる。
【００４８】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部６０による、メモリセルＭＣに印加される電位の調整方法について説明する。なお、メモリ部電位制御部６０を用いた電位の調整は、例えば、主に製品のテスト時に行われる。
【００４９】
図４は、本発明の実施の形態１に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図４では、電源線ＡＲＶＳＳの電位の変化が示されている。また、図４では、本実施の形態による電位調整が行われない場合の電位の変化も示されている。これまでは第２の電位調整部６２に相当する回路ブロックがなかったため、信号線ＮＭＡの電位をローレベル「０」とし、第２の電位調整部６２をオフ状態に設定したときの電位の変化が従来例として示されている。
【００５０】
メモリ部電位制御部６０による電位の調整が行われないときは、信号線ＲＳの電位はローレベルに設定されている。このとき、ゲート回路Ｇ１の出力端からハイレベル「１」の信号が出力される。第２の電位調整部６２では、ゲート回路Ｇ２の入力端にハイレベルの信号が入力されるので、出力端からローレベルの信号が出力される。したがって、トランジスタＰ６２のゲートにハイレベルの信号、トランジスタＮ６２のゲートにローレベルの信号がそれぞれ入力されるので、トランジスタＰ６２、Ｎ６２はともにオフ状態となる。これにより、第２の電位調整部６２を介して電源線ＶＤＤと電源線ＡＲＶＳＳとの間に第２の電流は流れない。
【００５１】
信号線ＮＭＡ、ＲＳの電位がともにハイレベルに設定されると、メモリ部電位制御部６０による電位の調整が行われる。すなわち、ゲート回路Ｇ１の両方の入力端にハイレベルの信号が入力されるので、出力端からローレベルの信号が出力される。
【００５２】
次に、第２の電位調整部６２では、ゲート回路Ｇ２の入力端にローレベルの信号が入力されるので、出力端からハイレベルの信号が出力される。したがって、トランジスタＰ６２のゲートにローレベルの信号、トランジスタＮ６２のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタＰ６２、Ｎ６２はともにオン状態となる。そうすると、トランジスタＰ６２、Ｎ６２は、電源線ＶＤＤと電源線ＡＲＶＳＳとの間に第２の電流を供給する。なお、電源線ＶＤＤは高電位の電源と接続されているため、電源線ＶＤＤの電位は、電源線ＡＲＶＳＳの電位よりも高くなっている。このため、第２の電流は、電源線ＶＤＤから電源線ＡＲＶＳＳへ向かって流れることとなる。
【００５３】
次に、第１の電位調整部６１では、トランジスタＰ６１ａはオフ状態となり、トランジスタＮ６１ａはオン状態となる。そうすると、トランジスタＮ６１のゲートは、トランジスタＮ６１ａを介してトランジスタＮ６１の他方の端部（電源線ＡＲＶＳＳ）と接続される。このため、トランジスタＮ６１のゲートの電位は、おおよそトランジスタＮ６１ａの閾値電圧程度、電源線ＡＲＶＳＳの電位よりも高く設定される。これにより、トランジスタＮ６１は、トランジスタＮ６１ａを介してダイオード接続されることとなる。言い換えれば、トランジスタＮ６１は、ダイオード接続トランジスタ（第１のダイオード接続トランジスタ）として機能する。
【００５４】
したがって、トランジスタＮ６１は、トランジスタＮ６１ａによるゲート電圧の制御により、第１の電流の電流量（電流値）を抑えつつ、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に第１の電流を流す。なお、電源線ＶＳＳは低電位の電源と接続されているため、電源線ＶＳＳの電位は、電源線ＡＲＶＳＳの電位よりも低くなっている。このため、第１の電流は、電源線ＡＲＶＳＳから電源線ＶＳＳへ向かって流れることとなる。
【００５５】
このように、電源線ＡＲＶＳＳには、メモリセルＭＣのリーク電流、第２の電位調整部６２を介して第２の電流が流れ込んでいる。一方、電源線ＡＲＶＳＳからは、第１の電位調整部６１を介して第１の電流が流れ出ている。メモリ部電位制御部６０は、これらの電流に基づいて電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）の電位を調整している。
【００５６】
このようなメモリ部電位制御部６０により調整された電源線ＡＲＶＳＳの電位の変化について説明する。信号線ＲＳがハイレベルに設定されると、第１の電位調整部６１及び第２の電位調整部６２がオン状態となり、電源線ＡＲＶＳＳには、メモリセルアレイのリーク電流が流れ込み、トランジスタＰ６２、Ｎ６２を介して第２の電流が流れ込む。これらの電流により、図４に示すように、電源線ＡＲＶＳＳの電位は急速に上昇する。また、トランジスタＮ６１を介して電源線ＡＲＶＳＳから第１の電流が流れ出ており、この電流により電源線ＡＲＶＳＳの電位は下降する。そして、電源線ＡＲＶＳＳの電位は、これらの電流に基づいて所定の電位（例えばＶ２）で釣り合うこととなる。
【００５７】
＜本実施の形態による効果＞
本実施の形態によれば、電源線ＡＲＶＳＳには、第２の電位調整部６２のトランジスタＰ６２、Ｎ６２を介して電源線ＶＤＤから第２の電流が供給される。この構成によれば、電源線ＡＲＶＳＳには、第２の電流が流れ込むので、電源線ＡＲＶＳＳの電位を急速に上昇させ、上昇した電位で安定させることができる。これにより、電源線ＡＲＶＳＳの電位を短時間で電源線ＶＳＳよりわずかに高い所定の電位に設定することができる。また、これにより、メモリセルＭＣのデータ保持の能力を損なうことなく製品のテスト時間が短縮される。
【００５８】
また、本実施の形態によれば、第２の電位調整部６２のトランジスタＰ６２、Ｎ６２は、メモリセルＭＣのリーク電流より電流値が大きい第２の電流を流すように構成されている。この構成によれば、電源線ＡＲＶＳＳに、より多くの電流が流れ込むので、電源線ＡＲＶＳＳの電位をより急速に上昇させることができるので、ＡＲＶＳＳの電位をより短時間で所定の電位に設定することが可能となる。
【００５９】
また、本実施の形態によれば、第２の電位調整部６２がメモリセルアレイを構成する複数のメモリセルＭＣの第１の端部と接続されている。また、第２の電位調整部６２は、複数のメモリセルアレイのリーク電流の総和より大きい第２の電流を流すように構成されている。この構成によれば、第２の電位調整部６２が複数のメモリセルＭＣと接続された場合でも、電源線ＡＲＶＳＳの電位をより急速に上昇させることができ、ＡＲＶＳＳの電位をより短時間で所定の電位に設定することが可能となる。
【００６０】
また、本実施の形態によれば、第１の電位調整部６１は、第２の電位調整部６２よりも電流供給能力が高くなるように構成されている。詳しくは、トランジスタＮ６１のチャネル長に対するチャネル幅の比率（Ｗ１／Ｌ１）が、トランジスタＰ６２、Ｎ６２のチャネル長に対するチャネル幅の比率（Ｗ２／Ｌ２、Ｗ３／Ｌ３）よりも大きくなるように、トランジスタＮ６１は構成されている。
【００６１】
この構成によれば、電源線ＡＲＶＳＳに流れ込んだ電流が、トランジスタＮ６１を介して第１の電流として流れ出すので、電源線ＡＲＶＳＳの電位を適切に調整することが可能となる。これにより、メモリセルＭＣのデータ保持能力を損なうことなくテストを行うことが可能となる。
【００６２】
また、本実施の形態によれば、第１の電位調整部６１のトランジスタＮ６１は、トランジスタＮ６１ａを介したダイオード接続トランジスタとして機能する。この構成によれば、トランジスタＮ６１を介して流れる第１の電流の電流値がトランジスタＮ６１ａにより調整されるので、電源線ＡＲＶＳＳの電位を適切に調整することが可能となる。これにより、メモリセルＭＣのデータ保持能力を損なうことなくテストを行うことが可能となる。
【００６３】
なお、従来は、第２の電位調整部６２が無かったため、電源線ＡＲＶＳＳにはメモリセルアレイのリーク電流しか流れ込んでいなかった。このため、電源線ＡＲＶＳＳの電位は、図４に示すように、本実施の形態よりも緩やかに上昇する。このため、電源線ＡＲＶＳＳの電位が所定の電位（例えばＶ１）まで上昇するまでには相当の時間を要していた。
【００６４】
（実施の形態２）
次に、本発明の実施の形態２について説明する。本実施の形態では、メモリ部電位制御部において第２の電流の電流量が調整される場合について説明する。なお、以下では、前述の実施の形態と重複する箇所については、原則としてその説明を省略する。
【００６５】
図５は、本発明の実施の形態２に係るメモリ部電位制御部の構成の一例を示す図である。本実施の形態に係るメモリ部電位制御部１６０は、図５に示すように、例えば、第１の電位調整部６１、第２の電位調整部１６２、ゲート回路Ｇ１等を備えている。これらのうち、第１の電位調整部６１及びゲート回路Ｇ１は、前述の実施の形態と同様の構成を備えている。
【００６６】
第２の電位調整部１６２は、図５に示すように、例えば、ゲート回路Ｇ２、トランジスタＰ６２、Ｎ６２、Ｐ１６２ａ、Ｐ１６２ｂを備えている。これらのうち、例えば、トランジスタＮ６２はＮＭＯＳで構成され、トランジスタＰ６２、Ｐ１６２ａ、Ｐ１６２ｂはＰＭＯＳで構成されている。
【００６７】
トランジスタＰ１６２ａの一方の端部、及びトランジスタＰ１６２ｂの一方の端部は、互いに接続されている。また、トランジスタＰ１６２ａの一方の端部、及びトランジスタＰ１６２ｂの一方の端部は、トランジスタＰ６２のゲートと接続されている。トランジスタＰ１６２ａの他方の端部は、例えば電源線ＶＤＤと接続され、トランジスタＰ１６２ｂの他方の端部は、トランジスタＰ６２の一方の端部及びトランジスタＮ６２の一方の端部と接続されている。トランジスタＰ１６２ａのゲートは、ゲート回路Ｇ２の出力端と接続されている。すなわち、ゲート回路Ｇ２の出力端は、トランジスタＰ１６２ａのゲート及びトランジスタＮ６２のゲートと接続されている。トランジスタＰ１６２ｂのゲートは、ゲート回路Ｇ１の出力端と接続されている。
【００６８】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部１６０による、メモリセルＭＣに印加される電位の調整方法について説明する。
【００６９】
メモリ部電位制御部１６０による電位調整が行われる前、例えば信号線ＲＳはローレベルに設定されている。このとき、ゲート回路Ｇ１はハイレベルの信号を出力し、ゲート回路Ｇ２は、ローレベルの信号を出力する。これにより、トランジスタＰ１６２ａのゲートにローレベルの信号が入力され、トランジスタＰ１６２ｂのゲートにハイレベルの信号が入力される。これにより、トランジスタＰ１６２ａのみがオン状態となり、トランジスタＰ１６２ａを介して、電源線ＶＤＤからトランジスタＰ６２のゲートにハイレベルの信号が入力される。したがって、トランジスタＰ６２はオフ状態となり、トランジスタＰ６２、Ｎ６２を介した第２の電流は供給されない。
【００７０】
一方、信号線ＮＭＡ、ＲＳがともにハイレベルに設定されると、ゲート回路Ｇ１はローレベルの信号を出力し、ゲート回路Ｇ２はハイレベルの信号を出力する。これにより、第２の電位調整部１６２のトランジスタＰ１６２ａのゲートにハイレベルの信号が入力され、トランジスタＰ１６２ｂのゲートにローレベルの信号が入力される。
【００７１】
これにより、トランジスタＰ１６２ａはオフ状態となり、トランジスタＰ１６２ｂはオン状態となる。そうすると、トランジスタＰ６２のゲートは、トランジスタＰ１６２ｂを介してトランジスタＰ６２の一方の端部と接続される。このため、トランジスタＰ６２のゲートの電位は、おおよそトランジスタＰ１６２ｂの閾値電圧程度、トランジスタＰ６２の一方の端部の電位よりも高く設定される。これにより、トランジスタＰ６２は、トランジスタＰ１６２ｂを介してダイオード接続されることとなる。言い換えれば、トランジスタＰ６２は、ダイオード接続トランジスタ（第２のダイオード接続トランジスタ）として機能する。
【００７２】
したがって、トランジスタＰ６２は、トランジスタＰ１６２ｂによるゲート電圧の制御により、第２の電流の電流量（電流値）を抑えつつ、電源線ＶＤＤと電源線ＡＲＶＳＳとの間に第２の電流を供給する。このように、本実施の形態では、トランジスタＮ６１ａによるトランジスタＮ６１のゲート電圧の制御により第１の電流の電流量を抑えつつ、トランジスタＰ１６２ｂによるトランジスタＰ６２のゲート電圧の制御により第２の電流の電流量を抑えることにより、電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）の電位が調整されている。
【００７３】
本実施の形態によれば、前述の実施の形態による効果に加え以下の効果が得られる。本実施の形態によれば、第２の電位調整部１６２のトランジスタＰ６２は、トランジスタＰ１６２ｂを介したダイオード接続トランジスタとして機能する。この構成によれば、トランジスタＰ６２を介して流れる第２の電流の電流値がトランジスタＰ１６２ｂにより抑えられるので、電位が上がり過ぎないよう電源線ＡＲＶＳＳの電位を適切に調整することが可能となる。これにより、メモリセルＭＣの保持特性をより確実に維持させることが可能となる。
【００７４】
また、本実施の形態によれば、トランジスタＰ６２における第２の電流の電流値の調整、及びトランジスタＮ６１おける第１の電流の電流値の調整が行われるので、電源線ＡＲＶＳＳにおける電流量がより適切に調整され、電源線ＡＲＶＳＳの電位がより適切に調整される。また、これにより、メモリセルに印加される電位の調整に要する消費電力をより低減させることが可能となる。
【００７５】
（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態では、第２の電流の供給が開始されたのち所定の電流供給時間が経過すると、メモリ部電位制御部は第２の電流の供給を停止する場合について説明する。
【００７６】
図６は、本発明の実施の形態３に係るメモリ部電位制御部の構成の一例を示す図である。メモリ部電位制御部２６０は、図６に示すように、例えば、第１の電位調整部６１、第２の電位調整部１６２、電流供給切替信号生成部２６８、ゲート回路Ｇ１等を備えている。これらのうち、第１の電位調整部６１、第２の電位調整部１６２は、前述の実施の形態と同様の構成を備えている。
【００７７】
電流供給切替信号生成部２６８は、図６に示すように、例えば、ゲート回路Ｇ３、Ｇ４を備えている。ゲート回路Ｇ３は、例えば２入力のＡＮＤ回路で構成されている。ゲート回路Ｇ３の入力端には、信号線ＲＳ及びゲート回路Ｇ４の出力端がそれぞれ接続されている。ゲート回路Ｇ３の出力端は、ゲート回路Ｇ１の入力端及びゲート回路Ｇ４の入力端と接続されている。ゲート回路Ｇ３は、第２の電流の供給のオンとオフとを切り替える電流供給切替信号を生成し、生成した電流供給切替信号をゲート回路Ｇ１、Ｇ４へ出力する。
【００７８】
ゲート回路Ｇ４は、例えば、複数のインバータ回路が直列に接続された構成となっている。なお、ゲート回路Ｇ４の入力端とは初段に設けられたインバータ回路の入力端のことをいい、ゲート回路Ｇ４の出力端とは最終段に設けられたインバータ回路の出力端のことをいう。ゲート回路Ｇ４は、入力端に入力された電流供給切替信号ＲＳＩを反転させた反転信号ＲＳＤを出力するように構成されている。言い換えれば、ゲート回路Ｇ４は、入力端に高電位の電流供給切替信号ＲＳＩが入力されると低電位の反転信号ＲＳＤを出力端から出力し、入力端に低電位の電流供給切替信号ＲＳＩが入力されると高電位の反転信号ＲＳＤを出力端から出力する。このため、ゲート回路Ｇ４は、奇数個のインバータ回路で構成されている。ゲート回路Ｇ４は、インバータ回路の個数に応じて、電流供給切替信号ＲＳＩが入力されてから、反転信号ＲＳＤが出力されるまでの時間を調整している。すなわち、ゲート回路Ｇ４は、第２の電流を供給させる電流供給切替信号ＲＳＩが出力されたのち、第２の電流の供給を停止させる電流供給切替信号ＲＳＩが出力されるまでの電流供給時間を調整している。
【００７９】
ゲート回路Ｇ１の入力端は、信号線ＮＭＡ及びゲート回路Ｇ３の出力端とそれぞれ接続されている。すなわち、ゲート回路Ｇ３の出力端と接続されたゲート回路Ｇ１の入力端には、ゲート回路Ｇ３から出力された電流供給切替信号ＲＳＩが入力されている。
【００８０】
なお、電流供給切替信号生成部２６８は、電流供給時間を調整することが可能であれば、このような構成に限定されるものではない。
【００８１】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部２６０による、メモリセルＭＣに印加される電位の調整方法について説明する。図７は、本発明の実施の形態３に係る各信号の電位の時間変化の一例を示すタイミングチャート図である。図７では、信号線ＲＳ、電流供給切替信号ＲＳＩ、反転信号ＲＳＤのそれぞれの電位が示されている。
【００８２】
図８は、本発明の実施の形態３に係るメモリ部電位制御部により調整された電源線の電位の変化、並びに及びリーク電流の変化を示す図である。なお、図８では、電源線ＡＲＶＳＳの電位の変化が示されている。また、図８では、本実施の形態による電位調整が行われない場合の電源線ＡＲＶＳＳの電位の変化、並びにリーク電流の変化も示されている。
【００８３】
メモリ部電位制御部２６０による電位調整が行われる前、例えば信号線ＲＳはローレベルに設定されている。このとき、図７に示すように、電流供給切替信号生成部２６８のゲート回路Ｇ３はローレベルの電流供給切替信号ＲＳＩを出力し、ゲート回路Ｇ４はハイレベルの反転信号ＲＳＤを出力する。
【００８４】
一方、ゲート回路Ｇ１では、入力端にローレベルの電流供給切替信号ＲＳＩが入力され、ハイレベルの信号を出力する。これにより、第２の電位調整部１６２のトランジスタＰ１６２ａのゲートにはローレベルの信号が入力され、トランジスタＰ１６２ｂのゲートにはハイレベルの信号が入力される。したがって、トランジスタＰ１６２ａがオン状態となり、トランジスタＰ６２のゲートにはハイレベルの信号が入力される。よって、トランジスタＰ６２はオフ状態となり、トランジスタＰ６２、Ｎ６２を介した第２の電流は供給されない。
【００８５】
メモリ部電位制御部２６０による電位の調整が行われるときは、信号線ＮＭＡ、ＲＳはともにハイレベルに設定される。このとき、反転信号ＲＳＤは、図７に示すように、ハイレベルに設定されている。このため、ゲート回路Ｇ３は、それぞれの入力端に信号線ＲＳから供給されるハイレベルの信号及びハイレベルの反転信号ＲＳＤが入力され、ハイレベルの電流供給切替信号ＲＳＩを出力する。
【００８６】
一方、ゲート回路Ｇ１では、それぞれの入力端に信号線ＲＳから供給されるハイレベルの信号及びハイレベルの電流供給切替信号ＲＳＩがそれぞれ入力され、ローレベルの信号を出力する。これにより、第２の電位調整部１６２のトランジスタＰ１６２ａのゲートにはハイレベルの信号が入力され、トランジスタＰ１６２ｂのゲートにはローレベルの信号が入力される。したがって、トランジスタＰ１６２ｂがオン状態となり、トランジスタＰ６２のゲートが、トランジスタＰ１６２ｂを介して自身の一方の端部と接続される。これにより、トランジスタＰ６２はオン状態となり、ダイオード接続トランジスタとして機能する。また、トランジスタＮ６２は、ゲートにハイレベルの信号が入力されオン状態となる。よって、トランジスタＰ６２、Ｎ６２はいずれもオン状態となり、これらのトランジスタＰ６２、Ｎ６２を介して第２の電流が供給される。すなわち、ハイレベルの電流供給切替信号ＲＳＩは、第２の電流を供給する電流供給切替信号となる。
【００８７】
この間、ゲート回路Ｇ４では、図７に示すように、入力されたハイレベルの電流供給切替信号ＲＳＩに対応するローレベルの反転信号ＲＳＤは出力されておらず、反転信号ＲＳＤはハイレベルの状態が維持されている。
【００８８】
第２の電流が供給されることにより、電源線ＡＲＶＳＳの電位は、図８に示すように、所定の電位（例えばＶ２）まで急速に上昇し安定する。これに対応して、メモリセルＭＣ（メモリセルアレイ）のリーク電流は、図８に示すように、急速に低減される。
【００８９】
その後、ゲート回路Ｇ４が、図７に示すように、入力されたハイレベルの電流供給切替信号ＲＳＩに対応するローレベルの反転信号ＲＳＤを出力すると、ゲート回路Ｇ３の入力端にローレベルの反転信号ＲＳＤが入力される。
【００９０】
これにより、ゲート回路Ｇ３はローレベルの電流供給切替信号ＲＳＩを出力し、出力されたローレベルの電流供給切替信号ＲＳＩがゲート回路Ｇ１に入力される。したがって、ゲート回路Ｇ１は、ハイレベルの信号を出力し、トランジスタＰ１６２ａがオン状態となり、トランジスタＰ６２がオフ状態となる。また、トランジスタＮ６２もオフ状態となる。これにより、トランジスタＰ６２、Ｎ６２を介した第２の電流の供給が停止する。すなわち、ローレベルの電流供給切替信号ＲＳＩは、第２の電流の供給を停止する電流供給切替信号となる。このように、第２の電位調整部１６２は、第２の電流の供給を開始したのち、所定の電流供給時間が経過すると第２の電流の供給を停止する。
【００９１】
第２の電流の供給が停止すると、電源線ＡＲＶＳＳの電位は、図８に示すように、所定の電位（例えばＶ２）より少し低い電位（例えばＶ１）まで低下して安定する。これは、メモリセルＭＣのリーク電流及び第１の電流に基づいて、電源線ＡＲＶＳＳの電位が調整されるからである。また、これに対応して、メモリセルＭＣ（メモリセルアレイ）のリーク電流は、図８に示すように、わずかに増加することとなる。
【００９２】
本実施の形態によれば、前述の実施の形態における効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部２６０は、第２の電位調整部１６２を介した第２の電流の供給を開始したのち、所定の電流供給時間が経過すると第２の電流の供給を停止する。この構成によれば、第２の電流が供給される期間が制限されるので、電源線ＡＲＶＳＳに供給される電流量がさらに抑えられる。これにより、製品のテストに要する消費電力がさらに低減される。また、これにより、本実施の形態における電位の調整方法は、通常動作時にも使用することが可能である。
【００９３】
また、本実施の形態によれば、電流供給切替信号生成部２６８は、第２の電流を供給する電流供給切替信号を出力したのち、所定の電流供給時間が経過すると、第２の電流の供給を停止する電流供給切替信号を出力する。この構成によれば、電流供給切替信号生成部２６８により、電流供給時間の調整を行うことが可能となる。
【００９４】
また、本実施の形態によれば、電流供給切替信号生成部２６８に複数のインバータ回路が直列に接続されたゲート回路Ｇ４が設けられている。この構成によれば、ゲート回路Ｇ４は、電流供給切替信号ＲＳＩが入力されてから所定の時間が経過した後に、対応する反転信号ＲＳＤを出力するので、電流供給時間を容易に調整することが可能となる。
【００９５】
（実施の形態４）
次に、本発明の実施の形態４について説明する。本実施の形態では、電流供給時間を調整するその他の例について説明する。図９は、本発明の実施の形態４に係るメモリ部電位制御部の構成の一例を示す図である。なお、図９では、メモリ部電位制御部３６０及び複数のメモリセルブロックＭＢが示されている。
【００９６】
メモリ部電位制御部３６０は、図９に示すように、例えば、第１の電位調整部６１、第２の電位調整部１６２、電流供給切替信号生成部３６８、ゲート回路Ｇ１等を備えている。これらのうち、第１の電位調整部６１、第２の電位調整部１６２、ゲート回路Ｇ１は、前述の実施の形態と同様の構成を備えている。
【００９７】
電流供給切替信号生成部３６８は、図９に示すように、例えば、ゲート回路Ｇ３、Ｇ４、Ｇ５、トランジスタＰ３６８ａ、Ｎ３６８ａ、電流供給時間調整部ＤＬＹ等を備えている。ゲート回路Ｇ５は、例えばインバータ回路で構成されている。ゲート回路Ｇ５の入力端はゲート回路Ｇ３の出力端と接続されている。ゲート回路Ｇ５の出力端は、トランジスタＰ３６８ａのゲート及びトランジスタＮ３６８のゲートと接続されている。
【００９８】
トランジスタＰ３６８ａの一方の端部、及びトランジスタＮ３６８ａの一方の端部は、互いに接続されている。トランジスタＰ３６８ａの他方の端部は、例えば電源線ＶＤＤと接続されている。トランジスタＮ３６８ａの他方の端部は、例えば電源線ＶＳＳと接続されている。トランジスタＰ３６８ａの一方の端部、及びトランジスタＮ３６８ａの一方の端部はゲート回路Ｇ４の入力端と接続されている。
【００９９】
トランジスタＰ３６８ａ、Ｎ３６８ａは、インバータ回路を構成している。したがって、トランジスタＰ３６８ａ、Ｎ３６８ａで構成されるインバータ回路は、ゲート回路Ｇ３から出力された電流供給切替信号ＲＳＩと同一の論理を構成する電流供給時間調整信号ＲＳＤＬＹを出力する。すなわち、これらの回路により、電流供給切替信号ＲＳＩに基づいた電流供給時間調整信号ＲＳＤＬＹが生成される。これにより、電流供給時間調整信号ＲＳＤＬＹの減衰による論理反転等の不具合の発生が抑えられる。
【０１００】
電流供給時間調整部ＤＬＹは、例えば負荷容量Ｃ３６８ａ等で構成されている。負荷容量Ｃ３６８ａは、図９に示すように、ＮＭＯＳで構成されている。負荷容量Ｃ３６８ａは、ＮＭＯＳ以外にも、例えばＰＭＯＳで構成されてもよいし、対向する一対の配線層等で構成されてもよい。また、負荷容量Ｃ３６８ａは、所定の容量値を満たすものであれば、図９に示すように、複数（ｍ個）に分割されて構成されてもよいし、１個で構成されてもよい。負荷容量は、トランジスタＰ３６８ａ、Ｎ３６８ａで構成されるインバータ回路の出力端と、ゲート回路Ｇ４の入力端とを接続する配線と接続されている。
【０１０１】
負荷容量Ｃ３６８ａの容量値は、例えば、第２の電位調整部１６２と接続されているメモリセルＭＣの個数に基づいて設定される。負荷容量Ｃ３６８ａの容量値は、電位調整の開始後、電源線ＡＲＶＳＳの電位が十分な電位（例えばＶ１）上昇するまでの期間、第２の電流が供給されるように設定される。詳しくは、負荷容量Ｃ３６８ａの容量値は、トランジスタＮ６２と接続されたメモリセルＭＣの個数に基づいて設定される。
【０１０２】
詳しくは、負荷容量Ｃ３６８ａを構成するトランジスタは、電流供給時間調整信号ＲＳＤＬＹを駆動するトランジスタＰ３６８ａの駆動能力と負荷容量Ｃ３６８ａの容量値との比率が、トランジスタＮ６２の駆動能力と、電源線ＡＲＶＳＳと接続されたトランジスタ（ここではすべてＮＭＯＳ）の寄生容量との比率と同等になるように構成されていることが好ましい。
【０１０３】
図９では、トランジスタＮ６２が、それぞれのメモリブロックＭＢに対応して設けられているので、負荷容量Ｃ３６８ａの容量値は、メモリブロックＭＢに設けられたメモリセルＭＣの個数に基づいて設定される。また、ゲート回路Ｇ４においても、信号を遅延させることができるので、負荷容量Ｃ３６８ａの容量値は、ゲート回路Ｇ４における遅延時間も考慮して設定されることが好ましい。
【０１０４】
このように構成された電流供給時間調整部ＤＬＹは、電流供給時間調整信号ＲＳＤＬＹに基づいて電流供給時間を調整する。詳しくは、電流供給時間調整部ＤＬＹは、負荷容量Ｃ３６８ａにより電流供給時間調整信号ＲＳＤＬＹを遅延させることにより電流供給時間を調整する。具体的には、電流供給時間調整部ＤＬＹは、例えば、電位調整により上昇した電源線ＡＲＶＳＳの電位が安定すると即座に第２の電流の供給が停止されるように設定される。
【０１０５】
［負荷容量等の配置について］
次に、負荷容量Ｃ３６８ａの配置について説明する。図１０は、本発明の実施の形態４に係るメモリ部電位制御部の構成の一例を示すレイアウト図である。図１０では、第１の電位調整部６１、第２の電位調整部１６２を構成するトランジスタＰ６２、Ｎ６２、Ｐ１６２ａ、Ｐ１６２ｂ、電流供給時間調整部ＤＬＹの負荷容量３６８ａのレイアウトの一例が示されている。また、図１０では、一部のメモリセルＭＣのレイアウトの一例が示されている。
【０１０６】
図１０には、例えば、各トランジスタを構成する拡散層Ｄｉｆｆ、ゲート層Ｐｏｌｙのレイアウトが示されている。また、図１０には、拡散層Ｄｉｆｆ及びゲート層Ｐｏｌｙと接続される各種の電源線、配線と接続するためのコンタクトホールＣｏｎｔのレイアウトも示されている。なお、図１０では、すべてのコンタクトホールに符号を付しているわけではない。拡散層Ｄｉｆｆ及びゲート層Ｐｏｌｙとの混同を起こさない範囲で、一部のコンタクトホールにのみ符号「Ｃｏｎｔ」を付している。
【０１０７】
前述したように、負荷容量Ｃ３６８ａの容量値は、メモリブロックＭＢに設けられたメモリセルＭＣの個数に基づいて設定される。また、メモリブロックＭＢは、図１０に示すように、Ｘ軸方向（第１の方向）に沿って配置されている。このとき、負荷容量Ｃ３６８ａは、Ｙ軸方向（第２の方向）に沿って配置されていることが好ましい。具体的には、負荷容量Ｃ３６８ａは、端部のメモリブロックＭＢのＹ軸方向側の近傍に、Ｙ軸方向に沿って配置されていることが好ましい。
【０１０８】
例えば、負荷容量Ｃ３６８ａが図示で左端のメモリブロックＭＢの近傍に配置される場合、負荷容量Ｃ３６８ａは、左端のメモリブロックＭＢの左側の近傍に、Ｙ軸方向に沿って配置される。また、負荷容量Ｃ３６８ａが図示で右端のメモリブロックＭＢの近傍に配置される場合、負荷容量Ｃ３６８ａは、右端のメモリブロックＭＢの右側の近傍に、Ｙ軸方向に沿って配置される。このように負荷容量Ｃ３６８ａを配置すれば、メモリブロックＭＢの個数が増加しても、負荷容量Ｃ３６８ａを効率的に配置することが可能である。
【０１０９】
また、メモリブロックＭＢ内のメモリセルＭＣの個数が増加し、メモリセルアレイがＹ軸方向に拡がっても、追加される負荷容量Ｃ３６８ａをＹ軸方向に順次配置することが可能となり、負荷容量Ｃ３６８ａを効率的に配置することが可能となる。
【０１１０】
本実施の形態では、図９に示すように、第１の電位調整部６１のトランジスタＮ６１、第２の電位調整部１６２のトランジスタＰ６２、Ｎ６２は、それぞれのメモリブロックＭＢに対応して設けられている。そこで、これらのトランジスタＮ６１、Ｐ６２、Ｎ６２の配置について説明する。
【０１１１】
それぞれのトランジスタＮ６１、Ｐ６２、Ｎ６２は、対応するメモリブロックＭＢのＹ軸側の近傍に、Ｘ軸方向に沿って配置されていることが好ましい。例えば、トランジスタＮ６１、Ｐ６２、Ｎ６２は、図示で下側のメモリブロックＭＢの近傍に配置され、Ｘ軸方向に沿って配置される。また、トランジスタＮ６１、Ｐ６２、Ｎ６２は、図示で上側のメモリブロックＭＢの近傍に配置され、Ｘ軸方向に沿って配置されてもよい。
【０１１２】
いずれの場合にも、すべてのトランジスタＮ６１、Ｐ６２、Ｎ６２が、メモリブロックＭＢに対して同じ側に配置されていることが好ましい。すなわち、すべてのトランジスタＮ６１、Ｐ６２、Ｎ６２が、図示でメモリブロックＭＢの下側に配置されるか、上側に配置されていることが好ましい。これにより、すべてのトランジスタＮ６１、Ｐ６２、Ｎ６２を効率的に配置することが可能となる。また、メモリブロックＭＢの個数が変動してもトランジスタＮ６１、Ｐ６２、Ｎ６２の配置に与える影響が抑えられる。
【０１１３】
なお、図９、図１０では、それぞれのトランジスタＮ６１、Ｐ６２、Ｎ６２が、対応するメモリブロックＭＢ内に設けられているが、メモリブロックＭＢの外側に設けられてもよい。
【０１１４】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部３６０による、メモリセルＭＣに印加される電位の調整方法について説明する。図１１は、本発明の実施の形態４に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図１１では、電源線ＡＲＶＳＳの電位の変化が示されている。また、図１１では、メモリブロックＭＢあたりのメモリセルＭＣの個数に多寡に応じた電源線ＡＲＶＳＳの電位の変化が示されている。
【０１１５】
また、図１１では、メモリブロックＭＢあたりのメモリセルＭＣの個数に多寡に応じた、電流供給切替信号ＲＳＩ及び電流供給時間調整信号ＲＳＤＬＹの電位の変化が示されている。具体的には、メモリブロックＭＢあたりのメモリセルＭＣの個数が少ない場合（すなわち負荷容量Ｃ３６８ａの容量値が小さい場合）には点線でそれぞれの電位が示され、メモリブロックＭＢあたりのメモリセルＭＣの個数が多い場合（すなわち負荷容量Ｃ３６８ａの容量値が大きい場合）には実線でそれぞれの電位が示されている。
【０１１６】
信号線ＮＭＡ、ＲＳがハイレベルに設定され、メモリ部電位制御部３６０による電位の調整が開始されると、図１１に示すように、ゲート回路Ｇ３はハイレベルの電流供給切替信号ＲＳＩを出力する。これにより、第２の電位調整部１６２では、トランジスタＰ６２、Ｎ６２がオン状態となり、第２の電流の供給が開始される。
【０１１７】
一方、トランジスタＰ３６８ａ、Ｎ３６８ａで構成されるインバータ回路は、ハイレベルの電流供給切替信号ＲＳＩに基づいた、ハイレベルの電流供給時間調整信号ＲＳＤＬＹを出力する。ただし、電流供給時間調整信号ＲＳＤＬＹの電位は、図１１に示すように、負荷容量Ｃ３６８ａの影響を受けて、電流供給切替信号ＲＳＩよりも緩やかに上昇するので、所定の時間をかけてハイレベルに達することとなる。これにより、電流供給時間調整部ＤＬＹにおいて、第２の電流の電流供給時間が調整される。
【０１１８】
ゲート回路Ｇ４は、ハイレベルに達した電流供給時間調整信号ＲＳＤＬＹに対応するローレベルの反転信号ＲＳＤを出力する。そして、ゲート回路Ｇ３は、ローレベルの電流供給切替信号ＲＳＩを出力する。これにより、トランジスタＰ６２、Ｎ６２がオフ状態となり、第２の電流の供給は停止される。
【０１１９】
例えば、図１１に示すように、負荷容量Ｃ３６８ａの容量値が小さい場合には、負荷容量Ｃ３６８ａの容量値が大きい場合よりも短時間で、電流供給時間調整信号ＲＳＤＬＹの電位がハイレベルに達する。このため、負荷容量Ｃ３６８ａの容量値が小さい場合のほうが、負荷容量Ｃ３６８ａの容量値が大きい場合よりも電流供給時間は短くなる。
【０１２０】
また、図１１に示すように、メモリブロックＭＢあたりのメモリセルＭＣの個数が少ない場合のほうが、メモリブロックＭＢあたりのメモリセルＭＣの個数が多い場合よりも短時間で電源線のＡＲＶＳＳの電位が上昇する。
【０１２１】
＜本実施の形態による効果＞
本実施の形態によれば、前述の実施の形態における効果に加え、以下の効果が得られる。本実施の形態によれば、電流供給時間調整部ＤＬＹは、電流供給時間調整信号ＲＳＤＬＹに基づいて第２の電流の電流供給時間を調整する。この構成によれば、電流供給時間を自在に調整することができるので、電流供給時間を適切に調整することが可能となる。これにより、安定したときの電源線ＡＲＶＳＳの電位の上昇が抑えられ、電位調整に要する消費電力が抑えられる。
【０１２２】
また、本実施の形態によれば、電流供給時間調整部ＤＬＹが負荷容量Ｃ３６８ａで構成されている。この構成によれば、電流供給時間調整部ＤＬＹが簡略化されるので、容易に電流供給時間調整部ＤＬＹを構成することが可能となる。
【０１２３】
また、本実施の形態によれば、負荷容量Ｃ３６８ａは、ＰＭＯＳやＮＭＯＳで構成されている。この構成によれば、その他の回路ブロックの製造プロセスにおいて負荷容量Ｃ３６８ａが同時に形成されるので、負荷容量Ｃ３６８ａの形成に要する特別なコストや時間を必要としない。
【０１２４】
また、本実施の形態によれば、負荷容量Ｃ３６８ａの容量値は、トランジスタＮ６２と接続されているメモリセルＭＣの個数に基づいて設定されている。この構成によれば、トランジスタＮ６２と接続されているメモリセルＭＣの個数に基づいた適切な電流供給時間が設定される。これにより、電源線ＡＲＶＳＳの電位設定に要する消費電力が適切に調整される。
【０１２５】
また、本実施の形態によれば、メモリ部２０は複数のメモリブロックＭＢを備えている。また、それぞれのメモリブロックＭＢに対応するトランジスタＰ６２、Ｎ６２が設けられている。そして、負荷容量Ｃ３６８ａの容量値は、メモリブロックＭＢに設けられたメモリセルＭＣの個数に基づいて設定される。
【０１２６】
この構成によれば、メモリブロックＭＢあたりのメモリセルＭＣの個数に基づいた適切な電流供給時間が設定される。これにより、電源線ＡＲＶＳＳの電位設定に要する消費電力が適切に調整される。また、この構成によれば、メモリブロックＭＢごとに、第２の電流が供給されるので、電流供給時間調整部ＤＬＹを構成する負荷容量Ｃ３６８ａの容量値を低減させることが可能となる。これにより、負荷容量Ｃ３６８ａのチップ面積が抑えられる。
【０１２７】
また、本実施の形態によれば、負荷容量Ｃ３６８ａを構成するトランジスタは、電流供給時間調整信号ＲＳＤＬＹを駆動するトランジスタＰ３６８ａの駆動能力と負荷容量Ｃ３６８ａの容量値との比率が、トランジスタＮ６２の駆動能力と、電源線ＡＲＶＳＳと接続されたトランジスタの寄生容量との比率と同等になるように構成されている。
【０１２８】
この構成によれば、メモリセルアレイの行数、列数、電位、温度等の条件の変動、製造工程におけるトランジスタの閾値電圧のばらつき等が生じても、最適なタイミングで電流供給切替信号ＲＳＩを切り替えることが可能となる。これにより、電流供給時間を適切に調整することが可能となる。
【０１２９】
また、本実施の形態によれば、複数のメモリブロックＭＢは、Ｘ軸方向に沿って配置されている。そして、負荷容量Ｃ３６８ａは、端部のメモリブロックのＸ軸方向側の近傍に、Ｙ軸方向に沿って配置されている。この構成によれば、メモリブロックＭＢの個数が増加しても、負荷容量Ｃ３６８ａを効率的に配置することが可能である。また、メモリブロックＭＢ内のメモリセルＭＣの個数が増加しても、追加される負荷容量Ｃ３６８ａをＹ軸方向に順次配置することが可能となり、負荷容量Ｃ３６８ａを効率的に配置することが可能となる。
【０１３０】
また、本実施の形態によれば、トランジスタＮ６１、Ｐ６２、Ｎ６２は、対応するメモリブロックＭＢのＹ軸方向側の近傍に、Ｘ軸方向に沿って配置されている。この構成によれば、トランジスタＮ６１、Ｐ６２、Ｎ６２を効率的に配置することが可能となる。また、メモリブロックＭＢの個数が変動してもトランジスタＮ６１、Ｐ６２、Ｎ６２の配置に与える影響が抑えられる。
【０１３１】
（実施の形態５）
次に、本発明の実施の形態５について説明する。これまでの実施の形態では、低電位側の電源線ＡＲＶＳＳの電位のみを調整していたが、本実施の形態では、高電位側の電位も調整する場合について説明する。
【０１３２】
図１２は、本発明の実施の形態５に係るメモリ部電位制御部の構成の一例を示す図である。なお、図１２では、メモリ部電位制御部４６０及び複数のメモリセルＭＣが示されている。
【０１３３】
これまでの実施の形態では、メモリセルＭＣの高電位側は電源線ＶＤＤと接続されていたが、本実施の形態のメモリセルＭＣの高電位側の端部（第２の端部）は、図１２に示すように、電源線ＡＲＶＤＤと接続されている。電源線ＡＲＶＤＤは、後述するトランジスタＰ４６３を介して電源線ＶＤＤと接続されている。
【０１３４】
メモリ部電位制御部４６０は、図１２に示すように、第１の電位調整部６１、第２の電位調整部６２、第３の電位調整部４６３、第４の電位調整部４６４、ゲート回路Ｇ１等を備えている。
【０１３５】
第３の電位調整部４６３は、図１２に示すように、トランジスタＰ４６３、Ｐ４６３ａ、Ｎ４６３ａ、ゲート回路Ｇ６を備えている。これらのうち、例えば、トランジスタＮ４６３ａはＮＭＯＳで構成され、トランジスタＰ４６３、Ｐ４６３ａはＰＭＯＳで構成されている。
【０１３６】
ゲート回路Ｇ６は、例えばインバータ回路で構成されている。ゲート回路Ｇ６の入力端は、例えば信号線ＲＳと接続されている。ゲート回路Ｇ６の出力端は、トランジスタＰ４６３ａ、Ｎ４６３ａのゲートと接続されている。
【０１３７】
トランジスタＰ４６３ａの一方の端部、及びトランジスタＮ４６３ａの一方の端部は、互いに接続されている。トランジスタＰ４６３ａの他方の端部は電源線ＡＲＶＤＤと接続され、トランジスタＮ４６３ａの他方の端部は、例えば電源線ＶＳＳと接続されている。トランジスタＰ４６３ａ、Ｎ４６３ａのゲートは、ゲート回路Ｇ６の出力端と接続されている。トランジスタＰ４６３ａ、Ｎ４６３ａの一方の端部は、トランジスタＰ４６３のゲートと接続されている。
【０１３８】
トランジスタＰ４６３の一方の端部は電源線ＶＤＤ（第２のソース）と接続され、他方の端部は電源線ＡＲＶＤＤ（メモリセルＭＣの第２の端部）と接続されている。すなわち、トランジスタＰ４６３の他方の端部は、メモリセルＭＣの第２の端部及びトランジスタＰ４６３ａの他方の端部と接続されている。トランジスタＰ４６３は、電源線ＶＤＤと電源線ＡＲＶＤＤとの間に第３の電流を供給するトランジスタである。
【０１３９】
第４の電位調整部４６４は、図１２に示すように、例えば、トランジスタＰ４６４、Ｎ４６４を備えている。これらのうち、例えば、トランジスタＮ４６４はＮＭＯＳで構成され、トランジスタＰ４６４はＰＭＯＳで構成されている。
【０１４０】
トランジスタＰ４６４の一方の端部、及びトランジスタＮ４６４の一方の端部は、互いに接続されている。トランジスタＮ４６４の他方の端部は、電源線ＶＳＳ（第１のソース）と接続され、トランジスタＰ４６４の他方の端部は、電源線ＡＲＶＤＤと接続されている。トランジスタＰ４６４のゲートは、ゲート回路Ｇ１の出力端と接続されている。トランジスタＮ４６４のゲートは、第２の電位調整部６２のゲート回路Ｇ２の出力端と接続されている。トランジスタＰ４６４、Ｎ４６４は、電源線ＶＳＳと電源線ＡＲＶＤＤとの間に第４の電流を供給するトランジスタである。
【０１４１】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部４６０による、メモリセルＭＣに印加される電位の調整方法について説明する。なお、以下では、主に電源線ＡＲＶＤＤの電位調整について説明し、必要に応じて電源線ＡＲＶＳＳの電位調整についても説明することとする。
【０１４２】
図１３は、本発明の実施の形態５に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図１３では、電源線ＡＲＶＳＳ、ＡＲＶＤＤの電位の変化が示されている。また、図１３では、本実施の形態による電位調整が行われない場合の電位の変化も示されている。
【０１４３】
信号線ＮＭＡ、ＲＳの電位がともにハイレベルに設定されると、メモリ部電位制御部４６０による電位の調整が行われる。ゲート回路Ｇ１の両方の入力端にハイレベルの信号が入力されると、出力端からローレベルの信号が出力される。
【０１４４】
第４の電位調整部４６４では、トランジスタＰ４６４のゲートにローレベルの信号、トランジスタＮ４６４のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタＰ４６４、Ｎ４６４はともにオン状態となる。そうすると、トランジスタＰ４６４、Ｎ４６４は、電源線ＶＤＤと電源線ＡＲＶＳＳとの間に第４の電流を流す。なお、電源線ＶＳＳは低電位の電源と接続されているため、電源線ＶＳＳの電位は、電源線ＡＲＶＤＤの電位よりも低くなっている。このため、第４の電流は、電源線ＡＲＶＤＤから電源線ＶＳＳへ向かって流れることとなる。
【０１４５】
次に、第３の電位調整部４６３では、トランジスタＮ４６３ａはオフ状態となり、トランジスタＰ４６３ａはオン状態となる。そうすると、トランジスタＰ４６３のゲートは、トランジスタＰ４６３ａを介してトランジスタＰ４６３の他方の端部（電源線ＡＲＶＤＤ）と接続される。このため、トランジスタＰ４６３のゲートの電位は、おおよそトランジスタＰ４６３ａの閾値電圧程度、電源線ＡＲＶＤＤの電位よりも低く設定される。これにより、トランジスタＰ４６３は、トランジスタＰ４６３ａを介してダイオード接続されることとなる。言い換えれば、トランジスタＰ４６３は、ダイオード接続トランジスタとして機能する。
【０１４６】
したがって、トランジスタＰ４６３は、トランジスタＰ４６３ａによるゲート電圧の制御により、第３の電流の電流量（電流値）を抑えつつ、電源線ＶＤＤと電源線ＡＲＶＤＤとの間に第３の電流を流す。なお、電源線ＶＤＤは高電位の電源と接続されているため、電源線ＶＤＤの電位は、電源線ＡＲＶＤＤの電位よりも高くなっている。このため、第３の電流は、電源線ＶＤＤから電源線ＡＲＶＤＤへ向かって流れることとなる。
【０１４７】
このように、電源線ＡＲＶＤＤには、第３の電位調整部４６３を介して第３の電流が流れ込んでいる。一方、電源線ＡＲＶＤＤからは、メモリセルＭＣのリーク電流、第４の電位調整部４６４を介して第４の電流が流れ出ている。メモリ部電位制御部４６０は、これらの電流に基づいて電源線ＡＲＶＤＤ（メモリセルＭＣの第２の端部）の電位を調整している。なお、メモリ部電位制御部４６０は、電源線ＡＲＶＤＤの電位調整とともに、電源線ＡＲＶＳＳの電位調整を行っている。
【０１４８】
メモリ部電位制御部４６０による電位調整が行われると、図１３に示すように、電源線ＡＲＶＤＤの電位は急速に低下し、低下した所定の電位で安定することとなる。
【０１４９】
本実施の形態によれば、前述の実施の形態による効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部４６０は、第３の電位調整部４６３を介して供給される第３の電流と、第４の電位調整部４６４を介して供給される第４の電流と、リーク電流と、に基づいて電源線ＡＲＶＤＤの電位を調整する。
【０１５０】
この構成によれば、電源線ＡＲＶＤＤからは、第４の電流が流れ出るので、電源線ＡＲＶＤＤの電位を急速に低下させ、低下した電位で安定させることができる。これにより、電源線ＡＲＶＤＤにおいても、電源線ＡＲＶＤＤの電位を短時間で所定の電位に設定することができ、製品のテスト時間が短縮される。
【０１５１】
（実施の形態６）
次に、本発明の実施の形態６について説明する。本実施の形態では、電源線ＡＲＶＳＳと電源線ＡＲＶＤＤとが電位調整部を介して接続される場合について説明する。図１４は、本発明の実施の形態６に係るメモリ部電位制御部の構成の一例を示す図である。なお、図１４では、メモリ部電位制御部５６０及び複数のメモリセルＭＣが示されている。
【０１５２】
メモリ部電位制御部５６０は、図１４に示すように、第１の電位調整部６１、第３の電位調整部４６３、第５の電位調整部５６５、ゲート回路Ｇ１等を備えている。
【０１５３】
第５の電位調整部５６５は、図１４に示すように、例えば、ゲート回路Ｇ７、トランジスタＰ５６５、Ｎ５６５を備えている。これらのうち、例えば、トランジスタＮ５６５はＮＭＯＳで構成され、トランジスタＰ５６５はＰＭＯＳで構成されている。
【０１５４】
トランジスタＰ５６５の一方の端部、及びトランジスタＮ５６５の一方の端部は、互いに接続されている。トランジスタＰ５６５の他方の端部は、電源線ＡＲＶＤＤ（メモリセルＭＣの第２の端部）と接続され、トランジスタＮ５６５の他方の端部は、電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）と接続されている。トランジスタＰ５６５のゲートは、ゲート回路Ｇ１の出力端と接続されている。トランジスタＮ６２のゲートは、ゲート回路Ｇ７の出力端と接続されている。トランジスタＰ５６５、Ｎ５６５は、電源線ＡＲＶＤＤと電源線ＡＲＶＳＳとの間に第５の電流を供給するトランジスタである。
【０１５５】
ゲート回路Ｇ７は、例えばインバータ回路で構成されている。ゲート回路Ｇ７の入力端はゲート回路Ｇ１の出力端と接続され、出力端はトランジスタＮ５６５のゲートと接続されている。
【０１５６】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部５６０による、メモリセルＭＣに印加される電位の調整方法について説明する。図１５は、本発明の実施の形態６に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図１５では、電源線ＡＲＶＳＳ、ＡＲＶＤＤの電位の変化が示されている。また、図１５では、本実施の形態による電位調整が行われない場合の電位の変化、及び前述した実施の形態５における電源線ＡＲＶＳＳ、ＡＲＶＤＤの電位の変化も示されている。
【０１５７】
信号線ＮＭＡ、ＲＳの電位がともにハイレベルに設定されると、メモリ部電位制御部４６０による電位の調整が行われる。ゲート回路Ｇ１の両方の入力端にハイレベルの信号が入力されると、出力端からローレベルの信号が出力される。
【０１５８】
第５の電位調整部５６５では、トランジスタＰ５６５のゲートにローレベルの信号、トランジスタＮ５６５のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタＰ５６５、Ｎ５６５はともにオン状態となる。そうすると、トランジスタＰ５６５、Ｎ５６５は、電源線ＡＲＶＤＤと電源線ＡＲＶＳＳとの間に第５の電流を流す。なお、電源線ＡＲＶＤＤは電源線ＡＲＶＳＳよりも電位が高くなっている。このため、第５の電流は、電源線ＡＲＶＤＤから電源線ＡＲＶＳＳへ向かって流れることとなる。
【０１５９】
このように、電源線ＡＲＶＳＳには、第５の電位調整部５６５を介した第５の電流、メモリセルＭＣのリーク電流が流れ込んでいる。一方、電源線ＡＲＶＳＳからは、第１の電位調整部６１を介して第１の電流が流れ出ている。メモリ部電位制御部５６０は、これらの電流に基づいて電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）の電位を調整している。
【０１６０】
電源線ＡＲＶＤＤには、第３の電位調整部４６３を介して第３の電流が流れ込んでいる。一方、電源線ＡＲＶＤＤからは、メモリセルＭＣのリーク電流、第５の電位調整部５６５を介して第５の電流が流れ出ている。メモリ部電位制御部５６０は、これらの電流に基づいて電源線ＡＲＶＤＤ（メモリセルＭＣの第２の端部）の電位を調整している。
【０１６１】
メモリ部電位制御部５６０による電位調整が行われると、図１５に示すように、電源線ＡＲＶＳＳの電位は急速に上昇し、上昇した所定の電位で安定することとなり、電源線ＡＲＶＤＤの電位は急速に低下し、低下した所定の電位で安定することとなる。ただし、本実施の形態では、電源線ＡＲＶＳＳと電源線ＡＲＶＤＤとが、トランジスタＮ５６５、Ｐ５６５を介して接続されているので、図１５に示すように、実施の形態５よりも電源線ＡＲＶＳＳの電位の上昇が抑えられ、電源線ＡＲＶＤＤの電位の下降が抑えられる。例えば、これらの電源線ＡＲＶＳＳ、ＡＲＶＤＤ間の電位差は、おおよそトランジスタＮ５６５、Ｐ５６５のそれぞれの閾値電圧の合計の電圧程度確保されることとなる。
【０１６２】
本実施の形態によれば、前述の実施の形態による効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部５６０は、第５の電位調整部５６５を構成するトランジスタＮ５６５、Ｐ５６５を介して、電源線ＡＲＶＳＳと電源線ＡＲＶＤＤとの間に第５の電流を供給する。
【０１６３】
この構成によれば、電源線ＡＲＶＳＳと電源線ＡＲＶＤＤと間の電位差を確保することができるので、メモリセルＭＣのデータ保持特性を維持しつつ電源線ＡＲＶＳＳ、ＡＲＶＤＤの電位調整を行うことが可能となる。また、リーク電流をさらに低減させることが可能である。
【０１６４】
（実施の形態７）
次に、本発明の実施の形態７について説明する。前述の実施の形態では、メモリ部電位制御部により、電源線ＶＤＤを起源とする電流を供給することにより、電源線ＡＲＶＳＳの電位を調整している。これらの構成は、例えば低温状態や常温状態のようなリーク電流が少ないような場合であってもテスト時間を短縮することを可能にした。
【０１６５】
しかし、リーク電流が多い高温状態におけるテストのみを想定している場合には、必ずしもこれらの構成を備えていなくともテスト時間を短縮することが可能である。この場合、例えば、第１のソースとの間に供給される電流のみで電源線ＡＲＶＳＳの電位を調整することが可能である。そこで、本実施の形態では、高温状態において、第１のソースとの間に供給される電流のみで電源線ＡＲＶＳＳの電位を調整する場合について説明する。
【０１６６】
図１６は、本発明の実施の形態７に係るメモリ部電位制御部の構成の一例を示す図である。なお、図１６では、メモリ部電位制御部６６０及び複数のメモリセルＭＣが示されている。
【０１６７】
メモリ部電位制御部６６０は、図１６に示すように、第１の電位調整部６１、第６の電位調整部６６６、ゲート回路Ｇ８、Ｇ９等を備えている。
【０１６８】
第６の電位調整部６６６は、図１６に示すように、例えば、トランジスタＮ６６６、Ｐ６６６ａ、Ｎ６６６ａ、Ｎ６６６ｂを備えている。これらのうち、例えば、トランジスタＮ６６６、Ｎ６６６ａ、Ｎ６６６ｂはＮＭＯＳで構成され、トランジスタＰ６６６ａはＰＭＯＳで構成されている。
【０１６９】
トランジスタＰ６６６ａの一方の端部、及びトランジスタＮ６６６ａの一方の端部は、互いに接続されている。トランジスタＰ６６６ａの他方の端部は電源線ＶＤＤと接続され、トランジスタＮ６６６ａの他方の端部は電源線ＡＲＶＳＳと接続されている。トランジスタＰ６６６ａのゲートは信号線ＲＳと接続されている。トランジスタＮ６６６ａのゲートは、ゲート回路Ｇ８の出力端と接続されている。トランジスタＰ６６６ａ、Ｎ６６６ａの一方の端部は、トランジスタＮ６６６のゲート、及びトランジスタＮ６６６ｂ一方の端部と接続されている。
【０１７０】
トランジスタＮ６６６ｂの他方の端部は、電源線ＶＳＳと接続されている。トランジスタＮ６６６ｂのゲートは、ゲート回路Ｇ９の出力端と接続されている。
【０１７１】
トランジスタＮ６６６の一方の端部は電源線ＶＳＳ（第１のソース）と接続され、他方の端部は電源線ＡＲＶＳＳ（メモリセルＭＣの第１の端部）と接続されている。トランジスタＮ６６６は、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に第６の電流を供給するトランジスタである。
【０１７２】
ゲート回路Ｇ８は、２入力の論理回路で構成されている。ゲート回路Ｇ８は、一方の入力端にローレベルの信号が入力され、他方の入力端にハイレベルの信号が入力されると、ハイレベルの信号を出力する論理回路である。ゲート回路Ｇ８の一方の端部には、例えば信号線ＮＭＡが接続されており、他方の端部には、例えば信号線ＲＳが接続されている。ゲート回路Ｇ８の出力端は、トランジスタＮ６６６ａのゲートと接続されている。
【０１７３】
ゲート回路Ｇ９は、例えば２入力のＡＮＤ回路で構成されている。ゲート回路Ｇ９の入力端には、信号線ＮＭＡ、ＲＳがそれぞれ接続されている。ゲート回路Ｇ９の出力端は、トランジスタＮ６６６ｂのゲートと接続されている。
【０１７４】
［メモリセルに印加される電位の調整］
次に、メモリ部電位制御部６６０による、メモリセルＭＣに印加される電位の調整方法について説明する。なお、メモリ部電位制御部６６０を用いた電位の調整は、例えば、主に高温状態における製品のテスト時に行われる。
【０１７５】
＜＜第１の状態＞＞
信号線ＮＭＡ、ＲＳがともにハイレベルに設定されると、ゲート回路Ｇ８はローレベルの信号を出力する。また、ゲート回路Ｇ９は、ハイレベルの信号を出力する。このとき、第６の電位調整部６６６のトランジスタＮ６６６ａのゲートには、ローレベルの信号が入力される。また、トランジスタＰ６６６ａのゲートには、ハイレベルの信号が入力される。したがって、トランジスタＰ６６６ａ、Ｎ６６６ａはともにオフ状態となる。また、トランジスタＮ６６６ｂのゲートには、ハイレベルの信号が入力され、トランジスタＮ６６６ｂはオン状態となる。これにより、トランジスタＮ６６６のゲートには、トランジスタＮ６６６ｂを介してローレベルの信号が入力され、トランジスタＮ６６６はオフ状態となる。これにより、トランジスタＮ６６６を介した第６の電流の供給は行われない。
【０１７６】
一方、第１の電位調整部６１のトランジスタＰ６１ａのゲート、及びトランジスタＮ６１ａのゲートには、ハイレベルの信号が入力される。したがって、トランジスタＰ６１ａはオフ状態、トランジスタＮ６１ａはオン状態となる。これにより、トランジスタＮ６１の他方の端部（電源線ＡＲＶＳＳ）は、トランジスタＮ６１ａを介してトランジスタＮ６１のゲートと接続される。すなわち、トランジスタＮ６１は、トランジスタＮ６１ａを介してダイオード接続されることとなる。
【０１７７】
よって、信号線ＮＭＡ、ＲＳがともにハイレベルにされた場合、電源線ＡＲＶＳＳには、第１の電位調整部６１を介して第１の電流が供給される。一方、第６の電位調整部６６６を介した第６の電流の供給は停止している。したがって、メモリ部電位制御部６６０は、第１の電流及びリーク電流に基づいて電源線ＡＲＶＳＳの電位を調整する。このような状態を、第１の状態と呼ぶこととする。第１の状態では、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に供給される電流が最も少なくなっている。第１の状態で行われるテストのことを、例えば、「ＳｔａｎｄｂｙＭｏｄｅ  Ｔｅｓｔ」と称する。
【０１７８】
＜＜第２の状態＞＞
次に、信号線ＮＭＡがローレベル、信号線ＲＳがハイレベルに設定された場合について説明する。この場合、ゲート回路Ｇ８はハイレベルの信号を出力する。また、ゲート回路Ｇ９は、ローレベルの信号を出力する。このとき、トランジスタＮ６６６ａのゲートには、ハイレベルの信号が入力される。また、トランジスタＰ６６６ａのゲートには、ハイレベルの信号が入力される。したがって、トランジスタＰ６６６ａはオフ状態となり、トランジスタＮ６６６ａはオン状態となる。また、トランジスタＮ６６６ｂのゲートには、ローレベルの信号が入力され、トランジスタＮ６６６ｂはオフ状態となる。これにより、トランジスタＮ６６６の他方の端部（電源線ＡＲＶＳＳ）は、トランジスタＮ６６６ａを介してトランジスタＮ６６６のゲートと接続される。すなわち、トランジスタＮ６６６は、トランジスタＮ６６６ａを介してダイオード接続されることとなる。
【０１７９】
なお、信号線ＲＳの電位がハイレベルに設定されているので、第１の電位調整部６１の動作は第１の状態と同様である。
【０１８０】
よって、信号線ＮＭＡがローレベルに設定され、信号線ＲＳがハイレベルに設定された場合、電源線ＡＲＶＳＳには、第１の電位調整部６１を介した第１の電流、及び第６の電位調整部６６６を介した第６の電流が供給される。ただし、第６の電位調整部６６６のトランジスタＮ６６６はダイオード接続されているため、第６の電流の電流値は抑えられている。したがって、メモリ部電位制御部６６０は、第１の電流、第６の電流、及びリーク電流に基づいて電源線ＡＲＶＳＳの電位を調整する。このような状態を、第２の状態と呼ぶこととする。第２の状態では、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に供給される電流が、第１の状態よりも多くなっている。第２の状態で行われるテストのことを、例えば、「ＳｔａｎｄｂｙＭｏｄｅ」と称する。
【０１８１】
＜＜第３の状態＞＞
次に、信号線ＮＭＡがローレベル、信号線ＲＳがローレベルに設定された場合について説明する。この場合、ゲート回路Ｇ８はローレベルの信号を出力する。また、ゲート回路Ｇ９は、ローレベルの信号を出力する。このとき、トランジスタＮ６６６ａ、Ｐ６６６ａのゲートには、ローレベルの信号が入力される。したがって、トランジスタＰ６６６ａはオン状態となり、トランジスタＮ６６６ａはオフ状態となる。また、トランジスタＮ６６６ｂのゲートには、ローレベルの信号が入力され、トランジスタＮ６６６ｂはオフ状態となる。これにより、トランジスタＮ６６６のゲートには、ハイレベルの信号が入力される。したがって、トランジスタＮ６６６はオン状態となる。ただし、トランジスタＮ６６６ａがオフ状態となっているので、トランジスタＮ６６６は第２の状態のようにダイオード接続されているわけではない。
【０１８２】
一方、第１の電位調整部６１のトランジスタＰ６１ａのゲート、及びトランジスタＮ６１ａのゲートには、ローレベルの信号が入力される。したがって、トランジスタＰ６１ａはオン状態、トランジスタＮ６１ａはオフ状態となる。これにより、トランジスタＮ６１のゲートには、ハイレベルの信号が入力される。これにより、トランジスタＮ６１はオン状態となる。ただし、トランジスタＮ６１ａがオフ状態となっているので、トランジスタＮ６１は第１の状態及び第２の状態のようにダイオード接続されているわけではない。
【０１８３】
よって、信号線ＮＭＡ、ＲＳがともにローレベルに設定された場合、電源線ＡＲＶＳＳには、第１の電位調整部６１を介した第１の電流、及び第６の電位調整部６６６を介した第６の電流が供給される。ただし、第１の電位調整部６１のトランジスタＮ６１、及び第６の電位調整部６６６のトランジスタＮ６６６は、いずれもダイオード接続がなされておらず通常の接続となっているので、第１の電流及び第６の電流の電流値は制限されていない。したがって、メモリ部電位制御部６６０は、第１の電流、第６の電流、及びリーク電流に基づいて電源線ＡＲＶＳＳの電位を調整する。
【０１８４】
このような状態を、第３の状態と呼ぶこととする。第３の状態では、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に供給される電流が、第２の状態よりも多くなっている。すなわち、第３の状態において電源線ＶＳＳと電源線ＡＲＶＳＳとの間に流れる電流は３つの状態のうち最も大きくなる。第３の状態では、例えば、テスト時においてメモリセルＭＣへのデータの書き込み「Ｗｒｉｔｅ」や、データの読み出し「Ｒｅａｄ」が行われる。
【０１８５】
電源線ＡＲＶＳＳの電位が上昇し安定するまでの電位調整所要時間は、第１の状態が最も長く、第２の状態、第３の状態の順に短くなる。製品のテスト時には、実施されるテスト項目に応じて信号線ＮＭＡ、ＲＳの電位を切り替えることにより電位調整所要時間を適宜変更することができる。
【０１８６】
本実施の形態によれば、第１の電位調整部６１及び第６の電位調整部６６６を介して、電源線ＶＳＳと電源線ＡＲＶＳＳとの間に電流を供給することにより、電源線ＡＲＶＳＳの電位を調整する。この構成によれば、電源線（第１のソース）ＶＳＳと電源線ＡＲＶＳＳとの間に供給される電流のみで電源線ＡＲＶＳＳの電位を自在に調整することができる。これにより、製品のテスト項目に応じて、電源線ＡＲＶＳＳを適切な電位に設定することが可能となる。
【０１８７】
また、ダイオード接続されたトランジスタＮ６１のチャネル幅の実効長がわずかに減少し、電源線ＡＲＶＳＳの電位が高くなる。これにより、第１の電流の電流値を向上させることができるので、電源線ＡＲＶＳＳの電位をさらに短期間で電源線ＶＳＳより高い所定の電位に設定することが可能である。また、これにより、テスト時間がより短縮される。
【０１８８】
また、本実施の形態に係る半導体装置は、主に高温状態におけるテストに用いられる。低温状態や常温状態よりもリーク電流が大きいので、第１の電位調整部６１及び第６の電位調整部６６６のみを用いた電源線ＡＲＶＳＳの電位調整が可能となる。
【０１８９】
（その他の実施の形態）
前述したこれらの実施の形態以外にも、本発明の半導体装置は以下の構成を備えていてもよい。例えば、メモリ部電位制御部は、メモリ部電位制御部は、図１２に示す第３の電位調整部４６３、第４の電位調整部４６４、ゲート回路Ｇ１、Ｇ２等で構成され、電源線ＡＲＶＤＤの電位のみを調整するようにしてもよい。
【０１９０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１９１】
１…半導体装置、１０…ＣＰＵ、２０…メモリ部、３０…ワード線制御部、４０…Ｉ／Ｏ制御部、５０…アドレスデコーダ、６０…メモリ部電位制御部、６１…第１の電位調整部、６２…第２の電位調整部、１６０…メモリ部電位制御部、１６２…第２の電位調整部、２６０…メモリ部電位制御部、２６８…電流供給切替信号生成部、３６０…メモリ部電位制御部、３６８…電流供給切替信号生成部、４６０…メモリ部電位制御部、４６３…第３の電位調整部、５６０…メモリ部電位制御部、５６５…第５の電位調整部、６６０…メモリ部電位制御部、６６６…第６の電位調整部、ＡＲＶＤＤ、ＡＲＶＳＳ…電源線、Ｃ３６８ａ…負荷容量、ＤＬＹ…電流供給時間調整部、Ｇ１〜Ｇ９…ゲート回路、ＲＳＤＬＹ…電流供給時間調整信号、ＲＳＩ…電流供給切替信号、ＶＤＤ、ＶＳＳ…電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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