(57)【要約】【課題】出力データの各々を一時的に格納するメモリの有効利用を可能にし得る処理装置等の提供。【解決手段】処理装置は、不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する。【選択図】      図６
2018207406.tif 000002
【特許請求の範囲】
【請求項１】
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する、
処理装置。
【請求項２】
前記第二データ群が、前記第一データ領域に含まれるデータをそのまま維持する、請求項１に記載された処理装置。
【請求項３】
前記第一データ群が複数の前記第一データを備え、前記第二データ群が複数の前記第二データを備える、請求項１又は請求項２に記載された処理装置。
【請求項４】
前記第二データ領域が、複数の前記第一データ領域の各々から移行させたデータを各々備える前記複数の副データ領域を備える、請求項１乃至請求項３のうちのいずれか一に記載された処理装置。
【請求項５】
前記第二データが、隣接する二つの前記副データ領域の境界を表す境界情報をさらに備える、請求項４に記載された処理装置。
【請求項６】
前記境界情報が、前記第二データ領域における、前記副データ領域の開始位置を表す先頭位置情報である、請求項５に記載された処理装置。
【請求項７】
前記第一データ群が、受信した信号に含まれるデータ群である、請求項１乃至請求項６のうちのいずれか一に記載された処理装置。
【請求項８】
前記第二データ群が、送信するための信号に含まれるデータ群である、請求項１乃至請求項７のうちのいずれか一に記載された処理装置。
【請求項９】
前記第二データを記録する第二の記録部をさらに備える、請求項１乃至請求項８のうちのいずれか一に記載された処理装置。
【請求項１０】
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、
前記第二データ群を出力する、
処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データのフォーマットを変換して出力する装置に関する。
【背景技術】
【０００２】
入力データのフォーマットを変換し変換後のデータを出力する装置については、種々の開示がある。
【０００３】
例えば、特許文献１は、オーバヘッド部分を有するフレーム構成のデータを入力して外部クロックにより該メモリに書き込み、内部クロックにより該メモリから読み出す際に、該書き込みと読み出しの位相差を吸収する伝送装置を開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２９８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
送信用データ群の送信を行う際には、一般に、送信用データの各々をメモリに格納し、送出する動作が繰り返される。そのため、各々の送信用データのデータ領域のデータ容量が異なる場合には、最も大きいデータ容量のデータ領域の送信用データに合わせたメモリ設定が必要になる。これにより、不定のデータ容量（不定容量）のデータ領域の受信データを送信する場合には、メモリの無駄が生じる。
【０００６】
しかしながら、特許文献１等の装置は、不定容量のデータ領域の入力データを不定容量のデータ領域を備える出力データに変換する。そのため、特許文献１等の装置は、入力データ群に含まれる入力データのデータ領域が不定容量である場合には、送信用データ群の送出の際のメモリの無駄が生じる。
【０００７】
本発明は、出力データの各々を一時的に格納するメモリの有効利用を可能にする処理装置等の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明の処理装置は、不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する。
【発明の効果】
【０００９】
本発明の処理装置等は、出力データの各々を一時的に格納するメモリの有効利用を可能にする。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の処理装置の例を表す図である。
【図２】本実施形態の処理装置が行う移行処理の詳細例を表す概念図（その一）である。
【図３】本実施形態の処理装置が行う移行処理の詳細例を表す概念図（その二）である。
【図４】本実施形態の処理装置が行う移行処理の詳細例を表す概念図（その三）である。
【図５】本実施形態の処理装置が行う移行処理の詳細例を表す概念図（その四）である。
【図６】本実施形態の処理装置の出力データ例を表す概念図である。
【図７】本実施形態の処理装置の構成例を表す概念図である。
【図８】本実施形態の処理装置が備える構成からの出力信号例を表す図（その一）である。
【図９】本実施形態の処理装置が備える構成からの出力信号例を表す図（その二）である。
【図１０】本実施形態の処理装置が備える構成からの出力信号例を表す図（その三）である。
【図１１】本実施形態の処理装置が備える構成からの出力信号例を表す図（その四）である。
【図１２】本実施形態の処理装置の第二の構成例を表す概念図である。
【図１３】本実施形態の処理装置の最小限の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
［構成と動作］
図１は、本実施形態の処理装置の例である処理装置２０１ａを表す図である。
【００１２】
図１に表す端子ＴＡには、不定容量のデータ領域を備えるデータ（以下、「受信データ」という）を備える受信データ群が入力される。ここで、「データ領域」はデータを格納した領域（データ格納領域）をいうこととする。当該受信データは、例えばバースト受信された受信データである。
【００１３】
処理装置２０１ａは、当該受信データ群の各受信データを、規定容量のデータ領域を備えるフォーマットの出力データ（以下、「出力データ」という）に変換する移行処理を行う。ここで、「不定容量」は、定まっていないデータ容量（データ長）を意味する。また、「規定容量」は、予め定められた一定のデータ容量である。
【００１４】
出力データに含まれるデータ領域の規定容量を、仮にＮとする。
【００１５】
処理装置２０１ａは、前記受信データのデータ容量がＮを超えている場合には、前記受信データを、データ容量Ｎの副受信データとそれ以外の副受信データとに分割する。処理装置２０１ａは、前記受信データから、データ容量Ｎの副受信データを可能な限り多く切り出し、残りの、データ容量Ｎより小さい副受信データを一つ切り出す。ただし、処理装置２０１ａは、前記受信データ容量が、データ容量Ｎの倍数のときは、処理装置２０１ａは、データ容量Ｎの副受信データのみを切り出す。
【００１６】
そして、処理装置２０１ａは、データ容量Ｎのそれぞれのデータ領域にオーバヘッド領域と冗長領域とを付加した出力データを作成する。ここで、「オーバヘッド領域」は、付帯情報等を格納し得る情報領域である。また、「冗長データ領域」は、例えば、データの信頼性を向上させるためのデータ等を格納し得る領域である。
【００１７】
処理装置２０１ａは、データ容量Ｎのそれぞれのデータ領域に、データ容量Ｎの前記副受信データの各々を格納する。
【００１８】
処理装置２０１ａは、前述のデータ容量Ｎより小さい領域については、端子ＴＡからその後に入力された受信データから確保した副受信データを充当する。そして、処理装置２０１ａは、当該充当後のデータ容量Ｎのデータを作成する。処理装置２０１ａは、作成したデータ容量Ｎのデータを、出力データの備える、データ容量Ｎの前記データ領域に格納する。
【００１９】
上記処理の詳細例は、図２乃至図５を参照して後述する。
【００２０】
処理装置２０１ａは、生成したデータ容量Ｎの受信データを備える出力データの各々を、端子ＴＢに出力する。
【００２１】
図２乃至図５は、図１に表す処理装置２０１ａが行う前記移行処理の詳細例を表す概念図である。図２乃至図５は合わせて一つの図をなすが、書面の都合により、４分割して表してある。図２の右方に図３が位置することが想定されている。また、図３の右方に図４が位置することが想定されている。また、図４の右方に図５が位置することが想定されている。また、図２乃至図５に表される受信データ列群の各データは、図番の小さいものほど、また、図の左方に表記されたものほど、早い時間に、図１に表す端子ＴＡに入力される。また、図２乃至図５に表される出力データ列群の各データは、図番の小さいものほど、また、図の左方に表記されたものほど、早い時間に、図１に表す端子ＴＢから出力される。ただし、受信データ列群についての時間軸と、出力データ群の時間軸とは一致しないものとする。
【００２２】
当該受信データ群には、図２乃至図５に表すように、受信データ５０１乃至５０５の五つの受信データが含まれる。受信データ５０１乃至５０５の各々は、この順に、図１に表す端子ＴＡに入力されたデータである。
【００２３】
処理装置２０１ａは、図２に表す受信データ５０１のデータ容量Ｘ分のうちのデータ容量Ｎ分の副受信データ５０１ａを、出力データ５１１のデータ領域５３１に格納する。
【００２４】
データ領域５３１は副データ領域５３１ａを備える。副データ領域５３１ａはデータ領域５３１と等しい。
【００２５】
出力データ５１１は、データ領域５３１の他に、オーバヘッド領域５２１と冗長データ領域５４１とを備える。
【００２６】
処理装置２０１ａは、また、図３に表す受信データ５０１のデータ容量Ｘ分のうちのデータ容量Ｘ−Ｎ分の副受信データ５０１ｂを、図３に表す出力データ５１２の副データ領域５３２ａに格納する。また、処理装置２０１ａは、図３に表す受信データ５０２のデータ容量Ｙ分のうちのデータ容量２Ｎ−Ｘ分の副受信データ５０２ａを、図３に表す出力データ５１２の副データ領域５３２ｂに格納する。これらにより、出力データ５１２のデータ容量は合わせてＮとなる。
【００２７】
出力データ５１２は、副データ領域５３２ａ及び５３２ｂを含むデータ領域の他に、オーバヘッド領域５２２と冗長データ領域５４２とを備える。処理装置２０１ａは、オーバヘッド領域５２２に、副データ領域５３２ａの先頭位置を表す先頭位置情報である第一先頭位置情報を格納する。当該第一先頭位置情報は、副データ領域５３２ａと副データ領域５３２ｂとの境界を表す境界情報である。
【００２８】
処理装置２０１ａは、図３に表す受信データ５０２のデータ容量Ｙ分のうちのデータ容量Ｎ分の副受信データ５０２ｂを、出力データ５１３のデータ領域５３３に格納する。
【００２９】
データ領域５３３は、副データ領域５３３ａを備える。データ領域５３３は、副データ領域５３３ａと等しい。
【００３０】
出力データ５１３は、データ領域５３３の他に、オーバヘッド領域５２３と冗長データ領域５４３とを備える。
【００３１】
図示は省略するが、処理装置２０１ａは、受信データ５０２のデータ容量Ｙ分のうちのデータ容量Ｎ分の副受信データ５０２ｃを、以降の次の出力データのデータ領域とする。また、処理装置２０１ａは、受信データ５０２のデータ容量Ｙ分のうちのデータ容量Ｎ分の副受信データ５０２ｄを、さらに次の出力データのデータ領域とする。また、処理装置２０１ａは、受信データ５０２のデータ容量Ｙ分のうちの残りのデータ容量Ｙ＋Ｘ−５Ｎ分の副受信データ５０２ｅを、さらに後の出力データのデータ領域の一部とする。
【００３２】
処理装置２０１ａは、図４に表す受信データ５０３のデータ容量Ｚ分のうちのデータ容量Ｚ−Ｎ分の副受信データ５０３ｂを、出力データ５１４の副データ領域５３４ａとする。
【００３３】
受信データ５０４は、副受信データ５０４ａを備える。副受信データ５０４ａは、受信データ５０４と等しい。処理装置２０１ａは、データ容量Ｖの受信データ５０４を、出力データ５１４の副データ領域５３４ｂに格納する。ここで、データ容量Ｖはデータ容量２Ｎ−Ｚより小さいものとする。処理装置２０１ａは、データ容量Ｗの受信データ５０５のうちのデータ容量Ｚ−Ｎ分を、出力データ５１４の副データ領域５３４ｃとする。これらにより、出力データ５１４のデータ領域のデータ容量の合計はデータ容量Ｎとなる。
【００３４】
出力データ５１４は、副データ領域５３４ａ乃至５３４ｃを含むデータ領域の他に、オーバヘッド領域５２４と冗長データ領域５４４とを備える。
【００３５】
処理装置２０１ａは、副データ領域５３４ｂの先頭位置（第一先頭位置）を表す第一先頭位置情報を、オーバヘッド領域５２４に格納する。当該第一先頭位置情報は、副データ領域５３４ａと副データ領域５３４ｂとの境界を表す境界情報である。
【００３６】
処理装置２０１ａは、さらに、副データ領域５３４ｃの先頭位置（第二先頭位置）を表す第二先頭位置情報を、オーバヘッド領域５２４に格納する。当該第二先頭位置情報は、副データ領域５３４ｂと副データ領域５３４ｃとの境界を表す境界情報である。
【００３７】
処理装置２０１ａは、図５に表す受信データ５０５のデータ容量Ｗ分のうちのデータ容量Ｎ分の副受信データ５０５ｂを、出力データ５１５のデータ領域５３５に格納する。
【００３８】
データ領域５３５は、副データ領域５３５ａを備える。副データ領域５３５ａはデータ領域５３５と等しい。
【００３９】
出力データ５１５は、データ領域５３５の他に、オーバヘッド領域５２５と冗長データ領域５４５とを備える。
【００４０】
処理装置２０１ａは、図５に表す受信データ５０５のデータ容量Ｗ分のうちのデータ容量Ｎ分の副受信データ５０５ｃを、出力データ５１６のデータ領域５３６に格納する。
【００４１】
データ領域５３６は、副データ領域５３６ａを備える。副データ領域５３６ａは、データ領域５３６と等しい。
【００４２】
出力データ５１６は、データ領域５３６の他に、オーバヘッド領域５２６と冗長データ領域５４６とを備える。
【００４３】
図示は省略するが、処理装置２０１ａは、図５に表す受信データ５０５のデータ容量Ｗ分のうちのデータ容量Ｎ分の副受信データ５０５ｄについても同様の処理を行う。
【００４４】
図３及び図４に表すように、ある出力データのデータ領域に、複数の受信データからのデータを格納した場合における、二つ目以降の格納データのその出力データにおける先頭位置は、その出力データのオーバヘッド領域に格納される。次に、その先頭位置に係る先頭位置情報のオーバヘッド領域への格納例について説明する。
【００４５】
図６は、図１に表す処理装置２０１ａの出力データの例である出力データ列群５１Ｔを表す概念図である。
【００４６】
出力データ列群５１Ｔは、オーバヘッド領域５２Ｔと、データ領域５３Ｔと、冗長データ領域５４Ｔとを備える。
【００４７】
出力データ列群５１Ｔは、ｘ列のデータ列を備える。ここで、ｘは整数である。ｘ列のデータ列の各々は、ｙｂｙｔｅである。
【００４８】
データ領域５３Ｔは、受信データからのデータを格納するデータ格納領域（ペイロード領域）である。データ領域５３Ｔは、全部でＣ列の前記データ列から構成されるものとする。なお、図６に表す格納領域番号は、データ領域５３Ｔにおける、各出力データ列が格納された領域に付けられた連番である。
【００４９】
データ領域５３Ｔは、副データ領域５３Ｔａ及び５３Ｔｂを備える。ここで、副データ領域５３Ｔａは、ある受信データから移行したデータが格納されるデータ領域である。副データ領域５３Ｔａは、Ｂ−１列のデータ列から構成される。
【００５０】
副データ領域５３Ｔｂは、他の受信データから移行するデータが格納されるデータ領域である。副データ領域５３Ｔｂは、Ｃ−Ｂ＋１列の前記データ列から構成される。
【００５１】
このとき、データ領域５３Ｔ内のＢ列目のデータ列が、副データ領域５３Ｔｂの先頭位置のデータ列である。Ｂ列目のデータ列を表す情報が第一先頭位置情報である。当該第一先頭位置情報は、副データ領域５３Ｔａと副データ領域５３Ｔｂとの境界を表す境界情報である。
【００５２】
オーバヘッド領域５２ＴのＡ列が、第一先頭位置情報の格納位置として定められていたとする。その場合、図１に表す処理装置２０１ａは、オーバヘッド領域５２ＴのＡ列に第一先頭位置情報を格納する。
【００５３】
なお、図４に表すように、出力データのデータ領域に、３つの受信データから移行する情報が格納される場合もあり得る。その場合、図１に表す処理装置２０１ａは、三番目の受信データから移行する副データ領域の先頭位置を表す第二先頭位置情報を、オーバヘッド領域５２Ｔの所定の格納位置に格納する。当該格納位置は、図６に表すＡ列でも構わない。当該格納位置は、図６に表すＡ列以外の列でも構わない。
【００５４】
図示は省略するが、出力データのデータ領域に、４つの受信データから移行するデータが格納される場合も同様である。
【００５５】
図７は、以上説明した動作を実現し得る処理装置の構成例である処理装置２０１の構成を表す概念図である。なお、処理装置２０１の主要な構成からの出力信号については、図８乃至図１１を参照して後述する。
【００５６】
処理装置２０１は、図７に表す端子ＴＡから入力された不定容量受信データを、規定容量の出力データに変換して、端子ＴＢに出力する装置である。
【００５７】
処理装置２０１は、ＤＥＧ１０１と、ＷＡＧ１０２と、ＤＰＣ１０３と、ＤＰＣＤ１０４と、エッジ検出部１０５と、ＰＣＬＮＣ１０６と、メモリ１０７と、ＵＤＣ１０８と、ＲＧ１０９とを備える。処理装置２０１は、さらに、ＷＡＢ１１０と、ＰＢ１１１と、演算部１１２と、検出部１１３と、ＰＳ１１４と、ＲＡＧ１１５と、ＲＥＧ１１６と、確認部１１７と、ＦＣ１１８と、処理部１１９と、ＤＤＧ１２０とを備える。
【００５８】
ここで、ＤＥＧは、Ｄａｔａ  Ｅｎａｂｌｅ  Ｇｅｎｅｒａｔｏｒである。また、ＷＡＧは、Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ  Ｇｅｎｅｒａｔｏｒである。また、ＤＰＣは、Ｄａｔａ  Ｐｏｉｎｔ  Ｃｏｕｎｔｅｒである。また、ＤＰＣＤはＤａｔａ  Ｐｏｉｎｔｅｒ  Ｃｏｕｎｔ値Ｄｅｃｏｄｅｒである。また、エッジ検出部は、立ち下がりエッジ検出部である。また、ＰＣＬＮＣは、Ｐｏｉｎｔｅｒ  Ｃｏｕｎｔ値Ｌａｔｃｈ  Ｎｕｍｂｅｒ  Ｃｏｕｎｔｅｒである。また、メモリは、受信データ信号格納メモリである。また、ＵＤＣは、Ｕｐ／Ｄｏｗｎ  Ｃｏｕｎｔｅｒである。また、ＲＧは、Ｒｅｓｅｔ  Ｇｅｎｅｒａｔｏｒである。また、ＷＡＢは、Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ格納Ｂｕｆｆｅｒである。また、ＰＢは、Ｐｏｉｎｔｅｒ格納Ｂｕｆｆｅｒである。また、演算部は、Ｐｏｉｎｔｅｒ格納Ｒｅａｄ  Ａｄｄｒｅｓｓ検出演算部である。また、検出部１１３は、Ａｄｄｒｅｓｓ比較一致検出部である。また、ＰＳは、１ｓｔ  Ｐｏｉｎｔｅｒ  Ｓｅｌｅｃｔｏｒである。また、ＲＡＧは、Ｒｅａｄ  Ａｄｄｒｅｓｓ  Ｇｅｎｅｒａｔｏｒである。また、ＲＥＧは、Ｒｅａｄ  Ｅｎａｂｌｅ  Ｇｅｎｅｒａｔｏｒである。また、確認部は、格納メモリ残留データＣｈｅｃｋｅｒである。また、ＦＣは、規定長フォーマット伝送フレームＦｒａｍｅ  Ｃｏｕｎｔｅｒである。また、処理部は、規定長フォーマット伝送フレーム生成処理部である。また、ＤＤＧは、Ｄｕｍｍｙ  Ｄａｔａ  Ｇｅｎｅｒａｔｏｒである。
【００５９】
次に、図７に表す処理装置２０１が行う動作の概要を説明する。処理装置２０１が行う動作の詳細については後述する。なお、処理装置２０１の構成のうち、次に説明されない構成の動作については、動作の詳細についての説明において、後述する。
【００６０】
図７に表す端子ＴＡには、不定長データ信号（受信データ信号）が入力される。
【００６１】
入力された受信データ信号に含まれる受信データ群は、ＷＡＧ１０２が生成する、メモリ１０７における、連続的にカウントアップされるアドレス番号のアドレスに、順次格納される。
【００６２】
例えば、受信データ群が図２乃至図５に表すものである場合には、受信データ群を構成する受信データ５０１乃至５０５の各々を構成する各データ列が、順番に、メモリ１０７における連続的なアドレス番号のアドレスに格納される。
【００６３】
一方、処理部１１９は、予め、図２乃至図６に表されるような、オーバヘッド領域、データ領域及び冗長データ領域を含む出力データのフォーマットを保持している。
【００６４】
そして、処理部１１９は、メモリ１０７におけるＲＡＧ１１５が発生する連続的なアドレス番号のアドレスから、順番に、受信データのデータ列を読み込む。そして、処理部１１９は、読み込んだデータ列を、前記フォーマットのデータ領域に順番に格納する。
【００６５】
端子ＴＡに入力される、ある受信データとそれに続く受信データとの間にはデータが存在しない無データ期間が存在する。エッジ検出部１０５は、当該無データ期間の存在により発生するデータの立下りを検出する。エッジ検出部１０５は、当該検出を、後述のＤａｔａ  Ｅｎａｂｌｅ信号の立下りを検出することにより行う。エッジ検出部１０５は、当該立下りを検出した場合には、最終パルスというパルスを発生する。
【００６６】
ＤＰＣ１０３は、前述のフォーマットのデータ格納領域においてデータを格納する列の列番号を、カウントアップしている。
【００６７】
ＰＢ１１１は、エッジ検出部１０５が前述の最終パルスを発生させたタイミングにおける、受信データのデータ列が格納される、前記データ領域における列の列番号を出力する。当該列番号が前述の先頭位置情報である。当該先頭位置情報は、ＰＳ１１４に送られる。
【００６８】
処理部１１９は、当該先頭位置情報を、前述のフォーマットのオーバヘッド領域の所定の箇所に格納する。処理部１１９は、当該先頭位置情報を、当該先頭位置情報がそのフォーマットにおける何番目のものであるかを表す情報と結びつけて、前記オーバヘッド領域の所定の箇所に格納する。
【００６９】
基本的には、以上により、処理装置２０１は、図２乃至図６に表す各出力データ列を生成し、出力する。
【００７０】
次に、図７に表す処理装置２０１が行う動作の詳細を説明する。
【００７１】
図７に表す端子ＴＡには、受信データ信号が入力される。当該受信データ信号は、例えば、バースト受信されたものである。
【００７２】
ここでは、受信データ信号に含まれる各受信データは、オーバヘッド領域とデータ領域を備えるものとする。また、当該各受信データは、列番号を表す列番号情報とその列番号に対応するデータ列との組合せを連続させた情報であるものとする。また、一つのデータ列のデータ量は、出力データにおける一つの列番号のデータ量に等しいものとする。さらに、前記オーバヘッド領域には、受信データのオーバヘッド領域及びデータ領域の各々の列数を表す情報である、Ｌｅｎｇｔｈ情報が格納されているものとする。
【００７３】
前記受信データ信号は、ＤＥＧ１０１及びメモリ１０７に入力される。
【００７４】
ＤＥＧ１０１は、前記Ｌｅｎｇｔｈ情報等を用いて、例えば、次の手順で、前記受信データ信号の有効データ範囲を示すＤａｔａ  Ｅｎａｂｌｅ（データ処理可能化）信号を生成する。
【００７５】
ＤＥＧ１０１は、受信データの立ち上がりを検出すると、その立ち上がりに相当するクロック信号の立ち上がりをカウント値（Ａカウント値）の初期値０として、クロック信号の立ち上がりが一つあるごとに一つ前記Ａカウント値をカウントアップする。ＤＥＧ１０１は、また、受信データのオーバライト領域に含まれるＬｅｎｇｔｈ情報を取得する。
【００７６】
ＤＥＧ１０１は、第一の一致回路と第二の一致回路とを備えている。
【００７７】
前記第一の一致回路の一方の入力端子には、前記Ｌｅｎｇｔｈ情報に含まれる前記オーバヘッド領域の列数が入力される。また、前記第一の一致回路の他方の入力端子には、前記Ａカウント値が入力される。
【００７８】
前記第二の一致回路の一方の入力端子には、前記Ｌｅｎｇｔｈ情報に含まれる前記オーバヘッド領域の列数にデータ領域の列数が加算された値が入力される。また、前記第一の一致回路の他方の入力端子には、前記Ａカウント値が入力される。  前記第一の一致回路は、カウントアップされる前記Ａカウント値が、前記オーバヘッド領域の列数に等しくなると、その旨を表す信号レベルの信号をデータ維持回路に対して出力する。当該信号レベルは、Ｈｉｇｈレベル（Ｈレベル）であるものとする。当該データ維持回路は、その後、Ｈレベルの信号を出力し続ける。
【００７９】
前記第一の一致回路は、カウントアップされる前記Ａカウント値が、前記オーバヘッド領域の列数に前記データ領域の列数が加算された値に等しくなると、その旨を表す信号レベルの信号を出力する。当該信号レベルは、Ｈレベルであるものとする。
【００８０】
前記第二の一致回路は、カウントアップされる前記Ａカウント値が、前記Ａカウント値に等しくなると、その旨を表す信号レベルの信号を前記データ維持回路に出力する。当該信号レベルは、例えば、Ｌｏｗレベル（Ｌレベル）であるものとする。前記データ維持回路は、その後、Ｌレベルの信号を出力し続ける。
【００８１】
前記データ維持回路からの出力が、Ｄａｔａ  Ｅｎａｂｌｅ信号である。
【００８２】
以下の説明においては、Ｄａｔａ  Ｅｎａｂｌｅ信号におけるデータ処理可能化を表す前記信号レベルは、Ｈレベルであり、データ処理不能化を表す前記信号レベルは、Ｌレベルであるものとする。
【００８３】
ＤＥＧ１０１は、前記Ｄａｔａ  Ｅｎａｂｌｅ信号を、メモリ１０７、ＵＤＣ１０８、ＷＡＧ１０２、ＤＰＣ１０３及びエッジ検出部１０５に出力する。
【００８４】
ＷＡＧ１０２は、ＤＥＧ１０１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号がＨレベルの間、メモリ１０７におけるＭＷＡをカウントアップする。以下、Ｍｅｍｏｒｙ  Ｗｒｉｔｅ  Ａｄｄｒｅｓｓを「ＭＷＡ」と記す。ここで、ＭＷＡは、図６に表すメモリ１０７においてデータ列の書き込みを行うアドレスのアドレス値である。また、カウントアップはクロック信号の一周期ごとに一つ数値を増やす動作である。当該カウントアップは、メモリ１０７に入力されたデータ列を、メモリ１０７に、カウントアップされるＭＷＡのアドレスに順番に格納させるために行われるものである。以下、当該カウントアップによるカウント値を「第一カウント値」ということにする。ＷＡＧ１０２は、生成したＭＷＡを、メモリ１０７及びＷＡＢ１１０に出力する。
【００８５】
ＤＰＣ１０３が行う動作は以下の通りである。
【００８６】
まず、ＤＰＣ１０３は、ＤＥＧ１０１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号がＨレベルに切り替わったことを検出したとする。その場合、ＤＰＣ１０３は、その時点で保持しているカウント値を初期値として、受信データのデータ列が格納される出力データのデータ領域内の列数のカウントアップを開始する。そして、ＤＰＣ１０３は、当該カウントアップを繰り返した結果、当該カウントアップによるカウント値である第二カウント値が、出力データのデータ領域の列数を表す第二カウント値ｍに達したことを判定したとする。その場合、ＤＰＣ１０３は、当該第二カウント値をゼロにリセットする。そして、ＤＰＣ１０３は、ゼロから第二カウント値のカウントアップを行う。
【００８７】
ＤＰＣ１０３は、前記第二カウント値の各々を、ＤＰＣＤ１０４及びＰＢ１１１に出力する。
【００８８】
ＤＰＣ１０３は、ＤＥＧ１０１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号がＨレベルからＬレベルに切り替わったことを判定すると、上記動作に拘わらず、その時点におけるカウント値を保持した上で、カウントアップを終了する。
【００８９】
エッジ検出部１０５は、ＤＥＧ１０１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号の立ち下がりエッジを検出し、前記受信データ信号の有効データ範囲のデータ最終パルスを生成する。エッジ検出部１０５は、生成したデータ最終パルスをＤＰＣＤ１０４及びＡＮＤ回路１２２に入力する。
【００９０】
ＤＰＣＤ１０４は、ＤＰＣ１０３から出力された第二カウント値を監視する。ＤＰＣＤ１０４は、前記第二カウント値が出力データのデータ領域の列数ｍを超え、かつ、エッジ検出部１０５から最終パルス６０１が入力された場合に、Ｈレベル（Ｈｉｇｈレベル）からＬレベル（Ｌｏｗレベル）に切り替えるデコード信号を生成する。
【００９１】
ＡＮＤ回路１２２は、エッジ検出部１０５から出力された最終パルスとＤＰＣＤ１０４から出力されたデコード信号とのＡＮＤ信号である第一ＡＮＤ信号を、ＰＣＬＮＣ１０６及びＡＮＤ回路１２３に出力する。
【００９２】
前記デコード信号は、前述のように前記第二カウント値が前記規定容量のｍ値になるとＬレベルに切り替わる。そのため、前記第二カウント値が前記規定容量のｍ値を超えてからのＡＮＤ回路１２２からの出力はＬレベルである。
【００９３】
前記第一ＡＮＤ信号は、１ｓｔ  Ｐｏｉｎｔｅｒ  Ｃｏｕｎｔ値Ｌａｔｃｈ  Ｎｕｍｂｅｒ  Ｃｏｕｎｔ  Ｅｎａｂｌｅ  Ｐｕｌｓｅである。
【００９４】
ＰＣＬＮＣ１０６は、ＡＮＤ回路１２２から出力された前記第一ＡＮＤ信号が、Ｈレベルのときに入力された最終パルスの数をカウントアップする。当該カウントアップは、ＷＡＢ１１０及びＰＢ１１１のバッファ段数ｙに対応して、０乃至ｙのカウントアップの範囲で、繰り返し、行われる。当該カウントアップによるカウント値である第三カウント値は、メモリ１０７への格納が完了した受信データの数を表す。
【００９５】
ＰＣＬＮＣ１０６は、前記第三カウント値をＷＡＢ１１０及びＰＢ１１１に出力する。
【００９６】
メモリ１０７は、ＤＥＧ１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号をＭｅｍｏｒｙ  Ｗｒｉｔｅ  Ｅｎａｂｌｅ（記録可能化）信号として、端子ＴＡから出力された前記受信データ信号に含まれるデータの格納（書込）を行う。メモリ１０７は、当該記録を、ＷＡＧ１０２から出力された、メモリ１０７におけるＭＷＡのアドレスに対して行う。
【００９７】
メモリ１０７は、また、ＲＥＧ１１６から入力された後述のＭＲＥ信号がＨレベルのときに、格納している受信データの処理部１１９による読み込みを可能にする。
【００９８】
ＵＤＣ１０８は、ＤＥＧ１０１から出力された前記Ｄａｔａ  Ｅｎａｂｌｅ信号がＨレベルの間、周知の方法により、メモリ１０７に書き込まれている受信データのデータ量をカウントする。ＵＤＣ１０８は、前記データ量のカウント値であるデータ量カウント値を、ＲＧ１０９及び確認部１１７に出力する。
【００９９】
ＷＡＢ１１０は、ＰＣＬＮＣ１０６から第三カウント値が送られたタイミングにおいて、ＷＡＢ１１０が備える、当該第三カウント値が表す段数のバッファに、ＷＡＧ１０２から送られた前述の第一カウント値を格納する。そして、ＷＡＢ１１０は、格納した第一カウント値を、所定のタイミングで、演算部１１２に出力する。
【０１００】
ＷＡＢ１１０は、また、後述のＲＧ１０９からリセット信号が入力された場合は、ＷＡＢ１１０において行われる処理をリセットする。  ＰＢ１１１は、ＰＣＬＮＣ１０６から第三カウント値が送られたタイミングにおいて、ＰＢ１１１の備える、当該第三カウント値が表す段数のバッファに対し、ＤＰＣ１０３から送られた前述の第二カウント値を格納する。そして、ＰＢ１１１は、格納した第二カウント値を、所定のタイミングで、演算部１１２及びＰＳ１１４に出力する。当該タイミングは、ＷＡＢ１１０が、ＷＡＢ１１０が備える同じ段数のバッファから前記第一カウント値を出力するタイミングと同じタイミングである。
【０１０１】
ＰＢ１１１は、また、後述のＲＧ１０９からリセット信号が入力された場合は、ＰＢ１１１において行われる処理をリセットする。  ＲＧ１０９は、メモリ１０７に前記受信データ信号が格納されていない状態（受信データ信号入力が無い状態）を示す０値の検出を監視する。ＲＧ１０９は、０値を検出した場合には、ＷＡＢ１１０、ＰＢ１１１及び演算部１１２の各々が行う処理をリセットするためのリセット信号を、ＷＡＢ１１０、ＰＢ１１１及び演算部１１２に対して送付する。
【０１０２】
演算部１１２は、ＷＡＢ１１０から入力された前記第一カウント値と、当該第一カウント値と同じタイミングでＰＢ１１１から入力された第二カウント値から、ＳＲＡ（Ｓｔａｒｔ  Ｒｅａｄ  Ａｄｄｒｅｓｓ）を導出する。ＳＲＡは、出力データのデータ格納領域を満たすデータ列のうち、受信データの先頭データが読み出されるアドレスのアドレス値である。演算部１１２は、導出したＳＲＡを先頭位置のデータ列が格納された読み込みアドレス（ＰＲＡ）として検出部１１３に出力する。
【０１０３】
ＦＣ１１８は、出力データのデータ列のカウント値である第四カウント値をカウントアップにより生成する。ＦＣ１１８は、データ領域の範囲でカウントアップを繰り返す。ＦＣ１１８は、生成した前記第四カウント値を、ＲＥＧ１１６、確認部１１７及び処理部１１９に出力する。
【０１０４】
確認部１１７は、ＵＤＣ１０８から出力される前述のデータ量カウント値（メモリ１０７に送付された受信データのデータ量）を監視する。そして、確認部１１７は、当該データ量カウント値が、出力データのデータ領域のデータ容量以上であるかについて判定する。確認部１１７は、当該判定の判定結果を表す情報である残留データ検出情報を生成する。確認部１１７は、生成した残留データ検出情報を、ＲＥＧ１１６及び処理部１１９に送付する。
【０１０５】
ＲＥＧ１１６は、ＦＣ１１８から出力された前記第四カウント値と、確認部１１７から送られた残留データ検出情報を元に、メモリ１０７からの読み込みを可能化するＭｅｍｏｒｙ  Ｒｅａｄ  Ｅｎａｂｌｅ（ＭＲＥ）信号を生成する。ＲＥＧ１１６は、生成したＭＲＥ信号をメモリ１０７、ＲＡＧ１１５及び処理部１１９に送付する。
【０１０６】
ＲＡＧ１１５は、ＲＥＧ１１６から出力されたＭＲＥ信号がメモリ１０７からの受信データの読み込み可能化を表す場合に、メモリ１０７におけるＭｅｍｏｒｙ  Ｒｅａｄ  Ａｄｄｒｅｓｓ（ＭＲＡ）を生成する。ここで、「ＭＲＡ」は読み込みを行うアドレスのアドレス値である。ＲＡＧ１１５は、生成したＭＲＡをメモリ１０７及び処理部１１９に出力する。
【０１０７】
検出部１１３は、演算部１１２から出力されたＰＲＡ値とＲＡＧ１１５から出力されたＭＲＡとを比較する。そして、検出部１１３は、ＰＲＡ値と、ＭＲＡ値の一致検出を行う。検出部１１３は、前記ＭＲＡ値が前記ＰＲＡ値に一致した場合には、その旨を表す一致情報を、ＰＳ１１４及び処理部１１９に出力する。
【０１０８】
ＰＳ１１４は、検出部１１３から出力された一致情報により、第一先頭位置情報を導出する。ＰＳ１１４は、導出した第一先頭位置情報を、処理部１１９に出力する。
【０１０９】
ＤＤＧ１２０は、有効な受信データ信号と区別可能な、ａｌｌ”０”又はａｌｌ”１”等のダミーデータを生成する。
【０１１０】
処理部１１９は、次の手順により。メモリ１０７内に格納された受信データのデータ量が、出力データのデータ領域の規定のデータ容量より大きいか否かを表す情報を出力する。
【０１１１】
処理部１１９は、図示しない第三の一致回路を備えている。前記第三の一致回路の第一の入力端子群にはメモリ１０７内に格納された受信データのデータ量の各桁の数値（”０”又は”１”）が入力される。前記第三の一致回路の第二の端子群には出力データのデータ領域の規定のデータ容量の各桁の数値が入力される。前記第三の一致回路は、前記データ量と前記データ容量がすべての桁において一致した場合に、その旨を表す情報を出力する。当該情報は、例えば”１”である。
【０１１２】
前記第三の一致回路の後段には、第一の加算回路が設置されている。当該第一の加算回路は、前記第三の一致回路からの出力を加算する。そして、当該第一の加算回路は第一桁目の数値のみを出力する。
【０１１３】
この場合、前記第一の加算回路からの出力が”１”である場合は、前記データ量は前記データ容量以上であることを表すものとする。  処理部１１９は、メモリ１０７内に格納されている受信データのデータ量が、出力データのデータ領域の規定のデータ容量以上であることを表す情報が入力された場合は、以下の手順により、出力データの生成を行う。
【０１１４】
処理部１１９は、オーバヘッド領域に格納するデータのうち、前述の先頭位置情報以外の情報であるオーバヘッド情報をこの時点で保持しているものとする。前記オーバヘッド情報は、処理部１１９が備える図示しない第一格納部に保持されているものとする。
【０１１５】
一方、前述の先頭位置情報は、上述のように、この時点で既にＰＳ１１４から処理部１１９に入力されている。処理部１１９は、前記第一先頭位置情報を含むデータ列を、図示しない第二格納部に保持しているものとする。ただし、前記第一先頭位置情報の各々が存在しない場合には、当該データ列ににダミーデータのみが格納されているものとする。
【０１１６】
処理部１１９は、その他、出力データ開始情報、オーバヘッド領域開始情報、データ領域開始情報、冗長データ領域開始情報及び出力データ終了情報の各々を、この順に、図示しない、第三格納部乃至第七格納部の各々に保持しているものとする。
【０１１７】
処理部１１９は、また、生成した又は生成中の出力データを、第八格納部に保持するものとする。
【０１１８】
処理部１１９は、まず、クロック信号の所定の立ち上がりを検出して、データの読み込み先のポートをＦＣ１１８に接続されたポートに設定する。以下、クロック信号の立ち上がりを、単に、「立上り」ということにする。ＦＣ１１８は、処理部１１９に対して、最初の前記第四カウント値である”１”を出力する。処理部は、当該第四カウント値を、その時点の出力データとして、前記第八格納部に格納する。
【０１１９】
処理部１１９は、当該立上りに続くクロック信号の立ち下がりを検出して、データの読み込み先のポートを前記第三格納部に接続されたポートに変更する。以下、クロック信号の立ち下がりを、単に、「立下り」ということにする。そして、処理部１１９は、前記出力データ開始情報（データ列）を、前記第三格納部から読み込む。処理部１１９は、当該データ列を、その時点の出力データに追加する。
【０１２０】
処理部１１９は、当該立下りに続く立上りを検出して、データの読み込み先のポートをＦＣ１１８に接続されたポートに設定する。
ＦＣ１１８は、処理部１１９に対して、その時点の前記第四カウント値である”２”を出力する。処理部１１９は、入力された当該第四カウント値を、その時点の出力データに追加する。
【０１２１】
処理部１１９は、また、図示しない第四の一致回路を備えている。当該第四の一致回路は、前記第四カウント値が”２”に一致すると、”１”を出力するものとする。
【０１２２】
そして、前記第四の一致回路が、”１”を出力したとする。
【０１２３】
すると、処理部１１９は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第四格納部に接続されたポートに切り替える。そして、処理部１１９は、前記オーバヘッド開始情報（データ列）を、前記第四格納部から読み込む。処理部１１９は、当該データ列を、その時点の前記出力データに追加する。
【０１２４】
そして、処理部１１９は、当該立下りに続く立上りを検出して、データの読み込み先をＦＣ１１８に切り替える。ＦＣ１１８は、その時点の前記第四カウント値である”３”を、処理部１１９に入力する。処理部１１９は、入力された第四カウント値を、その時点での出力データに追加する。
【０１２５】
処理部１１９は、図示しない第五の一致回路を備えている。当該第五の一致回路は、前記第四カウント値が”３”を表す値になると、”１”を出力するものとする。そして、前記第五の一致回路が”１”を出力したとする。
【０１２６】
その場合、処理部１１９は、当該立上りに続く立下りを検出して、データの読み込み先を前記第一格納部に切り替える。そして、処理部１１９は、前記第一格納部から、前記オーバヘッド情報の最初のデータ列を読み込む。処理部１１９は、読み込んだデータ列を、その時点の前記出力データに追加する。
【０１２７】
そして、処理部１１９は、当該立下りに続く立上りを検出して、データの読み込み先のポートをＦＣ１１８に接続されたポートに設定する。ＦＣ１１８は、処理部１１９に対して、その時点の前記第四カウント値である”４”を出力する。処理部１１９は、入力された前記第四カウント値を、その時点の前記出力データに追加する。
【０１２８】
処理部１１９は、図示しない第六の一致回路を備えている。当該第六の一致回路は、前記第四カウント値が”４”を表す値になると、”１”を出力するものとする。そして、前記第六の一致回路が”１”を出力したとする。
【０１２９】
すると、処理部１１９は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第一格納部に切り替える。そして、処理部１１９は、前記第一格納部から、前記オーバヘッド情報の次のデータ列を読み込む。処理部１１9は、読み込んだデータ列を、その時点の前記出力データに追加する。
【０１３０】
処理部１１９は、前記オーバヘッド情報に含まれる、以降のデータ列についても同様の処理を行う。
【０１３１】
処理部１１９は、図示しない第七の一致回路を備えている。当該第七の一致回路は、前記第四カウント値が第一先頭位置情報を格納すべき列番号の前記第四カウント値に３を加算した値に一致すると、”１”を出力するものとする。そして、前記第七の一致回路が”１”を出力したとする。
【０１３２】
すると、処理部１１９は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第四格納部に接続されたポートに切り替える。そして、処理部１１９は、前記第四格納部から、第一先頭位置情報を含むデータ列を読み込む。処理部１１9は、当該データ列を、その時点の前記出力データに追加する。
【０１３３】
ただし、処理部１１９は、前記第四格納部にダミーデータからなるデータ列が格納されている場合は、当該データ列を、その時点の前記出力データに追加する。
【０１３４】
処理部１１９は、他の先頭位置情報のデータ列を出力データに追加することが予め定められている場合は、同様にして、それらの先頭位置情報のデータ列を、出力情報に追加する。その場合、処理部１１９は、先頭位置情報が格納される数だけ、前記第七の一致回路と同様な一致回路を備える。
【０１３５】
処理部１１９は、すべての先頭位置情報を追加した後にも、さらに前記出力データに追加するオーバヘッド情報が設定されている場合は、当該オーバヘッド情報の前記出力データへの追加を行う。処理部１１９は、当該追加を、前述のオーバヘッド情報に含まれるデータ列と同様な手順で行う。
【０１３６】
処理部１１９は、図示しない第八の一致回路を備えている。当該第八の一致回路は、前記第四カウント値がオーバヘッド領域の列数に３を加算した値を表す値になると、”１”を出力するものとする。そして、前記第八の一致回路が”１”を出力したとする。
【０１３７】
その場合、処理部１１９は、立上りに続く立下りを検出して、データの読み込み先のポートを、メモリ１０７に接続されたポートに切り替える。そして、処理部１１９は、メモリ１０７に格納されている受信データに含まれる最初のデータ列を読み込む。
【０１３８】
処理部１１９は、受信データに含まれるデータ列のメモリ１０７からの読み込みに関する同様の処理を、順次行う。
【０１３９】
一方、処理部１１９は、図示しない第九の一致回路を備えている。当該第九の一致回路は、前記第四カウント値が、オーバヘッド領域及びデータ領域の列数と４とを加算した値を表す値になると、”１”を出力するものとする。そして、前記第九の一致回路が”１”を出力したとする。
【０１４０】
その場合、処理部１１９は、立上りに続く立下りを検出して、データの読み込み先のポートを、前記第六格納部に接続されたポートに切り替える。そして、処理部１１９は、前記第六格納部から前記冗長データ領域開始情報（データ列）を読み込む。処理部１１９は、当該データ列を、前記出力データに追加する。
【０１４１】
そして、処理部１１９は、立下りに続く立下りを検出して、データの読み込み先を、ＦＣ１１８に切り替える。ＦＣ１１８は、その時点の前記第四カウント値を、処理部１１９に入力する。処理部１１９は、当該第四カウント値を、前記出力データに追加する。
【０１４２】
一方、処理部１１９は、図示しない第十の一致回路を備えている。当該第十の一致回路は、前記第四カウント値が、オーバヘッド領域とデータ領域の列数と５とを加算した値を表す値になると、”１”を出力するものとする。そして、前記第十の一致回路が”１”を出力したとする。
【０１４３】
その場合、処理部１１９は、立上りに続く立下りを検出して、データの読み込み先のポートを、図示しない第九格納部に接続されたポートに切り替える。ここで、処理部１１９は、この時点までに、出力データの冗長データ領域に格納する冗長データを取得し、前記第九格納部に格納しているものとする。処理部１１９は、前記冗長データに含まれる最初のデータ列を読み込む。処理部１１９は、当該データ列を前記出力データに追加する。
【０１４４】
処理部１１９は、冗長データに含まれる以降の各データ列についても、同様にして、ＦＣ１１８から送付される前記第四カウント値に続いて、前記出力データに追加する。
【０１４５】
一方、処理部１１９は、図示しない第十二の一致回路を備えている。当該第十二の一致回路は、前記第四カウント値が、出力データの列数に５を加算した値になると、”１”を出力するものとする。そして、前記第十の一致回路が”１”を出力したとする。
【０１４６】
その場合、処理部１１９は、立上りに続く立下りを検出して、データの読み込み先のポートを、前記第七格納部に接続されたポートに切り替える。ここで、処理部１１９は、前記出力データ終了情報（データ列）を読み込む。処理部１１９は、当該データ列を前記出力データに追加する。
【０１４７】
以上により、処理部１１９は、一つの出力データの生成を終了する。
【０１４８】
処理部１１９は、データを読み込む読込先を切替えた上で、切替えた各格納部各々から情報を読み込む周知のセレクタを含む構成である。
【０１４９】
上記動作により、処理部１１９は、図２乃至図５に表すデータ領域５３１乃至５３６及び図６に表す出力データ列群５１Ｔを生成する。
【０１５０】
処理部１１９は、さらに、出力データの各々により、ＤＤＧ１２０が生成したダミーデータを置き換えた、アイドルフレームを生成する。そして、処理部１１９は、生成したアイドルフレームを伝送フレームとして、端子ＴＢに出力する。
【０１５１】
図８乃至図１１は、図７に表す処理装置２０１の主な構成からの出力信号の例を表す図である。図８乃至図１１は、合わせて一つの図であるが、書面の都合により４分割して示してある。図９は、図８の右方に位置すべき図である。そして、図８に表す時間ｔ＝Ｔの点線は、図９に表す時間ｔ＝Ｔの点線と一致する。図１０は図８の下方に位置すべき図である。また、図１１は、図９の下方であり、かつ、図１０の右方に位置すべき図である。そして、図１０に表す時間ｔ＝Ｔの点線は、図１１に表す時間ｔ＝Ｔの点線と一致する。
【０１５２】
図８及び図１０に表すＣＬＫはクロック信号を表す。図８乃至図１０に表す各信号は当該ＣＬＫ信号に同期する。
【０１５３】
図８及び図１０に表す受信データ列群は、図４に表す端子ＴＡに入力される、不定長データの受信データ列群である。当該受信データ列群の各列は、図６に表す出力データ列群５１Ｔのデータ領域５３Ｔ内の各列に対応するものである。
【０１５４】
図８及び図１０に表す受信データ列群ＡＡは、図６に表す副データ領域５３Ｔａに格納することが想定された受信データ列群である。また、図８及び図１０に表す受信データ列群ＢＢは、図６に表す副データ領域５３Ｔｂに格納することが想定された受信データ列群である。受信データ列群ＡＡと受信データ列群ＢＢとの間にはデータ列の存在しない無データ期間ＵＵが存在する。
【０１５５】
受信データ列Ｂが、受信データ列群ＢＢの先頭の受信データ列（第一先頭位置、すなわち、１ｓｔ  ｐｏｉｎｔ）である。
【０１５６】
ＤＥＧ１０１出力は、図４に表すＤＥＧ１０１が出力する、受信データ信号の有効データ範囲を示すＤａｔａ  Ｅｎａｂｌｅ信号である。ＤＥＧ１０１出力は、受信データ列群ＡＡが存在する時間は、出力可能を表すＨレベルである。また、ＤＥＧ１０１出力は、無データ期間ＵＵにおいては出力停止を意味するＬレベルである。また、ＤＥＧ１０１出力は、受信データ列群ＢＢがある間は、出力可能を表すＨレベルである。
【０１５７】
ＷＡＧ１０２出力は、最終パルス６０１の出力時点における、前記第一カウント値すなわちＭＷＡのカウント値を表す信号である。
【０１５８】
ＤＰＣ１０３出力は、最終パルス６０１の出力時点における、前記第二カウント値、すなわち、前記出力データのデータ領域内の格納位置のカウント値である。
【０１５９】
ＤＰＣＤ１０４出力は、ＤＰＣＤ１０４が出力する前述のデコード信号である。当該デコード信号は、受信データのデータ容量が出力データのデータ領域のデータ容量を超えない間にエッジ検出部１０５から最終パルス６０１がエッジ検出部１０５に入力された場合は、ＨレベルからＬレベルになる。
【０１６０】
エッジ検出部１０５出力においては、１つの前記受信データの有効データ範囲のデータの最終パルス６０１が出力される。最終パルス６０１は、エッジ検出部１０５が、受信データ列Ａｍが無くなる際の立下りエッジを検出して出力するパルスである。
【０１６１】
ＷＡＢ１１０出力は、ＰＣＬＮＣ１０６から出力された前記第三カウント値の入力により出力される、ＷＡＧ１０２出力のＭＷＡカウント値の出力である。ＷＡＢ１１０出力には、最終パルス６０１に対応する前記第一カウント値であるｎの出力が存在する。
【０１６２】
ＰＢ１１１出力は、ＰＣＬＮＣ１０６から出力された前記第三カウント値の入力により出力される、ＤＰＣ１０３から送付された前記カウント値の出力である。ＰＢ１１１出力には、最終パルス６０１に対応する第二カウント値であるＸの出力が存在する。
【０１６３】
図１０及び図１１に表す処理部１１９出力データ列群は、処理部１１９から出力される、前記移行処理後の出力データ列群である。当該出力データ列群の各々の出力データ列は、例えば、図６に表す出力データ列群５１Ｔのような出力データ列群である。処理部１１９出力の下に表す出力データ列格納領域番号は、データ領域内において、各出力データ列が格納される領域に付与された連番である。
【０１６４】
処理部１１９出力データ列群の出力データ列は、図１１に表す出力データ列Ｂ以降の、図８及び図９に表す受信データ列群ＢＢから移行させた出力データ列群である。出力データ列Ｂの出力データ列領域番号はＸである。
【０１６５】
演算部１１２出力は、演算部１１２は、ＰＲＡとして検出部１１３に出力されるＳＲＡの出力である。
【０１６６】
ＲＥＧ１１６出力は、処理部１１９がメモリ１０７から受信データのデータ列の読み込みを行うか否かを表すＭＲＥ信号である。ＲＥＧ１１６出力がＨレベルであることはメモリ１０７からの出力データ列の読み込みを行うことを意味する。ＲＥＧ１１６出力がＬレベルであることはメモリ１０７からの出力データ列の読み込みを行わないことを意味する。
【０１６７】
ＲＡＧ１１５出力は、メモリ１０７におけるＭＲＡ値の出力である。ＭＲＡ値の出力は、ＲＥＧ１１６出力がＨレベルの間、ＣＬＫ信号の一周期の経過によりカウントアップされる。ＳＲＡは、１ｓｔ  Ｐｏｉｎｔ  Ｄａｔａに含まれるＷＡＢ１１０出力からのｎ値からＰＢ１１１出力における１ｓｔ  Ｐｏｉｎｔｅｒ  ＣｏｕｎｔのＸ値を減算することで導出される。ＳＲＡは、当該カウントアップを開始するアドレス値である。ここで、ｎ値は、図１１に表すように、１ｓｔ  Ｐｏｉｎｔ  Ｄａｔａが記録されたメモリ１０７におけるアドレスのアドレス値である。
【０１６８】
検出部１１３出力は、ＰＲＡ値と、ＭＲＡ値の一致検出の結果を表す情報である。検出部１１３出力は、ＰＲＡ値と、ＭＲＡ値との一致の検出によりＬレベルからＨレベルに変わる。
【０１６９】
ＰＳ１１４出力は、検出部１１３から出力された一致検出結果を元に選択された第一先頭位置情報である。ＰＳ１１４出力においては、当該格納領域としてＸが選択されている。第一先頭位置情報であるＸが、図６に表すオーバヘッド領域５２ＴのＡ列に格納されている。
【０１７０】
なお、図７乃至図１１は、出力データのデータ領域に二つの受信データからのデータが移行する場合の説明である。出力データのデータ領域に三つ以上の受信データからのデータが移行する場合は、処理装置は、同様の動作により、二つ以上の先頭情報をオーバヘッド領域に格納する。
【０１７１】
次に、図７に表す処理装置２０１が、図４に表す受信データ群から同図に表す出力データ５１４を生成する動作例を説明する。
【０１７２】
受信データ５０３、５０４、５０５を構成する各データ列は、図４の左方のデータ列から順番に図７に表す端子ＴＡに入力される。入力されたデータ列は、入力された順にメモリ１０７に到達する。各データ列は、端子ＴＡの図示しない前段から、クロック信号の立上りと同期して端子ＴＡに入力される。
【０１７３】
一方、ＷＡＧ１０２は、クロック信号と同期して、メモリ１０７内において、到着したデータ列を格納するアドレスのアドレス番号（ＭＷＡ）をカウントアップする。当該ＭＷＡは、クロック信号に同期して、メモリ１０７に出力される。当該アドレスのカウントアップは、ＤＥＧ１０１からのＤａｔａ  Ｅｎａｂｌｅ信号が送付される間のみ行われる。当該Ｄａｔａ  Ｅｎａｂｌｅ信号は、前述のように、端子ＴＡへの受信データの入力がある間のみ対象データの有効化するレベルの信号である。従い、図４に表す受信データ５０３と受信データ５０４との間や受信データ５０４と受信データ５０５との間の無データの時間帯においては生成されない。前述のように、ＤＥＧ１０１は、前記受信データ信号の図示しないオーバヘッド領域に格納されたＬｅｎｇｔｈ情報等を用いた周知の方法により、Ｄａｔａ  Ｅｎａｂｌｅ信号を生成する。
【０１７４】
メモリ１０７は、到着したデータ列を到着した順に、そのクロック信号のタイミングでＷＡＧ１０２から送付されたアドレス番号のアドレスに格納する。ただし、当該格納は、ＤＥＧ１０１からのＤａｔａ  Ｅｎａｂｌｅ信号が送付される間のみ行われる。
【０１７５】
確認部１１７は、メモリ１０７に格納されている受信データ量が出力データの規定容量であるデータ容量Ｎ以上であるかを監視している。確認部１１７は、前述のように、当該監視を、ＵＤＣ１０８により送付された、メモリ１０７に格納された受信データのカウント値を監視することにより行う。ＵＤＣ１０８によるデータのカウント方法は前述のように周知である。そして、図４に表す副受信データ５０３ａ、５０４ａ及び５０５ｂを構成するデータ列がすべてメモリ１０７に格納されると、確認部１１７は、ＲＥＧ１１６に、メモリ１０７に格納されている受信データの量がデータ容量Ｎ以上であることを通知する。確認部１１７は、当該通知を、例えば、データ容量Ｎ以上であることを表すＨレベルの信号をＲＥＧ１１６に送付することにより行う。  当該通知により、ＲＥＧ１１６は、Ｄａｔａ  Ｅｎａｂｌｅ信号を処理部１１９及びＲＡＧ１１５に送付する。
【０１７６】
一方、エッジ検出部１０５は、図４に表す、受信データ５０３と受信データ５０４との間の無データ期間の開始を検出し、第一の最終パルスを発生する。エッジ検出部１０５は、当該開始を、前述のように、Ｄａｔａ  Ｅｎａｂｌｅ信号の立下り（一度目の立下り）を検出することにより行う。
【０１７７】
そして、ＰＢ１１１は、第一の最終パルスのタイミングにおけるデータ列の出力されたタイミングにおけるＤＰＣ１０３のカウント値である、図４に表す第一先頭位置の出力データ５１４中の列番号を、ＰＳ１１４を通じて、処理部１１９に入力する。
【０１７８】
エッジ検出部１０５は、また、図４に表す、受信データ５０４と受信データ５０５との間の無データ期間の開始を検出し、第二の最終パルスを発生する。エッジ検出部１０５は、当該開始を、前述のように、Ｄａｔａ  Ｅｎａｂｌｅ信号の立下り（二度目の立下り）を検出することにより行う。
【０１７９】
そして、ＰＢ１１１は、第二の最終パルスのタイミングにおけるデータ列の出力されたタイミングにおけるＤＰＣ１０３のカウント値である、図４に表す第二先頭位置の出力データ５１４中の列番号を、ＰＳ１１４を通じて、処理部１１９に入力する。
【０１８０】
次に、処理部１１９は、図４に表す出力データ５１４の生成を行う。
【０１８１】
処理部１１９は、ＦＣ１１８から入力された前記第四カウント値のうち、最も若い番号のものを列番号として挿入し、その列番号の後に、オーバヘッド領域５２４の最左方のデータ列を、出力データ５１４に挿入する。次に、処理部１１９は、次に若い番号の第四カウント値を含む列番号を出力データ５１４に挿入する。そして、処理部１１９は、当該列番号に続いて、オーバヘッド領域に５２４格納すべき次のデータ列を挿入する。
【０１８２】
処理部１１９は、同様の処理を順次行い、前記第四カウント値が、予め設定された、第一先頭位置情報を格納すべき列番号を表す値になったとする。すると、処理部１１９は、当該列番号を挿入した後に、第一先頭位置情報を挿入する。処理部１１９は、同様にして、第二先頭位置情報を挿入すべき列番号の出力データ５１４への挿入に続いて、第二先頭位置情報を出力データ５１４に挿入する。
【０１８３】
処理部１１９は、さらに、カウントアップされた前記第四カウント値を含む列番号を出力データ５１４に挿入した上で、オーバヘッド領域に格納すべきデータ列を、順次、出力データ５１４に挿入する。
【０１８４】
こうして、カウントアップされる第四カウント値が、予め定められた、オーバヘッド領域５２４の最右列の次の列を表す値になったとする。
【０１８５】
すると、処理部１１９は、出力データ５１４に挿入するデータ列を、オーバヘッド領域５２４に格納すべきデータ列から、データ領域５３４に格納すべきデータ列に切り替える。
【０１８６】
そして、処理部１１９は、オーバヘッド領域５２４の最終列の次の列を表す値の前記第四カウント値を含む列番号を出力データ５１４に挿入し、その後に、メモリ１０７から読み込んだ副受信データ５０３ｂのデータ列を挿入する。
【０１８７】
処理部１１９は、カウントアップされる前記第四カウント値と当該カウント値に対応する受信データのデータ列とを、交互に、順次、出力データ５１４に挿入する。処理部１１９は、当該挿入を、ＲＡＧ１１５によりカウントアップされるカウント値のアドレスに格納されたデータ列を順番に読み込むことにより行う。当該読み込み及びＲＡＧ１１５によるアドレスの生成は、ＲＥＧ１１６からＤａｔａ  Ｅｎａｂｌｅ信号が送付されている間、行われる。
【０１８８】
そして、カウントアップされる前記第四カウント値が、予め定められたデータ領域５３４の最終列を表す値の次の値になったとする。
【０１８９】
すると、処理部１１９は、この時点で生成されており保持している、冗長データ領域５４４に格納されるべきデータ列を、オーバヘッド領域やデータ領域に格納されるべきデータ列と同様に、順次カウントアップされる前記第四カウント値と組み合わせて、出力データに挿入する。
【０１９０】
こうして、前記第四カウント値が出力データ５１４の最終列の値になる。そして、処理部１１９は、その第四カウント値を含むデータ列に挿入すべき冗長データ領域５４４の最右列のデータ列の挿入を完了する。これにより、出力データ５１４の生成は終了する。そして、処理部１１９は、メモリ１０７からのデータ列の読み込みを停止する。
【０１９１】
以上説明した動作により、図７に表す処理装置は、図４に表す副受信データ５０３ｂ、５０４ａ及び５０５ａから、出力データ５１４を生成する。
【０１９２】
図１２は、本実施形態の処理装置の第二の例である処理装置２０１ｂの構成を表す概念図である。
【０１９３】
処理装置２０１ｂは、図７に表す処理装置２０１が備える構成に加えて、ＲＱＧ１２１を備える。ここで、ＲＱＧは、Ｒｅｑｕｅｓｔ  Ｇｅｎの略である。
【０１９４】
ＲＱＧ１２１は、ＵＰＣ１０８のカウント出力を監視し、メモリ１０７内に格納された受信データが無い状態、又は、メモリ１０７内に格納される受信データ量が一定量以下になった状態を検出する。そして、ＲＱＧ１２１は、受信データの端子ＴＡへの出力元へ、受信データの出力を要求する受信データリクエストを出力する。
【０１９５】
一方、処理装置２０１ｂの端子ＴＤには、強制排出情報が入力され得る。当該強制排出情報は、メモリ１０７内に格納された受信データの量が、データ格納領域の規定容量に達しないため、出力データとして端子ＴＢから出力されることが無く、メモリ１０７内に残留し続けることを防ぐための情報である。
【０１９６】
前記強制排出情報の入力は、例えば、中央演算処理装置や  タイムアウト検出機能等により制御される。そして、強制排出情報は、一定期間アイドルフレームが出力され続けた場合等の所定の条件を満たした場合に、ＲＥＧ１１６及びＤＤＧ１２０に入力される。ＲＥＧ１１６は、当該入力により、ＦＣ１１８から出力された前記第四カウント値や確認部１１７から送られた前記残留データ検出情報によらずに、前述のＭｅｍｏｒｙ  Ｒｅａｄ  Ｅｎａｂｌｅ信号を生成、出力する。
【０１９７】
また、ＤＤＧ１２０は、メモリ１０７から強制的に読み出された、データ格納領域の規定容量を満たさな量のデータに、規定容量になるよう加えるダミーデータを生成する。生成されたダミーデータは処理部１１９に入力される。
【０１９８】
処理部１１９は、規定容量を満たさな量のデータに前記ダミーデータを加えたデータをデータ格納領域のデータとする、出力データを生成し、端子ＴＢに出力する。
［効果］
以上説明したように、本実施形態の処理装置は、不定容量の受信データを含む受信データ群を、規定容量フォーマットのデータ領域を備える出力データを含む出力データ群に変換する。
【０１９９】
当該変換の際に、前記処理装置は、第一の受信データから前記規定容量のデータの部分（第一部分）を分離する。そして、前記処理装置は、当該第一部分を前記出力データの前記データ領域に格納する。前記第一部分は複数の場合もあり得る。前記第一部分が複数の場合は、前記第一の部分の各々を、前記出力データの前記データ領域に格納する。これにより、前記処理装置は、複数の前記出力データを作成する。
【０２００】
前記処理装置は、また、前記第一の受信データから前記第一部分を分離した結果、前記規定容量に満たない受信データの部分（第二部分）が生じた場合には、第二の受信データから当該第二の受信データの部分（第三部分）を分離する。そして、前記処理装置は、前記第二部分のデータ容量と前記第三部分のデータ容量との和が、前記規定容量になるようにする。そして、前記処理装置は、前記第二部分と前記第三部分とを、前記出力データの前記データ領域に格納する。
【０２０１】
前記第二部分のデータ容量と前記第二の受信データのデータ容量との和が、前記規定容量より小さい場合もあり得る。その場合は、前記処理装置は、第三の受信データから当該第三の受信データの部分（第四部分）を分離する。そして、前記処理装置は、前記第一部分のデータ容量と前記第二の受信データのデータ容量と前記第四部分のデータ容量との和が、前記規定容量になるようにする。そして、前記処理装置は、前記第一部分と前記第二の受信データと前記第四部分とを、前記出力データの前記データ領域に格納する。
【０２０２】
前記第二部分のデータ容量と前記第二の受信データのデータ容量前記第三の受信データとの和が、前記規定容量より小さい場合は、さらに他の受信データ（あるいは他の複数の受信データ）からのデータを、前記データ領域に格納するデータに充当する。
【０２０３】
前記第一の受信データのデータ容量が、前記規定容量よりも小さい場合についても、同様である。
【０２０４】
そして、前記処理装置は、複数の受信データからのデータを一つの出力データのデータ領域に格納する場合は、二番目以降のデータの開始位置を表す情報を、その出力データのオーバヘッド領域に格納する。
【０２０５】
以上により、前記出力データ群を前記処理装置から受けた送信先は、オーバヘッドに格納された二番目以降のデータの開始位置により、その出力データのデータ領域に格納されたデータの部分を分離することができる。前記送信先は、さらに、分離したデータの部分をつなぎ合わせることにより、前記受信データ群と同じデータ群を復元することができる。
【０２０６】
すなわち、前記処理装置は、入力された受信データ群を、送信先において元の不定容量の受信データを含む受信データ群を復元することが可能な、規定容量のデータ領域を備える出力データを含む出力データ群に変換することが可能である。
【０２０７】
前記処理装置は、規定容量の出力データを含む出力データ群により、受信データの格納や伝送路への送出までの受信データの保持をする際のメモリの効率的使用を可能にする。一般的に、送信の際には送信用データごとにメモリに一時的に格納され、出力される動作が繰り返される。そのため、個々の送信用データのデータ容量が異なる場合には、最も大きい送信用データに合わせたメモリ設定が必要になる。これにより、不定容量の受信データを送信する場合には、メモリの無駄が生じる。前記処理装置は、当該無駄を抑えることにより、前述の、メモリの効率的使用を可能にする。
【０２０８】
前記処理装置は、さらに、その具体的構成として、図６に表すように、受信データの保持に一段のメモリを使用する以外にメモリを使用する必要がない。そして、前記処理装置は、ほとんどの部分がロジック回路のみで構成された回路により前述の効果を奏する。そのため、前記処理装置は、受信データを格納するメモリの多段構成や、受信データ以外の情報（パルス、信号等）の保持にメモリを使用することによるメモリの使用量の増加を回避することを可能にする。
【０２０９】
さらに、前記処理装置は、前述の構成及び動作により、制御情報伝送用フォーマットにおけるオーバヘッド領域を使用することによる位相量調整量の制限、すなわち、データ移行時の位相差制限、を回避している。
【０２１０】
前記処理装置は、さらに、前述の構成及び動作により、受信データと出力データのフレーム構成を同一又は類似するフレーム構成にする制限を回避している。
【０２１１】
図１３は、本実施形態の処理装置の最小限の構成である処理装置２０１ｘの構成を表すブロック図である。
【０２１２】
処理装置２０１ｘは、不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する。
【０２１３】
処理装置２０１ｘが出力する前記第二データ群の前記第二データの各々は、一定のデータ容量のデータ領域を備える。そのため、前記第二データ群の前記第二データの各々は、ほぼ一定のデータ容量になる。従い、個々の第二データをメモリに保持し、送出する動作を繰り返す場合に、前記メモリの容量としては、前記ほぼ一定のデータ容量の上限を確保すればよい。そして、当該メモリは、個々の第二データをメモリに保持し、送出する動作を繰り返す際に、毎回、ほぼ等しいデータ容量分が使用される。
【０２１４】
そのため、処理装置２０１ｘは、第二データ群が備える第二データの各々を一時的に格納するメモリの無駄を抑え得る。すなわち、出力データである第二データの各々を一時的に格納するメモリを有効に利用することを可能にし得る。
【０２１５】
そのため、処理装置２０１ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。
【０２１６】
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
【０２１７】
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
【０２１８】
（付記Ａ１）
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する、
処理装置。
【０２１９】
（付記Ａ２）
前記第二データ群が、前記第一データ領域に含まれるデータをそのまま維持する、付記Ａ１に記載された処理装置。
【０２２０】
（付記Ａ３）
前記第一データ群が複数の前記第一データを備え、前記第二データ群が複数の前記第二データを備える、付記Ａ１又は付記Ａ２に記載された処理装置。
【０２２１】
（付記Ａ４）
前記第二データ領域の各々が、第一の前記第一データ領域から移行させたデータを備える第一副データ領域と、第二の前記第一データ領域から移行させたデータを備える第二副データ領域とを備える、付記Ａ１乃至付記Ａ３のうちのいずれか一に記載された処理装置。
【０２２２】
（付記Ａ５）
前記第二の前記第一データ領域を備える前記第一データは、前記第一の前記第一データ領域を備える前記第一データの次に入力されたものである、付記Ａ４に記載された処理装置。
【０２２３】
（付記Ａ６）
前記第二データが、前記第一の副データ領域と前記第二の副データ領域との境界を表す境界情報をさらに備える、付記Ａ４又は付記Ａ５に記載された処理装置。
【０２２４】
（付記Ａ７）
前記第二データの各々が、前記第一の副データ領域と前記第二の副データ領域との境界を表す境界情報をさらに備える、付記Ａ４乃至付記Ａ６のうちのいずれか一に記載された処理装置。
【０２２５】
（付記Ａ８）
前記境界情報が、前記第二データ領域における、前記第二副データ領域の開始位置を表す第一先頭位置情報である、付記Ａ７に記載された処理装置。
【０２２６】
（付記Ａ９）
前記境界情報を、前記第二データの各々が備える情報領域（オーバヘッド領域）に格納する、付記Ａ７又は付記Ａ８に記載された処理装置。
【０２２７】
（付記Ａ１０）
前記第二データ領域が、複数の前記第一データ領域の各々から移行させたデータを各々備える前記複数の副データ領域を備える、付記Ａ１乃至付記Ａ３のうちのいずれか一に記載された処理装置。
【０２２８】
（付記Ａ１１）
前記第二データが、隣接する二つの前記副データ領域の境界を表す境界情報をさらに備える、付記Ａ１０に記載された処理装置。
【０２２９】
（付記Ａ１２）
前記第二データの各々が、その前記第二データが備える隣接する二つの前記副データ領域の境界を表す境界情報をさらに備える、付記Ａ１０又は付記Ａ１１に記載された処理装置。
【０２３０】
（付記Ａ１３）
前記第二データの各々が、その前記第二データが備える隣接する任意の二つの前記副データ領域の境界を表す境界情報をさらに備える、付記Ａ１０又は付記Ａ１１に記載された処理装置。
【０２３１】
（付記Ａ１４）
前記境界情報が、前記第二データ領域における、前記副データ領域の開始位置を表す先頭位置情報である、付記Ａ１２又は付記Ａ１３に記載された処理装置。
【０２３２】
（付記Ａ１５）
前記境界情報を、前記第二データの各々が備える情報領域（オーバヘッド領域）に格納する、付記Ａ１２乃至付記Ａ１４のうちのいずれか一に記載された処理装置。
【０２３３】
（付記Ａ１６）
前記第一データ群が、受信した信号に含まれるデータ群である、付記Ａ１乃至付記Ａ１５のうちのいずれか一に記載された処理装置。
【０２３４】
（付記Ａ１７）
前記受信した信号が、バースト受信した信号である、付記Ａ１６に記載された処理装置。
【０２３５】
（付記Ａ１８）
前記第二データ群が、送信するための信号に含まれるデータ群である、付記Ａ１乃至付記Ａ１７のうちのいずれか一に記載された処理装置。
【０２３６】
（付記Ａ１９）
前記送信するための信号が、送信するために記録された信号である、付記Ａ１８に記載された処理装置。
【０２３７】
（付記Ａ２０）
前記第一データを記録する第一の記録部をさらに備える、付記Ａ１乃至付記Ａ１９のうちのいずれか一に記載された処理装置。
【０２３８】
（付記Ａ２１）
前記第一の記録部に格納されている前記第一データのデータ量である第一データ量が所定の閾値以上であるかについての判定を行う、付記Ａ１乃至付記Ａ２０のうちのいずれか一に記載された処理装置。
【０２３９】
（付記Ａ２２）
前記第一データ量が前記一定のデータ容量以上であることを判定した場合に、前記第一の記録部に格納された前記第一データについての前記第二データを生成する、付記Ａ２１に記載された処理装置。
【０２４０】
（付記Ａ２３）
外部からの指示情報により、前記第一データ量が前記一定のデータ容量以上であることを判定した場合であっても、前記第一の記録部に格納された前記第一データを含むデータについての前記第二データを生成する、付記Ａ２１に記載された処理装置。
【０２４１】
（付記Ａ２４）
前記第一データを含むデータが、ダミーデータを備える、付記Ａ２３に記載された処理装置。
【０２４２】
（付記Ａ２５）
前記第一データ量が所定の閾値以下の場合に、前記第一データの送付元に対し、前記第一データの送付を要求する要求情報を送付する、付記Ａ１乃至付記Ａ２４のうちのいずれか一に記載された処理装置。
【０２４３】
（付記Ａ２６）
前記第二データを記録する第二の記録部をさらに備える、付記Ａ１乃至付記Ａ２５のうちのいずれか一に記載された処理装置。
【０２４４】
（付記Ｂ１）
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、
前記第二データ群を出力する、
処理方法。
【０２４５】
（付記Ｃ１）
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成する処理と、
前記第二データ群を出力する処理と、
をコンピュータに実行させる処理プログラム。
【符号の説明】
【０２４６】
１０１    ＤＥＧ
１０２    ＷＡＧ
１０３    ＤＰＣ
１０４    ＤＰＣＤ
１０５    エッジ検出部
１０６    ＰＣＬＮＣ
１０７    メモリ
１０８    ＵＤＣ
１０９    ＲＧ
１１０    ＷＡＢ
１１１    ＰＢ
１１２    演算部
１１３    検出部
１１４    ＰＳ
１１５    ＲＡＧ
１１６    ＲＥＧ
１１７    確認部
１１８    ＦＣ
１１９    処理部
１２０    ＤＤＧ
１２１    ＲＱＧ
１２２、１２３    ＡＮＤ回路
２０１、２０１ａ、２０１ｘ    処理装置
５０１、５０２、５０３、５０４、５０５    受信データ
５０１ａ、５０１ｂ、５０２ａ、５０２ｂ、５０２ｃ、５０３ａ、５０３ｂ、５０４ａ、５０５ａ、５０５ｂ、５０５ｃ、５０５ｄ    副受信データ
５１１、５１２、５１３、５１４、５１５、５１６    出力データ
５１Ｔ    出力データ列群
５２１、５２２、５２３、５２４、５２５、５２６、５２Ｔ    オーバヘッド領域
５３１、５３２、５３３、５３４、５３５、５３６、５３Ｔ    データ領域
５３１ａ、５３２ａ、５３２ｂ、５３３ａ、５３４ａ、５３４ｂ、５３４ｃ、５３５ａ、５３６ａ、５３Ｔａ、５３Ｔｂ    副データ領域
５４１、５４２、５４３、５４４、５４５、５４６、５４Ｔ    冗長データ領域
ＡＡ、ＢＢ    受信データ列群
ＴＡ、ＴＢ    端子
ＵＵ    無データ期間
【図１】
2018207406.tif 000003
【図２】
2018207406.tif 000004
【図３】
2018207406.tif 000005
【図４】
2018207406.tif 000006
【図５】
2018207406.tif 000007
【図６】
2018207406.tif 000008
【図７】
2018207406.tif 000009
【図８】
2018207406.tif 000010
【図９】
2018207406.tif 000011
【図１０】
2018207406.tif 000012
【図１１】
2018207406.tif 000013
【図１２】
2018207406.tif 000014
【図１３】
2018207406.tif 000015