(57)【要約】【課題】遅延の発生が抑制された信号を記憶回路に供給することができる。論理回路に与える負荷が低減された新規な半導体装置を提供する。【解決手段】複数のデータ信号と選択信号が供給される記憶回路が、２つの組み合わせ回路を接続する構成を有する。そして、当該記憶回路が選択信号により複数のデータ信号から一を選択する機能を備える構成に想到した。選択回路を記憶回路と組み合わせ回路の間に設ける必要がない。その結果、組み合わせ回路は遅延の発生が抑制された信号を記憶回路に供給することができる。【選択図】図１
2018190998.tif 000002
【特許請求の範囲】
【請求項１】
第１の組み合わせ回路と、第２の組み合わせ回路と、第１の記憶回路と、第２の記憶回路と、を有し、
前記第１の組み合わせ回路は、前記第１の記憶回路に第１のデータ信号を供給する機能を有し、
前記第１の組み合わせ回路は、前記第２の記憶回路に第２のデータ信号を供給する機能を有し、
前記第１の記憶回路は、前記第１のデータ信号を前記第２の記憶回路に供給する機能と、前記第１のデータ信号を前記第２の組み合わせ回路に供給する機能と、を有する半導体装置であって、
前記第２の記憶回路は、第１の状態と、第２の状態と、を有し、
前記第１の状態において、前記第２の記憶回路は、前記第１の組み合わせ回路から供給される前記第２のデータ信号を選択し、前記第２の組み合わせ回路に供給し、
前記第２の状態において、前記第２の記憶回路は、前記第１の記憶回路から供給される前記第１のデータ信号を選択し、前記第２の組み合わせ回路に供給する半導体装置。
【請求項２】
請求項１において、
前記第２の記憶回路は、第１の記憶部と、第２の記憶部と、選択部と、を有し、
前記第１の記憶部には、前記第２のデータ信号が供給され、
前記選択部は、前記第１の記憶部から供給される前記第２のデータ信号と、前記第１の記憶回路から供給される前記第１のデータ信号と、のいずれかを選択する機能を有し、
前記第２の記憶部は、前記選択部において選択された前記第１のデータ信号または前記第２のデータ信号を前記第２の組み合わせ回路に供給する機能を有し、
前記第１の状態において、前記選択部は、前記第１の記憶部から供給される前記第２のデータ信号を選択し、
前記第２の状態において、前記選択部は、前記第１の記憶回路から供給される前記第１のデータ信号を選択する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明は、半導体装置に関する。特に、スキ
ャンテストが可能な論理回路を備える半導体装置に関する。
【背景技術】
【０００２】
記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記
憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する記
憶素子が知られている。酸化物半導体層にチャネルが形成されるトランジスタを用いるこ
とによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記
憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である
。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状
態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に
読み出すことが可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の組み合わせ回路を有する論理回路の検証は、規模が大きいほど困難になる。
【０００５】
論理回路内の組み合わせ回路の動作を検証する方法の一つにスキャンテストがある。スキ
ャンテストは、組み合わせ回路を接続するフリップフロップ回路（ＦＦ回路ともいう）を
利用する方法である。
【０００６】
スキャンテストを可能するには、マルチプレクサ（ＭＵＸ）を組み合わせ回路とＦＦ回路
の間に設ける必要がある。スキャンテストを適用できる論理回路の構成の一例を、図９に
示す。
【０００７】
論理回路５０は、マルチプレクサ５１を組み合わせ回路Ｃｏｍｂ  Ｃ２とＦＦ回路５２の
間に備える。また、マルチプレクサ５１は、前段の組み合わせ回路Ｃｏｍｂ  Ｃ２から供
給される信号またはスキャンイン端子から供給される信号（ＳＩｎ）およびスキャンイネ
ーブル信号（ＳＥ）が供給される。
【０００８】
この構成によれば、スキャンイネーブル信号（ＳＥ）を用いて、前段の組み合わせ回路か
ら供給される信号またはスキャンイン端子から供給される信号（ＳＩｎ）のいずれか一方
を選択し、ＦＦ回路に供給できる。
【０００９】
また、スキャンイネーブル信号（ＳＥ）を用いて、ＦＦ回路をマルチプレクサで数珠つな
ぎにし、シフトレジスタ（スキャンチェーンともいう）を形成できる。スキャンテストの
初期値を含むように生成されたシリアルのスキャンイン信号（ＳＩｎ）を形成されたシフ
トレジスタにスキャンイン端子から供給すると、各ＦＦ回路に当該初期値を設定できる。
【００１０】
なお、スキャンチェーンを構成するマルチプレクサ５１とＦＦ回路５２を含む回路（図９
参照）を、スキャンフリップフロップ５５（スキャンＦＦともいう）という。
【００１１】
スキャンテストは、各スキャンＦＦに初期値を設定する第１のステップと、当該初期値を
各組み合わせ回路に供給する第２のステップを含む。また、各スキャンＦＦに各組み合わ
せ回路の演算結果を供給する第３のステップと、各組み合わせ回路から供給された信号を
、スキャンチェーンをシフトすることにより、スキャンチェーンの最終端から回収する第
４のステップと、を含む。なお、最終端に供給される信号（ＳＯＵＴ）を解析することで
、複数の組み合わせ回路の動作を検証することができる。
【００１２】
しかし、組み合わせ回路とＦＦ回路の間に設けられるマルチプレクサが信号の伝達におい
て負荷となり、信号の遅延等が発生する場合がある。これにより、例えば、セットアップ
時間違反が発生する場合がある。または、動作周波数を抑制する必要から、論理回路の性
能を十分に引き出すことができない場合がある。
【００１３】
本発明の一態様は、このような技術的背景のもとでなされたものである。したがって、論
理回路に与える負荷が低減された新規な半導体装置を提供することを課題の一とする。ま
たは、本発明の一態様は、配線間に大量に電流が流れるのを防ぐことができる半導体装置
などの提供を、課題の一つとする。または、本発明の一態様は、破損が引き起こされるこ
とを低減することができる半導体装置などの提供を、課題の一つとする。または、本発明
の一態様は、貫通電流が流れることを低減することができる半導体装置などの提供を、課
題の一つとする。または、本発明の一態様は、オフ電流の低い半導体装置などを提供する
ことを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供す
ることを課題とする。または、本発明の一態様は、目に優しい表示装置などを提供するこ
とを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを
提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた
半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半導体
装置などを提供することを課題とする。または、本発明の一態様は、良い半導体装置など
を提供することを課題とする。
【００１４】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１５】
本発明の一態様は、第１の組み合わせ回路と、第１の組み合わせ回路に第１のデータ信号
を供給することができる第１の記憶回路と、第１の組み合わせ回路に第２のデータ信号を
供給することができる第２の記憶回路と、第１の記憶回路および第２の記憶回路に選択信
号を供給することができる選択信号線と、第１の記憶回路に第１のデータ信号を供給し第
２の記憶回路に第２のデータ信号を供給することができる第２の組み合わせ回路と、を有
する半導体装置である。そして、第２の記憶回路は、第２の組み合わせ回路から供給され
る信号を選択する第１の状態と、第１の記憶回路から供給される信号を選択する第２の状
態とを、選択信号により選択する機能を備える。
【００１６】
また、本発明の一態様は、第２の記憶回路が、第２のデータ信号が供給される第１の記憶
部と、第１の記憶部、第１の記憶回路並びに選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され第１の組み合わせ回路に信号を供給する第２
の記憶部と、を有する上記の半導体装置である。そして、選択部が、第１の状態において
、第１の記憶部から供給される信号を選択し、第２の状態において、第１の記憶回路から
供給される信号を選択する。
【００１７】
上記本発明の一態様の半導体装置は、第２の組み合わせ回路がデータ信号を、第１の記憶
回路が信号（例えば、スキャンイン信号）を、それぞれ第２の記憶回路に供給することが
できる構成を有する。第２の記憶回路は供給された信号を選択して、後段の回路に供給す
ることができる。これにより、選択回路を第２の記憶回路と第２の組み合わせ回路に設け
る必要がない。その結果、第２の組み合わせ回路は遅延の発生が抑制された信号を第２の
記憶回路に供給することができ、論理回路に与える負荷が低減された新規な半導体装置を
提供できる。
【００１８】
また、本発明の一態様は、第１の組み合わせ回路と、第１の組み合わせ回路に第１のデー
タ信号を供給することができる第１の記憶回路と、第１の組み合わせ回路に第２のデータ
信号を供給することができる第２の記憶回路と、第１の記憶回路および第２の記憶回路に
第１の選択信号を供給することができる第１の選択信号線と、第２の記憶回路に供給する
信号を選択することができる選択回路と、選択回路に第３のデータ信号を供給することが
できる副記憶回路と、選択回路を制御する第２の選択信号を供給することができる第２の
選択信号線と、第１の記憶回路に第１のデータ信号を供給し第２の記憶回路に第２のデー
タ信号を供給することができる第２の組み合わせ回路と、を有する半導体装置である。そ
して、第２の記憶回路は、第２の組み合わせ回路から供給される信号を選択する第１の状
態と、第１の記憶回路から供給される信号を選択する第２の状態と、を選択信号により選
択する機能を備え、選択回路は、副記憶回路が供給する信号を供給する状態と、第１の記
憶回路が供給する信号を供給する状態と、を第２の選択信号により選択する機能を備える
。
【００１９】
また、本発明の一態様は、第２の記憶回路が、第２のデータ信号が供給される第１の記憶
部と、第１の記憶部、選択回路並びに第１の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第１の組み合わせ回路に信号を供給する第
２の記憶部と、を有する上記の半導体装置である。そして、選択部が第１の状態において
第１の記憶部から供給される信号を選択し、第２の状態において選択部が選択回路から供
給される信号を選択する。
【００２０】
上記本発明の一態様の半導体装置は、第２の組み合わせ回路がデータ信号または選択回路
に選択される信号（例えば、スキャンイン信号または副記憶回路から供給される信号）を
、第２の記憶回路に供給できる構成を有する。第２の記憶回路は供給された信号を選択し
て、後段の回路に供給することができる。これにより、第２の記憶回路と第２の組み合わ
せ回路の間に選択回路を設ける必要がない。また、第３のデータを副記憶回路から第２の
記憶回路に高速に転送することができる。その結果、第２の組み合わせ回路は遅延の発生
が抑制された信号を第２の記憶回路に供給することができ、論理回路に与える負荷が低減
された新規な半導体装置を提供できる。
【００２１】
また、本発明の一態様は、第２の記憶回路が、第２のデータ信号が供給される第１の記憶
部と、第１の記憶部、選択回路並びに第１の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第１の組み合わせ回路に信号を供給する第
２の記憶部と、を有する上記の半導体装置である。そして、副記憶回路は、第２の記憶回
路から供給される信号を記憶する機能を備え、選択部が第１の状態において第１の記憶部
から供給される信号を選択し、第２の状態において選択部が選択回路から供給される信号
を選択する半導体装置である。
【００２２】
上記本発明の一態様の半導体装置は、副記憶回路に第２の記憶回路の信号を待避すること
ができる構成を有する。また、副記憶回路に待避した信号を選択回路が選択して第２の記
憶回路に供給することができる構成を有する。これにより、半導体装置の第１の動作状態
を副記憶回路に記憶させることができる。半導体装置に他の動作させた後に、副記憶回路
に第１の動作状態を供給させることで、半導体装置を素早く第１の動作状態に復帰させる
ことができる。また、選択回路を第２の記憶回路と第２の組み合わせ回路の間に設ける必
要がない。その結果、第２の組み合わせ回路は遅延の発生が抑制された信号を第２の記憶
回路に供給することができ、論理回路に与える負荷が低減された新規な半導体装置を提供
できる。
【００２３】
また、本発明の一態様は、第２の記憶回路が、第２のデータ信号が供給される第１の記憶
部と、第１の記憶部、選択回路並びに第１の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第１の組み合わせ回路に信号を供給する第
２の記憶部と、を有する半導体装置である。そして、副記憶回路は、第１の制御信号が供
給されるゲート電極、第２の記憶回路の信号が供給される第１の電極およびチャネルが形
成される酸化物半導体層を有する第１のトランジスタと、第１のトランジスタの第２の電
極と電気的に接続される第１の電極および低電源電位が供給される第２の電極を有する第
１の容量素子と、第１のトランジスタの第２の電極と電気的に接続されるゲート電極およ
び第１の容量素子の第２の電極と電気的に接続される第１の電極を有する第２のトランジ
スタと、第２のトランジスタの第２の電極と電気的に接続される第１の電極および第２の
制御信号が供給されるゲート電極を有する第３のトランジスタと、第３のトランジスタの
第２の電極と電気的に接続される第１の電極、第３のトランジスタのゲート電極と電気的
に接続されるゲート電極および高電源電位が供給される第２の電極を有する第４のトラン
ジスタと、第４のトランジスタの第１の電極と電気的に接続される第１の電極および第２
のトランジスタの第１の電極と電気的に接続される第２の電極を有する第２の容量素子と
、第２の容量素子の第１の電極と電気的に接続される信号端子を備え、選択部が第１の状
態において第１の記憶部から供給される信号を選択し、第２の状態において選択部が選択
回路から供給される信号を選択する。
【００２４】
なお、本明細書中において、トランジスタの第１の電極または第２の電極の一方がソース
電極を、他方がドレイン電極を指す。
【発明の効果】
【００２５】
本発明の一態様によれば、論理回路に与える負荷が低減された新規な半導体装置を提供で
きる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態に係る半導体装置の構成を説明するブロック図。
【図２】実施の形態に係る記憶回路の構成を説明する回路図および動作を説明するタイミングチャート。
【図３】実施の形態に係る半導体装置を説明するブロック図。
【図４】実施の形態に係る記憶回路を説明するブロック図。
【図５】実施の形態に係る副記憶回路を説明するタイミングチャート。
【図６】実施の形態に係る記憶回路の構成を説明する回路図。
【図７】実施の形態に係る記憶回路の構成を説明する回路図。
【図８】実施の形態に係る記憶回路の構成を説明する回路図。
【図９】スキャンテストを適用できる論理回路の構成を説明する図。
【図１０】記憶回路の断面の構造を示す図。
【図１１】電子機器の図。
【発明を実施するための形態】
【００２７】
そこで、上記課題を解決するために、本発明の一態様は、組み合わせ回路、組み合わせ回
路を接続するフリップフロップ回路および組み合わせ回路とフリップフロップ回路の間に
設けるマルチプレクサに着眼した。以下に説明する実施の形態には、組み合わせ回路を接
続する記憶回路の構成に着眼して創作された本発明の一態様が含まれる。
【００２８】
本発明の一態様の半導体装置は、複数のデータ信号と選択信号が供給される記憶回路が、
２つの組み合わせ回路を接続する構成を有する。そして、当該記憶回路が選択信号により
複数のデータ信号から一を選択する機能を備える。
【００２９】
上記本発明の一態様の半導体装置によれば、選択回路を第２の記憶回路と第２の組み合わ
せ回路の間に設ける必要がない。その結果、第２の組み合わせ回路は遅延の発生が抑制さ
れた信号を第２の記憶回路に供給することができ、論理回路に与える負荷が低減された新
規な半導体装置を提供できる。
【００３０】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成について、図１および図２を参照
しながら説明する。
【００３２】
図１（Ａ）は本発明の一態様の半導体装置の構成を説明するブロック図であり、図１（Ｂ
）は本発明の一態様の半導体装置に含まれる第２の記憶回路の構成を説明するブロック図
である。
【００３３】
本実施の形態で例示する半導体装置２００は複数の記憶回路を備える。なお、説明の便宜
のため、第１の記憶回路２２０＿１および第２の記憶回路２２０＿２を符号と共に図１（
Ａ）に示し、他の記憶回路は図示しない。
【００３４】
なお、選択信号Ｓａ、スキャンイン信号ＳＩｎ、スキャンアウトＳＯｕｔ信号並びにクロ
ック信号ＣＬＫを図中に示す。
【００３５】
本実施の形態で例示して説明する半導体装置２００は、第１の組み合わせ回路２１１＿１
と、第１の組み合わせ回路２１１＿１に第１のデータ信号ｄａｔａ＿１を供給することが
できる第１の記憶回路２２０＿１と、第１の組み合わせ回路２１１＿１に、第２のデータ
信号ｄａｔａ＿２を供給することができる第２の記憶回路２２０＿２と、を有する（図１
（Ａ）参照）。
【００３６】
また、第１の記憶回路２２０＿１および第２の記憶回路２２０＿２の状態を第１の状態（
Ｓ１）または第２の状態（Ｓ２）にする選択信号Ｓａを、供給することができる選択信号
線２５１を有する。
【００３７】
また、第１の状態（Ｓ１）の第１の記憶回路２２０＿１に第１のデータ信号ｄａｔａ＿１
を供給し、第１の状態（Ｓ１）の第２の記憶回路２２０＿２に第２のデータ信号ｄａｔａ
＿２を供給することができる第２の組み合わせ回路２１１＿２と、を有する。
【００３８】
そして、第２の記憶回路２２０＿２は、第２の組み合わせ回路２１１＿２から供給される
第２のデータ信号ｄａｔａ＿２を選択する第１の状態（Ｓ１）と、第１の記憶回路２２０
＿１から供給される信号（例えば、第１のデータ信号ｄａｔａ＿１）を選択する第２の状
態（Ｓ２）とを、選択信号Ｓａにより選択する機能を備える。
【００３９】
記憶回路の詳細な構成のブロック図を図１（Ｂ）に示す。説明のため、ｍ（半導体装置２
００に設けられた接続可能な記憶回路の数をｎとするとき、ｍは１以上（ｎ−１）以下の
整数）番目と（ｍ＋１）番目の記憶回路のみを示す。
【００４０】
記憶回路２２０＿（ｍ＋１）は、データ信号ｄａｔａ＿（ｍ＋１）が供給される第１の記
憶部２２１と、第１の記憶部２２１、記憶回路２２０＿ｍ並びに選択信号線２５１からそ
れぞれ信号が供給される選択部２２５と、を有する。
【００４１】
また、第２の記憶部２２２は、選択部２２５に選択された信号が供給され、第１の組み合
わせ回路２１１＿１に信号を供給する。
【００４２】
なお、第１の状態（Ｓ１）の記憶回路２２０＿（ｍ＋１）において、選択部２２５が第１
の記憶部２２１から供給される信号を選択し、第２の記憶部２２２に供給する。
【００４３】
また、第２の状態（Ｓ２）の記憶回路２２０＿（ｍ＋１）において、選択部２２５が記憶
回路２２０＿ｍから供給される信号を選択する。
【００４４】
言い換えると、選択部２２５が第１の記憶部２２１から供給される信号を第２の記憶部２
２２に供給する状態が第１の状態である。また、選択部２２５が記憶回路２２０＿ｍから
供給される信号を第２の記憶部２２２に供給する状態が第２の状態である。
【００４５】
上記本発明の一態様の半導体装置２００は、第２の組み合わせ回路２１１＿２がデータ信
号（例えば、第２のデータ信号ｄａｔａ＿２）を第２の記憶回路２２０＿２に供給するこ
とができ、第１の記憶回路２２０＿１が信号（例えば、スキャンイン信号）を第２の記憶
回路に供給することができる構成を有する。第２の記憶回路２２０＿２は供給された信号
のいずれか一方を選択して、後段の回路に供給することができる。
【００４６】
これにより、選択回路を記憶回路と組み合わせ回路の間（例えば、第２の記憶回路２２０
＿２と第２の組み合わせ回路２１１＿２の間）に設ける必要がない。その結果、組み合わ
せ回路は、遅延の発生が抑制されたデータ信号を記憶回路に供給することができ、論理回
路に与える負荷が低減された新規な半導体装置２００を提供できる。
【００４７】
また、本実施の形態で例示して説明する半導体装置２００は、第２の状態（Ｓ２）にする
選択信号を各記憶回路に供給することにより、ｍ番目の記憶回路と（ｍ＋１）番目の記憶
回路を数珠繋ぎにして、シフトレジスタを形成することができる。これにより、スキャン
テストの初期値を含むように生成されたシリアルのスキャンイン信号ＳＩｎを、第２の状
態（Ｓ２）の第１の記憶回路２２０＿１から各記憶回路に供給することができる。
【００４８】
そして、第１の状態（Ｓ１）にする選択信号を各記憶回路に供給することにより、スキャ
ンイン信号を各記憶回路から組み合わせ回路に供給することができる。
【００４９】
また、スキャンテストの実行後に、再度第２の状態（Ｓ２）にする選択信号を各記憶回路
に供給することによりシフトレジスタを形成することができる。これにより、スキャンテ
ストの結果を含むシリアルのスキャンアウト信号（ＳＯｕｔ）を、第２の状態（Ｓ２）の
第ｎの記憶回路から回収できる。
【００５０】
＜記憶回路の構成例＞
以下に、本発明の一態様の半導体装置２００に適用することができる記憶回路２２０＿（
ｍ＋１）の構成を説明する。
【００５１】
図２（Ａ）は、本発明の一態様の半導体装置に適用することができる記憶回路の一例を説
明する回路図である。
【００５２】
記憶回路２２０＿（ｍ＋１）は、第１の記憶部２２１、第２の記憶部２２２および選択部
２２５を有する。クロック信号により制御されたラッチ回路は、第１の記憶部２２１およ
び第２の記憶部２２２に適用できる。
【００５３】
第１の記憶部２２１は、トランスミッションゲート２２１ａ、インバータ２２１ｂおよび
クロックドインバータ２２１ｃで構成されている。第２の記憶部２２２は、トランスミッ
ションゲート２２２ａ、インバータ２２２ｂおよびクロックドインバータ２２２ｃで構成
されている。選択部２２５は、例えばマルチプレクサを適用できる。
【００５４】
なお、第２の状態（Ｓ２）にする選択信号を各記憶回路に供給することにより、ｍ番目の
記憶回路と（ｍ＋１）番目の記憶回路を数珠繋ぎにして、シフトレジスタを形成すること
ができる。図２（Ａ）に例示する構成によれば、ｍ番目の記憶回路２２０＿ｍが供給する
信号が、（ｍ＋１）番目の記憶回路２２０＿（ｍ＋１）の第２の記憶部２２２に供給され
る。記憶回路２２０＿（ｍ＋１）の第２の記憶部２２２は、供給された信号を反転してＱ
端子に出力する点に留意する必要がある。
【００５５】
これを避けるため、ｍ番目の記憶回路２２０＿ｍが供給する信号をあらかじめ反転するた
めのインバータを、ｍ番目の記憶回路のＱ端子とマルチプレクサとの間（例えば、選択部
２２５）に設けてもよい。
【００５６】
＜記憶回路の動作例＞
以下に、第１の記憶回路２２０＿１の動作例を、図２（Ｂ）を用いて説明する。図２（Ｂ
）は、第１の記憶回路２２０＿１の動作を説明するタイミングチャートである。
【００５７】
図２（Ｂ）中、Ｄは第１の記憶回路２２０＿１のＤ端子に供給される第１のデータ信号ｄ
ａｔａ＿１であり、Ｑは第１の記憶回路２２０＿１のＱ端子から供給される信号である。
ＳＩｎは第１の記憶回路２２０＿１に供給されるスキャンイン信号ＳＩｎであり、ＣＬＫ
は第１の記憶回路２２０＿１に供給されるクロック信号ＣＬＫである。
【００５８】
Ｓａは第１の記憶回路２２０＿１に供給される選択信号Ｓａである。選択信号Ｓａは、第
１の期間Ｔ１および第３の期間Ｔ３においてハイの状態であり、第２の期間Ｔ２において
ロ−の状態を含む。
【００５９】
第１の記憶回路２２０＿１は、選択信号Ｓａがハイである期間（期間Ｔ１および期間Ｔ３
）において第２の状態（Ｓ２）となる。その結果、スキャンイン信号ＳＩｎがＱ端子に出
力される。
【００６０】
第１の記憶回路２２０＿１は、選択信号Ｓａがロ−である期間Ｔ２において第１の状態（
Ｓ１）となる。その結果、第１のデータ信号ｄａｔａ＿１がＱ端子に出力される。
【００６１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００６２】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構成について、図３および図４を参照
しながら説明する。
【００６３】
図３（Ａ）は本発明の一態様の半導体装置の構成を説明するブロック図であり、図３（Ｂ
）は本発明の一態様の半導体装置に含まれる第２の記憶回路の構成を説明するブロック図
である。
【００６４】
本実施の形態で例示する半導体装置３００は複数の記憶回路を備える。なお、説明の便宜
のため、第１の記憶回路３２０＿１および第２の記憶回路３２０＿２を符号と共に図３（
Ａ）に示し、他の記憶回路は図示しない。
【００６５】
なお、第１の選択信号Ｓａ、第２の選択信号Ｓｂ、スキャンイン信号ＳＩｎ、スキャンア
ウトＳＯｕｔ信号並びにクロック信号ＣＬＫを図中に示す。また、第１の制御信号ＢＫお
よび第２の制御信号ＰＲを図中に示す。なお、第２の選択信号Ｓｂと同じ信号を第２の制
御信号ＰＲに用いることができる。
【００６６】
本実施の形態で例示して説明する半導体装置３００は、第１の組み合わせ回路３１１＿１
と、第１の組み合わせ回路３１１＿１に第１のデータ信号ｄａｔａ＿１を供給することが
できる第１の記憶回路３２０＿１と、第１の組み合わせ回路３１１＿１に、第２のデータ
信号ｄａｔａ＿２を供給することができる第２の記憶回路３２０＿２と、を有する（図３
（Ａ）参照）。
【００６７】
また、第１の記憶回路３２０＿１および第２の記憶回路３２０＿２に第１の選択信号Ｓａ
を供給することができる第１の選択信号線３５１を有する。
【００６８】
そして、第２の記憶回路３２０＿２に供給する信号を選択することができる選択回路３４
０＿２と、選択回路３４０＿２に、第３のデータ信号ｄａｔａ＿３を供給することができ
る副記憶回路３３０＿２と、を有する。
【００６９】
また、選択回路３４０＿２を制御する第２の選択信号Ｓｂを、供給することができる第２
の選択信号線３５２を有する。
【００７０】
また、第１の記憶回路３２０＿１に第１のデータ信号ｄａｔａ＿１を供給し、第２の記憶
回路３２０＿２に第２のデータ信号ｄａｔａ＿２を供給することができる第２の組み合わ
せ回路３１１＿２と、を有する。
【００７１】
そして、第２の記憶回路３２０＿２は、第２の組み合わせ回路３１１＿２から供給される
第２のデータ信号ｄａｔａ＿２を選択する第１の状態（Ｓ１）と、第１の記憶回路３２０
＿１から供給される信号（例えば、第１のデータ信号ｄａｔａ＿１）を選択する第２の状
態（Ｓ２）と、を第１の選択信号Ｓａにより選択する機能を備える。
【００７２】
そして、選択回路３４０＿２は、副記憶回路３３０＿２が供給する信号を供給する状態と
、第１の記憶回路３２０＿１が供給する信号を供給する状態と、を第２の選択信号により
選択する機能を備える。
【００７３】
記憶回路の詳細な構成のブロック図を図３（Ｂ）に示す。説明のため、ｍ（半導体装置３
００に設けられた接続可能な記憶回路の数をｎとするとき、ｍは１以上（ｎ−１）以下の
整数）番目と（ｍ＋１）番目の記憶回路のみを示す。
【００７４】
記憶回路３２０＿（ｍ＋１）は、データ信号ｄａｔａ＿（ｍ＋１）が供給される第１の記
憶部３２１と、第１の記憶部３２１、選択回路３４０＿（ｍ＋１）並びに第１の選択信号
線３５１からそれぞれ信号が供給される選択部３２５と、を有する。
【００７５】
また、第２の記憶部３２２は、選択部３２５に選択された信号が供給され、第１の組み合
わせ回路３１１＿１に信号を供給する。
【００７６】
なお、第１の状態（Ｓ１）の記憶回路３２０＿（ｍ＋１）において、選択部３２５が第１
の記憶部３２１から供給される信号を選択し、第２の記憶部３２２に供給する。
【００７７】
また、第２の状態（Ｓ２）の記憶回路３２０＿（ｍ＋１）において、選択部３２５が選択
回路３４０＿（ｍ＋１）から供給される信号を選択する半導体装置である。
【００７８】
言い換えると、選択部３２５が、第１の記憶部３２１に供給される信号を第２の記憶部３
２２に供給する状態が第１の状態である。また、選択部３２５が、選択回路３４０＿（ｍ
＋１）に供給される信号を第２の記憶部３２２に供給する状態が第２の状態である。
【００７９】
上記本発明の一態様の半導体装置３００は、第２の組み合わせ回路３１１＿２がデータ信
号（例えば、第１のデータ信号ｄａｔａ＿１および第２のデータ信号ｄａｔａ＿２）また
は選択回路（例えば、選択回路３４０＿２）に選択される信号（例えば、スキャンイン信
号ＳＩｎまたは副記憶回路３３０に供給される信号）を第２の記憶回路３２０＿２に供給
できる構成を有する。第２の記憶回路３２０＿２は供給された信号を選択して、後段の回
路に供給することができる。
【００８０】
これにより、選択回路を記憶回路と組み合わせ回路の間（例えば、第２の記憶回路３２０
＿２と第２の組み合わせ回路３１１＿２の間）に設ける必要がない。また、第３のデータ
信号ｄａｔａ＿３を副記憶回路３３０＿２から第２の記憶回路３２０＿２に高速に転送す
ることができる。その結果、第２の組み合わせ回路３１１＿２は遅延の発生が抑制された
信号を第２の記憶回路３２０＿２に供給することができ、論理回路に与える負荷が低減さ
れた新規な半導体装置３００を提供できる。
【００８１】
また、記憶回路３２０＿（ｍ＋１）は、データ信号ｄａｔａ＿（ｍ＋１）が供給される第
１の記憶部３２１と、第１の記憶部３２１、選択回路３４０＿（ｍ＋１）並びに第１の選
択信号線３５１からそれぞれ信号が供給される選択部３２５と、を有する。
【００８２】
また、第２の記憶部３２２は、選択部３２５に選択された信号が供給され、第１の組み合
わせ回路３１１＿１に信号を供給する。
【００８３】
また、副記憶回路３３０＿（ｍ＋１）は、第２の記憶回路に供給される信号（例えば、第
１の記憶部３２１に供給される信号）を記憶することができる。
【００８４】
なお、第１の状態（Ｓ１）の記憶回路３２０＿（ｍ＋１）において、選択部３２５が第１
の記憶部３２１から供給される信号を選択し、第２の記憶部３２２に供給する。
【００８５】
また、第２の状態（Ｓ２）の記憶回路３２０＿（ｍ＋１）において、選択部３２５が選択
回路３４０＿（ｍ＋１）から供給される信号を選択する半導体装置である。
【００８６】
言い換えると、選択部３２５が、第１の記憶部３２１に供給される信号を第２の記憶部３
２２に供給する状態が第１の状態である。また、選択部３２５が、選択回路３４０＿（ｍ
＋１）に供給される信号を第２の記憶部３２２に供給する状態が第２の状態である。
【００８７】
上記本発明の一態様の半導体装置３００は、副記憶回路３３０＿２に第２の記憶回路３２
０＿２の信号を待避することができる構成を有する。また、副記憶回路３３０＿２に待避
した信号を選択回路３４０＿２が選択して第２の記憶回路３２０＿２に供給することがで
きる構成を有する。これにより、半導体装置３００の第１の動作状態を副記憶回路に記憶
させることができる。半導体装置３００に他の動作をさせた後に、副記憶回路に第１の動
作状態を供給させることで、半導体装置３００を素早く第１の動作状態に復帰（リカバリ
ーともいう）させることができる。また、選択回路を第２の記憶回路と第２の組み合わせ
回路３１１＿２の間に設ける必要がない。その結果、第２の組み合わせ回路３１１＿２は
遅延の発生が抑制された信号を第２の記憶回路に供給することができ、論理回路に与える
負荷が低減された新規な半導体装置を提供できる。
【００８８】
また、本発明の一態様の半導体装置３００は、第２の組み合わせ回路が第２の記憶回路に
信号を供給することができる信号線とは別に、副記憶回路が記憶した第１の動作状態を第
２の記憶回路に供給することができる信号線を有する。副記憶回路が記憶した第１の動作
状態を第２の記憶回路に供給することができる信号線は、スキャンチェーンを形成する際
に利用することができる。これにより、第２の組み合わせ回路が第２の記憶回路に信号を
供給することができる信号線にマルチプレクサを設けることなく、スキャンテストを適用
することができる半導体装置を提供できる。
【００８９】
＜記憶回路の構成例＞
以下に、本発明の一態様の半導体装置３００に適用することができる記憶回路３２０＿（
ｍ＋１）の構成を説明する。
【００９０】
図４は、本発明の一態様の半導体装置に適用することができる記憶回路３２０＿（ｍ＋１
）および副記憶回路３３０＿（ｍ＋１）の一例を説明する回路図である。
【００９１】
記憶回路３２０＿（ｍ＋１）は、第１の記憶部３２１、第２の記憶部３２２および選択部
３２５を有する。クロック信号により制御されたラッチ回路は、第１の記憶部３２１およ
び第２の記憶部３２２に適用できる。なお、記憶回路３２０＿（ｍ＋１）の構成は、図２
（Ａ）を用いて説明した記憶回路２２０＿（ｍ＋１）と同様であるため、詳細な説明は省
略する。
【００９２】
なお、記憶回路３２０＿（ｍ＋１）の第２の記憶部３２２は、供給された信号を反転して
Ｑ端子に出力するため、インバータ３３２が選択回路３４０＿（ｍ＋１）の後段に設けら
れている。
【００９３】
＜副記憶回路の構成例＞
以下に、本発明の一態様の半導体装置３００に適用することができる副記憶回路３３０＿
（ｍ＋１）の構成を説明する。
【００９４】
副記憶回路３３０＿（ｍ＋１）は、副記憶回路部１０２と、スイッチ１０３と、スイッチ
１０４を含んで構成される。また、副記憶回路３３０＿（ｍ＋１）は、第１のトランジス
タ１０９と、第２のトランジスタ１１０と、第３のトランジスタ１１３と第４のトランジ
スタ１１４とを有する。また、第１の容量素子１０８と第２の容量素子１０７を有する。
【００９５】
なお、副記憶回路３３０＿（ｍ＋１）は、第１のトランジスタ１０９の第１の電極に供給
された信号を記憶する。そして、副記憶回路３３０＿（ｍ＋１）は、記憶した信号を第３
のトランジスタの第２の電極、第４のトランジスタの第１の電極および第２の容量素子の
第１の電極と電気的に接続される端子に供給する。
【００９６】
記憶回路３２０＿（ｍ＋１）の選択部３２５が選択した信号が第１のトランジスタ１０９
の第１の電極に供給され、副記憶回路３３０は、記憶した信号を第３のトランジスタの第
２の電極、第４のトランジスタの第１の電極および第２の容量素子の第１の電極と電気的
に接続される端子から選択回路３４０＿（ｍ＋１）に供給する。
【００９７】
第１のトランジスタ１０９は、第１の制御信号ＢＫが供給されるゲート電極と、第２の記
憶回路の信号が供給される第１の電極と、チャネルが形成される酸化物半導体層を有する
。
【００９８】
第１の容量素子１０８は、第１のトランジスタ１０９の第２の電極と電気的に接続される
第１の電極および低電源電位が供給される第２の電極を有する。
【００９９】
第２のトランジスタ１１０は、第１のトランジスタ１０９の第２の電極と電気的に接続さ
れるゲート電極および第１の容量素子１０８の第２の電極と電気的に接続される第１の電
極を有する。
【０１００】
第３のトランジスタ１１３は、第２のトランジスタ１１０の第２の電極と電気的に接続さ
れる第１の電極および第２の制御信号ＰＲが供給されるゲート電極を有する。
【０１０１】
第４のトランジスタ１１４は、第３のトランジスタ１１３の第２の電極と電気的に接続さ
れる第１の電極、第３のトランジスタ１１３のゲート電極と電気的に接続されるゲート電
極および高電源電位が供給される第２の電極を有する。
【０１０２】
第２の容量素子１０７は、第４のトランジスタ１１４の第１の電極と電気的に接続される
第１の電極および第２のトランジスタ１１０の第１の電極と電気的に接続される第２の電
極を有する。
【０１０３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１０４】
（実施の形態３）
電源電圧の供給を停止した後も、書き込まれたデータを保持し続ける記憶回路は、本発明
の一態様の半導体装置３００の副記憶回路に適用することができる。
【０１０５】
電源電圧の供給を停止した後もデータを保持し続ける副記憶回路が適用された本発明の一
態様の半導体装置３００は、電源電圧の供給の後に電源電圧の供給を停止しても、再び電
源電圧を供給することにより、電源電圧の供給を停止する前のデータに基づいて動作を再
開できるため、電源電圧の供給を停止するデータの保持時における消費電力を削減された
半導体装置を提供することができる。
【０１０６】
本実施の形態では、本発明の一態様の半導体装置３００に適用することができ、電源電圧
の供給を停止した後もデータを保持し続ける副記憶回路３３０＿（ｍ＋１）の駆動方法に
ついて、図５に示すタイミングチャートを参照しながら説明する。
【０１０７】
図５のタイミングチャートにおいて、３２０＿（ｍ＋１）は記憶回路３２０＿（ｍ＋１）
に保持されているデータを示し、ＢＫは第１の制御信号ＢＫの電位を示し、ＰＲは第２の
制御信号ＰＲの電位を示し、Ｓｂは第２の選択信号Ｓｂの電位を示し、Ｖ１は電位Ｖ１を
示し、Ｖ２は電位Ｖ２を示す。電位Ｖ１と電位Ｖ２の電位差Ｖが０のときは、電源電圧が
供給されていない場合に相当する。Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の
電位を示す。
【０１０８】
なお、以下に示す駆動方法では、図４に示した構成において、スイッチ１０３をｎチャネ
ル型トランジスタとし、スイッチ１０４をｐチャネル型トランジスタとして、第２の制御
信号ＰＲがハイレベル電位の場合に、スイッチ１０３の第１の端子と第２の端子の間が導
通状態となり、且つスイッチ１０４の第１の端子と第２の端子の間が非導通状態となり、
第２の制御信号ＰＲがローレベル電位の場合に、スイッチ１０３の第１の端子と第２の端
子の間が非導通状態となり、且つスイッチ１０４の第１の端子と第２の端子の間が導通状
態となる例を示す。
【０１０９】
また、選択回路３４０＿（ｍ＋１）は、第２の選択信号Ｓｂがハイレベル電位の場合に副
記憶回路３３０＿（ｍ＋１）に供給される信号が選択され、第２の選択信号Ｓｂがローレ
ベル電位の場合に記憶回路３２０＿（ｍ＋１）に供給される信号が選択される例を示す。
また、トランジスタ１０９をｎチャネル型トランジスタとして、第１の制御信号ＢＫがハ
イレベル電位の場合に、トランジスタ１０９がオン状態となり、第１の制御信号ＢＫがロ
ーレベル電位の場合に、トランジスタ１０９がオフ状態となる例を示す。
【０１１０】
しかしながら、本発明の駆動方法はこれに限定されず、以下の説明における、スイッチ１
０３、スイッチ１０４、選択回路３４０＿（ｍ＋１）、トランジスタ１０９の状態が同じ
となるように、各制御信号の電位を定めることができる。
【０１１１】
また、電位Ｖ１を低電源電位（以下、ＶＳＳと表記）とし、電位Ｖ２を高電源電位（以下
、ＶＤＤと表記）とし、ＶＤＤとＶＳＳとで切り替える場合の例を示す。ＶＳＳは例えば
接地電位とすることができる。なお、本発明の駆動方法はこれに限定されず、電位Ｖ２を
ＶＳＳとし、電位Ｖ１をＶＤＤとＶＳＳとで切り替えてもよい。
【０１１２】
＜通常動作＞
図５中、期間１の動作について説明する。期間１では、電源電圧が副記憶回路３３０＿（
ｍ＋１）に供給されている。ここで、電位Ｖ２はＶＤＤである。副記憶回路３３０＿（ｍ
＋１）へ電源電圧が供給されている間は、記憶回路３２０＿（ｍ＋１）がデータ（図５中
、ｄａｔａＸと表記）を保持する。この際、第２の選択信号Ｓｂをローレベル電位として
、副記憶回路３３０＿（ｍ＋１）に供給される信号が選択回路３４０＿（ｍ＋１）に選択
されない状態とされる。
【０１１３】
なお、スイッチ１０３及びスイッチ１０４の第１の端子と第２の端子の間の状態（導通状
態、非導通状態）はどちらの状態であってもよい。即ち、第２の制御信号ＰＲはハイレベ
ル電位であってもローレベル電位であってもよい（図５中、Ａと表記）。また、トランジ
スタ１０９の状態（オン状態、オフ状態）はどちらの状態であってもよい。即ち、第１の
制御信号ＢＫはハイレベル電位であってもローレベル電位であってもよい（図５中、Ａと
表記）。期間１において、ノードＭ１にはどのような電位であってもよい（図５中、Ａと
表記）。期間１において、ノードＭ２にはどのような電位であってもよい（図５中、Ａと
表記）。期間１の動作を通常動作と呼ぶ。
【０１１４】
＜電源電圧供給停止前の動作＞
図５中、期間２の動作について説明する。副記憶回路３３０＿（ｍ＋１）への電源電圧の
供給の停止をする前に、第１の制御信号ＢＫをハイレベル電位として、トランジスタ１０
９をオン状態とする。
【０１１５】
こうして、記憶回路３２０＿（ｍ＋１）に保持されたデータ（ｄａｔａＸ）に対応する信
号が、トランジスタ１０９を介してトランジスタ１１０のゲートに入力される。トランジ
スタ１１０のゲートに入力された信号は、容量素子１０８によって保持される。こうして
、ノードＭ２の電位は、記憶回路３２０＿（ｍ＋１）に保持されたデータに対応する信号
電位（図５中、ＶＸと表記）となる。
【０１１６】
その後、第１の制御信号ＢＫをローレベル電位としてトランジスタ１０９をオフ状態とす
る。こうして、（ｍ＋１）番目の記憶回路３２０＿（ｍ＋１）に保持されたデータに対応
する信号が副記憶回路部１０２に保持される。期間２の間も、第２の選択信号Ｓｂによっ
て、副記憶回路３３０＿（ｍ＋１）は選択回路３４０＿（ｍ＋１）に選択されない状態と
される。スイッチ１０３及びスイッチ１０４の第１の端子と第２の端子の間の状態（導通
状態、非導通状態）はどちらの状態であってもよい。即ち、第２の制御信号ＰＲはハイレ
ベル電位であってもローレベル電位であってもよい（図５中、Ａと表記）。期間２におい
て、ノードＭ１にはどのような電位であってもよい（図５中、Ａと表記）。期間２の動作
を電源電圧供給停止前の動作と呼ぶ。
【０１１７】
＜電源電圧供給停止の動作＞
図５中、期間３の動作について説明する。電源電圧供給停止前の動作を行った後、期間３
のはじめに、副記憶回路３３０＿（ｍ＋１）への電源電圧の供給を停止する。電位Ｖ２は
ＶＳＳとなる。電源電圧の供給が停止すると、記憶回路３２０＿（ｍ＋１）に保持されて
いたデータ（ｄａｔａＸ）は消える。しかし、副記憶回路３３０＿（ｍ＋１）への電源電
圧の供給が停止した後においても、容量素子１０８によって記憶回路３２０＿（ｍ＋１）
に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）がノードＭ２に保持
される。
【０１１８】
ここで、トランジスタ１０９としてチャネルが酸化物半導体層に形成されるトランジスタ
を用いている。ここで、トランジスタ１０９として、リーク電流（オフ電流）が極めて小
さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用い、副
記憶回路３３０＿（ｍ＋１）への電源電圧の供給が停止した際、トランジスタ１０９のゲ
ートには接地電位（０Ｖ）が入力され続ける構成であるため、副記憶回路３３０＿（ｍ＋
１）への電源電圧の供給が停止した後も、トランジスタ１０９のオフ状態を維持すること
ができ、容量素子１０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つ
ことができる。
【０１１９】
こうして、副記憶回路３３０＿（ｍ＋１）は電源電圧の供給が停止した後も、データ（ｄ
ａｔａＸ）を保持する。期間３は、副記憶回路３３０＿（ｍ＋１）への電源電圧の供給が
停止している期間に対応する。
【０１２０】
＜電源電圧供給再開の動作＞
図５中、期間４の動作について説明する。副記憶回路３３０＿（ｍ＋１）への電源電圧の
供給を再開し、電位Ｖ２をＶＤＤにした後、第２の制御信号ＰＲをローレベル電位として
、スイッチ１０４の第１の端子と第２の端子の間を導通状態とし、スイッチ１０３の第１
の端子と第２の端子の間を非導通状態とする。この際、第１の制御信号ＢＫはローレベル
電位であり、トランジスタ１０９はオフ状態のままである。また、第２の選択信号Ｓｂは
ローレベル電位であり、副記憶回路３３０＿（ｍ＋１）が供給する信号は選択回路３４０
＿（ｍ＋１）に選択されない状態である。
【０１２１】
こうして、スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子に、電源電圧供
給時における電位Ｖ２、即ちＶＤＤが入力される。そのため、スイッチ１０３の第２の端
子及びスイッチ１０４の第１の端子の電位（ノードＭ１の電位）を、一定の電位（例えば
、ＶＤＤ）にする（以下、プリチャージ動作と呼ぶ）ことができる。ノードＭ１の電位は
、容量素子１０７によって保持される。
【０１２２】
上記プリチャージ動作の後、期間５において、第２の制御信号ＰＲをハイレベル電位とす
ることによって、スイッチ１０３の第１の端子と第２の端子の間を導通状態とし、スイッ
チ１０４の第１の端子と第２の端子の間を非導通状態とする。この際、第１の制御信号Ｂ
Ｋはローレベル電位のままであり、トランジスタ１０９はオフ状態のままである。また、
第２の選択信号Ｓｂはローレベル電位であり、副記憶回路３３０＿（ｍ＋１）が供給する
信号は選択回路３４０＿（ｍ＋１）に選択されない状態である。
【０１２３】
容量素子１０８に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ１１
０のオン状態またはオフ状態が選択され、スイッチ１０３の第２の端子及びスイッチ１０
４の第１の端子の電位、即ちノードＭ１の電位が定まる。トランジスタ１１０がオン状態
の場合、ノードＭ１には電位Ｖ１（例えば、ＶＳＳ）が入力される。一方、トランジスタ
１１０がオフ状態の場合には、ノードＭ１の電位は、上記プリチャージ動作によって定め
られた一定の電位（例えば、ＶＤＤ）のまま維持される。こうして、トランジスタ１１０
のオン状態またはオフ状態に対応して、ノードＭ１の電位はＶＤＤまたはＶＳＳとなる。
【０１２４】
例えば、記憶回路３２０＿（ｍ＋１）に保持されていた信号が「１」であり、ハイレベル
の電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０」に対応するローレベ
ルの電位（ＶＳＳ）となる。一方、記憶回路３２０＿（ｍ＋１）に保持されていた信号が
「０」であり、ローレベルの電位（ＶＳＳ）に対応する場合、ノードＭ１の電位は、信号
「１」に対応するハイレベルの電位（ＶＤＤ）となる。つまり、記憶回路３２０＿（ｍ＋
１）に記憶されていた信号の反転信号がノードＭ１に保持されることとなる。
【０１２５】
図５において、この電位をＶＸｂと表記する。つまり、期間２において記憶回路３２０＿
（ｍ＋１）から入力されたデータ（ｄａｔａＸ）に対応する信号が、ノードＭ１の電位（
ＶＸｂ）に変換される。
【０１２６】
その後、期間６において、第２の選択信号Ｓｂをハイレベル電位として、選択回路３４０
＿（ｍ＋１）の第１の端子と第２の端子の間を導通状態とする。この際、第２の制御信号
ＰＲはハイレベル電位のままである。また、第１の制御信号ＢＫはローレベル電位のまま
であり、トランジスタ１０９はオフ状態のままである。
【０１２７】
スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子の電位（ノードＭ１の電位
（ＶＸｂ））に対応する信号を、インバータ３３２を介して反転信号とし、当該反転信号
を記憶回路３２０＿（ｍ＋１）に入力することができる。こうして、記憶回路３２０＿（
ｍ＋１）は、副記憶回路３３０＿（ｍ＋１）への電源電圧の供給停止前に保持していたデ
ータ（ｄａｔａＸ）を再び保持することができる。
【０１２８】
また、ノードＭ１の電位は、期間４におけるプリチャージ動作によって一定の電位（図５
では、ＶＤＤ）にされた後、期間５において、データ（ｄａｔａＸ）に対応する電位ＶＸ
ｂとなる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸｂに
定まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、記憶回路
３２０＿（ｍ＋１）が元のデータを保持しなおすまでの時間を短くすることができる。
【０１２９】
以上が、副記憶回路３３０＿（ｍ＋１）の駆動方法の説明である。
【０１３０】
本発明の一態様の半導体装置に適用することができる副記憶回路３３０＿（ｍ＋１）及び
その駆動方法では、副記憶回路３３０＿（ｍ＋１）に電源電圧が供給されない間は、記憶
回路３２０＿（ｍ＋１）に記憶されていたデータを、副記憶回路部１０２に設けられた容
量素子１０８によって保持することができる。
【０１３１】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１０９として用いることによって、副記憶回路３
３０＿（ｍ＋１）に電源電圧が供給されない間も容量素子１０８に保持された信号は長期
間にわたり保たれる。こうして、副記憶回路３３０＿（ｍ＋１）は電源電圧の供給が停止
した間も記憶内容（データ）を保持することが可能である。
【０１３２】
また、スイッチ１０３及びスイッチ１０４を設けることによって、上記プリチャージ動作
を行うことを特徴とする副記憶回路３３０＿（ｍ＋１）であるため、電源電圧供給再開後
に、記憶回路３２０＿（ｍ＋１）が元のデータを保持しなおすまでの時間を短くすること
ができる。
【０１３３】
また、副記憶回路部１０２において、容量素子１０８によって保持された信号はトランジ
スタ１１０のゲートに入力される。そのため、副記憶回路３３０＿（ｍ＋１）への電源電
圧の供給が再開された後、容量素子１０８によって保持された信号を、トランジスタ１１
０の状態（オン状態、またはオフ状態）に変換して、副記憶回路部１０２から読み出すこ
とができる。それ故、容量素子１０８に保持された信号に対応する電位が多少変動してい
ても、元の信号を正確に読み出すことが可能である。
【０１３４】
このような副記憶回路３３０＿（ｍ＋１）を、信号処理回路が有するレジスタやキャッシ
ュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータ
の消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止
前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を
構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるた
め、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信
号処理回路の駆動方法を提供することができる。
【０１３５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１３６】
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路および
副記憶回路の構成について、図６乃至図８を参照しながら説明する。
【０１３７】
図６乃至図８は、本発明の一態様の半導体装置に適用することができる記憶回路３２０＿
（ｍ＋１）および副記憶回路３３０＿（ｍ＋１）の一例を説明する回路図である。いずれ
の構成も実施の形態２で図４に図示した記憶回路および副記憶回路に置換できる。
【０１３８】
具体的には、図６に示す構成は、記憶回路３２０＿（ｍ＋１）ｂは記憶回路３２０＿（ｍ
＋１）の変形例であり、副記憶回路３３０＿（ｍ＋１）ｂは副記憶回路３３０（ｍ＋１）
の変形例である。
【０１３９】
図６に示す記憶回路３２０＿（ｍ＋１）ｂは、第１の記憶部３２１のインバータがリセッ
ト信号を供給することができるナンド回路に置換されている点と、第２の記憶部３２２の
クロックドインバータがリセット信号を供給することができるクロックドナンド回路に置
換されている点が異なる。この構成によれば、リセット信号を記憶回路３２０＿（ｍ＋１
）ｂ供給すると、記憶回路３２０＿（ｍ＋１）ｂをリセットできる。
【０１４０】
電源電圧の供給を停止した後に、まずリセット信号を記憶回路３２０＿（ｍ＋１）ｂに供
給し、その後に、副記憶回路から信号を供給することで、半導体装置を安定に駆動できる
。
【０１４１】
また、記憶回路３２０＿（ｍ＋１）ｂは、第１の記憶部３２１ｂから、第１の記憶部３２
１ｂに反転される前の信号を副記憶回路３３０＿（ｍ＋１）ｂに供給する。また、副記憶
回路３３０＿（ｍ＋１）ｂは、第１の記憶部３２１ｂから供給された信号の反転信号を、
選択回路３４０＿（ｍ＋１）に供給する。これにより、選択回路３４０＿（ｍ＋１）と記
憶回路３２０＿（ｍ＋１）ｂの間にインバータを設ける必要がない。
【０１４２】
図７に示す記憶回路３２０＿（ｍ＋１）ｃは、記憶回路３２０＿（ｍ＋１）ｂと同様の構
成を備える。
【０１４３】
記憶回路３２０＿（ｍ＋１）ｃは、第１の記憶部３２１ｃに反転された後の信号を、副記
憶回路３３０＿（ｍ＋１）ｃに供給する。この構成の場合、図４に示す構成と同様に、選
択回路３４０＿（ｍ＋１）と記憶回路３２０＿（ｍ＋１）ｃの間にインバータを設ける。
【０１４４】
図８に示す記憶回路３２０＿（ｍ＋１）ｄは、第１の記憶部３２１のインバータがリセッ
ト信号をゲート信号として供給することができるゲーテッドインバータに置換されている
点と、第２の記憶部３２２のクロックドインバータがリセット信号を供給することができ
るクロックドナンド回路に置換されている点が異なる。この構成によれば、リセット信号
を記憶回路３２０＿（ｍ＋１）ｄに供給すると、記憶回路３２０＿（ｍ＋１）ｄをリセッ
トできる。
【０１４５】
また、図８に示す副記憶回路３３０＿（ｍ＋１）ｄは、図４に示す副記憶回路３３０＿（
ｍ＋１）とは異なる構成を備える。
【０１４６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１４７】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路の構造
について、図１０を参照しながら説明する。
【０１４８】
図１０は、トランジスタ１１ｔ、トランジスタ１２ｔおよび容量素子１６の断面の構造を
示す図である。
【０１４９】
この構造を図４に示す副記憶回路３３０＿（ｍ＋１）に適用する場合、トランジスタ１１
ｔの構造をトランジスタ１０９に適用し、トランジスタ１２ｔの構造をトランジスタ１１
０に適用し、容量素子１６の構造を容量素子１０８にそれぞれ適用することができる。
【０１５０】
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１
ｔと、容量素子１６とが、単結晶のシリコン基板にチャネル形成領域を有するトランジス
タ１２ｔ上に形成されている場合を例示している。
【０１５１】
なお、トランジスタ１２ｔは、非晶質、微結晶、多結晶または単結晶である、シリコン又
はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１
２ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体
を活性層に用いている場合、トランジスタ１１ｔはトランジスタ１２ｔ上に積層されてい
なくとも良く、トランジスタ１１ｔとトランジスタ１２ｔは、同一の層に形成されていて
も良い。
【０１５２】
薄膜のシリコンを用いてトランジスタ１２ｔを形成する場合、プラズマＣＶＤ法などの気
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレー
ザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水
素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１５３】
トランジスタ１２ｔが形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型
を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基
板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ
基板、ＺｎＳｅ基板等）等を用いることができる。図１０では、ｎ型の導電性を有する単
結晶シリコン基板を用いた場合を例示している。
【０１５４】
また、トランジスタ１２ｔは、素子分離用絶縁膜４０１により、他のトランジスタと、電
気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（
Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等
を用いることができる。
【０１５５】
具体的に、トランジスタ１２ｔは、半導体基板４００に形成された、ソース領域またはド
レイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４
と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有す
る。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物
領域４０３の間に形成されるチャネル形成領域と重なる。
【０１５６】
トランジスタ１２ｔ上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が
形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれ
ぞれ接する配線４１０と配線４１１が形成されている。
【０１５７】
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されてお
り、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されている。
【０１５８】
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように
形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口
部に、配線４１７に電気的に接続された配線４２１が形成されている。
【０１５９】
トランジスタ１１ｔ及び容量素子１６は、絶縁膜４４０上に形成されている。
【０１６０】
トランジスタ１１ｔは、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導
体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜
４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、
ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３
０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に
電気的に接続されている。
【０１６１】
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設け
られている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なって
いる部分が、容量素子１６として機能する。
【０１６２】
なお、図１０では、容量素子１６がトランジスタ１１ｔと共に絶縁膜４４０の上に設けら
れている場合を例示しているが、容量素子１６は、トランジスタ１２ｔと共に、絶縁膜４
４０の下に設けられていても良い。
【０１６３】
そして、トランジスタ１１ｔ、容量素子１６上に、絶縁膜４４１及び絶縁膜４４２が順に
積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられて
おり、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に
設けられている。
【０１６４】
なお、図１０において、トランジスタ１１ｔは、ゲート電極４３４を半導体膜４３０の片
側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対の
ゲート電極を有していても良い。
【０１６５】
トランジスタ１１ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接
地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さ
を制御することで、トランジスタの閾値電圧を制御することができる。
【０１６６】
また、図１０では、トランジスタ１１ｔが、一のゲート電極４３４に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ１１ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１６７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１６８】
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置に適用することができる酸化物半導体膜
について説明する。
【０１６９】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ
型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜に
チャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１７０】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１７１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流
のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流
のことを意味する。
【０１７２】
半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジ
ウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１７３】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
【０１７４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１７５】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いる
ことができる。
【０１７６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
【０１７７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１７９】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非
晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも
欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａ
ｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）と呼ぶ。
【０１８０】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している
。
【０１８１】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未
満のサイズの微結晶を膜中に含む酸化物半導体を有している。
【０１８２】
酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を
、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であ
り、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例え
ば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
【０１８３】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
【０１８４】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１８５】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１８６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない
。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多
い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶
部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。
【０１８７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。
【０１８８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０１８９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜
することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される
。
【０１９０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１９１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒
子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜すること
ができる。
【０１９２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１９３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１９４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
【０１９５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０１９６】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１９７】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：
１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、
粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すれ
ばよい。
【０１９８】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１９９】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉ
ｃｅ）または半導体装置の信頼性を高めることができる。
【０２００】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りｎ型化される。
【０２０１】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現する
ことができる。
【０２０２】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０２０３】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０２０４】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２０５】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。
【０２０６】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
【０２０７】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
【０２０８】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２０９】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい
。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内
に気体が逆流しないようにしておくことが好ましい。
【０２１０】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。
【０２１１】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チ
タン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウ
ムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であれば
よい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化
物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸
素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１
の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じ
にくい酸化物膜にすることができる。
【０２１２】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、
共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜
の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ
：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるよう
に、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金
属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ
等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるよ
うに、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２より
も２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／
ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さ
らに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した
電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トラン
ジスタの電界効果移動度が低下してしまうため、ｙ２は、ｘ２の３倍未満であると好まし
い。
【０２１３】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。
【０２１４】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０２１５】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
【０２１６】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形
成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸
化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温
度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０２１７】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜に
は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることがで
きる。
【０２１８】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。
【０２１９】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤまた
は半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物
膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域と
なる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を
高め、ＰＬＤまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０２２０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２２１】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を搭載した電子機器について図１１を用
いて説明する。
【０２２２】
本発明の一態様の半導体装置を適用した電子機器として、テレビジョン装置（テレビ、ま
たはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デ
ジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置と
もいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム
機などが挙げられる。これらの電子機器の具体例を図１１に示す。
【０２２３】
図１１（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置７１００は、
筐体７１０１に表示部７１０３が組み込まれている。表示部７１０３により、映像を表示
することが可能である。また、ここでは、スタンド７１０５により筐体７１０１を支持し
た構成を示している。
【０２２４】
テレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモ
コン操作機７１１０により行うことができる。リモコン操作機７１１０が備える操作キー
７１０９により、チャンネルや音量の操作を行うことができ、表示部７１０３に表示され
る映像を操作することができる。また、リモコン操作機７１１０に、当該リモコン操作機
７１１０から出力する情報を表示する表示部７１０７を設ける構成としてもよい。
【０２２５】
なお、テレビジョン装置７１００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２２６】
図１１（Ｂ）はコンピュータであり、本体７２０１、筐体７２０２、表示部７２０３、キ
ーボード７２０４、外部接続ポート７２０５、ポインティングデバイス７２０６等を含む
。
【０２２７】
図１１（Ｃ）は携帯型遊技機であり、筐体７３０１と筐体７３０２の２つの筐体で構成さ
れており、連結部７３０３により、開閉可能に連結されている。筐体７３０１には表示部
７３０４が組み込まれ、筐体７３０２には表示部７３０５が組み込まれている。また、図
１１（Ｃ）に示す携帯型遊技機は、その他、スピーカ部７３０６、記録媒体挿入部７３０
７、ＬＥＤランプ７３０８、入力手段（操作キー７３０９、接続端子７３１０、センサ７
３１１（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン７３１２）等を備
えている。図１１（Ｃ）に示す携帯型遊技機は、記録媒体に記録されているプログラムま
たはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って
情報を共有する機能を有する。なお、図１１（Ｃ）に示す携帯型遊技機が有する機能はこ
れに限定されず、様々な機能を有することができる。
【０２２８】
図１１（Ｄ）は、携帯電話機の一例を示している。携帯電話機７４００は、筐体７４０１
に組み込まれた表示部７４０２の他、操作ボタン７４０３、外部接続ポート７４０４、ス
ピーカ７４０５、マイク７４０６などを備えている。
【０２２９】
図１１（Ｄ）に示す携帯電話機７４００は、表示部７４０２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部７４０２を指などで触れることにより行うことができる。
【０２３０】
表示部７４０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０２３１】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部７４０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部７４０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
【０２３２】
また、携帯電話機７４００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機７４００の向き（縦か横か）を判断して、表
示部７４０２の画面表示を自動的に切り替えるようにすることができる。
【０２３３】
また、画面モードの切り替えは、表示部７４０２を触れること、または筐体７４０１の操
作ボタン７４０３の操作により行われる。また、表示部７４０２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０２３４】
また、入力モードにおいて、表示部７４０２の光センサで検出される信号を検知し、表示
部７４０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
【０２３５】
表示部７４０２は、イメージセンサとして機能させることもできる。例えば、表示部７４
０２に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。ま
た、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光
源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０２３６】
図１１（Ｅ）は、折りたたみ式のコンピュータの一例を示している。折りたたみ式のコン
ピュータ７４５０は、ヒンジ７４５４で接続された筐体７４５１Ｌと筐体７４５１Ｒを備
えている。また、操作ボタン７４５３、左側スピーカ７４５５Ｌおよび右側スピーカ７４
５５Ｒの他、コンピュータ７４５０の側面には図示されていない外部接続ポート７４５６
を備える。なお、筐体７４５１Ｌに設けられた表示部７４５２Ｌと、筐体７４５１Ｒに設
けられた表示部７４５２Ｒが互いに対峙するようにヒンジ７４５４を折り畳むと、表示部
を筐体で保護することができる。
【０２３７】
表示部７４５２Ｌと表示部７４５２Ｒは、画像を表示する他、指などで触れると情報を入
力できる。例えば、インストール済みのプログラムを示すアイコンを指でふれて選択し、
プログラムを起動できる。または、表示された画像の二箇所に触れた指の間隔を変えて、
画像を拡大または縮小できる。または、表示された画像の一箇所に触れた指を移動して画
像を移動できる。また、キーボードの画像を表示して、表示された文字や記号を指で触れ
て選択し、情報を入力することもできる。
【０２３８】
また、コンピュータ７４５０に、ジャイロ、加速度センサ、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏ
ｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）受信機、指紋センサ、ビデオカメラを搭載すること
もできる。例えば、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置
を設けることで、コンピュータ７４５０の向き（縦か横か）を判断して、表示する画面の
向きを自動的に切り替えるようにすることができる。
【０２３９】
また、コンピュータ７４５０はネットワークに接続できる。コンピュータ７４５０はイン
ターネット上の情報を表示できる他、ネットワークに接続された他の電子機器を遠隔から
操作する端末として用いることができる。
【０２４０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【符号の説明】
【０２４１】
１１ｔ    トランジスタ
１２ｔ    トランジスタ
１６    容量素子
５０    論理回路
５１    マルチプレクサ
５２    ＦＦ回路
５５    スキャンフリップフロップ
１０２    副記憶回路部
１０３    スイッチ
１０４    スイッチ
１０７    容量素子
１０８    容量素子
１０９    トランジスタ
１１０    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
２００    半導体装置
２００＿    記憶回路
２００＿ｍ    記憶回路
２００＿１    記憶回路
２１１＿１    回路
２１１＿２    回路
２２０＿    記憶回路
２２０＿ｍ    記憶回路
２２０＿１    記憶回路
２２０＿２    記憶回路
２２１    第１の記憶部
２２１ａ    トランスミッションゲート
２２１ｂ    インバータ
２２１ｃ    クロックドインバータ
２２２    第２の記憶部
２２２ａ    トランスミッションゲート
２２２ｂ    インバータ
２２２ｃ    クロックドインバータ
２２５    選択部
２５１    選択信号線
３００    半導体装置
３１１＿１    回路
３１１＿２    回路
３２０＿（ｍ＋１）    記憶回路
３２０＿１    記憶回路
３２０＿２    記憶回路
３２１    第１の記憶部
３２１ｂ    第１の記憶部
３２１ｄ    第１の記憶部
３２２    第２の記憶部
３２２ｂ    第２の記憶部
３２２ｄ    第２の記憶部
３２５    選択部
３３０    副記憶回路
３３０＿（ｍ＋１）    副記憶回路
３３０＿２    副記憶回路
３３２    インバータ
３４０＿（ｍ＋１）    選択回路
３４０＿２    選択回路
３５１    選択信号線
３５２    選択信号線
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    不純物領域
４０３    不純物領域
４０４    ゲート電極
４０５    ゲート絶縁膜
４０９    絶縁膜
４１０    配線
４１１    配線
４１５    配線
４１６    配線
４１７    配線
４２０    絶縁膜
４２１    配線
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４３５    導電膜
４４０    絶縁膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
７１００    テレビジョン装置
７１０１    筐体
７１０３    表示部
７１０５    スタンド
７１０７    表示部
７１０９    操作キー
７１１０    リモコン操作機
７２０１    本体
７２０２    筐体
７２０３    表示部
７２０４    キーボード
７２０５    外部接続ポート
７２０６    ポインティングデバイス
７３０１    筐体
７３０２    筐体
７３０３    連結部
７３０４    表示部
７３０５    表示部
７３０６    スピーカ部
７３０７    記録媒体挿入部
７３０８    ＬＥＤランプ
７３０９    操作キー
７３１０    接続端子
７３１１    センサ
７３１２    マイクロフォン
７４００    携帯電話機
７４０１    筐体
７４０２    表示部
７４０３    操作ボタン
７４０４    外部接続ポート
７４０５    スピーカ
７４０６    マイク
７４５０    コンピュータ
７４５１Ｌ    筐体
７４５１Ｒ    筐体
７４５２Ｌ    表示部
７４５２Ｒ    表示部
７４５３    操作ボタン
７４５４    ヒンジ
７４５５Ｌ    左側スピーカ
７４５５Ｒ    右側スピーカ
７４５６    外部接続ポート
【図１】
2018190998.tif 000003
【図２】
2018190998.tif 000004
【図３】
2018190998.tif 000005
【図４】
2018190998.tif 000006
【図５】
2018190998.tif 000007
【図６】
2018190998.tif 000008
【図７】
2018190998.tif 000009
【図８】
2018190998.tif 000010
【図９】
2018190998.tif 000011
【図１０】
2018190998.tif 000012
【図１１】
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