(57)【要約】【課題】端子接続部近傍の低インダクタンス化と、並列接続される各端子間の配線インダクタンスの低減の両立を図る。【解決手段】各相の上アームをＩＧＢＴおよびＦＷＤが形成された２つの半導体チップ８ａを並列接続した構成にすると共に、下アームをＩＧＢＴおよびＦＷＤが形成された２つの半導体チップ８ｂを並列接続した構成とする。そして、正極端子Ｐに接続される半導体チップ８ａと負極端子Ｎに接続される半導体チップ８ｂを正負負正の順に並べる構造とする。これにより、負極端子Ｎに接続される２つの半導体チップ８ｂの間の距離を短くすることができ、端子接続部近傍の低インダクタンス化を実現することができる。【選択図】図１
2018207044.tif 000002
【特許請求の範囲】
【請求項１】
表面および裏面を有し、第１上アームを構成する半導体パワー素子（６）が形成された第１半導体チップ（８ａ）、および、前記第１上アームに直列接続される第１下アームを構成する半導体パワー素子が形成された第２半導体チップ（８ｂ）と、
表面および裏面を有し、第２上アームを構成すると共に前記第１上アームと並列接続される半導体パワー素子が形成された第３半導体チップ（８ａ）、および、前記第２上アームに直列接続される第２下アームを構成すると共に前記第１下アームと並列接続される半導体パワー素子が形成された第４半導体チップ（８ｂ）と、
前記第１半導体チップの裏面側に接続される第１正極端子（Ｐ）と、
前記第３半導体チップの裏面側に接続される第２正極端子（Ｐ）と、
前記第２半導体チップの表面側および第４半導体チップの表面側に接続される負極端子（Ｎ）と、
前記第１半導体チップの表面側および前記第２半導体チップの裏面側に接続されると共に、第３半導体チップの表面側および前記第４半導体チップの裏面側に接続される出力端子（Ｏ）と、
前記第１〜第４半導体チップを覆うと共に、少なくとも前記第１、第２正極端子のうちの前記第１、第３半導体チップ側の一面と前記負極端子のうち前記第２、第４半導体チップ側の一面および前記出力端子のうち前記第１〜第４半導体チップ側の一面を覆う封止樹脂部（１２）と、を有し
前記第１半導体チップと前記第２半導体チップとが隣り合って配置されていると共に前記第３半導体チップと前記第４半導体チップが隣り合って配置され、前記第２半導体チップと前記第４半導体チップとが隣り合って配置されると共に前記第１半導体チップと前記第３半導体チップとの間に挟まれて配置されている半導体モジュール。
【請求項２】
前記第１、第３半導体チップの表面および裏面に対して前記第２、第４半導体チップの表面および裏面が逆向きとされて配置され、
前記第１正極端子と前記第２正極端子の間に前記負極端子が配置されると共に、前記第１〜第４半導体チップに対して前記第１、第２正極端子および前記負極端子の反対側に１つの共通端子で構成された前記出力端子が配置され、
前記第１、第３半導体チップの表面側と前記第２、第４半導体チップの裏面側が１つの共通の端子とされた前記出力端子に接続されている請求項１に記載の半導体モジュール。
【請求項３】
前記第１、第２正極端子および前記負極端子が第１絶縁膜（１３）を介して配置される第１放熱板（１０、１０ａ）と、
前記出力端子が第２絶縁膜（１３）を介して配置される第２放熱板（１０、１０ｂ）と、を有している請求項２に記載の半導体モジュール。
【請求項４】
前記第１放熱板は、前記第１、第２正極端子および前記負極端子と同一パターンとされており、
前記第２放熱板は、前記出力端子と同一パターンとされている請求項３に記載の半導体モジュール。
【請求項５】
前記第１、第３半導体チップの表面および裏面に対して前記第２、第４半導体チップの表面および裏面が同じ向きに揃えて配置され、
前記第１正極端子と前記第２正極端子の間に前記出力端子が配置されると共に、前記負極端子が前記第２、第４半導体チップを介して前記出力端子と反対側に配置され、
前記第１半導体チップの表面側に接続される第１接続板（Ｃ）と、
前記第１接続板と前記出力端子とを接続する第１接続部（１５）と、
前記第３半導体チップの表面側に接続される第２接続板（Ｃ）と、
前記第２接続板と前記出力端子とを接続する第２接続部（１５）と、を有している請求項１に記載の半導体モジュール。
【請求項６】
前記第１、第２正極端子および前記出力端子が第１絶縁膜（１３）を介して配置される第１放熱板（１０、１０ａ）と、
前記負極端子および前記第１、第２接続板が第２絶縁膜（１３）を介して配置される第２放熱板（１０、１０ｂ）と、を有している請求項５に記載の半導体モジュール。
【請求項７】
前記第１放熱板は、前記第１、第２正極端子および前記出力端子と同一パターンとされており、
前記第２放熱板は、前記負極端子および前記第１、第２接続板と同一パターンとされている請求項６に記載の半導体モジュール。
【請求項８】
前記封止樹脂部に対して、前記第１、第２正極端子および前記負極端子が同方向に引き出されており、前記出力端子が前記第１、第２正極端子および前記負極端子と逆方向に引き出されている請求項１ないし７のいずれか１つに記載の半導体モジュール。
【請求項９】
前記封止樹脂部に対して、前記第１、第２正極端子および前記負極端子と前記出力端子が同方向に引き出されている請求項１ないし７のいずれか１つに記載の半導体モジュール。
【請求項１０】
前記出力端子は前記封止樹脂部から引き出される引出部が１つのみ備えられている請求項８または９に記載の半導体モジュール。
【請求項１１】
表面および裏面を有し、第１上アームを構成する半導体パワー素子（６）が形成された第１半導体チップ（８ａ）、および、前記第１上アームに直列接続される第１下アームを構成する半導体パワー素子が形成された第２半導体チップ（８ｂ）と、
表面および裏面を有し、第２上アームを構成すると共に前記第１上アームと並列接続される半導体パワー素子が形成された第３半導体チップ（８ａ）、および、前記第２上アームに直列接続される第２下アームを構成すると共に前記第１下アームと並列接続される半導体パワー素子が形成された第４半導体チップ（８ｂ）と、
前記第１半導体チップの裏面側および前記第３半導体チップの裏面側に接続される正極端子（Ｐ）と、
前記第２半導体チップの表面側に接続される第１負極端子（Ｎ）と、
前記第４半導体チップの表面側に接続される第２負極端子（Ｎ）と、
前記第１半導体チップの表面側および前記第２半導体チップの裏面側に接続されると共に、第３半導体チップの表面側および前記第４半導体チップの裏面側に接続される出力端子（Ｏ）と、
前記第１〜第４半導体チップを覆うと共に、少なくとも前記第１、第２正極端子のうちの前記第１、第３半導体チップ側の一面と前記負極端子のうち前記第２、第４半導体チップ側の一面および前記出力端子のうち前記第１〜第４半導体チップ側の一面を覆う封止樹脂部（１２）と、を有し
前記第１半導体チップと前記第２半導体チップとが隣り合って配置されていると共に前記第３半導体チップと前記第４半導体チップが隣り合って配置され、前記第１半導体チップと前記第３半導体チップとが隣り合って配置されると共に前記第２半導体チップと前記第４半導体チップとの間に挟まれて配置されている半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パワー素子が形成された半導体チップと半導体チップに電気的に接続される導体で構成された端子とを樹脂封止して一体構造とした半導体モジュールに関するものである。
【背景技術】
【０００２】
従来より、半導体パワー素子がそれぞれ備えられた上アームと下アームとを直列に接続した２ｉｎ１構造の半導体モジュールがある。２ｉｎ１構造の半導体モジュールは、例えばインバータ回路を構成するものとして用いられ、３相交流のインバータ回路を構成する場合、３つの２ｉｎ１構造の半導体モジュールが用いられる。
【０００３】
このようなインバータ回路において、スイッチングスピードの高速化を実現するためには、上アームや下アームを電流経路とする主回路の低インダクタンス化が重要となる。このため、特許文献１に示される半導体モジュールでは、２ｉｎ１構造を構成する上アームと下アームそれぞれの正極端子と負極端子を正負正負の順番に並べることで低インダクタンス化を図っている。すなわち、スイッチング動作時に上下アーム直列回路を貫通するリカバリ電流によって発生する誘導磁界が、それぞれのアームの正極端子と負極端子とにおいて相殺されて低減され、最も配線インダクタンスが多く分布する端子接続部近傍の低インダクタンス化が実現されるようにしている。
【０００４】
また、近年、２ｉｎ１構造の半導体モジュールでの大電流化を図るために、２つの２ｉｎ１構造の正極端子同士や負極端子同士、さらには出力端子同士を接続し、各アームに備えられる２つのスイッチング素子を並列接続した構造とすることが行われている。このような構成にすると、各アームに備えられる２つのスイッチング素子を通じて電流を流すことができるため、大電流化を実現することが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−５０２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のように、正極端子と負極端子とを順番に並べる形態とする場合、大電流化を図るために２ｉｎ１構造の各アームに備えられるスイッチング素子を並列接続する形態としたときに、並列接続される各正極端子と各負極端子との距離が離れてしまう。このため、端子接続部近傍の低インダクタンス化を実現できなくなる。
【０００７】
また、大電流化を図るために２つの２ｉｎ１構造のスイッチング素子を並列接続する形態とする場合、各スイッチング素子に接続される配線のインダクタンスのバラツキによって各スイッチング素子に流れる電流のアンバランスが発生する。これにより、並列接続されたスイッチング素子のうちの一方に過大な電流が流れ、素子破壊に至る等の問題を発生させる。このような電流のアンバランスを抑制するためには、各スイッチング素子間を接続する配線インダクタンスの低減が必要である。
【０００８】
また、大電流化を図るために２ｉｎ１構造の各アームに備えられるスイッチング素子を並列接続する形態とすると、並列な２つのスイッチング素子のスイッチングタイミングのズレによって、配線ループ内に電流が流れることがある。このとき、配線ループ内の配線インダクタンスが大きいと、電流の流れによって発生する電圧ドロップにより、上下アームそれぞれのローサイド電位が変動し、ゲート電圧にも影響を与えることとなって、インバータ回路の制御が不安定になるという問題も発生させる。したがって、半導体モジュールにてインバータ回路を構成する場合等においても、制御の安定化を図るために配線インダクタンスの低減が必要となる。
【０００９】
本発明は上記点に鑑みて、端子接続部近傍の低インダクタンス化と、並列接続される各端子間の配線インダクタンスの低減の両立を図ることができる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の半導体モジュールは、表面および裏面を有し、第１上アームを構成する半導体パワー素子（６）が形成された第１半導体チップ（８ａ）、および、第１上アームに直列接続される第１下アームを構成する半導体パワー素子が形成された第２半導体チップ（８ｂ）と、表面および裏面を有し、第２上アームを構成すると共に第１上アームと並列接続される半導体パワー素子が形成された第３半導体チップ（８ａ）、および、第２上アームに直列接続される第２下アームを構成すると共に第１下アームと並列接続される半導体パワー素子が形成された第４半導体チップ（８ｂ）と、第１半導体チップの裏面側に接続される第１正極端子（Ｐ）と、 第３半導体チップの裏面側に接続される第２正極端子（Ｐ）と、第２半導体チップの表面側および第４半導体チップの表面側に接続される負極端子（Ｎ）と、第１半導体チップの表面側および第２半導体チップの裏面側に接続されると共に、第３半導体チップの表面側および第４半導体チップの裏面側に接続される出力端子（Ｏ）と、を有している。また、第１〜第４半導体チップと共に、少なくとも第１、第２正極端子のうちの第１、第３半導体チップ側の一面と負極端子のうち第２、第４半導体チップ側の一面および出力端子のうち第１〜第４半導体チップ側の一面が樹脂部（１２）で覆われている。このような構成において、第１半導体チップと第２半導体チップとが隣り合って配置されていると共に第３半導体チップと第４半導体チップが隣り合って配置され、第２半導体チップと第４半導体チップとが隣り合って配置されると共に第１半導体チップと第３半導体チップとの間に挟まれて配置されるようにしている。
【００１１】
このように、上下アームそれぞれを第１、第２上アームと第１、第２下アームとによって構成している。そして、第１上アームを構成する半導体パワー素子と第２上アームを構成する半導体パワー素子とを並列接続すると共に、第１下アームを構成する半導体パワー素子と第２下アームを構成する半導体パワー素子とを並列接続している。このため、上下アームに対して、各半導体パワー素子が形成された２つの半導体チップを通じて電流を同時に流せることから、大電流化を実現することが可能となる。
【００１２】
また、正極端子に接続される半導体チップと負極端子に接続される半導体チップを正負負正の順に並べる構造となる。このため、負極端子に接続される２つの半導体チップの間の距離を短くすることができ、端子接続部近傍の低インダクタンス化を実現することができる。
【００１３】
さらに、２つの２ｉｎ１構造を別々としたものを並列接続しているのではないため、それぞれの２ｉｎ１構造を構成する各組の半導体チップ同士の距離を短くできるだけでなく、各組の間の距離を短くすることもできる。このため、各組の間における配線インダクタンスを低減することが可能となり、配線インダクタンスのバラツキによって各組の上下アームに流れる電流のアンバランスが発生することを抑制することが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態にかかる半導体モジュールが適用されるインバータの回路図である。
【図２】インバータの斜視図である。
【図３】図２に示すインバータの部分断面図である。
【図４】半導体モジュールの断面図である。
【図５】半導体モジュールの上面レイアウト図である。
【図６】インバータ回路における各相の具体的な回路構成を示した図である。
【図７】第２実施形態にかかる半導体モジュールの断面図である。
【図８】半導体モジュールの上面レイアウト図である。
【図９】第３実施形態にかかる半導体モジュールの断面図である。
【図１０】第４実施形態にかかる半導体モジュールの断面図である。
【図１１】他の実施形態で説明する半導体モジュールの断面図である。
【図１２】他の実施形態で説明する半導体モジュールの断面図である。
【図１３】他の実施形態で説明する半導体モジュールの上面レイアウト図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体モジュールが冷却機構を有するインバータを構成するものとして適用された場合を例に挙げて説明する。まず、図１〜図３を用いて、本実施形態にかかる半導体モジュールについて説明する。
【００１８】
図１に示すように、インバータ１は、直流電源２に基づいて負荷である三相モータ３を交流駆動するためのもので、直列接続した上下アームが三相分並列接続された構成とされ、上アームと下アームとの中間電位を三相モータ３のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。このインバータ１における上アームと下アームの一相分が、１つの半導体モジュール４とされ、図２および図３に示すように、３つの半導体モジュール４が冷却機構５内に配置されることでインバータ１が構成されている。
【００１９】
また、図１に示すように、各上アームと各下アームは、それぞれ、半導体パワー素子であるＩＧＢＴ６とフリーホイールダイオード（以下、ＦＷＤという）７とによって構成されている。本実施形態では、ＩＧＢＴ６とＦＷＤ７を図３に示した同一の半導体チップ８内に形成しており、ＩＧＢＴ６のエミッタとコレクタに対してＦＷＤ７のアノードとカソードとを電気的に接続した構造としている。そして、３相の上下アームそれぞれが、２つのＩＧＢＴ６および２つのＦＷＤ７を並列接続した構成とされることで大電流化が可能となっている。
【００２０】
また、図２に示すように、導体で構成された正極端子Ｐと負極端子Ｎおよび出力端子Ｏが、半導体モジュール４から外部に突き出すように延設されている。これら正極端子Ｐ、負極端子Ｎおよび出力端子Ｏに、直流電源２の正極と負極および三相モータ３がそれぞれ接続されることにより、図１に示す回路構成とされる。
【００２１】
図２および図３に示すように、各半導体モジュール４はプレート状とされ、冷却機構５内において表裏面が挟み込まれて固定されている。冷却機構５は、熱伝導率の高いアルミなどの金属にて形成され、図３に示すように複数のプレート５ａ、フィン５ｂ、冷媒導入ポート５ｃ、冷媒排出ポート５ｄ等によって構成されている。複数のプレート５ａおよびフィン５ｂは、二枚のプレート５ａおよび一枚のフィン５ｂを一組として、二枚のプレート５ａによって一枚のフィン５ｂを挟み込んだ状態でろう付けなどによって接合され、その内部に冷却水などの冷媒を流す冷媒通路５ｅを構成している。フィン５ｂは、図中に表れていないが、図３の紙面垂直方向において波打った形状とされており、波打ったフィン５ｂの山および谷の部分がフィン５ｂを挟み込む二枚のプレート５ａに接触することで、紙面左右方向に伸びる冷媒通路５ｅが複数本形成されている。
【００２２】
各プレート５ａおよびフィン５ｂのうち冷媒導入ポート５ｃおよび冷媒排出ポート５ｄと交差する部分には連通孔が形成されている。そして、各プレート５ａおよびフィン５ｂによって形成される各冷媒通路５ｅが冷媒導入ポート５ｃおよび冷媒排出ポート５ｄによって繋がれている。このため、冷媒導入ポート５ｃから導入された冷媒が図２中矢印に示したように各冷媒通路５ｅを通過したのち冷媒排出ポート５ｄを通じて排出されるようになっている。
【００２３】
このように構成された冷却機構５における二枚のプレート５ａおよび一枚のフィン５ｂで構成される各組の間には隙間が設けられており、この隙間に各半導体モジュール４が挟み込まれ、絶縁部材などを介して固定されている。これにより、半導体モジュール４が３つ、つまり三相分備えられたインバータ１が構成されている。
【００２４】
次に、このように構成されるインバータ１に備えられる半導体モジュール４の詳細構造について、図４および図５を参照して説明する。半導体モジュール４は、三相分の三つ備えられることでインバータ回路を構成しているが、各半導体モジュール４の構造については同じになっている。なお、図４は、図５のＩＶ−ＩＶ断面図に相当している。図５は、図４の上面図であるが、正極端子Ｐ、負極端子Ｎ、出力端子Ｏなどの一部の構成要素のみを図示してある。
【００２５】
図４および図５に示すように、半導体モジュール４は、半導体チップ８と、銅ブロック９と、放熱板１０、およびゲート端子１１等を備え、これらが図４に示すように封止樹脂部１２によって樹脂封止されることで一体化された構造とされている。
【００２６】
半導体チップ８は、ＩＧＢＴ６およびＦＷＤ６が形成されているチップであり、四枚備えられ、二枚一組とされる。具体的には、四枚の半導体チップ８で構成される二組は、それぞれ、三相各相における上下アームの半分を構成する一方の組と、残る半分を構成する他方の組とされている。一方の組は、三相各相において、上アームを構成する並列接続されたＩＧＢＴ６およびＦＷＤ７のうちの一方が形成された半導体チップ８と、下アームを構成する並列接続されたＩＧＢＴ６およびＦＷＤ７のうちの一方が形成された半導体チップ８と、により構成されている。他方の組は、三相各相において、上アームを構成する並列接続されたＩＧＢＴ６およびＦＷＤ７のうちの他方が形成された半導体チップ８と、下アームを構成する並列接続されたＩＧＢＴ６およびＦＷＤ７のうちの他方が形成された半導体チップ８と、により構成されている。より詳しくは、図４および図５中の紙面左側の隣り合う二枚の半導体チップ８により構成される組を一方の組、紙面右側の隣り合う二枚の半導体チップ８により構成される組を他方の組として、二組が構成されている。そして、一方の組と他方の組とによって、三相各相の上下アームを構成している。
【００２７】
つまり、本実施形態の半導体モジュール４は、各相の上下アームを構成する２ｉｎ１構造を２つ並列接続、換言すればパラレル接続した２パラレル接続の２ｉｎ１構造（以下、２パラ２ｉｎ１構造という）とされている。
【００２８】
一方の組については、二枚の半導体チップ８のうち半導体モジュール４の外側寄りに位置しているものが上アームの一方の半導体チップ８ａとされ、半導体モジュール４の内側寄りに位置しているものが下アームの一方の半導体チップ８ｂとされている。なお、この一方の組における半導体チップ８ａおよび半導体チップ８ｂがそれぞれ第１半導体チップと第２半導体チップに相当する。また、この一方の組の半導体チップ８ａが構成する上アームの半分が第１上アーム、半導体チップ８ｂが構成する下アームの半分が第１下アームに相当する。
【００２９】
他方の組についても、二枚の半導体チップ８のうち半導体モジュール４の外側寄りに位置しているものが上アームの他方の半導体チップ８ａとされ、半導体モジュール４の内側寄りに位置しているものが下アームの他方の半導体チップ８ｂとされている。なお、この他方の組における半導体チップ８ａおよび半導体チップ８ｂがそれぞれ第３半導体チップと第４半導体チップに相当する。また、この他方の組の半導体チップ８ａが構成する上アームの残りの半分が第２上アーム、半導体チップ８ｂが構成する下アームの残りの半分が第２下アームに相当する。
【００３０】
各半導体チップ８は、ＩＧＢＴ６およびＦＷＤ７が形成された同じ構造のものとされている。各半導体チップ８に形成されたＩＧＢＴ６やＦＷＤ７は基板垂直方向に電流を流す縦型素子として構成されている。半導体チップ８には、表面および裏面があり、図４において、各組の半導体チップ８ａについては表面側が上側を向けられて配置され、各組の半導体チップ８ｂについては裏面側が上側を向けられて配置されている。つまり、各組の半導体チップ８ａの表面および裏面に対して、各組の半導体チップ８ｂの表面および裏面が逆向きとなるように各半導体チップ８が配置されている。
【００３１】
図示しないが、半導体チップ８の表面側には、ＩＧＢＴ６のエミッタやＦＷＤ７のアノードに電気的に接続されるパッドやＩＧＢＴ６のゲートに接続されるパッドが形成されている。半導体チップ８の中央の領域は、ＩＧＢＴ６をオンさせたときの大電流もしくはＦＷＤ７を通じて還流電流が流されるアクティブ領域とされ、その周囲がガードリングなどの耐圧構造が備えられた外周領域とされる。ゲートに接続されるパッドは外周領域側に引き出されて配置されており、図５に示されるように半導体チップ８の外縁側においてゲート端子１１が接合されている。また、図示しないが、半導体チップ８の裏面側には、ＩＧＢＴ６のコレクタやＦＷＤ７のカソードに電気的に接続されるパッドが裏面全面に形成されている。
【００３２】
銅ブロック９は、金属ブロックに相当するものであり、半導体チップ８ごとに備えられ、上アームの半導体チップ８ａに対して備えられる銅ブロック９ａは、半導体チップ８ａのＩＧＢＴ６のエミッタおよびＦＷＤ７のアノードと接続される。下アームの半導体チップ８ｂに対して備えられる銅ブロック９ｂは、半導体チップ８ｂのＩＧＢＴ６のエミッタおよびＦＷＤ７のアノードと接続される。銅ブロック９は、例えば半導体チップ８のアクティブ領域と同じ面積とされ、図示しないはんだ等を介して、ＩＧＢＴ６のエミッタやＦＷＤ７のアノードに電気的に接続されるパッドに接続されている。
【００３３】
各組の上アーム側の半導体チップ８ａは、裏面側が正極端子Ｐに接続され、表面側が銅ブロック９ａを介して出力端子Ｏに接続されている。また、各組の下アーム側の半導体チップ８ｂは、裏面側が出力端子Ｏに接続され、表面側が銅ブロック９ｂを介して負極端子Ｎに接続されている。本実施形態の場合、正極端子Ｐは別々の２つの端子として備えられており、各組の半導体チップ８ａがそれぞれ別々の正極端子Ｐに対して接続されている。一方、出力端子Ｏは引出部は２カ所に設けられているが１つの共通の端子で構成され、４つの半導体チップ８がすべて直接もしくは銅ブロック９を介して接続されている。また、負極端子Ｎも１つの共通の端子で構成され、各組の下アームの半導体チップ８ｂの表面側が銅ブロック９ｂを介して接続されている。両正極端子Ｐの間に負極端子Ｎが配置され、各半導体チップ８に対して両正極端子Ｐおよび負極端子Ｎと反対側に出力端子Ｏが配置されている。なお、２つ設けられた正極端子Ｐのうち一方の組の半導体チップ８ａが接続されるものが第１正極端子に相当し、他方の組の半導体チップ８ａが接続されるものが第２正極端子に相当する。
【００３４】
放熱板１０は、熱伝導率の高い金属、例えば銅にて構成されており、半導体チップ８で発した熱を冷却機構５に伝熱する役割を果たすもので、シリコン窒化膜等で構成された絶縁膜１３を介して各半導体チップ８と反対側に配置されている。本実施形態の場合、放熱板１０が各半導体チップ８を挟み込むように二枚設けられている。一方の放熱板１０ａは、絶縁膜１３ａを介して各正極端子Ｐおよび負極端子Ｎと貼り合わされている。図４に示すように、絶縁膜１３ａ上において、一方の正極端子Ｐ、負極端子Ｎ、他方の正極端子Ｐの順に並べて配置されている。また、他方の放熱板１０ｂは、絶縁膜１３ｂを介して出力端子Ｏと貼り合わされている。なお、放熱板１０ａおよび放熱板１０ａに接する絶縁膜１３ａが、それぞれ、第１放熱板と第１絶縁膜に相当し、放熱板１０ｂおよび放熱板１０ｂに接する絶縁膜１３ｂが、それぞれ、第２放熱板と第２絶縁膜に相当する。
【００３５】
各放熱板１０は、図５に示すように、上面視の形状が例えば四角形の板状部材、ここでは長方形状金属にて構成されている。そして、本実施形態の場合、その四角形の一辺から張り出すように正極端子Ｐや負極端子Ｎが引き出され、相対するもう一辺から張り出すように出力端子Ｏが引き出されている。
【００３６】
ゲート端子１１は、導体で構成され、図５に示すように上アーム用のゲート端子１１ａと下アーム用のゲート端子１１ｂとを有した構成とされ、それぞれ上アームや下アームの半導体チップ８ａ、８ｂにおけるＩＧＢＴ６のゲートに電気的に接続されている。図５では、各ゲート端子１１を直接半導体チップ８に接続するような形状で示してあるが、図示しないボンディングワイヤを介して半導体チップ８に形成されるＩＧＢＴ６のゲートと接続されるものであっても良い。
【００３７】
このように構成された各部が封止樹脂部１２によって樹脂封止されている。具体的には、各部が図４に示す配置とされた状態で図示しない成形型などに設置され、成形型内に封止樹脂が注入されることで樹脂封止されている。そして、半導体モジュール４の一面側では、封止樹脂部１２の一面と放熱板１０ａの放熱面とが面一とされることで放熱板１０ａの放熱面が露出させられている。また半導体モジュール４の他面側でも、封止樹脂部１２の一面と放熱板１０ｂの放熱面とが面一とされることで放熱板１０ｂの放熱面が露出させられる。また、封止樹脂部１２における一側面から正極端子Ｐや負極端子Ｎが引き出され、その側面と反対側の側面から出力端子Ｏおよびゲート端子１１が引き出されている。このような構成により、半導体モジュール４が構成されている。そして、このように構成された半導体モジュール４が、図３に示したように、冷却機構５に組み付けられている。
【００３８】
このように構成された半導体モジュール４では、正極端子Ｐが直流電源２の正極に接続され、出力端子Ｏが三相モータ３に接続され、負極端子Ｎが直流電源２の負極に接続される。そして、ＩＧＢＴ６のゲートへのゲート電圧の印加に基づいて、一つの相の上アームのＩＧＢＴ６をオンさせると共に他の相の下アームのＩＧＢＴ６をオンさせ、残りの各ＩＧＢＴ６をオフさせるという動作が順番に繰り返し行われる。これにより、三相モータ３への電流供給経路が形成され、三相モータ３に対して交流電流が供給される。具体的には、上アームのＩＧＢＴ６をオンさせることにより、正極端子Ｐから半導体チップ８ａ→銅ブロック９ａ→出力端子Ｏを通じて三相モータ３に電流供給を行う経路を構成する。また、下アームのＩＧＢＴ６をオンさせることにより、出力端子Ｏから半導体チップ８ｂ→銅ブロック９ｂ→負極端子Ｎを通じて、三相モータ３からの電流を流す経路を構成する。このような動作を行うに際し、半導体モジュール４内の各半導体チップ８ａ、８ｂがＩＧＢＴ６やＦＷＤ７に大電流が流れるのに伴って発熱する。しかし、この熱が放熱板１０ａ、１０ｂを通じて放熱されると共に、冷却機構５によって冷却されるため、半導体チップ８ａ、８ｂの過昇温を抑制できるようになっている。
【００３９】
次に、本実施形態のように構成された半導体モジュール４の作用効果について説明する。
【００４０】
まず、本実施形態の半導体モジュール４は、２パラ２ｉｎ１構造とされており、各相の上下アームそれぞれにおいて２つの半導体チップ８を通じて電流を同時に流せることから、大電流化を実現することが可能となる。
【００４１】
また、特許文献１のように、正極端子と負極端子とを正負正負の順番に並べる形態とする場合と比較して、本実施形態の構成では正極端子Ｐに接続される半導体チップ８ａと負極端子Ｎに接続される半導体チップ８ｂを正負負正の順に並べる構造となる。このため、負極端子Ｎに接続される２つの半導体チップ８ｂの間の距離を短くすることができ、端子接続部近傍の低インダクタンス化を実現することができる。さらに、本実施形態のように、２つの半導体チップ８ｂを隣り合わせることによって、負極端子Ｎを共通の１つの端子とすることも可能となる。
【００４２】
さらに、２つの２ｉｎ１構造を別々としたものを並列接続しているのではないため、それぞれの２ｉｎ１構造を構成する各組の半導体チップ８同士の距離を短くできるだけでなく、各組の間の距離を短くすることもできる。特に、本実施形態の場合、各組の負極端子Ｎや出力端子Ｏを共通化していることから、各組の間の距離を最短距離に設定することが可能となる。このため、各組の間における配線インダクタンスを低減することが可能となり、配線インダクタンスのバラツキによって各組の上下アームに流れる電流のアンバランスが発生することを抑制することが可能となる。
【００４３】
また、並列な２つのスイッチング素子のスイッチングタイミングのズレによって配線ループ内に電流が流れた場合に、電流の流れによる電圧ドロップを低減できる。このため、上下アームそれぞれのローサイド電位の変動を抑制することが可能となり、ゲート電圧への影響も防げ、インバータ回路の制御の安定化を図ることも可能になるという効果が得られる。このような効果が得られる理由について、図６を参照して説明する。
【００４４】
図１では省略しているが、図６に示すように、各相の上下アームそれぞれにおいて並列接続されたＩＧＢＴ６についてはゲートドライバ回路を構成する制御部２０からのゲート入力に基づいてオンオフ制御がなされる。そして、各上下アームのＩＧＢＴ６のローサイド電位が制御部２０に入力されている。
【００４５】
ここで、図６に示されるように、並列な２つのＩＧＢＴ６のスイッチングタイミングにズレがあると、図中に破線で示した配線ループを電流経路として電流が流れることがある。また、２パラ２ｉｎ１構造では、各相において上下アームが２つ並列接続されているため、２つの上アームを構成するＩＧＢＴ６のハイサイド間の配線およびローサイド間の配線と、２つの下アームを構成するＩＧＢＴ６のローサイド間などに、配線インダクタンスＬが発生する。この配線インダクタンスＬが大きいと、配線ループを電流経路として電流が流れたときに発生する電圧ドロップにより、上下アームそれぞれのローサイド電位が変動する。このローサイド電位に基づいて制御部２０にて各ＩＧＢＴ６の制御が行われていることから、制御部２０からのゲート入力、つまり制御部２０が出力するゲート電圧にも影響し、インバータ回路の制御が不安定になるという問題を発生させる。
【００４６】
これに対して、本実施形態の場合、２ｉｎ１構造を構成する各組の半導体チップ８同士の距離を短くでき、配線インダクタンスＬを低減することが可能になる。このため、並列な２つのＩＧＢＴ６のスイッチングタイミングにズレが生じたとしても、配線ループを電流経路とする電流が流れたときの電圧ドロップを低下させることが可能となり、上下アームそれぞれのローサイド電位の変動を抑制できる。これにより、制御部２０が出力するゲート電圧への影響を抑制でき、インバータ回路を安定動作させることが可能になる。
【００４７】
さらに、図４中に矢印で示したように、半導体モジュール４内において半導体チップ８の配置構造を電流がＵ字状に流れるＵ字構造とすることにより、出力端子Ｏを含む出力配線を４つの半導体チップ８すべてと同一面で接続することができる。このため、さらに出力端子Ｏを含む出力配線部の低インダクタンス化を図ることができる。また、Ｕ字状になることで、電流経路が形成するループの面積が小さくなるため、上アームや下アームを電流経路とする正極端子Ｐから負極端子Ｎに至る主回路のインダクタンスも低減することができ、ＩＧＢＴ６のスイッチング時のサージ電圧の低減を図ることができる。
【００４８】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体モジュール４の断面構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図７に示すように、本実施形態の半導体モジュール４では、正極端子Ｐを一方の放熱板１０ａ側に配置しつつ、負極端子Ｎを他方の放熱板１０ｂ側に配置するようにしている。そして、半導体チップ８ａのみでなく、半導体チップ８ｂも、表面側が紙面上方を向き、裏面側が紙面下方を向くようにしてある。つまり、半導体チップ８ａと半導体チップ８ｂの表面および裏面が同じ向きに揃えられている。
【００５０】
具体的には、放熱板１０ａの上に絶縁膜１３ａを介して２つの正極端子Ｐと１つの出力端子Ｏが配置されている。正極端子Ｐは、出力端子Ｏの両側を挟むようにして、出力端子Ｏから所定距離離れた場所に配置されている。一方、放熱板１０ｂ上に絶縁膜１３ｂを介して２つの接続板Ｃと１つの負極端子Ｎが配置され、半導体チップ８ｂを介して負極端子Ｎが出力端子Ｏの反対側に配置されている。接続板Ｃは、導体で構成され、負極端子Ｎの両側を挟むようにして、負極端子Ｎから所定距離離れた場所に配置されている。接続板Ｃは、出力端子Ｏと同電位になる部分であり、半導体チップ８ａの表面側を出力端子Ｏに接続するための接続配線を構成する。具体的には、接続板Ｃと出力端子Ｏとの間に導体で構成された接続部１５が備えられ、この接続部１５を通じて接続板Ｃと出力端子Ｏとが電気的に接続されている。なお、２つの接続板Ｃおよび２つの接続部１５のうち一方の組の半導体チップ８ａが接続される方が第１接続板および第１接続部に相当し、他方の組の半導体チップ８ａが接続される方が第２接続板および第２接続部に相当する。
【００５１】
そして、図８に示すように、出力端子Ｏの引出部を一カ所にまとめて引き出しており、各半導体チップ８ｂそれぞれのゲート端子１１ｂが出力端子Ｏの引出部を避けるように、互いに離れる方向に引き出されている。
【００５２】
このような構成の半導体モジュール４とする場合でも、インバータ回路を構成することで、三相モータ３に対して交流電流を供給することができる。具体的には、上アームのＩＧＢＴ６をオンさせることにより、正極端子Ｐから半導体チップ８ａ→銅ブロック９ａ→→接続板Ｃ→接続部１５→出力端子Ｏを通じて三相モータ３に電流供給を行う経路を構成する。また、下アームのＩＧＢＴ６をオンさせることにより、出力端子Ｏから半導体チップ８ｂ→銅ブロック９ｂ→負極端子Ｎを通じて、三相モータ３からの電流を流す経路を構成する。
【００５３】
このような本実施形態にかかる半導体モジュール４においても、基本的には第１実施形態と同様の効果を得ることができる。ただし、相互インダクタンスの低減に関しては、次のようになる。
【００５４】
すなわち、本実施形態の半導体モジュール４についても、インバータ回路の３相交流が行われる際に、一つの相の上アームのＩＧＢＴ６をオンさせると共に他の相の下アームのＩＧＢＴ６をオンさせるという動作が順番に繰り返し行われる。このため、各相の半導体モジュール４に関して言えば、電流が流れるタイミングが異なるものの、図７に示される正極端子Ｐから半導体チップ８ａを通じて出力端子Ｏ側へ進む流れと、出力端子から半導体チップ８ｂを通じて負極端子Ｎへ進む流れができる。言わば、半導体モジュール４は、断面においては、図７中に矢印で示したように、電流がＮ字状に流れるＮ字構造となり、上面から見ると、図８中に矢印で示したように、電流がＵ字状に流れるＵ字構造となる。また、Ｕ字構造とすることで、出力端子Ｏを含む出力配線部の低インダクタンス化が図れると共に、正極端子Ｐから負極端子Ｎに至る主回路の低インダクタンス化を図ることができる。
【００５５】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して放熱構造等を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。ここでは、第２実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第１実施形態の構造についても同様である。
【００５６】
図９に示すように、本実施形態の半導体モジュール４では、放熱板１０の半導体チップ８と反対側の一面にヒートシンク１６を備え、ヒートシンク１６を通じて放熱が行われるような放熱構造としている。ヒートシンク１６の一面は封止樹脂部１２から露出させられており、その露出させられている一面に放熱フィン１６ａが備えられている。ここでは、放熱フィン１６ａをピンフィンとしているが、ウェーブフィン等の他のフィン形状とされていても良い。
【００５７】
このように、ヒートシンク１６を備えた構造としても、第１実施形態と同様の効果を得ることができる。また、放熱フィン１６ａを備える場合、冷却機構５におけるプレート５ａに開口部を形成し、放熱フィン１６ａが冷媒通路５ｅ内に突き出すような構造とすると、より冷却性能を高めることが可能となる。
【００５８】
なお、放熱フィン１６ａを冷媒通路５ｅ内に突き出す構造とする場合、冷媒にヒートシンク１６が接することになる。しかしながら、ヒートシンク１６が貼り付けられている放熱板１０の一面に絶縁膜１３が備えられていることから、絶縁膜１３によって正極端子Ｐや負極端子Ｎおよび出力端子Ｏ等と放熱板１０とが絶縁されている。このため、正極端子Ｐや負極端子Ｎおよび出力端子Ｏ等が冷媒と導通してしまうことはない。さらに、絶縁膜１３をシリコン窒化膜の様な防湿性能の高い材料で構成すれば、半導体モジュール４の内部回路への冷媒の侵入を抑制することもできる。
【００５９】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対して放熱板１０の構造を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。ここでは、第３実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第１、第２実施形態の構造についても同様である。
【００６０】
図１０に示すように、本実施形態では、放熱板１０を各種端子や接続部Ｃの形状に対応する形状としている。具体的には、一方の放熱板１０ａについては、正極端子Ｐと対向する部分１０ａａと出力端子Ｏと対向する部分１０ａｂとに分割され、絶縁膜１３を挟んでのそれぞれの上面形状が正極端子Ｐや出力端子Ｏと同じパターンとされている。また、他方の放熱板１０ｂについては、負極端子Ｎと対向する部分１０ｂａと接続部Ｃと対向する部分１０ｂｂとに分割され、絶縁膜１３を挟んでのそれぞれの上面形状が負極端子Ｎや接続部Ｃと同じパターンとされている。
【００６１】
このように、絶縁膜１３を挟んで配置される各導体のパターンを対応させている。このため、絶縁膜１３によって絶縁構造が構成される絶縁基板、すなわち絶縁膜１３を挟んで放熱板１０と正極端子Ｐや負極端子Ｎおよび出力端子Ｏ等が配置された基板の反りを抑制できる。
【００６２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６３】
例えば、各正極端子Ｐを例えば封止樹脂部１２の外側において連結して１つの端子とすることができる。その場合、半導体チップ８の厚み方向を上下方向として、上下方向における正極端子Ｐの位置と負極端子Ｎの位置とがずれるように、例えば正極端子Ｐを上下方向の一方側に折り曲げ、負極端子Ｎを上下方向の他方側に折り曲げるようにすると良い。更に、その場合において、封止樹脂部１２の外側で正極端子Ｐと負極端子Ｎとを平板状で構成しつつ、その平板状部分を対向配置させるようにすると好ましい。このような構造とすれば、電流の流れる方向が逆方向となる正極端子Ｐと負極端子Ｎとを対向配置させることになるため、相互インダクタンスを低減することが可能となる。
【００６４】
また、上記実施形態では、半導体モジュール４に絶縁膜１３を挟んで放熱板１０を備えているが、図１１および図１２に示すように、絶縁膜１３や放熱板１０を半導体モジュール４に備えない構造とすることもできる。図１１および図１２の例では、封止樹脂部１２によって少なくとも正極端子Ｐや負極端子Ｎおよび出力端子Ｏのうちの半導体チップ８側の一面を覆うようにし、その反対側の一面は露出した構造としている。このような構造において、図２および図３に示すような冷却機構５による冷却を行う場合には、例えば冷却機構５と半導体モジュール４の間に絶縁シートを配置する等とすることで、冷却機構５と各種端子との絶縁を図ることができる。このため、冷却機構５が導体で構成されるような場合において、各種端子間が短絡してしまうことを防止することができる。
【００６５】
また、上記第１実施形態では、出力端子Ｏの引出部を２カ所設けるようにしたが、図８に示すような１カ所にまとめて引き出す構造とすることもできる。さらに、上記各実施形態では、図５や図８に示すように、出力端子Ｏの引出部を正極端子Ｐおよび負極端子Ｎと異なる方向に引き出しているが、図１３に示すように同方向に引き出すようにしても良い。図１３のように出力端子Ｏを半導体モジュール４の中央部から引き出す構造とする場合、負極端子Ｎの引出部を２つに分けて引き出すようにすることができる。さらに、この場合、出力端子Ｏおよび負極端子Ｎを中央部からずらして配置し、これらを並べて１つずつ引き出す構造としても良い。
【００６６】
また、上記第２実施形態のように、接続部Ｃを備える構造とする場合、接続部Ｃを出力端子Ｏとして用いて引出部を備えた構造とすることもできる。
【００６７】
また、上記各実施形態では、上アーム側の半導体チップ８ａが半導体モジュール４の外側寄り、下アーム側の半導体チップ８ｂが半導体モジュール４の内側寄りに配置されるようにしている。これらの関係が逆、つまり上アーム側の半導体チップ８ａが半導体モジュール４の内側寄り、下アーム側の半導体チップ８ｂが半導体モジュール４の外側寄りに配置されるようにしても良い。その場合、２つの半導体チップ８ａが隣り合って配置され、それら２つの半導体チップ８ａを挟むように２つの半導体チップ８ｂが配置されることになり、２つの半導体チップ８ａの間の距離を短くすることができる。また、負極端子Ｎについては第１負極端子と第２負極端子して２つ備え、共通化させた１つの正極端子Ｐの両側に配置するようにすればよい。なお、この場合でも、出力端子Ｏについては共通化できるため、その部分においては低インダクタンス化を図ることが可能となる。このため、この構造でも素子の誤動作を抑制することができる。
【００６８】
なお、上記実施形態では、半導体チップ８に形成される半導体スイッチング素子としてＩＧＢＴ６を例に挙げて説明したが、縦型のＭＯＳＦＥＴとすることもできる。また、ＦＷＤ７としては、ＰＮダイオード、ショットキーダイオードのいずれも用いることができる。また、半導体材料としてはシリコンを用いることができるのに加えて、他の半導体材料、例えばＳｉＣなどの化合物半導体を用いることもできる。
【符号の説明】
【００６９】
４  半導体モジュール
６  ＩＧＢＴ
８、８ａ、８ｂ  半導体チップ
１１、１１ａ、１１ｂ  ゲート端子
１２  封止樹脂部
１５  接続部
Ｎ  負極端子
Ｏ  出力端子
Ｐ  正極端子
【図１】
2018207044.tif 000003
【図２】
2018207044.tif 000004
【図３】
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【図４】
2018207044.tif 000006
【図５】
2018207044.tif 000007
【図６】
2018207044.tif 000008
【図７】
2018207044.tif 000009
【図８】
2018207044.tif 000010
【図９】
2018207044.tif 000011
【図１０】
2018207044.tif 000012
【図１１】
2018207044.tif 000013
【図１２】
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【図１３】
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