(57)【要約】      （修正有）【課題】暗電流を低減し性能向上を図る固体撮像素子及びその製造方法を提供する。【解決手段】固体撮像素子は、光電変換部と転送トランジスタとを含む画素を有し、画素に含まれる転送トランジスタのゲート電極ＧＥとドレイン領域（エクステンション領域ＥＸとｎ＋型半導体領域ＮＲ）とには、フッ素が導入されている。【効果】転送トランジスタ領域のシリコンのダングリングボンドをフッ素で終端させることにより、界面準位を低減することができ、暗電流が抑制され、性能が向上する。【選択図】図１９
2018207049.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が形成された撮像領域を有する半導体基板を備え、
前記撮像領域には、
入射光を電荷に変換する光電変換部と、
前記電荷を転送する転送トランジスタと、
が形成され、
前記転送トランジスタは、
前記半導体基板内に互いに離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
を有する、固体撮像素子であって、
前記第１ゲート電極と前記ドレイン領域には、フッ素が導入されている、固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記チャネル領域と前記ゲート絶縁膜との界面にフッ素が存在する、固体撮像素子。
【請求項３】
請求項１に記載の固体撮像素子において、
前記光電変換部には、フッ素が導入されていない、固体撮像素子。
【請求項４】
請求項１に記載の固体撮像素子において、
前記光電変換部は、平面視において第１導電型の第１半導体領域に内包される前記第１導電型とは反対である第２導電型の第２半導体領域を含む、固体撮像素子。
【請求項５】
請求項４に記載の固体撮像素子において、
前記第２半導体領域は、前記転送トランジスタの前記ソース領域となる、固体撮像素子。
【請求項６】
請求項５に記載の固体撮像素子において、
平面視において、前記第２半導体領域と前記第１ゲート電極とは、互いに重なる領域を有する、固体撮像素子。
【請求項７】
請求項４に記載の固体撮像素子において、
前記第２半導体領域の表面には、前記第１半導体領域よりも不純物濃度の高い前記第１導電型の第３半導体領域が形成されている、固体撮像素子。
【請求項８】
請求項７に記載の固体撮像素子において、
前記第３半導体領域は、前記第１ゲート電極から離間している、固体撮像素子。
【請求項９】
請求項１に記載の固体撮像素子において、
前記固体撮像素子は、前記電荷に基づく電気信号を増幅する増幅トランジスタを含み、
前記転送トランジスタの前記ドレイン領域は、前記増幅トランジスタの第２ゲート電極と電気的に接続されている、固体撮像素子。
【請求項１０】
請求項１に記載の固体撮像素子において、
前記半導体基板は、シリコン基板であり、
前記ゲート絶縁膜は、酸化シリコン膜である、固体撮像素子。
【請求項１１】
複数の画素が形成された撮像領域を有する半導体基板を備え、
前記撮像領域には、
入射光を電荷に変換する光電変換部と、
前記電荷を転送する転送トランジスタと、
が形成され、
前記転送トランジスタは、
前記半導体基板内に互いに離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
を有する、固体撮像素子の製造方法であって、
（ａ）前記転送トランジスタの前記第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極の一部を開口するマスクを使用して、前記第１ゲート電極の前記一部にフッ素を導入する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板に対して熱処理を実施する工程、
を備える、固体撮像素子の製造方法。
【請求項１２】
請求項１１に記載の固体撮像素子の製造方法において、
前記固体撮像素子の製造方法は、さらに、
（ｄ）前記（ａ）工程の後であって、前記（ｂ）工程の前に、前記転送トランジスタの前記ドレイン領域を形成する工程、
を有し、
前記（ｂ）工程では、前記第１ゲート電極の一部および前記ドレイン領域を開口する前記マスクを使用して、前記第１ゲート電極の前記一部および前記ドレイン領域にフッ素を導入する、固体撮像素子の製造方法。
【請求項１３】
請求項１２に記載の固体撮像素子の製造方法において、
前記（ｄ）工程では、ドレイン領域形成用マスクを使用して、導電型不純物を前記半導体基板に導入することにより、前記ドレイン領域を形成する、固体撮像素子の製造方法。
【請求項１４】
請求項１３に記載の固体撮像素子の製造方法において、
前記（ｂ）工程で使用する前記マスクは、前記ドレイン領域形成用マスクである、固体撮像素子の製造方法。
【請求項１５】
請求項１３に記載の固体撮像素子の製造方法において、
前記（ｃ）工程で実施される熱処理は、前記半導体基板に導入された前記導電型不純物を活性化させるための活性化アニールである、固体撮像素子の製造方法。
【請求項１６】
請求項１１に記載の固体撮像素子の製造方法において、
前記光電変換部は、平面視において第１導電型の第１半導体領域に内包される前記第１導電型とは反対である第２導電型の第２半導体領域を含み、
前記（ｂ）工程では、前記第２半導体領域を覆う前記マスクを使用して、前記第１ゲート電極の前記一部にフッ素を導入する、固体撮像素子の製造方法。
【請求項１７】
請求項１１に記載の固体撮像素子の製造方法において、
前記（ｂ）工程では、イオン注入法によって、フッ素を前記第１ゲート電極に導入し、
前記イオン注入法におけるフッ素の注入エネルギーは、フッ素が前記第１ゲート電極を貫通するのに必要なエネルギーよりも小さい、固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される固体撮像素子およびその製造技術に関する。
【背景技術】
【０００２】
特開平４−１６７４６９号公報（特許文献１）には、半導体基板上に形成された多結晶シリコン膜（ポリシリコン膜）の全体にフッ素を導入する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−１６７４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
固体撮像素子において、固体撮像素子に光が入射しない状態（暗時）では、固体撮像素子の光電変換部には、電子が蓄積されずに、画像が真っ黒になることが理想である。
【０００５】
ところが、実際の固体撮像素子では、金属汚染や、結晶欠陥や、ゲート絶縁膜とシリコン基板との界面準位などに起因して、固体撮像素子に光が入射しない状態であっても、固体撮像素子の光電変換部に電子が蓄積される。この結果、暗時においても、固体撮像素子の光電変換部に蓄積された電子によって、微小な信号が発生して、画像の黒レベルを低下させることになる。この現象を引き起こす微小な信号は、「暗電流」と呼ばれ、固体撮像素子の性能を向上するためには、この「暗電流」を低減することが望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における固体撮像素子は、光電変換部と転送トランジスタとを含む画素を有し、画素に含まれる転送トランジスタのゲート電極とドレイン領域とには、フッ素が導入されている。
【発明の効果】
【０００８】
一実施の形態によれば、固体撮像素子の性能向上を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】イメージセンサにおいて、光を電気信号に変換する様子を示す図である。
【図２】イメージセンサにマイクロレンズを設けない場合の構成を示す図である。
【図３】フォトダイオードの前面にマイクロレンズを配置する例を示す図である。
【図４】カラーフィルタの１つである原色フィルタを示す図である。
【図５】カラーフィルタの１つである補色フィルタを示す図である。
【図６】ｐｎ接合によるダイオードのバンド構造を示す図である。
【図７】受光部のデバイス構造の一例を示す断面図である。
【図８】画素の回路構成を示す回路図である。
【図９】転送トランジスタの一部分を拡大して示す模式図である。
【図１０】実施の形態におけるイメージセンサの製造工程を示す断面図である。
【図１１】図１０に続くイメージセンサの製造工程を示す断面図である。
【図１２】図１１に続くイメージセンサの製造工程を示す断面図である。
【図１３】図１２に続くイメージセンサの製造工程を示す断面図である。
【図１４】図１３に続くイメージセンサの製造工程を示す断面図である。
【図１５】図１４に続くイメージセンサの製造工程を示す断面図である。
【図１６】図１５に続くイメージセンサの製造工程を示す断面図である。
【図１７】図１６に続くイメージセンサの製造工程を示す断面図である。
【図１８】図１７に続くイメージセンサの製造工程を示す断面図である。
【図１９】図１８に続くイメージセンサの製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
＜イメージセンサ（固体撮像素子）の概略構成＞
本実施の形態では、画像を撮影するイメージセンサ（固体撮像素子）について図面を参照しながら説明する。まず、イメージセンサの概略構成について説明する。イメージセンサは、イメージセンサに入力された光を電気信号に変換する素子である。図１は、イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＬに入射し結像する。このレンズＬの結像位置にイメージセンサＩＳが配置されており、レンズＬによって結像された画像がイメージセンサＩＳに照射される。イメージセンサＩＳでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサＩＳから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサＩＳは、入射した光を電気信号に変換して出力する機能を有する。
【００１６】
イメージセンサＩＳの受光面ＲＣを拡大すると、イメージセンサＩＳの受光面ＲＣには、マイクロレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、イメージセンサＩＳは、マイクロレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、イメージセンサＩＳを構成するそれぞれの構成要素の機能について順次説明する。
【００１７】
＜マイクロレンズの構成および機能＞
まず、マイクロレンズＯＬについて説明する。図２はイメージセンサＩＳにマイクロレンズＯＬを設けない場合の構成を概略的に示す図である。図２に示すように、イメージセンサＩＳにマイクロレンズＯＬを設けない場合、イメージセンサＩＳに入射した光は、イメージセンサＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、イメージセンサＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、イメージセンサＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
【００１８】
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、イメージセンサＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサＩＳにマイクロレンズＯＬを設けない場合は、イメージセンサＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
【００１９】
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、イメージセンサＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
【００２０】
そこで、イメージセンサＩＳに入射した光を効率よく電気信号に変換するため、イメージセンサＩＳにマイクロレンズＯＬを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にマイクロレンズＯＬを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してマイクロレンズＯＬが配置されている。すなわち、マイクロレンズＯＬは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、イメージセンサＩＳに入射した光は、マイクロレンズＯＬに入射する。マイクロレンズＯＬに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにマイクロレンズＯＬは、イメージセンサＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、マイクロレンズＯＬが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、マイクロレンズＯＬを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、マイクロレンズＯＬは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、イメージセンサＩＳにマイクロレンズＯＬを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、イメージセンサＩＳに入射する光を効率よく電気信号に変換することができる。
【００２１】
＜カラーフィルタの構成および機能＞
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、イメージセンサで写した画像がすべてモノクロとなってしまう。そこで、イメージセンサでカラー画像を生成できるようにイメージセンサＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、赤色フィルタを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、緑色フィルタを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、青色フィルタを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。
【００２２】
なお、カラーフィルタＣＦを構成する赤色フィルタと、緑色フィルタと、青色フィルタとは、単純に配置されているのではなく、例えば、図４に示すベイヤー（Bayer）配列に代表される基本パターンを単位として配列されている。すなわち、カラーフィルタＣＦは、赤色フィルタと、緑色フィルタと、青色フィルタとを組み合わせた基本パターンの繰り返しにより構成されている。
【００２３】
このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサＩＳに使用されることが多くなっている。
【００２４】
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用したイメージセンサでは、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）イメージセンサＩＳに使用されることが多くなっている。
【００２５】
＜フォトダイオード＞
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは、光を照射されると電荷を発生する光電変換部としての機能を有する。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、例えば、空乏層にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光が空乏層で吸収される。具体的には、光がバンドの価電子帯に存在する電子に吸収されることにより、この電子がバンドギャップ以上のエネルギーを獲得する。そして、バンドギャップ以上のエネルギーを獲得した電子は、バンドギャップを乗り越えてバンドの伝導帯に移動する。この結果、伝導帯に移動した電子ｅと、電子が伝導帯に移動したことにより価電子帯に生成される正孔ｈとによる正孔電子対が発生する。そして、生成された電子ｅおよび正孔ｈは、フォトダイオードＰＤに印加されている逆方向電圧ＶＧにより加速される。つまり、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、例えば、空乏層で発生した電子ｅと正孔ｈは、逆方向電圧ＶＧによる高電界で加速される。この結果、電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上のようにして、フォトダイオードＰＤが構成されている。
【００２６】
＜受光部のデバイス構造＞
続いて、イメージセンサの受光部のデバイス構造について説明する。
【００２７】
イメージセンサは、複数の画素が形成された撮像領域を有する半導体基板を備える。このとき、撮像領域には、入射光を電荷に変換する光電変換部（フォトダイオード）と、電荷を転送する転送トランジスタとが形成されている。そして、転送トランジスタは、半導体基板内に互いに離間して形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第１ゲート電極とを有する。
【００２８】
以下に、具体的なデバイス構造について説明する。
【００２９】
図７は、受光部のデバイス構造の一例を示す断面図である。図７において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を導入したシリコン基板からなる半導体基板１Ｓが配置されており、この半導体基板１Ｓの表面（主面、素子形成面）に素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩにより活性領域（アクティブ領域）が区画され、区画された活性領域に受光部が形成されている。具体的に、半導体基板１Ｓには、ボロン（ホウ素）などのｐ型不純物（アクセプタ）を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬ（ｐ−型半導体領域）とｎ型ウェルＮＷＬ（ｎ−型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード）が構成される。このフォトダイオードは、入射光を電荷に変換する光電変換部として機能し、平面視においてｐ型ウェルＰＷＬに内包されるｎ型ウェルＮＷＬを含む。
【００３０】
そして、ｎ型ウェルＮＷＬの表面の一部には、ｐ型ウェルＰＷＬよりも不純物濃度の高いｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ゲート電極ＧＥから離間している。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている領域である。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制している。なお、ｐ＋型半導体領域ＰＲは、ゲート電極ＧＥから離間していなくてもよい。
【００３１】
続いて、ｎ型ウェルＮＷＬの一部と平面的に重なるように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成されている。そして、このゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷが形成されている。例えば、ゲート絶縁膜ＧＯＸは、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成することができ、サイドウォールスペーサＳＷは、例えば、酸化シリコン膜、窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成することができる。
【００３２】
次に、ゲート電極ＧＥに整合した半導体基板１Ｓ内には、ｎ−型半導体領域からなるエクステンション領域ＥＸが形成され、かつ、サイドウォールスペーサＳＷに整合して、ｎ＋型半導体領域ＮＲが形成されている。このエクステンション領域ＥＸとｎ＋型半導体領域ＮＲとによって、ドレイン領域が構成されることになる。
【００３３】
以上のようにして、半導体基板１Ｓ上にフォトダイオードと転送トランジスタＱとが形成されている。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成されており、また、転送トランジスタＱは、上述したｎ型ウェルＮＷＬをソース領域とし、このｎ型ウェルＮＷＬと所定距離だけ離間した半導体基板１Ｓに形成されたエクステンション領域ＥＸおよびｎ＋型半導体領域ＮＲをドレイン領域としている。
【００３４】
そして、ソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。これにより、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを備える転送トランジスタＱが形成されている。このとき、平面視において、ｎ型ウェルＮＷＬとゲート電極ＧＥとは、重なる領域を有する。さらに、半導体基板１Ｓの活性領域に形成されているフォトダイオードと転送トランジスタＱは、ｎ型ウェルＮＷＬを共有しており、電気的に接続されていることがわかる。
【００３５】
なお、転送トランジスタＱのドレイン領域（ｎ＋型半導体領域ＮＲ）の表面にシリサイド膜を形成することもできる。これにより、例えば、ドレイン領域とプラグＰＬＧとの接続抵抗を低減することができる。なお、シリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００３６】
続いて、半導体基板１Ｓに形成されているフォトダイオードと転送トランジスタＱの上層に形成される配線構造について、図７を参照しながら説明する。図７において、フォトダイオードの表面（ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面）には、絶縁膜が形成されている。この絶縁膜は、半導体基板１Ｓの表面特性（界面特性）を良好に保つ機能を有しており、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。この絶縁膜上には、反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦは、例えば、酸窒化シリコン膜から形成されている。
【００３７】
次に、ゲート電極ＧＥおよび反射防止膜ＡＲＦ上を含む半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通してｎ＋型半導体領域ＮＲ（ドレイン領域）に達するプラグＰＬＧが形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とした酸化シリコン膜から形成されている。プラグＰＬＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜とチタン膜上に形成された窒化チタン膜（チタン膜／窒化チタン膜）からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
【００３８】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。例えば、層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。また、配線Ｌ１は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｌ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｌ２が形成されている。さらに、配線Ｌ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に遮光帯ＳＺが形成されている。
【００３９】
ここで、配線Ｌ１〜配線Ｌ２および遮光帯ＳＺは、フォトダイオードと平面的に重ならないように形成されており、フォトダイオードと平面的に重なる領域には、光透過部ＬＰＲが形成されている。これは、フォトダイオードに入射する光が配線Ｌ１〜配線Ｌ２および遮光帯ＳＺによって遮られないようにするためである。そして、光透過部ＬＰＲ上には、カラーフィルタＣＦを介してマイクロレンズＯＬが搭載されている。なお、遮光帯ＳＺは、互いに隣接するフォトダイオードに入射される光を分離するために設けられている。つまり、遮光帯ＳＺは、隣接する受光部間での漏れ光の入射を抑制する機能を有している。
【００４０】
受光部は上記のように構成されており、以下に、その動作について簡単に説明する。図７において、光が受光部に照射されると、まず、入射光は、マイクロレンズＯＬおよびカラーフィルタＣＦを通過する。その後、遮光帯ＳＺで区画された光透過部ＬＰＲを通り、さらに、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送トランジスタＱをオンする。具体的には、転送トランジスタＱのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域（ｎ型半導体領域）が形成され、転送トランジスタＱのソース領域（ｎ型ウェルＮＷＬ）とドレイン領域（エクステンション領域ＥＸとｎ＋型半導体領域ＮＲ）が電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。このようにして、受光部が動作する。
【００４１】
＜画素の回路構成＞
次に、イメージセンサを構成する複数の画素のそれぞれの回路構成について説明する。図８は、画素の回路構成を示す回路図である。図８において、画素には、フォトダイオードＰＤと、転送トランジスタＱと、リセットトランジスタＲＴｒと、増幅トランジスタＡＴｒと、選択トランジスタＳＴｒとが含まれている。フォトダイオードＰＤは、画素に入射する入射光を電荷に変換する光電変換部として機能し、転送トランジスタＱは、フォトダイオードＰＤで変換された電荷を転送する機能を有している。また、リセットトランジスタＲＴｒは、電荷をリセットするためのトランジスタとして機能し、増幅トランジスタＡＴｒは、転送トランジスタＱによって転送された電荷に基づく電圧信号を増幅する機能を有している。さらに、選択トランジスタＳＴｒは、増幅トランジスタＡＴｒで増幅された電圧信号を出力信号線ＯＳＬに出力する機能を有している。
【００４２】
図８において、フォトダイオードＰＤのアノードは、基準電位（ＧＮＤ）と接続されており、フォトダイオードＰＤのカソードは、転送トランジスタＱのソースと電気的に接続されている。そして、転送トランジスタＱのドレインは、リセットトランジスタＲＴｒのソースと電気的に接続され、リセットトランジスタＲＴｒのドレインは、電源電位（ＶＤＤ）と電気的に接続されている。また、転送トランジスタＱのドレインは、増幅トランジスタＡＴｒのゲート電極と電気的に接続されており、増幅トランジスタＡＴｒのドレインは、リセットトランジスタＲＴｒのドレインとともに電源電位（ＶＤＤ）と電気的に接続されている。すなわち、増幅トランジスタは、ソースフォロアとなるように配置されている。一方、増幅トランジスタＡＴｒのソースは、選択トランジスタＳＴｒと電気的に接続され、選択トランジスタＳＴｒは、出力信号線ＯＳＬと電気的に接続されている。ここで、増幅トランジスタに入力される入力電圧に対して、増幅トランジスタから出力される出力電圧がほぼ１倍である場合も、本明細書でいる「増幅」に含まれるものとする。さらに、図８に示すように、転送トランジスタＱのドレインは、増幅トランジスタＡＴＲのゲート電極と電気的に接続されている。
【００４３】
イメージセンサの画素を構成する回路は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、フォトダイオードＰＤによって、入射光から電荷が生成され、この電荷がフォトダイオードＰＤに蓄積される。そして、転送トランジスタＱをオンすると、フォトダイオードＰＤに蓄積されている電荷が転送トランジスタＱを介して、増幅トランジスタＡＴｒのゲート電極に転送される。その後、増幅トランジスタＡＴｒで電荷に基づく電圧信号が増幅される。そして、選択トランジスタＳＴｒをオンすると、増幅トランジスタＡＴｒで増幅された電圧信号が出力信号線ＯＳＬに出力される。このようにして、入射光に対応した電圧信号を画素から取り出すことができる。なお、リセットトランジスタＲＴｒをオンすることにより、フォトダイオードＰＤに蓄積された電荷は、出力信号線ＯＳＬではなく、電源電位側に取り出されてリセット動作が行なわれる。
【００４４】
＜改善の検討＞
本発明者は、イメージセンサ（固体撮像素子）の性能向上を図る観点から、改善の検討を行なった。例えば、イメージセンサの性能を低下させる要因として、「ランダムノイズ」と呼ばれるノイズや、「暗電流」と呼ばれるノイズが存在する。このようなノイズが大きくなると、イメージセンサの性能が低下することになる。したがって、イメージセンサの性能向上を図るためには、できるだけノイズを小さくする必要がある。
【００４５】
具体的に、「ランダムノイズ」は、例えば、図８に示す増幅トランジスタＡＴｒから発生する。「ランダムノイズ」は、増幅トランジスタＡＴｒにおける増幅バラツキに起因しており、このことは、同じレベルの信号が強度の異なる信号になることを意味し、これによって、画像のちらつきが生じることになる。つまり、「ランダムノイズ」は、画像のちらつきを生じさせる主要因となる。そして、この「ランダムノイズ」は、画素に含まれる増幅トランジスタＡＴｒと呼ばれるｎチャネル型電界効果トランジスタで発生する１／ｆノイズ（フリッカーノイズ）と強い相関を持つ。したがって、この「ランダムノイズ」を低減するためには、増幅トランジスタＡＴｒで発生する１／ｆノイズを低減することが重要である。
【００４６】
一方、本発明者は、イメージセンサに発生するノイズとして、上述した「ランダムノイズ」ではなく、「暗電流」に着目している。「ランダムノイズ」は、画像のちらつきの主要因となるノイズである一方、「暗電流」は、イメージセンサのＳ／Ｎ比の低下を招く主要因となる。すなわち、「暗電流」が大きくなると、暗時における画像の黒レベルが低下することになる。このことは、「暗電流」が大きくなると、イメージセンサの感度が低下することを意味する。したがって、イメージセンサの感度を向上するためには、「暗電流」に起因するノイズを低減することが重要である。
【００４７】
そして、本発明者は、「暗電流」が、図８に示す転送トランジスタＱに起因することを見出した。すなわち、上述した「ランダムノイズ」は、図８に示す増幅トランジスタＡＴｒに起因する一方、本発明者が着目している「暗電流」は、図８に示す転送トランジスタＱに起因するのである。
【００４８】
＜＜「暗電流」の発生メカニズム＞＞
以下では、図８に示す転送トランジスタＱに起因する「暗電流」の発生メカニズムについて説明する。図９は、転送トランジスタＱの一部分を拡大して示す模式図である。図９に示すように、光電変換部の一部を構成するｎ型ウェルＮＷＬは、転送トランジスタＱのソース領域としても機能し、このソース領域と離間して、エクステンション領域ＥＸが形成され、かつ、このエクステンション領域ＥＸに内包されるようにｎ＋型半導体領域ＮＲが形成されている。そして、エクステンション領域ＥＸとｎ＋型半導体領域ＮＲとによって、ドレイン領域が構成されていることになる。
【００４９】
次に、図９において、ソース領域（ｎ型ウェルＮＷＬ）とドレイン領域（エクステンション領域ＥＸ＋ｎ＋型半導体領域ＮＲ）とに挟まれる領域がチャネル領域であり、このチャネル領域上にゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上には、ゲート電極ＧＥが形成されており、このゲート電極ＧＥの両側の側壁には、サイドウォールスペーサＳＷが形成されている。以上のようにして、転送トランジスタＱが構成されていることになる。
【００５０】
ここで、例えば、ゲート絶縁膜ＧＯＸは、酸化シリコン膜から形成される一方、チャネル領域は、シリコンから構成される領域であることから、ゲート絶縁膜ＧＯＸとチャネル領域との界面には、シリコンのダングリングボンド（未結合手）が存在する。このことから、ゲート絶縁膜ＧＯＸとチャネル領域との界面には、ダングリングボンドに起因する界面準位が形成される。特に、図９では、界面準位の存在を模式的に「×」で示している。この界面準位は、ゲート絶縁膜ＧＯＸとチャネル領域との間の界面だけでなく、エクステンション領域ＥＸとゲート絶縁膜ＧＯＸとの間の界面や、エクステンション領域ＥＸとサイドウォールスペーサＳＷとの間の界面や、ｎ＋型半導体領域ＮＲの表面にも存在する。
【００５１】
界面準位のエネルギーは、シリコン（半導体）の価電子帯と伝導帯との間のエネルギーを有する。すなわち、界面準位は、価電子帯と伝導帯との間のバンドギャップ内に存在する。この結果、界面準位がなければ、価電子帯に存在する電子は、バンドギャップ以上のエネルギーを与えられないと伝導帯に遷移することはできない。すなわち、界面準位がなければ、バンドギャップ以上のエネルギーを有する光が照射されないと、価電子帯に存在する電子は、伝導帯に励起することはできない。言い換えれば、バンドギャップ以上のエネルギーを有する光が照射されなければ、価電子帯から伝導帯に電子が遷移する確率は極めて低くなる。このことは、界面準位がなく、かつ、バンドギャップ以上のエネルギーを有する光が照射されない場合には、伝導帯を流れる電子の流れである暗電流が極めて少ないことを意味する。ところが、実際には、例えば、ゲート絶縁膜ＧＯＸとチャネル領域との間の界面には、界面準位が存在する。この場合、例えば、バンドギャップ以上のエネルギーを有する光が照射されなくても、熱励起（格子振動のエネルギー）によって、価電子帯から界面準位まで電子が遷移し、その後、界面準位から伝導帯に電子が遷移する過程が生じる。このことは、バンドギャップ以上のエネルギーを有する光が照射されない暗時においても、界面準位を介して、価電子帯から伝導帯に電子が遷移する確率が大きくなることを意味し、これによって、伝導帯に遷移した電子と価電子帯の正孔との再結合が増加すること意味する。このことは、伝導帯に遷移した電子と価電子帯の正孔との再結合による「暗電流」が増加すること意味する。このように、界面準位が存在することに起因して、「暗電流」が増加するのである。特に、転送トランジスタＱで発生する「暗電流」によって、暗時における画像の黒レベルの低下を招く結果、イメージセンサのＳ／Ｎ比が小さくなる。つまり、転送トランジスタＱで発生する「暗電流」が、イメージセンサの感度の低下を生じさせる主要因となるのである。
【００５２】
そこで、本実施の形態では、上述した「暗電流」の発生メカニズムを考慮して、転送トランジスタＱで発生する「暗電流」を低減する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
【００５３】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、例えば、図９に示す転送トランジスタＱにおいて、「×」で示す界面準位を低減するために、界面準位の発生原因となるシリコンのダングリングボンドをフッ素（Ｆ）と結合させる点にある。これにより、界面準位の発生原因となるシリコンのダングリングボンドが低減される結果、界面準位を低減することができる。したがって、本実施の形態における基本思想によれば、転送トランジスタＱにおいて、界面準位に起因する「暗電流」の発生を低減できることから、イメージセンサの性能向上を図ることができる。つまり、バンドギャップ以上のエネルギーを有する光が照射されなくても、界面準位が存在すれば、バンドギャップよりも小さい熱エネルギー（格子振動のエネルギー）によって、界面準位を介して、価電子帯から伝導帯に電子が励起され、その後、励起された電子と価電子帯の正孔とが再結合することにより、「暗電流」が流れるというメカニズムが働く。このメカニズムを考慮して、本実施の形態における基本思想は、「暗電流」の発生原因となる界面準位の発生自体を抑制することに着目している。そして、本実施の形態における基本思想は、さらに、界面準位がシリコンのダングリングボンドに起因することを考慮して、ダングリングボンドにフッ素を結合させるものである。このような本実施の形態における基本思想によれば、転送トランジスタＱにおいて、界面準位の発生原因となるシリコンのダングリングボンドを低減できる結果、ダングリングボンドに起因して形成される界面準位も低減することができる。これにより、本実施の形態における基本思想によれば、界面準位に起因する「暗電流」の発生を抑制することができる。
【００５４】
＜イメージセンサの製造方法＞
次に、上述した基本思想を具現化するイメージセンサの製造方法について図面を参照しながら説明することにする。
【００５５】
まず、図１０に示すように、ホウ素（Ｂ）などのｐ型不純物（アクセプタ）を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。なお、半導体基板１Ｓは、ｐ型基板だけでなく、リン（Ｐ）などのｎ型不純物（ドナー）を導入したｎ型基板でもよい。
【００５６】
そして、半導体基板１Ｓの主面側（表面側）に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００５７】
続いて、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にボロン（Ｂ）などのｐ型不純物を導入することにより、ｐ型ウェルＰＷＬを形成する。その後、図１２に示すように、例えば、熱酸化法を使用することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ただし、ゲート絶縁膜は、酸化シリコン膜に限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなる導体膜ＰＦを形成する。
【００５８】
その後、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＰＦをパターニングして、転送用トランジスタのゲート電極ＧＥを形成する。
【００５９】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を半導体基板１Ｓ内に導入する。これにより、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成することができる。上述したｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオード（光電変換部）が構成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極ＧＥと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極ＧＥとをオーバラップさせる理由は、ｎ型ウェルＮＷＬは転送用トランジスタのソース領域としても機能するため、転送用トランジスタが動作できるようにするためである。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成することができる。ここで、図１４では、ゲート電極ＧＥとｐ＋型半導体領域ＰＲとが離間するように図示されているが、これに限らず、ゲート電極ＧＥとｐ＋型半導体領域ＰＲとが接触するようにｐ＋型半導体領域ＰＲを形成してもよい。
【００６０】
なお、本実施の形態におけるイメージセンサの製造方法では、ゲート絶縁膜ＧＯＸ→ゲート電極ＧＥ→ｎ型ウェルＮＷＬ→ｐ＋型半導体領域ＰＲの順で形成する例について説明している。ただし、本実施の形態におけるイメージセンサの製造方法は、これに限らず、ｎ型ウェルＮＷＬ→ｐ＋型半導体領域ＰＲ→ゲート絶縁膜ＧＯＸ→ゲート電極ＧＥの順で形成してもよい。
【００６１】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥに整合したエクステンション領域ＥＸを形成する。その後、図１６に示すように、転送用トランジスタのゲート電極ＧＥを覆う半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを施す。これにより、転送用トランジスタのゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷを形成することができる。このとき、光電変換部が形成された領域にも絶縁膜が残存するように、マスクを使用したエッチングが行なわれる。
【００６２】
次に、図１７に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して酸窒化シリコン膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸窒化シリコン膜をパターニングする。これにより、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成することができる。
【００６３】
そして、図１８に示すように、半導体基板１Ｓ上にレジスト膜ＲＦを塗布した後、このレジスト膜ＲＦに対して露光・現像処理を施す。これにより、レジスト膜ＲＦをパターニングすることができる。レジスト膜ＲＦのパターニングは、図１８に示す開口部ＯＰを形成するように行なわれる。具体的に、レジスト膜ＲＦのパターニングは、ゲート長方向におけるゲート電極ＧＥの半分（右半分）を露出し、かつ、サイドウォールスペーサＳＷと素子分離領域ＳＴＩで挟まれる部分のエクステンション領域ＥＸを露出するように行なわれる。その後、図１８に示すように、パターニングしたレジスト膜ＲＦをマスクにしたイオン注入法により、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入する。これにより、サイドウォールスペーサＳＷに整合し、かつ、エクステンション領域ＥＸに内包されるｎ＋型半導体領域ＮＲを形成することができる。
【００６４】
続いて、図１９に示すように、開口部ＯＰを形成したレジスト膜ＲＦをマスクにしたイオン注入法により、開口部ＯＰから露出するゲート電極ＧＥの内部と、開口部ＯＰから露出するサイドウォールスペーサＳＷの内部と、ｎ＋型半導体領域ＮＲの内部とにフッ素を注入する。このときのフッ素の注入条件は、例えば、注入エネルギーが１０ｋｅＶ、ドーズ量が１×１０１５／ｃｍ２である。これにより、本実施の形態によれば、転送トランジスタのゲート電極ＧＥのうちの一部分と、右側のサイドウォールスペーサＳＷの内部と、ｎ＋型半導体領域ＮＲの内部とにフッ素を注入することができる。
【００６５】
このようにして、フッ素を導入した後、半導体基板１Ｓに対して、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。このときの熱処理によって、ゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとに注入されたフッ素も拡散して、ゲート絶縁膜ＧＯＸとの界面や半導体基板１Ｓの表面に到達する。このように本実施の形態によれば、転送トランジスタのソース領域およびドレイン領域に導入されている導電型不純物の活性化を行なう熱処理は、ゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにわたって注入されているフッ素をゲート絶縁膜ＧＯＸとの界面や半導体基板１Ｓの表面に拡散させる熱処理も兼ねることになる。この結果、本実施の形態によれば、上述した熱処理によって、シリコン（チャネル領域）とゲート絶縁膜ＧＯＸとの間に存在するダングリングボンドや、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在するダングリングボンドや、ｎ＋型半導体領域ＮＲの表面に存在するダングリングボンドをフッ素と結合させることができる。つまり、本実施の形態によれば、転送トランジスタに存在するダングリングボンドを減らすことができる。これにより、本実施の形態によれば、転送トランジスタの界面準位を低減することができ、最終的に、イメージセンサの「暗電流」を低減することができる。
【００６６】
以上のようにして、本実施の形態における光電変換部（フォトダイオード）と転送トランジスタを製造することができる。その後、図７に示すように、半導体基板１Ｓを覆うように層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成できる。
【００６７】
なお、本実施の形態におけるイメージセンサの製造方法では、ｎ＋型半導体領域ＮＲを形成する工程およびフッ素を導入する工程の前段階で、反射防止膜ＡＲＦを形成しているが、これに限らず、ｎ＋型半導体領域ＮＲを形成する工程およびフッ素を導入する工程の後に、反射防止膜ＡＲＦを形成してもよい。
【００６８】
続いて、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成できる。
【００６９】
次に、例えば、図７に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。以下、同様にして、層間絶縁膜ＩＬ３に配線Ｌ２を形成し、層間絶縁膜ＩＬ４に配線Ｌ３を形成することができる。さらに、配線Ｌ３の上層に配線を形成してもよいが、ここでの説明は省略する。
【００７０】
なお、本実施の形態では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。
【００７１】
この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【００７２】
さらに、図７に示すように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードと平面視において重なるようにカラーフィルタＣＦを取り付け、最後に、カラーフィルタＣＦ上にマイクロレンズＯＬを取り付ける。以上のようにして、本実施の形態におけるイメージセンサを製造することができる。
【００７３】
本実施の形態におけるイメージセンサの製造方法を以下のように要約することができる。すなわち、本実施の形態におけるイメージセンサの製造方法は、（ａ）転送トランジスタＱのゲート電極ＧＥを形成する工程と（図１３参照）、（ｂ）ゲート電極ＧＥの一部を開口するマスクを使用して、ゲート電極ＧＥの一部にフッ素を導入する工程と（図１９参照）、（ｃ）前記（ｂ）工程の後、半導体基板１Ｓに対して熱処理を実施する工程とを備える。そして、本実施の形態におけるイメージセンサの製造方法は、さらに、（ｄ）前記（ａ）工程の後であって、前記（ｂ）工程の前に、転送トランジスタＱのドレイン領域を形成する工程を有する（図１８参照）。このとき、前記（ｂ）工程では、ゲート電極ＧＥの一部およびドレイン領域を開口するマスクであって、ｎ型ウェルＮＷＬを覆うマスクを使用して、ゲート電極ＧＥの一部およびドレイン領域にフッ素を導入する。特に、（ｂ）工程では、イオン注入法によって、フッ素をゲート電極ＧＥに導入する。そして、イオン注入法におけるフッ素の注入エネルギーは、フッ素がゲート電極ＧＥを貫通するエネルギーよりも小さいことが望ましい。
【００７４】
なお、前記（ｄ）工程では、ドレイン領域形成用マスクを使用して、導電型不純物を半導体基板１Ｓに導入することにより、ドレイン領域を形成する（図１８参照）。特に、本実施の形態におけるイメージセンサの製造方法において、（ｂ）工程で使用するマスクは、ドレイン領域形成用マスクである（図１８および図１９参照）。
【００７５】
さらに、（ｃ）工程で実施される熱処理は、半導体基板１Ｓに導入された導電型不純物を活性化させるための活性化アニールである。
【００７６】
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図１８に示すように、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、図１９に示すように、ゲート電極ＧＥの一部とサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入し、その後、半導体基板１Ｓに対して熱処理を実施する点にある。これにより、本実施の形態によれば、シリコン（チャネル領域）とゲート絶縁膜ＧＯＸとの間に存在するダングリングボンドや、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在するダングリングボンドや、ｎ＋型半導体領域ＮＲの表面に存在するダングリングボンドをフッ素と結合させることができる。すなわち、図１９に示す工程を実施することにより、転送トランジスタのゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入することができる。そして、その後の工程で実施される熱処理によって、ゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとに導入されたフッ素が熱拡散する。これにより、シリコン（チャネル領域）とゲート絶縁膜ＧＯＸとの間に存在するダングリングボンドや、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在するダングリングボンドや、ｎ＋型半導体領域ＮＲの表面に存在するダングリングボンドをフッ素と結合させることができる。つまり、本実施の形態における第１特徴点によれば、転送トランジスタに存在するダングリングボンドを減らすことができる。これにより、本実施の形態における第１特徴点によれば、転送トランジスタの界面準位を低減することができ、最終的に、イメージセンサの「暗電流」を低減することができる。
【００７７】
続いて、本実施の形態における第２特徴点は、例えば、図１９に示すように、パターニングされたレジスト膜ＲＦからなるマスクを使用して、フッ素を導入する点にある。これにより、本実施の形態における第２特徴点によれば、例えば、図１９に示す光電変換部（フォトダイオード）の一部を構成するｎ型ウェルＮＷＬにフッ素が導入されることを抑制できる。すなわち、本実施の形態によれば、光電変換部の一部を構成するｎ型ウェルＮＷＬは、パターニングされたレジスト膜ＲＦからなるマスクで覆われているため、ｎ型ウェルＮＷＬへのフッ素の導入が抑制されるのである。
【００７８】
具体的に、イオン注入法によって、ｎ型ウェルＮＷＬにまでフッ素が導入されると、導入されたフッ素によって、ｎ型ウェルＮＷＬ内に欠陥準位が発生する。そして、欠陥準位が生成されると、光電変換部において、欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流の増加に繋がるおそれがある。さらに、フッ素の導入には、イオン注入法が使用されるが、フッ素を含むイオンビームに含まれている汚染物質（コンタミネーション）による悪影響も懸念される。すなわち、フッ素を含むイオンビームには、例えば、タングステン（Ｗ）に代表される汚染物質が含まれており、タングステン（Ｗ）に代表される金属原子のｎ型ウェルＮＷＬ内への混入によっても、イメージセンサの暗時白点数や暗電流が増加するおそれがあるのである。このように、フッ素自体と汚染物質である金属原子とのｎ型ウェルＮＷＬへの導入に起因して欠陥準位が生成されると、光電変換部において、この欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流の増加に繋がると考えられているのである。
【００７９】
このように、フッ素の導入は、シリコン（チャネル領域）とゲート絶縁膜ＧＯＸとの間に存在するダングリングボンドや、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在するダングリングボンドや、ｎ＋型半導体領域ＮＲの表面に存在するダングリングボンドを低減する観点から有効である。一方、光電変換部の一部を構成するｎ型ウェルＮＷＬへのフッ素の導入は、欠陥準位の生成原因となることから回避すべきである。以上のことから、本実施の形態では、光電変換部の一部を構成するｎ型ウェルＮＷＬを覆うマスクを使用して、フッ素のイオン注入を実施している。これにより、本実施の形態によれば、ｎ型ウェルＮＷＬへのフッ素の導入を抑制しながら、転送トランジスタのゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入することができる。つまり、本実施の形態における第１特徴点を実施する際に、第２特徴点を採用することにより、ｎ型ウェルＮＷＬでの欠陥準位の発生を抑制しながら、シリコン（チャネル領域）とゲート絶縁膜ＧＯＸとの間に存在する界面準位や、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在する界面準位や、ｎ＋型半導体領域ＮＲの表面に存在する界面準位を低減することができる。この結果、本実施の形態におけるイメージセンサによれば、「暗電流」を効果的に低減することができる。
【００８０】
特に、本実施の形態においては、ｎ型ウェルＮＷＬへのフッ素の導入を抑制する工夫を施している。具体的には、図１９に示すように、ゲート電極ＧＥの全部を露出するのではなく、ゲート電極ＧＥの一部分（例えば、半分）を露出する開口部が形成されたマスク（パターニングされたレジスト膜ＲＦ）を使用している。これは、マスクの位置ずれ（形成ずれ）によって、ｎ型ウェルＮＷＬへの意図しないフッ素の導入が発生することを防止するためである。すなわち、ゲート電極ＧＥの全部を開口するマスクを使用する場合には、わずかなマスクの位置ずれが生じただけでも、ｎ型ウェルＮＷＬ内にフッ素が導入されてしまうおそれがある。これに対し、図１９に示すように、ゲート電極ＧＥの一部だけを露出し、かつ、ゲート電極ＧＥの他部を覆うマスクを使用する場合には、たとえ、マスクに位置ずれ（形成ずれ）が生じても、ｎ型ウェルＮＷＬが開口部ＯＰから露出することを防止できるため、ｎ型ウェルＮＷＬへの意図しないフッ素の導入を効果的に抑制できるのである。すなわち、本実施の形態によれば、実際の製造工程で、マスクの位置ずれが生じることがあっても、マスクの位置ずれに対するマージンを充分に確保できるため、ｎ型ウェルＮＷＬへの意図しないフッ素の導入を確実に防止することができる。
【００８１】
さらに、本実施の形態では、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、ゲート電極ＧＥの一部とサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入するという第１特徴点を採用していることによっても、ｎ型ウェルＮＷＬへの意図しないフッ素の導入が抑制される。なぜなら、第１特徴点を採用する場合、例えば、図１９に示すように、平面視において、ｎ型ウェルＮＷＬと重なる領域には、反射防止膜ＡＲＦが既に形成されており、この反射防止膜ＡＲＦ上にレジスト膜ＲＦが形成されるからである。つまり、本実施の形態においては、フッ素を導入する場合、ｎ型ウェルＮＷＬ上には、既に、レジスト膜ＲＦだけでなく、反射防止膜ＡＲＦが形成されていることから、フッ素が貫通しにくくなっているのである。すなわち、本実施の形態においてフッ素がｎ型ウェルＮＷＬまで到達するためには、レジスト膜ＲＦだけでなく、反射防止膜ＡＲＦも貫通しなければならず、フッ素のｎ型ウェルＮＷＬへの導入が低減されるのである。さらには、マスクの大幅な位置ずれが生じたとしても、反射防止膜ＡＲＦの存在によって、ｎ型ウェルＮＷＬが露出することを抑制できる結果、マスクの位置ずれに起因するｎ型ウェルＮＷＬへのフッ素の導入も確実に抑制される。
【００８２】
以上のことから、本実施の形態における第１特徴点と第２特徴点とを採用しながら、上述したマスクの位置ずれに対する工夫も考慮することによって、イメージセンサで不可避的に存在する「暗電流」を効果的に低減することができる。
【００８３】
次に、本実施の形態における第３特徴点は、例えば、図１８および図１９を参照するとわかるように、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成する際のマスクを使用して、フッ素を導入している点にある。これにより、本実施の形態によれば、フッ素を導入するためだけに使用されるマスクを追加することなく、ｎ型ウェルＮＷＬでの欠陥準位の発生を抑制しながら、チャネル領域とゲート絶縁膜ＧＯＸとの間に存在する界面準位や、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在する界面準位や、ｎ＋型半導体領域ＮＲの表面に存在する界面準位を低減することができる。この結果、本実施の形態によれば、製造コストの上昇を抑制しながら、イメージセンサで不可避的に存在する「暗電流」を効果的に低減することができる。
【００８４】
ただし、本実施の形態における技術的思想は、ｎ＋型半導体領域ＮＲを形成する際のマスクを使用して、フッ素を導入する構成に限定されるものではなく、例えば、フッ素を導入するためだけに使用されるマスクを追加する構成を採用してもよい。この場合も、イメージセンサで不可避的に存在する「暗電流」を効果的に低減することができる。
【００８５】
ここで、例えば、図８に示す構成要素が形成された半導体チップには、これ以外の構成要素として、外部との信号のやり取りを実現するための入出力回路（Ｉ／Ｏ回路）を有している。この入出力回路は、電界効果トランジスタから構成されており、転送トランジスタのドレイン領域と入出力回路を構成する電界効果トランジスタのドレイン領域とは、同じイオン注入工程で形成されることがある。この場合において、イオン注入に使用されるマスクは、転送トランジスタのドレイン領域と、入出力回路の構成要素となる電界効果トランジスタのドレイン領域との両方が開口されたマスクが使用される。このことから、ドレイン領域を形成した後、このマスクを使用して、転送トランジスタだけにフッ素を導入することはできない。したがって、転送トランジスタのドレイン領域と入出力回路を構成する電界効果トランジスタのドレイン領域とを同一のイオン注入工程で形成する場合には、転送トランジスタだけにフッ素を導入するためだけの専用のマスクが必要となる。
【００８６】
ただし、特別な場合として、転送トランジスタのドレイン領域と入出力回路を構成する電界効果トランジスタのドレイン領域とを別々のイオン注入工程で形成することがある。具体的には、転送トランジスタのドレイン領域の不純物濃度を、入出力回路を構成する電界効果トランジスタのドレイン領域の不純物濃度より小さくすることがある。なぜなら、例えば、図８に示すように、転送トランジスタＱのドレイン領域（フローティングディフュージョン領域）は、増幅トランジスタＡＴｒのゲート電極と電気的に接続されているからである。すなわち、転送トランジスタＱをオンした際に、光電変換部から転送トランジスタＱのドレイン領域に電荷が流れ、この電荷に基づく電位が増幅トランジスタＡＴｒのゲート電極に印加される。したがって、小さな電荷量でも増幅トランジスタＡＴｒのゲート電極に印加される電位（ゲート電圧）が大きくなることが、イメージセンサの感度を向上する観点から望ましいことになる。なぜなら、例えば、電荷量「１０」で増幅トランジスタＡＴｒのゲート電極にしきい値電圧が印加される場合のほうが、電荷量「１００」で増幅トランジスタＡＴｒのゲート電極にしきい値電圧が印加される場合よりも「１０倍」感度が向上することになるからである。
【００８７】
ここで、電荷量＝静電容量（Ｃ）×電圧（Ｖ）の関係があることから、同じ電荷量でなるべく電圧（ここでは、増幅トランジスタＡＴｒのゲート電極に印加されるゲート電圧）を大きくするためには、静電容量（Ｃ）をできるだけ小さくすることが望ましいことがわかる。そして、静電容量は、主に、転送トランジスタＱのドレイン領域における接合容量であることから、この接合容量を小さくするために、転送トランジスタのドレイン領域の不純物濃度を小さくするのである。つまり、転送トランジスタＱのドレイン領域の不純物濃度が小さくなると、ｐｎ接合における空乏層の幅が大きくなる結果、接合容量が小さくなるのである。以上のことから、イメージセンサの感度向上を図る観点から、転送トランジスタＱのドレイン領域の不純物濃度を、入出力回路を構成する電界効果トランジスタのドレイン領域の不純物濃度より小さくすることがあるのである。この場合、転送トランジスタＱのドレイン領域を形成するために使用されるマスクでは、転送トランジスタのドレイン領域にだけ開口部が設けられているマスクとなる。これにより、転送トランジスタのドレイン領域（ｎ＋型半導体領域ＮＲ）を形成した後、このマスクをそのまま使用することにより、転送トランジスタへのフッ素の導入工程を実施することができる。すなわち、イメージセンサの感度向上を図る観点から、転送トランジスタＱのドレイン領域の不純物濃度を、入出力回路を構成する電界効果トランジスタのドレイン領域の不純物濃度より小さくする場合には、転送トランジスタＱのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成する際のマスクを使用して、転送トランジスタＱだけにフッ素を導入することができることになる。
【００８８】
＜関連技術に対する優位性＞
続いて、本実施の形態における技術的思想によれば、関連技術における技術に比べて優位性を有していることについて説明する。
【００８９】
例えば、図１２に示すように、ポリシリコン膜ＰＦを形成した後、イオン注入法を使用することにより、このポリシリコン膜ＰＦにフッ素を導入するという関連技術を考えるこができる。この場合、図１３に示すように、フッ素を導入したポリシリコン膜ＰＦをパターニングすることにより、フッ素が導入されたゲート電極ＧＥを形成することができる。そして、ゲート電極ＧＥを形成した後、半導体基板１Ｓに対して熱処理を実施することにより、ゲート電極ＧＥに導入されたフッ素を、ゲート電極ＧＥとゲート絶縁膜ＧＯＸとの界面に拡散させることができる。この結果、ゲート電極ＧＥとゲート絶縁膜ＧＯＸとの界面に存在するダングリングボンドにフッ素を結合させることができ、これによって、ダングリングボンドに起因する界面準位の発生を低減することができる。したがって、関連技術においても、界面準位に起因する「暗電流」の増加を抑制できると考えられる。
【００９０】
ただし、本実施の形態における技術的思想は、上述した関連技術における技術に対して優位性を有する、以下に、この点について説明する。まず、関連技術では、図１２に示すポリシリコン膜ＰＦの全面にフッ素を導入することになる。この場合、例えば、光電変換部が形成されている半導体基板１Ｓの内部にもフッ素が導入される。すると、フッ素の注入によって、光電変換部に欠陥準位が発生する。この結果、関連技術においては、転送トランジスタに存在するダングリングボンドをフッ素で結合させることによって、ダングリングボンドに起因する界面準位を低減できる一方で、光電変換部に欠陥準位が生成されることによって、欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流の増加を招くことになる。すなわち、関連技術においては、欠陥準位の発生を抑制しながら、界面準位を低減することが困難となることから、イメージセンサにおける「暗電流」を効果的に低減することが困難となる。
【００９１】
ここで、関連技術においては、ポリシリコン膜ＰＦを貫通しない注入エネルギーでフッ素を導入することが考えられる。この場合、フッ素は、ほとんどポリシリコン膜ＰＦを貫通しないことから、ポリシリコン膜ＰＦで覆われている光電変換部までフッ素が導入されにくくなると考えられる。ところが、フッ素をポリシリコン膜ＰＦに導入した後、フッ素を拡散させるために熱処理が実施される。このとき、ポリシリコン膜ＰＦに導入されたフッ素は、ポリシリコン膜ＰＦで覆われた光電変換部にまで到達しやすくなる。さらに、フッ素のイオン注入においては、汚染物質であるタングステンなどの金属原子も導入されてしまう。これにより、関連技術では、たとえ、ポリシリコン膜ＰＦを貫通しない注入エネルギーでフッ素を導入したとしても、光電変換部に欠陥準位が生成されやすくなる。したがって、関連技術では、光電変換部に欠陥準位が生成されることによって、欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流の増加を招くことを効果的に抑制することは困難なのである。
【００９２】
これに対し、本実施の形態における技術的思想では、光電変換部を覆うマスクを使用して、転送トランジスタに対してフッ素を導入している。この結果、本実施の形態によれば、ｎ型ウェルＮＷＬへのフッ素の導入を抑制しながら、転送トランジスタのゲート電極ＧＥとサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入することができる。つまり、本実施の形態における技術的思想によれば、ｎ型ウェルＮＷＬでの欠陥準位の発生を抑制しながら、転送トランジスタでの界面準位を低減することができるのである。この結果、本実施の形態におけるイメージセンサによれば、「暗電流」を効果的に低減することができることになる。このように、光電変換部を覆うマスクを使用して、転送トランジスタに対してフッ素を導入するという技術的思想は、ダングリングボンドに起因する界面準位の低減と光電変換部における欠陥準位の発生を抑制するということを両立できる点に大きな技術的意義がある。そして、この技術的意義の存在によって、本実施の形態における技術的思想は、関連技術に対して大きな優位性を有している。
【００９３】
次に、関連技術においては、ポリシリコン膜ＰＦを形成した後にフッ素を導入することから、フッ素を導入した後に、多くの熱処理工程が実施される。具体的には、例えば、図１４におけるｎ型ウェルＮＷＬ内に導入されたｎ型不純物の活性化工程やｐ＋型半導体領域ＰＲ内に導入されたｐ型不純物の活性化工程、図１６に示すサイドウォールスペーサＳＷを形成する工程、図１７における反射防止膜ＡＲＦを形成する工程、ｎ＋型半導体領域ＮＲ内に導入されたｎ型不純物の活性化工程などが実施される。したがって、関連技術においては、ポリシリコン膜ＰＦにフッ素を導入した後、多くの熱処理工程が実施される結果、フッ素がポリシリコン膜ＰＦとゲート絶縁膜ＧＯＸとの界面以外にも拡散しやすくなる。このことは、関連技術においては、フッ素がポリシリコン膜ＰＦとゲート絶縁膜ＧＯＸとの界面に存在するダングリングボンドと結合する確率が小さくなることを意味する。すなわち、関連技術においては、フッ素を導入した後、多くの熱処理工程が存在する結果、フッ素の熱拡散が必要以上に生じて、ダングリングボンドと結合するフッ素が少なくなる。この結果、関連技術では、フッ素をダングリングボンドに結合させることによる界面準位の低減効果が小さくなるのである。さらには、関連技術では、フッ素を導入した後に必要以上に熱処理工程が存在することから、フッ素が光電変換部にまで到達する確率が大きくなり、これによって、光電変換部における欠陥準位の生成も増加することが懸念される。すなわち、関連技術では、フッ素を導入した後に必要以上の熱処理工程が存在することに起因して、ダングリングボンドと結合するフッ素の減少と、光電変換部へのフッ素の拡散が顕在化しやすくなるのである。したがって、関連技術では、フッ素を導入しても、界面準位の減少と欠陥準位の発生の抑制とによる「暗電流」の低減を実現することが困難となるのである。
【００９４】
これに対し、本実施の形態における技術的思想では、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、転送トランジスタにフッ素を導入し、その後、半導体基板１Ｓに対して熱処理を実施している。これにより、本実施の形態によれば、関連技術に比べて、フッ素を導入した後に実施される熱処理工程を少なくすることができる、このことは、本実施の形態における技術的思想によれば、関連技術に比べて、ダングリングボンドに結合せずに外部に拡散してしまうフッ素を低減できるとともに、光電変換部へのフッ素の拡散を効果的に抑制することができる。つまり、本実施の形態における技術的思想によれば、界面準位の減少と欠陥準位の発生の抑制とによる「暗電流」の低減を実現することができるのである。以上のことから、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、ゲート電極ＧＥの一部とサイドウォールスペーサＳＷとｎ＋型半導体領域ＮＲとにフッ素を導入するという技術的思想は、ダングリングボンドに起因する界面準位の低減と光電変換部における欠陥準位の発生を抑制するということを両立できる点に大きな技術的意義がある。すなわち、本実施の形態における技術的思想は、この技術的意義の存在によって、関連技術に対して大きな優位性を有していることになる。
【００９５】
さらに、関連技術においては、転送トランジスタのドレイン領域にフッ素が導入されない。したがって、関連技術は、ドレイン領域に存在する界面準位を低減する効果はまったくない。そればかりか、関連技術は、ゲート電極ＧＥをパターニングする際のエッチングダメージに起因する界面準位の生成に対する対策がまったく考慮されておらず、界面準位を低減することにより「暗電流」を低減する効果が少なくなる。
【００９６】
これに対し、本実施の形態における技術的思想は、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、転送トランジスタにフッ素を導入し、その後、半導体基板１Ｓに対して熱処理を実施する。したがって、転送トランジスタのゲート電極だけでなく、ドレイン領域にもフッ素が導入される。この結果、本実施の形態における技術的思想によれば、チャネル領域とゲート絶縁膜ＧＯＸとの間に存在する界面準位や、サイドウォールスペーサＳＷとエクステンション領域ＥＸとの間に存在する界面準位や、ｎ＋型半導体領域ＮＲの表面に存在する界面準位を低減することができる。このことから、本実施の形態における技術的思想は、転送トランジスタの広範囲の領域にわたって界面準位の低減を実現できるため、転送トランジスタに存在する界面準位を低減することによる「暗電流」の低減を実効あらしめることができる点で大きな技術的意義を有する。すなわち、本実施の形態における技術的思想は、この技術的意義の存在によって、関連技術に対して大きな優位性を有していることになる。
【００９７】
ここで、ゲート電極ＧＥをパターニングする際のエッチングダメージは、ドレイン領域側の半導体基板１Ｓの表面だけでなく、光電変換部側の半導体基板１Ｓの表面にも加わる。ただし、光電変換部側の半導体基板１Ｓの表面に加わるエッチングダメージは、その後に実施されるｐ＋型半導体領域ＰＲを形成する工程でのイオン注入で対策することができる。また、サイドウォールスペーサＳＷを形成する工程では、光電変換部側の半導体基板１Ｓの表面をエッチングしないため、光電変換部側の半導体基板１Ｓの表面にエッチングダメージは存在しない。このことから、ドレイン領域側の半導体基板１Ｓの表面に加わるエッチングダメージに起因する界面準位の生成に対する対策が重要である。
【００９８】
この点に関し、本実施の形態における技術的思想では、転送トランジスタのゲート電極だけでなく、ドレイン領域にもフッ素が導入される。この結果、本実施の形態における技術的思想によれば、ドレイン領域側の半導体基板１Ｓの表面に加わるエッチングダメージに起因する界面準位の生成に対する対策が充分に取られている。したがって、本実施の形態における技術的思想は、ドレイン領域側の半導体基板１Ｓの表面に加わるエッチングダメージに起因する界面準位の生成に対する対策がまったく取られていない関連技術に対して大きな優位性を有していることになる。
【００９９】
＜実施の形態におけるフッ素導入技術の有用性＞
続いて、本実施の形態におけるフッ素導入技術の有用性について説明する。例えば、図９において、転送トランジスタＱは、光電変換部の一部を構成するｎ型ウェルＮＷＬをソース領域として使用している。そして、図９に示すように、ｎ型ウェルＮＷＬと転送トランジスタＱのゲート電極ＧＥとは、断面視において重なる領域を有している。ここで、本発明者は、転送トランジスタＱに形成される界面準位のうち、特に、ゲート絶縁膜ＧＯＸとチャネル領域との界面に存在する界面準位が「暗電流」の大きな増加要因となることを見出している。詳細に言えば、図９において、「暗電流」の増減は、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域に存在する界面準位に最も大きく左右されるというものである。この知見に基づくと、図９において、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」が大きくなればなるほど、「暗電流」が増加することになる。したがって、「暗電流」を低減する観点からは、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」を小さくすることが望ましい。一方、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」が小さくなると、転送トランジスタＱをオンした際の電荷の転送効率が悪くなる。すなわち、転送トランジスタＱにおける電荷の転送効率を向上させる観点からは、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」を大きくすることが望ましいのである。したがって、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」の調整に関して、「暗電流」の低減と、電荷の転送効率の向上とは、互いにトレードオフの関係にある。このことから、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」を調整することにより、「暗電流」を低減する技術では、電荷の転送効率の低下という副作用を招くことになるのである。
【０１００】
この点に関し、本実施の形態における技術的思想では、転送トランジスタＱにフッ素を導入して、ダングリングボンドにフッ素を結合させることによって、界面準位に起因する「暗電流」の増加を抑制している。そして、この技術的思想は、転送トランジスタＱにおける電荷の転送効率の低下を招くことはない。つまり、本実施の形態における技術的思想によれば、「暗電流」を低減することを考慮することなく、転送トランジスタＱにおける電荷の転送効率を向上させる観点から、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域の幅を示す「Ｌ」を決定することができる。したがって、本実施の形態における技術的思想によれば、転送トランジスタＱにおける電荷の転送効率を低下させることなく、「暗電流」を低減できる点で、優れた有用性を有していることがわかる。つまり、本実施の形態における技術的思想は、「暗電流」の低減と、イメージセンサの感度の向上に寄与する転送トランジスタＱでの電荷の転送効率の向上を両立できる点で、優れた有用性を有していることがわかる。
【０１０１】
＜変形例１＞
実施の形態では、転送トランジスタのドレイン領域の一部を構成するｎ＋型半導体領域ＮＲを形成した後に、転送トランジスタにフッ素を導入する例について説明した。だだし、本実施の形態における技術的思想は、これに限らず、例えば、転送トランジスタのドレイン領域の一部を構成するエクステンション領域ＥＸを形成した後に、フッ素を導入するようにしてもよい。この場合においても、ダングリングボンドに起因する界面準位を低減することができる結果、イメージセンサの「暗電流」を低減できる。
【０１０２】
＜変形例２＞
実施の形態では、転送トランジスタのゲート電極とドレイン領域の両方にフッ素を導入する例について説明した。ただし、上述したように、「暗電流」の増減は、ｎ型ウェルＮＷＬとゲート電極ＧＥとの重なる領域に存在する界面準位に最も大きく左右されるという知見に基づくと、少なくとも、ゲート電極にフッ素を導入すれば、イメージセンサの「暗電流」を低減できる効果を得ることができる。
【０１０３】
＜最終製品であるイメージセンサへの顕現性＞
本実施の形態では、転送トランジスタのゲート電極とドレイン領域の両方にフッ素を導入した後、半導体基板に対して熱処理を実施している。これにより、本実施の形態によれば、転送トランジスタでの界面準位を低減することができる結果、最終製品であるイメージセンサにおいて、界面準位に起因する「暗電流」を低減できるという顕著な効果を得ることができる。したがって、本実施の形態における最終製品であるイメージセンサでは、転送トランジスタのゲート電極とドレイン領域にフッ素が導入されている。このとき、転送トランジスタにおいて、チャネル領域とゲート絶縁膜との界面にフッ素が存在する。一方、本実施の形態におけるイメージセンサの光電変換部には、フッ素が導入されていない。
【０１０４】
以上のようにして、本実施の形態における技術的思想を具現化した痕跡は、最終製品であるイメージセンサにおいて、転送トランジスタのゲート電極とドレイン領域にフッ素が導入されているという構成として顕在化する。そして、本実施の形態における技術的思想を具現化した最終製品であるイメージセンサでは、従来のイメージセンサに比べて、「暗電流」を低減することができる結果、イメージセンサの感度向上に代表される性能向上を図ることができる。
【０１０５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０６】
１Ｓ  半導体基板
ＡＴｒ  増幅トランジスタ
ＥＸ  エクステンション領域
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＮＲ  ｎ＋型半導体領域
ＮＷＬ  ｎ型ウェル
ＰＲ  ｐ＋型半導体領域
ＰＷＬ  ｐ型ウェル
Ｑ  転送トランジスタ
【図１】
2018207049.tif 000003
【図２】
2018207049.tif 000004
【図３】
2018207049.tif 000005
【図４】
2018207049.tif 000006
【図５】
2018207049.tif 000007
【図６】
2018207049.tif 000008
【図７】
2018207049.tif 000009
【図８】
2018207049.tif 000010
【図９】
2018207049.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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