(57)【要約】【課題】画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供する。【解決手段】本画像処理装置は、電力を供給する通常モードと、当該通常モードよりも消費電力の低いＲＳモードとをアドレスごとに制御可能な複数のメモリモジュールを備え、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測し、複数のメモリモジュールの全域をＲＳモードで制御し、その後、順次予測されたエリアを通常モードへ順次制御し、当該エリアへのアクセスが終了すると通常モードへ制御する。【選択図】  図３
2018050198.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置であって、
電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとをアドレスごとに制御可能な複数のメモリモジュールと、
実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測手段と、
前記複数のメモリモジュールの全域を前記第２モードで制御し、その後、前記予測手段によって順次予測されたエリアを前記第１モードへ順次制御し、当該エリアへのアクセスが終了すると前記第２モードへ制御する省電力制御手段と
を備えることを特徴とする画像処理装置。
【請求項２】
各メモリモジュールは、処理対象の画像データにおける主走査方向のラインごとにデータを保持するラインバッファであり、所定のアドレスごとに複数の前記エリアに分割されることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタをさらに備え、
前記省電力制御手段は、
前記予測手段による予測と、前記主走査カウンタによるカウントとに従って、各メモリモジュールのエリアごとに省電力制御を行うことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記省電力制御手段は、
所定のエリアについて、前記予測手段によってアクセスが予測された前記主走査カウンタによる特定のカウントよりも所定数前のカウントにおいて、前記所定のエリアを前記第２モードから前記第１モードへ制御することを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記所定数前のカウントは、前記メモリモジュールのエリアが前記第２モードから前記第１モードへ遷移するのに要する期間に基づくことを特徴とする請求項４に記載の画像処理装置。
【請求項６】
前記画像処理は、フィルタ処理であり、
前記予測手段は、各メモリモジュールついて、主走査方向へのアクセスするエリアの遷移を予測することを特徴とする請求項２乃至５の何れか１項に記載の画像処理装置。
【請求項７】
各メモリモジュールは、処理対象の画像データにおける主走査方向のラインごとにデータを保持するラインバッファであり、前記複数のメモリモジュールに跨った２次元の前記エリアであって、所定のアドレスごとに複数の前記エリアに分割されることを特徴とする請求項１に記載の画像処理装置。
【請求項８】
画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタと
画像データの副走査方向について該画像データを処理するタイミングを調整するための副走査カウンタとをさらに備え、
前記省電力制御手段は、
前記予測手段による予測と、前記主走査カウンタによるカウントと、前記副走査カウンタによるカウントとに従って、前記複数のメモリモジュールに跨ったエリアごとに省電力制御を行うことを特徴とする請求項７に記載の画像処理装置。
【請求項９】
前記画像処理は、ハーフトーン処理であり、
前記予測手段は、各メモリモジュールついて、主走査方向及び副走査方向へのアクセスするエリアの遷移を予測することを特徴とする請求項７又は８に記載の画像処理装置。
【請求項１０】
前記エリアは、前記ハーフトーン処理に用いられるディザしきい値マトリクスに対応することを特徴とする請求項９に記載の画像処理装置。
【請求項１１】
前記メモリモジュールは、ＳＲＡＭであることを特徴とする請求項１乃至１０の何れか１項に記載の画像処理装置。
【請求項１２】
電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとをアドレスごとに制御可能な複数のメモリモジュールを備える画像処理装置の制御方法であって、
予測手段が、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測工程と、
省電力制御手段が、前記複数のメモリモジュールの全域を前記第２モードで制御し、その後、前記予測工程で順次予測されたエリアを前記第１モードへ順次制御し、当該エリアへのアクセスが終了すると前記第２モードへ制御する省電力制御工程と
を実行することを特徴とする画像処理装置の制御方法。
【請求項１３】
電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとをアドレスごとに制御可能な複数のメモリモジュールを備える画像処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、
予測手段が、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測工程と、
省電力制御手段が、前記複数のメモリモジュールの全域を前記第２モードで制御し、その後、前記予測工程で順次予測されたエリアを前記第１モードへ順次制御し、当該エリアへのアクセスが終了すると前記第２モードへ制御する省電力制御工程と
を実行することを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力モードを備えるＳＲＡＭを利用する画像処理装置、その制御方法、及びプログラムに関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化が進んでおり、これにより、複数チップに分割されていた論理回路とＳＲＡＭを１チップに統合することが可能となった。しかし、微細化が進むにつれてデバイスのリーク電流は増加する傾向にある。リーク電流による電力消費を削減するための技術として、チップ内電源分離による電源遮断があるが、ＳＲＡＭなどの半導体メモリは、電源遮断によって保持データが消えてしまうため、電源遮断時に保持データを一旦退避する必要がある。この場合、電源遮断からの復帰時に一旦退避しておいたメモリ領域からデータをコピーする処理が必要となり、復帰に時間を要してしまう。
【０００３】
上記課題を解決すべく、特許文献１には、ＳＲＡＭのデータを保持した状態で省電力リーク電流を低減する技術が提案されている。この技術では、メモリアレイ部に対して記憶データを保持することが可能な最小限の電圧を印加し、周辺回路などの記憶データの保持に必要ではない回路の電源は遮断することで、省電力でのデータ保持を可能としている。このように、メモリモジュール内の記憶データを最小限の電流で保持する状態を、以下ではレジュームスタンバイモード（ＲＳモード）と称し、ＲＳモード以外の状態を通常モードと称する。また、メモリアレイ部に対して記憶データを保持しなくてもよい場合は、さらにメモリアレイ部の電源も遮断することで、さらなる省電力状態とすることができる。このようなメモリモジュールの電源を遮断した状態を電源遮断モードと称する。
【０００４】
ところで、デジタル複合機に搭載されるチップには、スキャンやプリント等の各種画像処理回路が設けられている。これらの画像処理回路では、各種画像処理係数用のテーブルや中間画像保持用のラインバッファとして一般的にＳＲＡＭが使用されている。特許文献２には、発光素子や印刷素子の使用位置が固定されず、経年劣化を防ぐため、画像形成処理におけるディザ処理を制御することが記載されています。また、近年の半導体技術の進歩に従い、複数チップを統合することが可能になっており、チップ内でのＳＲＡＭの容量が増大している。これに伴い、動作中のチップ全体の消費電力中において、ＳＲＡＭ消費電力の占める割合は増加傾向にある。したがって、ＲＳモードを有するＳＲＡＭ（以下、レジュームＳＲＡＭと称する。）などのＳＲＡＭ省電力技術を用いてＳＲＡＭ消費電力を可能な限り低減させることが求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−０９４２２８号公報
【特許文献２】特開２０１４−２０１０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術には以下に記載する課題がある。例えば、上記従来技術においては、ＳＲＡＭ領域全体に対しての省電力制御について考慮されているだけである。しかし、スキャンやプリント等の各種画像処理では、ある画素（注目画素と称する。）に対して行われ、注目画素を中心とする所定範囲の画像データ（例えば、注目画素を中心とする上下左右２画素ずつの５×５画素）を用いて実施されることが多い。この場合、注目画素に対して、画像処理に必要な範囲の画像データ（５×５ウィンドウ内の画素データ）だけをＳＲＡＭから読み出して画像処理が実行される。つまり、画像処理における画素レベルに対応して省電力制御を行うことができればＳＲＡＭ消費電力を大幅に低減することができる。
【０００７】
言い換えれば、画像処理の実行中における任意のタイミングにおいては、対象の画像データ以外の画像データや他のデータを保持するＳＲＡＭ領域への通常モードでの電力供給は必要のないものである。したがって、対象の画素データが保持されているＳＲＡＭ領域について、それらの領域にアクセスするときだけ通常モードで活性化させ、他のＳＲＡＭ領域についてはＲＳモードでデータを保持するように制御することが望ましい。
【０００８】
本発明は、上述の問題に鑑みて成されたものであり、画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、画像処理装置であって、電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとをアドレスごとに制御可能な複数のメモリモジュールと、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測手段と、前記複数のメモリモジュールの全域を前記第２モードで制御し、その後、前記予測手段によって順次予測されたエリアを前記第１モードへ順次制御し、当該エリアへのアクセスが終了すると前記第２モードへ制御する省電力制御手段とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限することにより、消費電力を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係るシステム構成図。
【図２】一実施形態に係る画像処理部の詳細構成図。
【図３】一実施形態に係るフィルタ処理部１３２の詳細構成図。
【図４】一実施形態に係るラインバッファにデータが貯まった後の１サイクル目のデータ転送制御の詳細図。
【図５】一実施形態に係るラインバッファにデータが貯まった後の２サイクル目のデータ転送制御の詳細図。
【図６】一実施形態に係る画像処理ウィンドウに読み込まれたデータとラインバッファのアドレスの相関を示す図。
【図７】一実施形態に係るラインバッファにデータを貯める際のＳＲＡＭの省電力制御の動作を説明するタイミングチャート。
【図８】一実施形態に係るラインバッファにデータが貯まった後に、画像処理ウィンドウを用いて画像処理を実行する際のＳＲＡＭの省電力制御を説明するタイミングチャート。
【図９】一実施形態に係るハーフトーン処理部１３３の詳細構成図。
【図１０】ハーフトーン処理の簡単な説明図。
【図１１】一実施形態に係るディザしきい値マトリクスで主走査方向にアクセスする例を示す図。
【図１２】一実施形態に係るカラーのハーフトーン処理においてディザしきい値マトリクスでアクセスする例を示す図。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して本発明の実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１３】
＜第１の実施形態＞
＜画像処理装置の構成＞
以下では、本発明の第１の実施形態について説明する。まず、図１を参照して、本実施形態に係る画像処理装置１００として、プリント機能を有するレーザプリンタを例に説明する。画像処理装置１００は、画像処理プロセッサ１とＤＲＡＭ２とを備える。また、画像処理プロセッサ１は、レーザプリンタのプリント機能を処理するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。また、画像処理プロセッサ１は、その内部にＣＰＵ１０、ＤＲＡＭ  Ｉ／Ｆ１１、ＤＭＡＣ１２、画像処理部１３、ＤＭＡＣ１４、これらを接続する内部バス１５を備える。
【００１４】
ＣＰＵ１０は、ＤＲＡＭ２に展開されたＯＳや制御プログラムに従ってプリント機能に関わる処理を統括的に制御する。ＤＲＡＭ  Ｉ／Ｆ１１は、画像処理プロセッサ１の外部にあるＤＲＡＭ２と内部バス１５を接続するメモリインタフェースである。ＤＭＡＣ１２は、色空間変換処理部１３１〜１３３で構成された画像処理部１３に入力画像データを供給するためのＤＭＡ転送コントローラ（以下、ＤＭＡＣと略記する。）である。ＤＭＡＣ１４は画像処理部１３の出力画像データをＤＲＡＭ２に書き戻すためのＤＭＡＣである。内部バス１５は、ＣＰＵ１０，ＤＲＡＭ  Ｉ／Ｆ１１，ＤＭＡＣ１２，１４，及び画像処理部１３を接続するバスである。
【００１５】
画像処理部１３では、少なくとも以下の各画像処理が実行される。色空間変換処理部１３１は、画像処理部１３を構成する画像処理のひとつである。フィルタ処理部１３２は、同様に画像処理部１３を構成する画像処理のひとつである。ハーフトーン処理部１３３は、同様に画像処理部１３を構成する画像処理のひとつである。画像処理部１３では、例えば１ページ分の画像データに対してプリント画像処理を順次行う。ここでは、主走査方向に１ライン分（ｎ画素）の画像処理を施し、これを副走査方向にｍライン分繰り返すことで、１ページ分の画像処理を行うものとする。したがって、画像処理部１３内では、１ライン分の画像データを部内に順次渡してゆくことになる。
【００１６】
＜画像処理部の詳細構成＞
次に、図２を参照して、本実施形態に係る画像処理部１３の詳細な構成について説明する。色空間変換処理部１３１は色空間変換処理部１３１０及びＳＲＡＭ（メモリモジュール）１３１１を備え、これらはＳＲＡＭ  Ｉ／Ｆ１３１２を介してデータを送受信することができる。色空間変換処理部１３１では、入力された各色８ビットのＲＧＢ画像データに対して、公知技術である色変換処理を色空間変換処理部１３１０で実行し、各色８ビットのＣＭＹＫ画像データへ変換する。また、色空間変換処理部１３１０は、ＳＲＡＭ１３１１に格納された、色空間変換のための係数を定義したルックアップテーブルを、ＳＲＡＭ  Ｉ／Ｆ１３１２を介して色空間変換処理時に参照する。ここで、色空間変換処理部１３１による画像処理において、ＳＲＡＭのアクセスは画素値によりランダムとなり、予測が困難であるため、本提案の省電力制御は行わないものとする。
【００１７】
次に、フィルタ処理部１３２は画像処理部１３２０及びＳＲＡＭ１３２１を備え、これらはＳＲＡＭ  Ｉ／Ｆ１３２２を介してデータを送受信することができる。フィルタ処理部１３２では、色空間変換処理部１３１から入力された各色８ビットＣＭＹＫデータに対して、公知技術であるエッジ強調などを目的としたフィルタ処理を実行し、処理結果を出力する。このとき、フィルタ処理を行うために画像データを主走査方向に複数画素（例えば、５）、副走査方向にも複数ライン分（例えば、５）、例えば５×５画素を参照する必要がある。そのため、画像処理部１３２０は、ラインバッファとしてＳＲＡＭ１３２１を利用し、ＳＲＡＭ  Ｉ／Ｆ１３２２を介してフィルタ処理時に順次参照する。ここで、フィルタ処理部１３２では、ラインバッファを主走査方向に１次元方向でアクセス予測することが可能であるため、本実施形態に係る省電力制御を適用することができる。
【００１８】
フィルタ処理部１３２の画像処理部１３２０には、制御信号１３２３を出力するアクセス予測部１３２４が含まれる。ＳＲＡＭ１３２１には、アドレス領域をａ個に分割したＳＲＡＭエリア＃１（１３２１＿００）〜＃ａ（１３２１＿０ａ）が含まれ、これらのＳＲＡＭエリアごとの電力状態を制御する動作モード制御部１３２１＿２を備える。動作モード制御部は、ＳＲＡＭ＿ＲＳ制御部とも称する。ＳＲＡＭ＿ＲＳ制御部１３２１＿２は、ＲＳ信号１３２１＿１０〜１３２１＿１ａを用いてＳＲＡＭエリア１３２１＿０１〜１３２１＿０ａの電力状態を制御する。つまり、本実施形態に係るＳＲＡＭは、ＳＲＡＭエリアごとに電力モードを通常モード（第１モード）と、省電力モードであるレジュームスタンバイモード（第２モード）とへ制御されうる構成である。
【００１９】
次に、ハーフトーン処理部１３３は画像処理部１３３０及びＳＲＡＭ１３３１を備え、これらはＳＲＡＭ  Ｉ／Ｆ１３３２を介してデータを送受信することができる。ハーフトーン処理部１３３では、入力される多値画像信号に対して、公知技術であるディザ法によるハーフトーン処理を行って、面積による濃度表現可能な画像信号に変換する処理を行う。このハーフトーン処理のためのディザしきい値マトリクス係数はＳＲＡＭ１３３１に格納しており、ハーフトーン処理時にＳＲＡＭ  Ｉ／Ｆ１３３２を介して参照される。ハーフトーン処理された画像データはＤＭＡＣ１４を介してＤＲＡＭ２に書き戻される。
【００２０】
ここで、ハーフトーン処理部１３３では、画像の主走査位置・副走査位置によって、ディザしきい値マトリクスを２次元方向でアクセス予測することが可能であるため、本提案の後述する第２の実施形態に係る省電力制御を適用することができる。ハーフトーン処理部１３３の画像処理部１３３０には、制御信号１３３３を出力するアクセス予測部１３３４が含まれる。ＳＲＡＭ１３３１には、アドレス領域をｂ個に分割したＳＲＡＭエリア＃１（１３３１＿０１）〜＃ｂ（１３３１＿０ｂ）を含み、これらのＳＲＡＭエリアごとの電力状態を制御するＳＲＡＭ＿ＲＳ制御部１３３１＿２を備える。
【００２１】
以下、本実施形態では、フィルタ処理部１３２内部のＳＲＡＭの省電力処理を説明し、第２の実施形態では、ハーフトーン処理部１３３内部のＳＲＡＭの省電力処理を説明する。
【００２２】
＜ラインバッファ制御ＳＲＡＭ部  詳細＞
次に、図３を参照して、本実施形態に係るフィルタ処理部１３２のラインバッファ制御とｎ×ｎウィンドウ制御に関する部分を抜粋した構成例について説明する。
【００２３】
フィルタ処理部１３２は、画像処理部１３２０と、４つのＳＲＡＭ１３２１＿１〜１３２１＿４を備える。画像処理部１３２０と４つのＳＲＡＭは、それぞれＳＲＡＭ  Ｉ／Ｆ１３２２＿１〜１３２２＿４及び制御信号１３２３＿１〜１３２３＿４で接続されている。ここで、ＳＲＡＭ１３２１＿１〜１３２１＿４は、それぞれビット幅が８ビット×４色（ＣＭＹＫ）、ワード数は主走査方向の１ライン分（ここでは１ライン分＝６４００画素とする）を備えるラインバッファであるとする。また、ＳＲＡＭ１３２１＿１〜１３２１＿４は、アドレスを主走査方向にａ分割（ａ＝５０）したＳＲＡＭエリア（ＳＲＡＭエリア＃１〜ＳＲＡＭエリア＃ａ）を内部に有するものとする。即ち、６４００ワードを５０分割した１２８ワード単位で、アドレス０〜１２７までをＳＲＡＭエリア＃１とし、アドレス１２８〜２５５までをＳＲＡＭエリア＃２、以下アドレスを１２８ワード単位でＳＲＡＭエリア＃ａとする。
【００２４】
図３では、ＳＲＡＭ１３２１＿１〜１３２１＿４は同じ構成であるため、ＳＲＡＭ１３２１＿１についてのみ詳細に図示している。ＳＲＡＭ１３２１＿１内部は、ＳＲＡＭエリア＃１（１３２１＿１０１）〜＃ａ（１３２１＿１０ａ）にａ（ａ＝５０）分割されている。ＳＲＡＭ＿ＲＳ制御部１３２１＿１２は、ＳＲＡＭ１３２１＿１内部のＳＲＡＭエリアの省電力制御を、ＲＳ信号１３２１＿１１０〜１３２１＿１１ａによって、それぞれのＳＲＡＭエリア単位で省電力制御を行う。また、各ＳＲＡＭエリア＃１〜＃ａに対して、ＣＧ部１３２１＿１３により、クロックゲートによる省電力制御もエリア単位で同時に行う。ＣＧ部１３２１＿１３は、各ＳＲＡＭエリア＃１〜＃ａに対して、それぞれＣＬＫ１３２１＿１３１〜ＣＬＫ１３２１＿１３ａを供給する。
【００２５】
ＳＲＡＭエリア＃１〜＃ａは、１つのＳＲＡＭ  Ｉ／Ｆ１３２２＿１を介して、ＳＲＡＭ制御部１３２０＿１からアクセスされる。ＳＲＡＭ  Ｉ／Ｆ１３２２＿１は、一般的なＳＲＡＭアクセス用のインタフェース信号線である。しかし、ここでは本発明のＳＲＡＭ省電力制御に関わる信号であるチップセレクト（ＣＳ信号１３２２＿１１）、アドレス（ＡＤＤＲ信号１３２２＿１２）、クロック（ＣＬＫ１３２２＿１３）のみを図示している。また、ＳＲＡＭ＿ＲＳ制御部１３２１＿１２は、内部に主走査カウンタ１３２１＿１４を有するが、これは画像データ転送制御部１３２０＿０からＳＲＡＭ制御部１３２０＿１や制御信号１３２３＿１を介して制御される。主走査カウンタ１３２１＿１４は、画像データの主走査方向について当該画像データを処理するタイミングを調整するものである。より具体的には、ＳＲＡＭの各アドレスにアクセスするタイミングを調整するものである。
【００２６】
画像処理部１３２０は、５×５画素を参照してフィルタ処理を行うために、主走査方向に５画素、副走査方向に５画素を同時に参照する必要があり、内部にこれらの画素データを一時的に保持する画像処理用ウィンドウ１３２０＿２を有する。画像処理用ウィンドウ１３２０＿２は、それぞれ（０，０）〜（４，４）のように（行，列）座標で５行×５列の画像データを保持する。ここでは、主走査方向が列、副走査方向が行とする。
【００２７】
画像処理部１３２０は、ＤＭＡＣ１２からの入力画像データやＳＲＡＭ制御部１３２０＿１への画像データ転送、画像処理用ウィンドウ１３２０＿２への画像データ転送などの画像データ転送を統括する画像データ転送制御部１３２０＿０を有する。さらに、画像処理部１３２０は、画像処理用ウィンドウ１３２０＿２を参照するフィルタ処理部１３２０＿３を有する。フィルタ処理部１３２０＿３は、次段のハーフトーン処理部１３３への出力データ制御も行うものとする。
【００２８】
画像処理部１３２０の画像処理に必要な入力画像データは、画像処理部の前段の色空間変換処理部１３１からＦＩＦＯのようなインタフェースで、１サイクル毎に１画素分（８ビット×ＣＭＹＫ４色分）が送られてくるものとする。画像データ転送制御部１３２０＿０は、この入力画像データを前段の画像処理部のＦＩＦＯに要求して、ＳＲＡＭ１３２１＿３に転送したり、画像処理用ウィンドウ１３２０＿２の（４，４）に転送したりといったデータ転送制御を行う。
【００２９】
ここから、図３乃至図５を参照して、ｎ×ｎ画素ウィンドウとラインバッファを用いたフィルタ処理部の画像データ転送制御について説明する。はじめに、ラインバッファは空の状態であるので、画像データ転送制御部１３２０＿０は、入力画像データを前段のＦＩＦＯから読み出し、ラインバッファに格納してゆく（ｓｔｅｐ＿Ａ１〜ｓｔｅｐＡ２５６００）。
【００３０】
具体的には、ｓｔｅｐ＿Ａ１で、画像データ転送制御部１３２０＿０は、１ページの最初の入力画像データに対して、ＳＲＡＭ１３２１＿１内のアドレス０に格納するようにＳＲＡＭ制御部１３２０＿１を制御する。続いて、ｓｔｅｐ＿Ａ２で、画像データ転送制御部１３２０＿０は、送られてくる入力画像データに対しては、ＳＲＡＭ１３２１＿１内のアドレス１に格納するよう制御する。その後、ｓｔｅｐ＿Ａ３〜ｓｔｅｐ＿Ａ６３９９で、画像データ転送制御部１３２０＿０は、こうして順次送られてくる入力画像データを、順次格納する。これにより、１ライン目の１ライン分（＝６４００画素）の画像データは、１ライン目のラインバッファであるＳＲＡＭ１３２１＿１に格納される。
【００３１】
次に、ｓｔｅｐ＿Ａ６４００〜ｓｔｅｐ＿Ａ１２７９９で、画像データ転送制御部１３２０＿０は、２ライン目の画像データを、ＳＲＡＭ１３２１＿２に格納する。同様に、ｓｔｅｐ＿Ａ１２８００〜ｓｔｅｐ＿Ａ１９１９９で、画像データ転送制御部１３２０＿０は、３ライン目の画像データをＳＲＡＭ１３２１＿３に格納する。同様に、ｓｔｅｐ＿Ａ１９２００〜ｓｔｅｐ＿Ａ２５５９９で、画像データ転送制御部１３２０＿０は、４ライン目の画像データをＳＲＡＭ１３２１＿４に格納する。その後、ｓｔｅｐ＿Ａ２５６００で、画像データ転送制御部１３２０＿０は、一旦４ライン分のラインバッファに画像データを格納したため、画像データ転送制御方法を切り替える。
【００３２】
説明を簡単にするため、次のサイクルからをｓｔｅｐ＿Ｂ１として説明する。図４を用いて、ｓｔｅｐ＿Ｂ１以降の画像データ転送制御を説明する。画像データ転送制御部１３２０＿０は、ｓｔｅｐ＿Ｂ１では、以下の制御を同時に行う。
【００３３】
具体的には、ｓｔｅｐ＿Ｂ１で、ＤＭＡＣ１２から５ライン目の１画素目の画像データＡが入力される。画像データ転送制御部１３２０＿０は、当該データを、画像処理用ウィンドウ１３２０＿２の（４，４）と、４ライン目のラインバッファであるＳＲＡＭ１３２１＿４のアドレス０に格納するように、ＳＲＡＭ制御部１３２０＿１を制御する。また、画像データ転送制御部１３２０＿０は、ＳＲＡＭ１３２１＿４のアドレス０に格納されているデータＢを読み出す。さらに、画像データ転送制御部１３２０＿０は、当該データＢを、画像処理用ウィンドウ１３２０＿２の（３，４）と、３ライン目のラインバッファであるＳＲＡＭ１３２１＿３のアドレス０に格納するように、ＳＲＡＭ制御部１３２０＿１を制御する。また、画像データ転送制御部１３２０＿０は、ＳＲＡＭ１３２１＿３のアドレス０に格納されているデータＣを読み出す。さらに、画像データ転送制御部１３２０＿０は、当該データＣを、画像処理用ウィンドウ１３２０＿２の（２，４）と、２ライン目のラインバッファであるＳＲＡＭ１３２１＿２のアドレス０に格納するように、ＳＲＡＭ制御部１３２０＿１を制御する。また、画像データ転送制御部１３２０＿０は、ＳＲＡＭ１３２１＿２のアドレス０に格納されているデータＤを読み出す。さらに、画像データ転送制御部１３２０＿０は、当該データＤを、画像処理用ウィンドウ１３２０＿２の（１，４）と、１ライン目のラインバッファであるＳＲＡＭ１３２１＿１のアドレス０に格納するように、ＳＲＡＭ制御部１３２０＿１を制御する。また、画像データ転送制御部１３２０＿０は、ＳＲＡＭ１３２１＿１のアドレス０に格納されているデータＥを読み出す。さらに、画像データ転送制御部１３２０＿０は、当該データＥを、画像処理用ウィンドウ１３２０＿２の（０，４）に格納するように、ＳＲＡＭ制御部１３２０＿１を制御する。このようにすることで、全てのラインバッファのアドレス０から読み出されたデータが画像処理用ウィンドウの左端と、次のラインのラインバッファのアドレス０に転送されることになる。
【００３４】
続いて、図５を参照して、ｓｔｅｐ＿Ｂ２以降の画像データ転送制御を説明する。ｓｔｅｐ＿Ｂ２で、画像データ転送制御部１３２０＿０は、ＳＲＡＭ１３２１＿１〜ＳＲＡＭ１３２１＿４のアドレスを１に変更して、各ＳＲＡＭに対してはｓｔｅｐ＿Ｂ１と同様のラインバッファ転送制御を行う。転送先の画像処理用ウィンドウはｓｔｅｐ＿Ｂ１と同じ画像処理用ウィンドウの左端とする。ここで、画像処理用ウィンドウはｓｔｅｐＢ＿２で以下のようなデータ転送制御を同時に行う。
【００３５】
具体的には、ｓｔｅｐＢ＿２で、画像データ転送制御部１３２０＿０は、（４，４）のデータを、（４，３）へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部１３２０＿０は、（４，３）を（４，２）へ、（４，２）を（４，１）へ、（４，１）を（４，０）へ、行方向へ順送りに転送する。また、画像データ転送制御部１３２０＿０は、（３，４）のデータを、（３，３）へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部１３２０＿０は、（３，３）を（３，２）へ、（３，２）を（３，１）へ、（３，１）を（３，０）へ、行方向へ順送りに転送する。また、画像データ転送制御部１３２０＿０は、（０，４）のデータを、（０，３）へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部１３２０＿０は、（０，３）を（０，２）へ、（０，２）を（０，１）へ、（０，１）を（０，０）へ、行方向へ順送りに転送する。このように制御することで、画像処理用ウィンドウ１３２０＿２内のデータは列方向に順送りに転送制御される。
【００３６】
以上のように、ラインバッファの読み書きによる順送り転送制御と、画像処理ウィンドウの列方向順送り転送制御を組み合わせることで、入力された画像データは、ラインバッファ内と、画像処理ウィンドウ内に順に転送されてゆくことになる。
【００３７】
図６は、ｓｔｅｐ＿Ｂｍ（ｍ＝８）サイクル目の様子を表したものである。動作中の画像処理用ウィンドウ１３２０＿２のデータは、ちょうど各ラインバッファのアドレスｍ−２〜アドレスｍ−６（即ち、アドレス６〜アドレス２）から読み出した値が格納されていることになる（図６の太線枠で示す。）。さらに、次のサイクルであるｓｔｅｐ＿Ｂ９サイクル目では、このウィンドウが図６の破線枠のように左に移動したアドレス７〜アドレス３から読み出した値が格納されていることになる。即ち、図６に示すように、１サイクル毎にラインバッファに保持されていた値が主走査方向にあたかも移動しながら画像処理用ウィンドウ１３２０＿２で画像処理を行っているかのように制御することができる。
【００３８】
以上はｎ×ｎ画素ウィンドウとラインバッファを用いたフィルタ処理部の画像データ転送制御の説明である。ここから、本発明の特徴的なＳＲＡＭ省電力制御方法について説明する。上述のように、ｎ×ｎ画素ウィンドウとラインバッファの組み合わせを用いて画像処理用のデータ転送制御を行っていることを説明した。このデータ転送制御で特徴的なことは各ラインバッファのＳＲＡＭに対して読み書きしているアドレスは、主走査方向に６４００ワードあるうちの１ワードに対してのみ行っていることである。つまり、図４乃至図６で、読み書きしているアドレスは、各ＳＲＡＭの１つのアドレスに対してのみである。
【００３９】
フィルタ処理の画像処理アルゴリズムに従ったデータ転送制御では、ある１サイクルでは１ワードにしかアクセスを行う必要がなく、また、主走査方向にアドレスが順にインクリメントされるような１次元方向にアクセスが進む。したがって、当該アルゴリズムは、ＳＲＡＭへのアクセスを予測することが可能なデータ転送制御である。本発明では、このような点を鑑み、アクセスする必要があるアドレス以外のメモリアレイ部に対しては、背景技術で説明したレジュームスタンバイモード（ＲＳモード、第２モード）を適用する。一方、アクセスする必要があるアドレスには通常モード（第１モード）を適用するようなＳＲＡＭの省電力制御を行う。
【００４０】
また、ＲＳモードから通常モードに復帰するためには復帰のためのオーバーヘッド（時間）が生じるが、上記のように主走査方向にアドレスが順にインクリメントされるようなアクセスでは、アクセスするタイミングを容易に予測することができる。したがって、アクセスに必要なタイミングに合わせて、そのＳＲＡＭのアドレス部をＲＳモードから通常モードに復帰させるような省電力制御を行う。
【００４１】
本発明では、画像処理用データ転送の予測制御に基づき、できる限りの省電力制御を行う。したがって、本画像処理装置は、ＳＲＡＭ１３２１＿１〜ＳＲＡＭ１３２１＿４内の全てのＳＲＡＭエリアを、基本的にはＲＳモードで動作させるよう制御し、アクセスが予測される期間のみ通常モードに制御するものとする。例えば、現在アクセスしているエリアに加えて、次にアクセスすると予測されるエリアを通常モードに制御し、アクセスが完了したエリアはＲＳモードへ制御するようにしてもよい。
【００４２】
＜タイミングチャート＞
次に、図７を参照して、空のラインバッファにデータを格納してゆく際の上記ｓｔｅｐ＿Ａ１〜ｓｔｅｐ＿Ａ２５６付近におけるレジュームＳＲＡＭ１３２１＿１におけるＲＳモード（第２モード）と、通常モード（第１モード）の制御タイミングについて説明する。図７において、画像データ転送制御部１３２０＿０は、前段のＦＩＦＯからデータを読み出し、ｓｔｅｐＡ＿１が開始される３サイクル前に予めＳＲＡＭエリア＃１（１３２１＿１０１）を通常モードに戻す。即ち、画像データ転送制御部１３２０＿０は、所定のエリアについて、アクセスが予測された主走査カウンタによる特定のカウントよりも所定数前のカウントにおいて、所定のエリアをＲＳモードから通常モードへ制御する。具体的には、画像データ転送制御部１３２０＿０は、制御信号１３２３＿１を介してＲＳ信号１３２１＿１１１をＬにするよう制御する。
【００４３】
そして、ＳＲＡＭエリア＃１（１３２１＿１０１）のモード遷移時間Ｔｎ（ここではＴｎ＝２サイクルとする）の後、ＣＧ部１３２１＿１３はＣＬＫ信号１３２１＿１３１の供給を再開する。さらに、ＣＧ部１３２１＿１３は、２サイクル後のｓｔｅｐＡ＿１でＡＤＤＲ信号にアドレス０を出力するよう、ＳＲＡＭ制御部１３２０＿１を制御する。その後、ＣＧ部１３２１＿１３は、１サイクル毎にＡＤＤＲ信号にアドレスを１ずつインクリメントするようＳＲＡＭ制御部１３２０＿１を制御する。
【００４４】
そして、ｓｔｅｐＡ＿１２６では、画像データ転送制御部１３２０＿０は、ＳＲＡＭエリア＃２（１３２１＿１０２）を通常モードにするよう、ＲＳ信号１３２１＿１１２をＬにする。これは、ＳＲＡＭエリアのアクセスを０〜１２７までカウントする主走査カウンタ１３２１＿１４が０に戻ったことを契機とする。
【００４５】
次に、ｓｔｅｐＡ＿１２９以降で、画像データ転送制御部１３２０＿０は、ＳＲＡＭエリア１３２１＿１０１にはアクセスしないため、ＲＳ信号をＨとし、省電力状態へ遷移させる。また、画像データ転送制御部１３２０＿０は、同時にＣＬＫ信号１３２１＿１３１の供給を停止（クロックゲーティング）する。
【００４６】
このようにして、ＳＲＡＭエリア＃１（１３２１＿１０１）をＲＳモード、通常モード、ＲＳモードへと順に遷移させつつ、ＳＲＡＭ  ＩＦ１３２２＿１を介して、正常にデータを格納することができる。また、ｓｔｅｐＡ＿１２９以降のＳＲＡＭエリア＃２（１３２１＿１０２）には、ｓｔｅｐＡ＿１〜ｓｔｅｐＡ＿１２９のＳＲＡＭエリア＃１（１３２１＿１０１）と同様の制御を行う。これにより、ＲＳモード、通常モード、ＲＳモードへと順に遷移させつつ、正常にデータを格納することができる。つまり、処理対象のＳＲＡＭエリアを好適に通常モードへ遷移させることができ、より改善された省電力効果を得ることができる。他のＳＲＡＭエリアに関しても、同様の制御を行うことで、ラインバッファであるＳＲＡＭ１３２１に４ライン分の画像データを貯めることができる。
【００４７】
続いて、図８を参照して、ラインバッファにデータが貯まった後、画像処理ウィンドウを用いて画像処理を実行してゆく際の、レジュームＳＲＡＭ１３２１＿１〜１３２１＿４におけるＲＳモードと、通常モードの制御タイミングについて説明する。本タイミングチャートは、ｓｔｅｐ＿Ａ２５５９７（ｓｔｅｐ＿Ｂ１の３サイクル前）〜ｓｔｅｐ＿Ｂ１〜ｓｔｅｐ＿Ｂ２６０におけるレジュームＳＲＡＭ１３２１＿１〜１３２１＿４の動作制御を示す。
【００４８】
図７の場合と同様に、主走査カウンタに応じて各信号が制御される。図７と異なるのは、４つのＳＲＡＭを４ラインのラインバッファとして同時に動作させるため、ＡＤＤＲ信号１３２２＿１２、１３２２＿２２、１３２２＿３２、１３２２＿４２が同じアドレスで動作する点である。さらに、４つのＳＲＡＭのエリア＃１〜エリア＃ａも同じようにＲＳモード、通常モード、ＲＳモードへと、順に遷移して省電力制御を行う点である。
【００４９】
以上説明したように、本実施形態では、ラインバッファを主走査方向にアクセスするようなウィンドウ画像処理と組合せた場合に、ウィンドウ画像処理がアクセスするアドレスを予測する。さらに、予測した当該アドレスに関するエリアのみを通常モードとし、他のエリアをＲＳモードとするような１つのＳＲＡＭにおけるエリア毎の省電力制御を行う。具体的には、本画像処理装置は、電力を供給する通常モードと、当該通常モードよりも消費電力の低いＲＳモードとをアドレスごとに制御可能な複数のメモリモジュールを備える。また、本画像処理装置は、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測し、複数のメモリモジュールの全域をＲＳモードで制御する。その後、画像処理装置は、順次予測されたエリアを通常モードへ順次制御し、当該エリアへのアクセスが終了すると通常モードへ制御する。
【００５０】
本実施形態では、主走査方向６４００ワードを５０分割（ａ＝５０）し、１２８ワード単位のエリアとする例を示した。したがって、ラインバッファの１／５０の領域のみが通常モード、残りの４９／５０の領域をＲＳモードとして動作させることができることを示した。一般的には、ＲＳモードは通常モードの４０％程度の消費電力とされており、さらに近年の画像形成装置の高画質化に伴い内部に画像処理のために実装されるＳＲＡＭ容量は増加している。よって、本実施形態のようなレジュームＳＲＡＭの省電力制御はシステムに占めるＳＲＡＭ消費電力の割合を大きく低減させることが可能となる。また、本実施形態によれば、通常モードへ遷移させるエリアが小さいため、ラッシュカレントも抑えることができる。
【００５１】
なお、本実施形態ではプリンタをデバイスの一例として説明したが、スキャナに関しても同様にラインバッファを使用する画像処理モジュールであれば、同様のレジュームＳＲＡＭの省電力制御を適用することができる。このように、本実施形態によれば、スキャナやプリンタといったデバイスの画像処理アルゴリズムに応じたデータアクセスに基づいて、レジュームＳＲＡＭの通常モードへの活性化の制御及びＲＳモードへの移行制御を行う。これにより、画像処理回路と同期・連動するＳＲＡＭの消費電力を低減させることが可能となる。
【００５２】
＜第２の実施形態＞
＜ハーフトーン処理用  ＳＲＡＭ部  詳細＞
以下では、本発明の第２の実施形態について説明する。図９にハーフトーン処理部１３３のハーフトーン処理に関する部分を抜粋した構成例を示す。
【００５３】
ハーフトーン処理部１３３は、画像処理部１３３０と、ＣＭＹＫの各色用のディザしきい値マトリクス用ＳＲＡＭ１３３１＿１〜１３３１＿４を含んで構成されている。画像処理部１３３０と４つのＳＲＡＭは、それぞれＳＲＡＭ  Ｉ／Ｆ１３３２＿１〜１３３２＿４及び制御信号１３３３＿１〜１３３３＿４で接続されている。ここで、ＳＲＡＭ１３３１＿１〜１３３１＿４は、例えば、８ビット、３２×３２画素（＝１０２４エントリ）のディザしきい値マトリクスを格納するものである。
【００５４】
ハーフトーン処理部１３３０＿２は、例えば図１０のようなＢａｙｅｒディザしきい値マトリクスを用いており、当該画素がディザしきい値マトリクス内の当該画素と対応する座標値に格納されているディザしきい値以上か未満かで２値画像を生成する。図１０では、説明を容易にするため４×４のしきい値マトリクスに対して、４×４の入力データを読み込んだ際に、出力データをどう計算するかを示している。
【００５５】
例えば、４×４の１行目２列目（１，２）の画素に対して、この図１０のハーフトーン処理を行う場合、入力データＸ（１，２）＝１２８に対して、同じ位置のディザしきい値マトリクスＤ（１，２）＝２３２を読み出す。さらに、両者を比較するとＸ（１，２）＞  Ｄ（１，２）はＦＡＬＳＥなので、出力データＹ（１，２）＝０となる。このように、ハーフトーン処理部１３３０＿２はフィルタ処理部１３２からの入力データを読み込むのと同時に、ディザしきい値マトリクス用のＳＲＡＭからもディザしきい値データを読み出す。
【００５６】
また、ハーフトーン処理部１３３０＿２は、１ページの処理を行う際には、この４×４のディザしきい値マトリクスを図１１のように主走査方向に繰り返し適用する。図１１ではディザしきい値マトリクスが複数設けられているように書いているが、実際は１つのディザしきい値マトリクスを繰り返し使用しているだけである。ディザしきい値マトリクスの右端をアクセスした後、再度左端にアクセスするようアドレスを戻すようなＳＲＡＭアクセス制御を行う。この場合、１ページの処理は、主走査方向に１ライン分続けて実行して、次のラインに進むことになる。したがって、１ライン目では、ディザしきい値マトリクスのＤ（０，０）〜（０，３）を繰り返しアクセスすることになる。
【００５７】
さらに、カラーのハーフトーン処理ではＣＭＹＫ各色に同じディザしきい値マトリクスを用いると特定周期パターンになってしまう。したがって、ある色がデバイス特性等の理由によって出力画像位置が歪んだりすると、色間の干渉が起こりやすくなり、色を重ねたときにモアレが発生してしまうことがある。そのため、図１２のように例えばＣ色はディザしきい値マトリクスを副走査側で繰り返す際に１画素分ずらし、Ｙ色は２画素分ずらす、またＹ色は２ライン目から開始する、など各色毎にディザしきい値マトリクスのスクリーン角度や開始位置を変えることが望ましい。
【００５８】
また、さらにはディザしきい値マトリクスのｎ×ｎの大きさも色ごとに変え、例えばｎ×ｍのようなディザしきい値マトリクスを用いてもよい。このようにすることで、ディザしきい値マトリクス用ＳＲＡＭの読み出しアクセスは、各色毎に主走査側にディザしきい値マトリクスの主走査方向サイズ（＝ｎ）を繰り返し読み出す。一方で、副走査側にはディザしきい値マトリクスの副走査方向サイズ（＝ｍ）の後に、ｋ画素ずらして開始する、などの特徴がある。
【００５９】
即ち、このような画像処理用データ転送制御においては、主走査方向に一定の範囲でアドレスを順にインクリメントしては、元に戻るようなアクセスを繰り返す。また、次のラインでは、別のアドレスからアクセスを開始して、同様に主走査方向に一定の範囲でアドレスを順にインクリメントしては、元に戻るようなアクセスを行う。したがって、ハーフトーン処理の画像処理アルゴリズムでは、アクセスするアドレスが主走査方向及び副走査方向を含む２次元方向で予測可能なデータ転送制御であるといえる。
【００６０】
したがって、本発明では、このような点を鑑み、ディザしきい値マトリクスのうち、アクセスする必要がある範囲以外はＲＳモードを適用し、繰り返しアクセスする主走査方向に一定の範囲のみを通常モードとするようなＳＲＡＭの省電力制御を行う。これは、上記第１の実施形態で示したＳＲＡＭ＿ＲＳ制御部に主走査カウンタを有する構成に、さらに副走査カウンタを組み合わせることで簡便に制御することが可能である。また、ディザしきい値マトリクスの主走査方向を繰り返しアクセスする特徴があるため、ＳＲＡＭエリアの分割数ｂをディザしきい値マトリクスに合わせるようにすると制御がより簡便になることは言うまでもない。
【００６１】
以上説明したように、本実施形態では、ディザしきい値マトリクスのような２次元テーブルをアクセスするような画像処理と組み合わせた場合に、ディザしきい値マトリクスをアクセスするアドレスを予測する。さらに、予測したアドレスに関するエリアのみを通常モードとし、他のエリアをＲＳモードとするようなエリア毎の省電力制御を行う。これにより、ハーフトーン処理においても、上記第１の実施形態と同様の省電力制御を実現することができ、改善された省電力制御を提供することができる。
【００６２】
上記では、簡単のため４×４画素のディザしきい値マトリクス構成を説明したが、通常ではディザしきい値マトリクスは８×８以上が一般的である。例えば３２×３２画素（＝１０２４ワード）のディザしきい値マトリクスを使用する場合、３２ワード単位をエリアとするようにすると、１０２４÷３２＝３２分割されることを意味する。したがって、ディザしきい値マトリクスの１／３２が通常モード、残りの３１／３２の領域をＲＳモードとして動作させることができ、消費電力を低減することができる。
【００６３】
＜その他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００６４】
２：ＤＲＡＭ、１０：ＣＰＵ、１１：ＤＲＡＭ  Ｉ／Ｆ、１２：ＤＭＡＣ、１３：画像処理部、１３１：色空間変換処理部、１３２：フィルタ処理部、１３３：ハーフトーン処理部、１４：ＤＭＡＣ、１５：内部バス、１００：画像処理装置
【図１】
2018050198.tif 000003
【図２】
2018050198.tif 000004
【図３】
2018050198.tif 000005
【図４】
2018050198.tif 000006
【図５】
2018050198.tif 000007
【図６】
2018050198.tif 000008
【図７】
2018050198.tif 000009
【図８】
2018050198.tif 000010
【図９】
2018050198.tif 000011
【図１０】
2018050198.tif 000012
【図１１】
2018050198.tif 000013
【図１２】
2018050198.tif 000014