(57)【要約】【課題】非選択メモリセルへの誤書き込みを防止する。【解決手段】不揮発性半導体記憶装置１は、フローティングゲート型のメモリセル１０とこれを制御するメモリ制御回路２０とを有する。メモリ制御回路２０は、メモリセル１０のプログラム動作時において、メモリセル１０のバックゲートＢＧとソースＳを同電位にする。その際、メモリセル１０のバックゲートＢＧとソースＳを短絡してもよいし、メモリセル１０のソースＳをバックゲートＢＧと同電位にした状態からフローティング状態に切り替えてもよい。メモリ制御回路２０は、複数設けられたメモリセル１０のうち、所定の選択メモリセル（＝データ「０」の書き込み対象となるメモリセル）について、バックゲートＢＧとソースＳをＶＤＤ（１．５Ｖ）とし、ドレインＤをＶＤＤよりも低いＶＮＬ（−３Ｖ）とし、コントロールゲートＧをＶＤＤよりも高いＶＰＭ（３〜８Ｖ）とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
フローティングゲート型のメモリセルと、
前記メモリセルを制御するメモリ制御回路と、を有し、
前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを短絡することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのソースをバックゲートと同電位にした状態からフローティング状態に切り替えることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリ制御回路は、複数設けられたメモリセルのうち、所定の選択メモリセルについて、バックゲートとソースを第１電圧とし、ドレインを前記第１電圧よりも低い第２電圧とし、コントロールゲートを前記第１電圧よりも高い第３電圧とすることを特徴とする請求項１〜請求項３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のビット線に接続されている非選択メモリセルについて、バックゲートとソースを前記第１電圧とし、ドレインとコントロールゲートを前記第２電圧とすることを請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のワード線に接続されている非選択メモリセルについて、バックゲートとソースを前記第１電圧とし、コントロールゲートを前記第３電圧とし、ドレインをフローティング状態とすることを特徴とする請求項４または請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリ制御回路は、前記第１電圧を１．５Ｖとし、前記第２電圧を−３Ｖとし、前記第３電圧を３〜８Ｖとすることを特徴とする請求項４〜請求項６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルは、
バックゲートとして機能するセルウェルと、
前記セルウェル表面に形成されたドレイン領域及びソース領域と、
前記セルウェル表面のチャネル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成された酸化絶縁膜と、
前記酸化絶縁膜上に形成されたコントロールゲートと、
を有する電界効果トランジスタであることを特徴とする請求項１〜請求項７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記ソース領域は、前記ドレイン領域と異なる濃度の不純物拡散層を含まないことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
不揮発性半導体記憶装置を形成するフローティングゲート型のメモリセルを制御するメモリ制御方法であって、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にすることを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、様々な電子機器の記憶媒体として、フラッシュメモリに代表される不揮発性半導体記憶装置が利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９６２７６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の不揮発性半導体記憶装置では、非選択メモリセルへの誤書き込みについて、さらなる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、非選択メモリセルへの誤書き込みを防止することのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている不揮発性半導体記憶装置は、フローティングゲート型のメモリセルと、前記メモリセルを制御するメモリ制御回路と、を有し、前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にする構成（第１の構成）とされている。
【０００８】
なお、第１の構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースとを短絡する構成（第２の構成）にするとよい。
【０００９】
また、第１または第２の構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのソースをバックゲートと同電位にした状態からフローティング状態に切り替える構成（第３の構成）にするとよい。
【００１０】
また、第１〜第３の構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、複数設けられたメモリセルのうち、所定の選択メモリセルについて、バックゲートとソースを第１電圧とし、ドレインを前記第１電圧よりも低い第２電圧とし、コントロールゲートを前記第１電圧よりも高い第３電圧とする構成（第４の構成）にするとよい。
【００１１】
また、第４の構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のビット線に接続されている非選択メモリセルについて、バックゲートとソースを前記第１電圧とし、ドレインとコントロールゲートを前記第２電圧とする構成（第５の構成）にするとよい。
【００１２】
また、第４または第５の構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のワード線に接続されている非選択メモリセルについて、バックゲートとソースを前記第１電圧とし、コントロールゲートを前記第３電圧とし、ドレインをフローティング状態とする構成（第６の構成）にするとよい。
【００１３】
また、第４〜第６いずれかの構成から成る不揮発性半導体記憶装置において、前記メモリ制御回路は、前記第１電圧を１．５Ｖとし、前記第２電圧を−３Ｖとし、前記第３電圧を３〜８Ｖとする構成（第７の構成）にするとよい。
【００１４】
また、第１〜第７いずれかの構成から成る不揮発性半導体記憶装置において、前記メモリセルは、バックゲートとして機能するセルウェルと、前記セルウェル表面に形成されたドレイン領域及びソース領域と、前記セルウェル表面のチャネル領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された酸化絶縁膜と、前記酸化絶縁膜上に形成されたコントロールゲートと、を有する電界効果トランジスタである構成（第８の構成）にするとよい。
【００１５】
また、第８の構成から成る不揮発性半導体記憶装置において、前記ソース領域は、前記ドレイン領域と異なる濃度の不純物拡散層を含まない構成（第９の構成）にするとよい。
【００１６】
また、本明細書中に開示されているメモリ制御方法は、不揮発性半導体記憶装置を形成するフローティングゲート型のメモリセルを制御する方法であって、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にする構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、非選択メモリセルへの誤書き込みを防止することのできる不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】不揮発性半導体記憶装置の概略構成を示す図
【図２】プログラム動作時における選択メモリセルへの印加電圧を示す図
【図３】プログラム動作時における選択／非選択メモリセルへの印加電圧を示す図
【図４】プログラム動作時における選択／非選択メモリセルへの印加電圧の一覧表
【図５】信号レベルシフトの一例を示す図
【図６】メモリセルの第１構造例を示す縦断面図
【図７】メモリセルの第２構造例を示す縦断面図
【図８】メモリセルの第３構造例を示す縦断面図
【発明を実施するための形態】
【００１９】
＜不揮発性半導体記憶装置＞
図１は、不揮発性半導体記憶装置の概略構成を示す図である。本構成例の不揮発性半導体記憶装置１は、データの電気的な消去・書き込みが可能なフラッシュメモリ（＝ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］の一種）であり、メモリセル１０と、メモリ制御回路２０と、電源回路３０と、ロジック回路４０を有する。
【００２０】
メモリセル１０は、１ビットのデータ（「０」または「１」）を格納するための記憶素子であり、本図の例では、メモリセル１０として、フローティングゲートＦＧを備えたＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］が用いられている。メモリセル１０のソースＳ、ドレインＤ、コントロールゲートＣＧ、及び、バックゲートＢＧは、いずれもメモリ制御回路２０に接続されている。なお、本図では、図示の便宜上、メモリセル１０が１つだけ描写されているが、実際には、複数のメモリセル１０がアレイ状（＝２次元マトリクス状）に配列されている。
【００２１】
メモリ制御回路２０は、電源回路３０から電力供給を受けて動作し、メモリセル１０各部（＝ソースＳ、ドレインＤ、コントロールゲートＣＧ、及び、バックゲートＢＧ）への印加電圧（＝ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、ゲート電圧Ｖｇ、及び、バックゲート電圧Ｖｂｇ）を制御する。なお、メモリ制御回路２０の具体的な構成については、詳細な説明を割愛するが、例えば、選択メモリセル（＝アクセス対象のメモリセル）のＸＹ行列位置を指定するＸＹクロスポインタ、ワード線ＷＬ（＝メモリセル１０のコントロールゲートＣＧ）に接続されたロウ（行）デコーダ、ソース線ＳＬ（＝メモリセル１０のソースＳ）に接続されたカラム（列）デコーダ、並びに、ビット線ＢＬ（＝メモリセル１０のドレインＤ）に接続されたセンスアンプなど（いずれも不図示）を用いて構成すればよい。
【００２２】
電源回路３０は、不揮発性半導体記憶装置１の各部に電力供給を行う。例えば、電源回路３０は、メモリセル１０のプログラム動作時に必要となる複数の電圧として、電源電圧ＶＤＤ（＝第１電圧に相当、例えば、ＶＤＤ＝１．５Ｖ）、負電圧ＶＮＬ（＝第２電圧に相当、例えば、ＶＮＬ＝−３Ｖ）、並びに、正電圧ＶＰＭ（＝第３電圧に相当、例えば、ＶＰＭ＝３〜８Ｖ）をメモリ制御回路２０に供給する。なお、電源回路３０の具体的な構成については、詳細な説明を割愛するが、例えば、正出力／負出力のレギュレータ、正出力／負出力のチャージポンプ、並びに、バンドギャップ基準電圧源など（いずれも不図示）を用いて構成すればよい。
【００２３】
ロジック回路４０は、電源回路３０から電力供給を受けて動作し、メモリ制御回路２０と電源回路３０を統括的に制御する。
【００２４】
＜基本動作＞
本構成例の不揮発性半導体記憶装置１において、メモリセル１０のオンスレッショルド電圧は、フローティングゲートＦＧに電荷が蓄えられているか否かに応じて変化する。
【００２５】
より具体的に述べると、メモリセル１０のフローティングゲートＦＧに電荷が蓄えられているときには、メモリセル１０のオンスレッショルド電圧が高くなるので、メモリセル１０に電流が流れにくくなる。この状態は、メモリセル１０にデータ「０」が書き込まれた状態に相当する。
【００２６】
これに対して、メモリセル１０のフローティングゲートＦＧに電荷が蓄えられていないときには、メモリセル１０のオンスレッショルド電圧が低くなるので、メモリセル１０に電流が流れやすくなる。この状態は、メモリセル１０にデータ「１」が書き込まれた状態（＝メモリセル１０のデータ「０」が消去された状態）に相当する。
【００２７】
従って、メモリセル１０のリード動作（及びベリファイ動作）では、メモリセル１０にリード電流（＝ドレイン電流）が流れるか否かをセンスアンプで判定することにより、メモリセル１０からデータ（「０」または「１」）を読み出すことができる。
【００２８】
なお、メモリセル１０のリード動作時には、例えば、メモリセル１０のソース・コントロールゲート間電位差（＝Ｖｓ−Ｖｇ）を−５．７Ｖとし、ソース・バックゲート間電位差（＝Ｖｓ−Ｖｂｇ）を０Ｖとし、ドレインをフローティング状態としたときに、リード電流が流れるか否かをセンスアンプで判定すればよい。上記のソース・コントロールゲート間電位差は、センスアンプでのデータ判定（＝０／１判定）に必要な電位差である。
【００２９】
また、メモリセル１０のベリファイ動作についても、基本的にリード動作と同様であるが、プログラムベリファイ動作時には、例えば、メモリセル１０のソース・コントロールゲート間電位差を−３．７Ｖとし、イレースベリファイ動作時には、例えば、同電位差を−６．５Ｖとする必要がある。
【００３０】
一方、メモリセル１０のプログラム動作（＝フローティングゲートＦＧに電荷を注入してデータ「０」を書き込む動作）を行うときには、それに先立ち、メモリセル１０のイレース動作（＝フローティングゲートＦＧから電荷を引き抜いてデータ「０」を消去する動作（＝データ「１」に戻しておく動作））を行っておく必要がある。
【００３１】
メモリセル１０のイレース動作時には、例えば、バックゲート・コントロールゲート間電位差（＝Ｖｂｇ−Ｖｇ）を２１．６Ｖとし、バックゲート・ドレイン間電位差（＝Ｖｂｇ−Ｖｄ）及びバックゲート・ソース間電位差（＝Ｖｂｇ−Ｖｓ）をいずれも０Ｖとすればよい。前者はＦＮ［Fowler-Nordheim］トンネル電流を生じさせるために必要な電位差であり、後者はＢＧ電位維持を阻害しないようにするために必要な電位差である。このような電圧印加を行うことにより、メモリセル１０のフローティングゲートＦＧから電荷が引き抜かれて、メモリセル１０のオンスレッショルド電圧が低下する。
【００３２】
なお、上記のバックゲート・コントロールゲート間電位差は、イレースベリファイ動作を逐次行いながら、例えば、１５．４〜２１．６Ｖの範囲で段階的に引き上げてもよい。
【００３３】
また、メモリセル１０のイレース動作は、メモリセル１０毎に行われるものではなく、共通のセルウェルに形成されたメモリセル群（例えば６４ページ分または１２８ページ分のメモリセル）を１ブロックとして、ブロック単位で同時に実施される。
【００３４】
＜プログラム動作＞
次に、メモリセル１０のプログラム動作について、図２を参照しながら説明する。図２は、プログラム動作時におけるメモリセル１０への印加電圧を示す図であり、本図では、複数設けられたメモリセル１０のうち、データ「０」の書き込み対象となる選択メモリセルのみが例示されている。なお、本図の左枠中には、従前の印加電圧制御の一例が示されており、本図の右枠中には、メモリ制御回路２０で採用されている新規な印加電圧制御の一例が示されている。
【００３５】
メモリセル１０のプログラム動作時において、メモリセル１０のフローティングゲートＦＧに電荷を注入するためには、例えば、コントロールゲート・ドレイン間電位差（＝Ｖｇ−Ｖｄ）を１１Ｖとし、バックゲート・ドレイン間電位差（＝Ｖｂｇ−Ｖｄ）を４．５Ｖとすればよい。前者はフローティングゲートＦＧに電荷を誘引するために必要な電位差であり、後者はトンネル電子を発生するために必要な電位差である。このような電圧印加を行うことにより、メモリセル１０のフローティングゲートＦＧに電荷が注入されて、メモリセル１０のオンスレッショルド電圧が上昇する。
【００３６】
なお、上記のコントロールゲート・ドレイン間電位差は、プログラムベリファイ動作を逐次行いながら、例えば、６〜１１Ｖの範囲で段階的に引き上げてもよい。
【００３７】
ところで、従前の印加電圧制御では、本図の左枠中で示したように、ドレインＤに接地電圧ＶＳＳ（＝０Ｖ）が印加され、バックゲートＢＧに接地電圧ＶＳＳ（＝０Ｖ）よりも４．５Ｖ高い正電圧ＶＰＭ（＝４．５Ｖ）が印加され、コントロールゲートＣＧに接地電圧ＶＳＳ（＝０Ｖ）よりも１１Ｖ高い正電圧ＶＰＬ（＝１１Ｖ）が印加されるとともに、メモリセル１０のソースＳが電源電圧ＶＤＤ（＝１．５Ｖ）を印加した状態からフローティング状態に切り替えられていた。
【００３８】
すなわち、従前の印加電圧制御では、メモリセル１０のバックゲート・ソース間電位差（＝Ｖｂｇ−Ｖｓ）として、不要な電位差（≒３Ｖ）が生じていた。このような不要な電位差は、データ「０」書き込み対象のメモリセル（＝選択メモリセル）だけでなく、データ「０」書き込み対象外のメモリセル（＝非選択メモリセル）でも同様に発生する。そのため、従前の印加電圧制御では、非選択メモリセルへの誤書き込み（＝意図しないデータ「０」の書き込み）を生じるおそれがあった。
【００３９】
そこで、メモリ制御回路２０では、上記の課題を解消することのできる新規な印加電圧制御が採用されている。より具体的に述べると、今回提案する新規な印加電圧制御では、本図の右枠中で示したように、メモリセル１０のプログラム動作時において、メモリセル１０のバックゲートＢＧとソースＳが同電位（本図では電源電圧ＶＤＤ（＝１．５Ｖ））に設定されている。
【００４０】
このような印加電圧制御を採用すれば、メモリセル１０のプログラム動作時において、その選択／非選択を問わず、メモリセル１０のバックゲート・ソース間電位差を０Ｖ（またはほぼ０Ｖ）とすることができる。従って、非選択メモリセルへの誤書き込みを防止することが可能となる。
【００４１】
また、メモリセル１０のプログラム動作時において、メモリセル１０のバックゲートＢＧとソースＳを同電位にすることにより、耐圧緩和が不要となるので、メモリセル１０におけるマスクレイヤーの削減を図ることができる（詳細は後述）。
【００４２】
なお、メモリセル１０のバックゲートＢＧとソースＳを同電位にする手法としては、メモリセル１０のバックゲートＢＧとソースＳを短絡することが最も容易かつ確実である。
【００４３】
ただし、メモリセル１０のバックゲートＢＧとソースＳを同電位にする手法は、上記に限定されるものではなく、例えば、メモリセル１０のソースＳとバックゲートＢＧの双方にそれぞれ電源電圧ＶＤＤを印加しておき、その状態から、従前の印加電圧制御に倣い、メモリセル１０のソースＳをフローティング状態に切り替えても構わない。
【００４４】
また、従前の印加電圧制御では、メモリセル１０のドレインＤに印加される接地電圧ＶＳＳ（＝０Ｖ）を基準として、バックゲートＢＧの正電圧ＶＰＭ（＝ＶＳＳ＋４．５Ｖ）と、コントロールゲートＣＧの正電圧ＶＰＬ（＝ＶＳＳ＋１１Ｖ）が設定されていた。
【００４５】
これに対して、新規な印加電圧制御では、メモリセル１０のソースＳ及びバックゲートＢＧ双方にそれぞれ印加される電源電圧ＶＤＤ（＝１．５Ｖ）を基準として、ドレインＤの負電圧ＶＮＬ（＝−３Ｖ＝ＶＤＤ−４．５Ｖ）と、コントロールゲートＣＧの正電圧ＶＰＭ（＝８Ｖ＝ＶＮＬ＋１１Ｖ＝ＶＤＤ＋６．５Ｖ）が設定されている。
【００４６】
その結果、新規な印加電圧制御では、従前の印加電圧制御と比べて、メモリセル１０各部の印加電圧が−３Ｖずつ低電位側にスライドされている（Ｖｇ：１１Ｖ→８Ｖ、Ｖｄ：０Ｖ→−３Ｖ、Ｖｂｇ：４．５Ｖ→１．５Ｖ）。
【００４７】
このような印加電圧の−３Ｖスライドを実施することにより、メモリ制御回路２０（特にＸＹクロスポインタやロウデコーダなど）における高耐圧素子の削減、並びに、電源回路３０におけるレギュレータ（ＶＰＬ＿ＲＥＧ）の削減などを実現することが可能となる（詳細は後述）。
【００４８】
また、電源電圧ＶＤＤ（＝１．５Ｖ）を基準として、正電圧ＶＰＭ（＝ＶＤＤ＋６．５Ｖ）と負電圧ＶＮＬ（＝ＶＤＤ−４．５Ｖ）を生成することにより、メモリセル１０のプログラム動作時における印加電圧の変動やばらつきを抑制することが可能となる。
【００４９】
なお、電源回路３０には、リード動作時やベリファイ動作時に用いられる負電圧を生成するための手段として、負出力チャージポンプや負出力レギュレータが既設である。従って、負電圧ＶＮＬ（＝−３Ｖ）は、これらを流用して生成すればよい。
【００５０】
＜誤書き込み防止＞
次に、先述の新規な印加電圧制御により、非選択メモリセルへの誤書き込みを防止する点について、図３及び図４を参照しながら改めて詳述する。
【００５１】
図３及び図４は、それぞれ、プログラム動作時における選択／非選択メモリセルへの印加電圧を示す回路図及び一覧表である。なお、図３の左枠と図４の上段には、それぞれ、従前の印加電圧制御の一例が示されており、図３の右枠と図４の下段には、それぞれ、メモリ制御回路２０で採用されている新規な印加電圧制御の一例が示されている。
【００５２】
また、以下の説明では、図３に示されている４つのメモリセル１１〜１４について、選択メモリセル１１、同一ＢＬ非選択メモリセル１２、同一ＷＬ非選択メモリセル１３、及び、他の非選択メモリセル１４というように、それぞれを区別して呼称する場合がある。また、選択メモリセル１１以外のメモリセル１２〜１４をまとめて非選択メモリセル１２〜１４と呼称する場合もある。
【００５３】
選択メモリセル１１は、データ「０」書き込み対象のメモリセルである。選択メモリセル１１のコントロールゲートは、ワード線ＷＬ１に接続されている。選択メモリセル１１のドレインは、ビット線ＢＬ１に接続されている。選択メモリセル１１のソースは、ソース線ＳＬに接続されている。
【００５４】
同一ＢＬ非選択メモリセル１２は、選択メモリセル１１と同一のビット線ＢＬ１に接続されたデータ「０」書き込み対象外のメモリセルである。同一ＢＬ非選択メモリセル１２のコントロールゲートは、ワード線ＷＬ２に接続されている。同一ＢＬ非選択メモリセル１２のドレインは、ビット線ＢＬ１に接続されている。同一ＢＬ非選択メモリセル１２のソースは、ソース線ＳＬに接続されている。
【００５５】
同一ＷＬ非選択メモリセル１３は、選択メモリセル１１と同一のワード線ＷＬ１に接続されたデータ「０」書き込み対象外のメモリセルである。同一ＷＬ非選択メモリセル１３のコントロールゲートは、ワード線ＷＬ１に接続されている。同一ＷＬ非選択メモリセル１３のドレインは、ビット線ＢＬ２に接続されている。同一ＷＬ非選択メモリセル１３のソースは、ソース線ＳＬに接続されている。
【００５６】
他の非選択メモリセル１４は、選択メモリセル１１と同一のソース線ＳＬに接続される一方、ビット線ＢＬ１にもワード線ＷＬ１にも接続されていないデータ「０」書き込み対象外のメモリセルである。他の非選択メモリセル１４のコントロールゲートは、ワード線ＷＬ２に接続されている。他の非選択メモリセル１４のドレインは、ビット線ＢＬ２に接続されている。他の非選択メモリセル１４のソースは、ソース線ＳＬに接続されている。
【００５７】
また、上記４つのメモリセル１１〜１４は、いずれも同じセルウェルに形成されているので、それぞれのバックゲートＢＧは共通である。
【００５８】
なお、図３では、ビット線ＢＬ１及びＢＬ２に対して、それぞれ、メモリセルが２つずつ接続されている様子を描写したが、実際には、１本のビット線に対して多数（例えば３２個または６４個）のメモリセルを接続することにより、ストリングが形成されている。
【００５９】
また、各ストリングでは、隣接するメモリセル同士（例えば、選択メモリセル１１と同一ＢＬ非選択メモリセル１２）で、それぞれのソース領域とドレイン領域が共有されている。このような構成とすることにより、メモリセルアレイの集積度を高めることができるので、単位面積当たりの記憶容量を増やすことが可能となり、延いては、不揮発性半導体記憶装置１のコストダウンを図ることが可能となる。
【００６０】
また、図３では、ワード線ＷＬ１及びＷＬ２に対して、それぞれ、メモリセルが２つずつ接続されている様子を描写したが、実際には、１本のワード線に対して多数（例えば１６ｋ個または３２ｋ個）のメモリセルを接続することにより、ページが形成されている。なお、メモリ制御回路２０によるプログラム動作は、このページ単位（２ｋバイトまたは４ｋバイト）で実施される。
【００６１】
次に、図３の左枠を参照しながら、従前の印加電圧制御について説明する。プログラム動作時において、ソース線ＳＬは、電源電圧ＶＤＤ（＝１．５Ｖ）が印加された状態からフローティング状態に切り替えられる。ワード線ＷＬ１には、正電圧ＶＰＬ（＝６〜１１Ｖ）が０．５Ｖ刻みで段階的に印加される。ワード線ＷＬ２及びビット線ＢＬ１には、いずれも接地電圧ＶＳＳ（＝０Ｖ）が印加される。ビット線ＢＬ２は、フローティング状態とされる。また、メモリセル１１〜１４それぞれのバックゲートＢＧには、正電圧ＶＰＭ（＝４．５Ｖ）が印加される。
【００６２】
選択メモリセル１１について着目すると、図４上段の「ＷＲＩＴＥ”０”」列で示したように、ソース電圧Ｖｓが電源電圧ＶＤＤ（＝１．５Ｖ）からフローティング状態に切り替えられ、ゲート電圧Ｖｇとして正電圧ＶＰＬ（＝６〜１１Ｖ）が印加され、バックゲート電圧Ｖｂｇとして正電圧ＶＰＭ（＝４．５Ｖ）が印加され、ドレイン電圧Ｖｄとして接地電圧ＶＳＳ（＝０Ｖ）が印加されている。
【００６３】
同一ＢＬ非選択メモリセル１２について着目すると、図４上段の「同一ＢＬ非選択」列で示したように、ソース電圧Ｖｓが電源電圧ＶＤＤ（＝１．５Ｖ）からフローティング状態に切り替えられ、ゲート電圧Ｖｇとして接地電圧ＶＳＳ（＝０Ｖ）が印加され、バックゲート電圧Ｖｂｇとして正電圧ＶＰＭ（＝４．５Ｖ）が印加され、ドレイン電圧Ｖｄとして接地電圧ＶＳＳ（＝０Ｖ）が印加されている。
【００６４】
同一ＷＬ非選択メモリセル１３について着目すると、図４上段の「同一ＷＬ非選択」列（若しくは「ＷＲＩＴＥ”１”」列）で示したように、ソース電圧Ｖｓが電源電圧ＶＤＤ（＝１．５Ｖ）からフローティング状態に切り替えられ、ゲート電圧Ｖｇとして正電圧ＶＰＬ（＝６〜１１Ｖ）が印加され、バックゲート電圧Ｖｂｇとして正電圧ＶＰＭ（＝４．５Ｖ）が印加され、ドレイン電圧Ｖｄがフローティング状態（＝３．７Ｖ＝Ｖｔｈ”０”＋Ｖｇ）とされている。
【００６５】
また、他の非選択メモリセル１４は、同一ＢＬ非選択メモリセル１２と同一ＷＬ非選択メモリセル１３それぞれの印加電圧条件から自動的に決まる状態になる。より具体的に述べると、ソース電圧Ｖｓが電源電圧ＶＤＤ（＝１．５Ｖ）からフローティング状態に切り替えられ、ゲート電圧Ｖｇとして接地電圧ＶＳＳ（＝０Ｖ）が印加され、バックゲート電圧Ｖｂｇとして正電圧ＶＰＭ（＝４．５Ｖ）が印加され、ドレイン電圧Ｖｄがフローティング状態（＝３．７Ｖ＝Ｖｔｈ”０”＋Ｖｇ）とされている。
【００６６】
このように、従前の印加電圧制御では、非選択メモリセル１２〜１４それぞれのバックゲート・ソース間電位差（＝Ｖｂｇ−Ｖｓ）として、不要な電位差（≒３Ｖ）が生じていたので、誤書き込みを生じるおそれがあった。
【００６７】
次に、図３の右枠を参照しながら、メモリ制御回路２０における新規な印加電圧制御について詳細に説明する。プログラム動作時において、ソース線ＳＬには、電源電圧ＶＤＤ（＝１．５Ｖ）が印加される。ただし、従前の印加電圧制御に倣い、ソース線ＳＬをフローティング状態に切り替えても構わない。ワード線ＷＬ１には、正電圧ＶＰＬ（＝３〜８Ｖ）が０．５Ｖ刻みで段階的に印加される。ワード線ＷＬ２及びビット線ＢＬ１には、いずれも負電圧ＶＮＬ（＝−３Ｖ）が印加される。ビット線ＢＬ２は、フローティング状態とされる。また、メモリセル１１〜１４それぞれのバックゲートＢＧには、電源電圧ＶＤＤ（＝１．５Ｖ）が印加される。
【００６８】
選択メモリセル１１について着目すると、図４下段の「ＷＲＩＴＥ”０”」列で示したように、ソース電圧Ｖｓとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ゲート電圧Ｖｇとして正電圧ＶＰＭ（＝３〜８Ｖ）が印加され、バックゲート電圧Ｖｂｇとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ドレイン電圧Ｖｄとして負電圧ＶＮＬ（＝−３Ｖ）が印加されている。
【００６９】
このように、選択メモリセル１１では、コントロールゲート・ドレイン間電位差（＝Ｖｇ−Ｖｄ）を１１Ｖとし、バックゲート・ドレイン間電位差（＝Ｖｂｇ−Ｖｄ）を４．５Ｖとすればよい。なお、前者はフローティングゲートＦＧに電荷を誘引するために必要な電位差であり、後者はトンネル電子を発生するために必要な電位差である。
【００７０】
同一ＢＬ非選択メモリセル１２について着目すると、図４下段の「同一ＢＬ非選択」列で示したように、ソース電圧Ｖｓとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ゲート電圧Ｖｇとして負電圧ＶＮＬ（＝−３Ｖ）が印加され、バックゲート電圧Ｖｂｇとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ドレイン電圧Ｖｄとして負電圧ＶＮＬ（＝−３Ｖ）が印加されている。
【００７１】
このように、同一ＢＬ非選択メモリセル１２では、コントロールゲート・ドレイン間電位差（＝Ｖｇ−Ｖｄ）を０Ｖ以下とすればよい。これはドレインディスターブ（＝フローティングゲートＦＧに対するホットキャリアの侵入）を防止するために必要な電位差であり、本図では、ゲート電圧Ｖｇとドレイン電圧Ｖｄが同電位（＝−３Ｖ）とされている。
【００７２】
同一ＷＬ非選択メモリセル１３について着目すると、図４下段の「同一ＷＬ非選択」列（若しくは「ＷＲＩＴＥ”１”」列）で示したように、ソース電圧Ｖｓとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ゲート電圧Ｖｇとして正電圧ＶＰＭ（＝３〜８Ｖ）が印加され、バックゲート電圧Ｖｂｇとして電源電圧ＶＤｄ（＝１．５Ｖ）が印加され、ドレイン電圧Ｖｄがフローティング状態（＝０．７Ｖ＝Ｖｔｈ”０”＋Ｖｇ）とされている。
【００７３】
このように、同一ＷＬ非選択メモリセル１３では、ドレインをフローティング状態とすればよい。これはトンネル電子を発生させないために必要な状態である。
【００７４】
また、他の非選択メモリセル１４は、同一ＢＬ非選択メモリセル１２と同一ＷＬ非選択メモリセル１３それぞれの印加電圧条件から自動的に決まる状態になる。より具体的に述べると、ソース電圧Ｖｓとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ゲート電圧Ｖｇとして負電圧ＶＮＬ（＝−３Ｖ）が印加され、バックゲート電圧Ｖｂｇとして電源電圧ＶＤＤ（＝１．５Ｖ）が印加され、ドレイン電圧Ｖｄがフローティング状態（＝０．７Ｖ＝Ｖｔｈ”０”＋Ｖｇ）とされている。
【００７５】
上記のように、メモリ制御回路２０は、複数設けられたメモリセル１０のうち、選択メモリセル１１について、バックゲートとソースを電源電圧ＶＤＤ（＝第１電圧に相当）とし、ドレインを電源電圧ＶＤＤよりも低い負電圧ＶＮＬ（＝第２電圧に相当）とし、コントロールゲートを電源電圧ＶＤＤよりも高い正電圧ＶＰＭ（＝第３電圧に相当）とする。
【００７６】
また、メモリ制御回路２０は、複数設けられたメモリセル１０のうち、同一ＢＬ非選択メモリセル１２について、バックゲートとソースを電源電圧ＶＤＤとし、ドレインとコントロールゲートを負電圧ＶＮＬとする。
【００７７】
また、メモリ制御回路２０は、複数設けられたメモリセル１０のうち、同一ＷＬ非選択メモリセル１３について、バックゲートとソースを電源電圧ＶＤＤとし、コントロールゲートを正電圧ＶＰＭとし、ドレインをフローティング状態とする。
【００７８】
このように、メモリ制御回路２０で新規な印加電圧制御を採用すれば、非選択メモリセル１２〜１４それぞれのバックゲート・ソース間電位差（＝Ｖｂｇ−Ｖｓ）を０Ｖ（またはほぼ０Ｖ）とすることができる。従って、プログラム動作時における非選択メモリセル１２〜１４への誤書き込みを防止することが可能となる。
【００７９】
＜高耐圧素子削減＞
次に、メモリ制御回路２０（特にゲート電圧Ｖｇを駆動するロウデコーダ）における高耐圧素子の削減について、図５を参照しながら説明を行う。図５は、メモリ制御回路２０の内部における信号レベルシフトの一例を示す図である。なお、図５の左枠には、従前の印加電圧制御を行うために必要な信号レベルシフトの様子が示されており、図５の右枠には、新規な印加電圧制御を行うために必要な信号レベルシフトの様子が示されている。
【００８０】
また、以下では、耐圧１．５Ｖ以下の素子を低耐圧素子ＬＶとし、耐圧７Ｖ以下の素子を中耐圧素子ＭＶとし、耐圧１６Ｖ以下の素子を高耐圧素子ＨＶとして定義する。なお、各素子のトンネル絶縁膜の厚さ（Ｔｏｘ（ＬＶ）、Ｔｏｘ（ＭＶ）、Ｔｏｘ（ＨＶ））に着目すると、Ｔｏｘ（ＬＶ）＜Ｔｏｘ（ＭＶ）＜Ｔｏｘ（ＨＶ）という関係が成り立つ。
【００８１】
従前の印加電圧制御において、メモリセル１０のコントロールゲートＣＧに最高１１Ｖのゲート電圧Ｖｇを印加するためには、本図の左枠で示したように、電源電圧ＶＤＤ（＝１．５Ｖ）と接地電圧ＶＳＳ（＝０Ｖ）との間で駆動される制御信号Ｓ１１（＝ロジック回路４０からの入力信号）をレベルシフトして、正電圧ＶＤＤＭ（＝５Ｖ）と接地電圧ＶＳＳ（＝０Ｖ）との間で駆動される制御信号Ｓ１２を生成し、これをさらにレベルシフトすることにより、正電圧ＶＰＬ（＝１１Ｖ）と接地電圧ＶＳＳ（＝０Ｖ）との間で駆動される制御信号Ｓ１３（＝ロウデコーダの駆動信号）を生成する必要がある。
【００８２】
ここで、制御信号Ｓ１１が印加される素子としては、１．５Ｖの電位差（＝ＶＤＤ−ＶＳＳ）に耐えることができればよいので、低耐圧素子ＬＶを用いることができる。また、制御信号Ｓ１２が印加される素子としては、５Ｖの電位差（＝ＶＤＤＭ−ＶＳＳ）に耐えることができればよいので、中耐圧素子ＭＶを用いることができる。しかしながら、制御信号Ｓ１３が印加される素子としては、１１Ｖの電位差（＝ＶＰＬ−ＶＳＳ）に耐えなければならないので、高耐圧素子ＨＶを用いる必要があった。
【００８３】
一方、新規な印加電圧制御において、メモリセル１０のコントロールゲートＣＧに最高８Ｖのゲート電圧Ｖｇを印加するためには、本図の右枠で示したように、先と同様にして制御信号Ｓ１１から制御信号Ｓ１２を生成した後、制御信号Ｓ１２をレベルシフトして、正電圧ＶＤＤＭ（＝５Ｖ）と電源電圧ＶＤＤ（＝１．５Ｖ）との間で駆動される制御信号Ｓ２１を生成し、これをさらにレベルシフトすることにより、正電圧ＶＰＭ（＝８Ｖ）と電源電圧ＶＤＤ（＝１．５Ｖ）との間で駆動される制御信号Ｓ２２を生成すればよい。
【００８４】
ここで、制御信号Ｓ１１及びＳ１２がそれぞれ印加される素子については、先と同様、低耐圧素子ＬＶ及び中耐圧素子ＭＶをそれぞれ用いれば足りる。また、制御信号Ｓ２１が印加される素子については、３．５Ｖの電位差（＝ＶＤＤＭ−ＶＤＤ）に耐えることができればよいので、中耐圧素子ＭＶを用いることができる。また、制御信号Ｓ２２が印加される素子についても、６．５Ｖの電位差（＝ＶＰＭ−ＶＤＤ）に耐えることができればよいので、中耐圧素子ＭＶを用いることができる。
【００８５】
このように、メモリ制御回路２０で新規な印加電圧制御を採用すれば、レベルシフトの段数が１段増えるものの、高耐圧素子ＨＶをより小サイズの中耐圧素子ＭＶに置き換えることができる。従って、メモリ制御回路２０のシュリンクを実現することが可能となる。また、正電圧ＶＰＬを生成するレギュレータ（ＶＰＬ＿ＲＥＧ）が不要となるので、電源回路３０のシュリンクを実現することも可能となる。
【００８６】
なお、メモリセル１０のドレインに印加される負電圧ＶＮＬ（＝−３Ｖ）は、センスアンプで取り扱われる電圧であり、これがロウデコーダを形成する素子に印加されることはない。従って、ロウデコーダの耐圧設計に際して、正電圧ＶＰＭ（＝８Ｖ）と負電圧ＶＮＬ（＝−３Ｖ）との電位差（＝ＶＰＭ−ＶＮＬ）を考慮する必要はない。
【００８７】
また、プログラム動作時（ないしイレース動作時）の印加電圧条件は、リード動作時やベリファイ動作時の印加電圧条件と異なり、その変更に際してセンスアンプの動作点を見直す必要がないので、比較的低リスクであると言える。
【００８８】
＜マスクレイヤー削減＞
次に、メモリセル１０の製造時におけるマスクレイヤーの削減について、図６〜図８を参照しながら説明を行う。図６〜図８は、いずれもメモリセル１０の縦断面図である。なお、各図の上段には、それぞれ、従前の印加電圧制御（図２の左枠を参照）により駆動されるメモリセル１０の構造が描写されており、各図の下段には、それぞれ、新規な印加電圧制御（図２の右枠を参照）により駆動されるメモリセル１０の第１構造例〜第３構造例が描写されている。
【００８９】
各図で示したように、メモリセル１０は、ｐ型の半導体基板１００（図中ではＰＳＵＢと表記）に形成されたＰチャネル型電界効果トランジスタであり、ｎ型の高耐圧ウェル１１０（図中ではＨＶＮＷと表記）と、ｎ型のセルウェル１２０（図中ではＣＮＷと表記）と、ｐ型のドレイン領域１３０及びソース領域１４０と、チャネル領域１５０と、トンネル絶縁膜１６０と、フローティングゲート１７０（図中ではＦＧと表記）と、酸化絶縁膜１８０と、コントロールゲート１９０（図中ではＣＧと表記）と、を有する。
【００９０】
高耐圧ウェル１１０は、半導体基板１００に形成されたｎ型半導体領域である。
【００９１】
セルウェル１２０は、高耐圧ウェル１１０に形成されたｎ型半導体領域であり、メモリセル１０のバックゲートＢＧとして機能する。
【００９２】
ドレイン領域１３０及びソース領域１４０は、それぞれ、セルウェル１２０の表面近傍に所定の距離を隔てて形成されたｐ型半導体領域である。
【００９３】
チャネル領域１５０は、ドレイン領域１３０とソース領域１４０との間に挟まれたセルウェル１２０の表面近傍において、ｐ型の反転層が現れる領域である。
【００９４】
トンネル絶縁膜１６０は、ドレイン領域１３０とソース領域１４０との間に亘ってチャネル領域１５０上を被覆するように形成された絶縁体である。トンネル絶縁膜１６０は、酸化シリコンなどを用いて形成することが可能であり、その厚さは、一般に２．５〜５ｎｍ程度とされる。
【００９５】
フローティングゲート１７０は、トンネル絶縁膜１６０上に形成された電荷トラップ層であり、周囲とは電気的に絶縁されている。フローティングゲート１７０は、窒化シリコンなどを用いて形成することが可能であり、その厚さは、一般に１０ｎｍ程度とされる。
【００９６】
酸化絶縁膜１８０は、フローティングゲート１７０上に形成された絶縁体である。酸化絶縁膜１８０は、酸化シリコンなどを用いて形成することが可能であり、その厚さは、一般に５ｎｍ程度とされる。
【００９７】
コントロールゲート１９０は、酸化絶縁膜１８０上に形成された導電体であり、例えばポリシリコンを用いて形成することができる。このように、メモリセル１０のゲート電極は、酸化絶縁膜１８０を挟んだ２層構造となっている。
【００９８】
ところで、従前の印加電圧制御により駆動されるメモリセル１０では、各図の上段でそれぞれ示したように、３層の不純物拡散層１３１〜１３３を重ね合わせてドレイン領域１３０が形成されており、また、同じく３層の不純物拡散層１４１〜１４３を重ね合わせてソース領域１４０が形成されていた。
【００９９】
なお、不純物拡散層１３１及び１４１は、それぞれ、ドレイン領域１３０及びソース領域１４０のコンタクトに相当する。これらの不純物拡散層１３１及び１４１は、それぞれの不純物濃度が同一なので、共通のマスクレイヤーを用いて形成することができる。
【０１００】
また、不純物拡散層１３２及び１４２も、それぞれの不純物濃度が同一なので、共通のマスクレイヤーを用いて形成することができる。
【０１０１】
しかしながら、従前の印加電圧制御により駆動されるメモリセル１０では、バックゲート・ソース間の耐圧緩和を図りつつ、ソース領域１４０からフローティングゲート１７０への意図しない電荷注入（＝誤書き込み）を避けねばならないので、ドレイン領域１３０の不純物拡散層１３３よりも低濃度の不純物拡散層１４３をソース領域１４０に形成しておく必要があった。そのため、不純物拡散層１３３及び１４３については、それぞれの不純物濃度が異なるので、共通のマスクレイヤーを用いて形成することができなかった。
【０１０２】
従って、ドレイン領域１３０及びソース領域１４０を形成する工程には、少なくとも、（１）不純物拡散層１３１及び１４１を形成するためのマスクレイヤー、（２）不純物拡散層１３２及び１４２を形成するためのマスクレイヤー、（３）不純物拡散層１３３を形成するためのマスクレイヤー、並びに、（４）不純物拡散層１４３を形成するためのマスクレイヤーが必要であった。
【０１０３】
一方、新規な印加電圧制御により駆動されるメモリセル１０では、上記したバックゲート・ソース間の耐圧緩和が不要となる。そのため、例えば、図６の下段で示したように、ソース領域１４０の不純物拡散層１４３を省略することができるので、従前と比べて１工程分のマスクレイヤーを削減することが可能となる。
【０１０４】
また、例えば、図７の下段で示したように、不純物拡散層１３３よりも低濃度の不純物拡散層１４３に代えて、不純物拡散層１３３と同濃度の不純物拡散層１４３’をソース領域１４０に形成してもよい。これらの不純物拡散層１３３及び１４３’については、それぞれの不純物濃度が同一なので、共通のマスクレイヤーを用いて形成することができる。従って、不純物拡散層１４３を省略する場合と同様、従前と比べて１工程分のマスクレイヤーを削減することが可能となる。
【０１０５】
また、不純物拡散層１３３と同濃度の不純物拡散層１４３’をソース領域１４０に形成するのであれば、例えば、図８の下段で示したように、ドレイン領域１３０及びソース領域１４０のそれぞれにおいて、不純物拡散層１３２及び１４２を省略することもできる。従って、従前と比べて２工程分のマスクレイヤーを削減することが可能となる。
【０１０６】
なお、メモリセル１０の新規構造（＝各図下段）に着目すると、ソース領域１４０は、従前の構造（＝各図上段）と異なり、ドレイン領域１３０と異なる濃度の不純物拡散層を含まない構造、言い換えれば、ドレイン領域１３０と共通のマスクレイヤーを用いて形成することのできる構造であると言える。ただし、新規な印加電圧制御により駆動されるメモリセル１０について、従前の構造（＝各図上段）を採用することも任意である。
【０１０７】
＜省面積化＞
これまでの説明では、メモリ制御回路２０におけるプログラム動作の改善（＝新規な印加電圧制御）により、メモリセル１０におけるマスクレイヤーの削減、メモリ制御回路２０における高耐圧素子の削減、並びに、電源回路３０におけるレギュレータ（ＶＰＬ＿ＲＥＧ）の削減など、不揮発性半導体記憶装置１の省面積化が図られる旨に言及した。ただし、不揮発性半導体記憶装置１の更なる低コスト化や利便性向上を実現するためには、その省面積化を更に推し進めることが求められる。
【０１０８】
なお、不揮発性半導体記憶装置１の更なる省面積化を図る上では、電源回路３０の内部でレイアウト制約の大きい高耐圧素子ＨＶの比率を下げることが重要となる。そのためには、例えば、電源回路３０に含まれるレギュレータの電圧制限を見直し、素子の耐圧オーバーを未然に防ぐことにより、中耐圧素子ＭＶを極力増やして高耐圧素子ＨＶを減らすことが望ましいと言える。
【０１０９】
また、メモリセル１０、メモリ制御回路２０、電源回路３０、及び、ロジック回路４０それぞれの配置レイアウトを最適化し、配線領域を削減することも検討すべきである。
【０１１０】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１１】
本明細書中に開示されている不揮発性半導体記憶装置は、様々な電子機器（スマートフォン、タブレット、デジタルスチルカメラ、デジタルビデオカメラ、デジタルオーディオプレーヤ、ゲーム機器、パソコンなど）の記憶媒体として利用することが可能であり、その使用形態としては、ＵＳＢ［universal serial bus］メモリ、各種メモリカード、フラッシュＳＳＤ［solid state drive］、または、ＢＩＯＳ［basic input/output system］格納用メモリなどを挙げることができる。
【符号の説明】
【０１１２】
１    不揮発性半導体記憶装置（フラッシュメモリ）
１０    メモリセル（ＰＭＯＳＦＥＴ）
１１    選択メモリセル
１２    同一ＢＬ非選択メモリセル
１３    同一ＷＬ非選択メモリセル
１４    他のメモリセル
２０    メモリ制御回路
３０    電源回路
４０    ロジック回路
１００    半導体基板（ＰＳＵＢ）
１１０    高耐圧ウェル（ＨＶＮＷ）
１２０    セルウェル（ＣＮＷ）
１３０    ドレイン領域
１３１〜１３３    不純物拡散層
１４０    ソース領域
１４１〜１４３    不純物拡散層
１５０    チャネル領域
１６０    トンネル絶縁膜
１７０    フローティングゲート
１８０    酸化絶縁膜
１９０    コントロールゲート
【図１】
2018190477.tif 000003
【図２】
2018190477.tif 000004
【図３】
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【図４】
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【図５】
2018190477.tif 000007
【図６】
2018190477.tif 000008
【図７】
2018190477.tif 000009
【図８】
2018190477.tif 000010