(57)【要約】【課題】  特性劣化を抑制しつつ耐電圧が向上する双方向スイッチ回路を提供すること。【解決手段】  双方向スイッチ回路は、直列接続されたＬ段（Ｌは３以上の整数）のＦＥＴを含むＦＥＴ群であって、ＦＥＴ群の一端と他端との間の双方向における信号の導通を制御するＦＥＴ群と、複数の容量素子と、を備え、ＦＥＴ群は、一端に最も近い第１ＦＥＴと、他端に最も近い第２ＦＥＴと、を含み、複数の容量素子は、第１ＦＥＴから順に各ＦＥＴに並列接続されたＭ段（Ｍは１以上Ｌ未満の整数）の容量素子を含む第１容量素子グループと、第２ＦＥＴから順に各ＦＥＴに並列接続されたＮ段（Ｎは１以上Ｌ−Ｍ以下の整数）の容量素子を含む第２容量素子グループと、を備え、第１容量素子グループの容量値は、一端に近いほど大きく、第２容量素子グループの容量値は、他端に近いほど大きい。【選択図】図１
2018207363.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたＬ段（Ｌは３以上の整数）のＦＥＴを含むＦＥＴ群であって、前記ＦＥＴ群の一端と他端との間の双方向における信号の導通を制御するＦＥＴ群と、
複数の容量素子と、
を備え、
前記ＦＥＴ群は、前記一端に最も近い第１ＦＥＴと、前記他端に最も近い第２ＦＥＴと、を含み、
前記複数の容量素子は、前記第１ＦＥＴから順に各ＦＥＴに並列接続されたＭ段（Ｍは１以上Ｌ未満の整数）の容量素子を含む第１容量素子グループと、前記第２ＦＥＴから順に各ＦＥＴに並列接続されたＮ段（Ｎは１以上Ｌ−Ｍ以下の整数）の容量素子を含む第２容量素子グループと、を備え、
前記第１容量素子グループの容量値は、前記一端に近いほど大きく、前記第２容量素子グループの容量値は、前記他端に近いほど大きい、
双方向スイッチ回路。
【請求項２】
前記第１容量素子グループに含まれる容量素子の段数及び前記第２容量素子グループに含まれる容量素子の段数が、Ｍ＝Ｎを満たし、
前記第１容量素子グループにおける前記一端側から数えてｋ番目（ｋは１以上Ｍ以下の少なくとも一つの整数）の容量素子の容量値と、前記第２容量素子グループにおける前記他端側から数えてｋ番目の容量素子の容量値とが等しい、
請求項１に記載の双方向スイッチ回路。
【請求項３】
前記第１容量素子グループに含まれる容量素子の段数及び前記第２容量素子グループに含まれる容量素子の段数が、Ｍ＝Ｎを満たし、
前記第１容量素子グループにおける前記一端側から数えてｋ番目（ｋは１以上Ｍ以下の任意の整数）の容量素子の容量値と、前記第２容量素子グループにおける前記他端側から数えてｋ番目の容量素子の容量値とが等しい、
請求項１に記載の双方向スイッチ回路。
【請求項４】
前記ＦＥＴ群に含まれるＦＥＴの段数、並びに前記第１容量素子グループ及び前記第２容量素子グループに含まれる容量素子の段数が、Ｌ＞Ｍ＋Ｎを満たす、
請求項１から３のいずれか一項に記載の双方向スイッチ回路。
【請求項５】
前記ＦＥＴ群に含まれるＬ段のＦＥＴは、それぞれ、前記双方向スイッチ回路が形成された基板の主面の平面視において、当該主面と平行する第１方向に延在するドレイン電極及び前記第１方向の反対方向に延在するソース電極を備え、
前記ドレイン電極及び前記ソース電極は、前記主面と平行かつ前記第１方向と直交する第２方向に沿って重なる領域を有し、
前記容量素子は、前記ドレイン電極及び前記ソース電極の前記重なる領域により形成される、
請求項１から４のいずれか一項に記載の双方向スイッチ回路。
【請求項６】
前記ＦＥＴ群は、前記第１容量素子グループに対応する第１ＦＥＴグループと、前記第２容量素子グループに対応する第２ＦＥＴグループと、を備え、
前記ドレイン電極及び前記ソース電極の前記重なる領域の前記第１方向に平行な長さは、前記第１ＦＥＴグループにおいて前記一端に近いほど長く、前記第２ＦＥＴグループにおいて前記他端に近いほど長い、
請求項５に記載の双方向スイッチ回路。
【請求項７】
前記第１容量素子グループに含まれる容量素子の段数及び前記第２容量素子グループに含まれる容量素子の段数が、Ｍ＝Ｎを満たし、
前記第１ＦＥＴグループにおける前記一端側から数えてｋ番目（ｋは１以上Ｍ以下の任意の整数）のＦＥＴの前記重なる領域の前記第１方向に平行な長さと、前記第２ＦＥＴグループにおける前記他端側から数えてｋ番目のＦＥＴの前記重なる領域の前記第１方向に平行な長さとが等しい、
請求項６に記載の双方向スイッチ回路。
【請求項８】
前記ＦＥＴ群は、前記第１ＦＥＴグループと前記第２ＦＥＴグループの間に接続された第３ＦＥＴグループをさらに備え、
前記第３ＦＥＴグループに含まれるＦＥＴは、前記重なる領域を有しない、
請求項７に記載の双方向スイッチ回路。
【請求項９】
３つの入力端子と、
３つの出力端子と、
請求項１から８のいずれか一項に記載の双方向スイッチ回路を通じて、前記３つの入
力端子の１つと前記３つの出力端子の１つとを電気的に接続する９つの経路と、
を備える、スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向スイッチ回路及びスイッチ装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体通信機に搭載されるスイッチ回路においては、例えば電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられる。ＦＥＴにより構成されるスイッチ回路において、比較的高い入力電圧に対応するため、複数のＦＥＴを多段接続することによりスイッチ回路の耐電圧を向上させる構成が知られている。当該構成においては、多段接続されたＦＥＴの段数によって分圧された電圧が各ＦＥＴのソース・ドレイン間にかかるため、当該ＦＥＴの段数に応じた入力許容電圧を得ることができる。
【０００３】
ここで、各ＦＥＴは寄生容量を含むため、当該寄生容量の影響により、入力端子に供給される信号の電圧が均等に分圧されず、各ＦＥＴのソース・ドレイン間にかかる電圧が出力端子側から入力端子側にかけて徐々に大きくなる現象が生じる。この場合、入力端子に比較的近いＦＥＴのソース・ドレイン間に耐電圧を超える電圧がかかり、当該ＦＥＴが破壊される恐れがある。従って、スイッチ回路における入力電圧の増大によるＦＥＴの破壊を防止するためには、ソース・ドレイン間電圧の不均一が解消されることが好ましい。
【０００４】
例えば特許文献１には、一方の端子に最も近いＦＥＴから連続するいくつかのＦＥＴにまたがって並列接続された容量素子を追加的に設けることにより、各ＦＥＴのソース・ドレイン間電圧の均等な分配を図る構成が開示されている。当該構成においては、一方の端子に最も近いＦＥＴのソース（すなわち、入力信号による電圧振幅が比較的大きい端子）と各ＦＥＴのドレインが直接接続されることにより、各ＦＥＴのドレイン電圧が引き上げられ、ソース・ドレイン間電圧の不均一の解消が図られている。また、当該構成においては、他方の端子からも同様に、連続するいくつかのＦＥＴにまたがって並列接続された容量素子が追加的に設けられている。これにより、一方又は他方のいずれの端子から信号が供給された場合であってもソース・ドレイン間電圧の不均一の解消を図ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第９１０６２２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示される構成によると、追加的に設けられる容量素子が一方又は他方の端子に最も近いＦＥＴから接続されるため、当該容量素子の容量値が比較的大きくなり、スイッチ回路のオフ時における挿入損失やアイソレーション等の特性が劣化する問題がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、特性劣化を抑制しつつ耐電圧が向上する双方向スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するため、本発明の一側面に係る双方向スイッチ回路は、直列接続されたＬ段（Ｌは３以上の整数）のＦＥＴを含むＦＥＴ群であって、ＦＥＴ群の一端と他端との間の双方向における信号の導通を制御するＦＥＴ群と、複数の容量素子と、を備え、ＦＥＴ群は、一端に最も近い第１ＦＥＴと、他端に最も近い第２ＦＥＴと、を含み、複数の容量素子は、第１ＦＥＴから順に各ＦＥＴに並列接続されたＭ段（Ｍは１以上Ｌ未満の整数）の容量素子を含む第１容量素子グループと、第２ＦＥＴから順に各ＦＥＴに並列接続されたＮ段（Ｎは１以上Ｌ−Ｍ以下の整数）の容量素子を含む第２容量素子グループと、を備え、第１容量素子グループの容量値は、一端に近いほど大きく、第２容量素子グループの容量値は、他端に近いほど大きい。
【発明の効果】
【０００９】
本発明によれば、特性劣化を抑制しつつ耐電圧が向上する双方向スイッチ回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る双方向スイッチ回路１の構成例を示す図である。
【図２】図１に示される双方向スイッチ回路１の等価回路を示す図である。
【図３】本発明の一実施形態に係る双方向スイッチ回路１のレイアウトの一部を概略的に示す平面図である。
【図４】本発明の一実施形態に係る双方向スイッチ回路１が適用される構成の一例を示す図である。
【図５】本発明の一実施形態に係る双方向スイッチ回路１が適用される構成の他の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１２】
図１は、本発明の一実施形態に係る双方向スイッチ回路１の構成例を示す図であり、図２は、図１に示される双方向スイッチ回路１の等価回路を示す図である。双方向スイッチ回路１が用いられる装置は特に限定されないが、本明細書においては一例として、携帯電話等の移動体通信機に搭載される電力増幅モジュールに用いられる場合を想定して説明する。より具体的には、例えば双方向スイッチ回路１は、周波数が数ＧＨｚ程度の無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号の端子から端子への導通を制御するスイッチとして利用されてもよい。特に双方向スイッチ回路１は、後述の通り高い入力電圧を許容するため、電力増幅器からアンテナまでの間（すなわち、ＲＦ信号が電力増幅器により増幅された後の信号経路）に設けられたバンド切り替えスイッチやアンテナスイッチ等として利用されてもよい。双方向スイッチ回路１の適用例の詳細については後述する。
【００１３】
図１に示されるように、双方向スイッチ回路１は、例えば、端子１０，１２、６段のＦＥＴ２１〜２６及び４段の容量素子３１〜３４を備える。なお、ＦＥＴ及び容量素子の段数は例示であり、これに限定されない。また、以下ではＦＥＴの一例として、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いて説明する。なお、ＰチャネルＭＯＳＦＥＴを用いた構成においても同様の効果を得ることができるが、ＮチャネルＭＯＳＦＥＴを用いた構成と同様であるため詳細な説明は省略する。
【００１４】
６段のＦＥＴ２１〜２６は、端子１０（一端）と端子１２（他端）との間において多段接続されている。具体的には、端子１０に最も近いＦＥＴ２１（第１ＦＥＴ）から端子１２に最も近いＦＥＴ２６（第２ＦＥＴ）まで、隣接するＦＥＴのドレインとソースが接続され、６段のＦＥＴが直列接続されている。当該６段のＦＥＴは、一つのＦＥＴ群を構成する。また、以下の説明において、端子１０に最も近いＦＥＴ２１から数えて２段のＦＥＴ２１，２２をＦＥＴグループＧ１（第１ＦＥＴグループ）と呼び、端子１２に最も近いＦＥＴ２６から数えて２段のＦＥＴ２６，２５をＦＥＴグループＧ２（第２ＦＥＴグループ）と呼び、ＦＥＴグループＧ１とＦＥＴグループＧ２との間に接続された２段のＦＥＴ２３，２４をＦＥＴグループＧ３（第３ＦＥＴグループ）と呼ぶ。
【００１５】
また、図示は省略されているが、ＦＥＴ２１〜２６のゲートには、それぞれ制御電圧が供給される。当該制御電圧に応じて全てのＦＥＴがオンとなると、端子１０と端子１２との間が導通される。このとき、端子１０から入力信号ＲＦｉｎが供給される場合は、ＦＥＴ２１〜２６を経由して端子１２から出力信号ＲＦｏｕｔが出力される。端子１２から入力信号ＲＦｉｎが供給される場合は、ＦＥＴ２６〜２１を経由して端子１０から出力信号ＲＦｏｕｔが出力される。一方、少なくとも１段のＦＥＴがオフとなると、端子１０と端子１２との間は導通されず、出力信号は出力されない。このように、双方向スイッチ回路１は、例えば端子１０と端子１２との間の信号の導通を双方向に制御する。なお、以下では端子１０からＲＦ信号が供給され、端子１２から当該ＲＦ信号が出力される場合を例として説明する。
【００１６】
図２に示されるように、オフ時のＦＥＴ２１〜２６は、直列接続された６段の容量素子４１〜４６として等価的に表される。また、各ＦＥＴの寄生容量は、一端が信号経路に接続され、他端が接地された容量素子５１〜５５として等価的に表される。従って、仮に双方向スイッチ回路１が後述する容量素子３１〜３４を備えていない場合、端子１０に電圧がかかると、容量素子５１〜５５（すなわち、ＦＥＴ２１〜２６の寄生容量）の影響により、容量素子４１〜４６（すなわち、ＦＥＴ２１〜２６のソース・ドレイン間）にかかる電圧が不均衡となる。具体的には、端子１０側から端子１２側を見たインピーダンスは端子１０に近いほど大きいため、端子１０に近いＦＥＴほどソース・ドレイン間に高い電圧がかかる。従って、双方向スイッチ回路の入力許容電圧は、端子１０に最も近いＦＥＴ２１の耐電圧によって制限される。例えば、１段のＦＥＴの耐電圧が４Ｖである場合、６段のＦＥＴが直列接続されれば、全体としての理想的な許容電圧は４×６＝２４Ｖである。しかし、実際にはソース・ドレイン間電圧の不均衡により、許容電圧は例えば１６Ｖ程度に留まる。この点、双方向スイッチ回路１においては、一部のＦＥＴのソース・ドレイン間に容量素子３１〜３４が追加的に並列接続されることにより、ＲＦ信号が供給される端子に近いＦＥＴのソース・ドレイン間電圧の上昇を抑制することができる。以下に、容量素子３１〜３４について詳細に説明する。
【００１７】
容量素子３１〜３４は、それぞれ、ＦＥＴグループＧ１，Ｇ２に含まれるＦＥＴのソース・ドレイン間に並列接続されている。なお、以下の説明においては便宜上、ＦＥＴのソース・ドレイン間に接続される要素が「容量素子」であるものとして記載するが、当該要素は必ずしも「素子」である必要はなく、後述するように電荷の蓄積により「容量素子」と同様の機能を有する他の構成を含むものとする。容量素子３１，３２（第１容量素子グループ）は、それぞれ、ＦＥＴ２１，２２に並列接続され、容量素子３３，３４（第２容量素子グループ）は、それぞれ、ＦＥＴ２５，２６に並列接続される。当該容量素子３１〜３４の容量値の調整により、寄生容量に起因するインピーダンスの相違を補償することができる。
【００１８】
具体的には、例えば容量素子３１の容量値は、容量素子３２の容量値より大きい。これにより、端子１０からＲＦ信号が供給される場合に、端子１０に近いＦＥＴ２１，２２のソース・ドレイン間電圧の上昇を抑制することができる。また、同様に、容量素子３４の容量値は、容量素子３３の容量値より大きい。これにより、端子１２からＲＦ信号が供給される場合に、端子１２に近いＦＥＴ２６，２５のソース・ドレイン間電圧の上昇を抑制することができる。
【００１９】
ここで、ＦＥＴの段数をＬ段（Ｌは３以上の整数）とし、ＦＥＴグループＧ１に含まれるＦＥＴに接続される容量素子の段数をＭ段（Ｍは１以上Ｌ未満の整数）とし、ＦＥＴグループＧ２に含まれるＦＥＴに接続される容量素子の段数をＮ段（Ｎは１以上Ｌ−Ｍ以下の整数）とすると、本実施形態はＭ＝Ｎを満たす。さらに、端子１０側から数えてｋ番目（ｋは１以上Ｍ以下の任意の整数）の容量素子の容量値と、端子１２側から数えてｋ番目の容量素子の容量値とが実質的に等しい。すなわち、端子１０から数えて１番目の容量素子３１と端子１２から数えて１番目の容量素子３４の容量値、並びに端子１０から数えて２番目の容量素子３２と端子１２から数えて２番目の容量素子３３の容量値は、それぞれ実質的に等しい。ここで、「実質的に等しい」とは、端子１０，１２からそれぞれ数えてｋ番目の容量素子の容量値が厳密に等しい場合に限られるものではなく、例えば双方向スイッチ回路の製造時に発生し得る製造ばらつき等に起因する誤差を含む意である。具体的には、例えば容量素子３１，３４の容量値はいずれも４０ｆＦ程度であり、容量素子３２，３３の容量値はいずれも２０ｆＦ程度であってもよい。すなわち、各容量素子の容量値が、端子１０から端子１２に接続された複数のＦＥＴの中央（図１に示される例においては、ＦＥＴ２３，２４の間のノード）を基準として、端子１０側及び端子１２側に向かって対称となるように調整されている。これにより、ＲＦ信号が双方向に供給される場合において、いずれの方向であっても、ＲＦ信号が供給される端子に近いＦＥＴのソース・ドレイン間電圧の上昇を等しく抑制し、耐電圧を向上させることができる。
【００２０】
また、特許文献１に開示される構成（以下、従来例とも呼ぶ。）においては、全ての容量素子が両端子のいずれか一方に近いＦＥＴから直接接続される。従って、追加される容量素子の容量値の総量が増え、双方向スイッチ回路の挿入損失やアイソレーション等の特性の劣化や回路規模の増大を招き得る。一方、双方向スイッチ回路１においては、各容量素子が各ＦＥＴに並列接続されるため、従来例に比べて追加される容量素子の容量値の総量を削減することができる。従って、双方向スイッチ回路１によると、従来例に比べて特性劣化や回路規模の増大を抑制しつつ、双方向の耐電圧を向上させることができる。
【００２１】
なお、図１に示されるように、双方向スイッチ回路１は上記複数のＦＥＴの中央付近に容量素子が並列接続されないＦＥＴグループＧ３を備える。言い換えると、Ｌ＞Ｍ＋Ｎが成立している。このように、全てのＦＥＴに容量素子が並列接続されていなくてもよく、端子１０及び端子１２から数えていくつかのＦＥＴに容量素子が接続されていればよい。また、容量素子が並列接続されないＦＥＴは２段に限られず、１段又は３段以上であってもよい。もしくは、全てのＦＥＴに容量素子が並列接続されていてもよい。
【００２２】
また、ＦＥＴ及び容量素子の段数は特に限定されず、ＦＥＴグループＧ１に接続される容量素子は端子１０に近いほど容量値が大きく、ＦＥＴグループＧ２に接続される容量素子は端子１２に近いほど容量値が大きければよい。例えば、ＦＥＴグループＧ１に接続される容量素子のうち、端子１０側から数えてｋ番目（ｋは１以上Ｍ以下の少なくとも一つの整数）の容量素子の容量値が、端子１２側から数えてｋ番目の容量素子の容量値と実質的に等しく、他の容量素子の容量値は、ＦＥＴグループＧ２に接続される対応する容量素子の容量値と異なっていてもよい。あるいは、ＦＥＴグループＧ１に接続される全ての容量素子の容量値が、ＦＥＴグループＧ２に接続される対応する容量素子の容量値と異なっていてもよい。すなわち、各容量素子の容量値は、端子１０から端子１２に接続された複数のＦＥＴの中央を基準として、端子１０側及び端子１２側に向かって非対称となるように調整されていてもよい。
【００２３】
また、多段接続されたＦＥＴは、図１に示されるように個別のＦＥＴが直列接続されてもよく、又はマルチゲートＦＥＴが利用されてもよい。
【００２４】
また、ＦＥＴ２１〜２６はＭＯＳＦＥＴに限られず、例えばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、ＭＥＳＦＥＴ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴであってもよい。
【００２５】
次に、図３を参照しつつ、双方向スイッチ回路１のレイアウトの一例について説明する。図３は、本発明の一実施形態に係る双方向スイッチ回路１のレイアウトの一部を概略的に示す平面図である。なお、図３においては、説明の便宜上、双方向スイッチ回路１と対応する要素には上記で用いた符号と同一の符号を付して説明を省略する。また、図３に示される平面図は、双方向スイッチ回路１が形成される基板の主面の平面視における双方向スイッチ回路１の一部を示しており、ＦＥＴの段数及びＦＥＴのフィンガー数はこれに限定されない。
【００２６】
双方向スイッチ回路１は、直交するＸ軸及びＹ軸により規定されるＸＹ平面に平行な主面を有する基板（不図示）上に形成される。双方向スイッチ回路１におけるＦＥＴ群は、当該基板の主面上であって、Ｘ軸方向に沿って順に配列された複数のＦＥＴ２１〜２６により構成される。また、ＦＥＴの各段は、Ｙ軸方向に沿って配列された複数のフィンガーＦ１〜Ｆ３により構成される。ＦＥＴ２１〜２６上に形成された電極により、ＦＥＴ２１〜２６が直列接続される。
【００２７】
具体的には、ＦＥＴ２１を例とすると、ドレイン電極Ｄ１は、複数のフィンガーのドレインを電気的に接続するようにＹ軸方向に沿って延在しつつ、フィンガーごとに端子１０側から端子１２側に向かってＸ軸正方向（第１方向）に沿って延在している。一方、ソース電極Ｓ１は、複数のフィンガーのソースを電気的に接続するようにＹ軸方向に沿って延在しつつ、フィンガーごとに端子１２側から端子１０側に向かってＸ軸負方向（第１方向の反対方向）に沿って延在している。ドレイン電極Ｄ１及びソース電極Ｓ１には、それぞれ、ＦＥＴのドレイン及びソースとの電気的導通を図る複数のビアｂ１が形成されている。また、ソース電極Ｓ１は、ＦＥＴ２１に隣接するＦＥＴ２２のドレイン電極を兼ねている。このように、ＦＥＴ２２〜２６においてもＦＥＴ２１と同様に電極が配置される。なお、ゲート電極（不図示）は、例えばドレイン電極Ｄ１及びソース電極Ｓ１とは異なる層に形成される。
【００２８】
ＦＥＴ２１においては、ドレイン電極Ｄ１及びソース電極Ｓ１がそれぞれＸ軸方向と平行に延在している。これにより、ドレイン電極Ｄ１及びソース電極Ｓ１がＹ軸正方向（第２方向）に重なり合う領域（以下、「重複領域」とも呼ぶ。）Ｒ１が形成される。当該重複領域Ｒ１では、ドレイン電極Ｄ１とソース電極Ｓ１との間に電荷が蓄積されるため、容量素子と同様の機能を備えることとなる。従って、当該重複領域Ｒ１により、図１に示される容量素子３１が形成される。なお、ＦＥＴ２２，２５，２６においても同様に、ドレイン電極とソース電極との重複領域Ｒ２，Ｒ３，Ｒ４が形成される。
【００２９】
また、重複領域Ｒ１〜Ｒ４のＸ軸方向に平行な長さに応じて、容量素子３１〜３４の容量値が調整される。すなわち、ドレイン電極及びソース電極のＸ軸方向に平行な長さは、ＦＥＴグループＧ１においては端子１０に近いほど長く、ＦＥＴグループＧ２においては端子１２に近いほど長い。これにより、ＦＥＴグループＧ１，Ｇ２において、端子に近いＦＥＴに接続された容量素子の容量値ほど大きくすることができる。また、端子１０側から数えて１番目の重複領域Ｒ１と端子１２側から数えて１番目の重複領域Ｒ４の長さ、並びに端子１０側から数えて２番目の重複領域Ｒ２と端子１２側から数えて２番目の重複領域Ｒ３の長さとが実質的に等しい。なお、ＦＥＴグループＧ３に含まれるＦＥＴ２３，２４のように、重複領域を形成しないことにより、ソース・ドレイン間に容量素子を付加しない構成とすることも可能である。
【００３０】
このように、ドレイン電極及びソース電極のＸ軸方向と平行な長さに応じて容量値を調整することにより、容量素子３１〜３４を備えない構成から比較的容易に、かつ回路面積の増大を抑制しつつ双方向スイッチ回路１を形成することができる。
【００３１】
なお、図３においては、ＦＥＴ２１〜２６が一列に配列される例が示されているが、ＦＥＴ２１〜２６は、必ずしも一列に配列されなくてもよい。特に、本発明においては容量素子３１〜３４がそれぞれのＦＥＴ上に形成されるため、ＦＥＴが分かれて配置されてもよい。すなわち、本発明においては、従来例に比べて各ＦＥＴ２１〜２６のレイアウトの自由度が高い。
【００３２】
次に、図４及び図５を参照しつつ、上述の双方向スイッチ回路１の適用例について説明する。図４は、本発明の一実施形態に係る双方向スイッチ回路１が適用される構成の一例を示す図であり、図５は、本発明の一実施形態に係る双方向スイッチ回路１が適用される構成の他の一例を示す図である。
【００３３】
図４は、双方向スイッチ回路１が、３つの入力端子、３つの出力端子及び９つの経路を備える３入力３出力（３Ｐ３Ｔ：３−Ｐｏｌｅ  ３−Ｔｈｒｏｗ）スイッチに適用される場合の例を示している。スイッチ装置１００は、送信回路（不図示）から供給される送信信号を、端子Ｔ１〜Ｔ３からいずれかの端子ＡＮＴ１〜ＡＮＴ３に振り分けて導通させ、アンテナ（不図示）に出力する。また、スイッチ装置１００は、アンテナが受信した受信信号を、端子ＡＮＴ１〜ＡＮＴ３からいずれかの端子Ｔ１〜Ｔ３に振り分けて導通させ、受信回路（不図示）に出力する。このように、スイッチ装置１００は、双方向に信号が導通されるものとする。
【００３４】
具体的には、スイッチ装置１００は、スイッチ回路ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３１〜ＳＷ３３，ＳＷ１０，ＳＷ２０，ＳＷ３０を備える。スイッチ装置１００が、例えば端子Ｔ１から端子ＡＮＴ１に送信信号を導通する場合（図４実線矢印参照）、スイッチ回路ＳＷ１１のみがオンとなり、他のスイッチ回路はオフとなる。このとき、スイッチ回路ＳＷ１２，ＳＷ１３の端子Ｔ１側と、スイッチ回路ＳＷ２１，ＳＷ３１の端子ＡＮＴ１側と、スイッチ回路ＳＷ１０の端子Ｔ１側にＲＦ信号が流れ込もうとするため、比較的大きな電圧がかかる（図４丸印参照）。同様に、例えば端子Ｔ２から端子ＡＮＴ２に送信信号を導通する場合（図４破線矢印参照）、スイッチ回路ＳＷ２１，ＳＷ２３の端子Ｔ２側と、スイッチ回路ＳＷ１２，ＳＷ３２の端子ＡＮＴ２側と、スイッチ回路ＳＷ２０の端子Ｔ２側にＲＦ信号が流れ込もうとするため、比較的大きな電圧がかかる。
【００３５】
このようにして、スイッチ回路ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３１〜ＳＷ３３には、オフ時に両端子側から比較的大きな電圧がかかり得る。従って、当該スイッチ回路ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３１〜ＳＷ３３に上述の双方向スイッチ回路１の構成を適用することにより、双方向のＲＦ信号の導通において耐電圧が向上し、本発明が好適に機能し得る。
【００３６】
なお、スイッチ回路ＳＷ１０，ＳＷ２０，ＳＷ３０は、一端には比較的大きな電圧がかかるものの、他端は接地されている。従って、上述した双方向スイッチ回路１の代わりに、例えば双方向スイッチ回路１のうちＦＥＴに並列接続される容量素子の容量値が、一端側から他端側に向かって減少するように調整されたスイッチ回路が適用されてもよい。
【００３７】
また、端子Ｔ１〜Ｔ３と端子ＡＮＴ１〜ＡＮＴ３の数はこれに限られず、１つ又は２つであってもよく、４つ以上であってもよい。また、図４では、端子Ｔ１〜Ｔ３の各々と端子ＡＮＴ１〜ＡＮＴ３の各々との全ての組み合わせが接続された例が示されているが、必ずしも全ての組み合わせが接続されていなくてもよい。
【００３８】
図５は、双方向スイッチ回路１が２入力２出力（ＤＰＤＴ：Ｄｏｕｂｌｅ−Ｐｏｌｅ  Ｄｏｕｂｌｅ−Ｔｈｒｏｗ）スイッチに適用される場合の例を示している。スイッチ装置２００は、端子Ｐ１−Ｐ３間及び端子Ｐ２−Ｐ４間を導通させるか（図５実線矢印参照）、あるいは端子Ｐ１−Ｐ４間及び端子Ｐ２−Ｐ３間を導通させる（図５破線矢印参照）ように機能する。
【００３９】
具体的には、スイッチ装置２００は、スイッチ回路ＳＷ４０ａ，ＳＷ４０ｂ，ＳＷ４１ａ，ＳＷ４１ｂ，ＳＷ４２ａ，ＳＷ４２ｂ，ＳＷ４３ａ，ＳＷ４３ｂ，ＳＷ５０〜ＳＷ５３を備える。なお、例えばスイッチ回路ＳＷ４０ａ，ＳＷ４０ｂは、図５においては２つのスイッチ回路として図示されているが、オン及びオフの切り替え動作は同一であり、一つのスイッチ回路（以下、スイッチ回路ＳＷ４０ａ，ＳＷ４０ｂをまとめて「スイッチ回路ＳＷ４０」とも呼ぶ。）とみなすことができる。他のスイッチ回路ＳＷ４１，ＳＷ４２，ＳＷ４３においても同様である。
【００４０】
スイッチ装置２００が、例えば端子Ｐ１−Ｐ３間及び端子Ｐ２−Ｐ４間を導通させる場合、スイッチ回路ＳＷ４０，ＳＷ４１，ＳＷ５２，ＳＷ５３がオンとなり、他のスイッチ回路はオフとなる。このとき、スイッチ回路ＳＷ４２の端子Ｐ１，Ｐ４側と、スイッチ回路ＳＷ４３の端子Ｐ２，Ｐ３側と、スイッチ回路ＳＷ５０，ＳＷ５１の信号経路側にＲＦ信号が流れ込もうとするため、比較的大きな電圧がかかる（図５丸印参照）。すなわち、スイッチ回路ＳＷ４２，ＳＷ４３には両端子側から比較的大きな電圧がかかり得る。同様に、スイッチ装置２００が、例えば端子Ｐ１−Ｐ４間及び端子Ｐ２−Ｐ３間を導通させる場合、スイッチ回路ＳＷ４０，ＳＷ４１には両端子側から比較的大きな電圧がかかり得る。従って、当該スイッチ回路ＳＷ４０〜ＳＷ４３に上述の双方向スイッチ回路１の構成を適用することにより、双方向のＲＦ信号の導通において耐電圧が向上し、本発明が好適に機能し得る。なお、例えばスイッチ回路ＳＷ４０に双方向スイッチ回路１の構成が適用される場合、スイッチ回路４０ａとスイッチ回路４０ｂとの接続点が上述のＦＥＴの中央に該当し、当該接続点を基準として各容量素子の容量値が対称となる。
【００４１】
なお、スイッチ回路ＳＷ５０〜ＳＷ５３は、一端には比較的大きな電圧がかかるものの、他端は接地されている。従って、上述した双方向スイッチ回路１の代わりに、例えば双方向スイッチ回路１のうちＦＥＴに並列接続される容量素子の容量値が、信号経路側から接地側に向かって減少するように調整されたスイッチ回路が適用されてもよい。
【００４２】
上述の図４及び図５に示されるスイッチ装置１００，２００の構成は例示であり、双方向スイッチ回路１が適用される構成はこれに限定されない。
【００４３】
以上、本発明の例示的な実施形態について説明した。双方向スイッチ回路１は、端子１０と端子１２との間に直列接続されたＦＥＴ２１〜２６と、ＦＥＴ２１，２２，２５，２６にそれぞれ並列接続された容量素子３１〜３４とを備え、容量素子３１，３２の容量値は端子１０に近いほど大きく、容量素子３３，３４の容量値は端子１２に近いほど大きい。このように、容量素子３１〜３４の容量値を調整することにより、ＦＥＴの寄生容量に起因するインピーダンスの相違が補償され、ＲＦ信号が供給される端子に近いＦＥＴのソース・ドレイン間電圧の上昇を抑制することができる。従って、双方向スイッチ回路１によると、耐電圧を向上することができる。
【００４４】
また、容量素子の容量値は特に限定されないが、例えば一方の端子側の容量素子のうち少なくとも一つの容量値が、他方の端子側の対応する容量素子の容量値と等しくてもよい。
【００４５】
また、双方向スイッチ回路１は、端子１０側の容量素子３１，３２の段数と、端子１２側の容量素子３３，３４の段数が等しく、各容量素子の容量値がＦＥＴの中央を基準として対称である。従って、ＲＦ信号がいずれの方向に供給された場合であっても、ＲＦ信号が供給される端子に近いＦＥＴのソース・ドレイン間電圧の上昇が等しく抑制され、耐電圧を向上させることができる。
【００４６】
また、ＦＥＴに並列接続される容量素子の段数は特に限定されないが、容量素子の総数はＦＥＴの総数より少なくてもよく、図１に示されるように、例えばＦＥＴの中央付近において容量素子が接続されないＦＥＴがあってもよい。
【００４７】
また、双方向スイッチ回路１が形成される基板の主面の平面視において、ドレイン電極及びソース電極がそれぞれＸ軸方向と平行に延在し、ドレイン電極及びソース電極がＹ軸方向に重なり合う重複領域Ｒ１〜Ｒ４が形成される。これにより、ドレイン電極とソース電極との間に電荷が蓄積され、図１に示される容量素子３１〜３４が形成される。従って、容量素子３１〜３４を備えない構成から比較的容易に、かつ回路面積の増大を抑制しつつ双方向スイッチ回路１を形成することができる。
【００４８】
また、双方向スイッチ回路１において、重複領域Ｒ１〜Ｒ４のＸ軸方向に平行な長さは、端子１０，１２に近いほど長い。これにより、ＦＥＴグループＧ１，Ｇ２において、端子１０，１２に近いＦＥＴに接続された容量素子の容量値を大きくすることができる。
【００４９】
また、双方向スイッチ回路１において、端子１０側から数えて１番目の重複領域Ｒ１と端子１２側から数えて１番目の重複領域Ｒ４の長さ、並びに端子１０側から数えて２番目の重複領域Ｒ２と端子１２側から数えて２番目の重複領域Ｒ３の長さとが実質的に等しい。これにより、ＲＦ信号がいずれの方向に供給された場合であっても、ＲＦ信号が供給される端子に近いＦＥＴのソース・ドレイン間電圧の上昇が等しく抑制され、耐電圧を向上させることができる。
【００５０】
また、ＦＥＴに並列接続される容量素子の段数は特に限定されないが、容量素子の総数はＦＥＴの総数より少なくてもよく、図３に示されるように、例えばドレイン電極及びソース電極が重なり合う領域を有しないＦＥＴがあってもよい。
【００５１】
また、双方向スイッチ回路１が適用される構成は特に限定されないが、例えば３入力３出力のスイッチ装置に用いられてもよい。
【００５２】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００５３】
１…双方向スイッチ回路、１０，１２，Ｔ１〜Ｔ３，ＡＮＴ１〜ＡＮＴ３，Ｐ１〜Ｐ４…端子、２１〜２６…ＦＥＴ、３１〜３４，４１〜４６，５１〜５５…容量素子、１００，２００…スイッチ装置、Ｇ１〜Ｇ３…ＦＥＴグループ、Ｆ１〜Ｆ３…フィンガー、Ｄ１…ドレイン電極、Ｓ１…ソース電極、ｂ１…ビア、Ｒ１〜Ｒ４…重複領域、ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３１〜ＳＷ３３，ＳＷ１０，ＳＷ２０，ＳＷ３０，ＳＷ４０〜ＳＷ４３，ＳＷ５０〜ＳＷ５３…スイッチ回路
【図１】
2018207363.tif 000003
【図２】
2018207363.tif 000004
【図３】
2018207363.tif 000005
【図４】
2018207363.tif 000006
【図５】
2018207363.tif 000007