(57)【要約】【課題】ゼロクロスと交流電圧とを伝達する信号線の数を削減すること。【解決手段】検知装置は、交流電圧におけるゼロクロスのタイミングを示す情報と、交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成する。たとえば、検知装置は、交流電圧におけるゼロクロスのタイミングを示す第一エッジと、交流電圧の電圧レベルに応じて第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を重畳信号として生成する。【選択図】  図１
2018137733.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧におけるゼロクロスのタイミングを示す情報と、前記交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成することを特徴とする検知装置。
【請求項２】
前記交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を前記重畳信号として生成するパルス生成回路を有することを特徴とする請求項１に記載の検知装置。
【請求項３】
前記パルス生成回路は、
前記ゼロクロスのタイミングにおいて前記第一エッジを生成する第一エッジ回路と、
前記交流電圧の傾きに応じたタイミングに前記第二エッジを生成する第二エッジ回路と
を有することを特徴とする請求項２に記載の検知装置。
【請求項４】
前記第一エッジ回路は前記交流電圧の電圧レベルが第一レベルであるときに前記第一エッジを生成することを特徴とする請求項３に記載の検知装置。
【請求項５】
前記第二エッジ回路は前記交流電圧または前記交流電圧に相関した電圧の電圧レベルである第二レベルを検知し、当該第二レベルに応じて前記第二エッジを生成することを特徴とする請求項３または４に記載の検知装置。
【請求項６】
前記第一エッジ回路は、
前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ導通しない第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧の位相を遅らせる遅延回路と、
前記位相の遅延した交流電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、
前記第一スイッチ素子と前記第二スイッチ素子とは直列に接続されており、
前記第一エッジ回路は、前記第一スイッチ素子が導通しないことで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通しているときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が非導通状態から導通状態に変化することで前記電圧レベルを示す前記第二エッジを生成することを特徴とする請求項３ないし５のいずれか一項に記載の検知装置。
【請求項７】
前記第一エッジ回路は、
前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ導通しない第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧を分圧して前記交流電圧に相関した電圧を生成する第一分圧回路と、
前記交流電圧の位相を遅延させる遅延回路と、
前記第一分圧回路から出力される電圧と前記遅延回路から出力される電圧とを加算する加算回路と、
前記加算回路から出力される電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、
前記第一スイッチ素子と前記第二スイッチ素子とは直列に接続されており、
前記第一エッジ回路は、前記第一スイッチ素子が導通しないことで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通しているときに、前記加算回路から出力される電圧の電圧レベルに応じて前記第二スイッチ素子が非導通状態から導通状態に変化することで前記電圧レベルを示す前記第二エッジを生成することを特徴とする請求項３ないし５のいずれか一項に記載の検知装置。
【請求項８】
前記第二エッジ回路は、
前記交流電圧を整流および平滑して直流電圧を生成し、当該直流電圧を前記第二スイッチ素子の前記制御端子に印加する整流平滑回路をさらに有することを特徴とする請求項７に記載の検知装置。
【請求項９】
前記整流平滑回路は、前記直流電圧を分圧して前記第二スイッチ素子の前記制御端子に印加する第二分圧回路を有することを特徴とする請求項８に記載の検知装置。
【請求項１０】
前記第一エッジ回路は、
前記交流電圧を整流および平滑して直流電圧を生成する整流平滑回路と、
前記直流電圧を供給されて動作し、前記交流電圧に相関した電圧が印加される制御端子を有し、前記交流電圧に相関した電圧が閾値を超えると導通し、前記交流電圧に相関した電圧が前記閾値を超えていなければ導通しない第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧の位相を進める位相回路と、
前記位相回路により位相を進められた交流電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、を有し、
前記第一スイッチ素子と前記第二スイッチ素子とは並列に接続されており、
前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に遷移することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通可能な状態のときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が導通状態から非導通状態に遷移することで前記電圧レベルを示す前記第二エッジを生成することを特徴とする請求項３ないし５のいずれか一項に記載の検知装置。
【請求項１１】
前記第一スイッチ素子は、整流素子と半導体スイッチとの直列接続により形成されていることを特徴とする請求項１０に記載の検知装置。
【請求項１２】
前記第一エッジ回路は、
前記交流電圧を整流および平滑して直流電圧を生成する整流平滑回路と、
前記直流電圧を供給されて動作し、前記交流電圧に相関した電圧が印加される制御端子を有し、前記交流電圧に相関した電圧が閾値を超えると導通し、前記交流電圧に相関した電圧が前記閾値を超えていなければ導通しない第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧を分圧して前記交流電圧に相関した電圧を生成する第一分圧回路と、
前記交流電圧の位相を遅延させる遅延回路と、
前記第一分圧回路から出力される電圧と前記遅延回路から出力される電圧とを加算する加算回路と、
前記加算回路から出力される電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、
前記交流電圧から生成された直流電圧であって前記第二スイッチ素子により印加と非印加とを制御される直流電圧が印加される制御端子を有し、前記第一スイッチ素子と並列に接続された第三スイッチ素子と、を有し、
前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に遷移することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通可能な状態のときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が非導通状態から導通状態に遷移することで前記第三スイッチ素子が導通状態から非導通状態に遷移することで前記電圧レベルを示す前記第二エッジを生成することを特徴とする請求項３ないし５のいずれか一項に記載の検知装置。
【請求項１３】
前記第一エッジ回路は、
前記交流電圧が閾値を超えると導通し、前記交流電圧が閾値を超えていなければ導通しない第一スイッチ素子を有し、
前記第二エッジ回路は、
前記交流電圧を分圧して前記交流電圧に相関した電圧を生成する第一分圧回路と、
前記交流電圧の位相を遅延させる遅延回路と、
前記第一分圧回路から出力される電圧と前記遅延回路から出力される電圧とを加算する加算回路と、
前記加算回路から出力される電圧が印加される制御端子を有し、前記制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子と、
前記交流電圧から生成された直流電圧であって前記第二スイッチ素子により印加と非印加とを制御される直流電圧が印加される制御端子を有し、前記第一スイッチ素子と並列に接続された第三スイッチ素子と、を有し、
前記第一エッジ回路は、前記第一スイッチ素子が導通状態から非導通状態に遷移することで前記ゼロクロスのタイミングを示す前記第一エッジを生成し、
前記第二エッジ回路は、前記第一スイッチ素子が導通しているときに、前記交流電圧の電圧レベルに応じて前記第二スイッチ素子が非導通状態から導通状態に遷移することで前記第三スイッチ素子が導通状態から非導通状態に遷移することで前記電圧レベルを示す前記第二エッジを生成することを特徴とする請求項３ないし５のいずれか一項に記載の検知装置。
【請求項１４】
前記パルス生成回路は、
スイッチ素子と、
ヒステリシス特性を有し、前記交流電圧に相関した電圧に応じて前記スイッチ素子の導通状態と非導通状態とを切り替えるコンパレータと
を有し、
前記コンパレータは、前記ゼロクロスのタイミングにおいて前記スイッチ素子が前記第一エッジを生成するよう前記スイッチ素子を非導通状態から導通状態に遷移させ、前記交流電圧に相関した電圧の傾きに応じたタイミングに前記第二エッジが生成されるように前記スイッチ素子を導通状態から非導通状態に遷移させることを特徴とする請求項２に記載の検知装置。
【請求項１５】
交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号が入力される入力手段と、
前記第一エッジと前記第二エッジとの時間間隔を計測する計測手段と、
前記計測手段により計測された時間間隔に基づき前記交流電圧の電圧レベルを決定する決定部と、
前記第一エッジが示すゼロクロスのタイミングと前記電圧レベルとを用いて負荷を制御する制御手段と
を有することを特徴とするコントローラ。
【請求項１６】
像担持体と、
前記像担持体を一様に帯電させる帯電手段と、
前記像担持体を露光して静電潜像を形成する露光手段と、
前記静電潜像を現像してトナー画像を形成する現像手段と、
前記トナー画像をシートに転写する転写手段と、
加熱手段を備え、前記加熱手段により前記トナー画像を加熱して前記シートに定着させる定着手段と、
交流電源から供給される交流電圧におけるゼロクロスのタイミングを示す第一エッジと、前記交流電圧の電圧レベルに応じて前記第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成する生成手段と、
前記パルス信号を受信し、前記パルス信号から前記交流電圧のゼロクロスのタイミングと前記交流電圧の電圧レベルとを取得し、前記ゼロクロスのタイミングと前記電圧レベルとに基づき前記加熱手段に供給される電力を制御する制御手段と、を有することを特徴とする画像形成装置。
【請求項１７】
画像形成装置に設けられた検知装置において、
交流電圧の入力部と、
前記入力部に入力された交流電圧におけるゼロクロスのタイミングを示す情報と、前記交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成する生成回路と、を有し、
前記重畳信号は、画像形成のために使用されるデバイスを制御するための信号であることを特徴とする検知装置。
【請求項１８】
前記デバイスは、画像が形成されたシートに前記画像を定着するための加熱手段であって、前記重畳信号は、前記加熱手段へ供給される電力を制御するための信号であることを特徴とする請求項１７に記載の検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は交流電圧の電圧レベルとゼロクロスタイミングとを検知する検知装置、コントローラおよび画像形成装置に関する。
【背景技術】
【０００２】
一般に画像形成装置は商用交流電源を電力供給源として利用する。画像形成装置は交流のゼロクロスを基準として負荷に供給する電力を制御することがある。このようなゼロクロスを検知する検知回路が特許文献１により提案されている。
【０００３】
ところで、商用交流電源から供給される交流電圧のばらつきが多い国もある。このようなばらつきから電源装置や負荷を保護するため、検知回路により検知された交流電圧に応じて負荷が適切に制御されてもよい。特許文献２によれば交流電圧の検知回路が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１６６５７号公報
【特許文献２】特開２００３−０９８８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
マイクロコンピュータなどの制御装置は、ゼロクロスの検知回路が出力するゼロクロス信号と、交流電圧の検知回路が出力する電圧信号とをそれぞれ取得することで、画像形成装置を制御しうる。しかし、二つの検知回路が独立しているため、制御装置は二本の信号線と二つの入力ポートなど、多くの回路部品を必要とする。そこで、本発明は、ゼロクロスと交流電圧とを伝達する信号線の数を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、交流電圧におけるゼロクロスのタイミングを示す情報と、前記交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成することを特徴とする検知装置が提供される。
【発明の効果】
【０００７】
本発明によれば、ゼロクロスと交流電圧とを伝達する信号線の数が削減される。
【図面の簡単な説明】
【０００８】
【図１】実施例１の検知装置を示す図
【図２】パルス信号の生成原理を説明する図
【図３】マイクロコンピュータの機能を説明する図
【図４】電圧テーブルを示す図
【図５】実施例２の検知装置を示す図
【図６】パルス信号の生成原理を説明する図
【図７】実施例３の検知装置を示す図
【図８】パルス信号の生成原理を説明する図
【図９】実施例４の検知装置を示す図
【図１０】パルス信号の生成原理を説明する図
【図１１】実施例５の検知装置を示す図
【図１２】パルス信号の生成原理を説明する図
【図１３】実施例６の検知装置を示す図
【図１４】パルス信号の生成原理を説明する図
【図１５】画像形成装置を示す図
【発明を実施するための形態】
【０００９】
本発明によれば、交流電圧におけるゼロクロスのタイミングを示す情報と、交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成する検知装置が提供される。これにより信号線の数が削減される。より具体的には、交流電圧におけるゼロクロスのタイミングを示す第一エッジと、交流電圧の電圧レベルに応じて第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成する検知装置が提供される。
【００１０】
＜実施例１＞
実施例１ではダイオードに印加されている順方向の電圧が閾値以下に低下することでゼロクロスのタイミングを示す第一エッジが生成される。ダイオードと直列に接続されたＦＥＴのゲートに印加される交流電圧に相関した電圧が閾値を超えるとＦＥＴが導通してダイオードを導通させ、交流電圧の電圧レベルを示す第二エッジが生成される。これは、交流電圧の電圧レベルが高ければ電圧レベルが閾値を超えるタイミングが早まり、電圧レベルが低ければ電圧レベルが閾値を超えるタイミングが遅くなる性質を利用している。ＦＥＴは電界効果トランジスタの略称である。マイクロコンピュータは第一エッジの時間的な位置を交流電圧のゼロクロスポイントとして認識する。また、マイクロコンピュータは第二エッジから第一エッジまでの時間間隔を交流電圧の電圧レベルと認識する。
【００１１】
図１は実施例１の交流電圧の電圧レベルとゼロクロスを検知する検知装置１００の回路図である。ゼロクロス検知部１０１ａは、商用交流電源ＡＣから供給される交流電圧のゼロクロスのタイミングを検知する回路である。なお、商用交流電源ＡＣから供給される交流電圧は入力端子などの入力部１１０に入力される。電圧検知部１０６ａは商用交流電源ＡＣから供給される交流電圧の電圧レベル（実効値）を検知する回路である。
【００１２】
フォトカプラＰＣは発光ダイオードＤ１とフォトトランジスタＱ１とを有し、フォトカプラＰＣの一次側と二次側とを絶縁する絶縁素子である。図１において一次側には商用交流電源ＡＣが接続されている。二次側にはマイクロコンピュータ１０５が接続されている。発光ダイオードＤ１は一次側の情報に応じて点灯および消灯する。フォトトランジスタＱ１は発光ダイオードＤ１からの光を受光し、受光した光に応じた信号を出力する。ダイオードＤ２は発光ダイオードＤ１と並列に設けられている。ダイオードＤ２は商用交流電源ＡＣから供給された交流電圧が負の電圧の場合に導通し、正の場合に導通しない。これにより、フォトカプラＰＣの発光ダイオードＤ１の両端電圧が発光ダイオードＤ１の耐圧以下に抑制される。抵抗Ｒ１は発光ダイオードＤ１に流れようとする電流を制限して発光ダイオードＤ１を保護する電流制限抵抗である。
【００１３】
電圧検知部１０６ａは、発光ダイオードＤ１に対して直列に接続されている。電圧検知部１０６ａは、商用交流電源ＡＣから供給された交流電圧の電圧レベルを検知するレベル検知部１０７と、電圧レベルに応じて導通または非導通するＦＥＴ Ｑ２とを有している。レベル検知部１０７は、ローパスフィルタ（ＬＰＦ）を構成する抵抗Ｒ３とコンデンサＣ１を有しており、交流電圧に相関した電圧に位相遅れを付与して、ＦＥＴ Ｑ２に印加する。ＦＥＴ Ｑ２のゲート電圧がＦＥＴ Ｑ２のゲート閾値を超えると、ＦＥＴ Ｑ２のドレイン−ソース間が導通する。発光ダイオードＤ１に印加されている電圧が順方向電圧ＶＦを超えているときに、ＦＥＴ Ｑ２が導通すると、発光ダイオードＤ１に順方向電流が流れる。フォトトランジスタＱ１のコレクタは、抵抗Ｒ２により電源電圧Ｖｃｃ（例：３．３Ｖ）にプルアップされている。したがって、フォトトランジスタＱ１はＨ（概３．３Ｖ）とＬ（概０Ｖ）の二値の電圧レベルを有するパルス信号を生成して、マイクロコンピュータ１０５の入力ポート１０４に入力する。Ｈはハイレベルの略称である。Ｌはローレベルの略称である。なお、フォトトランジスタＱ１は発光ダイオードＤ１が点灯すると導通して、パルス信号をＬとする。フォトトランジスタＱ１は発光ダイオードＤ１が消灯しているときに導通せずに、パルス信号をＨとする。
【００１４】
図２Ａは商用交流電源ＡＣの電圧波形Ｗ１、ＦＥＴ Ｑ２のゲート端子の電圧波形Ｗ２、パルス信号の電圧波形Ｗ３を示している。横軸は時間を示す。縦軸は電圧を示す。商用交流電源ＡＣの電圧は１００Ｖｒｍｓと仮定する。それ以外の波形の電圧は数Ｖレンジの電圧である。ここでは、全ての波形を同一グラフ内に表すために、便宜上、商用交流電源ＡＣの電圧が１／２０に圧縮されて図示されている。これらの電圧波形に重ねてフォトカプラＰＣの発光ダイオードＤ１の動作状態Ｗ４と、ＦＥＴ Ｑ２の動作状態Ｗ５も示されている。逆方向とは発光ダイオードＤ１に逆方向の電圧が印加されていることを示している。順方向とは発光ダイオードＤ１に順方向の電圧が印加されていることを示している。ＯＮは導通状態を示している。ＯＦＦは非導通状態を示している。
【００１５】
発光ダイオードＤ１は、商用交流電源ＡＣの電圧が所定（概ねフォトカプラＰＣの発光ダイオードの順方向電圧ＶＦである１．０Ｖ程度）を超えているときに、導通状態となる。このように順方向電圧ＶＦは商用交流電源ＡＣの交流電圧の実効値である１００Ｖｒｍｓと比較してずっと小さい。したがって、発光ダイオードＤ１の導通と非導通の切り替わるタイミングは商用交流電源ＡＣのゼロクロスタイミングを実質的に示す。
【００１６】
実施例１では発光ダイオードＤ１はＦＥＴ Ｑ２と直列に接続されている。そのため、ＦＥＴ Ｑ２が導通しているときにのみ、ゼロクロスタイミングが検知可能となる。図２Ａが示すように、ＦＥＴ Ｑ２が導通している状態で、かつ、商用交流電源ＡＣのゼロクロスタイミングが到来すると、発光ダイオードＤ１が導通状態から非導通状態に切り替わる。これによりパルス信号の立ち上がりエッジ（パルス信号のレベルがＬからＨに変化するタイミング）が生成される。
【００１７】
一方、商用交流電源ＡＣの電圧は抵抗Ｒ３とコンデンサＣ１によって形成されるＬＰＦに入力される。ＬＰＦのカットオフ周波数は商用交流電源ＡＣの周波数である５０Ｈｚから６０Ｈｚまでの範囲において電圧の位相が数十ｄｅｇ以上から９０ｄｅｇ以下程度遅れるように設定される。このＬＰＦの働きにより、ＦＥＴ Ｑ２のゲート電圧の波形は図２Ａの波線で示すような電圧波形Ｗ２となる。ＦＥＴ Ｑ２は例えばゲート閾値が３Ｖであってもよい。この場合、ゲート電圧が３Ｖを超えた時点でＦＥＴ Ｑ２が導通状態に遷移する。ＬＰＦによる位相遅れの影響により、ＦＥＴ Ｑ２の導通タイミングおよび非導通となるタイミングは、フォトカプラＰＣのそれらよりも遅れる。フォトカプラＰＣとＦＥＴ Ｑ２は商用交流電源ＡＣに対して直列に接続されている。そのため、フォトカプラＰＣとＦＥＴ Ｑ２がともに導通している場合でのみ二次側に情報が伝達される。二次側へ情報伝達が開始されタイミングである、パルス信号の立ち下がりエッジはＦＥＴ Ｑ２が導通することで生成される。二次側への情報伝達が終了するタイミングである、立ち上がりエッジは発光ダイオードＤ１が導通から非導通に切り替わることで生成される。
【００１８】
図２Ｂは商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲において２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１ないしＷ３を示している。発光ダイオードＤ１が非導通になることで生成される立ち上がりエッジの時間的な位置は、商用交流電源ＡＣの電圧が変化してもほぼ変わらない。発光ダイオードＤ１の順方向電圧ＶＦが商用交流電源ＡＣの電圧に対して十分小さい。したがって、立ち上がりエッジの位置は、商用交流電源ＡＣの電圧変化による傾き（ｄｖ／ｄｔ）の違いの影響をほぼ受けない。
【００１９】
一方、ＦＥＴ Ｑ２の導通により生成される立ち下がりエッジは、商用交流電源ＡＣの電圧変化に応じて大きく変化する。これはＦＥＴ Ｑ２のゲート閾値（３Ｖ）とＦＥＴ Ｑ２のゲート電圧（４Ｖｐｅａｋ以上かつ５Ｖｐｅａｋ以下程度）とが互いに近いからである。よって、立ち下がりエッジの位置は、商用交流電源ＡＣの電圧変化によるＦＥＴ Ｑ２のゲート電圧の傾き（ｄｖ／ｄｔ）の違いの影響を受ける。図２Ｂが示すように、ＦＥＴ Ｑ２のゲート電圧が、ＦＥＴ Ｑ２のゲート閾値を超える時間は商用交流電源ＡＣの電圧によって大きく異なる。そのため、立ち下がりエッジの生成タイミングは商用交流電源ＡＣの電圧に依存して大きく変化する。ＦＥＴ Ｑ２が非導通となるタイミングも導通の場合と同様に商用交流電源ＡＣの電圧によって大きく変化する。しかし、ＦＥＴ Ｑ２が非導通となるタイミングでは常に発光ダイオードＤ１が非導通となるようにＬＰＦが設計される。これにより、パルス信号は、ＦＥＴ Ｑ２が非導通となるタイミングには依存しない。
【００２０】
図２Ｃはパルス信号のパルス幅と電圧との関係を示している。パルス幅とは、立ち下りエッジが検知されたタイミングから立ち上がりエッジが検知されたタイミングまでの時間である。横軸は商用交流電源ＡＣから供給される交流電圧の実効値を示す。縦軸はパルス信号のパルス幅を示す。ＰＷ２は回路部品のばらつきがない典型的なケースでのパルス幅を示している。ＰＷ１は回路部品のばらつきによりパルス幅が最大となるケースでの特性を示している。ＰＷ３は回路部品のばらつきによりパルス幅が最小となるケースでの特性を示している。抵抗Ｒ３のばらつきは±１％である。コンデンサＣ１のばらつきは±１０％である。ＦＥＴ Ｑ２のゲート閾値のばらつきは±３％である。実施例１ではコンデンサＣ１のばらつきがパルス幅に大きな影響をもたらす。したがって、抵抗Ｒ３として可変抵抗を採用して、コンデンサＣ１のばらつきに対して適切な抵抗値を設定することで、さらに、商用交流電源ＡＣの電圧が高精度に検知される。
【００２１】
図３はマイクロコンピュータ１０５の機能を示している。マイクロコンピュータ１０５は、ＣＰＵにより実現されてもよいし、ＡＳＩＣやＦＰＧＡなどにより実現されてもよいし、これらの組み合わせにより実現されてもよい。ＡＳＩＣは特定用途集積回路の略称である。ＦＰＧＡはフィールドプログラマブルゲートアレイの略称である。記憶装置３１０には制御プログラムが記憶されていてもよい。ここでは、ＣＰＵが制御プログラムを実行することで以下の機能を実現するものとする。
【００２２】
負荷制御部３０１は、入力ポート１０４に入力されたパルス信号の立ち上がりエッジを検知することで商用交流電源ＡＣの交流電圧のゼロクロスタイミングを認識できる。第一カウンタ３０２は、パルス信号における隣り合った立ち上がりエッジ間の時間を計測する。この時間は一周期に相当する。一周期の逆数は周波数である。なお、隣り合った立ち下がりエッジ間の時間が計測されてもよい。周波数決定部３０３は、第一カウンタ３０２のカウント値を、記憶装置３１０に記憶された周波数テーブル３１１を参照して周波数に変換する。なお、周波数テーブル３１１に代えて関数が使用されてもよい。第二カウンタ３０４は、パルス信号の立ち下りエッジから立ち上がりエッジまでの時間（パルス幅）を計測する。電圧決定部３０５は、第二カウンタ３０４のカウント値を、記憶装置３１０に記憶された電圧テーブル３１２を参照して電圧値に変換する。なお、電圧テーブル３１２に代えて関数（近似式）が使用されてもよい。
【００２３】
図４は第二カウンタ３０４により計測されたパルス幅を電圧値に変換する電圧テーブル３１２を示している。ここでは、交流電圧の周波数として５０Ｈｚが想定されているが、６０Ｈｚの周波数を使用する地域も存在する。そこで、記憶装置３１０は、周波数ごとに電圧テーブル３１２を有していてもよい。この場合に、電圧決定部３０５は、周波数決定部３０３により決定された周波数に基づき電圧テーブル３１２を選択してもよい。あるいは、記憶装置３１０は、正規化された単一の電圧テーブル３１２と、周波数ごとの補正係数とを記憶していてもよい。電圧決定部３０５は、周波数決定部３０３により決定された周波数に基づき補正係数を選択し、カウント値と電圧テーブル３１２とから求められた電圧値を、補正係数で補正してもよい。図４に示された電圧テーブル３１２は５Ｖ刻みで電圧値を取得するテーブルである。しかし、より高分解能で商用交流電源ＡＣの電圧を検知したい場合には分解能の高い変換テーブルが採用されてもよい。あるいは、近似式のような関数を用いることでさらに高分解能の電圧値が算出されてもよい。
【００２４】
図３において負荷制御部３０１は電圧決定部３０５により決定された電圧値やゼロクロスタイミングをトリガーとして負荷３２０を制御する。たとえば、負荷３２０が電子写真方式の画像形成装置の定着器であれば、負荷制御部３０１は波数制御により定着器のヒーターに投入する電力を制御できる。波数制御とは、ヒーターに印加される電力を、波数（交流の半周期）を単位として調整することをいう。負荷制御部３０１は、ゼロクロスタイミングに基づき半周期のスタート位置を認識できる。また、負荷制御部３０１は交流電圧の電圧レベルも取得できるため、ヒーターに投入すべき電力を電圧レベルから決定し、ゼロクロスタイミングを基準として必要となるだけの波数の交流を負荷３２０に供給する。なお、画像形成装置は一例にすぎず、交流を供給されて動作する負荷を備える電気機器であれば、実施例１が適用可能である。
【００２５】
このように、実施例１によれば、ゼロクロスのタイミングを示す情報と交流電圧の電圧レベルを示す情報とが重畳された情報信号が生成して送信される。したがって、情報信号を伝達するための信号線や入力ポート１０４の数を削減することが可能となる。つまり、回路部品を削減しつつゼロクロスと交流電圧とを検知可能なる。
【００２６】
とりわけ、実施例１ではゼロクロスタイミングはパルス信号の立ち上がりエッジの時間的な位置により表現される。また、商用交流電源ＡＣの交流電圧は、パルス信号の立ち上がりエッジと立ち下がりエッジとの間の時間間隔により表現される。よって、マイクロコンピュータ１０５は一つの入力ポート１０４から入力されたパルス信号からゼロクロスタイミングと交流電圧を認識できるようになる。なお、立ち上がりエッジ間の時間間隔や立ち下がりエッジ間の時間間隔はいずれも一定となる。よって、マイクロコンピュータ１０５はいずれかの時間間隔から交流電圧の周波数を求めることもできる。
【００２７】
実施例１では商用交流電源ＡＣの電圧波形は正弦波であることが想定されている。記憶装置３１０に記憶されている変換テーブルも正弦波を想定して作成されている。ここで、矩形波など正弦波以外の電圧が商用交流電源ＡＣから供給されることもあるかもしれない。この場合に、マイクロコンピュータ１０５は矩形波などが入力されたことを検知できる。矩形波の電圧の傾き（ｄｖ／ｄｔ）は正弦波の電圧の傾きと比較して非常に大きい。そのため、矩形波についてのパルス幅は正弦波のパルス幅よりも非常に長くなる。よって、マイクロコンピュータ１０５は第二カウンタ３０４により計測されたパルス幅が所定閾値を超えたときに、交流電圧の波形が正弦波でないと判定してもよい。この判定は電圧決定部３０５が担当してもよい。負荷制御部３０１は、電圧決定部３０５から交流電圧の波形が正弦波ではないという判定信号を受信すると、負荷３２０への交流の供給を停止させる。たとえば、負荷制御部３０１は、トライアックなどのスイッチ素子をオフに切り替えることで、交流の供給を停止する。これにより、負荷３２０を保護することが可能となる。
【００２８】
なお、実施例１にとって交流電圧の波形が正弦波であることは必須ではない。実効値に応じて傾き（ｄｖ／ｄｔ）が変化する交流電圧であれば、実施例１を適用可能である。
【００２９】
図１においてはＬＰＦが抵抗Ｒ３とコンデンサＣ１を用いて形成されている。また、スイッチ素子としてＦＥＴ Ｑ２が採用されている。しかし、交流電圧の位相を適切に調整できるような回路であれば十分である。ＦＥＴ Ｑ２に代えて、トランジスタなどの半導体スイッチやリレーなど、制御信号の電圧レベルに応じて導通状態と非導通状態とが切り替わるスイッチ素子であれば採用可能である。
【００３０】
図１で一次側と二次側を絶縁するフォトカプラＰＣが採用されているが、これは必須ではない。フォトカプラＰＣに代えて半導体スイッチやリレーなどのスイッチ素子が採用されてもよい。あるいは、フォトカプラＰＣが削除され、ＦＥＴ Ｑ２のドレイン端子が入力ポート１０４に直接的に接続されてもよい。
【００３１】
＜実施例２＞
実施例２は、電圧レベルの検知精度が向上するように実施例１の検知装置１００を改良したものである。具体的には、電圧レベルの違いに応じてパルス幅の変化を大きくすることで、電圧レベルのダイナミックレンジが広がる。つまり、交流電圧の電圧レベルの変化量に対する第二エッジの位置の変化量が多くなる。
【００３２】
図５は実施例２の検知装置１００を示している。実施例２において実施例１と同一の回路素子には同一の参照符号が付与されており、実施例１の説明が援用される。実施例２では電圧検知部１０６ａが電圧検知部１０６ｂに置換されている。電圧検知部１０６ｂは、レベル検知部５０１、タイミング調整部５０２、電圧生成部５０３を有している。商用交流電源ＡＣから供給された交流電圧はレベル検知部５０１に入力される。レベル検知部５０１は、抵抗Ｒ４と抵抗Ｒ５とにより形成された分圧回路であり、商用交流電源ＡＣから供給された交流電圧をそれに比例した交流電圧に変換して出力する。
【００３３】
商用交流電源ＡＣの交流電圧はタイミング調整部５０２にも入力される。タイミング調整部５０２は、ＦＥＴ Ｑ３がオン（導通）からオフ（非導通）に切り替わるタイミングを調整する回路である。タイミング調整部５０２は抵抗Ｒ６とコンデンサＣ２で構成されたＬＦＰである。つまり、タイミング調整部５０２は交流電圧の位相を遅らせて出力する。ダイオードＤ３はレベル検知部５０１とタイミング調整部５０２を分離する目的で配置される。レベル検知部５０１から出力された電流とタイミング調整部５０２から出力された電流は共に抵抗Ｒ７に流れ込む。つまり、抵抗Ｒ７はこれらの電流を加算し、電流の和を電圧に変換する加算器として機能する。このように、抵抗Ｒ７は、レベル検知部５０１により検知された電圧とタイミング調整部５０２から出力される電圧を加算する。
【００３４】
電圧生成部５０３は商用交流電源ＡＣから供給された交流電圧から直流電圧を生成する回路である。電圧生成部５０３の抵抗Ｒ８と抵抗Ｒ９は分圧回路を形成しており、交流電圧を分圧して出力する。ダイオードＤ４は、分圧回路により生成された交流電圧を半波整流する整流素子である。コンデンサＣ３はダイオードＤ４が出力する脈流を平滑して直流を生成する平滑素子である。電圧生成部５０３で生成された電圧は抵抗Ｒ１０と抵抗Ｒ１１とによって形成された分圧回路によって分圧され、ＦＥＴ Ｑ３のゲートに印加される。同様に、抵抗Ｒ７の両端電圧はコンデンサＣ４を介してＦＥＴ Ｑ３のゲートに印加される。つまり、ＦＥＴ Ｑ３のゲートには、抵抗Ｒ７の両端電圧と電圧生成部５０３からの直流電圧とが重畳されて印加される。なお、コンデンサＣ４は、抵抗Ｒ７の両端電圧のうち直流成分をカットする役割を有している。この直流成分がＦＥＴ Ｑ３の動作に影響をほとんど与えないケースでは、コンデンサＣ４は省略されてもよい。電圧生成部５０３からの直流電圧を抵抗Ｒ１０と抵抗Ｒ１１とで分圧してＦＥＴ Ｑ３のゲートに印加する理由は、電圧生成部５０３のダイオードＤ４やコンデンサＣ３の影響を小さくするためである。これにより、電圧検知精度が向上する。
【００３５】
図６Ａは実施例２における交流電圧の波形Ｗ１、ＦＥＴ Ｑ３のゲートに印加される電圧の波形Ｗ２およびパルス信号の波形Ｗ３を示している。レベル検知部５０１で分圧された交流電圧とタイミング調整部５０２の出力電圧は抵抗Ｒ７で加算される。波形Ｗ２が示すように、ゲートに印加される電圧の波形は、正弦波の一部の振幅が増加したような波形となる。タイミング調整部５０２の出力電圧がレベル検知部５０１の出力電圧に加算されることで、発光ダイオードＤ１が非導通となるタイミングより後ろにＦＥＴ Ｑ３が非導通になるタイミングが調整されている。発光ダイオードＤ１とＦＥＴ Ｑ３とが直列に接続されているため、パルス信号の立ち上がりエッジは発光ダイオードＤ１の非導通により生成され、立ち下りエッジはＦＥＴ Ｑ３の導通により生成される。
【００３６】
図６Ｂは商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲において２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１ないしＷ３を示している。発光ダイオードＤ１が非導通になることで生成される立ち上がりエッジのタイミングは、商用交流電源ＡＣの電圧レベルが変化してもほぼ変わらない。一方で、ＦＥＴ Ｑ３のゲート電圧がＦＥＴ Ｑ３のゲート閾値を超えるタイミングは商用交流電源ＡＣの電圧レベルに依存して大きく変化する。つまり、立ち下がりエッジのタイミングは商用交流電源ＡＣの電圧レベルに依存して大きく変化する。また、パルス幅も商用交流電源ＡＣの電圧レベルに依存して大きく変化するため、検知される電圧のダイナミックレンジが広がる。
【００３７】
図６Ｃは交流電圧の実効値とパルス幅との関係を示している。実施例２では、ＦＥＴ Ｑ３のゲート端子に与えられる電圧はほぼ抵抗のみに依存するように設計されている。ＰＷ１、ＰＷ２およびＰＷ３の差が小さくなっていることからわかるように、実施例２では、回路部品による電圧検知結果のばらつきが実施例１に比べて大幅に抑えられている。また、商用交流電源ＡＣの電圧レベルの違いが、電圧の傾き（ｄｖ／ｄｔ）と電圧生成部５０３で生成される直流電圧という２つの情報の和により表現されている。そのため、実施例２における商用交流電源ＡＣの電圧変化に対するパルス幅の変化量が実施例１のそれに比べて大きくなっている。
【００３８】
このように、電圧生成部５０３は、商用交流電源ＡＣの電圧変化に対するパルス幅の変化量を大きくすることで、電圧検知精度を向上させる役割を果たす。しかし、電圧生成部５０３は、必須ではなく、省略されてもよい。電圧生成部５０３の要否は電圧検知のダイナミックレンジがどの程度必要かに応じて判断されうる。
【００３９】
＜実施例３＞
実施例３は、ゼロクロスを示すエッジと交流電圧の電圧レベルを示すエッジとをそれぞれＦＥＴにより生成する。つまり、立ち上がりエッジをより急峻なエッジにすることで、ゼロクロスの検知精度が向上する。
【００４０】
図７は実施例３の検知装置１００を示している。商用交流電源ＡＣの交流電圧は整流平滑回路７０１に印加される。整流平滑回路７０１において抵抗Ｒ１２およびダイオードＤ５によって交流は半波整流されて脈流となり、脈流はコンデンサＣ５によって平滑されて直流に変換される。コンデンサＣ５の両端に生じた直流電圧はフォトカプラＰＣの電圧源として機能する。直流電圧は電流制限抵抗Ｒ１とＦＥＴ Ｑ４を介してフォトカプラＰＣの発光ダイオードＤ１のアノードに印加される。そのため、実施例３の発光ダイオードＤ１は常に導通可能な状態に維持されており、エッジを作り出すための直接的なスイッチ素子として機能しない。つまり、ダイオードＱ４に直列接続されたＦＥＴ Ｑ４の導通／非導通が発光ダイオードＤ１の導通／非導通を制御する。ＦＥＴ Ｑ４の導通／非導通についての過渡応答は発光ダイオードＤ１の過渡応答に比べて一般的に速い。したがって、実施例３は実施例１に比べてパルス信号の立ち上がりエッジが急峻になる。立ち上がりエッジが急峻なエッジとなることで、入力ポート１０４における電圧検知閾値のばらつきがエッジ検知に与える影響は小さくなる。その結果、ゼロクロス検知の精度が高くなる。
【００４１】
抵抗Ｒ１３と抵抗Ｒ１４は商用交流電源ＡＣから供給された交流電圧を分圧する分圧回路を形成している。抵抗Ｒ１３と抵抗Ｒ１４により生成された電圧はＦＥＴ Ｑ４のゲートに印加される。ＦＥＴ Ｑ４は商用交流電源ＡＣの交流電圧のゼロクロスタイミングを示す立ち上がりエッジを形成するように動作する。そのため、ゲート電圧が数Ｖ程度であるＦＥＴ Ｑ４が選定される。
【００４２】
ツェナーダイオードＤ６は商用交流電源ＡＣからの交流電圧が負の電圧であるときに順方向電流が流れて導通する。これにより、コンデンサＣ５の負の電圧をツェナーダイオードＤ６の順方向電圧に抑えられる。商用交流電源ＡＣの交流電圧が正の電圧のときには、ツェナーダイオードＤ６はコンデンサＣ５の正の電圧を降伏電圧に抑える。これは、仕様外の高電圧が商用交流電源ＡＣから出力されたときに特に有用であろう。電圧検知部１０６ｃはハイパスフィルタ（ＨＰＦ）７０３とＦＥＴ Ｑ５により構成される。ＨＰＦ７０３は、コンデンサＣ６と抵抗Ｒ１５とによって構成されている。ＨＰＦ７０３は、交流電圧と相関した電圧であって、交流電圧の位相よりも進んだ位相を有する電圧を生成する。ＦＥＴ Ｑ５は発光ダイオードＤ１と並列に接続されているため、強制的に発光ダイオードＤ１をオフにすることができる。電圧検知部１０６ｃは交流電圧の電圧レベルに応じてＦＥＴ Ｑ５が導通することで立ち上がりエッジを形成する。
【００４３】
図８Ａは実施例３における各電圧波形Ｗ１〜Ｗ３とＦＥＴ Ｑ５の状態を示している。なお、Ｗ２はＦＥＴ Ｑ５に印加される電圧の電圧波形である。Ｗ６はＦＥＴ Ｑ５の導通（ＯＮ）と非導通（ＯＦＦ）とを示している。ＦＥＴ Ｑ４は商用交流電源ＡＣの電圧が所定電圧を超えると導通状態となる。したがって、ゼロクロスタイミングでＦＥＴ Ｑ４が導通から非導通の切り替わると発光ダイオードＤ１が消灯し、立ち上がりエッジが形成される。
【００４４】
ＦＥＴ Ｑ４はＦＥＴ Ｑ５と並列に接続されている。そのため、ＦＥＴ Ｑ５が非導通状態にあるときにのみ、発光ダイオードＤ１には順方向の電圧が印加され、ＦＥＴ Ｑ４が立ち上がりエッジを形成できる。図８Ａが示すように、ＦＥＴ Ｑ５が非導通状態（ＯＦＦ）であるときに電圧波形Ｗ１にゼロクロスが発生すると、ＦＥＴ Ｑ４が導通状態から非導通状態に切り替わり、立ち上がりエッジが形成される。図８Ａが示すように、ＦＥＴ Ｑ５が導通状態（ＯＮ）にあるときに、ゼロクロスが発生しても立ち上がりエッジは形成されない。
【００４５】
上述したように、商用交流電源ＡＣの交流電圧はＨＰＦ７０３を通過することで位相が進む。ＨＰＦ７０３のカットオフ周波数は、交流電圧の周波数である５０Ｈｚから６０Ｈｚまでの範囲において交流電圧の位相を数十ｄｅｇ以上でかつ９０ｄｅｇ以下程度進めるように設定されている。商用交流電源ＡＣの交流電圧の波形はＨＰＦ７０３を通過することで電圧波形Ｗ２となる。ＨＰＦ７０３を通過して位相が進んだゲート電圧がゲート閾値（例：３Ｖ）を超えたときに、ＦＥＴ Ｑ５のドレイン−ソース間が非導通状態から導通状態に遷移する。ＨＰＦ７０３が電圧の位相を進めることで、ＦＥＴ Ｑ５の導通タイミングおよび非導通タイミングは、ＦＥＴ Ｑ４のそれらよりも進む。実施例３では、ＦＥＴ Ｑ４が導通状態から非導通状態に遷移することでダイオードＤ１が消灯し、ゼロクロスを示す立ち上がりエッジが形成される。よって。ＦＥＴ Ｑ４が導通状態から非導通状態に遷移するタイミングでは、ＦＥＴ Ｑ５の状態は非導通状態でなければならない。そのため、ＨＰＦ７０３によって、ＦＥＴ Ｑ５が非導通状態に遷移するタイミングが、ＦＥＴ Ｑ４が非導通状態に遷移するタイミングよりも早められている。また、電圧レベルを通知する立下りエッジはＦＥＴ Ｑ５が導通状態から非導通状態に遷移することで発光ダイオードＤ１が点灯して形成される。したがって、ＦＥＴ Ｑ５が導通状態から非導通状態に遷移するときには、ＦＥＴ Ｑ４の状態は導通状態でなければならない。ＨＰＦ７０３によって、ＦＥＴ Ｑ５が非導通状態に遷移するタイミングが、ＦＥＴ Ｑ４が非導通状態に遷移するタイミングよりも早められているため、この条件も満たされる。
【００４６】
図８Ｂは、商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲内で２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１ないしＷ３を示している。ＦＥＴ Ｑ４が非導通になることで生成される立ち上がりエッジのタイミングは、商用交流電源ＡＣの電圧が変化してもほぼ変わらない。一方で、ＦＥＴ Ｑ５のゲート電圧がゲート閾値を超えるタイミングは商用交流電源ＡＣの電圧によって大きく変化する。つまり、ＦＥＴ Ｑ５が非導通となることで生成される立ち下がりエッジのタイミングは商用交流電源ＡＣの電圧によって大きく変化する。なお、ＦＥＴ Ｑ５が導通を開始するタイミングも商用交流電源ＡＣの電圧によって大きく変化する。ＦＥＴ Ｑ５が導通を開始するときには常にＦＥＴ Ｑ４が非導通となるようにＨＰＦ７０３が設計されているため、パルス信号はＦＥＴ Ｑ５が導通を開始するタイミングには依存しない。
【００４７】
実施例３では実施例１と同様に電圧検知部１０６ｃにコンデンサＣ５が使用されている。そのため、電圧の検知結果はコンデンサＣ５のばらつきの影響を受けやすい。そこで、抵抗Ｒ１５として可変抵抗が採用されてもよい。コンデンサＣ５の容量のばらつきを低減するように可変抵抗の抵抗値を設定することで、電圧の検知精度が向上する。
【００４８】
＜実施例４＞
実施例４は実施例３のゼロクロス検知部と実施例２の電圧検知部とを組み合わせることで、電圧の検知精度を向上させる。実施例３では電圧検知部１０６ｃのＨＰＦ７０３がＦＥＴ Ｑ５のゲートに介在しているため、立下りエッジがＨＰＦ７０３の影響を受ける。そこで、実施例４では電圧検知部１０６ｃに代えて、実施例２の電圧検知部１０６ｂと類似した電圧検知部が採用される。
【００４９】
図９は実施例４の検知装置１００を示している。ゼロクロス検知部１０１ｃは、実施例３で用いられたゼロクロス検知部と同じものである。電圧検知部１０６ｄは、実施例２の電圧検知部１０６ｂの一部を変更することで形成されている。図９が示すように、ゼロクロス検知部１０１ｃは、直流電圧を生成する電圧生成部として機能する整流平滑回路７０１を有している。そのため、図５に示した電圧生成部５０３は不要となる。整流平滑回路７０１により生成された直流電圧は、抵抗Ｒ１６を介してＦＥＴ Ｑ６のゲート端子に印加される。この直流電圧はＦＥＴ Ｑ６のゲート閾値を超える電圧であるため、ＦＥＴ Ｑ６は常に導通可能な状態に維持される。ＦＥＴ Ｑ６のゲート端子には電流制限抵抗Ｒ１７を介してＦＥＴ Ｑ３のドレイン端子が接続されている。ＦＥＴ Ｑ３とＦＥＴ Ｑ６は実質的に反転回路を形成している。ＦＥＴ Ｑ３の状態が導通状態であれば、ＦＥＴ Ｑ６のゲート電圧がゲート閾値以下となり、ＦＥＴ Ｑ６の状態は非導通状態となる。一方で、ＦＥＴ Ｑ３の状態が非導通状態であれば、ＦＥＴ Ｑ６のゲート電圧がゲート閾値を超えるため、ＦＥＴ Ｑ６の状態は導通状態となる。このようにＦＥＴ Ｑ６は発光ダイオードＤ１やＦＥＴ Ｑ４に対して並列に接続されているため、実施例４のＦＥＴ Ｑ５と同様に立下りエッジの形成に寄与する。
【００５０】
図１０Ａは実施例４における電圧波形を示している。Ｗ２はＦＥＴ Ｑ３のゲート電圧の電圧波形である。Ｗ１０はＦＥＴ Ｑ６のゲート電圧の電圧波形である。図９が示すように、ＦＥＴ Ｑ４とＦＥＴ Ｑ６は商用交流電源ＡＣに対して並列に接続されている。ＦＥＴ Ｑ４が導通状態にあるときに、ＦＥＴ Ｑ６が導通状態から非導通状態に遷移することで発光ダイオードＤ１が点灯し、立下りエッジが生成される。これにより、交流電圧の電圧レベルがマイクロコンピュータ１０５に伝達される。なお、ＦＥＴ Ｑ６は常に導通可能な状態に維持されている。よって、ＦＥＴ Ｑ６の状態はＦＥＴ Ｑ３によって制御されている。ＦＥＴ Ｑ３が導通状態にある期間は、ＦＥＴ Ｑ６が非導通状態を維持する。つまり、電圧波形Ｗ２とＷ３が示すように、ＦＥＴ Ｑ３のゲート電圧がゲート閾値を超えると、ＦＥＴ Ｑ６が非導通状態に遷移する。また、ＦＥＴ Ｑ３のゲート電圧がゲート閾値以下になると、ＦＥＴ Ｑ６が導通状態に遷移する。
【００５１】
ＦＥＴ Ｑ６が非導通状態にあるときに、ＦＥＴ Ｑ４のゲート電圧がゲート閾値以下となることで、ＦＥＴ Ｑ４が導通状態から非導通状態に遷移して、発光ダイオードＤ１が消灯し、立ち上がりエッジが形成される。これにより、交流電圧のゼロクロスタイミングがマイクロコンピュータ１０５に伝達される。
【００５２】
図１０Ｂは、商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲において２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１、Ｗ２およびＷ１０を示している。ＦＥＴ Ｑ４が非導通になることで生成される立ち上がりエッジの位置は商用交流電源ＡＣの電圧が変化してもほぼ変わらない。一方で、ＦＥＴ Ｑ６のゲート電圧がゲート閾値以下となるタイミングは商用交流電源ＡＣの電圧によって大きく変化する。ＦＥＴ Ｑ６が導通状態から非導通状態に遷移することで生成される立ち下がりエッジの位置は商用交流電源ＡＣの電圧によって大きく変化する。実施例４では、ＦＥＴ Ｑ６のゲート電圧がゲート閾値以下となるタイミングがほぼ抵抗のみに依存する。抵抗は一般に抵抗値のばらつきが少ない回路素子であるが、コンデンサやコイルなどは容量値やインダクタンス値のばらつきが大きい回路素子である。このような回路素子のばらつきは電圧の検知精度を低下させる。実施例４では抵抗だけが介在しており、コンデンサやコイルなどが介在していない。そのため、実施例４は、実施例３に比べて商用交流電源ＡＣの電圧をより高精度に検知できる。
【００５３】
＜実施例５＞
実施例５は、実施例４におけるフォトカプラＰＣの駆動源が直流電圧から交流電圧に変更されたものである。図１１は、実施例５の検知装置１００を示している。ゼロクロス検知部１０１ａは、実施例１および実施例２で用いられたゼロクロス検知部と同じものである。電圧検知部１０６ｅは、実施例４の電圧検知部１０６ｄに、実施例２の電圧生成部５０３を組み合わせることで形成されている。つまり、ＦＥＴ Ｑ６のゲート端子には電圧生成部５０３で生成された直流電圧が抵抗Ｒ１６を介して与えられる。電圧生成部５０３で生成された直流電圧は、ＦＥＴ Ｑ６のゲート閾値よりも高い電圧に設定されている。よって、ＦＥＴ Ｑ６は常に導通可能な状態にある。ＦＥＴ Ｑ６のゲート端子に対して電流制限抵抗Ｒ１７を介してＦＥＴ Ｑ３のドレインが接続されている。よって、ＦＥＴ Ｑ３が導通状態に遷移すると、ＦＥＴ Ｑ６のゲート電圧がゲート閾値以下になり、ＦＥＴ Ｑ６が非導通状態に遷移する。
【００５４】
図１２Ａは実施例５にかかる電圧波形Ｗ１、Ｗ２、Ｗ１０を示している。図１０Ａと比較すると、図１２Ａにおいても電圧波形Ｗ１、Ｗ２、Ｗ１０は同じであることが分かる。つまり、ゼロクロス検知部１０１ａの回路構成は電圧検知部１０６ｅの動作に影響を与えない。
【００５５】
実施例５ではフォトカプラＰＣの発光ダイオードＤ１の導通と非導通の制御が発光ダイオードＤ１自身により制御される。そのため、実施例５のパルス信号の立ち上がりエッジの傾き方が、実施例４の立ち上がりエッジの傾きよりも緩やかになる。
【００５６】
図１２Ｂは商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲内において２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１、Ｗ２およびＷ１０を示している。実施例１および実施例２ではパルス信号の立ち下がりエッジを生成するＦＥＴ Ｑ２、Ｑ３が商用交流電源ＡＣと接続されていた。一方で、実施例５では立ち下がりエッジのタイミングを制御するＦＥＴ Ｑ３のゲートが電圧生成部５０３の出力（数Ｖ〜数十Ｖ）と接続されている。そのため、実施例１や実施例２のＦＥＴよりも低耐圧なＦＥＴをＦＥＴ Ｑ３として採用可能である。なお、ＦＥＴ Ｑ３に代えて、低耐圧で、かつ、閾値電圧のばらつきが小さいシャントレギュレータ等が採用されてもよい。これにより、商用交流電源ＡＣの電圧検知精度がさらに向上しよう。
【００５７】
＜実施例６＞
実施例６は、実施例３、４で用いられたゼロクロス検知部１０１ｃとヒステリシス特性を有する電圧検知部とを組み合わせた構成を採用している。図１３は、実施例６の検知装置１００を示している。電圧検知部１０６ｆはヒステリシス特性を有するコンパレータＣＰを有している。抵抗Ｒ１８と抵抗Ｒ１９は、整流平滑回路７０１により生成された直流電圧を分圧して、コンパレータＣＰの非反転入力端子（＋端子）に印加する分圧回路である。これがコンパレータＣＰの基準電圧となる。上述した抵抗Ｒ１３と抵抗Ｒ１４は、商用交流電源ＡＣの交流電圧を分圧して、コンパレータＣＰの反転入力端子（−端子）に印加する分圧回路である。非反転入力端子（＋端子）に入力される基準電圧は、例えば、商用交流電源ＡＣの交流電圧８５Ｖ（≒６０Ｖ×√２）に相当する電圧である。これは、交流電圧が８５Ｖ未満となったときは、ＡＣ／ＤＣコンバータなどの負荷３２０を停止させるためである。よって、基準電圧は負荷に応じて設定されうる。
【００５８】
図１４Ａは実施例６における電圧波形を示している。Ｗ１３はＦＥＴ Ｑ７のゲート電圧の電圧波形を示している。Ｗ１４はコンパレータＣＰの出力状態を示している。コンパレータＣＰの出力は、商用交流電源ＡＣの電圧が８５Ｖ未満の場合にハイインピーダンス（Ｈｉｚ）となる。コンパレータＣＰの出力がＨｉｚの場合、ＦＥＴ Ｑ７のゲート端子にはプルアップ抵抗Ｒ２０により直流電圧が印加される。これにより、ＦＥＴ Ｑ７は導通状態となる。ＦＥＴ Ｑ７は導通状態となると、発光ダイオードＤ１が点灯し、パルス信号はローレベルとなる。実施例６において立下りエッジはゼロクロスタイミングを示している。
【００５９】
商用交流電源ＡＣの電圧が＋８５Ｖ以上の場合にはコンパレータＣＰの出力は概０Ｖ（Ｌ）となるため、ＦＥＴ Ｑ７は非導通状態となる。ＦＥＴ Ｑ７は非導通状態となると、発光ダイオードＤ１が点灯し、パルス信号はハイレベルとなる。実施例６において立ち上がりエッジは電圧レベルを示している。
【００６０】
コンパレータＣＰの出力がＬになると抵抗Ｒ１９に対して抵抗Ｒ２１が並列に接続された状態と等価になる。抵抗Ｒ２１の抵抗値は抵抗Ｒ１９の抵抗値に比べて十分に低く設定されている。そのため、コンパレータＣＰの出力がＬになった場合の非反転入力端子（＋端子）に入力される基準電圧は、商用交流電源ＡＣの電圧で概０Ｖ相当の電圧となる。一度Ｌを出力したコンパレータＣＰの出力は商用交流電源ＡＣの電圧が概０Ｖまで低下しないと再びＨｉｚに反転しない。つまり、コンパレータＣＰの動作は商用交流電源ＡＣの電圧が８５Ｖ以上の場合に出力がＬとなり、商用交流電源ＡＣの電圧が概０Ｖ以下の場合にＨｉｚを出力するようなヒステリシス特性をもつ。
【００６１】
図１４Ｂは商用交流電源ＡＣの電圧を８０Ｖから１４０Ｖまでの範囲において２０Ｖ刻みで四段階に変化させたときの電圧波形Ｗ１、Ｗ３およびＷ１３を示している。コンパレータＣＰのヒステリシス特性により、立ち上がりエッジは商用交流電源ＡＣの電圧に応じて変化し、立下りエッジは商用交流電源ＡＣの電圧に依存しない。このように実施例６では立ち上がりエッジの伝える情報と立下りエッジが伝える情報が実施例１ないし５とは異なっている。
【００６２】
実施例１ないし実施例５では立ち下りエッジを生成する素子と立ち上がりエッジを生成する素子とが個別に設けられていた。実施例６ではＦＥＴ Ｑ７だけで立ち下りエッジと立ち上がりエッジとを生成できる。よって、実施例６は、実施例３ないし実施例５と比較して、スイッチ素子の数を削減できる。
【００６３】
＜実施例７＞
図１５は検知装置１００やマイクロコンピュータ１０５を適用可能な中間転写方式の画像形成装置１を示している。画像形成装置１は、単色画像を形成する画像形成装置であってもよいが、ここでは複数の色剤を混色して多色画像を形成する電子写真方式の画像形成装置である。画像形成装置１は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（ＢＫ）といった四色の現像剤を使用する。図１５において参照番号の末尾には色を示す文字が付与されているが、四色に共通する事項が説明される際にはこの文字が省略される。
【００６４】
感光ドラム６Ｃ、６Ｍ、６Ｙ、６ＢＫはそれぞれ等間隔に配置され、静電潜像やトナー画像を担持する像担持体である。エンジンコントローラ１５０２は、マイクロコンピュータ１０５を有し、画像形成装置１が備える電源装置１５００やモータ、アクチュエータ、ソレノイド、センサ、ヒーター１５などの負荷３２０を制御する。電源装置１５００は商用交流電源ＡＣに対して電源ケーブル１５０１を介して接続されている。電源ケーブル１５０１は交流電圧の入力部として機能する。電源装置１５００は検知装置１００やＡＣ／ＤＣコンバータ、ＤＣ／ＤＣコンバータなどを有している。
【００６５】
一次帯電器２は電源装置１５００から供給される帯電電圧を利用して感光ドラム６の表面を一様に帯電させる。走査光学装置３は、入力画像に基づいて各々変調された光束（レーザビーム）Ｌを感光ドラム６に向けて出射する。光束（レーザビーム）Ｌは感光ドラム６の表面に静電潜像を形成する。エンジンコントローラ１５０２は、電源装置１５００を制御して現像電圧を生成させ、現像器４に供給する。現像器４はそれぞれ現像電圧を印加されたスリーブやブレードを通じて、シアン、マゼンダ、イエロー、ブラックの現像剤を静電潜像に付着させる。これにより静電潜像が現像され、現像剤像（トナー画像）が形成される。
【００６６】
給紙ローラ８は、マイクロコンピュータ１０５によって制御されるモータまたはソレノイドによって駆動される。給紙ローラ８は、給紙トレイ７に収容されているシートＰを１枚ずつ給紙する。レジストローラ９は、マイクロコンピュータ１０５によって制御されるモータによって駆動される。レジストローラ９は、画像の書き出しタイミングに同期をとってシートＰを二次転写部に向けて送り出す。
【００６７】
エンジンコントローラ１５０２は、電源装置１５００を制御して一次転写電圧を生成させ、一次転写ローラ５に供給する。一次転写ローラ５は、中間転写ベルト１０に対して、感光ドラム６に担持されているトナー画像を一次転写する。一次転写ローラ５に印加された一次転写電圧はトナー画像の一次転写を促進する。中間転写ベルト１０は中間転写体として機能している。駆動ローラ１１は中間転写ベルト１０を回転させるローラである。二次転写部は二次転写ローラ１４を有している。エンジンコントローラ１５０２は、電源装置１５００を制御して二次転写電圧を生成させ、二次転写ローラ１４に供給する。二次転写部において、中間転写ベルト１０と二次転写ローラ１４とがシートＰを挟持しながら搬送することで、中間転写ベルト１０上に担持されている多色のトナー画像がシートＰに二次転写される。二次転写電圧は二次転写を促進する。その後、シートＰは定着器１２へ搬送される。定着器１２はシートＰに担持されているトナー画像に対して圧力と熱を加え、定着させる。排出ローラ１３は、画像の形成されたシートＰを排出する。定着器１２はヒーター１５を有しており、マイクロコンピュータ１０５によって温度を制御される。マイクロコンピュータ１０５は、上述した波数制御によりヒーター１５に供給される電力を制御する。
【００６８】
＜まとめ＞
実施例１ないし６を用いて説明したように、検知装置１００は、交流電圧におけるゼロクロスのタイミングを示す情報と、交流電圧の電圧レベルを示す情報とを重畳した重畳信号を生成する。これにより、ゼロクロスのタイミングと電圧レベルとを伝達するための信号線を削減することが可能となる。たとえば、検知装置１００は、交流電圧におけるゼロクロスのタイミングを示す第一エッジと、交流電圧の電圧レベルに応じて第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を重畳信号として生成するパルス生成回路を有してもよい。
【００６９】
このようなパルス生成回路は、ゼロクロスのタイミングにおいて第一エッジを生成する第一エッジ回路と、交流電圧の傾きに応じたタイミングに第二エッジを生成する第二エッジ回路とを有する。ゼロクロス検知部１０１ａ、１０１ｃなどは第一エッジ回路の一例である。また、電圧検知部１０６ａ〜１０６ｆは第二エッジ回路の一例である。第一エッジ回路は交流電圧の電圧レベルが第一レベルであるときに第一エッジを生成する。図２Ａなどを用いて説明したように、第一レベルとは発光ダイオードＤ１の順方向電圧ＶＦなどである。図７において第一レベルはＦＥＴ Ｑ４のゲート閾値である。上述したように順方向電圧ＶＦは、交流電圧の実効値と比較すると十分に小さく、ほとんど０Ｖと評価可能である。これによりゼロクロスポイントが正確に検知される。
【００７０】
図２Ｂなどを用いて説明したように、第二エッジ回路は交流電圧または交流電圧に相関した電圧の電圧レベルである第二レベルを検知し、当該第二レベルに応じて第二エッジを生成する。第二レベルは、ＦＥＴ Ｑ２などのゲート閾値などである。交流電圧の電圧レベルに応じて交流電圧の傾きが変化する。つまり、交流電圧に相関した電圧がゲート閾値を超えるタイミングも交流電圧の電圧レベルに応じて変化する。このようなスイッチ素子の特性を利用することで電圧レベルが第二エッジに反映される。
【００７１】
図１に示したように、第一エッジ回路は、交流電圧が閾値を超えると導通し、交流電圧が閾値を超えていなければ導通しない第一スイッチ素子を有していてもよい。発光ダイオードＤ１は第一スイッチ素子の一例である。第二エッジ回路は、遅延回路と第二スイッチ素子とを有していてもよい。遅延回路は交流電圧の位相を遅らせる回路である。第二スイッチ素子は、位相の遅延した交流電圧が印加される制御端子を有し、制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わるスイッチ素子である。ゲート端子は制御端子の一例である。ローパスフィルタを構成しているレベル検知部１０７は遅延回路の一例である。ＦＥＴ Ｑ２は第二スイッチ素子の一例である。図１などが示すように、第一スイッチ素子と第二スイッチ素子とは直列に接続されている。図２Ｂが示すように、第一エッジ回路は、第一スイッチ素子が導通しないことでゼロクロスのタイミングを示す第一エッジを生成する。図２Ａが示すように、第二エッジ回路は、第一スイッチ素子が導通可能な状態にあるときに、交流電圧の電圧レベルに応じて第二スイッチ素子が非導通状態から導通状態に変化することで電圧レベルを示す第二エッジを生成する。ここで、第一エッジはパルス信号がローレベルからハイレベルへ切り替わることで生成される立ち上がりエッジである。第二エッジはハイレベルからローレベルへ切り替わることで生成される立ち下がりエッジである。これらのエッジの関係は逆であってもよい。
【００７２】
実施例２において説明したように、第一エッジ回路は、交流電圧が閾値を超えると導通し、交流電圧が閾値を超えていなければ導通しない第一スイッチ素子を有している。第二エッジ回路は、第一分圧回路、遅延回路、加算回路、第二スイッチ素子などを有していてもよい。図５が示すように電圧検知部１０６ｂは第二エッジ回路の一例である。レベル検知部５０１は交流電圧を分圧して交流電圧に相関した電圧を生成する第一分圧回路の一例である。タイミング調整部５０２は交流電圧の位相を遅延させる遅延回路の一例である。抵抗Ｒ７は、第一分圧回路から出力される電圧と遅延回路から出力される電圧とを加算する加算回路の一例である。ＦＥＴ Ｑ３は加算回路から出力される電圧が印加される制御端子を有し、制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子の一例である。実施例２においても第一スイッチ素子と第二スイッチ素子とは直列に接続されている。図６Ｂなどに示したように、第一エッジ回路は、第一スイッチ素子が導通しないことでゼロクロスのタイミングを示す第一エッジを生成する。第二エッジ回路は、第一スイッチ素子が導通しているときに、加算回路から出力される電圧の電圧レベルに応じて第二スイッチ素子が非導通状態から導通状態に変化することで電圧レベルを示す第二エッジを生成する。
【００７３】
実施例２で説明したように、第二エッジ回路は、交流電圧を整流および平滑して直流電圧を生成し、当該直流電圧を第二スイッチ素子の制御端子に印加する整流平滑回路をさらに有してもよい。電圧生成部５０３は整流平滑回路の一例である。このような整流平滑回路を採用することで、電圧レベルの検知精度がさらに向上する。実施例２において説明したように、電圧生成部５０３は、直流電圧を分圧して第二スイッチ素子の制御端子に印加する第二分圧回路を有してもよい。図５が示すように抵抗Ｒ８、Ｒ９は第二分圧回路の一例である。
【００７４】
実施例３が示すように、第一エッジ回路は、ゼロクロス検知部１０１ｃにより実現されてもよい。整流平滑回路７０１は交流電圧を整流および平滑して直流電圧を生成する整流平滑回路の一例である。ＦＥＴ Ｑ４は直流電圧を供給されて動作し、交流電圧に相関した電圧が印加される制御端子を有し、交流電圧に相関した電圧が閾値を超えると導通し、交流電圧に相関した電圧が閾値を超えていなければ導通しない第一スイッチ素子の一例である。第二エッジ回路は、電圧検知部１０６ｃにより実現されてもよい。ＨＰＦ７０３は、交流電圧の位相を進める位相回路の一例である。ＦＥＴ Ｑ５は、位相回路により位相を進められた交流電圧が印加される制御端子を有し、制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子の一例である。図７が示すように、第一スイッチ素子と第二スイッチ素子とは並列に接続されている。ゼロクロス検知部１０１ｃは、第一スイッチ素子が導通状態から非導通状態に遷移することでゼロクロスのタイミングを示す第一エッジを生成する。図８Ａなどが示すように、電圧検知部１０６ｃは、第一スイッチ素子が導通可能な状態のときに、交流電圧の電圧レベルに応じて第二スイッチ素子が導通状態から非導通状態に遷移することで電圧レベルを示す第二エッジを生成する。図７が示すように、第一スイッチ素子は、整流素子である発光ダイオードＤ１と半導体スイッチであるＦＥＴ Ｑ４との直列接続により形成されてもよい。
【００７５】
実施例４で説明したように、第一エッジ回路はゼロクロス検知部１０１ｃにより実現されてもよい。第二エッジ回路は、電圧検知部１０６ｄにより実現されてもよい。図９が示すように、レベル検知部５０１は、交流電圧を分圧して交流電圧に相関した電圧を生成する第一分圧回路の一例である。タイミング調整部５０２は交流電圧の位相を遅延させる遅延回路の一例である。抵抗Ｒ７は、第一分圧回路から出力される電圧と遅延回路から出力される電圧とを加算する加算回路の一例である。ＦＥＴ Ｑ３は加算回路から出力される電圧が印加される制御端子を有し、制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子の一例である。ＦＥＴ Ｑ６は交流電圧から生成された直流電圧であって第二スイッチ素子により印加と非印加とを制御される直流電圧が印加される制御端子を有し、第一スイッチ素子と並列に接続された第三スイッチ素子の一例である。電圧検知部１０６ｄは、第一スイッチ素子が導通可能な状態のときに、交流電圧の電圧レベルに応じて第二スイッチ素子が非導通状態から導通状態に遷移することで第三スイッチ素子が導通状態から非導通状態に遷移することで電圧レベルを示す第二エッジを生成する。これは、図１０Ａや図１０Ｂに例示されている。
【００７６】
実施例５で説明したように、第一エッジ回路はゼロクロス検知部１０１ａであってもよい。第二エッジ回路は電圧検知部１０６ｅであってもよい。図１０が示すように、レベル検知部５０１は、交流電圧を分圧して交流電圧に相関した電圧を生成する第一分圧回路の一例である。タイミング調整部５０２は交流電圧の位相を遅延させる遅延回路である。抵抗Ｒ３は第一分圧回路から出力される電圧と遅延回路から出力される電圧とを加算する加算回路の一例である。ＦＥＴ Ｑ３は加算回路から出力される電圧が印加される制御端子を有し、制御端子に印加された電圧に応じて導通状態と非導通状態とが切り替わる第二スイッチ素子の一例である。ＦＥＴ Ｑ６は交流電圧から生成された直流電圧であって第二スイッチ素子により印加と非印加とを制御される直流電圧が印加される制御端子を有し、第一スイッチ素子と並列に接続された第三スイッチ素子の一例である。電圧検知部１０６ｅは、第一スイッチ素子が導通しているときに、交流電圧の電圧レベルに応じて第二スイッチ素子が非導通状態から導通状態に遷移することで第三スイッチ素子が導通状態から非導通状態に遷移することで電圧レベルを示す第二エッジを生成する。
【００７７】
実施例６で説明されたように、パルス生成回路は、スイッチ素子であるＦＥＴ Ｑ７と、コンパレータＣＰを有していてもよい。コンパレータＣＰは、ヒステリシス特性を有し、交流電圧に相関した電圧に応じてスイッチ素子の導通状態と非導通状態とを切り替える。図１４Ａが示すように、コンパレータＣＰは、ゼロクロスのタイミングにおいてスイッチ素子が第一エッジを生成するようスイッチ素子を非導通状態から導通状態に遷移させる。図１４Ｂが示すように、コンパレータＣＰは、交流電圧に相関した電圧の傾きに応じたタイミングに第二エッジが生成されるようにスイッチ素子を導通状態から非導通状態に遷移させる。なお、実施例６では立ち上がりエッジが第二エッジに相当し、立下りエッジが第一エッジに相当する。
【００７８】
図３や図１５が示すように、マイクロコンピュータ１０５やエンジンコントローラ１５０２はコントローラの一例である。入力ポート１０４は、交流電圧におけるゼロクロスのタイミングを示す第一エッジと、交流電圧の電圧レベルに応じて第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号が入力される入力手段の一例である。第二カウンタ３０４は、第一エッジと第二エッジとの時間間隔を計測する計測手段の一例である。ここでは、第二エッジから第一エッジまでの時間間隔が計測される。電圧決定部３０５は、計測手段により計測された時間間隔に基づき交流電圧の電圧レベルを決定する決定部の一例である。負荷制御部３０１は、第一エッジが示すゼロクロスのタイミングと電圧レベルとを用いて負荷を制御する制御手段の一例である。このようにマイクロコンピュータ１０５は、単一の入力ポート１０４により、ゼロクロスのタイミングと電圧レベルとを取得できるようになる。
【００７９】
図１５を用いて説明されたように感光ドラム６は像担持体の一例である。一次帯電器２は、像担持体を一様に帯電させる帯電手段の一例である。走査光学装置３は像担持体を露光して静電潜像を形成する露光手段の一例である。現像器４は静電潜像を現像してトナー画像を形成する現像手段の一例である。一次転写ローラ５、中間転写ベルト１０および二次転写ローラ１４はトナー画像をシートに転写する転写手段の一例である。なお、感光ドラム６からシートＰへトナー画像を直接転写されてもよい。この場合、中間転写ベルト１０や二次転写ローラ１４は必要ない。定着器１２は、加熱手段を備え、加熱手段によりトナー画像を加熱してシートに定着させる定着手段の一例である。ヒーター１５は加熱手段の一例である。検知装置１００は交流電源から供給される交流電圧におけるゼロクロスのタイミングを示す第一エッジと、交流電圧の電圧レベルに応じて第一エッジに対する時間間隔が変化する第二エッジとを含むパルス信号を生成する生成手段の一例である。マイクロコンピュータ１０５は、パルス信号を受信し、パルス信号から交流電圧のゼロクロスのタイミングと交流電圧の電圧レベルとを取得し、ゼロクロスのタイミングと電圧レベルとに基づき加熱手段に供給される電力を制御する制御手段の一例である。加熱手段などのデバイスの制御方式の一例としては、ゼロクロスのタイミングに応じて交流電圧の半周期毎の電力をオンオフ制御する波数制御方式を用いることができる。また他の方式として、交流電圧の半周期内においてオン時間を制御して供給する位相制御方式を用いることができる。なお、波数制御方式と位相制御方式を組み合わせて制御することも可能である。
【００８０】
また、負荷として冷却ファンなどが採用されてもよい。
【符号の説明】
【００８１】
ＡＣ...商用交流電源、１００...検知装置、１０１...ゼロクロス検知部、１０７...レベル検知部
【図１】
2018137733.tif 000003
【図２】
2018137733.tif 000004
【図３】
2018137733.tif 000005
【図４】
2018137733.tif 000006
【図５】
2018137733.tif 000007
【図６】
2018137733.tif 000008
【図７】
2018137733.tif 000009
【図８】
2018137733.tif 000010
【図９】
2018137733.tif 000011
【図１０】
2018137733.tif 000012
【図１１】
2018137733.tif 000013
【図１２】
2018137733.tif 000014
【図１３】
2018137733.tif 000015
【図１４】
2018137733.tif 000016
【図１５】
2018137733.tif 000017