(57)【要約】【課題】  外部から照射されるノイズの影響を低減することができる基板回路装置を提供する。【解決手段】  基板回路装置は、プリント配線基板と、該基板の表面側に載置され且つ少なくとも１つのグランド端子を有するＩＣチップと、該基板に配設されてＩＣチップのグランド端子にグランド電位を供給する配線パターンと、を有する。配線パターンはプリント配線基板の裏面上に配設される。基板回路装置は、配線パターンに接続され且つプリント配線基板を貫通した少なくとも１つのビアを、プリント配線基板の表面におけるＩＣチップの搭載領域内に存在する位置に有する。【選択図】図１
2018137440.tif 000002
【特許請求の範囲】
【請求項１】
プリント配線基板と前記プリント配線基板の表面側に載置され且つ少なくとも１つのグランド端子及び電源端子を有するＩＣチップと、前記プリント配線基板上に載置されて前記ＩＣチップのグランド端子及び電源端子にそれぞれグランド電位及び電源電位を供給するグランド配線パターン及び電源配線パターンと、を有する基板回路装置であって、
前記グランド配線パターンは、前記プリント配線基板の裏面上に載置され、
前記グランド配線パターンに接続されかつ前記プリント配線基板を貫通した少なくとも１つのビアが前記プリント配線基板の表面における前記ＩＣチップの載置範囲内に存在することを特徴とする基板回路装置。
【請求項２】
一端が前記電源端子に接続され他端がグランドビアに接続されたバイパスコンデンサを、前記プリント配線基板の表面側に有することを特徴とする請求項１に記載の基板回路装置。
【請求項３】
前記電源配線パターンは、前記電源端子に接続された前記バイパスコンデンサの前記一端に接続されていることを特徴とする請求項２に記載の基板回路装置。
【請求項４】
プリント配線基板と前記プリント配線基板の表面側に載置され且つ少なくとも１つのグランド端子及び電源端子を有するＩＣチップと、前記プリント配線基板上に載置されて前記ＩＣチップのグランド端子及び電源端子にそれぞれグランド電位及び電源電位を供給するグランド配線パターン及び電源配線パターンと、を有する基板回路装置であって、
前記ＩＣチップは複数の電源端子を有し、前記バイパスコンデンサの前記他端の各々が１つの共通のグランドビアに接続され、前記共通のグランドビアは前記バイパスコンデンサの各他端同士を結ぶ直線と交差又は接することを特徴とする基板回路装置。
【請求項５】
プリント配線基板と前記プリント配線基板の表面側に載置され且つ少なくとも１つのグランド端子及び電源端子を有するＩＣチップと、前記プリント配線基板上に載置されて前記ＩＣチップのグランド端子及び電源端子にそれぞれグランド電位及び電源電位を供給するグランド配線パターン及び電源配線パターンと、を有する基板回路装置であって、
前記ＩＣチップは複数の電源端子を有し、前記バイパスコンデンサの前記他端の各々が１つの共通のグランドビアに接続され、
前記共通のグランドビアの中心軸と前記バイパスコンデンサの各他端とを含む２つの平面が成す前記ＩＣチップを臨む角度が所定角度以上であることを特徴とする基板回路装置。
【請求項６】
ＩＣチップが搭載される第１の領域と該第１の領域に隣接する第２の領域とを備えた第１の層を有するプリント配線基板であって、
前記プリント配線基板の前記第１の層の前記第１の領域と前記第２の領域に跨って設けられた第１の配線と、
前記プリント配線基板の前記第１の層の前記第２の領域に設けられた第２の配線と、
前記プリント配線基板の前記第１の層を貫通して前記第１の領域の前記第１の配線に接続された第１のビアと、
前記プリント配線基板の前記第１の層を貫通して前記第２の配線に接続された第２のビアと、
前記第１の配線及び前記第２の配線とは前記第１の基板に対して反対側に設けられ、前記第１のビア及び前記第２のビアを介して該第１の配線及び該第２の配線と電気的に接続されるグランド層と、
を有することを特徴とするプリント配線基板。
【請求項７】
請求項６に記載のプリント配線基板において、
前記プリント配線基板の前記第２の領域に設けられ、前記第２のビアに接続される第３の配線と、
をさらに設けたことを特徴とするプリント配線基板。
【請求項８】
ＩＣチップが搭載される第１の領域と該第１の領域に隣接する第２の領域とを備えた第１の層を有するプリント配線基板であって、
前記プリント配線基板の前記第１の層の前記第２の領域に設けられ、電源電位が供給される第１の配線と、
前記プリント配線基板の前記第１の層の前記第２の領域に設けられ、前記第１の配線と離間して配置された第２の配線と、
前記プリント配線基板の前記第１の層の前記第２の領域に設けられ、前記第１の配線及び前記第２の配線と離間して配置された第３の配線と、
前記プリント配線基板の前記第１の層を貫通して前記第１の配線に接続された第１のビアと、
前記プリント配線基板の前記第１の層を貫通して前記第２の配線及び前記第３の配線に接続された第２のビアと、
前記第１の配線、前記第２の配線、及び前記第３の配線とは前記第１の基板に対して反対側に設けられ、前記第１のビア及び前記第２のビアを介して該第１の配線、該第２の配線及び該第３の配線と電気的に接続されるグランド層と、
を有することを特徴とするプリント配線基板。
【請求項９】
請求項７又は請求項８に記載のプリント配線基板において、
前記第２の配線と、前記第１の配線と、前記第３の配線と、がこの順に前記第１の領域の外周に位置する前記第２の領域上に配置されていることを特徴とするプリント配線基板。
【請求項１０】
請求項７乃至請求項９に記載のプリント配線基板において、
前記プリント配線基板の前記第１の層は、前記第１の配線と前記第２のビアと前記第３の配線と前記第２の配線とによって囲まれる第１の配線不存在領域を備えたことを特徴とするプリント配線基板。
【請求項１１】
請求項７乃至請求項１０のいずれか１項に記載のプリント配線基板において、
前記プリント配線基板の前記第１の層は、前記第１の配線及び前記第３の配線とが該表面上に形成された他の配線パターンから独立する第２の配線不在領域を備えたことを特徴とするプリント配線基板。
【請求項１２】
請求項６乃至請求項１１のいずれか１項に記載のプリント配線基板と、
前記プリント配線基板の前記第１の領域に載置され、前記第１の配線に接続されるグランド端子と、前記第２の配線に接続される電源端子と、を有するＩＣチップと、
を備えたことを特徴とする基板回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板回路装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣチップと称する）を搭載する基板回路装置が知られている。例えば、特許文献１には、ＩＣチップの電源、グランド端子から発生するコモンモードノイズに起因するＥＭＩ（ElectroMagnetic Interference）を低減することを目的とした基板回路装置が提案されている。当該基板回路装置においては、ＩＣチップの電源端子とグランド端子とを、それぞれコンデンサを介して導電パターンに接続して、当該導体パターンを、グランドプレーン及び電源プレーンに接続されていないプレーン導体にフィルタを介して接続している。これによって、相対的にアンテナとなるプリント配線板のグランド及び電源に流れるコモンモードノイズが低減されることが、特許文献１に記載されている。
【０００３】
また、特許文献２には、電源層とグランド層とに各々形成された回路パターンから発生する不要電磁放射を抑制することを目的としたプリント配線板が提案されている。この不要電磁放射は特許文献１のＥＭＩと同様のものである。ＩＣチップ等の電子部品を搭載していない状態の当該プリント配線板自体の共振周波数ｆとほぼ同一の共振周波数を有するバイパスコンデンサを、当該プリント配線板の電源層とグランド層との間に接続することによって、不要な電磁放射が抑制されることが、記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０２７１４０
【特許文献２】特開２００１−２０３４３４
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されている基板回路装置のプリント配線板の表面において、外部から電磁誘導を受け得る電源線−グランド線ループが存在している。よって、当該ループが外部からのノイズ（電磁波、ＥＭＳ（ElectroMagnetic Susceptibility）等）の電磁誘導作用を受けると、これにより起電流が発生し、ＩＣチップの電源電圧が変動する問題がある。電子機器に搭載されるＩＣチップやＬＳＩ（Large Scale Integration）チップの設計においても電磁誘導作用低減のための各種工夫が施されているが、従来の基板回路装置におけるノイズ耐性の確保は不十分である。
【０００６】
本発明は、上記の問題点に鑑みなされたものであり、その目的は、外部ノイズの混入を低減することができる基板回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の基板回路装置は、プリント配線基板とプリント配線基板の表面側に載置され且つ少なくとも１つのグランド端子及び電源端子を有するＩＣチップと、プリント配線基板上に載置されてＩＣチップのグランド端子及び電源端子にそれぞれグランド電位及び電源電位を供給するグランド配線パターン及び電源配線パターンと、を有する基板回路装置であって、グランド配線パターンは、プリント配線基板の裏面上に載置され、グランド配線パターンに接続され且つプリント配線基板を貫通した少なくとも１つのビアがプリント配線基板の表面におけるＩＣチップの搭載範囲内に存在することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】実施例１の基板回路装置の一部を示す概略平面図
【図２】実施例２の基板回路装置の一部を示す概略平面図
【図３】実施例２の基板回路装置の一部の変形例を示す概略平面図
【図４】実施例２の基板回路装置の比較例を示す部分平面図
【図５】実施例２の基板回路装置のプリント配線基板の部分平面図
【図６】実施例２の基板回路装置のプリント配線基板の概略図
【図７】実施例２の基板回路装置の変形例のプリント配線基板の概略図
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明による実施例の基板回路装置について詳細に説明する。なお、実施例において、実質的に同一の機能及び構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【実施例１】
【００１０】
図１は、本実施例の基板回路装置１０の一部を示す概略平面図である。基板回路装置１０は、ＩＣチップ２０と当該ＩＣチップ２０が搭載されるプリント配線基板１１とにより構成されている。なお、図１において、基板回路装置１０のプリント配線基板１１は信号配線のパターンや電源配線及びグランド配線のパターン等のプリント配線を含むが、説明の便宜上、信号配線のプリント配線を省略している。また、本実施例ではプリント配線基板１１がその表面にＩＣチップの搭載面を備え、その裏面にグランド層ＧＮＤを備えて構成された単層のプリント配線基板である場合について説明する。
【００１１】
ＩＣチップ２０は、第１電源端子ＶＤＤ、第２電源端子ＶＤＤＬ及び第３電源端子ＶＳＳを有している。第１電源端子ＶＤＤ及び第２電源端子ＶＤＤＬはＩＣチップ２０内のＦＥＴ回路のプラス電源端子であって、ＮチャネルＦＥＴのドレイン側の電源端子である。第３電源端子ＶＳＳはＩＣチップ２０内のＦＥＴ回路のマイナス電源端子であって、片（単）電源方式ならグランド端子であって、ＮチャネルＦＥＴのソース側の端子でもある。また、ＩＣチップ２０は信号端子（破線で示す）等の複数の接続端子を含む。なお、本実施例ではＩＣチップ２０がＱＦＰ（Quad Flat Package）パッケージである場合について説明するが、ＩＣチップのパッケージ形状としてはＢＧＡ（Ball Grid Array）やＰＧＡ（Pin Grid Array）など、外部接続端子がアレイ状に二次元配列されている形状であっても良い。なお、第１電源端子ＶＤＤには電源電位が供給されており、第２電源端子ＶＤＤＬではＩＣチップ内で電源電圧に基づいて生成された内部電源電位が供給される構成としてもよい。
【００１２】
プリント配線基板１１は表面１１Ｆと裏面１１Ｒとを有する単層（以下、第１の層と称する。）の基板により構成され、表面１１ＦにはＩＣチップ２０が搭載される第１の領域Ｒ１と当該第１の領域Ｒ１に隣接する第２の領域Ｒ２とが画定されている。なお、第１の領域Ｒ１はＩＣチップ２０本体が配置される領域を示し、ＩＣチップ２０が備える端子類とプリント配線基板１１とが接続される部分は第２の領域Ｒ２に含まれる。また、裏面１１Ｒには後述するグランド層ＧＮＤが形成されるグランド領域Ｒ３と当該グランド領域Ｒ３に隣接し電源ラインＶＤＤ１が形成される切欠き領域ＧＣＬとが画定されている。
【００１３】
プリント配線基板１１の表面１１Ｆ上の第１の領域Ｒ１にはＩＣチップ２０が搭載されている。また、第２の領域Ｒ２には配線パターン１３（以下、導体１３）として、配線パターン１３ａ、１３ｂ、１３ｃ、１３ｄ、及び１３ｅ（以下、導体１３ａ、導体１３ｂ、導体１３ｃ、導体１３ｄ、及び導体１３ｅという。）が設けられ、バイパスコンデンサＣ１及びバイパスコンデンサＣ２が搭載されている。導体１３ａの一方端のパッドにはＩＣチップ２０の第１電源端子ＶＤＤが接続されており、導体１３ａの他方端のパッドには、バイパスコンデンサＣ１の電源端子側一端が接続されている。導体１３ｂの一方端のパッドにはバイパスコンデンサＣ１のグランド側一端が接続されており、導体１３ｂの他方端にはビアＶＩＡ１が接続されている。ビアＶＩＡ１はプリント配線基板１１の第１の層を貫通して裏面１１Ｒのグランド層ＧＮＤに接続されている。導体１３ｄの一方端のパッドにはＩＣチップ２０の第２電源端子ＶＤＤＬが接続されており、導体１３ｄの他方端のパッドにはバイパスコンデンサＣ２の電源端子側一端に接続されている。導体１３ｅの一方端のパッドにはバイパスコンデンサＣ２のグランド側一端が接続されており、導体１３ｅの他方端にはビアＶＩＡ３が接続されている。ビアＶＩＡ３はプリント配線基板１１の第１の層を貫通して裏面１１Ｒのグランド層ＧＮＤに接続されている。導体１３ｃにはその一方端がバイパスコンデンサＣ１の電源端子側一端及び導体１３ａに接続されており、他方端にはビアＶＩＡ２に接続されている。ビアＶＩＡ２はプリント配線基板１１の第１の層を貫通して裏面１１Ｒの電源ラインＶＤＤ１に接続されている。
【００１４】
プリント配線基板１１の表面１１Ｆにはさらに導体１３ｆが第１の領域Ｒ１と第２の領域Ｒ２とに跨って設けられている。導体１３ｆの一方端のパッドには第２の領域Ｒ２上でＩＣチップ２０の第３電源端子ＶＳＳが接続されており、導体１３ｆの他方端には第１の領域Ｒ１上でビアＶＩＡ４に接続されている。ビアＶＩＡ４はプリント配線基板１１の第１の層を貫通して裏面１１Ｒのグランド層ＧＮＤに接続されている。また、第２の領域Ｒ２上に設けられた導体１３ｆは導体１３ａ及び導体１３ｄの間に離間して配置されており、これらの導体１３ａ、１３ｆ、及び１３ｄはその間に他のパターンを配置させることなくこの順番で第１の領域Ｒ１の外周に位置する第２の領域Ｒ２上に配置されている。
【００１５】
プリント配線基板１１の表面１１Ｆの反対側の裏面１１Ｒにはグランド層ＧＮＤが設けられるグランド領域Ｒ３とグランド領域Ｒ３に隣接し電源ラインＶＤＤ１が設けられる切欠き領域ＧＣＬとが画定されている。グランド領域Ｒ３は裏面１１Ｒ上に一部切欠き領域ＣＧＬを除いて広範な領域として設けられている。グランド領域Ｒ３は例えば矩形状の領域であって一つの角部が内側に窪んだ形状を有しており、この場合、切欠き領域ＧＣＬはこの窪んだ領域となる。言い換えれば、グランド領域Ｒ３は裏面１１Ｒの一つの角部の近傍を避けて設けられており、裏面１１Ｒには当該一つの角部を含んだ切欠き領域ＣＧＬが設けられている。また、切欠き領域ＣＧＬは裏面１１Ｒの外周を含んだ裏面１１Ｒの一部を占める領域であり、この部分を除いた領域をグランド領域Ｒ３としても良い。
【００１６】
グランド層ＧＮＤは裏面１１Ｒ上のグランド領域Ｒ３に一様に設けられた導電層であり、例えば信号配線のパターンに比べて大きな配線、所謂ベタ配線として形成されている。また、裏面１１Ｒの切欠き領域ＣＧＬにはグランド層ＧＮＤとは離間して電源ラインＶＤＤ１が形成されている。
【００１７】
本発明の実施例１はかかる構造を有することから、ビアＶＩＡ４がプリント配線基板１１の表面１１Ｆにおける第１の領域Ｒ１内に配置されて存在する故に、当該表面１１Ｆ側からの電磁波等のノイズの侵入を防ぐことができる。プリント配線基板の裏面１１Ｒに配置されたグランド層ＧＮＤは、グランドビアであるＶＩＡ４を介してＩＣチップ２０の第３電源端子ＶＳＳすなわちグランド端子にグランド電位を供給している。なお、グランドビアであるビアＶＩＡ１、ビアＶＩＡ３もバイパスコンデンサＣ１及びＣ２のグランド側端子にグランド電位を供給している。また、ＩＣチップ２０の下方に配置されるプリント配線基板１１の表面１１Ｆ側のグランドビアＶＩＡ４からグランド端子の第３電源端子ＶＳＳにまで延在するグランド配線パターンすなわち導体１３ｆも、第１の領域Ｒ１に配置されて存在する故に、当該表面１１Ｆ側からの電磁波等のノイズの侵入を防ぐことができる。また、電源ラインＶＤＤ１が裏面１１Ｒに設けられることにより、表面１１Ｆ側に設けられた場合には電源ラインは電磁波を受信するアンテナの役割を果たすことから電源電圧の変動等の異常を発生させることとなるが別層に電源ラインを設けることによってこのような悪影響を回避することができる。
【実施例２】
【００１８】
図２は実施例２の基板回路装置１０の一部を示す概略平面図である。
【００１９】
実施例２は、図２に示すように、実施例１の図１に示すビアＶＩＡ１、ビアＶＩＡ３に代えて１つの共通のグランドビアＶＩＡ５（プリント配線基板１１の第１の層を貫通して裏面１１Ｒのグランド層ＧＮＤに接続されている。）とし、バイパスコンデンサＣ１及びＣ２のグランド側に接続されている導体１３ｂ及び導体１３ｅがこのグランドビアＶＩＡ５に接続されていることを除き、実施例１と同様の構成を有している。グランドビアＶＩＡ５は、一対のバイパスコンデンサＣ１及びＣ２のグランド側一端同士を結ぶ直線（図示せず。）を横切る位置に配置され、導体１３ｂ及び導体１３ｅのそれぞれの他方端はグランドビアＶＩＡ５に接続して配置される。また、グランドビアＶＩＡ５、導体１３ｂ、及び導体１３ｅではＩＣチップ２０に対してグランドビアＶＩＡ５が最も離れた位置に配置されており、導体１３ｂ及び導体１３ｅはグランドビアＶＩＡ５よりもＩＣチップ２０に近い位置に配置される。これらグランドビアＶＩＡ５、導体１３ｂ及び導体１３ｅによりグランド線ループが形成できる。また、図３に示すように、ＩＣチップ２０の一対のバイパスコンデンサＣ１及びＣ２の各他方端が共通のグランドビアＶＩＡ５ａに接続され、グランドビアＶＩＡ５がバイパスコンデンサＣ１及びＣ２の一対の各他方端（グランド側）を結ぶ直線ｘｘ−ｘｘと交差（グランドビアＶＩＡ５ａ）又は接するように（グランドビアＶＩＡ５ｂ、ＶＩＡ５ｃ）導体１３ｂ及び導体１３ｅを形成することによりグランド線ループを形成できる。さらに図３の破線矢印内に示すように、共通のグランドビアＶＩＡ５ｄの中心軸とバイパスコンデンサＣ１及びＣ２の各他方端とを含む２つの平面ｙ、ｚが成すＩＣチップ２０を臨む角度αが例えば９０度以上１８０以下の所定角度であるように、グランド線ループを構成できる。このとき導体１３ｂ及び導体１３ｅはグランドビアＶＩＡ５との角度αを上述の所定角度としたうえでバイパスコンデンサＣ１及びＣ２に曲線で接続するように構成しても良い。
【００２０】
本実施例によっても実施例１と同様に、プリント配線基板１１の表面１１Ｆ上に設けられた配線パターンによって直接ＩＣチップ２０の第３電源端子ＶＳＳをグランドビアＶＩＡ５と接続させることなく他層を介して電気的に接続させることにより、当該接続していない部位からのノイズ侵入を防ぐことができる。また、ビアＶＩＡ４がプリント配線基板１１の表面１１Ｆにおける第１の領域Ｒ１内に配置されて存在する故に、当該表面１１Ｆ側からの電磁波等のノイズの侵入を防ぐことができ、ＩＣチップ２０の下方に配置されるプリント配線基板１１の表面１１Ｆ側のグランドビアＶＩＡ４からグランド端子の第３電源端子ＶＳＳにまで延在するグランド配線パターンすなわち導体１３ｆも、第１の領域Ｒ１に配置されて存在する故に、当該表面１１Ｆ側からの電磁波等のノイズの侵入を防ぐことができる。
【００２１】
さらに、第３電源端子ＶＳＳに電気的に接続された表面１１Ｆ側の配線パターンを他の配線パターンから独立とすることにより、すなわち導体１３ｂおよび導体１３ｅはそれぞれバイパスコンデンサＣ１及びＣ２とグランドビアＶＩＡ５とを接続する以外に他の配線と接続しない構成、言い換えれば導体１３ｂ及び導体１３ｅが配線不存在領域によって囲まれた構成とすることにより、表面１１Ｆ側にＩＣチップ２０に用いられるグランド配線パターンとは異なるグランド線（図示せず）があったとしても当該グランド線パターンからのノイズ侵入を防ぐこともできる。
【００２２】
プリント配線基板１１は、図２に示すようにその通電極ＶＩＡを信号線及びグランド線から離間させ且つバイパスコンデンサＣ１及びＣ２とビアＶＩＡとを挟む配線不存在領域ＶＣＬを有するように構成できる。
【００２３】
［磁界ノイズ照射試験］
具体的に、ノイズシミュレータを用いて配線不存在領域ＶＣＬの効果を確認するプリント配線基板の磁界ノイズ照射試験を行った。磁界ノイズ照射試験は、高電圧インパルスノイズを発生させる機器を用い、当該機器にループアンテナを接続して磁界を発生させ、プリント配線基板に照射させる試験であり、このときのインパルスノイズ電圧に対する耐圧を測定するものである。
【００２４】
図４は、配線不存在領域ＶＣＬが無いプリント配線基板（比較例）の部分平面図である。図５は、配線不存在領域ＶＣＬが有るプリント配線基板の部分平面図である。また、図６は図５のプリント配線基板の部分平面図から要部を抽出したプリント配線基板の概略図である。
【００２５】
磁界ノイズ照射試験の結果、図４の配線不存在領域ＶＣＬが無い従来型のプリント配線基板が８００Ｖ程度の耐圧であったが、図５の配線不存在領域ＶＣＬが有るプリント配線基板では２０００Ｖ以上の耐圧が得られた。
【００２６】
図６を参照すると、この配線不存在領域ＶＣＬは、第１電源端子ＶＤＤに接続された導体１３ａとバイパスコンデンサＣ１と導体１３ｂとＶＩＡ５と導体１３ｅとバイパスコンデンサＣ２と第２電源端子ＶＤＤＬに接続された導体１３ｄと、第３電源端子ＶＳＳに接続された導体１３ｆとに囲まれた領域であり、プリント配線基板１１の表面１１Ｆ上で第１電源端子ＶＤＤ及び第２電源端子ＶＤＤＬと第３電源端子ＶＳＳとの接続を妨げる位置に存在している。また、もう１か所の配線不存在領域ＶＣＬはグランド層ＧＮＤに接続されているＶＩＡ５と導体１３ｂと導体１３ｅとがプリント配線基板１１の表面１１Ｆ上にて他の配線との接続を妨げる位置に存在している。なお、図６においては、導体１３ｆは第１の領域Ｒ１を覆いＶＩＡ４に接続する構成となっている。
【００２７】
本実施例によれば、ＩＣチップの電源端子に接続されたバイパスコンデンサの電源グランドループの一部を囲むように配線不存在領域ＶＣＬを配置しているので、電源グランドループが上記配線不存在領域ＶＣＬによって形成される開口部の外周から分離され、外部から受けるノイズの影響を抑制することができ、この結果として外部から受けるノイズの影響を低減させることができる。
【００２８】
(実施例２の変形例)
図７は実施例２の変形例としての基板回路装置１０の一部を示す概略平面図である。実施例２の変形例では、実施例２の図６に示す導体１３ｆ、グランドビアＶＩＡ４に代えて導体１３ｇ、導体１３ｈ及びグランドビアＶＩＡ６を有している。導体１３ｇはプリント配線基板１１の表面１１Ｆの第２の領域Ｒ２に設けられており、導体１３ｇの一方端のパッドには第２の領域Ｒ２上でＩＣチップ２０の第３電源端子ＶＳＳが接続されており、導体１３ｇの他方には第２の領域Ｒ２上でグランドビアＶＩＡ６に接続されている。導体１３ｈはプリント配線基板１１の表面１１Ｆの第１の領域Ｒ１を覆って形成されるＧＮＤ電位の所謂ベタ配線の配線パターンであり、図５を参照するように第１の領域Ｒ１の角部から第２の領域Ｒ２へ他の配線パターンを避けて広く延在して構成されても良い。グランドビアＶＩＡ６はプリント配線基板１１の第１の層の第２の領域Ｒ２を貫通して裏面１１Ｒのグランド層ＧＮＤに接続されている。図６に記載した導体１３ｆとは異なり、導体１３ｇは第１の領域Ｒ１を覆う導体１３ｈとは離間して設けられている。
【００２９】
このような構成とすることで実施例２と同様に、導体１３ｂ及び導体１３ｅが配線不存在領域によって囲まれた構成とすることにより、表面１１Ｆ側にＩＣチップ２０に用いられるグランド配線パターンとは異なるグランド線（図示せず）があったとしても当該グランド線パターンからのノイズ侵入を防ぐことができ、電源グランドループが配線不存在領域ＶＣＬによって形成される開口部の外周から分離され、外部から受けるノイズの影響を抑制することができ、この結果として外部から受けるノイズの影響を低減させることができる。また、本変形例のように導体１３ｇと導体１３ｈとを離間することにより、ベタ配線の導体１３ｈ（特に上述のように第２の領域Ｒ２への延在部分を備える場合）に係る導体１３ｈの輪郭に沿って電磁誘導による起電流が発生したり他の配線パターンを経由してノイズが与えられたりするなどのおそれが低減することとなる。
【００３０】
各実施例の基板回路装置によれば、電源端子からの折り返すグランド線ループの大部分を基板回路装置の表面と違う面（プリント配線基板の断面及び裏面）にて構成する事により、電磁誘導による起電流を発生しにくくしている。よって、単純に基板回路装置の表面でバイパスコンデンサを実装した場合に比べ、外部からの電磁波（ノイズ）による起電流を低減でき、ＬＳＩ、ＩＣの誤動作を防止できる。また、これらの構成によって、ＩＣチップ２０の第１電源端子ＶＤＤ又は第２電源端子ＶＤＤＬと、第３電源端子ＶＳＳとに対して、プリント配線基板１１の表面１１Ｆで直接電源からグランドに接続されるループを形成するのではなく、裏面１１Ｒ側にまでループを拡張させて接続させる構成となるため、表面１１Ｆ側から電磁波が印加されたとしても電磁誘導による起電流が発生しづらい構造となるため、ノイズによる誤作動を抑制することができる。また、第１電源端子ＶＤＤと第３電源端子ＶＳＳと第２電源端子ＶＤＤＬとがこの順に並んで配置されていることから、第１電源端子ＶＤＤからバイパスコンデンサＣ１を経由してグランドビアＶＩＡ５に接続されるループと第２電源端子ＶＤＤＬからバイパスコンデンサＣ２を経由してグランドビアＶＩＡ５に接続されるループとに垂直方向から電磁波が印加された場合、第３電源端子ＶＳＳからみて各ループの起電流が逆方向に流れて打ち消しあうこととなる。そのため第１電源端子ＶＤＤ、第２電源端子ＶＤＤＬ、及び第３電源端子ＶＳＳに印加される誘起電流が低減される結果、起電流によるノイズ自体を低減させることができる。また、バイパスコンデンサ以外にも、スイッチングレギュレータの昇圧コンデンサ、リニアレギュレータの位相補償用コンデンサも同様である。さらに、水晶振動子やフィルタ等で、ＬＳＩの複数の端子間でループを作る様な配線が必要となる場合にも本発明は有用である。
【００３１】
なお、各ビアの端部に接続パッドを設けておき、該接続パッドと配線を介してバイパスコンデンサと接続する形態として構成されているが、この形態に限定されるものではなく、例えば接続端子やバイパスコンデンサ等の各種面実装部品に直接接続することができるようにしてよい。
【００３２】
なお、プリント配線基板においては単層のプリント配線基板として説明したが、実際にはこれに限定されず複数層の配線基板を有するプリント配線基板としても良い。この場合、裏面１１ＲはＩＣチップが搭載される層の裏面に構成されても良いし、他の層の表面１１Ｆ側とは反対側の面に構成されても良く、表面１１Ｆの反対側のいずれかの面に構成されていれば良い。
【符号の説明】
【００３３】
１０  基板回路装置
１１  プリント配線基板
１１Ｆ  表面
１１Ｒ  裏面
２０  ＩＣチップ
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ  導体
ＶＤＤ  第１電源端子
ＶＤＤＬ  第２電源端子
ＶＤＤ１  電源ライン
ＶＳＳ  第３電源端子
ＶＩＡ、ＶＩＡ１、ＶＩＡ２、ＶＩＡ３、ＶＩＡ４、ＶＩＡ５、ＶＩＡ５ａ、ＶＩＡ５ｂ、ＶＩＡ５ｃ、ＶＩＡ５ｄ、ＶＩＡ６  ビア
ＧＮＤ  グランド層
Ｃ１、Ｃ２  バイパスコンデンサ
Ｒ１  第１の領域
Ｒ２  第２の領域
Ｒ３  グランド領域
ＧＣＬ  切欠き領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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