(57)【要約】【課題】２つの信号の周波数差および測定時間範囲に制約がなく、測定時間を一定にすることができ、測定精度の高い時間デジタル変換器を提供すること。【解決手段】第１の信号を基準にして第２の信号をカウントし、第１のカウント値を生成する第１のカウンター部と、前記第１のカウント値に対し、時間経過に基づいて重み付けを行う重み付け部と、を有し、前記重み付け部により重み付けされた前記第１のカウント値を積算して積算値を求め、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する時間デジタル値を求める演算部を備えることを特徴とする時間デジタル変換器。【選択図】図１
2018163030.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を基準にして第２の信号をカウントし、第１のカウント値を生成する第１のカウンター部と、
前記第１のカウント値に対し、時間経過に基づいて重み付けを行う重み付け部と、を有し、
前記重み付け部により重み付けされた前記第１のカウント値を積算して積算値を求め、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する時間デジタル値を求める演算部を備えることを特徴とする時間デジタル変換器。
【請求項２】
前記第１の信号の時間イベントは、被測定信号の第１の変化点に同期し、前記第２の信号の時間イベントは、前記被測定信号の第２の変化点に同期する請求項１に記載の時間デジタル変換器。
【請求項３】
前記第１の信号は基準信号であり、前記第１の信号の時間イベントは、被測定信号の変化点とは独立して設定され、
前記第２の信号の時間イベントは、前記被測定信号の前記変化点に同期する請求項１に記載の時間デジタル変換器。
【請求項４】
前記第２の信号の時間イベントは、被測定信号の第１の変化点に同期する第１の時間イベントと、前記被測定信号の第２の変化点に同期する第２の時間イベントと、を有し、
前記演算部は、前記第１の信号の時間イベントと前記第２の信号の第１の時間イベントとの時間間隔に対応する第１の時間デジタル値と、前記第１の信号の時間イベントと前記第２の信号の第２の時間イベントとの時間間隔に対応する第２の時間デジタル値と、を求め、前記第１の時間デジタル値と前記第２の時間デジタル値との差に基づいて前記時間デジタル値を求める請求項１に記載の時間デジタル変換器。
【請求項５】
前記第１の信号または前記第２の信号は、前記時間間隔よりも長い時間生成され、前記時間デジタル値を求めるために用いられる請求項１ないし４のいずれか１項に記載の時間デジタル変換器。
【請求項６】
前記積算値と前記時間デジタル値との関係を表す検量線データを記憶する記憶部を有し、
前記演算部は、前記検量線データに基づいて、前記積算値を前記時間デジタル値に変換する請求項１ないし５のいずれか１項に記載の時間デジタル変換器。
【請求項７】
前記重み付け部は、前記第１の信号または前記第２の信号をカウントし、第２のカウント値を生成する第２のカウンター部を有し、前記第１のカウント値と前記第２のカウント値とを乗算することにより前記第１のカウント値に対して重み付けを行う請求項１ないし６のいずれか１項に記載の時間デジタル変換器。
【請求項８】
前記第１の信号と前記第２の信号の少なくとも一方は、ジッターを有する請求項１ないし７のいずれか１項に記載の時間デジタル変換器。
【請求項９】
前記第１の信号と前記第２の信号の周波数比を検出する周波数比計測部を有し、
前記演算部は、前記周波数比に基づいて、前記積算値を補正する請求項１ないし８のいずれか１項に記載の時間デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換器に関するものである。
【背景技術】
【０００２】
２つの信号の時間差（位相差）を測定するために用いられる時間デジタル変換器（タイムトゥデジタルコンバーター（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）が知られている（以下、「ＴＤＣ」とも言う）。従来のＴＤＣでは、測定時間範囲に制限があり、また、素子のばらつきが誤差に直結するので、校正が必要となる等の問題がある。また、下記特許文献１、２において別の方式のＴＤＣが開示されている。
【０００３】
特許文献１にはバーニア型ＴＤＣが開示されている。周波数差の小さい２つの信号を用い、測定対象である時間間隔だけタイミングをずらして発振を開始させ、前記２つの信号の位相差の検出を行う。周波数差があるので、どこかで２つの信号の位相は逆転する。この位相が逆転するタイミングから逆算することで、測定対象である時間間隔を時間デジタル値として出力する。
また、特許文献２には、逐次比較近似ＴＤＣと、バーニア型ＴＤＣとを用いた２ステップ方式のＴＤＣが開示されている。この２ステップ方式のＴＤＣでは、初段の逐次比較近似ＴＤＣにおいて、２つの信号、すなわち、クロック１とクロック２との知りたい位相差の整数部分を検出する。次に、次段のバーニア型ＴＤＣにおいて、クロック１とクロック２との知りたい位相差の小数部分を検出する。そして、前記検出した位相差の整数部分と小数部分とを結合（加算）し時間デジタル値として出力する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Min-Chuan Lin; Tsai, Guo-Ruey; Chun-Yi Liu; Shi-Shien Chu, “FPGA-Based High Area Efficient Time-To-Digital IP Design”, Proceedings of TENCON 2006. 2006 IEEE Region 10 Conference, PP.1-4, 2006 “http://ieeexplore.ieee.org/document/4142396/”
【非特許文献２】井田貴士、小澤祐喜、姜日晨、小林春夫、塩田良、「２ステップ逐次比較時間デジタイザの自己校正法とトリガ回路検討」, 信学技報 116(272), PP.55-60, 2016-10-27
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のバーニア型ＴＤＣ装置では、測定時間範囲に制限がある。また、測定対象である時間間隔の違いにより測定時間が変化する。また、分解能を高くするには、周波数差の小さいクロックを用いることが必要となるため、測定時間が長くなる。
また、特許文献２に記載のＴＤＣ装置では、バーニア型ＴＤＣにおける課題に加え、逐次比較近似ＴＤＣの動作のための繰り返しパルスが必要となる。また、２ステップ方式であるため回路構成が複雑になる。
本発明の目的は、２つの信号の周波数差および測定時間範囲に制約がなく、測定時間を一定にすることができ、測定精度の高い時間デジタル変換器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
本発明の時間デジタル変換器は、第１の信号を基準にして第２の信号をカウントし、第１のカウント値を生成する第１のカウンター部と、
前記第１のカウント値に対し、時間経過に基づいて重み付けを行う重み付け部と、を有し、
前記重み付け部により重み付けされた前記第１のカウント値を積算して積算値を求め、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する時間デジタル値を求める演算部を備えることを特徴とする。
この発明によれば、第１の信号と第２の信号の位相の逆転にかかわらず測定を続けることにより、測定時間を一定にすることができる。
また、第１のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、第１の信号、第２の信号について、バーニア型ＴＤＣのような周波数の制約も無い。
また、素子のばらつきによらずノイズシェープ機能が発揮されること（ノイズシェープ効果）により、測定精度を向上させることができる。また、素子が一様に使用されることから、素子のばらつきによる影響は平均化されるため、素子のばらつきを補正せずとも測定精度を向上させることができる。
【０００７】
本発明の時間デジタル変換器では、前記第１の信号の時間イベントは、被測定信号の第１の変化点に同期し、前記第２の信号の時間イベントは、前記被測定信号の第２の変化点に同期することが好ましい。
これにより、被測定信号の第１の変化点と被測定信号の第２の変化点との時間間隔に対応する時間デジタル値を求めることができる。
【０００８】
本発明の時間デジタル変換器では、前記第１の信号は基準信号であり、前記第１の信号の時間イベントは、被測定信号の変化点とは独立して設定され、
前記第２の信号の時間イベントは、前記被測定信号の前記変化点に同期することが好ましい。
これにより、被測定信号の変化点のタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。
【０００９】
本発明の時間デジタル変換器では、前記第２の信号の時間イベントは、被測定信号の第１の変化点に同期する第１の時間イベントと、前記被測定信号の第２の変化点に同期する第２の時間イベントと、を有し、
前記演算部は、前記第１の信号の時間イベントと前記第２の信号の第１の時間イベントとの時間間隔に対応する第１の時間デジタル値と、前記第１の信号の時間イベントと前記第２の信号の第２の時間イベントとの時間間隔に対応する第２の時間デジタル値と、を求め、前記第１の時間デジタル値と前記第２の時間デジタル値との差に基づいて前記時間デジタル値を求めることが好ましい。
これにより、適確に時間デジタル値を求めることができる。
【００１０】
本発明の時間デジタル変換器では、前記第１の信号または前記第２の信号は、前記時間間隔よりも長い時間生成され、前記時間デジタル値を求めるために用いられることが好ましい。
これにより、測定精度を向上させることができる。
【００１１】
本発明の時間デジタル変換器では、前記積算値と前記時間デジタル値との関係を表す検量線データを記憶する記憶部を有し、
前記演算部は、前記検量線データに基づいて、前記積算値を前記時間デジタル値に変換することが好ましい。
これにより、容易かつ適確に積算値を時間デジタル値に変換することができる。
【００１２】
本発明の時間デジタル変換器では、前記重み付け部は、前記第１の信号または前記第２の信号をカウントし、第２のカウント値を生成する第２のカウンター部を有し、前記第１のカウント値と前記第２のカウント値とを乗算することにより前記第１のカウント値に対して重み付けを行うことが好ましい。
これにより、容易かつ適確に、第１のカウント値に対して重み付けを行うことができる。
【００１３】
本発明の時間デジタル変換器では、前記第１の信号と前記第２の信号の少なくとも一方は、ジッターを有することが好ましい。
これにより、量子化誤差（量子化雑音）を分散させることができ、測定精度を向上させることができる。
【００１４】
本発明の時間デジタル変換器では、前記第１の信号と前記第２の信号の周波数比を検出する周波数比計測部を有し、
前記演算部は、前記周波数比に基づいて、前記積算値を補正することが好ましい。
これにより、測定精度を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の時間デジタル変換器の第１実施形態を示すブロック図である。
【図２】図１に示す時間デジタル変換器の発振部を示すブロック図である。
【図３】図１に示す時間デジタル変換器の演算部を示すブロック図である。
【図４】図１に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。
【図５】図１に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。
【図６】図１に示す時間デジタル変換器の原理を説明するための表である。
【図７】図１に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。
【図８】図１に示す時間デジタル変換器の原理を説明するための表である。
【図９】検量線データの１例を示すグラフである。
【図１０】本発明の時間デジタル変換器の第１実施形態の第１変形例における演算部を示すブロック図である。
【図１１】図１０に示す時間デジタル変換器の動作の流れを示すフローチャートである。
【図１２】図１０に示す時間デジタル変換器の原理を説明するための表である。
【図１３】図１０に示す時間デジタル変換器の原理を説明するための表である。
【図１４】本発明の時間デジタル変換器の第１実施形態の第２変形例を示すブロック図である。
【図１５】本発明の時間デジタル変換器の第２実施形態における演算部を示すブロック図である。
【図１６】検量線データの１例を示すグラフである。
【図１７】本発明の時間デジタル変換器の第３実施形態を示すブロック図である。
【図１８】図１７に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。
【図１９】実験的に測定を行った結果を示すグラフである。
【図２０】本発明の時間デジタル変換器の第３実施形態の変形例の動作を説明するためのタイミングチャートである。
【図２１】本発明の時間デジタル変換器の第４実施形態を示すブロック図である。
【図２２】本発明の時間デジタル変換器の第５実施形態における演算部を示すブロック図である。
【図２３】本発明の時間デジタル変換器の第６実施形態において実験的に測定を行った結果を示すグラフである。
【図２４】本発明の時間デジタル変換器の第６実施形態において実験的に測定を行った結果を示すグラフである。
【図２５】本発明の時間デジタル変換器の第６実施形態において実験的に測定を行った結果を示すグラフである。
【図２６】本発明の時間デジタル変換器の第７実施形態における演算部を示すブロック図である。
【図２７】図２６に示す時間デジタル変換器における補正を説明するためのグラフである。
【図２８】図２６に示す時間デジタル変換器における補正を説明するためのグラフである。
【図２９】本発明の時間デジタル変換器の第８実施形態における演算部を示すブロック図である。
【図３０】本発明の時間デジタル変換器の第８実施形態の第１変形例における演算部を示すブロック図である。
【図３１】本発明の時間デジタル変換器の第８実施形態の第２変形例における演算部を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の時間デジタル変換器を添付図面に示す実施形態に基づいて詳細に説明する。
＜第１実施形態＞
図１は、本発明の時間デジタル変換器の第１実施形態を示すブロック図である。図２は、図１に示す時間デジタル変換器の発振部を示すブロック図である。図３は、図１に示す時間デジタル変換器の演算部を示すブロック図である。図４は、図１に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。図５は、図１に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。図６は、図１に示す時間デジタル変換器の原理を説明するための表である。図７は、図１に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。図８は、図１に示す時間デジタル変換器の原理を説明するための表である。図９は、検量線データの１例を示すグラフである。
なお、以下の説明では、信号のレベルが「ロー（Ｌｏｗ）」の場合を「０」、信号のレベルが「ハイ（Ｈｉｇｈ）」の場合を「１」とも言う。
【００１７】
まず、特許請求の範囲の記載に対応させて時間デジタル変換器１の概要について説明し、その後で、具体的に説明する。
時間デジタル変換器１は、第１の信号の１例であるパルス信号Ｐ１を基準にして第２の信号の１例であるパルス信号Ｐ２をカウントし、カウント値（第１のカウント値）を生成するカウンター部２（第１のカウンター部）と、カウント値（第１のカウント値）に対し、時間経過に基づいて重み付けを行う重み付け部の１例であるカウンター５１（第２のカウンター部）および乗算器５８とを有する演算部５を備えている（図３参照）。そして、演算部５は、カウンター５１および乗算器５８（重み付け部）により重み付けされたカウント値（第１のカウント値）を積算して積算値を求め、パルス信号Ｐ１（第１の信号）の時間イベント（立ち上がりエッジ）とパルス信号Ｐ２（第２の信号）の時間イベント（立ち上がりエッジ）との時間間隔（被測定信号Ｘのパルス幅）に対応する時間デジタル値を求める。本実施形態では、カウンター５１および乗算器５８により重み付け部が構成される。
時間イベントとは、信号（例えば、パルス信号）の立ち上がりまたは立ち上がりエッジ、信号の立ち下がりまたは立ち下がりエッジ等の信号の変化点、信号と所定の閾値との交点等を言う。また、被測定信号とは、パルス幅等の時間間隔を計測する対象となる信号である。また、時間デジタル値とは、時間（秒等）に対応するデジタル値であり、１例を挙げると、５ｐ秒の場合は、例えば、「１０８４１１９８」等で表される。
【００１８】
この時間デジタル変換器１によれば、パルス信号Ｐ１とパルス信号Ｐ２の位相の逆転にかかわらず測定を続けることにより、測定時間を一定にすることができる。
また、カウンター５１のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、第１の信号、第２の信号について、バーニア型ＴＤＣのような周波数の制約も無い。
また、時間デジタル変換器１の回路素子のばらつきによらずノイズシェープ機能が発揮されること（ノイズシェープ効果）により、測定精度を向上させることができる。また、回路素子が一様に使用されることから、回路素子のばらつきによる影響は平均化されるため、回路素子のばらつきを補正せずとも測定精度を向上させることができる。
【００１９】
また、時間デジタル変換器１では、前述したように、重み付け部は、カウンター５１および乗算器５８を有している。カウンター５１は、パルス信号Ｐ１（第１の信号）またはパルス信号Ｐ２（第２の信号）をカウントし、カウント値（第２のカウント値）を生成する。そして、乗算器５８は、カウンター部２から出力されたカウント値（第１のカウント値）とカウンター５１から出力されたカウント値（第２のカウント値）とを乗算する。このようにしてカウンター部２から出力されたカウント値（第１のカウント値）に対して重み付けを行う。これにより、容易かつ適確に、カウンター部２から出力されたカウント値に対して重み付けを行うことができる。
【００２０】
また、時間デジタル変換器１では、第１の信号（パルス信号Ｐ１）の時間イベント（立ち上がりエッジ）は、被測定信号Ｘの第１の変化点（立ち上がりエッジ）に同期し、第２の信号（パルス信号Ｐ２）の時間イベント（立ち上がりエッジ）は、被測定信号Ｘの第２の変化点（立ち下がりエッジ）に同期する。これにより、被測定信号Ｘの立ち上がりエッジと被測定信号の立ち下がりエッジとの時間間隔に対応する時間デジタル値を求めることができる。
【００２１】
時間デジタル変換器１では、第１の信号（パルス信号Ｐ１）または第２の信号（パルス信号Ｐ２）は、時間間隔（被測定信号Ｘのパルス幅）よりも長い時間生成され、時間デジタル値を求めるために用いられる。これにより、測定精度を向上させることができる。
【００２２】
また、時間デジタル変換器１では、積算値と時間デジタル値との関係を表す検量線データを記憶する記憶部５４１を有している。そして、演算部５は、検量線データに基づいて、積算値を時間デジタル値に変換する。これにより、容易かつ適確に積算値を時間デジタル値に変換することができる。以下、具体的に説明する。
【００２３】
図１に示す時間デジタル変換器１は、被測定信号Ｘ（パルス信号）のパルス幅（時間間隔）、すなわち、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔（時間差）に対応する値または前記値を生成するために用いられる値を示す信号を生成する装置（回路）である。なお、前記時間間隔に対応する値または前記値を生成するために用いられる値を時間デジタル値と言う。また、被測定信号Ｘ（パルス信号）のパルス幅は、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔とも言うことができる。また、パルス信号Ｐ１の周波数とパルス信号Ｐ２の周波数とは異なっていてもよく、また、同一であってもよい。
【００２４】
図１に示すように、時間デジタル変換器１は、制御部３１と、制御部３２と、第１の信号の１例であるパルス信号Ｐ１を生成する発振部４１（第１の信号生成部）、第２の信号の１例であるパルス信号Ｐ２を生成する発振部４２（第２の信号生成部）と、演算部５とを備えている。
この時間デジタル変換器１では、制御部３１の出力側（後段）に、発振部４１が接続されている。同様に、制御部３２の出力側に、発振部４２が接続されている。また、制御部３１および発振部４１と、制御部３２および発振部４２とは、並列に接続されている。そして、発振部４１、４２の出力側に、演算部５が接続されている。また、被測定信号Ｘは、制御部３１、３２に入力される。
【００２５】
次に、発振部４１、４２について説明するが、発振部４１と発振部４２とは同様であるので、以下では代表的に、発振部４１について説明する。
図２に示すように、発振部４１は、論理積回路４１１と、インバーター４１２（位相反転回路）とを備えている。論理積回路４１１とインバーター４１２は、信号を遅延させる遅延素子（遅延回路）として機能する。
この発振部４１では、論理積回路４１１の出力側に、インバーター４１２が接続され、インバーター４１２の出力端子は、論理積回路４１１の一方の入力端子に接続されている。また、制御部３１から出力される制御信号Ｃ１は、論理積回路４１１の他方の入力端子に入力される。
【００２６】
ここで、発振部４１の論理積回路４１１とインバーター４１２での信号の遅延量と、発振部４２の論理積回路とインバーター（図示せず）での信号の遅延量とは同じであっても良く、異なっていても良い。すなわち、発振部４１で生成されるパルス信号Ｐ１（第２の信号）の周波数と、発振部４２で生成されるパルス信号Ｐ２（第１の信号）の周波数とは同じであっても良く、異なっていても良い。
【００２７】
次に、演算部５について説明する。
図３に示すように、演算部５は、カウンター部２と、カウンター５１と、乗算器５８と、ラッチ５９と、加算器５２と、ラッチ５３と、スケーリングを行うスケーリング部５４とを備えている。スケーリング部５４は、後述する検量線データ等の各種の情報を記憶する記憶部５４１を有している。なお、加算器５２およびラッチ５３により、積分器が構成される。また、カウンター部２は、パルス信号Ｐ１（第１の信号）を基準にしてパルス信号Ｐ２（第２の信号）をカウントし、カウント値（第１のカウント値）を生成する第１のカウンター部の１例である。また、カウンター５１は、パルス信号Ｐ１（第１の信号）またはパルス信号Ｐ２（第２の信号）をカウントし、カウント値（第２のカウント値）を生成する第２のカウンター部の１例である。本実施形態では、カウンター５１は、パルス信号Ｐ１をカウントし、カウント値を生成する。また、カウンター５１および乗算器５８は、カウント値（第１のカウント値）に対し、時間経過に基づいて重み付けを行う重み付け部の１例である。カウンター５１から出力される出力データが第２のカウント値であり、以下、この出力データを「カウンター５１から出力されたカウント値」、「パルス信号Ｐ１のカウント値」または「カウント値」等と言う。また、カウンター５１としては、例えば、アップカウンター等を用いることができる。また、ラッチ５３、５９としては、それぞれ、本実施形態では、Ｄラッチが用いられている。
【００２８】
また、カウンター部２は、本実施形態では、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）で構成されている。ＦＤＳＭは、パルス信号Ｐ１とパルス信号２との一方に基づいて他方を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を生成する機能を有している。また、ＦＤＳＭとしては、例えば、出力信号をデータストリーム形式で出力するＦＤＳＭ（データストリーム構成のＦＤＳＭ）、出力信号をビットストリーム形式で出力するＦＤＳＭ（ビットストリーム構成のＦＤＳＭ）等を用いることができる。本実施形態では、データストリーム構成のＦＤＳＭが用いられている。
【００２９】
すなわち、カウンター部２は、パルス信号Ｐ２の立ち上がりエッジをカウントしてカウント値を示すカウントデータＤｃを出力するカウンター２１と、パルス信号Ｐ１の立ち上がりエッジに同期してカウントデータＤｃをラッチして第１データＤ１を出力する第１ラッチ２２と、パルス信号Ｐ１の立ち上がりエッジに同期して第１データＤ１をラッチして第２データＤ２を出力する第２ラッチ２３と、第１データＤ１から第２データＤ２を減算して出力データＯＵＴを生成する減算器２４とを備えている。この減算器２４から出力される出力データＯＵＴがパルス信号Ｐ１を基準にしてパルス信号Ｐ２をカウントしたときの第１のカウント値であり、以下、この出力データＯＵＴを「カウンター部２（減算器２４）から出力されたカウント値」、「パルス信号Ｐ２のカウント値」または「カウント値」等と言う。また、カウンター２１としては、例えば、アップカウンター等を用いることができる。また、第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路等で構成される。
【００３０】
このカウンター部２を構成するＦＤＳＭは、１次の周波数デルタシグマ変調器とも呼ばれ、パルス信号Ｐ２のカウント値をパルス信号Ｐ１により２回ラッチしており、パルス信号Ｐ１の立ち上がりエッジをトリガーとしてパルス信号Ｐ２のカウント値を順次保持する。この例では、立ち上がりエッジでラッチ動作を行う場合を想定しているが、立ち下りエッジもしくは立ち上がり立ち下りエッジの両方でラッチ動作を行ってもよい。また、減算器２４は保持されている２つのカウント値の差分を演算することでパルス信号Ｐ１が１周期推移する間に観測されるパルス信号Ｐ２のカウント値の増分を時間経過と共に不感期間無く出力する。
【００３１】
この演算部５では、カウンター部２の出力端子は、乗算器５８の一方の入力端子に接続され、カウンター５１の出力端子は、乗算器５８の他方の入力端子に接続されている。また、乗算器５８の出力端子は、ラッチ５９の入力端子に接続されている。
また、ラッチ５９の出力端子は、加算器５２の一方の入力端子に接続され、加算器５２の出力端子は、ラッチ５３の入力端子に接続されている。また、ラッチ５３の出力端子は、スケーリング部５４の入力端子および加算器５２の他方の入力端子に接続されている。
また、発振部４１から出力されるパルス信号Ｐ１は、カウンター部２の第１ラッチ２２のクロック入力端子および第２ラッチ２３のクロック入力端子と、カウンター５１の入力端子と、ラッチ５９のクロック入力端子と、ラッチ５３のクロック入力端子とに入力される。
また、発振部４２から出力されるパルス信号Ｐ２は、カウンター部２のカウンター２１の入力端子に入力される。
【００３２】
次に、時間デジタル変換器１の動作について説明する。
図１に示すように、被測定信号Ｘは、制御部３１、３２に入力される。制御部３１は、被測定信号Ｘの立ち上がりエッジに同期して、制御信号Ｃ１を「１」にして出力する（図１、図４参照）。図２に示すように、制御信号Ｃ１は、発振部４１の論理積回路４１１の入力端子に入力される。
【００３３】
まず、論理積回路４１１の２つの入力端子への入力が「１」と「１」の場合は、論理積回路４１１の発振出力は、「１」となる。そして、インバーター４１２の出力は、「０」となり、論理積回路４１１の２つの入力端子への入力が「１」と「０」となる。この場合は、論理積回路４１１の発振出力は、「０」となる。そして、インバーター４１２の出力は、「１」となり、論理積回路４１１の２つの入力端子への入力が「１」と「１」となる。この場合は、論理積回路４１１の発振出力は、「１」となる。このようにして、発振部４１では、第２の信号の１例であるパルス信号Ｐ１が生成され、出力される（図１、図２、図４参照）。
【００３４】
図１および図４に示すように、制御部３２は、被測定信号Ｘの立ち下がりに同期して、制御信号Ｃ２を「１」にして出力する。制御信号Ｃ２は、発振部４２に入力され、発振部４２では、発振部４１と同様にして、第１の信号の１例であるパルス信号Ｐ２が生成され、出力される。このパルス信号Ｐ２の周波数は、パルス信号Ｐ１の周波数と同じでも良いし異なっていても良い。
【００３５】
制御信号Ｃ１が「０」になると、パルス信号Ｐ１の生成は終了し、同様に、制御信号Ｃ２が「０」になると、パルス信号Ｐ２の生成は終了する。時間デジタル変換器１では、このように、制御信号Ｃ１が「１」の期間、パルス信号Ｐ１が生成され、そのパルス信号Ｐ１は、時間デジタル値を求めるために用いられる。同様に、制御信号Ｃ２が「１」の期間、パルス信号Ｐ２が生成され、そのパルス信号Ｐ２は、時間デジタル値を求めるために用いられる。また、制御信号Ｃ１が「１」の期間、すなわち、パルス信号Ｐ１が生成され、そのパルス信号Ｐ１が時間デジタル値を求めるために用いられている期間は、被測定信号Ｘのパルス幅よりも長い。同様に、制御信号Ｃ２が「１」の期間、すなわち、パルス信号Ｐ２が生成され、そのパルス信号Ｐ２が時間デジタル値を求めるために用いられている期間は、被測定信号Ｘのパルス幅よりも長い。このように時間を設定することにより、測定精度を向上させることができる。
【００３６】
ここで、制御信号Ｃ１の立ち上がりエッジと、制御信号Ｃ２の立ち上がりエッジとは、被測定信号Ｘのパルス幅に対応してずれている。すなわち、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔は、被測定信号Ｘのパルス幅に対応する。同様に、パルス信号Ｐ１の最初の立ち上がりエッジと、パルス信号Ｐ２の最初の立ち上がりエッジとは、被測定信号Ｘのパルス幅に対応してずれている。すなわち、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔は、被測定信号Ｘのパルス幅に対応する。
【００３７】
本実施形態では、時間デジタル変換器１は、被測定信号Ｘのパルス幅として、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔、すなわち、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔を求める。
【００３８】
図３に示すように、パルス信号Ｐ１は、カウンター部２の第１ラッチ２２のクロック入力端子および第２ラッチ２３のクロック入力端子と、カウンター５１の入力端子と、ラッチ５９のクロック入力端子と、ラッチ５３のクロック入力端子とに入力される。また、パルス信号Ｐ２は、カウンター部２のカウンター２１の入力端子に入力される。
カウンター部２は、前述したように動作し、パルス信号Ｐ２のカウント値（第１のカウント値）を出力する。このカウント値は、パルス信号Ｐ１を基準にしてパルス信号Ｐ２をカウントしたカウント値であり、乗算器５８の一方の入力端子に入力される。
また、カウンター５１は、パルス信号Ｐ１の立ち上がりエッジをカウントし、そのカウント値（第２のカウント値）を出力する。このカウント値は、カウンター部２から出力されるパルス信号Ｐ２のカウント値の重み付けに用いられる値であり、乗算器５８の他方の入力端子に入力される。
【００３９】
乗算器５８では、前記一方の入力端子に入力されたカウント値と、前記他方の入力端子に入力されたカウント値とが乗算される。これにより、パルス信号Ｐ２のカウント値は、パルス信号Ｐ１のカウント値で重み付けされる。すなわち、パルス信号Ｐ２のカウント値は、時間経過に基づいて重み付けされる。乗算器５８からは、重み付けされたパルス信号Ｐ２のカウント値が出力され、ラッチ５９の入力端子に入力される。以下、前記重み付けされたパルス信号Ｐ２のカウント値を「重み付けされたカウント値」とも言う。
ラッチ５９は、パルス信号Ｐ１の立ち上がりエッジに同期して重み付けされたカウント値をラッチし、その重み付けされたカウント値を出力する。この重み付けされたカウント値は、加算器５２の一方の入力端子に入力される。
【００４０】
加算器５２では、前記一方の入力端子に入力された現在の重み付けされたカウント値と、この加算器５２から出力されてラッチ５３にラッチされている重み付けされたカウント値とが加算され、出力される。この場合、ラッチ５３は、パルス信号Ｐ１の立ち上がりエッジに同期して加算器５２から出力される重み付けされたカウント値をラッチし、その重み付けされたカウント値を出力する。このようにして、加算器５２とラッチ５３とで構成される積分器では、パルス信号Ｐ１の立ち上がりエッジに同期して、ラッチ５９から出力される重み付けされたカウント値が積算され、積算値が出力される。この積算値は、被測定信号Ｘのパルス幅に対応する値である。
【００４１】
ラッチ５３から出力された積算値は、スケーリング部５４に入力される。スケーリング部５４は、積算値に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。この時間デジタル値は、被測定信号Ｘのパルス幅（図４参照）に対応する値である。
【００４２】
具体的には、スケーリング部５４の記憶部５４１には、積算値と被測定信号Ｘのパルス幅との関係を表す検量線データが記憶されている。検量線データとしては、例えば、演算式、テーブル等が挙げられる。
図９には、検量線データ（回帰直線）の１例が示されている。図９中のプロット点は、実測点であり、その実測点に基づいて、図９中の直線で示される検量線データが求められる。測定条件は、パルス信号Ｐ１の周波数を２６ＭＨｚ、パルス信号Ｐ２の周波数を２０１１６９４４．１Ｈｚとした。また、制御部３２は、パルス信号Ｐ２のパルス数が４０９６個となったときのパルス信号Ｐ２の立ち下がりのタイミングで制御信号Ｃ２を「０」にし、パルス信号Ｐ２の出力を停止させた。また、制御部３１は、制御部３２の制御信号Ｃ２が「０」になったのを受け、パルス信号Ｐ１の立ち下がりのタイミングで制御信号Ｃ１を「０」にし、パルス信号Ｐ１の出力を停止させた。また、被測定信号Ｘのパルス幅を６ｐ秒から１００ｐ秒の間で変化させたときの積算値を、各パルス幅においてそれぞれ５回ずつ測定し、実測点としてプロットした。
スケーリング部５４は、検量線データに基づいて、積算値を被測定信号Ｘのパルス幅に相当する時間デジタル値（時間間隔）に変換し、その時間デジタル値を出力する。
【００４３】
次に、時間デジタル変換器１の原理について説明する。
ここでは、図５および図６に示す第１の構成例と、図７および図８に示す第２の構成例とに基づいて、ラッチ５３から出力される積算値が、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔Ｔに対応する値であることを説明する。
第１の構成例では、図５に示すように、制御信号Ｃ１、制御信号Ｃ２、パルス信号Ｐ１、パルス信号Ｐ２が規定され、カウンター５１からパルス信号Ｐ１のカウント値が出力され、カウンター部２からパルス信号Ｐ１を基準としたパルス信号Ｐ２のカウント値が出力されたとする。この場合は、パルス信号Ｐ１の立ち上がりエッジの番号（パルス信号Ｐ１のカウント値ａ）、パルス信号Ｐ１を基準としたパルス信号Ｐ２のカウント値ｂ、カウント値ｂの積算値、カウント値ａとカウント値ｂとの乗算値（ａ・ｂ）は、それぞれ、図６に示すようになる。そして、カウント値ｂの積算値が１２になったタイミングまでのａ・ｂの積算値、すなわち、重み付けされたパルス信号Ｐ２のカウント値の積算値は、「９６」である。
【００４４】
また、第２の構成例では、図７に示すように、制御信号Ｃ１、制御信号Ｃ２、パルス信号Ｐ１、パルス信号Ｐ２が規定され、カウンター５１からパルス信号Ｐ１のカウント値が出力され、カウンター部２からパルス信号Ｐ１を基準としたパルス信号Ｐ２のカウント値が出力されたとする。この第２の構成例と第１の構成例との相違は、第２の構成例の方が、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔Ｔが長いことである。この場合は、パルス信号Ｐ１の立ち上がりエッジの番号（パルス信号Ｐ１のカウント値ａ）、パルス信号Ｐ１を基準としたパルス信号Ｐ２のカウント値ｂ、カウント値ｂの積算値、カウント値ａとカウント値ｂとの乗算値（ａ・ｂ）は、それぞれ、図８に示すようになる。そして、カウント値ｂの積算値が１２になったタイミングまでのａ・ｂの積算値、すなわち、重み付けされたパルス信号Ｐ２のカウント値の積算値は、「１０５」である。
時間間隔Ｔの長い第２の構成例の方が、時間間隔Ｔの短い第１の構成例よりも積算値が大きくなり、積算値と時間間隔Ｔとが対応することが判る。時間デジタル変換器１では、この対応関係から、積算値に基づいて時間間隔Ｔを求めることができる。
【００４５】
このような時間デジタル変換器１は、前述した各部に対応する機能を実現するハードウェアで構成することが可能である。また、時間デジタル変換器１は、前述した各部に対応する機能を実現するプログラムやモジュール等により、ソフトウェア的に構成することも可能である。また、時間デジタル変換器１は、前述した各部に対応する機能を実現するハードウェアとソフトウェアとを組み合わせて構成することも可能である。
【００４６】
以上説明したように、時間デジタル変換器１によれば、パルス信号Ｐ１とパルス信号Ｐ２の位相の逆転にかかわらず測定を続けることにより、測定時間を一定にすることができる。
また、カウンター部２から出力されるパルス信号Ｐ２のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、パルス信号Ｐ１、パルス信号Ｐ２について、バーニア型ＴＤＣのような周波数の制約も無い。
また、時間デジタル変換器１の回路素子のばらつきによらずノイズシェープ機能が発揮されること（ノイズシェープ効果）により、測定精度を向上させることができる。また、回路素子が一様に使用されることから、回路素子のばらつきによる影響は平均化されるため、回路素子のばらつきを補正せずとも測定精度を向上させることができる。
また、比較的簡易な回路構成で、時間デジタル変換器１を実現することが可能である。
【００４７】
なお、本実施形態では、パルス信号Ｐ１、Ｐ２の立ち上がりを基準にして動作を行っているが、これに限らず、例えば、パルス信号Ｐ１、Ｐ２の立ち下がりを基準にして動作を行ってもよく、また、パルス信号Ｐ１、Ｐ２の一方は立ち上がりを基準にし、他方は立ち下がりを基準にして動作を行ってもよい。さらに、パルス信号Ｐ１、Ｐ２の一方は立ち上がりと立ち下がりの両方を基準にして動作を行っても良いし、パルス信号Ｐ１、Ｐ２共に立ち上がりと立ち下がりの両方を基準にして動作を行っても良い。これは、他の実施形態でも同様である。
また、スケーリング部５４を省略することも可能である。この場合は、ラッチ５３から出力された積算値を時間デジタル値とする。これは、他の実施形態でも同様である。
【００４８】
以下、第１実施形態の変形例について説明する。
＜第１実施形態の第１変形例＞
図１０は、本発明の時間デジタル変換器の第１実施形態の第１変形例における演算部を示すブロック図である。図１１は、図１０に示す時間デジタル変換器の動作の流れを示すフローチャートである。図１２および図１３は、それぞれ、図１０に示す時間デジタル変換器の原理を説明するための表である。
以下、第１実施形態の第１変形例について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００４９】
図１０に示すように、第１変形例の時間デジタル変換器１の演算部５は、カウンター５１と、加算器５２と、ラッチ５３と、スケーリングを行うスケーリング部５４とを備えている。
この演算部５では、カウンター５１の出力端子は、加算器５２の一方の入力端子に接続され、加算器５２の出力端子は、ラッチ５３の入力端子に接続されている。
また、ラッチ５３の出力端子は、スケーリング部５４の入力端子および加算器５２の他方の入力端子に接続されている。
また、発振部４１から出力されるパルス信号Ｐ１は、カウンター５１に入力され、発振部４２から出力されるパルス信号Ｐ２は、ラッチ５３のクロック入力端子に入力される。
【００５０】
次に、時間デジタル変換器１の演算部５の動作について説明する。
図１０に示すように、パルス信号Ｐ１は、カウンター５１に入力され、パルス信号Ｐ２は、ラッチ５３のクロック入力端子に入力される。
カウンター５１は、パルス信号Ｐ１の立ち上がりエッジをカウントし、そのカウント値を出力する。このカウント値は、加算器５２の一方の入力端子に入力される。
【００５１】
加算器５２では、前記一方の入力端子に入力された現在のカウント値と、この加算器５２から出力されてラッチ５３にラッチされているカウント値とが加算され、出力される。この場合、ラッチ５３は、パルス信号Ｐ２の立ち上がりエッジに同期して加算器５２から出力されるカウント値をラッチし、そのカウント値を出力する。このようにして、加算器５２とラッチ５３とで構成される積分器では、パルス信号Ｐ２の立ち上がりエッジに同期して、カウンター５１から出力されるカウント値が積算され、積算値が出力される。この積算値は、被測定信号Ｘのパルス幅に対応する値である。
ここで、ラッチ５３は、パルス信号Ｐ２の立ち上がりエッジに同期してラッチ動作を行うので、カウンター５１から出力されたカウント値がすべて積算されるわけではなく、パルス信号Ｐ２の立ち上がりエッジに同期したタイミングでのみ積算される。これは、パルス信号Ｐ１を基準にしてパルス信号Ｐ２をカウントしたカウント値に対し、時間経過に基づいて重み付けを行ったことと等価である。
ラッチ５３から出力された積算値は、スケーリング部５４に入力される。スケーリング部５４は、積算値に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。
【００５２】
次に、時間デジタル変換器１の演算部５の動作を図１１に示すフローチャートに基づいて別の角度から説明する。
図１１に示すように、まず、演算部５は、積算値として、初期値を格納する（ステップＳ１０１）。
次いで、パルス信号Ｐ２の立ち上がりエッジに同期してパルス信号Ｐ１のカウント値を積算し、積算値を求める（ステップＳ１０２）。
【００５３】
次いで、積算において加算を行った回数（パルス信号Ｐ２の立ち上がりエッジの数）が所定の回数に達したか否かを判断し（ステップＳ１０３）、所定の回数に達していないと判断した場合は、ステップＳ１０２に戻り、再度、ステップＳ１０２以降を実行する。
一方、ステップＳ１０３において、所定の回数に達したと判断した場合は、積算値に対してスケーリングを行って時間デジタル値を求め（ステップＳ１０４）、その時間デジタル値を出力する（ステップＳ１０５）。
【００５４】
ここで、第１実施形態の図６および図８に示す表を第１変形例に対応させて別の表現で表したものが図１２および図１３示す表である。図１２に示す表は、第１実施形態の図５のタイミングチャート（構成例１）に対応し、図１３に示す表は、第１実施形態の図７のタイミングチャート（構成例２）に対応している。また、図１２および図１３には、それぞれ、パルス信号Ｐ２の立ち上がりエッジの番号１〜番号１２と、その各番号におけるパルス信号Ｐ１のカウント値とが示されている。
図１２に示すように、構成例１では、パルス信号Ｐ２の立ち上がりエッジの番号１から番号１２までのカウント値の積算値は、「９６」である。また、図１３に示すように、構成例２では、パルス信号Ｐ２の立ち上がりエッジの番号１から番号１２までのカウント値の積算値は、「１０５」である。このように、第１変形例でも第１実施形態と同様の結果を得ることができる。
以上のような第１変形例によっても、前述した第１実施形態と同様の効果を発揮することができる。
【００５５】
＜第１実施形態の第２変形例＞
図１４は、本発明の時間デジタル変換器の第１実施形態の第２変形例における演算部を示すブロック図である。
以下、第１実施形態の第２変形例について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００５６】
まず、特許請求の範囲の記載に対応させて時間デジタル変換器１の概要について説明し、その後で、具体的に説明する。
第２変形例の時間デジタル変換器１では、第１の信号は基準信号（パルス信号Ｐ１）であり、第１の信号（パルス信号Ｐ１）の時間イベント（立ち上がりエッジ）は、被測定信号Ｘの変化点（立ち上がりエッジ）とは独立して設定される。そして、第２の信号（パルス信号Ｐ２）の時間イベント（立ち上がりエッジ）は、被測定信号Ｘの変化点（立ち上がりエッジ）に同期する。これにより、被測定信号Ｘの立ち上がりエッジのタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。以下、詳細に説明する。
【００５７】
図１４に示すように、第２変形例の時間デジタル変換器１は、第１の信号の１例であるパルス信号Ｐ１を生成する基準発振部７（第１の信号生成部）と、制御部３２と、第２の信号の１例であるパルス信号Ｐ２を生成する発振部４２（第２の信号生成部）と、演算部５とを備えている。パルス信号Ｐ１は、周波数が既知の基準発振信号（基準信号）である。
【００５８】
この時間デジタル変換器１では、制御部３２の出力側に発振部４２が接続されている。また、基準発振部７、発振部４２の出力側に、演算部５が接続されている。また、被測定信号Ｘは、制御部３２に入力される。
また、基準発振部７は、被測定信号Ｘとは無関係にパルス信号Ｐ１を生成し、出力する。例えば、常に、パルス信号Ｐ１を生成し、出力する。このような構成により、パルス信号Ｐ２の立ち上がりエッジのタイミング、すなわち、被測定信号Ｘの立ち上がりエッジのタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。
以上のような第２変形例によっても、前述した第１実施形態と同様の効果を発揮することができる。
ここで、以降の実施形態については、この第１実施形態を基に説明する場合、そのうちの第１変形例を基に説明するが、第１実施形態のうちの最初に説明した基本例、最後に説明した第２変形例にも適用することができる。
【００５９】
＜第２実施形態＞
図１５は、本発明の時間デジタル変換器の第２実施形態における演算部を示すブロック図である。図１６は、検量線データの１例を示すグラフである。
以下、第２実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第２実施形態は、主として、演算部５の構成が第１実施形態と異なること以外は第１実施形態と同様である。
【００６０】
図１５に示すように、第２実施形態の時間デジタル変換器１の演算部５は、カウンター５１と、複数の加算器５２と、複数のラッチ５３と、複数のバッファー５６と、加算器５５と、ラッチ５０と、スケーリングを行うスケーリング部５４とを備えている。ラッチ５０としては、本実施形態では、Ｄラッチが用いられている。
また、複数の加算器５２およびラッチ５３は、並列に接続されている。また、カウンター５１の出力端子は、各加算器５２の一方の入力端子に接続されている。また、各ラッチ５３の出力端子は、加算器５５の入力端子に接続され、加算器５５の出力端子は、ラッチ５０の入力端子に接続され、ラッチ５０の出力端子は、スケーリング部５４の入力端子に接続されている。
【００６１】
また、各バッファー５６は、信号を遅延させる遅延素子（遅延回路）として機能する。また、各バッファー５６は、直列に接続され、隣り合う２つのラッチ５３とラッチ５３との間に、１つのバッファー５６が接続されている。このバッファー５６の数は、ラッチ５３の数よりも１つ少ない。このため、例えば、ラッチ５３の数が２つの場合は、バッファー５６の数は、１つである。
また、パルス信号Ｐ１は、カウンター５１に入力され、パルス信号Ｐ２は、所定のラッチ５３のクロック入力端子、初段のバッファー５６およびラッチ５０のクロック入力端子に入力される。
【００６２】
また、図１６には、検量線データの１例が示されている。図１６中のプロット点は、実測点であり、その実測点に基づいて、図１６中の直線で示される検量線データが求められる。演算部５としては、加算器５２およびラッチ５３を３２個並列に接続してなる構成とした。また、測定条件は、第１実施形態と同様である。
【００６３】
次に、時間デジタル変換器１の動作について説明する。
パルス信号Ｐ１、Ｐ２が演算部５に入力されるまでは、第１実施形態と同様である。
図１５に示すように、パルス信号Ｐ１は、カウンター５１に入力される。また、パルス信号Ｐ２は、複数のラッチ５３のうちの所定のラッチ５３のクロック入力端子と、複数のバッファー５６のうちの初段のバッファー５６に入力される。そして、パルス信号Ｐ２は、バッファー５６で遅延され、別のラッチ５３のクロック入力端子および次段のバッファー５６に入力され、以下、同様に、パルス信号Ｐ２は、バッファー５６でさらに遅延され、別のラッチ５３のクロック入力端子および次段のバッファー５６に入力される。このようにして、各ラッチ５３のクロック入力端子には、周波数が同一で位相の異なるパルス信号Ｐ２が入力される。
【００６４】
カウンター５１は、パルス信号Ｐ１の立ち上がりエッジをカウントし、そのカウント値（第１のカウント値）を出力する。このカウント値は、各加算器５２の一方の入力端子に入力される。なお、各加算器５２および各ラッチ５３の動作は同様であるので、以下では代表的に、１つの加算器５２および１つのラッチ５３の動作を説明する。
【００６５】
加算器５２では、前記一方の入力端子に入力された現在のカウント値と、この加算器５２から出力されてラッチ５３にラッチされているカウント値とが加算され、出力される。この場合、ラッチ５３は、パルス信号Ｐ２の立ち上がりエッジに同期して加算器５２から出力されるカウント値をラッチし、そのカウント値を出力する。このようにして、加算器５２とラッチ５３とで構成される積分器では、パルス信号Ｐ２の立ち上がりエッジに同期して、カウンター５１から出力されるカウント値が積算され、積算値が出力される。この積算値は、被測定信号Ｘのパルス幅に対応する値であり、加算器５５に入力される。
【００６６】
加算器５５は、各ラッチ５３から出力された積算値を加算し、積算値の総和を求める。この積算値の総和は、ラッチ５０に入力される。ラッチ５０は、パルス信号Ｐ２の立ち上がりエッジに同期して積算値の総和をラッチし、出力する。ラッチ５０から出力される積算値の総和は、スケーリング部５４に入力される。
スケーリング部５４は、積算値の総和に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。この時間デジタル値は、被測定信号Ｘのパルス幅に対応する値である。
【００６７】
以上のような第２実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第２実施形態の時間デジタル変換器１では、第１実施形態に比べ、分解能が向上し、測定精度を向上させることができる。
また、第２実施形態では、パルス信号Ｐ１の周波数がパルス信号Ｐ２の周波数よりも高い場合に、より高い測定精度が得られる。
なお、第２実施形態は、第３〜第７実施形態にも適用することができる。
【００６８】
＜第３実施形態＞
図１７は、本発明の時間デジタル変換器の第３実施形態を示すブロック図である。図１８は、図１７に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。図１９は、実験的に測定を行った結果を示すグラフである。
以下、第３実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００６９】
まず、特許請求の範囲の記載に対応させて時間デジタル変換器１の概要について説明し、その後で、具体的に説明する。
【００７０】
第３実施形態の時間デジタル変換器１では、デジタル変換器１では、第２の信号（パルス信号Ｐ１、Ｐ２）の時間イベント（立ち上がりエッジ）は、被測定信号Ｘ１の第１の変化点（立ち上がりエッジ）に同期する第１の時間イベント（立ち上がりエッジ）と、被測定信号Ｘ２の第２の変化点（立ち上がりエッジ）に同期する第２の時間イベント（立ち上がりエッジ）とを有している。また、演算部５０１は、第１の信号（基準発振信号Ｐ０）の時間イベント（立ち上がりエッジ）と第２の信号（パルス信号Ｐ１）の第１の時間イベント（立ち上がりエッジ）との時間間隔Ｔ１に対応する第１の時間デジタル値を求め、演算部５０２は、第１の信号（基準発振信号Ｐ０）の時間イベント（立ち上がりエッジ）と第２の信号（パルス信号Ｐ２）の第２の時間イベント（立ち上がりエッジ）との時間間隔Ｔ２に対応する第２の時間デジタル値とを求める、そして、第１の時間デジタル値と第２の時間デジタル値との差に基づいて時間デジタル値（時間間隔Ｔ３）を求める。これにより、適確に時間デジタル値を求めることができる。以下、具体的に説明する。
【００７１】
図１７に示す第３実施形態の時間デジタル変換器１は、被測定信号Ｘ１の立ち上がりエッジと被測定信号Ｘ２の立ち上がりエッジとの時間間隔Ｔ０、すなわち、制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔に対応する値または前記値を生成するために用いられる値を示す信号を生成する装置である。また、時間間隔Ｔ０は、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔Ｔ３に対応している。
【００７２】
図１７に示すように、第３実施形態の時間デジタル変換器１は、第１の信号の１例である基準発振信号Ｐ０（基準信号）を生成する基準発振部７（基準信号生成部）と、制御部３１と、制御部３２と、第２の信号の１例であるパルス信号Ｐ１を生成する発振部４１、第２の信号の１例であるパルス信号Ｐ２を生成する発振部４２と、演算部５０１と、演算部５０２と、減算器５７とを備えている。本実施形態では、演算部５０１、５０２および減算器５７により、特許請求の範囲に記載の演算部が構成される。なお、演算部５０１、５０２は、第１実施形態または第２実施形態の演算部５と同様であるので、その説明は省略する。
【００７３】
また、基準発振信号Ｐ０（基準信号）は、周波数が既知の信号であり、本実施形態では、図１７に示すように、パルス信号である。また、基準発振信号Ｐ０の周波数と、パルス信号Ｐ１の周波数およびパルス信号Ｐ２の周波数とは同一でも良く、異なっていても良い。また、パルス信号Ｐ１の周波数とパルス信号Ｐ２の周波数とは同一でも良く、また、異なっていても良い。
【００７４】
この時間デジタル変換器１では、制御部３１の出力側に発振部４１が接続され、発振部４１の出力側に演算部５０１が接続されている。同様に、制御部３２の出力側に発振部４２が接続され、発振部４２の出力側に演算部５０２が接続されている。また、制御部３１、発振部４１および演算部５０１と、制御部３２、発振部４２および演算部５０２とは、並列に接続されている。そして、演算部５０１の出力端子は、減算器５７の一方の入力端子、本実施形態では、マイナス側の入力端子に接続され、演算部５０２の出力端子は、減算器５７の他方の入力端子、本実施形態では、プラス側の入力端子に接続されている。また、基準発振部７の出力側に、制御部３１、３２が接続されている。
【００７５】
また、被測定信号Ｘ１は、制御部３１に入力され、被測定信号Ｘ２は、制御部３２に入力される。
また、基準発振部７から出力される基準発振信号Ｐ０は、演算部５０１のカウンター５１および演算部５０２のカウンター５１（図３参照）に入力される。
また、発振部４１から出力されるパルス信号Ｐ１は、演算部５０１のラッチ５３のクロック入力端子（図３参照）に入力される。
また、発振部４２から出力されるパルス信号Ｐ２は、演算部５０２のラッチ５３のクロック入力端子（図３参照）に入力される。
【００７６】
次に、時間デジタル変換器１の動作について説明する。
図１７に示すように、被測定信号Ｘ１は、制御部３１に入力され、被測定信号Ｘ２は、制御部３２に入力される。制御部３１、３２、発振部４１、４２の動作は、第１実施形態と同様であり、発振部４１からパルス信号Ｐ１が出力され、発振部４２からパルス信号Ｐ２が出力される。
【００７７】
パルス信号Ｐ１は、演算部５０１のラッチ５３のクロック入力端子（図３参照）に入力され、パルス信号Ｐ２は、演算部５０２のラッチ５３のクロック入力端子（図３参照）に入力される。
また、基準発振部７では、基準発振信号Ｐ０が生成され、出力される。この基準発振信号Ｐ０は、演算部５０１のカウンター５１および演算部５０２のカウンター５１（図３参照）に入力される。
【００７８】
演算部５０１、５０２の動作は、第１実施形態の演算部５と同様であり、演算部５０１から第１の時間デジタル値が出力され、演算部５０２から第２の時間デジタル値が出力される。第１の時間デジタル値は、時間間隔Ｔ１に対応する値であり、第２の時間デジタル値は、時間間隔Ｔ２に対応する値である。
【００７９】
第１の時間デジタル値は、減算器５７のマイナス側の入力端子に入力され、第２の時間デジタル値は、減算器５７のプラス側の入力端子に入力される。減算器５７では、第２の時間デジタル値から第１の時間デジタル値が減算され、減算値は、減算器５７から出力される。この減算値は、被測定信号Ｘ１の立ち上がりエッジと被測定信号Ｘ２の立ち上がりエッジとの時間間隔Ｔ０（制御信号Ｃ１の立ち上がりエッジと制御信号Ｃ２の立ち上がりエッジとの時間間隔）、すなわち、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔Ｔ３に相当する時間デジタル値である。
【００８０】
また、図１９には、時間デジタル変換器１を用いて実験的に測定を行った結果が示されている。図１９中のプロット点は、実測点である。演算部５０１、５０２としては、第２実施形態の演算部５を用い、加算器５２およびラッチ５３を３２個並列に接続してなる構成とした。測定条件は、基準発振信号Ｐ０の周波数を２６ＭＨｚ、パルス信号Ｐ１、Ｐ２の周波数を２０１１６９４４．１Ｈｚとした。また、制御部３１は、パルス信号Ｐ１のパルス数が４０９６個となったときのパルス信号Ｐ１の立ち下がりのタイミングで制御信号Ｃ１を「０」にし、パルス信号Ｐ１の出力を停止させた。また、制御部３２は、パルス信号Ｐ２のパルス数が４０９６個となったときのパルス信号Ｐ２の立ち下がりのタイミングで制御信号Ｃ２を「０」にし、パルス信号Ｐ２の出力を停止させた。また、時間間隔Ｔ３を６ｐ秒から１００ｐ秒の間で変化させたときの積算値の総和（以下、「積算値」と言う）を、各時間間隔Ｔ３においてそれぞれ５回ずつ測定し、実測点としてプロットした。この結果から、第１実施形態よりも測定精度が高いことが判る。
なお、図１９に示される積算値は、演算部５０１で求めた積算値（スケーリング前の値）と、演算部５０２で求めた積算値（スケーリング前の値）との差である。
【００８１】
以上のような第３実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第３実施形態では、後述する第３実施形態の変形例と比較すると、２つの被測定信号Ｘ１、Ｘ２を用いているので、被測定信号Ｘ１、Ｘ２のパルス幅よりも短い時間間隔も測定することができる。
【００８２】
＜第３実施形態の変形例＞
図２０は、本発明の時間デジタル変換器の第３実施形態の変形例の動作を説明するためのタイミングチャートである。
以下、第３実施形態の変形例について、前述した第３実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００８３】
図２０に示すように、時間デジタル変換器１では、１つの被測定信号Ｘを用いており、その被測定信号Ｘは、制御部３１、３２にそれぞれ入力される。そして、時間デジタル変換器１は、被測定信号Ｘの隣り合う２つの立ち上がりエッジと立ち上がりエッジとの時間間隔Ｔ４を求める。この時間間隔Ｔ４は、パルス信号Ｐ１の最初の立ち上がりエッジとパルス信号Ｐ２の最初の立ち上がりエッジとの時間間隔Ｔ３に対応している。
以上のような変形例によっても、前述した第３実施形態と同様の効果を発揮することができる。
【００８４】
＜第４実施形態＞
図２１は、本発明の時間デジタル変換器の第４実施形態を示すブロック図である。
以下、第４実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第４実施形態は、主として、制御部、発振部および演算部の組をｎ個有すること以外は第３実施形態と同様である。
【００８５】
図２１に示すように、第４実施形態の時間デジタル変換器１は、基準発振部７と、ｎ個（ｎは、２以上の整数）の制御部（図面では説明の都合上、「３１、３２・・・３ｎ」を図示）と、ｎ個の発振部（図面では説明の都合上、「４１、４２・・・４ｎ」を図示）と、ｎ個の演算部（図面では説明の都合上、「５０１、５０２・・・５０ｎ」を図示）とを備えている。なお、図面では、ｎが「２」の場合、例えば、制御部３２と制御部３ｎとが重複するが、この場合は、制御部３２と制御部３ｎとは、１つの同一の制御部である。
【００８６】
また、ｎ個の被測定信号（図面では説明の都合上、「Ｘ１、Ｘ２・・・Ｘｎ」を図示）は、対応する制御部に入力される。発振部４１、４２・・・４ｎからは、それぞれ、パルス信号Ｐ１、Ｐ２・・・ｎが出力される。演算部５０１には、基準発振信号Ｐ０およびパルス信号Ｐ１、演算部５０２には、基準発振信号Ｐ０およびパルス信号Ｐ２、・・・演算部５０ｎには、基準発振信号Ｐ０およびパルス信号Ｐｎが、それぞれ入力される。そして、演算部５０１からは、第１の時間デジタル値が出力され、演算部５０２からは、第２の時間デジタル値が出力され、・・・、演算部５０ｎからは、第ｎの時間デジタル値が出力される。
以上のような第４実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【００８７】
＜第５実施形態＞
図２２は、本発明の時間デジタル変換器の第５実施形態における演算部を示すブロック図である。
以下、第５実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第５実施形態は、主として、演算部５に入力されるパルス信号Ｐ１、Ｐ２の関係が第２実施形態と異なること以外は第２実施形態と同様である。
【００８８】
図２２に示すように、第５実施形態の時間デジタル変換器１では、パルス信号Ｐ２は、カウンター５１に入力され、パルス信号Ｐ１は、所定のラッチ５３のクロック入力端子および初段のバッファー５６に入力される。
【００８９】
したがって、カウンター５１は、パルス信号Ｐ２の立ち上がりエッジをカウントし、そのカウント値（第１のカウント値）を出力する。そして、加算器５２とラッチ５３とで構成される積分器では、パルス信号Ｐ１の立ち上がりエッジに同期して、カウンター５１から出力されるカウント値が積算され、積算値が出力される。
【００９０】
以上のような第５実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第５実施形態の時間デジタル変換器１では、第１実施形態に比べ、分解能が向上し、測定精度を向上させることができる。
また、第５実施形態では、パルス信号Ｐ２の周波数がパルス信号Ｐ１の周波数よりも高い場合に、より高い測定精度が得られる。
なお、第５実施形態は、第１〜第４、第６、第７実施形態にも適用することができる。
【００９１】
＜第６実施形態＞
図２３、図２４および図２５は、それぞれ、本発明の時間デジタル変換器の第６実施形態において実験的に測定を行った結果を示すグラフである。
以下、第６実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。また、第６実施形態では、第３実施形態を基本回路として用いた場合を例に挙げ、図１７を参照して説明する。
【００９２】
まず、特許請求の範囲の記載に対応させて時間デジタル変換器１の概要について説明し、その後で、具体的に説明する。
時間デジタル変換器１では、第１の信号（基準発振信号Ｐ０）と第２の信号（パルス信号Ｐ１、Ｐ２）の少なくとも一方は、ジッターを有する。これにより、量子化誤差（量子化雑音）を分散させることができ、測定精度を向上させることができる。以下、具体的に説明する。
【００９３】
第６実施形態の時間デジタル変換器１では、発振部４１から出力されるパルス信号Ｐ１と、発振部４２から出力されるパルス信号Ｐ２とが、ジッターを有している。この場合、例えば、発振部４１、４２においてジッターが生じるように構成してもよく、また、発振部４２の入力側（前段）の所定の回路（部分）においてジッターが生じるように構成してもよい。パルス信号Ｐ１、Ｐ２がジッターを有することにより、量子化誤差（量子化雑音）を分散させることができ、測定精度を向上させることができる。
【００９４】
また、パルス信号Ｐ１、Ｐ２のジッターの大きさは、特に限定されないが、発振周波数が数十ＭＨｚのパルス信号を用いる場合、０．０１ｐ秒以上であることが好ましく、０．１ｐ秒以上、１ｎ秒以下であることがより好ましく、１ｐ秒以上、１００ｐ秒以下であることがさらに好ましく、２ｐ秒以上、３０ｐ秒以下であることが特に好ましい。
なお、パルス信号Ｐ１のジッターの大きさと、パルス信号Ｐ２のジッターの大きさとは、同一でもよく、また、異なっていてもよい。
また、基準発振部７から出力される基準発振信号Ｐ０は、ジッターを有していてもよく、また、ジッターを有していなくてもよいが、ジッターを有する場合、そのジッターは、パルス信号Ｐ１、Ｐ２のジッターよりも小さいことが好ましい。
【００９５】
また、図２３、図２４および図２５には、パルス信号Ｐ１、Ｐ２のジッターの大きさを換えて、時間デジタル変換器１を用いて実験的に測定を行った結果が示されている。図２３、図２４および図２５中のプロット点は、実測点である。時間デジタル変換器１としては、第３実施形態の実験で用いた時間デジタル変換器１（図１７参照）と同様の構成とした。測定条件は、基準発振信号Ｐ０の周波数を２６ＭＨｚ、パルス信号Ｐ１、Ｐ２の周波数を２０１０００００Ｈｚとした他は、第３実施形態の測定条件と同様である。また、ジッターの大きさは、図２３に示す結果を得た実験では、１ｐ秒、図２４に示す結果を得た実験では、１０ｐ秒、図２５に示す結果を得た実験では、１００ｐ秒とした。
【００９６】
この場合、図２３に示す実験結果と、パルス信号Ｐ１、Ｐ２の周波数が２０１１６９４４．１Ｈｚである第３実施形態の実験結果（図１９参照）とを比べると、パルス信号Ｐ１、Ｐ２の周波数と基準発振信号Ｐ０の周波数（２６ＭＨｚ）との比の値を既約分数で表現した際の分母の値が小さくなることからも判る通り、重み付け前のカウント値の列に現れる規則性の周期が短くなる。これに対応し、図２３に示す実験結果では、測定時の量子化誤差の影響が大きく現れる。
しかし、図２３、図２４および図２５に示す実験結果から判るように、適切な大きさのジッターを加えることで、量子化誤差が拡散し、精度の良い時間デジタル値が得られることが判る。
【００９７】
以上のような第６実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
なお、第６実施形態は、第１〜第５、第８実施形態にも適用することができる。
また、第５実施形態では、パルス信号Ｐ２の周波数がパルス信号Ｐ１の周波数よりも高い場合に、より高い測定精度が得られる。
【００９８】
＜第７実施形態＞
図２６は、本発明の時間デジタル変換器の第７実施形態における演算部を示すブロック図である。図２７および図２８は、それぞれ、図２６に示す時間デジタル変換器における補正を説明するためのグラフである。
以下、第７実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第７実施形態は、主として、演算部５の構成が第２実施形態と異なること以外は第２実施形態と同様である。
【００９９】
まず、特許請求の範囲の記載に対応させて時間デジタル変換器１の概要について説明し、その後で、具体的に説明する。
時間デジタル変換器１では、第１の信号（パルス信号Ｐ１）と第２の信号（パルス信号Ｐ２）の周波数比を検出（計測）する周波数比計測部６を有している。そして、演算部５は、前記周波数比に基づいて、前記積算値を補正する。これにより、測定精度を向上させることができる。以下、具体的に説明する。
【０１００】
図２６に示すように、第７実施形態の時間デジタル変換器１の演算部５は、カウンター５１と、複数の加算器５２と、複数のラッチ５３と、複数のバッファー５６と、加算器５５と、ラッチ５０と、スケーリング部５４と、周波数比計測部６とを備えている。
【０１０１】
周波数比計測部６は、パルス信号Ｐ１とパルス信号Ｐ２とに基づいて、パルス信号Ｐ１の周波数とパルス信号Ｐ２の周波数との比（周波数比）を計測する機能、すなわち、パルス信号Ｐ１とパルス信号Ｐ２との周波数比に対応する値（または前記値を生成するために用いられる値）を求める機能を有している。
この周波数比計測部６は、ラッチ６０と、ラッチ６１と、減算器６２と、ローパスフィルター６３（フィルター）とを備えている。周波数比計測部６のローパスフィルターを除く部分と、カウンター５１とで、データストリーム構成のＦＤＳＭが構成される。また、ラッチ６０、６１としては、それぞれ、本実施形態では、Ｄラッチが用いられている。また、ローパスフィルター６３としては、特に限定されず、例えば、一般的なローパスフィルターや、ラグリードフィルター、ラグフィルター、移動平均フィルター等が挙げられ、これらを組み合わせて用いてもよい。また、フィルターとしては、ローパスフィルター６３に限らず、他の機能を有するフィルターを用いてもよい。
【０１０２】
カウンター５１の出力端子は、各加算器５２の一方の入力端子の他、ラッチ６１の入力端子と、減算器６２のプラス側の入力端子とに接続されている。また、ラッチ６１の出力端子は、減算器６２のマイナス側の入力端子に接続されている。そして、減算器６２の出力側に、ローパスフィルター６３が接続され、ローパスフィルター６３の出力側に、スケーリング部５４が接続されている。なお、ラッチ６１および減算器６２により、パルス信号Ｐ１とパルス信号Ｐ２との一方を用いて他方を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を生成する周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）が構成される。
【０１０３】
また、パルス信号Ｐ１は、カウンター５１に入力され、パルス信号Ｐ２は、所定のラッチ５３のクロック入力端子、初段のバッファー５６およびラッチ５０のクロック入力端子の他、ラッチ６０のクロック入力端子およびラッチ６１のクロック入力端子に入力される。
周波数比計測部６では、ラッチ６０は、パルス信号Ｐ２の立ち上がりエッジに同期して、カウンター５１から出力されたカウント値をラッチし、出力する。ラッチ６０から出力されたカウント値は、ラッチ６１の入力端子と、減算器６２のプラス側の入力端子とに入力される。
ラッチ６１は、パルス信号Ｐ２の立ち上がりエッジに同期して、ラッチ６０から出力されたカウント値をラッチし、出力する。ラッチ６１から出力されたカウント値は、減算器６２のマイナス側の入力端子に入力される。
【０１０４】
減算器６２では、ラッチ６０から出力されたカウント値からラッチ６１から出力されたカウント値（１つ前のカウント値）が減算され、パルス信号Ｐ２のパルス間隔を基準とするパルス信号Ｐ１のカウント値が減算器６２から出力され、ローパスフィルター６３に入力される。
【０１０５】
ローパスフィルター６３では、所定のカットオフ周波数以上の周波数成分が遮断または低減される。これにより、減算器６２から出力される信号に含まれるノイズ成分を除去または低減することができる。詳細に説明すると、まず、ＦＤＳＭの特徴の１つであるノイズシェープ機能が発揮されること（ノイズシェープ効果）により、ノイズを高周波側にシフトすることができる。そして、ローパスフィルター６３により、ノイズ成分を低減することができ、測定精度を向上させることができる。
ローパスフィルター６３から出力された信号は、パルス信号Ｐ１とパルス信号Ｐ２との周波数比に対応する値を示す信号であり、スケーリング部５４に入力され、補正に利用される。
ここでは、パルス信号Ｐ２のパルス間隔を基準とするパルス信号Ｐ１のカウント値を求めることでパルス信号Ｐ２とパルス信号Ｐ１との周波数比を計測する例を示したが、パルス信号Ｐ１のパルス間隔を基準とするパルス信号Ｐ２のカウント値を求めることでパルス信号Ｐ１とパルス信号Ｐ２との周波数比を計測する構成としても良い。
【０１０６】
スケーリング部５４は、スケーリングの他、周波数比計測部６により検出（計測）された周波数比に基づいて、加算器５５から出力された積算値の総和に対して補正を行う機能を有している。この補正は、パルス信号Ｐ１の周波数とパルス信号Ｐ２の周波数との少なくとも一方が変化した場合、その変化による測定結果への影響を軽減または無くすように行う。また、補正は、スケーリングの前に行ってもよく、また、スケーリングの後に行ってもよく、また、スケーリングと同時に行ってもよい。また、補正をスケーリングと同時に行う場合は、検量線データに、補正を行う補正項を組み込んでもよい。以下、補正について、具体例を挙げて説明する。
【０１０７】
まず、時間デジタル変換器１として、第２実施形態の実験で用いた時間デジタル変換器１（図１参照）と同様の構成のものを用いた。そして、第２実施形態の実験と同様の測定条件で、測定を行った。その結果は、図２７に示す通りである。
【０１０８】
また、パルス信号Ｐ２の周波数が２０１１６９４４．１Ｈｚからプラス方向に１ｐｐｍだけドリフトし、２０１１６９６４．２Ｈｚに変化した際に測定を行った。その結果は、図２７に示す通りである。
【０１０９】
図２７に示されるように、パルス信号Ｐ２の周波数がドリフトしたことに対応し、積算値の総和（以下、「積算値」と言う）がシフトする。このため、パルス信号Ｐ２の周波数がドリフトした後に得られた積算値をドリフト前の検量線データで時間デジタル値に変換すると、真値からシフトした時間デジタル値が得られ、正しいスケーリングを行うことができない。
【０１１０】
そこで、積算値を求めるのと同時に、パルス信号Ｐ１とパルス信号Ｐ２との周波数比を計測し、図２８に示されるように、積算値がシフトした分をキャンセルするようにスケーリング部５４で補正を行う。なお、積算値を求める動作と、パルス信号Ｐ１とパルス信号Ｐ２との周波数比を計測する動作とは、必ずしも同時に行う必要はない。また、補正は、演算部５に限らず、他の部分で行ってもよい。具体例としては、例えば、図１５に示すスケーリング部５４の入力前に、補正を行う補正部を設けてもよい。
【０１１１】
以上のような第７実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
なお、第７実施形態は、第１〜第６、第８実施形態にも適用することができる。
【０１１２】
＜第８実施形態＞
図２９は、本発明の時間デジタル変換器の第８実施形態における演算部を示すブロック図である。
以下、第８実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１１３】
第８実施形態の時間デジタル変換器１の演算部５は、図１５に示す第２実施形態の演算部５に対応している。
図２９に示すように、第８実施形態の時間デジタル変換器１の演算部５は、複数のカウンター部２と、複数のインバーター８１と、加算器５５と、カウンター５１と、ラッチ８１２、８３と、乗算器５８と、加算器５２と、ラッチ５３と、スケーリング部５４とを備えている。カウンター部２としては、本実施形態では、第１実施形態と同様に、データストリーム構成のＦＤＳＭが用いられている。また、ラッチ８２、８３としては、それぞれ、本実施形態では、Ｄラッチが用いられている。
【０１１４】
また、複数のカウンター部２は、並列に接続されており、各カウンター部２の出力端子は、加算器５５の入力端子に接続されている。
また、加算器５５の出力端子は、ラッチ８２の入力端子に接続され、ラッチ８２の出力端子は、乗算器５８の一方の入力端子に接続されている。
また、カウンター５１の出力端子は、ラッチ８３の入力端子に接続され、ラッチ８３の出力端子は、乗算器５８の他方の入力端子に接続されている。
また、乗算器５８の出力端子は、加算器５２の一方の入力端子に接続され、加算器５２の出力端子は、スケーリング部５４の入力端子およびラッチ５３の入力端子に接続されている。また、ラッチ５３の出力端子は、加算器５２の他方の入力端子に接続されている。
【０１１５】
また、各インバーター８１は、信号を遅延させる遅延素子（遅延回路）として機能する。また、各インバーター８１は、直列に接続され、カウント部２の隣り合う２つのカウンター２１とカウンター２１との間に、１つのインバーター８１が接続されている。このインバーター８１の数は、カウント部２の数よりも１つ少ない。このため、例えば、カウント部２の数が２つの場合は、インバーター８１の数は、１つである。
また、パルス信号Ｐ１は、各カウンター部２の第１ラッチ２２のクロック入力端子および第２ラッチ２３のクロック入力端子と、カウンター５１の入力端子と、ラッチ８２のクロック入力端子と、ラッチ８３のクロック入力端子と、ラッチ５３のクロック入力端子とに入力される。
また、パルス信号Ｐ２は、所定のカウンター部２のカウンター２１の入力端子と、初段のインバーター８１の入力端子とに入力される。
【０１１６】
次に、時間デジタル変換器１の動作について説明する。
パルス信号Ｐ１、Ｐ２が演算部５に入力されるまでは、第１実施形態と同様である。
図２９に示すように、パルス信号Ｐ１は、各カウンター部２の第１ラッチ２２のクロック入力端子および第２ラッチ２３のクロック入力端子と、カウンター５１の入力端子と、ラッチ８２のクロック入力端子と、ラッチ８３のクロック入力端子と、ラッチ５３のクロック入力端子とに入力される。
また、パルス信号Ｐ２は、複数のカウンター部２のカウンター２１のうちの所定のカウンター部２のカウンター２１の入力端子と、複数のインバーター８１のうちの初段のインバーター８１の入力端子に入力される。そして、パルス信号Ｐ２は、インバーター８１で遅延され、別のカウンター部２のカウンター２１の入力端子および次段のインバーター８１の入力端子に入力され、以下、同様に、パルス信号Ｐ２は、インバーター８１でさらに遅延され、別のカウンター部２のカウンター２１の入力端子および次段のインバーター８１の入力端子に入力される。このようにして、各カウンター部２のカウンター２１の入力端子には、周波数が同一で位相の異なるパルス信号Ｐ２が入力される。
【０１１７】
各カウンター部２は、それぞれ、パルス信号Ｐ１を基準にしてパルス信号Ｐ２をカウントしたパルス信号Ｐ２のカウント値を出力する。各カウント値は、加算器５５に入力される。
加算器５５は、各カウンター部２から出力されたパルス信号Ｐ２のカウント値を加算し、パルス信号Ｐ２のカウント値の総和を求める。
このパルス信号Ｐ２のカウント値の総和は、ラッチ８２に入力される。ラッチ８２は、パルス信号Ｐ１の立ち上がりエッジに同期してパルス信号Ｐ２のカウント値の総和をラッチし、出力する。ラッチ５０から出力されるパルス信号Ｐ２のカウント値の総和は、乗算器５８の一方の入力端子に入力される。
【０１１８】
また、カウンター５１は、パルス信号Ｐ１の立ち上がりエッジをカウントし、そのカウント値を出力する。このカウント値は、カウンター部２から出力されるパルス信号Ｐ２のカウント値（ラッチ８２から出力されるパルス信号Ｐ２のカウント値の総和）の重み付けに用いられる値であり、ラッチ８３に入力される。ラッチ８３は、パルス信号Ｐ１の立ち上がりエッジに同期してパルス信号Ｐ１のカウント値をラッチし、出力する。ラッチ８３から出力されるパルス信号Ｐ１のカウント値は、乗算器５８の他方の入力端子に入力される。
【０１１９】
乗算器５８では、前記一方の入力端子に入力されたパルス信号Ｐ２のカウント値の総和と、前記他方の入力端子に入力されたパルス信号Ｐ１のカウント値とが乗算される。これにより、パルス信号Ｐ２のカウント値は、パルス信号Ｐ１のカウント値で重み付けされる。すなわち、パルス信号Ｐ２のカウント値の総和は、時間経過に基づいて重み付けされる。乗算器５８からは、重み付けされたパルス信号Ｐ２のカウント値の総和が出力され、加算器５２の一方の入力端子に入力される。以下、前記重み付けされたパルス信号Ｐ２のカウント値の総和を「重み付けされたカウント値の総和」とも言う。
【０１２０】
加算器５２では、前記一方の入力端子に入力された現在の重み付けされたカウント値の総和と、この加算器５２から出力されてラッチ５３にラッチされている重み付けされたカウント値の総和とが加算され、出力される。この場合、ラッチ５３は、パルス信号Ｐ１の立ち上がりエッジに同期して加算器５２から出力される重み付けされたカウント値の総和をラッチし、その重み付けされたカウント値の総和を出力する。このようにして、加算器５２とラッチ５３とで構成される積分器では、パルス信号Ｐ１の立ち上がりエッジに同期して、乗算器５８から出力される重み付けされたカウント値の総和が積算され、加算器５２から積算値が出力される。この積算値は、被測定信号Ｘのパルス幅に対応する値である。
【０１２１】
加算器５２から出力された積算値は、スケーリング部５４に入力される。スケーリング部５４は、積算値に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。この時間デジタル値は、被測定信号Ｘのパルス幅に対応する値である。
以上のような第８実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第８実施形態の時間デジタル変換器１では、第１実施形態に比べ、分解能が向上し、測定精度を向上させることができる。すなわち、第２実施形態と同等の測定精度が得られる。
そして、第８実施形態の時間デジタル変換器１では、第２実施形態に比べ、積算を行う回路が１つあればよいので、回路規模を小さくすることができ、また、消費電力を低減することができる。
【０１２２】
以下、第８実施形態の変形例について説明する。
＜第８実施形態の第１変形例＞
図３０は、本発明の時間デジタル変換器の第８実施形態の第１変形例における演算部を示すブロック図である。
以下、第８実施形態の第１変形例について、前述した第８実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１２３】
図３０に示すように、第１変形例の時間デジタル変換器１の演算部５では、１つのカウンター２１が各カウンター部２のカウンターを兼ねている。すなわち、各カウンター部２は、共通のカウンター２１を有している。また、カウンター２１の出力端子は、所定のカウンター部２の第１ラッチ２２の入力端子と、初段のインバーター８１の入力端子とに接続されている。
以上のような第１変形例によっても、前述した第８実施形態と同様の効果を発揮することができる。
【０１２４】
＜第８実施形態の第２変形例＞
図３１は、本発明の時間デジタル変換器の第８実施形態の第２変形例における演算部を示すブロック図である。
以下、第８実施形態の第２変形例について、前述した第８実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１２５】
図３１に示すように、第２変形例の時間デジタル変換器１の演算部５では、各カウンター部２は、それぞれ、データストリーム構成のＦＤＳＭで構成されている。
すなわち、各カウンター部２は、それぞれ、パルス信号Ｐ１の立ち上がりエッジに同期してパルス信号Ｐ２をラッチして第１データｄ１を出力する第１ラッチ２２と、パルス信号Ｐ１の立ち上がりエッジに同期して第１データｄ１をラッチして第２データｄ２を出力する第２ラッチ２３と、第１データｄ１と第２データｄ２の排他的論理和を演算して出力データＯＵＴを生成する排他的論理和回路２５とを備える。また、第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路等で構成される。
以上のような第２変形例によっても、前述した第８実施形態と同様の効果を発揮することができる。
【０１２６】
以上、本発明の時間デジタル変換器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【符号の説明】
【０１２７】
１…時間デジタル変換器、２…カウンター部、２１…カウンター、２２…第１ラッチ、２３…第２ラッチ、２４…減算器、２５…排他的論理和回路、３１…制御部、３２…制御部、３ｎ…制御部、４１…発振部、４１１…論理積回路、４１２…インバーター、４２…発振部、４ｎ…発振部、５…演算部、５０…ラッチ、５１…カウンター、５２…加算器、５３…ラッチ、５４…スケーリング部、５４１…記憶部、５５…加算器、５６…バッファー、５７…減算器、５８…乗算器、５９…ラッチ、６０…ラッチ、５０１…演算部、５０２…演算部、５０ｎ…演算部、６…周波数比計測部、６１…ラッチ、６２…減算器、６３…ローパスフィルター、７…基準発振部、８１…インバーター、８２…ラッチ、８３…ラッチ、Ｓ１０１〜Ｓ１０５…ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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