(57)【要約】【課題】  データバッファの内部データ（ＤＱ）のターミネーションを支援するメモリシステムを提供する。【解決手段】  データバッファの内部データ（ＤＱ）のターミネーションを支援するメモリシステムに関し、該メモリシステムは、外部装置によってアクセスされるターゲットメモリモジュールである第１メモリモジュールと、外部装置によってアクセスされないノンターゲットメモリモジュールである第２メモリモジュールと、を含み、該第２メモリモジュールは、内部メモリチップの間で、内部データ経路を利用してデータ通信を行う内部動作モードである場合に、内部データ経路において内部データ（ＤＱ）のターミネーションを行い、該内部データ（ＤＱ）のターミネーションにより、内部データ経路での信号反射が抑制され、信号完結性を高めることができる。【選択図】      図６
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【特許請求の範囲】
【請求項１】
第１複数個のメモリチップと第２複数個のメモリチップとを有するメモリモジュールであって、
前記メモリモジュールにおいて、前記第１複数個のメモリチップと、前記第２複数個のメモリチップとの間でデータ通信を行う内部動作モードを制御するコントローラと、
前記第２複数個のメモリチップに連結される複数個のデータバッファと、を含み、
前記コントローラは、前記内部動作モードである場合に、前記複数個のデータバッファと、前記第２複数個のメモリチップとが連結される内部データ経路において、内部データ（ＤＱ）のターミネーションが行われるように制御することを特徴とするメモリモジュール。
【請求項２】
前記複数個のデータバッファそれぞれは、
前記内部データ経路に連結されるオンダイターミネーション（ＯＤＴ）回路を含み、
前記ＯＤＴ回路がオンになり、前記内部データ（ＤＱ）のターミネーションを提供することを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記ＯＤＴ回路は
前記内部データ経路に一端が連結され、前記コントローラのＯＤＴ制御信号に応答するスイッチと、
前記スイッチの他の一端と接地電圧との間に連結される抵抗と、を含むことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記コントローラは、
前記メモリモジュールの外部装置で提供される内部動作モード命令により、前記内部動作モードを遂行することを特徴とする請求項１ないし３のうちの何れか一項に記載のメモリモジュール。
【請求項５】
前記第１複数個のメモリチップは、
不揮発性メモリ装置であることを特徴とする請求項１ないし４のうちの何れか一項に記載のメモリモジュール。
【請求項６】
前記第２複数個のメモリチップは、
揮発性メモリ装置であることを特徴とする請求項１ないし５のうちの何れか一項に記載のメモリモジュール。
【請求項７】
前記メモリモジュールは、ＮＶＤＩＭＭであることを特徴とする請求項１ないし６のうちの何れか一項に記載のメモリモジュール。
【請求項８】
メモリシステムにおいて、
データバスに連結され、前記メモリシステムの外部装置によってアクセスされるターゲットメモリモジュールである第１メモリモジュールと、
前記データバスに連結され、前記外部装置によってアクセスされないノンターゲットメモリモジュールである第２メモリモジュールと、を含み、
前記第２メモリモジュールは、前記第２メモリモジュールの内部データ経路を利用してデータ通信を行う内部動作モードである場合に、前記内部データ経路において内部データ（ＤＱ）のターミネーションを行うことを特徴とするメモリシステム。
【請求項９】
前記第２メモリモジュールは、前記外部装置から印加される内部動作モード開始命令により、前記内部動作モードを開始し、内部動作モード終了命令により、前記内部動作モードを終了することを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記第２メモリモジュールは、前記内部動作モード開始命令が印加される第１時点と、前記内部動作モード終了命令が印加される第２時点との間、前記内部データ（ＤＱ）のターミネーションを行うことを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
前記第２メモリモジュールは、前記外部装置から印加される内部動作モード命令により、前記内部動作モードである場合に発行される読み取り命令に応じて、前記内部データ（ＤＱ）のターミネーションを行うことを特徴とする請求項８ないし１０のうちの何れか一項に記載のメモリシステム。
【請求項１２】
前記第２メモリモジュールは、
第１複数個のメモリチップと、
第２複数個のメモリチップと、
前記内部動作モードである場合に、前記第１複数個のメモリチップと、前記第２複数個のメモリチップとが連結された前記内部データ経路において、前記内部データ（ＤＱ）のターミネーションが行われるように制御するコントローラと、を含むことを特徴とする請求項８ないし１１のうちの何れか一項に記載のメモリシステム。
【請求項１３】
前記第２メモリモジュールは、
前記データバスに連結され、前記第２複数個のメモリチップに連結される複数個のデータバッファをさらに含み、
前記複数個のデータバッファのそれぞれは、
前記データバスに連結される第１オンダイターミネーション（ＯＤＴ）回路と、
前記内部データ経路に連結される第２ＯＤＴ回路と、を含み、
前記第２ＯＤＴ回路がオンになり、前記内部データ（ＤＱ）のターミネーションを提供することを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記第１ＯＤＴ回路は、
前記データバスに一端が連結され、前記コントローラの第１ＯＤＴ制御信号に応答する第１スイッチと、
前記第１スイッチの他の一端と接地電圧との間に連結される第１抵抗と、を含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記第２ＯＤＴ回路は、
前記内部データ経路に一端が連結され、前記コントローラの第２ＯＤＴ制御信号に応答する第２スイッチと、
前記第２スイッチの他の一端と接地電圧との間に連結される第２抵抗と、を含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１６】
前記第１複数個のメモリチップは、
不揮発性メモリ装置であることを特徴とする請求項１２に記載のメモリシステム。
【請求項１７】
前記第２複数個のメモリチップは、
揮発性メモリ装置であることを特徴とする請求項１２に記載のメモリシステム。
【請求項１８】
前記第１メモリモジュール及び第２メモリモジュールは、同種のＮＶＤＩＭＭであることを特徴とする請求項８ないし１７のうちの何れか一項に記載のメモリシステム。
【請求項１９】
前記第１メモリモジュール及び第２メモリモジュールは、異種のＮＶＤＩＭＭであることを特徴とする請求項８ないし１７のうちの何れか一項に記載のメモリシステム。
【請求項２０】
第１メモリモジュール及び第２メモリモジュールを含むメモリシステムの動作方法において、
前記メモリシステムの外部装置が、前記第１メモリモジュールにアクセスする動作と、
前記外部装置にアクセスされない前記第２メモリモジュールにおいて、内部データ経路を利用して、内部動作モードを遂行する動作と、
前記第２メモリモジュールの前記内部動作モードである場合に、前記内部データ経路において内部データ（ＤＱ）のターミネーションを行う動作と、を含むメモリシステムの動作方法。
【請求項２１】
前記メモリシステムの動作方法は、
前記外部装置が前記第２メモリモジュールにおいて、内部動作モード開始命令を印加する動作と、
前記外部装置が前記第２メモリモジュールにおいて、内部動作モード終了命令を印加する動作と、をさらに含み、
前記第２メモリモジュールは、前記内部動作モード開始命令が印加される第１時点と、前記内部動作モード終了命令が印加される第２時点との間、前記内部データ（ＤＱ）のターミネーションを行うことを特徴とする請求項２０に記載のメモリシステムの動作方法。
【請求項２２】
前記メモリシステムの動作方法は、
前記外部装置が前記第２メモリモジュールにおいて、内部動作モード命令を印加する動作をさらに含み、
前記第２メモリモジュールは、前記内部動作モード命令により、前記内部動作モードである場合に発行される読み取り命令に応じて、前記内部データ（ＤＱ）のターミネーションを行うことを特徴とする請求項２０又は２１に記載のメモリシステムの動作方法。
【請求項２３】
前記内部データ（ＤＱ）のターミネーションを行う動作は、
前記内部データ経路に連結されるＯＤＴ回路がオンになることを特徴とする請求項２０ないし２２のうちの何れか一項に記載のメモリシステムの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに関し、特に、メモリモジュールの内部動作モード時の信号完結性（signal  integrity）を高めるために、内部ＤＱターミネーションを行うデータバッファを有するメモリモジュール、メモリモジュール及び動作方法等に関する。
【背景技術】
【０００２】
サーバなどの情報処理装置の分野において、ビッグデータ時代に向けてデータベース（ＤＢ）のような大容量データに高速にアクセスする要求が高まっている。該ビッグデータを扱うサーバなどの情報処理装置の演算能力は、データローディングがボトルネック（bottleneck）となっている。情報処理装置の性能をさらに高めるためには、処理量の帯域幅が大きいＣＰＵ（central  processing  unit）メモリバスに、大容量メモリを搭載することが考えられる。
【０００３】
フラッシュメモリは、高性能製品に使用され、消費者及び産業アプリケーション（consumer  and  enterprise  applications）で広く使用されている。データレートが高いフラッシュメモリは、ＣＰＵメモリバスに置かれている。ＣＰＵメモリバスにフラッシュメモリを載せた不揮発性メモリモジュール（ＮＶＤＩＭＭ：non-volatile  dual  inline  memory  module）が開発されている。該ＮＶＤＩＭＭは、ＤＲＡＭ（dynamic  random  access  memory）の高速処理技術と、フラッシュメモリの大容量とを同時に備える。該ＮＶＤＩＭＭは、ビッグデータ、クラウド、人工知能（ＡＩ）、高速ネットワークなどへの需要の増大とともに注目されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリモジュールの内部動作モード時の信号完結性を高めるために、内部ＤＱターミネーションを行うデータバッファを有するメモリモジュール、メモリモジュール及び動作方法等を提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるメモリモジュールは、第１複数個のメモリチップと第２複数個のメモリチップとを有し、メモリモジュールは、第１複数個のメモリチップと、第２複数個のメモリチップとの間でデータ通信を行う内部動作モードを制御するコントローラ、及び第２複数個のメモリチップそれぞれに対応的に連結される複数個のデータバッファを含む。該コントローラは、内部動作モードである場合に、複数個のデータバッファと第２複数個のメモリチップとが連結される内部データ経路において、内部ＤＱターミネーションが行われるように制御する。
【０００６】
本発明の実施形態によるメモリシステムは、データバスに連結され、メモリシステムの外部装置によってアクセスされるターゲットメモリモジュールである第１メモリモジュールと、データバスに連結され、外部装置によってアクセスされないノンターゲットメモリモジュールである第２メモリモジュールと、を含む。第２メモリモジュールは、第２メモリモジュールの内部データ経路を利用してデータ通信を行う内部動作モードである場合に、内部データ経路において内部ＤＱターミネーションを行う。
【０００７】
本発明の実施形態による第１メモリモジュール及び第２メモリモジュールを含むメモリシステムの動作方法は、メモリシステムの外部装置が第１メモリモジュールにアクセスする動作、外部装置にアクセスされない第２メモリモジュールにおいて、内部データ経路を利用して内部動作モードを遂行する動作、及び第２メモリモジュールの内部動作モード時、内部データ経路において内部ＤＱターミネーションを行う動作を含む。
【図面の簡単な説明】
【０００８】
【図１】本発明の例示的な実施形態によるメモリシステムのブロックダイヤグラムである。
【図２】図１のメモリシステムに対するアクセス動作モードと内部動作モードとについて説明する図面である。
【図３】図１のメモリシステムに対するアクセス動作モードと内部動作モードとについて説明する図面である。
【図４】ターゲットメモリモジュールである図１の第１メモリモジュールについて説明する図面である。
【図５】ターゲットメモリモジュールである図１の第１メモリモジュールについて説明する図面である。
【図６】ノンターゲットメモリモジュールである図１の第２メモリモジュールについて説明する図面である。
【図７】動作モードによる図１のＯＤＴ回路のオン／オフ動作を示す図面である。
【図８】本発明の実施形態による図１のメモリシステムの動作について説明する図面である。
【図９】本発明の実施形態による図１のメモリシステムの動作について説明する図面である。
【図１０】本発明の実施形態による図１のメモリシステムの動作について説明する図面である。
【図１１】本発明の実施形態による図１のメモリシステムの動作について説明する図面である。
【図１２】本発明の実施形態によるメモリモジュールについて説明する図面である。
【図１３】図１２のメモリモジュールにおいて、データバッファの内部ＤＱターミネーションによるデータアイパターンを示す図面である。
【図１４】クラウドシステムに適用された本発明の応用例を図示したブロックダイヤグラムである。
【発明を実施するための形態】
【０００９】
図１は、本発明の例示的な実施形態によるメモリシステムのブロックダイヤグラムである。図１を参照すれば、メモリシステム１００は、メモリモジュール１１０，１２０を含み、ＣＰＵ（central  processing  unit）１０５によってアクセスされる。ＣＰＵ  １０５は、演算装置（ＣＰＵコア）、キャッシュメモリ、及びメモリモジュール１１０，１２０を制御するメモリコントローラを含む。メモリモジュール１１０，１２０は、複数のパッケージされた、メモリ装置またはメモリチップを有する、ＮＶＤＩＭＭ（non-volatile  dual  inline  memory  module）であっても良い。本実施形態としては、メモリシステム１００内の２個のメモリモジュール１１０，１２０について説明するが、本発明の範囲は、それに限定されるものではなく、多様な数のメモリモジュールを含んでもよい。
【００１０】
メモリシステム１００において、２個のメモリモジュール１１０，１２０のうち、ＣＰＵ  １０５のアクセス動作が行われるメモリモジュールを、ターゲットメモリモジュールと称し、アクセス動作が行われないメモリモジュールを、ノンターゲットメモリモジュールと称する。第１メモリモジュール１１０は、ターゲットメモリモジュール（target  ＤＩＭＭ１）として説明され、第２メモリモジュール１２０は、ノンターゲットメモリモジュール（non−target  ＤＩＭＭ）として説明される。
【００１１】
第１メモリモジュール１１０及び第２メモリモジュール１２０は、図示されているように、同一タイプのＮＶＤＩＭＭｓであっても良い。第１メモリモジュール１１０及び第２メモリモジュール１２０は、例示的なものであり、特許請求の範囲の技術的保護範囲を限定するのではないと理解しなければならない。一実施形態により、第１メモリモジュール１１０及び第２メモリモジュール１２０は、互いに異なるタイプのＮＶＤＩＭＭｓであっても良い。
【００１２】
第１メモリモジュール１１０及び第２メモリモジュール１２０それぞれは、不揮発性メモリチップ（ＮＶＭチップ）１１１，１２１及びＤＲＡＭ（dynamic  random  access  memory）チップ１１２，１２２のような複数のメモリチップを含んでもよい。また、第１メモリモジュール１１０及び第２メモリモジュール１２０それぞれは、ＤＲＡＭチップ１１２，１２２と連結される複数のデータバッファ１１３，１２３を含んでもよい。データバッファ１１３，１２３それぞれは、ＤＲＡＭチップ１１２，１２２に一対一で対応するシングルチップとしても具現される。また、第１メモリモジュール１１０及び第２メモリモジュール１２０それぞれは、ＮＶＭチップ１１１，１２１、ＤＲＡＭチップ１１２，１２２及びデータバッファ１１３，１２３と連結されるコントローラ１１４，１２４を含んでもよい。コントローラ１１４，１２４は、ＮＶＭチップ１１１，１２１、ＤＲＡＭチップ１１２，１２２及びデータバッファ１１３，１２３を制御するシングルチップとしても具現される。一実施形態により、コントローラ１１４，１２４は、マルチプルチップとして具現されても良い。
【００１３】
ＮＶＭチップ１１１，１２１は、データを不揮発性の形式で保存する不揮発性メモリ装置であっても良い。例えば、ＮＶＭチップ１１１，１２１は、フラッシュメモリセルを含むフラッシュメモリ装置であっても良い。または、ＮＶＭチップ１１１，１２１は、抵抗性メモリセルを含むＲｅＲＡＭ（resistive  random  access  memory）、ＭＲＡＭ（magnetic  random  access  memory）及びＰＲＡＭ（phase-change  random  access  memory）などのメモリ装置であっても良い。以下において、本発明の実施形態の説明において、ＮＶＭチップ１１１，１２１は、ＮＡＮＤまたはＮＯＲのフラッシュメモリセルを含むフラッシュメモリ装置であると仮定する。
【００１４】
ＤＲＡＭチップ１１２，１２２は、揮発性メモリ装置であるとすることができる。ＤＲＡＭチップ１１２，１２２は、ＳＤＲＡＭ（synchronous  dynamic  random  access  memory）のようなクロック同期型ＤＲＡＭ（dynamic  random  access  memory）であっても良い。例えば、ＤＲＡＭチップ１１２，１２２は、ＤＤＲ（Double  Data  Rate）  ＳＤＲＡＭ、ＬＰＤＤＲ（low  power  double  data  rate）  ＳＤＲＡＭ、ＧＤＤＲ（graphics  double  data  rate）  ＳＤＲＡＭ、ＲＤＲＡＭ（Rambus  dynamic  random  access  memory）などのメモリ装置であっても良い。
【００１５】
第１メモリモジュール１１０及び第２メモリモジュール１２０は、メモリシステム１００のメインボードに設けられたＤＩＭＭソケットに実装され、メモリバス１３０に接触することができる。メモリバス１３０は、メモリシステム１００のメインボード表面上に形成された信号線、またはメインボード内部に形成された信号線をいう。ＣＰＵ  １０５は、メモリバス１３０を介して、第１メモリモジュール１１０及び第２メモリモジュール１２０とも連結される。メモリバス１３０は、コマンド／アドレス／制御バス（ＣＡバス）１３２とデータバス１３４とを含んでもよい。
【００１６】
ＣＡバス１３２には、ＣＰＵ  １０５から印加される、第１メモリモジュール１１０及び第２メモリモジュール１２０にアクセスするのに必要なコマンド信号、アドレス信号及び／または制御信号が伝送される。第１メモリモジュール１１０がＣＰＵ  １０５によってアクセスされるターゲットメモリモジュールである場合、ＣＰＵ  １０５は、ＣＡバス１３２を介して、第１メモリモジュール１１０へ／からの書き込み／読み取り動作のためのコマンド信号、アドレス信号及び／または制御信号を、第１メモリモジュール１１０に伝送することができる。第２メモリモジュール１２０がターゲットメモリモジュールである場合、ＣＰＵ  １０５は、ＣＡバス１３２を介して、第２メモリモジュール１２０へ／からの書き込み／読み取り動作のためのコマンド信号、アドレス信号及び／または制御信号を、第２メモリモジュール１２０に伝送することができる。第１メモリモジュール１１０または第２メモリモジュール１２０がノンターゲットメモリモジュールである場合、ＣＰＵ  １０５は、ＣＡバス１３２を介して、第１メモリモジュール１１０または第２メモリモジュール１２０の内部動作モードを指示するコマンド信号を、第１メモリモジュール１１０または第２メモリモジュール１２０に伝送することができる。
【００１７】
データバス１３４では、ＣＰＵ  １０５と、第１メモリモジュール１１０または第２メモリモジュール１２０との間で通信されるデータが伝送される。第１メモリモジュール１１０がターゲットメモリモジュールである場合、ＣＰＵ  １０５は、第１メモリモジュール１１０に書き込まれるデータを、データバス１３４を介して、第１メモリモジュール１１０に伝送し、第１メモリモジュール１１０で読み取られるデータを、データバス１３４を介して、受信することができる。第２メモリモジュール１２０がターゲットメモリモジュールである場合、ＣＰＵ  １０５は、第２メモリモジュール１２０に書き込まれるデータを、データバス１３４を介して、第２メモリモジュール１２０に伝送し、第２メモリモジュール１２０で読み取られるデータを、データバス１３４を介して、受信することができる。
【００１８】
第１メモリモジュール１１０において、複数のＮＶＭチップ１１１は、第１チップ選択信号ＣＳ１に応答して駆動され、複数のＤＲＡＭチップ１１２は、第２チップ選択信号ＣＳ２に応答して駆動される。一実施形態により、複数のＤＲＡＭチップ１１２が、第１チップ選択信号ＣＳ１に応答して駆動され、複数のＮＶＭチップ１１１は、第２チップ選択信号ＣＳ２に応答して駆動される。
【００１９】
第１メモリモジュール１１０がターゲットメモリモジュールである場合、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２は、ＣＰＵ  １０５から、ＣＡバス１３２を介して、コントローラ１１４に印加される。第１チップ選択信号ＣＳ１が活性化されれば、コントローラ１１４は、ＮＶＭチップ１１１への書き込み動作、またはＮＶＭチップ１１１からの読み取り動作を制御することができる。第２チップ選択信号ＣＳ２が活性化されれば、コントローラ１１４は、ＤＲＡＭチップ１１２への書き込み動作、またはＤＲＡＭチップ１１２からの読み取り動作を制御することができる。
【００２０】
第１メモリモジュール１１０のコントローラ１１４が、第１チップ選択信号ＣＳ１に基づいて、ＮＶＭチップ１１１の書き込み動作を制御する場合、ＮＶＭチップ１１１に書き込まれるデータは、データバス１３４を介して、データバッファ１１３にも印加される。コントローラ１１４は、データバッファ１１３の書き込みデータＤＱを受信し、それを組織化し、ＮＶＭチップ１１１の書き込みデータＩ／Ｏとして提供することができる。コントローラ１１４は、書き込みデータＩ／ＯがＮＶＭチップ１１１に書き込まれる（または、プログラムされる）ように制御することができる。
【００２１】
コントローラ１１４は、フラッシュ変換階層（ＦＴＬ：flash  transition  layer）及び／またはマッピングテーブルを含んでもよい。コントローラ１１４は、フラッシュ変換階層（ＦＴＬ）及び／またはマッピングテーブルを利用し、ＮＶＭチップ１１１の書き込み動作、読み取り動作及び消去動作などに対する管理を行うことができる。該ＦＴＬは、ＣＰＵ  １０５で提供したアドレス（例えば、論理的アドレス：logical  address）をＮＶＭチップ１１１で実際アクセスされるメモリセルの物理的位置を示す物理的アドレス（physical  address）に変換する役割を行う。該ＦＴＬは、所定サイズを有するマッピング単位により、論理的アドレスに対する変換動作を介して物理的アドレスを生成し、生成された物理的アドレスをＮＶＭチップ１１１に提供することができる。マッピングテーブルは、ＣＰＵ  １０５からの論理的アドレスと、それに対応するＮＶＭチップ１１１の物理的アドレスとのマッピング情報を保存することができる。コントローラ１１４は、マッピング情報を参照し、論理的アドレスを物理的アドレスに変換することができる。ＮＶＭチップ１１１は、物理的アドレスに対応するメモリセルに、書き込みデータＩ／Ｏを書き込むことができる。
【００２２】
第１メモリモジュール１１０のコントローラ１１４が、第１チップ選択信号ＣＳ１に基づいて、ＮＶＭチップ１１１の読み取り動作を制御する場合、コントローラ１１４は、ＣＰＵ  １０５で提供した論理的アドレスを物理的アドレスに変換し、変換された物理的アドレスを、ＮＶＭチップ１１１に提供することができる。ＮＶＭチップ１１１は、物理的アドレスに対応するメモリセルから、データＩ／Ｏを読み取ることができる。コントローラ１１４は、ＮＶＭチップ１１１で読み取られたデータＩ／Ｏを受信し、それをデータアクセス単位で処理し、データバッファ１１３の読み取りデータＤＱとして提供することができる。コントローラ１１４は、データバッファ１１３の読み取りデータＤＱが、データバス１３４に伝送され、ＣＰＵ  １０５に提供されるように制御することができる。
【００２３】
第１メモリモジュール１１０のコントローラ１１４が、第２チップ選択信号ＣＳ２に基づいて、ＤＲＡＭチップ１１２の書き込み動作を制御する場合、ＤＲＡＭチップ１１２に書き込まれるデータは、データバス１３４を介して、データバッファ１１３にも印加される。コントローラ１１４は、データバッファ１１３の書き込みデータＤＱが、ＤＲＡＭチップ１１２に書き込まれるように制御することができる。
【００２４】
第１メモリモジュール１１０のコントローラ１１４が、第２チップ選択信号ＣＳ２に基づいて、ＤＲＡＭチップ１１２の読み取り動作を制御する場合、コントローラ１１４は、ＤＲＡＭチップ１１２で読み取られたデータＤＱが、データバッファ１１３を介してデータバス１３４に伝送され、ＣＰＵ  １０５に提供されるように制御することができる。
【００２５】
第２メモリモジュール１２０においても、複数のＮＶＭチップ１２１は、第１チップ選択信号ＣＳ１に応答して駆動され、複数のＤＲＡＭチップ１２２は、第２チップ選択信号ＣＳ２に応答して駆動される。第２メモリモジュール１２０がターゲットメモリモジュールである場合、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２は、ＣＰＵ  １０５から、ＣＡバス１３２を介して、コントローラ１２４にも印加される。第１チップ選択信号ＣＳ１が活性化されれば、コントローラ１２４は、ＮＶＭチップ１２１への書き込み動作、またはＮＶＭチップ１２１からの読み取り動作を制御することができる。第２チップ選択信号ＣＳ２が活性化されれば、コントローラ１２４は、ＤＲＡＭチップ１２２への書き込み動作、またはＤＲＡＭチップ１２２からの読み取り動作を制御することができる。
【００２６】
第２メモリモジュール１２０のコントローラ１２４が、第１チップ選択信号ＣＳ１に基づいて、ＮＶＭチップ１２１の書き込み動作を制御する場合、ＮＶＭチップ１２１に書き込まれるデータは、データバス１３４を介して、データバッファ１２３にも印加される。コントローラ１２４は、データバッファ１２３の書き込みデータＤＱを受信してそれを組織化し、ＮＶＭチップ１２１の書き込みデータＩ／Ｏとして提供することができる。コントローラ１２４は、書き込みデータＩ／ＯがＮＶＭチップ１２１に書き込まれるように制御することができる。
【００２７】
第２メモリモジュール１２０のコントローラ１２４が、第１チップ選択信号ＣＳ１に基づいて、ＮＶＭチップ１２１の読み取り動作を制御する場合、コントローラ１２４は、ＮＶＭチップ１２１で読み取られたデータＩ／Ｏを受信し、それをデータアクセス単位で処理し、データバッファ１２３の読み取りデータＤＱとして提供することができる。コントローラ１２４は、データバッファ１２３の読み取りデータＤＱが、データバス１３４に伝送され、ＣＰＵ  １０５に提供されるように制御することができる。
【００２８】
第２メモリモジュール１２０のコントローラ１２４が、第２チップ選択信号ＣＳ２に基づいて、ＤＲＡＭチップ１２２の書き込み動作を制御する場合、ＤＲＡＭチップ１２２に書き込まれるデータは、データバス１３４を介して、データバッファ１２３にも印加される。コントローラ１２４は、データバッファ１２３の書き込みデータＤＱが、ＤＲＡＭチップ１２２に書き込まれるように制御することができる。
【００２９】
第２メモリモジュール１２０のコントローラ１２４が、第２チップ選択信号ＣＳ２に基づいて、ＤＲＡＭチップ１２２の読み取り動作を制御する場合、コントローラ１２４は、ＤＲＡＭチップ１２２で読み取られたデータＤＱが、データバッファ１２３を介して、データバス１３４に伝送され、ＣＰＵ  １０５に提供されるように制御することができる。
【００３０】
ＣＰＵ  １０５と、第１メモリモジュール１１０及び第２メモリモジュール１２０との間で信号伝送スピードが高速化されるにことにより、信号伝達にかかる遅延時間を最小化する必要がある。そのために、ＣＰＵ  １０５と、第１メモリモジュール１１０及び第２メモリモジュール１２０との間でインターフェースされる信号のスウィング幅が小さくなっている。信号のスウィング幅が小さくなるほど、外部ノイズの影響が大きくなり、インターフェース端において、インピーダンスミスマッチング（不整合）による信号の反射も、クリティカル（critical）になる。信号の伝送過程において、インピーダンスミスマッチングが発生すれば、信号完結性（signal  integrity）の問題が生じる。ＣＰＵ  １０５と、第１メモリモジュール１１０及び第２メモリモジュール１２０との間のインターフェース端において、信号反射を最小化して信号完結性を向上させるために、オンダイターミネーション（ＯＤＴ：on-die  termination）回路と呼ばれるインピーダンスマッチング回路を導入することができる。
【００３１】
第１メモリモジュール１１０及び第２メモリモジュール１２０のデータバッファ１１３，１２３は、ＣＰＵ  １０５と第１メモリモジュール１１０との間、及びＣＰＵ１０５と第２メモリモジュール１２０との間のインターフェース端に置かれている。第１メモリモジュール１１０及び第２メモリモジュール１２０のデータバッファ１１３，１２３それぞれは、第１  ＯＤＴ回路１１，２１と第２  ＯＤＴ回路１２，２２とを含んでもよい。第１  ＯＤＴ回路１１，２１と第２  ＯＤＴ回路１２，２２は、第１メモリモジュール１１０及び第２メモリモジュール１２０のコントローラ１１４，１２４からの第１  ＯＤＴ制御信号ＯＣＳ１及び第２  ＯＤＴ制御信号ＯＣＳ２に応答し、オンダイターミネーション（ＯＤＴ）を行うことができる。
【００３２】
第１  ＯＤＴ回路１１，２１と第２  ＯＤＴ回路１２，２２は、第１メモリモジュール１１０及び第２メモリモジュール１２０の動作モード、例えば、アクセス動作モード、一般モード、内部動作モードにより、選択的に、オンになったりオフになったりする。以下、第１メモリモジュール１１０及び第２メモリモジュール１２０の動作モードについて具体的に説明する。
【００３３】
図２及び図３は、図１のメモリシステムに対するアクセス動作モードと、内部動作モードとについて説明する図面である。図２は、ＣＰＵ  １０５が、第１メモリモジュール１１０のＮＶＭチップ１１１にアクセスし、図３は、ＤＲＡＭチップ１１２にアクセスするアクセス動作モードについて説明する。図２及び図３において、第２メモリモジュール１２０は、内部動作モードで動作される。
【００３４】
図２を参照すれば、第１メモリモジュール１１０及び第２メモリモジュール１２０それぞれは、簡潔な説明のために、図１で説明された複数のメモリチップのうち１つのＮＶＭチップ１１１，１２１、１つのＤＲＡＭチップ１１２，１２２、及び１つのＤＲＡＭチップ１１２，１２２に対応する１つのデータバッファ１１３，１２３を示す。第１メモリモジュール１１０のＮＶＭチップ１１１は、ＣＰＵ  １０５のアクセス動作が遂行されるメモリチップを示し、第２メモリモジュール１２０のＮＶＭチップ１２１とＤＲＡＭチップ１２２は、ＣＰＵ  １０５の関与なしに（not  involved）、内部動作モードを遂行するメモリチップを示す。
【００３５】
第１メモリモジュール１１０がターゲットメモリモジュールである場合、ＣＰＵ  １０５は、ＣＡバス１３２及びデータバス１３４を介して、第１メモリモジュール１１０に対するアクセス動作を遂行することができる。ＣＰＵ  １０５は、第１メモリモジュール１１０へ／からの書き込み／読み取り動作のためのコマンド信号、アドレス信号及び／または制御信号を、ＣＡバス１３２を介して、第１メモリモジュール１１０のコントローラ１１４に伝送することができる。
【００３６】
ＣＰＵ  １０５は、第１メモリモジュール１１０への書き込み動作のためのコマンド信号、アドレス信号及び／または制御信号、並びにＮＶＭチップ１１１を駆動する第１チップ選択信号ＣＳ１を、ＣＡバス１３２を介して、コントローラ１１４に伝送することができる。そして、ＣＰＵ  １０５は、ＮＶＭチップ１１１に書き込まれるデータを、データバス１３４を介して、第１メモリモジュール１１０のデータバッファ１１３に伝送することができる。ＣＰＵ  １０５とＮＶＭチップ１１１との間で、データバス１３４、データバッファ１１３及びコントローラ１１４で構成されるアクセスデータ経路２１０が形成される。アクセスデータ経路２１０を介して、ＮＶＭチップ１１１への／からの書き込み／読み取りデータＤＱが伝送される。
【００３７】
第１メモリモジュール１１０のデータバッファ１１３において、ＮＶＭチップ１１１に書き込まれるデータを受信する側の第１  ＯＤＴ回路１１は、オン状態に制御され、伝送する側の第２  ＯＤＴ回路１２は、オフ状態にも制御される。すなわち、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）に応答し、第１  ＯＤＴ回路１１がターミネーション抵抗をイネーブルさせ、第２  ＯＤＴ回路１２は、ターミネーション動作を遂行しないように制御することができる。
【００３８】
第１メモリモジュール１１０のコントローラ１１４は、データバッファ１１３の書き込みデータＤＱを受信し、マッピング単位により、アドレス信号（論理的アドレス）を物理的アドレスに変換するアドレス変換動作を遂行し、ＮＶＭチップ１１１の書き込みデータＩ／Ｏとして提供することができる。ＮＶＭチップ１１１は、アクセスデータ経路２１０を介して伝送された書き込みデータＩ／Ｏを、物理的アドレスに対応するメモリセルに書き込むことができる。
【００３９】
ＣＰＵ  １０５は、第１メモリモジュール１１０からの読み取り動作のためのコマンド信号、アドレス信号及び／または制御信号、並びにＮＶＭチップ１１１を駆動する第１チップ選択信号ＣＳ１を、ＣＡバス１３２を介して、コントローラ１１４に伝送することができる。コントローラ１１４は、アドレス信号（論理的アドレス）を物理的アドレスに変換するアドレス変換動作を遂行し、変換された物理的アドレスを、ＮＶＭチップ１１１に提供することができる。ＮＶＭチップ１１１は、物理的アドレスに対応するメモリセルから、データＩ／Ｏを読み取り、コントローラ１１４に提供することができる。コントローラ１１４は、ＮＶＭチップ１１１で読み取られたデータＩ／Ｏを受信し、それをデータアクセス単位で処理し、データバッファ１１３の読み取りデータＤＱとして提供することができる。
【００４０】
第１メモリモジュール１１０のデータバッファ１１３において、ＮＶＭチップ１１１の読み取りデータＩ／Ｏがデータアクセス単位で処理された読み取りデータＤＱを受信する側の第２  ＯＤＴ回路１２は、オン状態に制御され、伝送する側の第１  ＯＤＴ回路１１は、オフ状態にも制御される。すなわち、コントローラ１１４は、第２  ＯＤＴ制御信号（ＯＣＳ２）に応答し、第２  ＯＤＴ回路１２がターミネーション抵抗をイネーブルさせ、第１  ＯＤＴ回路１１は、ターミネーション動作を遂行しないように制御することができる。コントローラ１１４は、データバッファ１１３の読み取りデータＤＱが、データバス１３４に伝送され、ＣＰＵ  １０５に提供されるように制御することができる。
【００４１】
第２メモリモジュール１２０がＣＰＵ  １０５によってアクセスされないノンターゲットメモリモジュールである場合、第２メモリモジュール１２０は、一般モード（normal  mode）または内部動作モード（internal  operation  mode）を遂行することができる。一般モードは、書き込み動作または読み取り動作を遂行しないモードであり、例えば、アイドルモード（idle  mode）、プリチャージモード（precharge  mode）、パワーダウンモード（power  down  mode）、リフレッシュモード（refresh  mode）、待機モード（standby  mode）などを含んでもよい。
【００４２】
第２メモリモジュール１２０が一般モードである場合、第１  ＯＤＴ回路２１は、選択的にオンになったりオフになったりし、第２  ＯＤＴ回路２２は、オフになる。コントローラ１２４は、第１  ＯＤＴ回路２１が、第１  ＯＤＴ制御信号（ＯＣＳ１）に応答し、ターミネーション抵抗をイネーブルさせるように制御することができる。第１  ＯＤＴ回路２１は、オンになり、一般ターミネーション抵抗をデータバス１３４に提供することができる。コントローラ１２４は、第２  ＯＤＴ回路２２がターミネーション動作を遂行しないように制御することができる。一実施形態により、コントローラ１２４は、第１  ＯＤＴ回路２１をオフにし、ターミネーション動作を遂行しないように制御することもできる。
【００４３】
第２メモリモジュール１２０が内部動作モードである場合、コントローラ１２４は、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２を生成することができる。コントローラ１２４は、第１チップ選択信号ＣＳ１によって駆動されるＮＶＭチップ１２１と、第２チップ選択信号ＣＳ２によって駆動されるＤＲＡＭチップ１２２との内部データ経路２２０を介して、内部データ通信を行うことができる。コントローラ１２４は、内部データ経路２２０の一部分を構成し、ＤＲＡＭチップ１２２からデータＤＱを読み取り、ＮＶＭチップ１２１に書き込むか、あるいはＮＶＭチップ１２１からデータＩ／Ｏを読み取り、ＤＲＡＭチップ１２２に書き込むことができる。
【００４４】
第２メモリモジュール１２０が内部動作モードである時、データバッファ１２３の第２  ＯＤＴ回路２２は、オンになり、内部ターミネーション動作を遂行することができる。コントローラ１２４は、第２  ＯＤＴ回路２２が、第２  ＯＤＴ制御信号（ＯＣＳ２）に応答し、ターミネーション抵抗をイネーブルさせるように制御することができる。第２  ＯＤＴ回路２２がオンになることにより、ＤＲＡＭチップ１２２に／からアクセスされるデータＤＱが載せられる内部データ経路２２０に、内部ターミネーション抵抗を提供することができる。説明の便宜上、第２メモリモジュール１２０の内部動作モード時、内部データ経路２２０に、内部ターミネーション抵抗を提供する第２  ＯＤＴ回路２２の動作を、内部ＤＱターミネーションと称する。
【００４５】
第２メモリモジュール１２０の内部動作モードにおいて、ＤＲＡＭチップ１２２からデータＤＱを読み取り、ＮＶＭチップ１２１に書き込むとき、第２  ＯＤＴ回路２２の内部ＤＱターミネーションが行われ、内部データ経路２２０において、データバッファ１２３による信号反射を抑制することができる。同様に、ＮＶＭチップ１２１からデータＩ／Ｏを読み取り、ＤＲＡＭチップ１２２に書き込むとき、第２  ＯＤＴ回路２２の内部ＤＱターミネーションが行われ、内部データ経路２２０において、データバッファ１２３による信号反射を抑制することができる。それにより、第２メモリモジュール１２０の内部動作モード時、内部データ経路２２０のデータバッファ１２３による信号反射が抑制され、信号完結性を高めることができる。
【００４６】
図３を参照すれば、ＣＰＵ  １０５は、ＣＡバス１３２及びデータバス１３４を介して、第１メモリモジュール１１０のＤＲＡＭチップ１１２に対するアクセス動作を遂行することができる。ＣＰＵ  １０５は、ＤＲＡＭチップ１１２への書き込み動作のためのコマンド信号、アドレス信号及び／または制御信号、並びにＤＲＡＭチップ１１２を駆動する第２チップ選択信号ＣＳ２を、ＣＡバス１３２を介して、コントローラ１１４に伝送することができる。ＣＰＵ  １０５は、ＤＲＡＭチップ１１２に書き込まれるデータを、データバス１３４を介して、第１メモリモジュール１１０のデータバッファ１１３に伝送することができる。ＣＰＵ  １０５とＤＲＡＭチップ１１２との間で、ＤＲＡＭチップ１１２への／からの書き込み／読み取りデータＤＱが伝送されるデータバス１３４及びデータバッファ１１３は、アクセスデータ経路３１０を構成することができる。
【００４７】
第１メモリモジュール１１０のデータバッファ１１３において、ＤＲＡＭチップ１１２に書き込まれるデータを受信する側の第１  ＯＤＴ回路１１は、オン状態に制御され、伝送する側の第２  ＯＤＴ回路１２は、オフ状態にも制御される。すなわち、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）に応答し、第１  ＯＤＴ回路１１がターミネーション抵抗をイネーブルさせ、第２  ＯＤＴ回路１２は、ターミネーション動作を遂行しないように制御することができる。
【００４８】
第１メモリモジュール１１０のコントローラ１１４は、データバッファ１１３の書き込みデータＤＱを、ＤＲＡＭチップ１１２に提供することができる。ＤＲＡＭチップ１１２は、アクセスデータ経路３１０を介して伝送された書き込みデータＤＱを、ＣＰＵ  １０５で提供されたアドレス信号に対応するメモリセルに書き込むことができる。
【００４９】
ＣＰＵ  １０５は、ＤＲＡＭチップ１１２からの読み取り動作のためのコマンド信号、アドレス信号及び／または制御信号、並びにＤＲＡＭチップ１１２を駆動する第２チップ選択信号ＣＳ２を、ＣＡバス１３２を介して、コントローラ１１４に伝送することができる。ＤＲＡＭチップ１１２は、ＣＰＵ  １０５で提供されたアドレス信号に対応するメモリセルのデータＤＱを読み取ることができる。コントローラ１１４は、ＤＲＡＭチップ１１２で読み取られたデータＤＱが、アクセスデータ経路３１０を介して、ＣＰＵ  １０５に提供されるように制御することができる。
【００５０】
第１メモリモジュール１１０のデータバッファ１１３において、ＤＲＡＭチップ１１２で読み取られたデータＤＱを受信する側の第２  ＯＤＴ回路１２は、オン状態に制御され、伝送する側の第１  ＯＤＴ回路１１は、オフ状態にも制御される。すなわち、コントローラ１１４は、第２  ＯＤＴ制御信号（ＯＣＳ２）に応答し、第２  ＯＤＴ回路１２がターミネーション抵抗をイネーブルさせ、第１  ＯＤＴ回路１１は、ターミネーション動作を遂行しないように制御することができる。
【００５１】
第２メモリモジュール１２０は、ＣＰＵ  １０５によってアクセスされないノンターゲットメモリモジュールであり、一般モードまたは内部動作モードを遂行することができる。第２メモリモジュール１２０が一般モードである場合、第１  ＯＤＴ回路２１は、選択的にオンになったりオフになったりし、第２  ＯＤＴ回路２２は、オフになる。コントローラ１２４は、第１  ＯＤＴ回路２１が、第１  ＯＤＴ制御信号（ＯＣＳ１）に応答し、ターミネーション抵抗をイネーブルさせるように制御するか、あるいは第１  ＯＤＴ回路２１がターミネーション動作を遂行しないように制御することができる。コントローラ１２４は、第２  ＯＤＴ回路２２がターミネーション動作を遂行しないように制御することができる。
【００５２】
第２メモリモジュール１２０が内部動作モードである場合、コントローラ１２４は、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２を生成し、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との内部データ経路３２０を介して、ＤＲＡＭチップ１２２からデータＤＱを読み取り、ＮＶＭチップ１２１に書き込むか、あるいはＮＶＭチップ１２１からデータＩ／Ｏを読み取り、ＤＲＡＭチップ１２２に書き込むことができる。
【００５３】
第２メモリモジュール１２０のコントローラ１２４は、第２  ＯＤＴ回路２２が、第２  ＯＤＴ制御信号（ＯＣＳ２）に応答し、ターミネーション抵抗をイネーブルさせ、内部データ経路３２０において、内部ＤＱターミネーションを行うように制御することができる。それにより、内部動作モードにおいて、内部データ経路３２０において、データバッファ１２３による信号反射を抑制することができる。同様に、ＮＶＭチップ１２１からデータＩ／Ｏを読み取り、ＤＲＡＭチップ１２２に書き込むとき、第２  ＯＤＴ回路２２の内部ＤＱターミネーションが行われ、内部データ経路３２０において、データバッファ１２３による信号反射を抑制することができる。それにより、第２メモリモジュール１２０の内部動作モード時、内部データ経路３２０において、データバッファ１２３による信号反射が抑制され、信号完結性を高めることができる。
【００５４】
図４及び図５は、ターゲットメモリモジュールである図１の第１メモリモジュールについて説明する図面である。図４は、第１メモリモジュール１１０の読み取り動作について説明し、図５は、第１メモリモジュール１１０の書き込み動作について説明する。
【００５５】
図４を参照すれば、第１メモリモジュール１１０は、図２及び図３のアクセスデータ経路２１０，３１０でのＮＶＭチップ１１１、ＤＲＡＭチップ１１２、データバッファ１１３及びコントローラ１１４を示す。
【００５６】
ＮＶＭチップ１１１は、メモリセルアレイ４１１と入出力回路４１２とを含んでもよい。図示されていないが、ＮＶＭチップ１１１は、制御ロジック部、電圧生成部、ロウデコーダなどをさらに含んでもよい。メモリセルアレイ４１１は、複数のフラッシュメモリセルを含み、ワードライン（ＷＬ）、ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）及びビットライン（ＢＬ）にも連結される。メモリセルアレイ４１１は、ワードライン（ＷＬ）、ストリング選択ライン（ＳＳＬ）及び接地選択ライン（ＧＳＬ）を介して、ロウデコーダに連結され、ビットライン（ＢＬ）を介して、ページバッファにも連結される。
【００５７】
入出力回路４１２は、コントローラ１１４から、入出力ライン（Ｉ／Ｏライン）４０１を介して提供される命令語、アドレス、制御信号及びデータを一時保存することができる。入出力回路４１２は、ビットライン（ＢＬ）を介して、メモリセルアレイ４１１にも連結される。入出力回路４１２は、入出力ピン（Ｉ／Ｏピン）４１３に連結される。ここで、「ピン」という用語は、集積回路に対する電気的相互接続を幅広く示すものであり、例えば、パッド、または集積回路上の他の電気的接触点を含む。
【００５８】
入出力回路４１２は、メモリセルアレイ４１１の読み取りデータＩ／Ｏを一時保存し、読み取りデータＩ／Ｏを、Ｉ／Ｏピン４１３及びＩ／Ｏライン４０１を介して、コントローラ１１４に出力することができる。入出力回路４１２は、コントローラ１１４から、Ｉ／Ｏライン４０１及びＩ／Ｏピン４１３を介して、書き込みデータＩ／Ｏを伝達され、書き込みデータＩ／Ｏを、メモリセルアレイ４１１に書き込む（または、プログラムする。入出力回路４１２は、カラム選択ゲート、ページバッファ、データバッファのような構成要素を含んでもよい。
【００５９】
ＤＲＡＭチップ１１２は、メモリコア４２１、データ出力バッファ４２２及びデータ入力バッファ４２３を含んでもよい。図示されていないが、ＤＲＡＭチップ１１２は、コマンド／アドレスバッファ、コマンドデコーダ、リフレッシュ制御部、ロウデコーダ、カラムデコーダ、入出力ゲーティング回路、書き込みドライバなどをさらに含んでもよい。メモリコア４２１は、複数のＤＲＡＭセルを含むバンクと、バンクに連結されるセンスアンプと、を含んでもよい。一実施形態により、メモリコア４２１は、ＤＲＡＭセルの代わりに、ＭＲＡＭ（magnetic  ＲＡＭ）セルがバンクを構成することもできる。
【００６０】
メモリコア４２１は、データ入力バッファ４２３から提供された書き込みデータＤＱを書き込み、読み取りデータを生成し、データ出力バッファ４２２に提供することができる。データ出力バッファ４２２とデータ入力バッファ４２３は、データ入出力ピン（ＤＱピン）４２４に連結される。データ出力バッファ４２２は、メモリコア４２１で提供される読み取りデータＤＱを、ＤＱピン４２４とデータ入出力ライン（ＤＱライン）４０２を介して、データバッファ１１３に伝送することができる。データ入力バッファ４２３は、データバッファ１１３で提供される書き込みデータＤＱを、ＤＱライン４０２及びＤＱピン４２４を介して受信することができる。
【００６１】
データバッファ１１３は、出力バッファ４３１及び入力バッファ４３２を含んでもよい。出力バッファ４３１の伝送側と、入力バッファ４３２の受信側は、第１端子４３３に連結され、出力バッファ４３１の受信側と、入力バッファ４３２の伝送側は、第２端子４３４にも連結される。第１端子４３３には、データバス１３４と第１  ＯＤＴ回路１１とが連結され、第２端子４３４には、ＤＱライン４０２と第２  ＯＤＴ回路１２とが連結される。出力バッファ４３１は、第２端子４３４に提供されるデータをバッファリングし、第１端子４３３を介してデータバス１３４に伝送し、入力バッファ４３２は、ＣＰＵ  １０５から、データバス１３４と第１端子４３３とを介して提供されるデータをバッファリングし、第２端子４３４を介して、ＤＱライン４０２に伝送することができる。
【００６２】
第１  ＯＤＴ回路１１は、第１スイッチＳＷ１と、第１スイッチＳＷ１のスイッチング動作によって、第１端子４３３に選択的に連結される第１抵抗Ｒ１と、を含んでもよい。第１スイッチＳＷ１は、コントローラ１１４で提供される第１  ＯＤＴ制御信号（ＯＣＳ１）に応答してオンになるトランジスタとしても具現される。第１  ＯＤＴ回路１１において、第１抵抗Ｒ１と第１スイッチＳＷ１は、それぞれ一つずつ図示されているが、一実施形態により、並列連結された複数の抵抗と、複数抵抗の連結を制御するための複数のスイッチとによっても具現される。
【００６３】
第２  ＯＤＴ回路１２は、第２スイッチＳＷ２と、第２スイッチＳＷ２のスイッチング動作によって、第２端子４３４に選択的に連結される第２抵抗Ｒ２と、を含んでもよい。第２スイッチＳＷ２は、コントローラ１１４で提供される第２  ＯＤＴ制御信号（ＯＣＳ２）に応答してオンになるトランジスタとしても具現される。第２  ＯＤＴ回路１２において、第２抵抗Ｒ２と第２スイッチＳＷ２は、それぞれ一つずつ図示されているが、一実施形態により、並列連結された複数の抵抗と、複数抵抗の連結を制御するための複数のスイッチとによっても具現される。
【００６４】
ＣＰＵ  １０５が、ＮＶＭチップ１１１の読み取り動作を命令する場合、コントローラ１１４は、ＮＶＭチップ１１１で読み取られるデータＩ／Ｏを、アクセスデータ経路２１０を介して、ＣＰＵ  １０５に伝送する。このとき、コントローラ１１４が、第２  ＯＤＴ制御信号（ＯＣＳ２）を活性化させれば、第２  ＯＤＴ回路１２の第２スイッチＳＷ２がオンになり、第２抵抗Ｒ２が、第２端子４３４に電気的に連結される。そして、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）を非活性化させ、第１  ＯＤＴ回路１１の第１スイッチＳＷ１をオフにする。第１抵抗Ｒ１は、オフになった第１スイッチＳＷ１により、第１端子４３３と電気的に遮断される。
【００６５】
ＣＰＵ  １０５が、ＤＲＡＭチップ１１２の読み取り動作を命令する場合、コントローラ１１４は、ＤＲＡＭチップ１１２で読み取られるデータＤＱを、アクセスデータ経路３１０を介して、ＣＰＵ  １０５に伝送する。このとき、コントローラ１１４は、第２  ＯＤＴ制御信号（ＯＣＳ２）を活性化させ、第２  ＯＤＴ回路１２の第２スイッチＳＷ２がオンになり、第２抵抗Ｒ２が、第２端子４３４に電気的に連結される。そして、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）を非活性化させ、第１  ＯＤＴ回路１１の第１スイッチＳＷ１をオフにし、第１抵抗Ｒ１は、オフになった第１スイッチＳＷ１により、第１端子４３３と電気的に遮断される。
【００６６】
図５を参照すれば、ＣＰＵ  １０５が、ＮＶＭチップ１１１への書き込み動作を命令する場合、コントローラ１１４は、ＣＰＵ  １０５から、データバス１３４及びデータバッファ１１３に受信される書き込みデータＩ／Ｏを、アクセスデータ経路２１０を介して、ＮＶＭチップ１１１のＩ／Ｏピン４１３に伝送する。このとき、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）を活性化させ、第１  ＯＤＴ回路１１の第１スイッチＳＷ１がオンになり、第１抵抗Ｒ１が、第１端子４３３に電気的に連結される。そして、コントローラ１１４は、第２  ＯＤＴ制御信号（ＯＣＳ２）を非活性化させ、第２  ＯＤＴ回路１２の第２スイッチＳＷ２をオフにし、第２抵抗Ｒ２は、オフになった第２スイッチＳＷ２によって、第２端子４３４と電気的に遮断される。
【００６７】
ＣＰＵ  １０５がＤＲＡＭチップ１１２への書き込み動作を命令する場合、コントローラ１１４は、ＣＰＵ  １０５から、データバス１３４及びデータバッファ１１３に受信される書き込みデータＤＱを、アクセスデータ経路３１０を介して、ＤＲＡＭチップ１１２のＤＱピン４２４に伝送する。このとき、コントローラ１１４は、第１  ＯＤＴ制御信号（ＯＣＳ１）を活性化させ、第１  ＯＤＴ回路１１の第１スイッチＳＷ１がオンになり、第１抵抗Ｒ１が、第１端子４３３に電気的に連結される。そして、コントローラ１１４は、第２  ＯＤＴ制御信号（ＯＣＳ２）を非活性化させ、第２  ＯＤＴ回路１２の第２スイッチＳＷ２をオフにし、第２抵抗Ｒ２は、オフになった第２スイッチＳＷ２によって、第２端子４３４と電気的に遮断される。
【００６８】
図６はノンターゲットメモリモジュールである図１の第２メモリモジュールについて説明する図面である。図６を参照すれば、第２メモリモジュール１２０は、図２及び図３の内部データ経路２２０，３２０でのＮＶＭチップ１２１、ＤＲＡＭチップ１２２、データバッファ１２３及びコントローラ１２４を示す。
【００６９】
ＮＶＭチップ１２１は、第１メモリモジュール１１０（図４）のＮＶＭチップ１１１と同一にも構成される。ＮＶＭチップ１２１は、メモリセルアレイ５１１と入出力回路５１２とを含んでもよい。ＤＲＡＭチップ１２２は、第１メモリモジュール１１０（図４）のＤＲＡＭチップ１１２と同一にも構成される。ＤＲＡＭチップ１２２は、メモリコア５２１、データ出力バッファ５２２及びデータ入力バッファ５２３を含んでもよい。データバッファ１２３は、第１メモリモジュール１１０（図４）のデータバッファ１１３と同一にも構成される。データバッファ１２３は、出力バッファ５３１、入力バッファ５３２、第１  ＯＤＴ回路２１及び第２  ＯＤＴ回路２２を含んでもよい。
【００７０】
ＣＰＵ  １０５は、メモリバス１３０（図１）を使用しないノンターゲットメモリモジュールである第２メモリモジュール１２０に、内部動作モードを命令することができる。一実施形態により、第２メモリモジュール１２０の内部動作モードを指示する命令は、第２メモリモジュール１２０がＣＰＵ  １０５に内部動作モードを要請し、ＣＰＵ  １０５の要請受諾によって発行されても良い。他の実施形態では、ＣＰＵ  １０５が、第２メモリモジュール１２０がノンターゲットメモリモジュールであることを認識し、第２メモリモジュール１２０に内部動作モードを指示する命令を直接発行しても良い。
【００７１】
コントローラ１２４は、ＣＰＵ  １０５の内部動作モード命令により、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との内部データ経路（２２０または３２０）を介して、ＤＲＡＭチップ１２２からデータＤＱを読み取り、ＮＶＭチップ１２１に書き込むか、あるいはＮＶＭチップ１２１からデータＩ／Ｏを読み取り、ＤＲＡＭチップ１２２に書き込むことができる。このとき、コントローラ１２４は、第２  ＯＤＴ制御信号（ＯＣＳ２）を活性化させ、第２  ＯＤＴ回路２２の第２スイッチＳＷ２がオンになり、第２抵抗Ｒ２が、第２端子５３４に電気的に連結される。すなわち、コントローラ１２４は、第２端子５３４に第２抵抗Ｒ２を連結させる内部ＤＱターミネーションを行い、内部データ経路２２０または３２０において、データバッファ１２３による信号反射を抑制することができる。それにより、内部データ経路２２０または３２０での信号完結性を高めることができる。
【００７２】
第２メモリモジュール１２０の内部動作モードにおいて、第１  ＯＤＴ回路２１は、第１端子５３３に対して、第１抵抗Ｒ１を電気的に連結したり遮断したりすることができる。一例として、ＣＰＵ  １０５は、データバス１３４において、第２メモリモジュール１２０による信号反射を抑制するように、コントローラ１２４を制御することができる。このとき、コントローラ１２４は、第１  ＯＤＴ制御信号（ＯＣＳ１）を活性化させ、第１  ＯＤＴ回路２１の第１スイッチＳＷ１がオンになり、第１抵抗Ｒ１が、第１端子５３３に電気的に連結される。他例として、コントローラ１２４が、第１  ＯＤＴ制御信号（ＯＣＳ１）を非活性化させる場合、第１  ＯＤＴ回路１１の第１スイッチＳＷ１は、オフになり、第１抵抗Ｒ１は、オフになった第１スイッチＳＷ１により、第１端子４３３と電気的に遮断される。
【００７３】
図４ないし図６においては、第１  ＯＤＴ回路１１，２１及び第２  ＯＤＴ回路１２，２２が、接地電圧（ＶＳＳ）と、第１端子４３３，５３３及び第２端子４３４，５３４との間に連結されたターミネーション抵抗を提供するプルダウンターミネーション動作を遂行するように説明されている。一実施形態により、第１  ＯＤＴ回路１１，２１及び第２  ＯＤＴ回路１２，２２は、電源電圧と、第１端子４３３，５３３及び第２端子４３４，５３４との間に連結されたターミネーション抵抗を提供するプルアップターミネーション動作を遂行することができる。
【００７４】
図７は、動作モードによる図１のＯＤＴ回路のオン／オフ動作を示す図面である。
【００７５】
図１ないし図７を参照すれば、ターゲットメモリモジュールである第１メモリモジュール１１０の読み取りモードにおいて、第１  ＯＤＴ回路１１は、オフになり、第１端子４３３にターミネーション抵抗を提供せず、第２  ＯＤＴ回路１２は、オンになり、第２端子５３４にターミネーション抵抗を提供することができる。このとき、ノンターゲットメモリモジュールである第２メモリモジュール１２０が、内部動作モードで動作する場合、第１  ＯＤＴ回路２１は、選択的にオン／オフになり、第２  ＯＤＴ回路２２は、オンになり、内部ＤＱターミネーションを行うことができる。ノンターゲットメモリモジュールである第２メモリモジュール１２０が、一般モードで動作する場合、第１  ＯＤＴ回路２１は、選択的にオン／オフになり、第２  ＯＤＴ回路２２は、オフになる。
【００７６】
ターゲットメモリモジュールである第１メモリモジュール１１０の書き込みモードにおいて、第１  ＯＤＴ回路１１は、オンになり、第１端子５３３に、ターミネーション抵抗を提供し、第２  ＯＤＴ回路１２は、オフになり、第２端子５３４に、ターミネーション抵抗を提供しない。このとき、ノンターゲットメモリモジュールである第２メモリモジュール１２０が、内部動作モードで動作する場合、第１  ＯＤＴ回路２１は、選択的にオン／オフになり、第２  ＯＤＴ回路２２は、オンになり、内部ＤＱターミネーションを行うことができる。ノンターゲットメモリモジュールである第２メモリモジュール１２０が、一般モードで動作する場合、第１  ＯＤＴ回路２１は、選択的にオン／オフになり、第２  ＯＤＴ回路２２は、オフになる。
【００７７】
図８及び図９は、本発明の実施形態による図１のメモリシステムの動作について説明する図面である。図８は、メモリシステム内ターゲットメモリモジュールのホストインターフェース、及びノンターゲットメモリモジュールの内部インターフェースでの動作について説明するタイミングダイヤグラムを示し、図９は、図８のタイミングダイヤグラムによるターゲットメモリモジュールと、ノンターゲットメモリモジュールとの動作について説明する。
【００７８】
図１、図２及び図６と連繋して図８を参照すれば、ＣＰＵ  １０５は、ターゲットメモリモジュールである第１メモリモジュール１１０のＮＶＭチップ１１１へのアクセスを命令することができる。例示的に、ＣＰＵ  １０５は、ＮＶＭチップ１１１の読み取り動作を命令することができる。そして、ＣＰＵ  １０５は、ノンターゲットメモリモジュールである第２メモリモジュール１２０の内部動作モードを命令することができる。ここで、第１メモリモジュール１１０は、メモリバス１３０のホストインターフェースをほとんど占め（occupy）、第２メモリモジュール１２０は、内部データ経路２２０を含んだ内部インターフェースで動作する。
【００７９】
Ｔ１時点及びＴ２時点それぞれにおいて、ＣＰＵ  １０５は、ホストインターフェースのコマンド／アドレス／制御バス１３４を介して、第１メモリモジュール１１０に、第１読み取り命令ＲＤ１と第２読み取り命令ＲＤ２を発行することができる。第１読み取り命令ＲＤ１及び第２読み取り命令ＲＤ２は、ＮＶＭチップ１１１に対する読み取り命令であっても良い。
【００８０】
ＣＰＵ  １０５は、第１読み取り命令ＲＤ１に対応し、ＮＶＭチップ１１１で読み取られた第１読み取りデータＤＡＴＡ１を、データバス１３４を介して、Ｔ３時点で受信し、第２読み取り命令ＲＤ２に対応し、ＮＶＭチップ１１１で読み取られた第２読み取りデータＤＡＴＡ１を、Ｔ５時点で受信することができる。
【００８１】
Ｔ３時点において、ＣＰＵ  １０５は、コマンド／アドレス／制御バス１３４を介して、内部動作モード開始命令ＩＯＰ＿Enterを発行することができる。内部動作モード開始命令ＩＯＰ＿Enterは、ＣＰＵ  １０５の関与なしに、第２メモリモジュール１２０内部的に、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との内部データ通信開始を指示することができる。内部動作モード開始命令ＩＯＰ＿Enterは、第２メモリモジュール１２０が、ＣＰＵ  １０５に、内部動作モードを要請し、ＣＰＵ  １０５の要請受諾によって発行され、第２メモリモジュール１２０にも提供される。または、内部動作モード開始命令ＩＯＰ＿Enterは、ＣＰＵ  １０５が、第２メモリモジュール１２０がノンターゲットメモリモジュールであることを認識してから、第２メモリモジュール１２０にも提供される。
【００８２】
Ｔ４時点において、第２メモリモジュール１２０は、内部動作モード開始命令ＩＯＰ＿Enterにより、内部動作モード（ＩＯＰ）で動作することができる。内部動作モード（ＩＯＰ）は、例えば、ＤＲＡＭチップ１２２からデータを読み取り、ＮＶＭチップ１２１に書き込む（または、プログラムする）ようにも設定される。内部動作モード（ＩＯＰ）時、コントローラ１２４は、データバッファ１２３の第２  ＯＤＴ回路２２をオンにし、内部ＤＱターミネーションを行うことができる（ＩＴＥＲＭ＿ＯＮ）。それと共に、コントローラ１２４は、ＤＲＡＭチップ１２２にアクティブコマンドｉＡＣＴを発行することができる。
【００８３】
ＤＲＡＭチップ１２２は、アクティブコマンドｉＡＣＴを受信した後、コントローラ１２４に提供する第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５それぞれを、Ｔ６時点、Ｔ７時点、Ｔ８時点で受信することができる。ＤＲＡＭチップ１２２は、第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５にそれぞれ対応する第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５を、Ｔ９時点、Ｔ１０時点、Ｔ１１時点で、ＤＱライン５０２に出力することができる。ＤＱライン５０２に伝送された第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５は、コントローラ１２４によって、ＮＶＭチップ１２１に書き込まれる（または、プログラムされる）。ＤＲＡＭチップ１２２の第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５による第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５が、ＤＲＡＭチップ１２２とＮＶＭチップ１２１との内部データ通信にも利用される。
【００８４】
Ｔ１２時点において、ＣＰＵ  １０５は、コマンド／アドレス／制御バス１３４を介して、内部動作モード終了命令ＩＯＰ＿Exitを発行することができる。内部動作モード終了命令ＩＯＰ＿Exitは、第２メモリモジュール１２０が遂行中である内部動作モード（ＩＯＰ）を終了することを指示することができる。
【００８５】
Ｔ１３時点において、第２メモリモジュール１２０のコントローラ１２４は、内部動作モード終了命令ＩＯＰ＿Exitにより、データバッファ１２３の第２  ＯＤＴ回路２２をオフにし、内部ＤＱターミネーションを遂行しない（ＩＴＥＲＭ＿ＯＦＦ）。
【００８６】
第２メモリモジュール１２０の内部動作モード（ＩＯＰ）は、Ｔ４時点からＴ１３時点まで遂行されることができる。すなわち、内部動作モード（ＩＯＰ）は、Ｔ３時点の内部動作モード開始命令ＩＯＰ＿Enterと、Ｔ１２時点の内部動作モード終了命令ＩＯＰ＿Exitと、によって遂行される。そして、内部動作モード（ＩＯＰ）の間、データバッファ１２３の第２  ＯＤＴ回路２２は、内部ＤＱターミネーションＩＴＥＲＭを行い、内部データ経路２２０のＤＱライン５０２に、ターミネーション抵抗を連結させる。内部ＤＱターミネーションＩＴＥＲＭは、ＤＲＡＭチップ１２２の第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５がＮＶＭチップ１２１に伝送される内部データ経路２２０において、データバッファ１２３による信号反射が抑制されるようにし、信号完結性を高めることができる。
【００８７】
図９を参照すれば、ＣＰＵ  １０５は、第１メモリモジュール１１０に読み取り命令ＲＤ１，ＲＤ２を発行し、第１メモリモジュール１１０は、読み取り命令ＲＤ１，ＲＤ２に応答し、第１メモリモジュール１１０のＮＶＭチップ１１１またはＤＲＡＭチップ１１２に対して、読み取り動作ＲＥＡＤを遂行することができる。例示的に、第１メモリモジュール１１０のＮＶＭチップ１１１から読み取られたデータＤＡＴＡ１，ＤＡＴＡ２は、ＣＰＵ  １０５にも伝送される。一実施形態により、ＣＰＵ  １０５は、第１メモリモジュール１１０に書き込み命令ＷＲを発行し、第１メモリモジュール１１０は、書き込み命令ＷＲに応答し、第１メモリモジュール１１０のＮＶＭチップ１１１またはＤＲＡＭチップ１１２に対して、書き込み動作ＷＲＩＴＥを遂行することができる。
【００８８】
ＣＰＵ  １０５は、第２メモリモジュール１２０に、内部動作モード開始命令ＩＯＰ＿Enterを発行することができる。第２メモリモジュール１２０は、内部動作モード開始命令ＩＯＰ＿Enterにより、データバッファ１２３の第２  ＯＤＴ回路２２が内部ＤＱターミネーションＩＴＥＲＭを行い、内部データ経路２２０にターミネーション抵抗を連結させることができる。そして、第２メモリモジュール１２０は、内部ＤＱターミネーションＩＴＥＲＭが行われた内部データ経路２２０を介して、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との間で、内部データ通信する内部動作モード（ＩＯＰ）を遂行することができる。例示的に、ＤＲＡＭチップ１２２の第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５による第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５（図８）が、ＮＶＭチップ１２１に書き込まれる（または、プログラムされる）。
【００８９】
その後、ＣＰＵ  １０５は、第２メモリモジュール１２０に内部動作モード終了命令ＩＯＰ＿Exitを発行し、第２メモリモジュール１２０は、内部動作モード終了命令ＩＯＰ＿Exitにより、データバッファ１２３の第２  ＯＤＴ回路２２の内部ＤＱターミネーションＩＴＥＲＭを終了し、内部データ経路２２０のターミネーション抵抗を遮断し、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との間に遂行された内部動作モード（ＩＯＰ）を終了することができる。
【００９０】
図１０及び図１１は、本発明の実施形態による図１のメモリシステムの動作について説明する図面である。
【００９１】
図１０及び図１１を参照すれば、メモリシステムの動作方法は、図８及び図９の動作方法と比較し、ノンターゲットメモリモジュールである第２メモリモジュール１２０の内部動作モード（ＩＯＰ）時、データバッファ１２３の第２  ＯＤＴ回路２２の第１内部ＤＱターミネーションＩＴＥＲＭ＿ａ、第２内部ＤＱターミネーションＩＴＥＲＭ＿ｂ及び第３内部ＤＱターミネーションＩＴＥＲＭ＿ｃで差があり、残りの動作は、同一である。以下、図８及び図９との差異を中心に説明する。
【００９２】
ターゲットメモリモジュールである第１メモリモジュール１１０は、ホストインターフェースを介して、ＣＰＵ  １０５の読み取り命令または書き込み命令に対応し、読み取り動作または書き込み動作を遂行する。
【００９３】
Ｔ３時点において、ＣＰＵ  １０５は、コマンド／アドレス／制御バス１３４を介して、内部動作モード命令ＩＯＰＭを発行することができる。内部動作モード命令ＩＯＰＭは、ＣＰＵ  １０５の関与なしに、第２メモリモジュール１２０内部的に、ＮＶＭチップ１２１とＤＲＡＭチップ１２２との内部データ通信を指示することができる。内部動作モード命令ＩＯＰＭは、第２メモリモジュール１２０が、ＣＰＵ  １０５に、内部動作モードを要請し、ＣＰＵ  １０５の要請受諾によっても発行される。または、内部動作モード命令ＩＯＰＭは、ＣＰＵ  １０５が、第２メモリモジュール１２０がノンターゲットメモリモジュールであることを認識してから、第２メモリモジュール１２０にも提供される。
【００９４】
Ｔ３時点の内部動作モード命令ＩＯＰＭにより、ＤＲＡＭチップ１２２は、コントローラ１２４で提供されるＴ４時点のアクティブコマンドｉＡＣＴを受信した後、第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５それぞれを、Ｔ６時点、Ｔ７時点、Ｔ８時点で受信し、第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５にそれぞれ対応する第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５を、Ｔ９時点、Ｔ１０時点、Ｔ１１時点でＤＱライン５０２に出力することができる。
【００９５】
内部動作モード（ＩＯＰ）時、コントローラ１２４は、Ｔ６時点、Ｔ７時点、Ｔ８時点において、ＤＲＡＭチップ１２２に発行する第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５それぞれに対応する第１内部ＤＱターミネーションＩＴＥＲＭ＿ａ、第２内部ＤＱターミネーションＩＴＥＲＭ＿ｂ及び第３内部ＤＱターミネーションＩＴＥＲＭ＿ｃが遂行されるように制御することができる。すなわち、コントローラ１２４は、Ｔ６時点において、第３読み取り命令ｉＲＤ３に対応し、第１内部ＤＱターミネーションＩＴＥＲＭ＿ａが行われ、Ｔ７時点において、第４読み取り命令ｉＲＤ４に対応し、第２内部ＤＱターミネーションＩＴＥＲＭ＿ｂが行われ、Ｔ８時点において、第５読み取り命令ｉＲＤ５に対応し、第３内部ＤＱターミネーションＩＴＥＲＭ＿ｃが行われるように制御することができる。
【００９６】
第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５により、内部データ経路２２０のＤＱライン５０２に伝送された第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴ５それぞれが、コントローラ１２４によって、ＮＶＭチップ１２１に書き込まれる（または、プログラムされる）内部データ通信が行われる。このとき、コントローラ１２４は、第１内部ＤＱターミネーションＩＴＥＲＭ＿ａ、第２内部ＤＱターミネーションＩＴＥＲＭ＿ｂ及び第３内部ＤＱターミネーションＩＴＥＲＭ＿ｃと連繋し、データバッファ１２３の第２  ＯＤＴ回路２２をオンにし、第２  ＯＤＴ制御信号ＯＣＳ２を生成することができる。それにより、第３読み取り命令ｉＲＤ３、第４読み取り命令ｉＲＤ４及び第５読み取り命令ｉＲＤ５それぞれに対応する第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５が伝送される内部データ経路２２０のＤＱライン５０２にターミネーション抵抗を連結させる。第１内部ＤＱターミネーションＩＴＥＲＭ＿ａ、第２内部ＤＱターミネーションＩＴＥＲＭ＿ｂ及び第３内部ＤＱターミネーションＩＴＥＲＭ＿ｃは、ＤＲＡＭチップ１２２の第３読み取りデータｉＤＡＴＡ３、第４読み取りデータｉＤＡＴＡ４及び第５読み取りデータｉＤＡＴＡ５がＮＶＭチップ１２１に伝送される内部データ経路２２０において、データバッファ１２３による信号反射が抑制されるようにし、信号完結性を高めることができる。
【００９７】
図１２は、本発明の実施形態によるメモリモジュールについて説明する図面である。図１２を参照すれば、メモリモジュール１２００は、ＮＶＤＩＭＭによっても構成される。印刷回路基板１２１０には、ＤＩＭＭソケットに挿入されるソケット端子１２２０が配置される。印刷回路基板１２１０には、４個のＮＶＭチップ１２１１、９個のＤＲＡＭチップ１２１２、ＤＲＡＭチップ１２１２に対応する９個のデータバッファ１２１３、及びコントローラ１２１４が配置される。一実施形態により、印刷回路基板１２１０の裏面には、ＮＶＭチップ１２１１、ＤＲＡＭチップ１２１２、及び９個のデータバッファ１２１３が配置される。印刷回路基板１２１０両面のＮＶＭチップ１２１１とＤＲＡＭチップ１２１２は、印刷回路基板１２１０のビアホールを介しても互いに連結される。
【００９８】
本実施形態のＮＶＤＩＭＭ１２００においては、４個のＮＶＭチップ１２１１、９個のＤＲＡＭチップ１２１２が配置されているが、変形例として、多様な数のＮＶＭチップ１２１１とＤＲＡＭチップ１２１２とが配置される。
【００９９】
ＮＶＤＩＭＭ１２００は、ノンターゲットメモリモジュールであるとき、ＮＶＭチップ１２１１とＤＲＡＭチップ１２１２との間、内部データ経路を介して、内部データ通信を行う内部動作モードが遂行される。ＮＶＤＩＭＭ１２００は、内部動作モード時、内部データ経路に連結されたデータバッファ１２１３のＯＤＴ回路がオンになり、内部ＤＱターミネーションが遂行される。ＮＶＤＩＭＭ１２００は、内部ＤＱターミネーションによって、内部データ経路において、データバッファ１２１３による信号反射が抑制され、信号完結性を高めることができる。
【０１００】
図１３は、図１２のメモリモジュールにおいて、データバッファの内部ＤＱターミネーションによるデータアイパターンを示す図面である。
【０１０１】
図１２及び図１３を参照すれば、メモリモジュール１２００の内部動作モード時、内部ＤＱターミネーションが行われたときと、行われていないときとのデータアイパターンを示す。該データアイパターンは、ノイズによるジッタ（jitter）を示す多数のデータ遷移の重畳として見える。ＮＶＭチップ１２１１とＤＲＡＭチップ１２１２との内部データ通信が行われる内部データ経路において、データバッファ１２１３の第２  ＯＤＴ回路ＯＤＴ２がオンになり、内部ＤＱターミネーションが行われる。内部ＤＱターミネーションが行われたとき、有効データとして示されるのは、アイオープニング領域が遂行されていないときのそれと比較し、ジッタなしに顕著に対称的であり、最大アイであるということが分かる。それは、内部ＤＱターミネーションにより、内部データ経路において、データバッファ１２１３による信号反射が抑制され、信号完結性が高くなったということを意味する。
【０１０２】
図１４は、クラウドシステムに適用された本発明の応用例を図示したブロックダイヤグラムである。図１４を参照すれば、クラウドシステム（または、クラウドコンピューティングシステム）１４００は、クラウドサーバ１４１０、ユーザＤＢ  １４２０、クラウドネットワーク１４３０、コンピューティング資源１４４０、ユーザ端末機１４５０及びインターネット１４６０を含んでなる。
【０１０３】
ユーザ端末機１４５０は、コンピュータ、ＵＭＰＣ（ultra  mobile  ＰＣ（personal  computer））、ワークステーション、ネットブック（net-book）、ＰＤＡ（personal  digital  assistant）、ポータブル（portable）コンピュータ、ウェブテブレット（web  tablet）、テブレットコンピュータ（tablet  computer）、無線電話機（wireless  phone）、モバイルフォン（mobile  phone）、スマートフォン（smart  phone）、電子書籍（ｅ−book）、ＰＭＰ（portable  multimedia  player）、携帯用ゲーム機、ナビゲーション（navigation）装置、ブラックボックス（black  box）、デジタルカメラ（digital  camera）、ＤＭＢ（digital  multimedia  broadcasting）再生機、三次元テレビ（３−dimensional  television）、デジタル音声録音機（digital  audio  recorder）、デジタル音声再生機（digital  audio  player）、デジタル映像録画機（digital  picture  recorder）、デジタル映像再生機（digital  picture  player）、デジタル動画録画機（digital  video  recorder）、デジタル動画再生機（digital  video  player）、データセンターを構成するストレージ、情報を無線環境で送受信することができる装置、ホームネットワークを構成する多様な電子装置のうち一つ、コンピュータネットワークを構成する多様な電子装置のうち一つ、テレマティックスネットワークを構成する多様な電子装置のうち一つ、ＲＦＩＤ（radio  frequency  identification）装置、またはコンピューティングシステムを構成する多様な構成要素のうち一つのような電子装置の多様な構成要素のうち一つとしても提供される。
【０１０４】
クラウドシステム１４００は、ユーザ端末機１４５０の要請により、インターネット１４６０のような情報通信網を介して、コンピューティング資源１４４０のオンデマンド・アウトソーシングサービスを提供することができる。クラウドコンピュータ環境において、サービスプロバイダは、互いに異なる物理的な位置に存在するデータセンターのコンピューティング資源１４４０を仮想化技術で統合し、ユーザが必要とするサービスを提供することができる。
【０１０５】
サービスユーザは、アプリケーション（application）、ストレージ（storage）、運用体制（ＯＳ）、保安（security）などのコンピューティング資源１４４０を、ユーザ所有の端末にインストールして使用するのではなく、仮想化技術を介して生成された仮想空間上のサービスを、所望時点で所望のほど選んで使用することができる。特定サービスユーザのユーザ端末機１４５０は、インターネット１４６０、及び／または移動通信網を含む情報通信網を介して、クラウドサーバ１４１０に接続することができる。ユーザ端末機１４５０は、クラウドサーバ１４１０から、クラウドコンピューティングサービス、例示的には、動画再生サービスを提供される。
【０１０６】
クラウドサーバ１４１０は、クラウドネットワーク１４３０に分散している多数のコンピューティング資源１４４０を統合し、ユーザ端末機１４５０に提供することができる。多数のコンピューティング資源１４４０は、さまざまなデータサービスを含み、ユーザ端末機１４５０からアップロードされたデータを含んでもよい。クラウドサーバ１４１０は、さまざまなところに分散しているデータ（例えば、動画データ）を仮想の技術で統合し、ユーザ端末機１４５０が要求するサービスを提供する。
【０１０７】
ユーザＤＢ  １４２０には、クラウドコンピューティングサービスに加入しているユーザ情報が保存される。ここで、該ユーザ情報は、ログイン情報、及び住所、氏名などの個人信用情報を含んでもよい。例示的には、該ユーザ情報は、動画のインデックス（index）を含んでもよい。ここで、該インデックスは、再生を完了した動画リスト、再生中である動画リスト、再生中動画の停止時点などを含んでもよい。ユーザＤＢ  １４２０に保存された動画に係わる情報は、ユーザデバイス間でも共有される。例えば、ユーザ端末機１４５０であるノート型パソコンから再生要請され、ノート型パソコンに所定動画サービスを提供した場合、ユーザＤＢ  １４２０に、所定動画サービスの再生ヒストリーが保存される。同一ユーザのスマートフォンから、同一動画サービスの再生要請が受信されれば、クラウドサーバ１４１０は、ユーザＤＢ  １４２０を参照し、所定動画サービスを探して再生することができる。
【０１０８】
クラウドサーバ１４１０は、ユーザＤＢ  １４２０に保存された所定動画サービスの再生ヒストリーを参照することができる。クラウドサーバ１４１０は、ユーザ端末機１４５０から、ユーザＤＢ  １４２０に保存された動画に対する再生要請を受信することができる。該動画がそれ以前に再生中であったならば、クラウドサーバ１４１０は、ユーザ端末機１４５０からの選択により、最初から再生するか、あるいは以前停止時点から再生するかということにより、データストリーミング方法が異なる。例えば、ユーザ端末機１４５０が、最初から再生するように要請した場合には、クラウドサーバ１４１０は、ユーザ端末機１４３０に、当該動画を最初のフレームからストリーミング伝送することができる。一方、端末機が、以前停止時点から続けて再生するように要請した場合には、クラウドサーバ１４１０は、ユーザ端末機１４５０に、当該動画を、停止時点のフレームからストリーミング伝送することができる。
【０１０９】
前述のクラウドサーバ１４１０、ユーザＤＢ  １４２０、コンピューティング資源１４４０及びユーザ端末機１４５０には、本発明のメモリモジュール及びメモリシステムが含まれてもよい。該メモリモジュールは、図１ないし図１２に図示された実施形態を利用しても具現される。該メモリモジュールは、複数個のＮＶＭチップ、複数個のＤＲＡＭチップ、ＮＶＭチップとＤＲＡＭチップとの間で、内部データ通信を行う内部動作モードを制御するコントローラ、及びＤＲＡＭチップそれぞれに対応的に連結される複数個のデータバッファを含んでもよい。該コントローラは、内部動作モード時、データバッファとＤＲＡＭチップとが連結される内部データ経路に、内部ＤＱターミネーションが行われるように制御することができる。該メモリシステムはメモリシステムの外部装置によってアクセスされるターゲットメモリモジュールである第１メモリモジュールと、外部装置によってアクセスされないノンターゲットメモリモジュールである第２メモリモジュールと、を含んでもよい。該第２メモリモジュールは、該第２メモリモジュールの内部データ経路を利用して内部データ通信を行う内部動作モード時、内部データ経路に、内部ＤＱターミネーションを行うことができる。
【０１１０】
本発明は、図面に図示された実施形態を参照して説明したが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【０１１１】
本発明のデータバッファの内部データＤＱターミネーションを支援するメモリシステムは、例えば、情報処理関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１１２】
１００    メモリシステム
１０５    ＣＰＵ
１１０，１２０    メモリモジュール
１１４，１２４    コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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