(57)【要約】【課題】寿命を長くすることが可能な抵抗変化型メモリを提供する。【解決手段】実施形態によれば、抵抗変化型メモリは、メモリセルアレイと、駆動回路部と、を備える。前記メモリセルアレイは、メモリセルを含む。前記駆動回路部は、前記メモリセルに印加する駆動電圧を制御する。前記メモリセルは、第１抵抗変化膜と、第２抵抗変化膜と、を含む。前記第２抵抗変化膜は、前記第１抵抗変化膜に直列に接続されている。前記第２抵抗変化膜の駆動電圧は、前記第１抵抗変化膜の駆動電圧と異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを含むメモリセルアレイと、
前記メモリセルに印加する駆動電圧を制御する駆動回路部と、
を備え、
前記メモリセルは、
第１抵抗変化膜と、
前記第１抵抗変化膜に直列に接続された、第２抵抗変化膜と、を含み、
前記第２抵抗変化膜の駆動電圧は、前記第１抵抗変化膜の駆動電圧と異なる、抵抗変化型メモリ。
【請求項２】
前記駆動回路部は、
前記第１抵抗変化膜の駆動電圧が変化した、と判断されたとき、
前記メモリセルに、前記第２抵抗変化膜の抵抗値を増加させる駆動電圧を印加する、
請求項１記載の抵抗変化型メモリ。
【請求項３】
前記駆動回路部は、
前記第１抵抗変化膜の抵抗値が低い状態のまま、
前記第２抵抗変化膜の抵抗値を高い状態とする、請求項２記載の抵抗変化型メモリ。
【請求項４】
前記第１抵抗変化膜の駆動電圧の変化は、
前記メモリセルから情報を消去する動作、または、前記メモリセルへの情報を書き込む動作、において判断される、請求項２または３に記載の抵抗変化型メモリ。
【請求項５】
前記第１抵抗変化膜の駆動電圧の変化は、
前記メモリセルから情報を消去する動作におけるベリファイ動作、または、前記メモリセルへの情報を書き込む動作におけるベリファイ動作、の結果に基いて判断される、請求項４記載の抵抗変化型メモリ。
【請求項６】
前記駆動回路部は、
前記第２抵抗変化膜の抵抗値を増加させる際、
前記メモリセルに印加するパルス電圧を、
絶対値で、前記第１抵抗変化膜に印加する最大電圧よりも高い電圧とする、請求項１〜５のいずれか１つに記載の抵抗変化型メモリ。
【請求項７】
前記メモリセルのアドレスを記憶するアドレス記憶部を、さらに備え、
前記アドレス記憶部は、
前記第２抵抗変化膜の抵抗値を増加させたメモリセルのアドレスを記憶する、請求項１〜６のいずれか１つに記載に抵抗変化型メモリ。
【請求項８】
前記第２抵抗変化膜には、フォーミング動作を必要としない抵抗変化膜が用いられた、請求項１〜７のいずれか１つに記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
抵抗変化型メモリは、その寿命を長くすることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、寿命を長くすることが可能な抵抗変化型メモリを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、抵抗変化型メモリは、メモリセルアレイと、駆動回路部と、を備える。前記メモリセルアレイは、メモリセルを含む。前記駆動回路部は、前記メモリセルに印加する駆動電圧を制御する。前記メモリセルは、第１抵抗変化膜と、第２抵抗変化膜と、を含む。前記第２抵抗変化膜は、前記第１抵抗変化膜に直列に接続されている。前記第２抵抗変化膜の駆動電圧は、前記第１抵抗変化膜の駆動電圧と異なる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る抵抗変化型メモリを例示する模式ブロック図である。
【図２】図２は、抵抗変化部を例示する模式図である。
【図３】図３は、抵抗変化部を例示する模式断面図である。
【図４】図４は、他の抵抗変化部を例示する模式断面図である。
【図５】図５は、抵抗変化部の電流−電圧特性を示す図である。
【図６】図６は、第１実施形態に係る抵抗変化型メモリのリセット動作を例示する流れ図である。
【図７】図７は、抵抗変化部の電流−電圧特性を示す図である。
【図８】図８は、第１実施形態に係る抵抗変化型メモリのセット動作を例示する流れ図である。
【図９】図９は、第１実施形態に係る抵抗変化型メモリのリセット動作を例示する流れ図である。
【図１０】図１０は、抵抗変化部の電流−電圧特性を示す図である。
【図１１】図１１は、第１実施形態に係る抵抗変化型メモリのセット動作を例示する流れ図である。
【図１２】図１２は、第２実施形態に係る抵抗変化型メモリを例示する模式ブロック図である。
【発明を実施するための形態】
【０００７】
（第１実施形態）
以下に、本発明の第１実施形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１は、第１実施形態に係る抵抗変化型メモリを例示する模式ブロック図である。
【０００９】
図１に示すように、抵抗変化型メモリは、メモリセルアレイ１と、駆動回路部２と、を備える。メモリセルアレイ１は、メモリセルＭＣを含む。駆動回路部２は、メモリセルＭＣに印加する駆動電圧を制御する。
【００１０】
駆動回路部２は、アドレス選択回路２１と、電圧発生回路２２と、電圧印加回路２３と、電流検出回路２４と、を含む。アドレス選択回路２１は、情報を読み出す時（読み出し動作）、及び、情報を書き込む時（書き込み動作）に、メモリセルアレイ１におけるメモリセルＭＣのアドレスを選択する。電圧発生回路２２は、読み出し動作、及び、書き込み動作に必要な、メモリセルＭＣに印加する電圧を発生する。電圧印加回路２３は、電圧発生回路２２が発生した電圧を、アドレス選択回路２１が選択したメモリセルＭＣに与える。電流検出回路２４は、読み出し動作時、及び、書き込み動作におけるベリファイ読み出し時において、選択されたメモリセルＭＣに流れた電流を検出する。
【００１１】
メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬと、の間に、接続されている。メモリセルＭＣは、整流素子１１と、抵抗変化部１２と、を含む。整流素子１１、及び、抵抗変化部１２は、ワード線ＷＬと、ビット線ＢＬと、の間に、直列に接続されている。
【００１２】
図２は、抵抗変化部１２を例示する模式図である。図３は、抵抗変化部１２を例示する模式断面図である。
【００１３】
図２、及び、図３に示すように、抵抗変化部１２は、第１抵抗変化膜１２１と、第２抵抗変化膜１２２と、を含む。第２抵抗変化膜１２２は、第１抵抗変化膜１２１と、直列に接続されている。さらに、抵抗変化膜１２は、例えば、上部電極１３１と、下部電極１３２と、中間電極１３３と、を含む。中間電極１３３は、上部電極１３１と、下部電極１３２と、の間に、設けられている。第１抵抗変化膜１２１は、上部電極１３１と、中間電極１３３と、の間に、設けられている。第２抵抗変化膜１２２は、中間電極１３３と、下部電極１３２と、の間に、設けられている。
【００１４】
図４は、他の抵抗変化部１２ａを例示する模式断面図である。
【００１５】
図４に示すように、抵抗変化部１２ａは、抵抗変化部１２と比較して、例えば、中間電極１３３がない。第１抵抗変化膜１２１は、上部電極１３１と、下部電極１３２と、の間に、設けられている。第２抵抗変化膜１２２は、第１抵抗変化膜１２１と、下部電極１３２と、の間に、設けられている。このように、中間電極１３３は、無くてもよい。ただし、中間電極１３３があると、第１抵抗変化膜１２１と、第２抵抗変化膜１２２と、が、中間電極１３３によって、分離される。中間電極１３３は、例えば、第１抵抗変化膜１２１と、第２抵抗変化膜１２２と、の間で、含有成分の移動を抑制できる。このため、第１抵抗変化膜１２１、及び、第２抵抗変化膜１２２の、例えば、経時劣化を抑制できる利点が得られる。
【００１６】
図５は、抵抗変化部１２の電流（Ｉ）−電圧（Ｖ）特性を示す図である。図５に示すＩ−Ｖ特性は、抵抗変化部１２が“バイポーラ動作”する場合である。
【００１７】
図５に示すように、第２抵抗変化膜１２２の駆動電圧は、第１抵抗変化膜１２１の駆動電圧と異なる。本明細書では、例えば、第１抵抗変化膜１２１が“高抵抗状態”をリセット状態とし、“低抵抗状態”をセット状態とする。図５には、第１抵抗変化膜１２１のＩＶ特性を実線“ｉ”で示し、第２抵抗変化膜１２２のＩ−Ｖ特性を点線“ii”で示す。
【００１８】
第１抵抗変化膜１２１は、駆動電圧として、第１リセット電圧Ｖreset_1を印加すると、リセット状態となり、第１セット電圧Ｖset_1を印加すると、セット状態となる。第２抵抗変化膜１２２は、駆動電圧として、第２リセット電圧Ｖreset_2を印加すると、“高抵抗状態（リセット状態）”となり、第２セット電圧Ｖset_2を印加すると、“低抵抗状態（セット状態）”となる。第２リセット電圧Ｖreset_2は、第１リセット電圧Ｖreset_1よりも低い（なお、絶対値では、高い）。第２セット電圧Ｖset_2は、第１セット電圧Ｖset_1よりも高い（なお、絶対値では、高い）。バイポーラ動作の際には、第２セット電圧Ｖset_2は、第１セット電圧Ｖset_1よりは高い必要はない。“Ｖset_2＜Ｖset_1”の場合において、第１抵抗変化膜１２１をセットさせるために、第１セット電圧Ｖset_1を印加すると、必然的に第２抵抗変化膜１２２は、セットされるためである。
【００１９】
通常の動作において、第２抵抗変化膜１２２は“低抵抗状態（セット状態）”を保つ。通常の動作において、第１抵抗変化膜１２１は、情報を、リセット状態と、セット状態と、の間で、メモリセルＭＣに流れた電流値に応じて記憶する。第２抵抗変化膜１２２の駆動電圧は、第１抵抗変化膜１２１の駆動電圧と異なる。通常の状態において、駆動回路部２は、駆動電圧として、第１セット電圧Ｖset_1〜第１リセット電圧Ｖreset_1の電圧を、メモリセルＭＣに印加する。第２セット電圧Ｖset_2の絶対値、及び、第２リセット電圧Ｖreset_2の絶対値は、それぞれ、高い。例えば、通常の状態において、第２抵抗変化膜１２２の“低抵抗状態（セット状態）”は、変化しない。
【００２０】
通常の状態において、もし、第１抵抗変化膜１２１の駆動電圧が変化した場合、第１実施形態の抵抗変化型メモリは、第１抵抗変化膜１２１が“不具合を生じた”、とする。第１抵抗変化膜１２１の駆動電圧が変化した場合とは、例えば、駆動回路部２が、メモリセルＭＣに、第１セット電圧Ｖset_1を印加してもセット状態とならない場合、あるいは、駆動回路部２が、メモリセルＭＣに、第１リセット電圧Ｖreset_1を印加してもリセット状態とならない場合である。
【００２１】
第１実施形態の抵抗変化型メモリにおいて、第１抵抗変化膜１２１が“不具合を生じた”場合、駆動回路部２は、メモリセルＭＣに、第２リセット電圧Ｖreset_2を印加する。第２抵抗変化膜１２２は“低抵抗状態（セット状態）”から、“高抵抗状態（リセット状態）”に変わる。これにより、“不具合を生じた”第１抵抗変化膜１２１を含むメモリセルＭＣは、ビット線ＢＬ、及び、ワード線ＷＬの各々から、電気的に分離される。
【００２２】
例えば、“不具合を生じた”第１抵抗変化膜１２１を含むメモリセルＭＣが、ビット線ＢＬ、及び、ワード線ＷＬの各々に電気的に接続されたままであると、ビット線ＢＬと、ワード線ＷＬとがショートする。“進行性配線ショート”と呼ばれる現象である。メモリセルアレイ１において、“進行性配線ショート”を起こしたメモリセルＭＣが増えてくると、抵抗変化型メモリは、正常な動作が困難となる。
【００２３】
第１実施形態に係る抵抗変化型メモリによれば、例えば、“進行性配線ショート”を起こしたメモリセルＭＣについては、第２抵抗変化膜１２２を“高抵抗状態（リセット状態）”とする。これにより、“進行性配線ショート”を起こしたメモリセルＭＣは、ビット線ＢＬ、及び、ワード線ＷＬのそれぞれから、電気的に分離することができる。第１実施形態の抵抗変化型メモリは、例えば、“進行性配線ショート”を起こしたメモリセルＭＣが増えてきた場合でも、正常に動作することが可能である。
【００２４】
このように、第１実施形態の抵抗変化型メモリによれば、抵抗変化型メモリの寿命を、長くすることができる。以下、第１実施形態の抵抗変化型メモリの動作の、具体的な例を、抵抗変化部１２が“バイポーラ動作”する場合と、抵抗変化部１２が“ユニポーラ動作”する場合とで、説明する。
【００２５】
（１）バイポーラ動作：高抵抗化動作（消去動作：リセット動作）
図６は、第１実施形態に係る抵抗変化型メモリのリセット動作を例示する流れ図である。図７は、抵抗変化部１２の電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【００２６】
図６中のステップＳＴ１に示すように、選択されたメモリセルＭＣに印加するパルス電圧Ｖpulseを設定する。ステップＳＴ１において、例えば、パルス電圧Ｖpulseの電圧は、イニシャルリセット電圧Ｖr_iniに設定される（Ｖpulse＝Ｖr_ini）。
【００２７】
次に、図６中のステップＳＴ２に示すように、パルス電圧Ｖpulseを、選択されたメモリセルＭＣに印加する。パルス電圧Ｖpulseは、例えば、ワード線ＷＬを介して、選択されたメモリセルＭＣに印加される。
【００２８】
次に、図６中のステップＳＴ３に示すように、メモリセルＭＣの抵抗値を測定する。メモリセルＭＣの抵抗値は、例えば、選択されたメモリセルＭＣに流れた電流Ｉcellを、電流検出回路２４で検出することによって、測定される。
【００２９】
検出された電流Ｉcellの値が、リセット電流Ｉr_thの値未満であれば（Ｙｅｓ）、選択されたメモリセルＭＣは、“高抵抗状態（リセット状態）となった”、と判断される。リセット動作（消去動作）は、完了する。リセット電流Ｉr_thの値は、メモリセルＭＣが、“高抵抗状態（リセット状態）となった”ことを示す基準の電流の値である。第１実施形態では、リセット電流Ｉr_thの値は、第１抵抗変化膜１２１の抵抗値が、“高抵抗状態（リセット状態）となった”ことを示す基準の電流の値である。
【００３０】
検出された電流Ｉcellの値が、電流Ｉr_thの値以上であれば（Ｎｏ）、選択されたメモリセルＭＣは、“高抵抗状態（リセット状態）となっていない”、と判断される。この場合、リセット動作（消去動作）を、繰り返す。例えば、図６中のステップＳＴ４に進み、パルス電圧Ｖpulseの電圧が、最大リセット電圧Ｖr_maxであるか否かを判断する（Ｖpulse＝Ｖr_max）。
【００３１】
ステップＳＴ４において、パルス電圧Ｖpulseの電圧が最大リセット電圧Ｖr_maxではない、と判断された場合（Ｎｏ）は、ステップＳＴ５に進み、パルス電圧Ｖpulseの電圧に、ステップアップ電圧Ｖstepを付加する（Ｖpulse＝Ｖpulse＋Ｖstep）。次に、ステップＳＴ２に示すように、ステップアップ電圧Ｖstepが付加されたパルス電圧Ｖpulseを、選択されたメモリセルＭＣに、再度印加する。次に、ステップＳＴ３に示すように、メモリセルＭＣの抵抗値を測定する。ステップＳＴ２〜ステップＳＴ３〜ステップＳＴ４〜ステップＳＴ５〜ステップＳＴ２〜ステップＳＴ３…を繰り返す動作は、ベリファイ動作である。
【００３２】
ステップＳＴ４において、パルス電圧Ｖpulseの電圧が最大値Ｖr_maxである、と判断された場合（Ｙｅｓ）は、ステップＳＴ６に進む。例えば、ステップＳＴ６において、選択されたメモリセルＭＣは破壊している、と判断する。これは、例えば、第１抵抗変化膜１２１が“不具合を生じた”場合である。動作は、選択されたメモリセルＭＣを、ワード線ＷＬ、及び、ビット線ＢＬから、電気的に分離する動作に、移行する。パルス電圧Ｖpulseの電圧は、第２初期値Ｖr2_iniに設定される（Ｖpulse＝Ｖr2_ini）。第２初期値Ｖr2_iniは、第２抵抗変化膜１２２を、“高抵抗状態（リセット状態）”とする電圧である。図７に示すように、第２初期値Ｖr2_iniの絶対値は、例えば、最大値Ｖr_maxの絶対値よりも高い（|Ｖr2_ini|＞|Ｖr_max|)。
【００３３】
次に、図６中のステップＳＴ７に示すように、パルス電圧Ｖpulseを、選択されたメモリセルＭＣに印加する。
【００３４】
次に、図６中のステップＳＴ８に示すように、メモリセルＭＣの抵抗値を測定する。メモリセルＭＣの抵抗値は、ステップＳＴ３と同様に、例えば、選択されたメモリセルＭＣに流れた電流Ｉcellを、電流検出回路２４で検出することによって、測定される。
【００３５】
検出された電流Ｉcellの値が、第２リセット電流Ｉr2_th未満ではない（Ｎｏ）場合、選択されたメモリセルＭＣは、“高抵抗状態（リセット状態）となっていない”、と判断される。この場合、選択されたメモリセルＭＣを、ワード線ＷＬ、及び、ビット線ＢＬから、電気的に分離する動作を、繰り返す。例えば、図６中のステップＳＴ９に進み、パルス電圧Ｖpulseの電圧に、第２ステップアップ電圧Ｖstep2を付加する（Ｖpulse＝Ｖpulse＋Ｖstep2）。第２リセット電流Ｉr2_thの値は、第２抵抗変化膜１２２の抵抗値が、“高抵抗状態（リセット状態）となった”ことを示す基準の電流の値である。次に、ステップＳＴ７に示すように、第２ステップアップ電圧Ｖstep2が付加されたパルス電圧Ｖpulseを、選択されたメモリセルＭＣに、再度印加する。
【００３６】
検出された電流Ｉcellの値が、電流Ｉr2_thの値未満であれば（Ｙｅｓ）、“メモリセルＭＣは、“高抵抗状態（リセット状態）となった”、と判断される。選択されたメモリセルＭＣを、ワード線ＷＬ、及び、ビット線ＢＬから、電気的に分離する動作は、完了する。
【００３７】
（２）バイポーラ動作：低抵抗化動作（書き込み動作：セット動作）
図８は、第１実施形態に係る抵抗変化型メモリのセット動作を例示する流れ図である。なお、バイポーラ動作において、低抵抗化動作におけるパルス電圧Ｖpulseの極性、及び、低抵抗化動作におけるステップアップ電圧Ｖstepの極性は、それぞれ、高抵抗化動作における極性と、逆である。
【００３８】
図８中のステップＳＴ１１に示すように、選択されたメモリセルＭＣに印加するパルス電圧Ｖpulseを設定する。例えば、パルス電圧Ｖpulseの電圧は、初期値Ｖs_iniに設定される（Ｖpulse＝Ｖs_ini）。
【００３９】
次に、図８中のステップＳＴ１２に示すように、パルス電圧Ｖpulseを、選択されたメモリセルＭＣに印加する。パルス電圧Ｖpulseは、例えば、ワード線ＷＬを介して、選択されたメモリセルＭＣに印加される。
【００４０】
次に、図８中のステップＳＴ１３に示すように、メモリセルＭＣの抵抗値を測定する。メモリセルＭＣの抵抗値は、例えば、選択されたメモリセルＭＣに流れた電流Ｉcellを、電流検出回路２４で検出することによって、測定される。
【００４１】
検出された電流Ｉcellの値が、セット電流Ｉs_thの値より大きければ（Ｙｅｓ）、選択されたメモリセルＭＣは、“低抵抗状態（セット状態）となった”、と判断される。セット動作（消去動作）は、完了する。第１実施形態では、セット電流Ｉs_thの値は、第１抵抗変化膜１２１の抵抗値が、“低抵抗状態（セット状態）となった”ことを示す基準の電流の値である。
【００４２】
検出された電流Ｉcellの値が、セット電流Ｉs_th以下であれば（Ｎｏ）、選択されたメモリセルＭＣは、“低抵抗状態（セット状態）となっていない”、と判断される。この場合、セット動作（書き込み動作）を、繰り返す。例えば、図８中のステップＳＴ１４に進み、パルス電圧Ｖpulseの電圧が、最大セット電圧Ｖs_maxであるか否かを判断する（Ｖpulse＝Ｖs_max）。
【００４３】
ステップ１４において、パルス電圧Ｖpulseの電圧が最大セット電圧Ｖs_maxではない、と判断された場合（Ｎｏ）は、ステップＳＴ１５に進み、パルス電圧Ｖpulseの電圧に、ステップアップ電圧Ｖstepを付加する（Ｖpulse＝Ｖpulse＋Ｖstep）。次に、ステップＳＴ１２に示すように、ステップアップ電圧Ｖstepが付加されたパルス電圧Ｖpulseを、選択されたメモリセルＭＣに、再度印加する。次に、ステップＳＴ１３に示すように、メモリセルＭＣの抵抗値を測定する。ステップＳＴ１２〜ステップＳＴ１３〜ステップＳＴ１４〜ステップＳＴ１５〜ステップＳＴ１２〜ステップＳＴ１３…を繰り返す動作は、ベリファイ動作である。
【００４４】
ステップＳＴ１４において、パルス電圧Ｖpulseの電圧が最大セット電圧Ｖs_maxである、と判断された場合（Ｙｅｓ）は、ステップＳＴ１６に進む。例えば、ステップＳＴ６において、選択されたメモリセルＭＣは破壊している、と判断する。これは、例えば、第１抵抗変化膜１２１が“不具合を生じた”場合である。動作は、選択されたメモリセルＭＣを、ワード線ＷＬ、及び、ビット線ＢＬから、電気的に分離する動作に、移行する。パルス電圧Ｖpulseの電圧は、図６を参照して説明した第２初期値Ｖr2_iniに設定される（Ｖpulse＝Ｖr2_ini）。第２初期値Ｖr2_iniは、第２抵抗変化膜１２１を、“高抵抗状態（リセット状態）”とする電圧である。
【００４５】
この後、図６を参照して説明したステップＳＴ７に進む。必要に応じて、ステップＳＴ７〜ＳＴ９を繰り返す。なお、ステップＳＴ１４〜ステップＳＴ１５は、実施してもよいが、必ずしも必要はない。
【００４６】
（３）ユニポーラ動作：高抵抗化動作（消去動作：リセット動作）
図９は、第１実施形態に係る抵抗変化型メモリのリセット動作を例示する流れ図である。図１０は、抵抗変化部１２の電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【００４７】
図９、及び、図１０に示すように、メモリセルＭＣがユニポーラ動作する場合において、高抵抗化動作は、バイポーラ動作する場合と同様である。異なるところは、図１０に示すように、例えば、第１抵抗変化膜１２１のセット状態Set、及び、リセット状態resetと、第２抵抗変化膜１２２のセット状態Set2、及び、リセット状態reset2と、が異なることである。第２抵抗変化膜１２２のリセット状態reset2は、第１抵抗変化膜１２１のリセット状態resetよりも高く、互いに重ならない。
【００４８】
（４）ユニポーラ動作：低抵抗化動作（書き込み動作：セット動作）
図１１は、第１実施形態に係る抵抗変化型メモリのセット動作を例示する流れ図である。
【００４９】
図１１に示すように、メモリセルＭＣがユニポーラ動作する場合において、高抵抗化動作は、バイポーラ動作する場合と同様である。
【００５０】
（第２実施形態）
図１２は、第２実施形態に係る抵抗変化型メモリを例示する模式ブロック図である。
【００５１】
図１２に示すように、第２実施形態に係る抵抗変化型メモリは、メモリセルＭＣのアドレスを記憶するアドレス記憶部３を、さらに備えている。アドレス記憶部３は、例えば、アドレス記憶回路を備え、アドレス記憶回路は、第２抵抗変化膜１２２の抵抗値を増加させたメモリセルＭＣのアドレスを記憶する。
【００５２】
駆動回路部２は、アドレス記憶部３に記憶されたアドレスには、例えば、アクセスしないようにする。即ち、抵抗変化型メモリは、破壊しているメモリセルＭＣには、アクセスしない。これにより、例えば、書き込み動作時において、書き込みエラーの発生を抑制することができる。
【００５３】
第２実施形態のように、抵抗変化型メモリは、アドレス記憶部３を、さらに備え、このアドレス記憶部３に、破壊しているメモリセルＭＣのアドレスを記憶させ、記憶されたアドレスには、アクセスしないようにすることも可能である。
【００５４】
以上、実施形態によれば、寿命を長くすることが可能な抵抗変化型メモリを提供できる。
【００５５】
以上、具体例を参照しつつ、本発明の第１実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、メモリセルＭＣは、実施形態に記載したものに限られることはない。メモリセルは、第１抵抗変化膜１２１と、第１抵抗変化膜に直列に接続され、駆動電圧が、第１抵抗変化膜と異なる第２抵抗変化膜１２２と、を含んでいればよい。
【００５６】
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。  
その他、本発明の第１、第２実施形態として上述した抵抗変化型メモリを基にして、当業者が適宜設計変更して実施し得る全ての抵抗変化型メモリも、本発明の要旨を包含する限り、本発明の範囲に属する。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び、修正例に想到し得るものであり、それら変更例、及び、修正例についても本発明の範囲に属するものと了解される。
【００５７】
本発明の第１、第２実施形態を説明したが、第１、第２実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な第１、第２実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら第１、第２実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１…メモリセルアレイ、  １１…整流素子、  １２…抵抗変化部、  １２１…第１抵抗変化膜、  １２２…第２抵抗変化膜、  １３１…上部電極、  １３２…下部電極、  １３３…中間電極、  ２…駆動回路部、  ２１…アドレス選択回路、  ２２…電圧発生回路、  ２３…電圧印加回路、  ２４…電流検出回路、  ３…アドレス記憶部、  ＢＬ…ビット線、  ＭＣ…メモリセル、  ＷＬ…ワード線、  Ｖset…セット電圧、  Ｖreset…リセット電圧、  Ｖset_2…第２セット電圧、  Ｖreset_2…第２リセット電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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