(57)【要約】 【課題】ホールの加工不良に起因する製造不良を回避することができる半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、第１被加工層に第１ホールを形成し、その第１ホール内に第１犠牲膜を形成する。また、第１犠牲膜内に穴部を形成し、その穴部内に第２犠牲膜を形成する。また、第１犠牲膜および第２犠牲膜の上方に第２被加工層を形成し、その第２被加工層に、第２犠牲膜を露出させるように第２ホールを形成する。また、第２ホールの内側面に第３犠牲膜を形成し、第３犠牲膜の上に第４犠牲膜を形成する。また、第４犠牲膜をマスクとして用いて第２犠牲膜をエッチングし、かつ第２犠牲膜のエッチングによって露出した第３犠牲膜をエッチングし、第３犠牲膜をマスクとして用いて第２被加工層をエッチングする。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１被加工層に第１ホールを形成し、
前記第１ホール内に第１犠牲膜を形成し、
前記第１犠牲膜内に穴部を形成し、
前記穴部内に第２犠牲膜を形成し、
前記第１犠牲膜および前記第２犠牲膜の上方に第２被加工層を形成し、
前記第２被加工層に、前記第２犠牲膜を露出させるように第２ホールを形成し、
前記第２ホールの内側面に第３犠牲膜を形成し、
前記第３犠牲膜の上に第４犠牲膜を形成し、
前記第４犠牲膜をマスクとして用いて前記第２犠牲膜をエッチングし、かつ前記第２犠牲膜のエッチングによって露出した前記第３犠牲膜をエッチングし、
前記第３犠牲膜をマスクとして用いて前記第２被加工層をエッチングする、半導体装置の製造方法。
【請求項２】
第１膜と第２膜とが交互に積層された積層体を、前記第１被加工層および前記第２被加工層にそれぞれ用い、
前記第１被加工層に前記第１ホールを形成する際、前記第１被加工層上に形成された第３膜にも前記第１ホールを形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記穴部の穴径が、前記第１ホールの底部の穴径と同じかまたは小さい、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２犠牲膜と前記第３犠牲膜とを同じ材料で形成する、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２犠牲膜と前記第３犠牲膜に有機膜を用いる、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２犠牲膜および前記第３犠牲膜のエッチングと、前記第２被加工層のエッチングと、を交互に繰り返す、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
アモルファスシリコンを用いて前記第１犠牲膜を形成する、請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
シリコン酸化物を用いて前記第１膜を形成し、シリコン窒化物を用いて前記第２膜を形成する、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の一例として、積層型メモリが知られている。積層型メモリでは、メモリセルの積層数の増加に伴って、下層側のメモリホールと上層側のメモリホールとを別々に加工する場合がある。この場合、例えば、下層側のメモリホールの中心軸が上層側のメモリホールの中心軸に対してずれると、メモリホール加工後の工程において、下層側のメモリホールの内側面に形成されたチャネル膜等が損傷するといった製造不良が起こり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５３００４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ホールの加工不良に起因する製造不良を回避することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体装置の製造方法は、第１被加工層に第１ホールを形成し、その第１ホール内に第１犠牲膜を形成する。また、第１犠牲膜内に穴部を形成し、その穴部内に第２犠牲膜を形成する。また、第１犠牲膜および第２犠牲膜の上方に第２被加工層を形成し、その第２被加工層に、第２犠牲膜を露出させるように第２ホールを形成する。また、第２ホールの内側面に第３犠牲膜を形成し、第３犠牲膜の上に第４犠牲膜を形成する。また、第４犠牲膜をマスクとして用いて第２犠牲膜をエッチングし、かつ第２犠牲膜のエッチングによって露出した第３犠牲膜をエッチングし、第３犠牲膜をマスクとして用いて第２被加工層をエッチングする。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】図１に示す製造工程後の製造工程を示す断面図である。
【図３】図２に示す製造工程後の製造工程を示す断面図である。
【図４】図３に示す製造工程後の製造工程を示す断面図である。
【図５】図４に示す製造工程後の製造工程を示す断面図である。
【図６】図５に示す製造工程後の製造工程を示す断面図である。
【図７】図６に示す製造工程後の製造工程を示す断面図である。
【図８】図７に示す製造工程後の製造工程を示す断面図である。
【図９】図８に示す製造工程後の製造工程を示す断面図である。
【図１０】図９に示す製造工程後の製造工程を示す断面図である。
【図１１】図１０に示す製造工程後の製造工程を示す断面図である。
【図１２】第２メモリホールの別の加工不良が起こった場合の製造工程を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
図１〜図１０は、本実施形態に係る半導体装置の製造工程を示す断面図である。ここでは、積層構造を有する不揮発性メモリの製造方法を説明する。
【０００９】
まず、図１に示すように、第１メモリホール１０が、第１膜２１および第２膜２２を含む積層体２０と、第３膜３０とを貫通するように形成される。積層体２０は、基板１１の上に形成されている。基板１１には、種々の配線および素子（いずれも不図示）が形成される。
【００１０】
積層体２０において、第１膜２１は、例えばシリコン酸化物（ＳｉＯ２）を用いて形成される。第２膜２２は、例えばシリコン窒化物（ＳｉＮ）を用いて形成される。第１膜２１および第２膜２２は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて交互に積層される。第３膜３０は、積層体２０の上面に設けられている。以下、図２〜図６では、積層体２０の上層側を図示し、積層体２０の下層側の図示を省略している。第３膜３０は、例えば、シリコン酸化物を用いて形成される。
【００１１】
第１メモリホール１０の形成後、図２（Ａ）に示すように、第１犠牲膜４１が第１メモリホール１０内に埋め込まれる。このとき、第１犠牲膜４１の上面は、図２（Ｂ）に示すエッチング工程で積層体２０を保護するために、積層体２０の上面よりも上方に位置する。第１犠牲膜４１は、例えば、アモルファスシリコンを用いて形成される。
【００１２】
続いて、図２（Ｂ）に示すように、第１犠牲膜４１をマスクとして用いて、第３膜３０が等方的にウェットエッチングされる。これによって、第３膜３０に形成された第１メモリホール１０の穴径が拡大する（図２（Ｂ）の矢印参照）。
【００１３】
その後、図２（Ｃ）に示すように、第１犠牲膜４１が、例えば、ＣＶＤ法やＣＭＰ（Chemical Mechanical Polishing）法等を用いて、図２（Ｂ）のエッチング工程で拡大した第１メモリホール１０内に形成される。
【００１４】
第１犠牲膜４１の形成後、図３（Ａ）に示すように、穴部５０が、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて第１犠牲膜４１内に形成される。穴部５０は、第１犠牲膜４１の上面側で開口し、第１メモリホール１０とほぼ同軸である。穴部５０の穴径Ｒ２は、第１メモリホール５０の中心軸と、後述する第２メモリホールの中心軸とのずれに対処するために、第１メモリホール５０の底部の穴径Ｒ１(図１参照)と同じかまたは小さいことが望ましい。
【００１５】
続いて、図３（Ｂ）に示すように、第２犠牲膜４２が、ＣＶＤ法やＣＭＰ法等を用いて穴部５０の中に埋め込まれる。本実施形態では、第２犠牲膜４２は、例えば、カーボンを含む円柱状の有機膜である。
【００１６】
第２犠牲膜４２の形成後、図４（Ａ）に示すように、積層体６０が、第３膜３０と第１犠牲膜４１と第２犠牲膜４２との上に形成される。積層体６０は、積層体２０と同様に、ＣＶＤ法を用いて第１膜２１と第２膜２２とを交互に積層することによって形成される。
【００１７】
続いて、図４（Ｂ）に示すように、第２メモリホール７０が、例えば、リソグラフィ法やＲＩＥ法等を用いて形成される。第２メモリホール７０は、積層体６０を貫通して第２犠牲膜４２を露出させるように形成されている。第２メモリホール７０の中心軸Ｃ２は、第１メモリホール１０の中心軸Ｃ１と一致していることが望ましい。しかし、図４（Ｂ）に示すように、中心軸Ｃ２は、中心軸Ｃ１に対してずれる場合もある。図４（Ｂ）では、第２メモリホール７０の底部の一端Ｅが、第２犠牲膜４２上に位置する。
【００１８】
第２メモリホール７０が形成された後、図５（Ａ）に示すように、第３犠牲膜４３が形成される。本実施形態では、第３犠牲膜４３は、第２メモリホール７０の内側面および底面と、積層体６０の上面とに形成される。第３犠牲膜４３は、後の工程で第２犠牲膜４２とともにエッチングされるので、第２犠牲膜４２と同じ材料を用いて形成されていることが望ましい。本実施形態では、第３犠牲膜４３は、ＣＶＤ法を用いて形成された有機膜である。
【００１９】
続いて、図５（Ｂ）に示すように、第４犠牲膜４４が第３犠牲膜４３の上に形成される。本実施形態では、第４犠牲膜４４には、ＣＶＤ法によって堆積したアモルファスシリコンを用いて形成される。第３犠牲膜４３は、第２メモリホール７０内で均一な厚さに形成されていることが望ましい。同様に、第４犠牲膜４４も、第２メモリホール７０内で均一な厚さに形成されていることが望ましい。
【００２０】
その後、図５（Ｃ）に示すように、第５犠牲膜４５が形成される。第５犠牲膜４５は、積層体６０の上面から第２メモリホール７０の内側面の上部まで第４犠牲膜４４に積層される。本実施形態では、第５犠牲膜４５は、例えば、スパッタリング法によって堆積したアモルファスシリコンを用いて形成される。第４犠牲膜４４および第５犠牲膜４５によって、第２メモリホール７０の内側面の上部には、厚いアモルファスシリコン膜が形成され、第２メモリホール７０の内側面の下部および底面には、上部よりも薄いアモルファスシリコン膜が形成される。
【００２１】
その後、図６（Ａ）に示すように、第５犠牲膜４５をマスクとして用いて、第２メモリホール７０の底部に形成された第４犠牲膜４４がエッチングされる。第４犠牲膜４４は、例えば、フッ素を含むガスを用いたＲＩＥ法によって、エッチングされる。
【００２２】
続いて、図６（Ｂ）に示すように、第４犠牲膜４４をマスクとして、第２メモリホール７０の底部に形成された第３犠牲膜４３がエッチングされる。この第３犠牲膜４３は、例えば、酸素ガスを用いて等方的にエッチングされる。このとき、この第３犠牲膜４３と同じ材料で形成された第２犠牲膜４２もエッチングされる。これにより、酸素ガスが第３犠牲膜の裏側に回り込んで（図６（Ｂ）の矢印参照）、第２犠牲膜４２と第３犠牲膜４３との接触箇所が除去される。その結果、第３犠牲膜４３の下部および積層体６０の下部が露出する(図６（Ｂ）の領域Ｄ参照)。
【００２３】
第１膜２１がシリコン酸化膜であり、第２膜２２がシリコン窒化膜である場合、酸素ガスを用いたエッチングでは、第１膜２１および第２膜２２は、ほとんどエッチングされない。そのため、第３犠牲膜４３のエッチングが、第２メモリホール７０の下部から上部に向かって選択的に進行する。
【００２４】
その後、図７（Ａ）に示すように、例えば、積層体６０における最下層の第１膜２１の側面と、その第１膜２１に接する第２膜２２の側面が露出した時点で、第３犠牲膜４３のエッチングを停止する。
【００２５】
続いて、図７（Ｂ）に示すように、上記第１膜２１および上記第２膜２２が、例えば、バッファードフッ酸（ＢＨＦ）等を用いて等方的にエッチングされる。これにより、第２メモリホール７０の底部における穴径が拡がる(図７（Ｂ）の矢印参照)。
【００２６】
第２メモリホール７０の穴径は、本来、上部から底部まで均一であることが望ましい。しかし、第２メモリホール７０のアスペクト比（穴径に対する深さの比率）が大きくなると、第２メモリホール７０は、底部に向かって細くなるテーパを有する形状になりやすくなる。
【００２７】
そこで、図７（Ｃ）に示すように、第３犠牲膜４３のエッチングと、積層体６０のエッチング工程を繰り返すことによって、積層体６０のエッチングが、穴径が小さい第２メモリホール７０の底部から段階的に進行する。これにより、第２メモリホール７０の穴径が、底部から段階的に拡がっていくので、第２メモリホール７０の内側面が、積層方向（第２メモリホール７０の軸方向）に平行な面に近づく。よってテーパ形状を改善することができる。
【００２８】
その後、図８に示すように、第１犠牲膜４１と、第３犠牲膜４４〜第５犠牲膜４５とが、除去される。第１犠牲膜４１と、第４犠牲膜４４と、第５犠牲膜４５とが、アモルファスシリコン膜である場合、各犠牲膜は、例えば、水酸化テトラメチルアンモニウム（ＴＭＡ）を用いて除去される。また、第３犠牲膜４３が有機膜である場合、第３犠牲膜４３は、例えばアッシング法を用いて除去される。各犠牲膜の除去によって露出した第２メモリホール７０の穴径は、中心軸Ｃ２のずれ方向とは反対側の方向に拡がっている。
【００２９】
その後、図９（Ａ）に示すように、積層膜８０が、例えばＣＶＤ法を用いて、第１メモリホール１０内と第２メモリホール７０内とに形成される。図９（Ｂ）は、図９（Ａ）に示す領域Ｆの拡大図である。図９（Ｂ）に示すように、積層膜８０は、ブロック絶縁膜８１と、電荷蓄積層８２と、トンネル酸化膜８３と、チャネル膜８４と、を有する。
【００３０】
ブロック絶縁膜８１は、例えばシリコン酸化物を用いて形成され、第１メモリホール１０および第２メモリホール７０に接する。電荷蓄積層８２は、例えばシリコン窒化物を用いてブロック絶縁膜８１の上に形成される。トンネル酸化膜８３は、例えばシリコン酸化物を用いて電荷蓄積層８２の上に形成される。チャネル膜８４は、例えばアモルファスシリコンを用いてトンネル酸化膜８３の上に形成される。
【００３１】
その後、図１０に示すように、積層体６０の上面および第２メモリホール７０の上部に有機膜９０を形成し、この有機膜９０をマスクとして用いて、第１メモリホール１０の底部に設けられた積層膜８０をエッチングする。この積層膜８０は、例えばＲＩＥ法を用いてエッチングされる。
【００３２】
仮に、第２犠牲膜４２や第３犠牲膜４３が無いと、第２メモリホール７０の穴径が補正されない。そのため、積層膜８０の形成後、第２メモリホール７０の上方から見たときに、第１メモリホール１０の内側面のテーパ形状によってエッチングの対象箇所である第１メモリホール１０の底部が見えず、エッチングの対象箇所ではない第１メモリホール１０の内側面が見える場合がある。この場合、この内側面に設けられた積層膜８０が、ＲＩＥ法によって損傷する可能性がある。
【００３３】
しかし、本実施形態では、上述した図７に示す工程で、第２メモリホール７０の中心軸Ｃ２のずれ方向とは反対方向（図１０では左側）に第３犠牲膜４３が選択的にエッチングされるので、その反対方向から積層体６０をエッチングすることができる。換言すると、第２メモリホール７０の上方から見たときに第１メモリホール１０の底部が見えるように第２メモリホール７０の穴径を補正している。
【００３４】
積層膜８０のエッチング後、エピタキシャル成長によって、基板１１とチャネル膜８４とを導通させる。続いて、図１１に示すように、コア層８５が、第１メモルーホール１０内および第２メモリホール７０内に埋め込まれる。コア層８５は、例えば、シリコン窒化物を用いて形成される。
【００３５】
コア層８５の埋め込み後、第１メモリホール１０および第２メモリホール７０とは別に、積層体２０、第３膜３０、および積層体６０を貫通するスリット（図示せず）を形成する。そして、このスリットを用いて第２膜２２を電極膜２３(図１１参照)に置換する。その後、層間絶縁膜（図示せず）、配線（図示せず）等を形成することによって、不揮発性メモリが完成する。
【００３６】
以上説明した本実施形態によれば、第２犠牲膜４２や第３犠牲膜４３等用いて、第２メモリホール７０の中心軸Ｃ２を第１メモリホールの中心軸Ｃ１に近づけるように第２メモリホール７０の穴を補正している。これにより、第２メモリホール７０の中心軸Ｃ２のずれといったメモリホールの加工不良が起こっても、第１メモリホール１０の内側面に形成された積層膜８０の損傷を回避することができる。
【００３７】
また、本実施形態では、第２メモリホール７０の穴径が拡がりすぎると、第２メモリホール７０の上方から見たときに、第１メモリホール１０の内側面に形成された積層膜８０が見える可能性がある。そこで、本実施形態では、第１犠牲膜４１に形成された穴部５０の穴径Ｒ２を、第１メモリホール１０の底部の穴径Ｒ１と同じかまたは小さくすることによって、第２メモリホール７０の穴径を、必要最低限に抑えている。これにより、第２メモリホール７０の穴径の拡大に起因する積層膜８０の損傷を回避することができる。
【００３８】
以下、図１２（Ａ）〜図１２（Ｄ）を参照して、第２メモリホール７０の別の加工不良が起こった場合の製造工程を説明する。
【００３９】
図１２（Ａ）は、第２メモリホール７０の底部の穴径Ｒ３が、穴部５０の穴径Ｒ２（第２犠牲膜４２の直径）よりも小さい加工不良を示す。図１２（Ａ）に示すように、第２メモリホール７０の底部は、第２犠牲膜４２の内部に位置する。この場合も、図１２（Ｂ）に示すように、第３犠牲膜４３、第４犠牲膜４４、および第５犠牲膜５５が本実施形態と同様に形成される。
その後、本実施形態と同様に、図１２（Ｃ）に示すように、第２犠牲膜４２がエッチングされ、第３犠牲膜４３および積層体６０が、第２メモリホール７０の下部からエッチングされる。その結果、図１２（Ｄ）に示すように、第２メモリホール７０の底部の穴径Ｒ３が拡がるので、第２メモリホール７０の上方から見たときに第１メモリホール１０の底部を十分に露出することができる。これにより、第２メモリホール７０の穴径が小さいといった加工不良が起こった場合も、その穴径を拡げることができる。
【００４０】
上述した実施形態では、積層体２０を第１メモリホール１０の加工対象とする第１被加工層に用いるとともに、積層体６０を第２メモリホール７０の加工対象とする第２被加工層に用いている。しかし、この第１被加工層およびこの第２被加工層は、それぞれ単層であってもよい。
【００４１】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４２】
１０  第１メモリホール  ２０  積層体(第１被加工層)、２１  第１膜、２２  第２膜、３０  第３膜、４１  第１犠牲膜、４２  第２犠牲膜、４３  第３犠牲膜、４４  第４犠牲膜、５０  穴部、６０  積層体(第２被加工層)、７０  第２メモリホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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