(57)【要約】【課題】読み出し走査の制御を行う回路と、シャッタ走査の制御を行う回路の両方の故障検出のための信号を出力可能な固体撮像装置を提供する。【解決手段】画素部と、画素部の各行に対応して設けられた第１の信号生成部及び第２の信号生成部と、画素部の各行に対応して設けられ、第１の信号生成部から出力された信号及び第２の信号生成部から出力された信号に基づいて、画素を駆動する駆動信号として、画素から信号を読み出すための読み出し走査用信号及び光電変換素子に電荷蓄積を開始させるためのシャッタ走査用信号を生成する駆動信号生成部と、第１の信号生成部が読み出し走査用信号を生成し、かつ、第２の信号生成部がシャッタ走査用信号を生成する第１の状態と、第１の信号生成部がシャッタ走査用信号を生成し、かつ、第２の信号生成部が読み出し走査用信号を生成する第２の状態と、を切り替える切替部と、を備える。【選択図】図３
2018137628.tif 000002
【特許請求の範囲】
【請求項１】
各々が光電変換素子を含み、複数の行をなすように配列された複数の画素を含む画素部と、
前記画素部の各行に対応して設けられた第１の信号生成部と、
前記画素部の各行に対応して設けられた第２の信号生成部と、
前記画素部の各行に対応して設けられ、前記第１の信号生成部から出力された信号及び前記第２の信号生成部から出力された信号に基づいて、前記画素を駆動する駆動信号として、前記画素から信号を読み出すための読み出し走査用信号及び前記光電変換素子に電荷蓄積を開始させるためのシャッタ走査用信号を生成する駆動信号生成部と、
前記第１の信号生成部が前記読み出し走査用信号を生成し、かつ、前記第２の信号生成部が前記シャッタ走査用信号を生成する第１の状態と、前記第１の信号生成部が前記シャッタ走査用信号を生成し、かつ、前記第２の信号生成部が前記読み出し走査用信号を生成する第２の状態と、を切り替える切替部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記画素部は、各々が参照信号を出力し、前記複数の行に属するように配列された複数の参照画素を更に含み、
同一の行に配された複数の参照画素から出力される前記参照信号は、前記複数の参照画素が属する行に関する情報を含む
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記切替部は、各行の前記第１の信号生成部を共通に制御する信号と各行の前記第２の信号生成部を共通に制御する信号とを切り替えることにより前記第１の状態と前記第２の状態とを切り替えることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記切替部は、前記画素部の各行に対応するように設けられ、
各行の前記切替部は、対応する行の前記第１の信号生成部及び前記第２の信号生成部を制御する信号を切り替えることにより前記第１の状態と前記第２の状態とを切り替えることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項５】
前記第１の信号生成部及び前記第２の信号生成部の各々は、前記駆動信号を生成する行を指定する信号を保持する保持部を更に備え、
前記保持部からの出力信号に応じて前記読み出し走査用信号又は前記読み出し走査用信号が生成されることを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記駆動信号を生成する行を指定する信号を各行の前記保持部に出力する行指定部を更に備えることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記保持部は、第１の保持部と第２の保持部とを含み、前記駆動信号を生成する行を指定する信号は、前記第１の保持部に保持され、その後、前記第１の保持部から出力された信号が前記第２の保持部に保持されることを特徴とする請求項５又は６に記載の固体撮像装置。
【請求項８】
第１の行に対応する前記保持部からの出力信号は、前記第１の行とは異なる第２の行に対応する前記保持部に入力されることを特徴とする請求項５に記載の固体撮像装置。
【請求項９】
前記切替部は、前記第１の状態と前記第２の状態の切り替えを、フレーム期間に同期する垂直同期信号が入力されるタイミングに行うことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記切替部は、前記第１の状態と前記第２の状態の切り替えを、各行の読み出しに同期する水平同期信号が入力されるタイミングに行うことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記画素部は、前記光電変換素子が遮光された遮光画素を含むことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１３】
移動体であって、
請求項１乃至１１のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する移動体制御手段と
を有することを特徴とする移動体。
【請求項１４】
各々が光電変換素子を含み、複数の行をなすように配列された複数の画素を含む画素部と、
前記画素部の各行に対応して設けられた第１の信号生成部と、
前記画素部の各行に対応して設けられた第２の信号生成部と、
前記画素部の各行に対応して設けられ、前記第１の信号生成部から出力された信号及び前記第２の信号生成部から出力された信号に基づいて、前記画素を駆動する駆動信号として、前記画素から信号を読み出すための読み出し走査用信号及び前記光電変換素子に電荷蓄積を開始させるためのシャッタ走査用信号を生成する駆動信号生成部と、
を備える固体撮像装置の制御方法であって、
前記第１の信号生成部が前記読み出し走査用信号を生成し、かつ、前記第２の信号生成部が前記シャッタ走査用信号を生成するステップと、
前記第１の信号生成部が前記シャッタ走査用信号を生成し、かつ、前記第２の信号生成部が前記読み出し走査用信号を生成するステップと、
を含むことを特徴とする固体撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の制御方法、撮像システム及び移動体に関する。
【背景技術】
【０００２】
撮像システムには、ＸＹアドレス型の固体撮像装置であるＣＭＯＳイメージセンサが用いられるものがある。撮像システムの高機能化に伴い、固体撮像装置の走査も複雑になってきている。特許文献１に記載された固体撮像装置は、走査回路として、読み出し用のシフトレジスタと電子シャッタ用のシフトレジスタを有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０４７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のように、走査回路の構成要素数が多くなると、走査回路の故障確率が高くなり得る。したがって、走査回路の故障を検出するための信号を出力可能な固体撮像装置が求められている。
【０００５】
本発明は上述の課題に鑑みてなされたものであり、読み出し走査の制御を行う回路と、シャッタ走査の制御を行う回路の両方の故障検出のための信号を出力可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る固体撮像装置は、各々が光電変換素子を含み、複数の行をなすように配列された複数の画素を含む画素部と、前記画素部の各行に対応して設けられた第１の信号生成部と、前記画素部の各行に対応して設けられた第２の信号生成部と、前記画素部の各行に対応して設けられ、前記第１の信号生成部から出力された信号及び前記第２の信号生成部から出力された信号に基づいて、前記画素を駆動する駆動信号として、前記画素から信号を読み出すための読み出し走査用信号及び前記光電変換素子に電荷蓄積を開始させるためのシャッタ走査用信号を生成する駆動信号生成部と、前記第１の信号生成部が前記読み出し走査用信号を生成し、かつ、前記第２の信号生成部が前記シャッタ走査用信号を生成する第１の状態と、前記第１の信号生成部が前記シャッタ走査用信号を生成し、かつ、前記第２の信号生成部が前記読み出し走査用信号を生成する第２の状態と、を切り替える切替部と、を備える。
【０００７】
本発明の一実施形態に係る固体撮像装置の制御方法は、各々が光電変換素子を含み、複数の行をなすように配列された複数の画素を含む画素部と、前記画素部の各行に対応して設けられた第１の信号生成部と、前記画素部の各行に対応して設けられた第２の信号生成部と、前記画素部の各行に対応して設けられ、前記第１の信号生成部から出力された信号及び前記第２の信号生成部から出力された信号に基づいて、前記画素を駆動する駆動信号として、前記画素から信号を読み出すための読み出し走査用信号及び前記光電変換素子に電荷蓄積を開始させるためのシャッタ走査用信号を生成する駆動信号生成部と、を備える固体撮像装置の制御方法であって、前記第１の信号生成部が前記読み出し走査用信号を生成し、かつ、前記第２の信号生成部が前記シャッタ走査用信号を生成するステップと、前記第１の信号生成部が前記シャッタ走査用信号を生成し、かつ、前記第２の信号生成部が前記読み出し走査用信号を生成するステップと、を含む。
【発明の効果】
【０００８】
読み出し走査の制御を行う回路と、シャッタ走査の制御を行う回路の両方の故障検出のための信号を出力可能な固体撮像装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る固体撮像装置のブロック図である。
【図２】第１実施形態に係る画素の回路図である。
【図３】第１実施形態に係る垂直走査部及び画素部のブロック図である。
【図４】第１実施形態に係る垂直走査部の駆動方法を示すタイミングチャートである。
【図５】第２実施形態に係る垂直走査部の駆動方法を示すタイミングチャートである。
【図６】第３実施形態に係る垂直走査部及び画素部のブロック図である。
【図７】第３実施形態に係る参照画素の回路図である。
【図８】第３実施形態に係る画素の動作を模式的に示すタイミングチャートである。
【図９】第４実施形態に係る垂直走査部及び画素部のブロック図である。
【図１０】第４実施形態に係る垂直走査部の駆動方法を示すタイミングチャートである。
【図１１】第５実施形態に係る垂直走査部及び画素部のブロック図である。
【図１２】第５実施形態に係る垂直走査部の駆動方法を示すタイミングチャートである。
【図１３】第６実施形態に係る撮像システムのブロック図である。
【図１４】第７実施形態に係る撮像システム及び移動体のブロック図である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
図１は、第１実施形態に係る固体撮像装置の構成例を示すブロック図である。本実施形態に係る固体撮像装置は、ＣＰＵ１１、制御部１２、垂直走査部１３、画素部１４、列回路１５、水平走査部１６及び信号出力部１７を備える。ＣＰＵ１１は、固体撮像装置全体を制御する処理部である。制御部１２は、ＣＰＵ１１からの同期信号等の制御信号を受けて動作する。画素部１４は、複数の行及び複数の列をなすように配列された、（ｎ＋１）行（ｍ＋１）列の複数の画素Ｐ（０，０）〜Ｐ（ｍ，ｎ）を備える。ここで、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。また、画素Ｐ（ｍ，ｎ）の括弧内の添字は順に列番号、行番号を示している。また、先頭行の行番号は０行目であり、先頭列の列番号は０列目であるものとする。複数の画素を総称する場合には、添字を省略して表記することもある。なお、ＣＰＵ１１は、固体撮像装置が搭載される撮像システム内、すなわち固体撮像装置の外部に設けられていてもよい。
【００１１】
垂直走査部１３は、固体撮像装置の画素部１４を駆動する駆動信号を生成する。垂直走査部１３は、制御部１２からの制御信号を受けて、画素部１４の読み出し走査と、シャッタ走査とを行う。なお、シャッタ走査とは、画素部１４の一部又は全部の行の画素に対して、順次光電変換素子を電荷蓄積状態にさせることで、電荷蓄積（露光）を開始する動作をいう。読み出し走査とは、画素部１４の一部又は全部の行の画素に対して光電変換素子に蓄積された電荷に基づく信号を順次出力させることで信号を読み出す動作をいう。
【００１２】
列回路１５は、増幅回路、アナログデジタル変換（ＡＤ変換）回路及びメモリを備える。列回路１５は、画素部１４からの信号を増幅し、ＡＤ変換を行い、デジタル信号としてメモリに保持する。水平走査部１６は、制御部１２からの制御信号を受けて、列回路１５のメモリに保持された信号を順次走査し出力する。信号出力部１７は、デジタル処理部とパラレル・シリアル変換回路とＬＶＤＳ（Low Voltage Differential Signaling）等の出力回路とを備える。信号出力部１７は、水平走査部１６から出力された信号をデジタル処理し、シリアルデータとして撮像装置の外部に出力する。なお、列回路１５がＡＤ変換の機能を有することは必須ではなく、例えば、撮像装置の外部でＡＤ変換を行うように構成を変形してもよい。この場合、水平走査部１６及び信号出力部１７の構成もアナログ信号の処理に適合するように適宜変形される。
【００１３】
図２は、本実施形態に係る画素Ｐの回路図である。図２に示す画素Ｐ（ｍ，ｎ）は、画素部１４の（ｎ＋１）行（ｍ＋１）列に配列される画素を表している。画素Ｐは、光電変換素子２１、転送トランジスタ２２、フローティングディフュージョンＦＤ、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５及び垂直出力線２６を有する。光電変換素子２１は、光電変換を行い、入射した光量に応じた電荷を生成する、フォトダイオード等の素子である。
【００１４】
転送信号ＰＴＸ（ｎ）は、ｎ行目の転送トランジスタ２２を制御する信号であり、垂直走査部１３から出力され、転送トランジスタ２２のゲートに入力される。リセット信号ＰＲＥＳ（ｎ）は、ｎ行目のリセットトランジスタ２３を制御する信号であり、垂直走査部１３から出力され、リセットトランジスタ２３のゲートに入力される。選択信号ＰＳＥＬ（ｎ）は、ｎ行目の選択トランジスタ２５を制御する信号であり、垂直走査部１３から出力され、選択トランジスタ２５のゲートに入力される。各トランジスタはゲートに入力される信号がハイレベルのときに導通状態（オン）となり、ローレベルのときに非導通状態（オフ）になるものとする。また、ハイレベルが論理値「１」に対応し、ローレベルが論理値「０」に対応するものとする。なお、各信号の括弧内の添字は行番号を示しており、複数の行に入力される信号を総称する場合には、添字を省略して表記することもある。
【００１５】
転送トランジスタ２２のソースは光電変換素子２１のカソードに接続され、転送トランジスタ２２のドレインはフローティングディフュージョンＦＤに接続される。転送トランジスタ２２は、垂直走査部１３から出力される転送信号ＰＴＸ（ｎ）によりオン又はオフに制御される。転送トランジスタ２２がオンになることにより、光電変換素子２１で生成された電荷が、増幅トランジスタ２４の入力ノードであるフローティングディフュージョンＦＤに転送される。
【００１６】
リセットトランジスタ２３のソースは、フローティングディフュージョンＦＤに接続され、リセットトランジスタ２３のドレインは、電源電位ＶＤＤを供給する電源線に接続される。リセットトランジスタ２３は、垂直走査部１３から出力されるリセット信号ＰＲＥＳ（ｎ）によりオン又はオフに制御される。リセットトランジスタ２３がオンになることにより、フローティングディフュージョンＦＤの電位がリセットされる。
【００１７】
増幅トランジスタ２４のゲートにはフローティングディフュージョンＦＤが接続される。増幅トランジスタ２４のドレインは、電源電位ＶＤＤを供給する電源線に接続され、増幅トランジスタ２４のソースは選択トランジスタ２５のドレインに接続される。
【００１８】
選択トランジスタ２５のソースは、垂直出力線２６に接続される。選択トランジスタ２５は、垂直走査部１３から出力される選択信号ＰＳＥＬ（ｎ）によりオン又はオフに制御される。選択トランジスタ２５がオンになることにより、増幅トランジスタ２４のソースが垂直出力線２６及び不図示の電流源に接続され、ソースフォロワ回路として動作する。これにより、フローティングディフュージョンＦＤの電位に応じた信号が垂直出力線２６に出力される。なお、トランジスタのソースとドレインの呼称は、トランジスタの導電型や着目する機能等に応じて異なることがあり、上述のソースとドレインとは逆の名称で呼ばれることもある。
【００１９】
図３は、本実施形態に係る垂直走査部１３及び画素部１４の構成例を示すブロック図である。垂直走査部１３は、画素部１４の各行に対応して設けられた行駆動部３１と、切替部３２と、アドレスデコーダ３３とを備える。アドレスデコーダ３３は、制御部１２で生成されたアドレス信号ｖａｄｄｒをデコードしてデコード信号ａｄｄｒ＿ｂｉｔ（０）〜ａｄｄｒ＿ｂｉｔ（ｎ）を生成し、対応する行駆動部３１に出力する。アドレス信号ｖａｄｄｒは、画素部１４の駆動される行番号を示す信号であり、デコード信号ａｄｄｒ＿ｂｉｔ（０）〜ａｄｄｒ＿ｂｉｔ（ｎ）は画素部１４の駆動される行に対応する行駆動部３１を選択するための信号である。すなわち、アドレスデコーダ３３は、画素部１４の駆動される行を指定する信号を出力する行指定部としての機能を有する。
【００２０】
以下の説明においては主として０行目の行駆動部３１の構成について説明するが、他の行の行駆動部３１も同様の構成を備える。行駆動部３１は、信号生成部３１Ａ（第１の信号生成部）と、信号生成部３１Ｂ（第２の信号生成部）と、信号合成部３４と、レベルシフト部３５とを備える。信号生成部３１Ａは、Ｄラッチ３１１Ａと信号合成部３１２Ａを備える。信号生成部３１Ｂは、Ｄラッチ３１１Ｂと信号合成部３１２Ｂを備える。信号合成部３１２Ａは、ＡＮＤ回路３１３Ａ、３１４Ａ、３１５Ａを備える。信号合成部３１２Ｂは、ＡＮＤ回路３１３Ｂ、３１４Ｂ、３１５Ｂを備える。信号合成部３４は、ＯＲ回路３４１、３４３及びＮＯＲ回路３４２を備える。
【００２１】
切替部３２は、制御部１２から入力された読み出し走査用の制御信号とシャッタ走査用の制御信号を伝送させる制御線をモード選択信号ｍｏｄｅ＿ｓｅｌに応じて切り替える複数のセレクタ３２１〜３２８を備える。読み出し走査用の制御信号は、制御信号ｒｄ＿ｇａｔｅ、ｐｓｅｌ＿ｒｄ、ｐｒｅｓ＿ｂ＿ｒｄ、ｐｔｘ＿ｒｄを含む。シャッタ走査用の制御信号は、ｓｈ＿ｇａｔｅ、ｐｓｅｌ＿ｓｈ、ｐｒｅｓ＿ｂ＿ｓｈ、ｐｔｘ＿ｓｈを含む。これらの制御信号は制御部１２で生成される。
【００２２】
切替部３２の各セレクタは、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、各セレクタの入力端子「０」に入力される信号を出力する。このとき、切替部３２は、読み出し走査用の制御信号を信号生成部３１Ａに出力し、シャッタ走査用の制御信号を信号生成部３１Ｂに出力する。本実施形態では、切替部３２は、垂直走査部１３内に１つ設けられており、各行駆動部３１に対し共通の切替制御を行う。すなわち、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、上述の読み出し走査用の制御信号は各行の信号生成部３１Ａに共通に供給され、上述の読み出し走査用の制御信号は各行の信号生成部３１Ｂに共通に供給される。
【００２３】
より具体的には、セレクタ３２１は、制御信号ｒｄ＿ｇａｔｅを選択し、制御信号ｇａｔｅ＿Ａとして、各行のＤラッチ３１１Ａのゲート入力端子Ｇに出力する。セレクタ３２２は、制御信号ｓｈ＿ｇａｔｅを選択し、制御信号ｇａｔｅ＿Ｂとして、各行のＤラッチ３１１Ｂのゲート入力端子Ｇに出力する。セレクタ３２３は、制御信号ｐｓｅｌ＿ｒｄを選択し、制御信号ｐｓｅｌ＿Ａとして、各行のＡＮＤ回路３１３Ａの一方の入力端子に出力する。セレクタ３２４は、制御信号ｐｓｅｌ＿ｓｈを選択し、制御信号ｐｓｅｌ＿Ｂとして、各行のＡＮＤ回路３１３Ｂの一方の入力端子に出力する。セレクタ３２５は、制御信号ｐｒｅｓ＿ｂ＿ｒｄを選択し、制御信号ｐｒｅｓ＿ｂ＿Ａとして、各行のＡＮＤ回路３１４Ａの一方の入力端子に出力する。セレクタ３２６は、制御信号ｐｒｅｓ＿ｂ＿ｓｈを選択し、制御信号ｐｒｅｓ＿ｂ＿Ｂとして、各行のＡＮＤ回路３１４Ｂの一方の入力端子に出力する。セレクタ３２７は、制御信号ｐｔｘ＿ｒｄを選択し、制御信号ｐｔｘ＿Ａとして、各行のＡＮＤ回路３１５Ａの一方の入力端子に出力する。セレクタ３２８は、制御信号ｐｔｘ＿ｓｈを選択し、制御信号ｐｔｘ＿Ｂとして、各行のＡＮＤ回路３１５Ｂの一方の入力端子に出力する。
【００２４】
また、切替部３２の各セレクタは、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルのとき、各セレクタの入力端子「１」に入力される信号を出力する。このとき、切替部３２は、読み出し走査用の制御信号を各行の信号生成部３１Ｂに出力し、シャッタ走査用の制御信号を各行の信号生成部３１Ａに出力する。
【００２５】
より具体的には、セレクタ３２１は、制御信号ｓｈ＿ｇａｔｅを選択し、制御信号ｇａｔｅ＿Ａとして、各行のＤラッチ３１１Ａのゲート入力端子Ｇに出力する。セレクタ３２２は、制御信号ｒｄ＿ｇａｔｅを選択し、制御信号ｇａｔｅ＿Ｂとして、各行のＤラッチ３１１Ｂのゲート入力端子Ｇに出力する。セレクタ３２３は、制御信号ｐｓｅｌ＿ｓｈを選択し、制御信号ｐｓｅｌ＿Ａとして、各行のＡＮＤ回路３１３Ａの一方の入力端子に出力する。セレクタ３２４は、制御信号ｐｓｅｌ＿ｒｄを選択し、制御信号ｐｓｅｌ＿Ｂとして、各行のＡＮＤ回路３１３Ｂの一方の入力端子に出力する。セレクタ３２５は、制御信号ｐｒｅｓ＿ｂ＿ｓｈを選択し、制御信号ｐｒｅｓ＿ｂ＿Ａとして、各行のＡＮＤ回路３１４Ａの一方の入力端子に出力する。セレクタ３２６は、制御信号ｐｒｅｓ＿ｂ＿ｒｄを選択し、制御信号ｐｒｅｓ＿ｂ＿Ｂとして、各行のＡＮＤ回路３１４Ｂの一方の入力端子に出力する。セレクタ３２７は、制御信号ｐｔｘ＿ｓｈを選択し、制御信号ｐｔｘ＿Ａとして、各行のＡＮＤ回路３１５Ａの一方の入力端子に出力する。セレクタ３２８は、制御信号ｐｔｘ＿ｒｄを選択し、制御信号ｐｔｘ＿Ｂとして、各行のＡＮＤ回路３１５Ｂの一方の入力端子に出力する。
【００２６】
アドレスデコーダ３３から出力されるデコード信号ａｄｄｒ＿ｂｉｔ（０）は、Ｄラッチ３１１Ａのデータ入力端子Ｄ及びＤラッチ３１１Ｂのデータ入力端子Ｄに入力される。Ｄラッチ３１１Ａは、ゲート入力端子Ｇに入力される制御信号ｇａｔｅ＿Ａのハイレベルのパルスに応じてデータ入力端子Ｄの入力値を記憶し、出力端子Ｑから制御信号ＬＡＴ＿Ａ（０）として出力する。制御信号ＬＡＴ＿Ａ（０）は、ＡＮＤ回路３１３Ａ、３１４Ａ、３１５Ａの他方の入力端子に入力される。Ｄラッチ３１１Ｂは、ゲート入力端子Ｇに入力される制御信号ｇａｔｅ＿Ｂのハイレベルのパルスに応じてデータ入力端子Ｄの入力値を記憶し、出力端子Ｑから制御信号ＬＡＴ＿Ｂ（０）として出力する。制御信号ＬＡＴ＿Ｂ（０）は、ＡＮＤ回路３１３Ｂ、３１４Ｂ、３１５Ｂの他方の入力端子に入力される。このように、Ｄラッチ３１１Ａ、３１１Ｂは、駆動信号を生成する行を指定するデコード信号ａｄｄｒ＿ｂｉｔ（０）〜ａｄｄｒ＿ｂｉｔ（ｎ）を保持する保持部としての機能を有する。この保持部から出力される制御信号ＬＡＴ＿Ａ（０）等に応じて読み出し走査用信号又は読み出し走査用信号が生成される。
【００２７】
ＡＮＤ回路３１３Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｓｅｌ＿Ａとの論理積をＯＲ回路３４１の一方の入力端子に出力する。ＡＮＤ回路３１３Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｓｅｌ＿Ｂとの論理積をＯＲ回路３４１の他方の入力端子に出力する。ＯＲ回路３４１は、これらの入力信号の論理和をレベルシフト部３５を介して選択信号ＰＳＥＬ（０）として０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）に対応して設けられた制御線に出力する。なお、レベルシフト部３５は、入力信号の電圧レベルを変換して出力する回路である。
【００２８】
ＡＮＤ回路３１４Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｒｅｓ＿ｂ＿Ａとの論理積をＮＯＲ回路３４２の一方の入力端子に出力する。ＡＮＤ回路３１４Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｒｅｓ＿ｂ＿Ｂとの論理積をＮＯＲ回路３４２の他方の入力端子に出力する。ＮＯＲ回路３４２は、これらの入力信号の論理和の反転値をレベルシフト部３５を介してリセット信号ＰＲＥＳ（０）として０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）に対応して設けられた制御線に出力する。
【００２９】
ＡＮＤ回路３１５Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｔｘ＿Ａとの論理積をＯＲ回路３４３の一方の入力端子に出力する。ＡＮＤ回路３１５Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｔｘ＿Ｂとの論理積をＯＲ回路３４３の他方の入力端子に出力する。ＯＲ回路３４３は、これらの入力信号の論理和をレベルシフト部３５を介して転送信号ＰＴＸ（０）として０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）に対応して設けられた制御線に出力する。このように、信号合成部３４とレベルシフト部３５は、信号生成部３１Ａから出力された信号及び信号生成部３１Ｂから出力された信号に基づいて画素を駆動する駆動信号を生成する駆動信号生成部としての機能を有する。なお、図３に示した垂直走査部１３の回路構成は一例であり、これに限られるものではない。
【００３０】
次に、本実施形態に係る固体撮像装置の駆動方法について説明する。図４は、本実施形態に係る垂直走査部１３及び画素部１４の動作の一例を示すタイミングチャートである。本駆動方法では、フレーム期間に同期する垂直同期信号ＶＤのローレベルのパルスが入力されるごとにモード選択信号ｍｏｄｅ＿ｓｅｌがローレベルとハイレベルに交互に切り替わる。なお、以下の説明において、画素部１４に出力される信号に影響しない動作については説明を省略又は簡略化することがある。
【００３１】
時刻Ｔ００において、画素部１４のシャッタ走査が開始される。時刻Ｔ００において、ＣＰＵ１１は、制御部１２に対して、垂直同期信号ＶＤ及び各行の読み出しに同期する水平同期信号ＨＤを入力する。また、同時刻にシャッタ走査開始信号ＳＨ＿ＳＴＲが入力される。なお、時刻Ｔ００において、モード選択信号ｍｏｄｅ＿ｓｅｌはローレベルとなっている（第１の状態）。そのため、制御信号ｇａｔｅ＿Ａ、ｐｓｅｌ＿Ａ、ｐｒｅｓ＿ｂ＿Ａ、ｐｔｘ＿Ａ、ＬＡＴ＿Ａ（０）〜ＬＡＴ＿Ａ（ｎ）が読み出し走査の駆動を行うための制御信号として用いられる。また、制御信号ｇａｔｅ＿Ｂ、ｐｓｅｌ＿Ｂ、ｐｒｅｓ＿ｂ＿Ｂ、ｐｔｘ＿Ｂ、ＬＡＴ＿Ｂ（０）〜ＬＡＴ＿Ｂ（ｎ）がシャッタ走査を行うための制御信号として用いられる。
【００３２】
時刻Ｔ００ａにおいて、アドレス信号ｖａｄｄｒは０であるため、デコード信号ａｄｄｒ＿ｂｉｔ（０）はハイレベルであり、デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルである。また、時刻Ｔ００ａ前後において、制御信号ｓｈ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＢとしてＤラッチ３１１Ｂのゲート入力端子Ｇに入力される。これにより、０行目のＤラッチ３１１Ｂはハイレベルを記憶し、制御信号ＬＡＴ＿Ｂ（０）をハイレベルに維持する。これは時刻Ｔ０１ａの直前まで保持される。また、デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、時刻Ｔ００ａから時刻Ｔ０１ａの期間中、制御信号ＬＡＴ＿Ｂ（１）〜ＬＡＴ＿Ｂ（ｎ）はローレベルを維持する。したがって、シャッタ走査の駆動を行うための駆動信号は０行目の行駆動部３１のみから生成される。
【００３３】
時刻Ｔ００ｃ前後において、制御信号ＬＡＴ＿Ａ（０）〜ＬＡＴ＿Ａ（ｎ）はローレベルであり、信号生成部３１Ａからの出力信号は全てローレベルであるため、また同様に１行目以降の信号生成部３１Ｂからの出力信号も全てローレベルである。そこで０行目の信号生成部３１Ｂに入力される信号についてのみ説明する。時刻Ｔ００ｃ前後において、制御信号ｐｔｘ＿ｓｈがハイレベルになり、これは制御信号ｐｔｘ＿ＢとしてＡＮＤ回路３１５Ｂの一方の入力端子に入力される。ＡＮＤ回路３１５Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｔｘ＿Ｂの論理積であるハイレベルの信号をＯＲ回路３４３に入力する（信号生成部３１Ｂによるシャッタ走査用信号の生成）。これによりＯＲ回路３４３から、レベルシフト部３５を介して出力される転送信号ＰＴＸ（０）はハイレベルになる。これにより、０行目の転送トランジスタ２２が一時的にオンになり、０行目の光電変換素子２１に蓄積された電荷がリセットされ電荷蓄積状態になるシャッタ動作が行われる。その後、０行目の光電変換素子２１での電荷の蓄積が開始される。
【００３４】
時刻Ｔ０１において、画素部１４の読み出し走査が開始される。ＣＰＵ１１は、制御部１２に対して、水平同期信号ＨＤ及び読み出し走査開始信号ＲＤ＿ＳＴＲを入力する。
【００３５】
時刻Ｔ０１ａにおいて、アドレス信号ｖａｄｄｒは１になり、デコード信号ａｄｄｒ＿ｂｉｔ（１）はハイレベルであり、デコード信号ａｄｄｒ＿ｂｉｔ（０）、ａｄｄｒ＿ｂｉｔ（２）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルである。また、時刻Ｔ０１ａ前後において、制御信号ｓｈ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＢとしてＤラッチ３１１Ｂのゲート入力端子Ｇに入力される。これにより、１行目のＤラッチ３１１Ｂはハイレベルを記憶し、制御信号ＬＡＴ＿Ｂ（１）をハイレベルに維持する。これは時刻Ｔ０２ａの直前まで保持される。また、デコード信号ａｄｄｒ＿ｂｉｔ（０）、ａｄｄｒ＿ｂｉｔ（２）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、時刻Ｔ０１ａから時刻Ｔ０２ａの期間中、制御信号ＬＡＴ＿Ｂ（０）、ＬＡＴ＿Ｂ（２）〜ＬＡＴ＿Ｂ（ｎ）はローレベルを維持する。したがって、シャッタ走査の駆動を行うための駆動信号は１行目の行駆動部３１のみから生成される。
【００３６】
時刻Ｔ０１ｂにおいて、アドレス信号ｖａｄｄｒは０になり、デコード信号ａｄｄｒ＿ｂｉｔ（０）はハイレベルであり、デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルである。また、時刻Ｔ０１ｂ前後において、制御信号ｒｄ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＡとしてＤラッチ３１１Ａのゲート入力端子Ｇに入力される。これにより、０行目のＤラッチ３１１Ａはハイレベルを記憶し、制御信号ＬＡＴ＿Ａ（０）をハイレベルに維持する。これは時刻Ｔ０２ｂの直前まで保持される。また、デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、時刻Ｔ０１ｂから時刻Ｔ０２ｂの期間中、制御信号ＬＡＴ＿Ａ（１）〜ＬＡＴ＿Ａ（ｎ）はローレベルを維持する。したがって、読み出し走査の駆動を行うための駆動信号は０行目の行駆動部３１のみから生成される。
【００３７】
時刻Ｔ０１ｃの前後において、制御信号ｐｓｅｌ＿ｒｄがハイレベルになり、これは制御信号ｐｓｅｌ＿Ａとして各行のＡＮＤ回路３１３Ａの一方の入力端子に入力される。０行目のＡＮＤ回路３１５Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｓｅｌ＿Ａの論理積であるハイレベルの信号を０行目のＯＲ回路３４１に入力する（信号生成部３１Ａによる読み出し走査用信号の生成）。これにより０行目のＯＲ回路３４１から、レベルシフト部３５を介して出力される選択信号ＰＳＥＬ（０）はハイレベルになる。０行目の選択トランジスタ２５がオンになり、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）から、垂直出力線２６に信号が読み出される。
【００３８】
また、時刻Ｔ０１ｃの前後において、制御信号ｐｒｅｓ＿ｂ＿ｒｄがハイレベルになり、これは制御信号ｐｒｅｓ＿ｂ＿Ａとして各行のＡＮＤ回路３１４Ａの一方の入力端子に入力される。０行目のＡＮＤ回路３１４Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｒｅｓ＿ｂ＿Ａの論理積であるハイレベルの信号を０行目のＮＯＲ回路３４２に入力する（信号生成部３１Ａによる読み出し走査用信号の生成）。これにより０行目のＮＯＲ回路３４２から、レベルシフト部３５を介して出力されるリセット信号ＰＲＥＳ（０）はローレベルになる。０行目のリセットトランジスタ２３がオフになり、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）のリセットが一時的に解除される。
【００３９】
また、時刻Ｔ０１ｃの前後において、制御信号ｐｔｘ＿ｒｄがハイレベルになり、これは制御信号ｐｔｘ＿Ａとして各行のＡＮＤ回路３１５Ａの一方の入力端子に入力される。０行目のＡＮＤ回路３１５Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｔｘ＿Ａの論理積であるハイレベルの信号を０行目のＯＲ回路３４３に入力する（信号生成部３１Ａによる読み出し走査用信号の生成）。これにより０行目のＯＲ回路３４３から、レベルシフト部３５を介して出力される転送信号ＰＴＸ（０）はハイレベルになる。０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の転送トランジスタ２２がオンになり、光電変換素子２１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、蓄積された電荷に応じた信号が読み出される。これらにより、０行目の読み出し動作が行われる。
【００４０】
また、時刻Ｔ０１ｃの前後において、制御信号ｐｔｘ＿ｓｈがハイレベルになり、これは制御信号ｐｔｘ＿Ｂとして各行のＡＮＤ回路３１５Ｂの一方の入力端子に入力される。１行目のＡＮＤ回路３１５Ｂは、制御信号ＬＡＴ＿Ｂ（１）と制御信号ｐｔｘ＿Ｂの論理積であるハイレベルの信号を１行目のＯＲ回路３４３に入力する（信号生成部３１Ｂによるシャッタ走査用信号の生成）。これにより１行目のＯＲ回路３４３から、レベルシフト部３５を介して出力される転送信号ＰＴＸ（１）もハイレベルになることで０行目に引き続き、１行目のシャッタ動作が行われる。
【００４１】
これ以降、アドレス信号ｖａｄｄｒに基づいて選択される行が順次下方にシフトしながら、同様の動作により画素部１４のシャッタ走査と読み出し走査が行われ、画素部１４の全ての行から信号が読み出される。このように、時刻Ｔ００から始まる走査では、信号生成部３１Ａが、画素から信号を読み出すための読み出し走査用信号を生成し、信号生成部３１Ｂが、光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成する。
【００４２】
次に、上述の時刻Ｔ００から始まる走査の次のフレームの動作を説明する。時刻Ｔ１０において、再び画素部１４のシャッタ走査が開始される。ＣＰＵ１１は、制御部１２に対して、垂直同期信号ＶＤ及び水平同期信号ＨＤを入力する。また、同時刻に、シャッタ走査開始信号ＳＨ＿ＳＴＲが入力される。また、時刻Ｔ１０において、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルに遷移する。そのため、制御信号ｇａｔｅ＿Ｂ、ｐｓｅｌ＿Ｂ、ｐｒｅｓ＿ｂ＿Ｂ、ｐｔｘ＿Ｂ、ＬＡＴ＿Ｂ（０）〜ＬＡＴ＿Ｂ（ｎ）が読み出し走査を行うための制御信号として用いられる。また、制御信号ｇａｔｅ＿Ａ、ｐｓｅｌ＿Ａ、ｐｒｅｓ＿ｂ＿Ａ、ｐｔｘ＿Ａ、ＬＡＴ＿Ａ（０）〜ＬＡＴ＿Ａ（ｎ）がシャッタ走査を行うための制御信号として用いられる。
【００４３】
時刻Ｔ１０から始まる走査において、モード選択信号ｍｏｄｅ＿ｓｅｌ以外の垂直走査部１３への入力信号と、垂直走査部１３から入力信号の動作は上述の時刻Ｔ００から始まる走査と同一である。相違点は、信号生成部３１Ａと信号生成部３１Ｂの役割が逆になっている点のみである。言い換えると、時刻Ｔ１０から始まる走査では、信号生成部３１Ａが、光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成し、信号生成部３１Ｂが画素から信号を読み出すための読み出し走査用信号を生成する。これ以外は同様であるため、説明を省略する。
【００４４】
本実施形態では、読み出し走査を行う回路（読み出し走査回路）とシャッタ走査を行う回路（シャッタ走査回路）とを有する走査回路を含む固体撮像装置において、読み出し走査回路とシャッタ走査回路の両方の故障検出が可能となる。この効果をより明確にするため、まず、故障検出について説明する。
【００４５】
故障検出は、所定の検出用画素から出力された信号と、検出用画素の出力として想定される信号とを対比して、その差が所定範囲内であるか否かを判断する等の手法により行われる。検出用画素の一例としては、例えば、光電変換素子２１が遮光された遮光画素が用いられ得る。遮光画素の出力は入射光の影響を受けないため、黒レベルに相当する信号が出力されると想定されるためである。ここでは、遮光画素が検出用画素として用いられている場合を例として説明する。
【００４６】
読み出し走査回路とシャッタ走査回路のいずれにも故障が発生していない正常動作時には、遮光画素は黒レベルに相当する小さい値を出力する。読み出し走査回路に故障がある場合には、読み出しが正常に行われなくなるため、遮光画素の出力として想定される黒レベルとは異なる信号レベルが検出される。したがって、遮光画素から読み出される信号を利用することで、読み出し走査回路の故障検出が可能である。一方、シャッタ走査回路に故障がある場合には、この手法による故障検出ができない場合がある。遮光画素から出力される信号はシャッタ走査の有無による変化量が小さく、仮にシャッタ走査が行われなかったとしても出力信号のレベルの変化が検出できない場合があるためである。このように、読み出し走査回路とシャッタ走査回路とを有する走査回路において、シャッタ走査回路の故障検出ができない可能性がある。
【００４７】
これに対し、本実施形態の垂直走査部１３においては、時刻Ｔ００から始まる走査では、信号生成部３１Ａが読み出し走査のための信号を出力し、かつ、信号生成部３１Ｂがシャッタ走査のための信号を出力する第１の状態となっている。時刻Ｔ１０から始まる走査では、信号生成部３１Ａがシャッタ走査のための信号を出力し、かつ、信号生成部３１Ｂが読み出し走査のための信号を生成する第２の状態となっている。切替部３２は、モード選択信号ｍｏｄｅ＿ｓｅｌに基づいて、第１の状態と第２の状態の切り替えを行う。したがって、一方の信号生成部に故障があった場合に、当該信号生成部がシャッタ走査のための信号を出力した場合には故障を検出できないことがある。しかしながら、状態が切り替わった別のフレームにおいて、当該信号生成部は、読み出し走査のための信号を出力するため故障を検出することができる。
【００４８】
図４のタイミングチャートを用いて具体的に説明すると、時刻Ｔ００から時刻Ｔ１０までは、信号生成部３１Ａが読み出し走査のための信号を出力しているため、信号生成部３１Ａの故障を検出することができる。また、時刻Ｔ１０以降においては、信号生成部３１Ｂが読み出し走査のための信号を出力しているため、信号生成部３１Ｂの故障を検出することができる。
【００４９】
信号生成部３１Ａに故障があった場合には、時刻Ｔ０１ｂから時刻Ｔ０２ｂの間の期間において、読み出し走査が正しく行われないため、検出用画素から出力される信号が異常値となり、故障が検出される。信号生成部３１Ｂに故障があった場合には、時刻Ｔ１１ｂから時刻Ｔ１２ｂの間の期間において、読み出し走査が正しく行われないため、検出用画素から出力される信号が異常値となり、故障が検出される。このように、本実施形態の垂直走査部１３においては、信号生成部３１Ａと信号生成部３１Ｂのいずれが故障した場合であっても、故障検出が可能になる。したがって、本実施形態によれば、読み出し走査の制御を行う回路と、電子シャッタ走査の制御を行う回路の両方の故障検出が可能な固体撮像装置が提供される。
【００５０】
また、図４に示されるように、第１の状態と第２の状態の切り替えをフレームの切り替わりのタイミングとすることにより、状態の切り替えが１フレーム当たり１回と、比較的低頻度になる。そのため、本実施形態では、切り替えに伴う消費電力を比較的少なくすることができる。
【００５１】
［第２実施形態］
図５は、本実施形態に係る垂直走査部１３及び画素部１４の動作の一例を示すタイミングチャートである。本実施形態の固体撮像装置の回路構成は第１実施形態と同様である。そのため、固体撮像装置の回路構成等の共通する部分についての説明を省略し、固体撮像装置の駆動方法の相違点のみを説明する。
【００５２】
本実施形態の駆動方法では、水平同期信号ＨＤのローレベルのパルスが入力されるごとにモード選択信号ｍｏｄｅ＿ｓｅｌがローレベルとハイレベルに交互に切り替わる点が第１実施形態と相違する。
【００５３】
時刻Ｔ００において、水平同期信号ＨＤのローレベルのパルスが入力される。また、時刻Ｔ００において、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルに遷移する。そのため、制御信号ｇａｔｅ＿Ａ、ｐｓｅｌ＿Ａ、ｐｒｅｓ＿ｂ＿Ａ、ｐｔｘ＿Ａ、ＬＡＴ＿Ａ（０）〜ＬＡＴ＿Ａ（ｎ）がシャッタ走査を行うための制御信号として用いられる。また、制御信号ｇａｔｅ＿Ｂ、ｐｓｅｌ＿Ｂ、ｐｒｅｓ＿ｂ＿Ｂ、ｐｔｘ＿Ｂ、ＬＡＴ＿Ｂ（０）〜ＬＡＴ＿Ｂ（ｎ）が読み出し走査を行うための制御信号として用いられる。すなわち、時刻Ｔ００から時刻Ｔ０１までの期間において、信号生成部３１Ａが、光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成し、信号生成部３１Ｂが画素から信号を読み出すための読み出し走査用信号を生成する。
【００５４】
時刻Ｔ０１において、水平同期信号ＨＤのローレベルのパルスが入力される。また、時刻Ｔ００において、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルに遷移する。そのため、制御信号ｇａｔｅ＿Ａ、ｐｓｅｌ＿Ａ、ｐｒｅｓ＿ｂ＿Ａ、ｐｔｘ＿Ａ、ＬＡＴ＿Ａ（０）〜ＬＡＴ＿Ａ（ｎ）が読み出し走査を行うための制御信号として用いられる。また、制御信号ｇａｔｅ＿Ｂ、ｐｓｅｌ＿Ｂ、ｐｒｅｓ＿ｂ＿Ｂ、ｐｔｘ＿Ｂ、ＬＡＴ＿Ｂ（０）〜ＬＡＴ＿Ｂ（ｎ）がシャッタ走査を行うための制御信号として用いられる。すなわち、時刻Ｔ０１から時刻Ｔ０２までの期間において、信号生成部３１Ａが、画素から信号を読み出すための読み出し走査用信号を生成し、信号生成部３１Ｂが光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成する。これ以降、水平同期信号ＨＤのローレベルのパルスが入力されるごとにモード選択信号ｍｏｄｅ＿ｓｅｌがローレベルとハイレベルに交互に切り替わる動作が繰り返される。
【００５５】
本実施形態においても第１実施形態と同様に信号生成部３１Ａと信号生成部３１Ｂの両方の故障検出を行うことが可能である。例えば、信号生成部３１Ａに故障があった場合には、時刻Ｔ０１ｂから時刻Ｔ０２ｂの間の期間において、読み出し走査が正しく行われないため、検出用画素から出力される信号が異常値となり、故障が検出される。信号生成部３１Ｂに故障があった場合には、時刻Ｔ０２ｂから時刻Ｔ０３ｂの間の期間において、読み出し走査が正しく行われないため、検出用画素から出力される信号が異常値となり、故障が検出される。したがって、本実施形態においても第１実施形態と同様に、読み出し走査の制御を行う回路と、電子シャッタ走査の制御を行う回路の両方の故障検出が可能な固体撮像装置が提供される。
【００５６】
また、本実施形態では、第１の状態と第２の状態の切り替えが水平同期信号ＨＤのローレベルのパルスが入力されるごとに行われるため、１フレーム内の画質のばらつきが小さくなる。
【００５７】
［第３実施形態］
図６は、本実施形態に係る垂直走査部１３及び画素部１４の構成例を示すブロック図である。図６に示されるように、本実施形態の垂直走査部１３の構成は、第１実施形態及び第２実施形態と同様であるため説明を省略する。また、垂直走査部１３、画素部１４以外の部分の構成は第１実施形態と同様であるため説明を省略する。
【００５８】
画素部１４は、受光画素及び参照画素の２種類の画素を含む。受光画素Ｐ（０、０）〜Ｐ（ｋ、ｎ）（ｋは、０より大きく、ｍより小さい整数）は、画素部１４の０列目からｋ列目に配される。参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）は、画素部１４のｋ＋１列目からｍ列目に配される。受光画素Ｐ（０、０）〜Ｐ（ｋ、ｎ）の構成は図２と同様であるため、説明を省略する。
【００５９】
図７（ａ）及び図７（ｂ）は、本実施形態に係る参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）の回路図である。
【００６０】
参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）は光電変換素子２１を含まず、これに代えて、転送トランジスタ２２のソースが参照電位線７１及び参照電位線７２のいずれか一方に接続される。参照電位線７１は参照電位Ｖａを供給する配線であり、参照電位線７２は参照電位Ｖｂを供給する配線である。参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）の各々は、図７（ａ）に示す第１の参照画素Ｐ（ｐ１,ｑ１）であるか、又は図７（ｂ）に示す第２の参照画素Ｐ（ｐ２,ｑ２）である。図７（ａ）に示す第１の参照画素では、転送トランジスタ２２のソースが参照電位線７１に接続されており、転送トランジスタ２２のソースには参照電位Ｖａが供給される。図７（ｂ）に示す第２の参照画素では、転送トランジスタ２２のソースが参照電位線７２に接続されており、転送トランジスタ２２のソースには参照電位Ｖｂが供給される。その他の回路構成は図２と同様であるため説明を省略する。
【００６１】
図８は、ある１行に含まれる受光画素及び参照画素における選択信号ＰＳＥＬ、リセット信号ＰＲＥＳ及び転送信号ＰＴＸの動作タイミングと、フローティングディフュージョンＦＤの電位とを示す図である。なお、行番号を示す添字は省略している。
【００６２】
時刻Ｔ１において、選択信号ＰＳＥＬがハイレベルになり、選択トランジスタ２５がオンになる。この時点で、リセット信号ＰＲＥＳはハイレベルでありリセットトランジスタ２３もオン状態である。このときの、受光画素及び参照画素のフローティングディフュージョンＦＤの電位はリセット電位Ｖｒｅｓである。その後、リセット信号ＰＲＥＳがローレベルになり、リセットトランジスタ２３がオフになる。このとき、増幅トランジスタ２４は、リセット電位Ｖｒｅｓに応じたレベルの信号（ノイズ信号）を垂直出力線２６に出力する。
【００６３】
時刻Ｔ２において、転送信号ＰＴＸがハイレベルになり、転送トランジスタ２２がオンになる。このとき、受光画素において、光電変換素子２１に蓄積された電荷がフローティングディフュージョンＦＤに転送される。これにより、フローティングディフュージョンＦＤの電位が、リセット電位Ｖｒｅｓから信号電位Ｖｓｉｇに変化する。増幅トランジスタ２４は、信号電位Ｖｓｉｇに応じたレベルの画素信号を垂直出力線２６に出力する。
【００６４】
参照電位Ｖａが供給される第１の参照画素において、転送トランジスタ２２がオンになると、フローティングディフュージョンＦＤの電位は、リセット電位Ｖｒｅｓから参照電位Ｖａに応じた電位Ｖ０に変化する。増幅トランジスタ２４は、電位Ｖ０に応じたレベルの信号を垂直出力線２６に出力する。参照電位Ｖｂが供給される第２の参照画素において、転送トランジスタ２２がオンになると、フローティングディフュージョンＦＤの電位は、リセット電位Ｖｒｅｓから参照電位Ｖｂに応じた電位Ｖ１に変化する。増幅トランジスタ２４は、電位Ｖ１に応じたレベルの信号を垂直出力線２６に出力する。
【００６５】
時刻Ｔ３において、リセット信号ＰＲＥＳがハイレベルになり、リセットトランジスタ２３がオンになる。続いて、選択信号ＰＳＥＬがローレベルになり、選択トランジスタ２５がオフになる。これにより、１行に含まれる複数の画素からの信号の読み出し動作が終了する。
【００６６】
ここで、参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）からの出力信号について詳細に説明する。図８に示されるように、電位Ｖ０に対応したレベルの出力信号が「０」を表し、電位Ｖ１に対応したレベルの出力信号が「１」を表すものとする。このときｋ＋１列目からｍ列目までの参照画素Ｐの出力信号は（ｍ−ｋ）ビットのデジタル値として取り扱うことができる。
【００６７】
以下の説明では、具体例を挙げてより理解を容易にするため、一例として、参照画素Ｐ（ｋ＋１、０）〜Ｐ（ｍ、ｎ）は１６行×４列であるものとする。しかしながら、参照画素の数はこれに限定されるものではない。
【００６８】
この場合、１つの行には、４個の参照画素が含まれている。すなわち、参照画素の出力信号は、４ビットのデジタル信号を示す。ここで、４ビットのデジタル信号は０から１５までの値を表現できるため、行番号と対応させることができる。例えば、１行目の参照画素の出力信号を、信号値「０００１」、２行目を信号値「００１０」、３行目を信号値「００１１」のようにすることにより、２進数で行番号を示す信号値を出力させることができる。言い換えると、各行の複数の参照画素から出力される参照信号が、当該参照画素の属する行に関する情報を含むデジタル信号である。このデジタル信号を参照することにより、指定された行から正常に信号が出力されたか否かを判断することができる。これにより、撮像装置の故障検出をより精度良く行うことができる。
【００６９】
なお、本実施形態のリセット信号ＰＲＥＳ、選択信号ＰＳＥＬ、転送信号ＰＴＸを生成する垂直走査部１３の駆動方法は、第１実施形態又は第２実施形態と同様とすることができる。したがって、第１実施形態又は第２実施形態と同様の効果を得ることもできる。
【００７０】
［第４実施形態］
図９は、本実施形態に係る垂直走査部１３及び画素部１４の構成例を示すブロック図である。本実施形態の垂直走査部１３は、行駆動部９１の構成と切替部９２の構成が第１実施形態と異なる。図９に示す例では画素部１４の構成は第３実施形態で述べたものと同様であるが、第１実施形態で述べた画素部１４と同様の構成であってもよい。上述の実施形態と同様の部分については説明を省略又は簡略化する。
【００７１】
以下の説明においては主として０行目の行駆動部９１の構成について説明するが、他の行の行駆動部９１も同様の構成を備える。行駆動部９１は、信号生成部９１Ａと、信号生成部９１Ｂと、信号合成部３４と、レベルシフト部３５とを備える。信号生成部９１Ａは、ＡＮＤ回路９１６Ａと、保持部９１１Ａと、信号合成部３１２Ａとを備える。信号生成部９１Ｂは、ＡＮＤ回路９１６Ｂと、保持部９１１Ｂと、信号合成部３１２Ｂとを備える。保持部９１１Ａは、ＳＲラッチ９１７ＡとＤラッチ３１１Ａとを備える。保持部９１１Ｂは、ＳＲラッチ９１７ＢとＤラッチ３１１Ｂとを備える。
【００７２】
切替部９２は、制御部１２から入力された読み出し走査用の制御信号とシャッタ走査用の制御信号を出力する制御線をモード選択信号ｍｏｄｅ＿ｓｅｌに応じて切り替える複数のセレクタ３２１〜３２８、９２１〜９２４を備える。セレクタ３２１〜３２８及びこれらに対応する制御信号については第１実施形態と同様である。本実施形態では、第１実施形態で述べた制御信号に加えて、読み出し走査用の制御信号として、制御信号ｒｄ＿ｌａｔｃｈ＿ｅｎ、ｒｄ＿ｒｅｓｅｔが切替部９２に入力される。また、シャッタ走査用の制御信号として、制御信号ｓｈ＿ｌａｔｃｈ＿ｅｎ、ｓｈ＿ｒｅｓｅｔが切替部９２に入力される。
【００７３】
モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、セレクタ９２１は、制御信号ｒｄ＿ｌａｔｃｈ＿ｅｎを選択し、制御信号ｌａｔｃｈ＿ｅｎ＿Ａとして、各行のＡＮＤ回路９１６Ａの一方の入力端子に出力する。セレクタ９２２は、制御信号ｓｈ＿ｌａｔｃｈ＿ｅｎを選択し、制御信号ｌａｔｃｈ＿ｅｎ＿Ｂとして、各行のＡＮＤ回路９１６Ｂの一方の入力端子に出力する。セレクタ９２３は、制御信号ｒｄ＿ｒｅｓｅｔを選択し、制御信号ｒｅｓｅｔ＿Ａとして、各行のＳＲラッチ９１７Ａのリセット端子Ｒに出力する。セレクタ９２４は、制御信号ｓｈ＿ｒｅｓｅｔを選択し、制御信号ｒｅｓｅｔ＿Ｂとして、各行のＳＲラッチ９１７Ｂのリセット端子Ｒに出力する。
【００７４】
モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルのとき、セレクタ９２１は、制御信号ｓｈ＿ｌａｔｃｈ＿ｅｎを選択し、制御信号ｌａｔｃｈ＿ｅｎ＿Ａとして、各行のＡＮＤ回路９１６Ａの一方の入力端子に出力する。セレクタ９２２は、制御信号ｒｄ＿ｌａｔｃｈ＿ｅｎを選択し、制御信号ｌａｔｃｈ＿ｅｎ＿Ｂとして、各行のＡＮＤ回路９１６Ｂの一方の入力端子に出力する。セレクタ９２３は、制御信号ｓｈ＿ｒｅｓｅｔを選択し、制御信号ｒｅｓｅｔ＿Ａとして、各行のＳＲラッチ９１７Ａのリセット端子Ｒに出力する。セレクタ９２４は、制御信号ｒｄ＿ｒｅｓｅｔを選択し、制御信号ｒｅｓｅｔ＿Ｂとして、各行のＳＲラッチ９１７Ｂのリセット端子Ｒに出力する。
【００７５】
ＡＮＤ回路９１６Ａの一方の入力端子には、制御信号ｌａｔｃｈ＿ｅｎ＿Ａが入力され、他方の入力端子には、デコード信号ａｄｄｒ＿ｂｉｔ（０）が入力される。ＡＮＤ回路９１６Ａはこれらの入力の論理積をＳＲラッチ９１７Ａのセット端子Ｓに出力する。ＳＲラッチ９１７Ａの出力端子Ｑからの出力は、Ｄラッチ３１１Ａのデータ入力端子Ｄに入力される。ＡＮＤ回路９１６Ｂの一方の入力端子には、制御信号ｌａｔｃｈ＿ｅｎ＿Ｂが入力され、他方の入力端子には、デコード信号ａｄｄｒ＿ｂｉｔ（０）が入力される。ＡＮＤ回路９１６Ｂはこれらの入力の論理積をＳＲラッチ９１７Ｂのセット端子Ｓに出力する。ＳＲラッチ９１７Ｂの出力端子Ｑからの出力は、Ｄラッチ３１１Ｂのデータ入力端子Ｄに入力される。Ｄラッチ３１１Ａ及びＤラッチ３１１Ｂの後段の回路は第１実施形態と同様であるため説明を省略する。
【００７６】
本実施形態の保持部９１１Ａは、１次保持回路としてＳＲラッチ９１７Ａ（第１の保持部）を備え、２次保持回路としてＤラッチ３１１Ａ（第２の保持部）を備える。本実施形態では、保持回路を２段階とすることにより、まず、駆動信号を生成する行を指定する信号は、１次保持回路に保持され、その後、１次保持回路から出力された信号が、２次保持回路に保持される。すなわち、制御信号ｇａｔｅ＿Ａによって、各行のＳＲラッチ９１７Ａで保持したデコード信号をＤラッチ３１１Ａに同時にセット（同期化）することができる。保持部９１１Ｂも同様の構成を有しており、同様の機能を備える。
【００７７】
図１０は、本実施形態に係る垂直走査部１３及び画素部１４の動作の一例を示すタイミングチャートである。図１０の駆動方法では、第２実施形態と同様に、水平同期信号ＨＤのローレベルのパルスが入力されるごとにモード選択信号ｍｏｄｅ＿ｓｅｌがローレベルとハイレベルに交互に切り替わる。したがって、以下の説明では、主として第２実施形態と異なる点について説明するものとし、重複する部分については省略又は簡略化する。
【００７８】
時刻Ｔ００において、画素部１４のシャッタ走査が開始される。時刻Ｔ００において、ＣＰＵ１１は、制御部１２に対して、垂直同期信号ＶＤ及び水平同期信号ＨＤを入力する。また、同時刻にシャッタ走査開始信号ＳＨ＿ＳＴＲが入力される。また、時刻Ｔ００において、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルに遷移する。時刻Ｔ００ａ前後において、制御信号ｓｈ＿ｒｅｓｅｔがハイレベルになり、これは制御信号ｒｅｓｅｔ＿Ａとして各行のＳＲラッチ９１７Ａのリセット端子Ｒに入力される。これにより、各行のＳＲラッチ９１７Ａがリセットされる。
【００７９】
時刻Ｔ００ｂ前後において、制御信号ｓｈ＿ｌａｔｃｈ＿ｅｎがハイレベルになり、これは制御信号ｌａｔｃｈ＿ｅｎ＿Ａとして各行のＡＮＤ回路９１６Ａの一方の入力端子に入力される。０行目のＡＮＤ回路９１６Ａは、デコード信号ａｄｄｒ＿ｂｉｔ（０）と制御信号ｌａｔｃｈ＿ｅｎ＿Ａの論理積であるハイレベルの信号を０行目のＳＲラッチ９１７Ａのセット端子Ｓに入力する。これにより、０行目のＳＲラッチ９１７Ａにはハイレベルがセットされる。デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、１行目からｎ行目のＳＲラッチ９１７Ａにはローレベルがセットされる。
【００８０】
時刻Ｔ００ｄ前後において、制御信号ｓｈ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＡとしてＤラッチ３１１Ａのゲート入力端子Ｇに入力される。これにより、０行目のＤラッチ３１１Ａは、ＳＲラッチ９１７Ａから出力されているハイレベルを記憶し、制御信号ＬＡＴ＿Ａ（０）をハイレベルに維持する。これは時刻Ｔ０２ｄの直前まで保持される。同様の動作により、時刻Ｔ００ｄから時刻Ｔ０２ｄの期間中、制御信号ＬＡＴ＿Ａ（１）〜ＬＡＴ＿Ａ（ｎ）はローレベルを維持する。このようにして、１次保持回路（ＳＲラッチ９１７Ａ）に保持された信号が２次保持回路（Ｄラッチ３１１Ａ）に取り込まれる。時刻Ｔ００ｅにおけるＤラッチ３１１Ａよりも後段の動作については第２実施形態と同様であるため説明を省略する。
【００８１】
時刻Ｔ０１において、画素部１４の読み出し走査が開始される。ＣＰＵ１１は、制御部１２に対して、水平同期信号ＨＤ及び読み出し走査開始信号ＲＤ＿ＳＴＲを入力する。時刻Ｔ０１ａ前後において、制御信号ｒｄ＿ｒｅｓｅｔがハイレベルになり、これは制御信号ｒｅｓｅｔ＿Ａとして各行のＳＲラッチ９１７Ａのリセット端子Ｒに入力される。これにより、各行のＳＲラッチ９１７Ａがリセットされる。また、同時刻において、制御信号ｓｈ＿ｒｅｓｅｔがハイレベルになり、これは制御信号ｒｅｓｅｔ＿Ｂとして各行のＳＲラッチ９１７Ｂのリセット端子Ｒに入力される。これにより、各行のＳＲラッチ９１７Ｂがリセットされる。
【００８２】
時刻Ｔ０１ｂ前後において、制御信号ｓｈ＿ｌａｔｃｈ＿ｅｎがハイレベルになり、これは制御信号ｌａｔｃｈ＿ｅｎ＿Ｂとして各行のＡＮＤ回路９１６Ｂの一方の入力端子に入力される。１行目のＡＮＤ回路９１６Ｂは、デコード信号ａｄｄｒ＿ｂｉｔ（１）と制御信号ｌａｔｃｈ＿ｅｎ＿Ｂの論理積であるハイレベルの信号を１行目のＳＲラッチ９１７Ｂのセット端子Ｓに入力する。これにより、１行目のＳＲラッチ９１７Ｂにはハイレベルがセットされる。デコード信号ａｄｄｒ＿ｂｉｔ（０）、ａｄｄｒ＿ｂｉｔ（２）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、０行目、２行目からｎ行目のＳＲラッチ９１７Ｂにはローレベルがセットされる。
【００８３】
時刻Ｔ０１ｃ前後において、制御信号ｒｄ＿ｌａｔｃｈ＿ｅｎがハイレベルになり、これは制御信号ｌａｔｃｈ＿ｅｎ＿Ａとして各行のＡＮＤ回路９１６Ａの一方の入力端子に入力される。０行目のＡＮＤ回路９１６Ａは、デコード信号ａｄｄｒ＿ｂｉｔ（０）と制御信号ｌａｔｃｈ＿ｅｎ＿Ａの論理積であるハイレベルの信号を０行目のＳＲラッチ９１７Ａのセット端子Ｓに入力する。これにより、０行目のＳＲラッチ９１７Ａにはハイレベルがセットされる。デコード信号ａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるため、１行目からｎ行目のＳＲラッチ９１７Ａにはローレベルがセットされる。
【００８４】
時刻Ｔ０１ｄ前後において、制御信号ｒｄ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＡとしてＤラッチ３１１Ａのゲート入力端子Ｇに入力される。これにより、０行目のＤラッチ３１１Ａは、ＳＲラッチ９１７Ａから出力されているハイレベルを記憶し、制御信号ＬＡＴ＿Ａ（０）をハイレベルに維持する。同様の動作により、制御信号ＬＡＴ＿Ａ（１）〜ＬＡＴ＿Ａ（ｎ）はローレベルを維持する。同時刻において、制御信号ｓｈ＿ｇａｔｅがハイレベルになり、これは制御信号ｇａｔｅ＿ＢとしてＤラッチ３１１Ｂのゲート入力端子Ｇに入力される。これにより、１行目のＤラッチ３１１Ｂは、ＳＲラッチ９１７Ｂから出力されているハイレベルを記憶し、制御信号ＬＡＴ＿Ｂ（１）をハイレベルに維持する。これは時刻Ｔ０３ｄの直前まで保持される。同様の動作により、時刻Ｔ０１ｄから時刻Ｔ０３ｄの期間中、制御信号ＬＡＴ＿Ｂ（０）、ＬＡＴ＿Ｂ（２）〜ＬＡＴ＿Ｂ（ｎ）はローレベルを維持する。このようにして、１次保持回路（ＳＲラッチ９１７Ａ、９１７Ｂ）に保持された信号が２次保持回路（Ｄラッチ３１１Ａ、３１１Ｂ）に取り込まれる。
【００８５】
時刻Ｔ０１ｅにおけるＤラッチ３１１Ａ、３１１Ｂよりも後段の動作については第２実施形態と同様であるため説明を省略する。また、時刻Ｔ２以降についても同様の動作の繰り返しであるため、説明を省略する。
【００８６】
本実施形態においても、第２実施形態と同様に、読み出し走査の制御を行う回路と、電子シャッタ走査の制御を行う回路の両方の故障検出が可能であり、かつ、１フレーム内の画質のばらつきが小さくなる効果が得られる。
【００８７】
［第５実施形態］
図１１は、本実施形態に係る垂直走査部１３及び画素部１４の構成例を示すブロック図である。本実施形態の垂直走査部１３は、上述の実施形態のアドレスデコーダ３３に代えてシフトレジスタにより構成されている点と、切替部が各行に対応するように、複数個設けられている点が上述の実施形態と異なる。図１１に示す例では画素部１４の構成は第３実施形態で述べたものと同様であるが、第１実施形態で述べた画素部１４と同様の構成であってもよい。上述の実施形態と同様の部分については説明を省略又は簡略化する。
【００８８】
垂直走査部１３は、画素部１４の各行に対応して設けられた行駆動部１１１と、切替部１１２とを備える。切替部１１２は、セレクタ１１２１、１１２２を備える。
【００８９】
行駆動部１１１は、信号生成部１１１Ａ、１１１Ｂと、信号合成部３４と、レベルシフト部３５と、切替部１１４とを備える。切替部１１４は、信号生成部１１１Ａに属するセレクタ１１５Ａ、１１６Ａ、１１７Ａと、信号生成部１１１Ｂに属するセレクタ１１５Ｂ、１１６Ｂ、１１７Ｂとを備える。
【００９０】
信号生成部１１１Ａは、Ｄフリップフロップ１１３Ａと、セレクタ１１５Ａ、１１６Ａ、１１７Ａと信号合成部３１２Ａとを備える。信号生成部１１１Ｂは、Ｄフリップフロップ１１３Ｂと、セレクタ１１５Ｂ、１１６Ｂ、１１７Ｂと信号合成部３１２Ｂとを備える。
【００９１】
切替部１１２の各セレクタは、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、各セレクタの入力端子「０」に入力される信号を出力し、ハイレベルのとき、各セレクタの入力端子「１」に入力される信号を出力する。具体的には、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、セレクタ１１２１は、読み出し走査開始信号ＲＤ＿ＳＴＲを選択し、制御信号ＬＡＴ＿Ａ＿ＩＮ（０）として、０行目のＤフリップフロップ１１３Ａのデータ入力端子Ｄに出力する。セレクタ１１２２は、シャッタ走査開始信号ＳＨ＿ＳＴＲを選択し、制御信号ＬＡＴ＿Ｂ＿ＩＮ（０）として、０行目のＤフリップフロップ１１３Ｂのデータ入力端子Ｄに出力する。
【００９２】
一方、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルのとき、セレクタ１１２１は、シャッタ走査開始信号ＳＨ＿ＳＴＲを選択し、制御信号ＬＡＴ＿Ａ＿ＩＮ（０）として、０行目のＤフリップフロップ１１３Ａのデータ入力端子Ｄに出力する。セレクタ１１２２は、読み出し走査開始信号ＲＤ＿ＳＴＲを選択し、制御信号ＬＡＴ＿Ｂ＿ＩＮ（０）として、０行目のＤフリップフロップ１１３Ｂのデータ入力端子Ｄに出力する。
【００９３】
切替部１１４の各セレクタは、モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、各セレクタの入力端子「０」に入力される信号を出力する。このとき、切替部１１４は、読み出し走査用の制御信号を信号合成部３１２Ａに出力し、シャッタ走査用の制御信号を信号合成部３１２Ｂに出力する。これを０行目の行駆動部１１１について具体的に説明する。モード選択信号ｍｏｄｅ＿ｓｅｌがローレベルのとき、セレクタ１１５Ａは、制御信号ｐｓｅｌ＿ｒｄを選択し、制御信号ｐｓｅｌ＿Ａ（０）として、ＡＮＤ回路３１３Ａの一方の入力端子に出力する。セレクタ１１６Ａは、制御信号ｐｒｅｓ＿ｂ＿ｒｄを選択し、制御信号ｐｒｅｓ＿ｂ＿Ａ（０）として、ＡＮＤ回路３１４Ａの一方の入力端子に出力する。セレクタ１１７Ａは、制御信号ｐｔｘ＿ｒｄを選択し、制御信号ｐｔｘ＿Ａ（０）として、ＡＮＤ回路３１５Ａの一方の入力端子に出力する。セレクタ１１５Ｂは、制御信号ｐｓｅｌ＿ｓｈを選択し、制御信号ｐｓｅｌ＿Ｂ（０）として、ＡＮＤ回路３１３Ｂの一方の入力端子に出力する。セレクタ１１６Ｂは、制御信号ｐｒｅｓ＿ｂ＿ｓｈを選択し、制御信号ｐｒｅｓ＿ｂ＿Ｂ（０）として、ＡＮＤ回路３１４Ｂの一方の入力端子に出力する。セレクタ１１７Ｂは、制御信号ｐｔｘ＿ｓｈを選択し、制御信号ｐｔｘ＿Ｂ（０）として、ＡＮＤ回路３１５Ｂの一方の入力端子に出力する。
【００９４】
一方、切替部１１４の各セレクタは、モード選択信号ｍｏｄｅ＿ｓｅｌがハイレベルのとき、各セレクタの入力端子「１」に入力される信号を出力する。このとき、切替部１１４は、シャッタ走査用の制御信号を信号合成部３１２Ａに出力し、読み出し走査用の制御信号を信号合成部３１２Ｂに出力する。セレクタ１１５Ａは、制御信号ｐｓｅｌ＿ｓｈを選択し、制御信号ｐｓｅｌ＿Ａ（０）として、ＡＮＤ回路３１３Ａの一方の入力端子に出力する。セレクタ１１６Ａは、制御信号ｐｒｅｓ＿ｂ＿ｓｈを選択し、制御信号ｐｒｅｓ＿ｂ＿Ａ（０）として、ＡＮＤ回路３１４Ａの一方の入力端子に出力する。セレクタ１１７Ａは、制御信号ｐｔｘ＿ｓｈを選択し、制御信号ｐｔｘ＿Ａ（０）として、ＡＮＤ回路３１５Ａの一方の入力端子に出力する。セレクタ１１５Ｂは、制御信号ｐｓｅｌ＿ｒｄを選択し、制御信号ｐｓｅｌ＿Ｂ（０）として、ＡＮＤ回路３１３Ｂの一方の入力端子に出力する。セレクタ１１６Ｂは、制御信号ｐｒｅｓ＿ｂ＿ｒｄを選択し、制御信号ｐｒｅｓ＿ｂ＿Ｂ（０）として、ＡＮＤ回路３１４Ｂの一方の入力端子に出力する。セレクタ１１７Ｂは、制御信号ｐｔｘ＿ｒｄを選択し、制御信号ｐｔｘ＿Ｂ（０）として、ＡＮＤ回路３１５Ｂの一方の入力端子に出力する。
【００９５】
各行のＤフリップフロップ１１３Ａ、１１３Ｂのクロック入力端子には、クロック信号ｃｌｋが入力される。０行目のＤフリップフロップ１１３Ａは、クロック信号ｃｌｋの立ち上がりタイミングに応じて、制御信号ＬＡＴ＿Ａ＿ＩＮ（０）を保持し、出力端子Ｑから制御信号ＬＡＴ＿Ａ（０）として出力する。０行目のＤフリップフロップ１１３Ｂは、クロック信号ｃｌｋの立ち上がりタイミングに応じて、制御信号ＬＡＴ＿Ｂ＿ＩＮ（０）を保持し、出力端子Ｑから制御信号ＬＡＴ＿Ｂ（０）として出力する。
【００９６】
制御信号ＬＡＴ＿Ａ（０）は、ＡＮＤ回路３１３Ａ、３１４Ａ、３１５Ａの他方の入力端子に入力される。更に、制御信号ＬＡＴ＿Ａ（０）は、１行目のＤフリップフロップ１１３Ａのデータ入力端子Ｄに、制御信号ＬＡＴ＿Ａ＿ＩＮ（１）として入力される。制御信号ＬＡＴ＿Ｂ（０）は、ＡＮＤ回路３１３Ｂ、３１４Ｂ、３１５Ｂの他方の入力端子に入力される。更に、制御信号ＬＡＴ＿Ｂ（０）は、１行目のＤフリップフロップ１１３Ｂのデータ入力端子Ｄに、制御信号ＬＡＴ＿Ｂ＿ＩＮ（１）として入力される。以降の行についても同様である。すなわち、ｒ行目（第１の行）の制御信号ＬＡＴ＿Ａ（ｒ）は、次の行である（ｒ＋１）行目（第２の行）のＤフリップフロップ１１３Ａのデータ入力端子Ｄに、制御信号ＬＡＴ＿Ａ＿ＩＮ（ｒ＋１）として入力される。制御信号ＬＡＴ＿Ｂ（ｒ）についても同様である。このようにして、クロック信号ｃｌｋに応じて順次各行が駆動されるシフトレジスタが構成されている。信号合成部３１２Ａ、３１２Ｂの後段の回路は第１実施形態と同様であるため説明を省略する。
【００９７】
図１２は、本実施形態に係る垂直走査部１３及び画素部１４の動作の一例を示すタイミングチャートである。図１２の駆動方法では、第１実施形態と同様に、垂直同期信号ＶＤのローレベルのパルスが入力されるごとにモード選択信号ｍｏｄｅ＿ｓｅｌがローレベルとハイレベルに交互に切り替わる。したがって、以下の説明では、主として第１実施形態と異なる点について説明するものとし、重複する部分については省略又は簡略化する。
【００９８】
時刻Ｔ００において、画素部１４のシャッタ走査が開始される。時刻Ｔ００において、ＣＰＵ１１は、制御部１２に対して、垂直同期信号ＶＤを入力する。それと同時に、シャッタ走査開始信号ＳＨ＿ＳＴＲが制御部１２から垂直走査部１３に入力される。また、時刻Ｔ００において、モード選択信号ｍｏｄｅ＿ｓｅｌはハイレベルに遷移する。
【００９９】
時刻Ｔ００ａにおいて、ＣＰＵ１１は、制御部１２に対して、クロック信号ｃｌｋのハイレベルのパルスを入力する。クロック信号ｃｌｋは、制御部１２を介して各列のＤフリップフロップ１１３Ａ、１１３Ｂのクロック入力端子に入力される。時刻Ｔ００ａにおいて、０行目のＤフリップフロップ１１３Ａは、データ入力端子Ｄに入力されるハイレベルのシャッタ走査開始信号ＳＨ＿ＳＴＲを記憶し、制御信号ＬＡＴ＿Ａ（０）をハイレベルに維持する。これは時刻Ｔ０１ａまで維持される。同期間中、１行目からｎ行目までの制御信号ＬＡＴ＿Ａ（１）〜ＬＡＴ＿Ａ（ｎ）はローレベルに維持される。したがって、シャッタ走査の駆動を行うための駆動信号は０行目の信号生成部１１１Ａのみから生成される。
【０１００】
時刻Ｔ００ｂ前後において、制御信号ｐｔｘ＿ｓｈがハイレベルになり、これは、制御信号ｐｔｘ＿Ａ（０）としてセレクタ１１７ＡからＡＮＤ回路３１５Ａの一方の入力端子に入力される。ＡＮＤ回路３１５Ａは、制御信号ＬＡＴ＿Ａ（０）と制御信号ｐｔｘ＿Ａ（０）の論理積であるハイレベルの信号をＯＲ回路３４３に入力する。これにより、第１実施形態と同様にして転送信号ＰＴＸ（０）がハイレベルになる。
【０１０１】
次に時刻Ｔ０１において、画素部１４の読み出し走査が開始される。ＣＰＵ１１は、制御部１２に対して、水平同期信号ＨＤとクロック信号ｃｌｋを入力する。それと同時に、読み出し走査開始信号ＲＤ＿ＳＴＲが制御部１２から垂直走査部１３に入力される。時刻Ｔ０１ａにおいて、０行目のＤフリップフロップ１１３Ｂは、データ入力端子Ｄに入力されるハイレベルの読み出し走査開始信号ＲＤ＿ＳＴＲを記憶し、制御信号ＬＡＴ＿Ｂ（０）をハイレベルに維持する。これは時刻Ｔ０２ａまで維持される。また、１行目のＤフリップフロップ１１３Ａは、データ入力端子Ｄに入力されるハイレベルの制御信号ＬＡＴ＿Ａ＿ＩＮ（１）を記憶し、制御信号ＬＡＴ＿Ａ（１）をハイレベルに維持する。これも時刻Ｔ０２ａまで維持される。同期間中、シャッタ走査の駆動を行うための駆動信号は１行目の信号生成部１１１Ａのみから生成され、読み出し走査の駆動を行うための駆動信号は０行目の信号生成部１１１Ｂのみから生成される。
【０１０２】
時刻Ｔ０１ｂの前後において、制御信号ｐｓｅｌ＿ｒｄがハイレベルになり、これは制御信号ｐｓｅｌ＿Ｂ（０）としてセレクタ１１５ＢからＡＮＤ回路３１３Ｂの一方の入力端子に入力される。０行目のＡＮＤ回路３１５Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｓｅｌ＿Ｂ（０）の論理積であるハイレベルの信号を０行目のＯＲ回路３４１に入力する。これにより、第１実施形態と同様にして選択信号ＰＳＥＬ（０）がハイレベルになる。
【０１０３】
また、時刻Ｔ０１ｂの前後において、制御信号ｐｒｅｓ＿ｂ＿ｒｄがハイレベルになり、これは制御信号ｐｒｅｓ＿ｂ＿Ｂ（０）として各行のＡＮＤ回路３１４Ｂの一方の入力端子に入力される。０行目のＡＮＤ回路３１４Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｒｅｓ＿ｂ＿Ｂ（０）の論理積であるハイレベルの信号を０行目のＮＯＲ回路３４２に入力する。これにより、第１実施形態と同様にしてリセット信号ＰＲＥＳ（０）がローレベルになる。
【０１０４】
また、時刻Ｔ０１ｂの前後において、制御信号ｐｔｘ＿ｒｄがハイレベルになり、これは制御信号ｐｔｘ＿Ｂ（０）として各行のＡＮＤ回路３１５Ｂの一方の入力端子に入力される。０行目のＡＮＤ回路３１５Ｂは、制御信号ＬＡＴ＿Ｂ（０）と制御信号ｐｔｘ＿Ｂ（０）の論理積であるハイレベルの信号を０行目のＯＲ回路３４３に入力する。これにより、第１実施形態と同様にして転送信号ＰＴＸ（０）がハイレベルになる。
【０１０５】
また、時刻Ｔ０１ｂの前後において、制御信号ｐｔｘ＿ｓｈがハイレベルになり、これは制御信号ｐｔｘ＿Ａ（１）として各行のＡＮＤ回路３１５Ａの一方の入力端子に入力される。１行目のＡＮＤ回路３１５Ａは、制御信号ＬＡＴ＿Ａ（１）と制御信号ｐｔｘ＿Ａ（１）の論理積であるハイレベルの信号を１行目のＯＲ回路３４３に入力する。これにより、第１実施形態と同様にして転送信号ＰＴＸ（１）がハイレベルになる。
【０１０６】
これ以降、駆動される行が順次下方にシフトしながら、同様の動作により画素部１４のシャッタ走査と読み出し走査が行われ、画素部１４の全ての行から信号が読み出される。このように、時刻Ｔ００から始まる走査では、信号生成部１１１Ａが、光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成し、信号生成部１１１Ｂが、画素から信号を読み出すための読み出し走査用信号を生成している。
【０１０７】
時刻Ｔ１０から始まる走査は、上述の時刻Ｔ００から始まる走査の次のフレームの走査である。時刻Ｔ１０から始まる走査において、モード選択信号ｍｏｄｅ＿ｓｅｌ以外の垂直走査部１３への入力信号と、垂直走査部１３からの出力信号の動作は上述の時刻Ｔ００から始まる走査と同一である。相違点は、信号生成部３１Ａと信号生成部３１Ｂの役割が逆になっている点のみである。言い換えると、時刻Ｔ１０から始まる走査では、信号生成部１１１Ａが、画素から信号を読み出すための読み出し走査用信号を生成し、信号生成部１１１Ｂが、光電変換素子２１を電荷蓄積状態にさせるためのシャッタ走査用信号を生成している。これ以外は同様であるため、説明を省略する。
【０１０８】
本実施形態においても、第１実施形態と同様に、読み出し走査の制御を行う回路と、電子シャッタ走査の制御を行う回路の両方の故障検出が可能である。また、第１実施形態と同様に、第１の状態と第２の状態の切り替えをフレームの切り替わりのタイミングとしているので、状態の切り替えが１フレーム当たり１回と、比較的低頻度になるため、切り替えに伴う消費電力を少なくすることができる。
【０１０９】
［第６実施形態］
次に、上述の実施形態による固体撮像装置を適用した装置の例を説明する。図１３は、本実施形態による撮像システム５００の構成を示すブロック図である。図１３に示す固体撮像装置４００は、上述の第１乃至第５実施形態で述べた固体撮像装置のいずれかである。固体撮像装置４００が適用可能な撮像システム５００としては、例えば、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどが挙げられる。図１３に、上述の実施形態に記載の固体撮像装置４００を適用したデジタルスチルカメラの構成例を示す。
【０１１０】
図１３に例示した撮像システム５００は、固体撮像装置４００、被写体の光学像を固体撮像装置４００に結像させるレンズ５０２、レンズ５０２を通過する光量を可変にするための絞り５０４、レンズ５０２の保護のためのバリア５０６を有する。レンズ５０２及び絞り５０４は、固体撮像装置４００に光を集光する光学系である。
【０１１１】
撮像システム５００は、また、固体撮像装置４００から出力される出力信号の処理を行う信号処理部５０８を有する。信号処理部５０８は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８は、固体撮像装置４００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。この場合、固体撮像装置４００の内部には、必ずしもＡＤ変換回路を有する必要はない。
【０１１２】
撮像システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に撮像システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。なお、記録媒体５１４は、撮像システム５００に内蔵されていてもよく、着脱可能であってもよい。
【０１１３】
更に撮像システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、固体撮像装置４００と信号処理部５０８に各種タイミング信号を出力するタイミング発生部５２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム５００は、少なくとも固体撮像装置４００と、固体撮像装置４００から出力された出力信号を処理する信号処理部５０８とを有すればよい。全体制御・演算部５１８及びタイミング発生部５２０は、上述の実施形態のＣＰＵ１１、制御部１２等の機能の一部又は全部を実施するように構成してもよい。
【０１１４】
固体撮像装置４００は、画像用信号を信号処理部５０８に出力する。信号処理部５０８は、固体撮像装置４００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８は、画像用信号を用いて、画像を生成する。
【０１１５】
第１乃至第５実施形態による固体撮像装置４００を用いて撮像システムを構成することにより、故障検出をより確実に行い得る撮像システムを実現することができる。
【０１１６】
［第７実施形態］
図１４（ａ）及び図１４（ｂ）は、本実施形態による撮像システム６００及び移動体の構成を示す図である。図１４（ａ）は、車戴カメラに関する撮像システム６００の一例を示したものである。撮像システム６００は、固体撮像装置４００を有する。固体撮像装置４００は、上述の第１乃至第５実施形態のいずれかに記載の固体撮像装置４００である。撮像システム６００は、固体撮像装置４００により取得された複数の画像データに対し、画像処理を行う画像処理部６１２と、撮像システム６００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部６１４を有する。また、撮像システム６００は、算出された視差に基づいて対象物までの距離を算出する距離計測部６１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部６１８と、を有する。ここで、視差算出部６１４や距離計測部６１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部６１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１１７】
撮像システム６００は、車両情報取得装置６２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム６００には、衝突判定部６１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ６３０が接続されている。すなわち、制御ＥＣＵ６３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム６００は、衝突判定部６１８での判定結果に基づいて、ドライバーへ警報を発する警報装置６４０とも接続されている。例えば、衝突判定部６１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ６３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置６４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１１８】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム６００で撮像する。図１４（ｂ）に、車両前方（撮像範囲６５０）を撮像する場合の撮像システム６００を示した。車両情報取得装置６２０は、撮像システム６００を動作させ撮像を実行させるように指示を送る。第１乃至第５実施形態による固体撮像装置４００を用いることにより、本実施形態の撮像システム６００は、測距の精度をより向上させることができる。
【０１１９】
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１２０】
［その他の実施形態］
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、いずれかの実施形態の一部の構成を、他の実施形態に追加した実施形態、あるいは他の実施形態の一部の構成と置換した実施形態も本発明を適用し得る実施形態であると理解されるべきである。
【０１２１】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【０１２２】
１４            画素部
２１            光電変換素子
３１Ａ、３１Ｂ  信号生成部
３２            切替部
３４            信号合成部
Ｐ（ｎ，ｍ）    画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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