(57)【要約】      （修正有）【課題】スイッチング周波数がジッタ周波数に近づくときにジッタ周波数を変調する。【解決手段】電力変換装置１００において使用される制御装置１３２は、スイッチ制御装置１３８からドライブ信号１４４を受信して、ジッタ信号１４１を生成するように結合されたジッタ生成器回路１４０を含む。スイッチ制御装置１３８は、エネルギー伝達素子１１４に結合された電力スイッチ１３４に結合される。スイッチ制御装置１３８は、電力スイッチ１３４を通るドレイン電流１４２を表す電流検出信号１３６を受信するように結合される。スイッチ制御装置１３８は、電流検出信号１３６とジッタ信号１４１とに応答して、電力スイッチ１３４のスイッチングを制御するドライブ信号１４４を生成するように結合されて、電力変換装置１００の入力から電力変換装置１００の出力へのエネルギーの伝達を制御する。【選択図】図１
2018050451.tif 000002
【特許請求の範囲】
【請求項１】
電力変換装置において使用される制御装置であって、
スイッチ制御装置からドライブ信号を受信して、ジッタ信号を生成するように結合されたジッタ生成器回路と、
エネルギー伝達素子に結合された電力スイッチに結合された前記スイッチ制御装置であって、
前記スイッチ制御装置が、前記電力スイッチを通るドレイン電流を表す電流検出信号を受信するように結合され、
前記スイッチ制御装置が、前記電流検出信号と前記ジッタ信号とに応答して、前記電力スイッチのスイッチングを制御する前記ドライブ信号を生成して、前記電力変換装置の入力から前記電力変換装置の出力へのエネルギーの伝達を制御するように結合された、
前記スイッチ制御装置と、
を備える、制御装置。
【請求項２】
前記ジッタ生成器が、前記ドライブ信号に応答して、前記ドライブ信号のパルスが第１の閾値周波数未満の周波数において検出されたか否かを示す保持信号を生成するように結合されたタイマー回路を含む、
請求項１に記載の制御装置。
【請求項３】
前記ジッタ生成器回路が、前記ジッタ信号を生成するように結合されたコンデンサを含み、
前記コンデンサが、前記ジッタ信号が第１の電圧基準未満である場合に、第１の電流源により充電されるように結合され、
前記コンデンサが、前記ジッタ信号が第２の電圧基準より大きい場合に、第２の電流源により放電されるように結合された、
請求項２に記載の制御装置。
【請求項４】
前記保持信号が、前記ドライブ信号のパルスが前記第１の閾値周波数未満の周波数において検出されたときに、前記コンデンサの充電を停止するように結合された、
請求項３に記載の制御装置。
【請求項５】
前記保持信号が、前記ドライブ信号のパルスが前記第１の閾値周波数未満の周波数において検出されたときに、前記コンデンサの放電を停止するように結合された、
請求項３に記載の制御装置。
【請求項６】
前記ジッタ信号が、三角波形である、
請求項１に記載の制御装置。
【請求項７】
前記ジッタ信号が、のこぎり波形である、
請求項１に記載の制御装置。
【請求項８】
前記ジッタ生成器回路が、
前記コンデンサの一端部に結合された第１の入力と電圧基準に結合された第２の入力とを含む比較器と、
前記比較器の反転出力に結合された第１の入力と前記タイマー回路の出力に結合された第２の入力とを含む第１の論理ゲートであって、
前記第１の論理ゲートが、第２のスイッチを有効化または無効化するように結合された、
前記第１の論理ゲートと、
前記比較器の出力に結合された第１の入力と前記タイマー回路の前記出力に結合された第２の入力とを含む第２の論理ゲートであって、
前記第２の論理ゲートが、有効化されるように、または第３のスイッチを無効化するように結合された、
前記第２の論理ゲートと、
を備える、
請求項３に記載の制御装置。
【請求項９】
前記電圧基準の値が、前記比較器の前記出力に応答して、選択される、
請求項８に記載の制御装置。
【請求項１０】
電力変換装置であって、
前記電力変換装置の入力と電源の出力との間に結合されたエネルギー伝達素子と、
制御装置と、
を備え、
前記制御装置が、
スイッチ制御装置からドライブ信号を受信して、ジッタ信号を生成するように結合されたジッタ生成器回路と、
エネルギー伝達素子に結合された電力スイッチに結合された前記スイッチ制御装置と、
を含み、
前記スイッチ制御装置が、前記電力スイッチを通るドレイン電流を表す電流検出信号を受信するように結合され、
前記スイッチ制御装置が、前記電力スイッチのスイッチングを制御する前記ドライブ信号を生成するように結合された、
電力変換装置。
【請求項１１】
前記ジッタ生成器は、前記ドライブ信号に応答して、前記ドライブ信号のパルスが第１の閾値周波数未満の周波数において検出されたか否かを示す保持信号を生成するように結合されたタイマー回路を含む、
請求項１０に記載の電力変換装置。
【請求項１２】
前記ジッタ生成器回路が、前記ジッタ信号を生成するように結合されたコンデンサを含み、
前記コンデンサが、前記ジッタ信号が第１の電圧基準未満である場合に、第１の電流源により充電されるように結合され、
前記コンデンサが、前記ジッタ信号が第２の電圧基準より大きい場合に、第２の電流源により放電されるように結合された、
請求項１１に記載の電力変換装置。
【請求項１３】
前記保持信号が、前記ドライブ信号のパルスが前記第１の閾値周波数未満の周波数において検出されたときに、前記コンデンサの充電を停止するように結合された、
請求項１２に記載の電力変換装置。
【請求項１４】
前記保持信号が、前記ドライブ信号のパルスが前記第１の閾値周波数未満の周波数において検出されたときに、前記コンデンサの放電を停止するように結合された、
請求項１２に記載の電力変換装置。
【請求項１５】
前記ジッタ信号が、三角波形である、
請求項１０に記載の電力変換装置。
【請求項１６】
前記ジッタ信号が、のこぎり波形である、
請求項１０に記載の電力変換装置。
【請求項１７】
前記ジッタ生成器回路が、
前記コンデンサの一端部に結合された第１の入力と電圧基準に結合された第２の入力とを含む比較器と、
前記比較器の反転出力に結合された第１の入力と前記タイマー回路の出力に結合された第２の入力とを含む第１の論理ゲートであって、
前記第１の論理ゲートが、第２のスイッチを有効化または無効化するように結合された、
前記第１の論理ゲートと、
前記比較器の出力に結合された第１の入力と前記タイマー回路の前記出力に結合された第２の入力とを含む第２の論理ゲートであって、
前記第２の論理ゲートが、有効化されるように、または第３のスイッチを無効化するように結合された、
前記第２の論理ゲートと、
を備える、
請求項１２に記載の電力変換装置。
【請求項１８】
前記電圧基準の値が、前記比較器の前記出力に応答して、選択される、
請求項１７に記載の電力変換装置。
【請求項１９】
前記電源の前記出力に結合されて前記電源の前記出力を整流する整流器をさらに備える、
請求項１０に記載の電力変換装置。
【請求項２０】
前記整流器が、ダイオードを備える、
請求項１９に記載の電力変換装置。
【請求項２１】
前記整流器が、前記電力変換装置の前記出力を整流するように結合されたスイッチを備える同期整流器回路である、
請求項１９に記載の電力変換装置。
【請求項２２】
前記フィードバック信号に応答して、前記電力変換装置の出力を整流する前記同期整流器回路により受信されるように結合された二次制御信号を生成するように結合された二次制御装置をさらに備える、
請求項２１に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、米国特許法第１１９条（ｅ）に規定された、２０１６年９月１５日に出願された米国仮特許出願第６２／３９４，９３０号、および、２０１６年９月１６日に出願された米国仮特許出願第６２／３９５，９４２号に基づく優先権を主張し、両出願が参照により全体として本明細書に組み込まれる。
【０００２】
本発明は、概して、電力変換装置に関し、特に、制御装置内におけるジッタ信号の変調に関する。
【背景技術】
【０００３】
電子デバイス（例えば、携帯電話、タブレット、ノートパソコンなど）は、動作に電力を使用する。現在の多くの電子機器に給電するために、高効率、小寸法、および軽量であることを理由にスイッチング電力変換装置が一般的に使用される。従来の壁のコンセント差込口は、高電圧の交流を提供する。スイッチング電力変換装置において、高電圧の交流電流（ＡＣ：ａｌｔｅｒｎａｔｉｎｇ  ｃｕｒｒｅｎｔ）入力が変換され、エネルギー伝達素子を通して負荷に、適切に調節された直流電流（ＤＣ：ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）出力を提供する。動作時、スイッチがオンとオフとに切り替えられて、デューティ比（典型的には、総スイッチング周期に対するスイッチのオン期間の比）を変化させることにより、スイッチング周波数を変化させることにより、またはスイッチング電力変換装置内におけるスイッチの単位時間あたりのオン／オフパルスの数を変化させることにより、所望の出力を提供する。
【０００４】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００５】
【図１】本発明の教示に従った、スイッチ制御装置とジッタ生成器とを含む電力変換装置を描いた概略図である。
【図２】本発明の教示に従った、ジッタ生成器回路の一例を示す概略図である。
【図３】本発明の教示に従った、タイマー回路の一例を示す概略図である。
【図４】本発明の教示に従った、ジッタ信号、保持信号、充電信号、および放電信号を示す波形の一例を描いた例示的なタイミング図である。
【図５】本発明の教示に従った、ジッタ信号と変調されたジッタ信号とを示す波形の一例を描いた例示的なタイミング図である。
【図６】本発明の一例に従った、ジッタ周波数を変調するための例示的な工程を描いたフロー図である。
【図７】本発明の教示に従った、スイッチ制御装置およびジッタ生成器を含む一次制御装置と二次制御装置とを含む電力変換装置を描いた概略図である。
【発明を実施するための形態】
【０００６】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、必ずしも一定の縮尺で描かれないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の構成要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
【０００７】
ジッタ生成器を含むスイッチ制御装置を含む制御装置を含む例示的な電力変換装置が、本明細書において説明される。以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項を記載する。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
【０００８】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれるわけではないこととが理解される。
【０００９】
説明のために、図１は、例示的な電力変換装置１００の機能ブロック図を示し、電力変換装置１００は、ＡＣ入力電圧ＶＡＣ１０２、整流器１０４、整流された電圧ＶＲＥＣＴ１０６、入力コンデンサＣＩＮ１０８、クランプ回路１１０、エネルギー伝達素子Ｔ１  １１４、エネルギー伝達素子Ｔ１  １１４の一次巻線１１２、エネルギー伝達素子Ｔ１  １１４の二次巻線１１６、電力スイッチＳ１  １３４、入力戻り１１７、整流器Ｄ１  １１８、出力戻り１１９、出力コンデンサＣ１  １２０、負荷１２６、検出回路１３０、および制御装置１３２を含むように示される。図１は、出力電圧ＶＯ１２４、出力電流ＩＯ１２２、出力量ＵＯ１２８、フィードバック信号ＵＦＢ１３１、電流検出信号１３６、およびドレイン電流ＩＤ１４２をさらに示す。制御装置１３２は、スイッチ制御装置１３８およびジッタ生成器１４０、ならびにノード１４５をさらに含む。さらに、制御装置１３２は、ジッタ信号ＵＪＴＲ１４１、および駆動信号１４４をさらに含む。
【００１０】
図１に示される例示的なスイッチング電力変換装置１００は、フライバック構成で結合され、これは、本発明の教示による利益を享受し得るスイッチング電力変換装置の一例にすぎない。スイッチング電力変換装置の他のよく知られたトポロジーおよび構成も本発明の教示による利益を享受し得ることが理解される。加えて、図１に示される例示的な電力変換装置は、絶縁電力変換装置である。非絶縁電力変換装置も本発明の教示による利益を享受し得ることが理解されなければならない。
【００１１】
電力変換装置１００は、未調節入力電圧から負荷１２６に出力電力を提供する。一実施形態において、入力電圧は、ＡＣ入力電圧ＶＡＣ１０２である。他の一実施形態において、入力電圧は、整流された電圧ＶＲＥＣＴ１０６などの整流されたＡＣ入力電圧である。整流器１０４は、整流された電圧ＶＲＥＣＴ１０６を出力する。一実施形態において、整流器１０４は、ブリッジ整流器であり得る。整流器１０４は、エネルギー伝達素子Ｔ１  １１４にさらに結合する。本発明のいくつかの実施形態において、エネルギー伝達素子Ｔ１  １１４は、結合インダクタであり得る。他の実施形態において、エネルギー伝達素子Ｔ１  １１４は、変圧器であり得る。さらなる一例において、エネルギー伝達素子Ｔ１  １１４は、インダクタであり得る。図１に示す例において、エネルギー伝達素子Ｔ１  １１４は、一次巻線１１２と二次巻線１１６との２つの巻線を含む。しかし、エネルギー伝達素子Ｔ１  １１４が、２つを上回る巻線を含み得ることが理解されなければならない。図１に示す例において、一次巻線１１２が入力巻線とみなされ得、二次巻線１１６が出力巻線とみなされ得る。一次巻線１１２は、電力スイッチＳ１  １３４にさらに結合され、電力スイッチＳ１  １３４は、入力戻り１１７にさらに結合される。
【００１２】
加えて、図１に示す例において、クランプ回路１１０は、エネルギー伝達素子Ｔ１  １１４の一次巻線１１２をまたいで結合されるように示される。入力コンデンサＣＩＮ１０８は、一次巻線１１２と電力スイッチＳ１  １３４とをまたいで結合され得る。言い換えると、入力コンデンサＣＩＮ１０８は、整流器１０４と入力戻り１１７とに結合され得る。
【００１３】
エネルギー伝達素子Ｔ１  １１４の二次巻線１１６は、整流器Ｄ１  １１８に結合される。図１に示す例において、整流器Ｄ１  １１８は、ダイオードとして例示される。図１において、出力コンデンサＣ１  １２０と負荷１２６の両方が、整流器Ｄ１  １１８に結合されるように示される。出力は、負荷１２６に提供され、調節対象出力電圧ＶＯ１２４、調節対象出力電流ＩＯ１２２、またはその２つの組み合わせとして提供され得る。
【００１４】
電力変換装置１００は、出力量ＵＯ１２８として例示される出力を調節する回路をさらに備える。概して、出力量ＵＯ１２８は、出力電圧ＶＯ１２４、出力電流ＩＯ１２２、またはその２つの組み合わせである。検出回路１３０は、出力量ＵＯ１２８を検出するように、および、出力量ＵＯ１２８を表すフィードバック信号ＵＦＢ１３１を提供するように結合される。フィードバック信号ＵＦＢ１３１は、電圧信号または電流信号であり得る。一例において、検出回路１３０は、エネルギー伝達素子Ｔ１  １１４内に含まれる別の巻線から出力量ＵＯ１２８を検出し得る。
【００１５】
他の一例において、制御装置１３２と検出回路１３０との間にガルバニック直流絶縁（図示せず）が存在し得る。ガルバニック直流絶縁は、光結合器、コンデンサ、または磁気結合などのデバイスを使用することにより実装され得る。さらなる一例において、検出回路１３０は、分圧器を使用して、電力変換装置の出力１００からの出力量ＵＯ１２８を検出し得る。
【００１６】
スイッチ制御装置１３８は、検出回路１３０に結合され、検出回路１３０からフィードバック信号ＵＦＢ１３１を受信する。スイッチ制御装置１３８は、電流検出信号１３６を受信する端子をさらに含み、電力スイッチＳ１  １３４に駆動信号ＵＤ１４４を提供する。電流検出信号１３６は、電力スイッチＳ１  １３４内のドレイン電流ＩＤ１４２を表し得る。電流検出信号１３６は、電圧信号または電流信号であり得る。加えて、スイッチ制御装置１３８は、電力スイッチＳ１  １３４に駆動信号ＵＤ１４４を提供して、様々なスイッチングパラメータを制御し、電力変換装置１００の入力から電力変換装置１００の出力へのエネルギーの伝達を制御する。このようなパラメータの例は、スイッチング周波数、スイッチング周期、デューティ比、または電力スイッチＳ１  １３４のオン期間およびオフ期間のそれぞれを含み得る。図示された例に示されるように、ジッタ生成器１４０は、スイッチ制御装置１３８からドライブ信号ＵＤ１４４を受信して、ジッタ信号ＵＪＴＲ１４１を生成するように結合される。
【００１７】
動作時、スイッチング周波数がジッタ周波数に近づくときに、ジッタ信号ＵＪＴＲ１４１が変調される。一例において、変調は周波数変調であり、これにより、ジッタ信号の周波数が変更され、振幅は同じまま残る。どのようにしてジッタ信号ＵＪＴＲ１４１が変調されるかの詳細な説明が、図２において説明される。
【００１８】
図２は、本発明の教示に従ったジッタ生成器回路２４０の一例を示す概略図である。ジッタ生成器回路２４０が図１に示すジッタ生成器回路１４０の一例であり得ることが理解され、従って、以下で参照される同様に命名および番号付けされた要素が、上述のものと同様に結合され、上述のものと同様に機能し得ることが理解される。ジッタ生成器回路２４０は、ドライブ信号ＵＤ２４４を受信して、ジッタ信号ＵＪＴＲ２４１を出力するように結合される。ジッタ生成器回路２４０は、タイマー回路２４６、比較器２４８、電流源２５０および２５２、電圧源ＶＣＣ２５４、第２のスイッチＳ２  ２５５、第３のスイッチＳ３  ２５７、ローカル戻り２５６、コンデンサＣＪＴＲ２５８、第１の論理ゲート２６０、第２の論理ゲート２６１、インバーター２６６、第４のスイッチ２６７、および第５のスイッチ２６８を含む。図２は、第１の電圧基準ＶＲＥＦ＿Ｔ２６３と第２の電圧基準ＶＲＥＦ＿Ｂ２６４とをさらに含む。
【００１９】
比較器２４８は、コンデンサＣＪＴＲ２５８の一端部に結合された第１の入力を含み、第２の入力は、電圧基準に結合される。一例において、電圧基準は、第１の電圧基準ＶＲＥＦ＿Ｔ２６３または第２の電圧基準ＶＲＥＦ＿Ｂ２６４である。電圧基準の値は、比較器２４８の出力に応答して選択される。
【００２０】
ジッタ生成器回路２４０は、比較器２４８の反転出力に結合された第１の入力と、タイマー回路２４６の保持信号ＵＨ２６５に結合された第２の入力とを含む第１の論理ゲート２６０をさらに含む。一例において、保持信号ＵＨ２６５は、アクティブロー信号である。第１の論理ゲート２６０は、第２のスイッチ２５５に結合された電流源ＩＣＨＧ２５０を有効化または無効化して、コンデンサＣＪＴＲ２５８を充電するように結合される。第１の入力を含む第２の論理ゲート２６１は、比較器２４８の出力に結合され、第２の入力は、保持信号ＵＨ２６５に結合される。第２の論理ゲート２６１は、電流源ＩＤＩＳ２５２に結合された第３のスイッチ２５７を有効化または無効化して、コンデンサＣＪＴＲ２５８を放電するように結合される。
【００２１】
動作時、比較器２４８は、ジッタ信号ＵＪＴＲ２４１が第１の電圧基準ＶＲＥＦ＿Ｔ２６３と第２の電圧基準ＶＲＥＦ＿Ｂ２６４とのいずれかより大きいか否かを判定する。ジッタ信号ＵＪＴＲ２４１が、第１の電圧基準ＶＲＥＦ＿Ｔ２６３未満である場合、コンデンサＣＪＴＲ２５８が、第１の電流源ＩＣＨＧ２５０により充電されるように結合され、ジッタ信号ＵＪＴＲ２４１が第２の電圧基準ＶＲＥＦ＿Ｂ２６４より大きい場合、コンデンサＣＪＴＲ２５８が、第２の電流源ＩＤＩＳ２５２により放電されるように結合される。タイマー回路２６５により生成された保持信号ＵＨ２６５は、規定の閾値周波数ＦＴＨ未満の周波数でドライブ信号ＵＤ２４４のパルスが検出されたとき、コンデンサＣＪＴＲ２５８の充電を停止するか、または規定の閾値周波数ＦＴＨ未満でドライブ信号ＵＤ２４４のパルスが検出されたとき、コンデンサＣＪＴＲ２５８の放電を停止するように結合される。タイマー回路２４６の論理ハイは、タイマーが時間満了していないことを示すとともに、論理ローのタイマー回路は、タイマーが時間満了したことを示す。
【００２２】
放電信号ＵＤＣＨ２６２は、スイッチ２６７に結合されて、第２の電圧基準を比較器２４８の反転入力に結合する。さらに、放電信号は、コンデンサＣＪＴＲ２５８を放電する第３のスイッチＳ３  ２５７を開閉する論理ゲート２６１の入力に結合される。タイマー回路２４６は、ドライブ信号ＵＤ２４４に応答して、ドライブ信号ＵＤ２４４のパルスが、一例において、規定の閾値周波数ＦＴＨとして知られ得る第１の閾値周波数未満の周波数で検出されたか否かを示す保持信号ＵＨ２６５を生成するように結合される。
【００２３】
加えて、放電信号ＵＤＣＨ２４８は、充電信号ＵＣＨ２５９を生成するインバーター２６６に結合される。充電信号ＵＣＨ２５９は、スイッチ２６８に結合されて、第１の電圧基準を比較器２４８の反転入力に結合する。充電信号ＵＣＨ２５９は、コンデンサＣＪＴＲ２５８を充電する第２のスイッチＳ２  ２５５を開閉する論理ゲート２６０の入力に結合される。ジッタ信号ＵＪＴＲ２４１が第１の電圧基準ＶＲＥＦ＿Ｔ２６３より大きいとき、放電信号ＵＤＣＨ２６２が論理ハイに遷移する。インバーター２６６が充電信号ＵＣＨ２５９を論理ローに遷移させ、論理ゲート２６０がスイッチ２５５を開く。充電信号ＵＣＨ２５９は、さらに第５のスイッチ２６８を開く。放電信号ＵＤＣＨ２６２は、第２の電圧基準ＶＲＥＦ＿Ｂ２６４に結合された第４のスイッチ２６７を閉じる。論理ゲート２６１は、放電信号ＵＤＣＨ２６２と保持信号ＵＨ２６５とを受信するように結合される。論理ゲート２６１に応答して、第３のスイッチ２５７が閉じる。
【００２４】
図３は、本発明の教示に従ったタイマー回路３４６の一例を示す概略図である。タイマー回路３４６が、図２に示すタイマー回路２４６の一例であり得ることが理解され、従って、以下で参照される同様に命名および番号付けされた要素が、上述のものと同様に結合され、上述のものと同様に機能し得ることが理解される。
【００２５】
図３の例に示されるように、タイマー回路３４６は、ドライブ信号ＵＤ３４４に応答して、ドライブ信号ＵＤ３４４のパルスが規定の閾値周波数ＦＴＨ未満の周波数で検出されたか否かを示す保持信号ＵＨ３６５を生成するように結合される。タイマー回路３４６は、ローカル戻り３５６、インバーター３７０、スイッチ３７２、電位ＶＰ３７４、電流源３７６、コンデンサＣＰ２  ３７８、スイッチ３７９、比較器３８０、およびワンショット回路３８１を含む。
【００２６】
比較器３８０の１つの入力は、コンデンサＣＰ２  ３７８の一端部に結合され、比較器３８０の他方の入力は、電圧基準ＶＲＥＦ３７７に結合される。スイッチングサイクルごとの開始時において、コンデンサＣＰ２  ３７８が完全に放電される。
【００２７】
動作時、ワンショット回路３８１は、ドライブ信号ＵＤ３４４を受信するように結合される。ワンショット回路３８１の出力は、スイッチ３７９を開閉するインバーター３７０に結合される。スイッチ３７９がオフであるとき、スイッチ３７２がオンであり、コンデンサＣＰ２  ３７８が、ローカル戻り３５６に放電される。コンデンサＣＰ２  ３７８は、スイッチ３７９がオンに切り替わる前に、完全に放電されなければならない。スイッチ３７９がオンであり、かつ、スイッチ３７２がオフである場合、電位ＶＰ３７４を伴う電流源３７６が、コンデンサＣＰ２  ３７８を充電する。コンデンサＣＰ２  ３７８のサイズおよび／もしくは電流源３７６の値、ならびに／または、電圧ＶＲＥＦ３７７の値は、規定の閾値周波数ＦＴＨに対応する固定期間ＴＦＴＨに対して選択され得る。コンデンサＣＰ２  ３７８の電圧が電圧基準ＶＲＥＦ３７７を上回ったとき、保持信号ＵＨ３６５が論理ローに遷移する。
【００２８】
他の一例において、タイマー回路３４６は、前述のアナログ回路の代わりにデジタル回路として実装され得る。タイマー回路３４６は、クロック入力をもつデジタルカウンターを含み得る。
【００２９】
図４は、本発明の教示に従った上述の例から理解され得るジッタ信号、保持信号、充電信号、および放電信号を示す波形の一例を描いた例示的なタイミング図である。第１のタイミング図は、ジッタ信号ＵＪＴＲ４４１を示す。第１のタイミング図における太線の波形は、変調されたジッタ波形４８４を示す。第２のタイミング図は、第１のタイミング図に示されるジッタ信号ＵＪＴＲ４４１の拡大図を示す。第３のタイミングは、ジッタ生成器回路により生成された保持信号ＵＨ４６５を示す。第４のタイミング図は、充電信号ＵＣＨ４５９を示す。第５のタイミング図は、放電信号ＵＤＣＨ４６２を示す。
【００３０】
一例において、ジッタ信号波形は、三角波形であり得る。他の例において、ジッタ信号波形は、のこぎり波形であり得る。さらなる一例において、ジッタ信号波形は、周期的な波形である。概して、変調されたジッタ信号は、元のジッタ信号と同じ振幅と、より遅い周波数とをもつ。変調されたジッタ信号ＵＪＴＲ４４１は、可変電流制限値、周波数、オン期間ＴＯＮ、およびオフ期間ＴＯＦＦなどのパラメータを調節するために使用され得る。充電期間ｔＣＨ４８２にわたるタイミング図に示されるように、時間ｔ１から時間ｔ２の間、ジッタ生成器が正の傾きをもつジッタ信号を生成する。タイマー回路は、保持信号ＵＨ４６５に対して論理ハイを生成する。コンデンサＣＪＴＲの電圧が第１の閾基準ＶＲＥＦ＿Ｔ未満であるとき、充電信号ＵＣＨ４５９は、論理ハイである。放電信号ＵＤＣＨ４６２は、論理ローである。時間ｔ２から時間ｔ３において、保持信号ＵＨ４６５が保持期間ｔＨ４８６にわたって論理ローに遷移する。ジッタ信号ＵＪＴＲ４４１は、保持期間ｔＨ４８６にわたって平らまたはゼロの傾きをもつ。充電信号ＵＣＨ４５９は論理ハイであるが、保持信号ＵＨ４６５はジッタ信号ＵＪＴＲ４４１の充電を保持する。言い換えると、保持信号ＵＨ４６５は、伝搬から充電信号ＵＣＨ４５９をゲートする。一例において、充電期間ｔＣＨ５８２と保持期間ｔＨ４８６とは同一ではない。保持期間ｔＨ４８６は閾値周期に対するスイッチング周期の間の差分として変動し得る。放電信号ＵＤＣＨ４６２は、論理ローである。
【００３１】
時間ｔ４から時間ｔ５の間、放電期間ｔＤＣＨ４８８にわたって、ジッタが負の傾きをもつジッタ信号を生成する。タイマー回路は、保持信号ＵＨ４６５の論理ハイ信号を生成する。ジッタ生成器のコンデンサＣＪＴＲの電圧ＵＪＴＲ４４４が第２の閾値基準ＶＲＥＦ＿Ｂより大きいとき、放電信号ＵＤＣＨ４６２は論理ハイである。充電信号ＵＣＨ４５９は、論理ローである。時間ｔ５から時間ｔ６において、保持期間ｔＨ４８６にわたって、保持信号が論理ローに遷移する。一例において、充電期間後の保持期間は、放電充電期間後の保持期間に等しい。他の一例において、充電期間と放電期間とが等しい一方で、保持期間は異なり得る。保持期間ｔＨ４８６中、ジッタ信号ＵＪＴＲ４４１は、傾きゼロで平らである。放電信号ＵＤＣＨ４６２が論理ハイであるが、保持信号ＵＨ４６５は、ジッタ信号ＵＪＴＲ４４１の充電を保持する。一例において、放電期間ｔＤＣＨ４８８と保持期間ｔＨ４８６とは、相互に異なり得る。充電信号ＵＣＨ４５９は、論理ローである。
【００３２】
時間ｔ７から時間ｔ８において、ジッタ信号ＵＪＴＲ４４１の正の傾きは、時間ｔ１から時間ｔ２の間に説明されたものに等しい。時間ｔ８から時間ｔ９において、ジッタ信号４４１の平らな傾きは、時間ｔ２から時間ｔ３の間に説明されたものに等しい。時間ｔ１０から時間ｔ１１において、ジッタ信号ＵＪＴＲ４４１の負の傾きは、時間ｔ４から時間ｔ５の間に説明されたものに等しい。時間ｔ１１から時間ｔ１２において、ジッタ信号ＵＪＴＲ４４１の平らな傾きは、時間ｔ５から時間ｔ６において説明されたものに等しい。
【００３３】
図５は、本発明の教示に従った、ジッタ信号ＵＪＴＲ５４１と変調されたジッタ信号５９０とを示す波形の一例を描いた他の例示的なタイミング図である。第１のタイミング図は、ジッタ信号ＵＪＴＲ５４１を示す。一例において、ジッタ信号ＵＪＴＲ５４１の波形は、のこぎり波形である。第１のタイミング図は、太線の波形として示される変調されたジッタ信号５９０をさらに示す。図示された例に示されるように、変調されたジッタ信号５９０は、元のジッタ信号ＵＪＴＲ５４１と同じ振幅をもつが、スイッチング周波数が低くされたとき、より低い周波数をもつ。ジッタ信号ＵＪＴＲ５４１に対する充電期間ｔＣＨ５８２は、常に同じである。概して、充電期間と放電期間とが等しい一方で、保持期間が異なり得る。ジッタ信号ＵＪＴＲ５４１がピーク振幅に達すると、ジッタ信号は、降下してゼロに戻る。
【００３４】
図６は、本発明の一例に従った、ジッタ周波数を変調するための例示的な工程を描いたフロー図である。工程６００において一部またはすべての工程ブロックが現れる順序は、限定とみなされてはならない。むしろ、本開示の利益を受ける当業者は、プロセスブロックのうちのいくつかが、示されない様々な順序で実行され得ること、または、さらには並列に実行され得ることを理解すると考えられる。
【００３５】
工程６００は、開始ブロック６０２から始まり、判定ブロック６０４に続く。判定ブロック６０４において、駆動信号が受信されなければならない。駆動信号が受信されない場合、工程６００は、判定ブロック６０８に進む。駆動信号が受信された場合、工程６００は、ブロック６０６に進む。ブロック６０６において、タイマー回路が再始動されて有効化される。工程６００は、判定ブロック６０４に戻る。
【００３６】
上述のように、判定ブロック６０４において駆動信号が受信されず、工程６００が判定ブロック６０８に続いた場合、判定ブロック６０８において、タイマーの現在のステータスが確認される。タイマーが時間満了していない場合、工程６００がブロック６１０に進み、ジッタ生成器のコンデンサを充電または放電する。次に、タイマーが時間満了となるまで、工程６００は、判定ブロック６０４に戻り、次に、判定ブロック６０８に戻る。判定ブロック６０８において確認されたときに、タイマーが時間満了となると、工程６００は、ブロック６１２に進む。ブロック６１２において、ジッタ生成器のコンデンサを充電／放電する保持信号が有効化される。次に、工程６００は、判定ブロック６０４に戻る。
【００３７】
図７は、本発明の教示に従った、スイッチ制御装置およびジッタ生成器を含む一次制御装置と二次制御装置とを備える電力変換装置を描いた概略図である。図示された例に示されるように、電力変換装置７００は、入力コンデンサＣＩＮ７０８、クランプ回路７１０、エネルギー伝達素子Ｔ１  ７１４、入力戻り７１７、出力戻り７１９、出力コンデンサＣ１  ７２０、出力整流器７２１、負荷７２６、検出回路７３０、および制御装置７３２をさらに含む。図７に、入力電圧ＶＩＮ７０２、出力電圧ＶＯ７２４、出力電流ＩＯ７２２、出力量ＵＯ７２８、および二次ドライブ信号７９６がさらに示される。出力整流器は、電力変換装置７００の出力を整流するように結合されたスイッチを備える同期整流器回路７２１である。
【００３８】
制御装置７３２は、一次制御装置７３３および二次制御装置７９２、ならびに一次制御装置７３３と二次制御装置７９２との間の通信リンク７９８を含むものとしてさらに図示される。一例において、一次制御装置７３３と二次制御装置７９２とは、モノリシック回路として形成され得る。図示されるように、一次制御装置７３３は、以前の図に示されるジッタ生成器回路７４０とスイッチ制御装置７３８とをさらに含む。二次制御装置７９２は、電力変換装置の出力を整流するために同期整流器回路７２１により受信されるように結合された二次制御信号７９６を生成するように結合される。
【００３９】
他の一例において、ジッタ生成器７４０は、一次制御装置７３３の代わりに二次制御装置７９２上に実装されて、出力スイッチング周波数に対して同じ効果をもたらし得る。
【００４０】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【００４１】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。従って、本明細書および図は、限定するものではなく例示的なものとみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
MODULATING JITTER FREQUENCY AS SWITCHING FREQUENCY APPROACHES JITTER FREQUENCY
CROSS-REFERENCE TO RELATED APPLICATIONS
[0001]           This application claims priority under 35 U.S.C. 119(e) to U.S. Provisional Application No. 62/394,930, filed on September 15, 2016; and to U.S. Provisional Application No. 62/395,942, filed on September 16, 2016, both of which are incorporated herein by reference in their entirety.
BACKGROUND INFORMATION
Field of the Disclosure
[0002]           The present invention relates generally to power converters, and more specifically the modulation of a jitter signal in a controller. 
Background
[0003]           Electronic devices (such as cell phones, tablets, laptops, etc.) use power to operate.  Switched mode power converters are commonly used due to their high efficiency, small size, and low weight to power many of today’s electronics.  Conventional wall sockets provide a high voltage alternating current.  In a switching power converter, a high voltage alternating current (ac) input is converted to provide a well-regulated direct current (dc) output through an energy transfer element to a load.  In operation, a switch is turned ON and OFF to provide the desired output by varying the duty cycle (typically the ratio of the on time of the switch to the total switching period), varying the switching frequency, or varying the number of on/off pulses per unit time of the switch in a switched mode power converter.
BRIEF DESCRIPTION OF THE DRAWINGS
[0004]           Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0005]           FIG. 1 is a schematic illustrating a power converter with a switch controller and jitter generator in accordance with the teachings of the present invention.
[0006]           FIG. 2 is a schematic illustrating an example of a jitter generator circuit in accordance with the teachings of the present invention.
[0007]           FIG. 3 is a schematic illustrating an example of a timer circuit in accordance with the teachings of the present invention. 
[0008]           FIG. 4 is an example timing diagram illustrating one example of waveforms that show a jitter signal, a hold signal, a charge signal, and a discharge signal in accordance with the teachings of the present invention.
[0009]           FIG. 5 is an example timing diagram illustrating one example of waveforms that show a jitter signal and a modulated jitter signal in accordance with the teachings of the present invention. 
[0010]           FIG. 6 is a flow diagram illustrating an example process for modulating the jitter frequency, in accordance with an example of the present invention.
[0011]           FIG. 7 is a schematic illustrating a power converter with a primary controller that includes a switch controller and a jitter generator and a secondary controller in accordance with the teachings of the present invention.
[0012]           Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0013]           Examples power converter including a controller with a switch controller with a jitter generator are described herein.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0014]           Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0015]           To illustrate, FIG. 1 shows a functional block diagram of an example power converter 100 is illustrated including ac input voltage VAC 102, a rectifier 104, a rectified voltage VRECT 106, an input capacitor CIN 108, a clamp circuit 110, an energy transfer element T1 114, a primary winding 112 of the energy transfer element T1 114, a secondary winding 116 of the energy transfer element T1 114, a power switch S1 134, input return 117, a rectifier D1 118, an output return 119, an output capacitor C1 120, a load 126, a sense circuit 130, and a controller 132.  FIG. 1 further illustrates an output voltage VO 124, an output current IO 122, an output quantity UO 128, a feedback signal UFB 131, a current sense signal 136, and a drain current ID 142.  Controller 132 further includes a switch controller 138 and a jitter generator 140, and a node 145.  Furthermore, controller 132 further includes a jitter signal UJTR 141, and a drive signal 144.
[0016]           The example switched mode power converter 100 illustrated in FIG. 1 is coupled in a flyback configuration, which is just one example of a switched mode power converter that may benefit from the teachings of the present invention.  It is appreciated that other known topologies and configurations of switched mode power converters may also benefit from the teachings of the present invention.  In addition, the example power converter shown in FIG. 1 is an isolated power converter.  It should be appreciated that non-isolated power converters may also benefit from the teachings of the present invention.
[0017]            The power converter 100 provides output power to the load 126 from an unregulated input voltage.  In one embodiment, the input voltage is the ac input voltage VAC 102.  In another embodiment, the input voltage is a rectified ac input voltage such as rectified voltage VRECT 106.  The rectifier 104 outputs rectified voltage VRECT 106.  In one embodiment, rectifier 104 may be a bridge rectifier.  The rectifier 104 further couples to the energy transfer element T1 114.  In some embodiments of the present invention, the energy transfer element T1 114 may be a coupled inductor.  In other embodiments, the energy transfer element T1 114 may be a transformer.  In a further example, the energy transfer element T1 114 may be an inductor.  In the example of FIG. 1, the energy transfer element T1 114 includes two windings, a primary winding 112 and a secondary winding 116.  However, it should be appreciated that the energy transfer element T1 114 may have more than two windings.  In the example of FIG. 1, primary winding 112 may be considered an input winding, and secondary winding 116 may be considered an output winding.  The primary winding 112 is further coupled to power switch S1 134, which is then further coupled to input return 117.
[0018]           In addition, the clamp circuit 110 is illustrated in the example of FIG. 1 as being coupled across the primary winding 112 of the energy transfer element T1 114.  The input capacitor CIN 108 may be coupled across the primary winding 112 and power switch S1 134.  In other words, the input capacitor CIN 108 may be coupled to the rectifier 104 and input return 117.
[0019]           Secondary winding 116 of the energy transfer element T1 114 is coupled to the rectifier D1 118.  In the example of FIG. 1, the rectifier D1 118 is exemplified as a diode.  Both the output capacitor C1 120 and the load 126 are shown in FIG. 1 as being coupled to the rectifier D1 118.  An output is provided to the load 126 and may be provided as either a regulated output voltage VO 124, regulated output current IO 122, or a combination of the two. 
[0020]           The power converter 100 further comprises circuitry to regulate the output, which is exemplified as output quantity UO 128.  In general, the output quantity UO 128 is either an output voltage VO 124, an output current IO 122, or a combination of the two.  A sense circuit 130 is coupled to sense the output quantity UO 128 and to provide feedback signal UFB 131, which is representative of the output quantity UO 128.  Feedback signal UFB 131 may be a voltage signal or a current signal.  In one example, the sense circuit 130 may sense the output quantity UO 128 from an additional winding included in the energy transfer element T1 114.
[0021]           In another example, there may be a galvanic isolation (not shown) between the controller 132 and the sense circuit 130.  The galvanic isolation could be implemented by using devices such as an opto-coupler, a capacitor or a magnetic coupling.  In a further example, the sense circuit 130 may utilize a voltage divider to sense the output quantity UO 128 from the output of the power converter 100.
[0022]            Switch controller 138 is coupled to the sense circuit 130 and receives the feedback signal UFB 131 from the sense circuit 130.  Switch controller 138 further includes terminals for receiving the current sense signal 136, and provides a drive signal UD 144 to power switch S1 134.  The current sense signal 136 may be representative of the drain current ID 142 in the power switch S1 134.  Current sense signal 136 may be a voltage signal or a current signal.  In addition, switch controller 138 provides drive signal UD 144 to the power switch S1 134 to control various switching parameters to control the transfer of energy from the input of power converter 100 to the output of power converter 100.  Examples of such parameters may include switching frequency, switching period, duty cycle, or respective ON and OFF times of the power switch S1 134.  As shown in the depicted example, the jitter generator 140 is coupled to receive a drive signal UD 144 from the switch controller 138 and generate a jitter signal UJTR 141.  
[0023]           In operation, the jitter signal UJTR 141 is modulated as switching frequency approaches the jitter frequency.  In one example, the modulation is a frequency modulation whereby the frequency of the jitter signal is changed, and the amplitude remains the same.  Further explanation of how the jitter signal UJTR 141 is modulated will be explained in FIG. 2.
[0024]           FIG. 2 is a schematic illustrating an example of a jitter generator circuit 240 in accordance with the teachings of the present invention.  It is appreciated that jitter generator circuit 240 may be an example of jitter generator circuit 140 of FIG. 1, and that similarly named and numbered elements referenced below may therefore be coupled and function similar to as described above.  The jitter generator circuit 240 is coupled to receive a drive signal UD 244 and output a jitter signal UJTR 241.  The jitter generator circuit 240 includes a timer circuit 246, a comparator 248, current sources 250 and 252, a voltage supply VCC 254, a second switch S2 255, a third switch S3 257,  a local return 256, a capacitor CJTR 258, a first logic gate 260, a second logic gate 261, an inverter 266, a fourth switch 267, and a fifth switch 268.  FIG.2 further includes a first voltage reference VREF_T  263 and a second voltage reference VREF_B 264.
[0025]           Comparator 248 includes a first input coupled to one end of the capacitor CJTR 258, and a second input is coupled to a voltage reference.  In one example, the voltage reference is a first voltage reference VREF_T 263 or a second voltage reference VREF_B 264.  The value of the voltage reference is selected in response to the output of the comparator 248.
[0026]           The jitter generator circuit 240 further includes a first logic gate 260 having a first input is coupled to an inverted output of the comparator 248, and a second input coupled to the hold signal UH 265 of the timer circuit 246.  In one example, the hold signal UH 265 is an active low signal.  The first logic gate 260 is coupled to activate or deactivate a second switch 255 coupled current source ICHG 250 to charge the capacitor CJTR 258.  A second logic gate 261 having a first input is coupled to the output of the comparator 248, and a second input is coupled to the hold signal UH 265.  The second logic gate 261 is coupled to activate or deactivate a third switch 257 coupled to current source IDIS 252 to discharge capacitor CJTR 258.
[0027]           In operation, the comparator 248 determines if the jitter signal UJTR 241 is greater than either a first voltage reference VREF_T 263 or a second voltage reference VREF_B 264.  The capacitor CJTR 258 is coupled to be charged by a first current source ICHG 250 if the jitter signal UJTR 241 is less than a first voltage reference VREF_T 263, and the capacitor CJTR 258 is coupled to be discharged by a second current source IDIS 252 if the jitter signal UJTR 241 is greater than a second voltage reference VREF_B 264.  The hold signal UH 265 generated by timer circuit 265 is coupled to cease the charging of the capacitor CJTR 258 when a pulse of the drive signal UD 244 has been detected at a frequency below a defined threshold frequency FTH, or cease the discharging of the capacitor CJTR 258 when a pulse of the drive signal UD 244 has been detected below a defined threshold frequency FTH.  A logic high of timer circuit 246 indicates the timer has not expired, while a logic low timer circuit indicates the timer has expired. 
[0028]             The discharge signal UDCH 262 is coupled to switch 267 to couple the second voltage reference to the inverting input of comparator 248.  Furthermore, the discharge signal is coupled to an input of logic gate 261 that opens and closes the third switch S3 257 that discharges the capacitor CJTR 258.  The timer circuit 246 is coupled to generate the hold signal UH 265 in response to the drive signal UD 244 to indicate whether a pulse of the drive signal UD 244 has been detected at a frequency below a first threshold frequency, which in one example can be known as a defined threshold frequency FTH. 
[0029]           In addition, the discharge signal UDCH 248 is coupled to inverter 266 to generate a charge signal UCH 259.  The charge signal UCH 259 is coupled to the switch 268, to couple the first voltage reference to the inverting input of comparator 248.  The charge signal UCH 259 is coupled to an input of logic gate 260 that opens and closes the second switch S2 255 that charges the capacitor CJTR 258.  When the jitter signal UJTR 241 is greater than a first voltage reference VREF_T 263, the discharge signal UDCH 262 transitions to a logic high.  The inverter 266 transitions the charge signal UCH 259 to a logic low, and logic gate 260 opens switch 255.  The charge signal UCH 259 also opens the fifth switch 268.  The discharge signal UDCH 262 closes the fourth switch 267 that is coupled to the second voltage reference VREF_B 264.  Logic gate 261 is coupled to receive the discharge signal UDCH 262 and the hold signal UH 265.  The third switch 257 is closed in response to logic gate 261.  
[0030]           FIG. 3 is a schematic illustrating an example of a timer circuit 346 in accordance with the teachings of the present invention.  It is appreciated that timer circuit 346 may be an example of timer circuit 246 of FIG. 2, and that similarly named and numbered elements referenced below may therefore be coupled and function similar to as described above.
[0031]            As shown in the example of FIG. 3, timer circuit 346 is coupled to generate a hold signal UH 365 in response to the drive signal UD 344 to indicate whether a pulse of the drive signal UD 344 has been detected at a frequency below the defined threshold frequency FTH.  Timer circuit 346 includes a local return 356, an inverter 370, a switch 372, a voltage potential VP 374, a current source 376, a capacitor CP2 378, a switch 379, a comparator 380, and a one shot circuit 381.
[0032]           One input of the comparator 380 is coupled to one end of capacitor CP2 378, and the other input of comparator 380 is coupled to a voltage reference VREF 377.  In the beginning of every switching cycle, the capacitor CP2 378 is completely discharged.
[0033]           In operation, the one shot circuit 381 is coupled to receive the drive signal UD 344.  The output of the one-shot circuit 381 is coupled to inverter 370, which opens and closes switch 379.  When the switch 379 is OFF, switch 372 is ON and the capacitor CP2 378 is discharged to local return 356.  The capacitor CP2 378 should be completely discharged prior to switch 379 turning ON.  When switch 379 is ON and switch 372 is OFF, current source 376 with a voltage potential VP 374 charges the capacitor CP2 378.  The size of capacitor CP2 378 and/or value of current source 376, and/or the value of voltage VREF 377 may be selected to a fixed time period TFTH that corresponds with the defined threshold frequency FTH.  The hold signal UH 365 transitions to a logic low when the voltage of the capacitor CP2 378 exceeds a voltage reference VREF 377.
[0034]           In another example, timer circuit 346 can be implemented as a digital circuit instead of an analog circuit as described previously.  The timer circuit 346 would include a digital counter with a clock input. 
[0035]           FIG. 4 is an example timing diagram illustrating one example of waveforms that show a jitter signal, a hold signal, a charge signal, and a discharge signal which may be found in the examples described above in accordance with the teachings of the present invention.  The first timing diagram illustrates a jitter signal UJTR 441.  The bold waveform in the first timing diagram illustrates a modulated jitter waveform 484.  The second timing diagram illustrates a close up of the jitter signal UJTR 441 shown in the first timing diagram.  The third timing illustrates the hold signal UH 465 generated by the jitter generator circuit.  The fourth timing diagram illustrates the charge signal UCH 459.  The fifth timing diagram illustrates the discharge signal UDCH 462.
[0036]           In one example, the jitter signal waveform can be a triangle waveform.  In other examples, the jitter signal waveform can be a sawtooth waveform.  In a further example, the jitter signal waveform is a periodic waveform.  In general, the modulated jitter signal has the same amplitude as the original jitter signal, and a slower frequency.  The modulated jitter signal UJTR 441 can be used to adjust parameters such as variable current limit, frequency, on time TON, and off time TOFF.  During time t1 to time t2, the jitter generator generates a jitter signal with a positive slope as seen in the timing diagram for a charge time tCH 482.  The timer circuit generates a logic high for hold signal UH 465.  The charge signal UCH 459 is logic high when the voltage of the capacitor CJTR is less than a first threshold reference VREF_T.  The discharge signal UDCH 462 is logic low.  At time t2 to time t3, the hold signal UH 465 transitions to a logic low for a hold time tH 486.  The jitter signal UJTR 441 includes a flat or zero slope for a hold time tH 486.  Although the charge signal UCH 459 is a logic high, the hold signal UH 465 holds charging of the jitter signal UJTR 441.  In other words, the hold signal UH 465 gates the charge signal UCH 459 from propagating.  In one example, the charge time tCH 582 and the hold time tH 486 are not identical.  The hold time tH 486 may vary as the difference between switching period versus the threshold period.  The discharge signal UDCH 462 is logic low.
[0037]           During time t4 to time t5, the jitter generates a jitter signal with a negative slope for a discharge time tDCH 488.  The timer circuit generates a logic high signal of hold signal UH 465.  The discharge signal UDCH 462 is a logic high when the voltage UJTR 444 of the capacitor CJTR of the jitter generator is greater than a second threshold reference VREF_B.  The charge signal UCH 459 is logic low.  At time t5 to time t6, the hold signal transitions to a logic low for a hold time tH 486.  In one example, the hold time after a charging time is equivalent to the hold time after a discharging charging time.  In another example, the charge and discharge times are equivalent and while the hold times can vary.  The jitter signal UJTR 441 is flat with a zero slope during the hold time tH 486.  Although the discharge signal UDCH 462 is a logic high, the hold signal UH 465 holds charging of the jitter signal UJTR 441.  In one example, the discharge time tDCH 488 and the hold time tH 486 may vary with respect to each other.  The charge signal UCH 459 is a logic low.
[0038]           At time t7 to time t8, the positive slope of the jitter signal UJTR 441 is equivalent to what was described during time t1 to time t2.  At time t8 to time t9, the flat slope of the jitter signal 441 is equivalent to what was described during time t2 to time t3.  At time t10 to time t11, the negative slope of the jitter signal UJTR 441 is equivalent to what was described during time t4 to time t5.  At time t11 to time t12, the flat slope of the jitter signal UJTR 441 is equivalent to what was described at time t5 to time t6.
[0039]           FIG. 5 is another example timing diagram illustrating one example of waveforms that show a jitter signal UJTR 541 and a modulated jitter signal 590 in accordance with the teachings of the present invention.  The first timing diagram illustrates a jitter signal UJTR 541.  In one example, the jitter signal UJTR 541 waveform is a sawtooth waveform.  The first timing diagram further illustrates a modulated jitter signal 590 that is illustrated as a bold waveform.  As shown in the depicted example, the modulated jitter signal 590 has the same amplitude as the original jitter signal UJTR 541, but lower frequency as the switching frequency is lowered.  The charge time tCH 582 for the jitter signal UJTR 541 is always the same.  In general, the charge and discharge times are equivalent and while the hold time can vary.  Once the jitter signal UJTR 541 reaches the peak amplitude, the jitter signal drops back to zero.
[0040]           FIG. 6 is a flow diagram illustrating an example process for modulating the jitter frequency, in accordance with an example of the present invention.  The order in which some or all of the process blocks appear in process 600 should not be deemed limiting.  Rather, one of ordinary skill in the art having the benefit of the present disclosure will understand that some of the process blocks may be executed in a variety of orders not illustrated, or even in parallel.
[0041]           Process 600 begins at the start block 602 and continues to decision block 604.  At decision block 604, a drive signal must be received.  If the drive signal is not received, process 600 proceeds to decision block 608.  If the drive signal is received, process 600 proceeds to block 606.  At block 606, the timer circuit is restarted and enabled.  Process 600 loops to decision block 604.  
[0042]           If the drive signal was not received at decision block 604 and process 600 continued to decision block 608 as mentioned previously, the current status of the timer is checked at decision block 608.  If the timer is not expired, process 600 proceeds to block 610 and charges or discharges the capacitor of the jitter generator.  Process 600 then loops back to decision block 604 then to decision block 608 until the timer expires.  Once the timer expires as checked at decision block 608, process 600 proceeds to block 612.  At block 612, a hold signal to charge/discharge the capacitor of the jitter generator is enabled.  Process 600 then loops back to decision block 604.
[0043]           FIG. 7 is a schematic illustrating a power converter with a primary controller that includes a switch controller and a jitter generator and a secondary controller in accordance with the teachings of the present invention.  As shown in the depicted example, power converter 700 further includes an input capacitor CIN 708, a clamp circuit 710, an energy transfer element T1 714, an input return 717, an output return 719, an output capacitor C1 720, an output rectifier 721, a load 726, a sense circuit 730, and a controller 732.  Further illustrated in FIG. 7 are the input voltage VIN 702, output voltage VO 724, output current IO 722, output quantity UO 728, and secondary drive signal 796.  The output rectifier is a synchronous rectifier circuit 721 comprising a switch that is coupled to rectify the output of the power converter 700.  
[0044]           Controller 732 is further illustrated as including the primary controller 733 and the secondary controller 792 with a communication link 798 between the primary controller 733 and the secondary controller 792.  In one example, the primary controller 733 and secondary controller 792 could be formed as a monolithic circuit.  As illustrated, the primary controller 733 further includes a jitter generator circuit 740 and a switch controller 738 as shown in the previous figures.  The secondary controller 792 is coupled to generate a secondary control signal 796 coupled to be received by the synchronous rectifier circuit 721 to rectify the output of the power converter.
[0045]           In another example, the jitter generator 740 may be implemented on the secondary controller 792 instead of the primary controller 733 to produce the same effect on the output switching frequency. 
[0046]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0047]   These modifications can be made to examples of the invention in light of the above detailed description.  The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims.  Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation.  The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
What is claimed is:
1.  A controller for use in a power converter, comprising:
a jitter generator circuit coupled to receive a drive signal from a switch controller and generate a jitter signal; and
the switch controller coupled to a power switch coupled to an energy transfer element, wherein the switch controller is coupled to receive a current sense signal representative of a drain current through the power switch, wherein the switch controller is coupled to generate the drive signal to control switching of the power switch in response to the current sense signal and the jitter signal to control a transfer of energy from an input of the power converter to an output of the power converter.
2.  The controller of claim 1, wherein the jitter generator includes a timer circuit coupled to generate a hold signal in response to the drive signal to indicate whether a pulse of the drive signal has been detected at a frequency below a first threshold frequency.
3.  The controller of claim 2, wherein the jitter generator circuit includes a capacitor coupled to generate the jitter signal, wherein the capacitor is coupled to be charged by a first current source if the jitter signal is less than a first voltage reference, and wherein the capacitor is coupled to be discharged by a second current source if the jitter signal is greater than a second voltage reference.
4.  The controller of claim 3, wherein the hold signal is coupled to cease charging of the capacitor when a pulse of the drive signal has been detected at the frequency below the first threshold frequency.
5.  The controller of claim 3, wherein the hold signal is coupled to cease discharging of the capacitor when a pulse of the drive signal has been detected at a frequency below the first threshold frequency.
6.  The controller of claim 1, wherein the jitter signal is a triangle waveform.
7.  The controller of claim 1, wherein the jitter signal is a sawtooth waveform. 
8.  The controller of claim 3, wherein the jitter generator circuit comprises:
a comparator having a first input coupled to one end of the capacitor, and a second input coupled to a voltage reference;
a first logic gate having a first input coupled to an inverted output of the comparator, and a second input coupled to the output of the timer circuit, wherein the first logic gate is coupled to activate or deactivate a second switch; and 
a second logic gate having a first input coupled to an output of the comparator, and a second input coupled to the output of the timer circuit, wherein the second logic gate is coupled to be activated or deactivate a third switch.
9.  The controller of claim 8, wherein a value of the voltage reference is selected in response to the output of the comparator.  
10.  A power converter, comprising:
an energy transfer element coupled between an input of the power converter and an output of the power supply;
a controller, wherein the controller includes:
a jitter generator circuit coupled to receive a drive signal from a switch controller and generate a jitter signal; and
the switch controller coupled to a power switch coupled to an energy transfer element, wherein the switch controller is coupled to receive a current sense signal representative of a drain current through the power switch, wherein switch controller is coupled to generate the drive signal to control switching of the power switch. 
11.  The power converter of claim 10, wherein the jitter generator includes a timer circuit coupled to generate a hold signal in response to the drive signal to indicate whether a pulse of the drive signal has been detected at a frequency below a first threshold frequency.
12.  The power converter of claim 11, wherein the jitter generator circuit includes a capacitor coupled to generate the jitter signal, wherein the capacitor is coupled to be charged by a first current source if the jitter signal is less than a first voltage reference, and wherein the capacitor is coupled to be discharged by a second current source if the jitter signal is greater than a second voltage reference.
13.  The power converter of claim 12, wherein the hold signal is coupled to cease charging of the capacitor when a pulse of the drive signal has been detected at the frequency below the first threshold frequency.
14.  The power converter of claim 12, wherein the hold signal is coupled to cease discharging of the capacitor when a pulse of the drive signal has been detected at the frequency below the first threshold frequency.
15. The power converter of claim 10, wherein the jitter signal is a triangle waveform.
16.  The power converter of claim 10, wherein the jitter signal is a sawtooth waveform.
17.  The power converter of claim 12, wherein the jitter generator circuit comprises:
a comparator having a first input coupled to a one end of the capacitor, and a second input coupled to a voltage reference;
a first logic gate having a first input coupled to an inverted output of the comparator, and a second input coupled to the output of the timer circuit, wherein the first logic gate is coupled to activate or deactivate a second switch; and 
a second logic gate having a first input coupled to an output of the comparator, and a second input coupled to the output of the timer circuit, wherein the second logic gate is coupled to be activated or deactivate a third switch.
18.  The power converter of claim 17, wherein a value of the voltage reference is selected in response to the output of the comparator.
19.  The power converter of claim 10, further comprising a rectifier coupled to the output of the power supply to rectify the output of the power supply.
20.  The power converter of claim 19, wherein the rectifier comprises a diode.
21. The power converter of claim 19, wherein the rectifier is a synchronous rectifier circuit comprising a switch coupled to rectify the output of the power converter.
22. The power converter of claim 21, further comprising a secondary controller coupled to generate a secondary control signal coupled to be received by the synchronous rectifier circuit to rectify the output of the power converter in response to the feedback signal.
A controller for use in a power converter includes a jitter generator circuit coupled to receive a drive signal from a switch controller and generate a jitter signal.  The switch controller is coupled to a power switch coupled to an energy transfer element.  The switch controller is coupled to receive a current sense signal representative of a drain current through the power switch.  The switch controller is coupled to generate the drive signal to control switching of the power switch in response to the current sense signal and the jitter signal to control a transfer of energy from an input of the power converter to an output of the power converter.
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