(57)【要約】【課題】長期間安定してデータの保持が可能な半導体装置を提供する。【解決手段】記憶素子の書き込み用トランジスタに、バックゲートを有するトランジスタを用いる。該トランジスタがｎチャネル型トランジスタである場合は、記憶の保持動作時にバックゲートに負電位を供給する。バックゲートに負電位を保持したまま、負電位の供給を停止する。バックゲートの電位上昇を検知した場合は、バックゲートに負電位を供給する。【選択図】図１
2018063743.tif 000002
【特許請求の範囲】
【請求項１】
記憶部と、電位生成部と、電位比較部と、制御部と、を有し、
前記記憶部は、トランジスタと、容量素子と、を有し、
前記トランジスタは、第１のゲートと、第２のゲートと、を有し、
前記記憶部は、
前記第１のゲートに電位を供給して前記トランジスタのオン状態またはオフ状態を制御する機能を有し、
前記記憶部は、前記トランジスタをオン状態にして前記容量素子に電荷を供給する機能を有し、
前記電位生成部は、前記第２のゲートに電位を供給する機能を有し、
前記電位比較部は、前記第２のゲートの電位と基準電位を比較する機能を有し、
前記制御部は、前記電位比較部から出力された信号に応じて、
前記電位生成部が供給する電位を決定する機能を有する半導体装置。
【請求項２】
請求項１において、
前記トランジスタをオフ状態にして、前記容量素子の電荷を保持する機能を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記トランジスタは半導体層を有し、
前記第１のゲートは、前記半導体層を介して前記第２のゲートと重なる領域を有する半導体装置。
【請求項４】
請求項３において、
前記半導体層は、酸化物半導体を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の半導体装置と、
アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、
を有する電子機器。
【請求項６】
請求項１乃至請求項４のいずれか一項に記載の半導体装置を複数有し、
分離領域を有する半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【背景技術】
【０００４】
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
特許文献１には、酸化物半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いた例が開示されている。酸化物半導体トランジスタは、トランジスタがオフ状態の時にソースとドレインの間に流れる電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないＤＲＡＭを作製することができる。
【０００６】
また、特許文献２には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
【０００７】
また、特許文献２には、酸化物半導体トランジスタに第２のゲート電極を設けて、トランジスタのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。
【０００８】
また、特許文献２および特許文献３には、上述の第２のゲートを駆動するための回路の構成例が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−１６８６３１号公報
【特許文献２】特開２０１２−０６９９３２号公報
【特許文献３】特開２０１２−１４６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
記憶素子の書き込み用トランジスタに、バックゲートを有するトランジスタを用いる。該トランジスタがｎチャネル型トランジスタである場合は、記憶の保持動作時にバックゲートに負電位を供給する。バックゲートに負電位を保持したまま、負電位の供給を停止する。バックゲートの電位上昇を検知した場合は、バックゲートに負電位を供給する。
【００１３】
本発明の一態様は、記憶部と、電位生成部と、電位比較部と、制御部と、を有し、記憶部は、トランジスタと、容量素子と、を有し、トランジスタは、第１のゲートと、第２のゲートと、を有し、記憶部は、第１のゲートに電位を供給してトランジスタのオン状態またはオフ状態を制御する機能を有し、記憶部は、トランジスタをオン状態にして容量素子に電荷を供給する機能を有し、電位生成部は、第２のゲートに電位を供給する機能を有し、電位比較部は、第２のゲートの電位と基準電位を比較する機能を有し、制御部は、電位比較部から出力された信号に応じて、電位生成部が供給する電位を決定する機能を有する半導体装置である。
【００１４】
また、上記半導体装置は、トランジスタをオフ状態にして、容量素子の電荷を保持する機能を有する。第１のゲートはトランジスタのゲートとして機能できる。また、第２のゲートはトランジスタのバックゲートとして機能できる。第１のゲートは半導体層を介して第２のゲートと重なる領域を有する。
【００１５】
トランジスタの半導体層は、酸化物半導体を含むことが好ましい。
【００１６】
本発明の一態様は、上記の半導体装置と、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器である。
【００１７】
本発明の一態様は、複数の半導体装置と、分離領域と、を有する半導体ウエハである。
【発明の効果】
【００１８】
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。本発明の一態様により、情報の書き込み速度が速い半導体装置を提供できる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供できる。本発明の一態様により、新規な半導体装置を提供できる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】半導体装置の回路構成を示すブロック図。
【図２】記憶素子に用いる回路の一例を示す図。
【図３】負電位生成部に用いる回路の一例を示す図。
【図４】電位保持部およびレベルシフタに用いる回路の一例を示す図。
【図５】電位比較部に用いる回路の一例を示す図。
【図６】電位比較部に用いる回路の一例を示す図。
【図７】半導体装置の動作例を示すフローチャート。
【図８】半導体装置の動作例を示すフローチャート。
【図９】半導体装置の回路構成を示すブロック図。
【図１０】トランジスタの一例を説明する図。
【図１１】トランジスタ特性の一例を説明する図。
【図１２】トランジスタの一例を説明する図。
【図１３】トランジスタの一例を説明する図。
【図１４】トランジスタの一例を説明する図。
【図１５】トランジスタの一例を説明する図。
【図１６】トランジスタの一例を説明する図。
【図１７】トランジスタの一例を説明する図。
【図１８】トランジスタの一例を説明する図。
【図１９】トランジスタの一例を説明する図。
【図２０】トランジスタの一例を説明する図。
【図２１】トランジスタの一例を説明する図。
【図２２】トランジスタの一例を説明する図。
【図２３】エネルギーバンド構造を説明する図。
【図２４】ＣＰＵの構成例を示すブロック図。
【図２５】本発明の一態様に係るＲＦタグのブロック図。
【図２６】本発明の一態様に係るＲＦタグの使用例を説明する図。
【図２７】撮像装置の構成例を説明する図。
【図２８】周辺回路の構成例を説明する図。
【図２９】撮像装置の構成例を説明する図。
【図３０】撮像装置の一例を示す回路図。
【図３１】撮像装置の構成例を示す図。
【図３２】撮像装置の構成例を示す図。
【図３３】本発明の一態様に係る半導体ウエハの上面図。
【図３４】電子部品の作製工程例を説明するフローチャートおよび斜視模式図。
【図３５】表示装置の一例を説明する図。
【図３６】表示装置の一例を説明する図。
【図３７】駆動回路の構成例を説明する図。
【図３８】表示装置の一例を説明する図。
【図３９】表示装置の一例を説明する図。
【図４０】表示モジュールの一例を説明する図。
【図４１】本発明の一態様に係る電子機器を説明する図。
【図４２】本発明の一態様に係る電子機器を説明する図。
【図４３】本発明に係る酸化物半導体の原子数比の範囲を説明する図。
【図４４】ＩｎＭＺｎＯ４の結晶を説明する図。
【図４５】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４６】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図４７】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４８】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４９】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図５０】エネルギーバンド構造を説明する図。
【図５１】実施例１に係る図。
【図５２】実施例１に係る図。
【図５３】実施例２に係る図。
【図５４】実施例２に係る図。
【図５５】実施例２に係る図。
【図５６】実施例２に係る図。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【００２２】
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
【００２３】
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
【００２４】
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【００２５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２６】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【００２７】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
【００２８】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２９】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００３０】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３１】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３２】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体層の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
【００３３】
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３４】
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
【００３５】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３６】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３７】
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３９】
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【００４０】
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
【００４１】
また、本明細書等において、高電源電位ＶＤＤ（「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【００４２】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４３】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置１００について、図面を参酌しながら説明する。図１は半導体装置１００の回路構成を示すブロック図である。
【００４５】
＜半導体装置１００の回路構成＞
半導体装置１００は、負電位生成部１０１（負電位生成部１０１ａ、負電位生成部１０１ｂ）、電位保持部１０２、バックゲート制御信号生成部１０３、レベルシフタ１０４（レベルシフタ１０４ａ、レベルシフタ１０４ｂ）、電位比較部１０６、制御部１０７、クロック生成部１０８、および記憶部１１０を有する。
【００４６】
負電位生成部１０１ａは電位保持部１０２と電気的に接続され、電位保持部１０２はノード１２１を介して、記憶部１１０および電位比較部１０６と電気的に接続される。負電位生成部１０１ｂはノード１２２を介して電位比較部１０６と電気的に接続される。バックゲート制御信号生成部１０３はレベルシフタ１０４ａおよびレベルシフタ１０４ｂと電気的に接続される。レベルシフタ１０４ａはノード１２１と電気的に接続され、レベルシフタ１０４ｂはノード１２２と電気的に接続される。クロック生成部１０８は制御部１０７と電気的に接続される。制御部１０７は負電位生成部１０１および電位比較部１０６と電気的に接続される。
【００４７】
〔記憶部１１０〕
記憶部１１０は複数の記憶素子を有する。記憶素子として用いることができる回路の一例を図２（Ａ）、図２（Ｂ）に示す。
【００４８】
図２（Ａ）に示す記憶素子１１１は、トランジスタ１５１、トランジスタ１５２、および容量素子１５３を有している。また、トランジスタ１５１はバックゲートを有するトランジスタである。
【００４９】
トランジスタ１５１として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、記憶素子１１１の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い記憶装置が実現できる。
【００５０】
図２（Ａ）において、配線１６１はトランジスタ１５２のソースまたはドレインの一方と電気的に接続され、配線１６２はトランジスタ１５２のソースまたはドレインの他方と電気的に接続される。また、配線１６３はトランジスタ１５１のソースまたはドレインの一方と電気的に接続され、配線１６４はトランジスタ１５１のゲートと電気的に接続されている。また、トランジスタ１５１のバックゲートは配線１６６と電気的に接続されている。また、配線１６６はノード１２１（図１参照。）と電気的に接続される。
【００５１】
トランジスタ１５１のソースまたはドレインの他方、トランジスタ１５２のゲート、および容量素子１５３の電極の一方は、ノード１７１と電気的に接続されている。また、配線１６５は容量素子１５３の電極の他方と電気的に接続されている。
【００５２】
図２（Ａ）に示す記憶素子１１１は、ノード１７１に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【００５３】
［書き込み動作、保持動作］
情報の書き込みおよび保持について説明する。まず、配線１６４の電位を、トランジスタ１５１がオン状態となる電位にする。これにより、配線１６３の電位が、ノード１７１に与えられる。即ち、ノード１７１に所定の電荷が与えられる（書き込み）。この時、配線１６６に後述する負電位（ＧＮＤよりも低い電位）よりも高い電位を供給する。なお、配線１６６に正電位（ＧＮＤよりも高い電位）を供給すると、トランジスタ１５１の見かけ上のＶｔｈを小さくすることができ、書き込み速度を速めることができる。なお、ＧＮＤを基準として、ＧＮＤと正電位との電位差を「正電圧」という。
【００５４】
ここでは、ノード１７１に、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」という。）のどちらかが与えられるものとする。その後、配線１６４の電位を、トランジスタ１５１がオフ状態となる電位とすることで、ノード１７１に電荷が保持される。この時、配線１６６に負電位（ＧＮＤよりも低い電位。）を供給すると、トランジスタ１５１の見かけ上のＶｔｈが大きくなる。すると、配線１６４への電位供給を停止した後も長期間に渡ってノード１７１に与えられた電荷を保持することが可能となる。なお、ＧＮＤを基準として、ＧＮＤと負電位との電位差を「負電圧」という。
【００５５】
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード１７１に高い電位を与える電荷とする。また、トランジスタ１５２にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ１５２にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも低い電位を与える電荷である。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタがオフ状態となる電位を与える電荷である。
【００５６】
［読み出し動作］
次に情報の読み出しについて説明する。配線１６１に配線１６２の電位と異なる所定の電位（定電位）を与えた状態で、配線１６５に読み出し電位ＶＲを与えると、ノード１７１に保持されている情報を読み出すことができる。
【００５７】
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線１６５の電位は、トランジスタ１５２にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ１５２にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
【００５８】
例えば、トランジスタ１５２にｐチャネル型のトランジスタを用いる場合、トランジスタ１５２のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード１７１に書き込まれた電位がＶＨのとき、配線１６５にＶＲが与えられると、トランジスタ１５２のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ１５２はオン状態にならない。よって、配線１６２の電位は変化しない。また、ノード１７１に書き込まれた電位がＶＬのとき、配線１６５にＶＲが与えられると、トランジスタ１５２のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ１５２がオン状態になる。よって、配線１６２の電位が変化する。
【００５９】
また、トランジスタ１５２にｎチャネル型のトランジスタを用いる場合、トランジスタ１５２のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード１７１に書き込まれた電位がＶＨのとき、配線１６５にＶＲが与えられると、トランジスタ１５２のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ１５２はオン状態になる。よって、配線１６２の電位が変化する。また、ノード１７１に書き込まれた電位がＶＬのとき、配線１６５にＶＲが与えられると、トランジスタ１５２のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ１５２はオン状態にならない。よって、配線１６２の電位は変化しない。
【００６０】
配線１６２の電位を判別することで、ノード１７１に保持されている情報を読み出すことができる。
【００６１】
図２（Ｂ）に示す記憶素子１１２は、トランジスタ１５２を有さない点が記憶素子１１１と異なる。
【００６２】
［書き込み動作、保持動作］
記憶素子１１２も、図２（Ａ）に示した記憶素子と同様の動作により情報の書き込みおよび保持が可能である。
【００６３】
［読み出し動作］
図２（Ｂ）に示す記憶素子１１２における、情報の読み出しについて説明する。配線１６４にトランジスタ１５１がオン状態になる電位が与えられると、浮遊状態である配線１６３と容量素子１５３とが導通し、配線１６３と容量素子１５３の間で電荷が再分配される。その結果、配線１６３の電位が変化する。配線１６３の電位の変化量は、ノード１７１の電位（またはノード１７１に蓄積された電荷）によって、異なる値をとる。
【００６４】
例えば、ノード１７１の電位をＶ、容量素子１５３の容量をＣ、配線１６３が有する容量成分をＣＢ、電荷が再分配される前の配線１６３の電位をＶＢ０とすると、電荷が再分配された後の配線１６３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード１７１の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線１６３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線１６３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【００６５】
そして、配線１６３の電位を所定の電位と比較することで、情報を読み出すことができる。
【００６６】
以上に示した記憶素子は、トランジスタ１５１にＯＳトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００６７】
また、記憶素子１１１および記憶素子１１２は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。特に記憶素子１１１では、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置を実現できる。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【００６８】
〔負電位生成部１０１〕
図３（Ａ）に、負電位生成部１０１ａおよび負電位生成部１０１ｂに用いることができる回路図を例示する。図３（Ａ）に示す回路は、チャージポンプ方式の負電位生成回路である。
【００６９】
図３（Ａ）に示す負電位生成部１０１ａ（負電位生成部１０１ｂ）は、トランジスタ２１２＿１乃至トランジスタ２１２＿３、容量素子２１４＿１乃至容量素子２１４＿３、インバータ２１６、およびインバータ２１７を有する。
【００７０】
トランジスタ２１２＿１のソースまたはドレインの一方は、端子２１１と電気的に接続される。トランジスタ２１２＿１のソースまたはドレインの他方は、トランジスタ２１２＿１のゲートおよびトランジスタ２１２＿２のソースまたはドレインの一方と電気的に接続される。トランジスタ２１２＿２のソースまたはドレインの他方は、トランジスタ２１２＿２のゲートおよびトランジスタ２１２＿３のソースまたはドレインの一方と電気的に接続される。トランジスタ２１２＿３のソースまたはドレインの他方は、トランジスタ２１２＿３のゲートおよび端子２１３と電気的に接続される。
【００７１】
容量素子２１４＿１の一方の電極は、トランジスタ２１２＿１のソースまたはドレインの他方と電気的に接続される。容量素子２１４＿１の他方の電極は、インバータ２１７の出力端子と電気的に接続される。容量素子２１４＿２の一方の電極は、トランジスタ２１２＿２のソースまたはドレインの他方と電気的に接続される。容量素子２１４＿２の他方の電極は、インバータ２１６の出力端子と電気的に接続される。容量素子２１４＿３の一方の電極は、トランジスタ２１２＿３のソースまたはドレインの他方と電気的に接続される。容量素子２１４＿３の他方の電極は、インバータ２１７の出力端子と電気的に接続される。
【００７２】
インバータ２１６の入力端子は端子２１５と電気的に接続され、インバータ２１６の出力端子はインバータ２１７の入力端子と電気的に接続される。
【００７３】
例えば、端子２１１にＬ電位を供給し、Ｈ電位とＬ電位に交互に変化するクロック信号を端子２１５に供給することで、端子２１３に、Ｌ電位よりも低い電位（負電位）を供給することができる。また、負電位生成部１０１ａ（負電位生成部１０１ｂ）に用いるトランジスタと容量素子の数を増やすことで、さらに低い電位を供給することができる。
【００７４】
また、図３（Ｂ）に示す負電位生成部１０１ａ（負電位生成部１０１ｂ）のように、トランジスタ２１２＿１乃至トランジスタ２１２＿３としてバックゲートを有するトランジスタを用いてもよい。図３（Ｂ）では、トランジスタ２１２＿１乃至トランジスタ２１２＿３のそれぞれにおいて、ゲートとバックゲートを同電位とした回路図を示している。
【００７５】
また、図３（Ｃ）に示す負電位生成部１０１ａ（負電位生成部１０１ｂ）のように、インバータ２１７を設けずに、容量素子２１４＿１の他方の電極および容量素子２１４＿３の他方の電極を端子２１５と電気的に接続してもよい。
【００７６】
また、本実施の形態ではトランジスタ２１２＿１乃至トランジスタ２１２＿３にｎチャネル型のトランジスタを用いる場合について示しているが、ｐチャネル型のトランジスタを用いることも可能である。トランジスタ２１２＿１乃至トランジスタ２１２＿３にｐチャネル型のトランジスタを用いる場合の回路構成は、上記説明中の、ソースまたはドレインの一方と他方を読み換えて理解できる。また、トランジスタ２１２＿１乃至トランジスタ２１２＿３にｎチャネル型のトランジスタとｐチャネル型のトランジスタを混在させてもよい。
【００７７】
負電位生成部１０１ａは、ノード１２１（図１参照。）に負電位を供給する機能を有する。よって、負電位生成部１０１ａは、配線１６６（図２（Ａ）、図２（Ｂ）参照。）に負電位を供給する機能を有する。
【００７８】
負電位生成部１０１ｂは、ノード１２２（図１参照。）に負電位を供給する機能を有する。なお、負電位生成部１０１ｂから供給される電位は、電位比較部１０６で基準電位として用いる。
【００７９】
なお、チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう。）は、ＯＳトランジスタに比べてオフ電流が大きい。トランジスタ２１２＿１乃至トランジスタ２１２＿３にＳｉトランジスタを用いて、端子２１１をＧＮＤとしたまま負電位生成部１０１ａ（負電位生成部１０１ｂ）の動作を停止すると、端子２１３の電位がＧＮＤとなる。負電位生成部１０１ａ（負電位生成部１０１ｂ）の動作停止は、端子２１５へのクロック信号の供給を停止するか、インバータ２１６またはインバータ２１７への電源供給を停止することで実現できる。
【００８０】
〔電位保持部１０２〕
図４（Ａ）に、電位保持部１０２に用いることができる回路図を例示する。電位保持部１０２は、トランジスタ２２２、および容量素子２２４を有する。
【００８１】
トランジスタ２２２のソースまたはドレインの一方は、端子２２１と電気的に接続される。トランジスタ２２２のソースまたはドレインの他方は、トランジスタ２２２のゲートおよび端子２２３と電気的に接続される。
【００８２】
容量素子２２４の一方の電極は、トランジスタ２２２のソースまたはドレインの他方と電気的に接続される。容量素子２２４の他方の電極は、配線２２５と電気的に接続される。配線２２５に供給される電位は、固定電位であればどのような電位でもよい。例えば、配線２２５をＧＮＤとすればよい。
【００８３】
端子２２１は、負電位生成部１０１ａが有する端子２１３と電気的に接続される。負電位生成部１０１ａから端子２２１に負電位が供給されると、端子２２３の電位が端子２２１よりも高くなる。すると、トランジスタ２２２がオン状態となり、端子２２３に負電位が供給される。よって、ノード１２１に負電位が供給される。なお、実際には、ノード１２１には負電位からトランジスタ２２２のＶｔｈ分変化した電位が供給される。説明をわかりやすくするため、本実施の形態などでは、負電位からＶｔｈ分変化した電位も負電位と称する。
【００８４】
ノード１２１に負電位を供給した後、負電位生成部１０１ａの動作を停止する。また、端子２２１にＬ電位を供給する。すると、Ｌ電位は負電位よりも高い電位であるため、トランジスタ２２２がオフ状態となり、ノード１２１の電位が保持される。
【００８５】
なお、図４（Ｂ）に示すように、トランジスタ２２２としてバックゲートを有するトランジスタを用いてもよい。図４（Ｂ）では、トランジスタ２２２のゲートとバックゲートを同電位とした回路図を示している。
【００８６】
トランジスタ２２２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて少ないので、ノード１２１の電位を長期間保持することができる。また、トランジスタ２２２のチャネル長は、長いほうが好ましい。
【００８７】
また、トランジスタ２２２にｐチャネル型のトランジスタを用いることも可能である。トランジスタ２２２にｐチャネル型のトランジスタを用いる場合の回路構成は、上記説明中の、ソースまたはドレインの一方と他方を読み換えて理解できる。
【００８８】
〔バックゲート制御信号生成部１０３、レベルシフタ１０４〕
図４（Ｃ）に、レベルシフタ１０４に用いることができる回路図を例示する。本実施の形態では、レベルシフタ１０４ａとして容量素子２２４ａを用いる。レベルシフタ１０４ｂとして容量素子２２４ｂを用いる。容量素子２２４ａの一方の電極はノード１２１と電気的に接続され、他方の電極は端子２４１と電気的に接続される。容量素子２２４ｂの一方の電極はノード１２２と電気的に接続され、他方の電極は端子２４１と電気的に接続される。端子２４１、容量素子２２４ａの他方の電極、および容量素子２２４ｂの他方の電極が電気的に接続する節点をノード２４３とよぶ。
【００８９】
バックゲート制御信号生成部１０３は、端子２４１に電位を供給する機能を有する。端子２４１に供給された電位は、レベルシフタ１０４ａによって、ノード１２１に加算される。また、端子２４１に供給された電位は、レベルシフタ１０４ｂによって、ノード１２２に加算される。
【００９０】
〔電位比較部１０６〕
図５（Ａ）および図５（Ｂ）に、電位比較部１０６に用いることができる回路図を例示する。電位比較部１０６は、コンパレータ２６１、トランジスタ２６２、トランジスタ２６５、容量素子２６３、および容量素子２６６を有する。
【００９１】
トランジスタ２６２のソースまたはドレインの一方は、配線２３５と電気的に接続され、他方はノード２６４と電気的に接続される。また、トランジスタ２６２のゲートは端子２３３と電気的に接続される。トランジスタ２６５のソースまたはドレインの一方は、配線２３６と電気的に接続され、他方はノード２６７と電気的に接続される。また、トランジスタ２６５のゲートは端子２３３と電気的に接続される。
【００９２】
また、図５（Ｂ）に示すように、トランジスタ２６２およびトランジスタ２６５として、バックゲートを有するトランジスタを用いてもよい。トランジスタ２６２のバックゲートは端子２３３と電気的に接続すればよい。トランジスタ２６５のバックゲートは端子２３３と電気的に接続すればよい。
【００９３】
容量素子２６３の一方の電極は端子２３１と電気的に接続され、他方はノード２６４と電気的に接続される。容量素子２６６の一方の電極は端子２３２と電気的に接続され、他方はノード２６７と電気的に接続される。
【００９４】
コンパレータ２６１の非反転入力端子はノード２６４と電気的に接続され、反転入力端子はノード２６７と電気的に接続される。また、コンパレータ２６１の出力端子は端子２３４と電気的に接続される。また、端子２３１はノード１２１と電気的に接続される。端子２３２はノード１２２と電気的に接続される。
【００９５】
続いて、電位比較部１０６の動作について説明する。
【００９６】
［リセット動作］
端子２３１および端子２３２に電位が供給された後、端子２３３からトランジスタ２６２およびトランジスタ２６５をオン状態とする電位（リセット信号）を供給する。すると、ノード２６４に配線２３５の電位が供給され、ノード２６７に配線２３６の電位が供給される。配線２３５と配線２３６には同じ電位が供給される。例えば、ＧＮＤが供給される。なお、配線２３５と配線２３６に供給される電位は、正電位または負電位であっても構わない。
【００９７】
その後、端子２３３にトランジスタ２６２およびトランジスタ２６５をオフ状態とする電位が供給されると、ノード２６４およびノード２６７がフローティング状態となり、ノード２６４およびノード２６７に電荷（電位）が保持される。
【００９８】
なお、トランジスタ２６２およびトランジスタ２６５としては、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、ノード２６４およびノード２６７の電荷をより確実に保持することが可能である。また、トランジスタ２６２およびトランジスタ２６５のチャネル長は、長いほうが好ましい。
【００９９】
［比較動作］
ノード２６７の電位を基準電位として用いる。ノード２６７は基準電位保持部として機能する。また、ノード２６７の電位は、端子２３２の電位と連動する。よって、端子２３２に供給される電位も基準電位といえる。なお、端子２３２に供給される電位は固定電位が好ましい。ただし、端子２３２に供給される電位は、レベルシフタ１０４ｂによって変動する場合がある。また、端子２３２に供給される電位は、正電位または負電位であっても構わない。
【０１００】
コンパレータ２６１は、ノード２６４の電位がノード２６７よりも高くなると、端子２３４にＨ電位を出力する。よって、コンパレータ２６１は、端子２３１の電位が端子２３２の電位よりも高くなると、端子２３４にＨ電位を出力する。
【０１０１】
［変形例］
図６（Ａ）および図６（Ｂ）に電位比較部１０６の変形例を示す。図６（Ａ）に示す電位比較部１０６ａは、電位比較部１０６と比較して、トランジスタ２６５、配線２３５、および配線２３６を有さず、トランジスタ２６２のソースまたはドレインの一方をノード２６４と電気的に接続し、他方をノード２６７と電気的に接続する点が異なる。
【０１０２】
また、図６（Ｂ）に示す電位比較部１０６ｂは、電位比較部１０６ａと比較して、容量素子２６６を有さず端子２３２とノード２６７を電気的に接続している点が異なる。
【０１０３】
電位比較部１０６ａおよび電位比較部１０６ｂは、電位比較部１０６と同様に動作することができる。また、電位比較部１０６よりも構成要素が少ないため、半導体装置１００の占有面積を小さくすることができる。
【０１０４】
〔制御部１０７、クロック生成部１０８〕
制御部１０７はクロック生成部１０８で生成されるクロック信号を基準として動作する。制御部１０７は端子２３４と電気的に接続される。コンパレータ２６１の出力は端子２３４を介して制御部１０７に入力される。また、制御部１０７は、電位比較部１０６の端子２３３にリセット信号を供給する機能を有する。また、制御部１０７は、負電位生成部１０１およびバックゲート制御信号生成部１０３と電気的に接続され、両者の動作を制御する機能を有する。
【０１０５】
＜半導体装置１００の動作＞
次に、半導体装置１００の動作について、図７および図８に示すフローチャートを用いて説明する。
【０１０６】
〔書き込み動作〕
記憶部１１０が有する記憶素子１１１に情報を書き込む動作について説明する。まず、制御部１０７がバックゲート制御信号生成部１０３に書き込み動作を行なうための制御信号を出力する（ステップＳ６０１）。
【０１０７】
当該制御信号が入力されると、バックゲート制御信号生成部１０３は書き込み動作信号ＶＷをノード２４３に出力する（ステップＳ６０２）。書き込み動作信号ＶＷは、ノード１２１に供給された負電圧の絶対値と等しい正電圧以上の電位、かつ、当該正電圧にしきい値電圧を加算した電圧未満の電位であることが好ましい。
【０１０８】
ノード２４３に書き込み動作信号ＶＷが入力されると、レベルシフタ１０４ａによって書き込み動作信号ＶＷがノード１２１の電位に加算される。また、レベルシフタ１０４ｂによって書き込み動作信号ＶＷがノード１２２の電位に加算される。ノード１２１およびノード１２２の電位はどちらも書き込み動作信号ＶＷ分上昇する（ステップＳ６０３）。
【０１０９】
なお、実際には、ノード１２１の電位上昇は容量素子２２４ａとノード１２１に生じる寄生容量の容量比で決定される。同様に、ノード１２２の電位上昇は容量素子２２４ｂとノード１２２に生じる寄生容量の容量比で決定される。説明をわかりやすくするため、本実施の形態などでは、容量素子２２４ａの静電容量は、ノード１２１に生じる寄生容量の静電容量よりも十分に大きいものとする。よって、ノード１２１の電位は、書き込み動作信号ＶＷ分上昇できるものとする。また、容量素子２２４ｂの静電容量は、ノード１２２に生じる寄生容量の静電容量よりも十分大きいものとする。よって、ノード１２２の電位は、書き込み動作信号ＶＷ分上昇できるものとする。
【０１１０】
ノード１２１とノード１２２の電位が上昇すると、電位比較部１０６の端子２３１と端子２３２の電位も上昇する。ただし、どちらの端子も書き込み動作信号ＶＷ分上昇するため、両端子間の電位差は変化しない。よって、電位比較部１０６（コンパレータ２６１）の出力電位は変化しない。なお、書き込み動作時は電位比較部１０６への電源供給を停止してもよい。
【０１１１】
ノード１２１の電位が上昇すると、配線１６６（図２（Ａ）参照。）の電位が上昇し、トランジスタ１５１のバックゲートの電位が上昇する（ステップＳ６０４）。すると、トランジスタ１５１の見かけ上のＶｔｈを小さくすることができる（ステップＳ６０５）。よって、記憶素子１１１に情報を書き込む速度を速めることができる。この後、記憶素子１１１に情報を書き込む（ステップＳ６０６）。
【０１１２】
書き込み動作において、記憶部１１０が有する複数の記憶素子１１１全てのバックゲートの電位を同時に制御してもよい。また、ワード線毎にバックゲートの電位を制御してもよい。複数の記憶素子１１１がブロック単位でまとめられている場合は、ブロック毎に電位保持部１０２、バックゲート制御信号生成部１０３、レベルシフタ１０４、電位比較部１０６などを設けて、ブロック毎にバックゲートの電位を制御してもよい。また、ブロック毎にバックゲート制御信号生成部１０３を設けた場合は、バックゲート制御信号生成部１０３の出力をブロックの選択信号として用いることも可能である。
【０１１３】
〔保持動作〕
記憶素子１１１に情報が書き込まれた後に、当該情報を保持する動作について説明する。まず、制御部１０７がバックゲート制御信号生成部１０３に保持動作を行なうことを知らせる信号を出力する（ステップＳ６５１）。
【０１１４】
当該制御信号がバックゲート制御信号生成部１０３に入力されると、バックゲート制御信号生成部１０３の動作が停止する（ステップＳ６５２）。バックゲート制御信号生成部１０３の動作を停止することで、半導体装置１００の消費電力を低減することができる。また、バックゲート制御信号生成部１０３から保持動作信号ＶＨをノード２４３に出力してもよい。保持動作信号ＶＨは、ＧＮＤ以下の電位であることが好ましい。
【０１１５】
次に、負電位生成部１０１ａおよび負電位生成部１０１ｂを動作させて、両者から負電位を出力する（ステップＳ６５３）。負電位生成部１０１ａから出力された負電位は、ノード１２１を介して配線１６６（図２（Ａ）参照。）に供給される。よって、トランジスタ１５１のバックゲートの電位が下降し、トランジスタ１５１の見かけ上のＶｔｈが大きくなる（ステップＳ６５４）。すると、配線１６４への電位供給を停止した後も長期間に渡って情報を保持することが可能となる。
【０１１６】
次に、端子２１１にＧＮＤを供給したまま負電位生成部１０１ａの動作を停止する（ステップＳ６５５）。すると、電位保持部１０２の端子２２１がＧＮＤとなり、トランジスタ２２２がオフ状態となる。よって、ノード１２１の電位が保持される。
【０１１７】
次に、電位比較部１０６のリセット動作を行なう（ステップＳ６５６）。
【０１１８】
次に、ノード１２１の電位が上昇していないかを調べる（ステップＳ６５７）。ノード１２１の電位が上昇すると、トランジスタ１５１の見かけ上のＶｔｈが小さくなるため、記憶素子１１１に書き込まれた情報の保持が難しくなる。
【０１１９】
ノード１２１の電位が上昇すると、電位比較部１０６からＨ電位が出力される。制御部１０７は、電位比較部１０６からＨ電位が入力されると、負電位生成部１０１ａを動作させて、ノード１２１に負電位を供給する（ステップＳ６５３に戻る。）。
【０１２０】
保持動作中は常に負電位生成部１０１ａから負電位を出力しても構わないが、消費電力が増加する恐れがある。電位比較部１０６によってノード１２１の電位変化を検知することにより、負電位生成部１０１ａを常に動作させる必要がないため、半導体装置１００の消費電力を低減することができる。
【０１２１】
また、半導体装置１００の動作を書き込み動作に切り替える場合、保持動作を終了する（ステップＳ６５８）。
【０１２２】
〔読み出し動作〕
記憶素子として記憶素子１１１を用いる場合は、保持動作のまま保持されている情報を読み出す。また、記憶素子として記憶素子１１２を用いている場合は、書き込み動作に切り換えてから、保持されている情報を読み出す。
【０１２３】
＜半導体装置１００の変形例＞
半導体装置１００の変形例として、図９に半導体装置１００ａを示す。図９は半導体装置１００ａの回路構成を示すブロック図である。半導体装置１００ａは、半導体装置１００からレベルシフタ１０４ｂを除いた構成を有する。
【０１２４】
半導体装置１００ａでは、書き込み動作時に電位比較部１０６からＨ電位が出力されるが、書き込み動作時は制御部１０７が電位比較部１０６からの入力を無視すればよい。また、書き込み動作時は電位比較部１０６への電源供給を停止してもよい。
【０１２５】
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
【０１２６】
（実施の形態２）
本実施の形態では、上記実施の形態に示した半導体装置に用いることができるトランジスタの構造例を説明する。
【０１２７】
＜トランジスタの構造例＞
本発明の一態様の半導体装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
【０１２８】
〔ボトムゲート型トランジスタ〕
図１０（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ４１０の断面図である。トランジスタ４１０は、基板４７１上に絶縁層４７２を介して電極４１５を有する。また、電極４１５上に絶縁層４２６を介して半導体層４１６を有する。電極４１５はゲート電極として機能できる。絶縁層４２６はゲート絶縁層として機能できる。
【０１２９】
また、半導体層４１６のチャネル形成領域上に絶縁層４２２を有する。また、半導体層４１６の一部と接して、絶縁層４２６上に電極４１７ａおよび電極４１７ｂを有する。電極４１７ａの一部、および電極４１７ｂの一部は、絶縁層４２２上に形成される。
【０１３０】
絶縁層４２２は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層４２２を設けることで、電極４１７ａおよび電極４１７ｂの形成時に生じる半導体層４１６の露出を防ぐことができる。よって、電極４１７ａおよび電極４１７ｂの形成時に、半導体層４１６のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【０１３１】
また、トランジスタ４１０は、電極４１７ａ、電極４１７ｂおよび絶縁層４２２上に絶縁層４２８を有し、絶縁層４２８の上に絶縁層４２９を有する。
【０１３２】
なお、半導体層４１６に酸化物半導体を用いる場合、電極４１７ａおよび電極４１７ｂの、少なくとも半導体層４１６と接する部分に、半導体層４１６の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層４１６中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。酸化物半導体から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
【０１３３】
半導体層４１６にソース領域およびドレイン領域が形成されることにより、電極４１７ａおよび電極４１７ｂと半導体層４１６の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
【０１３４】
半導体層４１６にシリコンなどの半導体を用いる場合は、半導体層４１６と電極４１７ａの間、および半導体層４１６と電極４１７ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
【０１３５】
絶縁層４２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層４２９を省略することもできる。
【０１３６】
なお、半導体層４１６に酸化物半導体を用いる場合、絶縁層４２９の形成前または形成後、もしくは絶縁層４２９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層４２９や他の絶縁層中に含まれる酸素を半導体層４１６中に拡散させ、半導体層４１６中の酸素欠損を補填することができる。または、絶縁層４２９を加熱しながら成膜することで、半導体層４１６中の酸素欠損を補填することができる。
【０１３７】
図１０（Ａ２）に示すトランジスタ４１１は、絶縁層４２９上にバックゲートとして機能できる電極４１８を有する点がトランジスタ４１０と異なる。電極４１８は、電極４１５と同様の材料および方法で形成することができる。
【０１３８】
［バックゲートについて］
一般に、バックゲートは導電層で形成される。ゲートとバックゲートは、両者で半導体層のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させることができる。バックゲートの電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電位としてもよい。
【０１３９】
また、バックゲートの電位をゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧（Ｖｔｈ）を変化させることができる。図１１にトランジスタの電気特性の一つであるＩｄ−Ｖｇ特性（「Ｉｄ−Ｖｇカーブ」ともいう。）を示す。図１１の横軸はトランジスタのゲート−ソース間電圧（Ｖｇ）を示す。また、縦軸はトランジスタのドレインに流れる電流（Ｉｄ）を示す。実線４３５は、バックゲートに０Ｖを供給した時のＩｄ−Ｖｇカーブを示す。
【０１４０】
破線４３６は、バックゲートに０Ｖよりも高い電圧（正電圧）を供給した時のＩｄ−Ｖｇカーブを示している。また、Ｉｄ−Ｖｇカーブが実線４３５の時のしきい値電圧を、Ｖｔｈ＿Ａとする。バックゲートに正電圧が供給されると、Ｉｄ−Ｖｇカーブがマイナス方向に移動する。また、Ｖｔｈもマイナス方向に変化して、Ｖｔｈ＿Ａとなる。
【０１４１】
破線４３４は、バックゲートに０Ｖよりも低い電圧（負電圧）を供給した時のＩｄ−Ｖｇカーブを示している。また、Ｉｄ−Ｖｇカーブが実線４３５の時のしきい値電圧を、Ｖｔｈ＿Ｂとする。バックゲートに負電圧が供給されると、Ｉｄ−Ｖｇカーブがプラス方向に移動する。すると、Ｖｔｈもプラス方向に変化して、Ｖｔｈ＿Ｂとなる。
【０１４２】
電極４１５および電極４１８は、どちらもゲートとして機能することができる。よって、絶縁層４２６、絶縁層４２８、および絶縁層４２９は、それぞれがゲート絶縁層として機能することができる。なお、電極４１８は、絶縁層４２８と絶縁層４２９の間に設けてもよい。
【０１４３】
なお、電極４１５または電極４１８の一方を、「ゲート」または「ゲート電極」という場合、他方を「バックゲート」または「バックゲート電極」という。例えば、トランジスタ４１１において、電極４１８を「ゲート電極」と言う場合、電極４１５を「バックゲート電極」と言う。なお、電極４１８を「ゲート電極」として用いる場合は、トランジスタ４１１をトップゲート型のトランジスタの一種と考えることができる。また、電極４１５および電極４１８のどちらか一方を、「第１のゲート」または「第１のゲート電極」といい、他方を「第２のゲート」または「第２のゲート電極」という場合がある。また、電極４１５および電極４１８のどちらか一方を、「バックゲート」または「バックゲート電極」という場合、他方を「フロントゲート」または「フロントゲート電極」、もしくは、「トップゲート」または「トップゲート電極」という場合がある。
【０１４４】
半導体層４１６を挟んで電極４１５および電極４１８を設けることで、更には、電極４１５および電極４１８を同電位とすることで、半導体層４１６においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ４１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
【０１４５】
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
【０１４６】
また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲートを半導体層よりも大きく形成し、バックゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
【０１４７】
また、電極４１５（ゲート）および電極４１８（バックゲート）は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層４７２側もしくは電極４１８上方に生じる荷電粒子等の電荷が半導体層４１６のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加するＮＧＢＴ（Ｎｅｇａｔｉｖｅ  Ｇａｔｅ  Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験（「ＮＢＴ」または「ＮＢＴＳ」ともいう。）。）による劣化が抑制される。また、ドレイン電圧の大きさにより、オン電流が流れ始めるゲート電圧（立ち上がり電圧）が変化する現象を軽減することができる。なお、この効果は、電極４１５および電極４１８が、同電位、または異なる電位の場合において生じる。
【０１４８】
また、バックゲートを有するトランジスタは、ゲートに正の電荷を印加するＰＧＢＴ（Ｐｏｓｉｔｉｖｅ  Ｇａｔｅ  Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験（「ＰＢＴ」または「ＰＢＴＳ」ともいう。）前後におけるしきい値電圧の変動も、バックゲートを有さないトランジスタより小さい。
【０１４９】
なお、ＮＧＢＴおよびＰＧＢＴなどのＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【０１５０】
また、電極４１５および電極４１８を有し、且つ電極４１５および電極４１８を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
【０１５１】
また、バックゲートを、遮光性を有する導電膜で形成することで、バックゲート側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【０１５２】
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好なパルス出力回路や半導体装置などを実現することができる。
【０１５３】
図１０（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ４２０の断面図を示す。トランジスタ４２０は、トランジスタ４１０とほぼ同様の構造を有しているが、開口４１４ａおよび開口４１４ｂを有する絶縁層４２２が半導体層４１６を覆っている点が異なる。開口４１４ａおよび開口４１４ｂは、半導体層４１６と重なる絶縁層４２２の一部を選択的に除去して形成される。
【０１５４】
開口４１４ａにおいて半導体層４１６と電極４１７ａが電気的に接続している。また、開口４１４ｂにおいて、半導体層４１６と電極４１７ｂが電気的に接続している。絶縁層４２２を設けることで、電極４１７ａおよび電極４１７ｂの形成時に生じる半導体層４１６の露出を防ぐことができる。よって、電極４１７ａおよび電極４１７ｂの形成時に半導体層４１６の薄膜化を防ぐことができる。絶縁層４２２の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
【０１５５】
図１０（Ｂ２）に示すトランジスタ４２１は、絶縁層４２９上にバックゲートとして機能できる電極４１８を有する点が、トランジスタ４２０と異なる。
【０１５６】
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトランジスタ４１１よりも、電極４１７ａと電極４１５の間の距離と、電極４１７ｂと電極４１５の間の距離が長くなる。よって、電極４１７ａと電極４１５の間に生じる寄生容量を小さくすることができる。また、電極４１７ｂと電極４１５の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
【０１５７】
図１０（Ｃ１）に示すトランジスタ４２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ４２５は、絶縁層４２２を設けずに、半導体層４１６に接して電極４１７ａおよび電極４１７ｂを形成する。このため、電極４１７ａおよび電極４１７ｂの形成時に露出する半導体層４１６の一部がエッチングされる場合がある。一方、絶縁層４２２を設けないため、トランジスタの生産性を高めることができる。
【０１５８】
図１０（Ｃ２）に示すトランジスタ４２６は、絶縁層４２９上にバックゲートとして機能できる電極４１８を有する点が、トランジスタ４２５と異なる。
【０１５９】
〔トップゲート型トランジスタ〕
図１２（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ４３０の断面図を示す。トランジスタ４３０は、基板４７１の上に絶縁層４７２を介して半導体層４１６を有し、半導体層４１６および絶縁層４７２上に、半導体層４１６の一部に接する電極４１７ａ、および半導体層４１６の一部に接する電極４１７ｂを有し、半導体層４１６、電極４１７ａ、および電極４１７ｂ上に絶縁層４２６を有し、絶縁層４２６上に電極４１５を有する。
【０１６０】
トランジスタ４３０は、電極４１５および電極４１７ａ、並びに、電極４１５および電極４１７ｂが重ならないため、電極４１５および電極４１７ａの間に生じる寄生容量、並びに、電極４１５および電極４１７ｂの間に生じる寄生容量を小さくすることができる。また、電極４１５を形成した後に、電極４１５をマスクとして用いて不純物４５５を半導体層４１６に導入することで、半導体層４１６中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１２（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【０１６１】
なお、不純物４５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
【０１６２】
不純物４５５としては、例えば、第１３族元素または第１５族元素などのうち、少なくとも一種類の元素を用いることができる。また、半導体層４１６に酸化物半導体を用いる場合は、不純物４５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
【０１６３】
図１２（Ａ２）に示すトランジスタ４３１は、電極４１８および絶縁層４４７を有する点がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層４７２の上に形成された電極４１８を有し、電極４１８上に形成された絶縁層４４７を有する。電極４１８は、バックゲートとして機能することができる。よって、絶縁層４４７は、ゲート絶縁層として機能することができる。絶縁層４４７は、絶縁層４２６と同様の材料および方法により形成することができる。
【０１６４】
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【０１６５】
図１２（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つである。トランジスタ４４０は、電極４１７ａおよび電極４１７ｂを形成した後に半導体層４１６を形成する点が、トランジスタ４３０と異なる。また、図１２（Ｂ２）に例示するトランジスタ４４１は、電極４１８および絶縁層４４７を有する点が、トランジスタ４４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層４１６の一部は電極４１７ａ上に形成され、半導体層４１６の他の一部は電極４１７ｂ上に形成される。
【０１６６】
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現できる。
【０１６７】
図１３（Ａ１）に例示するトランジスタ４４２は、トップゲート型のトランジスタの１つである。トランジスタ４４２は、絶縁層４２９上に電極４１７ａおよび電極４１７ｂを有する。電極４１７ａおよび電極４１７ｂは、絶縁層４２８および絶縁層４２９に形成した開口部において半導体層４１６と電気的に接続する。
【０１６８】
また、電極４１５と重ならない絶縁層４２６の一部が除去されている。また、トランジスタ４４２が有する絶縁層４２６の一部は、電極４１５の端部を越えて延伸している。
【０１６９】
電極４１５と絶縁層４２６をマスクとして用いて不純物４５５を半導体層４１６に導入することで、半導体層４１６中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１３（Ａ３）参照）。
【０１７０】
この時、半導体層４１６の電極４１５と重なる領域には不純物４５５が導入されず、電極４１５と重ならない領域に不純物４５５が導入される。また、半導体層４１６の絶縁層４２６を介して不純物４５５が導入された領域の不純物濃度は、絶縁層４２６を介さずに不純物４５５が導入された領域よりも低くなる。よって、半導体層４１６中の電極４１５と隣接する領域にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成される。
【０１７１】
図１３（Ａ２）に示すトランジスタ４４３は、半導体層４１６の下方に電極４１８を有する点がトランジスタ４４２と異なる。また、電極４１８は絶縁層４７２を介して半導体層４１６と重なる。電極４１８は、バックゲート電極として機能することができる。
【０１７２】
また、図１３（Ｂ１）に示すトランジスタ４４４および図１３（Ｂ２）に示すトランジスタ４４５のように、絶縁層４２６の電極４１５と重ならない領域を全て除去してもよい。また、図１３（Ｃ１）に示すトランジスタ４４６および図１３（Ｃ２）に示すトランジスタ４４７のように、絶縁層４２６の開口部以外を除去せずに残してもよい。
【０１７３】
トランジスタ４４４乃至トランジスタ４４７も、電極４１５を形成した後に、電極４１５をマスクとして用いて不純物４５５を半導体層４１６に導入することで、半導体層４１６中に自己整合的に不純物領域を形成することができる。
【０１７４】
〔ｓ−ｃｈａｎｎｅｌ型トランジスタ〕
図１４に、半導体層４１６として酸化物半導体を用いたトランジスタ構造の一例を示す。図１４（Ａ）はトランジスタ４５１の上面図である。図１４（Ｂ）は、図１４（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２の断面図（チャネル長方向の断面図）である。図１４（Ｃ）は、図１４（Ａ）中に一点鎖線で示した部位Ｗ１−Ｗ２の断面図（チャネル幅方向の断面図）である。
【０１７５】
トランジスタ４５１は半導体層４１６、絶縁層４２６、絶縁層４７２、絶縁層４８２、絶縁層４７４、電極４１８、電極４１５、電極４１７ａ、および電極４１７ｂを有する。電極４１５はゲートとして機能できる。電極４１８はバックゲートゲートとして機能できる。絶縁層４２６、絶縁層４７２、絶縁層４８２、および絶縁層４７４はゲート絶縁層として機能できる。電極４１７ａは、ソース電極またはドレイン電極の一方として機能できる。電極４１７ｂは、ソース電極またはドレイン電極の他方として機能できる。
【０１７６】
基板４７１上に絶縁層４７５が設けられ、絶縁層４７５上に電極４１８および絶縁層４７３が設けられている。また、電極４１８および絶縁層４７３上に絶縁層４７４が設けられている。また、絶縁層４７４上に絶縁層４８２が設けられ、絶縁層４８２上に絶縁層４７２が設けられている。
【０１７７】
絶縁層４７２に形成された凸部の上に半導体層４１６ａが設けられ、半導体層４１６ａの上に半導体層４１６ｂが設けられている。また、半導体層４１６ｂ上に、電極４１７ａ、および電極４１７ｂが設けられている。半導体層４１６ｂの電極４１７ａと重なる領域が、トランジスタ４５１のソースまたはドレインの一方として機能できる。半導体層４１６ｂの電極４１７ｂと重なる領域が、トランジスタ４５１のソースまたはドレインの他方として機能できる。
【０１７８】
また、半導体層４１６ｂの一部と接して、半導体層４１６ｃが設けられている。また、半導体層４１６ｃ上に絶縁層４２６が設けられ、絶縁層４２６の上に電極４１５が設けられている。
【０１７９】
トランジスタ４５１は、部位Ｗ１−Ｗ２において、半導体層４１６ｂの上面および側面、並びに半導体層４１６ａの側面が半導体層４１６ｃに覆われた構造を有する。また、絶縁層４７２に設けた凸部の上方に半導体層４１６ｂを設けることで、半導体層４１６ｂの側面を電極４１５で覆うことができる。すなわち、トランジスタ４５１は、電極４１５の電界によって、半導体層４１６ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
【０１８０】
ｓ−ｃｈａｎｎｅｌ構造では、半導体層４１６ｂの全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極４１５の電界によって、半導体層４１６ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
【０１８１】
なお、絶縁層４７２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層４１６ｂの加工時に、露出する半導体層４１６ａを除去してもよい。この場合、半導体層４１６ａと半導体層４１６ｂの側面が揃う場合がある。
【０１８２】
また、トランジスタ４５１上に絶縁層４２８が設けられ、絶縁層４２８上に絶縁層４２９が設けられている。また、絶縁層４２９上に電極４２５ａ、電極４２５ｂ、および電極４２５ｃ、が設けられている。電極４２５ａは、絶縁層４２９および絶縁層４２８に設けられた開口部で、コンタクトプラグを介して電極４１７ａと電気的に接続されている。電極４２５ｂは、絶縁層４２９および絶縁層４２８に設けられた開口部で、コンタクトプラグを介して電極４１７ｂと電気的に接続されている。電極４２５ｃは、絶縁層４２９および絶縁層４２８に設けられた開口部で、コンタクトプラグを介して電極４１５と電気的に接続されている。
【０１８３】
なお、絶縁層４８２を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどで形成することで、絶縁層４８２を電荷捕獲層として機能させることができる。絶縁層４８２に電子を注入することで、トランジスタのしきい値電圧を変動させることが可能である。絶縁層４８２への電子の注入は、例えば、トンネル効果を利用すればよい。電極４１８に正電圧を印加することによって、トンネル電子を絶縁層４８２に注入することができる。
【０１８４】
＜積層された半導体層のエネルギーバンド構造＞
［半導体層４１６のエネルギーバンド構造（１）］
ここで、半導体層４１６ａ、半導体層４１６ｂ、および半導体層４１６ｃに酸化物半導体を用いて、これらの積層により構成される半導体層４１６の機能およびその効果について、図２３（Ａ）に示すエネルギーバンド構造図を用いて説明する。図２３（Ａ）は、図１４（Ｂ）にＤ１−Ｄ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図２３（Ａ）は、トランジスタ４５１のチャネル形成領域のエネルギーバンド構造を示している。
【０１８５】
図２３（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層４７２、半導体層４１６ａ、半導体層４１６ｂ、半導体層４１６ｃ、絶縁層４２６の伝導帯下端のエネルギーを示している。
【０１８６】
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０１８７】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
【０１８８】
絶縁層４７２と絶縁層４２６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
【０１８９】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０１９０】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０１９１】
ここで、半導体層４１６ａと半導体層４１６ｂとの間には、半導体層４１６ａと半導体層４１６ｂとの混合領域を有する場合がある。また、半導体層４１６ｂと半導体層４１６ｃとの間には、半導体層４１６ｂと半導体層４１６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層４１６ａ、半導体層４１６ｂおよび半導体層４１６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１９２】
このとき、電子は、半導体層４１６ａ中および半導体層４１６ｃ中ではなく、半導体層４１６ｂ中を主として移動する。したがって、半導体層４１６ａと半導体層４１６ｂの界面における界面準位密度、並びに、半導体層４１６ｂと半導体層４１６ｃとの界面における界面準位密度を低くすることでトランジスタ４５１のオン電流を高くすることができる。
【０１９３】
また、半導体層４１６ａと絶縁層４７２の界面、および半導体層４１６ｃと絶縁層４２６の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層４１６ａ、および半導体層４１６ｃがあることにより、半導体層４１６ｂと当該トラップ準位とを遠ざけることができる。
【０１９４】
なお、トランジスタ４５１がｓ−ｃｈａｎｎｅｌ構造を有する場合、部位Ｗ１−Ｗ２において、半導体層４１６ｂの全体にチャネルが形成される。したがって、半導体層４１６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体層４１６ｂが厚いほど、トランジスタ４５１のオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層４１６ｂとすればよい。ただし、トランジスタ４５１を有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層４１６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体層４１６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体層４１６ｂの厚さが１０ｎｍ未満であってもよい。
【０１９５】
また、トランジスタ４５１のオン電流を高くするためには、半導体層４１６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体層４１６ｃとすればよい。一方、半導体層４１６ｃは、チャネルの形成される半導体層４１６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層４１６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層４１６ｃとすればよい。
【０１９６】
また、信頼性を高くするためには、半導体層４１６ａは厚く、半導体層４１６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層４１６ａとすればよい。半導体層４１６ａの厚さを、厚くすることで、隣接する絶縁体と半導体層４１６ａとの界面からチャネルの形成される半導体層４１６ｂまでの距離を離すことができる。ただし、トランジスタ４５１を有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層４１６ａとすればよい。
【０１９７】
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層４１６ｂのシリコン濃度は低いほど好ましい。例えば、半導体層４１６ｂと半導体層４１６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層４１６ｂと半導体層４１６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１９８】
また、半導体層４１６ｂの水素濃度を低減するために、半導体層４１６ａおよび半導体層４１６ｃの水素濃度を低減すると好ましい。半導体層４１６ａおよび半導体層４１６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体層４１６ｂの窒素濃度を低減するために、半導体層４１６ａおよび半導体層４１６ｃの窒素濃度を低減すると好ましい。半導体層４１６ａおよび半導体層４１６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１９９】
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体層４１６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層４１６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
【０２００】
上述の３層構造は一例である。例えば、半導体層４１６ａまたは半導体層４１６ｃのない２層構造としても構わない。または、半導体層４１６ａの上もしくは下、または半導体層４１６ｃ上もしくは下に、半導体層４１６ａ、半導体層４１６ｂおよび半導体層４１６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体層４１６ａの上、半導体層４１６ａの下、半導体層４１６ｃの上、半導体層４１６ｃの下のいずれか二箇所以上に、半導体層４１６ａ、半導体層４１６ｂおよび半導体層４１６ｃとして例示した半導体のいずれか一を有するｇ層構造（ｇは５以上の整数）としても構わない。
【０２０１】
特に、本実施の形態に例示するトランジスタ４５１は、チャネル幅方向において、半導体層４１６ｂの上面と側面が半導体層４１６ｃと接し、半導体層４１６ｂの下面が半導体層４１６ａと接して形成されている。このように、半導体層４１６ｂを半導体層４１６ａと半導体層４１６ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
【０２０２】
また、半導体層４１６ａ、および半導体層４１６ｃのバンドギャップは、半導体層４１６ｂのバンドギャップよりも広いほうが好ましい。
【０２０３】
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
【０２０４】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）は、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。ＯＳトランジスタを用いることで、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０２０５】
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。
【０２０６】
また、目的によっては、バックゲートとして機能できる電極４１８を設けなくてもよい。図１５（Ａ）はトランジスタ４５１ａの上面図である。図１５（Ｂ）は、図１５（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図１５（Ｃ）は、図１５（Ａ）中に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。トランジスタ４５１ａは、トランジスタ４５１から電極４１８、絶縁層４７３、絶縁層４７４、および絶縁層４８２を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
【０２０７】
図１６（Ａ）乃至（Ｅ）に、トランジスタ４５１と異なる構成を有するトランジスタ４５１ｂを示す。図１６（Ａ）はトランジスタ４５１ｂの上面図である。図１６（Ｂ）は、図１６（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図１６（Ｃ）は、図１６（Ａ）中に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。図１６（Ｄ）は、図１６（Ｂ）中に示した部位４９１の拡大図である。図１６（Ｅ）は、図１６（Ｂ）中に示した部位４９２の拡大図である。
【０２０８】
トランジスタ４５１ｂは、絶縁層４８３を有する点がトランジスタ４５１と異なる。絶縁層４８３は電極４１５上に設けられている。また、電極４１５は絶縁層４８３に覆われている。絶縁層４２６および絶縁層４８３は、それぞれが電極４１５の端部を越えて延伸し、当該延伸部分で接している。電極４１５を絶縁層４８３で覆うことで、絶縁層４２８に含まれる酸素が電極４１５内に移動しないように防ぐことができる。また、絶縁層４８３をＡＬＤ法で形成することで、絶縁層４８３形成時の電極４１５の酸化を防ぐことができる。また、電極４１５は、絶縁層４２９、絶縁層４２８、および絶縁層４８３に設けられた開口部で、コンタクトプラグを介して電極４２５ｃと電気的に接続されている。
【０２０９】
また、トランジスタ４５１ｂは、半導体層４１６ｃの形状がトランジスタ４５１と異なる。トランジスタ４５１ｂでは、電極４１７ａ、電極４１７ｂ、半導体層４１６ａ、および半導体層４１６ｂが、半導体層４１６ｃで覆われている。特に、半導体層４１６ｂの側面が半導体層４１６ｃと接して覆われることが好ましい。半導体層４１６ｂの側面に接して半導体層４１６ｃを設けることにより、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）の、半導体層４１６ｂの側面から内部への拡散を抑制することができる。また、半導体層４１６ｂに含まれる酸素の外方拡散を抑制することができる。
【０２１０】
また、半導体層と絶縁層の界面または界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成されやすい。半導体層４１６ｂの側面と絶縁層４２８の間に半導体層４１６ｃを設けることにより、当該トラップ準位を半導体層４１６ｂの側面から遠ざけることができる。よって、トランジスタの電気特性のばらつきを低減することができる。
【０２１１】
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図１７に示す。図１７（Ａ）はトランジスタ４５２の上面図である。図１７（Ｂ）および図１７（Ｃ）は、図１７（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。
【０２１２】
トランジスタ４５２は、トランジスタ４５１と同様の構成を有するが、電極４１７ａおよび電極４１７ｂが半導体層４１６ａおよび半導体層４１６ｂの側面と接している点が異なる。また、トランジスタ４５２を覆う絶縁層４２８として、トランジスタ４５１と同様の平坦な表面を有する絶縁層を用いてもよい。また、絶縁層４２９上に、電極４２５ａ、電極４２５ｂ、および電極４２５ｃを設けてもよい。
【０２１３】
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図１８に示す。図１８（Ａ）はトランジスタ４５３の上面図である。図１８（Ｂ）は、図１８（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ４５３も、トランジスタ４５１と同様に、絶縁層４７２に設けた凸部の上に半導体層４１６ａおよび半導体層４１６ｂが設けられている。また、また、半導体層４１６ｂ上に電極４１７ａ、および電極４１７ｂが設けられている。半導体層４１６ｂの電極４１７ａと重なる領域が、トランジスタ４５３のソースまたはドレインの一方として機能できる。半導体層４１６ｂの電極４１７ｂと重なる領域が、トランジスタ４５３のソースまたはドレインの他方として機能できる。よって、半導体層４１６ｂの、電極４１７ａと電極４１７ｂに挟まれた領域４７６が、チャネル形成領域として機能できる。
【０２１４】
トランジスタ４５３は、絶縁層４２８の一部を除去して領域４７６と重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層４１６ｃが設けられている。また、該開口内に、半導体層４１６ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層４２６が設けられている。また、該開口内に、半導体層４１６ｃおよび絶縁層４２６を介して、かつ、該開口の側面および底面に沿って、電極４１５が設けられている。
【０２１５】
なお、該開口は、チャネル幅方向の断面において、半導体層４１６ａおよび半導体層４１６ｂよりも大きく設けられている。よって、領域４７６において、半導体層４１６ａおよび半導体層４１６ｂの側面は、半導体層４１６ｃに覆われている。
【０２１６】
また、絶縁層４２８上に絶縁層４２９が設けられ、絶縁層４２９上に絶縁層４７７が設けられている。また、絶縁層４７７上に電極４２５ａ、電極４２５ｂ、および電極４２５ｃが設けられている。電極４２５ａは、絶縁層４７７、絶縁層４２９、および絶縁層４２８の一部を除去して形成した開口において、コンタクトプラグを介して電極４１７ａと電気的に接続されている。また、電極４２５ｂは、絶縁層４７７、絶縁層４２９、および絶縁層４２８の一部を除去して形成した開口において、コンタクトプラグを介して電極４１７ｂと電気的に接続されている。また、電極４２５ｃは、絶縁層４７７および絶縁層４２９の一部を除去して形成した開口において、コンタクトプラグを介して電極４１５と電気的に接続されている。
【０２１７】
また、目的によっては、バックゲートとして機能できる電極４１８を設けなくてもよい。図１９（Ａ）はトランジスタ４５３ａの上面図である。図１９（Ｂ）は、図１９（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ４５３ａは、トランジスタ４５３から電極４１８、絶縁層４７４、および絶縁層４８２を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
【０２１８】
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図２０に示す。図２０（Ａ）はトランジスタ４５４の上面図である。図２０（Ｂ）は、図２０（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図２０（Ｃ）は、図２０（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。
【０２１９】
トランジスタ４５４は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。トランジスタ４５４は、絶縁層４７４上に電極４１５が形成され、電極４１５を覆って絶縁層４２６が設けられている。また、絶縁層４２６上の電極４１５と重なる領域に半導体層４１６が形成されている。トランジスタ４５４が有する半導体層４１６は、半導体層４１６ａと半導体層４１６ｂの積層を有する。
【０２２０】
また、半導体層４１６の一部に接して、絶縁層４２６上に電極４１７ａおよび電極４１７ｂが形成されている。また、半導体層４１６の一部に接して、電極４１７ａおよび電極４１７ｂ上に絶縁層４２８が形成されている。また、絶縁層４２８上に絶縁層４２９が形成されている。また、絶縁層４２９上の半導体層４１６と重なる領域に電極４１８が形成されている。
【０２２１】
絶縁層４２９上に設けられた電極４１８は、絶縁層４２９、絶縁層４２８、および絶縁層４２６に設けられた開口４４７ａおよび開口４４７ｂにおいて、電極４１５と電気的に接続されている。よって、電極４１８と電極４１５には、同じ電位が供給される。また、開口４４７ａおよび開口４４７ｂは、どちらか一方を設けなくてもよい。また、開口４４７ａおよび開口４４７ｂの両方を設けなくてもよい。開口４４７ａおよび開口４４７ｂの両方を設けない場合は、電極４１８と電極４１５に異なる電位を供給することができる。
【０２２２】
［半導体層４１６のエネルギーバンド構造（２）］
図２３（Ｂ）は、図２０（Ｂ）にＤ３−Ｄ４の一点鎖線で示す部位のエネルギーバンド構造図である。図２３（Ｂ）は、トランジスタ４５４のチャネル形成領域のエネルギーバンド構造を示している。
【０２２３】
図２３（Ｂ）中、Ｅｃ３８４は、絶縁層４２８の伝導帯下端のエネルギーを示している。半導体層４１６を半導体層４１６ａと半導体層４１６ｂの２層とすることで、トランジスタの生産性を高めることができる。なお、半導体層４１６ｃを設けない分、トラップ準位３９０の影響を受けやすくなるが、半導体層４１６を単層構造とした場合よりも高い電界効果移動度を実現することができる。
【０２２４】
また、目的によっては、バックゲートとして機能できる電極４１８を設けなくてもよい。図２１（Ａ）はトランジスタ４５４ａの上面図である。図２１（Ｂ）および図２１（Ｃ）は、図２１（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ４５４ａは、トランジスタ４５４から電極４１８、開口４４７ａおよび開口４４７ｂを省略した構成を有する。これらの電極や開口を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
【０２２５】
図２２に、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタの一例を示す。図２２に例示するトランジスタ４４８は、前述したトランジスタ４４７とほぼ同様の構成を有する。トランジスタ４４８はバックゲートを有するトップゲート型のトランジスタの一種である。図２２（Ａ）はトランジスタ４４８の上面図である。図２２（Ｂ）は、図２２（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図２２（Ｃ）は、図２２（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。
【０２２６】
図２２は、トランジスタ４４８を構成する半導体層４１６にシリコンなどの無機半導体層を用いる場合の構成例を示している。図２２において、基板４７１の上に電極４１８が設けられ、電極４１８の上に絶縁層４７２が設けられている。また、絶縁層４７２が有する凸部の上に半導体層４１６が形成されている。
【０２２７】
半導体層４１６は、半導体層４１６ｉと、２つの半導体層４１６ｔと、２つの半導体層４１６ｕとを有する。半導体層４１６ｉは、２つの半導体層４１６ｔの間に配置されている。また、半導体層４１６ｉと２つの半導体層４１６ｔは、２つの半導体層４１６ｕの間に配置されている。また、半導体層４１６ｉと重なる領域に電極４１５が設けられている。
【０２２８】
トランジスタ４４８がオン状態の時に半導体層４１６ｉにチャネルが形成される。よって、半導体層４１６ｉはチャネル形成領域として機能する。また、半導体層４１６ｔは低濃度不純物領域（ＬＤＤ）として機能する。また、半導体層４１６ｕは高濃度不純物領域として機能する。なお、２つの半導体層４１６ｔのうち、一方または両方の半導体層４１６ｔを設けなくてもよい。また、２つの半導体層４１６ｕのうち、一方の半導体層４１６ｕはソース領域として機能し、他方の半導体層４１６ｕはドレイン領域として機能する。
【０２２９】
絶縁層４２９上に設けられた電極４１７ａは、絶縁層４２６、絶縁層４２８、および絶縁層４２９に設けられた開口４４７ｃにおいて、半導体層４１６ｕの一方と電気的に接続されている。また、絶縁層４２９上に設けられた電極４１７ｂは、絶縁層４２６、絶縁層４２８、および絶縁層４２９に設けられた開口４４７ｄにおいて、半導体層４１６ｕの他方と電気的に接続されている。
【０２３０】
絶縁層４２６上に設けられた電極４１５は、絶縁層４２６、および絶縁層４７２に設けられた開口４４７ａおよび開口４４７ｂにおいて、電極４１８と電気的に接続されている。よって、電極４１５と電極４１８には、同じ電位が供給される。また、開口４４７ａおよび開口４４７ｂは、どちらか一方を設けなくてもよい。また、開口４４７ａおよび開口４４７ｂの両方を設けなくてもよい。開口４４７ａおよび開口４４７ｂの両方を設けない場合は、電極４１８と電極４１５に異なる電位を供給することができる。
【０２３１】
＜成膜方法について＞
本明細書等に示す電極などの導電層、絶縁層、および半導体層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、またはスパッタリング法などを用いて形成することができる。一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法などに分類できる。また、大気圧下で成膜を行なう常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法などもある。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法などに分類できる。
【０２３２】
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＩＡＤ（Ｉｏｎ  ｂｅａｍ  Ａｓｓｉｓｔｅｄ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
【０２３３】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０２３４】
また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリング法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法などに分類できる。
【０２３５】
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。
【０２３６】
なお、ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０２３７】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタや半導体装置の生産性を高めることができる場合がある。
【０２３８】
＜使用可能な材料について＞
〔基板〕
基板４７１として用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、基板４７１として、半導体基板、可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
【０２３９】
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
【０２４０】
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アラミド、エポキシ樹脂、アクリル樹脂などを用いることができる。
【０２４１】
基板４７１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板４７１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０２４２】
〔絶縁層〕
絶縁層４２２、絶縁層４２６、絶縁層４２８、絶縁層４２９、絶縁層４７２、絶縁層４７３、絶縁層４７４、絶縁層４７５、絶縁層４７７、絶縁層４８２、および絶縁層４８３は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０２４３】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０２４４】
特に絶縁層４７５および絶縁層４２９は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。また、絶縁層４７５または絶縁層４２９として、絶縁性の高い酸化インジウム錫亜鉛（Ｉｎ−Ｓｎ−Ｚｎ酸化物）などを用いてもよい。
【０２４５】
絶縁層４７５に不純物が透過しにくい絶縁性材料を用いることで、基板４７１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層４２９に不純物が透過しにくい絶縁性材料を用いることで、絶縁層４２９側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【０２４６】
絶縁層４２２、絶縁層４２６、絶縁層４２８、絶縁層４２９、絶縁層４７２、絶縁層４７３、絶縁層４７４、絶縁層４７７、絶縁層４８２、および絶縁層４８３として、これらの材料で形成される絶縁層を複数積層して用いてもよい。絶縁層４２２、絶縁層４２６、絶縁層４２８、絶縁層４２９、絶縁層４７２、絶縁層４７３、絶縁層４７４、絶縁層４７７、絶縁層４８２、および絶縁層４８３の形成方法は特に限定されず、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法、スピンコート法などの各種形成方法を用いることができる。
【０２４７】
例えば、熱ＣＶＤ法を用いて、酸化アルミニウムを成膜する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２４８】
例えば、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンを形成する場合には、原料ガスとしてシリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０２４９】
また、堆積性気体のガス流量に対する酸化性気体のガス流量を２０倍以上１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ以下、または５０Ｐａ以下とすることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
【０２５０】
また、処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給することで、緻密な酸化シリコンまたは酸化窒化シリコンを形成することができる。
【０２５１】
また、酸化シリコンまたは酸化窒化シリコンを、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁層を形成することができる。
【０２５２】
また、絶縁層を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層を形成することができる。
【０２５３】
また、半導体層４１６として酸化物半導体を用いる場合、半導体層４１６中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、半導体層４１６と接する絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、半導体層４１６中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。特に、半導体層４１６と接する絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２５４】
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合がある。
【０２５５】
また、半導体層４１６として酸化物半導体を用いる場合、絶縁層は、加熱により酸素が放出される絶縁層（「過剰酸素を含む絶縁層」ともいう。）を用いて形成することが好ましい。特に、半導体層４１６と接する絶縁層は、過剰酸素を含む絶縁層とすることが好ましい。例えば、当該絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析において、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層が好ましい。
【０２５６】
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁層への酸素添加量を増加させることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
【０２５７】
また、酸素を含む雰囲気中でスパッタリング法により絶縁層を成膜することで、当該絶縁層の被形成層に酸素を導入することができる。
【０２５８】
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流（以下、「リーク電流」ともいう。）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
【０２５９】
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として機能する（以下、「ゲート容量」ともいう。）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
【０２６０】
そこで、誘電体として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、誘電体を厚くしても、容量素子の容量値を十分確保することが可能となる。
【０２６１】
例えば、誘電体として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、誘電体を厚くしても、誘電体として酸化シリコンを用いた場合と同等の容量値を実現できるため、容量素子を形成する二つの電極間に生じるリーク電流を低減できる。なお、誘電体をｈｉｇｈ−ｋ材料と、他の絶縁材料との積層構造としてもよい。
【０２６２】
また、絶縁層４２８は、平坦な表面を有する絶縁層である。絶縁層４２８としては、上記絶縁性材料のほかに、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層してもよい。
【０２６３】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０２６４】
絶縁層４２８の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。
【０２６５】
また、試料表面にＣＭＰ処理を行なってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
【０２６６】
〔半導体層〕
半導体層４１６としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０２６７】
また、半導体層４１６として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０２６８】
また、前述した通り、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層４１６に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０２６９】
また、例えば、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタ（「結晶性Ｓｉトランジスタ」ともいう。）は、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【０２７０】
以下、半導体層４１６として酸化物半導体を用いる場合について説明する。半導体層４１６に用いる酸化物半導体は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０２７１】
また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。
【０２７２】
ただし、半導体層４１６に用いる酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物半導体などであっても構わない。
【０２７３】
図４３（Ａ）、図４３（Ｂ）、および図４３（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図４３には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０２７４】
図４３（Ａ）、図４３（Ｂ）、および図４３（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２７５】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０２７６】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図４３に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０２７７】
図４３（Ａ）および図４３（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０２７８】
一例として、図４４に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図４４は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図４４に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０２７９】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図４４に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０２８０】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０２８１】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０２８２】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０２８３】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０２８４】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０２８５】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０２８６】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図４３（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２８７】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図４３（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０２８８】
また、図４３（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０２８９】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２９０】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０２９１】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２９２】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２９３】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２９４】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２９５】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２９６】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０２９７】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２９８】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２９９】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３００】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３０１】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３０２】
例えば、半導体層４１６として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３０３】
例えば、半導体層４１６として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
【０３０４】
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【０３０５】
また、前述した通り、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比を、例えば、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、５：１：７、４：２：４．１、およびこれらの近傍などとすればよい。
【０３０６】
スパッタリング法を用いて酸化物半導体を形成する場合、基板温度を１００℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以上３５０℃以下として成膜することで、酸化物半導体の結晶性を高めることができる。
【０３０７】
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比よりも成膜された膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０３０８】
半導体層４１６ａ、半導体層４１６ｂ、および半導体層４１６ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成することが好ましい。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
【０３０９】
半導体層４１６ａおよび半導体層４１６ｃは、半導体層４１６ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層４１６ａおよび半導体層４１６ｂとの界面、ならびに半導体層４１６ｃおよび半導体層４１６ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０３１０】
また、半導体層４１６ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層４１６ａおよび半導体層４１６ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層４１６ａおよび半導体層４１６ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層４１６ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層４１６ａ、半導体層４１６ｃ、および半導体層４１６ｂを選択することができる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層４１６ａ、半導体層４１６ｃ、および半導体層４１６ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層４１６ａ、半導体層４１６ｃ、および半導体層４１６ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層４１６ａ、半導体層４１６ｃおよび半導体層４１６ｂを選択する。ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層４１６ａおよび半導体層４１６ｃを上記構成とすることにより、半導体層４１６ａおよび半導体層４１６ｃを、半導体層４１６ｂよりも酸素欠損が生じにくい層とすることができる。
【０３１１】
なお、半導体層４１６ａおよび半導体層４１６ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層４１６ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
【０３１２】
例えば、ＩｎまたはＧａを含む半導体層４１６ａ、およびＩｎまたはＧａを含む半導体層４１６ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６およびこれらの近傍の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層４１６ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、５：１：７、または４：２：４．１およびこれらの近傍の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層４１６ａ、半導体層４１６ｂ、および半導体層４１６ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０３１３】
また、ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、半導体層４１６を真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層４１６中のチャネル形成領域が真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。
【０３１４】
特に、半導体層４１６ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層４１６ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層４１６ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
【０３１５】
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である酸化物半導体層をいう。
【０３１６】
また、半導体層４１６に酸化物半導体層を用いる場合は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。なお、ＣＡＡＣ−ＯＳについては他の実施の形態で詳細に説明する。
【０３１７】
また、半導体層４１６に用いる酸化物半導体層は、ＣＡＡＣでない領域（Ｌａｔｅｒａｌ  Ｇｒｏｗｔｈ  Ｂｕｆｆｅｒ  Ｒｅｇｉｏｎ、「ＬＧＢＲ」ともいう。）が当該酸化物半導体層全体の２０％未満であることが好ましい。
【０３１８】
ＣＡＡＣ−ＯＳは誘電率異方性を有する。具体的には、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率よりも、ｃ軸方向の誘電率が大きい。チャネルが形成される半導体層にＣＡＡＣ−ＯＳを用いて、ゲート電極をｃ軸方向に配置したトランジスタは、ｃ軸方向の誘電率が大きいため、ゲート電極から生じる電界がＣＡＡＣ−ＯＳ全体に届きやすい。よって、サブスレッショルドスイング値（Ｓ値）を小さくすることができる。また、半導体層にＣＡＡＣ−ＯＳを用いたトランジスタは、微細化によるＳ値の増大が生じにくい。
【０３１９】
また、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率が小さいため、ソースとドレイン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果、などが生じにくく、トランジスタの信頼性を高めることができる。
【０３２０】
ここで、チャネル長変調効果とは、ドレイン電圧がしきい値電圧よりも高い場合に、ドレイン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネル効果とは、チャネル長が短くなることにより、しきい値電圧の低下などの電気特性の悪化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が生じやすい。
【０３２１】
酸化物半導体層の形成後、酸素ドープ処理を行ってもよい。また、酸化物半導体層に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体層を高純度化するために、加熱処理を行うことが好ましい。
【０３２２】
例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸化性ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層に加熱処理を施す。なお、酸化性ガス雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性ガス雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
【０３２３】
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層４２６に含まれる酸素を酸化物半導体層中に拡散させ、当該酸化物半導体層に含まれる酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体層の形成後であればいつ行ってもよい。
【０３２４】
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０３２５】
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内が好ましい。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【０３２６】
〔電極〕
電極４１５、電極４１７ａ、電極４１７ｂ、電極４１８、電極４２５ａ、および電極４２５ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。これらの材料で形成される導電層を複数積層して用いてもよい。
【０３２７】
また、電極４１５、電極４１７ａ、電極４１７ｂ、電極４１８、電極４２５ａ、および電極４２５ｂを形成するための導電性材料に、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を適用することもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。導電性材料の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法などの各種形成方法を用いることができる。
【０３２８】
〔コンタクトプラグ〕
コンタクトプラグとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、当該材料の側面および底面を、チタン層、窒化チタン層またはこれらの積層からなるバリア層（拡散防止層）で覆ってもよい。この場合、バリア層も含めてコンタクトプラグという場合がある。
【０３２９】
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
【０３３０】
（実施の形態３）
本実施の形態では上述した半導体装置またはトランジスタの応用例について説明する。
【０３３１】
＜半導体装置の応用例＞
〔ＣＰＵ〕
上述した半導体装置はＣＰＵの一部に用いることができる。図２４は、ＣＰＵの構成例を示すブロック図である。
【０３３２】
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３３３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３３４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３３５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０３３６】
図２４に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６として、上述した記憶素子などを用いることができる。
【０３３７】
本実施の形態では、本発明の一態様に係る半導体装置をＣＰＵに用いる例として説明したが、本発明の一態様に係る半導体装置は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
【０３３８】
〔ＲＦタグ〕
上述した半導体装置はＲＦタグの一部に用いることができる。
【０３３９】
本発明の一態様に係るＲＦタグは、内部に記憶回路（記憶装置）を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
【０３４０】
ＲＦタグの構成について図２５を用いて説明する。図２５は、ＲＦタグの構成例を示すブロック図である。
【０３４１】
図２５に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。通信器８０１に上述したトランジスタを用いてもよい。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０３４２】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３４３】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０３４４】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０３４５】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０３４６】
なお、上述の各回路は、適宜、取捨することができる。
【０３４７】
記憶回路８１０に上述した記憶装置を用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０３４８】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０３４９】
本発明の一態様に係るＲＦタグの使用例について図２６を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券、無記名債券、運転免許証や住民票などの証書（図２６（Ａ）参照。）、ＤＶＤソフトやビデオテープなどの記録媒体（図２６（Ｂ）参照。）、皿やコップや瓶などの容器（図２６（Ｃ）参照。）、包装紙や箱やリボンなどの包装用品、自転車などの移動体（図２６（Ｄ）参照。）、鞄や眼鏡などの身の回り品、植物、動物、人体、衣類、生活用品、薬品や薬剤を含む医療品、または電子機器（例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話。）などの物品、もしくは各物品に取り付ける荷札（図２６（Ｅ）および図２６（Ｆ）参照。）などに設けて使用することができる。
【０３５０】
本発明の一態様に係るＲＦタグ８００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券、無記名債券、または証書などに本発明の一態様に係るＲＦタグ８００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器、記録媒体、身の回り品、衣類、生活用品、または電子機器などに本発明の一態様に係るＲＦタグ８００を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、移動体に本発明の一態様に係るＲＦタグ８００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。以上のように、本発明の一態様に係るＲＦタグ８００は、上述したような各用途に用いることができる。
【０３５１】
〔撮像装置〕
上述したトランジスタを用いた撮像装置の一例について説明する。本実施の形態では、撮像装置６１０について、図面を参照して説明する。
【０３５２】
図２７（Ａ）は、撮像装置６１０の構成例を示す平面図である。撮像装置６１０は、画素部６４０と、第１の回路６６０、第２の回路６７０、第３の回路６８０、及び第４の回路６９０を有する。なお、本明細書等において、第１の回路６６０乃至第４の回路６９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路６６０は周辺回路の一部と言える。
【０３５３】
図２７（Ｂ）は、画素部６４０の構成例を示す図である。画素部６４０は、ｐ列ｑ行（ｐおよびｑは２以上の自然数）のマトリクス状に配置された複数の画素６４５（撮像素子）を有する。なお、図２７（Ｂ）中のｎは１以上ｐ以下の自然数であり、ｍは１以上ｑ以下の自然数である。
【０３５４】
例えば、画素６４５を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。また、例えば、画素６４５を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。また、例えば、画素６４５を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。画素６４５を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置６１０を実現することも可能である。
【０３５５】
第１の回路６６０および第２の回路６７０は、複数の画素６４５に接続し、複数の画素６４５を駆動するための信号を供給する機能を有する。また、第１の回路６６０は、画素６４５から出力されたアナログ信号を処理する機能を有していてもよい。また、第３の回路６８０は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、第３の回路６８０は、参照用電位信号（例えば、ランプ波信号など）を供給する機能を有していてもよい。
【０３５６】
図２８に第１の回路６６０の構成例を示す。図２８に例示する第１の回路６６０は、信号処理回路６６１、列駆動回路６６２、出力回路６６３を有する。信号処理回路６６１は、列ごとに設けられた回路６６４を有する。また、回路６６４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）方式でノイズの除去を行なうことができる回路６６４ａ（「ＣＤＳ回路」ともいう。）、カウンタ回路６６４ｂ、ラッチ回路６６４ｃを有する。また、回路６６４は、アナログ−デジタル変換の機能を有する。信号処理回路６６１は列並列型（カラム型）アナログ−デジタル変換装置として機能することができる。
【０３５７】
回路６６４ａは、コンパレータ、スイッチ、および容量素子を有する。コンパレータの２つの入力端子はスイッチを介して接続されている。なお、当該スイッチとして、トランジスタやＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子などを用いてもよい。また、コンパレータの一方の端子は容量素子を介して配線６６７と接続されている。コンパレータの他方の端子は列ごとに設けられた配線６２３と接続される。なお、コンパレータの他方の端子と配線６２３は、容量素子を介して接続してもよい。
【０３５８】
回路６６４ａは、配線６２３から入力されるアナログ信号（撮像データ）と、配線６６７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較し、Ｈ電位またはＬ電位を出力する機能を有する。カウンタ回路６６４ｂには、配線６６８からクロック信号が入力され、回路６６４ａから出力されるＨ電位またはＬ電位が入力される。カウンタ回路６６４ｂは、Ｈ電位またはＬ電位が入力されている期間を計測し、計測結果をＮビットデジタル値のデジタル信号としてラッチ回路６６４ｃに出力する。また、カウンタ回路６６４ｂには、配線６６５からセット信号またはリセット信号が入力される。ラッチ回路６６４ｃは、該デジタル信号を保持する機能を有する。また、ラッチ回路６６４ｃには、配線６６６からセット信号またはリセット信号が入力される。
【０３５９】
列駆動回路６６２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路６６２は、ラッチ回路６６４ｃに保持されたデジタル信号を読み出す列を選択する選択信号を生成する。列駆動回路６６２は、シフトレジスタなどで構成することができる。列駆動回路６６２により列が順次選択され、選択された列のラッチ回路６６４ｃから出力されたデジタル信号が、配線６６９を介して出力回路６６３に入力される。配線６６９は水平転送線として機能することができる。
【０３６０】
出力回路６６３に入力されたデジタル信号は、出力回路６６３で処理されて、撮像装置６１０の外部に出力される。出力回路６６３は、例えばバッファ回路で構成することができる。また、出力回路６６３は、撮像装置６１０の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
【０３６１】
また、第２の回路６７０は、信号を読み出す画素６４５を選択する選択信号を生成して出力する機能を有する。なお、第２の回路６７０を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。このようにして、アナログ信号である撮像データを、Ｎビットデジタル値のデジタル信号に変換して、外部に出力することができる。
【０３６２】
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。また、周辺回路の一部に本発明の一態様に係る半導体装置などを設けてもよい。
【０３６３】
なお、周辺回路は、第１の回路６６０乃至第４の回路６９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路６６０または第４の回路６９０の一方の機能を、第１の回路６６０または第４の回路６９０の他方に付加して、第１の回路６６０または第４の回路６９０の一方を省略してもよい。また、例えば、第２の回路６７０または第３の回路６８０の一方の機能を、第２の回路６７０または第３の回路６８０の他方に付加して、第２の回路６７０または第３の回路６８０の一方を省略してもよい。また、例えば、第１の回路６６０乃至第４の回路６９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
【０３６４】
また、図２９に示すように、第１の回路６６０乃至第４の回路６９０の上方に重ねて画素部６４０を設けてもよい。図２９（Ａ）は第１の回路６６０乃至第４の回路６９０の上方に重ねて画素部６４０を形成した撮像装置６１０の上面図である。また、図２９（Ｂ）は、図２９（Ａ）に示した撮像装置６１０の構成を説明するための斜視図である。
【０３６５】
第１の回路６６０乃至第４の回路６９０の上方に重ねて画素部６４０を設けることで、撮像装置６１０の大きさに対する画素部６４０の占有面積を大きくすることができる。よって、撮像装置６１０の受光感度を向上することができる。また、撮像装置６１０のダイナミックレンジを向上することができる。また、撮像装置６１０の解像度を向上することができる。また、撮像装置６１０で撮影した画像の品質を高めることができる。また、撮像装置６１０集積度を向上することができる。
【０３６６】
［画素（撮像素子）］
次に、画素６４５に用いることができる回路の一例について説明する。図３０（Ａ）に示す画素６４５は、光電変換素子６３８、トランジスタ６１２、トランジスタ６３５、および容量素子６３３を有する。トランジスタ６１２のソースまたはドレインの一方は光電変換素子６３８と電気的に接続される。トランジスタ６１２のソースまたはドレインの他方はノード６３７（電荷蓄積部）を介してトランジスタ６３５のゲートと電気的に接続されている。
【０３６７】
トランジスタ６１２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６３３を小さくすることができる。または、図３０（Ｂ）に示す画素６４５のように、容量素子６３３を省略することができる。また、トランジスタ６１２としてＯＳトランジスタを用いると、ノード６３７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。トランジスタ６１２として、例えば上記実施の形態に開示したトランジスタなどを用いることができる。なお、トランジスタ６３５にＯＳトランジスタを用いてもよい。
【０３６８】
光電変換素子６３８には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
【０３６９】
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
【０３７０】
図３０（Ｃ）に示す画素６４５は、光電変換素子６３８としてフォトダイオードを用いる場合を示している。図３０（Ｃ）に示す画素６４５は、光電変換素子６３８、トランジスタ６１２、トランジスタ６３４、トランジスタ６３５、トランジスタ６３６、および容量素子６３３を有する。トランジスタ６１２のソースまたはドレインの一方は光電変換素子６３８のカソードと電気的に接続され、他方はノード６３７と電気的に接続されている。光電変換素子６３８のアノードは、配線６１１と電気的に接続されている。トランジスタ６３４のソースまたはドレインの一方はノード６３７と電気的に接続され、他方は配線６１８と電気的に接続されている。トランジスタ６３５のゲートはノード６３７と電気的に接続され、ソースまたはドレインの一方は配線６１９と電気的に接続され、他方はトランジスタ６３６のソースまたはドレインの一方と電気的に接続されている。トランジスタ６３６のソースまたはドレインの他方は配線６１８と電気的に接続されている。容量素子６３３の一方の電極はノード６３７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
【０３７１】
トランジスタ６１２は転送トランジスタとして機能できる。トランジスタ６１２のゲートには、転送信号ＴＸが供給される。トランジスタ６３４はリセットトランジスタとして機能できる。トランジスタ６３４のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６３５は増幅トランジスタとして機能できる。トランジスタ６３６は選択トランジスタとして機能できる。トランジスタ６３６のゲートには、選択信号ＳＥＬが供給される。また、配線６１８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
【０３７２】
次に、図３０（Ｃ）に示す画素６４５の動作について説明する。まず、トランジスタ６３４をオン状態にして、ノード６３７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６３４をオフ状態にすると、ノード６３７にＶＤＤが保持される。次に、トランジスタ６１２をオン状態とすると、光電変換素子６３８の受光量に応じて、ノード６３７の電位が変化する（蓄積動作）。その後、トランジスタ６１２をオフ状態にすると、ノード６３７の電位が保持される。次に、トランジスタ６３６をオン状態とすると、ノード６３７の電位に応じた電位が配線６１９に出力される（選択動作）。配線６１９の電位を検出することで、光電変換素子６３８の受光量を知ることができる。
【０３７３】
トランジスタ６１２およびトランジスタ６３４には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６３３を小さくすることができる。または、容量素子６３３を省略することができる。また、トランジスタ６１２およびトランジスタ６３４としてＯＳトランジスタを用いると、ノード６３７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
【０３７４】
図３０（Ａ）乃至図３０（Ｃ）に示したいずれかの画素６４５を有する撮像装置６１０をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
【０３７５】
例えば、撮像装置６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。画素６４５を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置を実現することも可能である。
【０３７６】
画素６４５の構造例を図３１に示す。図３１は画素６４５の断面図である。
【０３７７】
図３１に示す画素６４５は、基板４０１としてｎ型半導体を用いている。また、基板４０１中に光電変換素子６３８のｐ型半導体６２１が設けられている。また、基板４０１の一部が、光電変換素子６３８のｎ型半導体６２２として機能する。
【０３７８】
また、トランジスタ６３５は基板４０１上に設けられている。トランジスタ６３５はｎチャネル型のトランジスタとして機能できる。また、基板４０１の一部にｐ型半導体のウェル６２０が設けられている。ウェル６２０はｐ型半導体６２１の形成と同様の方法で設けることができる。また、ウェル６２０とｐ型半導体６２１は同時に形成することができる。
【０３７９】
また、光電変換素子６３８、およびトランジスタ６３５上に絶縁層６１３、絶縁層６１４、および絶縁層６１５が形成されている。
【０３８０】
また、絶縁層６１３乃至絶縁層６１５のｎ型半導体６２２と重なる領域に開口６２４が形成され、絶縁層６１３乃至絶縁層６１５のｐ型半導体６２１と重なる領域に開口６２５が形成されている。また、開口６２４および開口６２５中に、それぞれコンタクトプラグ６２６が形成されている。コンタクトプラグ６２６は上述したコンタクトプラグと同様に設けることができる。なお、開口６２４および開口６２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
【０３８１】
また、絶縁層６１５の上に、電極６４１、電極６２９、および電極６４２が形成されている。電極６４１は、開口６２４に設けられたコンタクトプラグ６２６を介してｎ型半導体６２２と電気的に接続されている。また、電極６２９は、開口６２５に設けられたコンタクトプラグ６２６を介してｐ型半導体６２１と電気的に接続されている。電極６４２は容量素子６３３の電極として機能できる。
【０３８２】
また、電極６４１、電極６４２、および電極６２９を覆って絶縁層６２７が形成されている。絶縁層６２７は、絶縁層６１５と同様の材料および方法で形成することができる。また、絶縁層６２７表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。電極６４１、電極６４２、および電極６２９は、上述した電極と同様の材料および方法により形成することができる。
【０３８３】
また、絶縁層６２７の上に絶縁層６２８および絶縁層４７５が形成され、絶縁層４７５の上に電極６４７、電極４１８、および電極６４３が形成されている。電極６４７は電極６２９と電気的に接続されている。
【０３８４】
また、絶縁層４７７の上に電極６４４および電極６３１が形成されている。また、電極６４４および電極６３１を覆って絶縁層２４２が形成されている。また、絶縁層２４２を介して電極６３１を覆って電極６３２が形成されている。電極６３１、絶縁層２４２、および電極６３２の重なる領域が容量素子６３３として機能する。
【０３８５】
電極６４４はトランジスタ６１２のソースまたはドレインの一方と電気的に接続される。また、電極６４４は電極６４７と電気的に接続される。また、電極６３２を覆って絶縁層４３７が形成されている。
【０３８６】
［変形例１］
図３１とは異なる画素６４５の構成例を図３２に示す。
【０３８７】
図３２に示す画素６４５は、基板４０１上にトランジスタ６３５とトランジスタ６３６が設けられている。トランジスタ６３５はｎチャネル型のトランジスタとして機能できる。トランジスタ６３６はｐチャネル型のトランジスタとして機能できる。
【０３８８】
トランジスタ６３５およびトランジスタ６３６は、素子分離層６１６により電気的に分離されている。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ法（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いることができる。
【０３８９】
絶縁層６１５の上に電極４１３ａ乃至電極４１３ｄが形成されている。電極４１３ａはトランジスタ６３５のソースまたはドレインの一方と電気的に接続され、電極４１３ｂはトランジスタ６３５のソースまたはドレインの他方と電気的に接続されている。電極４１３ｃは、トランジスタ６３５のゲートと電気的に接続されている。電極４１３ｂはトランジスタ６３６のソースまたはドレインの一方と電気的に接続され、電極４１３ｄはトランジスタ６３６のソースまたはドレインの他方と電気的に接続されている。
【０３９０】
また、図３２に示す画素６４５は、絶縁層４３７上に光電変換素子６３８が設けられている。また、光電変換素子６３８上に絶縁層６１７が設けられ、絶縁層６１７上に電極４８８が設けられている。絶縁層６１７は、絶縁層４３７と同様の材料および方法で形成することができる。
【０３９１】
図３２に示す光電変換素子６３８は、金属材料などで形成された電極６８６と透光性導電層６８２との間に光電変換層６８１を有する。図３２では、セレン系材料を光電変換層６８１に用いた形態を示している。セレン系材料を用いた光電変換素子６３８は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６８１を薄くしやすい利点を有する。
【０３９２】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０３９３】
なお、光電変換層６８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極６８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
【０３９４】
また、光電変換層６８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
【０３９５】
また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０３９６】
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
【０３９７】
透光性導電層６８２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６８２は単層に限らず、異なる膜の積層であっても良い。また、図３２では、透光性導電層６８２と配線４８７が、電極４８８およびコンタクトプラグ４８９を介して電気的に接続する構成を図示しているが、透光性導電層６８２と配線４８７が直接接してもよい。
【０３９８】
また、電極６８６および配線４８７などは、複数の導電層を積層した構成であってもよい。例えば、電極６８６を導電層６８６ａおよび導電層６８６ｂの二層とし、配線４８７を導電層４８７ａおよび導電層４８７ｂの二層とすることができる（図示せず。）。また、例えば、導電層６８６ａおよび導電層４８７ａを低抵抗の金属等を選択して形成し、導電層６８６ｂおよび導電層４８７ｂを光電変換層６８１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６８２と接触することにより電蝕を起こすことがある。そのような金属を導電層４８７ａに用いた場合でも導電層４８７ｂを介することによって電蝕を防止することができる。
【０３９９】
導電層６８６ｂおよび導電層４８７ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層６８６ａおよび導電層４８７ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
【０４００】
また、絶縁層６１７が多層である構成であってもよい。隔壁６７７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁６７７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
【０４０１】
また、光電変換素子６３８には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。当該フォトダイオードは、ｎ型の半導体層、ｉ型の半導体層、およびｐ型の半導体層が順に積層された構成を有している。ｉ型の半導体層には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層およびｎ型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０４０２】
なお、ｐｎ型やｐｉｎ型のダイオード素子は、ｐ型の半導体層が受光面となるように設けることが好ましい。ｐ型の半導体層を受光面とすることで、光電変換素子６３８の出力電流を高めることができる。
【０４０３】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６３８は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。
【０４０４】
〔半導体ウエハ、チップ〕
図３３（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
【０４０５】
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図３３（Ｂ）にチップ７１５の拡大図を示す。
【０４０６】
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０４０７】
分離領域７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
【０４０８】
〔電子部品〕
チップ７１５を電子部品に適用する例について、図３４を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
【０４０９】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０４１０】
図３４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
【０４１１】
次に、素子基板を複数のチップ（チップ７１５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０４１２】
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０４１３】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
【０４１４】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
【０４１５】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
【０４１６】
また、完成した電子部品の斜視模式図を図３４（Ｂ）に示す。図３４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３４（Ｂ）に示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
【０４１７】
図３４（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
【０４１８】
〔表示装置〕
次に、上述したトランジスタを用いた表示装置の一例について説明する。図３５（Ａ）は、表示装置５００の構成例を説明するブロック図である。
【０４１９】
図３５（Ａ）に示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５２１ｂ、および表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ、および駆動回路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
【０４２０】
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
【０４２１】
また、図３５（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｐ本の配線５３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｑ本の配線５３６と、を有する。さらに、表示領域５３１はマトリクス状に配設された複数の画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
【０４２２】
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
【０４２３】
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
【０４２４】
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
【０４２５】
ｇ行目の配線５３５＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示領域５３１においてｐ行ｑ列（ｐ、ｑは、ともに１以上の自然数。）に配設された複数の画素５３２のうち、ｇ行に配設されたｑ個の画素５３２と電気的に接続される。また、ｈ列目の配線５３６＿ｈ（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された画素５３２のうち、ｈ列に配設されたｐ個の画素５３２に電気的に接続される。
【０４２６】
［表示素子］
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物及び無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
【０４２７】
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。表示装置は網膜走査型の投影装置であってもよい。
【０４２８】
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４２９】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
【０４３０】
図３５（Ｂ）、図３５（Ｃ）、図３６（Ａ）、および図３６（Ｂ）は、画素５３２に用いることができる回路構成例を示している。
【０４３１】
［発光表示装置用画素回路の一例］
図３５（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図３５（Ｂ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
【０４３２】
トランジスタ４６１、トランジスタ４６８、トランジスタ４６４にＯＳトランジスタを用いることができる。特に、トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【０４３３】
トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続される。さらに、トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。
【０４３４】
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する。
【０４３５】
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン電極の他方は、ノード４６５に電気的に接続される。
【０４３６】
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。
【０４３７】
トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲート電極は、ノード４６５に電気的に接続される。
【０４３８】
トランジスタ４６４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲート電極は、配線５３５＿ｇに電気的に接続される。
【０４３９】
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。
【０４４０】
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
【０４４１】
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０４４２】
図３５（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
【０４４３】
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０４４４】
また、図３６（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図３６（Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、バックゲートがノード４６７と常に同じ電位となる。
【０４４５】
［液晶表示装置用画素回路の一例］
図３５（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図３５（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【０４４６】
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定される。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方はノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれるデータにより配向状態が設定される。
【０４４７】
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
【０４４８】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０４４９】
また、配向膜を用いないブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０４５０】
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【０４５１】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【０４５２】
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続され、他方はノード４６６に電気的に接続される。トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６へのビデオ信号の書き込みを制御する機能を有する。
【０４５３】
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノード４６６に書き込まれたデータを保持する保持容量としての機能を有する。
【０４５４】
例えば、図３５（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジスタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
【０４５５】
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
【０４５６】
また、図３６（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジスタを用いてもよい。図３６（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
【０４５７】
［周辺回路の構成例］
図３７（Ａ）に駆動回路５１１の構成例を示す。駆動回路５１１は、シフトレジスタ５１２、ラッチ回路５１３、およびバッファ５１４を有する。また、図３７（Ｂ）に駆動回路５２１ａの構成例を示す。駆動回路５２１ａは、シフトレジスタ５２２、およびバッファ５２３を有する。駆動回路５２１ｂも駆動回路５２１ａと同様の構成とすることができる。
【０４５８】
シフトレジスタ５１２およびシフトレジスタ５２２にはスタートパルスＳＰ、クロック信号ＣＬＫなどが入力される。
【０４５９】
［表示装置の構成例］
上記実施の形態に示したトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成して、システムオンパネルを形成することができる。
【０４６０】
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。図３８（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図３８（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８ａ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂから供給されている。
【０４６１】
図３８（Ｂ）および図３８（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図３８（Ｂ）および図３８（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３が実装されている。図３８（Ｂ）および図３８（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
【０４６２】
また図３８（Ｂ）および図３８（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０４６３】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを用いることができる。図３８（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図３８（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図３８（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
【０４６４】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【０４６５】
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
【０４６６】
図３９（Ａ）および図３９（Ｂ）は、図３８（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図３９（Ａ）および図３９（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
【０４６７】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
【０４６８】
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図３９（Ａ）および図３９（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図３９（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図３９（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
【０４６９】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている。
電極４０１７はバックゲート電極として機能することができる。
【０４７０】
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジスタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図３９（Ａ）および図３９（Ｂ）で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
【０４７１】
なお、図３９（Ａ）および図３９（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１として、上記実施の形態に示したトランジスタ４５２と同様の構造を有するトランジスタを用いる場合について例示している。
【０４７２】
また、図３９（Ａ）および図３９（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。
【０４７３】
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【０４７４】
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
【０４７５】
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図３９（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図３９（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【０４７６】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
【０４７７】
なお、トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０４７８】
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
【０４７９】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０４８０】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【０４８１】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０４８２】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０４８３】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【０４８４】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【０４８５】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【０４８６】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【０４８７】
図３９（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
【０４８８】
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０４８９】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０４９０】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０４９１】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０４９２】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０４９３】
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０４９４】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０４９５】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
【０４９６】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０４９７】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【０４９８】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
【０４９９】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０５００】
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
【０５０１】
〔表示モジュール〕
上述したトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図４０に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
【０５０２】
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パネル６００６に前述した表示装置を用いることができる。
【０５０３】
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
【０５０４】
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ６００４を設ける必要が無い場合は、タッチセンサ６００４を省略することができる。
【０５０５】
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
【０５０６】
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
【０５０７】
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。
【０５０８】
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０５０９】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０５１０】
（実施の形態４）
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４１に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０５１１】
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
【０５１２】
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
【０５１３】
図４１に、電子機器の一例を示す。図４１において、表示装置８０００は、本発明の一態様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４により、制御情報や、制御プログラムなどを保持することができる。また、表示装置８０００は、商用電源から電力の供給を受けることもできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
【０５１４】
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光表示装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
【０５１５】
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
【０５１６】
図４１において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図４１では、半導体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などの情報や、制御プログラムなどを保持することができる。また、照明装置８１００は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。
【０５１７】
なお、図４１では天井８１０４に設けられた据え付け型の照明装置８１００を例示しているが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
【０５１８】
また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。
【０５１９】
図４１において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０５などを有する。図４１では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていても良い。半導体装置８２０３により、エアコンディショナーの制御情報や、制御プログラムなどを保持することができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることもできる。
【０５２０】
なお、図４１では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
【０５２１】
図４１において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５などを有する。図４１では、蓄電装置８３０５が、筐体８３０１の内部に設けられている。半導体装置８３０４により、電気冷凍冷蔵庫８３００の制御情報や、制御プログラムなどを保持することができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
【０５２２】
図４２（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作スイッチ２９０７等を有する。また、携帯型ゲーム機２９００は、筐体２９０１の内側にアンテナ、バッテリなどを備える。なお、図４２（Ａ）に示した携帯型ゲーム機は、２つの表示部２９０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０５２３】
図４２（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０５２４】
図４２（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０５２５】
図４２（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０５２６】
図４２（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０５２７】
図４２（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０５２８】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
【０５２９】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０５３０】
図４２（Ｇ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
【０５３１】
本発明の一態様の半導体装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
【０５３２】
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
【０５３３】
（実施の形態５）
本実施の形態では、酸化物半導体の構造について説明する。
【０５３４】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０５３５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０５３６】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０５３７】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０５３８】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０５３９】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０５４０】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０５４１】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０５４２】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４５（Ｅ）に示す。図４５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０５４３】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０５４４】
図４６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０５４５】
図４６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０５４６】
また、図４６（Ｂ）および図４６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ｄ）および図４６（Ｅ）は、それぞれ図４６（Ｂ）および図４６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０５４７】
図４６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０５４８】
図４６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０５４９】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０５５０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０５５１】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０５５２】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０５５３】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０５５４】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４７（Ｂ）に示す。図４７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０５５５】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０５５６】
図４７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０５５７】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０５５８】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０５５９】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０５６０】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０５６１】
図４８に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４８（Ａ）および図４８（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０５６２】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０５６３】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０５６４】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０５６５】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０５６６】
図４９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０５６７】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０５６８】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０５６９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０５７０】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０５７１】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０５７２】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０５７３】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０５７４】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０５７５】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０５７６】
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０５７７】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０５７８】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０５７９】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０５８０】
＜ＯＳトランジスタの信頼性＞
また、上述の実質的に真性の酸化物半導体を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図５０を用いて、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタの信頼性が向上する理由について説明する。図５０は、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタにおけるエネルギーバンド構造を説明する図である。
【０５８１】
図５０において、ＧＥはゲート電極を、ＧＩはゲート絶縁層を、ＯＳは酸化物半導体層を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図５０は、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、酸化物半導体層に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
【０５８２】
また、図５０において、ゲート絶縁層としては、酸化シリコンを用い、酸化物半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、ゲート絶縁層（酸化シリコン）中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁層の伝導帯下端から約３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体層とゲート絶縁層との界面におけるゲート絶縁層のフェルミ準位（Ｅｆ）はゲート絶縁層の伝導帯下端から約３．６ｅＶ離れた位置に形成されるものとする。なお、ゲート絶縁層のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体層とゲート絶縁層との界面におけるゲート絶縁層のフェルミ準位（Ｅｆ）は低くなる。また、図５０中の白丸は電子（キャリア）を表し、図５０中のＸはゲート絶縁層中の欠陥準位を表す。
【０５８３】
図５０に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、ゲート絶縁層のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、ゲート絶縁層中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
【０５８４】
また、電子親和力が異なる酸化物半導体層を用いると、ゲート絶縁層と酸化物半導体層との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体層を用いると、ゲート絶縁層と酸化物半導体層との界面近傍において、ゲート絶縁層の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁層中に形成されうる欠陥準位（図５０中Ｘ）も相対的に高くなるため、ゲート絶縁層のフェルミ準位と酸化物半導体層のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁層中にトラップされる電荷が少なくなる、例えば、上述のゲート絶縁層中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
【０５８５】
本実施の形態は、他の実施の形態または実施例などに記載した構成と、適宜組み合わせて実施することが可能である。
【実施例１】
【０５８６】
バックゲート電極を有するトップゲート型のＯＳトランジスタを作製し、該ＯＳトランジスタのバックゲート電極に印加する電圧（「バックゲート電圧」または「Ｖｂｇ」ともいう。）と、Ｉｄ−Ｖｇ特性の関係について調査した。
【０５８７】
図５１（Ａ）に、調査に用いたトランジスタ９００のチャネル長方向の断面概略図を示す。ここで、トランジスタ９００の作製工程の概要を説明しておく。まず、Ｓｉ基板上に下地絶縁層を作製し（図示せず）、その上に、バックゲート電極を形成した。バックゲート電極にはタングステンを用いた。次にバックゲート電極上にバックゲート絶縁層として、酸化アルミニウム層と酸化シリコン層の積層を形成した。具体的には、酸化アルミニウム層をＡＬＤ法により２０ｎｍの厚さで形成し、酸化シリコン層をＰＥＣＶＤ法により３０ｎｍ形成した。続けて、チャネルが形成される半導体層としてＣＡＡＣ−ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ酸化物）層をスパッタリング法により形成した。次に、ソース電極、ドレイン電極、ゲート絶縁層、ゲート電極（「トップゲート電極」ともいう。）を形成して、最後にパッシベーション層（図示せず）を形成した。作製したトランジスタ９００のチャネル長Ｌは５２ｎｍ、チャネル幅Ｗは６９ｎｍであった。
【０５８８】
図５１（Ｂ）に、Ｖｄが１．８Ｖの時の、トランジスタ９００のＩｄ−Ｖｇ特性を示す。なお、「Ｖｄ」はドレイン電極に印加する電圧を示す。図５１（Ｂ）の横軸は、トップゲート電極に印加する電圧（「トップゲート電圧」または「Ｖｔｇ」ともいう。）を示す。図５１（Ｂ）の縦軸はドレイン電極に流れる電流（「ドレイン電流」または「Ｉｄ」ともいう。）を示す。
【０５８９】
以降、ゲート電圧Ｖｇに関して、トップゲート電圧（Ｖｔｇ）とバックゲート電圧（Ｖｂｇ）を区別して表記する。
【０５９０】
図５１（Ｂ）より、トランジスタ９００のＩｄ−Ｖｔｇ特性は、Ｖｂｇに依存してシフトすることがわかる。ＶｂｇがマイナスバイアスであればＩｄ−Ｖｔｇ特性はプラス方向へシフトし、プラスバイアスであればＩｄ−Ｖｔｇ特性はマイナス方向へシフトする。すなわち、バックゲート電極に印加する電圧によって、トランジスタ９００のＶｔｈ制御が可能であることがわかった。
【０５９１】
なお、本実施例では、Ｖｔｈの代わりにＶｓｈという指標を用いた評価も行なった。Ｖｓｈは、Ｉｄが１ｐＡの時のＶｇを示す。ＶｔｈおよびＶｓｈは、どちらもＩｄ−Ｖｇ特性のシフトを知るために用いることができる。特にＶｓｈは、サブスレッシュホールド領域でのＩｄ−Ｖｔｇ特性のシフトを知ることができる。よって、オフ電流が極めて小さいことが重要になるデバイスに用いるトランジスタの評価には、Ｖｓｈを用いることが好ましい。なお、Ｖｓｈは、「ｓｈｉｆｔ  ｖｏｌｔａｇｅ」の略号である。
【０５９２】
ＶｔｈおよびＶｓｈの、Ｖｂｇ依存性を図５２（Ａ）に示す。ＶｔｈおよびＶｓｈともに、Ｖｂｇに対して傾きが負となる比例関係にあることがわかる。
【０５９３】
続いて、バックゲート電極に電圧を印加した状態で信頼性評価を行った。測定には、チャネルが形成される半導体層がＣＡＡＣ−ＩＧＺＯであり、チャネル幅Ｗが２９０ｎｍ、チャネル長Ｌが２４０ｎｍのＯＳトランジスタを用いた。また、信頼性評価は、バックゲート絶縁層（ＢＧ−ＧＩ）のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が１２ｎｍのＯＳトランジスタと、ＥＯＴが４８ｎｍのＯＳトランジスタの２種類について行った。
【０５９４】
まず、基準となるＩｄ−Ｖｔｇ特性を得るため、２種類のＯＳトランジスタのイニシャル測定を行なった。具体的には、１２５℃の雰囲気下で、ＥＯＴが１２ｎｍのＯＳトランジスタのＶｂｇを−５Ｖとし、ＥＯＴが４８ｎｍのＯＳトランジスタのＶｂｇを−１１Ｖとして、それぞれのＩｄ−Ｖｔｇ特性を測定した。また、Ｉｄ−Ｖｔｇ特性測定時のＶｄは３．３Ｖとした。
【０５９５】
続いて、トップゲート電極、ソース電極、およびドレイン電極を０Ｖとし、前述のＶｂｇを印加したまま１２５℃の雰囲気下で１２時間保持した。途中、任意の時間毎に前述のＶｂｇを印加したままＩｄ−Ｖｔｇ特性を測定した。
【０５９６】
イニシャル測定時のＶｓｈを基準として、任意の時間毎に測定したＶｓｈの変動量ΔＶｓｈを図５２（Ｂ）に示す。１２時間後のΔＶｓｈは、ＥＯＴが１２ｎｍのＯＳトランジスタでは０．００３Ｖ、ＥＯＴが４８ｎｍのＯＳトランジスタでは０．０４Ｖであった。どちらのＯＳトランジスタもΔＶｓｈは小さく、バックゲート電圧を印加し続けてもＯＳトランジスタの電気特性は安定であることが確認できた。
【０５９７】
以上の結果から、Ｖｂｇによって、トランジスタのＶｔｈ制御が可能であることがわかった。
【実施例２】
【０５９８】
トランジスタのバックゲート電極側に電子トラップとなるチャージトラップ層（「ＣＴ層」ともいう。）を形成し、ＣＴ層への電荷注入によってＶｔｈを制御する実験を行なった。
【０５９９】
ＣＴ層を用いるＶｔｈ制御は、ＣＴ層に電子をトラップさせることによりマイナス電界を生じさせ、該マイナス電界をチャネル形成領域に影響させることで実現する。よって、Ｖｔｈはプラス方向にシフトする。なお、ＣＴ層はバックゲート側に配置してもよいし、トップゲート側に配置してもよい。また、ＣＴ層を用いるＶｔｈ制御では、ＣＴ層に電子をトラップさせる時以外は、原理的にＶｔｈ制御のための電源を必要としない。
【０６００】
図５３（Ａ）に、実験に用いたトランジスタ９１０のチャネル長方向の断面概略図を示す。トランジスタ９１０は、バックゲート電極とＣＡＡＣ−ＩＧＺＯ層の間の絶縁層中に、ＣＴ層を設けている。
【０６０１】
ここで、トランジスタ９１０の作製工程の概要を説明しておく。まず、Ｓｉ基板上に下地絶縁層を作製し（図示せず）、その上に、バックゲート電極を形成した。バックゲート電極にはタングステンを用いた。次に、バックゲート電極上に、絶縁層Ａとして酸化シリコン層をＰＥＣＶＤ法により１０ｎｍ形成した。次に、絶縁層Ａの上に、ＣＴ層となるＨｆＯｘ層をＡＬＤ法により２０ｎｍ形成し、ＣＴ層の上に絶縁層Ｂとして酸化シリコン層をＰＥＣＶＤ法により３０ｎｍ形成した。続けて、チャネルが形成される半導体層としてＣＡＡＣ−ＩＧＺＯ層をスパッタリング法により形成した。次に、ソース電極、ドレイン電極、ゲート絶縁層、トップゲート電極を形成して、最後にパッシベーション層（図示せず）を形成した。作製したトランジスタ９１０のチャネル長Ｌは０．１９μｍ、チャネル幅Ｗは０．２６μｍであった。
【０６０２】
ＣＴ層に電子をトラップさせるためＣＴ層の価電子帯（Ｅｃ）がＣＴ層を挟む絶縁層の価電子帯より低くなるように材料を選ぶ必要がある。図５３（Ｂ）に、バックゲート電極からＣＡＡＣ−ＩＧＺＯ層までのバンドダイアグラムを示す。本実施例では、ＣＴ層としてＨｆＯｘ層を用いている。また、ＣＴ層の上の絶縁層ＡとＣＴ層の下の絶縁層Ｂに酸化シリコン層を用いている。よって、Ｅｃ差が１．２ｅＶある構造となる。このＥｃ差によって、ＣＴ層に注入された電子が安定に保持できる。なお、ＣＴ層を挟む２層の絶縁層（絶縁層Ａと絶縁層Ｂ）の厚さや、ＣＴ層に用いる材料を変更することで、ＣＴ層への電荷注入条件を変えることが出来る。
【０６０３】
トランジスタ９１０におけるＩｄ−Ｖｔｇ特性のＣＴ層への電荷注入時間依存性を図５４（Ａ）に示す。ＣＴ層への電荷注入は、Ｖｂｇを＋３８Ｖとして、室温下で行なった。また、電荷注入の積算時間が３秒になるまで、０．５秒毎にＩｄ−Ｖｔｇ特性を測定した。図５４（Ａ）より、トランジスタ９１０のＩｄ−Ｖｔｇ特性が、電荷注入によってプラス方向へシフトしていることがわかる。
【０６０４】
また、図５４（Ａ）におけるＶｓｈの変動量（ΔＶｓｈ）の電荷注入時間依存性を図５４（Ｂ）に示す。ここでのＶｓｈは、Ｉｄが１ｐＡとなるＶｔｇである。図５４（Ｂ）より、ΔＶｓｈは電荷注入時間の対数に比例することがわかる。このことから、ＣＴ層に注入される電荷の量は、注入時間の対数に比例すると考えられる。
【０６０５】
次に、複数のトランジスタ９１０のＣＴ層へ、同じ条件で電荷注入した場合のＶｔｈ制御バラツキについて調査した。電荷注入は、Ｖｂｇを＋３８Ｖ、電荷注入時間を３秒として、室温下で行なった。調査は５６個のトランジスタ９１０について行なった。
【０６０６】
電荷注入前後における５６個のトランジスタ９１０のＩｄ−Ｖｔｇ特性を図５５（Ａ）に示す。電荷注入前のＩｄ−Ｖｔｇ特性のバラツキと、電荷注入後のＩｄ−Ｖｔｇ特性のバラツキに、顕著な違いは見られていない。
【０６０７】
また、電荷注入前後における５６個のトランジスタ９１０のＶｓｈの正規確率分布を図５５（Ｂ）に示す。電荷注入前のＶｓｈのバラツキと、電荷注入後のＶｓｈのバラツキに、顕著な違いは見られていない。なお、電荷注入前のＶｓｈの３σは１４５ｍＶ、電荷注入後のＶｓｈの３σは１７９ｍＶであった。
【０６０８】
次に、電荷注入後のＶｓｈの温度安定性を評価した。具体的には、トランジスタ９１０が設けられている基板の温度が１５０℃の時のＶｓｈの経時変化を評価した。図５６にΔＶｓｈの経時変化を示す。
【０６０９】
以下、測定手順の詳細を説明する。まず、室温下で０．２秒間トランジスタ９１０のＶｂｇに＋４０Ｖを印加して、ＣＴ層に電荷を注入した。このトランジスタでは、ＣＴ層への電荷注入によりＶｓｈが０Ｖから１．３Ｖにシフトした。
【０６１０】
続いて試料（トランジスタ９１０が設けられている基板）の温度が１５０℃になるように、試料を置いたステージを加熱した。試料温度が上昇し、１５０℃で安定するまでに要した時間は、おおよそ５分であった。
【０６１１】
次に、試料温度を１５０℃に保ちながら、イニシャル測定として、Ｉｄ−Ｖｔｇ特性を測定した。Ｉｄ−Ｖｔｇ特性の測定は、Ｖｄを１．８Ｖとし、Ｖｔｇを−３から〜３Ｖまで掃引（ｓｗｅｅｐ）して行なった。イニシャル測定時のＶｓｈは０．８２Ｖであった。なお、図５６の縦軸は、Ｖｓｈが０．８２Ｖからの変動量を示している。
【０６１２】
続いて、試料温度を１５０℃に保ちながら、任意の時間毎にＩｄ−Ｖｇ特性の測定を行なった。任意時間毎のＩｄ−Ｖｇ測定は、イニシャル測定の時と同じ条件で行なった。また、Ｉｄ−Ｖｇ測定を行なっていない期間（加熱のみ行なっている期間）中は、Ｖｔｇ、Ｖｂｇ、Ｖｄ、およびＶｓ（ソース電極に印加する電圧）を全て０Ｖにした。
【０６１３】
試料温度１５０℃で３００時間経過後のΔＶｓｈは、−０．０３Ｖであった。このことから、ＣＴ層に注入された電荷が安定に保持できていることがわかった。
【０６１４】
また、ＣＴ層への電荷注入により制御されたＶｓｈの温度安定性は、非常に良好であることがわかった。以上の結果から、ＣＴ層への電荷注入により、トランジスタのＶｔｈ制御が可能であることがわかった。
【符号の説明】
【０６１５】
１００    半導体装置
１０１    負電位生成部
１０２    電位保持部
１０３    バックゲート制御信号生成部
１０４    レベルシフタ
１０６    電位比較部
１０７    制御部
１０８    クロック生成部
１１０    記憶部
１１１    記憶素子
１１２    記憶素子
１２１    ノード
１２２    ノード
１５１    トランジスタ
１５２    トランジスタ
１５３    容量素子
１６１    配線
１６２    配線
１６３    配線
１６４    配線
１６５    配線
１６６    配線
１７１    ノード
２１１    端子
２１３    端子
２１５    端子
２１６    インバータ
２１７    インバータ
２２１    端子
２２２    トランジスタ
２２３    端子
２２４    容量素子
２２５    配線
２３１    端子
２３２    端子
２３３    端子
２３４    端子
２３５    配線
２３６    配線
２４１    端子
２４２    絶縁層
２４３    ノード
２６１    コンパレータ
２６２    トランジスタ
２６３    容量素子
２６４    ノード
２６５    トランジスタ
２６６    容量素子
２６７    ノード
【図１】
2018063743.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018063743.tif 000009
【図８】
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【図９】
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【図１０】
2018063743.tif 000012
【図１１】
2018063743.tif 000013
【図１２】
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【図１３】
2018063743.tif 000015
【図１４】
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【図１５】
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【図１６】
2018063743.tif 000018
【図１７】
2018063743.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2018063743.tif 000026
【図２５】
2018063743.tif 000027
【図２６】
2018063743.tif 000028
【図２７】
2018063743.tif 000029
【図２８】
2018063743.tif 000030
【図２９】
2018063743.tif 000031
【図３０】
2018063743.tif 000032
【図３１】
2018063743.tif 000033
【図３２】
2018063743.tif 000034
【図３３】
2018063743.tif 000035
【図３４】
2018063743.tif 000036
【図３５】
2018063743.tif 000037
【図３６】
2018063743.tif 000038
【図３７】
2018063743.tif 000039
【図３８】
2018063743.tif 000040
【図３９】
2018063743.tif 000041
【図４０】
2018063743.tif 000042
【図４１】
2018063743.tif 000043
【図４２】
2018063743.tif 000044
【図４３】
2018063743.tif 000045
【図４４】
2018063743.tif 000046
【図４５】
2018063743.tif 000047
【図４６】
2018063743.tif 000048
【図４７】
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【図４８】
2018063743.tif 000050
【図４９】
2018063743.tif 000051
【図５０】
2018063743.tif 000052
【図５１】
2018063743.tif 000053
【図５２】
2018063743.tif 000054
【図５３】
2018063743.tif 000055
【図５４】
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【図５５】
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【図５６】
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