(57)【要約】【課題】回路基板に対するチップの接続強度の向上を図ることができる電極構造体および実装構造を提供する。【解決手段】電極構造体４は、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄに沿って平行に延び、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄに接合される第１接続部２６Ｇ，２６Ｓ，２６Ｄと、第１接続部２６Ｇ，２６Ｓ，２６Ｄから間隔を空けて形成され、回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄに沿って平行に延び、回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄに接合される第２接続部２７Ｇ，２７Ｓ，２７Ｄと、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄを連結する連結部２８Ｇ，２８Ｓ，２８Ｄと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
端子電極が形成された実装面を有するチップと、配線が形成された主面を有し、前記配線に前記端子電極が電気的に接続されるように前記実装面側から前記チップを支持する回路基板と、を含む実装構造において、前記チップの前記端子電極および前記回路基板の前記配線の間の領域に介在される導電性の電極構造体であって、
前記チップの前記端子電極に沿って平行に延び、前記チップの前記端子電極に接合される第１接続部と、
前記第１接続部から間隔を空けて形成され、前記回路基板の前記配線に沿って平行に延び、前記回路基板の前記配線に接合される第２接続部と、
前記第１接続部および前記第２接続部を連結する連結部と、を含む、電極構造体。
【請求項２】
前記連結部は、前記第１接続部および前記第２接続部の外側に向かって凸状に湾曲し、前記第１接続部の周縁および前記第２接続部の周縁を連結する湾曲部を含む、請求項１に記載の電極構造体。
【請求項３】
前記第１接続部、前記第２接続部および前記湾曲部を含む一体物が、環状の断面を有している、請求項２に記載の電極構造体。
【請求項４】
前記連結部は、前記第１接続部および前記第２接続部が互いに対向する対向領域内において、前記第１接続部および前記第２接続部の間の電流経路を拡張する通電補助構造を含む、請求項１〜３のいずれか一項に記載の電極構造体。
【請求項５】
前記通電補助構造は、前記第１接続部および前記第２接続部が対向する対向方向に沿って直線状に延びる第１要素、前記対向方向に対して傾斜した姿勢で延びる第２要素、前記対向方向に沿ってＬ字状に延びる第３要素、前記対向方向に沿って葛折り状に延びる第４要素、前記対向方向に沿って螺旋状に延びる第５要素、または、前記対向領域内を格子状に延びる第６要素のうちの少なくとも一つの要素を含む、請求項４に記載の電極構造体。
【請求項６】
端子電極が形成された実装面を有するチップと、
配線が形成された主面を有し、前記配線に前記端子電極が電気的に接続されるように前記実装面側から前記チップを支持する回路基板と、
前記チップの前記端子電極および前記回路基板の前記配線の間の領域に介在された請求項１〜５のいずれか一項に記載の電極構造体と、を含む、実装構造。
【請求項７】
前記電極構造体の前記第１接続部および前記チップの前記端子電極を接合させる第１導電性接合材、ならびに、前記電極構造体の前記第２接続部および前記回路基板の前記配線を接合させる第２導電性接合材のいずれか一方または双方をさらに含む、請求項６に記載の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極構造体および実装構造に関する。
【背景技術】
【０００２】
特許文献１には、回路基板の上に、チップの一例としての半導体装置がフェースダウン方式で搭載された構造を有する実装構造が開示されている。回路基板は、絶縁基板と、絶縁基板の上に形成された複数の接続パッドと、絶縁基板の上に形成された複数のダミー接続パッドとを含む。半導体装置は、集積回路が形成された半導体基板と、半導体基板の表面に形成された複数の柱状電極と、半導体基板の表面に形成された複数のダミー柱状電極とを含む。
【０００３】
半導体装置が回路基板に搭載された状態において、半導体装置の複数の柱状電極は、半田を介して回路基板の複数の接続パッドに電気的に接続されている。半導体装置の複数のダミー柱状電極は、半田を介して回路基板の複数のダミー接続パッドに電気的に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６６９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の実装構造では、柱状電極および接続パッドによる接続に加えて、ダミー柱状電極およびダミー接続パッドによる接続によって、回路基板に対するチップの接続強度が高められている。
しかしながら、チップおよび回路基板は、互いに異なる材料によって形成されているため、互いに異なる熱膨張係数を有している。したがって、熱膨張に起因してチップ側で生じる伸びと、熱膨張に起因して回路基板側で生じる伸びとの間には伸びの差が生じる。
【０００６】
チップおよび回路基板の間で伸びの差が生じると、チップおよび回路基板を接続する半田に亀裂が生じる可能性がある。半田の亀裂は、回路基板に対するチップの接続不良の原因となるため、改善されることが望まれる。
そこで、本発明は、回路基板に対するチップの接続強度の向上を図ることができる電極構造体および実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、端子電極（１０Ｇ，１０Ｓ，１０Ｄ）が形成された実装面（６）を有するチップ（２）と、配線（１３Ｇ，１３Ｓ，１３Ｄ）が形成された主面（１１）を有し、前記配線に前記端子電極が電気的に接続されるように前記実装面側から前記チップを支持する回路基板（３）と、を含む実装構造（１）において、前記チップの前記端子電極および前記回路基板の前記配線の間の領域に介在される導電性の電極構造体（４）であって、前記チップの前記端子電極に沿って平行に延び、前記チップの前記端子電極に接合される第１接続部（２６Ｇ，２６Ｓ，２６Ｄ）と、前記第１接続部から間隔を空けて形成され、前記回路基板の前記配線に沿って平行に延び、前記回路基板の前記配線に接合される第２接続部（２７Ｇ，２７Ｓ，２７Ｄ）と、前記第１接続部および前記第２接続部を連結する連結部（２８Ｇ，２８Ｓ，２８Ｄ）と、を含む、電極構造体（４）である。
【０００８】
括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
この電極構造体によれば、連結部を介して、第１接続部および第２接続部の間の距離を伸縮させることができる。これにより、チップの端子電極および回路基板の配線の間の領域において、チップ側で生じる伸びおよび回路基板側で生じる伸びの間の伸びの差を緩和できる。
【０００９】
よって、低融点金属や金属製ペースト等の導電性接合材を介してチップを回路基板に実装する場合には、チップおよび回路基板の間の領域に電極構造体を介在させることにより、導電性接合材に亀裂が生じるのを抑制できる。その結果、回路基板に対するチップの接続強度の向上を図ることができる電極構造体を提供できる。
上記において、チップ側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。また、回路基板側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。
【００１０】
請求項２に係る発明は、前記連結部は、前記第１接続部および前記第２接続部の外側に向かって凸状に湾曲し、前記第１接続部の周縁および前記第２接続部の周縁を連結する湾曲部（２９Ｇ，２９Ｓ，２９Ｄ，３０Ｇ，３０Ｓ，３０Ｄ）を含む、請求項１に記載の電極構造体である。
この電極構造体によれば、第１接続部および第２接続部の間の距離を、湾曲部を含む連結部を介して弾性的に伸縮させることができる。これにより、回路基板およびチップの間に生じる伸びの差を適切に吸収できる。
【００１１】
また、この電極構造体によれば、第１接続部の周縁および第２接続部の周縁を連結する湾曲部によって、第１接続部および第２接続部を結ぶ電流経路を拡張することもできる。これにより、第１接続部および第２接続部を結ぶ電流経路において、電流密度の増加を抑制し、抵抗値の低減を図ることができる。
したがって、チップおよび回路基板の間の領域に電極構造体を介在させることにより、当該電極構造体やその周辺において、局所的な温度上昇を抑制できる。よって、温度上昇に起因して、チップや回路基板で伸びが生じるのを抑制できる。
【００１２】
請求項３に係る発明は、前記第１接続部、前記第２接続部および前記湾曲部を含む一体物（２５Ｇ，２５Ｓ，２５Ｄ）が、環状の断面を有している、請求項２に記載の電極構造体である。
請求項４に係る発明は、前記連結部は、前記第１接続部および前記第２接続部が互いに対向する対向領域（４９Ｇ，４９Ｓ，４９Ｄ）内において、前記第１接続部および前記第２接続部の間の電流経路を拡張する通電補助構造（５０）を含む、請求項１〜３のいずれか一項に記載の電極構造体である。
【００１３】
この電極構造体によれば、第１接続部および第２接続部の間の対向領域を利用して形成された通電補助構造によって、第１接続部および第２接続部を結ぶ電流経路を拡張できる。これにより、第１接続部および第２接続部を結ぶ電流経路において、電流密度の増加を抑制し、抵抗値の低減を図ることができる。
したがって、チップおよび回路基板の間の領域に電極構造体を介在させることにより、当該電極構造体やその周辺において、局所的な温度上昇を抑制できる。よって、温度上昇に起因して、チップや回路基板で伸びが生じるのを抑制できる。
【００１４】
請求項５に係る発明は、前記通電補助構造は、前記第１接続部および前記第２接続部が対向する対向方向に沿って直線状に延びる第１要素（５１）、前記対向方向に対して傾斜した姿勢で延びる第２要素（５２）、前記対向方向に沿ってＬ字状に延びる第３要素（５３）、前記対向方向に沿って葛折り状に延びる第４要素（５４）、前記対向方向に沿って螺旋状に延びる第５要素（５５）、または、前記対向領域内を格子状に延びる第６要素（５６）のうちの少なくとも一つの要素を含む、請求項４に記載の電極構造体である。
【００１５】
請求項６に係る発明は、端子電極（１０Ｇ，１０Ｓ，１０Ｄ）が形成された実装面（６）を有するチップ（２）と、配線（１３Ｇ，１３Ｓ，１３Ｄ）が形成された主面（１１）を有し、前記配線に前記端子電極が電気的に接続されるように前記実装面側から前記チップを支持する回路基板（３）と、前記チップの前記端子電極および前記回路基板の前記配線の間の領域に介在された請求項１〜５のいずれか一項に記載の電極構造体（４）と、を含む、実装構造（１）である。
【００１６】
この実装構造によれば、チップの端子電極および回路基板の配線の間の領域に電極構造体が介在されている。この電極構造体によれば、第１接続部および第２接続部の間の距離を、連結部を介して伸縮させることができる。これにより、チップ側で生じる伸びおよび回路基板側で生じる伸びの間の伸びの差を緩和できる。
よって、低融点金属や金属製ペースト等の導電性接合材を介してチップを回路基板に実装する場合には、チップおよび回路基板の間の領域に電極構造体を介在させることにより、導電性接合材に亀裂が生じるのを抑制できる。その結果、回路基板に対するチップの接続強度の向上を図ることができる実装構造を提供できる。
【００１７】
上記において、チップ側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。また、回路基板側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。
請求項７に係る発明は、前記電極構造体の前記第１接続部および前記チップの前記端子電極を接合させる第１導電性接合材（４１Ｇ，４１Ｓ，４１Ｄ）、ならびに、前記電極構造体の前記第２接続部および前記回路基板の前記配線を接合させる第２導電性接合材（４２Ｇ，４２Ｓ，４２Ｄ）のいずれか一方または双方、をさらに含む、請求項６に記載の実装構造である。
【００１８】
この実装構造によれば、第１導電性接合材および第２導電性接合材のいずれか一方または双方に亀裂が生じるのを抑制できる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態に係る実装構造を示す分解斜視図である。
【図２】図２は、図１に示す半導体チップの底面図である。
【図３】図３は、図１に示す電極構造体からゲート電極構造体、ソース電極構造体およびドレイン電極構造体を一つずつ取り出した斜視図である。
【図４】図４は、図１に示す実装構造の断面図である。
【図５Ａ】図５Ａは、通電補助構造の第１形態例を説明するための電極構造体の側面図である。
【図５Ｂ】図５Ｂは、通電補助構造の第２形態例を説明するための電極構造体の側面図である。
【図５Ｃ】図５Ｃは、通電補助構造の第３形態例を説明するための電極構造体の側面図である。
【図５Ｄ】図５Ｄは、通電補助構造の第４形態例を説明するための電極構造体の側面図である。
【図５Ｅ】図５Ｅは、通電補助構造の第５形態例を説明するための電極構造体の側面図である。
【図５Ｆ】図５Ｆは、通電補助構造の第６形態例を説明するための電極構造体の側面図である。
【図５Ｇ】図５Ｇは、通電補助構造の第７形態例を説明するための電極構造体の側面図である。
【図５Ｈ】図５Ｈは、通電補助構造の第８形態例を説明するための電極構造体の斜視図である。
【図６】図６は、複数の個別電極構造体を纏めて提供する際に使用される支持フレーム構造体を示す平面図である。
【図７】図７は、図１に示す実装構造の製造方法の第１例を説明するための工程図である。
【図８】図８は、図７に示すステップＳ３を説明するための断面図である。
【図９】図９は、図１に示す実装構造の製造方法の第２例を説明するための工程図である。
【図１０】図１０は、図９に示すステップＳ１４を説明するための断面図である。
【発明を実施するための形態】
【００２０】
以下では、添付図面を参照して、本発明の実施形態について具体的に説明する。
図１は、本発明の一実施形態に係る実装構造１を示す分解斜視図である。図２は、図１に示す半導体チップ２の底面図である。
図１を参照して、実装構造１は、半導体チップ２、半導体チップ２を支持する回路基板３、ならびに、半導体チップ２および回路基板３の間の領域に介在された電極構造体４を含む。
【００２１】
本実施形態では、半導体チップ２が、ゲート、ソースおよびドレインを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含むＭＩＳＦＥＴチップである例について説明する。
図１および図２を参照して、半導体チップ２は、ＭＩＳＦＥＴが作り込まれた直方体形状のチップ本体５を含む。チップ本体５は、実装面６、実装面６の反対側に位置する非実装面７、ならびに、実装面６および非実装面７を接続する側面８を含む。チップ本体５の実装面６および非実装面７は、それらの法線方向から見た平面視において長辺および短辺を有する長方形状に形成されている。
【００２２】
半導体チップ２の長辺の長さＡは、４ｍｍ以上１０ｍｍ以下であってもよい。半導体チップ２の短辺の長さＢは、２ｍｍ以上８ｍｍ以下であってもよい。
チップ本体５は、化合物半導体を含んでいてもよい。つまり、半導体チップ２は、化合物半導体を含むＭＩＳＦＥＴチップであってもよい。化合物半導体は、窒化物半導体または酸化物半導体を含んでいてもよい。窒化物半導体は、窒化ガリウム（ＧａＮ）を含んでいてもよい。酸化物半導体は、酸化ガリウム（Ｇａ２Ｏ３）を含んでいてもよい。
【００２３】
チップ本体５は、ＳｉＣを含んでいてもよい。つまり、半導体チップ２は、ＳｉＣ−ＭＩＳＦＥＴチップであってもよい。チップ本体５は、Ｓｉを含んでいてもよい。つまり、半導体チップ２は、Ｓｉ−ＭＩＳＦＥＴチップであってもよい。
化合物半導体を含むＭＩＳＦＥＴチップやＳｉＣ−ＭＩＳＦＥＴチップ等の比較的大きい動作電流（たとえば１０Ａ以上）を有するハイパワー型のチップでは、大電流に起因する発熱によって高温になり得る。本実施形態は、これらハイパワー型のチップに対して特に有益な構造を有する実装構造１を提供する。
【００２４】
半導体チップ２は、チップ本体５の実装面６の上に選択的に形成された複数の端子電極１０Ｇ，１０Ｓ，１０Ｄを含む。チップ本体５の非実装面７の上には、いずれの電極も形成されていない。つまり、半導体チップ２は、横型構造を有している。
複数の端子電極１０Ｇ，１０Ｓ，１０Ｄは、チップ本体５の長手方向に沿って互いに間隔を空けて形成されている。複数の端子電極１０Ｇ，１０Ｓ，１０Ｄは、それぞれ、チップ本体５の短手方向に沿って延びる帯状に形成されている。
【００２５】
複数の端子電極１０Ｇ，１０Ｓ，１０Ｄは、より具体的には、１つのゲート端子電極１０Ｇ、５つのソース端子電極１０Ｓおよび４つのドレイン端子電極１０Ｄを含む。
ゲート端子電極１０Ｇは、チップ本体５の実装面６において、一方の端部側に形成されている。５つのソース端子電極１０Ｓおよび４つのドレイン端子電極１０Ｄは、チップ本体５の実装面６において、ゲート端子電極１０Ｇ側から他方の端部側に向けて交互に間隔を空けて形成されている。
【００２６】
複数の端子電極１０Ｇ，１０Ｓ，１０Ｄの長手方向の長さＬｅは、２ｍｍ以上６ｍｍ以下（本実施形態では４ｍｍ程度）であってもよい。複数の端子電極１０Ｇ，１０Ｓ，１０Ｄの短手方向の幅Ｗｅは、１００μｍ以上３００μｍ以下（本実施形態では２００μｍ程度）であってもよい。
ゲート端子電極１０Ｇ、ソース端子電極１０Ｓおよびドレイン端子電極１０Ｄの個数、配置、形状、大きさ等は、特定の形態に限定されるものではない。ゲート端子電極１０Ｇ、ソース端子電極１０Ｓおよびドレイン端子電極１０Ｄの個数、配置、形状、大きさ等については、半導体チップ２の仕様に基づいて種々の形態が採用され得る。
【００２７】
図１を参照して、回路基板３は、第１主面１１、および、第１主面１１の反対側に位置する第２主面１２を含む。具体的な説明は省略するが、回路基板３は、配線層および絶縁層が交互に積層された多層積層基板であってもよい。
回路基板３は、第１主面１１の上に形成された複数の配線１３Ｇ，１３Ｓ，１３Ｄを含む。複数の配線１３Ｇ，１３Ｓ，１３Ｄは、それぞれ、半導体チップ２の複数の端子電極１０Ｇ，１０Ｓ，１０Ｄに対応して形成されている。より具体的には、複数の配線１３Ｇ，１３Ｓ，１３Ｄは、１つのゲート配線１３Ｇ、５つのソース配線１３Ｓおよび４つのドレイン配線１３Ｄを含む。
【００２８】
ゲート配線１３Ｇは、半導体チップ２のゲート端子電極１０Ｇに対応して設けられている。ゲート配線１３Ｇは、ゲート端子電極１０Ｇと同一の方向に沿って延びる帯状に形成されている。
各ソース配線１３Ｓは、半導体チップ２の各ソース端子電極１０Ｓに対応して設けられている。各ソース配線１３Ｓは、各ソース端子電極１０Ｓと同一の方向に沿って延びる帯状に形成されている。
【００２９】
各ドレイン配線１３Ｄは、半導体チップ２の各ドレイン端子電極１０Ｄに対応して設けられている。各ドレイン配線１３Ｄは、各ドレイン端子電極１０Ｄと同一の方向に沿って延びる帯状に形成されている。
具体的な説明は省略するが、ゲート配線１３Ｇ、ソース配線１３Ｓおよびドレイン配線１３Ｄは、それぞれ、回路基板３の内部に形成された任意の内部配線に電気的に接続されていてもよい。
【００３０】
半導体チップ２は、回路基板３の第１主面１１にチップ本体５の実装面６を対向させた姿勢で、回路基板３に実装されている。半導体チップ２が回路基板３に実装された状態において、半導体チップ２のゲート端子電極１０Ｇは、回路基板３のゲート配線１３Ｇに電気的に接続されている。また、半導体チップ２のソース端子電極１０Ｓは、回路基板３のソース配線１３Ｓに電気的に接続されている。また、半導体チップ２のドレイン端子電極１０Ｄは、回路基板３のドレイン配線１３Ｄに電気的に接続されている。
【００３１】
図１を参照して、電極構造体４は、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄの間の領域に介在されている。
電極構造体４は、半導体チップ２側で生じる伸びおよび回路基板３側で生じる伸びの間の伸びの差を緩和する。半導体チップ２側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。回路基板３側で生じる伸びには、熱膨張に起因して生じる伸びが含まれてもよい。
【００３２】
電極構造体４は、導電性を有しており、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄを電気的に接続する。電極構造体４は、金、銀、銅、アルミニウムまたはチタンのうちの少なくとも１種を含んでいてもよい。電極構造体４は、加工性、量産性、抵抗率等の観点から、銅を含むことが好ましい。
電極構造体４は、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄに対応した複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを含む。より具体的には、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、１つのゲート電極構造体２０Ｇ、５つのソース電極構造体２０Ｓおよび４つのドレイン電極構造体２０Ｄを含む。
【００３３】
ゲート電極構造体２０Ｇは、半導体チップ２のゲート端子電極１０Ｇおよび回路基板３のゲート配線１３Ｇに対応して設けられている。ゲート電極構造体２０Ｇは、回路基板３の第１主面１１の法線方向から見た平面視（以下、単に「平面視」という。）において、ゲート端子電極１０Ｇ等と同一の方向に沿って延びる帯状に形成されている。
各ソース電極構造体２０Ｓは、半導体チップ２の各ソース端子電極１０Ｓおよび回路基板３の各ソース配線１３Ｓに対応して設けられている。各ソース電極構造体２０Ｓは、平面視において、各ソース端子電極１０Ｓ等と同一の方向に沿って延びる帯状に形成されている。
【００３４】
各ドレイン電極構造体２０Ｄは、半導体チップ２の各ドレイン端子電極１０Ｄおよび回路基板３の各ドレイン配線１３Ｄに対応して設けられている。各ドレイン電極構造体２０Ｄは、平面視において、各ドレイン端子電極１０Ｄ等と同一の方向に沿って延びる帯状に形成されている。
以下、図３および図４を併せて参照して、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの構造について具体的に説明する。
【００３５】
図３は、図１に示す電極構造体４からゲート電極構造体２０Ｇ、ソース電極構造体２０Ｓおよびドレイン電極構造体２０Ｄを一つずつ取り出した斜視図である。図４は、図１に示す実装構造１の断面図である。図４では、実装構造１においてゲート電極構造体２０Ｇを通る部分の断面図が示されている。
図３および図４を参照して、ゲート電極構造体２０Ｇは、半導体チップ２のゲート端子電極１０Ｇおよび回路基板３のゲート配線１３Ｇに接続されるゲート本体部２５Ｇを含む。ゲート本体部２５Ｇは、環状の断面を有している。ゲート本体部２５Ｇは、本実施形態では、筒状に形成されている。
【００３６】
ゲート本体部２５Ｇは、より具体的には、半導体チップ２のゲート端子電極１０Ｇに接合される第１ゲート接続部２６Ｇ、および、回路基板３のゲート配線１３Ｇに接合される第２ゲート接続部２７Ｇを含む。また、ゲート本体部２５Ｇは、第１ゲート接続部２６Ｇおよび第２ゲート接続部２７Ｇを連結するゲート連結部２８Ｇを含む。
第１ゲート接続部２６Ｇは、半導体チップ２のゲート端子電極１０Ｇに沿って平行に延びる平坦な板状（本実施形態では帯板状）に形成されている。第１ゲート接続部２６Ｇは、ゲート端子電極１０Ｇおよびゲート配線１３Ｇの対向方向に沿って湾曲していないことが好ましい。
【００３７】
第２ゲート接続部２７Ｇは、回路基板３の第１主面１１の法線方向に沿って第１ゲート接続部２６Ｇから間隔を空けて形成されている。第２ゲート接続部２７Ｇは、回路基板３のゲート配線１３Ｇに沿って平行に延びる平坦な板状（本実施形態では帯板状）に形成されている。
第２ゲート接続部２７Ｇは、第１ゲート接続部２６Ｇに対しても平行に延びている。第２ゲート接続部２７Ｇは、ゲート端子電極１０Ｇおよびゲート配線１３Ｇの対向方向に沿って湾曲していないことが好ましい。
【００３８】
ゲート連結部２８Ｇは、第１ゲート湾曲部２９Ｇおよび第２ゲート湾曲部３０Ｇを含む。第１ゲート湾曲部２９Ｇは、ゲート電極構造体２０Ｇの長手方向に関して、第１ゲート接続部２６Ｇの一端部および第２ゲート接続部２７Ｇの一端部を接続している。第１ゲート湾曲部２９Ｇは、第１ゲート接続部２６Ｇおよび第２ゲート接続部２７Ｇの外側に向かって凸状に湾曲している。
【００３９】
第２ゲート湾曲部３０Ｇは、ゲート電極構造体２０Ｇの長手方向に関して、第１ゲート接続部２６Ｇの他端部および第２ゲート接続部２７Ｇの他端部を接続している。第２ゲート湾曲部３０Ｇは、第１ゲート接続部２６Ｇおよび第２ゲート接続部２７Ｇの外側に向かって凸状に湾曲している。
ゲート電極構造体２０Ｇは、ゲート本体部２５Ｇの外面から外側に向かって突出した第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇをさらに含む。
【００４０】
第１ゲート突起部３１Ｇは、より具体的には、第１ゲート湾曲部２９Ｇの外面から、ゲート電極構造体２０Ｇの長手方向に沿って突出している。第１ゲート突起部３１Ｇの終端部３３は、切断面を有している。
第２ゲート突起部３２Ｇは、より具体的には、第２ゲート湾曲部３０Ｇの外面から、ゲート電極構造体２０Ｇの長手方向に沿って突出している。第２ゲート突起部３２Ｇの終端部３４は、切断面を有している。
【００４１】
ゲート電極構造体２０Ｇの長手方向に関して、ゲート本体部２５Ｇの長さＬは、２ｍｍ以上６ｍｍ以下（本実施形態では４ｍｍ程度）であってもよい。ゲート電極構造体２０Ｇの短手方向に関して、ゲート本体部２５Ｇの幅Ｗ１は、１００μｍ以上３００μｍ以下（本実施形態では２００μｍ程度）であってもよい。
ゲート電極構造体２０Ｇの短手方向に関して、第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇの幅Ｗ２は、５０μｍ以上３００μｍ以下（本実施形態では１００μｍ程度）であってもよい。第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇの幅Ｗ２は、ゲート本体部２５Ｇの幅Ｗ１よりも小さくてもよい。
【００４２】
第１ゲート接続部２６Ｇの厚さＴ１は、１００μｍ以上３００μｍ以下（本実施形態では２００μｍ程度）であってもよい。第２ゲート接続部２７Ｇの厚さＴ２は、１００μｍ以上３００μｍ以下（本実施形態では２００μｍ程度）であってもよい。第１ゲート接続部２６Ｇおよび第２ゲート接続部２７Ｇの間の距離Ｄは、５０μｍ以上２００μｍ以下（本実施形態では１００μｍ程度）であってもよい。
【００４３】
第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇの各厚さＴ３は、５０μｍ以上３００μｍ以下（本実施形態では１００μｍ程度）であってもよい。第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇの各厚さＴ３は、第１ゲート接続部２６Ｇの厚さＴ１以下および第２ゲート接続部２７Ｇの厚さＴ２以下であってもよい。
図３を参照して、ソース電極構造体２０Ｓは、半導体チップ２のソース端子電極１０Ｓおよび回路基板３のソース配線１３Ｓに接続されるソース本体部２５Ｓを含む。
【００４４】
ソース本体部２５Ｓは、より具体的には、半導体チップ２のソース端子電極１０Ｓに接合される第１ソース接続部２６Ｓ、および、回路基板３のソース配線１３Ｓに接合される第２ソース接続部２７Ｓを含む。
また、ソース本体部２５Ｓは、第１ソース接続部２６Ｓおよび第２ソース接続部２７Ｓを連結するソース連結部２８Ｓを含む。ソース連結部２８Ｓは、第１ソース湾曲部２９Ｓおよび第２ソース湾曲部３０Ｓを含む。
【００４５】
さらに、ソース電極構造体２０Ｓは、ソース本体部２５Ｓの外面から外側に向かって突出した第１ソース突起部３１Ｓおよび第２ソース突起部３２Ｓを含む。ソース電極構造体２０Ｓの構造は、ゲート電極構造体２０Ｇの構造と略同様である。ソース電極構造体２０Ｓについての具体的な説明は省略する。
図３を参照して、ドレイン電極構造体２０Ｄは、半導体チップ２のドレイン端子電極１０Ｄおよび回路基板３のドレイン配線１３Ｄに接続されるドレイン本体部２５Ｄを含む。
【００４６】
ドレイン本体部２５Ｄは、より具体的には、半導体チップ２のドレイン端子電極１０Ｄに接合される第１ドレイン接続部２６Ｄ、および、回路基板３のドレイン配線１３Ｄに接合される第２ドレイン接続部２７Ｄを含む。
また、ドレイン本体部２５Ｄは、第１ドレイン接続部２６Ｄおよび第２ドレイン接続部２７Ｄを連結するドレイン連結部２８Ｄを含む。ドレイン連結部２８Ｄは、第１ドレイン湾曲部２９Ｄおよび第２ドレイン湾曲部３０Ｄを含む。
【００４７】
さらに、ドレイン電極構造体２０Ｄは、ドレイン本体部２５Ｄの外面から外側に向かって突出した第１ドレイン突起部３１Ｄおよび第２ドレイン突起部３２Ｄを含む。ドレイン電極構造体２０Ｄの構造は、ゲート電極構造体２０Ｇの構造と略同様である。ドレイン電極構造体２０Ｄについての具体的な説明は省略する。
図１および図４を参照して、ゲート電極構造体２０Ｇの第１ゲート接続部２６Ｇは、ゲート用の第１導電性接合材４１Ｇを介して半導体チップ２のゲート端子電極１０Ｇに接合されている。ゲート電極構造体２０Ｇの第２ゲート接続部２７Ｇは、ゲート用の第２導電性接合材４２Ｇを介して回路基板３のゲート配線１３Ｇに接合されている。
【００４８】
同様に、ソース電極構造体２０Ｓの第１ソース接続部２６Ｓは、ソース用の第１導電性接合材４１Ｓを介して半導体チップ２のソース端子電極１０Ｓに接合されている。ソース電極構造体２０Ｓの第２ソース接続部２７Ｓは、ソース用の第２導電性接合材４２Ｓを介して回路基板３のソース配線１３Ｓに接合されている。
同様に、ドレイン電極構造体２０Ｄの第１ドレイン接続部２６Ｄは、ドレイン用の第１導電性接合材４１Ｄを介して半導体チップ２のドレイン端子電極１０Ｄに接合されている。ドレイン電極構造体２０Ｄの第２ドレイン接続部２７Ｄは、ドレイン用の第２導電性接合材４２Ｄを介して回路基板３のドレイン配線１３Ｄに接合されている。
【００４９】
第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄは、低融点金属または金属製ペーストを含んでいてもよい。低融点金属は、半田を含んでいてもよい。金属製ペーストは、銅ペースト、銀ペースト、金ペースト等を含んでいてもよい。
第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄは、低融点金属または金属製ペーストを含んでいてもよい。低融点金属は、半田を含んでいてもよい。金属製ペーストは、銅ペースト、銀ペースト、金ペースト等を含んでいてもよい。
【００５０】
半導体チップ２が回路基板３に実装された状態で、ゲート本体部２５Ｇ、ソース本体部２５Ｓ、および、ドレイン本体部２５Ｄは、半導体チップ２の実装面６に対向している。一方、第１ゲート突起部３１Ｇおよび第２ゲート突起部３２Ｇ、第１ソース突起部３１Ｓおよび第２ソース突起部３２Ｓ、ならびに、第１ドレイン突起部３１Ｄおよび第２ドレイン突起部３２Ｄは、回路基板３の第１主面１１の上において、半導体チップ２外の領域に引き出されている。
【００５１】
半導体チップ２が回路基板３に実装された状態で、ゲート本体部２５Ｇの全域、ソース本体部２５Ｓの全域、および、ドレイン本体部２５Ｄの全域が、半導体チップ２の実装面６に対向していることが好ましい。これにより、回路基板３の第１主面１１に対する電極構造体４の専有面積を低減できる。
むろん、ゲート本体部２５Ｇの一部、ソース本体部２５Ｓの一部、および、ドレイン本体部２５Ｄの一部が、回路基板３の第１主面１１の上において、半導体チップ２外の領域に引き出されていてもよい。
【００５２】
以下では、第１ゲート接続部２６Ｇ、第１ソース接続部２６Ｓおよび第１ドレイン接続部２６Ｄを「第１接続部２６Ｇ，２６Ｓ，２６Ｄ」という。また、第２ゲート接続部２７Ｇ、第２ソース接続部２７Ｓおよび第２ドレイン接続部２７Ｄを「第２接続部２７Ｇ，２７Ｓ，２７Ｄ」という。また、ゲート連結部２８Ｇ、ソース連結部２８Ｓおよびドレイン連結部２８Ｄを「連結部２８Ｇ，２８Ｓ，２８Ｄ」という。
【００５３】
また、第１ゲート湾曲部２９Ｇ、第１ソース湾曲部２９Ｓおよび第１ドレイン湾曲部２９Ｄを「第１湾曲部２９Ｇ，２９Ｓ，２９Ｄ」という。また、第２ゲート湾曲部３０Ｇ、第２ソース湾曲部３０Ｓおよび第２ドレイン湾曲部３０Ｄを「第２湾曲部３０Ｇ，３０Ｓ，３０Ｄ」という。
また、第１ゲート突起部３１Ｇ、第１ソース突起部３１Ｓおよび第１ドレイン突起部３１Ｄを「第１突起部３１Ｇ，３１Ｓ，３１Ｄ」という。また、第２ゲート突起部３２Ｇ、第２ソース突起部３２Ｓおよび第２ドレイン突起部３２Ｄを「第２突起部３２Ｇ，３２Ｓ，３２Ｄ」という。
【００５４】
図３に示されるように、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄは、対向領域４９Ｇ，４９Ｓ，４９Ｄを挟んで互いに対向している。連結部２８Ｇ，２８Ｓ，２８Ｄは、対向領域４９Ｇ，４９Ｓ，４９Ｄ内において、図５Ａ〜図５Ｈに示されるように、導電性の通電補助構造５０をそれぞれ含むことが好ましい。
通電補助構造５０は、対向領域４９Ｇ，４９Ｓ，４９Ｄ内において、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄの間の電流経路を拡張する。以下、図５Ａ〜図５Ｈを参照して、通電補助構造５０の形態例について具体的に説明する。
【００５５】
図５Ａは、通電補助構造５０の第１形態例を説明するための電極構造体４の側面図である。図５Ａでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
図５Ａに示されるように、通電補助構造５０は、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄが互いに対向する対向方向に沿って直線状に延びる１つのまたは複数の第１要素５１を含んでいてもよい。
【００５６】
図５Ｂは、通電補助構造５０の第２形態例を説明するための電極構造体４の側面図である。図５Ｂでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
図５Ｂに示されるように、通電補助構造５０は、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄが互いに対向する対向方向に対して傾斜した姿勢で延びる１つのまたは複数の第２要素５２を含んでいてもよい。
【００５７】
図５Ｃは、通電補助構造５０の第３形態例を説明するための電極構造体４の側面図である。図５Ｃでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
図５Ｃに示されるように、通電補助構造５０は、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄが互いに対向する対向方向に沿ってＬ字状に延びる１つのまたは複数の第３要素５３を含んでいてもよい。
【００５８】
図５Ｄは、通電補助構造５０の第４形態例を説明するための電極構造体４の側面図である。図５Ｄでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
図５Ｄに示されるように、通電補助構造５０が複数の第３要素５３を含む場合、通電補助構造５０は、屈曲方向が互いに異なる複数の第３要素５３を含んでいてもよい。
図５Ｅは、通電補助構造５０の第５形態例を説明するための電極構造体４の側面図である。図５Ｅでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
【００５９】
図５Ｅに示されるように、通電補助構造５０は、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄが互いに対向する対向方向に沿って葛折り状に延びる１つのまたは複数の第４要素５４を含んでいてもよい。
図５Ｆは、通電補助構造５０の第６形態例を説明するための電極構造体４の側面図である。図５Ｆでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
【００６０】
図５Ｆに示されるように、通電補助構造５０は、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄが互いに対向する対向方向に沿って螺旋状に延びる１つのまたは複数の第５要素５５を含んでいてもよい。
図５Ｇは、通電補助構造５０の第７形態例を説明するための電極構造体４の側面図である。図５Ｇでは、便宜上、ゲート電極構造体２０Ｇだけが示されている。
【００６１】
図５Ｇに示されるように、通電補助構造５０は、対向領域４９Ｇ，４９Ｓ，４９Ｄ内を格子状に延びる１つのまたは複数の第６要素５６を含んでいてもよい。格子状には、網目状および／またはハニカム状が含まれてもよい。
図５Ｈは、通電補助構造５０の第８形態例を説明するための電極構造体４の斜視図である。図５Ｈでは、便宜上、ゲート電極構造体２０Ｇ、ソース電極構造体２０Ｓおよびドレイン電極構造体２０Ｄが１つずつ示されている。
【００６２】
図５Ｈに示されるように、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄにおいて、通電補助構造５０は、複数の第２要素５２をそれぞれ含む。複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、互いに隣り合う複数の通電補助構造５０の間において、第２要素５２同士が互いに交差する態様で配列されていてもよい。
通電補助構造５０は、第１要素５１、第２要素５２、第３要素５３、第４要素５４、第５要素５５または第６要素５６のうちの少なくとも１つの要素を含むことができる。複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの間において、複数の通電補助構造５０は、互いに異なる要素を含んでいてもよいし、互いに共通した要素を含んでいてもよい。
【００６３】
以上のように、実装構造１によれば、半導体チップ２の複数の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の複数の配線１３Ｇ，１３Ｓ，１３Ｄの間の領域に電極構造体４が介在されている。電極構造体４は、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを含む。
個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄを介して半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄに接合されている。また、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄを介して回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄに接合されている。
【００６４】
個別電極構造体２０Ｇ，２０Ｓ，２０Ｄによれば、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄの間の距離Ｄを、連結部２８Ｇ，２８Ｓ，２８Ｄを介して伸縮させることができる。しかも、連結部２８Ｇ，２８Ｓ，２８Ｄは、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄを含む。
したがって、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄを介することにより、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄの間の距離Ｄを弾性的に伸縮させることができる。これにより、熱膨張に起因して半導体チップ２側で生じる伸び、および、熱膨張に起因して回路基板３側で生じる伸びの間の伸びの差を適切に吸収し、緩和できる。
【００６５】
その結果、伸びの差に起因して第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄおよび第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄに亀裂が生じるのを適切に抑制できる。よって、回路基板３に対する半導体チップ２の接続強度の向上を図ることができる実装構造１を提供できる。
また、実装構造１では、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、それぞれ、板状に形成されている。板状の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄによれば、ワイヤ状やライン状の電極構造体を採用する場合に比べて、配線１３Ｇ，１３Ｓ，１３Ｄや端子電極１０Ｇ，１０Ｓ，１０Ｄに対する接続面積を、実用的な強度を保ちながら増加させることができる。よって、このような観点からも、回路基板３に対する半導体チップ２の接続強度の向上を図ることができる。
【００６６】
また、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄによれば、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄによって、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄを結ぶ電流経路を拡張できる。これにより、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄを結ぶ電流経路において、電流密度の増加を抑制し、抵抗値の低減を図ることができる。
【００６７】
さらに、連結部２８Ｇ，２８Ｓ，２８Ｄは、対向領域４９Ｇ，４９Ｓ，４９Ｄ内において、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄを結ぶ電流経路を拡張する通電補助構造５０を含むことができる。
通電補助構造５０によれば、第１接続部２６Ｇ，２６Ｓ，２６Ｄおよび第２接続部２７Ｇ，２７Ｓ，２７Ｄを結ぶ電流経路において、電流密度の増加を適切に抑制し、抵抗値の更なる低減を図ることができる。
【００６８】
これにより、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄやそれらの周辺において、局所的な温度上昇を抑制できる。よって、局所的な温度上昇に起因して、半導体チップ２や回路基板３で伸びが生じるのを抑制できる。
また、局所的な温度上昇に起因して、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが断線するのを抑制できる。その結果、比較的大きい動作電流を有するハイパワー型のチップにおいても、回路基板３に対する接続強度を高めることができる実装構造１を提供できる。
【００６９】
複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、一つ一つ個別的に提供されることができる。また、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、纏めて提供されることもできる。複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを纏めて提供する場合の形態例について、以下、図６を参照して説明する。
図６は、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを纏めて提供する際に使用される支持フレーム構造体６１を示す平面図である。
【００７０】
支持フレーム構造体６１は、３Ｄプリンタを利用した金属積層造形法によって作成され得る。支持フレーム構造体６１は、第１外枠部６２、第２外枠部６３、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄ（電極構造体４）、複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄを含む。
第１外枠部６２および第２外枠部６３は、互いに対向するように間隔を空けて形成されている。第１外枠部６２および第２外枠部６３は、互いに対向する対向方向に直交する直交方向に沿って延びる帯状にそれぞれ形成されている。
【００７１】
複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第１外枠部６２および第２外枠部６３の間の領域に形成されている。複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、半導体チップ２の複数の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の複数の配線１３Ｇ，１３Ｓ，１３Ｄの個数、配置、形状、大きさ等に対応した態様で、前記直交方向に沿って間隔を空けて形成されている。
【００７２】
複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄは、第１外枠部６２および対応する個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの第１湾曲部２９Ｇ，２９Ｓ，２９Ｄに、それぞれ連結されている。複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄは、第２外枠部６３および対応する個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの第２湾曲部３０Ｇ，３０Ｓ，３０Ｄに、それぞれ連結されている。
【００７３】
これにより、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび第２支持部６５Ｇ，６５Ｓ，６５Ｄを介して、第１外枠部６２および第２外枠部６３によって支持されている。
複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第１外枠部６２および複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄだけ、または、第２外枠部６３および複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄだけによって支持されていてもよい。
【００７４】
以上のように、支持フレーム構造体６１では、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第１外枠部６２および第２外枠部６３によって支持されている。これにより、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを纏めて提供できる。したがって、ハンドリング容易であり利便性に優れた支持フレーム構造体６１を提供できる。
しかも、支持フレーム構造体６１では、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、半導体チップ２の複数の端子電極１０Ｇ，１０Ｓ，１０Ｄおよび回路基板３の複数の配線１３Ｇ，１３Ｓ，１３Ｄの個数、配置、形状、大きさ等に対応した態様で、予め形成されることができる。
【００７５】
これにより、一度のステップで、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを半導体チップ２および／または回路基板３に接合できる。よって、実装構造１の製造工程が煩雑になるのを抑制できる。以下、支持フレーム構造体６１を用いた実装構造１の製造方法について、具体的に説明する。
図７は、図１に示す実装構造１の製造方法の第１例を説明するための工程図である。図８は、図７に示すステップＳ３を説明するための断面図である。
【００７６】
実装構造１を製造するにあたり、まず、図６に示された支持フレーム構造体６１が準備される（ステップＳ１）。
次に、支持フレーム構造体６１が、半導体チップ２に接合される（ステップＳ２）。この工程では、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄを介して、半導体チップ２の対応する端子電極１０Ｇ，１０Ｓ，１０Ｄに接合される。
【００７７】
次に、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第１外枠部６２および第２外枠部６３から取り外される（ステップＳ３）。図８を参照して、この工程では、支持フレーム構造体６１が半導体チップ２に接合された状態で、支持フレーム構造体６１の複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄが切断される。
【００７８】
複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄのうち、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄ側に残存した部分によって、第１突起部３１Ｇ，３１Ｓ，３１Ｄおよび第２突起部３２Ｇ，３２Ｓ，３２Ｄが形成される。これにより、電極構造体４が形成される。
次に、半導体チップ２が、回路基板３に実装される（ステップＳ４）。この工程では、支持フレーム構造体６１（電極構造体４）が半導体チップ２に接合された状態で、半導体チップ２が回路基板３に実装される。
【００７９】
複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄを介して、回路基板３の対応する配線１３Ｇ，１３Ｓ，１３Ｄに接合される。以上の工程を経て、実装構造１が製造される。
図９は、図１に示す実装構造１の製造方法の第２例を説明するための工程図である。図１０は、図９に示すステップＳ１４を説明するための断面図である。
【００８０】
実装構造１を製造するにあたり、まず、図６に示された支持フレーム構造体６１が準備される（ステップＳ１１）。
次に、支持フレーム構造体６１が、回路基板３に接合される（ステップＳ１２）。この工程では、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄを介して、回路基板３の対応する配線１３Ｇ，１３Ｓ，１３Ｄに接合される。
【００８１】
次に、半導体チップ２が、回路基板３に実装される（ステップＳ１３）。この工程では、支持フレーム構造体６１が回路基板３に接合された状態で、半導体チップ２が、支持フレーム構造体６１に接合される。
半導体チップ２の複数の端子電極１０Ｇ，１０Ｓ，１０Ｄは、第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄを介して、支持フレーム構造体６１の対応する個別電極構造体２０Ｇ，２０Ｓ，２０Ｄに接合される。
【００８２】
次に、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが、第１外枠部６２および第２外枠部６３から取り外される（ステップＳ１４）。図１０を参照して、この工程では、半導体チップ２が回路基板３に実装された状態で、支持フレーム構造体６１の複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄが切断される。
【００８３】
複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄは、回路基板３の第１主面１１および支持フレーム構造体６１の間の領域に裁断板７０を介在させた状態で切断されてもよい。
複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄのうち、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄ側に残存した部分によって、第１突起部３１Ｇ，３１Ｓ，３１Ｄおよび第２突起部３２Ｇ，３２Ｓ，３２Ｄが形成される。これにより、電極構造体４が形成される。以上の工程を経て、実装構造１が製造される。
【００８４】
以上のように、支持フレーム構造体６１を用いた実装構造１の製造方法では、一度のステップで、複数の個別電極構造体２０Ｇ，２０Ｓ，２０Ｄを半導体チップ２および／または回路基板３に接合できる。よって、実装構造１の製造工程が煩雑になるのを抑制できる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
【００８５】
前述の実施形態において、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの個数、配置、形状、大きさ等は、前述の実施形態に限定されない。個別電極構造体２０Ｇ，２０Ｓ，２０Ｄの個数、配置、形状、大きさ等については、半導体チップ２の端子電極１０Ｇ，１０Ｓ，１０Ｄや、回路基板３の配線１３Ｇ，１３Ｓ，１３Ｄの個数、配置、形状、大きさ等に応じて定めることができる。
【００８６】
個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、平面視において、三角形状、四角形状、六角形状等の多角形状に形成されていてもよい。個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、平面視において、円形状や楕円形状に形成されていてもよい。
前述の実施形態において、連結部２８Ｇ，２８Ｓ，２８Ｄは、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄに代えて、第１接続部２６Ｇ，２６Ｓ，２６Ｄの周縁の全域および第２接続部２７Ｇ，２７Ｓ，２７Ｄの周縁の全域を連結する湾曲部を有していてもよい。
【００８７】
つまり、前述の実施形態において、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄは、第１接続部２６Ｇ，２６Ｓ，２６Ｄ、第２接続部２７Ｇ，２７Ｓ，２７Ｄおよび湾曲部によって対向領域４９Ｇ，４９Ｓ，４９Ｄを密閉する密閉構造を有していてもよい。
前述の実施形態において、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄのいずれか一方だけを有する連結部２８Ｇ，２８Ｓ，２８Ｄが採用されてもよい。
【００８８】
前述の実施形態において、連結部２８Ｇ，２８Ｓ，２８Ｄが通電補助構造５０を有している場合、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄおよび第２湾曲部３０Ｇ，３０Ｓ，３０Ｄのいずれか一方または双方が省かれてもよい。
前述の実施形態において、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄの一端部および第２湾曲部３０Ｇ，３０Ｓ，３０Ｄの一端部は、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄに代えて、通電補助構造５０と同様の形態を有する構造によって連結されていてもよい。
【００８９】
前述の実施形態において、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄの他端部および第２湾曲部３０Ｇ，３０Ｓ，３０Ｄの他端部は、第２湾曲部３０Ｇ，３０Ｓ，３０Ｄに代えて、通電補助構造５０と同様の形態を有する構造によって連結されていてもよい。
前述の実装構造１の製造方法において、複数の第１支持部６４Ｇ，６４Ｓ，６４Ｄおよび複数の第２支持部６５Ｇ，６５Ｓ，６５Ｄの全てが取り除かれてもよい。この場合、第１突起部３１Ｇ，３１Ｓ，３１Ｄおよび第２突起部３２Ｇ，３２Ｓ，３２Ｄを有さず、第１湾曲部２９Ｇ，２９Ｓ，２９Ｄの外面および第２湾曲部３０Ｇ，３０Ｓ，３０Ｄの外面に切断面をそれぞれ有する個別電極構造体２０Ｇ，２０Ｓ，２０Ｄが形成される。
【００９０】
前述の実施形態において、第１導電性接合材４１Ｇ，４１Ｓ，４１Ｄおよび第２導電性接合材４２Ｇ，４２Ｓ，４２Ｄのいずれか一方を有さない実装構造１が採用されてもよい。
前述の実施形態において、ドレイン端子電極１０Ｄが非実装面７に形成された縦型構造を有する半導体チップ２が採用されてもよい。この場合、個別電極構造体２０Ｇ，２０Ｓ，２０Ｄからドレイン電極構造体２０Ｄは省かれてもよい。
【００９１】
前述の実施形態において、半導体チップ２は、ＭＩＳＦＥＴに限らず、半導体材料や、半導体材料の性質等を利用して形成される種々の機能素子を含んでいてもよい。半導体チップ２は、半導体整流素子、半導体スイッチング素子または半導体受動素子のうちの少なくとも１種を含んでいてもよい。
半導体整流素子は、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、ファーストリカバリーダイオード等の各種ダイオード素子を含んでいてもよい。半導体スイッチング素子は、ＭＩＳＦＥＴの他、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の各種トランジスタ素子を含んでいてもよい。半導体受動素子は、コンデンサ、抵抗、インダクタ等の各種受動素子を含んでいてもよい。
【００９２】
半導体チップ２は、半導体整流素子、半導体スイッチング素子または半導体受動素子のうちの少なくとも１種を含む回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
集積回路は、ＳＳＩ（Small Scale Integration），ＬＳＩ（Large Scale Integration），ＭＳＩ（Medium Scale Integration），ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
【００９３】
たとえば、前述の実施形態において、半導体チップ２が、ＩＧＢＴを含むＩＧＢＴチップである場合、半導体チップ２は、複数の端子電極１０Ｇ，１０Ｓ，１０Ｄに代えて、ゲート端子電極、エミッタ端子電極およびコレクタ端子電極を含む。
この場合、電極構造体４は、ゲート電極構造体、エミッタ電極構造体およびコレクタ電極構造体を、個別電極構造体として含む。ゲート電極構造体、エミッタ電極構造体およびコレクタ電極構造体は、それぞれ、ゲート電極構造体２０Ｇの構造と略同様の構造を有しているので、これらの具体的な説明は省略する。
【００９４】
半導体チップ２がＩＧＢＴチップである場合、半導体チップ２は、コレクタ端子電極が非実装面７に形成された縦型構造を有していてもよい。この場合、個別電極構造体からコレクタ電極構造体は省かれてもよい。
たとえば、前述の実施形態において、半導体チップ２が、ＢＪＴを含むＢＪＴチップである場合、半導体チップ２は、複数の端子電極１０Ｇ，１０Ｓ，１０Ｄに代えて、ベース端子電極、エミッタ端子電極およびコレクタ端子電極を含む。
【００９５】
この場合、電極構造体４は、ベース電極構造体、エミッタ電極構造体およびコレクタ電極構造体を、個別電極構造体として含む。ベース電極構造体、エミッタ電極構造体およびコレクタ電極構造体は、それぞれ、ゲート電極構造体２０Ｇの構造と略同様の構造を有しているので、これらの具体的な説明は省略する。
半導体チップ２がＢＪＴチップである場合、半導体チップ２は、コレクタ端子電極が非実装面７に形成された縦型構造を有していてもよい。この場合、個別電極構造体からコレクタ電極構造体は省かれてもよい。
【００９６】
たとえば、前述の実施形態において、半導体チップ２が、ダイオードを含むダイオードチップである場合、半導体チップ２は、複数の端子電極１０Ｇ，１０Ｓ，１０Ｄに代えて、アノード端子電極およびカソード端子電極を含む。
この場合、電極構造体４は、アノード電極構造体およびカソード電極構造体を、個別電極構造体として含む。アノード電極構造体およびカソード電極構造体は、それぞれ、ゲート電極構造体２０Ｇの構造と略同様の構造を有しているので、これらの具体的な説明は省略する。
【００９７】
半導体チップ２が、ダイオードチップである場合、半導体チップ２は、アノード端子電極またはカソード端子電極が非実装面７に形成された縦型構造を有していてもよい。この場合、半導体チップ２の端子電極の配置に応じて、個別電極構造体からアノード電極構造体またはカソード電極構造体は省かれてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９８】
１…実装構造、２…半導体チップ、３…回路基板、４…電極構造体、６…半導体チップの実装面、１０Ｇ，１０Ｓ，１０Ｄ…端子電極、１１…回路基板の第１主面、１３Ｇ，１３Ｓ，１３Ｄ…配線、２６Ｇ，２６Ｓ，２６Ｄ…第１接続部、２７Ｇ，２７Ｓ，２７Ｄ…第２接続部、２８Ｇ，２８Ｓ，２８Ｄ…連結部、２９Ｇ，２９Ｓ，２９Ｄ…第１湾曲部、３０Ｇ，３０Ｓ，３０Ｄ…第２湾曲部、４１Ｇ，４１Ｓ，４１Ｄ…第１導電性接合材、４２Ｇ，４２Ｓ，４２Ｄ…第２導電性接合材、４９Ｇ，４９Ｓ，４９Ｄ…対向領域、５０…通電補助構造、５１…通電補助構造の第１要素、５２…通電補助構造の第２要素、５３…通電補助構造の第３要素、５４…通電補助構造の第４要素、５５…通電補助構造の第５要素、５６…通電補助構造の第６要素
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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