(57)【要約】【課題】表示領域の周辺部からの光漏れを抑制し、表示が良好な液晶表示パネルおよび液晶表示装置を提供することを目的とする。【解決手段】液晶表示パネルは、互いに対向して配置された第１基板としてのＴＦＴアレイ基板５および第２基板としてのＣＦ基板８と、ＴＦＴアレイ基板５とＣＦ基板８との間に封止された液晶とを備えている。ＴＦＴアレイ基板５は、絶縁性基板９と、複数のゲート配線１０と、複数のソース配線１６と、スイッチング素子としてのＴＦＴ４０と、非矩形形成部１ａを有する非矩形形状の表示領域１と、共通配線２１とを備えている。表示領域１の非矩形形成部１ａにおいて、複数の画素３は階段状に配置され、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、階段状に配置された複数の画素３に沿った形状に形成されている。【選択図】図２
2018063348.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向して配置された第１基板および第２基板と、
前記第１基板と前記第２基板との間に封止された液晶と、
を備えた液晶表示パネルであって、
前記第１基板は、
絶縁性基板と、
前記絶縁性基板上に設けられた複数のゲート配線と、
前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
を備え、
前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、
前記共通配線における前記表示領域の前記非矩形形成部に対応する部分は、階段状に配置された複数の前記画素に沿った形状に形成された、液晶表示パネル。
【請求項２】
互いに対向して配置された第１基板および第２基板と、
前記第１基板と前記第２基板との間に封止された液晶と、
を備えた液晶表示パネルであって、
前記第１基板は、
絶縁性基板と、
前記絶縁性基板上に設けられた複数のゲート配線と、
前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
を備え、
前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、
前記表示領域の前記非矩形形成部の周辺領域において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置された、液晶表示パネル。
【請求項３】
複数の前記ダミー画素は、前記表示領域の前記非矩形形成部の周辺領域において、階段状に配置された複数の前記画素と前記共通配線との間における遮光パターンが配置されていない領域に配置された、請求項２記載の液晶表示パネル。
【請求項４】
複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成された、請求項２または請求項３記載の液晶表示パネル。
【請求項５】
互いに対向して配置された第１基板および第２基板と、
前記第１基板と前記第２基板との間に封止された液晶と、
を備えたＦＦＳ方式の液晶表示パネルであって、
前記第１基板は、
絶縁性基板と、
前記絶縁性基板上に設けられた複数のゲート配線と、
前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
各前記スイッチング素子に接続された画素電極と、
各前記画素電極および前記ソース配線の上層に絶縁膜を介して設けられ、かつ、各前記画素電極と共に前記液晶を駆動する共通電極と、
各前記画素電極と、複数のスリット状に形成された各前記共通電極とを有する画素と、
前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に前記画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
を備え、
複数の前記画素は、前記表示領域の前記非矩形形成部において階段状に配置され、
前記表示領域の前記非矩形形成部において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置され、
複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成され、
前記ダミー画素の前記共通電極における複数の前記スリットの幅は、前記画素の前記共通電極における複数の前記スリットの幅よりも狭い、液晶表示パネル。
【請求項６】
互いに対向して配置された第１基板および第２基板と、
前記第１基板と前記第２基板との間に封止された液晶と、
を備えたＦＦＳ方式の液晶表示パネルであって、
前記第１基板は、
絶縁性基板と、
前記絶縁性基板上に設けられた複数のゲート配線と、
前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
複数の共通電極と、
各前記共通電極および前記ソース配線の上層に絶縁膜を介して設けられ、かつ、各前記共通電極と共に前記液晶を駆動する画素電極と、
各前記共通電極と、複数のスリット状に形成された各前記画素電極とを有する画素と、
前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に前記画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
を備え、
複数の前記画素は、前記表示領域の前記非矩形形成部において階段状に配置され、
前記表示領域の前記非矩形形成部において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置され、
複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成され、
前記ダミー画素の前記画素電極における複数の前記スリットの幅は、前記画素の前記画素電極における複数の前記スリットの幅よりも狭い、液晶表示パネル。
【請求項７】
前記ダミー画素の前記画素電極と前記共通電極とで形成される容量は、前記画素の前記画素電極と前記共通電極とで形成される容量と同等である、請求項５記載の液晶表示パネル。
【請求項８】
前記ダミー画素の前記共通電極と前記画素電極とで形成される容量は、前記画素の前記共通電極と前記画素電極とで形成される容量と同等である、請求項６記載の液晶表示パネル。
【請求項９】
前記共通配線は、前記ゲート配線と重畳する領域の一部に切り欠きを有する、請求項５から請求項８のいずれか１項に記載の液晶表示パネル。
【請求項１０】
前記画素電極と前記ソース配線に接続されたソース電極との間の前記絶縁膜は有機平坦化膜である、請求項５から請求項９のいずれか１項に記載の液晶表示パネル。
【請求項１１】
光源装置と、
前記光源装置の出射面側に配置された、請求項１から請求項１０のいずれか１項に記載の液晶表示パネルと、
を備えた、液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、円形、楕円形、または矩形以外の多角形等の非矩形形状の表示領域を有する液晶表示パネルおよび液晶表示装置に関するものである。
【背景技術】
【０００２】
今日、液晶またはエレクトロルミネセンス等の原理を利用した薄型で平面形状の表示パネルは表示装置として多く使用されている。これらの表示装置の代表である液晶表示装置は、薄型および軽量だけでなく、低電圧駆動できるという特徴を有している。
【０００３】
特に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）型液晶表示装置は、アレイ基板上の各画素にスイッチング素子であるＴＦＴが設けられ、各画素が独立して液晶層を駆動する電圧を保持することができる。そのため、クロストークの少ない高画質な表示が可能である。また、各画素には、薄膜トランジスタ（以下、「ＴＦＴ」という）のＯＮおよびＯＦＦを制御する走査配線としてのゲート配線と、画像データ入力用の信号配線としてのソース配線が設けられている。各画素は、通常はゲート配線とソース配線に囲まれた領域が対応する。
【０００４】
液晶表示装置の特徴は、２枚の基板の間に液晶層を形成することである。片方の基板は、複数の画素がマトリックス状に配置されて表示領域を構成するＴＦＴアレイ基板であり、もう片方の基板がカラーフィルタ基板（以下、「ＣＦ基板」という）である。
【０００５】
近年、薄型表示装置が主流になるにつれて、要求される製品の機能および形態も多様化している。表示領域の形状も従来の正方形または長方形のような矩形形状でなく、円形、楕円形、または矩形以外の多角形等の様々な非矩形形状の表示領域を有する薄型表示装置の要求が生じている。薄型の要求がある表示装置として、例えば、携帯端末用表示装置、および車載用表示装置がある。
【０００６】
表示領域が非矩形形状の場合、疑似的には円形、楕円形、または矩形以外の多角形になるが、実際には表示領域の非矩形形成部において画素は円形形状等には配置されない。つまり、液晶表示装置の表示領域は複数の矩形形状の画素によって構成されるため、非矩形形成部の画素は階段状に配置され、ＣＦ基板側に設けられる遮光層も同様に階段状に配置される（例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２４３８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
液晶表示装置の場合、表示領域の周辺部に共通配線が配置されており、画素に共通電位を供給する。表示領域が矩形形状の場合、共通配線および画素の外形が共に直線で形成されるため、共通配線と画素配線との間に隙間が少ない。
【０００９】
しかしながら、表示領域が非矩形形状の場合、非矩形形成部の画素は階段状に配置されるため、画素と共通配線との隙間が大きくなり、金属パターンが存在しない領域が大きくなり、光漏れの影響が大きくなる。通常、表示領域外におけるＣＦ基板側には、遮光のためのＢＭ(Black Matrix)が配置され、バックライトからの光を遮っているが、ＴＦＴアレイ基板側の表示領域の周辺部に金属膜等の光を遮る遮光パターンが存在しない場合、表示領域の周辺部から光が漏れるという問題があった。
【００１０】
そこで、本発明は、表示領域の周辺部からの光漏れを抑制し、表示が良好な液晶表示パネルおよび液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る液晶表示パネルは、互いに対向して配置された第１基板および第２基板と、前記第１基板と前記第２基板との間に封止された液晶とを備えた液晶表示パネルであって、前記第１基板は、絶縁性基板と、前記絶縁性基板上に設けられた複数のゲート配線と、前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線とを備え、前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、前記共通配線における前記表示領域の前記非矩形形成部に対応する部分は、階段状に配置された複数の前記画素に沿った形状に形成されたものである。
【発明の効果】
【００１２】
本発明によれば、表示領域の非矩形形成部において、複数の画素は階段状に配置され、共通配線における表示領域の非矩形形成部に対応する部分は、階段状に配置された複数の画素に沿った形状に形成された。
【００１３】
したがって、表示領域の非矩形形成部において画素と共通配線との隙間をなくすことができるため、表示領域の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る液晶表示パネルの平面図である。
【図２】図１の領域Ａの拡大平面図である。
【図３】液晶表示パネルの製造工程を説明するための液晶表示パネルの平面図である。
【図４】図３のＢ−Ｂ線断面図である。
【図５】図４とは異なる形態における液晶表示パネルの断面図である。
【図６】実施の形態２の図２相当図である。
【図７】実施の形態３の図２相当図である。
【図８】実施の形態４の図２相当図である。
【図９】実施の形態５の図２相当図である。
【図１０】矩形形状の表示領域を有する液晶表示パネルの平面図である。
【図１１】図１０の領域Ｄの拡大平面図である。
【図１２】前提技術の図２相当図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る液晶表示パネルの平面図である。図２は、図１の領域Ａの拡大平面図である。
【００１６】
液晶表示パネルは、液晶表示装置に用いられる表示パネルである。液晶表示装置は、光源装置としてのバックライト（図示省略）と、バックライトの出射面側に配置された液晶表示パネルとを備えている。
【００１７】
図１に示すように、液晶表示パネルは、第１基板としてのＴＦＴアレイ基板５、第２基板としてのＣＦ基板８、および液晶（図示省略）を備えている。ＴＦＴアレイ基板５およびＣＦ基板８は互いに対向して配置され、ＴＦＴアレイ基板５とＣＦ基板８との間に液晶が封止されている。ＴＦＴアレイ基板５は、絶縁性基板９（図４参照）、複数のゲート配線１０、複数のソース配線１６、ＴＦＴ４０（図３参照）、表示領域１、および共通配線２１を備えている。
【００１８】
絶縁性基板９には、例えばガラス基板または石英基板など、透過性を有する基板が用いられる。絶縁性基板９上に、図１の紙面において左右方向に延びる複数のゲート配線１０が設けられている。絶縁性基板９上に、ゲート配線１０と交差するように、図１の紙面において上下方向に延びる複数のソース配線１６が設けられている。ゲート配線１０とソース配線１６との交差位置の周辺領域の各々には、スイッチング素子としてのＴＦＴ４０が設けられている。なお、ゲート配線１０とソース配線１６とは互いに交差するが、後述するように、これらは絶縁膜を介して交差している。
【００１９】
図１と図２に示すように、表示領域１は、非矩形形状、例えば六角形形状に形成され、ＴＦＴアレイ基板５およびＣＦ基板８も、非矩形形状、例えば六角形形状に形成されている。表示領域１には、画像の表示単位となる複数の画素３が、ゲート配線１０とソース配線１６によって規定される複数のマトリックス状に配置されている。各画素３には、画素電極に表示電圧を供給するスイッチング素子としてのＴＦＴ４０（図３参照）が配置されている。すなわち、ＴＦＴアレイ基板５には、ＴＦＴ４０が画素３ごとにアレイ状に配列されている。なお、図２では図面を見やすくするために、ＣＦ基板８の図示を省略している。
【００２０】
ＴＦＴアレイ基板５における表示領域１の外側の領域、より具体的には、図１の紙面において表示領域１の下側には、ソースドライバーＩＣ６およびゲートドライバーＩＣ７が配置されている。ソースドライバーＩＣ６およびゲートドライバーＩＣ７は、ソース配線１６およびゲート配線１０にそれぞれ接続されている。ＴＦＴアレイ基板５における表示領域１の外側の領域、より具体的には、図１の紙面においてソースドライバーＩＣ６およびゲートドライバーＩＣ７の下側には、ＦＰＣ７５が実装されている。ＦＰＣ７５は、共通配線２１に接続され、共通配線２１に共通電位を供給する。
【００２１】
表示領域１の周辺領域には、複数の画素３に共通電位を供給する共通配線２１が配置されている。共通配線２１は、金属膜で構成されている。共通配線２１から画素３へは金属配線またはＩＴＯなどの透明電極により共通電位が供給され、画素３内においても金属配線またはＩＴＯなどの透明電極により共通電位が供給される。ここで、透明電極とは、後述する画素電極１７および共通電極１９である。
【００２２】
図１０と図１１に示すように、表示領域１が矩形形状に形成されている場合、表示領域１の外側において、ＣＦ基板８にはＣｒ膜または樹脂膜によりＢＭなどの遮光パターンが形成されており、バックライトからの光を遮っている。なお、図１０は、矩形形状の表示領域を有する液晶表示パネルの平面図であり、図１１は、図１０の領域Ｃの拡大平面図である。
【００２３】
しかしながら、図１２に示すように、表示領域１が非矩形形状である場合、表示領域１における非矩形形成部１ａの画素３は階段状に配置されるため、画素３と共通配線２１との隙間が大きくなる。そのため、ＢＭなどの遮光パターンがない領域が大きくなり、光漏れの影響が大きくなる。特に黒などの暗い画面表示をした場合に、表示領域１の周辺領域が明るくなるという問題があった。なお、非矩形形成部１ａとは、六角形形状の表示領域１の斜辺部である。より一般的には、非矩形形成部１ａとは、隣接する辺に対して直角以外の角度で接している直線からなる斜辺、または辺自体が直線以外からなる辺である。また、図１２は、前提技術の図２相当図である。
【００２４】
図２に示すように、実施の形態１に係る液晶表示パネルでは、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、階段状に配置された複数の画素３に沿った形状に形成されている。ここで、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分とは、共通配線２１における表示領域１の非矩形形成部１ａに対向する部分である。共通配線２１をこのような形状にすることで、画素３と共通配線２１との隙間がなくなるため、前提技術の場合に比べて、バックライトからの光漏れを抑制できる。これにより、液晶表示パネルの表示品位を向上させることができる。
【００２５】
また、前提技術の場合よりも共通配線２１のサイズが大きくなることで、低抵抗にすることができる。これにより、共通電位を安定して画素３に供給することができるため、液晶表示パネルの表示品位を向上させることができる。
【００２６】
なお、図１では共通配線２１により遮光する形態を示したが、共通配線２１に代えて、同じ共通電位が印加されているトランスファパターンでもよいし、他の電位を有する配線であってもよい。また、上記のような低抵抗化のメリットはないが電位の印加に関係しない別のパターンであってもよい。
【００２７】
次に、ＴＦＴアレイ基板５の製造工程について説明する。図３は、液晶表示パネルの製造工程を説明するための液晶表示パネルの平面図である。図４は、図３のＢ−Ｂ線断面図である。図５は、図４とは異なる形態における液晶表示パネルの断面図である。なお、製造方法は、一般的なＦＦＳ（フリンジフィールドスイッチング）モードの液晶表示装置について説明するが、これに限られるものではない。また、図３は、実施の形態３で説明する図７の領域Ｃの拡大平面図でもあり、この詳細については後述する。
【００２８】
図４と図５に示すように、最初に、絶縁性基板９上に、ゲート配線１０となる第１のメタル膜をＤＣマグネトロンを用いたスパッタリング法により形成する。ここで、第１のメタル膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａまたはこれらを主成分とする合金膜であればよい。第１のメタル膜の膜厚は、およそ０．１μｍ〜０．５μｍである。その後パターニングを行い、ゲート配線１０を得る。なお、第１のメタル膜をパターニングする際、図１に示す共通配線２１を共に形成してもよい。
【００２９】
次に、プラズマＣＶＤ法によりゲート絶縁膜１３を形成する。ゲート絶縁膜１３にはシリコン窒化膜を用いることが一般的であるが、シリコン酸化膜またはシリコン酸化窒化膜等であってもよい。
【００３０】
ゲート絶縁膜１３の形成後、プラズマＣＶＤ法によりａ−Ｓｉ膜（アモルファスシリコン膜）を形成する。ａ−Ｓｉ膜は、チャネル層１２を構成する真性半導体層と、リンなどを含んだ不純物半導体層の積層構造とすることが一般的である。不純物半導体層は、後述するソース電極１４とドレイン電極１５とのオーミックコンタクトを確保するためのものである。その後パターニングを行い、島状のａ−Ｓｉ膜としてチャネル層１２を得る。
【００３１】
次に、ＤＣマグネトロンを用いたスパッタリング法により第２のメタル膜を形成する。第２のメタル膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａまたはこれらを主成分とする合金膜であればよい。第２のメタル膜の膜厚は、およそ０．１μｍ〜０．５μｍである。その後パターニングを行い、ソース電極１４、ドレイン電極１５、およびソース配線１６を得る。ここで、マスク工数削減のため、ソース電極１４とドレイン電極１５とのオーミックコンタクトを得るための前記不純物半導体層は、ソース電極１４およびドレイン電極１５をマスクにエッチングする場合もある。なお、第２のメタル膜をパターニングする際、図１に示す共通配線２１を共に形成してもよい。
【００３２】
図５に示すように、ソース電極１４、ドレイン電極１５、およびソース配線１６の形成後、ＤＣマグネトロンを用いたスパッタリング法で画素電極１７となる第１の透明性導電膜を形成する。第１の透明性導電膜は、ＩＴＯまたはＩＺＯ（Indium Zinc Oxide）等で構成することができる。その後パターニングを行い、画素電極１７を得る。画素電極１７の形成後、プラズマＣＶＤ法により保護膜１８を形成する。保護膜１８は、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等により形成することができる。または、厚膜化により絶縁性を確保するため、アクリル系またはイミド系の有機樹脂膜を塗布することによって保護膜１８を形成してもよい。さらには、保護膜１８はシリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜と、有機樹脂膜とを積層することにより構成してもよい。その後、第１のメタル膜、第２のメタル膜、または第１の透明性導電膜への導通をとるため、コンタクトホール（図示省略）を形成する。なお、有機樹脂膜が有機平坦化膜に相当する。
【００３３】
ここで、上記とは異なる製法、例えば、特許第４９９８９３１号公報などに開示された製法を用いてもよい。この上記とは異なる製法とは、図４に示すように、ソース電極１４の形成後に、プラズマＣＶＤ法により保護膜３２を形成してから画素電極１７を形成する方法である。保護膜３２は、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等により形成することができる。または、厚膜化により絶縁性を確保するため、アクリル系またはイミド系の有機樹脂膜を塗布することによって保護膜３２を形成してもよい。その後、第１のメタル膜、または第２のメタル膜、特にドレイン電極１５への導通をとるため、コンタクトホール３１を形成する。
【００３４】
上記のいずれの製法においても、コンタクトホールの形成後は、図４と図５に示すように、共通電極１９となる第２の透明性導電膜を形成する。第２の透明性導電膜は、ＩＴＯまたはＩＺＯ等で構成することができる。その後、パターニングを行って共通電極１９を得る。共通電極１９には共通電位が印加されて画素電極１７にはソース配線１６から画像信号である電位が印加される。共通電極１９と画素電極１７との間にはフリンジ電界が生じ、液晶分子を駆動する。これがＦＦＳ方式である。
【００３５】
なお、共通配線２１と共通電極１９には共に共通電位を印加するため、図示していないが、両パターンの間に電気的に接続するため接続部を設けてもよい。例えば、図示していないが、図４の構造において共通配線２１をゲート配線１０と同層に形成した場合、保護膜１８，３２とゲート絶縁膜１３とに開口したコンタクトホールを介して共通配線２１と共通電極１９とを接続してもよい。これと同様に、図５の構造において共通配線２１をゲート配線１０と同層に形成した場合、保護膜１８とゲート絶縁膜１３に開口したコンタクトホールを介して共通配線２１と共通電極１９とを接続してもよい。
【００３６】
また、図４の構造において共通配線２１をソース配線１６と同層に形成した場合、保護膜１８，３２に開口したコンタクトホールを介して共通配線２１と共通電極１９とを接続してもよい。これと同様に、図５の構造において共通配線２１をソース配線１６と同層に形成した場合、保護膜１８に開口したコンタクトホールを介して共通配線２１と共通電極１９とを接続してもよい。
【００３７】
次に、実施の形態１に係る液晶表示パネルおよび液晶表示装置から得られる効果について説明する。以上のように、実施の形態１に係る液晶表示パネルでは、表示領域１の非矩形形成部１ａにおいて、複数の画素３は階段状に配置され、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、階段状に配置された複数の画素３に沿った形状に形成された。また、実施の形態１に係る液晶表示装置は、バックライトと、バックライトの出射面側に配置された液晶表示パネルとを備えた。
【００３８】
したがって、表示領域１の非矩形形成部１ａにおいて画素３と共通配線２１との隙間をなくすことができるため、表示領域１の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００３９】
また、前提技術の場合よりも共通配線２１のサイズが大きく形成されたため、共通配線２１を低抵抗にすることができる。これにより、共通電位を安定して画素３に供給することができるため、液晶表示パネルおよび液晶表示装置の表示品位を向上させることができる。
【００４０】
なお、実施の形態１においては、表示領域１の形状が六角形形状の場合について説明したが、非矩形形状であればよく、例えば円形、楕円形、または六角形以外の多角形など他の形状であってもよい。このことは、以降の実施の形態においても同様である。
【００４１】
＜実施の形態２＞
次に、実施の形態２に係る液晶表示パネルについて説明する。図６は、実施の形態２の図２相当図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００４２】
図６に示すように、実施の形態２では、共通配線２１の形状は階段状に配置された複数の画素３に沿った形状とする代わりに、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、画素３を模擬したダミー画素４１が複数配置されている。これにより、階段状に配置された複数の画素３と共通配線２１との隙間を減少させることができる。ダミー画素４１は、画素３と同じ形状およびサイズに形成されており、バックライトからの光を遮ることが可能である。
【００４３】
以上のように、実施の形態２に係る液晶表示パネルでは、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、画素３を模擬したダミー画素４１が複数配置された。
【００４４】
したがって、前提技術の場合よりも、階段状に配置された複数の画素３と共通配線２１との隙間を減少させることができるため、表示領域１の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００４５】
なお、表示領域１が非矩形形状に形成されている場合にも、表示領域１の外側において、ＣＦ基板８にはＣｒ膜または樹脂膜によりＢＭなどの遮光パターンが配置されていてもよい。この場合にも、階段状に配置された複数の画素３と共通配線２１との間に隙間なく遮光パターンを配置することは難しい。そのため、複数のダミー画素４１は、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間における遮光パターンが配置されていない領域に配置される。この場合にも、階段状に配置された複数の画素３と共通配線２１との隙間を減少させることができるため、表示領域１の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００４６】
＜実施の形態３＞
次に、実施の形態３に係る液晶表示パネルについて説明する。図７は、実施の形態３の図２相当図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００４７】
図７に示すように、実施の形態３では、複数のダミー画素４１，４２のうち少なくとも一部のサイズは、画素３のサイズよりも小さく形成されている。
【００４８】
以下、詳細に説明する。図６に示すように、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、複数のダミー画素４１が配置された場合であっても、ダミー画素４１と共通配線２１との間に隙間を完全になくすことができない。これは、ダミー画素４１は、画素３と同じ形状およびサイズに形成されているためである。そのため、実施の形態３では、ダミー画素４１と共通配線２１との間に、画素３よりも小さなサイズ、すなわち、ダミー画素４１よりも小さなサイズのダミー画素４２が配置されている。ダミー画素４２は、ダミー画素４１と共通配線２１との隙間を減らすためにダミー画素４１のサイズを変更した画素である。なお、ダミー画素４１を配置する代わりにダミー画素４２のみを、階段状に配置された複数の画素３と共通配線２１との間に配置してもよい。
【００４９】
次に、図３を用いて、実施の形態３における共通電極１９の形状について説明する。図３は、図７の領域Ｃの拡大平面図である。
【００５０】
図３に示すように、画素電極１７は各ＴＦＴ４０に接続され、共通電極１９は各画素電極１７およびソース配線１６の上層に絶縁膜としての保護膜１８（図４参照）を介して設けられ、各画素電極１７と共に液晶を駆動する。画素３は、各画素電極１７と各共通電極１９とを有しており、ＦＦＳモードの液晶表示装置の場合、画素３の各共通電極１９は複数のスリット状に形成されている。
【００５１】
上記のように、ダミー画素４１，４２は画素３を模擬したものであるため、ダミー画素４１，４２も各画素電極１７と各共通電極１９とを有しており、ＦＦＳモードの液晶表示装置の場合、ダミー画素４１，４２の各共通電極１９は複数のスリット状に形成されている。さらに、実施の形態３においては、ダミー画素４１，４２の共通電極１９における複数のスリット２０の幅は、画素３の共通電極１９における複数のスリット２０の幅よりも狭く形成されている。ダミー画素４１，４２の共通電極１９における複数のスリット２０の幅を狭くすることで、共通電極１９と画素電極１７との間の容量を画素３およびダミー画素４１，４２とで同等にしている。これにより、画素３とダミー画素４１，４２とで電気的特性が変化しないため、表示領域１の周辺部における表示異常を抑制できる。
【００５２】
以上のように、実施の形態３に係る液晶表示パネルでは、複数のダミー画素４１，４２のうち少なくとも一部のサイズは、画素３のサイズよりも小さく形成されたため、実施の形態２の場合よりもさらに、表示領域１の周辺部から光が漏れることを抑制できる。これにより、実施の形態２の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００５３】
ダミー画素４１，４２の共通電極１９における複数のスリット２０の幅は、画素３の共通電極１９における複数のスリット２０の幅よりも狭いため、画素電極１７と共通電極１９との間の容量を画素３およびダミー画素４１，４２で同等にすることができる。ダミー画素４１，４２の画素電極１７と共通電極１９とで形成される容量は、画素３の画素電極１７と共通電極１９とで形成される容量と同等であるため、画素３とダミー画素４１，４２とで電気的特性が変化することなく、表示領域１の周辺部における表示異常を抑制できる。
【００５４】
また、画素電極１７とソース配線１６に接続されたソース電極１４との間の絶縁膜としての保護膜１８，３２は有機平坦化膜を用いてもよい。有機平坦化膜を使用することで共通電極１９とソース配線１６、ソース電極１４間の寄生容量を抑制できるため、表示品位を保ちながら表示領域１の周辺部からの光漏れを抑制することが可能となる。
【００５５】
なお、画素電極１７と共通電極１９の位置を逆にした構成であってもよい。具体的には、画素電極１７は各共通電極１９およびソース配線１６の上層に絶縁膜としての保護膜１８を介して設けられ、各共通電極１９と共に液晶を駆動する。画素３は、各画素電極１７と各共通電極１９とを有しており、ＦＦＳモードの液晶表示装置の場合、各画素電極１７は複数のスリット状に形成されていてもよい。この場合においても、実施の形態２の場合よりもさらに、表示領域１の周辺部から光が漏れることを抑制できる。これにより、実施の形態２の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００５６】
また、ダミー画素４１，４２の共通電極１９と画素電極１７とで形成される容量は、画素３の共通電極１９と画素電極１７とで形成される容量と同等であるため、共通電極１９と画素電極１７との間の容量を画素３およびダミー画素４１，４２で同等にすることができる。ダミー画素４１，４２の画素電極１７と共通電極１９とで形成される容量は、画素３の画素電極１７と共通電極１９とで形成される容量と同等であるため、画素３とダミー画素４１，４２とで電気的特性が変化することなく、表示領域１の周辺部における表示異常を抑制できる。
【００５７】
＜実施の形態４＞
次に、実施の形態４に係る液晶表示パネルについて説明する。図８は、実施の形態４の図２相当図である。なお、実施の形態４において、実施の形態１〜３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００５８】
図８に示すように、実施の形態４では、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、ダミー画素４１が複数配置されている。さらに、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、複数のダミー画素４１に沿った形状に形成されている。
【００５９】
以上のように、実施の形態４に係る液晶表示パネルでは、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、ダミー画素４１が複数配置され、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、複数のダミー画素４１に沿った形状に形成された。
【００６０】
したがって、実施の形態３の場合よりもさらに、表示領域１の周辺部から光が漏れることを抑制できる。これにより、実施の形態３の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
【００６１】
なお、実施の形態４においても、実施の形態２の場合と同様に、表示領域１の外側において、ＣＦ基板８にはＣｒ膜または樹脂膜によりＢＭなどの遮光パターンが配置されている場合が考えられる。この場合、複数のダミー画素４１は、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間における遮光パターンが配置されていない領域に配置されてもよい。また、実施の形態３の場合と同様に、複数のダミー画素４１のうち少なくとも一部のサイズは、画素３のサイズよりも小さく形成されてもよい。
【００６２】
＜実施の形態５＞
次に、実施の形態５に係る液晶表示パネルについて説明する。図９は、実施の形態５の図２相当図である。なお、実施の形態５において、実施の形態１〜４で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００６３】
図９に示すように、実施の形態５では、表示領域１の非矩形形成部１ａの周辺領域において、階段状に配置された複数の画素３と共通配線２１との間に、ダミー画素４１が複数配置されている。さらに、共通配線２１における表示領域１の非矩形形成部１ａに対応する部分は、複数のダミー画素４１に沿った形状に形成されている。さらに、ダミー画素４１の外側に隣接するように配置されている共通配線２１は、ゲート配線１０と重畳する領域の一部に切り欠き２１ａを有している。切り欠き２１ａは、ゲート配線１０と重畳する領域の一部を露出することを目的として設けられている。また、共通配線２１は、切り欠き２１ａによって分断されていないため、実施の形態１〜４の場合と同様に共通電位の供給に寄与できる。
【００６４】
実施の形態１〜４においては表示領域１の周辺領域に共通配線２１が設けられており、ゲート配線１０と共通配線２１との間の寄生容量が増大するため、表示品位を保つためには設計のマージンが狭くなるという問題がある。そこで、実施の形態５においては、共通配線２１にかかる切り欠き２１ａを設けることにより、ゲート配線１０と共通配線２１との間の寄生容量の増加を抑制することが可能である。このため、表示品位を保ちながら表示領域１の周辺部から光が漏れることを抑制することが可能となる。
【００６５】
なお、実施の形態５を説明するための図９は、実施の形態４に対応する図８をベースとしているが、実施の形態５は実施の形態４に限らず、実施の形態１〜３にも適用できる。例えば実施の形態１のようにダミー画素が形成されていない場合においても、かかる切り欠き２１ａを共通配線２１に設けることは可能であり、実施の形態４に適用した場合と同様の効果を奏する。
【００６６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６７】
１  表示領域、１ａ  非矩形形成部、３  画素、５  ＴＦＴアレイ基板、８  ＣＦ基板、９  絶縁性基板、１０  ゲート配線、１６  ソース配線、１７  画素電極、１９  共通電極、２１  共通配線、２１ａ  切り欠き、４０  ＴＦＴ、４１，４２  ダミー画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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