(57)【要約】【課題】高電圧仕様のＣＭＯＳ素子の実効ゲート幅を狭くさせることなく、アクティブ領域の端部でのシニングの発生が抑制された高電圧仕様のＣＭＯＳ素子のゲート酸化膜を形成することが可能な半導体装置の製造方法および半導体装置を提供すること。【解決手段】半導体基板上に第１の窒化膜を形成する工程と、第１の窒化膜をマスクとして半導体基板の予め定められた領域に酸化膜を形成する工程と、第１の窒化膜を除去する工程と、半導体基板上に第２の窒化膜を形成する工程と、第２の窒化膜をマスクとして、酸化膜を分断する位置に絶縁膜が充填された第１の素子分離部を形成し、第１の素子分離部の近傍に絶縁膜が充填された第２の素子分離部を形成する工程と、第１の素子分離部の絶縁膜の高さが酸化膜の高さより高くなるようにエッチングする工程と、第２の素子分離部に隣接させて第２のゲート酸化膜を形成する工程と、を含む。【選択図】図１
2018207062.tif 000002
【特許請求の範囲】
【請求項１】
第１の厚さの第１のゲート酸化膜を有する第１のＣＭＯＳトランジスタと、前記第１の厚さより薄い第２の厚さの第２のゲート酸化膜を有する第２のＣＭＯＳトランジスタとを１つの半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板上に第１の窒化膜を形成する工程と、
前記第１の窒化膜をマスクとして前記半導体基板の予め定められた領域に酸化膜を形成する工程と、
前記第１の窒化膜を除去する工程と、
前記半導体基板上に第２の窒化膜を形成する工程と、
前記第２の窒化膜をマスクとして内部が絶縁膜で充填された開口部を有する素子分離部を形成する工程であって、前記酸化膜を分断する位置に第１の素子分離部を形成し前記第１の素子分離部の近傍に第２の素子分離部を形成する工程と、
前記第１の素子分離部の前記絶縁膜の高さが前記酸化膜の高さより高くなるようにエッチングするエッチング工程と、
前記第２の素子分離部に隣接させて前記第２のゲート酸化膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程が前記第１のゲート酸化膜を形成する工程である
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程の後に、
前記第１のゲート酸化膜を形成する工程と、
前記第２の素子分離部に隣接する前記第１のゲート酸化膜を除去する工程と、をさらに含む
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の素子分離部および前記第２の素子分離部がＳＴＩ法によって形成される
請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１の厚さの第１のゲート酸化膜を有する第１のＣＭＯＳトランジスタと、前記第１の厚さより薄い第２の厚さの第２のゲート酸化膜を有する第２のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置であって、
前記半導体基板上の予め定められた領域に形成された酸化膜と、
前記酸化膜を分断する位置に配置されかつ内部が絶縁膜で充填された開口部を有する第１の素子分離部と、
前記酸化膜の一部である第１のゲート酸化膜、または前記酸化膜に隣接する第１のゲート酸化膜と、
前記第１の素子分離部の近傍であって前記第２のゲート酸化膜を分断する位置に配置されるとともに内部が絶縁膜で充填された開口部を有する第２の素子分離部と、を含み、
前記第１の素子分離部の前記絶縁膜の高さが前記酸化膜の高さより高い
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセス、あるいはＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセス等のトレンチ（素子分離溝）を用いたプロセスを適用した素子分離によって、高電圧（ＨＶ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ）仕様のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子と、低電圧（ＬＶ：Ｌｏｗ  Ｖｏｌｔａｇｅ）仕様のＣＭＯＳ素子とを混載（ＨＶ／ＬＶ−ＣＭＯＳ混載）したシリコン（Ｓｉ）半導体装置（ＨＶ／ＬＶ−ＣＭＯＳ混載素子）が増えてきている。このような半導体装置においては、特にＨＶ仕様のＣＭＯＳ素子（ＨＶ−ＣＭＯＳ素子）およびＬＶ仕様のＣＭＯＳ素子（ＬＶ−ＣＭＯＳ素子）の各々のゲート酸化膜を精度よく形成することが肝要である。
【０００３】
ゲート酸化膜の形成に関する問題点のひとつとして、シニング（ｔｈｉｎｎｉｎｇ）とよばれる現象が従来から知られている。シニングとは、厚いフィールド酸化膜と薄いゲート酸化膜との境界部であるフィールドエッジ部においてゲート酸化膜の膜厚が局部的に薄くなる現象をいう。シニングが発生すると、ゲート酸化膜の耐圧が不安定になりやすく、またゲート酸化膜の信頼性が低下するという問題を発生する。
【０００４】
シニングの問題に関する従来技術の一例として、特許文献１に開示された半導体装置の製造方法が知られている。特許文献１に係る半導体装置の製造方法は、（１００）面を主平面とするシリコン基板上にフィールド酸化膜を形成する工程と、該フィールド酸化膜表面を一部エッチングすることによりフィールドエッジ部に上記主平面に対して傾斜したシリコン基板面を露出させる工程と、熱酸化することにより上記シリコン基板上にゲート酸化膜を形成する工程とを備えている。
【０００５】
一方、ＨＶ／ＬＶ−ＣＭＯＳ混載素子ではＨＶ−ＣＭＯＳ素子、ＬＶ−ＣＭＯＳ素子の各々のゲート酸化膜を構成する構造として２重ゲート酸化膜構造が用いられる場合がある。以下、図３を参照して２重ゲート酸化膜の製造方法について説明する。図３は、素子分離をＳＴＩプロセスを用いて行った場合の比較例に係るＨＶ／ＬＶ−ＣＭＯＳ混載の半導体装置の製造方法を示しており、ＨＶ−ＣＭＯＳ素子のゲート酸化膜を熱酸化処理で形成している。
【０００６】
まず、Ｓｉの基板５０によるウエハ全面に酸化膜５４、シリコン窒化膜（ＳｉＮ膜）５６の積層膜を形成した後、アクティブ領域（能動素子領域）の積層膜を除去する。次に、基板５０をエッチングしてトレンチ部（素子分離溝）６０、６２を形成する（図３（ａ））。図３（ａ）には、ＨＶ−ＣＭＯＳ素子領域となる部分を「ＨＶ」で、ＬＶ−ＣＭＯＳ領域となる部分を「ＬＶ」で示している。
【０００７】
次に、トレンチ部６０、６２をＮＳＧ（Ｎｏｎ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）で埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化してＮＳＧ部６４、６６を形成する（図３（ｂ））。
【０００８】
次に、ＳｉＮ膜５６を除去した後（図３（ｃ））、再度ＳｉＮ膜７０を成膜する（図３（ｄ））。その後、ＨＶ−ＣＭＯＳ素子領域のＳｉＮ膜７０を除去する（図３（ｅ））。
【０００９】
次に、ＨＶ−ＣＭＯＳ素子のゲート酸化膜７２を熱酸化で形成した後（図３（ｆ））、ＬＶ−ＣＭＯＳ素子領域を覆っていた酸化膜５４、ＳｉＮ膜７０を除去する（図３（ｇ））。
【００１０】
次に、ＬＶ−ＣＭＯＳ素子用のゲート酸化膜７４を形成する（図３（ｈ））。その後、ＨＶ−ＣＭＯＳ素子のゲート電極７６、およびＬＶ−ＣＭＯＳ素子のゲート電極７８を形成し、ＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とが混載された半導体装置が完成する（図３（ｉ））。該半導体装置では、ＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とがＳＴＩ部９０、９２によって分離されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平９−６４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の工程の２重ゲート酸化膜構造の製造を含む比較例に係る半導体装置の製造方法においては、酸化に関連する問題が存在していた。以下、図４を参照してこの問題について説明する。
【００１３】
すなわち、熱酸化による酸化では酸化膜（ＮＳＧ部６４）上で酸化が進まないため、図４（ａ）の一点差線の円Ａ１で示すように、アクティブ領域の端部（ＳＴＩ部の端部）のゲート酸化膜が薄くなり（シニングし）、上述したような耐圧不良が発生するという問題である。
【００１４】
上記のような問題の解決方法として、能動素子（トランジスタ等）を形成した後にバーズビーク酸化を追加する方法が知られている。バーズビーク酸化とは、図４（ｂ）に示すように、フィールド酸化膜を素子領域となるべき部分にも拡げ、バーズビーク８０、８２を形成する酸化をいう。
【００１５】
しかしながら、ＨＶ−ＣＭＯＳ素子の高電圧化に伴いバーズビーク酸化膜が厚くなると、図４（ｃ）の一点差線の円Ａ２で示すように、ＬＶ−ＣＭＯＳ素子領域でもＳＴＩ部の端部の酸化膜が厚くなり、ＬＶ−ＣＭＯＳ素子の実効的なゲート幅が狭くなるため狭チャネル効果等の現象が発生し、特性の安定性という面で支障をきたしていた。狭チャネル効果とは、チャネル幅が極端に狭い場合に観測される現象であり、しきい値電圧の増加等の問題が発生する。
【００１６】
この点、特許文献１に係る半導体装置の製造方法もシニングを問題としているが、特許文献１では、ゲート酸化膜を薄膜化した場合の、フィールド酸化膜とゲート酸化膜との境界部であるフィールドエッジ部におけるシニングを防止することを目的としており、上記のような問題を検討したものではない。
【００１７】
本発明は、上述した課題を解決するためになされたものであり、高電圧仕様のＣＭＯＳ素子の実効ゲート幅を狭くさせることなく、アクティブ領域の端部でのシニングの発生が抑制された高電圧仕様のＣＭＯＳ素子のゲート酸化膜を形成することが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体装置の製造方法は、第１の厚さの第１のゲート酸化膜を有する第１のＣＭＯＳトランジスタと、前記第１の厚さより薄い第２の厚さの第２のゲート酸化膜を有する第２のＣＭＯＳトランジスタとを１つの半導体基板に形成する半導体装置の製造方法であって、前記半導体基板上に第１の窒化膜を形成する工程と、前記第１の窒化膜をマスクとして前記半導体基板の予め定められた領域に酸化膜を形成する工程と、前記第１の窒化膜を除去する工程と、前記半導体基板上に第２の窒化膜を形成する工程と、前記第２の窒化膜をマスクとして内部が絶縁膜で充填された開口部を有する素子分離部を形成する工程であって、前記酸化膜を分断する位置に第１の素子分離部を形成し前記第１の素子分離部の近傍に第２の素子分離部を形成する工程と、前記第１の素子分離部の前記絶縁膜の高さが前記酸化膜の高さより高くなるようにエッチングするエッチング工程と、前記第２の素子分離部に隣接させて前記第２のゲート酸化膜を形成する工程と、を含むものである。
【００１９】
本発明に係る半導体装置は、第１の厚さの第１のゲート酸化膜を有する第１のＣＭＯＳトランジスタと、前記第１の厚さより薄い第２の厚さの第２のゲート酸化膜を有する第２のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置であって、前記半導体基板上の予め定められた領域に形成された酸化膜と、前記酸化膜を分断する位置に配置されかつ内部が絶縁膜で充填された開口部を有する第１の素子分離部と、前記酸化膜の一部である第１のゲート酸化膜、または前記酸化膜に隣接する第１のゲート酸化膜と、前記第１の素子分離部の近傍であって前記第２のゲート酸化膜を分断する位置に配置されるとともに内部が絶縁膜で充填された開口部を有する第２の素子分離部と、を含み、前記第１の素子分離部の前記絶縁膜の高さが前記酸化膜の高さより高いものである。
【発明の効果】
【００２０】
本発明によれば、高電圧仕様のＣＭＯＳ素子の実効ゲート幅を狭くさせることなく、アクティブ領域の端部でのシニングの発生が抑制された高電圧仕様のＣＭＯＳ素子のゲート酸化膜を形成することが可能な半導体装置の製造方法および半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２】第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図３】比較例に係る半導体装置の製造方法を示す断面図である。
【図４】比較例に係る半導体装置の製造方法における問題点を説明する断面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照し、本発明を実施するための形態について詳細に説明する。
【００２３】
［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。本実施の形態に係る半導体装置の製造方法は、ＳＴＩ部によりＨＶ−ＣＭＯＳ素子領域とＬＶ−ＣＭＯＳ素子領域とを分離する構成を備えたＨＶ／ＬＶ−ＣＭＯＳ混載素子の製造方法である。本実施の形態に係る製造方法では、ＳＴＩ部の形成前にＨＶ−ＣＭＯＳ素子のゲート酸化膜を形成する。また、ＨＶ−ＣＭＯＳ素子のゲート酸化膜の膜厚は、ＬＶ−ＣＭＯＳ素子のゲート酸化膜の膜厚より厚く形成される。
【００２４】
まずＳｉの基板１０によるウエハを準備する。次に、基板１０の表面に酸化膜１４、ＳｉＮ膜１６を成膜し、公知の露光条件、エッチング条件を用いて、選択的にＨＶ−ＣＭＯＳ素子領域ＨＶのＨＶゲート酸化膜１２を形成する（図１（ａ）、ＨＶゲート酸化膜形成工程）。ここで、ＳｉＮ膜１６が本発明に係るマスクとして機能する「第１の窒化膜」である。なお、図１（ａ）には、主としてＨＶ−ＣＭＯＳ素子の領域となるＨＶ−ＣＭＯＳ素子領域を「ＨＶ」で、主としてＬＶ−ＣＭＯＳ素子の領域となるＬＶ−ＣＭＯＳ素子領域を「ＬＶ」で各々示している。
【００２５】
次に、ＬＶ−ＣＭＯＳ素子領域ＬＶ上のＳｉＮ膜１６を除去した後（図１（ｂ）、ＳｉＮ膜除去工程）、再度ＳｉＮ膜１８を成膜し、公知のエッチング条件を用いてトレンチ部２０、２２を形成する（図１（ｃ）、トレンチエッチング工程）。ここで、ＳｉＮ膜１８が本発明に係るマスクとして機能する「第２の窒化膜」である。
【００２６】
次に、トレンチ部２０、２２をＮＳＧで埋め込んだ後、ＣＭＰによりＳｉＮ膜１８の表面の位置までＮＳＧを削り、ＮＳＧ部２４、２６を形成する（図１（ｄ）、トレンチＣＭＰ工程）。
【００２７】
次に、公知のＳＴＩプロセスを用いて、フィールド領域を形成する（図１（ｅ）、トレンチエッチオフ工程）。ここで、フィールド領域とは、一般にトランジスタ等を形成するアクティブ領域以外の素子分離層をいい、本実施の形態ではＮＳＧ部２４の上部をさしている。本実施の形態に係るトレンチエッチオフ工程では、公知のエッチング条件によりＳｉＮ膜１８、酸化膜１４を除去するが、フィールド領域のＮＳＧ（酸化膜）がアクティブ領域のＨＶゲート酸化膜１２よりも高くなるように、すなわち、図１（ｅ）に示すように、フィールド領域のＮＳＧ（酸化膜）の高さがＨＶゲート酸化膜１２の高さよりも距離ｈだけ高くなるようにエッチング処理時間、例えばＨＦ（フッ酸）による処理時間を設定する。
【００２８】
次に、酸化処理を行い、ＬＶ−ＣＭＯＳ素子のＬＶゲート酸化膜２８を形成する（図１（ｆ）、ＬＶゲート酸化工程）。
【００２９】
次に、ウエハ上にポリシリコン膜を成膜し、公知の露光条件、エッチング条件を用いてＨＶ−ＣＭＯＳ素子のＨＶゲート電極３０、ＬＶ−ＣＭＯＳ素子のＬＶゲート電極３２を形成する（図１（ｇ）、ゲート電極形成工程）。
【００３０】
次に、ＨＶ−ＣＭＯＳ素子、ＬＶ−ＣＭＯＳ素子の各々のソース、ドレイン、および基板の電極を形成する（図示省略）。以上の工程を経て、ＨＶ／ＬＶ−ＣＭＯＳ混載素子としての本実施の形態に係る半導体装置が製造される。本実施の形態では、ＳＴＩ部４４、４６によってＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とが分離された構造となる。
【００３１】
本実施の形態に係る半導体装置の製造方法では、ＳＴＩ部によってＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とを分離する前にＨＶゲート酸化膜を形成するため、ＳＴＩ部の端部のゲート酸化膜は、ＨＶ−ＣＭＯＳ素子領域ＨＶ側のゲート酸化膜１２だけ厚く形成される。このことにより、比較例に係る半導体装置の製造方法のようにＬＶ−ＣＭＯＳ素子の実効的なゲート幅を変動させることがなくなるので、ＨＶ−ＣＭＯＳ素子のゲート酸化膜における耐圧不良の発生が抑制される。
【００３２】
［第２の実施の形態］
図２を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。本実施の形態では、ＳＴＩ部の形成前に、ＨＶ−ＣＭＯＳ素子領域のアクティブ領域端部の酸化膜を形成する。
【００３３】
まずＳｉの基板１０によるウエハを準備する。次に、基板１０の表面に酸化膜１４、ＳｉＮ膜１６を成膜し、公知の露光条件、エッチング条件を用いて、選択的にＨＶ−ＣＭＯＳ素子のアクティブ領域の端部となる位置に酸化膜３４を形成する（図２（ａ）、トレンチエッジ酸化工程）。ここで、ＳｉＮ膜１６が本発明に係るマスクとして機能する「第１の窒化膜」である。なお、図２（ａ）には、主としてＨＶ−ＣＭＯＳ素子の領域となるＨＶ−ＣＭＯＳ素子領域を「ＨＶ」で、主としてＬＶ−ＣＭＯＳ素子の領域となるＬＶ−ＣＭＯＳ素子領域を「ＬＶ」で各々示している。
【００３４】
次に、基板１０の表面のＳｉＮ膜１６を除去した後（図２（ｂ）、ＳｉＮ膜除去工程）、再びＳｉＮ膜１８を成膜し、公知のエッチング条件によりトレンチ部２０、２２を形成する（図２（ｃ）、トレンチエッチング工程）。ここで、ＳｉＮ膜１８が本発明に係るマスクとして機能する「第２の窒化膜」である。
【００３５】
次に、トレンチ部２０、２２をＮＳＧで埋め込んだ後、ＣＭＰによりＳｉＮ膜１８の表面の位置までＮＳＧを削り、ＮＳＧ部２４、２６を形成する（図２（ｄ）、トレンチＣＭＰ工程）。
【００３６】
次に、公知のＳＴＩプロセスを用いて、フィールド領域を形成する（図２（ｅ）、トレンチエッチオフ工程）。ここで、上述したように、本実施の形態に係る「フィールド領域」とは、ＮＳＧ部２４の上部をいう。本実施の形態に係るトレンチエッチオフ工程では、公知のエッチング条件によりＳｉＮ膜１８、酸化膜１４を除去するが、フィールド領域のＮＳＧ（酸化膜）がアクティブ領域の酸化膜３４よりも高くなるように、すなわち、図２（ｅ）に示すように、フィールド領域のＮＳＧ（酸化膜）の高さが酸化膜３４の高さよりも距離ｈだけ高くなるようにエッチング処理時間、例えばＨＦ（フッ酸）による処理時間を設定する。
【００３７】
次に酸化処理を行い、ＨＶ−ＣＭＯＳ素子のＨＶゲート酸化膜３６を形成する（図２（ｆ）、ＨＶゲート酸化工程）。
【００３８】
次に、公知の露光条件、エッチング条件を用いてＬＶ−ＣＭＯＳ素子領域のＨＶゲート酸化膜３６を除去する（図２（ｇ）、ゲート酸化膜エッチング工程）。
【００３９】
次に、酸化処理を行い、ＬＶ−ＣＭＯＳ素子のＬＶゲート酸化膜３８を形成する（図２（ｈ）、ＬＶゲート酸化工程）。
【００４０】
次に、ウエハ上にポリシリコン膜を成膜し、公知の露光条件、エッチング条件を用いてＨＶ−ＣＭＯＳ素子のＨＶゲート電極４０、ＬＶ−ＣＭＯＳ素子のＬＶゲート電極４２を形成する（図２（ｉ）、ゲート電極形成工程）。
【００４１】
次に、ＨＶ−ＣＭＯＳ素子、ＬＶ−ＣＭＯＳ素子の各々のソース、ドレイン、基板の電極を形成する（図示省略）。以上の工程を経て、ＨＶ／ＬＶ−ＣＭＯＳ混載素子としての本実施の形態に係る半導体装置が製造される。本実施の形態では、ＳＴＩ部４４、４６によってＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とが分離された構造となる。
【００４２】
本実施の形態に係る半導体装置の製造方法では、ＳＴＩ部によってＨＶ−ＣＭＯＳ素子とＬＶ−ＣＭＯＳ素子とを分離する前にＨＶ−ＣＭＯＳ素子のアクティブ領域の端部に酸化膜３４を形成するため、ＳＴＩ部の端部におけるゲート酸化膜は、ＨＶ−ＣＭＯＳ素子領域ＨＶ側のみ酸化膜３４の膜厚分厚く形成される。このことにより、比較例に係る半導体装置の製造方法のようにＬＶ−ＣＭＯＳ素子の実効的なゲート幅を変動させることを抑制しつつ、ＨＶ−ＣＭＯＳ素子のゲート酸化膜における耐圧不良の発生が抑制される。
【符号の説明】
【００４３】
１０    基板
１２    ＨＶゲート酸化膜
１４    酸化膜
１６、１８  ＳｉＮ膜
２０、２２  トレンチ部
２４、２６  ＮＳＧ部
２８    ＬＶゲート酸化膜
３０    ＨＶゲート電極
３２    ＬＶゲート電極
３４    酸化膜
３６    ＨＶゲート酸化膜
３８    ＬＶゲート酸化膜
４０    ＨＶゲート電極
４２    ＬＶゲート電極
４４、４６  ＳＴＩ部
５０    基板
５４    酸化膜
５６    ＳｉＮ膜
６０、６２  トレンチ部
６４、６６  ＮＳＧ部
７０    ＳｉＮ膜
７２、７４  ゲート酸化膜
７６、７８  ゲート電極
８０、８２  バーズビーク
９０、９２  ＳＴＩ部
ＨＶ    ＨＶ−ＣＭＯＳ素子領域
ＬＶ    ＬＶ−ＣＭＯＳ素子領域
【図１】
2018207062.tif 000003
【図２】
2018207062.tif 000004
【図３】
2018207062.tif 000005
【図４】
2018207062.tif 000006