(57)【要約】【課題】半導体装置の性能向上を図る。【解決手段】分離領域に形成されているｐチャネル型トランジスタＰＱは、電流経路として機能し、かつ、エピタキシャル層ＥＰＩ内に形成され、かつ、ｐ型半導体層であるリサーフ層ＲＳＦと、平面視においてリサーフ層ＲＳＦと重なり、かつ、リサーフ層ＲＳＦの下方に形成され、かつ、半導体基板１Ｓとエピタキシャル層ＥＰＩとに挟まれ、かつ、ｎ型半導体層である埋め込み層ＢＤＦ２とを有する。【選択図】図１２
2018018977.tif 000002
【特許請求の範囲】
【請求項１】
基準電位に対して第１電位で動作する低電圧回路が形成された第１回路領域と、
前記基準電位に対して前記第１電位よりも高い電位で動作する高電圧回路が形成された第２回路領域と、
前記第１回路領域から前記第２回路領域を分離する分離領域と、
を有する半導体チップを備え、
前記分離領域には、前記高電圧回路から前記低電圧回路への信号伝達機能を有するレベルシフト用第１トランジスタが形成されている、半導体装置であって、
前記第１回路領域と前記第２回路領域と前記分離領域とには、
半導体基板と、
前記半導体基板上に形成され、かつ、第１導電型であるエピタキシャル層と、
が形成され、
前記分離領域に形成されている前記レベルシフト用第１トランジスタは、
電流経路として機能し、かつ、前記エピタキシャル層内に形成され、かつ、前記第１導電型とは反対の第２導電型であるリサーフ層と、
平面視において前記リサーフ層と重なり、かつ、前記リサーフ層の下方に形成され、かつ、前記半導体基板と前記エピタキシャル層とに挟まれ、かつ、前記第１導電型である埋め込み層と、
を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記リサーフ層は、前記埋め込み層を内包する、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
平面視において、前記リサーフ層は、前記埋め込み層に内包される、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記埋め込み層の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記レベルシフト用第１トランジスタは、
前記リサーフ層の表面に形成された電界緩和部と、
前記リサーフ層と離間して設けられた第１ソース領域と、
前記リサーフ層に内包するように設けられた第１ドレイン領域と、
前記リサーフ層と前記第１ソース領域に挟まれる第１チャネル形成領域と、
前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を有し、
前記リサーフ層は、前記第１ソース領域と前記第１ドレイン領域の間に設けられている、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記電界緩和部は、
前記リサーフ層の表面の一部に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成されたフィールドプレートと、
を含む、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記分離領域には、前記低電圧回路から前記高電圧回路への信号伝達機能を有し、かつ、前記エピタキシャル層を電流経路とするレベルシフト用第２トランジスタが形成され、
前記リサーフ層と前記埋め込み層は、前記レベルシフト用第１トランジスタにのみ形成された層である、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記レベルシフト用第２トランジスタは、
前記エピタキシャル層の表面に形成された電界緩和部と、
前記電界緩和部と離間して設けられた第２ソース領域と、
前記電界緩和部と離間して設けられた第２ドレイン領域と、
前記電界緩和部と前記第２ソース領域に挟まれる第２チャネル形成領域と、
前記第２チャネル形成領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を有する、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記分離領域には、第３ゲート電極を有する整流素子が形成され、
前記整流素子は、前記第３ゲート電極に印加するゲート電圧に基づいて、前記エピタキシャル層内に形成される空乏層の延びを制御することによって、前記整流素子のオン動作とオフ動作とを切り換える、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記半導体装置は、インバータの構成要素である、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記インバータは、
ハイサイド用パワートランジスタと、
ローサイド用パワートランジスタと、
を含み、
前記高電圧回路は、前記ハイサイド用パワートランジスタを制御可能に構成され、
前記低電圧回路は、前記ローサイド用パワートランジスタを制御可能に構成されている、半導体装置。
【請求項１２】
ｐチャネル型トランジスタを含む半導体装置の製造方法であって、
（ａ）半導体基板のｐチャネル型トランジスタ形成領域にｐ型不純物を導入する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板のｐチャネル型トランジスタ形成領域に、ｎ型エピタキシャル層を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板に対して、熱処理を施すことにより、前記ｐ型不純物を拡散させて、前記半導体基板と前記ｎ型エピタキシャル層とに挟まれたｎ型埋め込み層を形成する工程、
（ｄ）前記（ｃ）工程の後、前記ｎ型エピタキシャル層の表面であって、平面視において前記ｎ型埋め込み層と重なる位置に、ｐ型リサーフ層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記ｎ型埋め込み層の不純物濃度は、前記ｎ型エピタキシャル層の不純物濃度よりも高い、半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記半導体基板は、さらに、ｎチャネル型トランジスタ形成領域を有し、
前記（ｂ）工程では、前記半導体基板の前記ｎチャネル型トランジスタ形成領域にも、前記ｎ型エピタキシャル層を形成し、
前記（ｃ）工程では、前記ｎチャネル型トランジスタ形成領域に、前記ｎ型埋め込み層を形成せず、
前記（ｄ）工程では、前記ｎチャネル型トランジスタ形成領域に、前記ｐ型リサーフ層を形成しない、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記半導体基板は、
基準電位に対して第１電位で動作する低電圧回路が形成された第１回路領域と、
前記基準電位に対して前記第１電位よりも高い電位で動作する高電圧回路が形成された第２回路領域と、
前記第１回路領域から前記第２回路領域を分離する分離領域と、
を有し、
前記ｐチャネル型トランジスタ形成領域および前記ｎチャネル型トランジスタ形成領域は、前記分離領域に存在する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、基準電位に対して第１電位で動作する低電圧回路と、基準電位に対して第１電位と同等かそれよりも高い電位で動作する高電圧回路とを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００５−１２３５１２号公報（特許文献１）には、低電位基準回路と高電位基準回路とを混載した半導体装置において、低電位基準回路から高電位基準回路を分離する分離領域にレベルシフト用トランジスタを設ける技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１２３５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、基準電位に対して第１電位で動作する低電圧回路と、基準電位に対して第１電位と同等かそれよりも高い電位で動作する高電圧回路とを形成し、かつ、低電圧回路から高電圧回路を分離する分離領域を備える半導体チップが存在する。このような半導体チップを搭載した半導体装置は、例えば、パワー回路を制御する制御回路（プリドライバ）として機能させることができる。つまり、上述した半導体装置は、パワー回路の上アームを構成するハイサイド用パワートランジスタと、パワー回路の下アームを構成するローサイド用パワートランジスタとを制御するために使用することができる。
【０００５】
具体的には、高電圧回路によって、ハイサイド用パワートランジスタのスイッチング（オン／オフ）を制御し、かつ、低電圧回路によって、ローサイド用パワートランジスタのスイッチング（オン／オフ）を制御することができる。
【０００６】
ここで、高電圧回路は、低電圧回路と動作電圧が大きく異なるため、低電圧回路から分離領域によって分離されている。ただし、ハイサイド用パワートランジスタの過電流検知信号や温度検出信号を高電圧回路から低電圧回路へ信号伝達するために、分離領域には、高電圧回路から低電圧回路への信号伝達機能を有するレベルシフト用トランジスタが形成することが望まれる場合がある。
【０００７】
本発明者は、このレベルシフト用トランジスタについての性能向上を図る観点から検討を行なった結果、耐圧を確保しながらオン抵抗を低減するためには、改善の余地が存在することを新たに見出した。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態における半導体装置は、電流経路として機能し、かつ、エピタキシャル層内に形成され、かつ、第１導電型とは反対の第２導電型であるリサーフ層と、平面視においてリサーフ層と重なり、かつ、リサーフ層の下方に形成され、かつ、半導体基板とエピタキシャル層とに挟まれ、かつ、第１導電型である埋め込み層とを有する。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態における半導体チップの模式的な平面構成を示す図である。
【図２】実施の形態における半導体チップの回路ブロック構成を示す図である。
【図３】レベルシフト回路に含まれるレベルアップシフタの構成例を説明する模式図である。
【図４】レベルシフト回路に含まれるレベルダウンシフタの構成例を説明する模式図である。
【図５】分離領域の一部にｐチャネル型トランジスタ形成領域を設け、このｐチャネル型トランジスタ形成領域にレベルダウンシフタとして機能するｐチャネル型トランジスタを形成する半導体チップの平面レイアウト構成を示す図である。
【図６】ｐチャネル型トランジスタ形成領域に形成されているｐチャネル型トランジスタのデバイス構造を模式的に示す断面図である。
【図７】分離領域にｐチャネル型トランジスタ形成領域だけでなく、ｎチャネル型トランジスタ形成領域も設ける半導体チップの平面構成を示す図である。
【図８】ｎチャネル型トランジスタ形成領域に形成されているｎチャネル型トランジスタのデバイス構造を模式的に示す断面図である。
【図９】実施の形態における半導体チップの平面レイアウト構成を示す図である。
【図１０】半導体チップにおいて、分離領域に形成されているｎチャネル型トランジスタとｐチャネル型トランジスタと整流素子との模式的な平面レイアウト構成を示す図である。
【図１１】図１０のＡ−Ａ線で切断した断面図である。
【図１２】図１０のＢ−Ｂ線で切断した断面図である。
【図１３】図１０のＣ−Ｃ線で切断した断面図である。
【図１４】実施の形態における効果を説明する図である。
【図１５】変形例１におけるｐチャネル型トランジスタのデバイス構造を示す断面図である。
【図１６】変形例２におけるｐチャネル型トランジスタのデバイス構造を示す断面図である。
【図１７】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図１７（ａ）に続く半導体装置の製造工程を示す断面図である。
【図１８】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図１８（ａ）に続く半導体装置の製造工程を示す断面図である。
【図１９】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図１９（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２０】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図２０（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２１】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図２１（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２２】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図２２（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２３】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図２３（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２４】（ａ）は、実施の形態における半導体装置の製造工程を示す断面図であり、（ｂ）は、図２４（ａ）に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４（ｂ）に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
＜半導体チップの模式的な平面構成＞
図１は、本実施の形態における半導体チップＣＨＰの模式的な平面構成を示す図である。図１において、本実施の形態における半導体チップＣＨＰは、矩形形状の平面形状を有している。そして、図１に示すように、半導体チップＣＨＰには、低電圧回路領域ＬＣＲと、高電圧回路領域ＨＣＲと、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲを分離する分離領域ＩＣＲとが形成されている。すなわち、本実施の形態における半導体チップＣＨＰは、基準電位（ＧＮＤ電位）に対して第１電位で動作する低電圧回路が形成された低電圧回路領域ＬＣＲと、基準電位に対して第１電位と同等かそれよりも高い電位で動作する高電圧回路が形成された高電圧回路領域ＨＣＲと、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲを分離する分離領域ＩＣＲとを有している。
【００１８】
このように構成されている半導体チップＣＨＰを備える半導体装置は、例えは、インバータの構成要素となる。具体的に、半導体チップＣＨＰを備える半導体装置は、モータなどの負荷を駆動するインバータのパワー回路を制御する制御回路（プリドライバ）して使用することができる。なぜなら、パワー回路は、上アームを構成するハイサイド用パワートランジスタと、下アームを構成するローサイド用パワートランジスタとを有しているからである。すなわち、ローサイド用パワートランジスタのスイッチング動作は、基準電位に対して第１電位で動作する低電圧回路で制御することが可能である一方、ハイサイド用パワートランジスタのスイッチング動作は、基準電位に対して第１電位よりも高い電位で動作する高電圧回路で制御することが必要となるからである。
【００１９】
このようにして、低電圧回路と高電圧回路とを1つの半導体チップに形成する場合、低電圧回路の動作電圧と、高電圧回路の動作電圧とが大きく異なることから、低電圧回路が形成された低電圧回路領域ＬＣＲから、高電圧回路が形成された高電圧回路領域ＨＣＲを分離するために、分離領域ＩＣＲを設ける必要がある。
【００２０】
以上のことから、本実施の形態における半導体チップは、低電圧回路領域ＬＣＲと、高電圧回路領域ＨＣＲと、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲを分離する分離領域ＩＣＲとを有していることになる。
【００２１】
＜半導体チップの回路ブロック構成＞
次に、本実施の形態における半導体チップＣＨＰの回路ブロック構成について説明する。図２は、本実施の形態における半導体チップＣＨＰの回路ブロック構成を示す図である。図２では、負荷であるモータＭに入力する電力を制御するパワー回路ＰＣのスイッチング動作を制御するために、本実施の形態における半導体チップＣＨＰに形成された制御回路を使用する構成例が示されている。
【００２２】
まず、パワー回路ＰＣは、高電位が供給される端子ＨＶとグランド電位（基準電位）との間に、互いに直列接続されたハイサイド用パワートランジスタＨＱとローサイド用パワートランジスタＬＱとを有している。このとき、ハイサイド用パワートランジスタＨＱとローサイド用パワートランジスタＬＱとの接続ノードにモータＭが接続されている。
【００２３】
ここで、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
【００２４】
次に、本実施の形態における半導体チップＣＨＰには、パワー回路ＰＣを構成するハイサイド用パワートランジスタＨＱとローサイド用パワートランジスタＬＱのそれぞれのスイッチング動作を制御する制御回路が形成されている。
【００２５】
具体的に、本実施の形態における半導体チップＣＨＰは、入力信号処理回路ＬＧＣと、ゲート制御回路ＧＣと、レベルシフト回路ＬＳＣと、ハイサイド駆動回路ＨＤＣと、ローサイド駆動回路ＬＤＣと、整流素子ＨＲＤとを備えている。
【００２６】
入力信号処理回路ＬＧＣは、ロジック回路から構成されており、例えば、端子ＨＩＮおよび端子ＬＩＮから入力される信号に基づいて、モータＭを制御するための制御信号を生成するように構成されている。この制御信号には、ローサイド駆動回路ＬＤＣを制御する信号と、ハイサイド駆動回路ＨＤＣを制御する信号とが含まれている。なお、入力信号処理回路ＬＧＣは、低電位が供給される端子ＬＶとも電気的に接続されている。
【００２７】
続いて、ローサイド駆動回路ＬＤＣは、入力信号処理回路ＬＧＣと電気的に接続されており、入力信号処理回路ＬＧＣから入力した信号に基づいて、パワー回路ＰＣの一部を構成するローサイド用パワートランジスタＬＱのスイッチング（オン／オフ）を制御するように構成されている。具体的に、ローサイド駆動回路ＬＤＣでは、基準電位（ＧＮＤ電位）に対してしきい値電圧以上の電圧信号を生成するように構成されており、この電圧信号をパワー回路ＰＣのローサイド用パワートランジスタＬＱのゲート電極に印加することにより、ローサイド用パワートランジスタＬＱをオンするように構成されている。一方、ローサイド駆動回路ＬＤＣは、しきい値電圧よりも小さな電圧信号も生成できるように構成されており、この電圧信号をパワー回路ＰＣのローサイド用パワートランジスタＬＱのゲート電極に印加することにより、ローサイド用パワートランジスタＬＱをオフするように構成されている。なお、入力信号処理回路ＬＧＣの動作電圧とローサイド駆動回路ＬＤＣの動作電圧とは、ほぼ同程度であるため、入力信号処理回路ＬＧＣとローサイド駆動回路ＬＤＣとは、互いに直接電気的に接続されている。
【００２８】
次に、ハイサイド駆動回路ＨＤＣは、レベルシフト回路ＬＳＣを介して、入力信号処理回路ＬＧＣと電気的に接続されており、入力信号処理回路ＬＧＣから入力した信号に基づいて、パワー回路ＰＣの一部を構成するハイサイド用パワートランジスタＨＱのスイッチング（オン／オフ）を制御するように構成されている。具体的に、ハイサイド駆動回路ＨＤＣでは、基準電位（ＧＮＤ電位）に対してハイサイド用パワートランジスタＨＱのしきい値電圧以上の電圧信号を生成するように構成されており、この電圧信号をパワー回路ＰＣのハイサイド用パワートランジスタＨＱのゲート電極に印加することにより、ハイサイド用パワートランジスタＨＱをオンするように構成されている。一方、ハイサイド駆動回路ＨＤＣは、しきい値電圧よりも小さな電圧信号も生成できるように構成されており、この電圧信号をパワー回路ＰＣのハイサイド用パワートランジスタＨＱのゲート電極に印加することにより、ハイサイド用パワートランジスタＨＱをオフするように構成されている。
【００２９】
ここで、ハイサイド駆動回路ＨＤＣにおいては、基準電位（ＧＮＤ電位）に対して第１電位よりも高い第２電位となるしきい値電圧以上の電圧信号を生成する必要性があることについて説明する。図２に示すように、ハイサイド駆動回路ＨＤＣは、端子ＶＳと電気的に接続されており、この端子ＶＳは、パワー回路ＰＣのハイサイド用パワートランジスタＨＱとローサイド用パワートランジスタＬＱとの間の接続ノードと電気的に接続されている。このとき、図２において、例えば、パワー回路ＰＣのローサイド用パワートランジスタＬＱをオンさせるための信号は、例えば、基準電位（ＧＮＤ電位）に対して第１電位の電圧信号となる。これに対し、パワー回路ＰＣのハイサイド用パワートランジスタＨＱをオンさせるための信号は、例えば、基準電位（ＧＮＤ電位）に対して第１電位の電圧信号とはならない。なぜなら、図２に示すように、パワー回路ＰＣのハイサイド用パワートランジスタＨＱをオンさせるための信号は、基準電位（ＧＮＤ電位）に対して第１電位となる信号ではなく、端子ＶＳに供給される電位に対して第１電位となる信号である必要があるからである。すなわち、端子ＶＳに供給される電位は、ローサイド用パワートランジスタＬＱがオンするときは、基準電位（ＧＮＤ電位）と同電位となる一方、ハイサイド用パワートランジスタＨＱがオンするときは、端子ＨＶに印加される高電位とほぼ同電位となるからである。したがって、ハイサイド用パワートランジスタＨＱをオンさせるために必要な信号は、高電位に対して第１電位の電圧信号である必要があるのである。言い換えれば、ハイサイド用パワートランジスタＨＱをオンさせるために必要な信号は、基準電位（ＧＮＤ電位）に対して第１電位よりも高い第２電位の電圧信号である必要がある。
【００３０】
このことから、ハイサイド駆動回路ＨＤＣの動作電圧は、ローサイド駆動回路ＬＤＣの動作電圧よりも高くなるのである。したがって、入力信号処理回路ＬＧＣの動作電圧とハイサイド駆動回路ＨＤＣの動作電圧とも、大きく異なることになる結果、入力信号処理回路ＬＧＣとハイサイド駆動回路ＨＤＣとは、レベルシフト回路ＬＳＣを介して電気的に接続されている。
【００３１】
続いて、レベルシフト回路ＬＳＣは、互いに動作電圧の異なる入力信号処理回路ＬＧＣとハイサイド駆動回路ＨＤＣとの間の信号伝達を可能とするために設けられている回路である。例えば、入力信号処理回路ＬＧＣからハイサイド駆動回路ＨＤＣへの信号伝達を可能とするためには、レベルアップシフタが必要とされる一方、ハイサイド駆動回路ＨＤＣから入力信号処理回路ＬＧＣへの信号伝達を可能とするためには、レベルダウンシフタが必要とされる。したがって、レベルシフト回路ＬＳＣには、例えば、レベルアップシフタやレベルダウンシフタから構成されることになる。
【００３２】
次に、図２に示すように、低電位が供給される端子ＬＶと、端子ＶＢとは、ゲート電極を備える整流素子ＨＲＤによって電気的に接続されており、端子ＶＢと端子ＶＳとの間には、外付けのブートストラップコンデンサＢＳＣが電気的に接続されている。そして、整流素子ＨＲＤのゲート電極は、ゲート制御回路ＧＣと接続されている。
【００３３】
このゲート制御回路ＧＣは、端子ＬＩＮと端子ＬＶと電気的に接続されており、整流素子ＨＲＤのゲート電極に印加する信号を制御することにより、整流素子ＨＲＤの整流機能を実現するように構成されている。
【００３４】
以上のようにして、本実施の形態における半導体チップＣＨＰの回路ブロック構成が実現されている。このとき、図１と図２との対応関係を考えると、図１に示す低電圧回路領域ＬＣＲには、図２に示す入力信号処理回路ＬＧＣとローサイド駆動回路ＬＤＣとゲート制御回路ＧＣとが形成されており、図１に示す高電圧回路領域ＨＣＲには、図２に示すハイサイド駆動回路ＨＤＣが形成されている。一方、分離領域ＩＣＲには、レベルシフト回路ＬＳＣと整流素子ＨＲＤとが形成されている。
【００３５】
＜半導体チップの回路動作＞
続いて、本実施の形態における半導体チップＣＨＰに形成されている制御回路によるパワー回路ＰＣの制御動作について、図２を参照しながら説明する。
【００３６】
まず、外付けのブートストラップコンデンサＢＳＣに電荷が蓄積されていない場合において、端子ＨＩＮに「Ｌレベル」の信号を入力し、かつ、端子ＬＩＮに「Ｈレベル」の信号を入力する。ここで、端子ＨＩＮに「Ｌレベル」の信号が入力された場合、入力信号処理回路ＬＧＣとレベルシフト回路ＬＳＣとハイサイド駆動回路ＨＤＣとを介した制御によって、パワー回路ＰＣのハイサイド用パワートランジスタＨＱはオフする。一方、端子ＬＩＮに「Ｈレベル」の信号が入力された場合、入力信号処理回路ＬＧＣとローサイド駆動回路ＬＤＣとを介した制御によって、パワー回路ＰＣのローサイド用パワートランジスタＬＱはオンする。この場合、端子ＶＳの電位は、基準電位（ＧＮＤ電位）とほぼ同電位となって、端子ＬＶから入力する低電位よりも低くなる。この結果、ゲート制御回路ＧＣによる制御によって、整流素子ＨＲＤをオンすると、低電位が供給される端子ＬＶから端子ＶＳに向かって電流が流れることになり、ブートストラップコンデンサＢＳＣに電荷が蓄積される（充電される）。
【００３７】
次に、外付けのブートストラップコンデンサＢＳＣに電荷が蓄積されている場合において、端子ＨＩＮに「Ｈレベル」の信号を入力し、かつ、端子ＬＩＮに「Ｌレベル」の信号を入力する。この場合、ブートストラップコンデンサＢＳＣの放電電流によって、パワー回路ＰＣのハイサイド用パワートランジスタＨＱはオンする一方、パワー回路ＰＣのローサイド用パワートランジスタＬＱはオフする。これにより、端子ＶＳの電位は、端子ＨＶに供給される高電位とほぼ同電位となる。
【００３８】
このようにして、パワー回路ＰＣのハイサイド用パワートランジスタＨＱのオン／オフ動作と、パワー回路ＰＣのローサイド用パワートランジスタＬＱのオン／オフ動作とを交互に繰り返すことにより、端子ＶＳの電位は、基準電位（ＧＮＤ電位）から高電位の間で変動することになる。そして、このことは、端子ＶＳと電気的に接続されているモータＭに供給される出力電力が変動することを意味し、これによって、モータＭを制御できることになる。以上のようにして、本実施の形態における半導体チップＣＨＰに形成されている制御回路によれば、パワー回路ＰＣのスイッチングを制御することを通じて、負荷であるモータＭを制御できることがわかる。
【００３９】
＜レベルアップシフタの構成＞
続いて、図３は、レベルシフト回路ＬＳＣに含まれるレベルアップシフタの構成例を説明する模式図である。図３において、低電圧回路領域ＬＣＲと高電圧回路領域ＨＣＲとに挟まれる位置に分離領域ＩＣＲが形成されており、この分離領域ＩＣＲにレベルアップシフタとして機能するｎチャネル型トランジスタＮＱが形成されている。
【００４０】
このｎチャネル型トランジスタＮＱは、互いに隣接して配置されているゲート電極ＧＥ２とソース領域ＳＲ２とボディコンタクト領域ＢＣ２とを有し、かつ、ゲート電極ＧＥ２と離間して配置されているドレイン領域ＤＲ２を有する。
【００４１】
ここで、ｎチャネル型トランジスタＮＱのソース領域ＳＲ２とボディコンタクト領域ＢＣ２とは、グランドと接続されており、基準電位（ＧＮＤ電位、０Ｖ）が印加されている。一方、ｎチャネル型トランジスタＮＱのドレイン領域ＤＲ２は、抵抗素子Ｒを介して電位Ｖｂが供給されるように構成されている。この電位Ｖｂは、図２に示す端子ＶＢに印加される電位と同電位である。
【００４２】
そして、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲへ信号を伝達する際、図２に示す入力信号処理回路ＬＧＣから、ｎチャネル型トランジスタＮＱのゲート電極ＧＥ２に入力信号が入力される。この結果、ｎチャネル型トランジスタＮＱはオンし、ドレイン領域ＤＲ２からソース領域ＳＲ２に電流が流れる。これにより、電位Ｖｂから「電流×抵抗素子Ｒの抵抗値」で計算される電圧分だけプルダウンした電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、ｎチャネル型トランジスタＮＱによって、低電圧回路領域ＬＣＲに形成されている低電圧回路から入力された入力信号が出力電圧Ｖｏｕｔにレベルアップ変換されて、出力電圧Ｖｏｕｔとして高電圧回路領域ＨＣＲに伝達することになる。このようにして、分離領域ＩＣＲに形成されているｎチャネル型トランジスタＮＱによって、レベルアップシフタが実現される。
【００４３】
＜レベルダウンシフタの構成＞
次に、図４は、レベルシフト回路ＬＳＣに含まれるレベルダウンシフタの構成例を説明する模式図である。図４において、低電圧回路領域ＬＣＲと高電圧回路領域ＨＣＲとに挟まれる位置に分離領域ＩＣＲが形成されており、この分離領域ＩＣＲにレベルダウンシフタとして機能するｐチャネル型トランジスタＰＱが形成されている。
【００４４】
このｐチャネル型トランジスタＰＱは、互いに隣接して配置されているゲート電極ＧＥ１とソース領域ＳＲ１とボディコンタクト領域ＢＣ１とを有し、かつ、ゲート電極ＧＥ１と離間して配置されているドレイン領域ＤＲ１を有する。さらに、ｐチャネル型トランジスタＰＱは、ゲート電極ＧＥ１とドレイン領域ＤＲ１とに挟まれるリサーフ層ＲＳＦを有する。このリサーフ層ＲＳＦは、正孔が流れる電流経路として機能する。
【００４５】
ここで、ｐチャネル型トランジスタＰＱのソース領域ＳＲ１とボディコンタクト領域ＢＣ１とには、電位Ｖｂが供給されている。一方、ｐチャネル型トランジスタＰＱのドレイン領域ＤＲ１は、抵抗素子Ｒを介して、グランドと電気的に接続されている。
【００４６】
そして、高電圧回路領域ＨＣＲから低電圧回路領域ＬＣＲへ信号を伝達する際、ｐチャネル型トランジスタＰＱのゲート電極ＧＥ１に電位Ｖｂよりも小さな電位Ｖｓを印加する。この電位Ｖｓは、図２に示す端子ＶＳに印加される電位と同電位である。この結果、ｐチャネル型トランジスタＰＱはオンし、ソース領域ＳＲ１からドレイン領域ＤＲ１に電流が流れる。これにより、基準電位（ＧＮＤ電位）から「電流×抵抗素子Ｒの抵抗値」で計算される電圧分だけプルアップした電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、ｐチャネル型トランジスタＰＱによって、高電圧回路領域ＨＣＲに形成されている高電圧回路からｐチャネル型トランジスタＰＱのゲート電極ＧＥ１に入力された入力信号が出力電圧Ｖｏｕｔにレベルダウン変換されて、出力電圧Ｖｏｕｔとして低電圧回路領域ＬＣＲに伝達することになる。このようにして、分離領域ＩＣＲに形成されているｐチャネル型トランジスタＰＱによって、レベルダウンシフタが実現される。
【００４７】
＜改善の検討１＞
例えば、本発明者は、図１に示す半導体チップＣＨＰにおいて、高電圧回路領域ＨＣＲに形成されている高電圧回路から低電圧回路領域ＬＣＲに形成されている低電圧回路への信号伝達機能を有するレベルダウンシフタ（ｐチャネル型トランジスタ）を分離領域ＩＣＲに形成することについて検討している。
【００４８】
図５は、分離領域ＩＣＲの一部にｐチャネル型トランジスタ形成領域ＰＴＲを設け、このｐチャネル型トランジスタ形成領域ＰＴＲにレベルダウンシフタとして機能するｐチャネル型トランジスタを形成する半導体チップＣＨＰの平面レイアウト構成を示す図である。図５において、低電圧回路領域ＬＣＲには、基準電位（ＧＮＤ）と電源電位（ＶＣＣ、１５Ｖ）とが供給される。一方、高電圧回路領域ＨＣＲには、端子ＶＳに０〜６００Ｖの電位が供給されるとともに、端子ＶＢに端子ＶＳよりも高い電位（１５Ｖ）が供給される。これにより、低電圧回路領域ＬＣＲに形成されている低電圧回路が動作可能となるとともに、高電圧回路領域ＨＣＲに形成されている高電圧回路が動作可能となる。
【００４９】
例えば、半導体チップＣＨＰにおいては、低電圧回路領域ＬＣＲと分離領域ＩＣＲと高電圧回路領域ＨＣＲとにわたって、ｎ型半導体層であるエピタキシャル層が形成されている。このような半導体チップＣＨＰの分離領域ＩＣＲにｐチャネル型トランジスタを形成する場合、ｎ型半導体層であるエピタキシャル層は、ｐチャネル型トランジスタの電流経路とはならない。このため、エピタキシャル層の表面にｐ型半導体層からなるリサーフ層を形成することにより、このリサーフ層をｐチャネル型トランジスタの電流経路として使用することが考えられる。すなわち、図５に示すように、分離領域ＩＣＲのうちのｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを形成することが考えられる。
【００５０】
ただし、この構成の場合、本発明者の検討によると、以下に示す改善の余地が存在することが明らかとなったので、この点について説明する。
【００５１】
図６は、ｐチャネル型トランジスタ形成領域ＰＴＲに形成されているｐチャネル型トランジスタのデバイス構造を模式的に示す断面図である。図６において、低電圧回路領域ＬＣＲと高電圧回路領域ＨＣＲとに挟まれた分離領域ＩＣＲに存在するｐチャネル型トランジスタ形成領域ＰＴＲのデバイス構造について説明する。
【００５２】
図６に示すように、例えば、ボロン（ホウ素）などのｐ型不純物を導入した半導体基板１Ｓ上には、ｎ型半導体層であるエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩの表面にｐ型半導体層であるリサーフ層ＲＳＦが形成されている。このリサーフ層ＲＳＦの表面には、フィールド絶縁膜ＦＩが形成されており、このフィールド絶縁膜ＦＩ上にフィールドプレートＲＦＰが形成されている。さらに、リサーフ層ＲＳＦの表面には、フィールド絶縁膜ＦＩと離間して、ｐ型半導体領域であるドレイン領域ＤＲ１が設けられている。一方、エピタキシャル層ＥＰＩの表面のうち、リサーフ層ＲＳＦと隣り合う位置にｎ型ウェルＤＮＷが形成されており、このｎ型ウェルＤＮＷに内包されるようにｐ型半導体領域からなるソース領域ＳＲ１とｎ型半導体領域からなるボディコンタクト領域ＢＣ１とが形成されている。そして、ソース領域ＳＲ１とリサーフ層ＲＳＦとに挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ１が形成されている。さらに、このゲート絶縁膜ＧＯＸ１上にゲート電極ＧＥ１が形成されている。
【００５３】
このように構成されているｐチャネル型トランジスタにおいては、エピタキシャル層ＥＰＩの表面にリサーフ層ＲＳＦが形成されている結果、エピタキシャル層ＥＰＩとリサーフ層ＲＳＦとの境界領域にｐｎ接合が形成されることになり、このｐｎ接合から半導体基板１Ｓの厚さ方向に空乏層が延びることになる。このとき、ｐチャネル型トランジスタをオフしている際に延びる空乏層によって、半導体基板１Ｓとエピタキシャル層ＥＰＩとリサーフ層ＲＳＦとが完全に空乏化する状態でのポアソン方程式の境界値条件より耐圧を決定すると、自動的にエピタキシャル層ＥＰＩの空間電荷（ドナー濃度）の濃度が決定される。このエピタキシャル層ＥＰＩの不純物濃度は、リサーフ層ＲＳＦを形成しない場合のエピタキシャル層ＥＰＩの不純物濃度よりも高くなる。このことは、分離領域ＩＣＲのｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを形成する場合には、エピタキシャル層ＥＰＩの不純物濃度を高くする必要があることを意味する。そして、このエピタキシャル層ＥＰＩは、低電圧回路領域ＬＣＲと分離領域ＩＣＲと高電圧回路領域ＨＣＲとにわたって形成されていることから、エピタキシャル層ＥＰＩの不純物濃度の変更は、低電圧回路領域ＬＣＲや高電圧回路領域ＨＣＲに形成されているデバイスのデバイス特性にも影響を及ぼすことを意味する。この結果、分離領域ＩＣＲのｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを形成することによって、低電圧回路領域ＬＣＲや高電圧回路領域ＨＣＲに形成されているデバイスの設計変更が必要となることを意味し、これは、半導体チップＣＨＰの大幅な設計変更が生じることを意味する。
【００５４】
さらには、エピタキシャル層ＥＰＩの不純物濃度が高くなるということは、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとの間のｐｎ接合からリサーフ層ＲＳＦ側に延びる空乏層が大きくなることを意味する。そして、空乏層自体は、絶縁層として機能することから、ｐチャネル型トランジスタの電流経路として機能するリサーフ層ＲＳＦでの抵抗が大きくなることになる。この結果、ｐチャネル型トランジスタのオン抵抗が大きくなる。
【００５５】
以上のことから、レベルダウンシフタを分離領域ＩＣＲに形成する場合には、ただ単に、分離領域ＩＣＲのｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを有するｐチャネル型トランジスタを形成するだけでは、半導体チップＣＨＰ全体にわたる設計変更や、ｐチャネル型トランジスタ自体の性能低下を招くことにもなるという改善の余地が存在することがわかる。
【００５６】
＜改善の検討２＞
さらに、図７は、分離領域ＩＣＲにｐチャネル型トランジスタ形成領域ＰＴＲだけでなく、ｎチャネル型トランジスタ形成領域ＮＴＲも設ける半導体チップＣＨＰの平面構成を示す図である。すなわち、図７に示すように、ｎチャネル型トランジスタ形成領域ＮＴＲにｎチャネル型トランジスタを形成する場合、分離領域ＩＣＲ全体にわたってリサーフ層ＲＳＦを形成することが考えられる。なぜなら、ｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを有するｐチャネル型トランジスタを形成する場合、ｐチャネル型トランジスタの耐圧を確保するためには、エピタキシャル層の不純物濃度を大きくする必要がある。ただし、この場合、ｎチャネル型トランジスタ形成領域ＮＴＲに形成されるｎチャネル型トランジスタの耐圧を確保することが困難になる。このことから、ｎチャネル型トランジスタ形成領域ＮＴＲにも、リサーフ層ＲＳＦを形成することにより、ｎチャネル型トランジスタから延びる空乏層を変化させることにより、エピタキシャル層の不純物濃度を大きくしても、耐圧を確保できるようにする必要がある（ダブルリサーフ構造）。
【００５７】
図８は、ｎチャネル型トランジスタ形成領域ＮＴＲに形成されているｎチャネル型トランジスタのデバイス構造を模式的に示す断面図である。図８において、低電圧回路領域ＬＣＲと高電圧回路領域ＨＣＲとに挟まれた分離領域ＩＣＲに存在するｎチャネル型トランジスタ形成領域ＮＴＲのデバイス構造について説明する。
【００５８】
図８に示すように、例えば、ボロン（ホウ素）などのｐ型不純物を導入した半導体基板１Ｓ上には、ｎ型半導体層であるエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩの表面にｐ型半導体層であるリサーフ層ＲＳＦが形成されている。このリサーフ層ＲＳＦの表面には、フィールド絶縁膜ＦＩが形成されており、このフィールド絶縁膜ＦＩ上にフィールドプレートＲＦＰが形成されている。さらに、リサーフ層ＲＳＦの表面には、フィールド絶縁膜ＦＩと離間して、ｐ型半導体領域であるドレイン領域ＤＲ２が設けられている。一方、エピタキシャル層ＥＰＩの表面のうち、リサーフ層ＲＳＦと離間する位置にｐ型ウェルＤＰＷが形成されており、このｐ型ウェルＤＰＷに内包されるようにｎ型半導体領域からなるソース領域ＳＲ２とｐ型半導体領域からなるボディコンタクト領域ＢＣ２とが形成されている。そして、ソース領域ＳＲ２とエピタキシャル層ＥＰＩとに挟まれたｐ型ウェルＤＰＷ内の領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ２が形成されている。さらに、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥ２が形成されている。
【００５９】
このように構成されているｎチャネル型トランジスタにおいては、エピタキシャル層ＥＰＩの不純物濃度を大きくしても耐圧を確保できることについて定性的に説明する。例えば、図８において、リサーフ層ＲＳＦを形成しない場合、ｎチャネル型トランジスタをオフした際、ｎ型半導体領域であるドレイン領域ＤＲ２の正電位が印加され、同電位であるソース領域ＳＲ２およびｐ型ウェルＤＰＷにグランド電位が印加される。このことから、ｐ型ウェルＤＰＷとドレイン領域ＤＲ２との間に逆バイアスが印加されることになる結果、ｐ型ウェルＤＰＷとドレイン領域ＤＲ２で挟まれたエピタキシャル層ＥＰＩの横方向に空乏層が延びる。このとき、エピタキシャル層ＥＰＩが完全に空乏化する状態までのｐ型ウェルＤＰＷとドレイン領域ＤＲ２との間の距離（横方向の距離）が比較的長くなる。このことは、ポアソンの方程式において、ソース領域ＳＲ２とドレイン領域ＤＲ２との間の耐圧を境界値条件として設定する場合、定性的に電位（φ）は、空間電荷密度（ρ）×（距離）２となることから、距離が大きくなると、空間電荷密度は小さくなる。つまり、リサーフ層ＲＳＦを設けない場合においては、ソース領域ＳＲ２とドレイン領域ＤＲ２との間の耐圧を確保するためには、エピタキシャル層ＥＰＩの不純物濃度を小さくする必要がある。
【００６０】
これに対し、図８に示すように、リサーフ層ＲＳＦを設ける場合、リサーフ層ＲＳＦを設けない場合の横方向への空乏層の延びが、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとの間のｐｎ接合から半導体基板１Ｓの厚さ方向（縦方向）への空乏層の延びへと変化する。そして、この場合、耐圧の境界値条件に対して、距離が短くなることから、空間電荷密度が大きくなる。すなわち、ｎチャネル型トランジスタにおいても、リサーフ層ＲＳＦを設けることにより、エピタキシャル層ＥＰＩの不純物濃度を大きくしても耐圧を確保することができるのである。したがって、図７に示すように、半導体チップＣＨＰの分離領域ＩＣＲにｎチャネル型トランジスタとｐチャネル型トランジスタとを形成する場合、分離領域ＩＣＲ全体にわたってリサーフ層ＲＳＦを形成することにより、ｎチャネル型トランジスタとｐチャネル型トランジスタとの両方において、耐圧を確保することができる。
【００６１】
ただし、本発明者が検討したところ、図７に示すように、分離領域ＩＣＲ全体にわたってリサーフ層ＲＳＦを形成する構成では、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方でオン抵抗を低減することが困難になることを新たに見出した。すなわち、例えば、図６に示すｐチャネル型トランジスタでは、リサーフ層ＲＳＦが電流経路として機能することから、リサーフ層ＲＳＦの不純物濃度を大きくすることによって、オン抵抗を低減することができる。一方で、リサーフ層ＲＳＦの不純物濃度を大きくするということは、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとのｐｎ接合からエピタキシャル層ＥＰＩ側に延びる空乏層の幅が大きくなることを意味する。この点に関し、図８に示すように、ｎチャネル型トランジスタにおいては、エピタキシャル層ＥＰＩが電流経路として機能することから、エピタキシャル層ＥＰＩに延びる空乏層の幅が大きくなるということは、空乏層が絶縁領域として機能することを考慮すると、ｎチャネル型トランジスタのオン抵抗が大きくなることを意味する。つまり、リサーフ層ＲＳＦの不純物濃度に関して、ｐチャネル型トランジスタのオン抵抗を低減することと、ｎチャネル型トランジスタのオン抵抗を低減することとは、互いにトレードオフの関係があることになる。
【００６２】
同様に、例えば、図８に示すｎチャネル型トランジスタでは、エピタキシャル層ＥＰＩが電流経路として機能することから、エピタキシャル層ＥＰＩの不純物濃度を大きくすることによって、オン抵抗を低減することができる。一方で、エピタキシャル層ＥＰＩの不純物濃度を大きくするということは、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとのｐｎ接合からリサーフ層ＲＳＦ側に延びる空乏層の幅が大きくなることを意味する。この点に関し、図６に示すように、ｐチャネル型トランジスタにおいては、リサーフ層ＲＳＦが電流経路として機能することから、リサーフ層ＲＳＦに延びる空乏層の幅が大きくなるということは、空乏層が絶縁領域として機能することを考慮すると、ｐチャネル型トランジスタのオン抵抗が大きくなることを意味する。つまり、エピタキシャル層ＥＰＩの不純物濃度に関して、ｎチャネル型トランジスタのオン抵抗を低減することと、ｐチャネル型トランジスタのオン抵抗を低減することとは、互いにトレードオフの関係がある。
【００６３】
以上のことから、図７に示すように、半導体チップＣＨＰの分離領域ＩＣＲにｐチャネル型トランジスタとｎチャネル型トランジスタとを設ける場合、分離領域ＩＣＲ全体にわたってリサーフ層ＲＳＦを形成する構成では、耐圧を維持した状態で、ｐチャネル型トランジスタとｎチャネル型トランジスタの両方でオン抵抗を低減することは困難である。さらには、エピタキシャル層ＥＰＩの不純物濃度を変更しなければならず、半導体チップＣＨＰ全体にわたる設計変更を余儀なくされることになる。
【００６４】
そこで、本実施の形態では、例えば、半導体チップＣＨＰの分離領域ＩＣＲにｐチャネル型トランジスタを設ける場合だけでなく、ｐチャネル型トランジスタとｎチャネル型トランジスタの両方を設ける場合においても、エピタキシャル層ＥＰＩの不純物濃度を変えることなく、耐圧を維持しながら、両方のオン抵抗の低減を同時に実現できる工夫と施している。以下に、この工夫を施した本実施の形態における技術的思想について説明する。
【００６５】
＜実施の形態における半導体チップの構成＞
図９は、本実施の形態における半導体チップＣＨＰの平面レイアウト構成を示す図である。図９において、本実施の形態における半導体チップＣＨＰは、平面形状が矩形形状をしている。そして、半導体チップＣＨＰには、基準電位に対して第１電位で動作する低電圧回路が形成された低電圧回路領域ＬＣＲと、基準電位に対して第１電位よりも高い電位で動作する高電圧回路が形成された高電圧回路領域ＨＣＲと、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲを分離する分離領域ＩＣＲとが形成されている。
【００６６】
特に、本実施の形態における半導体チップＣＨＰでは、分離領域ＩＣＲに、高電圧回路から低電圧回路への信号伝達機能を有するレベルダウンシフタと、低電圧回路から高電圧回路への信号伝達機能を有するレベルアップシフタとが形成されている。具体的に、分離領域ＩＣＲには、レベルダウンシフタとして機能するｐチャネル型トランジスタが形成されたｐチャネル型トランジスタ形成領域ＰＴＲと、レベルアップシフタとして機能するｎチャネル型トランジスタが形成されたｎチャネル型トランジスタ形成領域ＮＴＲとが形成されている。このとき、本実施の形態においては、ｐチャネル型トランジスタ形成領域ＰＴＲにだけリサーフ層ＲＳＦが形成されている。
【００６７】
図１０は、半導体チップＣＨＰにおいて、分離領域ＩＣＲに形成されているｎチャネル型トランジスタＮＱとｐチャネル型トランジスタＰＱと整流素子ＨＲＤとの模式的な平面レイアウト構成を示す図である。
【００６８】
図１０において、まず、ｎチャネル型トランジスタＮＱは、ボディコンタクト領域ＢＣ２と、ソース領域ＳＲ２と、ゲート電極ＧＥ２と、ドレイン領域ＤＲ２とを有する。そして、ボディコンタクト領域ＢＣ２とソース領域ＳＲ２とゲート電極ＧＥ２とは、平面的に互いに隣接して配置されている一方、ドレイン領域ＤＲ２は、ゲート電極ＧＥ２とは平面的に離れて配置されている。
【００６９】
次に、図１０において、ｐチャネル型トランジスタＰＱは、ボディコンタクト領域ＢＣ１と、ソース領域ＳＲ１と、ゲート電極ＧＥ１と、リサーフ層ＲＳＦと、ドレイン領域ＤＲ１とを有する。そして、ボディコンタクト領域ＢＣ１とソース領域ＳＲ１とゲート電極ＧＥ１とは、平面的に互いに隣接して配置されている一方、ドレイン領域ＤＲ１は、ゲート電極ＧＥ１とは平面的に離れて配置されている。そして、ゲート電極ＧＥ１とドレイン領域ＤＲ１とに挟まれるようにリサーフ層ＲＳＦが形成されている。
【００７０】
続いて、図１０において、整流素子ＨＲＤは、コントロールゲート電極ＣＧと、ソース領域ＳＲ３とを有している。
【００７１】
＜ｎチャネル型トランジスタのデバイス構造＞
次に、本実施の形態におけるレベルアップシフタとして機能するｎチャネル型トランジスタＮＱのデバイス構造について説明する。図１１は、図１０のＡ−Ａ線で切断した断面図である。図１１において、低電圧回路領域ＬＣＲと分離領域ＩＣＲ（ｎチャネル型トランジスタ形成領域ＮＴＲ）と高電圧回路領域ＨＣＲとにわたって、半導体基板１Ｓと、この半導体基板１Ｓ上に形成され、かつ、ｎ型半導体層であるエピタキシャル層ＥＰＩとが形成されている。そして、図１１に示すように、分離領域ＩＣＲのｎチャネル型トランジスタ形成領域ＮＴＲには、ｎチャネル型トランジスタＮＱが形成されている。
【００７２】
このｎチャネル型トランジスタＮＱは、エピタキシャル層ＥＰＩの表面に形成された電界緩和部を有し、この電界緩和部は、フィールド絶縁膜ＦＩと、フィールド絶縁膜ＦＩ上に形成されたフィールドプレートＲＦＰとを含む。そして、ｎチャネル型トランジスタＮＱは、電界緩和部と離間して設けられたｐ型ウェルＤＰＷを有し、このｐ型ウェルＤＰＷに内包されるように、ソース領域ＳＲ２とボディコンタクト領域（バックゲート領域）ＢＣ２とが形成されている。このボディコンタクト領域ＢＣ２とソース領域ＳＲ２とは、層間絶縁膜ＩＬに形成されたプラグＰＬＧおよび層間絶縁膜ＩＬ上に形成された配線ＷＬ１によって電気的に接続されており、互いに同電位となるように構成されている。さらに、電界緩和部と離間してドレイン領域ＤＲ２が設けられており、ｐ型ウェルＤＰＷとドレイン領域ＤＲ２とに挟まれるように電界緩和部が配置されている。続いて、ソース領域ＳＲ２とｐ型ウェルＤＰＷの端部に挟まれる位置にチャネル形成領域が形成されることになり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ２が形成されている。そして、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥ２が形成されている。
【００７３】
このように分離領域ＩＣＲのｎチャネル型トランジスタ形成領域に形成されているｎチャネル型トランジスタＮＱは、ゲート電極ＧＥ２にしきい値電圧以上のゲート電圧を印加することにより、チャネル形成領域に反転層が形成されてオンする。この結果、ｎチャネル型トランジスタＮＱにおいては、ドレイン領域ＤＲ２→エピタキシャル層ＥＰＩ→反転層→ソース領域ＳＲ２の電流経路で電流が流れる。このようにして、エピタキシャル層ＥＰＩを電流経路とするｎチャネル型トランジスタＮＱによって、低電圧回路から高電圧回路への信号伝達機能を有するレベルアップシフタが実現される。
【００７４】
＜ｐチャネル型トランジスタのデバイス構造＞
続いて、本実施の形態におけるレベルダウンシフタとして機能するｐチャネル型トランジスタＰＱのデバイス構造について説明する。図１２は、図１０のＢ−Ｂ線で切断した断面図である。図１２において、低電圧回路領域ＬＣＲと分離領域ＩＣＲ（ｐチャネル型トランジスタ形成領域ＰＴＲ）と高電圧回路領域ＨＣＲとにわたって、半導体基板１Ｓと、この半導体基板１Ｓ上に形成され、かつ、ｎ型半導体層であるエピタキシャル層ＥＰＩとが形成されている。そして、図１２に示すように、分離領域ＩＣＲのｐチャネル型トランジスタ形成領域ＰＴＲには、ｐチャネル型トランジスタＰＱが形成されている。
【００７５】
このｐチャネル型トランジスタＰＱは、電流経路として機能し、かつ、エピタキシャル層ＥＰＩ内に形成され、かつ、ｐ型半導体層であるリサーフ層を有し、このリサーフ層ＲＳＦの表面に電界緩和部が形成されている。この電界緩和部は、フィールド絶縁膜ＦＩと、フィールド絶縁膜ＦＩ上に形成されたフィールドプレートＲＦＰとを含む。そして、ｐチャネル型トランジスタＰＱは、リサーフ層ＲＳＦと離間して設けられたｎ型ウェルＤＮＷを有し、このｎ型ウェルＤＮＷに内包されるように、ソース領域ＳＲ１とボディコンタクト領域（バックゲート領域）ＢＣ１とが形成されている。このボディコンタクト領域ＢＣ１とソース領域ＳＲ１とは、層間絶縁膜ＩＬに形成されたプラグＰＬＧおよび層間絶縁膜ＩＬ上に形成された配線ＷＬ１によって電気的に接続されており、互いに同電位となるように構成されている。さらに、リサーフ層ＲＳＦに内包されるようにドレイン領域ＤＲ１が設けられており、ｎ型ウェルＤＮＷとドレイン領域ＤＲ１とに挟まれるように電界緩和部が配置されている。続いて。ソース領域ＳＲ１とリサーフ層ＲＳＦとに挟まれる位置にチャネル形成領域が形成されることになり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ１が形成されている。そして、このゲート絶縁膜ＧＯＸ１上にゲート電極ＧＥ１が形成されている。さらに、本実施の形態におけるｐチャネル型トランジスタには、平面視においてリサーフ層ＲＳＦと重なり、かつ、リサーフ層ＲＳＦの下方に形成され、かつ、半導体基板１Ｓとエピタキシャル層ＥＰＩとに挟まれ、かつ、ｐ型半導体層である埋め込み層ＢＤＦ２を有する。この埋め込み層ＢＤＦ２の不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度よりも高くなっている。
【００７６】
このように分離領域ＩＣＲのｐチャネル型トランジスタ形成領域に形成されているｐチャネル型トランジスタＰＱは、ゲート電極ＧＥ１にしきい値電圧以上のゲート電圧を印加することにより、チャネル形成領域に反転層が形成されてオンする。この結果、ｐチャネル型トランジスタＰＱにおいては、ドレイン領域ＤＲ１→リサーフ層ＲＳＦ→反転層→ソース領域ＳＲ１の電流経路で電流が流れる。このようにして、リサーフ層ＲＳＦを電流経路とするｐチャネル型トランジスタＰＱによって、高電圧回路から低電圧回路への信号伝達機能を有するレベルダウンシフタが実現される。
【００７７】
＜整流素子のデバイス構造＞
本実施の形態における整流素子ＨＲＤのデバイス構造について説明する。図１３は、図１０のＣ−Ｃ線で切断した断面図である。図１３において、低電圧回路領域ＬＣＲと分離領域ＩＣＲと高電圧回路領域ＨＣＲとにわたって、半導体基板１Ｓと、この半導体基板１Ｓ上に形成され、かつ、ｎ型半導体層であるエピタキシャル層ＥＰＩとが形成されている。そして、図１３に示すように、分離領域ＩＣＲには、整流素子ＨＲＤが形成されている。
【００７８】
この整流素子ＨＲＤは、エピタキシャル層ＥＰＩの表面に形成された電界緩和部を有し、この電界緩和部は、フィールド絶縁膜ＦＩと、フィールド絶縁膜ＦＩ上に形成されたフィールドプレートＲＦＰとを含む。そして、整流素子ＨＲＤは、電界緩和部と離間して設けられたソース領域ＳＲ３を有し、エピタキシャル層ＥＰＩを貫通して半導体基板１Ｓにまで達するように、ソース領域ＳＲ３と電気的に接続されたｐ型半導体層ＩＤＦが形成されている。一方、ソース領域ＳＲ３と電界緩和部との間のエピタキシャル層ＥＰＩの表面上には、ゲート絶縁膜ＧＯＸ３が形成されており、このゲート絶縁膜ＧＯＸ３上にコントロールゲート電極ＣＧが形成されている。
【００７９】
このように構成されている整流素子ＨＲＤにおいては、ｐ型半導体層ＩＤＦとエピタキシャル層ＥＰＩとの間のｐｎ接合から延びる空乏層と、コントロールゲート電極ＣＧに印加するゲート電圧によって、コントロールゲート電極ＣＧの直下のエピタキシャル層ＥＰＩから延びる空乏層との接続／非接続を制御することにより、整流素子のオン動作とオフ動作とを切り換える。この結果、本実施の形態における整流素子ＨＲＤによれば、電流の整流機能を実現することができる。
【００８０】
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図９に示すように、低電圧回路領域ＬＣＲから高電圧回路領域ＨＣＲを分離する分離領域ＩＣＲにｐチャネル型トランジスタ形成領域ＰＴＲを形成する場合を前提とする。そして、本実施の形態における第１特徴点は、低電圧回路領域ＬＣＲと分離領域ＩＣＲと高電圧回路領域ＨＣＲとにわたって形成されているｎ型半導体層であるエピタキシャル層の不純物濃度を変更することなく、分離領域ＩＣＲのうちのｐチャネル型トランジスタ形成領域ＰＴＲにだけ、ｐ型半導体層であるリサーフ層ＲＳＦを設ける点にある。これにより、低電圧回路領域ＬＣＲと分離領域ＩＣＲと高電圧回路領域ＨＣＲとにわたって形成されているエピタキシャル層の不純物濃度を変更する必要がない。したがって、分離領域ＩＣＲのうちのｐチャネル型トランジスタ形成領域ＰＴＲにリサーフ層ＲＳＦを設ける場合であっても、低電圧回路領域ＬＣＲや高電圧回路領域ＨＣＲに形成されているデバイスの設計変更が不要となる利点を得ることができる。これは、半導体チップの大幅な設計変更をすることなく、分離領域ＩＣＲにレベルダウンシフタとして機能するｐチャネル型トランジスタを形成できることを意味し、これによって、半導体チップの大幅な設計変更を伴うことなく、半導体チップに機能を追加することができることを意味する。この結果、本実施の形態における第１特徴点によれば、製造コストの大幅な上昇を招くことなく、機能の追加による半導体装置の性能向上を図ることができる。
【００８１】
例えば、図９に示すように、分離領域ＩＣＲにｎチャネル型トランジスタ形成領域ＮＴＲを設けて、このｎチャネル型トランジスタ形成領域ＮＴＲにレベルアップシフタとして機能するｎチャネル型トランジスタを形成する場合においても、既にｎチャネル型トランジスタの耐圧の確保とオン抵抗の低減とを両立する観点から規定されているエピタキシャル層の不純物濃度を変更する必要がない。これにより、本実施の形態における第１特徴点によれば、ｎチャネル型トランジスタの性能低下を招くことなく、分離領域ＩＣＲのうちのｐチャネル型トランジスタ形成領域ＰＴＲにレベルダウンシフタとして機能するｐチャネル型トランジスタを形成することができる。
【００８２】
ただし、本実施の形態における第１特徴点を採用すると、エピタキシャル層の不純物濃度を変更しないことになるが、この場合、リサーフ層ＲＳＦを有するｐチャネル型トランジスタの耐圧を確保することが困難となる。なぜなら、ｐ型半導体層であるリサーフ層ＲＳＦを形成することによって、リサーフ層ＲＳＦとエピタキシャル層との間のｐｎ接合から、半導体基板の横方向ではなく、半導体基板の厚さ方向（縦方向）に空乏層が延びることになるからである。このように空乏層の延び方が変化すると、ｐチャネル型トランジスタでの設計耐圧がソース領域とドレイン領域に加わる場合にリサーフ層ＲＳＦとエピタキシャル層とが完全に空乏化する条件をポアソンの方程式の境界値条件として決定することにより導かれるエピタキシャル層の不純物濃度は、設計変更しない場合のエピタキシャル層の不純物濃度よりも高くなるからである。つまり、設計変更しない場合のエピタキシャル層の不純物濃度では、リサーフ層ＲＳＦを有するｐチャネル型トランジスタの設計耐圧を確保するためには低すぎるのである。
【００８３】
そこで、本実施の形態では、上述した第１特徴点を採用しながらも、リサーフ層ＲＳＦを有するｐチャネル型トランジスタの設計耐圧を確保するための工夫を施しており、この工夫点が、本実施の形態における第２特徴点である。
【００８４】
以下に、この本実施の形態における第２特徴点について説明する。本実施の形態における第２特徴点は、例えば、図１２に示すように、平面視においてリサーフ層ＲＳＦと重なり、かつ、リサーフ層ＲＳＦの下方に形成され、かつ、半導体基板１Ｓとエピタキシャル層ＥＰＩとに挟まれ、かつ、エピタキシャル層ＥＰＩよりも不純物濃度の大きい埋め込み層ＢＤＦ２をｐチャネル型トランジスタＰＱに設ける点にある。これにより、半導体基板の厚さ方向（縦方向）に空乏層が延びる場合において、埋め込み層ＢＤＦ２の不純物濃度が大きいため、埋め込み層ＢＤＦ２での空乏層の延びが抑制されることになる。この結果、設計耐圧よりも低い電圧でリサーフ層ＲＳＦとエピタキシャル層ＥＰＩとが完全に空乏化するのではなく、設計耐圧になって初めてリサーフ層ＲＳＦとエピタキシャル層ＥＰＩとが完全に空乏化するようになることから、ｐチャネル型トランジスタＰＱでの設計耐圧を確保することができることになる。つまり、本実施の形態における第２特徴点によれば、例えば、図１２に示す埋め込み層ＢＤＦ２を形成することにより、エピタキシャル層ＥＰＩ自体の不純物濃度を変更しないという第１特徴点を採用しながらも、ｐチャネル型トランジスタＰＱでの設計耐圧を確保することができる。すなわち、埋め込み層ＢＤＦ２を設けることにより、あたかも、ｐチャネル型トランジスタＰＱの耐圧を確保するためにｐチャネル型トランジスタ形成領域ＰＴＲに形成されているエピタキシャル層ＥＰＩの不純物濃度を大きくしたことと同等の効果を得ることができるのである。
【００８５】
このように、ｐチャネル型トランジスタ形成領域ＰＴＲに埋め込み層ＢＤＦ２を設けるという構成は、ｐチャネル型トランジスタＰＱの設計耐圧を確保する点において、ｐチャネル型トランジスタ形成領域ＰＴＲに形成されているエピタキシャル層ＥＰＩの不純物濃度を大きくことと同様の効果が得られることになる。さらに、ｐチャネル型トランジスタ形成領域ＰＴＲに埋め込み層ＢＤＦ２を設けるという構成は、ｐチャネル型トランジスタＰＱのオン抵抗を低減する点において、ｐチャネル型トランジスタ形成領域ＰＴＲに形成されているエピタキシャル層ＥＰＩの不純物濃度を大きく構成よりも優位性を有する。
【００８６】
例えば、エピタキシャル層ＥＰＩの不純物濃度を大きくすると、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとの境界に形成されるｐｎ接合からリサーフ層ＲＳＦ側に延びる空乏層の幅が大きくなる。このことは、空乏層が絶縁領域として機能することを考慮すると、リサーフ層ＲＳＦの抵抗が大きくなることを意味する。そして、リサーフ層ＲＳＦは、ｐチャネル型トランジスタの電流経路として機能することを考慮すると、エピタキシャル層ＥＰＩの不純物濃度を大きくすることは、ｐチャネル型トランジスタのオン抵抗が大きくなってしまうことを意味する。したがって、エピタキシャル層ＥＰＩの不純物濃度を大きくする構成は、ｐチャネル型トランジスタの設計耐圧を確保する観点から有用であるが、ｐチャネル型トランジスタのオン抵抗の低減も考慮した場合には、必ずしも有用な構成とは言えない面もあるのである。
【００８７】
これに対し、本実施の形態では、エピタキシャル層ＥＰＩ自体の不純物濃度は変更することなく、エピタキシャル層ＥＰＩの不純物濃度よりも大きな不純物濃度の埋め込み層ＢＤＦ２をリサーフ層ＲＳＦと離間して設けている。この場合も、上述したように、ｐチャネル型トランジスタＰＱの設計耐圧を確保することができる。さらに、本実施の形態では、埋め込み層ＢＤＦ２がリサーフ層ＲＳＦと接触しておらず、リサーフ層ＲＳＦは、不純物濃度の小さなエピタキシャル層ＥＰＩと接触していることになる。この場合、リサーフ層ＲＳＦとエピタキシャル層ＥＰＩとの境界に形成されるｐｎ接合からリサーフ層ＲＳＦ側に延びる空乏層の幅は、エピタキシャル層ＥＰＩの不純物濃度を大きくする場合に比べて、小さくなる。このことは、リサーフ層ＲＳＦ側に形成される空乏層が小さくなることを意味し、これによって、ｐチャネル型トランジスタＰＱのオン抵抗の増加を抑制することができるのである。このように、本実施の形態における第２特徴点によれば、エピタキシャル層ＥＰＩ自体の不純物濃度を大きくする構成とは異なり、ｐチャネル型トランジスタＰＱの設計耐圧を確保しながらも、ｐチャネル型トランジスタＰＱのオン抵抗の増大を抑制することができる。つまり、エピタキシャル層ＥＰＩ自体の不純物濃度を大きくする構成では、ｐチャネル型トランジスタＰＱの設計耐圧を確保できる一方で、ｐチャネル型トランジスタＰＱのオン抵抗の増加を招くという副作用が顕在化する。これに対し、埋め込み層ＢＤＦ２を形成するという本実施の形態における第２特徴点によれば、ｐチャネル型トランジスタＰＱの設計耐圧を確保できるとともに、ｐチャネル型トランジスタＰＱのオン抵抗の増加を抑制できる。この結果、ｐチャネル型トランジスタＰＱの性能向上を図る観点から、本実施の形態における第２特徴点は、エピタキシャル層ＥＰＩ自体の不純物濃度を大きくする構成に比べて優位性を有していることがわかる。
【００８８】
以上のことから、まず、本実施の形態における第１特徴点によれば、ｎチャネル型トランジスタの性能低下を招くことなく、分離領域ＩＣＲのうちのｐチャネル型トランジスタ形成領域ＰＴＲにｐチャネル型トランジスタＰＱを形成することができる。そして、本実施の形態における第２特徴点を採用することにより、ｐチャネル型トランジスタＰＱのオン抵抗の増加を招くことなく、第１特徴点によるｐチャネル型トランジスタＰＱでの耐圧の低下という副作用を補填することができる。すなわち、本実施の形態における第１特徴点と第２特徴点によって、耐圧の向上とオン抵抗の増加の抑制とを両立する観点から、分離領域ＩＣＲに形成されるｎチャネル型トランジスタとｐチャネル型トランジスタＰＱの両方の性能向上を図ることができるという顕著な効果を得ることができる。すなわち、本実施の形態における第１特徴点と第２特徴点との組み合わせは、ｎチャネル型トランジスタとｐチャネル型トランジスタＰＱの両方において、耐圧の向上とオン抵抗の増加の抑制とを両立して性能向上を図ることができる点で大きな技術的意義を有する。
【００８９】
＜効果の検証＞
図１４は、本実施の形態における効果を説明する図である。図１４において、縦軸はトランジスタのオン抵抗を示し、横軸はトランジスタの耐圧（ＢＶｄｓ）を示している。
【００９０】
図１４において、「白三角」は、検討例のｐチャネル型トランジスタ（ＰＭＯＳ）を示しており、例えば、図６のデバイス構造に対応する。「白丸」は、検討例のｎチャネル型トランジスタ（ＮＭＯＳ）を示しており、例えば、図８のデバイス構造に対応する。
【００９１】
また、図１４において、「黒三角」は、実施の形態のｐチャネル型トランジスタ（ＰＭＯＳ）を示しており、例えば、図１２のデバイス構造に対応する。「黒丸」は、実施の形態のｎチャネル型トランジスタ（ＮＭＯＳ）を示しており、例えば、図１１のデバイス構造に対応する。
【００９２】
まず、検討例について説明する。検討例のｐチャネル型トランジスタ（図６参照）と、検討例のｎチャネル型トランジスタ（図８参照）とは、ともにリサーフ層ＲＳＦが形成されている。ここで、リサーフ層ＲＳＦの不純物濃度を一定にして、エピタキシャル層ＥＰＩの不純物濃度を高くしていくと、検討例のｎチャネル型トランジスタでは、エピタキシャル層ＥＰＩが電流経路として機能することから、オン抵抗は減少する。一方、エピタキシャル層ＥＰＩの不純物濃度を高くしていくと、検討例のｐチャネル型トランジスタでは、リサーフ層ＲＳＦ側に延びる空乏層の幅が大きくなるため、オン抵抗は増加する。すなわち、ともにリサーフ層ＲＳＦが形成されている検討例のｐチャネル型トランジスタと、検討例のｎチャネル型トランジスタとは、オン抵抗に関してトレードオフの関係が成立する。
【００９３】
具体的には、例えば、図１４に示すように、「Ｐｒｏｃｅｓｓ  Ａ」を採用すると、「Ｐｒｏｃｅｓｓ  Ａ」に対応した検討例のｐチャネル型トランジスタと検討例のｎチャネル型トランジスタとの組み合わせが決定される。そして、「Ｐｒｏｃｅｓｓ  Ａ」から、リサーフ層ＲＳＦの不純物濃度を一定にして、エピタキシャル層ＥＰＩの不純物濃度を高くした「Ｐｒｏｃｅｓｓ  Ｂ」を採用すると、「Ｐｒｏｃｅｓｓ  Ｂ」に対応した検討例のｐチャネル型トランジスタと検討例のｎチャネル型トランジスタとの組み合わせが決定される。さらに、「Ｐｒｏｃｅｓｓ  Ｂ」から、リサーフ層ＲＳＦの不純物濃度を一定にして、エピタキシャル層ＥＰＩの不純物濃度を高くした「Ｐｒｏｃｅｓｓ  Ｃ」を採用すると、「Ｐｒｏｃｅｓｓ  Ｃ」に対応した検討例のｐチャネル型トランジスタと検討例のｎチャネル型トランジスタとの組み合わせが決定される。
【００９４】
このように、「Ｐｒｏｃｅｓｓ  Ａ」→「Ｐｒｏｃｅｓｓ  Ｂ」→「Ｐｒｏｃｅｓｓ  Ｃ」になるにしたがって、検討例のｐチャネル型トランジスタと検討例のｎチャネル型トランジスタとのオン抵抗の差が大きくなることがわかる。すなわち、検討例では、ｐチャネル型トランジスタのオン抵抗の特性とｎチャネル型トランジスタのオン抵抗の特性とが互いにトレードオフの関係で関連し合っている。このため、いずれか一方のトランジスタの特性を向上させようとすると、他方のトランジスタの特性が低下することになる。つまり、検討例のｐチャネル型トランジスタと検討例のｎチャネル型トランジスタとは、特性を同時に向上することが困難であることがわかる。
【００９５】
これに対し、本実施の形態では、エピタキシャル層ＥＰＩの不純物濃度を変更しないという第１特徴点によって、ｎチャネル型トランジスタにリサーフ層ＲＳＦを追加する必要がない。このことは、本実施の形態では、ｎチャネル型トランジスタとｐチャネル型トランジスタとがリサーフ層ＲＳＦによって互いに関連付けられていないことを意味する。この結果、本実施の形態によれば、ｐチャネル型トランジスタを考慮することなく、エピタキシャル層ＥＰＩの不純物濃度を最適化することによって、ｎチャネル型トランジスタの性能を向上することができる。
【００９６】
一方、本実施の形態では、リサーフ層ＲＳＦと埋め込み層ＢＤＦ２とをｐチャネル型トランジスタにだけ形成するという第２特徴点によって、エピタキシャル層ＥＰＩの不純物濃度を変更しなくても、リサーフ層ＲＳＦと埋め込み層ＢＤＦ２との不純物濃度のバランスを調整することにより、ｐチャネル型トランジスタの性能向上を図ることができる。
【００９７】
このように、本実施の形態では、エピタキシャル層ＥＰＩの不純物濃度によって、ｎチャネル型トランジスタの性能向上を図ることができる一方、リサーフ層ＲＳＦと埋め込み層ＢＤＦ２との不純物濃度のバランスを調整することにより、ｐチャネル型トランジスタの性能向上を図ることができる。つまり、本実施の形態では、互いにトレードオフの関係で関連付けられる構成要素での調整ではなく、互いに独立した構成要素での調整によって、それぞれの性能向上を図ることができる。このことから、本実施の形態におけるｐチャネル型トランジスタと本実施の形態におけるｎチャネル型トランジスタとは、特性を同時に向上することが可能となるのである。例えば、図１４に示すように、エピタキシャル層ＥＰＩの不純物濃度を最適化することによって、ｎチャネル型トランジスタの性能を向上するとともに（黒丸）、リサーフ層ＲＳＦと埋め込み層ＢＤＦ２との不純物濃度のバランスを調整することにより、ｐチャネル型トランジスタの性能向上を図ることができる（黒三角）。
【００９８】
＜変形例１＞
次に、本実施の形態の変形例１について説明する。図１５は、本変形例１におけるｐチャネル型トランジスタＰＱのデバイス構造を示す断面図である。図１５に示すように、本変形例１におけるｐチャネル型トランジスタＰＱでは、平面視において、リサーフ層ＲＳＦは、埋め込み層ＢＤＦ２を内包するように形成されている。このように構成されている埋め込み層ＢＤＦ２によっても、実施の形態における埋め込み層ＢＤＦ２と同様に、ｐチャネル型トランジスタＰＱの耐圧を確保しながら、オン抵抗の増加を抑制することができる。すなわち、本変形例１における埋め込み層ＢＤＦ２を形成することによっても、エピタキシャル層ＥＰＩの不純物濃度を変更することなく、リサーフ層ＲＳＦの不純物濃度と埋め込み層ＢＤＦ２の不純物濃度との濃度バランスを調整することにより、ｐチャネル型トランジスタＰＱの性能向上を図ることができる。
【００９９】
＜変形例２＞
続いて、本実施の形態の変形例２について説明する。図１６は、本変形例２におけるｐチャネル型トランジスタＰＱのデバイス構造を示す断面図である。図１６に示すように、本変形例２におけるｐチャネル型トランジスタＰＱでは、平面視において、リサーフ層ＲＳＦは、埋め込み層ＢＤＦ２に内包されるように形成されている。このように構成されている埋め込み層ＢＤＦ２によっても、実施の形態における埋め込み層ＢＤＦ２と同様に、ｐチャネル型トランジスタＰＱの耐圧を確保しながら、オン抵抗の増加を抑制することができる。すなわち、本変形例２における埋め込み層ＢＤＦ２を形成することによっても、エピタキシャル層ＥＰＩの不純物濃度を変更することなく、リサーフ層ＲＳＦの不純物濃度と埋め込み層ＢＤＦ２の不純物濃度との濃度バランスを調整することにより、ｐチャネル型トランジスタＰＱの性能向上を図ることができる。
【０１００】
＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明することにする。
【０１０１】
まず、図１７（ａ）に示すように、ｐチャネル型トランジスタ形成領域ＰＴＲとｎチャネル型トランジスタ形成領域ＮＴＲとを有する半導体基板１Ｓを準備する。次に、図１７（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｐチャネル型トランジスタ形成領域ＰＴＲの一部と、ｎチャネル型トランジスタ形成領域ＮＴＲの一部とにｎ型不純物（リンや砒素）を導入することにより、ｎ型半導体領域ＮＲ１を形成する。その後、図１８（ａ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型トランジスタ形成領域ＰＴＲにｎ型半導体領域ＮＲ１と離間してｎ型半導体領域ＮＲ２を形成する。そして、図１８（ｂ）に示すように、窒素と酸素との混合ガスの雰囲気中で、１２００℃程度の熱処理を実施する。これにより、ｎ型半導体領域ＮＲ１およびｎ型半導体領域ＮＲ２のそれぞれに導入されているｎ型不純物が拡散する。この結果、ｎ型半導体領域ＮＲ１およびｎ型半導体領域ＮＲ２のそれぞれの厚さが大きくなる。
【０１０２】
続いて、図１９（ａ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｐチャネル型トランジスタ形成領域ＰＴＲの一部とｎチャネル型トランジスタ形成領域ＮＴＲの一部とにｐ型不純物（ボロン）を導入することにより、ｐ型半導体領域ＰＲ１を形成する。その後、図１９（ｂ）に示すように、窒素と酸素との混合ガスの雰囲気中で、９００℃程度の熱処理を実施する。これにより、ｐ型半導体領域ＰＲ１に導入されているｐ型不純物が拡散する。この結果、ｐ型半導体領域ＰＲ１の厚さが大きくなる。このとき、ｎ型半導体領域ＮＲ１およびｎ型半導体領域ＮＲ２のそれぞれに導入されているｎ型不純物もさらに拡散する。この結果、ｎ型半導体領域ＮＲ１およびｎ型半導体領域ＮＲ２のそれぞれの厚さもさらに大きくなる。
【０１０３】
次に、図２０（ａ）に示すように、エピタキシャル成長法を使用することにより、半導体基板１Ｓ上にｎ型半導体層であるエピタキシャル層ＥＰＩを形成する。そして、図２０（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型トランジスタ形成領域ＰＴＲに形成されているエピタキシャル層ＥＰＩの表面にｐ型半導体領域ＰＲ２を形成する。同様に、ｎチャネル型トランジスタ形成領域ＮＴＲに形成されているエピタキシャル層ＥＰＩの表面に、互いに離間するｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とを形成する。その後、図２１（ａ）に示すように、窒素と酸素との混合ガスの雰囲気中で、１２００℃程度の熱処理を実施する。これにより、例えば、ｐチャネル型トランジスタ形成領域ＰＴＲにおいて、半導体基板１Ｓに形成されているｐ型半導体領域ＰＲ１と、エピタキシャル層ＥＰＩに形成されているｐ型半導体領域ＰＲ２とがｐ型不純物の熱拡散によって繋がる結果、ｐ型半導体層ＩＤＦが形成される。同様に、ｎチャネル型トランジスタ形成領域ＮＴＲにおいても、半導体基板１Ｓに形成されているｐ型半導体領域ＰＲ１と、エピタキシャル層ＥＰＩに形成されているｐ型半導体領域ＰＲ２とがｐ型不純物の熱拡散によって繋がる結果、ｐ型半導体層ＩＤＦが形成される。さらに、ｎチャネル型トランジスタ形成領域ＮＴＲにおいては、エピタキシャル層ＥＰＩの表面に形成されているｐ型半導体領域ＰＲ３が熱拡散により広がって、ｐ型ウェルＤＰＷが形成される。
【０１０４】
また、図２１（ａ）における熱処理によって、半導体基板１Ｓに形成されているｎ型半導体領域ＮＲ１が、半導体基板１Ｓ上に形成されているエピタキシャル層ＥＰＩにまで拡散する。この結果、図２１（ａ）に示すように、ｐチャネル型トランジスタ形成領域ＰＴＲとｎチャネル型トランジスタ形成領域ＮＴＲとのそれぞれに、半導体基板１Ｓとエピタキシャル層ＥＰＩに挟まれる埋め込み層ＢＤＦ１が形成される。さらに、ｐチャネル型トランジスタ形成領域ＰＴＲにおいては、半導体基板１Ｓに形成されているｎ型半導体領域ＮＲ２も、半導体基板１Ｓ上に形成されているエピタキシャル層ＥＰＩにまで拡散する。この結果、図２１（ａ）に示すように、ｐチャネル型トランジスタ形成領域ＰＴＲに、半導体基板１Ｓとエピタキシャル層ＥＰＩに挟まれる埋め込み層ＢＤＦ２も形成される。この埋め込み層ＢＤＦ２の不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度よりも高い。なお、ｎチャネル型トランジスタ形成領域ＮＴＲにおいては、半導体基板１Ｓとエピタキシャル層ＥＰＩに挟まれる埋め込み層ＢＤＦ２は形成されない。
【０１０５】
続いて、図２１（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型トランジスタ形成領域ＰＴＲにおいて、エピタキシャル層ＥＰＩの表面であって、平面視において埋め込み層ＢＤＦ２と重なる位置に、ｐ型半導体領域ＰＲ４を形成する。
【０１０６】
次に、図２２（ａ）に示すように、選択酸化法（ＬＯＣＯＳ法Local oxidation of silicon）を使用して、窒素と酸素との混合ガスの雰囲気中で、１０５０℃程度の熱処理を実施することにより、フィールド絶縁膜ＦＩを形成する。このときの熱処理によって、エピタキシャル層ＥＰＩの表面に形成されているｐ型半導体領域ＰＲ４が熱拡散によって広がる。この結果、ｐチャネル型トランジスタ形成領域ＰＴＲにおいては、埋め込み層ＢＤＦ２の離間した上方で、かつ、平面視において埋め込み層ＢＤＦ２と重なる位置にリサーフ層ＲＳＦが形成される。一方、ｎチャネル型トランジスタ形成領域ＮＴＲにおいては、リサーフ層ＲＳＦは形成されない。
【０１０７】
その後、図２２（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型トランジスタ形成領域ＰＴＲにおいて、エピタキシャル層ＥＰＩの表面の一部にｎ型半導体領域ＮＲ３を形成する。そして、窒素と酸素との混合ガスの雰囲気中で、１２００℃程度の熱処理を実施する。この結果、図２３（ａ）に示すように、ｎ型半導体領域ＮＲ３が熱拡散によって広がることにより、ｐチャネル型トランジスタ形成領域ＰＴＲにｎ型ウェルＤＮＷが形成される。
【０１０８】
続いて、図２３（ｂ）に示すように、例えば、８００℃の水蒸気酸化を実施することにより、ｐチャネル型トランジスタ形成領域ＰＴＲにおいて露出するエピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸ１を形成し、かつ、ｎチャネル型トランジスタ形成領域ＮＴＲにおいて露出するエピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸ２を形成する。そして、図２４（ａ）に示すように、例えば、フィールド絶縁膜ＦＩを形成したエピタキシャル層ＥＰＩ上にポリシリコン膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、例えば、ｐチャネル型トランジスタ形成領域ＰＴＲに、ゲート電極ＧＥ１とフィールドプレートＲＦＰを形成するとともに、ｎチャネル型トランジスタ形成領域ＮＴＲに、ゲート電極ＧＥ２とフィールドプレートＲＦＰを形成する。
【０１０９】
次に、図２４（ｂ）に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型トランジスタ形成領域ＰＴＲに、ドレイン領域ＤＲ１とソース領域ＳＲ１とボディコンタクト領域ＢＣ１とを形成するとともに、ｎチャネル型トランジスタ形成領域ＮＴＲに、ドレイン領域ＤＲ２とソース領域ＳＲ２とボディコンタクト領域ＢＣ２を形成する。
【０１１０】
その後、図２５に示すように、ｐチャネル型トランジスタ形成領域ＰＴＲとｎチャネル型トランジスタ形成領域ＮＴＲとにわたって、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬにコンタクトホールを形成し、このコンタクトホールに導体膜を埋め込むことにより、プラグＰＬＧを形成する。さらに、プラグＰＬＧを形成した層間絶縁膜ＩＬ上に、例えば、アルミニウム膜からなる金属膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜をパターニングして、配線ＷＬ１を形成する。以上のようにして、半導体装置を製造することができる。
【０１１１】
＜変形例＞
実施の形態では、例えば、図１７（ｂ）に示すように、ｎ型半導体領域ＮＲ１を形成した後、図１８（ａ）に示すように、別のマスクを使用したイオン注入法により、ｎ型半導体領域ＮＲ２を形成している。これは、ｎ型半導体領域ＮＲ１に基づいて形成される埋め込み層ＢＤＦ１の不純物濃度と、ｎ型半導体領域ＮＲ２に基づいて形成される埋め込み層ＢＤＦ２の不純物濃度とが著しく異なるからである。すなわち、埋め込み層ＢＤＦ１は、例えば、高電圧回路領域に形成される層であり、パンチスルーの防止やグランド電位の変動を防止するために形成される層である。一方、埋め込み層ＢＤＦ２は、分離領域に形成される層であり、分離領域に形成されるｐチャネル型トランジスタの耐圧の確保とオン抵抗の低減を両立するために形成される層である。したがって、埋め込み層ＢＤＦ１と埋め込み層ＢＤＦ２とは、目的とする機能がまったく異なることから、埋め込み層ＢＤＦ１の不純物濃度と、埋め込み層ＢＤＦ２の不純物濃度とが著しく異なることになる。このことから、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とを同じイオン注入工程で形成することが困難になるため、必然的にｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とは別工程で形成することになる。
【０１１２】
ただし、埋め込み層ＢＤＦ２をドット形状に形成する場合においては、目的とする機能を実現することができる一方で、ｎ型半導体領域ＮＲ１とｎ型半導体領域ＮＲ２とを同一のイオン注入工程で形成することもできる。なぜなら、例えば、埋め込み層ＢＤＦの不純物濃度が１×１０１３／ｃｍ２のとき、分離領域に形成されるｐチャネル型トランジスタのソース領域とドレイン領域との間での単位面積あたりの不純物濃度が１×１０１２／ｃｍ２〜３×１０１２／ｃｍ２になるように埋め込み層ＢＤＦ２をドット状に配置することでも、実施の形態とほぼ同様の効果を得ることができるからである。
【０１１３】
そして、この構成の場合、ｎ型半導体領域ＮＲ１をイオン注入法で形成する際に使用されるマスクに、ドット状のパターンを形成することにより、同一のマスクによるイオン注入工程によって、上述したドット状の埋め込み層ＢＤＦ２による単位面積当たりの不純物濃度を実現することができる。したがって、本変形例によれば、実施の形態とほぼ同様の効果を得ながら、マスクおよび工程数の削減による製造コストの削減を図ることができる。
【０１１４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１１５】
ＢＤＦ２  埋め込み層
ＣＧ  コントロールゲート電極
ＣＨＰ  半導体チップ
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＦＩ  フィールド絶縁膜
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＨＣＲ  高電圧回路領域
ＨＱ  ハイサイド用パワートランジスタ
ＨＲＤ  整流素子
ＩＣＲ  分離領域
ＬＱ  ローサイド用パワートランジスタ
ＮＱ  ｎチャネル型トランジスタ
ＬＣＲ  低電圧回路領域
ＰＱ  ｐチャネル型トランジスタ
ＲＦＰ  フィールドプレート
ＲＳＦ  リサーフ層
ＳＲ１  ソース領域
ＳＲ２  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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