(57)【要約】【課題】低消費電力の撮像装置を提供する。【解決手段】マトリクス状に配列された画素と、当該画素に信号を供給する機能を有する行デコーダと、を有する。行デコーダは、ニューラルネットワークを有し、画素に重み係数を入力する機能を有する。画素は、撮像データおよび重み係数に対応する電流値の電流を、当該画素と電気的に接続された出力線に流す機能を有する。画素１行あたりのワード線の本数を、フィルタが有する重み係数の列数に合わせた数とし、重み係数に対応する電位をワード線に印加することで、撮像データおよび重み係数をアナログデータとしたままで畳み込み処理を行うことができる。これにより、画像処理を行うことができる。【選択図】図１
2018207273.tif 000002
【特許請求の範囲】
【請求項１】
第１の画素と、第２の画素と、ニューラルネットワークと、を有する撮像装置であって、
前記第２の画素は、前記第１の画素と同一行かつ隣接する列に設けられ、
前記第１の画素は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、をそれぞれ有し、
前記第１の光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の容量素子の一方の電極と電気的に接続され、
前記第２の画素は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、をそれぞれ有し、
前記第２の光電変換素子の一方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の容量素子の一方の電極と電気的に接続され、
前記撮像装置は、前記第１の容量素子に保持されたデータと、前記第２の容量素子に保持されたデータと、を基に、重みフィルタを用いて畳み込み処理を行う機能を有し、
前記第１の容量素子の他方の電極と、前記第２の容量素子の他方の電極と、には、前記重みフィルタが有する重み係数に対応した電位が印加されることを特徴とする撮像装置。
【請求項２】
請求項１において、
前記撮像装置は、第１の回路を有し、
前記重みフィルタは、第１の重み係数と、第２の重み係数と、を有し、
前記第１の回路は、前記第１の容量素子の他方の電極に、前記第１の重み係数に対応する電位を印加する機能を有し、
前記第１の回路は、前記第２の容量素子の他方の電極に、前記第２の重み係数に対応する電位を印加する機能を有することを特徴とする撮像装置。
【請求項３】
請求項１または２において、
前記撮像装置は、第２の回路を有し、
前記第２のトランジスタのソースまたはドレインの一方には、第１の電流が流れ、
前記第１の電流の電流値は、前記第１の光電変換素子に照射された光の照度と、前記第１の容量素子の他方の電極に印加された電位と、に対応し、
前記第４のトランジスタのソースまたはドレインの一方には、第２の電流が流れ、
前記第２の電流の電流値は、前記第２の光電変換素子に照射された光の照度と、前記第２の容量素子の他方の電極に印加された電位と、に対応し、
前記第２の回路は、前記第１の電流を基に、第３の電流を生成する機能を有し、
前記第２の回路は、前記第２の電流を基に、第４の電流を生成する機能を有することを特徴とする撮像装置。
【請求項４】
請求項３において、
前記第３の電流の電流値は、前記第１の光電変換素子に照射された光の照度に対応する電位と、前記第１の容量素子の他方の電極に印加された電位と、の積に対応し、
前記第４の電流の電流値は、前記第２の光電変換素子に照射された光の照度に対応する電位と、前記第２の容量素子の他方の電極に印加された電位と、の積に対応することを特徴とする撮像装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第１の光電変換素子と、前記第２の光電変換素子と、は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第１のトランジスタのチャネル形成領域と、前記第３のトランジスタのチャネル形成領域と、は金属酸化物を有し、
前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記撮像装置は、第３の画素と、第４の画素と、を有し、
前記第３の画素および前記第４の画素は、前記第１の画素と同一行に設けられ、
前記第３の画素は、第３の光電変換素子を有し、
前記第４の画素は、第４の光電変換素子を有し、
前記第３の画素および前記第４の画素は、遮光されていることを特徴とする撮像装置。
【請求項８】
請求項７において、
前記第３の光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
【請求項９】
第１の画素と、第２の画素と、第３の画素と、第４の画素と、ニューラルネットワークと、を有する撮像装置であって、
前記第２の画素は、前記第１の画素と同一行かつ隣接する列に設けられ、
前記第３の画素は、前記第１の画素と同一行、かつｎ列分（ｎは２以上の整数）離れた位置に設けられ、
前記第４の画素は、前記第２の画素と同一行、かつｎ列分（ｎは２以上の整数）離れた位置に設けられ、
前記第１の画素は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、をそれぞれ有し、
前記第１の光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の容量素子の一方の電極と電気的に接続され、
前記第２の画素は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、をそれぞれ有し、
前記第２の光電変換素子の一方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の容量素子の一方の電極と電気的に接続され、
前記第３の画素は、第３の光電変換素子と、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、をそれぞれ有し、
前記第３の光電変換素子の一方の電極は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、前記第３の容量素子の一方の電極と電気的に接続され、
前記第４の画素は、第４の光電変換素子と、第７のトランジスタと、第８のトランジスタと、第４の容量素子と、をそれぞれ有し、
前記第４の光電変換素子の一方の電極は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第４の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極と、前記第３の容量素子の他方の電極と、は、第１の配線と電気的に接続され、
前記第２の容量素子の他方の電極と、前記第４の容量素子の他方の電極と、は、第２の配線と電気的に接続され、
前記撮像装置は、ｎ列分の重み係数を有する重みフィルタを用いて、前記第１の容量素子に保持されたデータと、前記第２の容量素子に保持されたデータと、を基に第１の畳み込み処理を行う機能、および、前記第３の容量素子に保持されたデータと、前記第４の容量素子に保持されたデータと、を基に第２の畳み込み処理を行う機能を有し、
前記第１の配線には、ｐ列目（ｐは１以上ｎ未満の整数）の重み係数である第１の重み係数に対応した電位が印加され、
前記第２の配線には、ｐ＋１列目の重み係数である第２の重み係数に対応した電位が印加されることを特徴とする撮像装置。
【請求項１０】
請求項９において、
前記第１の畳み込み処理と前記第２の畳み込み処理を並行して行う機能を有することを特徴とする撮像装置。
【請求項１１】
請求項９または１０において、
前記撮像装置は、第１の回路を有し、
前記第１の回路は、前記第１の配線、および前記第２の配線と電気的に接続され、
前記第１の回路は、前記第１の配線に、前記第１の重み係数に対応する電位を印加する機能を有し、
前記第１の回路は、前記第２の配線に、前記第２の重み係数に対応する電位を印加する機能を有することを特徴とする撮像装置。
【請求項１２】
請求項９乃至１１において、
前記撮像装置は、第２の回路を有し、
前記第２のトランジスタのソースまたはドレインの一方には、第１の電流が流れ、
前記第１の電流の電流値は、前記第１の光電変換素子に照射された光の照度と、前記第１の配線に印加された電位と、に対応し、
前記第４のトランジスタのソースまたはドレインの一方には、第２の電流が流れ、
前記第２の電流の電流値は、前記第２の光電変換素子に照射された光の照度と、前記第２の配線に印加された電位と、に対応し、
前記第６のトランジスタのソースまたはドレインの一方には、第３の電流が流れ、
前記第３の電流の電流値は、前記第３の光電変換素子に照射された光の照度と、前記第１の配線に印加された電位と、に対応し、
前記第８のトランジスタのソースまたはドレインの一方には、第４の電流が流れ、
前記第４の電流の電流値は、前記第４の光電変換素子に照射された光の照度と、前記第２の配線に印加された電位と、に対応し、
前記第２の回路は、前記第１の電流を基に、第５の電流を生成する機能を有し、
前記第２の回路は、前記第２の電流を基に、第６の電流を生成する機能を有し、
前記第２の回路は、前記第３の電流を基に、第７の電流を生成する機能を有し、
前記第２の回路は、前記第４の電流を基に、第８の電流を生成する機能を有することを特徴とする撮像装置。
【請求項１３】
請求項１２において、
前記第５の電流の電流値は、前記第１の光電変換素子に照射された光の照度に対応する電位と、前記第１の配線に印加された電位と、の積に対応し、
前記第６の電流の電流値は、前記第２の光電変換素子に照射された光の照度に対応する電位と、前記第２の配線に印加された電位と、の積に対応し、
前記第７の電流の電流値は、前記第３の光電変換素子に照射された光の照度に対応する電位と、前記第１の配線に印加された電位と、の積に対応し、
前記第８の電流の電流値は、前記第４の光電変換素子に照射された光の照度に対応する電位と、前記第２の配線に印加された電位と、の積に対応することを特徴とする撮像装置。
【請求項１４】
請求項９乃至１３のいずれか一項において、
前記第１乃至第４の光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
【請求項１５】
請求項９乃至１４のいずれか一項において、
前記第１のトランジスタのチャネル形成領域と、前記第３のトランジスタのチャネル形成領域と、前記第５のトランジスタのチャネル形成領域と、前記第７のトランジスタのチャネル形成領域と、は金属酸化物を有し、
前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
【請求項１６】
請求項９乃至１４のいずれか一項において、
前記撮像装置は、第５の画素と、第６の画素と、を有し、
前記第５の画素および前記第６の画素は、前記第１の画素と同一行に設けられ、
前記第５の画素は、第５の光電変換素子を有し、
前記第６の画素は、第６の光電変換素子を有し、
前記第５の画素は、前記第１の配線と電気的に接続され、
前記第６の画素は、前記第２の配線と電気的に接続され、
前記第５の画素および前記第６の画素は、遮光されていることを特徴とする撮像装置。
【請求項１７】
請求項１６において、
前記第５の光電変換素子および前記第６の画素は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
【請求項１８】
請求項１乃至１７のいずれか一項に記載の撮像装置と、
表示装置と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像装置および電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として金属酸化物が注目されている。
【０００５】
例えば、金属酸化物として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、特許文献３では、金属酸化物を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が開示されている。
【０００７】
また、画像処理等を行う際、アナログデータをデジタルデータに変換してから演算処理を行うと、膨大な量の演算処理を実行する必要があり、演算処理に要する時間を抑えることが難しい。そこで、ニューロンを基本的な素子とする脳において実行されるアナログデータの情報処理と同様に、アナログデータをデジタルデータに変換することなく、演算処理を行う各種の方法が提案されている。
【０００８】
下記の特許文献４には、独立した非線形変換演算と重み付け演算とを同時に実行することができる演算回路について開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９７１１号公報
【特許文献４】特開２００４−１１０４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
撮像装置で撮像した画像に画像処理等を施す場合、撮像装置の各画素に保持された撮像データを読み出して、Ａ／Ｄ変換によりデジタルデータに変換して撮像装置から出力し、当該デジタルデータに対して、専用の画像処理回路で画像処理を施す。したがって、撮像装置におけるＡ／Ｄ変換、専用の画像処理回路におけるデジタル演算処理等、膨大な電力を消費しながら画像処理を実行することになる。
【００１１】
したがって、本発明の一態様は、アナログデータの演算処理を実行できる撮像装置を提供することを課題の一つとする。または、本発明の一態様は、低消費電力の撮像装置を提供することを課題の一つとする。または、本発明の一態様は、高速に動作する撮像装置を提供することを課題の一つとする。または、本発明の一態様は、新規な撮像装置を提供することを課題の一つとする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の画素と、第２の画素と、ニューラルネットワークと、を有する撮像装置であって、第２の画素は、第１の画素と同一行かつ隣接する列に設けられ、第１の画素は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、をそれぞれ有し、第１の光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのゲートは、第１の容量素子の一方の電極と電気的に接続され、第２の画素は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、をそれぞれ有し、第２の光電変換素子の一方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのゲートは、第２の容量素子の一方の電極と電気的に接続され、撮像装置は、第１の容量素子に保持されたデータと、第２の容量素子に保持されたデータと、を基に、重みフィルタを用いて畳み込み処理を行う機能を有し、第１の容量素子の他方の電極と、第２の容量素子の他方の電極と、には、重みフィルタが有する重み係数に対応した電位が印加される撮像装置である。
【００１４】
また、上記態様において、撮像装置は、第１の回路を有し、重みフィルタは、第１の重み係数と、第２の重み係数と、を有し、第１の回路は、第１の容量素子の他方の電極に、第１の重み係数に対応する電位を印加する機能を有し、第１の回路は、第２の容量素子の他方の電極に、第２の重み係数に対応する電位を印加する機能を有してもよい。
【００１５】
また、上記態様において、撮像装置は、第２の回路を有し、第２のトランジスタのソースまたはドレインの一方には、第１の電流が流れ、第１の電流の電流値は、第１の光電変換素子に照射された光の照度と、第１の容量素子の他方の電極に印加された電位と、に対応し、第４のトランジスタのソースまたはドレインの一方には、第２の電流が流れ、第２の電流の電流値は、第２の光電変換素子に照射された光の照度と、第２の容量素子の他方の電極に印加された電位と、に対応し、第２の回路は、第１の電流を基に、第３の電流を生成する機能を有し、第２の回路は、第２の電流を基に、第４の電流を生成する機能を有してもよい。
【００１６】
また、上記態様において、第３の電流の電流値は、第１の光電変換素子に照射された光の照度に対応する電位と、第１の容量素子の他方の電極に印加された電位と、の積に対応し、第４の電流の電流値は、第２の光電変換素子に照射された光の照度に対応する電位と、第２の容量素子の他方の電極に印加された電位と、の積に対応してもよい。
【００１７】
また、上記態様において、第１の光電変換素子と、第２の光電変換素子と、は、光電変換層にセレンまたはセレンを含む化合物を有してもよい。
【００１８】
また、上記態様において、第１のトランジスタのチャネル形成領域と、第３のトランジスタのチャネル形成領域と、は金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有してもよい。
【００１９】
また、上記態様において、撮像装置は、第３の画素と、第４の画素と、を有し、第３の画素および第４の画素は、第１の画素と同一行に設けられ、第３の画素は、第３の光電変換素子を有し、第４の画素は、第４の光電変換素子を有し、第３の画素および第４の画素は、遮光されていてもよい。
【００２０】
また、上記態様において、第３の光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有してもよい。
【００２１】
また、本発明の一態様は、第１の画素と、第２の画素と、第３の画素と、第４の画素と、ニューラルネットワークと、を有する撮像装置であって、第２の画素は、第１の画素と同一行かつ隣接する列に設けられ、第３の画素は、第１の画素と同一行、かつｎ列分（ｎは２以上の整数）離れた位置に設けられ、第４の画素は、第２の画素と同一行、かつｎ列分（ｎは２以上の整数）離れた位置に設けられ、第１の画素は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、をそれぞれ有し、第１の光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのゲートは、第１の容量素子の一方の電極と電気的に接続され、第２の画素は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、をそれぞれ有し、第２の光電変換素子の一方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのゲートは、第２の容量素子の一方の電極と電気的に接続され、第３の画素は、第３の光電変換素子と、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、をそれぞれ有し、第３の光電変換素子の一方の電極は、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第６のトランジスタのゲートと電気的に接続され、第６のトランジスタのゲートは、第３の容量素子の一方の電極と電気的に接続され、第４の画素は、第４の光電変換素子と、第７のトランジスタと、第８のトランジスタと、第４の容量素子と、をそれぞれ有し、第４の光電変換素子の一方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第８のトランジスタのゲートと電気的に接続され、第８のトランジスタのゲートは、第４の容量素子の一方の電極と電気的に接続され、第１の容量素子の他方の電極と、第３の容量素子の他方の電極と、は、第１の配線と電気的に接続され、第２の容量素子の他方の電極と、第４の容量素子の他方の電極と、は、第２の配線と電気的に接続され、撮像装置は、ｎ列分の重み係数を有する重みフィルタを用いて、第１の容量素子に保持されたデータと、第２の容量素子に保持されたデータと、を基に第１の畳み込み処理を行う機能、および、第３の容量素子に保持されたデータと、第４の容量素子に保持されたデータと、を基に第２の畳み込み処理を行う機能を有し、第１の配線には、ｐ列目（ｐは１以上ｎ未満の整数）の重み係数である第１の重み係数に対応した電位が印加され、第２の配線には、ｐ＋１列目の重み係数である第２の重み係数に対応した電位が印加される撮像装置である。
【００２２】
また、上記態様において、第１の畳み込み処理と第２の畳み込み処理を並行して行う機能を有してもよい。
【００２３】
また、上記態様において、撮像装置は、第１の回路を有し、第１の回路は、第１の配線、および第２の配線と電気的に接続され、第１の回路は、第１の配線に、第１の重み係数に対応する電位を印加する機能を有し、第１の回路は、第２の配線に、第２の重み係数に対応する電位を印加する機能を有してもよい。
【００２４】
また、上記態様において、撮像装置は、第２の回路を有し、第２のトランジスタのソースまたはドレインの一方には、第１の電流が流れ、第１の電流の電流値は、第１の光電変換素子に照射された光の照度と、第１の配線に印加された電位と、に対応し、第４のトランジスタのソースまたはドレインの一方には、第２の電流が流れ、第２の電流の電流値は、第２の光電変換素子に照射された光の照度と、第２の配線に印加された電位と、に対応し、第６のトランジスタのソースまたはドレインの一方には、第３の電流が流れ、第３の電流の電流値は、第３の光電変換素子に照射された光の照度と、第１の配線に印加された電位と、に対応し、第８のトランジスタのソースまたはドレインの一方には、第４の電流が流れ、第４の電流の電流値は、第４の光電変換素子に照射された光の照度と、第２の配線に印加された電位と、に対応し、第２の回路は、第１の電流を基に、第５の電流を生成する機能を有し、第２の回路は、第２の電流を基に、第６の電流を生成する機能を有し、第２の回路は、第３の電流を基に、第７の電流を生成する機能を有し、第２の回路は、第４の電流を基に、第８の電流を生成する機能を有してもよい。
【００２５】
また、上記態様において、第５の電流の電流値は、第１の光電変換素子に照射された光の照度に対応する電位と、第１の配線に印加された電位と、の積に対応し、第６の電流の電流値は、第２の光電変換素子に照射された光の照度に対応する電位と、第２の配線に印加された電位と、の積に対応し、第７の電流の電流値は、第３の光電変換素子に照射された光の照度に対応する電位と、第１の配線に印加された電位と、の積に対応し、第８の電流の電流値は、第４の光電変換素子に照射された光の照度に対応する電位と、第２の配線に印加された電位と、の積に対応してもよい。
【００２６】
また、上記態様において、第１乃至第４の光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有してもよい。
【００２７】
また、上記態様において、第１のトランジスタのチャネル形成領域と、第３のトランジスタのチャネル形成領域と、第５のトランジスタのチャネル形成領域と、第７のトランジスタのチャネル形成領域と、は金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有してもよい。
【００２８】
また、上記態様において、撮像装置は、第５の画素と、第６の画素と、を有し、第５の画素および第６の画素は、第１の画素と同一行に設けられ、第５の画素は、第５の光電変換素子を有し、第６の画素は、第６の光電変換素子を有し、第５の画素は、第１の配線と電気的に接続され、第６の画素は、第２の配線と電気的に接続され、第５の画素および第６の画素は、遮光されていてもよい。
【００２９】
また、上記態様において、第５の光電変換素子および第６の画素は、光電変換層にセレンまたはセレンを含む化合物を有してもよい。
【００３０】
また、本発明の一態様の撮像装置と、表示装置と、を有する電子機器も本発明の一態様である。
【発明の効果】
【００３１】
本発明の一態様により、アナログデータの演算処理を実行できる撮像装置を提供することができる。または、本発明の一態様により、低消費電力の撮像装置を提供することができる。または、本発明の一態様により、高速に動作する撮像装置を提供することができる。または、本発明の一態様により、新規な撮像装置を提供することができる。
【００３２】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００３３】
【図１】撮像装置の構成例を説明するブロック図。
【図２】画素の構成例を説明する回路図。
【図３】撮像装置の構成例を説明する図。
【図４】撮像装置の動作例を説明するタイミングチャート。
【図５】フィルタの構成例を説明する図。
【図６】畳み込み処理の一例を説明する図。
【図７】アナログ処理回路の構成例を説明する図。
【図８】階層型の人工ニューラルネットワークの一例を示す図。
【図９】階層型の人工ニューラルネットワークの一例を示す図。
【図１０】階層型の人工ニューラルネットワークの一例を示す図。
【図１１】回路の構成例を説明する図。
【図１２】回路の構成例を示すブロック図。
【図１３】積和演算回路の構成例を示すブロック図。
【図１４】プログラマブルスイッチについて説明するブロック図および回路図。
【図１５】回路の構成例を示すブロック図。
【図１６】回路の構成例を示すブロック図。
【図１７】回路の構成例を示すブロック図。
【図１８】画素の構成例を説明する回路図。
【図１９】画素の構成例を説明する回路図およびタイミングチャート。
【図２０】画素の動作例を説明するタイミングチャート。
【図２１】画素の構成例を説明する図。
【図２２】画素の構成例を説明する図。
【図２３】画素の構成例を説明する図。
【図２４】画素の構成例を説明する図。
【図２５】撮像装置を収めたパッケージおよびモジュールの斜視図。
【図２６】電子機器を説明する図。
【発明を実施するための形態】
【００３４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
【００３６】
本明細書において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３７】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００３８】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置である場合があり、または半導体装置を有している場合がある。
【００３９】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
【００４０】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型および各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子という場合がある。
【００４１】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００４２】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００４３】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４４】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００４５】
本明細書等において、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。
【００４６】
シナプスの結合（ニューロン同士の結合）の強度（重み係数ともいう。）は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」という場合がある。
【００４７】
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」または「認知」という場合がある。
【００４８】
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型等が挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する。
【００４９】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳということができる。また、ＯＳ  ＦＥＴ（またはＯＳトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００５０】
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【００５１】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【００５２】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【００５３】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【００５４】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【００５５】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【００５６】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
【００５７】
図１は、本発明の一態様の撮像装置である撮像装置１０を説明するブロック図である。撮像装置１０は、撮像用の画素Ｐがマトリクス状に配列された画素アレイ２１、画像処理用の参照画素ＰＲＥＦが配列された参照画素アレイ２３、アナログ処理回路２４、スイッチ回路３１、デコーダ２５、およびＡ／Ｄ変換回路２６を有する。なお、Ａ／Ｄ変換回路２６は、画像処理を行わない場合に使用する。したがって、Ａ／Ｄ変換回路２６は、画像処理を常に実行する構成とする場合には、省くこともできる。
【００５８】
本明細書等において、ａ行ｂ列目（ａ、ｂは１以上の整数）に配置された画素Ｐを、画素Ｐ［ａ，ｂ］と記載する。また、他の要素においても、ａ行ｂ列目に配置された当該要素を［ａ，ｂ］と記載する場合がある。
【００５９】
画素アレイ２１と参照画素アレイ２３は分離して図示しているが、画素Ｐおよび参照画素ＰＲＥＦを構成する回路は同一の形態である。したがって、マトリクス状に形成した複数の画素において、端部を参照画素アレイ２３として機能させ、それ以外の画素は画素アレイ２１として機能させればよい。また、参照画素アレイ２３は、遮光層１５で遮光された形態とする。
【００６０】
画素Ｐは、撮像データを取得し、保持する機能を有する。詳細は後述するが、画素Ｐは光電変換素子を有し、当該光電変換素子に照射された光の照度を基にした撮像データを取得し、保持することができる。
【００６１】
画素Ｐは、配線７５を介して、デコーダ２５と電気的に接続されている。図１では、画素Ｐ１行につき、２本の配線７５（配線７５＿１および配線７５＿２）が設けられた構成を示している。奇数列目の画素Ｐは配線７５＿１と電気的に接続され、偶数列目の画素Ｐは配線７５＿２と電気的に接続されている。なお、ａ行目の画素Ｐと電気的に接続された配線７５を、配線７５＿１［ａ］または配線７５＿２［ａ］等と記載して表現している。
【００６２】
本明細書等において、デコーダ２５を行デコーダという場合がある。
【００６３】
撮像装置１０が配線７５＿１および配線７５＿２を有する構成である場合、１行分の画素Ｐごとに、参照画素ＰＲＥＦ＿１および参照画素ＰＲＥＦ＿２が設けられる。つまり、参照画素ＰＲＥＦ＿１および参照画素ＰＲＥＦ＿２が、それぞれ画素Ｐと同じ行数だけ設けられる。参照画素ＰＲＥＦ＿１［ａ］は、配線７５＿１［ａ］と電気的に接続され、参照画素ＰＲＥＦ＿２［ａ］は、配線７５＿２［ａ］と電気的に接続されている。
【００６４】
なお、配線７５が、１行あたり３本設けられてもよい。この場合、配線７５として、配線７５＿１および配線７５＿２の他、配線７５＿３が設けられる。また、参照画素ＰＲＥＦ＿１および参照画素ＰＲＥＦ＿２の他、参照画素ＰＲＥＦ＿３が設けられる。配線７５＿１は、例えば３の倍数列＋１列目（１列目、４列目等）の画素Ｐ、および画素ＰＲＥＦ＿１と電気的に接続され、配線７５＿２は、例えば３の倍数列＋２列目（２列目、５列目等）の画素Ｐ、および画素ＰＲＥＦ＿２と電気的に接続され、配線７５＿３は、例えば３の倍数列目（３列目、６列目等）の画素Ｐ、および画素ＰＲＥＦ＿３と電気的に接続されている。また、配線７５が、１行あたり４本以上設けられてもよい。
【００６５】
配線７５が１行あたりｎ本（ｎは２以上の整数）設けられた場合、つまり配線７５＿１乃至配線７５＿ｎが設けられた場合は、参照画素ＰＲＥＦ＿１乃至参照画素ＰＲＥＦ＿ｎが設けられる。この場合、ｃを０以上の整数として、（ｎ×ｃ＋１）列目の画素Ｐ、および参照画素ＰＲＥＦ＿１は配線７５＿１と電気的に接続され、（ｎ×ｃ＋２）列目の画素Ｐ、および参照画素ＰＲＥＦ＿２は配線７５＿２と電気的に接続され、（ｎ×ｃ＋ｎ）列目の画素Ｐ、および参照画素ＰＲＥＦ＿ｎは配線７５＿ｎと電気的に接続されている。ｎの値は、後述する重みフィルタの幅と等しくすることができる。
【００６６】
画素Ｐは、配線７７を介して、アナログ処理回路２４およびＡ／Ｄ変換回路２６と電気的に接続されている。なお、ｂ列目に配置された画素Ｐと電気的に接続された配線７７ｂを、配線７７［ｂ］と記載する。また、アナログ処理回路２４は、配線７７と同じ列数の配線８２を介して、スイッチ回路３１と電気的に接続されている。なお、配線７７［ｂ］に対応する配線８２を、配線８２［ｂ］と記載する。
【００６７】
図１において、配線７７と配線８２を別の配線として記載しているが、配線７７と配線８２が接続されていてもよい。
【００６８】
参照画素ＰＲＥＦは、詳細は後述するが、画素Ｐから出力されるデータに対して処理を行うために必要なデータを取得し、保持する機能を有する。参照画素ＰＲＥＦは光電変換素子を有するが、前述のように、参照画素アレイ２３は遮光層１５で遮光されているので、参照画素ＰＲＥＦに保持されるデータは外光の照度に依存しないデータとすることができる。
【００６９】
参照画素ＰＲＥＦ＿１は、配線７８＿１を介してアナログ処理回路２４と電気的に接続されている。参照画素ＰＲＥＦ＿２は、配線７８＿２を介してアナログ処理回路２４と電気的に接続されている。なお、撮像装置１０が参照画素ＰＲＥＦ＿１乃至参照画素ＰＲＥＦ＿ｎを有する場合、参照画素ＰＲＥＦ＿１乃至参照画素ＰＲＥＦ＿ｎは、それぞれ配線７８＿１乃至配線７８＿ｎを介してアナログ処理回路２４と電気的に接続されている。
【００７０】
デコーダ２５は、信号を生成して、配線７５を介して画素Ｐおよび画素ＰＲＥＦに供給する機能を有する。デコーダ２５が生成した信号を画素Ｐに供給することにより、それぞれの画素Ｐから、保持された撮像データの電位とデコーダ２５が生成した信号の電位との積を含む電流Ｉを、配線７７に流すことができる。なお、ｂ列目の配線７７［ｂ］に流れる電流Ｉを、電流Ｉ［ｂ］と記載する。電流Ｉ［ｂ］の電流値は、ｂ列目に配置された画素Ｐに流れる電流の合計値とすることができる。また、デコーダ２５が生成した信号を参照画素ＰＲＥＦに供給することにより、それぞれの画素ＰＲＥＦから、保持されたデータの電位とデコーダ２５が生成した信号の電位に対応する電流ＩＲＥＦを、配線７８に流すことができる。例えば、配線７８＿１に流れる電流ＩＲＥＦ＿１の電流値は、すべての参照画素ＰＲＥＦ＿１に流れる電流の合計値とすることができる。また、配線７８＿２に流れる電流ＩＲＥＦ＿２の電流値は、すべての参照画素ＰＲＥＦ＿２に流れる電流の合計値とすることができる。なお、撮像装置１０が参照画素ＰＲＥＦ＿１乃至参照画素ＰＲＥＦ＿ｎを有する場合、電流ＩＲＥＦ＿１乃至電流ＩＲＥＦ＿ｎの電流値は、それぞれすべての参照画素ＰＲＥＦ＿１乃至参照画素ＰＲＥＦ＿ｎに流れる電流の合計値とすることができる。
【００７１】
デコーダ２５は、ニューラルネットワークを用いて構成することができる。この場合、配線７５に入力される信号は、重み係数とすることができる。例えば、デコーダ２５は、畳み込みニューラルネットワーク（ＣＮＮ）を用いて構成することができる。この場合、画素Ｐに保持された撮像データに対し、重み係数を用いて特徴抽出を行い、エッジ検出処理等の画像処理を行うことができる。ニューラルネットワークが学習を行って重み係数を更新することにより、画像処理を行う際の推論の精度が向上し、より正確に画像処理を行うことができるようになる。
【００７２】
アナログ処理回路２４は、電流Ｉに対して、電流ＩＲＥＦを用いて処理等を行う機能を有する。また、アナログ処理回路２４は、処理を行った電流に対応する画像データを、配線８２を介して出力する機能を有する。詳細は後述するが、アナログ処理回路２４は電流ＩＲＥＦから電流Ｉを引き、さらにオフセット補正を行った電流を、配線８２に流すことができる。なお、ｂ列目の配線８２［ｂ］に流れる電流を、電流ＩＯ［ｂ］と記載する。電流ＩＯ［ｂ］は、電流Ｉ［ｂ］に対して処理を行った電流である。
【００７３】
スイッチ回路３１は、結線する配線８２を選択する機能を有する。例えば、配線８２［１］と配線８２［２］を結線し、配線８２［３］と配線８２［４］を結線することができる。この場合、スイッチ回路３１から出力される電流の電流値は、電流ＩＯ［１］と電流ＩＯ［２］の合計値、および電流ＩＯ［３］と電流ＩＯ［４］の合計値とすることができる。また、例えば配線８２［２］と配線８２［３］を結線することができる。この場合、スイッチ回路３１から出力される電流の電流値は、電流ＩＯ［２］と電流ＩＯ［３］の合計値とすることができる。なお、スイッチ回路３１から出力される電流は、表示装置等、撮像装置１０の外部に設けられた機器に出力することができる。
【００７４】
Ａ／Ｄ変換回路２６は、画素Ｐから配線７７に出力された画像データに対してＡ／Ｄ変換を行う機能を有する。また、Ａ／Ｄ変換回路２６は、Ａ／Ｄ変換を行った画像データを、表示装置等、撮像装置１０の外部に設けられた機器に出力する機能を有する。前述のように、Ａ／Ｄ変換回路２６は画像処理を行わない場合に使用することができる。
【００７５】
図２は、画素アレイ２１および参照画素アレイ２３の具体的な構成例を示す回路図である。なお、参照画素アレイ２３は、参照画素ＰＲＥＦ＿１および参照画素ＰＲＥＦ＿２を有し、画素ＰＲＥＦ＿１は配線７５＿１と電気的に接続され、画素ＰＲＥＦ＿２は配線７５＿２と電気的に接続されている。画素Ｐ、参照画素ＰＲＥＦ＿１および参照画素ＰＲＥＦ＿２は、光電変換素子６０、トランジスタ４１、トランジスタ４２、トランジスタ４３および容量素子６３を有する。
【００７６】
光電変換素子６０の一方の電極は、トランジスタ４１のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ４１のソースまたはドレインの他方は、トランジスタ４２のソースまたはドレインの一方、トランジスタ４３のゲート、および容量素子６３の一方の電極と電気的に接続されている。なお、トランジスタ４１のソースまたはドレインの他方、トランジスタ４２のソースまたはドレインの一方、トランジスタ４３のゲート、および容量素子６３の一方の電極が電気的に接続されているノードをノードＮ（参照画素ＰＲＥＦ＿１においてはノードＮＲＥＦ＿１、参照画素ＰＲＥＦ＿２においてはノードＮＲＥＦ＿２）とする。
【００７７】
ここで、光電変換素子６０の他方の電極は、配線ＶＰＤに電気的に接続され、トランジスタ４２のソースまたはドレインの他方は、配線ＶＰＲに電気的に接続され、トランジスタ４３のソースまたはドレインの一方は、配線ＶＯに電気的に接続されている。なお、図２に示す構成例では、光電変換素子６０の一方の電極はカソードであり、光電変換素子６０の他方の電極はアノードである。
【００７８】
配線ＶＰＤ、配線ＶＰＲおよび配線ＶＯは、電源線としての機能を有し、例えば、配線ＶＰＤおよび配線ＶＯは低電源電位線、配線ＶＰＲは高電源電位線としての機能を有する。また、配線ＴＸは、トランジスタ４１のゲートと電気的に接続され、配線ＰＲは、トランジスタ４２のゲートと電気的に接続されている。配線ＴＸおよび配線ＰＲは、トランジスタのオンオフを制御する信号線としての機能を有する。
【００７９】
また、容量素子６３の他方の電極は、配線７５＿１または配線７５＿２と電気的に接続され、トランジスタ４３のソースまたはドレインの他方は、配線７７（参照画素ＰＲＥＦ＿１においては配線７８＿１、参照画素ＰＲＥＦ＿２においては配線７８＿２）と電気的に接続されている。配線７５＿１および配線７５＿２は、ノードＮ、ノードＮＲＥＦ＿１またはノードＮＲＥＦ＿２に任意の電位、例えば重み係数に対応する電位を供給するための信号線としての機能を有する。また、配線７７はノードＮの電位に従った信号電流を、配線７８＿１はノードＮＲＥＦ＿１の電位に従った信号電流を、配線７８＿２はノードＮＲＥＦ＿２の電位に従った信号電流をそれぞれトランジスタ４３に流すための信号線としての機能を有する。配線７５＿１および配線７５＿２は、ワード線としての機能を有することができ、配線７７、配線７８＿１および配線７８＿２は、出力線としての機能を有することができる。
【００８０】
ここで、トランジスタ４１は、光電変換素子６０の出力に応じてノードＮ、ノードＮＲＥＦ＿１またはノードＮＲＥＦ＿２の電位を制御するための転送トランジスタとしての機能を有する。また、トランジスタ４２は、ノードＮ、ノードＮＲＥＦ＿１またはノードＮＲＥＦ＿２の電位を初期化するリセットトランジスタとしての機能を有する。また、トランジスタ４３は、ノードＮ、ノードＮＲＥＦ＿１またはノードＮＲＥＦ＿２の電位に応じた出力を行う増幅トランジスタとしての機能を有する。
【００８１】
トランジスタ４１およびトランジスタ４２として、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタという）を用いることが好ましい。ＯＳトランジスタは極めて低いオフ電流特性を示し、チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。
【００８２】
したがって、トランジスタ４１およびトランジスタ４２にＯＳトランジスタを用いれば、その低いオフ電流特性によって、ノードＮ、ノードＮＲＥＦ＿１またはノードＮＲＥＦ＿２で電荷を保持できる期間を極めて長くすることができる。このため、回路構成および動作方法を複雑にすることなく、画素Ｐが取得した撮像データを基にした演算処理を行うことができる。
【００８３】
なお、トランジスタ４３として、増幅特性が優れたトランジスタを用いることが好ましいため、オン電流が高いトランジスタであることが好ましい。したがって、トランジスタ４３には、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタという）を適用することが好ましい。なお、トランジスタ４３にＯＳトランジスタを用いてもよい。トランジスタ４３をＯＳトランジスタとした場合、画素Ｐが有するトランジスタをすべてＯＳトランジスタとすることができるため、撮像装置１０の作製工程を簡易化することができる。
【００８４】
図２において、画素アレイ２１は、画素Ｐ［ｉ，ｊ］、画素Ｐ［ｉ，ｊ＋１］、画素Ｐ［ｉ，ｊ＋２］、画素Ｐ［ｉ，ｊ＋３］、画素Ｐ［ｉ＋１，ｊ］、画素Ｐ［ｉ＋１，ｊ＋１］、画素Ｐ［ｉ＋１，ｊ＋２］、画素Ｐ［ｉ＋１，ｊ＋３］の２行４列で例示している（ｉ、ｊは１以上の整数）。この場合において、画素Ｐ［ｉ，ｊ］が有する容量素子６３の他方の電極、および画素Ｐ［ｉ，ｊ＋２］が有する容量素子６３の他方の電極には、配線７５＿１［ｉ］が電気的に接続されている。また、画素Ｐ［ｉ，ｊ＋１］が有する容量素子６３の他方の電極、および画素Ｐ［ｉ，ｊ＋３］が有する容量素子６３の他方の電極には、配線７５＿２［ｉ］が電気的に接続されている。また、画素Ｐ［ｉ＋１，ｊ］が有する容量素子６３の他方の電極、および画素Ｐ［ｉ＋１，ｊ＋２］が有する容量素子６３の他方の電極には、配線７５＿１［ｉ＋１］が電気的に接続されている。また、画素Ｐ［ｉ＋１，ｊ＋１］が有する容量素子６３の他方の電極、および画素Ｐ［ｉ＋１，ｊ＋３］が有する容量素子６３の他方の電極には、配線７５＿２［ｉ＋１］が電気的に接続されている。
【００８５】
また、参照画素アレイ２３は、参照画素ＰＲＥＦ＿１［ｉ］、参照画素ＰＲＥＦ＿１［ｉ＋１］、参照画素ＰＲＥＦ＿２［ｉ］、および参照画素ＰＲＥＦ＿２［ｉ＋１］の２行２列で例示している。
【００８６】
ここで、配線ＶＰＤ、配線ＶＰＲおよび配線ＶＯから電位が供給され、配線ＴＸ、配線ＰＲ、配線７５＿１［ｉ］、配線７５＿２［ｉ］、配線７５＿１［ｉ＋１］、および配線７５＿２［ｉ＋１］から信号が供給されると、配線７７［ｊ］、配線７７［ｊ＋１］、配線７７［ｊ＋２］、配線７７［ｊ＋３］に、ノードＮの電位に対応する電流Ｉが流れ、配線７８＿１に、ノードＮＲＥＦ＿１の電位に対応する電流ＩＲＥＦ＿１が流れ、配線７８＿２に、ノードＮＲＥＦ＿２の電位に対応する電流ＩＲＥＦ＿２が流れる。
【００８７】
具体的には、配線７７［ｊ］に、ノードＮ［ｉ，ｊ］の電位、およびノードＮ［ｉ＋１，ｊ］の電位に対応する電流Ｉ［ｊ］が流れる。また、配線７７［ｊ＋１］に、ノードＮ［ｉ，ｊ＋１］の電位、およびノードＮ［ｉ＋１，ｊ＋１］の電位に対応する電流Ｉ［ｊ＋１］が流れる。また、配線７７［ｊ＋２］に、ノードＮ［ｉ，ｊ＋２］の電位、およびノードＮ［ｉ＋１，ｊ＋２］の電位に対応する電流Ｉ［ｊ＋２］が流れる。また、配線７７［ｊ＋３］に、ノードＮ［ｉ，ｊ＋３］の電位、およびノードＮ［ｉ＋１，ｊ＋３］の電位に対応する電流Ｉ［ｊ＋３］が流れる。また、配線７８＿１に、ノードＮＲＥＦ＿１［ｉ］の電位、およびノードＮＲＥＦ＿１［ｉ＋１］の電位に対応する電流ＩＲＥＦが流れる。また、配線７８＿２に、ノードＮＲＥＦ＿２［ｉ］の電位、およびノードＮＲＥＦ＿２［ｉ＋１］の電位に対応する電流ＩＲＥＦが流れる。
【００８８】
ノードＮ［ｉ，ｊ］の電位、ノードＮ［ｉ，ｊ＋２］の電位、およびノードＮＲＥＦ＿１［ｉ］の電位は、撮像データおよび配線７５＿１［ｉ］の電位に対応する電位となる。ノードＮ［ｉ，ｊ＋１］の電位、ノードＮ［ｉ，ｊ＋３］の電位、およびノードＮＲＥＦ＿２［ｉ］の電位は、撮像データおよび配線７５＿２［ｉ］の電位に対応する電位となる。ノードＮ［ｉ＋１，ｊ］の電位、ノードＮ［ｉ＋１，ｊ＋２］の電位、およびノードＮＲＥＦ＿１［ｉ＋１］は、撮像データおよび配線７５＿１［ｉ＋１］の電位に対応する電位となる。ノードＮ［ｉ＋１，ｊ＋１］の電位、ノードＮ［ｉ＋１，ｊ＋３］、およびノードＮＲＥＦ＿２［ｉ＋１］の電位は、撮像データおよび配線７５＿２［ｉ＋１］の電位に対応する電位となる。
【００８９】
前述のように、参照画素ＰＲＥＦ＿１［ｉ］、参照画素ＰＲＥＦ＿１［ｉ＋１］、参照画素ＰＲＥＦ＿２［ｉ］、および参照画素ＰＲＥＦ＿２［ｉ＋１］は遮光されており、光電変換素子６０には光が当たらない構成とする。これにより、ノードＮＲＥＦ＿１［ｉ］の電位、ノードＮＲＥＦ＿２［ｉ］の電位、ノードＮＲＥＦ＿１［ｉ＋１］の電位、およびノードＮＲＥＦ［ｉ＋１］の電位は、外光の照度に依存しない電位とすることができる。つまり、電流ＩＲＥＦ＿１および電流ＩＲＥＦ＿２は、外光の照度に依存しない電流値とすることができる。
【００９０】
図３は、図２に示すように画素アレイ２１が画素Ｐ［ｉ，ｊ］乃至画素Ｐ［ｉ＋１，ｊ＋３］を有する場合における、画素アレイ２１の構成例を示すブロック図、およびスイッチ回路３１の構成例を示す回路図である。なお、図３には、アナログ処理回路２４も示している。
【００９１】
スイッチ回路３１は、トランジスタ８１＿１［ｊ］、トランジスタ８１＿１［ｊ＋１］、トランジスタ８１＿１［ｊ＋２］、トランジスタ８１＿１［ｊ＋３］、トランジスタ８１＿２［ｊ］、トランジスタ８１＿２［ｊ＋１］、トランジスタ８１＿２［ｊ＋２］、およびトランジスタ８１＿２［ｊ＋３］を有する。なお、図３ではトランジスタ８１＿１［ｊ］乃至トランジスタ８１＿１［ｊ＋３］、およびトランジスタ８１＿２［ｊ］乃至トランジスタ８１＿２［ｊ＋３］はすべてｎチャネル型トランジスタとしているが、ｐチャネル型トランジスタとしてもよいし、ＣＭＯＳトランジスタとしてもよい。また、トランジスタ８１＿１［ｊ］乃至トランジスタ８１＿１［ｊ＋３］、およびトランジスタ８１＿２［ｊ］乃至トランジスタ８１＿２［ｊ＋３］は、スイッチとしての機能を有していればトランジスタとしなくてもよい。
【００９２】
配線８２［ｊ］は、アナログ処理回路２４の他、トランジスタ８１＿１［ｊ］のソースまたはドレインの一方、およびトランジスタ８１＿２［ｊ］のソースまたはドレインの一方と電気的に接続されている。配線８２［ｊ＋１］は、アナログ処理回路２４の他、トランジスタ８１＿１［ｊ＋１］のソースまたはドレインの一方、およびトランジスタ８１＿２［ｊ＋１］のソースまたはドレインの一方と電気的に接続されている。配線８２［ｊ＋２］は、アナログ処理回路２４の他、トランジスタ８１＿１［ｊ＋２］のソースまたはドレインの一方、およびトランジスタ８１＿２［ｊ＋２］のソースまたはドレインの一方と電気的に接続されている。配線８２［ｊ＋３］は、アナログ処理回路２４の他、トランジスタ８１＿１［ｊ＋３］のソースまたはドレインの一方、およびトランジスタ８１＿２［ｊ＋３］のソースまたはドレインの一方と電気的に接続されている。
【００９３】
配線８０［１］は、トランジスタ８１＿１［ｊ］のソースまたはドレインの他方、トランジスタ８１＿１［ｊ＋１］のソースまたはドレインの他方、トランジスタ８１＿２［ｊ＋１］のソースまたはドレインの他方、およびトランジスタ８１＿２［ｊ＋２］のソースまたはドレインの他方と電気的に接続されている。配線８０［２］は、トランジスタ８１＿１［ｊ＋２］のソースまたはドレインの他方、トランジスタ８１＿１［ｊ＋３］のソースまたはドレインの他方、およびトランジスタ８１＿２［ｊ＋３］のソースまたはドレインの他方と電気的に接続されている。
【００９４】
配線７１＿１は、トランジスタ８１＿１［ｊ］乃至トランジスタ８１＿１［ｊ＋３］のゲートと電気的に接続されている。配線７１＿２は、トランジスタ８１＿２［ｊ］乃至トランジスタ８１＿２［ｊ＋３］のゲートと電気的に接続されている。
【００９５】
また、図示しないが、トランジスタ８１＿２［ｊ＋４］のソースまたはドレインの一方は、配線７７［ｊ＋４］と電気的に接続され、トランジスタ８１＿２［ｊ＋４］のソースまたはドレインの他方は、配線８０［２］と電気的に接続されている。また、配線７１＿２は、トランジスタ８１＿２［ｊ＋４］のゲートと電気的に接続されている。
【００９６】
配線７１＿１は、トランジスタ８１＿１のオンオフを制御する信号線としての機能を有する。配線７１＿２は、トランジスタ８１＿２のオンオフを制御する信号線としての機能を有する。トランジスタ８１＿１をオンとした場合、配線８２［ｊ］と配線８２［ｊ＋１］が結線され、配線８０［１］を流れる電流ＩＴ［１］の電流値は、電流ＩＯ［ｊ］と電流ＩＯ［ｊ＋１］の合計値となる。また、配線８２［ｊ＋２］と配線８２［ｊ＋３］が結線され、配線８０［２］を流れる電流ＩＴ［２］の電流値は、電流ＩＯ［ｊ＋２］と電流ＩＯ［ｊ＋３］の合計値となる。トランジスタ８１＿２をオンとした場合、配線８２［ｊ＋１］と配線８２［ｊ＋２］が結線され、配線８０［１］を流れる電流ＩＴ［１］の電流値は、電流ＩＯ［ｊ＋１］と電流ＩＯ［ｊ＋２］の合計値となる。また、配線８２［ｊ＋３］と配線８２［ｊ＋４］が結線され、配線８０［２］を流れる電流ＩＴ［２］の電流値は、電流ＩＯ［ｊ＋３］と電流ＩＯ［ｊ＋４］の合計値となる。なお、配線８２［ｊ＋４］を流れる電流ＩＯ［ｊ＋４］は図示していない。
【００９７】
上記のように、トランジスタ８１＿１のオンオフ、およびトランジスタ８１＿２のオンオフを制御することにより、配線８０［１］を介して撮像装置１０の外部に出力される電流ＩＴ［１］、および配線８０［２］を介して撮像装置１０の外部に出力される電流ＩＴ［２］を、必要に応じて変更することができる。
【００９８】
次に、撮像装置１０の動作方法の一例を、図４乃至図６を用いて説明する。なお、トランジスタ４１乃至トランジスタ４３はすべてｎチャネル型トランジスタとする。また、配線ＶＰＤは低電位、配線ＶＰＲは高電位、配線ＶＯは低電位とする。トランジスタ４１乃至トランジスタ４３のすべてまたは一部を例えばｐチャネル型とした場合であっても、高電位と低電位を適宜入れ替えること等により、撮像装置１０の動作方法の一例は、図４乃至図６を参照することができる。
【００９９】
本明細書において、低電位とは、例えば接地電位とすることができる。
【０１００】
図４は、撮像装置１０の動作方法の一例を示すタイミングチャートである。なお、図４では、ノードＮＲＥＦ＿１［ｉ］、ノードＮＲＥＦ＿２［ｉ］、ノードＮＲＥＦ＿１［ｉ＋１］、およびノードＮＲＥＦ＿２［ｉ＋１］の電位をまとめて“ＮＲＥＦ”として表している。以降の説明においても、ノードＮＲＥＦ＿１［ｉ］、ノードＮＲＥＦ＿２［ｉ］、ノードＮＲＥＦ＿１［ｉ＋１］、およびノードＮＲＥＦ＿２［ｉ＋１］をまとめてノードＮＲＥＦと記載する場合がある。また、参照画素ＰＲＥＦ＿１［ｉ］、参照画素ＰＲＥＦ＿２［ｉ＋１］、参照画素ＰＲＥＦ＿１［ｉ＋１］、および参照画素ＰＲＥＦ＿２［ｉ＋１］をまとめて参照画素ＰＲＥＦと記載する場合がある。
【０１０１】
図４において、時刻Ｔ０１乃至時刻Ｔ０３は、画素Ｐおよび参照画素ＰＲＥＦにより撮像データを取得する動作に相当する。時刻Ｔ０４乃至時刻Ｔ０７は、畳み込み処理を行う動作に相当する。畳み込み処理は、図５に示す重みフィルタＦＩＬを用いて行われる。重みフィルタＦＩＬは、重み係数Ｗ［１，１］、重み係数Ｗ［１，２］、重み係数Ｗ［２，１］、および重み係数Ｗ［２，２］を有する。つまり、重みフィルタＦＩＬは、２行２列分の重み係数Ｗを有する。以上より、重みフィルタＦＩＬは、高さ（行数）が２、幅（列数）が２の重みフィルタと言うことができる。
【０１０２】
図６（Ａ）は、時刻Ｔ０４乃至時刻Ｔ０５で行われる演算の一例を説明する図であり、図６（Ｂ）は、時刻Ｔ０６乃至時刻Ｔ０７で行われる演算の一例を説明する図である。
【０１０３】
時刻Ｔ０１乃至時刻Ｔ０２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。このとき、ノードＮおよびノードＮＲＥＦの電位は配線ＶＰＲの電位（ＶＨ）に設定される。なお、時刻Ｔ０１乃至時刻Ｔ０２において、配線７５＿１［ｉ］、配線７５＿２［ｉ］、配線７５＿１［ｉ＋１］、配線７５＿２［ｉ＋１］、配線７１＿１、および配線７１＿２は、例えば低電位とすることができる。
【０１０４】
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＰＲを低電位とすることにより、トランジスタ４２をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮの電位は低下する。なお、光電変換素子６０に照射する光の照度が高い程、ノードＮの電位は大きく低下する。
【０１０５】
なお、参照画素ＰＲＥＦにおいて、光電変換素子６０は遮光されているため、理想的にはノードＮＲＥＦの電位はＶＨに保持される。しかしながら、実際には光電変換素子６０には暗電流が流れるため、ノードＮＲＥＦの電位はＶＨより僅かながら低下する。ただし、画素ＰにおけるノードＮでも同様の暗電流による電位低下は発生する。また、画素ＰにおけるノードＮと、参照画素ＰＲＥＦにおけるノードＮＲＥＦとの電位差が出力データに寄与するため、上記暗電流による低下分を相殺する。したがって、明示的に考慮しなくてもよい。
【０１０６】
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＴＸを低電位とすることにより、トランジスタ４１をオフとする。これにより、撮像データの取得が完了し、ノードＮの電位が保持される。ノードＮ［ｉ，ｊ］の電位はＶＨ−ＶＩＤ［ｉ，ｊ］に保持され、ノードＮ［ｉ，ｊ＋１］の電位はＶＨ−ＶＩＤ［ｉ，ｊ＋１］に保持され、ノードＮ［ｉ，ｊ＋２］の電位はＶＨ−ＶＩＤ［ｉ，ｊ＋２］に保持され、ノードＮ［ｉ，ｊ＋３］の電位はＶＨ−ＶＩＤ［ｉ，ｊ＋３］に保持され、ノードＮ［ｉ＋１，ｊ］の電位はＶＨ−ＶＩＤ［ｉ＋１，ｊ］に保持され、ノードＮ［ｉ＋１，ｊ＋１］の電位はＶＨ−ＶＩＤ［ｉ＋１，ｊ＋１］に保持され、ノードＮ［ｉ＋１，ｊ＋２］の電位はＶＨ−ＶＩＤ［ｉ＋１，ｊ＋２］に保持され、ノードＮ［ｉ＋１，ｊ＋３］の電位はＶＨ−ＶＩＤ［ｉ＋１，ｊ＋３］に保持される。ここで、ＶＩＤ［ｉ，ｊ］乃至ＶＩＤ［ｉ＋１，ｊ＋３］は、それぞれ配線ＰＲを低電位としてから、配線ＴＸを低電位とするまでにおける、ノードＮ［ｉ，ｊ］乃至ノードＮ［ｉ＋１，ｊ＋３］の電位降下分を表す。
【０１０７】
時刻Ｔ０４乃至時刻Ｔ０５において、配線７１＿１を高電位とすることにより、トランジスタ８１＿１をオンとする。配線７５＿１［ｉ］を電位ＶＷ［１，１］とし、配線７５＿２［ｉ］を電位ＶＷ［１，２］とし、配線７５＿１［ｉ＋１］を電位ＶＷ［２，１］とし、配線７５＿２［ｉ＋１］を電位ＶＷ［２，２］とする。この場合、画素Ｐ［ｉ，ｊ］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ，ｊ］は、トランジスタが飽和領域で動作し、ノードＮの容量結合係数を１とすると、数式（１）で表すことができる。なお、電位ＶＷ［１，１］乃至電位ＶＷ［２，２］は、それぞれ図５に示すフィルタＦＩＬが有する重み係数Ｗ［１，１］乃至重み係数Ｗ［２，２］に対応する電位である。また、ｋは定数とし、Ｖｔｈはトランジスタ４３のしきい値電圧とする。
【０１０８】
【数１】
2018207273.tif 000003
【０１０９】
同様に、画素Ｐ［ｉ，ｊ＋１］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ，ｊ＋１］、画素Ｐ［ｉ＋１，ｊ］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ＋１，ｊ］、および画素Ｐ［ｉ＋１，ｊ＋１］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ＋１，ｊ＋１］は、それぞれ数式（２）乃至数式（４）で表すことができる。
【０１１０】
【数２】
2018207273.tif 000004
【０１１１】
【数３】
2018207273.tif 000005
【０１１２】
【数４】
2018207273.tif 000006
【０１１３】
画素Ｐ［ｉ，ｊ＋２］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ，ｊ＋２］、画素Ｐ［ｉ，ｊ＋３］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ，ｊ＋３］、画素Ｐ［ｉ＋１，ｊ＋２］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ＋１，ｊ＋２］、および画素Ｐ［ｉ＋１，ｊ＋３］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ＋１，ｊ＋３］も、上記と同様に求めることができる。
【０１１４】
また、画素ＰＲＥＦ＿１［ｉ］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流ＩＲＥＦ＿１［ｉ］、画素ＰＲＥＦ＿２［ｉ］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流ＩＲＥＦ＿２［ｉ］、画素ＰＲＥＦ＿１［ｉ＋１］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流ＩＲＥＦ＿１［ｉ＋１］、および画素ＰＲＥＦ＿２［ｉ＋１］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流ＩＲＥＦ＿２［ｉ＋１］は、それぞれ数式（５）乃至数式（８）で表すことができる。
【０１１５】
【数５】
2018207273.tif 000007
【０１１６】
【数６】
2018207273.tif 000008
【０１１７】
【数７】
2018207273.tif 000009
【０１１８】
【数８】
2018207273.tif 000010
【０１１９】
配線７７［ｊ］乃至配線７７［ｊ＋３］を流れる電流は、それぞれＩ［ｊ］＝Ｉ［ｉ，ｊ］＋Ｉ［ｉ＋１，ｊ］、Ｉ［ｊ＋１］＝Ｉ［ｉ，ｊ＋１］＋Ｉ［ｉ＋１，ｊ＋１］、Ｉ［ｊ＋２］＝Ｉ［ｉ，ｊ＋２］＋Ｉ［ｉ＋１，ｊ＋２］、Ｉ［ｊ＋３］＝Ｉ［ｉ，ｊ＋３］＋Ｉ［ｉ＋１，ｊ＋３］で表すことができる。また、配線７８＿１を流れる電流ＩＲＥＦ＿１＝ＩＲＥＦ＿１［ｉ］＋ＩＲＥＦ＿１［ｉ＋１］となり、配線７８＿２を流れる電流ＩＲＥＦ＿２＝ＩＲＥＦ＿２［ｉ］＋ＩＲＥＦ＿２［ｉ＋１］となる。上記電流Ｉ［ｊ］乃至電流Ｉ［ｊ＋３］に対して、アナログ処理回路２４は、電流ＩＲＥＦ＿１または電流ＩＲＥＦ＿２を用いて処理を行うことができる。具体的には、電流ＩＲＥＦから電流Ｉを引き、さらにオフセット補正を行うことができる。当該処理後の電流である電流ＩＯ［ｊ］乃至電流ＩＯ［ｊ＋３］は、それぞれ数式（９）乃至数式（１２）で表すことができる。なお、電流Ｉｏｆｆｓｅｔ［ｊ］乃至電流Ｉｏｆｆｓｅｔ［ｊ＋３］は、電流Ｉ［ｊ］乃至電流Ｉ［ｊ＋３］に対応するオフセット電流を表す。
【０１２０】
【数９】
2018207273.tif 000011
【０１２１】
【数１０】
2018207273.tif 000012
【０１２２】
【数１１】
2018207273.tif 000013
【０１２３】
【数１２】
2018207273.tif 000014
【０１２４】
また、トランジスタ８１＿１がオンとなっており、トランジスタ８１＿２がオフとなっているので、配線８０［１］を流れる電流ＩＴ［１］＝ＩＯ［ｊ］＋ＩＯ［ｊ＋１］、配線８０［２］を流れる電流ＩＴ［２］＝ＩＯ［ｊ＋２］＋ＩＯ［ｊ＋３］となる。以上より、電流ＩＴ［１］は数式（１３）で表され、電流ＩＴ［２］は数式（１４）で表される。
【０１２５】
【数１３】
2018207273.tif 000015
【０１２６】
【数１４】
2018207273.tif 000016
【０１２７】
時刻Ｔ０４乃至時刻Ｔ０５において行う演算について、図６（Ａ）を用いて説明する。図６（Ａ）において、画素Ｐ［ｉ，ｊ］乃至画素Ｐ［ｉ＋１，ｊ＋４］により保持された画像データを、それぞれ撮像データＩＤ［ｉ，ｊ］乃至撮像データＩＤ［ｉ＋１，ｊ＋４］と表す。つまり、撮像データＩＤ［ｉ，ｊ］乃至撮像データＩＤ［ｉ＋１，ｊ＋４］は、それぞれ電位ＶＨ−ＶＩＤ［ｉ，ｊ］乃至ＶＨ−ＶＩＤ［ｉ＋１，ｊ＋４］に対応する画像データである。なお、後述する図６（Ｂ）においても同様とする。
【０１２８】
図６（Ａ）に示すように、画素Ｐ［ｉ，ｊ］、画素Ｐ［ｉ，ｊ＋１］、画素Ｐ［ｉ＋１，ｊ］、および画素Ｐ［ｉ＋１，ｊ＋１］に対して、フィルタＦＩＬを用いた畳み込み処理を行うことにより、畳み込みデータＣＤ１を取得する。また、画素Ｐ［ｉ，ｊ＋２］、画素Ｐ［ｉ，ｊ＋３］、画素Ｐ［ｉ＋１，ｊ＋２］、および画素Ｐ［ｉ＋１，ｊ＋３］に対して、フィルタＦＩＬを用いた畳み込み処理を行うことにより、畳み込みデータＣＤ２を取得する。畳み込みデータＣＤ１は、数式（１５）で表すことができ、畳み込みデータＣＤ２は、数式（１６）で表すことができる。つまり、撮像データＩＤと重み係数Ｗを用いた積和演算を行うことができる。なお、畳み込みデータＣＤ１の取得と、畳み込みデータＣＤ２の取得は、並行して行うことができる。
【０１２９】
【数１５】
2018207273.tif 000017
【０１３０】
【数１６】
2018207273.tif 000018
【０１３１】
本明細書等において、畳み込みデータは、例えば画像データ、特に画像処理後の画像データとすることができる。
【０１３２】
時刻Ｔ０５乃至時刻Ｔ０６において、配線７５＿１［ｉ］、配線７５＿２［ｉ］、配線７５＿１［ｉ＋１］、配線７５＿２［ｉ＋１］を、例えば低電位とする。また、配線７１＿１を低電位とすることにより、トランジスタ８１をオフとする。これにより、図６（Ａ）に示す演算処理が完了する。
【０１３３】
時刻Ｔ０６乃至時刻Ｔ０７において、配線７１＿２を高電位とすることにより、トランジスタ８１＿２をオンとする。配線７５＿１［ｉ］を電位ＶＷ［１，２］とし、配線７５＿２［ｉ］を電位ＶＷ［１，１］とし、配線７５＿１［ｉ＋１］を電位ＶＷ［２，２］とし、配線７５＿２［ｉ＋１］を電位ＶＷ［２，１］とする。この場合、画素Ｐ［ｉ，ｊ＋１］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流Ｉ［ｉ，ｊ＋１］は、数式（１７）で表すことができる。なお、数式（１）等と同様に、ｋは定数、Ｖｔｈはトランジスタ４３のしきい値電圧とし、トランジスタ４３は飽和領域で動作し、ノードＮの容量結合係数は１とする。他の画素Ｐが有するトランジスタ４３のソースまたはドレインの他方に流れる電流も、同様に求めることができる。
【０１３４】
【数１７】
2018207273.tif 000019
【０１３５】
また、画素ＰＲＥＦ＿２［ｉ］が有するトランジスタ４３のソースまたはドレインの他方に流れる電流ＩＲＥＦ＿２［ｉ］は、数式（１８）で表すことができる。他の画素ＰＲＥＦが有するトランジスタ４３のソースまたはドレインの他方に流れる電流も、同様に求めることができる。
【０１３６】
【数１８】
2018207273.tif 000020
【０１３７】
アナログ処理回路２４により処理を行った後の電流である電流ＩＯ［ｊ＋１］は、数式（１９）で表すことができる。電流ＩＯ［ｊ＋２］乃至電流ＩＯ［ｊ＋４］等についても、同様に求めることができる。
【０１３８】
【数１９】
2018207273.tif 000021
【０１３９】
また、トランジスタ８１＿１がオフとなっており、トランジスタ８１＿２がオンとなっているので、配線８０［１］を流れる電流ＩＴ［１］＝Ｉ［ｊ＋１］＋Ｉ［ｊ＋２］、配線８０［２］を流れる電流ＩＴ［２］＝Ｉ［ｊ＋３］＋Ｉ［ｊ＋４］となる。以上より、電流ＩＴ［１］は数式（２０）で表され、電流ＩＴ［２］は数式（２１）で表される。
【０１４０】
【数２０】
2018207273.tif 000022
【０１４１】
【数２１】
2018207273.tif 000023
【０１４２】
時刻Ｔ０６乃至時刻Ｔ０７において行う演算について、図６（Ｂ）を用いて説明する。図６（Ｂ）に示すように、画素Ｐ［ｉ，ｊ＋１］、画素Ｐ［ｉ，ｊ＋２］、画素Ｐ［ｉ＋１，ｊ＋１］、および画素Ｐ［ｉ＋１，ｊ＋２］に対して、フィルタＦＩＬを用いた畳み込み処理を行うことにより、畳み込みデータＣＤ３を取得する。また、画素Ｐ［ｉ，ｊ＋３］、画素Ｐ［ｉ，ｊ＋４］、画素Ｐ［ｉ＋１，ｊ＋３］、および画素Ｐ［ｉ＋１，ｊ＋４］に対して、フィルタＦＩＬを用いた畳み込み処理を行うことにより、畳み込みデータＣＤ４を取得する。畳み込みデータＣＤ３は、数式（２２）で表すことができ、畳み込みデータＣＤ４は、数式（２３）で表すことができる。つまり、積和演算を行うことができる。なお、畳み込みデータＣＤ３の取得と、畳み込みデータＣＤ４の取得は、並行して行うことができる。
【０１４３】
【数２２】
2018207273.tif 000024
【０１４４】
【数２３】
2018207273.tif 000025
【０１４５】
以上より、時刻Ｔ０６乃至時刻Ｔ０７は、時刻Ｔ０４乃至時刻Ｔ０５よりフィルタを１列分スライドさせて、畳み込みデータを取得する期間ということができる。つまり、ストライド幅を１としている。ストライド幅を１とする場合、ｉ行目の画素Ｐと、ｉ＋１行目の画素Ｐと、に対する畳み込み処理が全列において完了した場合は、ｉ＋１行目の画素Ｐと、ｉ＋２行目の画素Ｐと、に対する畳み込み処理を行う。
【０１４６】
以上の動作を繰り返し、例えばすべての画素Ｐに対して畳み込み処理を行って畳み込みデータを取得することにより、撮像データの特徴を抽出して推論を行い、これにより画像処理を行うことができる。
【０１４７】
なお、図６（Ａ）、（Ｂ）では、１種類のフィルタＦＩＬを用いて畳み込み処理を行った場合を示したが、複数のフィルタＦＩＬを用いてもよい。また、ストライド幅を２以上としてもよい。
【０１４８】
また、例えば撮像データＩＤを取得後に、エッジパディングまたはゼロパディング等を行い、その後畳み込み処理を行ってもよい。これにより、畳み込みデータが、撮像データＩＤより減衰することを抑制することができる。
【０１４９】
また、フィルタＦＩＬは、２行２列分の重み係数Ｗを有するとしたが、１行分の画素Ｐあたりの配線７５の本数を、フィルタＦＩＬが有する重み係数Ｗの列数と同数とすることにより、フィルタＦＩＬが３行３列分以上の重み係数Ｗを有してもよい。例えば、配線７５＿１および配線７５＿２の他、配線７５をもう１本設けることにより、フィルタＦＩＬが３列分の重み係数Ｗを有する構成とすることができる。フィルタが有する重み係数の数を増加させる、つまりフィルタを大きくすることにより、複雑な特徴を抽出ことができるようになる。これにより、画像処理を行う際の推論の精度が向上し、より性格に画像処理を行うことができるようになる。
【０１５０】
なお、フィルタＦＩＬが有する重み係数Ｗの行数と列数は、等しくなくてもよい。例えば、フィルタＦＩＬが、２行３列分の重み係数を有してもよい。
【０１５１】
図７は、図１に示すアナログ処理回路２４の構成例である。アナログ処理回路２４は電流ソース回路１３、電流シンク回路１４、および電流源回路１６を有する。電流ソース回路１３および電流シンク回路１４は、配線７７と電気的に接続されており、電流源回路１６は、配線７７および配線７８と電気的に接続されている。アナログ処理回路２４には、例えば配線７７と同数の電流ソース回路１３および電流シンク回路１４を設けることができ、配線７８と同数の電流源回路１６を設けることができる。図７では、配線７７［ｊ］と電気的に接続された電流ソース回路１３［ｊ］および電流シンク回路１４［ｊ］、配線７７［ｊ＋２］と電気的に接続された電流ソース回路１３［ｊ＋２］および電流シンク回路１４［ｊ＋２］、配線７８＿１と電気的に接続された電流源回路１６の構成例を示している。なお、アナログ処理回路２４が図７に示す構成である場合、配線８２［ｊ］は、ノードＣＮ［ｊ］で配線７７［ｊ］と電気的に接続されており、ノードＣＮ［ｊ＋２］で配線７７［ｊ＋２］と電気的に接続されている。
【０１５２】
図７に示す構成のアナログ処理回路２４において、電流ソース回路１３［ｊ］および電流シンク回路１４［ｊ］は、配線７９［ｊ］と電気的に接続され、配線７９［ｊ］は、ノードＣＮ［ｊ］で配線７７［ｊ］と電気的に接続されている。また、電流ソース回路１３［ｊ＋２］および電流シンク回路１４［ｊ＋２］は、配線７９［ｊ＋２］と電気的に接続され、配線７９［ｊ＋２］は、ノードＣＮ［ｊ＋２］で配線７７［ｊ＋２］および配線８２［ｊ＋２］と電気的に接続されている。また、電流源回路１６は、配線７８＿１、配線７９［ｊ］および配線７９［ｊ＋２］と電気的に接続されている。
【０１５３】
なお、アナログ処理回路２４には、図７に示す電流源回路１６の他、配線７８＿２と電気的に接続された電流源回路１６が設けられている。当該電流源回路１６は、配線７７［ｊ＋１］および配線７７［ｊ＋３］等と電気的に接続されている。また、配線７７［ｊ＋１］は、電流ソース回路１３［ｊ＋１］および電流シンク回路１４［ｊ＋１］と電気的に接続され、配線７７［ｊ＋３］は、電流ソース回路１３［ｊ＋３］および電流シンク回路１４［ｊ＋３］と電気的に接続されている。
【０１５４】
図７に示す電流源回路１６は、配線７８＿１に電流ＩＲＥＦ＿１を供給する機能を有する。また、電流源回路１６は、電流ＩＲＥＦ＿１と同じ電流、または電流ＩＲＥＦ＿１に応じた電流を、配線７９［ｊ］および配線７９［ｊ＋２］のそれぞれに供給する機能を有する。電流ソース回路１３［ｊ］および電流シンク回路１４［ｊ］により、電流源回路１６から配線７９［ｊ］に供給された電流に対してオフセット補正を行うことができる。また、電流ソース回路１３［ｊ＋２］および電流シンク回路１４［ｊ＋２］により、電流源回路１６から配線７９［ｊ＋２］に供給された電流に対してオフセット補正を行うことができる。
【０１５５】
電流ソース回路１３［ｊ］および電流ソース回路１３［ｊ＋２］は、トランジスタ４７乃至トランジスタ４９と、容量素子５３とをそれぞれ有する。電流ソース回路１３［ｊ］において、トランジスタ４７は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦ＿１の差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、電流ソース回路１３［ｊ＋２］において、トランジスタ４７は、電流Ｉ［ｊ＋２］が電流ＩＲＥＦ＿１よりも大きい場合に、電流Ｉ［ｊ＋２］と電流ＩＲＥＦ＿１の差分に相当する電流ＩＣＭ［ｊ＋２］を生成する機能を有する。電流ＩＣＭ［ｊ］は、前述のＩｏｆｆｓｅｔ［ｊ］に相当し、電流ＩＣＭ［ｊ＋２］は、前述のＩｏｆｆｓｅｔ［ｊ＋２］に相当する。電流ＩＣＭ［ｊ］は、電流ソース回路１３［ｊ］から配線７９［ｊ］に供給され、電流ＩＣＭ［ｊ＋２］は、電流ソース回路１３［ｊ＋２］から配線７９［ｊ＋２］に供給される。以上より、電流ソース回路１３［ｊ］は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも大きい場合にオフセット補正を行う機能を有する回路であるということができる。また、電流ソース回路１３［ｊ＋２］は、電流Ｉ［ｊ＋２］が電流ＩＲＥＦ＿１よりも大きい場合にオフセット補正を行う機能を有する回路であるということができる。
【０１５６】
電流ソース回路１３［ｊ］において、トランジスタ４７のソースまたはドレインの一方、およびトランジスタ４８のソースまたはドレインの一方は、配線７９［ｊ］と電気的に接続されている。また、電流ソース回路１３［ｊ＋２］において、トランジスタ４７のソースまたはドレインの一方、およびトランジスタ４８のソースまたはドレインの一方は、配線７９［ｊ＋２］と電気的に接続されている。電流ソース回路１３［ｊ］および電流ソース回路１３［ｊ＋２］において、トランジスタ４７のゲートは、トランジスタ４８のソースまたはドレインの他方、トランジスタ４９のソースまたはドレインの一方、および容量素子５３の一方の電極と電気的に接続されている。トランジスタ４７のソースまたはドレインの他方、トランジスタ４９のソースまたはドレインの他方、および容量素子５３の他方の電極は、それぞれ電源線と電気的に接続されている。
【０１５７】
トランジスタ４８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタ４９のゲートは配線ＯＲＭに電気的に接続されている。配線ＯＲＭを高電位としてトランジスタ４９をオンとすることにより、容量素子５３によりトランジスタ４７のゲートに印加される電位が、トランジスタ４９のソースまたはドレインの他方と電気的に接続された電源線の電位となる。当該電源線の電位は、例えば高電位とすることができ、この場合、容量素子５３によりトランジスタ４７のゲートに印加される電位は高電位となる。これにより、トランジスタ４７のゲートに印加される電位がリセットされる。
【０１５８】
トランジスタ４７のゲートに印加される電位をリセットした後、配線ＯＲＭを低電位としてトランジスタ４９をオフとし、配線ＯＳＭを高電位としてトランジスタ４８をオンとする。これにより、配線７９に流れる電流に対応する電位を容量素子５３に書き込むことができる。つまり、例えば電流ＩＲＥＦ＿１に対応する電位を容量素子５３に書き込むことができる。なお、トランジスタ４８をオンとすることにより容量素子５３に書き込まれた電位を、オフセット電位ということができる。
【０１５９】
容量素子５３にオフセット電位を書き込んだ後、配線ＯＳＭを低電位としてトランジスタ４８をオフとする。これにより、容量素子５３にオフセット電位が保持される。
【０１６０】
容量素子５３にオフセット電位を保持することにより、電流ソース回路１３はオフセット補正を行う機能を有することができる。具体的には、電流ソース回路１３［ｊ］は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも大きい場合にオフセット補正を行う機能を有することができる。また、電流ソース回路１３［ｊ＋２］は、電流Ｉ［ｉ＋２］が電流ＩＲＥＦ＿１よりも大きい場合にオフセット補正を行う機能を有することができる。
【０１６１】
なお、図７では、トランジスタ４７がｐチャネル型であり、トランジスタ４８および４９がｎチャネル型である場合を例示している。
【０１６２】
また、電流シンク回路１４［ｊ］および電流シンク回路１４［ｊ＋２］は、トランジスタ４４乃至トランジスタ４６と、容量素子５２とを有する。オフセットの電流を設定する際に、電流シンク回路１４［ｊ］において、トランジスタ４４は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも小さい場合に、電流ＩＲＥＦ＿１と電流Ｉ［ｊ］の差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、電流シンク回路１４［ｊ＋２］において、トランジスタ４４は、電流Ｉ［ｊ＋２］が電流ＩＲＥＦ＿１よりも小さい場合に、電流ＩＲＥＦ＿１と電流Ｉ［ｊ＋２］の差分に相当する電流ＩＣＰ［ｊ＋２］を生成する機能を有する。電流ＩＣＰ［ｊ］は、前述のＩｏｆｆｓｅｔ［ｊ］に相当し、電流ＩＣＰ［ｊ＋２］は、前述のＩｏｆｆｓｅｔ［ｊ＋２］に相当する。電流ＩＣＰ［ｊ］および電流ＩＣＰ［ｊ＋２］は、配線７９［ｊ］および配線７９［ｊ＋２］から電流シンク回路１４［ｊ］および電流シンク回路１４［ｊ＋２］に引き込まれる。以上より、電流シンク回路１４［ｊ］は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも小さい場合にオフセット補正を行う機能を有する回路であるということができる。また、電流シンク回路１４［ｊ＋２］は、電流Ｉ［ｊ＋２］が電流ＩＲＥＦ＿１よりも小さい場合にオフセット補正を行う機能を有する回路であるということができる。
【０１６３】
電流シンク回路１４［ｊ］において、トランジスタ４４のソースまたはドレインの一方、およびトランジスタ４５のソースまたはドレインの一方は、配線７９［ｊ］と電気的に接続されている。また、電流シンク回路１４［ｊ＋２］において、トランジスタ４４のソースまたはドレインの一方、およびトランジスタ４５のソースまたはドレインの一方は、配線７９［ｊ＋２］と電気的に接続されている。電流シンク回路１４［ｊ］および電流シンク回路１４［ｊ＋２］において、トランジスタ４４のゲートは、トランジスタ４５のソースまたはドレインの他方、トランジスタ４６のソースまたはドレインの一方、および容量素子５２の一方の電極と電気的に接続されている。トランジスタ４４のソースまたはドレインの他方、トランジスタ４６のソースまたはドレインの他方、および容量素子５２の他方の電極は、電源線と電気的に接続されている。
【０１６４】
トランジスタ４５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタ４６のゲートは配線ＯＲＰに電気的に接続されている。配線ＯＲＰを高電位としてトランジスタ４６をオンとすることにより、容量素子５２によりトランジスタ４４のゲートに印加される電位が、トランジスタ４６のソースまたはドレインの他方と電気的に接続された電源線の電位となる。当該電源線の電位は、例えば低電位とすることができ、この場合、容量素子５２によりトランジスタ４４のゲートに印加される電位は低電位となる。これにより、トランジスタ４４のゲートに印加される電位がリセットされる。
【０１６５】
トランジスタ４４のゲートに印加される電位をリセットした後、配線ＯＲＰを低電位としてトランジスタ４６をオフとし、配線ＯＳＰを高電位としてトランジスタ４５をオンとする。これにより、配線７９に流れる電流に対応する電位を容量素子５２に書き込むことができる。つまり、例えば電流ＩＲＥＦ＿１に対応する電位を容量素子５２に書き込むことができる。なお、トランジスタ４５をオンとすることにより容量素子５２に書き込まれた電位を、オフセット電位ということができる。
【０１６６】
容量素子５２にオフセット電位を書き込んだ後、配線ＯＳＰを低電位としてトランジスタ４５をオフとする。これにより、容量素子５２にオフセット電位が保持される。
【０１６７】
容量素子５２にオフセット電位を保持することにより、電流シンク回路１４はオフセット補正を行う機能を有することができる。具体的には、電流シンク回路１４［ｊ］は、電流Ｉ［ｊ］が電流ＩＲＥＦ＿１よりも小さい場合にオフセット補正を行う機能を有することができる。また、電流シンク回路１４［ｊ＋２］は、電流Ｉ［ｉ＋２］が電流ＩＲＥＦ＿１よりも小さい場合にオフセット補正を行う機能を有することができる。
【０１６８】
なお、図７では、トランジスタ４４乃至４６がｎチャネル型である場合を例示している。
【０１６９】
また、電流源回路１６は、例えば配線７９と同数のトランジスタ５０を有する。図７では、電流源回路がトランジスタ５０［ｊ］およびトランジスタ５０［ｊ＋２］を有し、トランジスタ５０［ｊ］のソースまたはドレインの一方が配線７９［ｊ］と電気的に接続され、トランジスタ５０［ｊ＋２］のソースまたはドレインの一方が配線７９［ｊ＋２］と電気的に接続されている場合を示している。
【０１７０】
また、電流源回路１６は、トランジスタ５１を有し、トランジスタ５１のソースまたはドレインの一方は、配線７８＿１と電気的に接続されている。配線７８＿１は、トランジスタ５０［ｊ］のゲート、トランジスタ５０［ｊ＋２］のゲート、およびトランジスタ５１のゲートと電気的に接続されている。トランジスタ５０［ｊ］のソースまたはドレインの他方、トランジスタ５０［ｊ＋２］のソースまたはドレインの他方、およびトランジスタ５１のソースまたはドレインの他方は、電源線と電気的に接続されている。
【０１７１】
トランジスタ５０とトランジスタ５１とは、同じ極性を有している。図７では、トランジスタ５０とトランジスタ５１とが、共にｐチャネル型を有する場合を例示している。
【０１７２】
トランジスタ５１のドレイン電流は電流ＩＲＥＦ＿１に相当する。トランジスタ５０とトランジスタ５１とはカレントミラー回路としての機能を有するため、トランジスタ５０のドレイン電流は、トランジスタ５１のドレイン電流とほぼ同じ値、またはトランジスタ５１のドレイン電流に応じた値となる。
【０１７３】
なお、図７に示した電流ソース回路１３［ｊ］と電流シンク回路１４［ｊ］の間にスイッチを設けても良い。また、電流ソース回路１３［ｊ＋２］と電流シンク回路１４［ｊ＋２］の間にスイッチを設けてもよい。また、電流源回路１６が有するトランジスタ５１と、画素ＰＲＥＦ＿１との間にスイッチを設けてもよい。以上により、アナログ処理回路２４の誤動作を抑制することができる。
【０１７４】
電流ソース回路１３［ｊ＋１］および電流シンク回路１４［ｊ＋１］に関しては、ｊをｊ＋１と読みかえ、配線７８＿１および電流ＩＲＥＦ＿１をそれぞれ配線７８＿２および電流ＩＲＥＦ＿２と読み替えることにより、上記説明を参照することができる。また、電流ソース回路１３［ｊ＋３］および電流シンク回路１４［ｊ＋３］に関しては、ｊ＋２をｊ＋３と読みかえ、配線７８＿１および電流ＩＲＥＦ＿１をそれぞれ配線７８＿２および電流ＩＲＥＦ＿２と読み替えることにより、上記説明を参照することができる。
【０１７５】
本発明の一態様の撮像装置では、Ａ／Ｄ変換回路または画像処理回路によるデジタル演算処理等を行うことなく、アナログデータである撮像データに対して画像処理を行うことができる。特に、ＣＮＮ等のニューラルネットワークを用いた画像処理を、デジタル演算処理等を経ずに行うことができる。これにより、本発明の一態様の撮像装置を低消費電力化し、また高速に動作させることができる。
【０１７６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０１７７】
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置に利用できるニューラルネットワークの種類の１つとして、階層型のニューラルネットワークについて説明する。
【０１７８】
図８は、階層型のニューラルネットワークの一例を示した図である。第（ｋ−１）層（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する。
【０１７９】
第（ｋ−１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ（ｋ−１）と重み係数ｗｑｐ（ｋ）と、の積が第ｋ層の第ｑニューロン（ここでのｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ（ｋ）と重み係数ｗｒｑ（ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ（ｋ＋１）とする。
【０１８０】
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和は、次の式で表される。
【０１８１】
【数２４】
2018207273.tif 000026
【０１８２】
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ（ｋ）を次の式で定義する。
【０１８３】
【数２５】
2018207273.tif 000027
【０１８４】
関数ｆ（ｕｑ（ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、またはシグモイド関数等を用いることができる。なお、式（Ｄ１）の積和演算は、乗算回路および加算回路等によって実現できる。なお、式（Ｄ２）の演算は、例えば、図１１（Ａ）に示す回路１７１によって実現できる。
【０１８５】
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、または異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
【０１８６】
ここで、図９に示す、全Ｌ層からなる階層型のニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型のニューラルネットワークの入力層となり、第Ｌ層は、階層型のニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、隠れ層となる。
【０１８７】
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
【０１８８】
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］（１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］（ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］（Ｌ）とする。
【０１８９】
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］（ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）と、の積ｕｓ［ｋ］（ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］（Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）と、の積ｕｓ［Ｌ］（Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
【０１９０】
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型のニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、または教師信号という場合がある。）と異なったときに、階層型のニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【０１９１】
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１０は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型のニューラルネットワークの出力と教師データとの誤差が小さくなるに、重み係数を変更する方式である。
【０１９２】
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］（Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］（Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］（Ｌ）および教師信号ｔｓ［Ｌ］によって表すことができる。
【０１９３】
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］（ｋ）の誤差δｓ［ｋ］（ｋ）を∂Ｅ／∂ｕｓ［ｋ］（ｋ）と定義すると、δｓ［ｋ］（ｋ）および∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）は、それぞれ次の式で表すことができる。
【０１９４】
【数２６】
2018207273.tif 000028
【０１９５】
【数２７】
2018207273.tif 000029
【０１９６】
ｆ’（ｕｓ［ｋ］（ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図１１（Ｂ）に示す回路１７３によって実現できる。また、式（Ｄ４）の演算は、例えば、図１１（Ｃ）に示す回路１７４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
【０１９７】
また、例えば、式（Ｄ３）のΣｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）・δｓ［ｋ＋１］（ｋ＋１）の部分の演算は、加算回路、および乗算回路によって実現できる。
【０１９８】
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］（Ｌ）および∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）は、それぞれ次の式で表すことができる。
【０１９９】
【数２８】
2018207273.tif 000030
【０２００】
【数２９】
2018207273.tif 000031
【０２０１】
式（Ｄ５）の演算は、図１１（Ｄ）に示す回路１７５によって実現できる。また、式（Ｄ６）の演算は、図１１（Ｃ）に示す回路１７４によって実現できる。
【０２０２】
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］（ｋ）およびδｓ［Ｌ］（Ｌ）を求めることができる。なお、重み係数の更新は、誤差δｓ［ｋ］（ｋ）、δｓ［Ｌ］（Ｌ）および所望のパラメータ等に基づいて、設定される。
【０２０３】
以上のように、図１１（Ａ）乃至図１１（Ｄ）に示す回路、および後述する積和演算回路ＭＡＣを用いることによって、教師付き学習を適用した階層型のニューラルネットワークの計算を行うことができる。
【０２０４】
図１２は、階層型ニューラルネットワークの回路の構成例を示したブロック図である。
【０２０５】
ＮＮ（ニューラルネットワーク）回路１８０は、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［ｌ］（ここでのｌは１以上の整数である。）、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］（ここでのｎは１以上の整数である。）、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］、配線Ｒ［１］乃至配線Ｒ［ｎ］、配線Ｑ［１］乃至配線Ｑ［ｍ］、複数のプログラマブルスイッチＰＳＷ１、複数のプログラマブルスイッチＰＳＷ２、および複数のプログラマブルスイッチＰＳＷ３を有する。
【０２０６】
なお、図１２に示すＮＮ回路１８０では、入力端子ＰＤＬ［１］、入力端子ＰＤＬ［２］、入力端子ＰＤＬ［ｌ］、出力端子ＰＤＲ［１］、出力端子ＰＤＲ［２］、出力端子ＰＤＲ［ｎ］、プログラマブルロジックエレメントＰＬＥ［１］、プログラマブルロジックエレメントＰＬＥ［２］、プログラマブルロジックエレメントＰＬＥ［ｍ］、配線Ｌ［１］、配線Ｌ［２］、配線Ｌ［ｌ］、配線Ｐ［１］、配線Ｐ［２］、配線Ｐ［ｍ］、配線Ｒ［１］、配線Ｒ［２］、配線Ｒ［ｎ］、配線Ｑ［１］、配線Ｑ［２］、配線Ｑ［ｍ］、プログラマブルスイッチＰＳＷ１、プログラマブルスイッチＰＳＷ２、プログラマブルスイッチＰＳＷ３、後述するスイッチ回路ＳＷＣのみを図示しており、それら以外の回路、素子、配線、符号を省略している。
【０２０７】
つまり、本発明の一態様は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］、およびプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３を用いた、マルチコンテキスト方式のプログラマブルな演算処理装置である。具体的には後述するが、当該演算処理装置は、階層型の人工ニューラルネットワークにおいて、各階層間のネットワークの接続状態を各コンテキストに対応させており、コンテキストを順次切り替えることによって、人工ニューラルネットワークの演算処理を行う。
【０２０８】
入力端子ＰＤＬ［ｉ］（ここでのｉは１以上ｌ以下の整数である。）は、配線Ｌ［ｉ］と電気的に接続されている。出力端子ＰＤＲ［ｋ］（ここでのｋは１以上ｎ以下の整数である。）は、配線Ｒ［１］乃至配線Ｒ［ｎ］のそれぞれと、プログラマブルスイッチＰＳＷ３を介して、電気的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ］（ここでのｊは１以上ｍ以下の整数である。）の第１端子は、配線Ｑ［ｊ］と電気的に接続され、配線Ｑ［ｊ］は、配線Ｌ［１］乃至配線Ｌ［ｌ］のそれぞれと、プログラマブルスイッチＰＳＷ２を介して、電気的に接続されている。また、配線Ｑ［ｊ］は、配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれと、プログラマブルスイッチＰＳＷ１を介して、電気的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子は、配線Ｒ［ｊ］と電気的に接続されている。配線Ｐ［１］乃至Ｐ［ｍ］のそれぞれは、配線Ｒ［１］乃至Ｒ［ｎ］のそれぞれと電気的に接続されている。
【０２０９】
ＮＮ回路１８０が有するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３は、後述するコンフィギュレーションメモリＣＭＳに格納されたコンフィギュレーションデータによって、導通状態、非導通状態を切り替えることができるスイッチである。なお、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３のそれぞれは、スイッチ回路ＳＷＣを有する。また、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の詳細については、後述する。
【０２１０】
プログラマブルロジックエレメントＰＬＥは、図１３（Ａ）に示す演算処理回路を有する。演算処理回路１９０は、入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］（ここでのｓは１以上の整数である。）と、出力端子ＯＵＴと、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］と、加算回路ＡＤと、活性化関数回路ＦＣと、保持回路ＫＣと、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］と、コンフィギュレーションメモリＣＭＦと、を有する。なお、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］は一つのコンフィギュレーションメモリとしてもよい。また、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］と、コンフィギュレーションメモリＣＭＦと、は一つのコンフィギュレーションメモリとしてもよい。
【０２１１】
入力端子Ｉｎ［ｈ］（ここでのｈは１以上ｓ以下の整数である。）は、乗算回路ＭＬＴ［ｈ］の入力端子と電気的に接続され、乗算回路ＭＬＴ［ｈ］の出力端子は、加算回路ＡＤの入力端子と電気的に接続されている。加算回路ＡＤの出力端子は、活性化関数回路ＦＣの入力と電気的に接続されている。活性化関数回路ＦＣの出力端子は、保持回路ＫＣの端子ＴＡ１と電気的に接続されている。保持回路ＫＣの端子ＴＡ２は、出力端子ＯＵＴと電気的に接続されている。
【０２１２】
乗算回路ＭＬＴ［ｈ］は、コンフィギュレーションメモリＣＭＷ［ｈ］に保持されているデータ（以後、重み係数と呼称する。）を乗数とし、入力端子Ｉｎ［ｈ］に入力された入力信号を被乗数とする乗算を行う回路である。加算回路ＡＤは、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］から出力されるそれぞれの乗算結果の和を計算する回路である。つまり、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、および加算回路ＡＤによって、積和演算回路が構成されている。
【０２１３】
活性化関数回路ＦＣは、入力端子に入力された信号、つまり積和演算結果に対して、コンフィギュレーションメモリＣＭＦに保持されているデータにより定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数等を用いることができる。
【０２１４】
保持回路ＫＣは、活性化関数回路ＦＣから出力された演算結果を端子ＴＡ１から取得し、当該演算結果を一時的に保持する機能と、一時的に保持した演算結果を端子ＴＡ２に出力する機能とを有する。加えて、保持回路ＫＣは、端子ＣＫＴに入力されるクロック信号ＣＬＫに応じて、上述した２つの機能を切り替えることができる。
【０２１５】
例えば、クロック信号ＣＬＫが高レベル電位であるとき、保持回路ＫＣは、端子ＴＡ１から入力された電位を保持することができ、クロック信号ＣＬＫが低レベル電位であるとき、保持回路ＫＣは、端子ＴＡ２から出力端子ＯＵＴに、該電位を出力することができる。
【０２１６】
演算処理回路１９０はデジタルデータを扱う回路である場合、保持回路ＫＣは、例えば、フリップフロップ回路を適用することができる。
【０２１７】
また、演算処理回路１９０はアナログデータを扱う回路である場合、一例として、図１３（Ｂ）に示す保持回路ＫＣを適用することができる。図１３（Ｂ）に示す保持回路ＫＣは、サンプルホールド回路であり、トランジスタＴｒＡと、トランジスタＴｒＢと、容量素子ＣＰと、アンプＡＭＰと、ＮＯＴ回路ＮＬと、を有する。
【０２１８】
トランジスタＴｒＡの第１端子は、端子ＴＡ１と電気的に接続され、トランジスタＴｒＡの第２端子は、容量素子ＣＰの第１端子と電気的に接続され、トランジスタＴｒＡのゲートは、端子ＣＫＴと電気的に接続されている。アンプＡＭＰの入力端子は、トランジスタＴｒの第２端子と電気的に接続され、アンプＡＭＰの出力端子は、トランジスタＴｒＢの第１端子と電気的に接続されている。トランジスタＴｒＢの第２端子は、端子ＴＡ２と電気的に接続されている。ＮＯＴ回路ＮＬの入力端子は、端子ＣＫＴと電気的に接続され、ＮＯＴ回路ＮＬの出力端子は、トランジスタＴｒＢのゲートと電気的に接続されている。容量素子ＣＰの第２端子は、配線ＧＮＤと電気的に接続されている。なお、トランジスタＴｒＡの第２端子と、アンプＡＭＰの入力端子と、容量素子の第１端子の接続点を、ノードＮとする。
【０２１９】
アンプＡＭＰは、入力端子に入力された信号を１倍に増幅して、出力端子に増幅した信号を出力する機能を有する。
【０２２０】
配線ＧＮＤは、基準電位を与える配線である。
【０２２１】
端子ＣＫＴに入力されるクロック信号ＣＬＫが高レベル電位であるとき、トランジスタＴｒＡは導通状態となり、トランジスタＴｒＢは非導通状態となる。このとき、端子ＴＡ１から入力された信号は、トランジスタＴｒＡを介して、アンプＡＭＰに入力される。このため、アンプＡＭＰは該信号を増幅して、アンプＡＭＰの出力端子から増幅した信号を出力する。なお、トランジスタＴｒＢは非導通状態であるため、増幅した信号は、端子ＴＡ２から出力されない。
【０２２２】
また、ノードＮの電位は、容量素子ＣＰによって、保持される。このとき、ノードＮの電位は、端子ＴＡ１から入力された信号の電位となる。
【０２２３】
端子ＣＫＴに入力されるクロック信号ＣＬＫが低レベル電位であるとき、トランジスタＴｒＡは非導通状態となり、トランジスタＴｒＢは導通状態となる。ノードＮの電位は、トランジスタＴｒＡが非導通状態となっているので、該電位の変化はない。アンプＡＭＰは、ノードＮの電位をトランジスタＴｒＢの第１端子に出力をする。トランジスタＴｒＢは導通状態となっているため、ノードＮの電位、つまりクロック信号ＣＬＫが高レベル電位のときに端子ＴＡ１から入力された信号の電位が、端子ＴＡ２から出力される。
【０２２４】
トランジスタＴｒＡ、および／またはトランジスタＴｒＢは、ＯＳトランジスタであることが好ましい。特に、該ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズ等が挙げられる。）、亜鉛の少なくとも一を有する酸化物であることが好ましい。これにより、トランジスタのオフ電流を非常に低くすることができる。このため、トランジスタのオフ電流による電荷のリークの影響を低くすることができる。
【０２２５】
なお、図１３（Ａ）では、入力端子Ｉｎ［１］、入力端子Ｉｎ［２］、入力端子Ｉｎ［ｓ］、乗算回路ＭＬＴ［１］、乗算回路ＭＬＴ［２］、乗算回路ＭＬＴ［ｓ］、コンフィギュレーションメモリＣＭＷ［１］、コンフィギュレーションメモリＣＭＷ［２］、コンフィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーションメモリＣＭＦ、加算回路ＡＤ、活性化関数回路ＦＣ、保持回路ＫＣ、端子ＴＡ１、端子ＴＡ２、端子ＣＫＴ、出力端子ＯＵＴ、およびクロック信号ＣＬＫのみを図示しており、それら以外の回路、素子、配線、符号を省略している。
【０２２６】
なお、積和演算回路の保持回路ＫＣは、上述の構成に限定されない。場合によって、または、状況に応じて、保持回路ＫＣの構成を適宜変更することができる。
【０２２７】
なお、演算処理回路１９０が有するコンフィギュレーションメモリＣＭＷ［１］乃至ＣＭ［ｓ］およびコンフィギュレーションメモリＣＭＦと、後述するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の状態を設定するコンフィギュレーションメモリＣＭＳと、はそれぞれ異なる駆動回路によって、データの書き込みを行う構成としてもよい。つまり、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３のコンフィギュレーションＣＭＳのデータを更新せずに、積和演算回路のコンフィギュレーションメモリＣＭＷ［１］乃至ＣＭ［ｓ］およびコンフィギュレーションメモリＣＭＦのデータの更新を繰り返し行うことができる。これにより、人工ニューラルネットワークにおいて、効率的な学習が可能となる。
【０２２８】
更に、コンフィギュレーションメモリを複数セット有するマルチコンテキスト方式として、各コンテキストにおけるコンフィギュレーションデータに人工ニューラルネットワークの各層の積和演算の重み係数を対応する場合、コンテキストの切り替えを行うことによって、少ない回路資源で各層の積和演算を順次実行することができる。
【０２２９】
なお、上述では、１つのプログラマブルロジックエレメントが単独の演算処理回路１９０を有する構成として説明をしたが、複数のプログラマブルロジックエレメントおよび当該プログラマブルロジックエレメント間を接続するプログラマブルスイッチによって、１つの積和演算回路を構成することも可能である。
【０２３０】
次に、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成について説明する。図１４（Ａ）は、ＮＮ回路１８０において、配線Ｑ［ｊ］と、プログラマブルスイッチＰＳＷ１と、プログラマブルスイッチＰＳＷ２と、プログラマブルロジックエレメントＰＬＥ［ｊ］と、の接続例について示し、図１４（Ｂ）は、スイッチ回路ＳＷＣの構成例を示している。
【０２３１】
なお、図１４（Ａ）において、配線Ｑ［ｊ］は、配線ｑ［１］乃至配線ｑ［ｓ］から構成されている。さらに、図１４（Ａ）において、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子は、図１３（Ａ）で説明した演算処理回路１９０の端子Ｉｎ［１］乃至端子Ｉｎ［ｓ］としている。つまり、図１４（Ａ）において、配線ｑ［ｈ］は、端子Ｉｎ［ｈ］と電気的に接続されている。
【０２３２】
また、図１４（Ａ）では、配線ｑ［１］乃至配線ｑ［ｓ］は、プログラマブルスイッチＰＳＷ１を介して、配線”０”と電気的に接続されている。配線”０”は、０の値の信号（信号の電位が基準電位）を供給する配線である。
【０２３３】
図１４（Ａ）に示す構成例において、プログラマブルスイッチＰＳＷ１およびプログラマブルスイッチＰＳＷ２はスイッチ回路ＳＷＣを有する。スイッチ回路ＳＷＣの構成例を図１４（Ｂ）に示す。スイッチＳＷの第１端子は、配線ｑ［ｈ］と電気的に接続され、スイッチＳＷの第２端子は、配線Ｘと電気的に接続されている。なお、配線Ｘは、配線”０”、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］のいずれか一の配線である。スイッチＳＷは、コンフィギュレーションメモリＣＭＳが保持するデータによって、導通状態、非導通状態を決定する。
【０２３４】
つまり、図１４（Ａ）に記載するプログラマブルスイッチＰＳＷ１、およびプログラマブルスイッチＰＳＷ２のそれぞれは、コンフィギュレーションメモリＣＭＳのデータによって、導通状態、非導通状態となる。つまり、コンフィギュレーションメモリＣＭＳのデータによって、配線”０”、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれと、端子Ｉｎ［１］乃至端子Ｉｎ［ｓ］のそれぞれと、の接続の有無を制御することができる。
【０２３５】
特に、端子Ｉｎ［１］乃至端子Ｉｎ［ｓ］の一部に信号の入力を行わない場合、その一部の端子と、配線”０”とを接続するスイッチ回路ＳＷＣを導通状態とする。このとき、該一部の端子に対応する乗算回路は、パワーゲーティングにより消費電力を低減することができる。
【０２３６】
図１４（Ｂ）に示すスイッチＳＷとしては、例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチ等を適用することができる。また、スイッチＳＷはトランジスタを組み合わせた論理回路でもよい。また、スイッチＳＷを１個のトランジスタとする場合、オフ電流が非常に低い特性を有するＯＳトランジスタを用いるのが好ましい。
【０２３７】
図１４（Ｃ）は、ＮＮ回路１８０において、配線Ｒ［ｋ］と、プログラマブルスイッチＰＳＷ３と、プログラマブルロジックエレメントＰＬＥ［ｊ］と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］の接続例について示している。
【０２３８】
なお、図１４（Ｃ）において、配線Ｒ［ｋ］は、配線ｒ［１］乃至配線ｒ［ｔ］から構成されている。さらに、図１４（Ｃ）において、プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子を、端子Ｏ［１］乃至端子Ｏ［ｔ］（ここでのｔは１以上の整数である。）と図示している。つまり、図１４（Ｃ）において、配線ｒ［ｋ］は、端子Ｏ［ｋ］と電気的に接続されている。なお、図１４（Ｃ）では、第２端子を複数図示しているが、１つの端子としてもよい。
【０２３９】
図１４（Ｃ）に示す構成例において、プログラマブルスイッチＰＳＷ３はスイッチ回路ＳＷＣを有する。つまり、プログラマブルスイッチＰＳＷ１およびプログラマブルスイッチＰＳＷ２と同様に、コンフィギュレーションメモリＣＭＳが保持するデータによって、スイッチ回路ＳＷＣの有するスイッチＳＷの導通状態、非導通状態を決定することができる。このため、コンフィギュレーションメモリＣＭＳのデータによって、端子Ｏ［１］乃至端子Ｏ［ｔ］のそれぞれと、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］のそれぞれと、の接続の有無を制御することができる。
【０２４０】
ところで、上述したコンフィギュレーションメモリＣＭＳ、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーションメモリＣＭＦは、例えば、ＳＲＡＭ、ＭＲＡＭ等を適用することができる。また、例えば、ＯＳトランジスタを用いた記憶装置（本明細書では、ＯＳメモリと呼称する。）を適用することができる。特に、上述したコンフィギュレーションメモリとして、ＯＳメモリを適用することによって、少ない素子数で低消費電力の人工ニューラルネットワークを構成することができる。
【０２４１】
上述した乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、および加算回路ＡＤをアナログ積和演算回路とすることで、積和演算回路を構成するトランジスタ数を低減することができる。なお、アナログ積和演算回路については、本実施の形態で後述する。
【０２４２】
次に、ＮＮ回路１８０の動作の一例について、図１５乃至図１７を用いて説明する。
【０２４３】
なお、本動作例において、ＮＮ回路１８０は、コンテキスト数をＮとする。つまり、ＮＮ回路１８０が有する複数のコンフィギュレーションメモリＣＭＳ、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、およびコンフィギュレーションメモリＣＭＦは、それぞれＮセットのコンフィギュレーションデータを有するものとする。
【０２４４】
また、本動作例で扱う人工ニューラルネットワークは、入力層、第１中間層乃至第Ｎ−１中間層からなる階層型の人工ニューラルネットワークとする。特に、第Ｎ−１中間層は、階層型の人工ニューラルネットワークにおける出力層とする。
【０２４５】
また、図１５乃至図１７において、導通状態となっているスイッチ回路ＳＷＣは、黒丸で図示し、非導通状態となっているスイッチ回路ＳＷＣは、白丸で図示している。
【０２４６】
また、配線Ｑ［１］乃至配線Ｑ［ｌ］、配線Ｒ［１］乃至配線Ｒ［ｎ］、およびプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成は、図１４（Ａ）、（Ｂ）、（Ｃ）、およびそれらの説明を参酌する。
【０２４７】
初めに、コンテキスト１が選択される。コンテキスト１とは、入力層と第１中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト１における、ＮＮ回路１８０を図１５に示す。
【０２４８】
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｌ［１］乃至配線Ｌ［ｌ］と、の間が電気的に接続されているように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、入力層のニューロンの出力信号に対する第１中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。
【０２４９】
入力層から第１中間層へ入力される信号は、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［ｌ］から入力される信号に相当する。入力端子ＰＤＬ［ｉ］から入力された信号は、配線Ｌ［ｉ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。
【０２５０】
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、および活性化関数は、上述したとおり、コンテキスト１のコンフィギュレーションに基づく。
【０２５１】
当該活性化関数演算の出力結果は、図１３に示す保持回路ＫＣによって保持される。なお、保持回路ＫＣへのデータ保持は、クロック信号ＣＬＫの電位が低レベル電位から高レベル電位になったときに行われるものとする。また、保持回路ＫＣに保持しているデータの出力は、クロック信号ＣＬＫの電位が高レベル電位から低レベル電位になったときに行われるものとする。
【０２５２】
次に、コンテキスト２が選択される。コンテキスト２とは、第１中間層と第２中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト２における、ＮＮ回路１８０を図１６に示す。
【０２５３】
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｌ］と、の間が電気的に接続されているように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、第１中間層のニューロンの出力信号に対する第２中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。
【０２５４】
当該コンフィギュレーションにおいて、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキスト１における、積和演算回路および活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された該結果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。
【０２５５】
つまり、第１中間層から第２中間層へ入力される信号は、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。
【０２５６】
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、および活性化関数は、上述したとおり、コンテキスト２のコンフィギュレーションに基づく。
【０２５７】
当該活性化関数演算の出力結果は、コンテキスト１の動作と同様に、図１３に示す保持回路ＫＣによって保持される。
【０２５８】
以降のＮＮ回路１８０の動作は、コンテキスト２と同様に行われる。例えば、コンテキストｇ（ここでのｇは３以上Ｎ−１以下の整数）が選択された場合を考える。コンテキストｇは、第ｇ−１中間層と第ｇ中間層との間のネットワーク対応するコンフィギュレーションとする。なお、コンテキストｇにおけるＮＮ回路１８０の接続の状態は、図１６の内容を参酌する。
【０２５９】
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｌ］と、の間が電気的に接続されているように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、第ｇ−１中間層のニューロンの出力信号に対する第ｇ中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。
【０２６０】
当該コンフィギュレーションにおいて、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストｇ−１における、積和演算回路および活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された該結果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。
【０２６１】
つまり、第ｇ−１中間層から第ｇ中間層へ入力される信号は、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。
【０２６２】
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、および活性化関数は、上述したとおり、コンテキストｇのコンフィギュレーションに基づく。
【０２６３】
当該活性化関数演算の出力結果は、コンテキスト１、コンテキスト２の動作と同様に、図１３に示す保持回路ＫＣによって保持される。
【０２６４】
最後に、コンテキストＮが選択される。コンテキストＮとは、第Ｎ−１中間層（出力層）と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］との間の接続に対応するコンフィギュレーションである。コンテキストＮにおけるＮＮ回路１８０を図１７に示す。
【０２６５】
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｒ［１］乃至配線Ｒ［ｎ］と、の間が電気的に接続されているように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。
【０２６６】
当該コンフィギュレーションにおいて、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストＮ−１における、積和演算回路および活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］のそれぞれの第２端子から出力された該結果は、配線Ｒ［１］乃至配線Ｒ［ｎ］のそれぞれを介して、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］のそれぞれに送信される。
【０２６７】
つまり、第Ｎ−１中間層（出力層）から出力される階層型の人工ニューラルネットワークの出力結果は、プログラマブルエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。
【０２６８】
なお、入力層、第１中間層乃至第Ｎ−１中間層、のそれぞれの層において、各層のニューロンとしてりようされないプログラマブルロジックエレメントは、上述したパワーゲーティングを行うことによって、消費電力を低減することができる。
【０２６９】
また、図１３の演算処理回路１９０では、学習によって重み係数を更新することが可能である。この場合、所望の人工ニューラルネットワーク構成となる各コンテキストに対応したコンフィギュレーションデータを生成し、対応するコンテキストの重み係数のコンフィギュレーションデータのみを繰り返し変更する構成が有効である。なお、重み係数の更新は、対応する演算処理を実行する専用の回路を実装することが可能である。
【０２７０】
また、図１３の演算処理回路１９０において、サーバで対応する演算処理を実行する構成が可能である。例えば、人工ニューラルネットワークの階層構成の検討および学習は、サーバで行い、学習によって得られた、最適化された階層構造および重み係数に対応する各コンテキストのコンフィギュレーションデータを生成し、図１３の演算処理回路１９０を各コンテキストに切り替えながら、推論（認知）を実行するニューラルネットワークとする構成が可能である。
【０２７１】
上述したＮＮ回路１８０を構成することによって、学習および推論に利用することができる人工ニューラルネットワークの演算処理回路を実現することができる。また、素子数の削減、配線数の削減によって回路面積が低減されたマルチコンテキスト方式のプログラマブルなニューラルネットワークを提供することができる。
【０２７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０２７３】
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置が有する画素の構成例について説明する。
【０２７４】
図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、および図１９（Ａ）は、図２に示す構成の画素Ｐの変形例を示す回路図である。また、図１９（Ｂ）および図２０は、図１９（Ａ）に示す構成の画素Ｐの動作方法の一例を示すタイミングチャートである。なお、配線７５を配線７６に、配線７７を配線７８に、ノードＮをノードＮＲＥＦにそれぞれ置き換えることにより、参照画素ＰＲＥＦを図１８（Ａ）乃至（Ｅ）、および図１９（Ａ）に示す構成とすることができる。
【０２７５】
図１８（Ａ）に示す構成の画素Ｐでは、光電変換素子６０のアノードが、トランジスタ４１のソースまたはドレインの一方と電気的に接続され、光電変換素子６０のカソードが、配線ＶＰＤと電気的に接続されている点が、図２に示す構成の画素Ｐと異なる。つまり、図１８（Ａ）に示す構成の画素Ｐは、光電変換素子６０の向きが、図２に示す構成の画素Ｐと逆になっている。この場合、例えば配線ＶＰＤが高電源電位線としての機能を有し、配線ＶＰＲが低電位電源線としての機能を有する。
【０２７６】
図１８（Ｂ）に示す構成の画素Ｐは、トランジスタ４２のソースまたはドレインの一方が、光電変換素子６０の一方の電極、およびトランジスタ４１のソースまたはドレインの一方と電気的に接続されている点が、図２に示す構成の画素Ｐと異なる。図１８（Ｂ）に示す構成の画素Ｐでは、トランジスタ４１とトランジスタ４２の両方をオンとすることにより、ノードＮの電位をリセットすることができる。
【０２７７】
図１８（Ｃ）に示す構成の画素Ｐは、トランジスタ４２および配線ＶＰＲを有しない点で、図２に示す構成の画素Ｐと異なる。図１８（Ｃ）に示す構成の画素Ｐでは、光電変換素子６０のアノードが配線ＶＰＤと電気的に接続されている場合、配線ＶＰＤに高電位を印加し、トランジスタ４１をオンとすることにより、ノードＮの電位をリセットすることができる。また、配線ＶＰＤに印加する電位を低電位とすることにより、画素Ｐが撮像データを取得することができる。画素Ｐを図１８（Ｃ）に示す構成とすることにより、画素Ｐが有するトランジスタの数を減少させることができるため、１個当たりの画素Ｐの占有面積を減少させることができる。
【０２７８】
図１８（Ｄ）、（Ｅ）に示す構成の画素Ｐは、トランジスタ４１乃至トランジスタ４３がバックゲートを有する点が、図２に示す構成の画素Ｐと異なる。バックゲートを設けることで、トランジスタのしきい値電圧を制御することができる。図１８（Ｄ）は、トランジスタ４１乃至トランジスタ４３のバックゲートを配線７３と電気的に接続した構成である。配線７３には、定電位を印加してもよいし、画素Ｐの動作に合わせて印加する電位を制御してもよい。また、図１８（Ｆ）は、ゲートと同じ電位がバックゲートに印加される構成である。
【０２７９】
本明細書等では、バックゲートを有するトランジスタにおいて、単にゲートという場合は、フロントゲートを意味する場合がある。また、バックゲートを有しないトランジスタにおいても、単にゲートという場合は、フロントゲートを意味する場合がある。
【０２８０】
図１９（Ａ）に示す構成の画素Ｐは、容量素子６２、およびトランジスタ６４を有する点が、図２に示す構成の画素Ｐと異なる。容量素子６２の一方の電極は、トランジスタ４１のソースまたはドレインの一方、およびトランジスタ４２のソースまたはドレインの一方と電気的に接続されている。容量素子６２の他方の電極は、トランジスタ４３のゲート、容量素子６３の一方の電極、およびトランジスタ６４のソースまたはドレインの一方と電気的に接続されている。なお、トランジスタ４３のゲート、容量素子６３の一方の電極、容量素子６２の他方の電極、およびトランジスタ６４のソースまたはドレインの一方が電気的に接続されているノードを、ノードＮとする。また、トランジスタ４１のソースまたはドレインの一方、トランジスタ４２のソースまたはドレインの一方、および容量素子６２の一方の電極が電気的に接続されているノードを、ノードＮ２とする。
【０２８１】
トランジスタ６４のソースまたはドレインの他方は、配線ＶＦＲと電気的に接続されている。トランジスタ６４のゲートは、配線ＦＲと電気的に接続されている。
【０２８２】
配線ＶＦＲは電源線としての機能を有し、例えば低電源電位線としての機能を有する。配線ＦＲは、トランジスタ６４のオンオフを制御する信号線としての機能を有する。
【０２８３】
また、図１９（Ａ）に示す構成の画素Ｐにおいて、トランジスタ４１は、光電変換素子６０の出力に応じてノードＮ２の電位を制御するための転送トランジスタとしての機能を有する。また、トランジスタ４２は、ノードＮ２の電位を初期化するリセットトランジスタとしての機能を有する。また、トランジスタ６４は、ノードＮの電位を初期化するリセットトランジスタとしての機能を有する。また、トランジスタ４３は、ノードＮの電位に応じた出力を行う増幅トランジスタとしての機能を有する。
【０２８４】
図１９（Ａ）に示す構成の画素Ｐを有する撮像装置１０は、第１の撮像データと、第１の撮像データより後のフレームの撮像データである第２の撮像データと、の差分を検出する機能を有する。また、第１の撮像データと第２の撮像データとの、同一画素における差分を表す差分データと、配線７５に印加される電位に対応する重み係数と、を基にした演算を行う機能を有する。なお、第２の撮像データは、例えば第１の撮像データの次のフレームの撮像データとすることができる。または、第２の撮像データは、例えば第１の撮像データの２フレーム後の撮像データとすることができる。
【０２８５】
なお、図１９（Ａ）に示す構成の画素Ｐを有する撮像装置１０は、図２等に示す構成の画素Ｐを有する撮像装置１０と同様に、撮像データと、重み係数と、を基にした演算を行う機能を有する。
【０２８６】
トランジスタ４８として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタはオフ電流が極めて低いので、トランジスタ４８としてＯＳトランジスタを用いることにより、ノードＮで電荷を保持できる期間を極めて長くすることができる。このため、回路構成および動作方法を複雑にすることなく、前述の演算を行う機能を有する。
【０２８７】
なお、トランジスタ４１およびトランジスタ４２としてＯＳトランジスタを用いることにより、ノードＮ２で電荷を保持できる期間を極めて長くすることができる。
【０２８８】
次に、図１９（Ａ）に示す構成の画素Ｐおよび画素ＰＲＥＦを有する撮像装置１０の動作方法の一例を、図１９（Ｂ）および図２０を用いて説明する。なお、トランジスタ４１乃至トランジスタ４３、およびトランジスタ６４はすべてｎチャネル型トランジスタとする。また、配線ＶＰＤは低電位、配線ＶＰＲは高電位、配線ＶＯは低電位、配線ＶＦＲは低電位とする。トランジスタ４１乃至トランジスタ４３、およびトランジスタ６４のすべてまたは一部を例えばｐチャネル型とした場合であっても、高電位と低電位を適宜入れ替えること等により、撮像装置１０の動作方法の一例は、図１９（Ｂ）および図２０を参照することができる。
【０２８９】
図１９（Ｂ）は、第１の撮像モードにおける動作方法の一例を示すタイミングチャートである。第１の撮像モードでは、画素Ｐおよび画素ＰＲＥＦが撮像データを取得する。第１の撮像モードの終了後、図４の時刻Ｔ０４以降に示す動作を行うことにより、撮像データと、重み係数と、を基にした演算を行うことができる。以上より、図１９（Ｂ）に示す時刻Ｔ１乃至時刻Ｔ３では、図４に示す時刻Ｔ０１乃至時刻Ｔ０３と同様の動作を行っているということができる。
【０２９０】
時刻Ｔ１乃至時刻Ｔ２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＦＲを高電位とすることによりトランジスタ６４をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。この時、ノードＮの電位は配線ＶＦＲの電位（Ｖ１とする）に設定され、ノードＮ２の電位は配線ＶＰＲの電位（Ｖ２とする）に設定される。
【０２９１】
時刻Ｔ２乃至時刻Ｔ３において、配線ＰＲを低電位とすることによりトランジスタ４２をオフとし、配線ＦＲを低電位とすることによりトランジスタ６４をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下する。ここで、ノードＮ２の電位降下分をΔＶ２とすると、ノードＮ２の電位はＶ２−ΔＶ２となる。また、容量素子６２（容量値Ｃ１）と、容量素子６３（容量値Ｃ２）と、トランジスタ４３のゲート容量（容量値Ｃｇ）と、の容量結合により、ノードＮの電位も低下する。ここで、ノードＮの電位降下分をΔＶ１、ノードＮの容量結合係数を１とすると、ΔＶ１＝ΔＶ２・Ｃ１／（Ｃ１＋Ｃ２＋Ｃｇ）＝ΔＶ２・αであり、ノードＮの電位はＶ１−ΔＶ１となる。なお、光電変換素子６０に照射する光の照度が高いほど、ノードＮ２の電位は大きく低下するため、ノードＮの電位も大きく低下する。以上により、画素Ｐが撮像データを取得することができる。なお、画素ＰＲＥＦにおいても、同様の手順で撮像データを取得することができる。
【０２９２】
図２０は、第２の撮像モードにおける動作方法の一例を示すタイミングチャートである。第２の撮像モードでは、画素Ｐおよび画素ＰＲＥＦが第１の撮像データおよび第２の撮像データを取得し、これらを基に差分データを取得する。第２の撮像モードの終了後、図４の時刻Ｔ０４以降に示す動作を行うことにより、差分データと、重み係数と、を基にした演算を行うことができる。
【０２９３】
時刻Ｔ０１乃至時刻Ｔ０４は、第１の撮像データを取得する期間に相当する。時刻Ｔ０１乃至時刻Ｔ０２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＦＲを高電位とすることによりトランジスタ６４をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。この時、ノードＮの電位はＶ１に設定され、ノードＮ２の電位はＶ２に設定される。
【０２９４】
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＰＲを低電位とすることによりトランジスタ４２をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下し、Ｖ２−ΔＶ２となる。なお、ノードＮの電位は変化しない。
【０２９５】
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＦＲを低電位とすることによりトランジスタ６４をオフとする。なお、時刻Ｔ０２乃至時刻Ｔ０３の間隔と、時刻Ｔ０３乃至時刻Ｔ０４の間隔とは、Ｔで等しいとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下し、ノードＮ２の電位はＶ２−２・ΔＶ２となる。これに応じて、ノードＮの電位も低下し、ノードＮの電位はＶ１−ΔＶ１となる。なお、時刻Ｔ０２乃至時刻Ｔ０３の間隔と、時刻Ｔ０３乃至時刻Ｔ０４の間隔とはＴで等しいとしたが、時刻Ｔ０２乃至時刻Ｔ０３におけるノードＮ２の電位降下分が、時刻Ｔ０３乃至時刻Ｔ０４におけるノードＮ２の電位降下分と等しくなるように当該間隔を設定することが本質である。したがって、上記条件を満たすように、時刻Ｔ０２乃至時刻Ｔ０３の間隔と、時刻Ｔ０３乃至時刻Ｔ０４の間隔と、を適宜調整する構成が好ましい。
【０２９６】
時刻Ｔ１１乃至時刻Ｔ１３は、第１の撮像データと第２の撮像データの間に差分が無い場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。つまり、第２の撮像データを取得する際に光電変換素子６０に照射された光の照度が、第１の撮像データを取得する際に光電変換素子６０に照射された光の照度と等しい場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。
【０２９７】
時刻Ｔ１１乃至時刻Ｔ１２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。このとき、ノードＮ２の電位はＶ２に設定される。つまり、時刻Ｔ０２乃至時刻Ｔ０４における電位降下分（２・ΔＶ２）だけ電位が上昇する。一方、ノードＮの電位も上昇するが、上昇分（２・ΔＶ１）は、時刻Ｔ０３乃至時刻Ｔ０４における電位降下分の２倍に相当する。つまり、ノードＮの電位は、Ｖ１＋ΔＶ１となる。
【０２９８】
時刻Ｔ１２乃至時刻Ｔ１３において、配線ＰＲを低電位とすることにより、トランジスタ４２をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下し、これに応じて、ノードＮの電位も低下する。
【０２９９】
ここで、時刻Ｔ１２乃至時刻Ｔ１３の間隔をＴとし、時刻Ｔ０２乃至時刻Ｔ０４と同照度の光が光電変換素子６０に照射しているものとすると、ノードＮ２の電位降下分は、時刻Ｔ０３乃至時刻Ｔ０４でのノードＮ２の電位降下分ΔＶ２に等しい。また、ノードＮの電位降下分も、時刻Ｔ０３乃至時刻Ｔ０４でのノードＮの電位降下分ΔＶ１に等しい。したがって、ノードＮの電位はＶ１となる。以上により、第１の撮像データと第２の撮像データとの間に差分が無い場合において、第２の撮像データが取得され、これにより差分データが取得される。
【０３００】
時刻Ｔ２１乃至時刻Ｔ２３は、第１の撮像データと第２の撮像データとの差分が負である場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。つまり、第２の撮像データを取得する際に光電変換素子６０に照射された光の照度が、第１の撮像データを取得する際に光電変換素子６０に照射された光の照度より高い場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。
【０３０１】
時刻Ｔ２１乃至時刻Ｔ２２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。このとき、ノードＮ２の電位はＶ２に設定される。つまり、時刻Ｔ１２乃至時刻Ｔ１３における電位降下分（ΔＶ２）だけ電位が上昇する。また、ノードＮの電位も上昇し、上昇分（ΔＶ１）は、時刻Ｔ１２乃至時刻Ｔ１３における電位降下分に相当する。つまり、ノードＮの電位は、Ｖ１＋ΔＶ１となる。
【０３０２】
時刻Ｔ２２乃至時刻Ｔ２３において、配線ＰＲを低電位とすることにより、トランジスタ４２をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下し、これに応じて、ノードＮの電位も低下する。
【０３０３】
ここで、時刻Ｔ２２乃至時刻Ｔ２３の間隔をＴとし、時刻Ｔ１２乃至時刻Ｔ１３より高い照度の光が光電変換素子６０に照射しているものとすると、ノードＮ２の電位降下分（ΔＶ２’）は時刻Ｔ１２乃至時刻Ｔ１３での低下分（ΔＶ２）より大きい（ΔＶ２’＞ΔＶ２）。また、ノードＮの電位降下分（ΔＶ１’＝ΔＶ２’・α）も時刻Ｔ１２乃至時刻Ｔ１３での降下分（ΔＶ１）より大きい（ΔＶ１’＞ΔＶ１）。したがって、ノードＮの電位（Ｖ１＋ΔＶ１−ΔＶ１’）は、Ｖ１より低いことになる。以上により、第１の撮像データと第２の撮像データとの間の差分が負である場合において、第２の撮像データが取得され、これにより差分データが取得される。
【０３０４】
時刻Ｔ３１乃至時刻Ｔ３３は、時刻Ｔ１１乃至時刻Ｔ１３と同様に、第１の撮像データと第２の撮像データの間に差分が無い場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。時刻Ｔ３３において、ノードＮの電位はＶ１となり、ノードＮ２の電位はＶ２−ΔＶ２となる。
【０３０５】
時刻Ｔ４１乃至時刻Ｔ４３は、第１の撮像データと第２の撮像データとの間の差分が正である場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。つまり、第２の撮像データを取得する際に光電変換素子６０に照射された光の照度が、第１の撮像データを取得する際に光電変換素子６０に照射された光の照度より低い場合において、第２の撮像データを取得し、これにより差分データを取得する期間に相当する。
【０３０６】
時刻Ｔ４１乃至時刻Ｔ４２において、配線ＰＲを高電位とすることによりトランジスタ４２をオンとし、配線ＴＸを高電位とすることによりトランジスタ４１をオンとする。このとき、ノードＮ２の電位はＶ２に設定される。つまり、時刻Ｔ３２乃至時刻Ｔ３３における電位降下分（ΔＶ２）だけ電位が上昇する。一方、ノードＮの電位も上昇するが、上昇分（ΔＶ１）は、時刻Ｔ３２乃至時刻Ｔ３３における電位降下分に相当する。つまり、ノードＮの電位は、Ｖ１＋ΔＶ１となる。
【０３０７】
時刻Ｔ４２乃至時刻Ｔ４３において、配線ＰＲを低電位とすることにより、トランジスタ４２をオフとする。このとき、光電変換素子６０に照射する光に応じて、ノードＮ２の電位は低下し、これに応じて、ノードＮの電位も低下する。
【０３０８】
ここで、時刻Ｔ４２乃至時刻Ｔ４３の間隔をＴとし、時刻Ｔ３２乃至時刻Ｔ３３より高い照度の光が光電変換素子６０に照射しているものとすると、ノードＮ２の電位降下分（ΔＶ２’’）は時刻Ｔ３２乃至時刻Ｔ３３での低下分（ΔＶ２）より小さい（ΔＶ２’’＜ΔＶ２）。また、ノードＮの電位降下分（ΔＶ１’’＝ΔＶ２’’・α）も時刻Ｔ３２乃至時刻Ｔ３３での降下分（ΔＶ１）より小さい（ΔＶ１’’＜ΔＶ１）。したがって、ノードＮの電位（Ｖ１＋ΔＶ１−ΔＶ１’’）は、Ｖ１より高いことになる。以上により、第１の撮像データと第２の撮像データとの間の差分が正である場合において、第２の撮像データが取得され、これにより差分データが取得される。
【０３０９】
なお、画素ＰＲＥＦにおいても、図２０と同様の手順で差分データを取得することができる。
【０３１０】
図２、図１８（Ａ）乃至（Ｅ）、および図１９（Ａ）に示す構成は、必要に応じて、または適宜組み合わせることができる。例えば、図１９（Ａ）に示す構成の画素Ｐにおいて、光電変換素子６０の向きを逆にしてもよい。
【０３１１】
図２１（Ａ）は、本発明の一態様の撮像装置が有する画素の層構成の一例を示す図であり、層５６１、層５６３、および層５６２の積層構成である例を示している。
【０３１２】
層５６１は、光電変換素子６０を有する。光電変換素子６０は、図２１（Ｂ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
【０３１３】
図２１（Ｂ）に示す光電変換素子６０はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
【０３１４】
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の薄膜を用いて形成することもできる。
【０３１５】
また、層５６１が有する光電変換素子６０は、図２１（Ｃ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図２１（Ｃ）に示す光電変換素子６０はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
【０３１６】
層５６６ａは、低抵抗の金属層等とすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【０３１７】
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェン等を用いることができる。なお、層５６６ｄを省く構成とすることもできる。
【０３１８】
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物等を用いることが好ましい。
【０３１９】
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できる等の生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法等を用いて形成することができる。
【０３２０】
セレン系材料としては、単結晶セレンや多結晶セレン等の結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）等を用いることができる。
【０３２１】
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物等を用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
【０３２２】
層５６３は、画素Ｐ、画素ＰＲＥＦが有するトランジスタ４１およびトランジスタ４２等のＯＳトランジスタを有する。また、画素Ｐおよび画素ＰＲＥＦ以外の回路が有するトランジスタの一部または全部を層５６３に設けてもよい。
【０３２３】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物等であり、例えば、後述するＣＡＣ−ＯＳ等を用いることができる。
【０３２４】
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０３２５】
半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０３２６】
半導体層としては、キャリア密度の低い金属酸化物を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性または実質的に高純度真性な金属酸化物という。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。
【０３２７】
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０３２８】
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３２９】
また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３３０】
また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０３３１】
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ａｎｄ  Ａ−Ｂ−ｐｌａｎｅ  Ａｎｃｈｏｒｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０３３２】
非晶質構造の金属酸化物膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
【０３３３】
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
【０３３４】
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３３５】
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０３３６】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
【０３３７】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３３８】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３３９】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３４０】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３４１】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３４２】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３４３】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０３４４】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０３４５】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０３４６】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０３４７】
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０３４８】
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０３４９】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３等が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０３５０】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３等が主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０３５１】
一方、ＧａＯＸ３等が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３等が主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０３５２】
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３等に起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０３５３】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
【０３５４】
図２１（Ａ）に示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、画素Ｐ、画素ＰＲＥＦが有するトランジスタ４３等のＳｉトランジスタ等を有する。また、画素Ｐおよび画素ＰＲＥＦ以外の回路が有するトランジスタの一部または全部を層５６２に設けることができる。
【０３５５】
図２１（Ａ）に示すように、層５６１、層５６３、および層５６２が積層された構成とすることにより、画素を構成する要素、および画素以外の回路を構成する要素を複数の層に分散させることができるため、撮像装置の占有面積を小さくすることができる。なお、図２１（Ａ）に示す構成において、層５６２を支持基板とし、層５６１および層５６３に画素Ｐ、画素ＰＲＥＦ、およびその他の回路を設けてもよい。
【０３５６】
図２２（Ａ）は、図２１（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子６０として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図２２（Ａ）では画素Ｐ、画素ＰＲＥＦを構成する、トランジスタ４３を示す。層５６３はＯＳトランジスタを有し、図２２（Ａ）では画素Ｐ、画素ＰＲＥＦを構成する、トランジスタ４１およびトランジスタ４２を示す。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
【０３５７】
光電変換素子６０において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
【０３５８】
図２２（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図２３（Ａ）、（Ｂ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図２３（Ａ）はチャネル長方向の断面、図２３（Ｂ）はチャネル幅方向の断面に相当する。
【０３５９】
または、図２３（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ））とすることができる。
【０３６０】
ここで、図２２（Ａ）では、層５６１が有する要素と層５６３が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
【０３６１】
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続されている。導電層５３４は、領域５３６と電気的に接続されている。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
【０３６２】
層５６３には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、トランジスタ４１のソースまたはドレインと電気的に接続されている。導電層５３２は、電源線と電気的に接続されている。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
【０３６３】
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
【０３６４】
例えば、導電層５３１、導電層５３２、導電層５３３、および導電層５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕ等を用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタン等を用いることができる。
【０３６５】
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
【０３６６】
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
【０３６７】
金属層同士の接合には、表面の酸化膜および不純物の吸着層等をスパッタリング処理等で除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法等を用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【０３６８】
また、絶縁層同士の接合には、研磨等によって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法等を用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【０３６９】
層５６１と、層５６３を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０３７０】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法等を用いることができる。また、金属層の表面をＡｕ等の難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０３７１】
図２２（Ｂ）は、図２１（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａを、光電変換層として層５６６ｂおよび層５６６ｃを、他方の電極として層５６６ｄを有する。
【０３７２】
この場合、層５６１は、層５６３上に直接形成することができる。層５６６ａは、トランジスタ４１のソースまたはドレインと電気的に接続されている。層５６６ｄは、領域５３６を介して電源線と電気的に接続されている。
【０３７３】
図２２（Ａ）において、層５６３に設けられたＯＳトランジスタはセルフアライン型の構成を示しているが、図２３（Ｄ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
【０３７４】
トランジスタ４１およびトランジスタ４２はバックゲート５３５を有する構成を示しているが、バックゲートを有さない形態であってもよい。バックゲート５３５は、図２３（Ｅ）に示すように、対向して設けられるトランジスタのゲートと電気的に接続する場合がある。または、バックゲート５３５にゲートとは異なる固定電位を供給することができる構成であってもよい。
【０３７５】
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ４３のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ４１およびトランジスタ４２のチャネル形成領域の近傍に設けられる絶縁層中の水素は、金属酸化物層中にキャリアを生成する要因の一つとなる。
【０３７６】
絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ４３の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１およびトランジスタ４２の信頼性も向上させることができる。
【０３７７】
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０３７８】
図２４（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子６０が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜等を用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウム等の誘電体膜を積層してもよい。
【０３７９】
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステン等の金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
【０３８０】
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）等の色を割り当てることにより、カラー画像を得ることができる。
【０３８１】
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６等を設けることができる。
【０３８２】
また、図２４（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０３８３】
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
【０３８４】
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置等に用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線等の光（蛍光）に変換される。そして、当該光を光電変換素子６０で検知することにより画像データを取得する。また、放射線検出器等に当該構成の撮像装置を用いてもよい。
【０３８５】
シンチレータは、Ｘ線やガンマ線等の放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯ等を樹脂やセラミクスに分散させたものを用いることができる。
【０３８６】
なお、セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０３８７】
また、図２４（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子６０に照射されるようになる。また、図２４（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
【０３８８】
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
【０３８９】
図２５（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
【０３９０】
図２５（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）等を有していてもよい。
【０３９１】
図２５（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
【０３９２】
また、図２５（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路等の機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０３９３】
図２５（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
【０３９４】
図２５（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
【０３９５】
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
【０３９６】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３９７】
（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。これら電子機器の具体例を図２６に示す。
【０３９８】
図２６（Ａ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構等が設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【０３９９】
図２６（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４００】
図２６（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４０１】
図２６（Ｄ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４０２】
図２６（Ｅ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力する等のあらゆる操作は、指やスタイラス等で表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４０３】
図２６（Ｆ）は自動車であり、車体９０１、車輪９０２、カメラ９０３等を有する。カメラ９０３が撮影した画像を解析して、歩行者の有無等、周囲の交通状況を判断することにより、自動運転を行うことができる。カメラ９０３に、本発明の一態様の撮像装置を備えることができる。
【０４０４】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０４０５】
１０    撮像装置
１３    電流ソース回路
１４    電流シンク回路
１５    遮光層
１６    電流源回路
２１    画素アレイ
２３    参照画素アレイ
２４    アナログ処理回路
２５    デコーダ
２６    Ａ／Ｄ変換回路
３１    スイッチ回路
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４４    トランジスタ
４５    トランジスタ
４６    トランジスタ
４７    トランジスタ
４８    トランジスタ
４９    トランジスタ
５０    トランジスタ
５１    トランジスタ
５２    容量素子
５３    容量素子
６０    光電変換素子
６２    容量素子
６３    容量素子
６４    トランジスタ
７１＿１    配線
７１＿２    配線
７３    配線
７５    配線
７５＿ｎ    配線
７５＿１    配線
７５＿２    配線
７５＿３    配線
７６    配線
７７    配線
７７ｂ    配線
７８    配線
７８＿ｎ    配線
７８＿１    配線
７８＿２    配線
７９    配線
８０    配線
８１    トランジスタ
８１＿１    トランジスタ
８１＿２    トランジスタ
８２    配線
１７１    回路
１７３    回路
１７４    回路
１７５    回路
１８０    ＮＮ回路
１９０    演算処理回路
４１０    パッケージ基板
４１１    パッケージ基板
４２０    カバーガラス
４２１    レンズカバー
４３０    接着剤
４３５    レンズ
４４０    バンプ
４４１    ランド
４５０    イメージセンサチップ
４５１    イメージセンサチップ
４６０    電極パッド
４６１    電極パッド
４７０    ワイヤ
４７１    ワイヤ
４９０    ＩＣチップ
５３１    導電層
５３２    導電層
５３３    導電層
５３４    導電層
５３５    バックゲート
５３６    領域
５４０    シリコン基板
５４１    絶縁層
５４２    絶縁層
５４３    絶縁層
５４５    半導体層
５４６    絶縁層
５６１    層
５６２    層
５６３    層
５６５ａ    層
５６５ｂ    層
５６５ｃ    層
５６６ａ    層
５６６ｂ    層
５６６ｃ    層
５６６ｄ    層
５８０    絶縁層
５８１    遮光層
５８２    有機樹脂層
５８３    カラーフィルタ
５８３ａ    カラーフィルタ
５８３ｂ    カラーフィルタ
５８３ｃ    カラーフィルタ
５８４    マイクロレンズアレイ
５８５    光学変換層
５８６    絶縁層
９０１    車体
９０２    車輪
９０３    カメラ
９３２    表示部
９３３    筐体兼リストバンド
９３９    カメラ
９５１    支持台
９５２    カメラユニット
９５３    保護カバー
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    レンズ
９６７    発光部
９７１    筐体
９７２    筐体
９７３    表示部
９７４    操作キー
９７５    レンズ
９７６    接続部
９８１    筐体
９８２    表示部
９８３    操作ボタン
９８４    外部接続ポート
９８５    スピーカ
９８６    マイク
９８７    カメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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