(57)【要約】      （修正有）【課題】パッドによる高周波特性の劣化を抑制する高周波装置を提供する。【解決手段】高周波装置は、半導体素子１０が形成された半導体基板１２と、半導体基板上に設けられた絶縁層１４上に設けられ、基準電位が供給される基準層３２と、絶縁層内に基準層に対向して設けられ、半導体素子と電気的に接続し、基準層とともに伝送線路を構成する信号配線３４と、絶縁層上であって基準層から離間して設けられ、実装に用いられる第１領域３７ａと、試験に用いられ、第１領域と信号配線４４との間に設けられた第２領域３７ｂと、を含み、信号配線と電気的に接続されたパッド３６と、を具備する。【選択図】図２
2018137296.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体基板上に設けられた絶縁層上に設けられ、基準電位が供給される基準層と、
前記絶縁層内に前記基準層に対向して設けられ、前記半導体素子と電気的に接続し、前記基準層とともに伝送線路を構成する信号配線と、
前記絶縁層上であって前記基準層から離間して設けられ、実装に用いられる第１領域と、試験に用いられ前記第１領域と前記信号配線との間に設けられた第２領域と、を含み、前記信号配線と電気的に接続されたパッドと、
を具備する高周波装置。
【請求項２】
前記第２領域の幅は前記信号配線の幅より大きい請求項１に記載の高周波装置。
【請求項３】
前記パッドは前記基準層に形成された開口内に設けられる請求項１または２に記載の高周波装置。
【請求項４】
前記第２領域の両側に前記基準層が設けられている請求項１から３のいずれか一項に記載の高周波装置。
【請求項５】
前記絶縁層内に前記基準層に対向して設けられ、一端が前記第１領域と電気的に接続し、他端が前記基準層に電気的に接続し、前記伝送線路で伝送される信号の波長をλとしたときλ／４未満の長さを有する付加線路を具備する請求項１から４のいずれか一項に記載の高周波装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波装置に関し、例えば伝送線路を有する高周波装置に関する。
【背景技術】
【０００２】
高周波装置における高周波信号の伝送には、マイクロストリップライン等の伝送線路を用いる。伝送線路と外部回路との電気的な接続にはパッドを用いる。パッドはボンディングワイヤやバンプにより外部回路と電気的に接続される。パッドにプローブを接触させ、高周波特性を測定することが知られている（例えば特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１６００８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ボンディングワイヤやバンプが設けられる実装用パッドとプローブを接触させる試験用パッドを共通にすると、プローブの跡がボンディングワイヤやバンプを設ける障害となる。パッド内に実装用領域と試験用領域とを設けると高周波特性が劣化する。
【０００５】
本高周波装置は、パッドにおける高周波特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、半導体素子が形成された半導体基板と、前記半導体基板上に設けられた絶縁層上に設けられ、基準電位が供給される基準層と、前記絶縁層内に前記基準層に対向して設けられ、前記半導体素子と電気的に接続し、前記基準層とともに伝送線路を構成する信号配線と、前記絶縁層上であって前記基準層から離間して設けられ、実装に用いられる第１領域と、試験に用いられ前記第１領域と前記信号配線との間に設けられた第２領域と、を含み、前記信号配線と電気的に接続されたパッドと、を具備する高周波装置である。
【発明の効果】
【０００７】
本高周波装置によれば、パッドにおける高周波特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る高周波装置の平面図である。
【図２】図２は、実施例１に係る高周波装置を実装基板に実装したパッド付近の断面図である。
【図３】図３（ａ）および図３（ｂ）は、実施例１に係る高周波装置をバンプ側からみた平面図である。
【図４】図４は、実施例１における実装基板をバンプ側からみた平面図である。
【図５】図５（ａ）および図５（ｃ）は、比較例１に係る高周波装置をバンプ側からみた平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面図である。
【図６】図６は、比較例１に係る高周波装置をバンプ側からみた平面図である。
【図７】図７（ａ）から図７（ｃ）は、それぞれ実施例１、比較例１および２におけるシミュレーションに用いた等価回路を示す図である。
【図８】図８（ａ）は、実施例１、比較例１および２におけるＳ１１を示すスミスチャート、図８（ｂ）は、周波数に対するＳ２１を示す図である。
【図９】図９（ａ）は、実施例２に係る高周波装置をバンプ側からみた平面図。図９（ｂ）は、図９（ａ）のＡ−Ａ断面図である。
【図１０】図１０（ａ）は、比較例３に係る高周波装置をバンプ側からみた平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ断面図である。
【図１１】図１１は、比較例４に係る高周波装置をバンプ側からみた平面図である。
【図１２】図１２（ａ）は、実施例２、比較例３および４におけるＳ１１を示すスミスチャート、図１２（ｂ）は、周波数に対するＳ２１を示す図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施形態は、半導体素子が形成された半導体基板と、前記半導体基板上に設けられた絶縁層上に設けられ、基準電位が供給される基準層と、前記絶縁層内に前記基準層に対向して設けられ、前記半導体素子と電気的に接続し、前記基準層とともに伝送線路を構成する信号配線と、前記絶縁層上であって前記基準層から離間して設けられ、実装に用いられる第１領域と、試験に用いられ前記第１領域と前記信号配線との間に設けられた第２領域と、を含み、前記信号配線と電気的に接続されたパッドと、を具備する高周波装置である。
これにより、試験用の針の跡がパッドの実装用領域に残り実装の障害となることを抑制できる。試験に用いられる第２領域が実装に用いられる第１領域と信号配線との間に設けられているため、パッドにおける高周波特性の劣化を抑制することができる。
（２）前記第２領域の幅は前記信号配線の幅より大きいことが好ましい。これにより、高周波特性の劣化をより抑制することができる。
（３）前記パッドは前記基準層に形成された開口内に設けられることが好ましい。これにより、基準層のシールドとしての機能がより向上する。
（４）前記第２領域の両側に前記基準層が設けられていることが好ましい。これにより、コプレーナ型のプローブを用い試験することができる。
（５）前記絶縁層内に前記基準層に対向して設けられ、一端が前記第１領域と電気的に接続し、他端が前記基準層に電気的に接続し、前記伝送線路で伝送される信号の波長をλとしたときλ／４未満の長さを有する付加線路を具備することが好ましい。これにより、高周波特性の劣化をより抑制することができる。
【００１０】
［本願発明の実施形態の詳細］
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【実施例１】
【００１１】
図１は、実施例１に係る高周波装置の平面図である。図１に示すように、高周波装置である半導体チップ１０の上面に基準層３２が設けられている。基準層３２に開口３５ａおよび３５ｂが設けられている。開口３５ａおよび３５ｂ内にパッド３６ａおよび３６ｂが設けられている。半導体チップ１０には半導体素子５４が設けられている。基準層３２に対向して信号配線３４ａおよび３４ｂが設けられている。パッド３６ａおよび３６ｂは信号配線３４ａおよび３４ｂを介し半導体素子５４に接続されている。パッド３６ａから入力した高周波信号は信号配線３４ａを伝送し半導体素子５４に入力する。半導体素子５４から出力された高周波信号は信号配線３４ｂを伝送しパッド３６ｂから出力される。
【００１２】
半導体チップ１０は、例えばＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。半導体素子５４は、例えば、チャネル層としてＩｎＧａＡｓ層、電子供給層としてＡｌＧａＡｓを有するＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を用いたアンプである。半導体素子５４としては、例えばＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタでもよい。また、アンプ以外の電子回路でもよい。半導体基板１２は、半導体基板に半導体層が形成されているもののほか、絶縁基板（例えばサファイア基板）上に半導体層（例えばＧａＮ層）が形成されていてもよい。
【００１３】
図２は、実施例１に係る高周波装置を実装基板に実装したパッド付近の断面図である。図２に示すように、実装基板２０上に半導体チップ１０がバンプ３０を用い搭載されている。信号配線３４の延伸方向をＸ方向、信号配線３４の幅方向をＹ方向、および実装基板２０に半導体チップ１０が搭載される方向をＺ方向とする。半導体チップ１０においては、半導体基板１２上（図２では下、以下同様）に半導体素子としてＦＥＴ１１が形成されている。ＦＥＴ１１はソース１１ａ、ゲート１１ｂおよびドレイン１１ｃを有する。半導体基板１２上に絶縁層１４が設けられている。絶縁層１４内に配線層１６ａから１６ｃが設けられている。半導体基板１２上に絶縁層１４を介し金属層１８が形成されている。絶縁層１４の一部を上下に貫通し配線層１６ａから１６ｃおよび金属層１８を電気的に接続する貫通電極１５ａから１５ｃが設けられている。絶縁層１４は例えばポリイミド、ＢＣＢ（Benzocyclobutene）等の樹脂層である。貫通電極１５ａから１５ｃ、配線層１６ａから１６ｃ、および金属層１８は、例えば金、銅またはアルミニウム等の金属層である。
【００１４】
配線層１６ａは信号配線３４を含む。信号配線３４は、半導体基板１２に形成された半導体素子（図１の半導体素子５４およびＦＥＴ１１等）に電気的に接続される。金属層１８は基準層３２およびパッド３６を含む。基準層３２には、グランド電位等の基準電位（例えば直流電位）が供給される。基準層３２と信号配線３４とは対向して設けられ、伝送線路３３を形成する。伝送線路３３はマイクロストリップラインである。パッド３６は、バンプ３０が設けられる実装用領域３７ａとプローブが接触する試験用領域３７ｂを含む。配線１７ａは、貫通電極１５ａから１５ｃ並びに配線層１６ｂおよび１６ｃを含み、信号配線３４とパッド３６とを電気的に接続する。
【００１５】
絶縁性の基板２２上に金属層２８が形成されている。基板２２の下面に基準層２６が形成されている。金属層２８は、基準層４２、パッド４６および信号配線４４を含む。基板２２を貫通するビアホール２５が設けられている。ビアホール２５には金属が埋め込まれている。ビアホール２５は基準層４２と基準層２６とを電気的に接続する。金属層２８上に保護膜としてレジスト２４が形成されている。信号配線４４と基準層２６とは伝送線路４３を形成する。基板２２は、例えばテフロン（登録商標）、樹脂またはセラミックス等の絶縁層である。ビアホール２５、基準層２６および金属層２８は、例えば金または銅等の金属層である。バンプ３０は、例えば半田、金または銅等の金属バンプである。
【００１６】
膜厚Ｔ１２、Ｔ１４、Ｔ１８、Ｔ２２、Ｔ２４およびＴ２８は、それぞれ半導体基板１２、絶縁層１４、金属層１８、基板２２、レジスト２４および金属層２８の膜厚である。
【００１７】
図３（ａ）および図３（ｂ）は、実施例１に係る高周波装置をバンプ側からみた平面図である。図２は図３（ａ）のＡ−Ａ断面に相当する。絶縁層１４内の信号配線３４を破線で示す。半導体チップ１０の上面（図２では下面、以下同様）に基準層３２が形成されている。基準層３２に開口３５が形成されている。開口３５内にパッド３６が形成されている。基準層３２に対向するように信号配線３４が形成されている。パッド３６は実装用領域３７ａおよび試験用領域３７ｂを含む。試験用領域３７ｂは、実装用領域３７ａと信号配線３４との間に電気的に接続されている。
【００１８】
幅Ｗ３０、Ｗ３４、Ｗ３５ａ、Ｗ３５ｂ、Ｗ３７ａ、Ｗ３７ｂおよびＷ３７ｃは、それぞれバンプ３０の幅、信号配線３４の幅、実装用領域３７ａの周りの開口３５のＹ方向の幅、試験用領域３７ｂの周りの開口３５のＹ方向の幅、、実装用領域３７ａの幅、試験用領域３７ｂのＹ方向の幅、および試験用領域３７ｂのＸ方向の幅である。
【００１９】
図３（ｂ）に示すように、試験用のプローブヘッド５０はグランド用針５２ｂおよび信号用針５２ａを有している。グランド用針５２ｂは信号用針５２ａの両側に設けられている。高周波装置の高周波信号の試験のとき、プローブヘッド５０の信号用針５２ａは試験用領域３７ｂに接触し、グランド用針５２ｂは実装用領域３７ａの両側の基準層３２に接触する。このようにプローブヘッド５０はコプレーナ型である。
【００２０】
図４は、実施例１における実装基板をバンプ側からみた平面図である。バンプ３０、ビアホール２５および半導体チップ１０を破線で示す。図２は図４のＡ−Ａ断面に相当する。図４に示すように、半導体チップ１０の基準層３２に対向するように基準層４２が形成されている。基準層４２には切り込み４５が形成されている。パッド４６は切り込み４５内に形成されている。パッド４６に信号配線４４が電気的に接続されている。パッド４６上におよび基準層４２上にバンプ３０が接続される。基準層４２にビアホール２５が接続されている。
【００２１】
幅Ｗ２５、Ｗ３０、Ｗ３１，Ｗ４４、Ｗ４５およびＷ４６は、それぞれビアホール２５の幅、バンプ３０の幅、バンプ３０のピッチ幅、信号配線４４の幅、切り込み４５の幅およびパッド４６の幅である。
【００２２】
［比較例１］
実施例１の効果を説明するための比較例について説明する。図５（ａ）および図５（ｃ）は、比較例１に係る高周波装置をバンプ側からみた平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面図である。図５（ａ）および図５（ｂ）に示すように、パッド３６の実装用領域３７ａは試験用領域３７ｂと信号配線３４との間に設けられている。信号配線３４とパッド３６との間には幅広配線３４ｃが設けられている。その他の構成は実施例１と同じであり説明を省略する。
【００２３】
図５（ｃ）に示すように、高周波装置の高周波信号の試験のとき、プローブヘッド５０の信号用針５２ａは試験用領域３７ｂに接触し、グランド用針５２ｂは実装用領域３７ａの両側の基準層３２に接触する。
【００２４】
［比較例２］
図６は、比較例１に係る高周波装置をバンプ側からみた平面図である。図６に示すように、パッド３６に試験用領域３７ｂは設けられていない。信号配線３４とパッド３６との間には幅広配線３４ｃが設けられている。その他の構成は実施例１と同じであり説明を省略する。
【００２５】
実施例１の試験用領域３７ｂ、比較例１および２の幅広配線３４ｃは、伝送線路３３と実装用領域３７ａ（比較例２でがパッド３６）とのインピーダンスを整合するためのキャパシタンス成分として機能する。実装用領域３７ａはキャパシタとして機能するため、実施例１の試験用領域３７ｂ、比較例１および２の幅広配線３４ｃを設けると、さらにキャパシタンス成分が大きくなり伝送線路３３と実装用領域３７ａとのインピーダンス整合が難しくなるようにも考えられる。
【００２６】
上記考察は、実装用領域３７ａおよび幅広配線３４ｃを集中定数回路としてみている。しかし、６０ＧＨｚ以上のように高い周波数（例えばミリ波）では、パッド３６は集中定数回路としてではなく分布定数回路として機能する。そこで、実装用領域３７ａを、伝送線路３３側と伝送線路３３の反対側とに分けて考える。実装用領域３７ａの伝送線路３３側は、伝送線路３３と実装用領域３７ａとのインピーダンス整合のためのキャパシタとして機能している。しかし、伝送線路３３側に試験用領域３７ｂまたは幅広配線３４ｃを設けないと、実装用領域３７ａの伝送線路３３側のキャパシタンスが十分でない。そこで、伝送線路３３側に試験用領域３７ｂまたは幅広配線３４ｃを設ける。これにより、実装用領域３７ａの伝送線路３３側のキャパシタンスに試験用領域３７ｂまたは幅広配線３４ｃのキャパシタンスが付加される。よって、伝送線路３３と実装用領域３７ａとのインピーダンス整合が改善する。実装用領域３７ａの伝送線路３３の反対側のキャパシタンス成分は伝送線路３３と実装用領域３７ａとのインピーダンス整合を難しくする。この点に関しては実施例２において説明する。
【００２７】
実施例１、比較例１および２について、伝送線路４３から伝送線路３３をみた反射特性および通過特性を電磁界解析法を用いシミュレーションした。図７（ａ）から図７（ｃ）は、それぞれ実施例１、比較例１および２におけるシミュレーションに用いた等価回路を示す図である。図７（ａ）に示すように、実施例１では、バンプ３０はインダクタＬ１、インダクタＬ２およびキャパシタＣ１により等価的に表した。インダクタＬ１およびインダクタＬ２は実装用領域３７ａとパッド４６との間に直列に接続されている。キャパシタＣ１は、インダクタＬ１とインダクタＬ２との間のノードと基準電位との間に接続されている。インダクタＬ１およびインダクタＬ２のインダクタンスを各々５ｐＨ、キャパシタＣ１のキャパシタンスを１５ｐＦとした。
【００２８】
実装用領域３７ａおよびパッド４６は、それぞれ伝送線路Ｌ３および伝送線路Ｌ４を用い等価的に表した。試験用領域３７ｂは、実装用領域３７ａと伝送線路３３との間に設けられ、等価的にシャントキャパシタとして機能する伝送線路Ｌ６とした。伝送線路３３は伝送線路Ｌ５とし、抵抗Ｒ１で終端されているとした。抵抗Ｒ１の抵抗値は５０Ωとした。抵抗Ｒ１は、半導体基板１２内に形成された抵抗とした。各伝送線路Ｌ４からＬ６の長さ等は、パッド３６および４６を等価的に表すように設定した。実装基板２０に形成された伝送線路４３を端子Ｔ１とし、端子Ｔ１からバンプ３０をみたＳ１１をシミュレーションした。
【００２９】
図７（ｂ）に示すように、比較例１では、試験用領域３７ｂは、実装用領域３７ａにオープンスタブとして接続されている。幅広配線３４ｃは実装用領域３７ａと伝送線路３３との間に設けられ、等価的にシャントキャパシタとして機能する伝送線路Ｌ７とした。その他の等価回路は実施例１と同じである。
【００３０】
図７（ｃ）に示すように、比較例２では、試験用領域３７ｂが設けられていない。その他の等価回路は比較例１と同じである。
【００３１】
シミュレーション条件を以下に示す。
半導体基板１２：ＧａＡｓ基板、膜厚Ｈ１２＝２５０μｍ
絶縁層１４：ポリイミド、比誘電率３．５、膜厚Ｈ１４＝８μｍ
金属層１８：金、膜厚Ｈ１８＝２μｍ
バンプ３０：はんだ：膜厚Ｈ３０＝１００μｍ、幅Ｗ３０＝１５０μｍ、ピッチ幅Ｗ３１＝４００μｍ
信号配線３４：特性インピーダンス５０Ω、幅Ｗ３４＝１０μｍ
幅広配線３４ｃ：幅Ｗ３４ｃ＝１００μｍ、Ｗ３４ｄ＝３０μｍ
開口３５：幅Ｗ３５ａ＝２５０μｍ、Ｗ３５ｂ＝１８０μｍ
実装用領域３７ａ：幅Ｗ３７ａ＝１５０μｍ
試験用領域３７ｂ：幅Ｗ３７ａ＝１００μｍ、Ｗ３７ｃ＝５７μｍ
基板２２：テフロン（登録商標）、膜厚Ｈ２２＝１０１μｍ
レジスト２４：膜厚Ｈ２４＝３０μｍ
ビアホール２５：銅、幅Ｗ２５＝１００μｍ
金属層２８：銅、膜厚Ｈ２４＝３０μｍ
信号配線４４：特性インピーダンス５０Ω、幅Ｗ４４=１９０μｍ
切り込み４５：幅Ｗ４５＝１００μｍ
パッド４６：幅Ｗ４６＝２５０μｍ
【００３２】
図８（ａ）は、実施例１、比較例１および２におけるＳ１１を示すスミスチャート、図８（ｂ）は、周波数に対するＳ２１を示す図である。比較例２では、伝送線路４３からみた入力インピーダンスが伝送線路３３の特性インピーダンスである５０Ωに近づくように（すなわち伝送線路３３とパッド３６とがインピーダンス整合に近づく）ように、幅広配線３４ｃの寸法を調整した。
【００３３】
比較例２では、半導体チップ１０を実装基板２０に搭載する前に半導体チップ１０の高周波特性を測定しようとすると、パッド３６に測定用のプローブヘッド５０の針５２ａ（図３（ｂ）参照）を接触させる。パッド３６の表面に針５２ａの跡が残る。この跡がバンプ３０を設ける障害となる。そこで、比較例１では、パッド３６に実装用領域３７ａと試験用領域３７ｂを設ける。実装用領域３７ａはバンプ３０等（またはボンディングワイヤ）が接続される領域である。試験用領域３７ｂはプローブヘッド５０の針５２ａが接触する領域である。これにより、針５２ａの跡がバンプ３０（またはボンディングワイヤ）を設ける障害となることを抑制できる。
【００３４】
図８（ａ）のように、比較例１と２ではＳ１１はスミスチャートの中心から同程度に位置している。これは、比較例１と２とで入力インピーダンスが同程度であることを示している。図８（ｂ）のように、比較例１では比較例２に比べＳ２１が小さい。これは、比較例１は比較例２に比べ伝送線路４３から３３への通過損失が大きくなっていることを示している。比較例１において損失が大きくなるのは、試験用領域３７ｂがオープンスタブとして機能しているためと考えられる。このように、比較例１では、プローブヘッド５０の針５２ａの跡がバンプ３０の障害になることは抑制できるが高周波特性が劣化してしまう。
【００３５】
実施例１では、幅広配線３４ｃの代わりに試験用領域３７ｂを設ける。入力インピーダンスが５０Ωに近づくように試験用領域３７ｂの寸法を調整した。図８（ａ）のように、実施例１では、比較例１および２に比べ、Ｓ１１がスミスチャートの中心に近づいている。これは、実施例１では比較例１および２に比べ、入力インピーダンスが５０Ωに近づいていることを示している。図８（ｂ）のように、実施例２では比較例１に比べＳ２１が大きくなる。これは、実施例２では比較例１に比べ損失が小さくなっていることを示している。８６ＧＨｚでは、実施例２の損失は比較例１より０．２ｄＢ小さい。
【００３６】
実施例１によれば、パッド３６は、実装に用いられる実装用領域３７ａ（第１領域）と、試験に用いられる試験用領域３７ｂ（第２領域）を含む。これにより、針５２ａの跡がバンプ３０（またはボンディングワイヤ）を設ける障害となることを抑制できる。試験用領域３７ｂは、実装用領域３７ａと信号配線３４との間に設けられている。これにより、比較例１のような試験用領域３７ｂがオープンスタブとして機能することによる通過損失性の劣化等の高周波特性の劣化を抑制することができる。また、試験用領域３７ｂが実装用領域３７ａの伝送線路３３側にキャパシタンス成分を付加する。よって、伝送線路３３と実装用領域３７ａの伝送線路３３側とのインピーダンスがより整合する。
【００３７】
また、試験用領域３７ｂの幅Ｗ３７ｃは信号配線３４の幅Ｗ３４より大きい。これにより、試験用領域３７ｂのキャパシタンス成分が大きくなり、伝送線路３３と実装用領域３７ａとのインピーダンス整合を容易にすることができる。試験用領域３７ｂの幅Ｗ３７ｃは実装用領域３７ａの幅Ｗ３７ａより小さいことが好ましい。これにより、試験用領域３７ｂのキャパシタンス成分が大きくなりすぎることを抑制できる。
【００３８】
基準層３２は、信号配線３４に対向して設けられていればよいが、パッド３６は、基準層３２に形成された開口３５内に設けられることが好ましい。これにより、基準層３２をパッド３６以外のほぼ全面に設けることができ、基準層３２のシールドとしての機能がより向上する。
【００３９】
試験用領域３７ｂの両側に基準層３２が設けられていることが好ましい。これにより、図３（ｂ）のようにコプレーナ型のプローブヘッド５０を用いることができる。
【００４０】
伝送線路３３を伝送する高周波信号は６０ＧＨｚ以下でもよい。周波数が高くなる（例えば６０ＧＨｚ以上）と、試験用領域３７ｂの影響がより大きくなる。よって、試験用領域３７ｂを実装用領域３７ａと伝送線路３３との間に設けることで、高周波特性をより改善できる。８０ＧＨｚ以上の高周波信号では改善効果がより顕著になる。
【００４１】
実装用領域３７ａと伝送線路３３は試験用領域３７ｂに対し互いに反対側に配置されていることが好ましい。これにより、試験用領域３７ｂにより実装用領域３７ａと伝送線路３３とのインピーダンスをより整合させることができる。
【００４２】
実装用領域３７ａを円形状とすることで、実装用領域３７ａの面積を小さくできる。試験用領域３７ｂを矩形状とすることで、伝送線路３３と実装用領域３７ａとのインピーダンスをより整合させることができる。
【実施例２】
【００４３】
図９（ａ）は、実施例２に係る高周波装置をバンプ側からみた平面図。図９（ｂ）は、図９（ａ）のＡ−Ａ断面図である。図９（ａ）および図９（ｂ）に示すように、配線層１６ａは付加配線３８を含む。付加配線３８の一端は配線１７ｂを介しパッド３６の実装用領域３７ａに電気的に接続されている。付加配線３８の他端は配線１７ｃを介し基準層３２に電気的に接続されている。基準層３２と付加配線３８とは絶縁層１４を介し対向して設けられている。付加配線３８と基準層３２とはマイクロストリップライン等の伝送線路として機能する。付加配線３８の長さをＬ３８とする。その他の構成は実施例１と同じである。
【００４４】
付加配線３８、配線１７ｂおよび１７ｃを含む実装用領域３７ａから基準層３２までのラインが、ショートスタブとして機能する。ただし、配線１７ｂおよび１７ｃは付加配線３８に比べ非常に短いため、付加配線３８の長さが実質的にショートスタブの長さとなる。付加配線３８は、伝送線路３３を伝送する高周波信号の波長をλとしたとき、λ／４未満の長さとする。これにより、付加配線３８は高周波信号にインダクタとしてみえる。
【００４５】
前述のように、パッド３６の実装用領域３７ａを、伝送線路３３側と反対側とに分けて考える。パッド３６の伝送線路３３と反対側は、伝送線路３３と４３との間の線路に付加されたシャントキャパシタとして機能する。これにより、伝送線路３３と４４とのインピーダンスが整合しなくなり、高周波信号の反射特性が劣化する。そこで、実装用領域３７ａにインダクタとして機能する付加配線３８を接続する。これにより、実装用領域３７ａの伝送線路３３と反対側のキャパシタンス成分を補償する。よって、実装用領域３７ａによる高周波信号の反射を抑制できる。
【００４６】
ショートスタブは、半導体チップ１０の表面の金属層１８または実装基板２０の表面の金属層２８で形成することも考えられる。しかしながら、パッド３６と基準層３２との距離およびパッド４６と基準層４２との距離は大きく変更することができない。このため、ショートスタブの電気長を任意に設定することができない。実施例２では、ショートスタブを基準層３２と対向する付加配線３８を含んで形成する。このため、付加配線３８の長さを調整することで、ショートスタブの電気長を任意に設定できる。よって、高周波信号の周波数に応じ、ショートスタブの電気長を設計できる。また、ショートスタブを半導体基板１２に形成された配線層１６を用い形成する。これにより、ショートスタブをサイズの精度よく形成できる。よって、ショートスタブを実装基板２０に形成した場合に比べ、高周波特性のばらつきの影響を抑制できる。
【００４７】
［比較例３］
図１０（ａ）は、比較例３に係る高周波装置をバンプ側からみた平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ断面図である。図１０（ａ）および図１０（ｂ）に示すように、比較例１と比較し、バンプ３６に付加配線３８が接続されている。その他の構成は実施例２および比較例１と同じであり説明を省略する。
【００４８】
［比較例４］
図１１は、比較例４に係る高周波装置をバンプ側からみた平面図である。図１１に示すように、比較例２のパッド３６に付加配線３８が接続されている。その他の構成は実施例２および比較例２と同じであり説明を省略する。
【００４９】
実施例２、比較例３および４について、信号配線４４からみた反射特性および通過特性を電磁界解析法を用いシミュレーションした。実施例２、比較例３および４のシミュレーションに用いた等価回路は、実施例１、比較例１および２の等価回路におけるパッド３６にショートスタブを接続したものである。
【００５０】
シミュレーション条件は、実施例１、比較例１および２と同じであり、付加配線３８の長さＬ３８を以下とした。
実施例２：Ｌ３８＝７０μｍ
比較例３：Ｌ３８＝３０μｍ
比較例４：Ｌ３８＝３０μｍ
各Ｌ３８は、伝送線路４３からみた入力インピーダンスが５０Ωに近づくように最適化した。
【００５１】
図１２（ａ）は、実施例２、比較例３および４におけるＳ１１を示すスミスチャート、図１２（ｂ）は、周波数に対するＳ２１を示す図である。図１２（ａ）に示すように、実施例２、比較例３および４のいずれも付加配線３８の長さを調整することで、Ｓ１１をスミスチャートの中心付近とすることができる。すなわち入力インピーダンスを５０Ω付近とすることができる。これは、付加配線３８がインダクタンス成分として機能し、実装用領域３７ａの伝送線路３３の反対側のキャパシタタンス成分を補償しているためである。
【００５２】
図１２（ｂ）に示すように、実施例２では、比較例３に比べＳ２１が大きくなり比較例４と同程度である。すなわち、実施例２は比較例４と損失が同程度である。このように、実施例２では実施例１よりさらに入力インピーダンスを５０Ωに近づけることができる。また、パッド３６に試験用領域３７ｂを設けても損失を比較例４と同程度とすることができる。
【００５３】
実施例２によれば、付加配線３８（付加線路）の一端は実装用領域３７ａと電気的に接続し、他端は基準層３２に電気的に接続する。付加配線３８は伝送線路３３で伝送される信号の波長をλとしたときλ／４未満の長さを有する。これにより、付加配線３８が実装用領域３７ａの伝送線路３３の反対側のキャパシタタンス成分を補償し、伝送線路３３とパッド３６とのインピーダンスを整合させ、入力インピーダンスを５０Ωに近づけることができる。付加配線３８の長さはλ／１２以上かつ３λ／１２以下が好ましい。例えば付加配線３８の長さはλ／６が好ましい。
【００５４】
付加配線３８は、実装用領域３７ａのうち伝送線路３３と反対側に接続されることが好ましい。これにより、実装用領域３７ａの伝送線路３３と反対側の領域のキャパシタンス成分をより補償することができる。例えば、実装用領域３７ａから信号配線３４が延伸する方向と、実装用領域３７ａから付加配線３８が延伸する方向とのなす角度は９０°以上であることが好ましい。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５６】
１０  半導体チップ
１１  ＦＥＴ
１２  半導体基板
１４  絶縁層
１５ａ−１５ｃ  貫通電極
１６、１６ａ−１６ｃ  配線層
１７ａ−１７ｃ  配線
１８        金属層
２０        実装基板
２２        基板
２４        レジスト
２５        ビアホール
２６        基準層
２８        金属層
３０  バンプ
３２        基準層
３３        伝送線路
３４、３４ａ、３４ｂ  信号配線
３４ｃ      幅広配線
３５、３５ａ、３５ｂ  開口
３６  パッド
３７ａ  実装用領域
３７ｂ  試験用配線
３８  付加配線
４２        基準層
４３  伝送線路
４４  信号配線
４５        切り込み
４６  パッド
５０  プローブヘッド
５２ａ、５２ｂ  針
半導体素子  ５４
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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