(57)【要約】  【課題】エッチストップ構造のＴＦＴにおいて、従来技術のチャネルよりも長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供する。  【解決手段】基板１上に、ゲート電極１２、ゲート絶縁膜１３、酸化物半導体膜１４、該酸化物半導体膜１４を保護するエッチストップ層１５、およびソース/ドレイン電極部（１６、１７）を、この順に積層してなり、エッチストップ層１５が、ＳｉＮｘの含有量が所定の基準値以上である第１のエッチストップ層１（１５Ａ）と、ＳｉＮｘの含有量が所定の基準値未満である第２のエッチストップ層２（１５Ｂ）からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、およびソース電極とドレイン電極を有するソース/ドレイン電極部を、
この順に積層してなる薄膜トランジスタであって、
前記エッチストップ層が構成材料としてＳｉＮｘを含み、
前記酸化物半導体膜は、前記ソース電極と前記ドレイン電極に接する電極部隣接領域を各々有し、
前記酸化物半導体膜は、前記ソース電極側で前記電極部隣接領域に接する第１のチャネル領域と、前記ドレイン電極側で前記電極部隣接領域に接する第２のチャネル領域とを有し、
前記酸化物半導体膜はさらに、前記第１のチャネル領域と前記第２のチャネル領域の間に配され、これら２つのチャネル領域の各々の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記エッチストップ層は、ＳｉＮｘの含有量が所定の基準値以上である第１のエッチストップ層と、ＳｉＮｘの含有量が該所定の基準値未満である第２のエッチストップ層からなり、該第２のエッチストップ層および該第１のエッチストップ層の順に、前記酸化物半導体膜上に、積層されてなることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１のエッチストップ層は、水素の含有量が特定の基準値以上であり、前記第２のエッチストップ層は、水素の含有量が該特定の基準値未満であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記基板の面と平行であって、前記ソース電極と前記ドレイン電極に挟まれた長さが、前記第１のエッチストップ層よりも前記第２のエッチストップ層の方が大きく設定されていることを特徴とする請求項２または３に記載の薄膜トランジスタ。
【請求項５】
前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極のいずれ
か一方と前記エッチストップ層が、上下方向に重ならないような構成とされていることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極の両者の
各々と前記エッチストップ層が上下方向に重なるように構成されていることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことを特徴とする請求項１〜６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることを特徴とする請求項７に記載の薄膜トランジスタ。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【請求項９】
前記低抵抗領域の抵抗率が１．８Ω・ｃｍ未満であることを特徴とする請求項１〜８のいずれかに記載の薄膜トランジスタ。
【請求項１０】
前記低抵抗領域の抵抗率が、前記第１のチャネル領域および前記第２のチャネル領域の
各々の抵抗率の１／１００以下であることを特徴とする請求項１〜９のいずれかに記載の薄膜トランジスタ。
【請求項１１】
請求項１〜１０のいずれかに記載の薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とする薄膜デバイス。
【請求項１２】
前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前
記ドレイン電極側の２つの領域に各々対応するように分割されたことを特徴とする請求項１１に記載の薄膜デバイス。
【請求項１３】
請求項１〜１０のいずれかに記載の薄膜トランジスタを製造する方法であって、
前記ソース/ドレイン電極部を形成した後において、２００℃以上の温度で熱処理する
工程を含むことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、有機EL素子やLCDを駆動するために用いられる薄膜トランジスタ、
薄膜デバイスおよび薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。
【０００３】
上記酸化物半導体をＴＦＴの半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が大きく、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が小さく、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげる
のに必要なゲート電圧が小さく、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度（以下、単に移動度と称する場合がある。）が高いこと、チャネル長が短いこと等が要求される。
【０００４】
上記酸化物半導体として、例えば、下記特許文献１、２に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ−Ｇａ−Ｓｎ系酸化物半導体が良く知られている。
また、ＴＦＴ構造としては、図９に示すように基板１１１上にゲート電極１１２、ゲート絶縁膜１１３、酸化物半導体膜１１４、酸化物半導体膜１１４を保護するエッチストップ層１１５、ソース/ドレイン電極部（１１６、１１７）をこの順序で形成するエッチス
トップ構造が用いられる（特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５３５７３４２号
【特許文献２】特開２０１１−１７４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、オン電流を増加させるためには、チャネル長を短く設定することが有用である。
しかしながら、エッチストップ構造の場合、チャネル長は、図９に示すようにソース電極１１６と酸化物半導体１１４が接触する位置から、ドレイン電極１１７と酸化物半導体１１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層１１５におけるソース電極１１６の領域のチャネル長方向のチャネル１１４Ａ１の長さＬｓと、エッチストップ層１１５におけるドレイン電極領域のチャネル長方向のチャネル１１４Ａ２の長さＬｄと、ソース電極１１６とドレイン電極１１７の間隔Ｌｇの和で示される。
【０００７】
したがって、フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマ
ージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが製造上難しかった。この結果、チャネル長を短くして、オン電流を増加させることが難しい状態となっていた。
本発明は上記事情に鑑みなされたもので、エッチストップ構造のＴＦＴにおいて、従来技術よりもチャネルの長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明に係る薄膜トランジスタは、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、およびソース電極とドレイン電極を有するソース/ドレイン電極部を、
この順に積層してなる薄膜トランジスタであって、
前記エッチストップ層が構成材料としてＳｉＮｘを含み、
前記酸化物半導体膜は、前記ソース電極と前記ドレイン電極に接する電極部隣接領域を各々有し、
前記酸化物半導体膜は、前記ソース電極側で前記電極部隣接領域に接する第１のチャネル領域と、前記ドレイン電極側で前記電極部隣接領域に接する第２のチャネル領域とを有し、
前記酸化物半導体膜はさらに、前記第１のチャネル領域と前記第２のチャネル領域の間に配され、これら２つのチャネル領域の各々の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有することを特徴とするものである。
【０００９】
また、前記エッチストップ層は、ＳｉＮｘの含有量が所定の基準値以上である第１のエッチストップ層と、ＳｉＮｘの含有量が該所定の基準値未満である第２のエッチストップ層からなり、該第２のエッチストップ層および該第１のエッチストップ層の順に、前記酸化物半導体膜上に積層されてなることが好ましい。
ここで「含有量」は含有する重量を意味する。
また、前記第１のエッチストップ層は、水素の含有量が特定の基準値以上であり、前記第２のエッチストップ層は、水素の含有量が該特定の基準値未満であることが好ましい。
【００１０】
ここで、「第１のエッチストップ層と第２のエッチストップ層」は、２つの層として明確に分離されていなくても良く、例えばＳｉＮｘの含有量が酸化物半導体膜側から徐々に増加するように構成されていても良く、その場合には所定の基準値を境として、ＳｉＮｘの含有量が所定の基準値以上の部分を第１のエッチストップ層と称し、ＳｉＮｘの含有量が所定の基準値未満の部分を第２のエッチストップ層と称するものとする。
また、「第１のエッチストップ層と第２のエッチストップ層」は、上記の場合と同様に２つの層として明確に分離されていなくても良く、例えば水素の含有量が酸化物半導体膜側から徐々に増加するように構成されていても良く、その場合には所定の基準値を境として、水素の含有量が所定の基準値以上の部分を第１のエッチストップ層と称し、水素の含有量が所定の基準値未満の部分を第２のエッチストップ層と称するものとする。
【００１１】
また、前記基板の面と平行であって、前記ソース電極と前記ドレイン電極に挟まれた長さは、前記第１のエッチストップ層よりも前記第２のエッチストップ層の方が大きく設定されていることが好ましい。
また、前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極の
いずれか一方と前記エッチストップ層が、上下方向に重ならないような構成してもよいし、前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極の両者の
各々と前記エッチストップ層が上下方向に重なるように構成してもよい。
また、前記酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことが好ましい。
【００１２】
また、前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
また、前記低抵抗領域の抵抗率が１．８Ω・ｃｍ未満であることが好ましい。
また、前記低抵抗領域の抵抗率が、前記第１のチャネル領域および前記第２のチャネル領域の各々の抵抗率の１／１００以下であることが好ましい。
また、本発明の薄膜デバイスは、上述したいずれかの薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とするものである。
この場合において、前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前
記ソース電極側と前記ドレイン電極側の２つの領域に各々対応するように分割された構成とされることが好ましい。
【００１３】
さらに、本発明の薄膜トランジスタの製造方法は、
上述したいずれかの薄膜トランジスタを製造する方法であって、前記ソース/ドレイン
電極部を形成した後、２００℃以上の温度で熱処理する工程を含むことを特徴とするものである。
【発明の効果】
【００１４】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法によれば、エッチストップ構造のＴＦＴにおいて従来技術のものよりも短いチャネル長を得ることができ、より高いオン電流を得ることが可能である。
【００１５】
すなわち、本発明の概念的な作用としては、ＳｉＮｘを含むエッチストップ層を酸化物半導体膜の領域上に形成し、このエッチストップ層からＳｉＮｘの含有に伴う水素を拡散させ、この拡散が酸化物半導体膜まで進みうるようにしている。酸化物半導体膜内に水素が侵入すると、水素が侵入した酸化物半導体膜の領域は、キャリア密度が大幅に上昇し、導体となり得る。
一方、上記水素の拡散が十分ではなく、この水素が内部に侵入しなかった酸化物半導体膜内の領域は、チャネル層として機能する。
【００１６】
従来技術を示す図９を用いた前述の説明では、チャネル長は、エッチストップ層１１５上のソース電極領域のチャネル長方向の長さＬｓと、エッチストップ層１１５上のドレイン電極領域のチャネル長方向の長さＬｄと、ソース電極１１６とドレイン電極１１７の間隔Ｌｇの和とされているが、ソース電極１１６とドレイン電極１１７の間の領域が低抵抗化すれば、チャネル長はＬｓとＬｇの和に短縮することができる。この長さを、フォトリソグラフィのアライメントマージンＤａを用いて表せば、２Ｄａとなる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。
【図２】本発明の実施例１により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図３】本発明の実施例３により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図４】本発明の実施例３により作製したＴＦＴにおいて、Ｌｓｄに対するオン電流の変化を示すグラフを表すものである。
【図５】本発明の実施例４により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図６】本発明の実施形態の変更態様１に係る薄膜トランジスタの断面構造を示すものである。
【図７】本発明の実施形態の変更態様２に係る薄膜トランジスタ（薄膜デバイス）の断面構造を示すものである。
【図８】本発明の実施形態の変更態様３に係る薄膜トランジスタ（薄膜デバイス）の断面構造を示すものである。
【図９】従来技術に係る薄膜トランジスタの断面構造を示すものである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態に係る薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を図面を参照しながら説明する。
【００１９】
＜実施形態＞
以下、実施形態１に係る薄膜トランジスタについて図１を参照しながら詳しく説明する。
実施形態１に係る薄膜トランジスタは、図１（ａ）に示すように、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体膜１４、ＳｉＮｘをより少なく含むエッチストップ層２（１５Ｂ）、ＳｉＮｘをより多く含むエッチストップ層１（１５Ａ）、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７を含む）および保護膜（図示せず
）をこの順に積層したものである。なお、酸化物半導体膜１４においては、ソース/ドレ
イン電極部を構成する、ソース電極１６とドレイン電極１７に対して図中下方に隣接する電極部隣接領域１４Ｃ１、１４Ｃ２の両領域間において、ソース電極１６側の電極部隣接領域１４Ｃ１に接する第１のチャネル領域１４Ａ１と、ドレイン電極１７側の電極部隣接領域１４Ｃ２に接する第２のチャネル領域１４Ａ２と、第１のチャネル領域１４Ａ１および第２のチャネル領域１４Ａ２の間に配された、これら２つのチャネル領域１４Ａ１、１４Ａ２の各々の抵抗率よりも低い抵抗率を有する低抵抗領域１４Ｂとが形成されている。
【００２０】
以下、実施形態に係る薄膜トランジスタの各層（膜、電極）１１〜１７について、図１を用いてさらに詳細に説明する。同時に、薄膜トランジスタの製造方法を説明する。
まず、基板１１上にゲート電極１２およびゲート絶縁膜１３をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
上記ゲート電極１２およびゲート絶縁膜１３の構成材料として種々の周知の材料を用いることができる。ゲート電極１２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
【００２１】
次に、ゲート絶縁膜１３上に、酸化物半導体膜１４を形成する。
上記酸化物半導体膜１４は、金属元素としてＩｎ、Ｇａ、ＳｎとＯで構成される酸化物からなり、上記Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数の比が下記式（１）〜（３）を全て満足するものであることが好ましい。なお、下記式（１）〜（３）において、Ｉｎ、Ｇａ、Ｓｎは、各々、Ｉｎ、Ｇａ、Ｓｎの原子数を表す。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【００２２】
以下、上記式（１）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数の合計に対するＩｎの含有原子数（原子％）をＩｎ原子数比と称する場合がある。同様に、上記式（２）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数の合計に対するＧａの含有原子数（原子％）をＧａ原子数比と称する場合がある。同様に、上記式（３）で表される、酸素Ｏを除く全金属元素であるＩｎ、ＧａおよびＳｎの原子数の合計に対するＳｎの含有原子数（原子％）をＳｎ原子数比と称する場合がある。
【００２３】
＜Ｉｎ原子数比について＞
Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、Ｉｎ、ＧａおよびＳｎの金属元素の合計原子数に占めるＩｎの原子数の割合が多くなるほど、酸化物半導体膜１４の導電性が増加するため電界効果移動度は増加する。
【００２４】
上記作用効果をより良好なものとするためには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、さらに好ましくは０．３５以上、さらに好ましくは０．４０以上である。ただし、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎて、しきい値電圧が低下する等の問題があるため、０．５０以下とする。また、Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。
【００２５】
＜Ｇａ原子数比について＞
Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与し得る元素である。上記式（２）に示すＧａ原子数比が大きいほど、酸化物半導体膜１４の電気的安定性が向上し、キャリアの過剰発生を抑制する効果が良好なものとなる。上記効果を奏するためには、Ｇａ原子数比を０．２０以上とすることが必要である。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。ただし、Ｇａ原子数比が大き過ぎると、酸化物半導体膜１４の導電性が低下して電界効果移動度が低下しやすくなるので、Ｇａ原子数比は、０．３０以下とする。さらに好ましくは０．２８以下とする。
【００２６】
＜Ｓｎ原子数比について＞
Ｓｎは酸エッチング耐性の向上に寄与し得る元素である。上記式（３）で示すＳｎ原子数比が大きいほど、酸化物半導体膜１４における無機酸エッチング液に対する耐性は向上する。上記作用効果をより良好なものとするためには、Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、さらに好ましくは０．３５以上である。一方、Ｓｎ原子数比が大きくなり過ぎると、酸化物半導体膜１４の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体膜１４自体の加工が困難になる。よってＳｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。
【００２７】
酸化物半導体膜１４の膜厚としては、上限値として、好ましくは１０ｎｍ以上、より好
ましくは２０ｎｍ以上であり、下限値として、好ましくは２００ｎｍ以下、より好ましくは１００ｎｍ以下である。
酸化物半導体膜１４は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。
【００２８】
以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法等の化学的成膜法によって酸化物を形成してもよい。
スパッタリング法に用いられるターゲットとして、前述したＩｎ、Ｇａ、ＳｎおよびＯの元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。
組成比率としては、Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数が上記式（１）〜（３）を満たすターゲットを用いることが推奨される。
【００２９】
あるいは、組成の異なる２つのターゲットを同時放電するコンビナトリアルスパッタ法を用いて成膜してもよい。例えばＩｎ2Ｏ3、Ｇａ2Ｏ3、ＳｎＯ2等、Ｉｎ、Ｇａ、および
Ｓｎの各元素の酸化物ターゲット、または上記元素の２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜する手法も可能である。
【００３０】
また、上記ターゲットは、例えば粉末焼結法によって製造することができる。
上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板１１の温度、ターゲットと基板１１との距離であるＴ−Ｓ間距離等を適切に制御することが好ましい。
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
酸素添加量は、半導体として動作を示すよう、上記酸化物半導体膜１４のキャリア密度が１×１０15 〜１０17 ／ｃｍ3の範囲内となるようにすることが好ましい。
最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセス等に応じて、適切に制御する。
【００３１】
成膜時のパワー密度は高い程良く、ＤＣまたはＲＦで略２．０Ｗ／ｃｍ2以上に設定す
ることが推奨される。ただし、成膜時のパワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ2程度である。
酸化物半導体膜１４は、Ｉｎ、Ｇａ、ＳｎおよびＯで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属に替えた酸化物半導体膜１４を用いてもよい。
【００３２】
成膜時の基板１１の温度は、室温〜２００℃の範囲内に制御することが推奨される。さらに、酸化物半導体膜１４中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、２５０〜４００℃で１０分〜３時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体膜１４をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。
【００３３】
酸化物半導体膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体膜１４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度
が上昇し、トランジスタ性能が向上する。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、３５０〜４００℃で３０〜６０分行うことが好ましい。
【００３４】
この後、酸化物半導体膜１４上に、エッチストップ層１、２（１５Ａ１、１５Ａ２）を形成する。
エッチストップ層１、２（１５Ａ１、１５Ａ２）の形成方法は特に限定されず、従来より周知の手法を用いることができる。
また、本実施形態に係るＴＦＴでは、特に、エッチストップ層１（１５Ａ１）が構成材料としてＳｉＮｘを含むことが重要である。ＳｉＮｘを含むエッチストップ層１（１５Ａ１）を用いることによって、酸化物半導体膜１４への水素拡散による低抵抗領域の形成を効率良く行うことができる。エッチストップ層１（１５Ａ１）としては、ＳｉＮｘ膜を有する限り、ＳｉＮｘ膜以外の任意の膜を積層してもよい。例えば、ＳｉＮｘ膜のみを単層で用いてもよく、複数のＳｉＮｘ膜を積層して用いてもよい。また、ＳｉＮｘ膜とＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5などの膜の少なくとも一つの膜を積層してもよく、例えば、図１に示すように積層膜にして上層のエッチストップ層１（１５Ａ１）をＳｉＮｘ膜、下層のエッチストップ層２（１５Ａ２）をＳｉＯｘ膜とした積層膜を用いてもよい。
【００３５】
エッチストップ層１（１５Ａ１）におけるＳｉＮｘ膜の膜厚は５０〜２５０ｎｍであることが好ましく、１００〜２００ｎｍであることがより好ましい。なお、ＳｉＮｘ膜が複数層積層されたエッチストップ層の場合、上記ＳｉＮｘ膜の膜厚は、全てのＳｉＮｘ膜の膜厚の合計を意味する。
【００３６】
次いで、エッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）を所望の形状に加工する。例えば、フォトリソグラフィによりパターニングおよびドライエッチングを行うことによって加工することができる。
この後、ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）を形成する。
このソース/ドレイン電極部の構成材料としては特に限定されず、従来より周知のものを
用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。
【００３７】
ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）の構成材料としては特
に限定されず、従来より周知のものを用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。
ソース/ドレイン電極部の形成手法としては、例えばマグネトロンスパッタリング法に
よって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、図示されない保護膜（通常、ソース/ドレイン電
極部上に積層膜の保護のために形成される）の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃〜３００℃）やＮ2Ｏプラズマ処理を施してもよい。
【００３８】
ソース/ドレイン電極部の形成後、２００℃以上の温度でポストアニールを行う。ポス
トアニールを施すことで、上記エッチストップ層１（１５Ａ）のＳｉＮｘに含有される水素が、上記エッチストップ層１（１５Ａ）の下方の酸化物半導体膜１４の領域に拡散されて浅い不純物準位が形成されることから抵抗率が低下する。
エッチストップ層１（１５Ａ）からの水素拡散は酸化物半導体膜１４の直下方向だけでなく放射状になされるため、エッチストップ層１（１５Ａ）中央部下方の酸化物半導体膜１４の領域からエッチストップ層１（１５Ａ）の両端部下方の酸化物半導体膜１４の領域に向かって徐々に水素拡散量が減少する。この結果、エッチストップ層１（１５Ａ）の端部下方では中央部下方に比べて水素の拡散量が少なく低抵抗化されない領域（チャネル領域１、２（１４Ａ１、１４Ａ２））が存在する。
【００３９】
さらに、図１に示すようにエッチストップ層１（１５Ａ）が上凸の台形状になっている場合、エッチストップ層１（１５Ａ）の両端部の、膜厚が薄い領域の直下の酸化物半導体膜１４の領域では水素拡散量が減少する。さらに、本実施形態のようにエッチストップ層２（１５Ｂ）にＳｉＯｘが存在している場合、エッチストップ層２（１５Ｂ）の端部では、上部にエッチストップ層１（１５Ａ）からのＳｉＮｘが含まれない領域が存在し、これにより水素拡散量が小さくなる酸化物半導体膜１４の領域（チャネル領域１、２（１４Ａ１、１４Ａ２））が存在する。
【００４０】
これらのことから図１に示すように、酸化物半導体膜１４のソース電極１６に隣接する電極部隣接領域１４Ｃ１とドレイン電極１７に隣接する電極部隣接領域１４Ｃ２との領域間において、低抵抗化されないチャネル領域１（１４Ａ１）（電極部隣接領域１４Ｃ１に接する）とチャネル領域２（１４Ａ２）（電極部隣接領域１４Ｃ２に接する）が存在する。エッチストップ層１（１５Ａ）にＳｉＮｘを含むことで、酸化物半導体膜１４の電極部隣接領域１４Ｃ１、１４Ｃ２に各々接する両領域間において、電極部隣接領域１４Ｃ１に接するチャネル領域１（１４Ａ１）と、電極部隣接領域１４Ｃ２に接するチャネル領域２（１４Ａ２）と、チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）の抵抗率よりも低い抵抗率を有する低抵抗領域１４Ｂとを、効率良く形成することができる。上記チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）のチャネル長方向の長さは、エッチストップ層１のＳｉＮｘとエッチストップ層２のＳｉＯｘの成膜条件および膜厚、エッチストップ層１、２（１５Ａ、１５Ｂ）の形状、ソース/ドレイン電極部の成
膜条件および膜厚等によって変化する。これらを制御することによってチャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）のチャネル長方向の長さを制御することが可能である。
【００４１】
ポストアニールの熱処理温度の下限は２００℃とすることが好ましく、２３０℃とすることがより好ましい。ただし、熱処理温度が高過ぎると、チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）の抵抗も低減し、オフ電流が上昇してしまうため、上限は３００℃とすることが好ましく、２８０℃とすることがより好ましい。
最適なポスト―アニール温度は酸化物半導体膜１４、エッチストップ層１、２（１５Ａ、１５Ｂ）、保護膜の膜厚や成膜条件に依存することから、これらの値を勘案して適宜設定することが肝要である。さらに上記ポストアニールでは、処理時間を、例えば、３０〜９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。
【００４２】
本実施形態のＴＦＴは図１に示すように酸化物半導体膜１４の電極部隣接領域１４Ｃ１と電極部隣接領域１４Ｃ２の両領域間を、低抵抗領域１４Ｂ、チャネル領域１（１４Ａ１）、チャネル領域２（１４Ａ２）の３領域に分けることができる。ドレイン電流は上記３領域を直列接続したときの全抵抗値に反比例する。ここで、上記低抵抗領域１４Ｂの抵抗値が上記３領域を直列接続した場合の抵抗値に比べて無視できるほど小さい場合、ドレイン電流はチャネル領域１（１４Ａ１）とチャネル領域２（１４Ａ２）を直列接続したときの抵抗値に反比例することになる。
本実施形態のＴＦＴのチャネル長は実効的にチャネル領域１（１４Ａ１）とチャネル領域２（１４Ａ２）の長さの和で表わされ、従来のエッチストップ構造のチャネル長であるＬｓｄと比べて大幅に短くすることができ、高いオン電流を得ることができる。
【００４３】
上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域１４Ｂの抵抗率は１.８Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にする。
ただし、低抵抗領域１４Ｂの適切な抵抗率は、Ｌｓ、Ｌｇ、Ｌｄの各長さ、酸化物半導体膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレ
イン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
【００４４】
このようにして得られた本実施形態のＴＦＴは、上記低抵抗領域１４Ｂを有しないＴＦＴと比較してチャネル長を短くすることができ、高いオン電流を得ることができる。
【実施例】
【００４５】
以下、本発明の薄膜トランジスタについて、以下の実施例により検証する。
（概要）
図１に示すＴＦＴをベースとして、それぞれの下記手法により、実施例１〜５を作製した。各部材の符号としては、図１に示す符号を用いる。
【００４６】
まず、ガラス製の基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）１１上に、ゲート電極１２Ａ、ＢとしてＭｏ薄膜を１００ｎｍ、ゲート絶縁膜１３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極１２Ａ、Ｂは純Ｍｏの
スパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ
、成膜時のガス圧：２ｍＴｏｒｒ（0.267Pa）、Ａｒガス流量：２０ｓｃｃｍとした。ま
た、ゲート絶縁膜１３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１
３３Ｐａの条件で成膜した。
【００４７】
次に、下記組成の酸化物半導体膜（Ｉｎ−Ｇａ−Ｓｎ−Ｏ膜、膜厚４０ｎｍ）１４を下記条件に設定したスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度 ：室温
ガス圧 ：１ｍＴｏｒｒ（0.133Pa）
キャリアガス ：Ａｒ
酸素分圧 ：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：１．２７、２．５５、３．８３Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
【００４８】
上記のようにして酸化物半導体膜１４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャントとして、関東化学株式会社製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行った全ての酸化物半導体膜１４について、ウェットエッチングによる残渣は検出されず、適切にエッチングできたことを確認している。
上記の通り、酸化物半導体膜１４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて４００℃で１時間行った。
【００４９】
上記プレアニールの後、エッチストップ層１、２（１５Ａ、１５Ｂ）としてＳｉＯｘ膜（膜厚２００ｎｍ）およびＳｉＮｘ膜（膜厚１５０ｎｍ）を上記酸化物半導体膜１４上に、この順に成膜した。上記ＳｉＯｘ膜の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温
度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＯｘ膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層１、２（１５Ａ、１５Ｂ）のパターニングを行った。
次に、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７）を形成するため
、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体膜１４上に
成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ（0.267Pa）、基板温度：室温とした。
【００５０】
次いで、フォトリソグラフィおよびウェットエッチングにより、ソース/ドレイン電極
部のパターニングを行った。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり、液温が４０℃の混酸エッチャントを用いた。
その後、ポストアニールとして、２００℃の条件で３０分の熱処理を行って実施例１のＴＦＴを作製した。
【００５１】
図２に、実施例１のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す。ここで、エッチストップ層１（１５Ａ）におけるＳｉＮｘの効果をより明らかにするため、実施例１のエッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）に替えて、ＳｉＯｘ（膜厚１００ｎｍ）層を設けた比較例に係るＴＦＴサンプル（他の構造、成膜条件は本実施例のＴＦＴと全て同じ）を作製し、Ｉｄ−Ｖｇ特性を測定した結果を同時に示す。
チャネル幅（Ｗ）＝１００μｍ、Ｌｓｄ＝５０μｍである。Ｖｇ＝−１０〜２０Ｖ、ドレイン電圧（Ｖｄ）＝１０Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１０Ｖの時のドレイン電流とする。
実施例１と比較例のオン電流はそれぞれ４３４μＡと４６μＡであり、エッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘを含有させることでオン電流が約９．４倍に増加した。
【００５２】
このように、エッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘが含まれることで、オン電流が高くなることが明らかとなったが、その理由として、２００℃のポストアニールを施すことでエッチストップ層１、２（１５Ａ、１５Ｂ）、特に、エッチストップ層１（１５Ａ）のＳｉＮｘ中に含まれる水素が酸化物半導体膜１４領域内に拡散され、図１に示すように部分的に低抵抗領域１４Ｂが形成されて、実質的にチャネル長が短くなったことが挙げられる。オン電流の増大（約９．４倍）から見積もられるエッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘを含む実施例１に係るＴＦＴの実効的なチャネル長は５．４μｍであった。
【００５３】
上記エッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘを含まない、上記比較例に係るＴＦＴのオン電流値に基づき、チャネル領域（低抵抗化されていない酸化物半導体膜１４の領域）の抵抗率を見積もったところ、１．８Ω・ｃｍであった。この抵抗率の値はエッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘを含むＴＦＴにおいて、水素の拡散量が少なく低抵抗化されないチャネル領域１（１４Ａ１）やチャネル領域２（１４Ａ２）の抵抗率と同等と見積もられる。この抵抗率よりも低抵抗領域１４Ｂの抵抗率の方が小さくならないと、オン電流が増加する作用は現れないことから、低抵抗領域１４Ｂの抵抗率は１．８Ω・ｃｍ未満とすることが好ましい。ただし、低抵抗領域１４Ｂの適切な抵抗率の値は、低抵抗率領域１４Ｂの長さ、チャネル領域１（１４Ａ１）の長さ、チャネル領域２（１４Ａ２）の長さ、酸化物半導体薄膜の膜厚、ゲート絶縁膜の膜厚と誘電率、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの条件を勘案して適切に設定することが肝要である。
【００５４】
＜実施例２＞
上記実施例１と同様にしてＴＦＴサンプルを作製した。
この実施例２に係るＴＦＴについて、酸化物半導体膜１４の抵抗率をホール効果測定器により測定し、上記低抵抗領域１４Ｂの抵抗率を見積もった。本実施例の各層の膜厚や成膜条件は上記実施例１のＴＦＴの作製条件と同じにした。酸化物半導体膜１４の成膜後に上記と同条件でプレアニールを行った。各層を成膜後、ポストアニールを上記実施例１と
同条件で行った。
測定結果は０．０１２Ω・ｃｍであり、本実施例のＴＦＴの作製プロセスによってチャネル領域１（１４Ａ１）やチャネル領域２（１４Ａ２）の抵抗率と見積もられる値１．５Ω・ｃｍと比較して１／１００以下と充分に低減できることが明らかとなった。低抵抗領域１４Ｂの抵抗率をチャネル領域１（１４Ａ１）やチャネル領域２（１４Ａ２）の抵抗率の１／１００以下にしたことでオン電流を増加させることができることが明らかである。
【００５５】
＜実施例３＞
次に、本発明のＴＦＴにおいて低抵抗領域１４Ｂが形成されていることを、より明確に実証するために、Ｌｓｄが異なるＴＦＴサンプルを作製し、各々のＩｄ−Ｖｇ特性を測定した。
すなわち、Ｌｓｄの値が５０μｍ、３０μｍ、２０μｍ、１０μｍと互いに異なる４種類のＴＦＴサンプルを作製し、各々についてＩｄ−Ｖｇ特性を測定した。ＴＦＴサンプルの作製プロセスは上記実施例１と同じであり、ポストアニール温度は２００℃とした。
全てのＴＦＴサンプルでＷ（チャネル幅）＝１００μｍである。Ｖｇ＝−１０〜２０Ｖ、Ｖｄ＝１０Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１０Ｖの時のドレイン電流とする。
その結果、本実施例のＴＦＴのＩｄ−Ｖｇ特性は図３のようになり、Ｌｓｄに対するオン電流の変化は図４のようになった。
【００５６】
図３に示すように、Ｌｓｄを変化させてもＩｄ−Ｖｇ特性が殆ど変化せず、オン電流がほぼ一定になることが明らかである。また、図４に示すように、Ｌｓｄがオン電流に反比例しないことからＬｓｄはチャネル長に一致しないことが明らかである。本実施例に示すＴＦＴはＬｓｄに依存しないチャネル領域が存在すると結論付けられる。
上述した結果から、本実施例のＴＦＴではＬｓｄに依存しない領域であるチャネル領域１（１４Ａ１）とチャネル領域２（１４Ａ２）が存在し、これら２つのチャネル領域の長さの和が実効的なチャネル長になると考えられる。
【００５７】
＜実施例４＞
次に、エッチストップ層１、２（１５Ａ、１５Ｂ）のＳｉＯｘの膜厚依存性を調べるため、エッチストップ層２（１５Ｂ）としてＳｉＯｘ膜（膜厚５０ｎｍ）を、エッチストップ層１（１５Ａ）としてＳｉＮｘ膜（膜厚１５０ｎｍ）を、酸化物半導体膜１４上にこの順に成膜したＴＦＴサンプル（他の構造、成膜条件は実施例１に示すＴＦＴ作製方法と同じ）を作製して、Ｉｄ−Ｖｇ特性を測定した。
【００５８】
この測定値に基づき作製した本実施例のＴＦＴのＩｄ−Ｖｇ特性を図５に示す。ここで、実施例４のエッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）に替えて、ＳｉＯｘ（膜厚１００ｎｍ）層を設けた比較例に係るＴＦＴサンプル（他の構造、成膜条件は本実施例のＴＦＴと全て同じ）を作製し、Ｉｄ−Ｖｇ特性を測定した結果を同時に示す。
チャネル幅Ｗ＝１００μｍ、Ｌｓｄ＝１０μｍである。Ｖｇ＝−１０〜２０Ｖ、ドレイン電圧Ｖｄ＝１Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１Ｖの時のドレイン電流とする。
【００５９】
実施例４と比較例のオン電流はそれぞれ２１４μＡ、２５μＡであり、エッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘが含まれることでオン電流が約８．６倍になった。
【００６０】
このように、エッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘが含まれることで、オン電流が高くなることが明らかとなったが、その理由として、２００℃のポストアニ
ールを施すことでエッチストップ層１、２（１５Ａ、１５Ｂ）、特に、エッチストップ層１（１５Ａ）のＳｉＮｘ中に含まれる水素が、酸化物半導体膜１４領域に拡散されて図１に示すように部分的に低抵抗領域１４Ｂが形成され、実質的にチャネル長が短くなったことが挙げられる。オン電流の増大（約８．６倍）から見積もられるエッチストップ層１、２（１５Ａ、１５Ｂ）にＳｉＮｘを含む実施例４に係るＴＦＴの実効的なチャネル長は１．２μｍであった。
【００６１】
＜実施例５＞
上記実施例４における、エッチストップ層２（１５Ｂ）のＳｉＯｘの膜厚を１００ｎｍから５０ｎｍに薄くしたＴＦＴサンプル（他の構造、成膜条件は実施例１に示すＴＦＴ作製方法と同じ）を作製し、実施例４と同様にしてそのチャネル長を見積もると、実質的なチャネル長が５．４μｍから１．２μｍと短くなった。その理由として、エッチストップ層２（１５Ｂ）のＳｉＯｘの膜厚が薄くなることで水素を供給するエッチストップ層１（１５Ａ）のＳｉＮｘと、酸化物半導体膜１４との距離が短くなり、エッチストップ層端部下方の酸化物半導体膜１４領域に効率良く水素拡散が行われ、この結果、チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）の長さが、実質的に短くなったことが挙げられる。このようにチャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）のチャネル長方向の長さは、エッチストップ層１（１５Ａ）に含まれるＳｉＮｘと酸化物半導体膜１４との距離を変化させることによって制御することが可能である。
【００６２】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記実施形態における各層の間にその他の層を挟むように構成することも可能である。
【００６３】
前述したように本実施形態においては、上方のエッチストップ層１（１５Ａ）がＳｉＮｘにより構成され、下方のエッチストップ層２（１５Ｂ）がＳｉＯｘにより構成されているが、本発明の薄膜トランジスタとしては、上方のエッチストップ層１（１５Ａ）のＳｉＮｘ含有率が、下方のエッチストップ層２（１５Ｂ）のＳｉＮｘ含有率に比べて多い構成とされていればよい。
また、下方のエッチストップ層２（１５Ｂ）は、上方のエッチストップ層１（１５Ａ）からの水素の拡散が放射状になされ、酸化物半導体膜１４領域の中央部において多く、酸化物半導体膜１４領域の両端部において少なくなる分布となるように、エッチストップ層１（１５Ａ）と酸化物半導体膜１４領域の距離をある程度稼ぐために設けられている、と考えられる。したがって、このような観点からも、酸化物半導体膜１４領域の厚みを調整するとよい。
【００６４】
また、上記実施形態に示す薄膜トランジスタの変更態様１として、図６に示すように、ソース電極２１６がエッチストップ層１（２１５Ａ）およびエッチストップ層２（２１５Ｂ）の一方と上下方向（積層方向）に重ならない状態とすることも可能である。なお、変更態様１の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に２００を加えた符号を付している。
【００６５】
例えば、ソース電極２１６（ドレイン電極２１７としてもよい）がエッチストップ層１（２１５Ａ）およびエッチストップ層２（２１５Ｂ）と重ならない状態とした場合、図示するように、ソース電極２１６とエッチストップ層１、２（２１５Ａ、２１５Ｂ）の間がどうしても空いてしまう。そうすると、この部分の直下に位置する酸化物半導体膜２１４の領域は、エッチストップ層１、２（２１５Ａ、２１５Ｂ）からの水素の供給を受けることができないため、上記領域を低抵抗化することができず、酸化物半導体膜２１４の低抵
抗化されていない領域（チャネル領域）の長さを短縮することができない。しかし、最上層に保護膜２１８を積層し、この保護膜２１８によってソース電極２１６とエッチストップ層１（２１５Ａ）およびエッチストップ層２（２１５Ｂ）との間を埋めて、この部分の直下に位置する酸化物半導体膜２１４の領域に対して、保護膜２１８から水素の供給が行われるようにすれば、低抵抗化されない領域（チャネル領域）の長さを短縮することができる。
【００６６】
そのような理由から、この変更態様１では、ソース/ドレイン電極部２１６、２１７の
形成後、ソース/ドレイン電極部２１６、２１７の上に保護膜２１８を形成している。保
護膜２１８の構成材料として、ＳｉＮx（シリコン窒化膜）を含む構成材料を用いること
が好ましい。具体的には、シリコン窒化膜やシリコン酸窒化膜等を用いることが好ましく、これらは単独で用いてもよいし、組み合わせて用いてもよいし、これらを積層して用いてもよい。あるいは、上層をＳｉＮｘ、下層をＳｉＯｘ（シリコン酸化膜）とした積層膜を用いてもよい。
なお、ソース電極２１６がエッチストップ層１（２１５Ａ）およびエッチストップ層２（２１５Ｂ）と上下方向（積層方向）に重なるようにした場合には、図６に示すような保護膜を設けてもよいが、必ずしも設けなくてもよい。
【００６７】
本変更態様１によれば、ソース電極２１６とドレイン電極２１７間の酸化物半導体膜（領域）２１４において、低抵抗領域２１４Ｂとチャネル領域２１４Ａという、互いに抵抗値の異なる２つの領域を設けるようにしている。ドレイン電流は上記２領域２１４Ａ、２１４Ｂの各抵抗の直列抵抗値に反比例する。ここで、上記低抵抗領域２１４Ｂの抵抗値が上記２領域の各抵抗の直列抵抗値に比べて無視できるほど小さい場合、ドレイン電流はチャネル領域の抵抗値に反比例することになる。本変更態様１のチャネル長は実効的にチャネル領域２１４Ａの長さ（図示する矢印の長さ）で表わされ、図９に示す従来のエッチストップ構造のチャネル長であるＬｓｄと比べて大幅に短くすることができ、高いオン電流を得ることができる。
【００６８】
また、上記実施形態に示す薄膜トランジスタの変更態様２として、図７（ａ）に示すように、間を空けて配したゲート電極１（３１２Ａ）およびゲート電極２（３１２Ｂ）を基板３１１上に配するようにしてもよい。なお、変更態様２の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に３００を加えた符号を付している。すなわち、基板３１１の上部には、ソース電極３１６側に対応してゲート電極１（３１２Ａ）が、ドレイン電極３１７側に対応してゲート電極２（３１２Ｂ）が、絶縁層３１２Ｃ（ゲート絶縁膜３１３と同一材料を用いて、ゲート絶縁膜３１３の形成と同時に形成してもよい）により互いに分離して設けられている点において、上記実施形態のものと相違している。
【００６９】
図７（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、ゲート電極部分をゲート電極１（３１２Ａ）とゲート電極２（３１２Ｂ）の２つに分けることで、図９に示すＴＦＴ１つ分のスペースで、２つの短チャネルＴＦＴの直列接続構造（等価回路図である図７（ｂ）を参照）を形成することができる。
【００７０】
すなわち、このようにして得られた本変更態様２に係る、２つの短チャネルＴＦＴの直列接続構造からなる薄膜デバイスは、低抵抗領域を有しない図９に示すＴＦＴと比較して、ＴＦＴ１個当たりのチャネル長が短くなり、高いオン電流を得られるとともに、ＴＦＴ１個当たりの必要スペースは、上述した低抵抗領域を有しないＴＦＴの半分になる。
【００７１】
また、上記実施形態に示す薄膜トランジスタの変更態様３として、図８（ａ）に示すように、酸化物半導体膜部分において、間を空けて配した酸化物半導体膜１（電極部隣接領
域：４１４Ｃ１）と酸化物半導体膜２（電極部隣接領域：４１４Ｃ２）をゲート絶縁膜４１３上に配するようにしてもよい。なお、変更態様３の各部材には、上記実施形態に係る図１に示す、対応する各部材に付した符号に４００を加えた符号を付している。
【００７２】
すなわち、図８（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、酸化物半導体部分を酸化物半導体膜１（電極部隣接領域：４１４Ｃ１）と酸化物半導体膜２（電極部隣接領域：４１４Ｃ２）の２つに分けることで、チャネル長を短くすることができ、図９に示すＴＦＴ１つ分のスペースで、２つの短チャネルＴＦＴ（Ｌ１、Ｌ２）を、各々独立に形成することができる（等価回路図である図９（ｂ）を参照）。このとき、低抵抗領域１（４１４Ｂ１）をドレイン電極として、低抵抗領域２（４１４Ｂ２）をソース電極として利用する。
【００７３】
すなわち、このようにして得られた本変更態様３に係る薄膜デバイスは、２つの単チャンネルＴＦＴを独立して駆動させることができ、２つのＴＦＴが直列に配された上記変更態様２の場合と比較して、回路応用の範囲を拡大することができる。
【符号の説明】
【００７４】
１１、１１１、２１１、３１１、４１１    基板
１２、１１２、２１２、３１２Ａ、Ｂ、４１２Ａ、Ｂ    ゲート電極
１３、１１３、２１３、３１３、４１３、４１２Ｃ    ゲート絶縁膜
３１２Ｃ、４１２Ｃ    絶縁領域
１４、１１４、２１４、３１４、４１４    酸化物半導体膜
１４Ａ１、１４Ａ２、１１４Ａ１、１１４Ａ２、２１４Ａ、３１４Ａ１、３１４Ａ２、４１４Ａ１、４１４Ａ２    チャネル領域
１４Ｂ、１１４Ｂ、２１４Ｂ、３１４Ｂ、４１４Ｂ    低抵抗領域
１４Ｃ１、１４Ｃ２、２１４Ｃ１、２１４Ｃ２、３１４Ｃ１、３１４Ｃ２、４１４Ｃ１、４１４Ｃ２    電極部隣接領域
１５Ａ、１５Ｂ、１１５、２１５Ａ、２１５Ｂ、３１５Ａ、３１５Ｂ、４１５Ａ、４１５Ｂ    エッチストップ層
１６、１１６、２１６、３１６、４１６    ソース電極
１７、１１７、２１７、３１７、４１７    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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