(57)【要約】【課題】高いＥＳＤ耐量の実現を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面及び第２の面を有する半導体基板と、第１の面の側に設けられた複数の第１の半導体領域と、複数の第１の半導体領域の間に設けられた複数の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられた複数の絶縁体領域と、第１の半導体領域に設けられた第１導電型のドレイン領域と、第２の半導体領域に設けられた第１導電型のソース領域と、複数のゲート電極と、第１導電型のドレイン領域と第２の面との間に設けられ、第１導電型のドレイン領域よりも第１導電型の不純物濃度の低い第１導電型の第１の不純物領域と、第１導電型のソース領域と第２の面との間に設けられた複数の第２導電型の第２の不純物領域と、を備え、複数の第１の半導体領域の少なくとも一つの第１の半導体領域の幅が、その他の第１の半導体領域の幅よりも広い。【選択図】図１
2018163973.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と第２の面を有する半導体基板と、
前記半導体基板の第１の面の側に設けられ、第１の方向に伸長する複数の第１の半導体領域と、
前記半導体基板の第１の面の側に設けられ、第１の方向に伸長し、前記複数の第１の半導体領域の間に設けられた複数の第２の半導体領域と、
前記半導体基板の第１の面の側に設けられ、前記複数の第１の半導体領域と前記複数の第２の半導体領域との間に設けられた複数の絶縁体領域と、
前記複数の第１の半導体領域に設けられた複数の第１導電型のドレイン領域と、
前記複数の第２の半導体領域に設けられた複数の第１導電型のソース領域と、
前記複数の第１導電型のドレイン領域と前記複数の第１導電型のソース領域の間の、前記複数の第２の半導体領域及び前記複数の絶縁体領域の上に設けられた複数のゲート電極と、
前記複数の第１導電型のドレイン領域と前記第２の面との間に設けられ、前記複数の第１導電型のドレイン領域よりも第１導電型の不純物濃度の低い複数の第１導電型の第１の不純物領域と、
前記複数の第１導電型のソース領域と前記第２の面との間に設けられた複数の第２導電型の第２の不純物領域と、を備え、
前記複数の第１の半導体領域の少なくとも一つの第１の半導体領域の幅が、その他の第１の半導体領域の幅よりも広い半導体装置。
【請求項２】
前記少なくとも一つの第１の半導体領域が、前記複数の第１の半導体領域の内の末端に位置する第１の半導体領域である請求項１記載の半導体装置。
【請求項３】
前記少なくとも一つの第１の半導体領域の幅が、前記その他の第１の半導体領域の幅の２倍以上である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記少なくとも一つの第１の半導体領域の幅が１．２μｍ以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記その他の第１の半導体領域の幅が０．５μｍ以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高耐圧のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｃｏｎｄｕｃｔｏｒ）トランジスタにおいては、チップサイズの縮小に加え、高いＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）耐量の実現も一つの課題となっている。単位面積当たりのオン抵抗（ＲｏｎＡ）などの特性を犠牲にせずに、ＥＳＤ耐量を向上させることが期待される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７０３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高いＥＳＤ耐量の実現を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、第１の面と第２の面を有する半導体基板と、前記半導体基板の第１の面の側に設けられ、第１の方向に伸長する複数の第１の半導体領域と、前記半導体基板の第１の面の側に設けられ、第１の方向に伸長し、前記複数の第１の半導体領域の間に設けられた複数の第２の半導体領域と、前記半導体基板の第１の面の側に設けられ、前記複数の第１の半導体領域と前記複数の第２の半導体領域との間に設けられた複数の絶縁体領域と、前記複数の第１の半導体領域に設けられた複数の第１導電型のドレイン領域と、前記複数の第２の半導体領域に設けられた複数の第１導電型のソース領域と、前記複数の第１導電型のドレイン領域と前記複数の第１導電型のソース領域の間の、前記第２の半導体領域及び前記絶縁体領域の上に設けられた複数のゲート電極と、前記複数の第１導電型のドレイン領域と前記第２の面との間に設けられ、前記複数の第１導電型のドレイン領域よりも第１導電型の不純物濃度の低い複数の第１導電型の第１の不純物領域と、前記複数の第１導電型のソース領域と前記第２の面との間に設けられた複数の第２導電型の第２の不純物領域と、を備え、前記複数の第１の半導体領域の少なくとも一つの第１の半導体領域の幅が、その他の第１の半導体領域の幅よりも広い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式図。
【図２】第１の実施形態の半導体装置の模式図。
【図３】第１の実施形態の半導体装置の作用及び効果の説明図。
【図４】第１の実施形態の半導体装置の作用及び効果の説明図。
【図５】第２の実施形態の半導体装置の模式図。
【発明を実施するための形態】
【０００７】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【０００８】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記を用いる場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
【００１１】
（第１の実施形態）
実施形態の半導体装置は、第１の面と第２の面を有する半導体基板と、半導体基板の第１の面の側に設けられ、第１の方向に伸長する複数の第１の半導体領域と、半導体基板の第１の面の側に設けられ、第１の方向に伸長し、複数の第１の半導体領域の間に設けられた複数の第２の半導体領域と、半導体基板の第１の面の側に設けられ、複数の第１の半導体領域と複数の第２の半導体領域との間に設けられた複数の絶縁体領域と、複数の第１の半導体領域に設けられた複数の第１導電型のドレイン領域と、複数の第２の半導体領域に設けられた複数の第１導電型のソース領域と、複数の第１導電型のドレイン領域と複数の第１導電型のソース領域の間の、第２の半導体領域及び絶縁体領域の上に設けられた複数のゲート電極と、複数の第１導電型のドレイン領域と第２の面との間に設けられ、複数の第１導電型のドレイン領域よりも第１導電型の不純物濃度の低い複数の第１導電型の第１の不純物領域と、複数の第１導電型のソース領域と第２の面との間に設けられた複数の第２導電型の第２の不純物領域と、を備え、複数の第１の半導体領域の少なくとも一つの第１の半導体領域の幅が、その他の第１の半導体領域の幅よりも広い。
【００１２】
図１、図２は、本実施形態の半導体装置の模式図である。図１は上面図、図２は図１のＡＡ’断面図である。
【００１３】
本実施形態の半導体装置は、ｎチャネル型ＬＤＭＯＳトランジスタを含む半導体装置である。図１、図２はｎチャネル型ＬＤＭＯＳトランジスタの模式図である。本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である。
【００１４】
ｎチャネル型ＬＤＭＯＳトランジスタは、半導体基板１０、複数のゲート電極１３を備える。半導体基板１０内には、複数のソース素子領域１１（第２の半導体領域）、複数のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ（第１の半導体領域）、複数の素子分離領域３０（絶縁体領域）を有する。また、半導体基板１０内には、ｐ−型の第１のｐ型領域１４、ｐ−型の第２のｐ型領域１５、ｎ＋型の埋め込み領域１６、複数のｎ＋型のソース領域２１、複数のｎ＋型のドレイン領域２２、複数のｐ型のｐウェル領域２４（第２の不純物領域）、複数のｎ型のドリフト領域２６（第１の不純物領域）を有する。
【００１５】
半導体基板１０は、第１の面（図２中のＰ１）と第２の面（図２中のＰ２）を有する。第１の面は半導体基板１０の表面、第２の面は半導体基板１０の裏面である。
【００１６】
半導体基板１０は、例えば、シリコン（Ｓｉ）の単結晶基板である。第１の面は、例えば、シリコンの（００１）面である。
【００１７】
ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇは、半導体基板１０の表面の側に設けられる。ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇは、第２の方向に複数配置される。ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇは、第１の方向に伸長する。
【００１８】
ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇの中のドレイン素子領域１２ｄの幅（図１中のｗ１）は、その他のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇの幅（図１中のｗ２）よりも広い。
【００１９】
ドレイン素子領域１２ｄの幅は、例えば、１．２μｍ以上である。ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇの幅は、例えば、０．５μｍ以下である。ドレイン素子領域１２ｄの幅は、例えば、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇの幅の２倍以上である。
【００２０】
ソース素子領域１１は、半導体基板１０の表面の側に設けられる。ソース素子領域１１は、第２の方向に複数配置される。ソース素子領域１１は、第１の方向に伸長する。ソース素子領域１１は、２つのドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇの間に設けられる。ソース素子領域１１は、２つの素子分離領域３０に挟まれる。
【００２１】
素子分離領域３０は、半導体基板１０の表面の側に設けられる。素子分離領域３０は、第２の方向に複数配置される。素子分離領域３０は、第１の方向に伸長する。素子分離領域３０は、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇのいずれか一つと、ソース素子領域１１との間に設けられる。素子分離領域３０の第１の方向の端部は互いに接続されていても構わない。
【００２２】
素子分離領域３０は、例えば、半導体基板１０に形成された溝内に絶縁体が埋め込まれることにより形成される。素子分離領域３０は、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。絶縁体は、例えば、酸化シリコンである。
【００２３】
ゲート電極１３は、半導体基板１０の表面の上に設けられる。ゲート電極１３は、第２の方向に複数配置される。ゲート電極１３は、例えば、第１の方向に伸長する。ゲート電極１３は、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇのいずれか一つと、ソース素子領域１１との間に設けられる。ゲート電極１３は、ソース素子領域１１及び素子分離領域３０の上に設けられる。
【００２４】
ゲート電極１３は、例えば、不純物がドーピングされた多結晶シリコンである。ゲート電極１３とソース素子領域１１との間には、図示しないゲート絶縁層が設けられる。
【００２５】
ｐ−型の第１のｐ型領域１４は、半導体基板１０の中に設けられる。第１のｐ型領域１４はｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のｐ型領域１４のｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１６ｃｍ−３以下である。
【００２６】
ｐ−型の第２のｐ型領域１５は、半導体基板１０の中に設けられる。第２のｐ型領域１５はｐ型不純物として、例えば、ボロン（Ｂ）を含む。第２のｐ型領域１５のｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１６ｃｍ−３以下である。
【００２７】
ｎ＋型の埋め込み領域１６は、半導体基板１０の中に設けられる。埋め込み領域１６は、第１のｐ型領域１４と第２のｐ型領域１５の間に設けられる。埋め込み領域１６は、第１のｐ型領域１４と第２のｐ型領域１５を分離する。
【００２８】
埋め込み領域１６は、例えば、アンチモン（Ｓｂ）を含む。埋め込み領域１６のｎ型不純物濃度は、例えば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２９】
埋め込み領域１６は、例えば、グラウンド電位に固定される。埋め込み領域１６は、例えば、フローティングである。
【００３０】
ｎ＋型のドレイン領域２２は、半導体基板１０の中に複数設けられる。ドレイン領域２２は、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇに設けられる。ドレイン領域２２は、第２の方向に複数設けられる。ドレイン領域２２は、第１の方向に伸長する。ドレイン領域２２は、必ずしもドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、それぞれの全面に設けられなくても構わない。
【００３１】
ドレイン領域２２はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００３２】
ｎ＋型のソース領域２１は、半導体基板１０の中に複数設けられる。ソース領域２１は、ソース素子領域１１に設けられる。ソース領域２１は、第２の方向に複数設けられる。ソース領域２１は、第１の方向に伸長する。
【００３３】
ソース領域２１はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ソース領域２１のｎ型不純物濃度は、例えば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００３４】
ｐ型のｐウェル領域２４は、半導体基板１０の中に複数設けられる。ｐウェル領域２４は、ソース領域２１と裏面との間に設けられる。ｐウェル領域２４は、ソース領域２１と第２のｐ型領域１５との間に設けられる。
【００３５】
ｐウェル領域２４はｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐウェル領域２４のｐ型不純物濃度は、第２のｐ型領域１５のｐ型不純物濃度より高い。ｐウェル領域２４のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００３６】
ｐウェル領域２４のゲート電極１３に対向する部分は、ＬＤＭＯＳトランジスタのチャネル領域として機能する。
【００３７】
ｎ型のドリフト領域２６は、半導体基板１０の中に複数設けられる。ドリフト領域２６は、ドレイン領域２２と裏面との間に設けられる。ドリフト領域２６は、ドレイン領域２２と第２のｐ型領域１５との間に設けられる。
【００３８】
ドリフト領域２６はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００３９】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００４０】
図３は、本実施形態の半導体装置の作用及び効果の説明図である。図３は、ドレイン素子領域の幅とＥＳＤ耐量との関係を示すグラフである。図３（ａ）は人体モデル（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ：ＨＢＭ）、図３（ｂ）はマシンモデル（ＭＭ）である。
【００４１】
人体モデル、マシンモデルいずれの場合も、ドレイン素子領域幅が広くなるにつれてＥＳＤ耐量が向上する。特に、ドレイン素子領域幅が１．２μｍ以上となる領域でＥＳＤ耐量の上昇率が大きくなる。また、ドレイン素子領域幅が２倍以上になると、ＥＳＤ耐量も２倍程度に向上する。
【００４２】
図４は、本実施形態の半導体装置の作用及び効果の説明図である。図４は、ドレイン素子領域の幅とドレイン・ソース間耐圧との関係を示すグラフである。
【００４３】
ドレイン素子領域幅が広くなるにつれてドレイン・ソース間耐圧が低下する傾向がある。
【００４４】
ＥＳＤ耐量のドレイン素子領域の幅依存性、及び、ドレイン・ソース間耐圧のドレイン素子領域の幅依存性の理由を明らかにするため、ドレイン素子領域の幅を変えてトランジスタの電界分布のシミュレーションを行った。シミュレーションの結果、ドレイン素子領域の幅が狭い場合、ドレインの直下に電界が集中することが明らかになった。ドレイン素子領域の幅が狭い場合、ドレインの直下に電界が集中するため、電流がトランジスタを抜ける前に静電破壊が生じやすいと考えられる。
【００４５】
電界の絶対値は、ドレインの直下よりも素子分離領域の下や、ソース領域近傍の方が大きくなる。このため、ドレインの直下に電界が集中するドレイン素子領域の幅が狭い場合の方が、電界が分散され、電界の絶対値が小さくなると考えられる。このため、ドレイン・ソース間耐圧は、ドレイン素子領域幅が狭い場合の方が高いと考えられる。
【００４６】
ＥＳＤ耐量を向上させるためには、図３からも明らかなように、ドレイン素子領域の幅を広くすれば良い。しかしながら、すべてのドレイン素子領域の幅を広くすると単位面積当たりのオン抵抗（ＲｏｎＡ）が増加することになる。よって、チップ面積の増大を招く。
【００４７】
本実施形態では、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇの内、一部のドレイン素子領域幅だけを広くする。具体的には、ドレイン素子領域１２ｄの幅だけを広くする。
【００４８】
一部のドレイン素子領域の幅だけを広くすることにより、ｎチャネル型ＬＤＭＯＳトランジスタのＥＳＤ耐量が向上する。すべてのドレイン素子領域幅を広げるのではなく、一部のドレイン素子領域幅だけを広くするため、ＲｏｎＡの増加が抑制される。
【００４９】
一部のドレイン素子領域幅だけを広くした場合でも、ＥＳＤ耐量が向上する理由は、以下のように考えられる。
【００５０】
ドレイン素子領域幅の広いドレイン素子領域１２ｄでは、その他のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇよりもＥＳＤ耐量が高い。そして、ドレイン素子領域幅の広いドレイン素子領域１２ｄでは、その他のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇよりもドレイン・ソース間耐圧が低い。このため、ｎチャネル型ＬＤＭＯＳトランジスタにＥＳＤが印加された際、最初にＥＳＤ耐量の高いドレイン素子領域１２ｄに電流が流れ、順を追ってその他のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇにも電流が流れると考えられる。
【００５１】
ＥＳＤが印加された際の初期の大きな電流をＥＳＤ耐量が高いドレイン素子領域１２ｄが担うことで、ドレイン素子領域全体の幅を広くした場合と同等のＥＳＤ耐量向上効果が得られると考えられる。
【００５２】
高いＥＳＤ耐量を実現する観点から、ドレイン素子領域１２ｄの幅は、１．２μｍ以上であることが好ましく、１．５μｍ以上であることがより好ましく、２μｍ以上であることが更に好ましい。
【００５３】
また、高いＥＳＤ耐量を実現する観点から、ドレイン素子領域１２ｄの幅は、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇの幅の２倍以上であることが好ましく、３倍以上であることがより好ましい。
【００５４】
また、ＲｏｎＡを低くする観点から、ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ、１２ｇの幅は、０．５μｍ以下であることが好ましい。
【００５５】
本実施形態によれば、高いＥＳＤ耐量と低いＲｏｎＡが両立するｎチャネル型ＬＤＭＯＳトランジスタが実現可能である。
【００５６】
（第２の実施形態）
本実施形態の半導体装置は、少なくとも一つの第１の半導体領域が、複数の第１の半導体領域の内の末端に位置する第１の半導体領域である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００５７】
図５は、本実施形態の半導体装置の模式図である。図５は上面図である。
【００５８】
ドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇの内、末端に位置するドレイン素子領域１２ａの幅（図５中のｗ３）及びドレイン素子領域１２ｇの幅（図５中のｗ４）が、その他のドレイン素子領域１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆの幅（図５中のｗ５）よりも広い。
【００５９】
複数のドレイン素子領域１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇの内、末端に位置するドレイン素子領域１２ａやドレイン素子領域１２ｇは特異点になることから、ＥＳＤによる破壊が生じやすい傾向がある。本実施形態では、特に、末端に位置するドレイン素子領域１２ａ及びドレイン素子領域１２ｇの幅を広げることで、更にＥＳＤ耐量を向上させることが可能である。
【００６０】
本実施形態によれば、第１の実施形態同様、高いＥＳＤ耐量と低いＲｏｎＡが両立するｎチャネル型ＬＤＭＯＳトランジスタが実現可能である。
【００６１】
実施形態においては、ドレイン素子領域の数が７個の場合を例に説明したが、ドレイン素子領域の数は３個以上であれば、７個に限定されるものではない。
【００６２】
実施形態においては、ｎチャネル型ＬＤＭＯＳトランジスタを例に説明したが、ｐチャネル型ＬＤＭＯＳトランジスタでも同様の効果を得ることが可能である。ｐチャネル型ＬＤＭＯＳトランジスタの場合は、第１導電型がｐ型、第２導電型がｎ型となる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１０        半導体基板
１１        ソース素子領域（第２の半導体領域）
１２ａ〜ｇ  ドレイン素子領域（第１の半導体領域）
１３        ゲート電極
２１        ソース領域
２２        ドレイン領域
２４        ｐウェル領域（第２の不純物領域）
２６        ドリフト領域（第１の不純物領域）
３０        素子分離領域（絶縁体領域）
【図１】
2018163973.tif 000003
【図２】
2018163973.tif 000004
【図３】
2018163973.tif 000005
【図４】
2018163973.tif 000006
【図５】
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