(57)【要約】【課題】２枚以上の半導体基板を積層した積層構造における製造工程の削減を図る。【解決手段】半導体デバイスは、第１の半導体層に第１の配線層が積層された第１の半導体基板、および、第２の半導体層に第２の配線層が積層された第２の半導体基板が少なくとも積層された積層構造とされる。そして、第１の半導体基板と第２の半導体基板とを電気的に接続し、少なくとも第１の半導体層を貫通する貫通ビアが、第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される。本技術は、例えば、積層型の半導体デバイスに適用できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体層に第１の配線層が積層された第１の半導体基板と、
第２の半導体層に第２の配線層が積層された第２の半導体基板と、
前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を備え、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
半導体デバイス。
【請求項２】
前記貫通ビアは、前記第１の配線層に配置される配線と前記第１の半導体層に形成される半導体素子とを接続するコンタクト電極と同一の導電性金属により形成される
請求項１に記載の半導体デバイス。
【請求項３】
前記貫通ビアは、前記第１の配線層に配置される配線と同一の導電性金属により形成される
請求項１に記載の半導体デバイス。
【請求項４】
前記貫通ビアにより貫通される前記第１の半導体層の厚みは、前記第１の半導体層に形成される半導体素子の素子分離部の厚みと略同一、または、前記第１の半導体層に形成される半導体素子の素子分離部の厚み以下である
請求項１に記載の半導体デバイス。
【請求項５】
前記貫通ビアが形成される前記埋め込み酸化膜は、前記第１の半導体層に形成される半導体素子の素子分離部よりも深く形成される
請求項１に記載の半導体デバイス。
【請求項６】
前記第１の半導体基板の前記第１の半導体層において、第１の型の半導体領域と、前記第１の型とは異なる第２の型の半導体領域とが作り分けられており、前記第１の半導体基板が第１の型の基板を利用している場合、前記第１の半導体基板の裏面側に不純物濃度の濃い第１の型の層が形成される
請求項１に記載の半導体デバイス。
【請求項７】
第１の半導体層に第１の配線層が積層された第１の半導体基板、および、第２の半導体層に第２の配線層が積層された第２の半導体基板が少なくとも積層された積層構造の半導体デバイスの製造方法であって、
前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアを、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成する
ステップを含む製造方法。
【請求項８】
第１の半導体層に第１の配線層が積層されたセンサ基板と、
第２の半導体層に第２の配線層が積層されたロジック基板と、
前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を備え、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
撮像素子。
【請求項９】
第１の半導体層に第１の配線層が積層されたセンサ基板と、
第２の半導体層に第２の配線層が積層されたロジック基板と、
前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を有し、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体デバイス、製造方法、撮像素子、および電子機器に関し、特に、２枚以上の半導体基板を積層した積層構造における製造工程の削減を図ることができるようにした半導体デバイス、製造方法、撮像素子、および電子機器に関する。
【背景技術】
【０００２】
現在、半導体デバイスでは、チップ面積を削減したり、配線抵抗を抑制したり、消費電力の低減を図るために、複数枚の半導体基板を積層した積層構造が採用され始めている。特に、DRAM（Dynamic Random Access Memory）メモリではHigh Bandwidth Memory（HBM）として、CMOS型イメージセンサ（CMOS Image Sensor ; CIS）では積層型CISとして、実際に量産が行われている。
【０００３】
また、積層構造の半導体基板どうしを電気的に接続する手法として、例えば、シリコン貫通ビア（Through Si Via; TSV）や、μバンプ、Cu-Cuダイレクトボンディングなどが利用されている。これらの中でも、シリコン貫通ビアに関する開発が多く行われている。
【０００４】
例えば、特許文献１には、半導体基板の分離領域を貫通するように延伸されたコンタクトプラグを利用して、半導体基板の裏面に設けられる記憶素子と、半導体基板の表面に設けられるトランジスタとが電気的に接続された半導体デバイスが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０６５４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来からも、２枚以上の半導体基板を積層した積層構造の半導体デバイスが開発されているが、例えば、製造工程の簡略化や製造コストの抑制などの観点から、さらなる製造工程の削減が求められていた。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、２枚以上の半導体基板を積層した積層構造における製造工程の削減を図ることができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の半導体デバイスは、第１の半導体層に第１の配線層が積層された第１の半導体基板と、第２の半導体層に第２の配線層が積層された第２の半導体基板と、前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアとを備え、前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される。
【０００９】
本開示の一側面の製造方法は、第１の半導体層に第１の配線層が積層された第１の半導体基板、および、第２の半導体層に第２の配線層が積層された第２の半導体基板が少なくとも積層された積層構造の半導体デバイスの製造方法であって、前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアを、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成するステップを含む。
【００１０】
本開示の一側面の撮像素子は、第１の半導体層に第１の配線層が積層されたセンサ基板と、第２の半導体層に第２の配線層が積層されたロジック基板と、前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアとを備え、前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される。
【００１１】
本開示の一側面の電子機器は、第１の半導体層に第１の配線層が積層されたセンサ基板と、第２の半導体層に第２の配線層が積層されたロジック基板と、前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアとを有し、前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される撮像素子を備える。
【００１２】
本開示の一側面においては、第１の半導体層に第１の配線層が積層された第１の半導体基板、および、第２の半導体層に第２の配線層が積層された第２の半導体基板が少なくとも積層された積層構造において、第１の半導体基板と第２の半導体基板とを電気的に接続し、少なくとも第１の半導体層を貫通する貫通ビアが、第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される。
【発明の効果】
【００１３】
本開示の一側面によれば、２枚以上の半導体基板を積層した積層構造における製造工程の削減を図ることができる。
【００１４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】本技術を適用した半導体デバイスの第１の実施の形態の構成例を示す断面図である。
【図２】半導体デバイスの平面的な構成例の概略を示す図である。
【図３】半導体デバイスの製造方法の第１の工程を説明する図である。
【図４】半導体デバイスの製造方法の第２の工程を説明する図である。
【図５】半導体デバイスの製造方法の第３の工程を説明する図である。
【図６】半導体デバイスの製造方法の第４の工程を説明する図である。
【図７】半導体デバイスの製造方法の第５の工程を説明する図である。
【図８】半導体デバイスの製造方法の第６の工程を説明する図である。
【図９】半導体デバイスの製造方法の第７の工程を説明する図である。
【図１０】半導体デバイスの製造方法の第８の工程を説明する図である。
【図１１】半導体デバイスの第２の実施の形態の構成例を示す断面図である。
【図１２】半導体デバイスの製造方法の第１１の工程を説明する図である。
【図１３】半導体デバイスの製造方法の第１２の工程を説明する図である。
【図１４】半導体デバイスの製造方法の第１３の工程を説明する図である。
【図１５】半導体デバイスの製造方法の第１４の工程を説明する図である。
【図１６】半導体デバイスの製造方法の第１５の工程を説明する図である。
【図１７】半導体デバイスの製造方法の第１６の工程を説明する図である。
【図１８】半導体デバイスの第３の実施の形態の構成例を示す断面図である。
【図１９】半導体デバイスの第４の実施の形態の構成例を示す断面図である。
【図２０】半導体デバイスの第５の実施の形態の構成例を示す断面図である。
【図２１】半導体デバイスの第６の実施の形態の構成例を示す断面図である。
【図２２】半導体デバイスの第７の実施の形態の構成例を示す断面図である。
【図２３】半導体デバイスの第８の実施の形態の構成例を示す断面図である。
【図２４】撮像装置の構成例を示すブロック図である。
【図２５】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
＜半導体デバイスの第１の構成例＞
図１は、本技術を適用した半導体デバイスの第１の実施の形態の構成例を示す断面図である。
【００１８】
図１に示すように、半導体デバイス１１は、上部シリコン基板１２および下部シリコン基板１３が積層された積層構造となっており、MOS（Metal-Oxide-Semiconductor）トランジスタ１４などの半導体素子が形成される。図１に示す半導体デバイス１１の構成例では、上部シリコン基板１２には、MOSトランジスタ１４−１が形成されており、下部シリコン基板１３には、MOSトランジスタ１４−２および１４−３が形成されている箇所における断面が示されている。
【００１９】
上部シリコン基板１２は、半導体層２１に配線層２２が積層されて構成されており、下部シリコン基板１３は、半導体層３１に配線層３２が積層されて構成されている。そして、半導体デバイス１１は、上部シリコン基板１２の半導体層２１と、下部シリコン基板１３と配線層３２とが接合面（図１の破線で示す面）において電気的および機械的に接合される構成となっている。
【００２０】
半導体層２１は、例えば、単結晶のシリコンなどの半導体からなる半導体領域４１に、絶縁性を備えた埋め込み酸化膜４２が埋め込まれて構成される。埋め込み酸化膜４２は、半導体領域４１に形成されるMOSトランジスタ１４−１などの半導体素子を分離するための分離領域として用いられ、図１に示す例では、貫通ビア５４−３を半導体領域４１から絶縁するためにも利用される。即ち、埋め込み酸化膜４２は、半導体素子の素子分離を行うときに形成される。
【００２１】
半導体領域４１には、MOSトランジスタ１４−１を形成する領域となるＮ型のウェル４３、ソースまたはドレインの一方となるＰ型領域４４、および、ソースまたはドレインの他方となるＰ型領域４５が形成される。また、半導体層２１の表面におけるＰ型領域４４およびＰ型領域４５の間には、MOSトランジスタ１４−１のゲート電極５２が配置され、ゲート電極５２の周囲を囲うようにサイドウォール５３が形成される。
【００２２】
配線層２２には、絶縁膜５１により絶縁されるように複数の配線５５が多層で配置される。図１に示す例では、配線層２２には、３本の配線５５−１乃至５５−３が配置されており、配線５５−１は、コンタクト電極５４−１を介してゲート電極５２に接続され、配線５５−２は、コンタクト電極５４−２を介してＰ型領域４５に接続されている。また、配線５５−３は、貫通ビア５４−３を介して、下部シリコン基板１３の配線層３２に形成される上層配線７９に接続されている。
【００２３】
ここで、貫通ビア５４−３は、コンタクト電極５４−１および５４−２と同様に、タングステンなどの導電性金属を用いて、半導体層２１の半導体領域４１に埋め込まれる埋め込み酸化膜４２を貫通するように形成される。例えば、貫通ビア５４−３は、直径Ｄが70ｎｍ同等以上のサイズに設計され、コンタクト電極５４−１および５４−２と同程度のサイズとされ、深さＨが200ｎｍ程度で埋め込まれた埋め込み酸化膜４２を貫通するように形成される。また、貫通ビア５４−３の周囲に形成される埋め込み酸化膜４２の幅Ｗ、即ち、貫通ビア５４−３の側面から半導体領域４１までの間隔は、それらの間の絶縁性が保てるように、10〜100ｎｍ程度に設計される。但し、半導体領域４１と貫通ビア５４−３との間の容量を抑制するために、埋め込み酸化膜４２の幅Ｗを100ｎｍ以上に設計してもよい。
【００２４】
例えば、図２において平面的に示すように、貫通ビア５４−３は、埋め込み酸化膜４２の内側に形成され、貫通ビア５４−３から半導体領域４１までの間隔、即ち、貫通ビア５４−３の周囲における埋め込み酸化膜４２の幅Ｗは、10〜100ｎｍ程度に設計される。
【００２５】
半導体層３１は、単結晶のシリコンなどの半導体により構成される半導体領域６１からなり、半導体層３１の表面には、MOSトランジスタ１４−２を構成するゲート電極７２−１、および、MOSトランジスタ１４−３を構成するゲート電極７２−２が配置される。また、ゲート電極７２−１の周囲を囲うようにサイドウォール７３−１が形成され、ゲート電極７２−２の周囲を囲うようにサイドウォール７３−２が形成される。
【００２６】
配線層３２には、絶縁膜７１により絶縁されるように複数の配線が多層で配置されており、図１の例では、配線７５−１乃至７５−３と配線７７−１乃至７７−３との２層で配置されており、配線層３２の表面に露出するように上層配線７９が配置されている。例えば、配線層３２では、配線７５−１は、コンタクト電極７４を介してゲート電極７２−１に接続されるとともに、コンタクト電極７６−１を介して配線７７−１に接続されている。また、配線層３２では、配線７５−２および配線７７−２はコンタクト電極７６−２を介して接続され、配線７５−３および配線７７−３はコンタクト電極７６−３を介して接続され、配線７７−３および上層配線７９はコンタクト電極７８を介して接続されている。
【００２７】
このような構成の半導体デバイス１１は、半導体層２１に形成されるMOSトランジスタ１４−１の素子分離を行うときに形成される埋め込み酸化膜４２の内側に貫通ビア５４−３を形成することで、製造工程を削減することができる。それにより、半導体デバイス１１の低コスト化を図ることができる。
【００２８】
なお、半導体デバイス１１は、少なくとも上部シリコン基板１２および下部シリコン基板１３の２層構造とされ、それらの間に設けられる全ての電気的な接続に貫通ビア５４−３を採用することができる。また、半導体デバイス１１は、２層以上の多層構造としてもよく、その場合も、多層のシリコン基板間の電気的な接続に貫通ビア５４−３を採用することができる。
【００２９】
＜半導体デバイスの第１の製造方法＞
図３乃至図１０を参照して、半導体デバイス１１の製造方法について説明する。
【００３０】
図３に示すように、第１の工程において、上部シリコン基板１２の半導体層２１には、MOSトランジスタ１４−１が形成される領域を素子分離するのと同時に、貫通ビア５４−３が形成される箇所となる半導体領域４１に、埋め込み酸化膜４２が埋め込まれる。その後、半導体層２１にMOSトランジスタ１４−１が作成される。
【００３１】
図４に示すように、第２の工程において、半導体層２１に対して絶縁膜５１を成膜し、絶縁膜５１に対して貫通孔８１−１乃至８１−３が形成される。貫通孔８１−１は、ゲート電極５２に開口するように加工され、貫通孔８１−２は、Ｐ型領域４５に開口するように加工される。また、貫通孔８１−３は、埋め込み酸化膜４２を貫通して半導体領域４１まで達するように、埋め込み酸化膜４２の厚みと同等以上に深く開口される。
【００３２】
図５に示すように、第３の工程において、スパッタやCVD（Chemical Vapor Deposition）を行って、バリアメタルを成膜し、タングステンなどの導電性金属を貫通孔８１−１乃至８１−３に埋め込んだ後、化学的機械研磨（CMP ; Chemical Mechanical Polishing）によるエッチバックを行って、不要な金属を除去する。これにより、コンタクト電極５４−１および５４−２と同時に、貫通ビア５４−３を形成する。
【００３３】
図６に示すように、第４の工程において、通常のCMOSプロセスにより配線５５−１乃至５５−３を作成する。
【００３４】
図７に示すように、第５の工程において、上部シリコン基板１２の表面側となる配線層２２に対して支持基板１５を貼り合わせる。その後、上部シリコン基板１２の裏面側となる半導体層２１に対してCMPなどを行って、貫通ビア５４−３および埋め込み酸化膜４２が表面に露出するまで研削する。このとき、貫通ビア５４−３が、例えば、半導体層２１から100ｎｍ程度突出して残るようにCMPを行う。
【００３５】
図８に示すように、第６の工程において、上部シリコン基板１２と下部シリコン基板１３の配線層３２に形成される上層配線７９との絶縁性を確保するために、半導体層２１に対して埋め込み酸化膜４２と同様の酸化膜を100nm程度の厚みで成膜する。
【００３６】
図９に示すように、第７の工程において、第６の工程で成膜された酸化膜に対してCMPなどを行って研磨し、貫通ビア５４−３の先端面を露出させる。
【００３７】
図１０に示すように、第８の工程において、上部シリコン基板１２と、別途作成した下部シリコン基板１３とを貼り合わせる。このとき、貫通ビア５４−３の露出した先端面と、下部シリコン基板１３の上層配線７９とが位置合わせされてダイレクトボンディングにより接合される。
【００３８】
その後、支持基板１５を除去することにより、図１に示したような半導体デバイス１１が製造される。
【００３９】
以上のように、半導体デバイス１１は、半導体層２１に形成されるMOSトランジスタ１４−１の素子分離を行うときに形成される埋め込み酸化膜４２の内側に貫通ビア５４−３を形成することで、製造工程を削減することができる。即ち、半導体デバイス１１は、埋め込み酸化膜４２の内側に貫通ビア５４−３を設けることで、貫通ビア５４−３が半導体領域４１と接することのない構造とすることができる。これにより、例えば、貫通ビア５４−３を設けるための貫通孔８１−３（図４）を形成した後に、貫通孔８１−３に対して絶縁膜を成膜するような工程を削減することができる。
【００４０】
また、半導体デバイス１１は、コンタクト電極５４−１および５４−２と同一の金属を用いて貫通ビア５４−３を形成することにより、コンタクト電極５４−１および５４−２と貫通ビア５４−３とを同一の工程（図５の第３の工程）で作成することができる。これによっても、半導体デバイス１１の製造工程を削減することができる。
【００４１】
また、半導体デバイス１１において、貫通ビア５４−３が貫通する半導体層２１の厚みは、MOSトランジスタ１４−１の素子分離領域となる埋め込み酸化膜４２の厚み（図１に示す深さＨ）と略同一、または、それ以下の厚みとすることができる。これにより、貫通ビア５４−３を形成する貫通孔８１−３の深さを浅くすることができ、例えば、貫通孔８１−３の加工に要する作業時間や、貫通孔８１−３に導電性金属を埋め込むのに要する作業時間などの短縮を図ることができる。
【００４２】
また、半導体デバイス１１は、半導体層２１の厚みを従来よりも薄くすることで、貫通ビア５４−３を深く掘る必要がなく、例えば、貫通孔８１−３を加工するためのアスペクト比（直径に対する深さの比率）を高めるための専用の装置を用いることなく製造することができる。さらに、半導体デバイス１１は、貫通ビア５４−３の深さを浅くすることで、貫通ビア５４−３の直径を小さくすることが可能となり、従来よりもチップ面積の削減を図ることができる。
【００４３】
＜半導体デバイスの第２の構成例＞
図１１は、半導体デバイスの第２の実施の形態の構成例を示す断面図である。なお、図１１に示す半導体デバイス１１Ａについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００４４】
図１１に示す半導体デバイス１１Ａは、貫通ビア５４−３Ａが、配線５５と同一の導電性金属（例えば、銅）により形成されている点で、図１の半導体デバイス１１と異なる構成となっている。即ち、図１の半導体デバイス１１では、貫通ビア５４−３が、コンタクト電極５４−１および５４−２と同一の金属で形成されていたのに対し、半導体デバイス１１Ａでは、貫通ビア５４−３Ａが、配線５５と同一の金属により形成されている。
【００４５】
従って、半導体デバイス１１Ａは、貫通ビア５４−３および配線５５を同一の工程で作成することができ、製造工程を削減することができる。
【００４６】
＜半導体デバイスの第２の製造方法＞
図１２乃至図１７を参照して、半導体デバイス１１Ａの製造方法について説明する。
【００４７】
図１２に示すように、第１１の工程において、上部シリコン基板１２の半導体層２１には、MOSトランジスタ１４−１が形成される領域を素子分離するのと同時に、貫通ビア５４−３が形成される箇所となる半導体領域４１に、埋め込み酸化膜４２が埋め込まれる。その後、半導体層２１にMOSトランジスタ１４−１が作成される。
【００４８】
図１３に示すように、第１２の工程において、半導体層２１に対して絶縁膜５１を成膜し、絶縁膜５１に対して貫通孔８１−１および８１−２が形成される。貫通孔８１−１は、ゲート電極５２に開口するように加工され、貫通孔８１−２は、Ｐ型領域４５に開口するように加工される。
【００４９】
図１４に示すように、第１３の工程において、CVD（Chemical Vapor Deposition）を行って貫通孔８１−１および８１−２にタングステンなどの導電性金属を埋め込んだ後、化学的機械研磨（CMP ; Chemical Mechanical Polishing）によるエッチバックを行って、不要な金属を除去する。これにより、コンタクト電極５４−１および５４−２を形成する。
【００５０】
図１５に示すように、第１４の工程において、貫通ビア５４−３Ａを形成するための貫通孔８１−３を、絶縁膜５１および埋め込み酸化膜４２を貫通するように形成する。このとき、貫通孔８１−３は、埋め込み酸化膜４２を貫通して半導体領域４１まで達するように、埋め込み酸化膜４２の厚みと同等以上に深く開口される。
【００５１】
図１６に示すように、第１５の工程において、配線５５−１乃至５５−３を形成するための配線パターン８２−１乃至８２−３を形成する。
【００５２】
図１７に示すように、第１６の工程において、スパッタやメッキなどを行って、配線パターン８２−１乃至８２−３および貫通孔８１−３に対してバリアメタルを成膜し、導電性金属を埋め込む。これにより、配線５５−１乃至５５−３および貫通ビア５４−３Ａを形成する。
【００５３】
その後、上述の図７乃至図１０を参照して説明した第５乃至第８の工程と同様の工程が行われた後、支持基板１５を除去することにより、図１１に示したような半導体デバイス１１Ａが製造される。
【００５４】
以上のように、半導体デバイス１１Ａは、配線５５と同一の金属を用いて貫通ビア５４−３Ａを形成することにより、配線５５と貫通ビア５４−３Ａとを同一の工程（図１７の第１６の工程）で作成することができる。これによって、半導体デバイス１１Ａの製造工程を削減することができる。
【００５５】
もちろん、半導体デバイス１１Ａは、図１の半導体デバイス１１と同様に、半導体層２１に形成されるMOSトランジスタ１４−１の素子分離を行うときに形成される埋め込み酸化膜４２の内側に貫通ビア５４−３を形成することによっても、製造工程を削減することができる。
【００５６】
＜半導体デバイスの第３乃至第６の構成例＞
図１８乃至図２１を参照して、半導体デバイスの第３乃至第６の構成例について説明する。
【００５７】
図１８は、半導体デバイスの第３の実施の形態の構成例を示す断面図である。なお、図１８に示す半導体デバイス１１Ｂについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００５８】
図１８に示すように、半導体デバイス１１Ｂは、上部シリコン基板１２Ｂの半導体層２１Ｂの構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。
【００５９】
例えば、半導体デバイス１１Ｂでは、図１の半導体領域４１よりも厚みのある半導体領域４１Ｂを用いて半導体層２１Ｂが構成される。これにより、半導体デバイス１１Ｂでは、貫通ビア５４−３Ｂが配置される領域における埋め込み酸化膜４２Ｂが、その他の領域、例えば、MOSトランジスタ１４−１を分離するために設けられる領域における深さ（図１８の深さＨ：200ｎｍ程度）よりも深く形成される。このような埋め込み酸化膜４２Ｂは、例えば、素子分離を形成する工程において、MOSトランジスタ１４−１を分離する領域と、貫通ビア５４−３Ｂが配置されている領域とで深さが異なるように作り分ける加工を追加することにより実現することができる。
【００６０】
このように構成される半導体デバイス１１Ｂは、例えば、基板バイアスを印加するレイアウトが可能となる。即ち、半導体デバイス１１Ｂは、貫通ビア５４−３Ｂが配置される領域における埋め込み酸化膜４２Ｂを、MOSトランジスタ１４−１の素子分離部より深くすることで、MOSトランジスタ１４−１に対して、バックバイアスを印加することができる。
【００６１】
図１９は、半導体デバイスの第４の実施の形態の構成例を示す断面図である。なお、図１９に示す半導体デバイス１１Ｃについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００６２】
図１９に示すように、半導体デバイス１１Ｃは、上部シリコン基板１２Ｃの半導体層２１Ｃおよび配線層２２Ｃの構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。
【００６３】
例えば、半導体デバイス１１Ｃは、半導体層２１ＣにおいてＰ型およびＮ型を分離する方法で構成されており、Ｎ型のウェル４３に形成されるMOSトランジスタ１４−１と分離して、Ｐ型のウェル１０１にMOSトランジスタ１４−４が形成されている。即ち、半導体デバイス１１Ｃでは、半導体層２１ＣにおいてＰ型の半導体領域とＮ型の半導体領域とが作り分けられており、上部シリコン基板１２ＣがＰ型基板を利用している場合、上部シリコン基板１２Ｃの裏面側にＰ型の不純物濃度の濃いウェル１０１が形成される。
【００６４】
そして、半導体層２１Ｃでは、Ｐ型のウェル１０１にＮ型領域１０２および１０３を形成し、それらの間の表面にゲート電極１０４が配置され、ゲート電極１０４の周囲を囲うようにサイドウォール１０５が形成される。また、配線層２２Ｃでは、配線５５−４は、コンタクト電極５４−４を介してゲート電極１０４に接続され、配線５５−５は、コンタクト電極５４−５を介してＮ型領域１０３に接続されている。
【００６５】
このように、半導体デバイス１１Ｃでは、半導体層２１ＣにＰ型基板を利用し、その裏面に濃いＰ型のウェル１０１を形成することで、Ｐ型のウェル１０１とＮ型のウェル４３との間に発生するリーク電流を抑制する構造とすることができる。
【００６６】
図２０は、半導体デバイスの第５の実施の形態の構成例を示す断面図である。なお、図２０に示す半導体デバイス１１Ｄについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００６７】
図２０に示すように、半導体デバイス１１Ｄは、上部シリコン基板１２Ｄの半導体層２１Ｄの構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。
【００６８】
即ち、半導体デバイス１１Ｄでは、半導体層２１Ｄの裏面側に露出するように接続用電極１１１が設けられており、貫通ビア５４−３Ｄは、貫通ビア５４−３Ｄの直径よりも大きなサイズの接続用電極１１１に接続されている。そして、半導体デバイス１１Ｄでは、上部シリコン基板１２Ｄと下部シリコン基板１３とを接合する際に、接続用電極１１１および上層配線７９がダイレクトボンディングされる。
【００６９】
このように構成される半導体デバイス１１Ｄは、貫通ビア５４−３Ｄの直径によっては、十分な接続強度が取れないような状況や、抵抗値を下げられないような状況などが発生することを回避することができる。即ち、半導体デバイス１１Ｄでは、貫通ビア５４−３Ｄの直径よりも大きなサイズの接続用電極１１１を設けることにより、下部シリコン基板１３との接合において、十分な接続強度を確保することができ、その接合部分での抵抗値を抑制することができる。これによって、半導体デバイス１１Ｄの性能向上を図ることができる。
【００７０】
図２１は、半導体デバイスの第６の実施の形態の構成例を示す断面図である。なお、図２１に示す半導体デバイス１１Ｅについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００７１】
図２１に示すように、半導体デバイス１１Ｅは、上部シリコン基板１２Ｅの半導体層２１Ｅおよび配線層２２Ｅの構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。なお、半導体デバイス１１Ｅは、上述の図１９に示した半導体デバイス１１Ｃと同様に、MOSトランジスタ１４−４が設けられた構成例となっている。
【００７２】
半導体デバイス１１Ｅは、例えば、半導体層２１ＥにSOI（Silicon on Insulator）基板が利用されており、半導体層２１Ｅの裏面に設けられる酸化膜１２１として、SOI基板のBOX膜（熱酸化膜）が利用される。
【００７３】
このように構成される半導体デバイス１１Ｅは、上部シリコン基板１２Ｅの裏面の絶縁性を確保するために絶縁膜を成膜する工程を削減することができる。
【００７４】
＜イメージセンサの構成例＞
図２２および図２３を参照して、上述の半導体デバイス１１のイメージセンサへの応用例について説明する。例えば、半導体デバイス１１の上部シリコン基板１２および下部シリコン基板１３を接続するための工程は、積層型のCISと同じプロセスを利用することができ、半導体デバイス１１の構成をイメージセンサに応用することができる。
【００７５】
図２２は、半導体デバイスの第７の実施の形態として、イメージセンサへ応用した第１の構成例を示す断面図である。なお、図２２に示す半導体デバイス１１Ｆについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００７６】
図２２に示すように、イメージセンサである半導体デバイス１１Ｆは、上部シリコン基板１２Ｆが、画素１３１が形成されたセンサ基板とされ、半導体層２１Ｆの構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。
【００７７】
例えば、上部シリコン基板１２Ｆでは、有機膜からなる光電変換層１３２が半導体層２１Ｆに対して積層されており、画素１３１ごとにカラーフィルタ１３３およびオンチップレンズ１３４が積層されている。図２２に示す半導体デバイス１１Ｆの構成例では、２つの画素１３１−１および１３１−２が形成されている箇所における断面が示されている。画素１３１−１は、カラーフィルタ１３３−１およびオンチップレンズ１３４−１が光電変換層１３２に積層されて構成され、画素１３１−２は、カラーフィルタ１３３−２およびオンチップレンズ１３４−２が光電変換層１３２に積層されて構成される。
【００７８】
また、上部シリコン基板１２Ｆの配線層２２Ｆでは、配線層２２Ｆの表面に露出するように上層配線５７が設けられており、上層配線５７は、コンタクト電極５６を介して配線５５−２に接続されている。
【００７９】
このように構成される半導体デバイス１１Ｆは、複数の画素が配置されてセンサ基板として構成される上部シリコン基板１２Ｆと、センサ基板から出力される画素信号に対して信号処理を施すロジック基板として使用される下部シリコン基板１３の接続に貫通ビア５４−３を利用することができる。
【００８０】
なお、半導体デバイス１１は、半導体デバイス１１Ｆのように、光電変換層１３２に有機膜を利用した構成の他、裏面照射型のCMOSイメージセンサを利用することができる。
【００８１】
図２３は、半導体デバイスの第８の実施の形態として、イメージセンサへ応用した第２の構成例を示す断面図である。なお、図２３に示す半導体デバイス１１Ｇについて、図１の半導体デバイス１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８２】
図２３に示すように、イメージセンサである半導体デバイス１１Ｇは、画素１４１が形成されたセンサ基板１６と、ロジック基板として使用される上部シリコン基板１２Ｇおよび下部シリコン基板１３とが積層された３層の積層構造となっている。
【００８３】
そして、半導体デバイス１１Ｇでは、センサ基板１６が積層されるとともに、センサ基板１６に接続されるように上部シリコン基板１２Ｇの配線層２２Ｇが形成されている構成が、図１の半導体デバイス１１と異なっており、その他の構成は、図１の半導体デバイス１１と共通している。また、配線層２２Ｇには、図２２の配線層２２Ｆと同様に、センサ基板１６との接続を行うための上層配線５７が設けられている。
【００８４】
センサ基板１６は、いわゆる裏面照射型のCMOSイメージセンサであり、半導体層１５１の表面に配線層１５２が積層され、半導体層１５１の裏面にカラーフィルタ１５３およびオンチップレンズ１５４が積層されている。
【００８５】
図２３に示す半導体デバイス１１Ｇの構成例では、２つの画素１４１−１および１４１−２が形成されている箇所における断面が示されている。
【００８６】
画素１４１−１は、半導体層１５１にフォトダイオード１６１−１が形成されるとともに、半導体層１５１の裏面側にカラーフィルタ１５３−１およびオンチップレンズ１５４−１が積層され、半導体層１５１の表面側にMOSトランジスタ１６３−１が形成されて構成される。MOSトランジスタ１６３−１では、ゲート電極１６４−１の周囲を囲うようにサイドウォール１６５−１が形成され、ゲート電極１６４−１は、コンタクト電極１７３−１を介して上層配線１７２−１に接続されている。また、半導体層１５１には、MOSトランジスタ１６３−１を介してＦＤ部１６２が形成されており、ＦＤ部１６２は、コンタクト電極１７３−２を介して上層配線１７２−２に接続されており、上層配線１７２−２と上層配線５７とがダイレクトボンディングにより接合される。
【００８７】
画素１４１−２は、半導体層１５１にフォトダイオード１６１−２が形成されるとともに、半導体層１５１の裏面側にカラーフィルタ１５３−２およびオンチップレンズ１５４−２が積層され、半導体層１５１の表面側にMOSトランジスタ１６３−２が形成されて構成される。MOSトランジスタ１６３−２では、ゲート電極１６４−２の周囲を囲うようにサイドウォール１６５−２が形成され、ゲート電極１６４−２は、コンタクト電極１７３−３を介して上層配線１７２−３に接続されている。なお、図示しないが、画素１４１−１と同様に、ＦＤ部が形成されている。
【００８８】
このように構成される半導体デバイス１１Ｇは、センサ基板１６から出力される画素信号に対して信号処理を施すロジック基板として使用される上部シリコン基板１２Ｇおよび下部シリコン基板１３の接続に貫通ビア５４−３を利用することができる。また、半導体デバイス１１Ｇの構造によっては、センサ基板１６から下部シリコン基板１３までの全ての基板接続に、貫通ビア５４−３を適用することができる。
【００８９】
なお、本技術は、イメージセンサへの応用に限定されることなく、その他、例えば、DRAMメモリなどに応用することができる。また、２層以上の多層構造の半導体デバイスに適用することができる。
【００９０】
なお、上述したようにイメージセンサに応用した半導体デバイス１１Ｆまたは１１Ｇは、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００９１】
＜撮像装置の構成例＞
図２４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９２】
図２４に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９３】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【００９４】
撮像素子２０３としては、上述した半導体デバイス１１Ｆまたは１１Ｇが適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
【００９５】
信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【００９６】
このように構成されている撮像装置２０１は、上述した半導体デバイス１１Ｆまたは１１Ｇを適用することで、例えば、より低コスト化を図ることができる。
【００９７】
＜イメージセンサの使用例＞
図２５は、上述のイメージセンサを使用する使用例を示す図である。
【００９８】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【００９９】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１００】
＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体層に第１の配線層が積層された第１の半導体基板と、
第２の半導体層に第２の配線層が積層された第２の半導体基板と、
前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を備え、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
半導体デバイス。
（２）
前記貫通ビアは、前記第１の配線層に配置される配線と前記第１の半導体層に形成される半導体素子とを接続するコンタクト電極と同一の導電性金属により形成される
上記（１）に記載の半導体デバイス。
（３）
前記貫通ビアは、前記第１の配線層に配置される配線と同一の導電性金属により形成される
上記（１）記載の半導体デバイス。
（４）
前記貫通ビアにより貫通される前記第１の半導体層の厚みは、前記第１の半導体層に形成される半導体素子の素子分離部の厚みと略同一、または、前記第１の半導体層に形成される半導体素子の素子分離部の厚み以下である
上記（１）から（３）までのいずれかに記載の半導体デバイス。
（５）
前記貫通ビアが形成される前記埋め込み酸化膜は、前記第１の半導体層に形成される半導体素子の素子分離部よりも深く形成される
上記（１）から（３）までのいずれかに記載の半導体デバイス。
（６）
前記第１の半導体基板の前記第１の半導体層において、第１の型の半導体領域と、前記第１の型とは異なる第２の型の半導体領域とが作り分けられており、前記第１の半導体基板が第１の型の基板を利用している場合、前記第１の半導体基板の裏面側に不純物濃度の濃い第１の型の層が形成される
上記（１）から（５）までのいずれかに記載の半導体デバイス。
（７）
第１の半導体層に第１の配線層が積層された第１の半導体基板、および、第２の半導体層に第２の配線層が積層された第２の半導体基板が少なくとも積層された積層構造の半導体デバイスの製造方法であって、
前記第１の半導体基板および前記第２の半導体基板が少なくとも積層された積層構造において前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアを、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成する
ステップを含む製造方法。
（８）
第１の半導体層に第１の配線層が積層されたセンサ基板と、
第２の半導体層に第２の配線層が積層されたロジック基板と、
前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を備え、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
撮像素子。
（９）
第１の半導体層に第１の配線層が積層されたセンサ基板と、
第２の半導体層に第２の配線層が積層されたロジック基板と、
前記センサ基板および前記ロジック基板が少なくとも積層された積層構造において前記センサ基板と前記ロジック基板とを電気的に接続し、少なくとも前記第１の半導体層を貫通する貫通ビアと
を有し、
前記貫通ビアが、前記第１の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される
撮像素子を備える電子機器。
【０１０１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【符号の説明】
【０１０２】
１１  半導体デバイス，  １２  上部シリコン基板，  １３  下部シリコン基板，  １４  MOSトランジスタ，  １５  支持基板，  １６  センサ基板，  ２１  半導体基板，  ２２  配線層，  ３１  半導体層，  ３２  配線層，  ４１  半導体領域，  ４２  埋め込み酸化膜，  ４３  Ｎ型のウェル，  ４４および４５  Ｐ型領域，  ５１  絶縁膜，  ５２  ゲート電極，  ５３  サイドウォール，  ５４  コンタクト電極，  ５５  配線，  ５６  コンタクト電極，  ５７  上層配線，  ６１  半導体領域，  ７１  絶縁膜，  ７２  ゲート電極，  ７３  サイドウォール，  ７４  コンタクト電極，  ７５  配線，  ７６  コンタクト電極，  ７７  配線，  ７８  コンタクト電極，  ７９  上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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