(57)【要約】【課題】出力信号の周波数の近傍の周波数のスプリアスを低減させる。【解決手段】信号出力装置１は、所定周波数に対応する第１デジタル信号を生成して出力する第１ダイレクトデジタルシンセサイザ４１と、第１デジタル信号から変換される第１アナログ信号に含まれる、少なくとも１つの周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ダイレクトデジタルシンセサイザ４２と、第１デジタル信号と、第２デジタル信号とを加算する加算器４３と、加算器４３によって加算されたデジタル信号をアナログ信号に変換して出力するＤＡコンバータ５と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定周波数に対応する第１デジタル信号を生成して出力する第１ダイレクトデジタルシンセサイザと、
前記第１デジタル信号から変換される第１アナログ信号に含まれる、少なくとも１つの周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ダイレクトデジタルシンセサイザと、
前記第１デジタル信号と、前記第２デジタル信号とを加算する加算部と、
前記加算部によって加算された加算デジタル信号をアナログ信号に変換して出力するＤＡ変換部と、
を備える信号出力装置。
【請求項２】
前記第２ダイレクトデジタルシンセサイザは、前記スプリアスと同じ周波数であるとともに、前記スプリアスと異なる位相の前記低減信号に対応する前記第２デジタル信号を生成して出力する、
請求項１に記載の信号出力装置。
【請求項３】
前記第２ダイレクトデジタルシンセサイザは、前記スプリアスの振幅の所定割合の振幅を有する前記低減信号に対応する前記第２デジタル信号を生成して出力する、
請求項１又は２に記載の信号出力装置。
【請求項４】
前記第１アナログ信号に含まれる複数のスプリアスのそれぞれに対応する前記第２デジタル信号を生成して出力する複数の前記第２ダイレクトデジタルシンセサイザを備え、
前記加算部は、前記第１デジタル信号と、複数の前記第２デジタル信号とを加算する、
請求項１から３のいずれか１項に記載の信号出力装置。
【請求項５】
前記第１アナログ信号に含まれる前記スプリアスの周波数及び振幅を特定する特定部をさらに備え、
前記第２ダイレクトデジタルシンセサイザは、前記特定部によって特定された周波数及び振幅に基づいて、前記低減信号に対応する前記第２デジタル信号を生成して出力する、
請求項１から４のいずれか１項に記載の信号出力装置。
【請求項６】
前記加算部によって加算された前記加算デジタル信号のビット幅を削減するビット幅変換部をさらに有し、
前記ＤＡ変換部は、前記ビット幅変換部によりビット幅が削減された後の丸め加算デジタル信号を前記アナログ信号に変換する、
請求項１から５のいずれか１項に記載の信号出力装置。
【請求項７】
前記第２デジタル信号の値を大きくするレベル変換部と、
前記レベル変換部が大きくした後の前記第２デジタル信号を表示部に表示させる表示制御部と、
をさらに有する、
請求項１から６のいずれか１項に記載の信号出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号出力装置に関する。
【背景技術】
【０００２】
従来、出力周波数を任意の周波数、任意の位相に変更可能なダイレクトデジタルシンセサイザ（ＤＤＳ：Direct Digital Synthesizer）が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７７９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＤＳの出力信号には、出力信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、ＤＤＳの出力信号の周波数の近傍に現れることがある。特に、ＤＤＳの出力信号の周波数の近傍にスプリアスが含まれる場合、当該出力信号に基づいて動作する機器の性能劣化等を引き起こすおそれがある。
【０００５】
そこで、本発明はこれらの点に鑑みてなされたものであり、出力信号の周波数の近傍の周波数のスプリアスを低減させることができる信号出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る信号出力装置は、所定周波数に対応する第１デジタル信号を生成して出力する第１ダイレクトデジタルシンセサイザと、前記第１デジタル信号から変換される第１アナログ信号に含まれる、少なくとも１つの周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ダイレクトデジタルシンセサイザと、前記第１デジタル信号と、前記第２デジタル信号とを加算する加算部と、前記加算部によって加算された加算デジタル信号をアナログ信号に変換して出力するＤＡ変換部と、を備える。
【０００７】
前記第２ダイレクトデジタルシンセサイザは、前記スプリアスと同じ周波数であるとともに、前記スプリアスと異なる位相の前記低減信号に対応する前記第２デジタル信号を生成して出力してもよい。
【０００８】
前記第２ダイレクトデジタルシンセサイザは、前記スプリアスの振幅の所定割合の振幅を有する前記低減信号に対応する前記第２デジタル信号を生成して出力してもよい。
【０００９】
前記第１アナログ信号に含まれる複数のスプリアスのそれぞれに対応する前記第２デジタル信号を生成して出力する複数の前記第２ダイレクトデジタルシンセサイザを備え、前記加算部は、前記第１デジタル信号と、複数の前記第２デジタル信号とを加算してもよい。
【００１０】
前記第１アナログ信号に含まれる前記スプリアスの周波数及び振幅を特定する特定部をさらに備え、前記第２ダイレクトデジタルシンセサイザは、前記特定部によって特定された周波数及び振幅に基づいて、前記低減信号に対応する前記第２デジタル信号を生成して出力してもよい。
【００１１】
上記の信号出力装置は、前記加算部によって加算された前記加算デジタル信号のビット幅を削減するビット幅変換部をさらに有し、前記ＤＡ変換部は、前記ビット幅変換部によりビット幅が削減された後の丸め加算デジタル信号を前記アナログ信号に変換してもよい。
【００１２】
上記の信号出力装置は、前記第２デジタル信号の値を大きくするレベル変換部と、前記レベル変換部が大きくした後の前記第２デジタル信号を表示部に表示させる表示制御部と、をさらに有してもよい。
【発明の効果】
【００１３】
本発明によれば、出力信号の周波数の近傍の周波数のスプリアスを低減させることができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る信号出力装置の概要を示す図である。
【図２】本実施形態に係る信号出力装置の構成を示す図である。
【図３】データのビット幅の例を示す図である。
【図４】丸め誤差の影響を確認するためのシミュレーションを行った構成を示す図である。
【図５】図４に示す構成によりシミュレーションした結果を示す図である。
【図６】第１デジタル信号、第２デジタル信号及び加算後の信号のスペクトラムを示す図である。
【図７】レベル変換部により第２デジタル信号の値を大きくする場合の構成を示す図である。
【図８】図７に示す構成に対応するシミュレーションを行った構成を示す図である。
【図９】図８に示す構成によりシミュレーションした結果を示す図である。
【図１０】第２デジタル信号を用いて第１デジタル信号に発生している折り返し雑音を打ち消す場合のスペクトラムを示す図である。
【図１１】第１デジタル信号に含まれる２次高調波の周波数付近のスプリアスレベルの実測データを示す図である。
【図１２】第１デジタル信号に含まれる５次高調波の周波数付近のスプリアスレベルの実測データを示す図である。
【図１３】本実施形態に係る特定部を備えた信号出力装置の構成を示す図である。
【発明を実施するための形態】
【００１５】
［信号出力装置１の概要］
図１は、本実施形態に係る信号出力装置１の概要を示す図である。信号出力装置１は、第１ダイレクトデジタルシンセサイザ４１（以下、第１ＤＤＳ４１という。）と、第２ダイレクトデジタルシンセサイザ４２（以下、第２ＤＤＳ４２という。）と、加算器４３と、変換部としてのＤＡコンバータ５とを備える。
【００１６】
第１ＤＤＳ４１は、所定周波数のアナログ信号である第１アナログ信号に対応する第１デジタル信号を生成して出力する。第１デジタル信号から変換される第１アナログ信号には、図１に示すように、所定周波数の信号の他に、所定周波数の信号の高調波に起因するスプリアスが含まれている。
【００１７】
第２ＤＤＳ４２は、第１アナログ信号に含まれる一の周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する。ここで、低減対象のスプリアスを低減対象スプリアスという。
【００１８】
加算器４３は、第１ＤＤＳ４１から出力された第１デジタル信号と第２ＤＤＳ４２から出力された第２デジタル信号とを加算し、ＤＡコンバータ５に出力する。ＤＡコンバータ５は、加算器４３から出力されたデジタル信号をアナログ信号に変換して出力する。
【００１９】
第１デジタル信号と第２デジタル信号とが加算されることによって生成されたデジタル信号は、低減対象スプリアスに対応する信号成分と低減信号に対応する信号成分とが相殺されたデジタル信号となる。これにより、ＤＡコンバータ５から出力されるアナログ信号は、低減対象スプリアスが低減される。したがって、所定周波数の近傍周波数の低減信号に対応する第２デジタル信号を第２ＤＤＳ４２から出力させることにより、信号出力装置１は、所定周波数の近傍の周波数のスプリアスを低減させることができる。
続いて、信号出力装置１の構成について説明する。
【００２０】
［信号出力装置１の構成］
図２は、本実施形態に係る信号出力装置１の構成を示す図である。図２に示すように、信号出力装置１は、分配器２と、記憶部３と、デジタル信号処理回路４と、ＤＡコンバータ５と、ローパスフィルタ６とを備える。
【００２１】
分配器２は、外部から入力される、信号のサンプリングに用いられる基準信号をデジタル信号処理回路４とＤＡコンバータ５とに分配する。本実施形態では、分配器２は、分配された基準信号を、デジタル信号処理回路４と、ＤＡコンバータ５とに出力する。ここで、基準信号の周波数をサンプリング周波数という。
【００２２】
記憶部３は、例えばＰＲＯＭ（Programmable Read Only Memory）である。記憶部３は、デジタル信号処理回路４が参照する各種設定値を記憶する。また、記憶部３は、１周期分の波形の値を示す波形テーブルを記憶する。波形テーブルは、１周期分の波形の各位相に対応するアドレスと、各位相における波形の値とを関連付けたテーブルである。ここで、各位相に対応するアドレスは連続しているものとする。また、各位相に対応するアドレスのビット数は、所定ビット数であるものとする。
【００２３】
デジタル信号処理回路４は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）である。デジタル信号処理回路４は、外部インタフェース（Ｉ／Ｆ）４０と、第１ＤＤＳ４１と、第２ＤＤＳ４２と、加算器４３とを備える。
【００２４】
外部インタフェース４０は、外部から各種情報の入力を受け付ける。外部インタフェース４０は、信号出力装置１から出力させる出力信号の周波数である所定周波数を示す情報と、低減対象スプリアスを低減させる低減信号の周波数を示す情報との入力を受け付ける。外部インタフェース４０は、所定周波数を示す情報を第１ＤＤＳ４１に出力し、低減信号の周波数を示す情報を第２ＤＤＳ４２に出力する。以下、低減信号の周波数を第２周波数という。
【００２５】
第１ＤＤＳ４１は、所定周波数に対応する第１デジタル信号を生成して出力する。図２に示すように、第１ＤＤＳ４１は、位相アキュムレータ４１１と、加算器４１２と、波形信号生成部４１３と、乗算器４１４とを備える。
【００２６】
位相アキュムレータ４１１は、サンプリング周波数に同期して、所定周波数の出力信号位相を示す位相情報を順次出力する。位相を示す情報は、記憶部３に記憶された波形テーブルにおけるアドレスを示す情報である。位相アキュムレータ４１１は、サンプリング周波数の逆数である単位時間が経過するたびに、直前の位相情報に所定の値を加算することにより位相情報を更新する。
【００２７】
加算器４１２は、位相アキュムレータ４１１から出力された位相情報が示すアドレスと、所定周波数の出力信号の位相のオフセット量に対応するアドレスとを加算して出力する。ここで、オフセット量は、例えば、記憶部３にパラメータ情報として記憶されている。デジタル信号処理回路４は、当該パラメータ情報に基づいて所定周波数の出力信号の位相のオフセット量を加算器４１２に入力する。
【００２８】
加算器４１２は、２つのアドレスを加算した結果、所定ビット数から溢れた値を破棄する。これにより、加算器４１２は、オフセット量だけ位相がずれた出力信号の現時点における位相に対応するアドレスを出力する。
波形信号生成部４１３は、記憶部３に記憶されている波形テーブルを参照し、加算器４１２から出力されたアドレスに対応する波形の値を出力する。
【００２９】
乗算器４１４は、波形信号生成部４１３から出力される波形の値と、振幅の増減割合を示す振幅設定値とを乗算する。乗算器４１４は、出力信号に対応する第１デジタル信号として、乗算結果を加算器４３に出力する。ここで、所定周波数の出力信号に対応する振幅設定値は、例えば、記憶部３にパラメータ情報として記憶されている。デジタル信号処理回路４は、当該パラメータ情報に基づいて、所定周波数の出力信号に対応する振幅設定値を乗算器４１４に入力する。
【００３０】
第２ＤＤＳ４２は、第１デジタル信号から変換される第１アナログ信号に含まれる低減対象スプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する。具体的には、第２ＤＤＳ４２は、低減対象スプリアスと同じ周波数であるとともに、低減対象スプリアスと異なる位相の低減信号に対応する第２デジタル信号を生成して出力する。第２ＤＤＳ４２は、低減対象スプリアスの振幅の所定割合の振幅の第２デジタル信号を生成して出力する。図２に示すように、第２ＤＤＳ４２は、位相アキュムレータ４２１と、加算器４２２と、波形信号生成部４２３と、乗算器４２４とを備える。
【００３１】
位相アキュムレータ４２１は、サンプリング周波数に同期して、第２周波数の低減信号の位相を示す位相情報として、波形テーブルのアドレスを出力する。
【００３２】
加算器４２２は、位相アキュムレータ４２１から出力されたアドレスと、低減信号の位相のオフセット量に対応するアドレスとを加算して出力する。ここで、低減信号の位相のオフセット量は、例えば、記憶部３にパラメータ情報として記憶されている。低減信号の位相のオフセット量は、例えば、低減対象スプリアスの位相と逆位相となるように設定されているものとする。デジタル信号処理回路４は、当該パラメータ情報に基づいて低減信号の位相のオフセット量を加算器４２２に入力する。
波形信号生成部４２３は、記憶部３に記憶されている波形テーブルを参照し、加算器４２２から出力されたアドレスに対応する波形の値を出力する。
【００３３】
乗算器４２４は、波形信号生成部４２３から出力される波形の値と、低減信号の振幅の増減割合を示す振幅設定値とを乗算する。乗算器４２４は、低減信号に対応する第２デジタル信号として、乗算結果を加算器４３に出力する。ここで、低減信号に対応する振幅設定値は、例えば、記憶部３にパラメータ情報として記憶されている。当該振幅設定値は、乗算器４２４から出力される第２デジタル信号に対応する低減信号の振幅が、低減対象スプリアスの振幅と等しくなるように設定されているものとする。
【００３４】
加算器４３は、第１ＤＤＳ４１から出力された第１デジタル信号と第２ＤＤＳ４２から出力された第２デジタル信号とを加算し、ＤＡコンバータ５に出力する。
【００３５】
ＤＡコンバータ５は、サンプリング周波数に基づいて、加算器４３から出力されたデジタル信号をアナログ信号に変換する。ＤＡコンバータ５は、アナログ信号をローパスフィルタ６に出力する。
【００３６】
ローパスフィルタ６は、ＤＡコンバータ５から出力されたアナログ信号の低周波数成分を除去する。これにより、所定周波数の出力信号が生成される。ローパスフィルタ６は、低周波数成分が除去されたアナログ信号を出力信号として外部に出力する。
【００３７】
［実測結果］
続いて、本実施形態に係る信号出力装置１を用いてスプリアスを抑制したときの実測結果を示す。信号出力装置１の出力信号の周波数を４２ＭＨｚ、サンプリング周波数を２００ＭＨｚとした場合、出力信号には、出力信号の３次高調波の折り返しとして７４ＭＨｚのスプリアスが含まれる。このスプリアスの振幅は、−７１．６３ｄＢｃであった。
【００３８】
これに対して、当該スプリアスを低減対象スプリアスとし、第２ＤＤＳ４２において低減信号を発生させた。測定の結果、７４ＭＨｚのスプリアスの振幅は、−９３．２８ｄＢｃとなり、２１．６５ｄＢｃ改善することができた。
【００３９】
また、信号出力装置１の出力信号の周波数を４２ＭＨｚ、サンプリング周波数を２００ＭＨｚとした場合、出力信号には、２次高調波である８４ＭＨｚのスプリアスと、５次高調波の折り返しとしての１０ＭＨｚのスプリアスとが含まれる。８４ＭＨｚのスプリアスの振幅は、−６２．５０ｄＢｃであり、１０ＭＨｚのスプリアスの振幅は、−８２．５６ｄＢｃであった。これに対して、８４ＭＨｚのスプリアスを低減対象スプリアスとして、第２ＤＤＳ４２において低減信号を発生させた結果、８４ＭＨｚのスプリアスの振幅は、−９２．５５ｄＢｃとなった。また、１０ＭＨｚのスプリアスを低減対象スプリアスとして、第２ＤＤＳ４２において低減信号を発生させた結果、１０ＭＨｚのスプリアスの振幅は、−１０３．２７ｄＢｃとなった。よって、８４ＭＨｚのスプリアス、１０ＭＨｚのスプリアスについても良好に低減することができた。
【００４０】
［丸め誤差の影響について］
以上の説明においては、データのビット幅を小さくする処理である丸め処理により生じる丸め誤差について考慮していなかったが、処理を高速化するためにデータのビット幅を小さくすると、丸め誤差の影響で、スプリアスを十分に低減できない場合がある。以下、スプリアスを十分に低減するための丸め処理の方法について説明する。
【００４１】
図３は、波形信号生成部４１３、４２３からＤＡコンバータ５までの各部におけるデータのビット幅の例を示す図である。図３（ａ）においては、波形信号生成部４１３と乗算器４１４との間に、丸め処理部４１５が設けられており、２３ビット幅のデータが１６ビット幅のデータに変換されている。また、波形信号生成部４２３と乗算器４２４との間に、丸め処理部４２５が設けられており、２３ビット幅のデータが１６ビット幅のデータに変換されている。そして、加算器４３が１６ビット幅のデータ同士を加算する。丸め処理部４２５は、加算器４３によって加算された加算デジタル信号のビット幅を削減するビット幅変換部として機能する。
【００４２】
図３（ｂ）においては、波形信号生成部４１３、４２３から出力された２３ビット幅のデータが、乗算器４１４、４２４を経て加算器４３に入力される。そして、加算器４３において２３ビットのデータ同士を加算する。
【００４３】
図３（ａ）の構成と図３（ｂ）の構成とを比較すると、図３（ａ）の構成においては、加算器４３が１６ビット幅のデータ同士を加算するので、丸め誤差の影響を受けやすい。これに対して、図３（ｂ）の構成においては、加算器４３が２３ビット幅のデータ同士を加算するので丸め誤差の影響を受けにくく、図３（ａ）の構成に比べて、スプリアスを十分に低減することができる確率が高い。
【００４４】
図４は、丸め誤差の影響を確認するためのシミュレーションを行った構成を示す図である。図５は、図４に示す構成によりシミュレーションした結果を示す図である。
【００４５】
図４（ａ）は、図３（ａ）の構成に対応しており、加算器４３が１６ビット幅のデータを加算する構成を示している。「表示Ａ」は図５（ａ）に対応しており、第１ＤＤＳ４１が出力する第１デジタル信号のスペクトラム表示である。「表示Ｂ」は図５（ｂ）に対応しており、第２ＤＤＳ４２が出力する第２デジタル信号（第１デジタル信号の高調波成分を低減させるための低減信号）のスペクトラム表示である。「表示Ｃ」は、１６ビット幅の第１デジタル信号と１６ビット幅の第２デジタル信号とを加算して得られる信号のスペクトラム表示である。
【００４６】
図５（ａ）に示すように、第１デジタル信号には、２０ＭＨｚの周波数成分とともに２次高調波である４０ＭＨｚの周波数成分が含まれている。図５（ｂ）に示す第２デジタル信号には、図５（ａ）に示す４０ＭＨｚの高調波成分を打ち消すための周波数成分が含まれている。しかしながら、図５（ｃ）には、４０ＭＨｚの周波数成分が残留している。図５（ｃ）において４０ＭＨｚの周波数成分が残留している理由は、加算器４３が１６ビット幅のデータを加算していることにより丸め誤差の影響を受けたからである。
【００４７】
図４（ｂ）は、図３（ｂ）の構成に対応しており、加算器４３が２３ビット幅のデータを加算する構成を示している。「表示Ｄ」は図５（ｄ）に対応しており、２３ビット幅の第１デジタル信号と２３ビット幅の第２デジタル信号とを加算して得られる信号のスペクトラム表示である。この場合、図５（ａ）に示す４０ＭＨｚの高調波成分がほとんど消滅しているということがわかる。
【００４８】
［低レベル信号への対応］
第１デジタル信号から除去したい高調波成分のレベルが小さい場合、図５（ｂ）に示した第２デジタル信号を観測できないという問題が生じることがある。図６は、第１デジタル信号、第２デジタル信号及び加算後の信号のスペクトラムを示す図である。
【００４９】
図６（ａ）に示すように、第１デジタル信号の高調波成分のレベルが約−９３ｄＢｃと小さいために、この高調波成分を打ち消すための第２デジタル信号のレベルも小さくなっており、図６（ｂ）においては第２デジタル信号を観測できない。このように低レベルの第２デジタル信号を観測できるようにするために、信号出力装置１は、第２デジタル信号の値を大きくするレベル変換部と、レベル変換部が大きくした後の第２デジタル信号を表示部に表示させる表示制御部とをさらに有してもよい。
【００５０】
図７は、レベル変換部４２６により第２デジタル信号の値を大きくする場合の構成を示す図である。レベル変換部４２６は、第２デジタル信号に２７を乗算することにより、第２デジタル信号の値を大きくする。図７に示す例においては、丸め処理部４１６の前段にセレクタ４４が設けられている。セレクタ４４には、乗算器４１４が出力する信号、加算器４３が出力する信号、及びレベル変換部４２６が出力する信号が入力されている。
【００５１】
セレクタ４４は、入力される２ビットの制御データ（００、０１、１０、１１）に基づいて、ＤＡコンバータ５に出力する信号を切り替える。セレクタ４４は、例えば制御データが００である場合に加算器４３から入力された信号を出力し、制御データが０１である場合にレベル変換部４２６から入力された信号を出力し、制御データが１０である場合に乗算器４１４が出力する第１デジタル信号を出力し、制御データが１１である場合に信号を出力しない。このように信号出力装置１にセレクタ４４が設けられていることで、各部の信号を観測しやすくなる。
【００５２】
図８は、図７に示す構成に対応するシミュレーションを行った構成を示す図である。図９は、図８に示す構成によりシミュレーションした結果を示す図である。「表示Ａ」は図９（ａ）に対応しており、第１ＤＤＳ４１が出力する第１デジタル信号のスペクトラム表示である。「表示Ｂ」は図９（ｂ）に対応しており、第２ＤＤＳ４２が出力する第２デジタル信号に２７を乗算してレベルを変換した後のスペクトラム表示である。「表示Ｃ」は、図９（ａ）に示した第１デジタル信号と、図９（ｂ）に示した第２デジタル信号とを加算して得られる信号のスペクトラム表示である。このように、第２デジタル信号のレベルを変換することにより、第２デジタル信号のレベルが低い場合にも第２デジタル信号を観測することが可能になる。
【００５３】
図１０は、図８に示した構成で、第２デジタル信号を用いて第１デジタル信号に発生している折り返し雑音を打ち消す場合のスペクトラムを示す図である。図１０（ａ）に示す第１デジタル信号と図１０（ｂ）に示す第２デジタル信号とを加算することで、図１０（ｃ）に示すように折り返し雑音が除去されていることがわかる。
【００５４】
図１１は、第１デジタル信号に含まれる２次高調波の周波数付近のスプリアスレベルの実測データを示す図である。図１１（ａ）は、加算器４３が１６ビット幅の第１デジタル信号と１６ビット幅の第２デジタル信号とを加算した場合のスプリアスレベルを示している。図１１（ｂ）は、加算器４３が２３ビット幅の第１デジタル信号と２３ビット幅の第２デジタル信号とを加算した場合のスプリアスレベルを示している。
【００５５】
図１１（ａ）と図１１（ｂ）とを比較すると、図１１（ａ）においては、−６５ｄＢｃのスプリアスレベルが平均約−９０ｄＢｃにまで低下しているのに対して、図１１（ｂ）においては、平均約−１００ｄＢｃにまで低下している。このことから、２３ビット幅で加算した図１１（ｂ）の場合におけるスプリアスレベルの低下量の方が大きいということがわかる。
【００５６】
図１２は、第１デジタル信号に含まれる５次高調波の周波数付近のスプリアスレベルの実測データを示す図である。図１２（ａ）は、加算器４３が１６ビット幅の第１デジタル信号と１６ビット幅の第２デジタル信号とを加算した場合のスプリアスレベルを示している。図１２（ｂ）は、加算器４３が２３ビット幅の第１デジタル信号と２３ビット幅の第２デジタル信号とを加算した場合のスプリアスレベルを示している。
【００５７】
図１２（ａ）と図１２（ｂ）とを比較すると、図１２（ａ）においては、−８２ｄＢｃのスプリアスレベルが平均約−９５ｄＢｃにまで低下しているのに対して、図１１（ｂ）においては、平均約−１００ｄＢｃにまで低下している。このことから、２３ビット幅で加算した図１２（ｂ）の場合におけるスプリアスレベルの低下量の方が大きいということがわかる。
【００５８】
［変形例］
上記の説明では、信号出力装置１が１つの低減対象スプリアスに対応する１つの第２ＤＤＳ４２を備える例について説明したが、これに限らない。信号出力装置１は、第１デジタル信号から変換される第１アナログ信号に含まれる、複数の周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ＤＤＳを備えてもよい。
【００５９】
また、信号出力装置１は、複数の周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ＤＤＳとして、第１アナログ信号に含まれる複数のスプリアスのそれぞれに対応する第２デジタル信号を生成して出力する複数の第２ＤＤＳ４２を備えるようにしてもよい。そして、加算器４３は、第１ＤＤＳ４１が出力する第１デジタル信号と、複数の第２ＤＤＳ４２が出力する複数の第２デジタル信号のそれぞれとを加算することにより、出力信号の複数の周波数のスプリアスを低減させるための複数のデジタル信号を生成してもよい。このようにすることで、信号出力装置１は、任意の周波数のスプリアスを低減した出力信号を出力することができる。
【００６０】
また、信号出力装置１は、記憶部３に、パラメータ情報として、低減信号に対応する位相のオフセット量と振幅設定値とを予め記憶させておき、当該パラメータ情報に基づいて低減信号を生成することとしたが、これに限らない。
【００６１】
例えば、信号出力装置１は、第２ＤＤＳ４２を動作させない状態でローパスフィルタ６から出力された出力信号に含まれるスプリアスの周波数及び振幅を特定する特定部７を備えてもよい。図１３は、本実施形態に係る特定部７を備えた信号出力装置１の構成を示す図である。特定部７は、例えばＣＰＵを有する。ここで、第２ＤＤＳ４２を動作させない状態でローパスフィルタ６から出力された出力信号は、第１ＤＤＳ４１から出力された第１デジタル信号から変換された第１アナログ信号である。第２ＤＤＳ４２は、特定部７によって特定された周波数及び振幅に基づいて、低減信号に対応する第２デジタル信号を生成して出力してもよい。
【００６２】
このようにすることで、信号出力装置１は、予めパラメータ情報を記憶部３に記憶していない場合であっても、特定部７によって特定された周波数及び振幅に基づいて第２デジタル信号を生成することができる。
【００６３】
なお、特定部７は、サンプリング周波数以下の周波数であって、出力信号の周波数から所定範囲内の周波数における複数のスプリアスのうち、相対的に振幅が大きいスプリアスを特定してもよい。そして、特定部７は、複数の第２ＤＤＳ４２のそれぞれに対して、相対的に振幅が大きいスプリアスから順に、当該スプリアスの周波数に対応する第２デジタル信号を出力させてもよい。例えば、特定部７が、５つのスプリアスを特定し、第２ＤＤＳ４２が２つしかない場合、特定部７は、５つのスプリアスのうち、相対的に振幅が大きい２つのスプリアスのそれぞれに対応する第２デジタル信号を２つの第２ＤＤＳ４２から出力させてもよい。このようにすることで、信号出力装置１は、出力信号に対する影響が大きいスプリアスを優先して低減させることができる。
【００６４】
［本実施形態の効果］
以上、本実施形態によれば、信号出力装置１は、所定周波数に対応する第１デジタル信号を生成して出力する第１ＤＤＳ４１と、第１デジタル信号から変換される第１アナログ信号に含まれる、少なくとも１つの周波数のスプリアスを低減させる低減信号に対応する第２デジタル信号を生成して出力する第２ＤＤＳ４２と、第１デジタル信号と、第２デジタル信号とを加算する加算器４３と、加算器４３によって加算されたデジタル信号をアナログ信号に変換して出力するＤＡコンバータ５と、を備える。
【００６５】
所定周波数の近傍の周波数の低減信号に対応する第２デジタル信号を第２ＤＤＳ４２から出力させることにより、第１デジタル信号と第２デジタル信号とを加算して生成されたデジタル信号は、近傍周波数に対応するスプリアスが低減されたアナログ信号に対応する信号となる。したがって、信号出力装置１は、出力信号の周波数の近傍の周波数のスプリアスを低減させることができる。
【００６６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００６７】
１  信号出力装置
２  分配器
３  記憶部
４  デジタル信号処理回路
５  ＤＡコンバータ
６  ローパスフィルタ
７  特定部
４０  外部インタフェース
４１  第１ＤＤＳ
４２  第２ＤＤＳ
４３  加算器
４４  セレクタ
４１１  位相アキュムレータ
４１２  加算器
４１３  波形信号生成部
４１３、４２３  波形信号生成部
４１４  乗算器
４１４、４２４  乗算器
４１５、４１６、４２５  丸め処理部
４２１  位相アキュムレータ
４２２  加算器
４２３  波形信号生成部
４２６  レベル変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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