(57)【要約】【課題】メモリセルの間の相互干渉を抑制することが可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第２の導電層との間に設けられた絶縁層と、第１の導電層と第３の導電層との間に設けられた第１の抵抗変化層と、第２の導電層と第３の導電層との間に設けられた第２の抵抗変化層と、第１の導電層と第１の抵抗変化層との間、及び、第１の導電層と絶縁層との間に設けられた第１の整流層と、第２の導電層と第２の抵抗変化層との間、及び、第２の導電層と絶縁層との間に設けられた第２の整流層と、を備える。【選択図】図３
2018163907.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に伸長する第１の導電層と、
前記第１の方向に伸長する第２の導電層と、
前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた絶縁層と、
前記第１の導電層と前記第３の導電層との間に設けられた第１の抵抗変化層と、
前記第２の導電層と前記第３の導電層との間に設けられた第２の抵抗変化層と、
前記第１の導電層と前記第１の抵抗変化層との間、及び、前記第１の導電層と前記絶縁層との間に設けられた第１の整流層と、
前記第２の導電層と前記第２の抵抗変化層との間、及び、前記第２の導電層と前記絶縁層との間に設けられた第２の整流層と、を備える記憶装置。  
【請求項２】
前記第１の抵抗変化層と前記第２の抵抗変化層は連続した層である請求項１記載の記憶装置。
【請求項３】
前記第１の抵抗変化層は、カルコゲナイドである請求項１記載の記憶装置。
【請求項４】
前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１記載の記憶装置。
【請求項５】
前記第１の抵抗変化層は、超格子構造を備える請求項１記載の記憶装置。
【請求項６】
前記第１の整流層は、カルコゲナイドである請求項１記載の記憶装置。
【請求項７】
前記第１の整流層は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、シリコン（Ｓｉ）、及び、窒素（Ｎ）を含む請求項１記載の記憶装置。
【請求項８】
前記第１の導電層が、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である請求項１記載の記憶装置。
【請求項９】
前記第３の導電層が、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である請求項１記載の記憶装置。
【請求項１０】
前記絶縁層の第２の方向の厚さは３０ｎｍ以下である請求項１記載の記憶装置。
【請求項１１】
第１の方向に伸長する第１の導電層と、
前記第１の方向に伸長する第２の導電層と、
前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた絶縁層と、
前記第１の導電層と前記第３の導電層との間に設けられた第１の整流層と、
前記第２の導電層と前記第３の導電層との間に設けられた第２の整流層と、
前記第１の導電層と前記第１の整流層との間、及び、前記第１の導電層と前記絶縁層との間に設けられた第１の抵抗変化層と、
前記第２の導電層と前記第２の整流層との間、及び、前記第２の導電層と前記絶縁層との間に設けられた第２の抵抗変化層と、を備える記憶装置。  
【請求項１２】
前記第１の整流層と前記第２の整流層は連続した層である請求項１１記載の記憶装置。
【請求項１３】
前記第１の抵抗変化層は、カルコゲナイドである請求項１１記載の記憶装置。
【請求項１４】
前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１１記載の記憶装置。
【請求項１５】
前記第１の抵抗変化層は、超格子構造を備える請求項１１記載の記憶装置。
【請求項１６】
前記第１の整流層は、カルコゲナイドである請求項１１記載の記憶装置。
【請求項１７】
前記第１の整流層は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、シリコン（Ｓｉ）、及び、窒素（Ｎ）を含む請求項１１記載の記憶装置。
【請求項１８】
前記第１の導電層が、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である請求項１１記載の記憶装置。
【請求項１９】
前記第３の導電層が、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である請求項１１記載の記憶装置。
【請求項２０】
前記第１の導電層と前記絶縁層との間の前記第１の抵抗変化層はアモルファスである請求項１１記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、例えば、ワード線とビット線の交点に抵抗変化層を有するメモリセルが設けられる。抵抗変化層に電圧を印加することにより、抵抗変化層の抵抗を変化させてメモリ機能を発現させる。抵抗変化層が整流性を備えない場合や、整流性が小さい場合、隣接するメモリセルの間の相互干渉が生ずるおそれがある。隣接するメモリセルの間の相互干渉は、抵抗変化型メモリの誤動作の要因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１９２４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、メモリセルの間の相互干渉を抑制することが可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向に伸長する第２の導電層と、前記第１の方向に交差する第２の方向に伸長する第３の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた絶縁層と、前記第１の導電層と前記第３の導電層との間に設けられた第１の抵抗変化層と、前記第２の導電層と前記第３の導電層との間に設けられた第２の抵抗変化層と、
前記第１の導電層と前記第１の抵抗変化層との間、及び、前記第１の導電層と前記絶縁層との間に設けられた第１の整流層と、前記第２の導電層と前記第２の抵抗変化層との間、及び、前記第２の導電層と前記絶縁層との間に設けられた第２の整流層と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態のメモリセルアレイの等価回路図。
【図３】第１の実施形態の記憶装置の模式断面図。
【図４】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図５】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図６】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図７】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図８】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図９】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１０】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１１】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１２】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。
【図１３】第１の比較形態の記憶装置の模式断面図。
【図１４】第２の比較形態の記憶装置の模式断面図。
【図１５】第２の実施形態の記憶装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
以下、実施形態の記憶装置を、図面を参照して説明する。
【０００９】
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第２の導電層との間に設けられた絶縁層と、第１の導電層と第３の導電層との間に設けられた第１の抵抗変化層と、第２の導電層と第３の導電層との間に設けられた第２の抵抗変化層と、第１の導電層と第１の抵抗変化層との間、及び、第１の導電層と絶縁層との間に設けられた第１の整流層と、第２の導電層と第２の抵抗変化層との間、及び、第２の導電層と絶縁層との間に設けられた第２の整流層と、を備える。
【００１０】
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１１】
本実施形態の記憶装置１００は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）である。相変化メモリは、抵抗変化層の結晶構造の変化に伴う抵抗変化を利用してデータを記憶する。
【００１２】
また、本実施形態のメモリセルアレイは、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１３】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１４】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１５】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１６】
ワード線ＷＬ１１が第１の導電層、ワード線ＷＬ２１が第２の導電層、ビット線ＢＬ１１が第３の導電層の具体例である。また、ｘ方向が第１の方向、ｙ方向が第３の方向、ｚ方向が第２の方向の具体例である。
【００１７】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００１８】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００１９】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２０】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２１】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２２】
図３（ａ）、図３（ｂ）は、本実施形態の記憶装置１００のメモリセルアレイ１０１の模式断面図である。図３（ａ）は、メモリセルアレイ１０１のｘｙ断面図である。図３（ｂ）は、メモリセルアレイ１０１のｙｚ断面図である。図３（ａ）は、図３（ｂ）のＢＢ’断面図、図３（ｂ）は図３（ａ）のＡＡ’断面図である。図３（ａ）、図３（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２３】
メモリセルアレイ１０１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１（第３の導電層）ビット線ＢＬ２１、ビット線ＢＬ１２を備える。また、第１の抵抗変化層１２ａ、第２の抵抗変化層１２ｂ、第１の整流層１４ａ、第２の整流層１４ｂ、層間絶縁層１６（絶縁層）、層間絶縁層１８を備える。
【００２４】
以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）、ワード線ＷＬ１２、ワード線ＷＬ１３などの総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００２５】
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２６】
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２７】
ワード線ＷＬのｙ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２８】
ワード線ＷＬのｙ方向のピッチ、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのｘ方向のピッチは、例えば、透過型電子顕微鏡での観察により測定することができる。
【００２９】
ワード線ＷＬ１１とワード線ＷＬ２１の間、ビット線ＢＬ１１とビット線ＢＬ１２の間には、層間絶縁層１６が設けられる。ワード線ＷＬ１１とワード線ＷＬ１２の間、ビット線ＢＬ１１とビット線ＢＬ２１との間には、層間絶縁層１８が設けられる。層間絶縁層１６、及び、層間絶縁層１８は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１６、及び、層間絶縁層１８は、例えば、酸化シリコンである。
【００３０】
層間絶縁層１６のｚ方向の厚さは、例えば、３０ｎｍ以下である。層間絶縁層１６のｚ方向の厚さは、例えば、ワード線ＷＬ１１のｚ方向の厚さよりも薄い。
【００３１】
第１の抵抗変化層１２ａは、ワード線ＷＬ１１とビット線ＢＬ１１との間に設けられる。第２の抵抗変化層１２ｂは、ワード線ＷＬ２１とビット線ＢＬ１１との間に設けられる。
【００３２】
第１の抵抗変化層１２ａと第２の抵抗変化層１２ｂは、物理的に連続している。第１の抵抗変化層１２ａと第２の抵抗変化層１２ｂは、連続した層である。第１の抵抗変化層１２ａと第２の抵抗変化層１２ｂは、物理的に分離していても構わない。
【００３３】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、抵抗状態の変化によってデータを記憶する機能を備える。また、第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、電圧又は電流の印加によってデータの書き換えが可能である。第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
【００３４】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、例えば、カルコゲナイドである。第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金である。
【００３５】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、例えば、電圧又は電流の印加により、アモルファス相と結晶相との間を遷移する。アモルファス相の場合に高抵抗状態となり、結晶相の場合に低抵抗状態となる。
【００３６】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂの膜厚は、例えば、３ｎｍ以上２０ｎｍ以下である。
【００３７】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂには、シード層が含まれていても構わない。シード層は、第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂの形成を促進する機能を備える。
【００３８】
第１の整流層１４ａは、ワード線ＷＬ１１と第１の抵抗変化層１２ａとの間、及び、ワード線ＷＬ１１と層間絶縁層１６との間に設けられる。第１の整流層１４ａは、ｘ方向（第１の方向）に垂直な断面で見た場合に、ワード線ＷＬ１１を囲んで設けられる。第１の整流層１４ａは、ワード線ＷＬ１１の上下に、ワード線ＷＬ１１を間に挟んで設けられる。
【００３９】
第２の整流層１４ｂは、ワード線ＷＬ２１と第２の抵抗変化層１２ｂとの間、及び、ワード線ＷＬ２１と層間絶縁層１６との間に設けられる。第２の整流層１４ｂは、ｘ方向（第１の方向）に垂直な断面で見た場合に、ワード線ＷＬ２１を囲んで設けられる。第２の整流層１４ｂは、ワード線ＷＬ２１の上下に、ワード線ＷＬ２１を間に挟んで設けられる。
【００４０】
第１の整流層１４ａ、及び、第２の整流層１４ｂは、膜厚方向に流れる電流を整流する機能を備える。
【００４１】
第１の整流層１４ａ、及び、第２の整流層１４ｂは、例えば、いわゆるＯＴＳ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ）である。第１の整流層１４ａ、及び、第２の整流層１４ｂは、例えば、カルコゲナイドである。第１の整流層１４ａ、及び、第２の整流層１４ｂは、例えば、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、シリコン（Ｓｉ）、及び、窒素（Ｎ）を含むカルコゲナイドである。
【００４２】
第１の整流層１４ａ、及び、第２の整流層１４ｂは、例えば、チタン酸ストロンチウムである。第１の整流層１４ａ、及び、第２の整流層１４ｂは、整流性を備える層であれば、特に、その材質が限定されるものではない。
【００４３】
第１の整流層１４ａ、及び、第２の整流層１４ｂの膜厚は、例えば、３ｎｍ以上２０ｎｍ以下である。
【００４４】
次に、本実施形態の記憶装置の製造方法について説明する。図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１１（ｂ）、図１２（ａ）、図１２（ｂ）は、第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。図４（ａ）、図５（ａ）、図６（ａ）図７（ａ）図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）は、図３（ａ）に対応する部分の断面図である。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）は、図３（ｂ）に対応する部分の断面図である。
【００４５】
まず、図示しない基板上に、絶縁膜２０と犠牲膜２２を交互に積層し積層体を形成する（図４（ａ）、図４（ｂ））。絶縁膜２０は、例えば、酸化シリコン膜である。犠牲膜２２は、例えば、多結晶シリコン膜である。絶縁膜２０及び犠牲膜２２は、例えば、公知の化学気相成長法（ＣＶＤ法）により堆積する。
絶縁膜２０の一部は、後に層間絶縁層１６となる。
【００４６】
次に、絶縁膜２０と犠牲膜２２をパターニングし、ｘｚ平面に平行な溝２４を形成する（図５（ａ）、図５（ｂ））。溝２４の形成は、例えば、公知のリソグラフィ法と異方性ドライエッチングを用いて行う。
【００４７】
次に、溝２４内に絶縁膜２６を堆積する（図６（ａ）、図６（ｂ））。絶縁膜２６は、例えば、酸化シリコン膜である。絶縁膜２６の一部は、後に層間絶縁層１８となる。絶縁膜２６は、例えば、公知の化学気相成長法（ＣＶＤ法）により堆積する。
【００４８】
次に、絶縁膜２６をパターニングし、開口部２８を形成する（図７（ａ）、図７（ｂ））。開口部２８の形成は、例えば、公知のリソグラフィ法と異方性ドライエッチングを用いて行う。
【００４９】
次に、開口部２８の内壁に抵抗変化膜３０を堆積する（図８（ａ）、図８（ｂ））。抵抗変化膜３０は、例えば、アモルファスのＧｅ２Ｓｂ２Ｔｅ５合金膜である。抵抗変化膜３０は、例えば、公知の原子層堆積法（ＡＬＤ法）により堆積する。
【００５０】
抵抗変化膜３０を形成する際、抵抗変化膜３０の成膜初期にシード膜を形成することも可能である。シード膜は、抵抗変化膜３０の成膜を促進する。
【００５１】
次に、開口部２８の内部を、導電膜３２で埋め込む（図９（ａ）、図９（ｂ））。導電膜３２は、例えば、窒化チタン膜である。導電膜３２は、例えば、公知のＣＶＤ法により堆積する。導電膜３２は、後に、ビット線ＢＬとなる。
【００５２】
次に、犠牲膜２２を等方的にエッチングして、ｘ方向に伸長する空洞部３４を形成する（図１０（ａ）、図１０（ｂ））。空洞部３４は、例えば、犠牲膜２２と交差する図示しない、ｙｚ平面に平行な溝を形成した後、ウェットエッチングにより犠牲膜２２をエッチングして形成する。
【００５３】
次に、空洞部３４の内壁に整流膜３６を堆積する（図１１（ａ）、図１１（ｂ））。整流膜３６は、例えば、カルコゲナイドのＯＴＳ膜である。整流膜３６は、例えば、公知のＡＬＤ法により形成する。
【００５４】
次に、空洞部３４を導電膜３８で埋め込む（図１２（ａ）、図１２（ｂ））。導電膜３８は、例えば、窒化チタン膜である。導電膜３８は、例えば、公知のＣＶＤ法により堆積する。導電膜３８は、後に、ワード線ＷＬとなる。
【００５５】
以上の製造方法により、図３（ａ）、図３（ｂ）に示す本実施形態の記憶装置１００のメモリセルアレイ１０１が製造される。
【００５６】
次に、本実施形態の記憶装置１００の作用及び効果について説明する。
【００５７】
抵抗変化型メモリの微細化に伴い、隣接するメモリセルの間の相互干渉が問題となる。例えば、抵抗変化層が整流性を備えない場合や、整流性が小さい場合、ビット線を介して隣接する２本のワード線の間に電流が流れるおそれがある。また、例えば、抵抗変化層自体の抵抗率が低い場合、抵抗変化層を介して隣接する２本のワード線の間に電流が流れるおそれがある。隣接するメモリセルの間の相互干渉は、抵抗変化型メモリの誤動作の要因となる。
【００５８】
図１３（ａ）、図１３（ｂ）は、第１の比較形態の記憶装置のメモリセルアレイの模式断面図である。図１３（ａ）は、メモリセルアレイのｘｙ断面図である。図１３（ｂ）は、メモリセルアレイのｙｚ断面図である。図１３（ａ）は、図１３（ｂ）のＢＢ’断面図、図１３（ｂ）は図１３（ａ）のＡＡ’断面図である。
【００５９】
第１の比較形態の記憶装置は、整流層を備えない点で、本実施形態の記憶装置１００と異なる。第１の比較形態の場合、抵抗変化層１２が整流性を備えない場合や、整流性が小さい場合、図中の矢印Ｐで示すリークパスによって、ビット線ＢＬ１１を介してワード線ＷＬ１１とワード線ＷＬ２１の間にリーク電流が流れるおそれがある。また、抵抗変化層１２の材料の抵抗率が低い場合、図中の矢印Ｑで示すリークパスによって、抵抗変化層１２を介してワード線ＷＬ１１とワード線ＷＬ２１の間にリーク電流が流れるおそれがある。
【００６０】
特に、相変化メモリの場合、抵抗変化層１２が高抵抗状態でも比較的抵抗率が低い。このため、矢印Ｑで示すリークパスによるリーク電流が比較的大きくなり問題となる。
【００６１】
図１４（ａ）、図１４（ｂ）は、第２の比較形態の記憶装置のメモリセルアレイの模式断面図である。図１４（ａ）は、メモリセルアレイのｘｙ断面図である。図１４（ｂ）は、メモリセルアレイのｙｚ断面図である。図１４（ａ）は、図１４（ｂ）のＢＢ’断面図、図１４（ｂ）は図１４（ａ）のＡＡ’断面図である。
【００６２】
第２の比較形態の記憶装置は、整流層１４を備える点で、第１の比較形態と異なる。また、第２の比較形態の記憶装置は、整流層１４がビット線ＢＬ１１に沿って、抵抗変化層１２と積層された状態で形成される点で、本実施形態の記憶装置１００と異なる。
【００６３】
第２の比較形態の記憶装置は、整流層１４を備えるため、ビット線ＢＬ１１を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流、及び、抵抗変化層１２を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流の抑制は可能となる。しかしながら、記憶装置がｚ方向に微細化され、層間絶縁層１６のｚ方向の膜厚が薄くなると、図中の矢印Ｒで示すリークパスによって、層間絶縁層１６を介してワード線ＷＬ１１とワード線ＷＬ２１の間にリーク電流が流れるおそれがある。
【００６４】
また、整流層１４の材料の抵抗率が低い場合、図中の矢印Ｓで示すリークパスによって、整流層１４を介してワード線ＷＬ１１とワード線ＷＬ２１の間にリーク電流が流れるおそれがある。
【００６５】
さらに、第２の比較形態の記憶装置では、整流層１４をビット線ＢＬ１１に沿って、ビット線ＢＬ１１の周囲に形成する。このため、ビット線ＢＬ１１が細くなることで抵抗が上昇し、配線遅延の問題が生じるおそれがある。また、ビット線ＢＬ１１を形成する際に、アスペクト比の高い開口部を埋め込む必要が生じ、ビット線ＢＬ１１の形成が困難となる。
【００６６】
本実施形態の記憶装置１００では、第１の整流層１４ａは、ワード線ＷＬ１１と第１の抵抗変化層１２ａとの間、及び、ワード線ＷＬ１１と層間絶縁層１６との間に設けられる。第１の整流層１４ａは、ワード線ＷＬ１１を囲んで設けられる。同様に、第２の整流層１４ｂは、ワード線ＷＬ２１と第２の抵抗変化層１２ｂとの間、及び、ワード線ＷＬ２１と層間絶縁層１６との間に設けられる。第２の整流層１４ｂは、ワード線ＷＬ２１を囲んで設けられる。第１の整流層１４ａと第２の整流層１４ｂは、物理的に分離されている。
【００６７】
したがって、ビット線ＢＬ１１を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流、第１の抵抗変化層１２ａ及び第２の抵抗変化層１２ｂを介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流、層間絶縁層１６を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流、及び、整流層を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流のすべてを抑制することが可能である。よって、メモリセルの間の相互干渉を抑制することが可能となり、誤動作の発生が抑制された抵抗変化型メモリの実現が可能となる。
【００６８】
さらに、第１の整流層１４ａ及び第２の整流層１４ｂは、ビット線ＢＬ１１とは独立に形成可能である。したがって、ビット線ＢＬ１１の抵抗上昇の抑制が可能となる。また、ビット線ＢＬ１１の形成が容易となる。
【００６９】
第１の抵抗変化層１２ａと第１の整流層１４ａ、第２の抵抗変化層１２ｂと第２の整流層１４ｂが、カルコゲナイドであることが好ましい。類似の結晶構造を備えるため、第１の抵抗変化層１２ａと第１の整流層１４ａとの密着性、及び、第２の抵抗変化層１２ｂと第２の整流層１４ｂとの密着性が向上し、抵抗変化型メモリの信頼性が向上する。
【００７０】
以上、本実施形態によれば、メモリセル間の相互干渉を抑制することが可能となり、誤動作の発生が抑制された抵抗変化型メモリの実現が可能となる。さらに、ビット線の抵抗上昇の抑制が実現できる。また、ビット線の形成が容易となる。
【００７１】
（第２の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第２の導電層との間に設けられた絶縁層と、第１の導電層と第３の導電層との間に設けられた第１の整流層と、第２の導電層と第３の導電層との間に設けられた第２の整流層と、第１の導電層と第１の整流層との間、及び、第１の導電層と絶縁層との間に設けられた第１の抵抗変化層と、第２の導電層と第２の整流層との間、及び、第２の導電層と絶縁層との間に設けられた第２の抵抗変化層と、を備える。
【００７２】
本実施形態の記憶装置は、抵抗変化層と整流層の配置位置が入れ替わっている点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００７３】
図１５（ａ）、図１５（ｂ）は、本実施形態の記憶装置のメモリセルアレイ２０１の模式断面図である。図１５（ａ）は、メモリセルアレイ２０１のｘｙ断面図である。図１５（ｂ）は、メモリセルアレイ２０１のｙｚ断面図である。図１５（ａ）は、図１５（ｂ）のＢＢ’断面図、図１５（ｂ）は図１５（ａ）のＡＡ’断面図である。図１５（ａ）、図１５（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００７４】
メモリセルアレイ２０１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１（第３の導電層）ビット線ＢＬ２１、ビット線ＢＬ１２を備える。また、第１の抵抗変化層１２ａ、第２の抵抗変化層１２ｂ、第１の整流層１４ａ、第２の整流層１４ｂ、層間絶縁層１６（絶縁層）、層間絶縁層１８を備える。
【００７５】
以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）、ワード線ＷＬ１２、ワード線ＷＬ１３などの総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００７６】
第１の整流層１４ａは、ワード線ＷＬ１１とビット線ＢＬ１１との間に設けられる。第２の整流層１４ｂは、ワード線ＷＬ２１とビット線ＢＬ１１との間に設けられる。
【００７７】
第１の整流層１４ａと第２の整流層１４ｂは、物理的に連続している。第１の整流層１４ａと第２の整流層１４ｂは、連続した層である。第１の整流層１４ａと第２の整流層１４ｂは、物理的に分離していても構わない。
【００７８】
第１の抵抗変化層１２ａは、ワード線ＷＬ１１と第１の整流層１４ａとの間、及び、ワード線ＷＬ１１と層間絶縁層１６との間に設けられる。第１の抵抗変化層１２ａは、ｘ方向（第１の方向）に垂直な断面で見た場合に、ワード線ＷＬ１１を囲んで設けられる。第１の抵抗変化層１２ａは、ワード線ＷＬ１１の上下に、ワード線ＷＬ１１を間に挟んで設けられる。
【００７９】
ワード線ＷＬ１１と層間絶縁層１６との間の第１の抵抗変化層１２ａは、例えば、アモルファスである。
【００８０】
第２の抵抗変化層１２ｂは、ワード線ＷＬ２１と第２の整流層１４ｂとの間、及び、ワード線ＷＬ２１と層間絶縁層１６との間に設けられる。第２の抵抗変化層１２ｂは、ｘ方向（第１の方向）に垂直な断面で見た場合に、ワード線ＷＬ２１を囲んで設けられる。第２の抵抗変化層１２ｂは、ワード線ＷＬ２１の上下に、ワード線ＷＬ２１を間に挟んで設けられる。
【００８１】
ワード線ＷＬ２１と層間絶縁層１６との間の第２の抵抗変化層１２ｂは、例えば、アモルファスである。
【００８２】
第１の抵抗変化層１２ａと第２の抵抗変化層１２ｂは物理的に分離されている。
【００８３】
次に、本実施形態の記憶装置の作用及び効果について説明する。
【００８４】
本実施形態の記憶装置では、第１の整流層１４ａと第２の整流層１４ｂを備えるため、ビット線ＢＬ１１を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流が抑制される。また、第１の抵抗変化層１２ａと第２の抵抗変化層１２ｂは物理的に分離されているため、第１の抵抗変化層１２ａ及び第２の抵抗変化層１２ｂを介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流が抑制される。よって、メモリセルの間の相互干渉を抑制することが可能となり、誤動作の発生が抑制された抵抗変化型メモリの実現が可能となる。
【００８５】
さらに、第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、ビット線ＢＬ１１とは独立に形成可能である。したがって、ビット線ＢＬ１１の抵抗上昇の抑制が可能となる。また、ビット線ＢＬ１１の形成が容易となる。
【００８６】
第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂは、アモルファスであることが望ましい。アモルファスであることにより、結晶質の場合に比較して抵抗率が上昇する。したがって、層間絶縁層１６を介したワード線ＷＬ１１とワード線ＷＬ２１の間のリーク電流が抑制される。
【００８７】
以上、本実施形態によれば、メモリセル間の相互干渉を抑制することが可能となり、誤動作の発生が抑制された抵抗変化型メモリの実現が可能となる。さらに、ビット線の抵抗上昇の抑制が実現できる。また、ビット線の形成が容易となる。
【００８８】
第１及び第２の実施形態では、アモルファス相と結晶相との抵抗差を利用する相変化メモリを例に説明したが、本発明をその他の抵抗変化型メモリに適用することも可能である。例えば、第１の抵抗変化層１２ａ、及び、第２の抵抗変化層１２ｂが超格子構造を有する相変化メモリなどにも適用することが可能である。なお、「超格子構造」とは、複数の種類の結晶格子が層上に重なり合う構造を意味する。
【００８９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１２ａ      第１の抵抗変化層
１２ｂ      第２の抵抗変化層
１４ａ      第１の整流層
１４ｂ      第２の整流層
１６        層間絶縁層（絶縁層）
１００      記憶装置
ＷＬ１１    ワード線（第１の導電層）
ＷＬ２１    ワード線（第２の導電層）
ＢＬ１１    ビット線（第３の導電層）
【図１】
2018163907.tif 000003
【図２】
2018163907.tif 000004
【図３】
2018163907.tif 000005
【図４】
2018163907.tif 000006
【図５】
2018163907.tif 000007
【図６】
2018163907.tif 000008
【図７】
2018163907.tif 000009
【図８】
2018163907.tif 000010
【図９】
2018163907.tif 000011
【図１０】
2018163907.tif 000012
【図１１】
2018163907.tif 000013
【図１２】
2018163907.tif 000014
【図１３】
2018163907.tif 000015
【図１４】
2018163907.tif 000016
【図１５】
2018163907.tif 000017