(57)【要約】【課題】高集積化可能な半導体装置を提供する。【解決手段】第１、第２のトランジスタと、第１、第２の容量素子を有し、第１のトランジスタは第１の絶縁体上の酸化物と、酸化物上の第２の絶縁体と、第２の絶縁体上の第１の導電体と、第１の導電体上の第３の絶縁体と、第２の絶縁体、第１の導電体、及び第３の絶縁体に接する第４の絶縁体と、第４の絶縁体に接する第５の絶縁体を有し、第２のトランジスタは第１の絶縁体上の酸化物と、酸化物上の第６の絶縁体と、第６の絶縁体上の第２の導電体と、第２の導電体上の第７の絶縁体と、第６の絶縁体、第２の導電体、及び第７の絶縁体に接する第８の絶縁体と、第８の絶縁体に接する第９の絶縁体を有し、第１の容量素子は酸化物と、酸化物上の第１０の絶縁体と、第１０の絶縁体上の第３の導電体を有し、第２の容量素子は酸化物と、酸化物上の第１１の絶縁体と、第１１の絶縁体上の第４の導電体を有する半導体装置。【選択図】図１
2018190976.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域に酸化物を有する半導体装置であって、
前記半導体装置は、
第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有し、
前記第１のトランジスタは、
第１の絶縁体上の前記酸化物と、
前記酸化物上の第２の絶縁体と、
前記第２の絶縁体上の第１の導電体と、
前記第１の導電体上の第３の絶縁体と、
前記第２の絶縁体、前記第１の導電体、及び前記第３の絶縁体に接する、第４の絶縁体と、
前記第４の絶縁体に接する、第５の絶縁体と、を有し、
前記第２のトランジスタは、
前記第１の絶縁体上の前記酸化物と、
前記酸化物上の第６の絶縁体と、
前記第６の絶縁体上の第２の導電体と、
前記第２の導電体上の第７の絶縁体と、
前記第６の絶縁体、前記第２の導電体、及び前記第７の絶縁体に接する、第８の絶縁体と、
前記第８の絶縁体に接する第９の絶縁体と、を有し、
前記第１の容量素子は、
前記酸化物と、
前記酸化物のチャネル長方向の一方の側面および上面の一部と接する第１０の絶縁体と、
前記第１０の絶縁体と接する第３の導電体と、を有し、
前記第２の容量素子は、
前記酸化物と、
前記酸化物のチャネル長方向の他方の側面および上面の一部と接する第１１の絶縁体と、
前記第１１の絶縁体と接する第４の導電体と、を有し、
前記酸化物は、
前記第２の絶縁体及び前記第６の絶縁体と重なる第１の領域と、
前記第４の絶縁体及び前記第８の絶縁体と重なる第２の領域と、
前記第２の領域に接する第３の領域と、を有し、
前記配線は、前記第５の絶縁体及び前記第９の絶縁体と接し、且つ前記第３の領域と電気的に接続される、
ことを特徴とする半導体装置。
【請求項２】
チャネル形成領域に酸化物を有する半導体装置であって、
前記半導体装置は、
第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有し、
前記第１のトランジスタは、
第１の導電体と、
前記第１の導電体上の第１の絶縁体と、
前記第１の絶縁体上の第１の酸化物と、
前記第１の酸化物上の第２の酸化物と、
前記第２の酸化物上の第２の絶縁体と、
前記第２の絶縁体上の第２の導電体と、
前記第２の導電体上の第３の絶縁体と、
前記第２の絶縁体、前記第２の導電体、及び前記第３の絶縁体に接する、第４の絶縁体と、
前記第４の絶縁体に接する、第５の絶縁体と、を有し、
前記第１の酸化物および前記第１の絶縁体には、前記第１の導電体の一部と重なる第１の開口が設けられ、
前記第２の酸化物は、前記第１の開口を介して前記第１の導電体と電気的に接続され、
前記第２のトランジスタは、
第３の導電体と、
前記第３の導電体上の前記第１の絶縁体と、
前記第１の絶縁体上の前記第１の酸化物と、
前記第１の酸化物上の前記第２の酸化物と、
前記第２の酸化物上の第６の絶縁体と、
前記第６の絶縁体上の第４の導電体と、
前記第４の導電体上の第７の絶縁体と、
前記第６の絶縁体、前記第４の導電体、及び前記第７の絶縁体に接する、第８の絶縁体と、
前記第８の絶縁体に接する第９の絶縁体と、を有し、
前記第１の酸化物および前記第１の絶縁体には、前記第３の導電体の一部と重なる第２の開口が設けられ、
前記第２の酸化物は、前記第２の開口を介して前記第３の導電体と電気的に接続され、
前記第１の容量素子は、
前記第２の酸化物と、
前記第２の酸化物のチャネル長方向の一方の側面および前記第２の酸化物の上面の一部と接する第１０の絶縁体と、
前記第１０の絶縁体と接する第５の導電体と、を有し、
前記第２の容量素子は、
前記第２の酸化物と、
前記第２の酸化物のチャネル長方向の一方の側面および前記第２の酸化物の上面の一部と接する第１１の絶縁体と、
前記第１１の絶縁体と接する第６の導電体と、を有し、
前記第２の酸化物は、
前記第２の絶縁体及び前記第６の絶縁体と重なる第１の領域と、
前記第４の絶縁体及び前記第８の絶縁体と重なる第２の領域と、
前記第２の領域に接する第３の領域と、
前記配線は、前記第５の絶縁体及び前記第９の絶縁体と接し、且つ前記第３の領域と電気的に接続される、
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第３の領域は、前記第２の領域より、キャリア密度が大きく、
前記第２の領域は、前記第１の領域より、キャリア密度が大きい、
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第４の絶縁体および前記第８の絶縁体は、
それぞれ、金属酸化物を含む、
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第５の絶縁体及び前記第９の絶縁体は、
それぞれ、酸化アルミニウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、および窒化シリコンの中から選ばれるいずれか一つまたは複数である、
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第５の絶縁体及び前記第９の絶縁体は、
それぞれ、酸化窒化シリコンと、窒化シリコンと、が順に積層される、
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置と、
チャネル形成領域にシリコンを有する半導体素子と、が電気的に接続された記憶装置。
【請求項８】
請求項７において、
前記半導体装置は、前記半導体素子の上方に形成される、記憶装置。
【請求項９】
請求項１、または請求項３乃至８のいずれか一項において、
前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことを特徴とする半導体装置。
【請求項１０】
請求項２、または請求項３乃至８のいずれか一項において、
前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことを特徴とする半導体装置。
【請求項１１】
基板上に第１の絶縁体を形成し、
前記第１の絶縁体の上に、酸化物層を形成し、
前記酸化物層の上に、第１の絶縁膜、第１の導電膜および第２の絶縁膜を順に成膜し、
前記第１の絶縁膜、前記第１の導電膜および前記第２の絶縁膜を加工して、第２の絶縁体、第３の絶縁体、第１の導電体、第２の導電体、第４の絶縁体および第５の絶縁体を形成し、
前記第１の絶縁体、前記酸化物層、前記第２の絶縁体、前記第３の絶縁体、前記第１の導電体、前記第２の導電体、前記第４の絶縁体および前記第５の絶縁体を覆って、第３の絶縁膜および第４の絶縁膜を順に成膜し、
前記第３の絶縁膜および前記第４の絶縁膜を加工することで、第６の絶縁体、第７の絶縁体、前記第６の絶縁体に接する第８の絶縁体、および前記第７の絶縁体に接する第９の絶縁体を形成し、
前記第１の絶縁体、前記酸化物層、前記第８の絶縁体、および前記第９の絶縁体を覆って、第５の絶縁膜を成膜し、
前記第５の絶縁膜を加工することで、前記第８の絶縁体の側面に接する第１０の絶縁体および前記第９の絶縁体の側面に接する第１１の絶縁体を形成し、
前記第１の絶縁体、前記酸化物層、前記第４の絶縁体、前記第５の絶縁体、前記第１０の絶縁体および前記第１１の絶縁体を覆って、第６の絶縁膜を成膜し、
前記第６の絶縁膜上に、第２の導電膜を成膜し、
前記第６の絶縁膜および前記第２の導電膜を加工することで、少なくとも前記酸化物層のチャネル長方向の一方の側面および上面と接する第１２の絶縁体と、
少なくとも前記酸化物層のチャネル長方向の他方の側面および上面と接する第１３の絶縁体と、
前記第１２の絶縁体上の第３の導電体および前記第１３の絶縁体上の第４の導電体と、を形成し、
前記第３の導電体、前記第４の導電体、前記第１０の絶縁体、および前記第１１の絶縁体上に第１４の絶縁体を形成し、
前記第１４の絶縁体に開口を形成し、
前記開口を埋めるように第５の導電体を形成する、
ことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１１において、
前記開口は、前記第１０の絶縁体の一部、前記第１１の絶縁体の一部、前記酸化物層の上面、および前記酸化物層の側面の少なくとも一部が露出するように形成される、
ことを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１１または請求項１２において、
前記第３の絶縁膜および前記第４の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、ことを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１１乃至請求項１３いずれか一において、
前記第５の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、ことを特徴とする半導体装置の作製方法。
【請求項１５】
第１の導電体および第２の導電体上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に第１の酸化膜を成膜し、
前記第１の酸化膜および前記第１の絶縁膜に、少なくとも前記第１の導電体の一部と重なる開口を形成し、
前記第１の酸化膜および前記第１の導電体上に第２の酸化膜を成膜し、
前記第１の絶縁膜、前記第１の酸化膜および前記第２の酸化膜を加工して、第１の絶縁体、第１の酸化物および第２の酸化物を形成し、
前記第２の酸化物上に、第２の絶縁膜、第１の導電膜および第３の絶縁膜を順に成膜し、
前記第２の絶縁膜、前記第１の導電膜および前記第３の絶縁膜を加工して、第２の絶縁体、第３の絶縁体、第３の導電体、第４の導電体、第４の絶縁体および第５の絶縁体を形成し、
前記第１の絶縁体、前記第２の酸化物、第２の絶縁体、第３の絶縁体、第３の導電体、第４の導電体、第４の絶縁体および第５の絶縁体を覆って、第４の絶縁膜および第５の絶縁膜を順に成膜し、
前記第４の絶縁膜および第５の絶縁膜を加工することで、第６の絶縁体、第７の絶縁体、前記第６の絶縁体に接する第８の絶縁体、および前記第７の絶縁体に接する第９の絶縁体を形成し、
前記第１の絶縁体、前記第２の酸化物、前記第８の絶縁体、および前記第９の絶縁体を覆って、第６の絶縁膜を成膜し、
前記第６の絶縁膜を加工することで、前記第８の絶縁体の側面に接する第１０の絶縁体および前記第９の絶縁体の側面に接する第１１の絶縁体を形成し、
前記第１の絶縁体、前記第２の酸化物、前記第４の絶縁体、前記第５の絶縁体、前記第１０の絶縁体および前記第１１の絶縁体を覆って、第７の絶縁膜を成膜し、
前記第７の絶縁膜上に、第２の導電膜を成膜し、
前記第７の絶縁膜および前記第２の導電膜を加工することで、少なくとも前記第２の酸化物のチャネル長方向の一方の側面および上面と接する第１２の絶縁体と、
少なくとも前記第２の酸化物のチャネル長方向の他方の側面および上面と接する第１３の絶縁体と、
前記第１２の絶縁体上の第５の導電体および前記第１３の絶縁体上の第６の導電体と、を形成し、
前記第５の導電体、前記第６の導電体、前記第１０の絶縁体、および前記第１１の絶縁体上に第１４の絶縁体を形成し、
前記第１４の絶縁体に開口を形成し、
前記開口を埋めるように第７の導電体を形成する、
ことを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１５において、
前記開口は、前記第１０の絶縁体の一部、前記第１１の絶縁体の一部、前記第２の酸化物の上面、および前記第２の酸化物の側面の少なくとも一部が露出するように形成される、
ことを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１５または請求項１６において、
前記第４の絶縁膜および前記第５の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、ことを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１５乃至請求項１７いずれか一において、
前記第６の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、ことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【０００３】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、酸化物半導体を有するトランジスタも、微細な構造において、設計通り良好な電気特性を有するものが求められている。
【０００９】
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
【００１０】
または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、酸化物半導体を用いたトランジスタであり、ゲート電極上、ゲート電極の側面およびゲート絶縁膜の側面に接して、絶縁体が配置されている。なお、絶縁体は、ＡＬＤ法で成膜されると好ましい。絶縁体をＡＬＤ法で成膜することで、欠陥の少なく、かつ、凹凸の形状に対して、被覆性の優れた絶縁体が得られる。ゲート絶縁膜の側面に接してこのような絶縁体を設けることで、ゲート絶縁膜中の酸素が外部に拡散することを防ぎ、水または水素などの不純物がゲート絶縁膜中に混入することを防ぐことができる。また、ゲート電極上およびゲート電極の側面を覆う様に絶縁体が配置されるために、ゲート電極の酸化を防ぐことができる。
【００１３】
また、本発明の一態様は、２つのトランジスタのゲート電極間に絶縁膜を設け、該絶縁膜に接するコンタクトホールを形成し、該コンタクトホールに２つのトランジスタに共通するソース領域またはドレイン領域に接続する電極を配置することにより、２つのトランジスタを互いに近づけて配置することができる。また、各々のトランジスタの同じ層に、容量素子を配置することで、トランジスタおよび容量素子の高密度配置ができ、半導体装置の縮小化を行うことができる。また、本発明の一態様の半導体装置は、半導体層に酸化物を用い、当該酸化物を島状に加工したのち、当該島状の酸化物に２つのゲート電極を対で（ペア型に）設ける構成である。２つのゲート電極を島状の酸化物に対で設ける構成とすることで、トランジスタまたは容量素子の高密度配置が可能となり、半導体装置の縮小化を行うことができる。
【００１４】
また、本発明の一態様は、チャネル形成領域に酸化物を有する半導体装置であって、半導体装置は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有し、第１のトランジスタは、第１の絶縁体上の酸化物と、酸化物上の第２の絶縁体と、第２の絶縁体上の第１の導電体と、第１の導電体上の第３の絶縁体と、第２の絶縁体、第１の導電体、及び第３の絶縁体に接する、第４の絶縁体と、第４の絶縁体に接する、第５の絶縁体と、を有し、第２のトランジスタは、第１の絶縁体上の酸化物と、酸化物上の第６の絶縁体と、第６の絶縁体上の第２の導電体と、第２の導電体上の第７の絶縁体と、第６の絶縁体、第２の導電体、及び第７の絶縁体に接する、第８の絶縁体と、第８の絶縁体に接する第９の絶縁体と、を有し、第１の容量素子は、酸化物と、酸化物のチャネル長方向の一方の側面および上面の一部と接する第１０の絶縁体と、第１０の絶縁体と接する第３の導電体と、を有し、第２の容量素子は、酸化物と、酸化物のチャネル長方向の他方の側面および上面の一部と接する第１１の絶縁体と、第１１の絶縁体と接する第４の導電体と、を有し、酸化物は、第２の絶縁体及び第６の絶縁体と重なる第１の領域と、第４の絶縁体及び第８の絶縁体と重なる第２の領域と、第２の領域に接する第３の領域とを有し、配線は、第５の絶縁体及び第９の絶縁体と接し、且つ第３の領域と電気的に接続される半導体装置である。
【００１５】
また、本発明の一態様は、チャネル形成領域に酸化物を有する半導体装置であって、半導体装置は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有し、第１のトランジスタは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第２の導電体上の第３の絶縁体と、第２の絶縁体、第２の導電体、及び第３の絶縁体に接する、第４の絶縁体と、第４の絶縁体に接する、第５の絶縁体と、を有し、第１の酸化物および第１の絶縁体には、第１の導電体の一部と重なる第１の開口が設けられ、第２の酸化物は、第１の開口を介して第１の導電体と電気的に接続され、第２のトランジスタは、第３の導電体と、第３の導電体上の第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第６の絶縁体と、第６の絶縁体上の第４の導電体と、第４の導電体上の第７の絶縁体と、第６の絶縁体、第４の導電体、及び第７の絶縁体に接する、第８の絶縁体と、第８の絶縁体に接する第９の絶縁体と、を有し、第１の酸化物および第１の絶縁体には、第３の導電体の一部と重なる第２の開口が設けられ、第２の酸化物は、第２の開口を介して第３の導電体と電気的に接続され、第１の容量素子は、第２の酸化物と、第２の酸化物のチャネル長方向の一方の側面および第２の酸化物の上面の一部と接する第１０の絶縁体と、第１０の絶縁体と接する第５の導電体と、を有し、第２の容量素子は、第２の酸化物と、第２の酸化物のチャネル長方向の一方の側面および第２の酸化物の上面の一部と接する第１１の絶縁体と、第１１の絶縁体と接する第６の導電体と、を有し、第２の酸化物は、第２の絶縁体及び第６の絶縁体と重なる第１の領域と、第４の絶縁体及び第８の絶縁体と重なる第２の領域と、第２の領域に接する第３の領域とを有し、配線は、第５の絶縁体及び第９の絶縁体と接し、且つ第３の領域と電気的に接続される半導体装置である。
【００１６】
また、上記において、酸化物および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む半導体装置である。
【００１７】
また、第３の領域は、第２の領域より、キャリア密度が大きく、第２の領域は、第１の領域より、キャリア密度が大きい半導体装置である。
【００１８】
また、第４の絶縁体および第８の絶縁体は、それぞれ、金属酸化物を含む半導体装置である。
【００１９】
また、第５の絶縁体及び第９の絶縁体は、それぞれ、酸化アルミニウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、および窒化シリコンの中から選ばれるいずれか一つまたは複数を含む半導体装置である。
【００２０】
また、第５の絶縁体及び第９の絶縁体は、それぞれ、酸化窒化シリコンと、窒化シリコンと、が順に積層される半導体装置である。
【００２１】
また、本発明の一態様は、上記の半導体装置と、チャネル形成領域にシリコンを有する半導体素子と、が電気的に接続された記憶装置である。
【００２２】
また、上記の半導体装置は、半導体素子の上方に形成される記憶装置である。
【００２３】
また、本発明の一態様は、基板上に第１の絶縁体を形成し、第１の絶縁体の上に、酸化物層を形成し、酸化物層の上に、第１の絶縁膜、第１の導電膜および第２の絶縁膜を順に成膜し、第１の絶縁膜、第１の導電膜および第２の絶縁膜を加工して、第２の絶縁体、第３の絶縁体、第１の導電体、第２の導電体、第４の絶縁体および第５の絶縁体を形成し、第１の絶縁体、酸化物層、第２の絶縁体、第３の絶縁体、第１の導電体、第２の導電体、第４の絶縁体および第５の絶縁体を覆って、第３の絶縁膜および第４の絶縁膜を順に成膜し、第３の絶縁膜および第４の絶縁膜を加工することで、第６の絶縁体、第７の絶縁体、第６の絶縁体に接する第８の絶縁体、および第７の絶縁体に接する第９の絶縁体を形成し、第１の絶縁体、酸化物層、第８の絶縁体、および第９の絶縁体を覆って、第５の絶縁膜を成膜し、第５の絶縁膜を加工することで、第８の絶縁体の側面に接する第１０の絶縁体および第９の絶縁体の側面に接する第１１の絶縁体を形成し、第１の絶縁体、酸化物層、第４の絶縁体、第５の絶縁体、第１０の絶縁体および第１１の絶縁体を覆って、第６の絶縁膜を成膜し、第６の絶縁膜上に、第２の導電膜を成膜し、第６の絶縁膜および第２の導電膜を加工することで、少なくとも酸化物層のチャネル長方向の一方の側面および上面と接する第１２の絶縁体と、少なくとも酸化物層のチャネル長方向の他方の側面および上面と接する第１３の絶縁体と、第１２の絶縁体上の第３の導電体および第１３の絶縁体上の第４の導電体と、を形成し、第３の導電体、第４の導電体、第１０の絶縁体、および第１１の絶縁体上に第１４の絶縁体を形成し、第１４の絶縁体に開口を形成し、開口を埋めるように第５の導電体を形成する、半導体装置の作製方法である。
【００２４】
また、開口は、第１０の絶縁体の一部、第１１の絶縁体の一部、酸化物層の上面、および酸化物層の側面の少なくとも一部が露出するように形成される、半導体装置の作製方法である。
【００２５】
また、第３の絶縁膜および第４の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、半導体装置の作製方法である。
【００２６】
また、第５の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、半導体装置の作製方法である。
【００２７】
また、本発明の一態様は、第１の導電体および第２の導電体上に第１の絶縁膜を成膜し、第１の絶縁膜上に第１の酸化膜を成膜し、第１の酸化膜および第１の絶縁膜に、少なくとも第１の導電体の一部と重なる開口を形成し、第１の酸化膜および第１の導電体上に第２の酸化膜を成膜し、第１の絶縁膜、第１の酸化膜および第２の酸化膜を加工して、第１の絶縁体、第１の酸化物および第２の酸化物を形成し、第２の酸化物上に、第２の絶縁膜、第１の導電膜および第３の絶縁膜を順に成膜し、第２の絶縁膜、第１の導電膜および第３の絶縁膜を加工して、第２の絶縁体、第３の絶縁体、第３の導電体、第４の導電体、第４の絶縁体および第５の絶縁体を形成し、第１の絶縁体、第２の酸化物、第２の絶縁体、第３の絶縁体、第３の導電体、第４の導電体、第４の絶縁体および第５の絶縁体を覆って、第４の絶縁膜および第５の絶縁膜を順に成膜し、第４の絶縁膜および第５の絶縁膜を加工することで、第６の絶縁体、第７の絶縁体、第６の絶縁体に接する第８の絶縁体、および第７に接する第９の絶縁体を形成し、第１の絶縁体、第２の酸化物、第８の絶縁体、および第９の絶縁体を覆って、第６の絶縁膜を成膜し、第６の絶縁膜を加工することで、第８の絶縁体の側面に接する第１０の絶縁体および第９の絶縁体の側面に接する第１１の絶縁体を形成し、第１の絶縁体、第２の酸化物、第４の絶縁体、第５の絶縁体、第１０の絶縁体および第１１の絶縁体を覆って、第７の絶縁膜を成膜し、第７の絶縁膜上に、第２の導電膜を成膜し、第７の絶縁膜および第２の導電膜を加工することで、少なくとも第２の酸化物のチャネル長方向の一方の側面および上面と接する第１２の絶縁体と、少なくとも第２の酸化物のチャネル長方向の他方の側面および上面と接する第１３の絶縁体と、第１２の絶縁体上の第５の導電体および第１３の絶縁体上の第６の導電体と、を形成し、第５の導電体、第６の導電体、第１０の絶縁体、および第１１の絶縁体上に第１４の絶縁体を形成し、第１４の絶縁体に開口を形成し、開口を埋めるように第７の導電体を形成する、半導体装置の作製方法である。
【００２８】
また、第１４の絶縁体に形成された開口は、第１０の絶縁体の一部、第１１の絶縁体の一部、第２の酸化物の上面、および第２の酸化物の側面の少なくとも一部が露出するように形成される、半導体装置の作製方法である。
【００２９】
また、第４の絶縁膜および第５の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、半導体装置の作製方法である。
【００３０】
また、第６の絶縁膜の加工は、ドライエッチング法を用いて異方性エッチングを行う、半導体装置の作製方法である。
【発明の効果】
【００３１】
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
【００３２】
または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
【００３３】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様に係る半導体装置の上面図および断面図。
【図２】本発明の一態様に係る半導体装置の上面図および断面図。
【図３】本発明の一態様に係る半導体装置の上面図および断面図。
【図４】本発明の一態様に係る半導体装置の断面図。
【図５】本発明の一態様に係る半導体装置の断面図。
【図６】本発明の一態様に係る半導体装置の断面図。
【図７】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図８】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図９】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１０】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１１】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１２】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１３】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１４】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１５】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１６】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１７】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１８】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１９】酸化物半導体のエネルギーバンド構造を説明する図。
【図２０】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２１】本発明の一態様に係る記憶装置の回路図。
【図２２】本発明の一態様に係る記憶装置の構成例を示す上面図。
【図２３】本発明の一態様に係る記憶装置の構成例を示す上面図。
【図２４】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２５】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２６】本発明の一態様に係る記憶装置の構成を示す回路図および断面図。
【図２７】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図２８】本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。
【図２９】本発明の一態様に係る半導体装置の上面図および断面図。
【図３０】本発明の一態様に係る半導体装置の上面図および断面図。
【図３１】本発明の一態様に係る半導体装置の上面図および断面図。
【図３２】本発明の一態様に係る半導体装置の断面図。
【図３３】本発明の一態様に係る半導体装置の断面図。
【図３４】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図３５】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図３６】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図３７】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図３８】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図３９】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４０】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４１】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４２】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４３】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４４】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４５】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４６】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４７】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４８】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図４９】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図５０】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図５１】本発明の一態様に係る記憶装置の構成を示す断面図。
【図５２】本発明の一態様に係る記憶装置の構成を示す断面図。
【図５３】本発明の一態様に係る記憶装置の構成を示す断面図。
【図５４】本発明の一態様に係る記憶装置の構成を示す断面図。
【図５５】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図５６】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図５７】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図５８】本発明の一態様に係る記憶装置の構成を示す断面図。
【図５９】本発明の一態様に係る記憶装置のタイミングチャート。
【図６０】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図６１】本発明の一態様に係る記憶装置の構成を示す断面図。
【図６２】本発明の一態様に係る記憶装置のタイミングチャート。
【図６３】本発明の一態様に係るＡＩシステムの構成例を示すブロック図。
【図６４】本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。
【図６５】本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。
【図６６】本発明の一態様に係る電子機器を示す図。
【図６７】本発明の一態様に係る記憶装置を示す図。
【発明を実施するための形態】
【００３５】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３７】
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
【００３８】
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３９】
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００４０】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【００４１】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
【００４２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４３】
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さを言う。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
【００４５】
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００４６】
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
【００４７】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００４８】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００４９】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００５０】
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
【００５１】
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
【００５２】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００５３】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００５４】
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
【００５５】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００５６】
（実施の形態１）
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置であって、半導体装置は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有する。
【００５７】
また、第１のトランジスタは、第１の絶縁体上の酸化物と、酸化物上の第２の絶縁体と、第２の絶縁体上の第１の導電体と、第１の導電体上の第３の絶縁体と、第２の絶縁体、第１の導電体、及び第３の絶縁体に接する、第４の絶縁体と、第４の絶縁体に接する、第５の絶縁体と、を有し、第２のトランジスタは、第１の絶縁体上の酸化物と、酸化物上の第６の絶縁体と、第６の絶縁体上の第２の導電体と、第２の導電体上の第７の絶縁体と、第６の絶縁体、第２の導電体、及び第７の絶縁体に接する、第８の絶縁体と、第８の絶縁体に接する第９の絶縁体と、を有する。
【００５８】
また、第１の容量素子は、酸化物と、酸化物の一方の側面および上面の一部と接する第１０の絶縁体と、第１０の絶縁体と接する第３の導電体と、を有し、第２の容量素子は、酸化物と、酸化物の他方の側面および上面の一部と接する第１１の絶縁体と、第１１の絶縁体と接する第４の導電体と、を有する。
【００５９】
また、酸化物は、第２の絶縁体及び第６の絶縁体と重なる第１の領域と、第４の絶縁体及び第８の絶縁体と重なる第２の領域と、第２の領域に接する第３の領域とを有し、配線は、第５の絶縁体及び第９の絶縁体と接し、且つ第３の領域と電気的に接続される。
【００６０】
本発明の一態様では、複数のトランジスタと、複数の容量素子と、配線との接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
【００６１】
より詳細には図面を用いて説明を行う。
【００６２】
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例について説明する。
【００６３】
図１（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図でもある。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２は、図１の各構成要素に符号を付した図面である。
【００６４】
本発明の一態様の半導体装置は、図２に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂと、層間膜として機能する絶縁体２１０、絶縁体２１２および絶縁体２８０を有する。また、トランジスタ２００ａと電気的に接続し、配線として機能する導電体２０３＿１と、トランジスタ２００ｂと電気的に接続し、配線として機能する導電体２０３＿２と、プラグとして機能する導電体２４０と、を有する。
【００６５】
なお、導電体２０３＿１は、絶縁体２１２に埋め込まれるように形成される。ここで、導電体２０３＿１の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、導電体２０３＿１は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３＿１を２層以上の多層膜構造としてもよい。
【００６６】
また、導電体２０３＿２も導電体２０３＿１と同様に、絶縁体２１２に埋め込まれるように形成される。ここで、導電体２０３＿２の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、導電体２０３＿２は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３＿２を２層以上の多層膜構造としてもよい。
【００６７】
［トランジスタ２００ａおよびトランジスタ２００ｂ］
図２のように、トランジスタ２００ａは、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５＿１と、導電体２０５＿１の上および絶縁体２１６の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａおよび酸化物２３０ｂ）と、酸化物２３０の上に配置された酸化物２３０＿１ｃと、酸化物２３０＿１ｃの上に配置された絶縁体２５０ａと、絶縁体２５０ａの上に配置された絶縁体２５２ａと、絶縁体２５２ａの上に配置された導電体２６０＿１（導電体２６０＿１ａおよび導電体２６０＿１ｂ）と、導電体２６０＿１の上に配置された絶縁体２７０ａと、絶縁体２７０ａの上に配置された絶縁体２７１ａと、少なくとも酸化物２３０＿１ｃの上面、絶縁体２５０ａの側面、絶縁体２５２ａの側面、導電体２６０＿１の側面および絶縁体２７０ａの側面に接して配置された絶縁体２７２ａと、少なくとも絶縁体２７２ａに接して配置された絶縁体２７５ａと、少なくとも酸化物２３０の上面、絶縁体２７５ａの側面に接して配置された絶縁体２７４ａと、を有する。
【００６８】
また、図２のように、トランジスタ２００ｂは、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５＿２と、導電体２０５＿２の上および絶縁体２１６の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａおよび酸化物２３０ｂ）と、酸化物２３０の上に配置された酸化物２３０＿２ｃと、酸化物２３０＿２ｃの上に配置された絶縁体２５０ｂと、絶縁体２５０ｂの上に配置された絶縁体２５２ｂと、絶縁体２５２ｂの上に配置された導電体２６０＿２（導電体２６０＿２ａおよび導電体２６０＿２ｂ）と、導電体２６０＿２の上に配置された絶縁体２７０ｂと、絶縁体２７０ｂの上に配置された絶縁体２７１ｂと、少なくとも酸化物２３０＿２ｃの上面、絶縁体２５０ｂの側面、絶縁体２５２ｂの側面、導電体２６０＿２の側面および絶縁体２７０ｂの側面に接して配置された絶縁体２７２ｂと、少なくとも絶縁体２７２ｂに接して配置された絶縁体２７５ｂと、少なくとも酸化物２３０の上面、絶縁体２７５ｂの側面に接して配置された絶縁体２７４ｂと、を有する。
【００６９】
尚、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０という場合がある。なお、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物２３０ａおよび酸化物２３０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂのみを設ける構成にしてもよい。また、導電体２６０＿１ａと導電体２６０＿１ｂをまとめて導電体２６０＿１、導電体２６０＿２ａと導電体２６０＿２ｂをまとめて導電体２６０＿２という場合がある。なお、トランジスタ２００ａおよびトランジスタ２００ｂでは、導電体２６０＿１ａおよび導電体２６０＿１ｂ、ならびに導電体２６０＿２ａおよび導電体２６０＿２ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２６０＿１ｂ、および導電体２６０＿２ｂのみを設ける構成にしてもよい。
【００７０】
なお、上述のようにトランジスタ２００ａと、トランジスタ２００ｂと、は同様の構成を有している。従って、以下では、特にことわりが無い限りトランジスタ２００ｂについては、トランジスタ２００ａの説明を参酌することができる。つまり、トランジスタ２００ａの導電体２０５＿１、酸化物２３０＿１ｃ、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａ、絶縁体２７１ａ、絶縁体２７２ａ、絶縁体２７５ａおよび絶縁体２７４ａは、それぞれトランジスタ２００ｂの導電体２０５＿２、酸化物２３０＿２ｃ、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２、絶縁体２７０ｂ、絶縁体２７１ｂ、絶縁体２７２ｂ、絶縁体２７５ｂおよび絶縁体２７４ｂに対応する。
【００７１】
ここで、図２（Ｂ）における、トランジスタ２００ａのチャネル近傍の領域の拡大図を図６に示す。
【００７２】
図６に示すように、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、接合領域２３２（接合領域２３２ａ、および接合領域２３２ｂ）と、を有する。
【００７３】
なお、本明細書等において、領域２３４を第１の領域と呼称する場合がある。また、接合領域２３２を第２の領域と呼称する場合がある。また、領域２３１を第３の領域と呼称する場合がある。
【００７４】
ソース領域またはドレイン領域として機能する領域２３１は、共にキャリア密度が高い低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、キャリア密度が低い領域である。また、接合領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりもキャリア密度が低く、チャネル形成領域として機能する領域２３４よりもキャリア密度が高い領域である。すなわち接合領域２３２は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）としての機能を有する。
【００７５】
接合領域２３２を設けることで、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができる。
【００７６】
また、接合領域２３２は、ゲート電極として機能する導電体２６０＿１と重なる、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する場合がある。
【００７７】
なお、領域２３１は、絶縁体２７４ａと接することが好ましい。また、領域２３１は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が接合領域２３２、および領域２３４よりも大きいことが好ましい。
【００７８】
接合領域２３２は、絶縁体２７２ａと重畳する領域を有する。接合領域２３２は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも大きいことが好ましい。一方、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１よりも、小さいことが好ましい。
【００７９】
領域２３４は、導電体２６０＿１と重畳する。領域２３４は、接合領域２３２ａ、および接合領域２３２ｂとの間に配置しており、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１および接合領域２３２より、小さいことが好ましい。
【００８０】
また、酸化物２３０において、領域２３１、接合領域２３２および領域２３４の境界は明確に検出できない場合がある。各領域内で検出されるインジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、領域２３１から接合領域２３２へ、領域２３４に近い領域であるほど、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
【００８１】
また、図６では、領域２３４、領域２３１および接合領域２３２が、酸化物２３０ｂに形成されているが、これに限られることなく、例えばこれらの領域は酸化物２３０ａにも形成されていてもよい。また、図では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。
【００８２】
なお、トランジスタ２００ａにおいて、酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【００８３】
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。チャネル形成領域に酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。
【００８４】
特に、酸化物２３０＿１ｃと、ゲート絶縁膜として機能する絶縁体２５０ａとの界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、または信頼性が悪くなる場合がある。
【００８５】
そこで、酸化物２３０の領域２３４と重なる絶縁体２５０ａが化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう）を含むことが好ましい。つまり、絶縁体２５０ａが有する過剰酸素が、領域２３４へと拡散することで、領域２３４中の酸素欠損を低減することができる。
【００８６】
また、絶縁体２５０ａの側面と接する絶縁体２７２ａを設けることが好ましい。例えば、絶縁体２７２ａは、酸素原子、酸素分子などの少なくとも一の拡散を抑制する機能を有する（上記酸素原子、酸素分子などの少なくとも一が透過しにくい）絶縁性材料を用いることが好ましい。絶縁体２７２ａが、酸素の拡散を抑制する機能を有することで、絶縁体２５０ａの酸素は絶縁体２７４ａ側へ拡散することなく、効率よく領域２３４へ供給される。また、絶縁体２７２ａは、水または水素などの不純物が低減されている絶縁体であることが好ましい。また、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体であることが好ましい。この様な機能を有することで、水または水素などの不純物が、領域２３４へ混入することを防ぐことが出来る。以上により、酸化物２３０＿１ｃと、絶縁体２５０ａとの界面における酸素欠損の形成が抑制され、トランジスタ２００ａの信頼性を向上させることができる。
【００８７】
さらに、トランジスタ２００ａは、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いた絶縁体である。また、酸素原子、酸素分子などの少なくとも一の拡散を抑制する機能を有する（上記酸素原子、酸素分子などの少なくとも一が透過しにくい）絶縁性材料を用いることが好ましい。
【００８８】
以下では、本発明の一態様に係るトランジスタ２００ａおよびトランジスタ２００ｂを有する半導体装置の詳細な構成について説明する。なお、以下においてもトランジスタ２００ｂの構成については、トランジスタ２００ａを参酌することができる。
【００８９】
トランジスタ２００ａの第２のゲート電極として機能する導電体２０５＿１は、酸化物２３０および導電体２６０＿１と重なるように配置する。
【００９０】
ここで、導電体２０５＿１は、酸化物２３０における領域２３４よりも、チャネル幅方向の長さが大きくなるように設けるとよい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５＿１と、導電体２６０＿１とは、絶縁体を介して重畳していることが好ましい。
【００９１】
ここで、導電体２６０＿１は、トランジスタ２００ａの第１のゲート電極として機能する場合がある。また、導電体２０５＿１は、トランジスタ２００ａの第２のゲート電極として機能する場合がある。導電体２０５＿１に印加する電位は、導電体２６０＿１に印加する電位と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、導電体２０５＿１に印加する電位を、導電体２６０＿１に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００ａのしきい値電圧を制御することができる。特に、導電体２０５＿１に負の電位を印加することにより、トランジスタ２００ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。従って、導電体２６０＿１に印加する電圧が０Ｖのときのドレイン電流を小さくすることができる。
【００９２】
また、図２（Ａ）に示すように、導電体２０５＿１は、酸化物２３０、および導電体２６０＿１と重なるように配置する。ここで、酸化物２３０のチャネル幅方向（Ｗ長方向）と交わる端部よりも外側の領域においても、導電体２０５＿１は、導電体２６０＿１と、重畳するように配置することが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５＿１と、導電体２６０＿１とは、絶縁体を介して重畳していることが好ましい。
【００９３】
上記構成を有することで、導電体２６０＿１、および導電体２０５＿１に電位を印加した場合、導電体２６０＿１から生じる電界と、導電体２０５＿１から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【００９４】
つまり、第１のゲート電極としての機能を有する導電体２６０＿１の電界と、第２のゲート電極としての機能を有する導電体２０５＿１の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【００９５】
導電体２６０＿１は、チャネル幅方向に延伸されて配置されている。また、導電体２６０＿１は、トップゲートとして機能でき、導電体２０５＿１は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【００９６】
導電体２０３＿１は、導電体２６０＿１と同様にチャネル幅方向に延伸されており、導電体２０５＿１、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体２０３＿１の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体２０５＿１を設けることにより、導電体２０３＿１と導電体２６０＿１の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体２０３＿１と導電体２６０＿１の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体２０３＿１と導電体２６０＿１の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３＿１と導電体２６０＿１の間の絶縁耐圧を高めることで、トランジスタ２００ａの信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体２０３＿１の延伸方向はこれに限られず、例えば、トランジスタ２００ａのチャネル長方向に延伸されてもよい。
【００９７】
導電体２０５＿１は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５＿１ａが形成され、さらに内側に導電体２０５＿１ｂが形成されている。ここで、導電体２０５＿１ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。また、導電体２０５＿２ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００ａでは、導電体２０５＿１ａおよび導電体２０５＿１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５＿１ａまたは導電体２０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。
【００９８】
ここで、導電体２０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体２０５＿１および導電体２０５＿２を通じて上層に拡散するのを抑制することができる。なお、導電体２０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素原子、酸素分子などの少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合、該導電性材料は同様の機能を有することが好ましい。導電体２０５＿１ａが酸素の透過を抑制する機能を持つことにより、導電体２０５＿１ｂが酸化して導電率が低下することを防ぐことができる。
【００９９】
また、導電体２０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体２０５＿１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０１００】
絶縁体２１４および絶縁体２２２は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４および絶縁体２２２は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用い、絶縁体２２２として酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４および絶縁体２２２より上層に拡散するのを抑制することができる。なお、絶縁体２１４および絶縁体２２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。
【０１０１】
また、絶縁体２１４および絶縁体２２２は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
【０１０２】
また、絶縁体２２２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、絶縁体２２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【０１０３】
絶縁体２５０ａは、トランジスタ２００ａの第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、トランジスタ２００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ２００ａでは、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
【０１０４】
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０１０５】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０１０６】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１０７】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１０８】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０１０９】
ここで、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【０１１０】
以上のような金属酸化物を酸化物２３０ａとして用いて、酸化物２３０ａの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
【０１１１】
ここで、酸化物２３０ａおよび酸化物２３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１１２】
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０１１３】
このとき、キャリアの主たる経路は酸化物２３０ｂに形成されるナローギャップ部分となる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１１４】
電子親和力または伝導帯下端のエネルギー準位Ｅｃは、図１９に示すように、真空準位Ｅｖａｃと価電子帯上端のエネルギー準位Ｅｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
【０１１５】
また、図２（Ｂ）に示すように、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａからなる構造体は、その側面が絶縁体２２２の上面に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３に示すように、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａからなる構造体の側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
【０１１６】
絶縁体２７２ａは、少なくとも酸化物２３０＿１ｃ、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、および絶縁体２７０ａの側面に接して設けられる。また、絶縁体２７５ａは、絶縁体２７２ａに接して設けられる。絶縁体２７２ａとなる絶縁体は、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、被覆性に優れ、ピンホールなどの欠陥の少ない絶縁体を成膜することができる。これにより、絶縁体２７２ａの膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下で形成することができる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、絶縁体２７２ａは、炭素などの不純物を含む場合がある。例えば、絶縁体２５２ａとなる絶縁体がスパッタリング法で形成され、絶縁体２７２ａとなる絶縁体がＡＬＤ法で形成される場合、絶縁体２７２ａとなる絶縁体および絶縁体２５２ａとなる絶縁体として酸化アルミニウムを成膜しても、絶縁体２７２ａに含まれる炭素などの不純物が絶縁体２５２ａより多い場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【０１１７】
また、絶縁体２７２ａとなる絶縁体は、スパッタリング法を用いて成膜してもよい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７２ａとなる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）（登録商標）と呼ぶことができる。
【０１１８】
酸化物２３０の領域２３１および接合領域２３２は、絶縁体２７４ａとなる絶縁体の成膜によって添加された不純物元素によって形成される。従って、絶縁体２７４ａとなる絶縁体は、水素および窒素の少なくとも一方を有することが好ましい。また、絶縁体２７４ａとなる絶縁体は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２７４ａとなる絶縁体として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。
【０１１９】
酸化物２３０の領域２３１および接合領域２３２の形成は、上記の方法のほかに、または、上記の方法に加えて、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いてもよい。該方法は、絶縁体２７２ａとなる絶縁体の成膜後に行うのが好ましい。絶縁体２７２ａとなる絶縁体を介して上記の方法を行うことによって酸化物２３０への注入ダメージを低減することができる。
【０１２０】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０１２１】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０１２２】
トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体２７２ａおよび絶縁体２７５ａを設けることにより、酸化物２３０の領域２３４の幅を確保することができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。
【０１２３】
ここで、絶縁体２７０ａおよび絶縁体２７２ａは、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、絶縁体２５０ａ中の酸素が外部に拡散することを防ぐことができる。また、絶縁体２５０ａの端部などから酸化物２３０に水素、水などの不純物が混入するのを抑制することができる。
【０１２４】
絶縁体２７０ａおよび絶縁体２７２ａを設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０＿１の上面と側面および絶縁体２５０ａの側面を覆うことができる。これにより、導電体２６０＿１の酸化、導電体２６０＿１および絶縁体２５０ａを介して、水または水素などの不純物が酸化物２３０に混入することを抑制することができる。従って、絶縁体２７０ａおよび絶縁体２７２ａは、ゲート電極およびゲート絶縁膜を保護するバリアとしての機能を有する。
【０１２５】
絶縁体２７５ａは、絶縁体２７５ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体２７５ａは、絶縁体２７２ａに接して形成される。
【０１２６】
絶縁体２７４ａは、絶縁体２７４ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体２７４ａは、酸化物２３０の上面、絶縁体２７５ａの側面に接する部分を残存するように形成される。
【０１２７】
また、半導体装置は、トランジスタ２００ａおよびトランジスタ２００ｂを覆う様に絶縁体２８０を設けることが好ましい。絶縁体２８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０１２８】
絶縁体２８０の開口は、絶縁体２８０の開口の内壁が絶縁体２７４ａおよび絶縁体２７４ｂの側面に接するように形成する。このように形成するには、絶縁体２８０の開口時に絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度が、絶縁体２８０のエッチング速度に比べて著しく小さい開口条件とすることが好ましい。絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。このように開口することで、自己整合的に開口を形成することができ、開口と、ゲート電極と、の間隔を小さく設計することができるので、半導体装置の高集積化が可能となる。
【０１２９】
該開口形成後に、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いた処理を行うことによって、酸化物２３０に低抵抗領域を形成してもよい。
【０１３０】
ここで、絶縁体２８０の開口の内壁に接するように導電体２４０が形成される。当該開口の底部の少なくとも一部には酸化物２３０の領域２３１が位置しており、導電体２４０は、領域２３１と接する。
【０１３１】
導電体２４０は、トランジスタ２００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ２００ｂのソース電極またはドレイン電極の一方としての機能も有する。この様な構成とすることで、隣接するトランジスタ２００ａと、トランジスタ２００ｂと、の間隔を小さくすることができるため、トランジスタを高密度に配置することが可能となり半導体装置の高集積化が可能となる。
【０１３２】
また、図４は、図２（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル幅方向の導電体２４０と、酸化物２３０と、が接する領域の断面図である。
【０１３３】
図４（Ａ）は、導電体２４０と、酸化物２３０と、が接する領域が、酸化物２３０の上面であり、酸化物２３０のチャネル幅方向における幅より小さい一例を示している。導電体２４０と、酸化物２３０と、が接する領域は、図４（Ａ）の一例に限らず、例えば、図４（Ｂ）に示すように、酸化物２３０の上面および酸化物２３０の側面と接する領域を有していてもよい。図４（Ｂ）は、導電体２４０と、酸化物２３０のＡ５側の側面と接する領域の一例を示しているが、導電体２４０と、酸化物２３０のＡ６側の側面と接する領域を有してもよい。このような構成とすることで、導電体２４０と、酸化物２３０と、が接する領域の面積を大きくすることができることがあり、導電体２４０と、酸化物２３０と、のコンタクト抵抗を低くすることができて好ましい。また、例えば、図４（Ｃ）に示すように、導電体２４０と、酸化物２３０と、が接する領域が、酸化物２３０の上面および酸化物２３０のＡ５側およびＡ６側の両側面であってもよい。つまり、導電体２４０と、酸化物２３０とが接する領域が鞍のような断面形状を有する（鞍面コンタクトと呼ぶことができる）。このような構成とすることで、導電体２４０と、酸化物２３０と、が接する領域の面積を大きくすることができるので、導電体２４０と、酸化物２３０と、のコンタクト抵抗を低くすることができて、より好ましい。
【０１３４】
また、図２（Ｂ）に示すように、トランジスタ２００ａは、導電体２６０＿１と、導電体２４０と、の間に寄生容量が形成される。同様に、トランジスタ２００ｂは、導電体２６０＿２と、導電体２４０と、の間に寄生容量が形成される。
【０１３５】
トランジスタ２００ａに絶縁体２７５ａを設け、トランジスタ２００ｂに、絶縁体２７５ｂを設けることで、それぞれの寄生容量を低減することができる。絶縁体２７５ａおよび絶縁体２７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンおよび窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ２００ａおよびトランジスタ２００ｂを高速に動作することができる。
【０１３６】
導電体２４０は、導電体２０５＿１と同様の材料を用いることができる。また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
【０１３７】
［容量素子１００ａおよび容量素子１００ｂ］
図２に示すように、容量素子１００ａは、トランジスタ２００ａと共通の構造を有する構成である。また、容量素子１００ｂは、トランジスタ２００ｂと共通の構造を有する構成である。また、図５（Ａ）にＷ５−Ｗ６の一点鎖線で示す部分の断面図を図５（Ｂ）に示す。つまり、容量素子１００ｂのチャネル幅方向の断面図を示す。なお、トランジスタ２００ａの説明と同様に、容量素子１００ａと、容量素子１００ｂと、は同様の構成を有している。従って、以下では、特にことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌することができる。本実施の形態では、トランジスタ２００ａの酸化物２３０に設けられた領域２３１ａの一部を、容量素子１００ａの電極の一方として機能する容量素子１００ａの例について示す。
【０１３８】
容量素子１００ａは、酸化物２３０の領域２３１ａの一部、絶縁体２７６ａ、絶縁体２７６ａ上の導電体１３０ａを有する。さらに、導電体１３０ａの少なくとも一部が領域２３１ａの一部と重なるように配置されることが好ましい。
【０１３９】
酸化物２３０の領域２３１ａの一部は、容量素子１００ａの電極の一方として機能し、導電体１３０ａは容量素子１００ａの電極の他方として機能する。すなわち、領域２３１ａは、トランジスタ２００ａのソースまたはドレインの一方としての機能と、容量素子１００ａの電極の一方としての機能を兼ねている。絶縁体２７６ａの一部は、容量素子１００ａの誘電体として機能する。
【０１４０】
絶縁体２７６ａは、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体２７６ａは、積層構造であってもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００ａとすることができる。
【０１４１】
ここで、トランジスタ２００ａの第１のゲート電極として機能する導電体２６０＿１の側面には、絶縁体２７２ａおよび絶縁体２７５ａが設けられている。導電体２６０＿１と導電体１３０ａの間に絶縁体２７２ａおよび絶縁体２７５ａが設けられることで、導電体２６０＿１と導電体１３０ａの間の寄生容量を低減することができる。
【０１４２】
導電体１３０ａは、積層構造であってもよい。例えば、導電体１３０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体１３０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
【０１４３】
以上のように、本発明の一態様の半導体装置は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを同じ層に配置することが可能な構成となっている。この様な構成とすることで、半導体装置は、高密度にトランジスタおよび容量素子を配置することができるので、高集積化することができる。
【０１４４】
なお、本明細書等において、絶縁体２２０、絶縁体２２２、及び絶縁体２２４を第１の絶縁体と呼称する場合がある。また、絶縁体２５０ａおよび絶縁体２５２ａを第２の絶縁体と、絶縁体２５０ｂおよび絶縁体２５２ｂを第６の絶縁体と、それぞれ呼称する場合がある。絶縁体２７０ａおよび絶縁体２７１ａを第３の絶縁体と、絶縁体２７０ｂ及び絶縁体２７１ｂを第７の絶縁体と、それぞれ呼称する場合がある。絶縁体２７２ａを第４の絶縁体と、絶縁体２７２ｂを第８の絶縁体と、それぞれ呼称する場合がある。絶縁体２７５ａおよび絶縁体２７４ａを第５の絶縁体と、絶縁体２７５ｂおよび絶縁体２７４ｂを第９の絶縁体と、絶縁体２７６ａを第１０の絶縁体と、絶縁体２７６ｂを第１１の絶縁体と、それぞれ呼称する場合がある。
【０１４５】
また、本明細書等において、酸化物２３０を、単に酸化物と呼称する場合がある。また、導電体２６０＿１を第１の導電体、導電体２６０＿２を第２の導電体と、導電体１３０ａを第３の導電体と、導電体１３０ｂを第４の導電体と、それぞれ呼称する場合がある。また、導電体２４０を配線と、それぞれ呼称する場合がある。
【０１４６】
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
【０１４７】
＜基板＞
半導体装置を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１４８】
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１４９】
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
【０１５０】
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０１５１】
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２１０、絶縁体２１４、絶縁体２２２、絶縁体２７０ａ、絶縁体２７０ｂ、絶縁体２７２ａおよび絶縁体２７２ｂとして、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０１５２】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１５３】
また、例えば、絶縁体２１０、絶縁体２１４、絶縁体２２２、絶縁体２７０ａ、絶縁体２７０ｂ、絶縁体２７２ａおよび絶縁体２７２ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体２１０、絶縁体２１４、絶縁体２２２、絶縁体２７０ａ、絶縁体２７０ｂ、絶縁体２７２ａおよび絶縁体２７２ｂは、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ましい。
【０１５４】
絶縁体２７４ａおよび絶縁体２７４ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体２７４ａおよび絶縁体２７４ｂとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
【０１５５】
絶縁体２２２、絶縁体２２４、絶縁体２５０ａ、絶縁体２５０ｂ、絶縁体２５２ａ、絶縁体２５２ｂ、絶縁体２７６ａおよび絶縁体２７６ｂは、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２２、絶縁体２２４、絶縁体２５０ａ、絶縁体２５０ｂ、絶縁体２５２ａおよび絶縁体２５２ｂは、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。また、絶縁体２５０ａおよび絶縁体２５０ｂは、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２５０ａおよび絶縁体２５０ｂにおいて、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物２３０＿１ｃおよび２３０＿２ｃと接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。また、例えば、絶縁体２５０ａおよび絶縁体２５０ｂにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物２３０＿１ｃおよび２３０＿２ｃと接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０１５６】
絶縁体２１２、絶縁体２１６、絶縁体２８０、絶縁体２７５ａ、および絶縁体２７５ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２８０、絶縁体２７５ａ、および絶縁体２７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２１６、絶縁体２８０、絶縁体２７５ａ、および絶縁体２７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０１５７】
＜導電体＞
導電体２０３＿１、導電体２０３＿２、導電体２０５＿１、導電体２０５＿２、導電体２６０＿１、導電体２６０＿２、導電体２４０、導電体１３０ａおよび導電体１３０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１５８】
また、特に、導電体２６０＿１および導電体２６０＿２として、酸化物２３０に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物２３０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
【０１５９】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１６０】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０１６１】
＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る半導体層および酸化物２３０に適用可能な金属酸化物について説明する。
【０１６２】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１６３】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１６４】
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１６５】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣと記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０１６６】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１６７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１６８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１６９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０１７０】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１７１】
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１７２】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１７３】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１７４】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１７５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０１７６】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１７７】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１７８】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１７９】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１８０】
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１８１】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１８２】
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１８３】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１８４】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１８５】
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１８６】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８７】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１８８】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８９】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１９０】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１９１】
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の作製方法を図７乃至図１８を用いて説明する。また、図７乃至図１８において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。
【０１９２】
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
【０１９３】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０１９４】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１９５】
また、ＡＬＤ法も、被処理物へのダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１９６】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１９７】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０１９８】
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
【０１９９】
次に絶縁体２１０上に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２０３＿１および導電体２０３＿２となる導電膜は、多層膜とすることができる。本実施の形態では、導電体２０３＿１および導電体２０３＿２となる導電膜としてタングステンを成膜する。
【０２００】
次に、リソグラフィー法を用いて、導電体２０３＿１および導電体２０３＿２となる導電膜を加工し、導電体２０３＿１および導電体２０３＿２を形成する。
【０２０１】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
【０２０２】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０３＿１および導電体２０３＿２となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０２０３】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極に同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０２０４】
次に、絶縁体２１０上、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１２となる絶縁膜を成膜する。絶縁体２１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
【０２０５】
ここで、絶縁体２１２となる絶縁膜の膜厚は、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚以上とすることが好ましい。例えば、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１とすると、絶縁体２１２となる絶縁膜の膜厚は、１以上３以下とする。本実施の形態では、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１５０ｎｍとし、絶縁体２１２となる絶縁膜の膜厚を３５０ｎｍとする。
【０２０６】
次に、絶縁体２１２となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１２となる絶縁膜の一部を除去し、導電体２０３＿１の表面および導電体２０３＿２の表面を露出させる。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２と、絶縁体２１２を形成することができる（図７参照。）。
【０２０７】
ここでは、上記と異なる導電体２０３＿１および導電体２０３＿２の形成方法について以下に説明する。
【０２０８】
絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２０９】
次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０２１０】
開口の形成後に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または上記導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２１１】
本実施の形態では、導電体２０３＿１および導電体２０３＿２となる導電膜として、多層構造とする。まず、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。このような金属窒化物を導電体２０３＿１および導電体２０３＿２となる導電膜の下層に用いることにより、後述する導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０３＿１および導電体２０３＿２から外に拡散するのを防ぐことができる。
【０２１２】
次に、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
【０２１３】
次に、ＣＭＰ処理を行うことで、導電体２０３＿１および導電体２０３＿２となる導電膜の上層、ならびに導電体２０３＿１および導電体２０３＿２となる導電膜の下層の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３＿１および導電体２０３＿２となる導電膜が残存する。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。以上が、導電体２０３＿１および導電体２０３＿２の異なる形成方法である。
【０２１４】
次に、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどのように銅が透過しにくい絶縁体を用いることにより、導電体２０３＿１および導電体２０３＿２に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
【０２１５】
次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
【０２１６】
次に、絶縁体２１４および絶縁体２１６に凹部を形成する。凹部とは、たとえば穴や開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
【０２１７】
凹部の形成後に、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜を成膜する。導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または上記導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２１８】
本実施の形態では、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
【０２１９】
次に、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜上に、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜を成膜する。導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２０】
本実施の形態では、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
【０２２１】
次に、ＣＭＰ処理を行うことで、絶縁体２１６上の導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜と、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜と、を除去する。その結果、凹部のみに、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜と、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜と、が残存することで上面が平坦な導電体２０５＿１および導電体２０５＿２を形成することができる（図７（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２２２】
次に、絶縁体２１６上、導電体２０５＿１上および導電体２０５＿２上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２３】
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２４】
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２５】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることにより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
【０２２６】
また、該加熱処理は、絶縁体２２０成膜後、絶縁体２２２の成膜後および絶縁体２２４の成膜後それぞれに行うこともできる。該加熱処理は、上記条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
【０２２７】
本実施の形態では、第１の加熱処理として、絶縁体２２４成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なった。
【０２２８】
次に、絶縁体２２４上に酸化膜２３０Ａと酸化膜２３０Ｂを順に成膜する（図７参照。）。なお、酸化膜２３０Ａと酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、酸化膜２３０Ａ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと、酸化膜２３０Ｂ、との界面近傍を清浄に保つことができる。
【０２２９】
酸化膜２３０Ａと酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２３０】
例えば、酸化膜２３０Ａと酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化膜２３０Ａと酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
【０２３１】
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。
【０２３２】
なお、酸化膜２３０Ａの成膜時にスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０２３３】
酸化膜２３０Ｂ成膜時にスパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下とすると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
【０２３４】
酸化膜２３０Ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ａに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜２３０Ａの成膜後に酸素ドープ処理を行ってもよい。
【０２３５】
本実施の形態では、酸化膜２３０Ａを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化膜２３０Ｂを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
【０２３６】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０２３７】
次に、酸化膜２３０Ａおよび酸化膜２３０Ｂを島状に加工して、酸化物２３０ａおよび酸化物２３０ｂを形成する。この時、酸化物２３０ａおよび酸化物２３０ｂと重ならない領域の絶縁体２２４がエッチングされて、絶縁体２２２の表面が露出することがある（図８参照。）。
【０２３８】
ここで、酸化物２３０は、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０の側面は、絶縁体２２２の上面に対し、略垂直であることが好ましい。酸化物２３０の側面が、絶縁体２２２の上面に対し、略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物２３０の側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
【０２３９】
また、酸化物２３０の側面と、酸化物２３０の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
【０２４０】
なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
【０２４１】
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【０２４２】
また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｂ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０Ａおよび酸化膜２３０Ｂのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜２３０Ａおよび酸化膜２３０Ｂのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０２４３】
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａおよび酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
【０２４４】
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
【０２４５】
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
【０２４６】
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。なお、第３の加熱処理は行わなくてもよい場合がある。本実施の形態では、第３の加熱処理は行わない。
【０２４７】
次に、絶縁体２２２、および酸化物２３０ｂの上に、酸化物２３０ｃとなる酸化膜を成膜し、加工することで酸化物２３０ｃを形成する（図９参照。）。
【０２４８】
酸化物２３０ｃとなる酸化膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２４９】
酸化物２３０ｃとなる酸化膜は、島状に加工し酸化物２３０ｃを形成してもよい。絶縁体２５０ａ、絶縁体２５０ｂ、導電体２６０＿１および導電体２６０＿２形成前に、酸化物２３０ｃとなる酸化膜を加工することで、後工程で形成される絶縁体２５０ａ、絶縁体２５０ｂ、導電体２６０＿１および導電体２６０＿２の下側に位置する酸化物２３０ｃとなる酸化膜の一部を除去することができる。これにより、隣り合うセルの酸化物２３０ｃとなる酸化膜が分離され、セル間のリークを防ぐことができ、好ましい。
【０２５０】
酸化物２３０ｃとなる酸化膜の加工は、ドライエッチングやウェットエッチングを用いることができる。
【０２５１】
次に、絶縁体２２２および酸化物２３０ｃの上に、絶縁膜２５０、絶縁膜２５２、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０および絶縁膜２７１を、順に成膜する（図９参照。）。
【０２５２】
絶縁膜２５０および絶縁膜２５２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁膜２５２を酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁膜２５０に酸素を添加することができる。
【０２５３】
ここで、第４の加熱処理を行うことができる。第４の加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜２５０中の水分濃度および水素濃度を低減させることができる。なお、第４の加熱処理は行わなくてもよい場合がある。
【０２５４】
導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２５５】
絶縁膜２７０および絶縁膜２７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜２７０は、ＡＬＤ法を用いて成膜することが好ましい。絶縁膜２７０を、ＡＬＤ法を用いて成膜することで、膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にすることができる。なお、絶縁膜２７０の成膜は省略することができる。
【０２５６】
また、絶縁膜２７１は、導電膜２６０Ａおよび導電膜２６０Ｂを加工する際のハードマスクとして用いることができる。また、絶縁膜２７１は、積層構造とすることができる。例えば、酸化窒化シリコンと、該酸化窒化シリコン上に窒化シリコンを配置してもよい。
【０２５７】
ここで、第５の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。なお、第５の加熱処理は行わなくてもよい場合がある。
【０２５８】
次に、リソグラフィー法を用いて、絶縁膜２７１をエッチングして、絶縁体２７１ａおよび絶縁体２７１ｂを形成する。次に、絶縁体２７１ａおよび絶縁体２７１ｂをハードマスクとして、絶縁膜２５０、絶縁膜２５２、導電膜２６０Ａ、導電膜２６０Ｂおよび絶縁膜２７０を、エッチングして、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａと、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂおよび絶縁体２７０ｂと、を形成する（図１０参照。）。
【０２５９】
ここで、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａの断面形状が、可能な限りテーパー形状を有しないことが好ましい。同様に絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂ、絶縁体２７０ｂの断面形状が、可能な限りテーパー形状を有しないことが好ましい。絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａの側面と、酸化物２３０の底面と、のなす角度は、８０度以上１００度以下が好ましい。同様に、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂ、絶縁体２７０ｂの側面と、酸化物２３０の底面と、のなす角度は、８０度以上１００度以下が好ましい。これにより、後の工程で絶縁体２７５ａおよび絶縁体２７４ａを形成する際、絶縁体２７５ａおよび絶縁体２７４ａを残存させやすくなる。同様に、絶縁体２７５ｂおよび絶縁体２７４ｂを形成する際、絶縁体２７５ｂおよび絶縁体２７４ｂを残存させやすくなる。
【０２６０】
また、該エッチングにより、酸化物２３０ｃの絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域の上部がエッチングされる場合がある。この場合、酸化物２３０ｃの絶縁体２５０ａおよび絶縁体２５０ｂと重なる領域の膜厚が、絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域の膜厚より厚くなる。
【０２６１】
次に、酸化物２３０ｃ、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａと、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２、絶縁体２７０ｂおよび絶縁体２７１ｂと、を覆って、絶縁膜２７２を成膜する。絶縁膜２７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜２７２としては、ＡＬＤ法によって、酸化アルミニウムを成膜する（図１１参照。）。
【０２６２】
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１および接合領域２３２を形成してもよい。ここで、酸化物２３０の絶縁体２５０ａおよび絶縁体２５０ｂと重なる領域には、当該イオンが到達することができないが、絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域は、当該イオンが達するので、自己整合的に領域２３１および接合領域２３２を形成することができる。また、絶縁膜２７２を介して上記の方法を行うことによって酸化物２３０への注入ダメージを低減することができる。
【０２６３】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０２６４】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０２６５】
次に、絶縁膜２７５を成膜する。絶縁膜２７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜２７５としては、ＣＶＤ法によって、酸化シリコンを成膜する（図１２参照。）。
【０２６６】
次に、絶縁膜２７５に異方性のエッチング処理を行うことで、酸化物２３０ｃ、絶縁膜２７２および絶縁膜２７５を加工し、酸化物２３０＿１ｃ、絶縁体２７２ａおよび絶縁体２７５ａと、酸化物２３０＿２ｃ、絶縁体２７２ｂおよび絶縁体２７５ｂと、を形成する。絶縁体２７５ａは、絶縁体２７２ａに接して形成され、絶縁体２７５ｂは、絶縁体２７２ｂに接して形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された、酸化物２３０ｃ、絶縁膜２７２および絶縁膜２７５を除去して、酸化物２３０＿１ｃ、酸化物２３０＿２ｃ、絶縁体２７５ａおよび絶縁体２７５ｂを自己整合的に形成することができる（図１３参照。）。
【０２６７】
次に、絶縁膜２７４を成膜する。絶縁膜２７４の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物２３０ｂの絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域２３１及び接合領域２３２を形成することができる。特に領域２３１は、上述のイオン注入によって形成された酸素欠損に加えて、絶縁膜２７４の成膜によっても酸素欠損を形成することができるので、よりキャリア密度を高くすることができる。絶縁膜２７４として、例えばＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコンを用いることができる。本実施の形態では、絶縁膜２７４として、窒化酸化シリコンを用いる。ここで、酸化物２３０ｂの絶縁体２７５ａおよび絶縁体２７５ｂと重なる領域においては、絶縁膜２７４と酸化物２３０ｂとが、接しないので、絶縁膜２７４の成膜によって、生ずる酸化物２３０ｂの酸素欠損と窒素または水素などの不純物元素との結合が過剰となることを抑制することができる（図１４参照。）。
【０２６８】
このように、本実施の形態に示す半導体装置の作製方法では、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、絶縁膜２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
【０２６９】
次に、絶縁膜２７４に異方性のエッチング処理を行って、絶縁体２７４ａおよび絶縁体２７４ｂと、を形成する。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された絶縁膜２７４を除去して、絶縁体２７４ａおよび絶縁体２７４ｂと、をそれぞれ自己整合的に形成することができる（図１５参照。）。
【０２７０】
次に絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜を成膜する。絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、容量素子１００ａおよび容量素子１００ｂの誘電体としての機能を有する。従って、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、誘電率の大きい絶縁膜を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることができる。
【０２７１】
また、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、積層構造であってもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。本実施の形態では、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜する。
【０２７２】
次に、導電体１３０ａおよび導電体１３０ｂとなる導電膜を成膜する。導電体１３０ａおよび導電体１３０ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
【０２７３】
次に、リソグラフィー法によって、導電体１３０ａおよび導電体１３０ｂとなる導電膜の一部をエッチングして、導電体１３０ａおよび導電体１３０ｂを形成する。また、連続して、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の一部もエッチングして、絶縁体２７６ａおよび絶縁体２７６ｂを形成してもよい。この時、導電体１３０ａおよび導電体１３０ｂとなる導電膜の一部のエッチングと、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の一部のエッチングと、で、適宜エッチングガスを切り替えてもよい（図１６参照。）。
【０２７４】
次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、酸化窒化シリコンを用いる。
【０２７５】
絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
【０２７６】
次に、絶縁体２８０に、酸化物２３０の領域２３１に達する開口を形成する（図１７参照。）。当該開口の形成は、リソグラフィー法を用いて行えばよい。ここで、導電体２４０が、絶縁体２７４ａおよび絶縁体２７４ｂの側面に接して設けられるように、当該開口を形成する。当該開口条件は、絶縁体２７４ａおよび絶縁体２７４ｂをほとんどエッチングしない条件、即ち絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度に比べて絶縁体２８０のエッチング速度が大きいことが好ましい。絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。この様な開口条件とすることで、開口部を領域２３１へ自己整合的に配置することができるので微細なトランジスタの作製ができる。また、リソグラフィー工程において、導電体２６０＿１および導電体２６０＿２と、開口と、のそれぞれの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
【０２７７】
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１へイオン注入を行ってもよい。開口以外は、絶縁体２８０によって酸化物２３０へイオンが到達することができない。即ち、自己整合的に開口へイオン注入することができる。このイオン注入によって、開口の領域２３１のキャリア密度をより高くすることができるので、導電体２４０と、領域２３１と、のコンタクト抵抗を低減することができる場合がある。
【０２７８】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０２７９】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０２８０】
次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８１】
次に、ＣＭＰ処理を行うことで、絶縁体２８０上の、導電体２４０となる導電膜を除去する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２４０を形成することができる（図１８参照。）。
【０２８２】
また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
【０２８３】
以上により、図１に示す、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置を作製することができる。
【０２８４】
＜半導体装置の変形例＞
上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置を挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２０に示すようにセル６００と、セル６００と同様の構成を有するセル６０１が容量部を介して接続されている構成としてもよい。なお、本明細書では、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有する半導体装置をセルと称する。トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、上述のトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂに係る記載を参酌することができる。
【０２８５】
図２０は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有するセル６００と、セル６００と同様の構成を有するセル６０１が容量部を介して接続されている断面図である。
【０２８６】
図２０に示すように、セル６００が有する容量素子１００ｂの他方の電極として機能する導電体１３０ｂは、セル６０１が有する容量素子の他方の電極をも兼ねる構成となっている。また、図示しないが、セル６００が有する容量素子１００ａの他方の電極として機能する導電体１３０ａが、セル６００の左側に隣接するセルの容量素子の他方の電極を兼ねている。セル６０１の右側のセルについても同様の構成となっている。つまりセルアレイを構成することができる。この様なセルアレイの構成とすることで、隣り合うセルの間隔を小さくすることができるので、セルアレイの投影面積を小さくすることができ、高集積化が可能となる。
【０２８７】
上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを形成することにより、セルの面積を低減し、半導体装置の微細化または高集積化を図ることができる。
【０２８８】
［セルアレイの構造］
ここで、本実施の形態のセルアレイの一例を、図２１に示す。例えば、図２０に示すセルの構成を、行列、またはマトリクス状に配置することで、セルアレイを構成することができる。
【０２８９】
図２１は、図２０に示すセルの構成を、マトリクス状に配置した一形態を示す回路図である。図２１に示すセルアレイでは、配線ＢＬが行方向に延伸され、配線ＷＬが列方向に延伸される。
【０２９０】
図２１に示すように、セルを構成するトランジスタ２００ａとトランジスタ２００ｂのソースおよびドレインの一方が共通の配線ＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的に接続する。また、当該配線ＢＬは、行方向に配置されたセル６００およびセル６０１が有するトランジスタ２００ａとトランジスタ２００ｂのソースおよびドレインの一方とも電気的に接続する。一方、セル６００を構成する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートは、それぞれ異なる配線ＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。また、これらの配線ＷＬは、列方向に配置されたセル６００が有する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートと、それぞれ電気的に接続する。
【０２９１】
例えば、図２１に示す、ＢＬ０２、ＷＬ０３、ＷＬ０４と接続されたセル６００では、図２１に示すように、導電体２４０がＢＬ０２と電気的に接続され、導電体２６０＿１がＷＬ０３と電気的に接続され、導電体２６０＿２がＷＬ０４と電気的に接続される。
【０２９２】
また、各セル６００およびセル６０１が有するトランジスタ２００ａおよびトランジスタ２００ｂには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。当該ＢＧはトランジスタ４００と接続されており、ＢＧに印加される電位は、トランジスタ４００によって制御することができる。また、セル６００が有する、容量素子１００ａの導電体１３０ａ、および容量素子１００ｂの導電体１３０ｂは、それぞれ、異なる配線ＰＬと電気的に接続する。
【０２９３】
また、図２１に示す回路図の配線ＷＬと酸化物２３０のレイアウトを示した模式図を、図２２に示す。図２２に示すように、酸化物２３０および配線ＷＬをマトリクス状に配置することで、図２１に示す回路図の半導体装置を形成することができる。ここで、配線ＢＬは、配線ＷＬおよび酸化物２３０とは異なる層に設けることが好ましい。
【０２９４】
また、図２２では、酸化物２３０の長辺が配線ＷＬの延伸方向と概略直交するように、酸化物２３０および配線ＷＬを設けたが、これに限られるものではない。例えば、図２３に示すように、酸化物２３０の長辺が配線ＷＬの延伸方向と直交せず、酸化物２３０の長辺が配線ＷＬの延伸方向に対して傾けて配置されるレイアウトにしてもよい。例えば、酸化物２３０の長辺と配線ＷＬのなす角が、２０°以上７０°以下、好ましくは３０°以上６０°以下になるように、酸化物２３０と配線ＷＬを設ければよい。
【０２９５】
このように酸化物２３０を傾けて配置することにより、セルアレイの専有面積を小さくすることができる。
【０２９６】
また、当該セルアレイを平面のみでなく積層する構成としてもよい。図２４にセルアレイをｎ＋１層積層する構成の断面図を示す。図２４に示すように、複数のセルアレイを積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。
【０２９７】
以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
【０２９８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２９９】
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図２５を用いて説明する。
【０３００】
［記憶装置１］
図２５（Ａ）に示す記憶装置は、トランジスタ２００ａ、容量素子１００ａ、トランジスタ２００ｂ、容量素子１００ｂ、およびトランジスタ３００と、を有している。図２５（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、およびトランジスタ３００のチャネル長方向の断面図である。図２５（Ｂ）は、図２５（Ａ）にＷ１−Ｗ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ３００近傍のトランジスタ３００のチャネル幅方向の断面図である。
【０３０１】
トランジスタ２００ａ、およびトランジスタ２００ｂは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００ａ、およびトランジスタ２００ｂは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
【０３０２】
図２５（Ａ）に示す記憶装置において、配線３００１はトランジスタ３００のソースおよびドレインの一方と電気的に接続され、配線３００２はトランジスタ３００のソースおよびドレインの他方と電気的に接続され、配線３００７はトランジスタ３００のゲートと電気的に接続されている。また、配線３００３はトランジスタ２００ａのソースおよびドレインの一方、およびトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続され、配線３００４ａはトランジスタ２００ａの第１のゲートと電気的に接続され、配線３００４ｂはトランジスタ２００ｂの第１のゲートと電気的に接続され、配線３００６ａはトランジスタ２００ａの第２のゲートと電気的に接続され、配線３００６ｂはトランジスタ２００ｂの第２のゲートと電気的に接続されている。また、配線３００５ａは容量素子１００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子１００ｂの電極の一方と電気的に接続されている。
【０３０３】
図２５（Ａ）に示す半導体装置は、後述するＤＯＳＲＡＭのような酸化物トランジスタを設けた記憶装置に適用することができる。トランジスタ２００ａ、およびトランジスタ２００ｂのオフ電流が小さく、ソースおよびドレインの他方（容量素子１００ａ、および容量素子１００ｂの電極の他方ということもできる。）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
【０３０４】
＜記憶装置１の構造＞
本発明の一態様の半導体装置は、図２５（Ａ）に示すようにトランジスタ３００、トランジスタ２００ａ、およびトランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有する。トランジスタ２００ａ、およびトランジスタ２００ｂはトランジスタ３００の上方に設けられ、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂは同じ層に配置される。なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、先の実施の形態を参酌することができる。
【０３０５】
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【０３０６】
トランジスタ３００は、図２５（Ｂ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【０３０７】
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０３０８】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０３０９】
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０３１０】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０３１１】
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０３１２】
なお、図２５（Ａ）に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３１３】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０３１４】
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０３１５】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０３１６】
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００ａ、およびトランジスタ２００ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０３１７】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０３１８】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。
【０３１９】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０３２０】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジスタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０３２１】
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０３２２】
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２５（Ａ）において、絶縁体３５０、絶縁体３５２および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３２３】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００ａ、およびトランジスタ２００ｂとは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００ａ、およびトランジスタ２００ｂへの水素の拡散を抑制することができる。
【０３２４】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０３２５】
上記において、導電体３５６を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【０３２６】
また、絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２５（Ａ）において、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層と、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体３６６、および導電体３７６は、プラグ、または配線としての機能を有する。また、絶縁体３６０乃至絶縁体３７４は、上述した絶縁体と同様の材料を用いて設けることができる。
【０３２７】
絶縁体３７４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられている。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０３２８】
絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００ａ、およびトランジスタ２００ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
【０３２９】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０３３０】
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０３３１】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００ａ、およびトランジスタ２００ｂへの混入を防止することができる。また、トランジスタ２００ａ、およびトランジスタ２００ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００ａ、およびトランジスタ２００ｂに対する保護膜として用いることに適している。
【０３３２】
また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０３３３】
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００ａやトランジスタ２００ｂを構成する導電体等が埋め込まれている。なお、導電体２１８は、トランジスタ２００ａ、およびトランジスタ２００ｂ、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３３４】
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００ａ、およびトランジスタ２００ｂとは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００ａ、およびトランジスタ２００ｂへの水素の拡散を抑制することができる。
【０３３５】
絶縁体２１２の上方には、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂが設けられている。なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構造は、先の実施の形態で説明したトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを用いればよい。また、図２５（Ａ）に示すトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３３６】
また、導電体２４０を導電体２１８と接するように設けることで、トランジスタ３００と接続される導電体２５３をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出すことができる。図２５（Ａ）においては、配線３００２をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出したが、これに限られることなく、配線３００１または配線３００７などをトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出す構成にしてもよい。
【０３３７】
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０３３８】
＜記憶装置２＞
図２６に示す半導体装置は、トランジスタ４００と、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する記憶装置である。以下に、記憶装置としての一形態を、図２６を用いて説明する。
【０３３９】
本実施の形態に示す半導体装置における、トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの接続関係の一例を示した回路図を図２６（Ａ）に示す。また、図２６（Ａ）に示す配線１００３から配線１０１０などを対応させた半導体装置の断面図を図２６（Ｂ）に示す。また、図２６（Ｂ）にＷ３−Ｗ４の一点鎖線で示す部位の断面図を図２６（Ｃ）に示す。図２６（Ｃ）は、トランジスタ４００のチャネル形成領域におけるチャネル幅方向の断面図である。
【０３４０】
図２６に示すように、トランジスタ２００ａは、ゲートが配線１００４ａと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ａのソース及びドレインの他方が容量素子１００ａの電極の一方を兼ねている。容量素子１００ａの電極の他方が配線１００５ａと電気的に接続される。トランジスタ２００ｂは、ゲートが配線１００４ｂと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ｂのソース及びドレインの他方が容量素子１００ｂの電極の一方を兼ねている。容量素子１００ｂの電極の他方が配線１００５ｂと電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、図２６（Ｂ）に示すように、トランジスタ２００ａの第２のゲートと、トランジスタ４００のソース、第１のゲート、および第２のゲートが、配線１００６ａ、配線１００６ｂ、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。
【０３４１】
ここで、配線１００４ａに電位を印加することで、トランジスタ２００ａのオン状態、オフ状態を制御することができる。トランジスタ２００ａをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ａを介して、容量素子１００ａに電荷を供給することができる。このとき、トランジスタ２００ａをオフ状態にすることで、容量素子１００ａに供給された電荷を保持することができる。また、配線１００５ａは、任意の電位を与えることで、容量結合によって、トランジスタ２００ａと容量素子１００ａの接続部分の電位を制御することができる。例えば、配線１００５ａに接地電位を与えると、上記電荷を保持しやすくなる。
【０３４２】
同様に配線１００４ｂに電位を印加することで、トランジスタ２００ｂのオン状態、オフ状態を制御することができる。トランジスタ２００ｂをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ｂを介して、容量素子１００ｂに電荷を供給することができる。このとき、トランジスタ２００ｂをオフ状態にすることで、容量素子１００ｂに供給された電荷を保持することができる。また、配線１００５ｂは、任意の電位を与えることで、容量結合によって、トランジスタ２００ｂと容量素子１００ｂの接続部分の電位を制御することができる。例えば、配線１００５ｂに接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートに負の電位を与え、トランジスタ２００ａおよびトランジスタ２００ｂのしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
【０３４３】
トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースとトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートとを接続する構成にすることで、配線１０１０によって、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲート電圧を制御することができる。トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートソース間の電圧、および第２のゲートソース間の電圧は、０Ｖになる。トランジスタ４００の第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さく、しきい値電圧がトランジスタ２００ａおよびトランジスタ２００ｂより大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を長時間維持することができる。
【０３４４】
さらに、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持することで、トランジスタ２００ａおよびトランジスタ２００ｂに電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。つまり、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００に電源供給をしなくても、容量素子１００ａおよび容量素子１００ｂに電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
【０３４５】
なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ４００、容量素子１００ａおよび容量素子１００ｂの接続関係は、図２６（Ａ）および図２６（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
【０３４６】
＜記憶装置２の構造＞
図２６（Ｂ）は、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００を有する記憶装置の断面図である。なお、図２６に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０３４７】
本発明の一態様の記憶装置は、図２６に示すようにトランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する。トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂは同じ層に配置される。
【０３４８】
なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂとしては、先の実施の形態、および図１で説明した半導体装置が有する容量素子及びトランジスタを用いればよい。なお、図２６に示す容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３４９】
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、導電体４６０と接する絶縁体４７０、および絶縁体４７２と、絶縁体４７０上の絶縁体４７１と、導電体４６０の側面に、絶縁体４７２を介して設けられた絶縁体４７５と、絶縁体４７５に接する絶縁体４７４と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体４２４（絶縁体４２４ａおよび絶縁体４２４ｂ）、絶縁体４５０、および絶縁体４５２と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する酸化物４３２ａ、および酸化物４３２ｂと、を有する。また、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）は、配線として機能する導電体４０３と、電気的に接続されている。
【０３５０】
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。絶縁体４２４は、絶縁体２２４と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。酸化物４３０ｃは、酸化物２３０＿１ｃおよび酸化物２３０＿２ｃと同じ層である。絶縁体４５０は、絶縁体２５０ａおよび絶縁体２５０ｂと、同じ層である。絶縁体４５２は、絶縁体２５２ａおよび絶縁体２５２ｂと、同じ層である。導電体４６０（導電体４６０ａ、および導電体４６０ｂ）は、導電体２６０＿１（導電体２６０＿１ａ、および導電体２６０＿１ｂ）と、同じ層である。また、絶縁体４７０は、絶縁体２７０ａおよび絶縁体２７０ｂと、同じ層である。また、絶縁体４７２は、絶縁体２７２ａおよび絶縁体２７２ｂと、同じ層である。絶縁体４７４は、絶縁体２７４ａおよび絶縁体２７４ｂと、同じ層である。絶縁体４７５は、絶縁体２７５ａおよび絶縁体２７５ｂと、同じ層である。
【０３５１】
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
【０３５２】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
【０３５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３５４】
（実施の形態３）
本実施の形態では、図２７および図２８を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。ＤＯＳＲＡＭとは、「Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
【０３５５】
ＤＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０３５６】
＜＜ＤＯＳＲＡＭ１４００＞＞
図２７にＤＯＳＲＡＭの構成例を示す。図２７に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
【０３５７】
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
【０３５８】
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
【０３５９】
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞−１４２５＜Ｎ−１＞を有する。図２８（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２８（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
【０３６０】
図２８（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合がある。
【０３６１】
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジスタＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａのゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に電気的に接続されている。
【０３６２】
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
【０３６３】
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、トランジスタＭＷ１ａとしてトランジスタ２００ａ、トランジスタＭＷ１ｂとしてトランジスタ２００ｂを用い、容量素子ＣＳ１ａとして容量素子１００ａを用い、容量素子ＣＳ１ｂとして容量素子１００ｂを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
【０３６４】
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
【０３６５】
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、第１端子、または第２端子に電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
【０３６６】
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞−１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
【０３６７】
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
【０３６８】
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部から入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
【０３６９】
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
【０３７０】
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
【０３７１】
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
【０３７２】
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
【０３７３】
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
【０３７４】
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
【０３７５】
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
【０３７６】
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
【０３７７】
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
【０３７８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３７９】
（実施の形態４）
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置であって、半導体装置は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の容量素子および配線を有し、第１のトランジスタは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第２の導電体上の第３の絶縁体と、第２の絶縁体、第２の導電体、及び第３の絶縁体に接する、第４の絶縁体と、第４の絶縁体に接する、第５の絶縁体と、を有し、第１の酸化物および第１の絶縁体には、第１の導電体の一部と重なる第１の開口が設けられ、第２の酸化物は、第１の開口を介して第１の導電体と電気的に接続され、第２のトランジスタは、第３の導電体と、第３の導電体上の第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第６の絶縁体と、第６の絶縁体上の第４の導電体と、第４の導電体上の第７の絶縁体と、第６の絶縁体、第４の導電体、及び第７の絶縁体に接する、第８の絶縁体と、第８の絶縁体に接する第９の絶縁体と、を有する。
【０３８０】
第１の酸化物および第１の絶縁体には、第３の導電体の一部と重なる第２の開口が設けられ、第２の酸化物は、第２の開口を介して第３の導電体と電気的に接続され、第１の容量素子は、第２の酸化物と、第２の酸化物のチャネル長方向の一方の側面および第２の酸化物の上面の一部と接する第１０の絶縁体と、第１０の絶縁体と接する第５の導電体と、を有し、第２の容量素子は、第２の酸化物と、第２の酸化物のチャネル長方向の一方の側面および第２の酸化物の上面の一部と接する第１１の絶縁体と、第１１の絶縁体と接する第６の導電体と、を有する。
【０３８１】
第２の酸化物は、第２の絶縁体及び第６の絶縁体と重なる第１の領域と、第４の絶縁体及び第８の絶縁体と重なる第２の領域と、第２の領域に接する第３の領域とを有し、配線は、第５の絶縁体及び第９の絶縁体と接し、且つ第３の領域と電気的に接続される。
【０３８２】
本発明の一態様では、複数のトランジスタと、複数の容量素子と、配線との接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
【０３８３】
より詳細には図面を用いて説明を行う。
【０３８４】
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例について説明する。
【０３８５】
図２９（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の上面図である。また、図２９（Ｂ）は、図２９（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル長方向の断面図でもある。また、図２９（Ｃ）は、図２９（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図でもある。また、図２９（Ｄ）は、図２９（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図である。図２９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図３０は、図２９の各構成要素に符号を付した図面である。
【０３８６】
本発明の一態様の半導体装置は、図３０に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂと、層間膜として機能する絶縁体２０１、絶縁体２１０、絶縁体２１２および絶縁体２８０を有する。また、トランジスタ２００ａと電気的に接続し、配線として機能する導電体２０４＿１、導電体２０３＿１と、トランジスタ２００ｂと電気的に接続し、配線として機能する導電体２０４＿２、導電体２０３＿２と、プラグとして機能する導電体２４０と、を有する。
【０３８７】
なお、導電体２０４＿１、導電体２０３＿１は、絶縁体２１２に埋め込まれるように形成される。ここで、導電体２０４＿１の上面の高さおよび導電体２０３＿１の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、導電体２０４＿１および導電体２０３＿１は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０４＿１および導電体２０３＿１を２層以上の多層膜構造としてもよい。
【０３８８】
また、導電体２０４＿２および導電体２０３＿２も導電体２０４＿１および導電体２０３＿１と同様に、絶縁体２１２に埋め込まれるように形成される。ここで、導電体２０４＿２の上面の高さおよび導電体２０３＿２の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、導電体２０４＿２および導電体２０３＿２は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０４＿２および導電体２０３＿２を２層以上の多層膜構造としてもよい。
【０３８９】
［トランジスタ２００ａおよびトランジスタ２００ｂ］
図３０のように、トランジスタ２００ａは、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０６＿１および導電体２０５＿１と、導電体２０６＿１の上、導電体２０５＿１の上および絶縁体２１６の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物５３０（酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃ）と、酸化物５３０の上に配置された酸化物５３０＿ｄ１と、酸化物５３０＿ｄ１の上に配置された絶縁体２５０ａと、絶縁体２５０ａの上に配置された絶縁体２５２ａと、絶縁体２５２ａの上に配置された導電体２６０＿１と、導電体２６０＿１の上に配置された絶縁体２７０ａと、絶縁体２７０ａの上に配置された絶縁体２７１ａと、少なくとも酸化物５３０＿ｄ１の上面、絶縁体２５０ａの側面、絶縁体２５２ａの側面、導電体２６０＿１の側面および絶縁体２７０ａの側面に接して配置された絶縁体２７２ａと、少なくとも絶縁体２７２ａに接して配置された絶縁体２７５ａと、少なくとも酸化物５３０の上面、絶縁体２７５ａの側面に接して配置された絶縁体２７４ａと、を有する。
【０３９０】
また、図３０のように、トランジスタ２００ｂは、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０６＿２および導電体２０５＿２と、導電体２０６＿２の上、導電体２０５＿２の上および絶縁体２１６の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物５３０（酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃ）と、酸化物５３０の上に配置された酸化物５３０＿ｄ２と、酸化物５３０＿ｄ２の上に配置された絶縁体２５０ｂと、絶縁体２５０ｂの上に配置された絶縁体２５２ｂと、絶縁体２５２ｂの上に配置された導電体２６０＿２と、導電体２６０＿２の上に配置された絶縁体２７０ｂと、絶縁体２７０ｂの上に配置された絶縁体２７１ｂと、少なくとも酸化物５３０＿ｄ２の上面、絶縁体２５０ｂの側面、絶縁体２５２ｂの側面、導電体２６０＿２の側面および絶縁体２７０ｂの側面に接して配置された絶縁体２７２ｂと、少なくとも絶縁体２７２ｂに接して配置された絶縁体２７５ｂと、少なくとも酸化物５３０の上面、絶縁体２７５ｂの側面に接して配置された絶縁体２７４ｂと、を有する。
【０３９１】
尚、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃをまとめて酸化物５３０という場合がある。なお、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂまたは酸化物５３０ｃのみを設ける構成にしてもよい。また、例えば、２層、または４層以上の積層構造としてもよい。
【０３９２】
なお、上述のようにトランジスタ２００ａと、トランジスタ２００ｂと、は同様の構成を有している。従って、以下では、特にことわりが無い限りトランジスタ２００ｂについては、トランジスタ２００ａの説明を参酌することができる。つまり、トランジスタ２００ａの導電体２０６＿１、導電体２０５＿１、酸化物５３０＿ｄ１、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａ、絶縁体２７１ａ、絶縁体２７２ａ、絶縁体２７５ａおよび絶縁体２７４ａは、それぞれトランジスタ２００ｂの導電体２０６＿２、導電体２０５＿２、酸化物５３０＿ｄ２、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２、絶縁体２７０ｂ、絶縁体２７１ｂ、絶縁体２７２ｂ、絶縁体２７５ｂおよび絶縁体２７４ｂに対応する。
【０３９３】
ここで、図３０（Ｂ）における、トランジスタ２００ａのチャネル近傍の領域の拡大図を図３３に示す。
【０３９４】
図３３に示すように、酸化物５３０は、トランジスタ２００ａのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、接合領域２３２（接合領域２３２ａ、および接合領域２３２ｂ）と、を有する。
【０３９５】
なお、本明細書等において、領域２３４を第１の領域と呼称する場合がある。また、接合領域２３２を第２の領域と呼称する場合がある。また、領域２３１を第３の領域と呼称する場合がある。
【０３９６】
ソース領域またはドレイン領域として機能する領域２３１は、共にキャリア密度が高い低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、キャリア密度が低い領域である。また、接合領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりもキャリア密度が低く、チャネル形成領域として機能する領域２３４よりもキャリア密度が高い領域である。すなわち接合領域２３２は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）としての機能を有する。
【０３９７】
接合領域２３２を設けることで、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができる。
【０３９８】
また、接合領域２３２は、ゲート電極として機能する導電体２６０＿１と重なる、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する場合がある。
【０３９９】
なお、領域２３１は、絶縁体２７４ａと接することが好ましい。また、領域２３１は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が接合領域２３２、および領域２３４よりも大きいことが好ましい。
【０４００】
接合領域２３２は、絶縁体２７２ａと重畳する領域を有する。接合領域２３２は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも大きいことが好ましい。一方、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１よりも、小さいことが好ましい。
【０４０１】
領域２３４は、導電体２６０＿１と重畳する。領域２３４は、接合領域２３２ａ、および接合領域２３２ｂとの間に配置しており、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１、および接合領域２３２より、小さいことが好ましい。
【０４０２】
また、酸化物５３０において、領域２３１、接合領域２３２および領域２３４の境界は明確に検出できない場合がある。各領域内で検出されるインジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、領域２３１から接合領域２３２へ、領域２３４に近い領域であるほど、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
【０４０３】
また、図３３では、領域２３４、領域２３１および接合領域２３２が、酸化物５３０ｃに形成されているが、これに限られることなく、例えばこれらの領域は酸化物５３０ｂにも形成されていてもよい。また、図では、各領域の境界を、酸化物５３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。
【０４０４】
なお、トランジスタ２００ａにおいて、酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０４０５】
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。チャネル形成領域に酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。
【０４０６】
特に、酸化物５３０＿ｄ１と、ゲート絶縁膜として機能する絶縁体２５０ａとの界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、または信頼性が悪くなる場合がある。
【０４０７】
そこで、酸化物５３０の領域２３４と重なる絶縁体２５０ａが化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう）を含むことが好ましい。つまり、絶縁体２５０ａが有する過剰酸素が、領域２３４へと拡散することで、領域２３４中の酸素欠損を低減することができる。
【０４０８】
また、絶縁体２５０ａの側面と接する絶縁体２７２ａを設けることが好ましい。例えば、絶縁体２７２ａは、酸素原子、酸素分子などの少なくとも一の拡散を抑制する機能を有する（上記酸素原子、酸素分子などの少なくとも一が透過しにくい）絶縁性材料を用いることが好ましい。絶縁体２７２ａが、酸素の拡散を抑制する機能を有することで、絶縁体２５０ａの酸素は絶縁体２７４ａ側へ拡散することなく、効率よく領域２３４へ供給される。また、絶縁体２７２ａは、水または水素などの不純物が低減されている絶縁体であることが好ましい。また、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体であることが好ましい。この様な機能を有することで、水または水素などの不純物が、領域２３４へ混入することを防ぐことが出来る。以上により、酸化物５３０＿ｄ１と、絶縁体２５０ａとの界面における酸素欠損の形成が抑制され、トランジスタ２００ａの信頼性を向上させることができる。
【０４０９】
さらに、トランジスタ２００ａは、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いた絶縁体である。また、酸素原子、酸素分子などの少なくとも一の拡散を抑制する機能を有する（上記酸素原子、酸素分子などの少なくとも一が透過しにくい）絶縁性材料を用いることが好ましい。
【０４１０】
以下では、本発明の一態様に係るトランジスタ２００ａおよびトランジスタ２００ｂを有する半導体装置の詳細な構成について説明する。なお、以下においてもトランジスタ２００ｂの構成については、トランジスタ２００ａを参酌することができる。
【０４１１】
トランジスタ２００ａの第２のゲート電極として機能する導電体２０５＿１は、酸化物５３０および導電体２６０＿１と重なるように配置する。
【０４１２】
ここで、導電体２０５＿１は、酸化物５３０における領域２３４よりも、チャネル幅方向の長さが大きくなるように設けるとよい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体２０５＿１と、導電体２６０＿１とは、絶縁体を介して重畳していることが好ましい。
【０４１３】
ここで、導電体２６０＿１は、トランジスタ２００ａの第１のゲート電極として機能する場合がある。また、導電体２０５＿１は、トランジスタ２００ａの第２のゲート電極として機能する場合がある。導電体２０５＿１に印加する電位は、導電体２６０＿１に印加する電位と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、導電体２０５＿１に印加する電位を、導電体２６０＿１に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００ａのしきい値電圧を制御することができる。特に、導電体２０５＿１に負の電位を印加することにより、トランジスタ２００ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。従って、導電体２６０＿１に印加する電圧が０Ｖのときのドレイン電流を小さくすることができる。
【０４１４】
また、図３０（Ａ）に示すように、導電体２０５＿１は、酸化物５３０、および導電体２６０＿１と重なるように配置する。ここで、酸化物５３０のチャネル幅方向（Ｗ長方向）と交わる端部よりも外側の領域においても、導電体２０５＿１は、導電体２６０＿１と、重畳するように配置することが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体２０５＿１と、導電体２６０＿１とは、絶縁体を介して重畳していることが好ましい。
【０４１５】
上記構成を有することで、導電体２６０＿１、および導電体２０５＿１に電位を印加した場合、導電体２６０＿１から生じる電界と、導電体２０５＿１から生じる電界と、がつながることで、閉回路を形成し、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
【０４１６】
つまり、第１のゲート電極としての機能を有する導電体２６０＿１の電界と、第２のゲート電極としての機能を有する導電体２０５＿１の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０４１７】
導電体２６０＿１は、チャネル幅方向に延伸されて配置されている。また、導電体２６０＿１は、第１のゲートとして機能でき、導電体２０５＿１は、第２のゲートとして機能できる。第２のゲートの電位は、第１のゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、第２のゲートの電位を第１のゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０４１８】
導電体２０３＿１は、導電体２６０＿１と同様にチャネル幅方向に延伸されており、導電体２０５＿１、すなわち第２のゲートに電位を印加する配線として機能する。ここで、第２のゲートの配線として機能する導電体２０３＿１の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体２０５＿１を設けることにより、導電体２０３＿１と導電体２６０＿１の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体２０３＿１と導電体２６０＿１の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体２０３＿１と導電体２６０＿１の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３＿１と導電体２６０＿１の間の絶縁耐圧を高めることで、トランジスタ２００ａの信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体２０３＿１の延伸方向はこれに限られず、例えば、トランジスタ２００ａのチャネル長方向に延伸されてもよい。
【０４１９】
導電体２０６＿１および導電体２０５＿１は、絶縁体２１４および絶縁体２１６の開口に埋め込まれるように形成され、導電体２０６＿１の上面の高さおよび導電体２０５＿１の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００ａでは、導電体２０６＿１および導電体２０５＿１を積層する構成としてもよい。
【０４２０】
ここで、導電体２０６＿１および導電体２０５＿１を積層構造とした場合、導電体２０６＿１の下層および導電体２０５＿１の下層は、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体２０６＿１および導電体２０５＿１を通じて上層に拡散するのを抑制することができる。なお、導電体２０６＿１の下層および導電体２０５＿１の下層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素原子、酸素分子などの少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合、該導電性材料は同様の機能を有することが好ましい。導電体２０６＿１の下層および導電体２０５＿１の下層が酸素の透過を抑制する機能を持つことにより、導電体２０６＿１の上層および導電体２０５＿１の上層が酸化して導電率が低下することを防ぐことができる。
【０４２１】
また、導電体２０６＿１の上層および導電体２０５＿１の上層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体２０６＿１の上層および導電体２０５＿１の上層は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０４２２】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、および酸化物５３０ａは、開口を有している。また、酸化物５３０ｂは、上記開口を介して導電体２０６＿１と電気的に接続している。酸化物５３０ｂと、導電体２０６＿１とが、酸化物５３０ａを介さずに接続する構成とすることで、直列抵抗及び接触抵抗を低減することが可能となる。このような構成により、電気特性の良好な半導体装置が得られる。より具体的には、オン電流の向上したトランジスタ、および当該トランジスタを用いた半導体装置が得られる。
【０４２３】
絶縁体２１４および絶縁体２２２は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４および絶縁体２２２は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用い、絶縁体２２２として酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４および絶縁体２２２より上層に拡散するのを抑制することができる。なお、絶縁体２１４および絶縁体２２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。
【０４２４】
また、絶縁体２１４および絶縁体２２２は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
【０４２５】
また、絶縁体２２２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、絶縁体２２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【０４２６】
絶縁体２５０ａは、トランジスタ２００ａの第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、トランジスタ２００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ２００ａでは、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
【０４２７】
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０４２８】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０４２９】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０４３０】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０４３１】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０４３２】
ここで、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂおよび酸化物５３０ｃに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂおよび酸化物５３０ｃに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂおよび酸化物５３０ｃに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【０４３３】
以上のような金属酸化物を酸化物５３０ａとして用いて、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂおよび酸化物５３０ｃの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａの電子親和力が、酸化物５３０ｂおよび酸化物５３０ｃの電子親和力より小さいことが好ましい。
【０４３４】
ここで、酸化物５３０ａと、酸化物５３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと、酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０４３５】
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０４３６】
このとき、キャリアの主たる経路は酸化物５３０ｂおよび酸化物５３０ｃに形成されるナローギャップ部分となる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０４３７】
電子親和力または伝導帯下端のエネルギー準位Ｅｃは、図１９に示すように、真空準位Ｅｖａｃと価電子帯上端のエネルギー準位Ｅｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
【０４３８】
また、図３０（Ｂ）に示すように、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａからなる構造体は、その側面が絶縁体２２２の上面に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３１に示すように、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａからなる構造体の側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
【０４３９】
絶縁体２７２ａは、少なくとも酸化物５３０＿ｄ１、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、および絶縁体２７０ａの側面に接して設けられる。また、絶縁体２７５ａは、絶縁体２７２ａに接して設けられる。絶縁体２７２ａとなる絶縁体は、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、被覆性に優れ、ピンホールなどの欠陥の少ない絶縁体を成膜することができる。これにより、絶縁体２７２ａの膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下で形成することができる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、絶縁体２７２ａは、炭素などの不純物を含む場合がある。例えば、絶縁体２５２ａとなる絶縁体がスパッタリング法で形成され、絶縁体２７２ａとなる絶縁体がＡＬＤ法で形成される場合、絶縁体２７２ａとなる絶縁体および絶縁体２５２ａとなる絶縁体として酸化アルミニウムを成膜しても、絶縁体２７２ａに含まれる炭素などの不純物が絶縁体２５２ａより多い場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【０４４０】
また、絶縁体２７２ａとなる絶縁体は、スパッタリング法を用いて成膜してもよい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７２ａとなる絶縁体の成膜時に酸化物５３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）（登録商標）と呼ぶことができる。
【０４４１】
酸化物５３０の領域２３１および接合領域２３２は、絶縁体２７４ａとなる絶縁体の成膜によって添加された不純物元素によって形成される。従って、絶縁体２７４ａとなる絶縁体は、水素および窒素の少なくとも一方を有することが好ましい。また、絶縁体２７４ａとなる絶縁体は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２７４ａとなる絶縁体として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。
【０４４２】
酸化物５３０の領域２３１および接合領域２３２の形成は、上記の方法のほかに、または、上記の方法に加えて、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いてもよい。該方法は、絶縁体２７２ａとなる絶縁体の成膜後に行うのが好ましい。絶縁体２７２ａとなる絶縁体を介して上記の方法を行うことによって酸化物５３０への注入ダメージを低減することができる。
【０４４３】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０４４４】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０４４５】
トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体２７２ａおよび絶縁体２７５ａを設けることにより、酸化物５３０の領域２３４の幅を確保することができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。
【０４４６】
ここで、絶縁体２７０ａおよび絶縁体２７２ａは、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、絶縁体２５０ａ中の酸素が外部に拡散することを防ぐことができる。また、絶縁体２５０ａの端部などから酸化物５３０に水素、水などの不純物が混入するのを抑制することができる。
【０４４７】
絶縁体２７０ａおよび絶縁体２７２ａを設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０＿１の上面と側面および絶縁体２５０ａの側面を覆うことができる。これにより、導電体２６０＿１の酸化、導電体２６０＿１および絶縁体２５０ａを介して、水または水素などの不純物が酸化物５３０に混入することを抑制することができる。従って、絶縁体２７０ａおよび絶縁体２７２ａは、ゲート電極およびゲート絶縁膜を保護するバリアとしての機能を有する。
【０４４８】
絶縁体２７５ａは、絶縁体２７５ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体２７５ａは、絶縁体２７２ａに接して形成される。
【０４４９】
絶縁体２７４ａは、絶縁体２７４ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体２７４ａは、酸化物５３０の上面、絶縁体２７５ａの側面に接する部分を残存するように形成される。
【０４５０】
また、半導体装置は、トランジスタ２００ａおよびトランジスタ２００ｂを覆う様に絶縁体２８０を設けることが好ましい。絶縁体２８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０４５１】
絶縁体２８０の開口は、絶縁体２８０の開口の内壁が絶縁体２７４ａおよび絶縁体２７４ｂの側面に接するように形成する。このように形成するには、絶縁体２８０の開口時に絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度が、絶縁体２８０のエッチング速度に比べて著しく小さい開口条件とすることが好ましい。絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。このように開口することで、自己整合的に開口を形成することができ、開口と、ゲート電極と、の間隔を小さく設計することができるので、半導体装置の高集積化が可能となる。
【０４５２】
該開口形成後に、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いた処理を行うことによって、酸化物５３０に低抵抗領域を形成してもよい。
【０４５３】
ここで、絶縁体２８０の開口の内壁に接するように導電体２４０が形成される。当該開口の底部の少なくとも一部には酸化物５３０の領域２３１が位置しており、導電体２４０は、領域２３１と接する。
【０４５４】
導電体２４０は、トランジスタ２００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ２００ｂのソース電極またはドレイン電極の一方としての機能も有する。この様な構成とすることで、隣接するトランジスタ２００ａと、トランジスタ２００ｂと、の間隔を小さくすることができるため、トランジスタを高密度に配置することが可能となり半導体装置の高集積化が可能となる。
【０４５５】
また、図３２は、図２９（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル幅方向の導電体２４０と、酸化物５３０と、が接する領域の断面図である。
【０４５６】
図３２（Ａ）は、導電体２４０と、酸化物５３０と、が接する領域が、酸化物５３０の上面であり、酸化物５３０のチャネル幅方向における幅より小さい一例を示している。導電体２４０と、酸化物５３０と、が接する領域は、図３２（Ａ）の一例に限らず、例えば、図３２（Ｂ）に示すように、酸化物５３０の上面および酸化物５３０の側面と接する領域を有していてもよい。図３２（Ｂ）は、導電体２４０と、酸化物５３０のＡ７側の側面と接する領域の一例を示しているが、導電体２４０と、酸化物５３０のＡ８側の側面と接する領域を有してもよい。このような構成とすることで、導電体２４０と、酸化物５３０と、が接する領域の面積を大きくすることができることがあり、導電体２４０と、酸化物５３０と、のコンタクト抵抗を低くすることができて好ましい。また、例えば、図３２（Ｃ）に示すように、導電体２４０と、酸化物５３０と、が接する領域が、酸化物５３０の上面および酸化物５３０のＡ７側およびＡ８側の両側面であってもよい。つまり、導電体２４０と、酸化物５３０とが接する領域が鞍のような断面形状を有する（鞍面コンタクトと呼ぶことができる）。このような構成とすることで、導電体２４０と、酸化物５３０と、が接する領域の面積を大きくすることができるので、導電体２４０と、酸化物５３０と、のコンタクト抵抗を低減することができて、より好ましい。
【０４５７】
また、図３０（Ｂ）に示すように、トランジスタ２００ａは、導電体２６０＿１と、導電体２４０と、の間に寄生容量が形成される。同様に、トランジスタ２００ｂは、導電体２６０＿２と、導電体２４０と、の間に寄生容量が形成される。
【０４５８】
トランジスタ２００ａに絶縁体２７５ａを設け、トランジスタ２００ｂに、絶縁体２７５ｂを設けることで、それぞれの寄生容量を低減することができる。絶縁体２７５ａおよび絶縁体２７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンおよび窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ２００ａおよびトランジスタ２００ｂを高速に動作することができる。
【０４５９】
導電体２４０は、導電体２０５＿１と同様の材料を用いることができる。また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
【０４６０】
［容量素子１００ａおよび容量素子１００ｂ］
図３０に示すように、容量素子１００ａは、トランジスタ２００ａと共通の構造を有する構成である。また、容量素子１００ｂは、トランジスタ２００ｂと共通の構造を有する構成である。なお、トランジスタ２００ａの説明と同様に、容量素子１００ａと、容量素子１００ｂと、は同様の構成を有している。従って、以下では、特にことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌することができる。本実施の形態では、トランジスタ２００ａの酸化物５３０に設けられた領域２３１ａの一部を、容量素子１００ａの電極の一方として機能する容量素子１００ａの例について示す。
【０４６１】
容量素子１００ａは、酸化物５３０の領域２３１ａの一部、絶縁体２７６ａ、絶縁体２７６ａ上の導電体１３０ａを有する。さらに、導電体１３０ａの少なくとも一部が領域２３１ａの一部と重なるように配置されることが好ましい。
【０４６２】
酸化物５３０の領域２３１ａの一部は、容量素子１００ａの電極の一方として機能し、導電体１３０ａは容量素子１００ａの電極の他方として機能する。すなわち、領域２３１ａは、トランジスタ２００ａのソースまたはドレインの一方としての機能と、容量素子１００ａの電極の一方としての機能を兼ねている。絶縁体２７６ａの一部は、容量素子１００ａの誘電体として機能する。
【０４６３】
絶縁体２７６ａは、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体２７６ａは、積層構造であってもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００ａとすることができる。
【０４６４】
ここで、トランジスタ２００ａの第１のゲート電極として機能する導電体２６０＿１の側面には、絶縁体２７２ａおよび絶縁体２７５ａが設けられている。導電体２６０＿１と導電体１３０ａの間に絶縁体２７２ａおよび絶縁体２７５ａが設けられることで、導電体２６０＿１と導電体１３０ａの間の寄生容量を低減することができる。
【０４６５】
導電体１３０ａは、積層構造であってもよい。例えば、導電体１３０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体１３０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
【０４６６】
以上のように、本発明の一態様の半導体装置は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを同じ層に配置することが可能な構成となっている。この様な構成とすることで、半導体装置は、高密度にトランジスタおよび容量素子を配置することができるので、高集積化することができる。
【０４６７】
なお、本実施の形態において、絶縁体２２０、絶縁体２２２、及び絶縁体２２４を第１の絶縁体と呼称する場合がある。また、絶縁体２５０ａおよび絶縁体２５２ａを第２の絶縁体と、絶縁体２５０ｂおよび絶縁体２５２ｂを第６の絶縁体と、それぞれ呼称する場合がある。絶縁体２７０ａおよび絶縁体２７１ａを第３の絶縁体と、絶縁体２７０ｂ及び絶縁体２７１ｂを第７の絶縁体と、それぞれ呼称する場合がある。絶縁体２７２ａを第４の絶縁体と、絶縁体２７２ｂを第８の絶縁体と、それぞれ呼称する場合がある。絶縁体２７５ａおよび絶縁体２７４ａを第５の絶縁体と、絶縁体２７５ｂおよび絶縁体２７４ｂを第９の絶縁体と、絶縁体２７６ａを第１０の絶縁体と、絶縁体２７６ｂを第１１の絶縁体と、それぞれ呼称する場合がある。
【０４６８】
また、本実施の形態において、酸化物５３０を、単に酸化物と呼称する場合がある。また、酸化物５３０ａを第１の酸化物、酸化物５３０ｂおよび５３０ｃを第２の酸化物と、それぞれ呼称する場合がある。また、導電体２０６＿１を第１の導電体、導電体２６０＿１を第２の導電体、導電体２０６＿２を第３の導電体、導電体２６０＿２を第４の導電体と、導電体１３０ａを第５の導電体と、導電体１３０ｂを第６の導電体と、それぞれ呼称する場合がある。また、導電体２４０を配線と、それぞれ呼称する場合がある。
【０４６９】
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
【０４７０】
＜導電体＞
導電体２０４＿１、導電体２０４＿２、導電体２０３＿１、導電体２０３＿２、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１、導電体２０５＿２、導電体２６０＿１、導電体２６０＿２、導電体２４０、導電体１３０ａおよび導電体１３０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０４７１】
その他の構成材料については、実施の形態１の半導体装置の構成材料の説明を参酌することができる。
【０４７２】
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の作製方法を図３４乃至図５０を用いて説明する。また、図３４乃至図５０において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、各図の（Ｄ）は、各図の（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図である。
【０４７３】
まず、基板（図示しない）を準備し、当該基板上に絶縁体２０１を成膜する。絶縁体２０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
【０４７４】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０４７５】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０４７６】
また、ＡＬＤ法も、被処理物へのダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０４７７】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０４７８】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０４７９】
次に絶縁体２０１上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長法、分子線エピタキシー法、パルスレーザ堆積法またはＡＬＤ法などを用いて行うことができる。
【０４８０】
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
【０４８１】
次に、絶縁体２１０上に、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜は、多層膜とすることができる。本実施の形態では、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜としてタングステンを成膜する。
【０４８２】
次に、リソグラフィー法を用いて、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜を加工し、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２を形成する。
【０４８３】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
【０４８４】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０４８５】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極に同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０４８６】
次に、絶縁体２１０上、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１２となる絶縁膜を成膜する。絶縁体２１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
【０４８７】
ここで、絶縁体２１２となる絶縁膜の膜厚は、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚以上とすることが好ましい。例えば、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１とすると、絶縁体２１２となる絶縁膜の膜厚は、１以上３以下とする。本実施の形態では、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１５０ｎｍとし、絶縁体２１２となる絶縁膜の膜厚を３５０ｎｍとする。
【０４８８】
次に、絶縁体２１２となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１２となる絶縁膜の一部を除去し、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１の表面および導電体２０３＿２の表面を露出させる。これにより、上面が平坦な、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２と、絶縁体２１２を形成することができる（図３４参照。）。
【０４８９】
ここでは、上記と異なる導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２の形成方法について以下に説明する。
【０４９０】
絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０４９１】
次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０４９２】
開口の形成後に、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または上記導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０４９３】
本実施の形態では、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜として、多層構造とする。まず、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。このような金属窒化物を導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の下層に用いることにより、後述する導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２から外に拡散するのを防ぐことができる。
【０４９４】
次に、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
【０４９５】
次に、ＣＭＰ処理を行うことで、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の上層、ならびに導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜の下層の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２となる導電膜が残存する。これにより、上面が平坦な、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。以上が、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１および導電体２０３＿２の異なる形成方法である。
【０４９６】
次に、導電体２０４＿１、導電体２０４＿２、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどのように銅が透過しにくい絶縁体を用いることにより、導電体２０３＿１および導電体２０３＿２に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
【０４９７】
次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
【０４９８】
次に、絶縁体２１４および絶縁体２１６に凹部を形成する。凹部とは、たとえば穴や開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
【０４９９】
凹部の形成後に、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜を成膜する。導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または上記導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５００】
本実施の形態では、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の下層膜として、スパッタリング法によって窒化タンタルを成膜する。
【０５０１】
次に、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の下層膜上に、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の上層膜となる導電膜を成膜する。導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の上層膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５０２】
本実施の形態では、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜の上層膜となる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
【０５０３】
次に、ＣＭＰ処理を行うことで、絶縁体２１６上の導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜を除去する。その結果、凹部のみに、導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２となる導電膜が残存することで上面が平坦な導電体２０６＿１、導電体２０６＿２、導電体２０５＿１および導電体２０５＿２を形成することができる（図３４（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０５０４】
次に、絶縁体２１６上、導電体２０５＿１上および導電体２０５＿２上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５０５】
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５０６】
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５０７】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることにより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
【０５０８】
また、加熱処理は、絶縁体２２０成膜後、絶縁体２２２の成膜後および絶縁体２２４の成膜後それぞれに行うこともできる。加熱処理は、上記条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
【０５０９】
本実施の形態では、第１の加熱処理として、絶縁体２２４成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なった。
【０５１０】
次に、絶縁体２２４上に、酸化物５３０ａとなる酸化膜５３０Ａを形成する。
【０５１１】
酸化膜５３０Ａの形成はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５１２】
例えば、酸化膜５３０Ａをスパッタリング法によって形成する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって形成する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
【０５１３】
特に、酸化膜５３０Ａの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。なお、酸化膜５３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０５１４】
本実施の形態では、酸化膜５３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて形成する。なお、酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物５３０に求める特性に合わせて形成するとよい。
【０５１５】
次に、リソグラフィー法を用いて、絶縁体２２０、絶縁体２２２、絶縁体２２４、および酸化膜５３０Ａに、導電体２０６＿１および導電体２０６＿２へ到達する開口を形成する。まず、酸化膜５３０Ａ上にマスクを形成する。開口の形成に用いるマスクは、レジストマスクでもよいし、ハードマスクでもよい（図３５参照）。
【０５１６】
次に、マスクを用いて、絶縁体２２０、絶縁体２２２、絶縁体２２４、および酸化膜５３０Ａを加工し、導電体２０６＿１の表面および導電体２０６＿２の表面を露出することで、開口が形成される。該加工は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。なお、絶縁体２２０、絶縁体２２２、及び絶縁体２２４は、酸化膜５３０Ａを介して加工される。詳述すると、導電体２０６＿１の表面の一部および導電体２０６＿２の表面の一部を露出させる際に、酸化膜５３０Ａ上にレジストマスクやハードマスクなどからなるマスクを形成し、その後、絶縁体２２０、絶縁体２２２、絶縁体２２４、および酸化膜５３０Ａを加工する。すなわち、ゲート絶縁膜として機能する絶縁体（絶縁体２２０、絶縁体２２２、および絶縁体２２４）の表面にマスクが形成されない。したがって、ゲート絶縁膜として機能する絶縁体の表面に、マスクが付着しないため、レジストマスク等に含まれる不純物、ハードマスクに含まれる成分、およびマスク除去に用いる薬液やプラズマに含まれる成分によるゲート絶縁膜の汚染やダメージを抑制できる。このようなプロセスにより、信頼性の高い半導体装置の作製方法を提供できる。
【０５１７】
次に、酸化膜５３０Ａ上に酸化膜５３０Ｂ、および酸化膜５３０Ｃを成膜する。このとき、酸化膜５３０Ｂ、および酸化膜５３０Ｃは上記開口内部にも形成され、当該開口を介して導電体２０６＿１および導電体２０６＿２と電気的に接続する。酸化膜５３０Ｂ、および酸化膜５３０Ｃと、導電体２０６＿１および導電体２０６＿２とが、酸化膜５３０Ａを介さずに接続する構成とすることで、直列抵抗及び接触抵抗を低減することが可能となる。このような構成により、電気特性の良好な半導体装置が得られる。より具体的には、オン電流の向上したトランジスタ、および当該トランジスタを用いた半導体装置が得られる（図３６参照。）。
【０５１８】
酸化膜５３０Ｂと酸化膜５３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５１９】
酸化膜５３０Ｂおよび酸化膜５３０Ｃの成膜は大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、酸化膜５３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜５３０Ｂと、酸化膜５３０Ｃ、との界面近傍を清浄に保つことができる。
【０５２０】
例えば、酸化膜５３０Ｂと酸化膜５３０Ｃをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化膜５３０Ｂと酸化膜５３０Ｃをスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
【０５２１】
酸化膜５３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
【０５２２】
本実施の形態では、酸化膜５３０Ｂを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて成膜し、酸化膜５３０Ｃを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
【０５２３】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化膜５３０Ａおよび酸化膜５３０Ｂ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０５２４】
次に、酸化膜５３０Ａ、酸化膜５３０Ｂおよび酸化膜５３０Ｃを島状に加工して、酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃを形成する。この時、酸化物５３０ａおよび酸化物５３０ｂと重ならない領域の絶縁体２２４がエッチングされて、絶縁体２２２の表面が露出することがある（図３７参照。）。
【０５２５】
ここで、酸化物５３０は、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物５３０の側面は、絶縁体２２２の上面に対し、略垂直であることが好ましい。酸化物５３０の側面が、絶縁体２２２の上面に対し、略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物５３０の側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物５３０の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
【０５２６】
また、酸化物５３０の側面と、酸化物５３０の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（ラウンド状ともいう）。湾曲面は、例えば、酸化物５３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
【０５２７】
なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
【０５２８】
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【０５２９】
また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜５３０Ｃ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜５３０Ａ、酸化膜５３０Ｂおよび酸化膜５３０Ｃのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜５３０Ａ、酸化膜５３０Ｂおよび酸化膜５３０Ｃのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０５３０】
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物５３０ａ、酸化物５３０ｂおよび酸化物５３０ｃなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
【０５３１】
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
【０５３２】
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
【０５３３】
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。なお、第３の加熱処理は行わなくてもよい場合がある。本実施の形態では、第３の加熱処理は行わない。
【０５３４】
次に、絶縁体２２２、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの上に、酸化物５３０＿ｄ１および酸化物５３０＿ｄ２となる酸化膜５３０Ｄを成膜する（図３８参照。）。
【０５３５】
酸化膜５３０Ｄの形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。酸化物５３０＿ｄ１および酸化物５３０＿ｄ２に求める特性に合わせて、酸化膜５３０Ａ、酸化膜５３０Ｂ、または酸化膜５３０Ｃと同様の成膜方法を用いて、酸化膜５３０Ｄを成膜すればよい。本実施の形態では、酸化膜５３０Ｄとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
【０５３６】
酸化膜５３０Ｄは、図３９に示すように、島状に加工してもよい。絶縁体２５０ａ、絶縁体２５０ｂ、導電体２６０＿１および導電体２６０＿２形成前に、酸化膜５３０Ｄを加工することで、後工程で形成される絶縁体２５０ａおよび絶縁体２５０ｂ、導電体２６０＿１および導電体２６０＿２の下側に位置する酸化膜５３０Ｄの一部を除去することができる。これにより、隣り合うセル６００の酸化膜５３０Ｄが分離され、セル６００間の酸化膜５３０Ｄを介したリークを防ぐことができ、好ましい。
【０５３７】
酸化膜５３０Ｄの加工は、ドライエッチングやウェットエッチングを用いることができる。酸化膜５３０Ａ、酸化膜５３０Ｂ、および酸化膜５３０Ｃの加工に用いた方法を用いてもよい。
【０５３８】
次に、絶縁体２２２および酸化膜５３０Ｄの上に、絶縁膜２５０、絶縁膜２５２、導電膜２６０（導電膜２６０Ａ、および導電膜２６０Ｂ）、絶縁膜２７０および絶縁膜２７１を、順に成膜する（図４０参照。）。
【０５３９】
絶縁膜２５０および絶縁膜２５２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁膜２５２を酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁膜２５０に酸素を添加することができる。
【０５４０】
ここで、第４の加熱処理を行うことができる。第４の加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜２５０中の水分濃度および水素濃度を低減させることができる。なお、第４の加熱処理は行わなくてもよい場合がある。
【０５４１】
導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５４２】
絶縁膜２７０および絶縁膜２７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜２７０は、ＡＬＤ法を用いて成膜することが好ましい。絶縁膜２７０を、ＡＬＤ法を用いて成膜することで、膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にすることができる。なお、絶縁膜２７０の成膜は省略することができる。
【０５４３】
また、絶縁膜２７１は、導電膜２６０Ａおよび導電膜２６０Ｂを加工する際のハードマスクとして用いることができる。また、絶縁膜２７１は、積層構造とすることができる。例えば、酸化窒化シリコンと、該酸化窒化シリコン上に窒化シリコンを配置してもよい。
【０５４４】
ここで、第５の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。なお、第５の加熱処理は行わなくてもよい場合がある。
【０５４５】
次に、リソグラフィー法を用いて、絶縁膜２７１をエッチングして、絶縁体２７１ａおよび絶縁体２７１ｂを形成する。次に、絶縁体２７１ａおよび絶縁体２７１ｂをハードマスクとして、絶縁膜２５０、絶縁膜２５２、導電膜２６０Ａ、導電膜２６０Ｂおよび絶縁膜２７０を、エッチングして、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａと、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂおよび絶縁体２７０ｂと、を形成する。（図４１参照。）。
【０５４６】
ここで、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａの断面形状が、可能な限りテーパー形状を有しないことが好ましい。同様に絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂ、絶縁体２７０ｂの断面形状が、可能な限りテーパー形状を有しないことが好ましい。絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１ａ、導電体２６０＿１ｂおよび絶縁体２７０ａの側面と、酸化物５３０の底面と、のなす角度は、８０度以上１００度以下が好ましい。同様に、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２ａ、導電体２６０＿２ｂ、絶縁体２７０ｂの側面と、酸化物５３０の底面と、のなす角度は、８０度以上１００度以下が好ましい。これにより、後の工程で絶縁体２７５ａおよび絶縁体２７４ａを形成する際、絶縁体２７５ａおよび絶縁体２７４ａを残存させやすくなる。同様に、絶縁体２７５ｂおよび絶縁体２７４ｂを形成する際、絶縁体２７５ｂおよび絶縁体２７４ｂを残存させやすくなる。
【０５４７】
また、該エッチングにより、酸化膜５３０Ｄの絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域の上部がエッチングされる場合がある。この場合、酸化膜５３０Ｄの絶縁体２５０ａおよび絶縁体２５０ｂと重なる領域の膜厚が、絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域の膜厚より厚くなる。
【０５４８】
次に、酸化膜５３０Ｄ、絶縁体２５０ａ、絶縁体２５２ａ、導電体２６０＿１、絶縁体２７０ａおよび絶縁体２７１ａと、絶縁体２５０ｂ、絶縁体２５２ｂ、導電体２６０＿２、絶縁体２７０ｂおよび絶縁体２７１ｂと、を覆って、絶縁膜２７２を成膜する。絶縁膜２７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜２７２としては、ＡＬＤ法によって、酸化アルミニウムを成膜する（図４２参照。）。
【０５４９】
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１および接合領域２３２を形成してもよい。ここで、酸化物５３０の絶縁体２５０ａおよび絶縁体２５０ｂと重なる領域には、当該イオンが到達することができないが、絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域は、当該イオンが達するので、自己整合的に領域２３１および接合領域２３２を形成することができる。また、絶縁膜２７２を介して上記の方法を行うことによって酸化物５３０への注入ダメージを低減することができる。
【０５５０】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０５５１】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０５５２】
次に、絶縁膜２７５を成膜する。絶縁膜２７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜２７５としては、ＣＶＤ法によって、酸化シリコンを成膜する（図４３参照。）。
【０５５３】
次に、絶縁膜２７５に異方性のエッチング処理を行うことで、酸化膜５３０Ｄ、絶縁膜２７２および絶縁膜２７５を加工し、酸化物５３０＿ｄ１、絶縁体２７２ａおよび絶縁体２７５ａと、酸化物５３０＿ｄ２、絶縁体２７２ｂおよび絶縁体２７５ｂと、を形成する。絶縁体２７５ａは、絶縁体２７２ａに接して形成され、絶縁体２７５ｂは、絶縁体２７２ｂに接して形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された、酸化膜５３０Ｄ、絶縁膜２７２および絶縁膜２７５を除去して、絶縁体２７５ａおよび絶縁体２７５ｂを自己整合的に形成することができる。このとき酸化物５３０の側面の一部に接して酸化物２７７が形成されることがある（図４４参照。）。
【０５５４】
次に、絶縁膜２７４を成膜する。絶縁膜２７４の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物５３０ｃの絶縁体２５０ａおよび絶縁体２５０ｂと重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域２３１及び接合領域２３２を形成することができる。特に領域２３１は、上述のイオン注入によって形成された酸素欠損に加えて、絶縁膜２７４の成膜によっても酸素欠損を形成することができるので、よりキャリア密度を高くすることができる。絶縁膜２７４として、例えばＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコンを用いることができる。本実施の形態では、絶縁膜２７４として、窒化酸化シリコンを用いる。ここで、酸化物５３０ｃの絶縁体２７５ａおよび絶縁体２７５ｂと重なる領域においては、絶縁膜２７４と酸化物５３０ｃとが、接しないので、絶縁膜２７４の成膜によって、生ずる酸化物５３０ｃの酸素欠損と窒素または水素などの不純物元素との結合が過剰となることを抑制することができる（図４５参照。）。
【０５５５】
このように、本実施の形態に示す半導体装置の作製方法では、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、絶縁膜２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
【０５５６】
次に、絶縁膜２７４に異方性のエッチング処理を行って、絶縁体２７４ａおよび絶縁体２７４ｂと、を形成する。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された絶縁膜２７４を除去して、絶縁体２７４ａおよび絶縁体２７４ｂと、をそれぞれ自己整合的に形成することができる（図４６参照。）。
【０５５７】
次に絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜を成膜する。絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、容量素子１００ａおよび容量素子１００ｂの誘電体としての機能を有する。従って、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、誘電率の大きい絶縁膜を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることができる。
【０５５８】
また、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜は、積層構造であってもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。本実施の形態では、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜する。
【０５５９】
次に、導電体１３０ａおよび導電体１３０ｂとなる導電膜を成膜する。導電体１３０ａおよび導電体１３０ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
【０５６０】
次に、リソグラフィー法によって、導電体１３０ａおよび導電体１３０ｂとなる導電膜の一部をエッチングして、導電体１３０ａおよび導電体１３０ｂを形成する。また、連続して、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の一部もエッチングして、絶縁体２７６ａおよび絶縁体２７６ｂを形成してもよい。この時、導電体１３０ａおよび導電体１３０ｂとなる導電膜の一部のエッチングと、絶縁体２７６ａおよび絶縁体２７６ｂとなる絶縁膜の一部のエッチングと、で、適宜エッチングガスを切り替えてもよい（図４７参照。）。
【０５６１】
次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、酸化窒化シリコンを用いる（図４８参照）。
【０５６２】
絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
【０５６３】
次に、絶縁体２８０に、酸化物５３０の領域２３１に達する開口を形成する（図４９参照。）。当該開口の形成は、リソグラフィー法を用いて行えばよい。ここで、導電体２４０が、絶縁体２７４ａおよび絶縁体２７４ｂの側面に接して設けられるように、当該開口を形成する。当該開口条件は、絶縁体２７４ａおよび絶縁体２７４ｂをほとんどエッチングしない条件、即ち絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度に比べて絶縁体２８０のエッチング速度が大きいことが好ましい。絶縁体２７４ａおよび絶縁体２７４ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。この様な開口条件とすることで、開口部を領域２３１へ自己整合的に配置することができるので微細なトランジスタの作製ができる。また、リソグラフィー工程において、導電体２６０＿１および導電体２６０＿２と、開口と、のそれぞれの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
【０５６４】
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１へイオン注入を行ってもよい。開口以外は、絶縁体２８０によって酸化物２３０へイオンが到達することができない。即ち、自己整合的に開口へイオン注入することができる。このイオン注入によって、開口の領域２３１のキャリア密度をより高くすることができるので、導電体２４０と、領域２３１と、のコンタクト抵抗を低減することができる場合がある。
【０５６５】
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
【０５６６】
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
【０５６７】
次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０５６８】
次に、ＣＭＰ処理を行うことで、絶縁体２８０上の、導電体２４０となる導電膜を除去する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２４０を形成することができる（図５０参照。）。
【０５６９】
また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
【０５７０】
以上により、図２９に示す、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置を作製することができる。
【０５７１】
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図５１および図５２を用いて説明する。
【０５７２】
［記憶装置１］
図５１に示す記憶装置は、セル６００ａ、セル６００ｂおよびセル６００ｃを有する。セル６００ａは、トランジスタ２００ａ、容量素子１００ａおよびトランジスタ３００ａを有し、セル６００ｂは、トランジスタ２００ｂ、容量素子１００ｂおよびトランジスタ３００ｂを有し、セル６００ｃは、トランジスタ２００ｃ、容量素子１００ｃおよびトランジスタ３００ｃを有する。
図５１は、トランジスタのチャネル長方向の断面図である。図５２は、図５１にＷ１−Ｗ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ３００ｂ近傍のトランジスタ３００ｂのチャネル幅方向の断面図である。
【０５７３】
トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ２００ｃは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ２００ｃは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
【０５７４】
図５１に示す記憶装置において、配線１００１はトランジスタ３００ａのソースおよびドレインの一方と電気的に接続され、配線１００２はトランジスタ３００ａのソースおよびドレインの他方と電気的に接続され、配線１００３はトランジスタ２００ａのソースおよびドレインの一方、およびトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００ａの第１のゲートと電気的に接続され、配線１００６はトランジスタ２００ａの第２のゲートと電気的に接続されている。また、配線１００５は容量素子１００ａの電極の一方と電気的に接続されている。
【０５７５】
図５１に示す記憶装置は、トランジスタ３００ａ、トランジスタ３００ｂおよびトランジスタ３００ｃのゲートの電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。以下に、セル６００ａを一例として説明する。
【０５７６】
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００ａが導通状態となる電位にして、トランジスタ２００ａを導通状態とする。これにより、配線１００３の電位が、トランジスタ３００ａのゲート、および容量素子１００ａの電極の一方と電気的に接続するノードＳＮに与えられる。即ち、トランジスタ３００ａのゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００ａが非導通状態となる電位にして、トランジスタ２００ａを非導通状態とすることにより、ノードＳＮに電荷が保持される（保持）。
【０５７７】
トランジスタ２００ａのオフ電流が小さい場合、ノードＳＮの電荷は長期間にわたって保持される。
【０５７８】
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＳＮに保持された電荷量に応じた電位をとる。これは、トランジスタ３００ａをｎチャネル型とすると、トランジスタ３００ａのゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００ａのゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００ａを「導通状態」とするために必要な配線１００５の電位をいうものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＳＮに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＳＮにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００ａは「導通状態」となる。一方、ノードＳＮにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００ａは「非導通状態」のままである。このため、配線１００２の電位を判別することで、ノードＳＮに保持されている情報を読み出すことができる。
【０５７９】
＜記憶装置１の構造＞
本発明の一態様の記憶装置は、図５１に示すように、セル６００ａ、セル６００ｂおよびセル６００ｃを有する。セル６００ａは、トランジスタ２００ａ、容量素子１００ａおよびトランジスタ３００ａを有し、セル６００ｂは、トランジスタ２００ｂ、容量素子１００ｂおよびトランジスタ３００ｂを有し、セル６００ｃは、トランジスタ２００ｃ、容量素子１００ｃおよびトランジスタ３００ｃを有する。図５１は、トランジスタのチャネル長方向の断面図である。図５２は、図５１にＷ１−Ｗ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ３００ｂ近傍のトランジスタ３００ｂのチャネル幅方向の断面図である。なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、先の実施の形態を参酌することができる。
【０５８０】
トランジスタ３００（トランジスタ３００ａ、トランジスタ３００ｂおよびトランジスタ３００ｃ）、は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【０５８１】
トランジスタ３００は、図５２に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【０５８２】
本実施の形態では、トランジスタ３００を、ｎチャネル型として説明しているが、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０５８３】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０５８４】
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０５８５】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０５８６】
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０５８７】
なお、図５１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０５８８】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０５８９】
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０５９０】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０５９１】
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００（トランジスタ２００ａ、トランジスタ２００ｂ、およびトランジスタ２００ｃ）が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０５９２】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０５９３】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。
【０５９４】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０５９５】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジスタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０５９６】
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０５９７】
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図５１において、絶縁体３５０、絶縁体３５２および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０５９８】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０５９９】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０６００】
上記において、導電体３５６を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【０６０１】
また、絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５１において、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層と、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体３６６、および導電体３７６は、プラグ、または配線としての機能を有する。また、絶縁体３６０乃至絶縁体３７４は、上述した絶縁体と同様の材料を用いて設けることができる。
【０６０２】
絶縁体３７４上には絶縁体３８０、絶縁体３８２および絶縁体３８４が、順に積層して設けられている。絶縁体３８０、絶縁体３８２および絶縁体３８４のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。また、絶縁体３８０、絶縁体３８２および絶縁体３８４には、導電体２８６が形成されている。導電体２８６は、プラグ、または配線としての機能を有する。なお導電体２８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０６０３】
また、絶縁体３８４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられている。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０６０４】
絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
【０６０５】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０６０６】
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０６０７】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０６０８】
また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０６０９】
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する導電体及びトランジスタ２００を構成する導電体等が埋め込まれている。トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する導電体は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０６１０】
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０６１１】
絶縁体２１２の上方には、トランジスタ２００、容量素子１００（容量素子１００ａ、容量素子１００ｂおよび容量素子１００ｃ）が設けられている。なお、トランジスタ２００、容量素子１００の構造は、先の実施の形態で説明したトランジスタ２００および容量素子１００を用いればよい。また、図５１に示すトランジスタ２００および容量素子１００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０６１２】
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０６１３】
＜記憶装置２の構造＞
図５３（Ａ）は、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００を有する記憶装置の断面図である。なお、図５３に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０６１４】
本発明の一態様の記憶装置は、図５３（Ａ）に示すようにトランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する。トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂは同じ層に配置される。
【０６１５】
なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂとしては、先の実施の形態、および図２９で説明した半導体装置が有する容量及びトランジスタを用いればよい。なお、図５３に示す容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを平面のみでなく積層する構成としてもよい。図５４にトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂをｎ＋１層積層する構成の断面図を示す。図５４に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを複数積層することにより、記憶装置の専有面積を増やすことなく、記憶装置を集積して配置することができる。つまり、３Ｄ構造の記憶装置とすることができる。
【０６１６】
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０と、第２のゲート電極として機能する導電体４０５と、導電体４６０と接する絶縁体４７０、および絶縁体４７２と、絶縁体４７０上の絶縁体４７１と、導電体４６０の側面に、絶縁体４７２を介して設けられた絶縁体４７５と、絶縁体４７５に接する絶縁体４７４と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体４５０、および絶縁体４５２と、絶縁体４２４（絶縁体４２４ａおよび絶縁体４２４ｂ）と、チャネルが形成される領域を有する酸化物４３０ｄと、ソースまたはドレインの一方として機能する酸化物４３１ｂ、および酸化物４３１ｃと、ソースまたはドレインの他方として機能する酸化物４３２ｂ、および酸化物４３２ｃと、を有する。また、第２のゲート電極として機能する導電体４０５は、配線として機能する導電体４０３と、電気的に接続されている。
【０６１７】
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。絶縁体４２４は、絶縁体２２４と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物５３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物５３０ｂと、同じ層であり、酸化物４３１ｃ、および酸化物４３２ｃは、酸化物５３０ｃと、同じ層である。酸化物４３０ｄは、酸化物５３０ｄ（酸化物５３０＿ｄ１および酸化物５３０＿ｄ２）と同じ層である。絶縁体４５０は、絶縁体２５０ａおよび絶縁体２５０ｂと、同じ層である。絶縁体４５２は、絶縁体２５２ａおよび絶縁体２５２ｂと、同じ層である。導電体４６０は、導電体２６０＿１および導電体２６０＿２と、同じ層である。また、絶縁体４７０は、絶縁体２７０ａおよび絶縁体２７０ｂと、同じ層である。また、絶縁体４７２は、絶縁体２７２ａおよび絶縁体２７２ｂと、同じ層である。絶縁体４７４は、絶縁体２７４ａおよび絶縁体２７４ｂと、同じ層である。絶縁体４７５は、絶縁体２７５ａおよび絶縁体２７５ｂと、同じ層である。
【０６１８】
トランジスタ４００の活性層として機能する酸化物４３０ｄは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
【０６１９】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
【０６２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０６２１】
（実施の形態６）
本実施の形態では、図５５乃至図６２を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭ（登録商標）について説明する。ＮＯＳＲＡＭとは「Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。
【０６２２】
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０６２３】
＜＜ＮＯＳＲＡＭ＞＞
図５５にＮＯＳＲＡＭの構成例を示す。図５５に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、読み出し回路１６７０を有する。
【０６２４】
メモリセルアレイ１６１０は、図５６（Ａ）に示すような、複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬを有する。ワード線ＷＷＬは書き込みワード線として、ワード線ＲＷＬは読み出しワード線として機能する。また、ビット線ＷＢＬは書き込みビット線として、ビット線ＲＢＬは読み出しビット線として機能する。ここで、ワード線ＷＷＬとビット線ＷＢＬは互いに垂直に交わるように、伸長して設けられることが好ましい。また、ワード線ＲＷＬとビット線ＲＢＬは互いに垂直に交わるように、伸長して設けられることが好ましい。なお、メモリセル１６１１は、メモリセル１６１１ａおよびメモリセル１６１１ｂを有する。
【０６２５】
ＮＯＳＲＡＭ１６００は、メモリセル１６１１ａおよびメモリセル１６１１ｂにそれぞれ、２値のデータを記憶する構成にしてもよいし、多値のデータを記憶する構成にしてもよい。例えば、ＮＯＳＲＡＭ１６００を、メモリセル１６１１ａおよびメモリセル１６１１ｂに、６ビット（６４値）ずつデータを記憶する構成にした場合、１つのメモリセル１６１１で１２ビット（６４×６４値）のデータを記憶させることができる。メモリセル１６１１ａおよびメモリセル１６１１ｂにそれぞれ、多値のデータを記憶する場合、列ドライバ１６６０に、デジタルデータをアナログ電圧に変換するＤＡＣ（デジタル−アナログ変換回路）を設けることが好ましい。また、読み出し回路１６７０に、アナログ電圧をデジタルデータに変換するＡＤＣ（アナログ−デジタル変換回路）を設けることが好ましい。
【０６２６】
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡの書き込み、データＲＤＡの読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および読み出し回路１６７０の制御信号を生成する。
【０６２７】
行ドライバ１６５０は、アクセスするメモリセル行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。ワード線ドライバ１６５２は、ワード線ＷＷＬおよびワード線ＲＷＬを選択する機能等を有する。なお、メモリセル行とは、同じワード線ＷＷＬ（またはワード線ＲＷＬ）に接続された複数のメモリセルのことを指す。
【０６２８】
列ドライバ１６６０は、ビット線ＷＢＬごとにメモリセル列を駆動する。列ドライバ１６６０は、列デコーダ１６６１および書き込みドライバ１６６２を有する。書き込みドライバ１６６２は、ビット線ＷＢＬを選択する機能、選択されたビット線ＷＢＬに書き込み電圧を入力する機能等を有する。なお、メモリセル列とは、同じビット線ＷＢＬ（またはワード線ＲＢＬ）に接続された複数のメモリセルのことを指す。
【０６２９】
読み出し回路１６７０は、ビット線ＲＢＬをプリチャージする機能、ビット線ＲＢＬを電気的に浮遊状態にする機能、ソース線ＳＬに電位を与える機能等を有する。読み出し回路１６７０には、ビット線ＲＢＬの電位と参照電位を比較してデータを出力するセンスアンプ回路、出力されるデータを保持する出力バッファ等を有する。
【０６３０】
なお、本実施の形態に示す、行ドライバ１６５０、列ドライバ１６６０、および読み出し回路１６７０の構成は、上記に限定されるものではない。メモリセルアレイ１６１０の構成または駆動方法などに応じて、これらのドライバおよび当該ドライバに接続される配線の配置を変更してもよいし、これらのドライバおよび当該ドライバに接続される配線の有する機能を変更または追加してもよい。例えば、上記のビット線ＷＢＬが有する機能の一部を、ソース線ＳＬに有せしめる構成にしてもよい。
【０６３１】
＜メモリセル＞
図５６（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は上記実施の形態に示すように、２Ｔ型のゲインセルである、メモリセル１６１１ａおよびメモリセル１６１１ｂを有する。ただし、上記実施の形態では、ソース電極またはドレイン電極のいずれかを共通で用いる２つのＯＳトランジスタを含むセルとしたが、本実施の形態では、容量素子の電極の一方を共通で用いる２つの容量素子を含むメモリセルとする。メモリセル１６１１は、ワード線ＷＷＬａ、ＷＷＬｂ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬａ、ＲＢＬｂ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。図５６（Ａ）において、メモリセル１６１１ａまたはメモリセル１６１１ｂのいずれかに接続する配線、または回路素子の符号については、ａまたはｂの符号を付して表す。
【０６３２】
メモリセル１６１１ａは、ノードＳＮａ、ＯＳトランジスタＭＯ６１ａ、トランジスタＭＰ６１ａ、容量素子Ｃ６１ａを有する。また、メモリセル１６１１ｂは、ノードＳＮｂ、ＯＳトランジスタＭＯ６１ｂ、トランジスタＭＰ６１ｂ、容量素子Ｃ６１ｂを有する。
【０６３３】
メモリセル１６１１ａにおいて、トランジスタＭＰ６１ａのゲートと、ＯＳトランジスタＭＯ６１ａのソースおよびドレインの一方と、容量素子Ｃ６１ａの電極の一方とは、ノードＳＮａにおいて電気的に接続されている。また、ビット線ＷＢＬとＯＳトランジスタＭＯ６１ａのソースおよびドレインの他方とは、電気的に接続されている。また、ワード線ＷＷＬａと、ＯＳトランジスタＭＯ６１ａのゲートとは、電気的に接続されている。また、配線ＢＧＬと、ＯＳトランジスタＭＯ６１ａのボトムゲートとは、電気的に接続されている。また、配線ＲＢＬａと、トランジスタＭＰ６１ａのドレインとは、電気的に接続されている。また、配線ＳＬと、トランジスタＭＰ６１ａのソースとは、電気的に接続されている。そして、ワード線ＲＷＬと、容量素子Ｃ６１ａの電極の他方は電気的に接続されている。
【０６３４】
メモリセル１６１１ｂは、ワード線ＲＷＬを対称の軸として、メモリセル１６１１ａと対称的に設けることができる。よって、メモリセル１６１１ｂにおいて、トランジスタＭＰ６１ｂのゲートと、ＯＳトランジスタＭＯ６１ｂのソースおよびドレインの一方と、容量素子Ｃ６１ｂの電極の一方とは、ノードＳＮｂにおいて電気的に接続されている。また、ビット線ＷＢＬとＯＳトランジスタＭＯ６１ｂのソースおよびドレインの他方とは、電気的に接続されている。また、ワード線ＷＷＬｂと、ＯＳトランジスタＭＯ６１ｂのゲートとは、電気的に接続されている。また、配線ＢＧＬと、ＯＳトランジスタＭＯ６１ｂのボトムゲートとは、電気的に接続されている。また、配線ＲＢＬｂと、トランジスタＭＰ６１ｂのドレインとは、電気的に接続されている。また、配線ＳＬと、トランジスタＭＰ６１ｂのソースとは、電気的に接続されている。そして、ワード線ＲＷＬと、容量素子Ｃ６１ｂの電極の他方は電気的に接続されている。
【０６３５】
ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂは書き込みトランジスタである。トランジスタＭＰ６１ａ、ＭＰ６１ｂは読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１ａ、Ｃ６１ｂはノードＳＮａおよびノードＳＮｂの電圧を保持するための保持容量である。ノードＳＮａ、ＳＮｂはデータの保持ノードであり、ノードＳＮａはトランジスタＭＰ６１ａのゲートに相当し、ノードＳＮｂはトランジスタＭＰ６１ｂのゲートに相当する。
【０６３６】
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１ａおよびＯＳトランジスタＭＯ６１ｂで構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
【０６３７】
図５６（Ｂ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、メモリセル１６１２ａの読み出しトランジスタをｎチャネル型のトランジスタＭＮ６１ａに変更し、メモリセル１６１２ｂの読み出しトランジスタをｎチャネル型のトランジスタＭＮ６１ｂに変更したものである。トランジスタＭＮ６１ａおよびトランジスタＭＮ６１ｂはＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０６３８】
なお、メモリセル１６１１、１６１２に設けられるＯＳトランジスタは、十分な電気特性が得られるなら、ボトムゲートの無いトランジスタにしてもよい。
【０６３９】
また、本実施の形態では、メモリセル１６１１およびメモリセル１６１２として、２Ｔ型のメモリセルを示したが、これに限られることものではない。例えば、３Ｔ型のメモリセルとしてもよい。
【０６４０】
＜ＮＯＲ型メモリセルアレイ＞
以下では、メモリセルアレイ１６１０の一例として、メモリセル１６１１がビット線ＲＢＬに並列に接続された、いわゆるＮＯＲ型の記憶装置について説明する。
【０６４１】
図５７はＮＯＲ型のメモリセルアレイ１６１０の構成例を示す回路図である。図５７に示すメモリセルアレイ１６１０は、メモリセル１６１１を３×３個、ソース線ＳＬ、ビット線ＲＢＬ１乃至ＲＢＬ６、ビット線ＷＢＬ１乃至ＷＢＬ３、ワード線ＷＷＬ１乃至ＷＷＬ６、ワード線ＲＷＬ１乃至ＲＷＬ３、配線ＢＧＬ、およびＯＳトランジスタＨＯ６１を有する。メモリセル１６１１は、図５６（Ａ）に示す回路図と同様の構成を有する。なお、図５７では、３×３個のメモリセル１６１１を例示しているが、本実施の形態に示す記憶装置はこれに限られるものではなく、メモリセルアレイ１６１０に含まれるメモリセル１６１１および配線の数は、適宜設定することができる。また、ＮＯＲ型のメモリセルアレイ１６１０に用いることができるメモリセルは、メモリセル１６１１に限られるものではなく、メモリセルアレイ１６１０の構成または駆動方法に合わせて適宜設定すればよい。例えば、ＮＯＲ型のメモリセルアレイ１６１０にメモリセル１６１２を用いる構成にすることもできる。
【０６４２】
ここで、ビット線ＲＢＬ１乃至ＲＢＬ６、およびビット線ＷＢＬ１乃至ＷＢＬ３と、ワード線ＷＷＬ１乃至ＷＷＬ６、およびワード線ＲＷＬ１乃至ＲＷＬ３と、は互いに垂直に交わるように、伸長して設けられる。
【０６４３】
また、ソース線ＳＬが電気的に分離して設けられているが、これに限られるものではない。例えば、ソース線ＳＬは、ワード線またはビット線に平行な方向に伸長して、互いに接続して設けられてもよい。
【０６４４】
また、配線ＢＧＬは、ＯＳトランジスタＨＯ６１を介して各メモリセル１６１１のＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのボトムゲートに電気的に接続される。ＯＳトランジスタＨＯ６１は、上記実施の形態に示す、トランジスタ４００と同様の構成を有しており、トップゲート及びボトムゲートがソースとダイオード接続され、当該ソースが各メモリセル１６１１のＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのボトムゲートに電気的に接続される。これにより、各メモリセル１６１１のＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのボトムゲートの電圧を制御し、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのしきい値電圧を制御することができる。本実施の形態では、配線ＢＧＬを介して、各メモリセル１６１１のＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのボトムゲートに負電位を与えることで、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂのＩｃｕｔを低減し、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂをノーマリーオフにする。Ｉｃｕｔとは、トランジスタのゲート電圧が０Ｖの時のドレイン電流のことである。なお、本実施の形態では、これに限られるものではなく、例えば、メモリセルアレイ１６１０の各配線の状態に合わせて、配線ＢＧＬの電位を変化させる構成にしてもよい。この場合、配線ＢＧＬをワード線またはビット線に平行な方向に伸長して、メモリセル行またはメモリセル列ごとに分離して設ければよい。また、ＯＳトランジスタＨＯ６１は、メモリセルアレイ１６１０の外部に設けてもよい。以上のように、ＯＳトランジスタＨＯ６１を用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
【０６４５】
以下では、ビット線ＷＢＬ１に電気的に接続されるメモリセル列（メモリセル１６１１＿１、１６１１＿２、１６１１＿３）を取り上げて説明する。ここで、メモリセル１６１１＿１はメモリセル１６１１ａおよびメモリセル１６１１ｂを有し、メモリセル１６１１＿２はメモリセル１６１１ｃおよびメモリセル１６１１ｄを有し、メモリセル１６１１＿３はメモリセル１６１１ｅおよびメモリセル１６１１ｆを有する。メモリセル１６１１ａ乃至メモリセル１６１１ｆのいずれかが有する回路素子の符号については、ａ乃至ｆの符号を付して表す。
【０６４６】
ワード線ＷＷＬ１乃至ＷＷＬ６は、メモリセル１６１１ａ乃至メモリセル１６１１ｆそれぞれに電気的に接続される。また、ワード線ＲＷＬ１乃至ＲＷＬ３は、メモリセル１６１１＿１乃至メモリセル１６１１＿３それぞれに電気的に接続される。メモリセル１６１１＿１において、ワード線ＲＷＬ１は、メモリセル１６１１ａの容量素子Ｃ６１ａと、メモリセル１６１１ｂの容量素子Ｃ６１ｂと、で共通で用いられている。これは、メモリセル１６１１＿２、１６１１＿３についても同様である。
【０６４７】
また、ビット線ＷＢＬ１は、コンタクト部を介して、メモリセル１６１１ａ乃至メモリセル１６１１ｆに電気的に接続される。ここで、メモリセル１６１１ｂとメモリセル１６１１ｃとで、ビット線ＷＢＬのコンタクト部は共通で用いられている。これは、メモリセル１６１１ｄとメモリセル１６１１ｅについても同様である。また、ビット線ＲＢＬ１は、メモリセル１６１１ａ、１６１１ｃ、１６１１ｅに電気的に接続される。また、ビット線ＲＢＬ２は、メモリセル１６１１ｂ、１６１１ｄ、１６１１ｆに電気的に接続される。
【０６４８】
ここで、図５８に、メモリセル１６１１ａ、１６１１ｂ、１６１１ｃに対応する断面図を示す。メモリセル１６１１ａ、１６１１ｂ、１６１１ｃは、図５１に示す記憶装置と同様の構造を有する。すなわち、容量素子Ｃ６１ａ、Ｃ６１ｂ、Ｃ６１ｃは容量素子１００ｃ、１００ｂ、１００ａと同様の構造を有し、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂ、ＭＯ６１ｃはトランジスタ２００ｃ、２００ｂ、２００ａと同様の構造を有し、トランジスタＭＰ６１ａ、ＭＰ６１ｂ、ＭＰ６１ｃはトランジスタ３００ｃ、３００ｂ、３００ａと同様の構造を有する。ただし、図５８では、絶縁体２８０および導電体２４０の上に導電体２５６を配置した。なお、図５８に示す構成は、図５７に示す回路図のメモリセル列の並びに合わせて、図５１と反転させて示している。
【０６４９】
例えば、メモリセル１６１１ａにおいて、導電体１３０ａは伸長して設けられてワード線ＲＷＬ１として機能し、導電体２６０＿１は伸長して設けられてワード線ＷＷＬ１として機能し、導電体２０５＿１の下面に接する導電体２０３＿１は伸長して設けられて配線ＢＧＬとして機能する。メモリセル１６１１ｂでも同様に、ワード線ＷＷＬ２、および配線ＢＧＬが設けられる。ここで、ワード線ＲＷＬ１として機能する導電体１３０ａは、メモリセル１６１１ａとメモリセル１６１１ｂとで、共通で用いられる。このように、メモリセル１６１１ａとメモリセル１６１１ｂで、ワード線ＲＷＬ１を共通で用いることにより、メモリセル１６１１ａとメモリセル１６１１ｂの間の距離を低減し、メモリセル１６１１＿１の上面視における占有面積を低減することができる。これにより、本実施の形態に係る記憶装置をさらに高集積化させることができ、単位面積当たりの記憶容量を増加させることができる。なお、メモリセル１６１１ｃでも同様に、ワード線ＲＷＬ２、ワード線ＷＷＬ３、および配線ＢＧＬが設けられる。
【０６５０】
また、メモリセル１６１１ａにおいて、図５８に示す低抵抗領域３１４ａは、トランジスタＭＰ６１ａのドレインとして機能し、導電体３２８および導電体３３０を介してビット線ＲＢＬ１と電気的に接続される。また、低抵抗領域３１４ｂは、トランジスタＭＰ６１ａのソースとして機能し、導電体３２８および導電体３３０を介してソース線ＳＬと電気的に接続される。また、メモリセル１６１１ｂでも同様に、ビット線ＲＢＬ２とソース線ＳＬが設けられる。また、メモリセル１６１１ｃでも同様に、ビット線ＲＢＬ１とソース線ＳＬが設けられる。
【０６５１】
また、導電体２５６は伸長して設けられてビット線ＷＢＬ１として機能する。ここで、導電体２４０はビット線ＷＢＬ１のコンタクト部として機能する。ここで、導電体２４０は、ＯＳトランジスタＭＯ６１ｂとＯＳトランジスタＭＯ６１ｃで共通して用いられる。このように、メモリセル１６１１ｂとメモリセル１６１１ｃで、ビット線ＷＢＬ１のコンタクト部を共通で用いることにより、ビット線ＷＢＬ１のコンタクト部の数を削減し、メモリセル１６１１＿１とメモリセル１６１１＿２の上面視における占有面積を低減することができる。これにより、本実施の形態に係る記憶装置をさらに高集積化させることができ、単位面積当たりの記憶容量を増加させることができる。
【０６５２】
次に、図５７に示すＮＯＲ型のメモリセルアレイ１６１０の書き込み動作および読み出し動作について説明する。以下では、図５９に示すタイミングチャートを用いて、メモリセル１６１１ａにデータ“０”を書き込み、メモリセル１６１１ｂにデータ“１”を書き込む、書き込み動作と、メモリセル１６１１ａおよびメモリセル１６１１ｂに書き込んだデータを同時に読み出す、読み出し動作を、例として、図５７に示すメモリセルアレイ１６１０の書き込み動作および読み出し動作について説明する。なお、以下において、ノードＳＮａ（ノードＳＮｂ）に電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＳＮａ（ノードＳＮｂ）に電位ＶＳＳを与えた場合に保持されるデータをデータ”０”とする。
【０６５３】
まず、書き込み動作について説明する。書き込み動作は、図５９に示すタイミングチャートの期間Ｔ１乃至Ｔ７で行われる。なお、図５７に示すＮＯＲ型のメモリセルアレイ１６１０を有する記憶装置では、メモリセル行ごとに、書き込み動作を行う。よって、以下のメモリセル１６１１ａおよびメモリセル１６１１ｂへの書き込み動作の際に、メモリセル１６１１ａを含むメモリセル行、およびメモリセル１６１１ｂを含むメモリセル行に同時にデータを書き込むことができる。
【０６５４】
期間Ｔ１では、スタンバイ中であり、どのメモリセル行も選択していない。このとき、ワード線ＷＷＬ１、ＷＷＬ２に、ＯＳトランジスタＭＯ６１ａがオフ状態となる電位ＶＳＳＷを与える。また、ビット線ＷＢＬ１に、データ“０”に対応する電位ＶＳＳを与える。また、ワード線ＲＷＬ１に、ノードＳＮａ（ノードＳＮｂ）に保持された電荷に依らず、トランジスタＭＰ６１ａ（トランジスタＭＰ６１ｂ）をオフ状態にすることができる電位ＶＤＤＲを与える。これにより、トランジスタＭＰ６１ａ（トランジスタＭＰ６１ｂ）はオフ状態になり、メモリセル１６１１ａ（メモリセル１６１１ｂ）は非選択状態になる。ここで、電位ＶＳＳＷは電位ＶＳＳ以下にすればよい。また、電位ＶＤＤＲは電位ＶＤＤより大きくすればよい。なお、ビット線ＲＢＬ１、ＲＢＬ２、およびソース線ＳＬは、書き込み期間中、電位ＶＳＳＯを与えたままにしておく。また、ノードＳＮａおよびノードＳＮｂの電位は、期間Ｔ１以前に保持されたデータにより異なるので、図５９では斜線部の領域で示している。
【０６５５】
期間Ｔ２では、ワード線ＷＷＬ１を選択して、ワード線ＷＷＬ１に接続されるメモリセル行に書き込みを行う。ビット線ＷＢＬ１にデータ“０”に対応する電位ＶＳＳを与える。ワード線ＷＷＬ１にＯＳトランジスタＭＯ６１ａがオン状態となる電位ＶＤＤＷを与え、ＯＳトランジスタＭＯ６１ａをオン状態にする。このとき、ワード線ＲＷＬ１に読み出し電位ＶＳＳＲを与えておく。これにより、メモリセル１６１１ａのノードＳＮａに、ビット線ＷＢＬ１の電位ＶＳＳが与えられ、ノードＳＮａにデータ“０”に対応する電荷が与えられる。このようにして、メモリセル１６１１ａのノードＳＮａにデータ“０”を書き込むことができる。ここで、電位ＶＤＤＷは、電位ＶＤＤより大きい電位にすればよい。また、電位ＶＳＳＲは、電位ＶＳＳと同じ電位にすればよい。
【０６５６】
なお、期間Ｔ２において、選択されていないワード線ＷＷＬ２乃至ＷＷＬ６は、電位ＶＳＳＷが与えられたままであり、ＯＳトランジスタＭＯ６１ｂ乃至ＭＯ６１ｆはオフ状態のままである。これにより、期間Ｔ２において、ワード線ＷＷＬ２乃至ＷＷＬ６に接続されるメモリセル行に誤ったデータが書き込まれるのを防ぐことができる。
【０６５７】
期間Ｔ３では、ワード線ＷＷＬ１に接続されるメモリセル行への書き込みを終了する。ワード線ＷＷＬ１にＯＳトランジスタＭＯ６１ａがオフ状態となる電位ＶＳＳＷを与え、ＯＳトランジスタＭＯ６１ａをオフ状態にする。このようにして、メモリセル１６１１ａのノードＳＮａにデータ“０”に対応する電荷を保持することができる。
【０６５８】
期間Ｔ４は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ１の電位に戻す。ただし、次の期間Ｔ５に備えて、ビット線ＷＢＬ１にデータ“１”に対応する電位ＶＤＤを与えておく。
【０６５９】
期間Ｔ５では、ワード線ＷＷＬ２を選択して、ワード線ＷＷＬ２に接続されるメモリセル行に書き込みを行う。ワード線ＷＷＬ２にＯＳトランジスタＭＯ６１ｂがオン状態となる電位ＶＤＤＷを与え、ＯＳトランジスタＭＯ６１ｂをオン状態にする。このとき、ワード線ＲＷＬ１に読み出し電位ＶＳＳＲを与えておく。これにより、メモリセル１６１１ｂのノードＳＮｂに、ビット線ＷＢＬ１の電位ＶＤＤが与えられ、ノードＳＮｂにデータ“１”に対応する電荷が与えられる。このようにして、メモリセル１６１１ｂのノードＳＮｂにデータ“１”を書き込むことができる。
【０６６０】
なお、期間Ｔ５において、選択されていないワード線ＷＷＬ１、ＷＷＬ３乃至ＷＷＬ６は、電位ＶＳＳＷが与えられたままであり、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｃ乃至ＭＯ６１ｆはオフ状態のままである。これにより、期間Ｔ５において、ワード線ＷＷＬ１、ＷＷＬ３乃至ＷＷＬ６に接続されるメモリセル行に誤ったデータが書き込まれるのを防ぐことができる。
【０６６１】
期間Ｔ６では、ワード線ＷＷＬ２に接続されるメモリセル行への書き込みを終了する。ワード線ＷＷＬ２にＯＳトランジスタＭＯ６１ｂがオフ状態となる電位ＶＳＳＷを与え、ＯＳトランジスタＭＯ６１ｂをオフ状態にする。このようにして、メモリセル１６１１ｂのノードＳＮｂにデータ“１”に対応する電荷を保持することができる。
【０６６２】
期間Ｔ７は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ１の電位に戻す。
【０６６３】
以上のようにして、メモリセル１６１１ａにデータ“０”を書き込み、メモリセル１６１１ｂにデータ“１”を書き込む、書き込み動作を行うことができる。
【０６６４】
次に、読み出し動作について説明する。読み出し動作は、図５９に示すタイミングチャートの期間Ｔ８乃至Ｔ１０で行われる。なお、図５７に示すＮＯＲ型のメモリセルアレイ１６１０を有する記憶装置では、メモリセル行ごとに、読み出し動作を行う。よって、以下のメモリセル１６１１ａおよびメモリセル１６１１ｂへの読み出し動作の際に、メモリセル１６１１ａを含むメモリセル行、およびメモリセル１６１１ｂを含むメモリセル行のデータを同時に読み出すことができる。
【０６６５】
期間Ｔ８は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ７と同じ電位のままである。ただし、次の期間Ｔ９に備えて、ソース線ＳＬに電位ＶＤＤＯを与えておく。ここで、電位ＶＤＤＯは、データ“０”が保存されている場合にビット線ＲＢＬに与えられる電位であり、電位ＶＳＳＯは、データ“１”が保存されている場合にビット線ＲＢＬに与えられる電位である。電位ＶＤＤＯは電位ＶＤＤと異なる電位でもよい。また、電位ＶＳＳＯは電位ＶＳＳと異なる電位でもよい。なお、ワード線ＷＷＬ１、ＷＷＬ２、およびビット線ＷＢＬ１は、読み出し期間中、電位ＶＳＳＷまたは電位ＶＳＳを与えたままにしておく。
【０６６６】
期間Ｔ９では、ワード線ＲＷＬ１を選択して、ワード線ＲＷＬ１に接続されるメモリセル行から読み出しを行う。ワード線ＲＷＬ１に読み出し電位ＶＳＳＲを与える。ここで、読み出し電位ＶＳＳＲは、ノードＳＮａ（ノードＳＮｂ）に保持された電荷がデータ“１”に対応する電荷ならば、トランジスタＭＰ６１ａ（トランジスタＭＰ６１ｂ）をオフ状態にし、保持された電荷がデータ“０”に対応する電荷ならば、トランジスタＭＰ６１ａ（トランジスタＭＰ６１ｂ）をオン状態にする電位である。ノードＳＮａには、データ“０”に対応する電荷が保持されているので、トランジスタＭＰ６１ａはオン状態になり、ソース線ＳＬとビット線ＲＢＬ１が導通状態になり、ビット線ＲＢＬ１は電位ＶＤＤＯになる。また、ノードＳＮｂには、データ“１”に対応する電荷が保持されているので、トランジスタＭＰ６１ｂはオフ状態になり、ソース線ＳＬとビット線ＲＢＬ２が非導通状態のままなので、ビット線ＲＢＬ２は電位ＶＳＳＯになる。ビット線ＲＢＬ１、ＲＢＬ２の電位を読み出し回路１６７０によって読み出すことで、メモリセル１６１１ａおよびメモリセル１６１１ｂに保持されたデータを読み出すことができる。
【０６６７】
なお、期間Ｔ９において、選択されていないワード線ＲＷＬ２、ＲＷＬ３は、ノードＳＮｃ乃至ＳＮｆに保持された電荷に依らず、トランジスタＭＰ６１ｃ乃至ＭＰ６１ｆをオフ状態にすることができる電位ＶＤＤＲが与えられたままであり、トランジスタＭＰ６１ｃ乃至ＭＰ６１ｆはオフ状態のままである。これにより、期間Ｔ９において、ビット線ＲＢＬ１、ＲＢＬ２に誤ったデータが読み出されるのを防ぐことができる。
【０６６８】
期間Ｔ１０は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ１の電位に戻す。
【０６６９】
以上のようにして、メモリセル１６１１ａおよびメモリセル１６１１ｂに書き込んだデータを同時に読み出す、読み出し動作を行うことができる。以上のように本実施の形態に示す記憶装置では、２つのメモリセル行のデータを同時に読み出すことができるので、読み出し速度の高速化を図ることができる。
【０６７０】
＜ＮＡＮＤ型メモリセルアレイ＞
上記においては、メモリセル１６１１がビット線ＲＢＬに並列に接続された、ＮＯＲ型の記憶装置について説明したが、本実施の形態に示す記憶装置はこれに限られるものではない。以下では、メモリセルアレイ１６１０の他の一例として、メモリセル１６１２のトランジスタＭＮ６１ａ（トランジスタＭＮ６１ｂ）がビット線ＲＢＬとソース線ＳＬの間に直列に接続された、いわゆるＮＡＮＤ型の記憶装置について説明する。
【０６７１】
図６０はＮＡＮＤ型のメモリセルアレイ１６１０の構成例を示す回路図である。図６０に示すメモリセルアレイ１６１０は、メモリセル１６１２を３×３個、ソース線ＳＬ１乃至ＳＬ６、ビット線ＲＢＬ１乃至ＲＢＬ６、ビット線ＷＢＬ１乃至ＷＢＬ３、ワード線ＷＷＬ１乃至ＷＷＬ６、ワード線ＲＷＬ１乃至ＲＷＬ３、配線ＢＧＬ、配線ＳＥＬ、ＯＳトランジスタＨＯ６１、およびトランジスタＳＮ６１（トランジスタＳＮ６１ａ、ＳＮ６１ｂ等）を有する。メモリセル１６１２は、図５６（Ｂ）に示す回路図と同様の構成を有する。なお、図６０では、３×３個のメモリセル１６１２を例示しているが、本実施の形態に示す記憶装置はこれに限られるものではなく、メモリセルアレイ１６１０に含まれるメモリセル１６１２および配線の数は、適宜設定することができる。また、ＮＡＮＤ型のメモリセルアレイ１６１０に用いることができるメモリセルは、メモリセル１６１２に限られるものではなく、メモリセルアレイ１６１０の構成または駆動方法に合わせて適宜設定すればよい。例えば、ＮＡＮＤ型のメモリセルアレイ１６１０にメモリセル１６１１を用いる構成にすることもできる。
【０６７２】
ここで、ビット線ＷＢＬ１乃至ＷＢＬ３と、ワード線ＷＷＬ１乃至ＷＷＬ６、およびワード線ＲＷＬ１乃至ＲＷＬ３と、は互いに垂直に交わるように、伸長して設けられる。
【０６７３】
また、トランジスタＳＮ６１ａ、トランジスタＭＮ６１ａ、ＭＮ６１ｃ、ＭＮ６１ｅを挟んで、電気的に接続される、ビット線ＲＢＬ１およびソース線ＳＬ１も、ワード線ＲＷＬ１等と、互いに垂直に交わるように、伸長して設けられる。ビット線ＲＢＬ２乃至ＲＢＬ６、ソース線ＳＬ２乃至ＳＬ６についても同様である。
【０６７４】
また、トランジスタＳＮ６１は、ビット線ＲＢＬとメモリセル１６１２の間に設けられる。トランジスタＳＮ６１のゲートは、配線ＳＥＬと電気的に接続される。配線ＳＥＬは、配線ＲＷＬと平行に伸長して設けられる。なお、図６０では、３×３個のメモリセル１６１２を示しているが、メモリセルアレイ１６１０には、図６０と同様の構造を有する複数のブロックが形成されることが好ましい。ここで、トランジスタＳＮ６１は、読み出し動作時に、当該複数のブロックの中から読み出しを行うブロックを選択するための、選択トランジスタとして機能する。図６０に示すブロックを読み出す場合、配線ＳＥＬを介してトランジスタＳＮ６１をオン状態にすることで、ビット線ＲＢＬ１乃至ＲＢＬ６が、メモリセル１６１２に含まれる読み出しトランジスタと接続され、読み出し動作を開始することができる。
【０６７５】
また、配線ＢＧＬ、およびＯＳトランジスタＨＯ６１については、図５７に関する記載を参酌することができる。
【０６７６】
以下では、ビット線ＷＢＬ１に電気的に接続されるメモリセル列（メモリセル１６１２＿１、１６１２＿２、１６１２＿３）を取り上げて説明する。ここで、メモリセル１６１２＿１はメモリセル１６１２ａおよびメモリセル１６１２ｂを有し、メモリセル１６１２＿２はメモリセル１６１２ｃおよびメモリセル１６１２ｄを有し、メモリセル１６１２＿３はメモリセル１６１２ｅおよびメモリセル１６１２ｆを有する。メモリセル１６１２ａ乃至メモリセル１６１２ｆのいずれかが有する回路素子の符号については、ａ乃至ｆの符号を付して表す。
【０６７７】
ワード線ＷＷＬ１乃至ＷＷＬ６、ワード線ＲＷＬ１乃至ＲＷＬ３、ビット線ＷＢＬ１については、図５７に関する記載を参酌することができる。
【０６７８】
ビット線ＲＢＬ１は、トランジスタＳＮ６１ａ、およびトランジスタＭＮ６１ａ、ＭＮ６１ｃ、ＭＮ６１ｅを介してソース線ＳＬ１と電気的に接続される。トランジスタＳＮ６１ａ、およびトランジスタＭＮ６１ａ、ＭＮ６１ｃ、ＭＮ６１ｅは、互いにソースとドレインが直列に接続される。ビット線ＲＢＬ２は、トランジスタＳＮ６１ｂ、およびトランジスタＭＮ６１ｂ、ＭＮ６１ｄ、ＭＮ６１ｆを介してソース線ＳＬ２と電気的に接続される。トランジスタＳＮ６１ｂ、およびトランジスタＭＮ６１ｂ、ＭＮ６１ｄ、ＭＮ６１ｆは、互いにソースとドレインが直列に接続される。
【０６７９】
ここで、図６１に、メモリセル１６１２ａ、１６１２ｂ、１６１２ｃに対応する断面図を示す。メモリセル１６１２ａ、１６１２ｂ、１６１２ｃは、図５１に示す記憶装置と同様の構造を有する。すなわち、容量素子Ｃ６１ａ、Ｃ６１ｂ、Ｃ６１ｃは容量素子１００ｃ、１００ｂ、１００ａと同様の構造を有し、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂ、ＭＯ６１ｃはトランジスタ２００ｃ、２００ｂ、２００ａと同様の構造を有し、トランジスタＭＮ６１ａ、ＭＮ６１ｃはトランジスタ３００ｃ、３００ａと同様の構造を有する。ただし、図６１では、絶縁体２８０および導電体２４０の上に導電体２５６を配置した。なお、図６１に示す構成は、図６０に示す回路図のメモリセル列の並びに合わせて、図５１と反転させて示している。また、図６１では、ビット線ＲＢＬ１とソース線ＳＬ１の間に設けられるトランジスタを図示しており、ビット線ＲＢＬ２とソース線ＳＬ２の間に設けられるトランジスタは図示していない。
【０６８０】
例えば、メモリセル１６１２ａにおいて、導電体１３０ａは伸長して設けられてワード線ＲＷＬ１として機能し、導電体２６０＿１は伸長して設けられてワード線ＷＷＬ１として機能し、導電体２０５＿１の下面に接する導電体２０３＿１は伸長して設けられて配線ＢＧＬとして機能する。メモリセル１６１２ｂでも同様に、ワード線ＷＷＬ２、および配線ＢＧＬが設けられる。ここで、ワード線ＲＷＬ１として機能する導電体１３０ａは、メモリセル１６１２ａとメモリセル１６１２ｂとで、共通で用いられる。このように、メモリセル１６１２ａとメモリセル１６１２ｂで、ワード線ＲＷＬ１を共通で用いることにより、メモリセル１６１２ａとメモリセル１６１２ｂの間の距離を低減し、メモリセル１６１２＿１の上面視における占有面積を低減することができる。これにより、本実施の形態に係る記憶装置をさらに高集積化させることができ、単位面積当たりの記憶容量を増加させることができる。なお、メモリセル１６１２ｃでも同様に、ワード線ＲＷＬ２、ワード線ＷＷＬ３、および配線ＢＧＬが設けられる。
【０６８１】
また、導電体２５６は伸長して設けられてビット線ＷＢＬ１として機能する。ここで、導電体２４０はビット線ＷＢＬ１のコンタクト部として機能する。ここで、導電体２４０は、ＯＳトランジスタＭＯ６１ｂとＯＳトランジスタＭＯ６１ｃで共通して用いられる。このように、メモリセル１６１２ｂとメモリセル１６１２ｃで、ビット線ＷＢＬ１のコンタクト部を共通で用いることにより、ビット線ＷＢＬ１のコンタクト部の数を削減し、メモリセル１６１２＿１とメモリセル１６１２＿２の上面視における占有面積を低減することができる。これにより、本実施の形態に係る記憶装置をさらに高集積化させることができ、単位面積当たりの記憶容量を増加させることができる。
【０６８２】
図６１に示す低抵抗領域３１４ａは、トランジスタＳＮ６１ａのソース、およびトランジスタＭＮ６１ａのドレインとして機能する。また、低抵抗領域３１４ｂは、トランジスタＭＮ６１ａのソース、およびトランジスタＭＮ６１ｃのドレインとして機能する。また、トランジスタＭＮ６１ｃのソースは、トランジスタＭＮ６１ｅ、導電体３２８、および導電体３３０を介してソース線ＳＬ１と電気的に接続される。
【０６８３】
トランジスタＳＮ６１ａのドレインとして機能する低抵抗領域３１４ｃは、導電体３２８および導電体３３０を介してビット線ＲＢＬ１と電気的に接続される。また、トランジスタＳＮ６１ａのゲートは、導電体３２８および導電体３３０を介して配線ＳＥＬと電気的に接続される。
【０６８４】
次に、図６０に示すＮＡＮＤ型のメモリセルアレイ１６１０の書き込み動作および読み出し動作について説明する。以下では、図６２に示すタイミングチャートを用いて、メモリセル１６１２ａにデータ“０”を書き込み、メモリセル１６１２ｂにデータ“１”を書き込む、書き込み動作と、メモリセル１６１２ａおよびメモリセル１６１２ｂに書き込んだデータを同時に読み出す、読み出し動作を、例として、図６０に示すメモリセルアレイ１６１０の書き込み動作および読み出し動作について説明する。
【０６８５】
なお、図６２に示すタイミングチャートの各種電位の詳細は図５９に示すタイミングチャートの記載を参酌することができる。ただし、メモリセル１６１２では、メモリセル１６１１と異なり、読み出しトランジスタにｎチャネル型のトランジスタが用いられている。このため、図６２に示すタイミングチャートにおいて、電位ＶＤＤＲは、ノードＳＮａ（ノードＳＮｂ）に保持された電荷に依らず、トランジスタＭＮ６１ａ（トランジスタＭＮ６１ｂ）をオン状態にすることができる電位である。また、図６２に示すタイミングチャートにおいて、読み出し電位ＶＳＳＲは、ノードＳＮａ（ノードＳＮｂ）に保持された電荷がデータ“１”に対応する電荷ならば、トランジスタＭＮ６１ａ（トランジスタＭＮ６１ｂ）をオン状態にし、保持された電荷がデータ“０”に対応する電荷ならば、トランジスタＭＮ６１ａ（トランジスタＭＮ６１ｂ）をオフ状態にする電位である。また、図６２に示すタイミングチャートにおいて、電位ＶＳＳＯは、データ“０”が保存されている場合にビット線ＲＢＬに与えられる電位であり、電位ＶＤＤＯは、データ“１”が保存されている場合にビット線ＲＢＬに与えられる電位である。
【０６８６】
書き込み動作は、図６２に示すタイミングチャートの期間Ｔ１乃至Ｔ５で行われる。なお、図６０に示すＮＡＮＤ型のメモリセルアレイ１６１０を有する記憶装置では、メモリセル行ごとに、書き込み動作を行う。よって、以下のメモリセル１６１２ａおよびメモリセル１６１２ｂへの書き込み動作の際に、メモリセル１６１２ａを含むメモリセル行、およびメモリセル１６１２ｂを含むメモリセル行に同時にデータを書き込むことができる。
【０６８７】
図６０に示すＮＡＮＤ型のメモリセルアレイの書き込み動作は、図５７に示すＮＯＲ型のメモリセルアレイの書き込み動作と同様に行うことができる。よって、図６２に示すタイミングチャートの期間Ｔ１乃至Ｔ５の書き込み動作は、図５９に示すタイミングチャートの期間Ｔ１乃至Ｔ７の書き込み動作に係る記載を参酌することができる。ただし、図６２に示すタイミングチャートでは、書き込み期間中は、ワード線ＲＷＬ１の電位を電位ＶＳＳＲのままにしておけばよいので、図５９の期間Ｔ３と期間Ｔ４の動作を、図６２では期間Ｔ３だけで行い、図５９の期間Ｔ６と期間Ｔ７の動作を、図６２では期間Ｔ５だけで行うことができる。
【０６８８】
次に、読み出し動作について説明する。読み出し動作は、図６２に示すタイミングチャートの期間Ｔ６乃至Ｔ８で行われる。なお、図６０に示すＮＡＮＤ型のメモリセルアレイ１６１０を有する記憶装置では、メモリセル行ごとに、読み出し動作を行う。よって、以下のメモリセル１６１２ａおよびメモリセル１６１２ｂへの読み出し動作の際に、メモリセル１６１２ａを含むメモリセル行、およびメモリセル１６１２ｂを含むメモリセル行のデータを同時に読み出すことができる。
【０６８９】
期間Ｔ６は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ５と同じ電位のままである。ただし、次の期間Ｔ７に備えて、ソース線ＳＬ１、ＳＬ２に電位ＶＤＤＯを与えておく。なお、ワード線ＷＷＬ１、ＷＷＬ２、およびビット線ＷＢＬ１は、読み出し期間中、電位ＶＳＳＷまたは電位ＶＳＳを与えたままにしておく。
【０６９０】
期間Ｔ７では、ワード線ＲＷＬ１を選択して、ワード線ＲＷＬ１に接続されるメモリセル行から読み出しを行う。配線ＳＥＬに、トランジスタＳＮ６１ａ、ＳＮ６１ｂ等をオン状態にする電位ＶＤＤを与え、配線ＳＥＬに接続されるトランジスタＳＮ６１がオン状態になり、図６０に示すブロックが選択され、読み出し動作を開始することができる。
【０６９１】
読み出しを行わないメモリセル行のワード線ＲＷＬ２、ＲＷＬ３に、電位ＶＤＤＲを与え、トランジスタＭＮ６１ｃ乃至ＭＮ６１ｆをオン状態にする。ここで、読み出しを行うメモリセル行のワード線ＲＷＬ１には電位ＶＳＳＲが与えられており、ビット線ＲＢＬ１−ソース線ＳＬ１間のコンダクタンスはノードＳＮａに保持されたデータによって決定される状態になっている。同様に、ビット線ＲＢＬ２−ソース線ＳＬ２間のコンダクタンスはノードＳＮｂに保持されたデータによって決定される状態になっている。ノードＳＮａには、データ“０”に対応する電荷が保持されているので、トランジスタＭＮ６１ａはオフ状態になり、ソース線ＳＬ１とビット線ＲＢＬ１が非導通状態のままなので、ビット線ＲＢＬ１は電位ＶＳＳＯになる。また、ノードＳＮｂには、データ“１”に対応する電荷が保持されているので、トランジスタＭＮ６１ｂはオン状態になり、ソース線ＳＬ２とビット線ＲＢＬ２が導通状態になるので、ビット線ＲＢＬ２は電位ＶＤＤＯになる。ビット線ＲＢＬ１、ＲＢＬ２の電位を読み出し回路１６７０によって読み出すことで、メモリセル１６１２ａおよびメモリセル１６１２ｂに保持されたデータを読み出すことができる。
【０６９２】
期間Ｔ８は、期間Ｔ１と同様に、スタンバイ中であり、どのメモリセル行も選択していない。各配線の電位も期間Ｔ１の電位に戻す。
【０６９３】
以上のようにして、メモリセル１６１２ａおよびメモリセル１６１２ｂに書き込んだデータを同時に読み出す、読み出し動作を行うことができる。以上のように本実施の形態に示す記憶装置では、２つのメモリセル行のデータを同時に読み出すことができるので、読み出し速度の高速化を図ることができる。
【０６９４】
本実施の形態に示す記憶装置では、容量素子Ｃ６１ａまたは容量素子Ｃ６１ｂの充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
【０６９５】
上記実施の形態に示す半導体装置をメモリセル１６１１または１６１２に用いる場合、ＯＳトランジスタＭＯ６１ａ、ＭＯ６１ｂとしてトランジスタ２００ｂ、２００ｃを用い、容量素子Ｃ６１ａ、Ｃ６１ｂとして容量素子１００ｂ、１００ｃを用い、トランジスタＭＰ６１ａ、ＭＰ６１ｂ、ＭＮ６１ａ、ＭＮ６１ｂとしてトランジスタ３００ｂ、３００ｃを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
【０６９６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０６９７】
（実施の形態７）
本実施の形態では、図６３を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
【０６９８】
図６３はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
【０６９９】
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＮＯＳＲＡＭ４０１３として、上記実施の形態に示す、ＮＯＳＲＡＭ１６００を用いることができる。
【０７００】
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）４０２８と、を有する。
【０７０１】
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
【０７０２】
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
【０７０３】
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
【０７０４】
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
【０７０５】
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭである。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。本実施の形態のＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
【０７０６】
ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
【０７０７】
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭ４０２４に格納する場合、ＳＲＡＭ４０２４は回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭ４０２４に比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
【０７０８】
ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
【０７０９】
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
【０７１０】
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
【０７１１】
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
【０７１２】
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリを適用することができる。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
【０７１３】
ＦＰＧＡ４０１４はＯＳ−ＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
【０７１４】
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
【０７１５】
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
【０７１６】
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
【０７１７】
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
【０７１８】
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
【０７１９】
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
【０７２０】
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
【０７２１】
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
【０７２２】
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
【０７２３】
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
【０７２４】
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
【０７２５】
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
【０７２６】
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などを含む。
【０７２７】
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
【０７２８】
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
【０７２９】
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
【０７３０】
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
【０７３１】
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
【０７３２】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０７３３】
（実施の形態８）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図６４を用いて説明を行う。
【０７３４】
図６４（Ａ）は、図６３で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
【０７３５】
図６４（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
【０７３６】
また図６４（Ｂ）は、図６３で説明したＡＩシステム４０４１を図６４（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
【０７３７】
図６４（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
【０７３８】
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ  Ｗｉｄｅ  Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  Ｒａｔｅｓ  ｆｏｒ  ＧＳＭ  Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
【０７３９】
図６４（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
【０７４０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０７４１】
（実施の形態９）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
【０７４２】
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
【０７４３】
図６５に、ＡＩシステムを組み込んだＩＣの一例を示す。図６５に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
【０７４４】
図６５では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
【０７４５】
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
【０７４６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０７４７】
（実施の形態１０）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図６６に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０７４８】
図６６（Ａ）に、モニタ８３０を示す。モニタ８３０は、表示部８３１、筐体８３２、スピーカ８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。またモニタ８３０は、リモコン操作機８３４により、操作することができる。
【０７４９】
またモニタ８３０は、放送電波を受信して、テレビジョン装置として機能することができる。
【０７５０】
モニタ８３０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（３００ＭＨｚ以上３ＧＨｚ以下）またはＶＨＦ帯（３０ＭＨｚ以上３００ＭＨｚ以下）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部８３１に表示させることができる。例えば、４Ｋ−２Ｋ、８Ｋ−４Ｋ、１６Ｋ−８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
【０７５１】
また、インターネットやＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部８３１に表示する画像を生成する構成としてもよい。このとき、モニタ８３０にチューナを有さなくてもよい。
【０７５２】
また、モニタ８３０は、コンピュータと接続し、コンピュータ用モニタとして用いることができる。また、コンピュータと接続したモニタ８３０は、複数の人が同時に閲覧可能となり、会議システムに用いることができる。また、ネットワークを介したコンピュータの情報の表示や、モニタ８３０自体のネットワークへの接続により、モニタ８３０をテレビ会議システムに用いることができる。
【０７５３】
また、モニタ８３０はデジタルサイネージとして用いることもできる。
【０７５４】
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。
【０７５５】
また、本発明の一態様の半導体装置を用いたＡＩシステムをモニタ８３０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
【０７５６】
図６６（Ｂ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０７５７】
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。
【０７５８】
また、本発明の一態様の半導体装置を用いたＡＩシステムをビデオカメラ２９４０の画像処理部に用いることで、ビデオカメラ２９４０周囲の環境に応じた撮影が実現できる。具体的には、周囲の明るさに応じて最適な露出で撮影を行うことができる。また、逆光における撮影や屋内と屋外など、明るさの異なる状況を同時に撮影する場合では、ハイダイナミックレンジ（ＨＤＲ）撮影を行うことができる。
【０７５９】
また、ＡＩシステムは、撮影者の癖を学習し、撮影のアシストを行うことができる。具体的には、撮影者の手振れの癖を学習し、撮影中の手振れを補正することで、撮影した画像には手振れによる画像の乱れが極力含まれないようにすることができる。また、撮影中にズーム機能を用いる際には、被写体が常に画像の中心で撮影されるようにレンズの向きなどを制御することができる。
【０７６０】
図６６（Ｃ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０７６１】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した情報端末２９１０の制御情報や、制御プログラムなどを長期間保持することができる。
【０７６２】
また、本発明の一態様の半導体装置を用いたＡＩシステムを情報端末２９１０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
【０７６３】
また、ＡＩシステムは、ユーザーの癖を学習し、情報端末２９１０の操作のアシストを行うことができる。ＡＩシステムを搭載した情報端末２９１０は、ユーザーの指の動きや、目線などからタッチ入力を予測することができる。
【０７６４】
図６６（Ｄ）に示すラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０７６５】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、ラップトップ型パーソナルコンピュータ２９２０の制御情報や、制御プログラムなどを長期間保持することができる。
【０７６６】
また、本発明の一態様の半導体装置を用いたＡＩシステムをラップトップ型パーソナルコンピュータ２９２０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
【０７６７】
また、ＡＩシステムは、ユーザーの癖を学習し、ラップトップ型パーソナルコンピュータ２９２０の操作のアシストを行うことができる。ＡＩシステムを搭載したラップトップ型パーソナルコンピュータ２９２０は、ユーザーの指の動きや、目線などから表示部２９２２へのタッチ入力を予測することができる。また、テキストの入力においては、過去のテキスト入力情報や、前後のテキストや写真などの図から入力予測を行い、変換のアシストを行う。これにより、入力ミスや変換ミスを極力低減することができる。
【０７６８】
図６６（Ｅ）は、自動車の一例を示す外観図、図６６（Ｆ）は、ナビゲーション装置８６０を示している。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。ナビゲーション装置８６０は、表示部８６１、操作ボタン８６２、及び外部入力端子８６３を具備する。自動車２９８０とナビゲーション装置８６０は、それぞれ独立していても良いが、ナビゲーション装置８６０が自動車２９８０に組み込まれ、連動して機能する構成とするのが好ましい。
【０７６９】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、自動車２９８０やナビゲーション装置８６０の制御情報や、制御プログラムなどを長期間保持することができる。また、本発明の一態様の半導体装置を用いたＡＩシステムを自動車２９８０の制御装置などに用いることで、ＡＩシステムは、ドライバーの運転技術や癖を学習し、安全運転のアシストや、ガソリンやバッテリなどの燃料を効率的に利用する運転のアシストを行うことができる。安全運転のアシストとしては、ドライバーの運転技術や癖を学習するだけでなく、自動車２９８０の速度や移動方法といった自動車の挙動、ナビゲーション装置８６０に保存された道路情報などを複合的に学習し、走行中のレーンから外れることの防止や、他の自動車、歩行者、構造体などとの衝突回避が実現できる。具体的には、進行方向に急カーブが存在する場合、ナビゲーション装置８６０はその道路情報を自動車２９８０に送信し、自動車２９８０の速度の制御や、ハンドル操作のアシストを行うことができる。
【０７７０】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０７７１】
（実施の形態１１）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図６７にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０７７２】
図６７（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ８１００は、筐体８１０１、キャップ８１０２、ＵＳＢコネクタ８１０３および基板８１０４を有する。基板８１０４は、筐体８１０１に収納されている。例えば、基板８１０４には、メモリチップ８１０５、コントローラチップ８１０６が取り付けられている。基板８１０４のメモリチップ８１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０７７３】
図６７（Ｂ）はＳＤカードの外観の模式図であり、図６７（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード８１１０は、筐体８１１１、コネクタ８１１２および基板８１１３を有する。基板８１１３は筐体８１１１に収納されている。例えば、基板８１１３には、メモリチップ８１１４、コントローラチップ８１１５が取り付けられている。基板８１１３の裏面側にもメモリチップ８１１４を設けることで、ＳＤカード８１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板８１１３に設けてもよい。これによって、ホスト装置とＳＤカード８１１０間の無線通信によって、メモリチップ８１１４のデータの読み出し、書き込みが可能となる。基板８１１３のメモリチップ８１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０７７４】
図６７（Ｄ）はＳＳＤの外観の模式図であり、図６７（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ８１５０は、筐体８１５１、コネクタ８１５２および基板８１５３を有する。基板８１５３は筐体８１５１に収納されている。例えば、基板８１５３には、メモリチップ８１５４、メモリチップ８１５５、コントローラチップ８１５６が取り付けられている。メモリチップ８１５５はコントローラチップ８１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板８１５３の裏面側にもメモリチップ８１５４を設けることで、ＳＳＤ８１５０の容量を増やすことができる。基板８１５３のメモリチップ８１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０７７５】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０７７６】
１００    容量素子
１００ａ    容量素子
１００ｂ    容量素子
１００ｃ    容量素子
１３０ａ    導電体
１３０ｂ    導電体
２００    トランジスタ
２００ａ    トランジスタ
２００ｂ    トランジスタ
２００ｃ    トランジスタ
２０１    絶縁体
２０３＿１    導電体
２０３＿２    導電体
２０４＿１    導電体
２０４＿２    導電体
２０５    導電体
２０５＿１    導電体
２０５＿１ａ    導電体
２０５＿１ｂ    導電体
２０５＿２    導電体
２０５＿２ａ    導電体
２０５＿２ｂ    導電体
２０６＿１    導電体
２０６＿２    導電体
２１０    絶縁体
２１２    絶縁体
２１４    絶縁体
２１６    絶縁体
２１８    導電体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０    酸化物
２３０＿１ｃ    酸化物
２３０＿２ｃ    酸化物
２３０ａ    酸化物
２３０Ａ    酸化膜
２３０ｂ    酸化物
２３０Ｂ    酸化膜
２３０ｃ    酸化物
２３１    領域
２３１ａ    領域
２３１ｂ    領域
２３２    接合領域
２３２ａ    接合領域
２３２ｂ    接合領域
２３４    領域
２４０    導電体
２５０    絶縁膜
２５０ａ    絶縁体
２５０ｂ    絶縁体
２５２    絶縁膜
２５２ａ    絶縁体
２５２ｂ    絶縁体
２５３    導電体
２５６    導電体
２６０    導電膜
２６０＿１    導電体
２６０＿１ａ    導電体
２６０＿１ｂ    導電体
２６０＿２    導電体
２６０＿２ａ    導電体
２６０＿２ｂ    導電体
２６０Ａ    導電膜
２６０Ｂ    導電膜
２７０    絶縁膜
２７０ａ    絶縁体
２７０ｂ    絶縁体
２７１    絶縁膜
２７１ａ    絶縁体
２７１ｂ    絶縁体
２７２    絶縁膜
２７２ａ    絶縁体
２７２ｂ    絶縁体
２７４    絶縁膜
２７４ａ    絶縁体
２７４ｂ    絶縁体
２７５    絶縁膜
２７５ａ    絶縁体
２７５ｂ    絶縁体
２７６ａ    絶縁体
２７６ｂ    絶縁体
２７７    酸化物
２８０    絶縁体
２８６    導電体
３００    トランジスタ
３００ａ    トランジスタ
３００ｂ    トランジスタ
３００ｃ    トランジスタ
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１４ｃ    低抵抗領域
３１５    絶縁体
３１６    導電体
３２０    絶縁体
３２２    絶縁体
３２４    絶縁体
３２６    絶縁体
３２８    導電体
３３０    導電体
３５０    絶縁体
３５２    絶縁体
３５４    絶縁体
３５６    導電体
３６０    絶縁体
３６２    絶縁体
３６６    導電体
３７２    絶縁体
３７４    絶縁体
３７６    導電体
３８０    絶縁体
３８２    絶縁体
３８４    絶縁体
４００    トランジスタ
４０３    導電体
４０５    導電体
４０５ａ    導電体
４０５ｂ    導電体
４２４    絶縁体
４２４ａ    絶縁体
４２４ｂ    絶縁体
４３０ｃ    酸化物
４３０ｄ    酸化物
４３１ａ    酸化物
４３１ｂ    酸化物
４３１ｃ    酸化物
４３２ａ    酸化物
４３２ｂ    酸化物
４３２ｃ    酸化物
４５０    絶縁体
４５２    絶縁体
４６０    導電体
４６０ａ    導電体
４６０ｂ    導電体
４７０    絶縁体
４７１    絶縁体
４７２    絶縁体
４７４    絶縁体
４７５    絶縁体
５３０    酸化物
５３０＿ｄ１    酸化物
５３０＿ｄ２    酸化物
５３０ａ    酸化物
５３０Ａ    酸化膜
５３０ｂ    酸化物
５３０Ｂ    酸化膜
５３０ｃ    酸化物
５３０Ｃ    酸化膜
５３０ｄ    酸化物
５３０Ｄ    酸化膜
６００    セル
６００ａ    セル
６００ｂ    セル
６００ｃ    セル
６０１    セル
８３０    モニタ
８３１    表示部
８３２    筐体
８３３    スピーカ
８３４    リモコン操作機
８６０    ナビゲーション装置
８６１    表示部
８６２    操作ボタン
８６３    外部入力端子
１００１    配線
１００２    配線
１００３    配線
１００４    配線
１００４ａ    配線
１００４ｂ    配線
１００５    配線
１００５ａ    配線
１００５ｂ    配線
１００６    配線
１００６ａ    配線
１００６ｂ    配線
１００７    配線
１００８    配線
１００９    配線
１０１０    配線
１４００    ＤＯＳＲＡＭ
１４０５    コントローラ
１４１０    行回路
１４１１    デコーダ
１４１２    ワード線ドライバ回路
１４１３    列セレクタ
１４１４    センスアンプドライバ回路
１４１５    列回路
１４１６    グローバルセンスアンプアレイ
１４１７    入出力回路
１４２０    ＭＣ−ＳＡアレイ
１４２２    メモリセルアレイ
１４２３    センスアンプアレイ
１４２５    ローカルメモリセルアレイ
１４２６    ローカルセンスアンプアレイ
１４４４    スイッチアレイ
１４４５    メモリセル
１４４５ａ    メモリセル
１４４５ｂ    メモリセル
１４４６    センスアンプ
１４４７    グローバルセンスアンプ
１６００    ＮＯＳＲＡＭ
１６１０    メモリセルアレイ
１６１１    メモリセル
１６１１＿１    メモリセル
１６１１＿２    メモリセル
１６１１＿３    メモリセル
１６１１ａ    メモリセル
１６１１ｂ    メモリセル
１６１１ｃ    メモリセル
１６１１ｄ    メモリセル
１６１１ｅ    メモリセル
１６１１ｆ    メモリセル
１６１２    メモリセル
１６１２＿１    メモリセル
１６１２＿２    メモリセル
１６１２＿３    メモリセル
１６１２ａ    メモリセル
１６１２ｂ    メモリセル
１６１２ｃ    メモリセル
１６１２ｄ    メモリセル
１６１２ｅ    メモリセル
１６１２ｆ    メモリセル
１６４０    コントローラ
１６５０    行ドライバ
１６５１    行デコーダ
１６５２    ワード線ドライバ
１６６０    列ドライバ
１６６１    列デコーダ
１６６２    ドライバ
１６７０    回路
２０００    ＣＤＭＡ
２９１０    情報端末
２９１１    筐体
２９１２    表示部
２９１３    カメラ
２９１４    スピーカ部
２９１５    操作スイッチ
２９１６    外部接続部
２９１７    マイク
２９２０    ラップトップ型パーソナルコンピュータ
２９２１    筐体
２９２２    表示部
２９２３    キーボード
２９２４    ポインティングデバイス
２９４０    ビデオカメラ
２９４１    筐体
２９４２    筐体
２９４３    表示部
２９４４    操作スイッチ
２９４５    レンズ
２９４６    接続部
２９８０    自動車
２９８１    車体
２９８２    車輪
２９８３    ダッシュボード
２９８４    ライト
３００１    配線
３００２    配線
３００３    配線
３００４ａ    配線
３００４ｂ    配線
３００５ａ    配線
３００５ｂ    配線
３００６ａ    配線
３００６ｂ    配線
３００７    配線
４０１０    演算部
４０１１    アナログ演算回路
４０１２    ＤＯＳＲＡＭ
４０１３    ＮＯＳＲＡＭ
４０１４    ＦＰＧＡ
４０２０    制御部
４０２１    ＣＰＵ
４０２２    ＧＰＵ
４０２３    ＰＬＬ
４０２５    ＰＲＯＭ
４０２６    メモリコントローラ
４０２７    電源回路
４０２８    ＰＭＵ
４０３０    入出力部
４０３１    外部記憶制御回路
４０３２    音声コーデック
４０３３    映像コーデック
４０３４    汎用入出力モジュール
４０３５    通信モジュール
４０４１    ＡＩシステム
４０４１＿ｎ    ＡＩシステム
４０４１＿１    ＡＩシステム
４０４１Ａ    ＡＩシステム
４０４１Ｂ    ＡＩシステム
４０９８    バス線
４０９９    ネットワーク
８１００    ＵＳＢメモリ
８１０１    筐体
８１０２    キャップ
８１０３    ＵＳＢコネクタ
８１０４    基板
８１０５    メモリチップ
８１０６    コントローラチップ
８１１０    ＳＤカード
８１１１    筐体
８１１２    コネクタ
８１１３    基板
８１１４    メモリチップ
８１１５    コントローラチップ
８１５０    ＳＳＤ
８１５１    筐体
８１５２    コネクタ
８１５３    基板
８１５４    メモリチップ
８１５５    メモリチップ
８１５６    コントローラチップ
【図１】
2018190976.tif 000003
【図２】
2018190976.tif 000004
【図３】
2018190976.tif 000005
【図４】
2018190976.tif 000006
【図５】
2018190976.tif 000007
【図６】
2018190976.tif 000008
【図７】
2018190976.tif 000009
【図８】
2018190976.tif 000010
【図９】
2018190976.tif 000011
【図１０】
2018190976.tif 000012
【図１１】
2018190976.tif 000013
【図１２】
2018190976.tif 000014
【図１３】
2018190976.tif 000015
【図１４】
2018190976.tif 000016
【図１５】
2018190976.tif 000017
【図１６】
2018190976.tif 000018
【図１７】
2018190976.tif 000019
【図１８】
2018190976.tif 000020
【図１９】
2018190976.tif 000021
【図２０】
2018190976.tif 000022
【図２１】
2018190976.tif 000023
【図２２】
2018190976.tif 000024
【図２３】
2018190976.tif 000025
【図２４】
2018190976.tif 000026
【図２５】
2018190976.tif 000027
【図２６】
2018190976.tif 000028
【図２７】
2018190976.tif 000029
【図２８】
2018190976.tif 000030
【図２９】
2018190976.tif 000031
【図３０】
2018190976.tif 000032
【図３１】
2018190976.tif 000033
【図３２】
2018190976.tif 000034
【図３３】
2018190976.tif 000035
【図３４】
2018190976.tif 000036
【図３５】
2018190976.tif 000037
【図３６】
2018190976.tif 000038
【図３７】
2018190976.tif 000039
【図３８】
2018190976.tif 000040
【図３９】
2018190976.tif 000041
【図４０】
2018190976.tif 000042
【図４１】
2018190976.tif 000043
【図４２】
2018190976.tif 000044
【図４３】
2018190976.tif 000045
【図４４】
2018190976.tif 000046
【図４５】
2018190976.tif 000047
【図４６】
2018190976.tif 000048
【図４７】
2018190976.tif 000049
【図４８】
2018190976.tif 000050
【図４９】
2018190976.tif 000051
【図５０】
2018190976.tif 000052
【図５１】
2018190976.tif 000053
【図５２】
2018190976.tif 000054
【図５３】
2018190976.tif 000055
【図５４】
2018190976.tif 000056
【図５５】
2018190976.tif 000057
【図５６】
2018190976.tif 000058
【図５７】
2018190976.tif 000059
【図５８】
2018190976.tif 000060
【図５９】
2018190976.tif 000061
【図６０】
2018190976.tif 000062
【図６１】
2018190976.tif 000063
【図６２】
2018190976.tif 000064
【図６３】
2018190976.tif 000065
【図６４】
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【図６５】
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【図６６】
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【図６７】
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