(57)【要約】  【課題】エッチストップ構造のＴＦＴにおいて、従来技術のチャネル長よりも長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供する。  【解決手段】基板１上に、ゲート電極１２、ゲート絶縁膜１３、酸化物半導体膜１４、該酸化物半導体膜１４を保護するエッチストップ層１５、ソース/ドレイン電極部（１６、１７）、およびドナー等を含むコート層（１８）を、この順に積層してなり、エッチストップ層１５が上部に形成されている酸化物半導体膜1４の領域において、ソース/ドレイン電極部と上下方向に重ならない領域が、ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域２１４Ｂとして形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーま
たはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記コート層はＳｉＮｘを含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子が水素であることを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか一方と
前記エッチストップ層が、上下方向に重ならないような構成とされていることを特徴とする請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各々と前
記エッチストップ層が上下方向に重なるように構成されていることを特徴とする請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことを特徴とする請求項１〜５のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることを特徴とする請求項６に記載の薄膜トランジスタ。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【請求項８】
前記低抵抗領域の抵抗率が１．５Ω・ｃｍ未満であることを特徴とする請求項１〜７のいずれかに記載の薄膜トランジスタ。
【請求項９】
前記低抵抗領域の抵抗率が、前記ソース/ドレイン電極部と上下方向に重なる領域の抵
抗率の１／１００以下であることを特徴とする請求項１〜８のいずれかに記載の薄膜トランジスタ。
【請求項１０】
請求項１〜９のいずれかに記載の薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とする薄膜デバイス。
【請求項１１】
前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前
記ドレイン電極側の２つの領域に各々対応するように分割されたことを特徴とする請求項１０に記載の薄膜デバイス。
【請求項１２】
前記低抵抗領域に接続された出力電極部を有し、直列接続された２つの前記薄膜トランジスタのうちの一方の前記薄膜トランジスタのゲート電極と、前記出力電極部またはドレイン電極とが接続されたインバータ機能を有する構造とされたことを特徴とする請求項１１に記載の薄膜デバイス。
【請求項１３】
請求項１記載の薄膜トランジスタを２つ接続してなり、一方の該薄膜トランジスタのゲート電極が２つに分割され、かつ他方の該薄膜トランジスタのゲート電極が分割されず、この分割されていない該ゲート電極が前記ドレイン電極と接続された構成とされて、NAND素子として機能することを特徴とする薄膜デバイス。
【請求項１４】
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはア
クセプタとなり得る原子または分子を含むコート層を、この順に積層する薄膜トランジスタの製造方法であって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域を、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域とする工程を含むことを特徴とする請求項１〜９のいずれかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、有機EL素子やLCDを駆動するために用いられる薄膜トランジスタ、
その薄膜トランジスタを備えた薄膜デバイス、および薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。
【０００３】
上記酸化物半導体をＴＦＴの半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が大きく、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が小さく、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげる
のに必要なゲート電圧が小さく、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度（以下、単に移動度と称する場合がある。）が高いこと、チャネル長が短いこと等が要求される。
【０００４】
上記酸化物半導体として、例えば、下記特許文献１、２に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ−Ｇａ−Ｓｎ系酸化物半導体が良く知られている。
また、ＴＦＴ構造としては、図１４に示すように基板６１１上にゲート電極６１２、ゲート絶縁膜６１３、酸化物半導体膜６１４、酸化物半導体膜６１４を保護するエッチストップ層６１５、ソース/ドレイン電極部（６１６、６１７）をこの順序で形成するエッチ
ストップ構造が用いられる（特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５３５７３４２号
【特許文献２】特開２０１１−１７４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、オン電流を増加させるためには、チャネル長を短く設定することが有用である。
しかしながら、エッチストップ構造の場合、チャネル長は、図１４に示すようにソース電極６１６と酸化物半導体６１４が接触する位置から、ドレイン電極６１７と酸化物半導体６１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層６１５におけるソース電極６１６の領域のチャネル長方向の長さＬｓと、エッチストップ層６１５におけるドレイン電極領域のチャネル長方向の長さＬｄと、ソース電極６１６とドレイン電極６１７の間隔Ｌｇの和で示される。
【０００７】
したがって、フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工
してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが製造上難しかった。この結果、チャネル長を短くして、オン電流を増加させることが難しい状態となっていた。
本発明は上記事情に鑑みてなされたもので、エッチストップ構造のＴＦＴにおいて、従来技術よりもチャネルの長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明に係る薄膜トランジスタは、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーま
たはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されていることを特徴とするものである。
ここで、ソース/ドレイン電極部とは、ソース電極およびドレイン電極の他、これら、
ソース電極やドレイン電極に付設され、ソース電極やドレイン電極とは異なる材料により構成される付設部材をも含む趣旨である。なお、付設部材の構成材料としては、コート層からのドナー等の拡散を阻止し得る材料であることが要求される。
【０００９】
また、前記コート層はＳｉＮｘを含むことが望ましい。
また、前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子は水素とすることが可能である。
また、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか
一方と前記エッチストップ層が上下方向に重ならない構成とすることができる。
【００１０】
一方、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各
々と前記エッチストップ層が上下方向に重なるように構成することも可能である。
また、前記酸化物半導体膜は、少なくともＩｎ、Ｇａ、Ｓｎ、およびＯを含むことが好ましい。
【００１１】
また、前記酸化物半導体膜に含まれるＩｎ、ＧａおよびＳｎの合計原子数に対する各金属元素の原子数の比率が下記式（１）〜（３）の全てを満たす構造とされていることが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
【００１２】
また、前記低抵抗領域の抵抗率が１．５Ω・ｃｍ未満であることが好ましい。
また、前記低抵抗領域の抵抗率が、前記ソース/ドレイン電極部と上下方向に重なる領
域の抵抗率の１／１００以下であることが好ましい。
また、上述したいずれかの薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の２つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重
ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第１の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第２の薄膜トランジスタとを、備えたことを特徴とするものである。
また、前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極
側と前記ドレイン電極側の２つの領域に各々対応するように分割されたことが好ましい。
【００１３】
また、本発明の薄膜デバイスは、前記低抵抗領域に接続された出力電極部を有し、直列接続された２つの前記薄膜トランジスタのうちのいずれかの前記薄膜トランジスタのゲート電極と、前記出力電極部またはドレイン電極とが接続されたインバータ機能を有する構造とされたことものであることが好ましい。
また、本発明の他の薄膜デバイスは、本欄の冒頭に示した薄膜トランジスタが２つ接続されてなり、一方の該薄膜トランジスタのゲート電極が２つに分割され、かつ他方の該薄膜トランジスタのゲート電極が分割されず、この分割されていない該ゲート電極が前記ドレイン電極と接続された構成とされて、NAND素子として機能し得る構成とされていることが好ましい。
【００１４】
また、本発明の薄膜トランジスタの製造方法は、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはア
クセプタとなり得る原子または分子を含むコート層を、この順に積層する薄膜トランジスタの製造方法であって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域を、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域とする工程を含むことを特徴とするものである。
【発明の効果】
【００１５】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法によれば、エッチストップ構造のＴＦＴにおいて従来技術のものよりも短いチャネル長とすることができ、より高いオン電流を得ることが可能である。
すなわち、本発明の概念的な作用としては、ドナー等を多く含むコート層を上層に形成し、このコート層からドナー等を拡散させ、ソース/ドレイン電極部によってこの拡散が
阻止されない領域は、この拡散がエッチストップ層を介して酸化物半導体膜まで進む。酸化物半導体膜内にドナー等が侵入すると、ドナー等が侵入した酸化物半導体膜の領域は、キャリア密度が大幅に上昇し、導体となり得る、
一方、ソース/ドレイン電極部によって上記ドナー等の拡散が阻止されて、このドナー
等が内部に侵入しなかった酸化物半導体膜内の領域は、従来通りチャネル層として機能する。
【００１６】
従来技術を示す図１４を用いた前述の説明では、チャネル長は、エッチストップ層６１５上のソース電極領域のチャネル長方向の長さＬｓと、エッチストップ層６１５上のドレイン電極領域のチャネル長方向の長さＬｄと、ソース電極６１６とドレイン電極６１７の間隔Ｌｇの和とされているが、ソース電極６１６とドレイン電極６１７の間隔Ｌｇが導体化すれば、チャネル長はＬｓとＬｇの和に短縮することができる。この長さを、フォトリソグラフィのアライメントマージンＤａを用いて表せば、２Ｄａとなる。
【００１７】
なお、本発明の好ましい態様において、保護膜と前記酸化物半導体膜の領域の間に、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか一方が配さ
れず、チャネル領域が形成されない構成とすれば、チャネル長は上記の半分となるのでＤａとなり、さらに短縮される。
これにより、チャネルの長さを大幅に短縮することができ、オン電流の増加を図ることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係る薄膜トランジスタの断面構造を示すものである。
【図２】本発明の実施形態２に係る薄膜トランジスタの断面構造を示すものである。
【図３】本発明の実施形態３に係る薄膜トランジスタの断面構造を示すものである。
【図４】本発明の実施形態４Ａ（エンハンスメント型）に係る薄膜デバイス（インバータ構造）の断面構造を示すものである。
【図５】本発明の実施形態４Ｂ（ディプレッション型）に係る薄膜デバイス（インバータ構造）の断面構造を示すものである。
【図６】本発明の実施形態５に係る薄膜デバイス（ＮＡＮＤ構造）の断面構造を示すものである。
【図７】本発明の実施例１により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図８】本発明の実施例３により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図９】本発明の実施例３により作製したＴＦＴにおいて、１／Ｌｓｄに対するオン電流の変化を示すグラフを表すものである。
【図１０】本発明の実施例４により作成したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図１１】本発明の実施例４により作製したＴＦＴにおいて、１／（Ｌｓ＋Ｌｄ）に対するオン電流の変化を示すグラフを表すものである。
【図１２】本発明の実施例５により作製したＴＦＴのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。
【図１３】本発明の実施形態３の変更態様に係る薄膜トランジスタの断面構造を示すものである。
【図１４】従来技術に係る薄膜トランジスタの断面構造を示すものである。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態に係る薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を図面を参照しながら説明する。
なお、以下では５つの実施形態について説明するが、各実施形態間で重複する説明も多いことから、実施形態１の部材に付した番号を基準とし、その部材と対応する部材については、実施形態１の部材に付した番号に対し、実施形態２の部材には１００を加えて表し、実施形態３の部材には２００を加えて表し、実施形態４Ａの部材には３００を加えて表し、実施形態４Ｂの部材には４００を加えて表し、実施形態５の部材には５００を加えて表し、実施形態２以降の部材について、共通する説明は適宜省略する。
【００２０】
＜実施形態１＞
以下、実施形態１に係る薄膜トランジスタについて図１（図１（ａ）、（ｂ）を併せて図１と称する場合がある）を参照しながら詳しく説明する。
実施形態１に係る薄膜トランジスタは、図１（ａ）に示すように、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体膜１４、エッチストップ層１５、ソース/ド
レイン電極部（ソース電極１６とドレイン電極１７を含む）、保護膜１８をこの順に積層したものである。なお、酸化物半導体膜１４において、ソース/ドレイン電極部（ソース
電極１６とドレイン電極１７）と上下方向に重なる領域がチャネル領域１４Ａとして形成され、また、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７）と上下方向
に重ならない領域が低抵抗領域１４Ｂとして形成されている。
【００２１】
以下、実施形態１に係る薄膜トランジスタの各層（膜、電極）１１〜１８について、図１（ａ）、（ｂ）（（ｂ）は等価回路図を表す）を用いてさらに詳細に説明する。なお、図１（ｂ）〜図６（ｂ）の等価回路図において、Ｌ、Ｌ１、Ｌ２は各々ＴＦＴ、あるいはＴＦＴとみなせる部分を示す。
上記ゲート電極１２およびゲート絶縁膜１３の構成材料として種々の周知の材料を用いることができる。ゲート電極１２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
【００２２】
上記酸化物半導体膜１４は、金属元素としてＩｎ、Ｇａ、ＳｎとＯで構成される酸化物からなり、上記Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数の比が下記式（１）〜（３）を全て満足するものであることが好ましい。なお、下記式（１）〜（３）において、Ｉｎ、Ｇａ、Ｓｎは、各々、Ｉｎ、Ｇａ、Ｓｎの原子数を表す。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）
以下、上記式（１）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数合計に対するＩｎの含有原子数（原子％）をＩｎ原子数比と称する場合がある。同様に、上記式（２）で表される、酸素Ｏを除くＩｎ、ＧａおよびＳｎの原子数合計に対するＧａの含有原子数（原子％）をＧａ原子数比と称する場合がある。同様に、上記式（３）で表される、酸素Ｏを除く全金属元素であるＩｎ、ＧａおよびＳｎの原子数の合計に対するＳｎの含有原子数（原子％）をＳｎ原子数比と称する場合がある。
【００２３】
＜Ｉｎ原子数比について＞
Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、Ｉｎ、ＧａおよびＳｎの金属元素の合計原子数に占めるＩｎの原子数の割合が多くなるほど、酸化物半導体膜１４の導電性が増加するため電界効果移動度は増加する。
【００２４】
上記作用効果をより良好なものとするためには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、さらに好ましくは０．３５以上、さらに好ましくは０．４０以上である。ただし、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎて、しきい値電圧が低下する等の問題があるため、０．５０以下とする。また、Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。
【００２５】
＜Ｇａ原子数比について＞
Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与し得る元素である。上記式（２）に示すＧａ原子数比が大きいほど、酸化物半導体膜１４の電気的安定性が向上し、キャリアの過剰発生を抑制する効果が良好なものとなる。上記効果を奏するためには、Ｇａ原子数比を０．２０以上とすることが必要である。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。ただし、Ｇａ原子数比が大き過ぎると、酸化物半導体膜１４の導電性が低下して電界効果移動度が低下しやすくなるので、Ｇａ原子数比は、０．３０以下とする。さらに好ましくは０．２８以下とする。
【００２６】
＜Ｓｎ原子数比について＞
Ｓｎは酸エッチング耐性の向上に寄与し得る元素である。上記式（３）で示すＳｎ原子数比が大きいほど、酸化物半導体膜１４における無機酸エッチング液に対する耐性は向上する。上記作用効果を良好なものとするためには、Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、さらに好ましくは０．３５以上である。一方、Ｓｎ原子数比が大きくなり過ぎると、酸化物半導体膜１４の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体膜１４自体の加工が困難になる。よってＳｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。
【００２７】
酸化物半導体膜１４の好ましい膜厚としては、１０ｎｍ以上、さらには２０ｎｍ以上であり、２００ｎｍ以下、さらには１００ｎｍ以下である。
また、エッチストップ層の構成材料の種類としては、従来より周知の種々の材料を用いることができる。例えば構成材料としてはＳｉＯｘ等を用いることができる。
【００２８】
本実施形態においては、図１に示すように、ソース電極１６がエッチストップ層１５と重ならない状態を示す。ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）
の構成材料としては特に限定されず、従来より周知のものを用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。
【００２９】
前述したように本実施形態においては、保護膜１８の構成材料として、ＳｉＮｘ（シリコン窒化膜）を含む構成材料を用いることが好ましい。具体的には、シリコン窒化膜やシリコン酸窒化膜等を用いることが好ましく、これらは単独で用いてもよいし、組み合わせて用いてもよいし、これらを積層して用いてもよい。あるいは、上層をＳｉＮｘ、下層をＳｉＯｘ（シリコン酸化膜）とした積層膜を用いてもよい。
【００３０】
本実施形態のＴＦＴは、図１に示すようにソース電極１６−ドレイン電極１７間の酸化物半導体膜（領域）１４において、ドレイン電極１７と重ならない低抵抗領域１４Ｂと、ドレイン電極１７と重なるチャネル領域１４Ａの２領域に分けることができる。ドレイン電流は上記２領域の各抵抗の直列抵抗値に反比例する。ここで、上記低抵抗領域１４Ｂの抵抗値が上記２領域の各抵抗の直列抵抗値に比べて無視できるほど小さい場合、ドレイン電流はチャネル領域１４Ａの抵抗値に反比例することになる。本実施形態のＴＦＴのチャネル長は実効的にチャネル領域１４Ａの長さであるＬｄで表わされ、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｓ＋Ｌｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａで表わすことができる。
【００３１】
上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域１４Ｂの抵抗率は１.５Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にする。
ただし、低抵抗領域１４Ｂの適切な抵抗率は、Ｌｓ、Ｌｇ、Ｌｄの各長さ、酸化物半導体膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、適宜設定すればよい。
【００３２】
このようにして得られた本実施形態のＴＦＴは、上記低抵抗領域１４Ｂを有しないＴＦＴと比較してチャネル長を短くすることができ、高いオン電流を得ることができる。
以下、実施形態１に係る薄膜トランジスタの製造方法について説明する。
まず、基板１１上にゲート電極１２およびゲート絶縁膜１３をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
【００３３】
次に、ゲート絶縁膜１３上に、酸化物半導体膜１４を形成する。
酸化物半導体膜１４は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。
【００３４】
以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法等の化学的成膜法によって酸化物を形成してもよい。
スパッタリング法に用いられるターゲットとして、前述したＩｎ、Ｇａ、ＳｎおよびＯの元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。
組成比率としては、Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数が上記式（１）〜（３）を満たすターゲットを用いることが推奨される。
あるいは、組成の異なる２つのターゲットを同時放電するコンビナトリアルスパッタ法を用いて成膜してもよい。例えばＩｎ2Ｏ3、Ｇａ2Ｏ3、ＳｎＯ2等、Ｉｎ、Ｇａ、および
Ｓｎの各元素の酸化物ターゲット、または上記元素の２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜する手法も可能である。
【００３５】
また、上記ターゲットは、例えば粉末焼結法によって製造することができる。
上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板１１の温度、ターゲットと基板１１との距離であるＴ−Ｓ間距離等を適切に制御することが好ましい。
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
酸素添加量は、半導体として動作を示すよう、上記酸化物半導体膜１４のキャリア密度が１×１０15 〜１０17 ／ｃｍ3の範囲内となるようにすることが好ましい。
最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセス等に応じて、適切に制御する。
【００３６】
成膜時のパワー密度は高い程良く、ＤＣまたはＲＦで略２．０Ｗ／ｃｍ2以上に設定す
ることが推奨される。ただし、成膜時のパワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ2程度である。
酸化物半導体膜１４は、Ｉｎ、Ｇａ、ＳｎおよびＯで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属に替えた酸化物半導体膜１４を用いてもよい。
【００３７】
成膜時の基板１１の温度は、室温〜２００℃の範囲内に制御することが推奨される。さらに、酸化物半導体膜１４中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、２５０〜４００℃で１０分〜３時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体膜１４をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。
【００３８】
酸化物半導体膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体膜１４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。プレアニールとして、例えば、水蒸気雰囲気ま
たは大気雰囲気にて、３５０〜４００℃で３０〜６０分行うことが好ましい。
【００３９】
次いで、エッチストップ層１５を形成する。エッチストップ層１５の形成方法としては従来の種々の手法を取りうる。
次いで、ソース/ドレイン電極部を形成する。ソース電極１６またはドレイン電極１７
のいずれかの少なくとも一部はエッチストップ層１５と重ならないように形状調整する。
ソース/ドレイン電極部の形成手法としては、例えばマグネトロンスパッタリング法に
よって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、後述の保護膜１８の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃〜３００℃）やＮ2Ｏプラズマ処理を施
してもよい。
【００４０】
次に、酸化物半導体膜１４の上に保護膜１８をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。
保護膜１８の形成後、２００℃以上の温度でポストアニールを行う。ポストアニールを施すことで、上記保護膜１８に含有される水素が、保護膜１８の配設位置を上方向としたとき、上下方向に、上記ドレイン電極１７が重ならない酸化物半導体１４の領域に拡散されて、浅い不純物準位が形成されることから、抵抗率が低下し、導体化する。
この結果、上下方向に、上記ドレイン電極１７が重ならない酸化物半導体膜１４の領域に導体化された上記低抵抗領域１４Ｂが形成される。
【００４１】
一方、上下方向に、上記ドレイン電極１７が重なる酸化物半導体１４の領域では、上部にドレイン電極１７が存在し、保護膜１８からの水素の透過が阻止されることから、上記領域への水素の供給量が少なくなり、半導体の状態が維持される。
この結果、上下方向に、上記ドレイン電極１７が重なる酸化物半導体膜１４の領域は、半導体としての性質が維持される。
【００４２】
上記ポストアニールの温度が２００℃未満では上記低抵抗領域１４Ｂが形成され難い。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２７０℃以上である。ただし、熱処理温度が高過ぎると、上記ドレイン電極１７が重なる酸化物半導体膜１４の領域の抵抗も低減し、オフ電流が増加してしまうため、その上限を３００℃以下とすることが好ましい。より好ましい上限は２８０℃である。
最適なポストアニール温度は酸化物半導体膜１４、エッチストップ層１５、および保護膜１８の各々の膜厚や成膜条件に依存することから、これらの値を勘案して適宜設定することが肝要である。さらに上記ポストアニールでは、処理時間を例えば、３０〜９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気等を採用し得る。
【００４３】
＜実施形態２＞
以下、実施形態２に係る薄膜トランジスタについて、図２（図２（ａ）、（ｂ）を併せて図２と称する場合がある）を参照しながら説明する。
実施形態２に係る薄膜トランジスタは、図２（ａ）に示すように、基板１１１上にゲート電極１１２、ゲート絶縁膜１１３、酸化物半導体膜１１４、エッチストップ層１１５、ソース/ドレイン電極部（ソース電極１１６とドレイン電極１１７を含む）、保護膜１１
８をこの順に積層したものである。なお、酸化物半導体膜１１４において、ソース/ドレ
イン電極部のソース電極１１６と上下方向に重なる領域がチャネル領域１（１１４Ａ１）とされ、また、ソース/ドレイン電極部のドレイン電極１１７と上下方向と重なる領域が
チャネル領域２（１１４Ａ２）とされ、ソース/ドレイン電極部（ソース電極１１６とド
レイン電極１１７を含む）と上下方向に重ならない領域が低抵抗領域１１４Ｂとされている。なお、図２（ｂ）は、実施形態２の等価回路図を表す。
【００４４】
この実施形態２に係る薄膜トランジスタは、ソース電極１１６とドレイン電極１１７が互いに略対称形状をなしており、そのため、ドレイン電極１１７側のチャネル領域２（１１４Ａ２）と略対称形状となるように、ソース電極１１６側のチャネル領域１（１１４Ａ１）が設けられており、実施形態１に係る薄膜トランジスタに対して、チャネル領域１（１１４Ａ１）の分だけ低抵抗領域１１４Ｂが短くなっている。
【００４５】
すなわち、実施形態２に係る薄膜トランジスタは、図２に示すようにソース電極１１６−ドレイン電極１１７間の酸化物半導体膜１１４の領域において、上下方向に、ソース電極１１６およびドレイン電極１１７とは重ならない低抵抗領域１１４Ｂと、ソース電極と重なるチャネル領域１（１１４Ａ１）と、ドレイン電極と重なるチャネル領域２（１１４Ａ２）との３領域に分けることができる。
【００４６】
ドレイン電流値は上記３領域の各抵抗の直列抵抗に反比例する。ここで、上記低抵抗領域１１４Ｂの抵抗値が上記３領域の各抵抗の直列抵抗値と比べて無視できるほど小さい場合、ドレイン電流はチャネル領域１（１１４Ａ１）とチャネル領域２（１１４Ａ２）の各抵抗の直列抵抗に反比例することになる。本実施形態のＴＦＴのチャネル長は実効的にチャネル領域１（１１４Ａ１）とチャネル領域２（１１４Ａ２）の長さの和であるＬｓ＋Ｌｄで表わされ、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａを用いて２Ｄａで表わせる。
【００４７】
上記オン電流の増加効果を良好なものとするためには、上記低抵抗領域１１４Ｂの抵抗率は１.５Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にすることが有用である
。ただし、低抵抗領域１１４Ｂの最適な抵抗率はＬｓ、Ｌｇ、Ｌｄの各値、酸化物半導体膜１１４の膜厚、ゲート絶縁膜１１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
【００４８】
このように構成された本実施形態のＴＦＴは、低抵抗領域１１４Ｂを有しないＴＦＴと比較してチャネル長が短く、高いオン電流を得ることができる。
フォトリソグラフィプロセス加工において生じるエッチストップ層１１５とソース/ド
レイン電極部とのチャネル長方向のパターンのずれの長さをαと定義すると、実施形態１の構造では実効的なチャネル長はＬｄ±αとなる。αは基板面内で変動するので、基板面内でＴＦＴの特性がばらつく要因となる。また、αは作製する基板１１１毎に変動するために、基板１１１毎にＴＦＴの特性がばらつく要因となる。
【００４９】
一方、本実施形態の構造では実効的なチャネル長は（Ｌｓ−α）＋（Ｌｄ＋α）=Ｌｓ
＋Ｌｄとなり、αが変動しても実効的なチャネル長のばらつきの要因とはならない。これにより、ばらつきのより小さいＴＦＴを作製することが可能になる。
【００５０】
＜実施形態３＞
以下、実施形態３に係る薄膜トランジスタについて、図３（図３（ａ）、（ｂ）を併せて図３と称する場合がある）を参照しながら説明する。
実施形態３に係る薄膜トランジスタは、図３（ａ）に示すように、基板２１１上にゲート電極１（２１２Ａ）およびゲート電極２（２１２Ｂ）、ゲート絶縁膜２１３、酸化物半導体膜２１４、エッチストップ層２１５、ソース/ドレイン電極部（ソース電極２１６と
ドレイン電極２１７を含む）、保護膜２１８をこの順に積層したものである。なお、基板２１１の上部には、ソース電極２１６側に対応してゲート電極１（２１２Ａ）が、ドレイ
ン電極２１７側に対応してゲート電極２（２１２Ｂ）が、絶縁層２１２Ｃ（ゲート絶縁膜２１３と同一材料を用いて、ゲート絶縁膜２１３の形成と同時に形成してもよい）により互いに分離して設けられている点において、実施形態２のものと相違している。
【００５１】
図３（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、ゲート電極部分をゲート電極１（２１２Ａ）とゲート電極２（２１２Ｂ）の２つに分けることで、チャネル長を短くすることができ、図１４に示すＴＦＴ１つ分のスペースで、チャネル長がＬｓとＬｄの２つの短チャネルＴＦＴ（Ｌ１、Ｌ２）の直列接続構造（等価回路図である図３（ｂ）を参照）を形成することができる。
【００５２】
このようにして得られた本実施形態の２つの短チャネルＴＦＴの直列接続構造からなる薄膜トランジスタは、低抵抗領域を有しない図１４に示すＴＦＴと比較して、ＴＦＴ１個当たりのチャネル長が短くなり、高いオン電流を得られるとともに、ＴＦＴ１個当たりの必要スペースは、上述した低抵抗領域を有しないＴＦＴの半分になる。
【００５３】
＜実施形態４Ａ、４Ｂ＞
以下、実施形態４Ａ、４Ｂに係る薄膜デバイスについて、図４、５（図４（ａ）、（ｂ）を併せて図４、図５（ａ）、（ｂ）を併せて図５と称する場合がある）を参照しながら説明する。
実施形態４Ａに係る薄膜デバイスは、図４（ａ）に示すように、基板３１１上にゲート電極１（３１２Ａ）およびゲート電極２（３１２Ｂ）、ゲート絶縁膜３１３、酸化物半導体膜３１４、エッチストップ層３１５、ソース/ドレイン電極部（ソース電極３１６とド
レイン電極３１７を含む）、保護膜３１８をこの順に積層したものである。なお、ゲート電極２（３１２Ｂ）とドレイン電極３１７（ゲート電極１（３１２Ａ）とソース電極３１６に替えることは可能である）は導電部３２０によって電気的に接続されており、その導電部３２０の上方終端部にＶdd電極３１９が形成されており、一方、低抵抗領域３１４Ｂから上方に引き出された導電部３２２の上方終端部にＶout電極３２１が形成されている
（等価回路図である図４（ｂ）を参照）。
【００５４】
また、実施形態４Ｂに係る薄膜デバイスは、図５（ａ）に示すように、基板４１１上にゲート電極１（４１２Ａ）およびゲート電極２（４１２Ｂ）、ゲート絶縁膜４１３、酸化物半導体膜４１４、エッチストップ層４１５、ソース/ドレイン電極部（ソース電極４１
６とドレイン電極４１７を含む）、保護膜４１８をこの順に積層したものである。なお、ゲート電極２（４１２Ｂ）と、低抵抗領域４１４Ｂから電気的に接続される導電部４２２により上方に引き出された上方終端部に設けられたＶout電極４２１と、を導電部４２３
により接続するように形成する構成とされている（ゲート電極２（４１２Ｂ）をゲート電極１（４１２Ａ）に替えることは可能である）（等価回路図である図５（ｂ）を参照）。
【００５５】
なお、図４（ａ）、５（ａ）に示すように、ゲート電極をゲート電極１（４１２Ａ）とゲート電極２（４１２Ｂ）の２つに分けることで、チャネル長を短くすることができ、チャネル長がＬｓとＬｄの２つのＴＦＴの直列接続構造を形成できる。
また、上記ＴＦＴが実施形態４Ａに示すエンハンスメント型の場合、上述したように、上記低抵抗領域４１４Ｂに電極を形成し、さらに、ドレイン電極（４１７）とゲート電極２（４１２Ｂ）を電気的に接続することで、インバータ機能を持たせた回路とすることができる。
【００５６】
また、上記ＴＦＴが実施形態４Ｂに示すディプレッション型の場合、図５（ａ）に示すように、上記低抵抗領域４１４ＢにＶout電極４２１を形成し、さらに、ゲート電極２（
４１２Ｂ）とＶout電極４２１を電気的に接続することで、インバータ機能を持たせた回
路とすることができる。
【００５７】
＜実施形態５＞
以下、実施形態５に係る薄膜デバイスについて、図６（ａ）を参照しながら説明する。
実施形態５に係る薄膜デバイスは、図４に示すようなゲート電極分離型のＴＦＴ５５１Ａと、ゲート電極５１２Ａ２をドレイン電極５１７-２に電気的に接続したゲート電極非
分離型のＴＦＴ５５１Ｂとを直列に接続したものであって、ＮＡＮＤ素子を構成するものである。
【００５８】
すなわち、ＴＦＴ５５１Ａは、基板５１１上にゲート電極１（５１２Ａ１）およびゲート電極２（５１２Ｂ１）、ゲート絶縁膜５１３、酸化物半導体膜５１４-１（低抵抗領域
５１４Ｂ１を備えている）、エッチストップ層５１５-１、ソース/ドレイン電極部（ソース電極５１６-１とドレイン電極５１７-１を含む）、保護膜５１８-１をこの順に積層し
たものである（等価回路図である図６（ｂ）を参照）。一方、ＴＦＴ５５１Ｂは、基板５１１上にゲート電極５１２Ａ２、ゲート絶縁膜５１３、酸化物半導体膜５１４-２（低抵
抗領域５１４Ｂ２を備えている）、エッチストップ層５１５-２、ソース/ドレイン電極部（ソース電極５１６-２とドレイン電極５１７-２を含む）、保護膜５１８-２をこの順に
積層したものである。
【００５９】
なお、ゲート電極５１２Ａ２とドレイン電極５１７-２（ドレイン電極５１７-２をソース電極５１６-２に替えることは可能である）は電気的に接続されている（等価回路図で
ある図６（ｂ）を参照）。
前述したように、ＴＦＴ５５１ＡとＴＦＴ５５１Ｂを直列接続することにより、３個分のＴＦＴを構成することができ、これにより、従来のＴＦＴ２個分のスペースでＮＡＮＤ素子を形成することができる。
【実施例】
【００６０】
以下、本発明の薄膜トランジスタについて、以下の実施例により検証する。
（概要）
図３に示すゲート分割型のＴＦＴ（薄膜デバイスもＴＦＴや薄膜トランジスタと称する場合がある。：以下の記載において同じ）をベースとして、それぞれ下記手法により、実施例１〜５のＴＦＴを作製した。各部材の符号としては、図３に示す符号を用いる。
【００６１】
＜実施例１＞
まず、ガラス製の基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）２１１上に、ゲート電極２１２Ａ、ＢとしてＭｏ薄膜を１００ｎｍ、ゲート絶縁膜２１３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極２１２Ａ、Ｂは
純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガ
ス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ（0.267Pa）、Ａｒガス流量：２０ｓｃｃｍと
した。また、ゲート絶縁膜２１３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4と
Ｎ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
【００６２】
次に、下記組成の酸化物半導体膜（Ｉｎ−Ｇａ−Ｓｎ−Ｏ膜、膜厚４０ｎｍ）２１４を下記条件に設定したスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度 ：室温
ガス圧 ：１ｍＴｏｒｒ（0.133Pa）
キャリアガス ：Ａｒ
酸素分圧 ：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：１．２７、２．５５、３．８３Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
【００６３】
上記のようにして酸化物半導体膜２１４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャントとして、関東化学株式会社製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行った全ての酸化物半導体膜２１４について、ウェットエッチングによる残渣は検出されず、適切にエッチングできたことを確認している。
上記の通り、酸化物半導体膜２１４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて４００℃で１時間行った。
【００６４】
上記プレアニールの後、エッチストップ層２１５としてシリコン酸化膜（膜厚１００ｎｍ）を上記酸化物半導体膜２１４の上に成膜した。上記シリコン酸化膜の成膜は、Ｎ2Ｏ
およびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー
密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。
上記シリコン酸化膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層２１５のパターニングを行った。
次に、ソース/ドレイン電極部（ソース電極２１６とドレイン電極２１７）を形成する
ため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体膜２１４の上に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ（0.267Pa）、基板温度：室温とした。
【００６５】
次いで、フォトリソグラフィおよびウェットエッチングにより、ソース/ドレイン電極
部のパターニングを行った。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり、液温が４０℃の混酸エッチャントを用いた。
このようにしてソース/ドレイン電極部を形成した後、積層膜を保護するための保護膜
２１８として、膜厚１００ｎｍのＳｉＯｘ膜と膜厚１５０ｎｍのＳｉＮｘ膜を積層させた合計膜厚が２５０ｎｍの積層膜をプラズマＣＶＤ法で形成した。上記ＳｉＯｘ膜の形成にはＳｉＨ４、Ｎ２およびＮ２Ｏの混合ガスを用い、上記ＳｉＮｘ膜の形成にはＳｉＨ４、Ｎ２、ＮＨ３の混合ガスを用いた。いずれの場合も成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。
【００６６】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜２１８にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。その後、ポストアニールとして、２７０℃で３０分の熱処理を行って実施例１のＴＦＴを作製した。
【００６７】
図７に、実施例１のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す。チャネル幅（Ｗ）＝５７０μｍ、Ｌｓｄ＝１００μｍ、Ｌｓ＝Ｌｄ＝５μｍである。Ｖｇ＝−１０〜２０Ｖ、ドレイン電圧（Ｖｄ）＝１０Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１０Ｖの時のドレイン電流とする。２７０℃でポストアニール処理したＴＦＴのオン電流は１３００μＡであり、２７０℃のポストアニールを施すことでオン電流が、従来のものと比べて約９倍となった。オン電流が増加した理由として、２７０℃以上のポストアニールを施すことによって、保護膜２１８に含有される水素が、ソース/ドレイン電極
部が重ならない酸化物半導体膜２１４の領域に拡散されて低抵抗領域２１４Ｂが形成され、実施形態に示すように実効的にチャネル長が低抵抗領域２１４Ｂの長さＬｇの分だけ短くなったことに起因すると考えられる。
【００６８】
つまり、従来のＴＦＴでは低抵抗領域が形成されずチャネル長がＬｓｄ＝１００μｍで
あるのに対して、図３に示すごとき構成を有し、２７０℃のポストアニール処理を施した実施例１のものにおいては、実効的にチャネル長がＬｓ＋Ｌｄ＝１０μｍと従来の１／１０程度に短縮された。チャネル長の短縮から見積もられるオン電流の増加（１０倍）は実験結果の約９倍とほぼ一致した。ここで、チャネル長の短縮から見積もられるオン電流の増加よりも実験結果のオン電流の増加が低かった要因として、低抵抗領域２１４Ｂの抵抗が寄生抵抗として作用したことが考えられる。
【００６９】
従来技術によるＴＦＴのオン電流に基づき、チャネル領域（低抵抗化されていない酸化物半導体膜２１４の領域）の抵抗率を見積もったところ、１．５Ω・ｃｍであった。
この抵抗率の値は、２７０℃でポストアニールしたＴＦＴにおいて、水素の拡散量が少なく低抵抗化されないチャネル領域１（２１４Ａ１）やチャネル領域２（２１４Ａ２）の抵抗率と同等と見積もられる。この抵抗率よりも低抵抗領域２１４Ｂの抵抗率が小さくならないと、オン電流が増加する作用は現れないことから、低抵抗領域２１４Ｂの抵抗率は１．５Ω・ｃｍ未満とすることが好ましい。ただし、低抵抗領域２１４Ｂの抵抗率としては、Ｌｓ、Ｌｇ、Ｌｄの各値、酸化物半導体膜２１４の膜厚、ゲート絶縁膜２１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの条件を勘案して適切に設定することが肝要である。
【００７０】
＜実施例２＞
上記実施例１と同様にして、実施例２のＴＦＴサンプルを作製した。
この実施例２に係るＴＦＴサンプルについて、酸化物半導体膜２１４の抵抗率をホール効果測定により測定し、上記低抵抗領域２１４Ｂの抵抗率を見積もった。本実施例の各層の膜厚や成膜条件は上記実施例１のＴＦＴの作製条件と同じにした。酸化物半導体膜２１４の成膜後に上記と同条件でプレアニールを行った。各層を成膜後、２７０℃のポストアニールを上記実施例１と同条件で行った。測定結果は０．０１２Ω・ｃｍであり、本実施例のＴＦＴの作製プロセスによってチャネル領域１（２１４Ａ１）やチャネル領域２（２１４Ａ２）の抵抗率と見積もられる値１．５Ω・ｃｍと比較して１／１００以下と充分に低減できることが明らかである。低抵抗領域２１４Ｂの抵抗率をチャネル領域１（２１４Ａ１）やチャネル領域２（２１４Ａ２）の抵抗率の１／１００以下にしたことでオン電流を増加させることができる。
【００７１】
＜実施例３＞
次に、本発明のＴＦＴにおいて低抵抗領域２１４Ｂが形成されていることを、より明確に実証するために、Ｌｓｄが異なるＴＦＴサンプル（Ｌｓ、Ｌｄは一定）を作製し、各々のＩｄ−Ｖｇ特性を測定した。
すなわち、Ｌｓｄの値が２０μｍ、４０μｍ、１００μｍと互いに異なる３種類のＴＦＴサンプルを作製し、各々についてＩｄ−Ｖｇ特性を測定した。ＴＦＴサンプルの作製プロセスは上記実施例１と同じであり、ポストアニール温度は２７０℃とした。
全てのＴＦＴサンプルでＷ（チャネル幅）＝５７０μｍ、Ｌｓ＝Ｌｄ＝５μｍである。Ｖｇ＝−１０〜２０Ｖ、Ｖｄ＝１０Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１０Ｖの時のドレイン電流とする。
その結果、本実施例のＴＦＴのＩｄ−Ｖｇ特性は図８のように表され、１／Ｌｓｄに対するオン電流の変化は図９のように表された。
図８に示すように、Ｌｓｄを変化させてもＩｄ−Ｖｇ特性は殆ど変化せず、オン電流がほぼ一定になることが明らかである。また、図９に示すように、１/Ｌｓｄがオン電流に
比例しないことからＬｓｄはチャネル長に一致しないことが明らかである。
【００７２】
＜実施例４＞
次に、上記実施例３と同様の趣旨で、Ｌｓ（＝Ｌｄ）が互いに異なるＴＦＴサンプル（Ｌｓ、Ｌｄは一定）を作製し、各々のＩｄ−Ｖｇ特性を測定した。
すなわち、Ｌｓ（＝Ｌｄ）の値が５μｍ、１０μｍ、２０μｍ、４０μｍと互いに異なる４種類のＴＦＴサンプルを作製し、各々についてＩｄ−Ｖｇ特性を測定した。ＴＦＴサンプルの作製プロセスは上記実施例１と同じであり、ポストアニール温度は２７０℃とした。
全てのＴＦＴサンプルでＷ（チャネル幅）＝５７０μｍ、Ｌｓ＝Ｌｄ＝５μｍである。Ｖｇ＝−１０〜２０Ｖ、Ｖｄ＝１０Ｖで測定した。ここでオン電流はＶｇ＝２０Ｖ、Ｖｄ＝１０Ｖの時のドレイン電流とする。
【００７３】
その結果、本実施例のＴＦＴのＩｄ−Ｖｇ特性は図１０のように表され、１／Ｌｓｄに対するオン電流の変化は図１１のように表された。
図１０に示すように、Ｌｓ（＝Ｌｄ）を変化させてもＩｄ−Ｖｇ特性は殆ど変化せず、オン電流がほぼ一定になることが明らかである。また、図１１に示すように、１/Ｌｓｄ
がオン電流に比例しないことからＬｓｄはチャネル長に一致しないことが明らかである。
図１１に示すように、オン電流はＬｓ＋Ｌｄに反比例することが明らかとなった。
このように本実施例に係るＴＦＴでは実効的なチャネル長はＬｓ＋Ｌｄであると考えられ、Ｌｓ＋Ｌｄによってドレイン電流を制御することが可能である。この結果からも、本実施例のＴＦＴでは、上下方向（保護膜２１８が上方向に配置）にソース/ドレイン電極
部が重ならない酸化物半導体膜２１４の領域に、上下方向にソース/ドレイン電極部が重
なる酸化物半導体膜２１４の領域よりも抵抗率の低い低抵抗領域２１４Ｂが形成されているといえる。
【００７４】
＜実施例５＞
次に、Ｌｓ＝Ｌｄ＝１．５μｍ、Ｌｓｄ＝１００μｍ、Ｗ（チャネル幅）＝５７０μｍのＴＦＴサンプルを作製し、Ｉｄ−Ｖｇ特性を測定した。ＴＦＴサンプルの作製プロセスは実施例１と同じであり、ポストアニール温度は２７０℃とした。また、Ｖｇ＝−１０〜２０Ｖ、Ｖｄ＝０.１Ｖで測定した。
このときのＩｄ−Ｖｇ特性を図１２に示す。Ｖｇ＝２０Ｖにおいて、１０−５Ａ以上のドレイン電流が得られるのに対して、Ｖｇ＜−５Ｖでは１０−１１Ａ以下になることから良好なスイッチング特性が得られた。また、本実施例のＴＦＴサンプルのチャネル長は３μｍである。Ｌｓ＝Ｌｄ＝１．５μｍの微小な寸法であってもチャネル領域１（２１４Ａ１）、チャネル領域２（２１４Ａ２）を精度よく形成できることが明らかである。本実施例のＴＦＴではエッチストップ構造であってもチャネル長を３μｍまで短くすることが可能であり、高いオン電流を得る上で有効なＴＦＴ構造を得ることができた。
【００７５】
本発明の薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記各層の間にその他の層を挟むように構成することも可能である。
また、上記実施形態においては、コート層として保護膜を用いているが、名称として保護膜と指称されないものであっても、実質的にドナー等を含み得るものであって、上記保護膜と同様の作用を奏するものであればコート層に含まれる。
また、コート層に含まれる、酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子（ドナー等）の種類としては、コート層からエッチストップ層を介して酸化物半導体膜に拡散することができるとともに、この拡散により酸化物半導体膜の所定領域（低抵抗領域）を導体化し得るものであればよい。
【００７６】
上述した実施形態５に示す薄膜デバイスにおいては、ゲート分割型のＴＦＴとゲート非分割型のＴＦＴを直列接続したものであるが、ゲート分割型のＴＦＴを２つ直列接続するようにしても良い。
また、ゲート分割型のＴＦＴを含んで、３つ以上のＴＦＴを接続するようにしても良い
。
【００７７】
また、上記実施形態３に示す薄膜トランジスタの変更態様として、図１３に示すように、図３における酸化物半導体膜２１４を低抵抗領域２１４Ｂにおいて、間に絶縁体（図１３ではエッチストップ層１２１５が、間に介されている）を挟むことにより、２つに分離することも可能である。
すなわち、本変更態様に係る薄膜トランジスタは、図１３（図１３（ａ）、（ｂ）を併せて図１３と称する場合がある）に示すように、基板１２１１上にゲート電極１（１２１２Ａ）およびゲート電極２（１２１２Ｂ）、ゲート絶縁膜１２１３、酸化物半導体膜１２１４Ｃ１、１２１４Ｃ２、エッチストップ層１２１５、ソース/ドレイン電極部（ソース
電極１２１６とドレイン電極１２１７を含む）、保護膜１２１８をこの順に積層したものである。なお、ゲート絶縁膜１２１３には、ソース電極１２１６側に酸化物半導体膜１（１２１４Ｃ１）が、ドレイン電極１２１７側に酸化物半導体膜２（１２１４Ｃ２）が、エッチストップ層１２１５（エッチストップ層１２１５とは異なる絶縁材料を用い、エッチストップ層１２１５とは別に形成した絶縁層であってもよい）により互いに分離して設けられている点において、実施形態３のものと相違している。
【００７８】
また、図１３（ａ）、（ｂ）（（ｂ）は等価回路）に示すように、酸化物半導体部分を酸化物半導体１（１２１４Ｃ１）と酸化物半導体２（１２１４Ｃ２）の２つの領域に分けることで、チャネル長を短くすることができ、図１４に示すＴＦＴ１つ分のスペースで、チャネル長がＬｓとＬｄの２つの短チャネルＴＦＴ（Ｌ１、Ｌ２）を、各々独立に形成することができる（等価回路図である図１３（ｂ）を参照）。このとき、低抵抗領域１（１２１４Ｂ１）をソース電極として、低抵抗領域２（１２１４Ｂ２）をドレイン電極として利用する。２つの単チャンネルＴＦＴを独立して駆動させることができ、２つのＴＦＴが直列に配された場合と比較して、回路応用の範囲が拡がる。
【００７９】
このように、本変更態様に係る薄膜トランジスタにおいては、酸化物半導体部分を酸化物半導体１と酸化物半導体２の２つの領域に分けることにより、上述した実施形態３の効果を保有しつつ（ＴＦＴ１個当たりのチャネル長が短くなり、高いオン電流が得られ、各ＴＦＴ１個当たりの必要スペースは、上述した低抵抗領域を有しないＴＦＴの半分とし得る）、実施形態３の薄膜トランジスタと比べて、各ＴＦＴを独立して駆動できる、という利点を有する。
【符号の説明】
【００８０】
１１、１１１、２１１、３１１、４１１、５１１、６１１
１２１１    基板
１２、１１２、２１２Ａ、２１２Ｂ、３１２Ａ、３１２Ｂ、４１２Ａ、４１２Ｂ、５１２Ａ１、５１２Ａ２、５１２Ｂ１、６１２、１２１２Ａ、１２１２Ｂ    ゲート電極
１３、１１３、２１３、３１３、４１３、５１３、６１３、１２１２Ｃ、１２１３    ゲート絶縁膜
１４、１１４、２１４、３１４、４１４、５１４‐１、５１４‐２、６１４、１２１４Ｃ１、１２１４Ｃ２    酸化物半導体膜
１４Ａ、１１４Ａ１、１１４Ａ２、２１４Ａ１、２１４Ａ２、３１４Ａ、３１４Ｂ、４１４Ａ１、４１４Ａ２、１２１４Ａ１、１２１４Ａ２    チャネル領域
１４Ｂ、１１４Ｂ、２１４Ｂ、３１４Ｂ、４１４Ｂ、５１４Ｂ１、５１４Ｂ２、１２１４Ｂ１、１２１４Ｂ２    低抵抗領域
１５、１１５、２１５、３１５、４１５、５１５-１、５１５-２、６１５、１２１５  
エッチストップ層
１６、１１６、２１６、３１６、４１６、５１６-１、５１６-２、６１６、１２１６  
ソース電極
１７、１１７、２１７、３１７、４１７、５１７-１、５１７-２、６１７、１２１７  
ドレイン電極
１８、１１８、２１８、３１８、４１８、５１８-１、５１８-２、１２１８    保護膜
２１２Ｃ、３１２Ｃ、４１２Ｃ、５１２Ｃ    絶縁層
３２０、３２２、４２３    導電部
３１９    Ｖdd電極
３２１、４２１、５２２    Ｖout電極
５５１Ａ、５５１Ｂ    ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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