(57)【要約】【課題】メモリチップ用の電圧生成回路を制御チップに配置する場合にメモリチップや制御チップを効率的に動作させることが可能な半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、複数のメモリチップと、制御チップとを備える。前記制御チップは、前記メモリチップを駆動する電圧を生成する複数の電圧生成回路を備える。前記制御チップはさらに、前記メモリチップの個数に基づいて、前記メモリチップに前記電圧を供給する前記電圧生成回路の個数を制御する制御回路を備える。【選択図】図３
2018163722.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリチップと、
前記メモリチップを駆動する電圧を生成する複数の電圧生成回路と、前記メモリチップの個数に基づいて、前記メモリチップに前記電圧を供給する前記電圧生成回路の個数を制御する制御回路と、を備える制御チップと、
を備える半導体記憶装置。
【請求項２】
前記制御チップは、前記電圧生成回路から前記メモリチップに前記電圧を供給するか否かを切り替える複数のスイッチング素子を備え、
前記制御回路は、前記スイッチング素子を制御することで、前記メモリチップに前記電圧を供給する前記電圧生成回路の個数を制御する、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリチップから出力された出力信号に基づいて、前記メモリチップの個数を検出し、検出された前記メモリチップの個数に基づいて、前記メモリチップに前記電圧を供給する前記電圧生成回路の個数を制御する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリチップは、前記出力信号が前記メモリチップを通過するごとに前記出力信号の値が変化するように、前記出力信号を第１端のメモリチップから第２端のメモリチップへとシリアルに転送し、
前記制御回路は、前記第２端のメモリチップから出力された前記出力信号に基づいて、前記メモリチップの個数を検出する、請求項３に記載の半導体記憶装置。
【請求項５】
第１電圧を生成する第１電圧生成回路と、前記第１電圧生成回路を制御する第１制御回路とを備え、前記第１電圧により駆動される複数のメモリチップと、
前記メモリチップを駆動する第２電圧を生成する第２電圧生成回路と、前記メモリチップに前記第２電圧を供給するか否かを制御する第２制御回路と、を備える制御チップと、
を備える半導体記憶装置。
【請求項６】
前記メモリチップは、第１ノードを有し、
前記制御チップは、前記メモリチップと前記制御チップとが電気的に接続された場合に前記第１ノードと電気的に接続される第２ノードを有し、
前記第２制御回路は、前記第２ノードの電圧に基づいて、前記メモリチップに前記第２電圧を供給するか否かを制御する、請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリチップは、前記第１ノードの電圧の論理値を第１値に固定する電圧固定回路を備え、
前記第１ノードの電圧の論理値は、前記第１ノードが前記第２ノードと電気的に接続されていない場合に前記第１値に固定され、前記第１ノードが前記第２ノードと電気的に接続されている場合に第２値に変化する、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１制御回路は、前記メモリチップが単体状態であるか積層状態であるかを示す信号を前記第１ノードから受信し、受信した前記信号に基づいて前記第１電圧生成回路を制御する、請求項６または７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
マルチチップ構成のＮＡＮＤフラッシュメモリでは、複数のコアチップに共通する回路をＩＦ（インタフェース）チップに移動することで、各コアチップの回路面積や消費電流を削減することが考えられる。この場合、各コアチップ用の電圧を生成する電圧生成回路の取り扱いが問題となる。例えば、コアチップが単体状態でも積層状態でも各コアチップに効率的に電圧を供給できる電圧生成回路をどのように実現するかが問題となる。また、コアチップの積層数が変化しても各コアチップに効率的に電圧を供給できる電圧生成回路をどのように実現するかが問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許ＵＳ２００６／０１９５７３４号公報
【特許文献２】米国特許ＵＳ２０１６／００７８９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリチップ用の電圧生成回路を制御チップに配置する場合にメモリチップや制御チップを効率的に動作させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、複数のメモリチップと、制御チップとを備える。前記制御チップは、前記メモリチップを駆動する電圧を生成する複数の電圧生成回路を備える。前記制御チップはさらに、前記メモリチップの個数に基づいて、前記メモリチップに前記電圧を供給する前記電圧生成回路の個数を制御する制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構造を示す断面図である。
【図２】第１実施形態の半導体記憶装置の構造を模式的に示す断面図である。
【図３】第１実施形態の半導体記憶装置の構成を示す回路図である。
【図４】第１実施形態の半導体記憶装置の動作を説明するための回路図である。
【図５】第２実施形態およびその比較例の半導体記憶装置の構成を模式的に示す斜視図である。
【図６】第２実施形態の半導体記憶装置の動作を説明するための回路図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図６では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１は、半導体記憶装置の一例として、マルチチップ構成のＮＡＮＤフラッシュメモリを示している。
【０００９】
図１の半導体記憶装置は、基板１と、支持基板２と、制御チップの一例であるＩＦチップ３と、複数のメモリチップの一例である第１〜第８コアチップ４１〜４８と、再配線層５と、ＴＳＶ（Through Silicon Via）電極６と、バンプ１１と、ラージバンプ１２と、マイクロバンプ１３と、樹脂層１４と、接着剤１５と、バンプ１６と、樹脂層１７と、メタルプレート１８と、樹脂層１９とを備えている。
【００１０】
図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１１】
支持基板２は、基板１の上方に配置されている。ＩＦチップ３は、第１〜第８コアチップ４１〜４８の動作を制御する半導体チップであり、基板１と支持基板２との間に配置されている。第１〜第８コアチップ４１〜４８は、メモリとして機能する半導体チップであり、支持基板２上に積層されている。ただし、これらのコアチップ４１〜４８の個数は、８個に限定されるものではない。以下、第１〜第８コアチップ４１〜４８の各々を適宜「コアチップ４」と表記する。
【００１２】
再配線層５は、支持基板２内に設けられており、ＩＦチップ３とこれらのコアチップ４とを電気的に接続するために使用される。ＴＳＶ電極６は、各コアチップ４内に設けられており、ＩＦチップ３とこれらのコアチップ４とを電気的に接続するためや、コアチップ４同士を電気的に接続するために使用される。
【００１３】
バンプ１１は、基板１の下面に設けられており、半導体記憶装置を外部のホスト等と電気的に接続するために使用される。ラージバンプ１２は、基板１に設けられた配線と支持基板２に設けられた配線とを電気的に接続している。マイクロバンプ１３は、ＩＦチップ３と再配線層５とを電気的に接続している。ＩＦチップ３、ラージバンプ１２、およびマイクロバンプ１３は、樹脂層１４内に埋め込まれている。
【００１４】
コアチップ４同士は、接着剤１５により接着されている。バンプ１６は、これらのコアチップ４のＴＳＶ電極６同士を電気的に接続している。これらのコアチップ４、接着剤１５、およびバンプ１６は、樹脂層１７内に埋め込まれている。また、基板１の上面に設けられたこれらの部材やデバイスは、メタルプレート１８で覆われ、樹脂層１９内に埋め込まれている。
【００１５】
なお、各コアチップ４は、シリコン基板などの半導体基板と、半導体基板に設けられた１つ以上の層とを備えている。各ＴＳＶ電極６は、各コアチップ４内の半導体基板とこれらの層とを貫通する貫通電極を含んでいてもよいし、各コアチップ４内の半導体基板のみを貫通する貫通電極を含んでいてもよい。後者の場合、各ＴＳＶ電極６は、後述する図２に示すように、貫通電極と、多層配線層内の配線により構成される。
【００１６】
図２は、第１実施形態の半導体記憶装置の構造を模式的に示す断面図である。
【００１７】
各コアチップ４は、内部回路２１ａ〜２１ｄと、電極部２２ａ〜２２ｄと、第１配線部２３ａ〜２３ｄと、第２配線部２４ａ〜２４ｄとを備えている。図２は、例示のため、第１、第４、および第５コアチップ４１、４４、４５を示している。
【００１８】
電極部２２ａ、第１配線部２３ａ、および第２配線部２４ａは、上述のＴＳＶ電極６を構成している。電極部２２ａは、各コアチップ４内の半導体基板を貫通している。第１配線部２３ａは、各コアチップ４内で半導体基板側に位置し、第２配線部２４ａは、各コアチップ４内で半導体基板と反対側に位置している。これは、電極部２２ｂ〜２２ｄ、第１配線部２３ｂ〜２３ｄ、および第２配線部２４ｂ〜２４ｄについても同様である。
【００１９】
内部回路２１ａ〜２１ｄは、各コアチップ４内に設けられた回路であり、それぞれ第１配線部２３ａ〜２３ｄや第２配線部２４ａ〜２４ｄと電気的に接続されている。内部回路２１ａ〜２１ｄはさらに、各コアチップ４内で互いに電気的に接続されている。
【００２０】
図３は、第１実施形態の半導体記憶装置の構成を示す回路図である。
【００２１】
ＩＦチップ３は、制御回路の一例であるロジック制御回路３１と、複数の電圧生成回路の一例である第１〜第８ポンプ３２１〜３２８と、複数のスイッチング素子の一例である第１〜第８トランジスタ３３１〜３３８とを備えている。以下、第１〜第８ポンプ３２１〜３２８の各々を適宜「ポンプ３２」と表記し、第１〜第８トランジスタ３３１〜３３８の各々を適宜「トランジスタ３３」と表記する。
【００２２】
本実施形態のＩＦチップ３は、ＩＦチップ３上に８個のコアチップ４１〜４８が積層されることを想定して、８個のポンプ３２１〜３２８と、８個のトランジスタ３３１〜３３８とを備えている。しかしながら、図３の半導体記憶装置では、ＩＦチップ３上に４個のコアチップ４１〜４４しか積層されていない。そのため、ロジック制御回路３１は、後述するように、この状況に対処するための制御処理を行う。
【００２３】
本実施形態では、各コアチップ４に高電圧を供給するチャージポンプが各コアチップ４内に配置され、各コアチップ４に低電圧を供給するチャージポンプがＩＦチップ３内に配置されている。第１〜第８ポンプ３２１〜３２８は、後者のチャージポンプに相当し、それぞれ第１〜第８コアチップ４１〜４８を駆動する電圧を生成する。なお、本実施形態の半導体記憶装置は、高電圧を生成する通常のチャージポンプを各コアチップ４内に備え、低電圧を生成する通常のチャージポンプをＩＦチップ３内に備え、低電圧を生成する小型のチャージポンプを各コアチップ４内に備えるよう構成されていてよい。
【００２４】
第１〜第８トランジスタ３３１〜３３８はそれぞれ、第１〜第８ポンプ３２１〜３２８からコアチップ４１〜４８に電圧を供給するか否かを切り替えるために使用される。例えば、第１トランジスタ３３１のゲート電圧がローになると、第１ポンプ３２１から第１コアチップ４１に電圧が供給される。一方、第１トランジスタ３３１のゲート電圧がハイになると、第１ポンプ３２１の出力が接地配線（Ｖｓｓ配線）と接続され、第１ポンプ３２１から第１コアチップ４１に電圧が供給されない。これは、その他のトランジスタ３３やポンプ３２でも同様である。
【００２５】
ロジック制御回路３１は、ＩＦチップ３上に積層されたコアチップ４の個数（積層数）に基づいて、コアチップ４に電圧を供給するポンプ３２の個数（使用数）を制御する。図３ではコアチップ４の積層数が４個であるため、ロジック制御回路３１は、第１〜第４トランジスタ３３１〜３３４のゲート電圧をローに設定し、第５〜第８トランジスタ３３５〜３３８のゲート電圧をハイに設定する。その結果、第１〜第４ポンプ３２１〜３２４から第１〜第４コアチップ４１〜４４に電圧が供給され、ポンプ３２の使用数は４個になる。
【００２６】
各コアチップ４は、出力回路２１と、トランジスタ２５と、出力回路２６とを備えると共に、上述のＴＳＶ電極６として第１〜第８ＴＳＶ電極６１〜６８を備えている。
【００２７】
第１〜第８ＴＳＶ電極６１〜６８は、図３に示すように、ポンプ３２からコアチップ４に電圧を供給するために使用される。例えば、第４ポンプ３２４からの電圧は、第１メモリチップ３２１内の第３ＴＳＶ電極６３、第２メモリチップ３２２内の第２ＴＳＶ電極６２、第３メモリチップ３２３内の第１ＴＳＶ電極６１を介して、第４メモリチップ３２４の内部回路２１に供給される。
【００２８】
トランジスタ２５は、各コアチップ４内のチャージポンプから各コアチップ４内の内部回路２１に電圧を供給するか否かを切り替えるために使用される。例えば、トランジスタ２５のゲート電圧がローになると、このチャージポンプから内部回路２１に電源電圧（Ｖｃｃ電圧）が供給される。一方、トランジスタ２５のゲート電圧がハイになると、このチャージポンプから内部回路２１に電源電圧が供給されない。トランジスタ２５の例は、デプレッション型のｎＭＯＳである。
【００２９】
出力回路２６は、コアチップ４の積層数を示す積層信号Ｓａを出力する。具体的には、第１〜第４コアチップ４１〜４４の出力回路２６は、積層信号Ｓａがコアチップ４を通過するごとに積層信号Ｓａの値が変化するように、積層信号Ｓａを上端の第４コアチップ４４から下端のコアチップ４１へとシリアルに転送する。
【００３０】
例えば、第４コアチップ４４の出力回路２６は、積層信号Ｓａを他のコアチップ４から受信しないことを認識すると、値「１」を示す積層信号Ｓａを第３コアチップ４３に出力する。第３コアチップ４３の出力回路２６は、受信した積層信号Ｓａの値を１だけインクリメントして、値「２」を示す積層信号Ｓａを第２コアチップ４２に出力する。第２コアチップ４２の出力回路２６は、受信した積層信号Ｓａの値を１だけインクリメントして、値「３」を示す積層信号Ｓａを第１コアチップ４１に出力する。第１コアチップ４１の出力回路２６は、受信した積層信号Ｓａの値を１だけインクリメントして、値「４」を示す積層信号ＳａをＩＦチップ３に出力する。
【００３１】
ＩＦチップ３のロジック制御回路３１は、受信した積層信号Ｓａに基づいて、コアチップ４の積層数が４個であることを検出する。この場合、ロジック制御回路３１は、４個のポンプ３２から４個のコアチップ４に電圧を供給するための制御信号Ｓｂを第１〜第８トランジスタ３３１〜３３８に出力する。具体的には、ロジック制御回路３１は、第１〜第４トランジスタ３３１〜３３４のゲート電圧をローに設定し、第５〜第８トランジスタ３３５〜３３８のゲート電圧をハイに設定する。その結果、第１〜第４ポンプ３２１〜３２４から第１〜第４コアチップ４１〜４４に電圧が供給され、ポンプ３２の使用数は４個になる。
【００３２】
図４は、第１実施形態の半導体記憶装置の動作を説明するための回路図である。
【００３３】
図４(ａ)は、コアチップ４が積層されていない状態（単体状態）のＩＦチップ３を示している。この場合、第１〜第８トランジスタ３３１〜３３８のゲート電圧は、いずれもハイに設定される。図４(ａ)は、第Ｎトランジスタ３３Ｎのゲート電圧がハイに設定されている様子を示している（Ｎは１〜８の整数）。
【００３４】
図４(ａ)の符号ＡＮは、第Ｎポンプ３２Ｎからの電圧を出力するための出力ノードを示している。出力ノードＡＮの例は、ＩＦチップ３とバンプ１３との接触点である。第Ｎトランジスタ３３Ｎのゲート電圧がハイになると、第Ｎポンプ３２Ｎの出力がＶｓｓ配線と接続される。これにより、電圧の出力停止中の出力ノードＡＮが、フローティング状態となることを回避することが可能となる。さらには、第Ｎポンプ３２Ｎによる無駄な消費電流を低減することが可能となる。
【００３５】
図４(ｂ)は、１個以上のコアチップ４が積層された状態（積層状態）のＩＦチップ３を示している。図４(ｂ)は、ＩＦチップ３上に第Ｎコアチップ４Ｎが積層されている様子を示している。この場合、第Ｎトランジスタ３３Ｎのゲート電圧はローに設定される。
【００３６】
図４(ｂ)の符号ＢＮは、第Ｎポンプ３２Ｎからの電圧を第Ｎコアチップ４Ｎに入力するための入力ノードを示している。入力ノードＢＮの例は、第Ｎコアチップ４Ｎ内のＴＳＶ電極６とバンプ１６との接触点である。図４(ｂ)は、入力ノードＢＮが出力ノードＡＮと電気的に接続されている様子を示している。第Ｎトランジスタ３３Ｎのゲート電圧がローになると、第Ｎポンプ３２Ｎの出力がＶｓｓ配線から電気的に絶縁され、第Ｎポンプ３２Ｎからの電圧が出力ノードＡＮと入力ノードＢＮとを介して第Ｎコアチップ４Ｎに供給される。
【００３７】
以上のように、本実施形態の半導体記憶装置は、複数のコアチップ４を駆動する電圧を生成する複数のポンプ３２をＩＦチップ３内に備えている。さらには、ロジック制御回路３１が、コアチップ４の積層数に基づいて、これらのポンプ３２の使用数を制御する。
【００３８】
よって、本実施形態では、コアチップ４の積層数が異なる半導体記憶装置に対し、同じ構成のＩＦチップ３を適用することができる。例えば、８個のポンプ３２を備えるＩＦチップ３を、コアチップ４の積層数が８個の半導体記憶装置にも、コアチップ４の積層数が５個の半導体記憶装置にも適用することができる。後者の場合には、５個のポンプ３２が使用され、３個のポンプ３２が不使用となる。
【００３９】
本実施形態では、コアチップ４の積層数が異なる半導体記憶装置のＩＦチップ３を共通化することで、ＩＦチップ３の製造負担や製造コストを低減することが可能となる。さらには、コアチップ４の積層数に基づいてポンプ３２の使用数を制御することで、ＩＦチップ３内でのフローティングノードの発生や無駄な消費電流の発生を抑制することが可能となる。
【００４０】
以上のように、本実施形態によれば、コアチップ４用のポンプ３２をＩＦチップ３内に配置する場合において、コアチップ４やＩＦチップ３を効率的に動作させることが可能となる。
【００４１】
（第２実施形態）
図５は、第２実施形態およびその比較例の半導体記憶装置の構成を模式的に示す斜視図である。
【００４２】
図５(ａ)は、第２実施形態の比較例の半導体記憶装置を示している。本比較例の半導体記憶装置は、各コアチップ４に低電圧を供給する電圧生成回路４１を各コアチップ４内に備えている。電圧生成回路４１は、例えばチャージポンプである。第１〜第４コアチップ４１〜４４の電圧生成回路４１は、共通の構成を有しているため、ＩＦチップ４に移動することが望ましい。
【００４３】
図５(ｂ)は、第２実施形態の半導体記憶装置を示している。本実施形態の半導体記憶装置は、各コアチップ４に低電圧（第１電圧）を供給する第１電圧生成回路４２を各コアチップ４内に備え、各コアチップ４に低電圧（第２電圧）を供給する第２電圧生成回路４３をＩＦチップ３内に備えている。
【００４４】
各コアチップ４は、第１電圧により駆動することも、第２電圧により駆動することも可能である。第２電圧は、ＩＦチップ３から各コアチップ４にＴＳＶ配線４４を介して供給される。ＴＳＶ配線４４は、上述のＴＳＶ電極６、バンプ１６等により構成される配線である。
【００４５】
本実施形態の半導体記憶装置は、図５(ａ)の電圧生成回路４１の一部を、第２電圧生成回路４３としてＩＦチップ３に移動した構成を有している。第２電圧生成回路４３は、例えばチャージポンプである。本実施形態によれば、電圧生成回路４１の一部をＩＦチップ３に移動することで、各コアチップ４の回路面積や消費電流を削減することができる。
【００４６】
しかしながら、図５(ｂ)の構成を採用する場合には、コアチップ４のダイシング前にコアチップ４の動作のテストをどのように行うかが問題となる。理由は、ダイシング前にはコアチップ４がＩＦチップ３上に積層されていないため、テストに用いられる第２電圧をＩＦチップ３からコアチップ４に供給することができないからである。
【００４７】
そのため、本実施形態の各コアチップ４は、各コアチップ４のテスト用の第１電圧を生成する第１電圧生成回路４２を内部に備えている。よって、コアチップ４のダイシング前には、第１電圧を用いてコアチップ４のテストを行うことができる。
【００４８】
この第１電圧は、コアチップ４のダイシング前に使用されるが、半導体記憶装置の完成後には使用する必要がない。よって、本実施形態の第１電圧生成回路４２は、テストを実行可能な性能を有していれば十分であり、半導体記憶装置の完成後にコアチップ４を十分に駆動可能な性能を有している必要はない。そのため、本実施形態の第１電圧生成回路４２の回路面積は、図５(ａ)の電圧生成回路４１の回路面積に比べて低減されている。よって、本実施形態によれば、各コアチップ４に第１電圧生成回路４２を配置しつつも、各コアチップ４の回路面積や消費電流を削減することができる。
【００４９】
ここで、本実施形態では、第１および第２電圧生成回路４２、４３の動作をどのように制御するかが問題となる。この制御については、図６を参照して説明する。
【００５０】
図６は、第２実施形態の半導体記憶装置の動作を説明するための回路図である。
【００５１】
図６(ａ)は、ＩＦチップ３上に積層されていない状態（単体状態）の第Ｎコアチップ４Ｎを示している。第Ｎコアチップ４Ｎは、第１電圧生成回路４２と、電圧固定回路の一例であるプルダウン回路４５と、インバータ４６と、第１制御回路４７とを備えている。符号Ｐ１は、第Ｎコアチップ４Ｎ内の第１ノードを示している。
【００５２】
図６(ｂ)は、ＩＦチップ３上に積層された状態（積層状態）の第Ｎコアチップ４Ｎを示している。図６(ｂ)に示すように、ＩＦチップ３は、第２電圧生成回路４３と、第２制御回路４８とを備えている。符号Ｐ２は、ＩＦチップ３内の第２ノードを示している。第２ノードＰ２は、Ｖｃｃ配線と電気的に接続されている。第Ｎコアチップ４ＮがＩＦチップ３上に積層されＩＦチップ３と電気的に接続された場合には、第１ノードＰ１と第２ノードＰ２とがＴＳＶ配線４４を介して電気的に接続される。
【００５３】
プルダウン回路４５は、第１ノードＰ１の電圧の論理レベルをローレベルに固定する回路である。符号Ｓ１は、第１ノードＰ１に与えられる信号を示している。図６(ａ)の単体状態では、第１ノードＰ１の電圧の論理レベルが、プルダウン回路４５によりローレベルに固定される。すなわち、信号Ｓ１の論理レベルがローレベルに固定される。
【００５４】
しかしながら、プルダウン回路４５のプルダウン能力は、弱く設定されている。具体的には、プルダウン回路４５のインピーダンスは、Ｖｃｃ電圧を供給する電源のインピーダンスよりも大きく設定されている。よって、図６(ｂ)の積層状態では、Ｖｃｃ電圧の作用がプルダウン回路４５の作用よりも強くなり、第１ノードＰ１の電圧の論理レベルがハイレベルに変化して固定される。
【００５５】
符号Ｓ２は、第Ｎコアチップ４Ｎが単体状態であるか積層状態であるかを示す判定信号を示している。第１ノードＰ１の信号Ｓ１は、インバータ４６を通過して判定信号Ｓ２となり、判定信号Ｓ２が第１制御回路４７に入力される。判定信号Ｓ２の論理レベルは、単体状態ではローレベルになり、積層状態ではハイレベルになる。
【００５６】
第１制御回路４７は、判定信号Ｓ２に基づいて、第１電圧生成回路４２の動作を制御する。例えば、判定信号Ｓ２がローレベルの場合には、第１制御回路４７は、第１電圧生成回路４２が第１電圧を生成して第Ｎコアチップ４Ｎ内の内部回路２１に供給するように、第１電圧生成回路４２を制御する。また、判定信号Ｓ２がハイレベルの場合には、第１制御回路４７は、第１電圧生成回路４２が第１電圧の供給を停止するように、第１電圧生成回路４２を制御する。これにより、第Ｎコアチップ４Ｎのダイシング前のテスト時に第１電圧を供給し、半導体記憶装置の完成後に第１電圧の供給を制限することが可能となる。
【００５７】
一方、第２制御回路４８は、第２ノードＰ２の電圧に基づいて、第Ｎコアチップ４Ｎに第２電圧を供給するか否かを制御する。
【００５８】
ＩＦチップ３が単体状態の場合には、第２ノードＰ２に信号Ｓ１が供給されない。この場合、第２制御回路４８は、第Ｎコアチップ４Ｎに第２電圧を出力するための出力ノードに第２電圧を供給しない。
【００５９】
一方、ＩＦチップ３上に第Ｎコアチップ４Ｎが積層されている場合には、第２ノードＰ２に信号Ｓ１が供給される。この場合、第２制御回路４８は、第Ｎコアチップ４Ｎに第２電圧を出力するための出力ノードに第２電圧を供給する。その結果、第２電圧生成回路４３により生成された第２電圧がＴＳＶ配線４４を介して第Ｎコアチップ４Ｎに供給され、第Ｎコアチップ４Ｎが第２電圧により駆動される。
【００６０】
なお、第Ｎコアチップ４Ｎの第１ノードＰ１と、ＩＦチップ３の第２ノードＰ２とを接続するＴＳＶ配線４４は、コアチップ４ごとに個別配線として設けられていてもよいし、複数のコアチップ４の共通配線として設けられていてもよい。本実施形態の半導体記憶装置は、第１および第２ノードＰ１、Ｐ２用のＴＳＶ配線４４として、全コアチップ４に共通の１本のＴＳＶ配線４４を備えている。よって、ＩＦチップ３上にコアチップ４が１個でも積層されると、第２ノードＰ２に信号Ｓ１が供給される。その結果、ＩＦチップ３上の各コアチップ４に第２電圧が供給される。
【００６１】
以上のように、本実施形態の半導体記憶装置は、各コアチップ４内に第１電圧生成回路４２を備え、ＩＦチップ３内に第２電圧生成回路４３を備えている。よって、各コアチップ４の電圧生成機能の一部をＩＦチップ４２に移動しつつ、各コアチップ４のダイシング前のテストを行うことが可能となる。
【００６２】
また、本実施形態の半導体記憶装置は、第１電圧生成回路４２を制御する第１制御回路４７を各コアチップ４内に備え、第２電圧生成回路４３を制御する第２制御回路４８をＩＦチップ３内に備えている。よって、半導体記憶装置の完成後に第１電圧生成回路４２の第１電圧により無駄な消費電流が発生することや、ＩＦチップ３が余分な第２電圧を生成して無駄な消費電流が発生することを抑制することが可能となる。
【００６３】
以上のように、本実施形態によれば、コアチップ４用の第２電圧生成回路４３をＩＦチップ３内に配置する場合において、コアチップ４やＩＦチップ３を効率的に動作させることが可能となる。
【００６４】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６５】
１：基板、２：支持基板、３：ＩＦチップ、４１〜４８：第１〜第８コアチップ、
５：再配線層、６、ＴＳＶ電極、６１〜６８：第１〜第８ＴＳＶ電極、
１１：バンプ、１２：ラージバンプ、１３：マイクロバンプ、
１４：樹脂層、１５：接着剤、１６：バンプ、
１７：樹脂層、１８：メタルプレート、１９：樹脂層、
２１、２１ａ〜２１ｄ：内部回路、２２ａ〜２２ｄ：電極部、
２３ａ〜２３ｄ：第１配線部、２４ａ〜２４ｄ：第２配線部、
２５：トランジスタ、２６：出力回路、
３１：ロジック制御回路、３２１〜３２８：第１〜第８ポンプ、
３３１〜３３８：第１〜第８トランジスタ、
４１：電圧生成回路、４２：第１電圧生成回路、４３：第２電圧生成回路、
４４：ＴＳＶ配線、４５：プルダウン回路、４６：インバータ、
４７：第１制御回路、４８：第２制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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