(57)【要約】【課題】リテンション特性とエンデュランス特性を向上させ、併せて書込み電圧の低電圧化を図った不揮発性メモリを提供する。【解決手段】不揮発性メモリを有する半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲートと、前記フローティングゲートの両端付近の前記半導体基板の表面から内部にかけて設けられたメモリセルトランジスタドレイン領域およびメモリセルトランジスタソース領域と、を有し、前記半導体基板と前記トンネル絶縁膜の間の第１の界面及び前記フローティングゲートと前記トンネル絶縁膜の間の第２の界面が、断面視において場所に対して同じ周期により変化する曲率を有する凹凸構造を成していることを特徴とする。【選択図】図１
2018163967.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲートの両端付近の前記半導体基板の表面から内部にかけて設けられたメモリセルトランジスタドレイン領域およびメモリセルトランジスタソース領域と、を有し、
前記半導体基板と前記トンネル絶縁膜の間の第１の界面及び前記フローティングゲートと前記トンネル絶縁膜の間の第２の界面が、断面視において場所に対して同じ周期により変化する曲率を有する凹凸構造を成している半導体装置。
【請求項２】
前記凹凸構造における、前記第１の界面の上への凸部において前記フローティングゲートから前記半導体基板へＦＮトンネル電流を流し、前記第２の界面の下への凸部において前記半導体基板から前記フローティングゲートへＦＮトンネル電流を流す請求項１記載の半導体装置。
【請求項３】
前記凹凸構造は、前記メモリセルトランジスタドレイン領域および前記メモリセルトランジスタソース領域を結ぶチャネル長方向に沿って、前記曲率が変化し、前記チャネル長方向に垂直なチャネル幅方向に対しては曲率が変化しない請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凹凸構造は、前記メモリセルトランジスタドレイン領域および前記メモリセルトランジスタソース領域を結ぶチャネル長方向に沿って、前記曲率が変化せず、前記チャネル長方向に垂直なチャネル幅方向に対しては曲率が変化する請求項１または請求項２に記載の半導体装置。
【請求項５】
前記凹凸構造は、前記メモリセルトランジスタドレイン領域および前記メモリセルトランジスタソース領域を結ぶチャネル長方向に沿って、前記曲率が変化し、前記チャネル長方向に垂直なチャネル幅方向に対しても前記曲率が変化している請求項１または請求項２に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の表面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲートと、
前記半導体基板と前記トンネル絶縁膜の間の第１の界面と前記フローティングゲートと前記トンネル絶縁膜の間の第２の界面は、前記トンネル絶縁膜に向かう方向において凹凸構造をそれぞれ有しており、少なくとも前記トンネル絶縁膜に向かう方向の凸部が相対する前記トンネル絶縁膜とは反対の向かう方向の凹部よりも大きな曲率を有している半導体装置。
【請求項７】
前記トンネル絶縁膜の下となる前記半導体基板の表面にはトンネルドレイン領域を有している請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の表面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲートの両端付近の前記半導体基板の表面から内部にかけて設けられたメモリセルトランジスタのドレイン領域およびメモリセルトランジスタソース領域を有する半導体装置の製造方法であって、
前記半導体基板の上に設けられたエッチング用マスクを用意する工程と、
前記半導体基板の面方位によってエッチング速度の異なるエッチャントで前記半導体基板をエッチングする工程と、
エッチングされた前記半導体基板の表面に前記トンネル絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体メモリ装置を、ＥＥＰＲＯＭを例に取り説明する。図８は従来のＥＥＰＲＯＭのメモリセル構造を示す概念図であり、例えば、特許文献１に掲載されている一般的な構造である。
【０００３】
メモリセルは、メモリセルトランジスタ部００２とメモリセルトランジスタ部００２を選択するセレクトゲートトランジスタ部００１から成る。メモリセルトランジスタ部００２にはトンネル絶縁膜０１０とメモリセルゲート酸化膜０１２の上に設けられたフローティングゲート０１３と呼ばれる電荷を溜める電極が存在し、このフローティングゲート０１３に電子を溜めるとメモリセルトランジスタ部００２がエンハンスメントになり“１”状態、正孔を溜めるとデプレッションになり“０”状態となる。
【０００４】
“１”状態への書き込みは、セレクトゲート酸化膜００４の上に設けられたセレクトゲート００３とフローティングゲート０１３の上に設けられたコントロールゲート０１５にプラス電圧を印加、ｎ型のセレクトトランジスタドレイン領域００５とｎ型メモリセルソース０１１とｐ型半導体基板００６の電位をＧＮＤにし、トンネル絶縁膜０１０を介して電子をｎ型のトンネルドレイン領域００９からフローティングゲート０１３に注入する。
【０００５】
この過程についてバンド図を用いて以下に説明する。なお、ｎ型のセレクトトランジスタソース領域（これはｎ型のメモリセルトランジスタドレイン領域でもある）００８およびｎ型のセレクトトランジスタソース領域００８に接するｎ型領域００７の電位はｎ型のセレクトトランジスタドレイン領域００５とｎ型メモリセルソース０１１からＧＮＤの電位が伝わるので、同じくＧＮＤの電位となる。
【０００６】
図９は“１”状態を書き込むときのバンド構造の変化を示す図であり、図８に示したメモリセルの線分Ｅ−Ｅ’に沿ったバンド図となっている。左から順にコントロールゲート０１５、フローティングゲート・コントロールゲート間絶縁膜０１４、フローティングゲート０１３、トンネル絶縁膜０１０、ｎ型のトンネルドレイン領域００９のバンド構造を示している。ｐ型半導体基板００６は省略した。図中のＥＦ、ＥＣ、ＥＶは、それぞれフェルミレベル、導電帯の下方、価電子帯の上方を示している。ここでフローティングゲート０１３とコントロールゲート０１５はｎ型の多結晶シリコンを想定している。
【０００７】
図９（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、上記で示す“１”状態書込み電圧状態、すなわちｎ型のトンネルドレイン領域００９の電位をＧＮＤに、コントロールゲート０１５の電位をプラス電圧にすると、図９（ｂ）に示すバンド図となり、図９（ｂ）の矢印で示すようにトンネル絶縁膜０１０を介して電子０１８がｎ型のトンネルドレイン領域００９からＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流機構によりフローティングゲート０１３に注入される。電子０１８が注入されたフローティングゲート０１３の電位は降下し、電子のエネルギーレベルは図９（ｃ）の白抜き矢印に示すように上昇する。トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると“１”状態の書込み動作が完了する。
【０００８】
次に“０”状態について説明する。“０”状態への書き込みは、セレクトゲート００３とドレインｎ型のセレクトトランジスタドレイン領域００５にプラス電圧を印加、コントロールゲート０１５とｐ型半導体基板００６をＧＮＤに接続、ｎ型のメモリセルトランジスタソース領域０１１をフローティングにし、トンネル絶縁膜０１０を介して正孔をｎ型のトンネルドレイン領域００９からフローティングゲート０１３に注入する。これをバンド図で以下に説明する。
【０００９】
図１０に“０”状態書込み時の図８の線分Ｅ−Ｅ’のバンド図を示す。図９同様に、ｐ型半導体基板００６は省略してあり、ＥＦ、ＥＣ、ＥＶはそれぞれフェルミレベル、導電帯の上方、価電子帯の上方を示している。またフローティングゲート０１３とコントロールゲート０１５はｎ型の多結晶シリコンを想定している。
【００１０】
図１０（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、上記で示す“０”状態書込み電圧状態、すなわちコントロールゲート０１５の電位をＧＮＤに、ｎ型のトンネルドレイン領域００９の電位をプラスにすると、図１０（ｂ）に示すバンド図となり、図１０（ｂ）の矢印で示すように電子０１８がトンネル絶縁膜０１０を介してフローティングゲート０１３からＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流機構でｎ型のトンネルドレイン領域００９に排出される。言い換えるとフローティングゲート０１３に正孔が注入される。電子０１８が減少したフローティングゲート０１３の電位は上昇し、図１０（ｃ）の白抜き矢印に示すように電子のエネルギーレベルは減少する。トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると“０”状態の書込み動作が完了する。
【００１１】
トンネル絶縁膜を介して電荷をやり取りする不揮発性半導体メモリ装置においては、このような“０”状態と“１”状態の書換えによるトンネル絶縁膜に対するストレスがトンネル絶縁膜の劣化を引き起こし、最終的にはトンネル絶縁膜の破壊を引き起こす。このように劣化や破壊によって本来のメモリの機能を果たさなくなるまでの書換え回数をエンデュランス特性と呼ぶ。また、その劣化や破壊はメモリのデータ保持機能にも大きく関わる。これをリテンション特性と呼ぶ。これらの特性を向上させることがトンネル絶縁膜を利用したメモリにおいて最重要課題となる。
【００１２】
このエンデュランス特性やリテンション特性を向上させる手法が考案されている。たとえば特許文献２は書込み電圧パルスの勾配を制御することでトンネル絶縁膜に掛かるストレスを抑える手法を示しており、メモリの動作条件に関わる発明である。
また、特許文献３はトンネル絶縁膜中への不純物拡散を抑制することでトンネル絶縁膜質を向上させる手法を示しており、メモリのプロセス条件に関わる発明である。
【００１３】
さらに、特許文献４はフローティングゲートと接するトンネル絶縁膜の面に凹凸構造を作ることで低電圧書き込み動作を可能にし、ストレスを抑制させる手法を示しており、メモリの構造に関わる発明である。
これらの特許文献２〜４に記載された手段を併用することでそれぞれの効果を足し合わせて得ることも可能である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−７１０７７号公報
【特許文献２】特開２００４−１５８０７４号公報
【特許文献３】特開平１１−００３９４８号公報
【特許文献４】特開２００１−１３５７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献４に記載された手段によるエンデュランス特性向上は難しいと考えられる。特許文献４に記載されている効果は、「フローティングゲートとトンネル絶縁膜界面の（局所的な）凹凸形状において電界強度が増加し、従来技術より低い電圧でも情報の書き込み動作や消去動作が可能になるため、トンネル絶縁膜を薄膜化しなくとも低電圧化ができ、リテンションやエンデュランス特性が向上する。」と要約できるが、特許文献４の発明のポイントである局所的な凹凸を有するトンネル絶縁膜の模式図を見る限り上記効果を得ることは困難である。トンネル絶縁膜の模式図を図１１（ａ）に示す。シリコン基板１００の表面に形成されたトンネル絶縁膜０１０の上に、多結晶シリコンで作られたフローティングゲート０１３が設けられており、さらに、多結晶シリコンのグレイン１０１の隙間をＳｉＯ２の粒子１０２で埋めているため、トンネル絶縁膜０１０とフローティングゲート０１３の界面において局所的な凹凸構造を成している。この局所的な凹凸構造の一部を拡大したのが図１１（ｂ）であり、２つの領域Ａと領域Ｂに大きく分けることができる。領域Ａはトンネル絶縁膜のみの領域で、領域Ｂはトンネル絶縁膜上にＳｉＯ２の粒子１０２が堆積されている領域である。いま、フローティングゲートに電圧が印加されたとすると、領域Ａは領域Ｂに比べて電界が強くなり、書き込み電荷は領域Ａのみを通過する。従って、領域Ａの膜厚であるｄ１を書き込みに最適なトンネル絶縁膜厚に設定しなければならず、それは従来の凹凸構造を有さないトンネル絶縁膜の膜厚と同一になる。
【００１６】
ここで、ｄ１の値をトンネル絶縁膜厚と定義するならば、「トンネル絶縁膜を薄膜化しなくとも低電圧化ができる」とはいえない。なぜなら上記のようにｄ１は従来の凹凸構造を有さないトンネル絶縁膜の膜厚と同一だからである。
【００１７】
一方、ｄ２の値をトンネル絶縁膜厚と定義するならば、ｄ２は従来の凹凸構造を有さないトンネル絶縁膜の膜厚はｄ１に比べて厚膜になるため、「トンネル絶縁膜を薄膜化しなくとも低電圧化ができる」と言えるが、それは見かけ上の話であって、領域Ａに印加されている電界は凹凸構造を有さない（領域Ｂが存在しない）トンネル絶縁膜である従来技術のそれとなんら変わりはないため、書込み電荷はトンネル絶縁膜と定義したｄ２のある領域Ｂを通過するのではなく従来の凹凸構造を有さないトンネル絶縁膜と同じ領域Ａを通過する。したがって特許文献４の構造でエンデュランスやリテンション特性を向上させることは困難と考えられる。逆に、領域Ｂが存在しない従来技術の領域Ａの面積に比べ、特許文献４の領域Ａの面積は小さいので、単位面積当たりの領域Ａに掛かるストレスは、むしろ従来技術より特許文献４のほうが強くなり、エンデュランスやリテンション特性を低下させる可能性が高い。
【００１８】
従って、フローティングゲートとトンネル絶縁膜の界面に局所的な凹凸構造を有する構造で特性向上を得ることは困難である。
そこで、本願の発明においては、局所的ではない凹凸構造を有することでリテンション特性とエンデュランス特性を向上させ、併せて書込み電圧の低電圧化を図った不揮発性メモリを提供することを課題としている。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、以下の半導体装置とした。即ち、
半導体基板と、
前記半導体基板の表面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲートの両端付近の前記半導体基板の表面から内部にかけて設けられたメモリセルトランジスタのドレイン領域およびメモリセルトランジスタソース領域と、を有し、
前記半導体基板と前記トンネル絶縁膜の間の第１の界面及び前記フローティングゲートと前記トンネル絶縁膜の間の第２の界面が、断面視において場所に対して同じ周期により変化する曲率を有する凹凸構造を成している半導体装置とした。
【００２０】
また、上記課題を解決するために、以下の半導体装置の製造方法とした。即ち、
半導体基板と、
前記半導体基板の表面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲートの両端付近の前記半導体基板の表面から内部にかけて設けられたメモリセルトランジスタのドレイン領域およびメモリセルトランジスタソース領域を有する半導体装置の製造方法であって、
前記半導体基板の上に設けられたエッチング用マスクを用意する工程と、
前記半導体基板の面方位によってエッチング速度の異なるエッチャントで前記半導体基板をエッチングする工程と、
エッチングされた前記半導体基板の表面に前記トンネル絶縁膜を形成する工程と、
を有する半導体装置の製造方法とした。
【発明の効果】
【００２１】
不揮発性メモリのリテンション特性とエンデュランス特性が向上する。また書込み電圧の低電圧化が可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例となるＥＥＰＲＯＭを示す断面図である。
【図２】（ａ）は実施例となるＥＥＰＲＯＭを示す図１において“１”状態書込み電圧を印加した際のトンネル絶縁膜部０１０の拡大図である。（ｂ）は同図（ａ）の更に拡大図である。
【図３】図２のトンネル絶縁膜部０１０周辺のバンド図である。（ａ）は図２の領域Ｃのバンド図、（ｂ）は図２の領域Ｃと領域Ｄの中間の領域のバンド図、（ｃ）は図２の領域Ｄのバンド図である。
【図４】（ａ）は実施例となるＥＥＰＲＯＭを示す図１において“０”状態書込み電圧を印加した際のトンネル絶縁膜部０１０の拡大図である。（ｂ）は同図（ａ）の更に拡大図である。
【図５】図４のトンネル絶縁膜部０１０周辺のバンド図である。（ａ）は図４の領域Ｃのバンド図、（ｂ）は図４の領域Ｃと領域Ｄの中間の領域のバンド図、（ｃ）は図４の領域Ｄのバンド図である。
【図６】本発明の実施例となるトンネル絶縁膜の断面図である。
【図７】は本発明の実施例となるトンネル絶縁膜の製造方法を示す断面図である。
【図８】従来のＥＥＰＲＯＭを示す断面図である。
【図９】従来のＥＥＰＲＯＭを示す図８の線分Ｅ−Ｅ’に沿ったバンド図であり“１”状態書込みを説明する図である。  （ａ）は熱平衡状態、（ｂ）は“１”状態書込み初期、（ｃ）は“１”状態書込み終了時のバンド図である。
【図１０】従来のＥＥＰＲＯＭを示す図８の線分Ｅ−Ｅ’に沿ったバンド図であり“０”状態書込みを説明する図である。  （ａ）は熱平衡状態、（ｂ）は“０”状態書込み初期、（ｃ）は“０”状態書込み終了時のバンド図である。
【図１１】（ａ）は特許文献４記載の従来のＥＥＰＲＯＭ特性向上技術のトンネル絶縁膜周辺の断面図である。（ｂ）は同図（ａ）の拡大図である。
【図１２】本発明の他の実施例となるＥＥＰＲＯＭを示す断面図である。（ａ）はｐ型半導体基板に、（ｂ）はｐ型ウェル領域に、それぞれトンネル酸化膜が設けられている。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、図面を参照して説明する。
図１は本発明の実施例となるＥＥＰＲＯＭを示す断面図である。
本発明の実施例となるＥＥＰＲＯＭは、図８に示す従来のＥＥＰＲＯＭと同様に、メモリセルトランジスタ部００２とメモリセルトランジスタ部００２を選択するセレクトゲートトランジスタ部００１から成っている。
【００２４】
セレクトゲートトランジスタ部００１は、ｐ型半導体基板００６あるいはｐ型のウェル領域に設けられたソース・ドレイン領域となるｎ型領域００７、ｎ型領域００７に連続して設けられたｎ型のセレクトトランジスタドレイン領域００５およびｎ型のセレクトトランジスタソース領域００８、ｐ型半導体基板００６あるいはｐ型のウェル領域の表面に設けられたセレクトゲート酸化膜００４、セレクトゲート酸化膜００４の上に設けられたセレクトゲート００３とを有している。一般にセレクトゲート００３の周囲は、さらに層間絶縁膜により覆われているが、図１においては簡単のため省略している。
【００２５】
メモリセルトランジスタ部００２は、ｎ型のセレクトトランジスタソース領域でもあるｎ型のメモリセルトランジスタドレイン領域００８に連続してｐ型半導体基板００６あるいはｐ型のウェル領域の表面から内部にかけて設けられたｎ型のトンネルドレイン領域００９、ｎ型のトンネルドレイン領域００９に対向して配置されたソース領域となるｎ型領域００７およびｎ型領域００７に連続して設けられたｎ型のメモリセルトランジスタソース領域０１１、ｎ型のトンネルドレイン領域００９の表面に設けられたトンネル絶縁膜０１０およびトンネル絶縁膜０１０に連なって設けられるメモリセルゲート酸化膜０１２、トンネル絶縁膜０１０およびメモリセルゲート酸化膜０１２の上に積層して下から順に設けられたフローティングゲート０１３、フローティングゲート・コントロールゲート間絶縁膜０１４、コントロールゲート０１５を有している。一般にコントロールゲート０１５の周囲は、さらに層間絶縁膜による覆われているが、図１においては簡単のため省略している。
【００２６】
本実施例に係るＥＥＰＲＯＭの動作原理は、前記した従来のＥＥＰＲＯＭと巨視的には基本は同じであるが、微視的には異なっている。微視的に異なる動作原理を必要とする構造上の相違を以下に挙げる。トンネル絶縁膜０１０とｎ型のトンネルドレイン領域００９が成す第１の界面０２０と、トンネル絶縁膜０１０とフローティングゲート０１３が成す第２の界面０２１とが、断面視において場所に対して同じ周期により変化する曲率を持って共に変化する凹凸構造（波打つ構造）を成していることである。そこで、図１においても波打っている構造を模式的に示してある。凹凸構造は半導体基板００６とトンネル絶縁膜０１０とフローティングゲート０１３とにおいて、非局所的に設けられており、大域的に設けられているとも言える。
【００２７】
図２（ａ）に“１”状態書込み時におけるトンネル絶縁膜０１０付近の拡大した断面図を示す。まず形状について説明する。図２（ａ）に示すようにトンネル絶縁膜０１０とｎ型のトンネルドレイン領域００９が成す第１の界面０２０と、トンネル絶縁膜０１０とフローティングゲート０１３が成す第２の界面０２１とが、断面視において、間隔を維持して同じ周期で変化しており凹凸構造を形成している。即ち、第１の界面０２０がｎ型のトンネルドレイン領域００９から見て凸となっている所では第２の界面０２１はフローティングゲート０１３から見て凹となっており、反対に、第１の界面０２０がｎ型のトンネルドレイン領域００９から見て凹となっている所では第２の界面０２１はフローティングゲート０１３から見て凸となっている。ここで、凹凸構造の断面形状を示す曲率の変化は滑らかな方が好ましい。曲率の変化は下方の第１の界面０２０と上方の第２の界面０２１において等しくはなっておらず、下方の第１の界面０２０が上に凸である点では第１の界面０２０の曲率は上方の第２の界面０２１よりも大きくなっており、反対に、下方の第１の界面０２０が下に凸である点では第１の界面０２０の曲率は上方の第２の界面０２１よりも小さくなっている。これは第１の界面０２０と第２の界面０２１との間隔を概ね一定とするためである。なお、ここで間隔とはある点における向かい合う面までの長さの中で最小の長さのことを意味している。
【００２８】
図２（ａ）は“１”状態書込み時としているので、ｎ型のトンネルドレイン領域００９から見てフローティングゲート０１３にプラス電位が印加されているため、トンネル絶縁膜０１０とｎ型のトンネルドレイン領域００９が成す第１の界面０２０に電子が、トンネル絶縁膜０１０とフローティングゲート０１３が成す第２の界面０２１に正孔が集まる。また、波打つ構造になっているため第１の界面０２０と第２の界面０２１において場所によって集まる電荷の数が異なり電荷密度が異なる。
【００２９】
図２（ｂ）は同図（ａ）の一部を更に拡大し、電気力線を記入したものである。第１の界面０２０と第２の界面０２１において場所によって電荷密度が異なるため、第１の界面０２０と第２の界面０２１の法線方向において場所によって電気力線の密度が異なり、結果的に第１の界面０２０と第２の界面０２１の法線方向において場所によって電界強度が異なる。
【００３０】
このときのトンネル絶縁膜０１０に印加される電界強度の違いをバンド図により示したものが図３である。図３（ａ）が図２の領域Ｃ、図３（ｂ）が図２の領域Ｃと領域Ｄの間の中間領域、図３（ｃ）が図２の領域Ｄのバンド図である。図からわかるように、図３（ｃ）で示される図２の領域Ｄにおいてはトンネル絶縁膜０１０に印加される電界が、第２の界面０２１から第１の界面０２０に向かって徐々に強くなるので、トンネル絶縁膜０１０のバンド図は下に湾曲し、第１の界面０２０に近い領域においてポテンシャル障壁の幅が薄くなっている。従って、図３（ｃ）の領域ＤにおいてＦＮトンネル電流が流れ易くなるため、“１”状態書込みのための電圧を調整することで領域Ｄのみに選択的に電荷を通過させることができる。
【００３１】
次に“０”状態書込み時について考える。図４（ａ）に“０”状態書込み時におけるトンネル絶縁膜０１０付近の拡大した断面図を示す。フローティングゲート０１３から見てｎ型のトンネルドレイン領域００９にプラス電位が印加されているため、トンネル絶縁膜０１０とｎ型のトンネルドレイン領域００９が成す第１の界面０２０に正孔が、トンネル絶縁膜０１０とフローティングゲート０１３が成す第２の界面０２１に電子が集まる。また、波打つ構造になっているため場所によって集まる電荷の数が異なり電荷密度が異なる。
【００３２】
図４（ｂ）は同図（ａ）の一部を更に拡大し、電気力線を記入したものである。第１の界面０２０と第２の界面０２１において場所によって電荷密度が異なるため、第１の界面０２０と第２の界面０２１の法線方向において場所によって電気力線の密度が異なり、結果的に第１の界面０２０と第２の界面０２１の法線方向において場所によって電界強度が異なる。このときのトンネル絶縁膜０１０に印加される電界強度の違いをバンド図により示したものが図５である。
【００３３】
図５（ａ）が図４の領域Ｃ、図５（ｂ）が図４の領域Ｃと領域Ｄの間の中間領域、図５（ｃ）が図４の領域Ｄのバンド図である。図からわかるようにＦＮトンネル電流が流れ易い領域は図５（ａ）の領域Ｃであるため、“０”状態書込み電圧を調整することで領域Ｃのみに選択的に電荷を通過させることができる。
【００３４】
つまり、“０”状態書込みと“１”状態書込みで電荷を通過させる領域を選択することができるため、トンネル絶縁膜に加わるストレスを緩和し劣化を抑えることができ、エンデュランスやリテンションの特性向上が可能となる。また、従来技術の図８に示す曲率０である平らなトンネル絶縁膜の場合、あるいは図１１に示す本願の第２の界面０２１に相当する面にのみ局所的に曲率を有する点があるトンネル絶縁膜の場合、電荷を通過する箇所のトンネル絶縁膜に掛かる電界は図３（ｂ）もしくは図５（ｂ）の状態となるが、本発明の場合の電荷が通過する箇所のトンネル絶縁膜に掛かる電界は図３（ｃ）もしくは図５（ａ）の状態となるため、図８や図１１に示される従来技術の構造を有するＥＥＰＲＯＭよりも書込み電圧を低くすることが可能となる。
【００３５】
また、図１〜図５に示した実施例の凹凸構造においては第１の界面０２０と第２の界面０２１の間の間隔は概ね一定であったが、図６に示すように第１の界面０２０が図において上に凸となっている所では第１の界面０２０の凸部の頂点をさらに尖らすことで第１の界面０２０の凸部の頂点の曲率を相対する第２の界面０２１の凹部の曲率よりさらに大とし、反対に、第２の界面０２１が図において下に凸となっているところでは第２の界面０２１の凸部の頂点を同じくさらに尖らすことで第２の界面０２１の凸部の頂点の曲率を相対する第１の界面０２０の凹部の曲率よりさらに大とすることでも、図１〜図５に示した実施例と同等あるいはそれ以上の効果が得られる。
【００３６】
なお、図１〜図６に示した実施例のトンネル絶縁膜は図１に示すようにメモリセルトランジスタドレイン領域およびメモリセルトランジスタソース領域を結ぶ方向（チャネル長方向）に対して波打つ構造を成しているが、チャネル長方向ではなく図１〜図６において紙面に対し垂直な方向（チャネル幅方向）に波打つ構造を成していてもよい。さらに、チャネル長方向及び紙面に垂直な方向（チャネル幅方向）の両方に対して波打つ構造を成していても良い。言い換えると、トンネル絶縁膜０１０を平面に見たときのある場所において第１の界面０２０と第２の界面０２１の両方の曲率が場所によって同じ周期で変化する曲率を有したトンネル絶縁膜が形成されていれば良いことになる。
【００３７】
また、図１〜図６に示した実施例では図３と図５に示したように、フローティングゲートは多結晶シリコンを含む半導体を想定しているが、金属のフローティングゲートであっても同じ効果が得られる。
【００３８】
また、上記ではｎ型トンネルドレイン領域００９を有するＥＥＰＲＯＭを例に挙げて説明したが、この発明はｎ型トンネルドレイン領域００９が無いメモリにも利用することが可能である。図１２は本発明の他の実施例となるｎ型トンネルドレイン領域００９を有していないＥＥＰＲＯＭの断面図を示している。図１２（ａ）はトンネル酸化膜０１０がｐ型半導体基板００６の上に形成されているものであり、図１２（ｂ）はトンネル酸化膜０１０がｐ型ウェル領域０２２の上に形成されているものである。したがってこれらの第１の界面０２０は、図１２（ａ）の場合はｐ型半導体基板００６とトンネル酸化膜０１０が成す界面であり、図１２（ｂ）の場合はｐ型ウェル領域０２２とトンネル酸化膜０１０が成す界面を指す。
また、上記説明でｎ型、ｐ型と極性を示しているが、これが逆の極性であっても同様の効果を得ることが出来る。
【００３９】
これまで述べてきた凹凸構造を有するトンネル絶縁膜０１０の製造方法の一例を図７に示す。図７（ａ）に示すように例えば面方位＜１００＞が露出している半導体基板１００上にエッチングマスクを形成し、方向性エッチングを実施すると、＜１００＞面よりエッチング速度の遅い、例えば＜１１０＞面が図７（ｂ）に示すように露出してくる。更にエッチングを実施するとエッチングマスクがリフトオフし図７（ｃ）に示すように頂点部と谷部が鋭角を成すマイクロピラミッド構造が形成される。このマイクロピラミッドの表面を酸化することによりマイクロピラミッドの頂点部と谷部は応力によってある曲率を持った酸化膜が形成され、これをトンネル絶縁膜０１０として用いることができる。
【００４０】
上記では半導体メモリ装置をベースに説明を展開してきたが、本発明は半導体メモリ装置に限定されるものではなく、トンネル絶縁膜に電荷を通過させて使用する半導体装置全てにおいて利用することが可能である。
【符号の説明】
【００４１】
００１  セレクトトランジスタ部
００２  メモリセルトランジスタ部
００３  セレクトゲート
００４  セレクトゲート酸化膜
００５  ｎ型のセレクトトランジスタドレイン領域
００６  ｐ型半導体基板
００７  ｎ型領域
００８  ｎ型のセレクトトランジスタソース領域  （ｎ型のメモリセルトランジスタドレイン領域を兼ねている）
００９  ｎ型のトンネルドレイン領域
０１０  トンネル絶縁膜
０１１  ｎ型のメモリセルトランジスタソース領域
０１２  メモリセルゲート酸化膜
０１３  フローティングゲート
０１４  フローティングゲート・コントロールゲート間絶縁膜
０１５  コントロールゲート
０１６  電気力線
０１７  エッチングマスク
０１８  電子
０１９  イオン化ドナー
０２０  第１の界面
０２１  第２の界面
０２２  ｐ型ウェル領域
１００  半導体基板
１０１  多結晶シリコンのグレイン
１０２  ＳｉＯ２の粒子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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