(57)【要約】【課題】欠陥による歩留まりの低下を抑制する。【解決手段】半導体装置は、半導体基板と、前記半導体の表面に位置するドリフト層と、前記ドリフト層の表面の、空乏抑制領域を除く領域において位置しており、前記ドリフト層とオーミック接合またはショットキー接合している第１電極と、前記半導体基板の裏面とオーミック接合している第２電極とを備え、前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む。【選択図】図１Ｂ
2018163916.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体の表面に位置するドリフト層と、
前記ドリフト層の表面の、空乏抑制領域を除く領域において位置しており、前記ドリフト層とオーミック接合またはショットキー接合している第１電極と、
前記半導体基板の裏面とオーミック接合している第２電極と、
を備え、
前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む、半導体装置。
【請求項２】
前記ドリフト層の前記表面に平行な平面視において、前記空乏抑制領域内の前記ドリフト層および前記基板の少なくとも一方に結晶欠陥および／またはプロセス欠陥を有し、
前記平面視において、前記結晶欠陥および／または前記プロセス欠陥から、前記空乏抑制領域の外縁までの距離はｔ以上である、請求項１に記載の半導体装置。
【請求項３】
前記結晶欠陥はマイクロパイプまたはエピタキシャル欠陥である請求項２に記載の半導体装置。
【請求項４】
前記第１電極は前記ドリフト層とショットキー接合しており、前記半導体装置はショットキーバリアダイオードである、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドリフト層は、前記第１主面を含む表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、
前記ドリフト層の前記第２主面上に位置し、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、
前記空乏抑制領域外において、前記ゲート絶縁層の上に形成され、前記空乏抑制領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、
前記空乏抑制領域外において、前記ゲート電極を覆い、前記空乏抑制領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁層と、
を備え、前記第１電極は、前記空乏抑制領域外において前記絶縁層を覆う、請求項１から３のいずれかに記載の半導体装置。
【請求項６】
ドリフト層を有する半導体基板を用意する工程（ａ）と、
前記ドリフト層および前記半導体基板の結晶欠陥および／またはプロセス欠陥の少なくとも一方を検査し、前記結晶欠陥および／またはプロセス欠陥の座標を取得し、前記座標に基づいて、空乏抑制領域を決定する工程（ｂ）と、
前記ドリフト層の表面の前記空乏抑制領域を除く領域において、前記ドリフト層とオーミック接合またはショットキー接合する第１電極を形成する工程（ｃ）と、
を包含し、
前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む、半導体装置の製造方法。
【請求項７】
平面視において、前記結晶欠陥または前記プロセス欠陥の座標位置から、前記空乏抑制領域の外縁までの距離はｔ以上である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記結晶欠陥はマイクロパイプまたはエピタキシャル欠陥である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１電極は前記ドリフト層とショットキー接合しており、前記半導体装置はショットキーバリアダイオードである、請求項６から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）において、前記ドリフト層は、前記第１主面を含む表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記ドリフト層の前記表面に位置し、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層を形成する工程と、
前記空乏抑制領域外において、前記ゲート絶縁層の上に位置し、前記空乏抑制領域内において、前記ゲート絶縁層の上に位置しないゲート電極を形成する工程と、
前記空乏抑制領域域外において、前記ゲート電極を覆い、前記空乏抑制領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁層を形成する工程と、
を備え、
前記工程（ｃ）は、前記空乏抑制領域において前記絶縁層を覆わず、前記空乏抑制領域外で前記絶縁層を覆う、請求項６から８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、パワーデバイス用の半導体装置の開発が進められている。パワーデバイス用の半導体装置では、大面積の半導体チップが用いられ、大面積の半導体チップは、欠陥を有しやすい。その結果、半導体装置の歩留まりは低下する。そのため、例えば、特許文献１のように、欠陥による歩留まりの低下を抑制するための様々な先行技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０２６３１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、欠陥による歩留まりの低下を抑制する新規な技術を提供する。
【課題を解決するための手段】
【０００５】
本開示の半導体装置は、半導体基板と、前記半導体の表面に位置するドリフト層と、前記ドリフト層の表面の、空乏抑制領域を除く 領域において位置しており、前記ドリフト層とオーミック接合またはショットキー接合している第１電極と、前記半導体基板の裏面とオーミック接合している第２電極とを備え、前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む。
【発明の効果】
【０００６】
本開示の技術によれば、欠陥による歩留まりの低下を抑制することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】図１Ａは、第１の実施形態の半導体装置の模式的平面図である。
【図１Ｂ】図１Ｂは、第１の実施形態の半導体装置の模式的断面図である。
【図１Ｃ】図１Ｃは、第１の実施形態の半導体装置のドリフト層の模式的平面図である。
【図１Ｄ】図１Ｄは、第１の実施形態の半導体装置における第１電極の一部を拡大して示す模式的平面図である。
【図１Ｅ】図１Ｅは、第１の実施形態の半導体装置における第１電極の一部を拡大して示す他の模式的平面図である。
【図１Ｆ】図１Ｆは、第１の実施形態の半導体装置における第１電極の一部を拡大して示す他の模式的平面図である。
【図２】図２は、従来の半導体装置における空乏層の広がりを説明する図である。
【図３Ａ】図３Ａは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｃ】図３Ｃは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｄ】図３Ｄは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｅ】図３Ｅは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｆ】図３Ｆは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｇ】図３Ｇは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｈ】図３Ｈは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｉ】図３Ｉは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図３Ｊ】図３Ｊは、第１の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図４】図４は、第１および第２の実施形態の半導体装置の製造方法を説明するフローチャートである。
【図５Ａ】図５Ａは、第２の実施形態の半導体装置の模式的平面図である。
【図５Ｂ】図５Ｂは、第２の実施形態の半導体装置の模式的断面図である。
【図６Ａ】図６Ａは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｂ】図６Ｂは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｃ】図６Ｃは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｄ】図６Ｄは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｅ】図６Ｅは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｆ】図６Ｆは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｇ】図６Ｇは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｈ】図６Ｈは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｉ】図６Ｉは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【図６Ｊ】図６Ｊは、第２の実施形態の半導体装置の製造方法を説明する工程断面図である。
【発明を実施するための形態】
【０００８】
（本開示の基礎となった知見）
本開示の実施形態を説明する前に、本開示の基礎となった知見を説明する。パワーデバイスにおいて数百Ａ級の大電流を実現するために、エピタキシャル成長に用いられる半導体ウエハ（エピウエハ）から取り出される半導体チップは、数ｃｍ角の面積を有することが望まれる。しかし、大面積のパワーデバイスの歩留まりを確保することは容易ではない。
【０００９】
例えば、パワーデバイスへの利用が注目されている炭化ケイ素半導体では、らせん転位の一種であるマイクロパイプが結晶の成長方向に発生し、結晶中を貫通する。マイクロパイプは結晶欠陥であり、マイクロパイプを介してリーク電流が発生し得る。炭化珪素基板にマイクロパイプが存在する場合、炭化ケイ素基板上に積層したエピタキシャル半導体層にもマイクロパイプは転移(伝搬)し得る。また、エピタキシャル半導体層で新規に発生する欠陥（エピタキシャル欠陥）を介してリーク電流が発生し得る。例えば、エピタキシャル装置の堆積物をエピタキシャル半導体層中に取り込んだダウンフォール欠陥や、エピタキシャル成長条件に起因した積層欠陥（例えば、三角欠陥やキャロット欠陥）といったエピタキシャル欠陥がある。
【００１０】
例えば、炭化ケイ素半導体基板中のマイクロパイプと、エピタキシャル半導体層のエピタキシャル欠陥の密度は、合わせて数個／ｃｍ２程度である。炭化ケイ素半導体を用いたパワーデバイスの多くは、縦型構造を採用している。このため、パワーデバイスにマイクロパイプが含まれる場合、デバイスに逆バイアスが印加されると、マイクロパイプがリーク電流の流れるパスとなり得る。したがって、このようなパワーデバイスでは、デバイス中に１つのマイクロパイプやエピタキシャル欠陥が存在しても、逆バイアス時のリーク電流の大きさが製品の仕様を超えてしまい、不良品となる可能性がある。
【００１１】
例えば、１個／ｃｍ２の欠陥密度を有するＳｉＣ基板を用いて１ｃｍ角のデバイスを作製する場合、シーズモデル（Ｓｅｅｄｓ  ｍｏｄｅｌ）では、推定歩留まりは５０％程度である。シーズモデルでは、推定歩留まりＹは、チップ面積Ａおよび欠陥密度Ｄを用いて、Ｙ＝１／（１＋ＡＤ）と表される。
【００１２】
特許文献１は、炭化ケイ素半導体のショットキーバリアダイオードにおいて、マイクロパイプの影響を抑制するために、マイクロパイプの表面部分を絶縁層で覆うことを開示している。しかし、特許文献１によれば、絶縁層の上部にも電極が形成されている。本願発明者の詳細な検討によれば、この電極のため、マイクロパイプを含む領域にも高電圧が印加され、マイクロパイプがリークのパスとなり、降伏が生じてしまう。
【００１３】
本発明者は、この課題に鑑み新規な半導体装置およびその製造方法に想到した。本開示の半導体装置およびその製造方法の概要は以下の通りである。
［項目１］
半導体基板と、
前記半導体の表面に位置するドリフト層と、
前記ドリフト層の表面の、空乏抑制領域を除く領域において位置しており、前記ドリフト層とオーミック接合またはショットキー接合している第１電極と、
前記半導体基板の裏面とオーミック接合している第２電極と、
を備え、
前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む、半導体装置。
［項目２］
前記ドリフト層の前記表面に平行な平面視において、前記空乏抑制領域内の前記ドリフト層および前記基板の少なくとも一方に結晶欠陥および／またはプロセス欠陥を有し、
前記平面視において、前記結晶欠陥および／または前記プロセス欠陥から、前記空乏抑制領域の外縁までの距離はｔ以上である、項目１に記載の半導体装置。
［項目３］
前記結晶欠陥はマイクロパイプまたはエピタキシャル欠陥である項目１に記載の半導体装置。
［項目４］
前記第１電極は前記ドリフト層とショットキー接合しており、前記半導体装置はショットキーバリアダイオードである、項目１から３のいずれかに記載の半導体装置。
［項目５］
前記ドリフト層は、前記第１主面を含む表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、
前記ドリフト層の前記第２主面上に位置し、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、
前記空乏抑制領域外において、前記ゲート絶縁層の上に形成され、前記空乏抑制領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、
前記空乏抑制領域外において、前記ゲート電極を覆い、前記空乏抑制領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁層と、
を備え、前記第１電極は、前記空乏抑制領域外において前記絶縁層を覆う、項目１から３のいずれかに記載の半導体装置。
［項目６］
ドリフト層を有する半導体基板を用意する工程（ａ）と、
前記ドリフト層および前記半導体基板の結晶欠陥および／またはプロセス欠陥の少なくとも一方を検査し、前記結晶欠陥および／またはプロセス欠陥の座標を取得し、前記座標に基づいて、空乏抑制領域を決定する工程（ｂ）と、
前記ドリフト層の表面の前記空乏抑制領域を除く領域において、前記ドリフト層とオーミック接合またはショットキー接合する第１電極を形成する工程（ｃ）と、
を包含し、
前記ドリフト層の厚さはｔであり、前記空乏抑制領域は、半径がｔ以上の円または扇形の領域を含む、半導体装置の製造方法。
［項目７］
平面視において、前記結晶欠陥または前記プロセス欠陥の座標位置から、前記空乏抑制領域の外縁までの距離はｔ以上である、項目６に記載の半導体装置の製造方法。
［項目８］
前記結晶欠陥はマイクロパイプまたはエピタキシャル欠陥である項目７に記載の半導体装置の製造方法。
［項目９］
前記第１電極は前記ドリフト層とショットキー接合しており、前記半導体装置はショットキーバリアダイオードである、項目７から９のいずれかに記載の半導体装置の製造方法。
［項目１０］
前記工程（ａ）において、前記ドリフト層は、前記第１主面を含む表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記ドリフト層の前記表面に位置し、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層を形成する工程と、
前記空乏抑制領域外において、前記ゲート絶縁層の上に位置し、前記空乏抑制領域内において、前記ゲート絶縁層の上に位置しないゲート電極を形成する工程と、
前記空乏抑制領域域外において、前記ゲート電極を覆い、前記空乏抑制領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁層を形成する工程と、
を備え、
前記工程（ｃ）は、前記空乏抑制領域において前記絶縁層を覆わず、前記空乏抑制領域外で前記絶縁層を覆う、項目７から９のいずれかに記載の半導体装置の製造方法。
【００１４】
以下、本開示のより具体的な実施形態を説明する。
【００１５】
（第１の実施形態）
図１Ａは本実施形態の半導体装置１０１の平面図であり、図１Ｂは、半導体装置１０１の断面図である。本実施形態では、半導体装置１０１は、ショットキーバリアダイオードである。半導体装置１０１は、半導体基板１０と、ドリフト層２０と、第１電極５０と、第２電極６０とを備えている。
【００１６】
半導体基板１０は、第１導電型を有しており、炭化ケイ素半導体ｍ窒化ガリウム半導体などによって形成されている。例えば、半導体基板１０は、ｎ型の炭化ケイ素半導体基板である。
【００１７】
ドリフト層２０は、半導体基板１０の上面１０ａにエピタキシャル成長によって形成された第１導電型のエピタキシャル半導体層である。ドリフト層２０は例えば、ｎ型の炭化ケイ素半導体によって形成されている。ドリフト層２０の厚さはｔである。例えば、厚さｔは５μｍ程度以上１００μｍ程度以下である。図１Ｂでは、分かりやすさのため、ドリフト層２０が半導体基板１０よりも厚く示されているが、実際の半導体装置において、ドリフト層２０の厚さは基板１０の厚さよりも大きくてもよいし、小さくてもよい。また、半導体装置１０１は、ドリフト層２０と半導体基板１０との間にバッファ層を有していてもよい。
【００１８】
図１Ｃはドリフト層２０の平面図である。ドリフト層２０の上面２０ａには、環状のガードリング２１と、ガードリング２１を囲む複数のＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｍｔｉｎｇ  Ｒｉｎｇ）２２が設けられている。ガードリング２１およびＦＬＲ２２は、上面２０ａからドリフト層２０の内部に設けられており、所定の深さを有している。つまり、ガードリング２１およびＦＬＲ２２はドリフト層の表面部分に設けられている。ガードリング２１およびＦＬＲ２２は第２導電型を有している。
【００１９】
半導体装置１０１は、半導体基板１０およびドリフト層２０の少なくとも一方に、欠陥３０を有している。欠陥３０は、結晶欠陥および／またはプロセス欠陥であり、少なくとも１個以上である。図１Ｂでは、欠陥３０として、半導体装置１０１がドリフト層２０内にらせん転位の一種であるマイクロパイプを有している例を示している。結晶欠陥３０には半導体基板１０およびドリフト層２０の表面に位置するダウンフォール欠陥、三角欠陥、キャロット欠陥、ストライプ欠陥等の欠陥が挙げられる。また、半導体基板１０およびドリフト層２０の内部に位置する欠陥としては、積層欠陥、基底面転位、らせん転位等が挙げられる。マイクロパイプはらせん転位の一種である。また、プロセス欠陥には、半導体基板１０の上面１０ａおよびドリフト層２０の上面２０ａに位置する導電性または非導電性の異物、上述したガードリング２１およびＦＬＲ２２を形成する際のマスクの異常によってドリフト層２０内に形成される意図しない注入領域、ドリフト層２０の上面２０ａの熱処理による異常などが挙げられる。
【００２０】
半導体基板１０の上面１０ａおよびドリフト層２０の上面２０ａに位置する欠陥３０は、例えば、光学顕微鏡等によって観察可能である。また、半導体基板１０およびドリフト層２０の内部に位置する欠陥は、フォトルミネッセンス法等によって観察することが可能である。光学的観察あるいは、フォトルミネッセンス法を用いた欠陥検査装置が市販されており、欠陥検査装置を用いることによって、半導体ウエハ上における欠陥の位置座標を特定、記録することが可能である。また、意図しない注入領域、ドリフト層２０の上面２０ａの熱処理による異常等は、電気的特性の異常として検出され得る場合がある。この場合には、例えば、電気的特性を測定する欠陥検査装置を用いてこれらの異常を検出することができる。
【００２１】
第１電極５０は、ドリフト層２０の上面２０ａであって、少なくとも空乏抑制領域２０ｃを除く領域に位置している。第１電極５０の外縁は、ガードリング２１上に位置している。図１Ｄから図１Ｆは、第１電極５０の一部を拡大して示す平面図である。半導体装置１０１のドリフト層２０の上面２０ａと平行な平面視において、実線で示す空乏抑制領域２０ｃ内に欠陥３０が位置している。空乏抑制領域２０ｃは、半径がｔ以上の円または扇形を内包する形状を有している。言い換えると、空乏抑制領域２０ｃは半径がｔ以上の円または扇形の領域全体を含む。図１Ｄは、破線で示すように円の領域を含む例を示しており、図１Ｅは破線で示す扇形の領域を含む例を示している。欠陥３０がドリフト層２０の上面２０ａにおいて、ガードリング２１の囲む領域の端部に位置する場合には、空乏抑制領域２０ｃは例えば半円の領域を含んでいてもよい。空乏抑制領域２０ｃは、上述した条件を満たす円または扇形の領域を含んでいればよく、空乏抑制領域２０ｃは円または扇形に限られない。例えば、図１Ｆに示すように、空乏抑制領域２０ｃは矩形形状を有していてもよく、三角形や六角形等の形状を有していてもよい。また、欠陥３０が２以上存在する場合、欠陥３０の位置に応じて、欠陥に対応する空乏抑制領域２０ｃがそれぞれ独立して設けられていてもよいし、複数の空乏抑制領域２０ｃのうち近接する２以上の欠陥３０の空乏抑制領域２０ｃは、一体的に設けられていてもよい。
【００２２】
平面視において、空乏抑制領域２０ｃ内に位置する欠陥３０から、空乏抑制領域２０ｃの外縁でまでの距離はｔ以上である。第１電極５０は、第１電極５０は、ドリフト層２０の上面２０ａの空乏抑制領域２０ｃには設けられていない。このため、第１電極５０には、空乏抑制領域２０ｃに相当する開口、あるは、穴を有していることになる。この開口または穴を規定する第１電極５０の内縁と、欠陥３０との距離はｔ以上である。
【００２３】
空乏抑制領域２０ｃに相当する開口を有する第１電極５０は、空乏抑制領域２０ｃを含む領域にレジストパターンを形成したり、レジスト層に空乏抑制領域２０ｃに相当する開口を形成することによって形成することができる。このようなレジストパターンは、上述した欠陥検査装置によって決定される欠陥の位置座標を用いて、その位置に、未硬化のレジスト材料を滴下し硬化させたり、レジスト層にレーザビームを照射してレジスト層の一部を除去することによって形成することができる。詳細については、以下において説明する。
【００２４】
第１電極５０は、ドリフト層２０とオーミック接合またはショットキー接合している。本実施形態では、半導体装置１０１はショットキーバリアダイオードであるため、第１電極５０は、ドリフト層２０とショットキー接合している。第１電極５０は、ドリフト層２０とオーミック接合またはショットキー接合し得る電極材料によって形成されている。本実施形態では、第１電極５０は、ニッケル、チタン、アルミニウム等の金属によって形成されている。第１電極５０は単層であってもよいし、積層であってもよい。
【００２５】
本実施形態では、ドリフト層２０の上面２０ａにおいて、ガードリング２１の外側を絶縁層４０が覆っており、絶縁層の内縁はガードリング２１上に位置している。好ましくは、ドリフト層２０の上面２０ａにおいて、絶縁層４０が空乏抑制領域２０ｃを覆っている。
【００２６】
第２電極６０は、半導体基板１０の下面１０ｂに位置しており、半導体基板１０とオーミック接合している。第２電極６０は単層であってもよいし、積層であってもよい。図１Ｂなどには示していないが、半導体装置１０１は、全体の構造の一部を覆う保護膜をさらに備えていてもよい。
【００２７】
半導体装置１０１において、第１電極５０とドリフト層２０との間のショットキー接合が逆方向にバイアスされるように第１電極５０と第２電極６０との間に電圧を印加すると、第１電極５０とドリフト層２０との界面に空乏層２０ｄが形成さる。印加する電圧が大きくなるにつれて、空乏層２０ｄは広がり、半導体基板１０とドリフト層２０との界面にまで達する。つまり、空乏層２０ｄの厚さはドリフト層２０の厚さｔと等しくなる。このとき、空乏層２０ｄは、ドリフト層２０の厚さ方向と垂直な方向である、上面２０ａと平行な方向にも広がる。空乏層２０ｄが半導体基板１０とドリフト層２０との界面にまで達する電圧よりも大きな電圧を印加した場合には、厚さ方向よりも平行な方向に空乏層２０ｄは大きく広がる。ただし、通常はデバイス仕様で最大印加電圧が決められているため、平行な方向に空乏層２０ｄが著しく広がるわけではない。空乏抑制領域２０ｃは、半径がｔ以上とすることが好ましく、半径が２ｔ以上とすることがより好ましい。
【００２８】
これにより、第１電極５０と第２電極６０との間に逆バイアス電圧が印加されても、ドリフト層２０の欠陥３０が存在する領域では、空乏化しないため、欠陥３０に高い逆バイアス電圧は印加されず、リーク電流が発生することが抑制される。
【００２９】
図２は、特許文献１に示される半導体装置において、逆バイアス電圧が印加される状態を示している。図２に示すように、欠陥３０を覆うようにドリフト層２０の上面２０ａに絶縁層４０が設けられているが、欠陥３０上には第１電極５０が位置している。このため、絶縁層４０を介して欠陥３０が位置するドリフト層２０の部分にも逆バイアス電圧が印加され、欠陥３０が位置する部分にも空乏層が広がる。また、欠陥３０上の絶縁層４０の端部から欠陥３０に向かって水平方向にも空乏層が広がる。その結果、図２に示す半導体装置では、欠陥３０が空乏層２０ｄ内に位置する。高電界が印加される空乏層２０ｄ内に存在する欠陥３０はリーク電流のパスとなるので、図２に示す半導体装置では、第１電極５０と第２電極６０との間に逆バイアス電圧が印加されると、欠陥３０を介して容易にリーク電流が発生し得る。
【００３０】
このように、本実施形態の半導体装置によれば、ドリフト層の表面の空乏抑制領域を除く領域において、ドリフト層とオーミック接合またはショットキー接合している第１電極を備えており、空乏抑制領域は半径がｔ以上の円または扇形を含む形状を有している。このため、欠陥から空乏抑制領域の外縁までの距離をｔ以上に設定することが可能であり、逆バイアス時に欠陥にまで空乏層が広がるのを抑制することができる。したがって、欠陥を介したリーク電流の発生を抑制することができる。つまり、半導体基板およびドリフト層に欠陥が生じていても、リーク電流が小さく、製品の仕様を満たし得る半導体装置を製造することが可能であり、製品歩留まりを向上させることができる。
【００３１】
図３Ａから図３Ｊおよび図４を参照しながら、半導体装置１０１の製造方法を説明する。図３Ａから図３Ｊは半導体装置１０１の製造方法を説明する工程断面図であり、図４はフローチャートである。
【００３２】
図３Ａに示すように、ドリフト層２０が形成された半導体基板１０を用意する（Ｓ１）。例えば、ｎ型の炭化ケイ素半導体からなる半導体基板１０上にｎ型の炭化ケイ素からなるドリフト層２０をエピタキシャル成長させる。図３Ａに示すように、ドリフト層２０には欠陥３０が存在している。
【００３３】
次にドリフト層２０が形成された半導体基板１０の欠陥を、欠陥検査装置を用いて検出し、検出された欠陥の位置座標を記録する（Ｓ２）。上述したようにドリフト層２０内部の結晶欠陥の検出には、フォトルミネッセンス法を用いた欠陥検査装置を用いることができる。また、ドリフト層２０の上面２０ａに位置する欠陥３０の検出には、例えば、光学的な画像認識を用いた欠陥検査装置を用いることができる。ドリフト層２０を形成する前にも欠陥検査装置を用いて欠陥を検出してもよい。
【００３４】
ドリフト層２０の表面にガードリング２１およびＦＬＲ２２のマスクパターンを形成し、ｐ型の不純物の注入を行う。その後、ドリフト層２０を熱処理して、不純物を活性化し、図３Ｂに示すように、ドリフト層２０にガードリング２１およびＦＬＲ２２のパターンを形成する（Ｓ３）。ガードリング２１およびＦＬＲ２２のパターンを形成後、注入異常領域の有無、ドリフト層２０の表面の異常等を検査するために、再度欠陥検査装置を用いて欠陥３０の検査を行ってもよい（Ｓ４）。
【００３５】
上述の工程を経て記録された欠陥３０およびその位置座標に基づき空乏抑制領域２０ｃを決定する（Ｓ５）。例えば、ドリフト層２０の厚さがｔである場合、欠陥３０の位置座標を中心とし、半径ｔの円の内部を空乏抑制領域２０ｃと決定する。
【００３６】
絶縁層４０をドリフト層２０の上面２０ａに形成する（Ｓ６）。具体的には、図３Ｃに示すように、まずドリフト層２０の上面２０ａに酸化ケイ素、窒化ケイ素等の絶縁性材料を用いて絶縁層４０’を形成する。その後、ガードリング２１上に外縁を有する開口パターン４２ｃを有するマスク層４２を形成する。さらに、図３Ｄに示すように、空乏抑制領域２０ｃを覆うレジストパターン４３を開口パターン４２ｃ内の絶縁層４０’上に形成する。レジストパターン４３は、例えば、記録された欠陥の位置座標において、レジストを滴下することによって形成することができる。レジストの粘度および滴下量を調整することによって、平面視において、中心が欠陥３０の位置座標と一致し、半径ｔ以上の円形の形状を有するレジストパターン４３を形成することができる。レジストパターン４３の外縁が欠陥３０の位置座標からｔ以上の距離を有する限り、レジストパターン４３の中心と欠陥３０の位置座標と一致していなくてもよい。また、半径の値がｔよりも大きくてもよいし、開口パターン４２ｃは円以外の形状を有していてもよい。ここでは、絶縁層４０と第１電極５０との重なりを考慮し、例えば半径１．１ｔの円の形状を有するマスク層４２を形成する。
【００３７】
マスク層４２およびレジストパターン４３を用いて絶縁層４０’をドライエッチングまたはウエットエッチングよりエッチングすることによって、図３Ｅに示すように、絶縁層４０が形成される。
【００３８】
次に第１電極５０を形成する（Ｓ７）。まず図３Ｆに示すように、上記構造を覆うようにドリフト層２０上に電極材料の膜を形成し、パターニングすることによって、ドリフト層２０の上面２０ａの露出している部分を覆う第１電極５０’を形成する。さらに図３Ｇに示すように、第１電極５０’の上にレジスト層５１を形成し、図３Ｈに示すように、レジスト層５１に空乏抑制領域２０ｃに一致する開口５１ｃを形成する。開口５１ｃは例えば、レジスト層５１の一部をレーザ加工によって除去することにより形成することができる。レジスト層５１の開口５１ｃ内の第１電極５０’を除去することによって、図３Ｉに示すように第１電極５０が形成される。
【００３９】
その後、図３Ｊに示すように、レジスト層５１を除去し、半導体基板１０の下面１０ｂに第２電極６０を形成する（Ｓ８）。これにより半導体装置１０１が完成する。
【００４０】
（第２の実施形態）
図５Ａは本実施形態の半導体装置１０２の平面図であり、図５Ｂは、半導体装置１０２の空乏抑制領域２０ｃ近傍の拡大断面図である。本実施形態では、半導体装置１０２は、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。半導体装置１０２は、半導体基板１０と、ドリフト層２０と、第１電極５０と、第２電極６０とを備えている。半導体装置１０２と第１の実施形態の半導体装置１０１とは半導体装置の機能が異なっているが、半導体基板１０およびドリフト層２０の欠陥３０によるリーク電流を抑制する構成は類似している。このため、第１の実施形態と同様の構造については説明を省略する場合がある。
【００４１】
半導体装置１０２は、複数のユニットセル１０２ｕを含む。ユニットセル１０２ｕは１つのＦＥＴを構成しており、ユニットセル１０２ｕを複数含むことによって、半導体装置１０２は並列に接続された複数のＦＥＴを含む。
【００４２】
第１の実施形態と同様、半導体基板１０は、第１導電型を有しており、炭化ケイ素半導体、窒化ガリウム半導体などによって形成されている。例えば、半導体基板１０は、ｎ型の炭化ケイ素半導体基板である。
【００４３】
また、ドリフト層２０は、半導体基板１０の上面１０ａにエピタキシャル成長によって形成された第１導電型のエピタキシャル半導体層である。ドリフト層２０は例えば、ｎ型の炭化ケイ素半導体によって形成されている。ドリフト層２０の厚さはｔである。半導体装置１０２は、ドリフト層２０と半導体基板１０との間にバッファ層を有していてもよい。
【００４４】
ドリフト層２０は、上面２０ａを含む表面部分に位置する複数の第２導電型のウェル領域２３を有する。各ウェル領域２３は、第１導電型のソース領域２４と、ソース領域２４に設けられ、ソース領域２４の下方でウェル領域２３に接続された第２導電型のコンタクト領域２５とを含む。
【００４５】
半導体装置１０２は、ドリフト層２０の上面２０ａに位置し、各ウェル領域２３のソース領域２４の少なくとも一部を露出するゲート絶縁層３１と、空乏抑制領域２３ｃ外において、ゲート絶縁層３１の上に形成され、空乏抑制領域２３ｃ内において、ゲート絶縁層３１の上に形成されないゲート電極３２とを備える。ドリフト層２０とゲート絶縁層３１との間に第１導電型の炭化ケイ素からなるチャネル層をさらに備えていてもよい。半導体装置１０２は、ゲート電極３２を覆って、ドリフト層２０の上面２０ａ上の構造を覆う絶縁層４０をさらに備える。絶縁層４０は層間絶縁層として機能する。
【００４６】
第１の実施形態と同様、第１電極５０は、ドリフト層２０の上面２０ａの、空乏抑制領域２０ｃを除く領域において位置している。第１電極５０は、空乏抑制領域２０ｃ外において、ソース領域２４のゲート絶縁層３１から露出している部分で、ソース領域２４およびコンタクト領域２５と、オーミック接合している。また、第１電極５０は、空乏抑制領域２０ｃ外において絶縁層４０を覆っている。第１電極５０は半導体装置１０２ではソース配線として機能する。
【００４７】
第１の実施形態と同様、半導体装置１０２は、半導体基板１０およびドリフト層２０の少なくとも一方に、欠陥３０を有している。図１Ｄから図１Ｆを参照して説明したように、半導体装置１０２のドリフト層２０の上面２０ａと平行な平面視において、空乏抑制領域２０ｃ内に欠陥３０が位置している。空乏抑制領域２０ｃは、半径がｔ以上の円または扇形を含む形状を有する。また、平面視において、空乏抑制領域２０ｃ内に位置する欠陥３０から、空乏抑制領域２０ｃの外縁でまでの距離はｔ以上である。
【００４８】
第２電極６０は、半導体基板１０の下面１０ｂに位置しており、半導体基板１０とオーミック接合している。第２電極６０は単層であってもよいし、積層であってもよい。第２電極６０は、本実施形態では、ドレイン電極である。図５Ｂなどには示していないが、半導体装置１０２は、全体の構造の一部を覆う保護膜をさらに備えていてもよい。また、ゲート電極３２は図５Ｂでは示されていない位置において、図５Ａに示すゲート配線５５と接続されている。
【００４９】
半導体装置１０２において、ウェル領域２３とドリフト層２０のウェル領域２３以外の部分との界面は、ｐｎ接合を形成している。このため、このｐｎ接合が逆方向にバイアスされるように第１電極５０と第２電極６０との間に電圧を印加すると、ウェル領域２３およびドリフト層２０のウェル領域２３以外の部分に空乏層が形成される。印加する電圧が大きくなるにつれて、空乏層２０ｄは広がり、ドリフト層２０の上面２０ａと、半導体基板１０およびドリフト層２０の界面にまで達する。つまり、空乏層２０ｄはドリフト層２０の厚さ方向にｔの厚さを有する。このとき、空乏層２０ｄは、ドリフト層２０の厚さ方向と垂直な方向である上面２０ａと平行な方向にも広がる。空乏層２０ｄが半導体基板１０とドリフト層２０との界面にまで達する電圧よりも大きな電圧を印加した場合には、厚さ方向よりも平行な方向に空乏層２０ｄは大きく広がる。ただし、通常はデバイス仕様で最大印加電圧が決められているため、平行な方向に空乏層２０ｄが著しく広がるわけではない。空乏抑制領域２０ｃは、半径がｔ以上とすることが好ましく、半径が２ｔ以上とすることがより好ましい。
【００５０】
これにより、第１電極５０と第２電極６０との間に逆バイアス電圧が印加されても、ドリフト層２０の欠陥３０が存在する領域では、空乏化しないため、欠陥３０に高い逆バイアス電圧は印加されず、リーク電流が発生することが抑制される。よって、本実施形態の半導体装置によれば、第１の実施形態と同様、半導体基板およびドリフト層に欠陥が生じていても、リーク電流が小さく、製品の仕様を満たし得る半導体装置を製造することが可能であり、製品歩留まりを向上させることができる。
【００５１】
図３Ａ、図６Ａから図６Ｊおよび図４を参照しながら、半導体装置１０２の製造方法を説明する。図６Ａから図６Ｊは半導体装置１０２の製造方法を説明する工程断面図であり、図４はフローチャートである。
【００５２】
まず第１の実施形態と同様にドリフト層２０が形成された半導体基板１０を用意する（Ｓ１）。さらに、ドリフト層２０が形成された半導体基板１０の欠陥を、欠陥検査装置を用いて検出し、検出された欠陥３０の位置座標を記録する（Ｓ２）。
【００５３】
図６Ａに示すように、不純物を注入し、熱処理を行うことによって、ドリフト層２０の表面部分に、ウェル領域２３、ソース領域２４およびコンタクト領域２５を形成する。第1の実施形態で説明したように熱処理後に欠陥検査を再度行ってもよい（Ｓ４）。
【００５４】
上述の工程を経て記録された欠陥３０およびその位置座標に基づき空乏抑制領域２０ｃを決定する（Ｓ５）。例えば、ドリフト層２０の厚さがｔである場合、欠陥３０の位置座標を中心とし、半径ｔの円の内部を空乏抑制領域２０ｃと決定する。
【００５５】
図６Ｂに示すように、ドリフト層２０の上面２０ａにゲート絶縁層３１を形成し、ゲート絶縁層３１上にゲート電極３２’を形成する。図６Ｃに示すように、ゲート電極３２’およびゲート絶縁層３１を覆ってレジスト層７１を形成し、図６Ｄに示すように、レジスト層７１に開口７１ｃを形成する。開口７１ｃは、空乏抑制領域２０ｃと一致している。開口７１ｃは例えば、レジスト層７１の一部をレーザ加工によって除去することにより形成することができる。
【００５６】
図６Ｅに示すように、開口７１ｃ内において、露出しているゲート電極３２’をドライエッチングまたはウエットエッチングによって除去し、空乏抑制領域２０ｃ内において、ゲート絶縁層３１上に位置しないゲート電極３２を形成する。
【００５７】
図６Ｆに示すように、レジスト層７１を除去した後、ゲート電極３２およびゲート絶縁層３１を覆う絶縁層４０’を形成する（Ｓ６）。続いて、絶縁層４０’上にコンタクトホール規定する開口７２ｃを有するレジスト層７２を形成する。
【００５８】
図６Ｇに示すように、空乏抑制領域２０ｃを覆うレジストパターン７３を形成する。レジストパターン７３は、例えば、記録された欠陥の位置座標において、レジストを滴下することによって形成することができる。レジストの粘度および滴下量を調整することによって、平面視において、中心が欠陥３０の位置座標と一致し、半径ｔ以上の円形の形状を有するレジストパターン４３を形成することができる。レジストパターン７３の外縁が欠陥３０の位置座標からｔ以上の距離を有する限り、レジストパターン７３の中心と欠陥３０の位置座標と一致していなくてもよい。また、半径の値がｔよりも大きくてもよいし、レジストパターン７３は円以外の形状を有していてもよい。ここでは、絶縁層４０’と第１電極５０との重なりを考慮し、例えば半径１．１ｔの円の形状を有するレジストパターン７３を形成する。
【００５９】
レジスト層７２およびレジストパターン７３を用いて絶縁層４０’をドライエッチングまたはウエットエッチングよりエッチングすることによって、図６Ｈに示すように、ソース領域２４の一部およびコンタクト領域２５を露出するコンタクトホール４０ｃを備えた絶縁層４０が形成される。その後、レジスト層７２およびレジストパターン７３を剥離する。
【００６０】
次に第１電極を形成する（Ｓ７）。まず図６Ｉに示すように、上記構造を覆うように絶縁層４０上およびコンタクトホール４０ｃ内に電極材料を堆積し、ソース領域２４の一部およびコンタクト領域２５と接触した第１電極５０’を形成する。第１電極５０’の上に空乏抑制領域２０ｃと一致した開口７４ｃを有するレジスト層７４を形成する。開口７４ｃの形成には、例えば、欠陥３０の位置座標を用いて、レーザ加工により、レジスト層７４の一部を除去することによって形成できる。
【００６１】
レジスト層７４を用いて開口７４ｃに位置する第１電極５０’を除去することによって、空乏抑制領域２０ｃ内において、絶縁層４０を覆わず、空乏抑制領域２０ｃ外において、絶縁層４０を覆う第１電極５０が形成される。
【００６２】
その後、図６Ｊに示すように、レジスト層７４を除去し、半導体基板１０の下面１０ｂに第２電極６０を形成する（Ｓ８）。これにより半導体装置１０２が完成する。
【産業上の利用可能性】
【００６３】
本開示の実施形態における半導体装置およびその製造方法は、種々の用途の半導体装置に好適に用いることができ、特に、パワーデバイスなどチップ面積の大きい半導体装置に好適に用いられる。
【符号の説明】
【００６４】
１０      半導体基板
１０ａ    上面
１０ｂ    下面
２０      ドリフト層
２０ａ    上面
２０ｃ    空乏抑制領域
２０ｄ    空乏層
２１      ガードリング
２３      ウェル領域
２３ｃ    空乏抑制領域
２４      ソース領域
２５      コンタクト領域
３０      欠陥
３１      ゲート絶縁層
３２      ゲート電極
３２’    ゲート電極
４０、４０’    絶縁層
４０ｃ    コンタクトホール
４２      マスク層
４２ｃ    開口パターン
４３      レジストパターン
５０、５０’    第１電極
５１      レジスト層
５１ｃ    開口
５５      ゲート配線
６０      第２電極
７１      レジスト層
７１ｃ、７２ｃ、７４ｃ    開口
７２、７３、７４      レジスト層
１０１、１０２    半導体装置
１０２ｕ  ユニットセル
【図１Ａ】
2018163916.tif 000003
【図１Ｂ】
2018163916.tif 000004
【図１Ｃ】
2018163916.tif 000005
【図１Ｄ】
2018163916.tif 000006
【図１Ｅ】
2018163916.tif 000007
【図１Ｆ】
2018163916.tif 000008
【図２】
2018163916.tif 000009
【図３Ａ】
2018163916.tif 000010
【図３Ｂ】
2018163916.tif 000011
【図３Ｃ】
2018163916.tif 000012
【図３Ｄ】
2018163916.tif 000013
【図３Ｅ】
2018163916.tif 000014
【図３Ｆ】
2018163916.tif 000015
【図３Ｇ】
2018163916.tif 000016
【図３Ｈ】
2018163916.tif 000017
【図３Ｉ】
2018163916.tif 000018
【図３Ｊ】
2018163916.tif 000019
【図４】
2018163916.tif 000020
【図５Ａ】
2018163916.tif 000021
【図５Ｂ】
2018163916.tif 000022
【図６Ａ】
2018163916.tif 000023
【図６Ｂ】
2018163916.tif 000024
【図６Ｃ】
2018163916.tif 000025
【図６Ｄ】
2018163916.tif 000026
【図６Ｅ】
2018163916.tif 000027
【図６Ｆ】
2018163916.tif 000028
【図６Ｇ】
2018163916.tif 000029
【図６Ｈ】
2018163916.tif 000030
【図６Ｉ】
2018163916.tif 000031
【図６Ｊ】
2018163916.tif 000032