(57)【要約】      （修正有）【課題】半導体装置の生産性の向上および信頼性の向上が可能な、半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００において、基材１０と、基材１０の上に配置されている半導体部品と、半導体部品の上に接し、かつ、電気的に接続されている複数の電極と、電極と接し、かつ、電気的に接続されている複数の第１のビア４０と、第１のビア４０と同一の平面内に配置されている複数の第１の配線４２と、半導体部品と第１のビア４０と第１の配線４２との各々の間隙に設けられている第１の樹脂３０とを含む。【選択図】図２
2018163919.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材の上に配置されている半導体部品と、
前記半導体部品の上に接し、かつ、電気的に接続されている複数の電極と、
前記電極と接し、かつ、電気的に接続されている複数の第１のビアと、
前記第１のビアと同一の平面内に配置されている複数の第１の配線と、
前記半導体部品と、前記第１のビアと、前記第１の配線との各々の間隙に設けられている第１の樹脂と、
を含む半導体装置。
【請求項２】
前記第１のビア及び前記第１の配線の上に配置され、前記第１のビア及び前記第１の配線の少なくとも一方と接し、かつ、電気的に接続されている第２のビアと、
前記第１のビア及び前記第１の配線の上に配置され、前記第１のビア及び前記第１の配線の少なくとも一方と接し、かつ、電気的に接続されている第２の配線と、
前記平面と、前記第２の配線及び前記第２のビアとの間に接するように設けられている第２の樹脂と、
をさらに含む請求項１に記載の半導体装置。
【請求項３】
前記複数の第１のビアの少なくとも一つと、前記複数の第１の配線の少なくとも一つとは接し、かつ、電気的に接続されている請求項１に記載の半導体装置。
【請求項４】
前記第１のビアの深さの値は、前記第１の配線の厚さの値よりも大きい、請求項１に記載の半導体装置。
【請求項５】
前記複数の第２のビアの少なくとも一つと、前記複数の第２の配線の少なくとも一つとは接し、かつ、電気的に接続されている請求項２に記載の半導体装置。
【請求項６】
基材の上に、複数の電極を有する半導体部品を少なくとも一つ搭載し、
モールド金型に複数の第１のビア、及び複数の第１の配線の溝を形成する型を装着し、
前記溝を形成する型が装着された前記モールド金型を、前記半導体部品が搭載された前記基材に積層させ、
第１の樹脂を充填し、前記第１の樹脂を硬化させ、前記半導体部品のモールド処理と、前記複数の第１のビア、及び前記複数の第１の配線の溝の形成とを同時に行い、
前記溝を形成する型が装着された前記モールド金型を取り外し、前記第１の樹脂を硬化させ、
前記複数の第１のビア、及び前記複数の第１の配線の溝に、第１の導電性材料を充填し、
前記充填された第１の導電性材料の表面を研磨し、前記第１の樹脂を露出させることを含む第１のプロセスを有する半導体装置の製造方法。
【請求項７】
二つ以上の前記半導体部品の高さを揃えることを、更に含む請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の樹脂の充填は、前記モールド金型を前記基材に搭載された前記半導体部品が有する前記複数の電極に接触させた後に、前記接触させた状態で行われることを含む、請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
絶縁層を形成し、
複数の第２のビア、及び複数の第２の配線の溝を形成する型を用いて、前記絶縁層に、前記複数の第２のビア、及び前記複数の第２の配線の溝を同時に形成し、
前記複数の第２のビア、及び前記複数の第２の配線の溝に、第２の導電性材料を充填し、
前記充填された第２の導電性材料の表面を研磨し、前記絶縁層を露出させることを含む第２のプロセスを少なくとも１回行う、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２のプロセスは、前記第１のプロセスが完了した後に行われる、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２のプロセスがｎ回繰り返され、前記ｎは２以上の自然数である請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１のビアの溝の深さの値は、前記第１の配線の溝の深さの値よりも大きい、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のビアの幅の値は、前記第１の配線の幅の値よりも大きい、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記モールド金型と、前記半導体部品が有する前記複数の電極との接触は、前記モールド金型に装着された前記溝を形成する型が有する複数の凸部と、前記複数の電極とが接することで行われる請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態の一つは半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器は、携帯情報端末に代表されるように、小型化及び高機能化が進められている。電子機器には、例えば、シリコンなどの半導体を用いて作製された半導体デバイス、複数の半導体デバイスを有する半導体部品などが搭載された半導体パッケージが実装されている。電子機器の小型化及び高機能化に伴い、半導体パッケージも小型化及び高機能化が求められている。半導体パッケージの小型化及び高機能化を実現する技術は、例えば、ファンアウトウエハレベルパッケージ（Ｆａｎ−ｏｕｔ  Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ、ＦＯＷＬＰ）が挙げられる（特許文献１参照）。ＦＯＷＬＰは、パッケージ面積が半導体部品の面積よりも大きいため、半導体部品よりも広い領域での配線形成及び端子形成が可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７６２２７３３Ｂ２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されているＦＯＷＬＰは、キャリアテープ上に部品を搭載し、モールド処理後にキャリアテープを剥離することで部品の電極端子を露出させ、その後ビア及び配線を形成している。すなわち、製造工程が複雑であり、生産性が課題である。また、モールド処理後に配線及びビアを形成しているため、部品の電極端子がモールド処理を行うための樹脂に濡らされることから、電極とビア及び配線との電気的な接続が損なわれる可能性があった。
【０００５】
本開示の課題の一つは、半導体装置の生産性の向上が可能な、半導体装置及びその製造方法を提供することである。また、本開示の課題の一つは、半導体装置の信頼性の向上が可能な、半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本開示の実施形態の一つは、半導体装置である。半導体装置は、基材と、基材の上に配置されている半導体部品と、前記半導体部品の上に接し、かつ、電気的に接続されている複数の電極と、前記電極と接し、かつ、電気的に接続されている複数の第１のビアと、前記第１のビアと同一の平面内に配置されている複数の第１の配線と、半導体部品と第１のビアと第１の配線との各々の間隙に設けられている第１の樹脂とを含む。
【０００７】
本開示の実施形態の一つは、半導体装置である。半導体装置は、第１のビア及び第１の配線の上に配置され、第１のビア及び第１の配線の少なくとも一方と接し、かつ、電気的に接続されている第２のビアと、平面内に配置されている第１のビア及び平面内に配置されている第１の配線の少なくとも一方と電気的に接続されている第２の配線と、平面と第２の配線及び第２のビアとの間に接するように設けられている第２の樹脂をさらに含んでもよい。
【０００８】
本開示の実施形態の一つは、半導体装置である。半導体装置が有する複数の第１のビアの少なくとも一つと、複数の第１の配線の少なくとも一つとは接し、かつ、電気的に接続されていてもよい。
【０００９】
本開示の実施形態の一つは、半導体装置である。半導体装置が有する第１のビアの深さの値は、第１の配線の厚さの値よりも大きくてもよい。
【００１０】
本開示の実施形態の一つは、半導体装置である。半導体装置が有する複数の第２のビアの少なくとも一つと、複数の第２の配線の少なくとも一つとは接し、かつ、電気的に接続されていてもよい。
【００１１】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法は、基材の上に、複数の電極を有する半導体部品を少なくとも一つ搭載し、モールド金型に複数の第１のビア、及び複数の第１の配線の溝を形成する型を装着し、溝を形成する型が装着されたモールド金型を半導体部品が搭載された前記基材に積層させ、第１の樹脂を充填し、第１の樹脂を硬化させ、半導体部品のモールド処理と、複数の第１のビア及び複数の第１の配線の溝の形成とを同時に行い、溝を形成する型が装着されたモールド金型を取り外し、第１の樹脂を硬化させ、複数の第１のビア、及び前記複数の第１の配線の溝に、第１の導電性材料を充填し、充填された第１の導電性材料の表面を研磨し、第１の樹脂を露出させことを含む第１のプロセスを有する。
【００１２】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法は、二つ以上の前記半導体部品の高さを揃える工程を、更に含んでいてもよい。
【００１３】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、第１の樹脂の充填は、モールド金型を基材に搭載された半導体部品が有する複数の電極に接触させた後に、接触させた状態で行われてもよい。
【００１４】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、絶縁層を形成し、複数の第２のビア、及び複数の第２の配線の溝を形成する型を用いて絶縁層に複数の第２のビア及び複数の第２の配線の溝を同時に形成し、複数の第２のビア及び複数の第２の配線の溝に第２の導電性材料を充填し、充填された第２の導電性材料の表面を研磨し、絶縁層を露出させることを含む第２のプロセスを少なくとも１回行ってもよい。
【００１５】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、第２のプロセスは第１のプロセスが完了した後に行われてもよい。
【００１６】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、第２のプロセスがｎ回繰り返され、ｎは２以上の自然数であってもよい。
【００１７】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、第１のビアの溝の深さの値は、第１の配線の溝の深さの値よりも大きくてもよい。
【００１８】
本開示の実施形態の一つは、半導体装置の製造方法である。半導体装置の製造方法において、第１のビアの幅の値は、第１の配線の幅の値よりも大きくてもよい。
【００１９】
本開示の実施形態の一つは、半導体装置の製造方法である。モールド金型と、半導体部品が有する複数の電極との接触は、モールド金型に装着された溝を形成する型が有する複数の凸部と、複数の電極とが接することで行われてもよい。
【図面の簡単な説明】
【００２０】
【図１】本開示の一実施形態の半導体装置の平面模式図。
【図２】本開示の一実施形態の半導体装置の断面模式図。
【図３】本開示の一実施形態の半導体装置の製造方法を示すフローチャート。
【図４】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図５】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図６】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図７】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図８】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図９】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１０】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１１】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１２】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１３】本開示の一実施形態の半導体装置の断面模式図。
【図１４】本開示の一実施形態の半導体装置の平面模式図。
【図１５】本開示の一実施形態の半導体装置の製造方法を示すフローチャート。
【図１６】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１７】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１８】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図１９】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図２０】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図２１】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【図２２】本開示の一実施形態の半導体装置の製造方法を示す断面模式図。
【発明を実施するための形態】
【００２１】
以下、本開示の各実施形態について、図面等を参照し、説明する。但し、本開示は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００２２】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省くことがある。
【００２３】
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００２４】
本明細書および特許請求の範囲において、ある構造体と他の構造体が重なるという表現は、これらの構造体の平面視において、少なくとも一部が重なるということを意味する。換言すると、これらの構造体のいずれか一方が他方の上、あるいは下に位置し、かつ、これらの構造体を上面から、あるいは下面から見た場合に、互いに少なくとも一部が重なるということを意味する。
【００２５】
本明細書および特許請求の範囲において、あるプロセスやステップをｋ回（ｋは自然数）繰り返すという表現は、当該プロセスやステップを合計ｋ＋１回行うことを意味する。
【００２６】
（第１実施形態）
本開示の実施形態の一つである半導体装置１００の一例の平面模式図を図１に示す。また、図１のＡ１−Ａ２の線に沿った断面模式図を図２に示す。半導体装置１００は、基材１０、複数の電極２６を有する第１の部品２０、複数の電極２６を有する第２の部品２１、複数の電極２６を有する第３の部品２２、第１の樹脂３０、複数の第１のビア４０、複数の第１の配線４２、及び第１のビアと第１の配線４４を含んでいる。第１の部品２０、第２の部品２１、及び第３の部品２２は基材１０の上に配置される。第１のビア４０と第１の配線４２は、第１のビア及び第１の配線の溝を形成する型３２（ここでは図示せずに図７において図示）を用いて同一平面内に同時に配置される。電極２６と第１のビア４０とは接しており、かつ、電気的に接続される。第１の部品２０、第２の部品２１、及び第３の部品２２、第１のビア４０、及び第１の配線４２の各々の間隙は、第１の樹脂３０で充填されている。なお、第１のビア４０、第１の配線４２、及び第１のビアと第１の配線４４、及び第１の樹脂の上面は露出されていてもよい。また、第１のビア４０、第１の配線４２、及び第１のビア第１のビアと第１の配線４４に、半田ボール（図示せず）が搭載され、プリント基板などに実装されてもよい。そのとき、複数の電極２６は、複数の第１の配線４２を介して第１のパッド２８と電気的に接続されていなくてもよく、複数の電極２６と第１のパッド２８とを電気的に接続する複数の第１の配線４２、及び第１のパッド２８が、配置されていなくてもよい。なお、複数の電極２６は、複数の第１の配線４２を介して第１のパッド２８と電気的に接続されていてもよい。第１のパッド２８は、半田ボール（図示せず）が搭載され、プリント基板などに実装されてもよい。なお、本開示において、充填されている、あるいは、充填するとは、配置されている、または、設けられていると言い換えてもよい。
【００２７】
一般的なファンアウトウエハレベルパッケージにおいては、第１のビアと第１の配線とは同時に配置されない。一方、本開示の実施形態においては、第１のビア及び第１の配線とは、同時に配置されることが可能であるため、半導体装置の生産性を向上させることができる。また、様々な第１のビアの高さ或いは深さ或いは形状、及び様々な第１の配線の幅或いは形状などが、同時に配置されることが可能であるため、設計の自由度を向上させることができる。具体的には、ビアの高さ或いは深さの値は、配線の深さ或いは厚さの値よりも、大きくてもよい。また、ビアの幅或いは面積の値は、配線の幅或いは面積の値よりも、大きくてもよい。また、様々な第１のビアの高さ或いは深さ或いは形状、及び様々な第１の配線の幅或いは形状などが、同時に配置されることが可能であるため、従来はビアや配線を配置することができなかった領域に、ビアや配線を配置することができる。
【００２８】
また、本開示の実施形態においては、第１のビア及び第１の配線とは、同時に配置されることが可能であるため、第１のビア及び第１の配線とをあらかじめ接触させ、かつ、電気的に接続させることができる。したがって、一般的なファンアウトウエハレベルパッケージにおける第１のビア及び第１の配線の接続と比較して、第１のビアと第１の配線との電気的な接続をとりやすく、かつ、電気的な接続が損なわれることがない半導体装置を提供することができる。
【００２９】
以上のような構成を有することで、生産性が高い半導体装置を提供することができる。また、ビア及び配線との電気的な接続が損なわれることがなく、信頼性が高い半導体装置を提供することができる。
【００３０】
（第２実施形態）
本開示の実施形態では、第１実施形態で述べた半導体装置１００を実現するため、半導体装置１００の製造方法を、図３乃至図１２を用いて説明する。第１実施形態と同様の構成に関しては説明を省略することがある。
【００３１】
はじめに、図３及び図４によれば、半導体装置１００の作製が開始されると、基材１０が準備される（ステップ２０（Ｓ２０））。続いて、基材１０の上に、複数の電極２６を有する第１の部品２０、複数の電極２６を有する第２の部品２１、及び複数の電極２６を有する第３の部品２２が搭載される（ステップ２１（Ｓ２１））。なお、本開示の実施形態においては、基材１０に搭載される部品は、３つである例を示したが、この例に限定されない。本開示の実施形態から逸脱しない範囲において、半導体装置を製造することができる部品の個数を搭載することができる。例えば、一つのＣＰＵ、一つの不揮発性メモリ、一つのＤＲＡＭ、一つのＲＯＭ、４つの電源回路、３つのインターフェイス、及び一つの汎用入出力ユニット（ＧＰＩＯ、Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｕｎｉｔ）が搭載されていてもよい。なお、基材１０への部品の搭載は、例えば、接着材などにより行われてもよいし、導電性ペーストなどにより行われてもよいし、半田などにより行われてもよい。以上のような構成とすることで、部品を基材の上に確実に搭載することができる。
【００３２】
次に、図３及び図５によれば、第１のビア及び第１の配線の溝を形成する型３２がモールド金型３４に装着される（ステップ２２（Ｓ２２））。第１のビア及び第１の配線の溝を形成する型３２が装着されたモールド金型３４は、以下においてはインプリント型１０２とも記載する。なお、本開示の実施形態において、第１のビア及び第１の配線の溝を形成する型３２が別途形成された後に、モールド金型３４に装着される例を示したが、この例に限定されない。第１のビア及び第１の配線の溝を形成する型３２は直接金型３４に形成されてもよい。なお、第１のビア及び第１の配線の溝を形成する型、及び金型は、所謂、インプリント法（ナノインプリント法と呼ばれることもある）により形成することができる。インプリント法は、公知技術であり、詳細な説明は省略する。例えば、石英ガラスなどに凹凸を形成した型を作成し、その型を用いて、溝を形成する。ナノインプリント法は、例えば、特開２０１６−１０３００１号公報などに開示されている。
【００３３】
続いて、図３及び図６によれば、インプリント型１０２と、部品が搭載された基材１０とを積層する（ステップ２３（Ｓ２３））。その際、インプリント型１０２と、部品が搭載された基材１０との位置合わせが行われる。位置合わせは、例えば、この後行われるインプリントを行う装置を用いてもよい。また、インプリント型１０２と、部品が搭載された基材１０とは、各部品が有する複数の電極２６で接している。インプリント型１０２と、部品が搭載された基材１０とは、各部品が有する複数の電極２６で接触していると言い換えてもよい。インプリント型１０２と、部品が搭載された基材１０とは、モールド金型３４に装着された第１のビア及び第１の配線の溝を形成する型３２が有する複数の凸部と、各部品が有する複数の電極２６とが接することで行われる。以上のような構成とすることで、インプリント型１０２と部品を実装した基材１０との位置合わせを確実に行い、インプリント型１０２と部品を実装した基材１０とを接触させることができる。なお、インプリント型１０２と部品を実装した基材１０とを接触においては、理想的には、隙間がなく行われる。
【００３４】
続いて、図３及び図７によれば、第１の樹脂３０が半導体装置１００に充填される（ステップ２４（Ｓ２４））。図８（Ａ）及び（Ｂ）によれば、第１の樹脂３０は、インプリント型１０２と、部品が搭載された基材１０とが積層された状態において、紙面に向かって左側から行われてもよい。または、図７の紙面に向かって右側から第１の樹脂３０が充填されてもよいし、図７の紙面の表から裏に向かって第１の樹脂３０が充填されてもよい。第１の樹脂３０の充填は、インプリント型１０２と、部品が搭載された基材１０とが積層された状態の隙間を縫って行われればよい。また、第１の樹脂３０は、硬化が行われる（ステップ２４（Ｓ２４））。なお、ステップ２４における第１の樹脂３０の硬化は、仮硬化と呼んでもよい。仮硬化は、第１の樹脂が硬化の途中の状態であり、第１のビア４０、第１の配線４２、及び第１のビアと第１の配線の溝４４を同時に形成しながらも、インプリント型１０２を容易に取り外すことができる。さらに、第１の樹脂３０による各部品のモールド処理、第１のビア４０、第１の配線４２、及び第１のビアと第１の配線の溝４４を同時に形成することができる（ステップ２４（Ｓ２４））。なお、第１の樹脂３０を形成する材料は、基材１０と、各部品と、第１の導電性材料３８との密着性が高く、耐熱性を有する材料が好ましい。例えば、ポリイミドやエポキシ樹脂、アクリル樹脂などの高分子材料を含むことができる。また、形成する方法はスピンコーティング法などを用いればよい。半導体装置１００を第１の樹脂３０で充填できる装置、処理、或いは工程などが、本開示の実施形態を逸脱しない範囲において、利用されてもよい。以上のような構成とすることで、従来の製造工程と比較して、工程が削減されるため、生産性を向上させることができる。また、部品、第１のビア４０、第１の配線４２、第１のビアと第１の配線の各々の間隙は第１の樹脂３０で充填されることができる。さらに、インプリント型１０２と、部品が搭載された基材１０とは、各部品が有する複数の電極２６で接していることから、理想的には、第１の樹脂３０がインプリント型１０２と部品が搭載された基材１０とが接する隙間に入り込むことが無い。したがって、各部品が有する電極２６が第１のビア４０と接する面が、第１の樹脂３０に濡れることがないため、各部品が有する電極２６と第１のビア４０との電気的な接続は確実に行われ、導通が損なわれることがない。
【００３５】
続いて、図３及び図９によれば、インプリント型１０２が取り外され、第１の樹脂３０が硬化される（ステップ２５（Ｓ２５））。なお、ステップ２５における第１の樹脂３０の硬化は、本硬化と呼んでもよい。本硬化は、第１の樹脂が硬まった状態であり、本硬化により、第１のビア４０、第１の配線４２、及び第１のビアと第１の配線の溝４４を同時に成型することができる。以上のような構成とすることで、第１の樹脂３０が確実に硬化されるため、第１のビア４０及び第１の配線４２の溝を形成することができる。また、第１の樹脂３０が各部品の電極２６の上に残ることがない。したがって、各部品の電極２６と第１のビア４０との電気的な接続を確実に行うことができる。
【００３６】
続いて、図３及び図１０によれば、第１の導電性材料３８が、インプリント型１０２により形成された第１のビア及び第１の配線の溝に充填される（ステップ２６（Ｓ２６））。第１の導電性材料３８の充填は、電界メッキで行われてもよいし、スクリーン印刷で行われてもよいし、スパッタ装置などで行われてもよい。当該溝を導電性材料で充填できる装置、処理、或いは工程などが、本開示の実施形態を逸脱しない範囲において、利用されてもよい。なお、第１の導電性材料は、例えば、銅やアルミニウム、金などの金属やその合金を含むことができる。以上のような構成とすることで、各部品の電極２６と第１の導電性材料３８とが接し、かつ、電気的に接続され、十分な導通を確保することができる。
【００３７】
続いて、図３及び図１１によれば、第１の導電性材料３８の表面が研磨され、第１の樹脂３０が露出される（ステップ２７（Ｓ２７））。第１の導電性材料３８の表面の研磨は、例えば、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、サーフェスプレーナー、サーフェイス研磨など、を用いることができるが、これらの装置に限定されない。当該表面を研磨することができる装置、処理、或いは工程などが、本開示の実施形態を逸脱しない範囲において、利用されてもよい。
【００３８】
以上のような製造工程を経ることで、図２に示す半導体装置１００が作製される（ステップ２８（Ｓ２８））。本開示の実施形態において、ステップ２０からステップ２７を第１のプロセスと記載する。なお、第１のプロセスは、ステップ２８が含まれてもよい。
【００３９】
なお、第１のプロセスは、ステップ２１（Ｓ２１）の前に、図１２に示す工程を含んでいてもよい。図１２に示す工程は、厚さが異なる第１の部品２０、及び第２の部品２１において、厚さを揃える工程である。なお、本開示の実施形態においては、厚さが異なる部品は２つである例を示したが、この例に限定されない。基材に搭載する部品の厚さを事前に揃えることで、厚さが異なる部品を基材に一括搭載することが可能になる。また、厚さが異なる部品が基材に一括搭載されることで、次に続くモールド処理において、各部品が有する電極の周辺を同時に、同一の樹脂で覆うことができる。したがって、厚さが揃っていない部品をモールドする場合と比較して、モールド処理がやりやすく、部品がモールドされない領域がある、部品がはがれるなどが無く、部品搭載及びモールド処理における信頼性を向上させることができる。
【００４０】
図２に示す本開示の実施形態の半導体装置１００において、第１の部品２０付近を拡大した図を図１３（Ａ）に示す。図１３（Ｂ）に、図１３（Ａ）の領域７０を拡大した図を示す。例えば、従来のファンアウトウエハレベルパッケージにおいては、インプリント型を樹脂に押し付けて、ビアの溝を形成するため、電極の表面が樹脂に濡らされることになる。また、図１３（Ｃ）や図１３（Ｄ）に示すように、ビアの底面の樹脂が変形したり、ビアの上面の樹脂が変形することがある。よって、従来のファンアウトウエハレベルパッケージにおいては、電極とビア及び配線との電気的な接続が損なわれる可能性があった。しかし、本開示の半導体装置１００においては、各部品が有する電極２６が第１のビア４０と接する面は、第１の樹脂３０に濡れることがないため、電気的な接続が確実に確保できる。
【００４１】
本開示の一実施形態の半導体装置は、基材に搭載される各部品の電極の表面が第１の樹脂に濡れることがないため、電極の表面に樹脂が残存することない。したがって、電極と第１のビアの電気的な接続が十分に確保できる。また、第１のビア及び第１の配線の溝を形成する型を用いて、第１の樹脂に溝が形成されるため、エッチング工程などにより、電極の表面がダメージを受けることがない。したがって、電極と第１のビアの電気的な接続が十分に確保できる。また、モールド処理と、第１のビア及び第１の配線の溝を形成する工程が、同時に行われるため、従来の製造工程と比較して製造工程を削減できる。したがって、生産性を向上させることができ、また、製造コストを低減することができ、さらに、半導体装置の薄型化が実現できる。さらに、第１のビア及び第１の配線の溝を形成する型を第１の樹脂に押し付けて樹脂を変形させることがないため、第１の樹脂へのダメージ低減することができる。したがって、信頼性の高い半導体装置を提供することができる。
【００４２】
（第３実施形態）
本開示の実施形態では、半導体装置１００の製造方法に、更に、配線層などを追加した半導体装置１０４の製造方法を、図１４乃至図２２を用いて説明する。第１実施形態、又は第２実施形態と同様の構成に関しては説明を省略することがある。
【００４３】
本開示の実施形態の一つである半導体装置１０４の一例の平面模式図を図１４に示す。また、図１４のＢ１−Ｂ２の線に沿った断面模式図を図１５に示す。図１５は、半導体装置１００に配線層を一層追加した半導体装置１０４を示している。半導体装置１００の説明は省略する。半導体装置１０４は、絶縁層５０、第２のビア６０、第２の配線６２、及び第２のビアと第２の配線６４を含んでいる以外は、半導体装置１００と同様である。第２のビア６０と第２の配線６２とは、第２のビア及び第２の配線の溝を形成する型５２（ここでは図示せずに図１８において図示）を用いて同一平面内に同時に配置される。第２のビアと第２の配線６４は、第１の配線４２と接し、かつ、電気的に接続されていてもよい。また、第２のビア６０、第２の配線６２、及び第２のビアと第２の配線６４は、第２のパッド２９と電気的に接続されていてもよい。第２のパッド２９は第１のパッド２８と電気的に接続されていてもよい。第２のパッド２９は、半田ボール（図示せず）が搭載され、プリント基板などに実装されてもよい。また、第２のビア６０、第２の配線６２、及び第２のビアと第２の配線６４に、半田ボール（図示せず）が搭載され、プリント基板などに実装されてもよい。そのとき、第２のビア６０、第２の配線６２、及び第２のビアと第２の配線６４は、第２のパッド２８と電気的に接続されていなくてもよく、第２のパッド２８と電気的に接続される第２の配線６２が、配置されていなくてもよい。
【００４４】
本開示の実施形態では、第２の配線６２が、第１の部品２０、第２の部品２１、第３の部品２２、及び第１の配線４２が密に配置されている部分の上に重なっている例を示している。第２の配線６２が、このように配置されることで、熱を逃がす役割を有していてもよい。また、第２の配線６２の各々が、電気的に接続され、一定電圧（好ましくはグラウンド電位）が供給されることで、各部品及び第１の配線４２と容量を形成し、ノイズを抑制することができる。
【００４５】
図１６及び図１７によれば、半導体装置１０４の作製が開始されると、半導体装置１００に、絶縁層５０が形成される（ステップ４０（Ｓ４０））。絶縁層５０を形成する材料は、半導体装置１００が有する第１の導電性材料３８、及び第１の樹脂３０との密着性が高く、耐熱性が高いことが好ましい。また、平坦性が高いことが好ましい。例えば、ポリイミド系やアクリル系の樹脂を塗布してもよい。或いは、酸化ケイ素や窒化酸化ケイ素、酸化窒化ケイ素、窒化ケイ素などの無機化合物を成膜してもよい。塗布する方法はスピンコーティング法などを用いればよい。また、成膜はＣＶＤ装置などを用いて化学的に形成してもよいし、スパッタリング法などを用いて物理的に形成してもよい。平坦性を高めるために、例えば、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）など、を用いてもよい。当該絶縁層が成膜可能な装置、処理、或いは工程などが、本開示の実施形態を逸脱しない範囲において、利用されてもよい。以上のような構成とすることで、半導体装置１００の表面を保護することができる。また、この後に形成される第２のビア６０及び第２の配線６２などと、第１のビア４０及び第１の配線４２などとの導通する部分は、電気的な接続を確実にすることができる。さらに、第２のビア６０及び第２の配線６２などと、第１のビア４０及び第１の配線４２などと非導通な部分は、絶縁を確実にすることができる。
【００４６】
次に、図１６及び図１８によれば、第２のビア及び第２の配線の溝を形成する型５２が第２の樹脂５０に押し当てられ、第２のビア及び第２の配線の溝を形成する型５２が第２の樹脂５０に積層される（ステップ４２（Ｓ４２））。なお、このとき、押し当てることで、第２のビア及び第２の配線の溝を形成してもよいし、図１９に示すように、ＵＶを照射することで、第２のビア及び第２の配線の溝を形成するようにしてもよい。
【００４７】
続いて、図１６及び図２０によれば、第２のビア６０、第２の配線６２、及び第２のビアと第２の配線６４の溝を同時に形成することができる（ステップ４３（Ｓ４３））。さらに、第２のビア及び第２の配線の溝を形成する型５２が取り外される（ステップ４３（Ｓ４３））。
【００４８】
続いて、図１６及び図２１によれば、第２の導電性材料４８が、絶縁層５０に形成された第２のビア６０及び第２の配線６２の溝に充填される（ステップ４４（Ｓ４４））。第２の導電性材料５０４８の充填は、第１の導電性材料３８と同様の方法、同様の材料を用いて行われることができる。以上のような構成とすることで、第１のビア４０及び第１の配線４２の溝の一部と第２の導電性材料４８とが接し、かつ、電気的に接続され、十分な導通を確保することができる。
【００４９】
続いて、図１６及び図２２によれば、第２の導電性材料４８の表面が研磨され、絶縁層５０が露出される（ステップ４５（Ｓ４５））。第２の導電性材料５０４８の表面の研磨は、例えば、第１の導電性材料の表面の研磨と同様の装置、処理、工程により行われる。以上のような構成とすることで、第２のビア６０及び第２の配線６２を同時に形成することができる。
【００５０】
以上のような製造工程を経ることで、半導体装置１０４が作製される（ステップ４６（Ｓ４６））。本開示の実施形態において、ステップ４１からステップ４５を第２のプロセスと記載する。第２のプロセスは、ステップ４０及びステップ４６のいずれか一方が含まれてもよい。また、第２のプロセスは第１のプロセスが完了した後に行われてもよい。
【００５１】
なお、第２のプロセスの繰り返しの回数をｎとし、第２のプロセスは繰り返し行われてもよい。ｎは２以上の自然数である。例えば、第２のプロセスが２回繰り返されることで、配線層を２層増やすことができる。配線層を増やすことで、配線の密度を増やすことができるため、配線の抵抗を下げることができる。これにより、電源が供給される経路における、伝送損失を低減することが可能となるため、電源供給性能を強化し、電源電圧が各部品に十分に供給できるようになる。
【００５２】
本開示の実施形態においては、半導体装置の配線層を多層化することができる。したがって、配線の密度を増やすことができるため、半導体装置のサイズが縮小できる。
【００５３】
本開示の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本開示の要旨を備えている限り、本開示の範囲に含まれる。
【００５４】
また、上述した各実施形態によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本開示によりもたらされるものと理解される。
【符号の説明】
【００５５】
１０：基材、２０：第１の部品、２１：第２の部品、２２：第３の部品、２６：電極、２８：第１のパッド、２９：第２のパッド、３０：第１の樹脂、３２：第１のビア及び第１の配線の溝を形成する型、３４：モールド金型、３８：第１の導電性材料、４０：第１のビア、４２：第１の配線、４４：第１のビア及び第１の配線、４８：第２の導電性材料、５０：第２の樹脂、５２：第２のビア及び第２の配線の溝を形成する型、６０：第２のビア、６２：第２の配線、６４：第２のビア及び第２の配線、７０：領域、１００：半導体装置、１０２：インプリント型、１０４：半導体装置
【図１】
2018163919.tif 000003
【図２】
2018163919.tif 000004
【図３】
2018163919.tif 000005
【図４】
2018163919.tif 000006
【図５】
2018163919.tif 000007
【図６】
2018163919.tif 000008
【図７】
2018163919.tif 000009
【図８】
2018163919.tif 000010
【図９】
2018163919.tif 000011
【図１０】
2018163919.tif 000012
【図１１】
2018163919.tif 000013
【図１２】
2018163919.tif 000014
【図１３】
2018163919.tif 000015
【図１４】
2018163919.tif 000016
【図１５】
2018163919.tif 000017
【図１６】
2018163919.tif 000018
【図１７】
2018163919.tif 000019
【図１８】
2018163919.tif 000020
【図１９】
2018163919.tif 000021
【図２０】
2018163919.tif 000022
【図２１】
2018163919.tif 000023
【図２２】
2018163919.tif 000024