(57)【要約】【課題】通信経路を介して接続された第１及び第２の演算処理装置を有する情報処理装置に関し、システムの再起動を必要とせずに、故障したリンクの処理を、他のリンクで代行可能とする。【解決手段】ＣＰＵ＃０とＣＰＵ＃１は、＃０及び＃１の２つのシリアルリンクポートによって接続される。シリアルリンクポート＃１の物理論理層＃０１、＃１１内に、自リンクのデータと同時に時分割で他のリンクのデータの通信を代行する代行通信部３０６、３２６、３０９、３２９が設けられる。リンクの一つでリンクダウンが検出された場合に、リンクダウンが検出されたリンクのポート回路のデータリンク層で通信されるデータが、正常な他のリンクが接続されるポート回路の代行通信部３０６、３２６、３０９、３２９を介して転送され、リンクダウンが検出されたリンクのデータの通信が継続される。【選択図】図１０
2018050172.tif 000002
【特許請求の範囲】
【請求項１】
独立して動作する複数のリンクを備える情報処理装置において、
前記複数のリンクの各々を接続する各ポート回路の下位層に設けられ、自リンクのデータの通信と、リンクダウンが検出された他のリンクのデータの代行通信とを時分割で行う代行通信部と、
前記複数のリンクのいずれかでリンクダウンが検出された場合、前記リンクダウンが検出されたリンクを接続するポート回路の上位層の再送機能を用いて送信できなかった転送情報を前記代行通信部に送信することにより、前記代行通信部に前記リンクダウンが検出されたリンクのデータを送信させる切換部と、
を有する情報処理装置。
【請求項２】
前記上位層はデータリンク層であり、前記下位層は物理層であり、
前記各リンクは、前記各リンクに情報を送信する第１の演算処理装置と前記各リンクから前記情報を受信する第２の演算処理装置に接続され、
前記ポート回路が前記第１の演算処理装置内に設けられる送信側ポート回路である場合に、
前記代行通信部は、自リンクのデータの通信とリンクダウンが検出された他のリンクのデータの代行通信とを同時に時分割で行い、
前記切換部は、前記リンクダウンが検出されたリンクの前記送信側ポート回路の前記データリンク層から送信されるデータを、前記代行通信部に転送して、前記リンクダウンが検出されたリンクのデータの送信動作を継続させる、
請求項１に記載の情報処理装置。
【請求項３】
前記ポート回路が前記第２の演算処理装置内に設けられる受信側ポート回路である場合に、前記受信側ポート回路に、
自リンクの受信データの通信とリンクダウンが検出された他のリンクの受信データの代行受信とを同時に時分割で行う受信側の代行通信部と、
前記受信側の代行通信部で受信された前記リンクダウンが検出されたリンクのデータを、前記リンクダウンが検出されたリンクの前記受信側ポート回路のデータリンク層に転送して、前記リンクダウンが検出されたリンクのデータの受信動作を継続させる受信側の切換部と、
を更に有する請求項２記載の情報処理装置。
【請求項４】
前記リンクは、シリアルリンクである、
請求項３記載の情報処理装置。
【請求項５】
前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されていない他のリンクを介して、前記代行通信部と前記切換部の設定を変更する、
請求項１乃至４の何れかに記載の情報処理装置。
【請求項６】
前記リンクのいずれかでリンクダウンが検出された場合に、送信側の前記ポート回路と受信側の前記ポート回路との間で、前記代行通信部における時分割動作のタイミングを同期化する、
請求項５に記載の情報処理装置。
【請求項７】
独立して動作する複数のリンクで第２の演算装置に接続され前記各リンクに情報を送信する第１の演算処理装置であって、
前記第１の演算処理装置内で前記各リンクを接続する各送信側ポート回路の物理層に設けられ、自リンクのデータの通信とリンクダウンが検出された他のリンクのデータの代行送信とを同時に時分割で行う代行送信部と、
前記各送信側ポート回路の物理層に設けられ、前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されたリンクの前記送信側ポート回路のデータリンク層から送信されるデータを、前記送信側ポート回路の前記代行送信部に転送して、前記リンクダウンが検出されたリンクのデータの送信動作を継続させる送信データ送出切換部と、
を有する演算処理装置。
【請求項８】
独立して動作する複数のリンクで第１の演算処理装置に接続され前記各リンクから情報を受信する第２の演算処理装置であって、
前記第２の演算処理装置内で前記各リンクを接続する各受信側ポート回路の物理層に設けられ、自リンクのデータの通信と同時に時分割でリンクダウンが検出された他のリンクの代行データの受信とを同時に時分割で行う代行受信部と、
前記各受信側ポート回路の物理層に設けられ、前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されたリンクのデータを、前記リンクダウンが検出されたリンクの前記受信側ポート回路のデータリンク層に転送して、前記リンクダウンが検出されたリンクのデータの受信動作を継続させる受信データ選択部と、
を有する演算処理装置。
【請求項９】
独立して動作する複数のリンクを備える情報処理装置の制御方法において、
前記情報処理装置が有する代行通信部が、前記複数のリンクの各々を接続する各ポート回路の下位層に設けられ、自リンクのデータの通信と、リンクダウンが検出された他のリンクのデータの代行通信とを時分割で行い、
前記複数のリンクのいずれかでリンクダウンが検出された場合、前記情報処理装置が有する切換部が、前記リンクダウンが検出されたリンクを接続するポート回路の上位層の再送機能を用いて送信できなかった転送情報を前記代行通信部に送信することにより、前記代行通信部に前記リンクダウンが検出されたリンクのデータを送信させる情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
通信経路を介して接続された第１及び第２の演算処理装置を有する情報処理装置、それらの演算処理装置、及び情報処理装置の制御方法に関する。
【背景技術】
【０００２】
同一の接続先に対してシリアルリンクで構成される独立した複数のポートを経由して接続された情報処理装置が知られている。例えば、２つのＣＰＵ（Central Processing Unit：中央演算処理装置）が２つのシリアルリンクポートを介して相互に接続される。この場合、ＣＰＵ間のデータの送受信は、アクセスするアドレス情報によりどのポートを経由するかが決定され、インタリーブして使用される。
【０００３】
このような情報処理装置において、シリアルリンクポートが不調になったり、シリアルリンクポートを構成する一部のレーンで固定的な故障が発生したりすると、例えばトランザクション・レイヤのパケット（ＴＬＰ：Transaction Layer Packet）の送受信中にエラーが検出される。この場合、リンクの再調整や故障レーンを除く正常なレーンのみでのリンクの再構築が行われることにより、ＴＬＰの送受信が再開される。破棄されたＴＬＰは、データリンク層の再送機能により再送された場合には消失することはない。
【０００４】
従来、固定障害が生じて使用不能になった伝送路を全て切り離して、残りの正常な伝送路のみを活用してデータ転送を継続することができるデータ伝送システムが知られている（例えば特許文献１）。
【０００５】
また従来、固定障害発生Ｌａｎｅを特定し切り離し、正常Ｌａｎｅのみでデータ伝送を再構築し代替的に伝送を可能とし、伝送を継続できるデータ伝送技術が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】２００２−２７０２５号公報
【特許文献２】２００６−１８６５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、１つのチャネルのシリアルリンクを構成する全てのレーンが故障するといった場合には、リンクの再調整や再構築を行うことができなくなるため、リンクの調整や再構築が行えなくなる。この場合はリンクダウンが検知され、初期状態に遷移した後に再度リンクアップが試みられることになるが、故障が固定的な場合は再びリンクアップすることができない。
【０００８】
また、一過性の故障であった場合に再度リンクアップすることは可能であるが、再リンクアップ後にデータリンク層の初期化が行われるため、再送バッファのデータはその際に破棄され、転送していたデータが消失する。データが消失することは、データ化けになる可能性があり、データの再構成が必要になる。
【０００９】
更に、故障したチャネルのシリアルリンクを使用させないため、自身のポートで実行するもともとの転送処理に加えて、隣接の故障したチャンネルの転送処理も行なうためには、複雑な制御が必要となり実質その実現が難しかった。結果として、一つのポートのリンクダウンのみでもシステムの停止や再起動が必要になる。システムの停止や再起動は、高信頼で継続動作が要求されるミッションクリティカルなサーバでは大きな問題となるという課題があった。
【００１０】
そこで、本発明の１つの側面では、システムの再起動を必要とせずに、故障したリンクの処理を、他のリンクで代行可能とすることを目的とする。
【課題を解決するための手段】
【００１１】
態様の一例にかかる情報処理装置は、独立して動作する複数のリンクを備える情報処理装置において、前記複数のリンクの各々を接続する各ポート回路の下位層に設けられ、自リンクのデータの通信と、リンクダウンが検出された他のリンクのデータの代行通信とを時分割で行う代行通信部と、前記複数のリンクのいずれかでリンクダウンが検出された場合、前記リンクダウンが検出されたリンクを接続するポート回路の上位層の再送機能を用いて送信できなかった転送情報を前記代行通信部に送信することにより、前記代行通信部に前記リンクダウンが検出されたリンクのデータを送信させる切換部と、を有する。
【発明の効果】
【００１２】
システムの再起動を必要とせずに、故障したリンクの処理を、他のリンクで代行することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施形態が適用されるシステム構成例を示す図である。
【図２】シリアルリンクポートの基本構成例を示すブロック図（その１）である。
【図３】シリアルリンクポートの基本構成例を示すブロック図（その２）である。
【図４】ＬＴＳＳＭのステート遷移例を示す図である。
【図５】ＴＳＯＳのフォーマット例を示す図である。
【図６】リンク再調整の基本処理例を示すフローチャートである。
【図７】リンク再調整の基本処理例を示すフローチャートである。
【図８】本実施形態の基本構成例を示すブロック図である。
【図９】本実施形態のシリアルリンクポートの構成例を示す図（その１）である。
【図１０】本実施形態のシリアルリンクポートの構成例を示す図（その２）である。
【図１１】本実施形態のデータ転送タイミング同期処理の例を示すフローチャート（その１）である。
【図１２】本実施形態のデータ転送タイミング同期処理の例を示すフローチャート（その２）である。
【図１３】本実施形態のデータ転送タイミング同期処理の例を示すフローチャート（その３）である。
【図１４】本実施形態のデータ転送タイミング同期処理の例を示すフローチャート（その４）である。
【図１５】代行状態制御回路における代行状態ステートの遷移例を示す図である。
【図１６】本実施形態におけるＴＳＯＳのフォーマット例を示す図である。
【図１７】本実施形態におけるシリアルリンクポート内の送信回路部分のより詳細な構成例を示す図（その１）である。
【図１８】本実施形態におけるシリアルリンクポート内の送信回路部分のより詳細な構成例を示す図（その２）である。
【図１９】本実施形態におけるシリアルリンクポート内の受信回路部分のより詳細な構成例を示す図（その１）である。
【図２０】本実施形態におけるシリアルリンクポート内の受信回路部分のより詳細な構成例を示す図（その２）である。
【図２１】本実施形態の他の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について図面を参照しながら説明する。
図１は、実施形態が適用されるシステム構成例を示す図である。本実施形態は、同一の接続先に対してシリアルリンク（ビットシリアル通信経路）で構成される独立した複数のポートで接続された装置に適用される。図１の構成例では、ＣＰＵ＃０  １０１およびＣＰＵ＃１  １０２の２つのＣＰＵ（中央演算処理装置）が、それぞれが内蔵するシリアルリンクポート＃０  １０３とシリアルリンクポート＃１  １０４の２つのポートを経由して接続される。ＣＰＵ＃０  １０１は第１の演算処理装置として動作し、ＣＰＵ＃１  １０２は、第２の演算処理装置として動作する。ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２は、相互に独立したメモリ１０７及び１０８にそれぞれ個別にアクセスして各種演算処理を実行するとともに、それぞれ独立したＩ／Ｏ（入出力インタフェース）１０９及び１１０を有する。
【００１５】
ＣＰＵ＃０  １０１とＣＰＵ＃１  １０２間において、それぞれが内蔵するＣＰＵコア１０６がデータの送受信を行うときには、それぞれが内蔵するシステムコントローラ１０５によって、次のような制御が実行される。送信側のＣＰＵのシステムコントローラ１０５は、ＣＰＵコア１０６から出力される送信データで指定されるアクセス先のアドレス情報により、シリアルリンクポート＃０  １０３又はシリアルリンクポート＃１  １０４のどちらのポートを経由するかを決定する。システムコントローラ１０５は、決定したポートに送信データを出力する。決定されたシリアルリンクポートは、送信データをシリアルデータに変換して、相手側のＣＰＵのシリアルリンクポートに出力する。ＣＰＵコア１０６から順次出力される送信データで指定されるアドレス情報ごとに、シリアルリンクポート＃０  １０３又はシリアルリンクポート＃１  １０４がインタリーブされて使用される。
【００１６】
図２及び図３は、図１のシリアルリンクポート＃０  １０３及びシリアルリンクポート＃１  １０４（以下単に「シリアルリンクポート」と記載する場合がある）の基本構成例を示すブロック図である。図２は、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２内の各シリアルリンクポート＃０  １０３である。図３は、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２内の各シリアルリンクポート＃１  １０４である。シリアルリンクポートは、以下の機能に分割される。
【００１７】
１．トランザクション層：送受信メッセージや割込みなどを規定する層である。図２に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の中ではトランザクション層＃００  ２０１が、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の中ではトランザクション層＃１０  ２２１が該当する。図３に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の中ではトランザクション層＃０１  ３０１が、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の中ではトランザクション層＃１１  ３２１が該当する。以下の説明で、トランザクション層＃００  ２０１、＃１０  ２２１、＃０１  ３０１、又は＃１１  ３２１を一般的に、単に「トランザクション層」と記載する場合がある。
【００１８】
２．データリンク層：ＣＲＣ（巡回冗長検査）や、パケット・ロス又はエラー発生時の再送などを規定する層である。図２に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポートの中ではデータリンク層＃００  ２０２が、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の中ではデータリンク層＃１０  ２２２が該当する。図３に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の中ではデータリンク層＃０１  ３０２が、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の中ではデータリンク層＃１１  ３２２が該当する。以下の説明で、データリンク層＃００  ２０２、＃１０  ２２２、＃０１  ３０２、又は＃１１  ３２２を一般的に、単に「データリンク層」と記載することがある。
【００１９】
３．物理層：最小転送単位であるフレームの初期化、構築・分解、送受信などを規定する層である。物理層は、物理論理層と物理電気層（ＳＥＲＤＥＳ）とに分割される。図２に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポートの中では物理論理層＃００  ２０３と物理電気層＃００  ２０４が、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の中では物理論理層＃１０  ２２３と物理電気層＃１０  ２２４が該当する。図３に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の中では物理論理層＃０１  ３０３と物理電気層＃０１  ３０４が、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の中では物理論理層＃１１  ３２３と物理電気層＃１１  ３２４が該当する。以下の説明で、物理論理層＃００  ２０３、＃１０  ２２３、＃０１  ３０３、又は＃１１  ３２３を一般的に、単に「物理論理層」と記載することがある。同様に、物理電気層＃００  ２０４、＃１０  ２２４、＃０１  ３０４、又は＃１１  ３２４を一般的に、単に「物理電気層」と記載することがある。
【００２０】
トランザクション層は、トランザクション・レイヤ・パケット（ＴＬＰ）を処理する。ＴＬＰは、リードやライトといったコマンドや、アドレス／データで構成される。ＴＬＰを送受信することで、シリアルリンクポート間のデータ送受信が行われる。
【００２１】
データリンク層は、トランザクション層と物理層の中間に位置し、フロー制御のバッファの管理、エラー検出を行う。エラー検出時には、受信側では接続先に対して再送要求を行ったり、送信側ではＴＬＰの再送を実行する。それによりシリアル伝送に伴うエラーが発生したとしてもＴＬＰが消失しないようにしている。ＴＬＰの再送を実行するために、データリンク層内に、再送バッファが実装される。図２に示されるように、データリンク層＃００  ２０２内には再送バッファ＃００  ２０５が、データリンク層＃１０  ２２２内には再送バッファ＃１０  ２２５が、それぞれ実装される。同様に、図３に示されるように、データリンク層＃０１  ３０２内には再送バッファ＃０１  ３０５が、データリンク層＃１１  ３２２内には再送バッファ＃１１  ３２５が、それぞれ実装される。以下の説明で、再送バッファ＃００  ２０５、＃１０  ２２５、＃０１  ３０５、又は＃１１  ３２５を一般的に、単に「再送バッファ」と記載することがある。
【００２２】
図２に示される、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２の各シリアルリンクポート＃０  １０３内の物理電気層＃００  ２０４及び物理電気層＃１０  ２２４はそれぞれ、シリアル・パラレルデータ変換回路（ＳＥＲＤＥＳ）を有する。同様に、図３に示される、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２の各シリアルリンクポート＃１  １０４内の物理電気層＃０１  ３０４及び物理電気層＃１１  ３２４はそれぞれ、シリアル・パラレルデータ変換回路（ＳＥＲＤＥＳ）を有する。
【００２３】
物理論理層は、送信側回路部分にＦｒａｍｉｎｇ回路とＴｘ−ｌａｎｅ固有回路を、受信側回路部分にＲｘ−ｌａｎｅ固有回路とＤｅ−Ｆｒａｍｉｎｇ回路を、それぞれ有する。また、物理論理層は、シリアルリンクの初期化及び状態制御のために、ＬＴＳＳＭ（Ｌｉｎｋ  Ｔｒａｉｎｉｎｇ  Ｓｔａｔｕｓ  Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）を実装する。図２に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の物理論理層＃００  ２０３には、次のものが実装される。物理論理層＃００  ２０３には、Ｆｒａｍｉｎｇ回路＃００  ２０６、Ｔｘ−ｌａｎｅ固有回路＃００  ２０７、Ｒｘ−ｌａｎｅ固有回路＃００  ２０８、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９、及びＬＴＳＳＭ＃００  ２１０が実装される。図２に示されるように、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内の物理論理層＃１０  ２２３には、次のものが実装される。物理論理層＃１０  ２２３には、Ｆｒａｍｉｎｇ回路＃１０  ２２６、Ｔｘ−ｌａｎｅ固有回路＃１０  ２２７、Ｒｘ−ｌａｎｅ固有回路＃１０  ２２８、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９、及びＬＴＳＳＭ＃１０  ２３０が実装される。同様に、図３に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内の物理論理層＃０１  ３０３には、次のものが実装される。物理論理層＃０１  ３０３には、Ｆｒａｍｉｎｇ回路＃０１  ３０６、Ｔｘ−ｌａｎｅ固有回路＃０１  ３０７、Ｒｘ−ｌａｎｅ固有回路＃０１  ３０８、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９、及びＬＴＳＳＭ＃０１  ３１０が実装される。図３に示されるように、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内の物理論理層＃１１  ３２３には、次のものが実装される。物理論理層＃１１  ３２３には、Ｆｒａｍｉｎｇ回路＃１１  ３２６、Ｔｘ−ｌａｎｅ固有回路＃１１  ３２７、Ｒｘ−ｌａｎｅ固有回路＃１１  ３２８、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９、及びＬＴＳＳＭ＃１１  ３３０が実装される。以下の説明で、Ｆｒａｍｉｎｇ回路＃００  ２０６、＃１０  ２２６、＃０１  ３０６、又は＃１１  ３２６を一般的に、単に「Ｆｒａｍｉｎｇ回路」と記載することがある。同様に、Ｔｘ−ｌａｎｅ固有回路＃００  ２０７、＃１０  ２２７、＃０１  ３０７、又は＃１１  ３２７を一般的に、単に「Ｔｘ−ｌａｎｅ固有回路」と記載することがある。同様に、Ｒｘ−ｌａｎｅ固有回路＃００  ２０８、＃１０  ２２８、＃０１  ３０８、又は＃１１  ３２８を一般的に、単に「Ｒｘ−ｌａｎｅ固有回路」と記載することがある。同様に、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９、＃１０  ２２９、＃０１  ３０９、又は＃１１  ３２９を一般的に、単に「Ｄｅ−Ｆｒａｍｉｎｇ回路」と記載することがある。更に同様に、ＬＴＳＳＭ＃００  ２１０、＃１０  ２３０、＃０１  ３１０、又は＃１１  ３３０を一般的に、単に「ＬＴＳＳＭ」と記載することがある。
【００２４】
Ｔｘ−ｌａｎｅ固有回路とＲｘ−ｌａｎｅ固有回路は、特には図示しないが、シリアル伝送に伴う符号化／復号化回路、及びシリアルリンクを構成するレーン間のズレ（ｓｋｅｗ）を調整する回路等を実装する。
【００２５】
Ｆｒａｍｉｎｇ回路は、再送バッファから読み出したデータを複数のレーンに分割し、Ｔｘ−ｌａｎｅ固有回路に出力する。Ｄｅ−Ｆｒａｍｉｎｇ回路は、Ｒｘ−ｌａｎｅ固有回路を介して複数のレーンからデータを再構成する。
【００２６】
ＬＴＳＳＭは、シリアルリンクの初期化及び状態制御を実行する。以下の説明において、エラーが検出されたポートを「エラー検出ポート」、エラー検出ポートと通信を行っている対向ポートを「エラー検出対向ポート」と記載する。図２の例では、エラー検出ポートは、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３である。また、エラー検出対向ポートは、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３である。
【００２７】
エラー検出ポートのＬＴＳＳＭは、リンクのエラー検出を行うとともに、エラー検出時にエラー復帰を行う状態であるＲｅｃｏｖｅｒｙステートへの状態遷移を行い、Ｒｅｃｏｖｅｒｙ遷移通知をエラー検出対向ポートへ送信する。
【００２８】
エラー検出対向ポートのＬＴＳＳＭは、Ｒｅｃｏｖｅｒｙ遷移通知の受信時に、Ｒｅｃｏｖｅｒｙステートへの状態遷移を行い、Ｒｅｃｏｖｅｒｙ遷移通知をエラー検出ポートへ返す。
【００２９】
エラー検出ポートのＬＴＳＳＭは、エラー検出対向ポートからＲｅｃｏｖｅｒｙ遷移通知の返信を受信することにより、エラー検出対向ポートのＲｅｃｏｖｅｒｙ遷移を判別すると、所定のリンク再調整の手順を実行する。エラー検出対向ポートのＬＴＳＳＭでも、Ｒｅｃｏｖｅｒｙ遷移通知をエラー検出ポートに通知した後、所定のリンク再調整の手順を実行する。
【００３０】
エラー検出ポート及びエラー検出対向ポートの各ＬＴＳＳＭは、リンク再調整の手順に成功すると、ＴＬＰを送信可能な状態であるＬ０のステートに遷移する。この結果、エラー検出ポート及びエラー検出対向ポートのトランザクション層は、ＴＬＰを送受信可能な状態に戻る。
【００３１】
エラー検出ポート及びエラー検出対向ポートの各ＬＴＳＳＭは、リンク再調整の手順に失敗し、調停状態であるＣｏｎｆｉｇｕｒａｔｉｏｎのステートにも遷移できない場合には、リンクダウンを検出する。また、エラー検出ポートのＬＴＳＳＭが、エラー検出対向ポートからのＲｅｃｏｖｅｒｙ遷移通知を受信できずにタイムアウトした場合も、リンクダウンを検出する。
【００３２】
ここで、シリアルリンクを構成する全てのレーンが故障するといった場合には、エラー検出ポートとエラー検出対向ポートの各ＬＴＳＳＭは、相互に通信を行うことができなくなる。この結果、リンクの再調整や再構築を行うことができなくなるため、各ＬＴＳＳＭは、状態遷移を正常にできなくなる。この場合は、各ＬＴＳＳＭは、リンクダウンを検知し、それぞれ初期ステートであるＰｏｒｔＤｉｓへ遷移する。
【００３３】
図４は、ＬＴＳＳＭのステート遷移例を示す図である。各状態は以下のようになる。
ステートＳ１：ＰｏｒｔＤｉｓ  :  初期状態。
ステートＳ２：Ｐｏｌｌｉｎｇ  :  接続先もＰｏｌｌｉｎｇに遷移したことを待つステート。
ステートＳ３：Ｃｏｎｆｉｇｕｒａｔｉｏｎ  :  レーンの構成を接続先と調停し決定するステート。
ステートＳ４：Ｌ０  :  シリアルリンクの通常状態でＴＬＰを送受信できるステート。
ステートＳ５：Ｒｅｃｏｖｅｒｙ  :  エラーが検出され、シリアルリンクの再調整を行うステート。
【００３４】
リンクの初期化は以下のようなステートの遷移を経て、リンクアップする。
ＰｏｒｔＤｉｓ（Ｓ１）→Ｐｏｌｌｉｎｇ（Ｓ２）
→Ｃｏｎｆｉｇｕｒａｔｉｏｎ（Ｓ３）→Ｌ０（Ｓ４）
【００３５】
リンクの初期化や状態制御のためにＬＴＳＳＭがあるが、その状態遷移のためにＴＳＯＳ（Ｔｒａｉｎｉｎｇ  Ｓｅｑｕｅｎｃｅ  Ｏｒｄｅｒｅｄ  Ｓｅｔ）と呼ばれる特殊なパケットが用意される。Ｌ０以外のステートの場合には、ＴＳＯＳを送受信することにより状態遷移を行う。図５に、ＴＳＯＳのフォーマット例を示す。ＴＳＯＳを示す特殊なシンボル（ＳＹＭ）を格納するフィールド５０１や、ＴＳＯＳの種別を示す識別子を格納するフィールド５０２、及びＬＴＳＳＭの状態に合わせて制御情報をやり取りするフィールド５０３がある。
【００３６】
物理層のリンクアップ後に、データリンク層の初期化が行われ、フロー制御のバッファ（図示せず）の初期化や再送バッファの初期化を行って、ＴＬＰの送受信が行えるようになる。
【００３７】
シリアルリンクポートが不調になりＴＬＰの送受信中にエラーが検出されると、ＬＴＳＳＭは、図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移し、リンクの再調整を実行する。再調整に成功すると再度図４のステートＳ４のＬ０に遷移し、ＴＬＰの送受信が可能になる。リンクの不調により破棄されたＴＬＰは、データリンク層の再送機能により再送された場合は、消失することはない。
【００３８】
シリアルリンクポートを構成する一部のレーンにおいて固定的な故障が発生した場合には、ＬＴＳＳＭは、リンクの再調整は失敗するが、図４のステートＳ５のＲｅｃｏｖｅｒｙからステートＳ３のＣｏｎｆｉｇｕｒａｔｉｏｎへ遷移する。この結果、ＬＴＳＳＭは、故障レーンを除く正常なレーンのみでリンクを再構築することにより再度図４のステートＳ４のＬ０へ遷移し、ＴＬＰの送受信が可能になる。この場合も、データリンク層の再送機能により破棄されたＴＬＰは再送され、ＴＬＰが消失することはない。
【００３９】
図６及び図７は、ＬＴＳＳＭにおける一般的なリンク再調整の処理例を示すフローチャートである。図６及び図７において、ステップＳ１０１からステップＳ１０８は、エラー検出ポートであるＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３のＬＴＳＳＭ＃１０  ２３０の処理例を示すフローチャートである。ステップＳ２０１からステップＳ２０６は、エラー検出対向ポートであるＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３のＬＴＳＳＭ＃００  ２１０の処理例を示すフローチャートである。
【００４０】
図２のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３のＬＴＳＳＭ＃１０  ２３０内のｌｉｎｋｄｏｗｎ検出回路＃１０  ２３１は通常は、エラー（リンクダウン）の検出待ちの待機状態になっている（図６のステップＳ１０１の判定がＮの繰返し）。なお、図２のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３のＬＴＳＳＭ＃００  ２１０内にも、同様のｌｉｎｋｄｏｗｎ検出回路が実装されるが、本実施形態での説明上不要なので、省略してある。図３のＣＰＵ＃０  １０１、＃１  １０２の各シリアルリンクポート＃１  １０４内の各ＬＴＳＳＭ＃０１  ３１０、＃１１  ３３０でも同様である。
【００４１】
この状態で例えば、図２に示されるように、シリアルリンクポート＃０  １０３側でＣＰＵ＃０  １０１からＣＰＵ＃１  １０２に向かうレーン（伝送路）の一部で故障が発生したとする。この故障により、データが正しく受信できなくなり、図２のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内のデータリンク層＃１０  ２２２において、ＣＲＣエラーが検出される（図６のステップＳ１０１の判定がＹ）。データリンク層＃１０  ２２２がエラーを検出すると、リンク再調整要求をＬＴＳＳＭ＃１０  ２３０に発行する。リンク再調整要求を受信すると、ＬＴＳＳＭ＃１０  ２３０は、次の制御を実行する。ＬＴＳＳＭ＃１０  ２３０は、エラー検出ポートのステートを、図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移させる（図６のステップＳ１０２）。
【００４２】
次に、ＬＴＳＳＭ＃１０  ２３０は、対向して通信をしているポートであるエラー検出対向ポートに、Ｒｅｃｏｖｅｒｙに遷移したことを示す通知を送信する（図６のステップＳ１０３）。この通知は、ＴＳＯＳを送信することで行われる。
【００４３】
エラー検出対向ポート、例えば図２のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内のＬＴＳＳＭ＃００  ２１０は、Ｒｅｃｏｖｅｒｙ遷移通知を受信するまで待機している（図６のステップＳ２０１の判定がＮの繰返し）。ＬＴＳＳＭ＃００  ２１０は、対向ポートのＬＴＳＳＭ＃１０  ２３０からＲｅｃｏｖｅｒｙ遷移通知を受信すると（図６のステップＳ２０１の判定がＹ）、自身も図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移する（図６のステップＳ２０２）。
【００４４】
その後、ＬＴＳＳＭ＃００  ２１０は、遷移したことを示す通知をエラーを検出した対向ポート（エラー検出ポート）に送信する（図６のステップＳ２０３）。
【００４５】
エラー検出ポートのＬＴＳＳＭ＃１０  ２３０は、図６のステップＳ１０３でＲｅｃｏｖｅｒｙ遷移通知を送信した後、次の処理を実行する。ＬＴＳＳＭ＃１０  ２３０は、エラー検出対向ポートからのＲｅｃｏｖｅｒｙ遷移通知の受信の有無とタイムアウトの有無を判別しながら待機している（図６のステップＳ１０４の判定がＮ、Ｓ１０５の判定もＮの繰返し）。
【００４６】
エラー検出ポートのＬＴＳＳＭ＃１０  ２３０がエラー検出ポートからのＲｅｃｏｖｅｒｙ遷移通知を受信しエラー検出対向ポートのＲｅｃｏｖｅｒｙ遷移を判別すると、ＬＴＳＳＭ＃１０  ２３０は次の処理を実行する（図６のステップＳ１０５の判定がＹ）。ＬＴＳＳＭ＃１０  ２３０は、所定のリンク再調整の手順を実行する。そして、ＬＴＳＳＭ＃１０  ２３０は、リンク再調整の手順に成功すると（図７のステップＳ１０６の判定がＹ）、図４のステートＳ４のＬ０に遷移する。この結果、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内のトランザクション層＃１０  ２２１は、ＴＬＰを送受信可能な状態に戻る。
【００４７】
一方、エラー検出対向ポートのＬＴＳＳＭ＃００  ２１０でも、図６のステップＳ２０３でＲｅｃｏｖｅｒｙ遷移通知をエラー検出ポートに通知した後、所定のリンク再調整の手順を実行する。そして、ＬＴＳＳＭ＃００  ２１０は、リンク再調整の手順に成功すると（図７のステップＳ２０４の判定がＹ）、送信可能な図４のステートＳ４のＬ０に遷移する。この結果、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内のトランザクション層＃００  ２０１も、ＴＬＰを送受信可能な状態に戻る。
【００４８】
リンク再調整の手順に失敗し、調停状態である図４のステートＳ３のＣｏｎｆｉｇｕｒａｔｉｏｎにも遷移できない場合には、ＬＴＳＳＭ＃１０  ２３０又はＬＴＳＳＭ＃００  ２１０は、リンクダウンを検出する（図７のステップＳ１０６又はＳ２０４の判定がＮ）。また、エラー検出ポートのＬＴＳＳＭ＃１０  ２３０が、エラー検出対向ポートからのＲｅｃｏｖｅｒｙ遷移通知を受信できずにタイムアウトした場合も、リンクダウンを検出する（図６のステップＳ１０４の判定がＹ）。
【００４９】
ここで、図２のＦとして示されるように、例えばシリアルリンクポート＃０  １０３を構成する全てのレーンが故障するといった場合には、ＬＴＳＳＭ＃００  ２１０とＬＴＳＳＭ＃１０  ２３０間で通信を行うことができなくなる。この結果、リンクの再調整や再構築を行うことができなくなるため、ＬＴＳＳＭ＃００  ２１０及びＬＴＳＳＭ＃１０  ２３０でのステート遷移が正常にできなくなる。この場合は、ＬＴＳＳＭ＃００  ２１０及びＬＴＳＳＭ＃１０  ２３０は、リンクダウンを検知し、それぞれ図４のステートＳ１のＰｏｒｔＤｉｓへ遷移する。
【００５０】
この後、ＬＴＳＳＭ＃００  ２１０及びＬＴＳＳＭ＃０１  ３１０は、それぞれ再度リンクアップを試みることになるが、故障が固定的な場合は再びリンクアップすることができない。
【００５１】
また、一過性の故障であった場合に再度リンクアップすることは可能である。しかしこの場合、再リンクアップ後に、図２のＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２内の各シリアルリンクポート＃０  １０３内のデータリンク層＃００  ２０２及び＃１０  ２２２の初期化が行われる。この結果、データリンク層＃００  ２０２及び＃１０  ２２２内の各再送バッファ＃００  ２０５及び＃１０  ２２５の各データはその際に破棄され、転送されていたデータが消失する。データが消失することは、データ化けになる可能性があり、データの再構成が必要になる。
【００５２】
また、故障したシリアルリンクを使用させないため、アドレスによるインタリーブの設定を変更する必要があるが、動的に変更できないため、システム停止が必要になる。システムの停止は、高信頼で継続動作が要求されるミッションクリティカルなサーバでは大きな問題となる。
【００５３】
そこで、本実施形態は、以下に説明する構成を有する。まず、本実施形態では、シリアルリンクで構成された複数の独立したポートで接続された装置で、ある一つのポートのシリアルリンクにおいて故障等によりリンクダウンが発生した場合に、次のような動作を実行することができる。この場合、本実施形態では、リンクダウンしたポートの従来からあるシリアルリンクの再送機能を使用して、もう一方の正常なポートにデータ転送を代行させる機能を追加することで、システムを停止することなく継続してシステムを動作させる。
【００５４】
図２及び図３を用いて前述した通り、シリアルリンクポートは、シリアル転送に伴うエラー救済のために、データリンク層に再送機能を持つ。本実施形態ではその点に着目し、物理論理層に、リンクダウンしたポートのデータ転送の代行機能を持たせることで、データリンク層の再送機能を生かしたまま、代行シーケンスを実行できるようにする。それにより、代行シーケンス終了後は、データリンク層の再送機能によりデータの再送が行われるため、システムを停止することなく継続した動作が可能になるものである。
【００５５】
図８は、上述の機能を実現する本実施形態の基本構成例を示すブロック図である。
本実施形態は、独立して動作する複数のリンクがポート回路を介して同一の装置に接続される情報処理装置である。具体的には、図８の例では、リンク９（＃０）及びリンク９（＃１）の２本のリンク９が、各リンク９（＃０、＃１）に情報を送信する第１の演算処理装置１と、各リンク（＃０、＃１）から情報を受信する第２の演算処理装置２に接続される構成を有する。即ち、第１の演算処理装置１は送信回路として動作し、第２の演算処理装置２は受信回路として動作する。なお、対向する２つの装置がそれぞれ、逆方向に通信を行う第１の演算処理装置１と第２の演算処理装置２を共に備えてもよい。
【００５６】
第１の演算処理装置１側には、リンク９（＃０）及びリンク９（＃１）のそれぞれに、各リンクを終端するための送信側ポート回路３（＃０）及び３（＃１）が実装される。送信側ポート回路３（＃０）及び３（＃１）は少なくともそれぞれ、データリンク層５（＃０）及び５（＃１）と、物理層６（＃０）及び６（＃１）を含む。データリンク層５（＃０）及び５（＃１）は、再送データを含む送信データの送信機能を有する。物理層６（＃０）及び６（＃１）は、データリンク層５（＃０）及び５（＃１）から送信された送信データから、物理的なリンク９（＃０）及びリンク９（＃１）に送信可能なフレームデータを生成して、リンク９（＃０）及びリンク９（＃１）に送出する。
【００５７】
送信側ポート回路３（＃１）の物理層６（＃１）は、代行通信部１０を有する。代行通信部１０は、リンク９（＃０）でリンクダウンが発生した場合に、自リンク９（＃１）のデータと同時に時分割で、制御ライン１４を介して入力するリンク９（＃０）のデータの送信を代行する。
【００５８】
また、送信側ポート回路３（＃０）の物理層６（＃０）は、データパス切換部１１を有する。データパス切換部１１は、自リンク９（＃０）でリンクダウンが検出された場合に、次の処理を実行する。データパス切換部１１は、データリンク層５（＃０）から送信されるデータを、制御ライン１４を介して、正常なリンク９（＃１）が接続される送信側ポート回路３（＃１）の代行通信部１０に転送する。代行通信部１０は、制御ライン１４を介して入力するリンクダウンが検出されたリンク９（＃０）のデータを代行して、データリンク層５（＃１）から入力する自リンク９（＃１）のデータと時分割で送信する。データパス切換部１１は、リンク９（＃０）でリンクダウンが検出されていなければ、データリンク層５（＃０）から送信されるデータを、リンク９（＃０）に送信する。
【００５９】
以上の送信側ポート回路３（＃０）内のデータパス切換部１１と送信側ポート回路３（＃１）内の代行通信部１０の動作により、次の動作が実現される。リンク９（＃０）でリンクダウンが検出された場合であっても、リンク９（＃０）のデータの送信動作を、正常なリンク９（＃１）で代行させて、継続することができる。
【００６０】
一方、第２の演算処理装置２側には、リンク９（＃０）及びリンク９（＃１）のそれぞれに、各リンクを終端するための受信側ポート回路４（＃０）及び４（＃１）が実装される。受信側ポート回路４（＃０）及び４（＃１）は少なくともそれぞれ、物理層７（＃０）及び７（＃１）と、データリンク層８（＃０）及び８（＃１）とを含む。物理層７（＃０）及び７（＃１）は、リンク９（＃０）及びリンク９（＃１）から受信したフレームデータから元の受信データを生成して、データリンク層８（＃０）及び８（＃１）に転送する。データリンク層８（＃０）及び８（＃１）は、再送データを含む受信データの受信機能を有する。
【００６１】
受信側ポート回路４（＃１）内の物理層７（＃１）は、代行通信部１２を有する。代行通信部１２は、リンク９（＃０）でリンクダウンが発生した場合に、自リンク９（＃１）のデータと同時に時分割でリンク９（＃０）のデータの受信を代行する。
【００６２】
また、受信側ポート回路４（＃０）内の物理層７（＃０）は、データパス切換部１３を有する。データパス切換部１３は、リンク９（＃０）でリンクダウンが検出された場合に、次の処理を実行する。データパス切換部１３は、正常なリンク９（＃１）が接続される受信側ポート回路４（＃１）内の代行通信部１２で代行して受信されるリンク９（＃０）のデータを、制御ライン１５を介してデータリンク層８（＃０）に転送する。データパス切換部１３は、リンク９（＃０）でリンクダウンが検出されていなければ、リンク９（＃０）のデータを、データリンク層８（＃０）に転送する。
【００６３】
以上の受信側ポート回路４（＃１）内の代行通信部１２と受信側ポート回路４（＃０）内のデータパス切換部１３の動作により、次の動作が実現される。リンク９（＃０）でリンクダウンが検出された場合であっても、リンクダウンが検出されたリンク９（＃０）のデータの受信動作を、正常なリンク９（＃１）で代行させて、継続することができる。
【００６４】
このようにして、システムの再起動を必要とせずに、故障したリンクの処理を、他のリンクで代行することが可能となる。
【００６５】
図９及び図１０は、図２及び図３に示したシリアルリンクポートの基本構成に対応する、本実施形態のシリアルリンクポートの構成例を示す図である。図９は、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２内の各シリアルリンクポート＃０  １０３である。図１０は、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２内の各シリアルリンクポート＃１  １０４である。図９及び図１０において、図２及び図３の場合と同じ番号が付されたブロックは、図２及び図３の場合と同じ機能を有するものとする。
【００６６】
本実施形態は、一例として、シリアルリンクポート＃０  １０３側のＣＰＵ＃０  １０１からＣＰＵ＃１  １０２への伝送路で故障が発生し、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３においてデータ受信不可能な状態となった場合で説明する。この場合に、図９に示されるように、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３は代行依頼部Ａとして、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３は代行受諾部Ｄとして動作する。また、図１０に示されるように、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４は代行送信部Ｂとして、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４は代行受信部Ｃとして動作する。すなわち、本実施形態では、上記故障が、ＣＰＵ＃０  １０１からＣＰＵ＃１  １０２への伝送路で発生した場合、代行依頼部Ａから代行依頼が発行され、代行受諾部Ｄがその依頼を受諾する。そして、代行受信部Ｃの制御ライン６４８と、代行送信部Ｂの制御ライン６４６を介して、データがＣＰＵ＃０  １０１からＣＰＵ＃１  １０２へ代行送信される。
【００６７】
本実施形態では、図９に示されるように、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２の各シリアルリンクポート＃０  １０３内にそれぞれ、代行制御回路＃００  ６０１及び代行制御回路＃１０  ６２１が実装される。同様に、図１０に示されるように、ＣＰＵ＃０  １０１及びＣＰＵ＃１  １０２の各シリアルリンクポート＃１  １０４内にそれぞれ、代行制御回路＃０１  ７０１及び代行制御回路＃１１  ７２１が実装される。
【００６８】
また、図９に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の代行制御回路＃００  ６０１内には、データパス切換制御回路＃００  ６０３が実装される。同様に、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内の代行制御回路＃１０  ６２１にも、データパス切換制御回路＃１０  ６２３が実装される。なお、図９中では、「データパス切換制御回路」は、「データパス切換」と省略して記載されている。データパス切換制御回路は、図１０のＣＰＵ＃０  １０１、＃１  １０２の各シリアルリンクポート＃１  １０４内の各代行制御回路＃０１  ７０１、＃１１  ７２１にも実装されるが、本実施形態での動作説明上使用しないので、それらの記載は省略してある。データパス切換制御回路は、シリアルリンクポートが図９に示される代行依頼部Ａ又は代行受諾部Ｄとして動作するときに使用される。
【００６９】
また、図９に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の代行制御回路＃００  ６０１内には、代行状態制御回路＃００  ６０２が実装される。同様に、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内の代行制御回路＃１０  ６２１にも、代行状態制御回路＃１０  ６２２が実装される。更に、図１０に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内の代行制御回路＃０１  ７０１内にも、代行状態制御回路＃０１  ７０２が実装される。同様に、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内の代行制御回路＃１１  ７２１にも、代行状態制御回路＃１１  ７２２が実装される。なお、図９及び図１０中では、「代行状態制御回路」は、「代行状態制御」と省略して記載されている。
【００７０】
また、図９に示されるように、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内の代行制御回路＃１０  ６２１内には、代行依頼回路＃１０  ６２４が実装される。なお、図９中では、「代行依頼回路＃１０」は、単に「＃１０」と省略して記載されている。代行依頼回路は、図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の代行制御回路＃００  ６０１にも実装されるが、本実施形態での動作説明上使用しないので、それらの記載は省略してある。図１０のＣＰＵ＃０  １０１、＃１  １０２の各シリアルリンクポート＃１  １０４内の各代行制御回路＃０１  ７０１、＃１１  ７２１も同様である。代行依頼回路＃１０  ６２４は、シリアルリンクポートが図９に示される代行依頼部Ａとして動作するときに使用される。
【００７１】
更に、図１０に示されるように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内の代行制御回路＃０１  ７０１内には、データ転送タイミング同期制御回路＃０１  ７０５が実装される。同様に、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内の代行制御回路＃１１  ７２１にも、データ転送タイミング同期制御回路＃１１  ７２５が実装される。なお、図１０中では、「データ転送タイミング同期制御回路」は、「データ転送Ｔ同期制御」と省略して記載されている。データ転送タイミング同期制御回路は、図９のＣＰＵ＃０  １０１、＃１  １０２の各シリアルリンクポート＃０  １０３内の各代行制御回路＃００  ６０１、＃０１  ６２１にも実装されるが、本実施形態での動作説明上使用しないので、記載は省略してある。データ転送タイミング同期制御回路は、シリアルリンクポートが図１０に示される代行送信部Ｂ又は代行受信部Ｃとして動作するときに使用される。
【００７２】
図９に示されるように、ＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃０  １０３内の各Ｆｒａｍｉｎｇ回路＃００  ２０６及び＃１０  ２２６は、送信データ送出切換回路＃００  ６０６及び＃１０  ６２６を有する。送信データ送出切換回路は、図１０のＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃１  １０４内の各Ｆｒａｍｉｎｇ回路＃０１  ３０６及び＃１１  ３２６にも実装されるが、本実施形態での動作説明上使用しないので、記載は省略してある。送信データ送出切換回路は、シリアルリンクポートが図９に示される代行依頼部Ａ又は代行受諾部Ｄとして動作するときに使用される。
【００７３】
また、図９に示されるように、ＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃０  １０３内の各Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９及び＃１０  ２２９は、受信データ選択回路＃００  ６０７及び＃１０  ６２７を有する。受信データ選択回路は、図１０のＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃１  １０４内の各Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９及び＃１１  ３２９にも実装されるが、本実施形態での動作説明上使用しないので、記載は省略してある。受信データ選択回路は、シリアルリンクポートが図９に示される代行依頼部Ａ又は代行受諾部Ｄとして動作するときに使用される。
【００７４】
図１０に示されるように、ＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃１  １０４内の各Ｆｒａｍｉｎｇ回路＃０１  ３０６及び＃１１  ３２６は、送信データ時分割選択回路＃０１  ７０８及び＃１１  ７２８を有する。なお、図１０中では、「送信データ時分割選択回路」は、「送信データ時分割選択」と省略して記載されている。送信データ時分割選択回路は、図９のＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃０  １０３内の各Ｆｒａｍｉｎｇ回路＃００  ２０６及び＃１０  ２２６にも実装されるが、本実施形態での動作説明上使用しないので、記載は省略してある。送信データ時分割選択回路は、シリアルリンクポートが図１０に示される代行送信部Ｂ又は代行受信部Ｃとして動作するときに使用される。
【００７５】
また、図１０に示されるように、ＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃１  １０４内の各Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９及び＃１１  ３２９は、受信データ時分割送出切換回路＃０１  ７０９及び＃１１  ７２９を有する。なお、図１０中では、「受信データ時分割送出切換回路」は、「受信データ時分割送出切換」と省略して記載されている。受信データ時分割送出切換回路は、図９のＣＰＵ＃０  １０１及び＃１  １０２の各シリアルリンクポート＃０  １０３内の各Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９及び＃１０  ２２９にも実装されるが、本実施形態での動作説明上使用しないので、記載は省略してある。受信データ時分割送出切換回路は、シリアルリンクポートが図１０に示される代行送信部Ｂ又は代行受信部Ｃとして動作するときに使用される。
【００７６】
図１０のＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３のＦｒａｍｉｎｇ回路＃０１  ３０６内の送信データ時分割選択回路＃０１  ７０８と、代行制御回路＃０１  ７０１は、図８と次の関係にある。送信データ時分割選択回路＃０１  ７０８と代行制御回路＃０１  ７０１は、図８の第１の演算処理装置１内の送信側ポート回路３（＃１）内の代行通信部１０に対応する。図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３のＦｒａｍｉｎｇ回路＃００  ２０６内の送信データ送出切換回路＃００  ６０６と、代行制御回路＃００  ６０１内のデータパス切換制御回路＃００  ６０３は、図８と次の関係にある。送信データ送出切換回路＃００  ６０６とデータパス切換制御回路＃００  ６０３は、図８の第１の演算処理装置１内の送信側ポート回路３（＃０）内のデータパス切換部１１に対応する。
【００７７】
一方、図１０のＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３のＤｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９内の受信データ時分割送出切換回路＃１１  ７２９と、代行制御回路＃１１  ７２１は、図８と次の関係にある。受信データ時分割送出切換回路＃１１  ７２９と代行制御回路＃１１  ７２１は、図８の第２の演算処理装置２内の受信側ポート回路４（＃１）内の代行通信部１２に対応する。図９のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３のＤｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９内の受信データ選択回路＃１０  ６２７と、代行制御回路＃１０  ６２１内のデータパス切換制御回路＃１０  ６２３は、図８と次の関係にある。受信データ選択回路＃１０  ６２７とデータパス切換制御回路＃１０  ６２３は、図８の第２の演算処理装置２内の受信側ポート回路４（＃０）内のデータパス切換部１３に対応する。
【００７８】
シリアルリンクポート＃０  １０３側のＣＰＵ＃０  １０１からＣＰＵ＃１  １０２への伝送路で故障が発生した場合について、図９及び図１０を参照して説明する。
【００７９】
１．代行依頼部Ａ（ＣＰＵ＃１  １０２、シリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３）で、エラーが検出される。この結果、リンクの再調整を実行するために、シリアルリンクポート＃０  １０３がＲｅｃｏｖｅｒｙに遷移させられると共に、Ｒｅｃｏｖｅｒｙに遷移したことが接続先であるＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３に通知される。
【００８０】
２．Ｒｅｃｏｖｅｒｙ遷移通知を受信した代行受諾部Ｄ（ＣＰＵ＃０  １０１、シリアルリンクポート＃０  １０３の物理論理層＃００  ２０３）では、シリアルリンクポート＃０  １０３がＲｅｃｏｖｅｒｙに遷移させられる。これと共に、代行受諾部Ｄは、Ｒｅｃｏｖｅｒｙに遷移したことを示すＲｅｃｏｖｅｒｙ遷移通知を、代行依頼部Ａに通知する。
【００８１】
３．代行依頼部Ａでは、代行受諾部ＤからのＲｅｃｏｖｅｒｙ遷移通知を待つが、伝送路故障のために受信できない。そのため、代行依頼部Ａは、受信タイムアウトを検出し、リンクダウンを検知する。ＣＰＵ＃１  １０２において、代行依頼部Ａは、リンクダウンを検知すると、代行処理を、正常に動作しているシリアルリンクポート＃１  １０４側の代行送信部Ｂに対して依頼する。
【００８２】
４．代行処理を依頼された代行送信部Ｂ（ＣＰＵ＃１  １０２、シリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３）では、代行シーケンスを行うため、シリアルリンクポート＃１  １０４をまずＲｅｃｏｖｅｒｙに遷移させる。その後、代行送信部Ｂは、自身がＲｅｃｏｖｅｒｙに遷移したことを示すＲｅｃｏｖｅｒｙ遷移通知を、代行受信部Ｃ（ＣＰＵ＃０  １０１、シリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３）に送信する。
【００８３】
５．代行受信部Ｃは、Ｒｅｃｏｖｅｒｙ遷移通知を受信するとシリアルリンクポート＃１  １０４をＲｅｃｏｖｅｒｙに遷移させ、その後、代行送信部Ｂ側にＲｅｃｏｖｅｒｙ遷移通知を送信する。
【００８４】
６．代行送信部Ｂは、Ｒｅｃｏｖｅｒｙ遷移通知を受信することにより代行受信部ＣがＲｅｃｏｖｅｒｙに遷移できたことを確認すると、代行受信部Ｃとの間でデータ転送のタイミングの同期化を行うため、代行受信部Ｃに代行要求通知を送信する。
【００８５】
７．代行受信部Ｃは、代行送信部Ｂから代行要求通知を受信すると、代行受諾部Ｄに対して代行が開始されたことを指示する。更に、代行受信部Ｃは、代行処理が可能であることを示す代行受諾通知を、代行送信部Ｂへ送信する。
【００８６】
８．代行送信部Ｂは、代行受信部Ｃからの代行受諾通知を受信すると、Ｆｒａｍｉｎｇ回路＃１１  ３２６内の送信データ時分割選択回路＃１１  ７２８のデータ送信タイミングを初期化する。これと共に、代行送信部Ｂは、代行受信部Ｃの受信回路のデータ転送タイミングを同期させるために、代行受信部Ｃにデータ転送タイミング初期化通知を送信する。
【００８７】
９．代行受信部Ｃは、代行送信部Ｂからデータ転送タイミング初期化通知を受信すると、それに合わせて、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９の受信データ時分割送出切換回路＃０１  ７０９のデータ受信タイミングの初期化を行う。また、代行受信部Ｃは、Ｆｒａｍｉｎｇ回路＃０１  ３０６の送信データ時分割選択回路＃０１  ７０８のデータ送信タイミングを初期化する。これと共に、代行受信部Ｃは、代行送信部Ｂの受信データを送出する回路のデータ転送タイミングを同期させるため、代行送信部Ｂにデータ転送タイミング初期化通知を送信する。
【００８８】
１０．代行送信部Ｂは、代行受信部Ｃからデータ転送タイミング初期化通知を受信すると、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９の受信データ時分割送出切換回路＃１１  ７２９のデータ受信タイミングの初期化を行う。
【００８９】
１１．Ｒｅｃｏｖｅｒｙのリンク再調整のシーケンスを正常に終了すると、代行送信部Ｂは代行依頼部Ａに対して、代行受信部Ｃは代行受諾部Ｄに対して、代行シーケンスが完了したことを通知する。それと共にそれぞれが、シリアルリンクをＬ０に遷移させＴＬＰが送受信可能な状態とする。
【００９０】
１２．代行送信部Ｂにおいて、Ｆｒａｍｉｎｇ回路＃１１  ３２６の送信データ時分割選択回路＃１１  ７２８は、データ送信タイミングに従って、データリンク層＃１１  ３２２及びＦｒａｍｉｎｇ回路＃１０  ２２６からの送信データを時分割で送信する。Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９の受信データ時分割送出切換回路＃１１  ７２９は、データ受信タイミングに従って、受信データをＤｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９自身及びＤｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９へ時分割で振り分ける。
【００９１】
１３．代行依頼部Ａにおいて、Ｆｒａｍｉｎｇ回路＃１０  ２２６の送信データ送出切換回路＃１０  ６２６では、データリンク層＃１０  ２２２からの送信データを、代行送信部ＢのＦｒａｍｉｎｇ回路＃１１  ３２６に送信するようにする。Ｄｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９の受信データ選択回路＃１０  ６２７では、代行送信部ＢのＤｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９からの受信データを受信するようにする。
【００９２】
１４．代行受信部Ｃにおいて、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９の受信データ時分割送出切換回路＃０１  ７０９では、データ受信タイミングに従って、受信データをＤｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９自身及びＤｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９へ時分割で振り分ける。Ｆｒａｍｉｎｇ回路＃０１  ３０６の送信データ時分割選択回路＃０１  ７０８では、データ送信タイミングに従って、データリンク層＃０１  ３０２及びＦｒａｍｉｎｇ回路＃００  ２０６かのからの送信データを時分割で送信する。
【００９３】
１５．代行受諾部Ｄにおいては、Ｆｒａｍｉｎｇ回路＃００  ２０６の送信データ送出切換回路＃００  ６０６では、データリンク層＃００  ２０２からの送信データを、代行受信部ＣのＦｒａｍｉｎｇ回路＃０１  ３０６に送信するようにする。Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９の受信データ選択回路＃００  ６０７では、代行受信部ＣのＤｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９からの受信データを受信するようにする。
【００９４】
次に、図１１から図１４のフローチャートに従って、図９及び図１０の構成を有する本実施形態におけるシリアルリンクポートの動作の詳細について、以下に説明する。
【００９５】
図１１〜図１４において、ステップＳ３０１からステップＳ３１０は、図９のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３である代行依頼部Ａの動作例を示すフローチャートである。ステップＳ４０１からステップＳ４１５は、図１０のＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３である代行送信部Ｂの動作例を示すフローチャートである。ステップＳ５０１からステップＳ５１５は、図１０のＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３である代行受信部Ｃの動作例を示すフローチャートである。ステップＳ６０１からステップＳ６１０は、図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３である代行受諾部Ｄの動作例を示すフローチャートである。
【００９６】
まず、代行依頼部Ａ（ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３）のＬＴＳＳＭ＃１０  ２３０は、前述した図２のＬＴＳＳＭ＃１０  ２３０の場合と同様の制御を実行している。すなわち、図６のステップＳ１０１と同様に、ＬＴＳＳＭ＃１０  ２３０内のｌｉｎｋｄｏｗｎ検出回路＃１０  ２３１は通常は、エラー（リンクダウン）の検出待ちの待機状態になっている（図１１のステップＳ３０１の判定がＮの繰返し）。
【００９７】
この状態で例えば、図９のＦとして示されるように、シリアルリンクポート＃０  １０３側でＣＰＵ＃０  １０１からＣＰＵ＃１  １０２に向かう全てのレーン（伝送路）で故障が発生したとする。この故障により、データが正しく受信できなくなり、図９のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内のデータリンク層＃１０  ２２２において、ＣＲＣエラーが検出される（図１１のステップＳ３０１の判定がＹ）。図９のＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内のデータリンク層＃１０  ２２２においてエラーが検出されると、図６のステップＳ１０２と同様に、ＬＴＳＳＭ＃１０  ２３０は、次の制御を実行する。ＬＴＳＳＭ＃１０  ２３０は、エラー検出ポートのステートを、図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移させる（図１１のステップＳ３０２）。
【００９８】
次に、ＬＴＳＳＭ＃１０  ２３０は、図６のステップＳ１０３と同様に、対向して通信をしているＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３に、Ｒｅｃｏｖｅｒｙに遷移したことを示す通知を送信する（図１１のステップＳ３０３）。ここで、シリアルリンクポート＃０  １０３側でＣＰＵ＃１  １０２からＣＰＵ＃０  １０１に向かうレーン（伝送路）では故障は発生していないとする。上記通知は、ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３内で、物理論理層＃１０  ２２３内のＴｘ−ｌａｎｅ固有回路＃１０  ２２７から物理電気層＃１０  ２２４に送出され、代行受諾部ＤであるＣＰＵ＃０  １０１側に送信される。
【００９９】
代行受諾部Ｄである図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３内のＬＴＳＳＭ＃００  ２１０は、Ｒｅｃｏｖｅｒｙ遷移通知を受信するまで待機している（図１１のステップＳ６０１の判定がＮの繰返し）。この処理は、前述した図６のステップＳ２０１の場合と同様である。図９で、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３において、物理電気層＃００  ２０４で受信された上記Ｒｅｃｏｖｅｒｙ遷移通知は、物理論理層＃００  ２０３内のＲｘ−ｌａｎｅ固有回路＃００  ２０８からＬＴＳＳＭ＃００  ２１０に送られる。ＬＴＳＳＭ＃００  ２１０は、対向ポートのＬＴＳＳＭ＃１０  ２３０からＲｅｃｏｖｅｒｙ遷移通知を受信すると（図１１のステップＳ６０１の判定がＹ）、自身も図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移する（図１１のステップＳ６０２）。この処理は、前述した図６のステップＳ２０２と同様である。
【０１００】
その後、ＬＴＳＳＭ＃００  ２１０は、前述した図６のステップＳ２０３と同様に、遷移したことを示す通知をエラーを検出した対向ポート（エラー検出ポート）に送信する（図１１のステップＳ６０３）。この通知は、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内で、物理論理層＃００  ２０３内のＴｘ−ｌａｎｅ固有回路＃００  ２０７から物理電気層＃００  ２０４に送出され、代行依頼部ＡであるＣＰＵ＃１  １０２側に送信される。しかし、シリアルリンクポート＃０  １０３側でＣＰＵ＃０  １０１からＣＰＵ＃１  １０２に向かう全てのレーンは図９のＦに示されるように故障しているため、上記通知の送信は失敗する。
【０１０１】
代行依頼部ＡであるＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３内のＬＴＳＳＭ＃１０  ２３０は、図１１のステップＳ３０３でＲｅｃｏｖｅｒｙ遷移通知を送信した後、次の処理を実行する。ＬＴＳＳＭ＃１０  ２３０は、対向ポートからのＲｅｃｏｖｅｒｙ遷移通知の受信の有無とタイムアウトの有無を判別しながら待機している（図１１のステップＳ３０４の判定がＮの繰返し）。
【０１０２】
この場合、上述のように、対向ポートからの通知を受信することができない。このため、ＬＴＳＳＭ＃１０  ２３０は、図９のＳ２として示されるように、受信タイムアウトを検出しリンクダウンを検知する（図１１のステップＳ３０４の判定がＹ→図１２のステップＳ３０５）。
【０１０３】
ＬＴＳＳＭ＃１０  ２３０は、リンクダウンを検知すると、図４のステートＳ０の初期状態ＰｏｒｔＤｉｓに遷移する（図１１のステップＳ３０６）。
【０１０４】
次に、ＣＰＵ＃１  １０２において、ＬＴＳＳＭ＃１０  ２３０は、自身が属する物理論理層＃１０  ２２３の代行制御回路＃１０  ６２１内の切換代行状態制御回路＃１０  ６２２を介して代行依頼回路＃１０  ６２４に制御を移す。ＣＰＵ＃１  １０２において、代行依頼回路＃１０  ６２４は、エラーが検出されたシリアルリンクポート＃０  １０３ではない、正常に動作している図１０のシリアルリンクポート＃１  １０４に、代行依頼を送信する（以上、図１２のステップＳ３０７）。制御ライン６３０に出力された代行依頼は、代行送信部Ｂである、図１０に示される、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３の代行制御回路＃１１  ７２１内の代行状態制御回路＃１１  ７２２に入力する。
【０１０５】
図１０の代行状態制御回路＃１１  ７２２は、代行依頼６３０による代行要求が発生するまで待機している（図１２のステップＳ４０１の判定がＮの繰返し）。
【０１０６】
代行状態制御回路＃１１  ７２２は、代行要求の発生を検知すると（図１２のステップＳ４０１の判定がＹ）、自身が属する物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０に制御を移す。ＬＴＳＳＭ＃１１  ３３０は、代行シーケンスを行うため、シリアルリンクポート＃１  １０４をまず図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移させる（図１２のステップＳ４０２）。
【０１０７】
次に、ＬＴＳＳＭ＃１１  ３３０は、図６のステップＳ１０３と同様に、対向して通信をしているＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４に、Ｒｅｃｏｖｅｒｙに遷移したことを示す通知を送信する（図１２のステップＳ４０３）。この通知は、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内で、物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０からＴｘ−ｌａｎｅ固有回路＃１１  ３２７に送られる（図１０の制御ライン６３１）。その後、Ｔｘ−ｌａｎｅ固有回路＃１１  ３２７から物理電気層＃１１  ３２４に送出され、代行受信部ＣであるＣＰＵ＃０  １０１側に送信される。
【０１０８】
代行受信部Ｃである図１０のＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３内のＬＴＳＳＭ＃０１  ３１０は、Ｒｅｃｏｖｅｒｙ遷移通知を受信するまで待機している（図１２のステップＳ５０１の判定がＮの繰返し）。この処理は、前述した図６のステップＳ２０１の場合と同様である。図１０で、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４において、物理電気層＃０１  ３０４で受信された上記Ｒｅｃｏｖｅｒｙ遷移通知は、物理論理層＃０１  ３０３内のＲｘ−ｌａｎｅ固有回路＃０１  ３０８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃０１  ３０８からＬＴＳＳＭ＃０１  ３１０に送られる（図１０の制御ライン６３２）。ＬＴＳＳＭ＃０１  ３１０は、対向ポートのＬＴＳＳＭ＃１１  ３３０からＲｅｃｏｖｅｒｙ遷移通知を受信すると（図１２のステップＳ５０１の判定がＹ）、自身も図４のステートＳ５のＲｅｃｏｖｅｒｙに遷移する（図１２のステップＳ５０２）。この処理は、前述した図６のステップＳ２０２と同様である。
【０１０９】
その後、ＬＴＳＳＭ＃０１  ３１０は、前述した図６のステップＳ２０３と同様に、遷移したことを示す通知を対向ポートに送信する（図１２のステップＳ５０３）。この通知は、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内で、物理論理層＃０１  ３０３内のＴｘ−ｌａｎｅ固有回路＃０１  ３０７に送られる（図１０の制御ライン６３３）。その後、Ｔｘ−ｌａｎｅ固有回路＃０１  ３０７から物理電気層＃０１  ３０４に送出され、代行送信部ＢであるＣＰＵ＃１  １０２側に送信される。
【０１１０】
代行送信部Ｂである図１０のＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０は、図１２のステップＳ４０３でＲｅｃｏｖｅｒｙ遷移通知を送信した後、次の処理を実行する。ＬＴＳＳＭ＃１１  ３３０は、対向ポートからのＲｅｃｏｖｅｒｙ遷移通知の受信の有無とタイムアウトの有無を判別しながら待機している（図１２のステップＳ４０４の判定がＮの繰返し）。図１０で、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４において、物理電気層＃１１  ３２４で受信された上記Ｒｅｃｏｖｅｒｙ遷移通知は、物理論理層＃１１  ３２３内のＲｘ−ｌａｎｅ固有回路＃１１  ３２８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃１１  ３２８からＬＴＳＳＭ＃１１  ３３０に送られる（図１０の制御ライン６３４）。ＬＴＳＳＭ＃１１  ３３０は、Ｒｅｃｏｖｅｒｙ遷移通知を受信すると（図１２のステップＳ４０４の判定がＹ）、代行受信部Ｃとの間でデータ転送のタイミングの同期化を行うため、代行受信部Ｃ側に代行要求通知を送信する（図１２のステップＳ４０５）。この通知は、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内で、物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０からＴｘ−ｌａｎｅ固有回路＃１１  ３２７に送られる（図１０の制御ライン６３１）。その後、Ｔｘ−ｌａｎｅ固有回路＃１１  ３２７から物理電気層＃１１  ３２４に送出され、代行受信部ＣであるＣＰＵ＃０  １０１側に送信される。
【０１１１】
代行受信部Ｃである図１０のＣＰＵ＃０  １０１側のＬＴＳＳＭ＃０１  ３１０は、ステップＳ５０３でＲｅｃｏｖｅｒｙ遷移通知を送信した後、代行送信部Ｂから代行要求通知の受信を待機する（図１２のステップＳ５０４）。図１０で、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４において、物理電気層＃０１  ３０４で受信された上記代行要求通知は、物理論理層＃０１  ３０３内のＲｘ−ｌａｎｅ固有回路＃０１  ３０８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃０１  ３０８からＬＴＳＳＭ＃０１  ３１０に送られる（図１０の制御ライン６３２）。
【０１１２】
図１０で、ＬＴＳＳＭ＃０１  ３１０は、対向ポートのＬＴＳＳＭ＃１１  ３３０から代行要求通知を受信すると（図１２のステップＳ５０４の判定がＹ）、代行制御回路＃０１  ７０１内の代行状態制御回路＃０１  ７０２に制御を移す。代行状態制御回路＃０１  ７０２は、同じＣＰＵ＃０  １０１内の代行受諾部Ｄ内の代行状態制御回路＃００  ６０２に、代行が開始されたことを代行開始指示として指示する（図１２のステップＳ５０５）。ＣＰＵ＃０  １０１で、代行状態制御回路＃００  ６０２から制御ライン６３５に出力された代行開始指示は、図９のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３の代行制御回路＃００  ６０１の代行状態制御回路＃００  ６０２で受信される。代行状態制御回路＃００  ６０２は、代行開始指示の受信を、ＬＴＳＳＭ＃００  ２１０に通知する。
【０１１３】
代行受諾部ＤのＬＴＳＳＭ＃００  ２１０は、図１１のステップＳ６０３でＲｅｃｏｖｅｒｙ遷移通知を送信後、リンク再調整が完了したか否か及び代行開始が指示されたか否かを判別する（図１２のステップＳ６０４の判定がＮ→Ｓ６０５の判定がＮの繰返し）。ステップＳ６０４のリンク再調整が完了したか否かの判別は、前述した図７のステップＳ２０４の判別と同様である。故障が全レーンの故障ではない場合は、ＬＴＳＳＭ＃００  ２１０は、リンク再調整の手順に成功すると、図４のステートＳ４のＬ０に遷移する（図１２のステップＳ６０４の判定がＹ→ステップＳ６０５）。この結果、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内のトランザクション層＃００  ２０１も、ＴＬＰを送受信可能な状態に戻る。一方、本実施形態のように故障が全レーンの故障の場合は、図９のＬＴＳＳＭ＃００  ２１０は、代行制御回路＃００  ６０１内の代行状態制御回路＃００  ６０２を介して、代行受信部Ｃであるシリアルリンクポート＃１  １０４側から代行開始指示を受信する（図１２のステップＳ６０６の判定がＹ）。
【０１１４】
これ以降、ＬＴＳＳＭ＃００  ２１０は、代行制御回路＃００  ６０１内の代行状態制御回路＃００  ６０３に制御を移す。代行状態制御回路＃００  ６０２は、代行受信部Ｃであるシリアルリンクポート＃１  １０４側から代行完了の通知を受信するまで、待機状態となる（図１４のステップＳ６０７の判定がＮの繰返し）。
【０１１５】
一方、代行受信部Ｃ内の代行状態制御回路＃０１  ７０２は、図１２のステップＳ５０５で代行受諾部Ｄ側へ代行開始指示を送信後、ＬＴＳＳＭ＃０１  ３１０に制御を戻す。ＬＴＳＳＭ＃０１  ３１０は、代行送信部ＢであるＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４側へ、代行受諾通知を送信する（図１２のステップＳ５０６）。この通知は、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内で、物理論理層＃０１  ３０３内のＴｘ−ｌａｎｅ固有回路＃０１  ３０７に送られる（図１０の制御ライン６３３）。その後、Ｔｘ−ｌａｎｅ固有回路＃０１      ３０７から物理電気層＃０１  ３０４に送出され、代行送信部ＢであるＣＰＵ＃１  １０２側に送信される。
【０１１６】
代行送信部Ｂである図１０のＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０は、図１２のステップＳ４０５で代行要求通知を送信した後、次の処理を実行する。ＬＴＳＳＭ＃１１  ３３０は、対向ポートからの代行受諾通知の受信を待機している（図１２のステップＳ４０６の判定がＮの繰返し）。図１０で、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４において、物理電気層＃１１  ３２４で受信された上記代行受諾通知は、物理論理層＃１１  ３２３内のＲｘ−ｌａｎｅ固有回路＃１１  ３２８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃１１  ３２８からＬＴＳＳＭ＃１１  ３３０に送られる（図１０の制御ライン６３４）。
【０１１７】
ＬＴＳＳＭ＃１１  ３３０は、代行受諾通知を受信すると（図１２のステップＳ４０６の判定がＹ）、データ転送タイミング初期化通知を、代行受信部Ｃ側に送信する（図１３のステップＳ４０７）。この通知は、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４内で、物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０からＴｘ−ｌａｎｅ固有回路＃１１  ３２７に送られる（図１０の制御ライン６３１）。その後、Ｔｘ−ｌａｎｅ固有回路＃１１  ３２７から物理電気層＃１１  ３２４に送出され、代行受信部ＣであるＣＰＵ＃０  １０１側に送信される。
【０１１８】
その後、ＬＴＳＳＭ＃１１  ３３０は、代行制御回路＃１１  ７２１において、代行状態制御回路＃１１  ７２２を介してデータ転送タイミング同期制御回路＃１１  ７２５に指示を出す（図１３のステップＳ４０８）。この結果、データ転送タイミング同期制御回路＃１１  ７２５は、制御ライン６３６を介して、Ｆｒａｍｉｎｇ回路＃１１  ３２６内の送信データ時分割選択回路＃１１  ７２８に対して、データ送信タイミング初期化指示を出力する。これを受けて、送信データ時分割選択回路＃１１  ７２８は、送信タイミングを初期化する。
【０１１９】
代行受信部Ｃである図１０のＣＰＵ＃０  １０１内のＬＴＳＳＭ＃０１  ３１０は、図１２のステップＳ５０６で代行受諾通知を送信後、データ転送タイミング初期化通知を受信するまで待機している（図１３のステップＳ５０７の判定がＮの繰返し）。図１０で、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４において、物理電気層＃０１  ３０４で受信された上記データ転送タイミング初期化通知は、物理論理層＃０１  ３０３内のＲｘ−ｌａｎｅ固有回路＃０１  ３０８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃０１  ３０８からＬＴＳＳＭ＃０１  ３１０に送られる（図１０の制御ライン６３２）。
【０１２０】
ＬＴＳＳＭ＃０１  ３１０は、対向ポートのＬＴＳＳＭ＃１１  ３３０からデータ転送タイミング初期化通知を受信すると（図１３のステップＳ５０７の判定がＹ）、次の処理を実行する。ＬＴＳＳＭ＃０１  ３１０は、代行制御回路＃０１  ７０１において、代行状態制御回路＃０１  ７０２を介してデータ転送タイミング同期制御回路＃０１  ７０５に指示を出す（図１３のステップＳ５０８）。この結果、データ転送タイミング同期制御回路＃０１  ７０５は、制御ライン６３７を介して、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９内の受信データ時分割送出切換回路＃０１  ７０９に対して、データ受信タイミング初期化指示を出力する。これを受けて、受信データ時分割送出切換回路＃０１  ７０９は、受信タイミングを初期化する。
【０１２１】
ＬＴＳＳＭ＃０１  ３１０は、図１３のステップＳ５０８の処理の後、代行送信部Ｂ側に、データ転送タイミング初期化通知を送信する（図１３のステップＳ５０９）。この通知は、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４内で、物理論理層＃０１  ３０３内のＴｘ−ｌａｎｅ固有回路＃０１  ３０７に送られる（図１０の制御ライン６３３）。その後、Ｔｘ−ｌａｎｅ固有回路＃０１       ３０７から物理電気層＃０１  ３０４に送出され、代行送信部ＢであるＣＰＵ＃１  １０２側に送信される。
【０１２２】
その後、ＬＴＳＳＭ＃０１  ３１０は、代行制御回路＃０１  ７０１において、代行状態制御回路＃０１  ７０２を介してデータ転送タイミング同期制御回路＃０１  ７０５に指示を出す（図１３のステップＳ５１０）。この結果、データ転送タイミング同期制御回路＃０１  ７０５は、制御ライン６３８を介して、Ｆｒａｍｉｎｇ回路＃０１  ３０６内の送信データ時分割選択回路＃０１  ７０８に対して、データ送信タイミング初期化指示を出力する。これを受けて、送信データ時分割選択回路＃０１  ７０８は、送信タイミングを初期化する。
【０１２３】
代行送信部Ｂである図１０のＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４の物理論理層＃１１  ３２３内のＬＴＳＳＭ＃１１  ３３０は、図１３のステップＳ４０７でデータ転送タイミング初期化通知を送信した後、次の処理を実行する。ＬＴＳＳＭ＃１１  ３３０は、対向ポートからのデータ転送タイミング初期化通知の受信を待機している（図１３のステップＳ４０９の判定がＮの繰返し）。図１０で、ＣＰＵ＃１  １０２のシリアルリンクポート＃１  １０４において、物理電気層＃１１  ３２４で受信された上記データ転送タイミング初期化通知は、物理論理層＃１１  ３２３内のＲｘ−ｌａｎｅ固有回路＃１１  ３２８に送られる。その後、Ｒｘ−ｌａｎｅ固有回路＃１１  ３２８からＬＴＳＳＭ＃１１  ３３０に送られる（図１０の制御ライン６３４）。
【０１２４】
ＬＴＳＳＭ＃１１  ３３０は、データ転送タイミング初期化通知を受信すると（図１３のステップＳ４０９の判定がＹ）、次の処理を実行する。ＬＴＳＳＭ＃１１  ３３０は、代行制御回路＃１１  ７２１において、代行状態制御回路＃１１  ７２２を介してデータ転送タイミング同期制御回路＃１１  ７２５に指示を出す（図１３のステップＳ４１０）。この結果、データ転送タイミング同期制御回路＃１１  ７２５は、制御ライン６３９を介して、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９内の受信データ時分割送出切換回路＃１１  ７２９に対して、データ受信タイミング初期化指示を出力する。これを受けて、受信データ時分割送出切換回路＃１１  ７２９は、受信タイミングを初期化する。
【０１２５】
代行送信部Ｂ側のＬＴＳＳＭ＃１１  ３３０及び代行受信部Ｃ側のＬＴＳＳＭ＃０１  ３１０はそれぞれ、所定のリンク再調整の手順を実行する。そして、ＬＴＳＳＭ＃１１  ３３０及びＬＴＳＳＭ＃０１  ３１０は、リンク再調整の手順に成功すると（図１３のステップＳ４１１及びＳ５１１の各判定がＹ）、次の処理を実行する。代行送信部ＢのＬＴＳＳＭ＃１１  ３３０は、代行制御回路＃１１  ７２１を介して、代行依頼部Ａ側に、代行シーケンスの完了を通知する（図１４のステップＳ４１３）。代行受信部ＣのＬＴＳＳＭ＃０１  ３１０は、代行制御回路＃０１  ７０１を介して、代行受諾部Ｄ側に、代行シーケンスの完了を通知する（図１４のステップＳ５１３）。
【０１２６】
具体的には、図１４のステップＳ４１３において、代行送信部ＢのＬＴＳＳＭ＃１１  ３３０は、代行制御回路＃１１  ７２１内の代行状態制御回路＃１１  ７２２に制御を移す。代行状態制御回路＃１１  ７２２は、代行依頼部Ａ内の代行制御回路＃１０  ６２１に、代行シーケンスが完了したことを通知する。代行状態制御回路＃１１  ７２２から制御ライン６４０に出力された代行完了通知は、図９のシリアルリンクポート＃０  １０３の物理論理層＃１０  ２２３の代行制御回路＃１０  ６２１の代行状態制御回路＃１０  ６２２で受信される。
【０１２７】
一方、図１４のステップＳ５１３において、代行受信部ＣのＬＴＳＳＭ＃０１  ３１０は、代行制御回路＃０１  ７０１内の代行状態制御回路＃０１  ７０２に制御を移す。代行状態制御回路＃０１  ７０２は、代行受諾部Ｄ内の代行制御回路＃００  ６０１に、代行シーケンスが完了したことを通知する。代行制御回路＃０１  ７０１から制御ライン６３５に出力された代行完了通知は、図９のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３の代行制御回路＃００  ６０１の代行状態制御回路＃００  ６０２で受信される。
【０１２８】
代行送信部Ｂ側のＬＴＳＳＭ＃１１  ３３０及び代行受信部Ｃ側のＬＴＳＳＭ＃０１  ３１０はそれぞれ、ステップＳ４１３又はＳ５１３での代行完了通知の送信後、図４のステートＳ４のＬ０に遷移する（図１４のステップＳ４１４、Ｓ５１４）。
【０１２９】
代行依頼部ＡのＬＴＳＳＭ＃１０  ２３０は、図１２のステップＳ３０７で代行依頼を代行送信部Ｂに送信した後、代行制御回路＃１０  ６２１内の代行状態制御回路＃１０  ６２２に制御を移している。代行状態制御回路＃１０  ６２２は、代行送信部Ｂから代行完了通知を受信するまで待機状態となっている（図１４のステップＳ３０８の判定がＮの繰返し）。代行状態制御回路＃１０  ６２２は、代行送信部Ｂから上述の代行完了通知を受信すると（図１４のステップＳ３０８の判定がＹ）、データパス切換制御回路＃１０  ６２３に指示を出す。データパス切換制御回路＃１０  ６２３は、制御ライン６４１を介して、Ｆｒａｍｉｎｇ回路＃１０  ２２６内の送信データ送出切換回路＃１０  ６２６に、出力データパスの切換を指示する。同様に、データパス切換制御回路＃１０  ６２３は、制御ライン６４２を介して、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９内の受信データ選択回路＃１０  ６２７に、入力データパスの切換を指示する（以上、図１４のステップＳ３０９）。
【０１３０】
代行受諾部Ｄでは、代行制御回路＃００  ６０１内の代行状態制御回路＃００  ６０２が、図１４のステップＳ６０７の待機状態となっている。代行状態制御回路＃００  ６０２は、代行受信部Ｃから代行完了通知を受信すると（図１４のステップＳ６０７の判定がＹ）、まず代行完了通知の受信をＬＴＳＳＭ＃００  ２１０に通知する。
【０１３１】
ＬＴＳＳＭ＃００  ２１０は、通知を受けると、図４のステートＳ０の初期状態ＰｏｒｔＤｉｓに遷移する（図１４のステップＳ６０８）。
【０１３２】
また、代行状態制御回路＃００  ６０２は、データパス切換制御回路＃００  ６０３に指示を出す。データパス切換制御回路＃００  ６０３は、制御ライン６４３を介して、Ｆｒａｍｉｎｇ回路＃００  ２０６内の送信データ送出切換回路＃００  ６０６に、出力データパスの切換を指示する。同様に、データパス切換制御回路＃００  ６０３は、制御ライン６４４を介して、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９内の受信データ選択回路＃００  ６０７に、入力データパスの切換を指示する（以上、図１４のステップＳ６０９）。
【０１３３】
以上の図１４のステップＳ３０９、Ｓ４１４、Ｓ５１４、及びＳ６０９の一連の処理が完了すると、代行ポートを用いた通信が可能となる。
【０１３４】
図１０の代行送信部Ｂにおいて、Ｆｒａｍｉｎｇ回路＃１１  ３２６の送信データ時分割選択回路＃１１  ７２８では、次の動作を実行する（図１４のステップＳ４１５）。送信データ時分割選択回路＃１１  ７２８は、データ送信タイミングに従い、データリンク層＃１１  ３２２からの送信データと、制御ライン６４５経由の図９のＦｒａｍｉｎｇ回路＃１０  ２２６からの送信データを、時分割で送信する。Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９の受信データ時分割送出切換回路＃１１  ７２９は、次の動作を実行する。受信データ時分割送出切換回路＃１１  ７２９は、データ受信タイミングに従って、受信データを、Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９と、制御ライン６４６経由で図９のＤｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９へ、時分割で振り分ける。
【０１３５】
図９の代行依頼部Ａにおいて、Ｆｒａｍｉｎｇ回路＃１０  ２２６の送信データ送出切換回路＃１０  ６２６は、次の動作を実行する（図１４のステップＳ３１０）。送信データ送出切換回路＃１０  ６２６は、データリンク層＃１０  ２２２からの送信データを、制御ライン６４５を介して、図１０の代行送信部ＢのＦｒａｍｉｎｇ回路＃１１  ３２６に送信されるように制御する。Ｄｅ−Ｆｒａｍｉｎｇ回路＃１０  ２２９の受信データ選択回路＃１０  ６２７は、制御ライン６４６を介して、図１０の代行送信部ＢのＤｅ−Ｆｒａｍｉｎｇ回路＃１１  ３２９からの受信データを受信するように制御する。
【０１３６】
図１０の代行受信部Ｃにおいて、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９の受信データ時分割送出切換回路＃０１  ７０９は、次の動作を実行する（図１４のステップＳ５１５）。受信データ時分割送出切換回路＃０１  ７０９は、データ受信タイミングに従って、受信データを、Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９と、制御ライン６４７経由で図９のＤｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９へ、時分割で振り分ける。Ｆｒａｍｉｎｇ回路＃０１  ３０６の送信データ時分割選択回路＃０１  ７０８は、次の動作を実行する。送信データ時分割選択回路＃０１  ７０８は、データ送信タイミングに従って、データリンク層＃０１  ３０２からの送信データと、制御ライン６４８経由の図９のＦｒａｍｉｎｇ回路＃００  ２０６からの送信データを、時分割で送信する。
【０１３７】
図９の代行受諾部Ｄにおいて、Ｆｒａｍｉｎｇ回路＃００  ２０６の送信データ送出切換回路＃００  ６０６は、次の動作を実行する（図１４のステップＳ６１０）。送信データ送出切換回路＃００  ６０６は、データリンク層＃００  ２０２からの送信データを、制御ライン６４８経由で図１０の代行受信部ＣのＦｒａｍｉｎｇ回路＃０１  ３０６に送信するように制御する。Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９の受信データ選択回路＃００  ６０７は、制御ライン６４７経由で図１０の代行受信部ＣのＤｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９からの受信データを受信するように制御する。
【０１３８】
図１５は、図９又は図１０の代行状態制御回路（＃００  ６０２、＃１０  ６２２、＃０１  ７０２、又は＃１１  ７２２）における、代行状態ステートの遷移例を示す図である。代行状態ステートは以下の状態を持つ。
【０１３９】
ａ）Ｉｄｌｅ:代行シーケンス及び代行を実行していない状態を示す。
ｂ）Ｗａｉｔ＿ｄｅｇｅｎｅ:図９の代行依頼部Ａ及び代行受諾部Ｄにおいて、代行シーケンスの完了を待っていることを示す。代行依頼部Ａにおいては、リンクダウンが検知され、代行依頼指示を行うとＩｄｌｅから遷移する。代行受諾部Ｄでは、代行受信部からの代行開始指示によりＩｄｌｅから遷移する。
ｃ）Ｐｒｏｇｒｅｓｓ＿ｍａｓｔｅｒ:図１０の代行送信部Ｂにおいて、代行要求を実行していること示す。図９の代行依頼部Ａからの代行依頼指示（図１２のステップＳ３０７参照）により、Ｉｄｌｅから遷移する。
ｄ）Ｐｒｏｇｒｅｓｓ＿ｓｌａｖｅ:図１０の代行受信部Ｃにおいて、代行要求を処理していることを示す。図１０の代行送信部Ｂからの代行要求通知（図１２のステップＳ４０５参照）の受信により、Ｉｄｌｅから遷移する。
ｅ）Ｄｅｇｅｎｅｒａｔｅ:代行シーケンスが終了し、図９の代行依頼部Ａ及び代行受諾部Ｄにおいて、代行を行って貰い縮退している状態を示す（図１４のステップＳ３１０とＳ６１０参照）。図１０の代行送信部Ｂ及び代行受信部Ｃからの代行完了通知（図１４のステップＳ４１３とＳ５１３参照）の受信により、Ｗａｉｔ＿ｄｅｇｅｎｅから遷移する。
ｆ）Ｐｒｏｘｙ:代行シーケンスが終了し、図１０の代行送信部Ｂ及び代行受信部Ｃにおいて、縮退ポート（リンクダウンが発生したポート）の代行を実行している状態を示す（図１４のステップＳ４１５とＳ５１５参照）。
【０１４０】
図１０の代行送信部Ｂにおいては、代行完了通知の発行（図１４のステップＳ４１３参照）により、Ｐｒｏｇｒｅｓｓ＿ｍａｓｔｅｒから遷移する。図１０の代行受信部Ｃにおいては、代行完了通知の発行（図１４のステップＳ５１３参照）により、Ｐｒｏｇｒｅｓｓ＿ｓｌａｖｅから遷移する。
【０１４１】
以上説明した通り、本実施形態では、リンクダウンが発生したとしても、正常に動作している代行ポートの物理層を通してデータの送受信が可能となる。そのため、データリンク層の再送バッファを破棄する必要がなく、代行シーケンスを完了後はデータの再送によりデータを消失させることなく継続して動作が行えるようになる。
【０１４２】
代行シーケンスを行うために図１０の代行送信部Ｂ及び代行受信部Ｃとの間で各種通知を送受信する必要がある。図４のＲｅｃｏｖｅｒｙのステートＳ５で代行シーケンスを行うため各種通知の送受信には、ＴＳＯＳを使用する。図１６は、本実施形態におけるＴＳＯＳのフォーマット例を示す図である。
【０１４３】
本実施形態のＴＳＯＳのフォーマットでは、破線部１５０１のように、代行要求通知（図１２のステップＳ４０５参照）を示すビット（ＰｒｏｘｙＲｅｑ）及び代行受諾通知（図１２のステップＳ５０６参照）を示すビット（ＰｒｏｘｙＡｃｋ）が、追加される。また、通常複数レーンでシリアルリンクが構成されている場合に、レーン間のズレ（ｓｋｅｗ）を調整するためのｄｅｓｋｅｗシンボル（図１６の１５０２）がＴＳＯＳの一部に含まれる。本実施形態では、上記ｄｅｓｋｅｗシンボルが、データ転送タイミング初期化通知（図１３のステップＳ４０７及びＳ５０９参照）に使用される。
【０１４４】
図１７及び図１８は、図９及び図１０に示したＣＰＵ＃０  １０１又はＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３及びシリアルリンクポート＃１  １０４内の、送信回路部分のより詳細な構成例を示す図である。図１７は、図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の送信回路部分の構成例を示す図、図１８は、図１０のＣＰＵ＃０  １０１内のシリアルリンクポート＃１  １０４内の送信回路部分の構成例を示す図である。ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３及びシリアルリンクポート＃１  １０４についても同様であるので、それらの説明は省略する。
【０１４５】
図１７のように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３内の送信回路部分は、データリンク層＃００  ２０２とＦｒａｍｉｎｇ回路＃００  ２０６との間に、送信バッファ＃００  １６０１を有する。同様に、図１８のように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３内の送信回路部分は、データリンク層＃０１  ３０２とＦｒａｍｉｎｇ回路＃０１  ３０６との間に、送信バッファ＃０１  １７０１を有する。
【０１４６】
また、図１８のように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃００  ２０３内の送信回路部分は、ＯＳ検出部＃０１  １７０３とＯＳ生成部＃０１  １７０４を有する。ＯＳ検出部＃０１  １７０３は、Ｒｘ−ｌａｎｅ固有回路＃０１  ３０８を介してシリアルリンク（物理電気層＃０１  ３０４）から、どのようなＴＳＯＳを受信したかを識別する。ＯＳ生成部＃０１  １７０４は、Ｔｘ−ｌａｎｅ固有回路＃０１  ３０７を介してシリアルリンク（物理電気層＃０１  ３０４）に、ＴＳＯＳを発行する。ＯＳ生成部＃０１  １７０４及びＯＳ検出部＃０１  １７０３は、ＬＴＳＳＭ＃０１  ３１０に接続され、リンクの初期化や状態制御を行う際のＴＳＯＳの送受信の制御に使用される。
【０１４７】
代行ポートである図１８のＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の送信回路部分では、次の動作が実行される。（代行受信部として動作する場合を例にして説明する。）
【０１４８】
ＬＴＳＳＭ＃０１  ３１０と代行制御回路＃０１  ７０１内の代行状態制御回路＃０１  ７０２は、ＯＳ検出部＃０１  １７０３から、Ｒｅｃｏｖｅｒｙ遷移／代行要求／データ転送タイミング初期化通知を受信する（図１２のＳ５０１、Ｓ５０４、図１３のＳ５０７）。この結果、代行状態制御回路＃０１  ７０２は代行状態ステートになり、ＬＴＳＳＭ＃０１  ３１０は状態を遷移させる。
【０１４９】
代行状態制御回路＃０１  ７０３は、自身が代行状態ステートになっていることと、ＬＴＳＳＭ＃０１  ３１０の遷移状態に基づき、またＬＴＳＳＭ＃０１  ３１０を経由してＯＳ検出部＃０１  １７０３から各種通知を受信することにより、次の動作を実行する。代行状態制御回路＃０１  ７０２は、縮退ポートであるシリアルリンクポート＃０  １０３の代行制御回路＃００  ６０１（図１７）に、制御ライン６３５を介して、代行開始／代行完了通知（図１２のＳ５０５、図１４のＳ５１３）を発行する。
【０１５０】
更に、代行状態制御回路＃０１  ７０２は、ＬＴＳＳＭ＃０１  ３１０を経由してＯＳ生成部＃０１  １７０４に対して、Ｒｅｃｏｖｅｒｙ遷移／代行受諾／データ転送タイミング初期化通知の発行（図１２のＳ５０３、Ｓ５０６、図１３のＳ５０９）を指示する。
【０１５１】
データ転送タイミング同期制御回路＃０１  ７０５は、代行状態ステート及びデータ転送タイミング初期化通知の送信（図１３のＳ５０９）により、次の動作を実行する。データ転送タイミング同期制御回路＃０１  ７０５は、送信データ時分割選択回路＃０１  ７０８に対して、データ送信タイミング初期化指示（図１８の制御ライン６３８）及び代行実行有効指示（図１８の制御ライン６３８′）を出力する。
【０１５２】
送信データ時分割選択回路＃０１  ７０８は、縮退ポートと代行ポートの送信データを時分割で送信するために、データ送信タイミングカウンタ＃０１  １７０２を有する。本実施例では例えば、時分割のタイミングを８サイクル毎で行う場合を想定し、データ送信タイミングカウンタ＃０１  １７０２は４ビットのカウンタである。データ送信タイミングカウンタ＃０１  １７０２は、代行制御回路＃０１  ７０１のデータ転送タイミング同期制御回路＃０１  ７０５から制御ライン６３８経由でデータ送信タイミング初期化指示を受信することで、初期化される（図１３のＳ５１０）。データ送信タイミングカウンタ＃０１  １７０２は、初期化以外のタイミングでは１サイクル毎に１を加算する動作を実行する。
【０１５３】
Ｆｒａｍｉｎｇ回路＃０１  ３０６内の送信データ時分割選択回路＃０１  ７０８は、制御ライン６３８′に代行実行有効指示の値１が出力されているときに、次の動作を実行する。送信データ時分割選択回路＃０１  ７０８は、データ送信タイミングカウンタ＃０１  １７０２の最上位ビットの値に応じて、代行ポート側の送信データ（送信バッファ＃０１  １７０１の出力）又は縮退ポート側の送信データ（制御ライン６４８）を選択する。
【０１５４】
具体的には、最上位ビット値が０のときは、この値０と代行実行有効指示の値１とがアンド回路１７０５でアンド演算された出力値０がインバータ１７０６で反転された値１が、代行ポートの送信バッファ＃０１  １７０１に、バッファ読出し通知として指定される。このとき、制御ライン１７０７の値は０となるため、図１７の縮退ポートの送信バッファ＃００  １６０１には、バッファ読出し通知は指定されない。この結果、代行ポートのＦｒａｍｉｎｇ回路＃０１  ３０６からは、代行ポートの送信バッファ＃０１  １７０１内の送信データが送信される。
【０１５５】
一方、最上位ビット値が１のときは、この値１と代行実行有効指示の値１とがアンド回路１７０５でアンド演算された出力値１が、制御ライン１７０７を介して縮退ポートの図１７の送信バッファ＃００  １６０１に、バッファ読出し通知として指定される。このとき、インバータ１７０６の出力値は０となるため、代行ポートの送信バッファ＃０１  １７０１には、バッファ読出し通知は指定されない。この結果、代行ポートのＦｒａｍｉｎｇ回路＃０１  ３０６からは、縮退ポートの図１７の送信バッファ＃００  １６０１内の送信データが送信される。
【０１５６】
制御ライン６３８′に代行実行有効指示の値１が出力されていないときには、アンド回路１７０５の出力値は常に０となる。従って、インバータ１７０６の出力値は常に１となり、制御ライン１７０７の値は常に０となる。この結果、代行ポートのＦｒａｍｉｎｇ回路＃０１  ３０６からは、常に、代行ポートの送信バッファ＃０１  １７０１内の送信データが送信される。
【０１５７】
以上の図１８の構成は、シリアルリンクポート＃０  １０３側の物理論理層＃００  ２０３（および＃１０  ２２３）でも同様であるが、本実施形態において代行依頼／受諾部として説明している図１７のシリアルリンクポート＃０  １０３の構成では、図１８の上述した構成は省略されている。
【０１５８】
縮退ポートである図１７のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の送信回路部分では、次の動作が実行される。（代行受諾部として動作する場合を例にして説明する。）
【０１５９】
代行制御回路＃００  ６０１内の代行状態制御回路＃００  ６０２は、図１８のシリアルリンクポート＃１  １０４の代行制御回路＃０１  ７０１から制御ライン６３５を介して代行開始指示及び代行完了通知を受ける（図１２のＳ６０６、図１４のＳ６０７）。この結果、代行制御回路＃００  ６０１は、代行状態ステート及びＬＴＳＳＭ＃００  ２１０を遷移させる。
【０１６０】
データパス切換制御回路＃００  ６０３は、代行状態ステートに従い、制御ライン６４３を介して送信データ送出切換回路＃００  ６０６に、切換指示を発行する。送信データ送出切換回路＃００  ６０６は、上記切換指示に従い、送信バッファ＃００  １６０１からの送信データを、制御ライン６４８を介して、代行ポートである図１８のシリアルリンクポート＃１  １０４のＦｒａｍｉｎｇ回路＃０１  ３０６に送る。
【０１６１】
以上の図１７の構成は、シリアルリンクポート＃１  １０４側の物理論理層＃０１  ３０３（および＃１１  ３２３）でも同様であるが、本実施形態において代行送／受信部として説明している図１８のシリアルリンクポート＃１  １０４の構成では、図１７の上述した構成は省略されている。
【０１６２】
図１９及び図２０は、図９及び図１０に示したＣＰＵ＃０  １０１又はＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３及びシリアルリンクポート＃１  １０４内の、受信回路部分のより詳細な構成例を示す図である。図１９は、図９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３内の受信回路部分の構成例を示す図、図２０は、図１０のＣＰＵ＃０  １０１内のシリアルリンクポート＃１  １０４内の受信回路部分の構成例を示す図である。ＣＰＵ＃１  １０２のシリアルリンクポート＃０  １０３及びシリアルリンクポート＃１  １０４についても同様であるので、それらの説明は省略する。
【０１６３】
図１９のように、ＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の物理論理層＃００  ２０３内の受信回路部分は、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９とデータリンク層＃００  ２０２との間に、受信バッファ＃００  １８０１を有する。同様に、図２０のように、ＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の物理論理層＃０１  ３０３内の受信回路部分は、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ３０９とデータリンク層＃００  ３０２との間に、受信バッファ＃０１  １９０１を有する。
【０１６４】
図２０に示されるＯＳ検出部＃０１  １７０３及びＯＳ生成部＃０１  １７０４の構成は、図１８の場合と同様である。ＯＳ生成部＃０１  １７０４及びＯＳ検出部＃０１  １７０３は、ＬＴＳＳＭ＃０１  ３１０に接続され、リンクの初期化や状態制御を行う際のＴＳＯＳの送受信の制御に使用される。
【０１６５】
代行ポートである図２０のＣＰＵ＃０  １０１のシリアルリンクポート＃１  １０４の受信回路部分では、次の動作が実行される。（代行送信部として動作する場合を例にして説明する。）
【０１６６】
代行制御回路＃０１  ７０１内の代行状態制御回路＃０１  ７０２は、制御ライン６３０を介して図１９の代行依頼部内の代行依頼回路＃００  ６２４（図９の説明では代行依頼回路＃１０）から、代行依頼指示（図１２のＳ４０１）を受信する。また、ＬＴＳＳＭ＃０１  ３１０と代行状態制御回路＃０１  ７０２は、ＯＳ検出部＃０１  １７０３から、Ｒｅｃｏｖｅｒｙ遷移／代行受諾／データ転送タイミング初期化通知を受信する（図１２のＳ４０４、Ｓ４０６、図１３のＳ４０９）。この結果、代行状態制御回路＃０１  ７０２は代行状態ステートになり、ＬＴＳＳＭ＃０１  ３１０は状態を遷移させる。
【０１６７】
代行状態制御回路＃０１  ７０２は、自身が代行状態ステートになっていることと、ＬＴＳＳＭ＃０１  ３１０の遷移状態に基づき、またＬＴＳＳＭ＃０１  ３１０を経由してＯＳ検出部＃０１  １７０３から各種通知を受信することにより、次の動作を実行する。代行状態制御回路＃０１  ７０２は、縮退ポートであるシリアルリンクポート＃０  １０３の代行制御回路＃００  ６０１（図１９）に、制御ライン６４０を介して、代行完了通知（図１４のＳ４１３）を発行する。
【０１６８】
更に、代行状態制御回路＃０１  ７０２は、ＬＴＳＳＭ＃０１  ３１０を経由してＯＳ生成部＃０１  １７０４に対して、Ｒｅｃｏｖｅｒｙ遷移／代行要求／データ転送タイミング初期化通知の発行（図１２のＳ４０３、Ｓ４０５、図１３のＳ４０７）を指示する。
【０１６９】
データ転送タイミング同期制御回路＃０１  ７０５は、代行状態ステート及びデータ転送タイミング初期化通知の受信（図１３のＳ４０９）により、次の動作を実行する。データ転送タイミング同期制御回路＃０１  ７０５は、受信データ時分割送出切換回路＃０１  ７０９に対して、データ送信タイミング初期化指示（図２０の制御ライン６３７）及び代行実行有効指示（図２０の制御ライン６３７′）を出力する。
【０１７０】
受信データ時分割送出切換回路＃０１  ７０９は、縮退ポートと代行ポートへの受信データを時分割で受信するためにデータ受信タイミングカウンタ＃０１  １９０２有する。本実施例では例えば、時分割のタイミングを８サイクル毎で行う場合を想定し、データ受信タイミングカウンタ＃０１  １９０２は４ビットのカウンタである。データ受信タイミングカウンタ＃０１  １９０２は、代行制御回路＃０１  ７０１のデータ転送タイミング同期制御回路＃０１  ７０５から制御ライン６３７経由でデータ送信タイミング初期化指示を受信することで、初期化される（図１３のＳ４０９、Ｓ４１０）。データ受信タイミングカウンタ＃０１  １９０２は、初期化以外のタイミングでは１サイクル毎に１を加算する動作を実行する。
【０１７１】
Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１  ３０９内の受信データ時分割送出切換回路＃０１  ７０９は、制御ライン６３８′に代行実行有効指示の値１が出力されているときに、次の動作を実行する。受信データ時分割送出切換回路＃０１  ７０９は、データ受信タイミングカウンタ＃０１  １９０２の最上位ビットの値に応じて、受信データを代行ポート側（受信バッファ＃０１  １９０１）又は縮退ポート側（制御ライン６４７）に送出する。
【０１７２】
具体的には、最上位ビット値が０のときは、この値０と代行実行有効指示の値１とによって、アンド回路１９０３の出力値は０となる。受信データ時分割送出切換回路＃０１  ７０９は、上記出力値が０のときは、受信データを、代行ポート側（受信バッファ＃０１  １９０１）に出力する。
【０１７３】
一方、最上位ビット値が１のときは、この値１と代行実行有効指示の値１とによって、アンド回路１９０３の出力値は１となる。受信データ時分割送出切換回路＃０１  ７０９は、上記出力値が１のときは、受信データを、制御ライン６４７を介して縮退ポート側の図１９の受信バッファ＃００  １８０１に出力する。
【０１７４】
制御ライン６３７′に代行実行有効指示の値１が出力されていないときには、アンド回路１９０３の出力値は常に０となる。従って、受信データ時分割送出切換回路＃０１  ７０９は、受信データを常に、代行ポート側（受信バッファ＃０１  １９０１）に出力する。
【０１７５】
以上の図２０の構成は、シリアルリンクポート＃０  １０３側の物理論理層＃００  ２０３（および＃１０  ２２３）でも同様であるが、本実施形態において代行依頼／受諾部として説明している図１９のシリアルリンクポート＃０  １０３の構成では、図２０の上述した構成は省略されている。
【０１７６】
縮退ポートである図１９のＣＰＵ＃０  １０１のシリアルリンクポート＃０  １０３の受信回路部分では、次の動作が実行される。（代行依頼部として動作する場合を例にして説明する。）
【０１７７】
代行制御回路＃００  ６０１内の代行状態制御回路＃００  ６０２は、ＬＴＳＳＭ＃００  ２１０内のｌｉｎｋｄｏｗｎ検出回路＃００  １８０２からリンクダウン検知を受ける。この結果、代行状態制御回路＃００  ６０２は、自身が代行状態ステートにないことと、ＬＴＳＳＭ＃００  ２１０の遷移状態により、次の動作を実行する。代行状態制御回路＃００  ６０２は、代行依頼回路＃００  ６２４から制御ライン６３０経由で、代行ポートの図２０の代行制御回路＃０１  ７０１内の代行状態制御回路＃０１  ７０２に、代行依頼指示を送信する（図１２のＳ３０７）。これにより、この代行依頼指示により、代行ポートの代行状態制御回路＃０１  ７０２が代行状態ステートに遷移させられ、ＬＴＳＳＭ＃０１  ３１０の状態も遷移させられる。
【０１７８】
縮退ポートの図１９の代行状態制御回路＃００  ６０２は、代行ポートの図２０の代行制御回路＃０１  ７０１の代行状態制御回路＃０１  ７０２から制御ライン６４０を介して、代行完了通知を受信する（図１４のＳ３０８）。この代行完了通知により、縮退ポートの代行状態制御回路＃００  ６０２が代行状態ステートに遷移させられ、ＬＴＳＳＭ＃００  ２１０の状態も遷移させられる。
【０１７９】
この結果、代行状態制御回路＃００  ６０２からデータパス切換制御回路＃００  ６０３に指示が出される。この指示により、データパス切換制御回路＃００  ６０３は、制御ライン６４２を介して、Ｄｅ−Ｆｒａｍｉｎｇ回路＃００  ２０９内の受信データ選択回路＃００  ６０７に、切換指示を出力する。受信データ選択回路＃００  ６０７は、上記切換指示に従って、代行ポートから制御ライン６４７を介して入力する受信データを選択して、受信バッファ＃００  １８０１に出力する。
【０１８０】
図２１は、図８に示した本実施形態の基本構成例に関連する本実施形態の他の構成例を示す図である。図２１の構成例では、図８に示した基本構成例に対して、シリアルリンクポート＃１  １０４でリンクダウンが発生した場合に対応可能な構成が付加されている。図２１において、図８に示される送信側ポート回路３（＃１）の物理層６（＃１）内の代行通信部１０と同様の代行通信部１０−２が、送信側ポート回路３（＃０）の物理層６（＃０）内に実装される。代行通信部１０−２は、リンク９（＃１）でリンクダウンが発生した場合に、自リンク９（＃０）のデータと同時に時分割で、制御ライン１６を介して入力するリンク９（＃１）のデータの送信を代行する。
【０１８１】
また、図８に示される送信側ポート回路３（＃０）の物理層６（＃０）内のデータパス切換部１１と同様のデータパス切換部１１−２が、送信側ポート回路３（＃１）の物理層６（＃１）内に実装される。データパス切換部１１−２は、自リンク９（＃１）でリンクダウンが検出された場合に、次の処理を実行する。データパス切換部１１−２は、データリンク層５（＃１）から送信されるデータを、制御ライン１６を介して、正常なリンク９（＃０）が接続される送信側ポート回路３（＃０）の代行通信部１０−２に転送する。代行通信部１０−２は、制御ライン１６を介して入力するリンクダウンが検出されたリンク９（＃１）のデータを代行して、データリンク層５（＃０）から入力する自リンク９（＃０）のデータと時分割で送信する。データパス切換部１１−２は、リンク９（＃１）でリンクダウンが検出されていなければ、データリンク層５（＃１）から送信されるデータを、代行通信部１０を介してリンク９（＃０）に送信する。
【０１８２】
以上の送信側ポート回路３（＃１）内のデータパス切換部１１−２と送信側ポート回路３（＃０）内の代行通信部１０−２の動作により、次の動作が実現される。リンク９（＃１）でリンクダウンが検出された場合であっても、リンク９（＃１）のデータの送信動作を、正常なリンク９（＃０）で代行させて、継続することができる。
【０１８３】
一方、第２の演算処理装置２側において、図８に示される受信側ポート回路４（＃１）の物理層７（＃１）内の代行通信部１２と同様の代行通信部１２−２が、受信側ポート回路４（＃０）の物理層７（＃０）内に実装される。代行通信部１２−２は、リンク９（＃１）でリンクダウンが発生した場合に、自リンク９（＃０）のデータと同時に時分割でリンク９（＃１）のデータの受信を代行する。
【０１８４】
また、図８に示される受信側ポート回路４（＃０）の物理層７（＃０）内のデータパス切換部１３と同様のデータパス切換部１３−２が、受信側ポート回路４（＃１）内の物理層７（＃１）に実装される。データパス切換部１３−２は、リンク９（＃１）でリンクダウンが検出された場合に、次の処理を実行する。データパス切換部１３−２は、正常なリンク９（＃０）が接続される受信側ポート回路４（＃０）内の代行通信部１２−２で代行して受信されるリンク９（＃１）のデータを、制御ライン１７を介してデータリンク層８（＃１）に転送する。データパス切換部１３−２は、リンク９（＃１）でリンクダウンが検出されていなければ、リンク９（＃１）のデータを、代行通信部１２を介してデータリンク層８（＃１）に転送する。
【０１８５】
以上の受信側ポート回路４（＃０）内の代行通信部１２−２と受信側ポート回路４（＃１）内のデータパス切換部１３−２の動作により、次の動作が実現される。リンク９（＃１）でリンクダウンが検出された場合であっても、リンクダウンが検出されたリンク９（＃１）のデータの受信動作を、正常なリンク９（＃０）で代行させて、継続することができる。
【０１８６】
このようにして、図２１の構成により、リンク９（＃０）でリンクダウンが検出された図８の場合と同様に、リンク９（＃１）でリンクダウンが検出された場合も、システムの再起動を必要とせずに、故障したリンクの処理を、他のリンクで代行可能となる。
【０１８７】
以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
独立して動作する複数のリンクを備える情報処理装置において、
前記複数のリンクの各々を接続する各ポート回路の下位層に設けられ、自リンクのデータの通信と、リンクダウンが検出された他のリンクのデータの代行通信とを時分割で行う代行通信部と、
前記複数のリンクのいずれかでリンクダウンが検出された場合、前記リンクダウンが検出されたリンクを接続するポート回路の上位層の再送機能を用いて送信できなかった転送情報を前記代行通信部に送信することにより、前記代行通信部に前記リンクダウンが検出されたリンクのデータを送信させる切換部と、
を有する情報処理装置。
（付記２）
前記上位層はデータリンク層であり、前記下位層は物理層であり、
前記各リンクは、前記各リンクに情報を送信する第１の演算処理装置と前記各リンクから前記情報を受信する第２の演算処理装置に接続され、
前記ポート回路が前記第１の演算処理装置内に設けられる送信側ポート回路である場合に、
前記代行通信部は、自リンクのデータの通信とリンクダウンが検出された他のリンクのデータの代行通信とを同時に時分割で行い、
前記切換部は、前記リンクダウンが検出されたリンクの前記送信側ポート回路の前記データリンク層から送信されるデータを、前記代行通信部に転送して、前記リンクダウンが検出されたリンクのデータの送信動作を継続させる、
付記１に記載の情報処理装置。
（付記３）
前記ポート回路が前記第２の演算処理装置内に設けられる受信側ポート回路である場合に、前記受信側ポート回路に、
自リンクの受信データの通信とリンクダウンが検出された他のリンクの受信データの代行受信とを同時に時分割で行う受信側の代行通信部と、
前記受信側の代行通信部で受信された前記リンクダウンが検出されたリンクのデータを、前記リンクダウンが検出されたリンクの前記受信側ポート回路のデータリンク層に転送して、前記リンクダウンが検出されたリンクのデータの受信動作を継続させる受信側の切換部と、
を更に有する付記２記載の情報処理装置。
(付記４)
前記リンクは、シリアルリンクである、
付記３記載の情報処理装置。
(付記５)
前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されていない他のリンクを介して、前記代行通信部と前記切換部の設定を変更する、
付記１乃至４の何れかに記載の情報処理装置。
(付記６)
前記リンクのいずれかでリンクダウンが検出された場合に、送信側の前記ポート回路と受信側の前記ポート回路との間で、前記代行通信部における時分割動作のタイミングを同期化する、
付記５に記載の情報処理装置。
（付記７）
独立して動作する複数のリンクで第２の演算装置に接続され前記各リンクに情報を送信する第１の演算処理装置であって、
前記第１の演算処理装置内で前記各リンクを接続する各送信側ポート回路の物理層に設けられ、自リンクのデータの通信とリンクダウンが検出された他のリンクのデータの代行送信とを同時に時分割で行う代行送信部と、
前記各送信側ポート回路の物理層に設けられ、前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されたリンクの前記送信側ポート回路のデータリンク層から送信されるデータを、前記送信側ポート回路の前記代行送信部に転送して、前記リンクダウンが検出されたリンクのデータの送信動作を継続させる送信データ送出切換部と、
を有する演算処理装置。
(付記８)
独立して動作する複数のリンクで第１の演算処理装置に接続され前記各リンクから情報を受信する第２の演算処理装置であって、
前記第２の演算処理装置内で前記各リンクを接続する各受信側ポート回路の物理層に設けられ、自リンクのデータの通信と同時に時分割でリンクダウンが検出された他のリンクの代行データの受信とを同時に時分割で行う代行受信部と、
前記各受信側ポート回路の物理層に設けられ、前記リンクのいずれかでリンクダウンが検出された場合に、前記リンクダウンが検出されたリンクのデータを、前記リンクダウンが検出されたリンクの前記受信側ポート回路のデータリンク層に転送して、前記リンクダウンが検出されたリンクのデータの受信動作を継続させる受信データ選択部と、
を有する演算処理装置。
（付記９）
独立して動作する複数のリンクを備える情報処理装置の制御方法において、
前記情報処理装置が有する代行通信部が、前記複数のリンクの各々を接続する各ポート回路の下位層に設けられ、自リンクのデータの通信と、リンクダウンが検出された他のリンクのデータの代行通信とを時分割で行い、
前記複数のリンクのいずれかでリンクダウンが検出された場合、前記情報処理装置が有する切換部が、前記リンクダウンが検出されたリンクを接続するポート回路の上位層の再送機能を用いて送信できなかった転送情報を前記代行通信部に送信することにより、前記代行通信部に前記リンクダウンが検出されたリンクのデータを送信させる情報処理装置の制御方法。
【符号の説明】
【０１８８】
１  第１の演算処理装置
２  第２の演算処理装置
３  送信側ポート回路
４  受信側ポート回路
５、８  データリンク層５
６、７  物理層
９  リンク
１０、１０−２、１２、１２−２  代行通信部
１１、１１−２、１３、１３−２  データパス切換部
１４、１５、１６、１７  制御ライン
１０１  ＣＰＵ＃０
１０２  ＣＰＵ＃１
１０３  シリアルリンクポート＃０
１０４  シリアルリンクポート＃１
１０５  システムコントローラ
１０６  ＣＰＵコア
１０７、１０８  メモリ
１０９、１１０  Ｉ／Ｏ
２０１  トランザクション層＃００
２０２  データリンク層＃００
２０３  物理論理層＃００
２０４  物理電気層＃００
２０５  再送バッファ＃００
２０６  Ｆｒａｍｉｎｇ回路＃００
２０７  Ｔｘ−ｌａｎｅ固有回路＃００
２０８  Ｒｘ−ｌａｎｅ固有回路＃００
２０９  Ｄｅ−Ｆｒａｍｉｎｇ回路＃００
２１０  ＬＴＳＳＭ＃００
２２１  トランザクション層＃１０
２２２  データリンク層＃１０
２２３  物理論理層＃１０
２２４  物理電気層＃１０
２２５  再送バッファ＃１０
２２６  Ｆｒａｍｉｎｇ回路＃１０
２２７  Ｔｘ−ｌａｎｅ固有回路＃１０
２２８  Ｒｘ−ｌａｎｅ固有回路＃１０
２２９  Ｄｅ−Ｆｒａｍｉｎｇ回路＃１０
２３０  ＬＴＳＳＭ＃１０
２３１  ｌｉｎｋｄｏｗｎ検出回路＃１０
３０１  トランザクション層＃０１
３０２  データリンク層＃０１
３０３  物理論理層＃０１
３０４  物理電気層＃０１
３０５  再送バッファ＃０１
３０６  Ｆｒａｍｉｎｇ回路＃０１
３０７  Ｔｘ−ｌａｎｅ固有回路＃０１
３０８  Ｒｘ−ｌａｎｅ固有回路＃０１
３０９  Ｄｅ−Ｆｒａｍｉｎｇ回路＃０１
３１０  ＬＴＳＳＭ＃０１
３２１  トランザクション層＃１１
３２２  データリンク層＃１１
３２３  物理論理層＃１１
３２４  物理電気層＃１１
３２５  再送バッファ＃１１
３２６  Ｆｒａｍｉｎｇ回路＃１１
３２７  Ｔｘ−ｌａｎｅ固有回路＃１１
３２８  Ｒｘ−ｌａｎｅ固有回路＃１１
３２９  Ｄｅ−Ｆｒａｍｉｎｇ回路＃１１
３３０  ＬＴＳＳＭ＃１１
６０１  代行制御回路＃００
６０２  代行状態制御回路＃００
６０３  データパス切換制御回路＃００
６０６  送信データ送出切換回路＃００
６０７  受信データ選択回路＃００
６２１  代行制御回路＃１０
６２２  代行状態制御回路＃１０
６２３  データパス切換制御回路＃１０
６２４  代行依頼回路＃１０
６２６  送信データ送出切換回路＃１０
６２７  受信データ選択回路＃１０
７０１  代行制御回路＃０１
７０２  代行状態制御回路＃０１
７０５  データ転送タイミング同期制御回路＃０１
７０８  送信データ時分割選択回路＃０１
７０９  受信データ時分割送出切換回路＃０１
７２１  代行制御回路＃１１
７２２  代行状態制御回路＃１１
７２５  データ転送タイミング同期制御回路＃１１
７２８  送信データ時分割選択回路＃１１
７２９  受信データ時分割送出切換回路＃１１
１６０１  送信バッファ＃００
１７０１  送信バッファ＃００
１７０２  データ送信タイミングカウンタ＃０１
１７０３  ＯＳ検出部＃０１
１７０４  ＯＳ生成部＃０１
１７０５、１９０３  アンド回路（＆）
１７０６  インバータ
１８０１  受信バッファ＃００
１８０２  ｌｉｎｋｄｏｗｎ検出回路＃００
１９０１  受信バッファ＃０１
１９０２  データ受信タイミングカウンタ＃０１
【図１】
2018050172.tif 000003
【図２】
2018050172.tif 000004
【図３】
2018050172.tif 000005
【図４】
2018050172.tif 000006
【図５】
2018050172.tif 000007
【図６】
2018050172.tif 000008
【図７】
2018050172.tif 000009
【図８】
2018050172.tif 000010
【図９】
2018050172.tif 000011
【図１０】
2018050172.tif 000012
【図１１】
2018050172.tif 000013
【図１２】
2018050172.tif 000014
【図１３】
2018050172.tif 000015
【図１４】
2018050172.tif 000016
【図１５】
2018050172.tif 000017
【図１６】
2018050172.tif 000018
【図１７】
2018050172.tif 000019
【図１８】
2018050172.tif 000020
【図１９】
2018050172.tif 000021
【図２０】
2018050172.tif 000022
【図２１】
2018050172.tif 000023