(57)【要約】【課題】歩留まりの低下が抑制される半導体装置及び表示装置、並びに半導体装置の製造方法及び表示装置の製造方法を提供する。【解決手段】半導体装置は、絶縁性基板と、多結晶シリコン層と、第１ゲート絶縁層と、第１金属層と、酸化物半導体層と、第２ゲート絶縁層と、第２金属層とを有し、多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲート型薄膜トランジスタとを備え、第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、第２トップゲート型薄膜トランジスタのゲートが、第２金属層から成り、第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、第２トップゲート型薄膜トランジスタのゲートが電気的に接続されている。【選択図】図１
2018050030.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成した第１金属層と、
前記第１ゲート絶縁層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成した第２金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲート型薄膜トランジスタと
を備え、
前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲート型薄膜トランジスタのゲートが、前記第２金属層から成り、
前記第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高水素濃度領域における水素濃度は、前記第１ゲート絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記高水素濃度領域における水素濃度は１×１０21ｃｍ-3以上、１×１０22ｃｍ-3未満であること
を特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２トップゲート型薄膜トランジスタのソース及びドレインが、第１金属層で形成されていること
を特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記第１ゲート絶縁層及び第２ゲート絶縁層間に形成された層間絶縁層を有し、
前記第２トップゲート型薄膜トランジスタのソース及びドレインは、前記層間絶縁層に設けられたコンタクトホールを介して、チャネルと電気的に接続されていること
を特徴とする請求項１から請求項５の何れか一項に記載の半導体装置。
【請求項７】
請求項１から請求項６のいずれか一項に記載の半導体装置と、発光素子とを含み、
前記第２トップゲート型薄膜トランジスタは、前記発光素子に駆動電流を供給し、
前記第１トップゲートプレーナ型薄膜トランジスタは、前記第２トップゲート型薄膜トランジスタのゲート電圧を制御する
ことを特徴とする表示装置。
【請求項８】
前記第１トップゲートプレーナ型薄膜トランジスタのソース又はドレインに電圧を印加するデータ線と、
前記第２トップゲート型薄膜トランジスタに電源電圧を印加する電源線と
を備え、
前記データ線及び前記電源線は、前記第２金属層で形成されていること
を特徴とする請求項７に記載の表示装置。
【請求項９】
前記第１トップゲートプレーナ型薄膜トランジスタのゲートに電圧を印加するスキャン線を備え、
前記スキャン線は、前記第１金属層で形成されていること
を特徴とする請求項７又は請求項８に記載の表示装置。
【請求項１０】
絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成した第１金属層と、
前記第１ゲート絶縁層上に形成した層間絶縁層と、
前記層間絶縁層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第２金属層と、
前記第２金属層上に形成した第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成した第３金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲート型薄膜トランジスタと
を備え、
前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲート型薄膜トランジスタのゲートが、前記第３金属層から成り、
前記第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。
【請求項１１】
絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成した第１金属層と、
前記第１ゲート絶縁層上に形成した層間絶縁層と、
前記層間絶縁層上に形成した第２金属層と、
前記第２金属層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成した第３金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲート型薄膜トランジスタと
を備え、
前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲート型薄膜トランジスタのゲートが、前記第３金属層から成り、
前記第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。
【請求項１２】
前記第１ゲート絶縁層及び前記層間絶縁層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項１０又は請求項１１に記載の半導体装置。
【請求項１３】
前記高水素濃度領域における水素濃度は、前記第１ゲート絶縁層の膜中領域又は前記層間絶縁層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
を特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記高水素濃度領域における水素濃度は１×１０21ｃｍ-3以上、１×１０22ｃｍ-3未満であること
を特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記層間絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項１０又は請求項１１に記載の半導体装置。
【請求項１６】
前記高水素濃度領域における水素濃度は、前記層間絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
を特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記高水素濃度領域における水素濃度は１×１０21ｃｍ-3以上、１×１０22ｃｍ-3未満であること
を特徴とする請求項１５に記載の半導体装置。
【請求項１８】
絶縁性基板を準備する工程と、
前記絶縁性基板上に、多結晶シリコンを含む第１チャネル半導体層を形成する工程、第１チャネル半導体層を水素化する工程を有する第１トップゲートプレーナ型薄膜トランジスタを形成する工程と、
前記絶縁性基板上に、酸化物半導体を含む第２チャネル半導体層を、前記第１チャネル半導体層を水素化する工程の後に、形成する工程を有する第２トップゲート型薄膜トランジスタを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、
前記第１チャネル半導体層を形成する工程の後に、第１ゲート絶縁層を形成する工程、
前記第１ゲート絶縁層上に、ゲートを含む第１金属層を形成する工程、
前記第１チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第２金属層を形成する工程を有し、
前記第２トップゲート型薄膜トランジスタを形成する工程は、
前記第１金属層を形成する工程により、ソース及びドレインを形成し、
前記第２チャネル半導体層を形成する工程の後に、前記第２金属層を形成する工程により、ゲートを形成すること
を特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
絶縁性基板を準備する工程と、
前記絶縁性基板上に、多結晶シリコンを含む第１チャネル半導体層を形成する工程、第１チャネル半導体層を水素化する工程を有する第１トップゲートプレーナ型薄膜トランジスタを形成する工程と、
前記絶縁性基板上に、酸化物半導体を含む第２チャネル半導体層を、前記第１チャネル半導体層を水素化する工程の後に、形成する工程を有する第２トップゲート型薄膜トランジスタを形成する工程とを備え、
前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、ゲートに電圧を印加するスキャン線を形成する工程、及び
ソース又はドレインに電圧を印加するデータ線を形成する工程を含み、
前記第２トップゲート型薄膜トランジスタを形成する工程は、ソース又はドレインに電源電圧を印加する電源線を形成する工程
を含むことを特徴とする表示装置の製造方法。
【請求項２１】
前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、
前記第１チャネル半導体層を形成する工程の後に、第１ゲート絶縁層を形成する工程、
前記第１ゲート絶縁層上に、ゲートを含む第１金属層を形成する工程、及び
前記第１チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第２金属層を形成する工程を有し、
前記第２トップゲート型薄膜トランジスタを形成する工程は、
前記第１金属層を形成する工程により、ソース及びドレインを形成し、
前記第２チャネル半導体層を形成する工程の後に、前記第２金属層を形成する工程により、ゲートを形成すること
を特徴とする請求項２０に記載の表示装置の製造方法。
【請求項２２】
前記データ線を形成する工程及び前記電源線を形成する工程は、前記第２金属層を形成する工程と同一であること
を特徴とする請求項２１に記載の表示装置の製造方法。
【請求項２３】
前記スキャン線を形成する工程は、前記第１金属層を形成する工程と同一であること
を特徴とする請求項２１又は請求項２２に記載の表示装置の製造方法。
【請求項２４】
前記水素化する工程は、水素プラズマ処理であること
を特徴とする請求項１８から請求項２３の何れか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法に関する。
【背景技術】
【０００２】
有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、液晶表示装置などの表示装置では、画素回路において、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられる。薄膜トランジスタには、半導体にａ−Sｉ（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）を用いたａ−Ｓｉ薄膜トランジスタ、レーザアニールによってａ−Sｉを結晶化した、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐeｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ：低温多結晶シリコン）薄膜トランジスタ、酸化物半導体膜を用いた酸化物薄膜トランジスタなどがある。
【０００３】
ａ−ｓｉ薄膜トランジスタは、活性層にａ−Sｉを含む薄膜トランジスタである。ＬＴＰＳ薄膜トランジスタは、活性層にＬＴＰＳを含む薄膜トランジスタである。酸化物薄膜トランジスタは、活性層に酸化物を含む薄膜トランジスタである。
【０００４】
ここで、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとの特性を比較すると、次のような違いがある。ＬＴＰＳ薄膜トランジスタは長いチャネル長が必要であり、専有面積が大きくなる。それに対して、酸化物薄膜トランジスタはチャネル長を短くできるので、専有面積は小さい。ＬＴＰＳ薄膜トランジスタは、ゲート電圧に対するソースドレイン電流にヒステリシスが生じる。それに対して、酸化物薄膜トランジスタはヒステリシスが軽微である。ＬＴＰＳ薄膜トランジスタはスイッチング性能が高い。それに対して、酸化物薄膜トランジスタはスイッチング性能が低い。近年、２つの薄膜トランジスタの特性の違いを活かし、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとを混載した半導体装置が提案されている。例えば、特許文献１には、画素回路に、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとを混載した半導体装置、及び当該半導体装置を備える表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１５／００５５０５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１などの関連する技術による構成では、酸化物薄膜トランジスタとＬＴＰＳ薄膜トランジスタとで、ゲート絶縁層を同一層で形成している。そのため、次の問題が生じる。ＬＴＰＳ薄膜トランジスタの製造工程では、通常、ゲートを形成後に、活性化工程及び水素化工程を行う。当該水素化工程において、酸化物薄膜トランジスタの酸化物半導体層が水素雰囲気に曝される。その結果、酸化物半導体層の抵抗値が下がってしまう。それにより、形成された酸化物薄膜トランジスタは、ノーマリオン特性を示す。ノーマリオンとは、ゲートに電圧を掛けなければドレイン電流が流れ、ＯＮ状態となることを言う。ノーマリオンが好ましくない用途に酸化物薄膜トランジスタを用いる場合、ノーマリオン特性を示すものは不良品となる。その結果、それが半導体装置の歩留まりの低下を招く場合がある。
【０００７】
本開示の一側面は、歩留まりの低下が抑制される半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本開示の一側面の半導体装置は、絶縁性基板と、前記絶縁性基板上に形成した多結晶シリコン層と、前記多結晶シリコン層上に形成した第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成した第１金属層と、前記第１ゲート絶縁層上に形成した酸化物半導体層と、前記酸化物半導体層上に形成した第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成した第２金属層とを有し、前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲート型薄膜トランジスタとを備え、前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲート型薄膜トランジスタのゲートが、前記第２金属層から成り、前記第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲート型薄膜トランジスタのゲートが電気的に接続されている。
【発明の効果】
【０００９】
本開示の一側面によれば、歩留まりの低下が抑制される。
【図面の簡単な説明】
【００１０】
【図１】有機ＥＬ表示装置の概略構成を示すブロック図である。
【図２】画素毎に設けられる画素駆動回路の一例を示す回路図である。
【図３】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図４】図３におけるＩＶ−ＩＶ断面線による断面図である。
【図５】半導体装置の製造手順を示すフローチャートである。
【図６】半導体装置の製造手順を断面図で表したものである。
【図７】半導体装置の製造手順を断面図で表したものである。
【図８】実施の形態２に係る半導体装置の製造手順を断面図で表したものである。
【図９】実施の形態２に係る半導体装置の製造手順を断面図で表したものである。
【図１０】ＳＩＭＳ分析による深さ方向の元素濃度の分析結果を示すグラフである。
【図１１】図１０Ａ〜図１０Ｃの処理条件で作成したＩＧＺＯ−ＴＦＴのＩｄ−Ｖｇ特性の測定結果を示すグラフである。
【図１２】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図１３】図１２におけるＸＩＩＩ−ＸＩＩＩ断面線による断面図である。
【図１４】半導体装置の製造手順を示すフローチャートである。
【図１５】半導体装置の製造手順を断面図で表したものである。
【図１６】半導体装置の製造手順を断面図で表したものである。
【図１７】半導体装置の断面図である。
【図１８】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図１９】図１８におけるＸＩＸ−ＸＩＸ断面線による断面図である。
【図２０】半導体装置の製造手順を示すフローチャートである。
【図２１】実施の形態６に係る半導体装置の構成例を示す断面図である。
【図２２】実施の形態７に係る半導体装置の構成例を示す断面図である。
【図２３】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図２４】図２３におけるＸＸＩＶ−ＸＸＩＶ断面線による断面図である。
【図２５】半導体装置の製造手順を示すフローチャートである。
【図２６】半導体装置の製造手順を断面図で表したものである。
【図２７】半導体装置の製造手順を断面図で表したものである。
【図２８】半導体装置の製造手順を断面図で表したものである。
【図２９】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図３０】ＸＸＸ−ＸＸＸ断面線による断面図である。
【図３１】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図３２】ＸＸＸＩＩ−ＸＸＸＩＩ断面線による断面図である。
【図３３】画素駆動回路が有する半導体装置の構成例を示す平面図である。
【図３４】ＸＸＸＩＶ−ＸＸＸＩＶ断面線による断面図である。
【図３５】半導体装置の製造手順を示すフローチャートである。
【図３６】半導体装置の製造手順を断面図で表したものである。
【図３７】半導体装置の製造手順を断面図で表したものである。
【図３８】半導体装置の製造手順を断面図で表したものである。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図面を参照して詳細に説明する。なお、本明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。
【００１２】
“接続”という用語は、接続対象間で電気的に接続していることを意味している。“電気的に接続”は、接続対象間が、電極、配線、抵抗、キャパシタ等の電気的素子を介して接続している場合も含む。
【００１３】
「絶縁層上に」とは、積層される層の方向を明示する意味を有し、必ずしも隣接して配置されることを意味するものではない。例えば、「第１ゲート絶縁層上に酸化物半導体層を形成する」とは、第１ゲート絶縁層と酸化物半導体層とが隣接して配置される場合、及び第１ゲート絶縁層と酸化物半導体層とが、その間に他の層を介在させて配置される場合を含む。また、「上に」とは図面の上方向を示す。
【００１４】
各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。
【００１５】
積層状態を示す断面図は、各層の積層順を示すための説明図であり、各層の厚さや大きさ、各層間においての厚みの厚薄（大小関係）が図示する態様に限定されるものではない。
【００１６】
以下、半導体装置の適用例として、有機ＥＬ表示装置における画素駆動回路について述べる。図１は有機ＥＬ表示装置１の概略構成を示すブロック図である。有機ＥＬ表示装置１は、表示パネル１０と駆動回路２０とを備える。
【００１７】
表示パネル１０は画像を表示する。表示パネル１０はアクティブマトリクス駆動される。表示パネル１０は画素アレイ部を有している。画素アレイ部は、複数の画素１１が含まれている。複数の画素１１はマトリクス状に配置されている。各画素１１は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）及び白（Ｗ）の画素のいずれかである。各画素１１は、有機ＥＬ素子を含んでいる。
【００１８】
画素アレイ部は、電源線ＶＬとそれぞれ複数の走査線ＳＬ及び信号線ＤＬとを含む。複数の走査線ＳＬは、例えば、画素アレイ部の行方向に沿って設けられている。複数の信号線ＤＬは、例えば、画素アレイ部の列方向に沿って設けられている。電源線ＶＬは信号線ＤＬに沿って設けられている。走査線ＳＬ、信号線ＤＬおよび電源線ＶＬの一端はそれぞれ、駆動回路２０に接続されている。各画素１１は、各走査線ＳＬと各信号線ＤＬとの交差部に対応して、配置されている。
【００１９】
駆動回路２０は画素アレイ部の表示駆動を行う。駆動回路２０は映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４、電源線駆動回路２５を含む。
【００２０】
映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して、ガンマ補正やオーバードライブ補正などを行う。映像信号処理回路２１は、補正後の映像信号を信号線駆動回路２４に出力する。
【００２１】
タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力するする。制御信号２２Ａにより、走査線駆動回路２３、信号線駆動回路２４及び電源線駆動回路２５がそれぞれ、連動して動作するように制御される。
【００２２】
走査線駆動回路２３は、制御信号２２Ａに従って複数の走査線ＳＬに対して走査線電圧を順次印加する。走査線電圧が印加されることにより、画素１１が順次選択される。
【００２３】
信号線駆動回路２４は、制御信号２２Ａに従って、映像信号処理回路２１から入力される映像信号に対応するアナログの映像信号を生成する。生成したアナログの映像信号は、各信号線ＤＬに印加される。
【００２４】
電源線駆動回路２５は、制御信号２２Ａに従って、複数の電源線ＶＬに対して電源電圧を順次印加する。電源電圧により、各有機ＥＬ素子の発光動作及び消光動作が制御される。
【００２５】
駆動回路２０により、各画素１１は次のように制御される。走査線駆動回路２３から出力される制御信号２２Ａにより、画素１１が選択される。選択された画素に対して、信号線駆動回路２４から出力されたアナログの映像信号に基づく、映像信号電圧が書き込まれる。なお、映像信号の書き込みとは、後述する駆動用トランジスタのゲート−ソース間に所定の電圧が印加されることを意味している。
【００２６】
図２は画素毎に設けられる画素駆動回路の一例を示す回路図である。画素駆動回路は、発光素子である有機ＥＬ素子１２、第１トランジスタ１３、第２トランジスタ１４、保持容量素子１５を含む。有機ＥＬ素子１２のアノードは、第２トランジスタ１４のソース及び保持容量素子１５の一方と接続されている。有機ＥＬ素子１２のカソードは電源グランドに接続されている。保持容量素子１５の他方は、第１トランジスタ１３のドレインと接続されている。保持容量素子１５の他方は、また、第２トランジスタ１４のゲートと接続されている。第２トランジスタ１４のドレインは、電源線ＶＬに接続されている。第１トランジスタ１３のソースは信号線ＤＬと接続されている。第１トランジスタ１３のゲートは、走査線ＳＬと接続されている。
【００２７】
第１トランジスタ１３は、画素を選択するためのスイッチ薄膜トランジスタである。第２トランジスタ１４は、有機ＥＬ素子１２の発光に必要な電流を流すための駆動用薄膜トランジスタである。書き込みについては，走査線ＳＬに接続された第１トランジスタ１３のゲートがＯＮになることで、信号線ＤＬを画素内に取り込むとともに、保持容量素子１５に書き込む。第１トランジスタ１３のゲートがＯＦＦになっても、保持容量に書き込まれた電圧によって第２トランジスタ１４が制御され、設定された電流を有機ＥＬ素子１２に流す。それにより、次の書き込みが行われるまで、有機ＥＬ素子１２の動作状態が保持される。
【００２８】
以上のように、画素駆動回路においては、第１トランジスタ１３はスイッチング性能に優れたものが望ましい。また、第２トランジスタ１４は、ゲート電圧に対するソース−ドレイン電流の特性のヒステリシスが少ないものが望ましい。したがって、以下の実施の形態においては、第１トランジスタ１３はＬＴＰＳ薄膜トランジスタとし、第２トランジスタ１４は酸化物薄膜トランジスタとする。
【００２９】
実施の形態１
図３は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図４は、図３におけるＩＶ−ＩＶ断面線による断面図である。半導体装置１１０は、絶縁性基板１１１、多結晶シリコン層１３１、第１ゲート絶縁層１１２、第１金属層１１３、酸化物半導体層１４１、第２ゲート絶縁層１１４、第２金属層１１５が含まれる。
【００３０】
半導体装置１１０は、絶縁性基板１１１上に、各層が上記記載順に積層されている。すなわち、多結晶シリコン層１３１が絶縁性基板１１１上に形成されている。多結晶シリコン層１３１上には第１ゲート絶縁層１１２が形成されている。第１ゲート絶縁層１１２上には第１金属層１１３が形成されている。第１ゲート絶縁層１１２上には、また、酸化物半導体層１４１が形成されている。酸化物半導体層１４１上には第２ゲート絶縁層１１４が形成されている。第２ゲート絶縁層１１４上には第２金属層１１５が形成されている。
【００３１】
絶縁性基板１１１には絶縁性を有する材料が用いられる。絶縁性及び透光性を有する材料は、例えば、ガラスである。絶縁性基板１１１は板状である。絶縁性基板１１１は例えば、ガラス板である。多結晶シリコン層１３１は、多結晶シリコン、例えば、ＬＴＰＳ（低温多結晶シリコン）から成る層である。第１ゲート絶縁層１１２、第２ゲート絶縁層１１４は、絶縁性を有する材料で形成される。絶縁性を有する材料は、例えば、酸化シリコン、窒化シリコンである。第１金属層１１３、第２金属層１１５は、導電性のある金属により形成される。導電性のある金属は、例えば、アルミニウム（ＡＬ）、タンタル（Ｔａ）、モリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）である。酸化物半導体層１４１は酸化物半導体から成る層である。酸化物半導体は、例えば、ＩｎＧａＺｎＯである。
【００３２】
半導体装置１１０には、第１トランジスタ１３、第２トランジスタ１４が構成されている。第１トランジスタ１３、第２トランジスタ１４は走査線ＳＬの配線方向に並んでいる。第１トランジスタ１３は、多結晶シリコン層１３１をチャネルとしている。以下、多結晶シリコン層１３１をチャネル１３１、第１チャネル半導体層とも呼ぶ。ゲート１３２は、第１金属層１１３から成る。すなわち、多結晶シリコン層１３１と対向する第１金属層１１３の一部分が第１トランジスタ１３のゲート１３２である。第１トランジスタ１３のソース１３３及びドレイン１３４は、第２金属層１１５から成る。すなわち、ソース１３３は、第２金属層１１５の一部分である。ソース１３３は、コンタクトホール１３３１を介して、チャネル１３１と電気的に接続されている。同様に、ドレイン１３４は、第２金属層１１５の一部分である。ドレイン１３４は、コンタクトホール１３４１を介して、チャネル１３１と電気的に接続されている。第１トランジスタ１３は、トップゲートプレーナ型薄膜トランジスタである。
【００３３】
第２トランジスタ１４は、酸化物半導体層１４１をチャネルとしている。以下、酸化物半導体層１４１をチャネル１４１、第２チャネル半導体層とも呼ぶ。ゲート１４２は第２金属層１１５から成る。すなわち、チャネル１４１と対向する第２金属層１１５の一部分がゲート１４２である。第２トランジスタ１４のソース１４３及びドレイン１４４は、第１金属層１１３から成る。第２トランジスタ１４は、トップゲートスタガ型薄膜トランジスタである。上位概念で捉えれば、第２トランジスタ１４は、トップゲート型薄膜トランジスタであるとも言える。
【００３４】
第１トランジスタ１３のドレイン１３４と、第２トランジスタ１４のゲート１４２は、同じ第２金属層１１５から成る。ドレイン１３４とゲート１４２は物理的に一体化している。ドレイン１３４とゲート１４２は導通している。当該一体化した第２金属層１１５の一部分は、走査線ＳＬ方向に長い鈎状をなしている。信号線ＤＬ方向は、ゲート１４２の含む部分がもっと長くなっている。ドレイン１３４を含む部分が、次に、信号線ＤＬ方向に長くなっている。
【００３５】
第２トランジスタ１４のソース１４３として機能する第１金属層１１３の一部分は、信号線ＤＬの配線方向に広がっている。第１トランジスタ１３のドレイン１３４と第２トランジスタ１４のゲート１４２とを接続している第２金属層１１５の一部分は、第１金属層１１３の一部と第２ゲート絶縁層１１４を間にして対向している。第２ゲート絶縁層１１４を間にして、第１金属層１１３と第２金属層１１５との対向部分は、保持容量素子１５として機能する。また、第２トランジスタ１４のソース１４３の一部には、コンタクトホール１２１が設けられている。コンタクトホール１２１は、有機ＥＬ素子１２のアノードとソース１４３とを電気的に接続するためのものである。
【００３６】
第１トランジスタ１３のゲート１３２を制御する走査線ＳＬは、第１金属層１１３の一部である。ゲート１３２と走査線ＳＬとは物理的に一体化している。ゲート１３２と走査線ＳＬとは導通している。なお、走査線ＳＬは、スキャン線とも言う。
【００３７】
信号線ＤＬは第２金属層１１５からなる。信号線ＤＬと第１トランジスタ１３のソース１３３は物理的に一体化している。信号線ＤＬとソース１３３とは導通している。なお、信号線ＤＬは、データ線とも言う。
【００３８】
電源線ＶＬは第２金属層１１５からなる。電源線ＶＬと第２トランジスタ１４のドレイン１４４とはコンタクトホール１４４１を介して接続されている。
【００３９】
次に、半導体装置１１０の製造手順を説明する。図５は半導体装置１１０の製造手順を示すフローチャートである。図６及び図７は半導体装置１１０の製造手順を断面図で表したものである。図６及び図７の断面は、図４と同様な断面である。第１トランジスタ１３を形成するためのＬＴＰＳプロセスと、第２トランジスタ１４を形成するための酸化物半導体プロセスは同時かつ並行に行われる。図５において、横並びになっているプロセスは同時に行われることを示している。図６は図５に示した各ステップ実行後の状態を示している。図５に示した一部の手順実行後の形態については、図６及び図７での記載を省略している。
【００４０】
まず、絶縁性基板１１１を準備する。絶縁性基板１１１上に多結晶シリコン層１３１が形成される（ステップＳ１）。ステップＳ１では、絶縁性基板１１１に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によってａ−Ｓｉが堆積される。ａ−Ｓｉに対して、ＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）により結晶化して、多結晶シリコンが形成される（いわゆるＬＴＰＳ工程）。その後、フォレジスト工程、エッチング工程を含むＩｓｌａｎｄ工程を行われる。これらの工程により、所定の表面積を持つ島状の多結晶シリコン層１３１が完成する。図６Ａの状態となる。
【００４１】
絶縁性基板１１１及び多結晶シリコン層１３１の上に、第１ゲート絶縁層１１２が形成される（ステップＳ２）。図６Ｂの状態となる。第１ゲート絶縁層１１２の上に、第１トランジスタ１３のゲート１３２、第２トランジスタ１４のソース１４３、ドレイン１４４が形成される（ステップＳ３）。ステップＳ３では、スパッタリング法などにより、第１金属層１１３を成膜する。第１金属層１１３は、モリブデン（Ｍｏ）や、モリブデンの合金であるモリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）などからなる。その後、フォトレジスト工程により、島状のゲート１３２、ソース１４３、ドレイン１４４が形成される。図６Ｃの状態となる。
【００４２】
多結晶シリコン層１３１に対して、不純物の注入を行う（ステップＳ４）。ステップＳ４では、ゲート１３２をマスクとして、多結晶シリコン層１３１に対して不純物ドーピングが行われる。続いて、多結晶シリコン層１３１の活性化が行われる（ステップＳ５）。ステップＳ５では、活性化のために多結晶シリコン層１３１が加熱される。加熱は例えば、電気炉で行われる。また、加熱はエキシマレーザを用いたアニール工程でもよい。加熱の温度は、絶縁性基板１１１が変形しないような温度とする。加熱の温度は、例えば、３００℃以上６００℃以下の範囲を選択する。
【００４３】
次に、多結晶シリコン層１３１の水素化が行われる（ステップＳ６）。例えば、ステップＳ６では、例えば、プラズマ水素化を行われる（水素化工程）。すなわち、水素を含んだガスを流して真空ポンプを用いて１Ｔｏｒｒ以下に減圧した容器の中で高周波放電などによって水素プラズマを発生させ、その中で多結晶シリコン層１３１は加熱処理される。
【００４４】
続いて、酸化物半導体層１４１が形成される（ステップＳ７）。ステップＳ７では、酸化物半導体が成膜される。成膜した酸化物半導体膜に対して、Ｉｓｌａｎｄ工程が行われる。酸化物半導体は、例えば、Ｉｎｄｉｕｍ：インジウム、Ｇａｌｌｉｕｍ：ガリウム、Ｚｉｎｃ：亜鉛、Ｏｘｉｄｅ：酸素などの化合物であるＩＧＺＯである。Ｉｎ（インジウム）−Ｓｎ（錫）−Ｚｎ（亜鉛）−Ｏ（酸素）からなる酸化物半導体を採用してもよい。図６Ｄの状態となる。酸化物半導体層１４１の一部は、走査線方向の一端部がソース１４３の上に形成される。走査線方向の他端部がドレイン１４４の上に形成される。一端部と他端部との間は、第１ゲート絶縁層１１２の上に形成される。酸化物半導体層１４１は、ソース１４３とドレイン１４４とを橋渡ししているように形成される。
【００４５】
次に、第２ゲート絶縁層１１４が形成される（ステップＳ８）。図７Ａの状態となる。第２ゲート絶縁層１１４の一部は、ゲート１３２、ソース１４３、ドレイン１４４、酸化物半導体層１４１の上に作成される。他の部分は、第１ゲート絶縁層１１２の上に形成される。多結晶シリコン層１３１へのコンタクトホール１３３１、１３４１、ドレイン１４４へのコンタクトホール１４４１が形成される（ステップＳ９）。ステップＳ９においては、レジスト膜を塗布した後、露光装置によるパターンニングが行われたあと、必要な場所にのみレジスト膜を残す処理を行う。その後、ドライエッチングによってエッチングが行われ、コンタクトホールが形成される。この時、膜の化学的組成によって、エッチングの程度が異なるので、例えば、コンタクトホール１３３１、１３４１が形成される部分においては、第１ゲート絶縁層１１２と第２ゲート絶縁層１１４を貫通させる必要がある。特に、第１ゲート絶縁層１１２と第２ゲート絶縁層１１４の材料が異なる場合、エッチングの進行具合の違いのため、壁面の角度が異なることがある。なお、コンタクトホール１３３１、１３４１は第２ゲート絶縁層１１４の上面から、多結晶シリコン層１３１の上面に至る穴である。コンタクトホール１４４１は、第２ゲート絶縁層１１４の上面から、ドレイン１４４の上面に至る穴である。
【００４６】
第１トランジスタ１３のソース１３３、ドレイン１３４、第２トランジスタ１４のゲート１４２が形成される（ステップＳ１０）。ステップＳ１０では、スパッタリング法などにより、第２金属層１１５が成膜される。第２金属層１１５は、モリブデン（Ｍｏ）や、モリブデンの合金であるモリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）などからなる。その後、フォトレジスト工程により、ソース１３３、ドレイン１３４、ゲート１４２が形成される。図７Ｂの状態となる。ソース１３３の一部は、コンタクトホール１３３１を介して、多結晶シリコン層１３１と接続される。ドレイン１３４の一部は、コンタクトホール１３４１を介して、多結晶シリコン層１３１と接続される。
【００４７】
上述したように、走査線ＳＬは第１金属層１１３の一部であるから、走査線ＳＬはステップＳ３において形成される。すなわち、走査線（スキャン線）ＳＬを形成する工程は、第１金属層１１３を形成する工程と同一であると言える。また、信号線ＤＬ、電源線ＶＬは第２金属層１１５の一部であるから、信号線ＤＬ、電源線ＶＬはステップＳ１０において形成される。すなわち、信号線（データ線）ＤＬを形成する工程及び電源線ＶＬを形成する工程は、第２金属層１１５を形成する工程と同一であると言える。電源線ＶＬの一部は、コンタクトホール１４４１を介して、ドレイン１４４と接続される。
【００４８】
本実施の形態は、以下の様な効果を奏する。第１トランジスタ１３が形成される工程に含まれる水素化工程（ステップＳ６）の後に、第２トランジスタ１４のチャネルとなる酸化物半導体層１４１が形成される（ステップＳ７）。酸化物半導体層１４１が水素プラズマに曝されることを低減できる。酸化物半導体層１４１が水素プラズマに曝されると、酸化物半導体層１４１に含まれる酸素が水素と反応する。そして、酸化物半導体層１４１に含まれる酸素量が減る。すると、酸化物半導体層１４１の電気抵抗が下がり、第２トランジスタ１４がノーマリオン特性となる。しかし、本実施の形態では、酸化物半導体層１４１が水素プラズマに曝される可能性を低減し、酸化物半導体層１４１の特性劣化を抑制する。その結果、第２トランジスタ１４がノーマリオン特性となることを抑制することが可能となる。
【００４９】
第２トランジスタ１４をトップゲートスタガ型としている。第１トランジスタ１３のソース１３３又はドレイン１３４と第２トランジスタ１４のゲート１４２を接続するためのコンタクトホールが不要となる。そのため、半導体装置１１０を形成するために必要な平面積を抑制することが可能となる。その結果、画素内に集積できる薄膜トランジスタ数の数を増やすことが可能となる。論理的に同じ構成の画素回路をよりコンパクトに実現できるので、精細度を向上させることが可能となる。さらにまた、透明パネルにおける開口率を向上させることが可能となる。
【００５０】
また、半導体装置１１０は、第１金属層１１３、第２金属層１１５を含む、２層メタル構造であるので、プロセス数が少なくなり、製造コストを抑制可能となる。
【００５１】
実施の形態２
本実施の形態では、第１ゲート絶縁層１１２又は酸化物半導体層１４１の界面付近に水素濃度が局所的に高い領域を形成した構成について説明する。
【００５２】
図８及び図９は実施の形態２に係る半導体装置１１０の製造手順を断面図で表したものである。実施の形態１と同様に、絶縁性基板１１１の上に多結晶シリコン層１３１が形成され（図８Ａ）、その後、絶縁性基板１１１及び多結晶シリコン層１３１の上に第１ゲート絶縁層１１２が形成される（図８Ｂ）。実施の形態２では、第１ゲート絶縁層１１２をＳｉＯx とした。
【００５３】
次いで、第１ゲート絶縁層１１２の上に、第１トランジスタ１３のゲート１３２、及び第２トランジスタ１４のソース１４３、ドレイン１４４が形成され、前述のステップＳ４及びＳ５の工程を経た後、水素化工程が実施される（図８Ｃ）。この水素化工程では、プロセス温度３９０℃、水素ガス圧力４００Ｐａ、ＲＦ電力密度１．３Ｗ／ｃｍ2 の水素プラズマが使用され、水素プラズマを照射する時間（水素化処理時間）を１５分又は３０分とした。
【００５４】
水素化工程の後に、酸化物半導体層１４１として、ＩＧＺＯをスパッタし、パターンニングを行うことにより、ＩＧＺＯ層を形成した。本実施の形態では、酸化物半導体層１４１としてＩＧＺＯをスパッタ法により７０ｎｍの膜厚に成膜した。その後、大気圧において、１時間、４００℃のアニールを行う。図８Ｄに示すように、ゲート１３２、ソース１４３、ドレイン１４４、及びこれらと同層が存在しない面では、第１ゲート絶縁層１１２又は酸化物半導体層１４１の界面付近に水素濃度が高い領域が形成された。なお、ゲート１３２、ソース１４３、ドレイン１４４、及びこれらと同層は、水素プラズマを透過しにくいことがこのような層構造を生じる原因と推定される。
【００５５】
水素濃度が高い領域は、高水素濃度第１ゲート絶縁層２１１と高水素濃度酸化物半導体層２１２とにより構成される。ここで、高水素濃度第１ゲート絶縁層２１１は、第１ゲート絶縁層１１２内において酸化物半導体層１４１との界面付近に形成され、水素濃度が極大（局所的に最大）となる領域（層）を表す。また、高水素濃度酸化物半導体層２１２は、酸化物半導体層１４１内において第１ゲート絶縁層１１２との界面付近に形成され、水素濃度が極大となる領域（層）を表す。
【００５６】
なお、水素濃度が高い領域は、第１ゲート絶縁層１１２の材料、酸化物半導体層１４１の材料、水素化処理の条件によって、高水素濃度第１ゲート絶縁層２１１又は高水素濃度酸化物半導体層２１２の何れか一方で構成されてもよい。
【００５７】
次いで、実施の形態１と同様の手順にて、第２ゲート絶縁層１１４が形成され（図９Ａ）、第１トランジスタ１３のソース１３３、ドレイン１３４、第２トランジスタ１４のゲート１４２等が形成される（図９Ｂ）。
【００５８】
発明者らは、詳細な水素濃度の分布を明らかにするため、水素化工程後の酸化物半導体層１４１の表面から第１ゲート絶縁層１１２へ向けた深さ方向の水素濃度分布をＳＩＭＳ法（Secondary Ion Mass Spectrometry法，二次イオン質量分析法）により測定した。測定に用いたＳＩＭＳ分析装置はＰＨＩ社製ＡＤＥＰＴ１０１０である。分析には、３ｋｅＶに加速させたＣｓイオン（Ｃｓ+ ）によるイオンビームを用いた。
【００５９】
図１０は、ＳＩＭＳ分析による深さ方向の元素濃度の分析結果を示すグラフである。図１０Ａは比較例として示す水素プラズマ処理時間がゼロのサンプルの分析結果である。図１０Ｂは水素プラズマ処理時間が１５分のサンプル、図１０Ｃは水素プラズマ処理時間が３０分のサンプルである。グラフの横軸は、表面の深さ方向の距離であり、左側縦軸は水素濃度、右側縦軸はＳｉ及びＩｎＯのカウント数である。なお、Ｓｉのカウント数及びＩｎＯのカウント数の分布を見れば、ＩＧＺＯ層及びＳｉＯx 層の界面を判別することが可能である。すなわち、Ｓｉのカウント数とＩｎＯのカウント数とが交差する付近の深さにおいて、ＩＧＺＯ層及びＳｉＯx 層の界面が存在すると推定できる。なお、表面付近では、水素、Ｓｉ、ＩｎＯの何れもが高い値を示している。これは測定時における汚染の影響と考えられるので、以下の考察から除外する。
【００６０】
水素化処理を行った図１０Ｂ及び図１０Ｃにおいて、水素濃度が１×１０21ｃｍ-3以上となり、著しく水素濃度が高い１つのピークを有している。また、このピークは４０ｎｍを超える厚さに分布していることが明らかとなった。ピーク値は、ＩＧＺＯ層やＳｉＯx 層における層内の典型的な水素濃度の値（１×１０20ｃｍ-3〜２×１０20ｃｍ-3）よりも１０倍以上高い値である。
【００６１】
また、この水素濃度のピークは、Ｓｉのカウント数とＩｎＯのカウント数とが交差する付近の深さと一致している。したがって、高水素濃度酸化物半導体層２１２（ＩＧＺＯ層）と高水素濃度第１ゲート絶縁層２１１（ＳｉＯx 層）との界面付近の水素濃度が高い。また、水素濃度の深さ方向分布のピークは、最大値を中心に４０nmを程度の厚さに分布していることが明らかとなった。
【００６２】
一方、水素化処理を行っていない図１０Ａでは、酸化物半導体層（ＩＧＺＯ層）と第１ゲート絶縁層（ＳｉＯx 層）との界面付近に水素濃度のピークは存在しないので、高水素濃度第１ゲート絶縁層２１１も高水素濃度酸化物半導体層２１２も存在していない。
【００６３】
また、これらのサンプルにおける酸化物半導体層（高水素濃度酸化物半導体層を含む）のシート抵抗を測定した結果、水素化処理を行っていないサンプルでは１．９０×１０8 Ω／ｓｑ、１５分間の水素化処理を行ったサンプルでは８．０９×１０7 Ω／ｓｑ、３０分間の水素化処理を行ったサンプルでは３．３３×１０6 Ω／ｓｑとなった。これらの結果から、水素化処理時間が増加するとシート抵抗値が減少する変化が見られることが分かった。
【００６４】
酸化物半導体層のシート抵抗値の低下は、以下の理由が考えられる。高水素濃度酸化物半導体層２１２では、水素の還元作用によりに酸素欠損が形成される。その結果、高水素濃度酸化物半導体層２１２にキャリアが発生し、シート抵抗値が低下すると推定される。したがって、水素濃度に依存してシート抵抗値が変化すると考えられる。
【００６５】
図１１は、図１０Ａ〜図１０Ｃの処理条件で作成したＩＧＺＯ−ＴＦＴのＩｄ−Ｖｇ特性の測定結果を示すグラフである。横軸はゲート電圧Ｖｇ（Ｖ）であり、縦軸はドレイン電流Ｉｄ（Ａ）である。参照符号（ａ）〜（ｃ）で示すグラフは、それぞれ図１０Ａ〜図１０の処理条件で作成したＩＧＺＯ−ＴＦＴのＩｄ−Ｖｇ特性を示している。参照符号（ａ）及び（ｂ）のグラフでは、ゲート電圧Ｖｇを徐々に増加させると、約−１．５Ｖ付近においてドレイン電流Ｉｄが増加し始め、トランジスタがＯＮ状態となることが分かる。一方、参照符号（ｃ）のグラフでは、ゲート電圧Ｖｇが約−３．５Ｖ付近においてＯＮ状態となることが分かる。
【００６６】
参照符号（ｃ）のグラフにより示される特性は、主に高水素濃度酸化物半導体層における過剰キャリアの発生に起因していると推測される。このような特性を有するトランジスタをスイッチ素子として用いた場合、ゲート電圧が０Ｖのときのドレイン電流値が高過ぎて十分なトランジスタのオン／オフ比を確保することができない。そのため、参照符号（ｃ）で示す特性を有するようなトランジスタは、スイッチ素子として使用することが困難である。
【００６７】
更に追加して行った実験から、以下の知見が得られた。ＳＩＭＳ測定によって観察された深さ方向の水素濃度分布において、水素濃度ピーク値が１×１０22ｃｍ-3以上であると、トランジスタがオンし始めるゲート電圧Ｖｇが−１０Ｖ以下となり、スイッチ素子として使用することができなかった。
【００６８】
なお、本条件では、第１トランジスタである多結晶シリコン（ＬＴＰＳ）ＴＦＴを良好に動作させるために、水素化処理時間は１５分以上が必要であった。水素化処理時間ゼロである第１トランジスタ（図１０Ａ）は不良であったが、図１０Ｂ及び図１０Ｃで示す第１トランジスタのＴＦＴ特性は良好であった。
【００６９】
したがって、第１トランジスタである多結晶シリコン薄膜トランジスタと第２トランジスタであるＩＧＺＯ−ＴＦＴとをスイッチ素子として用いるためには、ＳｉＯx 層及びＩＧＺＯ層の界面付近の水素濃度のピーク値は、１×１０21ｃｍ-3以上、１×１０22ｃｍ-3未満であることが望ましい。ベースとなる水素濃度を一定（１×１０20ｃｍ-3）として換算すれば、水素濃度のピーク値は１０倍以上、１００倍未満であることが望ましい。
【００７０】
更に好ましくは、ＳｉＯx 層及びＩＧＺＯ層の界面付近の水素濃度のピーク値は、１×１０21ｃｍ-3以上、８×１０21ｃｍ-3未満であることが望ましい。ベースとなる水素濃度を一定（１×１０20ｃｍ-3）として換算すれば、水素濃度のピーク値は１０倍以上、８０倍未満であることが望ましい。水素濃度のピーク値が前述の条件であれば、第１トランジスタのＴＦＴ特性と第２トランジスタのＴＦＴ特性とを何れも良好とすることが可能であった。
【００７１】
実施の形態３
本実施の形態は、第１ゲート絶縁層１１２と第２ゲート絶縁層１１４との間に層間絶縁層を設ける構成に関する。図１２は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図１３は、図１２におけるＸＩＩＩ−ＸＩＩＩ断面線による断面図である。図１２及び図１３において、図３、図４に示した実施の形態１の構成と同様なものは同じ符号を付し、説明を省略する。
【００７２】
本実施の形態では、図１３に示すように、第１ゲート絶縁層１１２、第１金属層１１３の上に、層間絶縁層１１６が形成されている。層間絶縁層１１６の上に、第２ゲート絶縁層１１４が形成されている。さらに、第２ゲート絶縁層１１４の上に、第２金属層１１５が形成されている。第２トランジスタ１４の酸化物半導体層１４１は、層間絶縁層１１６の上に形成されている。酸化物半導体層１４１とソース１４３とは、コンタクトホール１４１１を介して、電気的に接続されている。酸化物半導体層１４１とドレイン１４４とは、コンタクトホール１４４１を介して、電気的に接続されている。本実施の形態において、第２トランジスタ１４は、トップゲートスタガ型薄膜トランジスタである。
【００７３】
次に、半導体装置１１０の製造手順を説明する。図１４は半導体装置１１０の製造手順を示すフローチャートである。図１５及び図１６は半導体装置１１０の製造手順を断面図で表したものである。図１５及び図１６の断面は、図１３と同様な断面である。図１４において、図５と同様な工程については、同じステップ番号を付し、説明を省略する。図１５及び図１６についても、図６及び図７と同様な内容については、説明を省略する。
【００７４】
本実施の形態では、第１トランジスタ１３が備える多結晶シリコン層１３１を水素化（ステップＳ６）した後、層間絶縁層１１６を形成する（ステップＳ１１）。図１５Ｄの状態になる。
【００７５】
続いて、コンタクトホール１４１１、１４１２を形成する（ステップＳ１２）。コンタクトホール１４１１は層間絶縁層１１６の上面から、ソース１４３の上面に至る穴である。コンタクトホール１４１２は層間絶縁層１１６の上面から、ドレイン１４４の上面に至る穴である。酸化物半導体層１４１を形成する（ステップＳ７）。図１６Ａの状態となる。酸化物半導体層１４１の一部は、コンタクトホール１４１１を介して、ソース１４３と接続する。酸化物半導体層１４１の一部は、コンタクトホール１４１２を介して、ドレイン１４４と接続する。第２ゲート絶縁層１１４を形成する（ステップＳ８）。図１６Ｂの状態となる。ステップＳ９、Ｓ１０が実行され、図１６Ｃの状態となる。
【００７６】
本実施の形態は、実施の形態１の奏する効果に加えて、次の効果を奏する。多結晶シリコン層１３１の水素化（ステップＳ６）の後に、層間絶縁層１１６を形成する（ステップＳ１１）。水素化に用いた水素が、ソース１４３、ドレイン１４４の表面に付着するなど残存していたとしても、層間絶縁層１１６により、酸化物半導体層１４１とは遮断される。よって、酸化物半導体層１４１の特性劣化を抑制することが可能となる。
【００７７】
また、本実施の形態では、ソース１４３、ドレイン１４４を形成する第１金属層１１３に直接、酸化物半導体を成膜し、選択エッチングにより、酸化物半導体層１４１を形成する必要がない。選択エッチングでは、エッチング液により、第１金属層１１３の特性が劣化してしまうおそれがある。しかし、本実施の形態では、選択エッチングは不要であるので、第１金属層１１３の特性劣化を抑制することが可能となる。
【００７８】
実施の形態４
図１７は、半導体装置１１０の断面図である。図１７は図４と同様な断面である。本実施の形態では、第２トランジスタ１４の酸化物半導体層１４１の上面に、絶縁膜１４５を形成する構成である。絶縁膜１４５はＳｉＯx （酸化ケイ素）により形成する。絶縁膜１４５は、酸化物半導体層１４１を形成後（ステップＳ７の後）、第２ゲート絶縁層１１４形成前（ステップＳ８の前）に形成する。
【００７９】
本実施の形態は、実施の形態１の奏する効果に加えて、次の効果を奏する。酸化物半導体層１４１の上面に絶縁膜１４５を形成する。それによって、後の工程で、酸化物半導体層１４１の特性が劣化してしまうことを抑制することが可能となる。
【００８０】
実施の形態５
図１８は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図１９は、図１８におけるＸＩＸ−ＸＩＸ断面線による断面図である。図１８、図１９において、上述の実施の形態１等と同様な構成については、同じ符号を付し、説明を省略する。
【００８１】
本実施の形態は、２層メタル構成である実施の形態１を、３層メタル構成としたものである。実施の形態１では、第１トランジスタ１３のゲート１３２と、第２トランジスタ１４のソース１４３、ドレイン１４４とを同じ金属層で構成していた。本実施の形態では、ゲート１３２と、ソース１４３及びドレイン１４４とは、別の金属層で構成している。
【００８２】
図２０は、半導体装置１１０の製造手順を示すフローチャートである。図２０において、図５、図１４と同様な工程は、同じ符号を付し、詳細な説明を省略する。本実施の形態では、ステップＳ３で、第１トランジスタ１３のゲート１３２を形成する際に、第２トランジスタ１４に関する工程は行わない。本実施の形態では、層間絶縁層１１６を形成した後（ステップＳ１１の後）に、第２トランジスタ１４のソース１４３、ドレイン１４４を形成する（ステップＳ３−１）。その後、ステップＳ７からＳ１０を行う。図２０に示したように、本実施の形態において、ゲート１３２は第１ゲート絶縁層１１２と層間絶縁層１１６との間に形成される。ソース１４３、ドレイン１４４は、層間絶縁層１１６の上に形成される。
【００８３】
本実施の形態は、実施の形態１が奏する効果に加え、以下の効果を奏する。３層メタル構成としたことにより、第１トランジスタ１３のゲート１３２の水素化（ステップＳ６）の後に、層間絶縁層１１６を形成する。層間絶縁層１１６の上に、酸化物半導体層１４１を作成する。それにより、第１ゲート絶縁層１１２の表面に水素が付着していても、層間絶縁層１１６により、酸化物半導体層１４１に水素が触れることはない。それにより、酸化物半導体層１４１の特性劣化を抑制することが可能となる。
【００８４】
実施の形態６
実施の形態６は、実施の形態５を基本とした具体例である。本実施の形態において、第１ゲート絶縁層１１２及び層間絶縁層１１６をＳｉＯx とした。図２０の水素化工程（ステップＳ６）の具体的なプロセス条件は、プロセス温度３９０℃、水素ガス圧力４００Ｐａ、ＲＦ電力密度１．３Ｗ／ｃｍ2 の水素プラズマとし、水素化処理時間は１５分とした。
【００８５】
図２１は、実施の形態６に係る半導体装置１１０の構成例を示す断面図である。図２１に示すように、水素濃度が局所的に高い第１ゲート絶縁層界面領域が高水素濃度第１ゲート絶縁層２１３として形成されている。
【００８６】
この高水素濃度第１ゲート絶縁層２１３における水素濃度や構造については、以下の実験及び分析により具体的に明らかとなった。実験では、絶縁性基板１１１の上に第１ゲート絶縁層１１２としてＳｉＯx 膜を成膜した後、ゲート１３２を形成し、不純物注入、活性化工程を行った。その後、水素化工程を施した。次に、純粋で洗浄した後、プラズマＣＶＤ法にて基板温度２００℃で層間絶縁層１１６としてＳｉＯx を２００ｎｍの膜厚で成膜した。
【００８７】
なお、高水素濃度第１ゲート絶縁層２１３は、ゲート１３２及びゲート１３２と同層が存在しない領域で観察された。
【００８８】
このようにして作成されたサンプルを用い、ＳｉＯx で作成された層間絶縁層１１６の表面からＳｉＯx で作成された第１ゲート絶縁層１１２の内部へ向けた深さ方向の水素濃度分布をＳＩＭＳ法により測定した結果、第１ゲート絶縁層１１２及び層間絶縁層１１６の界面領域に、局所的に水素濃度が高い領域が存在していることが明らかとなった。
【００８９】
この領域における水素濃度のピーク値は１×１０21ｃｍ-3以上であり、第１ゲート絶縁層１１２（ＳｉＯx ）や層間絶縁層１１６（ＳｉＯx ）における層内の典型的な水素濃度（１×１０20ｃｍ-3〜２×１０20ｃｍ-3）よりも１０倍以上高い値であることが明らかになった。
【００９０】
本実施の形態であれば、第２トランジスタ１４は水素濃度の影響を受けず、良好な動作が可能となった。
【００９１】
実施の形態７
実施の形態７では、図２０に示す製造手順においてステップＳ６の水素化工程と、ステップＳ１１の層間絶縁層１１６を形成する工程とを入れ替えた形態について説明する。
【００９２】
図２２は、実施の形態７に係る半導体装置１１０の構成例を示す断面図である。図２２に示すように、酸化物半導体からなる第２トランジスタ１４は実施の形態２と類似した層構造を有する。水素濃度が高い領域は、層間絶縁層１１６と第２ゲート絶縁層１１４との界面に存在する。第２トランジスタ１４のソース１４３及びドレイン１４４の形成（Ｓ３−１）の後、酸化物半導体層１４１としてＩＧＺＯを形成し、その後４００℃で１時間のアニールを大気圧で行った。
【００９３】
その結果、水素濃度が局所的に高い層間絶縁層領域である高水素濃度層間絶縁層２１５と、水素濃度が局所的に高い酸化物半導体領域である高水素濃度酸化物半導体層２１６とが形成された。
【００９４】
このサンプルの、酸化物半導体層と層間絶縁層の接する部分のＳＩＭＳ分析を行った。その結果、ＩＧＺＯ表面からＳｉＯx 膜内部へ向けた深さ方向の水素濃度分布は、酸化物半導体層１４１と層間絶縁層１１６との界面領域に高い水素濃度のピークを持ち、そのピークの水素濃度が、層間絶縁層及び酸化物半導体層の膜中領域における典型的な水素濃度と比較して１０倍以上であることが分かった。
【００９５】
また、層間絶縁層１１６と酸化物半導体層１４１との界面領域、または第１ゲート絶縁層１１２と層間絶縁層１１６との界面領域におけるピーク水素濃度が、１×１０22ｃｍ-3未満であれば、酸化物半導体ＴＦＴをスイッチ素子として用いることができることが明らかになった。
【００９６】
実施の形態８
図２３は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図２４は、図２３におけるＸＸＩＶ−ＸＸＩＶ断面線による断面図である。半導体装置１１０は、絶縁性基板１１１、多結晶シリコン層１３１、第１ゲート絶縁層１１２、第１金属層１１３、層間絶縁層１１６、酸化物半導体層１４１、第３金属層１１７、第２ゲート絶縁層１１４、第２金属層１１５を含む。
【００９７】
半導体装置１１０は、絶縁性基板１１１を最下層とした場合、各層は上記記載順積層されている。すなわち、絶縁性基板１１１上に多結晶シリコン層１３１が形成されている。多結晶シリコン層１３１上には層間絶縁層１１６が形成されている。層間絶縁層１１６上に、酸化物半導体層１４１が形成されている。酸化物半導体層１４１上に、第３金属層１１７が積層されている。第３金属層１１７上に第２ゲート絶縁層１１４が積層されている。第２ゲート絶縁層１１４上には第２金属層１１５が積層されている。各層に用いる材料は、実施の形態１と同様であるから、説明を省略する。
【００９８】
半導体装置１１０は、第１トランジスタ１３、第２トランジスタ１４が構成されている。第１トランジスタ１３は、多結晶シリコン層１３１をチャネルとしている。ゲート１３２は、第１金属層１１３から成る。すなわち、チャネル１３１と対向する第１金属層１１３の一部分が、第１トランジスタ１３のゲート１３２である。第１トランジスタ１３のソース１３３及びドレイン１３４は、第２金属層１１５から成る。すなわち、ソース１３３は、第２金属層１１５の一部分である。ソース１３３は、コンタクトホール１３３１を介して、チャネル１３１と電気的に接続されている。同様に、ドレイン１３４は、第２金属層１１５の一部分である。ドレイン１３４は、コンタクトホール１３４１を介して、チャネル１３１と電気的に接続されている。第１トランジスタ１３は、トップゲートプレーナ型薄膜トランジスタである。
【００９９】
第２トランジスタ１４は、酸化物半導体層１４１をチャネルとしている。ゲート１４２は第２金属層１１５から成る。すなわち、チャネル１４１と対向する第２金属層１１５の一部分がゲート１４２である。第２トランジスタ１４のソース１４３及びドレイン１４４は、第３金属層１１７から成る。第２トランジスタ１４は、トップゲートプレーナ型薄膜トランジスタである。
【０１００】
第１トランジスタ１３のドレイン１３４と、第２トランジスタ１４のゲート１４２は、同じ第２金属層１１５から成る。ドレイン１３４とゲート１４２は物理的に一体化している。ドレイン１３４とゲート１４２は導通している。
【０１０１】
第２トランジスタ１４のソース１４３として機能する第３金属層１１７の一部分は、信号線ＤＬの配線方向に広がっている。第１トランジスタ１３のドレイン１３４と第２トランジスタ１４のゲート１４２とを接続している第２金属層１１５の一部分は、第３金属層１１７の一部と第２ゲート絶縁層１１４を間にして対向している。第２ゲート絶縁層１１４を間にして、第３金属層１１７と第２金属層１１５との対向部分は、保持容量素子１５として機能する。また、第２トランジスタ１４のソース１４３の一部には、コンタクトホール１２１が設けられている。コンタクトホール１２１は、有機ＥＬ素子１２のアノードとソース１４３とを電気的に接続するためのものである。
【０１０２】
信号線ＤＬは第２金属層１１５からなる。信号線ＤＬと第１トランジスタ１３のソース１３３は物理的に一体化している。信号線ＤＬとソース１３３とは導通している。
【０１０３】
電源線ＶＬは第２金属層１１５からなる。電源線ＶＬと第２トランジスタ１４のドレイン１４４とはコンタクトホール１４４１を介して接続されている。
【０１０４】
次に、半導体装置１１０の製造手順を説明する。図２５は半導体装置１１０の製造手順を示すフローチャートである。図２６から図２８は半導体装置１１０の製造手順を断面図で表したものである。図２６から図２８の断面は、図２４と同様な断面である。第１トランジスタ１３を形成するためのＬＴＰＳプロセスと第２トランジスタ１４を形成するための酸化物半導体プロセスは同時並行で行われる。図２５において、横並びになっているプロセスは同時に行われることを示している。図２６から図２８は図２５に示した各ステップ実行後の状態を示している。図２５に示した一部の手順実行後の形態については、図２６から図２９での記載を省略している。図２５に示す各ステップの詳細は、実施の形態１と同様であるので、詳しい説明を省略する。
【０１０５】
まず、絶縁性基板１１１を準備する。絶縁性基板１１１上に多結晶シリコン層１３１を形成する（ステップＳ２１）。ステップＳ２１より、所定の表面積を持つ島状の多結晶シリコン層１３１が完成する。図２６Ａの状態となる。
【０１０６】
絶縁性基板１１１及び多結晶シリコン層１３１の上に、第１ゲート絶縁層１１２を形成する（ステップＳ２２）。図２６Ｂの状態となる。
【０１０７】
第１ゲート絶縁層１１２の上に、第１トランジスタ１３のゲート１３２を形成する（ステップＳ２３）。図２６Ｃの状態となる。
【０１０８】
多結晶シリコン層１３１に対して、不純物の注入を行う（ステップＳ２４）。多結晶シリコン層１３１の活性化を行う（ステップＳ２５）。多結晶シリコン層１３１の水素化を行う（ステップＳ２６）。層間絶縁層１１６を形成する（ステップＳ２７）。図２６Ｄの状態となる。
【０１０９】
酸化物半導体層１４１を形成する（ステップＳ２８）。図２７Ａの状態となる。第２トランジスタ１４のソース１４３、ドレイン１４４を形成する（ステップＳ２９）。図２７Ｂの状態となる。層間絶縁層１１６の上にチャネル１４１が形成される。チャネル１４１の一部を覆うようにして、層間絶縁層１１６の上にソース１４３、ドレイン１４４が形成される。
【０１１０】
第２ゲート絶縁層１１４を形成する（ステップＳ３０）。図２８Ａの状態となる。多結晶シリコン層１３１へのコンタクトホール１３３１、１３４１、ドレイン１４４へのコンタクトホール１４４１を形成する（ステップＳ３１）。  第１トランジスタ１３のソース１３３、ドレイン１３４、第２トランジスタ１４のゲート１４２を形成する（ステップＳ３２）。図２８Ｂの状態となる。
【０１１１】
上述したように、走査線ＳＬは第１金属層１１３の一部であるから、ステップＳ２３において形成する。また、信号線ＤＬ、電源線ＶＬは第２金属層１１５の一部であるから、ステップＳ３２において形成する。
【０１１２】
本実施の形態８においても、実施の形態６と同様な構造が得られることが明らかとなった。
すなわち、ステップＳ６の水素化工程により、ＳｉＯx で作成された第１ゲート絶縁層１１２とＳｉＯx で作成された層間絶縁層１１６の界面付近に局所的に水素濃度が高い領域が形成されることが分かった。この局所領域の水素濃度ピーク値は１×１０21ｃｍ-3以上であった。これはゲート絶縁層１１２や層間絶縁層１１６内の典型的な水素濃度（１×１０20ｃｍ-3〜２×１０20ｃｍ-3）よりも１０倍以上高い値であった。
【０１１３】
本実施の形態は、以下の様な効果を奏する。第１トランジスタ１３を形成する工程に含まれる水素化工程（ステップＳ２６）の後に、第２トランジスタ１４のチャネルとなる酸化物半導体層１４１を形成する（ステップＳ２８）。実施の形態１と同様に、酸化物半導体層１４１が水素プラズマに曝される可能性を低減できるので、第２トランジスタ１４がノーマリオン特性となることを抑制することが可能となる。
【０１１４】
第２トランジスタ１４をトップゲートプレーナ型としている。第１トランジスタ１３のソース１３３又はドレイン１３４と第２トランジスタ１４のゲート１４２を接続するためのコンタクトホールが不要となる。そのため、半導体装置１１０を形成するために必要な平面積を抑制することが可能となる。その結果、画素内に集積できる薄膜トランジスタ数の数を増やすことが可能となる。論理的に同じ構成の画素回路をよりコンパクトに実現できるので、精細度を向上させることが可能となる。さらにまた、透明パネルにおける開口率を向上させることが可能となる。
【０１１５】
実施の形態９
図２９は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図３０は、図２９におけるＸＸＸ−ＸＸＸ断面線による断面図である。図２９、図３０において、上述の実施の形態５等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態が実施の形態５と異なる点は、第２トランジスタ１４がボトムゲート１４６を備える点である。ボトムゲート１４６は、第１ゲート絶縁層１１２上に形成されている。ボトムゲート１４６は層間絶縁層１１６を間にして、チャネル１４１と対向するように設けてある。ボトムゲート１４６は、第１金属層１１３の一部である。ボトムゲート１４６は、第１トランジスタ１３のトップゲート１３２と同時に形成される。本実施の形態の半導体装置１１０の製造手順は、図２５に示す手順と同様である。一点異なるのは、図２５に示すステップＳ２３で、ボトムゲート１４６を作成する点である。
【０１１６】
第２トランジスタ１４はトップゲート型の薄膜トランジスタであるが、ボトムゲート１４６を設けることにより、ボトムゲート１４６がない場合に比べて、より安定して動作させることが可能となる。
【０１１７】
実施の形態１０
図３１は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図３２は、図３１におけるＸＸＸＩＩ−ＸＸＸＩＩ断面線による断面図である。図３１、図３２において、上述の実施の形態８等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態が実施の形態８と異なる点は、第２トランジスタ１４が絶縁膜１４５を備える点である。絶縁膜１４５はＳｉＯx （酸化ケイ素）により形成する。絶縁膜１４５は、酸化物半導体層１４１上の一部分に形成される。絶縁膜１４５が積層されない酸化物半導体層１４１の上面には、ソース１４３、ドレイン１４４の一部が積層される。絶縁膜１４５の一部分には、ソース１４３、ドレイン１４４が積層される。絶縁膜１４５の他部分には、第２ゲート絶縁層１１４が積層される。本実施の形態の半導体装置１１０の製造手順は、図２５に示す手順と同様である。一点異なるのは、図２５に示す酸化物半導体層１４１形成工程（ステップＳ２８）と、ソース１４３及びドレイン１４４形成工程（ステップＳ２９）との間に、絶縁膜１４５を生成する工程が加わる点である。
【０１１８】
本実施の形態では、絶縁膜１４５を設けている。その結果、半導体装置１１０の製造時に、酸化物半導体層１４１形成工程よりも、後の工程により、酸化物半導体層１４１が変質することを抑制することが可能となる。
【０１１９】
実施の形態１１
図３３は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図３４は、図３３におけるＸＸＸＩＶ−ＸＸＸＩＶ断面線による断面図である。図３３、図３４において、上述の実施の形態８等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態では、酸化物半導体層１４１を第１ゲート絶縁層１１２の上に形成している点が、実施の形態８とは異なる。
【０１２０】
図３５は半導体装置１１０の製造手順を示すフローチャートである。図３６から図３８は半導体装置１１０の製造手順を断面図で表したものである。図３６から図３８の断面は、図３４と同様な断面である。
【０１２１】
まず、絶縁性基板１１１を準備し、絶縁性基板１１１上に多結晶シリコン層１３１を形成する（ステップＳ２１）。図３６Ａの状態となる。
【０１２２】
絶縁性基板１１１及び多結晶シリコン層１３１の上に、第１ゲート絶縁層１１２を形成する（ステップＳ２２）。図３６Ｂの状態となる。第１ゲート絶縁層１１２の上に、第１トランジスタ１３のゲート１３２を形成する（ステップＳ２３）。図３６Ｃの状態となる。多結晶シリコン層１３１に対して、不純物の注入を行う（ステップＳ２４）。続いて、多結晶シリコン層１３１の活性化を行う（ステップＳ２５）。次に、多結晶シリコン層１３１の水素化を行う（ステップＳ２６）。
【０１２３】
続いて、酸化物半導体層１４１を形成する（ステップＳ２８）。図３６Ｄの状態となる。次に層間絶縁層１１６を形成する（ステップＳ２７）。図３７Ａの状態となる。コンタクトホール１４３２、１４４２を形成する（ステップＳ３３）。ソース１４３及びドレイン１４４を形成する（ステップＳ２９）。図３７Ｂの状態となる。
【０１２４】
さらに、第２ゲート絶縁層１１４を形成する（ステップＳ３０）。図３８Ａの状態となる。続いて、コンタクトホール１３３１、１３４１、コンタクトホール１４４１を形成する（ステップＳ３１）。そして、第１トランジスタ１３のソース１３３及びドレイン１３４、第２トランジスタ１４のゲート１４２を形成する（ステップＳ３２）。図３８Ｂの状態となる。
【０１２５】
本実施の形態は、以下の様な効果を奏する。第１トランジスタ１３を形成する工程に含まれる水素化工程（ステップＳ２６）の後に、第２トランジスタ１４のチャネルとなる酸化物半導体層１４１を形成する（ステップＳ２８）。酸化物半導体層１４１が水素プラズマに曝される可能性を低減できる。その結果、第２トランジスタ１４がノーマリオン特性となることを抑制することが可能となる。
【０１２６】
また、本実施の形態では、酸化物半導体層１４１の上に層間絶縁層１１６を形成する。層間絶縁層１１６の上に、ソース１４３及びドレイン１４４を形成する。そのため、ソース１４３及びドレイン１４４を形成時に、酸化物半導体層１４１は、層間絶縁層１１６に覆われている。その結果、ソース１４３及びドレイン１４４を形成する工程で、酸化物半導体層１４１の特性が劣化してしまうことを抑制可能となる。
【０１２７】
実施の形態８から１１において、金属層の表記は、実施の形態１から５の表記と整合するようにした。絶縁性基板１１１に積層する順で表記するならば、実施の形態８から１１においては、第２金属層１１５は第３金属層となり、第３金属層１１７は第２金属層と表記することになる。
【０１２８】
各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２９】
１          有機ＥＬ表示装置
１１０      半導体装置
１１１      絶縁性基板
１１２      第１ゲート絶縁層
１１３      第１金属層
１１４      第２ゲート絶縁層
１１５      第２金属層
１１６      層間絶縁層
１１７      第３金属層
１３        第１トランジスタ
１３１      多結晶シリコン層、チャネル
１３２      ゲート、トップゲート
１３３      ソース
１３４      ドレイン
１４        第２トランジスタ
１４１      酸化物半導体層、チャネル
１４２      ゲート
１４３      ソース
１４４      ドレイン
１４５      絶縁膜
１４６      ボトムゲート
１５        保持容量素子
２１１      高水素濃度第１ゲート絶縁層
２１２      高水素濃度酸化物半導体層
２１３      高水素濃度第１ゲート絶縁層
２１５      高水素濃度層間絶縁層
２１６      高水素濃度酸化物半導体層
【図１】
2018050030.tif 000003
【図２】
2018050030.tif 000004
【図３】
2018050030.tif 000005
【図４】
2018050030.tif 000006
【図５】
2018050030.tif 000007
【図６】
2018050030.tif 000008
【図７】
2018050030.tif 000009
【図８】
2018050030.tif 000010
【図９】
2018050030.tif 000011
【図１０】
2018050030.tif 000012
【図１１】
2018050030.tif 000013
【図１２】
2018050030.tif 000014
【図１３】
2018050030.tif 000015
【図１４】
2018050030.tif 000016
【図１５】
2018050030.tif 000017
【図１６】
2018050030.tif 000018
【図１７】
2018050030.tif 000019
【図１８】
2018050030.tif 000020
【図１９】
2018050030.tif 000021
【図２０】
2018050030.tif 000022
【図２１】
2018050030.tif 000023
【図２２】
2018050030.tif 000024
【図２３】
2018050030.tif 000025
【図２４】
2018050030.tif 000026
【図２５】
2018050030.tif 000027
【図２６】
2018050030.tif 000028
【図２７】
2018050030.tif 000029
【図２８】
2018050030.tif 000030
【図２９】
2018050030.tif 000031
【図３０】
2018050030.tif 000032
【図３１】
2018050030.tif 000033
【図３２】
2018050030.tif 000034
【図３３】
2018050030.tif 000035
【図３４】
2018050030.tif 000036
【図３５】
2018050030.tif 000037
【図３６】
2018050030.tif 000038
【図３７】
2018050030.tif 000039
【図３８】
2018050030.tif 000040