(57)【要約】【課題】制御回路が変更されても、制御回路における、メモリの抵抗に関する設定値が正しいか否かを容易に確認し得る検査装置及び制御装置を提供する。【解決手段】ＦＰＧＡ（３０）は、ＴＶ＿ＳｏＣ（２０）からＤＤＲメモリ（１０）に対して供給されるＤＤＲ信号を取得するＤＤＲ信号取得部（３１）と、ＤＤＲ信号取得部（３１）が取得したＤＤＲ信号が示すＤＤＲメモリ（１０）の抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定するデータ比較部（３２）と、設定値が参照値と等しくない場合に、エラー信号を出力する制御信号出力部（３４）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御回路からメモリに対して供給される制御信号を取得する取得部と、
上記取得部が取得した制御信号が示す上記メモリの抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する判定部と、
上記設定値が上記参照値と等しくない場合に、エラー信号を出力する出力部とを備えていることを特徴とする検査装置。
【請求項２】
前記出力部が出力するエラー信号には、前記取得部が取得した前記メモリの抵抗に関する設定値が含まれることを特徴とする請求項１に記載の検査装置。
【請求項３】
前記出力部が出力するエラー信号には、前記参照値が含まれることを特徴とする請求項１又は２に記載の検査装置。
【請求項４】
請求項１〜３のいずれか１項に記載の検査装置と、
制御回路と、
メモリとを含むことを特徴とする制御装置。
【請求項５】
前記検査装置、前記制御回路及び前記メモリに対してそれぞれ電源を供給する電源供給部と、
各電源供給部を制御する電源制御部とを備え、
上記電源制御部は、上記検査装置、上記制御回路及び上記メモリのうち、上記検査装置に対してより早いタイミングで電源の供給を開始するよう各電源供給部を制御することを特徴とする請求項４に記載の制御装置。
【請求項６】
前記制御回路は、前記検査装置から前記エラー信号を取得した場合に、前記制御信号に含める前記メモリの抵抗に関する設定値を変更することを特徴とする請求項４又は５に記載の制御装置。
【請求項７】
数珠繋ぎに接続された複数の前記メモリと前記制御回路と第１接続コネクタとを搭載した第１基板と、前記検査装置と第２接続コネクタとを接続して搭載した第２基板とを備えていると共に、
上記第１基板と第２基板とが、第１接続コネクタと第２接続コネクタとを対峙させた状態で電気的に接続されていることを特徴とする請求項４〜６のいずれか１項に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査装置及び制御装置に関するものである。
【背景技術】
【０００２】
近年、液晶テレビの高解像度化が進むことに伴い、各種信号を処理する制御回路であるＴＶ＿ＳｏＣ（System-On-a-Chip）が必要とするメモリの伝送速度も一段と高速化している。ＤＤＲ（Double-Data-Rate）−ＳＤＲＡＭ等のメモリの伝送速度の高速化によってＴＶ＿ＳｏＣがメモリを制御するためのＤＤＲ信号の品位の確保も厳しくなっている。
【０００３】
ここで、メモリとＴＶ＿ＳｏＣとの間のデータ転送を高速に行うためには、伝送系のインピーダンスの整合が取れていなければならない。このため、製品の生産過程においては、ＴＶ＿ＳｏＣにおいて、各メモリに対応して入出力のインピーダンス値が設定される。
【０００４】
しかしながら、ＴＶ＿ＳｏＣにおける入出力のインピーダンス値が正しく設定されていといないと、伝送不良が発生し易くなる。伝送不良の発生は、テレビ全体の動作不良に繋がってしまう。
【０００５】
現状において、ＴＶ＿ＳｏＣの入出力インピーダンスが正しく設定されているかを確認する方法として、例えば、制御回路の内部レジスタを確認する方法がある。制御装置の内部レジスタを確認する方法として、例えば特許文献１に開示された半導体装置が知られている。
【０００６】
特許文献１に開示された半導体装置１００では、図１０に示すように、外部端子ＲＱに接続されるメモリ等の抵抗素子に対応したインピーダンス調整ビット１１１を生成するインピーダンス自動調整回路１１０を備えている。
【０００７】
上記半導体装置１００では、上記抵抗素子に置き替えられる内蔵抵抗１０１と、上記抵抗素子を上記内蔵抵抗１０１に置き替えて上記インピーダンス調整回路１１０に接続させるセレクタ１０２と、上記インピーダンス調整回路１１０で生成されたインピーダンス調整ビット１１１を直接に所定の外部端子ＲＱから出力可能にさせる回路１０３とを有している。
【０００８】
また、インピーダンス調整回路１１０では、インピーダンス測定用レジスタ１０４に設定された動作モードに対応して、内蔵抵抗１０１を用いた上記インピーダンス調整ビットの生成動作が可能にされ、生成されたインピーダンス調整ビット１１１が所定の外部端子ＲＱから出力可能となっている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１３３８８１号公報（２０１０年６月１７日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上記従来の半導体装置１００では、メモリ等の抵抗素子を内蔵抵抗１０１に置き換えてテストするというように、実際の抵抗を測定することにより、インピーダンス自動調整回路１１０のインピーダンス調整ビット１１１を設定している。
【００１１】
しかしながら、制御回路におけるインピーダンス自動調整回路１１０のインピーダンス調整ビット１１１を設定したとしても、該制御回路のソフトウェアをアップデートした時の設定ミスによって途中から入出力インピーダンスが不適切な値になってしまう可能性もある。このため、入出力インピーダンスは、専用のツール等を使用してその都度確認しなければならない。また、制御回路が異なれば設定値の確認方法も異なってしまう。
【００１２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、制御回路が変更されても、制御回路における、メモリの抵抗に関する設定値が正しいか否かを容易に確認し得る検査装置及び制御装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一態様における検査装置は、上記の課題を解決するために、制御回路からメモリに対して供給される制御信号を取得する取得部と、上記取得部が取得した制御信号が示す上記メモリの抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する判定部と、上記設定値が上記参照値と等しくない場合に、エラー信号を出力する出力部とを備えていることを特徴としている。
【００１４】
本発明の一態様における制御装置は、上記の課題を解決するために、前記記載の検査装置と、制御回路と、メモリとを含むことを特徴としている。
【発明の効果】
【００１５】
本発明の一態様によれば、制御回路が変更されても、制御回路における、メモリの抵抗に関する設定値が正しいか否かを容易に確認し得る検査装置及び制御装置を提供するという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１における制御装置の構成を示すブロック図である。
【図２】上記制御装置の信号系統を示す説明図である。
【図３】（ａ）は上記制御装置の制御回路に備えられている内部レジスタの構成を示す図であり、（ｂ）は上記内部レジスタのアドレスに設定されているコマンドから読み取れるＯＤＴ抵抗値設定値を示す図であり、（ｃ）は上記内部レジスタのアドレスに設定されているコマンドから読み取れる出力インピーダンス設定値を示す図である。
【図４】上記制御回路とメモリとの間の初期化におけるキャリブレーション時の信号系統を示す説明図である。
【図５】メモリのモードレジスタの設定動作及び検査装置の検査のタイミングを示すフローチャートである。
【図６】（ａ）は上記制御装置における制御回路とメモリと検査装置との接続状態を示す平面図であり、（ｂ）は上記制御装置の外観構成を示す側面図である。
【図７】本発明の実施形態２における制御装置の構成を示すブロック図である。
【図８】（ａ）は上記制御装置における検査時の電源立ち上げの順序を示すタイミングチャートであり、（ｂ）は上記制御装置における通常動作時の電源立ち上げの順序を示すタイミングチャートである。
【図９】（ａ）は本発明の実施形態３における制御装置の構成を示すものであって、上記内部レジスタのＯＤＴ抵抗値設定値を示す図であり、（ｂ）は上記内部レジスタの出力インピーダンス設定値を示す図である。
【図１０】従来の制御回路の内部レジスタの設定方法を示す半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
〔実施の形態１〕
本発明の一実施形態について図１〜図６に基づいて説明すれば、以下のとおりである。
【００１８】
本実施の形態の制御装置は、メモリと、該メモリの入出力の動作に必要なインピーダンスを格納する内部レジスタを備えたＴＶ＿ＳｏＣ等の制御回路とを有し、内部レジスタにて設定されているインピ―ダンスが正しいか否かを検査する検査装置を備えたものからなっている。
【００１９】
（制御装置の構成）
本実施の形態における制御装置１Ａの構成について、図１に基づいて説明する。図１は、本実施の形態における制御装置１Ａの構成を示すブロック図である。
【００２０】
本実施の形態における制御装置１Ａは、図１に示すように、メモリとしてのＤＤＲ（Double-Data-Rate）メモリ１０と、制御回路としてのＴＶ＿ＳｏＣ（System-On-a-Chip）２０と、検査装置としてのＦＰＧＡ（field-programmable gate array）３０とからなっている。
【００２１】
ＤＤＲメモリ１０は、例えばＤＤＲ＿ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）からなっている。ＤＤＲ＿ＳＤＲＡＭは、従来のＳＤＲＡＭとは違い、より多くの伝送帯域を実現するために、信号のダブルデータレート（立ち上がり、立下りの両クロックエッジ）を使用する技術等を採用した新世代メモリである。従来では１３３Ｍｂｐｓまでが限界であったＳＤＲＡＭの伝送帯域を、例えば、ＤＤＲメモリ１０では８００Ｍｂｐｓまでの大幅な高速化が可能となっている。
【００２２】
ＤＤＲメモリ１０には、複数のメモリバンク１１と、ＤＤＲモードレジスタ１２ａを備えた制御部１２と、データ入出力部１３とを備えている。
【００２３】
メモリバンク１１は、メモリコントローラがメモリを管理するときの単位となる、一定の容量を持ったメモリの集合である。
【００２４】
ＤＤＲモードレジスタ１２ａは、メモリバンク１１のデータを入出力するための各種モードやパラメータを設定するためのものである。例えばＤＤＲ３＿ＳＤＲＡＭでは、４つのモードレジスタセットを用意している。各モードレジスタセットにはデフォルトを設定していないので、電源投入直後や、リセット・初期化時は、全てのモードレジスタセットを設定しなければならない。本実施の形態の制御装置１Ａでは、メモリコントローラであるＴＶ＿ＳｏＣ２０からＤＤＲモードレジスタ１２ａの各種モードやパラメータの設定値が供給されるようになっている。ＤＤＲモードレジスタ１２ａの一例については、後述する。
【００２５】
データ入出力部１３は、ＴＶ＿ＳｏＣ２０からの要請により、メモリバンク１１に格納されているデータをＴＶ＿ＳｏＣ２０に伝送し、又はＴＶ＿ＳｏＣ２０からデータを受け入れてメモリバンク１１に格納する。
【００２６】
次に、ＴＶ＿ＳｏＣ２０は、図２に示すように、テレビジョン受像機２の映像表示に使用される制御回路である。ＴＶ＿ＳｏＣ２０は、製造後に設計者等が構成を設定できる集積回路であり、広義にはＰＬＤ（プログラマブルロジックデバイス）の一種である。現場でプログラム可能なゲートアレイであることから、このように呼ばれている。
【００２７】
ＴＶ＿ＳｏＣ２０は、図１に示すように、映像入力部２１と、映像処理部２２と、映像出力部２３と、ＤＤＲ制御部２４と、内部レジスタ２５ａを備えたＣＰＵ２５と、制御信号入力部２６とを備えている。
【００２８】
映像入力部２１は、テレビ局からの電波を介して映像を受信入力する。映像処理部２２は、受信された映像データを処理して映像出力部２３に送る。映像出力部２３はテレビジョン受像機２の表示パネルに映像を表示させる。
【００２９】
ここで、映像処理部２２は、受信された映像を処理する際に、一部のデータをＤＤＲメモリ１０に退避させながら処理する場合がある。その場合には、上記ＤＤＲ制御部２４が、ＣＰＵ２５の内部レジスタ２５ａを参照しながらＤＤＲメモリ１０への入出力の制御を行う。
【００３０】
尚、ＴＶ＿ＳｏＣ２０の機能は一例であって、テレビジョン受像機２の全体を動作させる制御回路と考えてよく、又はテレビジョン受像機２におけるＤＤＲメモリ１０を扱う一部の機能と考えてもよい。例えば、本実施の形態では、チューナ機能については説明を省略しているが、ＴＶ＿ＳｏＣ２０が、チューナ機能を含むものであってよく、チューナ機能を含まなくてもよい。さらに、ＴＶ＿ＳｏＣ２０は、テレビジョン受像機２における制御回路について説明しているが、本発明の一態様においては、テレビジョン受像機２における制御回路ではなく、例えばパーソナルコンピュータ等の制御回路であってもよい。
【００３１】
（ＴＶ＿ＳｏＣにおけるＤＤＲメモリの入出力制御）
上記構成の制御装置１ＡにおけるＤＤＲメモリ１０に格納されたデータの入出力制御について、図２、図３の（ａ）（ｂ）（ｃ）及び図４に基づいて説明する。図２は、制御装置１Ａの信号系統を示す説明図である。図３の（ａ）は、制御装置１Ａの上記制御装置の制御回路に備えられている内部レジスタ２５ａの構成を示す図である。図３の（ｂ）は、内部レジスタ２５ａのアドレスに設定されているコマンドから読み取れるＯＤＴ抵抗値設定値を示す図である。図３の（ｃ）は、内部レジスタ２５ａのアドレスに設定されているコマンドから読み取れる出力インピーダンス設定値を示す図である。図４は、ＴＶ＿ＳｏＣ２０とＤＤＲメモリ１０との間の初期化におけるキャリブレーション時の信号系統を示す説明図である。
【００３２】
図２に示すように、ＤＤＲメモリ１０とＴＶ＿ＳｏＣ２０との間のデータ転送を高速に行うためには、伝送系のインピーダンスの整合が取れていなければならない。このため、製品の生産過程においては、ＴＶ＿ＳｏＣ２０において、メモリバンク１１に対応して入出力のインピーダンス値が設定される。そして、設定されたインピーダンス値は、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａに保存される。そして、ＳｏＣ２０の内部レジスタ２５ａに設定されている内容は、ＤＤＲメモリ１０の電源立ち上げ時に、ＤＤＲ制御部２４によってＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａに転送される。転送に際しては、ＤＤＲ信号として、クロック信号ＣＬＫと、アドレス信号Ａｄｄｒｅｓｓと、コマンド信号ＣｏｍｍａｎｄがＴＶ＿ＳｏＣ２０からＤＤＲメモリ１０に送信される。
【００３３】
ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａには、例えば、図３の（ａ）に示すように、規格によるフォーマットに従ったアドレスとコマンドとが設定されている。図３の（ａ）に示すＤＤＲモードレジスタ１２ａの上の段がアドレスであり、下の段がコマンドである。アドレスは、「ＢＡ２，ＢＡ１，ＢＡ０，Ａ１５，…，Ａ１，Ａ０」である。ＢＡ２，ＢＡ１，ＢＡ０は、バンクアドレス信号（ＢＡ：Bank Address）であり、 アクティブコマンド （Active）時にリード/ライトするバンクを選択する。Ａ１５，…，Ａ０は、アドレス信号 （Address）を示すものである。メモリアレイの読み書きしたいセル位置を特定するアドレスを入力する。 アクティブコマンド入力時にロウアドレス、リード/ライトコマンド入力時にバースト動作の先頭カラムアドレスを選択する。ＤＤＲモードレジスタ１２ａの設定にも用いられる。
【００３４】
コマンドは、「０，１，Ｑｏｆｆ，ＴＤＱＳ，ＲＴＴ＿Ｎｏｍ，Ｌｅｖｅｌ，ＤＩＣ，ＡＬ，ＤＬＬ」で表示される。
【００３５】
ここで、メモリバンク１１のインピーダンスに関するアドレス及びコメンドとしては、図３の（ｂ）に示すＯＤＴ（On Die Termination）抵抗値（ＲＴＴ−Ｎｏｍ）設定値と、図３の（ｃ）に示す出力インピーダンス設定値とがある。
【００３６】
ＯＤＴ抵抗値（ＲＴＴ−Ｎｏｍ）設定値は、アドレスＡ９、アドレスＡ６及びアドレスＡ２のコマンドに組み合わせで、ＲＴＴ（Resistor TerminaTion：終端抵抗）−Ｎｏｍつまり終端抵抗値が設定されるようになっている。ＯＤＴ抵抗値とは、ＩＣのダイ内部での終端処理のことをいう。ＲＴＴ−Ｎｏｍの種類には、本実施の形態では、図３の（ｂ）に示すように、ＯＤＴ  ｄｉｓａｂｌｅと、ＲＺＱ／４と、ＲＺＱ／２と、ＲＺＱ／６と、ＲＺＱ／１２と、ＲＺＱ／８とが存在する。
【００３７】
また、出力インピーダンス設定値は、アドレスＡ５及びアドレスＡ１のコマンドに組み合わせで、出力インピーダンスが設定されるようになっている。出力インピーダンスの種類には、本実施の形態では、図３の（ｃ）に示すように、ＲＺＱ／６と、ＲＺＱ／４と、ＲＺＱ／ＴＢＤとが存在する。
【００３８】
ここで、図４に示すように、ＲＺＱとは、ＺＱキャリブレーション用の抵抗の意味つまり２４０Ωであり終端抵抗値を決めるための要素である。ＤＤＲメモリ１０の内部では、プルアップ・プルダウン２４０Ωの抵抗を複数備えている。そして、出力インピーダンスとＯＤＴ用の終端抵抗値とは、上記の内部のプルアップ・プルダウン抵抗の一部や全部を有効・無効にして設定している。例えば、ＲＴＴ−Ｎｏｍ＝ＲＺＱ／４の場合には、実際の終端抵抗値は２４０÷４＝６０Ωという意味になる。尚、図３の（ｃ）に示すように、出力インピーダンスとＯＤＴ用の終端抵抗値とは共有されている。データ信号は双方向通信である。
【００３９】
また、上記ＺＱキャリブレーションのＺＱとは、ＤＤＲメモリ１０の初期化時の一部処理である「ＺＱキャリブレーション」を意味する。ＺＱピンに接続された、外部のＲＺＱ（２４０Ω）を基準として、この内部の抵抗を温度等による影響から補正している。
【００４０】
しかしながら、ＴＶ＿ＳｏＣ２０における入出力のインピーダンス値が正しく設定されていといないと、伝送不良が発生し易くなる。そして、伝送不良の発生は、テレビジョン受像機２全体の動作不良に繋がってしまう。
【００４１】
例えば、図３の（ｂ）に示すＯＤＴ（On Die Termination）抵抗値（ＲＴＴ−Ｎｏｍ）設定値において、アドレスＡ９：０、アドレスＡ６：０及びアドレスＡ２：１で設定されたＲＺＱ／４は設定期待値である。また、アドレスＡ９：０、アドレスＡ６：１及びアドレスＡ２：１で設定されたＲＺＱ／８は実際の設定値であり、誤った設定値となっている。
【００４２】
また、例えば、図３の（ｃ）に示す出力インピーダンス設定値において、アドレスＡ５：０及びアドレスＡ１：０で設定されたＲＺＱ／６は実際の設定値であり、誤った設定値となっている。さらに、アドレスＡ５：０及びアドレスＡ１：１で設定されたＲＺＱ／４は設定期待値であったとする。
【００４３】
このように、設定値が不適切であった場合には、テレビジョン受像機２の表示パネルには、例えば、画面全体が真っ暗になるというというような表示異常発生が発生する。
【００４４】
このＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａの設定値の不適正は、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値が誤っているからである。したがって、ＤＤＲモードレジスタ１２ａの設定値の不適正を確認するためには、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値を確認すべきである。しかし、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値は、ソフトウェアの変更の度に確認しなければならない。また、ＴＶ＿ＳｏＣ２０の種類が変わると、内部レジスタ値の確認方法も異なってしまう。
【００４５】
（検査装置の構成及び動作）
そこで、本実施の形態の制御装置１Ａでは、図１に示すように、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａにて設定されているインピ―ダンスが正しいか否かを検査する検査装置としてのＦＰＧＡ３０を別途に設けている。
【００４６】
すなわち、本実施の形態の制御装置１Ａでは、ＤＤＲメモリ１０の起動時等にＴＶ＿ＳｏＣ２０から内部レジスタ２５ａの設定内容をＤＤＲメモリ１０に転送するときに、入出力インピーダンスに関する設定内容をＦＰＧＡ３０にも転送するようになっている。このＦＰＧＡ３０は、外部から正しい入出力インピーダンスをマニュアル設定できるようになっている。
【００４７】
そこで、本実施の形態では、ＦＰＧＡ３０において、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａに設定されている入出力インピーダンスに関する情報と、ＦＰＧＡ３０の入出力インピーダンスに関する情報とを照合し、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａに設定されている入出力インピーダンスに関する情報が誤っている場合には、その旨をＴＶ＿ＳｏＣ２０に伝送するようになっている。この結果、ＴＶ＿ＳｏＣ２０では、内部レジスタ２５ａの設定値を正しい値に書き換えることにより、テレビジョン受像機２の画像に乱れが発生するのを防止するようになっている。
【００４８】
本実施の形態のＦＰＧＡ３０の構成について、図１に基づいて説明する。
【００４９】
図１に示すように、本実施の形態のＦＰＧＡ３０は、取得部としてのＤＤＲ信号取得部３１と、判定部としてのデータ比較部３２と、制御信号入力部３３と、出力部としての制御信号出力部３４とを備えている。
【００５０】
ＤＤＲ信号取得部３１は、ＴＶ＿ＳｏＣ２０のＤＤＲ制御部２４からＤＤＲメモリ１０にＤＤＲ信号を転送するときに、このＤＤＲ信号を受信する。ＤＤＲ信号は、クロック信号ＣＬＫ、アドレス信号Ａｄｄｒｅｓｓ、及びコマンド信号Ｃｏｍｍａｎｄである。
【００５１】
制御信号入力部３３は、外部からマニュアルにて入力される参照値としての正しい入出力インピーダンスを受け入れる。具体的には、ＯＤＴ（On Die Termination）抵抗値（ＲＴＴ−Ｎｏｍ）及び出力インピーダンスであり、図２に示すように、ＯＤＴ  ｂｉｔ２、ＯＤＴ  ｂｉｔ１、ＯＤＴ  ｂｉｔ０、Ｄ１  ｂｉｔ１、Ｄ１  ｂｉｔ０を入力する。これらの値は、外部プルアップ/プルダウンにて、所望の設定値を決定したものである。
【００５２】
データ比較部３２は、図１に示すように、＿ＳｏＣ２０の内部レジスタ２５ａにおけるＯＤＴ抵抗値及び出力インピーダンスの設定値と、制御信号入力部３３にて入力した正しいＯＤＴ抵抗値及び出力インピーダンスの設定値とを比較して一致するか否かを判断する。尚、データ比較部３２は、ＤＤＲ信号がＤＤＲモードレジスタ１２ａのフォーマットになったのを検知したときに、ＯＤＴ抵抗値及び出力インピーダンスを読み取って、外部から入力した設定値と比較する。
【００５３】
データ比較部３２は、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａにおけるＯＤＴ抵抗値及び出力インピーダンスの設定値が誤っている場合には、エラーフラッグ信号ＥＲＲ＿Ｆｌａｇを生成し、そのエラーフラッグ信号ＥＲＲ＿Ｆｌａｇと正しいＯＤＴ抵抗値及び出力インピーダンスの設定値を制御信号出力部３４に出力する。
【００５４】
制御信号出力部３４は、データ比較部３２から入力したエラーフラッグ信号ＥＲＲ＿Ｆｌａｇと正しいＯＤＴ抵抗値及び出力インピーダンスの設定値つまり取得値をＴＶ＿ＳｏＣ２０に送信する。
【００５５】
ＴＶ＿ＳｏＣ２０では、ＦＰＧＡ３０の制御信号出力部３４から送信されてきたエラーフラッグ信号ＥＲＲ＿Ｆｌａｇと正しいＯＤＴ抵抗値及び出力インピーダンスの設定値とを制御信号入力部２６にて受信する。これにより、図２に示すように、ＴＶ＿ＳｏＣ２０は、エラーフラッグ信号ＥＲＲ＿Ｆｌａｇが入力されたときに、テレビジョン受像機２の表示パネルに強制テストパターンにてエラー表示を行う。
【００５６】
ＴＶ＿ＳｏＣ２０のＣＰＵ２５は、内部レジスタ２５ａのＯＤＴ抵抗値及び出力インピーダンスの設定値を、ＦＰＧＡ３０から送られてきた正しいＯＤＴ抵抗値及び出力インピーダンスの設定値に基づいて、この正しい設定値に書き換える。
【００５７】
上記ＦＰＧＡ３０の検査のタイミングについて、図５に基づいて説明する。図５は、ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａの設定動作及びＦＰＧＡ３０の検査のタイミングを示すフローチャートである。
【００５８】
前述したように、ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａは、デフォルトでは値が設定されない。そこで、ＤＤＲモードレジスタ１２ａは、ＤＤＲメモリ１０の起動時にＴＶ＿ＳｏＣ２０から転送されなければならない。したがって、本実施の形態のＦＰＧＡ３０での検査もＤＤＲメモリ１０の起動時に行われる。
【００５９】
具体的には、図５に示すように、まず、ＤＤＲメモリ１０の電源がＯＮされる（Ｓ１）。これにより、ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａがリセットされる（Ｓ２）。次いで、ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａの初期化が行われる（Ｓ３）。ＤＤＲモードレジスタ１２ａの初期化においては、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値がＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａに転送される。
【００６０】
このとき、本実施の形態では、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値がＦＰＧＡ３０にも転送される。したがって、本実施の形態では、ＤＤＲメモリ１０の初期化のときに、ＦＰＧＡ３０の検査が行われる。そして、ＦＰＧＡ３０の検査に基づいて、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定値の書き換え等の各種処理が行われる（Ｓ３）。
【００６１】
（制御装置のＴＶ＿ＳｏＣとＤＤＲメモリとＦＰＧＡの接続）
次に、制御装置１ＡにおけるＴＶ＿ＳｏＣ２０とＤＤＲメモリ１０とＦＰＧＡ３０の接続状態について図６に基づいて説明する。図６の（ａ）は、制御装置１ＡにおけるＴＶ＿ＳｏＣ２０とＤＤＲメモリ１０とＦＰＧＡ３０との接続状態を示す平面図である。図６の（ｂ）は、制御装置１Ａの外観構成を示す側面図である。
【００６２】
本実施の形態のＦＰＧＡ３０は、単独で存在し、普段は切り離されており、テレビジョン受像機２の製造過程において、ＤＤＲメモリ１０及びＴＶ＿ＳｏＣ２０に接続することが可能である。
【００６３】
一方、テレビジョン受像機２の製品出荷後に、ＴＶ＿ＳｏＣ２０のＣＰＵ２５のソフトウェアをアップデートしたときに、内部レジスタ２５ａにおいて、データの設定に誤りが生じたり、ＴＶ＿ＳｏＣ２０が変更されたりする場合がある。その場合には、ＦＰＧＡ３０をＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０と一体に接続しておいた方が好ましい。
【００６４】
そこで、本実施の形態では、図６の（ａ）（ｂ）に示すようにして、ＦＰＧＡ３０をＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０に一体化させている。
【００６５】
すなわち、ＤＤＲメモリ１０へのＤＤＲ信号であるクロック信号ＣＬＫ、アドレス信号Ａｄｄｒｅｓｓ及びコマンド信号Ｃｏｍｍａｎｄは単方向通信であり、高速であってもＦｌｙ−ｂｙ接続つまり数珠繋ぎによって信号品位をある程度確保することが可能である。
【００６６】
そこで、本実施の形態の制御装置１Ａでは、図２に示すように、ＴＶ＿ＳｏＣ２０からのＤＤＲ信号を、ＤＤＲメモリ１０を介して取得する。この結果、図６の（ａ）に示すように、メイン基板４１にＴＶ＿ＳｏＣ２０と複数のＤＤＲメモリ１０と第１接続コネクタとしてのコネクタ４３を搭載している。この場合、ＴＶ＿ＳｏＣ２０から複数のＤＤＲメモリ１０及びコネクタ４３までをＦｌｙ−ｂｙ接続（数珠繋ぎ接続：daisy chain）している。一方、治具基板４２にＦＰＧＡ３０と第２接続コネクタとしてのコネクタ４４とを搭載して、該ＦＰＧＡ３０とコネクタ４４とを接続しておく。
【００６７】
そして、図６の（ｂ）に示すように、メイン基板４１と治具基板４２とを、コネクタ４３及びコネクタ４４を互いに対峙させて例えばピン接続させる。これにより、メイン基板４１と治具基板４２とを容易に接続することができる。また、両者を一体化させる必要が無いと判断したときには、容易にコネクタ４３及びコネクタ４４を切り離すことによって、両者を容易に分離することができる。
【００６８】
このように、本実施の形態の制御装置１Ａでは、制御回路としてのＴＶ＿ＳｏＣ２０からメモリとしてのＤＤＲメモリ１０に対して供給される制御信号としてのＤＤＲ信号を取得する取得部としてのＤＤＲ信号取得部３１と、ＤＤＲ信号取得部３１が取得したＤＤＲ信号が示すＤＤＲメモリ１０の抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する判定部としてのデータ比較部３２と、設定値が参照値と等しくない場合に、エラー信号としてのエラーフラッグ信号ＥＲＲ＿Ｆｌａｇを出力する出力部としての制御信号出力部３４とを備えている。ここで、参照値とは、正しいＯＤＴ（On Die Termination）抵抗値（ＲＴＴ−Ｎｏｍ）及び出力インピーダンスである。
【００６９】
上記の構成によれば、ＦＰＧＡ３０は、ＤＤＲ信号取得部３１にてＴＶ＿ＳｏＣ２０からＤＤＲメモリ１０に対して供給されるＤＤＲ信号を取得する。これにより、データ比較部３２が、ＤＤＲ信号取得部３１が取得したＤＤＲ信号が示すＤＤＲメモリ１０の抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する。そして、データ比較部３２が、設定値が参照値と等しくないと判定した場合には、制御信号出力部３４からエラーフラッグ信号ＥＲＲ＿Ｆｌａｇを出力する。
【００７０】
この結果、制御信号出力部３４から出力されるエラーフラッグ信号ＥＲＲ＿Ｆｌａｇによって、ＴＶ＿ＳｏＣ２０において、ＤＤＲメモリ１０の抵抗に関する設定値が正しくないのでメモリを正常に駆動することができない状態であることを把握することができる。
【００７１】
この検査方法によれば、ＦＰＧＡ３０が予めＤＤＲメモリ１０の抵抗に関する正しい設定値を参照値として別手段で取得しておき、その参照値とＴＶ＿ＳｏＣ２０におけるＤＤＲメモリ１０の抵抗に関する設定値とを比較する。このため、ＴＶ＿ＳｏＣ２０が別の制御回路に変更されたとしても、本実施の形態のＦＰＧＡ３０があれば、容易にその制御回路におけるＤＤＲメモリ１０の抵抗に関する設定値が正しいか否かを判断することができる。
【００７２】
したがって、制御回路が変更されても、制御回路における、ＤＤＲメモリ１０の抵抗に関する設定値が正しいか否かを容易に確認し得るＦＰＧＡ３０を提供することができる。
【００７３】
また、本実施の形態におけるＦＰＧＡ３０は、制御信号出力部３４が出力するエラー信号には、ＤＤＲ信号取得部３１が取得したＤＤＲ信号の抵抗に関する設定値が含まれるとすることができる。
【００７４】
これにより、制御信号出力部３４は、エラー信号を出力する際に、参照値とＴＶ＿ＳｏＣ２０におけるＤＤＲメモリ１０の抵抗に関する設定値とが等しくないことを出力するだめでなく、ＤＤＲメモリ１０の抵抗に関する設定値を添えて出力する。
【００７５】
このため、ＴＶ＿ＳｏＣ２０では、ＴＶ＿ＳｏＣ２０におけるＤＤＲメモリ１０の抵抗に関する内部レジスタ２５ａの設定値のいずれの値が誤っているのかを容易に判断することができる。
【００７６】
また、本実施の形態におけるＦＰＧＡ３０は、制御信号出力部３４が出力するエラー信号には、参照値が含まれることが好ましい。
【００７７】
このため、エラー信号が出力された場合には、ＴＶ＿ＳｏＣ２０におけるＤＤＲメモリ１０の抵抗に関する設定値を参照値の値に設定し直せばよい。この結果、ＴＶ＿ＳｏＣ２０において、参照値を用いてＤＤＲメモリ１０の抵抗に関する内部レジスタ２５ａの設定値を正しい値に容易に設定し直すことができる。
【００７８】
また、本実施の形態における制御装置１Ａは、ＦＰＧＡ３０と、ＴＶ＿ＳｏＣ２０と、ＤＤＲメモリ１０とを含む。この構成によれば、ＴＶ＿ＳｏＣ２０が他の制御装置に変更されても、制御回路における、ＤＤＲメモリ１０の抵抗に関する設定値が正しいか否かを容易に確認し得るＦＰＧＡ３０とＤＤＲメモリ１０とＦＰＧＡ３０とを一体にした制御装置１Ａを提供することができる。
【００７９】
また、本実施の形態における制御装置１Ａでは、ＴＶ＿ＳｏＣ２０は、ＦＰＧＡ３０からエラー信号を取得した場合に、ＤＤＲ信号に含めるＤＤＲメモリ１０の抵抗に関する内部レジスタ２５ａの設定値を変更する。
【００８０】
これにより、ＴＶ＿ＳｏＣ２０では、以降においては、ＤＤＲメモリ１０の制御において、ＤＤＲメモリ１０の抵抗に関する異常の発生を解消することできる。
【００８１】
また、本実施の形態における制御装置１Ａは、数珠繋ぎに接続された複数のＤＤＲメモリ１０とＴＶ＿ＳｏＣ２０と第１接続コネクタとしてのコネクタ４３とを搭載した第１基板としてのメイン基板４１と、ＦＰＧＡ３０と第２接続コネクタとしてのコネクタ４４とを接続して搭載した第２基板としての治具基板４２とを備えている。そして、メイン基板４１と治具基板４２とが、コネクタ４３とコネクタ４４とを対峙させた状態で電気的に接続されている。
【００８２】
これにより、制御装置１Ａにおいて、ＴＶ＿ＳｏＣ２０とＤＤＲメモリ１０とＦＰＧＡ３０とを一体化するときに、ＤＤＲメモリ１０が効率的に作用する接続方法により、コンパクトに一体化することができる。
【００８３】
〔実施の形態２〕
本発明の他の実施の形態について図７及び図８に基づいて説明すれば、以下のとおりである。尚、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００８４】
本実施の形態の制御装置１Ｂは、前記実施の形態１の制御装置１Ａの構成に加えて、検査時及び通常動作時におけるＴＶ＿ＳｏＣ２０、ＤＤＲメモリ１０及びＦＰＧＡ３０の電源の立ち上げ方を変更できるようになっている点が異なっている。
【００８５】
本実施の形態の制御装置１Ｂは、ＴＶ＿ＳｏＣ２０、ＤＤＲメモリ１０及びＦＰＧＡ３０が一体化されている。そして、検査時と、ＴＶ＿ＳｏＣ２０によりテレビジョン受像機２の表示制御を行っている所謂通常動作時との両方において、随時、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定データの確認ができるようになっている。
【００８６】
その場合に、検査時においては、ＦＰＧＡ３０がＴＶ＿ＳｏＣ２０よりも先に電源が立ち上がっている必要がある。つまり、ＦＰＧＡ３０自体は、ＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０との通信の前に、受信準備が完了している必要がある。一方、通常動作時には、ＦＰＧＡ３０による検査の必要がないので、検査が必要になった時に、ＦＰＧＡ３０の電源を立ち上げればよい。
【００８７】
そこで、本実施の形態の制御装置１Ｂでは、まず、ＴＶ＿ＳｏＣ２０、ＤＤＲメモリ１０及びＦＰＧＡ３０をそれぞれ独立して電源を立ち上げ可能としている。本実施の形態の制御装置１Ｂの構成及び電源制御動作について、図７に基づいて説明する。図７は、本実施の形態の制御装置１Ｂの構成を示すブロック図である。
【００８８】
図７に示すように、本実施の形態の制御装置１Ｂは、ＴＶ＿ＳｏＣ２０の電源としてＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２を設け、ＤＤＲメモリ１０の電源としてＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３を設け、ＦＰＧＡ３０の電源としてＦＰＧＡ用ＤＣ／ＤＣコンバータ５４を設けている。
【００８９】
そして、これらＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４の電源立ち上げ順序を制御するサブマイコン５１を設けている。サブマイコン５１は、例えばメイン基板４１に設けられており、検査時であるか通常動作時であるかについては、図示しない入力系統により入手可能になっている。
【００９０】
上記サブマイコン５１の電源制御について、図８の（ａ）（ｂ）に基づいて説明する。図８の（ａ）は、制御装置１Ｂにおける検査時の電源立ち上げの順序を示すタイミングチャートである。図８の（ｂ）は、制御装置１Ｂにおける通常動作時の電源立ち上げの順序を示すタイミングチャートである。
【００９１】
検査時においては、図８の（ａ）に示すように、サブマイコン５１は、ＦＰＧＡ用ＤＣ／ＤＣコンバータ５４を立ち上げた後、ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２及びＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３をこの順に立ち上げる。尚、これらの立ち上げ間隔は例えは数１００ｍｍｓｅｃである。
【００９２】
一方、通常動作時については、サブマイコン５１は、ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２及びＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３をこの順に立ち上げるように制御する。そして、検査が必要になれば、その時に随時ＦＰＧＡ３０のＦＰＧＡ用ＤＣ／ＤＣコンバータ５４を立ち上げる。
【００９３】
これにより、ＦＰＧＡ３０が検査を実施するときには、ＴＶ＿ＳｏＣ２０とＤＤＲメモリ１０との間の通信が行われる前にＦＰＧＡ３０のＦＰＧＡ用ＤＣ／ＤＣコンバータ５４を立ち上がっている。このため、ＴＶ＿ＳｏＣ２０の内部レジスタ２５ａの設定誤りを正すことができないという事態を回避することができる。
【００９４】
このように、本実施の形態における制御装置１Ｂは、ＦＰＧＡ３０、ＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０に対してそれぞれ電源を供給する電源供給部としてのＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４と、各電源供給部を制御する電源制御部としてのサブマイコン５１とを備える。そして、サブマイコン５１は、ＦＰＧＡ３０、ＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０のうち、ＦＰＧＡ３０に対してより早いタイミングで電源の供給を開始するよう各ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４を制御する。
【００９５】
これにより、検査時においては、ＦＰＧＡ３０、ＴＶ＿ＳｏＣ２０及びＤＤＲメモリ１０のうち、ＦＰＧＡ３０が最初に電源オンとされる。この結果、ＦＰＧＡ３０においては、ＴＶ＿ＳｏＣ２０に設定されているＤＤＲメモリ１０の抵抗に関する設定値を確実に取得することができる。
【００９６】
〔実施の形態３〕
本発明の他の実施の形態について図９に基づいて説明すれば、以下のとおりである。尚、本実施の形態において説明すること以外の構成は、前記実施の形態１・２と同じである。また、説明の便宜上、前記の実施の形態１・２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９７】
本実施の形態の制御装置１Ｃは、前記実施の形態１・２の制御装置１Ａ・１Ｂの構成に加えて、ＦＰＧＡ３０からＴＶ＿ＳｏＣ２０にエラーフラッグ信号ＥＲＲ＿Ｆｌａｇが送られてきた場合には、ＴＶ＿ＳｏＣ２０は内部レジスタ２５ａのＯＤＴ抵抗値／出力インピーダンスのテーブルを更新し、エラーフラッグ信号ＥＲＲ＿Ｆｌａｇの送信がなくなるまで更新処理を繰り返すようになっている点が異なっている。
【００９８】
本実施の形態の制御装置１Ｃの構成について、図９の（ａ）（ｂ）に基づいて説明する。図９の（ａ）は、本実施の形態における制御装置１Ｃの構成を示すものであって、内部レジスタ２５ａのＯＤＴ抵抗値設定値を示す図である。図９の（ｂ）は、内部レジスタ２５ａの出力インピーダンス設定値を示す図である。
【００９９】
例えば、本実施の形態１・２では、ＦＰＧＡ３０は、正しいＴＶ＿ＳｏＣ２０の内部レジスタ２５ａのＯＤＴ抵抗値／出力インピーダンスを入手して、ＴＶ＿ＳｏＣ２０に送ることができるようになっている。しかし、場合によっては、ＦＰＧＡ３０はＴＶ＿ＳｏＣ２０の内部レジスタ２５ａのＯＤＴ抵抗値／出力インピーダンスが誤っていることは判断できるが、正しいＴＶ＿ＳｏＣ２０の内部レジスタ２５ａのＯＤＴ抵抗値／出力インピーダンスを入手できない場合がある。この場合には、ＦＰＧＡ３０は、エラーフラッグ信号ＥＲＲ＿ＦｌａｇのみをＴＶ＿ＳｏＣ２０に返送することになる。その場合には、ＴＶ＿ＳｏＣ２０は、図９の（ａ）（ｂ）に示すように、内部レジスタ２５ａのＯＤＴ抵抗値／出力インピーダンスを試行錯誤的に更新する。そして、更新する度に、ＤＤＲメモリ１０のＤＤＲモードレジスタ１２ａのＯＤＴ抵抗値／出力インピーダンスを変更する。また、ＦＰＧＡ３０は、データ比較部３２にて、その設定値がＤＤＲメモリ１０のＯＤＴ抵抗値／出力インピーダンスに適正な値であるか否かを判断する。そして、適正でなければ、ＴＶ＿ＳｏＣ２０にエラーフラッグ信号ＥＲＲ＿Ｆｌａｇを送る。
【０１００】
この処理が、内部レジスタ２５ａの設定値がＤＤＲメモリ１０のＯＤＴ抵抗値／出力インピーダンスに適正な値であるとＦＰＧＡ３０のデータ比較部３２が判断するまで、繰り返される。ＦＰＧＡ３０のデータ比較部３２が、内部レジスタ２５ａの設定値がＤＤＲメモリ１０のＯＤＴ抵抗値／出力インピーダンスに適正な値であると判断すると、エラーフラッグ信号ＥＲＲ＿Ｆｌａｇが送られない。このため、ＴＶ＿ＳｏＣ２０は、その設定値がＤＤＲメモリ１０のＯＤＴ抵抗値／出力インピーダンスに適正な値であると判断することができる。
【０１０１】
〔まとめ〕
本発明の態様１における検査装置（ＦＰＧＡ３０）は、制御回路（ＴＶ＿ＳｏＣ２０）からメモリ（ＤＤＲメモリ１０）に対して供給される制御信号（ＤＤＲ信号）を取得する取得部（ＤＤＲ信号取得部３１）と、上記取得部（ＤＤＲ信号取得部３１）が取得した制御信号（ＤＤＲ信号）が示す上記メモリ（ＤＤＲメモリ１０）の抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する判定部（データ比較部３２）と、上記設定値が上記参照値と等しくない場合に、エラー信号を出力する出力部（制御信号出力部３４）とを備えていることを特徴としている。
【０１０２】
上記の構成によれば、検査装置は、取得部にて制御回路からメモリに対して供給される制御信号を取得する。これにより、判定部が、上記取得部が取得した制御信号が示す上記メモリの抵抗に関する設定値が、予め取得した参照値と等しいか否かを判定する。そして、判定部が、上記設定値が上記参照値と等しくないと判定した場合には、出力部からエラー信号を出力する。
【０１０３】
この結果、出力部から出力されるエラー信号によって、制御回路において、メモリの抵抗に関する設定値が、正しくないのでメモリを正常に駆動することができない状態であることを把握することができる。
【０１０４】
この検査方法によれば、検査装置が予めメモリの抵抗に関する正しい設定値を参照値として別手段で取得しておき、その参照値と制御回路におけるメモリの抵抗に関する設定値とを比較する。このため、別の制御回路に変更されたとしても、本発明の一態様における検査装置があれば、容易にその制御回路におけるメモリの抵抗に関する設定値が正しいか否かを判断することができる。
【０１０５】
したがって、制御回路が変更されても、制御回路における、メモリの抵抗に関する設定値が正しいか否かを容易に確認し得る検査装置を提供することができる。
【０１０６】
本発明の態様２における検査装置（ＦＰＧＡ３０）は、前記出力部（制御信号出力部３４）が出力するエラー信号には、前記取得部（ＤＤＲ信号取得部３１）が取得した前記メモリ（ＤＤＲメモリ１０）の抵抗に関する設定値が含まれるとすることができる。
【０１０７】
これにより、出力部は、エラー信号を出力する際に、参照値と制御回路におけるメモリの抵抗に関する設定値とが等しくないことを出力するだめでなく、メモリの抵抗に関する設定値を添えて出力する。
【０１０８】
このため、制御回路では、制御回路におけるメモリの抵抗に関する設定値のいずれの値が誤っているのかを容易に判断することができる。
【０１０９】
本発明の態様３における検査装置（ＦＰＧＡ３０）は、前記出力部（制御信号出力部３４）が出力するエラー信号には、前記参照値が含まれることが好ましい。
【０１１０】
このため、エラー信号が出力された場合には、制御回路におけるメモリの抵抗に関する設定値を参照値の値に設定し直せばよい。この結果、制御回路において、参照値を用いてメモリの抵抗に関する設定値を正しい値に容易に設定し直すことができる。
【０１１１】
本発明の態様４における制御装置１Ａは、前記検査装置（ＦＰＧＡ３０）と、制御回路（ＴＶ＿ＳｏＣ２０）と、メモリ（ＤＤＲメモリ１０）とを含むことを特徴としている。
【０１１２】
上記構成によれば、制御回路が変更されても、制御回路における、メモリの抵抗に関する設定値が正しいか否かを容易に確認し得る検査装置とメモリと制御回路とを一体にした制御装置を提供することができる。
【０１１３】
本発明の態様５における制御装置１Ｂは、前記検査装置（ＦＰＧＡ３０）、前記制御回路（ＴＶ＿ＳｏＣ２０）及び前記メモリ（ＤＤＲメモリ１０）に対してそれぞれ電源を供給する電源供給部（ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４）と、各電源供給部（ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４）を制御する電源制御部（サブマイコン５１）とを備え、上記電源制御部（サブマイコン５１）は、上記検査装置（ＦＰＧＡ３０）、上記制御回路（ＴＶ＿ＳｏＣ２０）及び上記メモリ（ＤＤＲメモリ１０）のうち、上記検査装置（ＦＰＧＡ３０）に対してより早いタイミングで電源の供給を開始するよう各電源供給部（ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ５２、ＤＤＲメモリ用ＤＣ／ＤＣコンバータ５３及びＦＰＧＡ用ＤＣ／ＤＣコンバータ５４）を制御することが好ましい。
【０１１４】
これにより、検査時においては、検査装置、制御回路及びメモリのうち、検査装置が最初に電源オンとされる。この結果、検査装置においては、制御回路に設定されているメモリの抵抗に関する設定値を確実に取得することができる。
【０１１５】
本発明の態様６における制御装置１Ａでは、前記制御回路（ＴＶ＿ＳｏＣ２０）は、前記検査装置（ＦＰＧＡ３０）から前記エラー信号を取得した場合に、前記制御信号（ＤＤＲ信号）に含める前記メモリ（ＤＤＲメモリ１０）の抵抗に関する設定値を変更することが好ましい。
【０１１６】
これにより、制御回路では、メモリの抵抗に関する設定値を、正しい値に変更するので、以降においては、メモリの制御において、メモリの抵抗に関する異常の発生を解消することできる。
【０１１７】
本発明の態様７における制御装置１Ａは、数珠繋ぎに接続された複数の前記メモリ（ＤＤＲメモリ１０）と前記制御回路（ＴＶ＿ＳｏＣ２０）と第１接続コネクタ（コネクタ４３）とを搭載した第１基板（メイン基板４１）と、前記検査装置（ＦＰＧＡ３０）と第２接続コネクタ（コネクタ４４）とを接続して搭載した第２基板（治具基板４２）とを備えていると共に、上記第１基板（メイン基板４１）と第２基板（治具基板４２）とが、第１接続コネクタ（コネクタ４３）と第２接続コネクタ（コネクタ４４）とを対峙させた状態で電気的に接続されていることが好ましい。
【０１１８】
これにより、制御装置において、制御回路とメモリと検査装置を一体化するときに、メモリが効率的に作用する接続方法により、コンパクトに一体化することができる。
【０１１９】
尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０１２０】
１Ａ・１Ｂ・１Ｃ  制御装置
２                テレビジョン受像機
１０                ＤＤＲメモリ（メモリ）
１１                メモリバンク
１２ａ              ＤＤＲモードレジスタ
１３                データ入出力部
２０                ＴＶ＿ＳｏＣ（制御回路）
２１                映像入力部
２２                映像処理部
２３                映像出力部
２４                ＤＤＲ制御部
２５                ＣＰＵ
２５ａ              内部レジスタ
２６                制御信号入力部
３０                ＦＰＧＡ（検査装置）
３３                制御信号入力部
３１                ＤＤＲ信号取得部（取得部）
３２                データ比較部（判定部）
３３                制御信号入力部
３４                制御信号出力部（出力部）
４１                メイン基板（第１基板）
４２                治具基板（第２基板）
４３                コネクタ（第１接続コネクタ）
４４                コネクタ（第２接続コネクタ）
５１                サブマイコン（電源制御部）
５２                ＴＶ＿ＳｏＣ用ＤＣ／ＤＣコンバータ（電源供給部）
５３                ＤＤＲメモリ用ＤＣ／ＤＣコンバータ（電源供給部）
５４                ＦＰＧＡ用ＤＣ／ＤＣコンバータ（電源供給部）
ＥＲＲ＿Ｆｌａｇ    エラーフラッグ信号（エラー信号）
【図１】
2018146290.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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