(57)【要約】【課題】生産性を低下させずに、オン電流が低下せず接触電気抵抗を小さくでき、所望の形状に形成しやすい半導体素子を提供する。【解決手段】  本発明の半導体素子は、ソース電極、ドレイン電極、ゲート電極、およびチャネル層を有する半導体素子であって、前記ソース電極および前記ドレイン電極の片方または双方と前記チャネル層との間に、酸化物基準のモル百分率表示でＺｎＯを５０〜９５％含む酸化物薄膜を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース電極、ドレイン電極、ゲート電極、およびチャネル層を有する半導体素子であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記チャネル層との間に、酸化物基準のモル百分率表示でＺｎＯを５０〜９５％含む酸化物薄膜を有することを特徴とする半導体素子。
【請求項２】
前記酸化物薄膜はＳｎＯ２をさらに含み、酸化物基準のモル百分率表示でＳｎＯ２を５〜５０％含む請求項１に記載の半導体素子。
【請求項３】
前記酸化物薄膜は、酸化物基準のモル百分率表示でＺｎＯおよびＳｎＯ２を合量で５５〜１００％含む請求項２に記載の半導体素子。
【請求項４】
前記酸化物薄膜は、酸化物基準のモル百分率表示でＺｎＯの含有量をＳｎＯ２の含有量で除した値ＺｎＯ／ＳｎＯ２が０．０１〜０．１９である請求項２〜３のいずれか１項に記載の半導体素子。
【請求項５】
前記酸化物薄膜は酸化物基準のモル百分率表示でＧａ２Ｏ３を５〜５０％含む請求項１〜４のいずれか１項に記載の半導体素子。
【請求項６】
前記酸化物薄膜は酸化物基準のモル百分率表示でＳｉＯ２およびＧｅＯ２を合量で５〜５０％含む請求項１〜５のいずれか１項に記載の半導体素子。
【請求項７】
前記酸化物薄膜の厚みが１ｎｍ〜５００ｎｍである請求項１〜６のいずれか１項に記載の半導体素子。
【請求項８】
前記チャネル層がアモルファスシリコンである請求項１〜７のいずれか１項に記載の半導体素子。
【請求項９】
ソース電極、ドレイン電極、ゲート電極およびチャネル層を有し、前記ソース電極と前記ドレイン電極との間に前記チャネル層を有する半導体素子の製造方法であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記チャネル層との間に、酸化物基準のモル百分率表示で５０〜９５％のＺｎＯを含有する酸化物薄膜を形成するステップ（ａ）
を有することを特徴とする半導体素子の製造方法。
【請求項１０】
さらに、
前記ゲート電極を形成するステップ（ｂ）と、
前記チャネル層を形成するステップ（ｃ）と、
前記ソース電極および前記ドレイン電極を形成するステップ（ｄ）と、
を有し、
前記ステップ（ｃ）と前記のステップ（ｄ）の間に、前記ステップ（ａ）を有する請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、絶縁基板上にソース、ドレインおよびゲート等の各電極、ならびにゲート絶縁層、チャネル層などを成膜することにより構成された薄膜トランジスタ等の半導体素子が注目されている。そのような半導体素子は、例えば、電気光学装置のような各種電子デバイス等に適用することができる。
【０００３】
一般に、ｎ型チャネル層は電子密度が低く、ソース／ドレイン電極として用いられる金属を直接接触させた場合には、接触電気抵抗が大きくなってしまうため、チャネル層とソース／ドレイン電極の間にはコンタクト層と呼ばれる電子密度の高い層が設けられることが多い。同様に、ｐ型チャネル層は正孔密度が低いので、コンタクト層として正孔密度の高い層が設けられる。これらのコンタクト層を形成するためには、イオン注入法など、高価な設備を用いる必要がある。コンタクト層には、正のゲートバイアス下でチャネル層内に誘起される電子起因の電流（以下、オン電流という）が低減せず、負のゲートバイアス下でチャネル層内に誘起される正孔起因の電流（以下、オフ電流という）が低減されることが求められる。
【０００４】
現在、液晶ディスプレイのバックプレーンとして利用されている水素化アモルファスシリコンＴＦＴ（ａ−Ｓｉ：Ｈ−ＴＦＴ）においては、コンタクト層として、リンなどの５族元素をドープし電子密度を高めたｎ＋−ａ−Ｓｉ：Ｈが使用されている。
【０００５】
また、特許文献１には、接触電気抵抗を小さくするためにコンタクト層としてカルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を用いた半導体素子が提案されている。
【０００６】
非特許文献１、２には、チャネル層としてシリコン系薄膜を使用した半導体素子において、コンタクト層としてエレクトライドの薄膜を用いることにより、オフ電流が低減されることが示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１４／１９２７０１号
【非特許文献】
【０００８】
【非特許文献１】第６２回応用物理学会春季学術講演会予稿集１２ａ−Ａ２９−６
【非特許文献２】第６２回応用物理学会春季学術講演会予稿集１２ａ−Ａ２９−７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体素子を作製するためには、所定の膜を成膜後、フォトリソ工程、エッチング工程により所望の形状にパターニングする必要がある。エッチングは大きく２種類に分類され、１つは気体と被パターニング膜との反応を利用するドライエッチング、もう１つは液体と被パターニング膜との反応を利用するウェットエッチングである。生産性を考慮するとウェットエッチングが好ましい。
【００１０】
しかし、コンタクト層としてｎ＋−ａ−Ｓｉ：Ｈが使用される場合、ｎ＋−ａ−Ｓｉ：Ｈは難溶解性材料であるため、ウェットエッチングをするためには硝酸、フッ酸などを含むエッチング液が必要となる。そのようなエッチング液はガラス基板などのｎ＋−ａ−Ｓｉ：Ｈ以外の部材も溶解してしまうという問題がある。
【００１１】
また、コンタクト層としてエレクトライドの薄膜が使用される場合、エレクトライドの薄膜は耐酸性が低いため、ウェットエッチングを行う際に所望の形状よりも多くエッチングされてしまうおそれがある。
【００１２】
本発明は、接触電気抵抗を小さくでき、オン電流が低減せずオフ電流が低減され、かつ、耐酸性が高い半導体素子、およびその製造方法を提供する。
【課題を解決するための手段】
【００１３】
本発明の半導体素子は、ソース電極、ドレイン電極、ゲート電極、およびチャネル層を有する半導体素子であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記チャネル層との間に、酸化物基準のモル百分率表示でＺｎＯを５０〜９５％含む酸化物薄膜を有することを特徴とする。
【００１４】
本発明の半導体素子の製造方法は、ソース電極、ドレイン電極、ゲート電極、およびチャネル層を有する半導体素子の製造方法であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記チャネル層との間に、酸化物基準のモル百分率表示で５０〜９５％のＺｎＯを含有する酸化物薄膜を形成するステップ（ａ）
を有することを特徴とする。
【発明の効果】
【００１５】
本発明は、接触電気抵抗を小さくでき、オン電流が低減せずオフ電流が低減され、かつ、耐酸性が高い半導体素子を実現した。また、そのような半導体素子を製造する方法を実現した。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体素子の構成を概略的に示した断面図。
【図２】本発明の一実施形態に係る半導体素子を製造する際のフロー図。
【図３】酸化物薄膜を評価するための積層体を概略的に示した断面図。
【図４】例１、例２の積層体のＩ−Ｖ特性の評価結果。
【図５】例３、例４の積層体のＩ−Ｖ特性の評価結果。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明の一実施形態について詳しく説明する。以下本明細書において数値範囲を示す「〜」は、その前後に記載された数値を下限値及び上限値として含む意味で使用される。
【００１８】
まず、本発明の一実施形態に係る半導体素子について説明する。
【００１９】
図１は、本発明の一実施形態に係る半導体素子１００を示す断面図である。
【００２０】
図１に示すように、半導体素子１００は、基板１１０と、チャネル層１０５と、ソース電極１２０と、ドレイン電極１２２と、ゲート電極１２４と、ゲート絶縁層１３０を有する。
【００２１】
ゲート電極１２４は、基板１１０の上部に配置される。ゲート電極１２４の上部には、ゲート絶縁層１３０を介して、チャネル層１０５が配置される。ソース電極１２０およびドレイン電極１２２は、チャネル層１０５の上部に配置される。
【００２２】
ソース電極１２０およびドレイン電極１２２の片方または双方とチャネル層１０５との間には、酸化物薄膜１５０が配置されている。ソース電極１２０とチャネル層１０５の間に、第１の酸化物薄膜１５０ａが配置され、ドレイン電極１２２とチャネル層１０５の間に、第２の酸化物薄膜１５０ｂが配置されている。第１の酸化物薄膜１５０ａおよび第２の酸化物薄膜１５０ｂの一方は、省略されてもよい。
【００２３】
図１に示した半導体素子１００は、いわゆるボトムゲート構造−トップコンタクト方式で構成されている。この例では、ゲート電極１２４は、チャネル層１０５の下側に配置され（ボトムゲート構造）、ソース電極１２０およびドレイン電極１２２は、チャネル層１０５の上側に配置されている（トップコンタクト方式）。しかし、半導体素子を構成する各部材の配置構造は、これに限定されない。トップゲート構造−ボトムコンタクト方式であってもよく、ボトムゲート構造−トップコンタクト方式であってもよく、ボトムゲート構造−ボトムコンタクト方式であってもよい。
【００２４】
ここで、半導体素子１００を構成する各部材について説明する。
【００２５】
本実施形態において、基板１１０の材質は、ガラス基板からなる。しかし、これに限定されない。セラミック基板、プラスチック基板、および樹脂基板等の絶縁基板であってもよい。
【００２６】
ゲート電極１２４は、Ａｌ金属とＭｏ金属の２層構造である。しかし、導電性を有する限り特に限定されない。Ａｌ金属を成膜した後にＭｏ金属を成膜することにより、Ａｌ金属が劣化しにくく、ゲート電極１２４の耐久性がよい。また、Ｍｏ金属のみの単層構造と比べて導電性がよい。ゲート電極１２４は、例えば、Ａｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選ばれた元素、またはこれらの元素を成分とする金属もしくは合金であってもよい。ゲート電極１２４は、例えば、ＩＴＯ、アンチモン酸化物（Ｓｂ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、スズ酸化物（ＳｎＯ２）、亜鉛酸化物（ＺｎＯ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＡＺＯ（ＺｎＯ−Ａｌ２Ｏ３：アルミニウムがドーピングされた亜鉛酸化物）、ＧＺＯ（ＺｎＯ−Ｇａ２Ｏ３：ガリウムがドーピングされた亜鉛酸化物）、ＮｂドープＴｉＯ２、ＴａドープＴｉＯ２、およびＩＷＺＯ（Ｉｎ２Ｏ３−ＷＯ３−ＺｎＯ：三酸化タングステンおよび酸化亜鉛がドーピングされたインジウム酸化物）等の金属酸化物材料で構成されてもよい。また、ゲート電極１２４は、可視光を透過する程度に薄くした金属を用いて、透明電極としてもよい。また、ゲート電極１２４は、単層であってもよく、複数の金属、合金または金属酸化物材料等による２以上の層から構成されてもよい。
【００２７】
ゲート絶縁層１３０は、酸化ケイ素である。しかし、これに限定されない。窒化ケイ素、窒素を含む酸化ケイ素および酸素を含む窒化ケイ素などの無機絶縁材料や、アクリルやポリイミドなどの有機絶縁材料で構成されてもよい。
【００２８】
あるいは、ゲート絶縁層１３０は、珪素と酸素との結合で骨格構造が構成され、置換基として少なくとも水素を含む有機基（例えばアルキル基、アリール基）、フルオロ基を有する材料、いわゆるシロキサン系の材料で構成されてもよい。また、ゲート絶縁層１３０は、単層であっても、２以上の層から構成されてもよい。
【００２９】
チャネル層１０５のは、シリコン系半導体のアモルファスシリコン（ａ−Ｓｉ：Ｈ）である。しかし、これに限定されない。例えば、シリコンやゲルマニウムなどのＩＶ族半導体および有機半導体など、一般的な半導体材料で構成されてもよい。また、結晶質の半導体に限らず、非晶質半導体（アモルファス半導体）でもよく、非晶質と結晶質とを含む状態であってもよい。
【００３０】
シリコン系半導体としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）、低温ポリシリコン（ＬＴＰＳ）等が挙げられる。
【００３１】
有機半導体としては、例えば、多環芳香族化合物、共役二重結合化合物、マクロ環化合物、金属フタロシアニン錯体、電荷移動錯体、縮合環テトラカルボン酸ジイミド類、オリゴチオフェン類、フラーレン類、カーボンナノチューブ、などが挙げられる。例えばポリピロール、ポリチオフェン、ポリ（３−アルキルチオフェン）、ポリチエニレンビニレン、ポリ（ｐ−フェニレンビニレン）、ポリアニリン、ポリジアセチレン、ポリアズレン、ポリピレン、ポリカルバゾール、ポリセレノフェン、ポリフラン、ポリ（ｐ−フェニレン）、ポリインドール、ポリビリダジン、ナフタセン、テトラセン、ペンタセン、ヘキサセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、トリフェノジオキサジン、トリフェノジリアジン、ヘキサセン−６，１５−キノン、ポリビニルカルバゾール、ポリフェニレンスルフィド、ポリビニレンスルフィド、ポリビニルピリジン、ナフタレンテトラカルボン酸ジイミド、アントラセンテトラカルボン酸ジイミド、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４、およびこれらの誘導体を用いることができる。また、これらの具体例としては、一般的にＰ型半導体とされるペンタセン、テトラセン、α−セキシチオフェン（６Ｔ）、銅フタロシアニン、ビス（１，２，５−チアジアゾロ）−ｐ−キノビス（１，３−ジチオール）、ルブレン、ポリ（２，５−チエニレンビニレン）（略称：ＰＴＶ）、ポリ（３−ヘキシルチオフェン−２，５−ジイル）（略称：Ｐ３ＨＴ）、（ポリ［（９，９−ジオクチルフルオレニル−２，７−ジイル）−ｃｏ−ビチオフェン］）（略称：Ｆ８Ｔ２）等がある。また、一般にＮ型半導体とされる７，７，８，８，−テトラシアノキノジメタン（略称：ＴＣＮＱ）ペリレン−３，４，９，１０−テトラカルボン酸二無水物（略称：ＰＴＣＤＡ）、１，４，５，８−ナフタレンテトラカルボン酸二無水物（略称：ＮＴＣＤＡ）、Ｎ，Ｎ'−ジオクチル−３，４，９，１０−ペリレンテトラカルボン酸ジイミド（略称：ＰＴＣＤＩ−Ｃ８Ｈ）、銅（ＩＩ）１，２，３，４，８，９，１０，１１，１５，１６，１７，１８，２２，２３，２４，２５−フキサデカフルオロ−２９Ｈ，３１Ｈ−フタロシアニン（略称：Ｆ１６ＣｕＰｃ）、３'，４'−ジブチル−５，５''−ビス（ジシアノメチレン）−５，５''−ジヒドロ−２，２'：５'，２''−テルチオフェン）（略称： ＤＣＭＴ）等がある。なお、有機半導体においてＰ型やＮ型の特性は、その物質固有のものではなく、キャリアを注入する電極との関係や注入の際の電界の強度に依存する。
【００３２】
チャネル層１０５は、仕事関数が３．５ｅＶ以上であってもよく、４．０ｅＶ以上であってもよい。また、仕事関数は７．０ｅＶ以下であってもよく、５．０ｅＶ以下であってもよい。
【００３３】
チャネル層１０５は、電子密度が１０９ｃｍ−３以上であってもよく、１０１５ｃｍ−３以上あってもよい。また、電子密度は１０１９ｃｍ−３以下であってもよく、１０１８ｃｍ−３以下であってもよい。
【００３４】
ソース電極１２０およびドレイン電極１２２は、Ｍｏ金属とＡｌ金属の２層構造である。しかし、導電性を有する限り特に限定されない。Ｍｏ金属を成膜した後にＡｌ金属を成膜することにより、後述する酸化物薄膜１０５とＭｏ金属が接触するため、酸化物薄膜１０５とソース電極１２０およびドレイン電極１２２との接触抵抗がＡｌ金属のみの単層構造と比べて小さい。ソース電極１２０およびドレイン電極１２２は、例えば、Ａｌ、Ａｇ、Ｃｒ、Ｃｕ、Ｎｂ、Ｎｄ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選ばれた元素、またはこれらの元素を成分とする金属もしくは合金であってもよい。また、ウェットエッチングによりパターニングできることが好ましい。
【００３５】
本発明の一実施形態に係る半導体素子１００は、ソース電極１２０およびドレイン電極１２２の片方または双方とチャネル層１０５との間に、酸化物基準のモル百分率表示で５０％〜９５％のＺｎＯを含有する酸化物薄膜１５０を有する。酸化物基準のモル百分率表示で５０％〜９５％のＺｎＯを含有する酸化物薄膜を有することにより、接触電気抵抗を小さくすることができ、オン電流が低下せずにオフ電流が低減される。また、酸化物薄膜１５０が適度な耐酸性を有するため、ウェットエッチングを行う際に酸化物薄膜１５０が所望の形状よりも多くエッチングされにくい。図１の例では、ソース電極１２０とチャネル層１０５の間に、第１の酸化物薄膜１５０ａが配置されていることにより、ソース電極１２０とチャネル層１０５の界面の接触電気抵抗を小さくすることができる。同様に、ドレイン電極１２２とチャネル層１０５の間に、第２の酸化物薄膜１５０ｂが配置されていることにより、ドレイン電極１２２とチャネル層１０５の界面の接触電気抵抗を小さくすることができる。  オフ電流は、負のゲートバイアス下でチャネル層内に誘起される正孔に由来する電流が原因の１つと考えられる。チャネル層１０５がシリコンで構成される場合、価電子帯の上端は、真空準位から約５ｅＶであり、チャネル層１０５がゲルマニウムで構成される場合、価電子帯の上端は、真空準位から約４．５ｅＶ程度である。一方、酸化物薄膜１５０の価電子帯の上端は、真空準位から６〜９ｅＶである。よって、酸化物薄膜１５０とチャネル層１０５との界面では、価電子帯の上端で、１〜４ｅＶのエネルギー障壁が生じる。正孔は価電子帯の上端またはその近傍を伝搬するため、チャネル層１０５から酸化物薄膜１５０への正孔の輸送が抑制される結果、オフ電流を低減することができる。これを正孔ブロック効果という。
【００３６】
本発明の一実施形態に係る半導体素子１００は、酸化物薄膜１５０のＺｎＯの含有量が酸化物基準のモル百分率で５０％〜９５％である。５０％以上であれば、電子密度が高くなり、チャネル層との接触電気抵抗を低くすることができる。ＺｎＯの含有量は酸化物基準のモル百分率で７０％以上がより好ましく、７５％以上がさらに好ましい。ＺｎＯの含有量が９５％以下であれば、酸化物薄膜１５０の耐酸性が向上し、ウェットエッチングのエッチングレートが制御しやすくなり、酸化物薄膜１５０を所望の形状に形成しやすい。ＺｎＯの含有量は酸化物基準のモル百分率で９０％以下がより好ましく、８５％以下がさらに好ましい。
【００３７】
酸化物薄膜１５０は、酸化物基準のモル百分率でＳｎＯ２を５〜５０％含むことが好ましい。ＳｎＯ２の含有量が５％以上であれば、酸化物薄膜１５０の電子密度が高くなり、チャネル層との接触電気抵抗を低くすることができる。ＳｎＯ２の含有量は１０％以上がより好ましく、１５％以上がさらに好ましい。ＳｎＯ２の含有量が５０％以下であれば、ウェットエッチングのエッチングレートが制御しやすくなり、酸化物薄膜１５０を所望の形状に形成しやすい。ＳｎＯ２の含有量は３３％以下がより好ましく、２５％以下がさらに好ましい。
【００３８】
また、酸化物薄膜１５０は、ＺｎＯとＳｎＯ２の含有量の合量が酸化物基準のモル百分率表示で５５〜１００％であることが好ましい。ＺｎＯとＳｎＯ２の含有量の合量が５５％以上であれば、半導体素子のオン電流が低下しにくい。ＺｎＯとＳｎＯ２の含有量の合量は７０％以上がより好ましく、８０％以上がさらに好ましい。ＺｎＯとＳｎＯ２の含有量の合量が９５％以下であれば、非晶質になりやすく結晶粒界によるリーク電流がないため、正孔ブロック効果を大きくすることができ、オフ電流が低減される。ＺｎＯとＳｎＯ２の含有量の合量は９０％以下がより好ましく、８５％以下がさらに好ましい。
【００３９】
また、酸化物薄膜１５０は、酸化物基準のモル百分率表示でＺｎＯの含有量をＳｎＯ２の含有量で除した値ＺｎＯ／ＳｎＯ２が０．０１〜０．１９であることが好ましい。ＺｎＯ／ＳｎＯ２が０．０１以上であれば、耐酸性が強くなりすぎず、ウェットエッチングにより酸化物薄膜１５０を所望の形状に形成することができる。ＺｎＯ／ＳｎＯ２は０．０１５以上がより好ましく、０．０２３以上がさらに好ましい。ＺｎＯ／ＳｎＯ２が０．１９以下であれば、耐酸性が弱くなりすぎず、ウェットエッチングにより酸化物薄膜１５０が溶けすぎないため、酸化物薄膜１５０が所望の形状よりも多くエッチングされにくい。ＺｎＯ／ＳｎＯ２は０．０９以下がより好ましく、０．０５７以下がさらに好ましい。
【００４０】
また、酸化物薄膜１５０は、酸化物基準のモル百分率でＧａ２Ｏ３を５〜５０％含むことが好ましい。Ｇａ２Ｏ３の含有量が５％以上であれば、酸化物薄膜１５０の電子密度が高くなり、チャネル層との接触電気抵抗を低くすることができる。Ｇａ２Ｏ３の含有量は１０％以上がより好ましく、１５％以上がさらに好ましい。Ｇａ２Ｏ３の含有量が５０％以下であれば、酸化物薄膜をウェットエッチングしやすい。Ｇａ２Ｏ３の含有量は３３％以下がより好ましく、２５％以下がさらに好ましい。
【００４１】
また、酸化物薄膜１５０は、酸化物基準のモル百分率でＳｉＯ２とＧｅＯ２を合量で５〜５０％含むことが好ましい。ＳｉＯ２とＧｅＯ２の合量が５％以上であれば、酸化物薄膜１５０が非晶質化しやすく、結晶粒界によるリーク電流がないため正孔ブロック効果を大きくすることができ、オフ電流が低減される。ＳｉＯ２とＧｅＯ２の合量は１０％以上がより好ましく、１５％以上がさらに好ましい。ＳｉＯ２とＧｅＯ２の合量が５０％以下であれば、電子密度の高い膜が得られる。ＳｉＯ２とＧｅＯ２の合量は３０％以下がより好ましく、２０％以下がさらに好ましい。
【００４２】
酸化物薄膜１５０の電気抵抗率は、１×１０−１Ωｃｍ〜１×１０５Ωｃｍであることが好ましい。酸化物薄膜１５０の電気抵抗率が１×１０−１Ωｃｍ以上であれば、負のゲートバイアス下での正孔の流れが抑制され、オフ電流を小さく抑えることができる。電気抵抗率は１Ωｃｍ以上がより好ましく、１０Ωｃｍ以上がさらに好ましい。電気抵抗率が１０５Ωｃｍ以下であれば、正のゲートバイアス下で電流を十分に流すことができる。電気抵抗率は１０４Ωｃｍ以下がより好ましく、１０３Ωｃｍ以下がさらに好ましい。
【００４３】
酸化物薄膜１５０の厚みは、１ｎｍ〜５００ｎｍであることが好ましい。酸化物薄膜１５０の厚みが１ｎｍ以上であれば、酸化物薄膜１５０のピンホールが少ない。酸化物薄膜１５０の厚みは、１０ｎｍ以上がより好ましく、１００ｎｍ以上がさらに好ましい。酸化物薄膜１５０の厚みが５００ｎｍ以下であれば、例えば、フォトリソグラフィーなどにより高精度にパターニングすることが出来る。酸化物薄膜１５０の厚みは、４００ｎｍ以下がより好ましく、３００ｎｍ以下がさらに好ましい。
【００４４】
酸化物薄膜１５０は、Ｎｂ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、Ｂｉ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２から１種類以上を含んでもよい。これらの成分を含むことによって化学的耐久性が向上する。
【００４５】
酸化物薄膜１５０の電子密度は、１×１０１４ｃｍ−３〜１×１０２０ｃｍ−３であることが好ましい。電子密度が１×１０１４ｃｍ−３以上であれば、酸化物薄膜１５０とチャネル層１０５との接触抵抗が小さい。電子密度は１×１０１４ｃｍ−３以上がより好ましく、１×１０１６ｃｍ−３以上がさらに好ましい。電子密度が１×１０２０ｃｍ−３以下であれば、酸化物薄膜１５０がチャネル層１０５とヘテロ接合を形成し、オフ電流を抑制できる。電子密度は１×１０１９ｃｍ−３以下がより好ましく、１×１０１８ｃｍ−３以下がさらに好ましい。
【００４６】
次に、本発明の一実施形態に係る半導体素子の製造方法について説明する。ここでは、気相成長法を用いて成膜する。
【００４７】
ここで、「気相成長法」とは、物理気相成膜（ＰＶＤ）法および化学気相成膜(ＣＶＤ)法を含む、気化された原料を基板上に堆積させる成膜方法を意味する。ＰＶＤ法には、、真空蒸着法、分子線エピタキシー法、スパッタリング法、イオンプレーティング法、レーザー堆積（アブレーション）法が含まれる。ＣＶＤ法には、熱ＣＶＤ法、光ＣＶＤ法，プラズマＣＶＤ法、常圧ＣＶＤ（ＡＰ−ＣＶＤ）、減圧ＣＶＤ（ＬＰ−ＣＶＤ）、有機金属化学気相成長法（ＭＯ−ＣＶＤ）が含まれる。
【００４８】
図２は、本発明の一実施形態に係る半導体素子１００を製造する際のフロー図である。図２に示した本発明の一実施形態に係る半導体素子１００の製造方法は、
ゲート電極を形成するステップ（ステップＳ５１０）と、
チャネル層を形成するステップ（ステップＳ５２０）と、
酸化物基準のモル百分率表示で５０〜９５％のＺｎＯを含有する酸化物薄膜を形成するステップ（ステップＳ５３０）と、
ソース電極およびドレイン電極を形成するステップ（ステップＳ５４０）と、
を有する。
【００４９】
以下、各ステップについて詳細に説明する。なお、以下の説明では、明確化のため、各部材には、図１に示した参照符号を使用する。
【００５０】
（ステップＳ５１０）
まず、基板１１０上に、ゲート電極１２４が形成される。ゲート電極１２４の形成には、従来実施されている各種方法が利用できる。例えば、ゲート電極１２４は、スパッタリング法および蒸着法等により形成されてもよい。ゲート電極１２４を形成する導電層を成膜後に、膜のフォトリソグラフィー処理およびエッチング処理等を行うことにより、ゲート電極１２４を形成することができる。
【００５１】
（ステップＳ５２０）
次に、ゲート電極１２４を覆うように、ゲート絶縁膜１３０が形成される。
【００５２】
ゲート絶縁膜１３０は、ディップ法、スピンコート法、液滴吐出法、キャスト法、スピ
ナー法、印刷法などの塗布法や、ＣＶＤ法、スパッタリング法などの方法によって成膜してもよい。
【００５３】
その後、ゲート絶縁膜１３０上に、チャネル層１０５が成膜される。
【００５４】
チャネル層１０５の成膜方法は、特に限定されず、従来実施されている方法で、ゲート絶縁膜１３０上にチャネル層１０５を成膜してもよい。チャネル層１０５がアモルファスシリコン等の非晶質半導体の場合、ＣＶＤなどにより、ゲート絶縁膜１３０上に成膜される。
【００５５】
成膜されたチャネル層１０５は、例えば、フォトリソグラフィー処理およびエッチング処理を行うことにより、所望の形状とすることができる。
【００５６】
（ステップＳ５３０）
次に、チャネル層１０５の上に、酸化物基準のモル百分率表示で５０〜９５％のＺｎＯを含有する酸化物薄膜１５０が成膜される。この薄膜は、後に、第１の薄膜１５０ａおよび／または第２の薄膜１５０ｂとなる。
【００５７】
酸化物薄膜１５０の成膜は、
Ｚｎを含有するターゲットを準備する工程（Ｓ５３１）と、
前記ターゲットを用いて、気相成長法により、チャネル層上に成膜を行う工程（Ｓ５３２）と、
により行われる。
【００５８】
（ステップＳ５３１）
まず、以降の工程Ｓ１３２で使用される成膜用のターゲットが準備される。
【００５９】
ターゲットは、Ｚｎを４５〜９８％含有することが好ましい。Ｚｎは金属でもよいし、酸化物でもよい。相対密度は９５％以上が好ましい。形状は平板状でもよいし、円筒型でもよい。
【００６０】
得られたターゲットは、次工程で酸化物薄膜１５０を成膜する際の原料ソースとして使用される。
【００６１】
（ステップＳ５３２）
次に、前述の工程Ｓ５３１において作製されたターゲットを用いて、気相成長法により、チャネル層上に成膜が行われる。
【００６２】
気相成長法の中でも、特に、スパッタリング法が好ましい。スパッタリング法では、大面積領域に、比較的均一に薄膜を成膜することができる。
【００６３】
ここでは、ＤＣ（直流）スパッタリング法が適用される。しかし、これに限定されず、公知のスパッタリング法を適用できる。高周波スパッタリング法、ヘリコン波スパッタリング法、イオンビームスパッタリング法、およびマグネトロンスパッタリング法等のいずれでもよい。
【００６４】
酸化物薄膜を成膜する際の被成膜基板の温度は、特に限定されず、室温から例えば７００℃までの範囲の、いかなる温度を採用してもよい。ただし、蒸着源の輻射熱によって、被成膜基板の温度が「付随的に」上昇する場合はあり得る。例えば、被成膜基板の温度は、２００℃以上であってもよく、３００℃以上であってもよい。被成膜基板の温度が２００℃以上であれば、酸化物薄膜１５０の電子密度を高くすることができる。被成膜基板の温度が３００℃以上であれば、より電子密度を高くすることができる。また、被成膜基板の温度は、５００℃以下であってもよく、４００℃以下であってもよく、２００℃以下であってもよい。被成膜基板の温度が５００℃以下であれば、酸化物薄膜１５０とチャネル層１０５の間に化学反応が生じにくい。
【００６５】
被成膜基板を「積極的に」加熱しない場合、基板の材料として、例えばガラスやプラスチックのような、７００℃を超える高温側で耐熱性が低下する材料を使用することが可能になる。
【００６６】
スパッタガスは、Ａｒ（アルゴン）およびＯ２（酸素）を用いた。しかし、これに限定されず、希ガスに微量の酸素源を加えたものであればよい。希ガスとしては、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、およびＸｅ（キセノン）が挙げられる。酸素源としては、Ｏ２（酸素）およびＣＯ２（二酸化炭素）などが挙げられる。このとき、ターゲットが酸化物の場合のスパッタガス中の酸素源としては、Ｏ２を用いることがより好ましく、Ｏ２の濃度は０．０１％〜０．５％が好ましい。ターゲットが金属の場合は、スパッタガス中の酸素源としては、ＣＯ２を用いることがより好ましく、ＣＯ２の濃度は１０％〜６０％が好ましい。
【００６７】
スパッタガスの圧力（スパッタ装置のチャンバ内の圧力）は０．０５Ｐａ〜１０Ｐａの範囲が好ましく、０．１Ｐａ〜５Ｐａがより好ましく、０．２Ｐａ〜３Ｐａがさらに好ましい。この範囲であれば、スパッタガスの圧力が低すぎることがないため、プラズマが安定になる。また、スパッタガスの圧力が高すぎることがないため、イオン衝撃が増えることによる基板の温度上昇を抑制することができる。
【００６８】
以上、ＤＣスパッタリング法を例に、前記酸化物薄膜を成膜する方法について、簡単に説明した。しかしながら、前記酸化物薄膜の成膜方法は、これに限定されるものではなく、前述の２つの工程（工程Ｓ１３１およびＳ１３２）を適宜変更する、あるいは各種工程を追加してもよいことは明らかである。
【００６９】
このような方法で、パターン化されたチャネル層１０５の上部に、酸化物薄膜１５０が成膜される。さらに、連続して、ソース電極１２０およびドレイン電極１２２となる導電層が形成される。
【００７０】
（ステップＳ５４０）
次に、酸化物薄膜１５０の上にソース電極１２０およびドレイン電極１２２が形成される。ソース電極１２０およびドレイン電極１２２は、これらを形成する導電層を成膜後に、膜のフォトリソグラフィー処理およびエッチング処理等を行うことにより、形成することができる。これに限定されず、ソース電極１２０およびドレイン電極１２２の形成には、従来実施されている各種方法が利用できる。
【００７１】
ここで、ソース電極１２０およびドレイン電極１２２と酸化物薄膜１５０とは、同じレジストパターンでパターニングされてもよい。エッチング処理は、ウェットエッチングによりソース電極１２０、ドレイン電極１２２および酸化物薄膜１５０を一度にエッチングしてもよいし、ソース電極１２０、ドレイン電極１２２および酸化物薄膜１５０、それぞれでエッチャントを変えて別々にエッチングしてもよい。例えば、リン酸・硝酸・酢酸の混酸でソース電極１２０およびドレイン電極１２２をウェットエッチングし、酸化物薄膜１５０を塩酸やフッ酸でウェットエッチングしてもよい。また、ソース電極１２０およびドレイン電極１２２をドライエッチングし、酸化物薄膜１５０をウェットエッチングしてもよい。この場合、酸化物薄膜１５０はドライエッチングによるエッチングを防ぐエッチストッパ層として機能するため、ソース電極１２０およびドレイン電極１２２をドライエッチングしたときに、チャネル層１０５はエッチングされにくい。
【００７２】
ウェットエッチングはドライエッチングに比べると真空装置などを使用しないため製造プロセスが簡素である。また、チャネル層１０５はエッチングせず、酸化物薄膜１５０は所望の形状にエッチングできるエッチング液を選択することにより、チャネル層１０５がエッチングされないため、チャネル層１０５が従来に比べ薄くてもよく、結果的に半導体素子１００のオン電流を大きくすることができる。このようなエッチング液として、例えば、リン酸、酢酸、硝酸を混合したＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）系エッチング液が挙げられる。さらに、酸化物薄膜１５０は、酸化物であり正孔ブロック効果があるため、半導体素子１００のオフ電流を小さくできる。
【００７３】
半導体素子１００は、パターン化した後に熱処理することが好ましい。熱処理温度は、１００℃以上が好ましく、２００℃以上がより好ましい。被膜および被成膜基板の耐えられる温度以下とし、７００℃以下が好ましい。チャネル層１０５がａ−Ｓｉ：Ｈの場合は、ａ−Ｓｉ：Ｈの脱水素を防ぐため、熱処理温度は３５０℃以下が好ましい。所定の温度における保持時間は、１分〜２時間であってもよく、１０分〜１時間であってもよい。雰囲気は、大気、窒素、希ガス、水素のいずれであってもよく、これらの混合ガスであってもよい。パターン化するときなどにチャネル層１０５や酸化物薄膜１５０が損傷した場合に、熱処理をすることにより損傷が回復される。
【００７４】
以上の工程により、半導体素子１００を製造することができる。
【００７５】
なお、以上の記載では、図１に示した半導体素子１００を例に、本発明による半導体素子を製造する方法の一例について説明した。
【００７６】
しかしながら、各ステップの順番はこれに限定されない。すなわち、図２に示した各ステップの順番を変更して半導体素子を製造してもよい。
【００７７】
また、本発明の半導体素子に用いられる基板、電極、チャネル層のすべてを透明な材料とすることで透明な半導体素子を製造することができる。
【実施例】
【００７８】
以下、実施例をあげて本発明を具体的に説明するが、本発明はこれらの例に限定されない。
【００７９】
図３は、酸化物薄膜を評価するための積層体３００を概略的に示した断面図である。
【００８０】
ＺｎＯを酸化物基準のモル百分率表示で５０〜９０％含有する酸化物薄膜３３０を含む積層体３００を作製し、電流電圧特性（Ｉ−Ｖ特性）を評価した。
【００８１】
まず、低抵抗の（４×１０−３Ωｃｍ）Ｐ型シリコン基板３１０の上に、半導体薄膜３２０を厚み５０ｎｍとなるようにＰＥＣＶＤにより成膜した。次に、薄膜３３０を厚み３０ｎｍとなるように成膜し、さらにメタルマスクを用いて電極３４０として２ｍｍ四方のＭｏをスパッタ成膜した。最後に、裏面電極３５０としてＡｌを成膜した。半導体薄膜３２０および薄膜３３０は表１に示すものであり、例１〜例４の４種類の積層体３００を作製した。
【００８２】
【表１】
2018060858.tif 000003
例１、例３は実施例であり、例２、例４は比較例である。
【００８３】
Ｐ型ａ−Ｓｉ：Ｈは、２８０℃、１３３Ｐａの条件下で、反応ガスとしてＳｉＨ４、Ｈ２、Ｂ２Ｈ６を用いてＰＥＣＶＤにより成膜された。また、Ｉ型ａ−Ｓｉ：Ｈは、２８０℃、４０Ｐａの条件下で、反応ガスとしてＳｉＨ４を用いてＰＥＣＶＤにより成膜された。Ｎ型ａ−Ｓｉ：Ｈは、２８０℃、１３３Ｐａの条件下で、反応ガスとしてＳｉＨ４、Ｈ２、ＰＨ３を用いてＰＥＣＶＤにより成膜された。８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜は、モル百分率表示でＺｎＯを８５％、ＳｎＯ２を１５％含むスパッタリングターゲットにより、スパッタ成膜された。
【００８４】
作製した積層体３００を大気中で２５０℃６０分間熱処理し、Ｉ−Ｖ特性を測定した。
【００８５】
図４および図５は、Ｉ−Ｖ特性の測定結果である。例３の電流値は例４と同程度で、例１の電流値は例２よりも１桁程度小さかった。半導体薄膜３２０がＩ型ａ−Ｓｉ：Ｈである例３と例４は、本発明の半導体素子１００に正のゲート電圧を印加した場合を模擬している。例３と例４の電流値がほぼ同等であるということは、８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜をコンタクト層として配置した半導体素子のオン電流は、ｎ＋−ａ−Ｓｉ：Ｈをコンタクト層として配置した半導体素子のオン電流と、チャネル層１０５の厚さが同じであれば同等になることを意味している。ここで、ｎ＋−ａ−Ｓｉ：Ｈをコンタクト層として用いる場合、上述したようにｎ＋−ａ−Ｓｉ：Ｈは難溶解性材料であるため、ウェットエッチングをするためには硝酸、フッ酸などを混合した溶液が必要となり、ガラス基板などのｎ＋−ａ−Ｓｉ：Ｈ以外の部材も溶解してしまうという問題がある。８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜をコンタクト層として配置した半導体素子は、８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜が難溶解性材料ではなく、ガラス基板などの部材を溶解させずにウェットエッチングできるため、ｎ＋−ａ−Ｓｉ：Ｈをコンタクト層として用いる場合よりもチャネル層を薄くすることができ、例３と例４のＩ−Ｖ特性の結果から、ｎ＋−ａ−Ｓｉ：Ｈをコンタクト層として用いる場合よりもオン電流が大きくなることがわかる。
【００８６】
また、半導体薄膜３２０がＰ型ａ−Ｓｉ：Ｈである例１と例２は、本発明の半導体素子１００に負のゲート電圧を印加した場合を模擬している。例１の電流が例２よりも小さいことから、８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜を本発明の半導体素子１００に配置したとき、オフ電流を低減できると考えられる。
【００８７】
次に、本発明の半導体素子１００の耐酸性が高いことを示すために、無アルカリガラス基板上に表２に示す薄膜を成膜し、薄膜のエッチングレートを測定した。
【００８８】
例５は実施例であり、例６は比較例である。
【００８９】
【表２】
2018060858.tif 000004
まず、スパッタ成膜装置（アルバック社製ＥＣ−２）の成膜室に、表２に示す薄膜を成膜するためのスパッタリングターゲットと、および無アルカリガラス基板を、スパッタリングターゲットと無アルカリガラス基板との距離が６．７ｃｍとなるように設置した。次に、成膜室内の圧力が１×１０−４Ｐａ未満となるようにターボポンプで排気した後、アルゴン９９．２５ｖｏｌ％／酸素０．７５ｖｏｌ％の混合ガスを成膜室の圧力が２Ｐａとなるように導入した。スパッタリングターゲットに直流電圧を印加し、プラズマを発生させ、無アルカリガラス基板上に薄膜の厚さが１００ｎｍとなるようにスパッタ成膜を行った。次に、成膜された薄膜の一部分にフォトレジストを塗布し、１００℃で３分間加熱してレジストを硬化させた。そして、混酸エッチャント（関東化学社製、成分：リン酸８０％未満、硝酸５％未満、酢酸１０％未満、水５％以上）に浸漬し、フォトレジストの塗布されていない部分をエッチングした。さらに、フォトレジストを剥離液で除去し、ＩＰＡにより洗浄した。このようにして得られた酸化物薄膜の段差を接触式段差計で測定し、エッチングレートを求め、表２に示した。
【００９０】
例５の８５ｍｏｌ％ＺｎＯ／１５ｍｏｌ％ＳｎＯ２薄膜は、例６の非晶質Ｃ１２Ａ７エレクトライド薄膜よりもエッチングレートが遅く、耐酸性が高い。
【００９１】
例６の非晶質エレクトライド薄膜は、エッチングレートが速く耐酸性が低いため、ウェットエッチングを行う際に所望の形状よりも多くエッチングされてしまうおそれがある。
【産業上の利用可能性】
【００９２】
本発明は、例えば、電気光学素子のような各種電子デバイス等に使用される半導体素子等に適用することができる。例えば、テレビなどのディスプレイ、洗濯機や冷蔵庫などの電化製品、携帯電話やコンピュータなどの情報処理機器などの電子機器に用いることができる。また、本発明の半導体素子は、自動車や各種産業機器などが具備する電子機器にも用いることができる。
【符号の説明】
【００９３】
１００    半導体素子
１０５    チャネル層
１１０    基板
１２０    ソース電極
１２２    ドレイン電極
１２４    ゲート電極
１３０    ゲート絶縁層
１５０ａ、１５０ｂ    ＺｎＯを含有する酸化物薄膜
【図１】
2018060858.tif 000005
【図２】
2018060858.tif 000006
【図３】
2018060858.tif 000007
【図４】
2018060858.tif 000008
【図５】
2018060858.tif 000009