(57)【要約】【課題】ｐ型ウエル領域とプレナーゲート電極を利用するＦＥＴのオン抵抗を下げて耐圧を上げる。【解決手段】ｐ型ウエル領域を囲むウエル外ｎ型領域に、ｐ型ウエル領域に接する不純物低濃度領域と、その不純物低濃度領域によってｐ型ウエル領域から隔てられている不純物高濃度領域を形成する。不純物高濃度領域を利用してオン抵抗を下げることができ、ｐ型ウエル領域にｎ型不純物の低濃度領域が接することで耐圧を上げることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ウエル外ｎ型領域に囲まれているとともに半導体基板の表面に臨んでいるｐ型ウエル領域と、
前記ｐ型ウエル領域に囲まれているとともに前記半導体基板の前記表面に臨んでいるウエル内ｎ型領域と、
前記ウエル外ｎ型領域と前記ウエル内ｎ型領域を隔てている範囲の前記ｐ型ウエル領域の表面に絶縁膜を介して対向するゲート電極を備えており、
前記ウエル外ｎ型領域が、前記ｐ型ウエル領域に接する不純物低濃度領域と、前記不純物低濃度領域によって前記ｐ型ウエル領域から隔てられている不純物高濃度領域を備えている半導体装置。
【請求項２】
前記不純物低濃度領域と前記不純物高濃度領域の間に不純物中濃度領域を備えている、請求項１の半導体装置。
【請求項３】
前記ウエル外ｎ型領域が、エピタキシャル成長した窒化物半導体で形成されている、請求項１または２の半導体装置。
【請求項４】
前記絶縁膜と前記ゲート電極が、隣接する前記ｐ型ウエル領域の間隔を跨って延びており、
前記間隔では、前記絶縁膜に前記不純物低濃度領域が接している、請求項１〜３のいずれかの一項に記載の半導体装置。
【請求項５】
ｎ型半導体基板の表面にｎ型半導体を結晶成長させ、
結晶成長後の半導体基板の表面から前記ｎ型半導体の一部をエッチングし、
エッチング後の半導体基板の表面にｎ型半導体を再度結晶成長させ、
再度の結晶成長後の半導体基板の表面にｐ型ウエル領域を形成し、
前記ｐ型ウエル領域の一部にｎ型不純物を注入して熱処理する工程を備えており、
再度の結晶成長で成長するｎ型半導体の不純物濃度を、エッチング前に成長したｎ型半導体の不純物濃度より薄くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置を開示する。
【背景技術】
【０００２】
図１０に例示するように、ｎ型ドリフト領域６と、ｐ型ウエル領域１２と、ｎ型ソース領域１４と、絶縁膜１６と、ゲート電極１８を備えた電界効果トランジスタ（ＦＥＴ（Field Effect Transistor））が知られている。ｐ型ウエル領域１２は、ｎ型ドリフト領域６に囲まれているとともに半導体基板の表面に臨んでいる。ｎ型ソース領域１４は、ｐ型ウエル領域１２に囲まれているとともに半導体基板の表面に臨んでいる。ゲート電極１８は、ｎ型ドリフト領域６とｎ型ソース領域１４を隔てている範囲のｐ型ウエル領域１２の表面に絶縁膜１６を介して対向している。
【０００３】
ゲート電極１８に正電圧が印加されない間は、ｎ型ドリフト領域６とｎ型ソース領域１４の間がｐ型ウエル領域１２で分断され、ドリフト領域６とソース領域１４の間が高抵抗となる。ゲート電極１８に正電圧が印加されると、絶縁膜１６を介してゲート電極１８に対向する範囲のｐ型ウエル領域１２の表面、すなわち、ｎ型ドリフト領域６とｎ型ソース領域１４を隔てている範囲のｐ型ウエル領域１２の表面に反転層が形成され、ドリフト領域６とソース領域１４の間が低抵抗となる。図１０の構造によってＦＥＴが得られる。なお、図１０において、参照番号４はドレイン領域であり、参照番号２はドレイン電極である。
【０００４】
ＦＥＴには、ゲート電極１８に正電圧が印加された状態においてソース領域１４とドレイン領域４の間の抵抗（オン抵抗）が低いことが求められる。また、ゲート電極１８に正電圧が印加されない状態では、ドレイン領域４が高電位となり、ソース領域１４とゲート電極１８が低電位となる。ＦＥＴには、ドレイン領域４の電位が高くなっても、ソース領域１４またはゲート電極１８に電流が流れない（耐圧が高い）ことが求められる。
【０００５】
オン抵抗を下げるには、ｎ型ドリフト領域６の不純物濃度を上げるのが有利である。
しかしながら、ｎ型ドリフト領域６の不純物濃度を上げると、ゲート電極１８に正電圧が印加されない際に、絶縁膜１６の表面と裏面間の電位差が大きくなり、ゲート電極１８に電流が流れやすくなる。ｎ型ドリフト領域６の不純物濃度を上げると、ゲート耐圧が低下する。
また、ｎ型ドリフト領域６の不純物濃度を上げると、ゲート電極１８に正電圧を印加しない状態で、ｐ型ウエル領域１２とｎ型ドリフト領域６の界面近傍の電界強度が高まり、アバランシェ降伏が発生し、ｎ型ソース領域１４に電流が流れやすくなる。ｎ型ドリフト領域６の不純物濃度を上げると、ドレイン・ソース間耐圧が低下する。
すなわち、ＦＥＴには、オン抵抗を下げると、ゲート耐圧が低下し、ドレイン・ソース間耐圧が低下するというトレードオフの関係が存在する。
【０００６】
上記のトレードオフを打破する試みが、特許文献１に開示されている。その技術では、図１１に示すように、一対のｐ型ウエル領域１２の間に位置するｎ型領域の不純物濃度を工夫する。すなわち、ｐ型ウエル領域１２の側面に接する部分には、ｎ型不純物の高濃度領域２４を設け、一対の高濃度領域２４の間に位置する部分には、ｎ型不純物の低濃度領域２２を設ける。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−０６４７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１１の構造によると、ｎ型不純物の高濃度領域２４の存在によってオン抵抗が低下し、ｎ型不純物の低濃度領域２２の存在によって絶縁膜１６にかかる電位差を抑えてゲート耐圧の低下を抑制することができる。しかしながら、ドレイン・ソース間耐圧の低下という問題には対処できない。ｐ型ウエル領域１２にｎ型不純物の高濃度領域２４が接するために、両者の界面近傍の電界強度が高まり、アバランシェ降伏が発生し、ｎ型ソース領域１４に電流が流れやすくなる。特許文献１の技術では、ドレイン・ソース間耐圧が低下するという問題に対処することができない。
【０００９】
本明細書では、オン抵抗を低下させても、ゲート耐圧とドレイン・ソース間耐圧が低下しない技術を開示する。
【課題を解決するための手段】
【００１０】
本明細書で開示する半導体装置は、ｐ型ウエル領域と、ウエル外ｎ型領域と、ウエル内ｎ型領域と、絶縁膜と、ゲート電極を備えている。ウエル外ｎ型領域は、ｐ型ウエル領域を囲んでおり、ウエル内ｎ型領域は、ｐ型ウエル領域に囲まれている。ｐ型ウエル領域とウエル内ｎ型領域は、半導体基板の表面に臨んでいる。前記したｎ型ドリフト領域６は、ウエル外ｎ型領域の一例であり、ｎ型ソース領域１４は、ウエル内ｎ型領域の一例である。ｐ型ウエル領域は、ｐ型ボディ領域と表現されることもある。ゲート電極は、ウエル外ｎ型領域とウエル内ｎ型領域を隔てているｐ型ウエル領域の表面に絶縁膜を介して対向している。
本明細書で開示する半導体装置では、ウエル外ｎ型領域が、ｐ型ウエル領域に接するｎ型不純物の低濃度領域と、そのｎ型不純物の低濃度領域によってｐ型ウエル領域から隔てられているｎ型不純物の高濃度領域を備えている。
【００１１】
上記構成によると、ｎ型不純物の高濃度領域の存在によってオン抵抗が低下し、ｎ型不純物の低濃度領域の存在によって絶縁膜にかかる電位差を抑えてゲート耐圧の低下を抑制することができる。しかも、ｐ型ウエル領域にｎ型不純物の低濃度領域が接するために、両者の界面近傍における電界強度が緩和され、アバランシェ降伏の発生が抑制され、ウエル内ｎ型領域に電流が流れるのを防止できる。ドレイン・ソース間耐圧が低下するという問題にも対処することができる。
【００１２】
なお一実施例では、ｐ型ウエル領域がボディ領域となり、ウエル外ｎ型領域がドリフト領域となり、ウエル内ｎ型領域がソース領域となるが、それには限られない。本明細書に記載する技術は、バイポーラのＦＥＴ（いわゆるＩＧＢＴ（Insulated Gate Bipolar Transistor））にも有効であり、その場合は、ウエル内ｎ型領域がエミッタ領域となる。
【００１３】
ｎ型不純物の低濃度領域とｎ型不純物の高濃度領域は、直接に接していてもよいが、両者間にｎ型不純物の中濃度領域が介在していてもよい。中濃度領域の不純物濃度は均一であってもよいが、低濃度領域側から高濃度領域側に向けて、徐々にあるいは段階的に、不純物濃度が上昇していてもよい。
【００１４】
本明細書は、半導体装置の新しい製造方法も開示する。その製造方法では、ｎ型半導体基板の表面にｎ型半導体を結晶成長させ、結晶成長後の半導体基板の表面からｎ型半導体の一部をエッチングし、エッチング後の半導体基板の表面にｎ型半導体を再度結晶成長させ、再度の結晶成長後の半導体基板の表面にｐ型ウエル領域を形成し、そのｐ型ウエル領域の一部にｎ型不純物を注入して熱処理する過程を備えている。上記の過程において、再度の結晶成長で成長するｎ型半導体の不純物濃度を、エッチング前に成長したｎ型半導体の不純物濃度より薄くする。
上記の製造方法によって、ｐ型ウエル領域と、ｐ型ウエル領域を囲むウエル外ｎ型領域と、ｐ型ウエル領域に囲まれているウエル内ｎ型領域を備えており、ウエル外ｎ型領域が、ｐ型ウエル領域に接する不純物低濃度領域と、不純物低濃度領域によってｐ型ウエル領域から隔てられている不純物高濃度領域を備えている半導体装置が製造される。
【図面の簡単な説明】
【００１５】
【図１】実施例１の半導体装置の断面図と、オフ時の半導体装置内の電位を示す。
【図２】実施例２の半導体装置の断面図と、オフ時の半導体装置内の電位を示す。
【図３】実施例１の半導体装置を製造する際の第１段階を示す。
【図４】実施例１の半導体装置を製造する際の第２段階を示す。
【図５】実施例１の半導体装置を製造する際の第３段階を示す。
【図６】実施例１の半導体装置を製造する際の第４段階を示す。
【図７】実施例１の半導体装置を製造する際の第５段階を示す。
【図８】実施例１の半導体装置を製造する際の第６段階を示す。
【図９】実施例１の半導体装置を製造する際の第７段階を示す。
【図１０】従来の半導体装置の断面を示す。
【図１１】改良された従来の半導体装置の断面を示す。
【発明を実施するための形態】
【００１６】
以下に説明する実施例の特徴を列記する。
（特徴１）ｎ型ドリフト領域が、ウエル外ｎ型領域となっている。
（特徴２）ｐ型ボディ領域が、ｐ型ウエル領域となっている。
（特徴３）ｎ型ソース領域が、ウエル内ｎ型領域となっている。
（特徴４）ｎ型エミッタ領域が、ウエル内ｎ型領域となっている。
（特徴５）ウエル外ｎ型領域の半導体基板の裏面側にｎ型ドレイン領域が形成されており、半導体基板の裏面にドレイン電極が形成されている。
（特徴６）ウエル外ｎ型領域の半導体基板の表面側にｎ型ドレイン領域が形成されており、半導体基板の表面にドレイン電極が形成されている。
（特徴７）ウエル外ｎ型領域は、半導体基板上にエピタキシャル成長した半導体層で形成されている。
（特徴８）半導体構造が、Ｓｉよりもバンドギャップが広い、ワイドギャップ半導体で形成されている。
（特徴９）半導体構造が、ＧａＮ系の半導体で形成されている。
【実施例】
【００１７】
（実施例１）
図１の（Ａ）は、実施例１の半導体装置の断面を示す。この実施例では、ウエル外ｎ型領域６，１０がｎ型ドリフト領域となり、ｐ型ウエル領域１２がｐ型ボディ領域となり、ウエル内ｎ型領域１４がｎ型ソース領域となっている。
【００１８】
参照番号２は、半導体基板の裏面に形成されているドレイン電極である。参照番号４は、ｎ型不純物を高濃度に含むドレイン領域であり、ドレイン電極２にオーミック接触している。後記する製造方法から明らかに、ドレイン領域４は、エピタキシャル成長のスタートとした種基板で構成される。ドレイン領域４に適当な濃度のｎ型不純物を持つ種基板を利用して、図１の半導体装置を製造した。
【００１９】
図１では、一対のｐ型ボディ領域１２，１２が図示されている。ボディ領域の個数には特に制約がなく、本明細書に記載する技術は、１個のボディ領域のみを備えた半導体装置にも有効であるし、３個以上のボディ領域を備えた半導体装置にも有効である。ｐ型ボディ領域１２は、半導体基板の表面に臨む範囲に形成されており、ｎ型ドリフト領域６，１０に囲まれている。
ｎ型ソース領域１４は、半導体基板の表面に臨む範囲に形成されており、ｐ型ボディ領域１２に囲まれている。
ｎ型ドリフト領域６，１０とｎ型ソース１４の間は、ｐ型ボディ領域１２によって隔てられている。絶縁膜１６は、ｎ型ドリフト領域６，１０とｎ型ソース１４を隔てている範囲のｐ型ボディ領域１２の表面上に形成されており、絶縁膜１６の表面上にゲート電極１８が形成されている。
半導体基板の表面上には、図示しないソース電極が形成されており、ｎ型ソース領域１４にオーミック接触している。ソース電極とゲート電極１８は、図示しない層間絶縁膜によって絶縁されている。なお、ｐ型ボディ領域１２内であってソース電極に接する領域にｐ型不純物を高濃度に含んでソース電極にオーミック接触するコンタクト領域を形成してもよい。ｐ型ボディ領域１２は、ゲート電極１８に印加する電圧によって反転する必要があり、ｐ型不純物の濃度が低く、ソース電極にオーミック接触せず、電位が不安定になることがある。前記したコンタクト領域を設けると、ｐ型ボディ領域１２の電位はソース電極の電位に等しくなる。
【００２０】
図１の半導体装置では、ドリフト領域が、ｎ型不純物の低濃度領域１０とｎ型不純物の高濃度領域６によって形成されている。なお、ここでいう高濃度は、低濃度ドリフト領域１０より不純物濃度が高いことを示しており、ドレイン領域４に比べれば低濃度である。ドリフト領域６，１０の不純物濃度は、耐圧を確保するのに必要な低濃度であり、その範囲内で、低濃度と高濃度に区別されている。
【００２１】
ドリフト領域の一部を形成する、ｎ型不純物の低濃度領域１０は、ｐ型ボディ領域１２に接する位置にあり、ｐ型ボディ領域１２を囲んでいる。ドリフト領域の残部を形成するｎ型不純物の高濃度領域６は、低濃度領域１０によってｐ型ボディ領域１２から隔てられた位置に形成されている。
【００２２】
高濃度ドリフト領域６は、ドレイン領域４の上部に積層されている水平層６ａと、水平層６ａから半導体基板の表面側に向かって延びている垂直部６ｂを備えている。垂直部６ｂの上面は、半導体基板の表面に達していない。垂直部６ｂは、一対のｐ型ボディ領域１２，１２間の間隔に形成されている。
低濃度ドリフト領域１０は、高濃度ドリフト領域６の表面に形成されている。高濃度水平部６ａの表面を覆う水平部１０ａと、高濃度垂直部６ｂの側面に沿って延びる垂直部１０ｂと、高濃度垂直部６ｂの頂面を覆う上部水平部１０ｃを備えている。
低濃度水平部１０ａは、ｐ型ボディ領域１２の底面に接している。低濃度垂直部１０ｂは、ｐ型ボディ領域１２の側面に接している。低濃度上部水平部１０ｃは、半導体基板の表面に臨んでおり、絶縁膜１６に接している。
本実施例では、一対のｐ型ボディ領域１２，１２が間隔をおいて配置されており、隣接するｐ型ボディ領域１２，１２の間隔を跨って、絶縁膜１６とゲート電極１８が延びている。その間隔では、低濃度ドリフト領域１０の上部水平部１０ｃが半導体基板の表面に露出している。すなわち、絶縁膜１６の下面は低濃度ドリフト領域１０に接している。これによって、絶縁膜１６に作用する電位差が小さくなる。
【００２３】
ゲート電極１８に正電圧を印加すると、絶縁膜１６に対向する範囲のｐ型ボディ領域１２が反転し、ｎ型ソース領域１４とｎ型ドリフト領域６，１０間の抵抗が低下する。ソース電極とドレイン電極２の間に電流が流れる。その電流経路に不純物高濃度領域６が存在するために、ソース・ドレイン間抵抗が低下する。図１の半導体装置のオン抵抗は低い。
【００２４】
ゲート電極１８に正電圧が印加しない間は、ドレイン電極２に高電圧が印加され、ソース電極とゲート電極１８は接地される。この状態だと、絶縁膜１６の表面と裏面間の電位差が大きくなり、ゲート電極１８に電流が流れやすくなる。
図１（Ｂ）は、上記状態での半導体装置内の電位を示す。図１（Ａ）のＢ―Ｂ線に沿った位置での電位を示す。グラフＣ１は、図１（Ａ）の半導体装置の場合の電位を示し、グラフＣ２は、低濃度ドリフト領域１０がなく、ドレイン領域４とｐ型ボディ領域１２の間を高濃度ドリフト領域６で埋め尽くした場合（比較例）の電位を示す。Ｖ１は、図１（Ａ）の場合に、絶縁膜１６の表面と裏面間に作用する電位差を示す。それに対して、Ｖ２は、比較例の場合に、絶縁膜１６の表面と裏面間に作用する電位差を示す。明らかに、Ｖ１＜Ｖ２である。低濃度ドリフト領域１０を利用すると、ゲート耐圧の低下が防止できる。なお、図示はしないが、比較例のオン抵抗に比して、低濃度ドリフト領域１０を利用した場合のオン抵抗の上昇は無視できる程度に抑えられる。
【００２５】
ゲート電極１８に正電圧が印加しない間は、ドレイン電極２に高電圧が印加され、ソース電極とゲート電極１８は接地される。この状態だと、ｐ型ボディ１２とｎ型領域の界面の近傍に電界集中が生じやすい。
図１（Ｃ）のグラフＣ３は、図１（Ａ）の半導体装置のｐ型ボディ１２とｎ型低濃度ドリフト領域１０（図１（Ａ）では両者が接する）の界面に生じる電界強度を示しており、Ｅ３は最大電界強度を示している。グラフＣ４は、比較例の場合のｐ型ボディ１２とｎ型ドリフト領域６（比較例では低濃度ドリフト領域１０が存在しない）の界面に生じる電界強度を示しており、Ｅ４は最大電界強度を示している。明らかにＥ３＜Ｅ４である。低濃度ドリフト領域１０を利用すると、ソース・ドレイン間耐圧の低下が防止できる。
【００２６】
（実施例２）
実施例２では、図２に示すように、ｎ型の低濃度ドリフト領域１０と、ｎ型の高濃度ドリフト領域６の間に、ｎ型の中濃度ドリフト領域８が形成されている。図２（Ｂ）は、図１（Ｃ）に対応するグラフであり、グラフＣ３，Ｃ４は、図１（Ｃ）の説明で記述したものである。グラグＣ５は、図２（Ａ）に示した半導体装置の電界強度を示し、Ｅ５は図２（Ａ）に示した半導体装置の最大電界強度を示している。明らかに、Ｅ５＜Ｅ４であり、かつ、Ｅ５＜Ｅ３である。低濃度ドリフト領域１０との高濃度ドリフト領域６の間に中濃度ドリフト領域８を追加すると、ソース・ドレイン間耐圧が向上する。
【００２７】
図２では、高濃度ドリフト領域６と低濃度ドリフト領域１０の間に１枚の中濃度ドリフト領域８が付加されているが、不純物濃度が相違する複数枚の中濃度ドリフト領域を設けてもよい。この場合、高濃度ドリフト領域６側から低濃度ドリフト領域１０側に向けて、中濃度ドリフト領域の不純物濃度が、徐々にあるいは段階的に低下する関係とすることが好ましい。
【００２８】
実施例１と２では、モノポーラのＦＥＴに本技術を適用した。本技術は、バイポーラのトランジスタに適用することもできる。本明細書でいうＦＥＴは、モノポーラに限られず、例えばＩＧＢＴを含む。
また実施例１と２では、ドレイン領域４とドレイン電極２が、半導体基板の裏面に形成されているが、ドレイン領域４とドレイン電極２が、半導体基板の表面側に形成されていてもよい。例えば、一対のｐ型ウエル領域１２，１２の間において半導体基板の表面に臨む位置にドレイン領域４を設け、その表面にドレイン電極２を設けることができる。ゲート電極１８と絶縁膜１６は、ソース領域１４とドリフト領域１０を隔てている範囲のｐ型ウエル領域１２に対向する範囲に形成されていればよく、一対のｐ型ウエル領域１２，１２の間隔にまで形成されている必要はない。ゲート電極１８と干渉しないように、半導体基板の表面上にドリフト電極を設けることができる。
【００２９】
後記するように、ドレイン領域４、ドリフト領域６，８，１０、ボディ領域１２、ソース領域１４は、ＧａＮで形成されている。ＧａＮは、破壊耐力が高く、Ｓｉで形成した半導体装置に比較すると、ＧａＮで形成した半導体装置は、高電圧を印加した状態で用いることが多い。このために、絶縁膜１６に高い電圧差が生じやすく、ゲート耐圧が問題となりやすい。なお、その問題はＧａＮに限られず、Ｓｉよりも広いバンドギャップを持つワイドギャップ半導体に共通する。本明細書に記載の技術は、広いバンドギャップを持つ窒化物半導体等のＩＩＩ−Ｖ族半導体、炭化珪素、ダイヤモンド等からなる半導体装置に有用な技術である。
【００３０】
（製造方法）
実施例１の半導体装置の製造方法を説明する。
図３：エピタキシャル成長のスタート基板とする種基板４Ａを用意する。種基板４Ａは、後でドレイン領域４とすることから、ドレイン領域４に適当な濃度のｎ型不純物を含む基板を選択する。実際には、一連の加工後に種基板４Ａの裏面を研磨して、ドレイン領域４に適当な厚みに調整する。図３〜９の段階における種基板４Ａの厚みは、図示するよりも厚い。
次に、種基板４Ａの表面に、ｎ型不純物を含むＧａＮ結晶層６Ａをエピタキシャル成長させる。この段階では、図１に参照番号６ｂで示した垂直部の頂面の位置まで、結晶成長させる。ＧａＮ結晶層６Ａは、後で高濃度ドリフト領域６とすることから、高濃度ドリフト領域６に適当な濃度のｎ型不純物を含むＧａＮが結晶成長するように調整する。
【００３１】
図４：ＧａＮ結晶層６Ａの表面の全域にマスク層を形成し、前記の垂直部６ｂの形成範囲に以外に形成したマスク層を除去し、垂直部６ｂの形成範囲のみを覆うマスク層２０を形成する。
図５：マスク層２０をエッチングせず、ＧａＮ結晶層６Ａをエッチングする異方性エッチングする。マスク層２０の下方に垂直部６ｂが形成される。水平部６ａの厚みが予定値になるまで異方性エッチングする。
図６：図５に示したマスク層２０を除去し、ＧａＮ結晶層のエピタキシャル成長（再度の結晶成長工程）を実施する。この時には、低濃度ドリフト領域１０に適当な濃度のｎ型不純物を含むＧａＮが結晶成長するように調整する。水平部６ａの表面上に、水平部１０ａが成長し、垂直部６ｂの側面に垂直部１０ｂが成長し、垂直部６ｂの頂面に上部水平部１０ｃが成長する。
【００３２】
図７：次に、ｐ型ウエル領域１２に適当な濃度のｐ型不純物を含むＧａＮ層１２Ａを結晶成長させる（３回目の結晶成長）。
図８：次に、ｐ型ＧａＮ層１２Ａの表面からエッチングし、上部水平部１０ｃを露出させる。これによって、半導体基板の表面に露出するｐ型ウエル領域１２，１２が形成される。
【００３３】
図９：次に、ｐ型ウエル領域の一部の表面に臨む範囲にｎ型不純物を注入し、熱処理して活性化させ、ｎ型ソース領域１４を形成する。
次に、ＣＶＤ法等によって絶縁膜１６を形成し、リフトオフ法等によってゲート電極１８を形成し、図示しない層間絶縁膜を形成し、その層間絶縁膜にソース領域１４に達する開口を設け、その開口を通過するソース電極（図示しない）を形成する。
次に、種基板４Ａの裏面を研磨してドレイン領域４に適当な厚みに調整し、その裏面にドレイン電極２を形成する。以上によって、図１に示した半導体装置が製造される。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
２：  ドレイン電極
４：  ｎ型ドレイン領域
６：  ｎ型不純物の高濃度ドリフト領域（不純物高濃度領域、ウエル外ｎ型領域の一部）
６ａ：水平部
６ｂ：垂直部
８：  ｎ型不純物の中濃度ドリフト領域（不純物中濃度領域、ウエル外ｎ型領域の一部）
１０：ｎ型不純物の低濃度ドリフト領域（不純物低濃度領域、ウエル外ｎ型領域の一部）
１０ａ：水平部
１０ｂ：垂直部
１０ｃ：上部水平部
１２：ｐ型ウエル領域（ボディ領域）
１４：ｎ型ソース領域（ウエル内ｎ型領域）
１６：絶縁膜
１８：ゲート電極
２０：マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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