(57)【要約】【課題】  半導体装置のリーク電流を抑制する技術を提供する。【解決手段】  半導体装置は、化合物半導体基板と、第１トレンチと、第１トレンチの深さより深い第２トレンチと、第１トレンチ内に配置されるゲート絶縁膜及びゲート電極と、第２トレンチ内に配置されるとともに化合物半導体基板の上面を覆っており、ゲート電極から絶縁されているソース電極を備えている。化合物半導体基板が、ゲート絶縁膜とソース電極に接しているソース領域と、ソース電極に接しており、ソース領域の下側でゲート絶縁膜に接しているボディ領域と、第２トレンチの底面においてソース電極にオーミック接触している底部領域と、ボディ領域の下端に接する位置から底部領域よりも深い位置まで伸びており、ボディ領域の下側でゲート絶縁膜に接しており、底部領域に接しており、ボディ領域によってソース領域から分離されているドリフト領域を備えている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板の上面に設けられた第１トレンチと、
前記化合物半導体基板の上面に設けられ、前記第１トレンチの深さより深い第２トレンチと、
前記第１トレンチの内面を覆うゲート絶縁膜と、
前記第１トレンチ内に配置されており、前記ゲート絶縁膜によって前記化合物半導体基板から絶縁されているゲート電極と、
前記第２トレンチ内に配置されるとともに前記化合物半導体基板の上面を覆っており、前記ゲート電極から絶縁されているソース電極と、
を備えており、
前記化合物半導体基板が、
前記ゲート絶縁膜と前記ソース電極に接しているｎ型のソース領域と、
前記ソース電極に接するとともに、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記第２トレンチの底面において前記ソース電極にオーミック接触しているｐ型の底部領域と、
前記ボディ領域の下端に接する位置から前記底部領域よりも深い位置まで伸びており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記底部領域の上側で前記第２トレンチ内の前記ソース電極にショットキー接触しており、前記底部領域に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域、
を備えている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置を開示する。
【背景技術】
【０００２】
特許文献１には、化合物半導体基板と、化合物半導体基板の上面に設けられたゲートトレンチ（本明細書では第１トレンチという。）と、化合物半導体基板の上面に設けられ、第１トレンチの深さより深い交差トレンチ（本明細書では第２トレンチという。）を備える半導体装置が開示されている。第１トレンチの内面は、ゲート絶縁膜に覆われている。第１トレンチ内に、ゲート電極が配置されている。第２トレンチ内にソース電極が配置されている。さらに、ソース電極は、化合物半導体基板の上面を覆っている。この半導体装置では、化合物半導体基板が、ソース領域と、ボディ領域と、ドリフト領域を備えている。ソース領域は、ゲート絶縁膜とソース電極に接している。ボディ領域は、ソース領域の下側で前記ゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。ドリフト領域は、第２トレンチの下端でソース電極にショットキー接触している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−０１９０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置では、第１トレンチの隣に第１トレンチの深さより深い第２トレンチが形成されている。第２トレンチ内には、ドリフト領域とショットキー接触するソース電極が形成されている。この半導体装置がオフするときには、ソース電極とドリフト領域の界面（ショットキー接触面）からドリフト領域内に伸びる空乏層が、第１トレンチの底面に向かって伸びる。第１トレンチの底面の位置は第２トレンチの底面の位置より浅い。このため、第１トレンチの底面周辺が空乏化されて、第１トレンチの底面近傍に電界が集中することが抑制される。すなわち、ゲート絶縁膜の底面近傍の電界集中を緩和することができる。
【０００５】
しかしながら、この半導体装置では、第２トレンチが第１トレンチより深く、第２トレンチ内にソース電極が配置されているので、第２トレンチの底面（すなわち、ソース電極の下端部）の近傍で電界集中が生じる。これにより、リーク電流が発生する。本明細書は、リーク電流を抑制する技術を開示する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置は、化合物半導体基板と、化合物半導体基板の上面に設けられた第１トレンチと、化合物半導体基板の上面に設けられ、第１トレンチの深さより深い第２トレンチと、第１トレンチの内面を覆うゲート絶縁膜と、第１トレンチ内に配置されており、ゲート絶縁膜によって化合物半導体基板から絶縁されているゲート電極と、第２トレンチ内に配置されるとともに化合物半導体基板の上面を覆っており、ゲート電極から絶縁されているソース電極と、を備えている。化合物半導体基板が、ゲート絶縁膜とソース電極に接しているｎ型のソース領域と、ソース電極に接するとともに、ソース領域の下側でゲート絶縁膜に接しているｐ型のボディ領域と、第２トレンチの底面においてソース電極にオーミック接触しているｐ型の底部領域と、ボディ領域の下端に接する位置から底部領域よりも深い位置まで伸びており、ボディ領域の下側でゲート絶縁膜に接しており、底部領域の上側で第２トレンチ内のソース電極にショットキー接触しており、底部領域に接しており、ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域、を備えている。
【０００７】
上記の半導体装置がオフすると、ドリフト領域の電位がソース電極の電位よりも高くなる。すると、ソース電極とドリフト領域の間の界面（ショットキー接触面）に逆電圧が印加されるとともに、底部領域とドリフト領域の間の界面（ｐｎ接合面）に逆電圧が印加される。このため、これらの界面（ショットキー接触面とｐｎ接合面）からドリフト領域内に空乏層が伸びる。空乏層は、第１トレンチの底面に向かって伸びる。このため、第１トレンチの底面近傍に電界が集中することが抑制される。また、第２トレンチが第１トレンチよりも深いので、第２トレンチの底面（すなわち、ソース電極の下端部）の近傍で電界集中が生じる。したがって、底部領域とドリフト領域の間のｐｎ接合面に高い電界が印加される。しかしながら、ｐｎ接合面のエネルギー障壁が高いので、ｐｎ接合面に高い電界が印加されてもリーク電流は生じ難い。一方、ソース電極とドリフト領域の間のショットキー接触面のエネルギー障壁は低い。しかしながら、ショットキー接触面は、底部領域の上側（ソース電極の下端部ではない部分）に配置されているので、ショットキー接触面に高い電界は印加されない。したがって、ショットキー接触面でもリーク電流が抑制される。以上に説明したように、この半導体装置によれば、ドリフト領域とソース電極の間でリーク電流が生じることが抑制される。
【図面の簡単な説明】
【０００８】
【図１】ＭＯＳＦＥＴ１０の上面図。
【図２】図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。
【図３】図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。
【図４】図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。
【図５】変形例を示す図（図２に対応）。
【発明を実施するための形態】
【実施例１】
【０００９】
図１〜４は、実施例１のＭＯＳＦＥＴ１０を示している。図２〜４に示すように、ＭＯＳＦＥＴ１０は、化合物半導体基板１２（以下では、単に半導体基板１２という。）、ソース電極７０、ドレイン電極８０、絶縁膜等を有している。半導体基板１２は、シリコン（Ｓｉ）のバンドギャップよりも広いバンドギャップを有する化合物半導体により構成されており、例えば、半導体基板１２の材料として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等を用いることができる。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａより上側に位置する構成の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
【００１０】
図１〜３に示すように、半導体基板１２の上面１２ａには、複数の第１トレンチ２２が設けられている。図１に示すように、各第１トレンチ２２は、ｙ方向に直線状に長く伸びている。複数の第１トレンチ２２は、ｘ方向に間隔を空けて配列されている。図２、３に示すように、各第１トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、第１トレンチ２２の底部に設けられている。底部絶縁層２４ａは、第１トレンチ２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部の第１トレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側面絶縁膜２４ｂの厚みよりも厚い。各第１トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１１】
また、図１、２、４に示すように、半導体基板１２の上面１２ａには、複数の第２トレンチ２３が設けられている。図１に示すように、各第２トレンチ２３は、ｙ方向に直線状に長く伸びている。すなわち、第１トレンチ２２と第２トレンチ２３は、ｙ方向に平行に伸びている。複数の第２トレンチ２３は、ｘ方向に間隔を空けて配列されている。第１トレンチ２２と第２トレンチ２３は、そのｘ方向に交互に設けられている。すなわち、各第２トレンチ２３は、２つの第１トレンチ２２の間に配置されており、各第１トレンチ２２は、２つの第２トレンチ２３の間に配置されている。
【００１２】
第２トレンチ２３内と半導体基板１２の上面１２ａには、ソース電極７０が設けられている。ソース電極７０は、層間絶縁膜２８と上面１２ａとを覆っており、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。ソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。第２トレンチ２３内には、ソース電極７０が隙間なく充填されている。ソース電極７０は、例えば、Ｎｉ、Ｐｄ、Ｐｔ等の仕事関数の大きい材料で形成されている。半導体基板１２の下面１２ｂには、ドレイン電極８０が設けられている。ドレイン電極８０は、半導体基板１２の下面１２ｂに接している。
【００１３】
図２〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５及び複数の底部領域３６が設けられている。
【００１４】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する範囲に配置されており、ソース電極７０にオーミック接触している。各ソース領域３０は、第１トレンチ２２の短手方向の側面（短手方向の端部に位置する側面）において、側面絶縁膜２４ｂに接している。各ソース領域３０は、第１トレンチ２２の上端部において側面絶縁膜２４ｂに接している。
【００１５】
ボディ領域３２は、ｐ型領域である。図２に示すように、ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、ソース領域３０と第２トレンチ２３に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、ソース領域３０と第２トレンチ２３に挟まれた範囲に、上面１２ａに露出するように配置されている。高濃度領域３２ａは、ソース電極７０にオーミック接触している。低濃度領域３２ｂは、第１トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。低濃度領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。また、低濃度領域３２ｂは、第２トレンチ２３の短手方向の側面において、ソース電極７０に接している。低濃度領域３２ｂは、高濃度領域３２ａの下側でソース電極７０に接している。また、図３、４に示すように、低濃度領域３２ｂは、第１トレンチ２２の長手方向の側面（長手方向の端部に位置する側面）と第２トレンチ２３の長手方向の側面に隣接する範囲にも配置されている。図３に示すように、低濃度領域３２ｂは、第１トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。図４に示すように、低濃度領域３２ｂは、第２トレンチ２３の長手方向の側面において、ソース電極７０に接している。
【００１６】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応する第２トレンチ２３の底面に露出する範囲に配置されている。各底部領域３６は、対応する第２トレンチ２３の底面において、ソース電極７０に接している。図４に示すように、各底部領域３６は、対応する第２トレンチ２３の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応する第２トレンチ２３の底面全域でソース電極７０に接している。各底部領域３６は、ソース電極７０にオーミック接触している。各底部領域３６のｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３である。但し、底部領域３６のｐ型不純物濃度は上記に限られず、ＭＯＳＦＥＴ１０のオフ時に底部領域３６内に伸びる空乏層が、ソース電極７０まで達しないようなｐ型不純物濃度であればよい。
【００１７】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、第１トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。また、ドリフト領域３４は、第２トレンチ２３の短手方向の側面において、ソース電極７０に接している。ドリフト領域３４は、ボディ領域３２の下側であって底部領域３６の上側の範囲でソース電極７０にショットキー接触している。ドリフト領域３４は、底部領域３６よりも下側まで伸びている。ドリフト領域３４は、底部領域３６に接している。各底部領域３６の周囲は、ドリフト領域３４によって囲まれている。各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
【００１８】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極８０にオーミック接触している。
【００１９】
ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン電極８０がソース電極７０よりも高電位となる向きで、電源電圧が印加される。
【００２０】
ＭＯＳＦＥＴ１０のゲート電位（ゲート電極２６の電位）が、ゲート閾値よりも高い電位に制御されると、側面絶縁膜２４ｂに隣接する範囲でボディ領域３２がｎ型に反転し、その範囲にチャネルが形成される。このため、ソース電極７０から、ソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３５を介してドレイン電極８０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンし、ドレイン電極８０からソース電極７０へ電流が流れる。
【００２１】
ゲート電位をゲート閾値以下の電位に引き下げると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。すると、ドレイン電極８０の電位が上昇し、ドレイン領域３５及びドリフト領域３４の電位が上昇する。このため、ボディ領域３２とドリフト領域３４との界面のｐｎ接合に逆電圧が印加され、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、各底部領域３６とドリフト領域３４との界面のｐｎ接合にも逆電圧が印加され、各底部領域３６からドリフト領域３４に空乏層が広がる。さらに、ソース電極７０とドリフト領域３４の界面（ショットキー接触面）にも逆電圧が印加され、ソース電極７０からドリフト領域３４に空乏層が広がる。
【００２２】
このように、ボディ領域３２、各底部領域３６及びソース電極７０からドリフト領域３４に空乏層が広がる。空乏層は、各第１トレンチ２２の底面に向かって伸びる。第１トレンチ２２の底面近傍のドリフト領域３４（すなわち、２つの第２トレンチ２３に挟まれた範囲のドリフト領域３４）は、その両側の底部領域３６及びソース電極７０から伸びる空乏層によって空乏化（ピンチオフ）される。空乏層によって各第１トレンチ２２の下端部が保護される。このため、第１トレンチ２２の底面近傍に電界が集中することが抑制される。また、ドリフト領域３４が空乏化されることで、ドリフト領域３４によって電圧が保持される。ボディ領域３２からだけでなく各底部領域３６及びソース電極７０からもドリフト領域３４に空乏層が広がるので、ドリフト領域３４が短時間で空乏化される。したがって、このＭＯＳＦＥＴ１０は高い耐圧を有する。
【００２３】
一方、第２トレンチ２３は、第１トレンチ２２よりも深いので、第２トレンチ２３の底面（すなわち、ソース電極７０の下端部）の近傍で電界集中が生じる。したがって、底部領域３６とドリフト領域３４の間のｐｎ接合面に高い電界が印加される。しかしながら、ｐｎ接合面のエネルギー障壁は高いので、ｐｎ接合面に高い電界が印加されてもリーク電流は生じ難い。また、ソース電極７０とドリフト領域３４の間のショットキー接触面のエネルギー障壁は低い。しかしながら、ショットキー接触面は、底部領域３６の上側（ソース電極７０の下端部ではない部分）に配置されているので、ショットキー接触面に高い電界は印加されない。また、ソース電極７０とドリフト領域３４の間のショットキー接触面は、ショットキー接触面自体から空乏層が伸びるとともにボディ領域３２と底部領域３６から伸びる空乏層によっても空乏化される。このため、短時間でショットキー接触面近傍が空乏化され、ショットキー接触面に高い電界が印加されることがさらに抑制される。したがって、ショットキー接触面でもリーク電流が抑制される。このように、この半導体装置によれば、ドリフト領域３４とソース電極７０の間でリーク電流が生じることが抑制される。
【実施例２】
【００２４】
図５は実施例２のＭＯＳＦＥＴを示している。図５に示すように、実施例２のＭＯＳＦＥＴでは、ドリフト領域３４が、低濃度領域３９ａ、高濃度領域３９ｂ及び低濃度領域３９ｃを有している。低濃度領域３９ａは、各底部領域３６よりも下側に配置されている。各高濃度領域３９ｂのｎ型不純物濃度は、低濃度領域３９ａのｎ型不純物濃度よりも高い。各高濃度領域３９ｂのｎ型不純物濃度は、ソース領域３０のｎ型不純物濃度及びドレイン領域３５のｎ型不純物濃度よりも低い。各高濃度領域３９ｂは、対応する第１トレンチ２２の底面において底部絶縁層２４ａに接している。各高濃度領域３９ｂは、対応する第１トレンチの底面に沿って伸びている。各高濃度領域３９ｂは、対応する第１トレンチ２２の底面全域で底部絶縁層２４ａに接している。各高濃度領域３９ｂは、ボディ領域３２の下端に接する位置から、底部領域３６の下端の位置まで伸びている。各高濃度領域３９は、その両側に位置する底部領域３６に接している。各低濃度領域３９ｃのｎ型不純物濃度は、高濃度領域３９ｂのｎ型不純物濃度よりも低い。各低濃度領域３９ｃは、第２トレンチ２３と高濃度領域３９ｂの間に配置されている。このため、高濃度領域３９ｂは第２トレンチ２３内のソース電極７０に接触していない。各低濃度領域３９ｃは、ボディ領域３２の下側であって底部領域３６の上側の範囲でソース電極７０にショットキー接触している。
【００２５】
底部領域３６を有するＭＯＳＦＥＴでは、オン状態でも、底部領域３６からドリフト領域３４に所定距離だけ空乏層が伸びる。空乏層が隣接する底部領域３６の間のドリフト領域３４に広がるため、電流経路が狭くなる。オン状態において底部領域３６からドリフト領域３４に広がる空乏層の幅が広いと、電流経路がより狭くなり、ＭＯＳＦＥＴのオン抵抗が増加する。実施例１では、２つの底部領域３６の間の範囲でドリフト領域３４のｎ型不純物濃度が低いので、オン状態においてこの範囲のドリフト領域３４に広がる空乏層の幅が広く、オン抵抗が高い。これに対し、実施例２では、２つの底部領域３６の間の範囲でドリフト領域３４（高濃度領域３９ｂ）のｎ型不純物濃度が高いので、オン状態においてこの範囲のドリフト領域３４に広がる空乏層の幅が狭く、オン抵抗が低い。実施例２の構成によれば、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００２６】
なお、ソース領域３０とボディ領域３２を、上述した実施例１、２とは異なるように配置してもよい。例えば、実施例１、２ではソース領域３０が半導体基板１２の上面１２ａ上のソース電極７０に接していたが、ソース領域３０が第２トレンチ２３内のソース電極７０に接していてもよい。また、ソース領域３０が半導体基板１２の上面１２ａ上と第２トレンチ２３内のソース電極７０に接していてもよい。また、実施例１、２では、ボディ領域３２の高濃度領域３２ａが半導体基板１２の上面１２ａ上と第２トレンチ２３内のソース電極７０に接していたが、高濃度領域３２ａが半導体基板１２の上面１２ａ上のソース電極７０と第２トレンチ２３内のソース電極７０のいずれか一方にのみ接していてもよい。また、実施例１、２ではボディ領域３２の低濃度領域３２ｂが第２トレンチ２３内のソース電極７０に接していたが、ボディ領域３２が第２トレンチ２３内のソース電極７０に接していなくてもよい。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２８】
１０：ＭＯＳＦＥＴ
１２：化合物半導体基板
２２：第１トレンチ
２３：第２トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
７０：ソース電極
８０：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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