(57)【要約】【課題】同期の失敗に起因する表示の乱れの発生を抑制する【解決手段】表示パネルを駆動する表示ドライバが、当該表示ドライバの外部から供給され、垂直同期期間の開始を指示する垂直同期期間開始指示に応答して垂直同期ソース信号を生成するように構成された同期抽出回路と、垂直同期ソース信号に応答して内部垂直同期信号を生成するタイミング生成回路と、内部垂直同期信号に同期して表示パネルを駆動する駆動回路とを具備する。タイミング生成回路は、垂直同期ソース信号のアサートに応答して内部垂直同期信号をアサートするように構成される。同期抽出回路は、垂直同期期間開始指示を検出したときに垂直同期ソース信号をアサートするように構成されると共に、垂直同期ソース信号の前回のアサートの後、所定時間の経過に応じて垂直同期ソース信号をアサートするように構成されている。【選択図】図３
2018028640.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動する表示ドライバであって、
当該表示ドライバの外部から供給され、垂直同期期間の開始を指示する垂直同期期間開始指示に応答して垂直同期ソース信号を生成するように構成された同期抽出回路と、
前記垂直同期ソース信号に応答して内部垂直同期信号を生成するタイミング生成回路と、
前記内部垂直同期信号に同期して前記表示パネルを駆動する駆動回路
とを具備し、
前記タイミング生成回路は、前記垂直同期ソース信号のアサートに応答して前記内部垂直同期信号をアサートするように構成され、
前記同期抽出回路は、前記垂直同期期間開始指示を検出したときに前記垂直同期ソース信号をアサートするように構成され、且つ、
前記同期抽出回路は、前記垂直同期ソース信号の前回のアサートの後、所定時間が経過した場合には垂直同期期間開始指示を検出しない場合でも前記垂直同期ソース信号をアサートするように構成された
表示ドライバ。
【請求項２】
請求項１に記載の表示ドライバであって、
前記同期抽出回路は、
前記垂直同期期間開始指示を検出して垂直同期期間開始指示検出信号を生成するように構成された垂直同期期間開始指示検出部と、
カウント動作を行うカウンタを備えると共に、前記カウンタが保持するカウント値に応じて垂直同期疑似信号を生成するように構成された垂直同期疑似信号生成部と、
前記垂直同期期間開始指示検出信号と前記垂直同期疑似信号とに応じて前記垂直同期ソース信号を生成する論理回路部
とを備える
表示ドライバ。
【請求項３】
請求項２に記載の表示ドライバであって、
前記垂直同期期間開始指示検出部は、前記垂直同期期間開始指示を検出すると前記垂直同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントアップするように構成され、
前記垂直同期疑似信号生成部は、前記カウント値の所定の上限値への到達に応答して前記垂直同期疑似信号をアサートするように構成され、
前記論理回路部は、前記垂直同期期間開始指示検出信号のアサートと前記垂直同期疑似信号のアサートとに応答して前記垂直同期ソース信号をアサートするように構成され、
前記カウンタは、前記垂直同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記垂直同期疑似信号のアサートに応答して前記カウント値が前記リセット値より大きい所定値にセットされるように構成された
表示ドライバ。
【請求項４】
請求項３に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の下限値に到達していない場合、前記垂直同期期間開始指示検出信号がアサートされても前記垂直同期ソース信号をアサートしない
表示ドライバ。
【請求項５】
請求項２に記載の表示ドライバであって、
前記垂直同期期間開始指示検出部は、前記垂直同期期間開始指示を検出すると前記垂直同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントダウンするように構成され、
前記垂直同期疑似信号生成部は、前記カウント値の所定の下限値への到達に応答して前記垂直同期疑似信号をアサートするように構成され、
前記カウンタは、前記垂直同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記垂直同期疑似信号のアサートに応答して前記カウント値が前記リセット値より小さい所定値にセットされるように構成された
表示ドライバ。
【請求項６】
請求項３に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の上限値に到達していない場合、前記垂直同期期間開始指示検出信号がアサートされても前記垂直同期ソース信号をアサートしない
表示ドライバ。
【請求項７】
請求項３又は４に記載の表示ドライバであって、
更に、
前記上限値を保持する上限値レジスタを備える
表示ドライバ。
【請求項８】
請求項７に記載の表示ドライバであって、
前記上限値レジスタに保持されている前記上限値が、当該表示ドライバの外部から書き換え可能である
表示ドライバ。
【請求項９】
請求項１乃至８のいずれかに記載の表示ドライバであって、
前記垂直同期期間開始指示は、当該表示ドライバに供給される垂直同期パケットを含む
表示ドライバ。
【請求項１０】
請求項１に記載の表示ドライバであって、
前記同期抽出回路は、当該表示ドライバの外部から供給され、水平同期期間の開始を指示する水平同期期間開始指示に応答して水平同期ソース信号を生成するように構成され、
前記タイミング生成回路は、前記水平同期ソース信号に応答して内部水平同期信号を生成するように構成され、
前記駆動回路は、前記内部水平同期信号に同期して前記表示パネルを駆動し、
前記タイミング生成回路は、前記水平同期ソース信号のアサートに応答して前記内部水平同期信号をアサートするように構成され、
前記同期抽出回路は、前記水平同期期間開始指示を検出したときに前記水平同期ソース信号をアサートするように構成されると共に、前記水平同期ソース信号の前回のアサートの後、所定時間が経過した場合には水平同期期間開始指示を検出しない場合でも前記水平同期ソース信号をアサートするように構成された
表示ドライバ。
【請求項１１】
表示パネルを駆動する表示ドライバであって、
当該表示ドライバの外部から供給され、水平同期期間の開始を指示する水平同期期間開始指示に応答して水平同期ソース信号を生成するように構成された同期抽出回路と、
前記水平同期ソース信号に応答して内部水平同期信号を生成するタイミング生成回路と、
前記内部水平同期信号に同期して前記表示パネルを駆動する駆動回路
とを具備し、
前記タイミング生成回路は、前記水平同期ソース信号のアサートに応答して前記内部水平同期信号をアサートするように構成され、
前記同期抽出回路は、前記水平同期期間開始指示を検出したときに前記水平同期ソース信号をアサートするように構成されると共に、前記水平同期ソース信号の前回のアサートの後、所定時間が経過した場合には水平同期期間開始指示を検出しない場合でも前記水平同期ソース信号をアサートするように構成された
表示ドライバ。
【請求項１２】
請求項１１に記載の表示ドライバであって、
前記同期抽出回路は、
前記水平同期期間開始指示を検出して水平同期期間開始指示検出信号を生成するように構成された水平同期期間開始指示検出部と、
カウント動作を行うカウンタを備えると共に、前記カウンタが保持するカウント値に応じて水平同期疑似信号を生成するように構成された水平同期疑似信号生成部と、
前記水平同期期間開始指示検出信号と前記水平同期疑似信号とに応じて前記水平同期ソース信号を生成する論理回路部
とを備える
表示ドライバ。
【請求項１３】
請求項１２に記載の表示ドライバであって、
前記水平同期期間開始指示検出部は、前記水平同期期間開始指示を検出すると前記水平同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントアップするように構成され、
前記水平同期疑似信号生成部は、前記カウント値の所定の上限値への到達に応答して前記水平同期疑似信号をアサートするように構成され、
前記論理回路部は、前記水平同期期間開始指示検出信号のアサートと前記水平同期疑似信号のアサートとに応答して前記水平同期ソース信号をアサートするように構成され、
前記カウンタは、前記水平同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記水平同期疑似信号のアサートに応答して前記カウント値が前記リセット値より大きい所定値にセットされるように構成された
表示ドライバ。
【請求項１４】
請求項１３に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の下限値に到達していない場合、前記水平同期期間開始指示検出信号がアサートされても前記水平同期ソース信号をアサートしない
表示ドライバ。
【請求項１５】
請求項１２に記載の表示ドライバであって、
前記水平同期期間開始指示検出部は、前記水平同期期間開始指示を検出すると前記水平同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントダウンするように構成され、
前記水平同期疑似信号生成部は、前記カウント値の所定の下限値への到達に応答して前記水平同期疑似信号をアサートするように構成され、
前記カウンタは、前記水平同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記水平同期疑似信号のアサートに応答して前記カウント値が前記リセット値より小さい所定値にセットされるように構成された
表示ドライバ。
【請求項１６】
請求項１３に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の上限値に到達していない場合、前記水平同期期間開始指示検出信号がアサートされても前記水平同期ソース信号をアサートしない
表示ドライバ。
【請求項１７】
請求項１１乃至１６のいずれかに記載の表示ドライバであって、
前記水平同期期間開始指示は、当該表示ドライバに供給される水平同期パケットを含む
表示ドライバ。
【請求項１８】
請求項１乃至１７のいずれかに記載の表示ドライバと、
表示パネル
とを具備する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ及び表示装置に関し、特に、表示ドライバ及び表示装置の同期（例えば、垂直同期及び水平同期）のための技術に関する。
【背景技術】
【０００２】
表示装置（例えば、液晶表示装置やＯＬＥＤ（organic light emitting diode）表示装置）では、一般に、同期の確立、より具体的には、垂直同期及び水平同期の確立が求められる。垂直同期及び水平同期を確立する最も伝統的な方法は、垂直同期信号及び水平同期信号を使用する方法である。このアーキテクチャでは、垂直同期信号によって垂直同期期間の開始が指示され、水平同期信号によって水平同期信号の開始が指示される。例えば、パネル表示装置については、表示パネルを駆動する表示ドライバに垂直同期信号及び水平同期信号を供給し、該表示ドライバが垂直同期信号及び水平同期信号に同期して動作することで、垂直同期及び水平同期が確立される。
【０００３】
近年の表示装置では、垂直同期期間及び水平同期期間の開始を指示するために、特定のパケットを該表示ドライバに送信するアーキテクチャがしばしば採用される。例えば、ＭＩＰＩ  ＤＳＩ（Mobile Industry Processor Interface Display Serial Interface）は、このようなアーキテクチャを採用する典型的な規格である。ＭＩＰＩ  ＤＳＩでは、Ｖｓｙｎｃパケット（Vsync packet）が垂直同期期間の開始を指示するパケットとして規定され、Ｈｓｙｎｃパケット（Hsync packet）が水平同期期間の開始を指示するパケットとして規定される。本願においては、垂直同期期間の開始を指示するパケットを垂直同期パケットと呼び、本願においては、水平同期期間の開始を指示するパケットを水平同期パケットと呼ぶことがある。最も典型的な構成では、表示ドライバの内部において内部垂直同期信号が垂直同期パケットに応じて生成され、内部水平同期信号が水平同期パケットに応じて生成される。表示ドライバの各回路は、生成された内部垂直同期信号及び内部水平同期信号に同期して動作する。
【０００４】
このようなアーキテクチャには、信号線の数を低減できる利点がある。垂直同期信号及び水平同期信号を供給する構成では、垂直同期信号及び水平同期信号を供給するための専用の信号線が必要となり、信号線の数が増大する。垂直同期信号及び水平同期信号の代わりに、垂直同期期間及び水平同期期間の開始タイミングを示す垂直同期パケット及び水平同期パケットをデータインターフェースによって伝送することで、専用の信号線を設ける必要性が無くなり、信号線の数を低減できる。
【０００５】
表示装置における同期の確立において生じ得る問題の一つは、同期の確立に関係する信号線にノイズが印加されると、同期の確立が妨げられる可能性があることである。
【０００６】
例えば、図１は、水平同期パケットを用いて水平同期を確立するアーキテクチャを採用する表示装置、より具体的には、ＭＩＰＩ  ＤＳＩに準拠したシリアルインターフェースを用いた表示装置において、レーン＃ｉによって水平同期パケットを伝送する場合の動作の一例を示すタイミングチャートである。
【０００７】
水平同期期間の開始時に水平同期パケットが表示ドライバに伝送される。表示装置が正常に動作している場合、水平同期パケットが表示ドライバに供給されると、表示ドライバの内部では、該水平同期パケットに同期して内部水平同期信号がアサートされる。表示ドライバの各回路は、内部水平同期信号のアサートに応答して所定の動作を行う。
【０００８】
しかしながら、例えばレーン＃ｉに高電圧のノイズが印加されることによって表示ドライバが水平同期パケットの受信に失敗すると、内部水平同期信号が適切なタイミングでアサートされなくなり、水平同期の確立が妨げられる。垂直同期パケットについても同様である。表示ドライバが垂直同期パケットの受信に失敗すると、垂直同期の確立が妨げられる。
【０００９】
垂直同期パケット及び／又は水平同期パケットの受信に失敗し、垂直同期及び／又は水平同期の確立が妨げられると、表示パネルに表示される画像に乱れが発生することがある。図２は、垂直同期及び水平同期の確立に失敗したときの表示画面の一例を示している。画像データパケットの受信に失敗した場合は、画像の乱れは、受信に失敗した画像データパケットに対応する画素に限定されるが、垂直同期パケット及び／又は水平同期パケットの受信の失敗の影響は表示画面の全体に及ぶことがあり、好ましくない。
【００１０】
垂直同期信号や水平同期信号を用いて垂直同期及び水平同期を確立するアーキテクチャについても同様である。垂直同期信号や水平同期信号を供給する信号線にノイズが印加されると、垂直同期及び水平同期の確立に失敗することがある。
【００１１】
以上から理解されるように、同期の確立の失敗に起因する表示の乱れの発生を抑制することには技術的ニーズが存在する。
【００１２】
なお、コマンドに応じた垂直同期信号の生成については、例えば、特開２０１４−１１５３９１号公報に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１４−１１５３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の目的の一つは、同期の確立の失敗に起因する表示の乱れの発生を抑制することにある。本発明の他の目的は、下記の開示から当業者には理解されるであろう。
【課題を解決するための手段】
【００１５】
本発明の一の観点では、表示パネルを駆動する表示ドライバが、当該表示ドライバの外部から供給され、垂直同期期間の開始を指示する垂直同期期間開始指示に応答して垂直同期ソース信号を生成するように構成された同期抽出回路と、垂直同期ソース信号に応答して内部垂直同期信号を生成するタイミング生成回路と、内部垂直同期信号に同期して表示パネルを駆動する駆動回路とを具備する。タイミング生成回路は、垂直同期ソース信号のアサートに応答して内部垂直同期信号をアサートするように構成される。同期抽出回路は、垂直同期期間開始指示を検出したときに垂直同期ソース信号をアサートするように構成されると共に、垂直同期ソース信号の前回のアサートの後、所定時間が経過した場合には垂直同期期間開始指示を検出しない場合でも垂直同期ソース信号をアサートするように構成されている。
【００１６】
本発明の他の観点では、表示パネルを駆動する表示ドライバが、当該表示ドライバの外部から供給され、水平同期期間の開始を指示する水平同期期間開始指示に応答して水平同期ソース信号を生成するように構成された同期抽出回路と、水平同期ソース信号に応答して内部水平同期信号を生成するタイミング生成回路と、内部水平同期信号に同期して表示パネルを駆動する駆動回路とを具備する。タイミング生成回路は、水平同期ソース信号のアサートに応答して内部水平同期信号をアサートするように構成される。同期抽出回路は、水平同期期間開始指示を検出したときに水平同期ソース信号をアサートするように構成されると共に、水平同期ソース信号の前回のアサートの後、所定時間の経過に応じて水平同期ソース信号をアサートするように構成されている。
【００１７】
このように構成された表示ドライバは、表示装置に好適に使用される。
【発明の効果】
【００１８】
本発明によれば、同期の失敗に起因する表示の乱れの発生を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】ＭＩＰＩ  ＤＳＩに準拠したシリアルインターフェースを用いた表示システムにおいて水平同期パケットを伝送する場合の動作の一例を示すタイミングチャートである。
【図２】垂直同期及び水平同期の確立に失敗したときの表示画面の一例を示している。
【図３】一実施形態における表示装置の構成を概略的に示すブロック図である。
【図４】本実施形態における表示ドライバＩＣの構成を概略的に示すブロック図である。
【図５】本実施形態における、ホストから表示ドライバＩＣへの通信におけるデータストリームのフォーマットを示す図である。
【図６】本実施形態における、垂直同期／水平同期抽出回路の垂直同期ソース信号生成部の構成を示すブロック図である。
【図７】本実施形態の垂直同期／水平同期抽出回路の水平同期ソース信号生成部の構成を示すブロック図である。
【図８】本実施形態における垂直同期ソース信号生成部の動作を示すタイミングチャートである。
【図９】本実施形態における水平同期ソース信号生成部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら実施形態を説明する。以下の説明において、同一又は対応する構成要素が、同一又は対応する参照符号によって参照されることがあることに留意されたい。
【００２１】
図３は、一実施形態における表示装置１０の構成を概略的に示すブロック図である。表示装置１０は、液晶表示装置として構成されており、ＬＣＤ（liquid crystal display）パネル１と、表示ドライバＩＣ２とを備えている。表示装置１０は、ホスト３から画像データ及び制御データを受け取り、受け取った画像データ及び制御データに応じてＬＣＤパネル１に画像を表示するように構成されている。
【００２２】
ＬＣＤパネル１は、表示領域４とゲートドライバ回路５とを備えている。表示領域４には、複数のゲート線６と複数のソース線７と複数の画素８とが配置される。画素８は、行列に配置されており、各画素８は、対応するゲート線６とソース線７とが交差する位置に設けられている。ゲートドライバ回路５は、表示ドライバＩＣ２から受け取った制御信号に応じてゲート線６を駆動する。本実施形態では、表示領域４の左右に一対のゲートドライバ回路５が設けられている。ゲートドライバ回路５は、ＣｏＧ（Circuit-on-Glass）技術によってＬＣＤパネル１に集積化されている。
【００２３】
表示ドライバＩＣ２は、ホスト３から受け取った画像データ及び制御データに応じてＬＣＤパネル１のソース線７を駆動する。表示ドライバＩＣ２は、更に、ゲート制御信号をゲートドライバ回路５に供給してゲートドライバ回路５を制御する。
【００２４】
図４は、本実施形態における表示ドライバＩＣ２の構成を概略的に示すブロック図である。本実施形態では、表示ドライバＩＣ２とホスト３の間の通信が、ＭＩＰＩ  ＤＳＩに準拠したシリアルインターフェースによって行われる。より具体的には、本実施形態では、表示ドライバＩＣ２とホスト３が、クロックレーンと４つのデータレーン：レーン＃０〜＃３によって接続されている。クロックレーンは、差動クロック信号をホスト３から表示ドライバＩＣ２に供給するために用いられ、レーン＃０〜＃３は、差動データ信号をホスト３から表示ドライバＩＣ２に送信するために用いられる。
【００２５】
図５は、本実施形態における、ホスト３から表示ドライバＩＣ２への通信におけるデータストリームのフォーマットを示す図である。各フレーム期間（垂直同期期間）は、ＶＳＡライン（vertical sync active lines）と、ＶＢＰライン（vertical back porch lines）と、ＶＡＣＴライン（video active lines）と、ＶＦＰライン（vertical front porch lines）とを含んでいる。各フレーム期間が開始されるときに垂直同期パケット３１（即ち、Ｖｓｙｎｃパケット）がホスト３から表示ドライバＩＣ２に送信され、各ライン（各水平同期期間）が開始されるときに、水平同期パケット３２（即ち、Ｈｓｙｎｃパケット）がホスト３から表示ドライバＩＣ２に送信される。本実施形態では、垂直同期パケット３１が、各フレーム期間、即ち、垂直同期期間の開始を指示する垂直同期期間開始指示として用いられ、水平同期パケット３２が、各ライン、即ち、水平同期期間の開始を指示する水平同期期間開始指示として用いられる。
【００２６】
図４に戻り、表示ドライバＩＣ２は、レシーバ回路１１と、レーン制御インターフェース回路１２と、システムインターフェース回路１３と、表示メモリ１４と、ソースドライバ回路１５と、パネルインターフェース回路１６と、タイミング生成回路１７と、レジスタ回路１８と、発振回路１９とを備えている。
【００２７】
レシーバ回路１１は、レシーバ２１、クロック生成回路２２と、レシーバ２３０〜２３３と、デシリアライザ２４０〜２４３とを備えている。レシーバ２１は、ホスト３からクロックレーンを介して送信される差動クロック信号をシングルエンドのクロック信号に変換する。クロック生成回路２２は、レシーバ２１から出力されるクロック信号から、レシーバ回路１１において用いられるドットクロック信号（図示されない）、及び、レーン制御インターフェース回路１２によって用いられるバイトクロック信号ＣＬＫ＿ｂｙｔｅを生成する。
【００２８】
レシーバ２３０〜２３３は、それぞれ、ホスト３からレーン＃０〜＃３を介して送信される差動データ信号をシングルエンド信号に変換する。デシリアライザ２４０〜２４３は、ドットクロック信号に同期して動作し、それぞれレシーバ２３０〜２３３から受け取ったシングルエンド信号に対してデシリアライズ（deserialize）を行う。本実施形態では、デシリアライザ２４０〜２４３は、デシリアライズされたデータを８ビットのデータ幅で出力する。
【００２９】
レーン制御インターフェース回路１２は、バイトクロック信号ＣＬＫ＿ｂｙｔｅに同期してデシリアライザ２４０〜２４３からデータを受け取り、受け取ったデータを統合して受信データ列ＤＲＣＶを生成する。受信データ列ＤＲＣＶは、システムインターフェース回路１３に供給される。
【００３０】
システムインターフェース回路１３は、データトランスレータ２５によって受信データ列ＤＲＣＶに含まれるデータの内容を識別し、受信データ列ＤＲＣＶに含まれる様々なデータ（例えば、画像データ（ＬＣＤパネル１の各画素８の階調を示すデータ）や、表示ドライバＩＣ２の制御に用いられるコマンド、パラメータ）に対し、データの種類に応じた様々な処理を行う。例えば、システムインターフェース回路１３は、受信データ列ＤＲＣＶのうち画像データを表示メモリ１４に転送し、また、表示ドライバＩＣ２の制御に用いられるコマンド及びパラメータを、バス２０を介してタイミング生成回路１７又はレジスタ回路１８に転送する。
【００３１】
表示メモリ１４は、システムインターフェース回路１３から受け取った画像データを一時的に保存し、ソースドライバ回路１５に転送する。
【００３２】
ソースドライバ回路１５は、表示メモリ１４から受け取った画像データに応じてＬＣＤパネル１のソース線７を駆動する。
【００３３】
パネルインターフェース回路１６は、ＬＣＤパネル１のゲートドライバ回路５に供給するゲート制御信号を生成する。
【００３４】
タイミング生成回路１７は、システムインターフェース回路１３及びレジスタ回路１８から受け取ったコマンド及びパラメータに応じて、表示ドライバＩＣ２に含まれる各回路の動作タイミングの制御を行う。より具体的には、タイミング生成回路１７は、表示ドライバＩＣ２の内部で用いられる内部垂直同期信号及び内部水平同期信号を生成する。上述のソースドライバ回路１５及びパネルインターフェース回路１６は、生成された内部垂直同期信号及び内部水平同期信号に同期して動作する。即ち、ソースドライバ回路１５は、内部垂直同期信号及び内部水平同期信号に同期してＬＣＤパネル１のソース線７を駆動し、パネルインターフェース回路１６は、内部垂直同期信号及び内部水平同期信号に同期してゲート制御信号を生成する。
【００３５】
レジスタ回路１８は、表示ドライバＩＣ２の制御に用いられるコマンド及びパラメータを保持する。
【００３６】
発振回路１９は、表示ドライバＩＣ２の内部で用いられるクロック信号を発生する。
【００３７】
本実施形態の表示ドライバＩＣ２では、表示ドライバＩＣ２の内部で用いられる内部垂直同期信号及び内部水平同期信号が、ホスト３から送られる垂直同期期間開始指示及び水平同期期間開始指示に同期して、より具体的には、ホスト３から送られる垂直同期パケット及び水平同期パケットに同期して生成される。詳細には、垂直同期パケット及び水平同期パケットは、レーン＃０〜＃３のいずれかを用いてホスト３から表示ドライバＩＣ２に送信される。垂直同期パケットが表示ドライバＩＣ２によって正常に受信されると、内部垂直同期信号がタイミング生成回路１７によってアサートされ、水平同期パケットが表示ドライバＩＣ２によって正常に受信されると、内部水平同期信号がタイミング生成回路１７によってアサートされる。
【００３８】
このような動作を行うために、本実施形態では、システムインターフェース回路１３が垂直同期／水平同期抽出回路２６を含んでいる。垂直同期／水平同期抽出回路２６は、ホスト３から送られる垂直同期期間開始指示及び水平同期期間開始指示を検出する機能、本実施形態では受信データ列ＤＲＣＶに含まれる垂直同期パケット及び水平同期パケットを検出する機能を有しており、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣ及び水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣを生成する。垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣ及び水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣは、それぞれ、タイミング生成回路１７における内部垂直同期信号及び内部水平同期信号の生成に用いられる信号である。垂直同期／水平同期抽出回路２６は、垂直同期期間開始指示を検出すると、即ち、受信データ列ＤＲＣＶにおいて垂直同期パケットを検出すると、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣをアサートする。また、垂直同期／水平同期抽出回路２６は、水平同期期間開始指示を検出すると、即ち、受信データ列ＤＲＣＶにおいて水平同期パケットを検出すると、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣをアサートする。タイミング生成回路１７は、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされると内部垂直同期信号をアサートし、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされると、内部水平同期信号をアサートする。
【００３９】
ここで、本実施形態においては、垂直同期／水平同期抽出回路２６が、垂直同期パケットが表示ドライバＩＣ２に送信されることが期待される期間に表示ドライバＩＣ２が垂直同期パケットを受信しない場合にも、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣの前回のアサートの後、所定時間が経過したときに垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣをアサートするように構成される。同様に、垂直同期／水平同期抽出回路２６は、水平同期パケットが表示ドライバＩＣ２に送信されることが期待される期間に表示ドライバＩＣ２が水平同期パケットを受信しない場合にも、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣの前回のアサートの後、所定時間が経過したときに水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣをアサートするように構成される。
【００４０】
垂直同期／水平同期抽出回路２６のこのような動作により、本実施形態の表示ドライバＩＣ２は、一時的に垂直同期パケット又は水平同期パケットの受信に失敗しても、表示の乱れの発生を抑制することができる。以下では、垂直同期／水平同期抽出回路２６の構成及び動作の詳細について説明する。
【００４１】
図６、図７は、本実施形態の垂直同期／水平同期抽出回路２６の構成の一例を示すブロック図である。垂直同期／水平同期抽出回路２６は、垂直同期／水平同期パケット検出部４１と、垂直同期ソース信号生成部４２Ｖと、水平同期ソース信号生成部４２Ｈとを備えている。なお、垂直同期ソース信号生成部４２Ｖの構成が図６に図示されており、水平同期ソース信号生成部４２Ｈの構成が図７に図示されている。
【００４２】
垂直同期／水平同期パケット検出部４１は、垂直同期パケット及び水平同期パケットを検出するように構成されており、検出結果に応じて垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣ及び水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣを生成する。詳細には、垂直同期／水平同期パケット検出部４１は、受信データ列ＤＲＣＶにおいて垂直同期パケットを検出すると、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣをアサートし、水平同期パケットを検出すると、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣをアサートする。
【００４３】
垂直同期ソース信号生成部４２Ｖは、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣから垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣを生成する。詳細には、図６に図示されているように、垂直同期ソース信号生成部４２Ｖは、垂直同期疑似信号生成部４３Ｖと、論理回路部４４Ｖとを備えている。
【００４４】
垂直同期疑似信号生成部４３Ｖは、カウンタ５１Ｖを備えており、カウンタ５１Ｖが保持するカウント値Ｃｏｕｎｔに応じて垂直同期疑似信号を生成する。詳細には、垂直同期疑似信号生成部４３Ｖは、カウンタ５１Ｖに加え、上限値レジスタ５２Ｖと、下限値レジスタ５３Ｖと、比較器５４Ｖと、疑似信号発生器５５Ｖと、ＡＮＤゲート５６Ｖと、期待値レジスタ５７Ｖと、減算器５８Ｖとを備えている。
【００４５】
カウンタ５１Ｖは、発振回路１９からクロック信号ＣＬＫを受け取り、受け取ったクロック信号ＣＬＫに同期してカウント動作を行う。本実施形態では、カウンタ５１Ｖは、カウント値Ｃｏｕｎｔをカウントアップする（１ずつ増加させる）動作を行う。カウンタ５１Ｖのリセット端子には、ＡＮＤゲート５６Ｖの出力信号が入力され、カウンタ５１Ｖのセット端子には、疑似信号発生器５５Ｖから出力される垂直同期疑似信号が入力される。また、カウンタ５１Ｖのデータ端子には、減算器５８Ｖから出力される設定値ＤＡＴＡ＿ＳＥＴが入力される。リセット端子がアサートされると、カウンタ５１Ｖのカウント値Ｃｏｕｎｔが所定のリセット値（典型的には“０”）にリセットされる。また、セット端子がアサートされると、カウンタ５１Ｖのカウント値Ｃｏｕｎｔが設定値ＤＡＴＡ＿ＳＥＴにセットされる。
【００４６】
上限値レジスタ５２Ｖは、所定の上限値を保持する。後述されるように、上限値レジスタ５２Ｖに保持される上限値は、カウンタ５１Ｖがカウント動作を行っているときに垂直同期疑似信号をアサートするカウント値Ｃｏｕｎｔの値を示している。
【００４７】
下限値レジスタ５３Ｖは、所定の下限値を保持する。後述されるように、下限値レジスタ５３Ｖに保持される下限値は、カウンタ５１Ｖがカウント動作を行っているときに垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートを禁止するカウント値Ｃｏｕｎｔの値の範囲を示している。下限値レジスタ５３Ｖに保持されている下限値は、上限値レジスタ５２Ｖに保持されている上限値よりも小さい。
【００４８】
比較器５４Ｖは、カウンタ５１Ｖのカウント値Ｃｏｕｎｔを、上限値レジスタ５２Ｖに保持される上限値及び下限値レジスタ５３Ｖに保持される下限値と比較し、その比較結果に応じてイネーブル信号Ｅｎａｂｌｅ１、Ｅｎａｂｌｅ２を生成する。ここで、イネーブル信号Ｅｎａｂｌｅ１は、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートを許可する信号であり、イネーブル信号Ｅｎａｂｌｅ２は、垂直同期疑似信号のアサートを許可する信号である。
【００４９】
詳細には、比較器５４Ｖは、カウント値Ｃｏｕｎｔが下限値レジスタ５３Ｖに保持される下限値よりも小さい場合、イネーブル信号Ｅｎａｂｌｅ１、Ｅｎａｂｌｅ２の両方をネゲートする。また、比較器５４Ｖは、カウント値Ｃｏｕｎｔがカウントアップされて下限値レジスタ５３Ｖに保持される下限値に到達すると、イネーブル信号Ｅｎａｂｌｅ１をアサートする。このとき、イネーブル信号Ｅｎａｂｌｅ２は、ネゲートされたままで維持される。カウント値Ｃｏｕｎｔが更にカウントアップされて上限値レジスタ５２Ｖに保持される上限値に到達すると、イネーブル信号Ｅｎａｂｌｅ２を一定期間アサートする。イネーブル信号Ｅｎａｂｌｅ２を一定期間アサートした後、比較器５４Ｖは、イネーブル信号Ｅｎａｂｌｅ１、Ｅｎａｂｌｅ２をネゲートする。
【００５０】
疑似信号発生器５５Ｖは、比較器５４Ｖから受け取ったイネーブル信号Ｅｎａｂｌｅ２に応じて垂直同期疑似信号を生成する。詳細には、疑似信号発生器５５Ｖは、イネーブル信号Ｅｎａｂｌｅ２がアサートされると、垂直同期疑似信号を一定期間アサートする。
【００５１】
ＡＮＤゲート５６Ｖは、一方の入力に垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣが入力され、他方の入力にイネーブル信号Ｅｎａｂｌｅ１が入力される。ＡＮＤゲート５６Ｖは、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣとイネーブル信号Ｅｎａｂｌｅ１の論理積を示す出力信号を出力する。上述のように、ＡＮＤゲート５６Ｖの出力信号は、カウンタ５１Ｖのリセットに用いられる。
【００５２】
期待値レジスタ５７Ｖは、１フレーム期間（１垂直同期期間）の期待される長さに対応する値である期待値を保持する。
【００５３】
減算器５８Ｖは、上限値レジスタ５２Ｖに保持されている上限値から期待値レジスタ５７Ｖに保持されている期待値を減じて得られる値をカウンタ５１Ｖに設定すべき設定値ＤＡＴＡ＿ＳＥＴとして算出する。
【００５４】
なお、表示ドライバＩＣ２は、上限値レジスタ５２Ｖに設定される上限値が外部から（例えば、ホスト３から）書き換え可能であるように構成されることが好ましい。例えば、ホスト３から上限値レジスタ５２Ｖに設定されるべき上限値を記述したパケットが表示ドライバＩＣ２に送信されると、該パケットは、受信データ列ＤＲＣＶとして、レーン制御インターフェース回路１２からシステムインターフェース回路１３に送られる。該パケットに記述された上限値は、上限値レジスタ５２Ｖに書き込まれる。同様に、表示ドライバＩＣ２は、下限値レジスタ５３Ｖに設定される下限値及び期待値レジスタ５７Ｖに設定される期待値が、外部から（例えば、ホスト３から）書き換え可能であるように構成されることが好ましい。
【００５５】
論理回路部４４Ｖは、垂直同期／水平同期パケット検出部４１から受け取った垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣと、垂直同期疑似信号生成部４３Ｖから受け取ったイネーブル信号Ｅｎａｂｌｅ１及び垂直同期疑似信号から、タイミング生成回路１７に供給すべき垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣを生成する。
【００５６】
詳細には、論理回路部４４Ｖは、ＡＮＤゲート６１ＶとＯＲゲート６２Ｖとを備えている。ＡＮＤゲート６１Ｖの一方の入力には垂直同期／水平同期パケット検出部４１から受け取った垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣが入力され、他方の入力には比較器５４Ｖから受け取ったイネーブル信号Ｅｎａｂｌｅ１が入力される。ＡＮＤゲート６１Ｖの出力信号は、ＯＲゲート６２Ｖの一方の入力に入力される。ＯＲゲート６２Ｖの他方の入力には、垂直同期疑似信号生成部４３Ｖから受け取った垂直同期疑似信号が入力される。
【００５７】
このように構成された論理回路部４４Ｖは、次のように動作する。
（１）イネーブル信号Ｅｎａｂｌｅ１がアサートされている状態で垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされると、論理回路部４４Ｖは、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣをアサートする。
（２）垂直同期疑似信号がアサートされると、論理回路部４４Ｖは、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣをアサートする。
【００５８】
ここで、イネーブル信号Ｅｎａｂｌｅ１がネゲートされている状態では、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされても垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされないことに留意されたい。
【００５９】
図７を参照して、水平同期ソース信号生成部４２Ｈは、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣの代わりに水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣが入力され、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣに応じて水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣを生成することを除けば、垂直同期ソース信号生成部４２Ｖと同様の構成を有しており、同様に動作する。
【００６０】
水平同期ソース信号生成部４２Ｈは、水平同期疑似信号生成部４３Ｈと、論理回路部４４Ｈとを備えている。水平同期疑似信号生成部４３Ｈは、カウンタ５１Ｈを備えており、カウンタ５１Ｈが保持するカウント値Ｃｏｕｎｔに応じて水平同期疑似信号を生成する。水平同期疑似信号生成部４３Ｈの構成は、垂直同期疑似信号生成部４３Ｖと同様であり、カウンタ５１Ｈに加え、上限値レジスタ５２Ｈと、下限値レジスタ５３Ｈと、比較器５４Ｈと、疑似信号発生器５５Ｈと、ＡＮＤゲート５６Ｈと、期待値レジスタ５７Ｈと、減算器５８Ｈとを備えている。
【００６１】
論理回路部４４Ｈは、垂直同期／水平同期パケット検出部４１から受け取った水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣと、水平同期疑似信号生成部４３Ｈから受け取ったイネーブル信号Ｅｎａｂｌｅ１及び水平同期疑似信号から、タイミング生成回路１７に供給すべき水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣを生成する。論理回路部４４Ｈの構成は、垂直同期ソース信号生成部４２Ｖの論理回路部４４Ｖと同一であり、ＡＮＤゲート６１ＨとＯＲゲート６２Ｈとを備えている。
【００６２】
表示ドライバＩＣ２は、上限値レジスタ５２Ｈに設定される上限値が外部から（例えば、ホスト３から）書き換え可能であるように構成されることが好ましい。同様に、表示ドライバＩＣ２は、下限値レジスタ５３Ｈに設定される下限値及び期待値レジスタ５７Ｈに設定される期待値が、外部から（例えば、ホスト３から）書き換え可能であるように構成されることが好ましい。
【００６３】
垂直同期ソース信号生成部４２Ｖの論理回路部４４Ｖから出力された垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣと、水平同期ソース信号生成部４２Ｈの論理回路部４４Ｈから出力された水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣとは、タイミング生成回路１７に供給される。タイミング生成回路１７は、内部同期信号生成回路４５を備えている。内部同期信号生成回路４５は、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣと水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣとに応じて内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴ及び内部水平同期信号ＨＳＹＮＣ＿ＩＮＴを生成する。内部同期信号生成回路４５は、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートに応じて内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴをアサートし、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートに応じて内部水平同期信号ＨＳＹＮＣ＿ＩＮＴをアサートする。
【００６４】
タイミング生成回路１７の内部同期信号生成回路４５によって生成された内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴ及び内部水平同期信号ＨＳＹＮＣ＿ＩＮＴは、表示ドライバＩＣ２の各回路の動作タイミングの制御、例えば、ソースドライバ回路１５及びパネルインターフェース回路１６の動作タイミングの制御に用いられる。ソースドライバ回路１５は、内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴ及び内部水平同期信号ＨＳＹＮＣ＿ＩＮＴのアサートに同期してソース線７を駆動する。パネルインターフェース回路１６は、内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴ及び内部水平同期信号ＨＳＹＮＣ＿ＩＮＴのアサートに同期してゲートドライバ回路５に供給すべきソース制御信号を生成する。
【００６５】
続いて、本実施形態の表示ドライバＩＣ２の動作、特に、垂直同期／水平同期抽出回路２６の動作について詳細に説明する。
【００６６】
図８、図９は、本実施形態における垂直同期／水平同期抽出回路２６の動作を示すタイミングチャートである。より具体的には、図８は、垂直同期／水平同期抽出回路２６の垂直同期ソース信号生成部４２Ｖの動作を示しており、図９は、水平同期ソース信号生成部４２Ｈの動作を示している。以下では、まず、垂直同期ソース信号生成部４２Ｖの動作について説明する。
【００６７】
図８は、３つのフレーム期間＃ｍ〜＃（ｍ＋２）における垂直同期ソース信号生成部４２Ｖの動作を示している。図８におけるフレーム期間＃ｍ〜＃（ｍ＋２）（垂直同期期間＃ｍ〜＃（ｍ＋２））は、ホスト３が垂直同期パケットを表示ドライバＩＣ２に送信する時刻を基準として定義されている。以下では、フレーム期間＃（ｍ＋１）及びそれ以前のフレーム期間において開始時に表示ドライバＩＣ２が垂直同期パケットを正常に受信する一方で、フレーム期間＃（ｍ＋２）においては表示ドライバＩＣ２が垂直同期パケットを正常に受信できなかった場合における垂直同期ソース信号生成部４２Ｖの動作を説明する。
【００６８】
フレーム期間＃ｍの開始時に垂直同期パケットが表示ドライバＩＣ２によって正常に受信されると、垂直同期／水平同期パケット検出部４１によって垂直同期パケットが検出され、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされる。垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされると、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣも論理回路部４４Ｖによってアサートされる。後の説明から理解されるように、前のフレーム期間において垂直同期パケットが表示ドライバＩＣ２によって正常に受信された場合には各フレーム期間の開始時にイネーブル信号Ｅｎａｂｌｅ１がアサートされていることに留意されたい。
【００６９】
タイミング生成回路１７では、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートに同期して、内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴが内部同期信号生成回路４５によってアサートされる。本実施形態では、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートの後、所定時間だけ遅れて内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴがアサートされる。
【００７０】
一方で、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされると、カウンタ５１Ｖのリセット端子がアサートされ、カウンタ５１Ｖが所定のリセット値（典型的には“０”）にリセットされる（ここでも、イネーブル信号Ｅｎａｂｌｅ１がアサートされていることに留意されたい）。カウンタ５１Ｖがリセットされると、カウンタ５１Ｖのカウント値が下限値レジスタ５３Ｖに保持されている下限値より小さくなるので、イネーブル信号Ｅｎａｂｌｅ１が比較器５４Ｖによってネゲートされる。イネーブル信号Ｅｎａｂｌｅ１がネゲートされるので、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣも論理回路部４４Ｖによってネゲートされる。
【００７１】
その後、カウンタ５１Ｖのカウント値がカウントアップされる。カウンタ５１Ｖのカウント値が下限値レジスタ５３Ｖに保持されている下限値に到達するまでは、イネーブル信号Ｅｎａｂｌｅ１がネゲートに維持される。イネーブル信号Ｅｎａｂｌｅ１がネゲートに維持されるので、誤動作によって垂直同期／水平同期パケット検出部４１が垂直同期パケットを検出したと認識して垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣがアサートされても垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣはアサートされず、ネゲートされた状態に維持される。このような動作は、表示ドライバＩＣ２の動作の信頼性を向上させるために有効である。
【００７２】
カウンタ５１Ｖのカウント値がカウントアップされ、カウンタ５１Ｖのカウント値が下限値レジスタ５３Ｖに保持されている下限値に到達すると、比較器５４Ｖによってイネーブル信号Ｅｎａｂｌｅ１がアサートされる。これにより、垂直同期ソース信号生成部４２Ｖは、以後に垂直同期パケットが検出されたときに垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣをアサートする状態に設定されることになる。
【００７３】
その後、フレーム期間＃（ｍ＋１）の開始時に垂直同期パケットが表示ドライバＩＣ２によって正常に受信されると、垂直同期／水平同期パケット検出部４１によって垂直同期パケットが検出され、フレーム期間＃ｍの開始時と同様の動作が実行される。詳細には、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣが垂直同期／水平同期パケット検出部４１によってアサートされ、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣも論理回路部４４Ｖによってアサートされる。タイミング生成回路１７では、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートの後、所定時間だけ遅れて内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴがアサートされる。更に、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣのアサートに応じてカウンタ５１Ｖのリセット端子がアサートされ、カウンタ５１Ｖがリセットされる。カウンタ５１Ｖがリセットされると、イネーブル信号Ｅｎａｂｌｅ１がネゲートされ、更に、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣも論理回路部４４Ｖによってネゲートされる。
【００７４】
その後、カウンタ５１Ｖのカウント値がカウントアップされる。カウンタ５１Ｖのカウント値が下限値レジスタ５３Ｖに保持されている下限値に到達すると、イネーブル信号Ｅｎａｂｌｅ１がアサートされる。
【００７５】
ここで、フレーム期間＃（ｍ＋１）に続くフレーム期間＃（ｍ＋２）の開始時において表示ドライバＩＣ２が垂直同期パケットの受信に失敗したとする。この場合、フレーム期間＃（ｍ＋２）の開始時に垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣはアサートされず、カウンタ５１Ｖのカウント値のカウントアップが継続される。
【００７６】
カウンタ５１Ｖのカウント値が上限値レジスタ５２Ｖに保持されている上限値に到達すると、比較器５４Ｖによってイネーブル信号Ｅｎａｂｌｅ２がアサートされる。イネーブル信号Ｅｎａｂｌｅ２のアサートに応じて疑似信号発生器５５Ｖは、垂直同期疑似信号をアサートする。垂直同期疑似信号がアサートされるので、ＯＲゲート６２Ｖから出力される垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされる。その結果、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートから所定時間だけ遅れて内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴがアサートされる。
【００７７】
このような動作によれば、前回の垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされた後、上限値レジスタ５２Ｖに設定された上限値に対応する時間が経過すると、垂直同期パケットが正常に受信されなくても垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされ、更に、内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴがアサートされる。このような動作によれば、垂直同期パケットがノイズ等の原因によって正常に受信できなくても内部垂直同期信号ＶＳＹＮＣ＿ＩＮＴがアサートされるので、画像の乱れを抑制することができる。
【００７８】
留意すべきことは、垂直同期パケットの受信に失敗したフレーム期間＃（ｍ＋２）においては、垂直同期パケットの受信に成功したフレーム期間＃ｍ、＃（ｍ＋１）と比較すると、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣが相対的に遅れてアサートされることである。このため、フレーム期間＃（ｍ＋２）においては、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされてからイネーブル信号Ｅｎａｂｌｅ１がアサートされるまでの時間は短く設定されるべきである。また、フレーム期間＃（ｍ＋２）において垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされてから、フレーム期間＃（ｍ＋２）の次のフレーム期間において垂直同期パケットの受信に失敗した場合に垂直同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）をアサートするまでの時間も短く設定されるべきである。
【００７９】
上記を鑑み、本実施形態では、カウンタ５１Ｖが、垂直同期疑似信号のアサートに応じて設定値ＤＡＴＡ＿ＳＥＴに設定される。カウンタ５１Ｖがカウント値Ｃｏｕｎｔをカウントアップする本実施形態では、設定値ＤＡＴＡ＿ＳＥＴは、リセット値（典型的には“０”）よりも大きな値に設定される。このような設定によれば、垂直同期パケットの受信に失敗したフレーム期間において垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣのアサートが遅れても、適正なタイミングでイネーブル信号Ｅｎａｂｌｅ１及び垂直同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）をアサートすることができる。
【００８０】
本実施形態では、設定値ＤＡＴＡ＿ＳＥＴは、上限値レジスタ５２Ｖに設定された上限値から期待値レジスタ５７Ｖに設定された期待値を減じて算出される。期待値レジスタ５７Ｖには、期待されるフレーム期間の長さに対応する値が期待値として設定される。上限値レジスタ５２Ｖに設定される上限値は、あるフレーム期間において垂直同期パケットが正常に受信されてから次のフレーム期間において垂直同期パケットの受信に失敗したときに垂直同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）がアサートされるまでの時間に対応するので、結果として、設定値ＤＡＴＡ＿ＳＥＴは、垂直同期パケットの受信に失敗したフレーム期間における垂直同期パケットの受信に失敗したフレーム期間のアサートの遅れを補償するような値に設定されることになる。
【００８１】
ただし、設定値ＤＡＴＡ＿ＳＥＴは、上限値レジスタ５２Ｖに設定された上限値から期待値レジスタ５７Ｖに設定された期待値を減じて得られる値に限定されない。例えば、設定値ＤＡＴＡ＿ＳＥＴは、無条件に、固定の特定値に設定されてもよい。
【００８２】
なお、カウンタ５１Ｖが、カウント値Ｃｏｕｎｔをカウントダウンする（例えば、１ずつ減少させる）ように構成されてもよい。この場合、比較器５４Ｖは、カウント値Ｃｏｕｎｔが減少して上限値レジスタ５２Ｖに設定された上限値に到達したときにイネーブル信号Ｅｎａｂｌｅ１をアサートし、その後、垂直同期パケットが正常に受信されずに下限値レジスタ５３Ｖに設定された下限値に到達したときに垂直同期疑似信号（及びイネーブル信号Ｅｎａｂｌｅ２）をアサートするように構成される。設定値ＤＡＴＡ＿ＳＥＴは、下限値レジスタ５３Ｖに設定された下限値に、期待値レジスタ５７Ｖに設定された期待値を加算することで算出される。この場合も、設定値ＤＡＴＡ＿ＳＥＴは、下限値レジスタ５３Ｖに設定された下限値から期待値レジスタ５７Ｖに設定された期待値を加算して得られる値に限定されない。例えば、設定値ＤＡＴＡ＿ＳＥＴは、無条件に、固定の特定値に設定されてもよい。カウンタ５１Ｖがカウント値Ｃｏｕｎｔをカウントダウンする場合にも、比較器５４Ｖの動作を変更することで、垂直同期ソース信号生成部４２Ｖは、カウンタ５１Ｖがカウント値Ｃｏｕｎｔをカウントアップする場合と同様に動作する。
【００８３】
図９を参照して、水平同期ソース信号生成部４２Ｈの動作は、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣの代わりに水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣが入力され、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣに応じて水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣを生成することを除けば、垂直同期ソース信号生成部４２Ｖの動作と同一である。
【００８４】
図９は、３つの水平同期期間＃ｎ〜＃（ｎ＋２）における水平同期ソース信号生成部４２Ｈの動作を示している。図９における水平同期期間＃ｎ〜＃（ｎ＋２）は、ホスト３が水平同期パケットを表示ドライバＩＣ２に送信する時刻を基準として定義されている。以下では、水平同期期間＃（ｎ＋１）及びそれ以前の水平同期期間において開始時に表示ドライバＩＣ２が水平同期パケットを正常に受信する一方で、水平同期期間＃（ｎ＋２）においては表示ドライバＩＣ２が水平同期パケットを正常に受信できなかった場合における水平同期ソース信号生成部４２Ｈの動作を説明する。
【００８５】
水平同期期間＃ｎの開始時に水平同期パケットが表示ドライバＩＣ２によって正常に受信されると、垂直同期／水平同期パケット検出部４１によって水平同期パケットが検出され、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣがアサートされる。水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣがアサートされると、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣも論理回路部４４Ｈによってアサートされる。後の説明から理解されるように、前の水平同期期間において水平同期パケットが表示ドライバＩＣ２によって正常に受信された場合には各水平同期期間の開始時にイネーブル信号Ｅｎａｂｌｅ１がアサートされていることに留意されたい。
【００８６】
タイミング生成回路１７では、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートに同期して、内部水平同期信号ＨＳＹＮＣ＿ＩＮＴが内部同期信号生成回路４５によってアサートされる。本実施形態では、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートの後、所定時間だけ遅れて内部水平同期信号ＨＳＹＮＣ＿ＩＮＴがアサートされる。
【００８７】
一方で、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣがアサートされると、カウンタ５１Ｈのリセット端子がアサートされ、カウンタ５１Ｈが所定のリセット値（典型的には“０”）にリセットされる（ここでも、イネーブル信号Ｅｎａｂｌｅ１がアサートされていることに留意されたい）。カウンタ５１Ｈがリセットされると、カウンタ５１Ｈのカウント値が下限値レジスタ５３Ｈに保持されている下限値より小さくなるので、イネーブル信号Ｅｎａｂｌｅ１が比較器５４Ｈによってネゲートされる。イネーブル信号Ｅｎａｂｌｅ１がネゲートされるので、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣも論理回路部４４Ｈによってネゲートされる。
【００８８】
その後、カウンタ５１Ｈのカウント値がカウントアップされる。カウンタ５１Ｈのカウント値が下限値レジスタ５３Ｈに保持されている下限値に到達するまでは、イネーブル信号Ｅｎａｂｌｅ１がネゲートに維持される。イネーブル信号Ｅｎａｂｌｅ１がネゲートに維持されるので、誤動作によって垂直同期／水平同期パケット検出部４１が水平同期パケットを検出したと認識して水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣがアサートされても水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣはネゲートされた状態に維持される。このような動作は、表示ドライバＩＣ２の動作の信頼性を向上させるために有効である。
【００８９】
カウンタ５１Ｈのカウント値がカウントアップされ、カウンタ５１Ｈのカウント値が下限値レジスタ５３Ｈに保持されている下限値に到達すると、比較器５４Ｈによってイネーブル信号Ｅｎａｂｌｅ１がアサートされる。これにより、水平同期ソース信号生成部４２Ｈは、以後に水平同期パケットが検出されたときに水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣをアサートする状態に設定されることになる。
【００９０】
その後、水平同期期間＃（ｎ＋１）の開始時に水平同期パケットが表示ドライバＩＣ２によって正常に受信されると、垂直同期／水平同期パケット検出部４１によって水平同期パケットが検出され、水平同期期間＃ｎの開始時と同様の動作が実行される。詳細には、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣが垂直同期／水平同期パケット検出部４１によってアサートされ、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣも論理回路部４４Ｈによってアサートされる。タイミング生成回路１７では、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートの後、所定時間だけ遅れて内部水平同期信号ＨＳＹＮＣ＿ＩＮＴがアサートされる。更に、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣのアサートに応じてカウンタ５１Ｈのリセット端子がアサートされ、カウンタ５１Ｈがリセットされる。カウンタ５１Ｈがリセットされると、イネーブル信号Ｅｎａｂｌｅ１がネゲートされ、更に、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣも論理回路部４４Ｈによってネゲートされる。
【００９１】
その後、カウンタ５１Ｈのカウント値がカウントアップされる。カウンタ５１Ｈのカウント値が下限値レジスタ５３Ｈに保持されている下限値に到達すると、イネーブル信号Ｅｎａｂｌｅ１がアサートされる。
【００９２】
ここで、水平同期期間＃（ｎ＋１）に続く水平同期期間＃（ｎ＋２）の開始時において表示ドライバＩＣ２が水平同期パケットの受信できなかったとする。この場合、水平同期期間＃（ｎ＋２）の開始時に水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣはアサートされず、カウンタ５１Ｈのカウント値のカウントアップが継続される。
【００９３】
カウンタ５１Ｈのカウント値が上限値レジスタ５２Ｈに保持されている上限値に到達すると、比較器５４Ｈによってイネーブル信号Ｅｎａｂｌｅ２がアサートされる。イネーブル信号Ｅｎａｂｌｅ２のアサートに応じて疑似信号発生器５５Ｈは、水平同期疑似信号をアサートする。水平同期疑似信号がアサートされるので、ＯＲゲート６２Ｈから出力される水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされる。その結果、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートから所定時間だけ遅れて内部水平同期信号ＨＳＹＮＣ＿ＩＮＴがアサートされる。
【００９４】
このような動作によれば、前回の水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされた後、上限値レジスタ５２Ｈに設定された上限値に対応する時間が経過すると、水平同期パケットが正常に受信されなくても水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされ、更に、内部水平同期信号ＨＳＹＮＣ＿ＩＮＴがアサートされる。このような動作によれば、水平同期パケットがノイズ等の原因によって正常に受信できなくても内部水平同期信号ＨＳＹＮＣ＿ＩＮＴがアサートされるので、画像の乱れを抑制することができる。
【００９５】
水平同期パケットの受信に失敗した水平同期期間＃（ｎ＋２）においては、水平同期パケットの受信に成功した水平同期期間＃ｎ、＃（ｎ＋１）と比較すると、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣが相対的に遅れてアサートされる。よって、水平同期期間＃（ｎ＋２）においては、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされてからイネーブル信号Ｅｎａｂｌｅ１がアサートされるまでの時間は短く設定されるべきである。また、水平同期期間＃（ｎ＋２）において水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされてから、水平同期期間＃（ｎ＋２）の次の水平同期期間において水平同期パケットの受信に失敗した場合に水平同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）をアサートするまでの時間も短く設定されるべきである。
【００９６】
上記を鑑み、本実施形態では、カウンタ５１Ｈが、水平同期疑似信号のアサートに応じて設定値ＤＡＴＡ＿ＳＥＴに設定される。カウンタ５１Ｈがカウント値Ｃｏｕｎｔをカウントアップする本実施形態では、設定値ＤＡＴＡ＿ＳＥＴは、リセット値（典型的には“０”）よりも大きな値に設定される。このような設定によれば、水平同期パケットの受信に失敗した水平同期期間において水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣのアサートが遅れても、適正なタイミングでイネーブル信号Ｅｎａｂｌｅ１及び水平同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）をアサートすることができる。
【００９７】
本実施形態では、設定値ＤＡＴＡ＿ＳＥＴは、上限値レジスタ５２Ｈに設定された上限値から期待値レジスタ５７Ｈに設定された期待値を減じて算出される。期待値レジスタ５７Ｈには、期待される水平同期期間の長さに対応する値が期待値として設定される。上限値レジスタ５２Ｈに設定される上限値は、ある水平同期期間において水平同期パケットが正常に受信されてから次の水平同期期間において水平同期パケットの受信に失敗したときに水平同期疑似信号（又はイネーブル信号Ｅｎａｂｌｅ２）がアサートされるまでの時間に対応するので、結果として、設定値ＤＡＴＡ＿ＳＥＴは、水平同期パケットの受信に失敗した水平同期期間における水平同期パケットの受信に失敗した水平同期期間のアサートの遅れを補償するような値に設定されることになる。
【００９８】
ただし、設定値ＤＡＴＡ＿ＳＥＴは、上限値レジスタ５２Ｈに設定された上限値から期待値レジスタ５７Ｈに設定された期待値を減じて得られる値に限定されない。例えば、設定値ＤＡＴＡ＿ＳＥＴは、無条件に、固定の特定値に設定されてもよい。
【００９９】
なお、カウンタ５１Ｈが、カウント値Ｃｏｕｎｔをカウントダウンする（例えば、１ずつ減少させる）ように構成されてもよい。この場合、比較器５４Ｈは、カウント値Ｃｏｕｎｔが減少して上限値レジスタ５２Ｈに設定された上限値に到達したときにイネーブル信号Ｅｎａｂｌｅ１をアサートし、その後、水平同期パケットが正常に受信されずに下限値レジスタ５３Ｈに設定された下限値に到達したときに水平同期疑似信号（及びイネーブル信号Ｅｎａｂｌｅ２）をアサートするように構成される。設定値ＤＡＴＡ＿ＳＥＴは、下限値レジスタ５３Ｈに設定された下限値に、期待値レジスタ５７Ｈに設定された期待値を加算することで算出される。この場合も、設定値ＤＡＴＡ＿ＳＥＴは、下限値レジスタ５３Ｈに設定された下限値から期待値レジスタ５７Ｈに設定された期待値を加算して得られる値に限定されない。例えば、設定値ＤＡＴＡ＿ＳＥＴは、無条件に、固定の特定値に設定されてもよい。カウンタ５１Ｈがカウント値Ｃｏｕｎｔをカウントダウンする場合にも、比較器５４Ｈの動作を変更することで、水平同期ソース信号生成部４２Ｈは、カウンタ５１Ｈがカウント値Ｃｏｕｎｔをカウントアップする場合と同様に動作する。
【０１００】
以上に説明されているように、本実施形態では、垂直同期パケットが表示ドライバＩＣ２に送信されることが期待される期間に表示ドライバＩＣ２が垂直同期パケットを受信しない場合にも、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣの前回のアサートの後、所定時間が経過したときに垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣがアサートされる。同様に、水平同期パケットが表示ドライバＩＣ２に送信されることが期待される期間に表示ドライバＩＣ２が水平同期パケットを受信しない場合にも、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣの前回のアサートの後、所定時間が経過したときに水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣがアサートされる。このような動作により、本実施形態の表示ドライバＩＣ２は、一時的に垂直同期パケット又は水平同期パケットの受信に失敗しても、表示の乱れの発生を抑制することができる。
【０１０１】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
【０１０２】
例えば、上記の実施形態では、表示装置１０がＬＣＤパネル１に画像を表示するように構成されているが、本発明は、他の表示パネル（例えば、ＯＬＥＤ（organic light emitting diode）表示パネル）に画像を表示するように構成された表示装置にも適用可能である。
【０１０３】
また、上記の実施形態では、垂直同期パケットの受信に失敗した場合及び水平同期パケットの受信に失敗した場合の両方に対応した垂直同期／水平同期抽出回路２６の構成が記述されているが、垂直同期／水平同期抽出回路２６が、一方の場合にのみ対応するように構成されてもよい。例えば、垂直同期／水平同期抽出回路２６が垂直同期パケットの受信に失敗にのみ対応するように構成される場合、水平同期ソース信号生成部４２Ｈは設けられず、水平同期パケット検出信号ＨＳＹＮＣ＿ＤＴＣが、そのまま、水平同期ソース信号ＨＳＹＮＣ＿ＳＲＣとして用いられる。また、垂直同期／水平同期抽出回路２６が水平同期パケットの受信に失敗にのみ対応するように構成される場合、垂直同期ソース信号生成部４２Ｖは設けられず、垂直同期パケット検出信号ＶＳＹＮＣ＿ＤＴＣが、そのまま、垂直同期ソース信号ＶＳＹＮＣ＿ＳＲＣとして用いられる。
【０１０４】
また、上記では、垂直同期パケットが垂直同期期間の開始を指示する垂直同期期間開始指示として用いられる実施形態が開示されているが、ホスト３から表示ドライバＩＣ２に供給される外部垂直同期信号が垂直同期期間開始指示として用いられてもよい。この場合、表示ドライバＩＣ２の各回路（例えば、垂直同期／水平同期抽出回路２６）は、外部垂直同期信号のアサートを検出した場合に、上記の実施形態において垂直同期パケットの受信を検出した場合の動作を行う。
【０１０５】
同様に、上記では、水平同期パケットが水平同期期間の開始を指示する水平同期期間開始指示として用いられる実施形態が開示されているが、ホスト３から表示ドライバＩＣ２に供給される外部水平同期信号が水平同期期間開始指示として用いられてもよい。この場合、この場合、表示ドライバＩＣ２の各回路（例えば、垂直同期／水平同期抽出回路２６）は、外部水平同期信号のアサートを検出した場合に、上記の実施形態において水平同期パケットの受信を検出した場合の動作を行う。
【０１０６】
このような構成によれば、垂直同期信号や水平同期信号を供給する信号線にノイズが印加され、垂直同期及び水平同期の確立に失敗しても、表示の乱れの発生を抑制することができる。
【符号の説明】
【０１０７】
１        ：ＬＣＤパネル
２        ：表示ドライバＩＣ
３        ：ホスト
４        ：表示領域
５        ：ゲートドライバ回路
６        ：ゲート線
７        ：ソース線
８        ：画素
１０      ：表示装置
１１      ：レシーバ回路
１２      ：レーン制御インターフェース回路
１３      ：システムインターフェース回路
１４      ：表示メモリ
１５      ：ソースドライバ回路
１６      ：パネルインターフェース回路
１７      ：タイミング生成回路
１８      ：レジスタ回路
１９      ：発振回路
２０      ：バス
２１      ：レシーバ
２２      ：クロック生成回路
２３０〜２３３：レシーバ
２４０〜２４３：デシリアライザ
２５      ：データトランスレータ
２６      ：垂直同期／水平同期抽出回路
３１      ：垂直同期パケット
３２      ：水平同期パケット
４１      ：垂直同期／水平同期パケット検出部
４２Ｈ    ：水平同期ソース信号生成部
４２Ｖ    ：垂直同期ソース信号生成部
４３Ｈ    ：水平同期疑似信号生成部
４３Ｖ    ：垂直同期疑似信号生成部
４４Ｖ、４４Ｈ：論理回路部
４５      ：内部同期信号生成回路
５１Ｖ、５１Ｈ：カウンタ
５２Ｖ、５２Ｈ：上限値レジスタ
５３Ｖ、５３Ｈ：下限値レジスタ
５４Ｖ、５４Ｈ：比較器
５５Ｖ、５５Ｈ：疑似信号発生器
５６Ｖ、５６Ｈ：ＡＮＤゲート
５７Ｖ、５７Ｈ：期待値レジスタ
５８Ｖ、５８Ｈ：減算器
６１Ｖ、６１Ｈ：ＡＮＤゲート
６２Ｖ、６２Ｈ：ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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