(57)【要約】【課題】高精細化及び狭額縁化を可能にする表示装置を提供する。【解決手段】本実施形態によれば、基板の上方に第１方向に沿って配置されたゲート線と、基板の上方に第１方向と交差する第１方向に沿って配置されたソース線と、ゲート線及びソース線に接続され、第１スイッチ、第２スイッチ、第３スイッチ、容量素子及びインバータを含む画素回路と、画素回路に接続され表示素子に電圧を供給する画素電極と、を具備し、第１スイッチは、酸化物半導体層で構成され、制御電極がゲート線に接続され、入力端子がソース線に接続され、容量素子は、第１端子が基準電位に接続され、第２端子が第１スイッチの出力端子に接続され、第２スイッチ及びインバータは、容量素子の第２端子と第３スイッチの入力端子との間で直列接続され、第３スイッチは、出力端子が容量素子の第２端子に接続されている、表示装置が提供される。【選択図】図２
2018066801.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に第１方向に沿って配置されたゲート線と、
前記基板の上方に前記第１方向と交差する第２方向に沿って配置されたソース線と、
前記ゲート線及び前記ソース線に接続され、第１スイッチ、第２スイッチ、第３スイッチ、容量素子、及びインバータを含む画素回路と、
前記画素回路に接続され、表示素子に電圧を供給する画素電極と、
を具備し、
前記第１スイッチは、酸化物半導体層で構成され、制御電極が前記ゲート線に接続され、入力端子が前記ソース線に接続され、
前記容量素子は、第１端子が基準電位に接続され、第２端子が前記第１スイッチの出力端子に接続され、
前記第２スイッチ及び前記インバータは、前記容量素子の第２端子と前記第３スイッチの入力端子との間で直列接続され、
前記第３スイッチは、出力端子が前記容量素子の第２端子に接続されている、
表示装置。
【請求項２】
前記第２スイッチの入力端子は、前記容量素子の第２端子に接続され、
前記インバータの出力端子は、前記第３スイッチの入力端子及び前記画素電極に接続されている、請求項１に記載の表示装置。
【請求項３】
前記インバータの入力端子は、前記容量素子の第２端子に接続され、
前記第２スイッチの出力端子は、前記第３スイッチの入力端子及び前記画素電極に接続されている、請求項１に記載の表示装置。
【請求項４】
前記第２スイッチの制御電極と前記第３スイッチの制御電極とは、第１制御線に接続されている、請求項２又は３に記載の表示装置。
【請求項５】
前記第２スイッチの制御電極は、第１制御線に接続され、
前記第３スイッチの制御電極は、第２制御線に接続されている、請求項２に記載の表示装置。
【請求項６】
前記画素回路は、補助容量素子をさらに含み、
前記補助容量素子は、第１端子が前記基準電位に接続され、第２端子が前記第２スイッチの出力端子及び前記インバータの入力端子に接続されている、請求項５に記載の表示装置。
【請求項７】
前記第２スイッチは、ｐ型半導体層で構成され、
前記第３スイッチは、酸化物半導体層で構成されている、請求項１乃至６のいずれか１項に記載の表示装置。
【請求項８】
前記第３スイッチは、前記第２スイッチの直上に形成されている、請求項１乃至７のいずれか１項に記載の表示装置。
【請求項９】
ゲート線駆動信号を順次供給する複数のシフトレジスタが直列接続され、各シフトレジスタの出力端子がそれぞれ異なるゲート線に接続されているシフトレジスタ回路であって、
前記各シフトレジスタは、
インバータと、
前記インバータの出力端子に入力端子が接続され、酸化物半導体層で構成された第１スイッチと、
第１端子が基準電位に接続され、第２端子が前記第１スイッチの出力端子に接続された容量素子と、
を含んでいる、シフトレジスタ回路。
【請求項１０】
前記容量素子が有する容量は、次段のシフトレジスタに含まれるインバータを構成する薄膜トランジスタのゲート電極がつくる容量により実現される、請求項９に記載のシフトレジスタ回路。
【請求項１１】
前記容量素子の第２端子に入力端子が接続され、次段のシフトレジスタに含まれるインバータに出力端子が接続された第２スイッチをさらに備え、
前記第２スイッチは、酸化物半導体層で構成されている、請求項９に記載のシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この実施形態は、表示装置及びシフトレジスタ回路に関する。
【背景技術】
【０００２】
液晶表示装置においては、複数の画素回路がＸ方向（行方向と称してもよい）とＹ方向（列方向と称してもよい）とに配列されている。Ｘ方向は、Ｙ方向と交差する方向である。例えばＸ方向に平行な複数本のゲート線が、Ｙ方向に一定間隔をおいて配置される。また、Ｙ方向に平行な複数のソース線が、Ｘ方向に一定間隔をおいて配置される。上記の各画素回路は、複数のゲート線と複数のソース線との各交差部付近に配置される。
【０００３】
液晶表示装置は、各画素回路にデジタルメモリを持つものがある。各画素回路がデジタルメモリを持つ場合、液晶表示装置の表示領域の例えば全体に静止した画像を長期間表示する場合、全てのソース線に対して画素信号の書き換えを行う必要がない。このため装置の低消費電力化が得られる。また、表示領域の一部に静止した画像が表示され、残りの一部の領域に動画が表示される場合も、全てのソース線に対して頻繁に電圧を供給する必要がない。この場合は、前記一部の領域のソース線に動画用の画素信号を供給すればよいために、装置の低消費電力化が得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４５５２０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これまで、表示装置は画像の高精細化が追究され、また携帯端末に使用される表示装置は小型化とその額縁の幅を狭める技術が追究されている。
【０００６】
そこで本実施形態の目的は、画像の高精細化を行う上で格段と有利となり、また表示装置の小型化を得ること及び額縁を狭めることに対して極めて有利となる技術を備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
一実施形態によれば、  
基板の上方に第１方向に沿って配置されたゲート線と、前記基板の上方に前記第１方向と交差する第１方向に沿って配置されたソース線と、前記ゲート線及び前記ソース線に接続され、第１スイッチ、第２スイッチ、第３スイッチ、容量素子、及びインバータを含む画素回路と、前記画素回路に接続され、表示素子に電圧を供給する画素電極と、を具備し、前記第１スイッチは、酸化物半導体層で構成され、制御電極が前記ゲート線に接続され、入力端子が前記ソース線に接続され、前記容量素子は、第１端子が基準電位に接続され、第２端子が前記第１スイッチの出力端子に接続され、前記第２スイッチ及び前記インバータは、前記容量素子の第２端子と前記第３スイッチの入力端子との間で直列接続され、前記第３スイッチは、出力端子が前記容量素子の第２端子に接続されている、表示装置が提供される。
【０００８】
一実施形態によれば、  
ゲート線駆動信号を順次供給する複数のシフトレジスタが直列接続され、各シフトレジスタの出力端子がそれぞれ異なるゲート線に接続されているシフトレジスタ回路であって、前記各シフトレジスタは、インバータと、前記インバータの出力端子に入力端子が接続され、酸化物半導体層で構成された第１スイッチと、第１端子が基準電位に接続され、第２端子が前記第１スイッチの出力端子に接続された容量素子と、を含んでいる、シフトレジスタ回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態の表示装置の構成例を概略的に示す図である。
【図２】図２は、図１の画素回路の構成例を代表して示す図である。
【図３】図３は、図２の画素回路を構成するスイッチの動作特性を説明するために示した特性図である。
【図４】図４は、図２に示した画素回路の動作例を説明するために、回路状態の遷移を示す図である。
【図５】図５は、図４に示した画素回路の動作例を説明するために、各部の動作状態と電圧変化を示したタイムチャートである。
【図６】図６は、図１に示す表示領域の一例を示す断面図である。
【図７】図７は、画素回路と画素電極との配置の一例を示す平面図である。
【図８】図８は、第２実施形態に係る表示装置の画素回路の構成例を示す図である。
【図９】図９は、第３実施形態に係る表示装置の画素回路の構成例を示す図である。
【図１０】図１０は、第４実施形態に係る表示装置の画素回路の構成例を示す図である。
【図１１】図１１は、第５実施形態に係る表示装置に設けられるシフトレジスタの構成例を示す図である。
【図１２】図１２は、第６実施形態に係る表示装置に設けられるシフトレジスタの構成例を示す図である。
【図１３】図１３は、第７実施形態に係る表示装置に設けられるシフトレジスタの構成例を示す図である。
【図１４】図１４は、比較例としてのシフトレジスタの構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態を説明する。なお、開示は一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【００１１】
［第１実施形態］
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に適用可能である。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス（ＥＬ）表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【００１２】
図１は、本実施形態に係る表示装置１００の概略構成を示している。表示装置１００は、表示パネルＰＮＬ、ゲート線駆動回路ＧＤ、ソース線駆動回路ＳＤ、デバイス駆動装置ＣＰなどを備えている。
【００１３】
表示パネルＰＮＬは、第１基板（アレイ基板と称してもよい）ＳＵＢ１と、第２基板（対向基板と称してもよい）ＳＵＢ２とにより構成されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、互いに対向するように配置された一対の透明な絶縁基板である。第１基板ＳＵＢ１と第２基板ＳＵＢ２との間には表示機能層としての液晶層（液晶素子とも称す）ＬＱが挟持されている。
【００１４】
本実施形態において、表示パネルＰＮＬは、第２基板ＳＵＢ２の上方（表示面側）からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型である。しかしながら、表示パネルＰＮＬは、例えば、第１基板ＳＵＢ１の下方（表示面と反対側）からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
【００１５】
表示パネルＰＮＬは、表示領域ＤＡと、表示領域ＤＡを囲む非表示領域ＮＤＡとを有している。表示領域ＤＡは、液晶層ＬＱが設けられた領域にほぼ対応し、マトリクス状に配置された複数の画素回路ＣＲ（ＣＲ１１、ＣＲ１２、・・・・、ＣＲ２１、ＣＲ２２、・・・・、ＣＲ３１、ＣＲ３２、・・・）を備えている。非表示領域ＮＤＡには、ゲート線駆動回路ＧＤ、ソース線駆動回路ＳＤ、デバイス駆動装置ＣＰなどが設けられている。
【００１６】
第１基板ＳＵＢ１は、表示領域ＤＡにおいて、第１方向Ｘに沿って延出して並列した複数のゲート線Ｇ（Ｇ１〜Ｇｎ）と、第１方向Ｘに交差する第２方向Ｙに沿って延出して並列した複数のソース線Ｓ（Ｓ１〜Ｓｍ）とを備えている。
【００１７】
上記の画素回路ＣＲは、ゲート線Ｇとソース線Ｓとの交点近傍に位置している。画素回路ＣＲは、ソース線Ｓから供給される画像（映像と称してもよい）データを記憶し、画像データに対応する電位（信号電位）を画素電極に供給する。液晶素子ＬＱは、画素電極と、複数の画素回路ＣＲに亘り共通して設けられた共通電極ＣＥとの間に印加される電圧によって液晶分子の配向が制御される。液晶分子の配向に基づいて表示パネルＰＮＬに入射された光の反射率及び透過率が変化することで表示パネルＰＮＬに画像が表示される。
【００１８】
各ゲート線Ｇ（Ｇ１〜Ｇｎ）は、非表示領域ＮＤＡまで引き出され、ゲート線駆動回路（第１駆動回路と称してもよい）ＧＤに接続されている。ゲート線駆動回路ＧＤは、各ゲート線Ｇに順次ゲート線駆動信号（ゲートパルスとも称す）を供給するためのシフトレジスタ回路ＳＲＣを備えている。各ソース線Ｓ（Ｓ１〜Ｓｍ）は、非表示領域ＮＤＡまで引き出され、ソース線駆動回路（第２駆動回路と称してもよい）ＳＤに接続されている。ゲート線駆動回路ＧＤ及びソース線駆動回路ＳＤは、例えばその少なくとも一部が第１基板ＳＵＢ１に形成され、デバイス駆動装置（液晶ドライバ、或は駆動ＩＣチップなどと称されてもよい）ＣＰと接続されている。
【００１９】
デバイス駆動装置ＣＰは、ゲート線駆動回路ＧＤ、ソース線駆動回路ＳＤなどを制御し、表示状態を制御する。また、デバイス駆動装置ＣＰは、共通電極ＣＥに電位を供給する。このようなデバイス駆動装置ＣＰは、集積回路で構成されており、内部に電源回路、昇圧回路、中央制御回路ＣＰＵ、画像データ処理回路などを含んでいる。デバイス駆動装置ＣＰは、接続端子５００を介してフレキシブル配線基板の一端に接続されている。フレキシブル配線基板の他端は、図示しないホストデバイス（コントローラと称してもよい）に接続されている。ホストデバイスは、デバイス駆動装置ＣＰと相互通信を行い、画像データや同期パルスなどを出力することができる。
【００２０】
次に、図２を参照して、画素回路ＣＲの構成例を説明する。図２は、画素回路ＣＲ１１を代表して示しているが、他の画素回路ＣＲについても同様の構成である。
【００２１】
画素回路ＣＲ１１は、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、容量素子ＣＭ、インバータＩＮＶを備えている。
【００２２】
第１スイッチＳＷ１は、透明アモルファス酸化物半導体（ＴＡＯＳ：transparent amorphous oxide semiconductor）により構成されたｎ型の薄膜トランジスタ（Thin Film Transistor: ＴＦＴ）である。第１スイッチＳＷ１のゲート電極（制御電極と称してもよい）は、ゲート線Ｇ１に接続されている。これにより、第１スイッチＳＷ１は、ゲート線Ｇ１からのゲートパルスにより、オン（クローズ）とオフ（オープン）とが制御される。第１スイッチＳＷ１の入力端子は、ソース線Ｓ１に接続され、出力端子は、容量素子ＣＭ及び第２スイッチＳＷ２に接続されている。
【００２３】
容量素子ＣＭは、第１端子が基準電位に接続され、第２端子が第１スイッチＳＷ１の出力端子と第２スイッチＳＷ２の入力端子とに接続されている。第１スイッチＳＷ１がオン（クローズ）のとき、ソース線Ｓ１から供給された信号電位は、容量素子ＣＭの第２端子に供給される。すなわち、容量素子ＣＭは、ソース線Ｓから供給される１ビットの画像データを保持する。
【００２４】
第２スイッチＳＷ２は、例えば低温多結晶シリコン（ＬＴＰＳ：low temperature polycrystalline silicon）により構成されたｐ型の薄膜トランジスタである。第２スイッチＳＷ２の出力端子は、インバータＩＮＶの入力端子に接続されている。
【００２５】
インバータＩＮＶは、ｐチャネルの薄膜トランジスタとｎチャネルの薄膜トランジスタが並列接続された構成であり、入力された信号電位を反転させる。インバータＩＮＶの出力端子は、画素電極ＰＥに接続されるとともに、第３スイッチＳＷ３の入力端子にも接続されている。
【００２６】
第３スイッチＳＷ３は、透明アモルファス酸化物半導体（ＴＡＯＳ）により構成された薄膜トランジスタ（ＴＦＴ）である。第３スイッチＳＷ３の出力端子は、容量素子ＣＭの第２端子に接続されている。
【００２７】
上記の第２スイッチＳＷ２と第３スイッチＳＷ３のゲート電極は、リフレッシュ制御信号ＲＥＦ−Ｃを与える共通の第１制御線ＣＬ１に接続されている。
【００２８】
図３は、第２スイッチＳＷ２と第３スイッチＳＷ３の動作特性を示している。図示した例では、ｐチャネルの第２スイッチＳＷ２は、ゲート−ソース間電圧Ｖｇｓが、−２．２５Ｖ以下になると電流が流れ、ゲート−ソース間電圧ＶｇｓがほぼＶＧＬとなると完全オン状態となる。ｎチャネルの第３スイッチは、ゲート−ソース間電圧Ｖｇｓが、＋２．２５Ｖ以上になると電流が流れ、ゲート−ソース間電圧ＶｇｓがほぼＶＧＨになると完全オン状態となる。
【００２９】
しかし両スイッチＳＷ２及びＳＷ３は、ゲート−ソース間電圧Ｖｇｓが第２スイッチＳＷ２の閾値電圧Ｖｔｈ（−２．２５Ｖ）と第３スイッチＳＷ３の閾値電圧Ｖｔｈ（＋２．２５Ｖ）との間の値であると、両方ともオフ（オープン）となる。この動作特性を利用すると、リフレッシュ制御信号ＲＥＦ−Ｃにより、スイッチＳＷ２、ＳＷ３を両方のオフ状態にするか、又はいずれか一方をオン（クローズ）、他方をオフ（オープン）状態に制御することができる。
【００３０】
図４は、上記した画素回路ＣＲの動作例を説明するために、画素回路ＣＲの状態の遷移を示す図である。図４の４Ａは、第１スイッチＳＷ１、第２スイッチＳＷ２がオン、第３スイッチＳＷ３がオフ状態であり、矢印ｄｒ１で示すように、ソース線Ｓ１から画像データ（信号電位）が容量素子ＣＭに書き込まれるときの様子を示している。
【００３１】
次に、画像データが容量素子ＣＭに書き込まれたら、図４の４Ｂに示されるように、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン、第３スイッチＳＷ３がオフとなる。これにより容量素子ＣＭに画像データが保持される。そしてこの保持された画像データ（保持データとも称す）に基づいて、矢印ｄｒ２で示すように、インバータＩＮＶから画素電極ＰＥに対して電圧が印加される。液晶素子ＬＱは、保持データに応じた電圧で駆動される。
【００３２】
次にリフレッシュ動作について説明する。リフレッシュ動作は、容量素子ＣＭに保持されている画像データが容量素子ＣＭのリークにより劣化すること、すなわち容量素子ＣＭに保持された信号電位が減少することを防ぐために、容量素子ＣＭに画像データを再書き込みする動作である。
【００３３】
リフレッシュ開始時は、まず図４の４Ｃに示すように、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオフとなる。次に、図４の４Ｄに示すように、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオンとなる。これにより、矢印ｄｒ３で示すように、インバータＩＮＶの出力側の電位が、第３スイッチＳＷ３を介して容量素子ＣＭに供給される。容量素子ＣＭには、今までとは逆極性の電位が保持される。
【００３４】
次に、一旦、図４の４Ｅに示すように、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオフとなる。次いで、図４の４Ｆに示すように、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン、第３スイッチＳＷ３がオフとなる。
【００３５】
すると、保持データに基づいて、矢印ｄｒ４で示すように、インバータＩＮＶの出力側の電位が画素電極ＰＥに供給される。これにより、液晶素子ＬＱは、今までとは逆極性の電圧で駆動され、１回のリフレッシュが完了する。
【００３６】
図５は、図４に示した画素回路ＣＲの動作例を説明するために、各部の動作状態と電圧変化を示したタイムチャートである。図５には、図４の状態（４Ａ〜４Ｆ）に対応する期間を示している。
【００３７】
初期状態として、画素電極ＰＥ及び共通電極ＣＥには、それぞれハイレベル（例えば５Ｖ）の電位が供給されているとする。このとき、画素電極ＰＥと共通電極ＣＥとの電位差、すなわち液晶素子ＬＱに印加されている電圧は、０Ｖである。以下では、画素電極ＰＥと共通電極ＣＥとの間で電位差が生じていない状態を表示装置における「黒表示状態」と称する場合がある。
【００３８】
また、初期状態として、第１制御線ＣＬ１にはローレベルの電位が供給されているとする。第１スイッチＳＷ１は、オフ（オープン）であり、第２スイッチＳＷ２は、オン（クローズ）であり、第３スイッチＳＷ３は、オフ（オープン）である。
【００３９】
今、時刻ｔ１において、ゲート線Ｇ１にハイレベルのゲートパルスが与えられ、画像書き込み期間になったとする。この状態は、図４の４Ａに相当する。このとき、第１スイッチＳＷ１は、オン（クローズ）になる。ソース線Ｓ１にハイレベル（例えば５Ｖ）の信号電位が入力されると、信号電位は、容量素子ＣＭの第２端子（入力端子）に供給される。容量素子ＣＭの第２端子の電位は、０Ｖから上昇し、時刻ｔ１ａにおいて、５Ｖになる。
【００４０】
第２スイッチＳＷ２はオン（クローズ）状態であるので、時刻ｔ１ａにおいて容量素子ＣＭの充電が完了すると、ハイレベル（５Ｖ）の信号電位は、第２スイッチＳＷ２を介してインバータＩＮＶに入力される。ハイレベル（５Ｖ）の信号電位は、インバータＩＮＶにより反転され、インバータＩＮＶの出力端子からローレベル（例えば０Ｖ）の信号電位として出力される。これにより、画素電極ＰＥの電位は、時刻ｔ１ａにおいて、５Ｖから０Ｖへ反転される。
【００４１】
一方、共通電極ＣＥには、ハイレベル（５Ｖ）の電位が供給されたままである。したがって、時刻ｔ１ａにおいて、液晶素子ＬＱに印加されている電圧、すなわち画素電極ＰＥと共通電極ＣＥとの電位差は、５Ｖである。以下では、画素電極ＰＥと共通電極ＣＥとの間で電位差が生じている状態を表示装置における「白表示状態」と称する場合がある。時刻ｔ１ａにおいては、共通電極ＣＥの電位よりも画素電極の電位が低い。このため、共通電極ＣＥの電位を基準とすると、液晶素子ＬＱには、−５Ｖの電圧が印加されていることになる。換言すると、時刻ｔ１ａにおいて、表示装置１００は、液晶素子ＬＱに−５Ｖの電圧が印加された白表示状態である。
【００４２】
次に、時刻ｔ２において、ゲート線Ｇ１にローレベルの電位が供給され、書き込み期間が終了する。この状態は、図４の４Ｂに相当する。このとき、第１スイッチＳＷ１は、オフ（オープン）になる。しかしながら、第２スイッチＳＷ２は、オン（クローズ）が維持されているので、容量素子ＣＭに保持されたハイレベル（５Ｖ）の信号電位は、第２スイッチＳＷ２を介してインバータＩＮＶに入力される。インバータＩＮＶの出力端子からは、ローレベル（０Ｖ）の信号電位が出力される。したがって、画素電極ＰＥの電位は、０Ｖで維持される。すなわち、液晶素子ＬＱに印加される電圧は、−５Ｖのままであり、表示装置１００の白表示状態が維持される。
【００４３】
次に、容量素子ＣＭのリフレッシュ動作が行われる。リフレッシュ動作では、第１制御線ＣＬ１にハイレベルの電位が供給される。これにより、第２スイッチＳＷ２がオフ（オープン）になり、第３スイッチＳＷ３がオン（クローズ）になる。なお、上述したように、第２スイッチＳＷ２及び第３スイッチＳＷ３の制御電極に印加する電圧（リフレッシュ制御信号ＲＥＦ−Ｃ）を調整することで、第２スイッチＳＷ２が切り替わる時刻と第３スイッチＳＷ３が切り替わる時刻とを分離することができる。
【００４４】
すなわち、時刻ｔ３において、まず第２スイッチＳＷ２がオンからオフに切り替わる。この状態は、図４の４Ｃに相当する。その後、時刻ｔ４において、第３スイッチＳＷ３がオフからオンに切り替わる。この状態は、図４の４Ｄに相当する。時刻ｔ４において、第２スイッチＳＷ２がオフの状態で第３スイッチＳＷ３がオンになると、インバータＩＮＶから出力されたローレベル（０Ｖ）の信号電位は、第３スイッチＳＷ３を介して容量素子ＣＭに再び入力される。これにより、容量素子ＣＭの第２端子の電位は、５Ｖから０Ｖに下降する。したがって、容量素子ＣＭには、今までとは逆極性の電圧が保持される。
【００４５】
次に、第１制御線ＣＬ１にローレベルの電位が供給されることで、リフレッシュ期間が終了する。時刻ｔ５において、まず第３スイッチＳＷ３がオンからオフに切り替わる。この状態は、図４の４Ｅに相当する。その後、時刻ｔ６において、第２スイッチＳＷ２がオフからオンに切り替わる。この状態は、図４の４Ｆに相当する。時刻ｔ６において第３スイッチＳＷ３がオフの状態において第２スイッチＳＷ２がオンになると、容量素子ＣＭに保持されていたローレベル（０Ｖ）の信号電位は、第２スイッチＳＷ２を介してインバータＩＮＶに入力される。インバータＩＮＶに入力されたローレベル（０Ｖ）の信号電位は、インバータＩＮＶにより反転され、インバータＩＮＶの出力端子からハイレベル（５Ｖ）の信号電位として出力される。したがって、時刻ｔ６において、画素電極ＰＥの電位は、０Ｖから５Ｖになる。
【００４６】
本実施形態において、共通電極ＣＥの電位は、上記のリフレッシュ動作に伴う第２スイッチＳＷ２の切り替えと同期して反転される。すなわち、時刻ｔ６において、第２スイッチＳＷ２がオフからオンに切り替えられ、インバータＩＮＶから画素電極ＰＥにハイレベル（５Ｖ）の信号電位が供給されるのと同時に、共通電極ＣＥの電位がハイレベル（５Ｖ）からローレベル（０Ｖ）に反転される。これにより、時刻ｔ６において、液晶素子ＬＱに印加されている電圧、すなわち画素電極ＰＥと共通電極ＣＥとの電位差は、５Ｖになる。このとき、液晶素子ＬＱに印加される電圧は、共通電極ＣＥの電位を基準として＋５Ｖであるので、時刻ｔ１ａにおいて液晶素子ＬＱに印加された電圧に対して極性が反転している。しかしながら、画素電極ＰＥと共通電極ＣＥとの電位差は、５Ｖのままである。すなわち、表示装置１００の白表示が維持される。
【００４７】
次に、時刻ｔ７において、ゲート線Ｇ１にハイレベルのゲートパルスが与えられ、次の画像書き込み期間が開始される。このとき、第１スイッチＳＷ１は、オン（クローズ）になる。ソース線Ｓ１にハイレベル（５Ｖ）の信号電位が入力されると、信号電位は、第１スイッチＳＷ１を介して容量素子ＣＭに保持される。容量素子ＣＭの第２端子の電位は、０Ｖから上昇し、時刻ｔ７ａにおいて、５Ｖになる。
【００４８】
第２スイッチＳＷ２はオン（クローズ）状態であるので、時刻ｔ７ａにおいて容量素子ＣＭの充電が完了すると、ハイレベル（５Ｖ）の信号電位は、第２スイッチＳＷ２を介してインバータＩＮＶに入力される。ハイレベル（５Ｖ）の信号電位は、インバータＩＮＶにより反転され、インバータＩＮＶの出力端子からローレベル（０Ｖ）の信号電位として出力される。これにより、画素電極ＰＥの電位は、時刻ｔ７ａにおいて、５Ｖから０Ｖへ反転される。
【００４９】
一方、共通電極ＣＥには、０Ｖの電位が供給されたままである。したがって、液晶素子ＬＱに印加されている電圧、すなわち画素電極ＰＥと共通電極ＣＥとの電位差は、０Ｖである。したがって、時刻ｔ７ａからは、表示装置１００は、黒表示状態になる。
【００５０】
次に、時刻ｔ８において、ゲート線Ｇ１にローレベルの電位が供給され、書き込み期間が終了する。第２スイッチＳＷ２は、オン（クローズ）状態が維持されているので、容量素子ＣＭに保持されたハイレベル（５Ｖ）の信号電位は、第２スイッチＳＷ２を及びインバータＩＮＶを介してローレベル（０Ｖ）の信号電位として画素電極ＰＥに供給される。これにより、表示装置１００の黒表示状態が維持される。
【００５１】
その後、上記と同様に、容量素子ＣＭのリフレッシュ動作が行われる。すなわち、時刻ｔ９において、第２スイッチＳＷ２がオンからオフに切り替わった後、時刻ｔ１０において、第３スイッチＳＷ３がオフからオンに切り替わる。これにより、インバータＩＮＶから出力されたローレベル（０Ｖ）の信号電位は、第３スイッチＳＷ３を介して容量素子ＣＭに再び入力される。容量素子ＣＭの第２端子の電位は５Ｖから０Ｖに下降し、容量素子ＣＭに保持される電圧の極性が反転する。
【００５２】
次に、時刻ｔ１１において、第３スイッチＳＷ３がオンからオフに切り替わった後、時刻ｔ１２において、第２スイッチＳＷ２がオフからオンに切り替わる。容量素子ＣＭに保持されていたローレベル（０Ｖ）の信号電位は、第２スイッチＳＷ２及びインバータＩＮＶを介してハイレベル（５Ｖ）の信号電位として出力される。これにより、画素電極ＰＥの電位は、０Ｖから５Ｖになる。
【００５３】
一方、共通電極ＣＥの電位は、時刻ｔ１２において、ローレベル（０Ｖ）からハイレベル（５Ｖ）に反転される。すなわち、時刻ｔ１２において、画素電極ＰＥと共通電極ＣＥとに供給される電位はそれぞれ反転するが、画素電極ＰＥと共通電極ＣＥとの電位差、すなわち液晶素子ＬＱに印加されている電圧は、０Ｖのままである。したがって、表示装置１００の黒表示が維持される。
【００５４】
図６は、表示パネルＰＮＬの一部を示す断面図である。ここでは、説明に必要な構成のみを示している。
【００５５】
表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に設けられた液晶層ＬＱを備えている。本実施形態の表示パネルＰＮＬは、液晶を駆動するモードとして、主として基板主面に略垂直な縦電界を利用する横電界モードに対応した構成である。
【００５６】
第１基板ＳＵＢ１は、例えばガラス、或いは樹脂等からなる透明な第１絶縁基板１０を用いて構成されている。第１基板ＳＵＢ１は、第２基板ＳＵＢ２と対向する側に、第２スイッチＳＷ２、第３スイッチＳＷ３、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜、第５絶縁膜１５、などを備えている。なお、図示は省略するが、第１基板ＳＵＢ１は、図１に示す第１スイッチＳＷ１、ソース線Ｓ、第１制御線ＣＬ１、などを備えている。
【００５７】
第２スイッチＳＷ２は、トップゲート型の薄膜トランジスタである。第２スイッチＳＷ２は、第１絶縁基板１０の上に形成されている。第２スイッチＳＷ２は、半導体層ＳＣ２、ゲート電極（制御電極とも称す）ＧＥ２、ソース電極ＳＥ、ドレイン電極ＤＥ２などを備えている。
【００５８】
半導体層ＳＣ２は、第１絶縁基板１０の上に設けられ、例えば低温多結晶シリコン等のシリコンにより形成されている。第１絶縁膜１１は、半導体層ＳＣ２を覆うとともに、第１絶縁基板１０の上にも形成されている。第１絶縁膜１１は、第２スイッチＳＷ２のゲート絶縁膜として機能する。ゲート電極ＧＥ２は、第１絶縁膜１１の上で、且つ、半導体層ＳＣ２と重なる領域に形成されている。
【００５９】
第２絶縁膜１２は、ゲート電極ＧＥ２を覆うとともに、第１絶縁膜１１の上にも形成されている。ソース電極ＳＥ及びドレイン電極ＤＥ２は、第２絶縁膜１２の上に形成されている。ソース電極ＳＥ及びドレイン電極ＤＥ２は、第２絶縁膜１２及び第１絶縁膜１１を半導体層ＳＣ２まで貫通するコンタクトホールＣＨ１及びＣＨ２を通って、半導体層ＳＣ２とそれぞれ接触されている。ソース電極ＳＥは、第２スイッチＳＷ２の例えば入力端子に相当し、図２に示す第１スイッチＳＷ１及び容量素子ＣＭと電気的に接続される。ドレイン電極ＤＥ２は、第２スイッチＳＷ２の例えば出力端子に相当し、図２に示すインバータＩＮＶに接続される。なお、ソース電極ＳＥは、第３スイッチＳＷ３と共有されている。
【００６０】
第３スイッチＳＷ３は、トップゲート型の薄膜トランジスタであり、第２スイッチＳＷ２の直上に形成されている。第３スイッチＳＷ３は、半導体層ＳＣ３、ゲート電極ＧＥ３、ソース電極ＳＥ、ドレイン電極ＤＥ３などを備えている。
【００６１】
半導体層ＳＣ３は、第２絶縁膜１２の上に形成されている。半導体層ＳＣ３は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物を含む酸化物半導体層により形成されている。半導体層ＳＣ３は、例えば透明アモルファス酸化物半導体（ＴＡＯＳ：transparent amorphous oxide semiconductor）により形成されている。
【００６２】
ソース電極ＳＥ及びドレイン電極ＤＥ３は、半導体層ＳＣ３の両端部をそれぞれ覆うとともに、第２絶縁膜１２の上にも形成されている。ソース電極ＳＥは、第３スイッチＳＷ３の出力端子に相当し、ドレイン電極ＤＥ３は、第３スイッチＳＷ３の入力端子に相当する。上述したように、ソース電極ＳＥは、第３スイッチＳＷ３と第２スイッチＳＷ２とにより共有されており、半導体層ＳＣ３、第２絶縁膜１２、及び半導体層ＳＣ２と接触している。ドレイン電極ＤＥ３は、第１方向Ｘにおいて、ゲート電極ＧＥ３と、第２スイッチＳＷ２のドレイン電極ＤＥ２との間に位置し、半導体層ＳＣ３及び第２絶縁膜１２と接触している。
【００６３】
ソース電極ＳＥとドレイン電極ＤＥ２及びＤＥ３とは、例えばチタン、アルミニウム、チタンがこの順で積層された積層構造からなる金属材料により形成されている。
【００６４】
第３絶縁膜１３は、半導体層ＳＣ３、ソース電極ＳＥ、ドレイン電極ＤＥ３及びＤＥ２を覆うとともに、第２絶縁膜１２の上にも形成されている。第３絶縁膜１３は、第３スイッチＳＷ３のゲート絶縁膜として機能する。ゲート電極ＧＥ３は、第３絶縁膜１３の上に形成されている。なお、ゲート電極ＧＥ３とゲート電極ＧＥ２とは、例えば図２に示すように共通の第１制御線ＣＬ１に接続されていてもよく、後述するように、異なる制御線にそれぞれ接続されていてもよい。
【００６５】
第４絶縁膜１４は、ゲート電極ＧＥ３を覆うとともに、第３絶縁膜１３の上にも形成されている。第４絶縁膜１４内には、ドレイン電極ＤＥ３を露出するコンタクトホールＣＨ３が形成されている。
【００６６】
第５絶縁膜１５は、第４絶縁膜１４の上に形成されている。第５絶縁膜１５は、コンタクトホールＣＨ３において、ドレイン電極ＤＥ３と接触されているが、コンタクトホールＣＨ３内に形成されていなくてもよい。また、第５絶縁膜１５は、省略されてもよい。
【００６７】
画素電極ＰＥは、第５絶縁膜１５の上に形成されている。画素電極ＰＥは、コンタクトホールＣＨ３において、ドレイン電極ＤＥ３と接触されている。これにより、第３スイッチＳＷ３と画素電極ＰＥとが電気的に接続される。画素電極ＰＥは、例えばインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明な導電材料によって形成されている。なお、画素電極ＰＥは、反射層としての機能を有していてもよい。この場合、画素電極ＰＥは、アルミニウムや銀などの光反射率の高い金属材料によって形成された反射層を含んでいてもよい。第１配向膜ＡＬ１は、画素電極ＰＥを覆っている。
【００６８】
第２基板ＳＵＢ２は、例えばガラス、或いは樹脂等からなる透明な第２絶縁基板２０を用いて構成されている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１と対向する側に、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００６９】
カラーフィルタ層ＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタ層ＣＦは、詳述しないが、赤色カラーフィルタ、緑色カラーフィルタ、及び、青色カラーフィルタを含んでいる。後述するように、赤色カラーフィルタは、赤色を表示するサブ画素に配置される。緑色カラーフィルタは、緑色を表示するサブ画素に配置される。青色カラーフィルタは、青色を表示するサブ画素に配置される。なお、カラーフィルタ層ＣＦは、白色などの他の色のカラーフィルタ、あるいは、透明層を含んでいても良い。
【００７０】
オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置している。共通電極ＣＥは、画素電極ＰＥと対向している。共通電極ＣＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されている。第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。
【００７１】
液晶層ＬＱは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に位置した液晶分子を含んでいる。
【００７２】
図７は、複数の画素回路ＣＲにより構成される画素ＰＸを示す平面図である。本実施形態において、画素ＰＸは、カラー画像を表示する最小単位である。図示した例では、画素ＰＸは、緑色（Ｇ）を表示するサブ画素ＳＰ１、赤色（Ｒ）を表示するサブ画素ＳＰ２、青色（Ｂ）を表示するサブ画素ＳＰ３、白色（Ｗ）を表示するサブ画素ＳＰ４を含んでいる。各サブ画素ＳＰ１、ＳＰ２、ＳＰ３、及びＳＰ４には、対応する色のカラーフィルタが設けられている。なお、画素ＰＸは、他の色のサブ画素を含んでいてもよい。また、画素ＰＸに含まれるサブ画素の数は、４つに限定されない。画素ＰＸは、例えば３つのサブ画素から構成されてもよく、１つのサブ画素から構成されてもよい。
【００７３】
サブ画素ＳＰ１とサブ画素ＳＰ２、及び、サブ画素ＳＰ３とサブ画素ＳＰ４は、それぞれ第１方向Ｘに沿って並んで配置され、サブ画素ＳＰ１とサブ画素ＳＰ３、及びサブ画素ＳＰ２とサブ画素ＳＰ４は、それぞれ第２方向Ｙに沿って配置されている。サブ画素ＳＰ１が有する画素電極ＰＥ１１、ＰＥ１２、及びＰＥ１３の面積と、サブ画素ＳＰ２が有する画素電極ＰＥ２１、ＰＥ２２、及びＰＥ２３の面積は等しい。また、サブ画素ＳＰ３が有する画素電極ＰＥ３１、ＰＥ３２、及びＰＥ３３の面積と、サブ画素ＳＰ４が有する画素電極ＰＥ４１、ＰＥ４２、及びＰＥ４３の面積は等しい。図示した例では、サブ画素ＳＰ３の画素電極ＰＥ３１、ＰＥ３２、及びＰＥ３３は、サブ画素ＳＰ１の画素電極ＰＥ１１、ＰＥ１２、及びＰＥ１３より大きいが、これらの大きさは、適宜に変更することが可能である。
【００７４】
以下では、サブ画素ＳＰ１を代表して説明する。サブ画素ＳＰ１は、３つの画素電極ＰＥ１１乃至ＰＥ１３、及び３つの画素回路ＣＲ１１乃至ＣＲ１３を含んでいる。各画素回路ＣＲ１１、ＣＲ１２、及びＣＲ１３には１ビットの画像データがそれぞれ保持されるので、サブ画素ＳＰ１は、３ビットの画像データを保持する。
【００７５】
画素回路ＣＲ１１、ＣＲ１２、及びＣＲ１３は、等しい面積を有し、第１方向Ｘに沿って等間隔で配置されている。一方、画素電極ＰＥ１１、ＰＥ１２、ＰＥ１３は、面積比が１：２：４（＝２０：２１：２２）となるように形成されている。図示した例では、画素電極ＰＥ１１は、矩形状であり、画素電極ＰＥ１２及びＰＥ１３は、それぞれ略Ｌ字状である。画素電極ＰＥ１２と画素電極ＰＥ１３とは、互いに１８０度回転した状態で配置されている。画素電極ＰＥ１２の第２方向Ｙの端部は、画素電極ＰＥ１３の第１方向Ｘに延伸した辺に対向しており、画素電極ＰＥ１２の第１方向Ｘの端部は、画素電極ＰＥ１３の第２方向Ｙに延伸した辺に対向している。画素電極ＰＥ１１は、画素電極ＰＥ１２と画素電極ＰＥ１３とに囲まれるように配置されている。
【００７６】
このように構成された画素電極ＰＥ１１は、コンタクトＣＴ１１を介して画素回路ＣＲ１２に接続され、画素電極ＰＥ１２は、コンタクトＣＴ１２を介して画素回路ＣＲ１３に接続され、画素電極ＰＥ１３は、コンタクトＣＴ１３を介して画素回路ＣＲ１１に接続されている。異なる面積を有する画素電極ＰＥ１１、ＰＥ１２、及びＰＥ１３を画素回路ＣＲ１２、ＣＲ１３、及びＣＲ１１によりそれぞれオン／オフ制御することで、１つのサブ画素ＳＰ１につき８段階の輝度を調整することができる。すなわち、３ビットの階調を表現することができる。
【００７７】
本実施形態によれば、画素回路ＣＲに入力される信号電位は、容量素子ＣＭに保持される。したがって、画素回路に入力される信号電位を例えばフリップフロップ回路等の記憶回路（順序回路）に保持する場合と比較して、画素回路ＣＲに含まれる薄膜トランジスタの数を大幅に減らすことができる。例えば上記のフリップフロップ回路は、インバータとクロックドインバータとを組み合わせて構成される。一般に、インバータは、２つの薄膜トランジスタを含み、クロックドインバータは、４つの薄膜トランジスタを含む。一方、本実施形態によれば、上記のような記憶回路を必要としない。したがって、画素回路ＣＲの面積を大幅に減少することができる。
【００７８】
さらに、容量素子ＣＭのリフレッシュ動作に用いられる第２スイッチＳＷ２と第３スイッチＳＷ３とは、図６に示すように、重ねて形成することができる。また、インバータＩＮＶを構成するｐ型の薄膜トランジスタとｎ型の薄膜トランジスタについても第２スイッチＳＷ２及び第３スイッチＳＷ３と同様に重ねて形成することができる。しがたって、画素回路ＣＲに含まれる薄膜トランジスタが占有する回路面積は、実質的に薄膜トランジスタ３個相当の回路面積にまで縮小することができる。このような画素回路ＣＲを用いて画素ＰＸを構成することで、表示装置１００の高精細化が可能になる。
【００７９】
さらに、本実施形態によれば、第１スイッチＳＷ１、及び第３スイッチＳＷ３を透明アモルファス酸化物半導体で構成している。このため、例えばシリコン等の他の半導体層を用いてこれらのスイッチを構成する場合と比較して、リーク電流を抑制することができる。したがって、単位時間当たりの容量素子ＣＭのリフレッシュ動作の回数を抑制することができ、表示装置１００の低消費電力化が可能になる。
【００８０】
［第２実施形態］
図８は、第２実施形態に係る表示装置の画素回路ＣＲの構成例を示している。図示した例では、画素回路ＣＲ１１を代表して示している。第２実施形態は、第２スイッチＳＷ２のゲート電極ＧＥ２が第１制御線ＣＬ１に接続され、第３スイッチＳＷ３のゲート電極ＧＥ３が第２制御線ＣＬ２に接続されている点で第１実施形態と相違している。
【００８１】
また、画素回路ＣＲ１１は、第２スイッチＳＷ２の出力端子と、インバータＩＮＶの入力端子との間に設けられた補助容量素子ＣＡを有している。補助容量素子ＣＡの第１端子は、容量素子ＣＭと共通の基準電位に接続され、第２端子は、第２スイッチＳＷ２の出力端子及びインバータＩＮＶの入力端子に接続されている。
【００８２】
本実施形態においても、第１実施形態と同様の効果を得ることができる。さらに、本実施形態によれば、第２スイッチＳＷ２と第３スイッチＳＷ３とを個別に制御することができる。
【００８３】
一般に、第２スイッチＳＷ２のゲート電極と第３スイッチＳＷ３のゲート電極とが同一の制御線に接続されている場合、配線数を減少することができる一方で、第２スイッチＳＷ２及び第３スイッチＳＷ３を構成する薄膜トランジスタの特性によっては、第２スイッチＳＷ２と第３スイッチＳＷ３とを時間的に分離して切り替えることが困難になる場合がある。第２スイッチＳＷ２と第３スイッチＳＷ３とが同時に切り替えられると、電荷の再配分に起因して、インバータＩＮＶに入力される電位が変動すること場合がある。特に、インバータＩＮＶの入力側のゲート電極が作るゲート容量が十分に大きくない場合、インバータＩＮＶに入力される電位の変動が大きくなるため、インバータＩＮＶの出力が不安定化することがある。
【００８４】
しかしながら、本実施形態によれば、第２スイッチＳＷ２と第３スイッチＳＷ３とを時間的に分離して切り替えることができる。すなわち、第２スイッチＳＷ２と第３スイッチＳＷ３とが同時にオン状態となることを防ぐことができるため、インバータＩＮＶに入力される電位の変動を抑制することができる。したがって、インバータＩＮＶの出力が不安定化することを抑制することができる。
【００８５】
さらに、インバータＩＮＶの入力端子側に補助容量素子ＣＡを設けることで、リフレッシュ動作時に、第２スイッチＳＷ２がオフ（オープン）状態となった場合であってもインバータＩＮＶへ入力される電位を保持することができる。すなわち、補助容量素子ＣＡがインバータＩＮＶに入力される電位を保持することにより、リフレッシュ動作時においてもインバータＩＮＶの出力側の電位が変動することを抑制することができる。この結果、液晶層ＬＱに印加される電圧が安定化するため、表示装置１００の表示品質を向上することができる。
【００８６】
［第３実施形態］
図９は、第３実施形態に係る表示装置の画素回路ＣＲの構成例を示している。図示した例では、画素回路ＣＲ１１を代表して示している。第３実施形態では、第２スイッチＳＷ２及び第３スイッチＳＷ３とインバータＩＮＶとの接続関係が入れ替わっている点で第１実施形態と相違いしている。
【００８７】
すなわち、第１スイッチＳＷ１の出力端子及び容量素子ＣＭの第２端子は、インバータＩＮＶの入力端子に接続されている。インバータＩＮＶの出力端子は、第２スイッチＳＷ２の入力端子に接続されている。
【００８８】
本実施形態によれば、リフレッシュ動作時において、第２スイッチＳＷ２がオフ（オープン）になるため、インバータＩＮＶと画素電極ＰＥとが電気的に切り離される。すなわち、リフレッシュ動作時においては、液晶容量を作る画素電極ＰＥと、容量素子ＣＭの第２電極との間でのみ電荷が再配分される。したがって、リフレッシュ動作時において第２スイッチＳＷ２と第３スイッチＳＷ３とが同時に切り替わる場合であっても、画素電極ＰＥに供給される電位の変動を抑制することができる。この結果、液晶層ＬＱに印加される電圧が安定化するため、表示装置１００の表示品質を向上することができる。
【００８９】
［第４実施形態］
図１０は、第４実施形態に係る表示装置の画素回路ＣＲの構成例を示している。図示した例では、画素回路ＣＲ１１を代表して示している。第４実施形態は、画素回路ＣＲ１１が表示素子として有機ＥＬ素子を備えている点で第１乃至第３実施形態と相違している。
【００９０】
画素回路ＣＲ１１は、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４、容量素子ＣＭ、インバータＩＮＶ、及び有機ＥＬ素子ＯＤを備えている。
【００９１】
第４スイッチＳＷ４の入力端子は、インバータＩＮＶの出力端子に接続され、第４スイッチの出力端子は、有機ＥＬ素子ＯＤの一端側に設けられた画素電極ＰＥに接続されている。有機ＥＬ素子ＯＤの他端側は、容量素子ＣＭが接続された基準電位に接続されている。
【００９２】
有機ＥＬ素子ＯＤは、第４スイッチＳＷ４がオンし、容量素子ＣＭに保持された電位が第２スイッチＳＷ２及びインバータＩＮＶを介して有機ＥＬ素子ＯＤに供給されたときに発光する。有機ＥＬ素子ＯＤを流れる電流の方向は、常に一定である。したがって、本実施形態では、リフレッシュ動作は、連続して２回実施される。すなわち、インバータＩＮＶからの出力が同じ極性となるように制御される。
【００９３】
本実施形態においても、第１実施形態と同様の効果を得ることができる。
【００９４】
［第５実施形態］
図１１は、第５実施形態に係る表示装置１００のゲート線駆動回路ＧＤに設けられたシフトレジスタ回路ＳＲＣの構成例を示す回路図である。シフトレジスタ回路ＳＲＣは、直列に接続された複数のシフトレジスタＳＲを含んでいる。図１１では、１段分のシフトレジスタＳＲを示している。各シフトレジスタＳＲの出力端子には、それぞれ異なるゲート線Ｇが接続されている。これにより、第１スイッチＳＷ１を制御するためのゲート線駆動信号は、各シフトレジスタＳＲを介して順次ゲート線Ｇに供給される。
【００９５】
シフトレジスタＳＲは、第１インバータＩＮＶ１、第２インバータＩＮＶ２及び記憶回路Ｍを備えている。各シフトレジスタＳＲにおいて、第１インバータＩＮＶ１、第２インバータＩＮＶ２、及び記憶回路Ｍは、この順で直列に接続されている。第１インバータＩＮＶ１及び第２インバータＩＮＶ２は、並列に接続されたｎ型の薄膜トランジスタとｐ型の薄膜トランジスタとを含んでいる。第１インバータＩＮＶ１及び第２インバータＩＮＶ２を構成するｎ型の薄膜トランジスタは、例えば透明アモルファス酸化物半導体によって構成され、ｐ型の薄膜トランジスタは、例えばシリコンによって構成されている。
【００９６】
記憶回路Ｍは、第５スイッチＳＷ５、第６スイッチＳＷ６、及び容量素子Ｃ２を備えている。第５スイッチＳＷ５の入力端子は、第２インバータＩＮＶ２の出力端子に接続されている。容量素子Ｃ２の第１端子は、基準電位に接続されている。容量素子Ｃ２の第２端子は、第５スイッチＳＷ５の出力端子及び第６スイッチＳＷ６の入力端子に接続されるとともに、第３インバータＩＮＶ３を介してゲート線Ｇに接続されている。第６スイッチＳＷ６の出力端子は、次段のシフトレジスタＳＲの入力端子に接続される。第５スイッチＳＷ５及び第６スイッチＳＷ６は、ｎ型の薄膜トランジスタであり、例えば透明アモルファス酸化物半導体（ＴＡＯＳ）により構成されている。
【００９７】
第５スイッチＳＷ５のゲート電極には、クロック信号が供給され、第６スイッチＳＷ６のゲート電極には、第５スイッチＳＷ５に供給されるクロック信号とは反転されたクロック信号（以下反転クロック信号とも称す）が供給される。すなわち、第５スイッチＳＷ５と第６スイッチＳＷ６とは、オン状態とオフ状態が逆相となる。シフトレジスタＳＲの入力端子から入力されたゲート線駆動信号の信号電位は、第５スイッチＳＷ５がオン（クローズ）のとき、第１インバータＩＮＶ１、第２インバータＩＮＶ２、及び第５スイッチＳＷ５を介して、容量素子Ｃ２に保持される。容量素子Ｃ２に保持された信号電位は、第３インバータＩＮＶ３を介してゲート線Ｇに供給される。このとき、第６スイッチＳＷ６は、オフ（オープン）である。次に、第５スイッチＳＷ５がオフ（オープン）になり、第６スイッチＳＷ６がオン（クローズ）になると、容量素子Ｃ２に保持されていた信号電位は、第６スイッチＳＷ６を介して、次段のシフトレジスタＳＲの入力端子に供給される。
【００９８】
本実施形態によれば、シフトレジスタＳＲに入力される信号電位は、容量素子Ｃ２に保持される。したがって、例えばインバータとクロックドインバータを組み合わせた所謂フリップフロップ回路を用いて記憶回路を構成する場合と比較して、シフトレジスタを構成する薄膜トランジスタの数を大幅に減らすことができる。
【００９９】
例えば、図１４に比較例として示すシフトレジスタＳＲｅは、クロックドインバータＣＩＮ１ｅと、クロックドインバータＣＩＮ１ｅに接続されたフリップフロップ回路Ｆｅとを備えている。フリップフロップ回路Ｆｅは、インバータＩＮＶｅと、クロックドインバータＣＩＮ２ｅとを備えている。このようなシフトレジスタＳＲｅは、１０個の薄膜トランジスタにより構成されている。
【０１００】
一方、本実施形態のシフトレジスタＳＲは、６個の薄膜トランジスタにより構成される。さらに、第１インバータＩＮＶ１及び第２インバータＩＮＶ２を構成するｐ型の薄膜トランジスタとｎ型の薄膜トランジスタとは、図６に示すように、重ねて形成することができる。したがって、本実施形態のシフトレジスタＳＲの回路面積は、実質的に、薄膜トランジスタ４個相当にすることができる。したがって、例えば図１４に示すシフトレジスタＳＲｅと比較して、回路面積を６割削減することができ、表示装置１００の狭額縁化が可能になる。
【０１０１】
また、本実施形態によれば、第５スイッチＳＷ５及び第６スイッチＳＷ６が透明アモルファス酸化物半導体層により構成されているため、例えばシリコン等の他の半導体層により構成されたスイッチと比較して、リーク電流を抑制することができる。
【０１０２】
［第６実施形態］
図１２は、第６実施形態に係る表示装置１００のゲート線駆動回路ＧＤに設けられたシフトレジスタ回路ＳＲＣの構成例を示す回路図である。図１２では、シフトレジスタ回路ＳＲＣに含まれるｎ段目のシフトレジスタＳＲｎと、ｎ＋１段目のシフトレジスタＳＲｎ＋１とを示している。
【０１０３】
第６実施形態は、第２インバータＩＮＶ２に接続された記憶回路Ｍが第６スイッチを有していない点で第５実施形態と相違している。すなわち、シフトレジスタＳＲの記憶回路Ｍは、第５スイッチＳＷ５と容量素子Ｃ２とを備えている。
【０１０４】
ｎ段目のシフトレジスタＳＲｎの記憶回路Ｍｎに含まれる第５スイッチＳＷ５のゲート電極には、クロック信号が入力され、ｎ＋１段目のシフトレジスタＳＲｎ＋１の記憶回路Ｍｎ＋１に含まれる第５スイッチＳＷ５のゲート電極には、反転クロック信号が入力される。これにより、ｎ段目のシフトレジスタＳＲｎとｎ＋１段目のシフトレジスタＳＲｎ＋１のオンとオフとが逆相となる。すなわち、ｎ段目のシフトレジスタＳＲｎに入力されたゲート線駆動信号の信号電位は、記憶回路Ｍｎの第５スイッチＳＷ５がオン（クローズ）の状態において、容量素子Ｃ２ｎに保持される。容量素子Ｃ２ｎに保持された信号電位は、第３インバータＩＮＶ３を介して対応するゲート線Ｇｎに供給される。このとき、容量素子Ｃ２ｎに保持された信号電位は、ｎ＋１段目のシフトレジスタＳＲｎ＋１の入力端子にも入力されるが、記憶回路Ｍｎ＋１の第５スイッチＳＷ５がオフ（オープン）となっているため、容量素子Ｃ２ｎ＋１には、信号電位は供給されない。
【０１０５】
次に、記憶回路Ｍｎの第５スイッチＳＷ５がオフ（オープン）になり、記憶回路Ｍｎ＋１の第５スイッチＳＷ５がオン（クローズ）になると、記憶回路Ｍｎの容量素子Ｃ２ｎに保持されていた信号電位は、ｎ＋１段目のシフトレジスタＳＲｎ＋１の第１インバータＩＮＶ１、第２インバータＩＮＶ２、及び第５スイッチＳＷ５を介して容量素子Ｃ２ｎ＋１に保持される。容量素子Ｃ２ｎ＋１に保持された信号電位は、第３インバータＩＮＶ３を介して対応するゲート線Ｇｎ＋１に供給される。
【０１０６】
本実施形態によれば、第５実施形態と比較してさらに、シフトレジスタＳＲが有する記憶回路Ｍの回路面積を減少することが可能となる。
【０１０７】
［第７実施形態］
図１３は、第７実施形態に係る表示装置１００のゲート線駆動回路ＧＤに設けられたシフトレジスタ回路ＳＲＣの構成例を示す回路図である。図１３では、シフトレジスタ回路ＳＲＣに含まれるｎ段目のシフトレジスタＳＲｎと、ｎ＋１段目のシフトレジスタＳＲｎ＋１とを示している。第７実施形態は、記憶回路Ｍが容量素子を有していない点で第６実施形態と相違する。本実施形態において、ｎ段目のシフトレジスタＳＲｎに入力されたゲート線駆動信号は、次段（ｎ＋１段目）のシフトレジスタＳＲｎ＋１が有する容量の一部に保持される。すなわち、ｎ段目のシフトレジスタＳＲｎの記憶回路Ｍｎにおいて、信号電位を保持する容量は、ｎ＋１段目のシフトレジスタＳＲｎ＋１に含まれる第１インバータＩＮＶを構成する薄膜トランジスタのゲート電極がつくる容量で実現される。
【０１０８】
本実施形態によれば、第６実施形態と比較してさらに記憶回路Ｍの回路面積を減少することができる。
【０１０９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１００…表示装置、ＰＮＬ…表示パネル、ＤＡ…表示領域、ＮＤＡ…非表示領域、ＣＲ…画素回路、ＰＸ…画素、ＰＥ…画素電極、ＣＥ…共通電極、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＣＭ，Ｃ２…容量素子、ＣＡ…補助容量素子、ＬＱ…液晶素子、ＯＤ…有機ＥＬ素子、ＩＮＶ…インバータ、ＩＮＶ１…第１インバータ、ＩＮＶ２…第２インバータ、ＩＮＶ３…第３インバータ。
【図１】
2018066801.tif 000003
【図２】
2018066801.tif 000004
【図３】
2018066801.tif 000005
【図４】
2018066801.tif 000006
【図５】
2018066801.tif 000007
【図６】
2018066801.tif 000008
【図７】
2018066801.tif 000009
【図８】
2018066801.tif 000010
【図９】
2018066801.tif 000011
【図１０】
2018066801.tif 000012
【図１１】
2018066801.tif 000013
【図１２】
2018066801.tif 000014
【図１３】
2018066801.tif 000015
【図１４】
2018066801.tif 000016