(57)【要約】【課題】チップ面積を増大することなく、テスト用回路をＩＣに内蔵する。【解決手段】ＩＣは、複数のピン、複数の電流検出回路、および電流生成回路を有する。複数の電流検出回路は、複数のピンを流れる電流を並列に処理し、例えば、デジタルデータを生成する。電流生成回路は容量素子を有し、容量素子の電荷量に応じた参照電流を生成する。電荷量は、容量素子に入力する電圧によって制御できるため、電流生成の電流出力範囲を広くすることができる。参照電流は、複数の電流検出回路をテストするために用いられる。本ＩＣは、例えば、表示パネルのソースドライバＩＣに適用される。この場合、複数の電流検出回路によって、表示パネルの画素を流れる電流を検出することが可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ピンと、
第２ピンと、
前記第１ピンを流れる電流を検出するための第１電流検出回路と、
前記第２ピンを流れる電流を検出するための第２電流検出回路と、
容量素子を有する電流生成回路と、
を有し、
前記電流生成回路は、前記容量素子が保持する電荷量に応じた第１参照電流を生成し、
前記第１電流検出回路および前記第２電流検出回路をテストするため、前記第１電流検出回路および前記第２電流検出回路に、前記第１参照電流が逐次入力されることを特徴とするＩＣ。
【請求項２】
請求項１において、
前記電流生成回路は第１スイッチ、第２スイッチ、第１ノード、および第２ノードを有し、
第１電圧が前記容量素子の第１端子に入力され、
第２電圧が前記第１ノードに入力され、
前記第１スイッチは前記第１ノードと前記容量素子の第２端子間の導通状態を制御し、
前記第２スイッチは前記第２ノードと前記容量素子の第２端子間の導通状態を制御し、
前記第２ノードを流れる電流が前記第１参照電流として前記電流生成回路から出力されることを特徴とするＩＣ。
【請求項３】
第１乃至第Ｋ（Ｋは２以上の整数）ピンと、
第１乃至第Ｎ（Ｎは２以上の整数）電流検出回路と、
第１容量素子を有する電流生成回路と、
を有し、
第ｊ（ｊは１乃至Ｎの整数）電流検出回路は、第ｊピンを流れる電流を検出し、
前記電流生成回路は、前記第１容量素子が保持する電荷量に応じた参照電流を生成し、
前記第１乃至第Ｎ電流検出回路をテストするため、前記第１乃至第Ｎ電流検出回路は、前記参照電流が逐次入力されることを特徴とするＩＣ。
【請求項４】
請求項３において、
第１乃至第３回路と、配線とをさらに有し、
前記第１回路は、前記第ｊピンと前記第ｊ電流検出回路間の導通状態を制御し、
前記第２回路は、前記配線への前記参照電流の入力を制御し、
前記第３回路は、前記第１乃至第Ｋピンから前記配線に電気的に接続される１個のピンを選択することを特徴とするＩＣ。
【請求項５】
請求項３又は４において、
前記電流生成回路は第１スイッチ、第２スイッチ、第１ノード、および第２ノードを有し、
前記第１容量素子の第１端子は第１電圧が入力され、
前記第１ノードは第２電圧が入力され、
前記第１スイッチは前記第１ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記第２スイッチは前記第２ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記電流生成回路は、前記第２ノードを流れる電流を前記参照電流として出力することを特徴とするＩＣ。
【請求項６】
請求項３又は４において、
前記電流生成回路は、第１スイッチ、第２スイッチ、第１ノード乃至第３ノード、第１選択回路、および第２選択回路を有し、
前記第１容量素子の第１端子は第１電圧が入力され、
前記第１スイッチは、前記第１ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記第２スイッチは、前記第２ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記第１選択回路は、複数の電圧から１の電圧を選択し、選択した電圧を前記第１ノードに入力し、
前記第２選択回路は、前記第１ノードおよび前記第２ノードから１のノードを選択し、
前記選択されたノードを流れる電流は、前記参照電流として出力されることを特徴とするＩＣ。
【請求項７】
請求項３乃至６の何れか１項において、
前記第１乃至第Ｎ電流検出回路はそれぞれ電流電圧変換回路を有し、
前記電流電圧変換回路は、増幅回路、第２容量素子、および第３スイッチを有し、
前記増幅回路は、反転入力端子、第１非反転入力端子、第２非反転入力端子、および出力端子を有し、
前記第２容量素子の第１端子および第２端子は、前記反転入力端子および前記出力端子にそれぞれ電気的に接続され、
前記第３スイッチは、前記反転入力端子と前記出力端子間の導通状態を制御することを特徴とするＩＣ。
【請求項８】
請求項３乃至６の何れか１項において、
前記第１乃至第Ｎ電流検出回路はそれぞれ電流電圧変換回路を有し、
前記電流電圧変換回路は、増幅回路、第２容量素子、および第３スイッチを有し、
前記増幅回路は、反転入力端子、第１非反転入力端子、第２非反転入力端子、および出力端子を有し、
前記増幅回路は、前記第１非反転入力端子の電圧および前記第２非反転入力端子の電圧の平均電圧と、前記反転入力端子の電圧との差分を増幅し、
前記第２容量素子の第１端子および第２端子は、前記反転入力端子および前記出力端子にそれぞれ電気的に接続され、
前記第３スイッチは、前記反転入力端子と前記出力端子間の導通状態を制御することを特徴とするＩＣ。
【請求項９】
請求項７又８において、
前記電流電圧変換回路の前記第３スイッチは、第１信号対により制御され、
前記電流生成回路は遅延回路を有し、
前記遅延回路は、前記第１信号対を遅延して第２信号対を生成し、前記第２信号対を遅延して第３信号対を生成し、
前記電流生成回路の前記第１スイッチおよび前記第２スイッチは、前記第２信号対および前記第３信号対によりそれぞれ制御されることを特徴とするＩＣ。
【請求項１０】
請求項７乃至９の何れか１項において、
前記第１乃至第Ｋ電流検出回路はそれぞれサンプルホールド回路、およびアナログデジタル変換回路を有し、
前記サンプルホールド回路は、前記電流電圧変換回路の出力電圧を保持し、
前記アナログデジタル変換回路は、前記サンプルホールド回路が保持する電圧をデジタルデータに変換することを特徴とするＩＣ。
【請求項１１】
２Ｎ個（Ｎは１以上の整数）の第１ピン［１］乃至［２Ｎ］と、
第２ピンと、
第１配線および第２配線と、
Ｎ個の電流検出回路［１］乃至［Ｎ］と、
第１乃至第３スイッチ回路と、
電流生成回路と、
を有するＩＣであり、
前記電流生成回路は、第１容量素子、第１スイッチ、第２スイッチ、第１ノード乃至第４ノード、第１選択回路、および第２選択回路を有し、
前記第１容量素子の第１端子は前記第２ピンに電気的に接続され、
前記第１スイッチは前記第１ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記第２スイッチは前記第２ノードと前記第１容量素子の第２端子間の導通状態を制御し、
前記第３ノードは、電流が入力され、
前記第４ノードを流れる電流は、参照電流として前記電流生成回路から出力され、
前記第１選択回路は複数の電圧から１の電圧を選択し、選択した電圧を前記第１ノードに入力し、
前記第２選択回路は、前記第２ノードまたは前記第３ノードを選択し、選択したノードを前記第４ノードに電気的に接続し、
前記第１スイッチ回路は、電流検出回路［ｈ］（ｈは１乃至Ｎの整数）の入力端子［ｈ］と第１ピン［２ｈ−１］間の導通状態、および前記入力端子［ｈ］と第１ピン［２ｈ］間の導通状態を制御し、
前記電流検出回路［ｈ］は、前記入力端子［ｈ］を流れる電流を検出し、
前記第２スイッチ回路は、前記第１配線と前記第４ノード間の導通状態、および前記第２配線と前記第４ノード間の導通状態を制御し、  前記第３スイッチ回路は、前記第１配線と前記第１ピン［２ｈ］間の導通状態、および前記第２配線と第１ピン［２ｈ−１］間の導通状態を制御することを特徴とするＩＣ。
【請求項１２】
請求項１１において、
前記電流検出回路［ｈ］は電流電圧変換回路［ｈ］、サンプルホールド回路［ｈ］、およびアナログデジタル変換回路［ｈ］を有し、
前記電流電圧変換回路［ｈ］は増幅回路［ｈ］、第２容量素子［ｈ］、および第３スイッチ［ｈ］を有し、
前記増幅回路［ｈ］は反転入力端子［ｈ］、第１非反転入力端子［ｈ］、第２非反転入力端子［ｈ］、および出力端子［ｈ］を有し、
前記第２容量素子［ｈ］の第１端子および第２端子は、前記反転入力端子［ｈ］および前記出力端子［ｈ］にそれぞれ電気的に接続され、
前記第３スイッチ［ｈ］は、前記反転入力端子［ｈ］と前記出力端子［ｈ］間の導通状態を制御し、
前記反転入力端子［ｈ］は前記入力端子［ｈ］に電気的に接続され、
前記増幅回路［ｈ］は、前記第１非反転入力端子［ｈ］の電圧および前記第２非反転入力端子［ｈ］の電圧の平均電圧と、前記反転入力端子［ｈ］の電圧との差分を増幅し、
前記サンプルホールド回路［ｈ］は、前記出力端子［ｈ］の電圧を保持し、
前記アナログデジタル変換回路［ｈ］は、前記サンプルホールド回路［ｈ］が保持する電圧をデジタルデータに変換することを特徴とするＩＣ。
【請求項１３】
請求項１２において、
前記第３スイッチ［ｈ］は第１信号対により制御され、
前記電流生成回路は遅延回路を有し、
前記遅延回路は、前記第１信号対を遅延して第２信号対を生成し、前記第２信号対を遅延して第３信号対を生成し、
前記第１スイッチは前記第２信号対により制御され、
前記第２スイッチは前記第３信号対により制御されることを特徴とするＩＣ。
【請求項１４】
請求項１１乃至１３の何れか１項において、
前記第１スイッチ回路は、
前記第１ピン［２ｈ−１］と前記反転入力端子［ｈ］間を導通し、前記第１ピン［２ｈ−１］と前記第１非反転入力端子［ｈ］間を導通し、かつ前記第１ピン［２ｈ］と前記第２非反転入力端子［ｈ］間を導通する機能と、
前記第１ピン［２ｈ］と前記反転入力端子［ｈ］間を導通し、前記第１ピン［２ｈ−１］と前記第１非反転入力端子［ｈ］間を導通し、かつ前記第１ピン［２ｈ＋１］と前記第２非反転入力端子［ｈ］間を導通する機能とを有することを特徴とするＩＣ。
【請求項１５】
請求項１１乃至１３の何れか１項において、
前記第１スイッチ回路は、
前記第１ピン［２ｈ−１］に前記反転入力端子［ｈ］を導通し、前記第１ピン［２ｈ−１］に前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能と、
前記第１ピン［２ｈ−１］に前記反転入力端子［ｈ］を導通し、前記第１ピン［２ｈ］に前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能と、
前記第１ピン［２ｈ］に前記反転入力端子［ｈ］を導通し、前記第１ピン［２ｈ−１］に前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能と、
前記第１ピン［２ｈ］に前記反転入力端子［ｈ］を導通し、前記第１ピン［２ｈ＋１］に前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能とを有することを特徴とするＩＣ。
【請求項１６】
請求項１１乃至１４の何れか１項において、
前記第１スイッチ回路は、
前記第１ピン［２ｈ−１］に前記反転入力端子［ｈ］を導通し、前記第２ピンに前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能と、
前記第１ピン［２ｈ］に前記反転入力端子［ｈ］を導通し、前記第２ピンに前記第１非反転入力端子［ｈ］および前記第２非反転入力端子［ｈ］を導通する機能とを有することを特徴とするＩＣ。
【請求項１７】
請求項１１乃至１６の何れか１項に記載のＩＣに、ドライバ部が設けられているドライバＩＣであって、
前記ドライバ部は外部から入力される画像信号を処理し、階調信号を生成することを特徴とするドライバＩＣ。
【請求項１８】
請求項１７に記載のドライバＩＣ、および画素アレイを有する表示システムであって、
前記ドライバＩＣは前記画素アレイに前記階調信号を送信することを特徴とする表示システム。
【請求項１９】
表示部を有する電子機器であり、
前記表示部は、請求項１７に記載のドライバＩＣ、および画素アレイを有し、
前記ドライバＩＣは前記画素アレイに前記階調信号を入力することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、半導体装置、電子部品、及び電子機器、並びにこれらの動作方法と作製方法等について説明する。
【０００２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、およびパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
表示装置の多階調化、及び高精細化等に対応するため、表示装置のドライバ回路、特に、ビデオ信号からデータ信号を生成するためのソースドライバ回路には、専用ＩＣ（ドライバＩＣ）が採用されている（例えば、非特許文献１）。
【０００４】
発光素子を用いたアクティブマトリクス型の表示装置の画素について、様々な回路構成が提案されている。一般的に、画素には、発光素子、画素への階調信号の入力を制御する選択トランジスタ、および発光素子を駆動する駆動トランジスタが少なくとも設けられている。駆動トランジスタを流れるドレイン電流を発光素子に供給することで、ドレイン電流の値に応じた輝度で発光素子を発光させている。
【０００５】
表示装置の画面を構成する画素間で、駆動トランジスタの電気特性（閾値電圧、電界効果移動度等）にばらつきがあると、同じ電圧の階調信号を供給しても、発光素子の輝度にばらつきが生じてしまう。したがって、複数の画素間での駆動トランジスタの電気特性のばらつきは、表示装置の表示品質を低下させしまう原因の１つである。
【０００６】
一方、アクティブマトリクス型の表示装置は高精細化のため多画素化が推し進められており、表示装置には、数十万乃至数千万もの画素が設けられている。一般的なカラー表示装置の画素は、赤、緑、青（ＲＧＢ）の表示色に対応する３のサブ画素でなる。例えば、サブ画素数は、画面解像度がＦｕｌｌ−ＨＤであれば、１３６６×７６８×３（ＲＧＢ）＝１，０４９，０８８であり、８Ｋ４Ｋ（スーパーハイビジョン）であれば、７６８０×４３２０×３（ＲＧＢ）＝３３，１７７，６００である。多数のサブ画素間で駆動トランジスタの電気特性を完全に一致させるのは、非常に困難である。そこで、駆動トランジスタの電気特性を取得し、発光素子の輝度を補正することが提案されている（例えば、非特許文献１）。
【０００７】
非特許文献１では、表示装置のサブ画素、およびスキャンドライバのトランジスタは、チャネルが金属酸化物で形成されているチャネルを有するトランジスタである。本明細書等では、チャネルが金属酸化物で形成されているトランジスタを金属酸化物トランジスタ、酸化物半導体トランジスタまたはＯＳトランジスタと呼ぶ。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｒ．Ｙａｍａｍｏｔｏ  ｅｔ  ａｌ．，“１３．３‐ｉｎｃｈ  ８Ｋ４Ｋ  ６６４‐ｐｐｉ  １２０‐Ｈｚ  １２‐ｂｉｔ  ＯＬＥＤ  Ｄｉｓｐｌａｙ  Ｕｓｉｎｇ  Ｔｏｐ‐Ｇａｔｅ  Ｓｅｌｆ‐Ａｌｉｇｎｅｄ  ＣＡＡＣ‐ＯＳ  ＦＥＴｓ  ａｎｄ  １２‐ｂｉｔ  Ｓｏｕｒｃｅ  Ｄｒｉｖｅｒ  ＩＣｓ，”ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，Ｖｏｌ．４７，２０１６，ｐｐ．５３―５６．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一形態の課題は、新規なテスト用回路を提供すること、高い信頼性のテストを可能にすること、広い電流出力範囲の半導体装置を提供すること、出力電流の値を高精度に調節できること、および回路面積を縮小することである。
【００１０】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
（１）本発明の一形態は、複数のピン、複数の電流検出回路、および電流生成回路を有するＩＣである。複数の電流検出回路は、複数のピンを流れる電流を並列に処理する。電流生成回路は容量素子を有し、容量素子の電荷量に応じた参照電流を生成する。参照電流は、複数の電流検出回路をテストするために用いられる。
【００１２】
（２）本発明の一形態のＩＣは、第１乃至第Ｋ（Ｋは２以上の整数）ピンと、第１乃至第Ｎ電流検出回路と、第１容量素子を有する電流生成回路とを有し、第ｊ（ｊは１乃至Ｎの整数）電流検出回路は、第ｊピンを流れる電流を検出し、電流生成回路は、第１容量素子が保持する電荷量に応じた参照電流を生成し、第１乃至第Ｎ電流検出回路をテストするため、第１乃至第Ｎ電流検出回路は参照電流が逐次入力される。
【００１３】
（３）上掲の形態（２）のＩＣは、第１乃至第３回路と、配線とをさらに有し、第１回路は第ｊピンと第ｊ電流検出回路間の導通状態を制御し、第２回路は配線への参照電流の入力を制御し、第３回路は第１乃至第Ｋピンから配線に電気的に接続される１個のピンを選択する。
【００１４】
（４）上掲の形態（２）のＩＣにおいて、電流生成回路は第１スイッチ、第２スイッチ、第１ノード、および第２ノードを有し、第１容量素子の第１端子は第１電圧が入力され、第１ノードは第２電圧が入力され、第１スイッチは第１ノードと第１容量素子の第２端子間の導通状態を制御し、第２スイッチは第２ノードと第１容量素子の第２端子間の導通状態を制御し、電流生成回路は第２ノードを流れる電流を参照電流として出力する。
【００１５】
（５）上掲の形態（２）のＩＣにおいて、電流生成回路は、第１スイッチ、第２スイッチ、第１ノード乃至第３ノード、第１選択回路、および第２選択回路を有し、第１容量素子の第１端子は第１電圧が入力され、第１スイッチは第１ノードと第１容量素子の第２端子間の導通状態を制御し、第２スイッチは第２ノードと第１容量素子の第２端子間の導通状態を制御し、第１選択回路は複数の電圧から１の電圧を選択し、選択した電圧を第１ノードに入力し、第２選択回路は第１ノードおよび第２ノードから１のノードを選択し、選択されたノードを流れる電流は、参照電流として出力される。
【００１６】
（６）上掲の形態（２）乃至（５）の何れか１のＩＣにおいて、第１至第Ｋ電流検出回路はそれぞれ電流電圧変換回路を有し、電流電圧変換回路は、増幅回路、第２容量素子、および第３スイッチを有し、増幅回路は反転入力端子、第１非反転入力端子、第２非反転入力端子、および出力端子を有し、第２容量素子の第１端子および第２端子は反転入力端子および出力端子にそれぞれ電気的に接続され、第３スイッチは反転入力端子と出力端子間の導通状態を制御する。
【００１７】
（７）上掲の形態（２）乃至（５）の何れか１のＩＣにおいて、第１乃至第Ｋ電流検出回路はそれぞれ電流電圧変換回路を有し、電流電圧変換回路は、増幅回路、第２容量素子、および第３スイッチを有し、増幅回路は、反転入力端子、第１非反転入力端子、第２非反転入力端子、および出力端子を有し、増幅回路は、第１非反転入力端子の電圧および第２非反転入力端子の電圧の平均電圧と、反転入力端子の電圧との差分を増幅し、第２容量素子の第１端子および第２端子は反転入力端子および出力端子にそれぞれ電気的に接続され、第３スイッチは反転入力端子と出力端子間の導通状態を制御する。
【００１８】
（８）上掲の形態（６）又は（７）のＩＣにおいて、電流電圧変換回路の第３スイッチは第１信号対により制御され、電流生成回路は遅延回路を有し、遅延回路は、第１信号対を遅延して第２信号対を生成し、第２信号対を遅延して第３信号対を生成し、第１スイッチは第２信号対により制御され、第２スイッチは第３信号対により制御される。
【００１９】
（９）本発明の一形態は、上掲の形態（１）乃至（８）の何れか１のＩＣにドライバ部が設けられているドライバＩＣであり、ドライバ部は外部入力される画像信号を処理し、階調信号を生成する。
【００２０】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
【００２１】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３個の端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２個の端子は、トランジスタの入出力端子である。２個の入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は入れ替えて用いることができるものとする。本明細書等では、便宜的に、ゲート以外の２個の端子を第１端子、第２端子と呼ぶ場合がある。
【００２２】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２３】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００２４】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【００２５】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、半導体領域など）であるとする。
【発明の効果】
【００２６】
本発明の一形態は、新規な半導体装置を提供すること、または新規な半導体装置の動作方法を提供することが可能である。
【００２７】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２８】
【図１】ＩＣの構成例を示す機能ブロック図。
【図２】電流検出回路の単位回路の構成例を示す回路図。
【図３】電流生成回路の構成例を示す回路図。
【図４】Ａ：電流検出モードの動作例を示すタイミングチャート。Ｂ：ＩＶシーケンス、ＡＤシーケンスの例を示すタイミングチャート。Ｃ：ＲＤシーケンスの例を示すタイミングチャート。
【図５】Ａ―Ｅ：電流検出モードの動作例を説明するための回路図。
【図６】Ａ：テストモードの動作例を示すタイミングチャート。Ｂ：ＩＶシーケンス、ＡＤシーケンスの例を示すタイミングチャート。
【図７】ソースドライバＩＣ（ＳＤ‐ＩＣ）の構成例を示す機能ブロック図。
【図８】ソースドライバ（ＳＤＲ）部の構成例を示す機能ブロック図。
【図９】電流検出（ＣＳＮ）部の構成例を示す機能ブロック図。
【図１０】電流生成部の構成例を示す回路図。
【図１１】電流検出回路およびテスト用回路の構成例を示す回路図。
【図１２】デコーダの真理値表、およびスイッチマトリクスの制御信号と電流検出モードとの対応表。
【図１３】Ａ―Ｃ：電流検出モードと、スイッチマトリクスの回路構成との対応を説明する図。
【図１４】電流検出回路およびテスト用回路の構成例を示す回路図。
【図１５】Ａ：電流検出モードの動作例を示すタイミングチャート。Ｂ：ＲＤシーケンスの例を示すタイミングチャート。
【図１６】電流検出モードでのＩＶシーケンス、ＡＤシーケンスの例を示すタイミングチャート。
【図１７】テストモードの動作例を示すタイミングチャート。
【図１８】テストモードでのＩＶシーケンス、ＡＤシーケンスの例を示すタイミングチャート。
【図１９】Ａ：表示システムの構成例を示すブロック図。Ｂ：ＳＤ‐ＩＣと画素アレイとの接続構造の模式図。
【図２０】Ａ、Ｂ：画素アレイの構成例を示す図。
【図２１】Ａ、Ｂ：スイッチ回路の構成例を示す図。
【図２２】画素アレイ、ゲートドライバ回路、ＳＤ‐ＩＣの接続構造例を示す図。
【図２３】表示システムの電流検出動作例を示すフローチャート。
【図２４】電流検出動作例を説明するための簡略化した回路図。
【図２５】電流検出動作例を説明するための簡略化した回路図。
【図２６】Ａ―Ｃ：画素アレイの構成例を示す回路図。
【図２７】画素アレイの構成例を示す回路図。
【図２８】Ａ、Ｂ：サブ画素の構成例を示す回路図。
【図２９】表示パネルの構成例を示す断面図。
【図３０】Ａ、Ｂ：表示パネルの構成例を示す断面図。
【図３１】Ａ―Ｄ：電子機器の構成例を示す図。
【図３２】Ａ―Ｃ：電子機器の構成例を示す図。
【図３３】Ａ、Ｂ：電子機器の構成例を示す図。
【図３４】製造したＳＤ‐ＩＣのＣＳＮ部をテストモードで動作したときの電流値の取得結果を表す図。
【発明を実施するための形態】
【００２９】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
【００３０】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態および実施例に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００３１】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３２】
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“＿２”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を併記する場合がある。例えば、複数の配線ＭＬを個々に区別する場合、２列目（または２行目）の配線ＭＬを配線ＭＬ［２］と記載する場合がある。
【００３３】
本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
【００３４】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３５】
〔実施の形態１〕
本実施の形態では、電流検出機能を備えるＩＣについて説明する。図１にＩＣの機能ブロック図を示す。
【００３６】
図１に示すＩＣ１００は、電流電圧変換部１１０、サンプルホールド部１１２、アナログデジタル変換部１１３、出力ドライバ１１４、スイッチ部１１７、レベルシフト（ＬＳ）部１２１、ロジック部１２２、１２３、ロジック及びレベルシフト（ＬＯＧ／ＬＳ）部１２４、電流生成回路１２５、スイッチマトリクス１２８、スイッチ部１２９、配線ＴＭ８１、ＴＭ８２、容量素子Ｃｎ８１、Ｃｎ８２を有する。
【００３７】
ＩＣ１００は、ピンＰＭＶ１、ＰＭＶ２、２Ｎ（Ｎは１以上の整数）個のピンＰＩなどの複数のピンを有する。ＩＣ１００の電流入力チャンネル数は２Ｎであり、２Ｎ個のピンＰＩは電流入力用ピンである。
【００３８】
以下、２Ｎ個から１個のピンＰＩを特定するときは、ピンＰＩ［１］等と表記する。ピンＰＩと表記する場合は、任意のピンＰＩを指している。他の要素についても同様に表記する。要素を特定するためのその他の識別記号として、＿１、［１，２］等が使用される。
【００３９】
ＩＣ１００は、Ｎ個の奇数チャンネル（または偶数チャンネル）のピンＰＩを流れる電流を並列で検出する。Ｎ個のピンＰＩから入力される電流は、各部１１０、１１２、１１３で並列に処理され、パラレル形式のＮ個のデジタルデータに変換される。出力ドライバ１１４は、Ｎ個のデジタルデータをシリアル形式のデジタルデータに変換し、信号ＣＭＤＯとして外部に出力する。電流検出処理を並列化するため、電流電圧変換部１１０はＮ個の単位回路を有する。サンプルホールド部１１２、アナログデジタル変換部１１３等も同様である。つまり、電流電圧変換部１１０の単位回路の数は、ピンＰＩの数よりも少ない。
【００４０】
電流電圧変換部１１０はＮ個の電流電圧変換回路（Ｉ／Ｖ回路）１３０を有する。Ｉ／Ｖ回路１３０は電流入力型の積分回路で構成されており、増幅回路１３１、容量素子Ｃｉｖ、スイッチＳＷｉｖを有する。容量素子Ｃｉｖは積分容量である。サンプルホールド部１１２はＮ個のサンプルホールド回路（Ｓ／Ｈ回路）１３２を有する。Ｓ／Ｈ回路１３２は容量素子Ｃｓｈ、スイッチＳＷｓｈを有する。アナログデジタル変換部１１３はＮ個のアナログデジタル変換回路（Ａ／Ｄ回路）１３３を有する。
【００４１】
スイッチ部１１７はＮ個のスイッチマトリクス１３７を有する。スイッチマトリクス１３７はスイッチＳＷ７１―ＳＷ７６を有する。スイッチＳＷｉｖ、ＳＷｓｈ、ＳＷ７１―ＳＷ７６はアナログスイッチである。
【００４２】
電流電圧変換部１１０を検査するためのテスト回路が、ＩＣ１００に組み込まれている。テスト回路は、ＬＯＧ／ＬＳ部１２４、電流生成回路１２５、スイッチマトリクス１２８、スイッチ部１２９、容量素子Ｃｎ８１、Ｃｎ８２を有する。
【００４３】
電流生成回路１２５は電流ＩＲＦＩＮＴを生成する。電流ＩＲＦＩＮＴは、電流電圧変換部１１０のテストに用いられる参照電流である。電流生成回路１２５は、ノードＮｔ、スイッチＳＷｔ、ＳＷｔｂ、容量素子Ｃｔ、遅延回路１２５ａを有する。
【００４４】
スイッチ部１２９は配線ＴＭ８１、ＴＭ８２、Ｎ個のスイッチ回路１３９を有する。スイッチ部１２９はＤｅＭＵＸ（デマルチプレクサ）として機能し、２Ｎ個のピンＰＩから配線ＴＭ８１、ＴＭ８２に導通される２個のピンを選択する。配線ＴＭ８１、ＴＭ８２は、電流ＩＲＦＩＮＴの経路となる。
【００４５】
スイッチマトリクス１２８は、スイッチマトリクス１３７と同じ回路構成であり、スイッチＳＷ８１―ＳＷ８６で構成される。スイッチマトリクス１２８は、ＤｅＭＵＸ、およびプリチャージ回路の機能をもつ。スイッチマトリクス１２８は、配線ＴＭ８１、ＴＭ８２のうちから電流ＩＲＦＩＮＴを出力する配線の選択、配線ＴＭ８１、ＴＭ８２のプリチャージを行う。
【００４６】
ＩＣ１００には、電圧ＶＤＤＤ、ＶＤＤＡ、ＶＳＳＤ、ＶＳＳＡ、ＣＭＶＲＩ、ＣＭＶＲＣが入力される。電圧ＶＤＤＤ、ＶＤＤＡは高レベル側電源電圧である。電圧ＶＳＳＤ、ＶＳＳＡは低レベル側電源電圧であり、例えば接地電位である。電圧ＶＤＤＤ、ＶＳＳＤはデジタル回路のための電源電圧であり、電圧ＶＤＤＡ、ＶＳＳＡは、アナログ回路のための電源電圧である。ピンＰＭＶ１、ＰＭＶ２は電圧ＣＭＶＲＩ、ＣＭＶＲＣの入力用ピンである。
【００４７】
ＩＣ１００には、信号ＣＭＰＲＥ、ＣＭＲＥＶ、ＣＭＳＥＴ、ＣＭＳＨ、ＲＴＣＭ、ＴＤＣＬＫ、ＴＤＳＰ等の各種の信号が入力される。
【００４８】
信号ＣＭＰＲＥ、ＣＭＲＥＶ、ＣＭＳＥＴ、ＣＭＳＨはレベルシフト部１２１に入力される。レベルシフト部１２１はデジタル信号をアナログ回路用の信号に変換するための回路であり、デジタル信号を差動信号に変換し、かつレベルシフトする。本明細書等では、このような差動信号の符号として、デジタル信号の符号に「Ｈ」、「ＢＨ」を付記した符号を用いることにする。例えば、信号ＣＭＰＲＥに対応する差動信号対をＣＭＰＲＥＨ、ＣＭＰＲＥＢＨと表記する。信号ＣＭＰＲＥＨは信号ＣＭＰＲＥと同じ論理の信号であり、信号ＣＭＰＲＥＢＨは、信号ＣＭＰＲＨの反転信号である。
【００４９】
信号ＣＭＰＲＥは、ピンＰＩのプリチャージを制御する信号である。信号ＣＭＲＥＶは、電流を検出するチャンネルが奇数チャンネルか、偶数チャンネルかを指定する信号である。信号ＣＭＳＥＴは、Ｉ／Ｖ回路１３０のオフセットキャンセル動作の制御信号である。信号ＣＭＳＨは、Ｓ／Ｈ回路１３２のサンプリング動作の制御信号である。
【００５０】
信号ＣＭＰＲＥＨ、ＣＭＰＲＥＢＨ、ＣＭＲＥＶＨ、ＣＭＲＥＶＢＨはスイッチ部１１７、スイッチマトリクス１２８に入力される。信号ＣＭＳＥＴＨ、ＣＭＳＥＴＢＨは電流電圧変換部１１０、電流生成回路１２５に入力される。信号ＣＭＳＨＨ、ＣＭＳＨＢＨはＳ／Ｈ部１１２に入力される。
【００５１】
ロジック部１２２は、外部信号を処理し、アナログデジタル変換部１１３の制御信号を生成する。アナログデジタル変換部１１３には、ロジック部１２２、および外部から制御信号が入力される。
【００５２】
信号ＲＴＣＭ、ＴＤＣＬＫ、ＴＤＳＰはロジック部１２３に入力される。信号ＲＴＣＭはＩＣ１００の動作モードを決定するための信号である。ＩＣ１００の動作モードは、ピンＰＩを流れる電流を検出する電流検出モードと、内部回路の動作を検証するテストモードとに大別される。例えば、テストモードはＩＣ１００の出荷前検査のときに実行される。
【００５３】
ロジック部１２３は、信号ＲＴＣＭに従い、出力ドライバ１１４、ＬＯＧ／ＬＳ部１２４のいずれか一方に信号ＴＤＳＰ、ＴＤＣＬＫを出力する。信号ＴＤＳＰはスタートパルス信号であり、信号ＴＤＣＬＫはクロック信号である。出力ドライバ１１４は、信号ＴＤＣＬＫ、ＴＤＳＰに従い、アナログデジタル変換部１１３から出力されるＮ個のデジタル信号をシリアル形式のデジタル信号に変換し、信号ＣＭＤＯを出力する。信号ＲＴＣＭ、ＴＤＣＬＫ、ＴＤＳＰは、ＬＯＧ／ＬＳ部１２４に入力される。ＬＯＧ／ＬＳ部１２４は入力信号を処理し、アナログデジタル変換部１１３、スイッチ部１２９の制御信号を生成する。
【００５４】
＜＜電流検出回路＞＞
ＩＣ１００には、２個の入力チャンネルに対して、１個の電流検出回路が設けられている。図２に、電流検出回路の単位回路、および、単位回路のテストに用いられる回路の構成例を示す。
【００５５】
なお、スイッチＳＷｉｖには、レベルシフト部１２１から信号ＣＭＳＥＴＨ、ＣＭＳＥＴＢＨが入力されるが、図２には、高レベル（“Ｈ”）であるときにスイッチＳＷｉｖをオンにする信号ＣＭＳＥＴＨのみを図示している。図２および他の図面において、スイッチの入力信号は同様に表記する。
【００５６】
電流検出回路の単位回路は、Ｉ／Ｖ回路１３０、Ｓ／Ｈ回路１３２、Ａ／Ｄ回路１３３で構成される。便宜的に単位回路をＣＭ回路１４０と呼ぶ。ＣＭ回路１４０［ｈ］（ｈは１乃至Ｎの整数）は、ピンＰＩ［２ｈ−１］、ＰＩ［２ｈ］を流れる電流を検出する。ＣＭ回路１４０［ｈ］が監視対象とするピンＰＩは、スイッチマトリクス１３７［ｈ］によって選択される。以下、スイッチマトリクス１３７［ｈ］の回路構成例を説明する。
【００５７】
スイッチＳＷ７１はピンＰＩ［２ｈ−１］とピンＰＭＶ１間の導通状態を制御し、スイッチＳＷ７２はピンＰＩ［２ｈ］とピンＰＭＶ１間の導通状態を制御する。スイッチＳＷ７１、ＳＷ７２のオンオフは、信号ＣＭＰＲＥＨ、ＣＭＰＲＥＢＨで制御される。
【００５８】
スイッチＳＷ７３はピンＰＩ［２ｈ−１］と増幅回路１３１［ｈ］の反転入力端子（以下、端子ＩＮＭと呼ぶ）間の導通状態を制御する。スイッチＳＷ７４はピンＰＩ［２ｈ］と増幅回路１３１［ｈ］の非反転入力端子（以下、端子ＩＮＰと呼ぶ）間の導通状態を制御する。スイッチＳＷ７５はピンＰＩ［２ｈ−１］と増幅回路１３１［ｈ］の端子ＩＮＰ間の導通状態を制御する。スイッチＳＷ７６はピンＰＩ［２ｈ］と増幅回路１３１［ｈ］の端子ＩＮＭ間の導通状態を制御する。スイッチＳＷ７３―ＳＷ７６のオンオフは、信号ＣＭＲＥＶＨ、ＣＭＲＥＶＢＨで制御される。
【００５９】
出力ドライバ１１４には、Ｎ個のバッファ回路１３４、Ｎ個のレジスタ１３５が設けられている。Ｎ個のレジスタ１３５によって、Ｎ段のシフトレジスタ１１８が構成される。Ｎ個のレジスタ１３５には信号ＴＤＣＬＫが入力される。初段のレジスタ１３５［１］には信号ＴＤＳＰが入力され、第２段以降のレジスタ１３５［ｈ］には前段のレジスタ１３５［ｈ−１］の出力信号が入力される。
【００６０】
レジスタ１３５［ｈ］の出力信号は、信号ＥＮＯ［ｈ］として、バッファ回路１３４［ｈ］に入力される。信号ＥＮＯ［ｈ］はバッファ回路１３４［ｈ］の出力イネーブル信号である。バッファ回路１３４［ｈ］には、Ａ／Ｄ回路１３３［ｈ］で生成されたデジタル信号が入力される。バッファ回路１３４［ｈ］は、信号ＥＮＯ［ｈ］に従い、デジタル信号を出力する。Ｎ個のバッファ回路１３４がデジタル信号を出力するタイミングを、シフトレジスタ１１８が制御することで、シリアル形式の信号ＣＭＤＯがＩＣ１００の外部に出力される。
【００６１】
スイッチ回路１３９［ｈ］は、スイッチＳＷ８７［ｈ］、ＳＷ８８［ｈ］を有する。スイッチＳＷ８７［ｈ］はピンＰＩ［２ｈ−１］と配線ＴＭ８１間の導通状態を制御し、スイッチＳＷ８８［ｈ］はピンＰＩ［２ｈ］と配線ＴＭ８２間の導通状態を制御する。
【００６２】
ＬＯＧ／ＬＳ部１２４はＮ個の回路１６０を有する。回路１６０は、信号ＥＮＣ、ＴＳＥＬＨ、ＴＳＥＬＢＨを生成する。信号ＥＮＣはＡ／Ｄ回路１３３のイネーブル信号である。信号ＴＳＥＬＨ、ＴＳＥＬＢＨはスイッチＳＷ８７、ＳＷ８８の制御信号である。
【００６３】
回路１６０はレベルシフタ１６１、ＯＲ回路１６２、レジスタ１６３を有する。Ｎ個のレジスタ１６３によってＮ段のシフトレジスタ１６８が構成される。Ｎ個のレジスタ１６３には信号ＴＤＣＬＫが入力される。初段のレジスタ１６３［１］には信号ＴＤＳＰが入力され、第２段以降のレジスタ１６３［ｈ］にはレジスタ１６３［ｈ−１］の出力信号が入力される。
【００６４】
レジスタ１６３［ｈ］の出力信号は、レジスタ１６３［ｈ＋１］に入力され、かつ、信号ＴＳＥＬ［ｈ］としてＯＲ回路１６２［ｈ］、レベルシフタ１６１［ｈ］に入力される。ＯＲ回路１６２［ｈ］は、信号ＲＴＣＭＢ（ＲＴＣＭの反転信号）と信号ＴＳＥＬ［ｈ］の論理和をもとめ、信号ＥＮＣ［ｈ］を生成する。レベルシフタ１６１［ｈ］は信号ＴＳＥＬ［ｈ］を差動信号に変換し、かつレベルシフトすることで、信号ＴＳＥＬＨ［ｈ］、ＴＳＥＬＢＨ［ｈ］を生成する。
【００６５】
スイッチマトリクス１２８はノードＮ８１、Ｎ８２を有する。ノードＮ８１、Ｎ８２には、容量素子Ｃｎ８１、Ｃｎ８２が電気的に接続されている。ノードＮ８１には、電流生成回路１２５から電流ＩＲＦＩＮＴが入力される。
【００６６】
スイッチＳＷ８１は配線ＴＭ８１とピンＰＭＶ１間の導通状態を制御し、スイッチＳＷ８２は配線ＴＭ８２とピンＰＭＶ１間の導通状態を制御する。スイッチＳＷ８１、ＳＷ８２のオンオフは、信号ＣＭＰＲＥＨ、ＣＭＰＲＥＢＨで制御される。スイッチＳＷ８３は配線ＴＭ８１とノードＮ８１間の導通状態を制御する。スイッチＳＷ８４は配線ＴＭ８２とノードＮ８２間の導通状態を制御する。スイッチＳＷ８５は配線ＴＭ８１とノードＮ８２間の導通状態を制御する。スイッチＳＷ８６は配線ＴＭ８２とノードＮ８１間の導通状態を制御する。スイッチＳＷ８３―ＳＷ８６のオンオフは、信号ＣＭＲＥＶＨ、ＣＭＲＥＶＢＨで制御される。
【００６７】
＜＜電流生成回路＞＞
図３に電流生成回路１２５の回路構成例を示す。
【００６８】
図３に示すように、遅延回路１２５ａは１２個のＣＭＯＳインバータ回路で構成される。遅延回路１２５ａは、信号ＣＭＳＥＴＨ、ＣＭＳＥＴＢＨを遅延して信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＢＨ＿Ｄ１を生成し、信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＢＨ＿Ｄ１を遅延して信号ＣＭＳＥＴＨ＿Ｄ２、ＣＭＳＥＴＢＨ＿Ｄ２を生成する。信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＢＨ＿Ｄ１はスイッチＳＷｔのオンオフを制御し、信号ＣＭＳＥＴＨ＿Ｄ２、ＣＭＳＥＴＢＨ＿Ｄ２はスイッチＳＷｔｂのオンオフを制御する。
【００６９】
容量素子Ｃｔは、ノードＮｔとピンＰＭＶ１に電気的に接続されている。スイッチＳＷｔはピンＰＭＶ２とノードＮｔ間の導通状態を制御し、スイッチＳＷｔｂはノードＮｔとノードＮ８１間の導通状態を制御する。スイッチＳＷｔとスイッチＳＷｔｂの状態は排他的であり、スイッチＳＷｔとスイッチＳＷｔｂのうち一方がオン状態であるとき、他方はオフ状態である。スイッチＳＷｔ、ＳＷｔｂの状態は、信号ＣＭＳＥＴによって決定されるが、遅延回路１２５ａによって、スイッチＳＷｔ、ＳＷｔｂのスイッチングのタイミングを異ならせている。初めに、スイッチＳＷｔがオン状態からオフ状態に切り替わり、次いでスイッチＳＷｔｂがオフ状態からオン状態に切り替わる。
【００７０】
スイッチＳＷｔがオン状態であり、スイッチＳＷｔｂがオフ状態である間、容量素子Ｃｔは充電される。容量素子Ｃｔの電荷量ＱｔはＣｔ｜ＣＭＶＲＣ−ＣＭＶＲＩ｜となる。スイッチＳＷｔがオフ状態であり、スイッチＳＷｔｂがオン状態である間、容量素子Ｃｔは放電し、電荷量Ｑｔに応じた電流ＩＲＦＩＮＴがノードＮ８１に流れる。電流ＩＲＦＩＮＴがノードＮ８１に対してソース電流であるかシンク電流であるかは、電圧ＣＭＶＲＣと電圧ＣＭＶＲＩの大小関係で決まる。
【００７１】
電流生成回路１２５は、容量素子Ｃｔと、容量素子Ｃｔの充放電を制御する２個のスイッチＳＷｔ、ＳＷｔｂとによって、電流ＩＲＦＩＮＴを生成している。電流ＩＲＦＩＮＴの値は、電圧ＣＭＶＲＩ、ＣＭＶＲＣによって制御することができる。そのため、電流ＩＲＦＩＮＴとして、微小な電流（例えば、数１０ｎＡ以下）を精度良く生成でき、電流ＩＲＦＩＮＴの値を精度良く調整することができる。
【００７２】
微小な電流の生成と、電流値の微調整をできるようにするため、電流生成回路に多数の抵抗素子が用いられる場合がある。このような電流生成回路は大面積となり、ＩＣに組み込まれるテスト回路には適さない。テスト回路はＩＣの出荷後は必要のない回路となるため、小面積のテスト回路が求められる。電流生成回路１２５は抵抗素子を用いず、ＣＭＯＳ回路と容量素子とで構成されているので、電流生成回路１２５を組み込んだことによるＩＣ１００の面積増大を抑えることができる。
【００７３】
＜＜電流検出モード＞＞
図４Ａに、電流検出モードでのＩＣ１００の動作シーケンスの一例を示す。ＩＣ１００の動作モードを電流検出モードにするため、低レベル（“Ｌ”）の信号ＲＴＣＭがＩＣ１００に入力される。信号ＲＴＣＭが“Ｌ”である間、ＬＯＧ／ＬＳ部１２４は信号ＴＤＳＰ、ＴＤＣＬＫを回路１６０に出力する。よって、電流検出モードでは、信号ＥＮＣは“Ｈ”が維持され、Ａ／Ｄ回路１３３は常時アクティブ状態である。
【００７４】
動作シーケンスは、検出（ＳＮ）シーケンスと読み出し（ＲＤ）シーケンスとに大別される。ＳＮシーケンスは電流電圧変換（ＩＶ）シーケンス、デジタルアナログ変換（ＡＤ）シーケンスとで構成される。Ｎ個の奇数チャンネルの電流検出を行う場合、“Ｌ”の信号ＣＭＲＥＶがＩＣ１００に入力される。Ｎ個の偶数チャンネルの電流検出を行う場合、“Ｈ”の信号ＣＭＲＥＶがＩＣ１００に入力される。
【００７５】
ＩＶシーケンスでは、ＣＭ回路１４０［１］―１４０［Ｎ］は、対象のピンＰＩを流れる電流を電圧に変換する。ＡＤシーケンスでは、ＣＭ回路１４０［１］―１４０［Ｎ］は、ＩＶシーケンスで得た電圧（アナログデータ）をデジタルデータに変換する。ＲＤシーケンスでは、出力ドライバ１１４によって、ＣＭ回路１４０［１］―１４０［Ｎ］で得られたデジタルデータが順次読み出される。
【００７６】
図４Ｂ、図５Ａ―図５Ｅ等を参照して、ＩＶおよびＡＤシーケンスでのＣＭ回路１４０［ｈ］の動作例を説明する。図４ＢはＣＭ回路１４０［ｈ］のタイミングチャートであり、図中のｔ０、ｔ１等は時刻を表す。図５Ａ―図５ＥはＣＭ回路１４０［ｈ］の動作例を説明するための回路図である。
【００７７】
＜ＩＶシーケンス＞
ｔ０で信号ＣＭＲＥＶは“Ｌ”であるので、スイッチマトリクス１３７［ｈ］において、スイッチＳＷ７３［ｈ］、ＳＷ７４［ｈ］はオン状態であり、スイッチＳＷ７５［ｈ］、ＳＷ７６［ｈ］はオフ状態である（図５Ａ参照）。従って、ピンＰＩ［２ｈ−１］と増幅回路１３１［ｈ］の端子ＩＮＭ［ｈ］とが電気的に接続され、ピンＰＩ［２ｈ］と増幅回路１３１［ｈ］の端子ＩＮＰ［ｈ］とが電気的に接続される。
【００７８】
（プリチャージ）
期間ｔ１―ｔ２は、２Ｎ個のピンＰＩのプリチャージが行われる。信号ＣＭＰＲＥが“Ｈ”になることで、スイッチＳＷ７１［ｈ］、ＳＷ７２［ｈ］はオン状態になる（図５Ｂ）。よって、ピンＰＩ［２ｈ−１］、ＰＩ［２ｈ］はピンＰＭＶ１に電気的に接続され、電圧ＣＭＶＲＩにプリチャージされる。かつ、端子ＩＮＭ［ｈ］、ＩＮＰ［ｈ］も電圧ＣＭＶＲＩにプリチャージされる。
【００７９】
ｔ１で信号ＣＭＳＨは“Ｈ”になり、スイッチＳＷｓｈ［ｈ］はオン状態になる。増幅回路１３１［ｈ］の出力端子（以下、端子ＯＴ１３１［ｈ］と呼ぶ）とＳ／Ｈ回路１３２［ｈ］のノードＮ１３２［ｈ］とが電気的に接続される。
【００８０】
（オフセットキャンセル）
期間ｔ３―ｔ４では、Ｉ／Ｖ回路１３０のオフセット電圧を補正するためオフセットキャンセルが行われる。ｔ３で信号ＣＭＳＥＴは“Ｈ”になり、スイッチＳＷｉｖ［ｈ］はオン状態となる。端子ＩＮＭ［ｈ］と出力端子ＯＴ１３１［ｈ］とが電気的に接続されることで、増幅回路１３１［ｈ］のオフセット電圧が補正される。（図５Ｃ）。
【００８１】
（電流電圧変換）
期間ｔ４―ｔ５で、Ｉ／Ｖ回路１３０は端子ＩＮＭを流れる電流を電圧に変換し、Ｓ／Ｈ回路１３２はサンプリング動作をする。
【００８２】
ｔ４で信号ＣＭＳＥＴは“Ｌ”になる。スイッチＳＷｉｖ［ｈ］はオフ状態となり、Ｉ／Ｖ回路１３０［ｈ］は積分動作を開始する。Ｉ／Ｖ回路１３０［ｈ］が積分動作を行うことで、出力端子ＯＴ１３１［ｈ］の電圧は低下する。
【００８３】
端子ＩＮＰ［ｈ］はピンＰＩ［２ｈ］に電気的に接続されているので、増幅回路１３１［ｈ］は差動増幅回路として動作する。したがって、増幅回路１３１［ｈ］は、ピンＰＩ［２ｈ−１］のコモンモードノイズとピンＰＩ［２ｈ］のコモンモードノイズとを相殺するため、Ｉ／Ｖ回路１３０［ｈ］の出力信号のＳＮＲ（信号対ノイズ比）を向上することができる。
【００８４】
＜ＡＤシーケンス＞
ｔ５で信号ＣＭＳＨが“Ｌ”になり、ＩＶシーケンスが終了し、ＡＤシーケンスが開始する。Ｓ／Ｈ回路１３２［ｈ］では、スイッチＳＷｓｈ［ｈ］がオフ状態となるため、ｔ５での出力端子ＯＴ１３１［ｈ］の電圧Ｖ１３２が保持される（図５Ｅ）。電圧Ｖ１３２は、期間ｔ４―ｔ５において端子ＩＮＭ［ｈ］を流れた電流量に対応する。ｔ６で、Ａ／Ｄ回路１３３［ｈ］は、電圧Ｖ１３２をデジタルデータに変換し、デジタルデータを出力ドライバ１１４のバッファ回路１３４［ｈ］に出力する。
【００８５】
＜ＲＤシーケンス＞
図４Ｃは、ＲＤシーケンスの一例を示すタイミングチャートである。信号ＴＤＳＰが出力ドライバ１１４に入力されることで、ＲＤシーケンスが開始する。出力ドライバ１１４のシフトレジスタ１１８において、信号ＴＤＣＬＫの立ち上がりに応じて、信号ＴＤＳＰのシフト動作が行われ、かつバッファ回路１３４［１］―１３４［Ｎ］から順次デジタルデータが出力される。
【００８６】
ＲＤシーケンスを実行している間、信号ＣＭＲＥＶを“Ｈ”にして、監視対象のチャンネルを奇数チャンネルから偶数チャンネルに切り替える。スイッチマトリクス１３７［ｈ］によって、増幅回路１３１［ｈ］の端子ＩＮＭ［ｈ］、ＩＮＰ［ｈ］は、ピンＰＩ［２ｈ］、ＰＩ［２ｈ−１］にそれぞれ電気的に接続される。
【００８７】
＜＜テストモード＞＞
テストモードでは、電流生成回路１２５で生成した電流ＩＲＦＩＮＴを、ＣＭ回路１４０［１］―１４０［Ｎ］に逐次入力することで、１ユニットずつＣＭ回路１４０のテストを行う。図６Ａに、テストモードでのＩＣ１００の動作シーケンスの一例を示す。
【００８８】
ＩＣ１００の動作モードをテストモードにするため、“Ｈ”の信号ＲＴＣＭがＩＣ１００に入力される。ロジック部１２３は信号ＲＴＣＭが“Ｈ”である間、信号ＴＤＳＰ、ＴＤＣＬＫをＬＯＧ／ＬＳ部１２４に出力する。増幅回路１３１の端子ＩＮＭに電流ＩＲＦＩＮＴを入力するため、信号ＣＭＲＥＶは“Ｌ”である。
【００８９】
ＬＯＧ／ＬＳ部１２４のシフトレジスタ１６８は、信号ＴＤＣＬＫに従い、信号ＴＤＳＰをシフト動作し、信号ＴＳＥＬ［１］―ＴＳＥＬ［Ｎ］を生成する。信号ＴＳＥＬ［１］―ＴＳＥＬ［Ｎ］によって、ＣＭ回路１４０［１］―１４０［Ｎ］は順次選択される。選択されたＣＭ回路１４０は、上掲したＩＶシーケンス、ＡＤシーケンスを実行する。
【００９０】
ＣＭ回路１４０［Ｎ］のＳＮシーケンスの後、ＲＤシーケンスを行うため信号ＲＴＣＭを“Ｌ”にする。上掲したように、信号ＴＤＳＰ、ＴＤＣＬＫに従い出力ドライバ１１４が動作し、信号ＣＭＤＯがＩＣ１００から出力される。
【００９１】
テストモードでのＣＭ回路１４０の動作は、電流検出モードの動作と同様である。図４Ｂのタイミングチャートに従って、ＣＭ回路１４０は動作する。テストモードでは、ＩＶシーケンスを行っている間、選択されたＣＭ回路１４０に電流ＩＲＦＩＮＴが入力されることが、電流検出モードと異なる点である。以下、図２、図５Ａ―５Ｄ、図６Ｂ等を参照して、テストモードでのＣＭ回路１４０［ｈ］のＩＶシーケンス、ＡＤシーケンスを説明する。
【００９２】
＜ＩＶシーケンス＞
ｔ１０において信号ＣＭＲＥＶは“Ｌ”である。スイッチＳＷ７３［ｈ］、ＳＷ７４［ｈ］、はオン状態であり、スイッチＳＷ７５［ｈ］、ＳＷ７６［ｈ］はオフ状態である（図５Ａ）。スイッチマトリクス１２８において、スイッチＳＷ８３、ＳＷ８４はオン状態であり、スイッチＳＷ８５、ＳＷ８６はオフ状態である。
【００９３】
ｔ１１で、レジスタ１６３［ｈ］は“Ｈ”の信号ＴＳＥＬ［ｈ］を出力する。Ａ／Ｄ回路１３３［ｈ］はアクティブになる。スイッチマトリクス１２８、スイッチ回路１３９［ｈ］およびスイッチマトリクス１３７［ｈ］によって、ピンＰＩ［２ｈ−１］は配線ＴＭ８１、端子ＩＮＭ［ｈ］に電気的に接続され、ピンＰＩ［２ｈ］は配線ＴＭ８２、端子ＩＮＰ［ｈ］に電気的に接続される。
【００９４】
（プリチャージ）
期間ｔ１１ーｔ１２で、ピンＰＩ［２ｈ−１］、ＰＩ［２ｈ］、および配線ＴＭ８１、ＴＭ８２のプリチャージが行われる。信号ＣＭＰＲＥが“Ｈ”になることで、スイッチＳＷ７１［ｈ］、ＳＷ７２［ｈ］、ＳＷ８１、ＳＷ８２はオン状態になる。ピンＰＩ［２ｈ−１］、ＰＩ［２ｈ］、配線ＴＭ８１、ＴＭ８２はピンＰＭＶ１に電気的に接続されるため、ピンＰＩ［２ｈ−１］、ＰＩ［２ｈ］、配線ＴＭ８１、ＴＭ８２、端子ＩＮＭ［ｈ］、ＩＮＰ［ｈ］、ノードＮｔは電圧ＣＭＶＲＩにプリチャージされる。電流生成回路１２５の容量素子Ｃｔの電荷量Ｑｔは０クーロンになる。
【００９５】
ｔ１１で信号ＣＭＳＨが“Ｈ”になるため、スイッチＳＷｓｈ［ｈ］はオン状態になる。増幅回路１３１［ｈ］の出力端子ＯＴ１３１［ｈ］とノードＮ１３２［ｈ］とが電気的に接続される。
【００９６】
（オフセットキャンセル）
期間ｔ１３―ｔ１４に、Ｉ／Ｖ回路１３０［ｈ］のオフセット電圧を補正するオフセットキャンセルが行われる。信号ＣＭＳＥＴは“Ｈ”であるので、スイッチＳＷｉｖ［ｈ］はオン状態となり、端子ＩＮＭ［ｈ］と出力端子ＯＴ１３１［ｈ］とが電気的に接続される。
【００９７】
期間ｔ１３―ｔ１４では、電流生成回路１２５の容量素子Ｃｔの充電が行われる。信号ＣＭＳＥＴが“Ｈ”になってから一定時間遅延して、スイッチＳＷｔがオン状態になる。その後、一定時間遅延して、スイッチＳＷｔｂがオフ状態になる。容量素子Ｃｔは充電され、電荷量Ｑｔは（ＣＭＶＲＣ−ＣＭＶＲＩ）Ｃｔとなる。ここでは、ＣＭＶＲＣ＞ＣＭＶＲＩである。
【００９８】
（電流電圧変換、サンプリング）
期間ｔ１４―ｔ１５では、電流生成回路１２５は電流ＩＲＦＩＮＴを生成し、出力する。Ｉ／Ｖ回路１３０は端子ＩＮＭを流れる電流を電圧に変換し、Ｓ／Ｈ回路１３２はサンプリング動作を行う。
【００９９】
ｔ１４で信号ＣＭＳＥＴが“Ｌ”になるため、スイッチＳＷｉｖ［ｈ］はオフ状態となる。Ｉ／Ｖ回路１３０［ｈ］は端子ＩＮＰ［ｈ］の電圧を参照電圧に用いて、積分動作を開始する。
【０１００】
信号ＣＭＳＥＴが“Ｌ”になってから一定時間遅延して、スイッチＳＷｔがオフ状態になる。その後、一定時間遅延して、スイッチＳＷｔｂがオン状態になる。容量素子Ｃｔが蓄積している電荷によって電流ＩＲＦＩＮＴが生成され、出力される。電流ＩＲＦＩＮＴは配線ＴＭ８１を経て、端子ＩＮＭ［ｈ］に入力される。Ｉ／Ｖ回路１３０［ｈ］は、電流ＩＲＦＩＮＴを積分し、電圧に変換する。ノードＮ１３２［ｈ］の電圧ＶＴ１３２は、ＣＭＶＲＩ−Ｑｔ／Ｃｉｖとなる。
【０１０１】
＜ＡＤシーケンス＞
ｔ１５で信号ＣＭＳＨが“Ｌ”になり、ＩＶシーケンスが終了し、ＡＤシーケンスが開始する。Ｓ／Ｈ回路１３２［ｈ］では、スイッチＳＷｓｈ［ｈ］がオフ状態となるため、ｔ１５での出力端子ＯＴ１３１［ｈ］の電圧ＶＴ１３２を保持する。ｔ１６で、Ａ／Ｄ回路１３３［ｈ］は、電圧ＶＴ１３２をデジタルデータに変換し、デジタルデータをバッファ回路１３４［ｈ］に出力する。ｔ１７で、信号ＴＳＥＬ［ｈ］が“Ｌ”になり、ＡＤシーケンスが終了する。
【０１０２】
ＩＣ１００では、テストに用いる参照電流を内部で生成しているため、複数の電流検出回路に対する高信頼性の出荷前検査が可能である。出荷前テストの別の方法として、ＩＣ外部の電流生成装置で参照電流を生成し、複数の電流検出回路に順次参照電流を入力する方法が挙げられる。以下の理由により、この方法では複数の電流検出回路の正確な評価は困難である。
【０１０３】
参照電流の値が小さくなるほど、電流電圧変換回路はノイズの影響を受けやすい。例えば、参照電流が数十ｎＡ以下であると、電流電圧変換回路の評価は非常に難しくなる。電流生成装置は理想電流源として用いられるが、Ｉ／Ｖ回路１３０のように入力インピーダンスが変化する回路に安定して、外部から参照電流を入力することは難しい。
【０１０４】
従って、参照電流の値が小さい場合、高信頼性の検査のためには、ＩＣ内部で参照電流を生成することが好ましい。この場合、電流生成回路は、回路面積が小さいこと、微小な電流（例えば数１０ｎＡ以下の電流）を生成できること、精度良く調節できる性能（例えば、数ｎアンペア単位での調節）などが求められる。本実施の形態の電流生成回路１２５は、これらの要求を満たす。
【０１０５】
微小な電流を生成するため、多数の抵抗素子が用いられる場合があるが、電流生成回路１２５では、２個のスイッチと１個の容量素子とによって電流ＩＲＦＩＮＴを生成している。また、電流ＩＲＦＩＮＴの値は、電圧ＣＭＶＲＩ、ＣＭＶＲＣによって制御できるため、電流ＩＲＦＩＮＴの値の精度良く調節することができる。
【０１０６】
ＩＣ１００に電流生成回路１２５を組み込むことで、複数のＣＭ回路１４０を高精度に検査することが可能である。電流生成回路１２５の面積を小さくすることで、テスト回路を組み込むことで生ずるＩＣ１００の面積オーバーヘッドを抑えることができる。
【０１０７】
〔実施の形態２〕
本実施の形態では、実施の形態１のテスト回路を適用したソースドライバＩＣについて説明する。
【０１０８】
図７は、ソースドライバＩＣの構成例を示す機能ブロック図である。図７に示すソースドライバＩＣ２００（以下、「ＳＤ‐ＩＣ２００」と呼ぶ）は、ソースドライバ部２０１（以下、「ＳＤＲ部２０１」と呼ぶ）、電流検出部（以下「ＣＳＮ部２０２」と呼ぶ）、複数のピンＰＳ、ＰＭ、Ｐ１１、Ｐ１２を有する。
【０１０９】
ＳＤ‐ＩＣ２００は、画素アレイを備える表示パネルに実装される。ＳＤＲ部２０１は画像信号を処理し、画素アレイに供給するための階調信号を生成する。ピンＰＳは階調信号の出力用ピンである。ピンＰ１１、Ｐ１２はＳＤＲ部２０１用の入力ピンである。ピンＰ１１は差動信号の入力ピンであり、ピンＰ１２はシングルエンド信号の入力ピンである。ピンＰ１１の入力信号には画像信号、クロック信号などがあり、ピンＰ１２の入力信号にはコマンド信号などがある。
【０１１０】
ＣＳＮ部２０２は画素アレイを流れる電流を検出するための回路である。ＣＳＮ部２０２の入力チャンネル数は２Ｎ（Ｎは１以上の整数）であり、２Ｎ個のピンＰＭ［１］―ＰＭ［２Ｎ］が接続されている。ＣＳＮ部２０２は、Ｎ個の奇数（又は偶数）チャンネルのピンＰＭを流れる電流（アナログ信号）を並列処理し、シリアル形式のデジタル信号（信号ＣＭＤＯ）を生成し、出力する。信号ＣＭＤＯを用いて階調信号を補正することで、表示パネルの輝度むらを低減することができる。
【０１１１】
＜ＳＤＲ部２０１＞
図８は、ＳＤＲ部２０１の構成例を示す機能ブロック図である。ＳＤＲ部２０１は、レシーバ２１０、ロジック部２１１、シフトレジスタ２１２、ラッチ部２１４、２１５、レベルシフト部２１６、デジタルアナログ変換部（Ｄ／Ａ部）２１７、増幅部２１８を有する。図８の例では、ピンＰＳの個数はＭＳ（ＭＳは１以上の整数）である。
【０１１２】
並列処理を行うため、各部２１４―２１８はＭＳ個の単位回路で構成される。ラッチ部２１４はＭＳ個のラッチ回路（ＬＡＴ）２２４を有する。ラッチ部２１５はＭＳ個のラッチ回路２２５を有する。レベルシフト部２１６はＭＳ個のレベルシフト回路（ＬＳ）２２６を有する。Ｄ／Ａ部２１７は、ＭＳ個のデジタルアナログ変換回路（Ｄ／Ａ回路）２２７を有する。増幅部２１８はＭＳ個の増幅回路（ＡＭＰ）２２８を有する。
【０１１３】
レシーバ２１０は、ピンＰ１１に入力された差動信号をシングルエンド方式の信号に変換する。例えば、レシーバ２１０には、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：小振幅差動信号方式）レシーバを用いることができる。
【０１１４】
レシーバ２１０には、画像信号ＤＡ、ＤＢ、クロック信号ＣＫＬＡ、ＣＬＫＢが入力される。ＮＳビット（ＮＳは１以上の整数）の画像信号ＤＡと、ＮＳビットの画像信号ＤＢとでなる信号対は、差動形式の画像信号である。信号ＣＬＫＡと信号ＣＬＫＢとでなる信号対は差動形式のクロック信号である。レシーバ２１０において、画像信号ＤＡ、ＤＢはシングルエンド方式のＮｓビットの画像信号ＤＣに変換され、クロック信号ＣＬＫＡ、ＣＬＫＢはシングルエンド方式のクロック信号ＳＤＣＬＫに変換される。画像信号ＤＣ、信号ＳＤＣＬＫは、それぞれロジック部２１１に入力される。
【０１１５】
ピンＰ１２には、例えば、リセット信号ＳＤＲＳＴ、スタンバイ信号ＳＤＳＴＢＹ等が入力される。ロジック部２１１は、信号ＳＤＣＬＫ、およびピンＰ１２から入力されるコマンド信号等に従い、ＳＤＲ部２０１の内部回路を制御する。なお、コマンド信号が差動信号である場合は、コマンド信号は、レシーバ２１０を経由してロジック部２１１に入力される。
【０１１６】
ロジック部２１１は信号ＳＲＳＰ、ＳＲＣＬＫ、ＳＬＴ等の制御信号を生成する。信号ＳＲＳＰ、ＳＲＣＬＫはそれぞれスタートパルス信号、クロック信号であり、シフトレジスタ２１２に入力される。信号ＳＬＴはラッチ信号であり、ラッチ部２１５に入力される。
【０１１７】
ロジック部２１１は、シリアル形式の画像信号ＤＣをパラレル形式の画像信号ＤＤに変換する（シリアルーパラレル変換機能）。ここでは、ロジック部２１１は画像信号ＤＣをＸＳ個（ＸＳは１以上の整数）に分割し、ＸＳ個の画像信号ＤＤ（ＮＳビット）を生成する。画像信号ＤＤはラッチ部２１４に出力される。画像信号ＤＤの値は階調を表している。
【０１１８】
シフトレジスタ２１２は、複数段のレジスタを有する。初段のレジスタに信号ＳＲＳＰが入力される。信号ＳＲＣＬＫに従い、各段のレジスタはサンプリング信号を出力する。ラッチ部２１４は、サンプリング信号が指定する列のラッチ回路２２４に、画像信号ＤＤを格納する。ラッチ部２１５は、信号ＳＬＴに従い、各ラッチ回路２２５のデータを対応するラッチ回路２２４のデータに書き換える。
【０１１９】
レベルシフタ２２６は、ラッチ回路２２５から出力される画像信号を差動信号に変換し、かつレベルシフトする。Ｄ／Ａ回路２２７は、レベルシフタ２２６から出力される差動形式の画像信号をアナログ信号に変換する。増幅回路２２８は、Ｄ／Ａ回路２２７の出力信号（アナログ信号）を増幅し、ピンＰＳに出力する。ピンＰＳの出力信号が階調信号である。
【０１２０】
＜ＣＳＮ部２０２＞
図９はＣＳＮ部２０２の構成例を示す機能ブロック図である。
【０１２１】
ＣＳＮ部２０２には、ピンＰＭ［１］―ＰＭ［２Ｎ］、ＰＶＰ、ＰＤＩ、ＰＶＲ１―ＰＶＲ４、ＰＤＯ１、ＰＤＯ２、ＰＡＩＯが電気的に接続されている。
【０１２２】
ピンＰＶＰは電源電圧ＶＤＤＤ、ＶＤＤＡ、ＶＳＳＤ、ＶＳＳＡの入力ピンである。ピンＰＶＲ１―ＰＶＲ４は参照電圧の入力ピンである。ピンＰＶＲ１―ＰＶＲ４には、電圧ＣＭＶＲＤ１、ＣＭＶＲＤ２、ＣＭＶＲＣ、ＣＭＶＲＩが入力される。
【０１２３】
ピンＰＭ［１］―ＰＭ［２Ｎ］は電流入力ピンである。ピンＰＤＩはデジタル入力ピンであり、信号ＣＭＳＴＢＹ、ＣＭＲＳＴ等の各種のデジタル信号が入力される。信号ＣＭＳＴＢＹはスタンバイ信号であり、ＣＳＮ部２０２をスタンバイ状態にするか、アクティブ状態にするかを制御する。信号ＣＭＲＳＴは、ＣＳＮ部２０２のロジック回路のリセットするためのリセット信号である。
【０１２４】
ピンＰＤＯ１、ＰＤＯ２はデジタル出力ピンであり、ピンＰＡＩＯはアナログ入出力ピンである。ＣＳＮ部２０２の動作に応じて、ピンＰＤＯ２、ＰＡＩＯ、の機能を切り替えることができる。
【０１２５】
ＣＳＮ部２０２は、アナログスイッチ（ＡＳＷ）部２３０、Ｉ／Ｖ部２３１、Ｓ／Ｈ部２３２、アナログデジタル変換部（Ａ／Ｄ部）２３３、出力ドライバ２３５、ＡＳＷ回路２６０、レベルシフト部２７０、設定レジスタ（ＲＥＧ）２７１、デコーダ（ＤＥＣ）２７２、セレクタ（ＳＥＬ）２７４、２７５、カウンタ２７７、Ｄ／Ａ回路２７８を有する。
【０１２６】
Ｉ／Ｖ部２３１はＮ個のＩ／Ｖ回路２４１を有する。Ｓ／Ｈ部２３２はＮ個のＳ／Ｈ回路２４２を有する。Ａ／Ｄ部はＮ個のＡ／Ｄ回路２４３を有する。出力ドライバ２３５はバッファ（ＢＵＦＦ）部２３６、シフトレジスタ（ＳＲ）２３７を有する。Ｉ／Ｖ回路２４１、Ｓ／Ｈ回路２４２およびＡ／Ｄ回路２４３によって、電流検出回路の単位回路が構成される。便宜的に、Ｉ／Ｖ回路２４１［ｈ］、Ｓ／Ｈ回路２４２［ｈ］およびＡ／Ｄ回路２４３［ｈ］で構成される単位回路をＣＭ回路２４５［ｈ］と呼ぶ。
【０１２７】
ＣＭ回路２４５の動作検証のために、各種の回路がＣＳＮ部２０２に設けられている。スイッチマトリクス２５０、ＡＳＷ部２５１、２５２、バッファ部２５３、ＬＯＧ／ＬＳ部２５４、電流生成部２５８、ＡＳＷ回路２５９、ＭＵＸ（マルチプレクサ）２６９が、ＣＳＮ部２０２に設けられている。
【０１２８】
ＡＳＷ部２５１はＮ個のＡＳＷ回路２６１を有し、バッファ部２５３は、Ｎ個のトライステート（ＴＲＩ）バッファ回路５３を有し、ＬＯＧ／ＬＳ部２５４はシフトレジスタ２５５を有する。
【０１２９】
ＡＳＷ部２３０によって、Ｎ個の奇数（または偶数）チャンネルのピンＰＭを流れる電流がＩ／Ｖ部２３１に入力される。入力されたＮ個の電流は、Ｎ個のＣＭ回路２４５によって並列に処理され、Ｎ個のデジタル信号に変換される。出力ドライバ２３５はＮ個のデジタル信号をシリアル形式のデジタル信号に変換し、信号ＣＭＤＯを生成する。信号ＣＭＤＯはピンＰＤＯ１から出力される。
【０１３０】
設定レジスタ２７１は、ＣＳＮ部２０２の動作を設定するためのデータを記憶する。信号ＲＧＣＬＫは設定レジスタ２７１用のクロック信号である。信号ＲＧＳＲＤはシリアル形式のデジタル信号である。信号ＲＧＣＬＫがアクティブである間、設定レジスタ２７１は信号ＲＧＳＲＤを取り込み、データを更新する。設定レジスタ２７１が保持するデータによって、信号ＲＴＣＭ、ＲＣＯＮ、ＲＩＲＦ、ＲＣＰＯＬ、ＲＡＮＡ［３：０］、ＲＤＩＧ［１：０］、ＲＩＴＧ［２：０］の論理が決定する。デジタル入力用のピンＰＤＩを増やせる場合は、設定レジスタ２７１の生成信号の一部または全てを外部入力信号にしてもよい。
【０１３１】
デコーダ２７２は信号ＲＩＴＧ［２：０］をデコードし、信号ＤＲＩＴＧ［４：０］を生成する。
【０１３２】
レベルシフト部２７０は、デジタル信号を差動信号に変換し、かつレベルシフトする。レベルシフト部２７０には、信号ＣＭＰＲＥ、ＣＭＲＥＶ、ＣＭＳＥＴ、ＣＭＳＨ、ＤＲＩＴＧ［４：０］、ＲＣＯＮ、ＲＩＲＦ、ＲＡＮＡ［３：０］が入力される。なお、アナログ回路にレベルシフト回路を設け、アナログ回路内部でデジタル信号のレベルシフトを行ってもよい。
【０１３３】
信号ＣＭＣＬＫはクロック信号である。カウンタ２７７は、信号ＣＭＣＬＫの立ち上がり（または立ち下がり）をカウントし、カウント値を表す信号ＣＮＴを生成する。信号ＣＮＴの最下位ビットが信号ＣＭＣＬＫＢである。信号ＣＮＴはＤ／Ａ回路２７８、Ａ／Ｄ部２３３に入力され、信号ＣＮＴはＡ／Ｄ部２３３に入力される。Ｄ／Ａ回路２７８は信号ＣＮＴをアナログ信号に変換し、信号ＤＡＣＯを生成する。信号ＤＡＣＯは、ランプ波形信号である。ＡＳＷ回路２６０は、信号ＲＣＯＮＨ、ＲＣＯＮＢＨがレベルシフト部２７０から入力され、信号ＤＡＣＯがＤ／Ａ回路２７８から入力され、電圧ＣＭＶＲＣがピンＰＶＲ３から入力される。ＡＳＷ回路２６０は、信号ＲＣＯＮが“１”である場合、信号ＤＡＣＯをＡ／Ｄ部２３３に出力し、信号ＲＣＯＮが“０”である場合、電圧ＣＭＶＲＣをＡ／Ｄ部２３３に出力する。
【０１３４】
一例として、Ａ／Ｄ部２３３の分解能は１２ビットである。カウンタ２７７の出力信号ＣＮＴのビット数は１２であり、Ｄ／Ａ回路２７８は１２ビットＤ／Ａ回路である。
【０１３５】
ピンＰＤＩを介して信号ＴＤＳＰ、ＴＤＣＬＫがＣＳＮ部２０２に入力される。信号ＴＤＳＰ、ＴＤＣＬＫはそれぞれスタートパルス信号、クロック信号である。セレクタ２７４は、信号ＲＴＣＭが“０”である場合、信号ＴＤＳＰ、ＴＤＣＬＫをシフトレジスタ２３７に出力し、信号ＲＴＣＭが“１”である場合、シフトレジスタ２３７への信号ＴＤＳＰ、ＴＤＣＬＫの出力を停止する。セレクタ２７５は、信号ＲＴＣＭが“１”である場合、信号ＴＤＳＰ、ＴＤＣＬＫをシフトレジスタ２５５に出力し、信号ＲＴＣＭが“０”である間、シフトレジスタ２５５への信号ＴＤＳＰ、ＴＤＣＬＫの出力を停止する。
【０１３６】
レベルシフト部２７０は、信号ＲＩＲＦ、ＣＭＳＥＴ、ＲＣＯＮから生成した差動信号を電流生成部２５８に出力する。電流生成部２５８は、電流ＴＩＲＥＦを出力する。電流ＴＩＲＥＦは、スイッチマトリクス２５０、ＡＳＷ部２５１、２３０を経て、Ｉ／Ｖ部２３１に入力される。電流ＴＩＲＥＦはＩ／Ｖ部２３１のテスト用の参照電流である。
【０１３７】
ＡＳＷ部２５２は、Ｉ／Ｖ部２３１から信号ＴＡＭＰＯを読み出す出力回路と、Ａ／Ｄ部２３３をテストするための信号ＴＣＭＰＩＮを送信する入力回路との機能をもつ。バッファ部２５３はＡ／Ｄ部２３３の内部信号を保持し、保持している信号を信号ＴＣＭＰＯとしてＭＵＸ２６９に出力する。ＬＯＧ／ＬＳ部２５４はＡ／Ｄ部２３３、ＡＳＷ部２５１、２５２、バッファ部２５３を制御する。信号ＲＡＮＡ［２：０］はピンＰＡＩＯの機能を設定するための信号である。レベルシフト部２７０は、信号ＲＡＮＡ［２：０］から生成した差動信号をＡＳＷ部２５２に出力する。信号ＲＤＩＧ［１：０］はピンＰＤＯ２の機能を設定するための信号であり、ＭＵＸ２６９に入力される。ＡＳＷ回路２５９はピンＰＡＩＯの機能を設定し、ＭＵＸ２６９はピンＰＤＯ２の機能を設定する。
【０１３８】
＜＜電流生成部２５８＞＞
図１０に電流生成部２５８の回路構成例を示す。電流生成部２５８は端子Ｂ２０、Ｂ２１、電流生成回路２５８Ｇ、ＡＳＷ回路２５８Ａ、２５８Ｂを有する。端子Ｂ２０は電流ＴＩＲＥＦの出力端子である。端子Ｂ２１は電流ＩＲＦＥＸＴの入力端子である。電流ＩＲＦＥＸＴは外部参照電流であり、ピンＡＯＩ、ＡＳＷ回路２５９を経て、端子Ｂ２１に入力される。
【０１３９】
電流生成回路２５８Ｇは図３の電流生成回路１２５と同様の回路構成であり、遅延回路２５８ａ、スイッチＳＷｔ、ＳＷｔｂ、容量素子Ｃｔ、ノードＮｔ、Ｎｔａ、Ｎｔｂを有する。電流生成回路２５８Ｇは、容量素子Ｃｔの電荷量Ｑｔに応じた電流ＩＲＦＩＮＴを生成する。遅延回路２５８ａの機能は、図３の遅延回路１２５ａと同様であり、遅延回路２５８ａは、信号ＣＭＳＥＴＨ、ＣＭＳＥＴＢＨを遅延して、信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＨＢＨ＿Ｄ１をそれぞれ生成し、さらに信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＢＨを遅延して、ＣＭＳＥＴＨ＿Ｄ２、ＣＭＳＥＴＢＨ＿Ｄ２をそれぞれ生成する。信号ＣＭＳＥＴＨ＿Ｄ１、ＣＭＳＥＴＢＨ＿Ｄ１はスイッチＳＷｔに入力され、信号ＣＭＳＥＴＨ＿Ｄ２、ＣＭＳＥＴＢＨ＿Ｄ２はスイッチＳＷｔｂに入力される。ノードＮｔａには、ＡＳＷ回路２５８Ａを介して、電圧ＣＭＶＲＣ又はＣＭＶＲＤ２が入力される。ノードＮｔｂは電流ＩＲＦＩＮＴの出力ノードである。
【０１４０】
ＡＳＷ回路２５８Ａは選択回路の機能をもつ。ＡＳＷ回路２５８Ａには、信号ＲＣＯＮＨ、ＲＣＯＮＢＨが入力される。信号ＲＣＯＮが“０”のとき、ＡＳＷ回路２５８Ａによって、ノードＮｔａとピンＰＶＲ２間が導通されノードＮｔａに電圧ＣＭＶＲＣが入力される。信号ＲＣＯＮが“１”のとき、ＡＳＷ回路２５８Ａによって、ノードＮｔａとピンＰＶＲ３が導通され、ノードＮｔａに電圧ＣＭＶＲＣが入力される。つまり、信号ＲＣＯＮに応じて、容量素子Ｃｔの電圧Ｖｔは｜ＣＭＶＲＤ２−ＣＭＶＲＩ｜又は｜ＣＭＶＲＤＣ−ＣＭＶＲＩ｜に設定される。
【０１４１】
ＡＳＷ回路２５８Ｂは選択回路の機能をもつ。ＡＳＷ回路２５８Ｂには、レベルシフト部２７０から信号ＲＩＲＦＢＨ、ＲＩＲＦＨが入力される。信号ＲＩＲＦが“０”のとき、ＡＳＷ回路２５８Ｂによって端子Ｂ２０と端子Ｂ２１間が導通され、端子Ｂ２０には電流ＩＲＦＥＸＴが流れる。信号ＲＩＲＦが“１”のとき、ＡＳＷ回路２５８Ｂによって端子Ｂ２０とノードＮｔｂ間が導通され、端子Ｂ２０には電流ＩＲＦＩＮＴが流れる。つまり、信号ＲＩＲＦによって、テスト用参照電流ＴＩＲＥＦは外部参照電流（ＩＲＦＥＸＴ）、または内部参照電流（ＩＲＦＩＮＴ）に設定される。
【０１４２】
＜＜ＡＳＷ部２３０、２５１、２５２、Ｉ／Ｖ部２３１、Ｓ／Ｈ部２３２＞＞
図１１を参照して、ＡＳＷ部２３０、Ｉ／Ｖ部２３１、Ｓ／Ｈ部２３２等の回路構成例を説明する。図１１にはＣＭ回路２４５［ｈ］に対応する各部の単位回路を示す。
【０１４３】
レベルシフト部２７０は、信号ＣＭＰＲＥ、ＣＭＲＥＶ、ＤＲＩＴＧ［４：０］から生成した差動信号をそれぞれＡＳＷ部２３０、スイッチマトリクス２５０に出力し、信号ＣＭＳＥＴから生成した差動信号をＩ／Ｖ部２３１に出力し、信号ＣＭＳＨから生成した差動信号をＳ／Ｈ部２３２に出力する。
【０１４４】
Ｉ／Ｖ回路２４１［ｈ］はピンＰＭ［２ｈ−１］、ＰＭ［２ｈ］を流れる電流を検出する。Ｉ／Ｖ回路２４１［ｈ］は電流入力型の積分回路で構成されており、増幅回路４１、容量素子Ｃ４１、スイッチＳ４１を有する。スイッチＳ４１のオンオフは信号ＣＭＳＥＴＨ、ＣＭＳＥＴＢＨによって制御される。
【０１４５】
増幅回路４１は、１個の反転入力端子（−）、２個の反転入力端子（＋）、出力端子を有する。ここでは、反転入力端子（−）を端子ＩＮＭと呼び、２個の反転入力端子（＋）を端子ＩＮＰ１、ＩＮＰ２と呼び、出力端子を端子ＯＴＡと呼ぶ。
【０１４６】
Ｓ／Ｈ回路２４２は、ノードＮｓｈ、容量素子Ｃ４２、スイッチＳ４２を有する。スイッチＳ４２のオンオフは信号ＣＭＳＨＨ、ＣＭＳＨＢＨによって制御される。
【０１４７】
ＡＳＷ部２５２は、各Ｎ個のスイッチＳ３４、Ｓ３５を有する。スイッチＳ３４、Ｓ３５のオンオフはＬＯＧ／ＬＳ部２５４の出力信号によって制御される。スイッチＳ３４［ｈ］はＩ／Ｖ回路２４１［ｈ］とＳ／Ｈ回路２４２［ｈ］間の導通状態を制御する。スイッチＳ３５［ｈ］はＳ／Ｈ回路２４２［ｈ］とＡＳＷ回路２５９間の導通状態を制御する。
【０１４８】
バッファ部２５３のＴＲＩバッファ回路５３［ｈ］は、Ａ／Ｄ回路２４３［ｈ］の内部信号を保持する。ＡＳＷ回路２５９によってピンＰＡＩＯとＴＲＩバッファ回路５３［ｈ］の出力端子間の導通が制御される。
【０１４９】
ＡＳＷ部２５１は配線ＴＭ０―ＴＭ３を有する。ＡＳＷ部２５１はＤｅＭＵＸとして機能し、２Ｎ個のピンＰＭのうちの４個のピンが配線ＴＭ０―ＴＭ３に導通される。
【０１５０】
ＡＳＷ回路２６１［ｈ］はスイッチＳ３０［ｈ］―Ｓ３３［ｈ］を有する。スイッチＳ３０［ｈ］―Ｓ３３［ｈ］のオンオフは、ＬＯＧ／ＬＳ部２５４の出力信号で制御される。スイッチＳ３０［ｈ］は、配線ＴＭ０とピンＰＭ［２ｈ＋１］間の導通状態を制御する。スイッチＳ３１［ｈ］は、配線ＴＭ１とピンＰＭ［２ｈ］間の導通状態を制御する。スイッチＳ３２［ｈ］は、配線ＴＭ２とピンＰＭ［２ｈ−１］間の導通状態を制御する。スイッチＳ３３［ｈ１］は、配線ＴＭ３とピンＰＭ［２ｈ−２］間の導通状態を制御する。
【０１５１】
ＡＳＷ部２３０は、（２Ｎ＋２）個のスイッチＳ１１、Ｓ１２、Ｓ１３、Ｎ個のスイッチＳ１４、Ｓ１５、Ｓ１６、Ｓ１８、２Ｎ個のスイッチＳ１７を有する。スイッチＳ１１［２ｈ−２］−Ｓ１１［２ｈ＋１］、Ｓ１２［２ｈ−２］―Ｓ１２［２ｈ＋１］、Ｓ１３［２ｈ−２］―Ｓ１３［２ｈ＋１］、Ｓ１４［ｈ］、Ｓ１５［ｈ］、Ｓ１６［ｈ］、Ｓ１７［２ｈ−１］、Ｓ１７［２ｈ］、Ｓ１８［ｈ］により、スイッチマトリクス２４０［ｈ］が構成される。スイッチマトリクス２４０［ｈ］は、ピンＰＭ［２ｈ−１］―ＰＭ［２ｈ＋１］、ＰＶＲ４のうちから、Ｉ／Ｖ回路２４１［ｈ］に導通されるピンを選択する。
【０１５２】
なお、ＳＤ‐ＩＣ２００には、ピンＰＭ［０］（ｈ＝１）、ピンＰＭ［２Ｎ＋１］（ｈ＝Ｎ）は設けられていないが、ＡＳＷ部２３０には、スイッチＳ１１［０］、Ｓ１１［２Ｎ＋１］、Ｓ１２［０］、Ｓ１２［２Ｎ＋１］等が設けられている。
【０１５３】
スイッチマトリクス２５０はスイッチマトリクス２４０と同様の回路構成である。スイッチマトリクス２５０は端子Ｂ０―Ｂ３、Ｂ１０―Ｂ１２、スイッチＳ２１［０］―Ｓ２１［３］、Ｓ２２［０］―Ｓ２２［３］、Ｓ２３［０］―Ｓ２３［３］、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７［１］、Ｓ２７［２］、Ｓ２８を有する。端子Ｂ１はＡＳＷ回路２５９によってピンＰＡＩＯに導通される。
【０１５４】
ＡＳＷ部２３０とスイッチマトリクス２５０とは共通の信号によって制御される。スイッチＳ１１、Ｓ２１のオンオフは信号ＣＭＰＲＥＨ、ＣＭＰＲＥＢＨで制御される。信号ＣＭＰＲＥは、ピンＰＭおよび配線ＴＭ０―ＴＭ３のプリチャージを制御するプリチャージ信号である。スイッチＳ１２、Ｓ１３、Ｓ２１、Ｓ２３のオンオフは信号ＣＭＲＥＶＨ、ＣＭＲＥＶＢＨで制御される。信号ＣＭＲＥＶは監視対象のチャンネルを設定するための信号である。
【０１５５】
スイッチＳ１４、Ｓ２４のオンオフは信号ＤＲＩＴＧＨ［０］、ＤＲＩＴＧＢＨ［０］で制御される。スイッチＳ１５、Ｓ２５のオンオフは信号ＤＲＩＴＧＨ［１］、ＤＲＩＴＧＢＨ［１］で制御される。スイッチＳ１６、Ｓ２６のオンオフは信号ＤＲＩＴＧＨ［２］、ＤＲＩＴＧＢＨ［２］で制御される。スイッチＳ１７、Ｓ２７のオンオフは信号ＤＲＩＴＧＨ［３］、ＤＲＩＴＧＢＨ［３］で制御される。スイッチＳ１８、Ｓ２８のオンオフは信号ＤＲＩＴＧＨ［４］、ＤＲＩＴＧＢＨ［４］で制御される。
【０１５６】
端子Ｂ０―Ｂ３はそれぞれ、配線ＴＭ０―ＴＭ３に電気的に接続される。端子Ｂ１０は電流生成部２５８の端子Ｂ２０に電気的に接続されている。ノイズ対策のため、端子Ｂ１０―Ｂ１２にはそれぞれ容量素子Ｃｎ１０―Ｃｎ１２が電気的に接続されている。
【０１５７】
＜＜スイッチマトリクス２４０、Ｉ／Ｖ回路２４１＞＞
Ｉ／Ｖ回路２４１の増幅回路４１は、端子ＩＮＰ１の電圧と端子ＩＮＰ２の電圧との平均電圧と、端子ＩＮＭの電圧との差分を増幅する機能を有する。例えば、端子ＩＮＰ１、ＩＮＰ２、ＩＮＭの電圧がそれぞれ、Ｖｉｎｐ１、Ｖｉｎｐ２、Ｖｉｎｍである場合、増幅回路４１は差分電圧（（Ｖｉｎｐ１＋Ｖｉｎｐ２）／２−Ｖｉｎｍ）を増幅する機能を有する。例えば、増幅回路４１の増幅率（差動利得）がＡＤであり、同相利得が０ｄＢである場合は、増幅回路４１の端子ＯＴＡの電圧Ｖａｍｐｏと、入力電圧Ｖｉｎｐ１、Ｖｉｎｐ２、Ｖｉｎｍとの関係は、下記式（ａ１）で表される。
Ｖａｍｐｏ＝ＡＤ（（Ｖｉｎｐ１＋Ｖｉｎｐ２）／２−Ｖｉｎｍ）    ・・・（ａ１）
【０１５８】
スイッチマトリクス２４０［ｈ］の回路構成によって、Ｉ／Ｖ回路２４１［ｈ］とピンＰＶＲ４、ＰＭ［２ｈ−１］―ＰＭ［２ｈ＋１］との導通状態が設定される。スイッチマトリクス２４０［ｈ］がプログラム可能な回路であることで、Ｉ／Ｖ回路２４１［ｈ］に複数の電流検出モードを与えることができる。電流検出モードには、３入力差動検出モード、差動検出モード、シングルエンド検出モード、高インピーダンスモードがある。図１２、図１３Ａ―図１３Ｃを参照して、電流検出モードと、スイッチマトリクス２４０［ｈ］の回路構成との対応を説明する。
【０１５９】
図１２は、スイッチマトリクス２４０［ｈ］の制御信号とＩ／Ｖ回路２４１［ｈ］の機能との対応とデコーダ２７２の真理値表とを示す。「ＩＮＭ」の項目は、端子ＩＮＭ［ｈ］に接続されるピンＰＭを表しており、例えば、「２ｈ」とは、端子ＩＮＭ［ｈ］とピンＰＭ［２ｈ］間が導通状態であることを示す。「ＩＮＰ１」、「ＩＮＰ２」の項目についても同様である。図１３Ａ―図１３Ｃは、電流検出モードと、スイッチマトリクス２４０［ｈ］の回路構成との対応を説明する図である。
【０１６０】
監視対象のチャンネルは信号ＣＭＲＥＶで設定される。監視対象は、信号ＣＭＲＥＶが“Ｈ”であれば奇数チャンネルであり、信号ＣＭＲＥＶが“Ｌ”であれば偶数チャンネルである。信号ＲＩＴＧ［０］―ＲＩＴＧ［２］によって、Ｉ／Ｖ回路２４１の信号入力形式が設定される。つまり、信号ＲＩＴＧ［２：０］によって、Ｉ／Ｖ回路２４１の電流検出モードが決定される。
【０１６１】
（高インピーダンス（ＨＩｚ）モード）
信号ＲＩＴＧ［２：０］が３’ｂ１１１であるとき、スイッチマトリクス２４０［ｈ］によって、端子ＩＮＭ［ｈ］は高インピーダンス状態にされる。
【０１６２】
（シングルエンド検出（ＳＥ）モード）
図１３Ａに、信号ＣＭＲＥＶが１’ｂ０であり、信号ＲＩＴＧ［２：０］が３’ｂ１００であるときの、スイッチマトリクス２４０［ｈ］の回路構成を示す。端子ＩＮＭ［ｈ］はピンＰＭ［２ｈ−１］に導通され、端子ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］はピンＰＶＲ４に導通される。したがって、図１３ＡのＩ／Ｖ回路２４１［ｈ］の回路構成は、積分回路２４１ＳＥと等価である。積分回路２４１ＳＥは、シングルエンド入力積分回路であり、定電圧（ＣＭＶＲＩ）を参照電圧に用いて、ピンＰＭ［２ｈ−１］を流れる電流を積分する。
【０１６３】
（差動検出（ＤＥＦＦ）モード）
図１３Ｂに、信号ＣＭＲＥＶが１’ｂ０であり、信号ＲＩＴＧ［２：０］が３’ｂ０１０であるときの、スイッチマトリクス２４０［ｈ］の回路構成を示す。端子ＩＮＭ［ｈ］はピンＰＭ［２ｈ−１］に導通され、端子ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］はピンＰＭ［２ｈ］に導通される。したがって、図１３ＢのＩ／Ｖ回路２４１［ｈ］の回路構成は、差動積分回路２４１Ｄと等価である。差動積分回路２４１ＤはピンＰＭ［２ｈ］の電圧を参照電圧に用いて、ピンＰＭ［２ｈ−１］を流れる電流を積分する。
【０１６４】
（３入力差動検出（３‐ＤＥＦＦ）モード）
Ｉ／Ｖ回路２４１が、３個のピンＩＮＭ、ＩＮＰ１、ＩＮＰ２に異なる信号が入力できる回路構成であるときの電流検出モードが、「３入力差動検出モード」である。
【０１６５】
図１３Ｃに、信号ＣＭＲＥＶが１’ｂ０であり、信号ＲＩＴＧ［２：０］が３’ｂ０００であるときの、スイッチマトリクス２４０［ｈ］の回路構成を示す。端子ＩＮＭ［ｈ］はピンＰＭ［２ｈ−１］に導通される。端子ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］はそれぞれピンＰＭ［２ｈ−２］、ピンＰＭ［２ｈ＋１］に導通される。Ｉ／Ｖ回路２４１は、ピンＰＭ［２ｈ−１］の電圧とピンＰＭ［２ｈ］の電圧との平均電圧を参照電圧に用いて、ピンＰＭ［２ｈ−１］を流れる電流を積分する。
【０１６６】
３入力差動検出モードでは、２個のピンＰＭの電圧をＩ／Ｖ回路２４１の参照電圧に用いるため、参照電圧のノイズ成分は平均化される。したがって、３入力差動検出モードは、差動検出モードよりも、増幅回路４１の出力からコモンモードノイズをより効果的に除去できる。
【０１６７】
信号ＣＭＲＥＶ、ＲＩＴＧ［２：０］によって、スイッチマトリクス２５０は、スイッチマトリクス２４０［ｈ］と同じ回路構成に設定される。スイッチマトリクス２５０の回路構成に応じて、端子Ｂ１０、Ｂ１１、Ｂ１２と配線ＴＭ０―ＴＭ３間の導通状態が設定される。
【０１６８】
例えば、信号ＣＭＲＥＶが１’ｂ０であり、信号ＲＩＴＧ［２：０］が３’ｂ０００である場合（図１３Ｃ参照）、スイッチマトリクス２５０によって、端子Ｂ１０、Ｂ１１、Ｂ１２はそれぞれ配線ＴＭ１、ＴＭ０、ＴＭ２に導通される。
【０１６９】
図１４を参照して、Ａ／Ｄ部２３３、出力ドライバ２３５、バッファ部２５３、ＬＯＧ／ＬＳ部２５４の構成例を説明する。図１４には各部の単位回路を示す。
【０１７０】
＜＜Ａ／Ｄ部２３３＞＞
Ａ／Ｄ回路２４３［ｈ］は、コンパレータ４３［ｈ］、フリップフロップ（ＦＦ）４４［ｈ］、４５［ｈ］、インバータ回路４６［ｈ］、セレクタ４７［ｈ］を有する。
【０１７１】
コンパレータ４３［ｈ］の非反転入力端子（以下、端子（＋）と呼ぶ）には、Ｓ／Ｈ回路２４２［ｈ］のノードＮｓｈ［ｈ］が電気的に接続されている。反転入力端子（以下、端子（−）と呼ぶ）には、ＡＳＷ回路２６０を介して信号ＤＡＣＯ又は電圧ＣＭＶＲＣが入力される。信号ＲＣＯＮが“０”であるとき、端子（−）に電圧ＣＭＶＲＣが入力され、信号ＲＣＯＮが“１”であるとき、端子（−）に信号ＤＡＣＯが入力される。なお、コンパレータ４３［ｈ］の回路構成等に応じて、端子（−）にノードＮｓｈ［ｈ］を電気的に接続し、ＡＳＷ回路２６０の出力を端子（＋）に電気的に接続してもよい。
【０１７２】
セレクタ４７［ｈ］には信号ＲＣＰＯＬが入力される。信号ＰＣＰＯＬは、フリップフロップ４４［ｈ］に入力される信号ＣＭＰＯ＿ｈの極性を設定する。信号ＰＣＰＯＬが“０”であるとき、セレクタ４７［ｈ］は、コンパレータ４３［ｈ］の出力信号をフリップフロップ４４［ｈ］へ出力する。信号ＰＣＰＯＬが“１”であるとき、セレクタ４７［ｈ］は、インバータ回路４６［ｈ］の出力信号をフリップフロップ４４［ｈ］へ出力する。このときの信号ＣＭＰＯ＿ｈは、コンパレータ４３［ｈ］の出力信号の反転信号である。
【０１７３】
フリップフロップ４４［ｈ］は、例えば、Ｄ（遅延）フリップフロップで構成される。フリップフロップ４４［ｈ］には、信号ＥＮ＿ｈ、ＣＭＣＬＫＢが入力される。信号ＥＮ＿ｈはフリップフロップ４４［ｈ］のイネーブル信号であり、ＬＯＧ／ＬＳ部２５４で生成される。信号ＣＭＣＬＫＢはフリップフロップ４４［ｈ］のクロック信号である。信号ＣＭＣＬＫＢの立ち上がりのタイミングで、フリップフロップ４４［ｈ］のデータが更新される。フリップフロップ４４［ｈ］のデータは信号ＬＡＴＯ＿ｈとして、フリップフロップ４５［ｈ］に出力される。
【０１７４】
フリップフロップ４５［ｈ］は、信号ＣＮＴ［１１：０］を一時的に記憶するレジスタとして機能する。フリップフロップ４５［ｈ］は、例えば、１２ビットＤフリップフロップで構成される。フリップフロップ４５［ｈ］には、信号ＬＡＴＯ＿ｈ、ＣＮＴ［１１：０］、ＣＭＳＲＴが入力される。信号ＬＡＴＯ＿ｈはクロック信号として用いられ、信号ＣＭＳＲＴはリセット信号として用いられる。フリップフロップ４４［ｈ］の出力信号が低レベルから高レベルに遷移すると、フリップフロップ４５［ｈ］は信号ＣＮＴ［１１：０］を記憶する。フリップフロップ４５［ｈ］が出力する信号ＡＤＯ［１１：０］＿ｈは、カウンタ２７７のカウント値を表す。
【０１７５】
＜＜出力ドライバ２３５＞＞
バッファ部２３６は、３Ｎ個のＴＲＩバッファ回路４８を有する。一例として、各ＴＲＩバッファ回路４８は４ビットのデータを保持する。信号ＡＤＯ［１１：０］＿ｈを保持するために、３個のＴＲＩバッファ回路４８［３ｈ−２］、４８［３ｈ−１］、４８［３ｈ］が設けられている。ＴＲＩバッファ回路４８［３ｈ−２］、４８［３ｈ−１］、４８［３ｈ］は信号ＡＤＯ［１１：８］＿ｈ、ＡＤＯＵＴ［７：４］＿ｈ、ＡＤＯ［３：０］＿ｈをそれぞれ保持する。
【０１７６】
シフトレジスタ２３７は３Ｎ段のフリップフロップ４９で構成される。各段のフリップフロップ４９には、信号ＴＤＣＬＫが入力され、初段のフリップフロップ４９［１］には信号ＴＤＳＰが入力される。フリップフロップ４９の出力信号は、ＴＲＩバッファ回路４８のイネーブル信号に用いられる。
【０１７７】
シフトレジスタ２３７の出力信号によって、３Ｎ個のＴＲＩバッファ回路４８の何れか１個が選択される。非選択のＴＲＩバッファ回路４８の出力端子は高インピーダンス状態とされる。選択されたＴＲＩバッファ回路４８の出力端子はピンＰＤＯ１に電気的に接続される。選択されたＴＲＩバッファ回路４８の出力信号は、信号ＣＭＤＯ［３：０］として、ピンＰＤＯ１から出力される。
【０１７８】
＜＜バッファ部２５３＞＞
信号ＣＭＰＯ＿ｈは、ＴＲＩバッファ回路５３［ｈ］に出力され、保持される。ＴＲＩバッファ回路５３［ｈ］には、シフトレジスタ２５５から信号ＴＳＥＬ＿ｈが入力される。信号ＴＳＥＬ＿ｈが“Ｈ”であるとき、ＴＲＩバッファ回路５３［ｈ］は信号を出力する。つまり、シフトレジスタ２５５によって選択されたＴＲＩバッファ回路５３の出力信号は、信号ＴＣＭＰＯとしてＭＵＸ２６９へ出力される。
【０１７９】
＜＜ＬＯＧ／ＬＳ部２５４＞＞
ＬＯＧ／ＬＳ部２５４は各Ｎ個のＯＲ回路６２、インバータ回路６３、ＡＮＤ回路６４、レベルシフト回路６７―６９を有する。信号ＲＴＣＭがＯＲ回路６２に入力され、信号ＲＡＮＡ［１］がＡＮＤ回路６４に入力され、信号ＲＡＮＡ［３］がインバータ回路６３に入力される。
【０１８０】
シフトレジスタ２５５はＮ段のフリップフロップ６０で構成される。各段のフリップフロップ６０には信号ＴＤＣＬＫが入力され、初段のフリップフロップ６０［１］には信号ＴＤＳＰが入力される。信号ＴＳＥＬ＿ｈはフリップフロップ６０［ｈ］の出力信号である。信号ＴＳＥＬ＿ｈはＴＲＩバッファ回路５３［ｈ］、ＯＲ回路６２［ｈ］、インバータ回路６３［ｈ］、６４［ｈ］、レベルシフト回路６７［ｈ］に入力される。
【０１８１】
ＯＲ回路６２［ｈ］は信号ＴＳＥＬ＿ｈと信号ＲＴＣＭの反転信号との論理和を求め、信号ＥＮ＿ｈを生成する。信号ＥＮ＿ｈはフリップフロップ４４［ｈ］へ出力される。
【０１８２】
レベルシフト回路６７［ｈ］は、信号ＴＳＥＬ＿ｈを差動信号に変換し、かつレベルシフトすることで、信号ＴＳＥＬＨ＿ｈ、ＴＳＥＬＢＨ＿ｈを生成する。信号ＴＳＥＬＨ＿ｈ、ＴＳＥＬＢＨ＿ｈはスイッチＳ３０［ｈ］―Ｓ３３［ｈ］のオンオフを制御する。
【０１８３】
インバータ回路６３［ｈ］は信号ＲＡＮＡ［３］の否定を求め、信号ＴＳＥＬ３を生成する。レベルシフト回路６８［ｈ］は、信号ＴＳＥＬ３を差動信号に変換し、かつレベルシフトすることで、信号ＴＳＥＬ３Ｈ＿ｈ、ＴＳＥＬ３ＢＨ＿ｈを生成する。信号ＴＳＥＬ３Ｈ＿ｈ、ＴＳＥＬ３ＢＨ＿ｈはスイッチＳ３４［ｈ］のオンオフを制御する。
【０１８４】
ＡＮＤ回路６４［ｈ］は信号ＴＳＥＬ＿ｈと信号ＲＡＮＡ［１］の論理積を求め、信号ＴＳＥＬ１を生成する。レベルシフト回路６９［ｈ］は、信号ＴＳＥＬ１＿ｈを差動信号に変換し、かつレベルシフトすることで、信号ＴＳＥＬ１Ｈ＿ｈ、ＴＳＥＬ１ＢＨ＿ｈを生成する。信号ＴＳＥＬ１Ｈ＿ｈ、ＴＳＥＬ１ＢＨ＿ｈはスイッチＳ３５［ｈ］のオンオフを制御する。
【０１８５】
＜＜ＡＳＷ部２５２＞＞
上掲したように、ＡＳＷ部２５２は、テストモードにおいて信号ＴＡＭＰＯを読み出す出力回路と、Ａ／Ｄ部２３３に信号ＴＣＭＰＩＮを送信する入力回路との機能をもつ。例えば、スイッチＳ３４［ｈ］、Ｓ３５［ｈ］がオン状態のとき、増幅回路４１［ｈ］の出力は信号ＴＡＭＰＯとしてＡＳＷ回路２５９に送信される。スイッチＳ３４［ｈ］がオフ状態であり、Ｓ３５［ｈ］がオン状態のとき、信号ＴＣＭＰＩＮがＡＳＷ回路２５９からＳ／Ｈ回路２４２［ｈ］に入力される。
【０１８６】
＜＜ピンＰＡＩＯ＞＞
表１は、ピンＰＡＩＯの真理値表である。ピンＰＡＩＯの機能は、信号ＲＡＮＡ［３：０］によって設定される。より具体的には、信号ＲＡＮＡ［２：０］によりＡＳＷ回路２５９の回路構成が設定され、信号ＲＡＮＡ［１］、ＲＡＮＡ［３］により、ＡＳＷ部２５２の回路構成が設定される。
【０１８７】
【表１】
2018146585.tif 000003
【０１８８】
ピンＰＡＩＯの出力を用いて、ピンＰＭ［１］―ＰＭ［２Ｎ］を流れる電流を監視しているが、監視対象のピンＰＭの数、およびピン番号はこれに限定されない。
【０１８９】
＜＜ピンＰＤＯ２＞＞
表２は、ピンＰＤＯ２の真理値表である。ピンＰＤＯ２の出力信号は、信号ＲＤＩＧ［１：０］によって設定される。より具体的には、ＭＵＸ２６９は信号ＲＤＩＧ［１：０］をデコードし、ピンＰＤＯ２から出力する信号を選択する。
【０１９０】
【表２】
2018146585.tif 000004
【０１９１】
信号ＣＳＲＯは、シフトレジスタ２３７の最終段のフリップフロップ４９［３Ｎ］の出力信号である。信号ＴＳＲＯはシフトレジスタ２５５の最終段のフリップフロップ６０［Ｎ］の出力信号である。信号ＣＳＲＯを監視することで、ＲＤシーケンスの終了タイミングを知ることができる。信号ＴＳＲＯを監視することで、テストモードでのＮ個のＣＭ回路２４５のＳＮシーケンスの終了タイミングを知ることができる。
【０１９２】
ＣＳＮ部２０２の動作モードは、ＳＤＲ部２０１の動作モードとは独立して設定することが可能である。ＣＳＮ部２０２の動作モードは電流検出モード、テストモードに大別される。
【０１９３】
＜＜電流検出モード＞＞
図１５Ａに、電流検出モードでのＣＳＮ部２０２の動作シーケンスの一例を示す。動作シーケンスは、ＲＳ（レジスタ設定）シーケンス、ＳＮ（検出）シーケンス、ＲＤ（読み出し）シーケンスに大別される。ＳＮシーケンスはＩＶ（電流電圧変換）シーケンス、ＡＤ（デジタルアナログ変換）シーケンスで構成される。
【０１９４】
（ＲＳシーケンス）
ＲＳシーケンスでは、設定レジスタ２７１の設定データが更新される。信号ＣＭＲＳＴが“Ｈ”になると、ＣＳＮ部２０２のロジック回路（設定レジスタ２７１、Ａ／Ｄ部２３３のフリップフロップ４５など）がリセットされる。次に、設定レジスタ２７１に信号ＲＧＣＬＫ、ＲＧＳＲＤを入力する。設定レジスタ２７１は信号ＲＧＣＬＫの立ち上がり（または立ち下がり）のタイミングで、信号ＲＧＳＲＤを取り込み、データを保持する。ここでは、以下のように、設定レジスタ２７１に設定データを書き込む。
【０１９５】
ＣＳＮ部２０２を電流検出モードに設定するため、信号ＲＴＣＭは“０”である。Ｉ／Ｖ部２３１を２入力差動検出モードに設定するため、信号ＲＩＴＧ［２：０］は３’ｂ０００である。Ａ／Ｄ部２３３に信号ＤＡＣＯを入力するため、信号ＲＣＯＮは“１”である。信号ＣＭＰＯをコンパレータ４３の出力信号に設定するため、信号ＲＰＯＬは“０”である。電流検出モードであるので、信号ＲＩＲＦは“０”である。ピンＰＡＩＯを高インピーダンス状態にするため、信号ＲＡＮＡ［３：０］は４’ｂ０１１１である。ピンＰＤＯ２から信号ＣＳＲＯを出力するため、信号ＲＤＩＧ［１：０］は２’ｂ００である。
【０１９６】
ＲＳシーケンスが実行された後、Ｎ個の奇数チャンネルのＳＮシーケンスと、Ｎ個の偶数チャネルのＳＮシーケンスとが交互に実施される。ＳＮシーケンスでは、奇数（または偶数）番号のピンＰＭを流れる電流がＮ個のＣＭ回路２４５によって並列に処理され、デジタル信号に変換される。ＳＮシーケンスが実行される毎に、出力ドライバ２３５は、読み出し動作を行う。ＣＳＮ部２０２は、ＳＮシーケンス、ＲＤシーケンスを所定のサイクル数実行し、電流検出モードを終了する。
【０１９７】
図１６を参照して、ＩＶシーケンス、ＡＤシーケンスの動作例を説明する。図１６はＣＭ回路２４５のタイミングチャートである。ここでは、参照電圧の大小関係は、ＣＭＶＲＩ＞ＣＭＶＲＤ２＞ＣＭＶＲＤ１である。検出対象の電流は、ピンＰＭからＳＤ‐ＩＣ２００外部に流れ出すソース電流である。
【０１９８】
＜ＩＶシーケンス＞
期間ｔ１―ｔ５にＩＶシーケンスが行われる。なお、ｔ１以前に設定レジスタ２７１の設定データによって、ＡＳＷ部２３０、ＣＭ回路２４５［ｈ］の回路構成が設定されている。Ａ／Ｄ回路２４３はアクティブ状態である。Ｉ／Ｖ回路２４１の端子ＯＴＡとＳ／Ｈ回路２４２の入力端子間は導通されている。具体的には、Ｉ／Ｖ回路２４１［ｈ］の端子ＩＮＭ［ｈ］、ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］は、ピンＰＭ［２ｈ−１］、ＰＭ［２ｈ−２］、ＰＭ［２ｈ］にそれぞれ電気的に接続されている。
【０１９９】
（プリチャージ）
期間ｔ１―ｔ２にプリチャージ動作が行われる。“Ｈ”の信号ＣＭＰＲＥが入力されるため、ＡＳＷ部２３０のスイッチＳ１１がオン状態となる。これにより、Ｎ個のピンＰＭ、ならびにＮ個のＩ／Ｖ回路２４１の端子ＩＮＭ、ＩＮＰ１、ＩＮＰ２はそれぞれピンＰＶＲ４に電気的に接続され、電圧ＣＭＶＲＩにプリチャージされる。
【０２００】
ｔ１で信号ＣＭＳＨが“Ｈ”になるため、スイッチＳ４２がオン状態になる。Ｓ／Ｈ回路２４２のノードＮｓｈは、Ｉ／Ｖ回路２４１の端子ＯＴＡと導通される。
【０２０１】
（オフセットキャンセル）
期間ｔ３―ｔ４に、増幅回路４１のオフセット電圧を補正するオフセットキャンセルが行われる。“Ｈ”の信号ＣＭＳＥＴが入力されるため、スイッチＳ４１はオン状態である。端子ＯＴＡが端子ＩＮＭと導通され、容量素子Ｃ４１は放電される。
【０２０２】
（Ｉ／Ｖ変換）
期間ｔ４―ｔ５に、Ｉ／Ｖ回路２４１は端子ＩＮＭを流れる電流を電圧に変換し、Ｓ／Ｈ回路２４２は、端子ＯＴＡの電圧をサンプリングする。
【０２０３】
ｔ４で、信号ＣＭＳＥＴが“Ｌ”になることで、Ｉ／Ｖ回路２４１は、端子ＩＮＰ１の電圧と端子ＩＮＰ２の電圧とを平均した電圧を参照電圧に用いて、積分動作を開始する。端子ＩＮＭ［ｈ］の電圧は、ピンＰＭ［２ｈ−１］を流れる電流によって低下するため、端子ＯＴＡ［ｈ］の電圧は低下する。
【０２０４】
ｔ５で信号ＣＭＳＨが“Ｌ”になり、Ｉ／Ｖシーケンスが終了する。Ｓ／Ｈ回路２４２は、ｔ５での端子ＯＴＡの電圧ＣＭＶＳＭＰを保持する。電圧ＣＭＶＳＭＰは、期間ｔ４―ｔ５に端子ＩＮＭを流れた電荷量に対応する。
【０２０５】
＜Ａ／Ｄシーケンス＞
期間ｔ５―ｔ１１でＡＤシーケンスが実行される。期間ｔ６―ｔ１１に信号ＣＭＣＬＫがカウンタ２７７に入力され、カウンタ２７７は信号ＣＮＴ［１１：０］、ＣＭＣＬＫＢを生成する。信号ＣＭＣＬＫＢは信号ＣＭＣＬＫの反転信号である。Ｄ／Ａ回路２７８は、信号ＣＮＴ［１１：０］をアナログ変換し、信号ＤＡＣＯを生成する。信号ＤＡＣＯはコンパレータ４３の端子（＋）に入力される。
【０２０６】
コンパレータ４３は、ノードＮｓｈの電圧ＣＭＶＳＭＰと信号ＤＡＣＯの電圧とを比較する。ｔ７で信号ＤＡＣＯの電圧が電圧ＣＭＶＳＭＰを超えると、コンパレータ４３の出力信号は“Ｈ”から“Ｌ”に遷移する。ここでは、インバータ回路４６の出力信号が信号ＣＭＰＯであるので、ｔ７で信号ＣＭＰＯは“Ｌ”から“Ｈ”に遷移する。
【０２０７】
信号ＣＭＣＬＫＢの立ち上がり（信号ＣＭＣＬＫの立下り）で、フリップフロップ４４のデータは、信号ＣＭＰＯによって更新される。ｔ８で信号ＣＭＣＬＫＢが立ち上がると、信号ＬＡＴＯは、“１”（“Ｈ”）になる。フリップフロップ４５は、信号ＬＡＴＯ（クロック信号）の立ち上がりで、信号ＣＮＴ［１１：０］を、つまりカウント値Ｘｓｍｐを記憶する。カウント値Ｘｓｍｐは期間ｔ４―ｔ５に端子ＩＮＭを流れた電流量を表す。
【０２０８】
ｔ９でカウンタ２７７のカウント値が０になるため、信号ＣＭＰＯは“Ｈ”から“Ｌ”に遷移する。ｔ１０でのＣＭＣＬＫＢの立ち上がりで、フリップフロップ４４のデータは、信号ＣＭＰＯによって更新されるため、信号ＬＡＴＯは“Ｌ”になる。フリップフロップ４５のデータＡＤＯ［１１：０］は、信号ＬＡＴＯが“Ｌ”から“Ｈ”に遷移する時点まで、更新されない。
【０２０９】
＜ＲＤシーケンス＞
図１５Ｂは、ＲＤシーケンスの一例を示すタイミングチャートである。信号ＴＤＳＰが出力ドライバ２３５に入力されることで、ＲＤシーケンスが開始する。出力ドライバ２３５のシフトレジスタ２３７において、信号ＴＤＣＬＫの立ち上がりに応じて、信号ＴＤＳＰのシフト動作が行われ、フリップフロップ４９［１］―４９［３Ｎ］はＴＲＩバッファ回路４８［１］―４８［３Ｎ］にイネーブル信号をそれぞれ出力する。ＴＲＩバッファ回路４８［１］―４８［３Ｎ］には、逐次“Ｈ”のイネーブル信号が入力され、保持している４ビットデータを信号ＣＭＤＯ［３：０］としてピンＰＤＯ１に出力する。シフトレジスタ２３７の最終段の出力は、信号ＣＳＲＯとしてピンＰＤＯ２から出力される。
【０２１０】
ＲＤシーケンスを実行している間、信号ＣＭＲＥＶを“Ｈ”から“Ｌ”（または“Ｌ”から“Ｈ”）にして、監視対象のチャンネルの切り替えが行われる。
【０２１１】
＜＜テストモード＞＞
テストモードでは、ＣＭ回路２４５［１］―２４５［Ｎ］に電流ＴＩＲＥＦを逐次入力することで、１ユニットずつＣＭ回路２４５をテストする。図１８に、テストモードでのＣＳＮ部２０２の動作シーケンスの一例を示す。動作シーケンスは、ＲＳシーケンス（１）、ＮサイクルのＳＮシーケンス、ＲＳシーケンス（２）、ＲＤシーケンスに大別される。
【０２１２】
＜ＲＳシーケンス（１）＞
ＲＳシーケンス（１）では、設定レジスタ２７１の設定データが更新される。信号ＣＭＲＳＴが“Ｈ”になると、ＣＳＮ部２０２の設定レジスタ２７１、Ａ／Ｄ部２３３のフリップフロップ４５などがリセットされる。次に、設定レジスタ２７１に信号ＲＧＣＬＫ、ＲＧＳＲＤを入力して、設定レジスタ２７１に設定データを書き込む。ＲＳシーケンス（１）では、ＣＳＮ部２０２をテストモードにするため信号ＲＴＣＭは“１”に設定される。
【０２１３】
＜ＳＮシーケンス＞
セレクタ２７５によって、シフトレジスタ２５５に信号ＴＤＣＬＫ、ＴＤＳＰが入力される。シフトレジスタ２５５は、信号ＴＤＳＰをシフト動作し、信号ＴＳＥＬ［１］―ＴＳＥＬ［Ｎ］を生成する。信号ＴＳＥＬ［１］―ＴＳＥＬ［Ｎ］によって、ＣＭ回路２４５［１］―２４５［Ｎ］は逐次選択される。選択されたＣＭ回路２４５はＳＮシーケンスを実行する。
【０２１４】
テストモードのＣＭ回路２４５のＳＮシーケンスは、電流検出モードと同様である。主な違いは、端子ＩＮＭに電流生成部２５８から電流ＴＩＲＥＦが入力されることである。電流ＴＩＲＥＦをＩ／Ｖ部２３１に入力するため、信号ＣＭＲＥＶは“Ｌ”に固定される。
【０２１５】
例えば、ＲＳシーケンス（１）において、信号ＴＳＲＯをピンＰＤＯ２から出力するための設定データを設定レジスタ２７１に書き込む。よって、ピンＰＤＯ２の出力を監視することで、ＣＭ回路２４５［Ｎ］のＳＮシーケンスの終了を知ることができる。
【０２１６】
＜ＲＳシーケンス（２）＞
ＲＳシーケンス（２）では、ＲＤシーケンスを実行するための設定データを設定レジスタ２７１に書き込む。ＲＳシーケンス（２）では、信号ＲＴＣＭは“０”に設定される。例えば、信号ＣＳＲＯをピンＰＤＯ２から出力するため、信号ＲＤＩＧ［１：０］は２’ｂ００に設定される。その他の設定データは、ＲＳシーケンス（１）と同じデータを用いることができる。
【０２１７】
＜ＲＤシーケンス＞
図１５Ｂのタイミングチャートに従い、出力ドライバ２３５は動作する。ＣＭ回路２４５［１］―２４５［Ｎ］が生成したＮ個の１２ビットデジタル信号（ＡＤＯ［１１：０］）が、シリアル形式の４ビットデジタル信号（ＣＭＤＯ［３：０］）に変換され、ピンＰＤＯ１から出力される。信号ＣＭＤＯ［３：０］を解析することで、ＣＭ回路２４５の良否判定等を行う。
【０２１８】
図１７の例では、信号ＲＴＣＭのデータに応じて、信号ＴＤＳＰ、ＴＤＣＬＫの周波数を設定している。信号ＴＤＳＰ、ＴＤＣＬＫの信号ＲＴＣＭが“０”であるときの周波数は、信号ＲＴＣＭが“１”であるときよりも高い。
【０２１９】
＜＜ＩＶ、ＡＤシーケンス＞＞
図１８に電流検出モードでのＣＭ回路２４５［ｈ］のＩＶ、ＡＤシーケンスの動作例を示す。
【０２２０】
ＲＳシーケンス（１）において、次のように設定レジスタ２７１のデータを設定する。ＣＳＮ部２０２をテストモードに設定するため信号ＲＴＣＭは“１”である。電流ＴＩＲＥＦを電流ＩＲＦＩＮＴに設定するため、信号ＲＩＲＦは“１”である。Ｉ／Ｖ部２３１を２入力差動検出モードに設定するため信号ＲＩＴＧ［２：０］は３’ｂ０００である。Ａ／Ｄ部２３３に信号ＤＡＣＯを入力するため信号ＲＣＯＮは“１”である。信号ＲＣＯＮを“１”にすることで、電流生成部２５８には電圧ＣＭＶＲＣが入力される。信号ＣＭＰＯをコンパレータ４３の出力信号に設定するため、信号ＲＰＯＬは“０”である。ピンＰＡＩＯを高インピーダンス状態にするため、信号ＲＡＮＡ［３：０］は４’ｂ０１１１である。ピンＰＤＯ２から信号ＴＳＲＯを出力するため、信号ＲＤＩＧ［１：０］は２’ｂ０１である。
【０２２１】
＜ＩＶシーケンス＞
ｔ２１以前に、設定レジスタ２７１の設定データによって、ＡＳＷ部２３０、スイッチマトリクス２４０［ｈ］、２５０の回路構成が設定されている。スイッチマトリクス２４０［ｈ］によって、端子ＩＮＭ［ｈ］、ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］は、ピンＰＭ［２ｈ−１］、ＰＭ［２ｈ−２］、ＰＭ［２ｈ］にそれぞれ導通される。スイッチマトリクス２５０の端子Ｂ０―Ｂ３は、配線ＴＭ３―ＴＭ０にそれぞれ導通される。電流ＴＩＲＥＦは配線ＴＭ３を通り、端子ＩＮＭ［ｈ］に入力される。
【０２２２】
ｔ２０で、フリップフロップ６０［ｈ］が“Ｈ”の信号ＴＳＥＬ＿ｈを生成する。ＡＳＷ回路２６１［ｈ］のスイッチＳ３０―Ｓ３３がオン状態になり、ピンＰＭ［２ｈ−１］―ＰＭ［２ｈ＋１］と配線ＴＭ３―ＴＭ０とが導通される。ＴＲＩバッファ回路５３［ｈ］に“Ｈ”のイネーブル信号（ＴＳＥＬ＿ｈ）が入力され、フリップフロップ４４［ｈ］に“Ｈ”のイネーブル信号（ＥＮ＿ｈ）が入力される。
【０２２３】
信号ＲＡＮＡ［３］は“０”であり、信号ＲＡＮＡ［１］は“１”であるので、スイッチＳ３４［ｈ］、Ｓ３５［ｈ］はオン状態である。
【０２２４】
（プリチャージ）
期間ｔ２１―ｔ２２にプリチャージ動作が行われる。“Ｈ”の信号ＣＭＰＲＥが入力されるため、ＡＳＷ部２３０のスイッチＳ１１がオン状態となり、スイッチマトリクス２５０のスイッチＳ２１がオン状態になる。ピンＰＭ［２ｈ−１］―ＰＭ［２ｈ＋１］、端子ＩＮＭ［ｈ］、ＩＮＰ１［ｈ］、ＩＮＰ２［ｈ］、配線ＴＭ０―ＴＭ３、はそれぞれピンＰＶＲ４に電気的に接続され、電圧ＣＭＶＲＩにプリチャージされる。
【０２２５】
ｔ２１で信号ＣＭＳＨが“Ｈ”になるため、スイッチＳ４２［ｈ］がオン状態になる。ノードＮｓｈ［ｈ］は端子ＯＴＡ［ｈ］に導通される。
【０２２６】
（オフセットキャンセル）
期間ｔ２３―ｔ２４に、増幅回路４１［ｈ］のオフセット電圧を補正するオフセットキャンセルが行われる。スイッチＳ４１［ｈ］はオン状態である。容量素子Ｃ４１［ｈ］は放電され、その電荷量は０クーロンとなる。
【０２２７】
（電流ＩＲＦＩＮＴの生成）
期間ｔ２３―ｔ２４では、電流生成部２５８のスイッチＳＷｔがオン状態であり、スイッチＳＷｔｂがオフ状態である。ノードＮｔに電圧ＣＭＶＲＣが入力され、容量素子Ｃｔは充電される。容量素子Ｃｔの電荷量Ｑｔは、（ＣＭＶＲＣ−ＣＭＶＲＩ）×Ｃｔである。ｔ２４で信号ＣＭＳＥＴが“Ｌ”になると、一定時間遅延してスイッチＳＷｔがオフ状態になる。次いで、スイッチＳＷｔｂがオン状態になり、ノードＮｔｂに電流ＩＲＦＩＮＴが流れる。電流ＴＩＲＥＦとして電流ＩＲＦＩＮＴが端子Ｂ２０からスイッチマトリクス２５０に出力される。電流ＴＩＲＥＦは、配線ＴＭ２を経て、端子ＩＮＭ［ｈ］に入力される。
【０２２８】
（Ｉ／Ｖ変換）
期間ｔ２４―ｔ２５では、Ｉ／Ｖ回路２４１［ｈ］は端子ＩＮＭ［ｈ］を流れる電流ＴＩＲＥＦを電圧に変換し、Ｓ／Ｈ回路２４２［ｈ］は端子ＯＴＡ［ｈ］の電圧をサンプリングする。
【０２２９】
ｔ２４で、信号ＣＭＳＥＴは“Ｌ”になり、Ｉ／Ｖ回路２４１は、端子ＩＮＰ１の電圧と端子ＩＮＰ２の電圧を平均した電圧を参照電圧に用いて、積分動作を開始する。ノードＮｓｈ［ｈ］の電圧は低下し、電圧ＴＶＳＭＰとなる。電圧ＴＶＳＭＰと電圧ＣＭＶＲＩの差分はＱｔ／Ｃｉｖｈである。ＣｉｖｈはＩ／Ｖ回路２４１［ｈ］のＣ４１［ｈ］の容量である。
【０２３０】
＜Ａ／Ｄシーケンス＞
期間ｔ２５―ｔ３１でＡＤシーケンスが実行される。Ａ／Ｄ回路２４３［ｈ］は、電圧ＴＶＳＭＰを１２ビットデジタル信号（ＡＤＯ［１１：０］＿ｈ）に変換する。カウント値Ｘｉｒｆは、電荷量Ｑｔに対応する。
【０２３１】
ＣＳＮ部２０２のテスト方法は上記に限定されない。設定レジスタ２７１の設定データによって、取得するデータの変更、テストに用いる信号の変更、動作シーケンスの変更等が可能である。
【０２３２】
例えば、信号ＲＡＮＡ［３：０］を４’００１１にし、信号ＲＣＯＮを“１”にして、ピンＰＡＩＯから信号ＤＡＣＯを出力する。ピンＰＡＩＯの電圧からＤ／Ａ回路２７８のＤＣオフセット電圧を取得できる。
【０２３３】
例えば、信号ＲＡＮＡ［３：０］を４’００１０にし、ピンＰＡＩＯから信号ＴＡＭＰＯを出力する。ピンＰＡＩＯの電圧から、Ｉ／Ｖ回路２４１のオフセット電圧を取得できる。この場合、Ｉ／Ｖ回路２４１をボルテージフォロワとして動作させるため、例えば、信号ＲＩＲＦは“０”であり、信号ＲＩＴＧ［２：０］は３’１００である（図１２参照）。
【０２３４】
例えば、信号ＲＡＮＡ［３：０］を４’１０１０にし、ピンＰＡＩＯから信号ＴＣＭＰＩＮを入力する。信号ＴＣＭＰＩＮを用いてＡ／Ｄ部２３３のテストを行うことができる。例えば、信号ＲＴＣＭを“０”にして電流検出モードでＡ／Ｄ部２３３のテストを実行してもよい。
【０２３５】
電流生成部２５８では、電圧によって容量素子Ｃｔを充電することで、電流ＩＲＦＩＮＴの生成が行われる。そのため、電流生成部２５８は広い電流出力範囲をもち、かつ出力電流の値を高精度に調節できる。従って、ＳＤ‐ＩＣ２００に電流生成部２５８を組み込むことで、複数のＣＭ回路２４５の高い信頼性のテストを行うことができる。実施例１において、このことを説明する。
【０２３６】
多数の抵抗素子を用いずに電流生成部２５８を構成することで、電流生成部２５８の面積が小さくできる。電流生成部２５８を組み込むことで生ずるＳＤ‐ＩＣ２００の面積オーバーヘッドを抑えることができ、ＳＤ‐ＩＣ２００の低コスト化につながる。
【０２３７】
〔実施の形態３〕
本実施の形態では、実施の形態２のＳＤ‐ＩＣを搭載した表示パネル、同表示パネルを搭載した表示システムについて説明する。
【０２３８】
＜＜表示装置の構成例＞＞
図１９Ａは、表示システムの構成例を示すブロック図である。表示システム５００は、プロセッサ５１０、表示コントローラ５１５、表示パネル５２０を有する。
【０２３９】
プロセッサ５１０は、実行ユニット５１２およびメモリ装置５１３を有する。表示コントローラ５１５は、画像プロセッサ５１６、タイミングコントローラ５１７およびメモリ装置５１８を有する。表示パネル５２０は画素アレイ５２１および周辺回路５２２を有する。
【０２４０】
プロセッサ５１０は、各種プログラムを実行して、表示システム５００を統括的に制御する。実行ユニット５１２は、プログラムを実行する機能を有する。例えば、実行ユニット５１２は、ＡＬＵ（演算装置）であり、メモリ装置５１３は、キャッシュメモリである。または、実行ユニット５１２は、ＣＰＵ（中央処理装置）、ＭＰＵ（マイクロプロセッサユニット）などの各種のプロセッサを適用できる。例えば、表示システム５００が電子部品として電子機器に組み込まれている場合、プロセッサ５１０に電子機器（ホスト装置）のプロセッサが用いられる。
【０２４１】
表示コントローラ５１５は、表示パネル５２０を制御するためのコントローラである。タイミングコントローラ５１７は、周辺回路５２２の動作のタイミングを設定するための各種の信号を生成する。画像プロセッサ５１６は、プロセッサ５１０から送信される画像信号を処理する。メモリ装置５１８は、表示コントローラ５１５が処理を実行するために必要なデータを記憶する。データは、例えば、画像プロセッサ５１６が処理した画像データ、画像プロセッサ５１６およびタイミングコントローラ５１７で使用されるパラメータデータなどである。
【０２４２】
表示パネル５２０は画素アレイ５２１、周辺回路５２２を有する。画素アレイ５２１は、サブ画素１０、ゲート線ＧＬ１、ソース線ＳＬ１、配線ＭＬを有する。
【０２４３】
周辺回路５２２は、スイッチ回路５２３Ｕ、５２３Ｄ、ゲートドライバ回路５２４Ｌ、５２４Ｒ、１２個のＳＤ‐ＩＣ２００を有する。ここでは、１２個のＳＤ‐ＩＣ２００を区別する場合、図１９Ａに示すとおり、「２００」の符号に＿１Ｕ、＿１Ｄなどを付記する。図１９ＢにＳＤ‐ＩＣ２００と画素アレイ５２１との接続構造を模式的に示す。
【０２４４】
ＳＤ‐ＩＣ２００のピンＰＳにはソース線ＳＬ１が電気的に接続される。ピンＰＭと配線ＭＬと間の接続は、スイッチ回路５２３Ｄ（または５２３Ｕ）により制御される。スイッチ回路５２３Ｕ、５２３Ｄは、画素アレイ５２１とＣＳＮ部２０２とのインターフェースである。ＳＤ‐ＩＣ２００のＳＤＲ部２０１は、表示コントローラ５１５から送信される画像信号を処理して、ソース線ＳＬ１に供給する階調信号を生成する。ＳＤ‐ＩＣ２００のＣＳＮ部２０２は、配線ＭＬを流れる電流を検出する。ＣＳＮ部２０２が生成する信号ＣＭＤＯは、プロセッサ５１０に送信される。プロセッサ５１０は信号ＣＭＤＯを処理し、例えば、画像プロセッサ５１６が使用するパラメータを更新する。信号ＣＭＤＯを表示コントローラ５１５の画像プロセッサ５１６で処理する構成も可能である。
【０２４５】
ＳＤ‐ＩＣ２００の仕様、画素数等に応じて、表示システム５００に実装されるＳＤ‐ＩＣ２００の数が決定される。
【０２４６】
ゲートドライバ回路５２４Ｌは、階調信号を入力するサブ画素１０を選択するためのスキャン信号を生成し、ゲート線ＧＬ１に入力する。ゲートドライバ回路５２４Ｒも同様である。
【０２４７】
スイッチ回路５２３Ｕ、５２３Ｄ、ゲートドライバ回路５２４Ｌ、５２４Ｒはゲートオンアレイ構造であり、画素アレイ５２１と同一絶縁表面上に形成されている。ＳＤ‐ＩＣ２００はＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で実装されている。周辺回路５２２の構成はこれに限定されない。スイッチ回路５２３Ｕ、５２３Ｄの一部の機能をＳＤ‐ＩＣ２００に持たせてもよい。ゲートドライバ回路５２４Ｌ、５２４Ｒを１または複数のゲートドライバＩＣで構成してもよい。表示パネル５２０へのＩＣの実装技術には、ＣＯＧの他に、ＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｉｌｍ）、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などがある。
【０２４８】
表示パネル５２０にはＦＰＣが実装される。ＦＰＣを介して、画素アレイ５２１、周辺回路５２２に電圧、信号等が入力される。
【０２４９】
＜＜画素アレイ５２１＞＞
図２０Ａ、図２０Ｂを参照して、サブ画素１０、画素アレイ５２１の構成例を説明する。
【０２５０】
図２０Ａには、２行３列に配列された６個のサブ画素１０を示している。本明細書等において、ゲート線ＧＬ１＿ｊ（ｊは１以上の整数）は第ｊ行のゲート線ＧＬ１である。ソース線ＳＬ１＿６ｋ（ｋは１以上の整数）は第６ｋ列のソース線ＳＬ１である。サブ画素１０［ｊ，６ｋ］とは、第ｊ行第６ｋ列のサブ画素１０である。
【０２５１】
サブ画素１０は、ＥＬ（エレクトロルミネセンス）素子ＤＥ１、トランジスタＭＳ１、ＭＤ１、ＭＭ１、容量素子ＣＳ１を有する。サブ画素１０は、ゲート線ＧＬ１、ソース線ＳＬ１、配線ＭＬ、ＡＮＬに電気的に接続されている。図２０Ａの例では、配線ＭＬは隣接する２列で共有されている。
【０２５２】
ＥＬ素子ＤＥ１は、一対の電極（画素電極、コモン電極）、ＥＬ層を有する。ＥＬ層は一対の電極に挟まれている領域を有する。ＥＬ層は、発光性の物質を含む層（発光層）を少なくとも有する。ＥＬ層には、その他に、電子輸送物質を含む層（電子輸送層）、正孔輸送物質を含む層（正孔輸送層）など、他の機能層を設けることができる。ＥＬ素子は、発光物質が有機物である場合は有機ＥＬ素子と呼ばれ、無機物である場合は無機ＥＬ素子と呼ばれる。一対の電極の一方はアノード電極であり、他方はカソード電極である。図２０Ａの例では画素電極がアノードであり、コモン電極がカソードである。画素電極は、トランジスタＭＤ１および容量素子ＣＳ１に電気的に接続され、コモン電極には電圧ＶＣＴが入力される。
【０２５３】
本実施の形態では、サブ画素の表示素子がＥＬ素子である例を示すが、表示素子にはその他発光素子を用いることができる。発光素子には、発光ダイオード、発光トランジスタ、量子ドットを用いた発光素子などがある。
【０２５４】
配線ＡＮＬは、例えば、電圧供給線として機能させる。配線ＡＮＬの電圧は電圧ＶＣＴよりも高くすればよい。図２０の例では、配線ＡＮＬを列ごとに設けているが、複数列に対して１の配線ＡＮＬを設けてもよい。
【０２５５】
トランジスタＭＳ１は選択トランジスタと呼ばれ、トランジスタＭＤ１は駆動トランジスタと呼ばれる。トランジスタＭＤ１は、ＥＬ素子ＤＥ１の電流源として機能する。トランジスタＭＤ１はゲート電圧に応じたドレイン電流をＥＬ素子ＤＥ１に供給する。容量素子ＣＳ１はトランジスタＭＤ１のゲート電圧を保持する保持容量である。トランジスタＭＭ１は、サブ画素１０から配線ＭＬへの電流の読み出しを制御する。ここでは、トランジスタＭＭ１のような機能を有するトランジスタを、モニタトランジスタと呼ぶことにする。
【０２５６】
トランジスタＭＳ１、ＭＤ１、ＭＭ１はバックゲートを有するＯＳトランジスタである。ゲート線ＧＬ１には、トランジスタＭＳ１、ＭＭ１のバックゲートが電気的に接続されている。配線ＭＬには、トランジスタＭＳ１、ＭＭ１のゲートが電気的に接続されている。トランジスタＭＤ１のバックゲートはゲートに電気的に接続されている。
【０２５７】
図２０Ｂに示すように、画素アレイ５２１には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を表示する３種類のサブ画素１０が設けられている。３個（ＲＧＢ）のサブ画素１０で画素２０が構成される。
【０２５８】
サブ画素の表示色を用いて、構成要素を区別する場合、Ｒ、＿Ｒ等の識別記号を付すことにする。例えば、サブ画素１０Ｒは赤色のサブ画素１０である。ソース線ＳＬ１＿Ｇｋは、緑色の階調信号が入力されるｋ列目のソース線ＳＬ１である。
【０２５９】
画素アレイ５２１のサブ画素数は、行（水平）方向は２Ｎｃ×３（ＲＧＢ）個であり、列（垂直）方向はＮｒ個である（Ｎｒ、Ｎｃは１以上の整数）。
【０２６０】
例えば、表示パネル５２０の画面解像度が８Ｋ４Ｋ（７６８０×４３２０）である場合、サブ画素１０の数は、７６８０×３（ＲＧＢ）×４３２０である。ソース線ＳＬ１＿Ｒ、ＳＬ１＿Ｇ、ＳＬ１＿Ｂの本数は、それぞれ、７６８０である。ゲート線ＧＬ１の本数は４３２０である。配線ＭＬの本数は３８４０×３である。
【０２６１】
画素の構成は図２０Ｂの例に限定されない、例えば、１画素を１個のサブ画素１０Ｒ、２個のサブ画素１０Ｇ、１個のサブ画素１０Ｂで構成する。サブ画素１０の表示色の組み合わせには、［Ｃ（シアン），Ｍ（マゼンタ），Ｙ（黄）］、［Ｒ，Ｇ，Ｂ，Ｗ（白）］、［Ｒ，Ｇ，Ｂ，Ｙ］、［Ｒ，Ｇ，Ｂ，Ｃ］などがある。
【０２６２】
＜スイッチ回路５２３Ｕ、５２３Ｄ＞
図２１Ａ、図２１Ｂを参照して、スイッチ回路５２３Ｕ、５２３Ｄについて説明する。
【０２６３】
スイッチ回路５２３Ｕには、電圧Ｖ０、信号ＭＰＯＮ＿Ｕ、ＭＳＥＬ＿Ｕ１―ＭＳＥＬ＿Ｕ３が入力される。スイッチ回路５２３Ｄには、電圧Ｖ０、信号ＭＰＯＮ＿Ｄ、ＭＳＥＬ＿Ｄ１―ＭＳＥＬ＿Ｄ３が入力される。
【０２６４】
スイッチ回路５２３Ｕは、Ｎｃ個の端子ＭＯ［２ｑ−１］、Ｎｃ個の回路５３１［２ｑ−１］、Ｎｃ個の回路５３２［２ｑ］を有する。スイッチ回路５２３Ｄは、Ｎｃ個の端子ＭＯ［２ｑ］、Ｎｃ個の回路５３２［２ｑ−１］、Ｎｃ個の回路５３１［２ｑ］を有する。ｑは１乃至Ｎｃの整数である。端子ＭＯは、ＳＤ‐ＩＣ２００のピンＰＭに電気的に接続される。
【０２６５】
回路５３１はトランジスタＭ１１―Ｍ１６を有し、回路５３２はトランジスタＭ２４―Ｍ２６を有する。トランジスタＭ１１―Ｍ１６、Ｍ２４―Ｍ２６はそれぞれバックゲートを有するＯＳトランジスタである。
【０２６６】
回路５３１によって、３本の配線ＭＬと端子ＭＯと間の導通状態を制御する。信号ＭＳＥＬ＿Ｕ１―ＭＳＥＬ＿Ｕ３、ＭＳＥＬ＿Ｄ１―ＭＳＥＬ＿Ｄ３により、端子ＭＯに導通される配線ＭＬの選択が行われる。回路５３１と回路５３２によって、配線ＭＬの両端から電圧Ｖ０を入力することができる。信号ＭＰＯＮ＿Ｕ、ＭＰＯＮ＿Ｄにより配線ＭＬへの電圧Ｖ０の入力が制御される。表示パネル５２０が画像を表示する間は、配線ＭＬに電圧Ｖ０を入力する。サブ画素１０を流れる電流を検出する場合は、端子ＭＯに１または複数の配線ＭＬを導通させる。
【０２６７】
図２２を参照して、画素アレイ５２１、ゲートドライバ回路５２４Ｌ、５２４Ｒ、およびＳＤ‐ＩＣ２００の接続構造について説明する。
【０２６８】
ゲート線ＧＬ１＿１―ＧＬ１＿Ｎｒは、ゲートドライバ回路５２４Ｌとゲートドライバ回路５２４Ｒ双方に電気的に接続されている。ゲートドライバ回路５２４Ｌ、５２４Ｒは同じ回路構成であり、ＯＳトランジスタで構成される。ゲートドライバ回路５２４Ｌ、５２４Ｒにより、ゲート線ＧＬ１の両端から同じタイミングでスキャン信号が入力される。なお、別の例として、ゲートドライバ回路５２４Ｌで奇数行のゲート線ＧＬ１を駆動し、ゲートドライバ回路５２４Ｒで偶数行のゲート線ＧＬ１を駆動してもよい。
【０２６９】
ソース線ＳＬ１、配線ＭＬは、２画素（６サブ画素）分の列ごとに、接続されるＳＤ‐ＩＣ２００が変わる。図２２には、代表的に、画素アレイ５２１、ＳＤ‐ＩＣ２００＿１Ｕ、２００＿１Ｄの接続構造を示す。ＳＤ‐ＩＣ２００＿１ＵのＣＳＮ部２０２の要部を簡略化して示している。
【０２７０】
配線ＭＬが接続されるＳＤ‐ＩＣ２００は、３本毎にＳＤ‐ＩＣ２００＿１ＵとＳＤ‐ＩＣ２００＿１Ｄと交互に変化する。端子ＭＯ［１］、ＭＯ［３］、ＭＯ［５］は、それぞれ、ＳＤ‐ＩＣ２００＿１ＵのピンＰＭ［１］、ＰＭ［２］、ＰＭ［３］に導通される。端子ＭＯ［２］、ＭＯ［４］は、それぞれ、ＳＤ‐ＩＣ２００＿１ＤのピンＰＭ［１］、ＰＭ［２］に導通される。
【０２７１】
ソース線ＳＬ１＿Ｒが接続されるＳＤ‐ＩＣ２００は、２本毎に、ＳＤ‐ＩＣ２００＿１ＵとＳＤ‐ＩＣ２００＿１Ｄとで交互に変化する。ソース線ＳＬ１＿Ｇ、ＳＬ１＿Ｂについても同様である。
【０２７２】
＜＜電流検出＞＞
図２３―図２５を参照して、電流検出動作例を説明する。図２３は電流検出動作例のフローチャートである。図２４、図２５は、電流検出動作例を説明するための簡略化した回路図である。
【０２７３】
（ステップＳＳ１０）
ＣＳＮ部２０２に“Ｈ”の信号ＣＭＲＳＴを入力し、ＣＳＮ部２０２をリセットする。
【０２７４】
（ステップＳＳ１１）
ＲＳシーケンスを実行し、ＣＳＮ部２０２のモードを電流検出モードにするための設定データを、ＣＳＮ部２０２の設定レジスタ２７１に書き込む。Ｉ／Ｖ部２３１の検出モードが３入力差動検出モードである場合を例に、以降のステップを説明する。
【０２７５】
ステップＳＳ１２―ＳＳ１７が、電流検出動作の１サイクルである。ステップＳＳ１２で第ｊ行のサブ画素１０に階調信号を書き込む。ＣＳＮ部２０２は、奇数チャンネルのＳＮシーケンス、ＲＤシーケンスを実行する（ステップＳＳ１３、ＳＳ１４）。ステップＳＳ１５で第ｊ行のサブ画素１０に階調信号を書き込む。ＣＳＮ部２０２は、偶数ャンネルのＳＮシーケンス、ＲＤシーケンスを実行する（ステップＳＳ１６、ＳＳ１７）。画素アレイ５２１の行数（Ｎｒ）と同じ回数、ステップＳＳ１２―ステップＳＳ１７を実行し、電流検出動作が終了する（ステップＳＳ１８）。
【０２７６】
（ステップＳＳ１２）
周辺回路５２２によって、サブ画素１０に階調信号を書き込む。ｊ回目のステップＳＳ１２であれば、ゲート線ＧＬ１＿ｊを選択し、第ｊ行のサブ画素１０に階調信号を書き込む。
【０２７７】
次のステップＳＳ１３において、ＣＳＮ部２０２は奇数チャンネルの電流検出を行う。そのため、ステップＳＳ１２では、ステップＳＳ１３で対象になるサブ画素１０と、対象外のサブ画素１０とでは異なる階調信号を書き込む。検出対象のサブ画素１０のための階調信号を「階調信号ＣＭ」と呼び、対象外のサブ画素１０のための階調信号を「階調信号ＮＬ」と呼ぶ。
【０２７８】
ゲート線ＧＬ１＿ｊが選択状態であるとき、階調信号ＣＭが書き込まれたサブ画素１０のトランジスタＭＭ１と配線ＭＬとの間に電流Ｉｍが流れ、階調信号ＮＬが書き込まれたサブ画素１０のトランジスタＭＭ１と配線ＭＬとの間には電流Ｉｍが流れない。例えば、階調信号ＮＬには０階調の信号（黒表示用階調信号）が用いられる。
【０２７９】
図２４を参照して、ステップＳＳ１２を説明する。ステップＳＳ１２では、スイッチ回路５２３Ｕ、５２３ＤのトランジスタＭ１４―Ｍ１６、Ｍ２４―Ｍ２６をオン状態にして、配線ＭＬに電圧Ｖ０を入力する。次いで、ゲート線ＧＬ１＿ｊを選択し、第ｊ行のサブ画素１０Ｒ、１０Ｇ、１０Ｂに階調信号を書き込む。
【０２８０】
図２４の例では、サブ画素１０Ｒを対象とし、サブ画素１０Ｇ、１０Ｂは対象外である。サブ画素１０Ｇ、１０Ｂには、それぞれ、階調信号ＮＬ＿Ｇ、ＮＬ＿Ｂを書き込む。奇数チャネルのピンＰＭに電気的に接続される列のサブ画素１０Ｒには、階調信号ＣＭ＿Ｒを書き込み、その他のサブ画素１０Ｒには階調信号ＮＬ＿Ｒを書き込む。ゲート線ＧＬ１＿ｊが選択されている間、トランジスタＭＭ１はオン状態であるので、階調信号ＣＭ＿Ｒが書き込まれたサブ画素１０Ｒと配線ＭＬ間に電流Ｉｍ＿Ｒが流れる。
【０２８１】
（ステップＳＳ１３‐１）
次に、ＣＳＮ部２０２でＩ／Ｖシーケンスを行うため、端子ＭＯと配線ＭＬを導通させる。スイッチ回路５２３Ｕ、５２３ＤのトランジスタＭ１４―Ｍ１６、Ｍ２４―Ｍ２６をオフ状態にし、トランジスタＭ１１―Ｍ１２をオン状態にする（図２５）。ＣＳＮ部２０２のＩ／Ｖ回路２４１は、端子ＩＮＰ１、ＩＮＰ２の電圧を平均した電圧を参照電圧に用いて、端子ＩＮＭを流れる電流を電圧に変換する。Ｉ／Ｖシーケンスの終了タイミングで、スイッチ回路５２３Ｕ、５２３ＤのトランジスタＭ１１、Ｍ１２をオフ状態にし、端子ＭＯと配線ＭＬを非導通状態にする。
【０２８２】
隣接する配線ＭＬのノイズ成分は高い類似性がある。サブ画素１０Ｒの電流Ｉｍ＿Ｒの検出を３入力差動検出モードで行うことで、Ｉ／Ｖ回路２４１の出力信号がノイズ成分を効果的に除去できるため、サブ画素１０Ｒを流れる電流Ｉｍ＿Ｒの値をより正確に取得することができる。
【０２８３】
（ステップＳＳ１３‐２）
ＣＳＮ部２０２はＡ／Ｄシーケンスを行う。Ａ／Ｄ回路２４３はＩ／Ｖ回路２４１の出力電圧をデジタルデータに変換する。ＣＳＮ部２０２がＡ／Ｄシーケンスを実行している間、スイッチ回路５２３Ｕ、５２３ＤのトランジスタＭ１４―Ｍ１６、Ｍ２４―Ｍ２６をオン状態にして、配線ＭＬに電圧Ｖ０を入力する。
【０２８４】
（ステップＳＳ１４）
ＣＳＮ部２０２はＲ／Ｄシーケンスを行い、信号ＣＭＤＯ［３：０］を出力する。
【０２８５】
（ステップＳＳ１５）
ステップＳＳ１５はステップＳＳ１２と同様に行われる。サブ画素１０Ｇ、１０Ｂに階調信号ＮＬ＿Ｇ、ＮＬ＿Ｂを書き込む。ステップＳＳ１６で検出対象となる列のサブ画素１０Ｒに階調信号ＣＭ＿Ｒを書き込み、その他のサブ画素１０Ｒに階調信号ＮＬ＿Ｒを書き込む。
【０２８６】
ＳＤＲ部２０１とＣＳＮ部２０２の動作は独立しているので、ＡＤシーケンス（ステップＳＳ１３‐２）の実行中、またはＲＤシーケンス（ステップＳＳ１４）の実行中に、ＳＳ１５を実行することができる。
【０２８７】
（ステップＳＳ１６）
ステップＳＳ１６はステップＳＳ１３と同様であり、ＣＳＮ部はＩＶシーケンス（ステップＳＳ１６‐１）、ＡＤシーケンス（ステップＳＳ１６‐２）を行う。
【０２８８】
（ステップＳＳ１７）
ＣＳＮ部２０２はＲ／Ｄシーケンスを行い、信号ＣＭＤＯ［３：０］を出力する。
【０２８９】
（ステップＳＳ１８）
図２３の動作例では、ステップＳＳ１２―ＳＳ１８のサイクル数はＮｒに設定し、１行ごとにサブ画素１０の電流を検出している。サイクル数はＮｒに限定されない。検出対象とするサブ画素数等に応じて、設定される。
【０２９０】
サブ画素１０の駆動トランジスタ（ＭＤ１）のドレイン電流は非常に小さく、１ｎＡ乃至数百ｎＡ程度である。ＣＳＮ部２０２のＣＭ回路２４５は、このような微小な電流を検出することが可能である。３入力差動検出モードでは、Ｉ／Ｖ回路２４１は、高いＳＮＲのアナログ信号を取得することができるので、ＣＭ回路２４５は、高い精度での電流検出が可能である。信号ＣＭＤＯ［３：０］を用いることで、サブ画素１０に書き込む階調信号をより適切に補正することができる。したがって、ソースドライバ回路をＳＤ‐ＩＣ２００で構成することで、表示品質の優れた表示システム５００を提供することができる。
【０２９１】
＜＜画素アレイ、サブ画素の他の構成例＞＞
以下、図２６Ａ―図２６Ｃ、図２７、図２８Ａ、図２８Ｂを参照して、画素アレイ、サブ画素の他の構成例を説明する。
【０２９２】
図２６Ａに示す画素アレイ５５１は、画素アレイ５２１の変形例であり、サブ画素１０に代えてサブ画素１１を有する。サブ画素１１は、トランジスタＭＳ２、ＭＤ２、ＭＭ２、容量素子ＣＳ２、ＥＬ素子ＤＥ２を有する。
【０２９３】
トランジスタＭＳ２のバックゲートはゲートに電気的に接続され、トランジスタＭＭ２のバックゲートはゲートに電気的に接続されている。ゲート線ＧＬ１にトランジスタＭＳ２、ＭＭ２のゲートが電気的に接続されている。
【０２９４】
図２６Ｂに示す画素アレイ５５２には、１行に２本のゲート線ＧＬ１、ＧＬ２が設けられている。ゲート線ＧＬ２にはトランジスタＭＭ１のバックゲートが電気的に接続される。トランジスタＭＳ１とトランジスタＭＭ１のオンオフを独立して制御できる。サブ画素１０にかえてサブ画素１１で画素アレイ５５２を構成してもよい。
【０２９５】
図２６Ｃに示す画素アレイ５５３はゲート線ＧＬ１、ソース線ＳＬ、配線ＭＬ、サブ画素１２を有する。サブ画素１２はトランジスタＭＳ３、ＭＤ３、容量素子ＣＳ３、ＥＬ素子ＤＥ３を有する。ゲート線ＧＬ１にトランジスタＭＳ３のゲートとバックゲートが電気的に接続されている。画素電極はＥＬ素子ＤＥ３のカソードを構成する。コモン電極はＥＬ素子ＤＥ３のアノードを構成し、電圧ＶＡＮが入力される。
【０２９６】
１列あたり複数のソース線を設けてもよい。図２７に示す画素アレイ５５４では、１列あたりソース線ＳＬ１ａ、ＳＬ１ｂが設けられている。ソース線ＳＬ１ａ、ＳＬ１ｂに対応して、ゲート線ＧＬ１ａ、ＧＬ１ｂがそれぞれ設けられる。ゲート線ＧＬ１ａとゲート線ＧＬ１ｂには同じタイミングでゲートドライバ回路５２４Ｌ、５２４Ｒからスキャン信号が入力される。図２７の例では、サブ画素１０で画素アレイ５５４を構成しているが、他のサブ画素でもよい。
【０２９７】
１列あたり複数のソース線を設けることで、複数行を同時に選択できる。ソース線が２本であれば、１水平期間が２倍になるため、データ書き込み時間を長くできる。したがって、画素アレイ５５４は、大型画面（例えば、対角５０インチ以上）の表示システム、および高解像度の画像信号（例えば、階調１２ビット、１２０Ｈｚ）が入力される表示システムに好適である。
【０２９８】
サブ画素のトランジスタはＯＳトランジスタに限定されない、例えば、多結晶シリコントランジスタでもよい。多結晶シリコントランジスタを用いる場合、サブ画素をｐチャネル型トランジスタで構成することができる。図２８Ａに示すサブ画素１５は３個のｐチャネル型トランジスタを有する。図２８Ｂに示すサブ画素１６は２個のｐチャネル型トランジスタを有する。
【０２９９】
バックゲートを有さないトランジスタで、サブ画素の一部または全てのトランジスタを構成してもよい。駆動トランジスタはバックゲートを有するトランジスタであることが好ましい。それは、バックゲートを設けることで、Ｉｄ‐Ｖｄ特性の飽和性および電流駆動能力を向上できるからである。
【０３００】
〔実施の形態４〕
実施の形態４では、図２９、図３０Ａ、図３０Ｂを参照して、表示パネルの構成例について説明する。
【０３０１】
図２９に示す表示パネル４２０１において、基板４００１は素子基板のベース基板であり、基板４００６は対向基板のベース基板である。
【０３０２】
基板４００１には、画素アレイ４１２０、ゲートドライバ回路４１２５、端子部４１２６が設けられている。図２９には、画素アレイ４１２０に含まれるトランジスタ４０１０、容量素子４０２０およびＥＬ素子４５１３、並びにゲートドライバ回路４１２５に含まれるトランジスタ４０１１を例示している。基板４００１には絶縁層４１０２、４１０３、４１１０、４１１１、４１１２が設けられている。
【０３０３】
トランジスタ４０１０、４０１１は絶縁層４１０２上に設けられている。トランジスタ４０１０、４０１１は、それぞれ、導電層４１５０、４１５１、半導体層４１５２、導電層４１５６、４１５７を有する。導電層４１５０、４１５１はソース電極およびドレイン電極を構成する。導電層４１５６はバックゲート電極を構成し、導電層４１５７はゲート電極を構成する。
【０３０４】
容量素子４０２０は、導電層４１５１と導電層４０２１が絶縁層４１０３を介して重なる領域を有する。
【０３０５】
端子部４１２６には、導電層４０１４、４０１５が設けられている。導電層４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。導電層４０１５は、導電層４０１４に電気的に接続されている。導電層４０１４は端子を構成し、導電層４０１５は引き回し配線を構成する。
【０３０６】
半導体層４１５２はチャネル形成領域を有する。半導体層４１５２は、金属酸化物層またはシリコン層などである。
【０３０７】
例えば、半導体層４１５２を金属酸化物層とする場合、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む金属酸化物層であることが好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆである）が代表的である。
【０３０８】
トランジスタ４０１０、４０１１がＯＳトランジスタである場合、半導体層４１５２は、例えば、１層乃至３層の金属酸化物層で構成される。
【０３０９】
導電層４０３０は絶縁層４１１２の上に設けられている。導電層４０３０、絶縁層４１１２上に隔壁４５１０が設けられている。隔壁４５１０上に発光層４５１１、導電層４０３１の積層が設けられている。隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、導電層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３１０】
ＥＬ素子４５１３は、導電層４０３０、発光層４５１１、導電層４０３１の積層で構成される。導電層４０３０は画素電極であり、導電層４０３１はコモン電極である。発光層４５１１は、単層でもよいし、複数層の積層でもよい。
【０３１１】
ＥＬ素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、導電層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。
【０３１２】
シール材４００５によって基板４００６は基板４００１に固定されている。シール材４００５によって密封されている基板４００１と基板４００６との間の空間は、充填材４５１４で満たされている。充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。シール材４００５に乾燥剤が含まれていてもよい。
【０３１３】
カラーフィルタ層、ブラックマトリクス層、偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）などは、適宜設ければよい。これらは、表示パネル４２０１がトップエミッション型表示パネルであれば基板４００６に設ければよく、ボトムエミッション型表示パネルであれば基板４００１に設ければよい。
【０３１４】
図３０Ａ、図３０Ｂに表示パネルの他の構成例を示す。図３０Ａに示す表示パネル４２０２、図３０Ｂに示す表示パネル４２０３は、それぞれ、トランジスタの構造が表示パネル４２０１と異なる。表示パネル４２０２のトランジスタ４０１０、４０１１はトップゲート型トランジスタである。表示パネル４２０３のトランジスタ４０１０、４０１１は、バックゲート電極を有するトップゲート型トランジスタである。
【０３１５】
〔実施の形態５〕
本明細書等で開示する表示システムは、様々な電子機器の表示部に用いることができる。本明細書等で開示されるＳＤ‐ＩＣによって、表示部の輝度を補正することができるため、階調データのビット数の増加、大画面化、画素数の増加などが容易である。電子機器には、テレビジョン受信装置（以下、ＴＶ装置）、ＶＲ（仮想現実）ヘッドマウントディスプレイ、医用表示装置（画像診断装置の表示装置）、デジタルサイネージ、航空機、船舶、自動車、機械等の操作を模擬する模擬装置（シミュレータ）、デジタルカメラ、デジタルビデオカメラ、モバイル機器（例えば、タブレット端末、スマートフォン、ゲーム機）、ウエアラブル機器等がある。
【０３１６】
以下、図３１Ａ―図３１Ｄ、図３２Ａ―図３２Ｃ、図３３Ａ、図３３Ｂを参照して、表示システムを具備する電子機器の幾つかの具体例を示す。
【０３１７】
図３１Ａに示すＴＶ装置２０１０は、表示部２０１１、筐体２０１３、支持台２０１５を有する。ＴＶ装置２０１０は、例えば、３０乃至１１０インチの８ＫＴＶ装置である。
【０３１８】
図３１Ｂに示す表示装置２０２０は、表示部２０２１、筐体２０２３、支持台２０２５を有する。表示装置２０２０は、コンピュータ、遊技機等のモニタとして用いることができる。表示装置２０２０にテレビジョン放送の受信装置を組み込むことで、表示装置２０２０をＴＶ装置として利用することができる。
【０３１９】
図３１Ｃ、図３１Ｄに医用表示装置の構成例を示す。図３１Ｃに示す医用表示装置２０４０は、表示部２０４１、筐体２０４３、支持部２０４５を有する。支持部２０４５によって、天井、面等に医用表示装置２０４０を固定することができる。例えば、医用表示装置２０４０は、手術室、集中治療室等に設置される。表示部２０４１には、術野、患部の映像、患者の情報（例えば、心電図、血圧）、医用画像（例えば、Ｘ線画像、ＭＲＩ画像）が表示される。
【０３２０】
図３１Ｄに示す医用表示装置２０５０は、表示部２０５１、筐体２０５３、支持台２０５５を有する。医用表示装置２０５０は、据え置き型の表示装置であり、例えば、医用画像診断に用いられる。筐体２０５３は回転できるように支持台２０５５に取り付けられ、表示する画像に応じて、表示部２２５３を横向き（ランドスケープ）、縦向き（ポートレート）に回転することができる。
【０３２１】
図３２Ａに示す情報端末２１１０は、表示部２１１１、筐体２１１３、光センサ２１１４、カメラ２１１５、操作ボタン２１１６を有する。情報端末２１１０の機能には、音声通話、カメラ２１１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生などがある。例えば、情報端末２１１０に電子教科書のデータを記憶させることで、デジタル教科書リーダとして用いることが可能である。
【０３２２】
表示部２１１１はタッチセンサ装置が組み込まれた表示システムで構成される。情報端末２１１０の画面をスタイラスペン２１１７（または電子ペン）、指などでタッチ操作することで、情報端末２１１０を操作することが可能である。光センサ２１１４で検知された環境光のデータに基づいて、表示部２１１１の明るさ、色合いなどが変更可能である。以下に例示される電子機器の表示部も、表示部２１１１と同様の機能を持つ。
【０３２３】
図３２Ｂに示すＰＣ（パーソナルコンピュータ）２１３０は、表示部２１３１、筐体２１３３、光センサ２１３４、カメラ２１３５、キーボード２１３６を有する。表示部２１３１はタッチセンサ装置が組み込まれた表示システムで構成され、表示部２１１１と同様の機能を持つ。キーボード２１３６は、筐体２１３３から着脱可能な構成である。筐体２１３３にキーボード２１３６を装着した状態では、ＰＣ２１３０はノード型ＰＣとして使用できる。筐体２１３３からキーボード２１３６を脱着した状態では、ＰＣ２１３０はタブレット型ＰＣとして使用できる。
【０３２４】
図３２Ｃに示すスマートフォン２１５０は、表示部２１５１、筐体２１５３、光センサ２１５４、マイク２１５６、スピーカ２１５７、操作ボタン２１５８を有する。表示部２１５１はタッチセンサ装置が組み込まれた表示システムで構成され、表示部２１１１と同様の機能を持つ。筐体２１５３の背面にはカメラなどが設けられている。スマートフォン２１５０は情報端末２１１０と同様の機能をもつ。
【０３２５】
図３３Ａに、車載用電子機器の構成例を示す。例えば、自動車２２００は、ナビゲーションシステム２２１０、リアビューモニタ２２２０、後部座席モニタ２２３０等が設けられている。図３３Ａは、自動車２２００の後部座席からみた室内を模式的に示す。
【０３２６】
リアビューモニタ２２２０は、後写鏡（インナーリアビューミラーとも呼ぶ。）として機能する。リアビューモニタ２２２０は、表示部２２２１、筐体２２２３、接続部２２２５を有する。接続部２２２５によって、表示部２２２１は、画面の向きを変更可能に室内に取り付けられている。自動車２２００には、車体の後方を撮影するカメラが設けられており、カメラの映像はリアルタイムでリアビューモニタ２２２０に表示される。ナビゲーションシステム２２１０に自動車２２００の後退時にカメラの映像を表示する機能をもたせてもよい。
【０３２７】
後部座席モニタ２２３０は、表示部２２３１、筐体２２３３を有する。筐体２２３３は、前部座席のヘッドレスト２２３５のシャフトに固定するための取付け部を有する。後部座席モニタ２２３０には、例えば、ナビゲーションシステム２２１０の映像、ＴＶ放送の映像、記録媒体（例えば、ＤＶＤ、ＳＤカード）に保存されている映像コンテンツ等が表示される。
【０３２８】
図３３Ｂに示すデジタルサイネージ２３００は、表示部２３０１、筐体２３０３、スピーカ２３０５を有する。デジタルサイネージ２３００によって、例えば、駅・空港・海港・各種施設（例えば、展示場、スタジアム、劇場、美術館）の案内図表示システム、病院・銀行などの順番案内表示システムを提供できる。
【実施例１】
【０３２９】
実施の形態２のＳＤ‐ＩＣ２００を製造し、ウエハテストを行った。ＳＤ‐ＩＣ２００のベース基板はシリコンウエハである。ウエハテストでは、電流生成部２５８の性能を確認するため、ＣＳＮ部２０２をテストモードで動作し、信号ＣＭＤＯ［１１：０］を取得した。図３４は、信号ＣＭＤＯ［３：０］の解析結果を示す。
【０３３０】
【表３】
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【０３３１】
表３に、ＳＤ‐ＩＣ２００の仕様を示す。ＣＳＮ部２０２には、１８０個のＣＭ回路２４５（図１１参照）が設けられている。Ａ／Ｄ回路２４３は１２ビットＡ／Ｄ回路である。電流生成部２５８の容量素子Ｃｔの容量は１ｐＦである。
【０３３２】
なお、製造したＳＤ‐ＩＣ２００では、ＡＳＷ部２５２にスイッチＳ３４が設けられていなく、ＬＯＧ／ＬＳ部２５４には、インバータ回路６３、レベルシフト回路６８が設けられていない（図１４参照）。
【０３３３】
ＣＳＮ部２０２をテストモードで動作して、信号ＣＭＤＯ［３：０］を測定した。Ｉ／Ｖ回路２４１の検出モードは３入力差動検出モードとした。Ａ／Ｄ回路２４３のコンパレータ４３には信号ＤＡＣＯを入力した。Ｄ／Ａ回路２７８の参照電圧は１Ｖ（＝ＣＭＶＲＤ１）、４Ｖ（＝ＣＭＶＲＤ２）とした。
【０３３４】
電流ＴＩＲＥＦには、電流ＩＲＦＩＮＴ（内部生成電流）を用いた。電圧ＣＭＶＲＩは４Ｖである。ノードＮｔに電圧ＣＭＶＲＣを入力した。電圧ＣＭＶＲＣを４Ｖから７Ｖの間で１６段階（変化量０．１８７５Ｖ）変化させて、電流ＩＲＦＩＮＴを変化させた。各電流ＩＲＦＩＮＴに対して、テストモードでＣＳＮ部２０２を動作し、信号ＣＭＤＯ［３：０］を取得した。図３４は、電圧ＣＭＶＲＣに対するＣＭ回路２４５［１７６］―２４５［１８０］の出力データ（ＡＤＯ［１１：０］）の値を示す。図３４の縦軸の値は、ＣＭ回路２４５［１７６］―２４５［１８０］が検出した電流ＩＲＦＩＮＴの値に対応する。
【０３３５】
図３４は、電流ＩＲＦＩＮＴを容量素子Ｃｔの電荷と入力電圧ＣＭＶＲＣとによって制御することで、電流生成部２５８は広い電流出力範囲をもち、かつ出力電流の値を高精度に調節できることを示している。従って、ＳＤ‐ＩＣ２００に電流生成部２５８を組み込むことで、複数のＣＭ回路２４５を高精度に検査することが可能である。
【符号の説明】
【０３３６】
１０、１１、１２、１５、１６：サブ画素、  ２０：画素、
４１：増幅回路、  ４３：コンパレータ、  ４４、４５、４９、６０：フリップフロップ、  ４６：インバータ回路、  ４７：セレクタ、  ４８：ＴＲＩ（トライステート）バッファ回路、    ５３：ＴＲＩバッファ回路、  ６２：ＯＲ回路、  ６３：インバータ回路、  ６４：ＡＮＤ回路、    ６７、６８、６９：レベルシフト回路、
１００：ＩＣ、  １１０：電流電圧変換部、  １１２：サンプルホールド部、  １１３：アナログデジタル変換部、  １１４：出力ドライバ、  １１７：スイッチ部、  １１８：シフトレジスタ、  １２１：レベルシフト部、  １２２、  １２３：ロジック部、  １２４：ＬＯＧ／ＬＳ（ロジック及びレベルシフタ）部、  １２５：電流生成回路、  １２５ａ：遅延回路、  １２８：スイッチマトリクス、  １２９：スイッチ部、
１３０：電流電圧変換回路（Ｉ／Ｖ回路）、  １３１：増幅回路、  １３２：サンプルホールド回路（Ｓ／Ｈ回路）、  １３３：アナログデジタル変換回路（Ａ／Ｄ回路）、  １３４：バッファ回路、  １３５：レジスタ、  １３７：スイッチマトリクス、  １３９：スイッチ回路、  １４０：ＣＭ回路、  １６０：回路、  １６１：レベルシフタ、  １６２：ＯＲ回路、  １６３：レジスタ、  １６８：シフトレジスタ、
２００：ＳＤ‐ＩＣ（ソースドライバＩＣ）、  ２０１：ＳＤＲ（ソースドライバ）部、  ２０２：ＣＳＮ（電流検出）部、  ２１０：レシーバ、  ２１１：ロジック部、  ２１２：シフトレジスタ、  ２１４：ラッチ部、  ２１５：ラッチ部、  ２１６：レベルシフト部、  ２１７：デジタルアナログ変換部（Ｄ／Ａ部）、  ２１８：増幅部、  ２２４、  ２２５：ラッチ回路、  ２２６：レベルシフタ、  ２２７：デジタルアナログ変換回路（Ｄ／Ａ回路）、  ２２８：増幅回路、  ２３０：ＡＳＷ（アナログスイッチ）部、  ２３１：Ｉ／Ｖ（電流電圧変換）部、  ２３２：Ｓ／Ｈ（サンプルホールド）部、  ２３３：アナログデジタル変換部（Ａ／Ｄ部）、  ２３５：出力ドライバ、  ２３６：バッファ部、  ２３７：シフトレジスタ、２４０：スイッチマトリクス、  ２４１：Ｉ／Ｖ回路、２４１Ｓ：積分回路、  ２４１Ｄ：差動積分回路、  ２４２：Ｓ／Ｈ回路、  ２４３：Ａ／Ｄ回路、  ２４５：ＣＭ回路、  ２５０：スイッチマトリクス、  ２５１：ＡＳＷ部、  ２５２：ＡＳＷ部、  ２５３：バッファ部、  ２５４：ＬＯＧ／ＬＳ部、  ２５５：シフトレジスタ、  ２５８：電流生成部、  ２５８ａ：遅延回路、  ２５８Ａ、  ２５８Ｂ、２５９、２６０、２６１：ＡＳＷ回路、  ２５８Ｇ：電流生成回路、  ２６９：ＭＵＸ（マルチプレクサ）、  ２７０：レベルシフト部、  ２７１：設定レジスタ、  ２７２：デコーダ、  ２７４、２７５：セレクタ、  ２７７：カウンタ、  ２７８：Ｄ／Ａ回路、
５００：表示システム、  ５１０：プロセッサ、  ５１２：実行ユニット、  ５１３：メモリ装置、  ５１５：表示コントローラ、  ５１６：画像プロセッサ、  ５１７：タイミングコントローラ、  ５１８：メモリ装置、  ５２０：表示パネル、  ５２１：画素アレイ、  ５２２：周辺回路、  ５２３Ｄ、５２３Ｕ：スイッチ回路、  ５２４Ｌ、５２４Ｒ：ゲートドライバ回路、  ５３１、５３２：回路、
５５１、５５２、５５３、５５４：画素アレイ、
２０１０：ＴＶ装置、  ２０１１：表示部、  ２０１３：筐体、  ２０１５：支持台、  ２０２０：表示装置、  ２０２１：表示部、  ２０２３：筐体、  ２０２５：支持台、  ２０４０：医用表示装置、  ２０４１：表示部、  ２０４３：筐体、  ２０４５：支持部、  ２０５０：医用表示装置、  ２０５１：表示部、  ２０５３：筐体、  ２０５５：支持台、  ２１１０：情報端末、  ２１１１：表示部、  ２１１３：筐体、  ２１１４：光センサ、  ２１１５：カメラ、  ２１１６：操作ボタン、  ２１１７：スタイラスペン、  ２１３０：ＰＣ（パーソナルコンピュータ）、  ２１３１：表示部、  ２１３１：筐体、  ２１３３：筐体、  ２１３４：光センサ、  ２１３５：カメラ、  ２１３６：キーボード、  ２１５０：スマートフォン、  ２１５１：表示部、  ２１５３：筐体、  ２１５４：光センサ、  ２１５６：マイク、  ２１５７：スピーカ、  ２１５８：操作ボタン、  ２２００：自動車、  ２２１０：ナビゲーションシステム、  ２２２０：リアビューモニタ、  ２２２１：表示部、  ２２２３：筐体、  ２２２５：接続部、  ２２３０：後部座席モニタ、  ２２３１：表示部、  ２２３３：筐体、  ２２３５：ヘッドレスト、  ２３００：デジタルサイネージ、  ２３０１：表示部、  ２３０３：筐体、  ２３０５：スピーカ、
４００１：基板、  ４００５：シール材、  ４００６：基板、  ４０１０、４０１１：トランジスタ、  ４０１４、４０１５、４０２１、４０３０、４０３１、４１５６、４１５７、４１５０、４１５１：導電層、  ４０１８：ＦＰＣ、  ４０１９：異方性導電層、  ４０２０：容量素子、  ４１０２、４１０３、４１１０、４１１１、４１１２：絶縁層、  ４１２０：画素アレイ、  ４１２５：ゲートドライバ回路、  ４１２６：端子部、  ４１５２：半導体層、  ４２０１、４２０２、４２０３：表示パネル、  ４５１０：隔壁、  ４５１１：発光層、  ４５１３：ＥＬ（エレクトロルミネセンス）素子、  ４５１４：充填材、
Ｐ１１、Ｐ１２、ＰＡＩＯ、ＰＤＩ、ＰＤＯ１、ＰＤＯ２、ＰＩ、ＰＭ、ＰＭＶ１、ＰＭＶ２、ＰＳ、ＰＶＰ、ＰＶＲ１、ＰＶＲ２、ＰＶＲ３、ＰＶＲ４：ピン、
Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ１０、Ｂ１１、Ｂ１２、Ｂ２０、Ｂ２１、ＩＮＭ、ＩＮＰ、ＩＮＰ１、ＩＮＰ２、ＭＯ、ＯＴＡ、ＯＴ１３１：端子、
Ｎ８１、Ｎ８２、Ｎ１３２、Ｎｓｈ、Ｎｔ、Ｎｔａ、Ｎｔｂ：ノード、
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ４１、Ｓ４２、ＳＷ７１、ＳＷ７２、ＳＷ７３、ＳＷ７４、ＳＷ７５、ＳＷ７６、ＳＷ８１、ＳＷ８２、ＳＷ８３、ＳＷ８４、ＳＷ８５、ＳＷ８６、ＳＷ８７、ＳＷ８８、ＳＷｉｖ、ＳＷｓｈ、ＳＷｔ、ＳＷｔｂ：スイッチ、
Ｃｉｖ、Ｃｓｈ、Ｃｔ、Ｃ４１、Ｃ４２、Ｃｎ１０、Ｃｎ１１、Ｃｎ１２、Ｃｎ８１、Ｃｎ８２、ＣＳ１、ＣＳ２、ＣＳ３：容量素子、
ＡＮＬ、ＭＬ、ＴＭ０、ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ８１、ＴＭ８２：配線、
ＧＬ１、ＧＬ１ａ、ＧＬ１ｂ、ＧＬ２：ゲート線、
ＳＬ１、ＳＬ１ａ、ＳＬ１ｂ：ソース線、
ＤＥ１、ＤＥ２、ＤＥ３：ＥＬ素子、
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ２４、Ｍ２５、Ｍ２６、ＭＤ１、ＭＤ２、ＭＤ３、ＭＭ１、ＭＭ２、ＭＳ１、ＭＳ２、ＭＳ３：トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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