(57)【要約】【課題】  狭額縁化が可能な表示装置を提供する。【解決手段】  一実施形態に係る表示装置は、複数の画素を含む表示領域と、表示領域の周囲の周辺領域と、複数の走査線と、複数の信号線と、周辺領域に配置され、複数の走査線に接続された第１ドライバと、周辺領域に配置され、複数の信号線に接続された第２ドライバと、を備えている。第１ドライバは、対応する走査線に電圧を供給する第１バッファユニットおよび第２バッファユニットと、第１バッファユニットを制御する第１シフトレジスタユニットと、第２バッファユニットを制御する第２シフトレジスタユニットと、を含む。第１バッファユニットおよび第１シフトレジスタユニットの延在方向は、互いに一致する。第２バッファユニットおよび第２シフトレジスタユニットの延在方向は、互いに異なる。【選択図】    図７
2018146854.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を含む表示領域と、
前記表示領域の周囲の周辺領域と、
前記表示領域において第１方向に延びる複数の走査線と、
前記表示領域において前記第１方向と交差する第２方向に延びる複数の信号線と、
前記周辺領域に配置され、前記複数の走査線に接続された第１ドライバと、
前記周辺領域に配置され、前記複数の信号線に接続された第２ドライバと、
を備え、
前記第１ドライバは、対応する前記走査線に電圧を供給する第１バッファユニットおよび第２バッファユニットと、前記第１バッファユニットを制御する第１シフトレジスタユニットと、前記第２バッファユニットを制御する第２シフトレジスタユニットと、を含み、
前記第１バッファユニットおよび前記第１シフトレジスタユニットの延在方向は、互いに一致し、
前記第２バッファユニットおよび前記第２シフトレジスタユニットの延在方向は、互いに異なる、
表示装置。
【請求項２】
前記第２シフトレジスタユニットの延在方向は、前記第１バッファユニットおよび前記第１シフトレジスタユニットの延在方向と一致する、
請求項１に記載の表示装置。
【請求項３】
前記第２バッファユニットの延在方向は、前記第１バッファユニットおよび前記第１シフトレジスタユニットの延在方向と一致する、
請求項１に記載の表示装置。
【請求項４】
前記第１バッファユニットおよび前記第２バッファユニットの各々は、複数のバッファ回路を含み、それぞれの前記バッファ回路に前記走査線が接続されている、
請求項１乃至３のうちいずれか１項に記載の表示装置。
【請求項５】
第１端部と、
前記表示領域に対して前記第１端部の反対側に位置する第２端部と、
前記第１端部に沿う接続端子と、
をさらに備え、
前記第２ドライバは、前記表示領域と前記第１端部との間に設けられ、
前記第２ドライバの一部が、前記第１端部に最も近い前記表示領域の外縁よりも、前記第２端部の側に位置している、
請求項１乃至４のうちいずれか１項に記載の表示装置。
【請求項６】
前記第２ドライバの一部が前記第１ドライバと前記表示領域との間に位置している、
請求項１乃至５のうちいずれか１項に記載の表示装置。
【請求項７】
前記第１ドライバは、前記第２方向と平行に延在する部分と、前記第１方向および前記第２方向と交差する方向に延在する部分とを含む、
請求項１乃至６のうちいずれか１項に記載の表示装置。
【請求項８】
前記第１ドライバは、対応する前記走査線に電圧を供給する第３バッファユニットと、前記第３バッファユニットを制御する第３シフトレジスタユニットと、をさらに含み、
前記第１シフトレジスタユニットと前記第２シフトレジスタユニットとが隣り合い、前記第２シフトレジスタユニットと前記第３シフトレジスタユニットとが隣り合い、
前記第１シフトレジスタユニットおよび前記第２シフトレジスタユニットの前記第１方向における間隔と、前記第２シフトレジスタユニットおよび前記第３シフトレジスタユニットの前記第１方向における間隔とが異なる、
請求項１乃至７のうちいずれか１項に記載の表示装置。
【請求項９】
前記第１ドライバは、対応する前記走査線に電圧を供給する第３バッファユニットと、前記第３バッファユニットを制御する第３シフトレジスタユニットと、をさらに含み、
前記第１バッファユニットと前記第２バッファユニットとが隣り合い、前記第２バッファユニットと前記第３バッファユニットとが隣り合い、
前記第１バッファユニットおよび前記第２バッファユニットの前記第１方向における間隔と、前記第２バッファユニットおよび前記第３バッファユニットの前記第１方向における間隔とが異なる、
請求項１乃至７のうちいずれか１項に記載の表示装置。
【請求項１０】
前記第２ドライバは、前記第１方向と平行に延在する部分と、前記第１方向および前記第２方向と交差する方向に延在する部分とを含む、
請求項１乃至９のうちいずれか１項に記載の表示装置。
【請求項１１】
前記第２ドライバは、第１セレクタユニットと、前記第１セレクタユニットに隣り合う第２セレクタユニットと、を含み、
前記第１セレクタユニットおよび前記第２セレクタユニットは、前記信号線が接続されたセレクタ回路を含み、
前記第１セレクタユニットおよび前記第２セレクタユニットは、前記第２方向において互いにずれている、
請求項１乃至１０のうちいずれか１項に記載の表示装置。
【請求項１２】
前記第１セレクタユニットに含まれる前記セレクタ回路の数と、前記第２セレクタユニットに含まれる前記セレクタ回路の数とが異なる、
請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機エレクトロルミネッセンス表示装置などの表示装置は、画素が配列される表示領域と、表示領域を囲う周辺領域とを有している、周辺領域には、画素を駆動するための周辺回路が配置される。
【０００３】
近年、表示装置を狭額縁化するための技術が種々検討されている。表示装置の狭額縁化を実現するためには、周辺回路のレイアウトを効率化して、周辺領域の面積を小さくする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／０１０４６３号
【特許文献２】国際公開第２００９／０５７３４２号
【特許文献３】特開２０１６−１４８７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の一態様における目的は、狭額縁化が可能な表示装置を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態に係る表示装置は、複数の画素を含む表示領域と、前記表示領域の周囲の周辺領域と、前記表示領域において第１方向に延びる複数の走査線と、前記表示領域において前記第１方向と交差する第２方向に延びる複数の信号線と、前記周辺領域に配置され、前記複数の走査線に接続された第１ドライバと、前記周辺領域に配置され、前記複数の信号線に接続された第２ドライバと、を備えている。前記第１ドライバは、対応する前記走査線に電圧を供給する第１バッファユニットおよび第２バッファユニットと、前記第１バッファユニットを制御する第１シフトレジスタユニットと、前記第２バッファユニットを制御する第２シフトレジスタユニットと、を含む。前記第１バッファユニットおよび前記第１シフトレジスタユニットの延在方向は、互いに一致する。前記第２バッファユニットおよび前記第２シフトレジスタユニットの延在方向は、互いに異なる。
【図面の簡単な説明】
【０００７】
【図１】図１は、一実施形態に係る表示装置の構成例を概略的に示す平面図である。
【図２】図２は、タッチ検出機能に関わる表示装置の構成例を概略的に示す平面図である。
【図３】図３は、図２におけるIII−III線に沿う表示パネルの概略的な断面を示す図である。
【図４】図４は、表示領域の角部の近傍における周辺回路の構成例を概略的に示す平面図である。
【図５】図５は、走査線ドライバに適用し得る等価回路の具体例を示す図である。
【図６】図６は、走査線の駆動例を示すタイミングチャートである。
【図７】図７は、表示領域の角部の近傍における周辺回路の具体的な構成例を示す平面図である。
【図８】図８は、バッファユニットのレイアウトの一例を示す図である。
【図９】図９は、図８におけるIX−IX線に沿うバッファ回路の断面の一例を示す図である。
【図１０】図１０は、シフトレジスタユニットの詳細な回路の一例を示す図である。
【図１１】図１１は、図１０における回路の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、一実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００９】
本実施形態においては、表示装置の一例として、タッチ検出機能を備えた液晶表示装置を例示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、車載機器、ゲーム機器等の種々の装置に用いることができる。本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示装置等の自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical System）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置等にも適用可能である。また、本実施形態にて開示する画像表示に関する構成は、タッチ検出機能を備えない表示装置にも適用可能である。
【００１０】
図１は、本実施形態に係る表示装置ＤＳＰの構成例を概略的に示す平面図である。図中において、第１方向Ｘ及び第２方向Ｙは互いに交差する方向であり、第３方向Ｚは第１方向Ｘ及び第２方向Ｙと交差する方向である。一例では、第１方向Ｘ、第２方向Ｙ、および第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差しても良い。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。
【００１１】
表示装置ＤＳＰは、表示パネルＰＮＬと、配線基板Ｆと、コントローラＣＴとを備えている。表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、第１基板ＳＵＢ１および第２基板ＳＵＢ２の間に配置された液晶層ＬＣとを備えている（詳しくは図３参照）。さらに、表示パネルＰＮＬは、画像が表示される表示領域ＤＡと、表示領域ＤＡを囲む額縁状の周辺領域ＳＡとを備えている。
【００１２】
表示パネルＰＮＬは、第１端部Ｅ１と、表示領域ＤＡに対して第１端部Ｅ１の反対側に位置する第２端部Ｅ２と、第３端部Ｅ３と、表示領域ＤＡに対して第３端部Ｅ３の反対側に位置する第４端部Ｅ４とを有している。図１の例においては、各端部Ｅ１，Ｅ２が第１方向Ｘと平行であり、各端部Ｅ３，Ｅ４が第２方向Ｙと平行である。各端部Ｅ２，Ｅ３，Ｅ４においては、第１基板ＳＵＢ１および第２基板ＳＵＢ２の縁が揃っている。第１端部Ｅ１は、第１基板ＳＵＢ１の縁に相当する。第１端部Ｅ１の側の第２基板ＳＵＢ２の縁は、第１基板ＳＵＢ１の縁よりも表示領域ＤＡの側に位置している。すなわち、表示パネルＰＮＬは、第１端部Ｅ１および表示領域ＤＡの間において、第１基板ＳＵＢ１が第２基板ＳＵＢ２と対向しない非対向領域ＮＡ（あるいは端子領域）を有している。
【００１３】
第１基板ＳＵＢ１は、各端部Ｅ１，Ｅ３の間の角部Ｃ１１と、各端部Ｅ１，Ｅ４の間の角部Ｃ１２と、各端部Ｅ２，Ｅ３の間の角部Ｃ１３と、各端部Ｅ２，Ｅ４の間の角部Ｃ１４とを有している。第２基板ＳＵＢ２は、角部Ｃ１１の近傍の角部Ｃ２１と、角部Ｃ１２の近傍の角部Ｃ２２と、角部Ｃ１３の近傍の角部Ｃ２３と、角部Ｃ１４の近傍の角部Ｃ２４とを有している。表示領域ＤＡは、角部Ｃ１１の近傍の角部Ｃ３１と、角部Ｃ１２の近傍の角部Ｃ３２と、角部Ｃ１３の近傍の角部Ｃ３３と、角部Ｃ１４の近傍の角部Ｃ３４とを有している。
【００１４】
図１の例においては、第１基板ＳＵＢ１の各角部Ｃ１１〜Ｃ１４、第２基板ＳＵＢ２の各角部Ｃ２１〜Ｃ２４、表示領域ＤＡの各角部Ｃ３１〜Ｃ３４がいずれも円弧状である。一例として、第１基板ＳＵＢ１の各角部Ｃ１１〜Ｃ１４と第２基板ＳＵＢ２の各角部Ｃ２３，Ｃ２４は第１曲率半径を有し、第２基板ＳＵＢ２の各角部Ｃ２１，Ｃ２２は第２曲率半径を有し、表示領域ＤＡの各角部Ｃ３１〜Ｃ３４は第３曲率半径を有している。第１乃至第３曲率半径は互いに異なり、例えば、第１曲率半径＞第３曲率半径＞第２曲率半径とすることができる。但し、各角部Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４の関係はここで例示したものに限られない。また、各角部Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４の少なくとも一つが円弧状でなく垂直であってもよい。
【００１５】
表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の走査線Ｇと、複数の信号線Ｓとを備えている。各走査線Ｇは、それぞれ第１方向Ｘに延出し、第２方向Ｙに間隔をおいて並んでいる。各信号線Ｓは、それぞれ第２方向Ｙに延出し、第１方向Ｘに間隔をおいて並んでいる。
【００１６】
表示領域ＤＡは、第１方向Ｘおよび第２方向Ｙに沿って配列された複数の画素ＰＸを有している。画素ＰＸは、異なる色をそれぞれ表示する副画素ＳＰを含む。一例として、画素ＰＸは、赤色の副画素ＳＰＲと、緑色の副画素ＳＰＧと、青色の副画素ＳＰＢとを含む。画素ＰＸの構成はこれに限られず、例えば白色を表示する副画素などをさらに含んでも良いし、同一の色に対応する複数の副画素を含んでも良い。本開示においては、副画素を単に画素と呼ぶことがある。
【００１７】
各副画素ＳＰは、スイッチング素子ＳＷと、画素電極ＰＥと、共通電極ＣＥとを備えている。共通電極ＣＥは、例えば複数の副画素ＳＰに亘って形成されている。スイッチング素子ＳＷは、走査線Ｇ、信号線Ｓ、及び画素電極ＰＥと電気的に接続されている。
【００１８】
表示パネルＰＮＬは、周辺領域ＳＡにおいて、各走査線Ｇが接続された走査線ドライバＧＤ１，ＧＤ２（第１ドライバ）と、各信号線Ｓが接続された信号線ドライバＳＤ（第２ドライバ）とを備えている。走査線ドライバＧＤ１は表示領域ＤＡと第３端部Ｅ３との間に配置され、走査線ドライバＧＤ２は表示領域ＤＡと第４端部Ｅ４との間に配置されている。信号線ドライバＳＤは、表示領域ＤＡと非対向領域ＮＡとの間に配置されている。走査線ドライバＧＤ１，ＧＤ２の一方が省略されても良い。
【００１９】
図１の例においては、角部Ｃ３１，Ｃ３３の近傍において、走査線ドライバＧＤ１が角部Ｃ３１，Ｃ３３と同様に円弧状に曲がっている。すなわち、走査線ドライバＧＤ１は、第２方向Ｙと平行に延在する部分（第２方向Ｙにおける中腹部分）と、第１方向Ｘおよび第２方向Ｙと交差する方向に延在する部分（第２方向Ｙにおける両端部分）とを含む。  
また、角部Ｃ３２，Ｃ３４の近傍において、走査線ドライバＧＤ２が角部Ｃ３２，Ｃ３４と同様に円弧状に曲がっている。すなわち、走査線ドライバＧＤ２は、第２方向Ｙと平行に延在する部分（第２方向Ｙにおける中腹部分）と、第１方向Ｘおよび第２方向Ｙと交差する方向に延在する部分（第２方向Ｙにおける両端部分）とを含む。  
また、角部Ｃ３１，Ｃ３２の近傍において、信号線ドライバＳＤが角部Ｃ３１，Ｃ３２と同様に円弧状に曲がっている。すなわち、信号線ドライバＳＤは、第１方向Ｘと平行に延在する部分（第１方向Ｘにおける中腹部分）と、第１方向Ｘおよび第２方向Ｙと交差する方向に延在する部分（第１方向Ｘにおける両端部分）とを含む。
【００２０】
角部Ｃ３１の近傍における信号線ドライバＳＤの端部は、走査線ドライバＧＤ１と表示領域ＤＡの間に位置している。角部Ｃ３２の近傍における信号線ドライバＳＤの端部は、走査線ドライバＧＤ２と表示領域ＤＡの間に位置している。
【００２１】
走査線ドライバＧＤ１，ＧＤ２は、各走査線Ｇに対して走査信号を供給する。信号線ドライバＳＤは、各信号線Ｓに対して映像信号を供給する。あるスイッチング素子ＳＷに対応する走査線Ｇに走査信号が供給され、かつこのスイッチング素子ＳＷに接続された信号線Ｓに映像信号が供給されると、走査信号によりスイッチング素子ＳＷがオン状態となり、映像信号に応じた電圧が画素電極ＰＥに印加される。このとき画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって、液晶層ＬＣの液晶分子の配向が電圧の印加されていない初期配向状態から変化する。このような動作により、表示領域ＤＡに画像が表示される。
【００２２】
非対向領域ＮＡには第１端部Ｅ１に沿って接続端子Ｔが設けられており、この接続端子Ｔに配線基板Ｆが接続されている。図１の例においては、配線基板ＦにコントローラＣＴが実装されている。コントローラＣＴは、走査線ドライバＧＤ１，ＧＤ２および信号線ドライバＳＤを制御する表示ドライバＲ１と、タッチ検出用の検出ドライバＲ２とを備えている。表示ドライバＲ１および検出ドライバＲ２の実装態様はこれに限られず、例えば第１基板ＳＵＢ１に実装されても良い。また、表示ドライバＲ１および検出ドライバＲ２が異なる部材に実装されても良い。
【００２３】
図２は、タッチ検出機能に関わる構成例を概略的に示す表示装置ＤＳＰの平面図である。表示装置ＤＳＰは、複数の検出電極ＲＸを備えている。各検出電極ＲＸは、表示領域ＤＡにおいて第１方向Ｘに延出し、第２方向Ｙに並んでいる。さらに、図２の例においては、複数の共通電極ＣＥが表示領域ＤＡに配置されている。各共通電極ＣＥは、第２方向Ｙに延出し、第１方向Ｘに並んでいる。
【００２４】
各共通電極ＣＥは、画像表示のための電極としての機能に加え、各検出電極ＲＸとともに表示領域ＤＡに近接する物体を検出するための駆動電極としての機能を有している。本実施形態では、第１基板ＳＵＢ１に各共通電極ＣＥが配置され、第２基板ＳＵＢ２に各検出電極ＲＸが配置される構成を想定する。但し、共通電極ＣＥとは別体の駆動電極を設ける構成も表示装置ＤＳＰに適用可能である。また、検出電極ＲＸおよび共通電極ＣＥ（あるいは駆動電極）の配置態様は種々変形可能である。例えば、第２基板ＳＵＢ２に共通電極ＣＥ（あるいは駆動電極）が設けられても良いし、表示パネルＰＮＬの表示面に配置された透明な基材に検出電極ＲＸおよび共通電極ＣＥと別体の駆動電極が設けられても良い。
【００２５】
図２の例において、各検出電極ＲＸは、周辺領域ＳＡに配置されたパッドＰと接続孔Ｈを介して電気的に接続されている。パッドＰは、周辺領域ＳＡに配置されたリード線Ｌ１を介して接続端子Ｔと電気的に接続されている。例えば図示したように、第２端部Ｅ２から奇数番目の検出電極ＲＸは第３端部Ｅ３と表示領域ＤＡの間に配置されたパッドＰと接続され、第２端部Ｅ２から偶数番目の検出電極ＲＸは第４端部Ｅ４と表示領域ＤＡの間に配置されたパッドＰと接続されている。
【００２６】
図３は、図２におけるIII−III線に沿う表示パネルＰＮＬの概略的な断面を示す図である。第１基板ＳＵＢ１は、ガラス基板或いは樹脂基板等の第１基材１０と、第１絶縁層１１と、第２絶縁層１２と、第１配向膜１３と、上述の共通電極ＣＥおよび画素電極ＰＥとを備えている。第１基板ＳＵＢ１は、上述の走査線Ｇ、信号線Ｓ、スイッチング素子ＳＷなども備えるが、図３においては図示を省略している。
【００２７】
パッドＰおよびリード線Ｌ１は、第１基材１０の上に配置されている。パッドＰおよびリード線Ｌ１と第１基材１０の間に絶縁層が介在しても良い。第１絶縁層１１は、パッドＰおよびリード線Ｌ１を覆っている。各共通電極ＣＥは、第１絶縁層１１の上に配置されている。第２絶縁層１２は、各共通電極ＣＥおよび第１絶縁層１１を覆っている。各画素電極ＰＥは、第２絶縁層１２の上に配置され、第２絶縁層１２を介して共通電極ＣＥと対向している。第１配向膜１３は、各画素電極ＰＥおよび第１絶縁層１２を覆っている。
【００２８】
第２基板ＳＵＢ２は、ガラス基板或いは樹脂基板等の第２基材２０と、カラーフィルタ層２１と、第２配向膜２２とを備えている。カラーフィルタ層２１は、第２基材２０の下に配置されている。カラーフィルタ層２１は、上述の副画素ＳＰＲ，ＳＰＧ，ＳＰＢに対応した色のカラーフィルタを含む。第２配向膜２２は、カラーフィルタ層２１を覆っている。なお、カラーフィルタ層２１は第１基板ＳＵＢ１に配置されても良い。
【００２９】
第１基板ＳＵＢ１および第２基板ＳＵＢ２は、シール材ＳＬを介して貼り合わされている。第１配向膜１３、第２配向膜２２、およびシール材ＳＬで囲われた空間に液晶層ＬＣが封入されている。
【００３０】
検出電極ＲＸは、第２基材２０の上に配置されている。上述の接続孔Ｈは、第２基材２０、カラーフィルタ層２１、第２配向膜２２、シール材ＳＬ、第１配向膜１３、第２絶縁層１２、第１絶縁層１１を貫通している。接続孔Ｈは、パッドＰをさらに貫通しても良い。接続孔Ｈは、例えば図示したようにパッドＰに向けて先細るテーパ状であるが、この例に限られない。接続孔Ｈの内部には、導電性の接続部材Ｃが配置されている。この接続部材Ｃを介して、検出電極ＲＸとパッドＰとが電気的に接続されている。
【００３１】
画素電極ＰＥおよび共通電極ＣＥは、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの透明導電材料で形成することができる。検出電極ＲＸ、パッドＰ、およびリード線Ｌ１は、ＩＴＯなどの透明導電材料や金属材料で形成することができる。検出電極ＲＸを金属材料で形成する場合には、例えば単層或いは多層構造の金属細線をメッシュ状や波形に配置した電極パターンを用いることができる。
【００３２】
なお、図３に示した断面構造は一例に過ぎず、その他にも表示パネルＰＮＬには種々の構成を適用し得る。例えば、共通電極ＣＥは、画素電極ＰＥと液晶層ＬＣの間に配置されても良いし、画素電極ＰＥと同層に配置されても良いし、第２基板ＳＵＢ２に配置されても良い。また、接続孔Ｈの位置に第１配向膜１３、カラーフィルタ層２１、あるいは第２配向膜２２が配置されていなくても良い。
【００３３】
以上の構成においては、検出電極ＲＸと共通電極ＣＥの間に第１容量が形成される。また、ユーザの指などの物体が表示領域ＤＡに近接すると、この物体と検出電極ＲＸとの間に第２容量が形成される。検出ドライバＲ２は、物体検出のための駆動信号を共通電極ＣＥに供給する。このとき、第１容量を介して検出電極ＲＸから検出ドライバＲ２に検出信号が出力される。この検出信号は、第２容量の有無や第２容量の大きさに応じて変化する。したがって、この検出信号に基づけば、検出ドライバＲ２は、表示領域ＤＡに近接する物体の有無や表示領域ＤＡにおける物体の位置を検出することができる。
【００３４】
ここで述べた検出方式は、例えば相互容量方式と呼ばれる。但し、物体の検出方式は相互容量方式に限られず、自己容量方式であっても良い。自己容量方式においては、検出電極ＲＸに駆動信号が供給されるとともに、検出電極ＲＸから検出信号が読み出され、この検出信号に基づいて表示領域ＤＡに近接する物体の有無や表示領域ＤＡにおける物体の位置を検出することができる。
【００３５】
続いて、周辺領域ＳＡに配置される周辺回路（走査線ドライバＧＤ１，ＧＤ２、信号線ドライバＳＤ等）の構成について説明する。  
図４は、角部Ｃ１１，Ｃ２１，Ｃ３１の近傍における周辺回路の構成例を概略的に示す平面図である。走査線ドライバＧＤ１は、複数のシフトレジスタユニット３０と、各シフトレジスタユニット３０に対して１つずつ接続されるとともに少なくとも１つの走査線Ｇが接続された複数のバッファユニット４０とを備えている。各シフトレジスタユニット３０は、各走査線Ｇに走査信号を順次供給するためのタイミングを制御するシフトレジスタを構成する。バッファユニット４０は、少なくとも１つのバッファ回路４１を含む。バッファ回路４１は、シフトレジスタユニット３０の制御の下で、走査線Ｇに対して走査信号（走査電圧）を供給する。
【００３６】
第１基板ＳＵＢ１は、周辺領域において、複数のビデオ線Ｖを含むビデオ線群ＶＧを備えている。ビデオ線群ＶＧは、信号線ドライバＳＤに沿って配置されている。ビデオ線群ＶＧを構成する各ビデオ線Ｖは、上述の接続端子Ｔおよび配線基板Ｆを介して表示ドライバＲ１と電気的に接続されている。図４の例においては、ビデオ線群ＶＧと表示領域ＤＡの間に信号線ドライバＳＤが配置されている。さらに、走査線ドライバＧＤ１と表示領域ＤＡの間に信号線ドライバＳＤが位置する領域においては、走査線ドライバＧＤ１と信号線ドライバＳＤの間にビデオ線群ＶＧが延在している。
【００３７】
信号線ドライバＳＤは、複数のセレクタユニット５０を備えている。各セレクタユニット５０は、少なくとも１つのセレクタ回路５１（セレクタスイッチ）を含む。セレクタ回路５１には、Ｎ本のビデオ線Ｖと、Ｎより大きいＭ本（Ｍ＞Ｎ）の信号線Ｓとが接続されている。一例では、Ｎ＝２かつＭ＝６である。セレクタ回路５１は、ビデオ線Ｖと接続する信号線Ｓを時分割で切り替える。これにより、表示領域ＤＡに配置された信号線Ｓよりも少ない数のビデオ線Ｖにより、各信号線Ｓに映像信号を供給することができる。
【００３８】
上述の検出電極ＲＸと接続端子Ｔとを接続するリード線Ｌ１は、第１基板ＳＵＢ１の縁部に沿って配置されている。すなわち、リード線Ｌ１と表示領域ＤＡの間に走査線ドライバＧＤ１、信号線ドライバＳＤ、およびビデオ線群ＶＧが位置している。リード線Ｌ１は、角部Ｃ１１の近傍において、角部Ｃ１１と同様に円弧状に曲がっている。図４の例においては、リード線Ｌ１と第１基板ＳＵＢ１の縁部との間の距離が全体に亘って一定であるが、部分的に異なっても良い。例えば、角部Ｃ１１の近傍において、リード線Ｌ１と第１基板ＳＵＢ１の縁部との間の距離が、第１端部Ｅ１に向かうに連れて増大しても良い。
【００３９】
走査線ドライバＧＤ１および信号線ドライバＳＤは、表示領域ＤＡの角部Ｃ３１の近傍において、角部Ｃ３１に沿って曲がっている。したがって、角部Ｃ３１の近傍における信号線ドライバＳＤの一部は、第１端部Ｅ１に最も近い表示領域ＤＡの外縁ＥＤＡ１よりも、第２端部Ｅ２の側（図中の上側）に位置している。また、角部Ｃ３１の近傍における走査線ドライバＧＤ１の一部は、第３端部Ｅ３に最も近い表示領域ＤＡの外縁ＥＤＡ２よりも、第４端部Ｅ４の側（図中の右側）に位置している。
【００４０】
各セレクタユニット５０に含まれるセレクタ回路５１の数は、信号線ドライバＳＤの端部に近いセレクタユニット５０ほど少なくなる。これにより、各セレクタユニット５０の第１方向Ｘにおける幅は、信号線ドライバＳＤの端部に近いセレクタユニット５０ほど小さくなる。  
図４の例において、ビデオ線群ＶＧは、第１方向Ｘに延びる部分と第２方向Ｙに延びる部分とが交互に繰り返す階段状であり、１つの段に対して１つずつセレクタユニット５０が配置されている。但し、１つの段に対して複数のセレクタユニット５０が配置されても良い。また、ビデオ線群ＶＧの少なくとも一部が、第１方向Ｘおよび第２方向Ｙと交差する方向に延びても良い。
【００４１】
ここで一例として、各シフトレジスタユニット３０および各バッファユニット４０のうち、シフトレジスタユニット３０Ａ，３０Ｂ，３０Ｃと、これらに接続されたバッファユニット４０Ａ，４０Ｂ，４０Ｃとに着目する。シフトレジスタユニット３０Ａとシフトレジスタユニット３０Ｂは隣り合い、シフトレジスタユニット３０Ｂとシフトレジスタユニット３０Ｃは隣り合う。また、バッファユニット４０Ａとバッファユニット４０Ｂは隣り合い、バッファユニット４０Ｂとバッファユニット４０Ｃは隣り合う。
【００４２】
シフトレジスタユニット３０Ａとシフトレジスタユニット３０Ｂの第１方向Ｘにおける間隔をｄｘ１１、シフトレジスタユニット３０Ｂとシフトレジスタユニット３０Ｃの第１方向Ｘにおける間隔をｄｘ１２、シフトレジスタユニット３０Ａとシフトレジスタユニット３０Ｂの第２方向Ｙにおける間隔をｄｙ１１、シフトレジスタユニット３０Ｂとシフトレジスタユニット３０Ｃの第２方向Ｙにおける間隔をｄｙ１２と定義する。この場合において、図４の例では、間隔ｄｘ１１と間隔ｄｘ１２とが互いに異なる。具体的には、ｄｘ１１＜ｄｘ１２であり、各シフトレジスタユニット３０Ａ，３０Ｂが第１方向Ｘにおいてずれていないために、間隔ｄｘ１１は零である。さらに、図４の例では、間隔ｄｙ１１と間隔ｄｙ１２とが互いに異なる。具体的には、ｄｙ１１＜ｄｙ１２である。他の例として、各シフトレジスタユニット３０Ａ，３０Ｂ，３０Ｃは、ｄｘ１１＞ｄｘ１２となるように配置されても良いし、ｄｙ１１≧ｄｙ１２となるように配置されても良い。
【００４３】
間隔ｄｘ１１，ｄｘ１２と同様に、図４の例では、バッファユニット４０Ａおよびバッファユニット４０Ｂの第１方向Ｘにおける間隔と、バッファユニット４０Ｂおよびバッファユニット４０Ｃの第１方向Ｘにおける間隔とが互いに異なる。また、間隔ｄｙ１１，ｄｙ１２と同様に、バッファユニット４０Ａおよびバッファユニット４０Ｂの第２方向Ｙにおける間隔と、バッファユニット４０Ｂおよびバッファユニット４０Ｃの第２方向Ｙにおける間隔とが互いに異なる。
【００４４】
さらに、一例として、各セレクタユニット５０のうち、セレクタユニット５０Ａ，５０Ｂ，５０Ｃに着目する。セレクタユニット５０Ａとセレクタユニット５０Ｂは隣り合い、セレクタユニット５０Ｂとセレクタユニット５０Ｃは隣り合う。各セレクタユニット５０Ａ，５０Ｂ，５０Ｃは、第１方向Ｘおよび第２方向Ｙにおいて互いにずれている。  
セレクタユニット５０Ａとセレクタユニット５０Ｂの第１方向Ｘにおける間隔をｄｘ２１、セレクタユニット５０Ｂとセレクタユニット５０Ｃの第１方向Ｘにおける間隔をｄｘ２２、セレクタユニット５０Ａとセレクタユニット５０Ｂの第２方向Ｙにおける間隔をｄｙ２１、セレクタユニット５０Ｂとセレクタユニット５０Ｃの第２方向Ｙにおける間隔をｄｙ２２と定義する。この場合において、図４の例では、間隔ｄｘ２１と間隔ｄｘ２２とが互いに異なる。具体的には、ｄｘ２１＜ｄｘ２２である。また、図４の例では、間隔ｄｙ２１と間隔ｄｙ２２とが略一致する。他の例として、各セレクタユニット５０Ａ，５０Ｂ，５０Ｃは、ｄｘ２１≧ｄｘ２２となるように配置されても良いし、間隔ｄｙ２１と間隔ｄｙ２２とが互いに異なるように配置されても良い。
【００４５】
このように、各シフトレジスタユニット３０および各バッファユニット４０の各方向Ｘ，Ｙにおける間隔を角部Ｃ３１の近傍で調整することにより、角部Ｃ３１に沿って円弧状に曲がった走査線ドライバＧＤ１を実現することができる。同様に、各セレクタユニット５０の各方向Ｘ，Ｙにおける間隔を角部Ｃ３１の近傍で調整することにより、角部Ｃ３１に沿って円弧状に曲がった信号線ドライバＳＤを実現することができる。
【００４６】
なお、以上の説明において、隣り合う２つのユニットの第１方向Ｘにおける間隔（ｄｘ１１，ｄｘ１２，ｄｘ２１，ｄｘ２２等）は、これらユニットそれぞれの第１方向Ｘにおける中心間の距離に相当する。また、隣り合う２つのユニットの第２方向Ｙにおける間隔（ｄｙ１１，ｄｙ１２，ｄｙ２１，ｄｙ２２等）は、これらユニットそれぞれの第２方向Ｙにおける中心間の距離に相当する。
【００４７】
シフトレジスタユニット３０は、後述するように複数の素子から構成されており、各シフトレジスタユニット３０内での各素子の配置は、ほぼ同じである。また、バッファユニット４０は複数のバッファ回路４１を有しており、バッファユニット４０内で各バッファ回路４１は任意の方向に並べられている。
【００４８】
図４では、シフトレジスタユニット３０は第２方向Ｙに長い縦長の矩形で表示されている、これは、シフトレジスタユニット３０を構成する複数の素子が第２方向Ｙに並べられていることを表している。また、バッファユニット４０は図中上側では縦長の矩形で表示され、図中下側では第１方向Ｘに長い横長の矩形で表示されている、これは、縦長の矩形はバッファ回路４１が第２方向Ｙに並べられ、横長の矩形はバッファ回路４１が第１方向Ｘに並べられていることを表している。
【００４９】
表示領域ＤＡの角部Ｃ３１の近傍においては、周辺領域ＳＡは図中上側から下側に向かって、第１方向Ｘの幅が広がっている。そして、周辺領域ＳＡの幅に従って、バッファユニット４０は縦長の矩形から横長の矩形と変化している。すなわち、バッファユニット４０Ａでは周辺領域ＳＡの第１方向Ｘの幅は、バッファ回路４１を第１方向Ｘに並べることが可能なほどに広くないが、バッファユニット４０Ｂではバッファ回路４１を第１方向Ｘに並べることが可能な程度に周辺領域ＳＡの第１方向Ｘの幅が広がっている。
【００５０】
ただし、バッファユニット４０Ｂ、４０Ｃが形成される領域では、周辺領域ＳＡの第１方向Ｘの幅が広がってはいるが、セレクタユニット５０Ａ、５０Ｂと第１方向Ｘに並べて形成する必要があるため、前述した隣り合う２つのユニットの第１方向Ｘにおける間隔と第２方向Ｙにおける間隔や、配置可能なビデオ線Ｖの数等を考慮する必要がある。
さらに、図中下側では、周辺領域ＳＡの第１方向Ｘの幅が広がるのに対して、第２方向Ｙの幅が狭まり、一定の幅に制限されることになる。従って、セレクタユニット５０を形成する領域を考慮してシフトレジスタユニット３０とバッファユニット４０の位置関係が決定される。
【００５１】
図１に示した表示領域ＤＡの角部Ｃ３３の近傍における走査線ドライバＧＤ１の構成は、角部Ｃ３１の近傍における走査線ドライバＧＤ１の構成と同様である。また、表示領域ＤＡの角部Ｃ３２の近傍における走査線ドライバＧＤ２、信号線ドライバＳＤ、ビデオ線群ＶＧ、およびリード線Ｌ１の構成は、角部Ｃ３１の近傍におけるこれらの構成と同様である。さらに、表示領域ＤＡの角部Ｃ３４の近傍における走査線ドライバＧＤ２の構成は、角部Ｃ３３の近傍における走査線ドライバＧＤ１の構成と同様である。角部Ｃ３１〜Ｃ３４の近傍における周辺領域ＳＡの構成は、ここで例示したものに限られず、配置される回路や配線のレイアウトを考慮して適宜に変更することができる。
【００５２】
図５は、走査線ドライバＧＤ１に適用し得る等価回路の具体例を示す図である。ここでは、各シフトレジスタユニット３０および各バッファユニット４０のうち、シフトレジスタユニット３０Ａ、バッファユニット４０Ａ、シフトレジスタユニット３０Ｂ、およびバッファユニット４０Ｂに着目する。
【００５３】
シフトレジスタユニット３０Ａは、論理回路３１ａ，３２ａ，３３ａと、クロック供給スイッチ３４ａと、定電圧供給スイッチ３５ａとを備えている。バッファユニット４０Ａは、４つのバッファ回路４１を含む。各バッファ回路４１には、走査線Ｇａ１〜Ｇａ４がそれぞれ接続されている。各バッファ回路４１は、ゲートパルス供給スイッチ４２ａと、ゲートロー電圧供給スイッチ４３ａとを備えている。なお、バッファユニット４０Ａに含まれるバッファ回路４１の数は４つに限定されない。  
クロック供給スイッチ３４ａおよびゲートパルス供給スイッチ４２ａは、ｎ型のＴＦＴ（Thin Film Transistor）とｐ型のＴＦＴとで構成されている。定電圧供給スイッチ３５ａおよびゲートロー電圧供給スイッチ４３ａは、ｎ型のＴＦＴで構成されている。
【００５４】
シフトレジスタユニット３０Ｂは、論理回路３１ｂ，３２ｂ，３３ｂと、クロック供給スイッチ３４ｂと、定電圧供給スイッチ３５ｂとを備えている。バッファユニット４０Ｂの構成はバッファユニット４０Ａと同様であるため、回路構成の図示を省略している。図５の例では、バッファユニット４０Ｂには、走査線Ｇｂ１〜Ｇｂ４がそれぞれ接続されている。クロック供給スイッチ３４ｂは、ｎ型のＴＦＴと、ｐ型のＴＦＴとで構成されている。定電圧供給スイッチ３５ｂは、ｐ型のＴＦＴで構成されている。
【００５５】
論理回路３１ａには、スイッチ６１ａ，６２ａを含む走査方向設定スイッチ６０ａが接続されている。論理回路３１ｂには、スイッチ６１ｂ，６２ｂを含む走査方向設定スイッチ６０ｂが接続されている。これら走査方向設定スイッチ６０ａ，６０ｂは、各シフトレジスタユニット３０を走査する方向を定める。具体的には、シフトレジスタユニット３０Ａの前段のシフトレジスタユニット３０、シフトレジスタユニット３０Ａ、シフトレジスタユニット３０Ｂ、シフトレジスタユニット３０Ｂの後段のシフトレジスタユニット３０・・・の順で各シフトレジスタユニット３０が走査される。スイッチ６１ａ，６２ａ，６１ｂ，６２ｂは、いずれもｎ型のＴＦＴとｐ型のＴＦＴとで構成されている。
【００５６】
論理回路３１ａには、走査方向設定スイッチ６０ａからの信号ｉｎａと、信号ｂａｃｋａとが入力される。論理回路３１ａは、各信号ｉｎａ，ｂａｃｋａの論理和を反転した信号を論理回路３２ａ、クロック供給スイッチ３４ａのｐ型のＴＦＴ、および定電圧供給スイッチ３５ａに出力する。論理回路３２ａは、論理回路３１ａからの信号を反転してクロック供給スイッチ３４ａのｎ型のＴＦＴに出力する。論理回路３１ａからの信号に応じて、クロック供給スイッチ３４ａおよび定電圧供給スイッチ３５ａのいずれか一方がオンされる。クロック供給スイッチ３４ａがオンされている間、クロック供給スイッチ３４ａは、クロックＣＫＶを出力する。一方で、定電圧供給スイッチ３５ａがオンされている間、定電圧供給スイッチ３５ａは、一定の低電圧ＶＧＬを出力する。これらクロックＣＫＶおよび低電圧ＶＧＬは、出力信号ｏｕｔ１としてバッファユニット４０Ａに出力されるとともに、上述の信号ｂａｃｋａとして論理回路３１ａに出力される。さらに、出力信号ｏｕｔ１は論理回路３３ａにて反転され、出力信号ｘｏｕｔ１としてバッファユニット４０Ａに出力される。
【００５７】
バッファユニット４０Ａにおいて、出力信号ｏｕｔ１は、各ゲートパルス供給スイッチ４２ａのｎ型のＴＦＴに入力される。出力信号ｘｏｕｔ１は、各ゲートパルス供給スイッチ４２ａのｐ型のＴＦＴと、各ゲートロー電圧供給スイッチ４３ａとに入力される。出力信号ｏｕｔ１がＬレベル（低電圧）で出力信号ｘｏｕｔ１がＨレベル（高電圧）であれば、各ゲートパルス供給スイッチ４２ａがオフされるとともに各ゲートロー電圧供給スイッチ４３ａがオンされる。この場合、各ゲートロー電圧供給スイッチ４３ａから各走査線Ｇａ１〜Ｇａ４に低電圧ＶＧＬが出力される。低電圧ＶＧＬは上述のスイッチング素子ＳＷをオフする電圧である。  
一方で、出力信号ｏｕｔ１がＨレベルで出力信号ｘｏｕｔ１がＬレベルであれば、各ゲートパルス供給スイッチ４２ａがオンされるとともに各ゲートロー電圧供給スイッチ４３ａがオフされる。この場合、各ゲートパルス供給スイッチ４２ａから各走査線Ｇａ１〜Ｇａ４にイネーブル信号ｅｎｂ１〜ｅｎｂ４がそれぞれ出力される。
【００５８】
出力信号ｘｏｕｔ１は、走査方向設定スイッチ６０ｂを介して信号ｉｎｂとしてシフトレジスタユニット３０Ｂの論理回路３１ｂに出力される。論理回路３１ｂには、信号ｂａｃｋｂも入力される。論理回路３１ｂは、各信号ｉｎｂ，ｂａｃｋｂを反転した信号の論理和に相当する信号を、論理回路３２ｂ、クロック供給スイッチ３４ｂのｎ型のＴＦＴ、および定電圧供給スイッチ３５ｂに出力する。論理回路３２ｂは、論理回路３１ｂからの信号を反転してクロック供給スイッチ３４ｂのｐ型のＴＦＴに出力する。論理回路３１ｂからの信号に応じて、クロック供給スイッチ３４ｂおよび定電圧供給スイッチ３５ｂのいずれか一方がオンされる。クロック供給スイッチ３４ｂがオンされている間、クロック供給スイッチ３４ｂは、クロックＣＫＶを出力する。一方で、定電圧供給スイッチ３５ｂがオンされている間、定電圧供給スイッチ３５ｂは、一定の高電圧ＶＧＨを出力する。これらクロックＣＫＶおよび高電圧ＶＧＨは、出力信号ｘｏｕｔ２としてバッファユニット４０Ｂに出力されるとともに、上述の信号ｂａｃｋｂとして論理回路３１ｂに出力される。さらに、出力信号ｘｏｕｔ２は論理回路３３ｂにて反転され、出力信号ｏｕｔ２としてバッファユニット４０Ｂに出力される。出力信号ｏｕｔ２は、次段のシフトレジスタユニット３０に対応する走査方向設定スイッチにも出力される。出力信号ｏｕｔ２，ｘｏｕｔ２によるバッファユニット４０Ｂの駆動は、出力信号ｏｕｔ１，ｘｏｕｔ１によるバッファユニット４０Ａの駆動と同様である。  
なお、クロックＣＫＶやイネーブル信号ｅｎｂ１〜ｅｎｂ４等は、例えば上述の表示ドライバＲ１から供給される。
【００５９】
図５の回路構成による各走査線Ｇａ１〜Ｇａ４の駆動例につき、図６のタイミングチャートを用いて説明する。信号ｉｎａがＬレベルからＨレベルになると、論理回路３１ａから出力される信号がＬレベルとなり、クロック供給スイッチ３４ａがオンされるとともに定電圧供給スイッチ３５ａがオフされる。このとき、ＨレベルのクロックＣＫＶが供給されると、出力信号ｏｕｔ１，ｘｏｕｔ１がそれぞれＨレベルとＬレベルになるので、各ゲートパルス供給スイッチ４２ａがオンされ、各ゲートロー電圧供給スイッチ４３ａがオフされる。これにより、各走査線Ｇａ１〜Ｇａ４にはイネーブル信号ｅｎｂ１〜ｅｎｂ４が供給される。イネーブル信号ｅｎｂ１〜ｅｎｂ４は、クロックＣＫＶがＨレベルまたはＬレベルである期間を４分割するような４相クロックである。すなわち、図６に示すようにクロックＣＫＶがＨレベルである期間にイネーブル信号ｅｎｂ１〜ｅｎｂ４がＨレベルに順次切り替わる。これにより、各走査線Ｇａ１〜Ｇａ４にはパルス状の走査信号が順次供給される。
【００６０】
その後、クロックＣＫＶがＬレベルになると、信号ｉｎｂがＨレベルとなり、論理回路３１ｂから出力される信号がＨレベルとなる。したがって、クロック供給スイッチ３４ｂがオンされるとともに定電圧供給スイッチ３５ｂがオフされ、出力信号ｏｕｔ２，ｘｏｕｔ２がそれぞれＨレベルとＬレベルとなる。この状態において、イネーブル信号ｅｎｂ１〜ｅｎｂ４がＨレベルに順次切り替わり、各走査線Ｇｂ１〜Ｇｂ４にパルス状の走査信号が順次供給される。
【００６１】
シフトレジスタユニット３０Ａおよびバッファユニット４０Ａの構成と、シフトレジスタユニット３０Ｂおよびバッファユニット４０Ｂの構成とを、走査線ドライバＧＤ１の各シフトレジスタユニット３０および各バッファユニット４０に交互に適用することで、各走査線Ｇに走査信号を順次供給することができる。なお、走査線ドライバＧＤ２にも同様の構成を適用できる。
【００６２】
続いて、表示領域ＤＡの角部Ｃ３１の近傍における周辺回路の具体的な構成例につき、図７の平面図を用いて説明する。ここで例示する構成は、表示領域ＤＡの角部Ｃ３２の近傍における周辺回路にも適用可能である。さらに、シフトレジスタユニット３０及びバッファユニット４０の構成は、表示領域ＤＡの他の角部Ｃ３２、Ｃ３３、Ｃ３４の近傍における周辺回路にも適用可能である。  
図７に示す周辺回路は、各シフトレジスタユニット３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと、各バッファユニット４０Ａ，４０Ｂ，４０Ｃ，４０Ｄと、各セレクタユニット５０Ａ，５０Ｂ，５０Ｃと、ビデオ線群ＶＧとを含む。シフトレジスタユニット３０Ｄは、シフトレジスタユニット３０Ｃに隣り合う。バッファユニット４０Ｄは、シフトレジスタユニット３０Ｄに接続されている。
【００６３】
各バッファユニット４０Ａ，４０Ｂ，４０Ｃ，４０Ｄは、いずれも４つのバッファ回路４１を含む。各バッファ回路４１の各々に対して１本の走査線Ｇが接続されている。セレクタユニット５０Ａおよびセレクタユニット５０Ｂはそれぞれ３つのセレクタ回路５１を含み、セレクタユニット５０Ｃは４つのセレクタ回路５１を含む。各セレクタ回路５１の各々に対して、２本のビデオ線Ｖと、６本の信号線Ｓとが接続されている。各セレクタユニット５０Ａ，５０Ｂ，５０Ｃにおいて、セレクタ回路５１は、第１方向Ｘに並んでいる。各走査線Ｇおよび各信号線Ｓは、表示領域ＤＡに延出している。表示領域ＤＡの各副画素ＳＰは角部Ｃ３１の近傍において階段状に配列されており、各段を構成する副画素ＳＰの数を調整することによって図４等に示したような円弧状の角部Ｃ３１を実現することができる。
【００６４】
図７の例においては、各シフトレジスタユニット３０Ａ，３０Ｂ，３０Ｃの延在方向Ｄ１１と、シフトレジスタユニット３０Ｄの延在方向Ｄ１２とが互いに異なる。ここで、シフトレジスタユニット３０の延在方向は、例えばシフトレジスタユニット３０の長手方向に相当する。シフトレジスタユニット３０の延在方向は、シフトレジスタユニット３０に含まれるＴＦＴ等の素子の配列方向であっても良い。
【００６５】
また、図７の例においては、各バッファユニット４０Ａ，４０Ｄの延在方向Ｄ２１と、各バッファユニット４０Ｂ，４０Ｃの延在方向Ｄ２２とが互いに異なる。ここで、バッファユニット４０の延在方向は、例えばバッファユニット４０の長手方向に相当する。バッファユニット４０の延在方向は、バッファユニット４０に含まれるバッファ回路４１の配列方向であっても良い。
【００６６】
一例として、延在方向Ｄ１１，Ｄ２１は第２方向Ｙと平行であり、延在方向Ｄ１２，Ｄ２２は第１方向Ｘと平行である。この場合においては、シフトレジスタユニット３０Ａの延在方向とバッファユニット４０Ａの延在方向とが互いに一致する。一方で、シフトレジスタユニット３０Ｂの延在方向とバッファユニット４０Ｂの延在方向、シフトレジスタユニット３０Ｃの延在方向とバッファユニット４０Ｃの延在方向、シフトレジスタユニット３０Ｄの延在方向とバッファユニット４０Ｄの延在方向は、それぞれ互いに異なる。延在方向Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２は、第１方向Ｘまたは第２方向Ｙと交差する方向であっても良い。  
このように、一対のシフトレジスタユニット３０およびバッファユニット４０の各々の延在方向を、互いに一致する方向や互いに異なる方向に適宜に調整することで、周辺領域ＳＡのスペースを有効に活用することができる。結果として、周辺領域ＳＡの面積を小さくすることが可能となるので、表示装置ＤＳＰの狭額縁化が実現できる。
【００６７】
図７の例において、各バッファユニット４０Ａ，４０Ｂ，４０Ｃはビデオ線群ＶＧの外側（表示領域ＤＡの反対側）に配置されているが、バッファユニット４０Ｄはビデオ線群ＶＧと表示領域ＤＡの間に配置されている。このようにバッファユニット４０の配置位置を調整することで、周辺領域ＳＡのスペースをさらに有効に活用することができる。
【００６８】
次に、バッファユニット４０の延在方向を、図８のレイアウト図を用いて説明する。図８は、図５に記載のバッファユニット４０Ａが有するバッファ回路４１の詳細図で、バッファ回路４１を構成する要素のレイアウト図である。図９は、図８のＩＸ−ＩＸ線に沿うバッファ回路４１の断面図である。ここで例示する構成は、表示領域ＤＡの他の角部Ｃ３２、Ｃ３３、Ｃ３４の近傍における周辺回路にも適用可能である。なお、図９では、図３に示す断面図の第１基材１０から第１絶縁層１１までに形成されるバッファ回路４１の構成を詳細に示している。
【００６９】
図８においては、ゲートパルス供給スイッチ４２ａのｎ型のＴＦＴ（以後、第１のｎ型トランジスタと呼ぶ）と、ゲートパルス供給スイッチ４２ａのｐ型のＴＦＴ（以後、第１のｐ型トランジスタと呼ぶ）と、ゲートロー電圧供給スイッチ４３ａ（以後、第２のｎ型トランジスタと呼ぶ）が、半導体層４５１を共通にして隣り合って配置されている。
符号４２１は第１のｎ型トランジスタのゲートで、配線４７１に接続され、図５に示す出力信号ｏｕｔ１が供給される。図中、配線をわかりやすくするため信号名を併記している。符号４４３は第１のｎ型トランジスタのドレインと第１のｐ型トランジスタのソースを兼ねている領域である。領域４４３は、配線４７３に接続され、図５に示すイネーブル信号ｅｎｂ１が供給される。符号４２５は第１のｎ型トランジスタのソースと、第２のｎ型トランジスタのソースを兼ねている領域である。出力信号ｏｕｔ１がＨレベルになると、第１のｎ型トランジスタがオン状態となりイネーブル信号ｅｎｂ１が第１のｎ型トランジスタのソース４２５から配線４６３に出力される。
【００７０】
符号４４１は第１のｐ型トランジスタのゲートで、配線４７５に接続され、図５に示す出力信号ｘｏｕｔ１が供給される。符号４４５は第１のｐ型トランジスタのドレインである。出力信号ｘｏｕｔ１がＬレベルになると、第１のｐ型トランジスタがオン状態となり、イネーブル信号ｅｎｂ１が第１のｐ型トランジスタのドレイン４４５から配線４６５に出力される。
なお、出力信号ｘｏｕｔ１は出力信号ｏｕｔ１を反転した信号であるため、第１のｎ型トランジスタと第１のｐ型トランジスタは同時にオン状態となり、イネーブル信号ｅｎｂ１を出力する。
【００７１】
符号４３１は第２のｎ型トランジスタのゲートで、配線４７７に接続され、図５に示す出力信号ｘｏｕｔ１が供給される。符号４３３は第２のｎ型トランジスタのドレインである。出力信号ｘｏｕｔ１がＨレベルになると、第２のｎ型トランジスタがオン状態となり配線４７９を介して供給される低電圧ＶＧＬが第２のｎ型トランジスタのソース４２５から配線４６３に出力される。
【００７２】
図８のＩＸ−ＩＸ線に沿う断面図である図９に示すように、ガラス基板或いは樹脂基板等の第１基材１０の上に、半導体層４５１が形成されている。半導体層４５１には不純物の打ち込み等により、第１のｐ型トランジスタのドレイン４４５、第１のｎ型トランジスタのドレインと第１のｐ型トランジスタのソースを兼ねる領域４４３、第１のｎ型トランジスタのソースと第２のｎ型トランジスタのソースを兼ねる領域４２５、第２のｎ型トランジスタのドレイン４３３が形成されている。なお、半導体層４５１と第１基材１０との間には、下地層１１１が形成されている。
【００７３】
半導体層４５１の上には、絶縁膜１１３が形成され、絶縁膜１１３の上には第１のｐ型トランジスタのゲート４４１、第１のｎ型トランジスタのゲート４２１、第２のｎ型トランジスタのゲート４３１が形成されている。各ゲート４２１、４３１、４４１の上には絶縁膜１１５が形成され、絶縁膜１１５の上には低電圧ＶＧＬを供給する配線（電源線）４７９と、イネーブル信号ｅｎｂ１を供給する配線４７３と、第１と第２のｎ型トランジスタのソースとを兼ねる領域４２５に接続される配線４６３と、ｐ型トランジスタのドレイン４４５に接続される配線４６５が形成されている。
バッファ回路４１の出力は配線４６３を介して配線４６５に接続され、配線４６５は走査線Ｇａ１に接続されている。
【００７４】
絶縁膜１１５には複数のスルーホール４６１が形成されている。各スルーホール４６１を介して、第１のｐ型トランジスタのドレイン４４５と配線４６３とが電気的に接続され、配線４７３と第１のｎ型トランジスタのドレインと第１のｐ型トランジスタのソースを兼ねる領域４４３とが電気的に接続され、第１と第２のｎ型トランジスタのソースを兼ねる領域４２５と配線４６３とが電気的に接続され、第２のｎ型トランジスタのドレイン４３３と低電圧ＶＧＬを供給する配線４７９とが電気的に接続されている。
【００７５】
図８における信号の流れとしては、図中左に位置するシフトレジスタユニット３０からの出力信号ｏｕｔ１、ｘｏｕｔ１がバッファ回路４１に入力され、バッファ回路４１からの信号が図中右に位置する走査線Ｇに出力される。従って、信号の流れは、第１方向Ｘに沿っている。また、バッファ回路４１の形状を特徴付けるのは半導体層４５１の形状である。半導体層４５１は、ゲートパルス供給スイッチ４２ａとゲートロー電圧供給スイッチ４３ａとで共通になるように、平面的に見て矩形に形成されており、図中第１方向Ｘに沿う辺が第２方向Ｙに沿う辺よりも長い。
【００７６】
さらに、第２のｎ型トランジスタのドレイン４３３と、第１のｎ型トランジスタのソースと第２のｎ型トランジスタのソースとを兼ねる領域４２５と、第１のｎ型トランジスタのドレインと第１のｐ型トランジスタのソースを兼ねる領域４４３と、第１のｐ型トランジスタのドレイン４４５は、矩形の半導体層４５１の長辺に沿って第１方向Ｘに並ぶように配置されている。
図５に示すバッファユニット４０では、図８に示すバッファ回路４１が複数並べて配置されている。図８に示すバッファ回路４１の構成において、複数のバッファ回路４１を隣り合うように並べる場合、隣り合う２つのバッファ回路４１は、それぞれの半導体層４５１の長辺が対向するように並べられる。従って図８においては、バッファ回路４１が第２方向Ｙに沿って複数形成されるので、バッファユニット４０の延在方向は第２方向Ｙとなる。
【００７７】
前述したように、表示領域ＤＡの角部Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４の近傍においては、周辺領域ＳＡの幅に従って、バッファユニット４０は第２方向Ｙに長い矩形と第１方向Ｘに長い矩形の２つの延在方向を有している。第２方向Ｙに長い矩形で示されるバッファユニット４０は、バッファ回路４１が第２方向Ｙに沿って複数形成されて第２方向Ｙに延在している。第１方向Ｘに長い矩形で示されるバッファユニット４０は、バッファ回路４１が第１方向Ｘに沿って複数形成されて第１方向Ｘに延在している。
【００７８】
次に、図１０にシフトレジスタユニット３０Ａ、３０Ｂの詳細な回路図を示す。なお、図１０は回路図ではあるが、各トランジスタを示す回路記号の配置・位置関係は、各トランジスタが形成される第１基材１０上の配置・位置関係を示している。
図１０において、ｐ型のトランジスタ３１１、３１３と、ｎ型のトランジスタ３１５、３１７は、図５の論理回路（ＮＯＲ）３１ａを形成している。信号ｉｎａはｐ型のトランジスタ３１１のゲートと、ｎ型のトランジスタ３１５のゲートとに入力する。ｐ型のトランジスタ３１３とｎ型のトランジスタ３１５の出力は、ノードｎ１に接続されている。ノードｎ１はｐ型のトランジスタ３４１のゲートと、ｎ型のトランジスタ３５１（定電圧供給スイッチ３５ａ）のゲートとに接続されている。なお、図１０では、図５の論理回路（インバータ）３２ａと、クロック供給スイッチ（トランスファーゲート）３４ａのｎ型のトランジスタが省略されている。従ってクロック供給スイッチ３４ａはｐ型のトランジスタ３４１で構成されている。
【００７９】
ノードｎ１がＬレベルであれば、ｐ型のトランジスタ３４１がオン状態となり、クロックＣＫＶが出力信号ｏｕｔ１及び信号ｂａｃｋａとして出力される。ノードｎ１がＨレベルであれば、ｎ型のトランジスタ３５１がオン状態となり、低電圧ＶＧＬが出力信号ｏｕｔ１及び信号ｂａｃｋａとして出力される。信号ｂａｃｋａがＬレベルであれば、ｐ型のトランジスタ３１３がオン状態となり、信号ｂａｃｋａがＨレベルであれば、ｎ型のトランジスタ３１７がオン状態となる。ｐ型のトランジスタ３１３と３１１とがオン状態となると、ノードｎ１に高電圧ＶＧＨが供給される。対してｎ型のトランジスタ３１７がオン状態となると、ノードｎ１に低電圧ＶＧＬが供給される。
【００８０】
ｎ型のトランジスタ３３１とｐ型のトランジスタ３３３とで、図５の論理回路（インバータ）３３ａを構成している。論理回路３３ａを出力する信号は反転されて出力信号ｘｏｕｔ１として出力される。出力信号ｘｏｕｔ１はスイッチ６１ｂを構成するｎ型のトランジスタ６１１とｐ型のトランジスタ６１３とを介して信号ｉｎｂとしてシフトレジスタユニット３０Ｂの論理回路（ＮＯＲ）３１ｂに出力される。なお、走査方向制御線６２１がＨレベルかつ走査方向制御線６２３がＬレベルである場合、シフトレジスタユニット３０ａから３０ｂに向けて信号がシフトする。走査方向制御線６２１がＬレベルかつ走査方向制御線６２３がＨレベルである場合、シフトレジスタユニット３０ｂから３０ａに向けて信号がシフトする。
【００８１】
論理回路３１ｂは、ｎ型のトランジスタ３２１、３２３と、ｐ型のトランジスタ３２５、３２７とで構成されている。信号ｉｎｂは、ｎ型のトランジスタ３２１のゲートと、ｐ型のトランジスタ３２５のゲートとに入力する。ｎ型のトランジスタ３２３とｐ型のトランジスタ３２５の出力は、ノードｎ２に接続されている。ノードｎ２はｐ型のトランジスタ３４３（定電圧供給スイッチ３５ｂ）のゲートと、ｎ型のトランジスタ３５３のゲートとに接続されている。なお、図１０では、図５の論理回路（インバータ）３２ｂと、クロック供給スイッチ（トランスファーゲート）３４ｂのｐ型のトランジスタとが省略されている。従ってクロック供給スイッチ３４ｂは、ｎ型のトランジスタ３５３で構成されている。
【００８２】
ノードｎ２がＨレベルであれば、ｎ型のトランジスタ３５３がオン状態となり、クロックＣＫＶが出力信号ｘｏｕｔ２および信号ｂａｃｋｂとして出力される。ノードｎ２がＬレベルであれば、ｐ型のトランジスタ３４３がオン状態となり、高電圧ＶＧＨが出力信号ｘｏｕｔ２および信号ｂａｃｋｂとして出力される。信号ｂａｃｋｂがＨレベルであれば、ｎ型のトランジスタ３２３がオン状態となり、信号ｂａｃｋｂがＬレベルであれば、ｐ型のトランジスタ３２７がオン状態となる。ｎ型のトランジスタ３２３と３２１とがオン状態になると、ノードｎ２に低電圧ＶＧＬが供給される。対して、ｐ型のトランジスタ３２７がオン状態となると、ノードｎ２に高電圧ＶＧＨが供給される。
【００８３】
ｎ型のトランジスタ３３７とｐ型のトランジスタ３３５とで、図５の論理回路（インバータ）３３ｂを構成している。論理回路３３ｂで信号は反転されて出力信号ｏｕｔ２として出力される。
次に、図１１のタイミングチャートを用いて、図１０に示す回路の動作を説明する。時刻ｔ１でシフトレジスタユニット３０ａの前段からの信号ｉｎａがＬレベルからＨレベルに変化する。信号ｉｎａがＬレベルでｎ型のトランジスタ３１５がオン状態となり、ノードｎ１はＬレベルとなる。ノードｎ１がＬレベルとなることでｐ型のトランジスタ３４１がオン状態となるが、時刻ｔ１からｔ２の間は、クロックＣＫＶはＬレベルのため出力信号ｏｕｔ１及び信号ｂａｃｋａはＬレベルである。
【００８４】
次に、時刻ｔ２になると、クロックＣＫＶがＬレベルからＨレベルに変化し、時刻ｔ２からｔ３の間、出力信号ｏｕｔ１及び信号ｂａｃｋａはＨレベルとなる。信号ｂａｃｋａがＨレベルでｎ型のトランジスタ３５１がオン状態となるので、ノードｎ１はＬレベルとなり、ｐ型のトランジスタ３４１のオン状態が維持される。また、時刻ｔ２からｔ３の間、インバータ３３ａで反転される信号ｘｏｕｔ１はＬレベルで、シフトレジスタユニット３０ａに入力する信号ｉｎｂはＬレベルである。
【００８５】
時刻ｔ３になると、クロックＣＫＶがＬレベルからＨレベルに変化し、信号ｂａｃｋａがＬレベルとなるので、ｎ型のトランジスタ３１７がオフ状態となり、ｐ型のトランジスタ３１３がオン状態となる。時刻ｔ３では信号ｉｎａはＬレベルのため、ｐ型のトランジスタ３１１がオン状態となる。そのため、高電圧ＶＧＨによりノードｎ１はＨレベルとなり、時刻ｔ３以降、ノードｎ１はＨレベルで維持される。
【００８６】
前述したように図１０において、各トランジスタを示す回路記号の配置・位置関係は、第１基材１０上の配置・位置関係を示している。図１０において、シフトレジスタユニット３０を構成する主要なトランジスタは、高電圧ＶＧＨを供給する配線４８１と低電圧ＶＧＬを供給する配線４８３とに挟まれた領域に形成されている。すなわち、シフトレジスタユニット３０を構成する論理回路３１ａ、３３ａ、３１ｂ、３３ｂ、クロック供給スイッチ３４ａ、３４ｂ、定電圧供給スイッチ３５ａ、３５ｂは、配線４８１と４８３とが延在する第２方向Ｙに沿って形成される。従って図１０において各シフトレジスタユニット３０ａと３０ｂの延在方向は配線４８１と４８３が延在する第２方向Ｙとなる。
なお、高電圧ＶＧＨおよび低電圧ＶＧは、低電圧ＶＧＬが高電圧ＶＧＨより低電圧であればよい。高電圧ＶＧＨおよび低電圧ＶＧＬは、論理回路３１ａ、３３ａ、３１ｂ、３３ｂ、クロック供給スイッチ３４ａ、３４ｂ、定電圧供給スイッチ３５ａ、３５ｂの電源電圧であり、各素子のオンとオフを制御可能な電圧でもある。
【００８７】
前述したように、表示領域ＤＡの角部Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４の近傍においては、周辺領域ＳＡの幅に従って、シフトレジスタユニット３０は第２方向に長い矩形と第１方向に長い矩形の２つの延在方向を有している。第２方向Ｙに長い矩形で示されるシフトレジスタユニット３０は、高電圧ＶＧＨおよび低電圧ＶＧＬを供給する各配線が第２方向Ｙに沿って形成されていて、第２方向Ｙに延在している。第１方向Ｘに長い矩形で示されるシフトレジスタユニット３０は、高電圧ＶＧＨおよび低電圧ＶＧＬを供給する各配線が第１方向Ｘに沿って形成されていて、第１方向Ｘに延在している。
このように、バッファユニット４０やシフトレジスタユニット３０の延在方向を複数有することで、バッファユニット４０やシフトレジスタユニット３０の配置位置を調整することが可能となり、周辺領域ＳＡのスペースを有効に活用することができる。
【００８８】
また、図４を用いて説明したように、隣り合うシフトレジスタユニット３０の間隔、隣り合うバッファユニット４０の間隔、さらには隣り合うセレクタユニット５０の間隔を一定とはせずに、少なくとも一部において異ならせることで、走査線ドライバＧＤ１，ＧＤ２および信号線ドライバＳＤの全体的な形状を調整することができる。これにより、本実施形態で例示したように角部Ｃ３１〜Ｃ３４が円弧状である場合など、表示領域ＤＡが非矩形状であっても、最適な形状の走査線ドライバＧＤ１，ＧＤ２および信号線ドライバＳＤを実現して、周辺領域ＳＡの面積を小さくすることが可能となる。
【００８９】
また、図５および図６を用いて説明したように、１つのシフトレジスタユニット３０で複数のバッファユニット４０を制御する構成であれば、走査線ドライバＧＤ１，ＧＤ２に含まれるシフトレジスタユニット３０の数を低減することができる。これにより、周辺領域ＳＡの面積をさらに小さくすることが可能となる。
【００９０】
なお、本実施形態において例示した複数のシフトレジスタユニット３０、複数のバッファユニット４０、複数のセレクタユニット５０、複数の走査線Ｇ、複数の信号線Ｓのように、同一または類似する複数の要素に対しては、適宜に「第１」、「第２」、「第３」、・・・「第ｎ」のような文言を付加して互いを識別させることができる。
【００９１】
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００９２】
また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００９３】
ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＬＣ…液晶層、ＤＡ…表示領域、ＳＡ…周辺領域、ＮＡ…非対向領域、Ｇ…走査線、Ｓ…信号線、Ｔ…接続端子、ＳＤ…信号線ドライバ、ＧＤ１，ＧＤ２…走査線ドライバ、３０…シフトレジスタユニット、４０…バッファユニット、４１…バッファ回路、５０…セレクタユニット、５１…セレクタ回路、ＶＧ…ビデオ線群、Ｃ１１〜Ｃ１４…第１基板の角部、Ｃ２１〜Ｃ２４…第２基板の角部、Ｃ３１〜Ｃ３４…表示領域の角部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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