(57)【要約】【課題】蓄電素子が直列接続された蓄電回路に接続され、各蓄電素子の端子電圧を均等化させる蓄電素子の電圧均等化回路を提供する。【解決手段】蓄電素子が直列接続された蓄電回路８に接続され、蓄電素子の端子電圧を均等化させる電圧均等化回路１は、それぞれ電気的に絶縁されている２以上の均等化ブロック１１を備えており、各均等化ブロックは、２以上のキャパシタ４と、キャパシタと蓄電素子とをそれぞれ並列に接続可能な第１のスイッチ回路５と、各キャパシタを並列に接続可能な第２のスイッチ回路６と、第１のスイッチ回路及び第２のスイッチ回路を閉又は開に制御する制御回路３と、を備える。蓄電回路の全ての蓄電素子は少なくとも１つの均等化ブロックと接続されており、１つの均等化ブロックと他の均等化ブロックとに重なるように少なくとも１つの蓄電素子が接続されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
３以上の蓄電素子が直列接続された蓄電回路に接続され、各前記蓄電素子の端子電圧を均等化させる蓄電素子の電圧均等化回路であって、
それぞれ電気的に絶縁されている２以上の均等化ブロックを備えており、
各前記均等化ブロックは、２以上のキャパシタと、各前記キャパシタと直列に連続する各前記蓄電素子とをそれぞれ並列に接続可能な第１のスイッチ回路と、各前記キャパシタを並列に接続可能な第２のスイッチ回路と、前記第１のスイッチ回路及び前記第２のスイッチ回路を閉又は開に制御する制御回路と、を備え、
前記制御回路は、前記第１のスイッチ回路を閉にすると共に前記第２のスイッチ回路を開とすることにより前記キャパシタと前記蓄電素子とを並列に接続する第１の状態と、前記第１のスイッチ回路を開にすると共に前記第２のスイッチ回路を閉にすることにより前記キャパシタを並列に接続する第２の状態と、を交互に切替え、
前記蓄電回路の全ての前記蓄電素子は少なくとも１つの前記均等化ブロックと接続されており、且つ１つの前記均等化ブロックと他の１つの前記均等化ブロックとに重なるように少なくとも１つの前記蓄電素子が接続されていることを特徴とする蓄電素子の電圧均等化回路。
【請求項２】
前記制御回路は、前記第１の状態において全ての前記キャパシタとそれぞれに対応する前記蓄電素子とを並列に接続し、前記第２の状態において全ての前記キャパシタを並列に接続する請求項１記載の蓄電素子の電圧均等化回路。
【請求項３】
各前記均等化ブロックに、前記第２のスイッチ回路を介して前記キャパシタと並列に接続される電圧検出回路を備え、前記制御回路は前記電圧検出回路により電圧を検出する請求項１又は２に記載の蓄電素子の電圧均等化回路。
【請求項４】
前記制御回路は、前記第２のスイッチ回路により１つのキャパシタのみと前記電圧検出回路とを並列に接続する第３の状態に切替え、前記第３の状態において電圧を検出する請求項３記載の蓄電素子の電圧均等化回路。
【請求項５】
前記制御回路は、前記キャパシタの１つを順次選択し、全ての前記キャパシタについて前記第３の状態において電圧を検出する請求項４記載の蓄電素子の電圧均等化回路。
【請求項６】
前記制御回路は、前記電圧検出回路により検出された電圧が所定値以下となった場合には前記蓄電回路からの負荷に対する電力供給を停止させる請求項３乃至５のいずれかに記載の蓄電素子の電圧均等化回路。
【請求項７】
前記制御回路は、所定周期で前記第１の状態及び前記第２の状態とし、前記第３の状態において検出された電圧の値が所定条件を満たすときは、その後、前記所定周期よりも長い周期で第１の状態及び第２の状態とするように制御する請求項４乃至６のいずれかに記載の蓄電素子の電圧均等化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蓄電素子の電圧均等化回路に関する。詳しくは、蓄電素子が直列接続された蓄電回路に接続され、各蓄電素子の端子電圧を均等化させる蓄電素子の電圧均等化回路に関する。
【背景技術】
【０００２】
商用電源や発電装置等から供給される電気エネルギを蓄積し、十分な電気エネルギが蓄積されたときや主電源が停止したときに、各種機械、装置、設備等に対して電源を供給する蓄電装置が広く使用されている。従来、このような蓄電装置に用いる蓄電デバイスとして、鉛電池、ニッケル水素電池、リチウムイオン電池等の二次電池が多く利用されてきたが、近年では、これら二次電池に代わり電気二重層キャパシタ等、エネルギ密度の高いキャパシタが適用される場合も増えている。例えば、電気二重層キャパシタは、リチウムイオン電池に比べてエネルギ密度は数十分の１倍程であるが、近年では、正極を電気二重層の構造とし、負極にリチウムの化学反応を利用したリチウムイオンキャパシタも開発されている。リチウムイオンキャパシタは、電気二重層キャパシタの数倍〜数十倍程度のエネルギ密度を有している。一般に、これらのキャパシタは蓄電池よりも長寿命である。また、キャパシタは、二次電池に比べてはるかに短時間で充放電することができる。そうすると、大きい電力を消費する負荷に対して電力を比較的短時間供給する用途においては、蓄電デバイスとして小型で長寿命のキャパシタを適用することが有利となってくる。
しかし、高エネルギ密度のキャパシタを使用する場合には、過充電及び過放電を生じさせないようにする充放電対策が重要になる。一例として、静電容量が数１０〜数１００Ｆのリチウムイオンキャパシタにおいて、最大端子電圧は３．８Ｖ程度、下限端子電圧は２．２Ｖ程度とされており、その電圧範囲でキャパシタを使用する必要がある。また、蓄電のために複数個のキャパシタが使用される場合が多く、キャパシタ毎に静電容量のばらつきがあるため、それぞれのキャパシタの端子電圧を均等化して使用することが好ましい。
【０００３】
複数個のキャパシタを直列に接続したキャパシタモジュールを備えた直流電源装置が開示されている（例えば、特許文献１を参照。）。この直流電源装置においては、常開スイッチ及び抵抗体をキャパシタ毎に並列に接続した電圧不均等化抑制回路が備えられており、複数のキャパシタのうち充電電圧が他のキャパシタの充電電圧よりも許容範囲以上高くなっているキャパシタについて抵抗体を並列接続することによって、各キャパシタの端子間電圧のばらつきが抑制されている。
また、蓄電セルを直列接続してなる蓄電モジュールについて、各蓄電セルに対応して電圧均等化用蓄電デバイスを設け、各蓄電セルと各電圧均等化用蓄電デバイスとの接続と、電圧均等化用蓄電デバイスの並列接続とを交互に切替えることによって蓄電セルの電圧均等化を行う蓄電モジュール電圧均等化回路が開示されている（特許文献２を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１１５１０３号
【特許文献２】特開２０１５−１９５６３６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記のとおり、電気二重層キャパシタ、リチウムイオンキャパシタ等、高エネルギ密度のキャパシタにはキャパシタ毎に静電容量のばらつきがある。したがって、蓄電素子としてこのようなキャパシタを複数個使用して蓄電装置を構成する場合には、複数の蓄電素子を充電する充電期間、及び複数の蓄電素子に蓄えられた電気エネルギを負荷回路に供給する放電期間において、蓄電素子毎に、過充電及び過放電を生じさせないようにすることが求められる。複数の蓄電素子を直列に接続して負荷回路に電力を供給する用途では、放電期間において各蓄電素子の端子電圧に不均等が生じる。蓄電素子毎に端子間電圧をモニタし、いずれかの蓄電素子が下限電圧にまで低下したときには電力の供給を停止する方法も考えられるが、それでは直列に接続された複数の蓄電素子のうち最も容量の小さい蓄電素子によって使用が制限されることになり、複数の蓄電素子に蓄えられた電気エネルギをフルに利用することができないという問題がある。
しかし、例えば特許文献１に記載されている直流電源装置においては、放電期間において蓄電素子を過放電から保護することは検討されていない。また、放電期間において、蓄電素子毎に適宜並列に抵抗体を接続する構成を用いて端子電圧の均等化を図ろうとすると、並列接続された抵抗体によって電力が無駄に消費されてしまうという問題がある。
【０００６】
特許文献２には、図１１に示すような蓄電モジュール電圧均等化回路が開示されている。この回路においては、蓄電セル１０１〜１０６が第１のスイッチ１２０を介して電圧均等化用蓄電デバイス１１１〜１１６に接続可能であり、電圧均等化用蓄電デバイス１１１〜１１６は第２のスイッチ１１０を介して並列接続可能にされている。そこで、第１のスイッチ１２０をオン且つ第２のスイッチ１１０をオフとする状態と、第１のスイッチ１２０をオフ且つ第２のスイッチ１１０をオンとする状態とを交互に切替えることによって、蓄電セル１０１〜１０６の電圧が均等化される。しかし、その場合、第１のスイッチ１２１及び１２６には、直列接続された５つの蓄電セル１０２〜１０６の電圧が加わることになり、スイッチ素子の動作タイミングには差異があるため、瞬間的には一方のスイッチ素子にその全電圧が加わる。したがって、電圧Ｖの蓄電セルがＭ個直列に接続されているとすると、スイッチ素子には（Ｍ−１）×Ｖ以上の耐圧が必要となる。このため、直列接続する蓄電セルの数が多い場合には、それに応じてオフ時のスイッチ素子の耐圧を高くしなければならないという問題があった。スイッチ素子としてはパワーＭＯＳＦＥＴが多く用いられるが、このような回路にはドレイン・ソース間オン抵抗が小さいことが好ましい。しかし、ドレイン・ソース間最大電圧が高いＭＯＳＦＥＴは一般的にドレイン・ソース間オン抵抗が大きいため、損失が増大する。このため、スイッチ素子のサイズを大きくしなければならず、価格も高くなるという問題があった。
【０００７】
本発明は、上記状況に鑑みてなされたものであり、蓄電素子が直列接続された蓄電回路において、低耐圧のスイッチ素子を使用して各蓄電素子の端子電圧を均等化させ、蓄電回路に蓄えられた電気エネルギをフルに利用することができるようにする蓄電素子の電圧均等化回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
１．３以上の蓄電素子が直列接続された蓄電回路に接続され、各前記蓄電素子の端子電圧を均等化させる蓄電素子の電圧均等化回路であって、それぞれ電気的に絶縁されている２以上の均等化ブロックを備えており、各前記均等化ブロックは、２以上のキャパシタと、各前記キャパシタと直列に連続する各前記蓄電素子とをそれぞれ並列に接続可能な第１のスイッチ回路と、各前記キャパシタを並列に接続可能な第２のスイッチ回路と、前記第１のスイッチ回路及び前記第２のスイッチ回路を閉又は開に制御する制御回路と、を備え、前記制御回路は、前記第１のスイッチ回路を閉にすると共に前記第２のスイッチ回路を開とすることにより前記キャパシタと前記蓄電素子とを並列に接続する第１の状態と、前記第１のスイッチ回路を開にすると共に前記第２のスイッチ回路を閉にすることにより前記キャパシタを並列に接続する第２の状態と、を交互に切替え、前記蓄電回路の全ての前記蓄電素子は少なくとも１つの前記均等化ブロックと接続されており、且つ１つの前記均等化ブロックと他の１つの前記均等化ブロックとに重なるように少なくとも１つの前記蓄電素子が接続されていることを特徴とする蓄電素子の電圧均等化回路。
２．前記制御回路は、前記第１の状態において全ての前記キャパシタとそれぞれに対応する前記蓄電素子とを並列に接続し、前記第２の状態において全ての前記キャパシタを並列に接続する前記１．記載の蓄電素子の電圧均等化回路。
３．各前記均等化ブロックに、前記第２のスイッチ回路を介して前記キャパシタと並列に接続される電圧検出回路を備え、前記制御回路は前記電圧検出回路により電圧を検出する前記１．又は２．に記載の蓄電素子の電圧均等化回路。
４．前記制御回路は、前記第２のスイッチ回路により１つのキャパシタのみと前記電圧検出回路とを並列に接続する第３の状態に切替え、前記第３の状態において電圧を検出する前記３．記載の蓄電素子の電圧均等化回路。
５．前記制御回路は、前記キャパシタの１つを順次選択し、全ての前記キャパシタについて前記第３の状態において電圧を検出する前記４．記載の蓄電素子の電圧均等化回路。
６．前記制御回路は、前記電圧検出回路により検出された電圧が所定値以下となった場合には前記蓄電回路からの負荷に対する電力供給を停止させる前記３．乃至５．のいずれかに記載の蓄電素子の電圧均等化回路。
７．前記制御回路は、所定周期で前記第１の状態及び前記第２の状態とし、前記第３の状態において検出された電圧の値が所定条件を満たすときは、その後、前記所定周期よりも長い周期で第１の状態及び第２の状態とするように制御する前記４．乃至６．のいずれかに記載の蓄電素子の電圧均等化回路。
【発明の効果】
【０００９】
本発明の蓄電素子の電圧均等化回路によれば、３以上の蓄電素子が直列接続された蓄電回路に接続され、各蓄電素子の端子電圧を均等化させる蓄電素子の電圧均等化回路であって、それぞれ電気的に絶縁されている２以上の均等化ブロックを備えており、各均等化ブロックは、２以上のキャパシタと、各キャパシタと直列に連続する各蓄電素子とをそれぞれ並列に接続可能な第１のスイッチ回路と、各キャパシタを並列に接続可能な第２のスイッチ回路と、第１のスイッチ回路及び第２のスイッチ回路を閉又は開に制御する制御回路と、を備え、制御回路は、第１のスイッチ回路を閉にすると共に第２のスイッチ回路を開とすることによりキャパシタと蓄電素子とを並列に接続する第１の状態と、第１のスイッチ回路を開にすると共に第２のスイッチ回路を閉にすることによりキャパシタを並列に接続する第２の状態と、を交互に切替え、蓄電回路の全ての蓄電素子は少なくとも１つの均等化ブロックと接続されており、且つ１つの均等化ブロックと他の１つの均等化ブロックとに重なるように少なくとも１つの蓄電素子が接続されているため、蓄電回路を構成する全ての蓄電素子の端子電圧を均等化することができ、最も容量の小さい蓄電素子によって使用が制限されることなく、全ての蓄電素子に蓄えられた電気エネルギを余すところなく負荷に供給することができる。
また、各均等化ブロックは電気的に絶縁されているため、多数の蓄電素子を直列接続して負荷に高い電圧を供給する蓄電回路であっても、第１のスイッチ回路に用いるスイッチ素子は、１つの均等化ブロックに接続される蓄電素子の数に応じた耐圧が確保されればよい。これにより、スイッチ素子として小型の低耐圧ＭＯＳＦＥＴ等を採用することができ、電圧均等化回路を汎用の半導体集積回路に搭載することも容易となる。
更に、蓄電回路を構成する蓄電素子の数に応じて、適宜の数の均等化ブロックを設ければよく、各均等化ブロックの動作を同期させる必要がないため、電圧均等化回路の構成及び制御を単純且つ容易にすることができる。
【００１０】
前記制御回路は、前記第１の状態において全てのキャパシタとそれぞれに対応する蓄電素子とを並列に接続し、前記第２の状態において全てのキャパシタを並列に接続する場合には、第１の状態において蓄電素子とキャパシタとの間で電荷を移動させ、第２の状態においてキャパシタ間の電荷移動により電圧を均等化させ、第１の状態と第２の状態とを繰り返すことによって、均等化ブロックに接続されている全ての蓄電素子の端子電圧を簡単な制御で均等化することができる。
各前記均等化ブロックに、前記第２のスイッチ回路を介してキャパシタと並列に接続される電圧検出回路を備え、前記制御回路は電圧検出回路により電圧を検出する場合には、並列接続されている複数のキャパシタ又はキャパシタ毎の端子電圧を制御回路により計測することができる。
【００１１】
前記制御回路は、前記第２のスイッチ回路により１つのキャパシタのみと前記電圧検出回路とを並列に接続する第３の状態に切替え、第３の状態において電圧を検出する場合には、キャパシタ毎の端子電圧、即ちそのキャパシタに対応する蓄電素子の端子電圧に相当する電圧を計測することができる。
前記制御回路は、キャパシタの１つを順次選択し、全てのキャパシタについて前記第３の状態において電圧を検出する場合には、均等化ブロックに接続されている全ての蓄電素子について、端子電圧を順次計測することができる。
前記制御回路は、前記電圧計測回路により検出された電圧が所定値以下となった場合には前記蓄電回路からの負荷に対する電力供給を停止させるようにすれば、制御回路は、いずれかのキャパシタの端子電圧又は並列接続されている複数のキャパシタの端子電圧の値が規定された最低電圧に至った場合には、電力供給を停止させるように制御することができる。それによって、全ての蓄電素子の過放電を確実に防止することができ、最も容量の小さい蓄電素子によって使用が制限されることなく、全ての蓄電素子の容量をフルに活用することが可能になる。
前記制御回路は、所定周期で第１の状態及び第２の状態とし、第３の状態において検出された電圧の値が所定条件を満たすときは、その後、前記所定周期よりも長い周期で第１の状態及び第２の状態とするように制御する場合には、キャパシタ毎に計測された端子電圧に大差がなく、蓄電素子の電圧均等化が進んでいると判断されるとき等は、第１の状態と第２の状態とを繰り返す頻度を減らして省電力化することができる。
【図面の簡単な説明】
【００１２】
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
【図１】蓄電素子の電圧均等化回路の構成例を表す回路図である。
【図２】均等化ブロックの構成を説明するための回路図である。
【図３】複数の均等化ブロックに分けない場合の構成を説明するための回路図及びタイミングチャートである。
【図４】１つの均等化ブロックにおけるスイッチ回路の制御方法を説明するためのタイミングチャートである。
【図５】１つの均等化ブロックにおいて各キャパシタと各蓄電素子とを並列に接続する第１の状態を表す回路図である。
【図６】１つの均等化ブロックにおいて全てのキャパシタを並列に接続する第２の状態を表す回路図である。
【図７】均等化ブロックに電圧検出回路を設けた構成を表す回路図である。
【図８】１つのキャパシタのみと電圧検出回路とを並列接続する第３の状態の制御方法を表すタイミングチャートである。
【図９】電圧検出回路によりキャパシタ毎の端子電圧を順次計測する例を表すタイミングチャートである。
【図１０】１つの均等化ブロックに接続された全ての蓄電素子について端子電圧の均等化を図りつつ、蓄電素子毎の端子電圧を順次監視する制御の例を表すタイミングチャートである。
【図１１】従来の電圧均等化回路を表す回路図である。
【発明を実施するための形態】
【００１３】
以下、図を参照しながら、本発明を詳しく説明する。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
【００１４】
本実施形態に係る蓄電素子の電圧均等化回路の構成例を図１に示す。本例において、蓄電回路８は、負荷回路への給電端子Ｂ＋及びＢ−の間に８つの蓄電素子８１−８８が直列に接続されている。この蓄電回路（蓄電素子）に対する充電回路の構成や充電方式は特に問わない。
上記負荷回路は、蓄電回路８から電力を供給する対象である。負荷の種類は問わず、例えば、各種電子装置や情報処理装置、機械、照明設備、電熱器具等が挙げられる。また、負荷の種類や特性に応じて、ＤＣ−ＤＣコンバータ、インバータ等を介して電力を供給するようにすることができる。
【００１５】
前記蓄電素子（８１−８８）の種類は特に限定されず、例えば、ニッケル水素電池、リチウムイオン電池等の二次電池や、エネルギ密度の高い電気二重層キャパシタ、リチウムイオンキャパシタ等を挙げることができる。図１には８個の蓄電素子８１−８８が表されているが、蓄電素子の個数は３以上であればよく、蓄電素子の発生電圧と負荷回路に必要な電源電圧とに応じて決められればよい。例えば、１個の端子電圧が４Ｖである蓄電素子を使用し、負荷回路の電源電圧が２００Ｖである場合には、少なくとも５０個の蓄電素子を備えて、蓄電素子を直列に接続した蓄電回路８の電圧が負荷回路に必要な電源電圧を上回るように構成することが好ましい。負荷回路に対しては、蓄電回路８の出力電圧を降圧する電圧変換回路を介して電源を供給するように構成されてもよい。また、負荷回路の電源電圧が高い場合には、蓄電回路８の出力電圧を昇圧する電圧変換回路を介して負荷回路に接続することも可能である。
【００１６】
蓄電素子の電圧均等化回路１は、蓄電回路８に接続され、蓄電素子８１−８８の端子電圧を均等化させるための回路である。本例においては、蓄電素子の電圧均等化回路１は、３つの均等化ブロック１１Ａ、１１Ｂ及び１１Ｃを備えている。各均等化ブロックはそれぞれ電気的に絶縁されている。
１つの均等化ブロック１１Ａは、４つのキャパシタ４（４１−４４）と、各キャパシタと直列に連続する各蓄電素子（８１−８４）とをそれぞれ並列に接続可能な第１のスイッチ回路５と、各キャパシタ４を並列に接続可能な第２のスイッチ回路６と、第１のスイッチ回路５及び第２のスイッチ回路６を閉（オン）又は開（オフ）に制御する制御回路３（図示せず）と、を備えている。第１のスイッチ回路５を介してキャパシタ４と並列接続される蓄電素子を、「対応する蓄電素子」という。第１のスイッチ回路５及び第２のスイッチ回路６は、閉のとき接続、開のとき切断を表すものとする。
他の均等化ブロック１１Ｂ、１１Ｃも、均等化ブロック１１Ａと同様の構成とすることができる。各均等化ブロック１１には、均等化ブロック内を電気的に駆動する電源２（図示せず）を備えている。
【００１７】
キャパシタ４の種類は特に限定されず、例えば、電気二重層キャパシタやリチウムイオンキャパシタ等を挙げることができる。１つの均等化ブロック１１に備えるキャパシタ４の数は２以上で、その均等化ブロック１１と並列に接続される蓄電素子の数と同数とすることができる。図１の例では、各均等化ブロック１１には４個のキャパシタ４１−４４が備えられ、それぞれ蓄電回路８のうちの４つの蓄電素子と並列に接続可能とされている。対応する蓄電素子の数と同数であれば、均等化ブロック１１毎に備えるキャパシタ４の数は異なっていてもよい。
【００１８】
蓄電回路８を構成する全ての蓄電素子は少なくとも１つの均等化ブロック１１と接続されており、且つ、少なくとも１つの蓄電素子は、１つの均等化ブロック１１と他の均等化ブロック１１とに重なるように接続される。図１に示した例においては、４つの蓄電素子８１−８４は均等化ブロック１１Ａに接続されており、４つの蓄電素子８３−８６は均等化ブロック１１Ｂに接続されており、４つの蓄電素子８５−８８は均等化ブロック１１Ｃに接続されている。そして、２つの蓄電素子８３、８４は均等化ブロック１１Ａ及び均等化ブロック１１Ｂに重なって接続されており、２つの蓄電素子８５、８６は均等化ブロック１１Ｂ及び均等化ブロック１１Ｃに重なって接続されている。
【００１９】
第１のスイッチ回路５は、本例では、キャパシタ４１−４４にそれぞれ対応するスイッチ回路５１−５４からなっている。更に、スイッチ回路５１は、キャパシタ４１と対応する蓄電素子８１の各正端子間を接続するスイッチ素子５１ａと、各負端子間を接続する５１ｂを備えている（スイッチ素子５１ａ及び５１ｂを纏めてスイッチ回路５１と呼ぶ。）。スイッチ素子５１ａ及び５１ｂは、制御回路３によって同時に開又は閉に切替えられる。スイッチ回路５２−５４についても同様である。
第２のスイッチ回路６は、本例においては、キャパシタ４１−４４にそれぞれ対応するスイッチ回路６１−６４からなっている。更に、スイッチ回路６１は、各キャパシタ４の各正端子間を接続するスイッチ素子６１ａと、各負端子間を接続する６１ｂを備えている（スイッチ素子６１ａ及び６１ｂを纏めてスイッチ回路６１という。）。スイッチ素子６１ａ及び６１ｂは、制御回路３によって同時に開又は閉に切替えられる。スイッチ回路６２−６４についても同様である。
スイッチ回路５１−５４は、同時に開又は閉に切替えられるように構成されてもよいし（図１参照）、それぞれ別個に切替えられるように構成されてもよい（図７参照）。スイッチ回路６１−６４についても同様である。スイッチ素子としては、スイッチング用トランジスタ（例えば、ＦＥＴ）を用いることができる。
【００２０】
制御回路３は、第１のスイッチ回路５を閉にすると共に第２のスイッチ回路６を開とすることにより、キャパシタ４と対応する蓄電素子とを並列に接続する第１の状態とする。この第１の状態においては、並列接続されたキャパシタ４と対応する蓄電素子の相互間に電荷移動が生じて、キャパシタと蓄電素子とが同じ端子電圧となるように変化する。
制御回路３は、第１の状態において、全てのキャパシタ４とそれぞれに対応する蓄電素子とを一斉に並列に接続するように制御することができる。均等化ブロック１１Ａを例に挙げれば、第１の状態において、全てのキャパシタ４１−４４と対応する蓄電素子８１−８４とがそれぞれ一斉に並列接続され、各キャパシタと対応する蓄電素子とは同じ端子電圧となる。
【００２１】
また、制御回路３は、第１のスイッチ回路５を開にすると共に第２のスイッチ回路６を閉にすることにより、キャパシタ４を並列に接続する第２の状態とする。この第２の状態においては、並列接続されたキャパシタ４の相互間に電荷移動が生じて、各キャパシタ４の端子電圧は同じとなる。
制御回路３は、第２の状態において、全てのキャパシタ４を並列に接続するように制御することができる。均等化ブロック１１Ａを例に挙げれば、第２の状態において、全てのキャパシタ４１−４４が並列に接続され、相互間に電荷移動が生じて全てのキャパシタの端子電圧は同じとなる。
【００２２】
制御回路３は、ハードウェア及びソフトウェアのいずれによって構成されてもよいし、それらを組み合わせて構成されてもよい。例えば、制御回路３はマイクロコンピュータ（マイクロコントローラ）及び周辺回路を用いて構成することができる。
【００２３】
制御回路３は、上記第１の状態と上記第２の状態とを交互に切替えることにより、均等化ブロック１１に接続されている全ての蓄電素子の端子電圧を均等化させることができる。１つの均等化ブロックに備えられている制御回路３は、他の均等化ブロックに備えられている制御回路３とは非同期で制御することができる。すなわち、均等化ブロック１１毎に設けられている制御回路３は、それぞれ非同期で動作することができる。
また、１つの均等化ブロックと他の１つの均等化ブロックには、少なくとも１つの蓄電素子が重なるように接続されているため、その２つの均等化ブロックに重ねて接続されている蓄電素子を介して、２つの均等化ブロックに接続されている全ての蓄電素子の端子電圧が均等化されることとなる。したがって、均等化ブロック１１の数に関わらず、蓄電回路８を構成する全ての蓄電素子の端子電圧を均等化することが可能である。
【００２４】
図２に示す１つの均等化ブロック１１Ａは、図１と同様であり、キャパシタ４１−４４は、第１のスイッチ回路５１−５４を介して、蓄電回路８中の対応する蓄電素子８１−８４とそれぞれ並列に接続可能とされている。また、キャパシタ４１−４４は、第２のスイッチ回路６１−６４により並列に接続可能とされている。その他、均等化ブロック１１Ａには、制御回路３Ａ及び駆動電源２Ａが備えられている。本例においては、制御回路３Ａは信号ＳＷ１によって第１のスイッチ回路５１−５４を一斉に制御し、信号ＳＷ２によって第２のスイッチ回路６１−６４を一斉に制御するように構成されている。第１のスイッチ回路５１−５４と第２のスイッチ回路６１−６４とが同時に閉状態とされることはない。
ここで、１つの蓄電素子の端子電圧をＶ１とすると、均等化ブロック１１Ａ内には、最大で電圧Ｖａ（＝４×Ｖ１）が生じる。また、蓄電素子８１の負端子ａ１と蓄電素子８４の負端子ａ２との間には電圧Ｖａ１（＝３×Ｖ１）が生じる。そうすると、第１のスイッチ回路のスイッチ素子５１ｂと５４ｂとの間には、電圧Ｖａ１が加わり得る。通常、各スイッチ素子の動作速度及びタイミングには差異があるため、瞬間的に一方のスイッチ素子に全電圧Ｖａ１が加わることになる。このため、スイッチ素子にはＶａ１以上の耐圧が求められる。
【００２５】
以上は図１及び２に示した構成について説明したが、一般化すれば、蓄電素子の電圧均等化回路１は、Ｎ個（Ｎ≧３）の蓄電素子が直列接続された蓄電回路８に接続され、それぞれ電気的に絶縁されているＰ個（Ｐ≧２）の均等化ブロック１１を備えて構成することができる。各均等化ブロック１１には、Ｍ個（Ｍ≧２）のキャパシタ４を備えて構成することができる。ただし、各均等化ブロック１１に備えられるキャパシタ４の個数は、同数である必要はない。そして、蓄電回路８の全ての蓄電素子は少なくとも１つの均等化ブロック１１と接続されており、且つ１つの均等化ブロック１１と他の１つの均等化ブロック１１とに重なるようにＱ個（Ｑ≧１）の蓄電素子が接続される。
ここで、１つの蓄電素子の端子電圧をＶ１とすると、１つの均等化ブロック１１内には最大電圧Ｖａ（＝Ｍ×Ｖ１）が生じる。また、高電位側の蓄電素子の負端子ａ１と低電位側の蓄電素子の負端子ａ２との間には、電圧Ｖａ１｛＝（Ｍ−１）×Ｖ１｝が生じる。よって、各均等化ブロック１１に備えられるキャパシタ４の数Ｍに応じて、スイッチ素子に要求される耐圧は、｛（Ｍ−１）×Ｖ１｝以上であればよい。
【００２６】
参考として、図３（ａ）は、電気的に絶縁されている２以上の均等化ブロックを備えることなく、Ｎ個の蓄電素子Ｂ１−Ｂｎの端子電圧を均等化する均等化回路の構成例を示している。この均等化回路には、Ｎ個の蓄電素子に対応してＮ個のキャパシタが備えられている。信号ＳＷ１が閉且つ信号ＳＷ２が開のとき、全てのキャパシタと蓄電素子はそれぞれ並列に接続された状態となる。また、信号ＳＷ１が開且つ信号ＳＷ２が閉のとき、全てのキャパシタが並列に接続された状態となる。同図（ｂ）に示すように、上記の２つの状態を交互に繰り返すことによって、蓄電素子Ｂ１−Ｂｎの端子電圧を均等化することができる。
しかし、１つの蓄電素子の端子電圧をＶ１とすると、蓄電素子Ｂ１の負端子ａ１と蓄電素子Ｂｎの負端子ａ２との間には電圧｛（Ｎ−１）×Ｖ１｝が生じる。そうすると、使用するスイッチには｛（Ｎ−１）×Ｖ１｝以上の耐圧が求められることになる。したがって、蓄電素子の数Ｎが大きくなると、それに応じてスイッチ素子の耐圧を高くしなければならなくなる。
前記のとおり、電気的に絶縁されている２以上の均等化ブロックを備える蓄電素子の均等化回路１では、蓄電回路８を構成する蓄電素子の数Ｎが大きくなっても、１つの均等化ブロック１１に接続される蓄電素子の数Ｍに応じて、スイッチ素子に要求される耐圧は｛（Ｍ−１）×Ｖ１｝以上であればよいので、耐圧の低いスイッチ素子を使用することができる。
【００２７】
図４は、図２に示した均等化ブロック１１Ａにおける制御回路３Ａによるスイッチ回路の制御方法を表している。制御回路３Ａは、信号ＳＷ１により第１のスイッチ回路５１−５４を閉にすると共に、信号ＳＷ２により第２のスイッチ回路６１−６４を開とする（第１の状態Ｓ１）。次に、信号ＳＷ１により第１のスイッチ回路５１−５４を開にすると共に、信号ＳＷ２により第２のスイッチ回路６１−６４を閉とすることにより、全てのキャパシタ４１−４４を並列に接続する（第２の状態Ｓ２）。制御回路３Ａは、第１の状態Ｓ１と第２の状態Ｓ２とを交互に切替える。制御回路３Ａは、第１のスイッチ回路５及び第２のスイッチ回路６を共に開とする所定以上の時間を挟み、第１の状態Ｓ１と第２の状態Ｓ２とを切り替えるようにすることができる。
【００２８】
図５及び６は、上記第１の状態Ｓ１及び第２の状態Ｓ２における均等化ブロック１１Ａの回路を表している。第１の状態Ｓ１においては、図５に示すように、全てのキャパシタ４１−４４とそれぞれ対応する蓄電素子８１−８４とが並列に接続される。この状態において、キャパシタ４と対応する蓄電素子との間の電荷移動により、キャパシタ４の端子電圧が対応する蓄電素子の端子電圧と等しくなるように変化する。
次に、第２の状態Ｓ２においては、図６に示すように、全てのキャパシタ４１−４４が並列に接続される。この状態において、キャパシタ４間の電荷移動により、全てのキャパシタ４の端子電圧は等しくなる。
よって、第１の状態Ｓ１と第２の状態Ｓ２とを交互に繰り返すことによって、蓄電素子８１−８４の端子電圧が均等化されることとなる。
【００２９】
各均等化ブロック１１には、第２のスイッチ回路６を介してキャパシタ４と並列に接続される電圧検出回路７を備え、制御回路３は電圧検出回路７によりキャパシタ４の端子電圧を検出するように構成することができる。電圧検出回路７の具体的な構成は特に問わず、例えばＡＤコンバータを用いることができる。また、所定の電圧と比較するためのコンパレータが用いられてもよい。
図７は、均等化ブロック１１Ａに電圧検出回路７Ａを設けた構成を表している。図６に示したように、第２の状態Ｓ２において均等化ブロック１１Ａ内の全てのキャパシタ４１−４４が同時に並列接続されるように制御される場合には、その第２の状態Ｓ２において、制御回路３は均等化されたキャパシタ４の端子電圧（均等化電圧）を電圧検出回路７により測定することができる。
【００３０】
また、図７に示すように、第１のスイッチ回路５１−５４は、対応するキャパシタ４１−４４毎に、別個に開又は閉に制御可能とすることができる。また、第２のスイッチ回路６１−６４は、対応するキャパシタ４１−４４毎に、別個に開又は閉に制御可能とすることができる。このようにすれば、制御回路３Ａは、第２のスイッチ回路６により１つのキャパシタのみと電圧検出回路７Ａとを並列に接続する状態（第３の状態Ｓ３）に切替え、その第３の状態Ｓ３において電圧を検出するようにすることができる。すなわち、制御回路３Ａは、キャパシタ４１−４４のうちの任意の１つの端子電圧を、電圧検出回路７Ａを用いて測定することができる。
【００３１】
第３の状態Ｓ３は、第１のスイッチ回路５により１つのキャパシタ４とそれに対応する蓄電素子とが切離された状態であってもよいし、切り離されていない状態であってもよい。図８は、第３の状態Ｓ３に切り替える制御の例を表している。同図（ａ）に示すように、制御回路３は、第１のスイッチ回路５１を切替え、１つのキャパシタ４１とそれに対応する蓄電素子８１とを接続した後に切離す。そして、第２のスイッチ回路６１のみを閉、その他のスイッチ回路６２−６４を開の状態（第３の状態Ｓ３）とする。この状態において、第１のスイッチ回路５２−５４の開閉状態は問わない。これにより、１つのキャパシタ４１のみと電圧検出回路７とが並列に接続され、制御回路３は適宜のタイミングでキャパシタ４１の端子電圧ｄ１を検出することができる。また、同図（ｂ）に示すように、制御回路３は、前記第１の状態Ｓ１において、第２のスイッチ回路６１により１つのキャパシタ４１のみと電圧検出回路７とを並列に接続することにより第３の状態Ｓ３に切り替え、キャパシタ４１の端子電圧ｄ１を検出することができる。
上記のいずれであっても、第３の状態Ｓ３に切替える前に、第１のスイッチ回路５により１つのキャパシタとそれに対応する蓄電素子とが接続され、そのキャパシタの端子電圧が対応する蓄電素子の端子電圧と等しくされているため、第３の状態Ｓ３において対応する蓄電素子の端子電圧に相当する電圧を計測することが可能である。
【００３２】
制御回路３は、キャパシタ４の１つを順次選択し、全てのキャパシタ４について、第３の状態Ｓ３において電圧を検出するように制御することができる。これによって、均等化ブロック１１内の全てのキャパシタ４について、端子電圧を個別に計測することができる。図９は、全てのキャパシタ４１−４４から１つを順次選択し、前図（ａ）に示した方法によりキャパシタ４の電圧を検出する例を表している。第３の状態Ｓ３において適宜のタイミングで、キャパシタ４１−４４の各端子電圧ｄ１−ｄ４を計測することができる。
【００３３】
制御回路３は、所定周期で第１の状態Ｓ１及び第２の状態Ｓ２とするように制御することができる。所定周期は、蓄電素子及びキャパシタ４の種類や容量から適宜定めることができる。また、以上に挙げた例に限らず、第１の状態Ｓ１、第３の状態Ｓ３及び第２の状態Ｓ２の組合せや実行順等は、任意とすることができる。例えば、第１の状態Ｓ１と第２の状態Ｓ２の間に、適宜第３の状態Ｓ３を挟むようにすることができる。
図１０は、所定周期で第１の状態Ｓ１とし、次いで第３の状態Ｓ３に切替え、その後第２の状態Ｓ２に切替えるように制御する場合の制御例を示す。最初の期間Ｔ１において、均等化ブロック１１は、第１の状態Ｓ１、第３の状態Ｓ３、及び第２の状態Ｓ２に順次切替えられ、その第３の状態Ｓ３においてキャパシタ４１の端子電圧ｄ１が計測される。また、第２の状態Ｓ２において、全てのキャパシタ４が並列接続された状態における端子電圧（均等化電圧）ｄｅを計測することが可能である。第１の状態Ｓ１及び第２の状態Ｓ２によって、蓄電素子の端子電圧の均等化が図られる。
上記期間Ｔ１と同様にして、期間Ｔ２−Ｔ４においてキャパシタ４２−４４の端子電圧ｄ２−ｄ４がそれぞれ計測される。このように、全てのキャパシタ４の端子電圧を検出する期間Ｔ１からＴ４までの動作を１つの動作単位として、制御回路３は適宜の周期で実行するようにすることができる。
【００３４】
制御回路３は、第３の状態Ｓ３において検出されたキャパシタ４の端子電圧の値が所定条件を満たすときは、その後、前記所定周期よりも長い周期で第１の状態及び第２の状態とするように制御することができる。上記所定条件としては、各キャパシタ４の端子電圧ｄ１−ｄ４の差が所定範囲内であること、各キャパシタ４の端子電圧ｄ１−ｄ４と均等化電圧ｄｅとの差が所定範囲内であること等、任意に定めておくことができる。このような条件が満たされるときは、キャパシタ４毎に計測された端子電圧に大差がなく、蓄電素子の電圧均等化が進んでいると判断される。その場合、例えば上記所定周期の何倍かの周期で第１の状態及び第２の状態とすることにより、繰り返し頻度を減らして省電力化することができる。
【００３５】
制御回路３は、電圧検出回路７により検出された均等化電圧ｄｅが所定値以下となった場合や、各キャパシタ４の端子電圧ｄ１−ｄ４のいずれかが所定値以下となった場合には、蓄電回路８からの負荷に対する電力供給を停止させるようにすることができる。上記所定値は、蓄電素子について規定されている下限電圧Ｖｅとすることができる。これにより、キャパシタ４の端子電圧が、蓄電素子の下限電圧Ｖｅに至ったときには電力供給を停止させる。電力供給を停止させる具体的な構成は特に問わない。
【００３６】
蓄電素子の電圧均等化回路１に上記のような下限電圧の検出手段を備えることにより、蓄電回路８を構成する蓄電素子の過放電を防止することができる。蓄電素子毎の端子電圧の不均等は、第１の状態Ｓ１と第２の状態Ｓ２を繰り返すことによって解消される。蓄電素子毎の端子電圧が均等化されるため、全ての蓄電素子について過放電を防止することができ、全ての蓄電素子に蓄積されたエネルギを余すことなく利用することが可能となる。すなわち、各蓄電素子のばらつきによって、いずれかの蓄電素子は下限電圧Ｖｅに至ったが、他の蓄電素子は下限電圧Ｖｅ以上であって、全体としては利用できる電気エネルギが残っているにもかかわらず、下限電圧Ｖｅに至った蓄電素子を保護するために電力供給を終了させなければならないという問題は解決される。
【００３７】
尚、本発明においては、以上に示した実施形態に限られず、目的、用途に応じて本発明の範囲内で種々変更した態様とすることができる。
【符号の説明】
【００３８】
１；電圧均等化回路、１１（１１Ａ、１１Ｂ、１１Ｃ）；均等化ブロック、２（２Ａ、２Ｂ）；電源、３（３Ａ、３Ｂ）；制御回路、４、４１−４４；キャパシタ、５、５１−５４；第１のスイッチ回路、６、６１−６４；第２のスイッチ回路、８；蓄電回路、８１−８８；蓄電素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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