(57)【要約】【課題】共通半導体基板内に「ＦＥＴ領域とダイオード領域と周辺耐圧領域」「ＦＥＴ領域とダイオード領域」「ＦＥＴ領域と周辺耐圧領域」または「ダイオード領域と周辺耐圧領域」が形成されている半導体装置の場合、境界領域内を延びるｐ型領域の周囲に電界集中が生じやすい。【解決手段】境界領域に、ｎ型ドリフト層より不純物濃度が低いｎ型不純物低濃度領域を設ける。隣接領域から境界領域内に延びているｐ型領域が、ｎ型不純物低濃度領域に接する構造とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通半導体基板内に、「ＦＥＴ領域とダイオード領域と周辺耐圧領域」の組み合わせ、「ＦＥＴ領域とダイオード領域」の組み合わせ、「ＦＥＴ領域と周辺耐圧領域」の組み合わせ、「ダイオード領域と周辺耐圧領域」の組み合わせ、のうちのいずれかの組み合わせが形成されている半導体装置であり、
境界領域に、ｎ型ドリフト層より不純物濃度が低いｎ型不純物低濃度領域が付加されており、
その境界領域内に延びるｐ型領域が前記ｎ型不純物低濃度領域に接することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置を開示する。
【背景技術】
【０００２】
特許文献１に開示されているように、共通半導体基板に種々の領域の組み合わせ、例えば、「ＦＥＴ領域とダイオード領域と周辺耐圧領域の組み合わせ」、「ＦＥＴ領域とダイオード領域の組み合わせ」、「ＦＥＴ領域と周辺耐圧領域の組み合わせ」あるいは「ダイオード領域と周辺耐圧領域の組み合わせ」が形成されている場合がある。
【０００３】
ＦＥＴ領域には、ボディ領域となるｐ型領域が形成されている。ＦＥＴ領域から「ＦＥＴ領域とダイオード領域の間に位置する境界領域」、またはＦＥＴ領域から「ＦＥＴ領域と周辺耐圧領域の間に位置する境界領域」に延びるｐ型領域の周囲に電界集中が生じやすい。
【０００４】
周辺耐圧領域には、ガードリングまたはリサーフ層となるｐ型領域が形成されている。周辺耐圧領域から「周辺耐圧領域とＦＥＴ領域の間に位置する境界領域」、または周辺耐圧領域から「周辺耐圧領域とダイオード領域の間に位置する境界領域」に延びるｐ型領域の周囲に電界集中が生じやすい。
【０００５】
ダイオードのなかには、ＪＢＳダイオード（Junction Barrier Schottky Diode）あるいはＭＰＳダイオード（Merged PIN Schottky Diode）などのように、ｐ型領域を利用するダイオードが存在する。ｐ型領域を利用するダイオードの場合、ダイオード領域から「ダイオード領域とＦＥＴ領域の間に位置する境界領域」、またはダイオード領域から「ダイオード領域と周辺耐圧領域の間に位置する境界領域」に延びるｐ型領域の周囲に電界集中が生じやすい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３７３９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本明細書は、境界領域に隣接する領域（すなわち、ＦＥＴ領域、ダイオード領域または周辺耐圧領域）から境界領域内に延びるｐ型領域の周囲に生じやすい電界集中を緩和する技術を開示する。
【課題を解決するための手段】
【０００８】
本明細書が開示する半導体装置では、共通半導体基板内に、「ＦＥＴ領域とダイオード領域と周辺耐圧領域の組み合わせ」、「ＦＥＴ領域とダイオード領域の組み合わせ」、「ＦＥＴ領域と周辺耐圧領域の組み合わせ」または「ダイオード領域と周辺耐圧領域の組み合わせ」のいずれかが形成されている。この半導体装置では、「ＦＥＴ領域とダイオード領域の間に位置する境界領域」、「ＦＥＴ領域と周辺耐圧領域の間に位置する境界領域」「ダイオード領域と周辺耐圧領域の間に位置する境界領域」のいずれかに、ｎ型ドリフト層より不純物濃度が低いｎ型不純物低濃度領域が付加されている。また、隣接領域（すなわち、ＦＥＴ領域、ダイオード領域、周辺耐圧領域のいずれか）から境界領域内に延びるｐ型領域が、前記したｎ型不純物低濃度領域に接していることを特徴とする。
【０００９】
境界領域に、ｎ型ドリフト層より不純物濃度が低いｎ型不純物低濃度領域が付加されていると、その半導体装置のオフ時に、ｎ型不純物低濃度領域の広い範囲に空乏層が広がり、電界分布の歪みが是正される。すなわち、ｎ型不純物低濃度領域では電界集中が生じにくい。
本明細書に開示する半導体装置では、電界集中が生じやすい領域、すなわち、隣接領域から境界領域内に延びるｐ型領域の周囲に、ｎ型不純物低濃度領域が配置されているために、電界集中が生じ難くなっている。
【図面の簡単な説明】
【００１０】
【図１】実施例１の半導体装置の縦断面図。
【図２】実施例２の半導体装置の縦断面図。
【図３】実施例３の半導体装置の平面図。
【図４】図３のＩＶ―ＩＶ線断面図。
【図５】図３のＶ―Ｖ線断面図。
【発明を実施するための形態】
【００１１】
以下に説明する実施例の特徴を列記する
（特徴１）ＦＥＴ領域と、ｐ型領域を備えているダイオード領域の間に位置する境界領域に、ｎ型不純物低濃度領域が形成されている。ＦＥＴのｐ型ボディ領域とダイオードのｐ型領域がｎ型不純物低濃度領域に接している。
（特徴２）ＦＥＴ領域と、周辺耐圧領域の間に位置する境界領域に、ｎ型不純物低濃度領域が形成されている。ＦＥＴのｐ型ボディ領域と周辺耐圧用のｐ型領域がｎ型不純物低濃度領域に接している。
（特徴３）ｐ型領域を備えているダイオード領域と、周辺耐圧領域の間に位置する境界領域に、ｎ型不純物低濃度領域が形成されている。ダイオードのｐ型領域と周辺耐圧用のｐ型領域がｎ型不純物低濃度領域に接している。
（特徴４）ＦＥＴ領域と、ダイオード領域の間に位置する境界領域に、ｎ型不純物低濃度領域が形成されている。ＦＥＴのｐ型ボディ領域がｎ型不純物低濃度領域に接している。
（特徴５）ダイオード領域と、周辺耐圧領域の間に位置する境界領域に、ｎ型不純物低濃度領域が形成されている。周辺耐圧用のｐ型領域がｎ型不純物低濃度領域に接している。
（特徴６）ｎ型不純物低濃度領域は、ドリフト層を貫通している。
（特徴７）ｎ型不純物低濃度領域は、ドリフト層を貫通し、ドリフト層より高濃度なｎ＋型ドレイン・カソード層に接している。
（特徴８）ＦＥＴを構成するトレンチゲート電極のうち、境界領域に隣接するトレンチゲート電極の底面がｎ型不純物低濃度領域中に位置している。
（特徴９）トレンチゲート電極の形成範囲を一巡するｐ型領域が、ｎ型不純物低濃度領域中に位置している。
（特徴１０）ショットキー電極の端部が、ｎ型不純物低濃度領域の形成範囲内に位置している。
（特徴１１）ＦＥＴは、ＭＯＳＦＥＴ、ＭＩＳＦＥＴまたはＩＧＢＴのいずれかである。
【実施例】
【００１２】
（実施例１)
図１は、実施例１の半導体装置の断面の一部を示している。図示のＡはＦＥＴ領域を示し、Ｃはダイオード領域を示し、Ｅは周辺耐圧領域を示し、ＢはＦＥＴ領域とダイオード領域の間に位置する境界領域を示し、Ｄはダイオード領域と周辺耐圧領域の間に位置する境界領域を示している。実際の断面は、図１から左方に延びており、ＦＥＴ領域Ａは図１の左方に延びている。半導体基板４を平面視したときに、ＦＥＴ領域Ａは半導体基板４の中央領域に形成されており、ダイオード領域ＣはＦＥＴ領域Ａを一巡する範囲に形成されており、周辺耐圧領域Ｅはダイオード領域Ｃを一巡する範囲（半導体基板４の外周の内側を外周に沿って延びる領域）に形成されている。図１の断面の全体を観察すると、領域Ｂ，Ｃ，Ｄ，Ｅは、領域Ａの中心線に対して左右対称となっている。本明細書では、半導体基板の中央領域に近い側を内側といい、周辺領域に近い側を外側という。
【００１３】
半導体基板４の下面に、下面電極（ドレイン兼カソード電極）２が形成されている。半導体基板４の下面に臨む範囲は、ｎ型不純物を高濃度に含むドレイン兼カソード層６となっている。ドレイン兼カソード層６とドレイン兼カソード電極２はオーミック接触する。
【００１４】
半導体基板４のうち、前記したドレイン兼カソード層６と後記するボディ領域１０以外の部分は、ｎ型不純物を中濃度に含んでおり、ｎ型ドリフト層８となっている。加工前の半導体基板４は、ｎ型ドリフト層８として動作するのに適当な濃度のｎ型不純物を含んでいる。
【００１５】
前記したドレイン兼カソード層６は、加工前の半導体基板４の下面からｎ型不純物を注入して拡散した領域である。
ＦＥＴ領域Ａ内の半導体基板４の上面側には、加工前の半導体基板４の上面からｐ型不純物を注入して拡散した領域が形成されている。この領域は、半導体基板４の上面に臨む範囲の一部に形成されており、ｐ型のボディ領域１０として機能する。半導体基板４のうち、ドレイン兼カソード層６とｐ型ボディ領域１０以外の領域は未加工のままに残されており、それがｎ型ドリフト層８として動作する。
【００１６】
ｐ型ボディ領域１０のｐ型不純物濃度は薄く、そのままでは後記するソース電極１６ａにオーミック接触しない。ｐ型ボディ領域１０の一部であって半導体基板４の上面に臨む範囲には、ｐ型不純物濃度が高いコンタクト領域１２が形成されている。コンタクト領域１２はソース電極１６ａにオーミック接触する。ｐ型ボディ領域１０の電位は、ソース電極１６ａの電位に等しく維持される。
【００１７】
ｐ型ボディ領域１０内の一部に、ｎ型不純物を高濃度に含むソース領域１４が形成されている。ソース領域１４は、半導体基板４の上面に臨む範囲に形成されており、ソース電極１６ａにオーミック接触する。
ｐ型ボディ領域１０、コンタクト領域１２、ソース領域１４は、紙面に垂直方向に延びている。
【００１８】
ｎ型ソース領域１４とｎ型ドリフト層８は、ｐ型ボディ領域１０によって隔てられている。ｎ型ソース領域１４とｎ型ドリフト層８を隔てるｐ型ボディ領域１０の上面にはゲート絶縁膜１８が形成され、その上面にゲート電極２０が形成されている。なお、ゲート電極２０と、ソース電極１６ａは、図示しない層間絶縁膜で絶縁されている。ｎ型ソース領域１４とｎ型ドリフト層８を隔てるｐ型ボディ領域１０には、ゲート絶縁膜１８を介してゲート電極２０が対向する。
【００１９】
ゲート電極２０に正電圧が印加されない間は、ｎ型ソース領域１４とｎ型ドリフト層８の間がｐ型ボディ領域１０によって絶縁され、ソース電極１６ａとドレイン兼カソード電極２の間には電流が流れない。ゲート電極２０に正電圧が印加されている間は、ｎ型ソース領域１４とｎ型ドリフト層８を隔てるｐ型ボディ領域１０に反転層が形成され、ｎ型ソース領域１４とｎ型ドリフト層８の間が低抵抗となる。半導体装置の使用時には、ソース電極１６ａが接地され、ドレイン兼カソード電極２は正電位に接続されている。ゲート電極２０に正電圧が印加されている間は、ソース電極１６ａとドレイン兼カソード電極２の間を電流が流れる。ドレイン兼カソード電極２とソース電極１６ａの間にＦＥＴ（Field Effect Transistor）が形成さえている。ＦＥＴはＭＯＳ型であってもよいし、ＭＩＳ型であってもよい。
【００２０】
ダイオード領域Ｃ内の半導体基板４の上面に、ショットキー電極１６ｂが形成されている。ショットキー電極１６ｂは、ｎ型ドリフト層８にショットキー接触する金属で形成されている。ダイオード領域Ｃ内の半導体基板４の上面に臨む範囲には、一定のピッチでｐ型拡散領域２２が形成されている。ｐ型拡散領域２２は紙面垂直方向に延びている。
【００２１】
ソース電極１６ａに高電位が印加されると、ソース電極１６ａからドレイン兼カソード電極２に電流が流れる。ショットキーダイオードに逆方向の電圧が印加されたとき（ソース電極１６ａが接地され、ドレイン兼カソード電極２が正電位に接続された状態）には、隣接するｐ型拡散領域２２の間に位置するｎ型ドリフト層８に空乏層が延び、電流が流れないようにする。ｐ型拡散領域２２はショットキーダイオードの耐圧能力を改善する。
【００２２】
周辺耐圧領域Ｅには、ｐ型のガードリング２４が多重に形成されている。最も内側のガードリング２４ａの上部には、フィールドプレート１６ｃが形成されている。ｐ型ガードリング２４は、半導体基板４の周辺部に空乏層を伸ばし、半導体装置の耐圧を上げる。フィールドプレート１６ｃと半導体基板４の間に層間絶縁膜を配置してもよい。フィールドプレート１６ｃとショットキー電極１６ｂとソース電極１６ａは導通している。フィールドプレート１６ｃとショットキー電極１６ｂとソース電極１６ａは、半導体基板４の上面に形成した上面電極で形成することができる。
【００２３】
ＦＥＴ領域Ａとダイオード領域Ｃの間に位置する境界領域Ｂには、ｎ型不純物低濃度領域３０が形成されている。ｎ型不純物低濃度領域３０はｎ型ドリフト層８より不純物濃度が低いｎ型領域である。
【００２４】
最もダイオード領域Ｃ側に位置するｐ型ボディ領域１０ａは、ＦＥＴ領域Ａから境界領域Ｂ内に延びている。そのｐ型ボディ領域１０ａの境界領域Ｂ内の端部は、ｎ型不純物低濃度領域３０に接している。ｐ型ボディ領域１０ａの境界領域Ｂ内の端部の近傍は、電界集中が生じやすい部位である。本実施例では、その部位にｎ型不純物低濃度領域３０が形成されているために電界集中が生じにくい。
【００２５】
最もＦＥＴ領域Ａ側に位置するｐ型拡散領域２２ａは、ダイオード領域Ｃから境界領域Ｂ内に延びている。そのｐ型拡散領域２２ａの境界領域Ｂ内の端部は、ｎ型不純物低濃度領域３０に接している。ｐ型拡散領域２２ａ境界領域Ｂ内の端部の近傍は、電界集中が生じやすい部位である。本実施例では、その部位にｎ型不純物低濃度領域３０が形成されているために電界集中が生じにくい。
【００２６】
ダイオード領域Ｃと周辺耐圧領域Ｅの間に位置する境界領域Ｄには、ｎ型不純物低濃度領域３２が形成されている。ｎ型不純物低濃度領域３２はｎ型ドリフト層８より不純物濃度が低いｎ型領域である。
【００２７】
最も周辺耐圧領域Ｅ側に位置するｐ型拡散領域２２ｂは、ダイオード領域Ｃから境界領域Ｄ内に延びている。そのｐ型拡散領域２２ｂの境界領域Ｄ内の下端部は、ｎ型不純物低濃度領域３２に接している。ｐ型拡散領域２２ｂの境界領域Ｄ内の下端部の近傍は、電界集中が生じやすい部位である。本実施例では、その部位にｎ型不純物低濃度領域３２が形成されているために電界集中が生じにくい。
【００２８】
最もダイオ―ド領域Ｃ側に位置するｐ型ガードリング２４ａは、周辺耐圧領域Ｅから境界領域Ｄ内に延びている。そのｐ型ガードリング２４ａの境界領域Ｄ内の下端部は、ｎ型不純物低濃度領域３２に接している。ｐ型ガードリング２２ｂａの境界領域Ｄ内の下端部の近傍は、電界集中が生じやすい部位である。本実施例では、その部位にｎ型不純物低濃度領域３２が形成されているために電界集中が生じにくい。
【００２９】
境界領域Ｂの左端部は、必ずしも一意に決定されるものでないが、最も右側のソース領域１４ａの左端部の左方には反転層が形成されることからＦＥＴ領域の一部であり、最も右側のコンタクト領域１２ａの右端部の右方には反転層が形成されないことからＦＥＴ領域ではない。境界領域Ｂの左端部は、最も右側のソース領域１４ａの左端部から最も右側のコンタクト領域１２ａの右端部までの間のいずれかにある。図１では、最も右側のソース電極の右端を境界領域Ｂの左端部としている。図１に示した境界領域Ｂの左端部は、最も右側のソース領域１４ａの左端部から最も右側のコンタクト領域１２ａの右端部までの間にある。境界領域Ｂの端部を如何に定義しても、最も右側のｐ型ボディー領域１０ａは、ＦＥＴ領域Ａから境界領域Ｂ内に延びており、ｎ型不純物低濃度領域３０に接している。
【００３０】
境界領域Ｂの右端部は、最も左側のｐ型拡散領域２２ａの左端部から右端部までの間のいずれかにある。図１では、ショットキー電極１６ｂの左端を境界領域Ｂの右端部としている。図１に示した境界領域Ｂの右端部は、最も左側のｐ型拡散領域２２ａの左端部から右端部までの間にある。境界領域Ｂの右端部を如何に定義しても、最も左側のｐ型拡散領域２２ａは、ダイオード領域Ｃから境界領域Ｂ内に延びており、ｎ型不純物低濃度領域３０に接している。
【００３１】
境界領域Ｄの左端部は、最も右側のｐ型拡散領域２２ｂの左端部から右端部までの間のいずれかにある。図１では、ショットキー電極１６ｂの右端を境界領域Ｄの左端部としている。図１に示した境界領域Ｄの左端部は、最も右側のｐ型拡散領域２２ａの左端部から右端部までの間にある。境界領域Ｄの左端部を如何に定義しても、最も右側のｐ型拡散領域２２ａは、ダイオード領域Ｃから境界領域Ｄ内に延びており、ｎ型不純物低濃度領域３２に接している。
【００３２】
境界領域Ｄの右端部は、最も左側のｐ型ガードリング２４ａの左端部から右端部までの間のいずれかにある。図１では、フィールドプレート１６ｃの左端を境界領域Ｄの右端部としている。図１に示した境界領域Ｄの左端部は、最も左側のｐ型ガードリング２４ａの左端部から右端部までの間にある。境界領域Ｄの右端部を如何に定義しても、最も左側のｐ型ガードリング２４ａは、周辺耐圧領域Ｅから境界領域Ｄ内に延びており、ｎ型不純物低濃度領域３２に接している。
【００３３】
最も右側のｐ型拡散領域２２ｂと最も左側のｐ型ガードリング２４ａは、ｎ型不純物低濃度領域３２の形成範囲内で接している。ｐ型拡散領域２２ｂとｐ型ガードリング２４ａが接する位置の近傍には、電界集中が生じやすい。本実施例では、電界集中が生じやすい位置にｎ型不純物低濃度領域３２が配置されており、電界集中が生じ難くしている。
【００３４】
本実施例では、ＦＥＴ領域Ａと周辺耐圧領域Ｅの間にダイオード領域Ｃが存在する。本明細書で開示する技術は、ＦＥＴ領域Ａと周辺耐圧領域Ｅが隣接している場合にも有効である。ＦＥＴ領域と周辺耐圧領域の間に位置する境界領域に、ｎ型不純物低濃度領域を設け、ＦＥＴ領域から境界領域に延びるｐ型領域がｎ型不純物低濃度領域に接し、周辺耐圧領域から境界領域に延びるｐ型領域がｎ型不純物低濃度領域に接していれば、電界集中が緩和される。
電界集中が生じると、半導体装置の耐圧が低くなり、アバランシェ降伏時に電流が集中して半導体装置が熱破壊されることがある。本明細書に記載の技術によると、その問題に対処することができる。
【００３５】
上記の説明では、ソース電極１６ａ、ショットキー電極１６ｂ、フィールドプレート１６ｃの形成範囲で、境界領域ＢとＤの範囲を説明した。上記に代えて、ボディ領域１０の形成範囲、ソース領域１４の形成範囲、ｐ型拡散領域２２の形成範囲、ｐ型ガードリング２４の形成範囲から、境界領域ＢとＤの範囲を定めてもよい。本明細書に記載の技術は、境界領域ＢとＤの範囲に定め方に制約されるものでない。
【００３６】
（実施例２）
図２を参照して実施例２を説明する。説明した部材・部位に共通するものには、同じ参照番号を付して重複説明を省略する。以下では、実施例１からの相違点のみを説明する。
【００３７】
相違点１：実施例１のＦＥＴは、モノポーラのトランジスタであった。実施例２のＦＥＴは、バイポーラのトランジスタであり、いわゆるＩＧＢＴである。モノポーラトランジスタをＦＥＴといい、バイポーラのＩＧＢＴから区別する場合もあるが、本明細書では、絶縁ゲートを利用してスイッチングするトランジスタを総称してＦＥＴという。その定義に従うと、ＩＧＢＴもＦＥＴの一種である。実施例２では、トランジスタ領域では、下面電極２に接する位置にｐ型不純物を高濃度に含むコレクタ領域５が追加されている。モノポーラとバイポーラの相違に起因して、実施例２の下面電極２は、コレクタ兼カソード電極であり、ｎ型領域１４はエミッタ領域となり、上面電極１６ａはエミッタ電極となる。ｎ型不純物高濃度層６は、バッファ領域とカソード層を兼用する。
相違点２：実施例２のダイオードは、耐圧を高めるｐ型拡散領域（図１の２２）を備えていない。
相違点３：ｎ型不純物低濃度領域３０ａ，３２ａは、ｎ型のドリフト層８を貫通し、バッファ領域とカソード層を兼用するｎ型不純物高濃度層６に達している。相違点３によって、実施例１よりも電界集中の緩和効果が高くなっている。
本実施例では、ｎ型ドリフト層８が、シリコンよりもバンドギャップが広いＳｉＣまたは窒化物半導体で形成されている。そのために、シリコンの場合よりもｎ型ドリフト層８が浅く（実施例では１０μｍ程度）、ドリフト層８を貫通するｎ型不純物低濃度領域３０ａ，３２ａを製造しやすい。ドリフト層８を貫通するｎ型不純物低濃度領域３０ａ，３２ａを設ける技術は、ワイドギャップ半導体（２．２ｅＶ程度またはそれ以上のバンドギャップを持つ。窒化物半導体等のIII−Ｖ族半導体、炭化珪素、ダイヤモンドが例示される）に適用する場合に特に有用である。
相違点４：ショットキー電極１６ｂの左端部はｎ型不純物低濃度領域３０ａの形成範囲内に位置しており、ショットキー電極１６ｂの右端部はｎ型不純物低濃度領域３２ａの形成範囲内に位置している。相違点４によって、ショットキー電極１６ｂの端部近傍に電界集中が生じやすい問題に対処している。
【００３８】
実施例２では、ダイオード領域にはｐ型領域が存在しない。従って、ダイオード領域内のｐ型領域とｎ型不純物低濃度領域３０ａの関係、ないし、ダイオード領域内のｐ型領域とｎ型不純物低濃度領域３２ａの関係には制約がない。境界領域側のトランジスタ領域内のｐ型ボディ領域１０ａがｎ型不純物低濃度領域３０ａに接していれば、ｐ型ボディ領域１０ａの近傍に電界集中が生じやすいという問題に対処できる。境界領域側の周辺耐圧領域内のｐ型ガードリング２４ａにｎ型不純物低濃度領域３２ａが接していれば、ｐ型ガードリング２４ａの近傍に電界集中が生じやすいという問題に対処することができる。
【００３９】
実施例２でも、トランジスタ領域と周辺耐圧領域の間にダイオード領域が存在する。本明細書で開示する技術は、トランジスタ領域と周辺耐圧領域が隣接している場合にも有効である。境界領域にｎ型不純物低濃度領域を設け、トランジスタ領域から境界領域に延びるｐ型領域がｎ型不純物低濃度領域に接し、周辺耐圧領域から境界領域に延びるｐ型領域がｎ型不純物低濃度領域に接していれば、電界集中が緩和される。
【００４０】
（実施例３）
図３〜５を参照して実施例３を説明する。図４は図３のＩＶ−ＩＶ断面を示し、図５は図３のＶ−Ｖ断面を示している。説明した部材・部位を共通するものには、同じ参照番号を付して重複説明を省略する。以下では、実施例１、２からの相違点のみを説明する。
相違点１：実施例１、２のＦＥＴは、プレーナゲートであった。実施例３のＦＥＴは、トレンチゲート型のトランジスタである。実施例３ではモノポーラであるが、バイポーラであってもかまわない。図４と図５において、２０ａはトレンチゲート電極であり、１８ａは、トレンチの内面を被覆してトレンチゲート電極２０ａと半導体基板４を絶縁しているトレンチゲート絶縁膜である。図４と図５に示すように、ボディ領域１０の外周に沿ってｐ型領域１１が形成されている。ｐ型領域１１は、ボディ領域よりも深く形成されており、図５に示すように、トレンチゲート電極２０ａの長手方向の端部を覆っている。ｐ型領域１１は、半導体基板を平面視したときに、トレンチ形成範囲を一巡している。ｐ型領域１１は、境界領域に形成されているｎ型不純物低濃度領域３０ａの内部に形成されている。ｐ型領域１１の近傍に生じやすい電界集中に対処している。
相違点２：周辺耐圧領域ではガードリングに代えて、リサーフ構造が形成されている、リサーフ構造は、複数のｐ型領域２６ａ，２６ｂ，２６ｃで形成されており、内側ほど高濃度で深く、外側ほど低濃度で浅く形成されている。内側のｐ型層の境界領域側の端部はｎ型不純物低濃度領域３２ａの内部に位置している。
相違点３：トレンチゲート電極２０ａのうち、境界領域に隣接するトレンチゲート電極の底面がｎ型不純物低濃度領域３０ａ中に位置している。これによって電界集中が生じやすい、境界領域に隣接するトレンチゲート電極の底面の近傍に電界集中が生じるのを防止している。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４２】
２：下面電極（ドレイン兼カソード電極、コレクタ兼カソード電極）
４：半導体基板
５：コレクタ領域
６：ｎ型不純物高濃度層（ドレイン層、バッファ層、カソード領域）
８：ｎ型不純物中濃度層（ドリフト層）
１０：ボディ領域
１１：ｐ型領域
１２：コンタクト領域
１４：ソース領域（エミッタ領域）
１６：上面電極
１６ａ：ソース電極（エミッタ電極）
１６ｂ：ショットキー電極
１６ｃ：フィールドプレート
１８：ゲート絶縁膜
２０：ゲート電極
２２：ｐ型拡散領域
２４：ガードリング
２６：リサーフ層
３０，３０ａ：ｎ型不純物低濃度領域
３２，３２ａ：ｎ型不純物低濃度領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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