(57)【要約】【課題】ドレイン電流を増大させることが可能な化合物半導体装置、及び化合物半導体装置の製造方法を提供すること。【解決手段】基板２１の上に形成されたGaNのキャリア走行層２３と、キャリア走行層２３の上に形成された障壁層２５と、障壁層２５に形成された第１のリセス３１及び第２のリセス３２と、第１のリセス３１と第２のリセス３２の各々に形成され、Inの組成比が１７％以上１８％以下の第１のInAlN層３４及び第２のInAlN層３５と、第１のInAlN層３４の上に形成されたソース電極４０ａと、第２のInAlN層３５の上に形成されたドレイン電極４０ｂと、障壁層２５の上に形成されたゲート電極４９ａとを有する化合物半導体装置による。【選択図】図１１
2018064027.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたGaNを材料とするキャリア走行層と、
前記キャリア走行層の上に形成され、前記キャリア走行層との間に障壁が生じる窒化物半導体の障壁層と、
前記障壁層に形成され、前記キャリア走行層に至る深さの第１のリセスと、
前記障壁層において前記第１のリセスから間隔をおいて形成され、前記キャリア走行層に至る深さの第２のリセスと、
前記第１のリセスに形成され、Inの組成比が１７％以上１８％以下の第１のInAlN層と、
前記第２のリセスに形成され、Inの組成比が１７％以上１８％以下の第２のInAlN層と、
前記第１のInAlN層の上に形成されたソース電極と、
前記第２のInAlN層の上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記障壁層の上に形成されたゲート電極と、
を有する化合物半導体装置。
【請求項２】
前記第１のリセスと前記第２のリセスの各々の底面に形成されたAlNを材料とする第１の中間層を更に有し、
前記第１のInAlN層が、前記第１のリセス内の前記第１の中間層の上に形成され、
前記第２のInAlN層が、前記第２のリセス内の前記第１の中間層の上に形成されたことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記キャリア走行層の上に形成されたAlNを材料とする第２の中間層を更に有し、
前記第２の中間層の上に前記障壁層が形成され、かつ、前記第１の中間層が前記第２の中間層よりも薄いことを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記第１のリセスは、前記障壁層が露出する第１の側面を有し、
前記第２のリセスは、前記障壁層が露出する第２の側面を有し、
前記第１の中間層が、前記第１の側面と前記第２の側面にも形成されたことを特徴とする請求項２に記載の化合物半導体装置。
【請求項５】
前記第１のInAlN層と前記第２のInAlN層の各々に、前記基板の法線方向に延びる貫通転位が形成されたことを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
前記障壁層は、InAlGaN層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項７】
基板の上に、GaNを材料とするキャリア走行層を形成する工程と、
前記キャリア走行層の上に、該キャリア走行層との間に障壁が生じる窒化物半導体の障壁層を形成する工程と、
前記障壁層に、前記キャリア走行層に至る深さの第１のリセスを形成する工程と、
前記障壁層に、前記キャリア走行層に至る深さの第２のリセスを前記第１のリセスから間隔をおいて形成する工程と、
前記第１のリセスに、Inの組成比が１７％以上１８％以下の第１のInAlN層を形成する工程と、
前記第２のリセスに、Inの組成比が１７％以上１８％以下の第２のInAlN層を形成する工程と、
前記第１のInAlN層の上にソース電極を形成する工程と、
前記第２のInAlN層の上にドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記障壁層の上にゲート電極を形成する工程と、
を有する化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置、及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置には様々なタイプのものがある。なかでも、HEMT(High Electron Mobility Transistor)は、雑音が小さく高速動作が可能であり、この特徴を活かして携帯電話の基地局等に使用されている。
【０００３】
そのHEMTにおいては、キャリア走行層に誘起された二次元電子ガスがキャリアとなる。キャリア走行層の材料としては様々な材料があるが、GaN等の窒化物半導体をキャリア走行層の材料として使用すると、窒化物半導体が有する高いバンドギャップによってHEMTの耐圧を高めることができる。
【０００４】
キャリア走行層であるGaN層に二次元電子ガスを誘起するには、そのGaN層との間で格子定数差が生じるAlGaN層をGaN層の上に形成すればよい。この場合、各層の格子定数差に起因してAlGaN層に歪みが生じる。そして、この歪みが原因でAlGaN層に発生したピエゾ分極や自発分極により、キャリア走行層であるGaN層に二次元電子ガスを誘起することができる。
【０００５】
また、GaN層とAlGaN層との界面には、両者の材料の違いに起因して障壁が形成され、その障壁の近傍に前述の二次元電子ガスが溜められる。
【０００６】
このようにキャリア走行層にキャリアを誘起すると共にそのキャリア走行層との間で障壁を形成するAlGaN層は障壁層とも呼ばれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００７−５３８４０２号公報
【特許文献２】特開２００４−１６５３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、障壁層として形成し得る化合物半導体層には、前述のAlGaN層の他にInAlGaN層もある。InAlGaN層は、AlGaN層よりも高い自発分極を有するため、キャリア走行層に高濃度の二次元電子ガスを誘起することができる。
【０００９】
しかしながら、InAlGaN層は、AlGaN層よりもバンドギャップが広い。そのため、ソース電極やドレイン電極との間でオーミックコンタクトを形成するのが難しく、これらの電極からドレイン電流を取り出すのが難しくなり、ひいてはドレイン電流が減少してしまう。
【００１０】
開示の技術は、上記に鑑みてなされたものであって、ドレイン電流を増大させることが可能な化合物半導体装置、及び化合物半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
以下の開示の一観点によれば、基板と、前記基板の上に形成されたGaNを材料とするキャリア走行層と、前記キャリア走行層の上に形成され、前記キャリア走行層との間に障壁が生じる窒化物半導体の障壁層と、前記障壁層に形成され、前記キャリア走行層に至る深さの第１のリセスと、前記障壁層において前記第１のリセスから間隔をおいて形成され、前記キャリア走行層に至る深さの第２のリセスと、前記第１のリセスに形成され、Inの組成比が１７％以上１８％以下の第１のInAlN層と、前記第２のリセスに形成され、Inの組成比が１７％以上１８％以下の第２のInAlN層と、前記第１のInAlN層の上に形成されたソース電極と、前記第２のInAlN層の上に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極の間の前記障壁層の上に形成されたゲート電極とを有する化合物半導体装置が提供される。
【発明の効果】
【００１２】
以下の開示によれば、第１のInAlN層とキャリア走行層との間に大きな分極差が生じ、それによりキャリア走行層に高濃度の二次元電子ガスが発生する。
【００１３】
このような高濃度の二次元電子ガスにより第１のInAlN層がソース電極とオーミックコンタクトし易くなり、これらの間のコンタクト抵抗を低減することができる。また、これと同じ理由により、第２のInAlN層とドレイン電極とのコンタクト抵抗を低減することができる。
【００１４】
そして、このようにコンタクト抵抗が低減することにより、キャリア走行層を流れるドレイン電流を増やすことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、検討に使用した化合物半導体装置の断面図である。
【図２】図２は、図１のA−B線に沿ったバンド構造を示す図である。
【図３】図３は、検討に使用した化合物半導体装置の問題を解決するために案出された構造の断面図である。
【図４】図４は、図３の構造における電子濃度分布を計算して得られた図である。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その６）である。
【図１１】図１１は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その７）である。
【図１２】図１２は、第１実施形態に係る化合物半導体装置の電子濃度分布を計算して得られた図である。
【図１３】図１３（ａ）は、第１実施形態に係る化合物半導体装置の３端子特性を計算して得られた図であり、図１３（ｂ）は、比較例に係る化合物半導体装置の３端子特性を計算して得られた図である。
【図１４】図１４は、III族窒化物半導体の格子定数とバンドギャップとの関係を示す図である。
【図１５】図１５（ａ）、（ｂ）は、第２実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図１６】図１６（ａ）、（ｂ）は、第２実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図１７】図１７は、第２実施形態に係る化合物半導体装置の電子濃度分布を計算して得られた図である。
【図１８】図１８（ａ）は、第２実施形態に係る化合物半導体装置の３端子特性を計算して得られた図であり、図１８（ｂ）は、比較例に係る化合物半導体装置の３端子特性を計算して得られた図である。
【図１９】図１９（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図２０】図２０（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図２１】図２１は、第３実施形態に係る化合物半導体装置の電子濃度分布を計算して得られた図である。
【図２２】図２２（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図２３】図２３（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図２４】図２４（ａ）は、第４実施形態に係る化合物半導体装置の３端子特性を計算して得られた図であり、図２４（ｂ）は、比較例に係る化合物半導体装置の３端子特性を計算して得られた図である。
【発明を実施するための最良の形態】
【００１６】
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。
【００１７】
図１は、その検討に使用した化合物半導体装置の断面図である。
【００１８】
この化合物半導体装置１は、HEMTであって、SiC基板２と、その上に形成されたGaNを材料とするキャリア走行層３とを有する。
【００１９】
また、そのキャリア走行層３の上には、中間層４と障壁層５とがこの順に形成される。
【００２０】
このうち、中間層４は、キャリア走行層３の成膜終了後にその表面が荒れるのを防止する役割を担っており、この例ではAlN層を中間層４として形成する。
【００２１】
また、障壁層５としては、キャリア走行層３との間で格子定数差が生じるInAlGaN層が形成される。その格子定数差に起因して障壁層５にピエゾ分極や自発分極が発生し、これによりキャリア走行層３に二次元電子ガスeが発生する。
【００２２】
特に、InAlGaN層は、AlGaN層と比較してピエゾ分極や自発分極が高くなるため、キャリア走行層３に高濃度の二次元電子ガスeを発生させることが可能となる。その二次元電子ガスeはキャリアとして機能し、中間層４寄りのキャリア走行層３に蓄積される。
【００２３】
そして、障壁層５の上には、ソース電極６、ドレイン電極７、及びゲート電極９の各々が間隔をおいて形成される。
【００２４】
更に、障壁層５の表面には、大気中の水分等から当該表面を保護するためのパシベーション層８として窒化シリコン膜が形成される。
【００２５】
このようなHEMTにおける電流パスCは、ソース電極６からキャリア走行層３を経由してドレイン電極７に至るように形成される。そして、その電流パスCに沿ってキャリアが流れ易くするには、ソース電極６と障壁層５との間の障壁ΔEを低くすればよい。
【００２６】
図２は、図１のA−B線に沿ったバンド構造を示す図である。なお、図２のバンド構造では中間層４を省いている。
【００２７】
前述のように、この例では高濃度の二次元電子ガスeを誘起することが可能なInAlGaN層を障壁層５として形成している。図２においては、比較のために、InAlGaN層に代えてAlGaN層を障壁層５として使用した場合のバンド構造も併記してある。
【００２８】
図２に示すように、InAlGaN層を障壁層５として形成すると、InAlGaNが有する大きなバンドギャップEgに起因して、ソース電極６と障壁層５との間の障壁ΔE1が、AlGaN層を障壁層５として形成したときの障壁ΔE2よりも高くなってしまう。
【００２９】
これでは、ソース電極６から障壁層５に電子を注入するのが難しくなり、これらの間に良好なオーミックコンタクトを形成するのが難しくなる。その結果、ソース電極６と障壁層５との間のコンタクト抵抗が高くなり、HEMTのドレイン電流が低下してHEMTの増幅能力が劣化してしまう。
【００３０】
図３は、この問題を解決するために案出された構造の断面図である。
【００３１】
なお、図３において、図１と同じ要素には図１におけるのと同じ符号を付し、以下ではその説明を省略する。
【００３２】
図３の例では、ソース電極６とドレイン電極７の下から中間層４と障壁層５とを除去し、除去した部分にn型のGaNの再成長層１０を形成している。
【００３３】
GaNはInAlGaNよりもバンドギャップが狭いため、このように再成長層１０を形成することでソース電極６と再成長層１０とのコンタクト抵抗を低減できると考えられる。
【００３４】
しかしながら、再成長層１０として形成したn型のGaN層は、キャリア走行層３として形成したGaN層と材料が同じであるため、再成長層１０とキャリア走行層３との間には格子定数差が生じない。そのため、再成長層１０に起因した分極が発生せず、分極に起因した二次元電子ガスeが再成長層１０の下のキャリア走行層３に誘起され難くなってしまう。
【００３５】
本願発明者は、これを確かめるために図３の構造における電子濃度分布を計算した。その結果を図４に示す。
【００３６】
なお、その計算においては中間層４を省いた。
【００３７】
図４に示すように、再成長層１０の直下における電子濃度は、障壁層５の下における電子濃度よりも低い。
【００３８】
このように再成長層１０の直下で電子濃度が低減すると、矢印Fのようにソース電極６からキャリア走行層３に向かう方向に電子が流れ難くなり、ドレイン電流が低下してしまう。
【００３９】
しかも、前述のように矢印Fの方向にドレイン電流が流れ難くなると、ドレイン電流が流れる向きが基板横方向に制限されてしまう。その結果、再成長層１０の角部Gに電流が集中してしまい、ドレイン電流が一層低下してしまう。
【００４０】
以下に、ドレイン電流が低下するのを抑制することが可能な各実施形態について説明する。
【００４１】
（第１実施形態）
図５〜図１１は、本実施形態に係る化合物半導体装置の製造途中の断面図である。
【００４２】
本実施形態では、以下のようにして化合物半導体装置としてHEMTを製造する。
【００４３】
まず、図５（ａ）に示すように、基板２１として半絶縁性のSiC基板を用意し、その上にMOVPE(Metal Organic Vapor Phase Epitaxy)法で核形成層として不図示のAlN層を形成する。そして、その核形成層の上に、バッファ層２２としてGaN層をMOVPE法で１μm程度の厚さに形成する。
【００４４】
その後、このバッファ層２２の上にMOVPE法でキャリア走行層２３としてGaN層を１００nm程度の厚さに形成する。基板２１とキャリア走行層２３との間には格子定数差があるが、これらの間にバッファ層２２を形成することで、基板２１とキャリア走行層２３との格子不整合を緩和することができる。
【００４５】
また、キャリア走行層２３の成膜条件は特に限定されない。本実施形態では、成膜ガスとしてTMG(Trimethylgalium)ガス、アンモニア（NH3）ガス、及び水素（H2）ガスの混合ガスを使用しながら、基板温度を９００℃〜１２００℃程度とすることによりキャリア走行層２３を形成する。
【００４６】
なお、キャリア走行層２３を形成した後に基板温度を低下させると、キャリア走行層２３の表面が荒れてキャリア走行層２３に欠陥が生じやすくなる。
【００４７】
そのため、本実施形態ではキャリア走行層２３を形成した後、基板温度を下げずに９００℃〜１２００℃程度に維持しながら、キャリア走行層２３の表面を第１の中間層２４で覆う。
【００４８】
第１の中間層２４は、MOVPE法で形成された厚さが１nm程度のAlN層であって、その形成後に基板温度を１０００℃以下に低下させる。
【００４９】
このように第１の中間層２４でキャリア走行層２３を覆うことにより、基板温度を下げたときにキャリア走行層２３の表面が荒れるのを防止することができる。
【００５０】
次に、図５（ｂ）に示すように、基板温度を６００℃〜８００℃程度とする条件で、第１の中間層２４の上に障壁層２５としてMOVPE法でInAlGaN層を１０nm程度の厚さに形成する。その障壁層２５の成膜ガスとしては、例えば、TMI(Trimethylindium)ガス、TMA(Trimethylaluminum)ガス、TMGガス、アンモニアガス、及び水素ガスの混合ガスがある。
【００５１】
障壁層２５として形成したInAlGaN層は、前述のように高い自発分極を有するため、キャリア走行層２３に高濃度の二次元電子ガスを誘起することがある。
【００５２】
なお、キャリア走行層２３における二次元電子ガスを高濃度化する必要がない場合には、InAlGaN以外の窒化物半導体を障壁層２５の材料として採用してもよい。そのような窒化物半導体としては、例えばAlGaNがある。
【００５３】
続いて、図６（ａ）に示すように、障壁層２５の表面から基板２１にアルゴンイオンを注入することにより素子分離領域２８を形成し、各素子分離領域２８で活性領域を画定する。
【００５４】
次に、図６（ｂ）に示す工程について説明する。
【００５５】
まず、障壁層２５の上に第１のレジスト層３０を塗布し、それを露光、現像することにより、第１のレジスト層３０に二つの開口３０ａを間隔をおいて形成する。
【００５６】
そして、開口３０ａを通じてキャリア走行層２３、第１の中間層２４、及び障壁層２５をドライエッチングすることにより、キャリア走行層２３に至る深さの第１のリセス３１と第２のリセス３２を間隔をおいて形成する。
【００５７】
これらのリセス３１、３２はそれぞれ第１の底面３１ａと第２の底面３２ａとを有しており、これらの底面３１ａ、３２ａにキャリア走行層２３が露出する。
【００５８】
なお、このドライエッチングで使用するエッチングガスは特に限定されず、塩素（Cl2）ガスをエッチングガスとして使用し得る。
【００５９】
その後に、加温した有機溶剤で第１のレジスト層３０を除去する。
【００６０】
次いで、図７（ａ）に示すように、障壁層２５の上と各リセス３１、３２内とにマスク層３３としてCVD法で酸化シリコン層を形成した後、マスク層３３をパターニングして各リセス３１、３２の上に開口３３ａを形成する。
【００６１】
続いて、図７（ｂ）に示すように、開口３３ａに露出している各リセス３１、３２の底面３１ａ、３２ａに、基板温度を６００℃〜９００℃とする条件でそれぞれMBE(Molecular Beam Epitaxy)法により５nm程度の厚さの第１のInAlN層３４と第２のInAlN層３５を再成長させる。
【００６２】
そのMBE法においては、不図示の高真空チャンバ内の抵抗加熱セルにおいてInとAlを蒸発させてそれらのビームを生成し、そのビームを基板２１に照射することによりInとAlを各リセス３１、３２内に被着させる。また、窒素原料としては窒素又をアンモニア採用し、これらをラジカル化させることで各InAlN層３４、３５を形成し得る。
【００６３】
なお、各InAlN層３４、３５におけるInの好適な組成比については後述する。
【００６４】
また、MBE法に代えてMOVPE法により第１のInAlN層３４と第２のInAlN層３５を再成長させてもよい。その場合、成膜ガスとしてTMIガス、TMAガス、アンモニアガス、及び水素ガスの混合ガスを使用し、基板温度を６００℃〜８００℃、成膜雰囲気の圧力を１kPa〜１００kPaとする条件で各InAlN層３４、３５を形成する。また、各InAlN層３４、３５の組成比は、例えば上記の成膜ガスに占めるTMIガスとTMAガスの各々の流量比を調節することで制御し得る。
【００６５】
その後に、マスク層３３をウエットエッチングして除去する。
【００６６】
次いで、図８（ａ）に示すように、基板２１の上側全面に第２のレジスト層３７と第３のレジスト層３８とをこの順に形成する。この例では、第２のレジスト層３７の材料としてMicroChem社製のPMGIを使用すると共に、第３のレジスト層３８の材料として日本ゼオン株式会社製のZEP520を使用する。
【００６７】
そして、第３のレジスト層３８を電子線で露光した後、日本ゼオン株式会社製のZEP-SDで第３のレジスト層３８を現像することにより、第１のInAlN層３４と第２のInAlN層３５の各々の上方に開口３８ａを形成する。
【００６８】
更に、その開口３８ａを通じて第２のレジスト層３７をウエットエッチングすることにより、開口３８ａから側面が後退した開口３７ａを第２のレジスト層３７を形成する。そのウエットエッチングで使用し得るエッチング液としては、例えば東京応化工業株式会社製のNMD-Wがある。
【００６９】
なお、この例では第３のレジスト層３８を電子線で露光したが、i線用のレジスト層を第３のレジスト層３８として形成し、i線で第３のレジスト層３８を露光してもよい。そのようなi線用のレジスト層としては、例えば、住友化学株式会社製のPFI-32Aがある。
【００７０】
続いて、図８（ｂ）に示すように、第３のレジスト層３８の上と各開口３７ａ、３８ａから露出する各InAlN層３４、３５の上に、蒸着法により金属積層膜４０として厚さが２０nm程度のチタン層と厚さが２００nm程度のアルミニウム層とをこの順に形成する。
【００７１】
この後に、第２のレジスト層３７と第３のレジスト層３８をリフトオフすることにより、各InAlN層３４、３５の上に形成されていた金属積層膜４０をそれぞれソース電極４０ａ及びドレイン電極４０ｂとする。
【００７２】
このとき、前述のように開口３７ａの側面を開口３８ａから後退させたため、第３のレジスト層３８上の金属積層膜４０からソース電極４０ａとドレイン電極４０ｂを分離することができ、リフトオフ後に金属積層膜４０が残るのを防止できる。
【００７３】
次に、図９（ａ）に示すように、窒素雰囲気中で基板温度を５５０℃程度とする条件でソース電極４０ａとドレイン電極４０ｂを加熱する。これにより、ソース電極４０ａとドレイン電極４０ｂの材料が各InAlN層３４、３５に拡散し、ソース電極４０ａとドレイン電極４０ｂの各々を第１のInAlN層３４と第２のInAlN層３５にオーミックコンタクトさせることができる。
【００７４】
次に、図９（ｂ）に示す工程について説明する。
【００７５】
まず、障壁層２５、ソース電極４０ａ、及びドレイン電極４０ｂの各々の上に、シランガス（SiH4）とアンモニアガスとを成膜ガスとして使用するプラズマCVD法によりパシベーション層４１として窒化シリコン層を５０nm程度の厚さに形成する。なお、そのパシベーション層４１の屈折率は、波長が６３３nmの光に対して２．０程度である。
【００７６】
その後、パシベーション層４１の上に第４のレジスト層４２としてMicroChem社製のPMMAを塗布し、それを電子線で露光した後に現像することにより、直径が０．１μm程度の開口４２ａを第４のレジスト層４２に形成する。
【００７７】
そして、エッチングガスとしてSF6ガスを使用しながら開口４２ａを通じてパシベーション層４１をドライエッチングすることにより、ソース電極４０ａとドレイン電極４０ｂの間に開口４１ａを形成し、その開口４１ａから障壁層２５を露出させる。
【００７８】
その後に、第４のレジスト層４２を除去する。
【００７９】
続いて、図１０（ａ）に示すように、パシベーション層４１の上に、第５〜第７のレジスト層４５〜４７をこの順に形成する。
【００８０】
各レジスト層４５〜４７の材料は特に限定されない。この例では、第５のレジスト層４５の材料としてMicroChem社製のPMMAを使用し、第６のレジスト層４６の材料としてMicroChem社製のPMGIを使用する。また、第７のレジスト層４７の材料としては、日本ゼオン株式会社製のZEP520を使用する。
【００８１】
そして、電子線により第７のレジスト層４７を露光した後、日本ゼオン株式会社製の現像液ZEP-SDで第７のレジスト層４７を現像することにより、第７のレジスト層４７に幅が０．８μm程度の開口４７ａを形成する。
【００８２】
その後、その開口４７ａを通じて第６のレジスト層４６をウエットエッチングすることにより、開口４７ａから側面が０．５μmだけ後退した開口４６ａを第６のレジスト層４６に形成する。そのウエットエッチングにおけるエッチング液として、例えば東京応化工業株式会社製のNMD-Wを使用する。
【００８３】
更に、その開口４６ａから露出した第５のレジスト層４５を電子線で露光した後、東京応化工業株式会社製の現像液ZMBD-Bで第５のレジスト層４５を現像することにより、開口４１ａの上に直径が０．１５μm程度の開口４５ａを形成する。
【００８４】
次に、図１０（ｂ）に示すように、第７のレジスト層４７の上に蒸着法により金属積層膜４９として厚さが１０nm程度のニッケル層と厚さが３００nm程度の金層とをこの順に形成する。
【００８５】
その金属積層膜４９は開口４５ａと各開口４６ａ〜４７ａ内にも形成され、これにより開口４１ａから露出した障壁層２５の上にマッシュルーム型のゲート電極４９ａが形成される。
【００８６】
その後に、図１１に示すように、加温した有機溶剤により各レジスト層４５〜４７を溶解して除去する。
【００８７】
以上により、本実施形態に係る化合物半導体装置５０の基本構造が完成する。
【００８８】
この化合物半導体装置５０によれば、上記のように第１のリセス３１に第１のInAlN層３４を形成する。その第１のInAlN層３４とキャリア走行層２３として形成したGaN層との間には大きな分極差が生じ、その分極差を打ち消すように第１のInAlN層３４の下のキャリア走行層２３に高濃度の二次元電子ガスeが発生する。
【００８９】
そして、このような高濃度の二次元電子ガスeにより、第１のInAlN層３４がソース電極４０ａとオーミックコンタクトし易くなり、これらの間のコンタクト抵抗を低減することができる。
【００９０】
特に、図２に示したようにInAlGaN層はバンドギャップが大きくオーミックコンタクトを取り難い材料であるため、障壁層２５としてInAlGaN層を形成する場合にこのようにコンタクト抵抗を低減する実益がある。
【００９１】
そして、このようにコンタクト抵抗が低減した結果、第１のInAlN層３４の下面の全面を貫くようにドレイン電流Idが流れることができ、ドレイン電流Idを増大させることができる。
【００９２】
また、これと同様の理由により第２のInAlN層３５とドレイン電極４０ｂとの間のコンタクト抵抗が低減し、第２のInAlN層３５とドレイン電極４０ｂとの間を流れるドレイン電流Idを増大させることが可能となる。
【００９３】
なお、第１のInAlN層３４の膜厚が厚すぎると、第１のInAlN層３４を介してソース電極４０ａからキャリア走行層２３に電子を注入するのが難しくなる。
【００９４】
ソース電極４０ａからキャリア走行層２３への電子の注入が困難となる第１のInAlN層３４の厚さの目安として、例えば第１の中間層２４と障壁層２５との合計膜厚を採用し得る。そこで、本実施形態では、その合計膜厚よりも薄く第１のInAlN層３４を形成することで、ソース電極４０ａからキャリア走行層２３に電子を注入するのを容易にする。
【００９５】
これと同じ理由により、第１の中間層２４と障壁層２５との合計膜厚よりも薄く第２のInAlN層３５を形成することにより、ドレイン電極４０ｂから電子を取り出し易くするのが好ましい。
【００９６】
本願発明者は、上記した各InAlN層３４、３５によってキャリア走行層２３に誘起される二次元電子ガスの濃度が実際にどの程度高められるのかを確かめるために、化合物半導体装置５０の電子濃度分布を計算した。
【００９７】
その計算結果を図１２に示す。なお、この計算においては第１の中間層２４を省いた。
【００９８】
図１２に示すように、各InAlN層３４、３５の下方のキャリア走行層２３に誘起された二次元電子ガスの濃度は、障壁層２５の下方に誘起された二次元電子ガスと同程度に高い濃度となった。
【００９９】
このように二次元電子ガスの濃度が高まることで、本実施形態では前述のようにドレイン電流を増加させることができる。
【０１００】
本願発明者は、実際にドレイン電流が増加することを確かめるため、本実施形態に係る化合物半導体装置の３端子特性を計算した。
【０１０１】
その結果を図１３（ａ）に示す。図１３（ａ）は、本実施形態に係る化合物半導体装置５０の３端子特性を計算して得られた図である。
【０１０２】
また、この調査では、比較例として図１に示した化合物半導体装置１を使用し、その化合物半導体装置１の３端子特性も計算した。
【０１０３】
図１３（ｂ）は、このように比較例に係る化合物半導体装置１の３端子特性を計算して得られた図である。
【０１０４】
なお、図１３（ａ）、（ｂ）において、横軸はソース−ドレイン間の電圧を示し、縦軸はドレイン電流を示す。また、Vgはゲート電圧を示す。これらについては後述の図１８（ａ）、（ｂ）と図２４（ａ）、（ｂ）においても同様である。
【０１０５】
図１３（ａ）、（ｂ）に示されるように、ソース−ドレイン間の電圧が同一である場合、比較例よりも本実施形態の方がドレイン電流が大きい。
【０１０６】
このことから、本実施形態のように第１のInAlN層３４や第２のInAlN層３５を形成することが、ドレイン電流を増大させるのに有効であることが確かめられた。
【０１０７】
ところで、各InAlN層３４、３５におけるInの組成比を任意とすると、各InAlN層３４、３５とそれらの下のキャリア走行層２３との間で格子不整合が生じてしまう。
【０１０８】
そのため、各InAlN層３４、３５におけるInの組成比を調節することで、各InAlN層３４、３５とキャリア走行層２３との間で格子整合が図られるようにするのが好ましい。
【０１０９】
図１４は、III族窒化物半導体の格子定数とバンドギャップとの関係を示す図である。
【０１１０】
図１４に示すように、InAlNにおけるInの組成比を１７％以上１８％以下とすると、InAlNの格子定数はキャリア走行層２３の材料であるGaNの格子定数と略同じとなる。
【０１１１】
よって、各InAlN層３４、３５におけるInの組成比を１７％以上１８％以下とすることで、各InAlN層３４、３５とキャリア走行層２３との格子整合を図るのが好ましい。
【０１１２】
（第２実施形態）
本実施形態では、以下のようにしてキャリア走行層２３におけるキャリアの濃度が低下するのを防止する。
【０１１３】
図１５〜図１６は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図１５〜図１６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１１４】
まず、図１５（ａ）に示すように、第１実施形態の図５（ａ）〜図７（ａ）の工程を行うことにより、キャリア走行層２３、第１の中間層２４、及び障壁層２５の各々に第１のリセス３１と第２のリセス３２が形成された構造を作製する。
【０１１５】
各リセス３１、３２は、それぞれ第１の底面３１ａと第２の底面３２ａとを有しており、これらの底面３１ａ、３２ａからキャリア走行層２３が露出する。
【０１１６】
なお、障壁層２５の上には、各リセス３１、３２に重なる開口３３ａを備えたマスク層３３が形成される。
【０１１７】
次に、図１５（ｂ）に示すように、第１のリセス３１と第２のリセス３２の各々の底面３１ａ、３２ａに、第２の中間層５１としてMOVPE法によりAlN層を０．５nm程度の厚さに形成する。
【０１１８】
第２の中間層５１の成膜条件は特に限定されない。本実施形態では、成膜ガスとしてTMAガス、アンモニアガス、及び水素ガスの混合ガスを使用すると共に、基板温度を１０００℃とし、かつ成膜雰囲気の圧力を１０kPaとする条件で第２の中間層５１を形成する。
【０１１９】
次いで、図１６（ａ）に示すように、第１のリセス３１内の第２の中間層５１の上に第１のInAlN層３４を再成長させる共に、第２のリセス３２内の第２の中間層５１の上に第２のInAlN層３５を再成長させる。
【０１２０】
これらのInAlN層３４、３５は、第１実施形態と同じ成長条件で再成長し、それらの厚さは例えば５nm程度である。
【０１２１】
その後に、第１実施形態で説明した図８（ａ）〜図１１の工程を行うことにより、図１６（ｂ）に示す本実施形態に係る化合物半導体装置６０の基本構造を完成させる。
【０１２２】
以上説明した本実施形態によれば、各InAlN層３４、３５の下に第２の中間層５１としてAlN層を形成する。そのAlN層により、各InAlN層３４、３５のInがその下のチャネル走行層２３に拡散するのが抑制され、Inが原因でチャネル走行層２３のキャリアが減少してしまうのを防止できる。
【０１２３】
そして、第１の中間層２４よりも薄く第２の中間層５１を形成することにより、各InAlN層３４、３５の自発分極でキャリア走行層２３に十分な濃度の二次元電子ガスを誘起させることができる。
【０１２４】
一方、第２の中間層５１が薄すぎると、第２の中間層５１が有するInの拡散防止能力が低下してしまう。Inの拡散を防止し得る第２の中間層５１の膜厚の最小値は０．５nm程度であるため、これ以上の厚みを有する第２の中間層５１を形成することで、各InAlN層３４、３５からチャネル走行層２３にInが拡散するのを効果的に防止するのが好ましい。
【０１２５】
本願発明者は、このように第２の中間層５１を形成した場合の電子濃度を確かめるため、化合物半導体装置６０の電子濃度分布を計算した。
【０１２６】
その計算結果を図１７に示す。なお、この計算においては第１の中間層２４を省いた。
【０１２７】
図１７に示すように、第２の中間層５１を形成した上で、第２の中間層５１の下のキャリア走行層２３において電子濃度が高濃度となる。よって、第１実施形態と同様に、キャリア走行層２３に誘起された二次元電子ガスによって第１のInAlN層３４がソース電極４０ａとオーミックコンタクトし易くなり、これらの間のコンタクト抵抗を低減することができる。
【０１２８】
更に、本願発明者は、本実施形態に係る化合物半導体装置６０の３端子特性を計算した。
【０１２９】
その結果を図１８（ａ）に示す。図１８（ａ）は、本実施形態に係る化合物半導体装置６０の３端子特性を計算して得られた図である。
【０１３０】
なお、図１８（ｂ）は、図１３（ｂ）で説明した比較例に係る化合物半導体装置１（図１参照）の３端子特性を計算して得られた図である。
【０１３１】
図１８（ａ）、（ｂ）に示されるように、ソース−ドレイン間の電圧が同一である場合、比較例よりも本実施形態の方がドレイン電流が大きい。
【０１３２】
このことから、本実施形態のように第２の中間層５１を形成しても、第１実施形態と同様に第１のInAlN層３４や第２のInAlN層３５の作用によってドレイン電流が増大することが確かめられた。
【０１３３】
（第３実施形態）
本実施形態では、第２実施形態で説明した第２の中間層５１を、各リセス３１、３２の側面にも形成する。
【０１３４】
図１９〜図２０は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図１９〜図２０において、第１及び第２実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１３５】
まず、図１９（ａ）に示すように、第１実施形態の図５（ａ）〜図７（ａ）の工程を行うことにより、キャリア走行層２３、第１の中間層２４、及び障壁層２５の各々に第１のリセス３１と第２のリセス３２が形成された構造を作製する。
【０１３６】
このうち、第１のリセス３１は第１の底面３１ａと第１の側面３１ｂとを有しており、その第１の側面３１ｂから障壁層２５が露出する。同様に、第２のリセス３２は第２の底面３２ａと第２の側面３２ｂとを有しており、その第２の側面３２ｂから障壁層２５が露出する。
【０１３７】
次に、図１９（ｂ）に示すように、成膜ガスとしてTMAガス、アンモニアガス、及び水素ガスの混合ガスを使用するMOVPE法により、第１のリセス３１と第２のリセス３２の各々に第２の中間層５１としてAlN層を０．５nm程度の厚さに形成する。
【０１３８】
ここで、本実施形態では、各リセス３１、３２の底面３１ａ、３２ａだけでなく、これらのリセス３１、３２の側面３１ｂ、３２ｂにも第２の中間層５１を形成する。
【０１３９】
このように各側面３１ｂ、３２ｂに第２の中間層５１を形成する成膜条件として、本実施形態では基板温度を６００℃、成膜雰囲気の圧力を１０kPaとする条件を採用する。
【０１４０】
次に、図２０（ａ）に示すように、第１のリセス３１内の第２の中間層５１の上に第１のInAlN層３４を再成長させると共に、第２のリセス３２内の第２の中間層５１の上に第２のInAlN層３５を再成長させる。
【０１４１】
これらのInAlN層３４、３５は、第１実施形態と同じ成長条件で再成長し、それらの厚さは例えば５nm程度である。
【０１４２】
その後に、第１実施形態で説明した図８（ａ）〜図１１の工程を行うことにより、図２０（ｂ）に示す本実施形態に係る化合物半導体装置７０の基本構造を完成させる。
【０１４３】
以上説明した本実施形態によれば、各リセス３１、３２の側面３１ｂ、３２ｂにも第２の中間層５１を形成する。
【０１４４】
第２の中間層５１として形成したAlN層は、第１のInAlN層３４に含まれるInが基板横方向に拡散して障壁層２５に至るのを防止する機能を有する。そのため、本実施形態では、第１のInAlN層３４から拡散してきたInによって障壁層２５の材料であるInGaAlNの結晶性が劣化するのを防止でき、障壁層２５の自発分極やピエゾ分極が変化するのを抑制できる。
【０１４５】
これと同様の理由により、第２の側面３２ｂに第２の中間層５１を形成することにより、第２のInAlN層３５に含まれるInが障壁層２５に拡散するのを防止でき、そのInによって障壁層２５の自発分極やピエゾ分極が変化するのを抑制できる。
【０１４６】
本願発明者は、このように側面３１ｂ、３２ｂに第２の中間層５１を形成した場合の電子濃度を確かめるため、化合物半導体装置７０の電子濃度分布を計算した。
【０１４７】
その結果を図２１に示す。なお、この計算においては第１の中間層２４を省いた。
【０１４８】
図２１に示すように、第１の側面３１ｂに第２の中間層５１を形成しても、第２実施形態（図１７参照）と同程度の電子濃度の二次元電子ガスが誘起されることが明らかとなった。
【０１４９】
また、このように第１の側面３１ｂに第２の中間層５１を形成すると、第１の側面３１ｂの周囲に空乏層Vが形成されることが明らかとなった。その空乏層Vによって電子が矢印Dのように第１のInAlN層３４から障壁層２５に移動するのを防止でき、電子の流れをキャリア走行層２３に留めることが可能となる。
【０１５０】
（第４実施形態）
本実施形態では、以下のようにして各InAlN層３４、３５がソース電極４０ａやドレイン電極４０ｂとオーミックコンタクトし易いようにする。
【０１５１】
図２２〜図２３は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図２２〜図２３において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１５２】
まず、図２２（ａ）に示すように、第１実施形態の図５（ａ）〜図７（ａ）の工程を行うことにより、キャリア走行層２３、第１の中間層２４、及び障壁層２５の各々に第１のリセス３１と第２のリセス３２が形成された構造を作製する。
【０１５３】
なお、障壁層２５の上にはマスク層３３が形成されており、そのマスク層３３の開口３３ａから各リセス３１、３２が露出する。
【０１５４】
次に、図２２（ｂ）に示すように、マスク層３３の開口３３ａから露出する各リセス３１、３２に、MOVPE法により第１のInAlN層３４と第２のInAlN層３５をそれぞれ５nm程度の厚さに再成長させる。なお、そのMOVPE法における成膜ガスとして、TMIガス、TMAガス、アンモニアガス、及び水素ガスの混合ガスを使用する。
【０１５５】
各InAlN層３４、３５は、その成膜条件によっては膜中に複数の貫通転位が形成される。貫通転位は、成膜途中の各InAlN層３４、３５の表面に形成されるIn凝集やピットに起因して発生する。
【０１５６】
本実施形態では、各InAlN層３４、３５の成膜条件として基板温度を６００℃〜８００℃、成膜雰囲気の圧力を５kPaとする条件を採用することにより前述のIn凝集やピットの形成を促し、各InAlN層３４、３５に複数の貫通転位Kを形成する。
【０１５７】
このようにして形成された貫通転位Kは、各InAlN層３４、３５のそれぞれにおいて基板２１の法線方向nに沿って延びる。
【０１５８】
次いで、図２３（ａ）に示すように、第１実施形態で説明した図８（ａ）〜図８（ｂ）の工程を行うことにより、各InAlN層３４、３５の上にそれぞれソース電極４０ａとドレイン電極４０ｂを形成する。
【０１５９】
そして、窒素雰囲気中で基板温度を５５０℃程度とする条件でソース電極４０ａとドレイン電極４０ｂを加熱することにより、ソース電極４０ａとドレイン電極４０ｂの材料を各InAlN層３４、３５に拡散させる。
【０１６０】
このとき、本実施形態では貫通転位Kに沿ってソース電極４０ａの材料が第１のInAlN層３４に拡散し易くなるため、ソース電極４０ａと第１のInAlN層３４とがオーミックコンタクトし易くなる。
【０１６１】
また、これと同様の理由により、ドレイン電極４０ｂと第２のInAlN層３５とがオーミックコンタクトし易くなる。
【０１６２】
この後は、第１実施形態で説明した図９（ｂ）〜図１１の工程を行うことにより、図２３（ｂ）に示す本実施形態に係る化合物半導体装置８０の基本構造を完成させる。
【０１６３】
以上説明した本実施形態によれば、図２３（ａ）に示したように、貫通転位Kに沿ってソース電極４０ａの材料が拡散するため、ソース電極４０ａと第１のInAlN層３４とがオーミックコンタクトし易くなり、ドレイン電流を増やすことができる。
【０１６４】
また、これと同じ理由により、ドレイン電極４０ｂと第２のInAlN層３５もオーミックコンタクトし易くなるため、ドレイン電流を更に増やすことができる。
【０１６５】
本願発明者は、実際にドレイン電流が増加することを確かめるため、本実施形態に係る化合物半導体装置８０の３端子特性を計算した。
【０１６６】
その結果を図２４（ａ）に示す。図２４（ａ）は、本実施形態に係る化合物半導体装置６０の３端子特性を計算して得られた図である。
【０１６７】
なお、図２４（ｂ）は、図１３（ｂ）で説明した比較例に係る化合物半導体装置１の３端子特性を計算して得られた図である。
【０１６８】
図２４（ａ）、（ｂ）に示されるように、ソース−ドレイン間の電圧が同一である場合、比較例よりも本実施形態の方がドレイン電流が大きい。
【０１６９】
このことから、本実施形態のように各InAlN層３４、３５に貫通転位Kを形成することがドレイン電流を増大させるのに有効であることが確かめられた。
【０１７０】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１７１】
（付記１）  基板と、
前記基板の上に形成されたGaNを材料とするキャリア走行層と、
前記キャリア走行層の上に形成され、前記キャリア走行層との間に障壁が生じる窒化物半導体の障壁層と、
前記障壁層に形成され、前記キャリア走行層に至る深さの第１のリセスと、
前記障壁層において前記第１のリセスから間隔をおいて形成され、前記キャリア走行層に至る深さの第２のリセスと、
前記第１のリセスに形成され、Inの組成比が１７％以上１８％以下の第１のInAlN層と、
前記第２のリセスに形成され、Inの組成比が１７％以上１８％以下の第２のInAlN層と、
前記第１のInAlN層の上に形成されたソース電極と、
前記第２のInAlN層の上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記障壁層の上に形成されたゲート電極と、
を有する化合物半導体装置。
【０１７２】
（付記２）  前記第１のリセスと前記第２のリセスの各々の底面に形成されたAlNを材料とする第１の中間層を更に有し、
前記第１のInAlN層が、前記第１のリセス内の前記第１の中間層の上に形成され、
前記第２のInAlN層が、前記第２のリセス内の前記第１の中間層の上に形成されたことを特徴とする付記１に記載の化合物半導体装置。
【０１７３】
（付記３）  前記キャリア走行層の上に形成されたAlNを材料とする第２の中間層を更に有し、
前記第２の中間層の上に前記障壁層が形成され、かつ、前記第１の中間層が前記第２の中間層よりも薄いことを特徴とする付記２に記載の化合物半導体装置。
【０１７４】
（付記４）  前記第１のリセスは、前記障壁層が露出する第１の側面を有し、
前記第２のリセスは、前記障壁層が露出する第２の側面を有し、
前記第１の中間層が、前記第１の側面と前記第２の側面にも形成されたことを特徴とする付記２に記載の化合物半導体装置。
【０１７５】
（付記５）  前記第１のInAlN層と前記第２のInAlN層の各々に、前記基板の法線方向に延びる貫通転位が形成されたことを特徴とする付記１に記載の化合物半導体装置。
【０１７６】
（付記６）  前記障壁層は、InAlGaN層であることを特徴とする付記１に記載の化合物半導体装置。
【０１７７】
（付記７）  基板の上に、GaNを材料とするキャリア走行層を形成する工程と、
前記キャリア走行層の上に、該キャリア走行層との間に障壁が生じる窒化物半導体の障壁層を形成する工程と、
前記障壁層に、前記キャリア走行層に至る深さの第１のリセスを形成する工程と、
前記障壁層に、前記キャリア走行層に至る深さの第２のリセスを前記第１のリセスから間隔をおいて形成する工程と、
前記第１のリセスに、Inの組成比が１７％以上１８％以下の第１のInAlN層を形成する工程と、
前記第２のリセスに、Inの組成比が１７％以上１８％以下の第２のInAlN層を形成する工程と、
前記第１のInAlN層の上にソース電極を形成する工程と、
前記第２のInAlN層の上にドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記障壁層の上にゲート電極を形成する工程と、
を有する化合物半導体装置の製造方法。
【０１７８】
（付記８）  前記第１のリセスと前記第２のリセスの各々の底面にAlNを材料とする第１の中間層を形成する工程を更に有し、
前記第１のInAlN層を形成する工程において、前記第１のリセス内の前記第１の中間層の上に前記第１のInAlN層を形成し、
前記第２のInAlN層を形成する工程において、前記第２のリセス内の前記第１の中間層の上に前記第２のInAlN層を形成することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１７９】
（付記９）  前記キャリア走行層の上にAlNを材料とする第２の中間層を形成する工程を更に有し、
前記第１の中間層が前記第２の中間層よりも薄いことを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１８０】
（付記１０）  前記第１のリセスを形成する工程において、前記障壁層が露出する第１の側面を前記第１のリセスに形成し、
前記第２のリセスを形成する工程において、前記障壁層が露出する第２の側面を前記第２のリセスに形成し、
前記第１の中間層を形成する工程において、前記第１の側面と前記第２の側面にも前記第１の中間層を形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１８１】
（付記１１）  前記第１のInAlN層を形成する工程において、前記基板の法線方向に延びる貫通転位を前記第１のInAlN層に形成し、
前記第２のInAlN層を形成する工程において、前記法線方向に延びる貫通転位を前記第２のInAlN層に形成することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【符号の説明】
【０１８２】
１…化合物半導体装置、２、２１…SiC基板、３、２３…キャリア走行層、４…中間層、５、２５…障壁層、６…ソース電極、７…ドレイン電極、８…パシベーション層、９…ゲート電極、１０…再成長層、２２…バッファ層、２４…第１の中間層、２８…素子分離領域、３０…第１のレジスト層、３１…第１のリセス、３２…第２のリセス、３１ａ、３２ａ…底面、３１ｂ、３２ｂ…側面、３３…マスク層、３３ａ…開口、３４…第１のInAlN層、３５…第２のInAlN層、３７…第２のレジスト層、３８…第３のレジスト層、４０…金属積層膜、４０ａ…ソース電極、４０ｂ…ドレイン電極、４１…パシベーション層、４１ａ…開口、４２…第４のレジスト層、４２ａ…ホール、４５〜４７…第５〜第７のレジスト層、４５ａ…ホール、４６ａ、４７ａ…開口、４９…金属積層膜、４９ａ…ゲート電極、５０、６０、７０、８０…化合物半導体装置、５１…第２の中間層。
【図１】
2018064027.tif 000003
【図２】
2018064027.tif 000004
【図３】
2018064027.tif 000005
【図４】
2018064027.tif 000006
【図５】
2018064027.tif 000007
【図６】
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【図７】
2018064027.tif 000009
【図８】
2018064027.tif 000010
【図９】
2018064027.tif 000011
【図１０】
2018064027.tif 000012
【図１１】
2018064027.tif 000013
【図１２】
2018064027.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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