(57)【要約】【課題】アセンブリ工程にて空間電荷の影響を受けない半導体装置を達成し、半導体素子の終端距離を縮小化することを目的とする。【解決手段】半導体装置は、ダイパッドと、ｎ型半導体基材と前記ｎ型半導体基材の上面電極とで構成される能動領域と、この能動領域の周りを取り囲むｐ型不純物領域と、を備えたものとし、封止材中に発生した空間電荷を取り除くため、ダイパッドに接触しｐ型不純物領域の上面全体を覆う除電層を持つ構成とした。【選択図】図１
2018113292.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基材および前記ｎ型半導体基材の上面電極で構成される能動領域と、前記能動領域の周りを取り囲むｐ型不純物領域と、を有する半導体素子、
前記半導体素子を接合するダイパッド、
および前記半導体素子を前記ダイパッドの上面側で封止する封止材、
を備え、
前記ダイパッドに接触し、前記ｐ型不純物領域の上面全体が抵抗成分を有する除電層によって覆われていることを特徴とする電力用半導体装置。
【請求項２】
前記除電層が半絶縁材料または金属によって構成されていることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記除電層の体積抵抗率が、当該除電層の周囲の封止材の体積抵抗率以下になるよう構成されていることを特徴とする請求項１に記載の電力用半導体装置。
【請求項４】
前記除電層の体積抵抗率をρ１、比誘電率をε1、真空の誘電率をε0、運転周波数をｆとした場合に、 ρ１＞１／(２πｆε1ε0)の関係を満たすことを特徴とする請求項１ま
たは請求項３に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーＭＯＳＦＥＴ、ＩＧＢＴ、あるいはダイオードといった縦型の電力用半導体素子のアセンブリ構造に関し、詳しくは、半導体素子の基本構成要素に加え、この基本構成要素以外の要素である除電層を設けた電力用半導体装置に関するものである。
【背景技術】
【０００２】
電力用半導体装置は、一般に、半導体素子の下部をダイパッド上に接合し、上部を金属ワイヤ、あるいはリードフレーム等によって電気配線した後、シリコーンゲル、エポキシ樹脂、フェノール樹脂に代表される絶縁樹脂、もしくは不活性な絶縁ガスによって絶縁封止する構造となっている。
そして、半導体素子の周囲の封止材には、市場運転中、もしくは出荷前の絶縁試験中において、高電界が印加されることによって帯電し、半導体素子周辺に空間電荷が発生する可能性がある。また、吸湿環境下においては、封止材中のイオン成分が増大し、これが空間電荷の発生を加速させる可能性がある。
【０００３】
一方、ｎ型の半導体基材で構成される縦型の電力用半導体素子は、能動領域を構成する上部電極端部で発生する高電界から、半導体内部を保護するために、上部電極を囲む終端部において、ｐ型不純物領域を一般的に有する。このｐ型不純物領域には、不純物濃度と配置の仕方の違いによって、ＪＴＥ (Junction Termination Extension)、ＦＬＲ (Field
Limiting Ring)、ＶＬＤ ( Variation of Lateral Doping)、ＲＥＳＵＲＦ (Reduced Surface Field)に代表される複数の終端構造があるが、いずれの構造においても終端部の半導体空乏層中の電界が半導体物性値であるアバランシェ電界を超えないように不純物濃度と配置が決定される。
【０００４】
しかしながら、このｐ型不純物領域の周辺に空間電荷が存在する場合、電荷の偏りを補償しようとして、半導体中の空乏層幅が伸び縮みし、空乏層中の電界が歪められることによって高電界箇所が発生し、半導体素子の耐圧が低下してしまうという問題があった。
【０００５】
特に、このような問題は、半導体素子に直流の逆バイアスを長時間印加した際に、半導体素子に流れるリーク電流が増大するという形で発現する。直流の逆バイアス時に発生する要因としては、封止材中に空間電荷が発生し、半導体素子の空乏層に働きかけるまでに時間を要するためであり、一般的に、電力用半導体装置では、数１００時間から数１０００時間に至る長時間、直流逆バイアス中にリーク電流が増大しない長期信頼性を担保する必要がある。
【０００６】
このような問題に対して、ｐ型不純物領域の表層のみ不純物濃度を濃くすることによって耐空間電荷性を高めた半導体素子を実現しているものがある（例えば特許文献１参照）。また、上部電極がｐ型不純物領域上面まで延伸するよう配置されているものがある（例えば特許文献２参照）。このような半導体素子においては、封止材中の空間電荷の影響を受けにくいと想定される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−７９９８７号公報
【特許文献２】特開２０１５−５０３９４号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１においては、耐空間電荷性能が向上しているものの、過酷環境下で増大する空間電荷の影響を受けて、耐圧不良が発生してしまうおそれがある。また、特許文献２においては、終端部の空乏層が延伸した上部電極の影響を受けてしまうため、終端距離が長くなってしまうという問題を抱えている。
【０００９】
一般に、半導体素子の終端距離は、素子のコストを低減するために短いことが望ましい。そして、ｐ型不純物領域は終端距離が可能な限り縮小するよう、最適配置が目指される。この時、終端距離を縮小化するほど空乏層中の電界が高まり、外部の空間電界に対する耐性は小さくなる。つまり低コスト化を目指して終端距離を短くすると、外部の空間電荷に対するロバスト性が小さくなる。
【００１０】
終端距離が短くなるように設計した半導体素子を用いて、半導体装置を組み上げ、信頼性試験を行った際に、空間電荷による耐圧不良が発生した場合、半導体素子の終端構造を設計し直さなければならない。また、耐空間電荷性能を見越した半導体素子の終端構造を設計した場合、終端距離が長くなってしまう。
【００１１】
このような事態を避けるために、本発明は、半導体素子の構成要素そのものではなく、半導体素子のアセンブリ構造に改良を加えて耐空間電荷性能を付加することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る電力用半導体装置は、
ｎ型半導体基材および前記ｎ型半導体基材の上面電極で構成される能動領域と、前記能動領域の周りを取り囲むｐ型不純物領域と、を有する半導体素子、
前記半導体素子を接合するダイパッド、
および前記半導体素子を前記ダイパッドの上面側で封止する封止材、
を備え、
前記ダイパッドに接触し、前記ｐ型不純物領域の上面全体が抵抗成分を有する除電層によって覆われていることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、封止材中に空間電荷が発生しても、除電層によってその影響がスクリーニングされるため、半導体素子自体の構造に依存しない、高い信頼性を有する電力用半導体装置を得ることができる。よって空間電荷の影響を無視した、半導体素子の終端距離縮小化が可能となる。
すなわち、封止材中の空間電荷が、封止材の抵抗成分を介して発生、移動するよりも速く、空間電荷を補償する電荷が除電層の抵抗成分を介してダイパッドより供給されるため、空間電荷の影響が削減される。また、除電層表面に到達した空間電荷が、除電層の抵抗成分を介してダイパッドに流れ去るため、空間電荷による半導体素子の耐圧低下阻止が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体装置を示す斜視図である。
【図２】本発明の実施の形態１による半導体装置を示す断面図である。
【図３】本発明の実施の形態２による半導体装置を示す斜視図である。
【図４】本発明の実施の形態２による半導体装置を示す断面図である。
【図５】本発明の実施の形態３による半導体装置を示す断面図である。
【図６】本発明の実施の形態４による半導体装置を示す斜視図である。
【図７】本発明の実施の形態４による半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置１００の斜視図であり、図２は図１に示す半導体装置１００のＡ−Ａ断面における断面図である。
【００１６】
図１、２に示す半導体装置１００は、概略的には、ｎ型半導体を基材とする半導体素子１がダイパッド２上に搭載され、半導体素子１の上部電極３と電気配線するためのアルミワイヤ４と、上部電極３を囲むように終端部５に配置されたｐ型不純物領域６と、ｐ型不純物領域６上に配置された絶縁体７と、ダイパッド２と接触し、ｐ型不純物領域６の上面全体を覆うように配置された除電層８と、装置全体を覆う封止材９で構成されている。
【００１７】
ここで、ｐ型不純物領域６は、６ａ、６ｂ、６ｃ、６ｄ、６ｅで構成される複数のｐ型不純物領域を有するＦＬＲ構造としたが、ｐ型不純物領域６の構成については、この構造に限定されるものではない。
また、実施の形態１では、除電層８が板状の金属によって構成されており、ダイパッド２と除電層８は、半田もしくは銀によって金属接合されている。また、図２に示すように、ダイパッドは、半導体素子を接合している。
【００１８】
このような半導体装置１００においては、除電層８は、ダイパッド２とほぼ同電位であり、半導体素子１の終端部５上面の電位が安定化するため、半導体素子１内の空乏層１０が空間電界の影響を受けることなく、半導体装置１００の信頼性が高まる。また除電層８によって、空間電荷の影響を無視できるようになるため、半導体素子１の終端部５の距離を短くすることが可能になる。
【００１９】
実施の形態１では、除電層８とｐ型不純物領域６は、絶縁体７によって絶縁されている。これにより、除電層８と半導体素子１の表面との電位が異なることに起因する除電層８と半導体素子１の表面間の放電を防ぐことができる。この場合、絶縁体７の膜厚は少なくとも０．１ｍｍ以上あることが望ましい。放電が発生しなくとも、絶縁体７の膜厚がマイクロメートルオーダと薄い場合、除電層８の電位が空乏層１０に影響してしまう可能性があるからである。
【００２０】
ここで、絶縁体７は、セラミック粒子が充填されたシリコーンゴムで構成したが、材質については、これに限定しない。絶縁体７は、少なくともｐ型不純物領域６の上面全体を覆っている必要があるが、除電層８よりも上部電極３側に、せり出している方が望ましい。この理由は、除電層８と上部電極３との間の放電を防ぐためである。
【００２１】
以上説明したように、本実施の形態１による電力用半導体装置においては、封止材中に空間電荷が発生しても、除電層によってその影響が削減されるため、半導体素子自体の性能には影響せず、高信頼性のある電力用半導体装置を得ることができる。よって空間電荷の影響を無視した、半導体素子の終端距離縮小化が可能となる。
【００２２】
なお、実施の形態１では、除電層８を半導体素子１の外周すべてに配置したが、これに限らず、外周の一部分だけに配置するようにしても良い。特に、空間電荷がアルミワイヤ４をもとにして形成されている場合、アルミワイヤ４の下面にのみ除電層を設けることによって、半導体装置１００の信頼性を高めることができる。
【００２３】
実施の形態２．
図３は、本発明の実施の形態２による半導体装置２００の斜視図であり、図４は図３に示す半導体装置２００のＢ−Ｂ断面における断面図である。
【００２４】
図３、４に示す半導体装置２００は、概略的には、ｎ型半導体を基材とする半導体素子１がダイパッド２上に搭載され、半導体素子１の上部電極３と電気配線するためのアルミワイヤ４と、上部電極３を囲むように終端部５に配置されたｐ型不純物領域６と、ｐ型不純物領域６上に配置された絶縁体７と、ダイパッド２と接触し、ｐ型不純物領域６の上面全体を覆うように配置された除電層８と、装置全体を覆う封止材９と、により構成されている。
【００２５】
ここで、ｐ型不純物領域６は、６ａ、６ｂ、６ｃ、６ｄ、６ｅで構成される複数のｐ型不純物領域を有するＦＬＲ構造としたが、ｐ型不純物領域６の構成については、これに限定されるものではない。
【００２６】
また、実施の形態２の半導体装置においては、除電層８が、周囲の封止材９の体積抵抗率よりも体積抵抗率の小さい半絶縁材料（ここでは体積抵抗率が、金属より大きく、1011Ω・ｍ以下の値を持つ材料のこと。以下同様）で構成している。言い換えると、一般的に、封止材として用いられるシリコーンゲル、あるいはエポキシ樹脂の体積抵抗率は1012Ω・ｍ程度なので、1011Ω・ｍ以下の体積抵抗率を持つ材料を選択すれば良い。
【００２７】
除電層の材料としては、上記で説明した半絶縁材料の代表例である半導電樹脂（典型的な体積抵抗率の値としては106Ω・ｍ以上で1011Ω・ｍ以下）を用いるほかに、絶縁樹脂
中に導電フィラー、半導体フィラー、無機フィラーを充填した半絶縁材料を用いることによって制御することが可能である。
除電層８を樹脂で構成することによって、除電層８をディスペンスまたはスプレーといったコーティング工程によって作製することが可能となる。また樹脂が持つ接着性を利用することにより、除電層８とダイパッド２の接触に関して、特別な接合剤を用いる必要がなくなる。
【００２８】
このような半導体装置２００においては、半導体素子１の耐空間電荷性能が高まる。また、除電層８によって空間電荷の影響を無視できるようになるため、半導体素子１の終端部５の距離を短くすることが可能になる。
【００２９】
空間電荷の発生、移動過程は、封止材９の抵抗成分を介して進行するが、封止材９の体積抵抗率は比較的大きいため、空間電荷がｐ型不純物領域６の直上で、耐圧不良を生じるしきい量まで帯電するには、数分以上の時間を要する。
【００３０】
除電層８に求められる特性としては、空間電荷が発生、移動するよりも速く、空間電荷を打ち消す補償電荷を誘起すること、もしくは、除電層８まで到達した空間電荷をダイパッド２まで流し去ることである。このような特性を有するためには少なくとも除電層８の体積抵抗率が封止材９の体積抵抗率以下になるように構成すればよい。
【００３１】
実施の形態２では、除電層８とｐ型不純物領域６は、絶縁体７によって絶縁されている。これは、除電層８と半導体素子１の表面との電位が異なることに起因する除電層８と半導体素子１の表面間の放電を妨げるためである。
【００３２】
この場合、絶縁体７の膜厚は少なくとも０．１ｍｍ以上あることが望ましい。放電が発生しなくとも、絶縁体７の膜厚がマイクロメートルオーダと薄い場合、除電層８の電位が空乏層１０に影響してしまう可能性があるからである。
【００３３】
ここで、絶縁体７は、セラミック粒子が充填されたシリコーンゴムで構成したが、材質については、これに限定するものではない。絶縁体７は、少なくともｐ型不純物領域６の
上面全体を覆っている必要があるが、除電層８よりも上部電極３側にせり出している方が望ましい。これは除電層８と上部電極３との間の放電を防ぐためである。
【００３４】
実施の形態２の半導体装置では、除電層８を半導体素子１の外周すべてに配置したが、一部に配置しても良い。特に、空間電荷が、アルミワイヤ４を基に構成されている場合、アルミワイヤ４の下面にのみ除電層を設けることによって、半導体装置２００の信頼性を高めることができる。
【００３５】
実施の形態３．
図５は、本発明の実施の形態３による半導体装置３００の断面図である。本実施の形態の半導体装置の概略的な構成は、実施の形態２の半導体装置２００と同じであるが、除電層８を、絶縁体７の表層をメタライズ（すなわち非金属表面の金属膜化）、もしくは、半絶縁化させること（すなわち表面だけに金属ペーストを塗布すること、または表面だけに導電フィラー等を加えること）によって作製した点で異なる。メタライズもしくは半絶縁化の方法については、通常、上述のように、導電性材料もしくは半絶縁材料を絶縁体７の表層に塗布することによって達成することができる。
【００３６】
このような半導体装置３００では、実施の形態１、２よりも容易に、半導体装置３００の耐空間電荷性能を高めることができる。
【００３７】
実施の形態４．
図６は、本発明の実施の形態４による半導体装置４００の斜視図であり、図７は図６に示す半導体装置４００のＤ−Ｄ断面における断面図である。
【００３８】
図６、７に示す半導体装置４００は、概略的には、ｎ型半導体を基材とする半導体素子１がダイパッド２上に搭載され、半導体素子１の上部電極３と電気配線するためのアルミワイヤ４と、上部電極３を囲むように終端部５に配置されたｐ型不純物領域６と、ダイパッド２と接触し、ｐ型不純物領域６の上面全体と接触するよう配置された除電層８と、装置全体を覆う封止材９と、で構成されている。ここで、ｐ型不純物領域６は６ａ、６ｂ、６ｃ、６ｄ、６ｅによって構成される複数のｐ型不純物領域を有するＦＬＲ構造としたが、ｐ型不純物領域６の構成については、これに限定されるものではない。
【００３９】
実施の形態４では、除電層８が、周囲の封止材９の体積抵抗率よりも体積抵抗率の小さい半絶縁材料で構成している。また、除電層８の体積抵抗率をρ1、比誘電率をε1、真空の誘電率をε0、運転周波数をｆとした時に、ρ1＞１／(２πｆε1ε0)の関係となっている。具体的にはｆ＝10ｋＨｚ、ε1＝5とすると、１／(２πｆε1ε0)≒4×105（Ω・ｍ）となることから106Ω・ｍ以上の体積抵抗率を持つ材料を選択すれば良い。
【００４０】
また、除電層の材料としては半導電樹脂を用いるほかに、絶縁樹脂中に導電フィラー、半導体フィラー、無機フィラーを充填することによって制御することが可能である。除電層８を樹脂で構成することによって、除電層８をディスペンスまたはスプレーといったコーティング工程によって作製することが可能となる。また樹脂が持つ接着性を利用することによって、除電層８とダイパッド２の接触に関して、特別な接合剤を用いる必要がなくなる。
【００４１】
このような半導体装置４００においては、半導体素子１の耐空間電荷性能が高まる。また半導体素子１の高速スイッチング実動作時において、除電層８が絶縁材料としてふるまうため、除電層８起因による耐圧不良を危惧する必要がなくなる。
【００４２】
すなわち、高速スイッチング周波数下での除電層８の内部および表面の電界が除電層８
の容量成分ε1によって支配的に決まるため、抵抗成分ρ1が封止材９より小さいことによる高電界箇所発生のおそれがなくなり、除電層８を直接、半導体素子１の表面に接触させたとしても、実際の動作において、除電層８は半導体素子１に悪影響を及ぼさない。言い換えると、高速スイッチング実動作時において、除電層が絶縁材料としてふるまうため、除電層起因による耐圧不良を危惧する必要がなくなる。
【００４３】
このようにρ１＞１／(２πｆε1ε0)の関係となる除電層８の配置は、実施の形態１、２、及び３に示す半導体装置１００、２００、及び３００に適用してもよい。
【００４４】
なお、実施の形態４では、除電層８を半導体素子１の外周すべてに配置したが、一部に配置しても良い。特に、空間電荷がアルミワイヤ４をもとに構成されている場合、アルミワイヤ４の下面にのみ除電層を設けることによって、半導体装置４００の信頼性を高めることができる。
【００４５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００４６】
１００、２００、３００、４００  半導体装置、１  半導体素子、２  ダイパッド、３
上部電極、４  アルミワイヤ、５  終端部、６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ  ｐ型不純物領域、７  絶縁体、８  除電層、９  封止材、１０  空乏層
【図１】
2018113292.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2018113292.tif 000007
【図６】
2018113292.tif 000008
【図７】
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