(57)【要約】【課題】暗電流の増加を防止して画質の低下を抑制する。【解決手段】電荷保持部は、照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される。増幅部は、画像信号の基準となる基準信号と検出された画像信号との差分の電圧を電荷保持部のリセット電圧として出力する。リセット部は、電荷検出ノードと増幅部の出力との間を導通させることにより電荷保持部をリセットする。結合キャパシタは、電荷検出ノードと増幅部の出力との間に配置されて出力されたリセット電圧を電荷保持部に伝達する。基準信号供給部は、電荷検出ノードと増幅部の出力との間が導通状態の場合に基準信号を増幅部に供給し、電荷検出ノードと増幅部の出力との間が非導通状態の場合に基準信号とは異なる基準信号を増幅部に供給する。【選択図】図６
2018064199.tif 000002
【特許請求の範囲】
【請求項１】
照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と
を具備する撮像素子。
【請求項２】
前記基準信号供給部は、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号より低い電圧の基準信号を前記増幅部に供給する請求項１記載の撮像素子。
【請求項３】
前記増幅部の出力と前記結合キャパシタとの間に配置されて前記出力されたリセット電圧の前記結合キャパシタへの伝達を制御するリセット電圧制御部と、
前記リセット電圧制御部の出力に接続されて前記制御されたリセット電圧を保持するリセット電圧保持部と
をさらに具備する請求項１記載の撮像素子。
【請求項４】
前記増幅部は、前記差分の電圧の増幅をさらに行い、前記電荷検出ノードと前記増幅部の出力との間が導通状態か否かに応じて前記増幅における帯域幅を変更する請求項１記載の撮像素子。
【請求項５】
前記電荷検出ノードに接続されて前記検出された画像信号を出力する画像信号出力部をさらに具備する請求項１記載の撮像素子。
【請求項６】
前記出力された画像信号をアナログデジタル変換する際の基準となる参照信号を生成する参照信号生成部と、
前記参照信号に応じたデジタルの信号を前記出力された画像信号と前記生成された参照信号との比較の結果に基づいて保持して当該保持したデジタルの信号を前記画像信号に対するアナログデジタル変換の結果として出力する保持部と
をさらに具備し、
前記増幅部は、前記出力された画像信号と前記生成された参照信号との差分の電圧を前記比較の結果として前記保持部に対してさらに出力する
請求項１記載の撮像素子。
【請求項７】
前記増幅部は、前記出力された画像信号と前記供給された基準信号との差分の電圧の増幅を行い、前記出力された画像信号と前記生成された参照信号との差分の電圧に対して前記増幅の際とは異なる利得により増幅を行う請求項６記載の撮像素子。
【請求項８】
照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と、
前記検出された画像信号を処理する処理回路と
を具備する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子および撮像装置に関する。詳しくは、撮像素子固有のノイズを削減する撮像素子および撮像装置に関する。
【背景技術】
【０００２】
従来、撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を採用した撮像素子が使用されている。この撮像素子は、２次元アレイ状に配置された画素により構成される。撮像を行う際、この撮像素子は、画素に配置された光電変換素子により生成された電荷を画素内の電荷保持部に保持させる。通常、この電荷保持部として半導体チップの拡散層に形成されたフローティングディフュージョンが使用される。このフローティングディフュージョンは、電荷検出ノードを介して電荷変換増幅器に接続される。この電荷変換増幅器は、フローティングディフュージョンに保持された電荷に応じた信号を画素における画像信号として出力する。
【０００３】
このフローティングディフュージョンにおける電荷の保持に先立ってリセットを行う必要がある。ここでリセットとは、フローティングディフュージョンに保持された電荷を排出する処理であり、画素から出力される画像信号を所定の基準電圧、例えば、黒レベルに相当する電圧に等しくする処理である。リセットトランジスタを配置してフローティングディフュージョンにリセット電圧を印加することにより、リセットを行うことができる。しかし、リセットトランジスタが動作する際ノイズが発生し、このノイズの一部がフローティングディフュージョンに残留して画像信号に誤差を生じるという問題がある。
【０００４】
そこで、上述の基準電圧と画像信号との差分を増幅する増幅器を配置し、この増幅器の出力をフローティングディフュージョンに結合キャパシタを介して帰還することによりリセットを行うシステムが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１１０２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来技術では、結合キャパシタを介して増幅器の出力が接続されるため、リセット後には結合キャパシタに比較的高い電圧が印加された状態となり、暗電流が増加して画質が低下するという問題がある。
【０００７】
本技術はこのような状況に鑑みて生み出されたものであり、暗電流の増加を抑制して画質の低下を防止することを目的とする。
【課題を解決するための手段】
【０００８】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、上記画像信号の基準となる基準信号と上記検出された画像信号との差分の電圧を上記電荷保持部のリセット電圧として出力する増幅部と、上記電荷検出ノードと上記増幅部の出力との間を導通させることにより上記電荷保持部をリセットするリセット部と、上記電荷検出ノードと上記増幅部の出力との間に配置されて上記出力されたリセット電圧を上記電荷保持部に伝達する結合キャパシタと、上記電荷検出ノードと上記増幅部の出力との間が導通状態の場合に上記基準信号を上記増幅部に供給し、上記電荷検出ノードと上記増幅部の出力との間が非導通状態の場合に上記基準信号とは異なる基準信号を上記増幅部に供給する基準信号供給部とを具備する撮像素子である。これにより、電荷検出ノードと増幅部の出力との間が非導通状態の場合にリセット電圧とは異なる電圧が増幅部から出力されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記基準信号供給部は、上記電荷検出ノードと上記増幅部の出力との間が非導通状態の場合に上記基準信号より低い電圧の基準信号を上記増幅部に供給してもよい。これにより、電荷検出ノードと増幅部の出力との間が非導通状態の場合にリセット電圧より低い電圧が増幅部から出力されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記増幅部の出力と上記結合キャパシタとの間に配置されて上記出力されたリセット電圧の上記結合キャパシタへの伝達を制御するリセット電圧制御部と、上記リセット電圧制御部の出力に接続されて上記制御されたリセット電圧を保持するリセット電圧保持部とをさらに具備してもよい。これにより、リセット電圧の結合キャパシタへの伝達が制御されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記増幅部は、上記差分の電圧の増幅をさらに行い、上記電荷検出ノードと上記増幅部の出力との間が導通状態か否かに応じて上記増幅部における帯域幅を変更してもよい。これにより、増幅部は、電荷検出ノードと増幅部の出力との間が導通状態か否かに応じて増幅の際の帯域幅が変更されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記電荷検出ノードに接続されて上記検出された画像信号を出力する画像信号出力部をさらに具備してもよい。これにより、画像信号出力部により画像信号が出力されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記出力された画像信号をアナログデジタル変換する際の基準となる参照信号を生成する参照信号生成部と、上記参照信号に応じたデジタルの信号を上記出力された画像信号と上記生成された参照信号との比較の結果に基づいて保持して当該保持したデジタルの信号を上記画像信号に対するアナログデジタル変換の結果として出力する保持部とをさらに具備し、上記増幅部は、上記出力された画像信号と上記生成された参照信号との差分の電圧を上記比較の結果として上記保持部に対してさらに出力してもよい。これにより、増幅部は、画像信号と基準信号との差分の電圧および画像信号と参照信号との差分の電圧を出力するという作用をもたらす。
【００１４】
また、この第１の側面において、上記増幅部は、上記出力された画像信号と上記供給された基準信号との差分の電圧の増幅を行い、上記出力された画像信号と上記生成された参照信号との差分の電圧に対して上記増幅の際とは異なる利得により増幅を行ってもよい。これにより、画像信号と参照信号との差分の電圧を増幅する際には、画像信号と基準信号との差分の電圧を増幅する際とは異なる利得により増幅が行われるという作用をもたらす。
【００１５】
また、本技術の第２の側面は、照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、上記画像信号の基準となる基準信号と上記検出された画像信号との差分の電圧を上記電荷保持部のリセット電圧として出力する増幅部と、上記電荷検出ノードと上記増幅部の出力との間を導通させることにより上記電荷保持部をリセットするリセット部と、上記電荷検出ノードと上記増幅部の出力との間に配置されて上記出力されたリセット電圧を上記電荷保持部に伝達する結合キャパシタと、上記電荷検出ノードと上記増幅部の出力との間が導通状態の場合に上記基準信号を上記増幅部に供給し、上記電荷検出ノードと上記増幅部の出力との間が非導通状態の場合に上記基準信号とは異なる基準信号を上記増幅部に供給する基準信号供給部と、上記検出された画像信号を処理する処理回路とを具備する撮像装置である。これにより、電荷検出ノードと増幅部の出力との間が非導通状態の場合にリセット電圧とは異なる電圧が増幅部から出力されるという作用をもたらす。
【発明の効果】
【００１６】
本技術によれば、暗電流の増加を抑制して画質の低下を防止するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術の第１の実施の形態における撮像装置１の構成例を示す図である。
【図２】本技術の第１の実施の形態における画素１００の構成例を示す図である。
【図３】本技術の第１の実施の形態におけるカラム信号処理部３０の構成例を示す図である。
【図４】本技術の第１の実施の形態におけるアナログデジタル変換部３３０の構成例を示す図である。
【図５】本技術の第１の実施の形態における基準信号供給部４０の構成例を示す図である。
【図６】本技術の第１の実施の形態における画素回路の一例を示す図である。
【図７】本技術の第１の実施の形態におけるリセット動作の一例を示す図である。
【図８】本技術の第１の実施の形態における画像信号生成処理の一例を示す図である。
【図９】本技術の第１の実施の形態の変形例における画素１００の構成例を示す図である。
【図１０】本技術の第２の実施の形態における画素回路の一例を示す図である。
【図１１】本技術の第２の実施の形態の変形例における画素回路の一例を示す図である。
【図１２】本技術の第３の実施の形態における基準信号供給部４０の構成例を示す図である。
【図１３】本技術の第４の実施の形態におけるカラム信号処理部３０の構成例を示す図である。
【図１４】本技術の第５の実施の形態における制御信号の一例を示す図である。
【図１５】本技術の第６の実施の形態における画素１００の構成例を示す図である。
【図１６】本技術の第６の実施の形態における画像信号生成処理の一例を示す図である。
【図１７】本技術の第７の実施の形態における撮像装置１の構成例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ローリングシャッタ方式の撮像を行う場合の例）
２．第２の実施の形態（増幅部の利得を変更する場合の例）
３．第３の実施の形態（ダイナミックレンジに応じて基準電圧を変更する場合の例）
４．第４の実施の形態（増幅部とアナログデジタル変換部の比較部とを併用する場合の例）
５．第５の実施の形態（制御信号の波形を変更する場合の例）
６．第６の実施の形態（グローバルシャッタ方式の撮像を行う場合の例）
７．第７の実施の形態（２つの半導体チップにより構成される場合の例）
【００１９】
＜１．第１の実施の形態＞
［撮像装置の構成］
図１は、本技術の第１の実施の形態における撮像装置１の構成例を示す図である。この撮像装置１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、基準信号供給部４０と、参照信号生成部５０とを備える。
【００２０】
画素アレイ部１０は、入射した光に応じた画像信号を生成するものである。この画素アレイ部１０は、光電変換部を有する画素１００が２次元行列状に配置されて構成される。また、画素アレイ部１０には、画素１００に制御信号を伝達するための信号線１１と画素１００にリセット電圧を供給する信号線１３と画素１００により生成された画像信号を伝達するための信号線１２とがＸ−Ｙマトリクス状に配線されている。ここで、リセット電圧とは、画素１００をリセットする際に画素１００に入力される電圧である。信号線１１は、複数の画素１００の行毎に配線される。また、信号線１１は、１つの行に配置された画素１００に対して共通に配線される。すなわち、画素１００には行毎に異なる制御信号が入力され、１行に配置された画素１００には共通の制御信号が入力される。一方、信号線１２および１３は、複数の画素１００の列毎に配線される。また、信号線１２および１３は、１つの列に配置された画素１００に対して共通に配線される。すなわち、１列に配置された画素１００の画像信号は共通の信号線１２を介して伝達され、１列に配置された画素１００には共通の信号線１３を介してリセット電圧が供給される。画素１００の構成の詳細については後述する。
【００２１】
垂直駆動部２０は、制御信号を生成するものである。この垂直駆動部２０は、信号線１１を介して制御信号を画素アレイ部１０に対して出力する。
【００２２】
カラム信号処理部３０は、画素アレイ部１０から出力された画像信号を処理するものである。このカラム信号処理部３０により処理された画像信号は、撮像装置１の出力信号に該当し、撮像装置１の外部に出力される。また、このカラム信号処理部は、リセット電圧を生成して画素アレイ部１０に対して出力する。
【００２３】
基準信号供給部４０は、基準信号を生成するものである。ここで、基準信号とは、画素１００により生成された画像信号の基準となる信号であり、例えば、黒レベルの画像信号に相当する電圧の信号である。生成された基準信号は、信号線４１を介してカラム信号処理部３０に対して供給される。また、基準信号供給部４０は、複数の異なる基準信号を生成することができる。例えば、基準信号供給部４０は、第１の基準信号とこの第１の基準信号より絶対値が低い電圧の第２の基準信号とを生成し、供給することができる。そして、基準信号供給部４０は、画素１００がリセットされる場合に第１の基準信号を生成し、これ以外の場合に第２の基準信号を生成することができる。基準信号供給部４０の構成の詳細については後述する。
【００２４】
参照信号生成部５０は、参照信号を生成するものである。ここで、参照信号とは、画素１００により生成された画像信号をアナログデジタル変換する際の基準となる信号である。この参照信号として、例えば、電圧がランプ状に低下する信号を採用することができる。参照信号生成部５０は、後述するアナログデジタル変換部３３０におけるアナログデジタル変換の開始と同期して参照信号の生成を行う。参照信号生成部５０は、生成した参照信号をカラム信号処理部３０に対して信号線５１を介して出力する。
【００２５】
［画素の構成］
図２は、本技術の第１の実施の形態における画素１００の構成例を示す図である。この画素１００は、光電変換部１０５と、電荷保持部１０６と、画像信号検出部１０７と、画像信号選択部１０８と、結合キャパシタ１０４と、リセット電圧保持部１０３と、リセット部１０２と、リセット電圧制御部１０１とを備える。
【００２６】
画像信号検出部１０７、画像信号選択部１０８、リセット部１０２およびリセット電圧制御部１０１にはＭＯＳトランジスタを使用することができる。また、画素１００には、前述した信号線１１乃至１３が配線される。このうち信号線１１は、フィードバック信号線ＦＢ（Feedback）、リセット信号線ＲＳＴ（Reset）および選択信号線ＳＥＬ（Select）により構成される。これらの信号線は、ＭＯＳトランジスタのゲートに接続され、図１において説明した制御信号を伝達する。これらの信号線にＭＯＳトランジスタのゲートおよびソース間の閾値電圧以上の電圧（以下オン信号と称する。）が入力されると、該当するＭＯＳトランジスタが導通状態になる。フィードバック信号線ＦＢは、リセット電圧の供給を制御する信号を伝達する信号線である。リセット信号線ＲＳＴは、電荷保持部１０６のリセットを制御する信号を伝達する信号線である。選択信号線ＳＥＬは、画素１００を選択する信号を伝達する信号線である。これら以外に、画素１００には電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、正の極性の電源を供給するものである。
【００２７】
光電変換部１０５のアノードは、接地される。光電変換部１０５のカソードは、画像信号検出部１０７のゲート、リセット部１０２のソース、電荷保持部１０６の一端および結合キャパシタ１０４の一端に接続される。電荷保持部１０６の他の一端は、接地される。結合キャパシタ１０４の他の一端は、リセット部１０２のドレイン、リセット電圧制御部１０１のソースおよびリセット電圧保持部１０３の一端に接続される。リセット電圧保持部１０３の他の一端は接地される。リセット部１０２のゲートは、リセット信号線ＲＳＴに接続される。リセット電圧制御部１０１のドレインは信号線１３に接続され、ゲートはフィードバック信号線ＦＢに接続される。画像信号検出部１０７のドレインは電源線Ｖｄｄに接続され、ソースは画像信号選択部１０８のドレインに接続される。画像信号選択部１０８のゲートは選択信号線ＳＥＬに接続され、ソースは信号線１２に接続される。
【００２８】
光電変換部１０５は、照射された光に応じた電荷を生成して保持するものである。この光電変換部１０５には、フォトダイオードを使用することができる。
【００２９】
電荷保持部１０６は、光電変換部１０５により生成された電荷を保持するものである。この電荷保持部１０６には、半導体チップの拡散層に形成されたフローティングディフュージョンを使用することができる。同図の画素１００においては、光電変換部１０５により生成された電荷は、光電変換部１０５および電荷保持部１０６に保持される。
【００３０】
画像信号検出部１０７は、電荷保持部１０６に保持された電荷に応じた信号を画素信号として検出するものである。
【００３１】
画像信号選択部１０８は、画像信号検出部１０７により検出された画像信号を出力するものである。この画像信号選択部１０８は、画像信号検出部１０７と信号線１２との間を導通させることにより画像信号を出力する。
【００３２】
リセット電圧制御部１０１は、カラム信号処理部３０から出力されたリセット電圧をリセット電圧保持部１０３に保持させるものである。このリセット電圧制御部１０１は、信号線１３とリセット電圧保持部１０３との間を導通させることによりリセット電圧をリセット電圧保持部１０３に保持させる。
【００３３】
リセット電圧保持部１０３は、リセット電圧制御部１０１から出力されたリセット電圧を保持するものである。このリセット電圧保持部１０３には、例えば、キャパシタを使用することができる。
【００３４】
リセット部１０２は、電荷保持部１０６をリセットするものである。このリセット部１０２は、リセット電圧保持部１０３と電荷保持部１０６との間を導通させることによりリセット電圧を電荷保持部１０６に印加し、リセットを行う。
【００３５】
結合キャパシタ１０４は、リセット電圧保持部１０３に保持されたリセット電圧を電荷保持部１０６に伝達するものである。
【００３６】
なお、画像信号検出部１０７および画像信号選択部１０８は、画像信号出力部を構成する。
【００３７】
［カラム信号処理部の構成］
図３は、本技術の第１の実施の形態におけるカラム信号処理部３０の構成例を示す図である。このカラム信号処理部３０は、定電流電源３１０と、増幅部３２０と、アナログデジタル変換部３３０と、画像信号転送部３４０とを備える。なお、定電流電源３１０、増幅部３２０およびアナログデジタル変換部３３０は、画素アレイ部１０における画素１００の列毎に配置される。
【００３８】
定電流電源３１０は、図２において説明した画像信号検出部１０７の負荷として動作するものである。この定電流電源３１０は、信号線１２と接地との間に接続され、画像信号検出部１０７とともにソースフォロワー回路を構成する。
【００３９】
増幅部３２０は、画素１００から出力された画像信号と基準信号供給部４０から出力された基準信号との差分の電圧を前述したリセット電圧として出力するものである。この増幅部３２０は反転入力端子と非反転入力端子とを備える。反転入力端子および非反転入力端子には、信号線１２および信号線４１がそれぞれ接続される。すなわち、画像信号および基準信号が反転入力端子および非反転入力端子にそれぞれ入力される。また、増幅部３２０は、信号線１３を介してリセット電圧を出力する。なお、信号線４１は、カラム信号処理部３０に配置された全ての増幅部３２０の非反転入力端子に共通に配線される。後述するように、増幅部３２０は、所定の利得により画像信号および基準信号の差分の電圧を増幅してリセット電圧として出力することができる。
【００４０】
アナログデジタル（ＡＤ）変換部３３０は、アナログデジタル変換を行うものである。このアナログデジタル変換部３３０は、アナログの画像信号をデジタルの画像信号に変換する。アナログデジタル変換部３３０には、信号線１２および信号線５１が配線され、画素１００により生成された画像信号および参照信号生成部５０により生成された参照信号がそれぞれ入力される。画素１００により生成された画像信号はアナログの信号であり、アナログデジタル変換部３３０によりデジタルの画像信号に変換される。このアナログデジタル変換は、参照信号を基準として行われる。変換後のデジタルの画像信号は、信号線３２を介して画像信号転送部３４０に対して出力される。なお、信号線５１は、カラム信号処理部３０に配置された全てのアナログデジタル変換部３３０に共通に配線される。アナログデジタル変換部３３０の構成の詳細については後述する。
【００４１】
画像信号転送部３４０は、アナログデジタル変換部３３０により出力されたデジタルの画像信号を転送するものである。この画像信号転送部３４０は、アナログデジタル変換部３３０により出力されたデジタルの画像信号を順次出力することにより転送を行う。この転送は、例えば、同図において左端に配置されたアナログデジタル変換部３３０が出力したデジタルの画像信号から順に行うことができる。転送後のデジタルの画像信号は、信号線３１を介して出力される。なお、画像信号転送部３４０は、特許請求の範囲に記載の処理回路の一例である。
【００４２】
［アナログデジタル変換部の構成］
図４は、本技術の第１の実施の形態におけるアナログデジタル変換部３３０の構成例を示す図である。このアナログデジタル変換部３３０は、比較部３３１と、カウント部３３２と、保持部３３３とを備える。
【００４３】
比較部３３１は、アナログの画像信号と参照信号との比較を行い、比較の結果をカウント部３３２に対して出力するものである。比較部３３１は、例えば、参照信号の電圧がアナログの画像信号の電圧より高い場合に値「１」を出力し、参照信号の電圧がアナログの画像信号の電圧より低い場合に値「０」を出力することができる。
【００４４】
カウント部３３２は、アナログデジタル変換部３３０におけるアナログデジタル変換の開始からの時間を計時するものである。この計時は、クロック信号（不図示）をカウントすることにより行うことができる。このカウントは、アナログデジタル変換の開始とともに開始され、比較部３３１からの比較結果に基づいて停止される。具体的には、比較部３３１の出力が値「１」から「０」に遷移した際に、カウント部３３２は、カウントを停止することができる。この場合、カウント部３３２は、アナログの画像信号と参照信号とが略等しくなった際にカウントを停止することとなる。前述のように参照信号は、アナログデジタル変換の開始に同期して生成されるため、カウント部３３２のカウント値は、参照信号の電圧に応じたデジタルの値となる。カウント部３３２は、カウントを停止した際のカウント値を保持部３３３に対して出力する。
【００４５】
保持部３３３は、カウント部３３２から出力されたカウント値をアナログデジタル変換の結果生成されたデジタルの画像信号として保持するものである。この保持部３３３は、保持したデジタルの画像信号を画像信号転送部３４０に対して出力する。
【００４６】
［基準信号供給部の構成］
図５は、本技術の第１の実施の形態における基準信号供給部４０の構成例を示す図である。この基準信号供給部４０は、電圧源４２および４３と、選択部４４とを備える。
【００４７】
電圧源４２および４３は、それぞれ第１の基準信号および第２の基準信号を生成するものである。前述のように第２の基準信号は、第１の基準信号より絶対値が低い電圧の信号である。
【００４８】
選択部４４は、電圧源４２によって生成された第１の基準信号または電圧源４３によって生成された第２の基準信号の何れか選択し、信号線４１に対して出力するものである。この選択部４４は、図２において説明したリセット部１０２によりリセット電圧制御部１０１の出力と電荷保持部１０６との間が導通状態にある場合に第１の基準信号を選択する。これ以外の場合には、第２の基準信号が選択される。
【００４９】
［画素回路］
図６は、本技術の第１の実施の形態における画素回路の一例を示す図である。同図は画素１００、増幅部３２０および基準信号供給部４０により構成される回路においてリセット動作を説明する図である。
【００５０】
同図において、電荷保持部１０６の２つの端子のうち接地されていない側の端子が接続されるノードを電荷検出ノード１０９と称する。この電荷検出ノード１０９は、電荷保持部１０６に保持された電荷に応じた電圧を検出するためのノードに該当する。画像信号検出部１０７のゲートが電荷検出ノード１０９に接続され、電荷保持部１０６に保持された電荷に応じた電圧を画像信号として検出する。具体的には、電荷検出ノード１０９の電圧が画像信号検出部１０７のゲートおよびソース間の閾値Ｖｔｈ以上の場合に画像信号検出部１０７がオン状態になり、電荷検出ノードの電圧から閾値Ｖｔｈを減じた電圧が画像信号としてソース端子に出力される。この画像信号は、画像信号選択部１０８により、信号線１２を介して出力される。同図においては、閾値Ｖｔｈを電位差１９１により表している。リセット時においても、電荷検出ノード１０９の電圧と画像信号との間には閾値Ｖｔｈに相当する差分を生じる。この閾値Ｖｔｈは周囲温度等の影響を受けて変化するため、リセット時の画像信号には誤差が含まれることとなる。
【００５１】
そこで、増幅部３２０を配置し、画素１００から出力される画像信号と基準信号供給部４０から供給される基準信号との差分を電荷検出ノード１０９に帰還することにより、閾値Ｖｔｈに起因する誤差を低減することができる。同図においては、リセット電圧制御部１０１およびリセット部１０２を導通させることにより帰還経路が形成され、画像信号および基準信号の差分の電圧がリセット電圧として電荷検出ノード１０９に帰還される。この際、増幅部３２０は、所定の利得により画像信号および基準信号の差分の電圧を増幅し、リセット電圧として出力することにより、帰還経路を一巡する利得（ループゲイン）を高くすることができる。これにより、閾値Ｖｔｈによる誤差の低減効果を向上させることが可能になる。
【００５２】
また、リセット時においては、ｋＴＣノイズと称されるノイズが電荷保持部１０６に残留する。このノイズは、リセット部１０２の動作に起因するノイズであり、リセット部１０２が導通状態から非導通状態に移行する際に発生する。そして、その一部が電荷保持部１０６に残留する。同図においては、このノイズを信号源１９２により表している。電荷保持部１０６に残留するノイズは、次式により表すことができる。
【００５３】
Ｑｎ２＝ｋＴＣ
ここで、Ｑｎは、ノイズ電荷を表す。ｋは、ボルツマン定数を表す。Ｔは、温度を表す。Ｃは、電荷保持部１０６の静電容量を表す。このように、電荷保持部１０６の静電容量Ｃを小さくすることにより、ｋＴＣノイズ電荷を低減することができる。しかし、静電容量Ｃはノードの寄生容量に依存するため、変更することは困難である。また、静電容量Ｃを小さくした場合には、電荷保持容量が減少することとなり、画素１００のダイナミックレンジが低下する。
【００５４】
そこで、直列に接続された結合キャパシタ１０４およびリセット電圧保持部１０３を電荷保持部１０６と並列に接続する。これにより、光電変換部１０５により生成された電荷はこれら３つのキャパシタを合成したキャパシタに保持されることとなり、ｋＴＣノイズを低減することができる。リセット電圧保持部１０３は、例えば、電荷保持部１０６と同じ静電容量にすることができる。また、結合キャパシタ１０４は、例えば、電荷保持部１０６より小さい静電容量にすることができる。
【００５５】
このような構成の画素回路において、リセット動作は、次のように行うことができる。まず、画像信号選択部１０８を導通状態にする。次に、リセット電圧制御部１０１およびリセット部１０２を導通させるとともに基準信号供給部４０に第１の基準信号（Ｖｂ１）を供給させる。これにより、電荷保持部１０６には、第１の基準信号Ｖｂ１に基づくリセット電圧が印加されてリセットされる。その後、リセット部１０２を非導通の状態にする。ノイズ（信号源１９２）が電荷保持部１０６、リセット電圧保持部１０３および結合キャパシタ１０４に残留することとなるが、結合キャパシタ１０４を介して帰還経路が維持されるため、電荷保持部１０６に残留するノイズは除去される。その後、リセット電圧制御部１０１を非導通状態にすることにより、帰還経路が開放され、露光および画像信号の生成を行うことができる。
【００５６】
このリセット電圧制御部１０１を非導通状態にする際、リセット電圧制御部１０１の動作に起因するノイズが発生する。同図においては、このノイズを信号源１９３により表している。ノイズ（信号源１９３）も電荷保持部１０６、リセット電圧保持部１０３および結合キャパシタ１０４に残留することとなるが、電荷保持部１０６より結合キャパシタ１０４の静電容量を小さくすることにより、電荷保持部１０６に分圧されるノイズを小さくすることができる。このように、同図の画素回路においては、Ｖｔｈに起因する誤差およびｋＴＣノイズの影響を低減することができる。
【００５７】
上述のように、電荷保持部１０６の静電容量に対して結合キャパシタ１０４の静電容量を小さくすると、電荷保持部１０６に残留するノイズを低減することができる。しかし、電荷保持部１０６の静電容量に対して結合キャパシタ１０４の静電容量が小さい場合、増幅部３２０の出力電圧を高くする必要がある。増幅部３２０の出力電圧のうち結合キャパシタ１０４に印加される電圧が増加するためである。このため、増幅部３２０のダイナミックレンジを大きくする必要が生じる。そこで、リセット部１０２が導通状態から非導通状態に移行した際に、上述の第１の基準信号Ｖｂ１より絶対値が低い電圧の第２の基準信号Ｖｂ２を基準信号供給部４０に供給させ、この第２の基準電圧Ｖｂ２に基づく電圧を電荷検出ノード１０９に帰還させる。
【００５８】
すなわち、第１の基準信号Ｖｂ１に基づくリセット電圧が増幅部３２０から出力される際には、リセット部１０２により結合キャパシタ１０４が短絡される。リセット部１０２が非導通の状態になった際には、第１の基準信号Ｖｂ１より低い電圧である第２の基準信号Ｖｂ２に基づく電圧が増幅部３２０から出力される。これにより、増幅部３２０に要求されるダイナミックレンジの増加を防止することができる。
【００５９】
また、電荷保持部１０６には、光電変換により生成された電荷のほかに光電変換以外の要因により生成された電荷が流入する。この電荷の流入は、暗電流と称され、誤差となって画像信号に重畳される。この暗電流は、画素１００内部に印加された電圧に比例する。上述のように第２の基準信号に基づく電圧をリセット電圧保持部１０３および結合キャパシタ１０４に保持させることにより、リセット電圧保持部１０３等の電圧を低くすることができ、暗電流の影響を軽減することができる。
【００６０】
［リセット動作］
図７は、本技術の第１の実施の形態におけるリセット動作の一例を示す図である。同図において、ＦＢおよびＲＳＴは、それぞれフィードバック信号線ＦＢおよびリセット信号線ＲＳＴにより画素１００に入力される制御信号を表す。これらは２値化された波形のうち値「１」がオン信号の入力を表す。また、基準信号は、基準信号供給部４０から供給される基準信号を表す。この基準信号において、破線は、基準信号における０Ｖのレベルを表す。また、増幅部出力は、増幅部３２０の出力電圧波形を表す。リセット電圧保持部および電荷保持部は、それぞれリセット電圧保持部１０３および電荷保持部１０６に印加される電圧波形を表す。なお、同図においては、画像信号選択部１０８は導通状態にあるものと想定する。
【００６１】
まず、フィードバック信号線ＦＢおよびリセット信号線ＲＳＴからオン信号が入力されてリセット電圧制御部１０１およびリセット部１０２が導通状態になる。同時に、基準信号供給部４０から第１の基準信号Ｖｂ１が供給される。これにより、増幅部３２０は、第１の基準信号Ｖｂ１に基づくリセット電圧を出力する。リセット部１０２が導通状態であるため、電荷保持部１０６にはリセット電圧保持部１０３と略同じ電圧（Ｖｂ１'）が印加される。この電圧は、リセット電圧に該当し、第１の基準信号Ｖｂ１に閾値Ｖｔｈを重畳した電圧に略等しい値となる。
【００６２】
次に、リセット信号線ＲＳＴからのオン信号の入力を停止するとともに基準信号供給部４０から第２の基準信号Ｖｂ２を供給させる。この際、リセット部１０２の動作に起因するノイズが発生する。同図においては、このノイズの影響により電荷保持部１０６の電圧がΔＶｂ１低下する例を表した。しかし、リセット電圧制御部１０１は導通状態にあるため、結合キャパシタ１０４を介して第２の基準信号Ｖｂ２に基づく電圧であるＶｂ２'が電荷保持部１０６に印加される。リセット電圧保持部１０３には、このＶｂ２'より低い電圧が印加される。次に、フィードバック信号線ＦＢからのオン信号の入力が停止され、リセット電圧制御部１０１が非導通状態になる。この際、リセット電圧制御部１０１の動作に起因するノイズの影響により電荷保持部１０６の電圧がΔＶｂ２だけ低下する。結合キャパシタ１０４の効果により、このΔＶｂ２は、ΔＶｂ１より低い電圧になる。
【００６３】
このように本技術の第１の実施の形態におけるリセット動作を行うことができる。リセット部１０２を非導通状態にするとともに第２の基準信号Ｖｂ２を増幅部３２０に供給することにより、リセット後の電荷保持部１０６の電圧がＶｂ２'に変化することとなる。この場合には、第２の基準信号を画素１００における黒レベルに相当する画像信号にする。すなわち、リセット時には、画素１００における黒レベルに相当する電圧より高いリセット電圧によりリセットが行われることとなる。
【００６４】
［画像信号生成処理］
図８は、本技術の第１の実施の形態における画像信号生成処理の一例を示す図である。同図は、画素アレイ部１０における第１行および第２行に配置された画素１００の画像信号生成処理を表したものである。同図において、基準信号は、基準信号供給部４０により供給される基準信号を表す。この基準信号において、破線は、基準信号の０Ｖの電位を表す。参照信号は、図１において説明した参照信号生成部５０により生成される参照信号を表す。比較部出力は、図４において説明した比較部３３１の出力を表す。ＳＥＬ、ＦＢおよびＲＳＴは、それぞれ選択信号線ＳＥＬ、フィードバック信号線ＦＢおよびリセット信号線ＲＳＴにより入力される制御信号を表す。これらは、行毎に異なる制御信号が入力されるため、行番号を付して区別する。例えば、ＳＥＬ１およびＳＥＬ２は、それぞれ第１行および第２行の画素１００に配線された選択信号線ＳＥＬにより入力される制御信号を表す。また、図７と同様に値「１」がオン信号の入力を表す。画像信号は、画素１００から出力される画像信号の波形を表す。この画像信号も行番号を付して区別する。
【００６５】
Ｔ０乃至Ｔ１において、基準信号供給部４０は、第２の基準信号Ｖｂ２を供給する。この第２の基準信号Ｖｂ２の供給は、Ｔ５まで継続する。当該期間は初期状態に該当し、全ての信号線へのオン信号の入力が停止される。また、この期間には、光電変換部１０５により生成された電荷が電荷保持部１０６に保持される。
【００６６】
Ｔ１乃至Ｔ５において、選択信号線ＳＥＬ１からオン信号が入力されて第１行に配置された画素１００の画像信号選択部１０８が導通状態になり、電荷保持部１０６に保持された電荷に応じた画像信号が出力される（Ｔ１）。なお、選択信号線ＳＥＬ１へのオン信号の入力は、Ｔ８まで継続する。次に、参照信号生成部５０が参照信号の生成を開始する（Ｔ２）。次に、参照信号の電圧が画像信号の電圧より低くなると、比較部３３１の出力が値「１」から「０」に遷移する（Ｔ３）。次に、参照信号生成部５０は、参照信号の生成を停止する（Ｔ４）。その後、図４において説明した保持部３３３にデジタルの画像信号が保持される。
【００６７】
Ｔ５乃至Ｔ６において、フィードバック信号線ＦＢ１およびリセット信号線ＲＳＴ１からオン信号が入力されてリセット電圧制御部１０１およびリセット部１０２が導通状態になる。同時に、基準信号供給部４０が第１の基準信号Ｖｂ１を供給する。これにより、第１行に配置された画素１００においてリセットが行われ、画像信号の電圧が上昇する。なお、フィードバック信号線ＦＢ１へのオン信号の入力は、Ｔ７まで継続する。
【００６８】
Ｔ６乃至Ｔ７において、リセット信号線ＲＳＴ１へのオン信号の入力が停止される。同時に、基準信号供給部４０は、第２の基準信号Ｖｂ２を供給する。これにより、画像信号は、第２の基準信号Ｖｂ２に基づく電圧に変化する。なお、基準信号供給部４０の第２の基準信号Ｖｂ２の供給は、Ｔ１２まで継続する。
【００６９】
Ｔ７乃至Ｔ８において、フィードバック信号線ＦＢ１へのオン信号の入力が停止される。これにより、第１行に配置された画素１００において、新たな露光が開始され、光電変換部１０５により生成された電荷が電荷保持部１０６に保持される。
【００７０】
Ｔ８乃至Ｔ１５において、選択信号線ＳＥＬ１へのオン信号の入力が停止され、選択信号線ＳＥＬ２にオン信号が入力される（Ｔ８）。その後は、第２行に配置された画素１００において、Ｔ１乃至Ｔ８と同様の処理が行われる。
【００７１】
これらの処理を画素アレイ部１０の全ての行に配置された画素１００に対して行うことにより、１画面分の画像信号であるフレームを生成することができる。このように、露光、リセットおよび画像信号の出力を行毎に順次行う撮像方法は、ローリングシャッタと称される。
【００７２】
このように、本技術の第１の実施の形態では、画素１００のリセット後にリセット電圧より低い電圧を増幅部３２０から画素１００に対して出力することにより、リセット電圧保持部１０３および結合キャパシタ１０４に印加される電圧を低くする。これにより、暗電流の増加を抑制して、画質の低下を防止することができる。
【００７３】
［変形例］
上述の第１の実施の形態では、リセット電圧制御部１０１およびリセット部１０２を介してリセット電圧が供給されていた。これに対し、本技術の第１の実施の形態の変形例では、リセット電圧を直接リセット部１０２に供給する点において、第１の実施の形態と異なる。
【００７４】
［画素の構成］
図９は、本技術の第１の実施の形態の変形例における画素１００の構成例を示す図である。同図の画素１００は、リセット部１０２のドレインが信号線１３に接続される点で、図２において説明した画素１００と異なる。リセット電圧がリセット電圧制御部１０１を経由することなくリセット部１０２に供給されるため、リセット電圧を伝達する経路の等価抵抗を低くし、リセットに要する時間を短縮することができる。
【００７５】
このように、本技術の第１の実施の形態の変形例によれば、リセット電圧が直接リセット部１０２のドレインに印加されるため、リセットに要する時間を短縮することができる。
【００７６】
＜２．第２の実施の形態＞
上述の第１の実施形態では、単一の増幅部３２０を使用してリセット電圧等を画素１００に対して出力していた。これに対し、帯域幅の異なる複数の増幅器を使用してリセット等を行ってもよい。本技術の第２の実施の形態では、２つの増幅器を使用する点において、第１の実施の形態と異なる。
【００７７】
［画素回路］
図１０は、本技術の第２の実施の形態における画素回路の一例を示す図である。同図の画素回路は、次の点で図６において説明した画素回路と異なる。同図のカラム信号処理部３０は、増幅部３５０および選択部３６０をさらに備える。増幅部３５０は、増幅部３２０とは異なる帯域幅において画像信号と基準信号との差分を増幅する。また、選択部３６０は、増幅部３２０および３５０の何れかを選択し、選択した増幅部の出力を信号線１３に対して伝達するものである。また、同図の基準信号供給部４０は、第１の基準信号Ｖｂ１を増幅部３２０の非反転入力端子に供給し、第２の基準信号Ｖｂ２を増幅部３５０の非反転入力端子に供給する。
【００７８】
同図の画素回路におけるリセット動作は、次のように行うことができる。まず、リセット電圧制御部１０１およびリセット部１０２を導通させる。同時に、選択部３６０は、増幅部３２０の出力を信号線１３に伝達する。これにより、基準信号Ｖｂ１に基づくリセット電圧が増幅部３２０から出力されて、電荷保持部１０６に印加される。その後、リセット部１０２を非導通の状態にする。同時に、選択部３６０は、増幅部３５０の出力を信号線１３に伝達する。これにより、基準信号Ｖｂ２に基づく電圧が増幅部３５０から出力されて、結合キャパシタ１０４を介して電荷保持部１０６に印加される。
【００７９】
基準信号Ｖｂ１に基づくリセット電圧が電荷保持部１０６に印加される際には、リセット部１０２が導通して結合キャパシタ１０４を短絡するため、帰還経路の利得（ループゲイン）が高くなる。このため、基準信号Ｖｂ１に基づくリセット電圧が電荷保持部１０６に印加される際には、増幅部の帯域幅を狭くすることにより、増幅部の動作を安定にすることができる。一方、基準信号Ｖｂ２に基づく電圧が電荷保持部１０６に印加される際には、リセット部１０２が非導通の状態になるため、増幅部の出力電圧は、結合キャパシタ１０４および電荷保持部１０６により分圧されることとなる。このため、ループゲインが低下し、セトリングタイムが長くなる。そこで、基準信号Ｖｂ２に基づく電圧が電荷保持部１０６に印加される際には、増幅部の帯域幅を広くすることにより、セトリングタイムを短くすることができる。
【００８０】
本技術の第２の実施の形態では、帯域幅の異なる２つの増幅部３２０および３５０を配置し、これらの何れかを選択して使用する。そして、増幅部３２０の帯域幅を狭くし、増幅部３５０の帯域幅を広くする。これにより、リセット電圧を印加する際には、増幅部の安定度を向上させることができる。また、基準信号Ｖｂ２に基づく電圧を印加する際には、セトリングタイムを短縮することができる。
【００８１】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【００８２】
このように、本技術の第２の実施の形態では、帯域幅の異なる２つの増幅部を選択して電荷保持部１０６にリセット電圧等を印加する。これにより、リセット時の安定度を向上させるとともに、セトリングタイムを短縮して撮像に要する時間を短縮することができる。
【００８３】
［変形例］
上述の第２の実施の形態では、選択部３６０により増幅部３２０および３５０の出力を選択していた。これに対し、本技術の第２の実施の形態の変形例では、増幅部３２０および３５０の出力をそれぞれ個別に画素１００に配線する。選択部３６０を必要としない点において、第２の実施の形態と異なる。
【００８４】
［画素回路］
図１１は、本技術の第２の実施の形態の変形例における画素回路の一例を示す図である。同図の画素回路は、図１０において説明した画素回路と比較して、選択部３６０を備える必要はない。また、同図の増幅部３２０の出力は信号線１４を介してリセット部１０２のドレインに接続され、増幅部３５０の出力は信号線１３を介してリセット電圧制御部１０１のドレインに接続される。
【００８５】
このように、本技術の第２の実施の形態の変形例によれば、選択部３６０を設けることなく増幅部３２０および３５０の出力を画素１００に供給することができ、撮像装置１の構成を簡略化することができる。
【００８６】
＜３．第３の実施の形態＞
上述の第１の実施形態では、第１および第２の基準電圧に基づくリセット電圧等を電荷保持部１０６に印加していた。これに対し、画素１００に要求されるダイナミックレンジに応じて基準電圧を変更し、リセット電圧等を変更してもよい。本技術の第３の実施の形態では、ダイナミックレンジに応じてリセット電圧を変更する点において、第１の実施の形態と異なる。
【００８７】
［基準信号供給部の構成］
図１２は、本技術の第３の実施の形態における基準信号供給部４０の構成例を示す図である。同図の基準信号供給部４０は以下の点で、図５において説明した基準信号供給部４０と異なる。同図の基準信号供給部４０は、選択部４４の代わりに選択部４７を備える。また、同図の基準信号供給部４０は、電圧源４５および４６をさらに備える。
【００８８】
電圧源４５および４６は、それぞれ第３の基準信号および第４の基準信号を生成するものである。第３の基準信号および第４の基準信号は、それぞれ第１の基準信号および第２の基準信号に対応する信号である。すなわち、第４の基準信号は、第３の基準信号より絶対値が低い電圧の信号となる。一方、第３の基準信号および第４の基準信号は、それぞれ第１の基準信号および第２の基準信号より絶対値が低い電圧の信号である。
【００８９】
選択部４７は、電圧源４２、４３、４５および４６によって生成された基準信号の何れかを選択し、信号線４１に対して出力するものである。この選択部４７は、次のように動作する。撮像装置１に対して広いダイナミックレンジが要求される場合には、第１の基準信号および第２の基準信号を選択して増幅部３２０に対して供給する。これにより、比較的高いリセット電圧が適用され、画素の飽和を防止して広いダイナミックレンジにすることができる。一方、広いダイナミックレンジが必要とされない場合には、選択部４７は、第３の基準信号および第４の基準信号を選択して増幅部３２０に対して供給する。これにより、比較的低いリセット電圧を適用することができ、暗電流を低減することができる。このため、低照度環境において撮像を行う場合に、画質を改善することができる。
【００９０】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【００９１】
このように、本技術の第３の実施の形態によれば、基準信号を選択して増幅部３２０に供給することによりリセット電圧を変更して要求されるダイナミックレンジに応じた特性を得ることができ、ユーザの利便性を向上させることができる。
【００９２】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、アナログデジタル変換部３３０において、比較部３３１により画像信号と参照信号との比較を行っていた。これに対し、この比較を増幅部３２０が行ってもよい。本技術の第４の実施の形態では、増幅部３２０がアナログデジタル変換における画像信号と参照信号との比較をさらに行う点において、第１の実施の形態と異なる。
【００９３】
［カラム信号処理部の構成］
図１３は、本技術の第４の実施の形態におけるカラム信号処理部３０の構成例を示す図である。同図のカラム信号処理部３０は、以下の点で図３において説明したカラム信号処理部３０と異なる。同図のカラム信号処理部３０は、アナログデジタル変換部３３０の代わりにアナログデジタル変換部３９０を備える。また、同図のカラム信号処理部３０は、選択部３７０および３８０をさらに備える。
【００９４】
アナログデジタル変換部３９０は、カウント部３９２と、保持部３９３とを備える。これらの構成は、図４において説明したカウント部３３２および保持部３３３と同様の構成にすることができる。なお、カウント部３９２は、信号線３３により選択部３８０に接続される。
【００９５】
選択部３７０は、基準信号供給部４０から出力された基準信号または参照信号生成部５０から出力された参照信号の何れかを選択して増幅部３２０の非反転入力端子に入力するものである。この選択部３７０は、画素１００においてリセット動作を行う際には基準信号を選択し、画像信号のアナログデジタル変換を行う際には参照信号を選択する。
【００９６】
選択部３８０は、信号線１３または信号線３３の何れかを選択し、増幅部３２０の出力を選択した信号線に対して出力するものである。この選択部３８０は、画素１００においてリセット動作を行う際には信号線１３を選択し、画像信号のアナログデジタル変換を行う際には信号線３３を選択する。
【００９７】
同図の増幅部３２０は、画像信号のアナログデジタル変換を行う際、画像信号と参照信号との差分の電圧を増幅する。この増幅後の差分の電圧を画像信号と参照信号とを比較した結果としてカウント部３９２に対して出力する。この際、増幅部３２０の利得を画素１００においてリセット動作を行う際よりも高い利得にすることにより、出力の遷移を急峻なものにすることができ、アナログデジタル変換の誤差を低減することができる。
【００９８】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【００９９】
このように、本技術の第４の実施の形態によれば、カラム信号処理部３０において比較部３３１を設けることなくアナログデジタル変換を行うことができ、撮像装置１の構成を簡略化することができる。
【０１００】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、リセット電圧制御部１０１が非導通状態に移行する際に生じるノイズを結合キャパシタ１０４および電荷保持部１０６により分圧することにより、上記ノイズの影響を削減していた。これに対し、リセット電圧制御部１０１の非導通状態への移行を緩慢なものにしてノイズを低減してもよい。本技術の第５の実施の形態では、リセット電圧制御部１０１の非導通状態への移行速度を変更する点において、第１の実施の形態と異なる。
【０１０１】
［制御信号］
図１４は、本技術の第５の実施の形態における制御信号の一例を示す図である。同図は、フィードバック信号線ＦＢおよびリセット信号線ＲＳＴにより伝達される制御信号の波形を表したものである。
【０１０２】
前述のように、フィードバック信号線ＦＢはリセット電圧制御部１０１の制御信号（オン信号）を伝達し、リセット信号線ＲＳＴはリセット部１０２の制御信号（オン信号）を伝達する。これらのオン信号の立下がり時間を長くすることにより、リセット電圧制御部１０１およびリセット部１０２における導通状態から非導通状態への移行速度を遅くする。これにより、いわゆるスイッチングノイズを低減することができ、電荷保持部１０６に残留するノイズをさらに削減することができる。また、このような波形にすることにより、画素アレイ部１０の行に配置された信号線１１による伝播遅延の影響を低減することもできる。
【０１０３】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【０１０４】
このように、本技術の第５の実施の形態によれば、制御信号の波形を変更することにより、リセット電圧制御部１０１等の動作に基づいて発生するノイズを削減することができる。
【０１０５】
＜６．第６の実施の形態＞
上述の第１の実施の形態では、ローリングシャッタ方式の撮像を行っていた。これに対し、グローバルシャッタ方式の撮像を行ってもよい。本技術の第６の実施の形態では、グローバルシャッタ方式を採用する点において、第１の実施の形態と異なる。
【０１０６】
［画素の構成］
図１５は、本技術の第６の実施の形態における画素１００の構成例を示す図である。同図の画素１００は、以下の点で図２において説明した画素１００と異なる。同図の画素１００は、オーバーフローゲート１１１および電荷転送部１１２をさらに備える。また、同図の画素１００には、オーバーフロー信号線ＯＦＧ（Overflow）および転送信号線ＴＲＧ（Transfer Gate）がさらに配線される。オーバーフロー信号線ＯＦＧは、オーバーフローゲート１１１にオン信号を伝達する信号線である。転送信号線ＴＲＧは、電荷転送部１１２にオン信号を伝達する信号線である。
【０１０７】
オーバーフローゲート１１１のゲートはオーバーフロー信号線ＯＦＧに接続され、ドレインは電源線Ｖｄｄに接続される。光電変換部１０５のカソードは、オーバーフローゲート１１１のソースおよび電荷転送部１１２のソースに共通に接続される。電荷転送部１１２のゲートは転送信号線ＴＲＧに接続され、ドレインは画像信号検出部１０７のゲート、リセット部１０２のソース、電荷保持部１０６の一端および結合キャパシタ１０４の一端に接続される。なお、オーバーフローゲート１１１および電荷転送部１１２には、ＭＯＳトランジスタを使用することができる。これ以外の画素１００の構成は図２において説明した画素１００の構成と同様であるため、説明を省略する。
【０１０８】
オーバーフローゲート１１１は、光電変換部１０５をリセットするものである。このオーバーフローゲート１１１は、光電変換部１０５と電源線Ｖｄｄとの間を導通させることにより、このリセットを行う。また、オーバーフローゲート１１１は、光電変換部１０５において過剰に生成された電荷の排出をさらに行う。
【０１０９】
電荷転送部１１２は、光電変換部１０５において生成された電荷を電荷保持部１０６に転送するものである。この電荷転送部１１２は、光電変換部１０５と電荷保持部１０６との間を導通させることにより、電荷の転送を行う。
【０１１０】
［画像信号生成処理］
図１６は、本技術の第６の実施の形態における画像信号生成処理の一例を示す図である。同図は、画素アレイ部１０における第１行乃至第３行に配置された画素１００の画像信号生成処理を表したものである。同図の記載は図８と同様であるため、説明を省略する。
【０１１１】
Ｔ０乃至Ｔ２において、基準信号供給部４０は、第２の基準信号Ｖｂ２を供給する。この第２の基準信号Ｖｂ２の供給は、Ｔ６まで継続する。また、オーバーフロー信号線ＯＦＧ１乃至３からオン信号が入力されて、画素アレイ部１０に配置された画素１００のオーバーフローゲート１１１が導通し、光電変換部１０５がリセットされる（Ｔ０）。次に、オーバーフロー信号線１乃至３へのオン信号の入力が停止される（Ｔ１）。これにより露光が開始される。すなわち、光電変換部１０５は、生成した電荷の保持を開始する。
【０１１２】
Ｔ２乃至Ｔ３において、転送信号線ＴＲＧ１乃至３からオン信号が入力されて、画素アレイ部１０に配置された全ての画素１００の電荷転送部１１２が導通する。これにより、光電変換部１０５に保持された電荷が電荷保持部１０６に転送される。
【０１１３】
Ｔ３乃至Ｔ６において、転送信号線ＴＲＧ１乃至３へのオン信号の入力が停止される。同時に、オーバーフロー信号線ＯＦＧ１乃至３から全ての画素１００のオーバーフローゲート１１１にオン信号が入力される。これにより、露光が停止される。なお、オーバーフロー信号線ＯＦＧ１乃至３へのオン信号の入力はＴ２２まで継続する。また、選択信号線ＳＥＬ１からオン信号が入力されて、第１行の画素１００の画像信号選択部１０８が導通状態になる。なお、選択信号線ＳＥＬ１へのオン信号の入力は、Ｔ９まで継続する。次に、参照信号生成部５０が参照信号の生成を行い（Ｔ４乃至Ｔ５）、画像信号のアナログデジタル変換が行われる。
【０１１４】
Ｔ６乃至Ｔ９において、フィードバック信号線ＦＢ１およびリセット信号線ＲＳＴ１からオン信号が入力されてリセット電圧制御部１０１およびリセット部１０２が導通状態になる。同時に、基準信号供給部４０が第１の基準信号Ｖｂ１を供給する。これにより、第１行に配置された画素１００においてリセットが行われる。次に、リセット信号線ＲＳＴ１へのオン信号の入力が停止される（Ｔ７）。同時に、基準信号供給部４０は、第２の基準信号Ｖｂ２の供給を開始する。なお、基準信号供給部４０の第２の基準信号Ｖｂ２の供給は、Ｔ１２まで継続する。その後、フィードバック信号線ＦＢ１へのオン信号の入力が停止される（Ｔ８）。これにより、第１の行に配置された画素１００における画像信号のアナログデジタル変換およびリセットの処理が終了する。
【０１１５】
Ｔ９乃至Ｔ１５において、選択信号線ＳＥＬ１へのオン信号の入力が停止され、選択信号線ＳＥＬ２にオン信号が入力される（Ｔ９）。その後は、第２行に配置された画素１００において、Ｔ３乃至Ｔ９と同様の処理が行われる。
【０１１６】
Ｔ１５乃至Ｔ２１において、選択信号線ＳＥＬ２へのオン信号の入力が停止され、選択信号線ＳＥＬ３にオン信号が入力される（Ｔ１５）。その後、第３行に配置された画素１００において、上記と同様の処理が行われる。
【０１１７】
Ｔ２１乃至Ｔ２３において、全ての行に配置された画素１００に対してＴ３乃至Ｔ９と０同様の処理が行われ、１画面分の画像信号が画素アレイ部１０から取得されるとともに画素アレイ部１０に配置された全ての画素１００のリセットが終了する。また、オーバーフロー信号線ＯＦＧ１乃至３へのオン信号の入力が停止され、新たに露光が開始される（Ｔ２２）。
【０１１８】
Ｔ２３乃至Ｔ２４において、Ｔ２乃至Ｔ３と同様の処理を行い、露光の停止および光電変換部１０５からの電荷の転送が行われる。
【０１１９】
なお、オーバーフロー信号線ＯＦＧへのオン信号の入力および入力の停止は、画素アレイ１０の全ての行に配置された画素１００に対して同時に行われる。同様に、転送信号線ＴＲＧへのオン信号の入力および入力の停止は、画素アレイ１０の全ての行に配置された画素１００に対して同時に行われる。これにより、画素アレイ部１０に配置された全ての画素１００において露光の開始および終了を同時に行うことができる。
【０１２０】
このように、露光の開始および終了が画素アレイ部１０に配置された全ての画素１００において同時に行われるため、ローリングシャッタ方式と比較して歪みが少ない画像信号を得ることができる。
【０１２１】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【０１２２】
このように、本技術の第６の実施の形態では、画素１００にオーバーフローゲート１１１および電荷転送部１１２を配置し、光電変換部１０５のリセットおよび光電変換部１０５からの電荷の転送を全画素同時に行う。これにより、グローバルシャッタ方式を採用することができ、画質を向上させることができる。
【０１２３】
＜７．第７の実施の形態＞
上述の第１の実施の形態では、画素アレイ部１０とカラム信号処理部３０とを同一の半導体チップに形成していた。これに対し、これらを異なる半導体チップに形成してもよい。本技術の第７の実施の形態では、２つ半導体チップにより撮像装置１が形成される点において、第１の実施の形態と異なる。
【０１２４】
［撮像装置の構成］
図１７は、本技術の第７の実施の形態における撮像装置１の構成例を示す図である。同図の撮像装置１は、画素チップ２と、回路チップ３とを備える。
【０１２５】
画素チップ２は、画素アレイ部１０が形成された半導体チップである。この画素チップ２には、垂直駆動部２０（不図示）をさらに形成することができる。
【０１２６】
回路チップ３は、カラム信号処理部３０が形成された半導体チップである。この回路チップ３には、基準信号供給部４０（不図示）および参照信号生成部５０（不図示）をさらに形成することができる。
【０１２７】
同図の撮像装置１は、これら画素チップ２および回路チップ３が接合されて構成される。同図において、画素１００からの画像信号を伝達する信号線１２は、パッド１２２および１２３と配線１２１および１２４とにより構成される。パッド１２２および１２３は、それぞれ画素チップ２および回路チップ３の接合面に形成され、信号の伝達を行うものである。画素チップ２および回路チップ３が接合される際に、これらのパッドが互いに接触するように位置合わせされて接合される。これにより、これらのパッド間が電気的に接続され、信号の伝達を行うことができる。配線１２１は、画素チップ２に形成され、画素１００とパッド１２２とを接続する配線である。また、配線１２４は、回路チップ３に形成され、増幅部３２０とパッド１２３とを接続する配線である。信号線１２と同様に、信号線１３もパッド１３２および１３３と配線１３１および１３４とにより構成される。
【０１２８】
また、画素チップ２と回路チップ３とを接合し、パッド１２２および１２３等により信号線の接続を行うことにより、増幅部３２０を画素１００の近傍、例えば、直下に配置することができる。これにより、信号線１３の配線距離を短縮することができ、信号線１３の寄生容量を小さくすることができる。この寄生容量は増幅部３２０の出力に接続されることとなるため、この寄生容量を小さくすることにより、セトリングタイムが短くなり、リセットに要する時間を短縮することができる。
【０１２９】
これ以外の撮像装置１の構成は本技術の第１の実施の形態において説明した撮像装置１と同様であるため、説明を省略する。
【０１３０】
このように、本技術の第７の実施の形態によれば、撮像装置１を画素チップ２および回路チップ３を接合させて構成することにより、リセットに要する時間を短縮することができる。
【０１３１】
上述のように、本技術の実施の形態によれば、リセット後にリセット電圧より低い電圧を画素１００に配置されたリセット電圧保持部１０３および結合キャパシタ１０４に印加することにより、暗電流を抑制して、画質の低下を防止することができる。
【０１３２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１３３】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１３４】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１３５】
なお、本技術は以下のような構成もとることができる。
（１）照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と
を具備する撮像素子。
（２）前記基準信号供給部は、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号より低い電圧の基準信号を前記増幅部に供給する前記（１）に記載の撮像素子。
（３）前記増幅部の出力と前記結合キャパシタとの間に配置されて前記出力されたリセット電圧の前記結合キャパシタへの伝達を制御するリセット電圧制御部と、
前記リセット電圧制御部の出力に接続されて前記制御されたリセット電圧を保持するリセット電圧保持部と
をさらに具備する前記（１）または（２）に記載の撮像素子。
（４）前記増幅部は、前記差分の電圧の増幅をさらに行い、前記電荷検出ノードと前記増幅部の出力との間が導通状態か否かに応じて前記増幅における帯域幅を変更する前記（１）から（３）のいずれかに記載の撮像素子。
（５）前記電荷検出ノードに接続されて前記検出された画像信号を出力する画像信号出力部をさらに具備する前記（１）から（４）のいずれかに記載の撮像素子。
（６）前記出力された画像信号をアナログデジタル変換する際の基準となる参照信号を生成する参照信号生成部と、
前記参照信号に応じたデジタルの信号を前記出力された画像信号と前記生成された参照信号との比較の結果に基づいて保持して当該保持したデジタルの信号を前記画像信号に対するアナログデジタル変換の結果として出力する保持部と
をさらに具備し、
前記増幅部は、前記出力された画像信号と前記生成された参照信号との差分の電圧を前記比較の結果として前記保持部に対してさらに出力する
前記（１）から（５）のいずれかに記載の撮像素子。
（７）前記増幅部は、前記出力された画像信号と前記供給された基準信号との差分の電圧の増幅を行い、前記出力された画像信号と前記生成された参照信号との差分の電圧に対して前記増幅の際とは異なる利得により増幅を行う前記（６）に記載の撮像素子。
（８）照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と、
前記検出された画像信号を処理する処理回路と
を具備する撮像装置。
【符号の説明】
【０１３６】
２  画素チップ
３  回路チップ
１０  画素アレイ部
２０  垂直駆動部
３０  カラム信号処理部
４０  基準信号供給部
４２、４３、４５、４６  電圧源
４４、４７、３６０、３７０、３８０  選択部
５０  参照信号生成部
１００  画素
１０１  リセット電圧制御部
１０２  リセット部
１０３  リセット電圧保持部
１０４  結合キャパシタ
１０５  光電変換部
１０６  電荷保持部
１０７  画像信号検出部
１０８  画像信号選択部
１０９  電荷検出ノード
１１１  オーバーフローゲート
１１２  電荷転送部
１２２、１２３、１３２、１３３  パッド
３１０  定電流電源
３２０、３５０  増幅部
３３０、３９０  アナログデジタル変換部
３３１  比較部
３３２、３９２  カウント部
３３３、３９３  保持部
３４０  画像信号転送部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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