(57)【要約】【課題】メインＩＧＢＴと、メインＩＧＢＴの電流検出に用いられるセンスＩＧＢＴとを搭載した半導体装置において、特に低電流領域におけるセンスＩＧＢＴの電流検出性能を向上させる。【解決手段】センスＩＧＢＴセルＳＴＣのうち、ダミー領域ＤＲに囲まれた活性領域ＡＲの最外周の周辺部ＰＰにおいて、半導体基板ＳＢの上面の溝内に埋め込まれ、ゲート電圧が印加されるトレンチゲート電極Ｇ１と隣り合う浮遊状態のウェルＦＷの上面に、ｎ＋型半導体領域Ｓ２を形成する。【選択図】図５
2018022776.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主通電領域に形成された複数の第１ＩＧＢＴと、
前記半導体基板の副通電領域に形成された複数の第２ＩＧＢＴと、
を備え、
前記副通電領域は、前記主通電領域よりも平面視における面積が小さく、
前記第１ＩＧＢＴを構成する第１トレンチゲート電極と隣り合う前記半導体基板の主面には、浮遊状態の第１ｐ型ウェルが形成されており、
前記副通電領域の端部の前記第２ＩＧＢＴを構成する第２トレンチゲート電極と隣り合う前記半導体基板の前記主面には、浮遊状態の第２ｐ型ウェルが形成されており、
前記第２ｐ型ウェルの上面には、ｎ型半導体領域が形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記主通電領域には、
前記半導体基板の前記主面に形成され、前記半導体基板の前記主面に沿って延在する複数の第１溝と、
前記第１溝内に第１絶縁膜を介して形成された前記第１トレンチゲート電極と、
前記第１溝の短手方向において、前記第１溝と隣り合う前記半導体基板の前記主面に形成された第１エミッタ電極と、
前記半導体基板の前記主面の反対側の裏面に形成されたｐ型のコレクタ電極と、
前記第１エミッタ電極の直下において前記第１溝に隣接する第１ｐ型半導体領域と、
前記第１溝の前記短手方向において、前記第１エミッタ電極の反対側で前記第１溝と隣り合う前記半導体基板の前記主面に形成された第１ｐ型ウェルと、
を備えた第１ユニットセルが複数並んで配置されており、
前記副通電領域には、
前記半導体基板の前記主面に形成され、前記半導体基板の前記主面に沿って延在する複数の第２溝と、
前記第２溝内に第２絶縁膜を介して形成された第２トレンチゲート電極と、
前記第２溝の短手方向において、前記第２溝と隣り合う前記半導体基板の前記主面に形成された第２エミッタ電極と、
前記コレクタ電極と、
前記第２エミッタ電極の直下において前記第２溝に隣接する第２ｐ型半導体領域と、
前記第２溝の前記短手方向において、前記第２エミッタ電極の反対側で前記第２溝と隣り合う前記半導体基板の前記主面に形成された第２ｐ型ウェルと、
を備えた第２ユニットセルが複数並んで配置されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１トレンチゲート電極、前記第１エミッタ電極、前記第１ｐ型半導体領域および前記コレクタ電極は、前記第１ＩＧＢＴを構成し、
前記第２トレンチゲート電極、前記第２エミッタ電極、前記第２ｐ型半導体領域および前記コレクタ電極は、前記第２ＩＧＢＴを構成し、
前記第１トレンチゲート電極および前記第２トレンチゲート電極は、電気的に接続されており、
複数の前記第２ＩＧＢＴからなる副素子群は、前記副通電領域を流れる副電流を基に、前記主通電領域において複数の前記第１ＩＧＢＴからなる主素子群に流れる主電流を検出するために用いられる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
平面視において、前記副通電領域の前記端部の前記第２ｐ型ウェルよりも前記副通電領域の中央部側に形成された他の前記第２ｐ型ウェルの上面には、前記ｎ型半導体領域が形成されていない、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記主通電領域の周囲の第１領域に形成された、回路を構成しない擬似的な第３ＩＧＢＴと、
前記副通電領域の周囲の第２領域に形成された、回路を構成しない擬似的な複数の第４ＩＧＢＴと、
をさらに有し、
前記第２トレンチゲート電極の短手方向の前記第２領域に並ぶ前記第４ＩＧＢＴの数は、前記第１トレンチゲート電極の短手方向において前記第１領域に並ぶ前記第３ＩＧＢＴの数よりも大きい、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１トレンチゲート電極の短手方向において、前記第４ＩＧＢＴを構成する前記第１トレンチゲート電極と隣り合う前記半導体基板の前記主面には、ｐ型の第３ウェルが形成されており、
前記第１トレンチゲート電極の前記短手方向において、前記第３ウェルの反対側で前記第４ＩＧＢＴを構成する前記第１トレンチゲート電極と隣り合う前記半導体基板の前記主面に形成された第３ｐ型半導体領域は、浮遊状態である、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、２つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極と、
互いに隣り合う前記第２トレンチゲート電極および前記第３トレンチゲート電極の間の前記第２ｐ型ウェルの反対側で、前記第３溝の短手方向において、前記第３溝と隣り合う前記半導体基板の前記主面に接続されたコンタクトプラグと、
をさらに有し、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極および前記第２トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極および前記第３トレンチゲート電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、２つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極と、
互いに隣り合う前記第２トレンチゲート電極および前記第３トレンチゲート電極の間の前記第２ｐ型ウェルの反対側で、前記第３溝の短手方向において、前記第３溝と隣り合う前記半導体基板の前記主面に接続されたコンタクトプラグと、
をさらに有し、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極、前記第２トレンチゲート電極、および、前記副通電領域内の端部である第３領域の前記第３トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極、および、前記副通電領域内で前記第３領域に囲まれた第４領域の前記第３トレンチゲート電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、２つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極をさらに有し、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極、前記第２トレンチゲート電極、および、前記副通電領域の前記第３トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、１つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極をさらに有し、
前記第３トレンチゲート電極は、前記第２溝と前記第２ｐ型ウェルとの間に配置されており、
前記第３溝の短手方向において互いに隣り合う２つの前記第３トレンチゲート電極同士の間に前記第２ｐ型ウェルが配置されており、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極および前記第２トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極および前記第３トレンチゲート電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、１つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極をさらに有し、
前記第３トレンチゲート電極は、前記第２溝と前記第２ｐ型ウェルとの間に配置されており、
前記第３溝の短手方向において互いに隣り合う２つの前記第３トレンチゲート電極同士の間に前記第２ｐ型ウェルが配置されており、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極、前記第２トレンチゲート電極、および、前記副通電領域内の端部である第３領域の前記第３トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極、および、前記副通電領域内で前記第３領域に囲まれた第４領域の前記第３トレンチゲート電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記副通電領域では、前記第２溝の短手方向において、１つの前記第２溝と、前記第２溝の長手方向に沿って延在する２つの第３溝とが交互に配置されており、
前記半導体基板の前記主面に形成された前記第３溝内に、第３絶縁膜を介して形成された第３トレンチゲート電極をさらに有し、
前記第３トレンチゲート電極は、前記第２溝と前記第２ｐ型ウェルとの間に配置されており、
前記第３溝の短手方向において互いに隣り合う２つの前記第３トレンチゲート電極同士の間に前記第２ｐ型ウェルが配置されており、
前記第１ＩＧＢＴおよび前記第２ＩＧＢＴの動作時において、前記第１トレンチゲート電極、前記第２トレンチゲート電極、および、前記副通電領域の前記第３トレンチゲート電極には、ゲート電圧が印加され、前記第１エミッタ電極には、第１エミッタ電圧が印加され、前記第２エミッタ電極には、第２エミッタ電圧が印加される、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第１ＩＧＢＴは、前記第１トレンチゲート電極と隣り合う前記半導体基板の前記主面に形成された第１エミッタ電極を有し、
前記第２ＩＧＢＴは、前記第２トレンチゲート電極と隣り合う前記半導体基板の前記主面に形成された第２エミッタ電極を有し、
前記半導体基板の前記主面に沿って延在する前記第２トレンチゲート電極の長手方向において、前記ｎ型半導体領域の幅は、前記第２エミッタ電極の幅よりも大きい、半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記第１ＩＧＢＴは、前記第１トレンチゲート電極と隣り合う前記半導体基板の前記主面に形成された第１エミッタ電極を有し、
前記第２ＩＧＢＴは、前記第２トレンチゲート電極と隣り合う前記半導体基板の前記主面に形成された第２エミッタ電極を有し、
前記半導体基板の前記主面に沿って延在する前記第２トレンチゲート電極の短手方向において、前記第２エミッタ電極および前記ｎ型半導体領域は、前記第２トレンチゲート電極を挟むように配置されている、半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記主通電領域において、浮遊状態の第１ｐ型ウェルの上面に浮遊ｎ型半導体領域は形成されていない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、メインＩＧＢＴの電流検出用のセンスＩＧＢＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
チャネル抵抗が低く損失が小さいトレンチゲート型ＩＧＢＴ(Insulated Gate Bipolar Transistor）は、ｐ型コレクタ層、低抵抗のｎ型バッファ層および高抵抗のｎ型ドリフト層の３層からなるシリコン基板と、ｎ型ドリフト層の上面に形成したｐ型ベース層と、ｐ型ベース層に隣接し、シリコン基板の上面に形成された複数の溝とを有している。この溝の中には、シリコン基板から絶縁したトレンチゲート電極が設けられ、当該溝の側壁は、トランジスタのチャネルとして使用される。
【０００３】
また、半導体チップに搭載された主ＩＧＢＴの電流を検出する素子として、当該半導体チップにセンシング用電流検出セルからなるセンスＩＧＢＴ（副ＩＧＢＴ）を搭載することが知られている。
【０００４】
特許文献１（特開２０１２−２５６８３９号公報）には、ＩＥ（Injection Enhancement）型トレンチＩＧＢＴの構造が記載されている。
【０００５】
また、特許文献２（特開２０１３−１４０８８５号公報）には、ＧＧＥＥ型およびＥＧＥ型のそれぞれのＩＧＢＴが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５６８３９号公報
【特許文献２】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トレンチ型ＩＧＢＴでは、トレンチゲート電極と隣り合う浮遊状態のｐ型領域に正孔を溜めることにより伝導度変調を促進し、これによりオン電圧を低下させる。これに対し、複数のセンスＩＧＢＴが並ぶセンスＩＧＢＴセルのうち、最外周のセンスＩＧＢＴでは、当該ｐ型領域に正孔が溜まりにくいためにオン電圧が低下せず、特に低電流領域においてセンスＩＧＢＴが動作しない場合がある。この場合、センスＩＧＢＴを用いて主ＩＧＢＴの電流を検出することができない問題が生じる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、メインＩＧＢＴセルの電流検出用のセンスＩＧＢＴセルのうち、活性領域の最外周の周辺部において、トレンチゲート電極と隣り合う浮遊状態のｐ型ウェルの上面に、ｎ＋型半導体領域を備えたものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】本発明の実施の形態１である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図３】本発明の実施の形態１である半導体装置を構成するメインＩＧＢＴセルを示す平面図である。
【図４】本発明の実施の形態１である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図５】図４のＡ−Ａ線における断面図である。
【図６】本発明の実施の形態１である半導体装置を構成するメインＩＧＢＴセルを示す平面図である。
【図７】図６のＢ−Ｂ線における断面図である。
【図８】本発明の実施の形態１である半導体装置を構成するセンスＩＧＢＴの動作を説明する断面図である。
【図９】本発明の実施の形態１の変形例１である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図１０】図９のＣ−Ｃ線における断面図である。
【図１１】本発明の実施の形態１の変形例２である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図１２】本発明の実施の形態１の変形例３である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図１３】本発明の実施の形態１の変形例３である半導体装置を構成するメインＩＧＢＴセルを示す平面図である。
【図１４】本発明の実施の形態１の変形例３である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図１５】図１４のＤ−Ｄ線における断面図である。
【図１６】本発明の実施の形態１の変形例３である半導体装置を構成するメインＩＧＢＴセルを示す平面図である。
【図１７】図１６のＥ−Ｅ線における断面図である。
【図１８】本発明の実施の形態１の変形例４である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図１９】図１８のＦ−Ｆ線における断面図である。
【図２０】本発明の実施の形態２である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図２１】図２０のＧ−Ｇ線における断面図である。
【図２２】本発明の実施の形態２の変形例である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図２３】図２２のＨ−Ｈ線における断面図である。
【図２４】本発明の実施の形態３である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図２５】図２４のＩ−Ｉ線における断面図である。
【図２６】本発明の実施の形態３の変形例１である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図２７】図２６のＪ−Ｊ線における断面図である。
【図２８】本発明の実施の形態３の変形例２である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図２９】図２８のＫ−Ｋ線における断面図である。
【図３０】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図３１】比較例である半導体装置を構成するセンスＩＧＢＴセルを示す平面図である。
【図３２】比較例である半導体装置を構成するセンスＩＧＢＴセルを示す断面図である。
【図３３】比較例である半導体装置を構成するセンスＩＧＢＴの出力特性を示すグラフである。
【図３４】比較例である半導体装置を構成するメインＩＧＢＴとセンスＩＧＢＴとのセンス比特性を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１５】
（実施の形態１）
＜半導体装置の構造＞
以下に、図１〜図７を用いて、本実施の形態の半導体装置の構造について説明する。図１〜図４および図６は、本実施の形態の半導体装置の平面図である。図５および図７は、本実施の形態の半導体装置の断面図である。図５は図４のＡ−Ａ線における断面図であり、図７は、図６のＢ−Ｂ線における断面図である。
【００１６】
図４〜図７では、左側から順に活性領域（通電領域）ＡＲおよびダミー領域ＤＲを並べて示している。また、活性領域ＡＲは、図の左側から順に並ぶ中央部ＣＴＰおよび周辺部ＰＰからなる。
【００１７】
本願は、スイッチング素子などとして用いられるメインＩＧＢＴと、メインＩＧＢＴの電流を検出するために用いられるセンスＩＧＢＴを備えた半導体装置に係るものである。本願発明は、以下に説明するように、センスＩＧＢＴの基板主面のトレンチ間に形成されたフローティングウェルの上面にｎ型半導体領域を設けることで、センスＩＧＢＴによるメインＩＧＢＴの電流検出性能の向上を実現するものである。
【００１８】
図１に、本実施の形態の半導体装置である半導体チップＣＨＰの平面図を示す。図１に示すように、半導体チップＣＨＰは、半導体基板ＳＢを有している。半導体基板ＳＢの主面には、メインＩＧＢＴを構成するトランジスタ（ＩＧＢＴ）が複数並んで配置された領域であるメインＩＧＢＴセルＭＴＣと、センスＩＧＢＴを構成するトランジスタ（ＩＧＢＴ）が複数並んで配置された領域であるセンスＩＧＢＴセルＳＴＣとが、互いに離間して存在している。
【００１９】
メインＩＧＢＴセルＭＴＣの半導体基板ＳＢの主面上には、メインＩＧＢＴのエミッタ電極に電気的に接続されたエミッタパッドＥＰが形成されており、また、センスＩＧＢＴセルＳＴＣと隣り合う領域の半導体基板ＳＢの主面上には、センスＩＧＢＴのエミッタ電極に電気的に接続されたエミッタパッドＳＥＰが形成されている。また、エミッタパッドＳＥＰと隣り合う領域の半導体基板ＳＢの主面上には、メインＩＧＢＴおよびセンスＩＧＢＴの両方のゲート電極に電気的に接続されたゲートパッドＧＰが形成されている。また、図示はしていないが、半導体基板ＳＢの主面の反対側の裏面には、メインＩＧＢＴおよびセンスＩＧＢＴの両方のコレクタ電極が形成されている。
【００２０】
本実施の形態の半導体装置であるＩＧＢＴは、過電流によるメインＩＧＢＴの破壊を防止する構造を有する電流センス付きＩＧＢＴである。電流センス付きＩＧＢＴは、主電流が流れるメインＩＧＢＴセルＭＴＣを有している。また、本実施の形態の半導体装置であるＩＧＢＴは、メインＩＧＢＴセルＭＴＣに並列に接続された、有効面積がメインＩＧＢＴセルＭＴＣの１／１０００程度のセンシング用の電流検出セルであるセンスＩＧＢＴセルＳＴＣを有している。
【００２１】
この場合、メインＩＧＢＴセルＭＴＣに１００Ａの主電流が流れると、センスＩＧＢＴセルＳＴＣには、その１／１０００の０．１Ａの電流が流れる。すなわち、電流センス付きＩＧＢＴでは、主電流に比例してセンスＩＧＢＴセルＳＴＣに流れる電流を、副電流（センス電流）として検出する。すなわち、複数のセンスＩＧＢＴからなる副素子群であるセンスＩＧＢＴセルＳＴＣは、センスＩＧＢＴセルＳＴＣの活性領域（副導通領域）を流れる副電流（センス電流）を基に、メインＩＧＢＴセルＭＴＣの活性領域（主導通領域）において複数のメインＩＧＢＴからなる主素子群であるメインＩＧＢＴセルＭＴＣに流れる主電流を検出するために用いられる。副素子群の素子数は主素子群の素子数より小さく、副素子群の活性領域は主素子群の活性領域より小さいため、副通電領域を流れる副電流の飽和電流は、主通電領域を流れる主電流の飽和電流よりも小さい。
【００２２】
そして、短絡などに起因してセンスＩＧＢＴセルＳＴＣに過電流が流れた場合には、メインＩＧＢＴにも過電流が流れることが考えられるため、ゲート信号を通じてメインＩＧＢＴセルＭＴＣにフィードバックをかけることで、過電流による破壊からメインＩＧＢＴセルＭＴＣを保護することを可能としている。
【００２３】
図１では、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれの輪郭を破線で示している。破線で示すセンスＩＧＢＴセルＳＴＣの面積と破線で示すメインＩＧＢＴセルＭＴＣとの面積比は、１：１０００程度であり、原則として、この面積比が、メインＩＧＢＴセルＭＴＣのエミッタ・コレクタ間に流れる主電流と、センスＩＧＢＴセルＳＴＣのエミッタ・コレクタ間に流れる副電流（センス電流）とのセンス比となる。なお、センスＩＧＢＴセルＳＴＣとメインＩＧＢＴセルＭＴＣとの面積比は、例えば１：１００〜１００００の範囲で異なる比率としてもよい。
【００２４】
上記面積比は、具体的には、図２において破線で囲まれたセンスＩＧＢＴセルＳＴＣの活性領域（副通電領域）と、図３において破線で囲まれたメインＩＧＢＴセルＭＴＣの活性領域（主通電領域）との平面視における面積比である。つまり、副通電領域と主通電領域との面積比は例えば１：１０００であり、平面視において、副通電領域の面積は主通電領域の面積より小さい。
【００２５】
次に、図２に、図１において破線で示したセンスＩＧＢＴセルＳＴＣの拡大平面図を示す。図２では、図１に比べて平面図の向きを変えてセンスＩＧＢＴセルＳＴＣの平面レイアウトを示している。また、図２では、センスＩＧＢＴセルＳＴＣの全体の平面レイアウトと、当該平面レイアウトの角部近傍を拡大して示す平面レイアウトとを並べて示している。なお、図２では、図を分かり易くするため、エミッタ電極Ｓ１およびｎ＋型半導体領域Ｓ２のそれぞれにハッチングを付している。
【００２６】
図２に示すように、半導体基板の主面に形成された溝内には、ゲート絶縁膜（図示しない）を介してトレンチゲート電極Ｇ１が形成され、半導体基板の主面に形成された他の溝内には、ゲート絶縁膜（図示しない）を介してトレンチゲート電極Ｇ２が形成されている。トレンチゲート電極Ｇ１、Ｇ２のそれぞれは、半導体基板の主面に沿うＹ方向に延在している。また、Ｙ方向に直交するＸ方向において、２つのトレンチゲート電極Ｇ１と、２つのトレンチゲート電極Ｇ２とが交互に並んで配置されている。すなわち、半導体基板の主面に複数の溝がストライプ状に並んで形成されている。なお、Ｘ方向は半導体基板の主面に沿う方向である。トレンチゲート電極Ｇ１、Ｇ２のそれぞれはポリシリコン膜からなる。また、トレンチゲート電極Ｇ１、Ｇ２の幅は小さいため、図２では、トレンチゲート電極Ｇ１、Ｇ２のそれぞれを線状に示している。
【００２７】
互いに隣り合うトレンチゲート電極Ｇ１同士の間の半導体基板の上面には、ｐ型半導体領域であるチャネル領域ＣＨと、ｎ＋型半導体領域であるエミッタ電極Ｓ１とがＹ方向に交互に並んで形成されている。ここで、チャネル領域ＣＨの上面の一部にエミッタ電極Ｓ１を形成していないのは、隣り合うトレンチゲート電極Ｇ１同士の間の半導体基板ＳＢの上面の全面にエミッタ電極Ｓ１を形成した場合、短絡時などに瞬時に過度な電流が流れ、ＩＧＢＴが破壊される虞があるためである。なお、Ｙ方向における各エミッタ電極Ｓ１の幅は例えば１．０μｍであり、Ｙ方向において隣り合うエミッタ電極Ｓ１同士の間の距離は例えば０．４４μｍである。
【００２８】
また、互いに隣り合うトレンチゲート電極Ｇ１同士の間の中央部には、エミッタ電極Ｓ１に電気的に接続されたコンタクトプラグ（接続部）ＣＰがＹ方向に延在している。つまり、Ｘ方向において、コンタクトプラグＣＰは２つのエミッタ電極Ｓ１に挟まれている。
【００２９】
ただし、エミッタ電極Ｓ１が形成されているのは、センスＩＧＢＴセルＳＴＣのうち、ダミー領域を除く活性領域のみである。図２では、活性領域の輪郭を破線で示している。
【００３０】
また、互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板の上面には、ｐ型半導体領域であるチャネル領域ＣＨが形成されており、エミッタ電極Ｓ１は形成されていない。また、互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板の上面には、Ｙ方向に延在するコンタクトプラグＣＰが接続されている。
【００３１】
トレンチゲート電極Ｇ１はＹ方向においてセンスＩＧＢＴセルＳＴＣの端部まで延在しており、当該端部において半導体基板上に形成されたシリコン層ＦＧ１に対し一体となって電気的に接続されている。つまり、シリコン層ＦＧ１は、半導体基板の主面に形成された溝内のトレンチゲート電極Ｇ１を構成するシリコン膜と同一の膜からなり、トレンチゲート電極Ｇ１とは異なり半導体基板上に形成されている。トレンチゲート電極Ｇ１には、シリコン層ＦＧ１を介してゲート電圧が供給される。
【００３２】
また、平面視において、トレンチゲート電極Ｇ１、Ｇ２とシリコン層ＦＧ１との間には、Ｙ方向に延在するコンタクトプラグＣＰが複数配置されている。
【００３３】
また、トレンチゲート電極Ｇ２は、平面視においてシリコン層ＦＧ１に囲まれた領域内において半導体基板上に形成されたシリコン層ＦＧ２に対し、一体となって電気的に接続されている。つまり、シリコン層ＦＧ２は、半導体基板の主面に形成された溝内のトレンチゲート電極Ｇ２を構成するシリコン膜と同一の膜からなり、トレンチゲート電極Ｇ２とは異なり半導体基板上に形成されている。トレンチゲート電極Ｇ２には、シリコン層ＦＧ２を介してエミッタ電圧が供給される。つまり、トレンチゲート電極Ｇ２とエミッタ電極Ｓ１とは同電位となる。
【００３４】
このように、半導体基板の主面に形成したトレンチゲート電極のすべてにゲート電圧を印加するのではなく、一部のトレンチゲート電極をエミッタ電圧とすることで、ゲート容量を大幅に縮小して高速動作が可能となり、スイッチング損失が大幅に低減する。ＩＧＢＴがオン状態のとき、エミッタ電極側（主面側）へのホール（正孔）の排出経路は、互いに隣り合うトレンチゲート電極Ｇ１に挟まれた狭い経路と、互いに隣り合うトレンチゲート電極Ｇ２に挟まれた狭い経路とに限られる。したがって、ホール（正孔）の排出が制限されるため、ドリフト領域に蓄積される電荷の濃度を高めることができる。これにより伝導度変調がさらに促進される効果は、ＩＥ（Injection Enhancement）効果と呼ばれる。この効果により、ＩＧＢＴのオン電圧が低下する。図２に示す当該センスＩＧＢＴは、ＩＥ型トレンチゲートＩＧＢＴである。
【００３５】
さらに、図２に示すセンスＩＧＢＴは、ゲート電圧が印加される２つのトレンチゲート電極Ｇ１と、エミッタ電圧が印加される２つのトレンチゲート電極Ｇ２とをＸ方向に交互に並べているため、ＧＧＥＥ型（ゲート−ゲート−エミッタ−エミッタ型）と呼ばれる。
【００３６】
上記したダミー領域とは、図２に示す２つの平面図のそれぞれのうち、破線で囲まれた領域（活性領域）とシリコン層ＦＧ１との間の領域である。ダミー領域にも活性領域と同様にトレンチゲート電極Ｇ１、Ｇ２およびコンタクトプラグＣＰが形成されているが、活性領域とは異なり、ダミー領域の半導体基板の主面にはエミッタ電極Ｓ１が形成されていない。つまり、ダミー領域は、ＩＧＢＴとして機能しない擬似的なＩＧＢＴが形成された領域であり、センスＩＧＢＴの動作時において通電しない非通電領域である。つまり、ダミー領域のＩＧＢＴは、回路を構成しない。
【００３７】
また、活性領域は、エミッタ電極Ｓ１を含むセンスＩＧＢＴが形成された領域である。つまり、活性領域とは、センスＩＧＢＴの動作時において通電する通電領域である。なお、図３に示すメインＩＧＢＴの通電領域（主通電領域）と比較して、図２に示すセンスＩＧＢＴの活性領域を副通電領域と呼ぶ場合がある。また、活性領域は、平面視における活性領域の中央部と、当該中央部を囲む周辺部とに区別される。
【００３８】
また、図２の下側の拡大平面図に示すように、Ｘ方向において互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板の主面には、ｐ型半導体領域であるウェルＦＷと、ｎ＋型半導体領域Ｓ２とがＹ方向に交互に並んで形成されている。ｎ＋型半導体領域Ｓ２は、活性領域およびダミー領域のいずれにも形成されており、活性領域内では、上記の中央部および周辺部のいずれにも形成されている。ウェルＦＷおよびｎ＋型半導体領域Ｓ２のそれぞれは、コンタクトプラグＣＰおよび電極パッドのいずれにも電気的に接続されていない浮遊状態の半導体領域である。本実施の形態の特徴は、センスＩＧＢＴの活性領域の周辺部において、上記ｎ＋型半導体領域Ｓ２をウェルＦＷの上面に形成していることにある。
【００３９】
なお、本願でいう浮遊状態とは、導体層または半導体層（半導体領域）などが、コンタクトプラグまたは電極パッドなどの電位供給用の接続部に電気的に接続されておらず、他の電極などから絶縁された層（領域）を指す。ただし、半導体素子の動作などにより絶縁状態が解除され、浮遊状態の層に電流が流れる場合もある。例えば、浮遊状態の層には、電荷を蓄積することが可能である。
【００４０】
次に、図３を用いて、メインＩＧＢＴセルＭＴＣの角部近傍の平面レイアウトについて説明する。図３は、図２の下側の平面図に対応する図である。つまり、図３は、図１に破線で示したメインＩＧＢＴセルＭＴＣの右下の角部近傍の構造を、角度を変えて示す拡大平面図である。
【００４１】
メインＩＧＢＴセルＭＴＣは、ｎ＋型半導体領域Ｓ２が形成されていない点と、ＩＧＢＴの規模、つまりＩＧＢＴのセルユニットが並ぶ数がセンスＩＧＢＴセルよりも大きい点とを除き、概ねセンスＩＧＢＴセルと同様の構造を有している。つまり、図３に示すように、メインＩＧＢＴセルＭＴＣは、半導体基板の主面に形成された溝内にゲート絶縁膜（図示しない）を介して形成され、Ｙ方向に延在するトレンチゲート電極Ｇ１と、半導体基板の主面に形成された他の溝内にゲート絶縁膜（図示しない）を介して形成され、Ｙ方向に延在するトレンチゲート電極Ｇ２とを有している。また、２つのトレンチゲート電極Ｇ１と、２つのトレンチゲート電極Ｇ２とが、Ｘ方向において交互に並んで配置されている。
【００４２】
また、互いに隣り合うトレンチゲート電極Ｇ１同士の間の半導体基板の上面には、ｐ型半導体領域であるチャネル領域ＣＨと、ｎ＋型半導体領域であるエミッタ電極Ｓ１とがＹ方向に交互に並んで形成されている。また、互いに隣り合うトレンチゲート電極Ｇ１同士の間の中央部には、エミッタ電極Ｓ１に電気的に接続されたコンタクトプラグＣＰがＹ方向に延在している。エミッタ電極Ｓ１が形成されているのは、メインＩＧＢＴセルＭＴＣのうち、ダミー領域を除く活性領域のみである。図３では、活性領域の輪郭を破線で示している。
【００４３】
また、互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板の上面には、ｐ型半導体領域であるチャネル領域ＣＨが形成されており、エミッタ電極Ｓ１は形成されていない。また、互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板の上面には、Ｙ方向に延在するコンタクトプラグＣＰが接続されている。
【００４４】
トレンチゲート電極Ｇ１はＹ方向においてメインＩＧＢＴセルＭＴＣの端部まで延在しており、当該端部において半導体基板上に形成されたシリコン層ＦＧ１に対し一体となって電気的に接続されている。トレンチゲート電極Ｇ１には、シリコン層ＦＧ１を介してゲート電圧が供給される。
【００４５】
また、平面視において、トレンチゲート電極Ｇ１、Ｇ２とシリコン層ＦＧ１との間には、Ｙ方向に延在するコンタクトプラグＣＰが複数配置されている。
【００４６】
また、トレンチゲート電極Ｇ２は、平面視においてシリコン層ＦＧ１に囲まれた領域内において半導体基板上に形成されたシリコン層ＦＧ２に対し、一体となって電気的に接続されている。トレンチゲート電極Ｇ２には、シリコン層ＦＧ２を介してエミッタ電圧が供給される。つまり、メインＩＧＢＴは、ＩＥ型トレンチゲートＩＧＢＴである。
【００４７】
さらに、当該メインＩＧＢＴは、ゲート電圧が印加される２つのトレンチゲート電極Ｇ１と、エミッタ電圧が印加される２つのトレンチゲート電極ＧとをＸ方向に並べているため、ＧＧＥＥ型（ゲート−ゲート−エミッタ−エミッタ型）と呼ばれる。
【００４８】
メインＩＧＢＴセルＭＴＣにおけるＩＧＢＴの各部分の寸法は、センスＩＧＢＴセルと同じである。例えば、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルにおいて、トレンチゲート電極Ｇ１、Ｇ２の幅、隣り合う各トレンチゲート電極間の距離、並びに、コンタクトプラグＣＰの幅、エミッタ電極Ｓ１およびチャネル領域ＣＨのそれぞれの形成深さなどは、互いに同一である。すなわち、メインＩＧＢＴセルＭＴＣは、センスＩＧＢＴセルに比べて面積が大きい分、ＩＧＢＴセルの数が多い。
【００４９】
上記の活性領域は、エミッタ電極Ｓ１を含むメインＩＧＢＴが形成された領域である。つまり活性領域とは、メインＩＧＢＴの動作時において通電する通電領域（主通電領域）である。
【００５０】
上記したダミー領域とは、図３に示す２つの平面図のそれぞれのうち、破線で囲まれた領域（活性領域）とシリコン層ＦＧ１との間の領域である。センスＩＧＢＴセルと異なり、メインＩＧＢＴセルＭＴＣにおけるダミー領域の幅は小さい。つまり、図２に示すセンスＩＧＢＴセルＳＴＣでは、ダミー領域がＸ方向において８つのトレンチゲート電極Ｇ１および８つのトレンチゲート電極Ｇ２を含む広い幅を有しているのに対し、図３に示すメインＩＧＢＴセルＭＴＣでは、ダミー領域がＸ方向において２つのトレンチゲート電極Ｇ１および２つのトレンチゲート電極Ｇ２を含む狭い幅を有している。Ｙ方向においても、図２に示すセンスＩＧＢＴセルＳＴＣのダミー領域の幅は、図３に示すメインＩＧＢＴセルＭＴＣのダミー領域の幅よりも小さい。
【００５１】
言い換えれば、Ｘ方向において、センスＩＧＢＴセルＳＴＣのダミー領域に配置された擬似的なＩＧＢＴの数は、メインＩＧＢＴセルＭＴＣのダミー領域に配置された擬似的なＩＧＢＴの数よりも大きい。
【００５２】
メインＩＧＢＴセルＭＴＣにおいてダミー領域を設けている理由は、メインＩＧＢＴセルＭＴＣ内の最外周までエミッタ電極Ｓ１を形成した場合、最外周のＩＧＢＴは当該最外周よりも内側のＩＧＢＴに比べて破壊が起きやすいことにある。したがって、メインＩＧＢＴセルの端部で当該破壊が起きることを防ぐため、メインＩＧＢＴセルＭＴＣでは、メインＩＧＢＴセルＭＴＣ内の中央部に近い領域のＩＧＢＴのみを通電させて使用し、メインＩＧＢＴセルＭＴＣ内の最外周のセルにはエミッタ電極Ｓ１を設けず、ＩＧＢＴとして駆動させない。
【００５３】
図２に示すセンスＩＧＢＴセルＳＴＣにおいてダミー領域を設けている理由は、上記のようにＩＧＢＴの破壊を防ぐことと、要求に応じてセンス比を調整することとにある。すなわち、メインＩＧＢＴとセンスＩＧＢＴと間のセンス比は、原則として、図２に示す破線で囲まれたセンスＩＧＢＴセルＳＴＣの活性領域の面積と、図３に示す破線で囲まれたメインＩＧＢＴセルＭＴＣの活性領域との面積との大きさの比により決まる。本実施の形態では、例として、センスＩＧＢＴセルＳＴＣの活性領域の面積と、メインＩＧＢＴセルＭＴＣの活性領域との面積との比を１：１０００としている。センスＩＧＢＴを用いてメインＩＧＢＴの電流を検出する際には、センスＩＧＢＴの電流値を１０００倍することで、メインＩＧＢＴの電流を算出することができる。
【００５４】
ここで、当該面積比、つまりセンス比が、例えば１：１０００であるセンスＩＧＢＴおよびメインＩＧＢＴを搭載した半導体装置を設計した後、例えば１：５００であるセンスＩＧＢＴおよびメインＩＧＢＴを搭載した半導体装置を設計することが要求される場合がある。この場合、図２に示すように、センス比が１：１０００である半導体装置を設計する際、センスＩＧＢＴセルＳＴＣのダミー領域を広い幅で設けておけば、ダミー領域のうちの一部のＩＧＢＴにおいて、隣り合うトレンチゲート電極Ｇ１同士の間にエミッタ電極Ｓ１を形成する設計変更を行うことで、その分センスＩＧＢＴセルＳＴＣの活性領域を拡げることができる。すなわち、ダミー領域の擬似的なセルの一部を活性領域とする設計変更を行い、例えばセンスＩＧＢＴセルＳＴＣの活性領域の面積を２倍にすることで、センス比を１：１０００から１：５００に設計変更することができる。
【００５５】
このように、センスＩＧＢＴセルＳＴＣのダミー領域を大きく確保しておけば、互いにセンス比が異なる半導体装置を、ｎ＋型半導体領域であるエミッタ電極Ｓ１の形成範囲を変更するだけで形成することができる。よって、互いにセンス比が異なる半導体装置を早期かつ低コストで製造することができる。このような理由により、センスＩＧＢＴセルＳＴＣは、メインＩＧＢＴセルＭＴＣ（図３参照）に比べてダミー領域が大きく設けられている。
【００５６】
また、図３に示すように、Ｘ方向において互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板の主面には、ｐ型半導体領域であるウェルＦＷのみが形成されており、ｎ＋型半導体領域Ｓ２（図２参照）は形成されていない。活性領域およびダミー領域のいずれにおいても、ｎ＋型半導体領域Ｓ２は形成されていない。ウェルＦＷは、コンタクトプラグＣＰまたは電極パッドに接続されていない浮遊状態の半導体領域である。
【００５７】
次に、図４および図５を用いて、センスＩＧＢＴセルＳＴＣに形成されたＩＧＢＴの構造を詳しく説明する。図４および図５では、図２に示すセンスＩＧＢＴセルＳＴＣのうち、ダミー領域から活性領域の中央部に亘る一部分を拡大して示している。なお、図４および図５では、半導体基板ＳＢ上の層間絶縁膜と、コンタクトプラグＣＰの上部の配線との図示を省略している。
【００５８】
また、図５では、活性領域ＡＲのうち、平面視における活性領域ＡＲの中央部ＣＴＰと、活性領域ＡＲ内において中央部ＣＴＰを囲む周辺部ＰＰとを区別している。周辺部ＰＰとは、活性領域ＡＲの端部であって、中央部ＣＴＰを平面視において囲む環状の領域である。つまり、中央部ＣＴＰは、平面視において周辺部ＰＰよりも活性領域ＡＲの中央部側に位置する領域である。
【００５９】
Ｘ方向における周辺部ＰＰとは、例えば、ダミー領域ＤＲの活性領域ＡＲ側の端部に形成された２つのトレンチゲート電極Ｇ１のうち、活性領域ＡＲ側のトレンチゲート電極Ｇ１から、中央部ＣＴＰに向かって２つ目のトレンチゲート電極Ｇ１までの間の領域を指す。つまり、周辺部ＰＰには、少なくとも２つのウェルＦＷ、２つのトレンチゲート電極Ｇ２、１つのトレンチゲート電極Ｇ１および２つのエミッタ電極Ｓ１が形成されている。
【００６０】
図５に示すように、半導体基板ＳＢ内には、半導体基板ＳＢの裏面に形成されたｐ＋型半導体領域であるコレクタ電極ＣＥと、コレクタ電極ＣＥの上面に接するｎ型半導体領域であるバッファ層ＢＬと、バッファ層ＢＬ上のｎ−型半導体領域であるドリフト層（ドリフト領域）ＤＬとが形成されている。半導体基板ＳＢの主面には、ドリフト層ＤＬの途中深さまで達し、バッファ層ＢＬまで達しない溝Ｔ１が、Ｘ方向に複数並んで形成されている。各溝Ｔ１は、Ｙ方向に延在しており、その内側には、トレンチゲート電極Ｇ１またはＧ２が、ゲート絶縁膜ＧＩを介して埋め込まれている。
【００６１】
所定の溝Ｔ１内にトレンチゲート電極Ｇ１が形成されている場合、当該溝Ｔ１を挟む２つの溝Ｔ１のうち、一方の溝Ｔ１内にはトレンチゲート電極Ｇ１が形成され、他方の溝Ｔ１内にはトレンチゲート電極Ｇ２が形成されている。また、所定の溝Ｔ１内にトレンチゲート電極Ｇ２が形成されている場合、当該溝Ｔ１を挟む２つの溝Ｔ１のうち、一方の溝Ｔ１内にはトレンチゲート電極Ｇ２が形成され、他方の溝Ｔ１内にはトレンチゲート電極Ｇ１が形成されている。
【００６２】
活性領域ＡＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１同士の間の上面にはエミッタ電極Ｓ１が形成され、エミッタ電極Ｓ１の下には、ｐ型のチャネル領域ＣＨと、ｎ型半導体領域ＤＤとが順に形成されている。すなわち、溝Ｔ１に隣接する半導体基板ＳＢ内において、エミッタ電極Ｓ１の直下にチャネル領域ＣＨが形成されている。ダミー領域ＤＲにおいて互いに隣り合うトレンチゲート電極Ｇ１同士の間、および、活性領域ＡＲおよびダミー領域ＤＲにおいて互いに隣り合うトレンチゲート電極Ｇ２同士の間のそれぞれの半導体基板ＳＢの主面には、ｐ型のチャネル領域ＣＨが形成され、チャネル領域ＣＨの下にはｎ型半導体領域ＤＤが形成されているが、当該主面にエミッタ電極Ｓ１は形成されていない。いずれのｎ型半導体領域ＤＤも、その形成深さは溝Ｔ１の底面より浅い。
【００６３】
また、活性領域ＡＲおよびダミー領域ＤＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板ＳＢの上面には、ｎ＋型半導体領域Ｓ２が形成されており、ｎ＋型半導体領域Ｓ２の下にはウェルＦＷが形成されている。ウェルＦＷの形成深さは、溝Ｔ１の底面より深く、ドリフト層ＤＬの底面よりも浅い。また、図４に示すように、ｎ＋型半導体領域Ｓ２とウェルＦＷとは、Ｙ方向に交互に並んでいる。つまり、ウェルＦＷの上面の一部にｎ＋型半導体領域Ｓ２が形成されており、ウェルＦＷとｎ＋型半導体領域Ｓ２とは互いに接している。
【００６４】
Ｘ方向において、エミッタ電極Ｓ１とｎ＋型半導体領域Ｓ２とは互いに並んで配置されている。言い換えれば、エミッタ電極Ｓ１とｎ＋型半導体領域Ｓ２とは、Ｘ方向において溝Ｔ１およびトレンチゲート電極Ｇ１を挟むように配置されている。これは、後述する本実施の形態の半導体装置の効果を得ることを目的として、エミッタ電極Ｓ１から供給された電子を、ウェルＦＷおよびｎ＋型半導体領域Ｓ２を介してコレクタ電極ＣＥに流すためである。
【００６５】
このように、エミッタ電極Ｓ１は、溝Ｔ１およびトレンチゲート電極Ｇ１の短手方向（Ｘ方向）において、溝Ｔ１およびトレンチゲート電極Ｇ１と隣り合う半導体基板ＳＢの主面に形成されている。また、ウェルＦＷおよびｎ＋型半導体領域Ｓ２は、溝Ｔ１およびトレンチゲート電極Ｇ１の短手方向（Ｘ方向）において、エミッタ電極Ｓ１の反対側で溝Ｔ１およびトレンチゲート電極Ｇ１と隣り合う半導体基板ＳＢの主面に形成されている。
【００６６】
活性領域ＡＲおよびダミー領域ＤＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１同士の間、および、互いに隣り合うトレンチゲート電極Ｇ２同士の間のそれぞれでは、半導体基板ＳＢの上面に溝が形成され、当該溝にはコンタクトプラグＣＰの一部が埋め込まれている。コンタクトプラグＣＰは、当該溝内から半導体基板ＳＢの主面の上方に延在している。図示はしていないが、半導体基板ＳＢの主面上には、例えば主に酸化シリコン膜からなる層間絶縁膜が形成され、層間絶縁膜上には、各コンタクトプラグＣＰと一体となって接続された配線がＸ方向およびＹ方向に延在している。
【００６７】
なお、互いに隣り合うトレンチゲート電極Ｇ２同士の間にはエミッタ電極Ｓ１が形成されていないが、コンタクトプラグＣＰは接続されている。言い換えれば、互いに隣り合うトレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ２の間のウェルＦＷの反対側で、Ｘ方向においてトレンチゲート電極Ｇ２と隣り合う半導体基板ＳＢの主面にコンタクトプラグＣＰが接続されている。
【００６８】
図５に示すように、コンタクトプラグＣＰの底面に接する半導体基板ＳＢの表面には、ｐ＋型半導体領域ＣＣが形成されている。ｐ＋型半導体領域ＣＣは、溝Ｔ１には接しておらず、ｐ＋型半導体領域ＣＣの上面の位置は、エミッタ電極Ｓ１の底面より深く、ｐ＋型半導体領域ＣＣの底面の位置は、ｎ型半導体領域ＤＤの底面より浅い。つまり、ｐ＋型半導体領域ＣＣは、コンタクトプラグＣＰの底面から、ｎ型半導体領域ＤＤの途中深さに亘って形成されている。なお、図示していない領域において、シリコン層ＦＧ１、ＦＧ２（図２参照）のそれぞれの上面にコンタクトプラグが接続されており、当該コンタクトプラグは、半導体基板ＳＢの主面に達していない。
【００６９】
活性領域ＡＲにおいて、エミッタ電極Ｓ１とコンタクトプラグＣＰとは、互いの側壁を介して電気的に接続されている。
【００７０】
半導体基板ＳＢは、例えば単結晶シリコンからなる。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。また、トレンチゲート電極Ｇ１、Ｇ２のそれぞれは、例えばポリシリコン膜からなる。半導体基板ＳＢ内の各半導体領域のうち、ｎ型半導体領域は半導体基板ＳＢ内にｎ型不純物（例えばＰ（リン））を導入して形成された領域であり、ｐ型半導体領域は半導体基板ＳＢ内にｐ型不純物（例えばＢ（ホウ素））を導入して形成された領域である。コンタクトプラグＣＰは、側面および底面を覆うバリアメタル膜と、主導体膜（例えばＡｌ（アルミニウム）膜）とからなる。ドリフト層ＤＬの不純物濃度は、例えば１×１０１４ｃｍ−３である。
【００７１】
図５に示す活性領域ＡＲのセンスＩＧＢＴの１つのセル（ユニットセル）は、少なくとも、トレンチゲート電極Ｇ１、エミッタ電極Ｓ１、チャネル領域ＣＨおよびコレクタ電極ＣＥを有している。また、当該活性領域ＡＲにおいて繰り返し並ぶユニットセルは、Ｘ方向に順に並ぶ２つのトレンチゲート電極Ｇ１、ウェルＦＷ、２つのトレンチゲート電極Ｇ２およびウェルＦＷを有しており、当該２つのトレンチゲート電極Ｇ１のそれぞれは、センスＩＧＢＴの上記ユニットセルを構成している。
【００７２】
次に、図６および図７を用いて、メインＩＧＢＴセルＭＴＣに形成されたＩＧＢＴの構造を説明する。図６および図７では、図３に示すメインＩＧＢＴセルＭＴＣのうち、ダミー領域から活性領域の中央部に亘る一部分を拡大して示している。図７では、図５と異なり、半導体基板ＳＢ上の層間絶縁膜ＩＬと、コンタクトプラグＣＰの上部の配線Ｍ１との図示を省略していない。
【００７３】
図６および図７に示す半導体基板ＳＢ内の構成は、ｎ＋型半導体領域Ｓ２（図４および図５参照）が形成されていない点を除き、センスＩＧＢＴセルＳＴＣ（図４および図５参照）と同様である。
【００７４】
つまり、互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板ＳＢの主面には、ウェルＦＷのみが形成されている。よって、図６に示すように、エミッタ電極Ｓ１に対してトレンチゲート電極Ｇ１を介して隣接する半導体基板ＳＢの上面には、ウェルＦＷのみが形成されている。言い換えれば、メインＩＧＢＴセルＭＴＣにおいて、ウェルＦＷの上面に浮遊状態のｎ型半導体領域は形成されていない。
【００７５】
また、図７に示すように、半導体基板ＳＢ上には、主に酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、エミッタ電極Ｓ１、トレンチゲート電極Ｇ１、Ｇ２、チャネル領域ＣＨおよびウェルＦＷのそれぞれの上面に接している。つまり、メインＩＧＢＴセルＭＴＣにおいて、Ｘ方向に隣り合うトレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ２の相互間の全領域において、半導体基板ＳＢの上面にはウェルＦＷが形成されており、ウェルＦＷの上面は層間絶縁膜ＩＬの底面に接している。層間絶縁膜ＩＬ上には、例えば主にＡｌ（アルミニウム）膜からなる配線Ｍ１が形成されており、配線Ｍ１と一体となっているコンタクトプラグＣＰが、配線Ｍ１の底面から半導体基板ＳＢの主面に亘って層間絶縁膜ＩＬを貫通して形成されている。
【００７６】
＜本実施の形態の半導体装置の動作＞
以下に、図８および図３０を用いて、本実施の形態の半導体装置を構成するセンスＩＧＢＴの動作について説明する。図８は、図５に示す活性領域ＡＲの周辺部ＰＰにおける断面を示すものであり、センスＩＧＢＴの動作を説明する断面図である。図３０は、本実施の形態の半導体装置のメインＩＧＢＴとセンスＩＧＢＴとの接続関係を示す等価回路図である。図８では、電子の流れる経路を実線の矢印で示し、正孔の流れる経路を破線の矢印で示している。
【００７７】
図３０に示すように、センスＩＧＢＴＳＴおよびメインＩＧＢＴＭＴのそれぞれのゲート電極、つまり図２および図３に示すトレンチゲート電極Ｇ１は互いに電気的に接続され、同じゲート電圧が印加される。また、センスＩＧＢＴＳＴおよびメインＩＧＢＴＭＴのそれぞれのコレクタ電極は互いに電気的に接続され、同じコレクタ電圧が印加される。また、センスＩＧＢＴＳＴのエミッタ電極と、メインＩＧＢＴＭＴのエミッタ電極には、互いに異なる電圧が印加される。
【００７８】
すなわち、センスＩＧＢＴＳＴはメインＩＧＢＴＭＴに対しコレクタとゲートが共通で並列接続された小面積のＩＧＢＴである。センスＩＧＢＴＳＴおよびメインＩＧＢＴＭＴのカレントミラー比と、センスＩＧＢＴＳＴのコレクタ電流とから、メインＩＧＢＴＭＴに流れるコレクタ電流を検出することができる。
【００７９】
センスＩＧＢＴＳＴおよびメインＩＧＢＴＭＴを動作させる際には、各トランジスタのゲート電極に所定の電圧（例えば１５Ｖ）を印加し、各トランジスタのエミッタ電極およびコレクタ電極のそれぞれに所定の電圧を印加する。
【００８０】
すなわち、ＧＧＥＥ型のＩＧＢＴの動作時には、メインＩＧＢＴセルＭＴＣのトレンチゲート電極Ｇ１（図７参照）およびセンスＩＧＢＴセルＳＴＣのトレンチゲート電極Ｇ１（図５参照）に、共通のゲート電圧を印加する。また、メインＩＧＢＴセルＭＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図７参照）には、第１エミッタ電圧を印加し、センスＩＧＢＴセルＳＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図５参照）には、第２エミッタ電圧を印加する。また、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれのコレクタ電極ＣＥ（図７および図５参照）には、共通のコレクタ電圧を印加する。
【００８１】
このとき、図８に示すセンスＩＧＢＴでは、ドリフト層ＤＬおよびウェルＦＷを含むドリフト領域に溜まった正孔により伝導度変調が起こることで、チャネル領域ＣＨの抵抗値が下がり、これによりエミッタ・コレクタ間に電流が流れる。すなわち、コンタクトプラグＣＰからエミッタ電極Ｓ１に流れ込んだ電子は、トレンチゲート電極Ｇ１が埋め込まれた溝Ｔ１の側壁に沿ってチャネル領域ＣＨ内およびｎ型半導体領域ＤＤ内を通り、ドリフト層ＤＬ内を直線的に通過してコレクタ電極ＣＥへ抜ける。
【００８２】
このように、トレンチゲート電極Ｇ１の底部からコレクタ電極ＣＥへ直線的に移動する電子の他に、本実施の形態では、エミッタ電極Ｓ１から当該溝Ｔ１側壁および底部に沿って半導体基板ＳＢ内を移動した後、当該溝Ｔ１の反対側の側壁に沿ってウェルＦＷを移動し、ｎ＋型半導体領域Ｓ２、ウェルＦＷおよびドリフト層ＤＬを通過してコレクタ電極ＣＥに移動する電子が存在する。このように一部の電子がウェルＦＷ内を通ってからコレクタ電極ＣＥに流れるのは、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成しているためである。
【００８３】
電子がウェルＦＷ内を流れることで、コレクタ電極ＣＥから供給される正孔は、ウェルＦＷ内を流れる電子に引き寄せられる。よって、当該正孔はドリフト層ＤＬ、ウェルＦＷおよびｎ＋型半導体領域Ｓ２を順に通った後、トレンチゲート電極Ｇ１の近傍のウェルＦＷ、ｎ型半導体領域ＤＤおよびｐ＋型半導体領域ＣＣを介して、エミッタ電極Ｓ１に接するコンタクトプラグＣＰへ移動する。この過程により、コレクタ電極ＣＥから供給される正孔の一部はウェルＦＷ内に蓄積される。その結果、ウェルＦＷ内に存在する正孔の数が増大することで、伝導度変調が加速される。つまり、本実施の形態のセンスＩＧＢＴは、浮遊状態のウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成しないＩＧＢＴに比べ、伝導度変調がスムーズに加速されるため、ＩＧＢＴのオン電圧を低くすることができる。
【００８４】
なお、図７に示すメインＩＧＢＴセルＭＴＣでは、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成していないため、センスＩＧＢＴに比べ、メインＩＧＢＴの動作時に電子がウェルＦＷ内を流れることは少ない。
【００８５】
＜本実施の形態の主要な特徴と効果＞
以下に、本実施の形態の半導体装置の主要な特徴と効果について、図３１〜図３４を用いて説明する。図３１は、比較例である半導体装置を示す平面図である。図３２は、比較例である半導体装置を示す断面図である。図３３は、比較例である半導体装置を構成するセンスＩＧＢＴの電圧と電流との関係を示すグラフ、つまりセンスＩＧＢＴの出力特性を示すグラフである。図３４は、比較例である半導体装置のメインＩＧＢＴおよびセンスＩＧＢＴのそれぞれの電流の関係を示すグラフ、つまりセンス比特性を示すグラフである。
【００８６】
図３１に、比較例の半導体装置であるセンスＩＧＢＴセルＳＴＣ１の平面図を示し、図３２に、当該ＩＧＢＴセルＳＴＣ１の断面図を示す。比較例の半導体装置は、本実施の形態と同様のメインＩＧＢＴを有し、さらにセンスＩＧＢＴセルＳＴＣ１を有するものである。図３１および図３２に示すように、比較例のセンスＩＧＢＴセルＳＴＣ１は、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２（図２、図４および図５参照）が形成されていない点を除き、本実施の形態のセンスＩＧＢＴセルと同様の構造を有している。なお、図５にはダミー領域ＤＲの端部の一部分のみを示しているが、図３２では図５に比べ、Ｘ方向におけるセンスＩＧＢＴセルＳＴＣ１のダミー領域ＤＲのより広い範囲を示している。
【００８７】
図３２に示すように、比較例のセンスＩＧＢＴを動作させた際、電子は、コンタクトプラグＣＰからエミッタ電極Ｓ１に流れ込んだ後、トレンチゲート電極Ｇ１が埋め込まれた溝Ｔ１の側壁に沿ってチャネル領域ＣＨ内およびｎ型半導体領域ＤＤ内を通り、ドリフト層ＤＬ内を直線的に通過してコレクタ電極ＣＥへ抜ける。この場合、図８を用いて説明したように、電子が当該トレンチゲート電極Ｇ１に隣接するウェルＦＷ内を通ってからコレクタ電極ＣＥに移動することは殆どない。
【００８８】
ここで、活性領域ＡＲの周辺部ＰＰでは、センスＩＧＢＴの伝導度変調がスムーズに移行せず、エミッタ・コレクタ間の電位差が小さい場合には、コレクタ電圧ＶＣＥを増大させてもエミッタ・コレクタ間に電流が殆ど流れない場合がある。この場合、センスＩＧＢＴセルにおけるコレクタ電圧ＶＣＥ（横軸）とコレクタ電流ＩＣ（縦軸）との関係を示すグラフは、図３３に示すような形になる。
【００８９】
つまり、図３３のセンスＩＧＢＴの出力特性のグラフに示すように、コレクタ電圧が１．１Ｖ以下の低電流領域では伝導度変調が正常に移行しないため、センスＩＧＢＴのコレクタ電流が、本来センスＩＧＢＴに流れるべき電流に比べて１／１０以下となっている。
【００９０】
これに対し、比較例の半導体装置のメインＩＧＢＴセル（図示しない）では、このように低電圧領域において電流が流れにくいという問題は生じない。したがって、メインＩＧＢＴおよびセンスＩＧＢＴのセンス比特性は図３４に示すグラフのように表わされる。図３４では、センスＩＧＢＴとメインＩＧＢＴとのセンス比が１：１０００である場合のセンス比特性を示している。図３４の横軸はメインＩＧＢＴのコレクタ電流（Ｍａｉｎ  ＩＣ）を示し、縦軸はセンスＩＧＢＴのコレクタ電流（Ｓｕｂ  ＩＣ）を示している。
【００９１】
センスＩＧＢＴおよびメインＩＧＢＴが正常に動作している場合、センスＩＧＢＴのコレクタ電流は、メインＩＧＢＴのコレクタ電流の１／１０００となるはずである。すなわち、正常な半導体装置のセンス比特性は、図３４に破線で示すグラフのようになるはずである。
【００９２】
しかし、上記比較例のセンスＩＧＢＴのコレクタ電流は、低電流領域においてセンスＩＧＢＴに流れるべき電流に比べて１／１０以下となっているため、センス比特性グラフが破線のグラフからずれている。つまり、センス比異常が生じている。
【００９３】
このような場合、低電流領域では、センスＩＧＢＴのコレクタ電流を計測した際に、センス比に従って当該コレクタ電流からメインＩＧＢＴのコレクタ電流を算出することができない。このため、低電流領域では、センスＩＧＢＴをセンシング用電流検出用素子として使用することができない問題が生じる。言い換えれば、センスＩＧＢＴによりメインＩＧＢＴの電流値を検出することができる電流域が小さくなる問題が生じるため、半導体装置の性能が低下する。
【００９４】
上記のようにセンスＩＧＢＴでは低電流領域で電流が流れにくくなるのに対し、メインＩＧＢＴでは低電流領域で電流が流れにくいという問題が生じない主な理由は、センスＩＧＢＴセルの周辺部のダミー領域が、メインＩＧＢＴセルの周辺部のダミー領域に比べて大きい幅を有していることにある。すなわち、センスＩＧＢＴセルＳＴＣ１（図３１参照）において活性領域の周囲に複数個のダミーセルが並んで配置されていることは、伝導度変調のトリガとなる電子電流が届かない正孔蓄積層が半導体基板の主面側に大面積で存在することを意味する。
【００９５】
この場合、トレンチゲート電極Ｇ１にゲート電圧が徐々に印加されてセンスＩＧＢＴのチャネル領域が反転し、電子電流が流れ始め、図３２に示す半導体基板ＳＢの裏面に到達した電子に引き寄せられて、当該裏面側のバッファ層ＢＬおよびコレクタ電極ＣＥからなるｐｎ接合から正孔が半導体基板ＳＢ内に注入される。しかし、セルの活性領域ＡＲの最外周（周辺部ＰＰ）では、隣接する大面積のダミー領域ＤＲに影響を受け、電子と正孔蓄積層のバランスがセル内部（中央部ＣＴＰ）と比較して大きく崩れており、伝導度変調に移行する正帰還がスムーズに発生しなくなることで、低電流領域でのセンス比異常が発生する。
【００９６】
すなわち、活性領域ＡＲ内の周辺部ＰＰでは、ウェルＦＷに正孔が溜まりにくいことに起因して、伝導度変調が正常に移行しないため、センス比異常が生じる。これに対し、メインＩＧＢＴセルでは、セルの外周のダミー領域の幅が小さい。よって、低電流領域であっても、活性領域の周辺部において伝導度変調がスムーズに移行し、正常に電流が流れる。
【００９７】
そこで、本実施の形態の主要な特徴として、図２、図４および図５に示すように、センスＩＧＢＴセルＳＴＣのウェルＦＷの上面の一部にｎ＋型半導体領域Ｓ２を設けている。ここで、センスＩＧＢＴを動作させると、一部の電子は、図８を用いて説明したように、エミッタ電極Ｓ１、チャネル領域ＣＨおよびｎ型半導体領域ＤＤを通った後、コレクタ電極ＣＥ側に直線的に移動する経路を通る。さらに、他の電子は、図８を用いて説明したように、当該エミッタ電極Ｓ１と隣接する溝Ｔ１の底部近傍の半導体基板ＳＢ内を迂回して、ウェルＦＷ内およびｎ＋型半導体領域Ｓ２内を通ってからコレクタ電極ＣＥ側に流れる。つまり、ｎ＋型半導体領域Ｓ２を形成することで、一部の電子がウェルＦＷ内を移動するよう、経路を変更することができる。
【００９８】
これにより、ウェルＦＷ内を通る電子に引き寄せられ、バッファ層ＢＬおよびコレクタ電極ＣＥからなるｐｎ接合から正孔が半導体基板ＳＢ内に注入され、当該電子の経路に沿って移動して、浮遊状態のウェルＦＷ内に溜まる。したがって、ウェルＦＷ内の正孔蓄積効果が高まるため、センスＩＧＢＴにおける伝導度変調が加速（促進）される。特に、センスＩＧＢＴセルＳＴＣの活性領域ＡＲの最外周のセル、つまり周辺部ＰＰのＩＧＢＴセルにおいて伝導度変調が加速されることで、図３３に示すようなグラフの折れ波形が改善されるという効果が得られる。その結果、センスＩＧＢＴセルＳＴＣでは低電流領域においても正常に電流が流れるため、センス比特性は、図３４の破線で示すグラフに沿った特性となる。
【００９９】
よって、センスＩＧＢＴとメインＩＧＢＴの電流値の大小関係はセンス比に従った関係となるため、低電流領域においても、センスＩＧＢＴのコレクタ電流からメインＩＧＢＴのコレクタ電極を算出することができる。したがって、センスＩＧＢＴによりメインＩＧＢＴの電流値を検出することができる電流域を拡大することができるため、半導体装置の性能を向上させることができる。
【０１００】
また、本実施の形態では、図３、図６および図７に示すメインＩＧＢＴセルＭＴＣにおいて、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２を設けていない。これは、メインＩＧＢＴセルＭＴＣにｎ＋型半導体領域Ｓ２を設けると、ウェルＦＷ内に正孔が過度に溜まり、ＩＧＢＴをオフした際に正孔がウェルＦＷ内から抜けるのに長時間を要するためである。すなわち、スイッチング速度が低下することを防ぎ、スイッチング損失が生じることを防ぐため、ここではメインＩＧＢＴセルＭＴＣにｎ＋型半導体領域Ｓ２を形成していない。
【０１０１】
また、本実施の形態では、ＧＧＥＥ型を採用することにより、スイッチング損失の増大、スイッチング速度の低下、および、ＩＧＢＴの破壊を防ぐことを可能としている。すなわち、図５に示すトレンチゲート電極Ｇ２に対し、ゲート電圧ではなくエミッタ電圧を印加し、互いに隣り合うトレンチゲート電極Ｇ２同士の間にエミッタ電極Ｓ１を設けないことで、ウェルＦＷ内に溜まった正孔を、ＩＧＢＴのオフ時に当該隣り合うトレンチゲート電極Ｇ２同士の間のコンタクトプラグＣＰから効率的に排出することができる。また、トレンチゲート電極Ｇ１、Ｇ２の両方にゲート電圧を印加すると、ゲート・コレクタ間容量が過度に大きくなるが、本実施の形態ではトレンチゲート電極Ｇ２にエミッタ電圧を印加するため、そのような容量の増大を防ぐことができる。
【０１０２】
このため、全てのトレンチゲート電極Ｇ１、Ｇ２に対してゲート電圧を印加するＧＧ（ゲート−ゲート）型のＩＧＢＴに比べ、本実施の形態のＧＧＥＥ型のＩＧＢＴでは、ＩＧＢＴのオフ動作を高速に行うことができる。したがって、スイッチング損失の増大およびスイッチング速度の低下を防ぐことができる。また、ウェルＦＷ内に正孔が過度に蓄積されることに起因する破壊が起きることを防ぐことができる。
【０１０３】
また、本実施の形態では、センスＩＧＢＴセルのダミー領域がメインＩＧＢＴセルのダミー領域よりも大きい幅を有している場合について説明したが、センスＩＧＢＴセルのダミー領域がメインＩＧＢＴセルのダミー領域と同じ幅である場合にも、図５に示すウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成することで、センスＩＧＢＴの低電圧領域における動作不良を防ぐことができる。これは、センスＩＧＢＴセルおよびメインＩＧＢＴセルのそれぞれの最外周の１セル分のみがダミー領域ＤＲとして形成されている場合であっても、センスＩＧＢＴセルではメインＩＧＢＴセルに比べて低電流領域の伝導度変調が移行されにくく、正常な電流が流れない場合があるためである。
【０１０４】
なお、ここではダミー領域ＤＲのウェルＦＷの上部にもｎ＋型半導体領域Ｓ２を形成しているが、ダミー領域ＤＲのｎ＋型半導体領域Ｓ２は形成されていなくてもよい。
【０１０５】
＜変形例１＞
本実施の形態の半導体装置の変形例１について、図９および図１０を用いて説明する。図９は本実施の形態の変形例１である半導体装置の平面図である。図１０は、本実施の形態の変形例１である半導体装置の断面図である。図１０は図９のＣ−Ｃ線における断面図である。図９および図１０のそれぞれには、図４および図５に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１０６】
本変形例では、図９および図１０に示すように、活性領域ＡＲの中央部ＣＴＰのウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成しないセンスＩＧＢＴセルＳＴＣを有する半導体装置について説明する。すなわち、センスＩＧＢＴセルＳＴＣの半導体基板ＳＢの上面の大部分である中央部ＣＴＰにはｎ＋型半導体領域Ｓ２が形成されておらず、活性領域ＡＲの周辺部ＰＰおよびダミー領域ＤＲのウェルＦＷの上面にのみｎ＋型半導体領域Ｓ２が形成されている。その他の構造は、図１〜図７を用いて説明した半導体装置と同様である。
【０１０７】
言い換えれば、平面視におけるセンスＩＧＢＴセルＳＴＣの活性領域ＡＲの最外周（周辺部ＰＰ）のセルよりも内側（中央部ＣＴＰ）では、互いに隣り合うトレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ２同士の間におけるウェルＦＷの上面の全面は、半導体基板ＳＢの上面に露出しており、半導体基板ＳＢ上の層間絶縁膜ＩＬ（図７参照）の下面に接している。
【０１０８】
図３１および図３２に示す比較例において、周辺部ＰＰでは、隣接する大面積のダミー領域ＤＲに影響を受け、電子と正孔蓄積層のバランスがセル内部（中央部ＣＴＰ）と比較して大きく崩れて低電流領域でのセンス比異常が発生するが、センスＩＧＢＴセルＳＴＣ１の中央部ＣＴＰのセルについては、低電流領域において電流が流れにくいという問題は生じない。すなわち、図９および図１０に示す本変形例のように、中央部ＣＴＰにｎ＋型半導体領域Ｓ２を設けなくても、周辺部ＰＰのウェルＦＷの上面にｎ＋型半導体領域Ｓ２を設けることで、センス比異常が解消され、図１〜図７を用いて説明した半導体装置と同様の効果を得ることができる。
【０１０９】
また、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を設けると、中央部ＣＴＰのウェルＦＷ内に正孔が過度に溜まった場合において、ＩＧＢＴをオフした際に正孔がウェルＦＷ内から抜けるのに長時間を要し、スイッチング速度の低下および損失の増大が生じる問題がある。これに対し、本変形例では中央部ＣＴＰにｎ＋型半導体領域Ｓ２を設けていないため、センスＩＧＢＴの動作時におけるスイッチング損失を低減し、スイッチング速度を向上させることができる。
【０１１０】
なお、メインＩＧＢＴセルでは、活性領域の中央部および周辺部と、ダミー領域とのいずれにもｎ＋型半導体領域Ｓ２は形成されていない。
【０１１１】
＜変形例２＞
本実施の形態の半導体装置の変形例２について、図１１を用いて説明する。図１１は本実施の形態の変形例２である半導体装置の平面図である。図１１には、図４に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１１２】
図１１に示すように、本実施の形態の半導体装置は、図１〜図７を用いて説明した半導体装置と異なり、センスＩＧＢＴセルＳＴＣのウェルＦＷの上面の全面にｎ＋型半導体領域Ｓ２を設けてもよい。
【０１１３】
言い換えれば、センスＩＧＢＴセルＳＴＣにおいて、互いに隣り合うトレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ２同士の間の領域の半導体基板ＳＢの上面の全面にｎ＋型半導体領域Ｓ２が形成されており、当該領域の全体において、ｎ＋型半導体領域Ｓ２の上面は半導体基板ＳＢ上の層間絶縁膜ＩＬ（図７参照）の下面に接している。
【０１１４】
すなわち、エミッタ電極Ｓ１とｎ＋型半導体領域Ｓ２とがＸ方向において互いに隣り合う場合において、ｎ＋型半導体領域Ｓ２のＹ方向の幅は、エミッタ電極Ｓ１のＹ方向の幅よりも大きい。
【０１１５】
このように、ｎ＋型半導体領域Ｓ２の形成領域は適宜変更することが可能である。
【０１１６】
＜変形例３＞
本実施の形態の半導体装置の変形例３について、図１２〜図１７を用いて説明する。図１２〜１４および図１６は、本実施の形態の変形例３である半導体装置の平面図である。図１５および図１７は、本実施の形態の変形例３である半導体装置の断面図である。図１４には、図１２の一部を拡大して示しており、図１７には、図１３の一部を拡大して示している。図１５は図１４のＤ−Ｄ線における断面図であり、図１７は図１６のＥ−Ｅ線における断面図である。図１２には、図２の下側の拡大平面図に対応する平面レイアウトを示している。また、図１３には、図３に対応する平面レイアウトを示している。図１２および図１３では、活性領域（通電領域）の輪郭を破線で示している。
【０１１７】
図１〜図１１では、ＧＧＥＥ側のＩＧＢＴについて説明したが、本実施の形態の特徴は、以下に説明するＥＧＥ型（エミッタ−ゲート−エミッタ型）のＩＧＢＴにも適用することができる。
【０１１８】
図１２には、ＥＧＥ型のセンスＩＧＢＴセルＳＴＣの角部の平面図を示している。図１２に示すように、半導体基板の主面には複数の溝がストライプ状に並んで形成され、一部の溝内にはゲート電圧が印加されるトレンチゲート電極Ｇ１が形成されており、他の一部の溝内にはエミッタ電圧が印加されるトレンチゲート電極Ｇ２が形成されている。トレンチゲート電極Ｇ１、Ｇ２のそれぞれは、Ｙ方向に延在しており、Ｘ方向に複数並んで配置されている。
【０１１９】
ここで、半導体基板の主面には、Ｘ方向において２つのトレンチゲート電極Ｇ２と、１つのトレンチゲート電極Ｇ１とが交互に配置されている。つまり、トレンチゲート電極Ｇ１をＸ方向において挟む２つの溝のそれぞれの内側にはトレンチゲート電極Ｇ２が形成されている。また、トレンチゲート電極Ｇ２とＸ方向における両隣の溝のうち、一方の溝内にはトレンチゲート電極Ｇ１が形成され、他方の溝内にはトレンチゲート電極Ｇ２が形成されている。
【０１２０】
言い換えれば、エミッタ電圧が印加される２つのトレンチゲート電極Ｇ２とそれらの間に配置され、ゲート電圧が印加されるトレンチゲート電極Ｇ１とを含む１つのＩＧＢＴのユニットセルが、Ｘ方向に複数並んで配置されている。このため、このようなＩＧＢＴはＥＧＥ型と呼ばれる。この複数のユニットセル同士の間の半導体基板の主面には、ウェルＦＷとｎ＋型半導体領域Ｓ２とがＹ方向に交互に並んで形成されている。つまり、トレンチゲート電極Ｇ２は、トレンチゲート電極Ｇ１とウェルＦＷとの間に配置されており、Ｘ方向において互いに隣り合う２つのトレンチゲート電極Ｇ２同士の間にウェルＦＷが配置されている。
【０１２１】
トレンチゲート電極Ｇ１の端部は、Ｙ方向においてセンスＩＧＢＴセルＳＴＣの端部まで延在しており、当該端部においてゲート電圧供給用のシリコン層ＦＧ１に接続されている。また、活性領域およびダミー領域ＤＲのトレンチゲート電極Ｇ２は、半導体基板上のエミッタ電圧印加用のシリコン層ＦＧ２に接続されている。また、平面視におけるトレンチゲート電極Ｇ２とシリコン層ＦＧ１との間には、トレンチゲート電極Ｇ１、Ｇ２に接続されずＹ方向に延在するコンタクトプラグＣＰが、Ｘ方向に並んで複数形成されている。
【０１２２】
また、Ｘ方向においてシリコン層ＦＧ２と並ばない位置において、互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板の上面には、Ｙ方向に延在するコンタクトプラグＣＰが接続されている。このようにトレンチゲート電極Ｇ１と隣り合う位置に形成されたコンタクトプラグＣＰは、エミッタ電極Ｓ１の側壁に接しており、エミッタ電極Ｓ１にエミッタ電圧を印加するために用いられる。エミッタ電極Ｓ１は活性領域にのみ形成されており、平面視において、トレンチゲート電極Ｇ１および当該トレンチゲート電極Ｇ１と隣り合うコンタクトプラグＣＰとの間の半導体基板の上面において、Ｙ方向に複数並んで形成されている。
【０１２３】
活性領域のエミッタ電極Ｓ１が形成されていない箇所において、互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板の主面には、チャネル領域ＣＨが形成されている。つまり、活性領域のトレンチゲート電極Ｇ１に隣接する半導体基板の主面には、Ｙ方向においてチャネル領域ＣＨとエミッタ電極Ｓ１とが交互に並んで配置されている。また、ダミー領域において、互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板の主面には、ｐ＋型半導体領域ＣＣが形成されている。
【０１２４】
ＧＧＥＥ型のＩＧＢＴと同様に、活性領域の外側に複数並ぶダミー領域のＩＧＢＴセルには、エミッタ電極Ｓ１は形成されていない。ここでは、例として、Ｘ方向においてダミー領域に４つのセルを並べている。
【０１２５】
これに対し、図１３に示すように、メインＩＧＢＴセルＭＴＣの構造は、センスＩＧＢＴセルと殆ど同様である。ただし、メインＩＧＢＴセルＭＴＣはＩＧＢセルの規模（数）がセンスＩＧＢＴセルよりも大きく、また、ダミー領域の幅が小さい。つまり、メインＩＧＢＴセルＭＴＣの最外周のダミー領域には、Ｘ方向において１つのＩＧＢＴセルがダミーセルとして設けられており、Ｘ方向において、メインＩＧＢＴセルＭＴＣのダミー領域の幅は、センスＩＧＢＴセルのダミー領域の幅よりも小さい。
【０１２６】
次に、図１４および図１５を用いて、ＥＧＥ型のセンスＩＧＢＴの構造について説明し、図１６および図１７を用いてＥＧＥ型のメインＩＧＢＴの構造について説明する。図１４〜図１７では、図４〜図７と同様に、活性領域ＡＲの中央部ＣＴＰおよび周辺部ＰＰと、活性領域ＡＲよりも外側のダミー領域ＤＲを示している。
【０１２７】
図１６および図１７では、ダミー領域ＤＲよりも外側の領域を示している。ダミー領域ＤＲの外側の半導体基板ＳＢの主面には、ウェルＦＷが形成され、ウェルＦＷの上面には、コンタクトプラグＣＰに接続されたｐ＋型半導体領域ＣＣが複数形成されている。また、当該ウェルＦＷの直上であって、当該コンタクトプラグＣＰよりも外側の位置には、絶縁膜（図示しない）を介してシリコン層ＦＧ１が形成されている。
【０１２８】
図１５に示すように、半導体基板ＳＢ内には、下面側から順にコレクタ電極ＣＥ、バッファ層ＢＬおよびドリフト層ＤＬが形成され、半導体基板ＳＢの主面側には溝Ｔ１、溝Ｔ１内のトレンチゲート電極Ｇ１、Ｇ２、ウェルＦＷが形成されており、これらの点はＧＧＥＥ型のＩＧＢＴと同じである。ウェルＦＷは、互いに隣り合うトレンチゲート電極Ｇ２同士の間に形成されている。ダミー領域ＤＲにおいて互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板ＳＢの主面には、各溝Ｔ１よりも形成深さが浅いｐ＋型半導体領域ＣＣが形成されている。また、活性領域ＡＲにおいて互いに隣り合うトレンチゲート電極Ｇ１とトレンチゲート電極Ｇ２との間の半導体基板ＳＢの主面には、各溝Ｔ１よりも形成深さが浅いチャネル領域ＣＨが形成されている。
【０１２９】
ダミー領域ＤＲのｐ＋型半導体領域ＣＣの上面および活性領域ＡＲのチャネル領域ＣＨの上面のそれぞれには、半導体基板ＳＢの上面の凹部に埋め込まれるように形成されたコンタクトプラグＣＰが接続されている。なお、コンタクトプラグＣＰの底部は、ｐ＋型半導体領域ＣＣおよびチャネル領域ＣＨのそれぞれの途中深さまで達している。チャネル領域ＣＨの上面において、トレンチゲート電極Ｇ１と、当該トレンチゲート電極Ｇ１と隣り合うコンタクトプラグＣＰとの間には、エミッタ電極Ｓ１が形成されている。
【０１３０】
なお、図１５には示していないが、図５に示す構造と同様に、チャネル領域ＣＨの直下にはｎ型半導体領域ＤＤが形成されていてもよく、活性領域ＡＲのコンタクトプラグＣＰの底面近傍には、ｐ＋型半導体領域ＣＣが形成されていてもよい。
【０１３１】
本実施の形態の半導体装置の主な特徴であるｎ＋型半導体領域Ｓ２は、活性領域ＡＲおよびダミー領域ＤＲのそれぞれのウェルＦＷの上面に形成され、図１２および図１４に示すように、Ｙ方向に複数並んで配置されている。ここでは、ｎ＋型半導体領域Ｓ２は、エミッタ電極Ｓ１とＸ方向において隣り合う位置に配置されている。
【０１３２】
図１６および図１７に示すように、メインＩＧＢＴセルＭＴＣの一部を拡大して示す構造は、Ｘ方向におけるダミー領域ＤＲの幅が小さい点、および、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２が形成されていない点を除き、図１４および図１５に示すセンスＩＧＢＴセルＳＴＣと同様である。
【０１３３】
次に、本変形例のセンスＩＧＢＴの動作について、主に図１５を用いて説明する。本変形例のＥＧＥ型のＩＧＢＴは、ゲート電圧が印加されるトレンチゲート電極Ｇ１と、エミッタ電圧が印加されるトレンチゲート電極Ｇ２を並べて配置することにより、ＩＥ効果が得られるＩＧＢＴである。
【０１３４】
ＥＧＥ型のＩＧＢＴの動作時には、メインＩＧＢＴセルＭＴＣのトレンチゲート電極Ｇ１（図１７参照）およびセンスＩＧＢＴセルＳＴＣのトレンチゲート電極Ｇ１（図１５参照）に、共通のゲート電圧を印加する。また、メインＩＧＢＴセルＭＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図１７参照）には、第１エミッタ電圧を印加し、センスＩＧＢＴセルＳＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図１５参照）には、第２エミッタ電圧を印加する。また、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれのコレクタ電極ＣＥ（図１７および図１５参照）には、共通のコレクタ電圧を印加する。
【０１３５】
センスＩＧＢＴを動作させた際には、図１５に示す活性領域ＡＲにおいてコンタクトプラグＣＰから供給される電子の一部が、エミッタ電極Ｓ１、チャネル領域ＣＨおよびドリフト層ＤＬを介して、コレクタ電極ＣＥ側へ流れる。
【０１３６】
さらに、活性領域ＡＲにおいてコンタクトプラグＣＰから供給される電子の他の一部は、エミッタ電極Ｓ１、チャネル領域ＣＨおよびドリフト層ＤＬを順に移動する。その後、当該電子は、トレンチゲート電極Ｇ１の底部を迂回して、ウェルＦＷおよびｎ＋型半導体領域Ｓ２を通った後、ウェルＦＷ、ドリフト層を順に通ってコレクタ電極ＣＥ側へ流れる。
【０１３７】
つまり、ｎ＋型半導体領域Ｓ２を形成することにより、電子をウェルＦＷの上面側に引き寄せ、電子がウェルＦＷ内を通るように電流経路を設けることができる。これにより、コレクタ電極ＣＥ側から引き寄せられた正孔は、ウェルＦＷ内を通る電子の移動経路に沿って移動した後、チャネル領域ＣＨからコンタクトプラグＣＰへ抜ける。ここで、ウェルＦＷ内を通る正孔の一部は、ウェルＦＷ内に留まる。
【０１３８】
したがって、ウェルＦＷ内の正孔蓄積効果が高まるため、センスＩＧＢＴにおける伝導度変調が加速（促進）される。特に、センスＩＧＢＴセルＳＴＣの活性領域ＡＲの最外周のセル、つまり周辺部ＰＰのＩＧＢＴセルにおいて伝導度変調が加速されることで、図３３に示すようなグラフの折れ波形が改善されるという効果が得られる。その結果、センスＩＧＢＴセルＳＴＣでは低電流領域においても正常に電流が流れるため、センス比特性は、図３４の破線で示すグラフに沿った特性となる。
【０１３９】
よって、センスＩＧＢＴとメインＩＧＢＴの電流値の大小関係はセンス比に従った関係となるため、低電流領域においても、センスＩＧＢＴのコレクタ電流からメインＩＧＢＴのコレクタ電極を算出することができる。したがって、センスＩＧＢＴによりメインＩＧＢＴの電流値を検出することができる電流域を拡大することができるため、半導体装置の性能を向上させることができる。
【０１４０】
また、本実施の形態では、図１３、図１６および図１７に示すメインＩＧＢＴセルＭＴＣにおいて、ウェルＦＷの上面にｎ＋型半導体領域Ｓ２を設けていないことで、ＩＧＢＴのスイッチング速度が低下することを防ぎ、スイッチング損失が生じることを防ぐことができる。
【０１４１】
また、本実施の形態では、ＥＧＥ型を採用することにより、スイッチング損失の増大、スイッチング速度の低下、および、ＩＧＢＴの破壊を防ぐことを可能としている。すなわち、図１５に示すトレンチゲート電極Ｇ２に対し、ゲート電圧ではなくエミッタ電圧を印加し、トレンチゲート電極Ｇ２に隣接する領域にエミッタ電極Ｓ１を設けないことで、ウェルＦＷ内に溜まった正孔を、ＩＧＢＴのオフ時に当該隣り合うトレンチゲート電極Ｇ２同士の間のコンタクトプラグＣＰから効率的に排出することができる。また、トレンチゲート電極Ｇ２にゲート電圧ではなくエミッタ電圧を印加することで、ゲート・コレクタ間の容量の増大に起因する導通損失の増大を防ぐことができ、スイッチング動作の高速化を可能としている。また、ウェルＦＷ内に正孔が過度に蓄積されることに起因する破壊が起きることを防ぐことができる。
【０１４２】
また、本変形例では、センスＩＧＢＴセルのダミー領域がメインＩＧＢＴセルのダミー領域よりも大きい幅を有している場合について説明したが、センスＩＧＢＴセルのダミー領域がメインＩＧＢＴセルのダミー領域と同じ幅である場合にも、図１５に示すウェルＦＷの上面にｎ＋型半導体領域Ｓ２を形成することで、センスＩＧＢＴの低電圧領域における動作不良を防ぐことができる。これは、センスＩＧＢＴセルおよびメインＩＧＢＴセルのそれぞれの最外周の１セル分のみがダミー領域ＤＲとして形成されている場合であっても、センスＩＧＢＴセルではメインＩＧＢＴセルに比べて低電流領域の伝導度変調が移行されにくく、正常な電流が流れない場合があるためである。
【０１４３】
なお、ここではダミー領域ＤＲのウェルＦＷの上部にもｎ＋型半導体領域Ｓ２を形成しているが、ダミー領域ＤＲのｎ＋型半導体領域Ｓ２は形成されていなくてもよい。また、上記変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１４４】
＜変形例４＞
変形例３において述べたようなＥＧＥ型のＩＧＢＴにおいても、変形例１のように、活性領域の中央部のウェルの上面にｎ＋型半導体領域Ｓ２（図１８参照）を設けない構成を採用することができる。
【０１４５】
以下では、本実施の形態の半導体装置の変形例４について、図１８および図１９を用いて説明する。図１８は本実施の形態の変形例４である半導体装置の平面図である。図１９は、本実施の形態の変形例４である半導体装置の断面図である。図１９は図１８のＦ−Ｆ線における断面図である。図１８および図１９のそれぞれには、図１４および図１５に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１４６】
本変形例のＥＧＥ型のセンスＩＧＢＴは、図１８および図１９に示すように、活性領域ＡＲの中央部ＣＴＰのウェルＦＷの上面にｎ＋型半導体領域Ｓ２を有していない。すなわち、センスＩＧＢＴセルＳＴＣの半導体基板ＳＢの上面の大部分である中央部ＣＴＰにはｎ＋型半導体領域Ｓ２が形成されておらず、活性領域ＡＲの周辺部ＰＰおよびダミー領域ＤＲのウェルＦＷの上面にのみｎ＋型半導体領域Ｓ２が形成されている。その他の構造は、図１２〜図１７を用いて説明した半導体装置と同様である。
【０１４７】
本変形例では、上記変形例３と同様の効果を得ることができる。また、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を設けると、中央部ＣＴＰのウェルＦＷ内に正孔が過度に溜まり、ＩＧＢＴをオフした際に正孔がウェルＦＷ内から抜けるのに長時間を要し、スイッチング速度の低下および損失の増大が生じる問題がある。これに対し、本変形例では中央部ＣＴＰにｎ＋型半導体領域Ｓ２を設けていないため、センスＩＧＢＴの動作時におけるスイッチング損失を低減し、スイッチング速度を向上させることができる。
【０１４８】
（実施の形態２）
以下では、本実施の形態２の半導体装置について、図２０および図２１を用いて説明する。本実施の形態の半導体装置は、前記実施の形態２の半導体装置と異なり、ダミー領域の擬似的なＩＧＢＴにコンタクトプラグを接続しないことで、基板内に正孔を蓄積させるものである。
【０１４９】
図２０は本実施の形態の半導体装置を示す平面図である。図２１は、本実施の形態の半導体装置を示す断面図である。図２１は図２０のＧ−Ｇ線における断面図である。図２０および図２１のそれぞれには、図４および図５に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１５０】
図２０および図２１に示すように、本実施の形態の半導体装置は、図１〜図７を用いて説明した前記実施の形態１の半導体装置とほぼ同様の構造を有している。本実施の形態の半導体装置が図１〜図７を用いて説明した前記実施の形態１の半導体装置と異なる点は、ダミー領域ＤＲの擬似的なＩＧＢＴセル（ダミーセル）にコンタクトプラグＣＰを接続していない点のみである。
【０１５１】
すなわち、活性領域ＡＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１同士の間と、互いに隣り合うトレンチゲート電極Ｇ２同士の間とのそれぞれの半導体基板ＳＢの主面にはコンタクトプラグＣＰが接続されている。これに対し、ダミー領域ＤＲにおいて互いに隣り合うトレンチゲート電極Ｇ１同士の間の半導体基板ＳＢの主面、つまりチャネル領域ＣＨの上面には、コンタクトプラグＣＰが接続されていない。また、図示していない領域では、ダミー領域ＤＲにおいて互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板ＳＢの主面、つまりチャネル領域ＣＨの上面に、コンタクトプラグＣＰは接続されていない。
【０１５２】
言い換えれば、センスＩＧＢＴセルＳＴＣのダミー領域ＤＲでは、互いに隣り合うトレンチゲート電極Ｇ１同士の間、および、互いに隣り合うトレンチゲート電極Ｇ２同士の間のそれぞれにおいて、半導体基板ＳＢの上面の全面は半導体基板ＳＢ上の層間絶縁膜ＩＬ（図７参照）の下面に接している。つまり、センスＩＧＢＴセルＳＴＣのダミー領域ＤＲにおいて互いに隣り合う溝Ｔ１同士の間の半導体基板ＳＢの直上に、コンタクトプラグＣＰは形成されていない。すなわち、センスＩＧＢＴセルＳＴＣのダミー領域ＤＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１同士の間、および、互いに隣り合うトレンチゲート電極Ｇ２同士の間のそれぞれの半導体基板ＳＢの上面に形成されたチャネル領域ＣＨは、浮遊状態にある。
【０１５３】
本実施の形態の半導体装置では、ダミーセルにコンタクトプラグを接続していないため、半導体基板ＳＢの裏面側から半導体基板ＳＢ内（例えばドリフト層ＤＬ内）に注入された正孔が排出される箇所が無い。すなわち、ダミー領域ＤＲの半導体基板ＳＢ内（例えばドリフト層ＤＬ内）に、正孔が蓄積される。また、半導体基板ＳＢ内に蓄積された一部の正孔が、ｎ＋型半導体領域Ｓ２を介して流れる電子に引き寄せられてウェルＦＷ内を一旦通過してからｎ型半導体領域ＤＤを経由してコンタクトプラグＣＰへ流れる。この過程で、正孔の一部がウェルＦＷ内に蓄積される場合もある。
【０１５４】
よって、ダミー領域ＤＲの半導体基板ＳＢ内（例えばドリフト層ＤＬ内）に蓄積された正孔と、ウェルＦＷ内に存在する正孔とが増大する。この結果、周辺部ＰＰのセンスＩＧＢＴの伝導度変調が加速されるため、センスＩＧＢＴの折れ波形（図３３参照）が改善するという効果が得られる。すなわち、図１〜図７を用いて説明した前記実施の形態１と同様の効果を得ることができる。
【０１５５】
なお、前記実施の形態１の変形例１と同様に、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を形成しなくてもよい。また、前記実施の形態１の変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１５６】
また、メインＩＧＢＴセルのダミー領域においては、前記実施の形態１と同様に、半導体基板の主面にコンタクトプラグが接続されている。
【０１５７】
＜変形例＞
ダミー領域にコンタクトプラグを接続しないという本実施の形態の特徴は、前記実施の形態１の変形例３で説明したＥＧＥ型のＩＧＢＴに適用することもできる。
【０１５８】
以下では、本実施の形態の半導体装置の変形例について、図２２および図２３を用いて説明する。図２２は本実施の形態の変形例である半導体装置の平面図である。図２３は、本実施の形態の変形例である半導体装置の断面図である。図２３は図２２のＨ−Ｈ線における断面図である。図２２および図２３のそれぞれには、図１４および図１５に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１５９】
図２２および図２３に示すように、本変形例の半導体装置は、前記実施の形態１の変形例３で説明したＥＧＥ型のＩＧＢＴとほぼ同様の構造を有している。本実施の形態の半導体装置が前記実施の形態１の変形例３で説明したＥＧＥ型のＩＧＢＴと異なる点は、ダミー領域ＤＲの擬似的なＩＧＢＴセル（ダミーセル）にコンタクトプラグＣＰを接続していない点のみである。すなわち、センスＩＧＢＴセルＳＴＣのダミー領域ＤＲにおいて、互いに隣り合うトレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ２の間の半導体基板ＳＢの主面には、コンタクトプラグＣＰが接続されていない。
【０１６０】
本変形例の半導体装置では、ダミーセルにコンタクトプラグを接続しないことで、半導体基板ＳＢ内に注入された正孔が排出されずに蓄積される。よって、蓄積された正孔により、周辺部ＰＰのセンスＩＧＢＴの伝導度変調が加速されるため、センスＩＧＢＴの折れ波形（図３３参照）が改善するという効果が得られる。すなわち、前記実施の形態１の変形例３のＩＧＢＴと同様の効果を得ることができる。
【０１６１】
なお、前記実施の形態１の変形例１と同様に、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を形成しなくてもよい。また、前記実施の形態１の変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１６２】
（実施の形態３）
以下では、本実施の形態３の半導体装置について、図２４および図２５を用いて説明する。本実施の形態の半導体装置は、前記実施の形態２の半導体装置と異なり、センスＩＧＢＴセルの活性領域の周辺部およびダミー領域においてのみ、全てのトレンチゲート電極にゲート電圧を印加することで、電子の流れる経路を変更し、ウェルにより正孔を蓄積されるものである。なお、ここでは前記実施の形態２と同様に、ダミー領域の擬似的なＩＧＢＴにコンタクトプラグを接続しない場合について説明するが、前記実施の形態１と同様に、ダミー領域にコンタクトプラグを形成してもよい。
【０１６３】
図２４は本実施の形態の半導体装置を示す平面図である。図２５は、本実施の形態の半導体装置を示す断面図である。図２５は図２４のＩ−Ｉにおける断面図である。図２４および図２５のそれぞれには、図２０および図２１に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１６４】
図２４および図２５に示すように、本実施の形態の半導体装置は、図１〜図７を用いて説明した前記実施の形態２の半導体装置とほぼ同様の構造を有している。ただし、本実施の形態の半導体装置は、図１〜図７を用いて説明した前記実施の形態２の半導体装置に比べ、センスＩＧＢＴの動作時において、センスＩＧＢＴセルＳＴＣに形成された全てのトレンチゲート電極Ｇ２のうち、活性領域ＡＲの周辺部ＰＰおよびダミー領域ＤＲに形成されたトレンチゲート電極Ｇ２にのみゲート電圧を印加する点で異なる。また、本実施の形態の半導体装置は、前記実施の形態２の半導体装置に比べ、周辺部ＰＰにおいて互いに隣り合うトレンチゲート電極Ｇ２同士の間の半導体基板ＳＢの主面にエミッタ電極Ｓ１が形成されている点で異なる。本実施の形態のその他の構造は、図１〜図７を用いて説明した前記実施の形態２と同じである。
【０１６５】
本実施の形態において、中央部ＣＴＰのトレンチゲート電極Ｇ２には、前記実施の形態１、２と同様にエミッタ電圧を印加する。また、中央部ＣＴＰにおいて互いに隣り合うトレンチゲート電極Ｇ２同士の間には、エミッタ電極Ｓ１は形成されていない。また、図示していないメインＩＧＢＴセルの構造および動作時の電圧印加条件は前記実施の形態１、２と同様である。
【０１６６】
ここでは便宜上、周辺部ＰＰにおいてゲート電圧が印加されるトレンチゲート電極Ｇ２をトレンチゲート電極Ｇ３とも呼ぶ。すなわち、センスＩＧＢＴセルＳＴＣの周辺部ＰＰおよびダミー領域ＤＲでは、Ｘ方向において、２つのトレンチゲート電極Ｇ１と２つのトレンチゲート電極Ｇ３とが交互に配置されている。つまり、周辺部ＰＰおよびダミー領域ＤＲでは、全てのトレンチゲート電極にゲート電圧を印加するため、周辺部ＰＰおよびダミー領域ＤＲのＩＧＢＴはＧＧ型のＩＧＢＴと言える。
【０１６７】
すなわち、本実施の形態のＩＧＢＴの動作時には、メインＩＧＢＴセルＭＴＣのトレンチゲート電極Ｇ１（図７参照）、センスＩＧＢＴセルＳＴＣのトレンチゲート電極Ｇ１（図２５参照）、および、センスＩＧＢＴセルＳＴＣの周辺部ＰＰのトレンチゲート電極Ｇ３（図２５参照）に、共通のゲート電圧を印加する。また、メインＩＧＢＴセルＭＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図７参照）には、第１エミッタ電圧を印加し、センスＩＧＢＴセルＳＴＣのエミッタ電極Ｓ１、および、中央部ＣＴＰのトレンチゲート電極Ｇ２（図２５参照）には、第２エミッタ電圧を印加する。また、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれのコレクタ電極ＣＥ（図７および図２５参照）には、共通のコレクタ電圧を印加する。
【０１６８】
本実施の形態の半導体装置では、前記実施の形態２と同様に、ダミー領域ＤＲの半導体基板ＳＢにコンタクトプラグＣＰを形成しないことで、半導体基板ＳＢ内に正孔を蓄積することができる。
【０１６９】
また、周辺部ＰＰのウェルＦＷの両側面に配置されるトレンチゲート電極Ｇ１、Ｇ３の電位がゲート電位に固定されることで、反転層（ｎ＋層）は、アクティブセルの再外周にも形成される。すなわち、ＧＧＥＥ型のＩＧＢＴのウェルの上面にｎ＋型半導体領域Ｓ２を形成した場合、ウェルＦＷ内およびｎ＋型半導体領域Ｓ２内を通る電子は、エミッタ電位のトレンチゲート電極Ｇ２から離れた位置を流れる。これに対し、本実施の形態のセンスＩＧＢＴセルＳＴＣの周辺部ＰＰのＩＧＢＴはＧＧ型であり、トレンチゲート電極Ｇ２（つまりトレンチゲート電極Ｇ３）にゲート電圧が印加されていることで、トレンチゲート電極Ｇ３近傍のウェルＦＷ内にも反転層が形成される。よって、ウェルＦＷ内において、トレンチゲート電極Ｇ３近傍にも電子が流れる。
【０１７０】
また、前記実施の形態２と同様に、ダミー領域ＤＲにコンタクトプラグＣＰを形成しないことで半導体基板ＳＢ内に溜まった正孔の一部は、ｎ＋型半導体領域Ｓ２内を通らずにウェルＦＷ内を通ってからｎ型半導体領域ＤＤを経由してコンタクトプラグＣＰから排出される。この結果、ウェルＦＷでは、トレンチゲート電極Ｇ１の近傍、トレンチゲート電極Ｇ３の近傍、トレンチゲート電極Ｇ１およびトレンチゲート電極Ｇ３の中間部分、および、ウェルＦＷの下部を含め、ウェルＦＷ内の全体にバランスよく電子が流れる。このため、ウェルＦＷにバランスよく正孔が蓄積される。
【０１７１】
よって、トレンチゲート電極Ｇ３の近傍の反転層を経由する電子電流もわずかに流れることで周辺部ＰＰでのウェルＦＷ内の正孔蓄積効果がさらに高まり、伝導度変調が加速される。よって、センスＩＧＢＴの折れ波形（図３３参照）が改善するという効果が得られる。すなわち、図１〜図７を用いて説明した前記実施の形態１に比べ、より伝導度変調が加速されるため、半導体装置の性能を向上させることができる。
【０１７２】
なお、図２４に示すように、エミッタ電極Ｓ１をＹ方向に所定の間隔で並べて形成する場合、センス比が変更されないように、周辺部ＰＰ内のエミッタ電極Ｓ１の面積の変動を防ぐ必要がある。そのため、ここでは、ＧＧ型のＩＧＢＴを有する周辺部ＰＰにおいてＹ方向におけるエミッタ電極Ｓ１同士の間隔を調整している。すなわち、ＧＧＥＥ型のＩＧＢＴでは、Ｙ方向において隣り合うエミッタ電極Ｓ１同士の間の距離を例えば０．４４μｍとすることが考えられるが、本実施の形態のセンスＩＧＢＴセルＳＴＣの周辺部ＰＰでは、ゲート電圧が印加されるトレンチゲート電極の数がＧＧＥＥ型のＩＧＢＴの倍となるため、エミッタ電極Ｓ１同士の間の距離を例えば０．８８μｍとする必要がある。これにより、ＧＧＥＥ型のＩＧＢＴをＧＧ型のＩＧＢＴに変更した場合に、実効的なエミッタ電極Ｓ１の面積が変わることを防ぐことができ、センス比の変動を防ぐことができる。
【０１７３】
このため、センスＩＧＢＴセルＳＴＣの活性領域ＡＲ内において、中央部ＣＴＰでＹ方向に並ぶエミッタ電極Ｓ１同士の間隔よりも、周辺部ＰＰでＹ方向に並ぶエミッタ電極Ｓ１同士の間隔の方が大きい。
【０１７４】
また、前記実施の形態１の変形例１と同様に、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を形成しなくてもよい。また、前記実施の形態１の変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１７５】
＜変形例１＞
図２４および図２５を用いて説明した上記実施の形態は、周辺部ＰＰおよびダミー領域ＤＲのみ、ＩＧＢＴをＧＧ型とするものであるが、活性領域ＡＲも含め、センスＩＧＢＴセルＳＴＣの全てのトレンチゲート電極にゲート電位を印加してもよい。つまり、センスＩＧＢＴをＧＧＥＥ型からＧＧ型に変更してもよい。
【０１７６】
以下では、本実施の形態の半導体装置の変形例１について、図２６および図２７を用いて説明する。図２６は本実施の形態の変形例１である半導体装置の平面図である。図２７は、本実施の形態の変形例１である半導体装置の断面図である。図２７は図２６のＪ−Ｊ線における断面図である。図２６および図２７のそれぞれには、図２０および図２１に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１７７】
図２６および図２７に示すように、本変形例のセンスＩＧＢＴは、図２４および図２５を用いて説明したセンスＩＧＢＴと比べて、活性領域ＡＲの中央部ＣＴＰのトレンチゲート電極Ｇ２の全てに、ＩＧＢＴの動作時においてゲート電圧が印加される点で異なっている。すなわち、センスＩＧＢＴセルＳＴＣの活性領域ＡＲおよびダミー領域ＤＲの全ての領域では、Ｘ方向において、ゲート電圧が印加される２つのトレンチゲート電極Ｇ１と、ゲート電圧が印加される２つのトレンチゲート電極Ｇ２（つまりトレンチゲート電極Ｇ３）とが交互に配置されている。また、本変形例は、図２４および図２５を用いて説明したセンスＩＧＢＴと比べて、中央部ＣＴＰにおいて互いに隣り合うトレンチゲート電極Ｇ３同士の間の半導体基板ＳＢの主面にエミッタ電極Ｓ１が形成されている点で差異がある。本変形例のその他の構造は、図２４および図２５に示す半導体装置と同じである。
【０１７８】
すなわち、本変形例のＩＧＢＴの動作時には、メインＩＧＢＴセルＭＴＣのトレンチゲート電極Ｇ１（図７参照）、センスＩＧＢＴセルＳＴＣのトレンチゲート電極Ｇ１およびＧ３（図２７参照）に、共通のゲート電圧を印加する。また、メインＩＧＢＴセルＭＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図７参照）には、第１エミッタ電圧を印加し、センスＩＧＢＴセルＳＴＣのエミッタ電極Ｓ１（図２７参照）には、第２エミッタ電圧を印加する。また、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれのコレクタ電極ＣＥ（図７および図２７参照）には、共通のコレクタ電圧を印加する。
【０１７９】
本変形例の半導体装置では、前記実施の形態２と同様に、ダミー領域ＤＲのダミーセルにコンタクトプラグを接続しないことで、半導体基板ＳＢ内に注入された正孔が排出されずに蓄積される。また、活性領域ＡＲのウェルＦＷ内において、トレンチゲート電極Ｇ３の近傍の反転層を経由する電子電流も流れることで、周辺部ＰＰでのウェルＦＷ内の正孔蓄積効果がさらに高まる。よって、伝導度変調が加速されることで、センスＩＧＢＴの折れ波形（図３３参照）が改善するという効果が得られる。すなわち、また、図２４および図２５に示す半導体装置と同様の効果が得られる。
【０１８０】
なお、図２６に示すように、エミッタ電極Ｓ１をＹ方向に所定の間隔で並べて形成する場合、センス比が変更されないように、活性領域ＡＲのエミッタ電極Ｓ１の面積の変動を防ぐ必要がある。そのため、ここでは、センスＩＧＢＴセルＳＴＣの全体において、Ｙ方向におけるエミッタ電極Ｓ１同士の間隔を調整している。すなわち、ＧＧＥＥ型のＩＧＢＴでは、Ｙ方向において隣り合うエミッタ電極Ｓ１同士の間の距離を例えば０．４４μｍとすることが考えられるが、本実施の形態のセンスＩＧＢＴセルＳＴＣでは、ゲート電圧が印加されるトレンチゲート電極の数がＧＧＥＥ型のＩＧＢＴの倍となるため、エミッタ電極Ｓ１同士の間の距離を例えば０．８８μｍとする必要がある。これにより、ＧＧＥＥ型のＩＧＢＴをＧＧ型のＩＧＢＴに変更した場合に、実効的なエミッタ電極Ｓ１の面積が変わることを防ぐことができ、センス比の変動を防ぐことができる。
【０１８１】
また、前記実施の形態１の変形例１と同様に、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を形成しなくてもよい。また、前記実施の形態１の変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１８２】
＜変形例２＞
図２４および図２５に示すように周辺部ＰＰのＩＧＢＴをＧＧ型とする構成は、ＥＧＥ型のＩＧＢＴのように、隣り合う浮遊状態のｐ型ウェル同士の間にトレンチゲート電極を３つ備えたＩＧＢＴにも適用することができる。
【０１８３】
以下では、本実施の形態の半導体装置の変形例２について、図２８および図２９を用いて説明する。図２８は本実施の形態の変形例２である半導体装置の平面図である。図２９は、本実施の形態の変形例２である半導体装置の断面図である。図２９は図２８のＫ−Ｋ線における断面図である。図２８および図２９のそれぞれには、図１４および図１５に対応する箇所におけるセンスＩＧＢＴセルの構造を示している。
【０１８４】
本変形例のセンスＩＧＢＴは、図２８および図２９に示すように、図１４および図１５を用いて説明したＥＧＥ型のセンスＩＧＢＴとほぼ同様の構造を有している。ただし、本実施の変形例のセンスＩＧＢＴセルＳＴＣは、図１４および図１５を用いて説明したＥＧＥ型のセンスＩＧＢＴと比較して、Ｘ方向において周辺部ＰＰおよびダミー領域ＤＲのトレンチゲート電極Ｇ１の横の両側に形成されたトレンチゲート電極Ｇ２に対し、ＩＧＢＴの動作時にゲート電圧を印加する点で異なる。また、本実施の変形例のセンスＩＧＢＴセルＳＴＣは、図１４および図１５を用いて説明したＥＧＥ型のセンスＩＧＢＴと比較して、ダミー領域ＤＲの半導体基板ＳＢにコンタクトプラグＣＰが接続されていない点で異なる。
【０１８５】
本変形例において、活性領域ＡＲの中央部ＣＴＰのトレンチゲート電極Ｇ２には、周辺部ＰＰおよびダミー領域ＤＲのトレンチゲート電極Ｇ２と異なり、エミッタ電圧が印加される。ここでは便宜上、周辺部ＰＰおよびダミー領域ＤＲにおいてゲート電圧が印加されるトレンチゲート電極Ｇ２をトレンチゲート電極Ｇ３とも呼ぶ。
【０１８６】
すなわち、本変形例のＩＧＢＴの動作時には、メインＩＧＢＴセルＭＴＣのトレンチゲート電極Ｇ１（図１７参照）、センスＩＧＢＴセルＳＴＣのトレンチゲート電極Ｇ１およびＧ３（図２９参照）に、共通のゲート電圧を印加する。また、メインＩＧＢＴセルＭＴＣのエミッタ電極Ｓ１およびトレンチゲート電極Ｇ２（図１７参照）には、第１エミッタ電圧を印加し、センスＩＧＢＴセルＳＴＣのエミッタ電極Ｓ１（図２９参照）には、第２エミッタ電圧を印加する。また、メインＩＧＢＴセルＭＴＣおよびセンスＩＧＢＴセルＳＴＣのそれぞれのコレクタ電極ＣＥ（図１７および図２９参照）には、共通のコレクタ電圧を印加する。
【０１８７】
本変形例では、前記実施の形態２と同様に、ダミー領域ＤＲのダミーセルにコンタクトプラグを接続しないことで、半導体基板ＳＢ内に注入された正孔が排出されずに蓄積される。また、活性領域ＡＲのウェルＦＷ内において、トレンチゲート電極Ｇ３の近傍の反転層を経由する電子電流も流れることで、周辺部ＰＰでのウェルＦＷ内の正孔蓄積効果がさらに高まる。よって、伝導度変調が加速されることで、センスＩＧＢＴの折れ波形（図３３参照）が改善するという効果が得られる。
【０１８８】
図２８および図２９には示していないが、Ｘ方向において隣り合うコンタクトプラグＣＰとトレンチゲート電極Ｇ３との間の半導体基板ＳＢの主面にエミッタ電極Ｓ１を形成してもよい。その場合、活性領域ＡＲ全体のエミッタ電極Ｓ１の面積が変動することによるセンス比の変動を防ぐため、例えばＹ方向において隣り合うエミッタ電極Ｓ１同士の間隔を増大させるなどの対処が必要となる。
【０１８９】
また、前記実施の形態１の変形例１と同様に、センスＩＧＢＴセルＳＴＣの中央部ＣＴＰにｎ＋型半導体領域Ｓ２を形成しなくてもよい。また、前記実施の形態１の変形例２と同様に、ウェルＦＷの上面の全面をｎ＋型半導体領域Ｓ２により覆ってもよい。
【０１９０】
なお、本変形例では、活性領域ＡＲの中央部ＣＴＰおよび周辺部ＰＰの両方においてトレンチゲート電極Ｇ１、Ｇ２（Ｇ３）に対しゲート電圧を印加する場合について説明したが、図２４および図２５を用いて説明したセンスＩＧＢＴと同様に、周辺部ＰＰのトレンチゲート電極Ｇ２（Ｇ３）にゲート電圧を印加し、中央部ＣＴＰのトレンチゲート電極Ｇ２にエミッタ電圧を印加してもよい。
【０１９１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９２】
ＡＲ    活性領域
ＣＥ    コレクタ電極
ＣＨ    チャネル領域
ＣＰ    コンタクトプラグ
ＣＴＰ    中央部
ＤＤ    ｎ型半導体領域
ＤＲ    ダミー領域
ＦＷ    ウェル
Ｇ１〜Ｇ３    トレンチゲート電極
ＰＰ    周辺部
Ｓ１    エミッタ電極
Ｓ２    ｎ＋型半導体領域
ＳＢ    半導体基板
ＳＴＣ    センスＩＧＢＴセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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