(57)【要約】【課題】小型化すること。【解決手段】間に導電体パターンが設けられた複数の誘電体層が積層された積層体１０と、前記積層体の下面に設けられた共通端子Ｔａ、第１端子Ｔ１、第２端子Ｔ２およびグランド端子Ｔｇと、前記共通端子と前記第１端子との間に接続され、前記導電体パターンより形成された第１インダクタおよび第１キャパシタを含む第１フィルタと、前記共通端子と前記第２端子との間に接続され、前記導電体パターンより形成された第２インダクタおよび第２キャパシタを含む第２フィルタと、前記共通端子、前記第１端子、前記第２端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通され、前記積層体の上面に設けられた方向識別マーク２２と、を具備するマルチプレクサ【選択図】図２
2018007045.tif 000002
【特許請求の範囲】
【請求項１】
間に導電体パターンが設けられた複数の誘電体層が積層された積層体と、
前記積層体の下面に設けられた共通端子、第１端子、第２端子およびグランド端子と、
前記共通端子と前記第１端子との間に接続され、前記導電体パターンより形成された第１インダクタおよび第１キャパシタを含む第１フィルタと、
前記共通端子と前記第２端子との間に接続され、前記導電体パターンより形成された第２インダクタおよび第２キャパシタを含む第２フィルタと、
前記共通端子、前記第１端子、前記第２端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通され、前記積層体の上面に設けられた方向識別マークと、
を具備するマルチプレクサ。
【請求項２】
前記非導通端子は複数あり、
前記方向識別マークは、前記複数の非導通端子のうち最も面積の小さい端子に前記導電体パターンを介し導通されている請求項１記載のマルチプレクサ。
【請求項３】
前記方向識別マークは、前記グランド端子に前記導電体パターンを介し導通されている請求項１または２記載のマルチプレクサ。
【請求項４】
前記方向識別マークは、前記第１インダクタ、前記第１キャパシタ、前記第２インダクタおよび前記第２キャパシタを形成する導電体パターンのうち平面方向に延伸する少なくとも一部を介し前記非導通端子と導通されている請求項１から３のいずれか一項記載のマルチプレクサ。
【請求項５】
前記第１インダクタおよび前記第２インダクタの少なくとも一方は中央部にパターンが設けられていないスパイラルパターンを含み、前記方向識別マークは平面視において前記スパイラルパターンの中央部に位置し前記スパイラルパターンに重ならない請求項１から４のいずれか一項記載のマルチプレクサ。
【請求項６】
前記スパイラルパターンは最も前記方向識別マーク側の導電体パターンにより形成されている請求項５記載のマルチプレクサ。
【請求項７】
最も前記方向識別マーク側に設けられた導電体パターンは、平面視において前記方向識別マークに重なり、前記方向識別マークに導通された前記第１キャパシタまたは前記第２キャパシタの電極を含む請求項１から４のいずれか一項記載のマルチプレクサ。
【請求項８】
前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記積層体の面のうち前記下面にのみ設けられている請求項１から７のいずれか一項記載のマルチプレクサ。
【請求項９】
前記積層体の下面に設けられた第３端子と、
前記共通端子と前記第３端子との間に接続され、前記導電体パターンより形成された第３インダクタおよび第３キャパシタを含む第３フィルタと、
を具備し、
前記方向識別マークは、前記共通端子、前記第１端子、前記第２端子、前記第３端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通されている請求項１から８のいずれか一項記載のマルチプレクサ。
【請求項１０】
前記共通端子、前記第１端子、前記第２端子、前記グランド端子および前記方向識別マークはメッキ層である請求項１から９のいずれか一項記載のマルチプレクサ。
【請求項１１】
間に導電体パターンが設けられた複数の誘電体層が積層され、共通端子と第１端子との間に接続され、前記導電体パターンより形成された第１インダクタおよび第１キャパシタを含む第１フィルタと、前記共通端子と第２端子との間に接続され、前記導電体パターンより形成された第２インダクタおよび第２キャパシタを含む第２フィルタと、を含む積層体の下面に設けられた前記共通端子、前記第１端子、前記第２端子およびグランド端子と、
前記共通端子、前記第１端子、前記第２端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通され、前記積層体の上面に設けられた方向識別マークと、
をバレルメッキ法を用い形成する工程を含むマルチプレクサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプレクサおよびその製造方法に関し、例えば複数の誘電体層が積層されたマルチプレクサおよびその製造方法に関する。
【背景技術】
【０００２】
スマートホンや携帯電話等の無線通信端末には、ダイプレクサ等のマルチプレクサが用いられている。ダイプレクサとして、誘電体層を積層した積層体を用いることが知られている。ダイプレクサの小型化のため、積層体の下面にランド電極を有するＬＧＡ（Land Grid Array）を用いることが知られている。ＬＧＡのランド電極の１つを積層体の上面に設けられたメッキ用電極と、積層体を介し電気的に接続することが知られている（例えば特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−３９３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、積層体の上面にメッキ用電極と方向識別マークが設けられている。このため、小型化が難しい。
【０００５】
本発明は、上記課題に鑑み見なされたものであり、小型化することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、間に導電体パターンが設けられた複数の誘電体層が積層された積層体と、前記積層体の下面に設けられた共通端子、第１端子、第２端子およびグランド端子と、前記共通端子と前記第１端子との間に接続され、前記導電体パターンより形成された第１インダクタおよび第１キャパシタを含む第１フィルタと、前記共通端子と前記第２端子との間に接続され、前記導電体パターンより形成された第２インダクタおよび第２キャパシタを含む第２フィルタと、前記共通端子、前記第１端子、前記第２端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通され、前記積層体の上面に設けられた方向識別マークと、を具備するマルチプレクサである。
【０００７】
上記構成において、前記非導通端子は複数あり、前記方向識別マークは、前記複数の非導通端子のうち最も面積の小さい端子に前記導電体パターンを介し導通されている構成とすることができる。
【０００８】
上記構成において、前記方向識別マークは、前記グランド端子に前記導電体パターンを介し導通されている構成とすることができる。
【０００９】
上記構成において、前記方向識別マークは、前記第１インダクタ、前記第１キャパシタ、前記第２インダクタおよび前記第２キャパシタを形成する導電体パターンのうち平面方向に延伸する少なくとも一部を介し前記非導通端子と導通されている構成とすることができる。
【００１０】
上記構成において、前記第１インダクタおよび前記第２インダクタの少なくとも一方は中央部にパターンが設けられていないスパイラルパターンを含み、前記方向識別マークは平面視において前記スパイラルパターンの中央部に位置し前記スパイラルパターンに重ならない構成とすることができる。
【００１１】
上記構成において、前記スパイラルパターンは最も前記方向識別マーク側の導電体パターンにより形成されている構成とすることができる。
【００１２】
上記構成において、最も前記方向識別マーク側に設けられた導電体パターンは、平面視において前記方向識別マークに重なり、前記方向識別マークに導通された前記第１キャパシタまたは前記第２キャパシタの電極を含む構成とすることができる。
【００１３】
上記構成において、前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記積層体の面のうち前記下面にのみ設けられている構成とすることができる。
【００１４】
上記構成において、前記積層体の下面に設けられた第３端子と、前記共通端子と前記第３端子との間に接続され、前記導電体パターンより形成された第３インダクタおよび第３キャパシタを含む第３フィルタと、を具備し、前記方向識別マークは、前記共通端子、前記第１端子、前記第２端子、前記第３端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通されている構成とすることができる。
【００１５】
上記構成において、前記共通端子、前記第１端子、前記第２端子、前記グランド端子および前記方向識別マークはメッキ層である構成とすることができる。
【００１６】
本発明は、間に導電体パターンが設けられた複数の誘電体層が積層され、共通端子と第１端子との間に接続され、前記導電体パターンより形成された第１インダクタおよび第１キャパシタを含む第１フィルタと、前記共通端子と第２端子との間に接続され、前記導電体パターンより形成された第２インダクタおよび第２キャパシタを含む第２フィルタと、を含む積層体の下面に設けられた前記共通端子、前記第１端子、前記第２端子およびグランド端子と、前記共通端子、前記第１端子、前記第２端子および前記グランド端子のうち前記導電体パターンを介し他の端子と導通されていない非導通端子と前記導電体パターンを介し導通され、前記積層体の上面に設けられた方向識別マークと、をバレルメッキ法を用い形成する工程を含むマルチプレクサの製造方法である。
【発明の効果】
【００１７】
本発明によれば、小型化することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施例１に係るダイプレクサの回路図である。
【図２】図２（ａ）および図２（ｂ）は、実施例１に係るダイプレクサの斜視図および側面図である。
【図３】図３は、実施例１における積層体の解体斜視図（その１）である。
【図４】図４は、実施例１における積層体の解体斜視図（その２）である。
【図５】図５は、実施例１に係るダイプレクサの製造方法を示すフローチャートである。
【図６】図６は、比較例１に係るダイプレクサの回路図である。
【図７】図７（ａ）および図７（ｂ）は、比較例１に係るダイプレクサの斜視図および側面図である。
【図８】図８は、実施例１における積層体の平面図である。
【図９】図９は、実施例１におけるＤ１／Ｄ２に対する挿入損失を示す図である。
【図１０】図１０は、実施例２に係るダイプレクサの回路図である。
【図１１】図１１は、実施例２における積層体の解体斜視図（その１）である。
【図１２】図１２は、実施例２における積層体の解体斜視図（その２）である。
【図１３】図１３は、実施例２における積層体の平面図である。
【図１４】図１４は、実施例３に係るトリプレクサの回路図である。
【図１５】図１５は、実施例３に係るトリプレクサの斜視図である。
【図１６】図１６（ａ）から図１６（ｄ）は、ビア配線の形成方法の一例を示す断面図である。
【図１７】図１７（ａ）から図１７（ｄ）は、ビア配線の形成方法の別の一例を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し本発明の実施例について説明する。
【実施例１】
【００２０】
図１は、実施例１に係るダイプレクサの回路図である。図１に示すように、ダイプレクサ１００において共通端子Ｔａと端子Ｔ１との間にＬＰＦ（ローパスフィルタ）２４が接続されている。共通端子Ｔａと端子Ｔ２との間にＨＰＦ（ハイパスフィルタ）２６が接続されている。ＬＰＦ２４およびＨＰＦ２６のグランド側はグランド端子Ｔｇに接続されている。グランド端子Ｔｇは方向識別マーク２２に接続されている。
【００２１】
ＬＰＦ２４はインダクタＬ１１およびＬ１２とキャパシタＣ１１、Ｃ１２およびＣ１３を備えている。インダクタＬ１１およびＬ１２は共通端子Ｔａと端子Ｔ１との間に直列に接続されている。キャパシタＣ１１はインダクタＬ１２に並列に接続されている。キャパシタＣ１２およびＣ１３はインダクタＬ１２の両側のノードとグランド端子Ｔｇとの間にそれぞれ接続されている。
【００２２】
ＨＰＦ２６は、インダクタＬ２１およびキャパシタＣ２１からＣ２３を備えている。キャパシタＣ２１およびＣ２３は共通端子Ｔａと端子Ｔ２との間に直列に接続されている。キャパシタＣ２２およびインダクタＬ２１はキャパシタＣ２１とＣ２３との間のノードとグランド端子Ｔｇとの間に直列に接続されている。
【００２３】
各インダクタのインダクタンスは以下である。
Ｌ１１：７ｎＨ、Ｌ１２：４ｎＨ、Ｌ２１：６ｎＨ
各キャパシタのキャパシタンスは以下である。
Ｃ１１：２ｐＦ、Ｃ１２：４ｐＦ、Ｃ１３：２．５ｐＦ
Ｃ２１：２．５ｐＦ、Ｃ２２：５ｐＦ、Ｃ２３：３ｐＦ
各フィルタの通過帯域は以下の周波数帯域を含むように設定されている。
ＬＰＦ２４：６６９ＭＨｚ〜９６０ＭＨｚ
ＨＰＦ２６：１７１０ＭＨｚ〜２６９０ＭＨｚ
【００２４】
ＬＰＦ２４は、共通端子Ｔａ（または端子Ｔ１）に入力する高周波信号のうち通過帯域内の信号を端子Ｔ１（または共通端子Ｔａ）に通過させＨＰＦ２６の通過帯域の信号を抑圧する。ＨＰＦ２６は、共通端子Ｔａ（または端子Ｔ２）に入力する高周波信号のうち通過帯域内の信号を端子Ｔ２（または共通端子Ｔａ）に通過させＬＰＦ２４の通過帯域の信号を抑圧する。共通端子Ｔａには例えばアンテナが接続される。端子Ｔ１およびＴ２には例えば高周波スイッチ等を介してそれぞれ低周波帯域用および高周波帯域用のデュプレクサが接続される。
【００２５】
図２（ａ）および図２（ｂ）は、実施例１に係るダイプレクサの斜視図および側面図である。図２（ａ）は、積層体１０を透過して端子電極２０を図示している。以下の斜視図も同様である。図２（ａ）および図２（ｂ）に示すように、積層体１０の下面に端子電極２０が設けられている。端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇを含む。端子電極２０はＬＧＡのランド電極であり、図２（ｂ）のように、マザーボード３０に接続するための端子である。このため、全ての端子が積層体１０の下面に設けられている。方向識別マーク２２は上から見たときに積層体１０の方向を識別するためのマークである。図２（ａ）のように、端子Ｔ１とＴ２の形状および位置は対称である。そこで、積層体１０の上面に方向識別マーク２２を設ける。図２（ａ）では方向識別マーク２２のある方の端子電極２０が端子Ｔ２と識別できる。
【００２６】
端子電極２０および方向識別マーク２２は例えばメッキ層である。端子電極２０および方向識別マーク２２の膜厚は例えば１０μｍである。端子電極２０の大きさは、例えば以下である。
共通端子Ｔａおよびグランド端子Ｔｇ：１８０μｍ×１２５μｍ
端子Ｔ１およびＴ２；１８０μｍ×４００μｍ
方向識別マーク２２の直径は例えば１５０μｍである。
【００２７】
共通端子Ｔａと端子Ｔ１とは図１のようにインダクタＬ１１およびＬ１２を介しＤＣ（Direct Current）的に接続されている（図２（ａ）の実線５２）。端子Ｔ２およびグランド端子Ｔｇは、他の端子との間にキャパシタＣ１２、Ｃ１３またはＣ２２が接続されており、他の端子とＤＣ的に接続されていない。グランド端子Ｔｇと方向識別マーク２２とは破線５０のようにＤＣ的に接続されている。
【００２８】
図３および図４は、実施例１における積層体１０の解体斜視図である。図３および図４に示すように、複数の誘電体層１１ａから１１ｉが積層されている。誘電体層１１ａの上面に導電体パターン１２ａが形成されている。誘電体層１１ｂから１１ｉの間に導電体パターン１２ｂから１２ｉが形成されている。誘電体層１１ｉの下面に導電体パターン１２ｊが形成されている。
【００２９】
導電体パターン１２ａは方向識別マーク２２の下地層となる。導電体パターン１２ｊは端子電極２０の下地層となる。図４では、共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇに対応する導電体パターン１２ｈを端子Ｔ１、Ｔ２およびグランド端子Ｔｇと図示する。
【００３０】
導電体パターン１２ｂから１２ｉはインダクタのコイル１４およびキャパシタの電極１５を形成する。導電体パターン１２ａから１２ｈ間はビア配線１３により接続される。ビア配線１３の接続は垂直方向の破線で示す。この例では、導電体パターン１２ｂおよび１２ｃにより、インダクタＬ１１およびＬ２１が形成され、導電体パターン１２ｄおよび１２ｅによりインダクタＬ１２が形成される。導電体パターン１２ｆおよび１２ｇによりキャパシタＣ１１およびＣ２２が形成される。導電体パターン１２ｆから１２ｈによりキャパシタＣ１２が形成される。導電体パターン１２ｇから１２ｉによりキャパシタＣ２１およびＣ２３が形成される。導電体パターン１２ｈおよび１２ｊによりキャパシタＣ１３が形成される。
【００３１】
ＬＰＦ２４に含まれるキャパシタの電極１５およびコイル１４と、ＨＰＦ２６に含まれるキャパシタの電極１５およびコイル１４と、は平面視において重なっていない。これにより、ＬＰＦ２４とＨＰＦ２６との干渉を抑制することができる。
【００３２】
グランド端子Ｔｇは、導電体パターン１２ｈのキャパシタＣ１２の電極１５、導電体パターン１２ｆのキャパシタＣ１２の電極１５、導電体パターン１２ｂのインダクタＬ２１の一部のコイル１４ａを介し方向識別マーク２２に接続されている。各誘電体層１１ａから１１ｉの膜厚は、例えば、３５μｍ、１５μｍ、８０μm、１５μｍ、７５μｍ、１０μｍ、１０μm、１０μｍおよび３５μｍである。
【００３３】
図５は、実施例１に係るダイプレクサの製造方法を示すフローチャートである。図５に示すように、シート状の誘電体層１１を形成する（ステップＳ１０）。誘電体層１１は例えばドクターブレード法を用い作製する。誘電体層１１は、例えばＡｌ、Ｓｉおよび／またはＣａ等の酸化物を含むセラミックス材料である。誘電体層１１を貫通するビア配線１３を形成する（ステップＳ１２）。例えば誘電体層１１を貫通するビアホールをレーザ光照射により形成する。スキージ法等を用いビアホール内にビア配線１３を形成する。誘電体層１１の表面に導電体パターン１２を形成する（ステップＳ１４）。導電体パターン１２は例えばスクリーン印刷法または転写法を用い形成する。導電体パターン１２およびビア配線１３は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ−Ｐｄ合金またはＡｇ−Ｐｔ合金等の金属層である。誘電体層１１を積層して積層体１０を形成する（ステップＳ１６）。誘電体層１１の積層には例えば熱加圧または接着剤を用いる。積層体１０を焼成する（ステップＳ１８）。焼成温度は、７００℃以上である。これにより、誘電体層１１が焼結体となる。なお、誘電体層１１は、セラミックス材料以外にも樹脂材料またはガラス材料を用いることもできる。
【００３４】
メッキ法を用い端子電極２０および方向識別マーク２２を形成する（ステップＳ２０）。端子電極２０および方向識別マーク２２の形成には例えばバレルメッキ法を用いる。バレルメッキ法では、積層体１０と導電性の金属粒（メディア）をメッキ液に浸す。メッキ液を攪拌しながらメッキ液に電流を流す。これにより、導電体パターン１２ａおよび１２ｊにより形成された電極の表面にメッキ金属が析出する。電流は、メディアが積層体１０の電極に接触したときに流れメッキ金属が析出する。電極の面積が大きいと、電極がメディアに接触する確率が高くなる。これにより、メッキ金属の析出量が多くなる。このように、メッキ金属の析出量は、端子電極２０および方向識別マーク２２の面積に依存する。
【００３５】
（比較例１）
図６は、比較例１に係るダイプレクサの回路図である。図７（ａ）および図７（ｂ）は、比較例１に係るダイプレクサの斜視図および側面図である。図６および図７（ｂ）に示すように、ダイプレクサ１１０では、方向識別マーク２２ａは、共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇのいずれにも接続されていない。その他の構成は実施例１の図１と同じであり説明を省略する。
【００３６】
図７（ａ）のように、共通端子Ｔａおよびグランド端子Ｔｇは端子Ｔ１およびＴ２の面積より小さい。共通端子Ｔａおよびグランド端子Ｔｇが小さいのは小型化のためである。端子電極２０内で面積を異ならせるのは、マザーボード３０に実装するときの要求による。特に、端子電極２０をＬＧＡとすると、端子電極２０は、積層体１０の面のうち下面にのみ設けられることになる。ダイプレクサを小型化しようとすると、積層体１０の下面の面積が小さくなる。よって、端子電極２０の配置に制約ができ、端子電極２０のうち一部の面積が小さくなる。
【００３７】
前述のように、端子電極２０の面積が小さいとメッキ金属の析出量が少なくなり、端子電極２０が薄くなる。共通端子Ｔａおよび端子Ｔ１は、インダクタＬ１１およびＬ１２を介し導電体パターン１２ｂから１２ｉを介し導通されている。このため、共通端子Ｔａおよび端子Ｔ１は、ステップＳ２０のメッキを行なうときの実質的面積が大きい。端子Ｔ２はいずれの端子にも導通されていないが面積が大きい。グランド端子Ｔｇは他の端子に導通されておらずかつ小さい。このため、図７（ｂ）のように、グランド端子Ｔｇが薄くなってしまう。これにより、ダイプレクサをマザーボード３０に実装したときに、グランド端子Ｔｇとマザーボード３０との接合が弱くなってしまう可能性がある。
【００３８】
実施例１によれば、ＬＰＦ２４（第１フィルタ)は、導電体パターン１２ｂから１２ｉにより形成されたインダクタＬ１１およびＬ１２（第１インダクタ）とキャパシタＣ１１からＣ１３（第１キャパシタ）とを含む。ＨＰＦ２６は、導電体パターン１２ｂから１２ｉにより形成されたインダクタＬ２１（第２インダクタ）とキャパシタＣ２１からＣ２３（第２キャパシタ）とを含む。グランド端子Ｔｇは、積層体１０の上面に設けられた方向識別マーク２２と導電体パターン１２ｂから１２ｉを介して導通されている。このように、共通端子Ｔａ、端子Ｔ１（第１端子）端子Ｔ２（第２端子）およびグランド端子Ｔｇのうち導電体パターン１２ｂから１２ｉを介し他の端子と導通されていない非導通端子を方向識別マーク２２とＤＣ的に接続する。
【００３９】
これにより、端子電極２０および方向識別マーク２２をメッキ法を用い形成するときに、グランド端子Ｔｇの面積が実質的に大きくなる。よって、グランド端子Ｔｇの膜厚を他の端子電極２０程度とすることができる。よって、グランド端子Ｔｇとマザーボード３０との接合強度を確保できる。また、メッキ用の電極と方向識別マーク２２を共通にすることにより、ダイプレクサを小型化することができる。方向識別マーク２２の形状は円形以外に四角形、三角形等の多角形でもよく、楕円形状でもよい。また、方向識別マーク２２は英数字等の文字または矢印等の記号でもよい。方向識別マーク２２の形状により方向を識別してもよいし、方向識別マーク２２の位置により方向を識別してもよい。
【００４０】
また、端子Ｔ２とグランド端子Ｔｇのように、他の端子に接続されていない非導通端子が複数ある場合、方向識別マーク２２は、非導通端子のうち最も面積の小さい端子に導電体パターン１２ｂから１２ｉを介し導通されている。これにより、より薄くなりやすい端子電極２０の膜厚を大きくできる。
【００４１】
方向識別マーク２２に接続される端子電極２０はグランド端子Ｔｇ以外でもよい。方向識別マーク２２に導通される端子電極２０をグランド端子Ｔｇとすることで、方向識別マーク２２が接続することにより高周波特性への影響を抑制できる。
【００４２】
図３のコイル１４ａのように、方向識別マーク２２は、導電体パターン１２ａから１２ｉのうち平面方向に延伸する少なくとも一部を介し非導通端子と導通されていることが好ましい。これにより、平面方向に延伸するインダクタのコイル１４またはキャパシタの電極１５の一部と、グランド端子Ｔｇと方向識別マーク２２とを接続する経路とを共通にすることができる。よって、ダイプレクサを小型化することができる。
【００４３】
ＬＰＦ２４は共通端子Ｔａと端子Ｔ１との間に直列にインダクタが接続される。このため、共通端子Ｔａと端子Ｔ１とがＤＣ的に接続される。ＨＰＦ２６は共通端子Ｔａと端子Ｔ２との間に直列にキャパシタが接続される。このため、共通端子Ｔａと端子Ｔ２とがＤＣ的に接続されない。よって、ＨＰＦ２６の端子Ｔ２は非接続端子となりやすい。また、グランド端子Ｔｇと他の端子との間にはキャパシタが接続され、非接続端子となりやすい。
【００４４】
端子Ｔ２を方向識別マーク２２と導通させた場合、方向識別マーク２２は、積層体１０のうちＨＰＦ２６に含まれるキャパシタおよびインダクタが形成された領域上に設けることが好ましい。これにより、方向識別マーク２２とＬＰＦ２４とが高周波的に結合することを抑制し、アイソレーション特性の劣化を抑制することができる。
【００４５】
グランド端子Ｔｇを方向識別マーク２２と導通させた場合、グランド端子ＴｇにはＨＰＦ２６のインダクタＬ２１が接続されている。よって、方向識別マーク２２は、積層体１０のうちＨＰＦ２６に含まれるキャパシタおよびインダクタが形成された領域上に設けることが好ましい。これにより、方向識別マーク２２とＬＰＦ２４とが高周波的に結合することを抑制し、アイソレーション特性の劣化を抑制することができる。
【００４６】
図８は、実施例１における積層体の平面図である。図８では、方向識別マーク２２、導電体パターン１２ｂで形成されたコイル１４ａおよび１４ｂを図示している。図８に示すように、誘電体層１１ｂの上面には導電体パターン１２ｂによりコイル１４ａおよび１４ｂが形成されている。コイル１４ａおよび１４ｂはそれぞれインダクタＬ２１およびＬ１１の一部である。コイル１４ａはパッド６２ａおよび６２ｂとスパイラルパターン６４とを含む。スパイラルパターン６４はパッド６２ａと６２ｂとの間に接続されている。パッド６２ａはビア配線１３ａにより方向識別マーク２２と接続されている。パッド６２ｂはビア配線１３ｂを介しグランド端子Ｔｇと接続されている。
【００４７】
スパイラルパターン６４は中央部にパターンが設けられていない。スパイラルパターン６４の中心と方向識別マーク２２の中心は例えば略一致している。スパイラルパターン６４の内径をＤ２とし、方向識別マーク２２の直径をＤ１とする。
【００４８】
Ｄ１／Ｄ２を変化させ、ＨＰＦ２６の通過帯域における挿入損失をシミュレーションした。図９は、実施例１におけるＤ１／Ｄ２に対する挿入損失を示す図である。図９に示すように、Ｄ１／Ｄ２×１００％が８０％以下では、挿入損失はほとんど変化しない。Ｄ１／Ｄ２×１００％が１００％以上となると挿入損失が大きくなる。実施例１では、Ｄ１＝１５０μｍ、Ｄ２＝２５０μｍおよびＤ１／Ｄ２＝６０％とする。
【００４９】
このように、インダクタＬ１１、Ｌ１２およびＬ２１の少なくとも１つは、中央部にパターンが設けられていないスパイラルパターン６４を含む。方向識別マーク２２は平面視においてスパイラルパターン６４の中央部に位置しスパイラルパターン６４に重ならない。これにより、ＬＰＦ２４またはＨＰＦ２６の特性が劣化することを抑制できる。
【００５０】
特に、導電体パターン１２ｂから１２ｉのうち、最も方向識別マーク２２側の導電体パターン１２ｂにより形成されたスパイラルパターン６４は方向識別マークの影響を受けやすい。そこで、方向識別マーク２２は最も方向識別マーク２２側の導電体パターン１２ｂにより形成されたスパイラルパターン６４の中央部に位置しスパイラルパターン６４に重ならないことが好ましい。
【実施例２】
【００５１】
図１０は、実施例２に係るダイプレクサの回路図である。図１０に示すように、ダイプレクサ１０２では、グランド端子ＴｇとキャパシタＣ２１およびＣ２３の間のノードとの間に直列接続されたキャパシタＣ２２とインダクタＬ２１のうち、キャパシタＣ２２がグランド端子Ｔｇ側に、インダクタＬ２１がノード側に接続されている。すなわち、キャパシタＣ２２とインダクタＬ２１とが実施例１の図１と逆に接続されている。その他の構成は実施例１の図１と同じであり説明を省略する。
【００５２】
図１１および図１２は、実施例２における積層体１０の解体斜視図である。図１１および図１２に示すように、導電体パターン１２ｂおよび１２ｃにより、インダクタＬ１１およびキャパシタＣ２２が形成される。導電体パターン１２ｄおよび１２ｅによりインダクタＬ１２およびＬ２１が形成される。導電体パターン１２ｆおよび１２ｇによりキャパシタＣ１１が形成される。導電体パターン１２ｆから１２ｈによりキャパシタＣ１２が形成される。導電体パターン１２ｇから１２ｉによりキャパシタＣ２１およびＣ２３が形成される。導電体パターン１２ｈおよび１２ｉによりキャパシタＣ１３が形成される。キャパシタＣ２２の電極１５ａが最も方向識別マーク２２側の導電体パターン１２ｂにより形成されている。
【００５３】
グランド端子Ｔｇは、導電体パターン１２ｈのキャパシタＣ１３の電極１５、導電体パターン１２ｆのキャパシタＣ１２の電極１５、導電体パターン１２ｂのキャパシタＣ２２の電極１５ａを介し方向識別マーク２２に接続されている。その他の構成は、実施例１の図３および図４と同じであり説明を省略する。
【００５４】
図１３は、実施例２における積層体の平面図である。図１３では、方向識別マーク２２、導電体パターン１２ｂで形成された電極１５ａコイル１４ｂを図示している。図１３に示すように、誘電体層１１ｂの上面には導電体パターン１２ｂにより電極１５ａおよびコイル１４ｂが形成されている。電極１５ａおよびコイル１４ｂはそれぞれキャパシタＣ２２およびインダクタＬ１１の一部である。電極１５ａはビア配線１３ｂを介しグランド端子Ｔｇに接続されている。方向識別マーク２２はビア配線１３ａを介し電極１５ａに接続されている。方向識別マーク２２は平面視において、電極１５ａと重なる。
【００５５】
実施例２によれば、最も方向識別マーク２２側に設けられた導電体パターン１２ｂは、平面視において方向識別マーク２２に重なりかつ方向識別マーク２２に導通された電極１５ａを含む。電極１５ａは、ＬＰＦ２４およびＨＰＦ２６の少なくとも一方に含まれるキャパシタの電極である。これにより、方向識別マーク２２が導電体パターン１２ｂより下の導電体パターン１２ｃから１２ｉと容量結合することを抑制できる。よって、ＬＰＦ２４およびＨＰＦ２６の特性劣化を抑制できる。方向識別マーク２２は、電極１５ａより小さく、平面視において電極１５ａの外側には重ならないことが好ましい。
【実施例３】
【００５６】
図１４は、実施例３に係るトリプレクサの回路図である。図１４に示すように、トリプレクサ１０４では、共通端子Ｔａと端子Ｔ３との間にバンドパスフィルタ（ＢＰＦ）２８が接続されている。ＢＰＦ２８は、インダクタＬ３１からＬ３３とキャパシタＣ３０からＣ３３を含む。インダクタＬ３１、キャパシタＣ３０およびＣ３１は共通端子Ｔａと端子Ｔ３との間に直列に接続されている。キャパシタＣ３０とＣ３１との間のノードとグランド端子Ｔｇとの間にインダクタＬ３２およびキャパシタＣ３２が並列に接続されている。端子Ｔ３とグランド端子Ｔｇとの間にインダクタＬ３３およびキャパシタＣ３３が並列に接続されている。
【００５７】
ＢＰＦ２８は、ＬＰＦ２４とＨＰＦ２６の通過帯域の間に通過帯域を有する。ＢＰＦ２８は、共通端子Ｔａ（または端子Ｔ３）に入力する高周波信号のうち通過帯域内の信号を端子Ｔ３（または共通端子Ｔａ）に通過させＬＰＦ２４とＨＰＦ２６との通過帯域の信号を抑圧する。端子Ｔ３には例えば高周波スイッチ等を介して中間周波数帯域用のデュプレクサが接続される。
【００５８】
図１５は、実施例３に係るトリプレクサの斜視図である。図１５に示すように、積層体１０の下面に端子電極２０が設けられている。端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２、Ｔ３および２つのグランド端子Ｔｇを含む。端子電極２０の大きさは、例えば１８０μｍ×１２５μｍである。
【００５９】
共通端子Ｔａと端子Ｔ１とは図１４のようにインダクタＬ１１およびＬ１２を介しＤＣ的に接続されている（図１５の実線５２）。端子Ｔ３とグランド端子ＴｇとはインダクタＬ３３を介しＤＣ的に導通されている（図１５の点線５４）。端子Ｔ２は、他の端子との間にキャパシタＣ１２、Ｃ１３またはＣ２２が接続されており、他の端子とＤＣ的に接続されていない。そこで、グランド端子Ｔｇと方向識別マーク２２とを導電体パターンを介し導通させる。これにより、端子Ｔ３が薄くなることを抑制できる。
【００６０】
実施例３によれば、ＢＰＦ２８（第３フィルタ）は、共通端子Ｔａと端子Ｔ３（第３端子）との間に接続され、インダクタＬ３１からＬ３３（第１インダクタ）およびキャパシタＣ３０からＣ３３（第３キャパシタ）を含む。方向識別マーク２２は、共通端子Ｔａ、端子Ｔ１，Ｔ２，Ｔ３およびグランド端子Ｔｇのうち導電体パターン１２ｂから１２ｉを介し他の端子と導通されていない非導通端子と導電体パターン１２ｂから１２ｉを介し導通されている。これにより、非導通端子が薄くなることを抑制できる。また、方向識別マーク２２をメッキ用電極として用いるため、トリプレクサを小型化することができる。
【００６１】
実施例１から３において、第１フィルタがＬＰＦ２４であり、第２フィルタがＨＰＦ２６であり、および第３フィルタがＢＰＦ２８である例に説明したが、第１フィルタから第３フィルタは、所望のフィルタ特性を得るためＬＰＦ、ＢＰＦおよびＨＰＦから任意に選択することができる。第１フィルタから第３フィルタにそれぞれ含まれるキャパシタおよびインダクタの個数や大きさ等は、所望のフィルタ特性を得るため任意に選択することができる。
【００６２】
次に、図５のステップＳ１２におけるビア配線の形成方法の例を説明する。図１６（ａ）から図１６（ｄ）は、ビア配線の形成方法の一例を示す断面図である。図１６（ｂ）および図１６（ｄ）は、図１６（ａ）および図１６（ｃ）のビアホールまたはビア配線付近の拡大図である。
【００６３】
図１６（ａ）に示すように、支持シート４２上にシート状の誘電体層１１が貼り付けられている。支持シート４２は例えばＰＥＴ（Polyethylene Terephthalate）シート等の樹脂シートである。支持シート４２は吸着テーブル４０に吸着されている。吸着テーブル４０は支持シート４２を真空吸着する。誘電体層１１に集光レンズ４４ａより集光されたレーザ光４４を直接照射する。これにより、誘電体層１１を貫通するビアホール３２が形成される。図１６（ｂ）に示すように、微細なビアホール３２を形成するため、レーザ光４４の強度を小さくすると、誘電体層１１内のビアホール３２の断面形状は三角形に近い台形となる。すわなち、ビアホール３２の側面はテーパ状となる。
【００６４】
図１６（ｃ）に示すように、ビアホール３２上に開口４７を有するスクリーン４８を誘電体層１１上に配置する。開口４７は、ビアホール３２に対応する位置に設けられる。このため、スクリーン４８は、ビアホール３２の配置に合わせた開口４７を有する専用マスクとなる。スキージ４６を用い金属ペースト３４をビアホール３２内に充填する。図１６（ｄ）に示すように、ビアホール３２内に金属ペースト３４が充填される。開口４７によりビアホール３２上にビアホール３２より大きなランド３６が形成される。その後、誘電体層１１から支持シート４２を剥がす。
【００６５】
図１７（ａ）から図１７（ｄ）は、ビア配線の形成方法の別の一例を示す断面図である。図１７（ｂ）および図１７（ｄ）は、図１７（ａ）および図１７（ｃ）のビアホールまたはビア配線付近の拡大図であり、図１７（ａ）および図１７（ｂ）と上下を反転している。
【００６６】
図１７（ａ）に示すように、吸着テーブル４０上に緩衝板４３を介し誘電体層１１および支持シート４２を配置する。緩衝板４３は例えばアクリル板等の樹脂板である。支持シート４２を介しレーザ光４４を誘電体層１１に照射する。支持シート４２、誘電体層１１および緩衝板４３にそれぞれ開口３２ａ、ビアホール３２および開口３２ｂが形成される。レーザ光４４は支持シート４２を透過して誘電体層１１に照射される。このため、レーザ光４４の強度を図１６（ａ）より大きくしても、ビアホール３２を微細化できる。緩衝板４３は、吸着テーブル４０をレーザ光４４から保護する。図１７（ｂ）のように、ビアホール３２の断面形状はほぼ長方形となる。すなわち、ビアホール３２の側面はほぼストレート状である。
【００６７】
図１７（ｃ）に示すように、誘電体層１１および支持シート４２を緩衝板４３から剥がす。吸着テーブル４０上に保護層４５を介し誘電体層１１および支持シート４２を配置する。保護層４５は例えばクリーン紙である。保護層４５は誘電体層１１の表面を吸着テーブル４０から保護する。スクリーン４８を支持シート４２上に配置する。スクリーン４８は、ビアホール３２の配置にあわせた開口４７を有する。スキージ４６を用い金属ペースト３４をビアホール３２内に充填する。図１７（ｄ）に示すように、支持シート４２に設けられた開口３２ａを開口４７とともに印刷用の開口として用いる。これにより、ビアホール３２内に金属ペースト３４が充填される。
【００６８】
図１７（ａ）から図１７（ｄ）の方法では、図１７（ａ）において、支持シート４２を透過してレーザ光４４を誘電体層１１に照射する。これにより、図１７（ｂ）のように、微細でかつほぼストレート状の側面を有するビアホール３２を形成できる。また、図１７（ｃ）のように、支持シート４２に形成された開口３２ａを印刷用の開口の一部として用いる。これにより、図１７（ｄ）のように、ランド３６が形成されない。これにより、ビアホール３２とランド３６との合わせマージンが不要となる。よって、パターンの微細化が可能となる。これにより、誘電体層１１を積層してビアホール３２を積み重ねた際にランド３６が無くストレート状のビアホール３２が形成可能である。
【００６９】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７０】
１０    積層体
１１、１１ａ−１１ｉ  誘電体層
１２、１２ａ−１２ｊ  導電体パターン
１３、１３ａ、１３ｂ  ビア配線
１４、１４ａ、１４ｂ  コイル
１５、１５ａ  電極
２０  端子電極
２２  方向識別マーク
２４  ＬＰＦ
２６  ＨＰＦ
２８  ＢＰＦ
６４  スパイラルパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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