(57)【要約】【課題】β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供する。【解決手段】Ａ／Ｄ変換器は、非２進のβ変換サイクリック型Ａ／Ｄ変換回路と２進以下の逐次比較型Ａ／Ｄ変換回路とを共に含んで構成され、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路にβ変換サイクリック型Ａ／Ｄ変換回路を適用し、所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に逐次比較型Ａ／Ｄ変換回路を適用し、β変換サイクリック型Ａ／Ｄ変換回路による所定のビット範囲のＡ／Ｄ変換結果とＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路でＡ／Ｄ変換して得られた下位のビット範囲のＡ／Ｄ変換結果とをデジタル合成部で合成してＡ／Ｄ変換器が出力するＡ／Ｄ変換結果を得ることを特徴とする。【選択図】図１
2018064157.tif 000002
【特許請求の範囲】
【請求項１】
複数のＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器であって、
非２進のβ変換サイクリック型Ａ／Ｄ変換回路と２進以下の逐次比較型Ａ／Ｄ変換回路とを共に含んで構成され、
所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記β変換サイクリック型Ａ／Ｄ変換回路を適用し、
前記所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記逐次比較型Ａ／Ｄ変換回路を適用し、
前記β変換サイクリック型Ａ／Ｄ変換回路による前記所定のビット範囲のＡ／Ｄ変換結果と、
前記所定のビット範囲のＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路でＡ／Ｄ変換して得られた前記下位のビット範囲のＡ／Ｄ変換結果と、
をデジタル合成部で合成して、前記Ａ／Ｄ変換器が出力するＡ／Ｄ変換結果を得ることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記逐次比較型Ａ／Ｄ変換回路は、複数の容量素子を含む容量アレイを用いて前記下位のビット範囲のＡ／Ｄ変換を実行し、
前記β変換サイクリック型Ａ／Ｄ変換回路は、前記容量アレイを積分容量として使用して前記所定のビット範囲のＡ／Ｄ変換を実行することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
複数の前記容量アレイを有し、
第１の容量アレイを用いて、前記β変換サイクリック型Ａ／Ｄ変換回路が前記所定のビット範囲のＡ／Ｄ変換を実行した後、前記逐次比較型Ａ／Ｄ変換回路が前記下位のビット範囲のＡ／Ｄ変換を実行し、
前記第１の容量アレイを用いた前記下位のビット範囲のＡ／Ｄ変換が終了する前に、前記第１の容量アレイとは異なる第２の容量アレイを用いて、前記β変換サイクリック型Ａ／Ｄ変換回路が前記所定のビット範囲のＡ／Ｄ変換を開始するインタリーブ動作を行う請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記Ａ／Ｄ変換器に含まれる１つ以上の前記β変換サイクリック型Ａ／Ｄ変換回路は、前記β変換サイクリック型Ａ／Ｄ変換回路の入力ノードに予め定められた電圧を入力する入力回路を有する請求項１乃至３のいずれか一項に記載のＡ／Ｄ変換器。
【請求項５】
前記β変換サイクリックＡ／Ｄ変換回路で使用される基準電圧Ｖｒｅｆ１と、
前記逐次比較型Ａ／Ｄ変換回路で使用される基準電圧Ｖｒｅｆ２と、
前記β変換サイクリックＡ／Ｄ変換回路と前記逐次比較型Ａ／Ｄ変換回路との間のオフセット電圧Ｖｏｆｆと、
の間にＶｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ１及びＶｒｅｆ２が設定されていることを特徴とする請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換器。
【請求項６】
前記逐次比較型Ａ／Ｄ変換回路の信号比較ノードに接続されるＤ／Ａ変換回路を有し、
前記Ｄ／Ａ変換回路の出力信号を用いて前記逐次比較型Ａ／Ｄ変換回路のオフセット電圧をキャンセルすることを特徴とする請求項１乃至５のいずれか一項に記載のＡ／Ｄ変換器。
【請求項７】
前記逐次比較型Ａ／Ｄ変換回路の信号比較ノードにディザー信号を入力する信号発生部を有する請求項１乃至６のいずれか一項に記載のＡ／Ｄ変換器。
【請求項８】
前記逐次比較型Ａ／Ｄ変換回路による複数のＡ／Ｄ変換結果を平均化して、前記逐次比較型Ａ／Ｄ変換回路の実効分解能を向上させる平均処理部を有する請求項１乃至７のいずれか一項に記載のＡ／Ｄ変換器。
【請求項９】
前記逐次比較型Ａ／Ｄ変換回路で実行するＡ／Ｄ変換のビット長を変更するビット長制御部を有する請求項１乃至８のいずれか一項に記載のＡ／Ｄ変換器。
【請求項１０】
前記β変換サイクリック型Ａ／Ｄ変換回路は、
比較対象となる比較電圧としきい値とを比較し、比較結果を示すデジタル値を出力する比較器と、
β（１＜β＜２）倍の増幅率を有し、前記比較器の比較結果に応じた所定の演算を実行して、前記残差信号を生成する演算増幅部と、
入力信号をサンプリングするとき、前記入力信号を前記比較電圧として出力し、前記サンプリングが終了した後、前記残差信号を前記比較電圧として出力する切替部と、
所定の入力電圧を前記Ａ／Ｄ変換器でＡ／Ｄ変換した結果を用いて、前記βの値を推定するβ値推定制御部と、
を有し、
前記デジタル合成部は、
前記β変換サイクリック型Ａ／Ｄ変換回路による前記所定のビット範囲のβ進Ａ／Ｄ変換結果を、前記β値推定制御部が推定した前記βの値の推定結果を用いて、２進に変換した結果と、前記逐次比較型Ａ／Ｄ変換回路による前記下位のビット範囲のＡ／Ｄ変換結果とを合成し、２進のＡ／Ｄ変換結果を出力することを特徴とする請求項１乃至９のいずれか一項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するアナログ−デジタル変換器（以下、Ａ／Ｄ変換器と呼ぶ）が広く用いられている。
【０００３】
また、製造ばらつきによる誤動作が少ない高精度のＡ／Ｄ変換器として、非２進（＝β進、１＜β＜２）で符号化を行うβ変換を用いたサイクリック型Ａ／Ｄ変換器や、複数のβ変換サイクリック型Ａ／Ｄ変換器を縦続接続したβ変換パイプラインＡ／Ｄ変換器等が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−７０２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図３９は、β変換パイプラインＡ／Ｄ変換器の構成の一例を示している。図３９の例では、β変換パイプラインＡＤＣ（Analog to Digital Converter）１は、縦続に接続された複数のβ変換サイクリックＡＤＣ１０−１〜１０−ｎ（ｎは２以上の自然数）と、デジタル合成＋β値推定部２０とを有する。
【０００６】
複数のβ変換サイクリックＡＤＣ１０−１〜１０−ｎは、入力電圧Ｖｉｎをサンプリングし、上位ビットから順に、β変換サイクリックＡＤＣ１０−１、β変換サイクリックＡＤＣ１０−２、・・・、β変換サイクリックＡＤＣ１０−ｎを用いてＡ／Ｄ変換を行う。
【０００７】
デジタル合成＋β値推定部２０は、複数のβ変換サイクリックＡＤＣ１０−１〜１０−ｎの各々に含まれる演算増幅器の増幅率を示すβ（１＜β＜２）の値を推定する。また、デジタル合成＋β値推定部２０は、推定したβの値を用いて、複数のβ変換サイクリックＡＤＣ１０−１〜１０−ｎから出力されるＡ／Ｄ変換結果を合成し、β変換パイプラインＡＤＣ１のＡ／Ｄ変換結果であるデジタル出力Ｄｏｕｔを出力する。
【０００８】
このようなβ変換パイプラインＡＤＣ１において、複数のβ変換サイクリックＡＤＣ１０−１〜１０−ｎの各々には、演算増幅器が含まれている。一般的に演算増幅器の消費電流は大きく、信号を増幅（演算）している間は電流を流し続ける必要があるため、β変換パイプラインＡＤＣ１の低消費電力化の妨げとなる。
【０００９】
本発明の実施の形態は、上記の問題点に鑑みてなされたものであって、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施態様によるＡ／Ｄ変換器（１００）は、複数のＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器（１００）であって、非２進のβ変換サイクリック型Ａ／Ｄ変換回路（１１０）と２進以下の逐次比較型Ａ／Ｄ変換回路（１２０）とを共に含んで構成され、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）を適用し、前記所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記逐次比較型Ａ／Ｄ変換回路（１２０）を適用し、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）による前記所定のビット範囲のＡ／Ｄ変換結果と、前記所定のビット範囲のＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路（１２０）でＡ／Ｄ変換して得られた前記下位のビット範囲のＡ／Ｄ変換結果と、をデジタル合成部（２３０）で合成して、前記Ａ／Ｄ変換器（１００）が出力するＡ／Ｄ変換結果を得ることを特徴とする。
【００１１】
好ましくは、前記逐次比較型Ａ／Ｄ変換回路（１２０）は、容量値が異なる複数の容量素子（Ｃ０〜ＣＮ−１）を含む容量アレイを用いて前記下位のビット範囲のＡ／Ｄ変換を実行し、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、前記容量アレイを積分容量として使用して前記所定のビット範囲のＡ／Ｄ変換を実行することを特徴とする。
【００１２】
好ましくは、前記Ａ／Ｄ変換器（１００）は、複数の前記容量アレイ（１３００）を有し、第１の容量アレイ（１３００−１）を用いて、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）が前記所定のビット範囲のＡ／Ｄ変換を実行した後、前記逐次比較型Ａ／Ｄ変換回路（１２０）が前記下位のビット範囲のＡ／Ｄ変換を実行し、前記第１の容量アレイ（１３００−１）を用いた前記下位のビット範囲のＡ／Ｄ変換が終了する前に、前記第１の容量アレイ（１３００−１）とは異なる第２の容量アレイ（１３００−２）を用いて、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）が前記所定のビット範囲のＡ／Ｄ変換を開始するインタリーブ動作を行う。
【００１３】
好ましくは、前記Ａ／Ｄ変換器（１００）に含まれる１つ以上の前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）の入力ノードに予め定められた電圧を入力する入力回路（ＳＷ７）を有する。
【００１４】
好ましくは、前記Ａ／Ｄ変換器（１００）は、前記β変換サイクリックＡ／Ｄ変換回路（１１０）で使用される基準電圧Ｖｒｅｆ１と、前記逐次比較型Ａ／Ｄ変換回路（１２０）で使用される基準電圧Ｖｒｅｆ２と、前記β変換サイクリックＡ／Ｄ変換回路（１１０）と前記逐次比較型Ａ／Ｄ変換回路（１２０）との間のオフセット電圧Ｖｏｆｆと、の間にＶｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ１及びＶｒｅｆ２が設定されていることを特徴とする。
【００１５】
好ましくは、前記Ａ／Ｄ変換器は、前記逐次比較型Ａ／Ｄ変換回路（１２０）の基準電圧との大小比較を行う比較器（２４０）への入力となる信号比較ノードＶｘに接続されるＤ／Ａ変換回路（３３０１）を有し、前記Ｄ／Ａ変換回路（３３０１）の出力信号を用いて前記逐次比較型Ａ／Ｄ変換回路（１２０）のオフセット電圧をキャンセルすることを特徴とする。
【００１６】
好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）の信号比較ノードＶｘにディザー信号を入力する信号発生部（３５０１）を有する。
【００１７】
好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）による複数のＡ／Ｄ変換結果を平均化して、前記逐次比較型Ａ／Ｄ変換回路（１２０）の実効分解能を向上させる平均処理部（３５０３）を有する。
【００１８】
好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）で実行するＡ／Ｄ変換のビット長を変更するビット長制御部（３４０２）を有する。
【００１９】
好ましくは、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、比較対象となる比較電圧としきい値とを比較し、比較結果を示すデジタル値を出力する比較器（１１）と、β（１＜β＜２）倍の増幅率を有し、前記比較器の比較結果に応じた所定の演算を実行して、前記残差信号を生成する演算増幅部（１１１）と、入力信号をサンプリングするとき、前記入力信号を前記比較電圧として出力し、前記サンプリングが終了した後、前記残差信号を前記比較電圧として出力する切替部（ＳＷ３）と、所定の電圧を前記Ａ／Ｄ変換器（１００）でＡ／Ｄ変換した結果を用いて、前記βの値を推定するβ値推定制御部（２２２）と、を有し、前記デジタル合成部（２３０）は、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）による前記所定のビット範囲のβ進Ａ／Ｄ変換結果を、前記β値推定制御部（２２２）が推定した前記βの値の推定結果を用いて、２進に変換した結果と、前記逐次比較型Ａ／Ｄ変換回路（１２０）による前記下位のビット範囲のＡ／Ｄ変換結果とを合成し、２進のＡ／Ｄ変換結果を出力することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】一実施形態に係るＡ／Ｄ変換器の構成例を示す図である。
【図２】第１の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図３】β変換サイクリックＡＤＣの動作の例について説明するための図である。
【図４】β変換サイクリックＡＤＣのスイッチの設定例を示す図（１）である。
【図５】β変換サイクリックＡＤＣのスイッチの設定例を示す図（２）である。
【図６】第１の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
【図７】第１の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。
【図８】第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。
【図９】第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。
【図１０】第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。
【図１１】第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。
【図１２】第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（５）である。
【図１３】第２の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図１４】第２の実施形態に係る容量アレイの回路構成の例を示す図である。
【図１５】第２の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
【図１６】第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。
【図１７】第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。
【図１８】第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。
【図１９】第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。
【図２０】第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。
【図２１】第３の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図２２】第３の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
【図２３】第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。
【図２４】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。
【図２５】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。
【図２６】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。
【図２７】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。
【図２８】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（５）である。
【図２９】第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（６）である。
【図３０】第４の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図３１】第４の実施形態に係るβ変換パイプラインＡ／Ｄ変換器の例を示す図である。
【図３２】第４の実施形態に係る基準電圧について説明するための図である。
【図３３】第５の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図３４】第６の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図３５】第７の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。
【図３６】回路が低ノイズの場合のＡ／Ｄ変換のイメージを示す図である。
【図３７】回路が高ノイズの場合のＡ／Ｄ変換のイメージを示す図である。
【図３８】回路が低ノイズでディザー信号を印加した場合のＡ／Ｄ変換のイメージを示す図である。
【図３９】β変換パイプラインＡＤＣの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施の形態について、添付の図面を参照して説明する。
【００２３】
＜Ａ／Ｄ変換器の構成＞
図１は、一実施形態に係るＡ／Ｄ変換器の構成例を示す図である。Ａ／Ｄ変換器（アナログ−デジタル変換器）１００は、アナログ信号をデジタル信号に変換する装置（又は回路）であり、アナログの入力信号Ｖｉｎを所定のビット数のデジタル信号Ｄｏｕｔに変換して出力する。
【００２４】
図１（ａ）は、一実施形態に係るＡ／Ｄ変換器１００の一例を示している。Ａ／Ｄ変換器１００は、β変換サイクリックＡＤＣ（Analog to Digital Converter）１１０、逐次比較ＡＤＣ１２０、及びデジタル合成＋β値推定部１３０を有する。Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換を担当するＡ／Ｄ変換回路として、β（１＜β＜２）進のβ変換サイクリックＡＤＣ１１０（β変換サイクリック型Ａ／Ｄ変換回路）を適用する。また、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を担当するＡ／Ｄ変換回路として、例えば、２進の逐次比較ＡＤＣ１２０（逐次比較型Ａ／Ｄ変換回路）を適用する。なお、逐次比較ＡＤＣ１２０は、２進の逐次比較ＡＤＣに限られず、２進以下の逐次比較ＡＤＣを用いるものであれば良い。
【００２５】
この２つのＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器１００には、β変換サイクリックＡＤＣ１１０から出力されるデジタルビットと、逐次比較ＡＤＣ１２０から出力されるデジタルビットとを合成するデジタル合成部が必要になる。また、Ａ／Ｄ変換器１００には、実際にチップ上で実現されたβの値を推定するβ値推定動作、及びβ値推定アルゴリズムを実行するβ推定制御部が必要になる。図１の例では、デジタル合成＋β値推定部１３０に、このデジタル合成部とβ推定制御部とが含まれている。
【００２６】
図１（ｂ）は、一実施形態に係るＡ／Ｄ変換器１００の別の一例を示している。図１（ｂ）に示すように、上位ビットのＡ／Ｄ変換を実現するβ変換サイクリックＡＤＣは、複数段のβ変換サイクリックＡＤＣ１１０−１、１１０−２、・・・で構成されるものであっても良い。また、下位ビットのＡ／Ｄ変換を実現する逐次比較ＡＤＣ１２０は、１段以上の逐次比較ＡＤＣ１２０であって良い。
【００２７】
つまり、Ａ／Ｄ変換器１００は、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路にβ変換サイクリックＡＤＣ１１０を適用し、所定のビット範囲より下位のビット範囲のＡ／Ｄ変換回路に逐次比較ＡＤＣ１２０を適用するものであれば良い。この場合、Ａ／Ｄ変換器１００は、β変換サイクリックＡＤＣ１１０による所定のビット範囲のＡ／Ｄ変換結果と、所定のビット範囲のＡ／Ｄ変換後の残差信号を逐次比較ＡＤＣ１２０でＡ／Ｄ変換した下位のビット範囲のＡ／Ｄ変換結果とを合成し、Ａ／Ｄ変換器１００が出力するＡ／Ｄ変換結果を得る。
【００２８】
続いて、複数の実施形態を例示して、Ａ／Ｄ変換器１００の具体的な構成について説明する。
【００２９】
［第１の実施形態］
＜Ａ／Ｄ変換器の構成＞
図２は、第１の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図２において、Ａ／Ｄ変換器１００は、図１（ａ）に示すＡ／Ｄ変換器１００に対応しており、β変換サイクリックＡＤＣ１１０、逐次比較ＡＤＣ１２０、基準電圧発生回路２１０、全体制御部２２０、及びデジタル合成部２３０等を含む。
【００３０】
（β変換サイクリックＡＤＣの構成）
β変換サイクリックＡＤＣ１１０（以下、第１のＡＤＣと呼ぶ）は、β進（非２進）のＡ／Ｄ変換回路であり、例えば、図２に示すように、比較器１１、ＤＡＣ部１２、演算増幅器１３、容量素子１４ａ、１４ｂ、及び複数のスイッチＳＷ１〜ＳＷ７等を含む。
【００３１】
第１のＡＤＣ１１０は、２進符号化によりデジタル信号を符号化するものではなく、例えば、特許文献１に示されるように、１よりも大きく２よりも小さい数であるβの値を使用するβ進符号化によりデジタル信号を符号化する。
【００３２】
比較器（Ｓｕｂ−ＡＤＣ）１１は、予め定められたしきい値電圧（図２の例ではＶＣＭ）と、スイッチＳＷ３（切替部）から出力されるサンプリング電圧Ｖｓとを比較して、比較結果を示す１ビットのデジタル信号を出力する。比較器１１は、例えば、コンパレータ等によって実現される。
【００３３】
比較器１１は、例えば、比較対象となるサンプリング電圧ＶｓがＶＣＭより高い場合、「１」を出力し、サンプリング電圧ＶｓがＶＣＭ以下の場合、「０」を出力する。なお、ＶＣＭは、例えば、第１のＡＤＣ１１０におけるフルスケール電圧Ｖｆｓ（基準電圧＋Ｖｒｅｆ〜−Ｖｒｅｆ）の中央値（例えば０Ｖ）である。
【００３４】
ＤＡＣ部１２は、比較器１１の比較結果に応じて、基準電圧＋Ｖｒｅｆ、又は−Ｖｒｅｆを選択的に出力する回路であり、例えば、マルチプレクサ等によって実現される。ＤＡＣ部１２は、比較器１１により、サンプリング電圧ＶｓがＶＣＭより高いと判定された場合＋Ｖｒｅｆを出力し、サンプリング電圧ＶｓがＶＣＭより低いと判定された場合−Ｖｒｅｆを出力する。
【００３５】
演算増幅部１１１は、β（１＜β＜２）倍の増幅率（利得）を有し、比較器１１の比較結果に応じた所定の演算を実行して、残差信号Ｖｒｅｓを生成する回路であり、例えば、オペアンプ等によって実現される。なお、演算増幅部１１１の増幅率を表すβの値は、容量素子１４ａの容量値Ｃａと、容量素子１４ｂの容量値Ｃｂとの比により、１＜β＜２となるように予め設定されているものとする。
【００３６】
容量素子１４ａは容量値Ｃａの容量素子であり、容量素子１４ｂは容量値Ｃｂの容量素子である。容量素子１４ａ、１４ｂは、例えば、コンデンサ等によって実現される。
【００３７】
スイッチＳＷ１〜ＳＷ７は、全体制御部２２０の制御により、信号の接続と切断を切替えるスイッチ素子である。β変換サイクリックＡＤＣには３つの動作状態があり、全体制御部２２０は、各動作状態に応じた接続状態となるようにスイッチＳＷ１〜ＳＷ７を切替える。
【００３８】
（β変換サイクリックＡＤＣの動作）
ここで、図３〜５を用いて、第１のＡＤＣ１１０の動作について説明する。図３は、β変換サイクリックＡＤＣの動作の例について説明するための図である。また、図４、５は、第１のＡＤＣ１１０の各スイッチの設定例を示す図である。
【００３９】
図３（ａ）は、第１のＡＤＣ１１０のＡ／Ｄ変換処理の流れを示すフローチャートである。
【００４０】
ステップＳ３０１において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、例えば、図４（ａ）に示すように切替えることにより、第１のＡＤＣ１１０の入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量素子１４ｂ（Ｃｂ）にサンプリングする。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
【００４１】
動作状態（Ａ）において、全体制御部２２０は、図４（ａ）に示すように、容量素子１４ｂがＶｉｎに接続されるようにスイッチＳＷ１を制御し、容量素子１４ａがＶｉｎに接続されるようにスイッチＳＷ２を制御する。また、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓ（比較電圧）として、Ｖｉｎが入力されるようにスイッチＳＷ３を制御する。さらに、全体制御部２２０は、スイッチＳＷ４を切断し、スイッチＳＷ５、ＳＷ６を接続するように制御する。
【００４２】
なお、全体制御部２２０は、βの値を推定するβ値推定動作を行うときのみ、第１のＡＤＣ１１０にＶＣＭを入力するようにスイッチＳＷ７を制御するものとし、ここでは、第１のＡＤＣ１１０にＶｉｎが入力されるように、固定的にＳＷ７が設定されているものとする。
【００４３】
図３（ｂ）は、第１のＡＤＣ１１０のＡ／Ｄ変換処理のタイミングを示す図である。図３（ｂ）に示すように、最初の動作状態（Ａ）の終了時、比較器１１の比較結果が更新され、１番目の出力ビット（最上位ビット）ｂ０が出力される。
【００４４】
その後、ステップＳ３０２において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、例えば、図４（ｂ）に示すように切替えることにより、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
【００４５】
動作状態（Ｂ）において、全体制御部２２０は、図４（ｂ）に示すように、容量素子１４ｂが演算増幅部１１１から出力される残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ１を制御する。また、全体制御部２２０は、容量素子１４ａが、ＤＡＣ部１２の出力に接続されるようにスイッチＳＷ２を制御する。さらに、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓとして、Ｖｒｅｓを入力するようにスイッチＳＷ３を制御する。さらにまた、全体制御部２２０は、スイッチＳＷ４、ＳＷ５を切断し、スイッチＳＷ６を接続するように制御する。
【００４６】
この動作状態（Ｂ）において、比較器１１でサンプル電圧Ｖｓが、ＶＣＭより高いと判定された場合、演算増幅部１１１は、容量素子１４ａにサンプリングされた電圧をＶｒｅｓ'とすると、出力電圧Ｖｒｅｓ＝Ｖｒｅｓ'×β＋（１−β）Ｖｒｅｆを出力する。一方、比較器１１でサンプル電圧Ｖｓが、ＶＣＭより低いと判定された場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝Ｖｒｅｓ'×β＋（β−１）Ｖｒｅｆを出力する。
【００４７】
ステップＳ３０３において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、例えば、図５に示すように切替えることにより、サイクリックサンプリング動作を実行する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
【００４８】
動作状態（Ｃ）において、全体制御部２２０は、図５に示すように、容量素子１４ｂが残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ１を制御し、容量素子１４ａが残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ２を制御する。また、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓとして、残差信号Ｖｒｅｓを出力するようにスイッチＳＷ３を制御する。さらに、全体制御部２２０は、スイッチＳＷ４を接続し、スイッチＳＷ５、ＳＷ６を切断するように制御する。
【００４９】
この動作状態（Ｃ）において、第１のＡＤＣ１１０は、ステップＳ３０２の信号増幅動作で作り出した容量素子１４ｂに蓄えられている残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。
【００５０】
このとき、図３（ｂ）に示すように、最初の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、２番目の出力ビットｂ１が出力される。
【００５１】
ステップＳ３０４において、全体制御部２２０は、所定のビット数Ｘ（例えば５ビット）が得られたかを判断する。
【００５２】
所定のビット数の出力ビットＢｘ（＝ｂ０、ｂ１、...、ｂｘ-1）が得られた場合、全体制御部２２０は、１回分のＡ／Ｄ変換処理を終了させる。一方、所定のビット数が得られていない場合、全体制御部２２０は、処理をステップＳ３０２に戻して、同様の処理を再び実行する。
【００５３】
（逐次比較ＡＤＣ）
逐次比較ＡＤＣ１２０（以下、第２のＡＤＣと呼ぶ）は、２進（バイナリ）の重み付値を持つＮ個（Ｎは２以上の整数）の容量素子Ｃ０〜ＣＮ−１と１つのダミー容量素子Ｃｄを含む容量アレイ、比較器２４０、ＳＡＲ２５０、スイッチＳＷ１０、スイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓ等を有する。
【００５４】
なお、説明を容易にするため２進の重み付値を持つ容量素子を用いた構成で説明したが、容量素子Ｃ０〜ＣＮ−１、Ｃｄは、単位容量の容量素子の組合せで構成しても良い。
【００５５】
第２のＡＤＣ１２０は、ＳＡＲ（逐次比較レジスタ）２５０の出力論理に従って、＋Ｖｒｅｆ、−Ｖｒｅｆに接続されるスイッチの出力が同じ論理（ＤＮ−１，・・・，Ｄ０,Ｄｄ）になるようにスイッチを切替える。ＳＡＲ２５０は、上位ビット（ＤＮ−１）側から順次、スイッチを切替えることにより、出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
【００５６】
比較器２４０は、予め定められたしきい値電圧（例としてＶＣＭ）と、出力電圧Ｖｘ（以後、この電圧Ｖｘが入力される端子を電圧比較ノードと呼ぶ）を比較して、比較結果を示す１ビットのデジタル値ｄＹを出力する。比較器２４０は、ＳＡＲ（逐次比較レジスタ）２５０の出力に従って所定のビット数Ｙの出力ビットＤｙ（＝ｄ０、ｄ１、...、ｄＹ-1）を得る。
【００５７】
また、全体制御部２２０は、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続することにより、第１のＡＤＣ１１０で上位ビットのＡ／Ｄ変換を実行した後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０の入力信号として入力する。これにより、第２のＡＤＣ１２０は、入力された残差信号ＶｒｅｓのＡ／Ｄ変換を実行し、下位ビットを特定する。
【００５８】
（基準電圧発生回路）
基準電圧発生回路２１０は、基準電圧＋Ｖｒｅｆ、−Ｖｒｅｆ、及び＋Ｖｒｅｆ〜−Ｖｒｅｆの中央値ＶＣＭ（例えば０Ｖ）を生成する。
【００５９】
（全体制御部）
全体制御部２２０は、スイッチ制御部２２１、β値推定制御部２２２、ＡＤ変換制御部２２３を有する。
【００６０】
スイッチ制御部２２１は、β値推定制御部２２２、又はＡＤ変換制御部２２３の制御に従って、スイッチＳＷ１〜ＳＷ７、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓ等の接続／切断を制御する制御信号を出力する。
【００６１】
β値推定制御部２２２は、実際にチップ上で実現された演算増幅部１１１の増幅率βの値を推定する。例えば、β値推定制御部２２２は、スイッチＳＷ７を制御して、Ａ／Ｄ変換器１００の入力に基準電圧＋Ｖｒｅｆ、−Ｖｒｅｆの中央値ＶＣＭを入力させて、Ａ／Ｄ変換を実行する。また、β値推定制御部２２２は、Ａ／Ｄ変換を実行した結果得られた、最初のビットがゼロから始まるＡ／Ｄ変換結果と、最初のビットが１から始まるＡ／Ｄ変換結果とが等しいことに着目して、βの値を推定する。
【００６２】
ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、スイッチＳＷ１〜ＳＷ７、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの接続、切断を制御し、Ａ／Ｄ変換器１００におけるＡ／Ｄ変換を制御する。
【００６３】
（デジタル合成部）
デジタル合成部２３０は、Ｒａｄｉｘ変換部２３１、加算器２３２を有する。
【００６４】
Ｒａｄｉｘ変換部２３１は、β変換サイクリックＡＤＣ１１０から出力されるβ進デジタルビットＢｘを、β値推定制御部２２２によるβ値の推定結果を用いて、β進から２進へＲａｄｉｘを変換した２進デジタルビットＤＢｘを生成する。
【００６５】
加算器２３２は、Ｒａｄｉｘ変換部２３１が生成した２進デジタルビットＤＢｘと、逐次比較ＡＤＣ１２０から出力されるデジタルビットＤｙとを加算して、２進のデジタル出力信号Ｄｏｕｔを生成する。
【００６６】
＜処理の流れ＞
続いて、Ａ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
【００６７】
図６は、第１の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。図６において、ステップＳ６０１〜Ｓ６０５の処理６１０は、第１のＡＤＣ１１０による処理を示しており、ステップＳ６０６、Ｓ６０７に示す処理６２０は、第２のＡＤＣ１２０による処理を示している。なお、図６のステップＳ６０１〜Ｓ６０４の処理は、図３（ａ）のステップＳ３０１〜Ｓ３０４の処理に対応しているので、ここでは詳細な説明は省略する。
【００６８】
ステップＳ６０１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量素子１４ｂ（Ｃｂ）にサンプリングするサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１〜ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図８に示すように切替える。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
【００６９】
動作状態（Ａ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、図４（ａ）で前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを切断状態に制御する。これにより、第１のＡＤＣ１１０の容量素子１４ａ、１４ｂに、入力信号Ｖｉｎがサンプリングされる。
【００７０】
なお、ＡＤ変換制御部２２３は、Ａ／Ｄ変換動作の間、スイッチＳＷ７を、第１のＡＤＣ１１０にＶｉｎを入力させるように制御し、切替えを行わないものとする。
【００７１】
図７は、Ａ／Ｄ変換器１００の処理タイミングの例を示す図である。図７に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ−１が出力される。
【００７２】
ステップＳ６０２において、全体制御部２２０のＡＤ変換制御部２２３は、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１〜ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図９に示すように切替える。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
【００７３】
動作状態（Ｂ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、図４（ｂ）で前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの切断状態を維持する。これにより、第１のＡＤＣ１１０は、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、容量素子１４ｂに蓄える。
【００７４】
ステップＳ６０３において、全体制御部２２０のＡＤ変換制御部２２３は、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１〜ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図１０に示すように切替える。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
【００７５】
動作状態（Ｃ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、図５で前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの切断状態を維持する。これにより、ステップＳ６０２で容量素子１４ｂに蓄えられた残差信号Ｖｒｅｓが、入力側の容量素子１４ａにサンプリングされる。
【００７６】
図７に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ−２が出力される。
【００７７】
ステップＳ６０４において、全体制御部２２０のＡＤ変換制御部２２３は、所定のビット数（図７の例ではｎ−ｋビット）が得られたかを判断する。
【００７８】
所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ６０２〜Ｓ６０４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ６０５に移行させる。
【００７９】
ステップＳ６０５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０に、残差信号Ｖｒｅｓを所定の期間保持させる。例えば、ＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、図１１に示すように制御する。これにより、第１のＡＤＣ１１０において、残差信号Ｖｒｅｓが保持される。以下の説明の中で、この状態を動作状態（Ｄ）と呼ぶ。
【００８０】
このとき、第２のＡＤＣ１２０は、残差信号Ｖｒｅｓをサンプリングする（ステップＳ６０６）。例えば、第２のＡＤＣ１２０の容量アレイに含まれる各容量素子Ｃ０〜ＣＮ−１、Ｃｄに、残差信号Ｖｒｅｓがサンプリングされる。以下の説明の中で、この状態を動作状態（Ｅ）と呼ぶ。
【００８１】
図７に示すように、時間ｔ２において、第１のＡＤＣ１１０がｂｉｔ ｋを出力した後、第１のＡＤＣ１１０が状態（Ｄ）に設定されると共に、第２のＡＤＣ１２０が状態（Ｅ）に設定される。また、時間ｔ３において、第２のＡＤＣ１２０による残差信号Ｖｒｅｓのサンプリングが終了すると、第１のＡＤＣ１１０は、次の入力信号Ｖｉｎ２のサンプリングを行うことができるようになる。
【００８２】
図６のステップＳ６０７において、第２のＡＤＣ１２０のＳＡＲ２５０は、スイッチアレイＳＷ＿ＳＡＲを制御して、逐次比較Ａ／Ｄ変換を実行して下位ビットを求める。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
【００８３】
動作状態（Ｆ）において、ＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１〜ＳＷ６を、例えば、図１１に示すように制御することにより、例えば、図７に示すように、次の入力信号Ｖｉｎ２のサンプリングを開始させることができる。
【００８４】
ステップＳ６０８において、デジタル合成部２３０は、ステップＳ６０１〜Ｓ６０４で第１のＡＤＣ１１０から出力された上位のデジタルビットと、ステップＳ６０７で第２のＡＤＣ１２０から出力された下位のデジタルビットとを合成して、変換結果を出力する。
【００８５】
上記の処理により、Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換をβ変換サイクリックＡＤＣ１１０で実行し、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を逐次比較ＡＤＣ１２０で実現することができるようになる。これにより、下位ビットのＡ／Ｄ変換に演算増幅器が不要になるので、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができるようになる。
【００８６】
［第２の実施形態］
第２の実施形態では、別の好適な一例として、第２のＡＤＣ１２０の容量アレイ（Ｃ０〜ＣＮ−１、Ｃｄ）を、第１のＡＤＣ（β変換サイクリックＡＤＣ１１０）の積分容量Ｃｂとして用いる構成の例について説明する。
【００８７】
第２の実施形態に係るＡ／Ｄ変換器１００は、第１のＡＤＣ１１０で上位ビットのＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０でそのままＡ／Ｄ変換することができるようになる。これにより、例えば、図６のステップＳ６０５、Ｓ６０６の処理を省略することができる。また本実施形態に係るＡ／Ｄ変換器１００では、逐次比較ＡＤＣ１２０でのサンプリングによる誤差をなくすことで、Ａ／Ｄ変換器１００でのサンプリング誤差を低減させることができる。
【００８８】
＜Ａ／Ｄ変換器の構成＞
図１３は、第２の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図１３に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の容量素子１４ｂ、及びスイッチＳＷ１に代えて、容量アレイ１３００を有している。
【００８９】
図１４は、第２の実施形態に係る容量アレイの回路構成の例を示す図である。容量アレイ１３００は、第１の実施形態に係る第２のＡＤＣ１２０に含まれていた、２進の重み付値を持つＮ個の容量素子Ｃ０〜ＣＮ−１と１つのダミー容量素子Ｃｄとを含む。また、容量アレイ１３００は、第１の実施形態に係る第２のＡＤＣ１２０に含まれていた、スイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓに加え、スイッチアレイＳＷ＿Ｖｉｎを有している。なお、図１３、１４において、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００で説明した構成要素には同じ参照番号を付与し、ここでは詳細な説明を省略する。
【００９０】
Ａ／Ｄ変換器１００の全体制御部２２０は、スイッチアレイＳＷ＿Ｖｉｎを制御して、Ｖｉｎを容量素子Ｃ０〜ＣＮ−１、Ｃｄに接続することにより、容量素子Ｃ０〜ＣＮ−１、Ｃｄの合成容量を第１のＡＤＣ１１０の積分容量Ｃｂとして用いることができる。
【００９１】
＜処理の流れ＞
続いて、第２の実施形態に係るＡ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
【００９２】
図１５は、第２の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
【００９３】
ステップＳ１５０１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量アレイ１３００（Ｃｂ）にサンプリングするサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７（ａ）、（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
【００９４】
動作状態（Ａ）において、図１７（ａ）、（ｂ）に示すように、スイッチＳＷ２〜ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓの設定は、図８に示す第１の実施形態に係る動作状態（Ａ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１７（ｂ）に示すように、容量アレイ１３００のスイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを接続状態とする。これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして機能し、容量アレイ１３００（Ｃｂ）に、入力信号Ｖｉｎがサンプリングされる。
【００９５】
図１６は、第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。図１６に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ−１が出力される。
【００９６】
ステップＳ１５０２において、全体制御部２２０のＡＤ変換制御部２２３は、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８（ａ）、（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
【００９７】
動作状態（Ｂ）において、図１８（ａ）、（ｂ）に示すように、スイッチＳＷ２〜ＳＷ７の設定は図９に示す第１の実施形態に係る動作状態（Ｂ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１８（ｂ）に示すように、スイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態とし、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続状態とする。これにより、Ａ／Ｄ変換器１００は、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、容量アレイ１３００（Ｃｂ）に蓄える。
【００９８】
ステップＳ１５０３において、全体制御部２２０のＡＤ変換制御部２２３は、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１９（ａ）、（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
【００９９】
動作状態（Ｃ）において、図１９（ａ）、（ｂ）に示すように、スイッチＳＷ２〜ＳＷ７の設定は図１０に示す第１の実施形態に係る動作状態（Ｃ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１９（ｂ）に示すように、スイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続状態に維持する。これにより、ステップＳ１５０２で容量アレイ１３００（Ｃｂ）に蓄えられた残差信号Ｖｒｅｓが、入力側の容量素子１４ａにサンプリングされる。
【０１００】
図１６に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ−２が出力される。
【０１０１】
ステップＳ１５０４において、全体制御部２２０のＡＤ変換制御部２２３は、所定のビット数（例えば５ビット）が得られたかを判断する。
【０１０２】
所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ１５０２〜Ｓ１５０４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ１５０５に移行させる。
【０１０３】
図１６において、第２の実施形態に係るＡ／Ｄ変換器１００は、時間ｔ２にβ変換サイクリックＡＤＣ１１０がｂｉｔ ｋを出力したとき、既に容量アレイ１３００に残差信号Ｖｒｅｓが蓄えられている。したがって、本実施形態に係るＡ／Ｄ変換器１００は、図７に示す第１の実施形態の動作状態（Ｄ）、（Ｅ）の処理を省略し、時間ｔ２において直ちに逐次比較Ａ／Ｄ変換を開始することができる。
【０１０４】
ステップＳ１５０５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ａ）、（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
【０１０５】
動作状態（Ｆ）において、スイッチＳＷ２〜ＳＷ７の設定は、動作状態（Ｃ）の状態を維持する。また、ＡＤ変換制御部２２３は、図２０（ｂ）に示すように、スイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態とする。これにより、Ａ／Ｄ変換器１００は、逐次比較ＡＤＣとして機能し、容量アレイ１３００を用いて、逐次比較Ａ／Ｄ変換を行うことができるようになる。
【０１０６】
この状態で、Ａ／Ｄ変換器１００は、ステップＳ１５０１〜Ｓ１５０４で、上位ビットのＡ／Ｄ変換後の残差信号Ｖｒｅｓを、逐次比較ＡＤＣとしてＡ／Ｄ変換し、下位ビットを求める。例えば、Ａ／Ｄ変換器１００は、ＳＡＲ２５０の出力に従って、＋Ｖｒｅｆ、−Ｖｒｅｆに接続されるスイッチを上位ビット（ＤＮ−１）側から順次に切替えることにより出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
【０１０７】
ステップＳ１５０６において、デジタル合成部２３０は、ステップＳ１５０１〜Ｓ１５０４で出力された上位のデジタルビットと、ステップＳ１５０５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
【０１０８】
上記の処理により、Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換をβ変換サイクリックＡ／Ｄ変換すると共に、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を、逐次比較Ａ／Ｄ変換することができる。これにより、１つの演算増幅器で回路を構成することができるので、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができるようになる。
【０１０９】
また、本実施形態に係るＡ／Ｄ変換器１００では、上位ビットのβ変換サイクリックＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換でサンプリングする処理を省略することができる。また本実施形態に係るＡ／Ｄ変換器１００では、逐次比較ＡＤＣ１２０でのサンプリングによる誤差をなくすことで、Ａ／Ｄ変換器１００でのサンプリング誤差を低減させることができる。
【０１１０】
［第３の実施形態］
第２の実施形態では、逐次比較Ａ／Ｄ変換で使用する容量アレイ１３００を、β変換サイクリックＡ／Ｄ変換の積分容量Ｃｂとして使用するＡ／Ｄ変換器１００の例について説明を行った。この場合、Ａ／Ｄ変換器１００が、逐次比較Ａ／Ｄ変換を終えるまで、次の入力信号Ｖｉｎのサンプリングを開始することができない。
【０１１１】
第３の実施形態では、複数の容量アレイ１３００を用いて、第１の容量アレイを用いた逐次比較Ａ／Ｄ変換を終了する前に、第２の容量アレイを用いて、次の入力信号Ｖｉｎのサンプリングを開始するインタリーブ動作を行う構成例について説明する。
【０１１２】
＜Ａ／Ｄ変換器の構成＞
図２１は、第３の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図１３に示すＡ／Ｄ変換器１００は、図１３に示す第２の実施形態に係るＡ／Ｄ変換器１００の容量アレイ１３００に代えて、第１の容量アレイ１３００−１、第２の容量アレイ１３００−２、及びスイッチＳＷ２１、ＳＷ２２を有する。なお、第１の容量アレイ１３００−１、及び第２の容量アレイ１３００−２の構成は、図１４に示す第１の実施形態に係る容量アレイ１３００と同様である。
【０１１３】
本実施形態に係るＡ／Ｄ変換器１００は、第１の容量アレイ１３００−１を用いて逐次比較Ａ／Ｄ変換を行っているとき、第２の容量アレイ１３００−２を用いて、β変換サイクリックＡ／Ｄ変換を並行して実行できるように構成されている。
【０１１４】
スイッチＳＷ２１は、全体制御部２２０の制御に従って、第１の容量アレイ１３００−１のＶｏｕｔを、演算増幅器１３の入力端子、又は比較器２４０の入力端子に接続する。スイッチＳＷ２２は、全体制御部２２０の制御に従って、第２の容量アレイ１３００−２のＶｏｕｔを、演算増幅器１３の入力端子、又は比較器２４０の入力端子に接続する。
【０１１５】
第１の容量アレイ１３００−１は、図１４に示すスイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを接続状態とし、スイッチＳＷ２１によりＶｏｕｔを演算増幅器１３の入力端子に接続することにより、β変換サイクリックＡＤＣの積分容量Ｃｂとして機能する。
【０１１６】
また、第１の容量アレイ１３００−１は、スイッチアレイＳＷ＿Ｖｉｎ、ＳＷ＿Ｖｒｅｓに含まれる各スイッチを切断状態とし、スイッチＳＷ２１でＶｏｕｔを比較器２４０の入力端子に接続することにより、逐次変換ＡＤＣの容量アレイとして機能する。第２の容量アレイ１３００−２についても同様である。
【０１１７】
＜処理の流れ＞
続いて、第３の実施形態に係るＡ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
【０１１８】
図２２は、第３の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
【０１１９】
ステップＳ２２１１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎ１を容量素子１４ａ（Ｃａ）、及び第１の容量アレイ１３００−１（Ｃｂ１）にサンプリングする。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２を、図２４に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７（ｂ）に示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
【０１２０】
これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、第１の容量アレイ１３００−１（Ｃｂ１）に、入力信号Ｖｉｎ１をサンプリングすることができる。なお、このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００−２を用いて逐次比較Ａ／Ｄ変換を実行することができる。
【０１２１】
図２３は、第３の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。図２３に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ−１が出力される。また、図２３において、時間ｔ１〜ｔ２の期間は、まだ上位ビットのＡ／Ｄ変換が終了していないので、下位ビットのＡ／Ｄ変換（逐次比較Ａ／Ｄ変換）は実行されていない。
【０１２２】
ステップＳ２２１２において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００−１（Ｃｂ１）を用いて、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２を、図２５に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８（ｂ）に示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図２０（ｂ）に示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
【０１２３】
これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、第１の容量アレイ１３００−１（Ｃｂ１）に蓄える。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００−２を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
【０１２４】
ステップＳ２２１３において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００−１（Ｃｂ１）を用いて、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、２２を、図２６に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８（ｂ）に示す状態に維持する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図２０（ｂ）に示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
【０１２５】
これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、ステップＳ２２１２で第１の容量アレイ１３００−１（Ｃｂ１）に蓄えられた残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００−２を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
【０１２６】
図２３に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ−２が出力される。
【０１２７】
ステップＳ２２１４において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００−１（Ｃｂ１）を用いたβ変換サイクリックＡ／Ｄ変換により、所定のビット数（例えば５ビット）が得られたかを判断する。
【０１２８】
所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ２２１２〜Ｓ２２１４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ２２１５、Ｓ２２２１に移行させる。
【０１２９】
ここで、Ａ／Ｄ変換器１００は、ステップＳ２２１５、Ｓ２２１６に示す処理と、ステップＳ２２２１〜Ｓ２２２４に示す処理を並行して実行する。
【０１３０】
ステップＳ２２１５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２を、例えば、図２７に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ｂ）に示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
【０１３１】
これにより、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００−１（Ｃｂ１）を用いてステップＳ２２１１〜Ｓ２２１４で上位ビットのＡ／Ｄ変換が行われた後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換することができるようになる。
【０１３２】
ステップＳ２２１６において、デジタル合成部２３０は、ステップＳ２２１１〜Ｓ２２１４で出力された上位のデジタルビットと、ステップＳ２２１５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
【０１３３】
なお、Ａ／Ｄ変換器１００は、ステップＳ２２１５において、第１の容量アレイ１３００−１（Ｃｂ１）を用いて逐次比較Ａ／Ｄ変換を行っているとき、ステップＳ２２２１〜ステップＳ２２２４の処理を並行して実行する。
【０１３４】
例えば、図２３に示すように、Ａ／Ｄ変換器１００は、時間ｔ２において、第１の容量アレイ１３００−１（Ｃｂ１）を用いた上位ビットのＡ／Ｄ変換が終了すると、第１の容量アレイ１３００−１（Ｃｂ１）を用いて下位ビットのＡ／Ｄ変換を開始する。また、Ａ／Ｄ変換器１００は、時間ｔ２の後、第１の容量アレイ１３００−１（Ｃｂ１）を用いた下位ビットのＡ／Ｄ変換が終了する前に、第２の容量アレイ１３００−２（Ｃｂ２）を用いて、次の入力信号Ｖｉｎ２のサンプリングを開始することができる。
【０１３５】
図２２において、ステップＳ２２２１に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎ２を容量素子１４ａ（Ｃａ）、及び第２の容量アレイ１３００−２（Ｃｂ２）にサンプリングする。以下の説明の中で、この状態を動作状態（Ａ'）と呼ぶ。なお、動作状態（Ａ'）と、前述した動作状態（Ｆ）において、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２、及び第１、２の容量アレイのスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの設定は、同様である。
【０１３６】
これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、第２の容量アレイ１３００−２（Ｃｂ２）に、入力信号Ｖｉｎ２をサンプリングすることができる。なお、このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００−１を用いて逐次比較Ａ／Ｄ変換を実行することができる。
【０１３７】
ステップＳ２２２２において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００−２（Ｃｂ２）を用いて、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２を、図２８に示すように設定する。また、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図１８（ｂ）に示す状態に設定する。さらに、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ｂ）に示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｂ'）と呼ぶ。
【０１３８】
動作状態（Ｂ'）において、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、第２の容量アレイ１３００−２（Ｃｂ２）に蓄える。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００−１を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
【０１３９】
ステップＳ２２２３において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００−２（Ｃｂ２）を用いて、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、２２を、図２９に示すように設定する。また、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図１８（ｂ）に示す状態に維持する。さらに、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ｂ）に示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｃ'）と呼ぶ。
【０１４０】
動作状態（Ｃ'）において、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、ステップＳ２２２２で第２の容量アレイ１３００−２（Ｃｂ２）に蓄えられた残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００−１を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
【０１４１】
ステップＳ２２２４において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００−２（Ｃｂ２）を用いたβ変換サイクリックＡ／Ｄ変換により、所定のビット数（例えば５ビット）が得られたかを判断する。
【０１４２】
所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ２２２２〜Ｓ２２２４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ２２２５、Ｓ２２２７に移行させる。
【０１４３】
ステップＳ２２２５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２〜ＳＷ７、ＳＷ２１、ＳＷ２２を、再び、図２４に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００−１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７（ｂ）に示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００−２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０（ｂ）に示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ'）と呼ぶ。
【０１４４】
これにより、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００−２（Ｃｂ２）を用いてステップＳ２２２１〜Ｓ２２２４で上位ビットのＡ／Ｄ変換が行われた後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換することができるようになる。例えば、Ａ／Ｄ変換器１００は、ＳＡＲ２５０の出力に従って、＋Ｖｒｅｆ、−Ｖｒｅｆに接続されるスイッチを上位ビット（ＤＮ−１）側から順次に切替えることにより出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
【０１４５】
ステップＳ２２２６において、デジタル合成部２３０は、ステップＳ２２２１〜Ｓ２２２４で出力された上位のデジタルビットと、ステップＳ２２２５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
【０１４６】
ステップＳ２２２７において、全体制御部２２０のＡＤ変換制御部２２３は、例えば、処理を終了させるか否かを判断し、処理を終了させない場合、処理をステップＳ２２１１に移行させる。或いは、ＡＤ変換制御部２２３は、処理を終了させるか否かの判断を行わずに、処理をステップＳ２２１１に移行させるものであっても良い。
【０１４７】
上記の処理により、Ａ／Ｄ変換器１００は、２つの容量アレイ１３００−１、１３００−２を交互に用いて、例えば、図２３に示すように、インタリーブ動作を行うことができるようになる。
【０１４８】
これにより、例えば、第１の容量アレイ１３００−１を用いて下位ビットの逐次比較Ａ／Ｄ変換を行っている間に、次の入力信号Ｖｉｎを、第２の容量アレイ１３００−２を用いて上位ビットのβ変換サイクリックＡ／Ｄ変換を実行することができるようになる。
【０１４９】
また、本実施形態に係るＡ／Ｄ変換器１００では、第２の実施形態と同様に、上位ビットのβ変換サイクリックＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換でサンプリングする処理を省略することができる。したがって、第３の実施形態によれば、β変換サイクリックＡＤＣと逐次比較ＡＤＣとを組合せたＡ／Ｄ変換器１００において、Ａ／Ｄ変換の処理速度を高速化することができる。
【０１５０】
［第４の実施形態］
第４の実施形態以降の実施形態では、β変換サイクリックＡＤＣと逐次比較ＡＤＣとを組合せたＡ／Ｄ変換器１００のより好適な構成例について説明する。
【０１５１】
図３０は、第４の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３０において、基準電圧発生回路２１０は、第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）用の基準電圧＋Ｖｒｅｆ１、−Ｖｒｅｆ１と、第２のＡＤＣ１２０（逐次変換ＡＤＣ）用の基準電圧＋Ｖｒｅｆ２、−Ｖｒｅｆ２とを別々に生成するように構成されている。なお、図３０に示すＡ／Ｄ変換器１００の他の構成は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００と同様である。
【０１５２】
全体制御部２２０のβ値推定制御部２２２は、実際にチップ上で実現された演算増幅部１１１の増幅率β（１＜β＜２）を推定する際に、第１のＡＤＣ１１０の入力に、ＶＣＭを入力させて、Ａ／Ｄ変換を実行する。ＶＣＭは、第１のＡＤＣ１１０のフルスケール電圧ＦＳ１（＋Ｖｒｅｆ１〜−Ｖｒｅｆ１）の中央値（例えば０Ｖ）である。
【０１５３】
したがって、Ａ／Ｄ変換器１００は、β値の推定を行うことができるように、第１のＡＤＣ１１０の入力ノードにＶＣＭ（予め定められた電圧の一例）を入力するためのスイッチＳＷ７（入力回路）を有している。
【０１５４】
また、図３１に示すように、Ａ／Ｄ変換器１００が複数の第１のＡＤＣ１１０−１、１１０−２、・・・を含む場合、各第１のＡＤＣ１１０の入力ノードにＶＣＭを入力するための入力回路が設けられている。
【０１５５】
これにより、全体制御部２２０のβ値推定制御部２２２は、各第１のＡＤＣ１１０の入力ノードにＶＣＭを入力し、βの値を推定することができるようになる。
【０１５６】
図３２は、第４の実施形態に係る基準電圧について説明するための図である。図３２（ａ）は、第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）の演算増幅部１１１による入出力特性を示している。
【０１５７】
図３２（ａ）において、入力電圧ＶＩＮ（Ｉｎｐｕｔ）が、−Ｖｒｅｆ≦ＶＩＮ＜０である場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝ＶＩＮ×β＋（β−１）Ｖｒｅｆを出力する。また、入力電圧ＶＩＮが、０≦ＶＩＮ≦＋Ｖｒｅｆである場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝ＶＩＮ×β＋（１−β）Ｖｒｅｆを出力する。なお、入出力の傾き（増幅率、又は利得）を表すβの値は、１＜β＜２である。
【０１５８】
図３２（ｂ）は、第４の実施形態に係る第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）の演算増幅部１１１による入出力特性と、第２のＡＤＣ１２０（逐次変換ＡＤＣ）の入力範囲（−Ｖｒｅｆ２〜＋Ｖｒｅｆ２）を示している。
【０１５９】
図３２（ｂ）において、Ｖｒｅｆ１＝Ｖｒｅｆ２である場合、第１のＡＤＣ１１０と第２のＡＤＣ１２０との間の段間オフセット電圧Ｖｏｆｆが発生すると、Ａ／Ｄ変換器１００の線形性に問題が出る。例えば、第１のＡＤＣ１１０の出力電圧が、第２のＡＤＣ１２０の入力範囲を超えてしまい、Ａ／Ｄ変換結果に信号クリップが発生して、線形性に問題が現れる。
【０１６０】
そこで、第４の実施形態に係るＡ／Ｄ変換器では、Ｖｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ２、及びＶｒｅｆ１の値が設定されている。なお、段間オフセット電圧Ｖｏｆｆは、例えば、計算や実験等により予め求められた、段間オフセット電圧のワースト値等を適用することができる。
【０１６１】
上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させることができる。
【０１６２】
なお、このとき、Ａ／Ｄ変換器１００のデジタル合成部２３０は、例えば、次の式（１）を用いて、第１のＡＤＣ１１０による上位ビットのＡ／Ｄ変換結果と、第２のＡＤＣ１２０による下位ビットのＡ／Ｄ変換結果とを合成することができる。
【０１６３】
【数１】
2018064157.tif 000003
式（１）は、第１のＡＤＣ１１０により、上位５ビットのＡ／Ｄ変換を行い、第２のＡＤＣ１２０により下位Ｎビット（Ｎは２以上の整数）のＡ／Ｄ変換を行う場合の例を示している。
【０１６４】
なお、式（１）において、βａは、β値推定制御部２２２によって推定されたβの値を示す。ｂ１〜ｂ５は、第１のＡＤＣ１１０から出力される第１ビット〜第５ビットの値を示す。ＦＳ１は、第１のＡＤＣ１１０のフルスケール電圧であり、例えば、第１のＡＤＣ１１０の基準電圧Ｖｒｅｆ１の２倍の電圧である。ＦＳ２は、第２のＡＤＣ１２０のフルスケール電圧であり、例えば、第２のＡＤＣ１２０の基準電圧Ｖｒｅｆ２の２倍の電圧である。Ｅｑは、量子化雑音（量子化誤差）を示す。
【０１６５】
また、Ａ／Ｄ変換器１００のβ値推定制御部２２２は、第１のＡＤＣ１１０の入力にＦＳ１（−Ｖｒｅｆ１〜＋Ｖｒｅｆ１）の中央値（ＶＣＭ）を入力して、Ａ／Ｄ変換器１００でＡ／Ｄ変換を行った変換結果を用いてβの値を推定する。例えば、図３２（ｂ）において、第１のＡＤＣ１１０の入力に中央値０Ｖを入力すると、最初のビットがゼロから始まるＰ０に対応するＡ／Ｄ変換結果と、最初のビットが１から始まるＰ１に対応するＡ／Ｄ変換結果とが求められる。β値推定制御部２２２は、この中央値０Ｖを入力したときに得られる２つのＡ／Ｄ変換結果が等しい電圧を示していることに着目して、βの値を推定することができる。
【０１６６】
［第５の実施形態］
第４の実施形態では、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、Ｖｒｅｆ２の値を大きくすることにより、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させる手法について説明した。しかし、Ｖｒｅｆ２の値が大きくなると、第２のＡＤＣ１２０の量子化雑音が大きくなり、ＳＮＤＲ（Signal to Noise and Distortion Ratio）が悪化するという問題がある。
【０１６７】
第５の実施形態では、第２のＡＤＣ１２０の信号比較ノードＶｘにデジタル−アナログ変換器（以下、Ｄ／Ａ変換器、又はＤＡＣと呼ぶ）を設けて、段間のオフセット電圧を積極的にキャンセルする構成の例について説明する。
【０１６８】
図３３は、第５の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３３に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ＤＡＣ（Digital to Analog Converter）３３０１、スイッチ３３０２、容量素子３３０３等を有する。なお、スイッチ３３０２、及び容量素子３３０３は、ＤＡＣ３３０１の出力電圧を、第２のＡＤＣ１２０の信号比較ノードＶｘに印加するための回路の一例である。例えば、ＤＡＣ３３０１の出力端子は、比較器２４０の入力端子（信号比較ノードＶｘ）に直接接続されているもの等であっても良い。
【０１６９】
ＤＡＣ３３０１は、第１のＡＤＣ１１０と第２のＡＤＣ１２０との間の段間オフセット電圧をキャンセルするための電圧を出力するように、予め設定、又は調整されているものとする。
【０１７０】
上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させることができる。また、本実施形態では、Ｖｒｅｆ２の値を大きくする必要がないので、第２のＡＤＣ１２０の量子化雑音が大きくなり、ＳＮＤＲが悪化するという問題を低減させることができる。
【０１７１】
［第６の実施形態］
上記の各実施形態に係るＡ／Ｄ変換器１００において、β値推定制御部２２２がβの値を正確に推定するためには、βの値を推定するときに、第２のＡＤＣ１２０（逐次変換ＡＤＣ）の分解能を１〜２ビット増加させることが望ましい。一方、Ａ／Ｄ変換器１００において、通常のＡ／Ｄ変換を行う際には、変換速度を向上させるために、１〜２ビットの分解能の増加を行わないことが望ましい。
【０１７２】
第６の実施形態では、βの値を推定するときに、第２のＡＤＣ１２０の分解能を向上させることが可能なＡ／Ｄ変換器１００の例について説明する。
【０１７３】
図３４は、第６の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３４に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ビット長制御部３４０２を有している。
【０１７４】
ビット長制御部３４０２は、例えば、β値推定制御部２２２がβの値を推定する場合、第２のＡＤＣ１２０のＳＡＲ２５０に、逐次変換Ａ／Ｄ変換のビット数の増加を指示する信号（ＢＩＴ＿ＣＮＴ）を出力する。
【０１７５】
また、第２のＡＤＣ１２０のＳＡＲ２５０は、逐次変換Ａ／Ｄ変換のビット数の増加を指示する信号を受付けると、通常のＡ／Ｄ変換のときより、所定のビット数（例えば２ビット）多く、Ａ／Ｄ変換を実行する。
【０１７６】
例えば、第２のＡＤＣ１２０において、複数の容量素子ＣＮ−１〜Ｃ０、及びスイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓには、予め冗長ビットに対応する素子が設けられているものとする。通常のＡ／Ｄ変換を行う場合、第２のＡＤＣ１２０のＳＡＲ２５０は、冗長ビットに対応する素子を用いないで逐次比較Ａ／Ｄ変換を実行する。一方、βの値を推定する場合、第２のＡＤＣ１２０のＳＡＲ２５０は、冗長ビットに対応する素子を用いて逐次比較Ａ／Ｄ変換を実行する。
【０１７７】
上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、通常のＡ／Ｄ変換の変換速度に影響を与えずに、βの値の推定精度を向上させることができるようになる。
【０１７８】
なお、ビット長制御部３４０２は、β値推定制御部２２２がβの値を推定する場合に限られず、Ａ／Ｄ変換の精度を向上させる場合に、逐次変換Ａ／Ｄ変換のビット数の増加を指示するものであっても良い。
【０１７９】
［第７の実施形態］
第６の実施形態では、βの値を推定する際に、第２のＡＤＣ１２０（逐次比較ＡＤＣ）のビット長を変更する場合の例について説明を行った。
【０１８０】
第５の実施形態では、第２のＡＤＣ１２０の信号比較ノードＶｘに、例えば、擬似ランダム系列等のディザー信号を加算し、複数回のＡ／Ｄ変換結果を平均化することにより、Ａ／Ｄ変換の実質的な分解能（実効分解能）を向上させる場合の例について説明する。
【０１８１】
図３５は、第７の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３５に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ディザー信号発生部３５０１、信号制御部３５０２、平均処理部３５０３を有する。
【０１８２】
ディザー信号発生部３５０１は、信号制御部３５０２の制御に従って、例えば、擬似ランダム系列等のディザー信号を発生し、第２のＡＤＣ１２０（逐次比較ＡＤＣ）の信号比較ノードＶｘに発生したディザー信号を入力する。
【０１８３】
信号制御部３５０２は、例えば、β値推定制御部２２２がβの値を推定するとき、ディザー信号発生部３５０１に、ディザー信号の発生を指示する。
【０１８４】
平均処理部３５０３は、第１のＡＤＣ１１０が、上位ビットのＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０が複数回のＡ／Ｄ変換を行った結果を平均化する。第２のＡＤＣ１２０は、残差信号Ｖｒｅｓを１回サンプリングすると、電荷保存則により残差信号Ｖｒｅｓを保持し続けるので、複数回のＡ／Ｄ変換を実行することができる。複数回のＡ／Ｄ変換結果を平均化することにより、Ａ／Ｄ変換の実質的な分解能を向上させることができる。
【０１８５】
ここで、ディザー信号の効果について説明する。
【０１８６】
図３６は、回路が低ノイズの場合のＡ／Ｄ変換のイメージを示す図である。例えば、図３６において、入力電圧Ｖｉｎの値が１０．２５であり、ｎの値が１０であるものとする。図３６の例では、回路のノイズが少ないので、Ｖｉｎの値が、Ａ／Ｄ変換結果が９から１０の間で変化するコード遷移ノイズ範囲３６０１、及びＡ／Ｄ変換結果が１０から１１の間で変化するコード遷移ノイズ範囲３６０２に含まれない状態を示している。この場合、Ｖｉｎを何回Ａ／Ｄ変換して平均化を行ってもＡ／Ｄ変換結果は１０となり、Ａ／Ｄ変換の実質的な分解能を向上させる効果が得られないことを示している。
【０１８７】
図３７は、回路が高ノイズの場合のＡ／Ｄ変換のイメージを示す図である。図３７の例では、回路のノイズが多く、Ｖｉｎの値が、Ａ／Ｄ変換結果が９から１０の間で変化するコード遷移ノイズ範囲３７０１、及びＡ／Ｄ変換結果が１０〜１１の間で変化するコード遷移ノイズ範囲３７０２に含まれている状態を示している。この場合、Ｖｉｎの変換結果は９、１０、又は１１の間で変化するので、複数回のＡ／Ｄ変換を実行して平均化することにより、Ａ／Ｄ変換結果が１０．２５に近づくことが期待できる。
【０１８８】
図３８は、回路が低ノイズでディザー信号を印加した場合のＡ／Ｄ変換のイメージを示す図である。図３６において、ディザー信号発生部３５０１は、例えば、±０．５ＬＳＢの一様なノイズを発生しているものとする。
【０１８９】
この場合、Ｖｉｎは、９．７５〜１０．７５で変化するので、Ａ／Ｄ変換結果は１０又は１１となり、３：１の割合で１１が出現する。したがって、複数回のＡ／Ｄ変換を実行して平均化することにより、Ａ／Ｄ変換結果が１０．２５に近づく、すなわち、平均化の効果が得られるようになる。
【０１９０】
上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、第２のＡＤＣ１２０（逐次比較ＡＤＣ）のビット長を増加させなくても、βの値の推定精度を向上させることができるようになる。
【符号の説明】
【０１９１】
１１        比較器
１３        演算増幅器
１００      Ａ／Ｄ変換器
１１０      β変換サイクリックＡＤＣ（β変換サイクリック型Ａ／Ｄ変換回路）
１１１      演算増幅部
１２０      逐次比較ＡＤＣ（逐次比較型Ａ／Ｄ変換回路）
２２２      β値推定制御部
１３００      容量アレイ
１３００−１      第１の容量アレイ
１３００−２      第２の容量アレイ
３３０１      ＤＡＣ（Ｄ／Ａ変換回路）
３４０２      ビット長制御部
３５０１      ディザー信号発生部（信号発生部）
３５０３      平均処理部
Ｃ０〜ＣＮ−１、Ｃｄ      複数の容量素子
Ｃｂ      積分容量
ＳＷ３      スイッチ（切替部）
ＳＷ７      スイッチ（入力回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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