(57)【要約】【課題】一つの実施形態は、情報の記録密度を向上できる記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、コントローラ回路と記録媒体とを有する記憶装置が提供される。コントローラ回路は、第１の変換回路と第２の変換回路とを有する。第１の変換回路は、Ｍを３以上の整数とするとき、データをＭ値のシンボルに変換する。第２の変換回路は、ｎを２以上の整数とするとき、変換されたｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換する。記録媒体は、変換されたｎ個のＭ段階のパルス幅の信号を記録する。コントローラ回路は、等化回路をさらに有する。等化回路は、記録媒体から読み出された信号をｎ個のＭ値のシンボルに等化する。【選択図】図２
2018113088.tif 000002
【特許請求の範囲】
【請求項１】
Ｍを３以上の整数とするとき、データをＭ値のシンボルに変換する第１の変換回路と、ｎを２以上の整数とするとき、前記変換されたｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換する第２の変換回路とを有するコントローラ回路と、
前記変換されたｎ個のＭ段階のパルス幅の信号を記録する記録媒体と、
を備え、
前記コントローラ回路は、前記記録媒体から読み出された信号を前記ｎ個のＭ値のシンボルに等化する等化回路をさらに有する
記憶装置。
【請求項２】
前記コントローラ回路は、データを符号化するエンコーダをさらに有し、
前記第１の変換回路は、前記エンコーダにより符号化されたデータをＭ値のシンボルに変換する
請求項１に記載の記憶装置。
【請求項３】
前記コントローラ回路は、前記等化回路による等化結果に応じて前記記録媒体から読み出された信号に対する復号を行うデコーダをさらに有する
請求項２に記載の記憶装置。
【請求項４】
前記第２の変換回路は、
前記変換されたｎ個のＭ値のシンボルに応じて、前記Ｍ段階のパルス幅を表現可能なビット数に対応した第１のビット系列を生成する変調回路と、
前記第１のビット系列のビット順序を変更して第２のビット系列を生成する調整回路と、
を有する
請求項１に記載の記憶装置。
【請求項５】
前記第２の変換回路は、出力する信号の周波数が入力される信号の周波数より高い
請求項１に記載の記憶装置。
【請求項６】
前記等化回路は、前記第２の変換回路から出力される信号の周波数より低く且つ前記第２の変換回路に入力されるＭ値のシンボルの周波数に対応したカットオフ周波数を有するローパスフィルタを含む
請求項１に記載の記憶装置。
【請求項７】
前記ローパスフィルタは、前記記録媒体から読み出された信号の周波数をＭ値のシンボルの周波数にダウンコンバートする
請求項６に記載の記憶装置。
【請求項８】
前記記録媒体に情報を記録するヘッドをさらに備え、
前記コントローラ回路は、前記ヘッドにより記録されるべきパターンに応じて、前記変換されたｎ個のＭ段階のパルス幅の信号のレベルを制御する記録信号制御回路をさらに有する
請求項１に記載の記憶装置。
【請求項９】
前記第２の変換回路は、
基準クロックに対して互いに異なる位相ずれを有する複数のクロックを生成するクロック生成回路と、
前記変換されたｎ個のＭ値のシンボルのそれぞれの値に応じて、前記複数のクロックから１以上のクロックを選択し、選択された１以上のクロックを用いて前記Ｍ段階のパルス幅の信号を生成する信号生成回路と、
を有する
請求項１に記載の記憶装置。
【請求項１０】
前記記録媒体に情報を記録するヘッドをさらに備え、
前記コントローラ回路は、前記ヘッドにより記録されるべきパターンに応じて、前記変換されたｎ個のＭ段階のパルス幅の信号のレベルを制御する記録信号制御回路をさらに有する
請求項９に記載の記憶装置。
【請求項１１】
Ｍを３以上の整数とするとき、データをＭ値のシンボルに変換する第１の変換回路と、
ｎを２以上の整数とするとき、前記変換されたｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換して出力する第２の変換回路と、
入力された信号を前記ｎ個のＭ値のシンボルに等化する等化回路と、
を備えたコントローラ回路。
【請求項１２】
データを符号化するエンコーダをさらに備え、
前記第１の変換回路は、前記エンコーダにより符号化されたデータをＭ値のシンボルに変換する
請求項１１に記載のコントローラ回路。
【請求項１３】
前記等化回路による等化結果に応じて前記入力された信号に対する復号を行うデコーダをさらに備えた
請求項１２に記載のコントローラ回路。
【請求項１４】
前記第２の変換回路は、
前記変換されたｎ個のＭ値のシンボルに応じて、前記Ｍ段階のパルス幅を表現可能なビット数に対応した第１のビット系列を生成する変調回路と、
前記第１のビット系列のビット順序を変更して第２のビット系列を生成する調整回路と、
を有する
請求項１１に記載のコントローラ回路。
【請求項１５】
前記第２の変換回路は、出力する信号の周波数が入力される信号の周波数より高い
請求項１１に記載のコントローラ回路。
【請求項１６】
前記等化回路は、前記第２の変換回路から出力される信号の周波数より低く且つ前記第２の変換回路に入力されるＭ値のシンボルの周波数に対応したカットオフ周波数を有するローパスフィルタを含む
請求項１１に記載のコントローラ回路。
【請求項１７】
前記ローパスフィルタは、前記入力された信号の周波数をＭ値のシンボルの周波数にダウンコンバートする
請求項１６に記載のコントローラ回路。
【請求項１８】
前記コントローラ回路は、前記第２の変換回路から出力されるべきパターンに応じて、前記変換されたｎ個のＭ段階のパルス幅の信号のレベルを制御する記録信号制御回路をさらに有する
請求項１１に記載のコントローラ回路。
【請求項１９】
前記第２の変換回路は、
基準クロックに対して互いに異なる位相ずれを有する複数のクロックを生成するクロック生成回路と、
前記変換されたｎ個のＭ値のシンボルのそれぞれの値に応じて、前記複数のクロックから１以上のクロックを選択し、選択された１以上のクロックを用いて前記Ｍ段階のパルス幅の信号を生成する信号生成回路と、
を有する
請求項１１に記載のコントローラ回路。
【請求項２０】
Ｍを３以上の整数とするとき、データをＭ値のシンボルに変換することと、
ｎを２以上の整数とするとき、前記変換されたｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換することと、
前記変換されたｎ個のＭ段階のパルス幅の信号を記録媒体に記録することと、
前記記録媒体から読み出された信号を前記ｎ個のＭ値のシンボルに等化することと、
を備えた記録再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、記憶装置、コントローラ回路、及び記録再生方法に関する。
【背景技術】
【０００２】
磁気ディスク装置などの記憶装置では、各トラックにおいて、記録媒体上の磁化方向で情報ビットの値を表す。このとき、情報の記録密度を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−３１５２０号公報
【特許文献２】特開平５−３７４９４号公報
【特許文献３】特開２００２−２０８２２９号公報
【特許文献４】米国特許第８９８８８１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、情報の記録密度を向上できる記憶装置、コントローラ回路、及び記録再生方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、コントローラ回路と記録媒体とを有する記憶装置が提供される。コントローラ回路は、第１の変換回路と第２の変換回路とを有する。第１の変換回路は、Ｍを３以上の整数とするとき、データをＭ値のシンボルに変換する。第２の変換回路は、ｎを２以上の整数とするとき、変換されたｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換する。記録媒体は、変換されたｎ個のＭ段階のパルス幅の信号を記録する。コントローラ回路は、等化回路をさらに有する。等化回路は、記録媒体から読み出された信号をｎ個のＭ値のシンボルに等化する。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる記憶装置の構成を示す図。
【図２】実施形態におけるコントローラ回路の構成を示す図。
【図３】実施形態における変換規則の一例を示す図。
【図４】実施形態における記憶装置の動作を示す波形図。
【図５】実施形態における記録ビット密度及びビットエラーレートの関係を示す図。
【図６】実施形態の第１の変形例における変換規則の一例を示す図。
【図７】実施形態の第１の変形例における記憶装置の動作を示す波形図。
【図８】実施形態の第２の変形例におけるコントローラ回路の構成を示す図。
【図９】実施形態の第３の変形例におけるコントローラ回路の構成を示す図。
【図１０】実施形態の第４の変形例におけるコントローラ回路の動作を示す波形図。
【図１１】実施形態の第４の変形例におけるコントローラ回路の構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる記憶装置１について説明する。記憶装置１は、記録媒体を有し、ホスト４０からの要求に応じて記録媒体に情報を記録する。記録媒体は、例えば、ディスク媒体（例えば、磁気ディスク、光ディスク、光磁気ディスク）、半導体メモリ等を含む。記憶装置１は、例えば、磁気ディスク装置、ＳＳＤ、光磁気ディスク装置、光ディスク装置などである。以下では、記録媒体がディスク媒体（磁気ディスク）であり記憶装置１が磁気ディスク装置である場合について例示するが、本実施形態は他の場合にも適用可能である。
【０００９】
記憶装置１は、例えば、ヘッド２２を介して記録媒体１１に情報を記録し、ヘッド２２を介して記録媒体１１から信号を読み出す。具体的には、記憶装置１は、記録媒体１１、スピンドルモータ１２、モータドライバ２１、ヘッド２２、アクチュエータアーム１５、ボイスコイルモータ（ＶＣＭ）１６、ランプ２３、ヘッドアンプ２４、リードライトチャネル（ＲＷＣ）２５、ハードディスクコントローラ（ＨＤＣ）３１、バッファメモリ２９、及び制御回路２６を備える。
【００１０】
記録媒体１１は、スピンドルモータ１２により、回転軸を中心に所定の回転速度で回転される。スピンドルモータ１２の回転は、モータドライバ２１により駆動される。記録媒体１１は、例えば、磁気ディスク又は光磁気ディスクなどのディスク媒体であってもよい。記録媒体１１は、例えば、垂直磁気記録層を有する。例えば、記録媒体１１の表裏面には、ディスク媒体１１の中心付近から放射方向に延びる複数のサーボ領域が規定される。サーボ領域は円周方向に等間隔で配置され得る。例えば、サーボ領域にはサーボパターンを含むサーボ情報が記録されている。また、サーボパターンにより、記録媒体１１の表裏面には、ディスク媒体１１の中心付近から同心円状に複数のトラックが規定される。また、各トラックでは、サーボ領域とシンクマークとデータ領域とを含むセクタ領域が繰り返し配置されている。シンクマークは、データ領域の先頭を示す。
【００１１】
ヘッド２２は、それに備わる記録ヘッド２２ａおよび再生ヘッド２２ｂにより、記録媒体１１に対してデータの書き込みや読み出しを行う。また、ヘッド２２は、アクチュエータアーム１５の先端にあって、モータドライバ２１によって駆動されるＶＣＭ１６により、記録媒体１１の半径方向（トラック幅方向）に沿って移動される。記録媒体１１の回転が停止しているときなどは、ヘッド２２は、ランプ２３上に退避される。
【００１２】
ヘッドアンプ２４は、記録アンプ２４ａ及び再生アンプ２４ｂを有する。再生アンプ２４ｂは、ヘッド２２が記録媒体１１から読み取った信号を増幅して出力し、ＲＷＣ２５に供給する。また、記録アンプ２４ａは、ＲＷＣ２５から供給された、記録媒体１１にデータを書き込むための信号を増幅して、ヘッド２２に供給する。
【００１３】
ＨＤＣ３１は、Ｉ／Ｆバスを介してホスト４０との間で行われるデータの送受信の制御や、バッファメモリ２９の制御、ならびに、記録データに対するデータの誤り訂正処理などを行う。バッファメモリ２９は、ホスト４０との間で送受信されるデータのキャッシュとして用いられる。さらに、バッファメモリ２９は、記録媒体１１から読み出されるデータ、記録媒体１１に書き込むデータ、又は記録媒体１１から読み出される制御用ファームウェアを、一時記憶するためなどに用いられる。
【００１４】
ＲＷＣ２５は、ＨＤＣ３１から供給される、記録媒体１１に書き込むためのデータをコード変調してヘッドアンプ２４に供給する。また、ＲＷＣ２５は、記録媒体１１から読み取られヘッドアンプ２４から供給された信号をコード復調してデジタルデータとしてＨＤＣ３１へ出力する。
【００１５】
制御回路２６には、動作用メモリ２７（例えば、ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、不揮発性メモリ２８（例えば、Ｆｌａｓｈ  ＲＯＭ：Ｆｌａｓｈ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）および一時記憶用のバッファメモリ２９（例えば、ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が接続されている。制御回路２６は、不揮発性メモリ２８および記録媒体１１に予め記憶されたファームウェアに従って、この記憶装置１の全体的な制御を行う。制御回路２６は、例えば、ＣＰＵ等のプロセッサであり、ＩＣ（回路）として実装される。ファームウェアは、初期ファームウェアおよび通常動作に用いる制御用ファームウェアを含む。起動時に最初に実行される初期ファームウェアは、例えば、不揮発性メモリ２８に記憶されている。制御用ファームウェアには、後述するように、コントローラ回路５０（図２参照）の機能の一部が含まれていてもよい。また、通常動作に用いる制御用ファームウェアは、記録媒体１１に記録されており、初期ファームウェアに従った制御により、記録媒体１１から一旦バッファメモリ２９に読み出され、その後動作用メモリ２７に格納される。
【００１６】
記憶装置１では、記録媒体１１上の磁化方向で情報ビットの値を表すので、記録媒体１１上の記録密度を高めるとシンボル間干渉が生じて再生信号の品質が劣化することがある。例えば、２値のシンボルを記録媒体１１に記録する情報記録方式では、記録密度を高めるとシンボル間干渉が生じやすいので、再生信号の品質の劣化抑制と情報の記録密度の向上とを両立させることが困難である。
【００１７】
それに対して、記憶装置１において、トラック内に隣接する２つのサブトラックを設けることが考えられる。この場合、隣接する２サブトラックの２値振幅値の信号の組み合わせで３値のシンボルの記録を実現すべく、隣接する２サブトラックから再生された信号の合成結果が３値振幅値の信号となるように制御が行われる。
【００１８】
しかし、隣接する２サブトラックの合成結果（所望の信号）が所望の３値振幅値を取るためには、所望の信号を検出する際に１セクタを構成する隣接するサブトラック間で記録ビットのタイミング同期が取れていることが要求される。１つの記録ヘッドを有する記憶装置１において隣接する２サブトラック間の同期記録は実現が難しい可能性があり、また可能であっても記録時間のスループット性能が劣化する可能性がある。
【００１９】
そこで、本実施形態では、記憶装置１において、ユーザデータ（ビットパターン）をｎ個（ｎは２以上の整数）のＭ値（Ｍは３以上の整数）のシンボルに変換する。ｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換して記録媒体１１に記録することで、トラック内に複数のサブトラックを設けることなく記録媒体１１への多値記録の実現を図ることができる。
【００２０】
すなわち、記憶装置１は、多値記録を可能とするための記録信号に対する変復調機能を有する。等化処理後の再生信号に対するＭ値振幅値を扱う記憶装置１は、２値振幅値を有する記録パルスの時間幅と位相とを制御（パルス幅変調：ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）する。これによって、記憶装置１は、Ｍ値振幅値成分を抽出可能な記録パルスを記録媒体１１へ記録する（図４（ｃ）参照）。また、記憶装置１は、再生時にＭ値振幅成分を抽出するために記録パルスの最短磁化反転時間に対して、１／（２Ｎ）帯域幅（ＮはＮ＝２×（Ｍ−１）を満たす整数）のカットオフ周波数を持つローパスフィルタを適用することで所望の信号の検出を可能とする（図４（ｄ）に示す破線の波形参照）。これにより、２値記録を行う場合に比べて、実質的にユーザデータの線記録密度を高めることが可能である。
【００２１】
多値記録を可能とするための記録信号に対する変復調機能を有する磁気記録再生系（コントローラ回路５０）は、例えば、図２に示すように構成される。図２は、コントローラ回路５０の構成を示す図である。なお、図２に示すコントローラ回路５０における各要素は、機能的な構成であり、例えば、ＲＷＣ２５等においてハードウェア的に（例えば、システムオンチップとして）実装されていてもよい。あるいは、図２に示すコントローラ回路５０における各要素は、例えば、制御回路２６等においてソフトウェア的に（例えば、制御回路２６等により動作用メモリ２７等に一括して又は処理の進行に応じて順次に展開される機能モジュールとして）実装されていてもよい。あるいは、図２に示すコントローラ回路５０における各要素は、一部の要素がＲＷＣ２５等においてハードウェア的に実装され、残りの要素が制御回路２６等においてソフトウェア的に実装されていてもよい。
【００２２】
コントローラ回路５０は、データ生成回路５１およびデータ復元回路（等化回路）５２を有する。データ生成回路５１は、ユーザデータ（情報ビット）に基づいて記録アンプ２４ａ及び記録ヘッド２２ａ経由で記録媒体１１へ情報をライトする。データ復元回路５２は、記録媒体１１から再生ヘッド２２ｂ及び再生アンプ２４ｂ経由でリードされた情報に基づいてユーザデータを復元する。
【００２３】
データ生成回路５１は、図２に示すように、多元ＬＤＰＣエンコーダ（ＮＢ−ＬＤＰＣ  Ｅｎｃｏｄｉｎｇ  ｃｉｒｃｕｉｔ）５１ａ、第１の変換回路（Ｂｉｎａｒｙ  ｔｏ  Ｍ−ａｒｙ  ｍｏｄｕｌａｔｉｏｎ  ｃｉｒｃｕｉｔ）５１ｂ、および第２の変換回路５１ｃを有する。第２の変換回路５１ｃは、変調回路（Ｍ−ａｒｙ  ｔｏ  Ｂｉｎａｒｙ  Ｎｘ  Ｕｐｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）５１ｃ１、および調整回路（Ｐｏｓｔ−Ｓｅｑｕｅｎｃｅ  ａｄｊｕｓｔｍｅｎｔ  ｃｉｒｃｕｉｔ）５１ｃ２を有する。
【００２４】
多元ＬＤＰＣエンコーダ５１ａは、ユーザデータをＧＦ（２２ｎ−１）上でＬＤＰＣ符号化して符号語を生成する。なお、ここでは、ガロア拡大体としてＧＦ（２２ｎ−１）を用いるが、ＬＤＰＣ符号化で用いるガロア拡大体はこれに限定されない。また、ここではユーザデータに対する誤り訂正符号としてＬＤＰＣ符号を例に用いるが、誤り訂正符号としては、これに限らず、畳み込み符号、ＲＳ（Ｒｅｅｄ  Ｓｏｌｏｍｏｎ）符号等の他の符号方式を用いてもよい。
【００２５】
ＬＤＰＣ符号化を行う場合、２ｎ−１ビットのユーザデータをｎ個のシンボルを用いて記録するとき、符号化時にＧＦ（２２ｎ−１）を用いると、ユーザデータの２ｎ−１ビットをＧＦ（２２ｎ−１）上の１元として取り扱うことができる。
【００２６】
変換回路（第１の変換回路）５１ｂは、２値のユーザデータ（バイナリデータ）をＭ値のシンボル（ベースバンド信号）へ変換する。第１の変換回路５１ｂは、変換したｎ個のＭ値のシンボル（ベースバンド信号）を変換回路（第２の変換回路）５１ｃへ供給する。
【００２７】
例えば、ｎ＝２、Ｍ＝３の場合、第１の変換回路５１ｂは、３ビットのユーザデータを３値の２シンボルに変換する。第１の変換回路５１ｂは、例えば、あらかじめ定められた図３（ａ）に示すような変換規則に従って３ビットのユーザデータを３値の２シンボルに変換する。図３（ａ）は、第１の変換回路５１ｂで用いられる変換規則の一例（例えば、変換テーブルの形態で実装された変換規則）を示す図である。図３（ａ）のテーブルの左側は、ユーザデータの３ビットの値を示し、右側は、２シンボルの値を示す。例えば、ユーザデータの３ビットが“０００”であった場合、この３ビットは“＋１  ＋１”に変換される。
【００２８】
例えば図４（ａ）に示すように、第１の変換回路５１ｂは、ビット周期Ｔ１〜Ｔ１２において、ユーザデータを１２個の３値のシンボル（ベースバンド信号）“１，０，−１，０，１，０，０，０，−１，１，０，１”に変換する。図４（ａ）は、コントローラ回路５０における第１の変換回路５１ｂの処理結果（出力信号）を示す波形図である。第１の変換回路５１ｂは、変換した３値のシンボルを第２の変換回路５１ｃへ供給する。
【００２９】
なお、図３（ａ）の変換テーブルは一例であり、ユーザデータの３ビットと２シンボルの具体的な値の対応は図３（ａ）の例に限定されない。ユーザデータの３ビットの２２ｎ−１個の状態に、２シンボルの値が、１対１に対応していればよい。また、２シンボルの値の組み合わせは３２、すなわち９個存在する。変換テーブルでは、この９個のうちの８個を用いればよく、２シンボルの値のうちの１組は変換に用いない。この変換に用いない２シンボルの値をどの値とするかにより、誤り率が変わる。記録媒体（磁気ディスク）１１が垂直記録方式を用い、上述のように３値化された２シンボルを用いる場合は、２シンボルの値が“０  ０”となる場合に、誤り率が高くなる。したがって、誤り率が高くなる“０  ０”を除いて変換テーブルを作成すると、誤りの発生率を低減させることができる。図３（ａ）では、“０  ０”を除いて変換テーブルを作成した例を示している。どの値が、誤り率が高くなるかは、記録方式等に依存するが、記録方式等の条件が決定されれば、あらかじめ求めておくことができる。
【００３０】
変換回路（第２の変換回路）５１ｃは、ｎ個のＭ値のシンボル（ベースバンド信号）を第１の変換回路５１ｂから受ける。第２の変換回路５１ｃは、ｎ個のＭ値のシンボルのそれぞれをＰＷＭ変調してＭ段階のパルス幅の信号に変換する。このとき、第２の変換回路５１ｃは、信号のビットレートをアップコンバートする。このため、第２の変換回路５１ｃは、出力する信号の周波数（ビットレート）が入力される信号の周波数（ビットレート）より高い。具体的には、第２の変換回路５１ｃは、変調回路５１ｃ１及び調整回路５１ｃ２を有する。
【００３１】
変調回路５１ｃ１は、ｎ個のＭ値のシンボルに応じて、Ｍ段階のパルス幅に対応したビット数（すなわち、Ｍ値を表現可能なビット数）のビット系列（第１のビット系列）を生成する。変調回路５１ｃ１は、ｎ個のＭ値のシンボル（ベースバンド信号）のビットレートを、Ｍ値を表現可能なビット数に対応したビットレートにアップコンバージョンしながら、そのビット列にＰＷＭ変調をかける。例えば、変調回路５１ｃ１は、ｎ個のＭ値のシンボル（ベースバンド信号）のビットレートを、Ｎ＝２×（Ｍ−１）倍以上にアップコンバージョンしながら、そのビット列にＰＷＭ変調をかける。これにより、変調回路５１ｃ１は、ビット系列で「１」が連続するビット幅をシンボルの値に応じてＭ段階に可変させる。変調回路５１ｃ１は、生成したビット系列（第１のビット系列）を調整回路５１ｃ２へ供給する。
【００３２】
例えばＭ＝３である場合、変調回路５１ｃ１には、３値の振幅値を有するベースバンド信号（３値のシンボル）が入力される。変調回路５１ｃ１は、入力された３値振幅値（ベースバンド信号）に従い、図３（ｂ）に示すような変換規則に従って、１個のシンボル当り４倍密度のバイナリ系列（第１のビット系列）へ変換する。図３（ｂ）は、変調回路５１ｃ１で用いられる変換規則の一例を示す図である。図３（ｂ）のテーブルの左側の列は、１シンボルの値を示し、右側の列は、ビットレートが４倍にアップコンバージョンされるとともにＰＷＭ変調がかけられたビット系列を示す。ここでビットレートが４倍にアップコンバージョンされたバイナリ系列は、４ビットを１ブロックとした（００００，００１１，１１１１）の３種のバイナリパターンを含む。
【００３３】
例えば図４（ｂ）に示すように、変調回路５１ｃ１は、ビット周期Ｔ１において、３値のシンボル（ベースバンド信号）“１”をビットレートが４倍にアップコンバージョンされたビット系列（第１のビット系列）“１１１１”に変換する。図４（ｂ）は、コントローラ回路５０における変調回路５１ｃ１の処理結果（出力信号）を示す波形図である。変調回路５１ｃ１は、ビット周期Ｔ２において、３値のシンボル（ベースバンド信号）“０”をビットレートが４倍にアップコンバージョンされたビット系列（第１のビット系列）“００１１”に変換する。変調回路５１ｃ１は、ビット周期Ｔ３において、３値のシンボル（ベースバンド信号）“−１”をビットレートが４倍にアップコンバージョンされたビット系列（第１のビット系列）“００００”に変換する。変調回路５１ｃ１は、得られたビット系列（第１のビット系列）を調整回路５１ｃ２へ供給する。
【００３４】
調整回路５１ｃ２は、４倍密度のバイナリ系列（第１のビット系列）のビット順序を変更して、適切化（例えば、最適化）されたビット系列（第２のビット系列）を生成する。調整回路５１ｃ２は、複数のシンボルについて「１」もしくは「０」ができるだけ長く連続するように各シンボルのビット系列内でビット順序を変更して、適切化されたビット系列（第２のビット系列）を生成する。これにより、ビット系列に応じた記録信号を記録媒体１１に記録する際の記録品質を容易に向上できる。調整回路５１ｃ２は、生成されたビット系列（第２のビット系列）をヘッドアンプ２４の記録アンプ２４ａへ供給する。
【００３５】
例えば、Ｍ＝３である場合、調整回路５１ｃ２は、図３（ｃ）に示す変換規則に従って、第１のビット系列のビット順序を変更して第２のビット系列を生成する。図３（ｃ）は、変調回路５１ｃ１及び調整回路５１ｃ２で用いられる変換規則の一例（例えば、変換テーブルの形態で実装された変換規則）を示す図である。図３（ｃ）のテーブルの左側の列は、３シンボルの値を示し、中央は、ビットレートが４倍にアップコンバージョンされるとともにＰＷＭ変調がかけられたビット系列（第１のビット系列）を示し、右側は、各シンボルのビット系列内でビット順序が変更され複数のシンボルについて適切化されたビット系列（第２のビット系列）を示す。図３（ｃ）のテーブルの左側の列と中央の列との対応は、図３（ｂ）のテーブルの左側の列と右側の列との対応に一致している。
【００３６】
調整回路５１ｃ２は、第１のビット系列のパターンにおける１シンボルに対応する４ビットを１ブロックとして、時系列で連続する３ブロックの単位で変換規則中のパターンとのマッチングを行う。調整回路５１ｃ２は、第１のビット系列のパターンについて、図３（ｃ）のテーブルの中央の列に示される適切化前の系列の条件にマッチするパターンが発生したら、図３（ｃ）のテーブルの右側の列に示される適切化（例えば、最適化）後の系列（第２のビット系列）へ変換する。このとき、調整回路５１ｃ２は、図３（ｃ）に示すように、同じビット値ができるだけ連続するように、入力されたビット系列（第１のビット系列）のビット順序を変更して、適切化されたビット系列（第２のビット系列）を生成する。
【００３７】
例えば図４（ｃ）に示すように、調整回路５１ｃ２は、ビット周期Ｔ１〜Ｔ３について、第１のビット系列“１１１１００１１００００”を第２のビット系列“１１１１１１００００００”に変換する。図４（ｃ）は、コントローラ回路５０における調整回路５１ｃ２の処理結果（出力信号）を示す波形図である。調整回路５１ｃ２は、ビット周期Ｔ２でベースバンド信号“０”に対応した第１のビット系列“００１１”を受けた際に、１つ前のビット周期Ｔ１のベースバンド信号が“１”であり、１つ後のビット周期Ｔ３のベースバンド信号が“−１”であることが第１の変換回路５１ｂから通知され得る。調整回路５１ｃ２は、図３（ｃ）に示すベースバンド信号が（１，０，−１）である場合の中央のシンボル“０”についての変換規則に従い、第１のビット系列“００１１”を第２のビット系列“１１００”に変換する。これにより、調整回路５１ｃ２は、ビット周期Ｔ１〜Ｔ３について、第１のビット系列“１１１１００１１００００”を第２のビット系列“１１１１１１００００００”に変換することができる。
【００３８】
調整回路５１ｃ２は、変換（生成）された第２のビット系列をＤＡ変換してアナログ形式の記録信号とし、記録信号を記録アンプ２４ａへ供給する。記録信号は、記録アンプ２４ａ及び記録ヘッド２２ａ経由で記録媒体１１へ記録される。ここで記録媒体１１へ記録される４倍密度に変換されたバイナリ系列に応じた記録信号の最短反転区間は、元の３値記録系列の最短反転区間の約半分となる。このため、記録周波数は元の３値記録系列の倍の周波数で記録操作が駆動される必要があり、また３値記録系列の最短反転区間の１／４ステップの位相制御が可能である必要がある。例えば、図４（ａ）に示すベースバンド信号の周期をＴ（各ビット周期Ｔ１〜Ｔ１２の時間的長さ）とすると、図４（ｃ）に示す第２のビット系列に対応した記録信号は、周期約Ｔ／４で制御される。
【００３９】
なお、所望の記録を実現する方法は、例えばＭ＝３である場合に、４倍密度のバイナリ系列を一旦作成し、４倍密度の系列を通常のバイナリ記録系列と考えて、元の３値振幅系列の転送レートの４倍の転送レートで記録する方法でも良い。この場合は、転送レートは４倍必要となるが、記録ヘッド２４ａやその前段の信号増幅器が必要とする帯域幅は、元の３値記録系列が要する帯域の２倍で十分である。４倍密度としている理由は、あくまでも、１／４クロック幅のパルスの位相制御を行う必要があるためである。
【００４０】
次に、記録媒体１１に記録された信号を再生する方法について説明する。再生においては、記録時に想定していた３値振幅値を有する波形を再生することが要求されている。４倍密度のバイナリ系列で記録された信号は、そのまま再生した場合に３値振幅値を持たない。なぜなら、記録媒体１１上の記録系列は、３値振幅情報をパルス幅へ変換した系列であるためである。データ復元回路５２は、記録されたＰＷＭ波形から所望の３値振幅値の再生波形を得るように工夫されている。
【００４１】
データ復元回路（等化回路）５２は、図２に示すように、ローパスフィルタ（ＬＰＦ  ２／Ｎ  ｃｕｔ−ｏｆｆ）５２ａ、ＡＤ変換器（Ａ／Ｄ  １／Ｎ  Ｓａｍｐｌｉｎｇ）５２ｂ、ＦＩＲフィルタ５２ｃ、軟判定器（ＳＯＶＡ  ｏｖｅｒ  Ｍ−ａｒｙ）５２ｄ、及び多元ＬＤＰＣデコーダ（ＮＢ−ＬＤＰＣ  Ｄｅｃｏｄｉｎｇ）５２ｅを有する。
【００４２】
ローパスフィルタ５２ａは、記録媒体１１から再生ヘッド２２ｂで読み出され再生アンプ２４ｂを経由したＰＷＭ波形の再生信号を受ける。ローパスフィルタ５２ａは、第２のビット系列の周波数より低いカットオフ周波数であってベースバンド信号の周波数に対応したカットオフ周波数を有する。ローパスフィルタ５２ａは、そのＰＷＭ波形の信号の周波数に１／（２Ｎ）＝１／［２×｛２×（Ｍ−１）｝］＝１／［４×（Ｍ−１）］を乗算したカットオフ周波数を有する。ローパスフィルタ５２ａは、記録媒体１１から再生ヘッド２２ｂで読み出され再生アンプ２４ｂを経由したＰＷＭ波形の信号に対して、１／（２Ｎ）以下の周波数成分を選択的に通過させるフィルタ処理（ハイカット処理）を行う。すなわち、ローパスフィルタ５２ａは、ベースバンドに対してビットレートがＮ倍にアップコンバートされている信号（ＰＷＭ波形の信号）をなまらせてそのビットレートを実質的にＮ×２／（２Ｎ）＝１倍にダウンコンバートさせる。言い換えると、ローパスフィルタ５２ａは、記録媒体１１から読み出された再生信号に対してそのビットレートをベースバンド信号のビットレートまでダウンコンバートさせる。ローパスフィルタ５２ａは、処理後の信号をＡ／Ｄ変換器５２ｂへ供給する。
【００４３】
例えばＭ＝３である場合、ローパスフィルタ５２ａは、記録信号（ＰＷＭ波形の信号）に対する１／（２×４）＝１／８帯域のカットオフ周波数でフィルタ処理を行う。これにより、ローパスフィルタ５２ａは、ベースバンドに対してビットレートが４倍にアップコンバートされた信号をなまらせてそのビットレートを実質的に４×１／（２×２）＝１倍にダウンコンバートさせる。
【００４４】
すなわち、図４（ｄ）に実線で示すように、ローパスフィルタ５２ａは、図４（ｃ）に示すような記録信号（ＰＷＭ波形の信号）をなまらせてそのビットレートを実質的に４×１／（２×２）＝１倍にダウンコンバートさせた再生信号を生成する。図４（ｄ）は、コントローラ回路５０におけるローパスフィルタ５２ａの処理結果（出力信号）を示す波形図である。
【００４５】
Ａ／Ｄ変換器５２ｂは、ローパスフィルタ５２ａで処理された信号に対して、記録信号に対する１／Ｎ帯域（すなわち、ベースバンドに対してビットレートがＮ×１／Ｎ＝１倍）のサンプリング周波数でダウンサンプル処理を行う。Ａ／Ｄ変換器５２ｂは、ローパスフィルタ５２ａで処理された信号に対して、元の３値振幅系列に要するサンプリング周波数でダウンサンプル処理を行う。Ａ／Ｄ変換器５２ｂは、ベースバンドと概ね均等なビット周期ごとに、ベースバンドのビット周期の中央のタイミングでサンプリングするＡ／Ｄ変換を行う。これにより、Ａ／Ｄ変換器５２ｂは、ビットレートが実質的にベースバンドの１倍になるように信号をダウンコンバートして、ベースバンドのＭ値振幅値の波形を再生する。すなわち、所望のＭ値振幅を有する再生波形に変換された所望信号を得る。
【００４６】
例えばＭ＝３である場合、Ａ／Ｄ変換器５２ｂは、記録信号に対する１／４帯域（すなわち、ベースバンドのビットレート）のサンプリング周波数でダウンサンプル処理を行う。すなわち、Ａ／Ｄ変換器５２ｂは、ベースバンドと略均等なビット周期ごとに、ベースバンドのビット周期の中央のタイミングでＡ／Ｄ変換を行う。これにより、所望の３値振幅を有する再生波形に変換された所望信号を得ることができる。
【００４７】
すなわち、Ａ／Ｄ変換器５２ｂは、図４（ｄ）に実線で示すローパスフィルタ５２ａで処理後の信号に対して、図４（ｄ）に一点鎖線で示す各ビット周期Ｔ１〜Ｔ１２の中央のタイミングｔ１〜ｔ１２でＡ／Ｄ変換を行う。これにより、図４（ａ）に示すベースバンド信号と同様の３値振幅を有する再生信号（図４（ｄ）に破線で示す信号）が得られることが分かる。
【００４８】
すなわち、再生系においては記録系の動作周波数に関係なく、元のＭ値（例えば、３値）振幅系列が要する信号帯域幅を考慮したフィルタリング処理を実行すれば、特別な処理を行うことなく記録時のＰＷＭ波形を復調でき、所望のＭ値振幅信号の状態で再生信号を得ることができる。
【００４９】
Ａ／Ｄ変換器５２ｂは、処理後の信号（所望信号）をＦＩＲフィルタ５２ｃへ出力する。ＦＩＲフィルタ５２ｃは、所望信号（デジタル信号）に対してＦＩＲ等化処理を実施し、軟判定器５２ｄへ入力する。軟判定器５２ｄは、ＳＯＶＡ（Ｓｏｆｔ  Ｏｕｔｐｕｔ  Ｖｉｔｅｒｂｉ  Ａｌｇｏｒｉｔｈｍ）に基づいて、等化後の再生波形に対してＬＤＰＣ符号の軟判定復号を行い、Ｍ値（例えば、３値）のｎ個（例えば、２個）のシンボルに対応した２ｎ−１ビット（例えば、３ビット）のデータの尤度を求める。軟判定器５２ｄは、複数ビットをまとめたシンボルを１単位としてビットラベルのすべての組合せに対して尤度値を出力することができる。例えば、軟判定器５２ｄによる軟判定結果は、“０００”の尤度、“００１”の尤度、…というように、２シンボルのパターンごとの尤度となる。軟判定結果（尤度）を多元ＬＤＰＣデコーダ５２ｅへ供給する。多元ＬＤＰＣデコーダ５２ｅは、尤度を用いてＬＤＰＣ復号処理を実施する。
【００５０】
以上説明した各構成要素により記録再生を行った場合の線記録密度対誤り率特性（ＢＥＲ；ビットエラーレート）を評価すると、例えば、図５に実線で示すようになる。すなわち、同じＢＥＲであっても、バイナリ系列を直接記録系列とする場合（図５に破線で示す場合）よりも高い記録密度を達成することができることがわかる。
【００５１】
以上のように、実施形態では、記憶装置１において、ユーザデータ（ビットパターン）をｎ個（ｎは２以上の整数）のＭ値（Ｍは３以上の整数）のシンボルに変換し、ｎ個のＭ値のシンボルのそれぞれをＭ段階のパルス幅の信号に変換して記録媒体１１に記録する。また、記録媒体１１から読み出された信号をｎ個のＭ値のシンボルに等化してＭ値振幅の再生信号を得る。これにより、トラック内に複数のサブトラックを設けることなく記録媒体１１への多値記録を実現でき、２値記録の記憶装置（磁気ディスク装置）と比較して、単位面積当たりに記録できるユーザデータ量を増加させることができる。
【００５２】
（第１の変形例）
なお、記憶装置１は、多値記録として４値記録を行ってもよい。すなわち、Ｍ＝４である場合、第１の変換回路５１ｂは、図６（ａ）に示す変換規則に従って、３ビットのユーザデータを４値の２シンボルに変換する。図６（ａ）は、第１の変換回路５１ｂで用いられる変換規則の他の例を示す図である。
【００５３】
この場合、例えば図７（ａ）に示すように、第１の変換回路５１ｂは、ビット周期Ｔ１０１〜Ｔ１１３において、ユーザデータを１３個の４値のシンボル（ベースバンド信号）“３，１，−３，−１，−１，１，−３，３，１，３，１，１，−３”に変換する。図７（ａ）は、コントローラ回路５０における第１の変換回路５１ｂの処理結果（出力信号）を示す波形図である。第１の変換回路５１ｂは、変換した４値のシンボルを第２の変換回路５１ｃへ供給する。
【００５４】
変調回路５１ｃ１には、４値の振幅値を有するベースバンド信号（４値のシンボル）が入力される。変調回路５１ｃ１は、入力されたベースバンド信号に従い、図６（ｂ）に示すような変換規則に従って、１個のシンボル当り６倍密度のバイナリ系列（第１のビット系列）へ変換する。図６（ｂ）は、変調回路５１ｃ１で用いられる変換規則の他の例を示す図である。
【００５５】
例えば図７（ｂ）に示すように、変調回路５１ｃ１は、ビット周期Ｔ１０１において、４値のシンボル（ベースバンド信号）“３”をビットレートが６倍にアップコンバージョンされたビット系列（第１のビット系列）“１１１１１１”に変換する。図７（ｂ）は、コントローラ回路５０における変調回路５１ｃ１の処理結果（出力信号）を示す波形図である。変調回路５１ｃ１は、ビット周期Ｔ１０２において、４値のシンボル（ベースバンド信号）“１”をビットレートが６倍にアップコンバージョンされたビット系列（第１のビット系列）“００１１１１”に変換する。変調回路５１ｃ１は、ビット周期Ｔ１０３において、４値のシンボル（ベースバンド信号）“−３”をビットレートが６倍にアップコンバージョンされたビット系列（第１のビット系列）“００００００”に変換する。変調回路５１ｃ１は、得られたビット系列（第１のビット系列）を調整回路５１ｃ２へ供給する。
【００５６】
調整回路５１ｃ２は、図６（ｃ）に示す変換規則に従って、第１のビット系列のビット順序を変更して第２のビット系列を生成する。図６（ｃ）は、変調回路５１ｃ１及び調整回路５１ｃ２で用いられる変換規則の他の例を示す図である。
【００５７】
例えば図７（ｃ）に示すように、調整回路５１ｃ２は、ビット周期Ｔ１０１〜Ｔ１０３について、第１のビット系列“１１１１１１００１１１１００００００”を第２のビット系列“１１１１１１１１１１００００００００”に変換する。図７（ｃ）は、コントローラ回路５０における調整回路５１ｃ２の処理結果（出力信号）を示す波形図である。調整回路５１ｃ２は、ビット周期Ｔ１０２でベースバンド信号“１”に対応した第１のビット系列“００１１１１”を受けた際に、１つ前のビット周期Ｔ１０１のベースバンド信号が“３”であり、１つ後のビット周期Ｔ１０３のベースバンド信号が“−３”であることを第１の変換回路５１ｂから通知され得る。調整回路５１ｃ２は、図６（ｃ）に示すベースバンド信号が（３，１，−３）である場合の中央のシンボル“１”についての変換規則（すなわち、第１のビット系列＝（１１１１１１，００１１１１，００００００）であるときの変換規則）に従い、第１のビット系列“００１１１１”を第２のビット系列“１１１１００”に変換する。これにより、調整回路５１ｃ２は、ビット周期Ｔ１０１〜Ｔ１０３について、第１のビット系列“１１１１１１００１１１１００００００”を第２のビット系列“１１１１１１１１１１００００００００”に変換することができる。
【００５８】
また、Ｍ＝４である場合、ローパスフィルタ５２ａは、記録信号（ＰＷＭ波形の信号）に対する２／（２×６）＝１／６帯域のカットオフ周波数でフィルタ処理を行う。これにより、ローパスフィルタ５２ａは、ベースバンドに対してビットレートが６倍にアップコンバートされた信号をなまらせてそのビットレートを実質的に６×１／（２×３）＝１倍にダウンコンバートさせる。
【００５９】
例えば図７（ｄ）に実線で示すように、ローパスフィルタ５２ａは、図７（ｃ）にしめすような記録信号（ＰＷＭ波形の信号）をなまらせてそのビットレートを実質的に６×１／（２×３）＝１倍にダウンコンバートさせた再生信号を生成する。図７（ｄ）は、コントローラ回路５０におけるローパスフィルタ５２ａの処理結果（出力信号）を示す波形図である。ローパスフィルタ５２ａは、処理後の信号をＡ／Ｄ変換器５２ｂへ供給する。
【００６０】
Ａ／Ｄ変換器５２ｂは、記録信号に対する１／６帯域（すなわち、ベースバンドのビットレート）のサンプリング周波数でダウンサンプル処理を行う。すなわち、Ａ／Ｄ変換器５２ｂは、ベースバンドと略均等なビット周期ごとに、ベースバンドのビット周期の中央のタイミングでＡ／Ｄ変換を行う。これにより、所望の４値振幅を有する再生波形に変換された所望信号を得ることができる。
【００６１】
例えば図７（ｄ）に破線で示すように、Ａ／Ｄ変換器５２ｂは、図７（ｄ）に実線で示すローパスフィルタ５２ａで処理後の信号に対して、各ビット周期Ｔ１０１〜Ｔ１１３の中央のタイミングｔ１０１〜ｔ１１３でＡ／Ｄ変換を行う。これにより、図７（ａ）に示すベースバンド信号と同様の４値振幅を有する再生信号が得られることが分かる。
【００６２】
（第２の変形例）
あるいは、ヘッドアンプ２４の出力能力の補償や記録媒体１１（磁性媒体）の磁性反転特性を考慮して、コントローラ回路１５０におけるデータ生成回路（記録処理系）１５１は、図８に示すように構成されていてもよい。図８は、実施形態の変形例におけるコントローラ回路１５０の構成を示す図である。ここでは、図２と異なる構成について説明し、同じ構成については説明を省略または簡略化する。データ生成回路１５１は、記録パターンによってプリアンプの出力特性が変動するのと同様に記録媒体の磁気反転特性が非一様になることとを補正するために、記録アンプ２４ａから記録ヘッド２２ａに入力される記録電流を調整する。例えば、データ生成回路１５１は、ライト電流制御回路（記録信号制御回路）１５１ｄをさらに有する。調整回路５１ｃ２は、第２のビット系列の記録媒体１１への記録の際に（０１１０）もしくは（１００１）の記録パターンが発生した場合に、その旨をライト電流制御回路１５１ｄに通知するとともに、その記録パターンを（１１１１）もしくは（００００）に置き換える。すなわち、調整回路５１ｃ２は、調整回路５１ｃ２から出力されるべきパターンが（０１１０）もしくは（１００１）であると認識した際に、その記録パターンを（１１１１）もしくは（００００）に置き換える。ライト電流制御回路１５１ｄは、その記録パターン（１１１１）もしくは（００００）に対する記録電流を通常より弱めて（記録信号のレベルを通常レベルより低いレベルにして）記録するように記録アンプ２４ａのゲインを制御する。これにより、記録信号（ＰＷＭ変調された信号）の記録品質を向上できる。
【００６３】
（第３の変形例）
あるいは、３値記録系列をパルス幅変調して出力する記録波形出力方法について更に考える。実施形態で示したＰＷＭ波形生成方法においては、例えばＭ＝３の場合、４倍密度に変換されたバイナリ系列を扱う必要があるため動作クロックが記録系列クロックの４倍周波数成分を持つスイッチングが必要となる。このため、記録処理系の動作クロックを部分的に高める必要がある。しかしながら、今必要とする記録データのクロックを基準にしても所望のＰＷＭ波形を生成することが可能である。
【００６４】
例えば、コントローラ回路２５０におけるデータ生成回路（記録処理系）２５１を図９に示すように構成することができる。図９は、実施形態の変形例におけるコントローラ回路２５０の構成を示す図である。コントローラ回路２５０は、データ生成回路１５１及びライト電流制御回路１５１ｄ（図８参照）に代えて、データ生成回路２５１、変換回路（第２の変換回路）２５１ｃ、及びライト電流調整器２５１ｄを有する。ライト電流調整器（記録信号制御回路）２５１ｄは、図８におけるライト電流制御回路１５１ｄと同様に機能し得る。データ生成回路２５１は、ベースバンド波形の生成に用いられる基準クロックを基に、実施形態と同様にＰＷＭ変調された記録信号の波形を生成する。データ生成回路２５１の変換回路（第２の変換回路）２５１ｃは、第１クロック生成器２５１ｃ１、第２クロック生成器２５１ｃ２、第３クロック生成器２５１ｃ３、第４クロック生成器２５１ｃ４、基準クロック生成器２５１ｃ５、利用クロック選択器２５１ｃ６、波形生成器２５１ｃ７、記録波形パターン検出器２５１ｃ８、及び信号生成器２５１ｃ９を有する。第１クロック生成器２５１ｃ１、第２クロック生成器２５１ｃ２、第３クロック生成器２５１ｃ３、第４クロック生成器２５１ｃ４、及び基準クロック生成器２５１ｃ５は、基準クロックに対して互いに異なる位相ずれを有する複数のクロックを生成するクロック生成回路２５１ｃ２０として機能し得る。利用クロック選択器２５１ｃ６、波形生成器２５１ｃ７、記録波形パターン検出器２５１ｃ８、及び信号生成器２５１ｃ９は、変換されたｎ個のＭ値のシンボルのそれぞれの値に応じて複数のクロックから１以上のクロックを選択し選択された１以上のクロックを用いてＭ段階のパルス幅の信号を生成する信号生成回路２５１ｃ３０として機能し得る。
【００６５】
変換回路２５１ｃにおいて、利用クロック選択器２５１ｃ６は、ｎ個のＭ値のシンボル（ベースバンド信号）を第１の変換回路５１ｂから受ける。利用クロック選択器２５１ｃ６は、ベースバンド信号に応じて、第１クロック生成器２５１ｃ１、第２クロック生成器２５１ｃ２、第３クロック生成器２５１ｃ３、第４クロック生成器２５１ｃ４のうち利用するクロック生成器を切り替える動作を行う。
【００６６】
第１クロック生成器２５１ｃ１、第２クロック生成器２５１ｃ２、第３クロック生成器２５１ｃ３、第４クロック生成器２５１ｃ４は、それぞれ、図１０に示すような第１クロック、第２クロック、第３クロック、第４クロックを生成する。図１０は、コントローラ回路２５０の動作の一部を示す波形図である。第１クロック、第２クロック、第３クロック、第４クロックは、いずれも基準クロック生成器２５１ｃ５で生成される基準クロックを同じ周期Ｔ（例えば、図４に示す各ビット周期Ｔ１〜Ｔ１２と均等な長さの周期）を有する。第１クロック生成器２５１ｃ１は、基準クロック生成器２５１ｃ５から受けた基準クロックをそのまま用いて第１クロックを生成して出力する。第２クロック生成器２５１ｃ２は、基準クロック生成器２５１ｃ５から受けた基準クロックを１／２周期（Ｔ×１／２）遅延させて第２クロックを生成して出力する。第３クロック生成器２５１ｃ３は、基準クロック生成器２５１ｃ５から受けた基準クロックを１／４周期（Ｔ×１／４）遅延させて第３クロックを生成して出力する。第４クロック生成器２５１ｃ４は、基準クロック生成器２５１ｃ５から受けた基準クロックを７／４周期（Ｔ×７／４）遅延させて第４クロックを生成して出力する。
【００６７】
例えば、図４（ａ）に示すビット周期Ｔ１において、ベースバンド信号が“１”に変換された場合、図１０のビット周期Ｔ１のように変化する第１クロック（第１クロック生成器２５１ｃ１）が、利用クロック選択器２５１ｃ６により選択されて波形生成器２５１ｃ７及び信号生成器２５１ｃ９経由で記録アンプ２４ａへ記録信号として供給される。図４（ａ）に示すビット周期Ｔ２において、ベースバンド信号が“０”に変換された場合、図１０のビット周期Ｔ２のように変化する第２クロック（第２クロック生成器２５１ｃ２）が、利用クロック選択器２５１ｃ６により選択されて波形生成器２５１ｃ７で論理反転される。論理反転後の信号が信号生成器２５１ｃ９経由で記録アンプ２４ａへ記録信号として供給される。図４（ａ）に示すビット周期Ｔ３において、ベースバンド信号が“−１”に変換された場合、図１０のビット周期Ｔ３のように変化する第１クロック（第１クロック生成器２５１ｃ１）が、利用クロック選択器２５１ｃ６により選択されて波形生成器２５１ｃ７で論理反転される。論理反転後の信号が信号生成器２５１ｃ９経由で記録アンプ２４ａへ記録信号として供給される。これにより、記録アンプ２４ａへ供給される信号が図４（ｃ）に示す第２のビット系列と同様の波形となり得る。
【００６８】
このように、元の３値ベースバンド波形の振幅出力に従って、ＰＷＭにおける出力波形に必要な位相を有するクロック生成器を選択し、クロック生成器で出力される矩形波成分を用いて記録波形出力とする。これにより、実施形態のように４倍密度のバイナリ系列を４倍速度でスイッチングするための基準クロックを生成しなくても、元の３値ベースバンド信号の基準クロックを基にＰＷＭ波形を得ることができる。
【００６９】
さらに、例えば、図９に示すコントローラ回路２５０において、記録波形パターン検出器２５１ｃ８が（０１１０）もしくは（１００１）の記録パターンを検出した際に、記録波形パターン検出器２５１ｃ８から信号生成器２５１ｃ９及びライト電流調整器２５１ｄに制御信号が供給されてもよい。信号生成器２５１ｃ９は、制御信号に従い、（０１１０）もしくは（１００１）の記録パターンを（１１１１）もしくは（００００）に置き換える。ライト電流調整器（記録信号制御回路）２５１ｄは、制御信号に従い、記録パターン（１１１１）もしくは（００００）に対する記録電流を通常より弱めて（記録信号のレベルを通常レベルより低いレベルにして）記録するように記録アンプ２４ａのゲインを制御する。このとき、記録波形パターン検出器２５１ｃ８、信号生成器２５１ｃ９、ライト電流調整器２５１ｄは、基準クロック又は基準クロックから生成されたクロックに同期して動作可能である。これにより、元の３値ベースバンド信号の基準クロックを基に、記録信号（ＰＷＭ変調された信号）の記録品質を向上できる。
【００７０】
（第４の変形例）
また、最短パルス幅（Ｔ×１／２のパルス幅）を容易に生成するために、図１１（ａ）に示すように、コントローラ回路３５０におけるデータ生成回路３５１の変換回路（第２の変換回路）３５１ｃは、第３クロック生成器２５１ｃ３及び第４クロック生成器２５１ｃ４（図９参照）に代えて、半クロック生成器３５１ｃ１０を有していてもよい。図１１（ａ）は、実施形態の変形例におけるコントローラ回路３５０の構成を部分的に示す図である。半クロック生成器３５１ｃ１０、第１クロック生成器２５１ｃ１、第２クロック生成器２５１ｃ２、及び基準クロック生成器２５１ｃ５は、基準クロックに対して互いに異なる位相ずれを有する複数のクロックを生成するクロック生成回路３５１ｃ２０として機能し得る。このとき、半クロック生成器３５１ｃ１０は、図１１（ｂ）に示すように、第３クロック生成器２５１ｃ３、第４クロック生成器２５１ｃ４、及びＡＮＤゲート３５１ｃ１３を有する。ＡＮＤゲート３５１ｃ１３は、図１０に示す第３クロックと第４クロックとの論理積（ＡＮＤ）を求める。第３クロックと第４クロックとの論理積（ＡＮＤ）の結果は、図１０から明らかなように、Ｔ×１／２のパルス幅を有するクロックとなり得る。
【００７１】
例えば、ビット周期Ｔ１１において、ベースバンド信号が図４（ａ）に示すように“０”に変換された場合、第３クロックと第４クロックとの論理積（ＡＮＤ）によるＴ×１／２のパルス幅のクロック（半クロック生成器３５１ｃ１０）が、利用クロック選択器２５１ｃ６により選択されて波形生成器２５１ｃ７で論理反転される。論理反転後の信号が信号生成器２５１ｃ９経由で記録アンプ２４ａへ記録信号として供給される。これにより、記録アンプ２４ａへ供給される信号が図４（ｃ）に示す第２のビット系列と同様の波形となり得る。
【００７２】
このように、二つの異なる位相を有するクロック生成器の出力をＡＮＤ合成することによって、３値ベースバンド波形の基準クロックよりも早い遷移のクロック波形も容易に得ることができる。この時もすべてのクロック成分は元の３値波形のクロック成分で動作可能であるため、実施形態のような４倍クロック成分を記録波形生成のために必要としない。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１  記憶装置、５０，１５０，２５０，３５０  コントローラ回路。
【図１】
2018113088.tif 000003
【図２】
2018113088.tif 000004
【図３】
2018113088.tif 000005
【図４】
2018113088.tif 000006
【図５】
2018113088.tif 000007
【図６】
2018113088.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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