(57)【要約】【課題】抵抗値の低減を図ることのできるダイオード素子を提供する。【解決手段】ダイオード素子は、第１主面３１および第２主面３２を有する半導体層１１を含む。半導体層１１の第１主面３１側の表層部には、第１不純物領域５１が形成されている。第１不純物領域５１の表層部には、当該第１不純物領域５１と電気的に接続されるように第２不純物領域５２が形成されている。第１不純物領域５１に対して半導体層１１の第２主面３２側には、当該第１不純物領域５１と電気的に接続されるように第３不純物領域５３が形成されている。ダイオード素子は、第３不純物領域５３と電気的に接続されるように半導体層１１の第１主面３１から第１不純物領域５１を貫通し、かつ、半導体層１１の抵抗率よりも小さい抵抗率を有する埋め込み導電体層６２を含む電極構造６１を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する半導体層と、
前記半導体層の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表層部に形成され、前記第１不純物領域と電気的に接続された第２導電型の第２不純物領域と、
前記第１不純物領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域と電気的に接続された第２導電型の第３不純物領域と、
前記第３不純物領域と電気的に接続されるように前記半導体層の前記第１主面から前記第１不純物領域を貫通して前記半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造とを含む、ダイオード素子。
【請求項２】
前記電極構造は、前記第１不純物領域から前記埋め込み導電体層を電気的に分離する絶縁膜を含む、請求項１に記載のダイオード素子。
【請求項３】
前記絶縁膜は、前記埋め込み導電体層と前記第１不純物領域との間において、前記埋め込み導電体層の側面を被覆している、請求項２に記載のダイオード素子。
【請求項４】
前記第１不純物領域は、前記半導体層の前記第１主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する高濃度領域とを含み、
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域と電気的に接続されており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域と電気的に接続されている、請求項１〜３のいずれか一項に記載のダイオード素子。
【請求項５】
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域との間でｐｎ接合ダイオードを形成しており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域との間でツェナーダイオードを形成している、請求項４に記載のダイオード素子。
【請求項６】
前記ツェナーダイオードは、前記ｐｎ接合ダイオードに逆直列に接続されている、請求項５に記載のダイオード素子。
【請求項７】
前記第１不純物領域は、前記半導体層の前記第１主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する高濃度領域とを含み、
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域と電気的に接続されており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域と電気的に接続されており、
前記第１不純物領域の前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域の前記低濃度領域と電気的に接続された第２導電型の第４不純物領域をさらに含む、請求項１〜３のいずれか一項に記載のダイオード素子。
【請求項８】
前記第４不純物領域は、前記第１不純物領域の前記低濃度領域と前記第３不純物領域との間の領域に形成され、かつ、前記第１不純物領域の前記低濃度領域に加えて、前記第３不純物領域と電気的に接続されている、請求項７に記載のダイオード素子。
【請求項９】
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域との間で第１ｐｎ接合ダイオードを形成しており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域との間でツェナーダイオードを形成しており、
前記第４不純物領域は、前記第１不純物領域の前記低濃度領域との間で第２ｐｎ接合ダイオードを形成している、請求項７または８に記載のダイオード素子。
【請求項１０】
前記ツェナーダイオードは、前記第１ｐｎ接合ダイオードに逆直列に接続されることによって、前記第１ｐｎ接合ダイオードとの間で逆直列回路を形成しており、
前記第２ｐｎ接合ダイオードは、前記逆直列回路に並列接続されている、請求項９に記載のダイオード素子。
【請求項１１】
前記第３不純物領域に至るように前記半導体層の前記第１主面から前記第１不純物領域を貫通して形成され、前記第１不純物領域の前記高濃度領域と前記第４不純物領域とを電気的に分離する素子分離構造をさらに含む、請求項７〜１０のいずれか一項に記載のダイオード素子。
【請求項１２】
前記素子分離構造は、前記第３不純物領域に至るように前記半導体層の前記第１主面から前記第１不純物領域を貫通して形成されたトレンチの内壁に沿って形成された内壁絶縁膜と、前記内壁絶縁膜を介して前記トレンチに埋め込まれた材料層とを含むＤＴＩ（Deep Trench Isolation）構造を有している、請求項１１に記載のダイオード素子。
【請求項１３】
第１主面および第２主面を有し、第１素子形成領域および第２素子形成領域が形成された半導体層を含むダイオード素子であって、
前記第１素子形成領域および前記第２素子形成領域は、
前記半導体層の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表層部に形成され、前記第１不純物領域と電気的に接続された第２導電型の第２不純物領域と、
前記第１不純物領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域と電気的に接続された第２導電型の第３不純物領域と、
前記第３不純物領域と電気的に接続されるように前記半導体層の前記第１主面から前記第１不純物領域を貫通して前記半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造と、をそれぞれ含む、ダイオード素子。
【請求項１４】
前記電極構造は、前記第１不純物領域から前記埋め込み導電体層を電気的に分離する絶縁膜を含む、請求項１３に記載のダイオード素子。
【請求項１５】
前記絶縁膜は、前記電極構造と前記第１不純物領域との間において、前記埋め込み導電体層の側面を被覆している、請求項１４に記載のダイオード素子。
【請求項１６】
前記第１不純物領域は、前記半導体層の前記第１主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する高濃度領域とを含み、
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域と電気的に接続されており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域と電気的に接続されている、請求項１３〜１５のいずれか一項に記載のダイオード素子。
【請求項１７】
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域との間でｐｎ接合ダイオードを形成しており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域との間でツェナーダイオードを形成している、請求項１６に記載のダイオード素子。
【請求項１８】
前記ツェナーダイオードは、前記ｐｎ接合ダイオードに逆直列に接続されている、請求項１７に記載のダイオード素子。
【請求項１９】
前記第１不純物領域は、前記半導体層の前記第１主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する高濃度領域とを含み、
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域と電気的に接続されており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域と電気的に接続されており、
前記第１素子形成領域および前記第２素子形成領域は、
前記第１不純物領域の前記低濃度領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域の前記低濃度領域と電気的に接続された第２導電型の第４不純物領域をさらに含む、請求項１３〜１５のいずれか一項に記載のダイオード素子。
【請求項２０】
前記第４不純物領域は、前記第１不純物領域の前記低濃度領域と前記第３不純物領域との間の領域に形成され、前記第１不純物領域の前記低濃度領域に加えて、前記第３不純物領域と電気的に接続されている、請求項１９に記載のダイオード素子。
【請求項２１】
前記第２不純物領域は、前記第１不純物領域の前記低濃度領域との間で第１ｐｎ接合ダイオードを形成しており、
前記第３不純物領域は、前記第１不純物領域の前記高濃度領域との間でツェナーダイオードを形成しており、
前記第４不純物領域は、前記第１不純物領域の前記低濃度領域との間で第２ｐｎ接合ダイオードを形成している、請求項１９または２０に記載のダイオード素子。
【請求項２２】
前記第１素子形成領域に形成され、前記第１ｐｎ接合ダイオードおよび前記ツェナーダイオードの逆直列回路に対して前記第２ｐｎ接合ダイオードが並列接続された第１並列回路と、
前記第２素子形成領域に形成され、前記第１ｐｎ接合ダイオードおよび前記ツェナーダイオードの逆直列回路に対して前記第２ｐｎ接合ダイオードが並列接続された第２並列回路とを含み、
前記第１並列回路および前記第２並列回路が、直列接続されている、請求項２１に記載のダイオード素子。
【請求項２３】
前記半導体層に形成され、前記第１素子形成領域および前記第２素子形成領域を電気的に分離する素子分離構造をさらに含む、請求項１３〜２２のいずれか一項に記載のダイオード素子。
【請求項２４】
前記半導体層の前記第２主面を覆う絶縁層をさらに含み、
前記素子分離構造は、前記半導体層の前記第１主面から前記第２主面を貫通して前記絶縁層を露出させる貫通孔の内壁に沿って形成された内壁絶縁膜と、前記内壁絶縁膜を介して前記貫通孔に埋め込まれた材料層とを含むＤＴＩ（Deep Trench Isolation）構造を有している、請求項２３に記載のダイオード素子。
【請求項２５】
前記第１素子形成領域の前記電極構造と電気的に接続された第１外部端子と、
前記第２素子形成領域の前記電極構造と電気的に接続された第２外部端子とを含む、請求項１３〜２４のいずれか一項に記載のダイオード素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード素子に関する。
【背景技術】
【０００２】
特許文献１には、ダイオード素子の一例としての半導体装置が開示されている。この半導体装置は、ｎ＋＋型の第１半導体領域を含む。第１半導体領域上には、ｐ−型の第２半導体領域が形成されている。第１半導体領域と第２半導体領域との間には、底部が第１半導体領域に接し、かつ上部が第２半導体領域に接するｐ＋型の第３半導体領域が形成されている。第２半導体領域の表層部には、ｎ＋型の第４半導体領域が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−７２２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に係るダイオード素子の構造では、第１半導体領域および第４不純物領域の間に閾値電圧以上の電圧が印加されることにより、第１半導体領域、第２半導体領域、第３半導体領域および第４不純物領域を結ぶ電流経路が形成される。係る構造では、半導体領域が主たる電流経路となるため、抵抗値が比較的高くなるという問題がある。第１半導体領域の不純物濃度を高めることにより、抵抗値の低減を図ることができるとも考えられる。しかし、この場合には、他の領域に形成されるダイオードの特性の変動をきたすため、当該第１半導体領域の不純物濃度の増加による抵抗値の低減には限界がある。
【０００５】
そこで、本発明は、抵抗値の低減を図ることのできるダイオード素子を提供することを一つの目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面に係るダイオード素子は、第１主面および第２主面を有する半導体層と、前記半導体層の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部に形成され、前記第１不純物領域と電気的に接続された第２導電型の第２不純物領域と、前記第１不純物領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域と電気的に接続された第２導電型の第３不純物領域と、前記第３不純物領域と電気的に接続されるように前記半導体層の前記第１主面から前記第１不純物領域を貫通して半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造とを含む。
【０００７】
本発明の他の局面に係るダイオード素子は、第１主面および第２主面を有し、第１素子形成領域および第２素子形成領域が形成された半導体層を含むダイオード素子であって、前記第１素子形成領域および前記第２素子形成領域は、前記半導体層の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部に形成され、前記第１不純物領域と電気的に接続された第２導電型の第２不純物領域と、前記第１不純物領域に対して前記半導体層の前記第２主面側に形成され、前記第１不純物領域と電気的に接続された第２導電型の第３不純物領域と、前記第３不純物領域と電気的に接続されるように前記半導体層の前記第１主面から前記第１不純物領域を貫通して半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造と、をそれぞれ含む。
【発明の効果】
【０００８】
本発明の一局面に係るダイオード素子は、第３不純物領域と電気的に接続されるように半導体層の第１主面から第１不純物領域を貫通して半導体層に埋め込まれ、かつ、半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造を含む。これにより、電極構造、第１不純物領域、第２不純物領域および第３不純物領域を結ぶ電流経路の抵抗値の低減を図ることができる。
【０００９】
本発明の他局面に係るダイオード素子では、第１素子形成領域および第２素子形成領域が、第３不純物領域と電気的に接続されるように半導体層の第１主面から第１不純物領域を貫通して半導体層に埋め込まれ、かつ、半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造を含む。これにより、第１素子形成領域および第２素子形成領域において、電極構造、第１不純物領域、第２不純物領域および第３不純物領域を結ぶ電流経路の抵抗値の低減を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係るチップダイオードの斜視図である。
【図２】図２は、図１のチップダイオードの上面図である。
【図３】図３は、図２の一点鎖線III-IIIに沿う縦断面図である。
【図４】図４は、図３の第１素子形成領域およびその周辺の構造を示す拡大図である。
【図５】図５は、図１のチップダイオードの半導体層上の構造を取り除いた図であって、当該半導体層の主面の構造を説明するための平面図である。
【図６】図６は、図１のチップダイオードの電気的構造を示す電気回路図である。
【図７】図７は、図１のチップダイオードの電気的構造を容量成分で表した電気回路図である。
【図８】図８は、本発明の第２実施形態に係るチップダイオードの縦断面図である。
【図９】図９は、図８のチップダイオードの電気的構造を示す電気回路図である。
【図１０】図１０は、図８のチップダイオードの電気的構造を容量成分で表した電気回路図である。
【図１１】図１１は、本発明の第３実施形態に係るチップダイオードの縦断面図である。
【図１２】図１２は、図１１のチップダイオードの電気的構造を示す電気回路図である。
【図１３】図１３は、図１１のチップダイオードの電気的構造を容量成分で表した電気回路図である。
【図１４】図１４は、電極構造の変形例を示す模式的な拡大断面図である。
【発明を実施するための形態】
【００１１】
以下では、本発明に係るダイオード素子をチップダイオードに適用した場合の複数の実施形態について、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係るチップダイオード１の斜視図である。図２は、図１のチップダイオード１の上面図である。図３は、図２の一点鎖線III-IIIに沿う縦断面図である。図４は、図３の第１素子形成領域４１およびその周辺の構造を示す拡大図である。図５は、図１のチップダイオード１の半導体層１１上の構造を取り除いた図であって、当該半導体層１１の主面の構造を説明するための平面図である。
【００１２】
チップダイオード１は、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称されるチップ部品型の半導体装置である。
図１および図２を参照して、チップダイオード１は、直方体形状のチップ本体２を含む。チップ本体２は、第１主面３と、その反対の第２主面４と、第１主面３および第２主面４を接続する側面５Ａ，５Ｂとを含む。チップ本体２の第１主面３および第２主面４は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、長方形状に形成されている。チップ本体２の側面５Ａ，５Ｂには、当該チップ本体２の長手方向に沿って延びる一対の長手側面５Ａと、当該チップ本体２の短手方向に沿って延びる一対の短手側面５Ｂとが含まれる。前述の「０６０３」、「０４０２」、「０３０１５」等は、長手側面５Ａの長さおよび短手側面５Ｂの長さによって定義されている。チップ本体２の厚さは、たとえば５０μｍ以上４００μｍ以下（本実施形態では２５０μｍ程度）である。
【００１３】
チップ本体２の第１主面３上には、第１外部端子６および第２外部端子７が互いに間隔を空けて形成されている。第１外部端子６は、チップ本体２の長手方向一方側の端部（図１の左側の端部）において、当該チップ本体２の短手方向に沿う長方形状に形成されている。第２外部端子７は、チップ本体２の長手方向他方側の端部（図１の右側の端部）において、当該チップ本体２の短手方向に沿う長方形状に形成されている。
【００１４】
図３を参照して、チップ本体２は、支持基板１０と、支持基板１０上に形成された半導体層１１と、半導体層１１を被覆する表面絶縁層１２と、表面絶縁層１２を被覆する第１絶縁層１３と、第１絶縁層１３を被覆する第２絶縁層１４とを含む。チップ本体２の第１主面３は、第２絶縁層１４によって形成されている。チップ本体２の第２主面４は、支持基板１０によって形成されている。チップ本体２の側面５Ａ，５Ｂは、支持基板１０、半導体層１１、表面絶縁層１２、第１絶縁層１３および第２絶縁層１４によって形成されている。前述の第１外部端子６および第２外部端子７は、第２絶縁層１４上に互いに間隔を空けて形成されている。以下、これらの構造についてより具体的に説明する。
【００１５】
支持基板１０は、本実施形態では、直方体形状に形成されており、第１主面２１と、その反対の第２主面２２と、第１主面２１および第２主面２２を接続する側面２３Ａ，２３Ｂとを含む。支持基板１０の第２主面２２は、チップ本体２の第２主面４を形成している。支持基板１０の側面２３Ａ，２３Ｂは、チップ本体２の側面５Ａ，５Ｂの一部をそれぞれ形成している。
【００１６】
支持基板１０は、シリコン製の半導体基板２４と、半導体基板２４の主面の上に形成された埋め込み絶縁層２５とを含む積層構造を有している。半導体基板２４は、不純物無添加の高抵抗シリコン基板であってもよい。埋め込み絶縁層２５は、半導体基板２４の主面の全面を被覆し、かつ、半導体層１１の第２主面３２の全面を被覆しており、半導体層１１と半導体基板２４とを電気的に絶縁している。埋め込み絶縁層２５は、本実施形態では酸化シリコンを含み、ＢＯＸ（Buried Oxide）層として形成されている。
【００１７】
半導体層１１は、本実施形態では、直方体形状に形成されており、第１主面３１と、その反対の第２主面３２と、第１主面３１および第２主面３２を接続する側面３３Ａ，３３Ｂとを含む。半導体層１１の第２主面３２は、支持基板１０の第１主面２１（つまり、埋め込み絶縁層２５）と接している。半導体層１１の側面３３Ａ，３３Ｂは、チップ本体２の側面５Ａ，５Ｂの一部をそれぞれ形成している。
【００１８】
図３〜図５を参照して、半導体層１１には、第１素子形成領域４１および第２素子形成領域４２が形成されている。第１素子形成領域４１および第２素子形成領域４２は、ダイオードが形成される領域である。第１素子形成領域４１は、半導体層１１において、当該半導体層１１の長手方向一方側に形成されている。第２素子形成領域４２は、半導体層１１において、当該半導体層１１の長手方向他方側に形成されている。第１素子形成領域４１および第２素子形成領域４２は、半導体層１１の長手方向に互いに対向している。第１素子形成領域４１および第２素子形成領域４２は、本実施形態では、半導体層１１の各辺に平行な平面視四角形状に形成されている。
【００１９】
図３〜図５を参照して、半導体層１１には、第１素子形成領域４１および第２素子形成領域４２を互いに電気的に絶縁するための第１素子分離構造４３が形成されている。図５では、明瞭化のため、第１素子分離構造４３がクロスハッチングによって示されている。第１素子分離構造４３は、第１素子形成領域４１を取り囲む平面視無端状の第１部分４４と、第２素子形成領域４２を取り囲む平面視無端状の第２部分４５とを含む。第１素子分離構造４３の第１部分４４および第２部分４５は、本実施形態では、半導体層１１の各辺に平行な平面視四角環状に形成されている。
【００２０】
第１素子分離構造４３の第１部分４４および第２部分４５は、本実施形態では、第１素子形成領域４１および第２素子形成領域４２の間において一体的に形成されている。一体的に形成された第１部分４４および第２部分４５は、第１素子形成領域４１および第２素子形成領域４２を分離する分離部４６として形成されている。第１部分４４および第２部分４５が互いに間隔を空けて形成された場合には、第１素子分離構造４３の分離部４６は、半導体層１１の一部の領域を挟んで互いに対向する第１部分４４および第２部分４５を含んでいてもよい。
【００２１】
図３および図４を参照して、第１素子分離構造４３は、ＤＴＩ（Deep Trench Isolation）構造を有している。より具体的には、第１素子分離構造４３は、半導体層１１の第１主面３１から第２主面３２を貫通して埋め込み絶縁層２５を露出させる貫通孔４７の内壁に沿って形成された第１内壁絶縁膜４８と、第１内壁絶縁膜４８を介して貫通孔４７に埋め込まれた第１材料層４９とを含む。第１内壁絶縁膜４８は、たとえば酸化シリコンを含む。第１材料層４９は、たとえば不純物無添加のポリシリコンを含む。
【００２２】
第１材料層４９は、絶縁材料を含んでいてもよい。したがって、第１素子分離構造４３は、貫通孔４７に絶縁体（第１内壁絶縁膜４８および絶縁材料からなる第１材料層４９）が埋め込まれた構造を有していてもよい。
第１素子形成領域４１とは、半導体層１１において埋め込み絶縁層２５と第１素子分離構造４３の第１部分４４とによって区画された領域である。第２素子形成領域４２とは、半導体層１１において埋め込み絶縁層２５と第１素子分離構造４３の第２部分４５とによって区画された領域である。
【００２３】
図３および図４を参照して、第１素子形成領域４１は、ｐ型（第１導電型）の第１不純物領域５１と、ｎ＋型（第２導電型）の第２不純物領域５２と、ｎ型の第３不純物領域５３と、ｎ型の第４不純物領域５４とを含む。
図３および図４を参照して、ｐ型の第１不純物領域５１は、半導体層１１の第１主面３１側に形成されている。第１不純物領域５１は、ｐ−型低濃度領域５５と、ｐ−型低濃度領域５５のｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ型高濃度領域５６とを含む。ｐ−型低濃度領域５５は、半導体層１１の第１主面３１から露出するように、当該半導体層１１の第１主面３１側に形成されている。ｐ−型低濃度領域５５は、平面視において第１素子形成領域４１の全域に形成されている。
【００２４】
ｐ型高濃度領域５６は、ｐ−型低濃度領域５５に対して半導体層１１の第２主面３２側に形成されている。図５を参照して、ｐ型高濃度領域５６は、本実施形態では、半導体層１１の短手方向に沿って延びる帯状に形成されている。半導体層１１の長手方向に関して、ｐ型高濃度領域５６は、第１素子分離構造４３と接するように形成された一端部と、第１素子形成領域４１の中央領域を横切り、かつ第１素子分離構造４３の分離部４６から前記長手方向一方側に間隔を空けて形成された他端部とを有している。
【００２５】
第１不純物領域５１は、ｐ−型低濃度領域５５からｐ型高濃度領域５６に向かってｐ型不純物濃度が連続的に増加する濃度プロファイルを有している。したがって、図３および図４では、ｐ−型低濃度領域５５とｐ型高濃度領域５６との間の境界領域が明確に示されているが、実際には、ｐ−型低濃度領域５５とｐ型高濃度領域５６との間の境界領域は、明確には把握され難いか、または、明確には把握できない。
【００２６】
図３および図４を参照して、ｎ＋型の第２不純物領域５２は、半導体層１１の第１主面３１から露出するように、第１不純物領域５１の表層部に形成されている。図５を参照して、第１不純物領域５１は、第１素子形成領域４１の中央領域において、半導体層１１の短手方向に沿って延びる平面視有端状（本実施形態では平面視長方形状）に形成されている。第１不純物領域５１と第２不純物領域５２との間には、ｐｎ接合部が形成されている。第１不純物領域５１と第２不純物領域５２との間のｐｎ接合部によって、第１不純物領域５１のｐ−型低濃度領域５５をアノードとし、かつ第２不純物領域５２をカソードとする第１ｐｎ接合ダイオードＤ１が形成されている。
【００２７】
図３および図４を参照して、ｎ型の第３不純物領域５３は、第１不純物領域５１に対して半導体層１１の第２主面３２側に形成されている。第３不純物領域５３は、ｎ型高濃度領域５７と、ｎ型高濃度領域５７のｎ型不純物濃度よりも低いｎ型不純物濃度を有するｎ−型低濃度領域５８とを含む。ｎ型高濃度領域５７およびｎ−型低濃度領域５８は、平面視において第１素子形成領域４１の全域に形成されている。
【００２８】
ｎ型高濃度領域５７は、第１不純物領域５１に対して半導体層１１の第２主面３２側に形成され、当該第１不純物領域５１のｐ型高濃度領域５６と電気的に接続されている。ｎ−型低濃度領域５８は、ｎ型高濃度領域５７に対して半導体層１１の第２主面３２側に形成され、当該ｎ型高濃度領域５７と電気的に接続されている。また、ｎ−型低濃度領域５８は、半導体層１１の第２主面３２を形成しており、支持基板１０の第１主面２１と接している。
【００２９】
第３不純物領域５３は、ｎ型高濃度領域５７からｎ−型低濃度領域５８に向かってｎ型不純物濃度が連続的に低下する濃度プロファイルを有している。したがって、図３および図４では、ｎ型高濃度領域５７およびｎ−型低濃度領域５８の間の境界領域が明確に示されているが、実際には、ｎ型高濃度領域５７およびｎ−型低濃度領域５８の間の境界領域は、明確に把握され難いか、または、明確には把握できない。
【００３０】
第１不純物領域５１および第３不純物領域５３の間、より具体的には、第１不純物領域５１のｐ型高濃度領域５６および第３不純物領域５３のｎ型高濃度領域５７の間には、ｐｎ接合部が形成されている。第１不純物領域５１のｐ型高濃度領域５６および第３不純物領域５３のｎ型高濃度領域５７の間のｐｎ接合部によって、第１不純物領域５１のｐ型高濃度領域５６をアノードとし、かつ第３不純物領域５３のｎ型高濃度領域５７をカソードとするツェナーダイオードＤＺが形成されている。ツェナーダイオードＤＺは、第１不純物領域５１を介して第１ｐｎ接合ダイオードＤ１に逆直列に接続されている。
【００３１】
図３および図４を参照して、ｎ型の第４不純物領域５４は、第１不純物領域５１のｐ−型低濃度領域５５および第３不純物領域５３のｎ型高濃度領域５７の間の領域に形成されている。第４不純物領域５４は、第１不純物領域５１のｐ−型低濃度領域５５および第３不純物領域５３のｎ型高濃度領域５７と電気的に接続されている。第４不純物領域５４は、第１不純物領域５１のｐ型高濃度領域５６と同一層に形成されている。
【００３２】
図５を参照して、第４不純物領域５４は、本実施形態では、第１不純物領域５１のｐ型高濃度領域５６および第１素子分離構造４３の分離部４６の間の領域において半導体層１１の短手方向に沿って延びる帯状に形成されている。半導体層１１の長手方向に関して、第４不純物領域５４は、第１不純物領域５１のｐ型高濃度領域５６の幅よりも小さい幅で形成されている。半導体層１１の長手方向に関して、第４不純物領域５４は、第１不純物領域５１のｐ型高濃度領域５６と接するように形成された一端部と、第１素子分離構造４３の分離部４６と接するように形成された他端部とを有している。
【００３３】
第１不純物領域５１のｐ−型低濃度領域５５と第４不純物領域５４との間には、ｐｎ接合部が形成されている。第１不純物領域５１のｐ−型低濃度領域５５と第４不純物領域５４との間のｐｎ接合部によって、第１不純物領域５１のｐ−型低濃度領域５５をアノードとし、かつ第４不純物領域５４をカソードとする第２ｐｎ接合ダイオードＤ２が形成されている。第２ｐｎ接合ダイオードＤ２は、第３不純物領域５３を介してツェナーダイオードＤＺと電気的に接続されている。第２ｐｎ接合ダイオードＤ２は、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺの逆直列回路に並列接続されている。
【００３４】
図３および図４を参照して、第１不純物領域５１は、ｐ−型低濃度領域５５の表層部に形成され、かつ、ｐ−型低濃度領域５５のｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ＋型コンタクト領域５９を含む。ｐ＋型コンタクト領域５９は、ｐ−型低濃度領域５５の表層部において、第４不純物領域５４と対向する領域に形成されている。図５を参照して、ｐ＋型コンタクト領域５９は、第２不純物領域５２に対して半導体層１１の長手方向他方側において、第２不純物領域５２と第１素子分離構造４３の分離部４６との間の領域に、半導体層１１の短手方向に沿って延びる帯状に形成されている。ｐ＋型コンタクト領域５９は、第１素子分離構造４３から間隔を空けて形成されている。
【００３５】
図３および図４を参照して、第１素子形成領域４１は、電極構造６１を含む。図５を参照して、電極構造６１は、第２不純物領域５２に対して半導体層１１の長手方向一方側において、第１素子分離構造４３と当該第２不純物領域５２との間の領域に形成されている。電極構造６１は、半導体層１１の短手方向に沿って延びる帯状に形成されている。電極構造６１は、第１素子分離構造４３および第２不純物領域５２から間隔を空けて形成されている。
【００３６】
図３および図４を参照して、電極構造６１は、第３不純物領域５３と電気的に接続されるように半導体層１１の第１主面３１から第１不純物領域５１を貫通して半導体層１１に埋め込まれた埋め込み導電体層６２と、第１不純物領域５１から埋め込み導電体層６２を電気的に絶縁する絶縁膜６３とを含む。埋め込み導電体層６２は、半導体層１１の抵抗率、より具体的には、第３不純物領域５３のｎ型高濃度領域５７の抵抗率よりも小さい抵抗率を有している。本実施形態では、金属製の埋め込み導電体層６２が形成されている。
【００３７】
電極構造６１は、第３不純物領域５３に至るように半導体層１１の第１主面３１から第１不純物領域５１のｐ−型低濃度領域５５およびｐ型高濃度領域５６を貫通して形成されたトレンチ６４を含み、絶縁膜６３を介して埋め込み導電体層６２がトレンチ６４に埋め込まれた構造を有している。トレンチ６４は、側壁および底壁を含み、半導体層１１の長手方向および短手方向に関して、底壁の幅が開口幅よりも幅狭に形成されたテーパ形状に形成されている。トレンチ６４の側壁からは、第１不純物領域５１および第３不純物領域５３が露出している。トレンチ６４の底壁からは、第３不純物領域５３が露出している。
【００３８】
絶縁膜６３は、トレンチ６４から第３不純物領域５３を露出させるように、トレンチ６４の側壁を被覆している。より具体的には、絶縁膜６３は、トレンチ６４の底壁から第３不純物領域５３を露出させるように当該トレンチ６４の側壁の全域を被覆している。絶縁膜６３は、一方表面（半導体層１１側の表面）およびその反対側の他方表面を含み、これら一方表面および他方表面がトレンチ６４の側壁に沿って形成されている。
【００３９】
埋め込み導電体層６２は、絶縁膜６３およびトレンチ６４の底壁により区画された凹状の空間を埋めている。埋め込み導電体層６２の側面および第１不純物領域５１のｐ−型低濃度領域５５の間、ならびに、埋め込み導電体層６２の側面および第１不純物領域５１のｐ型高濃度領域５６の間には、絶縁膜６３が介在しており、これにより、埋め込み導電体層６２が第１不純物領域５１から電気的に絶縁されている。埋め込み導電体層６２は、トレンチ６４の底壁から露出する第３不純物領域５３と接合されることによって、当該第３不純物領域５３と電気的に接続されている。
【００４０】
図３および図４を参照して、本実施形態では、第３不純物領域５３は、ｎ型高濃度領域５７のｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型コンタクト領域６５を含む。ｎ＋型コンタクト領域６５は、ｎ型高濃度領域５７においてトレンチ６４の底部と接する領域に形成されている。より具体的には、ｎ＋型コンタクト領域６５は、図５を参照して、トレンチ６４の底壁に加えて、トレンチ６４の底壁および側壁を接続する角部に沿って形成されている。埋め込み導電体層６２は、このｎ＋型コンタクト領域６５との間でオーミック接触を形成しており、当該ｎ＋型コンタクト領域６５を介して第３不純物領域５３のｎ型高濃度領域５７と電気的に接続されている。ｎ＋型コンタクト領域６５の一部は、第３不純物領域５３のｎ−型低濃度領域５８内に形成されていてもよい。
【００４１】
図４を参照して、埋め込み導電体層６２は、本実施形態では、第１導電体層６６と、第２導電体層６７とを含む積層構造を有している。第１導電体層６６は、一方表面（半導体層１１側の表面）およびその反対側の他方表面を含み、これら一方表面および他方表面が絶縁膜６３およびトレンチ６４の底壁に沿って形成された構造を有している。第１導電体層６６は、窒化チタン層またはチタン層からなる単層構造を有していてもよいし、窒化チタン層および当該窒化チタン層上に形成されたチタン層を含む積層構造を有していてもよい。第１導電体層６６は、窒化チタン層および／またはチタン層を含むことにより、バリア電極層として機能する。一方、第２導電体層６７は、第１導電体層６６により区画された凹状の空間を埋めている。第２導電体層６７は、たとえばタングステンまたは銅を含む。
【００４２】
電極構造６１は、第３不純物領域５３を介して前述のツェナーダイオードＤＺと電気的に接続されている。したがって、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺの逆直列回路間に所定の閾値電圧以上の電圧が印加された場合には、比較的抵抗値の低い電極構造６１と、比較的抵抗値の低い第３不純物領域５３のｎ型高濃度領域５７とを介して前記逆直列回路に至る電流経路を形成できる。よって、第１素子形成領域４１に形成される電流経路おいて、抵抗値の低減を図ることができる。
【００４３】
図３〜図５を参照して、第１素子形成領域４１は、第１不純物領域５１のｐ型高濃度領域５６および第４不純物領域５４を電気的に分離する第２素子分離構造７１と、第１不純物領域５１および第３不純物領域５３の間のｐｎ接合部の平面視面積（つまり、ツェナーダイオードＤＺの平面視面積）を調整するための第３素子分離構造７２Ａ，７２Ｂとを含む。図５では、明瞭化のため、第２素子分離構造７１および第３素子分離構造７２Ａ，７２Ｂがクロスハッチングによって示されている。
【００４４】
図５を参照して、第２素子分離構造７１は、第１不純物領域５１のｐ型高濃度領域５６および第４不純物領域５４の間の境界領域Ｂに沿うように、半導体層１１の短手方向に沿って延びる帯状に形成されている。第２素子分離構造７１は、本実施形態では、平面視において境界領域Ｂと第１素子分離構造４３の分離部４６との間の領域に形成されている。半導体層１１の短手方向に関して、第２素子分離構造７１の一端部および他端部は、第１素子分離構造４３と連なっている。
【００４５】
図３および図４を参照して、第２素子分離構造７１は、ＤＴＩ（Deep Trench Isolation）構造を有している。より具体的には、第２素子分離構造７１は、第３不純物領域５３に至るように半導体層１１の第１主面３１からｐ−型低濃度領域５５および第４不純物領域５４を貫通して形成されたトレンチ７３の内壁に沿って形成された第２内壁絶縁膜７４と、第２内壁絶縁膜７４を介してトレンチ７３に埋め込まれた第２材料層７５とを含む。第２内壁絶縁膜７４は、たとえば酸化シリコンを含む。第２材料層７５は、たとえば不純物無添加のポリシリコンを含む。
【００４６】
第２材料層７５は、絶縁材料を含んでいてもよい。したがって、第２素子分離構造７１は、トレンチ７３に絶縁体（第２内壁絶縁膜７４および絶縁材料からなる第２材料層７５）が埋め込まれた構造を有していてもよい。
図５を参照して、第３素子分離構造７２Ａ，７２Ｂは、第２不純物領域５２を半導体層１１の長手方向両側から挟み込むように形成された第３素子分離構造７２Ａおよび第３素子分離構造７２Ｂを含む。第３素子分離構造７２Ａは、第２不純物領域５２に対して半導体層１１の長手方向一方側において、半導体層１１の短手方向に沿って延びる帯状に形成されている。第３素子分離構造７２Ａは、第２不純物領域５２と電極構造６１との間の領域に形成されている。半導体層１１の短手方向に関して、第３素子分離構造７２Ａの一端部および他端部は、第１素子分離構造４３と連なっている。
【００４７】
第３素子分離構造７２Ｂは、第２不純物領域５２に対して半導体層１１の長手方向他方側において、半導体層１１の短手方向に沿って延びる帯状に形成されている。第３素子分離構造７２Ｂは、本実施形態では、ｐ型高濃度領域５６および第４不純物領域５４の間の境界領域Ｂと第２不純物領域５２との間の領域に形成されている。半導体層１１の短手方向に関して、第３素子分離構造７２Ｂの一端部および他端部は、第１素子分離構造４３と連なっている。
【００４８】
図３および図４を参照して、第３素子分離構造７２Ａ，７２Ｂは、ＤＴＩ（Deep Trench Isolation）構造を有している。より具体的には、第３素子分離構造７２Ａ，７２Ｂは、第３不純物領域５３に至るように半導体層１１の第１主面３１から第１不純物領域５１を貫通して形成されたトレンチ７６の内壁に沿って形成された第３内壁絶縁膜７７と、第３内壁絶縁膜７７を介してトレンチ７６に埋め込まれた第３材料層７８とを含む。第３内壁絶縁膜７７は、たとえば酸化シリコンを含む。第３材料層７８は、たとえば不純物無添加のポリシリコンを含む。
【００４９】
第３材料層７８は、絶縁材料を含んでいてもよい。したがって、第３素子分離構造７２Ａ，７２Ｂは、トレンチ７６に絶縁体（第３内壁絶縁膜７７および絶縁材料からなる第３材料層７８）が埋め込まれた構造を有していてもよい。
図５を参照して、第１不純物領域５１および第３不純物領域５３の間のｐｎ接合部の平面視面積（つまり、ツェナーダイオードＤＺの平面視面積）は、第１素子分離構造４３、第３素子分離構造７２Ａおよび第３素子分離構造７２Ｂによって取り囲まれた領域Ｄの平面視面積を変更することにより、調整可能である。これにより、ツェナーダイオードＤＺの電気的なパラメータを調整することができる。
【００５０】
ｐ型高濃度領域５６および第４不純物領域５４の間の境界領域Ｂと、第１素子分離構造４３の分離部４６との間の領域に形成された第２素子分離構造７１により、ｐ型高濃度領域５６に対する第４不純物領域５４の電気的絶縁性が高められている。また、前記境界領域Ｂと、第２不純物領域５２との間の領域に形成された第３素子分離構造７２Ｂにより、第４不純物領域５４に対するｐ型高濃度領域５６の電気的絶縁性が高められている。したがって、本実施形態では、前記境界領域Ｂを挟み込む第２素子分離構造７１および第３素子分離構造７２Ｂによって、ｐ型高濃度領域５６および第４不純物領域５４の間の電気的絶縁性が高められている。
【００５１】
本実施形態では、第３素子分離構造７２Ｂが、ｐ型高濃度領域５６および第４不純物領域５４を電気的に分離する第２素子分離構造７１を形成しているともみなすことができる。この場合、第２素子分離構造７１は、前記境界領域Ｂよりも第４不純物領域５４側に形成された第２素子分離構造７１と、前記境界領域Ｂよりもｐ型高濃度領域５６側に形成された第２素子分離構造７１（第３素子分離構造７２Ｂ）とを含む構造となる。
【００５２】
他の形態において、第２素子分離構造７１および第３素子分離構造７２Ｂが一体的に形成されていてもよい。つまり、半導体層１１の第１主面３１から前記境界領域Ｂを貫通して第３不純物領域５３に至る第２素子分離構造７１が形成されていてもよい。さらに他の形態では、前記境界領域Ｂを挟み込む複数の第２素子分離構造７１が形成されている一方で、第２不純物領域５２を挟み込む複数の第３素子分離構造７２Ａ，７２Ｂが形成されていてもよい。
【００５３】
図３および図５を参照して、第２素子形成領域４２は、第１素子形成領域４１と同様に、第１不純物領域５１、第２不純物領域５２、第３不純物領域５３、第４不純物領域５４、電極構造６１、第２素子分離構造７１、第３素子分離構造７２Ａ，７２Ｂ等を含む。第２素子形成領域４２は、本実施形態では、第１素子分離構造４３を挟んで第１素子形成領域４１と略線対称となる構造を有している。第２素子形成領域４２側の構造は、第１素子形成領域４１側の構造とほぼ同様であるので、第２素子形成領域４２側の構造については、第１素子形成領域４１側の構造と同一の参照符号を付して説明を省略する。
【００５４】
半導体層１１の構造について補足する。半導体層１１は、支持基板１０の第１主面２１（埋め込み絶縁層２５の主面）からシリコンをエピタキシャル成長させることによって形成されたエピタキシャル層８１からなる。より具体的には、半導体層１１は、支持基板１０の第１主面２１の上に形成されたｎ−型エピタキシャル層８２、ｎ−型エピタキシャル層８２の上に形成されたｎ型エピタキシャル層８３、ｎ型エピタキシャル層８３の上に形成されたｐ型エピタキシャル層８４およびｎ型エピタキシャル層８５、ならびに、ｐ型エピタキシャル層８４およびｎ型エピタキシャル層８５の上に形成されたｐ−型エピタキシャル層８６を含む。
【００５５】
ｐ−型エピタキシャル層８６によって、半導体層１１の第１主面３１が形成されており、ｎ−型エピタキシャル層８２によって、半導体層１１の第２主面３２が形成されている。また、ｎ−型エピタキシャル層８２、ｎ型エピタキシャル層８３、ｐ型エピタキシャル層８４、ｎ型エピタキシャル層８５およびｐ−型エピタキシャル層８６によって半導体層１１の側面３３Ａ，３３Ｂが形成されている。
【００５６】
第１不純物領域５１のｐ−型低濃度領域５５およびｐ型高濃度領域５６は、第１素子分離構造４３によって区画されたｐ−型エピタキシャル層８６の一部の領域およびｐ型エピタキシャル層８４の一部の領域によってそれぞれ形成されている。第２不純物領域５２は、ｐ−型エピタキシャル層８６（つまり、第１不純物領域５１のｐ−型低濃度領域５５）の表層部にｎ型不純物を導入することにより形成されている。
【００５７】
第３不純物領域５３のｎ型高濃度領域５７およびｎ−型低濃度領域５８は、第１素子分離構造４３によって区画されたｎ型エピタキシャル層８３の一部の領域およびｎ−型エピタキシャル層８２の一部の領域によってそれぞれ形成されている。第４不純物領域５４は、第１素子分離構造４３によって区画されたｎ型エピタキシャル層８５の一部の領域によって形成されている。
【００５８】
ｐ＋型コンタクト領域５９は、ｐ−型エピタキシャル層８６（つまり、第１不純物領域５１のｐ−型低濃度領域５５）の表層部にｐ型不純物を導入することにより形成されている。ｎ＋型コンタクト領域６５は、電極構造６１のトレンチ６４の底部から露出するｎ型高濃度領域５７にｎ型不純物を導入することにより形成されている。
図３を再度参照して、表面絶縁層１２は、半導体層１１の第１主面３１の全域を被覆するように当該半導体層１１の第１主面３１の上に形成されている。表面絶縁層１２は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化シリコンを含んでいてもよいし、窒化シリコンを含んでいてもよい。
【００５９】
図３を参照して、第１素子形成領域４１および第２素子形成領域４２のそれぞれの領域において、表面絶縁層１２には、電極構造６１を露出させる第１コンタクト孔９１と、第２不純物領域５２を露出させる第２コンタクト孔９２と、ｐ＋型コンタクト領域５９を露出させる第３コンタクト孔９３とが形成されている。
第１素子形成領域４１および第２素子形成領域４２のそれぞれの領域において、表面絶縁層１２の上には、第１コンタクト孔９１を埋めて表面絶縁層１２を被覆する第１コンタクト電極９４と、第２コンタクト孔９２を埋めて表面絶縁層１２を被覆する第２コンタクト電極９５と、第３コンタクト孔９３を埋めて表面絶縁層１２を被覆する第３コンタクト電極９６とが形成されている。
【００６０】
第１コンタクト電極９４は、第１コンタクト孔９１内において電極構造６１と電気的に接続されている。第２コンタクト電極９５は、第２コンタクト孔９２内において第２不純物領域５２と電気的に接続されている。第３コンタクト電極９６は、第３コンタクト孔９３内においてｐ＋型コンタクト領域５９と電気的に接続されている。第１コンタクト電極９４、第２コンタクト電極９５および第３コンタクト電極９６は、たとえばアルミニウムを含む。
【００６１】
図３を参照して、第１絶縁層１３は、第１コンタクト電極９４、第２コンタクト電極９５および第３コンタクト電極９６を被覆するように表面絶縁層１２の上に形成されている。第１絶縁層１３は、樹脂層９７の単層構造からなる。樹脂層９７は、たとえば感光性樹脂、より具体的にはエポキシ樹脂を含むネガティブタイプのフォトレジスト、またはポリイミド樹脂である。第１絶縁層１３の厚さは、たとえば５μｍ以上１００μｍ以下（本実施形態では５０μｍ程度）である。第１絶縁層１３には、第１コンタクト電極９４を露出させる第１開口９８、第２コンタクト電極９５を露出させる第２開口９９、および、第３コンタクト電極９６を露出させる第３開口１００が形成されている。第１絶縁層１３の上には、第１接続配線１０１、第２接続配線１０２および第３接続配線１０３が形成されている。
【００６２】
第１接続配線１０１は、第１外部端子６の直下において、たとえば半導体層１１の短手方向に沿う平面視長方形状に形成されている。第１接続配線１０１は、第１絶縁層１３の表面から第１素子形成領域４１側の第１開口９８内に入り込み、当該第１開口９８内において第１素子形成領域４１側の第１コンタクト電極９４と電気的に接続されている。これにより、第１接続配線１０１は、第１素子形成領域４１側の電極構造６１に電気的に接続されている。
【００６３】
第２接続配線１０２は、第２外部端子７の直下において、たとえば半導体層１１の短手方向に沿う平面視長方形状に形成されている。第２接続配線１０２は、第１絶縁層１３の表面から第２素子形成領域４２側の第１開口９８内に入り込み、当該第１開口９８内において第２素子形成領域４２側の第１コンタクト電極９４と電気的に接続されている。これにより、第２接続配線１０２は、第２素子形成領域４２側の電極構造６１と電気的に接続されている。
【００６４】
第３接続配線１０３は、第１接続配線１０１および第２接続配線１０２の間の領域において、たとえば半導体層１１の各辺に平行な平面視四角形状に形成されている。第３接続配線１０３は、第１絶縁層１３の表面から第１素子形成領域４１側の第２開口９９内および第３開口１００内に入り込んでいる。また、第３接続配線１０３は、第１絶縁層１３の表面から第２素子形成領域４２側の第２開口９９内および第３開口１００内に入り込んでいる。
【００６５】
第３接続配線１０３は、第１素子形成領域４１側の第２開口９９内および第３開口１００内において、第１素子形成領域４１側の第２コンタクト電極９５および第３コンタクト電極９６と電気的に接続されている。また、第３接続配線１０３は、第２素子形成領域４２側の第２開口９９内および第３開口１００内において、第２素子形成領域４２側の第２コンタクト電極９５および第３コンタクト電極９６と電気的に接続されている。これにより、第３接続配線１０３は、第１素子形成領域４１側の第２不純物領域５２およびｐ＋型コンタクト領域５９、ならびに、第２素子形成領域４２側の第２不純物領域５２およびｐ＋型コンタクト領域５９と電気的に接続されている。
【００６６】
第１接続配線１０１、第２接続配線１０２および第３接続配線１０３は、第１導電体層１０４と、第２導電体層１０５とを含む積層構造をそれぞれ有している。第１導電体層１０４は、一方表面（第１絶縁層１３側の表面）およびその反対側の他方表面を含み、これら一方表面および他方表面が、第１コンタクト孔９１の内壁、第２コンタクト孔９２の内壁および第３コンタクト孔９３の内壁を含む第１絶縁層１３の表面に沿って形成された構造を有している。
【００６７】
第１導電体層１０４は、窒化チタン層またはチタン層からなる単層構造を有していてもよいし、窒化チタン層および当該窒化チタン層上に形成されたチタン層を含む積層構造を有していてもよい。第１導電体層１０４は、窒化チタン層および／またはチタン層を含むことにより、バリア電極層として機能する。一方、第２導電体層１０５は、第１導電体層１０４により区画された凹状の空間を埋めている。第２導電体層１０５は、たとえば銅を含む。
【００６８】
第２絶縁層１４は、第１接続配線１０１、第２接続配線１０２および第３接続配線１０３を被覆するように第１絶縁層１３の上に形成されている。第２絶縁層１４は、樹脂層１０６の単層構造からなる。樹脂層１０６は、たとえばポリイミド樹脂を含む。第２絶縁層１４には、第１接続配線１０１を露出させる第１パッド開口１０７と、第２接続配線１０２を露出させる第２パッド開口１０８とが形成されている。
【００６９】
第１外部端子６は、第１パッド開口１０７内に形成されている。第１外部端子６は、第１パッド開口１０７内において第１接続配線１０１と電気的に接続されている。これにより、第１外部端子６は、第１接続配線１０１を介して第１素子形成領域４１側の電極構造６１と電気的に接続されている。第１外部端子６は、第２絶縁層１４から突出するように形成されており、当該第２絶縁層１４を被覆する被覆部を有している。第１外部端子６は、本実施形態では、錫（Ｓｎ）を含む。第１外部端子６は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第１接続配線１０１からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
【００７０】
第２外部端子７は、第２パッド開口１０８内に形成されている。第２外部端子７は、第２パッド開口１０８内において第２接続配線１０２と電気的に接続されている。これにより、第２外部端子７は、第２接続配線１０２を介して第２素子形成領域４２側の電極構造６１と電気的に接続されている。第２外部端子７は、第２絶縁層１４から突出するように形成されており、当該第２絶縁層１４を被覆する被覆部を有している。第２外部端子７は、本実施形態では、錫（Ｓｎ）を含む。第２外部端子７は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第２接続配線１０２からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
【００７１】
次に、図６を参照して、チップダイオード１の電気的構造について説明する。図６は、図１のチップダイオード１の電気的構造を示す電気回路図である。
図６を参照して、チップダイオード１は、第１外部端子６および第２外部端子７の間に、これら第１外部端子６および第２外部端子７と電気的に接続された第１並列回路１１１および第２並列回路１１２の直列回路を含む。第１並列回路１１１は、第１素子形成領域４１側の第１ｐｎ接合ダイオードＤ１、ツェナーダイオードＤＺおよび第２ｐｎ接合ダイオードＤ２によって形成されており、第２並列回路１１２は、第２素子形成領域４２側の第１ｐｎ接合ダイオードＤ１、ツェナーダイオードＤＺおよび第２ｐｎ接合ダイオードＤ２によって形成されている。
【００７２】
第１並列回路１１１および第２並列回路１１２は、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺの逆直列回路１１３と、当該逆直列回路１１３に並列接続された第２ｐｎ接合ダイオードＤ２とをそれぞれ含む。第１並列回路１１１および第２並列回路１１２は、第１ｐｎ接合ダイオードＤ１のアノードおよびツェナーダイオードＤＺのアノードが電気的に接続されたアノード接続部１１４と、ツェナーダイオードＤＺのカソードおよび第２ｐｎ接合ダイオードＤ２のカソードが電気的に接続されたカソード接続部１１５と、第１ｐｎ接合ダイオードＤ１のカソードおよび第２ｐｎ接合ダイオードＤ２のアノードが電気的に接続されたアノード／カソード接続部１１６とをそれぞれ含む。
【００７３】
第１並列回路１１１のカソード接続部１１５は、第１外部端子６と電気的に接続されている。第２並列回路１１２のカソード接続部１１５は、第２外部端子７と電気的に接続されている。第１並列回路１１１のアノード／カソード接続部１１６および第２並列回路１１２のアノード／カソード接続部１１６は、互いに電気的に接続されている。第１並列回路１１１および第２並列回路１１２のアノード接続部１１４は、前述の第１不純物領域５１によって形成されている。第１並列回路１１１および第２並列回路１１２のカソード接続部１１５は、前述の第３不純物領域５３によって形成されている。第１並列回路１１１および第２並列回路１１２のアノード／カソード接続部１１６は、前述の第３接続配線１０３によって形成されている。
【００７４】
第１外部端子６および第２外部端子７間に、第１外部端子６を基準電位（たとえばグランド電位）として、所定の閾値電圧以上の電圧が印加されると、第２並列回路１１２側の逆直列回路１１３と第１並列回路１１１側の第２ｐｎ接合ダイオードＤ２とを結ぶ直列回路を介して第２外部端子７から第１外部端子６に電流が流れる。
第１外部端子６および第２外部端子７間に、第２外部端子７を基準電位（たとえばグランド電位）として、所定の閾値電圧以上の電圧が印加されると、第１並列回路１１１側の逆直列回路１１３と第２並列回路１１２側の第２ｐｎ接合ダイオードＤ２とを結ぶ直列回路を介して第１外部端子６から第２外部端子７に電流が流れる。
【００７５】
第１外部端子６および第２外部端子７間の電圧（電位差）の絶対値が所定の閾値電圧未満の場合、第１並列回路１１１および第２並列回路１１２によって、第１外部端子６および第２外部端子７間に電流が流れるのが阻止される。
このような動作を実現するチップダイオード１によれば、たとえば電気回路の一部に組み込まれることによって、過電圧やＥＳＤ（Electro Static Discharge：静電気放電）等から当該電気回路を保護する保護回路を提供できる。
【００７６】
次に、図７を参照して、第１外部端子６および第２外部端子７間の静電容量について説明する。図７は、図１のチップダイオード１の電気的構造を容量成分で表した電気回路図である。
図７では、第１ｐｎ接合ダイオードＤ１の静電容量をＣ１で示している。また、第２ｐｎ接合ダイオードＤ２の静電容量をＣ２で示している。また、ツェナーダイオードＤＺの静電容量をＣＺで示している。第１並列回路１１１の合成容量ＣＳと第２並列回路１１２の合成容量ＣＳはほぼ等しい。したがって、第１外部端子６および第２外部端子７間の寄生静電容量をＣＰとすると、第１外部端子６および第２外部端子７間の合成容量ＣＥは、以下の（１）式および（２）式によって与えられる。
【００７７】
【数１】
2018067663.tif 000003
【００７８】
【数２】
2018067663.tif 000004
【００７９】
本実施形態では、第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１は、たとえば０．０５ｐＦ以上０．５ｐＦ以下である。また、第２ｐｎ接合ダイオードＤ２の静電容量Ｃ２は、たとえば０．０５ｐＦ以上０．５ｐＦ以下である。また、ツェナーダイオードＤＺの静電容量ＣＺは、たとえば５ｐＦ以上１０００ｐＦ以下である。
ツェナーダイオードＤＺの静電容量ＣＺは、第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１に対して極めて大きく形成されている（Ｃ１＜＜ＣＺ）。したがって、上記の（１）式の合成容量ＣＥは、下記の（３）式により近似される。
【００８０】
【数３】
2018067663.tif 000005
【００８１】
上記の（３）式に示されるように、第１外部端子６および第２外部端子７間の合成容量ＣＥは、比較的小さい値である第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１および第２ｐｎ接合ダイオードＤ２の静電容量Ｃ２に基づいて定めることができる。したがって、ツェナーダイオードＤＺの平面視面積を大きくし、当該ツェナーダイオードＤＺの静電容量ＣＺが増加したとしても、第１外部端子６および第２外部端子７間の合成容量ＣＥの低化を図ることができる。ツェナーダイオードＤＺの平面視面積とは、より具体的には、第１素子分離構造４３、第３素子分離構造７２Ａおよび第３素子分離構造７２Ｂによって取り囲まれた領域Ｄ（図５参照）である。
【００８２】
以上、本実施形態に係るチップダイオード１では、第１素子形成領域４１および第２素子形成領域４２が、第３不純物領域５３と電気的に接続されるように半導体層１１の第１主面３１から第１不純物領域５１を貫通して半導体層１１に埋め込まれ、かつ、半導体層１１の抵抗率よりも小さい抵抗率を有する埋め込み導電体層６２を含む電極構造６１を含む。より具体的には、電極構造６１は、第３不純物領域５３の抵抗率よりも小さい抵抗率を有する金属製の埋め込み導電体層６２を含む。これにより、第１素子形成領域４１および第２素子形成領域４２において、電極構造６１、第３不純物領域５３、第２不純物領域５２および第１不純物領域５１を結ぶ電流経路の抵抗値の低減を図ることができる。
【００８３】
また、本実施形態に係るチップダイオード１では、電極構造６１は、第１不純物領域５１から埋め込み導電体層６２を電気的に分離する絶縁膜６３を含む。この絶縁膜６３は、埋め込み導電体層６２の側面および第１不純物領域５１のｐ−型低濃度領域５５の間、ならびに、埋め込み導電体層６２の側面および第１不純物領域５１のｐ型高濃度領域５６の間に介在している。これにより、第１不純物領域５１のｐ−型低濃度領域５５およびｐ型高濃度領域５６のそれぞれから埋め込み導電体層６２を電気的に絶縁することができるから、埋め込み導電体層６２および第１不純物領域５１の間の漏れ電流を抑制できる。
【００８４】
また、本実施形態に係るチップダイオード１では、たとえば半田や金属製のペースト等の導電性接合材を介して外部接続可能な第１外部端子６および第２外部端子７を含む。したがって、チップダイオード１を実装する際には、ボンディングワイヤによるダイボンディング工程を実行しなくて済む。これにより、ボンディングワイヤ接続に起因する接続不良が生じないので、歩留りを向上することができる。また、これにより、チップダイオード１が組み込まれた装置の信頼性も向上できる。
【００８５】
また、本実施形態に係るチップダイオード１では、半導体層１１の上に５μｍ以上１００μｍｍ以下の厚い第１絶縁層１３が形成されている。これにより、半導体層１１を保護することができるのに加えて、第１接続配線１０１と半導体層１１との間の寄生容量、第２接続配線１０２と半導体層１１との間の寄生容量、および、第３接続配線１０３と半導体層１１との間の寄生容量の低下を図ることができる。また、これにより、第１外部端子６と半導体層１１との間の寄生容量、および、第２外部端子７と半導体層１１との間の寄生容量の低下を図ることができる。よって、前記（１）式および（３）式において示した第１外部端子６および第２外部端子７の間の寄生静電容量ＣＰの低下を図ることができる。
【００８６】
また、本実施形態に係るチップダイオード１では、第１絶縁層１３が、樹脂層９７の単層構造からなる。この樹脂層９７は、感光性樹脂、本実施形態ではエポキシ樹脂を含むネガティブタイプのフォトレジスト、またはポリイミド樹脂からなる。これにより、露光および現像によって第１開口９８、第２開口９９および第３開口１００を形成できる。
したがって、これら第１開口９８、第２開口９９および第３開口１００を形成する際に、当該第１絶縁層１３に対してエッチング処理を行わなくて済む。その結果、第１絶縁層１３の下層に形成された第１コンタクト電極９４、第２コンタクト電極９５および第３コンタクト電極９６にエッチングによる不所望なダメージが発生するのを防止できる。これにより、ダメージに起因する第１コンタクト電極９４、第２コンタクト電極９５および第３コンタクト電極９６の抵抗成分の変動や接触不良を抑制できる。
【００８７】
また、本実施形態に係るチップダイオード１は、第１並列回路１１１と、第２並列回路１１２とを含み、これら第１並列回路１１１および第２並列回路１１２が互いに直列接続された構造の回路網を有している。第１並列回路１１１および第２並列回路１１２は、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺの逆直列回路１１３と、当該逆直列回路１１３に並列接続された第２ｐｎ接合ダイオードＤ２とをそれぞれ含む。
【００８８】
このような回路網は、一つの半導体層１１に形成された第１素子形成領域４１および第２素子形成領域４２に形成されている。したがって、第１並列回路１１１および第２並列回路１１２を形成するに当たり、複数個のチップダイオードを用いる必要がなく、かつ、複数個の半導体層１１を用いる必要もない。よって、多機能かつ高機能でありながらも小型のチップダイオード１を提供することができる。
＜第２実施形態＞
図８は、本発明の第２実施形態に係るチップダイオード１２１の縦断面図である。
【００８９】
本実施形態に係るチップダイオード１２１は、第２素子形成領域４２、第１素子分離構造４３の第２部分４５、第４不純物領域５４、ｐ＋型コンタクト領域５９、第２素子分離構造７１、第３コンタクト孔９３、第３コンタクト電極９６、第３開口１００、第３接続配線１０３等を含まない点で、前述の第１実施形態に係るチップダイオード１とは異なっている。図８において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
【００９０】
本実施形態に係るチップダイオード１２１では、第２外部端子７の直下に形成された第２接続配線１０２が、第１絶縁層１３の表面から第２開口９９に入り込み、当該第２開口９９内において第２コンタクト電極９５と電気的に接続されている。これにより、第２外部端子７が、第２コンタクト電極９５を介して第２不純物領域５２に電気的に接続されている。
【００９１】
次に、図９を参照して、チップダイオード１２１の電気的構造について説明する。図９は、図８のチップダイオード１２１の電気的構造を示す電気回路図である。
図９を参照して、チップダイオード１２１は、第１外部端子６および第２外部端子７の間に、これら第１外部端子６および第２外部端子７と電気的に接続された逆直列回路１２２を含む。逆直列回路１２２は、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺが逆直列接続されることにより形成されている。
【００９２】
逆直列回路１２２は、ツェナーダイオードＤＺのアノードおよび第１ｐｎ接合ダイオードＤ１のアノードが電気的に接続されたアノード接続部１２３を含む。逆直列回路１２２のアノード接続部１２３は、前述の第１不純物領域５１によって形成されている。逆直列回路１２２において、ツェナーダイオードＤＺのカソードは、第１外部端子６と電気的に接続されており、第１ｐｎ接合ダイオードＤ１のカソードは、第２外部端子７と電気的に接続されている。
【００９３】
第１外部端子６および第２外部端子７間に、第２外部端子７を基準電位（たとえばグランド電位）とする所定の閾値電圧以上の電圧が印加されると、逆直列回路１２２を介して第１外部端子６から第２外部端子７に電流が流れる。
第１外部端子６および第２外部端子７間の電圧（電位差）の絶対値が所定の閾値電圧未満の場合、逆直列回路１２２によって、第１外部端子６および第２外部端子７間に電流が流れるのが阻止される。
【００９４】
このような動作を実現するチップダイオード１２１によれば、たとえば電気回路の一部に組み込まれることによって、過電圧やＥＳＤ（Electro Static Discharge：静電気放電）等から当該電気回路を保護する保護回路を提供できる。
次に、図１０を参照して、第１外部端子６および第２外部端子７間の静電容量について説明する。図１０は、図８のチップダイオード１２１の電気的構造を容量成分で表した電気回路図である。
【００９５】
図１０では、第１ｐｎ接合ダイオードＤ１の静電容量をＣ１で示している。また、ツェナーダイオードＤＺの静電容量をＣＺで示している。第１外部端子６および第２外部端子７間の寄生静電容量をＣＰとすると、第１外部端子６および第２外部端子７間の合成容量ＣＥは、以下の（４）式によって与えられる。
【００９６】
【数４】
2018067663.tif 000006
【００９７】
前述の第１実施形態と同様に、ツェナーダイオードＤＺの静電容量ＣＺは、第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１に対して極めて大きく形成されている（Ｃ１＜＜ＣＺ）。したがって、上記の（４）式の合成容量ＣＥは、下記の（５）式により近似される。
【００９８】
【数５】
2018067663.tif 000007
【００９９】
上記の（５）式に示されるように、第１外部端子６および第２外部端子７間の合成容量ＣＥは、比較的小さい値である第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１に基づいて定めることができる。したがって、ツェナーダイオードＤＺの平面視面積を大きくし、当該ツェナーダイオードＤＺの静電容量ＣＺが増加したとしても、第１外部端子６および第２外部端子７間の合成容量ＣＥの低化を図ることができる。
【０１００】
以上のように、本実施形態に係るチップダイオード１２１によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。本実施形態に係るチップダイオード１２１は、支持基板１０および第１素子分離構造４３を含む構造を有しているが、支持基板１０および第１素子分離構造４３は除かれてもよい。これにより、チップダイオード１２１の更なる小型化を図ることができる。
＜第３実施形態＞
図１１は、本発明の第３実施形態に係るチップダイオード１３１の縦断面図である。
【０１０１】
本実施形態に係るチップダイオード１３１は、第２素子形成領域４２、第１素子分離構造４３の第２部分４５、第３接続配線１０３等を含まない点で、前述の第１実施形態に係るチップダイオード１とは異なっている。図１１において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
本実施形態に係るチップダイオード１３１では、第２外部端子７の直下に形成された第２接続配線１０２が、第１絶縁層１３の表面から第２開口９９および第３開口１００に入り込んでいる。第２接続配線１０２は、第２開口９９内において第２コンタクト電極９５と電気的に接続されており、かつ第３開口１００内において第３コンタクト電極９６と電気的に接続されている。これにより、第２外部端子７が、第２コンタクト電極９５を介して第２不純物領域５２に電気的に接続されており、かつ第３コンタクト電極９６を介してｐ＋型コンタクト領域５９と電気的に接続されている。
【０１０２】
次に、図１２を参照して、チップダイオード１３１の電気的構造について説明する。図１２は、図１１のチップダイオード１３１の電気的構造を示す電気回路図である。
図１２を参照して、チップダイオード１３１は、第１外部端子６および第２外部端子７の間に、これら第１外部端子６および第２外部端子７と電気的に接続された並列回路１３２を含む。並列回路１３２は、第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺの逆直列回路１３３と、当該逆直列回路１３３に並列接続された第２ｐｎ接合ダイオードＤ２とを含む。
【０１０３】
並列回路１３２は、第１ｐｎ接合ダイオードＤ１のアノードおよびツェナーダイオードＤＺのアノードが電気的に接続されたアノード接続部１３４と、ツェナーダイオードＤＺのカソードおよび第２ｐｎ接合ダイオードＤ２のカソードが電気的に接続されたカソード接続部１３５と、第１ｐｎ接合ダイオードＤ１のカソードおよび第２ｐｎ接合ダイオードＤ２のアノードが電気的に接続されたアノード／カソード接続部１３６とを含む。並列回路１３２のカソード接続部１３５は、第１外部端子６と電気的に接続されている。並列回路１３２のアノード／カソード接続部１３６は、第２外部端子７と電気的に接続されている。
【０１０４】
並列回路１３２のアノード接続部１３４は、前述の第１不純物領域５１によって形成されている。並列回路１３２のカソード接続部１３５は、前述の第３不純物領域５３によって形成されている。並列回路１３２のアノード／カソード接続部１３６は、前述の第２接続配線１０２によって形成されている。
第１外部端子６および第２外部端子７間に、第２外部端子７を基準電位（たとえばグランド電位）とする所定の閾値電圧以上の電圧が印加されると、逆直列回路１３３を介して第１外部端子６から第２外部端子７に電流が流れる。
【０１０５】
第１外部端子６および第２外部端子７間に、第１外部端子６を基準電位（たとえばグランド電位）とする所定の閾値電圧以上の電圧が印加されると、第２ｐｎ接合ダイオードＤ２を介して第２外部端子７から第１外部端子６に電流が流れる。
第１外部端子６および第２外部端子７間の電圧（電位差）の絶対値が所定の閾値電圧未満の場合、並列回路１３２によって、第１外部端子６および第２外部端子７間に電流が流れるのが阻止される。
【０１０６】
このような動作を実現するチップダイオード１３１によれば、たとえば電気回路の一部に組み込まれることによって、過電圧やＥＳＤ（Electro Static Discharge：静電気放電）等から当該電気回路を保護する保護回路を提供できる。
次に、図１３を参照して、第１外部端子６および第２外部端子７間の静電容量について説明する。図１３は、図１１のチップダイオード１３１の電気的構造を容量成分で表した電気回路図である。
【０１０７】
図１３では、第１ｐｎ接合ダイオードＤ１の静電容量をＣ１で示している。また、第２ｐｎ接合ダイオードＤ２の静電容量をＣ２で示している。また、ツェナーダイオードＤＺの静電容量をＣＺで示している。第１外部端子６および第２外部端子７間の寄生静電容量をＣＰとすると、第１外部端子６および第２外部端子７間の合成容量ＣＥは、以下の（６）式によって与えられる。
【０１０８】
【数６】
2018067663.tif 000008
【０１０９】
前述の第１実施形態と同様に、ツェナーダイオードＤＺの静電容量ＣＺは、第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１に対して極めて大きく形成されている（Ｃ１＜＜ＣＺ）。したがって、上記の（６）式の合成容量ＣＥは、下記の（７）式により近似される。
【０１１０】
【数７】
2018067663.tif 000009
【０１１１】
上記の（７）式に示されるように、第１外部端子６および第２外部端子７間の合成容量ＣＥは、比較的小さい値である第１ｐｎ接合ダイオードＤ１の静電容量Ｃ１、および、比較的小さい値である第２ｐｎ接合ダイオードＤ２の静電容量Ｃ２に基づいて定めることができる。したがって、ツェナーダイオードＤＺの平面視面積を大きくし、当該ツェナーダイオードＤＺの静電容量ＣＺが増加したとしても、第１外部端子６および第２外部端子７間の合成容量ＣＥの低化を図ることができる。
【０１１２】
以上のように、本実施形態に係るチップダイオード１３１によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。本実施形態に係るチップダイオード１３１は、支持基板１０および第１素子分離構造４３を含む構造を有しているが、支持基板１０および第１素子分離構造４３は除かれてもよい。これにより、チップダイオード１３１の更なる小型化を図ることができる。
【０１１３】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、第１素子形成領域４１内の構造と、第２素子形成領域４２内の構造とがほぼ等しい構造を有するチップダイオード１について説明した。しかし、第１素子形成領域４１内の構造と、第２素子形成領域４２内の構造とが互いに異なる構造のチップダイオードが採用されてもよい。たとえば、第２素子形成領域４２内に第２ｐｎ接合ダイオードＤ２だけが形成された構造のチップダイオードが採用されてもよい。また、たとえば、第２素子形成領域４２内に第１ｐｎ接合ダイオードＤ１およびツェナーダイオードＤＺを含む逆直列回路１１３だけが形成された構造のチップダイオードが採用されてもよい。
【０１１４】
また、前述の第１実施形態に係る電極構造６１は、図１４に示されるような形態に変更されてもよい。図１４は、電極構造６１の変形例を示す模式的な拡大断面図である。図１４において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図１４を参照して、本変形例に係る電極構造６１は、第３不純物領域５３と電気的に接続されるように表面絶縁層１２の表面から、当該表面絶縁層１２および第１不純物領域５１を貫通して、表面絶縁層１２および半導体層１１に埋め込まれた埋め込み導電体層６２と、第１不純物領域５１から埋め込み導電体層６２を電気的に絶縁する絶縁膜６３とを含む。より具体的には、本変形例に係る電極構造６１は、前述のトレンチ６４と、当該トレンチ６４に連通するように表面絶縁層１２に形成された貫通孔１４０とを有する深堀トレンチ１４１を含み、当該深堀トレンチ１４１に絶縁膜６３を介して埋め込み導電体層６２が埋め込まれた構造を有している。
【０１１５】
深堀トレンチ１４１は、側壁および底壁を含む。深堀トレンチ１４１の側壁は、トレンチ６４の側壁および貫通孔４７の側壁によって形成されている。深堀トレンチ１４１の底壁は、トレンチ６４の底壁によって形成されている。深堀トレンチ１４１は、半導体層１１の長手方向および短手方向に関して、底壁の幅が開口幅よりも幅狭に形成されたテーパ形状に形成されている。深堀トレンチ１４１の側壁からは、第１不純物領域５１および第３不純物領域５３が露出している。深堀トレンチ１４１の底壁からは、第３不純物領域５３が露出している。
【０１１６】
絶縁膜６３は、深堀トレンチ１４１から第３不純物領域５３を露出させるように、深堀トレンチ１４１の側壁を被覆している。より具体的には、絶縁膜６３は、深堀トレンチ１４１の底壁から第３不純物領域５３を露出させるように当該深堀トレンチ１４１の側壁の全域を被覆している。絶縁膜６３は、一方表面（半導体層１１側の表面）およびその反対側の他方表面を含み、これら一方表面および他方表面が深堀トレンチ１４１の側壁に沿って形成されている。
【０１１７】
埋め込み導電体層６２は、絶縁膜６３および深堀トレンチ１４１の底壁により区画された凹状の空間を埋めている。埋め込み導電体層６２の側面および第１不純物領域５１のｐ−型低濃度領域５５の間、ならびに、埋め込み導電体層６２の側面および第１不純物領域５１のｐ型高濃度領域５６の間には、絶縁膜６３が介在しており、これにより、埋め込み導電体層６２が第１不純物領域５１から電気的に絶縁されている。埋め込み導電体層６２は、深堀トレンチ１４１の底壁から露出する第３不純物領域５３と接合されることによって、当該第３不純物領域５３と電気的に接続されている。
【０１１８】
埋め込み導電体層６２は、前述の第１導電体層６６および第２導電体層６７を含む積層構造を有している。埋め込み導電体層６２の上面は、表面絶縁層１２の表面から露出している。埋め込み導電体層６２の上面は、表面絶縁層１２の表面とほぼ面一に形成されている。
このような構造の電極構造６１によれば、図１４に示されるように、埋め込み導電体層６２の上面および表面絶縁層１２の表面に対して平坦な第１コンタクト電極９４を形成することができる。これにより、電極構造６１と第１コンタクト電極９４とを良好に接続させることができる。むろん、本変形例に係る電極構造６１は、前述の第２実施形態および第３実施形態にも適用することができる。
【０１１９】
また、前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。たとえば、本発明に係るダイオード素子は、チップダイオードに限らず、半導体チップがリード端子と共にモールド樹脂によって封止（パッケージング）された構造の半導体装置において、当該半導体チップの一部の領域に、または、当該半導体チップとして適用され得る。また、本発明に係るダイオード素子は、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の種々の集積回路が形成された半導体チップを備えた半導体装置において、当該半導体チップの一部の領域に適用され得る。
【符号の説明】
【０１２０】
１      チップダイオード（ダイオード素子）
６      第１外部端子
７      第２外部端子
１１    半導体層
２５    埋め込み絶縁層（絶縁層）
３１    半導体層の第１主面
３２    半導体層の第２主面
４１    第１素子形成領域
４２    第２素子形成領域
４３    第１素子分離構造
４７    貫通孔
４８    第１内壁絶縁膜
４９    第１材料層
５１    第１不純物領域
５２    第２不純物領域
５３    第３不純物領域
５４    第４不純物領域
５５    ｐ−型低濃度領域（低濃度領域）
５６    ｐ型高濃度領域（高濃度領域）
６１    電極構造
６２    埋め込み導電体層
６３    絶縁膜
７１    第２素子分離構造
７３    トレンチ
７４    第２内壁絶縁膜
７５    第２材料層
１１１  第１並列回路
１１２  第２並列回路
１１３  逆直列回路
１２１  チップダイオード
１２２  逆直列回路
１３１  チップダイオード
１３２  並列回路
１３３  逆直列回路
Ｄ１    第１ｐｎ接合ダイオード
Ｄ２    第２ｐｎ接合ダイオード
ＤＺ    ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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