(57)【要約】【課題】本特許における解決すべき課題は、不揮発性連想メモリにおけるメモリセルの高速性、面積的コンパクトさ、低消費電力性を維持しながら、メモリセル内の不揮発性記憶部の数を減らすことである。しかし、従来技術の１本のマッチラインと且つ、対をなす不揮発性記憶部を有するという構成では、部品点数の削減には限界があった。【解決手段】格子状に複数のメモリセルを備える連想メモリは、各々の前記メモリセルは、少なくとも１つ以上の不揮発性記憶部と、書き込み回路と、読み出し回路と、比較演算回路とが一体化し、高電位にプリチャージされた第１のマッチラインと、低電位にプリチャージされた第２のマッチラインとに接続されていることを特徴とする。【選択図】図３
2018067365.tif 000002
【特許請求の範囲】
【請求項１】
格子状に複数のメモリセルを備える連想メモリであって、各々の前記メモリセルは、少なくとも１つ以上の不揮発性記憶部と、書き込み回路と、読み出し回路と、比較演算回路とが一体化し、
高電位にプリチャージされた第１のマッチラインと、低電位にプリチャージされた第２のマッチラインとに接続されていることを特徴とする不揮発性連想メモリ。
【請求項２】
前記メモリセルは、前記不揮発性記憶部の読み出しを行うために電流を供給する第１のスイッチ素子と、前記不揮発性記憶部へ書き込みを行うために電流を供給する第２のスイッチ素子と、前記不揮発性記憶部の電位と前記第１のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第１のマッチラインとの間に配置される第３のスイッチ素子と、前記不揮発性記憶部の電位と前記第２のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第２のマッチラインとの間に配置される第４のスイッチ素子とを含むことを特徴とする請求項１に記載の不揮発性連想メモリ。
【請求項３】
前記メモリセルは、前記不揮発性記憶部の一端が第１の接続点に接続されると共に前記不揮発性記憶部の他端は第２の電流通電用ビット線に接続される不揮発性記憶部と、
書き込み電流供給を制御するためのスイッチ制御電極が第２のワード線に接続された第２のスイッチ素子と、第２のスイッチ素子の一端が第１の電流通電用ビット線に接続されると共に第２のスイッチ素子の他端が第１の接続点に接続され、前記第１の電流通電用ビット線と前記第２のスイッチ素子と前記第１の接続点と前記不揮発性記憶部と前記第２の電流通電用ビット線とが直列接続された書き込み回路と、
読み出し電流供給を制御するためのスイッチ制御電極が第１のワード線に接続された第１のスイッチ素子と、第１のスイッチ素子の一端が読み出し電流の高電位側起点となる端子Ｖｄｄに接続されると共に第１のスイッチ素子の他端が第１の接続点に接続され、前記高電位側起点の端子Ｖｄｄと前記第１のスイッチ素子と前記第１の接続点と前記不揮発性記憶部と前記第２の電流通電用ビット線とが直列接続された読み出し回路と、
第１のマッチラインとの比較演算を制御するためのスイッチ制御電極が第１のサーチラインに接続された第３のスイッチ素子と、第３のスイッチ素子の一端が第１のマッチラインに接続されると共に第３のスイッチ素子の他端が第１の接続点に接続され、前記第１のマッチラインと前記第３のスイッチ素子と前記第１の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路と、
第２のマッチラインとの比較演算を制御するためのスイッチ制御電極が第２のサーチラインに接続された第４のスイッチ素子と、第４のスイッチ素子の一端が第２のマッチラインに接続されると共に第４のスイッチ素子の他端が第１の接続点に接続され、前記第２のマッチラインと前記第４のスイッチ素子と前記第１の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路とから構成されることを特徴とする請求項１または２に記載の不揮発性連想メモリ。
【請求項４】
前記メモリセルの検索動作は、読み出し電流を供給する前記第１のスイッチ素子がＯＮとなり、
前記第１のサーチラインが高電位状態で且つ前記第２のサーチラインが低電位状態のとき、第３のスイッチ素子はＯＮとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第１のマッチラインの高電位状態にプリチャージされた第２の電圧との比較演算が行われ、
前記第１のサーチラインが高電位状態で且つ前記第２のサーチラインが低電位状態のとき、第４のスイッチ素子はＯＦＦとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第２のマッチラインの低電位状態にプリチャージされた第３の電圧との比較演算が行われることがなく、
前記第１のサーチラインが低電位状態で且つ前記第２のサーチラインが高電位状態のとき、第３のスイッチ素子はＯＦＦとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧、と前記第１のマッチラインの高電位状態にプリチャージされた第２の電圧との比較演算が行われることがなく、
前記第１のサーチラインが低電位状態で且つ前記第２のサーチラインが高電位状態のとき、第４のスイッチ素子はＯＮとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第２のマッチラインの低電位状態にプリチャージされた第２の電圧との比較演算が行われることを特徴とする請求項１または２に記載の不揮発性連想メモリ。
【請求項５】
読み出し電流を供給するためのスイッチ制御用信号が伝達する前記第１のワード線と書き込み電流を供給するためのスイッチ制御用信号が伝達する前記第２のワード線を兼用することを特徴とする請求項１から４のいずれか１項に記載の不揮発性連想メモリ。
【請求項６】
前記メモリセルは、前記不揮発性記憶部の一端及びセンスアンプの入力端が接続される第１の接続点を有し、さらにセンスアンプの出力端が接続される第２の接続点を有し、前記第１の接続点に一端が接続されるとともに、読み出し電流を供給するためのスイッチ制御用電極が第１のワード線に接続された第１のスイッチ素子と接続され、前記第１の接続点は前記不揮発性記憶部の抵抗状態に応じた電圧を伝搬させる信号線の機能を持ち、前記第２の接続点に一端が接続されるとともにそれぞれのスイッチ制御用電極が第１及び第２のサーチラインにそれぞれ接続された第５及び第６のスイッチ素子と、第５及び第６のスイッチ素子の他端が第１及び第２のマッチラインにそれぞれ接続され、
また、前記第１の接続点に一端が接続されるとともに、書き込み電流を供給するためのスイッチ制御用電極が第２のワード線に接続された第２のスイッチ素子と、第２のスイッチ素子の他端が第１の書き込み線に接続され、前記不揮発性記憶部の他端が第２の書き込み線に接続されることを特徴とする請求項１に記載の不揮発性連想メモリ。
【請求項７】
請求項１から６のいずれか１項に記載されている不揮発性連想メモリが、複数のｎビットの領域に分けて配設されたメモリセルと、前記ｎビットの領域の近接に配置された“Ｘ”（Ｄｏｎ‘ｔ  ｃａｒｅ）の値を持つメモリセルとを備えることを特徴とする不揮発性ＴＣＡＭ。
【請求項８】
請求項１から６のいずれか１項に記載されている不揮発性連想メモリが、複数のｎビットの領域に分けて配設されたメモリセルと、前記ｎビットの領域の近接に配置された“Ｘ”（Ｄｏｎ‘ｔ  ｃａｒｅ）の値を持つメモリセルと、パリティを持つメモリセルとを備えることを特徴とする不揮発性ＴＣＡＭ。
【請求項９】
前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号により、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とすることを特徴とする請求項１から６のいずれか１項に記載の不揮発性連想メモリ。
【請求項１０】
前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するデコーダ回路を有し、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とするようにデコード出力することを特徴とする請求項１から６のいずれか１項に記載の不揮発性連想メモリ。
【請求項１１】
前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上並列に接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するヒューズ記憶する回路またはメモリ記憶する回路と、その記憶された数値をデコーダするデコード回路を有し、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とするようにデコード出力することを特徴とする請求項１から６のいずれか１項に記載の不揮発性連想メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子を利用した不揮発性連想メモリに関する。
【背景技術】
【０００２】
連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）は、検索データと記憶データとの比較を瞬時に行い、一致した記憶データのアドレスを出力する。一般的に、連想メモリは格子状に配置された全ての記憶データに対して完全並列の比較動作を行うため、ＣＰＵ動作に比べ、より高速なデータ検索を実行できる。近年、このような連想メモリは、ネットワークの高速化、サーバーの増加、インターネットの利用者の増加に伴い、ネットワークルータやキャッシュメモリなどに利用されている。
【０００３】
連想メモリの記憶素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を使用した連想メモリが広く知られている。連想メモリには、２つの論理状態“０”、“１”を記憶できるものと、３つの論理状態“０”、“１”、“Ｘ”を記憶できるものが知られている。後者は三値連想メモリ（ＴＣＡＭ：Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）とも呼ばれている。ここで、“Ｘ”状態のビットは“Ｄｏｎ’ｔ  ｃａｒｅ”を意味し、記憶データとして“０”が入力されても“１”が入力されても一致とみなされる。
【０００４】
ＳＲＡＭを使用した連想メモリは、数ｎｓでデータ検索を実行できる。しかしながら、ＳＲＡＭベースの連想メモリは、電源を遮断するとデータが失われるため、電源遮断後は動作を継続させることはできないばかりか、常時電源を通電し続けなければならなく、大きな消費電流が問題であった。この問題を解決するための１つの手法は、揮発性メモリのＳＲＡＭに代わり、不揮発性メモリに置き換えることであるが、例えば、特許文献１〜４には不揮発性メモリを組み入れた連想メモリの開示例が記されている。
【０００５】
特許文献１は、メモリセル内には差動接続された対をなす磁気抵抗効果素子と、それに接続される書き込み回路及び検出回路が開示されている。書き込み動作は、対をなす磁気抵抗効果素子の下方に書き込み用配線が形成され、そこに電流を流すことで書き込み磁場が生成され、相補的な情報データを１回で対をなす磁気抵抗効果素子に書き込む。検索動作は、対をなす磁気抵抗効果素子が差動対型メモリとして機能し、さらに差動アンプを含み、一致検出結果をマッチラインに出力する検出回路が働く。メモリセル内は１４Ｔ−２ＭＴＪの素子数を持つため、ＳＲＡＭのみで構成した場合と比べて、面積的コンパクトさがやや少ない回路構成である。
【０００６】
特許文献２は、特許文献１の回路構成に近く、メモリセル内は、差動対型メモリと、それに接続される書き込み回路及び検出回路が開示されている。特許文献２は、差動対型メモリにはスピン注入型磁壁移動方式メモリと、スピン注入型磁気抵抗効果素子の両方が開示されているが、とりわけスピン注入型磁壁移動方式メモリを想定した書き込み動作と検索兼読み出し動作が記述されている。書き込み動作は書き込み配線に電流を流すことで磁壁移動を起こし、相補的な情報データを１回で書き込む。検索兼読み出し動作は、磁気移動方式メモリが差動対型メモリとして機能し、差動対型メモリからトランジスタで構成された対をなすインバータ回路へデータ転送して相補的な情報データの電位保持が図られる。さら、対をなすインバータ回路の出力を受け、一致検出結果をマッチラインに出力する検出回路が働く。上記データ転送というタイミングを要するため、メモリ機能上遅延時間を要するところがある。特許文献２の不揮発性連想メモリは、同期式メモリとして使用する場合、同期クロックに合わせてデータ転送を行うようにするとスムーズな動作が期待できるが、非同期式メモリとして使用する場合、データ転送のタイミングが遅延時間となるため、動作スピードが遅いものになる。さらに、メモリセル内は１２Ｔ−２ＭＴＪの素子数を持つため、ＳＲＡＭのみで構成した場合と比べて、やや面積的コンパクトさが少ない回路構成である。
【０００７】
特許文献３は、メモリセル内は、対をなす磁気抵抗効果素子と、それに接続される書き込み回路及び検出回路が開示されている。検索兼読み出し動作時、対をなす磁気抵抗効果素子は差動対型メモリとして機能するのではなく、特許文献１、２とかなり異なる。さらに、対をなす磁気抵抗効果素子は（０、１）、（１、０）、（０、０）という３つのステート値を持つことを許可する特徴があり、書き込み動作は、一方の磁気抵抗効果素子を先に“０”または“１”を書き込み、もう一方の磁気抵抗効果素子を後に“０”または“１”を書き込むような２回のタイミングを要するはずであるが、明細書には詳細が書かれていない。特許文献３の不揮発性連想メモリは、敢えて１ビット毎のＴＣＡＭの“Ｄｏｎ‘ｔ  ｃａｒｅ”の機能を実現するため、（０，０）という特別なステート値を設けられているが、現在広く普及している８，１６、３２、６４ビットの中央演算処理プロセッサー（ＣＰＵ）から使用する場合、１ビットに３つのステート値を持つように扱わなければならないため、やや扱い難いものとなる。メモリセル内は６Ｔ−２ＭＴＪの不揮発性ＴＣＡＭセルの回路が開示され、面積的コンパクトさがとても優れており、検索も高速に動作させることができることから、理想的な回路構成である。
特許文献４は、特許文献３に改良を加えたもので、シングルエンド型センスアンプを備えている。メモリセル内は９Ｔ−２ＭＴＪの不揮発性ＴＣＡＭセルの回路が開示され、トランジスタ数がやや増えたが、検索兼読み出し動作はル振幅の電圧信号として出力できるようにしたことで精度を高め、且つ、マッチラインの電荷を高速に引き抜くことができ、大幅に遅延時間を短縮させることができるようになった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００４−５２５４７３号
【特許文献２】登録第５４８３２６５号
【特許文献３】特開２０１２−１９０５３０号
【特許文献４】特開２０１３−２００９２０号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の連想メモリは、格子状に配置する複数のメモリセルに対し、ワード方向に延伸する１本のマッチラインがＮＯＲ型接続またはＮＡＮＤ型接続という方法で順次繋がり、一般に、そのマッチラインは高電位にプリチャージされており、検索兼読出し動作で比較演算処理を通じて、マッチラインの電位状態は高電位をそのまま保持するか、低電位に押し下げられるかのどちらかで、一致・不一致の結果を出力してきた。
メモリセル内は、通常１ビットデータを記憶保持するためのＳＲＡＭ、即ち対をなすインバータで構成されているため、対をなすインバータの相補的データを出力する２本の出力信号線があった。メモリ素子の不揮発化という技術背景から、トランジスタで構成された対をなすインバータ回路そのものが、対をなす磁気抵抗効果素子に置き換えることは至極当然であった。その一つの方法が、特許文献１，２で開示されているような差動対型メモリとして、対をなす磁気抵抗効果素子の構成であり、さらに別の方法であるが、特許文献３，４で開示されているような互いに相補的データを書き込むように対をなす磁気抵抗効果素子の構成である。
特許文献１、２の場合、対をなす磁気抵抗効果素子から、対をなすインバータにデータ転送を行う動作と遅延時間が必要であった。
特許文献３，４の場合、対をなす磁気抵抗効果素子は（０、１）、（１、０）、（０、０）という３つのステート値を持ち、特に、 “Ｄｏｎ‘ｔ  ｃａｒｅ”を意味するステート値（０，０）を敢えて設けたことで、書き込み動作はやや複雑になる。即ち、システム中枢の中央演算処理プロセッサ（ＣＰＵ）は、一方の磁気抵抗効果素子に先に“０”または“１”を書き込み、もう一方の磁気抵抗効果素子を後に“０”または“１”を書き込むような２回のタイミングを要し、さらに、１ビットデータの不揮発性記憶部に３つのステート値を書き込む必要があり、８、１６、３２、６４ビット単位のためアクセスとは異なり不便さが生じたり、高速に書き換えることが出来ないという問題があった。メモリセル内は、２個の磁気抵抗効果素子と６個のトランジスタ数とから構成され、面積的コンパクトさは優れているが、さらに部品点数を削減できる余地もあった。
【００１０】
磁気抵抗効果素子の製造の歩留りや特性バラツキに対して、予備交替用の磁気抵抗効果素子を備えることが望ましい。メモリセル内で、対をなす磁気抵抗効果素子を使用した場合、例え、１方の磁気抵抗効果素子が記憶素子として良品であっても、他方の磁気抵抗効果素子が不良であった場合、メモリセルそのものを捨てるしかなく、メモリセル内での記憶素子の救済手段が望まれる。そのため、メモリセル内は、なるべく１ビットデータの記憶を１つの磁気抵抗効果素子で担わせ、さらに予備交替として別の磁気抵抗効果素子も備えて置くことが望ましい。筆者らは磁気抵抗効果素子の製造歩留りを向上させるため、Ｗｒｉｔｅ  Ｅｎｄｕｒａｎｃｅ１０Ｅ１０回（書き換え耐性）を実施し、不良となる初期故障を誘発させ、予備交替の磁気抵抗効果素子で代用し、歩留り向上に努めている。
【００１１】
本特許における解決すべき課題は、  不揮発性連想メモリにおけるメモリセルの高速性、面積的コンパクトさ、低消費電力性を維持しながら、メモリセル内の不揮発性記憶部の数を減らすことである。
しかし、従来技術の１本のマッチラインと且つ、対をなす不揮発性記憶部を有するという構成では、部品点数の削減には限界があった。
【課題を解決するための手段】
【００１２】
係る課題を解決するための手段は、以下の通りである。
（１）格子状に複数のメモリセルを備える連想メモリであって、各々の前記メモリセルは、少なくとも１つ以上の不揮発性記憶部と、書き込み回路と、読み出し回路と、比較演算回路とが一体化し、
高電位にプリチャージされた第１のマッチラインと、低電位にプリチャージされた第２のマッチラインとに接続されていることを特徴とすることで、メモリセル内の回路機能を挙げ、特に２本のマッチラインが存在することが従来技術の不揮発性連想メモリと異なる。
（２）前記メモリセルは、前記不揮発性記憶部の読み出しを行うために電流を供給する第１のスイッチ素子と、前記不揮発性記憶部へ書き込みを行うために電流を供給する第２のスイッチ素子と、前記不揮発性記憶部の電位と前記第１のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第１のマッチラインとの間に配置される第３のスイッチ素子と、前記不揮発性記憶部の電位と前記第２のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第２のマッチラインとの間に配置される第４のスイッチ素子とを含むことを特徴とする（１）に記載の不揮発性連想メモリであり、メモリセル内は４つのスイッチ素子で構成でき、部品点数の削減ができる。
（３）前記メモリセルは、前記不揮発性記憶部の一端が第１の接続点に接続されると共に前記不揮発性記憶部の他端は第２の電流通電用ビット線に接続される不揮発性記憶部と、
書き込み電流供給を制御するためのスイッチ制御電極が第２のワード線に接続された第２のスイッチ素子と、第２のスイッチ素子の一端が第１の電流通電用ビット線に接続されると共に第２のスイッチ素子の他端が第１の接続点に接続され、前記第１の電流通電用ビット線と前記第２のスイッチ素子と前記第１の接続点と前記不揮発性記憶部と前記第２の電流通電用ビット線とが直列接続された書き込み回路と、
読み出し電流供給を制御するためのスイッチ制御電極が第１のワード線に接続された第１のスイッチ素子と、第１のスイッチ素子の一端が読み出し電流の高電位側起点となる端子Ｖｄｄに接続されると共に第１のスイッチ素子の他端が第１の接続点に接続され、前記高電位側起点の端子Ｖｄｄと前記第１のスイッチ素子と前記第１の接続点と前記不揮発性記憶部と前記第２の電流通電用ビット線とが直列接続された読み出し回路と、
第１のマッチラインとの比較演算を制御するためのスイッチ制御電極が第１のサーチラインに接続された第３のスイッチ素子と、第３のスイッチ素子の一端が第１のマッチラインに接続されると共に第３のスイッチ素子の他端が第１の接続点に接続され、前記第１のマッチラインと前記第３のスイッチ素子と前記第１の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路と、
第２のマッチラインとの比較演算を制御するためのスイッチ制御電極が第２のサーチラインに接続された第４のスイッチ素子と、第４のスイッチ素子の一端が第２のマッチラインに接続されると共に第４のスイッチ素子の他端が第１の接続点に接続され、前記第２のマッチラインと前記第４のスイッチ素子と前記第１の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路とから構成されることを特徴とする（１）及び（２）に記載の不揮発性連想メモリであり、４つのスイッチ素子を制御する外部信号線の明確化と共に、１つの不揮発性記憶部の高電位側一端を用いて比較演算を可能とするため、不揮発性記憶部の削減効果がある。
（４）前記メモリセルの検索動作は、読み出し電流を供給する前記第１のスイッチ素子がＯＮとなり、
前記第１のサーチラインが高電位状態で且つ前記第２のサーチラインが低電位状態のとき、第３のスイッチ素子はＯＮとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第１のマッチラインの高電位状態にプリチャージされた第２の電圧との比較演算が行われ、
前記第１のサーチラインが高電位状態で且つ前記第２のサーチラインが低電位状態のとき、第４のスイッチ素子はＯＦＦとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第２のマッチラインの低電位状態にプリチャージされた第３の電圧との比較演算が行われることがなく、
前記第１のサーチラインが低電位状態で且つ前記第２のサーチラインが高電位状態のとき、第３のスイッチ素子はＯＦＦとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧、と前記第１のマッチラインの高電位状態にプリチャージされた第２の電圧との比較演算が行われることがなく、
前記第１のサーチラインが低電位状態で且つ前記第２のサーチラインが高電位状態のとき、第４のスイッチ素子はＯＮとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第１の電圧と、前記第２のマッチラインの低電位状態にプリチャージされた第２の電圧との比較演算が行われることを特徴とする（１）及び（２）に記載の不揮発性連想メモリであり、２本のサーチラインで制御された２つのスイッチ素子を通じて、２本のマッチラインの片側のみに比較演算結果を出力する機能を実現している。
（５）読み出し電流を供給するためのスイッチ制御用信号が伝達する前記第１のワード線と書き込み電流を供給するためのスイッチ制御用信号が伝達する前記第２のワード線を兼用することを特徴とする（１）から（４）に記載の不揮発性連想メモリであり、スイッチ素子を制御するワード側外部信号線の数を減らせ、スイッチ素子の数を削減できる。
（６）前記メモリセルは、前記不揮発性記憶部の一端及びセンスアンプの入力端が接続される第１の接続点を有し、さらにセンスアンプの出力端が接続される第２の接続点を有し、前記第１の接続点に一端が接続されるとともに、読み出し電流を供給するためのスイッチ制御用電極が第１のワード線に接続された第１のスイッチ素子と接続され、前記第１の接続点は前記不揮発性記憶部の抵抗状態に応じた電圧を伝搬させる信号線の機能を持ち、前記第２の接続点に一端が接続されるとともにそれぞれのスイッチ制御用電極が第１及び第２のサーチラインにそれぞれ接続された第５及び第６のスイッチ素子と、第５及び第６のスイッチ素子の他端が第１及び第２のマッチラインにそれぞれ接続され、
また、前記第１の接続点に一端が接続されるとともに、書き込み電流を供給するためのスイッチ制御用電極が第２のワード線に接続された第２のスイッチ素子と、第２のスイッチ素子の他端が第１の書き込み線に接続され、前記不揮発性記憶部の他端が第２の書き込み線に接続されることを特徴とする（１）に記載の不揮発性連想メモリであり、不揮発性記憶部の読み出し電位の信号差、即ち、高抵抗と低抵抗の電位差を大きく増幅し、検出マージンを確保し、高速に比較演算することができる。
（７）（１）から（６）に記載されている不揮発性連想メモリは、複数のｎビットの領域に分けて配設されたメモリセルと、前記ｎビットの領域の近接に配置された“Ｘ”（Ｄｏｎ‘ｔ  ｃａｒｅ）の値を持つメモリセルとを備えることを特徴とすることで、システム全体でバリッドビットを備えた不揮発性ＴＣＡＭを得ることができる。
（８）（１）から（６）に記載されている不揮発性連想メモリは、複数のｎビットの領域に分けて配設されたメモリセルと、前記ｎビットの領域の近接に配置された“Ｘ”（Ｄｏｎ‘ｔ  ｃａｒｅ）の値を持つメモリセルと、パリティの計算値を持つメモリセルとを備えることを特徴とすることで、システム全体でパリティビットを備えた不揮発性ＴＣＡＭが得られ、データ精度の向上が図れる。
（９）前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号により、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とすることを特徴とする（１）から（６）に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
（１０）前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するデコーダ回路を有し、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とするようにデコード出力することを特徴とする（１）から（６）に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
（１１）前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも２つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するヒューズ記憶する回路またはメモリ記憶する回路と、その記憶された数値をデコーダするデコード回路を有し、１つの前記選択用スイッチ素子をＯＮ状態とし、他の前記選択用スイッチ素子をＯＦＦ状態とするようにデコード出力することを特徴とする（１）から（６）に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
【発明の効果】
【００１３】
本発明によれば、不揮発性連想メモリに２本のマッチラインを備えることにより、不揮発性記憶部の数の低減が図れる。本発明の不揮発性連想メモリでは、メモリセルの高速性、低消費電力性を維持しながら、メモリセル内の不揮発性記憶部の数は最小の１つ、スイッチ素子の数は最小の４つで構成でき、大幅な面積的コンパクトさを図ることができた。
また、本発明の２本のマッチラインを備え、且つ、メモリセル内に１つの不揮発性記憶部しか持たないことにより、不揮発性連想メモリの全体サイズも大幅に縮小できるようになったが、特許文献３及び４のような３値の記憶ができない。その代わりに、本案では不揮発性連想メモリのシステム全体に、ｎビット毎にバリッドビットを備えることによりＴＣＡＭを実現でき、加えて、パリティビットを備えることによりデータ精度の向上も図れるようになった。
また、本発明の２本のマッチラインを備え、且つ、１ビットデータ記憶を１つの不揮発性記憶部に担わせたことにより、予備交替用の不揮発性記憶部を同一のメモリセル内に置き易くなった。その理由は交替のための繋ぎ変え配線を単純化でき、正規と予備交替用との２つ不揮発性記憶部を備えた場合でもサイズが小さくて済むためである。
【図面の簡単な説明】
【００１４】
【図１】トンネル型磁気抵抗効果素子と書き込み電流との関係を記した説明図
【図２】トンネル磁気抵抗効果素子のＲ−Ｉヒステリシス曲線の説明図
【図３】本発明による４Ｔ−１ＭＴＪ型不揮発性連想メモリセル
【図４】本発明による不揮発性ＴＣＡＭの動作を示す真理値表
【図５】本発明による４Ｔ−１ＭＴＪ型不揮発性連想メモリセル
【図６】本発明による４Ｔ−１ＭＴＪ型不揮発性連想メモリセル
【図７】本発明によるセンスアンプを含む不揮発性連想メモリセル
【図８】不揮発性連想メモリの全体構成
【図９】マッチラインセンシング制御部／出力ドライバーの回路
【図１０】ｐ−ＭＬ及びとｎ−ＭＬの判定回路の真理値表
【図１１】本発明に係るバリッドビットを含むＴＣＡＭの全体構成
【図１２】本発明に係るバリッドビットとパリティビットを含むＴＣＡＭの全体構成
【図１３】本発明による予備交替が可能な６Ｔ−２ＭＴＪ形不揮発性連想メモリセル
【図１４】本発明によるデコード回路を含む予備交替が可能な不揮発性連想メモリセル
【図１５】本発明によるヒューズ／メモリ及びデコード回路を含む予備交替が可能な不揮発性連想メモリセル
【発明を実施するための形態】
【００１５】
本発明の不揮発性連想メモリに用いる磁気抵抗効果素子１０の構造を図１の（ａ）及び（ｂ）に、磁気抵抗効果素子１０の回路表記を（ｃ）に示す。磁気抵抗効果素子１０は、磁化自由層１１、磁化固定層１３と呼ばれる２つの磁性体層とその間に挟まれる非磁性層１２によって構成され、磁化自由層１１と磁化固定層１３の互いの磁化方向が平行のとき、磁気抵抗効果素子の電気抵抗は低くなり（Ｒｐ：平行時の抵抗値）、磁化方向が反平行のとき、磁気抵抗効果素子の電気抵抗は高くなる（Ｒａｐ：反平行時の抵抗値）。これらの抵抗状態は電源を切っても保持されるため、不揮発のデータ記憶が可能となる。磁気抵抗効果素子は他の不揮発性記憶素子と比較して、高い書き換え耐性、低電力書き込み、ＣＭＯＳプロセスとの親和性、高速書き換え性に優れた特長を持っており、非常に有用である。磁気抵抗効果素子１０へのデータの書き込みは素子に一定以上の電流を流すことで磁化自由層１１の磁化反転を生じさせるスピン注入型磁化反転現象により行われる。磁気抵抗効果素子１０の磁化自由層１１から磁化固定層１３へ電流を流すことで、磁化自由層１０の磁化方向は磁化固定層１３と平行（Ｒｐ）となり、逆に電流を磁化固定層１３から磁化自由層１１に流すことで、磁化自由層１１の磁化方向は磁化固定層１３と反平行（Ｒａｐ）となる。（ｃ）における磁気抵抗効果素子１０のを回路表記では、上側が磁化自由層１１、下側が磁化固定層１３であり、電流を流す向きを従い、磁化反転の現象が生じる。例えば、上向きの電流ＩＰｔｏＡＰに通電すると磁化自由層１１の磁化状態は平行状態から反平行状態に遷移し、下向きの電流ＩＡＰｔｏＰに通電すると磁化自由層１１の磁化状態は反平行状態から平行状態に遷移する。尚、図１では磁化自由層１１及び磁化固定層１３は、膜面に対してほぼ法線方向に磁化される垂直磁化方式の磁気抵抗効果素子（Ｐａｒｐｅｎｄｉｃｕｌａｒ  Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）を描いているが、面内磁化方式の磁気抵抗効果素子（Ｉｎ−ｐｌａｎｅ  Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）でも同様に構成できる。
【００１６】
図２は、磁気抵抗効果素子のＲ−Ｉヒステリシス曲線を示す。磁気抵抗効果素子１０の磁化状態が平行となるときの低抵抗値（Ｒｐ）を論理値“０”として、磁化状態が反平行となるときの高抵抗値（Ｒａｐ）を論理値“１”としている。Ｒ−Ｉヒステリシス曲線の近くに描かれた矢印は、磁気抵抗効果素子１０に書き込み電流を印加し、記憶メモリの様子を示している。不揮発性記憶メモリの機能として、電流を切っても記憶保持する様子は、図２のＸ軸上のＣｕｒｒｅｎｔ＝０（ゼロ）となったとこに、低抵抗状態（Ｒｐ）の論理値“０”と、高抵抗状態（Ｒａｐ）の論理値“１”の２つのステータスが存在することを表している。さらに、記憶メモリの書き換え動作に関して、仮に“１”を書き込むとき、矢印のＷｒｉｔｅ“１”を通り、低抵抗状態（Ｒｐ）の論理値“０”から高抵抗状態（Ｒａｐ）の論理値“１”へと遷移し、仮に“０”を書き込むとき、矢印のＷｒｉｔｅ“０”を通り、高抵抗状態（Ｒａｐ）の論理値“１”から低抵抗状態（Ｒｐ）の論理値“０”へと遷移する磁化反転を示している。
【００１７】
図３は、本発明に係る４Ｔ−１Ｍ型不揮発性連想メモリセル１５を、（ａ）〜（ｄ）に分けて示す。図３の（ａ）はメモリセルの基本回路を表わしているが、その特徴は、メモリセル内に記憶部となる磁気抵抗効果素子Ｒを１つ備え、一致検出結果を出力する２本のマッチライン、即ち信号線ｐ−ＭＬ、ｎ−ＭＬを有し、それぞれワード方向に延び、さらにマッチラインの信号線ｐ−ＭＬは高電位にプリチャージされているのに対し、マッチラインの信号線ｎ−ＭＬは低電位にプリチャージされている。
従来例として、特許文献１、２では差動対型メモリとして磁気抵抗効果素子を２つ持ち、同様に特許文献３、４では相補的なデータを書き込むため磁気抵抗効果素子を２つ持つことが開示されている。また、特許文献１、２、３、４では一致検出結果を出力するマッチラインは１本であり、ワード方向に延び、高電位にプリチャージされている。
本発明の不揮発性連想メモリセルと従来例との違いは顕著である。
【００１８】
図３の（ｂ）は、メモリセル内の書き込み回路１６を点線で囲んでいるが、その回路の中身は、書き込み電流を流す信号線ＷＢＬと、トランジスタＭ２と、磁気抵抗効果素子Ｒと、書き込み電流を流す信号線ＷＢＬＢとが直列接続になっている。１ビットデータの書き込み動作は、読み出しの信号線ＣＬＫは論理値“１”の高電位が印加されてトランジスタＭ１はＯＦＦ状態になり、サーチの信号線ＳＬは論理値“０”の低電位が印加されてトランジスタＭ３はＯＦＦ状態になり、同じくサーチの信号線ＳＬＢは論理値“０”の低電位が印加されてトランジスタＭ４はＯＦＦ状態になることが必要であり、さらに上記の書き込み回路１６を稼働させるため、書き込み動作を有効とする信号線ＷＥＮには論理値“１”の高電位が印加されてトランジスタＭ２はＯＮ状態になり、書き込み電流を流す２つの信号線ＷＢＬとＷＢＬＢとの間に磁気抵抗効果素子Ｒの磁化反転を起こすための適度な電圧差を与えることで、記憶データの書き換え動作は完了する。
【００１９】
図３の（ｃ）は、メモリセル内の読み出し回路１７を点線で囲んでいるが、その回路の中身は、読み出し電流の高電位側の起点となるＶｄｄ端子と、トランジスタＭ１と、磁気抵抗効果素子Ｒと、書き込み電流を流す信号線ＷＢＬＢとが直列接続になっている。但し、読み出し動作時の信号線ＷＢＬＢは、読み出し電流の引き込み終端、ＳＩＮＫとして電流引き込みの機能と同時にＧＮＤレベルに近い低電位状態の電圧Ｖｓｉｎｋを与える機能を合わせ持っている。１ビットデータの読み出し動作は、書き込みの信号線ＷＥＮには論理値“０”の低電位が印加されてトランジスタＭ２はＯＦＦ状態になり、書き込み電流を流す信号線ＷＢＬＢは読み出し電流の引き込み終端となり、さらに、上記の読み出し回路１７を稼働させるため、読み出しの信号線ＣＬＫは論理値“０”の低電位が印加されてトランジスタＭ１をＯＮ状態にすることで、記憶データの読み出し動作は完了する。スイッチ機能を持つトランジスタＭ１は、読み出し電流が通電されたＯＮ状態で、負荷抵抗としての役割りも果たす。このトランジスタＭ１の負荷抵抗と磁気抵抗効果素子Ｒの抵抗値とが、Ｖｄｄ−Ｖｓｉｎｋの印加電圧を配分することになり、トランジスタＭ１と磁気抵抗効果素子Ｒとの間の接続点には電位Ｖｒが発生する。
【００２０】
図３の（ｄ）は、メモリセル内の比較演算回路１８を点線で囲んでいるが、その回路の中身は、トランジスタＭ１と磁気抵抗効果素子Ｒとの間に発生する電位Ｖｒを取り込むために繋がった信号接続点と、検索サーチのための信号線ＳＬにスイッチ制御されたトランジスタＭ３と、電位Ｖｒと比較対象として高電位Ｖｐ-ＭＬを保持しているマッチラインの信号線ｐ−ＭＬと、検索サーチのための信号線ＳＬＢにスイッチ制御されたトランジスタＭ４と、電位Ｖｒと比較対象としてＶｎ-ＭＬを保持しているマッチラインの信号線ｎ−ＭＬとから構成される。特に、電位Ｖｒの信号接続点とトランジスタＭ３とマッチラインの信号線ｐ−ＭＬとが１つ目の直列接続の関係があり、電位Ｖｒの信号接続点とトランジスタＭ４とマッチラインの信号線ｎ−ＭＬとが２つ目の直列接続の関係があり、１つ目の直列接続連と２つ目の直列接続とは、互いに並列に配設されている。
【００２１】
比較演算回路１８が稼働するとき、同時に読み出し回路１７も稼働する必要がある。検索比較動作時に、１ビットデータの読み出し動作は、書き込みの信号線ＷＥＮには論理値“０”の低電位が印加されてトランジスタＭ２はＯＦＦ状態になり、書き込み電流を流す信号線ＷＢＬＢは読み出し電流の引き込み終端となり、さらに、上記の読み出し回路１７を稼働させるため、読み出しの信号線ＣＬＫは論理値“０”の低電位が印加されてトランジスタＭ１をＯＮ状態にすることで、トランジスタＭ１と磁気抵抗効果素子Ｒとの間の接続点には電位Ｖｒが発生する。次に、メモリセル内の１ビットデータの読み出し値と検索データとの検索比較動作は、検索データの論理値が、仮に“１”の場合、検索サーチのための信号線ＳＬが論理値“１”の高電位状態が印加されてトランジスタＭ３をＯＮ状態になることで、電位Ｖｒを持つ信号接続点と高電位Ｖｐ-ＭＬを保持している信号線が繋がり、高電位Ｖｐ-ＭＬの電位がそのまま保持するか、押し下げられるかのどちらかであり、そのＶｐ-ＭＬの電位変化が比較演算機能として作用していることを意味し、検索データの論理値が、仮に“０”の場合、検索サーチのための信号線ＳＬＢが論理値“１”の高電位状態が印加されてトランジスタＭ４をＯＮ状態になることで、電位Ｖｒを持つ信号接続点と低電位Ｖｎ-ＭＬを保持している信号線が繋がり、低電位Ｖｎ-ＭＬの電位がそのまま保持するか、押し上げられるかのどちらかであり、そのＶｎ-ＭＬの電位変化が比較演算機能として作用することを意味している。
【００２２】
図４は、図３に示した本発明の不揮発性連想メモリセルにおける真理値表である。図４（ａ）はメモリセル内の１ビットデータと検索データの検索比較動作の論理状態を示す。図３における信号線ＷＢＬＢの論理値“０”のＶｓｉｎｋ低電位状態にあり、さらに信号線ＣＬＫに論理値“０”のパルス信号が印加されたとき、磁気抵抗効果素子Ｒに読み出し電流が流れ、トランジスタＭ１と磁気抵抗効果素子との間の信号接続点に電位Ｖｒが発生する。磁気抵抗効果素子Ｒが低抵抗状態のとき、電位Ｖｒは論理値“０”の低抵抗状態になり、磁気抵抗効果素子Ｒが高抵抗状態のとき、電位Ｖｒは論理値“１”の高電位状態になり、デジタル的に判定された値が真理値表に記載されている。
【００２３】
検索サーチのための信号線ＳＬとＳＬＢとは、一方の論理値が“１”であれば他方は論理値は“０”であるような互いに相補的な関係にある。仮に検索データが“１”で、一方のサーチの信号線ＳＬは論理値“１”の高電位が印加されてトランジスタＭ３はＯＮ状態となり、高電位Ｖｐ-ＭＬを保持している信号線ｐ-ＭＬと低インピーダンスで繋がり、もう一方のサーチの信号線ＳＬＢは論理値“０”の低電位が印加されてトランジスタＭ４はＯＦＦ状態となり、低電位Ｖｎ-ＭＬを保持している信号線ｎ-ＭＬと高インピーダンスで繋がる。仮に検索データが“０”で、一方のサーチの信号線ＳＬは論理値“０”の低電位が印加されてトランジスタＭ３はＯＦＦ状態となり、高電位Ｖｐ-ＭＬを保持している信号線ｐ-ＭＬと高インピーダンスで繋がり、もう一方のサーチの信号線ＳＬＢは論理値“１”の高電位が印加されてトランジスタＭ４はＯＮ状態となり、低電位Ｖｎ-ＭＬを保持している信号線ｎ-ＭＬと低インピーダンスで繋がる。図４（ａ）には書いていないが、１ビットデータの検索比較動作時、ＷＥＮは常に論理値“０”の低電位状態が設定され、図３におけるトランジスタＭ２は常にＯＦＦ状態であり、トランジスタＭ１及び接続点に繋がる磁気抵抗効果素子の一端子の電位Ｖｒに影響が出ないようにしている。
【００２４】
図４（ｂ）は１ビットデータのＣＡＭセルに書き込み動作時の論理状態を示している。データを書き込み動作時、信号線ＷＢＬ（ライトビットライン）と信号線ＷＢＬＢ（ライトビットラインバー）とは、一方が“１”であれば他方は“０”、一方が“０”であれば他方は“１”というような互いに相補的な関係にある。図３における信号線ＷＢＬの論理値“１”の高電位状態で、信号線ＷＢＬＢの論理値“０”の低電位状態であり、さらにＷＥＮ端子に正パルス信号が印加されたとき、磁気抵抗効果素子は論理値“０”の低抵抗状態になるような書き込みが行われる。図３における信号線ＷＢＬの論理値“０”の低電位状態で、信号線ＷＢＬＢの論理値“１”の高電位状態であり、さらにＷＥＮ端子に正パルス信号が印加されたとき、磁気抵抗効果素子は論理値“１”の高抵抗状態になるような書き込みが行われる。
図４（ｂ）には書いていないが、データを書き込む動作時、ＣＬＫは常に論理値“１”の高電位状態が入力され、図３におけるトランジスタＭ１は常にＯＦＦ状態であり、直列接続に繋がる信号線ＷＢＬ、トランジスタＭ２、磁気抵抗効果素子Ｒ、信号線ＷＢＬＢの電位状態に影響を与えないようにしている。
図３のセル内の回路動作において、仮に検索データが“１”のとき、一方の検索サーチのための信号線ＳＬは高電位状態で論理値“１”を示し、トランジスタＭ３のゲート電極はＯＮ状態になり、トランジスタＭ３を導通状態となり、磁気抵抗効果素子Ｒの電圧降下による電位Ｖｒが高電位状態にプリチャージされたマッチラインの信号線ｐ−ＭＬに接続されるため、検索比較機能が有効状態になり、即ち磁気抵抗効果素子Ｒが高抵抗状態であれば、マッチラインの信号線ｐ−ＭＬは高電位状態を保持するが、磁気抵抗効果素子Ｒが低抵抗状態であれば、マッチラインの信号線ｐ−ＭＬがプリチャージされた高電位が押し下げられるように作用する。さらに仮に検索データが“１”のとき、他方の検索サーチのための信号線ＳＬＢは低電位状態で論理値“０”を示し、トランジスタＭ４のゲート電極はＯＦＦ状態になり、トランジスタＭ４は遮断状態となり、低電位状態にプリチャージされたマッチラインの信号線ｎ−ＭＬに対して高インピーダンス状態となり、磁気抵抗効果素子Ｒの電圧降下による電位Ｖｒに拘わらず、マッチラインの信号線ｎ−ＭＬに影響を与えることがない。
図３のＣＡＭセル回路の検索比較動作において、仮に検索データが“０”のとき、一方の検索サーチの信号線ＳＬは低電位状態で論理値“０”を示し、トランジスタＭ３のゲート電極はＯＦＦ状態になり、トランジスタＭ３を遮断状態となり、磁気抵抗効果素子Ｒの電圧降下による電位Ｖｒに拘わらず、高電位状態にプリチャージされたマッチラインの信号線ｐ−ＭＬに対して高インピーダンス状態となり、高電位状態にプリチャージされたマッチラインの信号線ｐ−ＭＬに影響を与えることがない。さらに仮に検索データが“０”のとき、他方の検索サーチのための信号線ＳＬＢは高電位状態で論理値“１”を示し、トランジスタＭ４のゲート電極はＯＮ状態になり、トランジスタＭ４は導通状態となり、磁気抵抗効果素子Ｒの電圧降下による電位Ｖｒが低電位状態にプリチャージされたマッチラインの信号線ｎ−ＳＬに接続されるため、検索比較機能が有効状態になり、即ち磁気抵抗効果素子Ｒが高抵抗状態であれば、マッチラインの信号線ｎ−ＭＬはプリチャージされた低電位が押し上げられように作用し、磁気抵抗効果素子Ｒが低抵抗状態であれば、マッチラインの信号線ｎ−ＭＬは低電位状態を保持する。
【００２５】
図５は、本発明に係る他の４Ｔ−１ＭＴＪ型不揮発性連想メモリセルの実施例で示す。図３の不揮発性連想メモリセルと同等機能を維持しながら、信号線ＣＬＫ、信号線ＷＥＮの２本を、信号線ＣＬＫ／ＷＥＮの1本に削減する。但し、本不揮発性連想メモリがスタンバイ待機状態など、低消費電力モードのとき、読み出し電流を止めるような休止状態を備える。そのため、信号線ＣＬＫ／ＷＥＮが論理値“１”の高電位状態に設定された場合であっても書き込み動作にならないように、書き込み電流の信号線ＷＢＬ及びＷＢＬＢの両者の電圧差を０ボルト近くに制御するか、または書き込み電流の信号線ＷＢＬ及びＷＢＬＢのどちらかをＨｉｇｈ−Ｚ状態に制御する方法を備え、スタンバイ待機時は磁気抵抗効果素子Ｒに書き込み電流が流れ込まないように回路工夫を行う必要がある。
【００２６】
図６は、本発明に係る他の４Ｔ−１ＭＴＪ不揮発性連想メモリセルの実施例を示す。図３の不揮発性連想メモリセルと同等機能を維持しながら、図６の（ａ）では、ＮＭＯＳトランジスタＭ３は同じＮＭＯＳトランジスタＭ３のままで、ＮＭＯＳトランジスタＭ４をＰＭＯＳトランジスタＭ４Ｒｅｖに変更することを特徴としているのに対し、図６の（ｂ）ではＮＭＯＳトランジスタＭ３をＰＭＯＳトランジスタＭ３Ｒｅｖに変更し、ＮＭＯＳトランジスタＭ４は同じＮＭＯＳトランジスタＭ４のままにすることを特徴としている。検索サーチの信号線ＳＬまたはＳＬＢの内、どちらか１本を削除できるという特徴も有している。しかし、本件の真の変更目的はトランジスタＭ１と磁気抵抗効果素子Ｒとの間の信号接続点の電位Ｖｒに対し、高電位状態Ｖｐ−ＭＬまたは低電位状態Ｖｎ−ＭＬと比較演算を行うとき、トランジスタＭ３、トランジスタＭ４共にＮＭＯＳトランジスタで構成した場合、両方のトランジスタのゲート・ソース間のスイッチング制御電圧が相当に異なり、両方のトランジスタのＯＮ抵抗の違いやスイッチング速度の違いなどの問題に直面する。その解決のため、トランジスタＭ３とトランジスタＭ４を、ＮＭＯＳ、ＰＭＯＳの極性の異なるトランジスタを使用する。図６の（ｂ）の例では、ＰＭＯＳトランジスタＭ３Ｒｅｖ、ＮＭＯＳトランジスタＭ４の極性の異なるものを使用して、それぞれのソース端子が高電位状態Ｖｐ−ＭＬの信号線ｐ−ＭＬまたは低電位状態Ｖｎ−ＭＬの信号線ｎ−ＭＬに繋がっている。仮に、ＰＭＯＳトランジスタＭ３Ｒｅｖのゲート端子には論理値“０”の低電位を印加することで、ゲート・ソース間の電圧差を大きく取ることができ、ＯＮ抵抗の低減、スイッチング速度も速くなり、仮に、ＮＭＯＳトランジスタＭ４のゲート端子には論理値“１”の高電位を印加することで、ゲート・ソース間の電圧差を大きく取ることができ、ＯＮ抵抗の低減、スイッチング速度も速くなるなどの性能向上が期待できる。
【００２７】
図７は、本発明に係る他の不揮発性連想メモリの実施例を示す。セル内にシングルエンド型センスアンプ回路ＳＡ１を組み込むことにより、磁気抵抗効果素子Ｒの低抵抗状態と高抵抗状態との信号電圧差（Ｖｒの変化分）をフル振幅の信号電圧として出力し、一致・不一致の検出マージンを向上させることができる。センスアンプＳＡ１は、インバータ回路ＩＶとトランジスタＭ１５とで構成されている。そのため、面積的コンパクトであるという特徴を有するが、入力データに対して反転したデータを出力する。そのため、このセンスアンプＳＡ１による反転を修復するため、図７に検索サーチの信号線ＳＬとＳＬＢとを図３のそれと反対に入れ換えている。図７の回路動作は、仮に磁気抵抗効果素子Ｒが高抵抗状態のとき、電位Ｖｒは論理値“１”の高電位状態であり、センスアンプＳＡ１を通過すると論理値“０”のＧＮＤレベルに近い低電位状態を出力するが、これを信号線ｎ−ＭＬに繋ぎ、低電位状態Ｖｎ−ＭＬと比較演算を行い、比較結果を信号線ｎ−ＭＬに反映させるが、仮に磁気抵抗効果素子Ｒが低抵抗状態のとき、電位Ｖｒは論理値“０”の低電位状態であり、センスアンプＳＡ１を通過すると論理値“１”のＶｄｄレベルに近い高電位状態を出力するが、これを信号線ｐ−ＭＬに繋ぎ、高電位状態Ｖｐ−ＭＬと比較演算を行い、比較結果を信号線ｐ−ＭＬに反映させる。
【００２８】
図８は、完全並列型検索を行う不揮発性連想メモリ１００の全体構成を示す。その中央には複数の連想メモリセル１０４が格子状に配置されている。不揮発性連想メモリ１００は、ビットライン方向（Ｙ軸上）の一端にはカラム側方向制御部１０１を備え、カラム側方向制御部１０１は検索データメモリ、検索のデータメモリの記憶値により“０”または“１”の論理値を出力するサーチラインドライバー、アドレスのカラムデコーダーと書き込み電流を伝えるライトビットラインデコーダーを備えている。不揮発性連想メモリ１００は、ワードライン方向（Ｘ軸上）の一端にはロウ側方向制御部１０２を備え、アドレスのロウデコーダーと読み出し信号線ＣＬＫを出力制御する読み出し制御部、書き込み信号ＷＥＮを出力制御する書き込み制御部を備えている。不揮発性連想メモリ１００は、検索データメモリと記憶データとの一致・不一致の結果を出力する２本のマッチラインがワードライン方向に配設され、その一端にマッチラインセンシング制御・出力ドライバー１０３を備えている。
不揮発性連想メモリ１００の全体構成は、カラム側方向制御部１０１の中に検索データが格納されたレジスタ群を備え、その各々のレジスタには、レジスタ値に応じたサーチのための相補的な信号線ＳＬｘ、ＳＬＢｘが出力され、さらに、連想メモリセル１０４の記憶データの書き換えのための相補的な書き込み電流線ＷＢＬｘ、ＷＢＬＢｘが出力されている。
完全並列型検索は、カラム側方向制御１０１の中にある検索データのレジスタ値と、ワード方向に繋がる各々の連想メモリセル１０４の記憶データとの間で瞬時の比較演算を行い、マッチラインセンシング制御・出力ドライバー１０３より出力される信号ＭＬ  Ｏｕｔｐｕｔ  ｍ（ｍは１、２、・・・の自然数）に最終的に一致判定結果を出力する。
【００２９】
図９は、本実施形態に係るマッチラインセンシング制御部／出力ドライバーの回路１１０を示す。
マッチラインセンシング制御部／出力ドライバーの回路１１０は、ワード方向に並んだ複数の連想メモリセル１０４に接続された２本のマッチラインの信号線ｐ−ＭＬ及びとｎ−ＭＬを入力し、最終の判定結果を出力する。回路の中身は、信号線ｐ_ＭＬのセンシング回路部１１２、信号線ｎ_ＭＬのセンシング回路部１１３、インバータ１１４、ＡＮＤ１１５、出力ドライバー１１６で構成される。
図１０は、図９に示したマッチラインセンシング制御部／出力ドライバーの回路１１０における真理値表である。
【００３０】
図１１は、本発明に係る“Ｄｏｎ’ｔ  ｃａｒｅ”を意味するバリッドビットを含む完全並列型ＴＣＡＭ２００の全体構成を示している。カラム側方向制御１０１、ロウ側方向制御１０２、マッチラインセンシング制御・出力ドライバー１０３の詳細説明は省略する。格子状に配置された複数の連想メモリセル１０５は、正規の１ビットデータ記憶のためのＣＡＭセル２０１とバリッドビットのＣＡＭセルから構成されている。ＣＡＭセル２０１はワードライン方向（Ｘ軸上）に隣接の８ビット分が連結して並び、それらはＣＡＭセル０〜ＣＡＭセル７と番号付けられていて、ＣＡＭセル７の近接にバリッドビットのＣＡＭセル２０２を含め、１バイト単位の構成になっている。１つのＣＡＭセル２０１は“０”、“１”の記憶しかできない。そのため、別にバリッドビットのＣＡＭセル２０２を持ち、ここに論理値“１”が入力されると、ＣＡＭセル２０１の８ビット分が全て一致したとみなすように機能する。
尚、ＣＡＭセルが８ビット単位で連結動作させる理由は、文字検索など１バイト単位の文字コード検索の頻度が高く、さらに普及している中央演算処理プロセッサ（ＣＰＵ）が、データの読み出しと書き込みを行う上で１バイト単位は都合の良いサイズだからである。バリッドビットは、信号線Ｒｅｓｅｔが接続されているようにリセット信号を用いて、ワード方向に並ぶ複数のバリッドビッドを一斉に論理値“０”にクリアできるようにすると、より使い勝手が良くなる。次に、バリッドビットのＣＡＭセルの内部回路及び動作において、比較演算結果を最終的に出力する信号線ｐ―ＭＬ、ｎ―ＭＬに対して、同様に比較演算結果を出力する副次的な信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬが備えてあり、回路的に信号線ｐ―ＭＬ、ｎ―ＭＬと、副次的な信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬとは切り離されている。検索比較動作時、ＣＡＭセル０〜ＣＡＭセル７の比較演算結果を信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬに出力させておくが、仮にバリッドビットのＣＡＭセルの論理値“０”ならば、信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬを信号線ｐ―ＭＬ、ｎ―ＭＬにそれぞれ繋がるようにスイッチ素子がＯＮとして働き、ＣＡＭセル０〜ＣＡＭセル７の一致・不一致の結果を、後段のマッチラインセンシング制御部／出力ドライバー１１０に反映させ、また、仮にバリッドビットのＣＡＭセルの論理値“１”ならば、信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬを信号線ｐ―ＭＬ、ｎ―ＭＬにそれぞれ繋がることがないようにスイッチ素子がＯＦＦとして働き、ＣＡＭセル０〜ＣＡＭセル７の比較演算結果に拘わらず、後段のマッチラインセンシング制御部／出力ドライバー１１０に反映させない。
この比較演算結果を反映させない場合、ＣＡＭセル０〜ＣＡＭセル７は一致していることと同じ意味を成す。図１１ではバリッドビットのＣＡＭセル２０２の中身に信号線Ｓｕｂ＿ｐ―ＭＬ、Ｓｕｂ＿ｎ―ＭＬを信号線ｐ―ＭＬ、ｎ―ＭＬにそれぞれ繋ぐためのスイッチ素子の絵図が書かれてあるが、他の方法でもバリッドビットを使って“Ｄｏｎ’ｔ  ｃａｒｅ”を作り出す方法はあるが、省略する。
【００３１】
図１２は、本発明に係るバリッドビットとパリティビットとを含むＴＣＡＭ３００の全体構成を示している。図１１に示したメモリセル１０５に対して、新たにパリティビット３０１が含まれ、さらにパリティの演算回路である多入力排他論理和ロジック３０２とが書き示されている。一般に、パリティチェックは検索データのパリティと記憶データのパリティを瞬時に比較することで、正しいデータが伝送されたか否かを判断する。
【００３２】
図１３は、本発明に係る予備交替のための記憶部を備えた６Ｔ−２ＭＴＪ形不揮発性連想メモリセルを示している。メモリセルは、直列接続された選択トランジスタと磁気抵抗効果素子との回路が２つ並んでおり、外部の交替制御を司るテーブル及び制御部５１より交替要求を指示した信号線ＳＥＬを経由して入力し、記憶部を順次選択する。仮に信号線ＳＥＬの論理値“１”が入力されれば、トランジスタＭ１１がＯＮ状態となって読み出し電流又は書き込み電流を通電することが可能になり、トランジスタＭ１１と磁気抵抗効果素子Ｒ１１が有効となるが、仮に信号線ＳＥＬの論理値“０”が入力されれば、トランジスタＭ１２がＯＮ状態となって読み出し電流又は書き込み電流を通電することが可能となり、トランジスタＭ１２と磁気抵抗効果素子Ｒ１２が有効となる。製造後の検査で、磁気抵抗効果素子Ｒ１１、Ｒ１２のどちらかに不良があると判断された場合、外部の交替制御を司るテーブル及び制御部５１より、不良を避けて良品が有効となるように調整される。
【００３３】
図１４は、本発明に係る他の予備交替のための記憶部を備えた不揮発性連想メモリセルの実施例を示している。図１３の選択トランジスタＭ１１はＮＭＯＳで、選択トランジスタＭ１２はＰＭＯＳであるため、両者のＯＮ抵抗が異なり、比較判定のマージンが損なわれる可能性があった。そのため、図１４の選択トランジスタ２１及び２２のように、同一タイプのＮＭＯＳで構成することを開示した。
さらに、メモリセルは、デコード回路６１を新たに備え、外部の交替制御を司るテーブル及び制御部（図１４は図示せず）より交替要求を指示した信号線ＳＥＬを経由して入力し、記憶部を順次選択する。
デコード回路６１は分配回路とインバータ回路とを備えている。ＳＥＬ信号は１方はそのままトランジスタＭ２１のゲート端子に接続し、もう一方はインバータ回路で一度反転してトランジスタＭ２２のゲート端子に接続する。
【００３４】
図１５は、本発明に係るヒューズ／メモリ回路及びデコード回路を含む予備交替のための記憶部を備えた不揮発性連想メモリセルを示している。メモリセルは、外部の交替制御を司るテーブル及び制御部５２より、選択信号線ＳＥＬ１、ＳＥＬ２と、書き換え用信号線Ｓｔｒｏｂｅとを入力し、ヒューズまたはメモリ上に一度記憶し、次にデコード回路を通じて、記憶部（選択トランジスタと磁気抵抗効果素子の組み合わせ）の中から１つだけ選択する。
【００３５】
尚、本発明に係る不揮発性記憶部として、スピン注入型磁気抵抗効果素子を使用する例を開示しているが、抵抗変化を示すものであれば他の記憶素子でもよく、例えば、ＲｅＲＡＭやＰＣＲＡＭなどで構成しても良い。
ＲｅＲＡＭは概略図は省くが、上部電極と下部電極との間に記録層を挟み込んだ構造であり、上部電極と下部電極との間に印加電圧を制御することでセット状態（低抵抗）とリセット状態（高抵抗）とに設定することができる。
ＰＣＲＡＭは概略図は省くが、上部電極、記録層、ヒーター層、下部電極の順に積層された構造であり、
記憶層には相変化材料から構成され、上部電極と下部電極との間に電流パルスを通電制御することで結晶相（低抵抗）と非晶質相（高抵抗）とに設定することができる。
本発明の係るスイッチ素子として、ＭＯＳトランジスタを使用する例を開示しているが、３端子型であれば他のスイッチ素子でもよく、例えば、バイポーラトランジスタ、などで構成しても良い。
【符号の説明】
【００３６】
１０  磁気抵抗効果素子
１１  磁化自由層
１２  非磁性層
１３  磁化固定層
１５  メモリセルの基本回路
５１  予備交替メモリセルを司る参照テーブルとデコード・ドライバー
５２  予備交替メモリセルを司る参照テーブルと制御部
６１  デコーダ回路
７１  Ｆｕｓｅまたはメモリから構成される予備交替用記憶部
７２  予備交替用記憶部の出力信号を受けたデコーダ回路
１００  不揮発性連想メモリの全体構成
１０１  カラム側方向制御部
１０２  ロウ側方向制御部
１０３  マッチラインセンシング制御・出力ドライバー
１０４  メモリセル
１０５  “Ｄｏｎ’ｔ  ｃａｒｅ”のバリッドビットを持つメモリセル
１０６  “Ｄｏｎ’ｔ  ｃａｒｅ”のバリッドビットとパリティビットを持つメモリセル
１１０  ｐ−ＭＬ及びｎ−ＭＬの同時判定回路
１１２  ｐ−ＭＬ用センシング回路
１１３  ｎ−ＭＬ用センシング回路
１１４  インバータ回路
１１５  ＡＮＤ回路
１１６  ドライバー回路
２００  不揮発性ＴＣＡＭの全体構成
２０１  １ビットデータ記憶のメモリセル
２０２  “Ｄｏｎ’ｔ  ｃａｒｅ”のバリッドビットのメモリセル
３００  パリティビットを持つ不揮発性ＴＣＡＭの全体構成
３０１  パリティビットのメモリセル
３０２  パリティの演算回路（多入力排他論理和ロジック）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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