(57)【要約】【課題】絶縁層を介して半導体基板に形成されたメモリ素子の状態が変化するのを抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、不揮発性メモリ素子ＭＣ（００）〜ＭＣ（ｎｎ）とバイアス回路を備える。不揮発性メモリ素子は、チャンネルが形成される半導体領域を挟むように配置されたドレイン領域Ｄとソース領域Ｓと、ゲート電極Ｇと、ゲート電極Ｇと半導体領域との間に配置された電荷蓄積層Ｎとを備え、絶縁層を介して半導体基板に配置されている。不揮発性メモリ素子ＭＣ（００）の電荷蓄積層Ｎに、電子を蓄積させるとき、バイアス回路は、不揮発性メモリ素子ＭＣ（１１）のチャンネルに蓄積された正孔を低減するように、ゲート電極Ｇとドレイン領域Ｄおよびソース領域Ｓのうちの少なくともいずれか一方との間の電位差を小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ、チャンネルが形成される第１半導体領域を挟むように配置された第１導電型の一対の第２半導体領域と、前記第１半導体領域の上側に配置されたゲート電極と、前記ゲート電極と前記第１半導体領域との間に配置され、電荷を蓄積する電荷蓄積層とを備え、絶縁層を介して半導体基板に配置された、複数の不揮発性メモリ素子と、
前記複数の不揮発性メモリ素子のうちの第１の不揮発性メモリ素子の前記電荷蓄積層に、前記第１導電型の多数キャリアの電荷を蓄積させるとき、前記第１の不揮発性メモリ素子とは異なる第２の不揮発性メモリ素子のチャンネルに蓄積されている前記第１導電型とは異なる第２導電型の多数キャリアの電荷を低減するように、前記第２の不揮発性メモリ素子の前記ゲート電極と前記一対の第２半導体領域のうちの少なくともいずれかの第２半導体領域との間の電位差を小さくするバイアス回路と、
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バイアス回路は、前記第２の不揮発性メモリ素子のチャンネルに、前記第１導電型の多数キャリアの電荷が供給されるように、前記第２の不揮発性メモリ素子の前記ゲート電極と前記第２半導体領域との間に電位差を供給し、前記第２の不揮発性メモリ素子のチャンネルにおいて、蓄積されている前記第２導電型の多数キャリアの電荷と供給された前記第１導電型の多数キャリアの電荷とが再結合される、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の不揮発性メモリ素子のゲート電極は、前記第１導電型の半導体層を備え、前記バイアス回路は、前記第２の不揮発性メモリ素子のゲート電極の電圧と前記第２半導体領域の電圧とを同じにする、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１半導体領域は、Ｐ型半導体領域を備え、前記一対の第２半導体領域は、一対のＮ型半導体領域を備え、前記第１導電型の多数キャリアの電荷は電子であり、前記第２導電型の多数キャリアの電荷は正孔である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１半導体領域は、電気的にフローティング状態であり、前記半導体基板には、バイアス電圧が供給され、前記バイアス電圧によって、前記複数の不揮発性メモリ素子のしきい値電圧が調整される、半導体装置。
【請求項６】
それぞれ、チャンネルが形成される第１半導体領域を挟むように配置された第１導電型の一対の第２半導体領域と、前記第１半導体領域の上側に配置されたゲート電極と、前記ゲート電極と前記第１半導体領域との間に配置され、電荷を蓄積する電荷蓄積層とを備え、絶縁層を介して半導体基板上に、マトリクス状に配置された複数の不揮発性メモリ素子と、
マトリクスのそれぞれの行に沿って配置され、対応する行に配置された複数の不揮発性メモリ素子のゲート電極が接続された複数のワード線と、
マトリクスのそれぞれの列に沿って配置され、対応する列に配置された複数の不揮発性メモリ素子の一方の第２半導体領域が接続された複数のビット線と、
マトリクスのそれぞれの列に沿って配置され、対応する列に配置された複数の不揮発性メモリ素子の他方の第２半導体領域が接続された複数のソース線と、
前記複数のワード線、前記複数のビット線および前記複数のソース線から、ワード線、ビット線およびソース線を選択する選択回路と、
選択された選択ワード線、選択された選択ビット線および選択された選択ソース線に供給される選択電圧と、選択されていない非選択ワード線、選択されていない非選択ビット線および非選択ソース線に供給される非選択電圧を形成するバイアス回路と、
を備え、
選択ワード線に接続されたゲート電極と、選択ビット線に接続された一方の第２半導体領域と、選択ソース線に接続された他方の第２半導体領域とを備える第１の不揮発性メモリ素子において、電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させているとき、前記バイアス回路は、非選択ワード線に接続されたゲート電極と、非選択ビット線に接続された一方の第２半導体領域と、非選択ソース線に接続された他方の第２半導体領域とを備える第２の不揮発性メモリ素子において、チャンネルに前記第１導電型の多数キャリアの電荷が供給されるような非選択電圧を形成する、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記バイアス回路は、前記第１の不揮発性メモリ素子の電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させているとき、周期的に電位差が変化する選択電圧および周期的に電位差が変化する非選択電圧を形成する、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記バイアス回路は、前記第２の不揮発性メモリ素子において、チャンネルに前記第１導電型の多数キャリアの電荷を供給するとき、選択ワード線、選択ビット線および選択ソース線に供給される選択電圧と、非選択ワード線、非選択ビット線および非選択ソース線に供給される非選択電圧とが、同じ値となる、半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記バイアス回路は、前記第１の不揮発性メモリ素子において、電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させる選択電圧を形成している期間に、周期的に電位差が変化する非選択電圧を形成する、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記バイアス回路は、前記第１の不揮発性メモリ素子の電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させている期間において、前記非選択ワード線に供給される非選択電圧と前記非選択ビット線に供給される非選択電圧との間の電位差が、周期的に小さくなる非選択電圧を形成する、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記バイアス回路は、前記第１の不揮発性メモリ素子の電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させている期間において、前記非選択ワード線に供給される非選択電圧と前記非選択ソース線に供給される非選択電圧との間の電位差が、周期的に小さくなる非選択電圧を形成する、半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記バイアス回路は、前記第１の不揮発性メモリ素子の電荷蓄積層に前記第１導電型の多数キャリアの電荷を蓄積させている期間において、前記非選択ワード線に供給される非選択電圧と前記非選択ビット線に供給される非選択電圧との間の電位差および前記非選択ワード線に供給される非選択電圧と前記非選択ソース線に供給される非選択電圧との間の電位差が、周期的に小さくなる非選択電圧を形成する、半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、
前記複数の不揮発性メモリ素子の前記第１半導体領域は、フローティング状態であり、前記半導体基板には、前記複数の不揮発性メモリ素子のしきい値電圧を調整するバイアス電圧が供給される、半導体装置。
【請求項１４】
それぞれ、チャンネルが形成される半導体領域であって、電気的にフローティング状態にされた第１半導体領域と、前記第１半導体領域を挟むように配置された第１導電型の一対の第２半導体領域と、前記第１半導体領域の上側に配置されたゲート電極と、前記ゲート電極と前記第１半導体領域との間に配置され、電荷を蓄積する電荷蓄積層とを備える複数の不揮発性メモリ素子と、
前記複数の不揮発性メモリ素子のうちの第１の不揮発性メモリ素子の前記電荷蓄積層に、前記第１導電型の多数キャリアの電荷を蓄積させるとき、前記第１の不揮発性メモリ素子とは異なる第２の不揮発性メモリ素子のチャンネルに蓄積されている前記第１導電型とは異なる第２導電型の多数キャリアの電荷を低減するように、前記第２の不揮発性メモリ素子の前記ゲート電極と前記一対の第２半導体領域のうちの少なくともいずれかの第２半導体領域との間の電位差を周期的に小さくして、前記第２の不揮発性メモリ素子のチャンネルに、前記第１導電型の多数キャリアの電荷を、周期的に供給する、バイアス回路と、
を備える、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記複数の不揮発性メモリ素子のゲート電極は、前記第１導電型の半導体層を備え、前記バイアス回路は、前記第２の不揮発性メモリ素子のゲート電極に供給される電圧と前記第２半導体領域に供給される電圧とを同じにする、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第１半導体領域は、Ｐ型半導体領域を備え、前記一対の第２半導体領域は、一対のＮ型半導体領域を備え、前記第１導電型の多数キャリアの電荷は電子であり、前記第２導電型の多数キャリアの電荷は正孔である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に絶縁層を介して半導体基板に形成された電気的に書き換え可能な不揮発性メモリ素子を備えた半導体装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとして所謂ＥＥＰＲＯＭあるいはフラッシュメモリを備えた半導体装置が、例えば特許文献１に記載されている。特許文献１では、ＥＥＰＲＯＭあるいはフラッシュメモリを構成するメモリセル（以下、不揮発性メモリ素子または単にメモリ素子とも称する）として、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いることが述べられている。このようなＥＥＰＲＯＭあるいはフラッシュメモリにおいては、ファウラノルドハイム型トンネル現象、ホットエレクトロンあるいはホットホールで書込み動作および消去動作が可能であると述べられている。
【０００３】
また、特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）に形成されたＳＯＴＢ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｔｈｉｎ  Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１０３５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、ＳＯＴＢトランジスタと同様に、ＳＯＩにＭＯＮＯＳ型トランジスタのようなメモリ素子を形成することを考えた。これにより、半導体基板とメモリ素子との間に、絶縁層が介在することになり、メモリ素子に付随する半導体基板の寄生容量を低減することが可能となる．その結果、例えば動作速度の向上を図ることが可能となる。
【０００６】
ところが、ＳＯＴＢトランジスタと同様にメモリ素子を、ＳＯＩに形成して、書込み動作を行って評価したところ、半導体基板にメモリ素子を形成した場合に比べて、誤消去寿命が短いことが判明した。すなわち、書込みを行ったメモリ素子が、消去されたメモリ素子として判定されるまでの寿命が、半導体基板に形成した場合に比べて、非常に短くなっていると言う新たな課題が発生した。この新たな課題は、特許文献１には記載されていない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、チャンネルが形成される第１半導体領域を挟むように配置された第１導電型の一対の第２半導体領域と、第１半導体領域の上側に配置されたゲート電極と、ゲート電極と第１半導体領域との間に配置され、電荷を蓄積する電荷蓄積層とを備え、絶縁層を介して半導体基板に配置された、複数のメモリ素子と、バイアス回路を備えている。複数のメモリ素子のうちの第１のメモリ素子の電荷蓄積層に、第１導電型の多数キャリアの電荷を蓄積させるとき、バイアス回路は、第１のメモリ素子とは異なる第２のメモリ素子のチャンネルに蓄積されている第１導電型とは異なる第２導電型の多数キャリアの電荷を低減するように、第２のメモリ素子のゲート電極と一対の第２半導体領域のうちの少なくともいずれかの第２半導体領域との間の電位差を小さくする。
【発明の効果】
【０００９】
一実施の形態によれば、絶縁層を介して半導体基板に形成されたメモリ素子の状態が変化するのを抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係わるフラッシュメモリの構成を示すブロック図である。
【図２】実施の形態１に係わるフラッシュメモリの動作を説明するための模式的な波形図である。
【図３】実施の形態１に係わるメモリ素子の構造を示す模式的な断面図である。
【図４】実施の形態１に係わるフラッシュメモリへの書込み動作の波形を示す波形図である。
【図５】実施の形態１に係わる非選択メモリ素子の電荷の変化を示す特性図である。
【図６】実施の形態２に係わるフラッシュメモリへの書込み動作の波形を示す波形図である。
【図７】実施の形態３に係わるフラッシュメモリへの書込み動作の波形を示す波形図である。
【図８】実施の形態４に係わるフラッシュメモリへの書込み動作の波形を示す波形図である。
【図９】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図１０】本発明者らによって見出された新たな課題を説明するための回路図である。
【図１１】新たな課題を説明するための説明図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１２】
（実施の形態１）
実施の形態の理解を容易にするために、先ず、絶縁層を介して半導体基板の上側にメモリ素子を形成した場合に生じる新たな課題を説明する。
【００１３】
＜新たな課題＞
図１０は、本発明者らによって見出された新たな課題を説明するための回路図である。複数のメモリ素子がマトリクス状に配置されており、それぞれのメモリ素子は、絶縁層を介して半導体基板に形成されている。すなわち、平面視で見たとき、絶縁層上に、メモリ素子がマトリクス状に配置され、絶縁層の下側に半導体基板が配置されている。図１０には、マトリクス状に配置された複数のメモリ素子のうち、４個のメモリ素子が、ＭＣ（００）〜ＭＣ（１１）として示されている。ここで、メモリ素子ＭＣ（００）とＭＣ（０１）は、マトリクスの例えば０行目に沿って配置されており、メモリ素子ＭＣ（１０）とＭＣ（１１）は、マトリクスの１行目に沿って配置されている。マトリクスの列で見た場合には、メモリ素子ＭＣ（００）とＭＣ（１０）とが、０列目に沿って配置されており、メモリ素子ＭＣ（０１）とＭＣ（１１）とが、１列目に沿って配置されている。
【００１４】
メモリ素子ＭＣ（００）〜ＭＣ（１１）のそれぞれは、１個のＭＯＮＯＳ型トランジスタＭＴｒを備えている。メモリ素子ＭＣ（００）〜ＭＣ（１１）の構造は、互いに同じであるため、メモリ素子ＭＣ（００）を例にして説明する。メモリ素子ＭＣ（００）を構成するＭＯＮＯＳ型トランジスタＭＴｒは、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極ＧおよびバックゲートＢＫを備えている。また、図１０において、Ｎは、電荷が蓄積される電荷蓄積層を示している。ＭＯＮＯＳ型トランジスタのゲート電極Ｇは、マトリクスの０行目に沿って配置されたワード線ＷＬ（０）に接続され、ソース領域Ｓは、マトリクスの０列目に沿って配置されたソース線ＳＬ（０）に接続され、ドレイン領域Ｄは、マトリクスの０列目に沿って配置されたビット線ＢＬ（０）に接続されている。また、バックゲートＢＫは、バックゲート線ＢＫＬに接続されている。
【００１５】
ここでは、ＭＯＮＯＳ型トランジスタＭＴｒが、Ｎチャンネル型の場合を例にして説明する。そのため、絶縁層上に形成されたＰ型半導体領域を挟むように一対のＮ型半導体領域が配置される。この一対のＮ型半導体領域のうちの一方が、ドレイン領域Ｄとされ、ビット線ＢＬ（０）に接続され、他方のＮ型半導体領域が、ソース領域Ｓとされ、ソース線ＳＬ（０）に接続されている。また、一対のＮ型半導体領域によって挟まれたＰ型半導体領域の主面には、ゲート絶縁層が形成され、その上に電荷蓄積層Ｎが形成される。この電荷蓄積層Ｎは、例えば窒化膜によって形成され、窒化膜で形成された電荷蓄積層Ｎの上側には、絶縁層を介して、ゲート電極Ｇを構成する導電層が形成されている。すなわち、Ｐ型半導体領域の上側に、絶縁層、窒化膜、絶縁層、導電層が積層されている。
【００１６】
例えば、ゲート電極Ｇに電圧が供給されることにより、ゲート電極Ｇが発生する電界によって、上記したＰ型半導体領域にはチャンネルが形成される。このＰ型半導体領域には、バックゲート線ＢＫＬが発生する電界によってもチャネルが形成される。チャンネルが形成されるＰ型半導体領域は、薄いため、絶縁層を介してＰ型半導体領域の反対側に配置された半導体基板が、バックゲート線ＢＫＬとして用いられている。すなわち、バックゲートＢＫとして機能するＰ型半導体領域は、絶縁層によって、半導体基板とは電気的に分離されて、電気的にはフローティング状態となっているが、半導体基板（バックゲート線ＢＫＬ）に電圧を供給することにより、Ｐ型半導体領域の電圧を変化させることが可能となっている。
【００１７】
なお、ＭＯＮＯＳ型トランジスタＭＴｒを構成する上記した一対のＮ型半導体領域は、供給される電圧によって、どちらのＮ型半導体領域が、ソース領域Ｓあるいはドレイン領域Ｄとなるかが定まるが、本明細書では、ソース線ＳＬ（０）に接続されているＮ型半導体領域をソース領域Ｓとし、ビット線ＢＬ（０）に接続されているＮ型半導体領域をドレイン領域Ｄとして説明する。
【００１８】
残りのメモリ素子ＭＣ（０１）〜ＭＣ（１１）についても同様であるが、接続されているワード線、ビット線、ソース線が、メモリ素子ＭＣ（００）と異なっている。すなわち、メモリ素子ＭＣ（０１）のＭＯＮＯＳ型トランジスタＭＴｒは、０行目のワード線ＷＬ（０）と１列目のビット線ＢＬ（１）と１列目のソース線ＳＬ（１）に接続されている。また、メモリ素子ＭＣ（１０）のＭＯＮＯＳ型トランジスタＭＴｒは、１行目のワード線ＷＬ（１）と０列目のビット線ＢＬ（０）と０列目のソース線ＳＬ（０）に接続されている。さらに、メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒは、１行目のワード線ＷＬ（１）と１列目のビット線ＢＬ（１）と１列目のソース線ＳＬ（１）に接続されている。
【００１９】
メモリ素子ＭＣ（００）〜ＭＣ（１１）は、所謂フラッシュメモリのメモリ素子である。所望のメモリ素子（ＭＯＮＯＳ型トランジスタＭＴｒ）に接続されているワード線、ビット線およびソース線を選択し、選択したワード線、ビット線およびソース線に選択電圧を供給することにより、所望のメモリ素子へのデータの書込み動作または消去動作が行われる。また、ワード線、ビット線およびソース線を選択し、ワード線およびソース線に選択電圧を供給することにより、所望のメモリ素子に保持されているデータを、選択したビット線から読み出す動作が行われる。書込み動作または消去動作において、選択されていないワード線、ビット線およびソース線には、非選択電圧が供給される。同様に、読み出し動作においても、選択されていないワード線およびソース線には、非選択電圧が供給される。
【００２０】
次に、所望のメモリ素子に、ファウラノルドハイム型トンネル現象で書込みを行う場合の動作を説明する。本明細書では、書込み動作で、メモリ素子（ＭＯＮＯＳ型トランジスタ）の電荷蓄積層Ｎに電子を注入し、電荷蓄積層Ｎに電子が蓄積されている状態をデータが書き込まれた状態として説明する。この場合、ＭＯＮＯＳ型トランジスタはＮチャンネル型トランジスタであるため、メモリ素子のしきい値電圧は、高くなる。
【００２１】
図１１は、新たな課題を説明するための説明図である。図１１（Ａ）は、図１０に示したワード線、ビット線、ソース線およびバックゲート線の電圧を示す波形図である。図１１（Ａ）には、メモリ素子ＭＣ（００）に書込みを行う場合の波形が示されている。図１１（Ａ）において、横軸は時間ｔを示し、縦軸は、それぞれの線の電圧を示している。また、図１１（Ａ）において、破線で示したＶｓは、回路の接地電圧を示しており、同図において、破線よりも上側は、接地電圧Ｖｓに対して正の電圧を示し、破線よりも下側は、接地電圧Ｖｓに対して負の電圧を示している。
【００２２】
書込みを行うメモリ素子が、ＭＣ（００）であるため、このメモリ素子ＭＣ（００）に接続されたワード線ＷＬ（０）、ソース線ＳＬ（０）およびビット線ＢＬ（０）が選択され、残りのワード線ＷＬ（１）、ソース線ＳＬ（１）およびビット線ＢＬ（１）は非選択とされる。ファウラノルドハイム型トンネル現象で書込みを行うため、選択されたワード線ＷＬ（０）には、図１１（Ａ）に示すように正の電圧が供給され、選択されたビット線ＢＬ（０）およびソース線ＳＬ（０）には、負の電圧が供給される。これにより、メモリ素子ＭＣ（００）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルから電荷蓄積層（窒化膜）Ｎに電子が注入される。注入された電子が電荷蓄積層Ｎに蓄積され、メモリ素子ＭＣ（００）のしきい値電圧は高くなる。
【００２３】
メモリ素子ＭＣ（００）に書込みを行っている期間において、他のメモリ素子ＭＣ（０１）〜ＭＣ（１１）に対して書込み動作および消去動作が起こらないようにするために、非選択のワード線ＷＬ（１）、非選択のビット線ＢＬ（１）および非選択のソース線ＳＬ（１）には、図１１（Ａ）に示すように、正の電圧が供給される。以下、選択されたワード線、選択されたビット線および選択されたソース線を、選択ワード線、選択ビット線および選択ソース線とも称する。また、非選択のワード線、非選択のビット線および非選択のソース線を、非選択ワード線、非選択ビット線および非選択ソース線とも称する。
【００２４】
選択して、書込みを行うメモリ素子ＭＣ（００）を選択メモリ素子（第１のメモリ素子）とした場合、メモリ素子ＭＣ（００）を除くメモリ素子ＭＣ（０１）〜ＭＣ（１１）は、非選択のメモリ素子（以下、非選択メモリ素子とも称する）となる。この場合、非選択メモリ素子は、３種類に分類することができる。すなわち、非選択メモリ素子は、書込み防止メモリ素子ＷＩＳ、誤書込みメモリ素子ＷＰＳおよび誤消去メモリ素子ＥＰＳに分類できる。なお、図１０では、符合ＳＬＳは、選択メモリ素子の分類を示している。
【００２５】
書込み防止メモリ素子ＷＩＳは、選択メモリ素子ＳＬＳと同じワード線、すなわち選択ワード線ＷＬ（０）に接続された非選択メモリ素子である。この書込防止メモリ素子ＷＩＳは、図１０では、メモリ素子ＭＣ（０１）が該当し、ワード線ＷＬ（０）に正の電圧が供給され、ビット線ＢＬ（１）およびソース線ＳＬ（１）には、負の電圧が供給される。すなわち、メモリ素子ＭＣ（０１）のＭＯＮＯＳ型トランジスタＭＴｒのゲート電極Ｇには、正の電圧が供給され、ドレイン領域Ｄおよびソース領域Ｓには、負の電圧が供給されることになる。
【００２６】
また、誤書込みメモリ素子ＷＰＳは、選択メモリ素子ＳＬＳと同じビット線ＳＬ（０）およびソース線ＳＬ（０）に接続された非選択メモリ素子である。この誤書込メモリ素子ＷＰＳは、図１０では、メモリ素子ＭＣ（１０）が該当し、ワード線ＷＬ（１）に負の電圧が供給され、ビット線ＢＬ（０）およびソース線ＳＬ（０）には、負の電圧が供給される。すなわち、メモリ素子ＭＣ（１０）のＭＯＮＯＳ型トランジスタＭＴｒのゲート電極Ｇには、負の電圧が供給され、ドレイン領域Ｄおよびソース領域Ｓにも、負の電圧が供給されることになる。
【００２７】
さらに、誤消去メモリ素子ＥＰＳは、非選択ワード線、非選択ビット線および非選択ソース線が接続された非選択メモリ素子（第２のメモリ素子）であり、選択メモリ素子ＳＬＳとの間で、ワード線、ビット線およびソース線のいずれも共有しない非選択メモリ素子である。この誤消去メモリ素子ＥＰＳは、図１０では、メモリ素子ＭＣ（１１）が該当し、ワード線ＷＬ（１）に負の電圧が供給され、ビット線ＢＬ（１）およびソース線ＳＬ（１）には、正の電圧が供給される。すなわち、メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのゲート電極Ｇには、負の電圧が供給され、ドレイン領域Ｄおよびソース領域Ｓには、正の電圧が供給されることになる。
【００２８】
図１０では、４個のメモリ素子ＭＣ（００）〜ＭＣ（１１）のみが示されているが、マトリクスにおいて、選択メモリ素子ＳＬＳと同じ行に配置されている複数の非選択メモリ素子が、書込み防止メモリ素子ＷＩＳに分類され、マトリクスにおいて、選択メモリ素子ＳＬＳと同じ列に配置されている複数の非選択メモリ素子が、誤書込メモリ素子ＷＩＳに分類される。また、マトリクスにおいて、選択メモリ素子ＳＬＳと異なる行で、異なる列に配置されている複数の非選択メモリ素子が、誤消去メモリ素子ＥＰＳに分類されることになる。マトリクスで見た場合、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子が、他の２種類に分類される非選択メモリ素子に比べて多くなる。
【００２９】
マトリクス状に配置された複数のメモリ素子を、半導体基板に形成したＭＯＮＯＳ型トランジスタで構成した場合には、書込み動作のときに、適切な電圧を、選択ワード線、選択ビット線および選択ソース線と非選択ワード線、非選択ビット線および非選択ソース線に、供給することにより、選択メモリ素子に書込み動作を行っているときに、非選択メモリ素子への書込み動作および消去動作が発生するのを防止することが可能であった。
【００３０】
これに対して、絶縁層を介して半導体基板の上側に形成したＭＯＮＯＳ型トランジスタによって、メモリ素子を構成した場合、誤消去メモリ素子ＥＰＳとして分類される非選択メモリ素子の誤消去寿命が短くなると言うことが、本発明者らの評価によって判明した。図１１（Ｂ）は、誤消去メモリ素子ＥＰＳとして分類されるメモリ素子（例えば、図１０のメモリ素子ＭＣ（１１））の時間に対するしきい値電圧の変化を示す特性図である。図１１（Ｂ）の横軸は時間ｔを示し、縦軸はメモリ素子ＭＣ（１１）のしきい値電圧Ｖｔｈを示している。図１１（Ｂ）において、実線ＢＫは、半導体基板にメモリ素子ＭＣ（００）〜ＭＣ（１１）となるＭＯＮＯＳ型トランジスタＭＴｒを形成した場合の非選択メモリ素子ＭＣ（１１）のしきい値電圧の変化を示す特性曲線である。また、破線ＳＯは、図１０で説明したように、絶縁層を介して半導体基板の上側にメモリ素子ＭＣ（００）〜ＭＣ（１１）を形成した場合の非選択メモリ素子ＭＣ（１１）のしきい値電圧の変化を示す特性曲線である。
【００３１】
半導体基板にメモリ素子ＭＣ（００）〜ＭＣ（１１）を形成した場合、選択メモリ素子ＭＣ（００）に対して書込み動作を行っていると、すなわち、選択メモリ素子ＭＣ（００）のＭＯＮＯＳ型トランジスタＭＴｒの電荷蓄積層Ｎに電子を注入し、電子の蓄積を行っていても、半導体基板に形成されたメモリ素子ＭＣ（１１）のしきい値電圧Ｖｔｈは、特性曲線ＢＫに示されているように、変化は小さく、しきい値電圧Ｖｔｈは、高い状態を維持している。これに対して、絶縁層を介して半導体基板の上側にメモリ素子ＭＣ（００）〜ＭＣ（１１）を形成した場合、選択メモリ素子ＭＣ（００）に対して書込み動作を行っていると、非選択メモリ素子ＭＣ（１１）のしきい値電圧Ｖｔｈは、特性曲線ＳＯに示されているように、大きく低下して、しきい値電圧Ｖｔｈは、高い状態から低い状態へと変化している。
【００３２】
すなわち、絶縁層を介して半導体基板の上側に形成した非選択メモリ素子ＭＣ（１１）においては、選択メモリ素子ＭＣ（００）に対して書込み動作を実行しているときに、しきい値電圧Ｖｔｈが高い状態から低い状態へと変化してしまうことになる。高いしきい値電圧Ｖｔｈが、メモリ素子にデータの書込みが行われた状態を示している。そのため、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）では、書き込まれた状態から消去された状態へと状態が変化するまでの誤消去寿命が短くなったことになる。勿論、書き込まれたデータが、消去されてしまうと、誤動作に繋がる。
【００３３】
図１１（Ｂ）の特性曲線ＳＯに示すように、非選択メモリ素子ＭＣ（１１）のしきい値電圧Ｖｔｈが低下する原因は、本発明者らの検討では、次の通りである。すなわち、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）においては、選択メモリ素子ＭＣ（００）に書込み動作が行われているとき、図１１（Ａ）に示すように、非選択ワード線ＷＬ（１）に負の電圧が供給され、非選択のビット線ＢＬ（１）および非選択のソース線ＳＬ（１）に正の電圧が供給される。すなわち、非選択ワード線と非選択ビット線および非選択ソース線との間に電位差が生じることになる。その結果、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルでホール（正孔）が発生する。このとき、チャンネルが形成されるＰ型半導体領域は、電気的にフローティング状態であるため、チャンネルで発生したホールは、収集されずに、チャンネル界面に蓄積されることになる。チャンネル界面にホールが蓄積されることにより、電荷蓄積層Ｎとチャンネル界面との間のゲート酸化膜の電界が高くなり、電荷蓄積層Ｎを形成する窒化膜から、蓄積されていた電子の放出あるいは窒化膜への正孔の注入が起こり、しきい値電圧が早く低下していると考えられる。これにより、半導体基板に形成したメモリ素子に比べて、絶縁層を介して半導体基板の上側に形成したメモリ素子においては、誤消去寿命が短くなっているものと考えられる。
【００３４】
＜半導体装置の構成＞
図９は、実施の形態１に係わる半導体装置の構成を示すブロック図である。図９において、ＬＳは半導体装置を示している。半導体装置ＬＳは、特に制限されないが、中央処理ユニットＣＰＣ、フラッシュメモリＦＬＨ、揮発性メモリＭＥＭ、周辺回路Ｉ／ＯおよびバスＢＳを備えている。中央処理ユニットＣＰＣ、フラッシュメモリＦＬＨ、揮発性メモリＭＥＭおよび周辺回路Ｉ／Ｏのそれぞれは、絶縁層を介して、１個の半導体基板の上側に形成された複数の半導体領域により構成されたトランジスタ等によって構成されている。すなわち、１個の半導体基板に積層された絶縁層上に複数の半導体領域（ＳＯＩ層）が形成され、このＳＯＩ層に形成されたトランジスタ等によって、上記した各回路ブロックが構成されている。
【００３５】
中央処理ユニットＣＰＣ、フラッシュメモリＦＬＨ、揮発性メモリＭＥＭおよび周辺回路Ｉ／Ｏは、バスＢＳによって相互に接続されており、バスＢＳを介して相互間でデータ等の送受信が行われる。例えば、中央処理ユニットＣＰＣは、バスＢＳを介して、フラッシュメモリＦＬＨに格納されているプログラムを読み出し、実行する。この実行の過程で、中央処理ユニットＣＰＣは、バスＢＳを介して、揮発性メモリＭＥＭ、フラッシュメモリＦＬＨまたは／および周辺回路Ｉ／Ｏへアクセスし、プログラムに従った処理を実行する。
【００３６】
＜フラッシュメモリの構成＞
図１は、実施の形態１に係わるフラッシュメモリＦＬＨの構成を示すブロック図である。この実施の形態１に係わるフラッシュメモリＦＬＨは、メモリアレイ１、ロウ選択回路２、カラム選択回路３、ソース線選択回路４、バックゲートバイアス回路５、電圧発生回路６および制御回路７を備えている。
【００３７】
メモリアレイ１は、メモリ素子ＭＣ（００）〜ＭＣ（ｎｎ）と、ワード線ＷＬ（０）〜ＷＬ（ｎ）と、ビット線ＢＬ（０）〜ＢＬ（ｎ）と、ソース線ＳＬ（０）〜ＳＬ（ｎ）と、バックゲート線ＢＫＬを備えている。メモリ素子ＭＣ（００）〜ＭＣ（ｎｎ）は、半導体基板上に積層された絶縁層上において、マトリクス状に配置されている。マトリクス（メモリアレイ１）のそれぞれの行には、ワード線ＷＬ（０）〜ＷＬ（ｎ）が配置され、マトリクスのそれぞれの列には、ビット線ＢＬ（０）〜ＢＬ（ｎ）とソース線ＳＬ（０）〜ＳＬ（ｎ）が配置されている。
【００３８】
マトリクスにおいて、同じ行に配置された複数のメモリ素子におけるＭＯＮＯＳ型トランジスタＭＴｒのゲート電極Ｇは、同じ行に配置されたワード線に接続され、バックゲートＢＫは、同じ行に配置されたバックゲート線ＢＫＬに接続されている。また、マトリクスにおいて、同じ列に配置された複数のメモリ素子におけるＭＯＮＯＳ型トランジスタＭＴｒのドレイン領域Ｄは、同じ列に配置されたビット線に接続され、ソース領域Ｓは、同じ列に配置されたソース線に接続されている。
【００３９】
例えば、マトリクスの０行目には、メモリ素子ＭＣ（００）〜ＭＣ（０ｎ）が配置され、これらのメモリ素子におけるＭＯＮＯＳ型トランジスタＭＴｒのゲート電極Ｇは、０行目に配置されているワード線ＷＬ（０）に接続され、バックゲートＢＫは、０行目に配置されているバックゲート線ＢＫＬに接続されている。また、マトリクスの０列目には、メモリ素子ＭＣ（００）〜ＭＣ（ｎ０）が配置され、これらのメモリ素子におけるＭＯＮＯＳ型トランジスタＭＴｒのドレイン領域Ｄは、０列目に配置されたビット線ＢＬ（０）に接続され、ソース領域Ｓは、０列目に配置されたソース線ＳＬ（０）に接続されている。残りの１行目からｎ行目と、１列目からｎ列目についても同様である。
【００４０】
なお、図１では、図１０と同様に、メモリ素子ＭＣ（００）についてのみ、ゲート電極、ソース領域、ドレイン領域およびバックゲートに、符合Ｇ、Ｓ、ＤおよびＢＫが付されており、これ以外のメモリ素子については、符合が省略されている。また、メモリ素子の構造については、一例を後で図３を用いて説明する。
【００４１】
ロウ選択回路２は、ロウデコーダ回路８およびワード線バイアス制御回路９を備えている。ロウデコーダ回路８は、ワード線ＷＬ（０）〜ＷＬ（ｎ）とワード線バイアス制御回路９に接続されている。ロウデコーダ回路８は、アドレス信号Ａｄｄに含まれているロウアドレス信号Ｒ−Ａｄを受け、ロウアドレス信号Ｒ−Ａｄをデコードすることによって、ワード線ＷＬ（０）〜ＷＬ（ｎ）から、ロウアドレス信号Ｒ−Ａｄによって指定されているワード線を特定する。ここで、特定されたワード線が選択されたワード線（選択ワード線）となり、特定されていないワード線が非選択のワード線（非選択ワード線）となる。
【００４２】
ワード線バイアス制御回路９は、電圧発生回路６によって形成されたワード線電圧ＶＷＳ、ＶＷＵと接地電圧Ｖｓとを受ける。ここで、ワード線電圧ＶＷＳは、接地電圧Ｖｓに対して正の所定の電圧値（例えば、＋５Ｖ〜＋１０Ｖ）を有しており、ワード線電圧ＶＷＵは、接地電圧Ｖｓに対して負の所定の電圧値（例えば、−５Ｖ）を有している。また、ワード線バイアス制御回路９は、ワード線電圧ＶＷＳ、ＶＷＵおよび接地電圧Ｖｓに基づいて、選択ワード線に供給されるワード線選択電圧と非選択ワード線に供給されるワード線非選択電圧を形成する。ワード線バイアス制御回路９は、ワード線選択電圧およびワード線非選択電圧を形成するとき、ワード線制御信号ＣＮＴＷに従って、形成されるワード線選択電圧およびワード線非選択電圧を変える。後で説明するが、このワード線制御信号ＣＮＴＷは、制御回路７によって形成され、書込み動作を、ワード線バイアス制御回路９に通知する制御信号である。
【００４３】
ロウデコーダ回路８は、選択ワード線に対して、ワード線バイアス制御回路９によって形成されたワード線選択電圧を供給し、非選択ワード線に対しては、ワード線バイアス制御回路９によって形成されたワード線非選択電圧を供給する。
【００４４】
カラム選択回路３は、カラムデコーダ回路１０と、ビット線バイアス制御回路１１と、入出力回路１２を備えている。カラムデコーダ回路１０は、アドレスＡｄｄに含まれているカラムアドレス信号Ｃ−Ａｄをデコードし、ビット線ＢＬ（０）〜ＢＬ（ｎ）のうちカラムアドレス信号Ｃ−Ａｄによって指定されているビット線を特定する。ここで特定されたビット線が、選択されたビット線（選択ビット線）となり、特定されなかったビット線が、非選択のビット線（非選択ビット線）となる。
【００４５】
ビット線バイアス制御回路１１は、電圧発生回路６によって形成されたビット線電圧ＶＢＳ、ＶＢＵと接地電圧Ｖｓを受ける。ここで、ビット線電圧ＶＢＳは接地電圧Ｖｓに対して負の所定の電圧値（例えば、−５Ｖ）を有し、ビット線電圧ＶＢＵは接地電圧Ｖｓに対して正の所定の電圧値（例えば、＋５Ｖ）を有している。このビット線バイアス制御回路１１は、ビット線電圧ＶＢＳ、ＶＢＵと接地電圧Ｖｓに基づいて、選択ビット線に供給されるビット線選択電圧と非選択ビット線に供給されるビット線非選択電圧を形成する。ビット線バイアス制御回路１１は、ビット線選択電圧とビット線非選択電圧を形成するとき、ビット線制御信号ＣＮＴＢに基づいて、形成するビット線選択電圧とビット線非選択電圧を変える。このビット線制御信号ＣＮＴＢも、後で説明する制御回路７によって形成されるが、このビット線制御回路ＣＮＴＢも書込み動作を、ビット線バイアス制御回路１０に通知する制御信号である。
【００４６】
入出力回路１２は、ライトイネーブル信号ＷＥを受け、ライトイネーブル信号ＷＥが書込み動作を指定しているとき、入力データＤＩを取り込み、カラムデコーダ回路１０へ供給する。カラムデコーダ回路１０は、供給された入力データＤＩに従った電圧を、選択ビット線に供給する。すなわち、供給された入力データＤＩが、選択メモリ素子の状態を変更するようなデータであった場合、カラムデコーダ回路１０は、ビット線バイアス制御回路１１によって形成されたビット線選択電圧を、選択ビット線に供給し、ビット線非選択電圧を、非選択ビット線に供給する。これに対して、ライトイネーブル信号ＷＥが読み出し動作を指定してときには、選択ビット線におけるデータｄＯが、入出力回路１２に伝達され、出力データＤＯとして出力される。
【００４７】
ソース線選択回路４は、カラムデコーダ回路１３とソース線バイアス制御回路１４を備えている。カラムデコーダ回路１３は、カラムアドレス信号Ｃ−Ａｄをデコードし、ソース線ＳＬ（０）〜ＳＬ（ｎ）からカラムアドレス信号Ｃ−Ａｄによって指定されているソース線を特定する。ここで特定されたソース線が、選択されたソース線（選択ソース線）となり、特定されなかったソース線が、非選択のソース線（非選択ソース線）となる。
【００４８】
ソース線バイアス制御回路１４は、電圧発生回路６によって形成されたソース線電圧ＶＳＳ、ＶＳＵと接地電圧Ｖｓを受ける。ここで、ソース線電圧ＶＳＳは接地電圧Ｖｓに対して負の所定の電圧値（例えば、−５Ｖ）を有し、ソース線電圧ＶＳＵは接地電圧Ｖｓに対して正の所定の電圧値（例えば、＋５Ｖ）を有している。このソース線バイアス制御回路１４は、ソース線電圧ＶＳＳ、ＶＳＵと接地電圧Ｖｓに基づいて、選択ソース線に供給されるソース線選択電圧と非選択ソース線に供給されるソース線非選択電圧を形成する。ソース線バイアス制御回路１４は、ソース線選択電圧とソース線非選択電圧を形成するとき、ソース線制御信号ＣＮＴＳに基づいて、形成するソース線選択電圧とソース線非選択電圧を変える。このソース線制御信号ＣＮＴＳも、後で説明する制御回路７によって形成されるが、このソース線制御信号ＣＮＴＳも書込み動作を、ソース線バイアス制御回路１４に通知する制御信号である。
【００４９】
ソース線選択回路４は、選択ソース線に、ソース線バイアス制御回路１４によって形成されたソース線選択電圧を供給し、非選択ソース線に、ソース線バイアス制御回路１４によって形成されたソース線非選択電圧を供給する。
【００５０】
図１では、ソース線選択回路４が、カラムデコーダ回路１３を備える例を示したが、これに限定されるものではない。例えば、カラム選択回路３が備えているカラムデコーダ回路１０を、ソース線を特定するためのカラムデコーダ回路として兼用するようにしてもよい。
【００５１】
バックゲートバイアス回路５は、電圧発生回路６によって形成された基板バイアス電圧ＶＫＳと接地電圧Ｖｓを受け、バックバイアス線ＢＫＬに供給されるバックバイアス電圧を形成する。ここで、基板バイアス電圧ＶＫＳは、接地電圧Ｖｓに対して負の所定の電圧値（例えば、−５Ｖ）を有している。バックゲートバイアス回路５には、後で説明する制御回路７によって形成されたバックゲート制御信号ＣＮＴＫが供給される。このバックゲートバイアス回路５は、供給されているバックゲート制御信号ＣＮＴＫに基づいて、形成するバックゲートバイアス電圧を変える。このバックゲート制御信号ＣＮＴＫも、バックゲートバイアス回路５に対して、書込み動作を通知する制御信号である。
【００５２】
制御回路７は、複数の制御信号を形成する複数の回路ブロックを備えているが、図１には、説明に必要な回路ブロックのみが描かれている。制御回路７は、書込みベリファイ制御回路１５と制御信号形成回路１６とを備えている。制御信号形成回路１６には、ライトイネーブル信号ＷＥが供給されており、ライトイネーブル信号ＷＥによって書込み動作が指定されると、上記したワード線制御信号ＣＮＴＷ、ビット線制御信号ＣＮＴＢ、ソース線制御信号ＣＮＴＳおよびバックゲート制御信号ＣＮＴＫを、例えば第１の状態にする。これらの制御信号が第１の状態となることにより、書込み動作が開始したことが、ワード線バイアス制御回路９、ビット線バイアス制御回路１１、ソース線バイアス制御回路１４およびバックゲートバイアス回路５に通知される。
【００５３】
また、制御信号形成回路１６は、書込みベリファイ制御回路１５から、書込み終了信号ＷＥＤが供給されると、上記したワード線制御信号ＣＮＴＷ、ビット線制御信号ＣＮＴＢ、ソース線制御信号ＣＮＴＳおよびバックゲート制御信号ＣＮＴＫを、第２の状態にする。これらの制御信号が第２の状態となることにより、書込み動作が終了したことが、ワード線バイアス制御回路９、ビット線バイアス制御回路１１、ソース線バイアス制御回路１４およびバックゲートバイアス回路５に通知される。
【００５４】
フラッシュメモリＦＬＨにおける書込み動作は、選択メモリ素子の電荷蓄積層Ｎへ電子を注入する動作と、選択メモリ素子のしきい値電圧を判定する動作とを含んでいる。しきい値電圧を判定する動作で、しきい値電圧が所定の値に到達したと判定されるまで、電子を注入する動作と判定する動作が繰り返される。これにより、選択メモリ素子の電荷蓄積層Ｎに蓄積されている電荷量が適切になるように制御されている。書込みベリファイ制御回路１５は、このベリファイ動作を制御する回路である。すなわち、書込みベリファイ制御回路１５は、書込み動作中に、選択ビット線を介して読み出されたデータｄＯを受け取り、選択メモリ素子のしきい値電圧が、所定のしきい値電圧に到達しているか否かを判定する。所定のしきい値電圧に到達したと判定すると、書込みベリファイ制御回路１５は、書込み終了信号ＷＥＤを出力する。
【００５５】
電圧発生回路６は、特に制限されないが所定の電圧を昇圧または／および降圧して、接地電圧Ｖｓに対して正の電圧値を有する電圧および負の電圧値を有する電圧を形成して、出力する。図１には、出力される電圧として、ワード線電圧ＶＷＳ、ＶＷＵ、ビット線電圧ＶＢＳ、ＶＢＵ、ソース線電圧ＶＳＳ、ＶＳＵおよび基板バイアス電圧ＶＫＳが明示されている。
【００５６】
＜フラッシュメモリの動作＞
図２は、実施の形態１に係わるフラッシュメモリＦＬＨの動作を説明するための模式的な波形図である。次に、図１と図２を用いて、フラッシュメモリＦＬＨの動作を説明する。図２において、横軸は時間ｔを示している。また、図２において、Ａｄｄは、ロウアドレス信号Ｒ−Ａｄとカラムアドレス信号Ｃ−Ａｄを含むアドレス信号を示し、ＷＥはライトイネーブル信号を示し、ＤＩ／ＤＯは、入力データ／出力データを示し、ＷＥＤは終了信号を示している。さらに、図２において、ＷＯＰは、書込み動作が行われている期間を模式的に示している。
【００５７】
＜＜フラッシュメモリの書込み動作＞＞
図２に示すアドレス信号Ａｄｄ、ライトイネーブル信号ＷＥおよび入力データＤＩは、例えば図９に示した中央処理ユニットＣＰＣが、プログラムに従った処理を実行する際に形成し、フラッシュメモリＦＬＨへ供給する。また、図２に示した出力データＤＯは、例えば中央処理ユニットＣＰＣへ供給され、プログラムに従った処理を実行する際に用いられる。
【００５８】
時刻ＴＷＳにおいて、アドレス信号Ａｄｄが、所定のメモリ素子を指定するアドレス信号Ａｄｄ１Ｗになり、ライトイネーブル信号ＷＥがハイレベルからロウレベルへ変化すると、フラッシュメモリＦＬＨは、書込み動作を開始する。すなわち、フラッシュメモリＦＬＨは、アドレス信号Ａｄｄ１Ｗによって指定されたメモリ素子へ、入力データＤＩの書込みを開始する。アドレス信号Ａｄｄ１Ｗに含まれるロウアドレス信号Ｒ−Ａｄをロウデコーダ回路８がデコードし、ロウ選択回路２は、このときのロウアドレス信号Ｒ−Ａｄによって指定された選択ワード線に、ワード線選択電圧を供給し、ロウアドレス信号Ｒ−Ａｄによって指定されていないワード線を非選択ワード線として、ワード線非選択電圧を供給する。
【００５９】
また、アドレス信号Ａｄｄ１Ｗに含まれるカラムアドレス信号Ｃ−Ａｄが、カラムデコーダ回路１０、１３によってデコードされる。このデコードにより、カラム選択回路３およびソース線選択回路４は、カラムアドレス信号Ｃ−Ａｄによって指定されているビット線およびソース線を特定する。カラム選択回路３は、特定したビット線を選択ビット線として、ビット線選択電圧を供給し、特定されていないビット線を非選択ビット線として、ビット線非選択電圧を供給する。このとき、ソース線選択回路４は、特定したソース線を選択ソース線として、ソース線選択電圧を供給し、特定されていないソース線を非選択ソース線として、ソース線非選択電圧を供給する。
【００６０】
さらに、バックゲートバイアス回路５は、バックゲートバイアスをバックゲート線ＢＫＬへ供給する。
【００６１】
ライトイネーブル信号ＷＥがロウレベルへ変化することによって、制御信号形成回路１６には、書込み動作が指定されたことが通知される。そのため、制御信号形成回路１６は、ワード線制御信号ＣＮＴＷ、ビット線制御信号ＣＮＴＢ、ソース線制御信号ＣＮＴＳおよびバックゲート制御信号ＣＮＴＫを、書込み動作を示す第１の状態にする。これにより、ワード線バイアス制御回路９、ビット線バイアス制御回路１１、ソース線バイアス制御回路１４およびバックゲートバイアス回路５は、時刻ＴＷＳから、書込み動作に適したワード線選択電圧、ワード線非選択電圧、ビット線選択電圧、ビット線非選択電圧、ソース線選択電圧、ソース線非選択電圧およびバックゲートバイアスを形成する。これらの形成された電圧が、上記したように、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線、選択ソース線、非選択ソース線およびバックゲート線に供給されることになる。
【００６２】
入力データＤＩに従って、選択メモリ素子に書込みが行われると、書込みベリファイ制御回路１５から書込み終了信号ＷＥＤ（図２ではパルス状のハイレベル）が出力される。これにより、制御信号形成回路１６に、書込み動作が終了したことが通知される。書込み動作の終了により、制御信号形成回路１６は、ワード線制御信号ＣＮＴＷ、ビット線制御信号ＣＮＴＢ、ソース線制御信号ＣＮＴＳおよびバックゲート制御信号ＣＮＴＫを、第２の状態にする。これによって、時刻ＴＷＥにおいて、選択メモリ素子への書込み動作が終了する。
【００６３】
書込み動作については、後で図４等を用いてさらに説明する。
【００６４】
＜＜フラッシュメモリの読み出し動作＞＞
次に、時刻ＴＲＳで、アドレス信号Ａｄｄが、アドレス信号Ａｄｄ１Ｒに変化する。このとき、ライトイネーブル信号ＷＥは、ハイレベルであるため、フラッシュメモリＦＬＨは読み出し動作を開始する。
【００６５】
このとき、ライトイネーブル信号ＷＥは、読み出し動作を指定するハイレベルとなっているため、制御信号形成回路１６は、ワード線制御信号ＣＮＴＷ、ビット線制御信号ＣＮＴＢ、ソース線制御信号ＣＮＴＳおよびバックゲート制御信号ＣＮＴＫを、書込み動作を示す第１の状態にしない。
【００６６】
読み出し動作においても、上記した書込み動作のときと同様に、ロウデコーダ回路８は、ロウアドレス信号Ｒ−Ａｄに基づいて、選択ワード線および非選択ワード線を特定し、選択ワード線にワード線選択電圧を供給し、非選択ワード線にワード線非選択電圧を供給する。このとき、ワード線制御信号ＣＮＴＷが第１の状態になっていないため、ワード線バイアス制御回路９は、書込み動作のときとは異なるワード線選択電圧およびワード線非選択電圧を形成する。例えば、ワード線選択電圧として、選択メモリ素子のしきい値電圧が高くなっているときにオフ状態となり、選択メモリ素子のしきい値電圧が低いときオン状態となるようなゲート電極の電圧とされる。このとき、ワード線非選択電圧は、例えば接地電圧Ｖｓとされる。
【００６７】
カラムデコーダ回路１３も、上記した書込み動作のときと同様に、カラムアドレス信号Ｃ−Ａｄに基づいて、選択ソース線および非選択ソース線を特定する。ソース選択回路４は、特定した選択ソース線にソース線選択電圧を供給し、特定した非選択ソース線には、ソース線非選択電圧を供給する。この場合、ソース線制御信号ＣＮＴＳによって書込み動作が通知されていないため、ソース線バイアス制御回路１４は、書込み動作のときとは異なるソース線選択電圧およびソース線非選択電圧を形成する。例えば、ソース線バイアス制御回路１４は、ソース線選択電圧およびソース線非選択電圧として、接地電圧Ｖｓを形成する。
【００６８】
カラムデコーダ回路１０も、上記した書込み動作のときと同様に、カラムアドレス信号Ｃ−Ａｄに基づいて、選択ビット線および非選択ビット線を特定する。カラム選択回路３は、特定した選択ビット線を入出力回路１２に接続し、特定した非選択ビット線は入出力回路１２から分離する。この場合、ビット線制御信号ＣＮＴＢによって書込み動作が通知されていないため、ビット線バイアス制御回路１１は、書込み動作のときとは異なるビット線選択電圧およびビット線非選択電圧を形成する。このとき、ビット線バイアス制御回路１１によって形成されるビット線選択電圧およびビット線非選択電圧は、選択ビット線および非選択ビット線に対してバイアス電圧として供給される。例えば、ビット線選択電圧は、選択メモリ素子がオン状態かオフ状態かによって、選択ビット線に電圧差を生じさせることが可能な電圧値にされる。このとき、ビット線非選択電圧は、特に制限されないが、接地電圧Ｖｓとされる。
【００６９】
バックゲートバイアス回路５も、バックゲート制御信号ＣＮＴＫによって、書込み動作が通知されていないため、書込み動作のときとは異なるバックゲートバイアスを形成して、バックゲート線ＢＫＬへ供給する。例えば、半導体基板バイアス電圧ＶＫＳを、読み出し動作の期間中、継続的に、バックゲート線ＢＫＬへ供給する。
【００７０】
メモリ素子（ＭＯＮＯＳ型トランジスタ）のしきい値電圧は、電荷蓄積層Ｎに蓄積されている電子量によって定められる。読み出し動作においては、選択メモリ素子がオン状態になるかオフ状態になるかによって生じるビット線における電圧の変化が、選択メモリ素子に格納されているデータとして読み出されることになる。例えば、アドレス信号Ａｄｄ１Ｒによって、ワード線ＷＬ（０）およびビット線ＢＬ（０）が、選択ワード線および選択ビット線として特定された場合、ワード線ＷＬ（０）に選択ワード線電圧が供給される。このとき、選択ソース線ＳＬ（０）には、接地電圧Ｖｓが供給されるため、選択メモリ素子ＭＣ（００）のしきい値電圧に応じて、選択ビット線ＢＬ（０）の電圧が変化することになる。この選択ビット線ＢＬ（０）における電圧の変化が、読み出しデータＤＯとして、入出力回路１２から出力されることになる。
【００７１】
図２では、アドレス信号Ａｄｄとして、アドレス信号Ａｄｄ１Ｒが供給されたあと、別のメモリ素子を選択するアドレス信号Ａｄｄ２ＷおよびＡｄｄ３Ｗが供給されている。ここでも、ライトイネーブル信号ＷＥがロウレベルへ変化しているため、上記した書込み動作が、アドレス信号Ａｄｄ２ＷおよびＡｄｄ３Ｗによって指定された選択メモリ素子に対して実行されることになる。
【００７２】
＜メモリ素子の構造＞
実施の形態１に係わる書込み動作を詳しく説明する前に、メモリ素子の構造を説明する。
【００７３】
図３は、実施の形態１に係わるメモリ素子の構造を示す模式的な断面図である。図３（Ａ）から（Ｃ）には、後で誤消去メモリ素子の動作を説明する際に用いる○印および●印も描かれている。ここでは、○印および●印に関する説明は省略し、メモリ素子の構造についてのみ、図３（Ａ）を用いて説明する。なお、図３（Ａ）〜（Ｃ）は、○印および●印の部分を除くと、同じ構造を示している。
【００７４】
図３（Ａ）において、Ｓｕｂは、半導体基板を示している。半導体基板Ｓｕｂの主面に絶縁層ＢＯＸが形成され、この絶縁層ＢＯＸの主面に、半導体層ＳＯＩＩが形成されている。半導体層ＳＯＩＩが、上記したＳＯＩに該当する。この実施の形態１では、半導体層ＳＯＩＩは、Ｐ型である。このＰ型の半導体層ＳＯＩＩの所定の領域に、Ｎ型の不純物を導入して、一対のＮ型の半導体領域（第２半導体領域）ＳＯＩ２（Ｄ）とＳＯＩ２（Ｓ）が形成されている。半導体領域ＳＯＩ２（Ｄ）が、ＭＯＮＯＳ型トランジスタＭＴｒのドレイン領域Ｄとなり、半導体領域ＳＯＩ２（Ｓ）が、ＭＯＮＯＳ型トランジスタＭＴｒのソース領域Ｓとなる。
【００７５】
また、Ｎ型の半導体領域ＳＯＩ２（Ｄ）とＳＯＩ２（Ｓ）との間に挟まれた半導体領域（第１半導体領域）ＳＯＩ１は、Ｎ型の不純物が導入されておらず、ＭＯＮＯＳ型トランジスタＭＴｒにおいて、チャンネルが形成される半導体領域となる。この半導体領域ＳＯＩ１の主面には、ゲート酸化膜ＯＬ１が形成され、ゲート酸化膜ＯＬ１の主面には、電荷蓄積層Ｎを構成する窒化膜ＮＬが形成されている。さらに窒化膜ＮＬの主面には、酸化膜ＯＬ２が形成され、この酸化膜ＯＬ２の主面にゲート電極Ｇとなる導電層ＧＬが形成されている。
【００７６】
導電層ＧＬは、この実施の形態１においては、Ｎ型のポリシリコン層（半導体層）である。特に制限されないが、ゲート電極Ｇの形状となるように、ポリシリコン層がエッチングされ、ゲート電極Ｇの形状とされたポリシリコン層をマスクとして、Ｎ型の不純物が、半導体層ＳＯＩＩに注入される。これにより、所謂自己整合で、ＭＯＮＯＳ型トランジスタのドレイン領域Ｄに相当する半導体領域ＳＯＩ２（Ｄ）とソース領域Ｓに相当する半導体領域ＳＯＩ２（Ｓ）が形成される。ポリシリコン層をマスクとしているため、ゲート電極Ｇを構成するポリシリコン層にもＮ型不純物が導入されるため、ゲート電極Ｇは、Ｎ型のポリシリコン層によって構成されることになる。
【００７７】
なお、図３（Ａ）では、図面を見易くするために、半導体ＳＯＩ２（Ｄ）、ＳＯＩ２（Ｓ）とゲート電極ＧＬのエッジが離れているが、具体的には、より近接している。また、図３（Ａ）において、ＢＳは、保護膜を示している。
【００７８】
図１を参照して説明すると、ゲート電極Ｇとなる導電層ＧＬがワード線に接続され、ドレイン領域Ｄとなる半導体領域ＳＯＩ２（Ｄ）が、ビット線に接続され、ソース領域Ｓとなる半導体領域ＳＯＩ２（Ｓ）が、ソース線に接続されることになる。また、半導体基板Ｓｕｂが、実質的にバックゲート線ＢＫＬとなる。さらに、半導体領域ＳＯＩ１が、バックゲートＢＫとなる。この半導体領域ＳＯＩ１は、絶縁層ＢＯＸによって半導体基板Ｓｕｂから分離されているため、フローティング状態となる。絶縁層ＢＯＸが非常に薄いため、半導体基板Ｓｕｂにバックゲート電圧を供給すると、半導体領域ＳＯＩ１の電圧を制御することが可能となる。
【００７９】
図３（Ａ）には、１個のメモリ素子の構造が示されているが、他のメモリ素子も、図３（Ａ）に示したメモリ素子と同様に、絶縁層ＢＯＸを介して、１個の半導体基板Ｓｕｂの主面に形成された半導体層ＳＯＩＩに形成されている。
【００８０】
構造としてＭＯＮＯＳ型トランジスタＭＴｒ、すなわちメモリ素子を捉えた場合、メモリ素子は、絶縁層ＢＯＸを介して、半導体基板Ｓｕｂの上方に形成されたＰ型の半導体領域ＳＯＩ１と、このＰ型の半導体領域ＳＯＩ１を挟むように配置されたＮ型の一対の半導体領域ＳＯＩ２（Ｄ）、ＳＯＩ２（Ｓ）と、Ｐ型の半導体領域ＳＯＩ１の上方に配置された電荷蓄積層Ｎを構成する窒化膜ＮＬと、電荷蓄積層Ｎの上方に配置されたゲート電極Ｇを構成する導電層ＧＬとを備えていると見なすことができる。
【００８１】
＜書込み動作＞
図４は、実施の形態１に係わるフラッシュメモリＦＬＨへの書込み動作の波形を示す波形図である。図４には、書込み動作のときのワード線、ビット線、ソース線およびバックゲート線の電圧波形が示されている。図４において、横軸は時間ｔを示し、各波形の縦軸は電圧を示している。図１１（Ａ）と同様に、破線で示したＶｓは、接地電圧を示しており、図４において、破線よりも上側は、接地電圧Ｖｓに対して正の電圧値を示し、破線より下側は、接地電圧Ｖｓに対して負の電圧値を示している。
【００８２】
既に述べたように、フラッシュメモリＦＬＨにおける書込み動作は、選択メモリ素子の電荷蓄積層Ｎへ電子を注入する動作と、選択メモリ素子のしきい値電圧を判定する動作（書込みベリファイ動作）とを含んでいる。説明を容易にするために、図４では、書込みベリファイ動作の波形は省略されている。図２に示した書込み動作を開始する時刻ＴＷＳから書込み動作を終了する時刻ＴＷＥまでの期間におけるワード線、ビット線、ソース線およびバックゲート線の波形が、図４に示されている。
【００８３】
図４では、図１に示したメモリ素子ＭＣ（００）に書込みを行う場合の波形が示されている。すなわち、ワード線ＷＬ（０）が選択ワード線となり、ワード線ＷＬ（１）〜ＷＬ（ｎ）が非選択ワード線となっており、ビット線ＢＬ（０）が、選択ビットとなり、ビット線ＢＬ（１）〜ＢＬ（ｎ）が非選択ビット線となっている。また、ソース線は、ソース線ＳＬ（０）が選択ソース線となり、ソース線ＳＬ（１）〜ＳＬ（ｎ）が非選択ソース線となっている。書込み動作のとき、非選択ワード線ＷＬ（１）〜ＷＬ（ｎ）の波形は、互いに同じであり、非選択ビット線ＢＬ（１）〜ＢＬ（ｎ）の波形も、互いに同じで有り、非選択ソース線ＳＬ（１）〜ＳＬ（ｎ）の波形も、互いに同じである。そのため、図４には、非選択ワード線ＷＬ（１）、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）のそれぞれの波形が例示されている。
【００８４】
選択ワード線ＷＬ（０）および非選択ワード線ＷＬ（１）の電圧は、ロウ選択回路２から、それぞれのワード線に供給されるワード線選択電圧およびワード線非選択電圧によって定まるため、選択ワード線ＷＬ（０）および非選択ワード線ＷＬ（１）の電圧は、ロウ選択回路２から出力されるワード線選択電圧およびワード線非選択電圧と見なすことができる。同様に、選択ビット線ＢＬ（０）および非選択ビット線ＢＬ（１）の電圧は、カラム選択回路３から出力されるビット線選択電圧およびビット線非選択電圧と見なすことができる。また、選択ソース線ＳＬ（０）および非選択ソース線ＳＬ（１）の電圧は、ソース線選択回路４から出力されるソース線選択電圧およびソース線非選択電圧と見なすことができる。さらに、バックゲート線ＢＫＬの電圧は、バックゲートバイアス回路５から出力されるバックゲート電圧と見なすことができる。
【００８５】
この実施の形態１において、ワード線バイアス制御回路９（図１）は、ワード線制御信号ＣＮＴＷによって、書込み動作が通知されると、周期的に電圧値が変化するワード線選択電圧と、周期的に電圧値が変化するワード線非選択電圧を形成する。すなわち、ワード線バイアス制御回路９は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、正の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるワード線選択電圧（選択ワード線ＷＬ（０）の電圧）を形成する。言い換えるならば、ワード線選択電圧は、正の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、正の電圧として、ワード線バイアス制御回路９は、供給されているワード線電圧ＶＷＳを用いる。ワード線バイアス制御回路９は、例えば、ワード線電圧ＶＷＳと接地電圧Ｖｓとを交互に切り換えることにより、ワード線選択電圧を形成する。
【００８６】
また、ワード線バイアス制御回路９は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、負の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるワード線非選択電圧（非選択ワード線ＷＬ（１）の電圧）を形成する。言い換えるならば、ワード線非選択電圧は、負の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、負の電圧として、ワード線バイアス制御回路９は、供給されているワード線電圧ＶＷＵを用いる。ワード線バイアス制御回路９は、ワード線電圧ＶＷＵと接地電圧Ｖｓとを交互に切り換えることにより、ワード線非選択電圧を形成する。
【００８７】
ここで、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、ワード線選択電圧は、正の電圧値を有するのに対して、ワード線非選択電圧は。負の電圧値を有している。また、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０のそれぞれでは、ワード線選択電圧とワード線非選択電圧は、ともに接地電圧Ｖｓとなっている。
【００８８】
ビット線バイアス制御回１１（図１）は、ビット線制御信号ＣＮＴＢによって、書込み動作が通知されると、ワード線バイアス制御回路９と同様に、周期的に電圧値が変化するビット線選択電圧と、周期的に電圧値が変化するビット線非選択電圧を形成する。すなわち、ビット線バイアス制御回路１１は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、負の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるビット線選択電圧（選択ビット線ＢＬ（０）の電圧）を形成する。言い換えるならば、ビット線選択電圧は、負の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、負の電圧として、ビット線バイアス制御回路１１は、供給されているビット線電圧ＶＢＳを用いる。ビット線バイアス制御回路１１は、例えば、ビット線電圧ＶＢＳと接地電圧Ｖｓとを交互に切り換えることにより、ビット線選択電圧を形成する。
【００８９】
また、ビット線バイアス制御回路１１は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、正の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるビット線非選択電圧（非選択ビット線ＢＬ（１）の電圧）を形成する。言い換えるならば、ビット線非選択電圧は、正の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、正の電圧として、ビット線バイアス制御回路１１は、供給されているビット線電圧ＶＢＵを用いる。ビット線バイアス制御回路１１は、ビット線電圧ＶＢＵと接地電圧Ｖｓとを交互に切り換えることにより、ビット線非選択電圧を形成する。
【００９０】
ここでも、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、ビット線選択電圧は、負の電圧値を有するのに対して、ビット線非選択電圧は。正の電圧値を有している。また、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０のそれぞれでは、ビット線選択電圧とビット線非選択電圧は、ともに接地電圧Ｖｓとなっている。
【００９１】
ソース線バイアス制御回路１４（図１）は、ソース線制御信号ＣＮＴＳによって、書込み動作が通知されると、ビット線バイアス制御回路１１と同様に、周期的に電圧値が変化するソース線選択電圧と、周期的に電圧値が変化するソース線非選択電圧を形成する。すなわち、ソース線バイアス制御回路１４は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、負の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるソース線選択電圧（選択ソース線ＳＬ（０）の電圧）を形成する。言い換えるならば、ソース線選択電圧は、負の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、負の電圧として、ソース線バイアス制御回路１３は、供給されているソース線電圧ＶＳＳを用いる。ソース線バイアス制御回路１４は、例えばソース線電圧ＶＳＳと接地電圧Ｖｓとを交互に切り換えることにより、ソース線選択電圧を形成する。
【００９２】
また、ソース線バイアス制御回路１４は、図４に示すように、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、正の電圧値となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０では、接地電圧Ｖｓとなるソース線非選択電圧（非選択ソース線ＳＬ（１）の電圧）を形成する。言い換えるならば、ソース線非選択電圧は、正の電圧値と接地電圧Ｖｓとの間で交互に変化する。この場合、正の電圧として、ソース線バイアス制御回路１４は、ソース線電圧ＶＳＵを用いる。ソース線バイアス制御回路１４は、例えばソース線電圧ＶＳＵと接地電圧Ｖｓとを交互に切り換えることにより、ソース線非選択電圧を形成する。
【００９３】
ここでも、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、ソース線選択電圧は、負の電圧値を有するのに対して、ソース線非選択電圧は。正の電圧値を有している。また、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０のそれぞれでは、ソース線選択電圧とソース線非選択電圧は、ともに接地電圧Ｖｓとなっている。
【００９４】
さらに、バックゲートバイアス回路５は、バックゲート制御信号ＶＫＳによって、書込み動作が通知されると、図４に示すように、バックバイアス電圧（バックゲート線ＢＫＬの電圧）を周期的に変化させる。すなわち、バックゲートバイアス回路５は、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれでは、負の電圧となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０のそれぞれでは、接地電圧Ｖｓとなるバックゲートバイアス電圧を形成する。例えば、バックゲートバイアス回路５は、供給されている基板バイアス電圧ＶＫＳと接地電圧Ｖｓとを交互に切り換えて、バックバイアス電圧を形成する。
【００９５】
この実施の形態１においては、選択ワード線ＷＬ（０）の電圧が正の電圧、すなわちワード線選択電圧が、正の電圧になっている期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９においては、選択ビット線ＢＬ（０）、選択ソース線ＳＬ（０）、非選択ワード線ＷＬ（１）、非選択ビット線ＢＬ（１）、非選択ソース線ＳＬ（１）およびバックバイアス線ＢＫＬのそれぞれの電圧が、図１１と同じになっている。そのため、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれにおいて、選択メモリ素子ＭＣ（００）の電荷蓄積層Ｎに電子の注入が行われ、選択メモリ素子ＭＣ（００）への書込みが行われることになる。このとき、非選択メモリ素子のうち、誤消去メモリ素子ＥＰＳ（図１０）に分類される非選択メモリ素子ＭＣ（１１）〜ＭＣ（ｎｎ）のそれぞれでは、上記したように、メモリ素子となるＭＯＮＯＳ型トランジスタＭＴｒのチャンネルに正孔が蓄積されることになる。
【００９６】
図５は、実施の形態１に係わる非選択メモリ素子における電界と電荷の変化を示す特性図である。すなわち、図５には、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子のゲート酸化膜電界とチャンネルにおける電荷の変化が示されている。ここでは、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子として、メモリ素子ＭＣ（１１）を例にして説明するが、誤消去メモリ素子ＥＰＳに分類される他の非選択メモリ素子についても同様である。
【００９７】
図５において、横軸は時間を示している。図５に示した期間Ｔ１〜Ｔ１０は、図４に示した期間Ｔ１〜Ｔ１０と同じ期間を示している。例えば、図５に示した期間Ｔ１、Ｔ２は、図４に示した期間Ｔ１、Ｔ２に相当する。従って、図５において、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９のそれぞれにおいては、選択メモリ素子ＭＣ（００）の電荷蓄積層Ｎに電荷として、電子が注入され、電子が蓄積されることになる。
【００９８】
図５（Ａ）の縦軸は、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒにおいてゲート酸化膜電界を示している。ここで、破線で示した曲線Ｂｃｈは、図１１（Ａ）に示したように、非選択ワード線ＷＬ（１）に負の電圧のワード線非選択電圧を継続的に供給し、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）に正の電圧のビット線非選択電圧および正の電圧のソース線非選択電圧を継続的に供給した場合の電界の変化を示す特性曲線である。また、この場合、バックゲート線ＢＫＬも負の電圧が継続的に供給されている。
【００９９】
一方、図５（Ａ）において実線で示した曲線Ｓｃｈは、図４に示すように、非選択ワード線ＷＬ（１）に供給されるワード線非選択電圧を周期的に変化させ、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）に供給されるビット線非選択電圧およびソース線非選択電圧も周期的に変化させた場合の電界の変化を示す特性曲線である。この場合、バックゲート線ＢＫＬに供給されるバックゲート電圧も、周期的に変化している。
【０１００】
また、図５（Ｂ）の縦軸は、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒにおいてチャンネルに注入される電荷濃度（キャリア濃度）を示している。図５（Ｂ）において、曲線Ｓｃｈｅは、チャンネルに注入される電荷濃度のうち、正孔の濃度の変化を示す特性曲線である。また、図５（Ｂ）において、曲線Ｓｃｅｅは、チャンネルに注入される電荷のうち、電子の濃度の変化を示す特性曲線である。
【０１０１】
図５（Ｂ）の特性曲線Ｓｃｈｅで示すように、選択メモリ素子ＭＣ（００）の電荷蓄積層Ｎに電子を注入している期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれにおいて、非選択メモリ素子ＭＣ（１１）のチャンネルに正孔が注入され、徐々にチャンネル界面に正孔が蓄積され始める。これに対して、図５（Ｂ）の特性曲線Ｓｃｅｅで示すように、選択メモリ素子ＭＣ（００）の電荷蓄積層Ｎに電子を注入していない期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいては、非選択メモリ素子ＭＣ（１１）のチャンネルに電子の注入が行われている。
【０１０２】
この期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいては、非選択ワード線ＷＬ（１）に供給されているワード線非選択電圧、非選択ビット線ＢＬ（１）に供給されているビット線非選択電圧、非選択ソース線ＳＬ（１）に供給されているソース線非選択電圧およびバックゲート線ＢＫＬに供給されているバックゲート電圧が、全て同じ、接地電圧Ｖｓにされている。図３で説明したように、この実施の形態１においては、ゲート電極Ｇを形成する導電層ＧＬとして、Ｎ型のポリシリコン層が用いられ、チャンネルが形成される半導体領域ＳＯＩ１として、Ｐ型の半導体領域が用いられている。そのため、ゲート電極Ｇを形成する導電層ＧＬの仕事関数と、半導体領域ＳＯＩ１の仕事関数との間に差が生じることになる。これにより、同じ接地電圧Ｖｓが、ゲート電極Ｇ（非選択ワード線）とドレイン領域Ｄ（非選択ビット線）とソース領域Ｓ（非選択ソース線）に供給されても、ゲート電極Ｇとチャンネルとの間に、実質的に電位差が生じ、チャンネルには、ドレイン領域Ｄおよびソース領域Ｓから電子が注入されることになる。
【０１０３】
期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれにおいて、チャンネルに注入された正孔は、これらの期間に続く期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいて、注入された電子と再結合するため、チャンネルに蓄積されている正孔は低減し、図５（Ａ）の特性曲線Ｓｃｈに示すように、電界は低下する。これにより、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）のしきい値電圧が変化するのを抑制することが可能となる。すなわち、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子が、誤って消去されるのを低減することが可能となる。
【０１０４】
図３を用いて、非選択メモリ素子ＭＣ（１１）における動作を模式的に説明すると次の通りである。図３において、○印は、正孔を模式的に示しており、一部に符合ｈｅを付している。また、図３において、●印は、電子を模式的に示しており、一部に符合ｅｅを付している。図３（Ａ）は、例えば期間Ｔ１のときの状態を示しており、図３（Ｂ）および（Ｃ）は、期間Ｔ１に続く期間Ｔ２のときの状態を示している。
【０１０５】
図３（Ａ）においては、ゲート電極Ｇに非選択ワード線ＷＬ（１）を伝達して、ワード線非選択電圧の負の電圧が供給され、ドレイン領域Ｄおよびソース領域Ｓには、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）を伝達して、ビット線非選択電圧およびソース線非選択電圧の正の電圧が供給される。このとき、半導体基板Ｓｕｂには、負の電圧のバックゲート電圧が供給されている。これにより、ＭＯＮＯＳ型トランジスタＭＴｒのチャンネルには、正孔ｈｅが注入され、チャンネル界面に、正孔ｅｅが蓄積される。
【０１０６】
期間Ｔ２になると、ゲート電極Ｇに供給されているワード線非選択電圧が、負の電圧から接地電圧Ｖｓへ変化し、ドレイン領域Ｄおよびソース領域Ｓに供給されているビット線非選択電圧およびソース線非選択電圧は、正の電圧から接地電圧Ｖｓへ変化する。これにより、ＭＯＮＯＳ型トランジスタＭＴｒのチャンネルには、ドレイン領域Ｄおよびソース領域Ｓから電子ｅｅが注入される。注入された電子ｅｅは、正孔ｈｅと再結合する。その結果、例えば期間Ｔ２から期間Ｔ３へ移る前に、図３（Ｃ）に示すように、ＭＯＮＯＳ型トランジスタＭＴｒの界面からは、正孔ｈｅが消滅あるいは減少することになる。
【０１０７】
これにより、図５（Ｂ）に示すように、ＭＯＮＯＳ型トランジスタＭＴｒのチャンネルにおいては、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のときに、特性曲線Ｓｃｈｅに示すように、正孔の密度が高くなるが、それぞれの期間に続く期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のときには、特性曲線Ｓｃｅｅに示すように、電子の密度が高くなり、この期間において、正孔と電子の再結合が生じ、正孔が減少することになる。
【０１０８】
図１１（Ａ）で示したように、ワード線非選択電圧とビット線非選択電圧およびソース線非選択電圧との間に電位差が存在すると、チャンネルに正孔が蓄積されることになる。非選択メモリ素子ＭＣ（１１）において、電荷蓄積層Ｎに電子が蓄積された状態で、チャンネル界面に正孔が蓄積されると、図５（Ａ）において、特性曲線Ｂｃｈで示すように、例えば絶縁膜（例えば、図３のＯＬ１）の電界が強くなる。これにより、電荷蓄積層Ｎに蓄積されていた電子が放出または電荷蓄積層Ｎへの正孔の注入を生じる。これに対して、この実施の形態１においては、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれにおいて、チャンネルに注入され、蓄積された正孔を、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいて、電子をチャンネルに注入することにより、低減することが可能となる。その結果、例えば絶縁膜の電界が強くなるのを防ぐことが可能となり、電荷蓄積層Ｎに蓄積されていた電子が放出または電荷蓄積層Ｎへの正孔の注入を低減することが可能となる。これにより、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子に書き込まれた状態が変化するまでの誤消去寿命が短くなるのを抑制することが可能となる。
【０１０９】
（実施の形態２）
図６は、実施の形態２に係わるフラッシュメモリＦＬＨの書込み動作の波形を示す波形図である。図６の波形図は、実施の形態１と同様に、図１に示したメモリ素子ＭＣ（００）が選択メモリ素子となり、メモリ素子ＭＣ（１１）が誤消去メモリ素子に分類される非選択メモリ素子となる場合を示している。
【０１１０】
図４と同様に、選択ワード線ＷＬ（０）の電圧は、ワード線選択電圧と見なし、非選択ワード線ＷＬ（１）の電圧は、ワード線非選択電圧と見なすことができる。また、選択ビット線ＢＬ（０）の電圧は、ビット線選択電圧と見なし、非選択ビット線ＢＬ（１）の電圧は、ビット線非選択電圧と見なすことができる。さらに、選択ソース線ＳＬ（０）の電圧は、ソース線選択電圧と見なすことができ、非選択ソース線ＳＬ（１）の電圧は、ソース線非選択電圧と見なすことができる。なお、図６においても、説明を容易にするために、書込みベリファイ動作の波形は省略されている。
【０１１１】
先ず、図６に示した電圧波形と、図１１（Ａ）に示した電圧波形との相違点を説明する。図１１（Ａ）と相違する点は、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）に供給されるビット線非選択電圧およびソース線非選択電圧が、周期的に変化することである。すなわち、ビット線非選択電圧およびソース線非選択電圧のそれぞれは、接地電圧Ｖｓに対して、正の電圧と負の電圧との間で周期的に変化している。期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれの期間において、ビット線非選択電圧およびソース線非選択電圧は、図１１（Ａ）と同様に、正の電圧となっている。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれの期間において、ビット線非選択電圧およびソース線非選択電圧は、ワード線非選択電圧と同様に、負の電圧となっている。
【０１１２】
これにより、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧は、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９では、図１１（Ａ）と同様に、正の電圧となる。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０では、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧は、非選択ワード線ＷＬ（１）の電圧と同様に、負の電圧となっている。
【０１１３】
期間Ｔ１〜Ｔ１０において、非選択ワード線ＷＬ（１）の電圧は、負の電圧になっており、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９において、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧が正の電圧になっている。そのため、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９では、図１１（Ａ）で説明したように、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルに正孔が注入されることになる。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０においては、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧が、非選択ワード線ＷＬ（１）の電圧と同様に、負の電圧となる。これにより、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０においては、非選択ワード線ＷＬ（１）と、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）との間の電位差が小さくなる。例えば、非選択ワード線ＷＬ（１）と、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）とが同じ電圧になる。これにより、実施の形態１と同様に、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルには、この期間のとき、電子が注入されることになる。その結果、実施の形態１と同様に、誤消去寿命が短くなるのを抑制することが可能となる。また、この実施の形態２においては、選択メモリ素子ＭＣ（００）に接続された選択ワードＷＬ（０）には、期間Ｔ１〜Ｔ１０の全期間において、正の電圧がワード線選択電圧として、継続的に供給され、選択ビットＢＬ（０）および選択ソース線ＳＬ（０）には、全期間において、負の電圧のビット線選択電圧および負の電圧のソース線選択電圧が、継続的に供給されるため、選択メモリ素子の書込み時間を短縮することが可能となる。
【０１１４】
（実施の形態３）
図７は、実施の形態３に係わるフラッシュメモリＦＬＨの書込み動作の波形を示す波形図である。ここでも、図７の波形図は、実施の形態１、実施の形態２と同様に、図１に示したメモリ素子ＭＣ（００）が選択メモリ素子となり、メモリ素子ＭＣ（１１）が誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子となる場合を示している。
【０１１５】
図４および図６と同様に、選択ワード線ＷＬ（０）の電圧は、ワード線選択電圧と見なし、非選択ワード線ＷＬ（１）の電圧は、ワード線非選択電圧と見なすことができる。また、選択ビット線ＢＬ（０）の電圧は、ビット線選択電圧と見なし、非選択ビット線ＢＬ（１）の電圧は、ビット線非選択電圧と見なすことができる。さらに、選択ソース線ＳＬ（０）の電圧は、ソース線選択電圧と見なすことができ、非選択ソース線ＳＬ（１）の電圧は、ソース線非選択電圧と見なすことができる。なお、図７においても、説明を容易にするために、書込みベリファイ動作の波形は省略されている。
【０１１６】
先ず、図７に示した電圧波形図と、図１１（Ａ）に示した電圧波形図との相違点を説明する。図１１（Ａ）と相違する点は、非選択ビット線ＢＬ（１）に供給されるビット線非選択電圧が、周期的に変化することである。すなわち、ビット線非選択電圧は、接地電圧Ｖｓに対して、正の電圧と負の電圧との間で周期的に変化している。期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれの期間において、ビット線非選択電圧は、図１１（Ａ）と同様に、正の電圧となっている。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれの期間において、ビット線非選択電圧は、ワード線非選択電圧と同様に、負の電圧となっている。
【０１１７】
これにより、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧は、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９では、図１１（Ａ）と同様に、正の電圧となる。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０では、非選択ビット線ＢＬ（１）の電圧は、非選択ワード線ＷＬ（１）の電圧と同様に、負の電圧となっている。
【０１１８】
期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９においては、非選択ワード線ＷＬ（１）の電圧が負の電圧になっており、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧が正の電圧になっている。そのため、図１１（Ａ）で説明したように、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルに正孔が注入されることになる。これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０においては、非選択ビット線ＢＬ（１）の電圧が、非選択ワード線ＷＬ（１）の電圧と同様に、負の電圧となる。これにより、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０においては、非選択ワード線ＷＬ（１）と、非選択ビット線ＢＬ（１）との間の電位差が小さくなる。例えば、非選択ワード線ＷＬ（１）と、非選択ビット線ＢＬ（１）とが同じ電圧になる。これにより、実施の形態１と同様に、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタＭＴｒのチャンネルには、この期間のとき、非選択ビット線が接続されたドレイン領域Ｄから電子が注入されることになる。その結果、実施の形態１と同様に、誤消去寿命が短くなるのを抑制することが可能となる。
【０１１９】
また、この実施の形態３においても、選択メモリ素子ＭＣ（００）に接続された選択ワードＷＬ（０）には、期間Ｔ１〜Ｔ１０の全期間において、正の電圧がワード線選択電圧として、継続的に供給され、選択ビットＢＬ（０）および選択ソース線ＳＬ（０）には、全期間において、負の電圧のビット線選択電圧および負の電圧のソース線電圧が、継続的に供給されるため、選択メモリ素子の書込み時間を短縮することが可能となる。
【０１２０】
実施の形態１および２においては、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいて、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の両方に、負の電圧が供給されていた。これに対して、この実施の形態３においては、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいて、非選択ビット線ＢＬ（１）に、負の電圧であるビット線非選択電圧が供給され、非選択ソース線ＢＬ（１）には、正の電圧であるソース線非選択電圧が供給されている。誤消去メモリ素子ＥＰＳに分類されている非選択メモリ素子ＭＣ（１１）を見ると、例えば期間Ｔ２では、この非選択メモリ素子ＭＣ（１１）を構成するＭＯＮＯＳ型トランジスタＭＴｒのドレイン領域Ｄに負の電圧が供給され、ソース領域Ｓに正の電圧が供給されることになる。そのため、ドレイン領域Ｄとソース領域Ｓとの間に電位差が発生し、この電位差によってドリフト電界が生じ、より短い時間でドレイン領域Ｄから電子をチャンネル界面に供給することが可能となる。期間Ｔ２を例にして説明したが、他の期間Ｔ４、Ｔ６、Ｔ８およびＴ１０においても同様である。
【０１２１】
＜変形例＞
図７では、非選択ビット線ＢＬ（１）に供給されるビット線非選択電圧を周期的に変化させる例を示したが、この変形例においては、非選択ソース線ＳＬ（１）に供給されるソース線非選択電圧が周期的に変化する。すなわち、書込み動作が行われている期間において、ソース線非選択電圧が、接地電圧Ｖｓに対して正の電圧と負の電圧に、周期的に変化する。この場合、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９においては、ソース線非選択電圧は、正の電圧となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０において、ソース線非選択電圧は、負の電圧となる。また、非選択ビット線ＢＬ（１）に供給されるビット線非選択電圧は、期間Ｔ１〜Ｔ１０の間、継続的に正の電圧にする。
【０１２２】
これにより、書込み動作が行われている期間においては、非選択ビット線ＢＬ（１）には、正の電圧の非選択電圧が供給され、非選択ビット線ＢＬ（１）は、正の電圧となる。一方、非選択ソース線ＳＬ（１）は、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のときには、正の電圧のソース線非選択電圧が供給されるため、正の電圧となり、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のときには、負の電圧のソース線非選択電圧が供給されるため、負の電圧となる。その結果、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のときには、非選択ワード線ＷＬ（１）と非選択ソース線ＳＬ（１）との間の電位差が小さくなり、実施の形態１で述べたように、非選択メモリ素子ＭＣ（１１）のチャンネルに電子が注入されることになる。この場合、電子は、非選択ソース線ＳＬ（１）が接続されたソース領域Ｓから、チャンネルに注入されることになる。これにより、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子の消去寿命が短くなるのを抑制することが可能となる。
【０１２３】
また、この変形例においても、選択メモリ素子ＭＣ（００）には、書込み動作が行われている期間、図１１（Ａ）と同様に、負の電圧のワード線選択電圧と、正の電圧のビット線選択電圧および正の電圧のソース選択電圧が、継続的に供給されるため、書込み時間の短縮化を図ることが可能である。
【０１２４】
さらに、誤消去メモリ素子ＥＰＳに分類されている非選択メモリ素子においては、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のときに、ソース領域Ｓに負の電圧が供給され、ドレイン領域Ｄに正の電圧が供給されるため、ソース領域Ｓとドレイン領域Ｄとの間で電位差が生じ、ドリフト電界が発生し、より短時間で、ソース領域Ｓからチャンネル界面に電子を供給することが可能となる。
【０１２５】
（実施の形態４）
図８は、実施の形態４に係わるフラッシュメモリＦＬＨの書込み動作の波形を示す波形図である。図８には、図４と同様に、選択ワード線ＷＬ（０）、非選択ワード線ＷＬ（１）、選択ビット線ＢＬ（０）、非選択ビット線ＢＬ（１）、選択ソース線ＳＬ（０）、非選択ソース線ＳＬ（１）およびバックゲート線ＢＫＬの電圧波形が示されている。選択ワード線ＷＬ（０）および非選択ワード線ＷＬ（１）には、図１に示したワード線バイアス制御回路９によって形成されたワード線選択電圧およびワード線非選択電圧が供給される。また、選択ビット線ＢＬ（０）および非選択ビット線ＢＬ（１）には、図１に示したビット線バイアス制御回路１１によって形成されたビット線選択電圧およびビット線非選択電圧が供給される。さらに、選択ソース線ＳＬ（０）および非選択ソース線ＳＬ（１）には、図１に示したソース線バイアス制御回路１４によって形成されたソース線選択電圧およびソース線非選択電圧が供給される。また、バックバイアス線ＢＫＬには、図１に示したバックバイアス回路５によって形成されたバックバイアス電圧が供給される。
【０１２６】
そのため、図４と同様に、図８には、ワード線選択電圧、ワード線非選択電圧、ビット線選択電圧、ビット線非選択電圧、ソース線選択電圧、ソース線非選択電圧およびバックバイス電圧の波形が示されていると見なすことができる。なお、図８においても、説明を容易にするために、書込みベリファイ動作の波形は省略されている。
【０１２７】
図４に示した波形とこの実施の形態４に係わる波形（図８）の相違点を説明する。実施の形態１においては、書込み動作が行われている期間（図２において時刻ＴＷＳからＴＷＥの間の期間）、ワード線選択電圧、ワード線非選択電圧、ビット線選択電圧、ビット線非選択電圧、ソース線選択電圧、ソース線非選択電圧およびバックバイアス電圧が、周期的に変化していた。これに対して、この実施の形態４においては、ワード線非選択電圧のみが、正の電圧値と負の電圧値との間で、周期的に変化している。また、この実施の形態４においては、書込み動作が行われている期間、ワード線選択電圧は、正の電圧に維持され、ビット線選択電圧、ソース線選択電圧およびバックゲート電圧は、負の電圧に維持されている。また、書込み動作が行われている期間、ビット非選択電圧およびソース線非選択電圧は、正の電圧に維持されている。すなわち、ワード線非選択電圧を除いて、ワード線選択電圧、ビット線選択電圧、ビット線非選択電圧、ソース線選択電圧、ソース線非選択電圧およびバックゲート電圧は、図１１（Ａ）と同様な波形となっている。
【０１２８】
これにより、この実施の形態４においては、期間Ｔ１〜Ｔ１０の全期間において、図１１で述べたように、選択メモリ素子ＭＣ（００）の電荷蓄積層Ｎには、電子が注入されることになる。
【０１２９】
一方、非選択ワード線ＷＬ（１）に供給されるワード線非選択電圧は、期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれにおいては、接地電圧Ｖｓに対して負の電圧に変化し、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいては、接地電位Ｖｓに対して正の電圧に変化する。すなわち、ワード線非選択電圧は、負の電圧と正の電圧との間で周期的に変化している。これにより、書込み動作が行われている期間において、非選択ワード線ＷＬ（１）の電圧は、図８に示すように周期的に変化している。これに対して、選択ワード線ＷＬ（０）、非選択ビット線ＢＬ（１）、非選択ソース線ＳＬ（１）のそれぞれの電圧は、図８に示すように、正の電圧に維持されている。また、選択ヒット線ＢＬ（０）、選択ソース線ＳＬ（０）およびバックゲート線ＢＫＬのそれぞれの電圧は、図８に示すように、負の電圧に維持されている。
【０１３０】
期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれにおいては、ワード線非選択電圧が、負の電圧に変化するため、非選択ワード線ＷＬ（１）、非選択ビット線ＢＬ（１）、非選択ソース線ＳＬ（１）およびバックバイアス線ＢＫＬの電圧は、図１１（Ａ）に示した電圧と同じになる。そのため、これらの期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９では、メモリ素子ＭＣ（１１）を構成するＭＯＮＯＳ型トランジスタＭＴｒにおいて、チャンネルに正孔が注入されることになる。
【０１３１】
これに対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいては、ワード線非選択電圧が、正の電圧に変化するため、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）の電圧と非選択ワード線ＷＬ（１）との間の電位差が小さくなる。例えば、非選択ワード線ＷＬ（１）と、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）とが同じ電圧になる。これにより、実施の形態１と同様に、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）において、ＭＯＮＯＳ型トランジスタＭＴｒのチャンネルに電子が注入されるようになり、非選択メモリ素子ＭＣ（１１）のチャンネルに蓄積されている正孔と電子との再結合が生じ、誤消去寿命が短くなるのを抑制することが可能となる。
【０１３２】
また、この実施の形態４では、期間Ｔ１〜Ｔ１０の全期間で、選択メモリ素子ＭＣ（００）のＭＯＮＯＳ型トランジスタＭＴｒの電荷蓄積層Ｎに、電子の注入が行われることになる。そのため、選択メモリ素子への書込みに要する書込み時間を短くすることが可能である。
【０１３３】
例えば、実施の形態２では、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれにおいて、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）に、負の電圧のビット線非選択電圧および負の電圧のソース線非選択電圧が供給されていた。実施の形態２では、この期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のとき、選択ワード線ＷＬ（０）には、正のワード線選択電圧が供給される。そのため、選択ワード線と非選択ビット線と非選択ソース線に接続された非選択メモリ素子、すなわち、図１０で説明した書込み抑止メモリ素子ＷＩＳに分類される非選択メモリ素子（例えば、ＭＣ（０１））は、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０において、選択メモリ素子と同様な状態になり、弱い書込みが生じ、記憶内容が失われる可能性がある。
【０１３４】
これに対して、この実施の形態４においては、Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれのときには、非選択ビット線ＢＬ（１）および非選択ソース線ＳＬ（１）には、正の電圧であるビット線非選択電圧およびソース線非選択電圧が供給されるため、書込み抑止メモリ素子ＷＩＳに分類される非選択メモリ素子に対して、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のときに、弱い書込みが生じるのを防ぐことが可能となる。
【０１３５】
上記した実施の形態１〜４では、ワード線ＷＬ（０）、ＷＬ（１）、ビット線ＢＬ（０）、ＢＬ（１）およびソース線ＳＬ（０）、ＳＬ（１）を例にして説明したが、他のワード線、ビット線およびソース線についても同様である。
【０１３６】
実施の形態１〜４では、しきい値電圧を高い状態にするのを書込み動作として説明したが、しきい値電圧を低い状態にするのを書込み動作としてもよい。この場合、消去動作のときに、ＭＯＮＯＳ型トランジスタの電荷蓄積層に電子が注入され、蓄積されることになる。この場合も、消去動作において、マトリクス状に配置されたメモリ素子から選択メモリ素子を選ぶと、実施の形態１〜４で説明した書込み動作のときと同様に、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子が存在することになる。しきい値電圧を低い状態にするのを書込み動作とした場合も、消去動作において、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子の状態が変化するのを抑制することが可能である。
【０１３７】
消去動作の場合にも、選択メモリ素子のしきい値電圧が所定の値に到達したか否かの判定が、消去ベリファイ動作において実施されるため、消去ベリファイ動作において、選択メモリ素子のしきい値電圧が所定の値に到達したと判定されたタイミングを、上記した書込終了信号ＷＥＤが出力されたタイミングとすればよい。
【０１３８】
また、実施の形態１〜４では、Ｎチャンネル型のＭＯＮＯＳ型トランジスタを例にして説明したが、Ｐチャンネル型のＭＯＮＯＳ型トランジスタであってもよい。この場合には、図３において、チャンネルが形成される半導体領域ＳＯＩ１がＮ型の半導体領域となり、ドレイン領域ＳＯＩ２（Ｄ）およびソース領域ＳＯＩ２（Ｓ）がＰ型の半導体領域となる。また、ゲート電極Ｇは、例えばＰ型のポリシリコン層によって形成されることになる。
【０１３９】
ＭＯＮＯＳ型トランジスタに書込み動作を行う場合、ドレインＤおよびソース領域Ｓの多数キャリアの電荷が、電荷蓄積層Ｎに注入され、蓄積されることによって、しきい値電圧が変化させられる。実施の形態１〜４で説明したように、Ｎチャンネル型のＭＯＮＯＳ型トランジスタの場合、ドレイン領域Ｄおよびソース領域Ｓは、Ｎ型（第１導電型）の半導体領域となるため、ドレイン領域Ｄおよびソース領域Ｓの多数キャリアの電荷は、電子となり、電子が電荷蓄積層Ｎに蓄積されることになる。これに対して、Ｐチャンネル型のＭＯＮＯＳ型トランジスタの場合、ドレイン領域Ｄおよびソース領域Ｓは、Ｐ型（第２導電型）の半導体領域となるため、ドレイン領域Ｄおよびソース領域Ｓの多数キャリアの電荷は、正孔となる。
【０１４０】
実施の形態１〜４においては、選択メモリ素子（例えば、ＭＣ（００））を構成するＭＯＮＯＳ型トランジスタＭＴｒに書込み動作を行っているときに、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子（例えば、ＭＣ（１１））を構成するＭＯＮＯＳ型トランジスタＭＴｒのチャンネルに、図３（Ａ）に示すように、正孔が注入される。この正孔は、ドレイン領域Ｄおよびソース領域Ｓを形成するＮ型（第１導電型）の半導体領域とは異なる導電型であるＰ型（第２導電型）の半導体領域の多数キャリアの電荷である。
【０１４１】
すなわち、選択メモリ素子ＭＣ（００）に書込み動作を行っているときに、ドレイン領域Ｄおよびソース領域Ｓの導電型（第１導電型）とは異なる導電型（第２導電型）の多数キャリアの電荷（正孔）が、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）を構成するＭＯＮＯＳ型トランジスタのチャンネルに注入されることになる。実施の形態１〜４においては、選択メモリ素子に書込み動作を行っている期間において、ドレイン領域Ｄおよびソース領域Ｓの導電型（第１導電型）の多数キャリアの電荷（電子）が、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子ＭＣ（１１）のチャンネルに注入される。これにより、非選択メモリ素子ＭＣ（１１）を構成するＭＯＮＯＳ型トランジスタのチャンネル界面に蓄積された電荷（正孔）が、注入された電荷（電子）と再結合して、非選択メモリ素子ＭＣ（１１）の状態が変化するのを抑制することが可能となる。
【０１４２】
フラッシュメモリＦＬＨは、上記した書込み動作と読み出し動作以外に、消去動作を有している。実施の形態１〜４では、メモリ素子であるＭＯＮＯＳ型トランジスタとして、Ｎチャンネル型のＭＯＮＯＳ型トランジスタを例にして説明した。また、ＭＯＮＯＳ型トランジスタの電荷蓄積層に電子を注入し、蓄積することを、書込み動作として説明した。この場合、書込み動作を行うことにより、ＭＯＮＯＳ型トランジスタのしきい値電圧が高い状態になる。一方、消去動作を行うことにより、ＭＯＮＯＳ型トランジスタの電荷蓄積層に正孔が注入され、しきい値電圧が低くなる。
【０１４３】
この消去動作は、例えば、図１および図９に示したアドレス信号Ａｄｄと入力データＤＩによって、フラッシュメモリＦＬＨに消去動作のモードを指定することにより開始する。消去動作のモードで、マトリクス状に配置された複数のメモリ素子から１個または複数個のメモリ素子を選択し、選択メモリ素子に接続されている選択ワード線に、例えば負の電圧のワード線選択電圧を供給し、選択メモリ素子に接続されている選択ビット線および選択ソース線に正のビット選択電圧およびソース線選択電圧を供給する。これにより、選択メモリ素子のＭＯＮＯＳ型トランジスタにおいて、電荷蓄積層に正孔が注入され、そのしきい値電圧が低くなる。
【０１４４】
実施の形態１〜４では、図３（Ｂ）に示すように、選択メモリ素子ＭＣ（００）のＭＯＮＯＳ型トランジスタに書込み動作を行っているときに、非選択メモリ素子ＭＣ（１１）のＭＯＮＯＳ型トランジスタのチャンネルに、ドレイン領域Ｄおよびソース領域Ｓの導電型（第１導電型）の多数キャリアの電荷（電子）を注入する。これにより、チャンネルに蓄積されている第２導電型の多数キャリアの電荷（正孔）が、第１導電型の多数キャリアの電荷（電子）と再結合され、チャンネル界面に蓄積されている第２導電型の多数キャリアの電荷が減少する。
【０１４５】
Ｐ型のＭＯＮＯＳ型トランジスタを用いた場合には、選択メモリ素子ＭＣ（００）に書込み動作を行っているとき、非選択メモリ素子ＭＣ（１１）を構成するＰ型のＭＯＮＯＳ型トランジスタのチャンネルには、第１導電型の多数キャリアの電荷である電子が蓄積されることになる。そのため、選択メモリ素子ＭＣ（００）に書込みを行っているときに、非選択ワード線ＷＬ（１）と非選択ビット線ＢＬ（１）または／および非選択ソース線ＳＬ（１）との間の電位差が小さくなるような、ワード線非選択電圧とビット線非選択電圧または／およびソース線非選択電圧を形成し、非選択ワード線ＷＬ（１）と非選択ビット線ＢＬ（１）または／および非選択ソース線ＳＬ（１）に供給する。これにより、Ｐ型のＭＯＮＯＳ型トランジスタのチャンネルに、第２導電型の多数キャリアの電荷である正孔が注入されることになる。その結果、チャンネルに蓄積されている電子を低減することが可能である。
【０１４６】
実施の形態１〜４では、チャンネルが形成される半導体領域ＳＯＩ１（図３）とゲート電極Ｇとの間で、仕事関数に差を設けることにより、非選択ワード線ＷＬ（１）と非選択ビット線ＢＬ（１）または／および非選択ソース線ＳＬ（１）とが同じ電圧になるようにしても、実質的にチャンネルとゲート電極Ｇとの間で電位差が生じるようにしている。
【０１４７】
しかしながら、非選択ワード線ＷＬ（１）と非選択ビット線ＢＬ（１）または／および非選択ソース線ＳＬ（１）との間に電位差が生じるような、ワード線非選択電圧とビット線非選択電圧または／およびソース線非選択電圧を形成し、供給するようにしてもよい。例えば、Ｎチャンネル型のＭＯＮＯＳ型トランジスタの場合、ビット線非選択電圧または／ソース線非選択電圧に対して、正の電圧を有するワード線非選択電圧を形成し、図４、図６、図７および図８に示した期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０において供給するようにしてもよい。一方、Ｐチャンネル型のＭＯＮＯＳ型トランジスタの場合には、ビット線非選択電圧または／ソース線非選択電圧に対して、負の電圧を有するワード線非選択電圧を形成し、図４、図６、図７および図８に示した期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０において供給するようにしてもよい。
【０１４８】
実施の形態１〜４において、図４、図６、図７および図８に示した期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９のそれぞれは、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子において、電荷蓄積層Ｎから電子の放出あるいは電荷蓄積層Ｎへの正孔の注入が発生しないような、チャネル界面の正孔濃度となるような時間に設定される。例えば、それぞれの期間Ｔ１、Ｔ３、Ｔ５、Ｔ７およびＴ９は、数マイクロセカンド（ｕｓ）から数十マイクロセカンド（ｕｓ）程度に設定される。
【０１４９】
また、図４、図６、図７および図８に示した期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれは、誤消去メモリ素子ＥＰＳに分類される非選択メモリ素子において、チャンネル界面に蓄積されている正孔が、注入された電子と再結合するのに必要とされる時間よりも長く設定される。例えば、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８およびＴ１０のそれぞれは、数マイクロセカンド（ｕｓ）から数十マイクロセカンド（ｕｓ）程度に設定される。
【０１５０】
また、実施の形態１〜４では、ワード線選択電圧、ワード線非選択電圧、ビット線選択電圧、ビット線非選択電圧、ソース線選択電圧、ソース線非選択電圧およびバックゲート電圧が、周期的に変化することを述べたが、ここで述べている周期的とは、期間Ｔ１〜Ｔ１０のそれぞれが、必ずしも同じであることは要求されない。すなわち、周期的とは、交互に電圧値が変化する場合も含んでいる。
【０１５１】
実施の形態１においては、ワード線選択電圧、ビット線選択電圧およびソース線選択電圧のそれぞれが、周期的に変化し、ワード線選択電圧とビット線選択電圧およびソース線選択電圧との間の電位差が、周期的に変化することになる。同様に、ワード線非選択電圧、ビット線非選択電圧およびソース線非選択電圧のそれぞれも周期的に変化し、ワード線非選択電圧とビット線非選択電圧およびソース線非選択電圧との間の電位差が、周期的に変化することになる。この選択電圧間の電位差および非選択電圧間の電位差は、図４で述べると、期間Ｔ１では大きくなり、期間Ｔ２では小さくなっている。すなわち、電位差が周期的に変化していると見なすことができる。この場合、選択電圧間の電位差が小さくなっているとき、非選択電圧間の電位差も小さくなっている。
【０１５２】
実施の形態２では、図６に示すように、ビット線非選択電圧およびソース線非選択電圧のそれぞれが、周期的に変化している。すなわち、ワード線非選択電圧とビット線非選択電圧およびソース線非選択電圧との間の電位差が、周期的に変化している。図６では、期間Ｔ１のときに、非選択電圧間の電位差が大きくなり、期間Ｔ２のときには、非選択電圧間の電位差が小さくなっている。
【０１５３】
また、実施の形態３では、ビット線非選択電圧またはソース線非選択電圧が周期的に変化し、ワード線非選択電圧とビット線非選択電圧（またはソース線非選択電圧）との間の電位差が、周期的に変化している。図７の例では、期間Ｔ１において、非選択電圧間の電位差が大きくなり、期間Ｔ２では電位差が小さくなっている。さらに、実施の形態４では、ワード線非選択電圧が周期的に変化し、ワード非選択電圧およびソース線非選択電圧との間の電位差が周期的に変化している。この場合も、図８に示すように、期間Ｔ１において、非選択電圧間の電位差が大きくなり、期間Ｔ２において、電位差は小さくなっている。
【０１５４】
図１に示したロウデコーダ回路８、カラムデコーダ回路１０、１３は、ワード線、ビット線およびソース線を選択する選択回路と見なすことができる。また、ワード線バイアス制御回路９、ビット線バイアス制御回路１１、ソース線バイアス制御回路１４は、選択電圧および非選択電圧を形成するバイアス回路と見なすことができる。
【０１５５】
このように見なした場合、バイアス回路が、周期的に、選択電圧間の電位差を変化（大きくまたは小さく）させていると見なすことができる。同様に、バイアス回路が、周期的に、非選択電圧間の電位差を変化（大きくまたは小さく）させていると見なすことができる。
【０１５６】
さらに、実施の形態１〜４では、マトリクスのそれぞれの行にワード線を配置し、それぞれの列にビット線およびソース線を配置する例を示したが、これに限定されるものではない。例えば、ワード線をマトリクスのそれぞれの列に配置し、ビット線およびソース線をマトリクスのそれぞれの行に配置するようにしてもよい。また、複数のバックバイアス線ＢＫＬに対して共通にバックバイアス電圧を供給する例を示したが、複数のバックバイアス線ＢＫＬから所望のバックバイアス線を選択し、選択したバックバイアス線にバックバイアス電圧を供給するようにしてもよい。このバックバイアス電圧を変えることにより、メモリ素子のしきい値電圧を調整することが可能である。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ素子によって構成されたフラッシュメモリを例にして説明したが、これに限定されず、メモリ素子によって構成されたＥＥＰＲＯＭのような不揮発性メモリであってもよい。
【符号の説明】
【０１５８】
１  メモリアレイ
２  ロウ選択回路
３  カラム選択回路
４  ソース線選択回路
５  バックゲートバイアス回路
６  電圧発生回路
７  制御回路
９  ワード線バイアス制御回路
１１  ビット線バイアス制御回路
１４  ソース線バイアス制御回路
ＢＫＬ  バックゲート線
ＢＬ（０）〜ＢＬ（ｎ）  ビット線
ＦＬＨ  フラッシュメモリ
ＭＣ（００）〜ＭＣ（ｎｎ）  メモリ素子
ＭＴｒ  ＭＯＮＯＳ型トランジスタ
ＳＬ（０）〜ＳＬ（ｎ）  ソース線
ＷＬ（０）〜ＷＬ（ｎ）  ワード線
【図１】
2018022543.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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