(57)【要約】【課題】チップ面積を増大させることなく、大きなPID（Plasma Induced Damage）チャージを高効率で逃がし、被保護素子をPIDから、より高い精度で保護する。【解決手段】被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と、ドレインを接続し、ソースを接地し、被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、保護MOSFETのゲート電極に接続された、PIDチャージにより、被保護MOSFETよりも先に保護MOSFETをオンにさせるダミーアンテナとを設ける。本開示は、半導体装置に適用することができる。【選択図】図４
2018064008.tif 000002
【特許請求の範囲】
【請求項１】
被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含む
半導体装置。
【請求項２】
前記ダミーアンテナを構成するViaは、前記被保護MOSFETに接続されたViaよりも小口径のViaである
請求項１に記載の半導体装置。
【請求項３】
前記ダミーアンテナを構成する配線は、前記被保護MOSFETに接続された配線よりも小ピッチの配線である
請求項１に記載の半導体装置。
【請求項４】
前記PIDチャージが発生していない場合、前記保護MOSFETのゲート電極の電位が接地電位となる電位切替部をさらに含む
請求項１に記載の半導体装置。
【請求項５】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードである
請求項４に記載の半導体装置。
【請求項６】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗である
請求項４に記載の半導体装置。
【請求項７】
前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETである
請求項４に記載の半導体装置。
【請求項８】
被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンさせるダミーアンテナとを含む
半導体装置の製造方法であって、
前記被保護MOSFETを形成する工程と、
前記保護MOSFETを形成する工程と、
前記被保護MOSFETのゲート電極と前記保護MOSFETのドレイン間の配線を形成する工程と、
前記被保護MOSFETに配線、Viaを形成する工程と、
前記保護MOSFETに前記ダミーアンテナを形成する工程と
を含む半導体装置の製造方法。
【請求項９】
ゲート保護ダイオードを形成する工程をさらに含む
請求項８に記載の半導体装置の製造方法。
【請求項１０】
被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含む
PID保護装置。
【請求項１１】
前記被保護MOSFETのゲート電極から、前記保護MOSFETのチャネルを通じて基板に電流が流れるときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含む
請求項１０に記載のPID保護装置。
【請求項１２】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードである
請求項１１に記載のPID保護装置。
【請求項１３】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗である
請求項１１に記載のPID保護装置。
【請求項１４】
前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETである
請求項１１に記載のPID保護装置。
【請求項１５】
被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたコレクタ、および接地されたエミッタを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護するバイポーラトランジスタと、
前記バイポーラトランジスタのベース電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記トランジスタをオンにさせるダミーアンテナとを含む
PID保護装置。
【請求項１６】
前記被保護MOSFETのゲート電極から、前記保護MOSFETのチャネルを通じて基板に電流が流れるときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含む
請求項１５に記載のPID保護装置。
【請求項１７】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる前記エミッタの方向を順方向とするダイオードである
請求項１６に記載のPID保護装置。
【請求項１８】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる抵抗である
請求項１６に記載のPID保護装置。
【請求項１９】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられるMOSFETである
請求項１６に記載のPID保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置および半導体装置の製造方法、並びにPID保護装置に関し、特に、チップ面積を増大させることなく、大きなPID（Plasma Induced Damage）チャージを高効率で逃がし被保護素子をPIDから保護できるようにした半導体装置および半導体装置の製造方法、並びにPID保護装置に関する。
【背景技術】
【０００２】
半導体装置の配線や、Viaの形成に使用されるプラズマプロセスに起因するダメージ（PID（Plasma Induced Damage））によりMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の閾値Vthが変動し、半導体製品の歩留り低下や動作不良につながる。
【０００３】
PIDはMOSFETの主にゲートに接続された配線やViaがアンテナとして作用し、プラズマプロセス中のチャージを集め、それがゲート絶縁膜に流入する事により発生する。
【０００４】
PIDの影響を回避するためには、そのチャージがMOSFETに流入する前に基板などに逃がす役割を持つ保護素子を適用する事が必要である。
【０００５】
そこで、アンテナとして作用する配線やViaが接続された、被保護素子となるnMOSFET（nチャンネルMOSFET）のゲート電極に、保護素子としてダイオードを付加した構造をとることで、アンテナから流入したPIDチャージを、付加されたダイオードの順方向電流、または逆方向リーク電流として基板に逃がし、nMOSFETへのPIDによる特性変動を防止するものが提案されている。
【０００６】
また、保護素子として、ダイオードの代わりに、ゲートにアンテナを付加してMOSFETを設け、PIDによるチャージにより保護素子としてのMOSFETをON状態とし、そのON電流によって被保護素子を保護する方法も提案されている（特許文献１参照）。
【０００７】
特許文献１の例では、保護素子としてのMOSFETのON抵抗が、上述した保護素子としての逆方向ダイオードの抵抗よりも大幅に小さくなるため、より高い保護能力を実現できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−０５７３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の構造では、製造工程を経た後、保護素子としてのMOSFETのゲート電極がフローティングとなるため、電荷の残留などにより保護MOSFETが確実にOFF状態になるとは限らず、被保護素子のゲートリークを増大をさせ、チップの動作不良や消費電力を増大させてしまう可能性があった。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、特に、チップ面積を増大させることなく、大きなPID（Plasma Induced Damage）チャージを高効率で逃がし、被保護素子をPIDから、より高い精度で保護できるようにするものである。
【課題を解決するための手段】
【００１１】
本開示の第１の側面の半導体装置は、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含む半導体装置である。
【００１２】
前記ダミーアンテナを構成するViaは、前記被保護MOSFETに接続されたViaよりも小口径のViaとすることができる。
【００１３】
前記ダミーアンテナを構成する配線は、前記被保護MOSFETに接続された配線よりも小ピッチの配線とすることができる。
【００１４】
前記PIDチャージが発生していない場合、前記保護MOSFETのゲート電極の電位が接地電位となる電位切替部をさらに含ませるようにすることができる。
【００１５】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードとすることができる。
【００１６】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗とすることができる。
【００１７】
前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETとすることができる。
【００１８】
本開示の第１の側面の半導体装置の製造方法は、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンさせるダミーアンテナとを含む半導体装置の製造方法であって、前記被保護MOSFETを形成する工程と、前記保護MOSFETを形成する工程と、前記被保護MOSFETのゲート電極と前記保護MOSFETのドレイン間の配線を形成する工程と、前記被保護MOSFETに配線、Viaを形成する工程と、前記保護MOSFETに前記ダミーアンテナを形成する工程とを含む半導体装置の製造方法である。
【００１９】
ゲート保護ダイオードを形成する工程をさらに含ませるようにすることができる。
【００２０】
本開示の第１の側面のPID保護装置は、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含むPID保護装置である。
【００２１】
前記被保護MOSFETのゲート電極から、前記保護MOSFETのチャネルを通じて基板に電流が流れるときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含ませるようにすることができる。
【００２２】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードとすることができる。
【００２３】
前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗とすることができる。
【００２４】
前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETとすることができる。
【００２５】
本開示の第１の側面においては、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレインが接続、および接地されたソースを有する保護MOSFETにより、前記被保護MOSFETがPID（Plasma Induced Damage）より保護され、前記保護MOSFETのゲート電極に接続されたダミーアンテナにより、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETがオンにされる。
【００２６】
本開示の第２の側面のPID保護装置は、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたコレクタ、および接地されたエミッタを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護するバイポーラトランジスタと、前記バイポーラトランジスタのベース電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記バイポーラトランジスタをオンにさせるダミーアンテナとを含むPID保護装置である。
【００２７】
前記被保護MOSFETのゲート電極から、前記保護MOSFETのチャネルを通じて基板に電流が流れるときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含ませるようにすることができる。
【００２８】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる前記エミッタの方向を順方向とするダイオードとすることができる。
【００２９】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる抵抗とすることができる。
【００３０】
前記電位切替部は、前記ベース電極と、エミッタとの間に設けられるMOSFETとすることができる。
【００３１】
本開示の第２の側面においては、被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたコレクタ、および接地されたエミッタを有するバイポーラトランジスタにより、前記被保護MOSFETがPID（Plasma Induced Damage）より保護され、前記バイポーラトランジスタのベース電極に接続されたダミーアンテナにより、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記トランジスタがオンにされる。
【発明の効果】
【００３２】
本開示の第１および第２の側面によれば、チップ面積を増大させることなく、大きなPID（Plasma Induced Damage）チャージを高効率で逃がし、被保護素子をPIDから、より高い精度で保護することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】PIDから保護するようにした従来の半導体装置の構成例を説明する図である。
【図２】PIDから保護するようにした従来の半導体装置の構成例のその他の例を説明する図である。
【図３】PIDのメカニズムの概要を説明する図である。
【図４】本開示の半導体装置の構成例を説明する図である。
【図５】図４の半導体装置によるPIDから保護するための構成例を説明する図である。
【図６】ダミーアンテナを複数のPADで共有するときの構成例を説明する図である。
【図７】図４の半導体装置の保護動作を説明するフローチャートである。
【図８】図４の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【００３４】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３５】
＜従来の半導体装置の構成例＞
本開示の技術を適用した半導体装置は、チップ面積を増大させることなく大きなPID（Plasma Induced Damage）チャージを高効率で逃がし、被保護素子をPIDから保護するものであるが、その説明にあたって、まず、従来の被保護素子をPIDから保護する半導体装置について説明する。
【００３６】
半導体装置の配線や、Via（貫通孔）の形成に使用されるプラズマプロセス起因のダメージ（PID（Plasma Induced Damage））によりMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の閾値Vthが変動する事で歩留り率が低下する。PIDはMOSFETの主にゲートに接続された配線やViaが、アンテナとして作用し、プラズマプロセス中のチャージを集め、それがゲート絶縁膜に流入する事により発生する。PIDの影響を回避するためには、そのチャージがMOSFETに流入する前に、基板等に逃がす役割を持つ保護素子を設けるようにする必要がある。
【００３７】
そこで、図１で示されるように、nMOSFET（nチャンネルMOSFET）の被保護素子に保護素子としてダイオードを用いたものが提案されている。
【００３８】
すなわち、図１の半導体装置１１は、アンテナ３１として作用する配線やViaが接続されたnMOSFET３２のゲート電極に、ダイオード３３が付加された構造とされている。
【００３９】
図１の構造では、点線の矢印で示されるように、アンテナ３１から流入したPIDチャージを付加されたダイオードの逆方向リーク電流、または、順方向電流として基板に逃がすことで、nMOSFET３２へのPIDによる特性変動を防止している。PIDチャージが負電荷の場合、ダイオード３３は順方向にバイアスされ、PIDチャージが正電荷の場合は逆方向にバイアスされる。
【００４０】
MOSFET３２の特性に影響を及ぼすPIDチャージの正負は、配線やViaの形成プロセス条件などによって変わるが、例えば、パターンの微細化やアスペクト比の増大により顕著となる電子シェーディングによる正電荷注入の影響を防ぐためには、この例では、ある程度の逆方向電流が流れる保護ダイオード３３とするが必要である。
【００４１】
ところで、必要な逆方向電流は、配線やViaの形成プロセスに依存するが、近年の複数の半導体チップを積層したデバイスや、チップサイズパッケージ（CSP）で使用されるSi基板貫通Viaの形成プロセスではPIDの影響が強くなる傾向ある。このため、図１のような保護ダイオード３３で、近年のPIDの影響を防ぐには、面積を大きくして逃がすべき電流を増大させる必要があるが、チップ面積の増大により装置構成を増大させてしまう可能性があった。
【００４２】
そこで、上述した特許文献１においては、保護ダイオード３２の代わりにゲートにアンテナを付加した保護MOSFETを設ける構成とし、PIDによるチャージにより保護MOSFETをON状態とし、保護MOSFETのON電流によって被保護素子を保護する方法も提案されている。
【００４３】
すなわち、図２で示されるように、特許文献１に記載の半導体装置１１は、図１の半導体装置１１におけるダイオード３２に代えて、アンテナ５１とMOSFET５２が設けられている。
【００４４】
このような構成により、PIDによるチャージがアンテナ５１を介して、保護MOSFET５２のゲートに流れ込むことで、保護MOSFET５２がON状態とされる。これにより、図２の点線の矢印で示されるように、保護MOSFET５２が、アンテナ３１より流入するプラズマプロセス中のチャージをON電流によって基板に逃がし、被保護素子である被保護MOSFET３２を保護する。
【００４５】
この例では、MOSFET５２のON抵抗が、図１のような逆方向ダイオード３３の場合よりも大幅に小さくなるため、ダイオード３３の場合よりも高い保護能力を実現できる。
【００４６】
しかしながら、この構造では製造工程を経た後、保護MOSFET５２のゲート電極がフローティングとなるため、電荷の残留などにより保護MOSFETが確実にOFF状態になるとは限らず、被保護素子のゲートリーク増大をさせ、チップの動作不良や消費電力増大を引き起こす可能性がある。
【００４７】
PIDは、プラズマプロセス中に、MOSFETのゲート酸化膜にプラズマからチャージが注入される事に起因するダメージであり、MOSFETの特性変動を引き起こし、半導体製品の歩留り低下や動作不良を誘発させるものである。
【００４８】
＜PIDによる特性変動のメカニズム＞
次に、図３を参照して、PIDのCSP（Chip Size Package）構造でのTSV（Through Silicon Via）プロセスを例に、そのメカニズムの概要について説明する。
【００４９】
プラズマプロセスでTSV７２を開口する場合、図３の左部で示されるように、第１の段階（Ｓ１）において、TSV７２のアスペクト比が大きいと電子シェーディング効果によりイオンが入射する。
【００５０】
そして、第２の段階（Ｓ２）において、TSVの底に到達するチャージは正の電荷をもつイオンが蓄積されていく。
【００５１】
第３の段階（Ｓ３）において、このチャージはTSV７２下にある配線７３を経由して、MOSFET７１のゲート電極のポテンシャルを増大（低下）させ、結果として、ゲート絶縁膜に大きな電界を発生させる。
【００５２】
第４の段階（Ｓ４）において、ゲート電極へのチャージの蓄積が所定のレベル以上になるとゲート酸化膜にFN（Fowler Nordheim）トンネル電流が流れるようになる。
【００５３】
第５の段階（Ｓ５）において、このFNトンネル電流により、ゲート酸化膜中や酸化膜Si界面に捕獲順位が形成される。
【００５４】
第６の段階（Ｓ６）において、この捕獲順位が形成されることにより、MOSFET７１の閾値Vthが変動する。
【００５５】
CSP構造におけるTSVプロセスにおいては、nMOSFETの保護素子として、ダイオード（図１のダイオード３３に相当するもの）を使用する場合、上記の正電荷をもつPIDチャージを逃がすためには大きな電流を流すためにダイオードの面積を大きくする必要があり、場合によっては単層通常パッケージ品の場合と比較して１万乃至１０万倍の保護素子面積が必要となり、チップ面積を増大させ、装置構成を大型化してしまう。
【００５６】
また、特許文献１に記載のMOSFET型の保護素子（図２のMOSFET５２に相当するもの）では、面積増大は回避できる可能性があるが、残留電荷の影響により、被保護素子のゲートリーク電流が増大し、歩留り低下や消費電力増大を引き起こす可能性がある。
【００５７】
＜本開示の半導体装置の構成例＞
次に、図４を参照して、本開示の半導体装置の構成例について説明する。本開示の半導体装置は、チップ面積を増大させることなく、大きなPIDチャージを高効率で逃がし、被保護素子をPIDから保護するものである。
【００５８】
本開示の半導体装置１００においては、被保護素子であるMOSFET１０２のゲートなどPIDを受ける端子に、保護素子として機能させるMOSFET（保護MOSFET）１０４のドレイン端子が接続されている。
【００５９】
保護MOSFET１０４のゲート電極には、ダミーアンテナ１０３を介してPIDチャージが流入し、保護MOSFET１０４がONされる。また、ダミーアンテナ１０３には、順方向ゲートバイアス設定ダイオード１０５−１，１０５−２が、少なくとも１段以上付加されている。このような構造により、PIDチャージが、ダミーアンテナ１０３から順方向ゲートバイアス設定ダイオード１０５−１，１０５−２を経由して、電流として基板に流れることになるので、保護MOSFET１０４のゲートに、順方向電圧降下が生じて、バイアスが加わることとなり、保護MOSFET１０４がオンにされる。
【００６０】
すなわち、図４においては、保護MOSFET１０４のゲートに、ダミーアンテナ１０３を介して流入するPIDチャージの電流が流れることで、保護MOSFET１０４がオンにされて、そのON電流により、アンテナ１０１を介して流入するPIDチャージを逃がしているため、図１で示される保護ダイオード３３を使用する場合と比較して、大幅に抵抗が低くなる。
【００６１】
また、図４の半導体装置１００の構造では、MOSFETを保護素子として使用する点では、上述した特許文献１に記載の技術と共通であるが、保護MOSFET１０４のゲート電極がフローティングとならないため残留チャージに起因するリークが増大するといったことを防止することができる。さらに、PIDのチャージ量に応じて順方向ゲートバイアス設定ダイオード１０５の段数を調整する事で、適切なバイアスを保護MOSFET１０４のゲートに印加する事ができるため、様々なレベルのPIDチャージに対応する事が可能である。
【００６２】
より詳細には、被保護MOSFET１０２のnMOSFETのゲート電極に、保護MOSFET１０４として使用するnMOSFETのドレイン端子を接続している。保護MOSFET１０４のゲート端子にはダミーアンテナ１０３と、２段の順方向ダイオードからなるゲートバイアス設定ダイオード１０５−１，１０５−２を接続している。
【００６３】
プラズマプロセス中に保護MOSFET１０４のゲートにプラスのプラズマチャージが入ってくる場合、ダミーアンテナ１０３にも同時にプラスのプラズマチャージが入る。このチャージによる電流は順方向ダイオードを通じて低電位の基板へと抜け、その電流によるゲートバイアス設定ダイオード１０５−１，１０５−２の順方向電圧降下により、保護MOSFET１０４のゲートがON状態となる。この状態では被保護MOSFET１０２のゲートに入ったプラズマチャージはON状態の保護MOSFET１０４のチャネルを経由して、グランドに接地された低電位のソースへと抜ける。
【００６４】
被保護MOSFET１０２にダメージを与えるチャージの逃げ道が、保護MOSFET１０４のON状態のMOSFETチャネルとなるため、従来の逆方向ダイオード３３（図１）と比較し大幅に抵抗が低く、保護機能が高い。またプロセス終了後は保護MOSFET１０４のゲート電位が低く固定されるため、リーク増大などの副作用が無い。
【００６５】
例えば、閾値0.4Vの保護MOSFET１０２とするとき、ゲートへの電気的ストレス印加実験から、問題となる閾値変動が発生するゲート電流値が3E-13Aとなる場合を考える。
【００６６】
図５で示されるように、順方向特性を持つダイオードをゲートバイアス設定ダイオード１０５として使用する場合、閾値変動を起こす電流が流れる時、保護ダイオード１段あたりの順方向電圧降下は0.3V程度となる。
【００６７】
従って、この場合、２段の順方向ダイオードからなるゲートバイアス設定ダイオード１０５−１，１０５−２を付加すれば、0.6Vと閾値Vth（＝0.4V）以上の電圧が保護MOSFET１０４のゲートに印加され、問題となるPIDストレスが掛かる間、保護MOSFET１０４がONし、確実に被保護MOSFET１０２を保護することができる。
【００６８】
尚、ゲートバイアス設定ダイオード１０５は、順方向特性を持つダイオードである例について説明してきたが、電流が流れているときは抵抗として機能し、前記電流が流れないときは、接地電位となる機能（電位切替機能）を備えたものであれば、順方向特性を持つダイオードに限られるものではなく、例えば、抵抗、ダイオード接続されたMOSFETなどであってもよいものである。
【００６９】
本開示においては、ダミーアンテナ１０３のレイアウトが必要となるが、ダミーアンテナ１０３は複数の保護MOSFET１０４で共有することでトータルの面積は従来のダイオード３３を用いた場合よりも小さくする事が可能である。
【００７０】
例えば、図６で示されるように、TSV（Through Silicon Via）に対してPIDを設定するとき、レイアウト全体として、ダミーアンテナ分は面積が増えるが、TSV一個当たりの保護回路面積は従来の保護ダイオードを使用した場合と比較し小さくなる。そのため、この場合、例えば、６個の保護MOSFET１０４で１個のダミーアンテナ１０３を共有する事で全体の面積は縮小する事が可能である。
【００７１】
図６中左部には、従来の半導体装置１１と本開示の半導体装置１００のレイアウトにおける構成物の例が示されており、それぞれ上からパッドＰＡＤ１乃至ＰＡＤ６が示されており、半導体装置１００については、さらに、ダミーアンテナ１０３が示されている。また、図６中の右部には、従来の半導体装置１１と本開示の半導体装置１００のそれぞれの構成物の面積の内訳が示されている。
【００７２】
図６の左部で示されるように、半導体装置１１は水平方向の幅Ｄ１からなる従来のパッドＰＡＤ１乃至ＰＡＤ６と、本開示の半導体装置１００の水平方向の幅Ｄ２からなるパッドＰＡＤ１乃至ＰＡＤ６、およびダミーアンテナ１０３とが示されている。
【００７３】
従来の半導体装置１１のパッドＰＡＤ１乃至ＰＡＤ６は、左からTSVが設けられた領域Ｚ１、その他の部分の領域Ｚ２、およびPID保護のための必要な部分の領域Ｚ３からなり、これらが幅Ｄ１内に設けられている。ここで、点線で囲まれた、その他の部分の領域Ｚ２、およびPID保護のための必要な部分の領域Ｚ３が、入出力回路が設けられたIO（Input Output）セルを構成する。
【００７４】
これに対して、本開示の半導体装置１００においては、TSVが設けられた領域Ｚ１１、その他の部分の領域Ｚ１２、およびPID保護のための必要な部分の領域Ｚ１３からなり、これらが、幅Ｄ１よりも小さな幅Ｄ２内に設けられている。ここで、点線で囲まれた、その他の部分の領域Ｚ１２、およびPID保護のための必要な部分の領域Ｚ１３が、入出力回路が設けられたIO（Input Output）セルを構成する点については、従来の半導体装置１１と同様である。また、各パッドＰＡＤ１乃至６の図中の高さ方向の大きさは、半導体装置１１，１００のいずれも同一である。
【００７５】
すなわち、本開示の半導体装置１００においては、PID保護にダイオードが用いられていないので、PID保護のための必要な部分の領域Ｚ１３は、PID保護のための必要な部分の領域Ｚ３よりも小さくなるので、幅Ｄ２が幅Ｄ１よりも小さくなり、全体として小さくすることができる。
【００７６】
ただし、本開示の半導体装置１００には、さらに、ダミーアンテナ１０３が設けられることになる。
【００７７】
しかしながら、図６の右部で示されるように、各パッド面積をPAD面積＝5000um2とし、PIDに必要なIOセルの面積を、図中の左側の幅Ｄ１のセルについては、900um2とし、幅Ｄ２のセルについては、1um2とし、その他の面積については、1000um2であるものとし、ダミーアンテナを5000um2であるものとする。
【００７８】
このような場合、ダミーアンテナをＰＡＤ１乃至ＰＡＤ６の６個で共有することにすると、幅Ｄ２，Ｄ１のいずれのＰＡＤにおいても、必要とされる面積は、いずれも略一致する。すなわち、図６の右部においては、従来の半導体装置１１の面積は、41400um2であるのに対して、本開示の半導体装置１００は、41006um2となる。
【００７９】
被保護MOSFET１０２に接続されたPID要因となるアンテナ１０１を構成する配線またはViaに対して、ダミーアンテナ１０３となる配線のピッチを被保護MOSFET１０２に接続された配線のピッチよりも小さくする、またはVia径を被保護MOSFET１０２に接続されたViaのものよりも小さくする事で、電子シェーディング効果を強め、保護MOSFET１０４のゲートにプラスの電荷を集め易くすることができ、より保護機能を高める事ができる。
【００８０】
＜本開示の半導体装置のPID保護動作＞
次に、図３１のフローチャートを参照して、本開示の半導体装置のPID保護動作について説明する。
【００８１】
ステップＳ３１において、プラズマプロセスが開始されると、プラズマチャージが発生する。
【００８２】
ステップＳ３２において、ダミーアンテナ１０３がプラズマチャージにより、保護MOSFET１０４のゲート電圧が、ゲートバイアス設定ダイオード１０５（図４においては、１０５−１，１０５−２）の段数に応じた電圧（＝Vf×n（Vf：ゲートバイアス設定ダイオード１０５の１段あたりの電圧、n：段数）だけ上昇する。
【００８３】
ステップＳ３３において、保護MOSFET１０４は、ONの状態になる。
【００８４】
ステップＳ３４において、被保護MOSFET１０２のゲートにおける配線やViaからなるアンテナ１０１のプラズマチャージにより電荷が、保護MOSFET１０４のON電流としてグランドに逃がされる。すなわち、保護MOSFET１０４がON状態となっているので、保護MOSFET１０４のドレイン-ソース間が導通状態となり、そのドレインに接続された、被保護MOSFET１０２のゲートの電荷がグランドに逃がされる。
【００８５】
このように、プラズマプロセスが開始されると、ステップＳ３１乃至Ｓ３４の動作がなされて、被保護MOSFET１０２がPIDから保護される状態が継続される。
【００８６】
ステップＳ３５において、プラズマプロセスが終了すると、ダミーアンテナ１０３におけるプラズマチャージが消失する。
【００８７】
ステップＳ３６において、保護MOSFET１０４のゲートの電荷が、ゲートバイアス設定ダイオード１０５を介して、グランドに逃がされて、保護MOSFET１０４のゲート電圧が０とされる。
【００８８】
すなわち、プラズマプロセスが終了したときに、保護MOSFET１０４のゲートには、ゲートバイアス設定ダイオード１０５が接続されているため、保護MOSFET１０４のゲートの電荷は、ゲートバイアス設定ダイオード１０５を介してグランドに逃がされる。このとき、ゲートバイアス設定ダイオード１０５の設定電位が、保護MOSFET１０４の閾値Vth以上に設定されることにより、確実に保護MOSFET１０４のゲート電圧を０にすることが可能となる。
【００８９】
ステップＳ３７において、保護MOSFET１０４がOFF状態とされる。
【００９０】
この処理により、以降においては、被保護MOSFET１０２を確実に動作させることが可能となる。
【００９１】
以上の動作により、チップ面積を増大させることなく、大きなPIDチャージを高効率で逃がし、被保護素子をPIDから、より高い精度で保護することが可能となる。
【００９２】
尚、上述した処理は、ダミーアンテナ１０３となる配線のピッチを被保護MOSFET１０２に接続された配線のピッチよりも小さくする、またはVia径を被保護MOSFET１０２に接続されたViaのものよりも小さくする事で、電子シェーディング効果を強め、保護MOSFET１０４のゲートにプラスの電荷を集め易くする構成であることを前提とする。
【００９３】
すなわち、このような構成により、図７のフローチャートで示されるように、プラズマチャージが発生した場合、ダミーアンテナ１０３により保護MOSFET１０４のゲート電圧を上昇させて、アンテナ１０１により、被保護MOSFET１０２の閾値Vthを超えるよりも早いタイミングで、確実に保護MOSFET１０４をON状態にする。
【００９４】
結果として、プラズマチャージにより、被保護MOSFET１０２がONの状態になるよりも先に、保護MOSFET１０４をONの状態にすることが可能となるので、被保護MOSFET１０２を確実にPIDから保護することが可能となる。
【００９５】
＜製造方法＞
次に、図８を参照して、本開示の半導体装置の製造方法について説明する。
【００９６】
第１の工程において、図８の最上段で示されるように、Si基板１２１上に、ゲートバイアス設定ダイオード１０５の一部となる拡散層１２２が形成される。
【００９７】
第２の工程において、図８の上から２段目で示されるように、ゲート電極材料の堆積と、その後のフォトリソグラフィー、およびエッチングによるパターニングなどの手法を用いる事により被保護素子となるMOSFET１２３がゲート電極、イオン注入などの手法により形成され、ソースドレインの拡散層が形成され、被保護MOSFET１２３が形成される。この被保護MOSFET１２３が、図４の被保護MOSFET１０２に対応するものである。
【００９８】
第３の工程において、同様の手法で、保護MOSFET１２４のゲート電極及びソースドレインが形成される。この保護MOSFET１２４が、図４の保護MOSFET１０４に対応するものである。
【００９９】
第４の工程において、拡散層１２２上に拡散層１２５及び拡散層１２６が、イオン注入などの手法により形成され、これによりゲートバイアス設定ダイオード１０５−１が形成される。
【０１００】
第５の工程において、基板１２１へのコンタクト拡散層１２７が形成される。
【０１０１】
第６の工程において、図８の上から３段目で示されるように、被保護MOSFET１０２に対応するMOSFET１２３の保護対象端子（図ではゲートを示している）、保護MOSFET１０４に対応するMOSFET１２４のドレイン端子上にコンタクトホール（Via）１２８，１２９が開口され、その上に配線層１３４が形成されて接続される。
【０１０２】
第７の工程において、コンタクトホール（Via）１３０，１３１が形成され、配線層１３５が形成され、保護MOSFET１０２の対象端子とゲートバイアス設定ダイオード１０５−１の拡散層１２５とにそれぞれ接続される。
【０１０３】
第８の工程において、ゲートバイアス設定ダイオード１０５−２の端子となる拡散層１２６は、コンタクトホール１３２、配線層１３６、コンタクトホール１３３が形成される事で基板に接続される。
【０１０４】
第９の工程において、被保護MOSFET１０２のMOSFET１２３のゲート電極に接続された配線層１３４がプラズマチャージを受信する、被保護MOSFET１０２のMOSFETの保護対象端子に接続された配線またはViaからなるアンテナ（現実にアンテナが設けられるわけではないが、アンテナとして機能するもの）１３７が形成され、保護MOSFET１０４のMOSFET１２４のゲート電極に接続された配線層１３５上にダミーアンテナ１３８が形成される。すなわち、ダミーアンテナ１３８は、被保護MOSFET１０２のMOSFETの保護対象端子に接続された配線またはViaからなるアンテナ１３７と同時に形成される。
【０１０５】
以上の如く、本開示の半導体装置によれば、チップ面積を増大させること無く、大きなPIDチャージを高効率で逃がし、被保護MOSFETをPIDから保護することが可能となる。また、リーク増大などの副作用を生じさせることなく、幅広いレベルのPIDから確実に被保護MOSFETを保護することが可能となる。さらに、積層チップ構造やCSP構造など、既に発生している大きなPIDにも対応可能であり、こうした半導体装置の性能や製造歩留りを向上させ、チップ面積削減による低コスト化を図ることが可能となる。
【０１０６】
尚、以上においては、被保護MOSFETと保護MOSFETとがいずれも構成に含まれる半導体装置を例にして説明してきたが、保護MOSFETについては、最終的な製品に搭載する必要がないので、例えば、製造工程が全て完了したところで、または、製造工程における、以降にプラズマプロセスがない工程において、保護MOSFETについては、半導体装置そのものからは削除するようにしてもよい。すなわち、この場合、保護MOSFETは、被保護MOSFETのPID保護装置としてのみ機能することになる。
【０１０７】
また、以上においては、保護素子をMOSFET型の素子により構成し、保護MOSFETとして使用する例について説明してきたが、保護素子として同様の機能を備えたものであれば、必ずしもMOSFET型の素子である必要はなく、例えば、保護素子をバイポーラトランジスタから構成するようにしてもよい。保護素子をバイポーラトランジスタにより構成する場合、ゲートは、ベースに、ソースは、エミッタに、ドレインは、コレクタに、それぞれ対応させる。
【０１０８】
尚、本開示は、以下のような構成も取ることができる。
＜１＞  被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含む
半導体装置。
＜２＞  前記ダミーアンテナを構成するViaは、前記被保護MOSFETに接続されたViaよりも小口径のViaである
＜１＞に記載の半導体装置。
＜３＞  前記ダミーアンテナを構成する配線は、前記被保護MOSFETに接続された配線よりも小ピッチの配線である
＜１＞または＜２＞に記載の半導体装置。
＜４＞  前記PIDチャージが発生していない場合、前記保護MOSFETのゲート電極の電位が接地電位となる電位切替部をさらに含む
＜１＞乃至＜３＞のいずれかに記載の半導体装置。
＜５＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードである
＜４＞に記載の半導体装置。
＜６＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗である
＜４＞に記載の半導体装置。
＜７＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETである
＜４＞に記載の半導体装置。
＜８＞  被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンさせるダミーアンテナとを含む
半導体装置の製造方法であって、
前記被保護MOSFETを形成する工程と、
前記保護MOSFETを形成する工程と、
前記被保護MOSFETのゲート電極と前記保護MOSFETのドレイン間の配線を形成する工程と、
前記被保護MOSFETに配線、Viaを形成する工程と、
前記保護MOSFETに前記ダミーアンテナを形成する工程と
を含む半導体装置の製造方法。
＜９＞  ゲート保護ダイオードを形成する工程をさらに含む
＜８＞に記載の半導体装置の製造方法。
＜１０＞  被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたドレイン、および接地されたソースを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護する保護MOSFETと、
前記保護MOSFETのゲート電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記保護MOSFETをオンにさせるダミーアンテナとを含む
PID保護装置。
＜１１＞  前記被保護MOSFETのゲート電極から、前記保護MOSFETのチャネルを通じて基板に電流が流れるときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含む
＜１０＞に記載のPID保護装置。
＜１２＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられる前記基板の方向を順方向とするダイオードである
＜１１＞に記載のPID保護装置。
＜１３＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられる抵抗である
＜１１＞に記載のPID保護装置。
＜１４＞  前記電位切替部は、前記ゲート電極と、基板との間に設けられるMOSFETである
＜１１＞に記載のPID保護装置。
＜１５＞  被保護MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極と接続されたコレクタ、および接地されたエミッタを有し、前記被保護MOSFETをPID（Plasma Induced Damage）より保護するバイポーラトランジスタと、
前記バイポーラトランジスタのベース電極に接続された、PIDチャージにより、前記被保護MOSFETのゲート電極にチャージが蓄積するよりも先に前記トランジスタをオンにさせるダミーアンテナとを含む
PID保護装置。
＜１６＞  前記ベース電極と、エミッタとの間に、電流が流れているときは抵抗として機能し、前記電流が流れないときは、接地電位となる電位切替部をさらに含む
＜１５＞に記載のPID保護装置。
＜１７＞  前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる前記エミッタの方向を順方向とするダイオードである
＜１６＞に記載のPID保護装置。
＜１８＞  前記電位切替部は、前記ベース電極と、エミッタとの間に設けられる抵抗である
＜１６＞に記載のPID保護装置。
＜１９＞  前記電位切替部は、前記ベース電極と、エミッタとの間に設けられるMOSFETである
＜１６＞に記載のPID保護装置。
【符号の説明】
【０１０９】
１００  半導体装置，  １０１  アンテナ，  １０２  被保護MOSFET，  １０３  アンテナ，  １０４  保護MOSFET，  １０５，１０５−１，１０５−２  ゲートバイアス設定ダイオード
【図１】
2018064008.tif 000003
【図２】
2018064008.tif 000004
【図３】
2018064008.tif 000005
【図４】
2018064008.tif 000006
【図５】
2018064008.tif 000007
【図６】
2018064008.tif 000008
【図７】
2018064008.tif 000009
【図８】
2018064008.tif 000010