(57)【要約】【課題】実装基板に効率よく実装することができる電子部品を提供する。【解決手段】電子部品１Ｃは、互いに対向する一対の第１辺部１０１、および、一対の第１辺部１０１に直交し、互いに対向する一対の第２辺部１０２を含む実装基板１００に搭載可能である。実装基板１００は、電子部品１Ｃ、第１電子部品、および第２電子部品の少なくともいずれかを搭載可能に構成される。第１電子部品の長さ方向の寸法をＬ１とし、第１電子部品の幅方向の寸法をＷ１とし、第２電子部品の長さ方向の寸法をＬ２とし、第２電子部品の幅方向の寸法をＷ２とした場合に、電子部品１Ｃの幅方向の寸法は、Ｗ１およびＷ２のいずれか一方である。電子部品１Ｃの長さ方向の寸法は、電子部品の幅方向の寸法が、Ｗ１の場合にはＬ２であり、電子部品１Ｃの幅方向の寸法が、Ｗ２の場合にはＬ１である。【選択図】図９
2018022832.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する一対の第１辺部、および、前記一対の第１辺部に直交し、互いに対向する一対の第２辺部を含む実装基板に搭載可能な電子部品であって、
前記実装基板は、前記電子部品、第１電子部品、および第２電子部品の少なくともいずれかを搭載可能に構成され、
前記第１電子部品は、
積層された複数の第１誘電体層と複数の第１内部電極層とを有し、かつ、積層方向に相対する一対の第１主面と、前記積層方向に直交する幅方向に相対する一対の第１側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第１端面と、を有する第１の積層体、および、前記一対の第１端面の各々から前記一対の第１主面および前記一対の第１側面の一部に延びるように設けられた一対の第１外部電極と、を含み、
前記第２電子部品は、
積層された複数の第２誘電体層と複数の第２内部電極層とを有し、かつ、積層方向に相対する一対の第２主面と、前記積層方向に直交する幅方向に相対する一対の第２側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第２端面とを有する、第２積層体、および、前記一対の第２端面の各々から前記一対の第２主面および前記一対の第２側面の一部に延びるように設けられた一対の第２外部電極と、を含み、
前記第１電子部品の前記長さ方向の寸法をＬ１とし、前記第１電子部品の前記幅方向の寸法をＷ１とし、前記第２電子部品の前記長さ方向の寸法をＬ２とし、前記第２電子部品の前記幅方向の寸法をＷ２とした場合に、
前記一対の第１辺部の長さＷ３は、前記Ｗ１と前記Ｗ２の最小公倍数であり、
前記一対の第２辺部の長さＬ３は、前記Ｌ１と前記Ｌ２の最小公倍数であり、
前記電子部品は、
積層された複数の第３誘電体層と複数の第３内部電極層とを有し、かつ、積層方向に相対する一対の第３主面と、前記積層方向に直交する幅方向に相対する一対の第３側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第３端面とを有する第３積層体、および、前記一対の第３端面の各々から前記一対の第３主面および前記一対の第３側面の一部に延びるように設けられた一対の第３外部電極を含み、
前記電子部品の前記幅方向の寸法は、前記Ｗ１および前記Ｗ２のいずれか一方であり、
前記電子部品の前記長さ方向の寸法は、
前記電子部品の前記幅方向の寸法が、前記Ｗ１の場合には前記Ｌ２であり、
前記電子部品の前記幅方向の寸法が、前記Ｗ２の場合には前記Ｌ１である、電子部品。
【請求項２】
前記Ｌ１は、０．６ｍｍ±２０％であり、
前記Ｗ１は、０．３ｍｍ±２０％であり、
前記Ｌ２は、０．４ｍｍ±２０％であり、
前記Ｗ２は、０．２ｍｍ±２０％である、請求項１に記載の電子部品。
【請求項３】
高さ方向の寸法として、Ｔ３寸法を有し、
前記Ｔ３は、０．４ｍｍ±２０％である、請求項１または２に記載の電子部品。
【請求項４】
前記電子部品は、積層セラミックコンデンサである、請求項１から３のいずれか１項に記載の電子部品。
【請求項５】
互いに対向する一対の第１辺部、および、前記一対の第１辺部に直交し、互いに対向する一対の第２辺部を含む実装基板に搭載可能な電子部品であって、
前記実装基板は、前記電子部品、第１電子部品、および第２電子部品の少なくともいずれかを搭載可能に構成され、
前記第１電子部品は、
積層された複数の第１誘電体層と複数の第１内部電極層とを有し、かつ、積層方向に相対する一対の第１主面と、前記積層方向に直交する幅方向に相対する一対の第１側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第１端面と、を有する第１積層体、および、前記一対の第１端面の各々から前記一対の第１主面および前記一対の第１側面の一部に延びるように設けられた一対の第１外部電極と、を含み、
前記第２電子部品は、
積層された複数の第２誘電体層と複数の第２内部電極層とを有し、かつ、積層方向に相対する一対の第２主面と、前記積層方向に直交する幅方向に相対する一対の第２側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第２端面とを有する、第２積層体、および、前記一対の第２端面の各々から前記一対の第２主面および前記一対の第２側面の一部に延びるように設けられた一対の第２外部電極と、を含み、
前記第１電子部品の前記長さ方向の寸法をＬ１とし、前記第１電子部品の前記幅方向の寸法をＷ１とし、前記第２電子部品の前記長さ方向の寸法をＬ２とし、前記第２電子部品の前記幅方向の寸法をＷ２とした場合に、
前記一対の第１辺部の長さＷ３は、前記Ｗ１と前記Ｗ２の最小公倍数であり、
前記一対の第２辺部の長さＬ３は、前記Ｌ１と前記Ｌ２の最小公倍数であり、
前記電子部品は、
積層された複数の第３誘電体層と複数の第３内部電極層とを有し、かつ、積層方向に相対する一対の第３主面と、前記積層方向に直交する幅方向に相対する一対の第３側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する一対の第３端面とを有する第３積層体、および、前記一対の第３端面の各々から前記一対の第３主面および前記一対の第３側面の一部に延びるように設けられた一対の第３外部電極を含み、
前記電子部品の前記幅方向の寸法が、前記Ｗ２であり、
前記電子部品の前記長さ方向の寸法が、前記Ｌ１であり、
前記電子部品の前記積層方向の寸法が、Ｔ３であり、
前記Ｌ１は、０．４０ｍｍ±２０％であり、
前記Ｗ２は、０．３０ｍｍ±２０％であり、
前記Ｔ３は、０．４０ｍｍ±２０％であり、
前記第３誘電体層は、Ｂａ、Ｔｉ、Ｄｙ、Ｍｇ、Ｍｎ、Ｓｉ、Ｖ、Ａｌ、およびＺｒを含み、
前記第３誘電体層に含まれるＤｙの含有量は、Ｔｉ１００モル部に対して１．０８モル部以上１．３２モル部以下であり、
前記第３誘電体層に含まれるＭｇの含有量は、Ｔｉ１００モル部に対して０．３５１モル部以上０．４２９モル部以下であり、
前記第３誘電体層に含まれるＶの含有量は、Ｔｉ１００モル部に対して０．２８８モル部以上０．３５モル部以下であり、
前記第３内部電極層は、前記一対の第３端面のうち一方の第３端面に到達し前記一対の第３外部電極の一方に電気的に接続される第４内部電極層と、前記一対の第３端面のうち他方の第３端面に到達し前記一対の第３外部電極の他方に電気的に接続される第５内部電極層とを含み、
前記積層方向から見た場合に、
前記一対の第３側面のうち一方の第３側面側に位置する前記第３内部電極層の端部と前記一方の第３側面との間の前記幅方向に沿った距離、および、前記一対の第３側面のうち他方の第３側面側に位置する前記第４内部電極層の端部と前記他方の側面との間の前記幅方向に沿った距離は、２０μｍ以上４０μｍ以下であり、
前記他方の第３端面側に位置する前記第４内部電極層の端部と前記他方の第３端面との間の前記長さ方向に沿った距離、および、前記一方の第３端面側に位置する前記第５内部電極層の端部と前記一方の第３端面との間の前記長さ方向に沿った距離は、３０μｍ以上５０μｍ以下である、電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交互に積層された誘電体層および内部電極層を含む積層体を備えた電子部品に関する。
【背景技術】
【０００２】
電子部品としての積層セラミックコンデンサが実装された実装基板が開示された文献として、たとえば特開２０１１−１０８８２７号公報（特許文献１）が挙げられる。積層セラミックコンデンサが搭載された実装基板は、電子機器に使用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０８８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電子機器は、小型化されている。このため、実装基板も小型化され、積層セラミックコンデンサ等の電子部品が実装される実装面積も極小化してきている。積層セラミックコンデンサは、一般的に規格化された大きさを有している。規格された大きさとしては、たとえば、長さ寸法（Ｌ寸法）０．４ｍｍ×幅寸法（Ｗ寸法）０．２ｍｍ×高さ寸法（Ｔ寸法）０．２ｍｍ、Ｌ寸法０．６ｍｍ×Ｗ寸法０．３ｍｍ×Ｔ寸法０．３ｍｍ、Ｌ寸法１．０ｍｍ×Ｗ寸法０．５ｍｍ×Ｔ寸法０．５ｍｍがある。
【０００５】
このため、実装基板の大きさと積層セラミックコンデンサの大きさとの関係の如何によっては、積層セラミックコンデンサを効率よく実装基板に実装することができない場合があった。
【０００６】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、実装基板に効率よく実装することができる電子部品を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の局面に基づく電子部品は、互いに対向する一対の第１辺部、および、上記一対の第１辺部に直交し、互いに対向する一対の第２辺部を含む実装基板に搭載可能な電子部品である。上記実装基板は、上記電子部品、第１電子部品、および第２電子部品の少なくともいずれかを搭載可能に構成され、上記第１電子部品は、積層された複数の第１誘電体層と複数の第１内部電極層とを有し、かつ、積層方向に相対する一対の第１主面と、上記積層方向に直交する幅方向に相対する一対の第１側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第１端面と、を有する第１積層体、および、上記一対の第１端面の各々から上記一対の第１主面および上記一対の第１側面の一部に延びるように設けられた一対の第１外部電極と、を含み、上記第２電子部品は、積層された複数の第２誘電体層と複数の第２内部電極層とを有し、かつ、積層方向に相対する一対の第２主面と、上記積層方向に直交する幅方向に相対する一対の第２側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第２端面とを有する、第２積層体、および、上記一対の第２端面の各々から上記一対の第２主面および上記一対の第２側面に延びるように設けられた一対の第２外部電極と、を含む。上記第１電子部品の上記長さ方向の寸法をＬ１とし、上記第１電子部品の上記幅方向の寸法をＷ１とし、上記第２電子部品の上記長さ方向の寸法をＬ２とし、上記第２電子部品の上記幅方向の寸法をＷ２とした場合に、上記一対の第１辺部の長さＷ３は、上記Ｗ１と上記Ｗ２の最小公倍数であり、上記一対の第２辺部の長さＬ３は、上記Ｌ１と上記Ｌ２の最小公倍数である。上記電子部品は、積層された複数の第３誘電体層と複数の第３内部電極層とを有し、かつ、積層方向に相対する一対の第３主面と、上記積層方向に直交する幅方向に相対する一対の第３側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第３端面とを有する第３積層体、および、上記一対の第３端面の各々から上記一対の第３主面および上記一対の第３側面の一部に延びるように設けられた一対の第３外部電極を含み、上記電子部品の上記幅方向の寸法は、上記Ｗ１および上記Ｗ２のいずれか一方であり、上記電子部品の上記長さ方向の寸法は、上記電子部品の上記幅方向の寸法が、上記Ｗ１の場合には上記Ｌ２であり、上記電子部品の上記幅方向の寸法が、上記Ｗ２の場合には上記Ｌ１である。
【０００８】
上記本発明の第１の局面に基づく電子部品にあっては、上記Ｌ１は、０．６ｍｍ±２０％であることが好ましく、上記Ｗ１は、０．３ｍｍ±２０％であることが好ましい。また、上記Ｌ２は、０．４ｍｍ±２０％であることが好ましく、上記Ｗ２は、０．２ｍｍ±２０％であることが好ましい。
【０００９】
上記本発明の第１の局面に基づく電子部品は、高さ方向の寸法として、Ｔ３寸法を有する。この場合において、上記Ｔ３は、０．４ｍｍ±２０％であることが好ましい。
【００１０】
上記本発明の第１の局面に基づく電子部品は、積層セラミックコンデンサであることが好ましい。
【００１１】
本発明の第２の局面に基づく電子部品は、互いに対向する一対の第１辺部、および、上記一対の第１辺部に直交し、互いに対向する一対の第２辺部を含む実装基板に搭載可能な電子部品である。上記実装基板は、上記電子部品、第１電子部品、および第２電子部品の少なくともいずれかを搭載可能に構成され、上記第１電子部品は、積層された複数の第１誘電体層と複数の第１内部電極層とを有し、かつ、積層方向に相対する一対の第１主面と、上記積層方向に直交する幅方向に相対する一対の第１側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第１端面と、を有する第１積層体、および、上記一対の第１端面の各々から上記一対の第１主面および上記一対の第１側面の一部に延びるように設けられた一対の第１外部電極と、を含み、上記第２電子部品は、積層された複数の第２誘電体層と複数の第２内部電極層とを有し、かつ、積層方向に相対する一対の第２主面と、上記積層方向に直交する幅方向に相対する一対の第２側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第２端面とを有する、第２積層体、および、上記一対の第２端面の各々から上記一対の第２主面および上記一対の第２側面の一部に延びるように設けられた一対の第２外部電極と、を含み、上記第１電子部品の上記長さ方向の寸法をＬ１とし、上記第１電子部品の上記幅方向の寸法をＷ１とし、上記第２電子部品の上記長さ方向の寸法をＬ２とし、上記第２電子部品の上記幅方向の寸法をＷ２とした場合に、上記一対の第１辺部の長さＷ３は、上記Ｗ１と上記Ｗ２の最小公倍数であり、上記一対の第２辺部の長さＬ３は、上記Ｌ１と上記Ｌ２の最小公倍数である。上記電子部品は、積層された複数の第３誘電体層と複数の第３内部電極層とを有し、かつ、積層方向に相対する一対の第３主面と、上記積層方向に直交する幅方向に相対する一対の第３側面と、上記積層方向および上記幅方向に直交する長さ方向に相対する一対の第３端面とを有する第３積層体、および、上記一対の第３端面の各々から上記一対の第３主面および上記一対の第３側面に延びるように設けられた一対の第３外部電極を含む。上記電子部品の上記幅方向の寸法が、上記Ｗ２であり、上記電子部品の上記長さ方向の寸法が、上記Ｌ１であり、上記電子部品の上記積層方向の寸法が、Ｔ３であり、上記Ｌ１は、０．４０ｍｍ±２０％であり、上記Ｗ２は、０．３０ｍｍ±２０％であり、上記Ｔ３は、０．４０ｍｍ±２０％である。上記第３誘電体層は、Ｂａ、Ｔｉ、Ｄｙ、Ｍｇ、Ｍｎ、Ｓｉ、Ｖ、Ａｌ、およびＺｒを含み、上記第３誘電体層に含まれるＤｙの含有量は、Ｔｉ１００モル部に対して１．０８モル部以上１．３２モル部以下であり、上記第３誘電体層に含まれるＭｇの含有量は、Ｔｉ１００モル部に対して０．３５１モル部以上０．４２９モル部以下であり、上記第３誘電体層に含まれるＶの含有量は、Ｔｉ１００モル部に対して０．２８８モル部以上０．３５モル部以下である。上記第３内部電極層は、上記一対の第３端面のうち一方の第３端面に到達し上記一対の第３外部電極の一方に電気的に接続される第４内部電極層と、上記一対の第３端面のうち他方の第３端面に到達し上記一対の第３外部電極の他方に電気的に接続される第５内部電極層とを含む。上記積層方向から見た場合に、上記一対の第３側面のうち一方の第３側面側に位置する上記第３内部電極層の端部と上記一方の第３側面との間の上記幅方向に沿った距離、および、上記一対の第３側面のうち他方の第３側面側に位置する上記第４内部電極層の端部と上記他方の側面との間の上記幅方向に沿った距離は、２０μｍ以上４０μｍ以下であり、上記他方の第３端面側に位置する上記第４内部電極層の端部と上記他方の第３端面との間の上記長さ方向に沿った距離、および、上記一方の第３端面側に位置する上記第５内部電極層の端部と上記一方の第３端面との間の上記長さ方向に沿った距離は、３０μｍ以上５０μｍ以下である。
【発明の効果】
【００１２】
本発明によれば、実装基板に効率よく実装することができる電子部品を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る積層セラミックコンデンサの概略斜視図である。
【図２】図１に示すＩＩ−ＩＩ線に沿った模式的な断面図である。
【図３】図１に示すＩＩＩ−ＩＩＩ線に沿った模式的な断面図である。
【図４】図２に示す要部の拡大断面図である。
【図５】実施の形態に係る積層セラミックコンデンサの製造フローを示す図である。
【図６】実施例および比較例に係る積層セラミックコンデンサの信頼性評価、温度特性評価、および微粒化評価を示す図である。
【図７】実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第１実装例を示す図である。
【図８】実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第２実装例を示す図である。
【図９】実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第３実装例を示す図である。
【図１０】実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第４実装例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、電子部品として、積層セラミックコンデンサを例示して説明を行なう。また、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。
【００１５】
図１は、実施の形態に係る積層セラミックコンデンサの概略斜視図である。図２は、図１に示すＩＩ−ＩＩ線に沿った模式的な断面図である。図３は、図１に示すＩＩＩ−ＩＩＩ線に沿った模式的な断面図である。図４は、図２に示す要部の拡大断面図である。図１から図４を参照して、実施の形態に係る積層セラミックコンデンサ１Ｃについて説明する。なお、積層セラミックコンデンサ１Ｃは、電子部品に相当する。
【００１６】
図１ないし図３に示すように、本実施の形態における積層セラミックコンデンサ１Ｃは、略直方体状の外形を有しており、積層体１０と、一対の外部電極２０Ａ，２０Ｂとを備えている。一対の外部電極２０Ａ，２０Ｂは、一対の第３外部電極に相当する。
【００１７】
積層体１０は、略直方体状の外形を有している。積層体１０は、積層された複数の誘電体層１１と複数の内部電極層１２とを含んでいる。誘電体層１１は、第３誘電体層に相当し、内部電極層１２は、第３内部電極層に相当する。
【００１８】
積層体１０は、複数の誘電体層１１と複数の内部電極層１２との積層方向Ｔにおいて相対する一対の主面１０ａ１，１０ａ２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する一対の側面１０ｂ１，１０ｂ２と、積層方向Ｔおよび幅方向Ｗの双方に直交する長さ方向Ｌにおいて相対する一対の端面１０ｃ１，１０ｃ２を含む。
【００１９】
一対の主面１０ａ１，１０ａ２は、一対の第３主面に相当し、一対の側面１０ｂ１，１０ｂ２は、一対の第３側面に相当し、一対の端面１０ｃ１，１０ｃ２は、一対の第３端面に相当する。積層体１０は、第３積層体に相当する。
【００２０】
ここで、上述のように積層体１０の外形は略直方体状であるが、積層体１０の角部および稜線部には丸みがつけられていることが好ましい。角部は、積層体１０の３面が交わる部分であり、稜線部は、積層体１０の２面が交わる部分である。また、一対の主面１０ａ１，１０ａ２、一対の側面１０ｂ１，１０ｂ２、および一対の端面１０ｃ１，１０ｃ２の少なくともいずれか１つに、凹凸が形成されていてもよい。
【００２１】
積層体１０は、積層方向Ｔにおいて、内層部と一対の外層部とに区分される。一対の外層部は、積層体１０の一対の主面１０ａ１，１０ａ２にそれぞれ隣接して位置している。一対の外層部のうちの一方は、一対の主面のうち一方の主面１０ａ１とこの主面１０ａ１に最も近い内部電極層１２との間に位置する誘電体層１１で構成されている。
【００２２】
一対の外層部のうちの他方は、一対の主面のうち他方の主面１０ａ２とこの主面１０ａ２に最も近い内部電極層１２との間に位置する誘電体層１１で構成されている。内層部は、一対の外層部に挟まれた領域である。すなわち、内層部は、外層部を構成しない複数の誘電体層１１と、全ての内部電極層１２とから構成されている。
【００２３】
複数の誘電体層１１の積層枚数は、１５０枚以上２００枚以下であることが好ましい。１対の外層部の各々の厚さは、１０μｍ以上２２μｍ以下であることが好ましい。内層部に含まれる複数の誘電体層１１の各々の厚さは、０．６μｍ以上０．８μｍ以下であることが好ましい。
【００２４】
誘電体層１１は、ＢａまたはＴｉを含むペロブスカイト型化合物で構成されている。誘電体層１１を構成する材料としては、ＢａＴｉＯ３などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｇ化合物、Ｍｎ化合物、Ｓｉ化合物、Ｖ化合物、Ａｌ化合物、Ｚｒ化合物、および希土類化合物（たとえば、Ｄｙ２Ｏ３）などが添加された材料を用いてもよい。
【００２５】
誘電体層１１は、Ｂａ、Ｔｉ、Ｄｙ、Ｍｇ、Ｍｎ、Ｓｉ、Ｖ、Ａｌ、およびＺｒを含む。誘電体層１１に含まれるＤｙの含有量は、Ｔｉ１００モル部に対して１．０８モル部以上１．３２モル部以下であることが好ましい。Ｄｙの含有量が、上記範囲内にある場合には、信頼性を十分に確保することができる。
【００２６】
誘電体層１１に含まれるＭｇの含有量は、Ｔｉ１００モル部に対して０．３５１モル部以上０．４２９モル部以下であることが好ましい。Ｍｇの含有量が、上記範囲内にある場合には、誘電体層に含まれるグレインの微粒化を図ることができる。
【００２７】
誘電体層１１に含まれるＶの含有量は、Ｔｉ１００モル部に対して０．２８８モル部以上０．３５モル部以下であることが好ましい。Ｖの含有量が、上記範囲内にある場合には、温度特性を良好に維持することができる。
【００２８】
誘電体層１１に含まれるＺｒの含有量は、Ｔｉ１００モル部に対して０．０４モル部以下であることが好ましい。
【００２９】
複数の内部電極層１２は、一対の外部電極のうち一方の外部電極２０Ａに接続された複数の第４内部電極層１２１と、一対の外部電極のうち他方の外部電極２０Ｂに接続された複数の第５内部電極層１２２とを含む。
【００３０】
複数の内部電極層１２の積層枚数は、２００枚以上４００枚以下であることが好ましい。複数の内部電極層１２の各々の厚さは、０．４μｍ以上０．７μｍ以下であることが好ましい。複数の内部電極層１２の各々が誘電体層１１を隙間なく覆っている被覆率は、６０％以上８０％以下であることが好ましい。
【００３１】
第４内部電極層１２１および第５内部電極層１２２の各々は、平面視した場合に略矩形状の形状を有している。第４内部電極層１２１と第５内部電極層１２２とは、積層体１０の積層方向Ｔにおいて等間隔に交互に配置されている。また、第４内部電極層１２１と第５内部電極層１２２とは、誘電体層１１を間に挟んで互いに対向するように配置されている。
【００３２】
第４内部電極層１２１および第５内部電極層１２２の各々は、互いに対向している対向電極部と、対向電極部から積層体１０の一方の端面１０ｃ１または他方の端面１０ｃ２側に向けて引き出されている引出電極部とから構成されている。第４内部電極層１２１の引出電極部は、対向電極部から積層体１０の端面１０ｃ１側に向けて引き出されており、第５内部電極層１２２の引出電極部は、対向電極部から積層体１０の端面１０ｃ２側に向けて引き出されている。
【００３３】
ここで、内層部に含まれる誘電体層１１が対向電極部同士の間に位置しているため、これによって静電容量が形成されることになり、当該部分においてコンデンサの機能が生じることになる。
【００３４】
内部電極層１２を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、当該群より選ばれる少なくとも１種の金属を含む合金を用いることができる。合金としては、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１２は、誘電体層１１に含まれる誘電体セラミックと同一組成系の誘電体の粒子を含んでいてもよい。
【００３５】
積層体１０は、積層方向Ｔから見て、対向電極部と側面１０ｂ１との間に位置する第１側面側ギャップ部と、対向電極部と側面１０ｂ２との間に位置する第２側面側ギャップ部とを有している。第１側面側ギャップ部および第２側面側ギャップ部の幅方向Ｗにおける大きさは、２０μｍ以上４０μｍ以下であることが好ましい。
【００３６】
すなわち、積層方向Ｔから見た場合に、一対の側面１０ｂ１，１０ｂ２のうち一方の側面１０ｂ１側に位置する内部電極層１２の端部と一方の側面１０ｂ１との間の幅方向Ｗに沿った距離、および、一対の側面１０ｂ１，１０ｂ２のうち他方の側面１０ｂ２側に位置する第４内部電極層１２１の端部と他方の側面との間の幅方向Ｗに沿った距離は、２０μｍ以上４０μｍ以下である。
【００３７】
また、積層体１０は、積層方向Ｔから見て、対向電極部と端面１０ｃ１との間に位置する第１端面側ギャップ部と、対向電極部と端面１０ｃ２との間に位置する第２端面側ギャップ部とを有している。第１端面側ギャップ部および第２端面側ギャップ部の長さ方向Ｌにおける大きさは、３０μｍ以上５０μｍ以下であることが好ましい。
【００３８】
すなわち、積層方向Ｔから見た場合に、一対の端面１０ｃ１，１０ｃ２のうち他方の端面１０ｃ２側に位置する第４内部電極層１２１の端部と他方の端面１０ｃ２との間の長さ方向Ｌに沿った距離、および、一方の端面１０ｃ１側に位置する第５内部電極層１２２の端部と一方の端面１０ｃ１との間の長さ方向Ｌに沿った距離は、３０μｍ以上５０μｍ以下である。
【００３９】
なお、上述した第４内部電極層１２１の引出電極部は、第１端面側ギャップ部に含まれており、上述した第５内部電極層１２２の引出電極部は、第２端面側ギャップ部に含まれている。
【００４０】
第１側面側ギャップ部および第２側面側ギャップ部の幅方向Ｗにおける大きさ、ならびに、第１端面側ギャップ部および第２端面側ギャップ部の長さ方向Ｌにおける大きさを上述のような範囲とすることにより、積層コンデンサの小型化および大容量化を実現しつつ、信頼性を確保することができる。
【００４１】
ここで、複数の誘電体層１１および複数の内部電極層１２の各々の厚みは、以下に示す方法によって求めた平均厚みとして測定できる。
【００４２】
まず、研磨によって露出させた積層体１０の長さ方向Ｌと直交する断面を走査型電子顕微鏡にて観察する。次に、積層体１０の断面の中心を通る積層方向Ｔに沿った中心線およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における誘電体層１１または内部電極層１２の厚みをそれぞれ測定する。こうして得られた５つの測定値の平均値を算出し、当該平均値を誘電体層または内部電極層の平均厚みとする。より正確な平均厚みを求める場合には、積層方向Ｔにおける上部、中央部、下部のそれぞれについて上記５つの測定値を測定し、それらの平均値を平均厚みとする。
【００４３】
一対の外部電極２０Ａ，２０Ｂの各々は、積層体１０の外表面の一部を覆うように設けられている。具体的には、一対の外部電極のうち一方の外部電極２０Ａは、一対の端面のうち一方の端面１０ｃ１から、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。
【００４４】
一対の外部電極うち他方の外部電極２０Ｂは、一対の端面のうち他方の端面１０ｃ２から、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。
【００４５】
一対の外部電極２０Ａ，２０Ｂの各々は、下地電極層と、当該下地電極層上に配置されためっき層２３とを含む。本実施の形態においては、下地電極層として、焼付層２１と樹脂層２２とが設けられているが、下地電極層は、焼付層、樹脂層、および薄膜層の少なくとも１つを含んでいればよい。
【００４６】
焼付層２１は、積層体１０上に設けられている。具体的には、一方の外部電極２０Ａに含まれる焼付層２１は、一方の端面１０ｃ１から、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。他方の外部電極２０Ｂに含まれる焼付層２１は、他方の端面１０ｃ２から一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。
【００４７】
焼付層２１は、ガラスおよび金属を含む。焼付層２１を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。焼付層２１は、積層された複数の層で構成されていてもよい。焼付層２１としては、積層体１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１２と同時に焼成された層であってもよい。焼付層２１の厚さ（最大厚さ）は、２０μｍ以上３０μｍ以下であることが好ましい。
【００４８】
樹脂層２２は、焼付層２１の先端側が露出するように、焼付層２１の外表面上に設けられている。一方の外部電極２０Ａに含まれる樹脂層２２は、一方の端面１０ｃ１から、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。他方の外部電極２０Ｂに含まれる樹脂層２２は、他方の端面１０ｃ２から一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。
【００４９】
樹脂層２２は、導電性粒子と熱硬化性樹脂とを含む。樹脂層２２は、積層された複数の層で構成されていてもよい。
【００５０】
めっき層２３は、樹脂層２２および、樹脂層２２から露出する焼付層２１を覆うように設けられている。
【００５１】
一方の外部電極２０Ａに含まれるめっき層２３は、一方の端面１０ｃ１から、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。他方の外部電極２０Ｂに含まれるめっき層２３は、他方の端面１０ｃ２から一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の各々の一部に亘って設けられている。
【００５２】
めっき層２３を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。
【００５３】
めっき層２３は、積層された複数の層で構成されていてもよい。この場合、めっき層２３としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際の半田によって浸食されることを防止する機能を有する。Ｓｎめっき層は、セラミック電子部品を実装する際の半田との濡れ性を向上させ、セラミック電子部品の実装を容易にする機能を有する。めっき層の１層当たりの厚さは、２．０μｍ以上６．０μｍ以下であることが好ましい。
【００５４】
また、めっき層２３は、上記の２層構造の以外の２層構造として、第１めっき層と第２めっき層とを含んでいてもよい。
【００５５】
第１めっき層および第２めっき層は、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されている。
【００５６】
たとえば、内部電極としてＮｉを用いた場合、第１めっき層としては、Ｎｉと接合性のよいＣｕを用いることが好ましい。また、第２めっき層としては、はんだ濡れ性のよいＳｎやＡｕを用いることが好ましい。なお、第１めっき層としては、はんだバリア性能を有するＮｉを用いてもよい。
【００５７】
第２めっき層は、必要に応じて形成されるものであり、めっき層２３は、第１めっき層のみで構成されていてもよい。また、第２めっき層をめっき層２３の最外層として設けてもよく、第２めっき層上に他のめっき層を設けてもよい。
【００５８】
めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は９９体積％以上であることが好ましい。
【００５９】
図４に示すように、一方の端面１０ｃ１側における一対の主面１０ａ１，１０ａ２上において、樹脂層２２の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さＬ１１は、焼付層２１の長さ方向に沿った端面１０ｃ１から先端までの長さＬ１２よりも短くなっている。
【００６０】
図４には図示されていないが、一方の端面１０ｃ１側における一対の側面１０ｂ１，１０ｂ２上においても、樹脂層２２の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さは、焼付層２１の長さ方向に沿った端面１０ｃ１から先端までの長さよりも短くなっている。
【００６１】
同様に、図４には図示されていないが、他方の端面１０ｃ２側における一対の主面１０ａ１，１０ａ２上においても、樹脂層２２の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さは、焼付層２１の長さ方向に沿った端面１０ｃ２から先端までの長さよりも短くなっている。
【００６２】
また、他方の端面１０ｃ２側における一対の側面１０ｂ１，１０ｂ２上においても、樹脂層２２の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さは、焼付層２１の長さ方向に沿った端面１０ｃ２から先端までの長さよりも短くなっている。
【００６３】
めっき層２３は、樹脂層２２および当該樹脂層２２から露出する部分の焼付層２１を覆うように設けられている。これにより、めっき層２３のうち樹脂層２２と焼付層２１との境界部に対応する部分には、段差が形成される。
【００６４】
めっき層２３の先端は、焼付層２１の先端を超えて積層体１０の外表面に接触する。具体的には、めっき層２３の先端は、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２に接触する。
【００６５】
一方の端面１０ｃ１側における一対の主面１０ａ１，１０ａ２上において、めっき層２３の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さＬ１３は、焼付層２１の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さＬ１２よりも長くなっている。
【００６６】
一方の端面１０ｃ１側における一対の側面１０ｂ１，１０ｂ２上において、めっき層２３の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さは、焼付層２１の長さ方向Ｌに沿った端面１０ｃ１から先端までの長さよりも長くなっている。
【００６７】
他方の端面１０ｃ２側における一対の主面１０ａ１，１０ａ２上において、めっき層２３の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さは、焼付層２１の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さよりも長くなっている。
【００６８】
他方の端面１０ｃ２側における一対の側面１０ｂ１，１０ｂ２上において、めっき層２３の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さは、焼付層２１の長さ方向Ｌに沿った端面１０ｃ２から先端までの長さよりも長くなっている。
【００６９】
焼付層２１が樹脂層２２でおおわれているため、外部電極から侵入する水分が侵入に対して強くなる。なお、極めて限られたスペースの中で実装される積層セラミックコンデンサであるため、樹脂層２２はなるべく薄くすることが好ましい。樹脂層２２の長さ方向Ｌに沿った端面から先端までの距離を短くすることで、樹脂層２２を薄く形成することができる。
【００７０】
（積層セラミックコンデンサの製造方法）
図５は、実施の形態に係る積層セラミックコンデンサの製造フローを示す図である。図５を参照して、実施の形態に係る積層セラミックコンデンサ１Ｃの製造方法について説明する。
【００７１】
図５に示すように、本実施の形態における積層セラミックコンデンサ１Ｃを製造するに際しては、まず、セラミック誘電体スラリーが調製される(工程Ｓ１)。具体的には、セラミック誘電体粉末、添加粉末、バインダ樹脂および溶剤などが混合され、これによりセラミック誘電体スラリーが調製される。
【００７２】
より具体的には、まず、主成分であるＢａＴｉＯ３の出発原料として、高純度のＢａＣＯ３、ＴｉＯ２の各粉末を準備し、この調合粉末をボールミルで湿式混合し、均一に分散させた後、乾燥処理を施し、調整粉末を得る。得られた調整粉末を１０００℃から１２００℃の温度で仮焼し、主成分粉末を得る。
【００７３】
他方、副成分として、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＣＯ３、Ｄｙ２Ｏ３、ＭｎＯ２、Ｖ２Ｏ５、ＺｒＯ２の各粉末を準備する。
【００７４】
次に、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＣＯ３、Ｄｙ２Ｏ３、ＭｎＯ２、Ｖ２Ｏ５、ＺｒＯ２の各粉末を、Ｔｉに対するＡｌ、Ｓｉ、Ｍｇ、Ｄｙ、Ｍｎ、Ｖ、Ｚｒの含有量が所定となるように秤量し、上記のようにして得た主成分粉末に添加することによって、混合粉末を得る。
【００７５】
次に、この混合粉末をボールミルで湿式混合し、均一に分散させた後、乾燥処理を施すことにより、セラミック誘電体粉末と添加粉末からなるセラミック原料を得る。このセラミック原料に、ポリビニルブチラール系バインダ、可塑剤および有機溶剤としてのエタノールを加え、これらをボールミルにより湿式混合し、セラミックスラリーを作製する。
【００７６】
次に、セラミック誘電体シートが形成される(工程Ｓ２)。具体的には、セラミック誘電体スラリーがキャリアフィルム上においてダイコータ、グラビアコータまたはマイクログラビアコータなどを用いてシート状に成形されて乾燥されることにより、セラミック誘電体シートが形成される。
【００７７】
次に、マザーシートが形成される(工程Ｓ３)。具体的には、セラミック誘電体シートに導電性ペーストが所定のパターンを有するように塗布されることにより、セラミック誘電体シート上に所定の内部電極パターンが設けられたマザーシートが形成される。なお、マザーシートとしては、内部電極パターンを有するマザーシートの他に、上記工程Ｓ３を経ていないセラミック誘電体シートも準備される。
【００７８】
次に、マザーシートが積層される(工程Ｓ４)。具体的には、内部電極パターンが形成されていないマザーシートが、所定枚数積層される。その上に、内部電極パターンがセラミック誘電体シート上に形成されたマザーシートが順次積層される。さらにその上に、内部電極パターンが形成されていないマザーシートが、所定枚数積層される。これにより、マザーシート群が形成される。
【００７９】
次に、マザーシート群が圧着される(工程Ｓ５)。具体的には、静水圧プレスまたは剛体プレスによってマザーシート群が積層方向に加圧されて圧着される。これにより、誘電体ブロックが形成される。
【００８０】
次に、誘電体ブロックが分断される（工程Ｓ６）。具体的には、押し切りまたはダイシングによって誘電体ブロックがマトリックス状に分断される。これにより、誘電体ブロックが、複数のチップに個片化される。
【００８１】
次に、チップのバレル研磨が行なわれる(工程Ｓ７)。具体的には、チップが、バレルと呼ばれる小箱内に誘電体材料より硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、チップの研磨が行なわれる。これにより、チップの角部および稜線部に丸みがつけられる。
【００８２】
次に、チップの焼成が行なわれる(工程Ｓ８)。具体的には、チップが加熱され、これによりチップに含まれる誘電体材料および導電性材料が焼成され、積層体１０が形成される。焼成温度は、誘電体材料および導電性材料に対応して適宜設定されるが、たとえば９００℃以上１３００℃であることが好ましい。
【００８３】
次に、外部電極が形成される(工程Ｓ９)。具体的には、焼付層２１、樹脂層２２、およびめっき層２３の順に積層体１０に成膜が行なわれる。
【００８４】
焼付層２１の成膜に際しては、積層体１０の一対の端面１０ｃ１，１０ｃ２を覆い、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２の一部に達するように、導電性ペーストが塗布され、これを焼き付ける。これにより、焼付層２１が形成される。焼き付け温度は、たとえば７００℃以上９００℃以下であることが好ましい。
【００８５】
樹脂層２２の成膜に際しては、一対の主面１０ａ１，１０ａ２および一対の側面１０ｂ１，１０ｂ２に位置する焼付層２１の先端部が露出されるように、導電性樹脂ペーストが焼付層２１の外表面上に塗布され、これを熱処理する。熱処理温度は、たとえば２５０℃以上５５０℃以下であることが好ましい。
【００８６】
めっき層の成膜に際しては、樹脂層２２および当該樹脂層２２から露出する部分の焼付層２１を覆うように、Ｎｉを含むめっきおよびＳｎを含みめっきがこの順に施される。これにより、めっき層２３が形成される。この結果、積層体１０の外表面上に、一対の外部電極２０Ａ，２０Ｂが形成される。
【００８７】
上述した一連の工程を経ることにより、本実施の形態における積層セラミックコンデンサ１Ｃが製造できることになる。
【００８８】
（積層セラミックコンデンサの信頼性評価、温度特性評価、および微粒化評価）
図６は、実施例および比較例に係る積層セラミックコンデンサの信頼性評価、温度特性評価、および微粒化評価を示す図である。図６を参照して、実施例および比較例に係る積層セラミックコンデンサに行なった信頼性評価、温度特性評価、および微粒化評価について説明する。
【００８９】
実施の形態に係る積層セラミックコンデンサの製造方法に基づき、比較例１から８における積層セラミックコンデンサおよび実施例１から１６に係る積層セラミックコンデンサを製造した。これら比較例１から８および実施例１から１６に係る積層セラミックコンデンサに対して、信頼性評価、温度特性評価、微粒化評価を実施した。
【００９０】
なお、比較例１から８および実施例１から１６に係る積層セラミックコンデンサを製造するに際して、工程Ｓ１において、主成分粉末および副成分粉末の混合量を調整し、Ｔｉ１００モル部に対する、Ｄｙ含有量、Ｍｇ含有量、Ｍｇ含有量、およびＶ含有量の各種含有量を変更した。
【００９１】
各元素の含有量は、積層体を溶剤により溶解処理したのち溶液処理してＩＣＰ分析することで測定した。このため、測定値は、各元素が積層体のどの部位に存在していたものであるかには依存しない。すなわち、上述のように定められた誘電体層の組成（各元素の含有量）が、積層体の組成を示すものであってもよい。また、上述のように定められた誘電体の組成（各元素の含有量）とは、積層体を溶剤により溶解し、溶液化したときの組成を示すものであってもよい。溶液化の方法としては、たとえばアルカリ溶融法が用いられる。
【００９２】
信頼性評価として、温度が８５℃であり、湿度が８５％である高温高湿環境下にて、定格電圧の２倍に該当する電圧を積層セラミックコンデンサに１２時間印加してＩＲ劣化が発生するか否かを確認した。なお、ＩＲ劣化が発生する場合とは、ＩＲ値が初期値に比べて急激に低下した場合、より具体的には、ＩＲ値が初期値に対して１/１０以下に低減した場合、および積層セラミックコンデンサが動作しない場合を指す。ＩＲ劣化が発生する場合をＮＧと評価し、ＩＲ劣化が発生しない場合をＧと評価した。
【００９３】
温度特性評価としては、ＥＩＡ規格のＸ５Ｒ特性（−５５℃〜＋８５℃の温度範囲で＋２５℃を基準とした静電容量の温度変化率が±１５％以内）を満足するか否かを確認した。Ｘ５Ｒ特性を満足しない場合をＮＧと評価し、Ｘ５Ｒ特性を満足する場合をＧとして評価した。
【００９４】
微粒化評価としては、誘電体層の断面をＳＥＭにて観察し、誘電体層に含まれるグレインの微粒化が阻害されているか否かを確認した。グレインの微粒化が阻害されているものをＮＧと評価し、グレインの微粒化が阻害されていないものをＧと評価した。
【００９５】
比較例１に係る積層セラミックコンデンサにあっては、信頼性評価がＮＧとなった。比較例２に係る積層セラミックコンデンサにあっては、信頼性評価がＮＧとなった。比較例３に係る積層セラミックコンデンサにあっては、微粒化評価がＮＧとなった。比較例４に係る積層セラミックコンデンサにあっては、微粒化評価がＮＧとなった。比較例５から８に係る積層セラミックコンデンサにあっては、温度特性評価がＮＧとなった。
【００９６】
実施例１から１６に係る積層セラミックコンデンサにあっては、信頼性評価、温度特性評価、および微粒化評価のいずれにおいても全てＧとなった。
【００９７】
以上の結果から、誘電体層１１に含まれるＤｙの含有量が、Ｔｉ１００モル部に対して１．０８モル部以上１．３２モル部以下となることにより信頼性を十分に確保することができることが実験的にも確認されたと言える。
【００９８】
誘電体層１１に含まれるＭｇの含有量が、Ｔｉ１００モル部に対して０．３５１モル部以上０．４２９モル部以下となることにより、誘電体層に含まれるグレインの微粒化を図ることができることが実験的にも確認されたと言える。
【００９９】
誘電体層１１に含まれるＶの含有量は、Ｔｉ１００モル部に対して０．２８８モル部以上０．３５モル部以下であることにより、温度特性を良好に維持できることが実験的にも確認されたと言える。
【０１００】
（実装基板）
図７から図１０は、実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第１実装例から第４実施例を示す図である。図７から図１０を参照して、実施の形態に係る実装基板１００について説明する。
【０１０１】
実施の形態に係る実装基板１００は、第１電子部品としての積層セラミックコンデンサ１Ａ、第２電子部品としての積層セラミックコンデンサ１Ｂ、および、第３電子部品としての積層セラミックコンデンサ１Ｃを搭載可能に設けられている。実装基板１００は、たとえば印刷回路基板を用いることができる。実装基板１００には、搭載する積層セラミックコンデンサに応じて所望の位置にランドが設けられており、溶融半田が固形化することによって形成されるフィレットによって、ランドと、積層セラミックコンデンサの外部電極とが電気的に接続される。
【０１０２】
積層セラミックコンデンサ１Ａ、および積層セラミックコンデンサ１Ｂの構成は、積層セラミックコンデンサ１Ｃの構成とほぼ同様である。積層セラミックコンデンサ１Ａ、および積層セラミックコンデンサ１Ｂと、積層セラミックコンデンサ１Ｃとは、外形寸法が相違し、これにより、複数の誘電体層の積層枚数、複数の内部電極層の積層枚数等が相違する。
【０１０３】
積層セラミックコンデンサ１Ａは、積層された複数の第１誘電体層と複数の第１内部電極層とを有し、かつ、積層方向に相対する一対の第１主面と、積層方向に直交する幅方向に相対する一対の第１側面と、積層方向および幅方向に直交する長さ方向に相対する一対の第１端面と、を有する第１積層体、および、一対の第１端面の各々から一対の第１主面および一対の第１側面の一部に延びるように設けられた一対の第１外部電極を含む。
【０１０４】
積層セラミックコンデンサ１Ｂは、積層された複数の第２誘電体層と複数の第２内部電極層とを有し、かつ、積層方向に相対する一対の第２主面と、積層方向に直交する幅方向に相対する一対の第２側面と、積層方向および幅方向に直交する長さ方向に相対する一対の第２端面と、を有する第２積層体、および、一対の第２端面の各々から一対の第２主面および一対の第２側面の一部に延びるように設けられた一対の第２外部電極を含む。
【０１０５】
積層セラミックコンデンサ１Ａの長さ方向の寸法をＬ１とし、積層セラミックコンデンサ１Ｂの幅方向の寸法をＷ１とし、積層セラミックコンデンサ１Ｂの長さ方向の寸法をＬ２とし、積層セラミックコンデンサ１Ｂの幅方向の寸法をＷ２とした場合に、積層セラミックコンデンサ１Ｃの幅方向の寸法は、Ｗ１およびＷ２のいずれか一方であり、積層セラミックコンデンサ１Ｃの長さ方向の寸法は、積層セラミックコンデンサ１Ｃの幅方向の寸法がＷ１の場合にはＬ２であり、積層セラミックコンデンサ１Ｃの幅方向の寸法がＷ２の場合にはＬ１である。
【０１０６】
実施の形態においては、積層セラミックコンデンサ１Ｃの幅寸法は、Ｗ１であり、積層セラミックコンデンサ１Ｃの長さ寸法は、Ｌ２である場合を例示している。
【０１０７】
たとえば、積層セラミックコンデンサ１Ａの長さ方向の寸法Ｌ１は、０．４ｍｍ±２０％であり、積層セラミックコンデンサ１Ａの幅方向の寸法Ｗ１は、０．２ｍｍ±２０％であり、積層セラミックコンデンサ１Ａの高さ方向の寸法Ｔ１は、０．２ｍｍ±２０％である。
【０１０８】
たとえば、積層セラミックコンデンサ１Ｂの長さ方向の寸法Ｌ２は、０．６ｍｍ±２０％であり、積層セラミックコンデンサ１Ｂの幅方向の寸法Ｗ２は、０．３ｍｍ±２０％であり、積層セラミックコンデンサ１Ｂの高さ方向の寸法Ｔ２は、０．３ｍｍ±２０％である。
【０１０９】
たとえば、積層セラミックコンデンサ１Ｃの長さ方向の寸法は、上記Ｌ１と同一の０．４ｍｍ±２０％であり、積層セラミックコンデンサ１Ｃの幅方向の寸法は、上記Ｗ２と同一の０．３ｍｍ±２０％であり、積層セラミックコンデンサ１Ｃの高さ方向の高さは、０．４ｍｍ±２０％である。
【０１１０】
積層セラミックコンデンサ１Ａ、積層セラミックコンデンサ１Ｂ、および積層セラミックコンデンサ１Ｃの、各寸法は、マイクロメータもしくは光学顕微鏡を用いて測定することができる。
【０１１１】
図７から図１０に示されるように、実装基板１００は、互いに対向する一対の第１辺部１０１、および、当該一対の第１辺部１０１に直交し、互いに対向する一対の第２辺部１０２を有する。
【０１１２】
第１辺部１０１の長さＬ３は、たとえば、上記Ｌ１と上記Ｌ２の最小公倍数である。第２辺部１０２の長さＷ３は、たとえば、上記Ｗ１とＷ２の最小公倍数である。
【０１１３】
なお、第１辺部１０１の長さＬ３、および第２辺部１０２の長さＷ３は、上記各最小公倍数に限定されるものではなく、上記各最小公倍数よりある程度の差が許容されてもよい。
【０１１４】
（実装例）
以下に実装基板に複数の積層セラミックコンデンサを実装した実装例を説明するが、実装例は、以下に示すものに限定されない。
【０１１５】
上述のように、第１辺部１０１の長さＷ３を、上記Ｗ１と上記Ｗ２の最小公倍数とし、第２辺部１０２の長さＬ３を、上記Ｌ１とＬ２の最小公倍数とした場合において、積層セラミックコンデンサ１Ｃが、幅方向Ｗにおいて積層セラミックコンデンサ１Ａと同一の寸法Ｗ１を有するとともに、長さ方向Ｌにおいて積層セラミックコンデンサ１Ｂと同一の寸法Ｌ２を有する場合には、積層セラミックコンデンサ１Ｃは、第１辺部１０１に平行な方向に沿って、最大、上記Ｗ３／上記Ｗ１個配置することができる。また、積層セラミックコンデンサ１Ｃは、第２辺部１０２に平行な方向に沿って、最大、上記Ｌ３／上記Ｌ２個配置することができる。
【０１１６】
図７は、実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第１実装例を示す図である。図７に示すように、第１実装例においては、第１電子部品としての積層セラミックコンデンサ１Ａのみが実装基板１００に搭載された場合を例示している。
【０１１７】
実装基板１００は、互いに対向する一対の第１辺部１０１、および、当該一対の第１辺部１０１に直交し、互いに対向する一対の第２辺部１０２を有する。
【０１１８】
実装基板１００の法線方向から見た場合に、一対の第１辺部１０１と積層セラミックコンデンサ１Ａの幅方向とが平行となるように、積層セラミックコンデンサ１Ａのみを第１辺部１０１に平行な方向に沿って複数並べた場合には、ｍ１個の積層セラミックコンデンサ１Ａを実装基板１００上に配置することができる。
【０１１９】
実装基板１００の法線方向から見た場合に、一対の第２辺部１０２と積層セラミックコンデンサ１Ａの長さ方向とが平行となるように、積層セラミックコンデンサ１Ａのみを第２辺部１０２に平行な方向に沿って複数並べた場合には、ｍ２個の積層セラミックコンデンサ１Ａを実装基板１００上に配置することができる。
【０１２０】
図８は、実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第２実装例を示す図である。図８に示すように、第２実装例においては、第２電子部品としての積層セラミックコンデンサ１Ｂのみが実装基板１００に搭載された場合を例示している。
【０１２１】
実装基板１００の法線方向から見た場合に、一対の第１辺部１０１と積層セラミックコンデンサ１Ｂの幅方向とが平行となるように、積層セラミックコンデンサ１Ｂのみを第１辺部１０１に平行な方向に沿って複数並べた場合には、ｎ１個の積層セラミックコンデンサ１Ｂを実装基板１００上に配置することができる。
【０１２２】
実装基板１００の法線方向から見た場合に、一対の第２辺部１０２と積層セラミックコンデンサ１Ｂの長さ方向とが平行となるように、積層セラミックコンデンサ１Ｂのみを第２辺部１０２に平行な方向に沿って複数並べた場合には、ｎ２個の積層セラミックコンデンサ１Ｂを実装基板１００上に配置することができる。
【０１２３】
ここで、ｍ１およびｎ１は、ｍ１とｎ１との比がＷ１とＷ２の逆比となる整数の組合わせであることが好ましく、さらに上記整数の組合わせのうち最小のものであることが好ましい。
【０１２４】
上述のように、Ｗ１が、０．２ｍｍであり、Ｗ２が、０．３ｍｍである場合には、ｍ１およびｎ１は、逆比である３：２の関係を満たす整数の組合わせであることが好ましい。たとえば、図７および図８に示すように、ｍ１が６であり、ｎ１が４であることが好ましい。さらには、ｍ１が３でありｎ１が２であることが好ましい。なお、ｍ１とｎ１との数を最小にすることで実装基板１００をより小さくすることができる。
【０１２５】
同様に、ｍ２およびｎ２は、ｍ２とｎ２との比がＬ１とＬ２の逆比となる整数の組合わせであることが好ましく、さらに上記整数の組合わせのうち最小のものであることが好ましい。
【０１２６】
上述のように、Ｌ１が、０．４ｍｍであり、Ｌ２が、０．６ｍｍである場合には、ｍ１およびｎ１は、逆比である３：２の関係を満たす整数の組合わせであることが好ましい。たとえば、図７および図８に示すように、ｍ２が６であり、ｎ２が４であることが好ましい。さらには、ｍ２が３でありｎ２が２であることが好ましい。ｍ２とｎ２との数を最小にすることで実装基板１００をより小さくすることができる。
【０１２７】
図９は、実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第３実装例を示す図である。図９に示すように、第３実施例においては、第３電子部品としての積層セラミックコンデンサ１Ｃのみが実装基板１００に搭載された場合を例示している。
【０１２８】
積層セラミックコンデンサ１Ｃは、長さ方向Ｌにおいて積層セラミックコンデンサ１Ａと同一の寸法Ｌ１を有するとともに、幅方向Ｗにおいて積層セラミックコンデンサ１Ｂと同一の寸法Ｗ２を有する。このため、実装基板１００の法線方向から見た場合に、一対の第１辺部１０１と積層セラミックコンデンサ１Ｃの幅方向とが平行となるように、積層セラミックコンデンサ１Ｃのみを第１辺部１０１に平行な方向に沿って複数並べた場合には、ｎ１個の積層セラミックコンデンサ１Ｃを実装基板１００上に配置することができる。
【０１２９】
実装基板１００の法線方向から見た場合に、一対の第２辺部１０２と積層セラミックコンデンサ１Ｃの長さ方向とが平行となるように、積層セラミックコンデンサ１Ｃのみを第２辺部１０２に平行な方向に沿って複数並べた場合には、ｍ２個の積層セラミックコンデンサ１Ｃを実装基板１００上に配置することができる。
【０１３０】
図１０は、実施の形態に係る実装基板に複数の積層セラミックコンデンサを実装した第４実装例を示す図である。図１０に示すように、第４実施例においては、積層セラミックコンデンサ１Ａ、積層セラミックコンデンサ１Ｂ、および積層セラミックコンデンサ１Ｃの全てが搭載された場合を例示している。
【０１３１】
上述のように、積層セラミックコンデンサ１Ｃは、長さ方向Ｌにおいて積層セラミックコンデンサ１Ａと同一の寸法Ｌ１を有するとともに、幅方向Ｗにおいて積層セラミックコンデンサ１Ｂと同一の寸法Ｗ２を有する。
【０１３２】
このため、実装基板１００の法線方向から見た場合に、一対の第１辺部１０１と、積層セラミックコンデンサ１Ｂの幅方向および積層セラミックコンデンサ１Ｃの幅方向とが平行となるように、積層セラミックコンデンサ１Ｂおよび積層セラミックコンデンサ１Ｃを第１辺部１０１に平行な方向に沿って複数並べた場合には、計ｎ１個の積層セラミックコンデンサ１Ｂおよび積層セラミックコンデンサ１Ｃを実装基板１００上に配置することができる。
【０１３３】
実装基板１００の法線方向から見た場合に、一対の第２辺部１０２と、積層セラミックコンデンサ１Ａの長さ方向および積層セラミックコンデンサ１Ｃの長さ方向とが平行となるように、積層セラミックコンデンサ１Ａおよび積層セラミックコンデンサ１Ｃを第１辺部１０１に平行な方向に沿って複数並べた場合には、計ｍ２個の積層セラミックコンデンサ１Ａおよび積層セラミックコンデンサ１Ｃを実装基板１００上に配置することができる。
【０１３４】
以上のように、積層セラミックコンデンサ１Ａの幅方向の寸法Ｗ１、積層セラミックコンデンサ１Ａの長さ方向の寸法Ｌ１、積層セラミックコンデンサ１Ｂの幅方向の寸法Ｗ２、および積層セラミックコンデンサ１Ｂの長さ方向の寸法Ｌ２に基づいて、実装基板１００の第１辺部１０１および第２辺部１０２の長さを規定するとともに、積層セラミックコンデンサ１Ｃの幅方向の寸法および長さ方向の寸法を選定することにより、実装基板１００に積層セラミックコンデンサ１Ｃを搭載する際に、積層セラミックコンデンサ１Ｃを効率よく実装基板１００に実装することができる。また、積層セラミックコンデンサ１Ｃを、積層セラミックコンデンサ１Ａ、および積層セラミックコンデンサ１Ｂの少なくとも一方と混在させて搭載する場合であっても、積層セラミックコンデンサを効率よく実装することができる。
【０１３５】
積層セラミックコンデンサ１Ｃの誘電体層１１は、Ｂａ、Ｔｉ、Ｄｙ、Ｍｇ、Ｍｎ、Ｓｉ、Ｖ、Ａｌ、およびＺｒを含んでいる。誘電体層１１に含まれるＤｙの含有量を、Ｔｉ１００モル部に対して１．０８モル部以上１．３２モル部以下とすることにより、上述のように信頼性を十分に確保することができる。誘電体層１１に含まれるＭｇの含有量を、Ｔｉ１００モル部に対して０．３５１モル部以上０．４２９モル部以下とすることにより、上述のように誘電体層１１に含まれるグレインの微粒化を図ることができる。誘電体層１１に含まれるＶの含有量を、Ｔｉ１００モル部に対して０．２８８モル部以上０．３５モル部以下とすることにより、上述のように温度特性を良好に維持することができる。
【０１３６】
さらに、積層セラミックコンデンサ１Ｃとしては、幅方向Ｗの寸法を０．３０ｍｍ±２０％とし、長さ方向Ｌの寸法を０．４０ｍｍ±２０％とし、積層方向Ｔ（高さ方向）の寸法を０．４ｍｍ±２０％とする積層セラミックコンデンサを好適に用いることができる。
【０１３７】
このような寸法関係において、積層方向Ｔから見た場合に、一対の側面１０ｂ１，１０ｂ２のうち一方の側面１０ｂ１側に位置する内部電極層１２の端部と一方の側面１０ｂ１との間の幅方向Ｗに沿った距離、および、一対の側面１０ｂ１，１０ｂ２のうち他方の側面１０ｂ２側に位置する第４内部電極層１２１の端部と他方の側面との間の幅方向Ｗに沿った距離を、２０μｍ以上４０μｍ以下とし、積層方向Ｔから見た場合に、一対の端面１０ｃ１，１０ｃ２のうち他方の端面１０ｃ２側に位置する第４内部電極層１２１の端部と他方の端面１０ｃ２との間の長さ方向Ｌに沿った距離、および、一方の端面１０ｃ１側に位置する第５内部電極層１２２の端部と一方の端面１０ｃ１との間の長さ方向Ｌに沿った距離を、３０μｍ以上５０μｍ以下とすることにより、積層コンデンサの小型化および大容量化を実現しつつ、信頼性を確保することができる。
【０１３８】
なお、上述した実施の形態においては、積層セラミックコンデンサの内部構造が、上述した構造に限定されず、適宜変更することができる。
【０１３９】
上述した実施の形態においては、電子部品が積層セラミックコンデンサである場合を例示して説明したが、これに限定されず、電子部品として圧電部品、サーミスタ、インダクタ等の外部電極を備える各種の電子部品を採用することができる。
【０１４０】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【符号の説明】
【０１４１】
１Ａ，１Ｂ，１Ｃ  積層セラミックコンデンサ、１０  積層体、１０ａ１，１０ａ２  主面、１０ｂ１，１０ｂ２  側面、１０ｃ１，１０ｃ２  端面、１１  誘電体層、１２  内部電極層、２０Ａ，２０Ｂ  外部電極、２１  焼付層、２２  樹脂層、２３  めっき層、１００  実装基板、１０１  第１辺部、１０２  第２辺部、１２１  第４内部電極層、１２２  第５内部電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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