(57)【要約】【課題】回路基板を封止する筐体の反りを抑制する。【解決手段】半導体装置１は、上主面に回路パターン層３ｃを有する回路基板３、回路基板３の回路パターン層３ｃに搭載された半導体素子４ａ及び４ｂ、回路基板３の上主面側に、回路基板３と離間して配置されたプリント基板６、回路基板３の上主面側をモールド封止する筐体２、並びに筐体２の少なくとも一部を挟んで回路基板３と対向して設けられ、筐体２より線膨張係数が小さいブロック１０を備える。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１面に回路パターン層（３ｃ，２３ｃ，２４ｃ）を有する第１回路基板（３，２３，２４）と、
前記第１回路基板（３）の回路パターン層（３ｃ，２３ｃ，２４ｃ）に搭載された半導体素子（４ａ，４ｂ）と、
前記第１回路基板（３，２３，２４）の前記第１面側をモールド封止する封止部材（２，２２）と、
前記封止部材（２，２２）の少なくとも一部を挟んで前記第１回路基板（３，２３，２４）と対向して設けられ、前記封止部材（２，２２）より線膨張係数が小さいブロック（１０，３０）と、
を備える半導体装置。
【請求項２】
前記ブロック（１０，３０）は、前記封止部材（２，２２）の長手方向と同じ向きに長手方向を有する請求項１に記載の半導体装置（１，２１）。
【請求項３】
前記ブロック（１０，３０）は、長手方向において少なくとも一部が前記封止部材（２，２２）に挟まれる請求項１または２に記載の半導体装置（１，２１）。
【請求項４】
前記ブロック（１０，３０）は、長手方向において前記封止部材（２，２２）に挟まれる請求項３に記載の半導体装置（１，２１）。
【請求項５】
前記封止部材（２，２２）は、前記第１回路基板（３，２３，２４）とは反対側の面に窪み（２２ｄ）を有し、
前記ブロック（１０，３０）は、前記窪み（２２ｄ）に嵌合される
請求項２から４のいずれか一項に記載の半導体装置（２１）。
【請求項６】
前記封止部材（２２）は、前記ブロック（３０）と係合して前記ブロック（３０）が前記窪み（２２ｄ）から外れるのを防ぐ係合部を有する請求項５に記載の半導体装置（２１）。
【請求項７】
前記第１回路基板（３，２３，２４）は、前記封止部材（２，２２）の上面側よりも下面側の近くに設けられ、
前記ブロック（１０，３０）は、前記封止部材（２，２２）の下面側よりも上面側の近くに設けられる
請求項１から５のいずれか一項に記載の半導体装置（１，２１）。
【請求項８】
第１面に回路パターン層（２３ｃ，２４ｃ）を有する第１回路基板（２３，２４）と、
前記第１回路基板（２３，２４）の回路パターン層（２３ｃ，２４ｃ）に搭載された半導体素子（２５，２６）と、
前記第１回路基板（２３，２４）の前記第１面側をモールド封止する、前記第１回路基板（２３，２４）とは反対側の面に窪み（２２ｄ）を有する封止部材（２２）と、
前記封止部材（２２）の少なくとも一部を挟んで前記第１回路基板（２３，２４）と対向して設けられ、前記封止部材（２２）の前記窪み（２２ｄ）に嵌合されるブロック（３０）と、
を備える半導体装置。
【請求項９】
前記ブロック（３０）は、前記第１回路基板（２３，２４）とは反対側の面にナット（４６ｂ，４７ｂ，４８ｂ）を挿入するためのナット穴（３１ａ，３２ａ，３３ａ）を有する請求項５から８のいずれか一項に記載の半導体装置（２１）。
【請求項１０】
前記封止部材（２２）は、当該半導体装置の前記第１回路基板（２３，２４）側をプレートに固定するためのボルトを挿入する貫通孔（２２ｂ）を有し、
前記ブロック（３０）は、前記封止部材（２２）における前記第１回路基板（２３，２４）とは反対側の面から露出する外部端子（３６〜３９）と前記貫通孔（２２ｂ）との間に位置し、前記第１回路基板（２３，２４）側とは反対方向に延伸するバリア部を有する
請求項５から９のいずれか一項に記載の半導体装置（２１）。
【請求項１１】
前記第１回路基板（３，２３，２４）の前記第１面側に、前記第１回路基板（３，２３，２４）と離間して配置された第２回路基板（６，２９）を更に備え、
前記ブロック（１０，３０）は、前記封止部材（２，２２）の少なくとも一部を挟んで前記第２回路基板（６，２９）における前記１回路基板（３，２３，２４）とは反対側の面に対向して設けられる
請求項１から１０のいずれか一項に記載の半導体装置（１，２１）。
【請求項１２】
前記第１回路基板（３，２３，２４）の回路パターン層（３ｃ，２３ｃ，２４ｃ）および前記半導体素子（４ａ，４ｂ，２５，２６）の電極の少なくとも一方と前記第２回路基板（６，２９）の回路パターン層（３ｃ，２３ｃ，２４ｃ）とは、第１導電性ポスト（５ａ，５ｂ，２７，２８）によって接続される請求項１１に記載の半導体装置（１，２１）。
【請求項１３】
一端が前記第１回路基板（３，２３，２４）の回路パターン層（３ｃ，２３ｃ，２４ｃ）に接続され、他端が前記封止部材（２，２２）における前記第１回路基板（３，２３，２４）とは反対側の面から外部端子として露出する第２導電性ポスト（７〜９，３６〜３９）を更に備える請求項１１または１２に記載の半導体装置（２１）。
【請求項１４】
第１面に回路パターン層（３ｃ）を有する第１回路基板（３）の回路パターン層（３ｃ）に半導体素子（４ａ，４ｂ）を搭載する搭載段階と、
前記第１回路基板（３）と対向する位置に設けられるべきブロック（１０）と、前記半導体素子（４ａ，４ｂ）を搭載した前記第１回路基板（３）とを、金型（１１）内に配置する配置段階と、
前記金型（１１）にモールド材を注入して、前記第１回路基板（３）の前記第１面側および前記ブロック（１０）の間を含む金型（１１）内の空間をモールド封止する封止段階と、
を備える半導体装置製造方法。
【請求項１５】
前記配置段階において、前記ブロック（１０）を前記金型（１１）の底部に配置し、前記第１回路基板（３）を前記金型（１１）の上方に配置する請求項１４に記載の半導体装置製造方法。
【請求項１６】
形状が異なる複数のブロック（１０）のそれぞれに対して、前記配置段階および前記封止段階を行って、複数種類の半導体装置を製造する請求項１４または１５に記載の半導体装置製造方法。
【請求項１７】
前記ブロック（１０）は、前記モールド材により形成される封止部材（２）よりも線膨張係数が小さい請求項１４から１６のいずれか一項に記載の半導体装置製造方法。
【請求項１８】
第１面に回路パターン層（２３ｃ，２４ｃ）を有する第１回路基板（２３，２４）の前記回路パターン層（２３ｃ，２４ｃ）に半導体素子（２５，２６）を搭載する搭載段階と、
前記半導体素子（２５，２６）を搭載した前記第１回路基板（２３，２４）を、前記第１回路基板（２３，２４）と対向する位置に凸部（５１ｃ）を有する金型（５１）内に配置する配置段階と、
前記金型（５１）にモールド材を注入して、前記第１回路基板（２３，２４）の前記第１面側を含む金型（５１）内の空間をモールド封止して、前記第１回路基板（２３，２４）とは反対側の面に窪み（２２ｄ）を有する封止部材（２２）を形成する封止段階と、
前記封止部材（２２）の前記窪み（２２ｄ）にブロック（３０）を嵌合する嵌合段階と、
を備える半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置（単に半導体装置と呼ぶ）は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の導体箔が両面に設けられたセラミクス製の回路基板の主面上に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の半導体素子を搭載し、その上にプリント基板を設けてこれに挿入された導電性ポストにより半導体素子の表面電極と主面の導体箔に形成された回路パターンとを電気接続するとともにその回路パターン上に外部端子を立設し、エポキシ樹脂等の絶縁樹脂により回路基板を硬質な筐体内にモールド封止するとともに外部端子の先端を突出して筐体から電極を引き出し、回路基板の他面を筐体から露出することで構成される（例えば、特許文献１参照）。
【０００３】
かかる半導体装置において、回路基板を絶縁樹脂によりモールド封止してこれにより成形される筐体を常温に冷却すると、回路基板の他面側に凸状に筐体が反ることがある。そこで、例えば特許文献２には、第１の樹脂により半導体素子とアルミワイヤとが覆われ、第１の樹脂とは特性の異なる第２の樹脂が第１の樹脂の上に設けられ、第１及び第２の樹脂の間に両樹脂の混在層が設けられた半導体装置が開示されている。また、特許文献３には、半導体装置を二重にトランスファモールドした半導体装置が開示されている。また、特許文献４には、回路基板にフリップ実装された半導体素子に対して、半導体素子の回路基板とは反対側の面に反り抑制層が形成され、半導体素子と反り抑制層との間に応力緩和層が形成された半導体装置が開示されている。また、特許文献５には、装置全体が高い耐湿性を有する熱可塑性絶縁樹脂で被覆された半導体装置が開示されている。また、特許文献６には、セラミック基板の表面及び裏面上にそれぞれ第１及び第２部材が配置され、第１及び第２部材のそれぞれの発生応力がバランスするようにそれらの線熱膨張係数を調整した半導体装置が開示されている。
特許文献１  国際公開第２０１４／０６１２１１号
特許文献２  特開２０１４−１８３３０２号公報
特許文献３  特開平６−２２４２４５号公報
特許文献４  国際公開第２００８／１２０７０５号
特許文献５  特開２０００−７７６０３号公報
特許文献６  特開２０１３−１７２０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体装置を、例えば２００〜４００Ａの大容量定格に構成すると、装置が大型化することで筐体の反りがなお大きくなり、半導体装置を実装する際に筐体の割れが生じる、或いはポンプアウトが生じる可能性が懸念される。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、第１面に回路パターン層を有する第１回路基板と、第１回路基板の回路パターン層に搭載された半導体素子と、第１回路基板の第１面側をモールド封止する封止部材と、封止部材の少なくとも一部を挟んで第１回路基板と対向して設けられ、封止部材より線膨張係数が小さいブロックと、を備える半導体装置が提供される。
【０００６】
本発明の第２の態様においては、第１面に回路パターン層を有する第１回路基板と、第１回路基板の回路パターン層に搭載された半導体素子と、第１回路基板の第１面側をモールド封止する、第１回路基板とは反対側の面に窪みを有する封止部材と、封止部材の少なくとも一部を挟んで第１回路基板と対向して設けられ、封止部材の窪みに嵌合されるブロックと、を備える半導体装置が提供される。
【０００７】
本発明の第３の態様においては、第１面に回路パターン層を有する第１回路基板の回路パターン層に半導体素子を搭載する搭載段階と、第１回路基板と対向する位置に設けられるべきブロックと、半導体素子を搭載した第１回路基板とを、金型内に配置する配置段階と、金型にモールド材を注入して、第１回路基板の第１面側およびブロックの間を含む金型内の空間をモールド封止する封止段階と、を備える半導体装置製造方法が提供される。
【０００８】
本発明の第４の態様においては、第１面に回路パターン層を有する第１回路基板の回路パターン層に半導体素子を搭載する搭載段階と、半導体素子を搭載した第１回路基板を、第１回路基板と対向する位置に凸部を有する金型内に配置する配置段階と、金型にモールド材を注入して、第１回路基板の第１面側を含む金型内の空間をモールド封止して、第１回路基板とは反対側の面に窪みを有する封止部材を形成する封止段階と、封止部材の窪みにブロックを嵌合する嵌合段階と、を備える半導体装置製造方法が提供される。
【０００９】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本実施形態に係る半導体装置の側面視における断面構成を示す。
【図１Ｂ】本実施形態に係る半導体装置の上面視における断面構成を示す。
【図２】本実施形態に係る半導体装置の製造フローを示す。
【図３Ａ】搭載工程により、半導体素子が回路基板上に搭載された状態を示す。
【図３Ｂ】ポスト立設工程により、プリント基板が回路基板上に搭載され、導電性ポストが半導体素子の表面電極上に立設された状態を示す。
【図３Ｃ】配置工程により、金型内にブロック及び回路基板が配置された状態を示す。
【図３Ｄ】封止工程により、金型内の空間にモールド樹脂が充填された状態を示す。
【図４Ａ】変形例に係る半導体装置の上面視における構成を示す。
【図４Ｂ】変形例に係る半導体装置の側面視における断面構成を示す。
【図５】変形例に係る半導体装置の製造フローを示す。
【図６Ａ】搭載工程により、半導体素子が回路基板上に搭載された状態を示す。
【図６Ｂ】ポスト立設工程により、プリント基板が回路基板上に搭載され、導電性ポストが半導体素子の表面電極上に立設された状態を示す。
【図６Ｃ】配置工程により、金型内に回路基板が配置された状態を示す。
【図６Ｄ】封止工程により、金型内の空間にモールド樹脂が充填された状態を示す。
【図６Ｅ】回路基板が封止された状態を示す。
【図６Ｆ】嵌合工程により、ブロックが筐体の凹部に嵌合された状態を示す。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１Ａ及び図１Ｂは、本実施形態に係る半導体装置１の構成を示す。ここで、図１Ａは、図１Ｂにおける基準線ＡＡに関する半導体装置１の断面構成を示し、図１Ｂは、図１Ａにおける基準線ＢＢに関する半導体装置１の断面構成を示す。なお、図１Ａにおける紙面垂直方向及び図１Ｂにおける上下方向を縦方向、図１Ａ及び図１Ｂにおける左右方向を横方向、図１Ａにおける上下方向及び図１Ｂにおける紙面垂直方向を高さ方向とする。半導体装置１は、回路基板を封止する筐体の反りを抑制することを目的とするものであり、筐体（封止部材）２、回路基板（第１回路基板）３、半導体素子４ａ及び４ｂ、導電性ポスト（第１導電性ポスト）５ａ及び５ｂ、プリント基板（第２回路基板）６、外部端子（第１及び第２導電性ポスト）７〜９、及びブロック１０を有する。
【００１３】
なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとし、間に他の電子部品がある場合も含む。
【００１４】
筐体（封止部材の一例）２は、回路基板３の上主面（単に主面と呼ぶ）側、すなわちその上に配される半導体装置１の構成各部を内部に、ただし外部端子７〜９の上端を上方に突出し、回路基板３の下主面（下面と呼ぶ）を筐体２の底面と面一に露出して、モールド封止する部材である。筐体２は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで、直方体状に成形される。
【００１５】
回路基板（第１回路基板の一例）３は、半導体素子４ａ及び４ｂを搭載する基板であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。回路基板３は、絶縁板３ａ、金属層３ｂ、回路パターン層３ｃを含む。絶縁板３ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから例えば０．２〜１ｍｍ厚に構成される板状部材である。金属層３ｂは、銅、アルミニウム等の導電性金属を用いて、例えば０．１〜１ｍｍの膜厚で、絶縁板３ａの下面に設けられている。なお、防錆等の目的で、金属層３ｂの表面をニッケル等を用いてめっき処理してもよい。回路パターン層３ｃは、金属層３ｂと同様に銅、アルミニウム等の導電性金属を用いて、絶縁板３ａの主面に設けられている。
【００１６】
回路基板３の回路パターン層３ｃは、３つの回路パターン３ｃ１，３ｃ２及び３ｃ３を有する。回路パターン３ｃ１は、絶縁板３ａ上における図面左側約３分の２の領域内に配設されている。回路パターン３ｃ１には、半導体素子４ａ及び４ｂが搭載される。回路パターン３ｃ２及び３ｃ３は、絶縁板３ａ上における図面右側約３分の１の領域内に並設されている。
【００１７】
半導体素子４ａは、例えば、ＳｉＣ等の化合物半導体からなるスイッチング素子であり、おもて面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。半導体素子４ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、おもて面にエミッタ電極（又はソース電極）及びゲート電極（表面電極と総称する）、裏面にコレクタ電極（又はドレイン電極（いずれも不図示））を有する。半導体素子４ａは、はんだ等の接合材（不図示）により、回路パターン層３ｃの回路パターン３ｃ１上に搭載することで、その裏面にて回路基板３の主面に接合される。なお、本実施形態では一例として、半導体素子４ａとしてＩＧＢＴを使用する。
【００１８】
半導体素子４ｂは、例えば、ＳｉＣ等の化合物半導体からなる整流素子であり、一例として、おもて面及び裏面のそれぞれに電極を有する縦型のフリーホイールダイオード（ＦＷＤ）、ショットキーバリアダイオード（ＳＢＤ）等を採用することができる。半導体素子４ｂは、おもて面にアノード電極及び裏面にカソード電極を有する。半導体素子４ｂは、はんだ等の接合材（不図示）により、裏面を回路パターン層３ｃの回路パターン３ｃ１上に搭載することで、その裏面にて回路基板３の主面に接合される。それにより、半導体素子４ｂのカソード電極は、半導体素子４ａのコレクタ電極に接続される。
【００１９】
導電性ポスト５ａ及び５ｂ（第１導電性ポストの一例）は、回路基板３上の回路パターン層３ｃ並びに半導体素子４ａ及び４ｂの表面電極の少なくとも一方と、プリント基板６の回路パターン層（不図示）と、を接続してそれらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。なお、導電性ポスト５ａ及び５ｂは、その下端をはんだ等の接合材（不図示）により半導体素子４ａ及び４ｂに接続することでそれらの表面電極上に立設され、上端をはんだ、ロウ付け、又はカシメによりプリント基板６の回路パターン層に接続される。
【００２０】
導電性ポスト５ａ及び５ｂは、それぞれ、複数のポストを含む。導電性ポスト５ａは、一例として３つのポストを含む。それらのうちの２つのポストは半導体素子４ａのエミッタ電極上に立設され、プリント基板６の回路パターン層に接続する。残りの１つのポストは、半導体素子４ａのゲート電極上に立設され、プリント基板６の回路パターン層に接続する。導電性ポスト５ｂは、一例として２つのポストを含む。それら２つのポストは半導体素子４ｂのアノード電極上に立設され、プリント基板６の回路パターン層に接続する。
【００２１】
プリント基板（第２回路基板の一例）６は、半導体素子４ａ及び４ｂの電極を外部端子７〜９に接続する回路パターンが設けられた基板であり、回路基板３の主面側に回路基板３から離間して配置されている。プリント基板６は、絶縁板及びこの主面又は下面に回路パターンを形成する回路パターン層（いずれも不図示）を有する。絶縁板は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。プリント基板６には、導電性ポスト５ａ，５ｂ及び外部端子７〜９を通す複数の貫通孔（不図示）が設けられている。回路パターン層は、銅、アルミニウム等の導電性金属を用いて、絶縁板の表面に設けられている。
【００２２】
外部端子（第１及び第２導電性ポストの一例）７，８及び９は、それぞれ、半導体素子４ａから出力される電流を半導体装置１外に入出力するための入出力用端子及び半導体装置１外から半導体素子４ａに制御信号を入力するための制御用端子である。外部端子７〜９は、導電性ポスト５ａ及び５ｂと同様に、銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。外部端子７は、一端が回路パターン層３ｃの回路パターン３ｃ１に接続され、これを介して半導体素子４ａのコレクタ電極及び半導体素子４ｂのカソード電極に接続する。外部端子８は、一端が回路パターン層３ｃの回路パターン３ｃ２に接続され、回路パターン３ｃ２、プリント基板６、及び導電性ポスト５ａ，５ｂを介して半導体素子４ａのエミッタ電極及び半導体素子４ｂのアノード電極に接続する。外部端子９は、一端が回路パターン層３ｃの回路パターン３ｃ３に接続され、回路パターン３ｃ３、プリント基板６、及び導電性ポスト５ａを介して半導体素子４ａのゲート電極に接続する。外部端子７〜９は、はんだ等の接合材（不図示）により回路パターン３ｃ１〜３ｃ３上に立設されて、それぞれの先端をプリント基板６の貫通孔（不図示）を介して回路基板３とは反対側の面、すなわち筐体２の上面から上方に突出する。
【００２３】
ブロック１０は、筐体２の反りを抑制するための部材であり、筐体２より小さい線膨張係数を有する。ブロック１０は、半導体素子４ａ及び４ｂを絶縁封止する筐体２内に設けられることから絶縁性を有することが望ましく、筐体２の反りによる応力を受けることから強靭性を有することが望ましく、またモールド成形の際に熱を受けることから耐熱性を有することが望ましいことから例えばポリフェニレンサルファイド樹脂（ＰＰＳ）のような素材から形成するとよい。ブロック１０の大きさ（筐体２に対する容積の割合を含む）及び形状は、筐体２の反り、筐体内での配置により適宜定めることができる。本実施形態では、一例として、ブロック１０は横方向を長手とする立方体状に成形されている。
【００２４】
なお、ブロック１０は、筐体２と同じ素材を用いて、ただし酸化アルミニウム、二酸化ケイ素等のフィラー含入量を変えるなどして線膨張係数を小さく構成してもよいし、線膨張係数の小さいセラミクス等を溶射することで形成してもよい。
【００２５】
ブロック１０は、その長手方向を筐体２の長手方向（すなわち、横方向）に向けて、プリント基板６の上方に、すなわちプリント基板６及び筐体２の一部を挟んでプリント基板６の主面（及び回路基板３の主面）に対向して設けられる。つまり、回路基板３は筐体２の底面側に設けられ、ブロック１０は筐体２の上面側に設けられる。ここで、ブロック１０は、横方向において、筐体２に挟まれる。なお、ブロック１０の両端全体に限らず、両端の少なくとも一部において筐体２に挟まれることとしてもよい。
【００２６】
なお、本実施形態に係る半導体装置１では、導電性ポスト５ａ，５ｂ及びプリント基板６を用いて半導体素子４ａ，４ｂの電極を外部端子７〜９に接続したが、これに代えて、ワイヤボンディングにより接続してもよい。ここで、ワイヤは、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金を用いて、例えば高耐圧装置に対して直径３００〜５００μｍに形成される。この場合、ブロック１０は、回路基板３の上方に、すなわち筐体２の一部を挟んで回路基板３の主面に対向して設けられる。
【００２７】
上述の半導体装置１の構成により、半導体素子４ａ，４ｂ及びプリント基板６が搭載された回路基板３を絶縁樹脂によりモールド封止してこれにより成形される筐体２を常温に冷却した際、回路基板３が配された筐体２の底面側に対して上面側が大きく収縮しても、ブロック１０が筐体２より小さい線膨張係数を有することで、筐体２が上面側に凹状に反るのが抑制される。
【００２８】
半導体装置１の製造方法について説明する。
【００２９】
図２は、半導体装置１の製造フローを示す。なお、ブロック１０は、本フローとは独立に、任意の形状及び大きさのものが複数成形されているものとする。
【００３０】
ステップＳ１１（搭載工程）では、回路基板３の主面上に半導体素子４ａ及び４ｂを搭載する。半導体素子４ａ及び４ｂは、図３Ａに示すように、裏面電極（すなわち、コレクタ電極及びカソード電極）をはんだ等の接合材（不図示）を介して、回路基板３の回路パターン層３ｃ（すなわち、回路パターン３ｃ１）上に接合される。
【００３１】
ステップＳ１２（立設工程）では、プリント基板６を回路基板３上に搭載するとともに、導電性ポスト５ａ及び５ｂをそれぞれ半導体素子４ａ及び４ｂのおもて面電極上に立設する。まず、プリント基板６の複数の貫通孔（不図示）に導電性ポスト５ａ及び５ｂ並びに外部端子７〜９を通す。次に、そのプリント基板６を回路基板３上に支持する。それにより、導電性ポスト５ａ及び５ｂは、はんだ等の接合材（不図示）を介してそれぞれ半導体素子４ａ及び４ｂのおもて面電極上に立設され、外部端子７〜９は、はんだ等の接合材（不図示）を介して、それぞれ回路パターン層３ｃの回路パターン３ｃ１〜３ｃ３上に立設される。最後に、リフロー炉を用いて接合材をリフローすることで、図３Ｂに示すように、回路基板３の回路パターン３ｃ１上に半導体素子４ａ及び４ｂが接合され、回路基板３の回路パターン３ｃ１〜３ｃ３上にそれぞれ外部端子７〜９の下端が接合され、半導体素子４ａ及び４ｂのおもて面電極上にそれぞれ導電性ポスト５ａ及び５ｂの下端が接合される。
【００３２】
ステップＳ１３（配置段階）では、半導体素子４ａ及び４ｂを搭載した回路基板３及びブロック１０を金型１１内に配置する。金型１１は、図３Ｃに示すように、上方が開いた箱体１１ａ、箱体１１ａの上方を塞ぐ蓋体１１ｂ、及び箱体１１ａを支持する脚部１１ｃを有し、箱体１１ａの底面に外部端子７〜９の先端を受ける凹部１１ｄが形成されている。ここで、ブロック１０を金型１１の底部の中央に配置し、回路基板３を上下反転して金型１１の上方に配置する。ブロック１０は、筐体２の反り、筐体２内での配置より大きさ及び形状が定められ、モールド材により形成される筐体２よりも線膨張係数が小さいものが用いられる。また、外部端子７〜９の先端を凹部１１ｄに挿入することで、金型１１内で、回路基板３及びプリント基板６がブロック１０に対向する位置に支持され、ブロック１０に対して縦方向、横方向、及び高さ方向のそれぞれについて位置決めされる。なお、金型１１は、金属に限らず、セラミクス等、任意の素材より成形された成形体でよい。
【００３３】
ステップＳ１４（封止工程）では、半導体素子４ａ及び４ｂを搭載した回路基板３を封止する。図３Ｄに示すように、金型１１に、箱体１１ａに設けられた孔部（不図示）を介して熱硬化性樹脂等のモールド材を注入して、回路基板３、プリント基板６、及びブロック１０のそれぞれの間を含む金型１１内の空間をモールド封止する。このとき、ブロック１０が金型１１内に配置されていることで、回路基板３とプリント基板６との離間距離（又はそれらの間隙の断面積）に対してプリント基板６とブロック１０との離間距離（又はそれらの間隙の断面積）が調整され、それぞれの間隙にモールド材を一様に流すことが可能となる。ここで、プリント基板６とブロック１０との離間距離（又はそれらの間隙の断面積）は回路基板３とプリント基板６との離間距離（又はそれらの間隙の断面積）におよそ等しいことが望ましい。これにより、回路基板３、半導体素子４ａ及び４ｂ、導電性ポスト５ａ及び５ｂ、プリント基板６、並びに外部端子７〜９が筐体２内に中実に封止される。最後に、金型１１から取り出すことで、ブロック１０を含んで筐体２の反りが抑制された半導体装置１（図１Ａ及び図１Ｂ参照）が構成される。
【００３４】
なお、大きさ及び／又は形状が異なる複数のブロック１０のそれぞれに対して、ステップＳ１３及びＳ１４を行って、複数種類の半導体装置１を製造し、複数種類の半導体装置１の中から筐体２の反りの小さい半導体装置１を選別してもよい。また、ブロック１０は、その上面を筐体２の上面から露出して筐体２内に設けるに限らず、筐体２内の上側に埋設してもよい。
【００３５】
また、ブロック１０の大きさ及び形状が一意に定められている場合等において、金型１１の底部にブロック１０の大きさ及び形状に等しい凸部を設け、これにより回路基板３とは反対側の筐体２の面（すなわち、上面）にブロック１０の大きさ及び形状に等しい窪み（不図示）を形成し、その窪みにブロック１０を嵌合することで半導体装置１を製造してもよい。
【００３６】
図４Ａ及び図４Ｂは、変形例に係る半導体装置２１の構成を示す。ここで、図４Ａは、半導体装置２１の上面の構成を示し、図４Ｂは、図４Ａにおける基準線ＢＢに関する半導体装置２１の断面構成を示す。なお、図４Ａにおける上下方向及び図４Ｂにおける紙面垂直方向を縦方向、図４Ａ及び図４Ｂにおける左右方向を横方向、図４Ａにおける紙面垂直方向及び図４Ｂにおける上下方向を高さ方向とする。半導体装置２１は、回路基板を封止する筐体の反りを抑制することを目的とするものであり、筐体（封止部材）２２、回路基板（第１回路基板）２３及び２４、半導体素子２５及び２６、導電性ポスト（第１導電性ポスト）２７及び２８、プリント基板（第２回路基板）２９、外部端子（第１及び第２導電性ポスト）３６〜３８、端子板４６〜４８、及びブロック３０を有する。なお、これらの構成各部のうち、半導体装置１の構成各部に対応するものについては適宜説明を省略する。
【００３７】
筐体（封止部材の一例）２２は、回路基板２３及び２４の主面側、すなわちそれらの上に支持される半導体装置２１の構成各部を内部に、ただし外部端子３６〜３８の上端を上方に突出して、回路基板２３及び２４の下面を筐体２２の底面と面一に露出して、モールド封止する部材である。筐体２２は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで、一軸方向（すなわち、横方向）を長手とする八角形状の上面を有する柱状に成形されている。
【００３８】
ここで、筐体２２の上面、すなわち筐体２２内に封止される回路基板２３及び２４とは反対側の面の中央（すなわち、後述する外部端子３６〜３８が突出する凸部３６ｓ〜３８ｓ及び貫通孔２２ｂが形成された段部２２ａの間）に横方向を長手とする矩形状の断面を有する窪み２２ｄが形成されている。なお、筐体２２の上面から窪み２２ｄの内側に向かって張り出す１又は複数の爪状又は板状の係合部（不図示）が形成されてもよい。窪み２２ｄ内に後述するブロック３０が嵌合され、係合部がブロック３０の上面に当接してこれと係合することで、ブロック３０が窪み２２ｄから外れるのを防ぐことができる。
【００３９】
また、筐体２２の横方向の両端に、上面視において半単心円状のバリア部２２ｃが上面から上方に延伸して設けられ、その内側にバリア部２２ｃの内面と面一の側面及び筐体２２の上面より低い上面を有する段部２２ａが形成され、段部２２ａの中央にこれを高さ方向に貫通する貫通孔２２ｂが形成されている。バリア部２２ｃにより、回路基板３の下面から筐体２２の上面上に突出する外部端子３６〜３９までの長い絶縁距離が得られる。また、貫通孔２２ｂに上方からボルト等の固定具を挿入することで、半導体装置２１の回路基板２３及び２４を外部装置等のプレートに固定することができる。
【００４０】
また、筐体２２の上面に、窪み２２ｄを挟んで縦方向の一側及び他側に各３つの円筒形状の凸部３６ｓ〜３８ｓが横方向に並設され、図面右側のバリア部２２ｃを挟んで縦方向の一側及び他側に各２つの円筒形状の凸部３９ｓが横方向に並設されている。凸部３６ｓ〜３９ｓの上面からそれぞれ外部端子３６〜３９が上方に突出している。
【００４１】
回路基板（第１回路基板）２３及び２４は、それぞれ、半導体素子２５及び２６を搭載する基板であり、先述の回路基板３と同様に構成することができる。ここで、回路基板２３は、絶縁板２３ａ並びにこの下面及び主面にそれぞれ設けられる金属層２３ｂ及び回路パターン層２３ｃを含む。また、回路基板２４は、絶縁板２４ａ並びにこの下面及び主面にそれぞれ設けられる金属層２４ｂ及び回路パターン層２４ｃを含む。回路パターン層２４ｃは、絶縁板２４ａ上のそれぞれ図面左側及び右側に並設される２つの回路パターン２４ｃ１及び２４ｃ２を有する。
【００４２】
半導体素子２５及び２６は、先述の半導体素子４ａと同様のスイッチング素子である。本実施形態では一例として、半導体素子２５及び２６としてＩＧＢＴを使用する。半導体素子２５及び２６は、はんだ等の接合材（不図示）により、それぞれ、回路基板２３の回路パターン層２３ｃ及び回路基板２４の回路パターン層２４ｃ（回路パターン２４ｃ１）に搭載することで、その裏面にて回路基板２３及び２４の主面に接合される。
【００４３】
なお、先述の半導体装置１と同様に、半導体素子２５及び２６のそれぞれに逆並列に接続される整流素子を回路基板２３及び２４上に搭載してもよい。
【００４４】
導電性ポスト２７及び２８（第１導電性ポストの一例）は、先述の導電性ポスト５ａ及び５ｂと同様の導電部材であり、回路基板２３及び２４上の回路パターン層２３ｃ及び２４ｃ並びに半導体素子２５及び２６の表面電極の少なくとも一方と、プリント基板２９の回路パターン層（不図示）と、を接続してそれらの間で通電する。導電性ポスト２７及び２８は、それぞれ複数のポスト、一例として各３つのポストを含む。それらのうちの各２つのポストは半導体素子２５及び２６のエミッタ電極上に立設され、プリント基板２９の回路パターン層に接続する。残りの各１つのポストは、半導体素子２５及び２６のゲート電極上に立設され、プリント基板６の回路パターン層に接続する。
【００４５】
プリント基板（第２回路基板の一例）２９は、半導体素子２５及び２６の電極を外部端子３６〜３９に接続する配線が設けられた基板であり、回路基板２３及び２４の主面側にこれらから離間して配置されている。プリント基板２９は、先述のプリント基板６と同様に、絶縁板及びこの主面又は下面に回路パターンを形成する回路パターン層（いずれも不図示）を有する。プリント基板２９には、導電性ポスト２７，２８及び外部端子３６〜３９を通す複数の貫通孔（不図示）が設けられている。
【００４６】
外部端子（第１及び第２導電性ポストの一例）３６〜３８は、回路基板２３及び２４の回路パターン層２３ｃ及び２４ｃと端子板４６〜４８との間に設けられて、それらの間で半導体素子２５及び２６から出力される電流を通電するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。
【００４７】
外部端子３６は、一端が回路基板２４の回路パターン層２４ｃの回路パターン２４ｃ１に接続され、プリント基板２９の孔部（不図示）を介して上方に延び、筐体２２の上面上の凸部３６ｓから突出する。これにより半導体素子２６のコレクタ電極が回路パターン２４ｃ１及び外部端子３６を介して後述する端子板４６に接続され、また半導体素子２５のエミッタ電極が導電性ポスト２７、プリント基板２９及び外部端子３６を介して端子板４６に接続される。
【００４８】
外部端子３７は、一端が回路基板２４の回路パターン層２４ｃの回路パターン２４ｃ２に接続され、プリント基板２９の孔部（不図示）を介して上方に延び、筐体２２の上面上の凸部３７ｓから突出する。これにより半導体素子２６のエミッタ電極が回路パターン２４ｃ２、プリント基板２９、導電性ポスト２８、及び外部端子３７を介して後述する端子板４７に接続される。
【００４９】
外部端子３８は、一端が回路基板２３の回路パターン層２３ｃに接続され、プリント基板２９の孔部（不図示）を介して上方に延び、筐体２２の上面上の凸部３８ｓから突出する。これにより半導体素子２５のコレクタ電極が回路パターン層２３ｃ及び外部端子３８を介して後述する端子板４８に接続される。
【００５０】
外部端子３９は、半導体装置２１外から半導体素子２５及び２６に制御信号を入力する、また半導体素子２５及び２６の出力信号を半導体装置２１外に出力するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。外部端子３９は、４つの端子を含み、プリント基板２９の配線パターン層（不図示）上に立設され、筐体２２の上面上の凸部３９ｓから突出する。４つの端子のうちの２つは、プリント基板２９の配線パターン層並びに導電性ポスト２７及び２８を介して半導体素子２５及び２６のゲート電極に接続されて、ゲート端子として機能する。残りの２つは、例えば半導体素子２５及び２６内又は筐体２２内に設けられた温度センサ（不図示）にプリント基板２９等を介して接続されて、センス端子として機能する。
【００５１】
端子板４６〜４８は、半導体素子２５及び２６から出力される電流を導通して半導体装置２１外に出力するための部材であり、例えば銅、アルミニウム等の導電性金属の板状部材を側面視逆Ｕ字状に変形して形成される。端子板４６〜４８は、それぞれ、上面の中央に孔部４６ａ〜４８ａ及び縦方向の両端近傍に孔部（不図示）が形成されている。端子板４６〜４８は、それぞれ、上面の両端近傍の孔部（不図示）に外部端子３６〜３８を通して筐体２２の上面上の凸部３６ｓ〜３８ｓ上に支持される。それにより、端子板４６〜４８は、窪み２２ｄに嵌合されるブロック３０の３つの凸部３１〜３３の直上に配置され、孔部４６ａ〜４８ａがそれぞれ凸部３１〜３３に挿入されるナット４６ｂ〜４８ｂの雌ネジと高さ方向に連通する。そこで、固定具の一例であるボルト（不図示）を、他の半導体装置等に接続するための導電板（不図示）を介し、端子板４６〜４８の孔部４６ａ〜４８ａに通してナット４６ｂ〜４８ｂの雌ネジに螺入することで、導電板を端子板４６〜４８に着脱可能に接続することができる。
【００５２】
ブロック３０は、ナット４６ｂ〜４８ｂを収容するとともに筐体２２の反りを抑制するための部材である。ブロック３０は、先述のブロック１０と同様の素材を用いて、筐体２２より小さい線膨張係数を有する大きさ及び形状、例えば横方向を長手とする立方体状に成形され、その上面に３つの凸部３１〜３３が横方向に並設される。凸部３１〜３３のそれぞれの上面中央には、例えば上面視六角形状のナット孔３１ａ〜３３ａが形成され、同形状のナット４６ｂ〜４８ｂが雌ネジを高さ方向に向けてそれぞれ挿入されている。
【００５３】
なお、ブロック３０に高さ方向に貫通する貫通孔を設け、これを介して回路基板２３及び２４又はプリント基板２９上に立設される外部端子３６〜３９を筐体２２の上面から突出してもよい。
【００５４】
ブロック３０は、筐体２２の上面に形成された窪み２２ｄに嵌合される。それにより、ブロック３０は、その長手方向を筐体２２の長手方向（すなわち、横方向）に向けて、プリント基板２９の上方に、すなわち筐体２２の一部を挟んでプリント基板２９の主面（及び回路基板２３，２４の主面）に対向して設けられる。つまり、回路基板２３及び２４は筐体２２の底面側に設けられ、ブロック３０は筐体２２の上面側に設けられる。なお、ブロック３０は、筐体２２の上面側に形成された構造、例えば筐体２２の横方向の両端に設けられたバリア部２２ｄ及び段部２２ａを含めて成形してもよい。
【００５５】
なお、ブロック３０を筐体２２の窪み２２ｄから外れ難くするために例えば、ブロック３０の側面（すなわち、縦方向及び横方向を向く面）に凹凸を設ける又は側面を粗面加工して微小な凹凸を設ける、或いはブロック３０と窪み３３ｄとの間に接着剤を設けてもよい。それにより、筐体２２の窪み２２ｄに嵌入されたブロック３０は、窪み２２ｄの側面から大きな摩擦抵抗又は接着力を受けて窪み２２ｄから抜け外れにくくなる。或いは、ブロック３０を含めて回路基板２３及び２４をモールド封止することで、ブロック３０が筐体２２内に一体的に埋め込まれて筐体２２から外れ難くなる。また、ブロック３０は、上面に対して大きい底面及びテーパ状の側面を有する錐台状又は上面に対して大きい底面、テーパ状の短側面、及び上面に対して垂直な長側面を有する立体形状に成形し、これを窪み２２ｄ内に嵌入してもよい。
【００５６】
上述の半導体装置２１の構成により、半導体素子２５，２６及びプリント基板２９が搭載された回路基板２３，２４を絶縁樹脂によりモールド封止してこれにより成形される筐体２２を常温に冷却した際、回路基板２３，２４が配された筐体２２の底面側に対して上面側が大きく収縮しても、ブロック３０が筐体２２より小さい線膨張係数を有することで、筐体２２が上面側に凹状に反るのが抑制される。
【００５７】
変形例に係る半導体装置２１の製造方法について説明する。
【００５８】
図５は、半導体装置１の製造フローを示す。なお、ブロック３０は、本フローとは独立に、筐体２２の反り、筐体２２内での配置より大きさ及び形状が定められ、筐体２２よりも線膨張係数が小さいものが用意されているものとする。
【００５９】
ステップＳ２１（搭載工程）では、回路基板２３及び２４の主面上にそれぞれ半導体素子２５及び２６を搭載する。半導体素子２５及び２６は、図６Ａに示すように、裏面電極（すなわち、コレクタ電極）をはんだ等の接合材（不図示）を介して、回路基板２３の回路パターン層２３ｃ及び回路基板２４の回路パターン層２４ｃ（回路パターン２４ｃ１）上に接合される。
【００６０】
ステップＳ２２（立設工程）では、プリント基板２９を回路基板２３及び２４上に搭載するとともに、導電性ポスト２７及び２８をそれぞれ半導体素子２５及び２６のおもて面電極上に立設する。まず、プリント基板２９の複数の貫通孔（不図示）に導電性ポスト２７及び２８並びに外部端子３６〜３９を通す。次に、半導体素子２５及び２６をそれぞれ搭載した回路基板２３及び２４を並設し、それらの上にプリント基板２９を支持する。それにより、導電性ポスト２７及び２８は、はんだ等の接合材（不図示）を介して半導体素子２５及び２６のおもて面電極上に立設され、外部端子３６〜３９は、はんだ等の接合材（不図示）を介して、それぞれ回路基板２４の回路パターン層２４ｃの回路パターン２４ｃ１，２４ｃ２、回路基板２３の回路パターン層２３ｃ、及びプリント基板２９の回路パターン層（不図示）上に立設される。最後に、リフロー炉を用いて接合材をリフローすることで、図６Ｂに示すように、回路基板２３及び２４の回路パターン層２３ｃ及び２４ｃ上にそれぞれ半導体素子２５及び２６が接合され、回路基板２４の回路パターン２４ｃ１，２４ｃ２及び回路基板２３の回路パターン層２３ｃにそれぞれ外部端子３６〜３８の下端が接合され、半導体素子２５及び２６のおもて面電極上にそれぞれ導電性ポスト２７及び２８の下端が接合され、プリント基板２９の回路パターン層（不図示）に外部端子３９の下端が接合される。
【００６１】
ステップＳ２３（配置段階）では、半導体素子２５及び２６を搭載した回路基板２３及び２４を金型５１内に配置する。金型５１は、図６Ｃに示すように、上方が開いた箱体５１ａ及び箱体５１ａの上方を塞ぐ蓋体５１ｂを有し、この内に配置される回路基板２３及び２４と対向する位置、すなわち箱体５１ａの底面の中央にブロック３０の大きさ及び形状に等しい凸部５１ｃ、凸部５１ｃに対して縦方向（紙面垂直方向）の両側に外部端子３６〜３９の先端を受ける凹部５１ｄが形成されている。そこで、外部端子３６〜３９の先端を凹部５１ｄに挿入することで、金型５１内で、回路基板２３及び２４並びにプリント基板２９が凸部５１ｃに対向する位置に支持され、凸部５１ｃに対して横方向、縦方向、及び高さ方向のそれぞれについて位置決めされる。なお、金型５１は、金属に限らず、セラミクス等、任意の素材より成形された成形体でよい。
【００６２】
ステップＳ２４（封止工程）では、半導体素子２５及び２６をそれぞれ搭載した回路基板２３及び２４を封止する。図６Ｄに示すように、金型５１に、箱体５１ａに設けられた孔部（不図示）を介して熱硬化性樹脂等のモールド材を注入して、回路基板２３及び２４の主面側を含む金型５１内の空間をモールド封止する。これにより、回路基板２３及び２４、半導体素子２５及び２６、導電性ポスト２７及び２８、プリント基板２９、及び外部端子３６〜３９が筐体２２内に中実に封止される。最後に、金型５１から取り出すことで、図６Ｅに示すように、回路基板２３及び２４とは反対側の面、すなわち上面に窪み２２ｄを有する筐体２２が形成される。
【００６３】
ステップＳ２５（嵌合工程）では、図６Ｆに示すように、筐体２２の窪み２２ｄにブロック３０を嵌合する。それにより、ブロック３０の上面が筐体２２の上面と面一になるとともに、ブロック３０の凸部３１〜３３の上面がそれぞれ筐体２２の凸部３６ｓ〜３８ｓの上面と等しい高さに位置決めされる。
【００６４】
ステップＳ２６（取付工程）では、筐体２２上に端子板４６〜４８を取り付ける。ブロック３０の凸部３１〜３３に形成されたナット孔３１ａ〜３３ａにそれぞれナット４６ｂ〜４８ｂを挿入し、そして端子板４６〜４８を、上面の両端近傍の孔部（不図示）に外部端子３６〜３８を通して、凸部３６ｓ〜３８ｓ上にそれぞれ支持する。それにより、筐体２２の反りが抑制された半導体装置２１（図４Ａ及び図４Ｂ参照）が構成される。
【００６５】
なお、先述の半導体装置１と同様に、半導体素子２５及び２６を搭載した回路基板２３及び２４を金型５１内に配置するとともにブロック３０を金型５１の底部に配置し、金型５１にモールド材を注入して回路基板２３及び２４をモールド封止して、筐体２２をブロック３０と一体的に成形してもよい。
【００６６】
なお、本実施形態の半導体装置１及び変形例に係る半導体装置２１では１つのブロック１０，３０を備えることとしたが、複数のブロックを備える、或いは複数のブロックから構成されるブロック１０，３０を備えることとしてもよい。
【００６７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６９】
１…半導体装置、２…筐体（封止部材の一例）、３…回路基板（第１回路基板の一例）、３ａ…絶縁板、３ｂ…金属層、３ｃ…回路パターン層、３ｃ１〜３ｃ３…回路パターン、４ａ，４ｂ…半導体素子、５ａ，５ｂ…導電性ポスト（第１導電性ポストの一例）、６…プリント基板（第２回路基板の一例）、７〜９…外部端子（第１及び第２導電性ポストの一例）、１０…ブロック、１１…金型、１１ａ…箱体、１１ｂ…蓋体、１１ｃ…脚部、１１ｄ…凹部、２１…半導体装置、２２…筐体（封止部材の一例）、２２ａ…段部、２２ｂ…貫通孔、２２ｃ…バリア部、２３…回路基板、２３ａ…絶縁板、２３ｂ…金属層、２３ｃ…回路パターン層、２４…回路基板、２４ａ…絶縁板、２４ｂ…金属層、２４ｃ…回路パターン層、２４ｃ１，２４ｃ２…回路パターン、２５，２６…半導体素子、２７，２８…導電性ポスト（第１導電性ポストの一例）、２９…プリント基板（第２回路基板の一例）、３０…ブロック、３１〜３３…凸部、３１ａ〜３３ａ…ナット孔、３６〜３９…外部端子（第１及び第２導電性ポストの一例）、３６ｓ〜３９ｓ…凸部、４６〜４８…端子板、４６ａ〜４８ａ…孔部、４６ｂ〜４８ｂ…ナット、５１…金型、５１ａ…箱体、５１ｂ…蓋体、５１ｃ…凸部、５１ｄ…凹部。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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