(57)【要約】【課題】スイッチング素子の過電圧による破壊を防止しつつ、出力電圧の誤差を低減して精度を向上させる。【解決手段】直流リンクコンデンサＣDC1，ＣDC2を直列接続した直流電圧源の正、負極端間に、基本セル１１および１２を直列に接続して共通モジュール１００とし、共通モジュール１００から２Ｅ、Ｅ、０、−Ｅ、−２Ｅの各電圧が得られる第１〜第５の出力端に、スイッチング素子Ｓ１〜Ｓ８およびダイオードＤ１，Ｄ２を備えた相モジュール２００を接続して構成した５レベル電力変換器において、電圧Ｅが出力される第２の出力端と中性点ＮＰの間に、フライングキャパシタＦＣ１と同じ電圧Ｅが充電されるスナバコンデンサＣｓ１を接続し、電圧−Ｅが出力される第４の出力端と中性点ＮＰの間に、フライングキャパシタＦＣ２と同じ電圧値の電圧−Ｅが充電されるスナバコンデンサＣｓ２を接続した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直流電圧が印加される第１および第２の直流リンクコンデンサの直列体により構成され、該直列体の共通接続点を中性点端子とし、第１の直流リンクコンデンサの非共通接続端を正極端子とし、第２の直流リンクコンデンサの非共通接続端を負極端子とした直流電圧源と、
前記直流電圧源の正極端子と中性点端子の間に接続され、第１のスイッチング素子、第１のフライングキャパシタおよび第２のスイッチング素子を順次直列接続した直列回路と、第１のフライングキャパシタの両端間に直列接続された第３および第４のスイッチング素子とを有した第１の基本セルと、
前記直流電圧源の中性点端子と負極端子の間に接続され、第５のスイッチング素子、第２のフライングキャパシタおよび第６のスイッチング素子を順次直列接続した直列回路と、第２のフライングキャパシタの両端間に直列接続された第７および第８のスイッチング素子とを有した第２の基本セルと、を備え、
前記直流電圧源の正極端子および第１のスイッチング素子の共通接続点を第１の出力端とし、前記第３および第４のスイッチングの共通接続点を第２の出力端とし、前記直流電圧源の中性点端子および第２のスイッチング素子の共通接続点を第３の出力端とし、前記第７および第８のスイッチング素子の共通接続点を第４の出力端とし、前記直流電圧源の負極端子および第６のスイッチング素子の共通接続点を第５の出力端とし、前記第２の出力端と第３の出力端の間に第１のスナバコンデンサを接続し、前記第３の出力端と第４の出力端の間に第２のスナバコンデンサを接続し、
一端が前記第１の出力端に接続される第９のスイッチング素子と、一端が前記第９のスイッチング素子の他端に接続され、他端が前記第２の出力端に接続される第１０のスイッチング素子と、一端が前記第４の出力端に接続される第１１のスイッチング素子と、一端が前記第１１のスイッチング素子の他端に接続され、他端が前記第５の出力端に接続される第１２のスイッチング素子と、前記第９および第１０のスイッチング素子の共通接続点と第１１および第１２のスイッチング素子の共通接続点の間に順次直列に接続された第１３〜第１６のスイッチング素子と、第１３および第１４のスイッチング素子の共通接続点と第１５および第１６のスイッチング素子の共通接続点の間に直列に接続され、且つ当該共通接続点が前記第３の出力端に接続される第１および第２のダイオードとから相モジュールを構成し、
前記相モジュールを単相又は３相以上の多相分設け、
前記相モジュールの第１４および第１５のスイッチング素子の共通接続点を交流出力端子としたことを特徴とするマルチレベル電力変換装置。
【請求項２】
前記第１のスナバコンデンサに代えて、第１の抵抗および第１のスナバコンデンサの直列回路を接続し、前記第２のスナバコンデンサに代えて、第２の抵抗および第２のスナバコンデンサの直列回路を接続したことを特徴とする請求項１に記載のマルチレベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル電力変換装置に係り、特に多相電力変換器において、共通のフライングキャパシタを持つマルチレベル変換器の転流用ＣＲスナバに関する。
【背景技術】
【０００２】
従来のマルチレベル電力変換装置の一例を図４に示す。図４の回路は、１つの共通モジュール１００と複数の相モジュール２００…より構成される５レベル変換器である。
【０００３】
図４において、直流電圧源として直列接続された第１、第２の直流リンクコンデンサＣDC1，ＣDC2には各々２Ｅの電圧が充電され、その共通接続点を中性点ＮＰ（中性点端子）としている。直流リンクコンデンサＣDC1の非共通接続端（直流電圧源の正極端子）と中性点ＮＰとの間には第１の基本セル１１（図示Ｃｅｌｌ  １）が接続され、中性点ＮＰと直流リンクコンデンサＣDC2の非共通接続端（直流電圧源の負極端子）との間には第２の基本セル１２（図示Ｃｅｌｌ  ２）が接続されている。
【０００４】
第１の基本セル１１は、第１のスイッチング素子Ｓｆ１および第１のフライングキャパシタＦＣ１および第２のスイッチング素子Ｓｆ２の直列回路と、スイッチング素子Ｓｆ１およびフライングキャパシタＦＣ１の共通接続点とフライングキャパシタＦＣ１およびスイッチング素子Ｓｆ２の共通接続点との間に直列に接続された第３および第４のスイッチング素子Ｓｆ３およびＳｆ４とを備えている。
【０００５】
第２の基本セル１２は、第５のスイッチング素子Ｓｆ５および第２のフライングキャパシタＦＣ２および第６のスイッチング素子Ｓｆ６の直列回路と、スイッチング素子Ｓｆ５およびフライングキャパシタＦＣ２の共通接続点とフライングキャパシタＦＣ２およびスイッチング素子Ｓｆ６の共通接続点との間に直列に接続された第７および第８のスイッチング素子Ｓｆ７およびＳｆ８とを備えている。
【０００６】
前記直流リンクコンデンサＣDC1，ＣDC2、および基本セル１１、１２によって共通モジュール１００を構成している。
【０００７】
前記直流リンクコンデンサＣDC1およびスイッチング素子Ｓｆ１の共通接続点とスイッチング素子Ｓｆ３およびＳｆ４の共通接続点の間には、第９および第１０のスイッチング素子Ｓ１，Ｓ２が直列に接続されている。
【０００８】
前記スイッチング素子Ｓｆ７およびＳｆ８の共通接続点と直流リンクコンデンサＣDC2およびスイッチング素子Ｓｆ６の共通接続点の間には、第１１および第１２のスイッチング素子Ｓ７、Ｓ８が直列に接続されている。
【０００９】
前記スイッチング素子Ｓ１およびＳ２の共通接続点とスイッチング素子Ｓ７およびＳ８の共通接続点の間には、第１３〜第１６のスイッチング素子Ｓ３〜Ｓ６が直列に接続されている。
【００１０】
前記スイッチング素子Ｓ３およびＳ４の共通接続点とスイッチング素子Ｓ５およびＳ６の共通接続点の間には、図示極性の第１および第２のダイオードＤ１、Ｄ２が直列に接続されている。
【００１１】
ダイオードＤ１およびＤ２の共通接続点は前記中性点ＮＰに接続されている。前記スイッチング素子Ｓ４およびＳ５の共通接続点を交流出力端子としている。
【００１２】
前記スイッチング素子Ｓ１〜Ｓ８およびダイオードＤ１、Ｄ２によって相モジュール２００を構成している。この相モジュール２００は、共通モジュール１００に対して単相又は３相以上の多相分設けられるものであり、５レベル変換器が単相の変換器の場合は、相モジュール２００が２台、共通モジュール１００の出力側に並列接続される。５レベル変換器が３相の変換器の場合は、相モジュール２００が３台、共通モジュール１００の出力側に並列接続される。
【００１３】
前記スイッチング素子Ｓｆ１〜Ｓｆ８、Ｓ１〜Ｓ８は、各々、例えばＩＧＢＴで構成され、またＩＧＢＴ以外の自己消弧型電力用半導体デバイスであってもよい。
【００１４】
前記直流リンクコンデンサＣDC1，ＣDC2の電圧を各々２Ｅに、フライングキャパシタＦＣ１、ＦＣ２の電圧を各々Ｅに制御し、各スイッチング素子Ｓｆ１〜Ｓｆ８、Ｓ１〜Ｓ８を選択的にオン、オフ制御する。
【００１５】
これによって、直流リンクコンデンサＣDC1およびスイッチング素子Ｓｆ１の共通接続点（これを第１の出力端とする）には２Ｅが、スイッチング素子Ｓｆ３およびＳｆ４の共通接続点（これを第２の出力端とする）にはＥが、前記中性点ＮＰおよび基本セル１１および１２の共通接続点（これを第３の出力端とする）には０が、スイッチング素子Ｓｆ７およびＳｆ８の共通接続点（これを第４の出力端とする）には−Ｅが、直流リンクコンデンサＣDC2およびスイッチング素子Ｓｆ６の共通接続点（これを第５の出力端とする）には−２Ｅが各々得られる。
【００１６】
そして交流出力端子であるスイッチング素子Ｓ４およびＳ５の共通接続点から、２Ｅ、Ｅ、０、−Ｅ、−２Ｅのいずれかの電圧が出力される。
【００１７】
すなわち、スイッチング素子Ｓ１、Ｓ３、Ｓ４をオン制御することで２Ｅが出力され、スイッチング素子Ｓｆ１、Ｓｆ４、Ｓ２、Ｓ３、Ｓ４をオン制御すること、もしくは、スイッチング素子Ｓｆ２、Ｓｆ３、Ｓ２、Ｓ３、Ｓ４をオン制御することでＥが出力され、スイッチング素子Ｓ４をオン制御することで０が出力され、スイッチング素子Ｓ５、Ｓ６、Ｓ７、Ｓｆ７、Ｓｆ６をオン制御すること、もしくは、スイッチング素子Ｓ５、Ｓ６、Ｓ７、Ｓｆ８、Ｓｆ５をオン制御することで−Ｅが出力され、スイッチング素子Ｓ５、Ｓ６、Ｓ８をオン制御することで−２Ｅが出力される。
【００１８】
共通モジュール１００の基本セル１１、１２には、図５（ｂ）、（ｃ）に示すような２種類のスイッチングパターンがあり、電流経路に応じて２種類のスイッチングパターンを選択してフライングキャパシタＦＣ１、ＦＣ２の充電及び放電を選択することでフライングキャパシタの電圧を制御することができる。
【００１９】
図５（ｂ）はＥを出力するスイッチングパターン（モード１）を示し、図５（ｃ）は−Ｅを出力するスイッチングパターン（モード２）を示し、図中の○印は導通中のスイッチング素子（ＩＧＢＴ）を示している。
【００２０】
スイッチング素子、例えばＩＧＢＴは、オン状態からオフ状態に移行するまでに時間がかかることから、基本セルの２つの状態（スイッチングパターン）の移行時には一度全てのＩＧＢＴをオフしてからもう一つのスイッチングパターンに移行する必要がある。このすべてのＩＧＢＴがオフの状態をデッドタイム（図５（ａ）の状態）と呼ぶ。このデッドタイムはフライングキャパシタＦＣ１、ＦＣ２の直流短絡を防ぐために設けている。
【００２１】
尚、図４の５レベル変換器と同様のマルチレベル電力変換装置は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２０１５−４７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
図４の５レベル変換器において、基本セル（１１、１２）が相モジュール２００を通して電流を流していると、デッドタイム中に、各スイッチング素子に逆並列接続されている帰還ダイオード（ＩＧＢＴに並列に接続されているダイオード）が導通して電流が流れる現象が起きる。これを転流と定義する。
【００２４】
この転流現象により、例えばＥを出力しているときの電流経路を示す図６のように、相モジュール２００の特定のスイッチング素子のコレクタ端子とエミッタ端子間に過電圧が印加される問題が発生する。
【００２５】
図６（ａ）は前記転流現象が起きていない場合を表し、スイッチング素子Ｓｆ１→フライングキャパシタＦＣ１→スイッチング素子Ｓｆ４→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４の経路で電流が流れ、共通モジュール１００の各出力端（第１の出力端〜第５の出力端）の電位は図示のように常に２Ｅ、Ｅ、０、−Ｅ、−２Ｅに保たれる。したがって、相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間には過電圧は印加されず、常にＥの電圧となる。
【００２６】
しかし図６（ｂ）のように、デッドタイム中にスイッチング素子Ｓｆ２およびＳｆ４の帰還ダイオードに電流が流れる転流現象が発生すると、スイッチング素子Ｓｆ２→スイッチング素子Ｓｆ４→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４の経路で電流が流れるため、スイッチング素子Ｓｆ３およびＳｆ４の共通接続点である第２の出力端が中性点ＮＰと同じ０電位となり、共通モジュール１００の各出力端の電位は図示のように、２Ｅ、０、０、−Ｅ、−２Ｅとなる。これによって相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間には２Ｅの過電圧が印加されてしまう。
【００２７】
同様に、図４の回路構成が上下対称であることから、−Ｅを出力しているときの電流経路を示す図７のように、相モジュール２００のスイッチング素子Ｓ８のコレクタ端子とエミッタ端子間に過電圧（２Ｅ）が印加される問題が発生する。
【００２８】
図７（ａ）は前記転流現象が起きていない場合を表し、スイッチング素子Ｓ５→スイッチング素子Ｓ６→スイッチング素子Ｓ７→スイッチング素子Ｓｆ７→フライングキャパシタＦＣ２→スイッチング素子Ｓｆ６の経路で電流が流れ、共通モジュール１００の各出力端（第１の出力端〜第５の出力端）の電位は図示のように常に２Ｅ、Ｅ、０、−Ｅ、−２Ｅに保たれる。したがって、相モジュール２００のスイッチング素子Ｓ８のコレクタ端子とエミッタ端子間には過電圧は印加されず、常にＥの電圧となる。
【００２９】
しかし図７（ｂ）のように、デッドタイム中にスイッチング素子Ｓｆ７およびＳｆ５の帰還ダイオードに電流が流れる転流現象が発生すると、スイッチング素子Ｓ５→スイッチング素子Ｓ６→スイッチング素子Ｓ７→スイッチング素子Ｓｆ７→スイッチング素子Ｓｆ５の経路で電流が流れるため、スイッチング素子Ｓｆ７およびＳｆ８の共通接続点である第４の出力端が中性点ＮＰと同じ０電位となり、共通モジュール１００の各出力端の電位は図示のように、２Ｅ、Ｅ、０、０、−２Ｅとなる。これによって相モジュール２００のスイッチング素子Ｓ８のコレクタ端子とエミッタ端子間には２Ｅの過電圧が印加されてしまう。
【００３０】
上記のように相モジュール２００のスイッチング素子Ｓ１、Ｓ８のコレクタ端子とエミッタ端子間に過電圧２Ｅが印加されることにより、以下の問題が生じる。
【００３１】
（１）スイッチング素子Ｓ１、Ｓ８のコレクタ端子とエミッタ端子間に過電圧が印加されるため、スイッチング素子Ｓ１、Ｓ８が過電圧破壊しやすくなる。これにより５レベル変換器の信頼性が低下する。
【００３２】
（２）図５（ｂ），（ｃ）で述べたように、共通モジュール１００の基本セル１１、１２のスイッチングパターンが移行する場合、共通モジュール１００の第２の出力端の電圧＋Ｅ、第４の出力端の電圧−Ｅは各々不変（＋Ｅ又は−Ｅのまま）であることが望ましい。しかし図６（ｂ）の転流期間中、第２の出力端の電圧は０となり、図７（ｂ）の転流期間中、第４の出力端の電圧は０となる。これにより、出力電圧に誤差が生じ、精度が劣化する。
【００３３】
本発明は、上記課題を解決するものであり、その目的は、スイッチング素子の過電圧による破壊を防止しつつ、出力電圧の誤差を低減して精度を向上させることができるマルチレベル電力変換装置を提供することにある。
【課題を解決するための手段】
【００３４】
上記課題を解決するための請求項１に記載のマルチレベル電力変換装置は、直流電圧が印加される第１および第２の直流リンクコンデンサの直列体により構成され、該直列体の共通接続点を中性点端子とし、第１の直流リンクコンデンサの非共通接続端を正極端子とし、第２の直流リンクコンデンサの非共通接続端を負極端子とした直流電圧源と、
前記直流電圧源の正極端子と中性点端子の間に接続され、第１のスイッチング素子、第１のフライングキャパシタおよび第２のスイッチング素子を順次直列接続した直列回路と、第１のフライングキャパシタの両端間に直列接続された第３および第４のスイッチング素子とを有した第１の基本セルと、
前記直流電圧源の中性点端子と負極端子の間に接続され、第５のスイッチング素子、第２のフライングキャパシタおよび第６のスイッチング素子を順次直列接続した直列回路と、第２のフライングキャパシタの両端間に直列接続された第７および第８のスイッチング素子とを有した第２の基本セルと、を備え、
前記直流電圧源の正極端子および第１のスイッチング素子の共通接続点を第１の出力端とし、前記第３および第４のスイッチングの共通接続点を第２の出力端とし、前記直流電圧源の中性点端子および第２のスイッチング素子の共通接続点を第３の出力端とし、前記第７および第８のスイッチング素子の共通接続点を第４の出力端とし、前記直流電圧源の負極端子および第６のスイッチング素子の共通接続点を第５の出力端とし、前記第２の出力端と第３の出力端の間に第１のスナバコンデンサを接続し、前記第３の出力端と第４の出力端の間に第２のスナバコンデンサを接続し、
一端が前記第１の出力端に接続される第９のスイッチング素子と、一端が前記第９のスイッチング素子の他端に接続され、他端が前記第２の出力端に接続される第１０のスイッチング素子と、一端が前記第４の出力端に接続される第１１のスイッチング素子と、一端が前記第１１のスイッチング素子の他端に接続され、他端が前記第５の出力端に接続される第１２のスイッチング素子と、前記第９および第１０のスイッチング素子の共通接続点と第１１および第１２のスイッチング素子の共通接続点の間に順次直列に接続された第１３〜第１６のスイッチング素子と、第１３および第１４のスイッチング素子の共通接続点と第１５および第１６のスイッチング素子の共通接続点の間に直列に接続され、且つ当該共通接続点が前記第３の出力端に接続される第１および第２のダイオードとから相モジュールを構成し、
前記相モジュールを単相又は３相以上の多相分設け、
前記相モジュールの第１４および第１５のスイッチング素子の共通接続点を交流出力端子としたことを特徴とする。
【００３５】
請求項２に記載のマルチレベル電力変換装置は、請求項１において、
前記第１のスナバコンデンサに代えて、第１の抵抗および第１のスナバコンデンサの直列回路を接続し、前記第２のスナバコンデンサに代えて、第２の抵抗および第２のスナバコンデンサの直列回路を接続したことを特徴とする。
【発明の効果】
【００３６】
（１）請求項１、２に記載の発明によれば、前記各スイッチング素子のオン、オフによる転流時に特定のスイッチング素子に生じる過電圧をなくし、且つ第１〜第５の出力端の出力電圧を一定に保つことができる。これによって、スイッチング素子の過電圧による破壊を防止しつつ、出力電圧の誤差を低減し精度を向上させることができる。
（２）請求項２に記載の発明によれば、スナバコンデンサの充電時の突入電流や共振電流を制限することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１による回路構成を表し、（ａ）はＥを出力している場合の電流経路を示す回路図、（ｂ）はＥを出力している場合のデッドタイム時の電流経路を示す回路図。
【図２】本発明の実施例１におけるスナバコンデンサの電圧制御例を示す回路図。
【図３】本発明の実施例２による回路構成を表し、（ａ）はＥを出力している場合の電流経路を示す回路図、（ｂ）はＥを出力している場合のデッドタイム時の電流経路を示す回路図。
【図４】従来の５レベル変換器の一例を示す回路図。
【図５】従来の５レベル変換器の一例における基本セルの回路構成を表し、（ａ）はＥを出力するスイッチングパターンの説明図、（ｂ）は−Ｅを出力するスイッチングパターンの説明図、（ｃ）はデッドタイム期間中の説明図。
【図６】従来の５レベル変換器の一例による回路構成を表し、（ａ）はＥを出力している場合の電流経路を示す回路図、（ｂ）はＥを出力している場合のデッドタイム時の電流経路を示す回路図。
【図７】従来の５レベル変換器の一例による回路構成を表し、（ａ）は−Ｅを出力している場合の電流経路を示す回路図、（ｂ）は−Ｅを出力している場合のデッドタイム時の電流経路を示す回路図。
【発明を実施するための形態】
【００３８】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【００３９】
本実施形態例では、図６、図７で述べた、デッドタイム時の転流現象による過電圧発生を防止できる５レベル変換器を構成した。
【実施例１】
【００４０】
本実施例１では、図４の５レベル変換器の共通モジュール１００の出力側に、図１のようにスナバコンデンサＣｓ１，Ｃｓ２を接続することで、図６、図７のような過電圧が印加されずに安全に転流することができるようにした。
【００４１】
図１において図４と異なる点は、第３のスイッチング素子Ｓｆ３および第４のスイッチング素子Ｓｆ４の共通接続点である、共通モジュール１００の第２の出力端と、中性点端子ＮＰおよび第１、第２の基本セル１１、１２の共通接続点である、共通モジュール１００の第３の出力端との間に第１のスナバコンデンサＣｓ１を接続し、前記第３の出力端と、第７のスイッチング素子Ｓｆ７および第８のスイッチング素子Ｓｆ８の共通接続点である、共通モジュール１００の第４の出力端との間に第２のスナバコンデンサＣｓ２を接続したことであり、その他の部分は図４と同一に構成されている。
【００４２】
尚、第１のスナバコンデンサＣｓ１の上側端、すなわち共通モジュール１００の第２の出力端の電位は後述する方法により、＋Ｅに保たれ、第２のスナバコンデンサＣｓ２の下側端、すなわち共通モジュール１００の第４の出力端の電位は後述する方法により、−Ｅに保たれている。
【００４３】
電圧Ｅを出力している場合の電流経路を示す図１（ａ）において、スイッチング素子Ｓｆ１，Ｓｆ４，Ｓ２，Ｓ３，Ｓ４がオン制御されている。これにより電流は図示破線の矢印のように、スイッチング素子Ｓｆ１→フライングキャパシタＦＣ１→スイッチング素子Ｓｆ４→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４の経路で流れる。このため、共通モジュール１００の各出力端（第１の出力端〜第５の出力端）の電位は図示２Ｅ，Ｅ，０，−Ｅ，−２Ｅに保たれ、相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間には過電圧は印加されず、常にＥの電圧となる。
【００４４】
また、電圧Ｅを出力している場合のデッドタイム中の電流経路を示す図１（ｂ）において、スナバコンデンサＣｓ１の上側端（共通モジュール１００の第２の出力端）電位（Ｅ）が中性点ＮＰの電位０よりも高いので、スイッチング素子Ｓｆ２およびＳｆ４の帰還ダイオードが導通して電流が流れることはなく、電流経路はスナバコンデンサＣｓ１→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４となり、相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間にはＥの電圧が印加され、過電圧現象は起きない。
【００４５】
また、−Ｅを出力している場合も前記同様に過電圧現象は防止される。すなわち、スナバコンデンサＣｓ２が接続されていることによって共通モジュール１００の第４の出力端（スナバコンデンサＣｓ２の下側端）の電位が−Ｅであり中性点ＮＰの電位０よりも低い。
【００４６】
このため、図７（ｂ）で述べたようにスイッチング素子Ｓｆ７およびＳｆ５の帰還ダイオードが導通して電流が流れることはなく、電流経路はスイッチング素子Ｓ５→スイッチング素子Ｓ６→スイッチング素子Ｓ７→スナバコンデンサＣｓ２となり、相モジュール２００のスイッチング素子Ｓ８のコレクタ端子とエミッタ端子間にはＥの電圧が印加され、過電圧現象は起きない。
【００４７】
次にスナバコンデンサＣｓ１，Ｃｓ２を＋Ｅ，−Ｅに制御する方法を図２とともに説明する。図１、図２の５レベル変換器の運転中では、基本セル１１、１２はデッドタイム期間を除く大半の期間、図５で述べた２種類のスイッチングパターンのいずれかを選択しているため、スナバコンデンサＣｓ１，Ｃｓ２の静電容量をフライングキャパシタＦＣ１，ＦＣ２よりも十分小さく設定し、図２のように第１の基本セル１１側であれば、スイッチング素子Ｓｆ２およびＳｆ３をオン制御してスナバコンデンサＣｓ１をフライングキャパシタＦＣ１と接続することで図示矢印の経路で電流を流し、スナバコンデンサＣｓ１の電圧をフライングキャパシタＦＣ１と同じ電圧＋Ｅに一定に制御することができる。
【００４８】
また、第２の基本セル１２側であれば、スイッチング素子Ｓｆ５およびＳｆ８をオン制御してスナバコンデンサＣｓ２をフライングキャパシタＦＣ２と接続することで、スナバコンデンサＣｓ２の電圧をフライングキャパシタＦＣ２と同じ電圧−Ｅに一定に制御することができる。
【００４９】
このような制御によって図５に示す基本セル１１、１２の２種類のスイッチングパターンのいずれにおいても、スナバコンデンサＣｓ１の上側端（共通モジュール１００の第２の出力端）の電位を＋Ｅに、スナバコンデンサＣｓ２の下側端（共通モジュール１００の第４の出力端）の電位を−Ｅに各々一定に保つことができる。
【実施例２】
【００５０】
前記スナバコンデンサＣｓ１，Ｃｓ２を設けた実施例１では、図２のようにフライングキャパシタＦＣ１，ＦＣ２と接続した際に突入電流が大きいことや、配線インダクタンスとの共振が発生するという問題が生じる。
【００５１】
そこで本実施例２では、図３に示すように、図１、図２のスナバコンデンサＣｓ１に代えて抵抗Ｒｓ１およびスナバコンデンサＣｓ１の直列回路（以下ＣＲスナバと称することもある）を接続し、図１、図２のスナバコンデンサＣｓ２に代えて抵抗Ｒｓ２およびスナバコンデンサＣｓ２の直列回路（以下ＣＲスナバと称することもある）を接続した。
【００５２】
図３において、その他の部分は図１、図２と同一に構成されている。前記スナバコンデンサＣｓ１は図２で述べた方法により＋Ｅに充電され、スナバコンデンサＣｓ２は図２で述べた方法により−Ｅに充電される。
【００５３】
電圧Ｅを出力している場合の電流経路を示す図３（ａ）において、スイッチング素子Ｓｆ１，Ｓｆ４，Ｓ２，Ｓ３，Ｓ４がオン制御されている。これにより電流は図示破線の矢印のように、スイッチング素子Ｓｆ１→フライングキャパシタＦＣ１→スイッチング素子Ｓｆ４→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４の経路で流れる。このため、共通モジュール１００の各出力端（第１の出力端〜第５の出力端）の電位は図示２Ｅ，Ｅ，０，−Ｅ，−２Ｅに保たれ、相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間には過電圧は印加されず、常にＥの電圧となる。
【００５４】
また、電圧Ｅを出力している場合のデッドタイム中の電流経路を示す図３（ｂ）において、ＣＲスナバの上側の端子（抵抗Ｒｓ１の上側、すなわち共通モジュール１００の第２の出力端）電位（Ｅ）が中性点ＮＰの電位０よりも高いので、スイッチング素子Ｓｆ２およびＳｆ４の帰還ダイオードが導通して電流が流れることはなく、電流経路はスナバコンデンサＣｓ１→抵抗Ｒｓ１→スイッチング素子Ｓ２→スイッチング素子Ｓ３→スイッチング素子Ｓ４となり、相モジュール２００のスイッチング素子Ｓ１のコレクタ端子とエミッタ端子間にはＥの電圧が印加され、過電圧現象は起きない。
【００５５】
また、−Ｅを出力している場合も前記同様に過電圧現象は防止される。すなわち、抵抗Ｒｓ２およびスナバコンデンサＣｓ２が接続されていることによって共通モジュール１００の第４の出力端（スナバコンデンサＣｓ２の下側端）の電位が−Ｅであり中性点ＮＰの電位０よりも低い。
【００５６】
このため、図７（ｂ）で述べたようにスイッチング素子Ｓｆ７およびＳｆ５の帰還ダイオードが導通して電流が流れることはなく、電流経路はスイッチング素子Ｓ５→スイッチング素子Ｓ６→スイッチング素子Ｓ７→スナバコンデンサＣｓ２→抵抗Ｒｓ２となり、相モジュール２００のスイッチング素子Ｓ８のコレクタ端子とエミッタ端子間にはＥの電圧が印加され、過電圧現象は起きない。
【００５７】
本実施例２では、スナバコンデンサＣｓ１と直列に抵抗Ｒｓ１が接続され、スナバコンデンサＣｓ２と直列に抵抗Ｒｓ２が接続されているので、充電時の突入電流や配線インダクタンスとの共振電流を制限することができる。
【符号の説明】
【００５８】
１１、１２…基本セル
１００…共通モジュール
２００…相モジュール
ＣDC1，ＣDC2…直流リンクコンデンサ
Ｃｓ１，Ｃｓ２…スナバコンデンサ
Ｄ１，Ｄ２…ダイオード
ＦＣ１，ＦＣ２…フライングキャパシタ
Ｒｓ１，Ｒｓ２…抵抗
Ｓｆ１〜Ｓｆ８，Ｓ１〜Ｓ８…スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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