(57)【要約】【課題】画質の低減を抑制することができるようにする。【解決手段】フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、他の画素から垂直信号線に電流が流れるように構成される画素アレイを備えるようにする。本開示は、撮像素子、撮像装置、情報処理装置、画像処理装置、電子機器等に適用することができる。【選択図】図７
2018113613.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイ
を備える撮像素子。
【請求項２】
前記他の画素は、前記読み出し画素に対して所定の位置に配置される画素である
請求項１に記載の撮像素子。
【請求項３】
前記他の画素は、前記読み出し画素周辺の画素である
請求項２に記載の撮像素子。
【請求項４】
前記他の画素は、前記読み出し画素に隣接する画素である
請求項２に記載の撮像素子。
【請求項５】
複数の前記他の画素に前記所定の電圧が印加される
請求項１に記載の撮像素子。
【請求項６】
前記複数の他の画素は、前記読み出し画素と同一の垂直信号線に接続される、前記読み出し画素の両隣の画素である
請求項５に記載の撮像素子。
【請求項７】
前記所定の電圧は、前記他の画素の、前記他の画素が読み出し画素である場合に状態がオンにされる選択トランジスタのゲートに印加される
請求項１に記載の撮像素子。
【請求項８】
前記選択トランジスタのゲートに電圧を印加する電圧印加部をさらに備える
請求項７に記載の撮像素子。
【請求項９】
前記電圧印加部は、
前記所定の電圧を生成する電圧生成部と、
前記選択トランジスタに印加する電圧を選択する選択部と、
前記選択部を制御して、前記他の画素の前記選択トランジスタのゲートに前記所定の電圧を印加させる制御部と
を備える請求項８に記載の撮像素子。
【請求項１０】
前記画素アレイの各画素は、フローティングディフュージョンと前記フローティングディフュージョンに蓄積される電荷に相当する電圧を増幅する増幅トランジスタとの間に、前記所定の電圧の印加を制御するトランジスタを備え、
前記他の画素の前記トランジスタの状態がオンにされるように構成される
請求項１に記載の撮像素子。
【請求項１１】
前記画素アレイの各画素は、複数のフォトダイオードを備える
請求項１に記載の撮像素子。
【請求項１２】
互いに積層される複数の半導体基板を備え、
前記画素アレイは、前記複数の半導体基板のいずれかに形成される
請求項１に記載の撮像素子。
【請求項１３】
被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイ
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子および電子機器に関し、特に、画質の低減を抑制することができるようにした撮像素子および電子機器に関する。
【背景技術】
【０００２】
従来のイメージセンサにおいては、画素と垂直信号線との接続点とその垂直信号線の負荷MOSトランジスタのゲート電極との間の寄生容量により、接続点の電圧VSLの振幅量に依存してゲート電極に加わるバイアス電圧VLOADが変動した。画素アレイの各垂直信号線の負荷MOSトランジスタのゲート電極は水平方向に全列において共通に接続されていたので、そのバイアス電圧VLOADの変動によって他の垂直信号線において出力される信号レベルが変動し、撮像画像にストリーキングと称される横帯状のノイズが発生するおそれがあった。
【０００３】
そこで、画素領域端に電圧VSLを制限するためのトランジスタを設けることが考えられた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１０２３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この方法の場合、入射光を光電変換する画素とは別に、その電圧VSLを制限するためのトランジスタを設ける必要があり、回路規模が増大するおそれがあった。
【０００６】
本技術は、このような状況に鑑みて提案されたものであり、回路規模の増大を抑制しながら画質の低減を抑制することができるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本技術の一側面は、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイを備える撮像素子である。
【０００８】
前記他の画素は、前記読み出し画素に対して所定の位置に配置される画素であるようにすることができる。
【０００９】
前記他の画素は、前記読み出し画素周辺の画素であるようにすることができる。
【００１０】
前記他の画素は、前記読み出し画素に隣接する画素であるようにすることができる。
【００１１】
複数の前記他の画素に前記所定の電圧が印加されるようにすることができる。
【００１２】
前記複数の他の画素は、前記読み出し画素と同一の垂直信号線に接続される、前記読み出し画素の両隣の画素であるようにすることができる。
【００１３】
前記所定の電圧は、前記他の画素の、前記他の画素が読み出し画素である場合に状態がオンにされる選択トランジスタのゲートに印加されるようにすることができる。
【００１４】
前記選択トランジスタのゲートに電圧を印加する電圧印加部をさらに備えることができる。
【００１５】
前記電圧印加部は、前記所定の電圧を生成する電圧生成部と、前記選択トランジスタに印加する電圧を選択する選択部と、前記選択部を制御して、前記他の画素の前記選択トランジスタのゲートに前記所定の電圧を印加させる制御部とを備えることができる。
【００１６】
前記画素アレイの各画素は、フローティングディフュージョンと前記フローティングディフュージョンに蓄積される電荷に相当する電圧を増幅する増幅トランジスタとの間に、前記所定の電圧の印加を制御するトランジスタを備え、前記他の画素の前記トランジスタの状態がオンにされるように構成されるようにすることができる。
【００１７】
前記画素アレイの各画素は、複数のフォトダイオードを備えることができる。
【００１８】
互いに積層される複数の半導体基板を備え、前記画素アレイは、前記複数の半導体基板のいずれかに形成されるようにすることができる。
【００１９】
本技術の他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイを備える電子機器である。
【００２０】
本技術の一側面においては、画素アレイにおいて、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに、他の画素から垂直信号線に電流が流れるように、所定の電圧が印加される。
【００２１】
本技術のさらに他の側面は、電子機器において、被写体を撮像する撮像部と、撮像部による撮像により得られた画像データを画像処理する画像処理部とが備えられ、さらにその撮像部の画素アレイにおいては、Ｄ相読み出しの際に、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに、他の画素から垂直信号線に電流が流れるように、所定の電圧が印加される。
【発明の効果】
【００２２】
本技術によれば、撮像画像を得ることが出来る。また本技術によれば、画質の低減を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】イメージセンサの主な構成例を示す図である。
【図２】振幅制限部の主な構成例を示す図である。
【図３】電流経路の例を説明する図である。
【図４】P相とD相の電流経路の変化の例を説明する図である。
【図５】イメージセンサの主な構成例を示す図である。
【図６】単位画素の主な構成例を示す図である。
【図７】電圧印加部の主な構成例を示す図である。
【図８】電圧供給制御処理の流れの例を説明するフローチャートである。
【図９】電流経路の例を説明する図である。
【図１０】各信号を説明するための回路例を示す図である。
【図１１】状態遷移の例を示す図である。
【図１２】各状態における各信号の例を説明する図である。
【図１３】単位画素の主な構成例を示す図である。
【図１４】単位画素の主な構成例を示す図である。
【図１５】イメージセンサの主な構成例を示す図である。
【図１６】撮像装置の主な構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ストリーキング
２．第１の実施の形態（非読み出し画素へのクリップ用電圧印加）
３．第２の実施の形態（増幅トランジスタへのクリップ用電圧印加）
４．第３の実施の形態（共有画素）
５．第４の実施の形態（複数基板）
６．第５の実施の形態（撮像装置）
７．その他
【００２５】
＜１．ストリーキング＞
＜ストリーキングの発生＞
従来のイメージセンサにおいては、画素と垂直信号線との接続点とその垂直信号線の負荷MOSトランジスタのゲート電極との間の寄生容量により、接続点の電圧VSLの振幅量に依存してゲート電極に加わるバイアス電圧VLOADが変動した。画素アレイの各垂直信号線の負荷MOSトランジスタのゲート電極は水平方向に全列において共通に接続されていたので、そのバイアス電圧VLOADの変動によって他の垂直信号線において出力される信号レベルが変動し、撮像画像にストリーキングと称される横帯状のノイズが発生するおそれがあった。
【００２６】
例えば、白色の画素信号が得られる画素が接続される垂直信号線においては、電圧VSLの振幅量が大きくなる。このように電圧VSLの振幅量が大きくなるとバイアス電圧VLOADも大きく変動する。そして、この変動が大きくなりすぎてＤ相信号判別のタイミングまでに電圧が戻らない場合、読み出される画素信号の信号レベルが本来の信号レベルから変動してしまうおそれがあった。
【００２７】
そして、上述のようにバイアス電圧VLOADの変動は他の垂直信号線にも伝搬するので、他の垂直信号線に接続される、上述の白色の画素信号が得られる画素と読み出しタイミングが同一の画素において得られる画素信号の信号レベルも本来の信号レベルから変動してしまうおそれがあった。このような画素信号の信号レベルの変化は、例えば本来の黒色よりも黒い色となるなど視覚上にも影響を及ぼす可能性があり、撮像画像全体においては、横帯状のノイズ（ストリーキング）等として現れるおそれがあった。つまり、撮像画像の主観画質が低減するおそれがあった。
【００２８】
＜VSLの制限＞
そこで、例えば特許文献１に記載のように、画素領域端に電圧VSLを制限（クリッピング）するためのトランジスタを設けることが考えられた。
【００２９】
図１に示されるように、従来のイメージセンサの画素領域１０には、単位画素１１が行列状（アレイ状）に配置されている。その単位画素１１のカラム（列）毎に設けられた垂直信号線１２には、そのカラムの単位画素１１が接続されている。そして、画素領域１０の端には振幅制限部１３が設けられている。振幅制限部１３は、単位画素のカラム毎に振幅制限回路２１を有する。各振幅制限部２１は、互いに異なる垂直信号線に接続され、その垂直信号線の電圧VSLの振幅量を制限する。
【００３０】
振幅制限部２１は、図２に示されるように、縦続接続された増幅用トランジスタ（AmpTr）３１と選択用トランジスタ（SelTr）３２とにより構成されている。選択用トランジスタ３２のゲートには選択信号SELが供給され、入力電極は増幅用トランジスタ３１の出力電極に接続され、出力電極は垂直信号線に接続されている。また、増幅用トランジスタ３１のゲート電極には所定の基準電圧Vcが供給され、入力電極は電源電圧に接続されている。
【００３１】
選択信号SELを用いて選択用トランジスタ３２をON状態とすることにより、電圧VSLがクリッピングされる。したがって、不要な電圧VSLの増大を抑制することができる。これによりバイアス電圧VLOADの変動を制限することができ、ストリーキングの発生を抑制することができる。
【００３２】
しかしながらこの方法の場合、振幅制限部２１を設ける必要があり、振幅制限部２１が存在しないイメージセンサに比べて回路規模が増大するおそれがあった。回路規模が増大することによりその回路の設置面積が増大するので、開発設計の難易度が増大したり、半導体基板を大きくする必要が生じたりするおそれがあった。また、開発設計の難易度が増大することにより、開発設計の作業量や期間が増大するおそれがあり、開発設計のコストが増大するおそれがあった。また、回路規模の増大により回路が複雑になって製造の歩留まりが低減し、製造コストが増大するおそれがあった。また、半導体基板が大きくする必要が生じるおそれもあり、その場合も製造コストが増大するおそれがあった。
【００３３】
また、画素領域１０の広さが一定であるとすると、振幅制限部２１を設けることにより、その分、光電変換を行う領域（有効画素領域）が狭くなる。そのため、画素数が低減したり、各画素の受光領域が狭くなったりして撮像画像の画質が低減するおそれがあった。
【００３４】
さらに、この方法の場合、電圧VSLの振幅を制限する場合としない場合とで電流経路が変化し、それが新たなストリーキングの発生要因となるおそれがあった。例えば、相関二重サンプリング（CDS（Correlated Double Sampling））を行う場合、Ｐ相読み出し時のVSL電圧は基準電圧Vcより十分高いので、増幅用トランジスタ３１はONしない。したがって、図３において、画素１１−２が、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素であるとすると、Ｐ相読み出しにおいては、点線矢印４１のような経路で電流が流れる。すなわち、読み出し画素に電流が流れる。
【００３５】
これに対して、Ｄ相読み出し時のVSL電圧は基準電圧Vcより十分高くないので、増幅用トランジスタ３１がONする。したがって、この場合、図３に示される実線矢印４２のような経路で電流が流れる。すなわち、振幅制限部２１に電流が流れる。
【００３６】
このように電流経路が変化すると、それによって読み出し画素の電源の電圧降下が変化するおそれがあった。例えば図４Ａに示される矢印５１のように、読み出し画素に電流が流れている場合、その読み出し画素の選択画素制御用のVDDHPXの電圧降下は比較的大きくなる。これに対して、例えば図４Ｂに示される矢印５２のように、電流経路が変化して読み出し画素を通らなくなると、読み出し画素の選択画素制御用のVDDHPXの電圧降下は図４Ａの場合に比べて小さくなる。つまり、Ｐ相とＤ相とでこの電圧降下が異なることになる。フローティングディフュージョンと電源との間に容量性の結合をもつため、上述のように電源の電圧降下が変動すると出力が変動してしまう。そしてその電流経路の変化が大きいほど（電流経路変化前後の経路が互いから離れる程）この電圧降下の差が大きくなる。つまり、Ｐ相とＤ相の電圧降下が異なると出力が変動することになり、これが新たなストリーキング発生の要因となるおそれがあった。
【００３７】
また、振幅制限部２１は、画素領域の端に設けられている（位置が固定されている）のに対し、読み出し画素の位置はどの画素を読み出し画素とするかによって可変である。つまり、振幅制限部２１を基準とする読み出し画素の相対位置は可変である。振幅制限部２１による振幅制限効果は、この振幅制限部２１に対する読み出し画素の相対位置に依存する傾向があった。例えば、振幅制限部２１から距離が遠い画素程、VSLの寄生抵抗の影響で振幅制限効果が小さくなるおそれがあった。
【００３８】
さらに、各カラムの振幅制限部２１のトランジスタの閾値ばらつきが振幅制限効果にばらつきを発生させるおそれがあった。
【００３９】
＜２．第１の実施の形態＞
＜非読み出し画素へのクリップ用電圧印加＞
そこで、撮像素子が、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、他の画素から垂直信号線に電流が流れるように構成される画素アレイを備えるようにする。
【００４０】
このようにすることにより、回路規模を増大させずにストリーキングの発生を抑制し、撮像画像の画質の低減を抑制することができる。
【００４１】
＜イメージセンサ＞
図５は、本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を示す図である。
【００４２】
図５に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
【００４３】
図１に示されるように、イメージセンサ１００は、画素アレイ部１１１、行走査回路１１２、通信・タイミング制御部１１３、参照信号生成部（DAC（Digital Analog Converter））１１４、列走査回路１１５、およびカラム処理部１１６を有する。
【００４４】
画素アレイ部１１１には、複数の単位画素１３１が行列状（アレイ状）に配置される。各単位画素１３１は、行駆動信号線１２１を介して行走査回路１１２に接続される。行走査回路１１２は、その行駆動信号線１２１を介して単位画素１３１の駆動を制御することにより、行アドレスや行走査を制御する。なお、行駆動信号線１２１のそれぞれにはV0,V1,・・・,Vmの記号が付されており、各行駆動信号線１２１は、行V0,V1,・・・,Vmのようにも記述される。
【００４５】
また、各単位画素１３１は、列毎に垂直信号線１２２に接続されている。なお、垂直信号線１２２のそれぞれにはH0,H1,・・・,Hnの記号が付されており、各垂直信号線１２２は、列H0,H1,・・・,Hnのようにも記述される。各単位画素１３１からはアナログ信号（読み出し信号）が、行駆動信号線１２１毎に垂直信号線１２２に読み出される。各垂直信号線１２２には、読み出し信号を読み出すための動作電流（読み出し電流）を供給する読み出し電流源１３２が接続されている。この読み出し電流源１３２は、例えば、負荷MOSトランジスタにより構成される。単位画素１３１内の増幅用トランジスタとこの負荷MOSトランジスタで構成されるソースフォロワ回路により単位画素１３１から読み出し信号が読み出される。その読み出し信号は、垂直信号線１２２を介して、カラム処理部１１６に伝送される。
【００４６】
通信・タイミング制御部１１３は、イメージセンサ１００の通信制御および信号を順次読み出すための制御を行う。参照信号生成部１１４は、参照電圧（RAMP）を時間変化させたスロープ状の波形の参照信号を生成する。列走査回路１１５は、列アドレスや列走査を制御する。
【００４７】
カラム処理部１１６は、垂直信号線１２２を介して列（カラム）毎に伝送される読み出し信号を処理する。カラム処理部１１６は、カラム毎に設けられたカラムA/D変換部１４１を有する。カラムA/D変換部１４１は、自身に対応する垂直信号線１２２を介して伝送される読み出し信号（アナログ信号）をデジタル信号に変換（A/D変換）する。各カラムA/D変換部１４１は、列走査回路１１５の制御に従って順次駆動する。したがって、各カラムの読み出し信号は、順次A/D変換され、デジタルデータとして順次イメージセンサ１００の外部に出力される（データ出力）。
【００４８】
カラムA/D変換部１４１は、比較部１５１、カウンタ（U/D CNT）１５２、およびメモリ１５３を有する。比較部１５１は、任意の列Hxの読み出し信号の電圧を、参照信号生成部１１４により生成された参照信号の電圧と比較し、その比較結果をカウンタ１５２に供給する。
【００４９】
なお、イメージセンサ１００は、単位画素１３１からの信号の読み出しにおいて、相関二重サンプリング（CDS（Correlated Double Sampling））を行う。比較部１５１への参照信号の入力と同時に、カウンタ１５２でＰ相のカウントがなされる。このときカウンタ１５２は、クロックのダウンカウントを行う。 参照信号と列Hxの読み出し信号の電圧が等しくなったとき、比較部１５１の出力は反転する。カウンタ１５２は、比較部１５１の出力が反転したとき、比較期間に応じたカウント値を、Ｐ相のA/D変換値として保持する。Ｐ相のA/D変換は、画素のリセットレベルの変換なので、信号の取りうる範囲はかなり限定される為、Ｄ相と比べて変換時間は短くて済む。
【００５０】
Ｄ相の読み出し時においては、単位画素１３１から入射光量に応じた信号成分が読み出され、Ｐ相の読み出しと同様の動作が行われるが、この時カウンタ１５２はアップカウントを行う。参照信号と垂直信号線１２２の読み出し信号の電圧が等しくなったとき、比較部１５１の出力は再び反転する。この時カウンタ１５２内では、Ｐ相のリセットレベルの変換結果との差分が保持されていることになる。これにより相関２重サンプリングが行われる。
【００５１】
以上のA/D変換期間終了後、カウンタ１５２内のデータがメモリ１５３に転送され、次の行Vx+1のA/D変換が開始される。メモリ１５３内のデータは、それと同期間に並行して列走査回路１１５により順に選択され、センス回路を用いて読み出される。
【００５２】
図５に代表されるA/D変換方式では、A/D変換の分解能（１LSB（Least Significant Bit）の大きさ）は、参照信号を変化させている間のカウンタのカウントスピードと、参照信号の傾きによって決定される。この参照信号の傾きをアナログゲインと定義し、参照信号の傾きが大きい場合を低ゲイン、参照信号の傾きが小さい場合を高ゲインとする。低ゲインではよりダイナミックレンジの大きな読み出し信号をA/D変換可能であるが、分解能が粗い。逆に高ゲインの場合は、低ゲインと比較してA/D変換可能なダイナミックレンジは小さいが、分解能が細かく、小さなアナログ信号をより大きなデジタル信号に変換できる。
【００５３】
＜単位画素構成＞
図６は、単位画素１３１の主な構成例を示す回路図である。図６に示されるように、単位画素１３１は、フォトダイオード１８１、フローティングディフュージョン１８２、転送トランジスタ１８３、リセットトランジスタ１８４、増幅トランジスタ１８５、および選択トランジスタ１８６を有する。
【００５４】
フォトダイオード１８１は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えている。フォトダイオード１８１のアノードは画素領域のグランドに接続され（接地され）、カソードは転送トランジスタ１８３を介してフローティングディフュージョン（FD）１８２に接続される。もちろん、フォトダイオード１８１のカソードが画素領域の電源（画素電源）に接続され、アノードが転送トランジスタ１８３を介してフローティングディフュージョン（FD）１８２に接続され、光電荷を光正孔として読み出す方式としてもよい。
【００５５】
フローティングディフュージョン（FD）１８２は、電荷を電圧に変換することを目的とするノードであり、転送トランジスタ１８３、リセットトランジスタ１８４、および増幅トランジスタ１８５の間に形成される浮遊拡散層である。フローティングディフュージョン１８２は容量を有し、電荷を蓄積する電荷蓄積機能を有する。したがって、図６においては、フローティングディフュージョン１８２がキャパシタとして示されている。このフローティングディフュージョン１８２の容量は、転送トランジスタ１８３の拡散層の接合容量とその拡散層につくゲートのオーバーラップ容量、拡散層とソースフォロアアンプへと接続する配線につく寄生容量などにより構成される。
【００５６】
転送トランジスタ（TRG）１８３は、フォトダイオード１８１からの光電荷の読み出しを制御する。転送トランジスタ１８３は、ドレインがフローティングディフュージョン１８２に接続され、ソースがフォトダイオード１８１のカソードに接続される。また、転送トランジスタ１８３のゲートには、転送制御信号が供給される。フォトダイオード１８１からの光電荷の読み出しは、この転送制御信号により制御される。例えば、転送制御信号（すなわち、転送トランジスタ１８３のゲート電位）がオフ状態の場合フォトダイオード１８１からの光電荷の転送が行われず、オン状態の場合フォトダイオード１８１に蓄積された光電荷がフローティングディフュージョン１８２に転送される。つまり、転送トランジスタ１８３は、スイッチとして機能する。
【００５７】
リセットトランジスタ（RST）１８４は、単位画素１３１内の電荷（例えばフォトダイオード１８１やフローティングディフュージョン１８２の電荷）をリセットする。リセットトランジスタ１８４は、ドレインが電源電位に接続され、ソースがフローティングディフュージョン１８２に接続される。また、リセットトランジスタ１８４のゲートには、リセット制御信号が供給される。単位画素１３１内の電荷のリセットは、このリセット制御信号により制御される。例えば、リセット制御信号（すなわち、リセットトランジスタ１８４のゲート電位）がオフ状態の場合リセットは行われず、オン状態のとき、単位画素１３１内の電荷がリセットされる。
【００５８】
増幅トランジスタ１８５は、フローティングディフュージョン１８２の電位変化を増幅し、読み出し信号（アナログ信号）として出力する。増幅トランジスタ１８５は、ゲートがフローティングディフュージョン１８２に接続され、ドレインが電源電位に接続され、ソースが選択トランジスタ１８６のドレインに接続されている。例えば、増幅トランジスタ１８５は、リセットされた状態のフローティングディフュージョン１８２の電位に対応するリセット信号（リセットレベル）を選択トランジスタ１８６に出力する。また、増幅トランジスタ１８５は、フォトダイオード１８１から光電荷が転送された状態のフローティングディフュージョン１８２の電位に対応する光蓄積信号（信号レベル）を選択トランジスタ１８６に出力する。
【００５９】
選択トランジスタ１８６は、増幅トランジスタ１８５から供給される読み出し信号の垂直信号線（VSL）１２２への出力を制御する。選択トランジスタ１８６は、ドレインが増幅トランジスタ１８５のソースに接続され、ソースが垂直信号線１２２に接続されている。また、選択トランジスタ１８６のゲートには、選択制御信号が供給される。増幅トランジスタ１８５から供給される読み出し信号の垂直信号線（VSL）１２２への出力は、この選択制御信号により制御される。例えば、選択制御信号（すなわち、選択トランジスタ１８６のゲート電位）がオフ状態の場合、この単位画素１３１から読み出し信号（リセット信号や画素信号等）が垂直信号線１２２に出力されない。これに対して、選択制御信号がオン状態の場合、増幅トランジスタ１８５から出力される読み出し信号（リセット信号や画素信号等）が、垂直信号線１２２に出力される（この単位画素１３１からリセット信号や画素信号等が読み出される）。
【００６０】
つまり、この選択制御信号（選択トランジスタ１８６のゲート電位）は、その単位画素１３１が信号を読み出す対象（読み出し画素とも称する）である場合、オン状態とされ、読み出し画素で無い場合、基本的にオフ状態とされる。ただし、垂直信号線１２２を伝送される信号（電圧）の振幅を制限する（クリップする）ために、読み出し画素に対して所定の位置にある単位画素１３１の選択トランジスタ１８６のゲートに、選択制御信号として所定の電圧が印加される。つまり、この場合、その電圧が印加される単位画素１３１は、垂直信号線１２２を流れる信号の振幅を制限する振幅制限部として機能する。
【００６１】
＜電圧印加部構成＞
行走査回路１１２は、図７に示されるような電圧印加部２００を有する。電圧印加部２００は、選択制御信号として、各単位画素１３１の選択トランジスタ１８６のゲートに電圧を印加する。図７に示されるように、電圧印加部２００は、クリップ電圧生成部２１１、スイッチ２１２−１乃至スイッチ２１２−４、並びに、制御部２１３を有する。なお、各スイッチを互いに区別して説明する必要が無い場合、スイッチ２１２と称する。また、図７においては４つのスイッチ２１２が示されているが、このスイッチ２１２は、単位画素１３１の各行に対して設けられる。
【００６２】
クリップ電圧生成部２１１は、垂直信号線１２２を伝送される信号（電圧）の振幅を制限する（クリップする）ために選択トランジスタ１８６のゲートに印加する電圧であるクリップ電圧を生成する。
【００６３】
スイッチ２１２は、自身が対応する単位画素１３１の選択トランジスタ１８６に印加する電圧を選択する。スイッチ２１２には、クリップ電圧生成部２１１より供給されるクリップ電圧、SEL ON用電源から供給される、選択トランジスタ１８６をオン状態にする電圧であるSEL ON電圧、および、SEL OFF用電源から供給される、選択トランジスタ１８６をオフ状態にする電圧であるSEL OFF電圧が供給される。スイッチ２１２は、それらの３種の電圧の中から、制御部２１３により指定される電圧を選択し、選択した電圧を、自身に対応する単位画素１３１の選択トランジスタ１８６のゲートに印加する。
【００６４】
例えば、スイッチ２１２−１は、単位画素１３１−１の選択トランジスタ１８６のゲートに、選択した電圧を印加する。また、スイッチ２１２−２は、単位画素１３１−２の選択トランジスタ１８６のゲートに、選択した電圧を印加する。また、スイッチ２１２−３は、単位画素１３１−３の選択トランジスタ１８６のゲートに、選択した電圧を印加する。また、スイッチ２１２−４は、単位画素１３１−４の選択トランジスタ１８６のゲートに、選択した電圧を印加する。
【００６５】
制御部２１３は、各スイッチ２１２を制御し、各単位画素１３１の選択トランジスタ１８６のゲートに印加する電圧を選択させる。例えば、制御部２１３は、読み出し画素に対応するスイッチ２１２にSEL ON電圧を選択させ、読み出し画素に対して所定の位置の単位画素１３１に対応するスイッチ２１２にクリップ電圧を選択させ、それら以外の単位画素１３１に対応するスイッチ２１２にSEL OFF電圧を選択させる。例えば、単位画素１３１−２を読み出し画素とし、その両隣の単位画素１３１−１および単位画素１３１−３を、振幅制限部として機能させる場合、制御部２１３は、スイッチ２１２−２にSEL ON電圧を選択させ、スイッチ２１２−１およびスイッチ２１２−３にクリップ電圧を選択させ、スイッチ２１２−４にSEL OFF電圧を選択させる。
【００６６】
＜クリップ電圧とVSLクリップレベル＞
このクリップ電圧の大きさは任意であり、垂直信号線を流れる信号（VSL）のクリップしたいレベル（VSLクリップレベルとも称する）に依存する。クリップ電圧とVSLクリップレベルとの関係は、任意である。例えば、以下の式（１）のように表すようにしてもよい。
【００６７】
【数１】
2018113613.tif 000003
・・・（１）
【００６８】
式（１）において、Vthは、VSLのクリップに用いる選択トランジスタ１８６の閾値を示し、βは、クリップに用いる選択トランジスタ１８６の利得係数を示し、Iは、読み出し電流源１３２の電流を示す。また、VSLクリップレベルの算出方法は任意であるが、例えば、以下の式（２）のように求めるようにしてもよい。
【００６９】
Ｐ相レベル−VSLクリップレベル＝A/Dレンジ
・・・（２）
【００７０】
＜電圧供給制御処理の流れ＞
制御部２１３は、電圧供給制御処理を実行することにより、以上のような制御を行う。図８のフローチャートを参照して、その電圧供給制御処理の流れの例を説明する。
【００７１】
電圧供給制御処理が開始されると、ステップＳ１０１において、制御部２１３は、読み出し画素に対応するスイッチ２１２を制御してSEL ON電圧を選択させ、その他の単位画素１３１に対応するスイッチ２１２を制御してSEL OFF電圧を選択させる。
【００７２】
その制御に従って、読み出し画素に対応するスイッチ２１２は、SEL ON電圧を選択して読み出し画素の選択トランジスタ１８６のゲートに印加する。これにより読み出し画素の選択トランジスタ１８６がオン状態になる。また、その他の単位画素１３１に対応するスイッチ２１２は、SEL OFF電圧を選択して自身が対応する単位画素１３１の選択トランジスタ１８６のゲートに印加する。これにより読み出し画素以外の単位画素１３１の選択トランジスタ１８６がオフ状態になる。
【００７３】
ステップＳ１０２において、制御部２１３は、読み出し画素に対して所定の位置の単位画素１３１に対応するスイッチ２１２を制御してクリップ電圧を選択させる。そのスイッチ２１２は、その制御に従ってクリップ電圧を選択し、自身が対応する単位画素１３１の選択トランジスタ１８６のゲートに印加する。このようにすることにより、Ｄ相読み出し時において、その単位画素１３１の選択トランジスタ１８６に、垂直信号線１２２に流れる信号の振幅を制限するための電流が流れる。つまり、その単位画素１３１が振幅制限部として機能し、それにより、垂直信号線１２２に流れる信号の振幅が制限される。
【００７４】
ステップＳ１０３の処理が終了すると、電圧供給制御処理が終了する。
【００７５】
＜電流経路＞
このような制御による電流経路の変化の様子の例を図９に示す。図８のステップＳ１０１の処理により、読み出し画素である単位画素１３１−２の選択トランジスタ１８６のゲートにSEL ON電圧が印加され、その他の画素の選択トランジスタ１８６のゲートにSEL OFF電圧が印加される。また、図８のステップＳ１０２の処理により、例えば、読み出し画素に隣接する単位画素１３１−１と単位画素１３１−３の選択トランジスタ１８６のゲートにクリップ電圧が印加される。ただし、Ｐ相読み出し時の場合、VSL電圧は基準電圧Vcより十分高いので、単位画素１３１−１および単位画素１３１−３の増幅用トランジスタ１８５はONしない。したがって、電流は、図９の点線矢印２２１のように、読み出し画素を介して垂直信号線１２２に流れる。
【００７６】
これに対して、Ｄ相読み出し時の場合、VSL電圧は基準電圧Vcより十分高くないので、単位画素１３１−１および単位画素１３１−３の増幅用トランジスタ１８５がONする。したがって、図９の実線矢印２２２および実線矢印２２３のように、電流が単位画素１３１−１および単位画素１３１−３を介して垂直信号線１２２に流れるようになる。これにより、式（１）で示されるように、クリップ電圧に応じた電圧（VSLクリップレベル）でVSLの振幅が制限されるようになるので、ストリーキングの発生が抑制される。すなわち、撮像画像の画質の低減を抑制することができる。
【００７７】
そして、本技術の場合、他のタイミングにおいて光電変換を行う単位画素を利用してVSLの振幅を制限することができるので、単位画素の他に振幅制限部を設ける必要がない。すなわち、特許文献１に記載の方法に比べて回路規模の増大を抑制しながら画質の低減を抑制することができる。
【００７８】
そのため、本技術を適用することにより、特許文献１に記載の方法に比べて、開発設計の難易度の増大を抑制し、小型化をより容易化することができ、開発設計や製造のコストの増大を抑制することができる。また、本技術を適用することにより、特許文献１に記載の方法に比べて、画素領域をより有効に利用することができるので、画素数の低減を抑制したり、各画素の受光領域の低減を抑制したりすることができ、撮像画像の画質低減を抑制することができる。
【００７９】
また、本技術の場合、振幅制限に利用する単位画素を読み出し画素近傍に位置させることができるので、図９に示されるように電流経路の変化を、図３を参照して説明した特許文献１に記載の方法の場合よりも少なくすることができる。したがって、本技術を適用することにより、この電流経路の変化による新たなストリーキングの発生を抑制することができる。
【００８０】
＜画素の切り替え＞
信号の読み出しは、単位画素１３１の行毎に行われる。つまり、各カラムにおいて、読み出し画素が１つずつ切り替えられて、各単位画素１３１から信号が順次読み出される。電圧印加部２００は、その読み出し画素の切り替えに応じて、振幅制限に利用する単位画素１３１、すなわち、クリップ電圧を印加する単位画素１３１を切り替える。これにより、読み出し画素の位置に関わらず、読み出し画素からみて所定の位置の単位画素１３１を振幅制限に利用することができる。
【００８１】
例えば、図１０に示されるカラムについて説明する。図１０においては、１カラムの連続する４つの単位画素１３１（単位画素１３１−１乃至単位画素１３１−４）を示している。これらの４つの単位画素１３１について、図１１に示されるように状態Ａと状態Ｂの２つの状態について説明する。
【００８２】
状態Ａは、ある読み出し周期における各単位画素１３１の状態を示している。状態Ａにおいては、単位画素１３１−２（画素Ｂ）が読み出し画素とされ、その画素Ｂと同一の垂直信号線１２２に接続される（つまり、画素Ｂと同一のカラムの）、画素Ｂの両隣の単位画素１３１−１（画素Ａ）および単位画素１３１−３（画素Ｂ）がVSLの振幅制限（クリップ）に利用される。そしてそれ以外の単位画素１３１−４（画素Ｄ）は、信号の読み出しも振幅制限の利用も行われない「非使用」とされる。
【００８３】
状態Ｂは、状態Ａの次の読み出し周期における各単位画素１３１の状態を示している。したがって状態Ｂにおいては、単位画素１３１−３（画素Ｃ）が読み出し画素とされ、その画素Ｃと同一の垂直信号線１２２に接続される（つまり、画素Ｃと同一のカラムの）、画素Ｃの両隣の単位画素１３１−２（画素Ｂ）および単位画素１３１−４（画素Ｄ）がVSLの振幅制限（クリップ）に利用される。そしてそれ以外の単位画素１３１−１（画素Ａ）は、信号の読み出しも振幅制限の利用も行われない「非使用」とされる。
【００８４】
このような各状態の各単位画素１３１に供給される各制御信号のレベルは、図１２のようになる。状態Ａの場合、画素Ｂは、読み出し画素であるので、そのリセット制御信号（RST2）はオフ（Low）にされ、選択制御信号（SEL2）の信号レベルはオン（SEL ON電圧）にされる。そして、転送制御信号（TRG2）がオンされて、画素信号が読み出される。
【００８５】
画素Ａおよび画素Ｃは、読み出し画素でない（非読み出し画素である）ので、それらのリセット制御信号（RST1,RST3）はオン（High）にされ、転送制御信号（TRG1,TRG3）はオフ（Low）にされる。ただし、画素Ａおよび画素Ｃは、画素Ｂに隣接し、VSLの振幅制限に利用されるので、それらの選択制御信号（SEL1,SEL3）の信号レベルはクリップ電圧にされる。
【００８６】
画素Ｄは、読み出し画素でなく（非読み出し画素であり）、VSLの振幅制限にも利用されないので、リセット制御信号（RST4）はオン（High）にされ、選択制御信号（SEL4）は、オフ（SEL OFF電圧）にされ、転送制御信号（TRG4）はオフ（Low）にされる。
【００８７】
状態Ｂの場合、読み出し画素が画素Ｃに遷移しているので、画素Ｃのリセット制御信号（RST3）はオフ（Low）にされ、選択制御信号（SEL3）の信号レベルはオン（SEL ON電圧）にされる。そして、転送制御信号（TRG3）がオンされて、画素信号が読み出される。
【００８８】
画素Ｂおよび画素Ｄは、読み出し画素でない（非読み出し画素である）ので、それらのリセット制御信号（RST2,RST4）はオン（High）にされ、転送制御信号（TRG2,TRG4）はオフ（Low）にされる。ただし、画素Ｂおよび画素Ｄは、画素Ｃに隣接し、VSLの振幅制限に利用されるので、それらの選択制御信号（SEL2,SEL4）の信号レベルはクリップ電圧にされる。
【００８９】
画素Ａは、読み出し画素でなく（非読み出し画素であり）、VSLの振幅制限にも利用されないので、リセット制御信号（RST1）はオン（High）にされ、選択制御信号（SEL1）は、オフ（SEL OFF電圧）にされ、転送制御信号（TRG1）はオフ（Low）にされる。
【００９０】
このように、電圧印加部２００は、読み出し画素の遷移に応じてVSLの振幅制限に利用する画素を遷移させる。したがって本技術の場合、読み出し画素と振幅制限に利用する画素との位置関係を、読み出し画素の位置に依存せずに一定とすることができる。したがって、本技術を適用することにより、特許文献１に記載の方法に比べて、読み出し画素の位置による振幅制限効果の大きさの変化を低減させることができる。付言するに、本技術を適用することにより、読み出し画素の位置に関わらず、振幅制限に利用する単位画素を読み出し画素近傍に位置させることができる。したがって、読み出し画素の位置に関わらず、電流経路の変化による新たなストリーキングの発生を抑制することができる。
【００９１】
また、本技術の場合、上述のように、振幅制限に複数の単位画素を利用することができるので、振幅制限効果を平均化することができ、トランジスタの特性のバラつきによる振幅制限効果のばらつきを抑制することができる。
【００９２】
＜その他＞
なお、図７を参照して電圧印加部２００の主な構成例を説明したが、電圧印加部２００の構成は任意であり、図７の例に限定されない。例えば、電圧印加部２００が、SEL ON用電源やSEL OFF用電源を備えるようにしてもよいし、クリップ電圧生成部２１１を省略し、外部からクリップ電圧が供給されるようにしてもよい。これらの電圧は、イメージセンサ１００内で生成されるようにしてもよいし、イメージセンサ１００の外部から供給されるようにしてもよい。
【００９３】
また、単位画素１３１の行毎に１出力のスイッチ２１２が設けられるように説明したが、スイッチ２１２が複数の出力を有し、複数行の単位画素１３１に対して電圧を印加することができるようにしてもよい。その場合、各行に対して互いに独立して電圧を印加することができるようにしてもよい。例えば、単位画素１３１の行数分の出力を備え、各行に対して、入力される３種の電圧のうちの任意の電圧を選択して印加することができる１つのスイッチ２１２を設けるようにしてもよい。
【００９４】
また、制御部２１３が、電圧印加部２００の外部に設けられるようにしてもよい。制御部２１３はイメージセンサ１００の任意の位置に設置するようにしてもよいし、イメージセンサ１００の外部に設けるようにしてもよい。
【００９５】
なお、クリップ電圧（すなわち、VSLクリップレベル）は任意であり、可変であってもよい。例えば、イメージセンサ１００の動作モードや画像等に応じてそれを設定することができるようにしてもよい。また、VSL振幅制限に利用する単位画素１３１の選択トランジスタ１８６のゲートへのクリップ電圧の印加（選択制御信号の信号レベルをクリップ電圧とするの）は、Ｄ相読み出し期間のみとしてもよい。換言するに、VSL振幅制限に利用する単位画素１３１においても、Ｐ相読み出し期間は、選択トランジスタ１８６のゲートにはSEL OFF電圧が印加される（選択制御信号の信号レベルがオフ（Low）にされる）ようにしてもよい。また、以上においては信号読み出しにおいて相関二重サンプリングを行うように説明したが、信号の読み出し方法は任意であり、相関二重サンプリング以外であってもよい。
【００９６】
また、以上においては、読み出し画素の両隣の単位画素１３１をVSL振幅制限に利用するように説明したが、VSL振幅制限に利用する単位画素１３１の位置は任意であり、隣接していなくてもよい。例えば、読み出し画素の周辺の単位画素１３１をVSL振幅制限に利用するようにしてもよい。例えば、読み出し画素の近傍の単位画素１３１をVSL振幅制限に利用するようにしてもよい。例えば、読み出し画素から数画素離れた位置の単位画素１３１をVSL振幅制限に利用するようにしてもよい。ただし、読み出し画素により近い単位画素１３１をVSL振幅制限に利用する方が、振幅制限効果をより大きくすることができるだけでなく、電流経路の変化をより少なくすることができ、電流経路の変化によるストリーキングの発生を抑制することができる。
【００９７】
また、例えば、読み出し画素の一方の側の単位画素１３１をVSL振幅制限に利用するようにし、読み出し画素の他方の側の単位画素１３１はVSL振幅制限に利用しないようにしてもよい。また、VSL振幅制限に利用する単位画素１３１の数は任意であり、１画素でもよいし、３画素以上であってもよい。
【００９８】
さらに、VSL振幅制限に利用する単位画素１３１の数や読み出し画素に対する相対位置を可変とするようにしてもよい。例えば、読み出し画素の位置に応じて、VSL振幅制限に利用する単位画素１３１の数や相対位置を変えることができるようにしてもよい。例えば、画素アレイの中央付近の行の単位画素１３１を読み出し画素とする場合、その読み出し画素の両隣の単位画素１３１をVSL振幅制限に利用するようにし、画素アレイの端部の行の単位画素１３１を読み出し画素とする場合、その読み出し画素よりも画素アレイの中央側に位置する単位画素１３１をVSL振幅制限に利用するようにしてもよい。その際、振幅制限効果の差が抑制されるように、VSL振幅制限に利用する単位画素の数や相対位置を設定するようにしてもよい。
【００９９】
＜３．第２の実施の形態＞
＜増幅トランジスタへのクリップ用電圧印加＞
以上においては、選択トランジスタ１８６のゲートにクリップ電圧を印加するように説明したが、これに限らず、増幅トランジスタ１８５にクリップ電圧を印加するようにしてもよい。その場合の単位画素１３１の構成例を図１３に示す。図１３に示されるように、この場合、単位画素１３１は、図６を参照して説明した構成に加え、クリップ用トランジスタ３０１を有する。
【０１００】
クリップ用トランジスタ（Clip）３０１は、増幅トランジスタ１８５のゲートへのクリップ電圧の印加を制御する。クリップ用トランジスタ３０１は、ドレインがクリップ電圧を供給する電位（すなわち、クリップ電圧生成部２１１が生成する電位）に接続され、ソースがフローティングディフュージョン１８２に接続される。また、クリップ用トランジスタ３０１のゲートには、制御部２１３からクリップ制御信号が供給される。つまり、増幅トランジスタ１８５のゲートへのクリップ電圧の印加は、このクリップ制御信号により制御される。例えば、クリップ制御信号（すなわち、クリップ用トランジスタ３０１のゲート電位）がオフ状態の場合、増幅トランジスタ１８５のゲートにクリップ電圧が印加されないので、この単位画素１３１は、通常の読み出し画素または非読み出し画素として駆動する。これに対して、クリップ制御信号がオン状態の場合、クリップ用トランジスタ３０１を介してクリップ電圧が増幅トランジスタ１８５のゲートに印加される。そして、選択制御信号をオン状態とすることにより選択トランジスタ１８６もオン状態となり、この単位画素１３１を、第１の実施の形態の場合と同様にVSL振幅制限に利用することができる。
【０１０１】
この場合、電圧印加部２００の制御部２１３は、スイッチ２１２を制御するとともに、このクリップ制御信号の供給も行う。スイッチ２１２にはSEL ON電圧とSEL OFF電圧の２種類の電圧が供給され、スイッチ２１２は、制御部２１３の制御に従って、そのいずれか一方を選択し、選択トランジスタ１８６のゲートに印加する。つまり、選択トランジスタ１８６は、従来の場合と同様に、オン状態かオフ状態として動作し、増幅トランジスタ１８５と垂直信号線１２２との接続を制御する。制御部２１３は、スイッチ２１２とクリップ用トランジスタ３０１を制御することにより、各単位画素１３１を読み出し画素とするか、非読み出し画素とするか、VSL振幅制限に利用するかを制御する。
【０１０２】
したがって、この場合も、第１の実施の形態の場合と同様の効果を得ることができる。
【０１０３】
＜４．第３の実施の形態＞
＜共有画素＞
単位画素１３１の構成は任意であり、図６や図１３を参照して説明した例に限定されない。例えば、フォトダイオードを複数有し、その複数のフォトダイオードでフローティングディフュージョン１８２を共有するようにしてもよい。例えば、図１４に示されるように、２つのフォトダイオードによりフローティングディフュージョン１８２を共有するようにしてもよい。
【０１０４】
図１４の例の場合、単位画素１３１−１は、図６に示される構成のフォトダイオード１８１の代わりに、フォトダイオード４０１およびフォトダイオード４１１を有し、転送トランジスタ１８３の代わりに転送トランジスタ４０２および転送トランジスタ４１２を有する。
【０１０５】
フォトダイオード４０１は、フォトダイオード１８１と同様の素子であり、アノードが画素領域のグランドに接続され（接地され）、カソードが転送トランジスタ４０２を介してフローティングディフュージョン（FD）１８２に接続される。転送トランジスタ４０２は、転送トランジスタ１８３と同様の素子であり、ドレインがフローティングディフュージョン１８２に接続され、ソースがフォトダイオード４０１のカソードに接続され、ゲートには、転送制御信号が供給される。
【０１０６】
フォトダイオード４１１も、フォトダイオード４０１と同様の素子であり、アノードが画素領域のグランドに接続され（接地され）、カソードが転送トランジスタ４１２を介してフローティングディフュージョン（FD）１８２に接続される。転送トランジスタ４１２も、転送トランジスタ４０２と同様の素子であり、ドレインがフローティングディフュージョン１８２に接続され、ソースがフォトダイオード４１１のカソードに接続され、ゲートには、転送制御信号が供給される。
【０１０７】
転送トランジスタ４０２と転送トランジスタ４１２は、少なくともいずれか一方がオフ状態にされる。つまり、フォトダイオード４０１およびフォトダイオード４１１が同時にフローティングディフュージョン１８２に接続されないように制御される。このようにしてフローティングディフュージョン１８２が時分割で共有され、フォトダイオード４０１に蓄積された電荷と、フォトダイオード４１１に蓄積された電荷とが順次読み出される。
【０１０８】
単位画素１３１−２も単位画素１３１−１と同様の構成を有する。つまり、単位画素１３１−２は、図６に示される構成のフォトダイオード１８１の代わりに、フォトダイオード４２１およびフォトダイオード４３１を有し、転送トランジスタ１８３の代わりに転送トランジスタ４２２および転送トランジスタ４３２を有する。
【０１０９】
フォトダイオード４２１は、フォトダイオード１８１と同様の素子であり、アノードが画素領域のグランドに接続され（接地され）、カソードが転送トランジスタ４２２を介してフローティングディフュージョン（FD）１８２に接続される。転送トランジスタ４２２は、転送トランジスタ１８３と同様の素子であり、ドレインがフローティングディフュージョン１８２に接続され、ソースがフォトダイオード４２１のカソードに接続され、ゲートには、転送制御信号が供給される。
【０１１０】
フォトダイオード４３１も、フォトダイオード４２１と同様の素子であり、アノードが画素領域のグランドに接続され（接地され）、カソードが転送トランジスタ４３２を介してフローティングディフュージョン（FD）１８２に接続される。転送トランジスタ４３２も、転送トランジスタ４２２と同様の素子であり、ドレインがフローティングディフュージョン１８２に接続され、ソースがフォトダイオード４３１のカソードに接続され、ゲートには、転送制御信号が供給される。
【０１１１】
転送トランジスタ４２２と転送トランジスタ４３２は、少なくともいずれか一方がオフ状態にされる。つまり、フォトダイオード４２１およびフォトダイオード４３１が同時にフローティングディフュージョン１８２に接続されないように制御される。このようにしてフローティングディフュージョン１８２が時分割で共有され、フォトダイオード４２１に蓄積された電荷と、フォトダイオード４３１に蓄積された電荷とが順次読み出される。
【０１１２】
つまり、以上のような２単位画素分の構成で、図１０に示される４単位画素分と同等の読み出し信号を得ることができる。つまり、このようにフローティングディフュージョン１８２を複数の画素により共有することにより、回路規模をより小さくすることができ、それによりコストの増大を抑制する等の効果を得ることができる。
【０１１３】
そして、単位画素１３１がこのような構成の場合であっても、第１の実施の形態や第２の実施の形態の場合と同様に、本技術を適用することができ、同様の効果を得ることができる。
【０１１４】
＜５．第４の実施の形態＞
＜複数基板＞
イメージセンサ１００は、複数の半導体基板により構成されるようにしてもよい。例えば、イメージセンサ１００が、互いに積層される複数の半導体基板により構成されるようにしてもよい。その場合、上述した回路構成が各半導体基板にどのように配置されるようにしてもよい。図１５は、複数の半導体基板からなるイメージセンサの主な構成例を示す図である。図１５に示されるイメージセンサ５００は、イメージセンサ１００と同様の機能を有する。ただし、イメージセンサ５００は、半導体基板５０１および半導体基板５０２の、互いに積層される複数の半導体基板により構成される。
【０１１５】
半導体基板５０１には、例えば、単位画素１３１がアレイ状に配置される領域である画素アレイ部５１１や、比較部１５１が形成される領域であるコンパレータ５１２等が形成される。また、半導体基板５０１には、例えば、制御信号ならびに電力供給用のTCV（コンタクト用ビア）が形成される領域であるTCV５１３、カラム部・画素信号用のTCVが形成される領域であるTCV５１４、および、垂直信号用のTCVが形成される領域であるTCV５１５等が形成される。
【０１１６】
半導体基板５０２には、例えば、垂直デコーダやドライバ等が形成される領域である垂直デコーダ・ドライバ５２１や水平走査回路が形成される領域である水平相殺回路５２２等が形成される。半導体基板５０２には、また、例えば、制御信号ならびに電力供給用のTCV（コンタクト用ビア）が形成される領域であるTCV５２３、カラム部・画素信号用のTCVが形成される領域であるTCV５２４、および、垂直信号用のTCVが形成される領域であるTCV５２５等が形成される。さらに、半導体基板５０２には、また、ISP（Image Signal Processor）、マイクロプロセッサ、メモリ等が形成される領域（画像信号処理部）、参照信号生成部が形成される領域（参照信号生成（DAC））、タイミング制御回路が形成される領域（タイミング制御回路）、インターフェイスが形成される領域（I/F）等が形成されるようにしてもよい。
【０１１７】
このような構成において、電圧印加部２００は任意の領域に形成されるようにしてもよい。例えば、半導体基板５０２の水平走査回路５２２に形成されるようにしてもよい。また、例えば、半導体基板５０２の垂直デコーダ・ドライバ５２１に形成されるようにしてもよい。さらに、複数の領域に形成されるようにしてもよい。例えば、電圧印加部２００の構成を複数に分け、それぞれが互いに異なる領域に形成されるようにしてもよい。
【０１１８】
このようにすることにより、１つの半導体基板に形成される回路構成を低減させることができるので、回路や基板の小型化を実現することができる。これにより、フォトダイオードを大きくして感度を向上させたり、コストの増大を抑制したりすることができる。
【０１１９】
また、以上においては、本技術を適用した回路基板の例として、半導体基板を例に説明したが、これに限らず、本技術は、例えばプリント基板等の、半導体基板以外の回路基板にも適用することができる。
【０１２０】
＜６．第５の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図１６は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図１６に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１２１】
図１６に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
【０１２２】
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
【０１２３】
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
【０１２４】
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
【０１２５】
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
【０１２６】
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
【０１２７】
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
【０１２８】
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
【０１２９】
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、または、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
【０１３０】
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データまたは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力するようにしてもよい。
【０１３１】
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
【０１３２】
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
【０１３３】
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信または無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信または無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
【０１３４】
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
【０１３５】
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
【０１３６】
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させる。
【０１３７】
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、回路規模の増大を抑制しながら撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
【０１３８】
＜７．その他＞
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３９】
また、本技術は、装置またはシステムを構成するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
【０１４０】
なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムでもある。
【０１４１】
また、以上において１つの装置（または１つの処理部）として説明した構成を分割し、複数の装置（または複数の処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または複数の処理部）として説明した構成をまとめて１つの装置（または１つの処理部）として構成されるようにしてもよい。また、以上において説明した各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または、ある処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
【０１４２】
なお、本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
【０１４３】
なお、本技術は以下のような構成も取ることができる。
（１）  フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイ
を備える撮像素子。
（２）  前記他の画素は、前記読み出し画素に対して所定の位置に配置される画素である
（１）に記載の撮像素子。
（３）  前記他の画素は、前記読み出し画素周辺の画素である
（２）に記載の撮像素子。
（４）  前記他の画素は、前記読み出し画素に隣接する画素である
（２）に記載の撮像素子。
（５）  複数の前記他の画素に前記所定の電圧が印加される
（１）乃至（４）のいずれかに記載の撮像素子。
（６）  前記複数の他の画素は、前記読み出し画素と同一の垂直信号線に接続される、前記読み出し画素の両隣の画素である
（５）に記載の撮像素子。
（７）  前記所定の電圧は、前記他の画素の、前記他の画素が読み出し画素である場合に状態がオンにされる選択トランジスタのゲートに印加される
（１）乃至（６）のいずれかに記載の撮像素子。
（８）  前記選択トランジスタのゲートに電圧を印加する電圧印加部をさらに備える
（７）に記載の撮像素子。
（９）  前記電圧印加部は、
前記所定の電圧を生成する電圧生成部と、
前記選択トランジスタに印加する電圧を選択する選択部と、
前記選択部を制御して、前記他の画素の前記選択トランジスタのゲートに前記所定の電圧を印加させる制御部と
を備える（８）に記載の撮像素子。
（１０）  前記画素アレイの各画素は、フローティングディフュージョンと前記フローティングディフュージョンに蓄積される電荷に相当する電圧を増幅する増幅トランジスタとの間に、前記所定の電圧の印加を制御するトランジスタを備え、
前記他の画素の前記トランジスタの状態がオンにされるように構成される
（１）乃至（９）のいずれかに記載の撮像素子。
（１１）  前記画素アレイの各画素は、複数のフォトダイオードを備える
（１）乃至（１０）のいずれかに記載の撮像素子。
（１２）  互いに積層される複数の半導体基板を備え、
前記画素アレイは、前記複数の半導体基板のいずれかに形成される
（１）乃至（１１）のいずれかに記載の撮像素子。
（１３）  被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、フォトダイオードに蓄積された電荷に対応する信号を読み出す対象である読み出し画素でない他の画素のトランジスタのゲートに所定の電圧が印加され、前記他の画素から垂直信号線に電流が流れるように構成される画素アレイ
を備える電子機器。
【符号の説明】
【０１４４】
１００  イメージセンサ，  １１１  画素アレイ部，  １２２  垂直信号線，  １３１  単位画素，  １８１  フォトダイオード，  １８２  フローティングディフュージョン，  １８３  転送トランジスタ，  １８４  リセットトランジスタ，  １８５  増幅トランジスタ，  １８６  選択トランジスタ，  ２００  電圧印加部，  ２１１  クリップ電圧生成部，  ２１２  スイッチ，  ２１３  制御部，  ３０１  クリップ用トランジスタ，  ４０１  フォトダイオード，  ４０２  転送トランジスタ，  ４１１  フォトダイオード，  ４１２  転送トランジスタ，  ４２１  フォトダイオード，  ４２２  転送トランジスタ，  ４３１  フォトダイオード，  ４３２，転送トランジスタ，  ５００  イメージセンサ，  ５０１および５０２  半導体基板，  ５１１  画素アレイ部，  ５２１  垂直デコーダ・ドライバ，  ５２２  水平走査回路，  ６００  撮像装置，  ６１２  CMOSイメージセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018113613.tif 000013
【図１１】
2018113613.tif 000014
【図１２】
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【図１３】
2018113613.tif 000016
【図１４】
2018113613.tif 000017
【図１５】
2018113613.tif 000018
【図１６】
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