(57)【要約】      （修正有）【課題】導電部材を配置する際に位置ずれが生じた場合であっても、セル領域の放熱性が悪化することを抑制する半導体装置を提供する。【解決手段】半導体装置は、セル領域２０Ａと、セル領域を取り囲む周辺領域２０Ｂとが半導体基板２４に形成されている。セル領域において、半導体基板の上面には、電極層２１が配置されている。電極層の上面には、接合電極２２が配置されている。セル領域は、半導体基板の上面に露出する範囲に形成されている第１導電型の第１半導体層２１２と、第１半導体層の下面側に形成されている第２導電型の第２半導体層２１４と、第２半導体層の下面側に形成されている第１導電型の第３半導体層２３２と、第１半導体層と第２半導体層を貫通して、第３半導体層に達する、トレンチゲート２４４とを備えている。第２半導体層の第２導電型の不純物濃度は、セル領域の中央部よりも外周部の方が高い。【選択図】図４
2018067625.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と、前記セル領域を取り囲む周辺領域とを有する半導体基板と、
前記セル領域において、前記半導体基板の上面に配置されている電極層と、
前記電極層の上面に配置されている接合電極と、
前記接合電極の上面に、接合部材を介して接続される導電部材と、
を備えた半導体装置であって、
前記セル領域は、前記半導体基板の上面に露出する範囲に形成されている第１導電型の第１半導体層と、
前記第１半導体層の下面側に形成されており、第１半導体層に接する第２導電型の第２半導体層と、
前記第２半導体層の下面側に形成されており、前記第２半導体層によって前記第１半導体層から分離されている第１導電型の第３半導体層と、
前記半導体基板の上面に形成されており、前記第１半導体層と前記第２半導体層を貫通して、前記第３半導体層に達する、トレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
を備え、
前記第２半導体層の第２導電型の不純物濃度は、前記セル領域の中央部よりも外周部の方が高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１に、スイッチング素子として機能するセル領域と、セル領域の周囲に形成され、素子耐圧を保持する周辺領域とを有する半導体装置が開示されている。セル領域の上面には、表面電極が形成されている。
特許文献２に示すように、半導体素子の表面電極の上面は、はんだによって外部の導電部材（ヒ―トシンクブロック）に対して電気的に接続される。スイッチングにより半導体素子に生じた熱は、導電部材を経由し、放熱板から放熱される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４９５５６
【特許文献２】特開２００８−２１０８２９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表面電極上に導電部材を安定して配置するために、表面電極の表面積と、導電部材のはんだ接合面の面積は略等しい。そのため、導電部材の配置に位置ずれが生じると、半導体基板のセル領域の外周側において、セル領域の上部に導電部材が存在しない領域が生じる。これにより、セル領域の外周側の放熱性が悪化し、発熱することで、素子特性に影響を与える場合がある。
【０００５】
したがって、本明細書では、導電部材を配置する際に位置ずれが生じた場合であっても、セル領域が発熱することを抑制する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書に開示する半導体装置は、セル領域と、セル領域を取り囲む周辺領域とが同一半導体基板に形成されている。セル領域において、半導体基板の上面には、電極層が配置されている。電極層の上面には、接合電極が配置されている。接合電極の上面には、接合部材を介して、導電部材が接続される。セル領域は、半導体基板の上面に露出する範囲に形成されている第１導電型の第１半導体層と、第１半導体層の下面側に形成されており、第１半導体層に接する第２導電型の第２半導体層と、第２半導体層の下面側に形成されており、第２半導体層によって第１半導体層から分離されている第１導電型の第３半導体層と、半導体基板の上面に形成されており、第１半導体層と第２半導体層を貫通して、前記第３半導体層に達するトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチの内部に配置されており、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極と、を備えており、第２半導体層の第２導電型の不純物濃度は、セル領域の中央部よりも外周部の方が高い。
【０００７】
上記の半導体装置では、セル領域において、第２半導体層の第２導電型の不純物濃度が、セル領域の中央部よりも外周部の方が高い。すなわち、セル領域のゲート閾値電圧が、セル領域の中央部よりも外周部の方が高い。したがって、セル領域の中央部よりも外周部の方が、オフしやすくオンしにくい。セル領域の中央部よりも外周部の方が通電時間が短くなり、セル領域の外周部の発熱が抑制される。これにより、導電部材の配置に位置ずれが生じた場合であっても、セル領域が発熱することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置１０の断面図である。
【図２】図１の要素ＩＩの拡大図である。
【図３】実施形態に係る半導体装置１０が備える半導体素子２０の上面図である。
【図４】図３の要素ＩＶの拡大図である。
【発明を実施するための形態】
【０００９】
図１に示すように、実施形態に係る半導体装置１０は、半導体素子２０と、ヒートシンクブロック８０と、表面側放熱板８１と、裏面側放熱板８２と、封止樹脂８３を備えている。半導体素子２０は、半導体基板と、表面電極と、裏面電極を有している。なお、図１では、表面電極と裏面電極の図示が省略されている。ヒートシンクブロック８０は、はんだ層９１を介して半導体素子２０の表面電極に固定されている。表面側放熱板８１は、はんだ層９２を介してヒートシンクブロック８０の表面に固定されている。裏面側放熱板８２は、はんだ層９３を介して半導体素子２０の裏面電極に固定されている。封止樹脂８３は、表面側放熱板８１の下面、ヒートシンクブロック８０、半導体素子２０及び裏面側放熱板８２の上面を覆っている。
【００１０】
半導体素子２０としては、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、またはダイオード等を用いることができる。半導体素子２０は、動作中に発熱する。図２に示すように、半導体素子２０は、半導体基板２４、表面電極２３、保護膜２６、裏面電極２８、絶縁膜６２、及び、電極６４を有している。
【００１１】
半導体基板２４は、板状であり、例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）等により構成されている。
【００１２】
表面電極２３、絶縁膜６２、及び、電極６４は、半導体基板２４上に設けられている。表面電極２３は、第１金属膜２１と第２金属膜２２を有している。
【００１３】
図３は半導体素子２０の上面図である。図３に示すように、半導体基板２４の上面に、第１金属膜２１が設けられている。第１金属膜２１は、半導体基板２４の上面を覆っている。第１金属膜２１は、導電性を有しており、例えばアルミニウム合金（ＡｌＳｉ）により構成されている。
【００１４】
保護膜２６は、樹脂により構成されており、絶縁性を有している。保護膜２６は、例えばポリイミドにより構成されている。図２、３に示すように、保護膜２６は、絶縁膜６２の上面、電極６４の上面、及び、第１金属膜２１の上面の外周部を覆っている。保護膜２６は、第１金属膜２１の上部に開口部５２を有している。開口部５２内に、第１金属膜２１の表面の中央部が配置されている。したがって、第１金属膜２１の上面の中央部は、保護膜２６に覆われておらず、保護膜２６から露出している。
【００１５】
第２金属膜２２は、導電性を有しており、例えばニッケル（Ｎｉ）により構成されている。図２に示すように、第２金属膜２２は、第１金属膜２１の上面の中央部から保護膜２６の上面に跨る範囲を覆っている。第２金属膜２２の中央側の部分は、第１金属膜２１の上面の中央部を覆っている。第２金属膜２２の外周側の部分は、保護膜２６の上部に乗り上げている。第２金属膜２２の上面は、はんだ層９１に覆われている。
【００１６】
図３に示すように、半導体基板２４は、セル領域２０Ａと周辺領域２０Ｂを有する。図３に示すラインＬの内側がセル領域２０Ａであり、ラインＬの外側が周辺領域２０Ｂである。ラインＬは、第１金属膜２１の端部と略一致する。セル領域２０Ａは、周辺領域２０Ｂより内側に形成されている。セル領域２０Ａには半導体素子が形成されている。本実施形態では、セル領域２０Ａに縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が形成されている。周辺領域２０Ｂは、セル領域２０Ａより外側に形成されている。周辺領域２０Ｂは、セル領域２０Ａの周辺に形成されている。周辺領域２０Ｂは、セル領域２０Ａを取り囲んでいる。周辺領域２０Ｂには、リサーフやＦＬＲによって耐圧構造が形成されている。
【００１７】
図４は、図２の要素ＩＶの拡大図である。図４に示すラインＬの内側がセル領域２０Ａであり、ラインＬの外側が周辺領域２０Ｂである。図４に示すように、半導体基板２４の上面には、セル領域２０Ａにおいて、第１金属膜２１が形成されている。ラインＬは、第１金属膜２１の端部と略一致する。半導体基板２４の上面には、周辺領域２０Ｂにおいて、絶縁膜６２が形成されている。半導体基板２４の上面の端部には、電極６４が形成されている。保護膜２６は、絶縁膜６２の上面、電極６４の上面、及び、第１金属膜２１の上面の外周部を覆っている。保護膜２６は、第１金属膜２１の上部に開口部５２を有している。開口部５２内に、第１金属膜２１の上面の中央部が配置されている。したがって、第１金属膜２１の上面の中央部は、保護膜２６に覆われていない。第２金属膜２２は、第１金属膜２１の上面の中央部から保護膜２６の上面に跨る範囲を覆っている。第２金属膜の中央側の部分は、第１金属膜２１の上面の中央部を覆っている。第２金属膜２２の外周側の部分は、保護膜２６の上部に乗り上げている。第２金属膜２２の上面は、はんだ層９１に覆われている。第２金属膜２２は、はんだ層９１を介して、ヒートシンクブロック８０と接合される。第１金属膜の表面積と、ヒートシンクブロック８０のはんだ接合面の面積は略等しい。半導体基板２４の下面には、裏面電極２８が形成されている。
【００１８】
図４に示すように、半導体基板２４の上面には、セル領域２０Ａにおいて、複数のゲートトレンチ２４０が形成されている。各トレンチ２４０の内面は、ゲート絶縁膜２４２に覆われている。各トレンチの内部には、ゲート電極２４４が配置されている。ゲート電極２４４はゲート絶縁膜２４２によって、半導体基板２４から絶縁されている。ゲート電極２４４の上面には、層間絶縁膜２４７が形成されている。半導体基板２４の上面には、セル領域２０Ａにおいて、第１金属膜２１が形成されている。第１金属膜２１は、層間絶縁膜２４７によってゲート電極２４４から絶縁されている。
【００１９】
半導体基板２４の内部には、セル領域２０Ａにおいて、エミッタ層２１２、ボディコンタクト層２１５、ボディ層２１４、ドリフト層２３２、バッファ層２３４、コレクタ層２３６が形成されている。
【００２０】
図４に示すように、エミッタ層２１２は、ｎ型不純物を有するｎ型領域である。エミッタ層２１２は、半導体基板２４の上面に露出する範囲に形成されている。エミッタ層２１２は、第１金属膜２１に接続されている。エミッタ層２１２は、ゲート絶縁膜２４２と接している。
【００２１】
ボディコンタクト層２１５は、高濃度のｐ型不純物を有するｐ型領域である。ボディコンタクト層２１５は、半導体基板２４の上面に露出する範囲に形成されている。ボディコンタクト層２１５は、第１金属膜２１に接続されている。ボディコンタクト層２１５は、エミッタ層２１２に接している。
【００２２】
ボディ層２１４は、ボディコンタクト層２１５よりもｐ型不純物濃度が低いｐ型領域である。ボディ層２１４は、エミッタ層２１とボディコンタクト層２１５の下側に形成されており、エミッタ層２１２の下側において、ゲート絶縁膜２４２と接している。
【００２３】
ボディ層２１４は、セル領域２０Ａの中央部２０ａに位置する第１ボディ層２１４ａと、セル領域２０Ａの外周部２０ｂに位置する第２ボディ層２１４ｂを有する。第２ボディ層２１４ｂのｐ型不純物の濃度は、第１ボディ層２１４ａのｐ型不純物濃度よりも高い。
【００２４】
ドリフト層２３２は、低濃度のｎ型不純物を有するｎ型領域である。ドリフト層２３２は、ボディ層２１４の下側に形成されている。ドリフト層２３２は、トレンチ２４０の下端に位置するゲート絶縁膜２４２と接している。
【００２５】
バッファ層２３４は、高濃度のｎ型不純物を有するｎ型領域である。バッファ層２３４は、ドリフト層２３２の下側に形成されている。
【００２６】
コレクタ層２３６は、高濃度のｐ型不純物を有するｐ型領域である。コレクタ層２３６は、バッファ層２３４の下側に形成されている。コレクタ層２３６は、半導体基板２４の下面に露出する範囲の全面に形成されている。コレクタ層２３６は、裏面電極２８に接続されている。
【００２７】
半導体基板２４には、点線Ｌよりも外側の領域において、周辺領域２０Ｂが形成されている。半導体基板２４の上面には、セル領域２０Ｂにおいて、絶縁膜６２が形成されている。半導体基板２４の上面の端部には、電極６４が形成されている。保護膜２６は、絶縁膜６２の上面、及び、電極６４の上面を覆っている。周辺領域２０Ｂには、リサーフ層２５２、ディープｐ型層２５６、端部ｎ型層２５８、ドリフト層２３２、バッファ層２３４、及び、コレクタ層２３６が形成されている。ドリフト層２３２、バッファ層２３４、及び、コレクタ層２３６は、セル領域２０Ａと周辺領域２０Ｂにおいて、共通である。
【００２８】
リサーフ層２５２は、低濃度ｐ型不純物を有するｐ型領域である。リサーフ層２５２は、半導体基板２４の上面に露出する範囲に形成されている。リサーフ層２５２は、セル領域２０Ａを取り囲むように、環状に形成されている。
【００２９】
ディープｐ型層２５６は、高濃度のｐ型不純物を有するｐ型領域である。ディープｐ型層２５６は、半導体基板２４の上面に露出する範囲に形成されている。ディープｐ型層２５６は、セル領域２０Ａを取り囲むように、環状に形成されている。ディープｐ型層２５６は、セル領域２０Ａと周辺領域２０Ｂの境界に形成されており、リサーフ層２５２と接している。コンタクト領域２５６の上面の一部は絶縁膜２８で覆われておらず、第１電極膜２１に接続している。
【００３０】
端部ｎ型層２５８は、高濃度のｎ型不純物を有するｎ型領域である。端部ｎ型層２５８は、半導体基板２４の端面に露出すると共に、半導体基板２４の上面に露出する範囲に形成されている。端部ｎ型層２５８は、その上面に形成されている電極６０に接続されている。端部ｎ型層２５８は、セル領域２０Ａを取り囲むように、環状に形成されている。
【００３１】
ドリフト層２３２は、低濃度のｎ型不純物を有するｎ型領域である。ドリフト層２３２は、リサーフ層２５２、ディープｐ型層２５６、及び、端部ｎ型層２５８の下側に形成されている。ドリフト層２３２は、リサーフ層２５２と端部ｎ型層２５８の間の領域において、半導体基板２４の上面に露出する範囲に形成されている。
【００３２】
バッファ層２３４は、高濃度のｎ型不純物を有するｎ型領域である。バッファ層２３４は、ドリフト層２３２の下側に形成されている。
【００３３】
コレクタ層２３６は、高濃度のｐ型不純物を有するｐ型領域である。コレクタ層２３６は、バッファ層２３４の下側に形成されている。コレクタ層２３６は、半導体基板２４の下面に露出する範囲の全面に形成されている。コレクタ層２３６は、裏面電極２８に接続されている。コレクタ層２３６は、セル領域２０Ａと周辺領域２０Ｂにおいて、共通である。
【００３４】
次に半導体素子２０のＩＧＢＴ動作について説明する。第１金属膜２１と裏面電極２８の間に裏面電極２８がプラスとなる電圧を印加し、ゲート電極２４４にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、ＩＧＢＴがオンする。すなわち、ゲート電極２４４へのオン電位の印加により、ゲート絶縁膜２４２に接する範囲のボディ層２１４にチャネルが形成される。すると、電子が、第１金属膜２１から、エミッタ層２１２、チャネル、ドリフト層２３２、バッファ層２３４、及び、コレクタ層２３６を介して、裏面電極２８に流れる。また、ホールが、裏面電極２８から、コレクタ層２３６、ドリフト層２３４、ボディ層２１４、及び、ボディコンタクト層２１５を介して、第１金属膜２１に流れる。すなわち、裏面電極２８から第１金属膜２１に電流が流れる。このとき、半導体素子２０の通電動作により、半導体基板２４のセル領域２０Ａが発熱する。半導体基板２４のセル領域２０Ａの発熱は、はんだ層９１、ヒートシンクブロック８０、及び、はんだ層９２を介し、表面側放熱板８１から放熱される。
【００３５】
ゲート電極２４４に印加する電位を、オン電位からオフ電位に切り換えると、ＩＧＢＴがターンオフする。ＩＧＢＴがターンオフすると、裏面電極２８と第１金属膜２１の間に高い電圧Ｖｃｅが印加される。このとき、端部ｎ型層２５８は、裏面電極２８と略同じ電位となる。また、ディープｐ型層２５６は、第１金属膜２１と略同じ電位となる。したがって、端部ｎ型層２５８とディープｐ型層２５６の間には、電圧Ｖｃｅと略等しい電圧Ｖ１が印加される。すると、ディープｐ型層２５６から端部ｎ型層２５８に向かって空乏層が広がる。リサーフ層２５２は、この空乏層の伸びを促進する。このため、空乏層が、リサーフ層２５２とドリフト層２３２の略全体に広がる。このように広がった空乏層によって、端部ｎ型層２５８とディープｐ型層２５６の間の絶縁性が確保される。
【００３６】
半導体装置１０において、半導体基板２４のセル領域２０Ａの上面に、第１金属膜２１が形成されている。第１金属膜２１の上面には、はんだ層９１を介して、ヒートシンクブロック８０が接続される。ヒートシンクブロック８０を安定して配置するために、第１金属膜２１の表面積と、ヒートシンクブロック８０のはんだ接合面の面積は略等しくなっている。そのため、ヒートシンクブロック８０を配置する際に位置ずれが生じると、半導体基板２４のセル領域２０Ａの外周側に、その上部にヒートシンクブロック８０が存在しない領域が生じる。
【００３７】
上述した半導体装置１０では、ボディ層２１４は、セル領域２０Ａの中央部２０ａに位置する第１ボディ層２１４ａと、セル領域２０Ａの外周部２０ｂに位置する第２ボディ層２１４ｂを有する。第２ボディ層２１４ｂのｐ型不純物の濃度は、第１ボディ層２１４ａのｐ型不純物濃度よりも高い。すなわち、セル領域２０Ａの外周部２０ｂのゲート閾値電圧が、セル領域２０Ａの中央部２０ａのゲート閾値電圧よりも高い。したがって、セル領域２０Ａの外周部２０ｂの方が、セル領域２０Ａの中央部２０ａよりもオフしやすくオンしにくい。これにより、セル領域２０Ａの外周部２０ｂの方が、セル領域２０Ａの中央部２０ａよりも通電時間が短くなり、セル領域２０Ａの外周部２０ｂの発熱が小さくなる。したがって、ヒートシンクブロック８０を配置する際に位置ずれが生じた場合であっても、セル領域２０Ａの外周部２０ｂの発熱が小さいため、素子特性に影響を与えにくい。
【００３８】
なお、上記の実施形態では、セル領域２０Ａを、中央部２０ａと外周部２０ｂの２つの領域に分け、ボディ層２１４の濃度を切り替えていたが、勾配を持たせて切り替えても良い。この場合、連続的に変化するなだらかな勾配でも良いし、ステップ状に変化する勾配でも良い。
【００３９】
上述した実施形態の構成要素と、請求項の構成要素との対応関係について説明する。実施形態のエミッタ層２１２は、請求項１の第１半導体層の一例である。実施形態のボディ層２１４は、請求項１の第２半導体層の一例である。実施形態のドリフト層２３２は、請求項１の第３半導体層の一例である。実施形態の第１金属膜２１は、請求項１の電極層の一例である。実施形態の第２金属膜２２は、請求項１の接合電極の一例である。実施形態のヒートシンクブロック８０は、請求項１の導電部材の一例である。実施形態のはんだ層９１は、請求項１の接合部材の一例である。
【００４０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４１】
１０    ：半導体装置
２０    ：半導体素子
２１    ：第１金属膜（電極層）
２２    ：第２金属膜（接合電極）
２３    ：表面電極
２４    ：半導体基板
２６    ：保護膜
２８    ：裏面電極
５２    ：開口部
６２    ：絶縁膜
６４    ：電極
８０    ：ヒートシンクブロック（導電部材）
８１    ：表面側放熱板
８２    ：裏面側放熱板
８３    ：封止樹脂
９１    ：はんだ層（接合部材）
９２    ：はんだ層
９３    ：はんだ層
２０Ａ  ：セル領域
２０Ｂ  ：周辺領域
２１２  ：エミッタ層（第１半導体層）
２１４  ：ボディ層（第２半導体層）
２１５  ：ボディコンタクト層
２３２  ：ドリフト層（第３半導体層）
２３４  ：バッファ層
２３６  ：コレクタ層
２４０  ：トレンチ
２４２  ：ゲート絶縁膜
２４４  ：ゲート電極
２５２  ：リサーフ層
２５６  ：ディープｐ型層
２５８  ：端部ｎ型層
【図１】
2018067625.tif 000003
【図２】
2018067625.tif 000004
【図３】
2018067625.tif 000005
【図４】
2018067625.tif 000006