(57)【要約】【課題】回路基板への実装面積を小さくすることができるパワーモジュール及びモータ駆動回路を提供する。【解決手段】パワーモジュール１は、第１ダイパッド２１に実装された第１スイッチング素子４０Ａと、第１ダイパッド２１と電気的に絶縁された第２ダイパッド２４に実装された第２スイッチング素子４０Ｂと、各スイッチング素子４０Ａ，４０Ｂを制御する集積回路素子５０と、各スイッチング素子４０Ａ，４０Ｂ及び集積回路素子５０を封止する封止樹脂６０と、リードフレームの集合体１０とを備える。リードフレームの集合体１０は、第１ダイパッド２１に接続された第１インナリード２２、及び第１インナリード２２に接続された第１アウタリード２３を有する第１リードフレーム１１と、第２ダイパッド２４に接続された第２インナリード２５、及び第２インナリード２５に接続された第２アウタリード２６を有する第２リードフレーム１２とを有する。【選択図】図３
2018022849.tif 000002
【特許請求の範囲】
【請求項１】
第１ダイパッドと、
前記第１ダイパッドに実装された第１スイッチング素子と、
前記第１ダイパッドと電気的に絶縁された第２ダイパッドと、
前記第２ダイパッドに実装された第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子のスイッチング動作を制御する集積回路素子と、
前記第１スイッチング素子、前記第２スイッチング素子、及び前記集積回路素子を封止する封止樹脂と、
前記封止樹脂から突出したアウタリード、及び、前記封止樹脂内に設けられ、前記アウタリードと電気的に接続されたインナリードを有するリードフレームの集合体と、
を備え、
前記リードフレームの集合体は、第１リードフレームと第２リードフレームとを含み、
前記第１リードフレームは、前記第１ダイパッドに接続された前記インナリードとしての第１インナリード、及び前記第１インナリードに電気的に接続された前記アウタリードとしての第１アウタリードを有し、
前記第２リードフレームは、前記第２ダイパッドに接続された前記インナリードとしての第２インナリード、及び前記第２インナリードに電気的に接続された前記アウタリードとしての第２アウタリードを有する
ことを特徴とするパワーモジュール。
【請求項２】
前記第１スイッチング素子は、前記第１ダイパッド側の面に電極を有し、
前記第１スイッチング素子の前記電極は、第１導電性ペーストを介して前記第１ダイパッド上に実装され、
前記第２スイッチング素子は、前記第２ダイパッド側の面に電極を有し、
前記第２スイッチング素子の前記電極は、第２導電性ペーストを介して前記第２ダイパッド上に実装されている
請求項１に記載のパワーモジュール。
【請求項３】
前記第１ダイパッド、前記第１インナリード、及び前記第１アウタリードは、一体化された単一部品であり、
前記第２ダイパッド、前記第２インナリード、及び前記第２アウタリードは、一体化された単一部品である
請求項１又は２に記載のパワーモジュール。
【請求項４】
前記第１ダイパッドは、前記封止樹脂により封止された第１収容部と、前記第１収容部から前記封止樹脂外に突出した第１突出部とを有し、
前記第２ダイパッドは、前記封止樹脂により封止された第２収容部と、前記第２収容部から前記封止樹脂外に突出した第２突出部とを有し、
前記第１突出部と前記第２突出部との間の最短距離は、前記第１収容部と前記第２収容部との間の最短距離よりも長い
請求項１〜３のいずれか一項に記載のパワーモジュール。
【請求項５】
前記リードフレームの集合体の各リードフレームは、前記封止樹脂の一側面に沿って配列され、
前記リードフレームの集合体における前記各リードフレームの配列方向を横方向と規定したときに、
前記第１リードフレームは、前記リードフレームの集合体における各リードフレームのうち前記横方向の一方の端に配置されたリードフレームであり、
前記第２リードフレームは、前記リードフレームの集合体における各リードフレームのうち前記横方向の他方の端に配置されたリードフレームである
請求項１〜４のいずれか一項に記載のパワーモジュール。
【請求項６】
前記集積回路素子が実装される第３ダイパッドを有し、
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定し、前記横方向及び前記縦方向と直交する方向を高さ方向と規定したときに、前記第３ダイパッドは、前記高さ方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されている
請求項１〜５のいずれか一項に記載のパワーモジュール。
【請求項７】
前記第１ダイパッド及び前記第２ダイパッドは、前記横方向に沿って並べられ、
前記第３ダイパッドは、前記縦方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されている
請求項６に記載のパワーモジュール。
【請求項８】
前記第１ダイパッド及び前記第２ダイパッドの厚さは、前記第３ダイパッドの厚さよりも厚い
請求項７に記載のパワーモジュール。
【請求項９】
前記集積回路素子は、前記第３ダイパッドの外周縁よりも内側に配置され、
前記第３ダイパッドは、前記横方向が長手となる長方形状であり、前記横方向において前記第１インナリードと前記第２インナリードとの間に配置されている
請求項５を直接的又は間接的に引用する請求項６〜８のいずれか一項に記載のパワーモジュール。
【請求項１０】
前記第１インナリードは、前記第１ダイパッドの前記縦方向における端面のうち前記横方向の一方の端に位置する部分から延び、
前記第２インナリードは、前記第２ダイパッドの前記縦方向における端面のうち前記横方向の他方の端に位置する部分から延びている
請求項９に記載のパワーモジュール。
【請求項１１】
前記リードフレームの集合体の前記各リードフレームの前記インナリードにおける前記第３ダイパッドよりも前記アウタリード側の部分は、前記高さ方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されている
請求項６〜１０のいずれか一項に記載のパワーモジュール。
【請求項１２】
前記インナリードと前記集積回路素子とは、小電流用接続部材により電気的に接続され、
前記インナリードにおける前記小電流用接続部材が接続される部分は、前記高さ方向において、前記第３ダイパッドと同じ位置に配置されている
請求項１１に記載のパワーモジュール。
【請求項１３】
前記リードフレームの集合体は、第３リードフレームを含み、
前記第３リードフレームは、前記第３ダイパッドに接続された第３インナリード、及び、前記第３インナリードに電気的に接続された第３アウタリードを有し、
前記第３インナリードは、前記第３ダイパッドと前記第３アウタリードとを接続する本体部と、前記本体部の側面から前記縦方向とは異なる方向に突出する部分を有する突起部とを有し、
前記集積回路素子と前記突起部とが小電流用接続部材により接続されている
請求項６〜１２のいずれか一項に記載のパワーモジュール。
【請求項１４】
前記突起部は、フック状に形成され、
前記小電流用接続部材は、前記突起部の先端部に接続されている
請求項１３に記載のパワーモジュール。
【請求項１５】
前記第３インナリードは、前記横方向において前記リードフレームの集合体における各リードフレームの中央に位置している
請求項１３又は１４に記載のパワーモジュール。
【請求項１６】
前記リードフレームの集合体は、接地端子を構成する第４リードフレームを含み、
前記第４リードフレームは、大電流用接続部材により前記第２スイッチング素子と電気的に接続される接続部を有し、
前記接続部は、前記横方向において前記第３ダイパッドと前記第２インナリードとの間に配置されている
請求項６〜１５のいずれか一項に記載のパワーモジュール。
【請求項１７】
前記横方向において、前記接続部と前記第３ダイパッドとは隣り合うように配置されている
請求項１６に記載のパワーモジュール。
【請求項１８】
前記第３ダイパッドと前記接続部とに接続された抵抗素子を有する
請求項１７に記載のパワーモジュール。
【請求項１９】
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第１ダイパッドにおいて前記第１スイッチング素子とは前記縦方向に異なる位置に設けられた第１凹部を有する
請求項１〜１８のいずれか一項に記載のパワーモジュール。
【請求項２０】
前記第１凹部は、前記横方向に延びる溝である
請求項１９に記載のパワーモジュール。
【請求項２１】
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第２ダイパッドにおいて前記第２スイッチング素子とは前記縦方向に異なる位置に設けられた第２凹部を有する
請求項１〜２０のいずれか一項に記載のパワーモジュール。
【請求項２２】
前記第２凹部は、前記横方向に延びる溝である
請求項２１に記載のパワーモジュール。
【請求項２３】
前記第２ダイパッドにおいて前記第２ダイパッドに接続された大電流用接続部材と前記第２スイッチング素子との間には、前記横方向に延びる溝部が形成されている
請求項１〜２２のいずれか一項に記載のパワーモジュール。
【請求項２４】
前記第２ダイパッドは、大電流用接続部材が接続される接続領域と、前記第２スイッチング素子を支持する支持領域とを有し、
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記接続領域と前記支持領域とは、前記縦方向において並んで配置されている
請求項１〜２３のいずれか一項に記載のパワーモジュール。
【請求項２５】
前記第２ダイパッドにおいて前記第２スイッチング素子及び前記第２凹部とは異なる位置には溝部が形成され、
前記溝部は、前記第２ダイパッドにおいて前記第２凹部よりも前記第２スイッチング素子側に形成され、
前記接続領域は、前記第２ダイパッドにおいて前記第２凹部と前記溝部との前記縦方向の間の領域である
請求項２１を引用する請求項２４に記載のパワーモジュール。
【請求項２６】
前記溝部の前記縦方向の長さは、前記第２凹部の前記縦方向の長さよりも短い
請求項２５に記載のパワーモジュール。
【請求項２７】
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第１ダイパッド及び前記第２ダイパッドは、基部と、前記基部から前記横方向及び前記縦方向の少なくとも一方に突出したフランジとを有する
請求項１〜２６のいずれか一項に記載のパワーモジュール。
【請求項２８】
前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定し、当該パワーモジュールにおける前記横方向の中央において前記縦方向に沿って延びる線を中心線と規定したときに、
前記第１ダイパッドと前記第２ダイパッドとは、前記中心線を中心として線対称形状となるように形成され、
前記第１リードフレームと前記第２リードフレームとは、前記中心線を中心として線対称形状となるように形成されている
請求項１〜２７のいずれか一項に記載のパワーモジュール。
【請求項２９】
前記集積回路素子に電気的に接続された小電流用接続部材を有し、
前記リードフレームの集合体において少なくとも前記小電流用接続部材が接続される部分には、銀メッキ又はニッケルメッキが施されている
請求項１〜２８のいずれか一項に記載のパワーモジュール。
【請求項３０】
前記第１インナリードにおける前記第１ダイパッドとの接続部分の幅は、前記第１インナリードにおける前記第１アウタリードとの接続部分の幅よりも大きい
請求項１〜２９のいずれか一項に記載のパワーモジュール。
【請求項３１】
前記リードフレームの集合体の前記各リードフレームのうちの少なくとも１つは、前記インナリードに設けられ、前記封止樹脂の一側面への移動を規制する規制部を有する
請求項１〜３０のいずれか一項に記載のパワーモジュール。
【請求項３２】
前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方は、オン抵抗が１Ω以下のＭＯＳＦＥＴである
請求項１〜３１のいずれか一項に記載のパワーモジュール。
【請求項３３】
前記第１スイッチング素子及び前記第２スイッチング素子は、互いに直列に接続された上アームスイッチング素子及び下アームスイッチング素子であり、
前記集積回路素子は、前記上アームスイッチング素子をオンさせるのに用いられるブートストラップ回路を構成するブートダイオードを含む
請求項１〜３２のいずれか一項に記載のパワーモジュール。
【請求項３４】
前記ブートダイオードは、
第１導電型の半導体層と、
前記半導体層の表面に形成された第２導電型のアノード領域と、
前記アノード領域から間隔を空けて前記半導体層の表面に形成された第１導電型のカソード領域と、
前記半導体層において前記カソード領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１導電型のバッファ領域と、
を備える
請求項３３に記載のパワーモジュール。
【請求項３５】
前記バッファ領域は、前記カソード領域側よりも前記アノード領域側のほうが不純物濃度が低くなるように構成されている
請求項３４に記載のパワーモジュール。
【請求項３６】
前記バッファ領域は、前記カソード領域と隣り合い、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１バッファ領域と、前記第１バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第１バッファ領域の不純物濃度よりも低い第２バッファ領域とを有する
請求項３５に記載のパワーモジュール。
【請求項３７】
前記第２バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第２バッファ領域の不純物濃度よりも低い第３バッファ領域をさらに有する
請求項３６に記載のパワーモジュール。
【請求項３８】
前記アノード領域は、平面視において環状に形成され、
前記カソード領域は、前記アノード領域の内側に配置され、
前記アノード領域の内周縁と前記カソード領域の外周縁とが相似形状である
請求項３４〜３７のいずれか一項に記載のパワーモジュール。
【請求項３９】
前記カソード領域の外周縁は、電流集中を抑制する曲部を有する
請求項３４〜３８のいずれか一項に記載のパワーモジュール。
【請求項４０】
前記カソード領域の外周縁は、互いに離間した４つの前記曲部と、隣り合う前記曲部の間に設けられ、前記曲部に連なる４つの直線部とを有する
請求項３９に記載のパワーモジュール。
【請求項４１】
前記曲部は、円弧状であり、
前記曲部の中心角は、９０°以下である
請求項３９又は４０に記載のパワーモジュール。
【請求項４２】
前記第１スイッチング素子及び前記第２スイッチング素子は、ＭＯＳＦＥＴであり、
前記第１スイッチング素子及び前記第２スイッチング素子はそれぞれ、
第１導電型ベース層と、
前記第１導電型ベース層の表面部に部分的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面部に部分的に形成された第１導電型ソース層と、
前記第１導電型ソース層及び前記第１導電型ベース層の間の前記第２導電型ベース層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１導電型ソース層及び前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層と、
前記第１導電型ソース層に電気的に接続されたソース電極と、
前記第１導電型ベース層の前記裏面に接するように形成されたドレイン電極と、
を含む
請求項１〜４１のいずれか一項に記載のパワーモジュール。
【請求項４３】
前記第１導電型ベース層は、その裏面部に形成され、当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を含む
請求項４２に記載のパワーモジュール。
【請求項４４】
それぞれが柱状に形成された複数の前記第２導電型コラム層が、千鳥格子状に配置されている
請求項４３に記載のパワーモジュール。
【請求項４５】
前記第２導電型コラム層のそれぞれは、四角柱状に形成されている
請求項４４に記載のパワーモジュール。
【請求項４６】
前記第２導電型コラム層のそれぞれは、六角柱状に形成されている
請求項４４に記載のパワーモジュール。
【請求項４７】
それぞれが層状に形成された複数の前記第２導電型コラム層が、ストライプ状に配置されている
請求項４３に記載のパワーモジュール。
【請求項４８】
前記ゲート絶縁膜が前記第１導電型ベース層の表面を覆うように形成され、当該ゲート絶縁膜上に前記ゲート電極が形成されたプレーナゲート構造を有する
請求項４２〜４７のいずれか一項に記載のパワーモジュール。
【請求項４９】
前記第１導電型ベース層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域をさらに含む
請求項４２〜４８のいずれか一項に記載のパワーモジュール。
【請求項５０】
前記荷電粒子が、プロトン又は３Ｈｅ＋＋又は４Ｈｅ＋＋を含む
請求項４９に記載のパワーモジュール。
【請求項５１】
前記第１スイッチング素子及び前記第２スイッチング素子は、ＭＯＳＦＥＴであり、
前記集積回路素子は、前記第１スイッチング素子及び前記第２スイッチング素子のゲートの駆動を制御する駆動部と、異常を検出したときに前記第１スイッチング素子及び前記第２スイッチング素子をともにオフにする異常保護部とを有する
請求項１〜５０のいずれか一項に記載のパワーモジュール。
【請求項５２】
前記異常保護部は、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方に流れる電流を制限する
請求項５１に記載のパワーモジュール。
【請求項５３】
Ｕ相の駆動電力を制御する第１パワーモジュールと、Ｖ相の駆動電力を制御する第２パワーモジュールと、Ｗ相の駆動電力を制御する第３パワーモジュールとを備え、３相駆動のブラシレスモータの駆動を制御するモータ駆動回路において、
前記第１パワーモジュール、前記第２パワーモジュール、及び前記第３パワーモジュールは、請求項５１又は５２に記載のパワーモジュールである
モータ駆動回路。
【請求項５４】
前記第１パワーモジュール、前記第２パワーモジュール、及び前記第３パワーモジュールのいずれか１つが異常を検出したとき、前記各パワーモジュールの前記第１スイッチング素子及び前記第２スイッチング素子をともにオフにする
請求項５３に記載のモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーモジュール及びモータ駆動回路に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳトランジスタ等のスイッチング素子が樹脂でモールドされた半導体装置が知られている。このような半導体装置は、各種の回路に利用されている。例えば、半導体装置は、モータを駆動するためのモータ駆動回路として用いられる場合がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−３９７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電気機器の小型化にともない、電気機器を駆動制御する回路基板の小型化が望まれている。ここで、上記半導体装置には、スイッチング素子を制御するための制御回路が必要となる。この場合、スイッチング素子や制御回路等の個々の半導体装置を回路基板に実装すると、実装面積が大きくなり易く、回路基板の小型化に対応し難い。
【０００５】
本発明の目的は、回路基板への実装面積を小さくすることができるパワーモジュール及びモータ駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
〔１〕上記課題を解決するパワーモジュールは、第１ダイパッドと、前記第１ダイパッドに実装された第１スイッチング素子と、前記第１ダイパッドと電気的に絶縁された第２ダイパッドと、前記第２ダイパッドに実装された第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子のスイッチング動作を制御する集積回路素子と、前記第１スイッチング素子、前記第２スイッチング素子、及び前記集積回路素子を封止する封止樹脂と、前記封止樹脂から突出したアウタリード、及び、前記封止樹脂内に設けられ、前記アウタリードと電気的に接続されたインナリードを有するリードフレームの集合体と、を備え、前記リードフレームの集合体は、第１リードフレームと第２リードフレームとを含み、前記第１リードフレームは、前記第１ダイパッドに接続された前記インナリードとしての第１インナリード、及び前記第１インナリードに電気的に接続された前記アウタリードとしての第１アウタリードを有し、前記第２リードフレームは、前記第２ダイパッドに接続された前記インナリードとしての第２インナリード、及び前記第２インナリードに電気的に接続された前記アウタリードとしての第２アウタリードを有する。
【０００７】
この構成によれば、第１スイッチング素子、第２スイッチング素子、及び集積回路素子を１パッケージでモジュール化することにより、第１スイッチング素子、第２スイッチング素子、及び集積回路素子の個々の半導体装置のそれぞれが回路基板に実装される場合に比べ、回路基板の実装面積を小さくすることができる。
【０００８】
〔２〕上記パワーモジュールにおいて、前記第１スイッチング素子は、前記第１ダイパッド側の面に電極を有し、前記第１スイッチング素子の前記電極は、第１導電性ペーストを介して前記第１ダイパッド上に実装され、前記第２スイッチング素子は、前記第２ダイパッド側の面に電極を有し、前記第２スイッチング素子の前記電極は、第２導電性ペーストを介して前記第２ダイパッド上に実装されていることが好ましい。
【０００９】
この構成によれば、第１スイッチング素子の熱が第１導電性ペーストを介して第１ダイパッドに移動し易く、第２スイッチング素子の熱が第２導電性ペーストを介して第２ダイパッドに移動し易い。これにより、第１スイッチング素子及び第２スイッチング素子の温度上昇を抑えることができる。
【００１０】
〔３〕上記パワーモジュールにおいて、前記第１ダイパッド、前記第１インナリード、及び前記第１アウタリードは、一体化された単一部品であり、前記第２ダイパッド、前記第２インナリード、及び前記第２アウタリードは、一体化された単一部品であることが好ましい。
【００１１】
この構成によれば、第１ダイパッド、第１インナリード、及び第１アウタリードが個別に形成された場合に比べ、第１ダイパッド、第１インナリード、及び第１アウタリードに電流が流れるときの電気抵抗が小さくなる。また、第２ダイパッド、第２インナリード、及び第２アウタリードが個別に形成された場合に比べ、第２ダイパッド、第２インナリード、及び第２アウタリードに電流が流れるときの電気抵抗が小さくなる。
【００１２】
〔４〕上記パワーモジュールにおいて、前記第１ダイパッドは、前記封止樹脂により封止された第１収容部と、前記第１収容部から前記封止樹脂外に突出した第１突出部とを有し、前記第２ダイパッドは、前記封止樹脂により封止された第２収容部と、前記第２収容部から前記封止樹脂外に突出した第２突出部とを有し、前記第１突出部と前記第２突出部との間の最短距離は、前記第１収容部と前記第２収容部との間の最短距離よりも長いことが好ましい。
【００１３】
この構成によれば、封止樹脂が介在しない第１突出部と第２突出部との間の最短距離を長くすることにより、第１突出部と第２突出部とが互いに接触し難くなるため、第１ダイパッドと第２ダイパッドとの電気的絶縁性が向上する。
【００１４】
〔５〕上記パワーモジュールにおいて、前記リードフレームの集合体の各リードフレームは、前記封止樹脂の一側面に沿って配列され、前記リードフレームの集合体における前記各リードフレームの配列方向を横方向と規定したときに、前記第１リードフレームは、前記リードフレームの集合体における各リードフレームのうち前記横方向の一方の端に配置されたリードフレームであり、前記第２リードフレームは、前記リードフレームの集合体における各リードフレームのうち前記横方向の他方の端に配置されたリードフレームであることが好ましい。
【００１５】
この構成によれば、第１スイッチング素子及び第２スイッチング素子の発熱によって第１ダイパッド及び第２ダイパッドを介して加熱されやすい第１リードフレームと第２リードフレームとの間の距離が長くなるため、第１リードフレーム及び第２リードフレームによる他のリードフレームへの熱影響を低減することができる。
【００１６】
〔６〕上記パワーモジュールにおいて、前記集積回路素子が実装される第３ダイパッドを有し、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定し、前記横方向及び前記縦方向と直交する方向を高さ方向と規定したときに、前記第３ダイパッドは、前記高さ方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されていることが好ましい。
【００１７】
〔７〕上記パワーモジュールにおいて、前記第１ダイパッド及び前記第２ダイパッドは、前記横方向に沿って並べられ、前記第３ダイパッドは、前記縦方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されていることが好ましい。
【００１８】
この構成によれば、第１ダイパッド、第２ダイパッド、及び第３ダイパッドが横方向に並べられる構成と比較して、封止樹脂を横方向に小型化することができるため、パワーモジュールを横方向に小型化できる。
【００１９】
〔８〕上記パワーモジュールにおいて、前記第１ダイパッド及び前記第２ダイパッドの厚さは、前記第３ダイパッドの厚さよりも厚いことが好ましい。
この構成によれば、第１ダイパッド及び第２ダイパッドの熱容量を大きくし易いため、第１スイッチング素子及び第２スイッチング素子が放熱し易くなる。
【００２０】
〔９〕上記パワーモジュールにおいて、前記集積回路素子は、前記第３ダイパッドの外周縁よりも内側に配置され、前記第３ダイパッドは、前記横方向が長手となる長方形状であり、前記横方向において前記第１インナリードと前記第２インナリードとの間に配置されていることが好ましい。
【００２１】
この構成によれば、縦方向が長手となる長方形状に形成された第３ダイパッドが第１インナリードと第２インナリードとの間に配置される場合に比べ、縦方向において第１ダイパッド、第２ダイパッド、及び第３ダイパッドの配置スペースが小さくなる。したがって、縦方向における封止樹脂の大型化を抑制することができる。
【００２２】
〔１０〕上記パワーモジュールにおいて、前記第１インナリードは、前記第１ダイパッドの前記縦方向における端面のうち前記横方向の一方の端に位置する部分から延び、前記第２インナリードは、前記第２ダイパッドの前記縦方向における端面のうち前記横方向の他方の端に位置する部分から延びていることが好ましい。
【００２３】
この構成によれば、横方向において第３ダイパッドを配置可能なスペースを大きく取ることができる。このため、横方向のサイズが大きい集積回路素子でも第３ダイパッドの外周縁よりも内側で支持することができる。
【００２４】
〔１１〕上記パワーモジュールにおいて、前記リードフレームの集合体の前記各リードフレームの前記インナリードにおける前記第３ダイパッドよりも前記アウタリード側の部分は、前記高さ方向において前記第１ダイパッド及び前記第２ダイパッドと異なる位置に配置されていることが好ましい。
【００２５】
〔１２〕上記パワーモジュールにおいて、前記インナリードと前記集積回路素子とは、小電流用接続部材により電気的に接続され、前記インナリードにおける前記小電流用接続部材が接続される部分は、前記高さ方向において、前記第３ダイパッドと同じ位置に配置されていることが好ましい。
この構成によれば、集積回路素子と複数のインナリードとの小電流用接続部材による接続作業を容易に行うことができる。
【００２６】
〔１３〕上記パワーモジュールにおいて、前記リードフレームの集合体は、第３リードフレームを含み、前記第３リードフレームは、前記第３ダイパッドに接続された第３インナリード、及び、前記第３インナリードに電気的に接続された第３アウタリードを有し、前記第３インナリードは、前記第３ダイパッドと前記第３アウタリードとを接続する本体部と、前記本体部の側面から前記縦方向とは異なる方向に突出する部分を有する突起部とを有し、前記集積回路素子と前記突起部とが小電流用接続部材により接続されていることが好ましい。
【００２７】
パワーモジュールの各部品の熱膨張係数の差に起因して発生する第３リードフレームと封止樹脂との剥離は第３インナリードに沿って広がる。この構成によれば、突起部を設けることにより、小電流用接続部材と突起部との接続位置と第３ダイパッドとの間の剥離経路の長さを長く取ることができる。したがって、小電流用接続部材と突起部との接続位置では、上記剥離の影響を受け難くなるため、小電流用接続部材と第３インナリードとの接続の信頼性の低下を抑制することができる。
【００２８】
〔１４〕上記パワーモジュールにおいて、前記突起部は、フック状に形成され、前記小電流用接続部材は、前記突起部の先端部に接続されていることが好ましい。
〔１５〕上記パワーモジュールにおいて、前記第３インナリードは、前記横方向において前記リードフレームの集合体における各リードフレームの中央に位置していることが好ましい。
【００２９】
〔１６〕上記パワーモジュールにおいて、前記リードフレームの集合体は、接地端子を構成する第４リードフレームを含み、前記第４リードフレームは、大電流用接続部材により前記第２スイッチング素子と電気的に接続される接続部を有し、前記接続部は、前記横方向において前記第３ダイパッドと前記第２インナリードとの間に配置されていることが好ましい。
【００３０】
〔１７〕上記パワーモジュールにおいて、前記横方向において、前記接続部と前記第３ダイパッドとは隣り合うように配置されていることが好ましい。
【００３１】
〔１８〕上記パワーモジュールにおいて、前記第３ダイパッドと前記接続部とに接続された抵抗素子を有することが好ましい。
この構成によれば、パワーモジュールに供給される電流を検出するための抵抗素子をパワーモジュール内に収めることができる。したがって、回路基板への実装面積をより小さくすることができる。
【００３２】
〔１９〕上記パワーモジュールにおいて、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第１ダイパッドにおいて前記第１スイッチング素子とは前記縦方向に異なる位置に設けられた第１凹部を有することが好ましい。
【００３３】
この構成によれば、第１凹部によって第１ダイパッドと封止樹脂との接合面積が大きくなるため、第１ダイパッドと封止樹脂との密着性を向上させることができ、封止樹脂に対する第１ダイパッドの移動を抑制することができる。
【００３４】
〔２０〕上記パワーモジュールにおいて、前記第１凹部は、前記横方向に延びる溝であることが好ましい。
この構成によれば、第１ダイパッドと封止樹脂との接合面積がより大きくなるため、第１ダイパッドと封止樹脂との密着性をより向上させることができる。
【００３５】
〔２１〕上記パワーモジュールにおいて、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第２ダイパッドにおいて前記第２スイッチング素子とは前記縦方向に異なる位置に設けられた第２凹部を有することが好ましい。
【００３６】
この構成によれば、第２凹部によって第２ダイパッドと封止樹脂との接合面積が大きくなるため、第２ダイパッドと封止樹脂との密着性を向上させることができ、封止樹脂に対する第２ダイパッドの移動を抑制することができる。
【００３７】
〔２２〕上記パワーモジュールにおいて、前記第２凹部は、前記横方向に延びる溝であることが好ましい。
この構成によれば、第２ダイパッドと封止樹脂との接合面積がより大きくなるため、第２ダイパッドと封止樹脂との密着性をより向上させることができる。
【００３８】
〔２３〕上記パワーモジュールにおいて、前記第２ダイパッドにおいて前記第２ダイパッドに接続された大電流用接続部材と前記第２スイッチング素子との間には、前記横方向に延びる溝部が形成されていることが好ましい。
【００３９】
〔２４〕上記パワーモジュールにおいて、前記第２ダイパッドは、大電流用接続部材が接続される接続領域と、前記第２スイッチング素子を支持する支持領域とを有し、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記接続領域と前記支持領域とは、前記縦方向において並んで配置されていることが好ましい。
【００４０】
この構成によれば、接続領域と支持領域とが横方向に並べられる場合に比べ、第２ダイパッドの横方向のサイズを小さくすることができる。したがって、横方向における封止樹脂の大型化を抑制することができる。
【００４１】
〔２５〕上記パワーモジュールにおいて、前記第２ダイパッドにおいて前記第２スイッチング素子及び前記第２凹部とは異なる位置には溝部が形成され、前記溝部は、前記第２ダイパッドにおいて前記第２凹部よりも前記第２スイッチング素子側に形成され、前記接続領域は、前記第２ダイパッドにおいて前記第２凹部と前記溝部との前記縦方向の間の領域であることが好ましい。
【００４２】
この構成によれば、第２凹部及び溝部によって挟まれた領域である接続領域が大電流用接続部材を接続するときの目印となるため、作業者が大電流用接続部材を第２ダイパッドに接続する位置を容易に把握することができる。したがって、例えば、パワーモジュールの製造時において、大電流用接続部材が正しい位置に接続されているかの確認を容易に行うことができる。
【００４３】
〔２６〕上記パワーモジュールにおいて、前記溝部の前記縦方向の長さは、前記第２凹部の前記縦方向の長さよりも短いことが好ましい。
この構成によれば、第２ダイパッドと封止樹脂との密着性を向上させることができる効果及び接続領域が大電流用接続部材を接続するときの目印となる効果を得ることができるとともに、第２ダイパッドの縦方向における大型化を抑制することができる。
【００４４】
〔２７〕上記パワーモジュールにおいて、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定したときに、前記第１ダイパッド及び前記第２ダイパッドは、基部と、前記基部から前記横方向及び前記縦方向の少なくとも一方に突出したフランジとを有することが好ましい。
【００４５】
この構成によれば、フランジにより第１ダイパッド及び第２ダイパッドと封止樹脂との接合面積が大きくなるため、第１ダイパッド及び第２ダイパッドと封止樹脂との密着性を向上させることができる。
【００４６】
〔２８〕上記パワーモジュールにおいて、前記リードフレームの集合体の平面視において前記横方向と直交する方向を縦方向と規定し、当該パワーモジュールにおける前記横方向の中央において前記縦方向に沿って延びる線を中心線と規定したときに、前記第１ダイパッドと前記第２ダイパッドとは、前記中心線を中心として線対称形状となるように形成され、前記第１リードフレームと前記第２リードフレームとは、前記中心線を中心として線対称形状となるように形成されていることが好ましい。
【００４７】
〔２９〕上記パワーモジュールにおいて、前記集積回路素子に電気的に接続された小電流用接続部材を有し、前記リードフレームの集合体において少なくとも前記小電流用接続部材が接続される部分には、銀メッキ又はニッケルメッキが施されていることが好ましい。
この構成によれば、リードフレームの集合体における小電流用接続部材が接続される部分の酸化を抑制することができる。
【００４８】
〔３０〕上記パワーモジュールにおいて、前記第１インナリードにおける前記第１ダイパッドとの接続部分の幅は、前記第１インナリードにおける前記第１アウタリードとの接続部分の幅よりも大きいことが好ましい。
【００４９】
この構成によれば、第１インナリードにおいて強度が必要な第１ダイパッド側の強度の低下を抑制することができ、且つ横方向のスペースが限られている第１アウタリード側の横方向の省スペース化を図ることができる。
【００５０】
〔３１〕上記パワーモジュールにおいて、前記リードフレームの集合体の前記各リードフレームのうちの少なくとも１つは、前記インナリードに設けられ、前記封止樹脂の一側面への移動を規制する規制部を有することが好ましい。
【００５１】
この構成によれば、パワーモジュールの製造過程又はパワーモジュールを回路基板に実装する過程において、リードフレームが封止樹脂から縦方向に移動したり、封止樹脂から抜けたりすることを抑制することができる。
【００５２】
〔３２〕上記パワーモジュールにおいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方は、オン抵抗が１Ω以下のＭＯＳＦＥＴであることが好ましい。
〔３３〕上記パワーモジュールにおいて、前記第１スイッチング素子及び前記第２スイッチング素子は、互いに直列に接続された上アームスイッチング素子及び下アームスイッチング素子であり、前記集積回路素子は、前記上アームスイッチング素子をオンさせるのに用いられるブートストラップ回路を構成するブートダイオードを含むことが好ましい。
【００５３】
〔３４〕上記パワーモジュールにおいて、前記ブートダイオードは、第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型のアノード領域と、前記アノード領域から間隔を空けて前記半導体層の表面に形成された第１導電型のカソード領域と、前記半導体層において前記カソード領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１導電型のバッファ領域と、を備えることが好ましい。
ブートダイオードが順方向電圧から逆方向電圧に切り替わった場合、アノード領域からカソード領域に向けて空乏層が拡がる。この場合、空乏層がバッファ領域に到達することにより、空乏層の拡大速度が低下する。これにより、逆方向電圧が印加されることに起因するブートダイオードの耐圧低下を抑制することができる。
【００５４】
〔３５〕上記パワーモジュールにおいて、前記バッファ領域は、前記カソード領域側よりも前記アノード領域側のほうが不純物濃度が低くなるように構成されていることが好ましい。
この構成によれば、カソード領域から離れると不純物濃度が徐々に低くなる、言い換えれば、カソード領域に近づくと不純物濃度が徐々に高くなるため、ブートダイオードが順方向電圧から逆方向電圧に切り替わるときの空乏層の拡大速度がカソード領域に近づくと遅くなる。これにより、逆方向電圧が印加されることに起因するブートダイオードの耐圧低下をより抑制することができる。
【００５５】
〔３６〕上記パワーモジュールにおいて、前記バッファ領域は、前記カソード領域と隣り合い、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１バッファ領域と、前記第１バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第１バッファ領域の不純物濃度よりも低い第２バッファ領域とを有することが好ましい。
【００５６】
〔３７〕上記パワーモジュールにおいて、前記第２バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第２バッファ領域の不純物濃度よりも低い第３バッファ領域をさらに有することが好ましい。
【００５７】
〔３８〕上記パワーモジュールにおいて、前記アノード領域は、平面視において環状に形成され、前記カソード領域は、前記アノード領域の内側に配置され、前記アノード領域の内周縁と前記カソード領域の外周縁とが相似形状であることが好ましい。
【００５８】
この構成によれば、平面視におけるアノード領域の内周縁とカソード領域の外周縁との間の距離が概ね等しくなるため、カソード領域の外周縁において電流集中が生じ易い箇所が発生し難い。これにより、ブートダイオードの耐圧性の向上を図ることができる。
【００５９】
〔３９〕上記パワーモジュールにおいて、前記カソード領域の外周縁は、電流集中を抑制する曲部を有することが好ましい。
この構成によれば、カソード領域の外周縁における電流集中を抑制することができる。
【００６０】
〔４０〕上記パワーモジュールにおいて、前記カソード領域の外周縁は、互いに離間した４つの前記曲部と、隣り合う前記曲部の間に設けられ、前記曲部に連なる４つの直線部とを有することが好ましい。
【００６１】
この構成によれば、隣り合う曲部の間に直線部が存在しない場合と比較して、隣り合う曲部の相互作用が生じにくく、曲部において局所的な電流集中が生じ難い。これにより、各曲部が破壊され難いため、ブートダイオードの耐圧性の向上を図ることができる。
【００６２】
〔４１〕上記パワーモジュールにおいて、前記曲部は、円弧状であり、前記曲部の中心角は、９０°以下であることが好ましい。
この構成によれば、曲部の中心角が９０°よりも大きく設定される場合に比べ、曲部において局所的な電流集中が生じ難い。これにより、曲部が破壊され難いため、ブートダイオードの耐圧性の向上を図ることができる。
【００６３】
〔４２〕上記パワーモジュールにおいて、前記第１スイッチング素子及び前記第２スイッチング素子は、ＭＯＳＦＥＴであり、前記第１スイッチング素子及び前記第２スイッチング素子はそれぞれ、第１導電型ベース層と、前記第１導電型ベース層の表面部に部分的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面部に部分的に形成された第１導電型ソース層と、前記第１導電型ソース層及び前記第１導電型ベース層の間の前記第２導電型ベース層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１導電型ソース層及び前記第１導電型ベース層の間の前記第２導電型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ベース層の裏面に向かって延びた第２導電型コラム層と、前記第１導電型ソース層に電気的に接続されたソース電極と、前記第１導電型ベース層の前記裏面に接するように形成されたドレイン電極と、を含むことが好ましい。
【００６４】
この構成によれば、第２導電型ベース層に連なる第２導電型コラム層が第１導電型ベース層の裏面に向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。ドレイン電極をソース電極よりも高い電位に接続し、ゲート電極に閾値電圧以上の制御電圧を印加すると、第２導電型ベース層の表面付近の反転層（チャネル）が形成される。これにより、ドレイン電極、第１導電型ベース層、第２導電型ベース層表面の反転層、及びソース電極を順に通る電流経路が形成される。
【００６５】
スーパージャンクション構造により、第２導電型コラム層と第１導電型ベース層との界面に沿う方向（つまり、第１導電型ベース層の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、第１導電型ベース層における局所的な電界集中を防止することができるので、第１スイッチング素子及び第２スイッチング素子のオン抵抗を低減することができるとともに、耐圧を向上させることができる。
【００６６】
〔４３〕上記パワーモジュールにおいて、前記第１導電型ベース層は、その裏面部に形成され、当該第１導電型ベース層の他の部分よりも不純物濃度が高い第１導電型コンタクト層を含むことが好ましい。
この構成によれば、第１導電型ベース層に対してドレイン電極を、良好にオーミック接触させることができる。
【００６７】
〔４４〕上記パワーモジュールにおいて、それぞれが柱状に形成された複数の前記第２導電型コラム層が、千鳥格子状に配置されていることが好ましい。
〔４５〕上記パワーモジュールにおいて、前記第２導電型コラム層のそれぞれは、四角柱状に形成されていることが好ましい。
【００６８】
〔４６〕上記パワーモジュールにおいて、前記第２導電型コラム層のそれぞれは、六角柱状に形成されていることが好ましい。
〔４７〕上記パワーモジュールにおいて、それぞれが層状に形成された複数の前記第２導電型コラム層が、ストライプ状に配置されていることが好ましい。
【００６９】
〔４８〕上記パワーモジュールにおいて、前記ゲート絶縁膜が前記第１導電型ベース層の表面を覆うように形成され、当該ゲート絶縁膜上に前記ゲート電極が形成されたプレーナゲート構造を有することが好ましい。
【００７０】
〔４９〕上記パワーモジュールにおいて、前記第１導電型ベース層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域をさらに含むことが好ましい。
この構成によれば、第１導電型ベース層内には、トラップレベルを形成する荷電粒子を含むトラップレベル領域が形成されている。このトラップレベル領域において第１導電型ベース層内を移動するキャリヤ（電子）がトラップされることにより、逆回復電流（リカバリ電流）を抑制することができる。したがって、逆回復時間を短縮することができる。したがって、第１導電型ベース層と第２導電型ベース層との間のｐｎ接合により構成された寄生ダイオードを、ＦＲＤ（ファーストリカバリダイオード）として利用することができるため、第１スイッチング素子及び第２スイッチング素子からＦＲＤを省略することができる。
【００７１】
〔５０〕上記パワーモジュールにおいて、前記荷電粒子が、プロトン又は３Ｈｅ＋＋又は４Ｈｅ＋＋を含むことが好ましい。
〔５１〕上記パワーモジュールにおいて、前記第１スイッチング素子及び前記第２スイッチング素子は、ＭＯＳＦＥＴであり、前記集積回路素子は、前記第１スイッチング素子及び前記第２スイッチング素子のゲートの駆動を制御する駆動部と、異常を検出したときに前記第１スイッチング素子及び前記第２スイッチング素子をともにオフにする異常保護部とを有することが好ましい。
【００７２】
この構成によれば、パワーモジュールに異常が検出されたときに異常保護部によって第１スイッチング素子及び第２スイッチング素子がオフとされるため、パワーモジュールが故障し難くなる。
【００７３】
〔５２〕上記パワーモジュールにおいて、前記異常保護部は、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方に流れる電流を制限することが好ましい。
【００７４】
〔５３〕上記課題を解決するモータ駆動回路は、Ｕ相の駆動電力を制御する第１パワーモジュールと、Ｖ相の駆動電力を制御する第２パワーモジュールと、Ｗ相の駆動電力を制御する第３パワーモジュールとを備え、３相駆動のブラシレスモータの駆動を制御するモータ駆動回路において、前記第１パワーモジュール、前記第２パワーモジュール、及び前記第３パワーモジュールは、上記〔５１〕又は〔５２〕に記載のパワーモジュールであることが好ましい。
【００７５】
この構成によれば、３相駆動のブラシレスモータのモータ駆動回路において、第１パワーモジュール〜第３パワーモジュールによって第１スイッチング素子、第２スイッチング素子、及び集積回路素子を１パッケージ化しているため、回路基板への実装面積を小さくすることができる。
【００７６】
〔５４〕上記モータ駆動回路において、前記第１パワーモジュール、前記第２パワーモジュール、及び前記第３パワーモジュールのいずれか１つが異常を検出したとき、前記各パワーモジュールの前記第１スイッチング素子及び前記第２スイッチング素子をともにオフにすることが好ましい。
【００７７】
この構成によれば、第１パワーモジュール〜第３パワーモジュールのいずれかが故障したときにブラシレスモータの駆動を速やかに停止することができる。
【発明の効果】
【００７８】
上記パワーモジュール及びモータ駆動回路によれば、回路基板への実装面積を小さくすることができる。
【図面の簡単な説明】
【００７９】
【図１】パワーモジュールの一実施形態の斜視図。
【図２】パワーモジュールの概略の回路構成を示す回路図。
【図３】パワーモジュールを構成する部品の配置構成を模式的に示す模式平面図。
【図４】パワーモジュールを構成する部品の配置構成を模式的に示す模式側面図。
【図５】パワーモジュールの底面図。
【図６】図３の第１ダイパッド及び第２ダイパッドとその周辺の部品とを拡大した模式平面図。
【図７】図６のＺ７−Ｚ７線の断面図。
【図８】図３の第３ダイパッド及びその周辺の部品を拡大した模式平面図。
【図９】パワーモジュールの製造方法を示すフローチャート。
【図１０Ａ】パワーモジュールの製造工程の一部を示す図。
【図１０Ｂ】図１０Ａの次の工程を示す図。
【図１０Ｃ】図１０Ｂの次の工程を示す図。
【図１０Ｄ】図１０Ｃの次の工程を示す図。
【図１１】第１スイッチング素子の模式的な断面図。
【図１２】半導体層の平面レイアウトの一例を示す平面図。
【図１３】半導体層の平面レイアウトの他の例を示す平面図。
【図１４】半導体層の平面レイアウトのさらに他の例を示す平面図。
【図１５Ａ】第１スイッチング素子の製造工程の一部を示す図。
【図１５Ｂ】図１５Ａの次の工程を示す図。
【図１５Ｃ】図１５Ｂの次の工程を示す図。
【図１５Ｄ】図１５Ｃの次の工程を示す図。
【図１５Ｅ】図１５Ｄの次の工程を示す図。
【図１６】集積回路素子の内部構造を模式的に示すブロック図。
【図１７】パワーモジュールの詳細な回路構成を示すブロック図。
【図１８】ＲＳフリップフロップ回路のより詳細な構成図。
【図１９】レベルシフト回路及びフィルタ回路の構成図。
【図２０】フィルタ処理に関するタイミングチャート。
【図２１】上側出力信号の誤信号の発生形態に関する説明図。
【図２２】上側出力信号の誤信号の発生形態に関する説明図。
【図２３】上側出力信号の誤信号の発生形態に関する説明図。
【図２４】上側出力信号の誤信号の発生形態に関する説明図。
【図２５】ブートダイオードの平面図。
【図２６】図２５のＺ２６−Ｚ２６線の断面図。
【図２７】パワーモジュールを用いたモータ駆動回路の構成図。
【図２８】変形例のパワーモジュールを構成する部品の配置構成を示す模式平面図。
【図２９】変形例のパワーモジュールにおける第１ダイパッドの斜視図。
【図３０】変形例のパワーモジュールにおける第３ダイパッド及びその周辺を拡大した平面図。
【図３１】変形例のパワーモジュールにおける第３ダイパッド及びその周辺を拡大した平面図。
【図３２】変形例のパワーモジュールの斜視図。
【図３３】変形例の第１スイッチング素子の模式的な断面図。
【図３４】変形例の第１スイッチング素子の模式的な断面図。
【図３５Ａ】図３４の第１スイッチング素子の製造工程の一部を示す図。
【図３５Ｂ】図３５Ａの次の工程を示す図。
【図３５Ｃ】図３５Ｂの次の工程を示す図。
【図３６】変形例のパワーモジュールの詳細な回路構成を示すブロック図。
【図３７】図３６のレベルシフト回路の構成図。
【図３８】変形例のブートダイオードの平面図。
【図３９】変形例のブートダイオードの平面図。
【図４０】パワーモジュールの適用例に関する説明図。
【発明を実施するための形態】
【００８０】
以下、パワーモジュールの一実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００８１】
〔パワーモジュール〕
図１に示すように、パワーモジュール１は、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂと、各スイッチング素子４０Ａ，４０Ｂのスイッチング動作を制御する集積回路素子５０と、各スイッチング素子４０Ａ，４０Ｂ及び集積回路素子５０を封止する封止樹脂６０とを備える。またパワーモジュール１は、第１スイッチング素子４０Ａが実装される第１ダイパッド２１と、第２スイッチング素子４０Ｂが実装される第２ダイパッド２４と、集積回路素子５０が実装される第３ダイパッド２７とを備える。また、パワーモジュール１は、封止樹脂６０から突出したアウタリード１０Ａ、及び封止樹脂６０内に設けられ、複数のアウタリード１０Ａと電気的に接続されたインナリード１０Ｂを有するリードフレームの集合体１０とを備える。なお、以下の説明において、リードフレームの集合体１０の全体についてのアウタリードを称する場合、アウタリード１０Ａとし、リードフレームの集合体１０の全体についてのインナリードを称する場合、インナリード１０Ｂとする。
【００８２】
第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂのそれぞれの一例は、トランジスタである。このトランジスタは、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのオン抵抗は１Ω以下であることが好ましい。本実施形態では、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂは、同一構造のＭＯＳＦＥＴが用いられる。パワーモジュール１は、パッケージ外形規格（ＪＥＩＴＡ規格）がＴＯ（Transistor Outline）−２６３のモジュールである。詳細には、封止樹脂６０の縦寸法Ｌ１が９．１５ｍｍ、横寸法Ｌ２が１０．１６ｍｍ、高さ寸法Ｈが４．５７ｍｍである。またパワーモジュール１は、封止樹脂６０の１つの面から複数のアウタリード１０Ａが延びる、所謂ＳＩＰ（Single Inline Package）タイプである。
【００８３】
図２に示すように、第１スイッチング素子４０Ａのドレイン４２は外部電源に接続され、第１スイッチング素子４０Ａのソース４１は第２スイッチング素子４０Ｂのドレイン４５に接続され、第２スイッチング素子４０Ｂのソース４４は接地される。第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂは、互いに直列に接続された上アームスイッチング素子及び下アームスイッチング素子である。集積回路素子５０は、第１スイッチング素子４０Ａのゲート４３及び第２スイッチング素子４０Ｂのゲート４６のそれぞれに接続されている。このように、パワーモジュール１は、異なる２電位間に直列接続された第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの相補的なオンオフを集積回路素子５０により制御するスイッチ駆動装置である。パワーモジュール１は、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂのオンオフ制御を行うことにより、負荷（図示略）の駆動電流を制御する。なお、上記の「相補的（排他的）」とは、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂのオンオフが完全に逆転している場合のほか、貫通電流防止の観点から第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの同時オフ期間が設けられている場合も含む。
【００８４】
図３に示すように、第１スイッチング素子４０Ａは、第１ダイパッド２１側の面に電極を有し、第２スイッチング素子４０Ｂは、第２ダイパッド２４側の面に電極を有する。詳細には、第１スイッチング素子４０Ａにおいて、ドレイン４２（図２参照）は第１ダイパッド２１側の面に設けられ、ソース４１及びゲート４３は第１ダイパッド２１側の面とは反対側の面に設けられている。第２スイッチング素子４０Ｂにおいて、ドレイン４５（図２参照）は第２ダイパッド２４側の面に設けられ、ソース４４及びゲート４６は第２ダイパッド２４側の面とは反対側の面に設けられている。第１スイッチング素子４０Ａのゲート４３は、ソース４１において集積回路素子５０側の端、且つ第２スイッチング素子４０Ｂ側とは反対側の隅に形成されている。第２スイッチング素子４０Ｂのゲート４６は、集積回路素子５０側の端、且つ第１スイッチング素子４０Ａ側の隅に形成されている。
【００８５】
リードフレームの集合体１０は、第１リードフレーム１１、第２リードフレーム１２、第３リードフレーム１３、第４リードフレーム１４、第５リードフレーム１５、第６リードフレーム１６、第７リードフレーム１７、第８リードフレーム１８、及び第９リードフレーム１９を含む。言い換えれば、パワーモジュール１は、パワーモジュール１が回路基板（図示略）に半田等により接続することによってパワーモジュール１の外部との電気的な接続を確立するための９本の端子を有する。リードフレームの集合体１０は、例えば銅合金板により形成されている。なお、リードフレームの集合体１０のリードフレームの個数は任意の設定事項である。例えば、リードフレームの集合体１０のリードフレームの個数は、２〜８個のいずれかであってもよいし、１０個以上であってもよい。
【００８６】
リードフレームの集合体１０の各アウタリード１０Ａは、封止樹脂６０の一側面としての第１側面６１から封止樹脂６０の外部に突出し、且つ第１側面６１に沿って配列されている。なお、以降の説明において、各リードフレーム１１〜１９の集合体１０の配列方向を「横方向Ｘ」と規定し、リードフレームの集合体１０の平面視において横方向Ｘと直交する方向を「縦方向Ｙ」と規定し、横方向Ｘ及び縦方向Ｙに直交する方向を「高さ方向Ｚ」と規定する。
【００８７】
第１リードフレーム１１は、第１スイッチング素子４０Ａのドレイン４２（図２参照）と外部電源とを電気的に接続するためのリードフレームであり、ＶＤＣ端子を構成している。第１リードフレーム１１は、第１ダイパッド２１に接続された第１インナリード２２、及び第１インナリード２２に電気的に接続される第１アウタリード２３を有する。第１インナリード２２は、第１ダイパッド２１から封止樹脂６０の第１側面６１に向けて延びている。第１アウタリード２３は、封止樹脂６０の第１側面６１から封止樹脂６０の外部に突出している。第１リードフレーム１１は、第１ダイパッド２１と一体化されている。詳細には、第１ダイパッド２１、第１インナリード２２、及び第１アウタリード２３は、一体化された単一部品である。
【００８８】
なお、第１インナリード２２と第１ダイパッド２１とは別体であってもよい。第１インナリード２２と第１ダイパッド２１とは例えば溶接等により接続される。要するに、第１インナリード２２と第１ダイパッド２１とは電気的に接続されていればよい。また第１インナリード２２と第１アウタリード２３とは別体であってもよい。第１インナリード２２と第１アウタリード２３とは例えば溶接等により接続される。要するに、第１インナリード２２と第１アウタリード２３とは電気的に接続されていればよい。
【００８９】
第１インナリード２２の板厚及び第１アウタリード２３の板厚は、互いに等しく、第１ダイパッド２１の板厚は、第１インナリード２２の板厚及び第１アウタリード２３の板厚よりも厚い。
【００９０】
第２リードフレーム１２は、第２スイッチング素子４０Ｂのドレイン４５（図２参照）とパワーモジュール１により駆動する電気機器又は電子部品（図示略）とを電気的に接続するためのリードフレームであり、出力端子（ＯＵＴ端子）を構成している。第２リードフレーム１２は、第２ダイパッド２４に接続された第２インナリード２５、及び第２インナリード２５に電気的に接続される第２アウタリード２６を有する。第２インナリード２５は、第２ダイパッド２４から封止樹脂６０の第１側面６１に向けて延びている。第２アウタリード２６は、封止樹脂６０の第１側面６１から封止樹脂６０の外部に突出している。第２リードフレーム１２は、第２ダイパッド２４と一体化されている。詳細には、第２ダイパッド２４、第２インナリード２５、及び第２アウタリード２６は、一体化された単一部品である。
【００９１】
なお、第２インナリード２５と第２ダイパッド２４とは別体であってもよい。第２インナリード２５と第２ダイパッド２４とは例えば溶接等により接続される。要するに、第２インナリード２５と第２ダイパッド２４とは電気的に接続されていればよい。また第２インナリード２５と第２アウタリード２６とは別体であってもよい。第２インナリード２５と第２アウタリード２６とは例えば溶接等により接続される。要するに、第２インナリード２５と第２アウタリード２６とは電気的に接続されていればよい。
【００９２】
第２インナリード２５の板厚及び第２アウタリード２６の板厚は、互いに等しく、第２ダイパッド２４の板厚は、第２インナリード２５の板厚及び第２アウタリード２６の板厚よりも厚い。第２インナリード２５及び第２アウタリード２６の板厚は、第１リードフレーム１１の第１インナリード２２及び第１アウタリード２３の板厚と等しい。第２ダイパッド２４の板厚は、第１ダイパッド２１の板厚と等しい。
【００９３】
第３リードフレーム１３は、集積回路素子５０を接地させるためのリードフレームであり、ＧＮＤ端子を構成している。第３リードフレーム１３は、第３ダイパッド２７に接続された第３インナリード２８、及び第３インナリード２８に電気的に接続される第３アウタリード２９を有する。第３インナリード２８は、第３ダイパッド２７から封止樹脂６０の第１側面６１に向けて延びている。第３アウタリード２９は、封止樹脂６０の第１側面６１から封止樹脂６０の外部に突出している。第３リードフレーム１３は、第３ダイパッド２７と一体化されている。詳細には、第３ダイパッド２７、第３インナリード２８、及び第３アウタリード２９は、一体化された単一部品である。
【００９４】
なお、第３インナリード２８と第３ダイパッド２７とは別体であってもよい。第３インナリード２８と第３ダイパッド２７とは例えば溶接等により接続される。要するに、第３インナリード２８と第３ダイパッド２７とは電気的に接続されていればよい。また第３インナリード２８と第３アウタリード２９とは別体であってもよい。第３インナリード２８と第３アウタリード２９とは例えば溶接等により接続される。要するに、第３インナリード２８と第３アウタリード２９とは電気的に接続されていればよい。
【００９５】
第３ダイパッド２７の板厚、第３インナリード２８の板厚、及び第３アウタリード２９の板厚は互いに等しい。第３ダイパッド２７、第３インナリード２８、及び第３アウタリード２９の板厚は、第１リードフレーム１１の第１インナリード２２及び第１アウタリード２３の板厚に等しい。このため、第１ダイパッド２１及び第２ダイパッド２４の厚さは、第３ダイパッド２７の厚さよりも厚い。
【００９６】
第４リードフレーム１４は、第２スイッチング素子４０Ｂのソース４４を接地させるためのリードフレームであり、ＰＧＮＤ端子（接地端子）を構成している。第４リードフレーム１４は、後述する大電流用接続部材７１により第２スイッチング素子４０Ｂと電気的に接続される接続部３１、接続部３１に電気的に接続される第４インナリード３２、及び第４インナリード３２に電気的に接続される第４アウタリード３３を有する。第４インナリード３２は、接続部３１から封止樹脂６０の第１側面６１に向けて延びている。第４アウタリード３３は、封止樹脂６０の第１側面６１から封止樹脂６０の外部に突出している。第４リードフレーム１４は、接続部３１、第４インナリード３２、及び第４アウタリード３３が一体化された単一部品である。なお、接続部３１、第４インナリード３２、及び第４アウタリード３３のうちの少なくとも１つは別体であってもよい。要するに、接続部３１及び第４インナリード３２が電気的に接続され、第４インナリード３２及び第４アウタリード３３が電気的に接続されていればよい。
【００９７】
接続部３１の板厚、第４インナリード３２の板厚、及び第４アウタリード３３の板厚は互いに等しい。接続部３１、第４インナリード３２、及び第４アウタリード３３の板厚は、第１リードフレーム１１の第１インナリード２２及び第１アウタリード２３の板厚に等しい。
【００９８】
第５リードフレーム１５は、電源電圧ＶＣＣの印加端であるＶＣＣ端子を構成する。第６リードフレーム１６は、ＯＵＴ端子に印加された電圧が高電圧の印加端（又はこれに準ずる高電位端）にショートした状態を検出する天絡検出端子（ＦＯＢ端子）を構成している。第７リードフレーム１７は、ゲート駆動回路２１１（図２７参照）から第１スイッチング素子４０Ａのゲート４３に入力されるゲート信号電圧が印加されるＨＩＮ端子を構成する。第８リードフレーム１８は、ゲート駆動回路２１１から第２スイッチング素子４０Ｂのゲート４６に入力されるゲート信号電圧が印加されるＬＩＮ端子を構成する。第９リードフレーム１９は、電源電圧ＶＣＣがブーストされたブースト電圧ＶＢの印加端であるＶＢ端子を構成する。
【００９９】
第５リードフレーム１５〜第９リードフレーム１９のそれぞれの各部分の板厚は等しい。また第３リードフレーム１３〜第９リードフレーム１９の板厚は、第１リードフレーム１１の第１インナリード２２及び第１アウタリード２３の板厚と、第２リードフレーム１２の第２インナリード２５及び第２アウタリード２６の板厚とのそれぞれと等しい。
【０１００】
パワーモジュール１においては、第１スイッチング素子４０Ａのソース４１と、第２ダイパッド２４とを半田付けにより接続する大電流用接続部材７１と、第２スイッチング素子４０Ｂのソース４４と、第３リードフレーム１３の接続部３１とを半田付けにより接続する大電流用接続部材７１とが設けられている。これら大電流用接続部材７１の一例は、アルミワイヤである。
【０１０１】
またパワーモジュール１においては、集積回路素子５０と、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂとの間、並びに集積回路素子５０と、第１リードフレーム１１及び第３リードフレーム１３〜第９リードフレーム１９のそれぞれとの間を接続する複数の小電流用接続部材７２が設けられている。詳細には、複数の小電流用接続部材７２は、集積回路素子５０と第１スイッチング素子４０Ａのソース４１及びゲート４３とを接続し、集積回路素子５０と第２スイッチング素子４０Ｂのゲート４６とを接続する。また、複数の小電流用接続部材７２は、集積回路素子５０と、第３インナリード２８、第４インナリード３２、第５インナリード１５ａ、第６インナリード１６ａ、第７インナリード１７ａ、第８インナリード１８ａ、及び第９インナリード１９ａとを接続する。小電流用接続部材７２の一例は金ワイヤである。小電流が供給される小電流用接続部材７２の線径は、大電流が供給される大電流用接続部材７１の線径よりも小さい。
【０１０２】
次に、図３〜図８を参照して、第１リードフレーム１１〜第９リードフレーム１９の詳細な構成について説明する。
図３に示すように、パワーモジュール１の平面視における配置構成は次のようになる。
第１リードフレーム１１は、リードフレームの集合体１０における各リードフレーム１１〜１９のうち横方向Ｘの一方の端（図３中の左端）に配置され、第２リードフレーム１２は、リードフレームの集合体１０における各リードフレーム１１〜１９のうち横方向Ｘの他方の端（図３中の右端）に配置されている。詳細には、第１リードフレーム１１の第１インナリード２２及び第１アウタリード２３と、第２リードフレーム１２の第２インナリード２５及び第２アウタリード２６とは、横方向Ｘにおいてリードフレームの集合体１０の両端部に配置されている。第１リードフレーム１１及び第２リードフレーム１２は、その平面視において封止樹脂６０の横方向Ｘの中央において縦方向Ｙに延びる中心線ＣＬ（図３中の一点鎖線）を中心とした線対称形状となるように形成されている。
【０１０３】
第３リードフレーム１３〜第９リードフレーム１９は、第１リードフレーム１１側から第２リードフレーム１２側に向けて第５リードフレーム１５、第６リードフレーム１６、第３リードフレーム１３、第７リードフレーム１７、第８リードフレーム１８、第９リードフレーム１９、及び第４リードフレーム１４の順に配置されている。
【０１０４】
第１ダイパッド２１及び第２ダイパッド２４は、縦方向Ｙにおいて封止樹脂６０の第１側面６１とは反対側の側面となる第２側面６２寄りに配置され、横方向Ｘに沿って並べられている。第１ダイパッド２１及び第２ダイパッド２４は、封止樹脂６０の第２側面６２から縦方向Ｙに向けて突出している。第１ダイパッド２１及び第２ダイパッド２４は、中心線ＣＬを中心とした線対称形状となるように形成されている。
【０１０５】
第３ダイパッド２７は、縦方向Ｙにおいて封止樹脂６０の第１側面６１寄りに配置されている。第３ダイパッド２７は、縦方向Ｙにおいて第１ダイパッド２１及び第２ダイパッド２４と異なる位置に配置されている。詳細には、第３ダイパッド２７は、第１ダイパッド２１及び第２ダイパッド２４よりも第１側面６１寄りに配置され、縦方向Ｙにおいて第１ダイパッド２１及び第２ダイパッド２４のそれぞれと重なるように配置されている。第３ダイパッド２７は、横方向Ｘにおいて第１リードフレーム１１の第１インナリード２２と第２リードフレーム１２の第２インナリード２５との間に配置されている。第３ダイパッド２７は、横方向Ｘにおいて第２インナリード２５よりも第１インナリード２２寄りに配置されている。
【０１０６】
第４リードフレーム１４の接続部３１は、横方向Ｘにおいて第３ダイパッド２７と第２リードフレーム１２の第２インナリード２５との間に配置されている。詳細には、接続部３１は、第３ダイパッド２７及び第２インナリード２５と隣り合うように配置されている。縦方向Ｙにおいて接続部３１と第３ダイパッド２７とは同じ位置に配置されている。接続部３１は、平面視において、第２スイッチング素子４０Ｂと縦方向Ｙに対向する位置に配置されている。
【０１０７】
第５リードフレーム１５の第５インナリード１５ａ、第６リードフレーム１６の第６インナリード１６ａ、第７リードフレーム１７の第７インナリード１７ａ、第８リードフレーム１８の第８インナリード１８ａ、及び第９リードフレーム１９の第９インナリード１９ａのそれぞれの先端部は、第３ダイパッド２７よりも封止樹脂６０の第１側面６１側に位置している。第５インナリード１５ａ〜第９インナリード１９ａのそれぞれの先端部は、縦方向Ｙにおいて全て同じ位置となるように配置されている。第５インナリード１５ａ〜第８インナリード１８ａは、第３ダイパッド２７と縦方向Ｙにおいて対向している。第５インナリード１５ａ及び第６インナリード１６ａは、第３インナリード２８よりも第１インナリード２２側に配置され、第７インナリード１７ａ及び第８インナリード１８ａは、第３インナリード２８よりも第２インナリード２５側に配置されている。第９インナリード１９ａは、横方向Ｘにおいて第８インナリード１８ａと接続部３１との間に位置し、縦方向Ｙにおいて接続部３１と対向している。
【０１０８】
図１及び図３に示すとおり、リードフレームの集合体１０の各アウタリード１０Ａの形状は全て同一に形成されている。すなわち、第１アウタリード２３、第２アウタリード２６、第３アウタリード２９、第４アウタリード３３、第５リードフレーム１５の第５アウタリード１５ｂ、第６リードフレーム１６の第６アウタリード１６ｂ、第７リードフレーム１７の第７アウタリード１７ｂ、第８リードフレーム１８の第８アウタリード１８ｂ、第９リードフレーム１９の第９アウタリード１９ｂの形状は全て同一に形成されている。各アウタリード１０Ａの幅寸法は、０．５１ｍｍであり、各アウタリード１０Ａのピンピッチは、０．９７ｍｍである。なお、ピンピッチは、隣り合うアウタリード１０Ａにおける横方向Ｘの中心間距離である。
【０１０９】
図１、図４及び図５に示すように、パワーモジュール１の側面視における配置構成は次のようになる。
図１及び図４に示すように、高さ方向Ｚにおいて第１ダイパッド２１及び第２ダイパッド２４の配置位置は互いに等しい。第１ダイパッド２１及び第２ダイパッド２４は、高さ方向Ｚにおいて第１端面６３寄りに配置されている。高さ方向Ｚにおいて第１ダイパッド２１及び第２ダイパッド２４の配置位置と第３ダイパッド２７の配置位置とは互いに異なる。詳細には、第３ダイパッド２７は、高さ方向Ｚにおいて第１ダイパッド２１及び第２ダイパッド２４よりも封止樹脂６０の第２端面６４寄りに配置されている。
【０１１０】
図５に示すように、第１ダイパッド２１における封止樹脂６０の第１端面６３側の端面２１ｈ及び第２ダイパッド２４における封止樹脂６０の第１端面６３側の端面２４ｆは、封止樹脂６０の第１端面６３と面一に構成されている。言い換えれば、第１ダイパッド２１及び第２ダイパッド２４は、高さ方向Ｚにおいて封止樹脂６０の第１端面６３に露出している。
【０１１１】
図４に示すように、リードフレームの集合体１０の各インナリード１０Ｂにおける第３ダイパッド２７よりもアウタリード１０Ａ側の部分は、高さ方向Ｚにおいて第１ダイパッド２１及び第２ダイパッド２４と異なる位置に配置されている。具体的には、高さ方向Ｚにおいて、第１インナリード２２及び第２インナリード２５における第１側面６１側の端部と、第３インナリード２８、第４インナリード３２、第５インナリード１５ａ〜第９インナリード１９ａのそれぞれの先端部とは、第１ダイパッド２１及び第２ダイパッド２４よりも封止樹脂６０の第２端面６４寄りに配置されている。高さ方向Ｚにおいて、第１インナリード２２及び第２インナリード２５における第１側面６１側の端部の配置位置と、第３インナリード２８、第４インナリード３２、第５インナリード１５ａ〜第９インナリード１９ａのそれぞれの先端部の配置位置は互いに等しく、且つ第３ダイパッド２７の配置位置と等しい。このため、高さ方向Ｚにおいて、第１アウタリード２３、第２アウタリード２６、第３アウタリード２９、第４アウタリード３３、及び第５アウタリード１５ｂ〜第９アウタリード１９ｂにおける封止樹脂６０の第１側面６１側の端部の配置位置、すなわち各アウタリード１０Ａの封止樹脂６０の第１側面６１からの突出位置は、互いに等しい。
【０１１２】
また、リードフレームの集合体１０の各リードフレーム１１〜１９のうちの小電流用接続部材７２が接続されるインナリード１０Ｂの部分は、高さ方向Ｚにおいて、第３ダイパッド２７と同じ位置に配置されている。小電流用接続部材７２が接続されるインナリード１０Ｂの部分は、縦方向Ｙにおいて第３ダイパッド２７よりも封止樹脂６０の第１側面６１側となる。
【０１１３】
封止樹脂６０の第１側面６１及び第２側面６２は、封止樹脂６０の成形時に金型を抜き易くするような抜き勾配を設けるため、高さ方向Ｚに対して傾斜する傾斜面が形成されている。具体的には、第１側面６１には、封止樹脂６０の第１端面６３から突出位置までの第１傾斜面６１ａと、第１傾斜面６１ａから第２端面６４を繋ぐ第２傾斜面６１ｂとが形成されている。第１傾斜面６１ａは、高さ方向Ｚにおいて封止樹脂６０の第１端面６３に向かうにつれて第２側面６２に向けて傾斜している。第２傾斜面６１ｂは、高さ方向Ｚにおいて第２端面６４に向かうにつれて第２側面６２に向けて傾斜している。第２側面６２には、第１ダイパッド２１及び第２ダイパッド２４が位置する部分の側面である第１傾斜面６２ａと、第１傾斜面６２ａから第１端面６３を繋ぐ第２傾斜面６２ｂとが形成されている。第１傾斜面６２ａは、高さ方向Ｚにおいて第１端面６３に向かうにつれて第１側面６１に向けて傾斜している。第１傾斜面６２ａの傾斜角度は、例えば第１傾斜面６１ａの傾斜角度と等しい。第２傾斜面６２ｂは、高さ方向Ｚにおいて第１端面６３に向かうにつれて第１側面６１に向けて傾斜している。第２傾斜面６２ｂの傾斜角度は、例えば第２傾斜面６１ｂの傾斜角度と等しい。
【０１１４】
次に、リードフレームの集合体１０の詳細な形状について説明する。
図６に示すように、第１ダイパッド２１は、封止樹脂６０により封止された第１収容部２１ａと、封止樹脂６０外に突出した第１突出部２１ｂとを有する。第１収容部２１ａは、図６中の破線により示される基部２１ｃと、高さ方向Ｚにおける基部２１ｃの第１スイッチング素子４０Ａ側の端部から横方向Ｘ及び封止樹脂６０の第１側面６１（図３参照）側に延びるフランジ２１ｄとを有する。
【０１１５】
横方向Ｘにおいて、基部２１ｃにおける横方向Ｘの内周縁から内側（横方向Ｘにおける中心線ＣＬ側）に向けて突出するフランジ２１ｄの横方向Ｘの突出長さＤ１は、基部２１ｃにおける横方向Ｘの外周縁から外側（横方向Ｘにおける中心線ＣＬとは反対側）に向けて突出するフランジ２１ｄの横方向Ｘの突出長さＤ２、及び基部２１ｃから封止樹脂６０の第１側面６１に向けて突出するフランジ２１ｄの縦方向Ｙの突出長さＤ３よりも長い。基部２１ｃにおける横方向Ｘの内周縁から内側に向けて突出するフランジ２１ｄにおける封止樹脂６０の第２側面６２側の端部には、切欠部２１ｅが形成されている。言い換えれば、基部２１ｃにおける横方向Ｘの内周縁から内側に向けて突出するフランジ２１ｄは、第１ダイパッド２１における封止樹脂６０の第２側面６２側の端部に形成されていない。
【０１１６】
横方向Ｘにおいて、第１突出部２１ｂの内側面２１ｆと基部２１ｃの内側面２１ｇとは面一となるように形成されている。横方向Ｘにおいて、第１突出部２１ｂの外側の部分は、第１収容部２１ａの外側の部分よりも外側となるように形成されている。第１突出部２１ｂの外側の部分は、封止樹脂６０の第２側面６２に引っ掛かる鉤部分となる。
【０１１７】
第１ダイパッド２１の第１収容部２１ａにおける封止樹脂６０の第２側面６２側の部分には、第１ダイパッド２１における第１スイッチング素子４０Ａを支持する支持面２１ｉから高さ方向Ｚに凹む第１凹部２１ｊが形成されている。第１凹部２１ｊは、横方向Ｘに延びる溝である。第１凹部２１ｊは、縦方向Ｙにおいて第１スイッチング素子４０Ａとは異なる位置に設けられている。また第１収容部２１ａには、縦方向Ｙにおいて第１凹部２１ｊから第１スイッチング素子４０Ａ側に間隔を空けて、溝部２１ｋが形成されている。溝部２１ｋは、横方向Ｘに延びている。溝部２１ｋは、第１ダイパッド２１の横方向Ｘの全体に亘って形成されている。すなわち溝部２１ｋの横方向Ｘの長さは、第１凹部２１ｊの横方向Ｘの長さよりも長い。また、溝部２１ｋの縦方向Ｙの長さは、第１凹部２１ｊの縦方向Ｙの長さよりも短い。封止樹脂６０が成形されるとき、第１凹部２１ｊ及び溝部２１ｋには樹脂が充填される。
【０１１８】
なお、第２ダイパッド２４も第１ダイパッド２１と同様に、封止樹脂６０により封止された第２収容部２４ａと、封止樹脂６０外に突出した第２突出部２４ｂとを有する。第２収容部２４ａは、第１収容部２１ａと同様に、基部２４ｃと、フランジ２４ｄと、切欠部２４ｅとを有する。
【０１１９】
第２収容部２４ａにも同様に、第２スイッチング素子４０Ｂを支持する支持面２４ｇから高さ方向Ｚに凹む第２凹部２４ｈ及び溝部２４ｉが形成されている。第２凹部２４ｈは、第１凹部２１ｊと同様に、横方向Ｘに延びる溝である。第２凹部２４ｈは、縦方向Ｙにおいて第２スイッチング素子４０Ｂ及び溝部２４ｉとは異なる位置に設けられている。溝部２４ｉは、第２ダイパッド２４に接続された大電流用接続部材７１と第２スイッチング素子４０Ｂとの縦方向Ｙの間に形成されている。すなわち溝部２４ｉは、第２ダイパッド２４において第２凹部２４ｈよりも第２スイッチング素子４０Ｂ側に形成されている。溝部２４ｉの横方向Ｘの長さは、第２凹部２４ｈの横方向Ｘの長さよりも長い。溝部２４ｉの縦方向Ｙの長さは、第２凹部２４ｈの縦方向Ｙの長さよりも短い。
【０１２０】
第２ダイパッド２４の第２収容部２４ａは、大電流用接続部材７１が接続される接続領域２４ｊと、第２スイッチング素子４０Ｂを支持する支持領域２４ｋとを有する。接続領域２４ｊは、第２ダイパッド２４の支持面２４ｇにおいて第２凹部２４ｈと溝部２４ｉとの縦方向Ｙの間に形成され、支持領域２４ｋは、支持面２４ｇにおいて接続領域２４ｊよりも第２スイッチング素子４０Ｂ側に形成されている。このように接続領域２４ｊと支持領域２４ｋとは、縦方向Ｙにおいて並べられている。封止樹脂６０が成形されるとき、第２凹部２４ｈ及び溝部２４ｉには樹脂が充填される。
【０１２１】
第１ダイパッド２１及び第２ダイパッド２４が電気的に絶縁するように第１ダイパッド２１と第２ダイパッド２４との横方向Ｘの間には、隙間Ｇが設けられている。詳細には、第１ダイパッド２１おける横方向Ｘの内側のフランジ２１ｄと第２ダイパッド２４における横方向Ｘの内側のフランジ２４ｄの部分との隙間Ｇ１は、切欠部２１ｅと切欠部２４ｅとの隙間Ｇ２よりも小さい（Ｇ１＜Ｇ２）。第１突出部２１ｂと第２突出部２４ｂとの隙間Ｇ３は隙間Ｇ２と等しい（Ｇ３＝Ｇ２）。本実施形態では、隙間Ｇ２は、隙間Ｇ１の２倍である。隙間Ｇ１の一例は１ｍｍであり、隙間Ｇ２及び隙間Ｇ３の一例は２ｍｍである。なお、隙間Ｇ２は隙間Ｇ３よりも小さくてもよい。
【０１２２】
このように、第１突出部２１ｂと第２突出部２４ｂとの間の最短距離（隙間Ｇ３における横方向Ｘの大きさ）は、第１収容部２１ａと第２収容部２４ａとの間の最短距離（隙間Ｇ１における横方向Ｘの大きさ）よりも長い。
【０１２３】
図７に示すように、封止樹脂６０によって第１ダイパッド２１の第１収容部２１ａ及び第２ダイパッド２４の第２収容部２４ａはモールドされるため、第１収容部２１ａと第２収容部２４ａとの間の隙間Ｇには封止樹脂６０の樹脂が充填されている。また第１ダイパッド２１のフランジ２１ｄ及び第２ダイパッド２４のフランジ２４ｄにより封止樹脂６０と第１収容部２１ａ及び第２収容部２４ａとの接触面積が大きくなっている。
【０１２４】
図８に示すように、第１インナリード２２は、第１ダイパッド２１の第１収容部２１ａの縦方向Ｙにおける端面のうち横方向Ｘの一方の端に位置する部分から延びている。第１インナリード２２は、第１ダイパッド２１との接続部分である第１接続部２２ａと、第１アウタリード２３との接続部分である第２接続部２２ｂと、第１接続部２２ａと第２接続部２２ｂとの縦方向Ｙの間に設けられた傾斜部２２ｃとを有する。第１接続部２２ａの横方向Ｘの幅は、第２接続部２２ｂの幅よりも大きい。詳細には、第１接続部２２ａの横方向Ｘにおける最小寸法は、第２接続部２２ｂの横方向Ｘにおける最小寸法よりも大きい。
【０１２５】
第２接続部２２ｂには、封止樹脂６０に対する第１インナリード２２が第１側面６１側への縦方向Ｙの移動を規制する規制部２２ｄが形成されている。規制部２２ｄは、第１アウタリード２３に対して横方向Ｘに突出し、横方向Ｘに沿う面を有する。本実施形態では、規制部２２ｄは、第１アウタリード２３に対して横方向Ｘの外側に向けて突出している。
【０１２６】
図４に示すように、傾斜部２２ｃは、縦方向Ｙにおいて封止樹脂６０の第１側面６１側に向かうにつれて高さ方向Ｚにおいて封止樹脂６０の第２端面６４側に向けて傾斜している。図８に示すように、傾斜部２２ｃにおいて第１接続部２２ａ側の部分の幅寸法（横方向Ｘにおける最大寸法）は、第１接続部２２ａの横方向Ｘの寸法と等しく、傾斜部２２ｃにおいて第２接続部２２ｂ側の部分の幅寸法（横方向Ｘにおける最小寸法）よりも大きい。傾斜部２２ｃの第２接続部２２ｂ側の部分における横方向Ｘの内側の部分は、傾斜部２２ｃの第１接続部２２ａ側の部分に対して横方向Ｘの外側に凹んでいる。
【０１２７】
なお、第２リードフレーム１２の第２インナリード２５についても第１インナリード２２と同様に、第１接続部２５ａ、第２接続部２５ｂ、傾斜部２５ｃ、及び規制部２５ｄが形成されている。また第２インナリード２５は、第２ダイパッド２４の第２収容部２４ａの縦方向Ｙにおける端面のうち横方向Ｘの他方の端に位置する部分から延びている。
【０１２８】
図８に示すように、第３ダイパッド２７は、横方向Ｘが長手となる長方形状に形成されている。第３ダイパッド２７は、横方向Ｘの寸法が縦方向Ｙの寸法の２倍以上且つ３倍以下となるように形成されている（本実施形態では、横方向Ｘの寸法が縦方向Ｙの寸法の２．７倍）。第３ダイパッド２７の横方向Ｘの寸法は、第１ダイパッド２１及び第２ダイパッド２４の横方向Ｘの寸法よりも大きい。第３ダイパッド２７の縦方向Ｙの寸法は、第１ダイパッド２１の第１収容部２１ａ及び第２ダイパッド２４の第２収容部２４ａの縦方向Ｙの寸法よりも小さい。第３ダイパッド２７上の中央には、集積回路素子５０が実装されている。集積回路素子５０の外周縁は、第３ダイパッド２７の外周縁よりも内側に位置している。集積回路素子５０は、横方向Ｘにおいて第２スイッチング素子４０Ｂよりも第１スイッチング素子４０Ａ寄りに位置している。
【０１２９】
第３インナリード２８は、第３ダイパッド２７と第３アウタリード２９とを接続する本体部２８ａと、平面視において本体部２８ａの側面から縦方向Ｙとは異なる方向に突出する部分を有する突起部２８ｂとを有し、本体部２８ａと突起部２８ｂとによって横方向Ｘに二股に分かれた形状に形成されている。本体部２８ａは、第３ダイパッド２７から封止樹脂６０の第１側面６１に向けて縦方向Ｙに沿って延びる第１部分２８ｃと、第１部分２８ｃから封止樹脂６０の第１側面６１に向かうにつれて第１インナリード２２側に向けて傾斜する第２部分２８ｄと、第２部分２８ｄにおける第１側面６１側の端部から第１側面６１に向けて縦方向Ｙに沿って延びる第３部分２８ｅとからなる。突起部２８ｂは、本体部２８ａからフック状に形成されている。詳細には、突起部２８ｂは、第２部分２８ｄにおける封止樹脂６０の第１側面６１側の端部から第３ダイパッド２７側に向かうにつれて第１インナリード２２側に傾斜する第１突起２８ｆと、第１突起２８ｆの第３ダイパッド２７側の端部から第３ダイパッド側に向けて縦方向Ｙに沿って延びる第２突起２８ｇとからなる。第２突起２８ｇは、突起部２８ｂの先端部を構成している。第２突起２８ｇは、横方向Ｘにおいて第１部分２８ｃと隙間を空けて隣り合っている。
【０１３０】
第４リードフレーム１４の接続部３１は、縦方向Ｙが長手となる長方形状に形成されている。接続部３１の縦方向Ｙの寸法は、第３ダイパッド２７の縦方向Ｙの寸法と等しい。接続部３１の横方向Ｘの寸法は、第１ダイパッド２１及び第２ダイパッド２４の横方向Ｘの寸法よりも小さい。
【０１３１】
第４インナリード３２の内周縁（第４インナリード３２における第９リードフレーム１９側の縁）には、第２インナリード２５に向けて凹む折曲部３４が形成されている。一方、第４インナリード３２における接続部３１側の部分の外縁（第４インナリード３２における第２インナリード２５側の縁）は、縦方向Ｙに沿って延びている。これにより、折曲部３４における接続部３１側の部分は、封止樹脂６０の第１側面６１側に向かうにつれて第４インナリード３２の幅（横方向Ｘの寸法）が小さくなる。
【０１３２】
第５インナリード１５ａは、縦方向Ｙに延びる先端部１５ｃと、先端部１５ｃから封止樹脂６０の第１側面６１側に向かうにつれて第２インナリード２５側に傾斜する傾斜部１５ｄとを有する。また、第５インナリード１５ａには、第５リードフレーム１５が第１側面６１側への縦方向Ｙの移動を規制する規制部１５ｅが形成されている。規制部１５ｅは、第５アウタリード１５ｂの傾斜部１５ｄに対して横方向Ｘに突出し、横方向Ｘに沿う面を有する。第６インナリード１６ａ〜第９インナリード１９ａについても同様に、先端部１６ｃ，１７ｃ，１８ｃ，１９ｃ、傾斜部１６ｄ，１７ｄ，１８ｄ，１９ｄ、及び規制部１６ｅ，１７ｅ，１８ｅ，１９ｅが形成されている。傾斜部１６ｄは、傾斜部１５ｄと同じ方向に傾斜する。傾斜部１７ｄ，１８ｄ，１９ｄは、傾斜部１５ｄとは反対方向、すなわち第１側面６１側に向かうにつれて第１インナリード２２側に傾斜している。
【０１３３】
第９リードフレーム１９の先端部１９ｃの一部は、接続部３１と縦方向Ｙにおいて重なっている。ここで、第４インナリード３２に折曲部３４が形成されているため、第９インナリード１９ａと第４インナリード３２との横方向Ｘの間に適切な隙間が形成されている。
【０１３４】
次に、リードフレームの集合体１０と、第１スイッチング素子４０Ａ、第２スイッチング素子４０Ｂ、集積回路素子５０、及び小電流用接続部材７２との接続構造について説明する。
【０１３５】
図６に示すように、第１スイッチング素子４０Ａは、第１ダイパッド２１に第１導電性ペーストの一例である半田ペースト４７を介して支持され、これにより接続されている。第２スイッチング素子４０Ｂも同様に、第２ダイパッド２４に第２導電性ペーストの一例である半田ペースト４８を介して支持され、これにより接続されている。
【０１３６】
図８に示すように、集積回路素子５０は、第３ダイパッド２７に第３導電性ペーストの一例である銀ペースト４９を介して接続されている。この場合において、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂを第１ダイパッド２１及び第２ダイパッド２４に接続するための第１導電性ペースト及び第２導電性ペーストと、集積回路素子５０を第３ダイパッド２７に接続するための導電性ペーストとは、それぞれ最適なものが使用されている。本実施形態では、第１導電性ペースト及び第２導電性ペーストは同じものが用いられ、第３導電性ペーストは第１導電性ペースト及び第２導電性ペーストとは異なるものが用いられている。なお、第１導電性ペースト〜第３導電性ペーストは、同一のものであってもよい。また第１導電性ペースト〜第３導電性ペーストは、導電性接着剤であってもよい。
【０１３７】
本実施形態では、第１ダイパッド２１の支持面２１ｉ及び第２ダイパッド２４の支持面２４ｇにはメッキ処理が施されていない。第３ダイパッド２７には、銀メッキが施されている。接続部３１には、銀メッキが施されている。
【０１３８】
集積回路素子５０に接続された小電流用接続部材７２は、第３インナリード２８の第２突起２８ｇ、第４インナリード３２、第５インナリード１５ａの先端部１５ｃ〜第９インナリード１９ａの先端部１９ｃのそれぞれに接続される。
【０１３９】
図８の網掛け部分により示すとおり、第３リードフレーム１３〜第９リードフレーム１９において、小電流用接続部材７２が接続される部分には、銀メッキが施されている。具体的には、第３インナリード２８の第２突起２８ｇ、第４インナリード３２の折曲部３４の一部、及び第５インナリード１５ａ〜第９インナリード１９ａの先端部１５ｃ〜１９ｃのそれぞれに銀メッキが施されている。なお、銀メッキに代えて、ニッケルメッキやＰＰＦ（Palladium Pre Plated Leadframe ）としてもよい。
【０１４０】
（パワーモジュールの製造方法）
次に、図９及び図１０Ａ〜図１０Ｄを参照して、パワーモジュール１の製造方法について説明する。図９は、パワーモジュール１の製造工程を示すフローチャートであり、図１０Ａ〜図１０Ｄは、パワーモジュール１の製造工程の一部を工程順に示す図である。
【０１４１】
まず、リードフレームの集合体１０及び各ダイパッド２１，２４，２７が形成される（図９のステップＳ１）。具体的には、図１０Ａに示すように、銅合金板をプレス加工することにより第１リードフレーム１１〜第９リードフレーム１９が形成されている。この場合、第１リードフレーム１１〜第９リードフレーム１９は、タイバーＴＢにより互いに連結され、且つ銅合金板に連結された状態である。本実施形態では、第１ダイパッド２１、第１インナリード２２、及び第１アウタリード２３が一体化された単一部品として形成され、第２ダイパッド２４、第２インナリード２５、及び第２アウタリード２６が一体化された単一部品として形成される。また第３ダイパッド２７、第３インナリード２８、及び第３アウタリード２９が一体化された単一部品として形成される。
【０１４２】
次に、図１０Ｂに示すように、第１ダイパッド２１に第１スイッチング素子４０Ａが実装され、第２ダイパッド２４に第２スイッチング素子４０Ｂが実装される（図９のステップＳ２）。具体的には、ダイボンダ装置（図示略）によって、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂがピックアップされ、第１ダイパッド２１及び第２ダイパッド２４のそれぞれに半田ペースト４７，４８が塗布される。そしてダイボンダ装置によってそれら半田ペースト４７，４８上に第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂが固着される。
【０１４３】
次に、大電流用接続部材７１により大電流の供給経路を形成する（図９のステップＳ３）。具体的には、図１０Ｂに示すように、例えばワイヤボンディングによって、第１スイッチング素子４０Ａのソース４１と第２ダイパッド２４とを渡すように大電流用接続部材７１が接続される。また同様にワイヤボンディングによって、第２スイッチング素子４０Ｂのソース４４と第４リードフレーム１４の接続部３１とを渡すように大電流用接続部材７１が接続される。
【０１４４】
次に、図１０Ｃに示すように、第３リードフレーム１３の第３ダイパッド２７に集積回路素子５０が実装される（図９のステップＳ４）。具体的には、ダイボンダ装置によって、集積回路素子５０がピックアップされ、第３ダイパッド２７に銀ペースト４９が塗布される。そしてダイボンダ装置によって銀ペースト４９上に集積回路素子５０が固着される。
【０１４５】
次に、小電流用接続部材７２により集積回路素子５０とリードフレームの集合体１０、第１スイッチング素子４０Ａ、及び第２スイッチング素子４０Ｂとを接続する（図９のステップＳ５）。具体的には、図１０Ｃに示すように、例えばワイヤボンディングにより、集積回路素子５０と、第１スイッチング素子４０Ａのソース４１及びゲート４３（図６参照）、第２スイッチング素子４０Ｂのゲート４６（図６参照）、並びに第３リードフレーム１３〜第９リードフレーム１９とのそれぞれを渡すように小電流用接続部材７２が接続される。なお、図９のステップＳ３の後に、第３ダイパッド２７、接続部３１、及びリードフレームの集合体１０における小電流用接続部材７２が接続される部分に銀メッキ（或いはニッケルメッキ、ＰＰＦ）を施してもよい。
【０１４６】
次に、図１０Ｄに示すように、例えばモールド成形装置によって封止樹脂６０を成形する（図９のステップＳ６）。具体的には、モールド成形装置の金型のキャビティ内に、図９のステップＳ５により製造された組立体が載せられた状態で、溶融したエポキシ樹脂が金型のキャビティに流し込まれる。これにより、第１スイッチング素子４０Ａと、第２スイッチング素子４０Ｂと、集積回路素子５０とを封止する封止樹脂６０が形成される。このとき、タイバーＴＢにより封止樹脂６０を構成する樹脂がリードフレームの集合体１０の各アウタリード１０Ａ側に進行することが抑制される。
【０１４７】
最後に、リードフレームの集合体１０が銅合金板から分離される（図９のステップＳ７）。このとき、各タイバーＴＢもカットする。これにより、各アウタリード１０Ａが互いに電気的に絶縁される。以上の工程を経て、図１に示すパワーモジュール１を得ることができる。
【０１４８】
（効果）
上述のパワーモジュール１の構成によれば、以下のような効果が得られる。
（１）パワーモジュール１は、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂと、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂのスイッチング動作を制御する集積回路素子５０とが封止樹脂６０により封止された構成である。この構成によれば、第１スイッチング素子４０Ａ、第２スイッチング素子４０Ｂ、及び集積回路素子５０を１パッケージでモジュール化することにより、第１スイッチング素子４０Ａ、第２スイッチング素子４０Ｂ、及び集積回路素子５０のそれぞれを回路基板に実装する場合に比べ、回路基板の実装面積を小さくすることができる。
【０１４９】
（２）第１スイッチング素子４０Ａは、半田ペースト４７を介して第１ダイパッド２１の支持面２１ｉに実装され、第２スイッチング素子４０Ｂは、半田ペースト４８を介して第２ダイパッド２４の支持面２４ｇに実装されている。この構成によれば、第１スイッチング素子４０Ａの熱が半田ペースト４７を介して第１ダイパッド２１に移動し易く、第２スイッチング素子４０Ｂの熱が半田ペースト４８を介して第２ダイパッド２４に移動し易い。これにより、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの温度上昇を抑えることができる。
【０１５０】
このように、第１スイッチング素子４０Ａのドレイン４２が第１ダイパッド２１に接続され、第２スイッチング素子４０Ｂのドレイン４５が第２ダイパッド２４に接続されるが、第１ダイパッド２１と第２ダイパッド２４とが電気的に絶縁されるように第１ダイパッド２１と第２ダイパッド２４との間に隙間Ｇが形成される。したがって、第１スイッチング素子４０Ａのドレイン４２と第２スイッチング素子４０Ｂのドレイン４５とが短絡することが回避される。
【０１５１】
（３）第１ダイパッド２１と第２ダイパッド２４との間の隙間Ｇのうち、第１突出部２１ｂと第２突出部２４ｂとの間の最短距離（隙間Ｇ３の横方向Ｘの大きさ）は、第１収容部２１ａと第２収容部２４ａとの間の最短距離（隙間Ｇ１の横方向Ｘの大きさ）よりも大きい。この構成によれば、第１収容部２１ａと第２収容部２４ａとの間に封止樹脂６０の樹脂が介在するため、第１収容部２１ａと第２収容部２４ａとが接触し難い。このため、第１収容部２１ａと第２収容部２４ａとの間の隙間Ｇ１を横方向Ｘに小さくしても第１収容部２１ａと第２収容部２４ａとの電気的絶縁性を確保することができる。このため、第１ダイパッド２１の支持面２１ｉの面積及び第２ダイパッド２４の支持面２４ｇの面積を大きく取ることができる。これにより、第１ダイパッド２１及び第２ダイパッド２４は、平面視の面積が大きい第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂでも支持することができる。一方、空隙となる第１突出部２１ｂと第２突出部２４ｂとの隙間Ｇ３の横方向Ｘの大きさを大きくすることにより、第１突出部２１ｂと第２突出部２４ｂとが接触し難くなるため、第１突出部２１ｂと第２突出部２４ｂとの電気的絶縁性を確保することができる。
【０１５２】
（４）第１リードフレーム１１は、第１ダイパッド２１、第１インナリード２２、及び第１アウタリード２３が一体化された単一部品である。この構成によれば、第１ダイパッド、第１インナリード、及び第１アウタリードが個別に形成された場合に比べ、第１ダイパッド２１、第１インナリード２２、及び第１アウタリード２３に電流が流れるときの電気抵抗が小さくなる。また、第２リードフレーム１２は、第２ダイパッド２４、第２インナリード２５、及び第２アウタリード２６が一体化された単一部品である。この構成によれば、第２ダイパッド、第２インナリード、及び第２アウタリードが個別に形成された場合に比べ、第２ダイパッド２４、第２インナリード２５、及び第２アウタリード２６に電流が流れるときの電気抵抗が小さくなる。
【０１５３】
（５）第１リードフレーム１１は、第１スイッチング素子４０Ａの発熱によって第１ダイパッド２１を介して加熱され易く、第２リードフレーム１２は、第２スイッチング素子４０Ｂの発熱によって第２ダイパッド２４を介して加熱され易い。そこで、本実施形態では、第１リードフレーム１１及び第２リードフレーム１２は、リードフレームの集合体１０において横方向Ｘの両端部に配置されている。この構成によれば、第１リードフレーム１１及び第２リードフレーム１２による第３リードフレーム１３〜第９リードフレーム１９への熱影響を低減することができる。
【０１５４】
（６）高さ方向Ｚにおいて、第１ダイパッド２１及び第２ダイパッド２４の配置位置と、第３ダイパッド２７の配置位置とは互いに異なる。この構成によれば、第１ダイパッド２１及び第２ダイパッド２４と、第３ダイパッド２７とのそれぞれが高さ方向Ｚにおいて最適な位置に配置することができる。
【０１５５】
（７）第３リードフレーム１３において集積回路素子５０が実装される第３ダイパッド２７は、縦方向Ｙにおいて第１ダイパッド２１及び第２ダイパッド２４と異なる位置、すなわち第１ダイパッド２１及び第２ダイパッド２４よりも縦方向Ｙにおいて封止樹脂６０の第１側面６１側に配置されている。この構成によれば、第１ダイパッド２１、第２ダイパッド２４、及び第３ダイパッド２７が横方向Ｘに並べられる構成と比較して、封止樹脂６０を横方向Ｘに小型化することができるため、パワーモジュール１を横方向Ｘに小型化できる。
【０１５６】
（８）第１ダイパッド２１及び第２ダイパッド２４の厚さは、第３ダイパッド２７の厚さよりも厚い。この構成によれば、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの発熱により加熱され易い第１ダイパッド２１及び第２ダイパッド２４の体積が第３ダイパッド２７の体積よりも大きくなる、すなわち第１ダイパッド２１及び第２ダイパッド２４の熱容量が第３ダイパッド２７の熱容量が大きくなる。したがって、第１ダイパッド２１及び第２ダイパッド２４自体の温度上昇が抑えられ、且つ第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂが放熱し易くなる。
【０１５７】
また、第１ダイパッド２１の端面２１ｈ及び第２ダイパッド２４の端面２４ｆが封止樹脂６０の第１端面６３から露出しているため、第１ダイパッド２１及び第２ダイパッド２４が放熱し易くなる。加えて、第１ダイパッド２１の第１突出部２１ｂ及び第２ダイパッド２４の第２突出部２４ｂが封止樹脂６０から突出しているため、第１ダイパッド２１及び第２ダイパッド２４がさらに放熱し易くなる。
【０１５８】
（９）第３ダイパッド２７の厚さが第１リードフレーム１１の第１ダイパッド２１以外の部分の厚さ、第２リードフレーム１２の第２ダイパッド２４以外の部分の厚さ、及び第３リードフレーム１３〜第９リードフレーム１９の厚さと等しい。この構成によれば、リードフレームの集合体１０を容易に製造することができる。
【０１５９】
（１０）集積回路素子５０は、第３ダイパッド２７の外周縁よりも内側に配置されている。第３ダイパッド２７は、横方向Ｘが長手となる長方形状であり、横方向Ｘにおいて第１リードフレーム１１の第１インナリード２２と第２リードフレーム１２の第２インナリード２５との間に配置されている。この構成によれば、縦方向Ｙが長手となる長方形状の第３ダイパッドが第１インナリード２２と第２インナリード２５との間に配置される場合に比べ、縦方向Ｙにおける第１ダイパッド２１、第２ダイパッド２４、及び第３ダイパッド２７の配置スペースが小さくなる。したがって、縦方向Ｙにおける封止樹脂６０の大型化を抑制することができる。
【０１６０】
（１１）第１インナリード２２の第１接続部２２ａは、第１ダイパッド２１の縦方向Ｙの端面における横方向Ｘの一方の端から延び、第２インナリード２５の第１接続部２５ａは、第２ダイパッド２４の縦方向Ｙの端面における横方向Ｘの他方の端から延びている。この構成によれば、横方向Ｘにおいて第３ダイパッド２７を配置可能なスペースを大きく取ることができる。このため、横方向Ｘのサイズが大きい集積回路素子５０でも第３ダイパッド２７の外周縁よりも内側で支持することができる。
【０１６１】
（１２）第３リードフレーム１３の第３インナリード２８及び第４リードフレーム１４の第４インナリード３２と、集積回路素子５０とは、小電流用接続部材７２により電気的に接続されている。第５リードフレーム１５の第５インナリード１５ａ〜第９インナリード１９ａと、集積回路素子５０とは、小電流用接続部材７２により電気的に接続されている。高さ方向Ｚにおいて、インナリード２８，３２，１５ａ〜１９ａの配置位置は、第３ダイパッド２７の配置位置と同じである。この構成によれば、高さ方向Ｚにおいて第３インナリード〜第９インナリードの配置位置が互いに異なる場合に比べ、上記インナリード２８，３２，１５ａ〜１９ａの構成を簡素化することができる。また、集積回路素子５０と、上記インナリード２８，３２，１５ａ〜１９ａとの小電流用接続部材７２による接続作業を容易に行うことができる。
【０１６２】
（１３）横方向Ｘにおいて、第４リードフレーム１４は、第２リードフレーム１２と隣り合っている。この構成によれば、集積回路素子５０と第４リードフレーム１４の第４インナリード３２とが小電流用接続部材７２により接続されるとき、小電流用接続部材７２が他のインナリードを跨ぐことが回避される。したがって、集積回路素子５０と第４インナリード３２との小電流用接続部材７２による接続作業を容易に行うことができ、小電流用接続部材７２と第４インナリード３２との接続の信頼性を高めることができる。
【０１６３】
（１４）第３ダイパッド２７と第４リードフレーム１４の接続部３１とが横方向Ｘにおいて並べられている。この構成によれば、第３ダイパッド２７と接続部３１とが縦方向Ｙにおいて並べられる構成と比較して、縦方向Ｙにおける封止樹脂６０の大型化を抑制することができる。
【０１６４】
また平面視において、第３ダイパッド２７及び接続部３１が第１ダイパッド２１及び第２ダイパッド２４と縦方向Ｙに近接することにより、大電流用接続部材７１及び小電流用接続部材７２の長さを短くすることができる。
【０１６５】
（１５）パワーモジュール１内の温度が上昇したとき、各部材の熱膨張係数の差に起因して第３ダイパッド２７に塗布された銀ペースト４９における集積回路素子５０の周囲の部分と封止樹脂６０の樹脂とが剥離する場合がある。そして、銀ペースト４９と封止樹脂６０の樹脂との剥離した部分から第３インナリード２８に沿って剥離する部分が広がる。
【０１６６】
本実施形態では、第３インナリード２８には、本体部２８ａから突出する突起部２８ｂが形成されている。そして、集積回路素子５０と突起部２８ｂとが小電流用接続部材７２により接続されている。この構成によれば、小電流用接続部材７２と第３インナリード２８との接続位置が集積回路素子５０から上記接続位置までの第３インナリード２８に沿う経路の距離が長くなる。したがって、小電流用接続部材７２と第３インナリード２８との接続の信頼性の低下を抑制することができる。
【０１６７】
加えて、突起部２８ｂが小電流用接続部材７２を接続する目印となるため、作業者が小電流用接続部材７２を第３インナリード２８に接続するときにその接続位置を容易に把握することができる。したがって、例えばパワーモジュール１の製造時において、小電流用接続部材７２が第３インナリード２８に対して正しい位置に接続されているかの確認を容易に行うことができる。
【０１６８】
（１６）第１ダイパッド２１において第１スイッチング素子４０Ａとは縦方向Ｙに異なる位置、すなわち第１ダイパッド２１において封止樹脂６０の第２側面６２側の端部には、第１凹部２１ｊが形成されている。この構成によれば、第１ダイパッド２１と封止樹脂６０の樹脂との接合面積が大きくなるため、第１ダイパッド２１と封止樹脂６０との密着性を向上させることができる。また第１凹部２１ｊが横方向Ｘに延びる溝状に形成されるため、第１ダイパッド２１と封止樹脂６０との密着性をさらに向上させることができる。
【０１６９】
（１７）第２ダイパッド２４において第２スイッチング素子４０Ｂとは縦方向Ｙに異なる位置、すなわち第２ダイパッド２４において封止樹脂６０の第２側面６２側の端部には、第２凹部２４ｈが形成されている。この構成によれば、第２ダイパッド２４と封止樹脂６０の樹脂との接合面積が大きくなるため、第２ダイパッド２４と封止樹脂６０との密着性を向上させることができる。また第２凹部２４ｈが横方向Ｘに延びる溝状に形成されるため、第２ダイパッド２４と封止樹脂６０との密着性をさらに向上させることができる。
【０１７０】
（１８）第２ダイパッド２４には、大電流用接続部材７１が接続される接続領域２４ｊと、第２スイッチング素子４０Ｂを支持する支持領域２４ｋとが設けられている。縦方向Ｙにおいて接続領域２４ｊと支持領域２４ｋとは並べられている。この構成によれば、接続領域と支持領域とが横方向Ｘに並べられる場合に比べ、第２ダイパッド２４の横方向Ｘのサイズを小さくすることができる。したがって、横方向Ｘにおける封止樹脂６０の大型化を抑制することができる。
【０１７１】
（１９）第２ダイパッド２４には、第２凹部２４ｈと溝部２４ｉとの縦方向Ｙの間に接続領域２４ｊが形成されている。この構成によれば、接続領域２４ｊが第２凹部２４ｈと溝部２４ｉとに囲まれた部分であるため、大電流用接続部材７１を接続するときの目印となる。このため、作業者が大電流用接続部材７１による第２ダイパッド２４への接続位置を容易に把握することができる。したがって、例えばパワーモジュール１の製造時において、大電流用接続部材７１が第２ダイパッド２４に対して正しい位置に接続されているかの確認を容易に行うことができる。
【０１７２】
加えて、大電流用接続部材７１と第２ダイパッド２４とが半田付けされるとき、半田が溝部２４ｉに流れ込む。これにより、半田が第２スイッチング素子４０Ｂに進入することを抑制することができる。
【０１７３】
（２０）溝部２４ｉの縦方向Ｙの寸法は、第２凹部２４ｈの縦方向Ｙの寸法よりも小さい。この構成によれば、上記（１７）及び（１９）の効果を得るとともに第２ダイパッド２４の縦方向Ｙのサイズの大型化を抑制することができる。
【０１７４】
（２１）リードフレームの集合体１０において小電流用接続部材７２が接続される部分には、銀メッキが施されている。この構成によれば、小電流用接続部材７２が接続される部分の酸化を抑制することができる。
【０１７５】
（２２）第１リードフレーム１１の第１インナリード２２における第１ダイパッド２１側の部分である第１接続部２２ａの幅（横方向Ｘの最小寸法）は、第１インナリード２２における第１アウタリード２３側の部分である第２接続部２２ｂの幅（横方向Ｘにおける最小寸法）よりも大きい。この構成によれば、第１インナリード２２において強度が必要な第１接続部２２ａの幅が大きいことにより第１接続部２２ａの強度を向上させ、第１インナリード２２において横方向Ｘのスペースが限られている第２接続部２２ｂの幅が小さいことにより、限られたスペース内において第１インナリード２２を配置することができる。
【０１７６】
第２リードフレーム１２の第２インナリード２５における第２ダイパッド２４側の部分である第１接続部２５ａの幅（横方向Ｘの最小寸法）は、第２インナリード２５における第２アウタリード２６側の部分である第２接続部２５ｂの幅（横方向Ｘにおける最小寸法）よりも大きい。この構成によれば、第２インナリード２５において強度が必要な第１接続部２５ａの幅が大きいことにより第１接続部２５ａの強度を向上させ、第２インナリード２５において横方向Ｘのスペースが限られている第２接続部２５ｂの幅が小さいことにより、限られたスペース内において第２インナリード２５を配置することができる。
【０１７７】
（２３）第５インナリード１５ａ〜第９インナリード１９ａには、規制部１５ｅ〜１９ｅが形成されている。この構成によれば、パワーモジュール１の製造過程又はパワーモジュール１を回路基板に実装する過程において、第５リードフレーム１５〜第９リードフレーム１９が封止樹脂６０から縦方向Ｙに移動したり、封止樹脂６０から抜けたりすることを抑制することができる。
また、第１インナリード２２には、規制部２２ｄが形成され、第２インナリード２５には、規制部２５ｄが形成されている。この構成によれば、パワーモジュール１の製造過程又はパワーモジュール１を回路基板に実装する過程において、第１リードフレーム１１及び第２リードフレーム１２が封止樹脂６０から縦方向Ｙに移動することを抑制することができる。
【０１７８】
（２４）パワーモジュール１の製造方法において、大電流用接続部材７１が接続部３１に接続された後に、接続部３１に銀メッキ（或いはニッケルメッキ、ＰＰＦ）が施される。これにより、大電流用接続部材７１と接続部３１との接続の信頼性を高めることができる。
【０１７９】
〔第１スイッチング素子〕
次に、図１１〜図１４を参照して、第１スイッチング素子４０Ａの詳細な構成について説明する。なお、第２スイッチング素子４０Ｂは、第１スイッチング素子４０Ａと同一構造であるため、その説明を省略する。
【０１８０】
図１１に示すように、第１スイッチング素子４０ＡとなるＭＯＳＦＥＴは、スーパージャンクション構造を有する。具体的には、第１スイッチング素子４０Ａは、ｎ−型ベース層８１と、ｐ型コラム層８２と、ｐ型ベース層８３と、ｎ＋型ソース層８４と、ゲート絶縁膜８５と、ゲート電極８６と、ソース電極８７と、ｎ＋型コンタクト層８８と、ドレイン電極８９と、トラップレベル領域９０とを含む。ゲート電極８６上には、層間絶縁膜９１が配置されている。
【０１８１】
ここで、ソース電極８７はソース４１（図３参照）を構成しており、ドレイン電極８９がドレイン４２（図２参照）を構成している。また、ゲート電極８６は、ソース電極８７と絶縁された状態でゲート４３に接続されている。
【０１８２】
ｎ−型ベース層８１は、ｎ型不純物が注入された半導体層である。詳細には、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層である。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を用いることができる。
【０１８３】
ｐ型コラム層８２及びｐ型ベース層８３は、ｐ型不純物が注入された半導体層である。詳細には、ｎ−型ベース層８１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層である。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用することができる。
【０１８４】
ｐ型ベース層８３は、第１スイッチング素子４０Ａの平面視（以下、単に「平面視」）において周期的に離散配置された複数の領域において、ｎ−型ベース層８１の表面部に選択的に形成されている。例えば、図１２に示すように、平面視において、矩形パターンのｐ型ベース層８３が千鳥格子状に配置されてもよい。また例えば図１３に示すように、平面視において、六角形パターンのｐ型ベース層８３が千鳥格子状に配置されてもよい。また例えば図１４に示すように、直線パターンのｐ型ベース層８３がストライプ状に配置されてもよい。図１２〜図１４に示すように、個々のｐ型ベース層８３及びその周囲のｎ−型ベース層８１（図１１参照）を含む領域は、セル９２を形成している。すなわち、この第１スイッチング素子４０Ａは、図１２及び図１３のレイアウトでは、平面視において格子状に配列された多数（複数）のセル９２を有する。また図１４のレイアウトでは、平面視においてストライプ状に配列された多数（複数）のセル９２を有する。これらセル９２のピッチＰ（セル幅）は、５．０μｍ〜２０μｍである。
【０１８５】
図１２〜図１４に示すように、ｐ型コラム層８２は、平面視において、各セル９２のｐ型ベース層８３の内方の領域に形成されている。本実施形態では、ｐ型コラム層８２は、平面視において、ｐ型ベース層８３のほぼ中央の領域において、例えばｐ型ベース層８３と相似形状（図１２のレイアウトでは平面視略矩形、図１３のレイアウトでは平面視六角形、図１４のレイアウトでは平面視直線状）となるように形成されている。図１１に示すように、ｐ型コラム層８２は、ｐ型ベース層８３に連なるように形成されており、ｎ−型ベース層８１において、ｐ型ベース層８３よりも深い位置までｎ−型ベース層８１の裏面８１ａに向かって延びている。すなわち、ｐ型コラム層８２は、ほぼ柱状もしくは層状（図１２のレイアウトではほぼ四角柱状、図１３のレイアウトではほぼ六角柱状、図１４のレイアウトではほぼ四角層状）に形成されている。ｐ型コラム層８２の底面８２ａからｎ−型ベース層８１の裏面８１ａまでのｎ−型ベース層８１の厚さＴは、１５μｍ以上であることが好ましい。Ｔ≧１５μｍ以上であれば、６００Ｖ以上の耐圧性能を実現することができる。ｐ型コラム層８２の側面８２ｂ（ｎ−型ベース層８１との界面）は、周囲の別のｐ型コラム層８２の側面８２ｂに対して、ｎ−型ベース層８１を挟んで対向している。
【０１８６】
図１１に示すように、ｐ型ベース層８３及びｐ型コラム層８２とｎ−型ベース層８１との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）９３を形成している。
【０１８７】
図１２〜図１４に示すように、ｎ＋型ソース層８４は、平面視において各セル９２のｐ型ベース層８３の内方の領域に形成されている。ｎ＋型ソース層８４は、当該領域において、ｐ型ベース層８３の表面部に選択的に形成されている。ｎ＋型ソース層８４は、ｐ型ベース層８３にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ＋型ソース層８４は、ｐ型ベース層８３とｎ−型ベース層８１との界面から所定距離だけ内側に位置するようにｐ型ベース層８３内に形成されている。これにより、ｎ−型ベース層８１及びｐ型ベース層８３等を含む半導体層の表層領域において、ｎ＋型ソース層８４とｎ−型ベース層８１との間には、ｐ型ベース層８３の表面部が介在し、この介在している表面部がチャネル領域９４を提供する。
【０１８８】
本実施形態では、ｎ＋型ソース層８４は、平面視において環状もしくは直線状（図１２のレイアウトでは矩形環状、図１３のレイアウトでは六角形環状、図１４のレイアウトでは直線状）に形成されており、平面視においてｐ型コラム層８２の側面８２ｂよりも外側の領域に形成されている。チャネル領域９４は、ｎ＋型ソース層８４の形状に応じて、平面視において環状もしくは直線状（図１２のレイアウトでは矩形環状、図１３のレイアウトでは六角形環状、図１４のレイアウトでは直線状）を有している。
【０１８９】
図１１に示すように、ゲート絶縁膜８５は、少なくともチャネル領域９４におけるｐ型ベース層８３の表面を覆うように形成されている。本実施形態では、ゲート絶縁膜８５は、ｎ＋型ソース層８４の一部、チャネル領域９４、及びｎ−型ベース層８１の表面を覆うように形成されている。より端的には、ゲート絶縁膜８５は、各セル９２のｐ型ベース層８３の中央領域及びこの領域に連なるｎ＋型ソース層８４の内縁領域に開口を有するパターンで形成されている。なお、ゲート絶縁膜８５は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなる。
【０１９０】
ゲート電極８６は、ゲート絶縁膜８５を介してチャネル領域９４に対向するように形成されている。ゲート電極８６は、例えば不純物を注入して低抵抗化したポリシリコンからなる。本実施形態では、ゲート電極８６は、ゲート絶縁膜８５とほぼ同じパターンに形成されており、ゲート絶縁膜８５の表面を覆っている。すなわち、ゲート電極８６は、ｎ＋型ソース層８４の一部、チャネル領域９４、及びｎ−型ベース層８１の表面の上方に配置されている。より端的には、ゲート電極８６は、各セル９２のｐ型ベース層８３の中央領域及びこの領域に連なるｎ＋型ソース層８４の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極８６は、複数のセル９２を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
【０１９１】
層間絶縁膜９１は、例えばシリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなる。層間絶縁膜９１は、ゲート電極８６の上面及び側面を覆い、各セル９２のｐ型ベース層８３の中央領域及びこの領域に連なるｎ＋型ソース層８４の内縁領域にコンタクト孔９５を有するパターンで形成されている。
【０１９２】
ソース電極８７は、アルミニウムその他の金属からなる。ソース電極８７は、層間絶縁膜９１の表面を覆い、且つ各セル９２のコンタクト孔９５に埋め込まれるように形成されている。これにより、ソース電極８７は、ｎ＋型ソース層８４にオーミック接続されている。したがって、ソース電極８７は、複数のセル９２に並列に接続されており、複数のセル９２に流れる全電流が流れるように構成されている。また、ソース電極８７は、コンタクト孔９５を介して各セル９２のｐ型ベース層８３にオーミック接続されており、ｐ型ベース層８３の電位を安定化する。
【０１９３】
ｎ＋型コンタクト層８８は、ｎ−型ベース層８１の裏面８１ａ近傍（裏面部）に裏面８１ａ全体にわたって形成されている。ｎ＋型コンタクト層８８は、ｐ型コラム層８２の底面８２ａに対して間隔が空くような深さで形成されている。これにより、ｐ型コラム層８２とｎ＋型コンタクト層８８との間には、ｎ−型ベース層８１が介在している。
【０１９４】
ドレイン電極８９は、アルミニウムやその他の金属からなる。ドレイン電極８９は、ｎ−型ベース層８１の裏面８１ａに、ｎ＋型コンタクト層８８に接するように形成されている。これにより、ドレイン電極８９は、複数のセル９２に並列に接続されており、複数のセル９２に流れる全電流が流れるように構成されている。本実施形態では、ｎ−型ベース層８１の裏面８１ａ近傍にｎ＋型コンタクト層８８が形成されているので、ドレイン電極８９をｎ−型ベース層８１に対して良好にオーミック接触させることができる。
【０１９５】
ドレイン電極８９を高電位側、ソース電極８７を低電位側として、ソース電極８７及びドレイン電極８９の間に直流電源を接続すると、寄生ダイオード９３には逆バイアスが与えられる。このとき、ゲート電極８６に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、第１スイッチング素子４０Ａは、オフ状態となる。一方、ゲート電極８６に閾値電圧以上の制御電圧が与えられると、チャネル領域９４の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層８４とｎ−型ベース層８１との間が導通する。すなわち、ソース電極８７から、ｎ＋型ソース層８４、チャネル領域９４の反転層、ｎ−型ベース層８１を順に通って、ドレイン電極８９に至る電流経路が形成される。すなわち、第１スイッチング素子４０Ａは、オン状態となる。
【０１９６】
このように、ｐ型ベース層８３に連なるｐ型コラム層８２がｎ−型ベース層８１の裏面８１ａに向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。
【０１９７】
第１スイッチング素子４０Ａ（第２スイッチング素子４０Ｂ）は、例えば電動モータ等の誘導性負荷を駆動するインバータ回路（モータ駆動回路）に適用される。このインバータ回路において、ソース電極８７がドレイン電極８９よりも高電位となって、寄生ダイオード９３がオンし、この寄生ダイオード９３を通って電流が流れる場合がある。その後、ソース電極８７がドレイン電極８９よりも低電位となると、寄生ダイオード９３は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード９３のｐｎ接合部から空乏層が広がり、ｐ型ベース層８３及びｐ型コラム層８２内のキャリヤ（正孔）がソース電極８７側へと移動する。このキャリヤの移動により、寄生ダイオード９３がオン状態のときとは逆方向への電流が流れる。すなわち、寄生ダイオード９３が還流ダイオードとして機能する。上記逆方向への電流は、逆回復電流と呼ばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（ｄｉ／ｄｔ）が大きいときは、電流が零に収束するまでに振動（リンキング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【０１９８】
トラップレベル領域９０は、逆回復時間の短縮に寄与する。トラップレベル領域９０は、ｎ−型ベース層８１の裏面８１ａ側から荷電粒子を照射することによって形成された領域である。トラップレベル領域９０には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード９３がターンオフするときにキャリヤを速やかに消失させることができるため、逆回復時間及び逆回復電流を低減できる。
【０１９９】
トラップレベル領域９０は、ｎ−型ベース層８１内において、ｎ−型ベース層８１の裏面８１ａから予め設定された深さ位置に薄く（例えば１μｍ〜３μｍ程度の厚さで）拡がるように局所的に形成されている。トラップレベル領域９０は、ｐ型コラム層８２に接してもよいし、ｐ型コラム層８２に接しておらず、ｐ型コラム層８２の底面８２ａとｎ＋型コンタクト層８８との間に位置していてもよい。トラップレベル領域９０は、ｐ型コラム層８２の底面８２ａ近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層８２の底面８２ａから離れている方がドレイン・ソース間リーク電流の低減に効果的である。逆回復時間及びドレイン・ソース間リーク電流のいずれをも低減するためには、トラップレベル領域９０の厚さ方向中心位置は、ｐ型コラム層８２の底面８２ａからｎ＋型コンタクト層８８に向かって５μｍ〜１０μｍの範囲に位置していることが好ましい。
【０２００】
トラップレベル領域９０の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの荷電粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋又は４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
【０２０１】
（第１スイッチング素子の製造方法）
次に、第１スイッチング素子４０Ａの製造方法について説明する。図１５Ａ〜図１５Ｅは、第１スイッチング素子４０Ａの製造工程の一部を工程順に示す図である。なお、第２スイッチング素子４０Ｂの製造方法についても第１スイッチング素子４０Ａの製造方法と同様である。
【０２０２】
まず、図１５Ａに示すように、基板９６上に、ｎ型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層９７が形成される。エピタキシャル成長の条件は、例えば５．０Ω・ｃｍ、厚さ５０μｍである。基板９６としては、ｎ型シリコン基板を採用することができるが、この基板９６は後の工程で除去するものであるため、高品質なものである必要はなく、安価な基板を使用することができる。
【０２０３】
次に、図１５Ｂに示すように、初期ベース層９７の上に、ｐ型不純物を所定の位置に選択的に注入（Ｂイオンを５０ｋｅＶ、５．３×１０１３ｃｍ−２、０度で注入）しながら５Ω・ｃｍ／６μｍの薄いｎ型半導体層９８を形成する工程を繰り返すマルチエピタキシャル成長を実行する。これにより、ｐ型不純物の注入位置が上下間で重なり合う複数層のｎ型半導体層９８が積層される。これにより、複数枚のｎ型半導体層９８と初期ベース層９７とが一体化されて、ｎ−型ベース層８１が形成される。
【０２０４】
次に、図１５Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層９８のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層８２が形成される。
【０２０５】
次に、ｎ−型ベース層８１の表面部に選択的に比較的低いエネルギでｐ型不純物が注入（Ｂイオンを５０ｋｅＶ、５．０×１０１５ｃｍ−２、７度で注入）されて、ｐ型ベース層８３が形成される。また、平面視においてｐ型ベース層８３内においてｐ型ベース層８３の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にｎ型不純物が選択的に注入（Ｐイオンを１３０ｋｅＶ、２．０×１０１５ｃｍ−２、７度で注入）される。これにより、ｎ＋型ソース層８４が形成される。
【０２０６】
次に、ｎ−型ベース層８１及びｐ型ベース層８３の表面（半導体結晶の表面）を覆うように、ゲート絶縁膜８５が形成される。このゲート絶縁膜８５は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜８５上に、ゲート電極８６が形成される。ゲート電極８６の形成は、例えば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。このエッチングのときには、ゲート絶縁膜８５を同時にパターニングして、ゲート電極８６及びゲート絶縁膜８５を同一パターンに形成してもよい。さらに、ゲート電極８６を覆うように、層間絶縁膜９１（例えば、３２０００Å厚）が形成される。この層間絶縁膜９１上に、ソース電極８７が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ソース電極８７の形成は、例えば、Ｔｉ／ＴｉＮ（例えば２５０／１３００Å）のバリア膜を形成する工程と、当該バリア膜上にＡｌＣｕ膜（例えば４．２μｍ）を堆積させる工程とを含む工程であってもよい。この後、図示しない表面保護膜（例えば、１６０００Å厚）が形成され、その表面保護膜に、ソース電極８７の一部をパッドとして露出させるパッド開口が形成される。
【０２０７】
次に、図１５Ｄに示すように、例えばグラインダを用いて基板９６を裏面側から研削する。この研削は、基板９６を完全に除去してｎ−型ベース層８１の裏面８１ａが露出した後、ｐ型コラム層８２の直下のｎ−型ベース層８１の厚さＴが３０μｍ以上残るように行う。研削後、ｎ−型ベース層８１の裏面８１ａをスピンエッチングすることにより、裏面８１ａを鏡面に仕上げる。
【０２０８】
このように、製造工程の途中までｎ−型ベース層８１が基板９６に支持されているので、ｎ−型ベース層８１の搬送・ハンドリングを行い易くすることができる。また、基板９６の研削に続けてｎ−型ベース層８１の研削を連続して実行することができるので、ｐ型コラム層８２の直下のｎ−型ベース層８１の厚さＴを簡単に調節することができる。
【０２０９】
次に、図１５Ｅに示すように、ｎ−型ベース層８１の裏面８１ａから、荷電粒子の照射が行われる。このときに照射される荷電粒子としては、比較的質量の大きいもの、例えばヘリウム原子核（３Ｈｅ＋＋又は４Ｈｅ＋＋）が用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された荷電粒子が活性化する。荷電粒子としてヘリウム原子核（３Ｈｅ＋＋又は４Ｈｅ＋＋）を選択した場合には、例えば、３２０℃〜３８０℃（例えば３５０℃）で３０分〜１２０分程度（例えば６０分）の熱処理により、導入されたヘリウム原子核を活性化できる。
【０２１０】
こうして、トラップレベル領域９０が形成される。荷電粒子を照射するときのエネルギを大きくすれば、荷電粒子の飛程が長くなるから、ｎ−型ベース層８１の裏面８１ａから遠い位置にトラップレベル領域９０が形成され、そのエネルギを小さくすれば、荷電粒子の飛程が短くなるから、ｎ−型ベース層８１の裏面８１ａから近い位置にトラップレベル領域９０が形成される。したがって、トラップレベル領域９０の配置に応じて、荷電粒子の照射エネルギが設定される。例えば、トラップレベル領域９０がｐ型コラム層８２の底面８２ａとｎ＋型コンタクト層８８との間に位置するように、荷電粒子の照射エネルギが設定される（例えば２３ＭｅＶ程度）。荷電粒子のドーズ量は、例えば、５．０×１０１０個／ｃｍ２〜５．０×１０１２個／ｃｍ２程度とすればよい。
【０２１１】
次に、ｎ−型ベース層８１の裏面８１ａに向かってｎ型不純物を全面に注入（Ａｓイオンを３０ｋｅＶ、１．０×１０１５ｃｍ−２、０度で注入）し、アニール処理することにより、ｎ＋型コンタクト層８８（図１１参照）が形成される。以上の工程を経て、図１１の第１スイッチング素子４０Ａを得ることができる。
【０２１２】
（効果）
上述の第１スイッチング素子４０Ａの構成によれば、以下のような効果が得られる。なお、第２スイッチング素子４０Ｂについても第１スイッチング素子４０Ａと同様の構成のため、同様の効果が得られる。
【０２１３】
（２５）第１スイッチング素子４０Ａは、第１導電型ベース層としてのｎ−型ベース層８１と、ｎ−型ベース層８１の表面部に部分的に形成された第２導電型ベース層としてのｐ型ベース層８３と、ｐ型ベース層８３の表面部に部分的に形成された第１導電型ソース層としてのｎ＋型ソース層８４とを備える。また第１スイッチング素子４０Ａは、ｎ＋型ソース層８４及びｎ−型ベース層８１の間のｐ型ベース層８３の表面に形成されたゲート絶縁膜８５と、ゲート絶縁膜８５を介してｎ＋型ソース層８４及びｎ−型ベース層８１の間のｐ型ベース層８３に対向するように、ゲート絶縁膜８５上に形成されたゲート電極８６とを含む。また第１スイッチング素子４０Ａは、ｐ型ベース層８３に連なるようにｎ−型ベース層８１内に形成され、ｐ型ベース層８３からｎ−型ベース層８１の裏面８１ａに向かって延びた第２導電型コラム層としてのｐ型コラム層８２を含む。このように、ｐ型ベース層８３に連なるｐ型コラム層８２がｎ−型ベース層８１の裏面８１ａに向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。
【０２１４】
この構成によれば、ｐ型コラム層８２とｎ−型ベース層８１との界面に沿う方向（つまり、ｎ−型ベース層８１の厚さ方向）に当該界面全体に空乏層を広げることができるので、第１スイッチング素子４０Ａのオン抵抗を低減することができるとともに、耐圧を向上させることができる。
【０２１５】
（２６）ドレイン電極８９は、第１リードフレーム１１の第１ダイパッド２１（図３参照）上に塗布された半田ペースト４７に接触する。これにより、ドレイン電極８９と第１ダイパッド２１とが電気的に接続される。このように、ドレイン電極８９がｎ−型ベース層８１の裏面部側に設けられ、ゲート電極８６及びソース電極８７がｎ−型ベース層８１の表面部側に設けられるため、ドレイン電極、ゲート電極、及びソース電極のそれぞれがｎ−型ベース層８１の表面部に設けられる場合と比較して、平面視における第１スイッチング素子４０Ａの大きさを小さくすることができる。また、ドレイン電極８９が大電流用接続部材７１（図３参照）を介して第１ダイパッド２１と接続する構成と比較して、パワーモジュール１の構成部品を低減することができる。
【０２１６】
（２７）トラップレベル領域９０によって、寄生ダイオード９３の逆回復時間及び逆回復電流が低減されるため、寄生ダイオード９３を還流ダイオードとして用いることができ、構成の簡素化を図ることができる。
【０２１７】
詳述すると、パワーモジュール１がコイルなどの誘導性負荷に適用される場合には、過度に高い逆起電力が発生しないように電流を還流させる必要がある。パワーモジュール１が例えば複数相のコイルを有するブラシレスモータを駆動させるモータ駆動回路を構成する場合、第１スイッチング素子４０Ａ（第２スイッチング素子４０Ｂ）のターンオフ時に電流を還流させる還流ダイオードが必要となる。
【０２１８】
ここで、仮に寄生ダイオード９３を還流ダイオードとして用いる場合、寄生ダイオード９３の逆回復時間が長くなるほど、モータ駆動回路の応答性が低下する。これに対して、例えば寄生ダイオード９３よりもリカバリ特性がよい専用の還流ダイオードを第１スイッチング素子４０Ａ（第２スイッチング素子４０Ｂ）に対して逆接続することも考えられる。しかしながら、第１スイッチング素子４０Ａ（第２スイッチング素子４０Ｂ）とは別に還流ダイオードを設けることは、パワーモジュール１の大型化を招くおそれがある。
【０２１９】
この点、本実施形態では、トラップレベル領域９０が形成されているため、寄生ダイオード９３のリカバリ特性の向上を図ることができる。これにより、専用の還流ダイオードを別途設けることなく、応答性の向上を図ることができる。
【０２２０】
〔集積回路素子及びパワーモジュール全体の詳細な回路構成〕
図１６〜図２４を参照して、集積回路素子５０の詳細な回路構成、及びパワーモジュール１全体の詳細な回路構成について説明する。
【０２２１】
図１６は、集積回路素子５０に含まれる回路素子の配置の一例を示している。集積回路素子５０は、上側スイッチ駆動部１００と、下側スイッチ駆動部１３０と、異常保護部１４０とを有する。また集積回路素子５０は、ブートダイオード１５１と、外部電源の逆接続保護のための保護素子１６０とを有するモノリシック半導体集積回路素子である。
【０２２２】
図１７は、パワーモジュール１内の回路構成と、パワーモジュール１に接続される電子部品とを示している。パワーモジュール１に接続される電子部品の一例は、電流検出用抵抗１６１及びブートキャパシタ１５２である。電流検出用抵抗１６１は、第２スイッチング素子４０Ｂのソース４４と接地との間に設けられている。ブートキャパシタ１５２は、ＶＢ端子とＯＵＴ端子との間に設けられている。
【０２２３】
図１７に示すように、上側スイッチ駆動部１００は、入力側から出力側に向けて順に、抵抗１０１、シュミットトリガ１０２、レベルシフタ１０３、コントローラ１０４、パルスジェネレータ１０５、レベルシフト回路１１０、フィルタ回路１２０、ＲＳフリップフロップ回路１０６、及びドライバ１０７を有する。
【０２２４】
抵抗１０１は、ＨＩＮ端子を接地端にプルダウンする。このため、ＨＩＮ端子がオープン状態である場合には、ゲート駆動回路２１１（図２７参照）からＨＩＮ端子に入力されるゲート信号電圧としての上側入力信号ＨＩＮがローレベル（第１スイッチング素子４０Ａがオフするための論理レベル）となるので、第１スイッチング素子４０Ａが意図せずにオンされることがない。
【０２２５】
シュミットトリガ１０２は、ＨＩＮ端子に入力される上側入力信号ＨＩＮをレベルシフタ１０３に伝達する。なお、シュミットトリガ１０２の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることが可能となる。
【０２２６】
レベルシフタ１０３は、シュミットトリガ１０２の出力信号をコントローラ１０４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ１０４は、異常信号生成回路１４６から入力される異常信号やＦＯＢ端子から入力される外部異常信号に基づいて、レベルシフタ１０３の出力信号をパルスジェネレータ１０５に伝達するか否か（延いては第１スイッチング素子４０Ａの駆動可否）を制御する。
【０２２７】
パルスジェネレータ１０５は、コントローラ１０４の出力信号に基づいて、オン信号ＳＯＮ（レベルシフト回路１１０において後述するトランジスタ１１１のゲート信号）、及びオフ信号ＳＯＦＦ（レベルシフト回路１１０において後述するトランジスタ１１２のゲート信号）の各パルス信号を生成する。具体的には、パルスジェネレータ１０５は、コントローラ１０４の出力信号の立上りエッジをトリガとして、オン信号ＳＯＮを所定のオン期間ＴＯＮ１だけハイレベルとし、コントローラ１０４の立下りエッジをトリガとして、オフ信号ＳＯＦＦを所定のオン期間ＴＯＮ２だけハイレベルとする。
【０２２８】
なお、コントローラ１０４の出力信号（上側入力信号ＨＩＮに応じた信号）、オン期間ＴＯＮ１及びオン期間ＴＯＮ２は、オン信号ＳＯＮとオフ信号ＳＯＦＦの双方が同時にはハイレベルとはならないように設定される。すなわちパワーモジュール１が正常に動作しているとき、少なくともオン信号ＳＯＮとオフ信号ＳＯＦＦの一方がハイレベルのときは、他方がローレベルとなる。
【０２２９】
レベルシフト回路１１０は、フィルタ回路１２０、ＲＳフリップフロップ回路１０６、及びドライバ１０７を含む高電位ブロックと、パルスジェネレータ１０５を含む低電位ブロックとの間において、低電位ブロックから高電位ブロックに、信号レベルをシフトして伝達する回路である。具体的には、レベルシフト回路１１０は、低電位ブロックに属するパルスジェネレータ１０５から、オン信号ＳＯＮとオフ信号ＳＯＦＦの各パルス信号が入力される。レベルシフト回路１１０は、これらの信号をそれぞれレベルシフトさせ、フィルタ回路１２０に出力する。なお、高電位ブロックは、ＶＢ端子に印刷されるブースト電圧ＶＢと、ＯＵＴ端子に印加されるスイッチ電圧ＶＳとの間で動作する。
【０２３０】
フィルタ回路１２０は、レベルシフト回路１１０から入力される信号に所定のフィルタ処理を施して、ＲＳフリップフロップ回路１０６に出力する回路である。
ＲＳフリップフロップ回路１０６は、セット信号ＳＳＥＴが入力されるセット端子（Ｓ端子）、リセット信号ＳＲＥＳＥＴが入力されるリセット端子（Ｒ端子）、及び出力信号ＳＱを出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップ回路１０６は、セット信号ＳＳＥＴの立下りエッジをトリガとして出力信号ＳＱをハイレベルにセットし、リセット信号ＳＲＥＳＥＴの立下りエッジをトリガとして出力信号ＳＱをローレベルにセットする。
【０２３１】
なお、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴは、いずれもレベルシフト回路１１０から入力されるようになっている。また図１８に示すように、ＲＳフリップフロップ回路１０６は、２つのＮＡＮＤ回路１０６ａ，１０６ｂと、ＮＯＴ回路１０６ｃとを有する。ＲＳフリップフロップ回路１０６の形態については、図１８の上段に示すようにリセット優先型のものであってもよく、図１８の下段に示すようにセット優先型のものであってもよい。
【０２３２】
図１７に示すように、ドライバ１０７は、ＲＳフリップフロップ回路１０６の出力信号に基づいて、第１スイッチング素子４０Ａのゲート４３に上側出力信号ＨＯを出力する。なお、上側出力信号ＨＯのハイレベルはブースト電圧ＶＢとなり、ローレベルはスイッチ電圧ＶＳとなる。
【０２３３】
また上側スイッチ駆動部１００は、第１ダイオード１０８及び第２ダイオード１０９を有する。
第１ダイオード１０８は、ツェナーダイオードであり、そのアノード側がＯＵＴ端子に電気的に接続され、そのカソード側が第１スイッチング素子４０Ａのゲート４３（ドライバ１０７の出力側）に電気的に接続されている。第１ダイオード１０８は、ドライバ１０７から第１スイッチング素子４０Ａのゲート４３に過電圧が印加されることを抑制する保護素子として機能する。
【０２３４】
第２ダイオード１０９は、ツェナーダイオードであり、そのアノード側がＯＵＴ端子に電気的に接続され、そのカソード側がＶＢ端子に電気的に接続されている。第２ダイオード１０９は、ＶＣＣ端子からＲＳフリップフロップ回路１０６及びドライバ１０７に過電圧が印加されることを抑制する保護素子として機能する。
【０２３５】
下側スイッチ駆動部１３０は、入力側から出力側に向けて順に、抵抗１３１、シュミットトリガ１３２、レベルシフタ１３３、遅延部１３４、及びドライバ１３５を有する。なお、上側スイッチ駆動部１００のコントローラ１０４がレベルシフタ１３３と遅延部１３４との間に設けられている。
なお、コントローラ１０４としては、上側スイッチ駆動部１００のコントローラと、下側スイッチ駆動部１３０のコントローラとが個別に設けられてもよい。この場合、下側スイッチ駆動部１３０のコントローラは、遅延部１３４とドライバ１３５との間に接続されてもよく、遅延部１３４を介さない分、異常が発生した場合に第２スイッチング素子４０Ｂを速やかにオフすることができる。
【０２３６】
抵抗１３１は、ＬＩＮ端子を接地端にプルダウンする。このため、ＬＩＮ端子がオープン状態である場合には、ゲート駆動回路２１１からのゲート信号電圧としての下側入力信号ＬＩＮがローレベル（第２スイッチング素子４０Ｂをオフするための論理レベル）となるので、第２スイッチング素子４０Ｂが意図せずにオンされることはない。
【０２３７】
シュミットトリガ１３２は、ＬＩＮ端子に入力される下側入力信号ＬＩＮをレベルシフタ１３３に伝達する。なお、シュミットトリガ１３２の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。
【０２３８】
レベルシフタ１３３は、シュミットトリガ１３２の出力信号をコントローラ１０４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ１０４は、異常信号生成回路１４６から入力される異常信号やＦＯＢ端子から入力される外部異常信号に基づいて、遅延部１３４の出力信号をドライバ１３５に伝達するか否か（延いては第２スイッチング素子４０Ｂの駆動可否）を制御する。
【０２３９】
遅延部１３４は、コントローラ１０４の出力信号に所定の遅延（上側スイッチ駆動部１０のパルスジェネレータ１０５、レベルシフト回路１１０、及びＲＳフリップフロップ回路１０６で生じる回路遅延に相当）を与えてドライバ１３５に伝達する。
【０２４０】
ドライバ１３５は、遅延部１３４により遅延されたコントローラ１０４の出力信号に基づいて、第２スイッチング素子４０Ｂのゲート４６に下側出力信号ＬＯを出力する。なお、下側出力信号ＬＯのハイレベルは電源電圧ＶＣＣとなり、ローレベルは接地電圧ＶＧＮＤとなる。
【０２４１】
異常保護部１４０は、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）１４１、減電圧保護回路１４２、ローパスフィルタ回路１４３、電流制限回路１４４、天絡保護回路１４５、異常信号生成回路１４６、トランジスタ１４７、シュミットトリガ１４８、及びレベルシフタ１４９を有する。
【０２４２】
温度保護回路１４１は、パワーモジュール１のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【０２４３】
減電圧保護回路１４２は、電源電圧ＶＣＣが所定の閾値電圧を下回ったときに、減電圧保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【０２４４】
ローパスフィルタ回路１４３は、検出電圧ＣＩＮを電流制限回路１４４及び天絡保護回路１４５に出力する。
電流制限回路１４４は、検出電圧ＣＩＮが第１閾値を上回ったときに、電流制限信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【０２４５】
天絡保護回路１４５は、検出電圧ＣＩＮが第２閾値を上回ったときに、天絡保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。なお、第２閾値の一例は、第１閾値よりも高い電圧値である。
【０２４６】
異常信号生成回路１４６は、温度保護回路１４１から入力される温度保護信号、減電圧保護回路１４２から入力される減電圧保護信号、電流制限回路１４４から入力される電流制限信号、天絡保護回路１４５から入力される天絡保護信号、ＦＯＢ端子から入力される外部異常信号をそれぞれ監視している。異常信号生成回路１４６は、電流制限回路１４４に異常が生じていた場合には、第１異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路１４６は、温度保護回路１４１、減電圧保護回路１４２、及び天絡保護回路１４５のいずれか一つでも異常が生じていた場合、又は外部異常信号が入力された場合、第２異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路１４６は、第１異常信号及び第２異常信号をコントローラ１０４に出力する。
そしてコントローラ１０４は、第１異常信号が入力されたとき、例えば第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの少なくとも一方に流れる電流を制限する。コントローラ１０４は、第２異常信号が入力されたとき、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂをともにオフにする。なお、異常信号生成回路１４６は、電流制限信号が入力された場合、第１異常信号を異常時の論理レベルに切り替え、温度保護信号、減電圧保護信号、天絡保護信号、及び外部異常信号が入力された場合、第２異常信号を異常時の論理レベルに切り替えてもよい。
【０２４７】
トランジスタ１４７は、ＦＯＢ端子から外部異常信号を出力するためのオープンドレイン出力段を形成する。パワーモジュール１に異常が生じていない場合には、トランジスタ１４７が異常信号生成回路１４６によってオフとされ、外部異常信号がハイレベルとされる。一方、パワーモジュール１に何らかの異常が生じている場合には、トランジスタ１４７が異常信号生成回路１４６によってオンとされ、外部異常信号がローレベルとされる。
【０２４８】
シュミットトリガ１４８は、ＦＯＢ端子に入力される外部異常信号（例えば、他のパワーモジュール１のＦＯＢ端子から出力された外部異常信号）をレベルシフタ１４９に伝達する。なお、シュミットトリガ１４８の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ１４９は、シュミットトリガ１４８の出力信号をコントローラ１０４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
【０２４９】
（ブートストラップ回路）
パワーモジュール１には、ブースト電圧ＶＢ（ドライバ１０７などを含む高電位ブロックの駆動電圧）を生成する手段であるブートストラップ回路１５０の一部が設けられている。ブートストラップ回路１５０は、アノードが抵抗１５３を介して電源電圧ＶＣＣの印加端に接続されたブートダイオード１５１と、ブートダイオード１５１のカソードと第１スイッチング素子４０Ａのソース４１との間に接続されたブートキャパシタ１５２とを有する。ブートキャパシタ１５２は、ＯＵＴ端子とＶＢ端子との間に接続されている。このように、ブートダイオード１５１及び抵抗１５３は、パワーモジュール１内に設けられ、ブートキャパシタ１５２は、パワーモジュール１の外部に設けられている。
ブートストラップ回路１５０は、ブートダイオード１５１とブートキャパシタ１５２との接続ノード（ＶＢ端子）にブースト電圧ＶＢを生成する。抵抗１５３は、外部電源からＶＣＣ端子を介してブートダイオード１５１に供給される電流を制限する。これにより、ブートキャパシタ１５２への充電電流が制限される。
【０２５０】
第１スイッチング素子４０Ａがオフとされて第２スイッチング素子４０Ｂがオンとされることにより、ＯＵＴ端子に現れるスイッチ電圧ＶＳがローレベル（ＧＮＤ）とされているときには、電源電圧ＶＣＣの印加端からブートダイオード１５１、ブートキャパシタ１５２、及び第２スイッチング素子４０Ｂを介する経路で電流ＩＢが流れる。このため、ＶＢ端子とＯＵＴ端子との間に接続されるブートキャパシタ１５２が充電される。このときＶＢ端子に現れるブースト電圧ＶＢ（すなわち、ブートキャパシタ１５２の充電電圧）は、電源電圧ＶＣＣからブートダイオード１５１の順方向下降電圧Ｖｆを差し引いた電圧値（＝ＶＣＣ−Ｖｆ）となる。
【０２５１】
一方、ブートキャパシタ１５２が充電されている状態で、第１スイッチング素子４０Ａがオンとされて第２スイッチング素子４０Ｂがオフとされることにより、スイッチ電圧ＶＳがローレベル（ＧＮＤ）からハイレベル（ＨＶ）に立上げられる。ブースト電圧ＶＢは、スイッチ電圧ＶＳのハイレベル（ＨＶ）よりもさらにブートキャパシタ１５２の充電電圧分（ＶＣＣ−Ｖｆ）だけ高い電圧値（＝ＨＶ＋（ＶＣＣ−Ｖｆ））まで引き上げられる。したがって、このようなブースト電圧ＶＢを高電位ブロック（ＲＳフリップフロップ回路１０６及びドライバ１０７）やレベルシフト回路１１０の駆動電圧とすることにより、第１スイッチング素子４０Ａのスイッチング動作であるオンオフ制御（特にオン制御）を行うことが可能となる。
【０２５２】
このような構成において、ブートダイオード１５１には、比較的高い電圧が印加される。このため、ブートダイオード１５１には高耐圧性が求められる。特に、ブートダイオード１５１は、順方向に電圧が印加されている状態から、逆方向の電圧が印加される状態に切り替わるため、ブートダイオード１５１には大きな負荷が付与され、耐圧低下等が懸念される。
【０２５３】
（レベルシフト回路及びフィルタ回路の詳細な構成）
次に、図１９を参照して、レベルシフト回路１１０及びフィルタ回路１２０の詳細な構成について説明する。
【０２５４】
レベルシフト回路１１０は、トランジスタ１１１と、トランジスタ１１２と、抵抗１１３と、抵抗１１４とを有する。各トランジスタ１１１，１１２は、Ｎ型ＤＭＯＳＦＥＴ（Double-Diffused MOSFET ）である。
【０２５５】
各トランジスタ１１１，１１２のソース及びバックゲートは、いずれも接地端ＧＮＤに接続されている。トランジスタ１１１のドレインは、フィルタ回路１２０の二つの入力端（ＮＯＴ回路１２１ａとＮＯＴ回路１２１ｃ）に接続される一方、抵抗１１３を介してＶＢ端子にも接続されている。トランジスタ１１２のドレインは、フィルタ回路１２０の二つの入力端（ＮＯＴ回路１２１ｂとＮＯＴ回路１２１ｄ）に接続される一方、抵抗１１４を介してＶＢ端子にも接続されている。なお、トランジスタ１１１，１１２は、いずれも、低電位ブロックを形成するトランジスタよりも高耐圧（例えば６００Ｖ耐圧）に設計されている。
【０２５６】
またトランジスタ１１１のゲートは、パルスジェネレータ１０５からオン信号ＳＯＮが入力されるようになっている。またトランジスタ１１２のゲートは、パルスジェネレータ１０５からオフ信号ＳＯＦＦが入力されるようになっている。
【０２５７】
このようにレベルシフト回路１１０は、オン信号ＳＯＮに応じて開閉するトランジスタ１１１と抵抗１１３とを直列接続させた第１直列回路、及びオフ信号ＳＯＦＦに応じて開閉するトランジスタ１１２と抵抗１１４とを直列接続させた第２直列回路が、ＶＢ端子（電圧ＶＢの電源と見ることができる）と接地端ＧＮＤとの間において互いに並列に設けられている。
【０２５８】
そしてレベルシフト回路１１０は、第１直列回路上における抵抗１１３よりも接地端ＧＮＤに近い側（図１９に示す点Ａ１と点Ａ２）の電圧を、オン信号ＳＯＮをレベルシフトさせて生成したセット信号ＳＡ（シフト済み信号）として、フィルタ回路１２０（ＮＯＴ回路１２１ａとＮＯＴ回路１２１ｃ）に出力するようになっている。またレベルシフト回路１１０は、第２直列回路上における抵抗１１４よりも接地端ＧＮＤに近い側（図１９に示す点Ｂ１と点Ｂ２）の電圧を、オフ信号ＳＯＦＦをレベルシフトさせた信号ＳＢ（シフト済み信号）として、フィルタ回路１２０（ＮＯＴ回路１２１ｂとＮＯＴ回路１２１ｄ）に出力するようになっている。なお、点Ａ１と点Ａ２とは同一であってもよく、点Ｂ１と点Ｂ２とは同一であってもよい。
【０２５９】
フィルタ回路１２０は、ＮＯＴ回路１２１ａ〜１２１ｄ，１２３ａ，１２３ｂ、立上り遅延回路１２２ａ，１２２ｄ、立下り遅延回路１２２ｂ，１２２ｃ、及びＮＡＮＤ回路１２４ａ，１２４ｂを有する。
【０２６０】
ＮＯＴ回路１２１ａ，１２１ｂ，１２１ｃ，１２１ｄの各々には、レベルシフト回路１１０から、信号ＳＡ、信号ＳＢ、信号ＳＡ、及び信号ＳＢの各々が入力されるようになっている。またＮＯＴ回路１２１ａの出力端は、立上り遅延回路１２２ａを介してＮＡＮＤ回路１２４ａの一方の入力端に接続されており、ＮＯＴ回路１２１ｂの出力端は、立下り遅延回路１２２ｂとＮＯＴ回路１２３ａとを順に介して、ＮＡＮＤ回路１２４ａの他方の入力端に接続されている。またＮＯＴ回路１２１ｃの出力端は、立下り遅延回路１２２ｃとＮＯＴ回路１２３ｂとを順に介して、ＮＡＮＤ回路１２４ｂの一方の入力端に接続されており、ＮＯＴ回路１２１ｄの出力端は、立上り遅延回路１２２ｄを介してＮＡＮＤ回路１２４ｂの他方の入力端に接続されている。
【０２６１】
ＮＡＮＤ回路１２４ａの出力信号は、ＲＳフリップフロップ回路１０６のセット信号ＳＳＥＴとして、ＲＳフリップフロップ回路１０６のセット端子（Ｓ端子）に出力されるようになっている。またＮＡＮＤ回路１２４ｂの出力信号は、ＲＳフリップフロップ回路１０６のリセット信号ＳＲＥＳＥＴとして、ＲＳフリップフロップ回路１０６のリセット端子（Ｒ端子）に出力されるようになっている。
【０２６２】
また立上り遅延回路１２２ａは、前段側から入力されるパルス信号に、立上りのタイミングを予め設定されている時間だけ遅延させる立上り遅延処理を施し、信号ＳＡＡとして後段側に出力する。立下り遅延回路１２２ｂは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間だけ遅延させる立下り遅延処理を施し、信号ＳＢＢとして後段側に出力する。なお、信号ＳＡＡは、ＲＳフリップフロップ回路１０６のセット側の主信号として用いられ、信号ＳＢＢは、セット側のマスク信号（誤パルスをマスキングする信号）として用いられる。
【０２６３】
ここで、「立上り遅延処理」は、処理対象であるパルス信号に対して、各パルスの開始のタイミングを遅延させる処理（パルス開始遅延処理）の一例である。開始のタイミングが遅延させられることにより、当該パルスの幅はその分だけ減少することになる。また、「立下り遅延処理」は、処理対象であるパルス信号に対して、各パルスの終了のタイミングを遅延させる処理（パルス終了遅延処理）の一例である。終了のタイミングが遅延させられることにより、当該パルスの幅はその分だけ増大することになる。
【０２６４】
また立下り遅延回路１２２ｃは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間だけ遅延させる立下り遅延処理を施し、信号ＳＡＢとして後段側に出力する。立上り遅延回路１２２ｄは、前段側から入力されるパルス信号に、立上りのタイミングを予め設定されている時間だけ遅延させる立上り遅延処理を施し、信号ＳＢＡとして後段側に出力する。なお、信号ＳＡＢは、ＲＳフリップフロップ回路１０６のリセット側の主信号として用いられ、信号ＳＢＡは、リセット側のマスク信号として用いられる。
【０２６５】
上述した構成のフィルタ回路１２０によれば、フィルタ処理として、レベルシフト回路１１０から入力される信号ＳＡ及び信号ＳＢのパルスのうち、時期的に互いにほぼ重複するものを、誤パルスとみなしてキャンセルする処理が行われるようになっている。
【０２６６】
図２０は、当該フィルタ処理が行われる場合における、各信号のタイミングチャートの一例を表している。図２０では、信号ＳＡ及び信号ＳＢにおいて、オン信号ＳＯＮ及びオフ信号ＳＯＦＦに応じて正パルス（正規のパルス）Ｐ１及びＰ２が生じているが、これに加えて、上述したような誤パルスＰ３〜Ｐ６が生じている状況となっている。
【０２６７】
図２０に示すように、セット側の主信号ＳＡＡ（信号ＳＡに立上り遅延処理が施された信号）については、セット側のマスク信号ＳＢＢ（信号ＳＢに立下り遅延処理が施された信号）のパルス期間（図２０に網掛けで示す期間）において、パルスがキャンセルされる。その結果、セット信号ＳＳＥＴには、誤パルスＰ３及びＰ４に基づくパルスは発生していない。また、リセット側の主信号ＳＢＡ（信号ＳＢに立上り遅延処理が施された信号）については、リセット側のマスク信号ＳＡＢ（信号ＳＡに立下り遅延処理が施された信号）のパルス期間（図２０に網掛けで示す期間）において、パルスがキャンセルされる。その結果、リセット信号ＳＲＥＳＥＴには、誤パルスＰ５及びＰ６に基づくパルスは発生していない。
【０２６８】
フィルタ回路１２０によれば、このようなフィルタ処理がなされ、上述したような誤パルスによる上側出力信号ＨＯの誤信号の発生を、回避させることが可能となっている。また主信号（信号ＳＡＡと信号ＳＢＡ）には立上り遅延処理が施されており、マスク信号（信号ＳＢＢと信号ＳＡＢ）には立下り遅延処理が施されている。そのため、主信号における誤パルスの期間が、マスク信号のパルスの期間から逸脱していても、この逸脱の度合が各遅延処理により得られた余裕分（遅延時間に応じて定まる）に収まっていれば、この誤パルスをキャンセルすることが可能となっている。これにより、フィルタ処理をより適切に（より確実に）行うことが可能となっている。
【０２６９】
なお、立上り遅延処理及び立下り遅延処理については、一方或いは両方が省略されるようにしても構わない。また立上り遅延処理や立下り遅延処理における遅延時間は、信号ＳＡや信号ＳＢに正パルスが誤ってキャンセルされることのないように、予め適切に設定されている。
【０２７０】
（誤信号の発生形態について）
これまでに説明したとおり、パワーモジュール１によれば、フィルタ回路１２０が設けられており、シフト済み信号の誤パルスに起因する上側出力信号ＨＯの誤信号の発生を、回避することが可能となっている。
【０２７１】
ここで、フィルタ回路１２０が設けられていないと仮定したときの、上側出力信号ＨＯの誤信号の発生形態の幾つかの例について、図２１〜図２４の各タイミングチャートを例示しながら言及する。なお、これらのタイミングチャートはいずれも、下側入力信号ＬＩＮ、上側入力信号ＨＩＮ、ブースト電圧ＶＢ、スイッチ電圧ＶＳ、セット信号ＳＳＥＴ、リセット信号ＳＲＥＳＥＴ、ＲＳフリップフロップ回路１０６の出力信号ＳＱ、及び上側出力信号ＨＯについてのタイミングチャートである。
【０２７２】
図２１は、上側スイッチ駆動部１００のＯＮ時に、高いｄＶＳ／ｄｔ（＞０）の電圧変化が生じたときのタイミングチャートを例示している。図２１に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化すると、トランジスタ１１１及びトランジスタ１１２の寄生容量への充電に起因し、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りが遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗１１３及び抵抗１１４のばらつきによっても、立上りの遅延の度合が異なることがある。
【０２７３】
このような遅延度合の差により、セット信号ＳＳＥＴがＦＦ閾値（ＲＳフリップフロップ回路１０６が信号変化を認識する電圧の閾値）に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングにずれが生じる。図２１に示すように、セット信号ＳＳＥＴがＦＦ閾値に達すると、図２１に太線で示すように、上側出力信号ＨＯはハイレベルに保たれるのが正規であるところ、ローレベルに落ちてしまう。このようにして、上側出力信号ＨＯの誤信号が発生することになる。
【０２７４】
図２２は、上側スイッチ駆動部１００の回生時に、高いｄＶＳ／ｄｔ（＞０）の電圧変化が生じたときのタイミングチャートを例示している。図２２に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化すると、図２１の場合と同様に、セット信号ＳＳＥＴがＦＦ閾値に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングとにずれが生じる。
【０２７５】
図２２に示すように、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達すると、図２２に太線で示すように、上側出力信号ＨＯはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このようにして、上側出力信号ＨＯの誤信号が発生することになる。なお、上側出力信号ＨＯがハイレベルに変化した後、下側入力信号ＬＩＮがハイレベルになると、上下アームの短絡によりパワーモジュールが破損するおそれがある。
【０２７６】
図２３は、ｄＶＳ／ｄｔ（＜０）の電圧変化が生じたとき（特に寄生容量の差に着目する場合）のタイミングチャートを例示している。図２３に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化し負電圧にアンダーシュートすると、トランジスタ１１１及びトランジスタ１１２のボディダイオードに順バイアスがかかり、接地端ＧＮＤからの逆回復電流が発生する。
【０２７７】
このとき、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りは、トランジスタ１１１及びトランジスタ１１２の寄生容量への充電に起因して遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗１１３及び抵抗１１４のばらつきによっても、立上りの遅延の度合が異なることがある。
【０２７８】
このような遅延度合の差により、セット信号ＳＳＥＴがＦＦ閾値に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングにずれが生じる。図２３に示すように、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達すると、図２３に太線で示すように、上側出力信号ＨＯはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このようにして、上側出力信号ＨＯの誤信号が発生することになる。
【０２７９】
図２４は、ｄＶＳ／ｄｔ（＜０）の電圧変化が生じたとき（特に寄生ダイオードの影響に着目する場合）のタイミングチャートを例示している。図２４に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化し負電圧にアンダーシュートすると、トランジスタ１１１及びトランジスタ１１２のボディダイオードに順バイアスがかかり、接地端ＧＮＤから逆回復電流が発生する。
【０２８０】
このとき、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りは、トランジスタ１１１及びトランジスタ１１２の寄生容量への充電に起因して遅れる。ここで、双方の寄生容量が同等であるとしても、トランジスタ１１１側に逆回復電流が流れるため、寄生ダイオードの影響により立上りの遅延の度合は異なる。そのため、図２３の場合と同様の形態により、上側出力信号ＨＯの誤信号が発生することになる。
【０２８１】
パワーモジュール１によれば、フィルタ回路１２０が設けられているため、上述したいずれの形態による上側出力信号ＨＯの誤信号の発生についても、回避することが可能である。
【０２８２】
なお、スイッチ電圧ＶＳの急峻な変化は、パワーモジュール１のアーム出力を高速にスイッチングするほど発生し易くなる。そのため従来は、上述したような誤信号の発生を抑えるように、このスイッチングの速度を落とすようにしていた。しかしこの場合には、スイッチング損失が増大し、インバータの効率が低下するという欠点がある。この点、本実施形態にかかるパワーモジュール１によれば、誤信号の発生を回避する手段を有しているため、アーム出力の高速なスイッチングが可能であり、インバータの効率向上を図ることが可能である。
【０２８３】
〔ブートダイオード〕
次に、図２５及び図２６を参照して、ブートストラップ回路１５０を構成するブートダイオード１５１の構成について説明する。
【０２８４】
なお、以降の説明において、ｎ型不純物（ｎ型）というときには、５価の元素（例えば燐（Ｐ）、ヒ素（Ａｓ）等）が主たる不純物として含まれ、ｐ型不純物（ｐ型）というときには、３価の元素（例えばホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）等）が主たる不純物として含まれるものとする。
【０２８５】
ブートダイオード１５１は、ダイオード接続されたＭＯＳＦＥＴ、もしくはそのボディダイオードであり、例えばソース（アノード）・ドレイン（カソード）間電圧Ｖｄｓが４００Ｖ以上且つ１５００Ｖ以下のＬＤＭＩＳ（laterally diffused metal insulator semiconductor）が形成されたＬＤＭＩＳ領域１７０を含む半導体素子である。具体的には、図２６に示すように、ブートダイオード１５１は、ＳＯＩ基板１７１を含む。ＳＯＩ基板１７１は、ｐ型の半導体基板１７２と、半導体基板１７２上に形成された埋め込み絶縁層１７３と、埋め込み絶縁層１７３上に形成されたエピタキシャル層１７４とを含む。
【０２８６】
半導体基板１７２は、例えばシリコン基板である。半導体基板１７２のｐ型不純物濃度は、例えば１．０×１０１４ｃｍ−３以上且つ１．０×１０１６ｃｍ−３以下である。埋め込み絶縁層１７３は、例えば半導体基板１７２の表面の酸化により形成された酸化シリコンを含むＢＯＸ（Buried Oxide）層であってもよい。埋め込み絶縁層１７３の厚さは、例えば３μｍ以上且つ５μｍ以下である。
【０２８７】
エピタキシャル層１７４のｎ型不純物濃度は、例えば１．０×１０１４ｃｍ−３以上且つ１．０×１０１６ｃｍ−３以下である。エピタキシャル層１７４の抵抗値は、例えば１０Ω・ｃｍ以上且つ４０Ω・ｃｍ以下である。エピタキシャル層１７４の厚さは、例えば２０μｍ以上且つ４０μｍ以下である。なお、本実施形態では、ＳＯＩ基板１７１が採用された例について説明するが、ＳＯＩ基板１７１に代えて、ｐ型の半導体基板１７２に接するように半導体基板１７２上にｎ型のエピタキシャル層１７４が形成された所謂バルク基板を採用してもよい。
【０２８８】
図２６に示すように、エピタキシャル層１７４には、ＬＤＭＩＳ領域１７０を他の領域から区画する素子分離構造としてのＤＴＩ（Deep Trench Isolation）構造１７５が形成されている。
【０２８９】
ＤＴＩ構造１７５は、エピタキシャル層１７４の表面の法線方向から見た平面視（以下、単に「平面視」）において、略環状に形成されている。ＤＴＩ構造１７５は、エピタキシャル層１７４に形成されたトレンチ１７６に埋め込まれた絶縁体１７７を含む。トレンチ１７６は、埋め込み絶縁層１７３に至るようにエピタキシャル層１７４を掘り下げて形成されている。絶縁体１７７は、例えば酸化シリコンを含み、トレンチ１７６内において埋め込み絶縁層１７３に連なっている。このＤＴＩ構造１７５により取り囲まれた領域内にＬＤＭＩＳ領域１７０が設定されている。なお、本実施形態では、素子分離構造としてのＤＴＩ構造１７５が形成された例について説明したが、素子分離構造は、ＬＤＭＩＳ領域１７０を区画する環状のｐ型拡散領域を含む拡散分離方式、つまりｐｎ接合分離方式を利用したものであってもよい。
【０２９０】
ＬＤＭＩＳ領域１７０におけるエピタキシャル層１７４の表面部には、ＤＴＩ構造１７５から間隔を空けてｐ型のボディ領域１７８が形成されている。ボディ領域１７８は、平面視略環状に形成されており（図２５参照）、エピタキシャル層１７４との間でｐｎ接合を形成している。具体的には、図２５に示すように、ボディ領域１７８は、互いに平行な一対の帯状の第１直線状部分１７８ａ，１７８ｂと、４つの帯状の曲線状部分１７８ｃ，１７８ｄ，１７８ｅ，１７８ｆと、第１直線状部分１７８ａ，１７８ｂと直交する方向に延び、互いに平行な一対の帯状の第２直線状部分１７８ｇ，１７８ｈとを有する。曲線状部分１７８ｃ〜１７８ｆの一端は、一対の第１直線状部分１７８ａ，１７８ｂの両端部にそれぞれ連なる。曲線状部分１７８ｃ〜１７８ｆの他端は、第２直線状部分１７８ｇ，１７８ｈの両端部にそれぞれ連なる。つまり、ボディ領域１７８は、互いに対向する一対の第１直線状部分１７８ａ，１７８ｂと互いに対向する一対の第２直線状部分１７８ｇ，１７８ｈとを曲線状部分１７８ｃ〜１７８ｆで繋いだ平面視略矩形環状に形成されている。
【０２９１】
本実施形態では、第１直線状部分１７８ａ，１７８ｂの長さと、第２直線状部分１７８ｇ，１７８ｈの長さとは同一に設定されている。ただし、これに限られず、第１直線状部分１７８ａ，１７８ｂの長さと、第２直線状部分１７８ｇ，１７８ｈの長さは異なってもよい。また、各曲線状部分１７８ｃ〜１７８ｆの内周縁の曲率半径はそれぞれ同一に設定されており、例えば、８０μｍ以上且つ１２０μｍ以下である。
【０２９２】
図２６に示すように、ボディ領域１７８の表面部には、ｎ型のソース領域１７９とｐ型のボディコンタクト領域１８０とが互いに隣接して形成されている。
【０２９３】
ソース領域１７９は、ボディ領域１７８の内周縁から間隔を空けて複数形成されている。具体的には、図２５に示すように、ソース領域１７９は、ボディ領域１７８の一対の第１直線状部分１７８ａ，１７８ｂのそれぞれに、第１直線状部分１７８ａ，１７８ｂに沿う直線状に形成されている。ソース領域１７９は、ボディ領域１７８の４つの曲線状部分１７８ｃ〜１７８ｆ及び一対の第２直線状部分１７８ｇ，１７８ｈには形成されていない。つまり、本実施形態では、ボディ領域１７８の４つの曲線状部分１７８ｃ〜１７８ｆ及び一対の第２直線状部分１７８ｇ，１７８ｈは、ソース領域１７９が存在しない耐圧保持部１８１を含む。
【０２９４】
ボディコンタクト領域１８０は、ボディ領域１７８に沿って平面視略環状に形成されている。ボディ領域１７８の一対の第１直線状部分１７８ａ，１７８ｂにおいて、ボディコンタクト領域１８０は、ボディ領域１７８の外周縁とソース領域１７９との間に形成されている。ボディ領域１７８の４つの曲線状部分１７８ｃ〜１７８ｆ及び一対の第２直線状部分１７８ｇ，１７８ｈにおいて、ボディコンタクト領域１８０は、ボディ領域１７８の外周縁と内周縁との間に形成されている。ボディコンタクト領域１８０は、ボディ領域１７８の不純物濃度よりも高いｐ型不純物濃度を有する。
【０２９５】
エピタキシャル層１７４の表面部におけるボディ領域１７８に取り囲まれた領域には、ボディ領域１７８から間隔を空けてｎ型のドレイン領域１８３が形成されている。すなわち、平面視において、ドレイン領域１８３は、平面視矩形環状のボディ領域１７８の内側に形成されている。ドレイン領域１８３は、平面視でコーナー部分が湾曲した矩形状である。ボディ領域１７８の内周縁の形状と、ドレイン領域１８３の外周縁の形状とは相似形状となっている。より詳細には、ドレイン領域１８３の外周縁は、一対の第１直線状部分１７８ａ，１７８ｂに沿う直線状に形成された一対の第１直線部１８３ａ，１８３ｂと、４つの曲線状部分１７８ｃ〜１７８ｆに沿う曲線状の曲部１８３ｃ，１８３ｄ，１８３ｅ，１８３ｆと、一対の第２直線状部分１７８ｇ，１７８ｈに沿う直線状に形成された一対の第２直線部１８３ｇ，１８３ｈとを有する。曲部１８３ｃ〜１８３ｆの一端は、一対の第１直線部１８３ａ，１８３ｂの両端部にそれぞれ連なる。曲部１８３ｃ〜１８３ｆの他端は、第２直線部１８３ｇ，１８３ｈの両端部にそれぞれ連なる。つまり、ドレイン領域１８３は、一対の第１直線部１８３ａ，１８３ｂと一対の第２直線部１８３ｇ，１８３ｈとを曲部１８３ｃ〜１８３ｆで繋いだ平面視略矩形状に形成されている。ドレイン領域１８３は、ソース領域１７９の不純物濃度と略同一のｎ型不純物濃度を有する。ボディ領域１７８及びドレイン領域１８３間の距離Ｌ（図２６参照）は、例えば５０μｍ以上且つ２００μｍ以下（本実施形態では、６０μｍ）である。
【０２９６】
このように、ボディ領域１７８の第１直線状部分１７８ａ，１７８ｂとドレイン領域１８３の第１直線部１８３ａ，１８３ｂとが対向しており、ボディ領域１７８の第２直線状部分１７８ｇ，１７８ｈとドレイン領域１８３の第２直線部１８３ｇ，１８３ｈとが対向している。またボディ領域１７８の曲線状部分１７８ｃ〜１７８ｆとドレイン領域１８３の曲部１８３ｃ〜１８３ｆとが対向している。ボディ領域１７８の曲線状部分１７８ｃ〜１７８ｆがドレイン領域１８３の曲部１８３ｃ〜１８３ｆの外側に配置されている関係上、ボディ領域１７８における曲線状部分１７８ｃ〜１７８ｆの内周縁の曲率半径は、ドレイン領域１８３の外周縁における曲部１８３ｃ〜１８３ｆの曲率半径よりも大きい。言い換えれば、ドレイン領域１８３の外周縁における曲部１８３ｃ〜１８３ｆの曲率は、ボディ領域１７８の曲線状部分１７８ｃ〜１７８ｆにおける内周縁の曲率よりも大きい。
【０２９７】
ここで、曲部１８３ｃ，１８３ｅの間には第１直線部１８３ａが存在し、曲部１８３ｄ，１８３ｆの間には第１直線部１８３ｂが存在し、曲部１８３ｃ，１８３ｄの間には第２直線部１８３ｇが存在し、曲部１８３ｅ，１８３ｆの間には第２直線部１８３ｈが存在する。すなわち、各曲部１８３ｃ〜１８３ｆは、対応する直線部を介して互いに離間して配置されている。
【０２９８】
本実施形態では、第１直線部１８３ａ，１８３ｂの長さと、第２直線部１８３ｇ，１８３ｈの長さとは同一に設定されている。ただし、第１直線部１８３ａ，１８３ｂの長さと、第２直線部１８３ｇ，１８３ｈの長さとは異なってもよい。また、ドレイン領域１８３の外周縁における各曲部１８３ｃ〜１８３ｆの曲率半径はそれぞれ同一に設定されており、例えば、２０μｍ以上且つ６０μｍ以下である。
【０２９９】
各曲部１８３ｃ〜１８３ｆは、円弧状である。各曲部１８３ｃ〜１８３ｆの中心角は、９０°以下に設定されていることが好ましい。本実施形態では、各曲部１８３ｃ〜１８３ｆの中心角は、９０°に設定されている。
【０３００】
なお、平面視におけるドレイン領域１８３の形状は、矩形状に限られず任意であり、例えば５つ以上の曲部を有する五角形以上の多角形であってもよい。この場合、各曲部の中心角を９０°未満としてもよい。また、ドレイン領域は、平面視において環状であってもよく、例えばボディ領域１７８と相似形状であってもよい。
【０３０１】
図２６を参照して、エピタキシャル層１７４の表面には、ゲート絶縁膜１８７と、ＬＯＣＯＳ膜１８８とが形成されている。ゲート絶縁膜１８７は、ソース領域１７９とドレイン領域１８３との間でボディ領域１７８に接するように略環状に形成されている。より具体的には、ゲート絶縁膜１８７は、ソース領域１７９のドレイン領域１８３側の周縁、及びボディコンタクト領域１８０のドレイン領域１８３側の周縁からドレイン領域１８３側に向けて延び、ボディ領域１７８の内周縁を横切るように形成されている。ゲート絶縁膜１８７は、例えばシリコン酸化膜である。
【０３０２】
ＬＯＣＯＳ膜１８８は、ボディ領域１７８の外周縁に沿って形成された外側ＬＯＣＯＳ膜１８８ａと、ボディ領域１７８とドレイン領域１８３との間でエピタキシャル層１７４を被覆する内側ＬＯＣＯＳ膜１８８ｂとを含む。外側ＬＯＣＯＳ膜１８８ａは、ボディ領域１７８の外側においてＤＴＩ構造１７５を被覆している。一方、内側ＬＯＣＯＳ膜１８８ｂは、ドレイン領域１８３とゲート絶縁膜１８７との間でエピタキシャル層１７４を被覆するように、平面視略環状に形成されている。内側ＬＯＣＯＳ膜１８８ｂの内周縁は、ドレイン領域１８３を取り囲んでいる。内側ＬＯＣＯＳ膜１８８ｂの外周縁は、ボディ領域１７８の内周縁よりもドレイン領域１８３側に間隔を隔てた位置でゲート絶縁膜１８７に連なっている。外側ＬＯＣＯＳ膜１８８ａ及び内側ＬＯＣＯＳ膜１８８ｂは、第１ボディ領域１８４、第２ボディ領域１８５、及びウェル領域１８６のそれぞれの表面部を被覆している。
【０３０３】
ＬＯＣＯＳ膜１８８の厚さは、ゲート絶縁膜１８７の厚さよりも厚い。ゲート絶縁膜１８７の厚さは、例えば３００Å〜１０００Å（本実施形態では、６００Å）である。ＬＯＣＯＳ膜１８８の厚さは、例えば４００Å〜１５０００Å（本実施形態では、６０００Å）である。
【０３０４】
ゲート絶縁膜１８７上には、ボディ領域１７８に対向するゲート電極１８９が形成されている。ゲート電極１８９は、内側ＬＯＣＯＳ膜１８８ｂの外周縁に沿って略環状に形成されている。ゲート電極１８９は、ゲート絶縁膜１８７上から内側ＬＯＣＯＳ膜１８８ｂに連続して延び、内側ＬＯＣＯＳ膜１８８ｂの外周縁を被覆する被覆部１８９ａを有する。ゲート電極１８９は、例えば不純物が添加されたポリシリコンである。ゲート電極１８９の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１９０で覆われている。
【０３０５】
内側ＬＯＣＯＳ膜１８８ｂ上には、複数（本実施形態では、７個）のフィールドプレート１９１が互いに間隔を空けて形成されている。複数のフィールドプレート１９１は、エピタキシャル層１７４における電界の乱れを抑制する。複数のフィールドプレート１９１は、互いに周囲長が異なる相似な環状に形成されている。具体的には、相対的に長い周囲長を有するフィールドプレート１９１が、相対的に短い周囲長を有するフィールドプレート１９１を取り囲むように、互いに間隔を空けて配置されている。
【０３０６】
複数のフィールドプレート１９１は、ゲート電極１８９と同一の材料により形成されている。各フィールドプレート１９１の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１９２で覆われている。なお、最外周に位置するフィールドプレート１９１は、ゲート電極１８９の被覆部１８９ａと一体的に形成されていてもよい。また、フィールドプレート１９１は、少なくとも一つ以上設けられていればよく、８個以上のフィールドプレート１９１が設けられていてもよい。
【０３０７】
エピタキシャル層１７４上には、絶縁層１９３と、パッシベーション膜１９４と、例えばエポキシ樹脂を含むモールド樹脂１９５とがこの順に積層されている。絶縁層１９３は、複数の層間絶縁膜を含む。複数の層間絶縁膜には、エピタキシャル層１７４上に形成された第１層間絶縁膜１９６と、第１層間絶縁膜１９６上に形成された第２層間絶縁膜１９７と、第２層間絶縁膜１９７上に形成された第３層間絶縁膜１９８とが含まれる。
【０３０８】
第１層間絶縁膜１９６、第２層間絶縁膜１９７、及び第３層間絶縁膜１９８は、例えば酸化シリコンや窒化シリコン等の絶縁体により形成されている。パッシベーション膜１９４は、例えば窒化シリコン及び酸化シリコンの少なくとも一方を含む。パッシベーション膜１９４は、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜とを含む積層膜であってもよい。パッシベーション膜１９４の厚さは、例えば１μｍ以上且つ１０μｍ以下である。なお、パッシベーション膜１９４上にポリイミド樹脂からなる樹脂膜を形成してもよい。この場合、樹脂膜を含めたパッシベーション膜１９４の厚さは、１０μｍ以上であってもよい。
【０３０９】
第１層間絶縁膜１９６上には、ファーストメタルとして、第１ソース電極１９９と、第１ドレイン電極２００と、第１ゲート電極２０１とが形成されている。第１ソース電極１９９、第１ドレイン電極２００、及び第１ゲート電極２０１は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１つ又は複数の金属種を含む電極膜である。
【０３１０】
第１ソース電極１９９は、対応するコンタクト２０２を介してソース領域１７９及びボディコンタクト領域１８０に電気的に接続されている。第１ソース電極１９９は、ソース領域１７９の少なくとも一部又は全部を被覆するように直線状に設けられている。第１ドレイン電極２００は、対応するコンタクト２０２を介してドレイン領域１８３に電気的に接続されている。第１ドレイン電極２００は、ドレイン領域１８３の少なくとも一部又は全部を被覆するようにドレイン領域１８３に沿う形状に設けられている。第１ゲート電極２０１は、対応するコンタクト２０２を介してゲート電極１８９に電気的に接続されている。第１ゲート電極２０１は、ゲート電極１８９の少なくとも一部又は全部を被覆するようにゲート電極１８９に沿う環状に形成されている。
【０３１１】
第２層間絶縁膜１９７には、セカンドメタルとして、第２ソース電極２０３と、第２ドレイン電極２０４とが形成されている。第２ソース電極２０３及び第２ドレイン電極２０４は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１つ又は複数の金属種を含む電極膜である。
【０３１２】
第２ソース電極２０３は、対応するコンタクト２０５を介して第１ソース電極１９９に電気的に接続されており、第２ドレイン電極２０４は、対応するコンタクト２０５を介して第１ドレイン電極２００に電気的に接続されている。
【０３１３】
ここで、本実施形態では、第１ソース電極１９９と第１ゲート電極２０１とが電気的に接続されている。このため、ｐ型のボディ領域１７８がアノード領域として機能し、第１ソース電極１９９がアノード電極として機能する。一方、ドレイン領域１８３がカソード領域として機能し、第１ドレイン電極２００がカソード電極として機能する。
【０３１４】
図２６に示すように、絶縁層１９３には、エピタキシャル層１７４とモールド樹脂１９５との間で、モールド樹脂１９５から漏れ出す可動イオンを遮蔽する遮蔽部材２０６が設けられている。具体的には、絶縁層１９３には、平面視において、少なくとも一部がドレイン領域１８３及びゲート電極１８９との間の領域を一括して覆う導電性を有する遮蔽部材２０６が形成されている。遮蔽部材２０６は、平面視において、少なくともドレイン領域１８３とボディ領域１７８の耐圧保持部１８１（図２５参照）との間の領域を覆うように形成されている。遮蔽部材２０６は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１つ又は複数の金属種を含む導電膜である。
【０３１５】
遮蔽部材２０６は、第１導電膜２０７を含む。第１導電膜２０７は、第２ドレイン電極２０４と同一の層（つまり、第２層間絶縁膜１９７上）に第２ドレイン電極２０４と一体的に形成されている。第１導電膜２０７は、ドレイン領域１８３とボディ領域１７８の耐圧保持部１８１との間の領域を覆うように、第２ドレイン電極２０４からボディ領域１７８の耐圧保持部１８１側に向けて帯状に引き出されている。第１導電膜２０７は、平面視において少なくともゲート電極１８９の被覆部１８９ａに重なるように第２ドレイン電極２０４から引き出されている。
【０３１６】
つまり、第１導電膜２０７は、平面視において、ドレイン領域１８３とボディ領域１７８の耐圧保持部１８１との間の領域に形成された複数のフィールドプレート１９１を覆っている。平面視において、第１導電膜２０７の端部は、引き出し方向（ドレイン領域１８３の第１直線部１８３ａ，１８３ｂに沿う方向（図２５参照））に対して直角に形成されている。第１導電膜２０７は、ドレイン・ソース間電圧が印加された状態で、第２ドレイン電極２０４に誘起されたモールド樹脂１９５中の陰イオン（陰極の可動イオン）や、陰イオンによる電界の影響を遮蔽する。
【０３１７】
また、遮蔽部材２０６は、第２導電膜２０８を含む。第２導電膜２０８は、ゲート電極１８９と第１導電膜２０７との間に形成され、第２ドレイン電極２０４よりも低い電圧が印加される。第２導電膜２０８は、平面視においてゲート電極１８９のドレイン領域１８３側の端部、つまり被覆部１８９ａを覆うように第１導電膜２０７の下層（つまり、第１層間絶縁膜１９６上）に形成されている。第２導電膜２０８は、ボディ領域１７８の一対の第１直線状部分１７８ａ，１７８ｂ（図２５参照）側において対応するコンタクト２０５を介して第２ソース電極２０３に電気的に接続されている。
【０３１８】
第２導電膜２０８は、ドレイン・ソース間電圧が印加された状態で、第２ソース電極２０３に誘起されたモールド樹脂１９５中の陽イオン（陽極の可動イオン）や、陽イオンによる電界の影響を遮蔽する。また、第２導電膜２０８は、ゲート電極１８９のドレイン領域１８３側の端部、つまりゲート電極１８９の被覆部１８９ａに電界が集中するのを抑制するフィールドプレートを兼ねている。なお、複数の第２導電膜２０８が、平面視において第１ゲート電極２０１の内周に沿う環状の領域に設けられてもよい。
【０３１９】
本実施形態のエピタキシャル層１７４には、耐圧性の向上を図るための構造が形成されている。
図２６に示すように、エピタキシャル層１７４におけるドレイン領域１８３の周囲には、ｎ型不純物濃度が相違する複数の半導体領域が形成されている。具体的には、エピタキシャル層１７４には、ｎ型の第１ボディ領域１８４、ｎ型の第２ボディ領域１８５、及びｎ型のウェル領域１８６が形成されている。各領域１８４，１８５，１８６の不純物濃度は、エピタキシャル層１７４の不純物濃度よりも高く、且つ、ドレイン領域１８３の不純物濃度よりも低く設定されている。
【０３２０】
本実施形態では、第１ボディ領域１８４は、ドレイン領域１８３に隣り合い、ドレイン領域１８３を取り囲んでいる。第１ボディ領域１８４のｎ型不純物濃度は、第２ボディ領域１８５の不純物濃度及びウェル領域１８６の不純物濃度よりも高い。
【０３２１】
第２ボディ領域１８５は、第１ボディ領域１８４に隣り合い、第１ボディ領域１８４を取り囲んでいる。第２ボディ領域１８５のｎ型不純物濃度は、第１ボディ領域１８４のｎ型不純物濃度よりも低く、且つ、ウェル領域１８６の不純物濃度よりも高い。
【０３２２】
ウェル領域１８６は、第２ボディ領域１８５に隣り合い、第２ボディ領域１８５を取り囲んでいる。ウェル領域１８６のｎ型不純物濃度は、第２ボディ領域１８５のｎ型不純物濃度よりも低い。
【０３２３】
すなわち、本実施形態では、エピタキシャル層１７４におけるドレイン領域１８３の周囲には、ドレイン領域１８３から離れるにつれてｎ型不純物濃度が徐々に低くなるように不純物濃度が調整された各領域１８４，１８５，１８６からなるバッファ領域１８２が形成されている。言い換えれば、バッファ領域１８２は、エピタキシャル層１７４においてドレイン領域１８３を囲むように設けられ、且つ、アノードとして機能するｐ型のボディ領域１７８からカソードとして機能するドレイン領域１８３に向かうにつれてｎ型不純物の濃度が徐々に高くなるように設定された領域である。すなわち、バッファ領域１８２は、ドレイン領域１８３側よりもボディ領域１７８側のほうが不純物濃度が低くなるように構成されている。
【０３２４】
本実施形態では、ウェル領域１８６の厚さは、第１ボディ領域１８４及び第２ボディ領域１８５の厚さよりも厚い。第１ボディ領域１８４の厚さは、第２ボディ領域１８５の厚さよりも厚い。なお、各厚さとは、エピタキシャル層１７４の表面の法線方向の長さである。
【０３２５】
バッファ領域１８２の一部は、ＬＯＣＯＳ膜１８８とオーバーラップして配置されている。ウェル領域１８６の幅は、各ボディ領域１８４，１８５の幅よりも長く設定されている。なお、図２６に示すように、本実施形態では、平面視においてバッファ領域１８２とフィールドプレート１９１とは重ならないように配置されていたが、これに限らず、互いに重なるように配置されてもよい。
【０３２６】
なお、各領域１８４，１８５，１８６を形成するための具体的な製造方法は、任意であるが、一例として以下に述べる。ブートダイオード１５１の製造方法は、ウェル領域形成工程、第２ボディ領域形成工程、及び第１ボディ領域形成工程を有する。ウェル領域形成工程では、エピタキシャル層１７４に対してイオン注入を行い且つ熱処理することによりウェル領域１８６を形成する。第２ボディ領域形成工程では、ウェル領域１８６の一部に対してイオン注入を重ねて行い且つ熱処理することにより第２ボディ領域１８５を形成する。第１ボディ領域形成工程では、第２ボディ領域１８５のうちの一部に対してイオン注入を重ねて行い且つ熱処理することにより第１ボディ領域１８４を形成する。またドレイン領域１８３は、例えば第１ボディ領域１８４に対して更にイオン注入を重ねて行うことにより形成される。
【０３２７】
また、第１ボディ領域１８４、第２ボディ領域１８５、及びウェル領域１８６のイオン注入する領域は、例えば次のように設定される。すなわち、第１ボディ領域１８４の外周縁は、ドレイン領域１８３の外周縁よりも１．４μｍに亘り外側となる領域に設定される。第２ボディ領域１８５の外周縁は、ドレイン領域１８３の外周縁よりも０．６μｍに亘り外側でドレイン領域１８３を取り囲む領域に設定される。ウェル領域１８６は、第２ボディ領域１８５の外周縁よりも１．５μｍに亘り外側で第２ボディ領域１８５を取り囲む領域に設定されている。第１ボディ領域１８４は、イオン注入された後、熱拡散などによって広がり、ドレイン領域１８３を取り囲む領域となる。
【０３２８】
なお、ｎ型不純物濃度が異なる複数の半導体領域の層数は、任意の設定事項である。本実施形態では、ｎ型不純物濃度が異なる複数の半導体領域が第１ボディ領域１８４、第２ボディ領域１８５、及びウェル領域１８６の３層であったが、１層以上の半導体領域から構成されていればよい。また、バッファ領域１８２は、段階的に不純物濃度が変化している構成でもよいし、連続的に不純物濃度が変化している構成であってもよい。
【０３２９】
（効果）
上述のブートダイオード１５１の構成によれば、以下のような効果が得られる。
（２８）ブートダイオード１５１は、半導体層としてのエピタキシャル層１７４と、エピタキシャル層１７４の表面に形成されたアノード領域としてのボディ領域１７８と、ボディ領域１７８から間隔を空けてエピタキシャル層１７４に形成されたカソード領域としてのドレイン領域１８３と、ドレイン領域１８３の周囲に設けられたバッファ領域１８２とを備える。バッファ領域１８２は、エピタキシャル層１７４の不純物濃度よりも高く、且つドレイン領域１８３の不純物濃度よりも低く構成されている。
【０３３０】
この構成によれば、ブートダイオード１５１の印加電圧が順方向から逆方向に切り替わった場合、ボディ領域１７８からドレイン領域１８３に向けて空乏層が拡がる。この場合、空乏層がバッファ領域１８２に到達することにより、空乏層の拡大速度が低下する。これにより、逆回復電流の変化速度を低下させることができる。これにより、空乏層がドレイン領域１８３まで達したときに生じる逆回復電流の急激な変化を抑制することができるため、ブートダイオード１５１の耐圧低下を抑制することができる。
【０３３１】
（２９）バッファ領域１８２は、ドレイン領域１８３側よりもボディ領域１７８側のほうが不純物濃度が低くなるように構成されている。言い換えれば、バッファ領域１８２は、ドレイン領域１８３から離れるにつれて不純物濃度が徐々に低くなるように構成されている。詳細には、バッファ領域１８２は、ドレイン領域１８３の不純物濃度よりも低い不純物濃度を有する第１バッファ領域としての第１ボディ領域１８４、第１ボディ領域１８４の不純物濃度よりも低い不純物濃度を有する第２バッファ領域としての第２ボディ領域１８５、及び第２ボディ領域１８５の不純物濃度よりも低い不純物濃度を有する第３バッファ領域としてのウェル領域１８６を有する。
【０３３２】
この構成によれば、空乏層がバッファ領域１８２内で拡大するとき、その拡大速度がウェル領域１８６、第２ボディ領域１８５、及び第１ボディ領域１８４を通過するにつれて徐々に低下する。これにより、空乏層がドレイン領域１８３まで達したときに生じる逆回復電流の急激な変化を抑制することができるため、ブートダイオード１５１の耐圧低下を抑制することができる。
【０３３３】
（３０）ブートダイオード１５１は、エピタキシャル層１７４の表面に設けられたＬＯＣＯＳ膜１８８と、ＬＯＣＯＳ膜１８８上に設けられたフィールドプレート１９１とを有する。この構成によれば、エピタキシャル層１７４における電界の乱れを抑制することができるため、ブートダイオード１５１の耐圧性の向上を図ることができる。
【０３３４】
（３１）ドレイン領域１８３において、４つの曲部１８３ｃ〜１８３ｆは直線部を介して互いに離間して配置されている。この構成によれば、隣り合う曲部の間に直線部が存在しない場合と比較して、隣り合う曲部の相互作用が生じにくく、曲部１８３ｃ〜１８３ｆにおいて局所的な電流集中が生じ難い。これにより、各曲部１８３ｃ〜１８３ｆが破壊され難いため、ブートダイオード１５１の耐圧性の向上を図ることができる。
【０３３５】
（３２）円弧状の各曲部１８３ｃ〜１８３ｆの中心角は、９０°以下に設定されている。この構成によれば、各曲部１８３ｃ〜１８３ｆの中心角が９０°よりも大きく設定される場合に比べ、各曲部１８３ｃ〜１８３ｆにおいて局所的な電流集中が生じ難い。これにより、各曲部１８３ｃ〜１８３ｆが破壊され難いため、ブートダイオード１５１の耐圧性の向上を図ることができる。
【０３３６】
（３３）ボディ領域１７８の内周縁とドレイン領域１８３の外周縁とは相似形状に形成されている。この構成によれば、平面視におけるボディ領域１７８の内周縁とドレイン領域１８３の外周縁との間の距離が概ね等しくなるため、ドレイン領域１８３の外周縁において局所的な電流集中が生じ難い。これにより、ブートダイオード１５１の耐圧性の向上を図ることができる。
【０３３７】
〔モータ駆動回路〕
上述のパワーモジュール１は、３相駆動のブラシレスモータのモータ駆動回路として適用することができる。ブラシレスモータは、例えば空気調和機の室内機のファン又は室外機のファンを駆動するモータ、業務用空気調和機の室外機のファンを駆動するモータ、冷蔵庫のコンプレッサを駆動するモータ、ヘアドライヤのファンを駆動するモータ、空気清浄機のファンを駆動するモータ、給湯ポンプのポンプを駆動するモータ等に適用できる。
【０３３８】
図２７に示すように、モータ駆動回路２１０は、ブラシレスモータ２２０のＵ相コイル２２１、Ｖ相コイル２２２、及びＷ相コイル２２３への駆動電力の供給を制御する。モータ駆動回路２１０は、第１パワーモジュール１Ａ、第２パワーモジュール１Ｂ、第３パワーモジュール１Ｃ、ゲート駆動回路２１１、ＣＲ回路２１２、第１キャパシタ２１３、第２キャパシタ２１４、第３キャパシタ２１５、及び電流検出用抵抗１６２を有する。各パワーモジュール１Ａ〜１Ｃの構成は、上述のパワーモジュール１と同様である。また、各キャパシタ２１３〜２１５のそれぞれは、各パワーモジュール１Ａ〜１Ｃに接続されるブートキャパシタである。
【０３３９】
なお、図２７では、便宜上、第１パワーモジュール１Ａにおいて、第１ダイパッド２１の第１突出部２１ｂは、ブラシレスモータ２２０の駆動電源である直流電源２３０に接続され、第２ダイパッド２４の第２突出部２４ｂは、ブラシレスモータ２２０のＵ相コイル２２１に接続されている。図３に示すように、第１ダイパッド２１は、第１リードフレーム１１と接続されている。また、第１ダイパッド２１は、搭載された第１スイッチング素子４０Ａのドレイン４２（第１ダイパッド２１側の面の電極、図２参照）と電気的に接続されている。したがって、第１ダイパッド２１は、図１７に示すＶＤＣ端子として機能する。同様に、第２ダイパッド２４は、第２リードフレーム１２と接続されている。また、第２ダイパッド２４は、搭載された第２スイッチング素子４０Ｂのドレイン４５（第２ダイパッド２４側の面の電極、図２参照）と電気的に接続されている。したがって、第２ダイパッド２４は、図１７に示すＯＵＴ端子として機能する。第２パワーモジュール１Ｂと第３パワーモジュール１Ｃは、第１パワーモジュール１Ａと同様である。したがって、第２パワーモジュール１Ｂと第３パワーモジュール１Ｃとにおいて、第１ダイパッド２１はＶＤＣ端子として機能し、第２ダイパッド２４はＯＵＴ端子として機能する。
【０３４０】
上述のように、第１パワーモジュール１ＡのＯＵＴ端子は、Ｕ相コイル２２１の一方の端子に電気的に接続されている。第２パワーモジュール１ＢのＯＵＴ端子は、Ｖ相コイル２２２の一方の端子に電気的に接続されている。第３パワーモジュール１ＣのＯＵＴ端子は、Ｗ相コイル２２３の一方の端子に電気的に接続されている。各コイル２２１〜２２３の他方の端子は、互いに接続されている。これらパワーモジュール１Ａ〜１Ｃにより、３相駆動のインバータ回路を構成している。
【０３４１】
各パワーモジュール１Ａ〜１ＣのＶＣＣ端子には、外部電源２３１が電気的に接続されている。
ゲート駆動回路２１１は、各パワーモジュール１Ａ〜１ＣのＨＩＮ端子及びＬＩＮ端子に接続されている。ゲート駆動回路２１１は、第１パワーモジュール１Ａに上側入力信号ＵＨＩＮ及び下側入力信号ＵＬＩＮを出力し、第２パワーモジュール１Ｂに上側入力信号ＶＨＩＮ及び下側入力信号ＵＬＩＮを出力し、第３パワーモジュール１Ｃに上側入力信号ＷＨＩＮ及び下側入力信号ＷＬＩＮを出力する。
【０３４２】
外部電源２３１と各パワーモジュール１Ａ〜１ＣのＶＣＣ端子との間には、キャパシタ２３２とＣＲ回路２１２とが並列に接続されている。
キャパシタ２３２は、電源電圧ＶＣＣを平滑化する。
電流検出用抵抗１６２は、各パワーモジュール１Ａ〜１Ｃにおける第２スイッチング素子４０Ｂのソース４４（図３参照）と接地との間に設けられている。詳細には、電流検出用抵抗１６２は、各パワーモジュール１Ａ〜１Ｃにおける第２スイッチング素子４０Ｂのソース４４に接続されたＰＧＮＤ端子と、ＧＮＤ端子とに接続されている。
【０３４３】
ＣＲ回路２１２は、互いに直列に接続された抵抗２１２ａ及びキャパシタ２１２ｂからなる。抵抗２１２ａとキャパシタ２１２ｂの間の接続ノードは、各パワーモジュール１Ａ〜１ＣのＦＯＢ端子に接続されている。そして、各パワーモジュール１Ａ〜１ＣのＦＯＢ端子は、互いに接続されている。
【０３４４】
図１７に示すように、ＦＯＢ端子は、トランジスタ１４７のドレインとシュミットトリガ１４８の入力端子が接続されている。したがって、各パワーモジュール１Ａ〜１Ｃのトランジスタ１４７と抵抗２１２ａとは、ワイヤードオア回路を構成する。これにより、各パワーモジュール１Ａ〜１ＣのいずれかのＦＯＢ端子から出力された外部異常信号は他のパワーモジュールのＦＯＢ端子に入力される。したがって、１つのパワーモジュールにおいて異常が発生した場合、そのパワーモジュールから出力される外部異常信号によって他のパワーモジュールにおいて各スイッチング素子４０Ａ，４０Ｂをオフすることで、ブラシレスモータ２２０の異常動作を防ぐ。また、ＣＲ回路２１２は、その時定数により、外部異常信号によって各パワーモジュール１Ａ〜１Ｃの第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂをともにオフする時間を調整する。
【０３４５】
このように、各パワーモジュール１Ａ〜１Ｃのいずれかに異常が発生したとき、他のパワーモジュールの第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂもともにオフにすることで、ブラシレスモータ２２０における異常動作の発生を抑制することができる。
【０３４６】
〔その他の実施形態〕
上記実施形態に関する説明は、本発明のパワーモジュールが取り得る形態の例示であり、その形態を制限することを意図していない。本発明のパワーモジュールは、例えば以下に示される上記実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
【０３４７】
（パワーモジュールの全体構成）
・上記実施形態において、図２８に示すようなパワーモジュール１の配置構成であってもよい。
（ａ）リードフレームの集合体１０の各リードフレーム１１〜１９の配列において、第３リードフレーム１３と第７リードフレーム１７とが入れ替えられる。これにより、第３リードフレーム１３は、リードフレームの集合体１０の各リードフレーム１１〜１９の中央に位置している。この場合、第３リードフレーム１３の第３インナリード２８における突起部２８ｂの第１突起２８ｆは、第３ダイパッド２７に向かうにつれて第２リードフレーム１２の第２インナリード２５側に傾斜する。第２突起２８ｇは、第３インナリード２８の第１部分２８ｃに対して第２インナリード２５側に配置される。このように、突起部２８ｂは、横方向Ｘにおいて第３インナリード２８の本体部２８ａと第８リードフレーム１８との間に配置される。
【０３４８】
（ｂ）リードフレームの集合体１０の各リードフレーム１１〜１９の配列において、第４リードフレーム１４と第９リードフレーム１９とが入れ替えられる。これにより、第９リードフレーム１９と集積回路素子５０とを接続する小電流用接続部材７２は、第４リードフレーム１４を跨る。
【０３４９】
この場合、第４リードフレーム１４の構造を次のように変更してもよい。すなわち、第４リードフレーム１４の第４インナリード３２は、封止樹脂６０の第１側面６１側に向かうにつれて第１リードフレーム１１の第１インナリード２２側に傾斜する。第４インナリード３２の中間部には、小電流用接続部材７２が接続される領域を形成する小電流用接続部３５が形成される。小電流用接続部３５は、縦方向Ｙに延びる。これにより、第４インナリード３２において小電流用接続部３５の形状が他の傾斜形状とは異なるため、小電流用接続部材７２を第４インナリード３２に接続するための目印となる。このため、作業者が小電流用接続部材７２による小電流用接続部３５への接続位置を容易に把握することができる。したがって、例えばパワーモジュール１の製造時において、小電流用接続部材７２が正しい位置に接続されているかの確認を容易に行うことができる。また、図２８に示すように、第４リードフレーム１４の接続部３１の縦方向Ｙの寸法が第３リードフレーム１３の第３ダイパッド２７の縦方向Ｙの寸法よりも小さくてもよい。
【０３５０】
・上記実施形態において、図２８に示すような第１リードフレーム１１の第１ダイパッド２１及び第２リードフレーム１２の第２ダイパッド２４の構成であってもよい。すなわち、縦方向Ｙにおいて第１ダイパッド２１の第１収容部２１ａにおける封止樹脂６０の第２側面６２側の端部には、横方向Ｘの内側に向けて凹む鉤部２１ｌが形成されてもよい。鉤部２１ｌは、横方向Ｘにおいて第１収容部２１ａの外周縁に形成される。鉤部２１ｌは、第１収容部２１ａにおいて第１凹部２１ｊが設けられた部分を横方向Ｘに切り欠くように形成される。一方、切欠部２４ｅ（図６参照）を省略することもできる。この構成によれば、第１ダイパッド２１の第１収容部２１ａと第１突出部２１ｂとの縦方向Ｙの間に封止樹脂６０の樹脂が充填されるため、第１ダイパッド２１の縦方向Ｙの移動を規制することができる。なお、図２８に示すように、第２ダイパッド２４にも同様に鉤部２４ｌが形成されてもよい。
【０３５１】
・上記実施形態において、図２８に示すような第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの構成であってもよい。すなわち、第１スイッチング素子４０Ａのゲート４３が縦方向Ｙにおける第１スイッチング素子４０Ａの中央に位置する。第２スイッチング素子４０Ｂのゲート４６が縦方向Ｙにおける第２スイッチング素子４０Ｂの中央に位置する。
【０３５２】
・上記実施形態において、図２９に示すように、第１ダイパッド２１の第１凹部２１ｊを複数の第１凹部２１ｊから構成してもよい。複数の第１凹部２１ｊは、例えば平面視円形の穴である。複数の第１凹部２１ｊは、横方向Ｘにおいて間隔を空けて並べられる。第１凹部２１ｊの形状、大きさ、個数等は任意の設定事項である。例えば第１凹部２１ｊは、２個であってもよいし、４個以上であってもよい。
【０３５３】
・上記実施形態において、ブートダイオード１５１及び抵抗１５３を集積回路素子５０の外部且つパワーモジュール１内に配置してもよい。例えば、図３０に示すように、ＶＣＣ端子としての第７リードフレーム１７の第７インナリード１７ａの先端部１７ｆには、抵抗内蔵ダイオード１５４が実装されている。抵抗内蔵ダイオード１５４は、ブートダイオード及び抵抗を含んで構成される。先端部１７ｆは、第３ダイパッド２７と横方向Ｘに並べられている。先端部１７ｆは、抵抗内蔵ダイオード１５４を支持するために第７インナリード１７ａよりも横方向Ｘに大きい領域を有している。先端部１７ｆには、第３ダイパッド２７に向けて横方向Ｘに延びる突起部１７ｇが形成されている。突起部１７ｇには、集積回路素子５０に電気的に接続された小電流用接続部材７２が接続されている。横方向Ｘにおいて第７リードフレーム１７と隣り合うように第９リードフレーム１９が配置されている。第９リードフレーム１９の第９インナリード１９ａの先端部と抵抗内蔵ダイオード１５４とは、小電流用接続部材７２により電気的に接続されている。
【０３５４】
・上記実施形態において、電流検出用抵抗１６１をパワーモジュール１（封止樹脂６０）内に収容してもよい。例えば、図３１に示すように、抵抗素子としての電流検出用抵抗１６１は、第３リードフレーム１３の第３ダイパッド２７と第４リードフレーム１４の接続部３１とに接続されてもよい。電流検出用抵抗１６１は、第３ダイパッド２７と接続部３１との間を跨る。この構成によれば、パワーモジュール１と電流検出用抵抗１６１とを個別に回路基板に実装する場合に比べ、回路基板の実装面積を小さくすることができる。なお、図２８に示すパワーモジュール１についても同様に電流検出用抵抗１６１を第３ダイパッド２７と第４リードフレーム１４の接続部３１とに接続してもよい。
【０３５５】
・上記実施形態において、リードフレームの集合体１０において、折り曲げたアウタリードと折り曲げない直線状のアウタリードとを交互に設けた基板挿入型のパワーモジュール１としてもよい。例えば、図３２に示すように、第１リードフレーム１１の第１アウタリード２３、第６リードフレーム１６の第６アウタリード１６ｂ、第７リードフレーム１７の第７アウタリード１７ｂ、第４リードフレーム１４の第４アウタリード３３、及び第２リードフレーム１２の第２アウタリード２６は、折り曲げられる。一方、第５リードフレーム１５の第５アウタリード１５ｂ、第３リードフレーム１３の第３アウタリード２９、第８リードフレーム１８の第８アウタリード１８ｂ、及び第９リードフレーム１９の第９アウタリード１９ｂは、縦方向Ｙに延びる直線状である。この構成によれば、パワーモジュール１が面実装される場合に比べ、パワーモジュール１の回路基板の実装面積を小さくすることができる。
【０３５６】
・上記実施形態において、第１ダイパッド２１から切欠部２１ｅを省略してもよいし、第２ダイパッド２４から切欠部２４ｅを省略してもよい。
・上記実施形態において、第１ダイパッド２１のフランジ２１ｄは、基部２１ｃの高さ方向Ｚの中間部分から突出してもよいし、基部２１ｃにおける封止樹脂６０の第１端面６３側の端部から突出してもよい。第２ダイパッド２４のフランジ２４ｄについても同様に変更することができる。
【０３５７】
・上記実施形態において、第１ダイパッド２１の第１収容部２１ａと第２ダイパッド２４の第２収容部２４ａとの間の隙間Ｇ１と、第１ダイパッド２１の第１突出部２１ｂと第２ダイパッド２４の第２突出部２４ｂとの間の隙間Ｇ３とが互いに等しくてもよい。
【０３５８】
・上記実施形態において、第１ダイパッド２１からフランジ２１ｄを省略してもよいし、第２ダイパッド２４からフランジ２４ｄを省略してもよい。
・上記実施形態において、リードフレームの集合体１０の各リードフレーム１１，１２，１５〜１９の規制部１５ｅ〜１９ｅ，２２ｄ，２５ｄ，の少なくとも１つを省略してもよい。また第３リードフレーム１３の第３インナリード２８及び第４リードフレーム１４の第４インナリード３２の少なくとも一方に、封止樹脂６０の第１側面６１側への移動を規制する規制部を設けてもよい。
【０３５９】
・上記実施形態において、リードフレームの集合体１０の全体に銀メッキ（或るいはニッケルメッキ、ＰＰＦ）を施してもよい。この場合、第２ダイパッド２４と大電流用接続部材７１とを接続し、接続部３１と大電流用接続部材７１とを接続した後、リードフレームの集合体１０の全体に銀メッキを施すことが好ましい。これにより、大電流用接続部材７１と第２ダイパッド２４及び接続部３１との接続の信頼性を高めることができる。
【０３６０】
・上記実施形態において、パワーモジュール１の半導体パッケージとして、ＳＩＰタイプに代えて、例えばＳＯＰ等の封止樹脂６０を含む他の半導体パッケージに変更してもよい。
【０３６１】
（スイッチング素子）
・上記実施形態において、第１スイッチング素子４０Ａがスーパージャンクション構造以外の構造であってもよい。なお、第２スイッチング素子４０Ｂについても同様に変更できる。
【０３６２】
・上記実施形態において、ｐ型ベース層８３等の平面形状を、円形、楕円形、五角形、七角形以上の多角形に変更してもよい。
・上記実施形態において、第１スイッチング素子４０Ａ及び第２スイッチング素子４０Ｂの各半導体部分の導電型を反転した構成が採用されてもよい。
【０３６３】
・上記実施形態において、図３３に示すように、第１スイッチング素子４０Ａは、トレンチゲート構造を有してもよい。具体的には、ｎ−型ベース層８１の表面からｎ＋型ソース層８４及びｐ型ベース層８３を貫通するゲートトレンチ９９が形成され、当該ゲートトレンチ９９に、ゲート絶縁膜８５ａを介してゲート電極８６ａが充填されたトレンチゲート構造を有してもよい。
【０３６４】
・上記実施形態において、図３４に示すように、第１スイッチング素子４０Ａは、ｎ＋型基板２４１及びｎ−型ドリフト層２４２の積層構造で形成されてもよい。ｎ型ベース層２４３において、ｎ−型ドリフト層２４２は相対的に不純物濃度が低く、ｎ＋型基板２４１は相対的に不純物濃度が高い。これにより、ｎ＋型基板２４１は、ｎ−型ドリフト層２４２を支持する役割とともに、上記実施形態におけるｎ＋型コンタクト層８８（図１１参照）の役割を兼ねている。
【０３６５】
この第１スイッチング素子４０Ａを製造するには、まず、図３５Ａ及び図３５Ｂに示すように、図１５Ａ及び図１５Ｂの工程と同様に、ｎ＋型基板２４１上に初期ベース層９７が形成され、続いて、複数層のｎ型半導体層９８を積層させてｎ−型ドリフト層２４２が形成される。これにより、ｎ＋型基板２４１及びｎ−型ドリフト層２４２からなるｎ型ベース層２４３が形成される。
【０３６６】
次に、図３５Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層９８のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層８２が形成される。続いて、図１５Ｃの工程と同様に、ｐ型ベース層８３、ｎ＋型ソース層８４、ゲート絶縁膜８５、ゲート電極８６等が形成される。その後は、図１５Ｄ〜図１５Ｅと同様の工程を実行することにより、第１スイッチング素子４０Ａが得られる。なお、第２スイッチング素子４０Ｂについても第１スイッチング素子４０Ａと同様の構造であってもよい。
【０３６７】
（パワーモジュールの回路）
・上記実施形態において、図３６に示すように、上側スイッチ駆動部１００からフィルタ回路１２０を省略してもよい。この場合、レベルシフト回路１１０は、パルスジェネレータ１０５からのオン信号ＳＯＮ及びオフ信号ＳＯＦＦをレベルシフトし、ＲＳフリップフロップ回路１０６に出力する。
【０３６８】
この場合、図３７に示すように、レベルシフト回路１１０は、逆流防止用ダイオード１１５を有する。逆流防止用ダイオード１１５は、アノード側が各トランジスタ１１１，１１２のソース及びバックゲートに接続され、カソード側が接地端ＧＮＤに接続されている。この構成によれば、逆流防止用ダイオード１１５が設けられており、レベルシフト回路１１０での逆回復電流に起因する上側出力信号ＨＯの誤信号の発生を、回避することが可能となっている。
【０３６９】
・上記実施形態のレベルシフト回路１１０に、図３７に示すような逆流防止用ダイオード１１５を追加してもよい。
・上記実施形態において、異常保護部１４０から電流制限回路１４４を省略してもよい。
【０３７０】
（ブートダイオード）
・上記実施形態において、平面視におけるブートダイオード１５１の形状を次のように変更してもよい。
（ａ）図３８に示すように、ブートダイオード１５１のドレイン領域１８３の外周縁は、一対の第１直線部１８３ａ，１８３ｂと、一対の第１直線部１８３ａ，１８３ｂの両端にそれぞれ連なる一対の曲部１８３ｉ，１８３ｊとを有する平面視略長円環状に形成される。曲部１８３ｉ，１８３ｊは、局所的な電流集中を抑制する。また、図３８に示すように、ドレイン領域１８３の外周縁の形状と相似状となるようにボディ領域１７８の内周縁の形状を変更してもよい。
【０３７１】
（ｂ）図３９に示すように、ブートダイオード１５１のドレイン領域１８３は、平面視円環状に形成される。このドレイン領域１８３の外周縁は、局所的な電流集中を抑制する。また、図３９に示すように、ドレイン領域１８３の外周縁の形状と相似状となるようにボディ領域１７８の内周縁の形状を変更してもよい。
【０３７２】
・上記実施形態において、ソース領域１７９は、第１直線状部分１７８ａ，１７８ｂ及び第２直線状部分１７８ｇ，１７８ｈの両方に形成される一方、各曲線状部分１７８ｃ〜１７８ｆに形成されていなくてもよい。またソース領域１７９は、ボディ領域１７８の形状に沿って形成されてもよい。つまり、ソース領域１７９は、平面視略環状に形成されてもよい。また、ソース領域１７９を省略してもよい。
【０３７３】
・上記実施形態において、ＬＯＣＯＳ膜１８８に代えて、ＳＴＩ（Shallow Trench Isolation ）を採用してもよい。このＳＴＩは、ゲート絶縁膜１８７とドレイン領域１８３との間でエピタキシャル層１７４を掘り下げて形成された平面視環状のトレンチに埋設された絶縁体を含む。絶縁体は、エピタキシャル層１７４上で、ゲート絶縁膜１８７と一体的に形成されてもよい。絶縁体としては、酸化シリコンや窒化シリコン等を例示できる。
【０３７４】
・上記実施形態において、ボディ領域１７８は、複数の部分に分割されて断続的に形成されてもよい。この場合、ボディ領域１７８は、内側ＬＯＣＯＳ膜１８８ｂの外周縁に沿う帯状の領域に沿って、複数の部分に断続的に形成されてもよい。
【０３７５】
・上記実施形態において、一つのＬＤＭＩＳ領域１７０内に複数のボディ領域１７８（複数のＬＤＭＩＳ）が形成されてもよい。
・上記実施形態において、半導体基板１７２の導電型をｐ型からｎ型に変更してもよい。この場合、半導体基板１７２の導電型の変更に応じて、その他の領域の導電型も反転すればよい。
【０３７６】
（パワーモジュールを利用した回路）
・図４０に示すように、１個のパワーモジュール１を用いることにより、同期整流型のスイッチング電源回路２５０を構成することができる。スイッチング電源回路２５０は、パワーモジュール１と、インダクタ２５１と、平滑用のコンデンサ２５２とを有する。スイッチング電源回路２５０は、第１スイッチング素子４０Ａと第２スイッチング素子４０Ｂとを相補的（排他的）に駆動して入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する。この場合、使用されるパワーモジュール１は１個である。
【０３７７】
・また、２個のパワーモジュール１を用いることにより、単相全波のモータのモータ駆動回路やＨブリッジの駆動回路を構成することができる。また、４個のパワーモジュール１を用いることにより、ステッピングモータのモータ駆動回路を構成することができる。また、５個のパワーモジュール１を用いることにより、５相駆動のステッピングモータのモータ駆動回路を構成することができる。
【０３７８】
〔付記〕
上記実施形態及び上記変形例から把握することができる技術的思想について以下に記載する。
（付記Ａ１）第１ダイパッドと、前記第１ダイパッドに実装された第１スイッチング素子と、前記第１ダイパッドと電気的に絶縁された第２ダイパッドと、前記第２ダイパッドに実装された前記第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子のスイッチング動作を制御する集積回路素子と、前記第１スイッチング素子、前記第２スイッチング素子、及び前記集積回路素子を封止する封止樹脂と、前記封止樹脂から突出したアウタリード、及び、前記封止樹脂内に設けられ、前記アウタリードと電気的に接続されたインナリードを含むリードフレームの集合体と、を備えるパワーモジュールの製造方法であって、前記第１スイッチング素子を前記第１ダイパッドに実装し、前記第２スイッチング素子を前記第２ダイパッドに実装するスイッチング素子実装工程と、ワイヤボンディングによって前記第１スイッチング素子と前記第２ダイパッドとを接続し、前記第２スイッチング素子と前記複数のインナリードのうちの１つのインナリードとを接続する第１ボンディング工程と、前記第１ボンディング工程の後、前記複数のインナリードにメッキを施すメッキ工程と、前記メッキ工程の後、ワイヤボンディングによって前記集積回路素子と前記複数のインナリードの少なくとも１つとを接続する第２ボンディング工程とを備えることを特徴とするパワーモジュールの製造方法。
【０３７９】
（付記Ｂ１）第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型のアノード領域と、前記アノード領域から間隔を空けて前記半導体層の表面に形成された第１導電型のカソード領域と、前記半導体層において前記カソード領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１導電型のバッファ領域と、を備えることを特徴とするダイオード。
【０３８０】
（付記Ｂ２）前記バッファ領域は、前記カソード領域側よりも前記アノード領域側のほうが不純物濃度が低くなるように構成されている付記Ｂ１に記載のダイオード。
（付記Ｂ３）前記バッファ領域は、前記カソード領域と隣り合い、前記半導体層の不純物濃度よりも高く且つ前記カソード領域の不純物濃度よりも低い第１バッファ領域と、前記第１バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第１バッファ領域の不純物濃度よりも低い第２バッファ領域とを有する付記Ｂ２に記載のダイオード。
【０３８１】
（付記Ｂ４）前記第２バッファ領域を囲むように設けられ、前記半導体層の不純物濃度よりも高く且つ前記第２バッファ領域の不純物濃度よりも低い第３バッファ領域をさらに有する付記Ｂ３に記載のダイオード。
【０３８２】
（付記Ｂ５）前記アノード領域は、平面視において環状に形成され、前記カソード領域は、前記アノード領域の内側に配置され、前記アノード領域の内周縁と前記カソード領域の外周縁とが相似形状である付記Ｂ１〜付記Ｂ４のいずれか１つに記載のダイオード。
【０３８３】
（付記Ｂ６）前記カソード領域の外周縁は、電流集中を抑制する曲部を有する付記Ｂ１〜Ｂ５のいずれか１つに記載のダイオード。
（付記Ｂ７）前記カソード領域の外周縁は、互いに離間した４つの前記曲部と、隣り合う前記曲部の間に設けられ、前記曲部に連なる４つの直線部とを有する付記Ｂ６に記載のダイオード。
【０３８４】
（付記Ｂ８）前記曲部は、円弧状であり、前記曲部の中心角は、９０°以下である付記Ｂ６又は付記Ｂ７に記載のダイオード。
【０３８５】
上記付記Ｂ１〜Ｂ８に対応する課題は以下のとおりである。
ダイオードは、例えば第１導電型の半導体層と、この半導体層の表面に形成された第２導電型のアノード領域と、アノード領域から間隔を空けて上記半導体層の表面に形成された第１導電型のカソード領域とを備える場合がある。また、ダイオードは、ハーフブリッジ回路の上アームのスイッチング素子をオンするためのブートストラップ回路を構成するブートダイオードとして用いられる場合がある。このようなブートダイオードでは、耐圧性が求められる場合がある。
【０３８６】
ここで、ダイオードをブートダイオードとして用いる場合、ブートストラップ動作としてのブートキャパシタを充放電するとき、順方向電圧から逆方向電圧に切り替わることによって逆回復電流が時間の経過とともに直線的に増加する。また、ダイオードに対して逆方向電圧が印加された場合、半導体層においてアノード領域からカソード領域に向けて空乏層が広がる。この空乏層がカソード領域まで達したとき、空乏層が急激に消滅する。このとき、逆回復電流の変化速度（ｄｉ／ｄｔ）が非常に大きくなる。これにより、ダイオードの耐圧が低下し得る。
【０３８７】
これに対して、逆回復電流の変化速度を低下させるため、例えばハーフブリッジ回路を制御するスルーレート（ｄＶ／ｄｔ）を小さくすることが考えられる。しかし、スルーレートを小さくすると、両スイッチング素子のスイッチング速度が低下するため、高速化に懸念が生じる。
以上のことから、本ダイオードに関する課題は、逆方向電圧が印加されることに起因する耐圧低下を抑制することができることである。
【符号の説明】
【０３８８】
１          パワーモジュール
１Ａ        第１パワーモジュール
１Ｂ        第２パワーモジュール
１Ｃ        第３パワーモジュール
１０        リードフレームの集合体
１０Ａ      アウタリード
１０Ｂ      インナリード
１１        第１リードフレーム
１２        第２リードフレーム
１３        第３リードフレーム
１４        第４リードフレーム
２１        第１ダイパッド
２１ａ      第１収容部
２１ｂ      第１突出部
２１ｃ      基部
２１ｄ      フランジ
２１ｊ      第１凹部
２１ｋ      溝部
２２        第１インナリード
２２ａ      第１接続部分
２２ｂ      第２接続部分
２２ｄ      規制部
２３        第１アウタリード
２４        第２ダイパッド
２４ａ      第２収容部
２４ｂ      第２突出部
２４ｃ      基部
２４ｄ      フランジ
２４ｈ      第２凹部
２４ｉ      溝部
２４ｊ      接続領域
２４ｋ      支持領域
２５        第２インナリード
２５ｄ      規制部
２６        第２アウタリード
２７        第３ダイパッド
２８        第３インナリード
２８ａ      本体部
２８ｂ      突起部
２９        第３アウタリード
３１        接続部
３２        第４インナリード
３３        第４アウタリード
４０Ａ      第１スイッチング素子
４０Ｂ      第２スイッチング素子
４３        ゲート
４６        ゲート
４７        半田ペースト（第１導電性ペースト）
４８        半田ペースト（第２導電性ペースト）
５０        集積回路素子
６０        封止樹脂
６１        第１側面（一側面）
７１        大電流用接続部材
７２        小電流用接続部材
８１        ｎ−型ベース層（第１導電型ベース層）
８１ａ      裏面
８２        ｐ型コラム層（第２導電型コラム層）
８３        ｐ型ベース層（第２導電型ベース層）
８４        ｎ＋型ソース層（第１導電型ソース層）
８５        ゲート絶縁膜
８６        ゲート電極
８７        ソース電極
８８        ｎ＋型コンタクト層（第１導電型コンタクト層）
８９        ドレイン電極
９０        トラップレベル領域
１００      上側スイッチ駆動部（駆動部）
１３０      下側スイッチ駆動部（駆動部）
１４０      異常保護部
１５０      ブートストラップ回路
１５１      ブートダイオード
１７４      エピタキシャル層（半導体層）
１７８      ボディ領域（アノード領域）
１８２      バッファ領域
１８３      ドレイン領域（カソード領域）
１８４      第１ボディ領域（第１バッファ領域）
１８５      第２ボディ領域（第２バッファ領域）
１８６      ウェル領域（第３バッファ領域）
１８３ａ    第１直線部（直線部）
１８３ｂ    第１直線部（直線部）
１８３ｃ    曲部
１８３ｄ    曲部
１８３ｅ    曲部
１８３ｆ    曲部
１８３ｇ    第２直線部（直線部）
１８３ｈ    第２直線部（直線部）
２１０      モータ駆動回路
２２０      ブラシレスモータ
ＣＬ        中心線
Ｘ          横方向
Ｙ          縦方向
Ｚ          高さ方向
【図１】
2018022849.tif 000003
【図２】
2018022849.tif 000004
【図３】
2018022849.tif 000005
【図４】
2018022849.tif 000006
【図５】
2018022849.tif 000007
【図６】
2018022849.tif 000008
【図７】
2018022849.tif 000009
【図８】
2018022849.tif 000010
【図９】
2018022849.tif 000011
【図１０Ａ】
2018022849.tif 000012
【図１０Ｂ】
2018022849.tif 000013
【図１０Ｃ】
2018022849.tif 000014
【図１０Ｄ】
2018022849.tif 000015
【図１１】
2018022849.tif 000016
【図１２】
2018022849.tif 000017
【図１３】
2018022849.tif 000018
【図１４】
2018022849.tif 000019
【図１５Ａ】
2018022849.tif 000020
【図１５Ｂ】
2018022849.tif 000021
【図１５Ｃ】
2018022849.tif 000022
【図１５Ｄ】
2018022849.tif 000023
【図１５Ｅ】
2018022849.tif 000024
【図１６】
2018022849.tif 000025
【図１７】
2018022849.tif 000026
【図１８】
2018022849.tif 000027
【図１９】
2018022849.tif 000028
【図２０】
2018022849.tif 000029
【図２１】
2018022849.tif 000030
【図２２】
2018022849.tif 000031
【図２３】
2018022849.tif 000032
【図２４】
2018022849.tif 000033
【図２５】
2018022849.tif 000034
【図２６】
2018022849.tif 000035
【図２７】
2018022849.tif 000036
【図２８】
2018022849.tif 000037
【図２９】
2018022849.tif 000038
【図３０】
2018022849.tif 000039
【図３１】
2018022849.tif 000040
【図３２】
2018022849.tif 000041
【図３３】
2018022849.tif 000042
【図３４】
2018022849.tif 000043
【図３５Ａ】
2018022849.tif 000044
【図３５Ｂ】
2018022849.tif 000045
【図３５Ｃ】
2018022849.tif 000046
【図３６】
2018022849.tif 000047
【図３７】
2018022849.tif 000048
【図３８】
2018022849.tif 000049
【図３９】
2018022849.tif 000050
【図４０】
2018022849.tif 000051