(57)【要約】【課題】  半導体基板の表面に設けられた金属層に加わる応力を低減することができる半導体装置を提供する。【解決手段】  本明細書が開示する半導体装置は、表面にトレンチが形成されている半導体基板と、トレンチ内に配置されているゲート電極と、ゲート電極の表面を覆っている層間絶縁膜と、半導体基板の表面と層間絶縁膜の表面を覆っている第１金属層と、第１金属層の表面から裏面まで貫通する貫通孔と、第１金属層の表面と貫通孔の内面を覆っており、第１金属層よりも高いヤング率を有する第２金属層と、貫通孔内に配置されており、第１金属層の線膨張係数よりも貫通孔の下部の層の線膨張係数に近い線膨張係数を有するピラー層と、第１金属層上の第２金属層の表面を覆っており、第２金属層よりも低いヤング率を有する第３金属層、を備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
表面にトレンチが形成されている半導体基板と、
前記トレンチ内に配置されているゲート電極と、
前記ゲート電極の表面を覆っている層間絶縁膜と、
前記半導体基板の表面と前記層間絶縁膜の表面を覆っている第１金属層と、
前記第１金属層の表面から裏面まで貫通する貫通孔と、
前記第１金属層の表面と前記貫通孔の内面を覆っており、前記第１金属層よりも高いヤング率を有する第２金属層と、
前記貫通孔内に配置されており、前記第１金属層の線膨張係数よりも前記貫通孔の下部の層の線膨張係数に近い線膨張係数を有するピラー層と、
前記第１金属層上の前記第２金属層の表面を覆っており、前記第２金属層よりも低いヤング率を有する第３金属層、
を備えている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置を開示する。
【背景技術】
【０００２】
特許文献１には、半導体基板上に第１の金属膜と高強度金属膜と第２の金属膜が順に積層された電極を備える半導体装置が開示されている。高強度金属膜の強度は、第２の金属層の強度より高い。
【０００３】
上記した構成の半導体装置では、ワイヤやリードを第２の金属層に接続する際に生じる熱により、第２の金属層が変形する。しかしながら、第２の金属層と第１の金属層の間には、第２の金属層の強度より高い強度を有する高強度金属層が設けられている。高強度金属層の変形は小さいため、第１の金属層の変形を抑制することができる。したがって、第１の金属層の変形に起因して半導体基板へ加わる応力を低減することができ、半導体装置の特性変化を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２４９４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置はその動作時に発熱する。特許文献１の半導体装置が発熱した際には、第１の金属層が膨張する。他方、高強度金属膜は高強度であるので、その下部の第１の金属膜が膨張しても、高強度金属膜は変形し難い。その結果、高強度金属膜と第１の金属膜の界面を起点としてクラックが生じる場合がある。クラックが半導体基板に達すると、半導体装置の特性に影響し、半導体装置の信頼性が低下する。本明細書は、半導体基板の表面に設けられた金属層に加わる応力を低減することができる半導体装置を開示する。
【課題を解決するための手段】
【０００６】
本明細書に開示する半導体装置は、表面にトレンチが形成されている半導体基板と、トレンチ内に配置されているゲート電極と、ゲート電極の表面を覆っている層間絶縁膜と、半導体基板の表面と層間絶縁膜の表面を覆っている第１金属層と、第１金属層の表面から裏面まで貫通する貫通孔と、第１金属層の表面と貫通孔の内面を覆っており、第１金属層よりも高いヤング率を有する第２金属層と、貫通孔内に配置されており、第１金属層の線膨張係数よりも貫通孔の下部の層の線膨張係数に近い線膨張係数を有するピラー層と、第１金属層上の第２金属層の表面を覆っており、第２金属層よりも低いヤング率を有する第３金属層、を備える。
【０００７】
なお、ピラー層の線膨張係数は、貫通孔の下部の層の線膨張係数より大きくしてもよいし小さくしてもよい。また、貫通孔の下部の層は、層間絶縁膜であってもよいし、半導体基板（すなわち、半導体層）であってもよいし、その他の層であってもよい。
【０００８】
上記の半導体装置では、第１金属層に設けられた貫通孔内に、ピラー層が配置されている。ピラー層は、貫通孔の下部に位置する層に近い線膨張係数を有する。したがって、半導体装置が発熱した場合における、ピラー層の膨張率と貫通孔の下部に位置する層の膨張率の差は小さい。このため、これらの層同士の剥離が生じ難い。貫通孔の下部の層が半導体基板である場合には、ピラー層が、半導体基板に対して強固に固定される。貫通孔の下部の層が他の層（例えば、層間絶縁膜）である場合には、ピラー層が貫通孔の下部の層を介して半導体基板に強固に固定される。他方、第１金属層（すなわち、金属）の線膨張係数は、半導体基板（すなわち、半導体）の線膨張係数よりも大きい。このため、半導体装置が発熱した際には、第１金属層が半導体基板よりも膨張しようとする。しかしながら、第１金属層に隣接するピラー層が半導体基板に強固に固定されているため、第１金属層がピラー層によって拘束される。このため、第１金属層の膨張がピラー層によって抑止される。すなわち、ヤング率が高い第２金属層の下部の第１金属層が膨張し難い。その結果、第２金属層と第１金属層の界面を起点としたクラックが生じ難い。
【図面の簡単な説明】
【０００９】
【図１】半導体基板の表面を示す平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】変形例の半導体装置の断面図（図２に対応。）である。
【図４】変形例の半導体装置の断面図（図２に対応。）である。
【図５】変形例の半導体装置の断面図（図２に対応。）である。
【図６】変形例の半導体装置を示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線における断面図である。
【図８】変形例の半導体装置を示す平面図である。
【図９】変形例の半導体装置を示す平面図である。
【発明を実施するための形態】
【００１０】
図１は、実施形態に係る半導体装置１０を示している。本実施形態では、半導体装置１０はＩＧＢＴである。図２に示すように、半導体装置１０は、半導体基板２０と、エミッタ電極６０と、コレクタ電極７０を備えている。エミッタ電極６０は、半導体基板２０の表面に配置されている。コレクタ電極７０は、半導体基板２０の裏面に配置されている。なお、図１では、半導体基板２０の表面より上側の構造（エミッタ電極６０等）の図示を省略している。
【００１１】
半導体基板２０は、板状であり、例えば、Ｓｉにより構成されている。半導体基板２０の線膨張係数は、約３．５ｐｐｍ／℃である。半導体基板２０の表面には、複数のトレンチ２１と複数のトレンチ２２が形成されている。図１に示すように、各トレンチ２１は、平面視において、ｘ方向に直線状に伸びている。各トレンチ２１は、ｙ方向に間隔を隔てて並んでいる。各トレンチ２２は、平面視において、ｙ方向に直線状に伸びている。各トレンチ２２は、ｘ方向に間隔を隔てて並んでいる。すなわち、各トレンチ２１、２２は、平面視において格子状に配置されている。各トレンチ２１と各トレンチ２２は、それぞれが交わる点において接続されている。トレンチ２１及び２２によって、半導体基板２０の表面が矩形の領域に区切られている。以下では、当該矩形に仕切られた半導体領域をセル領域１２と称する。
【００１２】
トレンチ２１、２２の内面は、ゲート絶縁膜２４によって覆われている。トレンチ２１、２２内には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板２０から絶縁されている。ゲート電極２６は、トレンチ２１の内部とトレンチ２２の内部に跨って配置されている。すなわち、平面視において、各セル領域１２の周囲が、ゲート電極２６によって囲まれている。ゲート電極２６の表面は、層間絶縁膜２８によって覆われている。すなわち、層間絶縁膜２８は、平面視において各トレンチ２１、２２によって規定される形状と同形状（格子状）である。層間絶縁膜２８は、例えば、酸化シリコンによって構成されている。層間絶縁膜２８の線膨張係数は、約０．５ｐｐｍ／℃である。
【００１３】
次に、エミッタ電極６０の構造について説明する。エミッタ電極６０は、半導体基板２０の表面に広範囲に亘って形成されている。図２に示すように、エミッタ電極６０は、第１金属層３０と、第２金属層３２と、ピラー層３４と、第３金属層３６を備えている。
【００１４】
第１金属層３０は、半導体基板２０の表面と層間絶縁膜２８の表面に設けられている。第１金属層３０は、層間絶縁膜２８が設けられていない部分で半導体基板２０の表面に接している。第１金属層３０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。第１金属層３０は、例えば、ＡｌＳｉ（アルミニウムシリコン）により構成されている。第１金属層３０の線膨張係数は、約２０ｐｐｍ／℃である。第１金属層３０の表面は、層間絶縁膜２８を覆う範囲において、他の範囲より上方に突出している。
【００１５】
第１金属層３０には、その表面から裏面まで貫通する貫通孔３０ａが形成されている。貫通孔３０ａは、層間絶縁膜２８上に設けられている。図１に示すように、貫通孔３０ａは、平面視において層間絶縁膜２８（すなわち、トレンチ２１、２２）に沿って伸びている。したがって、貫通孔３０ａは、平面視において格子状に設けられている。貫通孔３０ａの幅（図１のｘ方向及びｙ方向における幅）は、層間絶縁膜２８の幅より狭い。図２に示すように、貫通孔３０ａの幅は、その上端から下端に向かって徐々に減少している。別言すると、貫通孔３０ａは、上端より下端で幅が狭くなるテーパ状に形成されている。
【００１６】
第２金属層３２は、第１金属層３０の表面と貫通孔３０ａの内面を覆っている。第２金属層３２の厚さは、第１金属層３０及び第３金属層３６（後述）の厚さより薄い。第２金属層３２のヤング率は、第１金属層３０のヤング率及び第３金属層３６のヤング率より高い。第２金属層３２は、例えば、ＴｉＮ（窒化チタン）により構成されている。第２金属層３２の線膨張係数は、約７．８ｐｐｍ／℃である。なお、第２金属層３２は、Ｔｉ層とＴｉＮ層を下からこの順に積層した構造であってもよい。
【００１７】
ピラー層３４は、貫通孔３０ａ内に配置されている。ピラー層３４によって貫通孔３０ａ内が隙間なく満たされている。ピラー層３４は、例えば、Ｗ（タングステン）により構成されている。ピラー層３４の線膨張係数は、約４．４ｐｐｍ／℃である。ピラー層３４の線膨張係数は、第１金属層３０の線膨張係数よりも、層間絶縁膜２８の線膨張係数に近い。なお、別の実施形態において、ピラー層３４は絶縁材料（例えば、層間絶縁膜２８と同じ材料）により構成されていてもよい。
【００１８】
第３金属層３６は、第２金属層３２の表面とピラー層３４の表面を覆っている。第３金属層３６は、例えば、ＡｌＳｉ（アルミニウムシリコン）により構成されている。第３金属層３６の線膨張係数は、約２０ｐｐｍ／℃である。第３金属層３６の表面は、層間絶縁膜２８の上部を覆う範囲において、他の範囲より上方に突出している。
【００１９】
次に、半導体基板２０の内部の構造について説明する。なお、各セル領域１２の構造は同一であるので、以下では、１つのセル領域とその周辺の構造について説明する。図２に示すように、セル領域１２には、エミッタ領域４０、上部ボディ領域４２、バリア領域４４、下部ボディ領域４６及びピラー領域５２が形成されている。また、セル領域１２の下側に、ドリフト領域４８とコレクタ領域５０が形成されている。
【００２０】
エミッタ領域４０は、ｎ型領域であり、半導体基板２０の表面に露出している。エミッタ領域４０は、第１金属層３０にオーミック接触している。エミッタ領域４０は、ゲート絶縁膜２４に接している。
【００２１】
上部ボディ領域４２は、ｐ型領域であり、エミッタ領域４０に接している。上部ボディ領域４２は、半導体基板２０の表面に露出している。上部ボディ領域４２は、エミッタ領域４０の下側で、ゲート絶縁膜２４に接している。上部ボディ領域４２は、ボディコンタクト領域４２ａと低濃度ボディ領域４２ｂを有している。
【００２２】
ボディコンタクト領域４２ａは、高いｐ型不純物濃度を有している。ボディコンタクト領域４２ａは、半導体基板２０の表面に露出している。ボディコンタクト領域４２ａは、第１金属層３０にオーミック接触している。ボディコンタクト領域４２ａは、エミッタ領域４０に隣接している。
【００２３】
低濃度ボディ領域４２ｂは、ボディコンタクト領域４２ａより低いｐ型不純物濃度を有している。低濃度ボディ領域４２ｂは、エミッタ領域４０とボディコンタクト領域４２ａの下側に形成されている。低濃度ボディ領域４２ｂは、エミッタ領域４０の下側でゲート絶縁膜２４に接している。また、低濃度ボディ領域４２ｂの一部は、ボディコンタクト領域４２ａに隣接する位置で半導体基板２０の表面に露出している。
【００２４】
バリア領域４４は、ｎ型領域であり、上部ボディ領域４２（すなわち、低濃度ボディ領域４２ｂ）の下側に形成されている。バリア領域４４は、上部ボディ領域４２によってエミッタ領域４０から分離されている。バリア領域４４は、上部ボディ領域４２の下側でゲート絶縁膜２４に接している。バリア領域４４のｎ型不純物濃度は、エミッタ領域４０のｎ型不純物濃度より低い。
【００２５】
下部ボディ領域４６は、ｐ型領域であり、バリア領域４４の下側に形成されている。下部ボディ領域４６は、バリア領域４４によって上部ボディ領域４２から分離されている。下部ボディ領域４６のｐ型不純物濃度は、低濃度ボディ領域４２ｂのｐ型不純物濃度より低い。下部ボディ領域４６は、バリア領域４４の下側でゲート絶縁膜２４に接している。
【００２６】
ピラー領域５２は、隣接するトレンチ２１に挟まれた領域に形成されている。ピラー領域５２は、ｎ型領域であり、上部ボディ領域４２に隣接している。ピラー領域５２は、半導体基板２０の表面から半導体基板２０の厚み方向（ｚ方向）に伸びている。ピラー領域５２は、上部ボディ領域４２を貫通してバリア領域４４に達している。ピラー領域５２の下端は、バリア領域４４と繋がっている。ピラー領域５２は、上部ボディ領域４２によって、エミッタ領域４０から分離されている。ピラー領域５２のｎ型不純物濃度は、エミッタ領域４０のｎ型不純物濃度より低い。ピラー領域５２の上端は、第１金属層３０に対してショットキー接触している。
【００２７】
ドリフト領域４８は、ｎ型領域であり、下部ボディ領域４６の下側に形成されている。ドリフト領域４８は、下部ボディ領域４６によってバリア領域４４から分離されている。ドリフト領域４８のｎ型不純物濃度は、エミッタ領域４０、バリア領域４４及びピラー領域よりも低い。ドリフト領域４８は、下部ボディ領域４６の下側でゲート絶縁膜２４に接している。
【００２８】
コレクタ領域５０は、ｐ型領域であり、ドリフト領域４８の下側に形成されている。コレクタ領域５０は、ドリフト領域４８によって下部ボディ領域４６から分離されている。コレクタ領域５０は、半導体基板２０の下面に露出している。コレクタ領域５０は、コレクタ電極７０にオーミック接触している。
【００２９】
半導体装置１０が動作すると、半導体基板２０が発熱する。これによって、半導体基板２０上のエミッタ電極６０と層間絶縁膜２８が高温となる。このため、半導体基板２０と、エミッタ電極６０と、層間絶縁膜２８が熱膨張する。ピラー層３４は、貫通孔３０ａの下部に位置する層（すなわち、層間絶縁膜２８）に近い線膨張係数を有する。したがって、半導体装置１０が発熱した場合におけるピラー層３４の膨張率と層間絶縁膜２８の膨張率の差は小さい。このため、これらの層同士の剥離が生じ難い。なお、ピラー層３４と層間絶縁膜２８の間に第２金属層３２が存在するが、第２金属層３２の厚みが薄いため、第２金属層３２はピラー層３４と層間絶縁膜２８の間の剥離のし易さにあまり影響しない。また、本実施形態では、第２金属層３２の線膨張係数が、比較的小さく、ピラー層３４の線膨張係数に近い。したがって、ピラー層３４と層間絶縁膜２８の間で剥離が生じ難い。すなわち、ピラー層３４が層間絶縁膜２８を介して半導体基板２０に強固に固定されている。
【００３０】
第１金属層３０の線膨張係数は半導体基板２０の線膨張係数よりもはるかに大きいため、半導体装置１０が発熱すると、第１金属層３０は半導体基板２０より膨張しようとする。他方、第２金属層３２は、ヤング率が高く変形し難い。第１金属層３０の膨張率が大きすぎると、第２金属層３２が第１金属層３０に合わせて膨張することができず、第２金属層３２と第１金属層３０の界面で剥離が生じる。特に、本実施形態では、第２金属層３２の線膨張係数が第１金属層３０よりもはるかに低いので、第２金属層３２がより膨張し難い。このため、第１金属層３０の膨張率が大きいと、上記の界面で剥離がより生じやすい。
【００３１】
しかしながら、本実施形態では、貫通孔３０ａ内に配置されたピラー層３４によって、第１金属層３０が各セル領域１２毎に分割されている。第１金属層３０を囲繞するピラー層３４が層間絶縁膜２８を介して半導体基板２０に強固に固定されているため、第１金属層３０はピラー層３４に拘束される。このため、第１金属層３０の膨張がピラー層３４により抑止される。したがって、第１金属層３０の膨張率を低減することができる。第１金属層３０が膨張し難いので、第２金属層３２と第１金属層３０の界面で剥離が生じ難い。したがって、第２金属層３２と第１金属層３０の界面を起点としたクラックが生じることを抑制することができる。
【００３２】
なお、図３に示すように、層間絶縁膜２８の内部までピラー層３４が達するように構成してもよい。この構成によると、層間絶縁膜２８を介してピラー層３４を半導体基板２０に対してより強固に固定することができる。
【００３３】
また、図４に示すように、セル領域１２内の第１金属層３０に貫通孔３０ｂを形成し、その内部にピラー層３５を配置してもよい。この構成によると、層間絶縁膜２８の間隔よりも短い間隔でピラー層３４，３５を設けることができる。すなわち、第１金属層３０をより細かく分割することができる。したがって、第１金属層３０の膨張率をより低減することができる。また、ピラー層３５を部分的にショットキー接合部に接するように配置することで、ショットキー障壁を調節することができる。なお、ピラー層３５のみを設ける構成（ピラー層３４を配置しない構成）であってもよい。
【００３４】
また、図５に示すように、第３金属層３６にその上面から下面まで貫通する貫通孔３６ａを設け、第３金属層３６の表面と貫通孔３６ａの内面に第４金属層３８を被膜し、貫通孔３６ａ内を満たすようにピラー層３４ａを形成してもよい。貫通孔３６ａは、図５に示すように、貫通孔３０ａの上部に設けてもよいし、その他の位置に設けてもよい。第４金属層３８は、第２金属層３２と同様の構成を有することができる。また、ピラー層３４ａはピラー層３４と同様の構成を有することができる。この構成によると、第３金属層３６をピラー層３４ａにより拘束することができるため、第３金属層３６の膨張率を低減することができる。すなわち、第３金属層３６に加わる応力を低減することができ、第３金属層３６と第２金属層３２の界面を起点とするクラックが生じることを抑制することができる。また、ピラー層３４の上部にピラー層３４ａを設けることにより、第１金属層３０及び第３金属層３６をセル領域１２毎に分割することができる。
【００３５】
また、図６、７に示すように、ピラー層３４をセル領域１２毎に独立したパターンで形成してもよい。すなわち、平面視において、各セル領域１２が各ピラー層３４に囲まれる構成であってもよい。この構成によると、半導体装置の発熱によるセル領域１２同士の影響（例えば、金属層の膨張による影響等）を低減することができる。なお、図６では、第２金属層３２及びピラー層３４より上側の構造の図示を省略している。
【００３６】
また、貫通孔３０ａのパターンは、特に限定されるものではない。例えば、ｘ方向（トレンチ２１に沿う方向）のみまたはｙ方向（トレンチ２２に沿う方向）のみに直線状に伸びる貫通孔を設けてもよい。また、図８に示すように、複数の貫通孔３０ａを断続的に設けてもよい。また、図９に示すように、セル領域１２が千鳥状に配列されるように貫通孔３０ａを設けてもよい。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：半導体装置
１２：セル領域
２０：半導体基板
２１、２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：第１金属層
３０ａ：貫通孔
３２：第２金属層
３４：ピラー層
３６：第３金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018022836.tif 000009
【図８】
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【図９】
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