(57)【要約】【課題】ワイドバンドギャップ半導体デバイスをパッケージするために使用し得、部分放電に対して高い抵抗を有する、頑強で工業的に利用可能なパワー半導体モジュールを提供する。【解決手段】パワー半導体モジュール（１０）は、パワー電子スイッチを提供する少なくとも１つのパワー半導体チップ（１４）と、少なくとも１つのパワー半導体チップ（１４）が接合されている半導体ウェーハ（１２）とを備える。半導体ウェーハ（１２）は、電界阻止領域（２５）と、少なくとも１つのパワー半導体チップ（１４）が接合されている、電界阻止領域（２５）上の導電領域（１８）とを含むようにドープされる。【選択図】図１
2018022892.tif 000002
【特許請求の範囲】
【請求項１】
パワー電子スイッチを提供する少なくとも１つのパワー半導体チップ（１４）と、
前記少なくとも１つのパワー半導体チップ（１４）が接合されている半導体ウェーハ（１２）とを備え、
前記半導体ウェーハ（１２）は、電界阻止領域（２５）と、前記少なくとも１つのパワー半導体チップ（１４）が接合されている、前記電界阻止領域（２５）上の導電領域（１８）とを含むようにドープされている、パワー半導体モジュール（１０）。
【請求項２】
前記半導体ウェーハ（１２）は、前記半導体ウェーハ（１２）における最大電界強度を低下させるのに適した電界緩和構造（２０）によって前記導電領域（１８）が取り囲まれるようにドープされている、請求項１に記載のパワー半導体モジュール（１０）。
【請求項３】
前記電界緩和構造（２０）は、前記導電領域（１８）までの距離に依存して変化するドーピングを有する導電電界緩和領域（４２）を含む、請求項２に記載のパワー半導体モジュール（１０）。
【請求項４】
前記電界緩和領域（４２）は前記導電領域（１８）と電気的に接触している、請求項３に記載のパワー半導体モジュール（１０）。
【請求項５】
前記電界緩和構造（２０）は、前記導電領域（１８）から電気的に絶縁された複数の導電フィールドリング（４６）を含む、請求項２〜４のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項６】
前記フィールドリング（４６）は電気的に浮遊している、または、
前記フィールドリング（４６）は、前記パワー半導体モジュール（１０）によって供給される電位（ＤＣ＋、ＡＣ）に少なくとも部分的に接続されている、請求項５に記載のパワー半導体モジュール（１０）。
【請求項７】
パッシベーション層（３０）が前記導電領域（１８）の上方の前記半導体ウェーハ（１２）の表面に設けられている、請求項１〜６のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項８】
前記導電領域（１８）はｎドープされている、または、
前記導電領域（１８）を取り囲む電界緩和領域（４２）が、前記導電領域（１８）よりも低濃度でｎドープされている、および／または、
前記導電領域（１８）を取り囲むフィールドリング（４６）が前記導電領域（１８）よりも低濃度でｎドープされている、請求項１〜７のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項９】
前記半導体ウェーハ（１２）は、半導体チップ（１４）が接合されている２つの導電領域（１８）間に、前記パワー半導体モジュール（１０）によって供給される電位（ＤＣ−、ＧＮＤ）に接続された導電ランナー（４４）が設けられるようにドープされる、請求項１〜８のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１０】
前記半導体ウェーハ（１２）は、中央の前記電界阻止領域（２５）よりも高濃度にｐドープされた裏層（２４）を含む、請求項１〜９のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１１】
前記半導体ウェーハ（１２）の前記電界阻止領域（２５）は、１ｍｍより大きな厚さを有し、および／または、
前記導電領域（１８）は、１０〜５０μｍの間の厚さを有する、請求項１〜１０のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１２】
前記半導体チップ（１４）が電気的に接続されている、前記導電領域（１８）上の金属化層（２６）をさらに備える、請求項１〜１１のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１３】
導電シート（２８）が前記金属化層（２６）に接合され、および／または、
前記導電シート（２８）はＣｕ、Ａｌ、Ｍｏ、Ａｇ、またはグラフェンから形成されている、請求項１〜１２のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１４】
前記半導体チップ（１４）は、前記導電領域（１８）上の金属化層（２６）、または前記金属化層（２６）に接合された導電シート（２８）に接合されている、請求項１〜１３のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１５】
前記半導体ウェーハ（１２）は、ＳｉまたはＳｉＣから形成され、および／または、
前記半導体チップ（１４）は、ワイドバンドギャップ電子部品を提供する、請求項１〜１４のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１６】
前記半導体ウェーハ（１２）内にドープされ、少なくとも１つの第１の半導体チップ（１４ａ）が接合され、かつ、前記半導体ウェーハ（１２）内にドープされた電界緩和構造（２０）によって取り囲まれたＤＣ＋導電領域（１８）と、
前記半導体ウェーハ（１２）内にドープされ、少なくとも１つの第２の半導体チップ（１４ｂ）が接合され、前記半導体ウェーハ（１２）内にドープされた電界緩和構造（２０）によって取り囲まれ、かつ、前記第１の半導体チップ（１４ａ）の上面側に電気的に接続されたＡＣ導電領域（１８）と、
前記第２の半導体チップ（１４ｂ）の上面側に電気的に接続されたＤＣ−金属化領域（５６）とをさらに備える、請求項１〜１５のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１７】
前記半導体ウェーハ（１２）内にドープされ、少なくとも１つの第１の半導体チップ（１４ａ）が接合され、かつ、前記半導体ウェーハ（１２）内にドープされた電界緩和構造（２０）によって取り囲まれたＤＣ＋導電領域（１８）と、
少なくとも１つの第２の半導体チップ（１４ｂ）が前記第１の半導体チップ（１４ａ）に対して逆方向に接合されたＤＣ−導電領域（１８）と、
前記半導体ウェーハ内にドープされ、前記半導体ウェーハ（１２）内にドープされた電界緩和構造（２０）によって取り囲まれ、かつ、前記少なくとも１つの第１の半導体チップ（１４ａ）の上面側および前記第２の半導体チップ（１４ｂ）の上面側に電気的に接続されたＡＣ導電領域とをさらに備える、請求項１〜１６のいずれか１項に記載のパワー半導体モジュール（１０）。
【請求項１８】
前記半導体ウェーハ（１２）が裏面側（２２）で接合された金属本体部（６０）、および／または、
前記半導体ウェーハ（１２）および前記少なくとも１つの半導体チップ（１４）を取り囲み、前記半導体ウェーハ（１２）の表面側（１６）および前記少なくとも１つの半導体チップ（１４）を覆う封止材（６２）を収容する筐体（６８）をさらに備える、請求項１〜１７のいずれか１項に記載のパワー半導体モジュール（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、パワー半導体のパッケージングの分野に関し、特に、パワー半導体モジュールに関する。
【背景技術】
【０００２】
発明の背景
ワイドバンドギャップパワーデバイス、たとえば、ＳｉＣ系のデバイスは、２０ｋＶを越えて３０ｋＶまでの阻止電圧で実現可能である。そのようなデバイスは、従来のＳｉ基板のパワーデバイスと比べて複数の利点を有し得る。たとえば、中間電圧応用の全電圧範囲は、簡単な２段階電圧源コンバータ配置で扱うことができる。さらに、高電圧応用における典型的な２段階または３段階配置の場合は、直列に接続される半導体の数を減らすことが可能である。高電圧応用におけるモジュール方式の多段階コンバータまたはカスケードハーフブリッジ配置の場合は、コンバータセルの数を減らすことが可能である。一般に、これにより、ゲートドライバの数および積層された冷却器およびパワーモジュールの数を減らすことも可能である。
【０００３】
加えて、ワイドバンドギャップデバイスおよび関連モジュールの大きさを、Ｓｉデバイスと比べて小さくすることが可能である。
【０００４】
パワー半導体チップをパッケージするためには、通常、これらのチップを、ダイレクトボンド銅（direct bonded Cu（DBC））、活性金属ろう付け銅回路（active metal brazed Cu(AMB））、または直接接合アルミニウム（direct bonded aluminum（DBA））などの基板に接合する。これらの技術に共通して見られるのは、鋭利な金属化端およびＡＭＢろう付け突起においてフィールドグレーディングは通常行われないことであり、これらの技術では、金属化は阻止され、金属、セラミック、およびゲル封止材間の臨界三重点が形成される。
【０００５】
フィールドグレーディングは、部分放電を避けるための、パワー半導体モジュール内の最大電界強度の緩和と関連し得る。セラミック基板に関するフィールドグレーディング法が多数存在する。
【０００６】
ＵＳ  ６，３１０，４０１  Ｂ１は、セラミックに配設された抵抗層によって実現される線形抵抗フィールドグレーディングに関する。
【０００７】
ＵＳ  ２００４／０１４０１１６  Ａ１では、ゲル包囲パワー電子部品内の抵抗フィラーが抵抗フィールドグレーディングのために使用される。
【０００８】
セラミック基板の金属化端およびチャネル上に付与されたポリイミド被覆を使用して金属化端において絶縁耐力を増やすことも知られている。これにより、部分放電を避けることが可能であり、Ｃｕ／セラミック境界面の機械的強度を改善することが可能である。
【０００９】
ＷＯ２０１１／０８００９３  Ａ１では、マイクロバリスターフィラー材料に基づく非線形抵抗フィールドグレーディングが提案されている。
【００１０】
ＵＳ  ２００１／００１４４１３  Ａ１およびＷＯ０１／０４９１４１Ａ１では、線形屈折フィールドグレーディング（linear refractive field grading）法について述べられており、これらは高誘電率材料に基づいている。
【００１１】
パワー半導体モジュールの部分放電要件のため、パワーデバイスのための金属化基板を今日の工業用途における最大阻止電圧である６．５ｋＶより高くなるように変更することは、難題である。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】ＵＳ  ６，３１０，４０１  Ｂ１
【特許文献２】ＵＳ  ２００４／０１４０１１６  Ａ１
【特許文献３】ＷＯ２０１１／０８００９３  Ａ１
【特許文献４】ＵＳ  ２００１／００１４４１３  Ａ１
【特許文献５】ＷＯ０１／０４９１４１Ａ１
【発明の概要】
【課題を解決するための手段】
【００１３】
発明の説明
パワーモジュールをきわめて高い電圧に変更する場合、半導体チップが接合されているセラミック基板の厚さを増やす方法は、期待できるものではないかもしれない。なぜなら、これらの方法は、パワー半導体デバイスの冷却に悪影響を及ぼし、鋭利な電極先端（半径ｒ）におけるピーク電界は、接地への距離ではなくＶ／ｒと同等の電圧に対応するため、期待される利点には制限があるからである。
【００１４】
さらに、セラミック基板外における、または半導体チップが浸漬される封止材、たとえば、抵抗層、高誘電率フィラー、および非線形抵抗層などにおけるフィールドグレーディング法は、フィールドグレーディングの設計において柔軟性に制限があり、かつ、フィールドグレーディング層および材料に製造上の問題があるために、うまくいかない可能性がある。
【００１５】
本発明の目的は、ワイドバンドギャップ半導体デバイスをパッケージするために使用し得、部分放電に対して高い抵抗を有する、頑強で工業的に利用可能なパワー半導体モジュールを提供することである。
【００１６】
この目的は、独立項の主題によって実現される。さらなる例示的な実施形態は、独立項および以下の説明から明らかである。
【００１７】
本発明は、パワー半導体モジュールに関する。パワー半導体モジュールは、１つ以上のパワー半導体チップと、該１つ以上のパワー半導体チップを電気的に接続し、かつ機械的に支持するための他の構成要素とを含むデバイスであり得る。さらに、パワー半導体モジュールは、該１つ以上のパワー半導体チップを収容する筐体および／または封止材を含み得る。
【００１８】
「パワー」という用語は、ここではおよび以下では、１０Ａより大きな、および／または１ｋＶより大きな電流の処理に適したモジュールおよび／または半導体チップを意味し得る。
【００１９】
本発明の一実施形態によると、パワー半導体モジュールは、パワー電子スイッチを提供する少なくとも１つのパワー半導体チップと、少なくとも１つのパワー半導体チップが接合されている半導体ウェーハとを備える。半導体ウェーハは、電界阻止領域と、少なくとも１つのパワー半導体チップが接合されている、電界阻止領域上の導電領域とを含むようにドープされる。接合は、半田付け、焼結、粘着、または他の種類の取り付けを意味し得る。
【００２０】
すなわち、半導体ウェーハは、少なくとも１つのパワー半導体チップを電気的に絶縁し、かつ機械的に支持するための、および／または、パワー半導体チップが取り付けられる高電圧電位の導電領域の端でフィールドグレーディングを提供するための基板として使用可能である。異なる電位の導電領域を有するパワー半導体モジュール配置によって生成される電界が、半導体ウェーハ内で弱められる／緩和される。最も高い電界強度を、異なるようにドープされた領域間の接合部において半導体ウェーハ内で生成することが可能であり、部分放電をきわめて強力に抑制することが可能である。
【００２１】
半導体ウェーハは、ＳｉウェーハまたはＳｉＣウェーハでもよい。そのようなウェーハは、あらゆるパワー半導体材料（たとえば、高信頼性接合インターフェースを考慮する）に対して良好にＣＴＥ適合し得るため、基板としてきわめて適している。特に、半導体ウェーハは、半導体チップと同じ材料で形成され得る。
【００２２】
さらに、半導体ウェーハは、パワーデバイスの熱拡散および冷却に関して良好な熱伝導率（Ｓｉウェーハの場合は１５０Ｗ／ｍＫなど）を有し得る。
【００２３】
パワー半導体チップは、従来のＳｉ系チップでもよい。また、パワー半導体チップは、ワイドバンドギャップデバイスを提供可能であり、および／または、ＳｉＣ系もしくはＧａＮ系でもよい。半導体チップのパワー電子スイッチは、トランジスタ、サイリスタ、またはダイオードであり得る。
【００２４】
要約すると、本発明の一実施形態によると、半導体ウェーハはＳｉまたはＳｉＣで形成され、半導体チップは、ワイドバンドギャップ電子部品を提供する。特に、パワー半導体モジュールは、トランジスタおよびダイオードなどのワイドバンドギャップ電子部品によってスイッチング可能な１０ｋＶより大きな電圧の処理に適し得る。
【００２５】
たとえば、半導体ウェーハは、ドープされて導電領域を生成するベース基板で形成され得る。導電領域は、半導体ウェーハの上部において形成され得る。特に、導電領域は、半導体ウェーハの上面に設けられ得る。
【００２６】
導電領域を、半導体ウェーハ内で高電界勾配および／または高電界強度の位置を変える垂直電圧阻止構造とみなすことも可能である。
【００２７】
ベース基板は、５・１０１２／ｃｍ３未満にｎドープされた、または１．７・１０１３／ｃｍ３未満にｐドープされた半導体基板であり得る。電界阻止領域も、そのようにしてドープし得る。導電領域は、より高濃度にｎドープされてもよく、たとえば、１００倍以上の電荷キャリアを含み得る。電界阻止領域は、実質的に絶縁層であってもよい、半導体ウェーハの層であり得る。
【００２８】
半導体チップは、導電領域の上方に配置可能であり、および／または、導電領域に接合可能である。なお、半導体チップは導電領域上に設けられた金属化層に接合可能であり、または、このような金属化層に接合可能な他の導電要素に接合可能である。
【００２９】
本発明の一実施形態によると、半導体ウェーハは、半導体ウェーハにおける最大電界強度を低下させるのに適した電界緩和構造によって導電領域が取り囲まれるようにドープされる。たとえば、電界緩和構造は半導体ウェーハの上部および／または上面に設けることも可能であり、導電領域と同様に（すなわち、ｎドープまたはｐドープ）ドープ可能である。導電領域および電界緩和構造のドーピングは、注入ドーピング、拡散ドーピング、堆積ドーピングに基づいたものであり得、その後に、任意のドライブインまたは活性化が行なわれ得る。
【００３０】
電界緩和構造を、導電領域の端のための端部終端構造とみなすことも可能である。
本発明の一実施形態によると、電界緩和構造は、導電領域までの距離に依存して変化するドーピングを有する導電電界緩和領域を含む。たとえば、電界緩和領域のｎドーピングは、導電領域からの水平距離が大きくなるにつれて小さくなり得る。そのような電界緩和領域は、横方向ドーピング変化（variation of lateral doping（ＶＬＤ））法を用いて生成し得る。
【００３１】
本発明の一実施形態によると、電界緩和領域は、導電領域と特に半導体ウェーハ内で電気的に接触している。このようにして、電界緩和領域において抵抗電界緩和が起こり得る。
【００３２】
本発明の一実施形態によると、電界緩和構造は、導電領域から電気的に絶縁された多数の導電リング（フィールドリングとも呼ばれる）を、少なくとも半導体ウェーハ内で含む。これらのリングは、単に部分的に導電領域を囲んでいることも可能である。しかしながら、これらのリングを閉じることも可能である。
【００３３】
これらのリングを導電領域よりも高濃度にドープすることが可能である。たとえば、導電領域はｎドープされてもよく、これらのリングは、ｎドープ領域またはｎ＋ドープ領域から形成される。
【００３４】
ここで、上記および下記において、記号「＋」および「−」は、「＋」または「−」のないドーピングに対して、約１０〜１００倍高濃度の、および／または低濃度のドーピングを意味し得る。たとえば、ｎ＋ドープされた領域は、ｎドープされた領域よりも１０〜１００倍高濃度にドープすることができ、ｎドープされた領域は、ｎ−ドープされた領域よりも１０〜１００倍高濃度にドープされ得る。
【００３５】
また、リングのリング幅は、リングから導電領域までの距離に対して一定であり得る、または変化し得る。たとえば、リング幅は、導電領域からの距離が大きくなるにつれて減少し得る。
【００３６】
また、リングのリング幅は導電領域よりも浅く、または深くなり得る。
フィールドリングは浮遊し得、または部分的にバイアスされ得る。
【００３７】
本発明の一実施形態によると、フィールドリングは電気的に浮遊している。すなわち、フィールドリングは、パワー半導体モジュールの動作中に特定の電位（接地、ＤＣ＋、またはＤＣ−など）を供給するパワー半導体モジュールの導体に接続されていない。
【００３８】
本発明の一実施形態によると、フィールドリングは、パワー半導体モジュールによって供給される電位に少なくとも部分的に電気的に接続されている。たとえば、フィールドリングは、部分的に半絶縁層を介して電位に接続し得る。
【００３９】
本発明の一実施形態によると、導電領域はｎドープされる。導電領域を取り囲む電界緩和領域が、導電領域よりも低濃度でｎドープされ、および／または、導電領域を取り囲むフィールドリングが導電領域よりも低濃度でｎドープされる。
【００４０】
本発明の一実施形態によると、パッシベーション層が導電領域の上方の半導体ウェーハの表面に設けられている。このパッシベーション層は、少なくとも、半導体チップの傍に設けられてもよく、および／または、電界緩和構造の上方に設けられてもよい。たとえば、パッシベーション層は半導体ウェーハの表面の化学的劣化を防ぎ得るものであり、ポリイミドで形成され得る。
【００４１】
本発明の一実施形態によると、半導体ウェーハは、半導体チップが接合されている２つの導電領域間に、パワー半導体モジュールによって供給される電位に接続された導電ランナーが設けられるようにドープされる。ランナーは、２つの電界緩和構造間の導電領域でもよく、電界緩和構造から電気的に絶縁されている。ランナーは、ＤＣ−または接地電位に接続し得る。ランナーは、半導体ウェーハをドープすることによっても生成され得る。たとえば、ランナーはｐドープされてもよく、または、ｐ+ドープされてもよい。そのようなランナーによって、半導体チップの下方の導電領域からのリーク電流を減少し得る。
【００４２】
本発明の一実施形態によると、半導体ウェーハは、中央の電界阻止領域よりも高濃度にｐドープされた裏層を含む。たとえば、半導体ウェーハの裏面側のドーピングは、ｐ＋、ｐ、またはｐ−でもよい。この裏層に、半導体ウェーハの裏面側を完全に覆うことが可能な金属化層を取り付け得る。
【００４３】
本発明の一実施形態によると、半導体ウェーハの電界阻止領域は、１ｍｍより大きな厚さ（たとえば、１ｍｍと２．５ｍｍの間）を有し、および／または、導電領域は、１０〜５０μｍの間の厚さを有する。すなわち、導電領域は、電界阻止領域よりもはるかに薄くてもよい。
【００４４】
本発明の一実施形態によると、パワー半導体モジュールは、半導体チップが電気的に接続される、導電領域上の金属化層をさらに備える。そのような金属化層は、半導体チップおよび／または導電シートを接合するために加えられ得る。
【００４５】
本発明の一実施形態によると、導電シートは金属化層に接合されている。導電シートははるかに厚くてもよく、たとえば、導電領域上の金属化層よりも１０倍以上厚くてもよい。導電シートは、Ｃｕ、Ａｌ、Ａｇ、Ｍｏ、またはグラフェンから形成され得る。
【００４６】
さらに、半導体ウェーハの裏面側、すなわち、導電領域が設けられている側の反対側の金属化層を設け得る。この金属化層に対して、別の金属シート、またはモリブデンの本体部などの金属本体部を接合し得、これは、機械的支持体および／またはヒートシンクとして機能し得る。
【００４７】
本発明の一実施形態によると、パワー半導体モジュールは、半導体ウェーハが裏面側で接合された金属本体部を含む。
【００４８】
本発明の一実施形態によると、半導体チップは、導電領域上の金属化層、または金属化層に接合された導電シートに接合されている。既に述べたように、半導体チップを金属化層に直接接合してもよく、または、別の導電体を介して間接的に接合してもよい。
【００４９】
パワー半導体モジュールは、２つ以上のパワー半導体スイッチの回路を搭載する、および／または含むことが可能である。たとえば、パワー半導体モジュールはハーフブリッジを含み得る。
【００５０】
ハーフブリッジは、１つ以上の第１の半導体スイッチ（これらは並列に接続し得る）を含み得、これらのスイッチは、１つ以上の第２の半導体スイッチ（これらは並列に接続し得る）と直列に接続されている。該１つ以上の第１の半導体スイッチは、１つ以上の第１の半導体チップによって提供され得る。該１つ以上の第２の半導体スイッチは、１つ以上の第２の半導体チップによって提供され得る。
【００５１】
本発明の一実施形態によると、パワー半導体モジュールは、全ての半導体チップが同じ方向で半導体ウェーハに接合されているハーフブリッジを含み得る。ここでおよび以下では、半導体チップの方向は、その電源電極（ベース、ドレインなど）を意味する。同じ方向のチップは、同じ電源電極によって半導体ウェーハに接合されている。
【００５２】
本発明の一実施形態によると、パワー半導体モジュールは、半導体ウェーハ内にドープされ、少なくとも１つの第１の半導体チップが接合され、かつ、半導体ウェーハ内にドープされた電界緩和構造によって取り囲まれたＤＣ＋導電領域と、半導体ウェーハ内にドープされ、少なくとも１つの第２の半導体チップが接合され、かつ、半導体ウェーハ内にドープされた電界緩和構造によって取り囲まれたＡＣ導電領域とをさらに備える。ＡＣ導電領域は、第１の半導体チップの上面側に電気的に接続され、ＤＣ−金属化層は、第２の半導体チップの上面側に電気的に接続されている。
【００５３】
本発明の一実施形態によると、パワー半導体モジュールは、第２の半導体チップによって、第１の半導体チップの逆方向に半導体ウェーハに接合されたハーフブリッジを含み得る。第２の半導体チップは、フリップチップとみなすことも可能である。たとえば、そのような構成により、半導体ウェーハの上にＡＣ金属化層は存在しない、または、小さなＡＣ金属化層しか存在しない可能性がある。
【００５４】
本発明の一実施形態によると、パワー半導体モジュールは、半導体ウェーハ内にドープされ、少なくとも１つの第１の半導体チップが接合され、かつ、半導体ウェーハ内にドープされた電界緩和構造によって取り囲まれたＤＣ＋導電領域と、少なくとも１つの第２の半導体チップが第１の半導体チップに対して逆方向に接合されたＤＣ−導電領域と、半導体ウェーハ内にドープされ、半導体ウェーハ内にドープされた電界緩和構造によって取り囲まれ、かつ、少なくとも１つの第１の半導体チップの上面側および第２の半導体チップの上面側に電気的に接続されたＡＣ導電領域とをさらに備える。
【００５５】
導電スペーサを、第２のフリップチップと対応する金属化層との間に配置し得る。
全ての構成において、半導体チップは、半導体チップの上面側に取り付けられた導電クリップによって、別の半導体チップ、金属化層、または他の導電領域と電気的に相互接続され得る。クリップは、放電を避けるために、接合ワイヤと比べて大きな径および低い曲率を有していてもよい。
【００５６】
本発明の一実施形態によると、パワー半導体モジュールは、半導体ウェーハおよび少なくとも１つの半導体チップを取り囲み、半導体ウェーハの表面側を覆い、かつ、少なくとも１つの半導体チップを覆う封止材を収容する筐体をさらに含む。たとえば、封止材は、筐体内へ入れることが可能である。
【００５７】
本発明のこれらおよび他の態様は、以下で説明される実施形態から、および実施形態を参照して明らかになるであろう。
【００５８】
本発明の主題は、添付の図面に示される例示的な実施形態を参照して、以下で詳細に説明される。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るパワー半導体モジュールの概略断面図である。
【図２】本発明のさらなる実施形態に係るパワー半導体モジュールの概略断面図である。
【図３】本発明のさらなる実施形態に係るパワー半導体モジュールの概略断面図である。
【図４】本発明のさらなる実施形態に係るパワー半導体モジュールの概略断面図である。
【図５Ａ】本発明のさらなる実施形態に係るパワー半導体モジュールの概略上面図である。
【図５Ｂ】図５Ａのパワー半導体モジュールの概略断面図である。
【図６Ａ】本発明のさらなる実施形態に係るパワー半導体モジュールの概略上面図である。
【図６Ｂ】図６Ａのパワー半導体モジュールの概略断面図である。
【図７】本発明のさらなる実施形態に係るパワー半導体モジュールの筐体の概略斜視図である。
【図８】本発明のさらなる実施形態に係るパワー半導体モジュールの筐体の概略斜視図である。
【図９】本発明のさらなる実施形態に係るパワー半導体モジュールの筐体の概略斜視図である。
【発明を実施するための形態】
【００６０】
図面で使用される参照符号およびそれらの意味は、参照符号のリストに一覧にまとめられている。原則として、図面において、同じ部分には同じ参照符号が付されている。
【００６１】
例示的な実施形態の詳細な説明
図１および図２は、パワー半導体チップ１４が接合された半導体ウェーハ１２を含むパワー半導体モジュール１０の概略断面図である。
【００６２】
半導体ウェーハ１２は、高抵抗を有し得る、および／または、わずかにｐ−ドープされ得る、Ｓｉで形成されたベース基板を含む。表面側１６では、半導体ウェーハ１２はドープされて、ｎドープされた、またはｎ＋ドープされた導電領域１８、およびｎドープされた、またはｎ＋ドープされた、導電領域１８を取り囲む電界緩和構造２０を形成する。
【００６３】
裏面側２２では、半導体ウェーハ１２は、ドープされて、ｐドープされたまたはｐ+ドープされた層２４を形成し得る。この層は、裏面側２２のほぼ全表面に延在する。
【００６４】
たとえば、ベース基板は、１〜２．５ｍｍの間の厚さを有する、５・１０１２／ｃｍ３未満にｎドープされた、または１．７・１０１３／ｃｍ３未満にｐドープされた高抵抗率シリコンウェーハ１２でもよい。電界阻止領域２５または電界阻止層２５は、導電パターン１８、２０と、同様にドープされた任意の裏層２４との間に形成される。電界阻止領域２５は、半導体ウェーハ１２の全幅にわたって延在し得る。
【００６５】
導電パターン１８、２０および／または裏層２４は、ディープドーピング（注入、拡散、堆積、および／またはドライブイン）によって半導体ウェーハ１２に生成し得る。たとえば、領域１８などのきわめて高濃度にドープされたｎ＋領域は、ＰＯＣＬ３からリン堆積およびその後のドライブインによって得ることができる。領域１８および／または電界緩和構造２０の厚さは１０〜５０μｍでもよく、これは、たとえば、２〜２５時間の拡散の後の場合である。
【００６６】
たとえば、約２０ｋＶの電圧阻止能力を得るためには、導電領域１８および／または電界緩和構造２０を２・１０１２／ｃｍ３〜４・１０１３／ｃｍ３のドリフトドーピング（Ｓｉ）で生成し得る。
【００６７】
全ての導電領域１８上に金属化層２６が形成され、この層は、パワー半導体モジュール１０の負荷電流を伝えることが可能な厚さを有し得る。代替的に、金属化層２６は導電シート２８が接合された接合層でもよく、主に負荷電流を伝えてもよい。金属化または接合層２６は、標準的なはんだ付け可能な、または焼結可能な金属化層、たとえば、Ｔｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉ／ＡｕもしくはＴｉ／Ｎｉ／Ｐｔでもよく、または、厚い金属化層として、Ｃｕ、Ａｇ、もしくはＡｌ系でもよい。導電シートは金属シートでもよく、たとえば、Ｃｕ、Ａｌ、Ｍｏ、もしくはＡｇで形成されてもよく、または、グラフェンで形成されてもよい。
【００６８】
その後、それぞれの半導体チップ１４は、金属化層２６または導電シート２８に接合され得る。
【００６９】
表面側１６の半導体ウェーハ１２の表面を、パッシベーション層３０によって、金属化層２６が形成される領域を除く全領域、または、少なくとも導電領域１８および電界緩和構造２０の上方の金属化層２６の傍らで被覆可能である。
【００７０】
パッシベーション層３０は、炭素系の層、ガラス、ＢＣＢ（ビスベンゾシクロブテン）、ＤＬＣ（ダイヤモンド状炭素）、ＳｉＰＯＳ（半絶縁多結晶シリコン）および／またはポリイミドなどの１つ以上の半絶縁層でもよく、およびに／または、表面の化学的パッシベーションのために、および／または帯電効果を避けるために使用可能である。
【００７１】
裏面側２２では、半導体ウェーハ１２は裏面側接合層３２で被覆可能であり、この層によって、半導体ウェーハ１２の全裏面側表面を被覆可能である。
【００７２】
半導体チップ１４は、トランジスタおよび／またはサイリスタ、すなわち、能動的に切替可能なスイッチでもよく、ハーフブリッジを形成し得る。第１の半導体チップ１４ａの底面側は、半導体チップ１４ａの下方の金属化層２６および／または導電シート２８を介して、パワー半導体モジュール１０のＤＣ＋出力３４と相互接続可能である。第１の半導体チップ１４ａの上面側は、導体３３によって、第２の半導体チップ１４ｂの下方の金属化層２６および／または導電シート２８と電気的に相互接続可能である。この導体３３および／または第２の半導体チップ１４ｂの下方の金属化層２６および／または導電シート２８は、パワー半導体モジュール１０のＡＣ出力と相互接続可能である。第２の半導体チップ１４ｂの上面側は、パワー半導体モジュール１０のＤＣ−出力３８と相互接続可能である。
【００７３】
裏層３２は、ＧＮＤと示されている接地電位と相互接続可能であり、および／または、ヒートシンクもしくは冷却器に接続可能である。
【００７４】
ドーピングによって、接合部４０が半導体ウェーハ１２内に形成され、これによって、主に高電圧を阻止できる。半導体ウェーハ１２内で接合部４０において、パワー半導体モジュール１０が動作しているときに存在する高電界のフィールドグレーディングまたは電界緩和が主にもたらされる。
【００７５】
ＡＣ出力３６と比較してＤＣ＋出力３４が正電位の場合、次に接地電位（ＧＮＤ）になると、第１の半導体チップ１４ａの下方の接合部４０は主阻止接合部となる。ＤＣ−出力３８と比較してＡＣ出力３６が正電位の場合、第２の半導体チップ１４ｂの下方の接合部４０は主阻止接合部である。
【００７６】
図１および図２では、電界緩和構造は横方向ドーピング変化（variation of lateral doping（ＶＬＤ））を有する導電領域４２によって提供され、導電領域４２は、領域１８と直接接触している。一般に、領域４２は、異なるドーピングを有する領域１８の一部でもよい。たとえば、領域１８はｎ＋ドープされてもよく、領域４２はｎドープされてもよい。フィールドグレーディングは、ＶＬＤ終端を介して半導体ウェーハ１２でなされ得る。
【００７７】
領域１８は対応する半導体チップ１４の下方で延在する一方で、領域４２は領域１８の傍らに設けられてもよい。領域４２は、半導体チップ１４によって覆われなくてもよい。
【００７８】
たとえば、領域４２におけるドーピングレベルは、領域１８までの距離が増えるにしたがって低下することがある。抵抗が変化するために、接合部４０における電界の最大値は低下し得る。
【００７９】
図１に示すように、導電ランナー４４が設けられてもよく、これも、２つの電界緩和構造２０間の半導体ウェーハ１２の表面側１６内にドープされる。たとえば、ランナー４４はｐドープされてもよく、ｐ+ドープされてもよい。導電領域としてもみなすことのできるランナー４４は、半導体ウェーハ１２内に位置し、領域１８、４２から電気的に分離されていてもよい。ランナー４４は、ＤＣ−電位または接地電位に電気的に接続されて、電界緩和構造２０間で定められた電位を発生可能である。
【００８０】
図２は、そのようなランナー４４を備えていないパワー半導体モジュール１０を示す。
図３および図４は、パワー半導体モジュール１０の断面を示す。このモジュールは図１および図２のモジュールと同様に設計可能だが、フィールドリング４６という形態の、異なる電界緩和構造を有する。
【００８１】
各フィールドリング４６は、半導体ウェーハ１２の表面内でドープされた導電領域またはチャネルでもよい。たとえば、領域１８はｎ＋ドープされてもよく、フィールドリング４６はｎドープされてもよい。
【００８２】
フィールドリング４６は、少なくとも半導体ウェーハ１２内において互いにおよび／または領域１８から電気的に分離され得る。フィールドリング４６は、完全にまたは部分的に領域１８を取り囲んでもよい（すなわち、リングセグメントでもよい）。さらに、フィールドリング４６の横方向の幅は、領域１８からの距離が大きくなるにつれて減少し得る。
【００８３】
フィールドリング４６は浮遊し得る、すなわち、パワー半導体モジュールのいかなる電位からも分離され得る。しかしながら、フィールドリングにバイアスがかかっていてもよい。すなわち、フィールドリングは、ＧＮＤ、ＤＣ＋、またはＤＣ−などの電位に電気的に接続していてもよい。
【００８４】
図５Ａは、上から見たパワー半導体モジュール１０のさらなる実施形態を示す。図５Ｂは、図５Ａのパワー半導体モジュールの断面を示す。
【００８５】
図５Ａおよび図５Ｂのパワー半導体モジュールは、図１および図２のパワー半導体モジュールと同様に設計可能である。金属化層２６および導電領域１８を、電界緩和領域４２および／またはフィールドリング４６などの電界緩和構造２０によって取り囲み得る。図５Ｂでは、電界緩和領域４２が示されている。しかしながら、ここでは、フィールドリング４６を代替的にまたは付加的に使用可能である。
【００８６】
ＤＣ＋側では、複数の半導体チップ１４、１４ａが下方の金属化層２６（または金属化層２６上の導電シート２８）に接合されている。さらに、ＡＣ側では、複数の第１の半導体チップ１４、１４ａが下方の金属化層２６（または金属化層２６上の導電シート２８）に接合されている。半導体チップ１４の２列間および対応する電界緩和構造２０間では、２つのゲート金属化層４８が半導体ウェーハ１２上に配置され、ワイヤボンド５０を介して半導体チップ１４のゲート電極およびパワー半導体モジュール１０のゲート出力５２と接続されている。
【００８７】
第１の半導体１４、１４ａの上面側はクリップ３３によって第２の半導体チップ１４ｂの下方の金属化層２６（または金属化層２６上の導電シート２８）と接続している。図５に示すように、クリップ３３は低曲率および／または接合ワイヤ５０よりも大きな断面を有する、丸みを帯びた端を有していてもよい。
【００８８】
図５Ａはまた、本来丸い半導体ウェーハ１２を実質的に矩形５４に切断し得ることを示している。
【００８９】
図５Ａでは、他の金属化層２８と同様に、半導体ウェーハ１２の表面に堆積し得るＤＣ−金属化層５６が示されている。金属化層５６は、半導体ウェーハ１２内にドープされた導電領域の上方に位置する必要がなく、および／または、電界緩和構造によって取り囲まれる必要がない。金属化層５６上では、金属化層２８と同様に、導電シートが接合され得る。金属化層５６は、クリップ３３と同様に設計可能な１つ以上のクリップ５８で第２の半導体チップの上面側と相互接続し得る。さらに、ＤＣ−出力３６は、金属化層５６と相互接続し得る。
【００９０】
図５Ｂでは、半導体ウェーハ１２の裏面側２２が、ヒートシンクとして、および半導体ウェーハ１２のための機械的支持体として機能し得る金属本体部６０に接合可能であることが示されている。たとえば、金属本体部６０は、モリブデンで形成することが可能であり、および／または、裏面側接合層３２にＡｇ焼結可能である（図１〜図４を参照）。
【００９１】
さらに、半導体ウェーハの表面側１６の構成要素は、シリコーンゲルまたはエポキシなどの封止材６２に鋳込むことが可能である。これらの封止された構成要素は、半導体チップ１４、金属化層２６、導電シート２８、クリップ３３、および接合ワイヤ５０を含む。
【００９２】
図６Ａは、上から見たパワー半導体モジュール１０のさらなる実施形態を示す。図６Ｂは、図６Ａのパワー半導体モジュールの断面を示す。図６Ａおよび図６Ｂの実施形態は、図５Ａおよび図５Ｂのパワー半導体モジュールと同様に設計し得るが、第２の半導体チップ１４ｂとしてフリップチップを有している。
【００９３】
図６Ａおよび図６Ｂでは、第２の半導体チップ１４ｂの上面側は金属スペーサ６４を介して金属化層２６および／または導電シート２８に接合されている。金属スペーサ６４によって、半導体チップ１４をさらに絶縁することができる。底面側はクリップ３３に接合され、これは、ＡＣ出力３６が相互接続されるＡＣ−金属化層６６にも電気的に相互接続される。ＤＣ−出力は、第２の半導体チップ１４ｂの下方の金属化層２６と相互接続されている。
【００９４】
図６Ａおよび図６Ｂの設計によって、図５Ａおよび図５Ｂと比べて、ＡＣ金属化層６６のＧＮＤに対する浮遊容量を減らすことができる。
【００９５】
図６Ａおよび図６Ｂでは、第１の半導体チップ１４ａの下方の導電領域１８および金属化層６６の下方の導電領域（領域１８と同様に、半導体ウェーハ１２でドープされている）は各々、電界緩和構造２０によって取り囲まれている。この構造は、これまでの図面に関して説明したように、たとえば、電界緩和領域４２および／またはフィールドリング４６として設計可能である。
【００９６】
第２の半導体チップ１４ｂの下方の領域１８は電界緩和構造によって取り囲まれていない。
【００９７】
図６Ｂに示すように、電界緩和構造２０を有する半導体ウェーハの表面の領域は、パッシベーション層３０によって覆われていてもよい。
【００９８】
図７は、筐体６８を有するパワー半導体モジュール１０を示し、そこでは、半導体ウェーハ１２およびこれに取り付けられた構成要素が、図面を用いて説明したように、密閉されていてもよい。一方側では、筐体６８は、ＤＣ＋出力３４、ＤＣ−出力３８、およびＡＣ出力３６用の電源端子７０ａ、ならびにゲート出力５２用の補助端子７０ｂを有し得る。図７の筐体６８は、プラスチック製でもよい。
【００９９】
図８および図９は筐体６８を有するパワー半導体モジュール１０を示し、そこでは、半導体ウェーハ１２およびこれに取り付けられた構成要素が、図面を用いて説明したように、密閉されていてもよい。筐体６８は、積層に適し得る。すなわち、２つ以上のパワー半導体モジュールを、それらの電源端子７０ａのうちの少なくともいくつかが接触して電気的に相互接続するように、たとえば間に放熱器が置かれた状態で、互いに積層してもよい。
【０１００】
図８および図９の筐体６８は、セラミックで形成されてもよく、および／または、気密封止されて、繊細な終端領域に水分が侵入することを防ぎ得る。さらに、筐体６８は、端子７０ａ、７０ｂのための気密封止されたセラミックフィードスルーを有していてもよい。
【０１０１】
図８において、２つの電源端子７０ａは、筐体６８の両側に配置される。これらの側は平坦で、モジュール１０を積層するときの接触に適している。たとえば、電源端子７０ａはＤＣ＋およびＡＣ用でもよい。たとえばＤＣ−用に、筐体６８の側面側にさらに電源端子７０ａを設けてもよい。
【０１０２】
図９では、２つの電源端子７０ａ（たとえば、ＤＣ＋およびＤＣ−用）が筐体６８の同じ側に配置され、第３の電源端子７０ａ（たとえば、ＡＣ用）が反対側に配置される。図８と同様に、これらの側は平坦で、モジュール１０を積層するときの接触に適している。
【０１０３】
図８および図９の双方において、ゲート出力５２用の補助端子７０ｂが筐体６８の側面に設けられてもよい。
【０１０４】
本発明は図面および上述の説明において詳細に図示され記述されているが、このような図示および記述は制限的なものではなく、説明的または例示的なものであると考えるべきである。つまり、本発明は開示された実施形態に制限されない。図面、開示、および添付の請求項の検討から、開示された他の実施形態の変形例が、請求項に記載の本発明を実施する当業者によって理解され、行なうことができる。請求項において、「備える、含む」という語は他の構成要素またはステップを除外せず、単数は複数を除外しない。ただ１つのプロセッサもしくはコントローラ、または他のユニットは、請求項に列挙されるいくつかのアイテムの機能を果たすことができる。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組み合わせが効果的に使用されることができないことを示してはいない。請求項におけるいずれの参照符号も、本発明の範囲を制限するものとして解釈されるべきではない。
【符号の説明】
【０１０５】
１０  パワー半導体モジュール、１２  半導体ウェーハ、１４  半導体チップ、１６  表面側、１８  導電領域、２０  電界緩和構造、２２  裏面側、２４  裏層、  ２５  電界阻止領域、２６  金属化／接合層、２８  導電シート、３０  パッシベーション層、３２  接合層、３３  導体／クリップ、３４  ＤＣ＋出力、３６  ＡＣ出力、３８  ＤＣ−出力、４０  接合部、４２  電界緩和領域、４４  導電ランナー、４６  フィールドリング、４８  ゲート金属化層、  ５０  接合ワイヤ、５２  ゲート出力、５４  長方形、５６  金属化層、５８  クリップ、６０  金属本体部、６２  封止材、６４  金属スペーサ、６６  金属化層、  ６８  筐体、７０ａ  電源端子、７０ｂ  補助端子。
【図１】
2018022892.tif 000003
【図２】
2018022892.tif 000004
【図３】
2018022892.tif 000005
【図４】
2018022892.tif 000006
【図５Ａ】
2018022892.tif 000007
【図５Ｂ】
2018022892.tif 000008
【図６Ａ】
2018022892.tif 000009
【図６Ｂ】
2018022892.tif 000010
【図７】
2018022892.tif 000011
【図８】
2018022892.tif 000012
【図９】
2018022892.tif 000013