(57)【要約】【課題】  イオン注入される半導体領域に欠陥が生じることを抑制しつつ、少ない回数のイオン注入で底部領域と接続領域を形成する技術を提供する。【解決手段】  半導体基板の表面にトレンチを形成する。トレンチを埋め込む第１部分と半導体基板の表面を覆う第２部分を有する酸化物層を形成する。酸化物層の表面の一部において第１部分とその両側の第２部分に跨る範囲を覆い、酸化物層の表面の他部において第１部分とその両側の第２部分に跨る開口部を有するエッチングマスクを形成する。開口部からエッチングすることにより、開口部の下側の酸化物層を除去するとともに、開口部の下側のトレンチの側面の傾斜角度を増大させる。トレンチの側面の傾斜角度を増大させた後に、酸化物層を介してトレンチの底面と側面にｐ型不純物を注入することによってトレンチの底面と側面に露出する範囲にｐ型領域を形成する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の表面にトレンチを形成する工程と、
前記トレンチを埋め込む第１部分と前記半導体基板の表面を覆う第２部分を有する酸化物層を形成する工程と、
前記酸化物層の表面の一部において前記第１部分とその両側の前記第２部分に跨る範囲を覆い、前記酸化物層の前記表面の他部において前記第１部分とその両側の前記第２部分に跨る開口部を有するエッチングマスクを形成する工程と、
前記開口部からエッチングすることにより、前記開口部の下側の前記酸化物層を除去するとともに、前記開口部の下側の前記トレンチの側面の傾斜角度を増大させる工程と、
前記トレンチの前記側面の傾斜角度を増大させた後に、前記酸化物層を介して前記トレンチの底面と前記側面にｐ型不純物を注入することによって前記トレンチの前記底面と前記側面に露出する範囲にｐ型領域を形成する工程、
を備える製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置の製造方法を開示する。
【背景技術】
【０００２】
特許文献１に開示されている半導体装置は、底部領域と接続領域を有している。底部領域は、トレンチの底面においてゲート絶縁層に接するｐ型領域である。接続領域は、トレンチの側面に沿って伸びており、底部領域に接続されているｐ型領域である。この半導体装置の製造方法では、半導体基板の表面にトレンチを形成する。次に、トレンチの底面にｐ型不純物をイオン注入する。また、イオン注入の角度を変えて、トレンチの側面にｐ型不純物をイオン注入する。これによって、底部領域と接続領域が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置の製造方法では、底部領域と接続領域を個別に形成するため、イオン注入の回数が多くなる。また、特許文献１では、接続領域に対するイオン注入にあたり、マスクとしてレジストを使用している。レジストは高温に曝されると揮発するため、接続領域に対するイオン注入を低温（室温）で行う必要がある。イオン注入を低温で行うと、イオン注入された半導体領域に欠陥が生じる。この欠陥に起因して、半導体装置にリーク電流が生じる。本明細書は、イオン注入される半導体領域に欠陥が生じることを抑制しつつ、少ない回数のイオン注入で底部領域と接続領域を形成することができる技術を開示する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置の製造方法は、半導体基板の表面にトレンチを形成する工程と、前記トレンチを埋め込む第１部分と前記半導体基板の表面を覆う第２部分を有する酸化物層を形成する工程と、前記酸化物層の表面の一部において前記第１部分とその両側の前記第２部分に跨る範囲を覆うとともに前記酸化物層の前記表面の他部において前記第１部分とその両側の前記第２部分に跨る開口部を有するエッチングマスクを形成する工程と、前記開口部からエッチングすることにより、前記開口部の下側の前記酸化物層を除去するとともに前記開口部の下側の前記トレンチの側面の傾斜角度を増大させる工程と、前記トレンチの前記側面の傾斜角度を増大させた後に前記酸化物層を介して前記トレンチの底面と前記側面にｐ型不純物を注入することによって前記トレンチの前記底面と前記側面に露出する範囲にｐ型領域を形成する工程を備える。
【０００６】
なお、本明細書では、半導体基板の表面に立てた垂線に対するトレンチの側面の角度を傾斜角度という。
【０００７】
上記の製造方法では、開口部から酸化物層をエッチングすると、開口部の下側において、半導体基板の表面を覆う第２部分が、トレンチを埋め込む第１部分よりも先に除去される。第２部分が除去された部分では、半導体基板の表面が露出する。その後にさらにエッチングを継続すると、トレンチ内の第１部分がエッチングされるとともに、露出した半導体基板も低速でエッチングされる。このため、トレンチ内の第１部分が除去されるまでエッチングを行うと、トレンチの両側で半導体基板がエッチングされて、トレンチの傾斜角度が増大する。その後、酸化物層を介してｐ型不純物を注入することによって、トレンチの底面と側面に同時にｐ型不純物が注入される。したがって、底部領域と接続領域を効率的に形成することができる。また、酸化物層を介したイオン注入は、高温で行うことができる。これにより、イオン注入される半導体領域に欠陥が生じることを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】ＭＯＳＦＥＴ１０の上面図。
【図２】図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。
【図３】図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。
【図４】図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。
【図５】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。
【図６】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。
【図７】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の上面図。
【図８】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。
【図９】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。
【図１０】ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。
【発明を実施するための形態】
【０００９】
本明細書が開示する半導体装置の製造方法の一実施例を、図面を参照して説明する。本実施例の製造方法によって製造される半導体装置は、パワー半導体装置の一種であるＭＯＳＦＥＴであり、例えば、モータ等の負荷へ電流を流す電力供給回路に用いられる。
【００１０】
図１〜４は、本実施例に係る製造方法によって製造されるＭＯＳＦＥＴ１０を示している。図１に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁膜等を備えている。なお、図１では、図の見易さのため、半導体基板１２の表面１２ａ上の電極、絶縁膜等の図示を省略している。以下では、半導体基板１２の表面１２ａと平行な一方向をｘ方向といい、表面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２はＳｉＣ（炭化シリコン）によって構成されている。
【００１１】
図１〜４に示すように、半導体基板１２の表面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。各トレンチ２２は、複数の幅広部２２ａと複数の延伸部２２ｂを有している。ｘ方向における幅広部２２ａの開口幅は、延伸部２２ｂの開口幅より広い。複数の幅広部２２ａは、ｙ方向に間隔を空けて配置されている。各延伸部２２ｂは、ｙ方向に隣接する幅広部２２ａを接続するように配置されている。すなわち、トレンチ２２は、幅広部２２ａと延伸部２２ｂが交互に出現するようにｙ方向に長く伸びている。また、図２、３に示すように、幅広部２２ａのｘ方向の側面（幅広部２２ａのｘ方向の端部に位置する側面。）の傾斜角度αは、延伸部２２ｂのｘ方向の側面（延伸部２２ｂのｘ方向の端部に位置する側面）の傾斜角度より大きい。ｘ方向における幅広部２２ａの底面の幅と延伸部２２ｂの底面の幅は略同一である。
【００１２】
図２〜４に示すように、各トレンチ２２（幅広部２２ａ及び延伸部２２ｂ）の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に配置されている。底部絶縁層２４ａは、トレンチ２２の底面と、トレンチ２２の底面近傍の側面を覆っている。底部絶縁層２４ａは、トレンチ２２の深さ方向に厚く形成されている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部に位置するトレンチ２２の側面を覆っている。幅広部２２ａ内のゲート絶縁膜２４は、延伸部２２ｂ内のゲート絶縁膜２４と繋がっている。すなわち、トレンチ２２の内面全域が、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、底部絶縁層２４ａの上部にゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４（すなわち底部絶縁層２４ａと側面絶縁膜２４ｂ）によって半導体基板１２から絶縁されている。側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、ゲート電極２６の下端とトレンチ２２の底面の間の間隔）よりも薄い。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１３】
半導体基板１２の表面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の表面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の裏面１２ｂには、下部電極８０が配置されている。下部電極８０は、半導体基板１２の裏面１２ｂに接している。
【００１４】
図２〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。
【００１５】
各ソース領域３０は、ｎ型領域である。図２、３に示すように、各ソース領域３０は、半導体基板１２の表面１２ａに露出する範囲に配置されており、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。
【００１６】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。低濃度領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。また、図１、４に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。
【００１７】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。
【００１８】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の裏面１２ｂに露出している。ドレイン領域３５は、下部電極８０にオーミック接触している。
【００１９】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。詳細には、図２、４に示すように、各底部領域３６は、対応するトレンチ２２の幅広部２２ａの底面に露出する範囲に配置されている。トレンチ２２の延伸部２２ｂの底面に露出する範囲には、底部領域３６が設けられていない。トレンチ２２の延伸部２２ｂの底面では、ドリフト領域３４が底部絶縁層２４ａに接している。すなわち、複数の底部領域３６が、対応するトレンチ２２の底面に沿ってｙ方向に間隔を空けて配置されている。隣接する底部領域３６のｙ方向の間隔は、約２．５μｍである。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
【００２０】
各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、トレンチ２２の短手方向の側面に沿って設けられている。各接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。詳細には、各接続領域３８は、対応するトレンチ２２の幅広部２２ａの側面に露出する範囲に配置されている。トレンチ２２の延伸部２２ｂの側面に露出する範囲には、接続領域３８が設けられていない。トレンチ２２の延伸部２２ｂの側面では、ドリフト領域３４が側面絶縁膜２４ｂに接している。すなわち、複数の接続領域３８が、対応するトレンチ２２の短手方向の側面に沿ってｙ方向に間隔を空けて配置されている。各接続領域３８の下端は、対応する底部領域３６に接続されている。すなわち、各接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。接続領域３８のｐ型不純物濃度は、ボディ領域３２及び底部領域３６のｐ型不純物濃度よりも低い。
【００２１】
ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン（下部電極８０）がソース（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。
【００２２】
ＭＯＳＦＥＴ１０のゲート電位（ゲート電極２６の電位）が、ゲート閾値よりも高い電位に制御されると、側面絶縁膜２４ｂに隣接する範囲でボディ領域３２がｎ型に反転し、その範囲にチャネルが形成される。このため、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３５を介して下部電極８０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンし、下部電極８０から上部電極７０へ電流が流れる。
【００２３】
ゲート電位をゲート閾値以下の電位に引き下げると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。すると、下部電極８０の電位が上昇し、ドレイン領域３５及びドリフト領域３４の電位が上昇する。このため、ボディ領域３２とドリフト領域３４との界面のｐｎ接合に逆電圧が印加され、ボディ領域３２からドリフト領域３４に空乏層が広がる。
【００２４】
また、ドリフト領域３４の電位が上昇すると、ドリフト領域３４と底部領域３６の間の容量結合によって各底部領域３６の電位が上昇しようとする。しかしながら、各底部領域３６の電位が上昇しようとすると、各底部領域３６から各接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このため、各底部領域３６の電位は、ほとんど上昇せず、上部電極７０の電位に近い電位に維持される。したがって、各底部領域３６とドリフト領域３４との界面のｐｎ接合にも逆電圧が印加され、各底部領域３６からドリフト領域３４に空乏層が広がる。
【００２５】
このように、ボディ領域３２と各底部領域３６の両方からドリフト領域３４に空乏層が広がる。ドリフト領域３４が空乏化されることで、ドリフト領域３４によって電圧が保持される。ボディ領域３２からだけでなく各底部領域３６からもドリフト領域３４に空乏層が広がるので、ドリフト領域３４が短時間で空乏化される。さらに、各底部領域３６から伸びる空乏層によって各トレンチ２２の下端部が保護される。このため、各トレンチ２２の下端部に電界が集中し難い。したがって、このＭＯＳＦＥＴ１０は高い耐圧を有する。
【００２６】
ゲート電位が再度、ゲート閾値より高い電位に引き上げられると、ボディ領域３２にチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。このため、下部電極８０、ドレイン領域３５及びドリフト領域３４の電位が低下する。すると、ドリフト領域３４と底部領域３６の間の容量結合によって各底部領域３６の電位が低下しようとする。しかしながら、各底部領域３６の電位が低下しようとすると、上部電極７０からボディ領域３２と各接続領域３８を介して各底部領域３６へホールが供給される。このため、各底部領域３６の電位は、ほとんど低下せず、上部電極７０の電位に近い電位に維持される。このため、ドリフト領域３４の電位の低下に伴って、各底部領域３６とドリフト領域３４との界面のｐｎ接合に印加される逆電圧が小さくなる。その結果、各底部領域３６からドリフト領域３４に広がっていた空乏層が、各底部領域３６側に収縮する。このように、各底部領域３６にホールが供給されることで、ドリフト領域３４に広がっていた空乏層が短時間で収縮する。したがって、このＭＯＳＦＥＴ１０では、オンしてから短時間でオン抵抗が低下する。このため、このＭＯＳＦＥＴ１０は低損失で動作することができる。
【００２７】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、以下では、本実施例の特徴である工程のみを説明する。したがって、実際の製造方法には、必要に応じて以下の説明に含まれない１又は複数の工程が含まれ得る。
【００２８】
まず、ＭＯＳＦＥＴ１０の形成前の半導体基板１２を準備する。この半導体基板１２は、ドリフト領域３４と、ボディ領域３２の低濃度領域３２ｂを有している。低濃度領域３２ｂは、イオン注入によって形成されたものであってもよいし、エピタキシャル成長によって形成されたものであってもよいし、これらを組み合わせて形成されたものであってもよい。次に、半導体基板１２の表面１２ａを部分的にエッチングすることによって、図５に示すように、トレンチ２２を形成する。なお、図５以降の断面図において、断面（ａ）は後に幅広部２２ａとなるトレンチ２２の断面を示しており、断面（ｂ）は後に延伸部２２ｂとなるトレンチ２２の断面を示している。
【００２９】
次に、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法等によって、トレンチ２２内を埋め込むように、また、半導体基板１２の表面１２ａを覆うように、酸化物層５０を形成する。酸化物層５０は、例えば、ＳｉＯ２（酸化シリコン）により構成されている。以下では、酸化物層５０のうち、トレンチ２２を埋め込む部分（トレンチ２２内及びトレンチ２２の上部に位置する部分）を第１部分５０ａといい、半導体基板１２の表面１２ａを覆う部分（半導体基板１２の表面１２ａ上に位置する部分）を第２部分５０ｂという。
【００３０】
次に、図７、８に示すように、酸化物層５０の表面にレジスト樹脂等によってエッチングマスク５２を形成する。なお、図７では、エッチングマスク５２によって覆われる範囲をハッチングにより示している。また、図７のＡ−Ａ線における断面が図８の断面（ａ）であり、図７のＢ−Ｂ線における断面が図８の断面（ｂ）である。図７、８に示すように、エッチングマスク５２には、複数の開口部５２ａが設けられている。各開口部５２ａは、平面視において矩形状である。各開口部５２ａは、酸化物層５０の第１部分５０ａとその両側の第２部分５０ｂに跨る範囲に設けられている。すなわち、平面視すると、各開口部５２ａは、トレンチ２２の上部と、その両側の半導体基板１２の表面１２ａの上部に跨る範囲に設けられている。エッチングマスク５２によって覆われていない範囲（開口部５２ａ内）では、酸化物層５０が露出している。
【００３１】
次に、図９に示すように、開口部５２ａからエッチングすることにより、開口部５２ａの下側に位置する酸化物層５０を除去する。開口部５２ａから酸化物層５０をエッチングすると、開口部５２ａの下側において、半導体基板１２の表面１２ａを覆う第２部分５０ｂが、トレンチ２２を埋め込む第１部分５０ａよりも先に除去される。第２部分５０ｂが除去された部分では、半導体基板１２の表面１２ａが露出する。その後にさらにエッチングを継続すると、トレンチ２２内の第１部分５０ａがエッチングされるとともに、露出した半導体基板１２も低速でエッチングされる。トレンチ２２内の第１部分５０ａが除去されるまでエッチングを行うと、トレンチ２２の両側において半導体基板１２がエッチングされ、トレンチ２２の側面の傾斜角度が増大する。これにより、図９に示すように、幅広部２２ａが形成される。エッチングマスク５２に覆われている範囲では、酸化物層５０と半導体基板１２がエッチングされないので、トレンチ２２が元の形状を有している。トレンチ２２が元の形状を有している部分が、延伸部２２ｂとなる。
【００３２】
次に、エッチングマスク５２を除去する。その後、図１０に示すように、酸化物層５０を介して、ｚ軸正方向に沿って（すなわち、トレンチ２２の深さ方向に沿って）ｐ型不純物を注入する。幅広部２２ａでは、トレンチ２２の側面が傾斜している。このため、幅広部２２ａ内では、トレンチ２２の底面だけでなく、トレンチ２２の側面にもｐ型不純物が注入される。酸化物層５０に覆われている範囲では、酸化物層５０によって遮られることで、半導体基板１２にｐ型不純物が注入されない。
【００３３】
次に、残存する酸化物層５０（すなわち、第２部分５０ｂ）をエッチングすることによって除去する。その後、半導体基板１２を熱処理する。すると、幅広部２２ａ内のトレンチ２２の側面及び底面に注入されたｐ型不純物が活性化する。これによって、接続領域３８及び底部領域３６が形成される。
【００３４】
その後、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、ソース領域３０、ボディ領域３２の高濃度領域３２ａ、上部電極７０、ドレイン領域３５及び下部電極８０が形成される。以上の処理によって、図１〜４に示すＭＯＳＦＥＴ１０が完成する。
【００３５】
上記の製造方法では、開口部５２ａから酸化物層５０をエッチングすると、開口部５２ａの下側において、半導体基板１２の表面１２ａを覆う第２部分５０ｂが、トレンチ２２を埋め込む第１部分５０ａよりも先に除去される。第２部分５０ｂが除去された部分では、半導体基板１２の表面１２ａが露出する。その後にさらにエッチングを継続すると、トレンチ２２内の第１部分５０ａがエッチングされるとともに、露出した半導体基板１２も低速でエッチングされる。このため、トレンチ２２内の第１部分５０ａが除去されるまでエッチングを行うと、トレンチ２２の両側で半導体基板１２がエッチングされて、トレンチ２２の側面の傾斜角度が増大する。その後、酸化物層５０を介してｐ型不純物を注入することによって、トレンチ２２の底面と側面（傾斜角度が増大した後の側面）に同時にｐ型不純物が注入される。したがって、底部領域３６と接続領域３８を効率的に形成することができる。また、酸化物層５０を介したイオン注入は、高温で行うことができる。これにより、イオン注入される半導体領域に欠陥が生じることを抑制することができる。また、この製造方法では、幅広部２２ａを形成するために形成した酸化物層５０を、イオン注入用のマスクとしても利用する。このため、より効率的にＭＯＳＦＥＴ１０を製造することができる。
【００３６】
なお、上述した実施形態の底部領域３６及び接続領域３８は、請求項のｐ型領域の一例である。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２２ａ：幅広部
２２ｂ：延伸部
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
５０：酸化物層
５０ａ：第１部分
５０ｂ：第２部分
５２：エッチングマスク
５２ａ：開口部
７０：上部電極
８０：下部電極
【図１】
2018064023.tif 000003
【図２】
2018064023.tif 000004
【図３】
2018064023.tif 000005
【図４】
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【図５】
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【図６】
2018064023.tif 000008
【図７】
2018064023.tif 000009
【図８】
2018064023.tif 000010
【図９】
2018064023.tif 000011
【図１０】
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