(57)【要約】【課題】ブリッジ回路の感度やオフセットの変動、及びバラツキの発生を抑制できる半導体歪ゲージを提供する。【解決手段】半導体歪ゲージ１は、ｐ型の半導体基板２に形成されたｎ型の第１ウェル層１１及びｎ型の第２ウェル層２１と、第１ウェル層１１及び第２ウェル層２１の夫々に形成されたｐ型の第１ピエゾ抵抗１２及びｐ型の第２ピエゾ抵抗２２と、第１ピエゾ抵抗１２の一方の端子１２Ａと第１ウェル層１１とを接続し、所定の第１電位Ｖ１にクランプされる第１配線３１と、第１ピエゾ抵抗１２の他方の端子１２Ｂと第２ピエゾ抵抗２２の一方の端子２２Ａとを接続する第２配線３２と、第２ピエゾ抵抗２２の他方の端子２２Ｂに接続され、第２電位Ｖ２にクランプされる第３配線３３と、第２ピエゾ抵抗２２の一方の端子２２Ａの電位に連動した電位を第２ウェル層２１に出力する電圧源４０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に前記第１導電型とは異なる第２導電型を有して形成された第１ウェル層と、
前記半導体基板に前記第１ウェル層と離間し、前記第２導電型を有して形成された第２ウェル層と、
前記第１ウェル層に前記第１導電型を有して形成された第１ピエゾ抵抗と、
前記第２ウェル層に前記第１導電型を有して形成された第２ピエゾ抵抗と、
前記第１ピエゾ抵抗の一方の端子と前記第１ウェル層とを電気的に接続し、所定の第１電位にクランプされる第１配線と、
前記第１ピエゾ抵抗の他方の端子と前記第２ピエゾ抵抗の一方の端子とを電気的に接続する第２配線と、
前記第２ピエゾ抵抗の他方の端子に接続され、前記第１電位と異なる第２電位にクランプされる第３配線と、
前記第２ウェル層と前記第２ピエゾ抵抗とで形成されるｐｎ接合、及び前記第２ウェル層と前記半導体基板とで形成されるｐｎ接合が、同電位状態及び逆バイアス状態の少なくとも一方の状態になるように、前記第２ピエゾ抵抗の一方の端子の電位に連動した電位を前記第２ウェル層に出力する電圧源と、
を備える半導体歪ゲージ。
【請求項２】
前記電圧源は、前記第２ピエゾ抵抗の一方の端子の電位と同じ電位を出力するバッファである請求項１に記載の半導体歪ゲージ。
【請求項３】
前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記第１ピエゾ抵抗及び前記第２ピエゾ抵抗の電位が前記半導体基板の電位以上であり、
前記電圧源は、ｐ型ＭＯＳ−ＦＥＴと抵抗器とを有して構成され、
前記抵抗器は、一方の端子が前記第２ピエゾ抵抗の一方の端子の電位よりも高い電位にクランプされ、他方の端子が前記ｐ型ＭＯＳ−ＦＥＴのソース端子及び前記第２ウェル層に接続され、
前記ｐ型ＭＯＳ−ＦＥＴは、ドレイン端子が前記第２ピエゾ抵抗の一方の端子の電位よりも低い電位にクランプされ、ゲート端子が前記第２ピエゾ抵抗の一方の端子に接続される請求項１に記載の半導体歪ゲージ。
【請求項４】
前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記第１ピエゾ抵抗及び前記第２ピエゾ抵抗の電位が前記半導体基板の電位以下であり、
前記電圧源は、ｎ型ＭＯＳ−ＦＥＴと抵抗器とを有して構成され、
前記抵抗器は、一方の端子が前記第２ピエゾ抵抗の一方の端子の電位よりも高い電位にクランプされ、他方の端子が前記ｎ型ＭＯＳ−ＦＥＴのソース端子及び前記第２ウェル層に接続され、
前記ｎ型ＭＯＳ−ＦＥＴは、ドレイン端子が前記第２ピエゾ抵抗の一方の端子の電位よりも低い電位にクランプされ、ゲート端子が前記第２ピエゾ抵抗の一方の端子に接続される請求項１に記載の半導体歪ゲージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続された２つのピエゾ抵抗を有する半導体歪ゲージに関する。
【背景技術】
【０００２】
従来、半導体のピエゾ抵抗効果を利用して圧力を電気信号に変換するセンサが利用されてきた。この種のセンサとして、例えば特許文献１や２に記載のものがある。
【０００３】
特許文献１に記載の圧力センサは、ｐ型シリコンからなるゲージ抵抗（本願「ピエゾ抵抗」に相当）を用いて構成される。この圧力センサでは、ｐ型シリコン基板上に形成される複数のゲージ抵抗の夫々を絶縁分離するためにｐｎ接合を逆バイアス状態にしている。一方、ｐｎ接合では逆バイアス時のリーク電流が比較的大きく、このリーク電流によりセンサの出力が大きくドリフトすることが知られている。特許文献１に記載の圧力センサでは、リーク電流を減らしてセンサの出力のドリフトを低減するために、ｐ型基板上にピエゾ抵抗に対応して独立したｎ型ウェル領域（本願「ウェル層」に相当）を形成し、ｎ型ウェル領域の夫々にｐ型ピエゾ抵抗を形成し、各ピエゾ抵抗をブリッジ回路に組み込んでいる。この時、各ｎ型ウェル領域は、領域内に形成されたｐ型ピエゾ抵抗の高電位側と電気的に接続され、その電位に固定される。
【０００４】
特許文献２に記載の自己検知型ＳＰＭプローブは、ｐ型シリコンからなるピエゾ抵抗を用いたカンチレバーを備えて構成される。この自己検知型ＳＰＭプローブは、ピエゾ抵抗間のリーク電流や光が照射されて発生するキャリアの影響を排除して、カンチレバーの撓み量を適正に検出できるようにするため、ピエゾ抵抗とｐ型シリコン基板とが接する面に、シリコン基板の導電型（すなわち「ｐ型」）と、当該導電型とは異なる導電型（すなわち「ｎ型」）とからなる不純物拡散層を形成して絶縁による素子分離を行っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２０７８７１号公報
【特許文献２】特開平１１−２１１７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、ｐ型シリコン基板上にｎ型ウェル領域を形成する際に、ｐ型シリコン基板に対してＶ族の元素を不純物として注入するため、ｐ型シリコン基板の不純物濃度に対してｎ型ウェル領域の不純物濃度が高くなる。同様に、ｎ型ウェル領域に不純物拡散によって形成されるｐ型ゲージ抵抗の不純物濃度はｎ型ウェル領域の不純物濃度よりも高くなる。一方、ｐ型ゲージ抵抗の不純物濃度は、感度の温度特性が良い２×１０１８／ｃｍ３程度と低濃度に設計されることが多い（山田一二他「Ｐ形シリコン拡散層におけるピエゾ抵抗効果の温度特性」電気学会論文誌Ａ １０３巻１０号３１頁）。また、ｐ型シリコン基板は、ｎ型ウェル領域に対して逆バイアス状態となるような電位に接続されており、通常接地レベルであり、ゲージ抵抗の高電位側電極及びｎ型ウェル領域は正の電位が与えられている。以上より、通電時においてｎ型ウェル層とｐ型シリコン基板との間は逆バイアス状態になると同時に、大きな空乏層領域が形成され、熱励起による正孔−電子によるリーク電流や結晶欠陥を介したリーク電流が流れ易くなる。ピエゾ抵抗によるブリッジ回路における低電位側のピエゾ抵抗のように高電位側電極に接続される配線の出力インピーダンスが高い場合、上記リーク電流はピエゾ抵抗の高電位側電極に接続される配線より供給されるため、ピエゾ抵抗を流れる電流が変動してしまい、ブリッジ回路の感度やオフセットの変動、及びバラツキを発生させてしまう。
【０００７】
特許文献２に記載の技術は、ピエゾ抵抗をカンチレバーの変形の検出に応用したものであり、ｐ型シリコン基板とウェル領域とピエゾ抵抗との関係はピエゾ抵抗の高電位側の電極とウェル領域とが直接、金属配線では接続されていないことを除いて上記特許文献１に記載の技術と同じである。このため、ウェル領域とピエゾ抵抗との間のｐｎ接合を介してｎ型ウェル領域に順方向電流が流れるが、ｎ型ウェル領域の電位が十分高くなると上記順方向電流は流れなくなり、ウェル領域とピエゾ抵抗との間が絶縁状態となる。しかしながら、特許文献１に記載の技術と同様に、ｐ型シリコン基板とウェル領域との間のｐｎ接合は逆バイアス状態となり、空乏層が拡がるため、リーク電流が大きくなり易くなる。その結果、ウェル領域からシリコン基板へ流れる電流はｐ型ピエゾ抵抗の高電位側よりｐｎ接合を介してウェル領域に流れることになり、ピエゾ抵抗の高電位側電極に接続される配線の出力インピーダンスが高い場合、特許文献１に記載の技術に対する問題点と同様に、ブリッジ回路の感度やオフセットの変動、及びバラツキを発生させてしまう。
【０００８】
そこで、ブリッジ回路の感度やオフセットの変動、及びバラツキの発生を抑制できる半導体歪ゲージが求められる。
【課題を解決するための手段】
【０００９】
本発明に係る半導体歪ゲージの特徴構成は、第１導電型の半導体基板に前記第１導電型とは異なる第２導電型を有して形成された第１ウェル層と、前記半導体基板に前記第１ウェル層と離間し、前記第２導電型を有して形成された第２ウェル層と、前記第１ウェル層に前記第１導電型を有して形成された第１ピエゾ抵抗と、前記第２ウェル層に前記第１導電型を有して形成された第２ピエゾ抵抗と、前記第１ピエゾ抵抗の一方の端子と前記第１ウェル層とを電気的に接続し、所定の第１電位にクランプされる第１配線と、前記第１ピエゾ抵抗の他方の端子と前記第２ピエゾ抵抗の一方の端子とを電気的に接続する第２配線と、前記第２ピエゾ抵抗の他方の端子に接続され、前記第１電位と異なる第２電位にクランプされる第３配線と、前記第２ウェル層と前記第２ピエゾ抵抗とで形成されるｐｎ接合、及び前記第２ウェル層と前記半導体基板とで形成されるｐｎ接合が、同電位状態及び逆バイアス状態の少なくとも一方の状態になるように、前記第２ピエゾ抵抗の一方の端子の電位に連動した電位を前記第２ウェル層に出力する電圧源と、を備えている点にある。
【００１０】
半導体歪ゲージは高感度であり、ゲージの小型化や、半導体歪ゲージが接着される対象物やセンサの小型化が可能である。また、同一チップ上に複数のゲージ抵抗であるピエゾ抵抗を同じ工程で作り込めるため、相対位置精度が高くゲージ特有の相対精度を高くできる。しかしながら、ピエゾ抵抗間の絶縁分離に、ｎ型のウェル領域にｐ型のピエゾ抵抗を形成し、ピエゾ抵抗の高電位側電極とウェル領域とを電気的に接続し、ｐ型の半導体基板を接地レベル等ウェル領域より低い電位にしてｐｎ接合を逆バイアス状態にして用いる。このため、ピエゾ抵抗の高電位側電極に接続される配線の出力インピーダンスが高く、ウェル領域と半導体基板との間のリーク電流が大きくなり、ピエゾ抵抗を流れる電流低下が無視できなくなると感度変動を引き起こす。更にはリーク電流のバラツキによるオフセットが発生し、また、リーク電流の温度特性がゲージ特性の温度特性の悪化を引き起こす。
【００１１】
そこで、半導体基板上に互いに離間して形成された第１ウェル層及び第２ウェル層と、夫々のウェル層に形成された第１ピエゾ抵抗及び第２ピエゾ抵抗とを備えた半導体歪ゲージにおいて、電圧源が、第２ウェル層と第２ピエゾ抵抗とで形成されるｐｎ接合、及び第２ウェル層と半導体基板とで形成されるｐｎ接合が、同電位状態及び逆バイアス状態の少なくとも一方の状態になるように、第２ピエゾ抵抗の一方の端子の電位に連動した電位を第２ウェル層に出力することで、第２ウェル層と第２ピエゾ抵抗との間の絶縁を可能とし、且つ、第２ウェル層と半導体基板との間のリーク電流の第２ピエゾ抵抗に流れる電流の電流量への影響を抑制できるため、感度及びオフセット変動の少ない半導体歪ゲージを実現することができる。なお、第２ウェル層と第２ピエゾ抵抗との間の電位差は、第２ウェル層と第２ピエゾ抵抗との間で形成されるｐｎ接合の順方向の閾値電圧よりも十分小さい、例えば閾値電圧の１／３以下であれば第２ウェル層と第２ピエゾ抵抗との間のリーク電流を小さくできるため第２ピエゾ抵抗と第２ウェル層との間が必ずしも逆バイアス状態でなくても良い。
【００１２】
また、前記電圧源は、前記第２ピエゾ抵抗の一方の端子の電位と同じ電位を出力するバッファであると好適である。
【００１３】
電圧源をバッファ（電圧バッファ回路）とすることにより、第２ピエゾ抵抗内のキャリアの流れの上流側電極の電位と第２ウェル層とを略同電位とできるため、第２ウェル層と半導体基板との間のリーク電流の第２ピエゾ抵抗を流れる電流への影響を抑制できる上、第２ウェル層と第２ピエゾ抵抗との間の空乏層の広がりを抑制できる。その結果、第２ウェル領域とピエゾ抵抗との間のリーク電流を低減できるため、第２ピエゾ抵抗を流れる電流へのリーク電流の影響を抑制でき、感度及びオフセット変動の少ない半導体歪ゲージを実現できる。
【００１４】
また、前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記第１ピエゾ抵抗及び前記第２ピエゾ抵抗の電位が前記半導体基板の電位以上であり、前記電圧源は、ｐ型ＭＯＳ−ＦＥＴと抵抗器とを有して構成され、前記抵抗器は、一方の端子が前記第２ピエゾ抵抗の一方の端子の電位よりも高い電位にクランプされ、他方の端子が前記ｐ型ＭＯＳ−ＦＥＴのソース端子及び前記第２ウェル層に接続され、前記ｐ型ＭＯＳ−ＦＥＴは、ドレイン端子が前記第２ピエゾ抵抗の一方の端子の電位よりも低い電位にクランプされ、ゲート端子が前記第２ピエゾ抵抗の一方の端子に接続されると好適である。
【００１５】
第１ピエゾ抵抗、第２ピエゾ抵抗、及び半導体基板をｐ型半導体とし、第１ウェル層及び第２ウェル層をｎ型半導体とした時に、その出力が第２ウェル層に接続される電圧源は抵抗器とｐ型ＭＯＳ−ＦＥＴとからなるソースフォロワとし、ｐ型ＭＯＳ−ＦＥＴのソース端子は第２ウェル層に接続され、ｐ型ＭＯＳ−ＦＥＴのゲート端子は第２ピエゾ抵抗の高電位側電極に接続される。これより、第２ピエゾ抵抗の高電位側電極に対して第２ウェル層はｐ型ＭＯＳ−ＦＥＴの閾値電圧分高い電位に保持され、第２ウェル層と半導体基板との間のｐｎ接合、及び第２ウェル層と第２ピエゾ抵抗との間のｐｎ接合が逆バイアス状態となるため、第２ピエゾ抵抗の素子分離が可能となると同時に、第２ウェル層と半導体基板との間のリーク電流のピエゾ抵抗を流れる電流への影響を抑制できる。したがって、感度及びオフセット変動の少ない半導体歪ゲージを実現できる。
【００１６】
また、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第１ピエゾ抵抗及び前記第２ピエゾ抵抗の電位が前記半導体基板の電位以下であり、前記電圧源は、ｎ型ＭＯＳ−ＦＥＴと抵抗器とを有して構成され、前記抵抗器は、一方の端子が前記第２ピエゾ抵抗の一方の端子の電位よりも高い電位にクランプされ、他方の端子が前記ｎ型ＭＯＳ−ＦＥＴのソース端子及び前記第２ウェル層に接続され、前記ｎ型ＭＯＳ−ＦＥＴは、ドレイン端子が前記第２ピエゾ抵抗の一方の端子の電位よりも低い電位にクランプされ、ゲート端子が前記第２ピエゾ抵抗の一方の端子に接続されると好適である。
【００１７】
第１ピエゾ抵抗、第２ピエゾ抵抗、及び半導体基板をｎ型半導体とし、第１ウェル層及び第２ウェル層をｐ型半導体とした時に、その出力が第２ウェル層に接続される電圧源は抵抗器とｎ型ＭＯＳ−ＦＥＴとからなるバッファ回路とし、ｎ型ＭＯＳ−ＦＥＴのソース端子は第２ウェル層に接続され、ｎ型ＭＯＳ−ＦＥＴのゲート端子は第２ピエゾ抵抗の低電位側電極に接続される。これより、第２ピエゾ抵抗の低電位側電極に対して第２ウェル層はｎ型ＭＯＳ−ＦＥＴの閾値電圧分低い電位に保持され、第２ウェル層と半導体基板との間のｐｎ接合、及び第２ウェル層と第２ピエゾ抵抗との間のｐｎ接合が逆バイアス状態となるため、第２ピエゾ抵抗の素子分離が可能となると同時に、第２ウェル層と半導体基板との間のリーク電流のピエゾ抵抗を流れる電流への影響を抑制できる。したがって、感度及びオフセット変動の少ない半導体歪ゲージを実現できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体歪ゲージによるハーフブリッジの回路構成を模式的に示した図である。
【図２】第２の実施形態に係る半導体歪ゲージによるハーフブリッジの回路構成を模式的に示した図である。
【図３】第３の実施形態に係る半導体歪ゲージによるハーフブリッジの回路構成を模式的に示した図である。
【発明を実施するための形態】
【００１９】
本発明に係る半導体歪ゲージは、ブリッジ回路の感度やオフセットの変動、及びバラツキの発生を抑制できるように構成される。以下、半導体歪ゲージの実施形態について図面を用いて説明する。
【００２０】
１．第１の実施形態
図１は、第１の実施形態に係る半導体歪ゲージ１によるハーフブリッジの回路構成を模式的に示した図である。図１に示されるように、半導体歪ゲージ１は、第１ウェル層１１、第１ピエゾ抵抗１２、第２ウェル層２１、第２ピエゾ抵抗２２、第１配線３１、第２配線３２、第３配線３３、電圧源４０を備えて構成される。
【００２１】
第１ウェル層１１は、第１導電型の半導体基板２に第１導電型とは異なる第２導電型を有して形成される。本実施形態の半導体歪ゲージ１は、ｐ型の半導体基板２を用いて構成される。このため、本実施形態では「第１導電型」とはｐ型が相当し、「第１導電型とは異なる第２導電型」とはｎ型が相当する。したがって、第１ウェル層１１は、ｐ型の半導体基板２にｎ型を有して形成される。本実施形態では、ｐ型の半導体基板２は接地される（図１では電位Ｖ３として示される）。
【００２２】
第２ウェル層２１は、半導体基板２に第１ウェル層１１と離間し、第２導電型を有して形成される。半導体基板２とは、ｐ型の半導体基板である。「第１ウェル層１１と離間」するとは、少なくとも第１ウェル層１１と第２ウェル層２１との間に、第１ウェル層１１及び第２ウェル層２１の双方とは異なる部分（本実施形態では「半導体基板２」が相当）が配置され、第１ウェル層１１と第２ウェル層２１とが互いに独立して形成されることをいう。第２ウェル層２１は、第１ウェル層１１と同じｎ型を有して形成される。
【００２３】
第１ピエゾ抵抗１２は、第１ウェル層１１に第１導電型を有して形成される。また、第２ピエゾ抵抗２２は、第２ウェル層２１に第１導電型を有して形成される。上述したように、「第１導電型」とはｐ型である。また、第１ウェル層１１及び第２ウェル層２１は、夫々ｎ型を有して形成される。したがって、第１ピエゾ抵抗１２はｎ型の第１ウェル層１１にｐ型を有して形成され、第２ピエゾ抵抗２２はｎ型の第２ウェル層２１にｐ型を有して形成される。
【００２４】
第１配線３１は、第１ピエゾ抵抗１２の一方の端子１２Ａと第１ウェル層１１とを電気的に接続し、所定の第１電位Ｖ１にクランプされる。本実施形態では、「第１ピエゾ抵抗１２の一方の端子１２Ａ」とは、半導体歪ゲージ１によりハーフブリッジ回路を構成した場合に正の電源が接続される電極である。正の電源とは、０Ｖより大きい電圧を出力する電源であり、本実施形態では所定の電位Ｖ１を出力する。第１配線３１は第１ピエゾ抵抗１２の一方の端子１２Ａと第１ウェル層１１との双方に接続されるため、第１ピエゾ抵抗１２の一方の端子１２Ａと第１ウェル層１１とは、所定の電位Ｖ１が印加される。なお、第１配線３１と第１ウェル層１１との接続は、第１ウェル層１１における第１ピエゾ抵抗１２の他方の端子１２Ｂよりも一方の端子１２Ａ側（好ましくは、一方の端子１２Ａの近傍）で行うと良い。
【００２５】
第２配線３２は、第１ピエゾ抵抗１２の他方の端子１２Ｂと第２ピエゾ抵抗２２の一方の端子２２Ａとを電気的に接続する。「第１ピエゾ抵抗１２の他方の端子１２Ｂ」とは、所定の電位Ｖ１が端子１２Ａに印加された第１ピエゾ抵抗１２から電流が流れ出る端子であり、「第２ピエゾ抵抗２２の一方の端子２２Ａ」とは、第１ピエゾ抵抗１２からの電流が流れ込む端子に相当する。第２配線３２はこれらの端子を電気的に接続し、ハーフブリッジ回路の出力端子に相当する。
【００２６】
第３配線３３は、第２ピエゾ抵抗２２の他方の端子２２Ｂに接続され、第１電位Ｖ１と異なる第２電位Ｖ２にクランプされる。本実施形態では、「第２ピエゾ抵抗２２の他方の端子２２Ｂ」とは、半導体歪ゲージ１によりハーフブリッジ回路を構成した場合に基準となる電位が接続される電極である。本実施形態では、この基準となる電位が第２電位Ｖ２であり、０Ｖが相当する。したがって、本実施形態では第３配線３３は接地される。以上のように接続することにより、第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２の電位が半導体基板２の電位以上となる。
【００２７】
第１配線３１、第２配線３２、及び第３配線３３は、第１ウェル層１１、第２ウェル層２１、第１ピエゾ抵抗１２、第２ピエゾ抵抗２２、半導体基板２に対して、夫々が上述した電気的に接続される部分を除き、絶縁層５０により絶縁される。
【００２８】
電圧源４０は、第２ウェル層２１と第２ピエゾ抵抗２２とで形成されるｐｎ接合、及び第２ウェル層２１と半導体基板２とで形成されるｐｎ接合が、同電位状態及び逆バイアス状態の少なくとも一方の状態になるように、第２ピエゾ抵抗２２の一方の端子２２Ａの電位に連動した電位を第２ウェル層２１に出力する。
【００２９】
上述したように、本実施形態では、第２ウェル層２１はｎ型を有して形成され、第２ピエゾ抵抗２２はｐ型を有して形成される。また、半導体基板２は、ｐ型のものが用いられる。したがって、第２ウェル層２１と第２ピエゾ抵抗２２とでｐｎ接合が形成され、第２ウェル層２１と半導体基板２とでｐｎ接合が形成される。
【００３０】
本実施形態では、電圧源４０はバッファ４１（電圧バッファ回路）を用いて構成される。バッファ４１の入力端子（非反転端子）は第２配線３２に接続され、出力端子は第２ウェル層２１に接続される。したがって、バッファ４１は、第２ピエゾ抵抗２２の一方の端子２２Ａと同じ電位を、第２ウェル層２１に対して出力する。
【００３１】
以上のように接続することにより、第１ウェル層１１は正の電源に接続されて第１ピエゾ抵抗１２との界面、及びｐ型の半導体基板２との界面が逆バイアス状態となる。一方、第２ウェル層２１は、バッファ４１の出力に接続されて第２ピエゾ抵抗２２との界面、及びｐ型の半導体基板２との界面が逆バイアス状態となる。
【００３２】
通常、不純物濃度は、ｐ型のピエゾ抵抗＞ｎ型のウェル層＞ｐ型の半導体基板である。このため、第１ウェル層１１と第１ピエゾ抵抗１２との間の空乏層、及び第２ウェル層２１と第２ピエゾ抵抗２２との間の空乏層は狭く、空乏層に起因するリーク電流が無視でき、第１ウェル層１１とｐ型の半導体基板２の間の空乏層に起因するリーク電流は、正の電源より供給され、第２ウェル層２１とｐ型の半導体基板２との間の空乏層に起因するリーク電流は、バッファ４１より供給されるため、第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２を流れる電流へのリーク電流の影響は抑制できる。
【００３３】
２．第２の実施形態
次に、半導体歪ゲージ１の第２の実施形態について説明する。図２は、第２の実施形態に係る半導体歪ゲージ１によるハーフブリッジの回路構成を模式的に示した図である。第１の実施形態の半導体歪ゲージ１では電圧源４０がバッファ４１で構成されるとして説明したが、本実施形態では電圧源４０がｐ型ＭＯＳ−ＦＥＴ４２と抵抗器４３とを有して構成される点で第１の実施形態と異なる。その他の構成については、第１の実施形態と同様であるので説明を省略し、主に異なる点を中心に説明する。
【００３４】
図２に示されるように、本実施形態の半導体歪ゲージ１も、第１ウェル層１１、第１ピエゾ抵抗１２、第２ウェル層２１、第２ピエゾ抵抗２２、第１配線３１、第２配線３２、第３配線３３、電圧源４０を備えて構成される。第１ウェル層１１、第１ピエゾ抵抗１２、第２ウェル層２１、第２ピエゾ抵抗２２、第１配線３１、第２配線３２、及び第３配線３３については、第１の実施形態と同様であるので説明は省略する。
【００３５】
本実施形態では、電圧源４０は、ｐ型ＭＯＳ−ＦＥＴ４２と抵抗器４３とを有して構成される。抵抗器４３は、一方の端子４３Ａが第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも高い電位にクランプされ、他方の端子４３Ｂがｐ型ＭＯＳ−ＦＥＴ４２のソース端子及び第２ウェル層２１に接続される。「第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも高い電位」とは、第２ピエゾ抵抗２２の一方の端子２２Ａの電位に対してｐ型ＭＯＳ−ＦＥＴ４２の閾値電圧よりも高い電位である。本実施形態では、第１ピエゾ抵抗１２の一方の端子１２Ａに印加される第１電位Ｖ１と同じ電位とする。これにより、抵抗器４３の一方の端子４３Ａには、第１電位Ｖ１が印加される。抵抗器４３の他方の端子４３Ｂは、ｐ型ＭＯＳ−ＦＥＴ４２のソース端子及び第２ウェル層２１と導体を用いて電気的に接続される。
【００３６】
ｐ型ＭＯＳ−ＦＥＴ４２は、ドレイン端子が第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも低い電位にクランプされ、ゲート端子が第２ピエゾ抵抗２２の一方の端子２２Ａに接続される。「第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも低い電位」とは、本実施形態では、第２ピエゾ抵抗２２の他方の端子２２Ｂに印加される第２電位Ｖ２と同じ電位とする。第２電位Ｖ２は第１の実施形態と同様に０Ｖである。したがって、ｐ型ＭＯＳ−ＦＥＴ４２のドレイン端子は接地される。ゲート端子は、第２配線３２を介して、第２ピエゾ抵抗２２の一方の端子２２Ａに電気的に接続される。
【００３７】
以上のように接続することにより、第１ウェル層１１は正の電源に接続されて第１ピエゾ抵抗１２との界面、及びｐ型の半導体基板２との界面が逆バイアス状態となる。一方、第２ウェル層２１は、ハーフブリッジ回路の出力よりｐ型ＭＯＳ−ＦＥＴ４２の閾値電圧分高い電位となるために、第２ピエゾ抵抗２２及びｐ型の半導体基板２に対して逆バイアス状態となると同時に、ｐ型ＭＯＳ−ＦＥＴ４２及び抵抗器４３からなる電圧源４０（ソースフォロワ）は、抵抗器４３で制限される電流値以下では電圧源とみなせるので、第２ウェル層２１とｐ型の半導体基板２との間の空乏層に起因するリーク電流は電圧源４０から供給される。また、電圧源４０は、ｐ型ＭＯＳ−ＦＥＴ４２と抵抗器４３のみで構成可能なため、ｐ型の半導体基板２上に第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２によるハーフブリッジ回路を形成するプロセスに対して大きな変更をすることなく形成することが可能である。
【００３８】
３．第３の実施形態
次に、半導体歪ゲージ１の第３の実施形態について説明する。図３は、第３の実施形態に係る半導体歪ゲージ１によるハーフブリッジの回路構成を模式的に示した図である。第２の実施形態の半導体歪ゲージ１では電圧源４０がｐ型ＭＯＳ−ＦＥＴ４２と抵抗器４３とを有して構成されるとして説明したが、本実施形態では電圧源４０がｎ型ＭＯＳ−ＦＥＴ５２と抵抗器５３とを有して構成される点で第２の実施形態と異なる。また、第１ウェル層１１、第１ピエゾ抵抗１２、第２ウェル層２１、及び第２ピエゾ抵抗２２の導電型も第２の実施形態と異なる。
【００３９】
本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である。したがって、ｎ型の半導体基板２が用いられる。このｎ型の半導体基板２に、ｐ型の第１ウェル層１１及びｐ型の第２ウェル層２１が形成される。また、第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２は、夫々第１ウェル層１１及び第２ウェル層２１にｎ型を有して形成される。
【００４０】
第１ピエゾ抵抗１２の一方の端子１２Ａと第１ウェル層１１とは第１配線３１で電気的に接続され、第１配線３１には負の電源が接続される。したがって、本実施形態では、第１電位Ｖ１が負の電位となる。第１ピエゾ抵抗１２の一方の端子１２Ａ及び第１ウェル層１１は、第１配線３１を介して負の電位に接続される。
【００４１】
第１ピエゾ抵抗１２の他方の端子１２Ｂと第２ピエゾ抵抗２２の一方の端子２２Ａとは第２配線３２で接続される。第２ピエゾ抵抗２２の他方の端子２２Ｂは、第３配線３３を介して第２電位にクランプされる。本実施形態では、第２電位とは０Ｖが相当する。したがって、第２ピエゾ抵抗２２の他方の端子２２Ｂは接地される。ｎ型の半導体基板２は所定の第３電位Ｖ３に接続される。本実施形態では、ｎ型の半導体基板２は接地される。以上のように接続することにより、第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２の電位が半導体基板２の電位以下となる。
【００４２】
本実施形態では、電圧源４０は、ｎ型ＭＯＳ−ＦＥＴ５２と抵抗器５３とを有して構成される。抵抗器５３は、一方の端子５３Ａが第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも高い電位にクランプされ、他方の端子５３Ｂがｎ型ＭＯＳ−ＦＥＴ５２のソース端子及び第２ウェル層２１に接続される。「第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも高い電位」とは、第２ピエゾ抵抗２２の一方の端子２２Ａの電位に対してｎ型ＭＯＳ−ＦＥＴ５２の閾値電圧よりも低い電位である。本実施形態では、第２ピエゾ抵抗２２の他方の端子２２Ｂに印加される第２電位Ｖ２と同じ電位とする。これにより、抵抗器５３の一方の端子５３Ａには、第２電位Ｖ２が印加される。抵抗器５３の他方の端子５３Ｂは、ｎ型ＭＯＳ−ＦＥＴ５２のソース端子及び第２ウェル層２１と導体を用いて電気的に接続される。
【００４３】
ｎ型ＭＯＳ−ＦＥＴ５２は、ドレイン端子が第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも低い電位にクランプされ、ゲート端子が第２ピエゾ抵抗２２の一方の端子２２Ａに接続される。「第２ピエゾ抵抗２２の一方の端子２２Ａの電位よりも低い電位」とは、本実施形態では、第１ピエゾ抵抗１２の一方の端子１２Ａに接続される第１電位Ｖ１と同じ電位とする。ゲート端子は、第２配線３２を介して、第２ピエゾ抵抗２２の一方の端子２２Ａに電気的に接続される。
【００４４】
以上のように接続することにより、第１ウェル層１１は負の電源に接続されて第１ピエゾ抵抗１２との界面、及びｎ型の半導体基板２との界面が逆バイアス状態となる。一方、第２ウェル層２１は、ハーフブリッジ回路の出力よりｎ型ＭＯＳ−ＦＥＴ５２の閾値電圧分低い電位となるために、第２ピエゾ抵抗２２及びｎ型の半導体基板２に対して逆バイアス状態となると同時に、ｎ型ＭＯＳ−ＦＥＴ５２及び抵抗器５３からなる電圧源４０は、抵抗器５３で制限される電流値以下では電圧源とみなせるので、第２ウェル層２１とｎ型の半導体基板２との間の空乏層に起因するリーク電流は電圧源４０から供給される。また、電圧源４０は、ｎ型ＭＯＳ−ＦＥＴ５２と抵抗器５３のみで構成可能なため、ｎ型の半導体基板２上に第１ピエゾ抵抗１２及び第２ピエゾ抵抗２２によるハーフブリッジ回路を形成するプロセスに対して大きな変更をすることなく形成することが可能である。
【００４５】
本発明は、直列に接続された２つのピエゾ抵抗を有する半導体歪ゲージに用いることが可能である。
【符号の説明】
【００４６】
１：半導体歪ゲージ
２：半導体基板
１１：第１ウェル層
１２：第１ピエゾ抵抗
１２Ａ：一方の端子（第１ピエゾ抵抗の一方の端子）
１２Ｂ：他方の端子（第１ピエゾ抵抗の他方の端子）
２１：第２ウェル層
２２：第２ピエゾ抵抗
２２Ａ：一方の端子（第２ピエゾ抵抗の一方の端子）
２２Ｂ：他方の端子（第２ピエゾ抵抗の他方の端子）
３１：第１配線
３２：第２配線
３３：第３配線
４０：電圧源
４１：バッファ
４２：ｐ型ＭＯＳ−ＦＥＴ
４３：抵抗器
４３Ａ：一方の端子（抵抗器の一方の端子）
４３Ｂ：他方の端子（抵抗器の他方の端子）
５２：ｎ型ＭＯＳ−ＦＥＴ
５３：抵抗器
５３Ａ：一方の端子（抵抗器の一方の端子）
５３Ｂ：他方の端子（抵抗器の他方の端子）
Ｖ１：第１電位
Ｖ２：第２電位
【図１】
2018021796.tif 000003
【図２】
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【図３】
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