(57)【要約】【課題】フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィンの終端部の細りの影響を抑制する。【解決手段】スタンダードセル１は、第１方向に延びるフィン１１を有する。第１方向と垂直をなす第２方向に延びており、フィン１１上に設けられたゲート配線１２と、フィン１１とによって、アクティブトランジスタＮ１が構成されている。フィン１１と、ゲート配線１２と並列に設けられたダミーゲート配線１４とによって、アクティブトランジスタＮ１とソースまたはドレインの一方のノードを共有しているダミートランジスタＤ１が構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延びるフィンを有するスタンダードセルを備え、
前記スタンダードセルは、
前記フィンと、前記第１方向と垂直をなす第２方向に延びており、前記フィン上に設けられたゲート配線とによって構成されたアクティブトランジスタと、
前記フィンと、前記ゲート配線と並列に、前記フィン上に設けられたダミーゲート配線とによって構成され、前記アクティブトランジスタとソースまたはドレインの一方のノードを共有しているダミートランジスタとを備えている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、
前記フィンと、前記ゲート配線と並列にかつ前記ダミーゲート配線と反対側に、前記フィン上に設けられた第２ゲート配線とによって構成され、前記アクティブトランジスタとソースまたはドレインの他方のノードを共有している第３トランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第３トランジスタは、アクティブトランジスタである
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第３トランジスタは、ダミートランジスタである
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記アクティブトランジスタが前記ダミートランジスタと共有しているノードは、電源電位が供給されるソースである
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記ダミートランジスタは、ソース、ドレインおよびゲートがいずれも電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記アクティブトランジスタが前記ダミートランジスタと共有しているノードは、ドレインであり、前記ダミートランジスタは、ソースおよびゲートが電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、
前記フィンが形成された第１導電型領域において、前記フィンと並列に配置された第２フィンを有し、
前記ゲート配線および前記ダミーゲート配線は、前記第２フィン上まで延びており、
前記第２フィンと前記ゲート配線とによって構成された第２アクティブトランジスタと、
前記第２フィンと前記ダミーゲート配線とによって構成され、前記第２アクティブトランジスタとソースまたはドレインの一方のノードを共有している第２ダミートランジスタとを備えている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、
前記フィンが形成された第１導電型領域において、全てのアクティブトランジスタは、ソースおよびドレインの両方のノードを他のトランジスタと共有している
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記スタンダードセルにおいて、全てのアクティブトランジスタは、ソースおよびドレインの両方のノードを他のトランジスタと共有している
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、クロックツリーを構成するセルである
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、フィン構造のトランジスタを用いたスタンダードセルを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
【０００３】
また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図１２はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
【０００４】
特許文献１では、フィン構造の製造上の工夫として、フィンの形成方向とシリコン基板の結晶方向とを一致させて選択的にエッチングを行う方法が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１９００２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フィン構造では、フィンは長さ方向にわたって必ずしも均一に形成されるわけではない。すなわち、フィンの幅は長さ方向にわたって必ずしも同一でなく、ある程度のばらつきが生じる。特に、フィンの幅は終端部に向かうにつれて細くなる傾向がある。このため、フィンの終端部近くにトランジスタを形成した場合、所望の性能が得られない可能性が高い。
【０００７】
また、フィンの終端部に配線やコンタクトを接続する場合、フィンの終端部の形成不良や、配線やコンタクトのマスクずれに起因して、フィンと配線やコンタクトの電気的接触が悪化し、抵抗特性がばらつく可能性がある。このばらつきは、半導体チップの歩留まりの低下につながるおそれがある。
【０００８】
本開示は、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィンの終端部の細りの影響を抑制して、性能ばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の態様では、半導体集積回路装置は、第１方向に延びるフィンを有するスタンダードセルを備え、前記スタンダードセルは、前記フィンと、前記第１方向と垂直をなす第２方向に延びており、前記フィン上に設けられたゲート配線とによって構成されたアクティブトランジスタと、前記フィンと、前記ゲート配線と並列に、前記フィン上に設けられたダミーゲート配線とによって構成され、前記アクティブトランジスタとソースまたはドレインの一方のノードを共有しているダミートランジスタとを備えている。
【００１０】
この態様によると、ダミートランジスタの存在によって、アクティブトランジスタのソースまたはドレインの一方のノードは、フィンの終端部近傍から離れた位置になる。すなわち、フィン幅が細る可能性が高いフィンの終端部が、アクティブトランジスタのノードの位置から外されている。これにより、アクティブトランジスタに対するフィン終端部の細りの影響を回避することができ、アクティブトランジスタの性能のばらつきを抑えることが可能となる。
【発明の効果】
【００１１】
本開示によると、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィンの終端部の細りの影響を抑制することができる。したがって、半導体集積回路装置の性能ばらつきを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図
【図２】図１のスタンダードセルの回路図
【図３】図１のレイアウト構成の比較例を示す平面図
【図４】第２の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図
【図５】図４のレイアウト構成の比較例を示す平面図
【図６】第２の実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図７】第２の実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図８】実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図９】図８のスタンダードセルの回路図
【図１０】実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図１１】図１０のスタンダードセルの回路図
【図１２】フィン構造のトランジスタの概略を示す模式図
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。
【００１４】
また、本明細書では、スタンダードセルの論理機能に寄与するトランジスタのことを「アクティブトランジスタ」といい、アクティブトランジスタ以外のトランジスタ、すなわち、スタンダードセルの論理機能に寄与しないトランジスタのことを「ダミートランジスタ」という。
【００１５】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。また図２は図１のスタンダードセルの回路図である。図２に示すとおり、図１のスタンダードセル１は２入力のＮＯＲ回路を実現するセルである。図１および他の平面図では、フィンとその上に形成されたゲートとによって、フィン型トランジスタが構成されている。ローカル配線は、平面視でフィンまたはゲートと重なる部分において、フィンまたはゲートの上層に接して形成されており、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。なお、図１では図の見やすさのために、フィンにハッチを付している。ただし、ゲートの下に位置する部分についてはハッチを省いている。また、ローカル配線およびメタル配線にも種類が異なるハッチを付しており、メタル配線とローカル配線とがコンタクトで接続された部分を黒く塗りつぶして示している。他の平面図においても同様である。
【００１６】
図１に示すとおり、スタンダードセル１は、図面横方向（第１方向）に延びるフィン１１，１６を有している。フィン１１はＮ型領域においてＮ型トランジスタを構成するために用いられ、フィン１６はＰ型領域においてＰ型トランジスタを構成するために用いられる。すなわち、フィン１１と、図面縦方向（第１方向と垂直をなす第２方向）に延びており、フィン１１上に設けられたゲート配線１２，１３とによって、アクティブトランジスタであるＮ型トランジスタＮ１，Ｎ２がそれぞれ構成されている。Ｎ型トランジスタＮ１，Ｎ２はドレインを共有している。また、フィン１６と、図面縦方向に延びており、フィン１６上に設けられたゲート配線１７，１２，１３，１８によって、アクティブトランジスタであるＰ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４がそれぞれ構成されている。
【００１７】
また、スタンダードセル１の下端において、接地電位を供給する接地配線８ａが図面横方向に延びるように配置されており、スタンダードセル１の上端において、電源電位を供給する電源配線８ｂが図面横方向に延びるように配置されている。スタンダードセル１の左右端には、図面縦方向に延びるダミーゲート配線９ａ，９ｂがそれぞれ配置されている。
【００１８】
さらに、フィン１１にはダミートランジスタＤ１，Ｄ２が構成されている。すなわち、フィン１１と、ゲート配線１２と並列にフィン１１上に設けられたダミーゲート配線１４とによって、ダミートランジスタＤ１が構成されている。Ｎ型トランジスタＮ１は、電源電位の一例としての接地電位が供給されるソースをダミートランジスタＤ１と共有している。また、フィン１１と、ゲート配線１３と並列にフィン１１上に設けられたダミーゲート配線１５とによって、ダミートランジスタＤ２が構成されている。Ｎ型トランジスタＮ２は、接地電位が供給されるソースをダミートランジスタＤ２と共有している。ダミートランジスタＤ１，Ｄ２は、ソース、ドレインおよびゲートがいずれも、電源配線の一例としての接地配線８ａに接続されている。
【００１９】
Ｎ型トランジスタＮ１は、ソースをダミートランジスタＤ１と共有しており、ドレインを第３のトランジスタとしてのＮ型トランジスタＮ２と共有している。Ｎ型トランジスタＮ２は、ソースをダミートランジスタＤ２と共有しており、ドレインを第３のトランジスタとしてのＮ型トランジスタＮ１と共有している。すなわち、図１のレイアウト構成では、Ｎ型領域において、全てのアクティブトランジスタＮ１，Ｎ２は、ソースおよびドレインの両方のノードを他のトランジスタと共有している。
【００２０】
図１のレイアウト構成によると、フィン１１の終端部近傍にダミートランジスタＤ１，Ｄ２が構成されており、アクティブトランジスタであるＮ型トランジスタＮ１，Ｎ２はフィン１１の終端部近傍から離れた位置に配置されている。すなわち、フィン幅が細る可能性が高いフィン１１の終端部が、アクティブトランジスタＮ１，Ｎ２の配置位置から外されている。これにより、アクティブトランジスタＮ１，Ｎ２に対するフィン１１終端部の細りの影響を回避することができ、アクティブトランジスタＮ１，Ｎ２の性能のばらつきを抑えることが可能となり、ローカル配線との電気的接触を良好にし、半導体チップの歩留まりを向上させることが可能となる。
【００２１】
図３は図１のレイアウト構成の比較例を示す平面図である。図３のレイアウト構成では、フィン１１よりも短いフィン１１Ａが配置されており、その終端部（一点鎖線で図示）近傍にＮ型トランジスタＮ１，Ｎ２が配置されている。ダミートランジスタは形成されていない。
【００２２】
図２のＮＯＲ回路の論理機能を実現することのみを考えるならば、ダミートランジスタＤ１，Ｄ２は不要である。したがって、図２のＮＯＲ回路の論理機能を実現することのみ考慮し、フィンの終端部の細りの影響を考慮せずにレイアウト設計すれば、ダミートランジスタＤ１，Ｄ２を備えない図３のようなレイアウト構成になるものと考えられる。
【００２３】
ところが図３のレイアウト構成では、Ｎ型トランジスタＮ１，Ｎ２がフィン１１Ａの終端部に配置されているため、終端部の細りの影響を受け、所望の性能が得られない可能性がある。したがって、図３のレイアウト構成を用いることによって、半導体チップの性能がばらついたり、歩留まりが低下したりする可能性が高まる。特に、クロック信号を伝搬するクロックツリーを構成するセルでは、性能のばらつきを抑える必要があるため、図３のレイアウト構成に代えて図１のレイアウト構成を用いることが効果的である。もちろん、このばらつきを抑える効果は、クロックツリーを構成するセルに限られるものではなく、他のセルに関しても有効である。
【００２４】
なお、本実施形態では、アクティブトランジスタとしてＮ型トランジスタが、ソースをダミートランジスタと共有するものとしたが、これに限られるものではない。例えば、アクティブトランジスタは、ドレインをダミートランジスタと共有してもよい。あるいは、アクティブトランジスタとしてＰ型トランジスタが、ソースまたはドレインをダミートランジスタと共有していてもよい。また、ダミートランジスタと共有されたソースまたはドレインの他方のノードが、別のダミートランジスタと共有されていてもよい。あるいは、ダミートランジスタと共有されたソースまたはドレインの他方のノードが、他のトランジスタと共有されていなくてもよい。
【００２５】
（第２の実施形態）
図４は第２の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。図４のスタンダードセル２は、図２に示す２入力のＮＯＲ回路を実現するセルであるが、図２の各トランジスタがそれぞれ２枚のフィンで構成されている。
【００２６】
図４に示すとおり、スタンダードセル２は、図面横方向（第１方向）に延びるフィン１１，１６，２１，２２を有している。フィン１１，２１はＮ型領域においてＮ型トランジスタを形成するために用いられ、フィン１６，２２はＰ型領域においてＰ型トランジスタを形成するために用いられる。すなわち、フィン１１と、図面縦方向（第１方向と垂直をなす第２方向）に延びており、フィン１１上に設けられたゲート配線１２，１３とによって、アクティブトランジスタであるＮ型トランジスタＮ１，Ｎ２がそれぞれ構成されている。そして、第２フィンとしてのフィン２１と、フィン２１上に延びているゲート配線１２，１３とによって、第２アクティブトランジスタとしてのＮ型トランジスタＮ１ａ，Ｎ２ａがそれぞれ構成されている。
【００２７】
また、フィン１６と、図面縦方向に延びており、フィン１６上に設けられたゲート配線１７，１２，１３，１８によって、アクティブトランジスタであるＰ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４がそれぞれ構成されている。そして、フィン２２と、フィン２２上に延びているゲート配線１７，１２，１３，１８とによって、Ｐ型トランジスタＰ１ａ，Ｐ２ａ，Ｐ３ａ，Ｐ４ａがそれぞれ構成されている。
【００２８】
また、スタンダードセル２の下端において、接地電位を供給する接地配線８ａが図面横方向に延びるように配置されており、スタンダードセル２の上端において、電源電位を供給する電源配線８ｂが図面横方向に延びるように配置されている。スタンダードセル２の左右端には、図面縦方向に延びるダミーゲート配線９ａ，９ｂがそれぞれ配置されている。
【００２９】
さらに、フィン１１にはダミートランジスタＤ１，Ｄ２が構成されており、フィン２１にはダミートランジスタＤ１ａ，Ｄ２ａが構成されている。すなわち、フィン１１と、ゲート配線１２と並列にフィン１１上に設けられたダミーゲート配線１４とによって、ダミートランジスタＤ１が構成されている。また、フィン１１と、ゲート配線１３と並列にフィン１１上に設けられたダミーゲート配線１５とによって、ダミートランジスタＤ２が構成されている。Ｎ型トランジスタＮ１は接地電位が供給されるソースをダミートランジスタＤ１と共有しており、Ｎ型トランジスタＮ２は接地電位が供給されるソースをダミートランジスタＤ２と共有している。さらに、フィン２１と、フィン２１上に延びているダミーゲート配線１４とによって、ダミートランジスタＤ１ａが構成されている。また、フィン２１と、フィン２１上に延びているダミーゲート配線１５とによって、ダミートランジスタＤ２ａが構成されている。Ｎ型トランジスタＮ１ａは接地電位が供給されるソースをダミートランジスタＤ１ａと共有しており、Ｎ型トランジスタＮ２ａは接地電位が供給されるソースをダミートランジスタＤ２ａと共有している。ダミートランジスタＤ１，Ｄ２，Ｄ１ａ，Ｄ２ａは、ソース、ドレインおよびゲートがいずれも接地配線８ａに接続されている。
【００３０】
Ｎ型トランジスタＮ１は、ソースをダミートランジスタＤ１と共有しており、ドレインをＮ型トランジスタＮ２と共有している。Ｎ型トランジスタＮ２は、ソースをダミートランジスタＤ２と共有しており、ドレインをＮ型トランジスタＮ１と共有している。Ｎ型トランジスタＮ１ａは、ソースをダミートランジスタＤ１ａと共有しており、ドレインをＮ型トランジスタＮ２ａと共有している。Ｎ型トランジスタＮ２ａは、ソースをダミートランジスタＤ２ａと共有しており、ドレインをＮ型トランジスタＮ１ａと共有している。すなわち、図４のレイアウト構成では、Ｎ型領域において、全てのアクティブトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａは、ソースおよびドレインの両方のノードを他のトランジスタと共有している。
【００３１】
図４のレイアウト構成によると、フィン１１の終端部近傍にダミートランジスタＤ１，Ｄ２が配置されており、Ｎ型トランジスタＮ１，Ｎ２はフィン１１の終端部近傍から離れた位置に配置されている。すなわち、フィン幅が細る可能性が高いフィン１１の終端部が、アクティブトランジスタＮ１，Ｎ２の配置位置から外されている。また、フィン２１の終端部近傍にダミートランジスタＤ１ａ，Ｄ２ａが配置されており、Ｎ型トランジスタＮ１ａ，Ｎ２ａはフィン２１の終端部近傍から離れた位置に配置されている。すなわち、フィン幅が細る可能性が高いフィン２１の終端部が、アクティブトランジスタＮ１ａ，Ｎ２ａの配置位置から外されている。これにより、アクティブトランジスタＮ１，Ｎ２に対するフィン１１終端部の細りの影響、および、アクティブトランジスタＮ１ａ，Ｎ２ａに対するフィン２１終端部の細りの影響を回避することができ、アクティブトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａの性能のばらつきを抑えることが可能となり、ローカル配線との電気的接触を良好にし、半導体チップの歩留まりを向上させることが可能となる。
【００３２】
図５は図４のレイアウト構成の比較例を示す平面図である。図５のレイアウト構成では、Ｎ型トランジスタを形成するために１本のフィン１１Ｂのみが設けられており、その終端部（一点鎖線で図示）近傍にＮ型トランジスタＮ１ａ，Ｎ２ａが配置されている。ダミートランジスタは形成されていない。
【００３３】
図２に示すＮＯＲ回路（ただしダミートランジスタＤ１，Ｄ２を除く）を、各トランジスタについて２枚のフィンで形成する場合、フィンの終端部の細りの影響を考慮せずにレイアウト設計すれば、図５のようなレイアウト構成になるものと考えられる。
【００３４】
図５のレイアウト構成では、Ｎ型トランジスタＮ１ａ，Ｎ２ａがフィン１１Ｂの終端部近傍に配置されているため、終端部の細りの影響を受け、所望の性能が得られない可能性がある。したがって、図５のレイアウト構成を用いることによって、半導体チップの性能がばらついたり、歩留まりが低下したりする可能性が高まる。特に、クロック信号を伝搬するクロックツリーを構成するセルでは、性能のばらつきを抑える必要があるため、図５のレイアウト構成に代えて図４のレイアウト構成を用いることが効果的である。もちろん、このばらつきを抑える効果は、クロックツリーを構成するセルに限られるものではなく、他のセルに関しても有効である。
【００３５】
図６は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。図６のスタンダードセル２Ａは、図４と同一の回路構成を実現するものであるが、Ｎ型トランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａが、ドレインを、ダミートランジスタＤ１，Ｄ２，Ｄ１ａ，Ｄ２ａとそれぞれ共有している。ダミートランジスタＤ１，Ｄ２，Ｄ１ａ，Ｄ２ａは、ソースおよびゲートが接地配線８ａに接続されている。
【００３６】
図６のレイアウト構成でも、図４のレイアウト構成と同様に、フィン幅が細る可能性が高いフィン１１，２１の終端部が、アクティブトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａの配置位置から外されている。これにより、アクティブトランジスタＮ１，Ｎ２に対するフィン１１終端部の細りの影響、および、アクティブトランジスタＮ１ａ，Ｎ１ｂに対するフィン２１終端部の細りの影響を回避することができ、アクティブトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ１ｂの性能のばらつきを抑えることが可能となる。
【００３７】
図７は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。図７のスタンダードセル２Ｂは、図４と同一の回路構成を実現するものであるが、Ｎ型トランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａが、ドレインおよびソースの両方を、ダミートランジスタとそれぞれ共有している。また、Ｐ型トランジスタＰ１，Ｐ４，Ｐ１ａ，Ｐ４ａが、ドレインを、ダミートランジスタとそれぞれ共有している。
【００３８】
すなわち、領域ＤＮ１では、フィン３１，３２とダミーゲート配線３３とによって、Ｎ型トランジスタＮ１，Ｎ１ａとソースを共有するダミートランジスタが構成されている。領域ＤＮ２では、フィン３１，３２とダミーゲート配線３４とによって、Ｎ型トランジスタＮ１，Ｎ１ａとドレインを共有するダミートランジスタが構成されており、また、フィン３１，３２とダミーゲート配線３５とによって、Ｎ型トランジスタＮ２，Ｎ２ａとドレインを共有するダミートランジスタが構成されている。領域ＤＮ３では、フィン３１，３２とダミーゲート配線３６とによって、Ｎ型トランジスタＮ２，Ｎ２ａとソースを共有するダミートランジスタが構成されている。
【００３９】
また、領域ＤＰ１では、フィン３７，３８とダミーゲート配線３９とによって、Ｐ型トランジスタＰ１，Ｐ１ａとドレインを共有するダミートランジスタが構成されている。領域ＤＰ２では、フィン３７，３８とダミーゲート配線４０とによって、Ｐ型トランジスタＰ４，Ｐ４ａとドレインを共有するダミートランジスタが構成されている。
【００４０】
図７のレイアウト構成でも、図４のレイアウト構成と同様の効果が得られる。なお、図７のレイアウト構成では、スタンダードセル２Ｂ内の全てのアクティブトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａ，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ１ａ，Ｐ２ａ，Ｐ３ａ，Ｐ４ａは、ソースおよびドレインの両方のノードを他のトランジスタと共有しており、したがっていずれも、フィン３１，３２，３７，３８の終端部から離れた位置に配置されており、全てのアクティブトランジスタの性能のばらつきを抑えることが可能となる。
【００４１】
（他のレイアウト構成例）
図８は実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図、図９は図８のスタンダードセルの回路図である。ただし図８では、図９の各トランジスタがそれぞれ２枚のフィンで構成されている。図８のレイアウト構成では、フィン４１，４２の終端部にダミートランジスタが形成されている。図面左側における領域ＤＮ４では、フィン４１，４２とダミーゲート配線４３，４４とによって、ダミートランジスタが構成されている。図面右側における領域ＤＮ５では、フィン４１，４２とダミーゲート配線４５，４６とによって、ダミートランジスタが形成されている。  
【００４２】
図１０は実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図、図１１は図１０のスタンダードセルの回路図である。ただし図１０では、図１１の各トランジスタがそれぞれ２枚のフィンで構成されている。図１０のレイアウト構成では、フィン５１，５２の終端部にダミートランジスタが形成されている。図面左側における領域ＤＮ６では、フィン５１，５２とダミーゲート配線５３とによって、ダミートランジスタが構成されている。図面右側における領域ＤＮ７では、フィン５１，５２とダミーゲート配線５４，５５，５６とによって、ダミートランジスタが形成されている。
【００４３】
なお、上述の実施形態ではＮＯＲ回路を例にとって説明したが、これに限られるものではなく、例えば、インバータ、ＮＡＮＤ、フリップフロップなど他の論理機能を実現する半導体集積回路装置にも、本開示は同様に適用可能である。
【００４４】
また、上述の実施形態では、ダミートランジスタに関して、例えばＮ型トランジスタであればゲートに接地電位を与えてゲート電位固定するものとしたが、これに限られるものではなく、論理機能に寄与しない他の構成を採用してもよい。例えばＮ型トランジスタであれば、ゲートに電源電位を与え、ソース・ドレインに接地電位を与えてもよい。
【産業上の利用可能性】
【００４５】
本開示では、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィンの終端部の細りの影響を抑制することができる。したがって、半導体集積回路装置の性能ばらつき抑制に有用である
【符号の説明】
【００４６】
１，２，２Ａ，２Ｂ  スタンダードセル
８ａ  接地配線（電源配線）
１１  フィン
１２，１３  ゲート配線
１４，１５  ダミーゲート配線
１６，２２  フィン
２１  フィン（第２フィン）
３１，３２，３７，３８  フィン
３３，３４，３５，３６，３９，４０  ダミーゲート配線
４１，４２  フィン
４３，４４，４５，４６  ダミーゲート配線
５１，５２  フィン
５３，５４，５５，５６  ダミーゲート配線
Ｎ１，Ｎ２，Ｎ１ａ，Ｎ２ａ  アクティブトランジスタ
Ｄ１，Ｄ２，Ｄ１ａ，Ｄ２ａ  ダミートランジスタ
【図１】
2018064125.tif 000003
【図２】
2018064125.tif 000004
【図３】
2018064125.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成30年1月31日(2018.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型領域において第１方向に延びる第１フィンおよび第２フィンを有するスタンダードセルを備え、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記第１方向と垂直をなす第２方向に延びており、前記第１フィンおよび前記第２フィン上に設けられたゲート配線とによって構成されたアクティブトランジスタと、
前記第１フィンおよび前記第２フィンと、前記ゲート配線と並列に、前記第１フィンおよび前記第２フィン上に設けられたダミーゲート配線とによって構成され、前記アクティブトランジスタとソースまたはドレインの一方のノードを共有しているダミートランジスタとを備えている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記ゲート配線と並列にかつ前記ダミーゲート配線と反対側に、前記第１フィンおよび前記第２フィン上に設けられた第２ゲート配線とによって構成され、前記アクティブトランジスタとソースまたはドレインの他方のノードを共有している第３トランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第３トランジスタは、アクティブトランジスタである
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第３トランジスタは、ダミートランジスタである
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、 
前記アクティブトランジスタが前記ダミートランジスタと共有しているノードは、電源電位が供給されるソースである
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記ダミートランジスタは、ソース、ドレインおよびゲートがいずれも電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記アクティブトランジスタが前記ダミートランジスタと共有しているノードは、ドレインであり、前記ダミートランジスタは、ソースおよびゲートが電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記第２方向に延びた第２のゲート配線とによって構成された第２のアクティブトランジスタを有し、
前記アクティブトランジスタおよび前記第２のアクティブトランジスタのそれぞれは、ソースおよびドレインのノードを他のトランジスタと共有している、
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記第２のアクティブトランジスタとソースまたはドレインの一方のノードを共有している第２のダミートランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項１０】
第１導電型領域において第１方向に延びる第１フィンおよび第２フィンを有し、前記第１導電型領域と異なる第２導電型領域において前記第１方向に延びる第３フィンおよび第４フィンを有するスタンダードセルを備え、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記第１方向と垂直をなす第２方向に延びており、前記第１フィンおよび前記第２フィン上に設けられたゲート配線とによって構成された第１のアクティブトランジスタと、
前記第１フィンおよび前記第２フィンと、前記ゲート配線と並列に、前記第１フィンおよび前記第２フィン上に設けられた第１のダミーゲート配線とによって構成され、前記第１のアクティブトランジスタとソースまたはドレインの一方のノードを共有している第１のダミートランジスタと、
前記第３フィンおよび前記第４フィンと、前記第２方向に延び、前記第１方向において前記ゲート配線と同一位置に設けられた第２のゲート配線とによって構成された第２のアクティブトランジスタとを備えている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記ゲート配線と並列にかつ前記第１のダミーゲート配線と反対側に、前記第１フィンおよび前記第２フィン上に設けられた第３のゲート配線とによって構成され、前記第１のアクティブトランジスタとソースまたはドレインの他方のノードを共有している第３トランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記第３トランジスタは、アクティブトランジスタである
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０記載の半導体集積回路装置において、 
前記第１のアクティブトランジスタが前記第１のダミートランジスタと共有しているノードは、電源電位が供給されるソースである
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記第１のダミートランジスタは、ソース、ドレインおよびゲートがいずれも電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１０記載の半導体集積回路装置において、
前記第１のアクティブトランジスタが前記第１のダミートランジスタと共有しているノードは、ドレインであり、前記第１のダミートランジスタは、ソースおよびゲートが電源配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１０記載の半導体集積回路装置において、
前記スタンダードセルは、
前記第１フィンおよび前記第２フィンと、前記第２方向に延びた第３のゲート配線とによって構成された第３のアクティブトランジスタを有し、
前記第１のアクティブトランジスタおよび前記第３のアクティブトランジスタのそれぞれは、ソースおよびドレインのノードを他のトランジスタと共有している、
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６記載の半導体集積回路装置において、
前記第３のアクティブトランジスタとソースまたはドレインの一方のノードを共有している第２のダミートランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１０記載の半導体集積回路装置において、
前記スタンダードセルは、
前記第３フィンおよび前記第４フィンと、前記第２方向に延び、前記第１方向において前記第１のダミーゲート配線と同一位置に設けられた第４のゲート配線とによって構成され、前記第２のアクティブトランジスタとソースまたはドレインの一方のノードを共有している第４トランジスタとを備えている
ことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８記載の半導体集積回路装置において、
前記第４トランジスタは、アクティブトランジスタである
ことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１８記載の半導体集積回路装置において、
前記第４トランジスタは、ダミートランジスタである
ことを特徴とする半導体集積回路装置。