(57)【要約】【課題】スイッチング素子に負電圧を印加することのできる新規な構成のゲート駆動回路を提供する。【解決手段】電圧駆動型であるスイッチング素子のゲート端子に直列接続された第１コンデンサおよびパルス電圧生成部と、前記スイッチング素子のゲート・ソース（エミッタ）間に接続される第１抵抗と、を備え、  Ｒ１>>Ｔ／（Ｃ１＋Ｃｉｓｓ）  （但し、Ｒ１：前記第１抵抗の抵抗値、Ｃ１：前記第１コンデンサの容量値、Ｃｉｓｓ：前記スイッチング素子の入力容量、Ｔ：スイッチング周期）  といった条件を満たすゲート駆動回路としている。【選択図】図１
2018007201.tif 000002
【特許請求の範囲】
【請求項１】
電圧駆動型であるスイッチング素子のゲート端子に直列接続された第１コンデンサおよびパルス電圧生成部と、
前記スイッチング素子のゲート・ソース（エミッタ）間に接続される第１抵抗と、を備え、
Ｒ１>>Ｔ／（Ｃ１＋Ｃｉｓｓ）  （但し、Ｒ１：前記第１抵抗の抵抗値、Ｃ１：前記第１コンデンサの容量値、Ｃｉｓｓ：前記スイッチング素子の入力容量、Ｔ：スイッチング周期）
といった条件を満たすことを特徴とするゲート駆動回路。
【請求項２】
前記第１コンデンサの両端間に接続される第２抵抗を更に備え、
ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）＞ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｒ２：前記第２抵抗の抵抗値）
といった条件を満たすことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記第１コンデンサの両端間に接続される第２抵抗と、
前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続されるツェナーダイオードおよび第１整流ダイオードを更に備え、
Ｖｚ＜ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）  且つ
Ｖｚ＜ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｒ２：前記第２抵抗の抵抗値、Ｖｚ：前記ツェナーダイオードのツェナー電圧と前記第１整流ダイオードの順方向電圧との和）
といった条件を満たすことを特徴とする請求項１に記載のゲート駆動回路。
【請求項４】
前記スイッチング素子のゲート・ソース（エミッタ）間において、前記ツェナーダイオードに直列接続される第３抵抗を更に備えることを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続されるツェナーダイオードおよび第１整流ダイオードと、
前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続される第２コンデンサおよび第２整流ダイオードと、
前記第２コンデンサに並列に接続される放電用抵抗を更に備え、
ＶＣＣ×Ｃ１／（Ｃ１＋Ｃ２＋Ｃｉｓｓ）＝Ｖｚ  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｃ２：前記第２コンデンサの容量値、Ｖｚ：前記ツェナーダイオードのツェナー電圧と前記第１整流ダイオードの順方向電圧との和）
といった条件を満たすことを特徴とする請求項１に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
【背景技術】
【０００２】
従来、スイッチング電源やモータドライバなどのスイッチング素子がオフ時にノイズ等によって誤ってオンすることを抑止する手法として、オフ時にスイッチング素子に負電圧（負バイアス）を印加することが推奨されている。しかしながら、従来は、正電圧を印加するゲート駆動回路とは別に負電源を用意する必要があるということで敬遠される傾向にあった。
【０００３】
そこで、負電源を追加せずにゲート駆動回路の変更のみで負電圧を印加できる構成の検討がなされている。このようなゲート駆動回路は、例えば特許文献１に提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２６９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１のゲート駆動回路は、スイッチング素子のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させる回路である。より具体的には、ゲート駆動回路は、制御回路と第１スイッチング素子（駆動対象）のゲートとの間に接続された第１コンデンサと第１抵抗とからなる並列回路を備える。並列回路には、第２コンデンサと第２スイッチング素子と第２抵抗とからなる直列回路が並列接続される。第２コンデンサと第２スイッチング素子との接続点には、ダイオードのアノードが接続される。ダイオードのカソードと第２スイッチング素子のゲートは、第１スイッチング素子のソースに接続される。
【０００６】
このような構成により、制御信号のオフ信号に対して、第１スイッチング素子のゲートに、第１コンデンサに蓄えられた電荷による負電圧が印加され、第１スイッチング素子のターンオフがなされる。また、第１コンデンサは並列回路の時定数で放電される。また、第２スイッチング素子は、第２コンデンサの充電電圧がゲート・ソース間に印加されてオンとなる。従って、第２コンデンサの放電回路が構成され、第２コンデンサの放電による負電圧が第１スイッチング素子のゲートに印加される。第２コンデンサ、第１抵抗、および第２抵抗による放電時時定数を大きくすることで、第１スイッチング素子に負電圧を安定して印加できる。
【０００７】
上記状況に鑑み、本発明は、技術の豊富化の観点から、スイッチング素子に負電圧を印加することのできる新規な構成のゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明のゲート駆動回路は、電圧駆動型であるスイッチング素子のゲート端子に直列接続された第１コンデンサおよびパルス電圧生成部と、
前記スイッチング素子のゲート・ソース（エミッタ）間に接続される第１抵抗と、を備え、
Ｒ１>>Ｔ／（Ｃ１＋Ｃｉｓｓ）  （但し、Ｒ１：前記第１抵抗の抵抗値、Ｃ１：前記第１コンデンサの容量値、Ｃｉｓｓ：前記スイッチング素子の入力容量、Ｔ：スイッチング周期）
といった条件を満たすこととしている（第１の構成）。
【０００９】
また、上記第１の構成において、前記第１コンデンサの両端間に接続される第２抵抗を更に備え、
ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）＞ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｒ２：前記第２抵抗の抵抗値）
といった条件を満たすこととしてもよい（第２の構成）。
【００１０】
また、上記第１の構成において、前記第１コンデンサの両端間に接続される第２抵抗と、
前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続されるツェナーダイオードおよび第１整流ダイオードを更に備え、
Ｖｚ＜ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）  且つ
Ｖｚ＜ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｒ２：前記第２抵抗の抵抗値、Ｖｚ：前記ツェナーダイオードのツェナー電圧と前記第１整流ダイオードの順方向電圧との和）
といった条件を満たすこととしてもよい（第３の構成）。
【００１１】
また、上記第３の構成において、前記スイッチング素子のゲート・ソース（エミッタ）間において、前記ツェナーダイオードに直列接続される第３抵抗を更に備えることとしてもよい（第４の構成）。
【００１２】
また、上記第１の構成において、前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続されるツェナーダイオードおよび第１整流ダイオードと、
前記スイッチング素子のゲート・ソース（エミッタ）間に直列に接続される第２コンデンサおよび第２整流ダイオードと、
前記第２コンデンサに並列に接続される放電用抵抗を更に備え、
ＶＣＣ×Ｃ１／（Ｃ１＋Ｃ２＋Ｃｉｓｓ）＝Ｖｚ  （但し、ＶＣＣ：前記パルス電圧生成部が生成する電圧のＨｉｇｈレベル、Ｃ２：前記第２コンデンサの容量値、Ｖｚ：前記ツェナーダイオードのツェナー電圧と前記第１整流ダイオードの順方向電圧との和）
といった条件を満たすこととしてもよい（第５の構成）。
【発明の効果】
【００１３】
本発明によると、新規な構成のゲート駆動回路によってスイッチング素子のオフのときにゲートに負電圧を印加することができる。また、上記条件を満たすことにより、スイッチング素子のオンまたはオフのときにおいて、第１コンデンサおよび入力容量に蓄えられた電荷が放電しすぎることを抑止できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係るゲート駆動回路の回路構成図である。
【図２】第１実施形態に係るゲート駆動回路によるゲート電圧の時間的な挙動の一例を示すグラフである。
【図３】図２のグラフにおける飽和領域を時間的に拡大したグラフである。
【図４】第１実施形態の変形例に係るゲート駆動回路の回路構成図である。
【図５】本発明の第２実施形態に係るゲート駆動回路の回路構成図である。
【図６】第２実施形態に係るゲート駆動回路によるゲート電圧の時間的な挙動の一例を示すグラフである。
【図７】図６のグラフにおける飽和領域を時間的に拡大したグラフである。
【図８】第２実施形態の変形例に係るゲート駆動回路の回路構成図である。
【図９】本発明の第３実施形態に係るゲート駆動回路の回路構成図である。
【図１０】第３実施形態に係るゲート駆動回路によるゲート電圧の時間的な挙動の一例を示すグラフである。
【図１１】図１０のグラフにおける飽和領域を時間的に拡大したグラフである。
【図１２】第３実施形態の変形例に係るゲート駆動回路の回路構成図である。
【図１３】本発明の第４実施形態に係るゲート駆動回路の回路構成図である。
【図１４】第４実施形態に係るゲート駆動回路によるゲート電圧の時間的な挙動の一例を示すグラフである。
【発明を実施するための形態】
【００１５】
＜第１実施形態＞
以下に本発明の一実施形態について図面を参照して説明する。図１は、第１実施形態に係るゲート駆動回路の回路構成図である。図１に示すゲート駆動回路１は、ディスクリートのスイッチング素子１０を駆動するための回路であり、パルス電圧生成部５と、第１コンデンサＣ１と、第１抵抗Ｒ１と、を備えている。
【００１６】
パルス電圧生成部５は、これに入力される制御信号の論理レベルに応じて、その出力端子から２値の電圧Ｖ１（電源電圧ＶＣＣまたは接地電圧ＧＮＤ）を出力することにより、スイッチング素子１０のゲート端子を電圧駆動する。
【００１７】
第１コンデンサＣ１は、パルス電圧生成部５の正極側とスイッチング素子１０のゲート端子との間に接続される。すなわち、第１コンデンサＣ１およびパルス電圧生成部５は、スイッチング素子１０のゲート端子に直列接続される。
【００１８】
スイッチング素子１０は、ゲート駆動回路１によりスイッチングされる電圧駆動型の半導体スイッチング素子であり、ここでは一例としてＮチャネル型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）Ｍ１が用いられる。半導体スイッチング素子は、例えばＳｉ、ＳｉＣ、ＧａＮなどの半導体材料から構成される。なお、スイッチング素子１０は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）としてもよい（この場合、以下に記載する「ソース」については、「エミッタ」に置き換えられる）。また、スイッチング素子１０は、ＭＯＳＦＥＴおよびＩＧＢＴに限ることは無い。
【００１９】
図１に等価的に示したように、トランジスタＭ１のゲート・ソース間には、寄生容量としてのゲート・ソース間容量Ｃｇｓが付随している。トランジスタＭ１のゲート・ドレイン間には、寄生容量としてのゲート・ドレイン間容量Ｃｇｄが付随している。トランジスタＭ１のソースは、接地電位の印加端に接続される。トランジスタＭ１の入力容量Ｃｉｓｓは、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとの和（＝Ｃｇｓ＋Ｃｇｄ）として表すことができる。
【００２０】
なお、トランジスタＭ１には、その他にも寄生抵抗、寄生ダイオード、および寄生インダクタンスも付随しているが、ここでは便宜上、その図示および説明を割愛する。
【００２１】
第１抵抗Ｒ１の一端は、コンデンサＣ１の一端とスイッチング素子１０のゲート端子との接続点に接続される。第１抵抗Ｒ１の他端は、パルス電圧生成部５の負極側とスイッチング素子１０のソースとの接続点に接続される。つまり、第１抵抗Ｒ１は、スイッチング素子１０のゲート・ソース間に接続される。
【００２２】
このような構成であるゲート駆動回路１の動作について以下説明する。
【００２３】
スイッチングの開始時である初回にパルス電圧生成部５が電圧Ｖ１をＨｉｇｈレベル（＝電源電圧ＶＣＣ）とすると、トランジスタＭ１のゲートにおけるノードＮに生じるゲート電圧Ｖ２は、スイッチング開始時のＯＮ電圧Ｖｃ（正電圧）として生じる。ＯＮ電圧Ｖｃは、電源電圧ＶＣＣ（電圧Ｖ１）をコンデンサＣ１と入力容量Ｃｉｓｓとによって分圧して生成されるため、下記（１）式のように表される。
Ｖｃ＝ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）  （１）
【００２４】
電圧Ｖ１がＨｉｇｈレベルでスイッチング素子１０がオンのとき、入力容量Ｃｉｓｓに蓄えられた電荷が第１抵抗Ｒ１によって放電する。このとき、入力容量Ｃｉｓｓの容量値と第１抵抗Ｒ１の抵抗値による時定数によって放電が行われる。これにより、正電圧であるゲート電圧Ｖ２は低下する。このとき、コンデンサＣ１への充電も行われる。
【００２５】
その後、電圧Ｖ１がＬｏｗレベル（＝接地電圧ＧＮＤ）とされると、ゲート電圧Ｖ２は、上記スイッチング素子１０がオンのときのゲート電圧Ｖ２の低下に応じて、０Ｖよりも低下した負電圧となる。これにより、スイッチング素子１０はオフとされる。
【００２６】
そして、電圧Ｖ１が再びＨｉｇｈレベルとされると、ゲート電圧Ｖ２は、直前のオン時の正電圧から更に第１抵抗Ｒ１による放電によって低下する。そして、電圧Ｖ１が再びＬｏｗレベルとされると、ゲート電圧Ｖ２は、直前のオフ時の負電圧よりも低い電圧となる。
【００２７】
このような電圧Ｖ１のＨｉｇｈ／Ｌｏｗレベルの繰り返しによる動作の繰り返しによって、スイッチング素子１０がオン時のゲート電圧Ｖ２（正電圧）は、スイッチング開始時のＯＮ電圧Ｖｃから時間と共に漸次低下してゆく。それと共に、スイッチング素子１０がオフ時のゲート電圧Ｖ２（負電圧）も、０Ｖから時間と共に漸次低下してゆく。そして、オン時／オフ時のゲート電圧Ｖ２ともに次第に飽和する。
【００２８】
飽和したオン時のゲート電圧Ｖ２であるＯＮ電圧Ｖｏｎと、飽和したオフ時のゲート電圧Ｖ２であるＯＦＦ電圧Ｖｏｆｆは、下記（２）式のように、スイッチングのデューティＤ（オン時間のスイッチング周期に対する比率）によって決まる。
Ｖｏｎ＝（１−Ｄ）・Ｖｃ
Ｖｏｆｆ＝−Ｄ・Ｖｃ      （２）
【００２９】
このようなゲート駆動回路１によれば、オフ時にスイッチング素子１０のゲートに負電圧を印加することが可能となり、ノイズ等により誤ってスイッチング素子１０がオンとなることを抑制できる。
【００３０】
ここで、具体的な一例として、回路定数を、電源電圧ＶＣＣ＝２５Ｖ、第１コンデンサＣ１の容量値＝２３ｎＦ、入力容量Ｃｉｓｓの容量値＝２ｎＦ、および第１抵抗Ｒ１の抵抗値＝１０ｋΩとした条件での動作について説明する。なお、スイッチング周波数は１００ｋＨｚとする。
【００３１】
図２は、上記条件の場合でのゲート電圧Ｖ２の時間的な挙動を示すグラフである。図２は、スイッチング開始時を時間０ｍｓとして表している。図２は、異なるスイッチングのデューティごとのゲート電圧Ｖ２の挙動を示しており、具体的には、デューティ１０％を実線で、デューティ３０％を破線で、デューティ５０％を一点鎖線で示している。
【００３２】
また、図２は、便宜上簡略的に示しており、実際にはゲート電圧Ｖ２は、正電圧と負電圧との間を行き来する波形となる。例えば、デューティ１０％であれば、実際には、図２に示す上下の実線の間でゲート電圧Ｖ２が行き来する波形となる。スイッチング周波数を１００ｋＨｚとしているので、ゲート電圧Ｖ２は、スイッチング周期０．０１ｍｓ（１０μｓ）の周期で上下する波形となる。
【００３３】
スイッチング開始時のＯＮ電圧Ｖｃは、上記（１）式から２３Ｖとなる。従って、図２に示すように、スイッチング開始時にオン時のゲート電圧Ｖ２（正電圧）は２３Ｖとなり、以降、時間と共に漸次低下し、飽和する。また、オフ時の電圧Ｖ２（負電圧）は、０Ｖから時間と共に漸次低下し、飽和する。
【００３４】
上記（２）式により、飽和時のＯＮ電圧Ｖｏｎは、デューティ１０％のとき２０．７Ｖ、デューティ３０％のとき１６．１Ｖ、デューティ５０％のとき１１．５Ｖとなる。また、上記（２）式により、飽和時のＯＦＦ電圧Ｖｏｆｆは、デューティ１０％のとき−２．３Ｖ、デューティ３０％のとき−６．９Ｖ、デューティ５０％のとき−１１．５Ｖとなる。
【００３５】
図２における飽和時の領域において時間的に拡大したグラフを図３に示す。図３の横軸で表される時間軸の１目盛は２μｓである。図３に示すように、スイッチングのデューティに応じてオン時のゲート電圧Ｖ２、オフ時のゲート電圧Ｖ２ともに異なる電圧となる。
【００３６】
また、ゲート駆動回路１においては、オン時間およびオフ時間の間に、第１コンデンサＣ１およびゲート容量Ｃｇに蓄えられた電荷を第１抵抗Ｒ１によって放電しすぎないようにするべく、第１抵抗Ｒ１の抵抗値が下記（３）式を満たすように設定される。
Ｒ１>>Ｔ／（Ｃ１＋Ｃｉｓｓ）  （３）
但し、Ｔはスイッチング周期
【００３７】
上記条件の例では、（３）式の右辺は４００Ωとなり、第１抵抗Ｒ１の抵抗値としてそれよりも十分に大きい１０ｋΩに設定している。
【００３８】
図４は、第１実施形態の変形例に係るゲート駆動回路の回路構成図である。図４に示すゲート駆動回路１’の上記図１に示す構成との相違点は、抵抗Ｒｃを備えることである。抵抗Ｒｃは、コンデンサＣ１と、抵抗Ｒ１とスイッチング素子１０のゲート端子との接続点との間に接続される。抵抗Ｒｃによって、スイッチング素子１０のターンオンおよびターンオフのスピードを調整することが可能となる。
【００３９】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。図５は、第２実施形態に係るゲート駆動回路の回路構成図である。図５に示すゲート駆動回路２の第１実施形態（図１）との構成上の相違点は、第１コンデンサＣ１と並列に第２抵抗Ｒ２を接続していることである。
【００４０】
ゲート駆動回路２においては、上記（１）式で表されるスイッチング開始時のＯＮ電圧Ｖｃがスイッチング開始時にゲート電圧Ｖ２に生じる。そして、入力容量Ｃｉｓｓに蓄えられた電荷の第１抵抗Ｒ１による放電とコンデンサＣ１への充電によって、オン時のゲート電圧Ｖ２（正電圧）は漸次低下した後、飽和する。また、オフ時のゲート電圧Ｖ２（負電圧）は、０Ｖから漸次低下した後、飽和する。
【００４１】
飽和時のゲート電圧Ｖ２であるＯＮ電圧Ｖｏｎと、飽和時のゲート電圧Ｖ２であるＯＦＦ電圧Ｖｏｆｆは、共に下記（４）式に示されるように、スイッチングのデューティＤによって決まる。
Ｖｏｎ＝Ｖｃ−Ｄ（Ｖｃ−Ｖｒ）
Ｖｏｆｆ＝−Ｄ（Ｖｃ−Ｖｒ）    （４）
但し、Ｖｒ＝ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）
【００４２】
（４）式より、Ｖｃ＞Ｖｒを満たすように第１コンデンサＣ１、第１抵抗Ｒ１、および第２抵抗Ｒ２の各回路定数を選定する必要がある。
【００４３】
ここで、具体的な一例として、回路定数を、電源電圧ＶＣＣ＝２５Ｖ、第１コンデンサＣ１の容量値＝２３ｎＦ、入力容量Ｃｉｓｓの容量値＝２ｎＦ、第１抵抗Ｒ１の抵抗値＝１５ｋΩ、第２抵抗Ｒ２の抵抗値＝５ｋΩとした条件での動作について説明する。なお、スイッチング周波数は１００ｋＨｚとする。
【００４４】
上記条件の場合、（１）式によりＶｃ＝２３Ｖとなり、（４）式によりＶｒ＝１８．７５Ｖとなり、Ｖｃ＞Ｖｒを満たしている。
【００４５】
上記条件の場合でのゲート電圧Ｖ２の時間的な挙動を示すグラフを図６に示す。図６に示すグラフは、先述した図２と同様の表し方をしている。図６に示すように、スイッチング開始時にオン時のゲート電圧Ｖ２（正電圧）はＶｃ＝２３Ｖとなり、以降、時間と共に漸次低下し、飽和する。また、オフ時の電圧Ｖ２（負電圧）は、０Ｖから時間と共に漸次低下し、飽和する。
【００４６】
上記（４）式により、飽和時のＯＮ電圧Ｖｏｎは、デューティ１０％のとき２２．６Ｖ、デューティ３０％のとき２１．７Ｖ、デューティ５０％のとき２０．９Ｖとなる。また、上記（４）式により、飽和時のＯＦＦ電圧Ｖｏｆｆは、デューティ１０％のとき−０．４３Ｖ、デューティ３０％のとき−１．２８Ｖ、デューティ５０％のとき−２．１３Ｖとなる。
【００４７】
図６における飽和時の領域において時間的に拡大したグラフを図７に示す。図７の横軸で表される時間軸の１目盛は５μｓである。図７に示すように、スイッチングのデューティに応じてオン時のゲート電圧Ｖ２、オフ時のゲート電圧Ｖ２ともに異なる電圧となる。しかしながら、本実施形態によれば、第１実施形態（図３）に比べて、デューティの違いによるオン時／オフ時のゲート電圧Ｖ２のバラツキを小さくすることができる。
【００４８】
また、本実施形態においても、オン時間およびオフ時間の間に、第１コンデンサＣ１および入力容量Ｃｉｓｓに蓄えられた電荷を第１抵抗Ｒ１によって放電しすぎないようにするべく、第１抵抗Ｒ１の抵抗値が上記（３）式を満たすように設定される。
【００４９】
上記条件の例では、（３）式の右辺は４００Ωとなり、第１抵抗Ｒ１の抵抗値としてそれよりも十分に大きい１５ｋΩに設定している。
【００５０】
図８は、第２実施形態の変形例に係るゲート駆動回路の回路構成図である。図８に示すゲート駆動回路２’の上記図５に示す構成との相違点は、抵抗Ｒｃを備えることである。抵抗Ｒｃは、コンデンサＣ１と抵抗Ｒ２との接続点と、抵抗Ｒ１とスイッチング素子１０のゲート端子との接続点との間に接続される。抵抗Ｒｃによって、スイッチング素子１０のターンオンおよびターンオフのスピードを調整することが可能となる。
【００５１】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。図９は、第３実施形態に係るゲート駆動回路の回路構成図である。図９に示すゲート駆動回路３の上記第２実施形態（図５）との構成上の相違点は、第３抵抗Ｒ３、ツェナーダイオードＺＤ、および第１整流ダイオードＤ１を順次接続して構成される直列回路がスイッチング素子１０のゲート・ソース間に接続されることである。なお、第３抵抗Ｒ３は、必ずしも設ける必要はない。但し、第３抵抗Ｒ３を設けることで、ツェナーダイオードＺＤ、第１整流ダイオードＤ１に流れる電流を制限し、これらの破壊を抑制できる。
【００５２】
このような構成のゲート駆動回路３では、スイッチング開始時のオン時のゲート電圧Ｖ２として、上記（１）式により表されるＯＮ電圧Ｖｃが生じる。その後、入力容量Ｃｉｓｓに蓄えられた電荷のツェナーダイオードＺＤ、第１整流ダイオードＤ１の経路による放電によって、オン時のゲート電圧Ｖ２（正電圧）は漸次低下する。そして、ツェナーダイオードＺＤのツェナー電圧（逆方向の降伏電圧）と第１整流ダイオードＤ１の順方向電圧との和である規定電圧Ｖｚにゲート電圧Ｖ２が達すると、放電が停止され、オン時のゲート電圧Ｖ２（正電圧）は規定電圧Ｖｚで固定される。このとき、オフ時のゲート電圧Ｖ２は、０Ｖから低下して、規定電圧Ｖｚに対応する負電圧Ｖｏｆｆ（＝−（Ｖｃ−Ｖｚ））で固定される。
【００５３】
ここで、規定電圧Ｖｚとしては、下記（５）式および（６）式を両方満たす必要がある。（６）式は、規定電圧Ｖｚによって放電が停止される条件となる。
Ｖｚ＜ＶＣＣ×Ｃ１／（Ｃ１＋Ｃｉｓｓ）  （５）
Ｖｚ＜ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２）  （６）
【００５４】
また、第１整流ダイオードＤ１は、スイッチング素子１０のオフ期間中にゲート電圧Ｖ２が負バイアスされたときに、ツェナーダイオードＺＤを介した逆流を抑止する機能を有する。
【００５５】
ここで、具体的な一例として、回路定数を、電源電圧ＶＣＣ＝２５Ｖ、第１コンデンサＣ１の容量値＝２３ｎＦ、入力容量Ｃｉｓｓの容量値＝２ｎＦ、第１抵抗Ｒ１の抵抗値＝１５０ｋΩ、第２抵抗Ｒ２の抵抗値＝５０ｋΩとした条件での動作について説明する。なお、スイッチング周波数は１００ｋＨｚとする。
【００５６】
上記条件の場合、（５）式の右辺は２３Ｖ、（６）式の右辺は１８．７５Ｖとなるので、規定電圧Ｖｚに一例として１８Ｖを設定している。
【００５７】
上記条件の場合のゲート電圧Ｖ２の時間的な挙動を示すグラフを図１０に示す。図１０に示すグラフは、先述した図２と同様の表し方をしている。図１０に示すように、スイッチング開始時にオン時のゲート電圧Ｖ２（正電圧）はＶｃ＝２３Ｖとなり、以降、時間と共に漸次低下し、規定電圧Ｖｚ＝１８Ｖによって固定される。また、オフ時の電圧Ｖ２（負電圧）は、０Ｖから時間と共に漸次低下し、規定電圧Ｖｚ＝１８Ｖに対応した−５Ｖで固定される。
【００５８】
図１０におけるゲート電圧Ｖ２が固定された領域を時間的に拡大したグラフを図１１に示す。図１１の横軸で表される時間軸の１目盛は２μｓである。規定電圧Ｖｚによって放電は規制されるので、スイッチングのデューティに依らずに、オン時のゲート電圧Ｖ２（正電圧）は規定電圧Ｖｚ＝１８Ｖに固定される。これに対応して、オフ時のゲート電圧Ｖ２（負電圧）は、デューティに依らずに−５Ｖで固定される。従って、デューティが変化しても、オン時／オフ時のゲート電圧Ｖ２を一致させることができる。
【００５９】
また、本実施形態では、オフ時間の間に、第１コンデンサＣ１およびゲート容量Ｃｇに蓄えられた電荷を第１抵抗Ｒ１によって放電しすぎないようにするべく、第１抵抗Ｒ１の抵抗値が上記（３）式を満たすように設定される。上記条件の例では、（３）式の右辺は４００Ωとなり、第１抵抗Ｒ１の抵抗値としてそれよりも十分に大きい１５０ｋΩに設定している。
【００６０】
なお、第２実施形態では、第１抵抗Ｒ１の抵抗値でゲート電圧Ｖ２が飽和するまでの時間が決まっていたが、上記（３）式の制限があるため、飽和までの時間も制限されていた。対して、本実施形態によれば、飽和までの時間が第１抵抗Ｒ１によって決まらないため、第２実施形態に比べて飽和までの時間を短くすることができる。第３抵抗Ｒ３の抵抗値、および電圧Ｖ１のターンオン時間を調整すれば、スイッチング開始時からゲート電圧Ｖ２を飽和時の電圧とすることも可能である。
【００６１】
図１２は、第３実施形態の変形例に係るゲート駆動回路の回路構成図である。図１２に示すゲート駆動回路３’の上記図９に示す構成との相違点は、抵抗Ｒｃを備えることである。抵抗Ｒｃは、コンデンサＣ１と抵抗Ｒ２と第３抵抗Ｒ３の接続点と、抵抗Ｒ１とスイッチング素子１０のゲート端子との接続点との間に接続される。抵抗Ｒｃによって、スイッチング素子１０のターンオンおよびターンオフのスピードを調整することが可能となる。また、抵抗Ｒｃによって、スイッチング開始時のゲート電圧Ｖ２を調整することも可能である。
【００６２】
＜第４実施形態＞
次に、本発明の第４実施形態について説明する。図１３は、第４実施形態に係るゲート駆動回路４の回路構成図である。図１３に示すゲート駆動回路４の上記第３実施形態（図９）との構成上の相違点は、第２コンデンサＣ２と第２整流ダイオードＤ２による直列回路をスイッチング素子１０のゲート・ソース間に接続したことである。なお、上記直列回路において抵抗を更に直列接続してもよい。抵抗を設けることでダイオードＤ２に流れる電流を制限し、これの破壊を抑制できる。また、第２コンデンサＣ２と並列に抵抗Ｒｄが接続される。
【００６３】
このような構成のゲート駆動回路４では、初回に電圧Ｖ１がＨｉｇｈレベルとなるスイッチング開始時に第２コンデンサＣ２への充電が行われるため、オン時のゲート電圧Ｖ２としては、下記（７）式で表されるＯＮ電圧Ｖｃが生じることとなる。
Ｖｃ＝ＶＣＣ×Ｃ１／（Ｃ１＋Ｃ２＋Ｃｉｓｓ）  （７）
【００６４】
そして、上記（７）式で表されるＯＮ電圧Ｖｃが規定電圧Ｖｚと一致するように第１コンデンサＣ１および第２コンデンサＣ２の容量値の選定がされる。これにより、スイッチング開始時にオン時のゲート電圧Ｖ２がＯＮ電圧Ｖｃとなった後、規定電圧Ｖｚによって入力容量Ｃｉｓｓに蓄えられた電荷の放電は規制されるので、オン時のゲート電圧Ｖ２は規定電圧Ｖｚ（＝ＯＮ電圧Ｖｃ）で固定される。従って、スイッチング開始時にオン時の高いゲート電圧Ｖ２が発生することなく、常に一定のオン時のゲート電圧Ｖ２（正電圧）を生じさせることができる。また、これに対応して、スイッチング開始時から常に一定のオフ時のゲート電圧（負電圧）を生じさせることができる。
【００６５】
なお、第２整流ダイオードＤ２は、初回に第２コンデンサＣ２に充電が行われた後、逆流によって放電が起こらないようにするために用いられる。また、抵抗Ｒｄは、スイッチングが中断したときに第２コンデンサＣ２の電荷をスイッチングの再開までに放電させる目的で設けられる。これにより、スイッチングの再開時にゲート電圧Ｖ２に高電圧が生じることを抑制できる。
【００６６】
ここで、具体的な一例として、回路定数を、電源電圧ＶＣＣ＝２５Ｖ、第１コンデンサＣ１の容量値＝２３ｎＦ、入力容量Ｃｉｓｓの容量値＝２ｎＦ、第１抵抗Ｒ１の抵抗値＝１５０ｋΩ、第２抵抗Ｒ２の抵抗値＝５０ｋΩとした条件での動作について説明する。なお、スイッチング周波数は１００ｋＨｚとする。
【００６７】
上記条件の場合に、（７）式で表されるＯＮ電圧Ｖｃを規定電圧Ｖｚと一致させるべく、規定電圧Ｖｚ＝１８Ｖであるとして、第２コンデンサＣ２の容量値を７ｎＦに選定している。
【００６８】
上記条件の場合のゲート電圧Ｖ２の時間的な挙動を示すグラフを図１４に示す。図１４に示すグラフは、先述した図２と同様の表し方をしている。図１４に示すように、スイッチング開始時にオン時のゲート電圧Ｖ２（正電圧）はＶｃ＝１８Ｖとなり、その後、規定電圧Ｖｚ＝１８Ｖで固定される。すなわち、スイッチング開始から常にオン時のゲート電圧Ｖ２は１８Ｖで一定となる。これに対応して、オフ時のゲート電圧Ｖ２（負電圧）は、スイッチング開始から常に−５Ｖで一定となる。また、スイッチングのデューティが変化しても、オン時／オフ時のゲート電圧Ｖ２を一致させることができるのは、上記第３実施形態と同様である。
【００６９】
また、本実施形態では、オフ時間の間に、第１コンデンサＣ１および入力容量Ｃｉｓｓに蓄えられた電荷を第１抵抗Ｒ１によって放電しすぎないようにするべく、第１抵抗Ｒ１の抵抗値が上記（３）式を満たすように設定される。上記条件の例では、（３）式の右辺は４００Ωとなり、第１抵抗Ｒ１の抵抗値としてそれよりも十分に大きい１５０ｋΩに設定している。
【００７０】
＜その他＞
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７１】
本発明は、例えば、スイッチング電源やモータドライバなどのスイッチング素子を駆動する手段として用いられるものであり、民生機器や産業機械などの様々な分野で広く利用することが可能である。
【符号の説明】
【００７２】
１〜４  ゲート駆動回路
５  パルス電圧生成部
１０  スイッチング素子
Ｍ１  トランジスタ
Ｃ１  第１コンデンサ
Ｒ１  第１抵抗
Ｒｇ  ゲート抵抗
Ｃｇｄ  ゲート・ドレイン間容量
Ｃｇｓ  ゲート・ソース間容量
Ｃｉｓｓ  入力容量
Ｒ２  第２抵抗
Ｒ３  第３抵抗
ＺＤ  ツェナーダイオード
Ｄ１  第１整流ダイオード
Ｃ２  第２コンデンサ
Ｄ２  第２整流ダイオード
Ｒｃ、Ｒｄ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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