(57)【要約】【課題】重負荷時の効率を高めると共に待機モード時の低消費電力化を図ることのできる簡易な構成のスイッチング電源装置を提供する。【解決手段】トランスの一次巻線を介して主電流をオン・オフするＳiＣ-ＭＯＳ-ＦＥＴ（主スイッチング素子）と並列に該主スイッチング素子よりも電力容量が小さいＳi-ＭＯＳ-ＦＥＴ（副スイッチング素子）を設ける。制御回路は、トランスの二次巻線から得られる出力電圧の電圧値に応じて生成した制御信号に従って主スイッチング素子および副スイッチング素子をそれぞれオン・オフ駆動するドライブ回路を備える。特に制御回路は、トランスの補助巻線から得られる補助電圧の電圧値が所定の電圧閾値に満たないときに主スイッチング素子のオン・オフ動作を停止させるイネーブル制御回路を備える。【選択図】      図１
2018064398.tif 000002
【特許請求の範囲】
【請求項１】
トランスの一次巻線に流れる主電流をオン・オフするＳiＣ-ＭＯＳ-ＦＥＴからなる主スイッチング素子と、
この主スイッチング素子に並列に設けられ、該主スイッチング素子に代わって前記主電流をオン・オフするＳi-ＭＯＳ-ＦＥＴからなる副スイッチング素子と、
前記トランスの二次巻線から得られる出力電圧の電圧値に応じて前記主スイッチング素子および前記副スイッチング素子のオン・オフを制御する制御回路とを具備し、
前記制御回路は、前記トランスの補助巻線から得られる補助電圧を電源電圧として動作し、前記出力電圧の電圧値に応じて前記制御回路が生成する制御信号に従って前記主スイッチング素子および前記副スイッチング素子をオン・オフ駆動するドライブ回路と、
前記トランスの補助巻線から得られる補助電圧の電圧値に応じて前記ドライブ回路による前記主スイッチング素子のオン・オフ駆動、または前記副スイッチング素子のオン・オフ駆動を制御するイネーブル制御回路とを含むことを特徴とするスイッチング電源装置。
【請求項２】
前記主スイッチング素子は、負荷電力容量を満たす大電力容量のＳiＣ-ＭＯＳ-ＦＥＴであって、前記副スイッチング素子は前記主スイッチング素子に比較して小電力容量のＳi-ＭＯＳ-ＦＥＴである請求項１に記載のスイッチング電源装置。
【請求項３】
前記副スイッチング素子は、前記制御回路と共に集積回路化が可能な小電力容量のＳi-ＭＯＳ-ＦＥＴからなる請求項２に記載のスイッチング電源装置。
【請求項４】
前記ドライブ回路は、前記制御信号に従って前記主スイッチング素子をオン・オフする主駆動信号を生成する主ドライブ回路と、
前記制御信号に従って前記副スイッチング素子をオン・オフする副駆動信号を生成する副ドライブ回路とを並列に備えることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項５】
前記イネーブル回路は、前記トランスの補助巻線から得られる補助電圧の電圧値が所定の電圧閾値を超えたときに前記主ドライブ回路の動作を許可する共に前記副ドライブ回路の動作を禁止し、
前記トランスの補助巻線から得られる前記補助電圧の電圧値が前記所定の電圧閾値に満たないときに前記主ドライブ回路の動作を禁止する共に前記副ドライブ回路の動作を許可するイネーブル信号を生成することを特徴とする請求項４に記載のスイッチング電源装置。
【請求項６】
前記ドライブ回路は、前記制御信号に従って前記副スイッチング素子をオン・オフする副駆動信号を生成する副ドライブ回路と、
この副ドライブ回路が生成した前記副駆動信号に従って前記主スイッチング素子をオン・オフする主駆動信号を生成する主ドライブ回路とを備えることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項７】
前記イネーブル回路は、前記トランスの補助巻線から得られる補助電圧の電圧値が所定の電圧閾値を超えたときに前記主ドライブ回路の動作を許可し、
前記トランスの補助巻線から得られる前記補助電圧の電圧値が前記所定の電圧閾値に満たないときに前記主ドライブ回路の動作を禁止するイネーブル信号を生成することを特徴とする請求項６に記載のスイッチング電源装置。
【請求項８】
前記制御回路は、負荷の消費電力量が小さくなるに伴って前記主スイッチング素子または前記副スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数から第１のスイッチング周波数まで低減制御し、
前記第１のスイッチング周波数での前記主スイッチング素子または前記副スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力量が所定の電力閾値を下回ったとき、前記主スイッチング素子または前記副スイッチング素子のスイッチング周波数を前記第１のスイッチング周波数から更に低減させるスイッチング周波数制御手段を備えたものである請求項１に記載のスイッチング電源装置。
【請求項９】
前記制御回路は、前記負荷の消費電力量が小さくなるに伴って前記主スイッチング素子または前記副スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数から第１のスイッチング周波数まで低減制御するスイッチング周波数低減手段と、
前記第１のスイッチング周波数での前記主スイッチング素子または前記副スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力量が前記所定の電力閾値を下回ったとき、前記主スイッチング素子または前記副スイッチング素子を所定の周期毎に所定期間に亘ってバースト状にスイッチング駆動するバースト駆動制御手段とを備えたものである請求項１に記載のスイッチング電源装置。
【請求項１０】
前記スイッチング周波数低減手段は、前記スイッチング周波数を最大スイッチング周波数から前記第１のスイッチング周波数まで低減制御することで、前記トランスの二次巻線から得られる出力電圧の電圧値および前記トランスの補助巻線から得られる補助電圧の電圧値をそれぞれ低減し、前記イネーブル制御回路による前記主スイッチング素子のオン・オフ駆動を停止させるものである請求項８または９に記載のスイッチング電源装置。
【請求項１１】
前記負荷の消費電力量を判定する前記所定の電力閾値は、前記第１のスイッチング周波数での前記副スイッチング素子の連続スイッチング駆動時における前記トランスの二次巻線から得られる出力電圧の電圧値を判定する待機モード設定用電圧閾値である請求項８または９に記載のスイッチング電源装置。
【請求項１２】
前記主スイッチング素子および前記副スイッチング素子のそれぞれは、前記トランスの一次巻線に直列に接続され、電源端子と接地端子との間に設けられてフライバック形のコンバータを形成したものである請求項１に記載のスイッチング電源装置。
【請求項１３】
前記主スイッチング素子は、直列に接続されて主ハーフブリッジ回路を形成し、前記制御信号を受けて互いに相反してオン・オフする第１の主スイッチング素子と第２の主スイッチング素子とからなり、
前記副スイッチング素子は、直列に接続されて副ハーフブリッジ回路を形成し、前記制御信号を受けて互いに相反してオン・オフする第１の副スイッチング素子と第２の副スイッチング素子とからなり、
前記主ハーフブリッジ回路および前記副ハーフブリッジ回路のそれぞれは、前記トランスの一次巻線とインダクタとコンデンサとを直列に接続したＬＬＣ電流共振回路に対して並列に設けられるものである請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子でのスイッチング損失を低減し、重負荷時の電力変換効率を高めると共に待機モード時の低消費電力化を図ることのできる簡易な構成のスイッチング電源装置に関する。
【背景技術】
【０００２】
定格電力容量が数十Ｗ程度のスイッチング電源装置１は、例えば図５に示すようにフライバック形のＤＣ-ＤＣコンバータとして実現される。このスイッチング電源装置１は、その入力段に１００Ｖ系または２２０Ｖ系の商用交流電源から供給される交流電力を全波整流するダイオード・ブリッジ回路ＤＢと、このダイオード・ブリッジ回路ＤＢの出力を平滑化する入力コンデンサＣinとを備える。
【０００３】
尚、ダイオード・ブリッジ回路ＤＢの前段の交流電力入力ラインには、図５に示すように第１および第２のノイズフィルタＮＦ１,ＮＦ２やコンデンサＣｘが設けられる。更にコンデンサＣｘには、電源遮断時に該コンデンサＣｘに蓄えられた電荷を放電する為の抵抗Ｒｘが並列に接続される。これらの第１および第２のノイズフィルタＮＦ１,ＮＦ２やコンデンサＣｘは、スイッチング電源装置１の動作に伴って発生する高周波伝導ノイズ（ＥＭＩ；Electro Magnetic Interference）の交流電力ライン側への漏出を防ぐ為のものである。
【０００４】
スイッチング電源装置１の主体部をなす装置本体１ａは、概略的にはダイオード・ブリッジ回路ＤＢの正の出力端に一次巻線Ｔａの一端を接続したトランスＴを備える。このトランスＴの一次巻線Ｔａの他端に接続されたスイッチング素子Ｑは、一次巻線Ｔａに流れる電流をオン・オフ制御する。このスイッチング素子Ｑは、例えばスイッチング電源装置１の定格電力容量に応じた大電力容量のＭＯＳ-ＦＥＴからなる。
【０００５】
更に装置本体１ａは、スイッチング素子Ｑのオン・オフに伴ってトランスＴの二次巻線Ｔｂに生起される交流電圧を整流して取り出すダイオードＤと、このダイオードＤの整流出力を平滑化する出力コンデンサＣoutを備える。ダイオードＤおよび出力コンデンサＣoutは、所定の出力電圧Ｖoutを生成する電圧出力回路を構成する。
【０００６】
一方、電源ＩＣとして集積回路化される制御回路２は、例えば出力電圧Ｖoutを検出してＦＢ信号を生成する出力電圧検出回路３を備える。そして制御回路２は、基本的にはＦＢ信号に応じてスイッチング素子Ｑのオン・オフ（スイッチング）を制御する。ちなみに出力電圧検出回路３は、例えば直列接続された分圧抵抗Ｒａ,Ｒｂからなり、出力電圧Ｖoutを分圧して検出する抵抗回路を備える。更に出力電圧検出回路３は、出力電圧Ｖoutを分圧して検出した抵抗回路の出力電圧検出値と目標出力電圧値を規定する為の予め設定された基準電圧値との誤差電圧を求めるシャントレギュレータＳＲを備える。
【０００７】
出力電圧検出回路３は、シャントレギュレータＳＲにて求めた誤差電圧を、例えばフォトカプラＰＣを介してＦＢ信号として制御回路２にフィードバックする。そして制御回路２は、ＦＢ信号の電圧値ＶＦＢに応じてスイッチング素子Ｑをオン・オフする駆動信号の、例えばパルス幅（オン幅）をフィードバック制御することでスイッチング素子Ｑのスイッチング周波数ｆswを変化させる。このスイッチング周波数ｆswのフィードバック制御によって出力電圧の電圧値Ｖoutが目標電圧値に一定化される。
【０００８】
即ち、制御回路２は、概略的には外部から与えられた制御電圧に応じて発振周波数が制御され、内蔵したコンデンサの充放電を利用して三角波信号を生成すると共に、この三角波信号に同期した方形波信号を生成する電圧制御型の発振器を備える。また制御回路２は、発振器が生成した三角波信号の電圧値とＦＢ信号の電圧値ＶＦＢとを比較してスイッチング素子Ｑのオン幅Ｔonを規定するパルス幅の制御信号を生成するＰＷＭ制御用の比較器を備える。制御回路２の出力段に設けられるドライブ回路は、ＰＷＭ制御用の比較器が出力する制御信号を入力してスイッチング素子Ｑをオン・オフする駆動信号を生成する。
【０００９】
このような出力電圧Ｖoutの制御は、出力電圧Ｖoutが１２Ｖ,１９Ｖまたは３２Ｖの１０〜９０Ｗクラスのスイッチング電源装置１に多く採用され、二次側制御方式と称される。これに対して出力電圧Ｖoutが５Ｖ、出力電流が２Ａ以下の１０Ｗクラスのスイッチング電源装置１においては、特に図示しないがトランスＴの補助巻線Ｔｃに生起される電圧に応じて出力電圧の電圧値Ｖoutを制御する、いわゆる一次側制御方式が採用されることが多い。
【００１０】
ところで制御回路２には、負荷の重さによって変化するＦＢ信号の電圧値ＶＦＢに応じてスイッチング素子Ｑのスイッチング周波数ｆswを制御し、これによってスイッチング素子Ｑでのスイッチング損失を低減する周波数制御機能が組み込まれる。この周波数制御機能については、例えば特許文献１に詳しく紹介されるように、基本的にはＦＢ信号の電圧値ＶＦＢが所定の電圧閾値よりも低くなったとき、該電圧値ＶＦＢに応じてスイッチング素子Ｑのスイッチング周波数ｆswを低減するものである。
【００１１】
具体的には周波数制御機能は、例えば図６に示すようにＦＢ信号の電圧値ＶＦＢの低下に伴ってスイッチング周波数ｆswを、その最大負荷時における最大スイッチング周波数ｆsw-max（例えば６５ｋＨｚ）から軽負荷時における最小スイッチング周波数ｆsw-min（例えば２５ｋＨｚ）へと低減する。そして負荷電力の低下に伴って電圧値ＶＦＢが更に低下した場合には、周波数制御機能はスイッチング周波数ｆswを前述した最小スイッチング周波数ｆsw-minよりも更に低い、例えば０.５ｋＨｚ程度まで低減する。
【００１２】
このようなスイッチング周波数ｆswの低減制御により、スイッチング素子Ｑでのスイッチング損失が更に抑えられ、いわゆる待機モードでの消費電力を極力抑えることが可能となる。このような周波数低減制御は、専ら、一次側制御方式において多く採用される。
【００１３】
また特許文献２に開示されるように、例えば図７に示すように待機モードへの移行時にはスイッチング周波数ｆswの更なる低減制御に代えて、スイッチング素子Ｑを所定の周期で間欠的にバースト・スイッチング駆動することも提唱されている（バースト・スイッチング制御）。このバースト・スイッチング駆動により待機モードにおける消費電力が更に低減される。このようなバースト・スイッチング制御は、二次側制御方式を採用したスイッチング電源装置１において採用されることが多い。
【００１４】
尚、本発明の主旨とは直接関係はないが、特許文献３には負荷に応じて電源回路からの出力電流量が増加するに従って、並列に設けた複数のＦＥＴを所定の動作条件下で順に導通させ、これによって複数の電源回路間での負荷バランスをとることが開示される。しかしこの特許文献３に開示される技術は、複数のＦＥＴを単に電流出力スイッチとして用いているに過ぎない。また従来より一般的に、スイッチング電源装置１の定格電力容量を満たすように所定の電力容量のスイッチング素子Ｑを複数個並列に接続して用いることも行われている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−２５２９７３号公報
【特許文献２】特開２００５−２９５６６２号公報
【特許文献３】特開２０１３−１６４７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで従来においては待機モード時におけるスイッチング電源装置１での損失を低減する為に、前述したようにスイッチング周波数ｆswの低減制御を行ったり、或いはスイッチング素子Ｑを間欠的にバースト・スイッチング制御している。しかしながらスイッチング素子Ｑとしてスイッチング電源装置１の定格電力容量を満たす大容量のＦＥＴを用いた場合、待機モード時におけるＦＥＴでのスイッチング損失が無視できなくなる。このスイッチング損失は、専ら、ＦＥＴの素子構造に由来する出力容量Ｃossとゲート電荷量Ｑgに起因するものである。
【００１７】
図８(ａ)は６００Ｖクラスの汎用ＭＯＳ-ＦＥＴの素子特性の例を示すもので、定格電流Ｉdに対する出力容量Ｃossおよびゲート電荷量Ｑgの関係を示している。また図８(ｂ)は上記素子特性のＭＯＳ-ＦＥＴ（スイッチング素子Ｑ）を、待機モード時に１ｋＨzのスイッチング周波数ｆswで連続スイッチング動作させた場合のスイッチング損失Ｂと、待機モード時に２５ｋＨzのスイッチング周波数ｆswでスイッチング素子Ｑをバースト・スイッチング動作させた場合のスイッチング損失Ａとを対比して示している。
【００１８】
尚、スイッチング素子Ｑのバースト・スイッチング駆動は、バースト周期ｔburstを２００ｍｓとし、バースト・スイッチング駆動時間ｔsw-onを０.２８ｍｓとし、２５ｋＨzのスイッチング周波数ｆswで行った。
【００１９】
ちなみにスイッチング素子Ｑのバースト・スイッチング動作時におけるスイッチング損失Ａは、
Ａ＝(１／２)×Ｃoss×Ｖds２×ｆsw×(ｔsw-on／ｔburst)
＋Ｖcc×Ｑg×ｆsw×(ｔsw-on／ｔburst)
として求められる。またスイッチング素子Ｑの連続スイッチング動作時におけるスイッチング損失Ｂは、スイッチング素子Ｑのスイッチング停止期間ｔsw-offがゼロ（０）であるから、上式において（ｔsw-on＝ｔburst）として計算することができる。
【００２０】
例えば出力電圧Ｖoutが１９Ｖ、定格電力容量が６５Ｗのスイッチング電源装置１においては、ドレイン電流Ｉdが１０Ａ相当のスイッチング素子Ｑ（ＭＯＳ-ＦＥＴ）が用いられることが多い。この種のスイッチング素子Ｑ（ＭＯＳ-ＦＥＴ）の出力容量Ｃossは、図８(ａ)に示すように定格電流１０Ａにおいて略１５０ｐＦと大きく、またゲート電荷量Ｑgも略５０ｎＣと大きい。
【００２１】
この為、図８(ｂ)にスイッチング損失Ａ,Ｂの計算例を示すように、定格電流１０Ａで連続スイッチング動作した場合のスイッチング損失Ｂは１５ｍＷにも達する。従って、例えば待機モード時における消費電力を３０ｍＷ以下に抑えたスイッチング電源装置１を実現しようとする場合、スイッチング損失が大きな課題となる。
【００２２】
また最近では、図９(ａ)に示すように重負荷時における電力変換効率を従来よりも高くし、また図９(ｂ)に示すように軽負荷時、特に待機モード時におけるスタンバイ電力の更なる低減を図りたいという要求動向がある。尚、図９(ａ)(ｂ)における破線は［２００９ＥＣ、ＥＣ：ＥＵＲＯＰＥＡＮ  ＣＯＭＭＩＳＳＩＯ］として規定される従来の要求動向を示し、一点鎖線は［２０１３ＤＯＥ、ＤＯＥ：Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｎｅｒｇｙ］として規定される最近の要求動向を示している。そして実線は［２０１３ＥＣ-Ｖ５］として規定される現在の要求動向を示している。
【００２３】
このような要求を満たすべくスイッチング素子Ｑとして、従来より一般的に用いられているＳi-ＭＯＳ-ＦＥＴに代えて、Ｓi-ＭＯＳ-ＦＥＴよりもオン抵抗が小さいＳiＣ-ＭＯＳ-ＦＥＴを用いることが考えられている。しかしＳiＣ-ＭＯＳ-ＦＥＴのゲートに加える制御電圧が、１０〜１５Ｖ程度と低い場合、ＳiＣ-ＭＯＳ-ＦＥＴはその低オン抵抗性能を発揮することができないという問題がある。しかも制御電圧が低い場合には、ＳiＣ-ＭＯＳ-ＦＥＴが熱暴走する可能性もある。
【００２４】
ちなみにＳi-ＭＯＳ-ＦＥＴやＩＧＢＴ等のスイッチング素子Ｑをオン・オフするドライブ回路は、専ら、トランスＴの補助巻線Ｔｃから得られる電源電圧Ｖccを受けて動作する。そしてドライブ回路は、一般的には電源電圧Ｖccによって規定される１０〜１５Ｖ程度のゲート制御電圧Ｖgsを出力するように構成されている。従って単にＳi-ＭＯＳ-ＦＥＴに代えてＳiＣ-ＭＯＳ-ＦＥＴをスイッチング素子Ｑとして用いても、従来の一般的なドライブ回路ではＳiＣ-ＭＯＳ-ＦＥＴを確実にオン・オフ駆動することができない。
【００２５】
そこでトランスＴの補助巻線Ｔｃから得られてドライブ回路に供給する電源電圧Ｖccを１８Ｖ程度と高くし、ＳiＣ-ＭＯＳ-ＦＥＴをオン駆動するゲート制御電圧Ｖgsを１８Ｖと高く設定することが考えられる。
【００２６】
しかしトランスＴの補助巻線Ｔｃから得られる電源電圧Ｖccは、例えば図１０(ａ)に示すように軽負荷時における出力電流Ｉoutの低下に伴って急激に低下する。そして電源電圧Ｖccが１５Ｖ以下に低下すると、図１０(ｂ)に示すようにスイッチング素子ＱとしてのＳiＣ-ＭＯＳ-ＦＥＴが正常にオン・オフしなくなるという不具合が生じる。
【００２７】
本発明はこのような事情を考慮してなされたもので、その目的は、ＳiＣ-ＭＯＳ-ＦＥＴの素子特性を有効に活用してスイッチング損失を低減し、重負荷時における電力変換効率を高めると共に、待機モードにおける消費電力を抑えることのできる簡易な構成のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００２８】
上述した目的を達成するべく本発明に係るスイッチング電源装置は、
トランスの一次巻線に流れる主電流をオン・オフするＳiＣ-ＭＯＳ-ＦＥＴからなる主スイッチング素子と、
この主スイッチング素子に並列に設けられ、該主スイッチング素子に代わって前記トランスの一次巻線に流れる主電流をオン・オフするＳi-ＭＯＳ-ＦＥＴからなる副スイッチング素子と、
前記トランスの二次巻線から得られる出力電圧の電圧値に応じて前記主スイッチング素子および前記副スイッチング素子のオン・オフを制御する制御回路とを具備し、
前記制御回路は、前記トランスの補助巻線から得られる補助電圧を電源電圧として動作し、前記出力電圧の電圧値に応じて前記制御回路が生成する制御信号に従って前記主スイッチング素子および前記副スイッチング素子をオン・オフ駆動するドライブ回路と、
前記トランスの補助巻線から得られる補助電圧の電圧値に応じて前記ドライブ回路による前記主スイッチング素子のオン・オフ駆動、または前記副スイッチング素子のオン・オフ駆動を制御するイネーブル制御回路とを含むことを特徴としている。
【００２９】
ちなみに前記主スイッチング素子は、負荷電力容量を満たす大電力容量のＳiＣ-ＭＯＳ-ＦＥＴであって、前記副スイッチング素子は前記主スイッチング素子に比較して小電力容量のＳi-ＭＯＳ-ＦＥＴである。好ましくは前記副スイッチング素子は、前記ドライブ回路および前記イネーブル制御回路と共に集積回路化が可能な小電力容量のＳi-ＭＯＳ-ＦＥＴからなる。
【００３０】
好ましくは前記ドライブ回路は、前記制御信号に従って前記主スイッチング素子をオン・オフする主駆動信号を生成する主ドライブ回路と、前記制御信号に従って前記副スイッチング素子をオン・オフする副駆動信号を生成する副ドライブ回路とを並列に備えて構成される。また前記イネーブル回路は、前記トランスの補助巻線から得られる補助電圧の電圧値が所定の電圧閾値を超えたときに前記主ドライブ回路の動作を許可する共に前記副ドライブ回路の動作を禁止する。更に前記イネーブル回路は、前記トランスの補助巻線から得られる前記補助電圧の電圧値が前記所定の電圧閾値に満たないときに前記主ドライブ回路の動作を禁止する共に前記副ドライブ回路の動作を許可するイネーブル信号を生成するように構成される。
【００３１】
或いは前記ドライブ回路は、例えば前記制御信号に従って前記副スイッチング素子をオン・オフする副駆動信号を生成する副ドライブ回路と、この副ドライブ回路が生成した前記副駆動信号に従って前記主スイッチング素子をオン・オフする主駆動信号を生成する主ドライブ回路とを備える。この場合、前記イネーブル回路は、前記トランスの補助巻線から得られる補助電圧の電圧値が所定の電圧閾値を超えたときに前記主ドライブ回路の動作を許可し、前記トランスの補助巻線から得られる前記補助電圧の電圧値が前記所定の電圧閾値に満たないときに前記主ドライブ回路の動作を禁止するイネーブル信号を生成するように構成される。
【００３２】
好ましくは前記制御回路は、前記主スイッチング素子または前記副スイッチング素子のオン・オフを制御するスイッチング周波数を低減するスイッチング周波数制御手段を備える。このスイッチング周波数制御手段は、負荷の消費電力量が小さくなるに伴って前記主スイッチング素子または前記副スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数ｆsw-maxから第１のスイッチング周波数ｆsw-minまで低減制御する。このスイッチング周波数制御手段は、前記第１のスイッチング周波数ｆsw-minでの前記主スイッチング素子または前記副スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力量が所定の電力閾値を下回ったことを検出する。そしてこのとき、前記主スイッチング素子または前記副スイッチング素子のスイッチング周波数を前記第１のスイッチング周波数ｆsw-minから更に低減させるものであっても良い。
【００３３】
或いは前記制御回路は、前記負荷の消費電力量が前記所定の電力閾値を下回ったとき、前記主スイッチング素子または前記副スイッチング素子を所定の周期ｔburst毎に所定期間ｔsw-onに亘ってバースト状にスイッチング駆動するバースト駆動制御手段を備えたものであっても良い。
【００３４】
ちなみに前記スイッチング周波数低減手段は、前記スイッチング周波数を最大スイッチング周波数ｆsw-maxから前記第１のスイッチング周波数ｆsw-minまで低減制御することで、前記トランスの二次巻線から得られる出力電圧の電圧値および前記トランスの補助巻線から得られる補助電圧の電圧値をそれぞれ低減する。そして前記スイッチング周波数低減手段は、前記補助電圧の電圧値の低下に応じて前記イネーブル制御回路による前記主スイッチング素子のオン・オフ駆動を停止させる役割も果たす。
【００３５】
尚、前記負荷の消費電力量を判定する前記所定の電力閾値は、例えば前記第１のスイッチング周波数ｆsw-minでの前記副スイッチング素子の連続スイッチング駆動時における前記トランスの二次巻線から得られる出力電圧の電圧値を判定する待機モード設定用電圧閾値である。
【００３６】
好ましくは前記主スイッチング素子および前記副スイッチング素子のそれぞれは、前記トランスの一次巻線に直列に接続され、電源端子と接地端子との間に設けられてフライバック形のコンバータを形成したものである。
【００３７】
或いは前記主スイッチング素子は、直列に接続されて主ハーフブリッジ回路を形成し、前記制御信号を受けて互いに相反してオン・オフする第１の主スイッチング素子と第２の主スイッチング素子とからなる。また前記副スイッチング素子は、直列に接続されて副ハーフブリッジ回路を形成し、前記制御信号を受けて互いに相反してオン・オフする第１の副スイッチング素子と第２の副スイッチング素子とからなる。そして前記主ハーフブリッジ回路および前記副ハーフブリッジ回路のそれぞれは、前記トランスの一次巻線とインダクタとコンデンサとを直列に接続したＬＬＣ電流共振回路に対して並列に設けられる。
【発明の効果】
【００３８】
本発明に係るスイッチング電源装置は、トランスの一次巻線に流れる主電流をオン・オフする主スイッチング素子としてＳiＣ-ＭＯＳ-ＦＥＴを用い、また主スイッチング素子に並列に設けられてトランスの一次巻線に流れる主電流をオン・オフする副スイッチング素子としてＳi-ＭＯＳ-ＦＥＴを用いる。そしてイネーブル制御回路は、トランスの補助巻線から得られる補助電圧の電圧値が予め設定した電圧閾値に満たないときに主スイッチング素子のオン・オフ動作を停止させ、副スイッチング素子だけをオン・オフ動作させる。
【００３９】
従って本発明によれば、出力電圧の電圧値に応じた制御により軽負荷時のスイッチング損失を低減することができる。また同時に重負荷時にはＳiＣ-ＭＯＳ-ＦＥＴの性能を十分に活かしてトランスの一次巻線に流れる電流をオン・オフすることができる。従って重負荷時におけるスイッチング電源装置の電力変換効率の向上を図ることができる。
【００４０】
特に本発明においてはトランスの補助巻線から得られてドライブ回路の駆動に用いられる補助電圧の電圧値に着目し、軽負荷時には主スイッチング素子のオン・オフ動作を停止させる。従って本発明によれば、簡易にして効果的に軽負荷時におけるスイッチング損失の低減と重負荷時における電力変換効率の向上とを両立させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係るスイッチング電源装置の要部概略構成図。
【図２】図１に示すスイッチング電源装置における制御回路の構成例を示す図。
【図３】図１に示すスイッチング電源装置における制御回路の別の構成例を示す図。
【図４】本発明の更に別の実施形態に係るスイッチング電源装置の要部概略構成図。
【図５】従来のスイッチング電源装置の構成例を示す図。
【図６】連続スイッチング動作時におけるスイッチング素子の駆動信号波形と、負荷消費電力に相当するフィードバック信号の電圧値に応じた周波数低減制御の例を示す図。
【図７】バースト・スイッチング動作時におけるスイッチング素子の駆動信号波形と、負荷消費電力に相当するフィードバック信号の電圧値に応じた周波数低減制御およびバースト・スイッチング制御の例を示す図。
【図８】６００Ｖクラスの汎用ＭＯＳ-ＦＥＴの定格特性と、連続スイッチング動作時およびバースト・スイッチング動作時でのスイッチング損失を対比して示す図。
【図９】スイッチング電源装置の重負荷時における平均電力変換効率および軽負荷時におけるスタンバイ電力に対する要求の傾向を示す図。
【図１０】図５に示すスイッチング電源装置における出力電流と補助巻線を介して得られる電圧との関係、並びにＳiＣ-ＭＯＳ-ＦＥＴおよびＳi-ＭＯＳ-ＦＥＴの動作性能を示す図。
【発明を実施するための形態】
【００４２】
以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。本発明は、例えば定格電力容量が数十Ｗ程度のスイッチング電源装置に好適なものである。
【００４３】
本発明の実施形態に係るスイッチング電源装置１は、例えば二次側制御方式を採用したフライバック形のＤＣ-ＤＣコンバータからなる。このフライバック形のＤＣ-ＤＣコンバータは、基本的には図５を参照して説明した構成を有する。従ってここでは図５に示したスイッチング電源装置１と同一部分には同一符号を付して説明する。
【００４４】
図１はこの実施形態に係るスイッチング電源装置１の要部概略構成を示している。このスイッチング電源装置１は、トランスＴの一次巻線Ｔａに直列に接続されるスイッチング素子Ｑとして、主スイッチング素子Ｑ-mと、この主スイッチング素子Ｑ-mに並列に接続された副スイッチング素子Ｑ-sとを備える。
【００４５】
主スイッチング素子Ｑ-mは、定格の負荷電力容量を満たす大電力容量のＳiＣ-ＭＯＳ-ＦＥＴからなる。また副スイッチング素子Ｑ-sは主スイッチング素子Ｑ-mに比較して小電力容量の一般的なＳi-ＭＯＳ-ＦＥＴからなる。具体的には主スイッチング素子Ｑ-mは、例えば６００Ｖクラスで最大ドレイン電流Ｉdが１０Ａ程度の大電力容量のＳiＣ-ＭＯＳ-ＦＥＴからなる。そして副スイッチング素子Ｑ-sは、例えば６００Ｖクラスで最大ドレイン電流Ｉdが１０ｍＡ程度の低電力容量のＳi-ＭＯＳ-ＦＥＴからなる。
【００４６】
また制御回路２は、例えば図２に示すように、所定の制御信号に従って主スイッチング素子Ｑ-mをオン・オフする主駆動信号を生成する主ドライブ回路Ｄrv-mと、副スイッチング素子Ｑ-sをオン・オフする副駆動信号を生成する副ドライブ回路Ｄrv-sとをそれぞれ備える。これらの主ドライブ回路Ｄrv-mおよび副ドライブ回路Ｄrv-sは、例えば並列に設けられて制御信号に従って主駆動信号および副駆動信号をそれぞれ生成する。
【００４７】
更にこの実施形態においては、トランスＴの補助巻線Ｔｃから得られて制御回路２の電源端子ＶＣＣに供給される補助電圧の電圧値Ｖccを、待機モードを設定する上での電圧閾値Ｖstandbyと比較してイネーブル信号ＥＮを生成するイネーブル制御回路１０が設けられる（図２を参照）。このイネーブル制御回路１０は、補助電圧の電圧値Ｖccが電圧閾値Ｖstandby（例えば１５Ｖ）を上回るとき、イネーブル信号ＥＮを［Ｈ］レベルにして主ドライブ回路Ｄrv-mによる主駆動信号の生成を許可する。同時にイネーブル制御回路１０は、［Ｈ］レベルのイネーブル信号ＥＮをインバータ回路１１により反転した［Ｌ］レベルの信号を副ドライブ回路Ｄrv-sに加えることで副ドライブ回路Ｄrv-sによる副駆動信号の生成を禁止する。
【００４８】
またイネーブル制御回路１０は、補助電圧の電圧値Ｖccが電圧閾値Ｖstandbyに満たないときには、イネーブル信号ＥＮを［Ｌ］レベルにして主ドライブ回路Ｄrv-mによる主駆動信号の生成を禁止する。同時にイネーブル制御回路１０は、［Ｌ］レベルのイネーブル信号ＥＮをインバータ回路１１により反転した［Ｈ］レベルの信号を副ドライブ回路Ｄrv-sに加えることで副ドライブ回路Ｄrv-sによる副駆動信号の生成を許可する。
【００４９】
即ち、イネーブル制御回路１０は、補助電圧の電圧値Ｖccに応じて主ドライブ回路Ｄrv-mまたは副ドライブ回路Ｄrv-sを択一的に動作させ、これによって主スイッチング素子Ｑ-mまたは副スイッチング素子Ｑ-sを択一にオン・オフ駆動する。
【００５０】
この結果、主スイッチング素子Ｑ-mは、補助電圧の電圧値Ｖccが電圧閾値Ｖstandbyを上回る通常動作モード時にだけ主ドライブ回路Ｄrv-mが出力する主駆動信号をゲートに受けてオン・オフ動作する。そしてこの際、副ドライブ回路Ｄrv-sからの副駆動信号の出力が停止されるので、副スイッチング素子Ｑ-sのオン・オフ駆動が停止される。
【００５１】
これに対して補助電圧の電圧値Ｖccが電圧閾値Ｖstandbyに満たなくなり、これによって通常動作モードから待機モードへの移行が検出された場合には、主ドライブ回路Ｄrv-mによる主駆動信号の出力が停止される。この結果、主スイッチング素子Ｑ-mのオン・オフ駆動が停止される。そして副ドライブ回路Ｄrv-sから出力される副駆動信号により副スイッチング素子Ｑ-sがオン・オフ駆動され、トランスＴの一次巻線Ｔａに流れる電流が主スイッチング素子Ｑ-mに代わってオン・オフされる。
【００５２】
ちなみに主ドライブ回路Ｄrv-mおよび副ドライブ回路Ｄrv-sは、ＦＢ信号の電圧値ＶＦＢに応じた制御信号を受けて主駆動信号および副駆動信号をそれぞれ生成する。ここでＦＢ信号の電圧値ＶＦＢに応じた制御信号は、主スイッチング素子Ｑ-mおよび副スイッチング素子Ｑ-sのスイッチング周波数ｆswを制御する信号である。
【００５３】
尚、制御回路２における主ドライブ回路Ｄrv-mおよび副ドライブ回路Ｄrv-sを、例えば図３に示すように制御回路２において一般的に多段に従属接続して構成される複数段の増幅器からなるドライブ回路の一部として実現することも可能である。特に主ドライブ回路Ｄrv-mは、ドライブ回路における最終段を増幅器として実現され、副ドライブ回路Ｄrv-sはその前段側の増幅器として実現される。
【００５４】
そしてイネーブル制御回路１０は、補助電圧の電圧値Ｖccが電圧閾値Ｖstandby（例えば１５Ｖ）を上回るとき、イネーブル信号ＥＮを［Ｈ］レベルにして主ドライブ回路Ｄrv-mによる主駆動信号の生成を許可する。またイネーブル制御回路１０は、電源電圧値Ｖccが電圧閾値Ｖstandbyに満たないとき、イネーブル信号ＥＮを［Ｌ］レベルにして主ドライブ回路Ｄrv-mによる主駆動信号の生成を禁止する。換言すれば図３に示す実施形態においては副ドライブ回路Ｄrv-sは、イネーブル制御回路１０の制御を受けることなく副スイッチング素子Ｑ-sをオン・オフする副駆動信号を定常的に生成する。
【００５５】
従って図３に示す制御回路２においては、イネーブル信号ＥＮが［Ｈ］レベルのときには主スイッチング素子Ｑ-mと副スイッチング素子Ｑ-sとが並列にオン・オフ駆動される。そしてトランスＴの一次巻線Ｔａに流れる電流は、主として主スイッチング素子Ｑ-mによりオン・オフされる。この際、トランスＴの一次巻線Ｔａに流れる電流は、主スイッチング素子Ｑ-mと同時に副スイッチング素子Ｑ-sによってもオン・オフされる。しかし副スイッチング素子Ｑ-sによりオン・オフされる電流は、主スイッチング素子Ｑ-mと副スイッチング素子Ｑ-sのオン抵抗の違いにより、主スイッチング素子Ｑ-mによりオン・オフされる電流に比較して僅かである。従って主スイッチング素子Ｑ-mのオン・オフ時には、副スイッチング素子Ｑ-sによりオン・オフされる電流を実質的に無視することができる。
【００５６】
またイネーブル信号ＥＮが［Ｌ］レベルのときには副スイッチング素子Ｑ-sだけがオン・オフ駆動される。そしてトランスＴの一次巻線Ｔａに流れる電流は、副スイッチング素子Ｑ-sによりオン・オフされる。換言すれば補助電圧の電圧値Ｖccが電圧閾値Ｖstandbyを下回った場合には、副スイッチング素子Ｑ-sのオン・オフによってトランスＴの一次巻線Ｔａに流れる電流が制御されるだけである。
【００５７】
即ち、軽負荷時にはＳiＣ−ＭＯＳ-ＦＥＴからなる主スイッチング素子Ｑ-mのオン・オフ駆動を停止させ、Ｓi−ＭＯＳ-ＦＥＴからなる副スイッチング素子Ｑ-sをオン・オフ駆動するだけである。従って軽負荷時に主スイッチング素子Ｑ-mをオン・オフ駆動する場合に比較して、副スイッチング素子Ｑ-sでのスイッチング損失を大幅に抑えることができる。よって軽負荷時における主スイッチング素子Ｑ-mの熱暴走を防ぎながら、その消費電力を低減することができる。
【００５８】
尚、この場合、副ドライブ回路Ｄrv-sが生成する副駆動信号は、主ドライブ回路Ｄrv-mにおいて主駆動信号を生成する上での制御信号として主ドライブ回路Ｄrv-mに与えられる。従って主スイッチング素子Ｑ-mのスイッチング周波数ｆswもＦＢ信号の電圧値ＶＦＢに応じて制御されることは言うまでもない。
【００５９】
ここで副スイッチング素子Ｑ-sとして用いる上述した小電力容量のＭＯＳ-ＦＥＴは、電源ＩＣとして実現される制御回路２に同時集積可能なものである。しかし副スイッチング素子Ｑ-sを、制御回路２に対して主スイッチング素子Ｑ-mと共に外付けしてスイッチング電源装置１を構成することも勿論可能である。
【００６０】
次に電源ＩＣとして実現される制御回路２におけるスイッチング周波数の低減制御ついて簡単に説明する。尚、ここでは図５に例示した構成のフライバック形のＤＣ・ＤＣコンバータからなるスイッチング電源装置１を例に制御回路２の構成例について説明する。しかし本発明は一次側制御方式・二次側制御方式のいずれにも、またフライバック形・フォワード形のいずれのスイッチング電源装置にも適用可能である。
【００６１】
この制御回路２は、概略的には、例えば図２または図３にそれぞれ示すように予め基本発振周波数が規定された電圧制御型の発振器２１を備える。この発振器２１は、例えば該発振器２１に内蔵したコンデンサ（図示せず）の充放電を利用して所定の周期で電圧が漸増・漸減を繰り返す三角波信号を生成すると共に、この三角波信号に同期した方形波信号を生成する。ＰＷＭ制御用の比較器２２は、発振器２１が出力する三角波信号の電圧と、ＦＢ信号の電圧値ＶＦＢとを比較することで主スイッチング素子Ｑ-mおよび副スイッチング素子Ｑ-sのオン幅Ｔonを規定するパルス幅の制御信号を生成する。
【００６２】
尚、図２に示す制御回路２は、前述したようにドライブ回路２３として主ドライブ回路Ｄrv-mと副ドライブ回路Ｄrv-sとを並列に設けて構成される。また図３に示す制御回路２は、前述したように複数（２個）の増幅器を縦続に接続して構成されるドライブ回路２３における最終段の増幅器を主ドライブ回路Ｄrv-mとし、その前段の増幅器を副ドライブ回路Ｄrv-sとしたものである。
【００６３】
尚、前記制御回路２が備えるＨＶ端子には、図５に示したスイッチング電源装置１と同様に商用交流電源から供給される交流電力を全波整流するダイオードＤ１,Ｄ２を介して入力電圧Ｖinが印加される。また制御回路２が備える電源端子ＶＣＣには、図５に示したスイッチング電源装置１と同様にスイッチング素子Ｑのオン・オフ駆動（スイッチング）に伴ってトランスＴの補助巻線Ｔｃに生起される電圧が、ダイオードＤ３およびコンデンサＣ３からなる整流平滑回路を介して入力される。またこの実施形態においては、制御回路２が備えるＣＳ端子には、主スイッチング素子Ｑ-mが形成する電流路に設けられたシャント抵抗Ｒｓ-mにより検出される主スイッチング素子Ｑ-mのオン電流（ドレイン電流Ｉd）に相当する電流検出電圧Ｖcsが入力される。尚、制御回路２は、副スイッチング素子Ｑ-sが形成する電流路に設けられたシャント抵抗Ｒｓ-sを内蔵する。このシャント抵抗Ｒｓ-sによりる副スイッチング素子Ｑ-sのオン電流（ドレイン電流Ｉd）に相当する電流検出電圧Ｖcsが検出される。
【００６４】
また図２に示すように制御回路２は、前記ＨＶ端子に所定の電圧が印加されたときに該制御回路２を起動する起動回路２４を備えると共に、電源端子ＶＣＣ端子に印加される補助電圧の電圧値Ｖccに従って該制御回路２の作動に必要な内部駆動電圧（５Ｖ）を生成する内部電源２５を備える。更に制御回路２は、ＶＣＣ端子に印加される補助電圧の電圧値Ｖccを所定の基準電圧値ＶＵＶＬＯ（例えば９.７Ｖ）と比較して補助電圧の電圧値Ｖccの異常な低下に起因するスイッチング電源装置１の誤動作を防止する為のＵＶＬＯ比較器２６を備える。このＵＶＬＯ比較器２６は、補助電圧の電圧値Ｖccの異常低下を検出したとき、異常動作保護用信号を［Ｌ］レベルとする。この異常動作保護用信号はアンド回路１２を通して副ドライブ回路Ｄrv-sに与えられて、副ドライブ回路Ｄrv-sの動作を強制的に禁止する。
【００６５】
尚、制御回路２は、ＦＢ信号の電圧値ＶＦＢを所定の基準電圧値ＶＯＬＰと比較することで該スイッチング電源装置１の過負荷状態を検出する過負荷検出用比較器２７を備える。また制御回路２は、主スイッチング素子Ｑ-mに直列接続された抵抗Ｒs-mに生起されてＣＳ端子に入力される電圧から、該主スイッチング素子Ｑ-mに流れる過電流を検出する過電流検出用比較器２８を備える。更に制御回路２は、副スイッチング素子Ｑ-sに直列接続された抵抗Ｒs-sに生起される電圧から該副スイッチング素子Ｑ-sに流れる過電流を検出する過電流検出用比較器２９を備える。これらの比較器２８,２９によりそれぞれ求められた過電流検出信号はオア回路３０を介して過負荷検出回路３１に与えられる。またこの過負荷検出回路３１には、比較器２７により検出された過負荷検出信号も与えられる。
【００６６】
一方、制御回路２に設けられた周波数低減回路３２は、過負荷検出回路３１において過負荷が検出されたときだけでなく、ＦＢ端子に入力されるＦＢ信号の電圧値ＶＦＢに応じて発振器２１の動作を電圧制御し、その発振周波数ｆswを可変制御する。ちなみにＦＢ信号の電圧値ＶＦＢは、負荷での消費電力量（負荷電力）に応じて変化するものであり、負荷電力が大きい程、その電圧値が高くなる。
【００６７】
特にスイッチング周波数制御手段としての周波数低減回路３２は、負荷の消費電力が小さくなるに伴って低下するＦＢ信号の電圧値ＶＦＢに応じて主スイッチング素子Ｑ-mおよび副スイッチング素子Ｑ-sのオン・オフを制御するスイッチング周波数ｆswを低減制御する。具体的にはＦＢ信号の電圧値ＶＦＢに応じて、スイッチング周波数ｆswを最大負荷時における最大スイッチング周波数ｆsw-max（例えば６５ｋHz）から、最小負荷時における第１のスイッチング周波数ｆsw-min（例えば２５ｋHz）まで低減制御する。
【００６８】
更に周波数低減回路３２は、通常動作モードにおける第１のスイッチング周波数ｆsw-minでの主スイッチング素子Ｑ-mの連続スイッチング駆動時における負荷での消費電力が所定の閾値を下回ったときには、該主スイッチング素子Ｑ-mおよび副スイッチング素子Ｑ-sのスイッチング周波数ｆswを第１のスイッチング周波数ｆsw-minから更に低減させることで待機モードを設定する（スイッチング周波数の２段階の低減制御）。
【００６９】
このようなスイッチング周波数ｆswの低減制御機能に加えて制御回路２は、前述したイネーブル制御回路１０を備える。このイネーブル制御回路１０は、負荷消費電力が当該スイッチング電源装置１を待機モードに移行させる条件まで低下したとき、主ドライブ回路Ｄrv-mの動作を停止制御する前述したイネーブル信号ＥＮの出力を制御する。具体的にはイネーブル制御回路１０は、電源電圧Ｖccを、通常動作モードから待機モードへ移行を判定する為の電圧閾値Ｖstandbyと比較する比較器として実現される。このイネーブル制御回路１０は、電源電圧Ｖccの値が電圧閾値Ｖstandbyを上回るときに［Ｈ］、電源電圧Ｖccの値が電圧閾値Ｖstandbyに満たないときに［Ｌ］なるイネーブル信号ＥＮを出力する役割を担う。そしてこのイネーブル信号ＥＮにより主ドライブ回路Ｄrv-mの動作が制御される。
【００７０】
かくして上述した如く構成された制御回路２によれば、前述したように負荷電力に応じて主スイッチング素子Ｑ-mをオン・オフするスイッチング周波数ｆswが制御される。そして通常動作モード時から待機モードに移行した時には主スイッチング素子Ｑ-mのオン・オフ動作を停止させ、副スイッチング素子Ｑ-sだけをオン・オフすることができる。ここで副スイッチング素子Ｑ-sとして用いるＳi-ＭＯＳ-ＦＥＴは、主スイッチング素子Ｑ-mに比較して小電力容量であり、その出力容量Ｃossおよびゲート電荷量Ｑgが十分に小さいものである。従って待機モード時に副スイッチング素子Ｑ-sを連続的にスイッチング動作させても、そのスイッチング損失を、例えば１０ｍＷ以下と十分に小さく抑えることが可能となる。従って待機モード時における副スイッチング素子Ｑ-sでの損失（スイッチング損失）を低く抑え得る分、待機モードでのスイッチング電源装置１の消費電力を十分に低く抑えることが可能となる。
【００７１】
また前述したように副スイッチング素子Ｑ-sを制御回路２と一体に集積回路化して電源ＩＣとして実現することが容易である。更には制御回路２に前述したイネーブル制御回路１０を構成する比較器を組み込むことも容易である。従ってスイッチング損失を抑えて待機モード時での消費電力を効果的に低減することができる。また重負荷時にはＳiＣ-ＭＯＳ-ＦＥＴからなる主スイッチング素子Ｑ-mの素子特性を活かして電力変換効率の向上を図ることができる。
【００７２】
特に待機モード時においては、ＳiＣ-ＭＯＳ-ＦＥＴからなる主スイッチング素子Ｑ-mのオン・オフ動作を禁止する。従って軽負荷時における出力電流Ｉoutの低下に伴って補助巻線Ｔｃから得られる電源電圧Ｖccが低下しても、これに起因してＳiＣ-ＭＯＳ-ＦＥＴからなる主スイッチング素子Ｑ-mが熱暴走する恐れもない。従って重負荷時における電力変換効率を高めると共に、軽負荷時における低消費電力化を同時に実現し得るスイッチング電源装置１を簡易にして安価に実現することができる。
【００７３】
ところで本発明は、例えば図４に示すようにＬＬＣ電流共振回路に流れる電流を制御する、いわゆるＬＬＣ形コンバータを構成したスイッチング電源装置１についても適用することができる。
【００７４】
即ち、この図４に示すＬＬＣ形コンバータは、基本的にはトランスＴの一次巻線ＴａにインダクタＬｒとコンデンサＣｒとを直列に接続して形成されたＬＬＣ電流共振回路を備える。またＬＬＣ形コンバータは、直列に接続されてハーフブリッジ回路を形成して電源端子と接地端子との間に接続される第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを備える。これらの第１および第２のスイッチング素子Ｑ１,Ｑ２は、制御信号を受けて互いに相反してオン・オフし、その直接接続点からＬＬＣ電流共振回路に流れる電流を制御する。そしてトランスＴの二次巻線Ｔｂ１，Ｔｂ２に誘起された電圧をダイオードＤ１,Ｄ２により整流し、出力コンデンサＣoutにて平滑化して出力電圧Ｖoutを生成するように構成される。
【００７５】
基本的には上述した如く構成されるＬＬＣ形コンバータに本発明を適用する場合には、図４に示すように重負荷時にオン・オフ駆動される第１および第２の主スイッチング素子Ｑ-m１,Ｑ-m２としてＳiＣ-ＭＯＳ-ＦＥＴを用いる。また第１および第２の主スイッチング素子Ｑ-m１,Ｑ-m２に対して並列に設けられて制御回路２に組み込まれる第１および第２の副スイッチング素子Ｑ-s１,Ｑ-s２として小電力容量のＳi-ＭＯＳ-ＦＥＴを用いる。
【００７６】
そして前述した実施形態と同様にして補助巻線Ｔｃから得られる補助電圧の電圧値Ｖccに応じて重負荷状態から軽負荷状態（待機モード）への移行を検出する。そして軽負荷時における主スイッチング素子Ｑ-m１,Ｑ-m２のオン・オフ駆動を禁止するように制御すれば良い。
【００７７】
このようにＬＬＣ形コンバータを構成したスイッチング電源装置１においても、先に説明したフライバック形のＤＣ・ＤＣコンバータを形成したスイッチング電源装置１と同様な効果が奏せられる。
【００７８】
尚、本発明は上述した実施形態に限定されるものではない。例えばスイッチング素子の連続スイッチング動作時における周波数低減制御と、待機モード時における間欠的なバースト・スイッチング動作制御とを併用する場合にも、前記副スイッチング素子Ｑ-sにおけるスイッチング損失を低減する上で同様な効果を得ることができ。そして究極的には待機モード時におけるスイッチング損失を略ゼロにすることも可能となる（ＩＥＣで規定：５ｍＷ未満であれば、ゼロとみなせる）。
【００７９】
また主スイッチング素子Ｑ-mとして、定格電力容量を満たすように複数のＭＯＳ-ＦＥＴを並列に駆動する場合にも本発明を同様に適用することができる。更に主スイッチング素子Ｑ-mをオン・オフ駆動する際、副スイッチング素子Ｑ-sのオン・オフ駆動を停止させておくことも可能である。この場合には、主ドライブ回路Ｄrv-mと副ドライブ回路Ｄrv-sとを並列に設けておき、これらの主ドライブ回路Ｄrv-mおよび副ドライブ回路Ｄrv-sに制御信号をそれぞれ入力する。そしてイネーブル信号によって主ドライブ回路Ｄrv-mまたは副ドライブ回路Ｄrv-sの一方だけを動作させるように構成すれば良い。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００８０】
Ｔ  トランス
Ｑ  スイッチング素子
Ｑ-m,Ｑ-m１,Ｑ-m２  主スイッチング素子（ＳiＣ-ＭＯＳ-ＦＥＴ）
Ｑ-s,Ｑ-s１,Ｑ-s２  副スイッチング素子（Ｓi-ＭＯＳ-ＦＥＴ）
Ｄrv-m  主ドライブ回路
Ｄrv-s  副ドライブ回路
１  スイッチング電源装置
１ａ,１ｂ  装置本体
２  制御回路
３  出力電圧検出回路
１０  イネーブル制御回路
２１  発振器
２２  ＰＷＭ制御用の比較器
３２  周波数低減回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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