(57)【要約】【課題】各表示素子に対応する画像信号を、画素の配列に合わせて信号処理することができる表示装置の提供。【解決手段】一の画素が、液晶素子などの第１の表示素子を有するサブ画素と、発光素子などの第２の表示素子を有するサブ画素とを有する場合に、第１の表示素子を有するサブ画素に対応する１フレーム分の画像データをメモリに書き込み、第２の表示素子を有するサブ画素に対応する１フレーム分の画像データをメモリに書き込む。なお、メモリへの画像データの書き込み順は逆でも良い。次いで、第１の表示素子を有するサブ画素の画像データと、第２の表示素子を有するサブ画素の画像データとを、画素の配列順に合わせて読み出し、メモリに書き込むことで、サブ画素を画素の配列順に並び替える。次いで、画素の配列順に並び替えられたサブ画素の画像データを、サブ画素の配列順に合わせて読み出すことで、各ラインに対応したサブ画素の画像データを得る。【選択図】図１
2018022061.tif 000002
【特許請求の範囲】
【請求項１】
コントローラとソースドライバと画素部とを有し、
前記画素部は、第１の画素と第２の画素とを有し、
前記第１の画素は、第１のサブ画素と第２のサブ画素とを有し、
前記第２の画素は、第３のサブ画素と第４のサブ画素とを有し、
前記第１のサブ画素と前記第３のサブ画素とは、第１ラインに含まれ、
前記第２のサブ画素と前記第４のサブ画素とは、第２ラインに含まれ、
前記コントローラは、１フレーム分の前記第１の画像信号と、１フレーム分の前記第２の画像信号とを、前記第１の画素と前記第２の画素との配列順に合わせて並び替えることで、第３の画像信号を生成する機能を有し、
前記コントローラは、前記第３の画像信号を、前記第１のサブ画素と前記第２のサブ画素と前記第３のサブ画素と前記第４のサブ画素との配列順に合わせて並び替えることで、第４の画像信号を生成する機能を有し、
前記ソースドライバは、前記第４の画像信号を前記第１のサブ画素と前記第２のサブ画素と前記第３のサブ画素と前記第４のサブ画素とに供給する機能を有し、
前記第１のサブ画素または前記第２のサブ画素の一方は、液晶素子を有し、
前記第１のサブ画素または前記第２のサブ画素の他方は、発光素子を有し、
前記第３のサブ画素または前記第４のサブ画素の一方は、液晶素子を有し、
前記第３のサブ画素または前記第４のサブ画素の他方は、発光素子を有する表示装置。
【請求項２】
請求項１において、
前記第４の画像信号が、前記第１のサブ画素に対応する電位の極性の情報と、前記第２のサブ画素に対応する電位の極性の情報と、前記第３のサブ画素に対応する電位の極性の情報と、前記第４のサブ画素に対応する電位の極性の情報と、を有しており、
前記ソースドライバは、前記第１のサブ画素に対応する電位の極性の情報と、前記第２のサブ画素に対応する電位の極性の情報と、前記第３のサブ画素に対応する電位の極性の情報と、前記第４のサブ画素に対応する電位の極性の情報と、を用いて前記第４の画像信号をデジタルからアナログに変換する機能を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は表示装置に関する。また、本発明の一態様は半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
液晶表示装置や電子ペーパーなどのバックライトや外光などを利用して表示を行う表示装置の場合、使用環境における外光の強度により表示品質が左右されやすい。そこで、液晶素子に加えて、有機ＥＬ素子などの発光素子を表示素子として用いた表示装置が提案されている。下記の特許文献１には、屋外等の高照度の使用環境で外光により高輝度の画像を表示できる液晶パネルを作動させ、室内等の低照度の使用環境で自ら発光する有機ＥＬパネルを作動させる表示装置について開示されている。液晶素子と発光素子とを表示素子として用いることで、使用環境における外光の強度により表示品質が左右されにくい表示装置を実現することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２８３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
液晶素子と発光素子の組み合わせのように、異なる種類の表示素子を用いた表示装置には、それぞれの表示素子の駆動を制御する回路が必要となるため、当該回路の規模が大きくなりがちである。また、異なる種類の表示素子を用い表示装置には、各表示素子に対応する画像信号を、画素の配列に合わせて信号処理する機能が求められる。
【０００６】
上述したような技術的背景のもと、本発明の一態様は、各表示素子に対応する画像信号を、画素の配列に合わせて信号処理することができる表示装置の提供を課題の一つとする。また、本発明の一態様は、駆動回路の規模を小さく抑えることができる表示装置の提供を課題の一とする。或いは、本発明の一態様は、各表示素子に対応する画像信号を、画素の配列に合わせて信号処理することができる半導体装置の提供を課題の一つとする。また、本発明の一態様は、駆動回路の規模を小さく抑えることができる半導体装置の提供を課題の一とする。
【０００７】
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様では、一の画素が、液晶素子などの第１の表示素子を有するサブ画素と、発光素子などの第２の表示素子を有するサブ画素とを有する場合に、第１の表示素子を有するサブ画素に対応する１フレーム分の画像データをメモリに書き込み、第２の表示素子を有するサブ画素に対応する１フレーム分の画像データをメモリに書き込む。なお、メモリへの画像データの書き込み順は逆でも良い。次いで、第１の表示素子を有するサブ画素の画像データと、第２の表示素子を有するサブ画素の画像データとを、画素の配列順に合わせて読み出し、メモリに書き込むことで、サブ画素を画素の配列順に並び替える。次いで、画素の配列順に並び替えられたサブ画素の画像データを、サブ画素の配列順に合わせて読み出すことで、各ラインに対応したサブ画素の画像データを得ることができる。
【０００９】
また、本発明の一態様では、各サブ画素に対応する画像データがデジタルであるものとし、当該画像データが階調数や色などの画像情報に加えて、電位の極性の情報を有する。そして、ソースドライバは、各サブ画素に対応するデジタルの画像データを、当該電位の極性の情報に基づいて、画像情報に対応したアナログの画像データに変換する機能を有する。
【００１０】
具体的に、本発明の一態様に係る表示装置は、コントローラとソースドライバと画素部とを有し、上記画素部は、第１の画素と第２の画素とを有し、上記第１の画素は、第１のサブ画素と第２のサブ画素とを有し、上記第２の画素は、第３のサブ画素と第４のサブ画素とを有し、上記第１のサブ画素と上記第３のサブ画素とは、第１ラインに含まれ、上記第２のサブ画素と上記第４のサブ画素とは、第２ラインに含まれ、上記コントローラは、１フレーム分の上記第１の画像信号と、１フレーム分の上記第２の画像信号とを、上記第１の画素と上記第２の画素との配列順に合わせて並び替えることで、第３の画像信号を生成する機能を有し、上記コントローラは、上記第３の画像信号を、上記第１のサブ画素と上記第２のサブ画素と上記第３のサブ画素と上記第４のサブ画素との配列順に合わせて並び替えることで、第４の画像信号を生成する機能を有し、上記ソースドライバは、上記第４の画像信号を上記第１のサブ画素と上記第２のサブ画素と上記第３のサブ画素と上記第４のサブ画素とに供給する機能を有し、上記第１のサブ画素または上記第２のサブ画素の一方は、液晶素子を有し、上記第１のサブ画素または上記第２のサブ画素の他方は、発光素子を有し、上記第３のサブ画素または上記第４のサブ画素の一方は、液晶素子を有し、上記第３のサブ画素または上記第４のサブ画素の他方は、発光素子を有する。
【００１１】
また、具体的に、本発明の一態様に係る表示装置では、上記第４の画像信号が、上記第１のサブ画素と上記第２のサブ画素と上記第３のサブ画素と上記第４のサブ画素とに対応する電位の極性の情報を有しており、上記ソースドライバは、当該電位の極性の情報を用いて上記第４の画像信号をデジタルからアナログに変換する機能を有する。
【発明の効果】
【００１２】
本発明の一態様では、上記構成により、駆動回路の規模を小さく抑えることができる表示装置を提供することができる。また、本発明の一態様は、上記構成により、各表示素子に対応する画像信号を、画素の配列に合わせて信号処理することができる表示装置を提供することができる。或いは、本発明の一態様は、上記構成により、駆動回路の規模を小さく抑えることができる半導体装置を提供することができる。また、本発明の一態様は、上記構成により、各表示素子に対応する画像信号を、画素の配列に合わせて信号処理することができる半導体装置を提供することができる。
【００１３】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１４】
【図１】表示装置の構成例を示す図。
【図２】表示部の構成例を示す図。
【図３】画素の構成例を示す図。
【図４】画素の構成例を示す図。
【図５】画像情報の並びを模式的に例示した図。
【図６】メモリに画像データを書き込む様子を模式的に示す図。
【図７】画像情報の並びを模式的に例示した図。
【図８】メモリから画像データを読み出す様子を模式的に示す図。
【図９】画像情報の並びを模式的に例示した図。
【図１０】表示装置の構成例を示す図。
【図１１】ソースドライバの構成例を示す図。
【図１２】表示装置の画素の構成例を示す図。
【図１３】表示装置の画素の構成例を示す図。
【図１４】表示装置の画素の構成例を示す図。
【図１５】表示装置のサブ画素の構成例を示す図。
【図１６】表示装置の画素の構成例を示す図。
【図１７】表示装置の構成例を示す図。
【図１８】表示装置の断面構造の一例を示す図。
【図１９】表示装置の外観の一例を示す図。
【図２０】表示領域のレイアウトの一例を示す図。
【図２１】メモリの構成例を示す図。
【図２２】メモリの断面構造の一例を示す図。
【図２３】電子機器の図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１７】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１８】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００１９】
また、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００２０】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２１】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２２】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２３】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００２４】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２５】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００２６】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００２７】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００２８】
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（ｃｌｏｕｄ  ａｌｉｇｎｅｄ  ｃｏｍｐｌｅｍｅｎｔａｒｙ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【００２９】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【００３０】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【００３１】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【００３２】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【００３３】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【００３４】
（実施の形態１）
図１に、本発明の一態様に係る表示装置１０の構成例をブロック図で示す。図１に示す表示装置１０は、コントローラ１１と、表示部１２とを有する。コントローラ１１は、イメージプロセッサ１３と、メモリ１４とを有する。また、表示部１２は、駆動回路１５と、画素部１６とを有する。
【００３５】
画素部１６は、複数の画素１７を有し、画素１７は、第１の表示素子を有するサブ画素１８と、第２の表示素子を有するサブ画素１９とを有する。なお、画素１７が有するサブ画素１８とサブ画素１９の数は一ずつに限定されず、画素１７において表示する画像の仕様に合わせて適宜設定することができる。
【００３６】
例えば、画素１７において、赤色（Ｒ）の画像データと、青色（Ｂ）の画像データと、緑色（Ｇ）の画像データとを用いてフルカラーの画像を表示する場合、ＲＧＢにそれぞれ対応する３つのサブ画素１８と、ＲＧＢにそれぞれ対応する３つのサブ画素１９とを、一の画素１７が有していても良い。
【００３７】
或いは、画素１７において、赤色（Ｒ）の画像データと、青色（Ｂ）の画像データと、緑色（Ｇ）の画像データとを用いてフルカラーの画像を表示するモードと、モノクロの画像を表示するモードとを選択できる場合、ＲＧＢにそれぞれ対応する３つのサブ画素１８と、白色（Ｗ）に対応する１つのサブ画素１９とを、一の画素１７が有していても良い。
【００３８】
そして、本発明の一態様では、サブ画素１８が有する第１の表示素子と、サブ画素１９が有する第２の表示素子とが、光の反射を利用して階調を表示する機能を有する表示素子（反射型表示素子）であっても良いし、発光の強度により階調を表示する機能を有する表示素子（発光型表示素子）であっても良い。
【００３９】
例えば、第１の表示素子として反射型表示素子を用い、第２の表示素子として発光型表示素子を用いる場合、例えば、外光の強度が低い環境において、発光型表示素子を用いて画像の表示を行うことで画像の視認性を高めることができ、外光の強度が高い環境において反射型表示素子を用いて画像の表示を行うことで、消費電力を低く抑えることができる。さらに、反射型表示素子と発光型表示素子とを共に用いて画像の表示を行うことで、表示される画像の階調、色などを相補的に調整することができる。
【００４０】
また、第１の表示素子として反射型表示素子を用い、第２の表示素子として別の反射型表示素子を用いても良い。具体的には、例えば、第１の表示素子として透過型の液晶素子を用い、第２の表示素子として反射型の液晶素子を用いても良い。あるいは、第１の表示素子として発光型表示素子を用い、第２の表示素子として別の発光型表示素子を用いても良い。
【００４１】
発光型表示素子として、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの自発光性の発光素子を用いることができる。また、反射型表示素子として、例えば液晶素子、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を用いることができる。
【００４２】
また、本発明の一態様では、様々なモードの液晶素子を用いることができる。具体的には、例えば、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モード等の液晶素子が挙げられる。
【００４３】
また、液晶素子に用いる液晶層には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶素子に用いる液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶素子に用いる液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶素子に用いる液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶素子に用いる液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。
【００４４】
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。
【００４５】
駆動回路１５は、サブ画素１８とサブ画素１９とを行（ライン）ごとに選択する機能を有するゲートドライバ２０（ＧＤ）と、選択されたサブ画素への画像信号の供給を制御する機能を有するソースドライバ２１（ＳＤ）とを有する。
【００４６】
コントローラ１１は、コントローラ１１に入力される第１の表示素子用の画像データ（Ｖｄａｔａ１）と、第２の表示素子用の画像データ（Ｖｄａｔａ２）とを用いて、表示部１２に供給される画像信号Ｖｓｉｇを生成する機能と、駆動回路１５の動作を制御するスタートパルス信号（ＳＰ）、クロック信号（ＣＬＫ）などの各種制御信号を生成する機能とを有する。画像信号Ｖｓｉｇを生成する機能は、主にイメージプロセッサ１３と、メモリ１４とによって実行される。
【００４７】
具体的に、イメージプロセッサ１３は、コントローラ１１に入力される１フレーム分の画像データ（Ｖｄａｔａ１）と１フレーム分の画像データ（Ｖｄａｔａ２）の、メモリ１４への書き込みを制御する機能を有する。そして、１フレーム分の画像データ（Ｖｄａｔａ１）は、複数のサブ画素１８にそれぞれ対応する画像データを含んでおり、１フレーム分の画像データ（Ｖｄａｔａ２）は、複数のサブ画素１９にそれぞれ対応する画像データを含んでいる。イメージプロセッサ１３は、画像データ（Ｖｄａｔａ１）と画像データ（Ｖｄａｔａ２）とを、画素部１６におけるサブ画素１８及びサブ画素１９の配列に合わせて順次読みだすことで並び替え、画像信号Ｖｓｉｇを生成する機能を有する。
【００４８】
なお、画素部１６におけるサブ画素１８とサブ画素１９の配列は、画素１７におけるサブ画素１８とサブ画素１９の数や配置によって異なる。よって、画素部１６が、サブ画素１８とサブ画素１９とが混在している行を有する場合もあれば、サブ画素１８とサブ画素１９のいずれか一だけで構成されている行を有する場合もある。イメージプロセッサ１３は、画素部１６におけるサブ画素１８とサブ画素１９の配列の情報を記憶している記憶装置を有していても良い。そして、上記配列の情報は、画像データ（Ｖｄａｔａ１）及び画像データ（Ｖｄａｔａ２）がコントローラ１１に入力されるのに合わせて、上記記憶装置に入力されるようにしても良いし、あらかじめ記憶装置に入力しておいても良い。
【００４９】
また、画像データ（Ｖｄａｔａ１）は、それぞれのサブ画素１８に対応する画像情報に加えて、それぞれのサブ画素１８に対応する電位の極性の情報を併せ持っており、イメージプロセッサ１３において生成される画像信号Ｖｓｉｇにも、それぞれのサブ画素１８に対応する画像情報に加えて、それぞれのサブ画素１８に対応する電位の極性の情報が含まれている。同様に、画像データ（Ｖｄａｔａ２）も、それぞれのサブ画素１９に対応する画像情報に加えて、それぞれのサブ画素１９に対応する電位の極性の情報を併せ持っており、イメージプロセッサ１３において生成される画像信号Ｖｓｉｇにも、それぞれのサブ画素１９に対応する画像情報に加えて、それぞれのサブ画素１９に対応する電位の極性の情報が含まれている。
【００５０】
ソースドライバ２１は、画像信号Ｖｓｉｇに含まれる画像情報と電位の極性の情報とを用いて、デジタルである画像信号Ｖｓｉｇをアナログの画像信号Ｖｓｉｇに変換する機能を有する。
【００５１】
例えば、第１の表示素子として液晶素子を用い、第２の表示素子として発光素子を用いる場合、液晶素子に対応する画像信号の電位の極性は、所定の期間ごとに反転させるが、液晶素子に対応する画像信号の電位の極性は反転させない。よって、１行に液晶素子を有するサブ画素１８と発光素子を有するサブ画素１９とが混在している場合、サブ画素１８に対応する画像信号は電位の極性が反転するが、サブ画素１９に対応する画像信号は電位の極性が反転しない。本発明の一態様では、ソースドライバ２１に入力される画像信号Ｖｓｉｇの画像情報がサブ画素１８とサブ画素１９の配列に合わせて並び替えられ、なおかつ画像信号Ｖｓｉｇの電位の極性の情報もサブ画素１８とサブ画素１９の配列に合わせて並び替えられる。よって、本発明の一態様では、１行に液晶素子を有するサブ画素１８と発光素子を有するサブ画素１９とが混在している場合でも、液晶素子に対応する画像信号と発光素子に対応する画像信号とを、サブ画素１８及びサブ画素１９に適宜供給することができる。
【００５２】
次いで、図２に、図１に示した表示部１２の具体的な構成の一例を示す。図２では、駆動回路１５が、一のソースドライバ２１と一のゲートドライバ２０とを有する場合を例示している。また、図２では、画素１７が、１つのサブ画素１８と、３つのサブ画素１９とを有する場合を例示している。そして、図２では、一の画素１７に着目すると、１つのサブ画素１８と１つのサブ画素１９とが一の行に含まれており、残りの２つのサブ画素１９が上記一の行とは異なる一の行に含まれている。また、列方向では、一の画素１７において、１つのサブ画素１８と１つのサブ画素１９とが一の列に含まれており、残りの２つのサブ画素１９が上記一の列とは異なる一の列に含まれている。
【００５３】
そして、ゲートドライバ２０は、配線ＧＬ１乃至配線ＧＬｙ（ｙは２以上の自然数）で示す複数の走査線を選択する機能を有する。配線ＧＬ１乃至配線ＧＬｙは、それぞれ１行目からｙ行目までのサブ画素１８及びサブ画素１９に電気的に接続されている。また、ソースドライバ２１は、配線ＳＬ１乃至配線ＳＬｘ（ｘは２以上の自然数）で示す複数の信号線に画像信号を供給する機能を有する。配線ＳＬ１乃至配線ＳＬｘは、それぞれ１列目からｙ列目までのサブ画素１８及びサブ画素１９に電気的に接続されている。
【００５４】
なお、図２に示す画素部１６では、サブ画素１８とサブ画素１９とが、一の走査線ＧＬに電気的に接続され、なおかつ一の配線ＳＬに電気的に接続されている場合を例示している。この場合、配線数が抑えられるためレイアウトに無駄が生じにくく、画素部１６の高精細化が実現できる。
【００５５】
なお、本発明の一態様に係る表示装置１０では、画素部１６において、サブ画素１８とサブ画素１９とが、互いに異なる走査線ＧＬに電気的に接続され、なおかつ一の配線ＳＬに電気的に接続されていても良い。図３（Ａ）に、サブ画素１８とサブ画素１９とが、互いに異なる走査線ＧＬに電気的に接続され、なおかつ一の配線ＳＬに電気的に接続されている画素１７の構成を一例として示す。図３（Ａ）に示す画素１７では、１行目の１つのサブ画素１８が走査線ＧＬ１に電気的に接続されており、２行目の１つのサブ画素１９が走査線ＧＬ２に電気的に接続されており、３行目の２つのサブ画素１９が走査線ＧＬ３に電気的に接続されている。上記構成の場合、第１の表示素子と第２の表示素子の駆動速度に合わせて画像信号の書き込み期間を適宜調整することができる。
【００５６】
また、本発明の一態様に係る表示装置１０では、画素部１６において、サブ画素１８とサブ画素１９とが、一の走査線ＧＬに電気的に接続され、なおかつ異なる配線ＳＬに電気的に接続されていても良い。図３（Ｂ）に、サブ画素１８とサブ画素１９とが、一の走査線ＧＬに電気的に接続され、なおかつ異なる配線ＳＬに電気的に接続されている画素１７の構成を一例として示す。図３（Ｂ）に示す画素１７では、１列目の１つのサブ画素１８が信号線ＳＬ１に電気的に接続されており、２列目の１つのサブ画素１９が信号線ＳＬ２に電気的に接続されており、３列目の２つのサブ画素１９が信号線ＳＬ３に電気的に接続されている。上記構成の場合、第１の表示素子と第２の表示素子の電気的特性に合わせて配線ＳＬの抵抗値を最適化すべくその幅や材料を適宜設定することができる。
【００５７】
また、本発明の一態様に係る表示装置１０では、画素部１６において、サブ画素１８とサブ画素１９とが、異なる走査線ＧＬに電気的に接続され、なおかつ異なる配線ＳＬに電気的に接続されていても良い。
【００５８】
次いで、図１に示すコントローラ１１において行われる、画像データ１（Ｖｄａｔａ１）と画像データ２（Ｖｄａｔａ２）を用いた画像信号Ｖｓｉｇの生成の流れについて説明する。なお、以下の画像信号Ｖｓｉｇの生成の流れについての説明では、画素１７が図４に示す構成を有する場合を例に挙げる。
【００５９】
具体的に、図４に示す画素１７は、Ｗに対応するサブ画素１８と、Ｂに対応するサブ画素１９（図４では、サブ画素１９ｂとして示す）と、Ｇに対応するサブ画素１９（図４では、サブ画素１９ｇとして示す）と、Ｒに対応するサブ画素１９（図４では、サブ画素１９ｒとして示す）と、Ｗに対応するサブ画素１９（図４では、サブ画素１９ｗとして示す）とを有する。
【００６０】
そして、図４に示す画素１７では、配線ＧＬｊ−１がサブ画素１８と、サブ画素１９ｂと、サブ画素１９ｇとに電気的に接続されており、配線ＧＬｊがサブ画素１９ｒと、サブ画素１９ｗとに電気的に接続されている。また、図４に示す画素１７では、配線ＳＬｉ−２がサブ画素１８に電気的に接続されており、配線ＳＬｉ−１がサブ画素１９ｂと、サブ画素１９ｒとに電気的に接続されており、配線ＳＬｉがサブ画素１９ｇと、サブ画素１９ｗとに電気的に接続されている。なお、ｊは、２乃至ｙのうちの２の倍数に相当する。また、ｉは、３乃至ｘのうちの３の倍数に相当する。
【００６１】
なお、画素１７が図４に示す構成を有する場合、画素部１６が有する画素１７のうち、配線ＳＬ１乃至配線ＳＬ３に電気的に接続され、かつ、配線ＧＬ１乃至配線ＧＬ２に電気的に接続されている画素１７を、画素１７（１、１）とする。よって、配線ＳＬｉ−２、配線ＳＬｉ−１、配線ＳＬｉに電気的に接続され、かつ、配線ＧＬｊ−１、配線ＧＬｊに電気的に接続されている画素１７は、画素１７（ｉ、ｊ）で表される。なお、ｊは、２乃至ｙのうちの２の倍数に相当するので、ｙが２の倍数であると仮定すると、ｊの取りうる最大の数はｙ／２である。以下ｙ／２をＹで表す。また、ｉは、３乃至ｘのうちの３の倍数に相当するので、ｘが３の倍数であると仮定すると、ｉの取りうる最大の数はｘ／３である。以下ｘ／３をＸで表す。
【００６２】
図５に、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）規格に準拠した２４−ｂｉｔ  ＲＧＢ  Ｌｏｎｇ  Ｐａｃｋｅｔ  Ｆｏｒｍａｔの、第１の表示素子用の第１の画像データ（Ｖｄａｔａ１）と、第２の表示素子用の第２の画像データ（Ｖｄａｔａ２）の、画像情報の並びを模式的に例示する。
【００６３】
第１の画像データ（Ｖｄａｔａ１）と、第２の画像データ（Ｖｄａｔａ２）は、フレーム単位で転送される。具体的には、第１フレームの第１の画像データ（Ｖｄａｔａ１）が転送された後、第１フレームの第２の画像データ（Ｖｄａｔａ２）が転送され、次いで、次フレームの第１の画像データ（Ｖｄａｔａ１）が転送された後、次フレームの第２の画像データ（Ｖｄａｔａ２）が転送される。
【００６４】
また、第１の画像データ（Ｖｄａｔａ１）と、第２の画像データ（Ｖｄａｔａ２）は、それぞれパケットヘッダ部（Ｐａｃｋｅｔ  Ｈｅａｄｅｒ）と、ペイロード部（Ｐａｙｌｏａｄ）と、パケットフッタ部（Ｐａｃｋｅｔ  Ｆｏｏｔｅｒ）とを有する。パケットヘッダ部には、ペイロードのデータタイプ情報、ペイロードのデータ数、誤り訂正符号などの情報が含まれ、パケットフッタ部には、誤り検出符号などの情報が含まれる。そして、ペイロード部には第１の画像データ（Ｖｄａｔａ１）と、第２の画像データ（Ｖｄａｔａ２）に対応する画像情報が含まれている。
【００６５】
そして、第１の画像データ（Ｖｄａｔａ１）の場合、ペイロード部の転送は、１行目１列目の画素１７（１、１）に対応する第１の画像データから１行目最終列（Ｘ列）目の画素１７（１、Ｘ）に対応する第１の画像データが、順に行われる。同様に、２行目から最終行（Ｙ行）目までの画素１７に対応する第１の画像データも、順に転送される。なお、各画素１７に対応する第１の画像データは、各８ｂｉｔのＲ用の第１の画像データ、Ｇ用の第１の画像データ、Ｂ用の第１の画像データを有する。
【００６６】
また、第２の画像データ（Ｖｄａｔａ２）の場合も、ペイロード部では、第１の画像データ（Ｖｄａｔａ１）と同様に、順に転送される。そして、各画素１７に対応する第２の画像データは、各８ｂｉｔのＲ用の第２の画像データ、Ｇ用の第２の画像データ、Ｂ用の第２の画像データを有する。
【００６７】
図６では、第１の画像データ（Ｖｄａｔａ１）のうち、画素１７（ｉ、ｊ）に対応する第１の画像データをＶ１（ｉ、ｊ）で示す。また、第２の画像データ（Ｖｄａｔａ２）のうち、画素１７（ｉ、ｊ）に対応する第２の画像データをＶ２（ｉ、ｊ）で示す。
【００６８】
コントローラ１１に、上記順序で第１の画像データ（Ｖｄａｔａ１）と、第２の画像データ（Ｖｄａｔａ２）とが転送されると、イメージプロセッサ１３は、第１の画像データ（Ｖｄａｔａ１）と第２の画像データ（Ｖｄａｔａ２）の、メモリ１４への書き込みを制御する。図６に、メモリ１４が有する領域１（ＡＲＥＡ１）に１フレーム分の第１の画像データ（Ｖｄａｔａ１）を書き込み、メモリ１４が有する領域２（ＡＲＥＡ２）に１フレーム分の第２の画像データ（Ｖｄａｔａ２）を書き込む様子を、模式的に例示する。
【００６９】
図６では、メモリ１４が有する領域１（ＡＲＥＡ１）に、第１の画像データ（Ｖｄａｔａ１）が、転送される順に従って書き込まれる。具体的には、１行目の画素１７に対応する第１の画像データＶ１（１、１）乃至第１の画像データＶ１（Ｘ、１）が順に書き込まれた後、同様に、２行目からＹ行目の画素１７に対応する第１の画像データＶ１（２、１）乃至第１の画像データＶ１（Ｘ、Ｙ）が順に書き込まれる。
【００７０】
また、図６では、メモリ１４が有する領域２（ＡＲＥＡ２）に、第２の画像データ（Ｖｄａｔａ２）が、転送される順に従って書き込まれる。具体的には、１行目の画素１７に対応する第２の画像データＶ２（１、１）乃至第２の画像データＶ２（Ｘ、１）が順に書き込まれた後、同様に、２行目からＹ行目の画素１７に対応する第２の画像データＶ２（２、１）乃至第２の画像データＶ２（Ｘ、Ｙ）が順に書き込まれる。
【００７１】
なお、図６では、領域１（ＡＲＥＡ１）に書き込まれる第１の画像データＶ１（ｉ、ｊ）のアドレスと、領域２（ＡＲＥＡ１）に書き込まれる第２の画像データＶ２（ｉ、ｊ）のアドレスとを、画素１７（ｉ、ｊ）ごとに定めておいても良い。この場合、書き込み時におけるアドレスの指定と、読み出し時におけるアドレスの指定とを容易に行うことができる。
【００７２】
メモリ１４への１フレーム分の第１の画像データ（Ｖｄａｔａ１）の書き込みと、１フレーム分の第２の画像データ（Ｖｄａｔａ２）の書き込みとが終了すると、イメージプロセッサ１３は、第１の画像データ（Ｖｄａｔａ１）と第２の画像データ（Ｖｄａｔａ２）を、画素１７の順に従って、第１の画像データＶ１（ｉ、ｊ）と第２の画像データＶ２（ｉ、ｊ）とを画素１７単位で読み出し、第１の画像データ（Ｖｄａｔａ１）と第２の画像データ（Ｖｄａｔａ２）の画像情報を並び替える。そして、上記画像情報の並び替えにより、第３の画像データ（Ｖｄａｔａ３）の生成を行う。
【００７３】
図７（Ａ）に、第３の画像データ（Ｖｄａｔａ３）の画像情報の並びを模式的に例示する。また、図８に、メモリ１４が有する領域１（ＡＲＥＡ１）からの第１の画像データ（Ｖｄａｔａ１）の読み出しと、メモリ１４が有する領域２（ＡＲＥＡ２）からの第２の画像データ（Ｖｄａｔａ２）の読み出しとを、模式的に例示する。第１の画像データ（Ｖｄａｔａ１）と第２の画像データ（Ｖｄａｔａ２）の読み出しは、画素１７の順に従って行われる。具体的には、画素１７（１、１）に対応する第１の画像データＶ１（１、１）が読み出された後、画素１７（１、１）に対応する第２の画像データＶ２（１、１）が読み出される。次いで、画素１７（２、１）に対応する第１の画像データＶ１（２、１）が読み出された後、画素１７（２、１）に対応する第２の画像データＶ２（２、１）が読み出される。同様に、画素１７（２、１）以降の画素１７（３、１）乃至画素１７（Ｘ、Ｙ）に対応する第１の画像データＶ１と第２の画像データＶ２とが画素１７の順に従って読み出される。そして、１フレーム分の第１の画像データＶ１と１フレーム分の第２の画像データＶ２とが全て読み出されたら、第３の画像データ（Ｖｄａｔａ３）の生成が完了する。
【００７４】
次いで、図７（Ｂ）に示すように、イメージプロセッサ１３は、第３の画像データ（Ｖｄａｔａ３）が有する、各画素１７に対応する第１の画像データＶ１のＲ用の第１の画像データ、Ｇ用の第１の画像データ、Ｂ用の第１の画像データから、サブ画素１８に対応するＷ用の第１の画像データＶ１（ｉ、ｊ）ｗを生成する。また、イメージプロセッサ１３は、第３の画像データ（Ｖｄａｔａ３）が有する、各画素１７に対応する第２の画像データＶ２のＲ用の第２の画像データ、Ｇ用の第２の画像データ、Ｂ用の第２の画像データから、サブ画素１９ｒに対応するＷ用の第２の画像データＶ２（ｉ、ｊ）ｒと、サブ画素１９ｇに対応するＷ用の第２の画像データＶ２（ｉ、ｊ）ｇと、サブ画素１９ｂに対応するＷ用の第２の画像データＶ２（ｉ、ｊ）ｂと、サブ画素１９ｗに対応するＷ用の第２の画像データＶ２（ｉ、ｊ）ｗとを生成する。
【００７５】
そして、全ての画素１７に対応する第１の画像データＶ１から、サブ画素１８に対応する第１の画像データが生成され、全ての画素１７に対応する第２の画像データＶ２から、サブ画素１９ｗに対応するＷ用の第２の画像データが生成されたら、第４の画像データ（Ｖｄａｔａ４）の生成が完了する。
【００７６】
次いで、イメージプロセッサ１３は、第４の画像データ（Ｖｄａｔａ４）が有する画像情報を、サブ画素１８、サブ画素１９ｒ、サブ画素１９ｇ、サブ画素１９ｂ、サブ画素１９ｗの配置に合わせて並び替える。具体的に、図４に示す画素１７がマトリクス状に画素部１６に配置されているものと仮定すると、配線ＧＬｊ−１に電気的に接続されたサブ画素の行では、サブ画素１８、サブ画素１９ｂ、サブ画素１９ｇが順に並んでおり、配線ＧＬｊに電気的に接続されたサブ画素の行では、サブ画素１９ｒ、サブ画素１９ｗが順に並んでいる。
【００７７】
よって、第４の画像データ（Ｖｄａｔａ４）が有する画像情報を、サブ画素１８、サブ画素１９ｒ、サブ画素１９ｇ、サブ画素１９ｂ、サブ画素１９ｗの配置に合わせて並び替えると、図７（Ｃ）に示すように、ｊ−１行目のサブ画素に対応する画像情報は、サブ画素１８に対応するＷ用の第１の画像データＶ１（ｉ、ｊ）ｗ、サブ画素１９ｂに対応するＢ用の第２の画像データＶ２（ｉ、ｊ）ｂ、サブ画素１９ｇに対応するＧ用の第２の画像データＶ２（ｉ、ｊ）ｇが順に並ぶこととなる。また、ｊ行目のサブ画素に対応する画像情報は、サブ画素１９ｒに対応するＲ用の第２の画像データＶ２（ｉ、ｊ）ｂ、サブ画素１９ｇに対応するＧ用の第２の画像データＶ２（ｉ、ｊ）ｇが順に並ぶこととなる。
【００７８】
なお、第４の画像データ（Ｖｄａｔａ４）が有する画像情報の並び替えは、イメージプロセッサ１３が、１行の画素１７に対応する第４の画像データ（Ｖｄａｔａ４）をメモリ１４に書き込み、次いで、サブ画素に対応する画像データを、サブ画素の配置に合わせて順にメモリ１４から読み出すことで行うことができる。なお、画像情報の並び替えに際し、第４の画像データ（Ｖｄａｔａ４）は１フレーム分全てを一度にメモリ１４に書き込む必要はない。よって、コントローラ１１は、上記画像情報の並び替えに用いることができる、メモリ１４よりも記憶容量の小さいラインメモリ等を有していても良い。
【００７９】
上記画像情報の並び替えにより、第１の表示素子に対応する第１の画像データと、２の表示素子に対応する第２の画像データとから、画像情報の配列をサブ画素の配列に合わせた画像信号Ｖｓｉｇを生成することができる。
【００８０】
なお、図４に示す画素１７の場合、配線ＧＬｊに電気的に接続されたサブ画素の行では、配線ＧＬｊ−１に電気的に接続されたサブ画素の行よりも、サブ画素の数が一つ少ない。よって、図７（Ｃ）では、配線ＧＬｊに電気的に接続された行のサブ画素に対応する画像信号において、画像情報を含まないブランクの期間を設けている。例えば、画像情報を含まないブランクの期間を設ける代わりに、配線ＧＬｊ−１に電気的に接続されたサブ画素に対応する画像情報を有する期間を、再度設けるようにしても良い。具体的に、図９に示すように、ｊ−１行目のサブ画素に対応する画像情報を、サブ画素１８に対応するＷ用の第１の画像データＶ１（ｉ、ｊ）ｗ、サブ画素１９ｂに対応するＢ用の第２の画像データＶ２（ｉ、ｊ）ｂ、サブ画素１９ｇに対応するＧ用の第２の画像データＶ２（ｉ、ｊ）ｇを順に並ばせる。そして、ｊ行目のサブ画素に対応する画像情報を、サブ画素１８に対応するＷ用の第１の画像データＶ１（ｉ、ｊ）ｗ、サブ画素１９ｒに対応するＲ用の第２の画像データＶ２（ｉ、ｊ）ｂ、サブ画素１９ｇに対応するＧ用の第２の画像データＶ２（ｉ、ｊ）ｇが順に並ぶこととなる。
【００８１】
（実施の形態２）
次いで、図１０に、本発明の一態様に係る表示装置１０のより詳細な構成の一例を示す。具体的に、図１０には、表示装置１０に加えて、入力装置１０９と、ホスト１８５とを図示している。入力装置１０９は、表示部１２の動作を制御する信号を表示装置１０に供給する機能を有する。入力装置１０９またはホスト１８５は、表示装置１０に含まれていても良い。
【００８２】
入力装置１０９として、例えば、光センサ１４３、開閉センサ１４４、加速度センサ１４６などの各種センサを用いることができる。或いは、入力装置１０９として、タッチパネル１８１、キーボード１８２、ポインティングデバイス１８３などを用いることができる。入力装置１０９は、表示装置１０に供給する使用条件の種類に合わせて、適宜選択すれば良い。
【００８３】
例えば、表示装置１０の使用環境における外光の強度、または表示装置１０に入射する外光の入射角を使用条件として用いる場合、光センサ１４３で得られた情報を使用条件の情報として用いることができる。また、利用者の嗜好や利用者からの命令などを使用条件として用いる場合、入力装置１０９として、タッチパネル１８１、キーボード１８２、ポインティングデバイス１８３などで得られた情報を使用条件の情報として用いることができる。
【００８４】
コントローラ１１は、イメージプロセッサ１３と、メモリ１４とを有する。また、イメージプロセッサ１３は、インターフェース１５０、デコーダ１５２、信号コントローラ１５４、クロック生成回路１５５、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５を有する。図１０では、入力装置１０９として、光センサ１４３、開閉センサ１４４、加速度センサ１４６などの各種センサを用いる場合を例示しており、この場合、イメージプロセッサ１３は、上記構成に加えてセンサコントローラ１５３を有する。
【００８５】
また、インターフェース１５０は、ホスト１８５からの第１の画像データＶｄａｔａ１及び第２の画像データＶｄａｔａ２や各種の制御信号Ｓｉｇｃｏｎのコントローラ１１への入力を制御する機能を有する。ホスト１８５は、アプリケーションプロセッサ（ＡＰ１７１）、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などを有している。図１０では、インターフェース１５０がＡＰ１７１を有する場合を例示している。
【００８６】
デコーダ１５２は、ホスト１８５から入力される第１の画像データＶｄａｔａ１及び第２の画像データＶｄａｔａ２が圧縮された状態である場合に、圧縮された第１の画像データＶｄａｔａ１及び第２の画像データＶｄａｔａ２を伸長する機能を有する。伸長された第１の画像データＶｄａｔａ１及び第２の画像データＶｄａｔａ２は、メモリ１４に格納される。
【００８７】
画像処理部１６０は、第１の画像データＶｄａｔａ１及び第２の画像データＶｄａｔａ２に演算処理を施すことで、画像情報の配列をサブ画素の配列に合うように並び替えた画像信号Ｖｓｉｇを生成する機能を有する。なお、画像信号Ｖｓｉｇの生成に際し、画像情報の配列を並び替える処理に加えて、使用条件に合わせて色の調整、階調数の調整を行う補正、ガンマ補正、発光型表示素子の劣化に合わせた輝度の調整などの画像処理を行っていても良い。
【００８８】
メモリ１７０は、画像信号を一時的に格納する機能を有する。画像処理部１６０で生成された画像信号は、メモリ１７０を経て、表示部１２に供給される。タイミングコントローラ１７３は、ゲートドライバ２０、ソースドライバ２１、表示部１２の動作で使用するスタートパルス信号、クロック信号、垂直同期信号、水平同期信号などの各種制御信号を生成する機能を有する。
【００８９】
クロック生成回路１５５は、コントローラ１１で使用されるクロック信号を生成する機能を有する。信号コントローラ１５４は、インターフェース１５０を介して入力される各種制御信号Ｓｉｇｃｏｎを用いて、コントローラ１１内の各種回路を制御する機能を有する。また、コントローラ１１は、コントローラ１１内の各種回路への電源供給を制御する機能を有する電源用のコントローラを有していても良い。以下、使われていない回路への電源供給を一時的に遮断することをパワーゲーティング、使われていない回路へのクロック信号の供給を一時的に遮断することをクロックゲーティングと呼ぶ。
【００９０】
レジスタ１７５は、コントローラ１１の動作に用いられるデータを格納する機能を有する。レジスタ１７５が格納するデータには、画像処理部１６０が画像処理を行うために使用するパラメータ、タイミングコントローラ１７３が表示部１２用の各種制御信号の波形生成に用いるパラメータなどがある。レジスタ１７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備えていても良い。
【００９１】
センサコントローラ１５３は、光センサ１４３、開閉センサ１４４、または加速度センサ１４６で得られた情報を基に、使用条件の情報を含む信号を生成する。当該信号は、信号コントローラ１５４を介して、或いは信号コントローラ１５４を介さずに、画像処理部１６０に供給される。
【００９２】
なお、光センサ１４３は光の強度の情報を得る機能を有する。加速度センサ１４６は、表示装置１０の傾きの情報を得る機能を有する。なお、傾きの情報を得るモジュールとして、例えばジャイロセンサなどを用いてもよい。開閉センサ１４４は、表示装置１０が支持されている筐体と、別の筐体との間の角度の情報を得る機能を有する。或いは、表示装置１０が可撓性を有し、２つの筐体によって表示装置１０が支持されている場合に、筐体間の角度の情報を得る機能を有していても良い。
【００９３】
また、信号コントローラ１５４は、入力装置１０９において得られる使用条件の情報に従って、コントローラ１１内の各種回路を制御することで、画像の表示に、第１の表示素子と第２の表示素子のどちらか一つを用いるのか、或いは両方を用いるのかを、定める機能を有する。
【００９４】
例えば、第１の表示素子として反射型表示素子を用い、第２の表示素子として発光型表示素子を用いる表示装置１０において、外光の強度が高く、反射型表示素子を用いて十分高いコントラストの画像が表示できる場合は、発光型表示素子を有するサブ画素ではなく、反射型表示素子を有するサブ画素を用いて画像の表示を行う。上記構成により、表示装置１０の消費電力を低く抑えることができる。また、外光の強度が低く、反射型表示素子を用いて十分高いコントラストの画像が表示できない場合は、反射型表示素子を有するサブ画素ではなく、発光型表示素子を有するサブ画素を用いて画像の表示を行う。或いは、反射型表示素子を有するサブ画素と、発光型表示素子を有するサブ画素とを用いて画像の表示を行うようにしても良い。上記構成により、外光の強度が低い場合でも表示装置１０における画像の表示品質を高くすることができる。すなわち、表示装置１０の使用環境に左右されずに高い表示品質を確保することができる。
【００９５】
なお、反射型表示素子を有するサブ画素と、発光型表示素子を有するサブ画素とを用いて画像の表示を行う場合、上記効果に加えて、表示装置１０において表示できる画像の階調数を高める、或いは、表示装置１０において表示できる画像の色域の範囲を広げるように、反射型表示素子と発光型表示素子とを用いて、表示される画像の階調、色などを相補的に調整することができる。
【００９６】
また、反射型表示素子と、発光型表示素子とで、互いに異なる画像を表示することもできる。一般に、反射型表示素子に適用できる液晶素子や電子ペーパー等は、動作速度が遅いものが多い（絵を表示するまでに時間を要する。）。そのため、反射型表示素子を有するサブ画素を用いて背景となる静止画を表示し、発光型表示素子を有するサブ画素を用いて動きのあるマウスポインタ等の画像を表示することができる。この場合、表示装置１０は、なめらかな動画表示と低消費電力を両立することができる。
【００９７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９８】
（実施の形態３）
本実施の形態では、本発明の一態様に係る表示装置１０が有する、ソースドライバ２１の構成の一例について説明する。図１１に、ソースドライバ２１の構成例をブロック図で示す。
【００９９】
図１１に示すソースドライバ２１は、ソースドライバ用のコントローラ（ＳＤＣ３０）と、シフトレジスタ（ＳＲ３１）と、ラッチ回路（Ｄ−ＬＡＴ３２）と、レベルシフタ（ＬＳ３３）と、パストランジスタロジック回路（ＰＴＬ３４）と、増幅回路（ＡＭＰ３５）と、を有する。
【０１００】
ＳＤＣ３０は、図１０に示すタイミングコントローラ１７３からの制御信号ＳｉｇＴに従い、ＳＲ３１の動作を制御する機能と、Ｄ−ＬＡＴ３２の動作を制御する機能とを有する。具体的に、ＳＤＣ３０は、制御信号ＳｉｇＴを用いて、ＳＲ３１の動作を制御するスタートパルス信号ＳＰ及びクロック信号ＣＬＫなどの各種制御信号を生成する機能を有する。また、ＳＤＣ３０は、Ｄ−ＬＡＴ３２の動作を制御するラッチ信号ＬＳなどの各種制御信号を生成する機能を有する。
【０１０１】
また、ＳＤＣ３０は、図１０に示すコントローラ１１から入力された画像信号Ｖｓｉｇに、Ｄ−ＬＡＴ３２の仕様に合うように信号処理を施す機能を有する。具体的に、ＳＤＣ３０は、シリアル形式の画像信号Ｖｓｉｇをパラレル形式の画像信号Ｖｓｉｇに変換する機能を有する。パラレル形式の画像信号Ｖｓｉｇは、Ｄ−ＬＡＴ３２に供給される。
【０１０２】
ＳＲ３１は、スタートパルス信号ＳＰ及びクロック信号ＣＬＫなどの各種制御信号に従って、Ｄ−ＬＡＴ３２における画像信号Ｖｓｉｇのサンプリングのタイミングを制御する機能を有する。具体的に、ＳＲ３１は、スタートパルス信号ＳＰ及びクロック信号ＣＬＫなどの各種制御信号に従って、Ｄ−ＬＡＴ３２における画像信号Ｖｓｉｇのサンプリングのタイミングを制御するサンプリング信号ＳＰを、生成する機能を有する。
【０１０３】
Ｄ−ＬＡＴ３２は、供給された画像信号Ｖｓｉｇをサンプリングし、保持する機能を有する。具体的に、Ｄ−ＬＡＴ３２は、ＳＲ３１において生成されたサンプリング信号ＳＰに従って、供給された画像信号Ｖｓｉｇをサンプリングし、保持する。そして、Ｄ−ＬＡＴ３２は、ＳＤＣ３０から供給されるラッチ信号ＬＳに従って、保持された画像信号Ｖｓｉｇを出力する。
【０１０４】
ＬＳ３３は、Ｄ−ＬＡＴ３２から出力される画像信号Ｖｓｉｇの電位のレベルを変更する機能、すなわちレベルシフトを行う機能を有する。
【０１０５】
ＰＴＬ３４は、ＬＳ３３においてレベルシフトされた画像信号Ｖｓｉｇを、デジタルからアナログに変換する機能を有する。なお、画像信号Ｖｓｉｇには、各サブ画素に対応する画像情報に加えて、各サブ画素に対応する電位の極性の情報を有する。ＰＴＬ３４は、画像信号Ｖｓｉｇを、デジタルからアナログに変換する際に、電位の極性の情報に従って画像信号Ｖｓｉｇの電位の極性を定める機能を有する。
【０１０６】
例えば、第１の表示素子として液晶素子を用いる場合、液晶素子を有するサブ画素に対応するアナログの画像信号は、正の極性または負の極性を有する。また、第２の表示素子として発光素子を用いる場合、発光素子を有するサブ画素に対応するアナログの画像信号は、正の極性を有する。そして、ＰＴＬ３４は、電位の極性の情報に従って画像信号Ｖｓｉｇの電位の極性を定める機能を有するので、液晶素子を有するサブ画素と発光素子を有するサブ画素とが画素部１６内に混在していても、共通のソースドライバ２１を用いて画素部１６への画像信号Ｖｓｉｇの供給を制御することができる。上記構成により、駆動回路の規模を小さく抑えることができる。
【０１０７】
ＡＭＰ３５は、アナログに変換された画像信号Ｖｓｉｇを増幅する機能を有する。増幅された画像信号Ｖｓｉｇは、図１または図１０に示す画素部１６に供給される。
【０１０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０９】
（実施の形態４）
本実施の形態では、反射型表示素子と発光型表示素子とを用いた表示装置が有する、画素の構成例について説明する。なお、本実施の形態では、反射型表示素子として液晶素子を用い、発光型表示素子としてＥＬ材料を用いた発光素子を用いる場合を例に挙げて、本発明の一態様に係る画素１７の構成例について説明する。
【０１１０】
図１２（Ａ）に示す画素１７は、サブ画素１８とサブ画素１９とを有する。そして、サブ画素１８は液晶素子６０を有し、サブ画素１９は発光素子６１を有する。
【０１１１】
具体的に、サブ画素１８は、液晶素子６０と、液晶素子６０に印加する電圧を制御する機能を有するトランジスタ６２と、容量素子６３とを有する。そして、トランジスタ６２は、ゲートが配線ＧＬｊ−１に電気的に接続され、ソース又はドレインの一方が配線ＳＬｉ−１に電気的に接続され、ソース又はドレインの他方が液晶素子６０の画素電極に電気的に接続されている。また、液晶素子６０の共通電極は、所定の電位が供給される配線または電極に電気的に接続されている。また、容量素子６３は、一方の電極が、液晶素子６０の画素電極に電気的に接続され、他方の電極が、所定の電位が供給される配線または電極に電気的に接続されている。
【０１１２】
また、具体的に、サブ画素１９は、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、容量素子６６とを有する。そして、トランジスタ６５は、ゲートが配線ＧＬｊに電気的に接続され、ソース又はドレインの一方が配線ＳＬｉに電気的に接続され、ソース又はドレインの他方がトランジスタ６４のゲートに電気的に接続されている。トランジスタ６４は、ソース又はドレインの一方が配線ＡＬに電気的に接続され、ソース又はドレインの他方が発光素子６１に電気的に接続されている。容量素子６６は、一方の電極が配線ＡＬに電気的に接続され、他方の電極がトランジスタ６４のゲートに電気的に接続されている。
【０１１３】
なお、図１２（Ａ）において、ｊは、２乃至ｙのうちの２の倍数に相当する。また、ｉは、２乃至ｘのうちの２の倍数に相当する。
【０１１４】
図１２（Ａ）に示す画素１７では、液晶素子６０に対応した画像信号Ｖｓｉｇを配線ＳＬｉ−１に供給し、発光素子６１に対応した画像信号Ｖｓｉｇを配線ＳＬｉに供給することで、液晶素子６０によって表示される階調と、発光素子６１によって表示される階調とを個別に制御することができる。
【０１１５】
なお、図１２（Ａ）では、液晶素子６０を有するサブ画素１８と、発光素子６１を有するサブ画素１９とを一つずつ有する画素１７の構成例を示したが、画素１７が複数のサブ画素１８を有していても良いし、或いは画素１７が複数のサブ画素１９を有していても良い。
【０１１６】
図１２（Ｂ）に、画素１７が一のサブ画素１９と、４つのサブ画素１９を有している場合の、画素１７の構成例を示す。
【０１１７】
具体的に図１２（Ｂ）に示す画素１７は、液晶素子６０を有するサブ画素１９と、発光素子６１をそれぞれ有するサブ画素１９ａ乃至サブ画素１９ｄとを有する。
【０１１８】
図１２（Ｂ）に示すサブ画素１８の構成については、図１２（Ａ）に示すサブ画素１８の構成を参照することができる。ただし、図１２（Ｂ）に示すサブ画素１８では、トランジスタ６２のゲートが配線ＧＬｊ−２に電気的に接続されている。
【０１１９】
なお、図１２（Ｂ）において、ｊは、３乃至ｙのうちの３の倍数に相当する。また、ｉは、３乃至ｘのうちの３の倍数に相当する。
【０１２０】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄは、図１２（Ａ）に示すサブ画素１９と同様に、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、容量素子６６とをそれぞれ有する。そして、サブ画素１９ａ乃至サブ画素１９ｄがそれぞれ有する発光素子６１から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
【０１２１】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のゲートと、サブ画素１９ｃの有するトランジスタ６５のゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６５のゲートと、サブ画素１９ｄの有するトランジスタ６５のゲートとが、配線ＧＬｊに電気的に接続されている。
【０１２２】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｂの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉ−２に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｄの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉに電気的に接続されている。
【０１２３】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、全てのトランジスタ６４のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
【０１２４】
上述したように、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａとサブ画素１９ｃが配線ＧＬｊ−１を共有し、サブ画素１９ｂとサブ画素１９ｄが配線ＧＬｊを共有しているが、サブ画素１９ａ乃至サブ画素１９ｄの全てが一の配線ＧＬを共有していても良い。この場合、サブ画素１９ａ乃至サブ画素１９ｄは、互いに異なる配線ＳＬに電気的に接続されるようにすることが望ましい。
【０１２５】
図１２（Ｂ）に、画素１７が一のサブ画素１９と、４つのサブ画素１９を有している場合の、画素１７の構成例を示す。
【０１２６】
具体的に図１２（Ｂ）に示す画素１７は、液晶素子６０を有するサブ画素１９と、発光素子６１をそれぞれ有するサブ画素１９ａ乃至サブ画素１９ｄとを有する。
【０１２７】
図１２（Ｂ）に示すサブ画素１８の構成については、図１２（Ａ）に示すサブ画素１８の構成を参照することができる。ただし、図１２（Ｂ）に示すサブ画素１８では、トランジスタ６２のゲートが配線ＧＬｊ−２に電気的に接続されている。
【０１２８】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄは、図１２（Ａ）に示すサブ画素１９と同様に、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、容量素子６６とをそれぞれ有する。そして、サブ画素１９ａ乃至サブ画素１９ｄがそれぞれ有する発光素子６１から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
【０１２９】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のゲートと、サブ画素１９ｃの有するトランジスタ６５のゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６５のゲートと、サブ画素１９ｄの有するトランジスタ６５のゲートとが、配線ＧＬｊに電気的に接続されている。
【０１３０】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｂの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉ−２に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｄの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉに電気的に接続されている。
【０１３１】
なお、図１２（Ｂ）において、ｊは、３乃至ｙのうちの３の倍数に相当する。また、ｉは、３乃至ｘのうちの３の倍数に相当する。
【０１３２】
また、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、全てのトランジスタ６４のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
【０１３３】
上述したように、図１２（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａとサブ画素１９ｃが配線ＧＬｊ−１を共有し、サブ画素１９ｂとサブ画素１９ｄが配線ＧＬｊを共有しているが、サブ画素１９ａ乃至サブ画素１９ｄの全てが一の配線ＧＬを共有していても良い。この場合、サブ画素１９ａ乃至サブ画素１９ｄは、互いに異なる配線ＳＬに電気的に接続されるようにすることが望ましい。
【０１３４】
次いで、図１３（Ａ）に、一のサブ画素１８と一のサブ画素１９を有し、サブ画素１８とサブ画素１９とが配線ＧＬを共有している場合の、画素１７の構成例を示す。
【０１３５】
図１３（Ａ）に示すサブ画素１８の構成については、図１２（Ａ）に示すサブ画素１８の構成を参照することができる。また、図１３（Ａ）に示すサブ画素１９の構成については、図１２（Ａ）に示すサブ画素１９の構成を参照することができる。ただし、図１３（Ａ）に示すサブ画素１８及びサブ画素１９とでは、トランジスタ６２のゲートとトランジスタ６５のゲートとが、共に配線ＧＬｊに電気的に接続されている点において、図１２（Ａ）に示すサブ画素１８及びサブ画素１９と構成が異なる。
【０１３６】
なお、図１３（Ａ）において、ｊは、１乃至ｙのうちの任意の数に相当する。また、ｉは、２乃至ｘのうちの２の倍数に相当する。
【０１３７】
図１３（Ａ）に示す画素１７では、液晶素子６０に対応した画像信号Ｖｓｉｇを配線ＳＬｉ−１に供給し、発光素子６１に対応した画像信号Ｖｓｉｇを配線ＳＬｉに供給することで、液晶素子６０によって表示される階調と、発光素子６１によって表示される階調とを個別に制御することができる。
【０１３８】
なお、図１３（Ａ）では、液晶素子６０を有するサブ画素１８と、発光素子６１を有するサブ画素１９とを一つずつ有する画素１７の構成例を示したが、画素１７が複数のサブ画素１８を有していても良いし、或いは画素１７が複数のサブ画素１９を有していても良い。
【０１３９】
図１３（Ｂ）に、画素１７が一のサブ画素１９と、４つのサブ画素１９を有している場合の、図１２（Ｂ）とは異なる画素１７の構成例を示す。
【０１４０】
具体的に、図１３（Ｂ）に示す画素１７は、液晶素子６０を有するサブ画素１９と、発光素子６１をそれぞれ有するサブ画素１９ａ乃至サブ画素１９ｄとを有する。
【０１４１】
図１３（Ｂ）に示すサブ画素１８の構成については、図１３（Ａ）に示すサブ画素１８の構成を参照することができる。ただし、図１３（Ｂ）に示すサブ画素１８では、トランジスタ６２のゲートが配線ＧＬｊ−１に電気的に接続されている。また、図１３（Ｂ）に示すサブ画素１８では、トランジスタ６２のソース又はドレインの一方が配線ＳＬｉ−２に電気的に接続されている。
【０１４２】
また、図１３（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄは、図１３（Ａ）に示すサブ画素１９と同様に、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、容量素子６６とをそれぞれ有する。そして、サブ画素１９ａ乃至サブ画素１９ｄがそれぞれ有する発光素子６１から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
【０１４３】
また、図１３（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のゲートと、サブ画素１９ｃの有するトランジスタ６５のゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６５のゲートと、サブ画素１９ｄの有するトランジスタ６５のゲートとが、配線ＧＬｊに電気的に接続されている。
【０１４４】
また、図１３（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｂの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉ−１に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｄの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉに電気的に接続されている。
【０１４５】
なお、図１３（Ｂ）において、ｊは、２乃至ｙのうちの２の倍数に相当する。また、ｉは、３乃至ｘのうちの３の倍数に相当する。
【０１４６】
また、図１３（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、全てのトランジスタ６４のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
【０１４７】
上述したように、図１３（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１８とサブ画素１９ａとサブ画素１９ｃが配線ＧＬｊ−１を共有し、サブ画素１９ｂとサブ画素１９ｄが配線ＧＬｊを共有しているが、サブ画素１８とサブ画素１９ａ乃至サブ画素１９ｄの全てが一の配線ＧＬを共有していても良い。この場合、サブ画素１８とサブ画素１９ａ乃至サブ画素１９ｄは、互いに異なる配線ＳＬに電気的に接続されるようにすることが望ましい。
【０１４８】
次いで、図１４（Ａ）に、一のサブ画素１８と一のサブ画素１９を有し、サブ画素１８とサブ画素１９とが配線ＳＬを共有している場合の、画素１７の構成例を示す。
【０１４９】
図１４（Ａ）に示すサブ画素１８の構成については、図１２（Ａ）に示すサブ画素１８の構成を参照することができる。また、図１４（Ａ）に示すサブ画素１９の構成については、図１２（Ａ）に示すサブ画素１９の構成を参照することができる。ただし、図１４（Ａ）に示すサブ画素１８及びサブ画素１９とでは、トランジスタ６２のソース又はドレインの一方とトランジスタ６５のソース又はドレインの一方とが、共に配線ＳＬｊに電気的に接続されている点において、図１２（Ａ）に示すサブ画素１８及びサブ画素１９と構成が異なる。
【０１５０】
なお、図１４（Ａ）において、ｊは、２乃至ｙのうちの２の倍数に相当する。また、ｉは、１乃至ｘのうちの任意の数に相当する。
【０１５１】
図１４（Ａ）に示す画素１７では、液晶素子６０に対応した画像信号Ｖｓｉｇと、を配線ＳＬｉ−１に供給し、発光素子６１に対応した画像信号Ｖｓｉｇとを、交互に配線ＳＬｉに供給することで、液晶素子６０によって表示される階調と、発光素子６１によって表示される階調とを個別に制御することができる。
【０１５２】
なお、図１４（Ａ）では、液晶素子６０を有するサブ画素１８と、発光素子６１を有するサブ画素１９とを一つずつ有する画素１７の構成例を示したが、画素１７が複数のサブ画素１８を有していても良いし、或いは画素１７が複数のサブ画素１９を有していても良い。
【０１５３】
図１４（Ｂ）に、画素１７が一のサブ画素１９と、４つのサブ画素１９を有している場合の、図１２（Ｂ）及び図１３（Ｂ）とは異なる画素１７の構成例を示す。
【０１５４】
具体的に、図１４（Ｂ）に示す画素１７は、液晶素子６０を有するサブ画素１９と、発光素子６１をそれぞれ有するサブ画素１９ａ乃至サブ画素１９ｄとを有する。
【０１５５】
図１４（Ｂ）に示すサブ画素１８の構成については、図１４（Ａ）に示すサブ画素１８の構成を参照することができる。ただし、図１４（Ｂ）に示すサブ画素１８では、トランジスタ６２のゲートが配線ＧＬｊ−２に電気的に接続されている。また、図１４（Ｂ）に示すサブ画素１８では、トランジスタ６２のソース又はドレインの一方が配線ＳＬｉ−１に電気的に接続されている。
【０１５６】
また、図１４（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄは、図１４（Ａ）に示すサブ画素１９と同様に、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、容量素子６６とをそれぞれ有する。そして、サブ画素１９ａ乃至サブ画素１９ｄがそれぞれ有する発光素子６１から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
【０１５７】
また、図１４（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のゲートと、サブ画素１９ｃの有するトランジスタ６５のゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６５のゲートと、サブ画素１９ｄの有するトランジスタ６５のゲートとが、配線ＧＬｊに電気的に接続されている。
【０１５８】
また、図１４（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｂの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉ−１に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｄの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉに電気的に接続されている。
【０１５９】
なお、図１４（Ｂ）において、ｊは、３乃至ｙのうちの３の倍数に相当する。また、ｉは、２乃至ｘのうちの２の倍数に相当する。
【０１６０】
また、図１４（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、全てのトランジスタ６４のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
【０１６１】
上述したように、図１４（Ｂ）に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１８とサブ画素１９ａとサブ画素１９ｂが配線ＳＬｉ−１を共有し、サブ画素１９ｃとサブ画素１９ｄが配線ＳＬｉを共有しているが、サブ画素１８とサブ画素１９ａ乃至サブ画素１９ｄの全てが一の配線ＳＬを共有していても良い。この場合、サブ画素１８とサブ画素１９ａ乃至サブ画素１９ｄは、互いに異なる配線ＧＬに電気的に接続されるようにすることが望ましい。
【０１６２】
次いで、図１５に、図１２乃至図１４に示すサブ画素１９（サブ画素１９ａ乃至サブ画素１９ｄを含む）とは異なる構成を有する、サブ画素１９の構成例を示す。なお、図１５に示すサブ画素１９は、図１２乃至図１４に示す画素１７が有するサブ画素１９に、それぞれ適用することができる。
【０１６３】
図１５（Ａ）に示すサブ画素１９は、トランジスタ６４がバックゲートを有する点において、図１２乃至図１４に示すサブ画素１９と構成が異なる。具体的に、図１５（Ａ）に示すサブ画素１９では、トランジスタ６４のバックゲートがゲート（フロントゲート）に電気的に接続されている。図１５（Ａ）に示すサブ画素１９は、上記構成を有することにより、トランジスタ６４の閾値電圧がシフトするのを抑えることができ、トランジスタ６４の信頼性を高めることができる。また、図１５（Ａ）に示すサブ画素１９は、上記構成を有することにより、トランジスタ６４のサイズを小さく抑えつつ、トランジスタ６４のオン電流を高めることができる。
【０１６４】
図１５（Ｂ）に示すサブ画素１９は、サブ画素１９が有するトランジスタ６４がバックゲートを有する点において、図１５（Ａ）に示すサブ画素１９と構成が同じである。ただし、図１５（Ｂ）に示すサブ画素１９では、トランジスタ６４のバックゲートがゲートではなく発光素子６１に電気的に接続されている点において、図１５（Ａ）に示すサブ画素１９と構成が異なる。
【０１６５】
図１５（Ｂ）に示すサブ画素１９は、上記構成を有することにより、トランジスタ６４の閾値電圧がシフトするのを抑えることができ、トランジスタ６４の信頼性を高めることができる。
【０１６６】
また、図１５（Ｂ）に示すサブ画素１９は、容量素子６６ａと、容量素子６６ｂとを有する。容量素子６６ａは、一方の電極が配線ＡＬに電気的に接続され、他方の電極がトランジスタ６４のゲートに電気的に接続されている。容量素子６６ｂは、一方の電極がトランジスタ６４のゲートに電気的に接続され、他方の電極が発光素子６１の画素電極に電気的に接続されている。
【０１６７】
図１５（Ｃ）に示すサブ画素１９は、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、発光素子６１の画素電極に所定の電位を供給する機能を有するトランジスタ６７と、容量素子６６とを有する。また、トランジスタ６４と、トランジスタ６５と、トランジスタ６７とは、それぞれバックゲートを有する。
【０１６８】
そして、トランジスタ６５は、ゲート（フロントゲート）が配線ＭＬに電気的に接続され、バックゲートが配線ＧＬに電気的に接続され、ソース又はドレインの一方が配線ＳＬに電気的に接続され、ソース又はドレインの他方がトランジスタ６４のゲート及びフロントゲートに電気的に接続されている。トランジスタ６４は、ソース又はドレインの一方が配線ＡＬに電気的に接続され、ソース又はドレインの他方が発光素子６１に電気的に接続されている。
トランジスタ６７は、ゲート（フロントゲート）が配線ＭＬに電気的に接続され、バックゲートが配線ＧＬに電気的に接続され、ソース又はドレインの一方が配線ＭＬに電気的に接続され、ソース又はドレインの他方が発光素子６１に電気的に接続されている。容量素子６６は、一方の電極が配線ＡＬに電気的に接続され、他方の電極がトランジスタ６４のゲートに電気的に接続されている。
【０１６９】
図１６に、画素１７が、図１２乃至図１４に示すサブ画素１８を一つと、図１５（Ｃ）に示すサブ画素１９を４つ有している場合の、画素１７の構成例を示す。
【０１７０】
具体的に、図１６に示す画素１７は、液晶素子６０を有するサブ画素１８と、発光素子６１をそれぞれ有するサブ画素１９ａ乃至サブ画素１９ｄとを有する。
【０１７１】
図１６に示すサブ画素１８の構成については、図１２（Ｂ）に示すサブ画素１８の構成を参照することができる。
【０１７２】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄは、図１５（Ｃ）に示すサブ画素１９と同様に、発光素子６１と、発光素子６１に供給する電流を制御する機能を有するトランジスタ６４と、トランジスタ６４のゲートへの電位の供給を制御する機能を有するトランジスタ６５と、発光素子６１の画素電極に所定の電位を供給する機能を有するトランジスタ６７と、容量素子６６とをそれぞれ有する。そして、サブ画素１９ａ乃至サブ画素１９ｄがそれぞれ有する発光素子６１から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
【０１７３】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のゲートと、サブ画素１９ｂの有するトランジスタ６５のゲートとが、配線ＭＬｉ−１に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のゲートと、サブ画素１９ｄの有するトランジスタ６５のゲートとが、配線ＭＬｉに電気的に接続されている。
【０１７４】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のバックゲートと、サブ画素１９ｃの有するトランジスタ６５のバックゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６５のバックゲートと、サブ画素１９ｄの有するトランジスタ６５のバックゲートとが、配線ＧＬｊに電気的に接続されている。
【０１７５】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｂの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉ−１に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６５のソース又はドレインの一方と、サブ画素１９ｄの有するトランジスタ６５のソース又はドレインの一方とが、配線ＳＬｉに電気的に接続されている。
【０１７６】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６７のバックゲートと、サブ画素１９ｃの有するトランジスタ６７のバックゲートとが、配線ＧＬｊ−１に電気的に接続されている。また、サブ画素１９ｂの有するトランジスタ６７のバックゲートと、サブ画素１９ｄの有するトランジスタ６７のバックゲートとが、配線ＧＬｊに電気的に接続されている。
【０１７７】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａの有するトランジスタ６７のゲートとソース又はドレインの一方とが配線ＭＬｉ−１に電気的に接続され、サブ画素１９ｂの有するトランジスタ６７のゲートとソース又はドレインの一方とが、配線ＭＬｉ−１に電気的に接続されている。また、サブ画素１９ｃの有するトランジスタ６７のゲートとソース又はドレインの一方とが配線ＭＬｉに電気的に接続され、サブ画素１９ｂの有するトランジスタ６７のゲートとソース又はドレインの一方とが、配線ＭＬｉに電気的に接続されている。
【０１７８】
また、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、全てのトランジスタ６４のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
【０１７９】
上述したように、図１６に示すサブ画素１９ａ乃至サブ画素１９ｄでは、サブ画素１９ａとサブ画素１９ｃが配線ＧＬｊ−１を共有し、サブ画素１９ｂとサブ画素１９ｄが配線ＧＬｊを共有しているが、サブ画素１９ａ乃至サブ画素１９ｄの全てが一の配線ＧＬを共有していても良い。この場合、サブ画素１９ａ乃至サブ画素１９ｄは、互いに異なる配線ＳＬに電気的に接続されるようにすることが望ましい。
【０１８０】
なお、サブ画素１８に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合（すなわち静止画を表示する場合）、一時的に駆動回路を停止することができる（以下、「アイドリングストップ」、もしくは「ＩＤＳ駆動」と呼ぶ。）。ＩＤＳ駆動によって、表示装置１０の消費電力を低減することができる。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８２】
（実施の形態５）
次いで、本実施の形態では、反射型表示素子と発光型表示素子とを用いた表示装置の構成例について説明する。なお、本実施の形態では、反射型表示素子として液晶素子を用い、発光型表示素子としてＥＬ材料を用いた発光素子を用いる場合を例に挙げて、表示装置の構成例について説明する。
【０１８３】
図１７（Ａ）に、本発明の一態様に係る表示装置１０の断面の構造を一例として示す。図１７（Ａ）に示す表示装置１０は、発光素子２０３と、液晶素子２０４と、発光素子２０３への電流の供給を制御する機能を有するトランジスタ２０５と、液晶素子２０４への電圧の供給を制御する機能を有するトランジスタ２０６とを有する。そして、発光素子２０３と、液晶素子２０４と、トランジスタ２０５と、トランジスタ２０６とは、基板２０１と基板２０２の間に位置する。
【０１８４】
また、表示装置１０において液晶素子２０４は、画素電極２０７と、共通電極２０８と、液晶層２０９とを有する。画素電極２０７は、トランジスタ２０６に電気的に接続されている。そして、画素電極２０７と共通電極２０８の間に印加される電圧にしたがって液晶層２０９の配向が制御される。なお、図１７（Ａ）では、画素電極２０７が可視光を反射する機能を有し、共通電極２０８が可視光を透過する機能を有する場合を例示しており、基板２０２側から入射した光が白抜きの矢印で示すように画素電極２０７において反射し、再び基板２０２側から放射される。
【０１８５】
また、発光素子２０３は、トランジスタ２０５に電気的に接続されている。発光素子２０３から発せられる光は、基板２０２側に放射される。なお、図１７（Ａ）では、画素電極２０７が可視光を反射する機能を有し、共通電極２０８が可視光を透過する機能を有する場合を例示しているため、発光素子２０３から発せられる光は、白抜きの矢印で示すように画素電極２０７と重ならない領域を通過し、共通電極２０８が位置する領域を通過して、基板２０２側から放射される。
【０１８６】
そして、図１７（Ａ）に示す表示装置１０では、トランジスタ２０５とトランジスタ２０６とが同一の層２１０に位置しており、トランジスタ２０５とトランジスタ２０６とが含まれる層２１０は、液晶素子２０４と発光素子２０３の間の領域を有する。なお、少なくとも、トランジスタ２０５が有する半導体層と、トランジスタ２０６が有する半導体層とが同一の絶縁表面上に位置している場合、トランジスタ２０５とトランジスタ２０６とが同一の層２１０に含まれていると言える。
【０１８７】
上記構成により、トランジスタ２０５とトランジスタ２０６とを共通の作製工程で作製することができる。
【０１８８】
次いで、図１７（Ｂ）に、本発明の一態様に係る表示装置１０の別の構成について、断面の構造を一例として示す。図１７（Ｂ）に示す表示装置１０は、トランジスタ２０５とトランジスタ２０６とが異なる層に含まれている点において、図１７（Ａ）に示す表示装置１０と構成が異なる。
【０１８９】
具体的に、図１７（Ｂ）に示す表示装置１０では、トランジスタ２０５が含まれる層２１０ａと、トランジスタ２０６が含まれる層２１０ｂとを有し、層２１０ａと層２１０ｂとは、液晶素子２０４と発光素子２０３の間の領域を有する。そして、図１７（Ｂ）に示す表示装置１０では、層２１０ａが層２１０ｂよりも発光素子２０３側に近い。なお、少なくとも、トランジスタ２０５が有する半導体層と、トランジスタ２０６が有する半導体層とが異なる絶縁表面上に位置している場合、トランジスタ２０５とトランジスタ２０６とが異なる層に含まれていると言える。
【０１９０】
上記構成により、トランジスタ２０５と、トランジスタ２０５に電気的に接続される各種配線とを、トランジスタ２０６と、トランジスタ２０６に電気的に接続される各種配線とを、部分的に重ねることができるため、画素のサイズを小さく抑え、表示装置１０の高精細化を実現することができる。
【０１９１】
次いで、図１７（Ｃ）に、本発明の一態様に係る表示装置１０の別の構成について、断面の構造を一例として示す。図１７（Ｃ）に示す表示装置１０は、トランジスタ２０５とトランジスタ２０６とが同一の層に含まれている点では、図１７（Ａ）に示す表示装置１０と構成は同じである。ただし、図１７（Ｃ）に示す表示装置１０は、トランジスタ２０５とトランジスタ２０６とが含まれている層が、発光素子２０３よりも基板２０１側に近い点において、図１７（Ａ）に示す表示装置１０と構成が異なる。
【０１９２】
具体的に、図１７（Ｃ）に示す表示装置１０では、トランジスタ２０５とトランジスタ２０６とが含まれる層２１０を有する。そして、層２１０は、発光素子２０３と基板２０１との間の領域を有する。また、液晶素子２０４は、発光素子２０３よりも基板２０２側に近い。
【０１９３】
上記構成により、トランジスタ２０５とトランジスタ２０６とを共通の作製工程で作製することができる。また、液晶素子２０４とトランジスタ２０６の電気的な接続を行う配線と、発光素子２０３とトランジスタ２０５の電気的な接続を行う配線とを、層２１０に対して同一の側に設ければよい。具体的には、液晶素子２０４とトランジスタ２０６の電気的な接続を行う配線を、トランジスタ２０６の半導体層上に形成でき、なおかつ、発光素子２０３とトランジスタ２０５の電気的な接続を行う配線を、トランジスタ２０５の半導体層上に形成することができる。よって、図１７（Ａ）に示す表示装置１０の場合に比べて作成工程を簡素化することができる。
【０１９４】
なお、図１７では、２つの液晶素子２０４に対して１つの発光素子２０３が対応している断面構造を例示しているが、本発明の一態様に係る表示装置は、１つの液晶素子２０４に対して１つの発光素子２０３が対応している断面構造を有していても良いし、１つの液晶素子２０４に対して複数の発光素子２０３が対応している断面構造を有していても良い。
【０１９５】
また、図１７では、液晶素子２０４が有する画素電極２０７が、可視光を反射する機能を有する場合を例示しているが、画素電極２０７は可視光を透過する機能を有していても良い。この場合、バックライトやフロントライトなどの光源を表示装置１０に設けても良いし、液晶素子２０４を用いて画像を表示する際に発光素子２０３を光源として用いても良い。
【０１９６】
次いで、図４（Ｂ）に示した表示装置１０を例に挙げて、反射型表示素子と発光型表示素子とを用いた表示装置１０の具体的な構成例について説明する。
【０１９７】
図１８に、表示装置１０の断面構造の一例を示す。なお、図１８では、サブ画素１８が図１２乃至図１４に示す構成を有し、サブ画素１９が図１５（Ｂ）に示す構成を有する場合の、表示装置１０の断面構造を例示している。
【０１９８】
図１８に示す表示装置１０は、基板２５０と基板２５１の間に、液晶素子６０と、発光素子６１とが積層された構成を有し、液晶素子６０と、発光素子６１との間に画素１７が有するトランジスタ６２、６４、６５が位置する構成を有する。具体的に図１８では、基板２５０側から、液晶素子６０と、トランジスタ６２及びトランジスタ６５と、トランジスタ６４と、発光素子６１とが順に積層されている。
【０１９９】
また、図１８に示す表示装置１０では、容量素子６６ａと、容量素子６６ｂと、容量素子６３とを、基板２５０と基板２５１の間に有する。液晶素子６０と、トランジスタ６２と、容量素子６３とがサブ画素１８に含まれ、発光素子６１と、トランジスタ６４及びトランジスタ６５と、容量素子６６ａ及び容量素子６６ｂとがサブ画素１９に含まれる。
【０２００】
具体的に、図１８では、基板２５０上に、共通電極としての機能を有する導電層３００が位置し、導電層３００上に配向膜としての機能を有する絶縁層３０１が位置する。絶縁層３０１上に液晶材料を含む液晶層３０２が位置し、液晶層３０２上に配向膜としての機能を有する絶縁層３０３が位置する。絶縁層３０３上に画素電極としての機能を有する導電層３０４ａ及び導電層３０４ｂが位置する。液晶素子６０は、導電層３００と、液晶層３０２と、導電層３０４ｂとを有する。
【０２０１】
なお、図１８では、共通電極としての機能を有する導電層３００が可視光を透過する機能を有し、画素電極としての機能を有する導電層３０４ａ及び導電層３０４ｂが可視光を反射する機能を有する。上記構成により、白抜きの矢印で示すように、基板２５０側から液晶素子６０に入射した光は、導電層３０４ａ及び導電層３０４ｂで反射され、導電層３００を透過し、基板２５０側から放射される。
【０２０２】
導電層３０４ａ及び導電層３０４ｂ上には絶縁層３０５が位置し、絶縁層３０５上には導電層３０６が位置する。導電層３０６には、例えば共通電極としての機能を有する導電層３００と同程度の電位を供給することができる。そして、容量素子６３は、液晶素子６０の画素電極としての機能を有する導電層３０４ｂと、絶縁層３０５と、導電層３０６とを有する。
【０２０３】
導電層３０６上には絶縁層３０７が位置し、絶縁層３０７上には導電層３０８、導電層３０９、導電層３１０が位置する。導電層３１０は、絶縁層３０５及び絶縁層３０７が有する開口部を介して導電層３０４ｂと電気的に接続されている。導電層３０８はトランジスタ６５のゲート電極としての機能を有し、導電層３０９はトランジスタ６２のゲート電極としての機能を有する。
【０２０４】
導電層３０８、導電層３０９、導電層３１０上には絶縁層３１１が位置し、絶縁層３１１上には半導体層３１２と、半導体層３１３が位置する。絶縁層３１１は、トランジスタ６５のゲート絶縁層としての機能を有し、トランジスタ６２のゲート絶縁層としての機能を有する。半導体層３１２上には、半導体層３１２に電気的に接続された導電層３１４及び導電層３１５が位置する。導電層３１４及び導電層３１５は、トランジスタ６５のソース電極またはドレイン電極としての機能を有する。また、導電層３１４はトランジスタ６４のゲート電極としての機能を有する。
【０２０５】
また、半導体層３１３上には、半導体層３１３に電気的に接続された導電層３１６及び導電層３１７が位置する。導電層３１６及び導電層３１７は、トランジスタ６２のソース電極またはドレイン電極としての機能を有する。導電層３１７は、絶縁層３１１が有する開口部を介して導電層３１０に電気的に接続されている。
【０２０６】
導電層３１４乃至導電層３１７上には絶縁層３１９が位置し、絶縁層３１９上には半導体層３２０が位置する。絶縁層３１９はトランジスタ６４のゲート絶縁層としての機能を有する。半導体層３２０上には、半導体層３２０に電気的に接続された導電層３２１及び導電層３２２が位置する。導電層３２１及び導電層３２２は、トランジスタ６４のソース電極またはドレイン電極としての機能を有する。また、容量素子６６ｂは、導電層３２１と、絶縁層３１９と、導電層３１４とを有する。容量素子６６ａは、導電層３２２と、絶縁層３１９と、導電層３１４とを有する。
【０２０７】
導電層３２１及び導電層３２２上には絶縁層３２３が位置し、絶縁層３２３上には絶縁層３２４が位置し、絶縁層３２４上には導電層３２５が位置する。導電層３２５は、絶縁層３２３及び絶縁層３２４が有する開口部を介して導電層３２２に電気的に接続されている。そして、導電層３２２は半導体層３２０と重なる領域を有し、バックゲート電極としての機能を有する。
【０２０８】
また、絶縁層３２４上には色素を有する材料を含んだ樹脂層３２６が位置する。樹脂層３２６は発光素子６１のカラーフィルタとしての機能を有し、特定の波長領域の光を透過する機能を有する。よって、樹脂層３２６は発光素子６１と重なる領域を有する。また、発光素子６１から発せられた光は、白抜きの矢印で示すように導電層３０４ａと導電層３０４ｂの間を通って、基板２５０側に放射される。そのため、樹脂層３２６は導電層３０４ａと導電層３０４ｂの間の領域と重なる領域を有する。
【０２０９】
また、発光素子６１の画素電極としての機能を有する導電層３２８と、導電層３２５とを電気的に接続させるための開口部の形成を容易にし、導電層３２８と、導電層３２５との電気的に接続を確実にするために、樹脂層３２６は、導電層３２５と異なる領域に位置することが望ましい。
【０２１０】
なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。
【０２１１】
導電層３２５及び樹脂層３２６上には、絶縁層３２７が位置し、絶縁層３２７上には発光素子６１の画素電極としての機能を有する導電層３２８が位置する。導電層３２８は、絶縁層３２７が有する開口部を介して導電層３２５に電気的に接続されている。導電層３２８上には開口部を有する樹脂層３３１が位置する。樹脂層３３１は隔壁としての機能を有する。樹脂層３３１上に絶縁層３３３が位置する。絶縁層３３３は、基板２５１と発光素子６１との間の空間を維持するためのスペーサとしての機能を有する。
【０２１２】
樹脂層３３１の開口部において、導電層３２８上にはＥＬ層３２９が位置し、ＥＬ層３２９上には発光素子６１の共通電極としての機能を有する導電層３３０が位置する。発光素子６１は、導電層３２８と、ＥＬ層３２９と、導電層３３０とを有する。導電層３３０上に封止層３３４が位置し、封止層３３４上に基板２５１が位置する。
【０２１３】
導電層３２８と導電層３３０は、一方が陽極として機能し、他方が陰極として機能する。導電層３２８と導電層３３０の間に、発光素子６１の閾値電圧より高い電圧を印加すると、ＥＬ層３２９に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３２９において再結合し、ＥＬ層３２９に含まれる発光物質が発光する。
【０２１４】
可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。
【０２１５】
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、銀と銅の合金、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。
【０２１６】
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
【０２１７】
また、トランジスタに用いる半導体材料としては、酸化物半導体を用いることができる。代表的には、インジウムを含む酸化物半導体などを適用できる。特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
【０２１８】
半導体層に酸化物半導体を用いる場合、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される材料を半導体層が含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０２１９】
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
【０２２０】
半導体層を構成する酸化物半導体として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２２１】
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２２２】
なお、本実施の形態では、反射型表示素子として液晶素子を用いた表示装置の構成を例示したが、反射型表示素子として、液晶素子のほかに、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることができる。
【０２２３】
また、発光型表示素子として、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの自発光性の発光素子を用いることができる。
【０２２４】
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを用いることができる。
【０２２５】
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
【０２２６】
なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２２７】
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
【０２２８】
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
【０２２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３０】
（実施の形態６）
次いで、図１９に、本発明の一態様に係る表示装置１０の、外観の一例を示す。図１９に示す表示装置１０は、基板５００上に画素部５０１と、ゲートドライバ５０２と、ゲートドライバ５０３とを有する。
【０２３１】
ゲートドライバ５０２と、ゲートドライバ５０３とは、共に、第１の表示素子を有するサブ画素を選択する機能と、第２の表示素子を有するサブ画素を選択する機能とを併せ持っていても良いし、ゲートドライバ５０２が第１の表示素子を有するサブ画素を選択する機能を有し、ゲートドライバ５０３が第２の表示素子を有するサブ画素を選択する機能を有していても良い。
【０２３２】
また、ＩＣ５０４はソースドライバを有し、配線５０６を介して画素部５０１に電気的に接続されている。また、ＩＣ５０５はソースドライバを有し、配線５０６を介して画素部５０１に電気的に接続されている。ＩＣ５０４が有するソースドライバと、ＩＣ５０５が有するソースドライバとは、共に、第１の表示素子を有するサブ画素への画像信号の供給を制御する機能と、第２の表示素子を有するサブ画素への画像信号の供給を制御する機能とを併せ持っている。
【０２３３】
また、ＦＰＣ５０８はＩＣ５０４に電気的に接続されており、ＦＰＣ５０９はＩＣ５０５に電気的に接続されている。ＦＰＣ５１０は配線５１１を介してゲートドライバ５０２に電気的に接続されている。また、ＦＰＣ５１０は配線５１２を介してゲートドライバ５０３に電気的に接続されている。
【０２３４】
次いで、図１９に示す画素部５０１が有する画素５１３が、白色（Ｗ）に対応した液晶素子を有するサブ画素と、赤色（Ｒ）に対応した発光素子を有するサブ画素と、緑色（Ｇ）に対応した発光素子を有するサブ画素と、青色（Ｂ）に対応した発光素子を有するサブ画素と、黄色（Ｙ）に対応した発光素子を有するサブ画素と、を有する場合を例に挙げて、液晶素子の表示領域と発光素子の表示領域のレイアウトの一例を図２０に示す。
【０２３５】
図２０では、画素５１３が、白色（Ｗ）に対応した液晶素子の表示領域５１４ｗと、赤色（Ｒ）に対応した発光素子の表示領域５１５ｒと、緑色（Ｇ）に対応した発光素子の表示領域５１５ｇと、青色（Ｂ）に対応した発光素子の表示領域５１５ｂと、黄色（Ｙ）に対応した発光素子の表示領域５１５ｇと、を有する。
【０２３６】
なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図２０では、緑色に対応する発光素子の表示領域５１５ｇと、赤色に対応する発光素子の表示領域５１５ｒと、青色に対応する発光素子の表示領域５１５ｂとが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域５１５ｙの面積はやや小さいため、色再現性の良い黒を表示することが可能である。
【０２３７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３８】
（実施の形態７）
次いで、図１に示す表示装置１０が有するメモリ１４の構成例について説明する。
【０２３９】
図２１に、メモリ１４の構成例を示す。図２１に示すメモリ１４は、メモリセル５０を複数有するセルアレイ５１と、センスアンプ５２と、カラムデコーダ５３とを有する。メモリ１４は、トランジスタ５４と、容量素子５５とを有する。トランジスタ５４は、画像データに対応した電位を容量素子に供給する機能を有する。
【０２４０】
センスアンプ５２は、メモリセル５０からデータを読み出す際に電位を増幅させる機能を有する。また、カラムデコーダ５３は、データの書き込み時、または読み出し時におけるメモリセル５０の選択を、指定されたアドレスに従って行う機能を有する。
【０２４１】
なお、シリコンよりもバンドギャップが広く真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体膜に、チャネル形成領域が形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ）は、通常のシリコンやゲルマニウムなどの半導体で形成されたてトランジスタに比べて、オフ電流を著しく小さくすることが可能である。本発明の一態様では、トランジスタ５４としてＯＳトランジスタを用いることで、容量素子５５からトランジスタ５４を介して電荷がリークするのを防ぐことができ、データがメモリセル５０において保持される期間を長く確保することができる。よって、メモリセル５０の面積を縮小化することにより、容量素子５５の有する容量値が小さくなっても、リフレッシュ動作の頻度を低く抑えることができる。
【０２４２】
図２２に、メモリセル５０が有するトランジスタ５４及び容量素子５５と、センスアンプ５２またはカラムデコーダ５３が有するトランジスタ５６の積層構造を例示する。
【０２４３】
メモリ１４は、ＣＭＯＳ層５６１、配線層Ｗ１乃至Ｗ５、トランジスタ層５６２、配線層Ｗ６、Ｗ７の積層で構成されている。
【０２４４】
ＣＭＯＳ層５６１には、シリコンをチャネル形成領域に有するトランジスタ５６が設けられている。当該トランジスタ５６はチャネル形成領域を単結晶シリコンウエハ５６０に有する。トランジスタ５６のゲート５６３は配線層Ｗ１乃至Ｗ５を介してトランジスタ５４のソース又はドレインの他方と、容量素子５５の第２の電極５６５と、に電気的に接続されている。
【０２４５】
トランジスタ層５６２には、トランジスタ５４が設けられている。図２２では、トランジスタ５４がチャネル形成領域に金属酸化物を有する。なお、本実施の形態では、トランジスタ５４がバックゲート電極を配線層Ｗ５に有する場合を例示している。また、配線層Ｗ６には、容量素子５５が設けられている。
【０２４６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２４７】
（実施の形態８）
図２３に、本発明の一態様に係る表示装置を用いた電子機器の具体例を示す。
【０２４８】
図２３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、本発明の一態様に係る表示装置５００３、発明の一態様に係る表示装置５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、表示装置５００３と表示装置５００４とで示す二つの表示装置を有しているが、携帯型ゲーム機が有する表示装置の数は、これに限定されない。携帯型ゲーム機に本発明の一態様に係る表示装置５００３及び表示装置５００４を用いることで、使用環境における外光の強度に左右されずに、表示装置５００３及び表示装置５００４に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２４９】
図２３（Ｂ）は腕時計型の携帯情報端末であり、筐体５２０１、本発明の一態様に係る表示装置５２０２、ベルト５２０３、光センサ５２０４、スイッチ５２０５等を有する。腕時計型の携帯情報端末に本発明の一態様に係る表示装置５２０２を用いることで、使用環境における外光の強度に左右されずに、表示装置５２０２に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２５０】
図２３（Ｃ）はタブレット型のパーソナルコンピュータであり、筐体５３０１、筐体５３０２、本発明の一態様に係る表示装置５３０３、光センサ５３０４、光センサ５３０５、スイッチ５３０６等を有する。表示装置５３０３は、筐体５３０１及び筐体５３０２によって支持されている。そして、表示装置５３０３は可撓性を有する基板を用いて形成されているため形状をフレキシブルに曲げることができる機能を有する。筐体５３０１と筐体５３０２の間の角度をヒンジ５３０７及び５３０８において変更することで、筐体５３０１と筐体５３０２が重なるように、表示装置５３０３を折りたたむことができる。図示してはいないが、開閉センサを内蔵させ、上記角度の変化を表示装置５３０３において使用条件の情報として用いても良い。また、光センサ５３０４は筐体５３０１に付いており、光センサ５３０５は筐体５３０２に付いている。上記構成により、筐体５３０１に支持されている領域における表示装置５３０３への外光の入射角の情報と、筐体５３０２に支持されている領域における表示装置５３０３への外光の入射角の情報とを、共に表示装置５３０３における使用条件の情報として用いることができる。タブレット型のパーソナルコンピュータに本発明の一態様に係る表示装置５３０３を用いることで、使用環境における外光の強度に左右されずに、表示装置５３０３に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２５１】
図２３（Ｄ）はビデオカメラであり、筐体５８０１、筐体５８０２、本発明の一態様に係る表示装置５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は筐体５８０１に設けられており、表示装置５８０３は筐体５８０２に設けられている。そして、筐体５８０１と筐体５８０２とは、接続部５８０６により接続されており、筐体５８０１と筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示装置５８０３における映像を、接続部５８０６における筐体５８０１と筐体５８０２との間の角度に従って切り替える構成としても良い。ビデオカメラに本発明の一態様に係る表示装置５８０３を用いることで、使用環境における外光の強度に左右されずに、表示装置５８０３に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２５２】
図２３（Ｅ）は腕時計型の携帯情報端末であり、曲面を有する筐体５７０１、本発明の一態様に係る表示装置５７０２等を有する。本発明の一態様に係る表示装置５７０２に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に表示装置５７０２を支持させることができ、フレキシブルかつ軽くて使い勝手の良い腕時計型の携帯情報端末を提供することができる。そして、腕時計型の携帯情報端末に本発明の一態様に係る表示装置５７０２を用いることで、使用環境における外光の強度に左右されずに、表示装置５７０２に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２５３】
図２３（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、本発明の一態様に係る表示装置５９０２、マイク５９０７、スピーカ５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。携帯電話に本発明の一態様に係る表示装置５９０２を用いることで、使用環境における外光の強度に左右されずに、表示装置５９０２に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
【０２５４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２５５】
１０    表示装置
１１    コントローラ
１２    表示部
１３    イメージプロセッサ
１４    メモリ
１５    駆動回路
１６    画素部
１７    画素
１８    サブ画素
１９    サブ画素
１９ａ    サブ画素
１９ｂ    サブ画素
１９ｃ    サブ画素
１９ｄ    サブ画素
１９ｇ    サブ画素
１９ｒ    サブ画素
１９ｗ    サブ画素
２０    ゲートドライバ
２１    ソースドライバ
３０    ＳＤＣ
３２    Ｄ−ＬＡＴ
３３    ＬＳ
３４    ＰＴＬ
３５    ＡＭＰ
５０    メモリセル
５１    セルアレイ
５２    センスアンプ
５３    カラムデコーダ
５４    トランジスタ
５５    容量素子
５６    トランジスタ
６０    液晶素子
６１    発光素子
６２    トランジスタ
６３    容量素子
６４    トランジスタ
６５    トランジスタ
６６    容量素子
６６ａ    容量素子
６６ｂ    容量素子
６７    トランジスタ
１０９    入力装置
１４３    光センサ
１４４    開閉センサ
１４６    加速度センサ
１５０    インターフェース
１５２    デコーダ
１５３    センサコントローラ
１５４    信号コントローラ
１５５    クロック生成回路
１６０    画像処理部
１７０    メモリ
１７１    ＡＰ
１７３    タイミングコントローラ
１７５    レジスタ
１８１    タッチパネル
１８２    キーボード
１８３    ポインティングデバイス
１８５    ホスト
２０１    基板
２０２    基板
２０３    発光素子
２０４    液晶素子
２０５    トランジスタ
２０６    トランジスタ
２０７    画素電極
２０８    共通電極
２０９    液晶層
２１０    層
２１０ａ    層
２１０ｂ    層
２５０    基板
２５１    基板
３００    導電層
３０１    絶縁層
３０２    液晶層
３０３    絶縁層
３０４ａ    導電層
３０４ｂ    導電層
３０５    絶縁層
３０６    導電層
３０７    絶縁層
３０８    導電層
３０９    導電層
３１０    導電層
３１１    絶縁層
３１２    半導体層
３１３    半導体層
３１４    導電層
３１５    導電層
３１６    導電層
３１７    導電層
３１９    絶縁層
３２０    半導体層
３２１    導電層
３２２    導電層
３２３    絶縁層
３２４    絶縁層
３２５    導電層
３２６    樹脂層
３２７    絶縁層
３２８    導電層
３２９    ＥＬ層
３３０    導電層
３３１    樹脂層
３３３    絶縁層
３３４    封止層
５００    基板
５０１    画素部
５０２    ゲートドライバ
５０３    ゲートドライバ
５０４    ＩＣ
５０５    ＩＣ
５０６    配線
５０８    ＦＰＣ
５０９    ＦＰＣ
５１０    ＦＰＣ
５１１    配線
５１２    配線
５１３    画素
５１４ｗ    表示領域
５１５ｂ    表示領域
５１５ｇ    表示領域
５１５ｒ    表示領域
５１５ｙ    表示領域
５６０    単結晶シリコンウエハ
５６１    ＣＭＯＳ層
５６２    トランジスタ層
５６３    ゲート
５６５    電極
５００１    筐体
５００２    筐体
５００３    表示装置
５００４    表示装置
５００５    マイクロホン
５００６    スピーカ
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示装置
５２０３    ベルト
５２０４    光センサ
５２０５    スイッチ
５３０１    筐体
５３０２    筐体
５３０３    表示装置
５３０４    光センサ
５３０５    光センサ
５３０６    スイッチ
５３０７    ヒンジ
５７０１    筐体
５７０２    表示装置
５８０１    筐体
５８０２    筐体
５８０３    表示装置
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示装置
５９０３    カメラ
５９０４    スピーカ
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
2018022061.tif 000003
【図２】
2018022061.tif 000004
【図３】
2018022061.tif 000005
【図４】
2018022061.tif 000006
【図５】
2018022061.tif 000007
【図６】
2018022061.tif 000008
【図７】
2018022061.tif 000009
【図８】
2018022061.tif 000010
【図９】
2018022061.tif 000011
【図１０】
2018022061.tif 000012
【図１１】
2018022061.tif 000013
【図１２】
2018022061.tif 000014
【図１３】
2018022061.tif 000015
【図１４】
2018022061.tif 000016
【図１５】
2018022061.tif 000017
【図１６】
2018022061.tif 000018
【図１７】
2018022061.tif 000019
【図１８】
2018022061.tif 000020
【図１９】
2018022061.tif 000021
【図２０】
2018022061.tif 000022
【図２１】
2018022061.tif 000023
【図２２】
2018022061.tif 000024
【図２３】
2018022061.tif 000025