(57)【要約】      （修正有）【課題】アナログ／デジタル変換用のシステム及び方法を提供する。【解決手段】シグマデルタアナログ／デジタル変換器（ＡＤＣ）４００を動作させる方法は、シグマデルタＡＤＣのシグマデルタ変調器４１０を用いて、アナログ入力信号をデジタルデータシーケンスに変換することと、測定窓の第１の条件に従って、シグマデルタＡＤＣのデシメーションフィルタ４２０用の第１の構成を設定することと、デシメーションフィルタの低域通過フィルタ（ＬＰＦ）４２３を用いて、デジタルデータシーケンスをフィルタリングすることと、測定窓における変化に応じ、測定窓の第２の条件に従って、デシメーションフィルタ用の第２の構成を設定することと、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
シグマデルタアナログ／デジタル変換器（ＡＤＣ）を動作させる方法であって、
前記シグマデルタＡＤＣのシグマデルタ変調器を用いて、アナログ入力信号をデジタルデータシーケンスに変換することと、
測定窓の第１の条件に従って、前記シグマデルタＡＤＣのデシメーションフィルタ用の第１の構成を設定することと、
前記デシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いて、前記デジタルデータシーケンスをフィルタリングすることと、
前記測定窓における変化に応じ、前記測定窓の第２の条件に従って、前記デシメーションフィルタ用の第２の構成を設定することと、
を含む方法。
【請求項２】
前記アナログ入力信号が、第２の時間間隔中の第２の信号レベルより大きい、第１の時間間隔中の第１の信号レベルを有し、
前記方法が、前記第１の信号レベルを第１のデジタル値に変換し、且つ前記第２の信号レベルを第２のデジタル値に変換することを更に含み、
前記第１のデジタル値が、前記第２のデジタル値の第２のビット分解能より小さい第１のビット分解能を有する、請求項１に記載の方法。
【請求項３】
スケールファクタで前記デシメーションフィルタの出力をスケーリングすることを更に含み、前記第２の構成の設定が、前記スケールファクタを調整することを含み、前記シグマデルタＡＤＣの利得が、前記第１の構成と前記第２の構成との間でほぼ同じままである、請求項２に記載の方法。
【請求項４】
前記測定窓の前記第１の条件が、前記測定窓の第１の期間及び前記アナログ入力信号の信号レベルを含む、請求項１に記載の方法。
【請求項５】
前記測定窓の前記第１の条件が、測定サイクル内における前記測定窓の第１の期間及び前記測定窓の第１の位置を含む、請求項１に記載の方法。
【請求項６】
前記測定窓の前記第１の条件が、前記アナログ入力信号の信号レベルを更に含む、請求項５に記載の方法。
【請求項７】
前記デジタルデータシーケンスが、第１のサンプリング周波数で取得されたデジタルサンプルを含み、前記第１の構成の前記設定が、前記ＬＰＦの次数（Ｒ）及び前記デシメーションフィルタのデシメーションレート（Ｄ）を設定することを含み、Ｒ×Ｄデジタルサンプルによって占められる時間間隔が、前記測定窓の前記第１の期間より小さい、請求項６に記載の方法。
【請求項８】
前記フィルタリングが、前記測定窓の開始から所定の整定時間後に到着する前記デジタルデータシーケンスの部分をフィルタリングすることを含む、請求項７に記載の方法。
【請求項９】
第１の所定のビット分解能が、前記ＬＰＦの出力において達成されるように、前記第１の構成の前記設定が、Ｒ及びＤの組み合わせを選択することを含む、請求項７に記載の方法。
【請求項１０】
前記フィルタリングが、測定された相電流値を生成し、前記測定窓の前記変化が、
前記測定された相電流値に基づいて、デューティサイクル値を計算することと、
前記デューティサイクルに基づいて、最新の測定窓サイズを計算することと、
前記最新の測定窓サイズを前記測定窓の前記第１の期間と比較することと、
を含むプロセスによって決定される、請求項７に記載の方法。
【請求項１１】
前記時間間隔が、第２の期間より小さく、且つ第２の所定のビット分解能が、前記ＬＰＦの前記出力において達成されるように、前記第２の構成の前記設定が、前記第２の条件下で前記測定窓の第２の期間に従って、Ｒ及びＤを修正することを含む、請求項９に記載の方法。
【請求項１２】
Ｒ及びＤの前記修正が、測定サイクルにおける所定の時間に実行される、請求項１１に記載の方法。
【請求項１３】
スケールファクタによって前記デシメーションフィルタの出力をスケーリングし、それによって、スケーリングされた出力を生成することと、
前記シグマデルタＡＤＣの利得が、前記第１の構成及び前記第２の構成に対しほぼ同じままであるように、前記第２の構成の前記設定を用いて前記スケールファクタを調整することと、
を更に含む、請求項１１に記載の方法。
【請求項１４】
オフセット値を前記スケーリングされた出力に加算することを更に含む、請求項１３に記載の方法。
【請求項１５】
前記スケーリングされた出力の数値範囲に従って、前記オフセット値を調整することを更に含む、請求項１４に記載の方法。
【請求項１６】
シグマデルタアナログ／デジタル変換器（ＡＤＣ）であって、
アナログ入力信号をデジタルデータシーケンスに変換するように構成されたシグマデルタ変調器と、
デシメーションフィルタであって、
フィルタ次数（Ｒ）を備えた低域通過フィルタ（ＬＰＦ）であって、前記デジタルデータシーケンスをフィルタリングするように構成された低域通過フィルタ（ＬＰＦ）と、
デシメーションファクタ（Ｄ）を有するダウンサンプラであって、前記ＬＰＦの出力をダウンサンプリングするように構成されたダウンサンプラと、を含み、前記フィルタ次数（Ｒ）及び前記デシメーションファクタ（Ｄ）の少なくとも１つが、調整可能であり、前記フィルタ次数（Ｒ）及び前記デシメーションレート（Ｄ）の少なくとも１つが、測定窓における変化に応じて調整されるように構成されるデシメーションフィルタと、
を含むシグマデルタアナログ／デジタル変換器（ＡＤＣ）。
【請求項１７】
前記シグマデルタ変調器が、前記測定窓の外側で省電力モードであるように構成される、請求項１６に記載のシグマデルタＡＤＣ。
【請求項１８】
前記シグマデルタＡＤＣに結合されたコントローラを更に含み、前記コントローラは、前記デジタルデータシーケンスのＲ×Ｄサンプルによって占められる時間間隔が、前記シグマデルタＡＤＣの出力用の所定のビット精度を達成しながら、前記測定窓の期間より小さくなるように、前記測定窓における前記変化に応じてＲ及びＤの少なくとも１つを調整するように構成される、請求項１６に記載のシグマデルタＡＤＣ。
【請求項１９】
調整可能なスケーリングファクタを備えたスケーリングユニットであって、前記スケーリングユニットが、前記スケーリングファクタによって前記デシメーションフィルタの出力をスケーリングするように構成され、前記スケーリングファクタが、前記測定窓における前記変化の前後における前記シグマデルタＡＤＣの総利得がほぼ同じままであるように、Ｒ及びＤの少なくとも１つで調整されるように構成されるスケーリングユニットを更に含む、請求項１８に記載のシグマデルタＡＤＣ。
【請求項２０】
ＡＣモータを動作させる方法であって、
ＡＣモータの第１の相から第１のアナログ信号を、且つ前記ＡＣモータの第２の相から第２のアナログ信号を受信することと、
第１のシグマデルタアナログ／デジタル変換器（ＡＤＣ）及び第２のシグマデルタＡＤＣを用いて、受信した前記第１のアナログ信号を第１のデジタル値に変換し、受信した前記第２のアナログ信号を第２のデジタル値にそれぞれ変換することと、
測定窓に従って、前記第１のシグマデルタＡＤＣ及び前記第２のシグマデルタＡＤＣのそれぞれにおけるシグマデルタデシメーションフィルタの構成を設定することと、
前記測定窓における変化に応じて、前記シグマデルタデシメーションフィルタの前記構成を適応的に調整することと、
を含む方法。
【請求項２１】
前記変換が、受信した前記第１のアナログ信号及び受信した前記第２のアナログ信号を並列に変換することを含む、請求項２０に記載の方法。
【請求項２２】
前記変換が、
前記第１のシグマデルタＡＤＣ及び前記第２のシグマデルタＡＤＣの対応する１つにおけるシグマデルタ変調器を用いて、受信した前記第１のアナログ信号及び受信した前記第２のアナログ信号のそれぞれをデジタル出力に変換することと、
対応するシグマデルタデシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いて、前記デジタル出力をフィルタリングすることと、
を更に含む、請求項２０に記載の方法。
【請求項２３】
前記適応的な調整が、前記第１のシグマデルタＡＤＣ及び前記第２のシグマデルタＡＤＣの前記ＬＰＦの次数（Ｒ）、及びオーバーサンプリングレート（ＯＳＲ）の少なくとも１つを修正することを含む、請求項２２に記載の方法。
【請求項２４】
前記第１のシグマデルタＡＤＣ及び前記第２のシグマデルタＡＤＣのそれぞれにおける前記シグマデルタ変調器が、サンプリングレート（ｆｓ）を有し、Ｒ×ＯＳＲ／ｆｓによって決定された時間間隔が、前記測定窓の期間内に収まる、請求項２３に記載の方法。
【請求項２５】
前記測定窓における前記変化が、前記測定窓の前記期間における変化を含み、前記適応的な調整が、前記第１のデジタル値及び前記第２のデジタル値用に所定のビット精度が達成されるように、且つ前記測定窓における前記変化後に前記時間間隔が前記測定窓の期間内に収まるように、Ｒ及びＯＳＲの組み合わせを調整することを含む、請求項２４に記載の方法。
【請求項２６】
前記測定窓の前記変化が、測定サイクル内の前記測定窓の位置の変化を含み、前記適応的な調整が、前記測定窓の前記期間内における前記時間間隔の位置を調整することを更に含む、請求項２４に記載の方法。
【請求項２７】
前記測定窓が、前記ＡＣモータの第１のハーフブリッジにおける第１の分路抵抗器、及び前記ＡＣモータの第２のハーフブリッジにおける第２の分路抵抗器を通って電流が流れる期間に対応する、請求項２０に記載の方法。
【請求項２８】
前記測定窓の位置及び期間の少なくとも１つが、前記ＡＣモータの相異なるトルク条件下で変化する、請求項２０に記載の方法。
【請求項２９】
前記測定窓の前記期間が、前記ＡＣモータの前記トルクが低下する場合に増加し、前記測定窓の前記期間が、前記ＡＣモータの前記トルクが増加する場合に低下する、請求項２８に記載の方法。
【請求項３０】
前記適応的な調整が、
前記第１のシグマデルタＡＤＣの総利得及び前記第２のシグマデルタＡＤＣの総利得が、前記測定窓における前記変化の前後でほぼ同じままであるように、前記シグマデルタデシメーションフィルタの前記構成に従って、前記第１のシグマデルタＡＤＣのスケールファクタ及び前記第２のシグマデルタＡＤＣのスケールファクタを調整することを更に含む、請求項２０に記載の方法。
【請求項３１】
前記第１のデジタル値及び前記第２のデジタル値に基づいて、前記ＡＣモータの第１のハーフブリッジ及び前記ＡＣモータの第２のハーフブリッジにおける電流を制御することを更に含む、請求項３０に記載の方法。
【請求項３２】
前記ＡＣモータの第３の相から第３のアナログ信号を受信することと、
第３のシグマデルタＡＤＣを用いて、受信した前記第３のアナログ信号を第３のデジタル値に変換することと、
前記測定窓に従って、前記第３のシグマデルタＡＤＣのシグマデルタデシメーションフィルタの構成を設定することと、
前記測定窓における変化に応じて、前記第３のシグマデルタＡＤＣの前記シグマデルタデシメーションフィルタの前記構成を適応的に調整することと、
を更に含む、請求項２０に記載の方法。
【請求項３３】
ＡＣモータの第１の相に結合された第１のシグマデルタ変調器から、第１のデジタルサンプルシーケンスを入力として受信するように構成された第１のシグマデルタ復調器及び
前記ＡＣモータの第２の相に結合された第２のシグマデルタ変調器から、第２のデジタルサンプルシーケンスを入力として受信するように構成された第２のシグマデルタ復調器であって、
前記第１のシグマデルタ復調器及び前記第２のシグマデルタ復調器のそれぞれが、同じ入力データレートを有し、且つ低域通過フィルタ（ＬＰＦ）及びダウンサンプラを含み、前記ＬＰＦの次数（Ｒ）及び前記ダウンサンプラのデシメーションレート（Ｄ）が、再設定可能である第１のシグマデルタ復調器及び第２のシグマデルタ復調器と、
前記ＡＣモータの相異なる動作条件に従って、前記ＬＰＦの前記次数及び前記ダウンサンプラの前記デシメーションレートを調整するように構成された制御モジュールと、
を含む回路。
【請求項３４】
前記ＡＣモータの測定窓の期間が、前記ＡＣモータの前記相異なる動作条件に従って変化し、前記制御モジュールが、前記ＡＣモータの前記相異なる動作条件下でＲ×Ｄデジタルサンプルに対応する時間間隔が前記測定窓の期間より小さくなるように、Ｒ及びＤを調整するように構成される、請求項３３に記載の回路。
【請求項３５】
前記第１のシグマデルタ復調器及び前記第２のシグマデルタ復調器のそれぞれのためのスケーリングユニットを更に含み、前記スケーリングユニットのスケーリングファクタが、再設定可能である、請求項３４に記載の回路。
【請求項３６】
前記第１のシグマデルタ復調器及び前記第２のシグマデルタ復調器のそれぞれにおける総利得が、前記ＡＣモータの前記相異なる動作条件下でほぼ同じままであるように、前記制御モジュールが、前記スケーリングファクタを修正するように構成される、請求項３５に記載の回路。
【請求項３７】
前記測定窓の前記期間が、前記ＡＣモータのトルクが増加する場合に低下し、前記測定窓の前記期間が、前記ＡＣモータのトルクが低下する場合に増加する、請求項３６に記載の回路。
【請求項３８】
前記第１のシグマデルタ変調器及び前記第２のシグマデルタ変調器を更に含む、請求項３３に記載の回路。
【請求項３９】
前記ＡＣモータを更に含む、請求項３８に記載の回路。
【請求項４０】
前記第１のシグマデルタ変調器及び前記第１のシグマデルタ復調器が、半導体デバイスに集積される、請求項３８に記載の回路。
【請求項４１】
前記第２のシグマデルタ変調器及び前記第２のシグマデルタ復調器が、前記半導体デバイスに集積される、請求項４０に記載の回路。
【請求項４２】
前記ＡＣモータの第３の相に結合された第３のシグマデルタ変調器から第３のデジタルサンプルシーケンスを入力として受信するように構成された第３のシグマデルタ復調器であって、前記第３のシグマデルタ復調器が、前記第１のシグマデルタ復調器と同じ入力データを有し、且つ第３の低域通過フィルタ（ＬＰＦ）及び第３のダウンサンプラを含み、前記第３のＬＰＦの次数及び前記第３のダウンサンプラのデシメーションレートが、再設定可能であり、前記制御モジュールが、前記ＡＣモータの相異なる動作条件に従って、前記第３のＬＰＦの前記次数及び前記第３のダウンサンプラの前記デシメーションレートを調整するように構成される第３のシグマデルタ復調器を更に含む、請求項３３に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に電気回路に関し、特にアナログ／デジタル変換のシステム及び方法に関する。
【背景技術】
【０００２】
三相モータなどのＡＣモータは、自動車、工業、及びＨＶＡＣ（暖房、換気及び空調）などの用途で人気を獲得している。従来的なモータで用いられる機械的整流子を電子装置と交換することによって、信頼性の改善、耐久性の改善、及びスモールフォームファクタが達成される。三相モータの追加の利点は、例として、より優れた速度対トルク特性、より速い動的応答、及びより高速な速度範囲を含む。一般に、ＡＣモータ（例えば三相モータ）は、モータの相異なる相に結合された電源スイッチ用の駆動信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号を生成するコントローラを有する。これらのＰＷＭ信号は、モータのコイルに供給される平均電圧及び平均電流を決定し、そのようにしてモータの速度及びトルクを制御し得る。
【０００３】
ＡＣモータの閉ループ制御用に、モータの状態は、例えばフィードバック経路を介して、モータシステムのコントローラに提供されてもよい。例えば、三相モータの相電流が測定され、測定値は、コントローラに送信され、コントローラは、相電流の測定値に基づいてＰＷＭ制御信号を生成する。アナログ／デジタル変換器（ＡＤＣ）は、アナログ信号（例えば三相モータの各相における相電流）をモータ制御アプリケーションにおけるデジタルデータに変換するために用いられることが多い。
【発明の概要】
【課題を解決するための手段】
【０００４】
実施形態によれば、シグマデルタアナログ／デジタル変換器（ＡＤＣ）を動作させる方法は、シグマデルタＡＤＣのシグマデルタ変調器を用いて、アナログ入力信号をデジタルデータシーケンスに変換することと、測定窓の第１の条件に従って、シグマデルタＡＤＣのデシメーションフィルタ用の第１の構成を設定することと、デシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いて、デジタルデータシーケンスをフィルタリングすることと、測定窓における変化に応じ、測定窓の第２の条件に従って、デシメーションフィルタ用の第２の構成を設定することと、を含む。
【０００５】
本発明の１つ又は複数の実施形態の詳細は、添付の図面及び以下の説明で明らかにされる。本発明の他の特徴、目的及び利点は、説明及び図面並びに特許請求の範囲から明らかになろう。図において、同一の参照符号は、一般に、様々な図の全体を通して同じ構成部分を示し、それらは、簡潔さのために一般に再説明はされない。ここで、本発明のより完全な理解のために、添付の図面に関連して書かれた以下の説明が参照される。
【図面の簡単な説明】
【０００６】
【図１】三相モータシステムの概略図を示す。
【図２】三相モータシステム用の時間図を示す。
【図３Ａ】三相モータシステム用の２つの相異なる動作条件下の２つの相異なる測定窓を示す。
【図３Ｂ】三相モータシステム用の２つの相異なる動作条件下の２つの相異なる測定窓を示す。
【図４】再構成可能なシグマデルタＡＤＣのブロック図を示す。
【図５】シグマデルタＡＤＣの相異なる低域通過フィルタ用の重み分布を示す。
【図６】デシメーションフィルタを示す。
【図７】相異なるタイプのデシメーションフィルタ用の数値出力範囲対デシメーションファクタを示す。
【図８】再構成可能なデシメーションフィルタを示す。
【図９】測定サイクル内における測定窓の位置の調整を示す。
【図１０】三相モータ回路を示す。
【図１１】シグマデルタＡＤＣを動作させる方法用の流れ図を示す。
【図１２】シグマデルタＡＤＣを動作させる方法用の流れ図を示す。
【発明を実施するための形態】
【０００７】
現在の好ましい実施形態の製造及び使用は、以下で詳細に説明される。しかしながら、本発明が、種々様々な特定の文脈において具体化され得る多くの適用可能な発明概念を提供することを理解されたい。説明される特定の実施形態は、本発明を製造し使用する特定の方法の単に実例であり、本発明の範囲を限定するものではない。
【０００８】
本発明は、特定の文脈、即ち測定窓における変化に応じて、三相モータの相電流をデジタル値に適応的に変換する特定の文脈における例示的な実施形態に関して説明される。本発明の実施形態はまた、変化する動作条件下の他のタイプのアナログ／デジタル変換用途に適用されてもよい。
【０００９】
モータ制御用途において、シグマデルタＡＤＣは、三相モータの三相電流を測定するために用いられることが多い。様々な実施形態において、シグマデルタＡＤＣのデシメーションフィルタのフィルタ次数（Ｒ）及び／又はデシメーションレート（Ｄ）は、測定窓における変化に応じて適応的に調整される。幾つかの実施形態において、Ｒ及びＤは、デシメーションフィルタに供給されたＲ×Ｄサンプルによって占められる時間間隔が、測定窓の期間より小さく、且つ所定のビット精度が、デシメーションフィルタの出力におけるデジタル値用に達成されるように選択される。シグマデルタＡＤＣのスケーリングユニットの利得係数もまた、シグマデルタＡＤＣの総利得が、測定窓における変化の前後にほぼ同じままであるように、Ｒ及びＤの調整を用いて適応的に調整される。
【００１０】
図１を参照すると、モータシステム１００は、３つのハーフブリッジを介して電源Ｖｓｕｐ（コンデンサＣｓを横断する電圧Ｖｓｕｐとして示されている）に接続されたＡＣモータ１０１（例えば三相モータ１０１）を含む。３つのハーフブリッジのそれぞれは、ローサイドスイッチ（例えばＴｌａ、Ｔｌｂ又はＴｌｃ）と直列に結合されたハイサイドスイッチ（例えばＴｈａ、Ｔｈｂ又はＴｈｃ）を含み、ハイサイドスイッチは、電源Ｖｓｕｐの高電位端子に結合され、ローサイドスイッチは、電源の低電位端子に結合される。例えば、第１のハーフブリッジは、ローサイドスイッチＴｌａと直列に結合されたハイサイドスイッチＴｈａを含む。第１のハーフブリッジにおいて、ハイサイドスイッチＴｈａのゲートは、ゲートドライバＧＤｈａの出力部に結合され、ハイサイドスイッチＴｈａのドレイン端子は、電源Ｖｓｕｐに結合され、ハイサイドスイッチＴｈａのソース端末は、ローサイドスイッチＴｌａのドレイン端子に結合される。ローサイドスイッチＴｌａのゲートは、ゲートドライバＧＤｌａの出力部に結合され、ローサイドスイッチＴｌａのソースは、分路抵抗器Ｒａを介して、低電位端子（例えば電気接地）に結合される。ハイサイドスイッチＴｈａのソース端末は、ノードＰａにおいてローサイドスイッチＴｌａのドレイン端子に接続し、ノードＰａはまた、位相ノードＰａと呼ばれる。第２のハーフブリッジ及び第３のハーフブリッジのトポロジは、第１のハーフブリッジのトポロジと似ており、従ってここでは繰り返されない。図１に示されているように、三相モータ１０１の三相は、３つの導電経路（例えば電線）１１０、１２０及び１３０を介して、位相ノードＰａ、Ｐｂ及びＰｃにそれぞれ結合される。別の実施形態において、分路抵抗器は、ハイサイドスイッチのソース経路又はドレイン経路に位置する。
【００１１】
ＡＣモータ１０１は、任意の種類の多相モータ（例えば三相より多い）であってもよく、三相モータは、単に例である。ＡＣモータ１０１は、同期モータ、誘導モータ、スイッチトリラクタンスモータ等であってもよい。開示された実施形態は、他のタイプのＡＣモータもまた使用可能であり、且つ本開示の範囲内であることを理解して、三相モータを例として用いる。
【００１２】
図１に示されているように、分路抵抗器Ｒａを横断する分路電圧Ｖａ、分路抵抗器Ｒｂを横断する分路電圧Ｖｂ、及び分路抵抗器Ｒｃを横断する電圧Ｖｃは、ＡＤＣモジュール１４０に送られ、デジタル値に変換される。ＡＤＣモジュール１４０は、１つ又は複数の適切なアナログ／デジタル変換器を含んでもよい。例えば、ＡＤＣモジュール１４０は、３つのシグマデルタＡＤＣを有してもよく、３つのシグマデルタＡＤＣのそれぞれは、入力アナログ信号（例えば、分路電圧Ｖａ、Ｖｂ及びＶｃ）の１つをデジタル値に変換する。ＡＤＣモジュール１４０の出力は、入力アナログ信号（例えばＶａ、Ｖｂ及びＶｃ）の測定値を表し、それらの測定値は、データ経路１４３を介して、ＰＷＭモジュール１５０に送信される。データ経路１４３は、幾つかの実施形態において、マルチビットデータ経路である。ＰＷＭモジュール１５０は、ハイサイドスイッチ（例えばＴｈａ、Ｔｈｂ及びＴｈｃ）及びローサイドスイッチ（例えばＴｌａ、Ｔｌｂ及びＴｌｃ）の動作を制御する、ＰＷＭ制御信号（例えばＰＷＭｈａ、ＰＷＭｌａ、ＰＷＭｈｂ、ＰＷＭｌｂ、ＰＷＭｈｃ及びＰＷＭｌｃ）とも呼ばれるＰＷＭパルスを生成することによって、三相モータ１０１の動作を制御し、今度はハイサイドスイッチ（例えばＴｈａ、Ｔｈｂ及びＴｈｃ）及びローサイドスイッチ（例えばＴｌａ、Ｔｌｂ及びＴｌｃ）は、三相モータ１０１に供給される電圧及び／又は電流を制御する。ＰＷＭモジュール１５０によって生成されたＰＷＭパルスは、ゲートドライバ（例えばＧＤｈａ、ＧＤｌａ、ＧＤｈｂ、ＧＤｌｂ、ＧＤｈｃ、ＧＤｌｃ）によってバッファされてもよく、ゲートドライバの出力は、ハイサイドスイッチ及びローサイドスイッチを駆動するために用いられる。ＰＷＭモジュール１５０は、例として、モータ制御用のマイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）であってよく、又はそれらを含んでもよい。ＰＷＭモジュール１５０は、幾つかの実施形態において、例えば、ＡＤＣモジュール１４０によって供給された分路電圧Ｖａ、Ｖｂ、及びＶｃの測定値を監視することによって、三相モータ１０１の状態を監視し、且つ三相モータ１０１の動作を制御するＰＷＭパルスを生成する。ＰＭＷモジュール１５０は、例えば、制御経路１４５を介して、三相モータ１０１の相異なる動作条件に応じてＡＤＣモジュール１４０の構成を適応的に修正することによって、ＡＤＣモジュール１４０の動作を制御してもよく、この制御経路１４５は、マルチビットデータ経路であってもよい。ＡＤＣモジュール１４０の構成を適応的に修正することに関する詳細は、以下で説明される。
【００１３】
図１の例において、ハイサイドスイッチＴｈａ、Ｔｈｂ及びＴｈｃ及びローサイドスイッチＴｌａ、Ｔｌｂ及びＴｌｃは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として示されている。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの他の適切な電源スイッチもまた、用いられてもよい。３つのハーフブリッジを有する三相モータシステム１００は、単に例であり、多相モータシステム用の他のトポロジもまた、用いられてもよい。本明細書で開示された信号取得システム（例えばアナログ／デジタル変換システム）における変化する動作条件に応じて、ＡＤＣの構成を適応的に修正する原理は、モータ制御用途のほかに他の用途に適用されてもよい。加えて、３つのアナログ入力信号（例えば３つの分路電圧）がデジタル値に並列に変換される本開示の実施形態において、当業者は、本明細書で開示された適応的な信号取得システム及び方法が、例えば、３つのアナログ入力信号より少数の又は多数の任意の数のアナログ入力信号用に利用され得ることを理解されよう。別の実施形態において、信号取得システムは、測定される単一の負荷又は単一の入力値を有し、測定のタイミングは、信号取得システムの動作条件に依存する。加えて、三相モータシステム（例えばモータシステム１００）用に、ハーフブリッジの２つからの相電流だけを測定することが可能である。何故なら、第３の相電流は、例えば、キルヒホッフの法則を用い計算され得るからである。
【００１４】
様々な実施形態において、三相モータ１０１の相電流（例えば電気経路１１０、１２０及び１３０をそれぞれ流れるＩａ、Ｉｂ及びＩｃ）は、同時に測定される。モータ又は負荷の構造に依存して、相電流は、ハイサイドスイッチ及びローサイドスイッチのスイッチング動作故に、約５％〜約１０％の間で、又は一ＰＷＭ周期（例えば図２におけるＴ１〜Ｔ７の周期）にわたって、それらの公称値より更に多く変化する可能性がある。モータ１０１のトルク制御の精度は、全ての相電流の測定時刻が、互いに近いか又は理想的には同時である場合に、改善される可能性がある。従って、幾つかの実施形態において、３つの全ての相の相電流（例えばＩａ、Ｉｂ及びＩｃ）は、並列に且つ／又は同時に測定される。例えば、３つのＡＤＣは、Ｉａ、Ｉｂ及びＩｃ又は分路電圧Ｖａ、Ｖｂ及びＶｃをデジタル値に並列に変換するために用いられてもよい。３つのＡＤＣが、時には同時とも呼ばれる並列において、アナログ電圧をデジタル値に変換するように、同じ制御信号（例えば同じクロック信号、同じカウンタ及び／又は同じイネーブル信号）が、３つのＡＤＣ（例えば３つのシグマデルタＡＤＣ）を制御するために用いられてもよい。幾つかの実施形態において、３つのＡＤＣのサンプリング時間は、同期されるか又はほぼ同じである。
【００１５】
再び図１を参照すると、各相電流は、対応するローサイドスイッチがアクティブ（例えばオンにされる）で、相電流が分路抵抗器を通って流れる場合に、対応する分路電圧をデジタル値に変換することによって測定される。例えば、相電流Ｉａを測定するために、ローサイドスイッチＴｌａがアクティブである（例えばトランジスタＴｌａがオンである）場合に、分路抵抗器Ｒａを横断する分路電圧Ｖａが測定される。上記のように、幾つかの実施形態において、３つの全ての三相電流Ｉａ、Ｉｂ及びＩｃは、同時に測定又はサンプリングされ、従って、３つの全ての電圧Ｖａ、Ｖｂ及びＶｃは、測定に適した時間間隔（測定窓とも呼ばれる）においてデジタル値に変換される。図２における時間Ｔ３と時間Ｔ４との間の時間間隔は、全てのローサイドスイッチがアクティブな場合の測定窓を示す。測定窓のより多くの詳細は、図２、３Ａ及び３Ｂに関連して以下で説明される。
【００１６】
図１の例において、分路抵抗器Ｒａ、Ｒｂ及びＲｃは、ローサイド電流経路（例えばローサイドスイッチと、電気接地などの基準電圧値との間）に位置し、従って、相電流は、ローサイドスイッチがアクティブである場合に、分路抵抗器を通って流れる。当業者は、分路抵抗器が、ハイサイド電流経路（例えばハイサイドスイッチと電源Ｖｓｕｐとの間）に位置してもよく、その場合、ハイサイドスイッチがアクティブである場合に（例えばオンにされる）、相電流が測定され得ることを理解されよう。本開示は、本明細書で開示された原理が、ハイサイド電流経路に分路抵抗器を有するシステムに適合され得るという理解して、分路抵抗器がローサイド電流経路にある例を用いる。
【００１７】
図２は、図１に示されている三相モータシステム１００用のセンターアラインＰＷＭモードにおけるハイサイドスイッチ及びローサイドスイッチの活性化及び不活性化のタイミング図を示す。センターアラインＰＷＭモードにおいて、電源スイッチ（例えばハイサイドスイッチ及びローサイドスイッチ）の相異なるデューティサイクルに対応するＰＷＭ制御信号の２つのエッジは、整列せず、ＰＷＭ信号のエッジは、互いに対称である。デューティサイクルは、スイッチのオン時間と、スイッチのオン時間及びオフ時間の合計（スイッチング周期）との間の比率を指してもよい。図２において、ハイサイドスイッチ用のＰＷＭ制御信号ＰＷＭｈａ、ＰＷＭｈｂ及びＰＷＭｈｃは、時間Ｔ１から時間Ｔ９まで示され、Ｔ１〜Ｔ７の時間間隔は、ＰＷＭ周期を表し、Ｔ７〜Ｔ９の時間間隔は、次のＰＷＭ周期の最初の部分を表す。時間Ｔ１、Ｔ２、．．．及びＴ７のそれぞれは、電源スイッチ用のスイッチング時間（例えば、オンからオフへの切り替え又はオフからオンへの切り替え）を表す。図２に示されている「高」電圧レベルは、ハイサイドスイッチを活性化する（例えば、ハイサイドトランジスタをオンにする）適切な電圧レベルを表し、「低」電圧レベルは、ハイサイドスイッチを不活性化する（例えば、ハイサイドトランジスタをオフにする）適切な電圧レベルを表す。幾つかの実施形態において、ローサイドスイッチ用のＰＷＭ制御信号ＰＷＭｌａ、ＰＷＭｌｂ及びＰＷＭｌｃは、対応するハイサイドスイッチ用のＰＷＭ制御信号と相補的であり、従って図２には示されていない。別の実施形態において、エッジアラインモードは、センターアラインモードの代わりに用いられる。エッジアラインモードにおいて、ハイサイドスイッチは、同じスイッチング状態（例えばオン又はオフ）を有し、ローサイドスイッチは、同じスイッチング状態（例えばハイサイドスイッチのスイッチング状態と反対の）を有する。エッジアラインモードにおけるスイッチング周期の終わりに、ハイサイドスイッチ及びローサイドスイッチのスイッチング状態は、スイッチング周期の最初におけるそれらのスイッチング状態に対して変更される。新しいスイッチング周期を開始するために、ハイサイドスイッチ及びローサイドスイッチは、スイッチング周期の最初におけるそれぞれの元のスイッチング状態へと逆に変化する。センターアラインモードと比較して、エッジアラインモードスイッチにおける電源スイッチのそれぞれは、各スイッチング周期にわたって同様の電流リップルを達成するために、センターアラインモードより２倍頻繁にオン及びオフを切り替える。エッジアラインモードにおいて、相電流を測定するために利用できる時間間隔は、幾つかの実施形態において、センターアラインモードにおける時間間隔の半分だけである。幾つかの実施形態において、ＰＷＭパターンは、異なる方法で生成されてもよい。例えば、一相用のＰＷＭ信号は、（他に対して非対称的に）移相角だけシフトされてもよく、測定窓は、異なるタイミングで画定されてもよい。
【００１８】
図２に示されているように、時間Ｔ１とＴ２との間及び時間Ｔ５とＴ６との間で、２つのハイサイドスイッチ（例えばＴｈｂ及びＴｈｃ）及び１つのローサイドスイッチ（例えばＴｌａ）が、アクティブである。時間Ｔ２とＴ３との間と同様に時間Ｔ４とＴ５との間で、２つのローサイドスイッチ（例えばＴｌａ及びＴｌｂ）及び１つのハイサイドスイッチ（例えばＴｈｃ）が、アクティブである。時間Ｔ３とＴ４との間の時間間隔中に、３つの全てのローサイドスイッチ（例えばＴｌａ、Ｔｌｂ及びＴｌｃ）は、アクティブである。図１に示されている三相モータシステム１００に関して、相電流Ｉａ、Ｉｂ及びＩｃは、時間Ｔ３とＴ４との間の時間間隔中に分路抵抗器Ｒａ、Ｒｂ及びＲｃをそれぞれ通って流れる。従って、時間Ｔ３とＴ４との間の時間間隔は、測定窓を形成し、その間に、相電流Ｉａ、Ｉｂ及びＩｃは、分路電圧Ｖａ、Ｖｂ及びＶｃを測定することによって並列に測定することができる。分路電圧が、式Ｖｘ＝Ｉｘ×Ｒｘ（この式でｘ＝ａ、ｂ又はｃ）によって、相電流と直接関連付けられることに留意されたい。当業者は、ハイサイド経路に分路抵抗器を有する三相モータシステムに関して、時間Ｔ６とＴ７との間の時間間隔が、測定窓を形成し、その間に相電流Ｉａ、Ｉｂ及びＩｃが、並列に測定され得ることを理解されよう。ハイサイドスイッチ及び対応するローサイドスイッチが、それらのスイッチング状態を変化させる場合に、それらのスイッチを通るシュートスルー電流を回避するために、幾つかの実施形態において、１つのスイッチの不活性化ともう一方のスイッチの活性化との間の最小不感時間（例えばハイサイドスイッチ及び対応するローサイドスイッチが両方とも不活性化される時間間隔）が導入される。幾つかの実施形態において、スイッチは、オフに切り替わるより速くオンに切り替わってもよい。電源スイッチの活性化と不活性化との間に不感時間が存在するが、かかる不感時間は、各スイッチングサイクルの期間（例えばＴ１、Ｔ２、．．．Ｔ７などの２つの隣接するスイッチング時間の間の時間間隔）と比較すると、通常無視することができる。従って、不感時間は、図２、３Ａ及び３Ｂに示されていない。
【００１９】
図２に示されている時間図は、単に例である。三相モータの相用のスイッチングシーケンスは、回転子位置に依存し、相は、回転子の１回転にわたってそれらの役割を変化させる。従って、他のタイミング図が可能であるが、しかし本明細書で開示された原理は、任意の時間図に適用可能である。後続の説明において、Ｔ１〜Ｔ７のＰＷＭ周期はまた、測定サイクルと呼ばれてもよい。
【００２０】
図３Ａ及び３Ｂは、図１に示されているモータシステム１００の相異なる動作条件下の２つの相異なる測定窓を示す。幾つかの実施形態において、図３Ａに示されているように、低トルクが三相モータ１０１に要求される場合に、スイッチング時間Ｔ１、Ｔ２及びＴ３と同様に、スイッチング時間Ｔ４、Ｔ５及びＴ６は、互いに近く、ＰＷＭ周期Ｗの大きな測定窓ＭＷ１に帰着する。図３Ａにおいて、測定窓ＭＷ１の期間（時には、測定窓サイズと呼ばれる）は、時間Ｔ３とＴ４（Ｔ３及びＴ４はラベル付けされていない。ラベル用には図２を参照）との間の期間より短く選択されることに留意されたい。これは、時間Ｔ３と測定窓ＭＷ１の開始との間の測定遅延Ｓ１を考慮する。測定遅延Ｓ１は、電源スイッチのスイッチング後に相電流用の整定時間として（例えば、電流測定へのスイッチングノイズの影響を低減するために）、且つ／又はアナログ部におけるバイアス電流の整定若しくはデジタルフィルタにおける群遅延の補償を可能にするＡＤＣ測定ユニットの整定時間として用いられてもよい。その結果、測定窓ＭＷ１内において、測定されるアナログ信号（例えば分路電圧）は落ち着き、正確に測定することができる。測定遅延Ｓ１は、図３Ａの例において非ゼロである。他の実施形態において、測定遅延Ｓ１用にゼロ値が用いられる。図３Ａはまた、測定窓ＭＷ１の終わりと時間Ｔ４との間のマージンｍ１を示す。マージンｍ１は、図３Ａの例において非ゼロ値を有する。他の実施形態において、マージンｍ１は、ゼロである。ＰＷＭ周期Ｗの開始と測定窓ＭＷ１の開始との間の遅延は、開始遅延と呼ばれ、ＳＤ１によって示されている。幾つかの実施形態において、相電流は、Ｔ３とＴ４との間の時間のはっきり定義された時点、例えば、相電流が、その平均値に近い時点で測定される。測定窓の開始は、Ｔ３とＴ４との間の時間の所定の時点で変換結果を取得するために、開始遅延ＳＤ１によって制御されてもよい。
【００２１】
図３Ｂは、高トルクが三相モータ１０１に要求される場合の測定窓を示す。図３Ｂに示されているように、高トルク動作条件用に、スイッチング時間Ｔ１、Ｔ２及びＴ３と同様にスイッチング時間Ｔ４、Ｔ５及びＴ６は、低トルク動作条件より離れて置かれ、ＰＷＭ周期Ｗ内の小さな測定窓ＭＷ２に帰着する。様々な実施形態において、高トルク条件下の測定窓ＭＷ２の期間は、低トルク条件下の測定窓ＭＷ１の期間より小さい。図３Ａと同様に、測定窓ＭＷ２は、測定遅延Ｓ２及びマージンｍ２を有し、測定窓ＭＷ２の開始遅延は、ＳＤ２として示されている。開始遅延ＳＤ２は、図３Ａにおける開始遅延ＳＤ１と同じであってもなくてもよい。例えば、開始遅延ＳＤ２が、デシメーションフィルタの群遅延を補償するために用いられる場合に、それは、デシメーションフィルタ特性が変化する（例えばデシメーションファクタ又はフィルタ次数の変化）とき又は測定窓が変化するときに、遅延ＳＤ１と異なってもよい。
【００２２】
図４は、実施形態のシグマデルタＡＤＣ４００のブロック図を示す。幾つかの実施形態において、アナログ入力信号（例えば分路電圧）は、例えばシグマデルタＡＤＣ４００を用いて、アナログ入力をデジタル値に変換することによって測定される。図４に示されているように、実施形態のシグマデルタＡＤＣ４００は、シグマデルタ変調器４１０、デシメーションフィルタ４２０、利得調整モジュール４３０、及び構成モジュール４４０を含む。シグマデルタ変調器４００は、サンプリング周波数ｆｓで、入力端子４１３においてアナログ入力信号をサンプリングし、且つ出力４１５でアナログ入力信号をデジタルストリーム（例えばデジタルデータシーケンス）に変える。幾つかの実施形態において、変調器４１０は、測定窓の外側で、省電力モードに設定される。例えば、変調器４１０は、測定窓の外側で、省電力の理由でディスエーブルにされてもよく（例えば、変調器を停止する且つ／又は変調器を駆動するクロック信号を開閉する）、開始遅延（例えば図３Ａ及び３ＢにおけるＳＤ１及びＳＤ２）後に測定窓の内部でイネーブルにされてもよい。この場合に、開始遅延はまた、変調器４１０の整定時間を補償してもよい。幾つかの実施形態において、シグマデルタ変調器４１０の出力４１５におけるデジタルストリームは、１ビットデータストリーム（例えば１ビット分解能を備えたデジタルデータシーケンス）を含むが、マルチビットシグマデルタ変調器出力が、他の実施形態において用いられてもよい。シグマデルタ変調器からのデータストリームは、サンプリングレートｆｓを有し、サンプリングレートｆｓは、アナログ入力信号のナイキストサンプリング周波数より通常はるかに高い（例えば２又は３桁大きい）。例えば、約２０のＫＨｚの位相周波数を備えた三相モータシステムに関し、シグマデルタ変調器サンプリング周波数ｆｓは、約２０ＭＨｚであってもよい。幾つかの実施形態において、大きなサンプリング周波数は、簡単なＬＰＦ４２３の使用を可能にし、且つデシメーションフィルタ４２０の出力において、より多くのビット分解能を提供することが可能である。シグマデルタ変調器は、当該技術分野において周知であり、詳細は、ここでは繰り返されない。
【００２３】
再び図４を参照すると、デシメーションフィルタ４２０は、２つの機能モジュール、即ち低域通過フィルタ（ＬＰＦ）４２３及びダウンサンプラ４２５（デシメータ４２５とも呼ばれる）を含む。実際の実装形態において、ＬＰＦ４２３及びダウンサンプラ４２５は、同じ回路モジュール又はハードウェアモジュールに実現されてもよいが、ＬＰＦ４２３及びダウンサンプラ４２５は、相異なる回路モジュール又はハードウェアモジュールに実現されてもよい。幾つかの実施形態において、ＬＰＦ４２３は、π／Ｄのデジタルカットオフ周波数を有し、この式で、πは、サンプリング周波数ｆｓの半分に相当する正規化されたデジタル周波数（ラジアン／秒における）であり、Ｄは、デシメータ４２５のデシメーションファクタである。ＬＰＦ４２３は、無限インパルス応答（ＩＩＲ）フィルタ、有限インパルス応答（ＦＩＲ）フィルタ、同期フィルタ、櫛形フィルタなどの相異なるタイプのフィルタを用いて構築されてもよい。ＬＰＦ４２３は、その入力信号（例えば１ビットデジタルストリーム）におけるデジタル周波数π／Ｄを超える周波数成分を低減又は除去し、且つＬＰＦの出力が、ダウンサンプラ４２５によってダウンサンプリングされる（デシメートされるとも呼ばれる）場合に、デシメーションプロセスにおけるエイリアシングを防ぐ。ダウンサンプラ４２５は、Ｄのファクタ（デシメーションファクタＤ、デシメーションレートＤ及びダウンサンプリングファクタＤとも呼ばれる）によってデジタル信号のサンプリング周波数を低減する。デシメーションフィルタ４２０は、処理の複数のステージ（図４には示されていない）を含んでもよく、各ステージは、ＬＰＦ及びデシメータを有する。デジタル周波数π／Ｄを超える、変調器におけるデジタルストリーム４１５の周波数成分を除去することに加えて、ＬＰＦ４２３はまた、入力信号を「平均」し、それによってデジタルストリーム４１５をマルチビットデジタル値に変換するように機能する。ＬＰＦ４２３からのマルチビットデジタル値は、デシメータ４２５によってＤのファクタによってデシメートされ、ｎビットデジタル値は、デシメーションフィルタ４２０のデータ経路４１７において発信される。デシメーションフィルタ４２０は、時にはシグマデルタ復調器４２０と呼ばれる。
【００２４】
図４は、デシメーションフィルタ４２０の出力部に結合された利得調整モジュール４３０を示す。幾つかの実施形態において、利得調整モジュール４３０は、デシメーションフィルタ４２０の出力にスケーリングファクタを掛ける乗算器を含む。他の実施形態において、利得調整モジュール４３０は、正規化されたデータフォーマットを出力する除算器ユニットを含む。乗算器又は除算器のいずれかを用いて、利得調整は、デシメーションフィルタ４２０の出力をスケーリングファクタによってスケーリングする。シグマデルタＡＤＣ４００の出力４１９は、利得調整モジュール４３０の出力に対応する。幾つかの実施形態において、図４における構成モジュール４４０は、デシメーションフィルタ４２０の構成及び利得調整モジュール４３０のスケーリングファクタを設定する。外部インターフェース４５０は、構成モジュール４４０が、コントローラ、例えば図１におけるＰＷＭモジュール１５０によって制御され得るようにする。
【００２５】
図５は、相異なる次数を備えたＬＰＦフィルタ４２３用の幾つかの例示的な重み分布を示す。幾つかの実施形態において、ＬＰＦ４２３の次数は、ＬＰＦ４２３の構造における遅延要素の数と関連する。図５の例において、測定窓は、上部に示され、ＬＰＦ４２３の重み分布（例えばフィルタ係数の大きさ）は、一次ＬＰＦ、二次ＬＰＦ及び三次ＬＰＦ用に示されている。図５の例に示されているように、一次ＬＰＦは、均一な重み分布を有してもよく、それは、シグマデルタ変調器４１０からの全てのデジタルサンプルが、ＬＰＦ４２３の出力を計算する際に、ＬＰＦ４２３によって等しく重み付けされることを意味する。対照的に、二次ＬＰＦの重み分布は、三角形状を有してもよく、フィルタの中央におけるデジタルサンプルは、ＬＰＦ４２３の出力を計算する際に、最も重み付けされる。三次ＬＰＦに関し、重み分布は、非線形であってもよいが、しかしやはりフィルタの中心で最も高い重みを有してもよい。
【００２６】
図６は、無限インパルス応答（ＩＩＲ）構造を有するデシメーションフィルタ４２０の例を示す。特に、Ｓｉｎｃ３フィルタが、図６に示されている。図６に示されているように、Ｓｉｎｃ３フィルタ４２０は、高サンプリングレートｆｓで動作するアキュムレータ６２０（積分器とも呼ばれる）の３つのステージをカスケードすることによって実現することができ、その後、低サンプリングレートｆｓ／Ｄで動作するカスケードされた微分器６３０の３つのステージが続き、ここでＤは、デシメーションファクタであり、デシメータ６１０は、アキュムレータ６２０と微分器６３０との間に置かれるデシメーションファクタＤを有する。図６において、デシメーションフィルタのＬＰＦ及びデシメータは、１つの回路モジュールに一緒に実現され、従って、Ｓｉｎｃ３フィルタは、図４におけるデシメーションフィルタ４２０の例である。図６に示された構造は、アキュムレータ６２０のＫステージをカスケードすることによって、任意のＳｉｎｃｋフィルタ（ここでＫ＝１、２、３、４．．．）用に一般化することができ、その後、カスケードされた微分器６３０のＫステージが続き、デシメータ６１０は、アキュムレータ６２０と微分器６３０との間に置かれたデシメーションファクタＤを有する。幾つかの実施形態において、Ｓｉｎｃｋフィルタ４２０のＬＰＦフィルタの次数は、Ｋとして定義される。
【００２７】
Ｓｉｎｃｋフィルタは、ＩＩＲフィルタとして実現されてもよく、それは、出力値を生成するために、Ｄ×Ｋ入力サンプル（例えばサンプリング周波数ｆｓを備えたＤ×Ｋ連続入力サンプル）の加重平均を計算する有限インパルス応答（ＦＩＲ）フィルタによって近似することでき、ここでＤは、デシメーションファクタであり、Ｋは、ＬＰＦフィルタの次数である。図１のモータシステム１００において、相電流は、測定サイクルの一定時間（例えば測定窓）中に分路抵抗器（例えばＲａ、Ｒｂ及びＲｃ）の全てを通って流れる。従って、加重平均を計算する際に用いられるＤ×Ｋ入力サンプルによって占められる時間間隔は、幾つかの実施形態において、測定窓内に収まるように設計される。Ｎ入力サンプルを平均するフィルタに関し、Ｎ入力サンプルによって占められる時間間隔は、フィルタのスパンと呼ばれる。Ｄ×Ｋ／ｆｓによって計算され得るＳｉｎｃｋフィルタのスパンは、幾つかの実施形態において、測定窓の期間以下である。デシメーションファクタＤは、デシメーションフィルタ４２０のオーバーサンプリングレート（ＯＳＲ）又はシグマデルタＡＤＣ４００のオーバーサンプリングレート（ＯＳＲ）と時には呼ばれる。
【００２８】
上記のように、ＬＰＦ４２３は、マルチビット出力値を生成するために、複数の入力デジタルサンプル（例えばシグマデルタ変調器４１０からの１ビットデジタルサンプル）を平均する。幾つかの実施形態において、ＬＰＦ４２３のビット分解能は、デシメータフィルタ４２０のビット分解能と同じである。一般に、出力値を生成するために、より多くの入力デジタルサンプルが、ＬＰＦ４２３によって平均されればされるほど、出力値のビット分解能は、それだけ高い。図６に示されているＳｉｎｃｋフィルタに関し、デシメーションフィルタの出力のビット分解能は、ｋ＊ｌｏｇ２Ｄによって決定され、この式でＫは、ＬＰＦフィルタの次数であり、Ｄは、デシメーションファクタである。
【００２９】
図７は、デシメーションフィルタ４２０の最大出力レベル対４つの相異なるタイプのデシメーションフィルタのデシメーションファクタを示す。Ｘ軸に沿った値は、デシメーションファクタＤを表し、ｙ軸に沿った値は、最大出力レベル（例えば、１及び０を含む１ビット入力データストリーム用のデシメーションフィルタの最大出力値）を表す。例えば、３２のデシメーションファクタを備えたＳｉｎｃ３フィルタに関し、最大出力レベルは、３２，７６８であり、それは、デシメーションフィルタの出力値用の１２ビット分解能に相当する。
【００３０】
測定窓の期間は、モータシステムの相異なる動作条件下で変化する。例えば、図３Ａ及び３Ｂに示されているように、モータのトルクが高い場合に、測定窓は小さく、モータのトルクが低い場合に、測定窓は大きい。本開示の実施形態において、ＬＰＦ４２３の次数及び／又はデシメータ４２５のデシメーションファクタＤは、ＬＰＦ４２３のスパンが、測定窓の期間内に収まるように、測定窓の変化（例えば測定窓の期間における変化）に応じて、適応的に調整される。これは、出力値を生成するために、測定窓においてシグマデルタ変調器によって生成される十分なデジタルサンプルが、ＬＰＦ４２３によって平均されることを保証する。１０μｓの測定窓が、低トルク条件下のモータシステム用に利用可能な例を検討する。Ｄ＝６４のデシメーションファクタを備えた三次Ｓｉｎｃ３フィルタ（Ｋ＝３）が用いられ、シグマデルタ変調器用のサンプリング周波数は、２０ＭＨｚである。Ｓｉｎｃ３フィルタの等価ＦＩＲフィルタが、Ｄ×Ｋ＝６４×３＝１９２サンプルを平均し、それが、９．６μｓに相当し、従って、デシメーションフィルタ４２０（例えば、デシメーションファクタ６４を備えたＳｉｎｃ３フィルタ）用の上記の構成が、１０μｓの測定窓に使用可能であることを思い起こしてほしい。モータのトルクにおける増加が、測定窓の期間を例えば２μｓに低減させる場合に、それに応じて、ＬＰＦの次数及び／又はデシメータのデシメーションファクタは、ＬＰＦフィルタのスパンを低減させるために、調整する（例えば低減する）ことができる。例えば、上記の例において、２０ＭＨｚのサンプリング周波数を備えたＳｉｎｃ３フィルタを検討する。より小さな測定窓に対応するために、デシメーションファクタＤは、６４から８に低減され得、８×３＝２４サンプルによって占められる時間間隔と等しいＬＰＦのより小さなスパンに帰着することが可能であり、それは、約１．２μｓである。反対に、測定窓の期間が増加する場合に、それに応じて、ＬＰＦの次数及び／又はデシメータのデシメーションファクタは、ＬＰＦフィルタのスパンを増加させるように調整（例えば増加）されてもよい。
【００３１】
幾つかの実施形態のモータシステムにおいて、高トルクは、高い相電流に対応し、低トルクは、低い相電流に対応する。上記の例において、低い相電流（例えば低トルク及び大きな測定窓）は、ＬＰＦフィルタのより長いスパンを可能にし、高い相電流（例えば高トルク及び小さな測定窓）は、ＬＰＦフィルタのより小さなスパンを可能にする。図７は、ＬＰＦフィルタのより長いスパンが、ＬＰＦの出力用に、より高いビット分解能を提供可能であり、ＬＰＦフィルタのより短いスパンが、ＬＰＦの出力用に、より低いビット分解能を提供可能であることを示す。従って、幾つかの実施形態において、アナログ信号の測定値（例えば相電流又は分路電圧）用の数値分解能（例えばビット分解能）は、アナログ入力信号の信号レベル（例えば相電流値又は分路電圧値）と共に変化する。例えば、小さなアナログ入力信号（例えば低トルク条件下の相電流）は、例えばシグマデルタＡＤＣによってデジタル値に変換された後に、高ビット分解能（例えば１６ビット分解能）を有し得、大きな入力アナログ信号（例えば高トルク条件下の相電流）は、例えばシグマデルタＡＤＣによってデジタル値に変換された後に、低ビット分解能（例えば８ビット分解能）を有し得る。幾つかの実施形態において、アナログ入力信号の信号レベル（例えば電流値又は電圧値）は、測定窓の条件（例えば測定窓サイズ、測定サイクル内の測定窓の位置、及びアナログ入力信号の信号レベル）を決定し、従って、シグマデルタＡＤＣの構成（例えばＬＰＦ４２３用の次数Ｋ、デシメータ４２５用のデシメーションファクタＤ、並びに利得調整モジュール４３０用の利得Ｆ及びオフセットＯＦＦＳ）を決定するために用いられる。アナログ入力信号の信号レベルはまた、モータシステムの測定用の構成（例えば開始遅延ＳＤ１）を決定するために用いられてもよい。
【００３２】
幾つかの実施形態において、ＬＰＦフィルタのスパンは、ＬＰＦフィルタのスパンが、やはり測定窓の期間内に収まりながら、その期間とほぼ同じであるように、（例えばＬＰＦフィルタの次数及び／又はデシメータのデシメーションファクタを調整することによって）適応的に調整され、そのようにして所与の測定窓サイズ用のＬＰＦの出力値のビット分解能を最大化する。他の実施形態において、ＬＰＦフィルタのスパンは、ＬＰＦフィルタのスパンが、測定窓の期間内に収まり、且つＬＰＦフィルタの出力において所定のビット分解能を提供するように、適応的に調整される。やはり他の実施形態において、ＬＰＦフィルタのスパンは、測定窓の期間より小さい。例えば、ＬＰＦフィルタのスパンが、所望のビット分解能を備えた出力を生成するために既に十分に長い場合に、ＬＰＦフィルタのスパンは、たとえ測定窓サイズが増加した場合でも、同じままであってもよい。
【００３３】
開示された上記の方法は、モータの相電流を測定するために有利に用いられ得る。例として、自動車舵取り装置用の用途を検討する。自動車が、高速で移動している場合に、低トルクが、モータに必要とされるが、しかしハンドルの正確な制御が望ましい。ハンドルを正確に制御するために、相電流の高精度（例えば高ビット分解能）の測定が必要とされる。反対に、自動車が低速である（例えば、駐車場で向きを変えている）場合に、高トルクがモータに必要とされるが、しかし相電流の測定は、高ビット分解能を有する必要はない。上記の開示された方法は、モータシステムの相異なる動作条件に応じて、デシメーションフィルタの構成を適応的に変化させるために用いることができ、それによって、低トルク条件下の高ビット分解能測定及び高トルク条件下の低ビット分解能測定を達成する。対照的に、固定構成（例えばフィルタの次数、デシメーションファクタ）を有する従来のデシメーションフィルタは、デシメーションフィルタのスパンが小さな測定窓内に収まり得るように、小さなフィルタスパンで設計されなければならない可能性あり、従って、固定される低ビット分解能測定だけを提供する可能性がある。
【００３４】
再び図４を一時的に参照すると、デシメーションフィルタ４２０は、測定窓中にシグマデルタ変調器４１０によって生成されたサンプルが、デシメーションフィルタ４２０に入る場合に、測定窓の間に動作するだけでもよい。デシメーションフィルタ４２０は、測定窓の外部でフリーズされてもよい（例えば動作しない）。同様に、シグマデルタ変調器４１０は、測定窓の外部でフリーズされてもよく、それは、測定窓の最初の近くにおける整定時間の低減を支援する。測定窓中に生成された十分なサンプル（例えばＤ×Ｋサンプル）が、ＬＰＦ４２３に入る場合に、デシメーションフィルタ４００は、アナログ信号の測定結果（例えば分路電圧）を生成するために、（測定窓内で連続的に動作する代わりに）一度動作してもよく、これは、デシメーションフィルタの単発動作モードと呼ばれる。他の実施形態において、デシメーションフィルタ４２０は、例えば、測定窓中に処理するための十分な入力サンプルが生成された場合に、測定窓内で連続的に動作する。
【００３５】
再構成可能なデシメーションフィルタ用の様々な実装形態が可能である。図８は、再構成可能なデシメーションフィルタ８００用のブロック図を示し、このデシメーションフィルタ８００は、図６のＳｉｎｃ３フィルタに似ているが、しかし追加のコンポーネント及び接続部を備えている。例えば、積分器（例えば６２０、６２０’及び６２０’’）の出力は、入力としてマルチプレクサ（ＭＵＸ）６４０に送信され、ＭＵＸ６４０は、入力の１つをＭＵＸ６４０の出力として選択するために、制御信号６６０によって制御される。同様に、微分器（例えば６３０、６３０’及び６３０’’）の出力は、入力としてＭＵＸ６５０に送信され、ＭＵＸ６５０は、入力の１つをＭＵＸ６５０の出力として選択するために、制御信号６６０’（制御信号６６０と同じであってもよい）によって制御される。デシメータ６１０は、デシメーションレートＤを調整するために、制御信号６７０によって制御される。幾つかの実施形態において、制御信号６６０及び６６０’は、Ｓｉｎｃｋフィルタを形成するために、Ｋ番目の積分器及びＫ番目の微分器からＭＵＸ６４０及びＭＵＸ６５０の出力を選択するように構成される。例えば、第１の積分器６２０の出力が、ＭＵＸ６４０の出力として選択され、且つ第１の微分器６３０の出力が、ＭＵＸ６５０の出力として選択される場合に、Ｓｉｎｃ１フィルタが形成される。同様に、第２の積分器６２０’の出力及び第２の微分器６３０’の出力の選択が、Ｓｉｎｃ２フィルタを形成する等である。当業者は、他の次数（例えば、Ｋ＞３）を備えたＳｉｎｃｋフィルタを形成するために、積分器及び微分器のより多くのステージをカスケードすることが可能であり、ＭＵＸ６４０及びＭＵＸ６５０が、より多くの入力に対応するために修正されることになることを理解されよう。他の実施形態において、デシメーションフィルタ４２０は、ソフトウェアモジュール、例えばデジタル信号プロセッサ上を走るソフトウェアモジュールであってもよく、その場合に、デシメーションフィルタ４２０は、ソフトウェア選択を介して容易に再構成され得る。
【００３６】
図９は、時間Ｔ３とＴ４との間の間隔内の測定窓の位置の調整を示す。測定窓の期間が、時間Ｔ３とＴ４との間の時間間隔より小さい場合に、時間間隔内の測定窓の位置は、例えば開始遅延ＳＤ１を調整することによって、最小測定遅延に適応するように調整することができる。これはまた、有利になり得る。何故なら、それは、アナログ信号が、Ｔ３とＴ４との間の時間間隔内の所望の時点で測定されるようにすることができるからである。例えば、測定窓は、（Ｔ４−Ｔ３−ＭＷ）／２であるように測定遅延Ｓ１を選択することによって、Ｔ３とＴ４との間の時間間隔の中央にあるように選択され得、ここでＭＷは、測定窓の期間である。測定遅延Ｓ１及び開始遅延ＳＤ１用の他の選択もまた可能である。幾つかの実施形態において、測定遅延Ｓ１及び開始遅延ＳＤ１の終わりは、アナログ入力信号の第１のサンプルが、デシメーションフィルタ４２０によって考慮される（例えば、ＬＰＦ４２３の出力を計算する際に用いられる）場合に、同じ時点に対応する。ＰＷＭユニットにおける開始遅延は、ＰＷＭ制御信号を生成するために用いられる同じ時間基準（例えば同じタイマ）を用いることによって、容易に制御され実現され得る。幾つかの実施形態において、測定窓の位置及びサイズが一定に保たれ、一方でデューティサイクルが変化する場合に、開始遅延もまた一定に保たれる。図９において、波形１０１０は、測定サイクルの開始を示すパルスＰ１を示す。波形１０２０及び１０３０は、時間Ｔ３と時間Ｔ４との間の短い時間間隔Ｐ２内の測定窓ＭＷ１の位置を示す例を提供する。波形１０４０及び１０５０は、時間Ｔ３と時間Ｔ４との間の長い時間間隔Ｐ３内の測定窓ＭＷ２の位置を示す別の例を提供する。
【００３７】
再び図４を参照すると、幾つかの実施形態において、デシメーションフィルタ４２０の構成の調整は、デシメーションフィルタ４２０の利得を変化させる。例えば、ＳｉｎｃｋフィルタのＤＣ利得は、ＤＫであり、ここでＤは、デシメーションファクタであり、Ｋは、Ｓｉｎｃｋフィルタの次数である。図４における利得調整モジュール４３０は、スケーリングファクタＦを用いてデシメーションフィルタ４２０の出力をスケーリングする。スケーリングファクタＦは、様々な実施形態において、シグマデルタＡＤＣ４００用のほぼ一定の利得を維持するために、（例えばデシメーションフィルタ４２０の構成が調整されている場合に）デシメーションフィルタ４２０を用いて調整することが可能である。例示的な実施形態において、第１の構成（例えばＬＰＦ４２３用の次数Ｋ及びデシメータ４２５用のデシメーションファクタＤ）を備えたデシメーションフィルタ４２０の利得は、Ｇ１であり、利得調整モジュール４３０のスケーリングファクタは、Ｆ１に設定される。デシメーションフィルタ４２０の利得が、例えば、測定窓における変化に応じて設定されるデシメーションフィルタ４２０の第２の構成故に変化する場合に、利得調整モジュールのスケーリングファクタは、Ｇ１×Ｆ１がＧ２×Ｆ２とほぼ同じか又は同様であるように、Ｆ２に設定される。シグマデルタＡＤＣ４００用のほぼ一定の利得を維持することは、内部モジュールの構成（例えばデシメーションフィルタ４２０の構成及び利得調整モジュール４３０のスケーリングファクタ）から独立したシグマデルタＡＤＣの出力値を生成する。シグマデルタＡＤＣ４００の出力値４１９をシグマデルタＡＤＣ４００の内部構成から分離することによって、出力値４１９は、例えば、相異なる動作条件下でデシメーションフィルタ４２０の相異なる利得係数を補償する必要性なしに、容易に解釈され得、且つシステムにおける他のモジュールによって用いることができる。これは、本開示の別の利点を示す。他の実施形態において、利得調整モジュール４３０は、例えば正又は負のアナログ入力値を表すために、スケーリングされたデシメーションフィルタ出力に正又は負のオフセットＯＦＦＳを加算する。ＯＦＦＳの値は、スケーリングされたデシメーション結果の利用可能な数値範囲に依存してもよい。
【００３８】
図１０は、三相モータ回路２０００を示す。抵抗器Ｒａ、Ｒｂ及びＲｃを横断する分路電圧は、それぞれ、シグマデルタ変調器２１７０、２１７０’及び２１７０’’によって受信され、且つデジタルサンプル（例えば１ビットデジタルサンプル）ストリーム２１６０、２１６０’及び２１６０’’に変換される。シグマデルタ復調器２１８０、２１８０’及び２１８０’’は、対応するシグマデルタ変調器からデジタルサンプルを受信し、且つ所望のビット分解能を備えたマルチビットデジタル値にデジタルサンプルを変換する。幾つかの実施形態において、クロック生成モジュール２０６０によって生成された変調器クロック信号は、全てのシグマデルタ変調器及びシグマデルタ復調器に送信される。変調器クロック信号は、シグマデルタ変調器及びシグマデルタ復調器の動作を制御するサンプリングクロック信号であってよく、又はそれを含んでもよい。クロック生成モジュール２０６０はまた、ＰＷＭクロック信号を生成してもよく、ＰＷＭクロック信号は、ＰＷＭタイマ２０５０に送信される。ＰＷＭタイマ２０５０は、測定サイクル及び各測定サイクル内のタイミングの経過を追うＰＷＭクロック信号をカウントしてもよい。ＰＷＭタイマ２０５０は、３つの制御モジュール２０１０、２０２０及び２０３０に結合され、それらの制御モジュールのそれぞれは、ＰＷＭ制御モジュールであってよく、又はそれらを含んでもよい。制御モジュール２０１０、２０２０及び２０３０のそれぞれは、幾つかの実施形態において、ＰＷＭタイマ２０５０の状態を比較用の或るプリセット値と比較し、且つ対応する電源スイッチ（図１を参照）用のＰＷＭ制御信号ＰＷＭｌａ／ＰＷＭｈａ、ＰＷＭｌｂ／ＰＷＭｈｂ及びＰＷＭｌｃ／ＰＷＭｈｃを生成する。制御モジュール２０４０は、ＰＷＭタイマ２０５０の状態を或るプリセット比較値（例えば測定窓の終わりに対応するタイマ値）と比較し、且つシグマデルタ復調器の動作を制御する制御信号を生成する。
【００３９】
幾つかの実施形態において、ＰＷＭタイマ２０５０は、アップ／ダウンカウンタとして構築され、設定可能な周期値ＰＥＲと０との間でカウントしてもよい。幾つかの実施形態において、周期値ＰＥＲが、ＰＷＭ周期用のタイミングステップ数を定義するのに対して、クロック生成モジュール２０６０によってＰＷＭタイマ２０５０に送られるクロック周波数ｆＣＬＫは、各タイミングステップの長さ（例えばタイミング粒度）を定義する。実施形態によれば、図３Ａ及び３Ｂに示されているようなセンターアラインＰＷＭモード用のＰＷＭ周期Ｗは、約２×ＰＥＲ／ｆＣＬＫである。図３Ａ及び３Ｂの例において、ＰＷＭタイマ２０５０は、一ＰＷＭ周期において、ゼロからＰＥＲにカウントアップし、次にＰＥＲからゼロにカウントダウンしてもよい。ＰＷＭ制御モジュール（例えば２０１０、２０２０及び２０３０）は、それぞれ、ＰＷＭタイマ２０５０のカウンタ値を比較値と比較してもよい。幾つかの実施形態において、ＰＷＭタイマ２０５０のカウンタ値が、所定の範囲（例えば、プリセット比較値より大きいか、又はプリセット比較値より小さい）内にある場合に、電源スイッチ用のＰＷＭ制御信号は活性化され、そうでなければ不活性化される。プリセット比較値は、ＰＷＭ制御信号の活性化される時間の長さに対応してもよく、その場合に、プリセット比較値はまた、デューティサイクルが比較値と呼ばれてもよい。比較値は、前の相電流測定の結果に基づいて、システム制御ユニットによって計算又は調整され、且つＰＷＭ制御モジュールに送信されてもよい。例えば、センターアラインＰＷＭモードにおいて、比較値は、ＰＥＲ／２の近くで変動し、且つ測定された相電流値に基づいて調整される。
【００４０】
再び図１０を参照すると、幾つかの実施形態において、シグマデルタ変調器２１７０及びシグマデルタ復調器２１８０は、モータ制御半導体チップなどの半導体デバイスに集積される。ＰＷＭタイマ２０５０、並びに制御モジュール２０１０、２０２０、２０３０及び２０４０もまた、半導体チップに集積されてもよい。他の幾つかの実施形態において、全ての三相のシグマデルタ変調器及びシグマデルタ復調器（例えば２１７０／２１７０’／２１７０’’、２１８０／２１８０’／２１８０’’）は、半導体チップに集積される。別の実施形態において、三相モータ回路２０００の全てのコンポーネント又はモジュールは、分路抵抗器Ｒａ、Ｒｂ及びＲｃを除いて、半導体チップに集積される。更に別の実施形態において、三相モータ回路２０００は、制御基板、例えばプリント回路基板（ＰＣＢ）上に実現される。
【００４１】
図１１及び１２は、それぞれ、幾つかの実施形態に従って、シグマデルタアナログ／デジタル変換器（ＡＤＣ）を動作させる方法の流れ図を示す。図１１及び１２に示されている実施形態の方法が、多くの可能な実施形態の方法の例であることを理解されたい。当業者は、多くの変形、代替及び修正を認識されよう。例えば、図１１又は１２に示されているような様々なステップは、追加され、除去され、取り替えられ、再整理され、且つ繰り返されてもよい。
【００４２】
図１１を参照すると、ステップ３０１０において、アナログ入力信号は、シグマデルタＡＤＣのシグマデルタ変調器を用いて、デジタルデータシーケンスに変換される。ステップ３０２０において、シグマデルタＡＤＣのデシメーションフィルタ用の第１の構成が、測定窓の第１の条件に従って設定される。ステップ３０３０において、デジタルデータシーケンスは、デシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いてフィルタリングされる。ステップ３０４０において、測定窓における変化に応じて、デシメーションフィルタ用の第２の構成が、測定窓の第２の条件に従って設定される。
【００４３】
図１２は、シグマデルタＡＤＣを動作させる実施形態の方法を示す。特に、シグマデルタＡＤＣの構成及びモータシステムの測定用の構成を繰り返し設定又は更新ための方法が、本明細書で説明される。ステップ４０１０において、測定窓（例えば図９におけるＭＷ１）が、開始遅延（例えば図９におけるＳＤ１）の終わりに開始される。シグマデルタＡＤＣの構成（例えば、ＬＰＦ４２３用の次数Ｋ、デシメータ４２５用のデシメーションファクタＤ、利得調整モジュール４３０用の利得Ｆ及びオフセットＯＦＦＳ）並びにモータシステムの測定用の構成（例えば開始遅延ＳＤ１）は、所定の初期設定を用いるか、又は最後の繰り返しからの設定を現在の構成として用いてもよい。ステップ４０２０において、モータシステムの相電流が、例えば、シグマデルタＡＤＣの現在の構成及びモータシステムの測定用の現在の構成を用いて、１つ又は複数のシグマデルタＡＤＣによって測定される。ステップ４０３０において、ＰＷＭ制御信号を生成するための新しいデューティサイクルが、測定された相電流値に基づいて計算される。ステップ４０４０において、利用可能な測定窓サイズが、新しいデューティサイクルに基づいて計算される。例えば、図２、３Ａ及び３Ｂは、デューティサイクルと利用可能な測定窓サイズとの間の関係を示す。
【００４４】
ステップ４０５０において、測定窓サイズが更新される必要があるかどうかに関する決定がなされる。例えば、利用可能な測定窓サイズが、電流測定窓サイズより小さい場合に、測定窓サイズは、利用可能な測定窓サイズ内に収まるように更新される（例えば低減される）必要がある。反対に、利用可能な測定窓サイズが、電流測定窓サイズより大きい場合に、測定窓サイズは、シグマデルタＡＤＣの出力用に、より多くのビット分解能を提供するために更新され（例えば増加され）てもよい。別の例において、測定窓サイズは、例えば、利用可能な測定窓サイズが、ほぼ同じままであるか又はより大きな利用可能な測定窓サイズをたとえ備えていても、より多くのビット分解能が必要とされない場合に、同じままであってもよい。測定窓サイズが更新される必要があるかどうかに関する決定が、ｙｅｓである場合に、ステップ４０６０を継続する。そうでなければ、ステップ４０１０に進む。ステップ４０６０において、シグマデルタＡＤＣの構成（例えばＬＰＦ４２３用の次数Ｋ、デシメータ４２５用のデシメーションファクタＤ、利得調整モジュール４３０用の利得Ｆ及びオフセットＯＦＦＳ）用の適切な値が、最新の測定窓サイズに基づいて計算される。
【００４５】
ステップ４０７０において、モータシステムの測定用の構成（例えば開始遅延ＳＤ１）用の適切な値が、最新の測定窓サイズに基づいて計算される。ステップ４０８０において、計算された値（例えばＬＰＦ４２３用の次数Ｋ、デシメータ４２５用のデシメーションファクタＤ、利得調整モジュール４３０用の利得Ｆ及びオフセットＯＦＦＳ、並びに開始遅延ＳＤ１）は、ＰＷＭ周期の所定の時間に、例えば電流測定窓の終わりに、又はＰＷＭタイマがゼロまでカウントした場合に、シグマデルタＡＤＣの構成及びモータシステムの測定用の構成を更新するために適用される。測定窓サイズが、同じままである場合に、シグマデルタＡＤＣの構成及びモータシステムの測定用の構成は、同じままでもよい。ステップ４０８０の後で、方法は、次の繰り返し用にステップ４０１０に戻る。
【００４６】
本開示の一般的な一態様は、シグマデルタアナログ／デジタル変換器（ＡＤＣ）を動作させる方法であって、シグマデルタＡＤＣのシグマデルタ変調器を用いて、アナログ入力信号をデジタルデータシーケンスに変換することと、測定窓の第１の条件に従って、シグマデルタＡＤＣのデシメーションフィルタ用の第１の構成を設定することと、デシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いて、デジタルデータシーケンスをフィルタリングすることと、測定窓における変化に応じ、測定窓の第２の条件に従って、デシメーションフィルタ用の第２の構成を設定することと、を含む方法を含む。
【００４７】
実装形態は、次の特徴の１つ又は複数を含んでもよい。幾つかの実施形態において、アナログ入力信号は、第２の時間間隔中の第２の信号レベルより大きい第１の時間間隔中の第１の信号レベルを有し、方法は、第１の信号レベルを第１のデジタル値に変換し、且つ第２の信号レベルを第２のデジタル値に変換することを更に含み、第１のデジタル値は、第２のデジタル値の第２のビット分解能より小さい第１のビット分解能を有する。方法は、幾つかの実施形態に従って、スケールファクタでデシメーションフィルタの出力をスケーリングすることを更に含み、第２の構成の設定は、スケールファクタを調整することを含み、シグマデルタＡＤＣの利得は、第１の構成と第２の構成との間でほぼ同じままである。実施形態において、測定窓の第１の条件は、測定窓用の第１の期間及びアナログ入力信号の信号レベルを含む。別の実施形態において、測定窓の第１の条件は、測定サイクル内に測定窓の第１の期間及び測定窓の第１の位置を含む。測定窓の第１の条件は、アナログ入力信号の信号レベルを更に含んでもよい。デジタルデータシーケンスは、第１のサンプリング周波数で取得されたデジタルサンプルを含んでもよく、第１の構成の設定は、ＬＰＦの次数（Ｒ）及びデシメーションフィルタのデシメーションレート（Ｄ）を設定することを含み、Ｒ×Ｄデジタルサンプルによって占められる時間間隔は、測定窓の第１の期間より小さい。フィルタリングは、測定窓の開始から所定の整定時間後に到着するデジタルデータシーケンスの部分をフィルタリングすることを含んでもよい。第１の構成の設定は、第１の所定のビット分解能が、ＬＰＦの出力において達成されるように、Ｒ及びＤの組み合わせを選択することを含んでもよい。
【００４８】
幾つかの実施形態において、フィルタリングは、測定された相電流値を生成し、測定窓の変化は、測定された相電流値に基づいて、デューティサイクル値をすることと、デューティサイクルに基づいて、最新の測定窓サイズを計算することと、最新の測定窓サイズを測定窓の第１の期間と比較することと、を含むプロセスによって決定される。他の実施形態において、第２の構成の設定は、時間間隔が第２の期間より小さくなるように、第２の条件下で測定窓の第２の期間に従ってＲ及びＤを修正することを含み、第２の所定のビット分解能は、ＬＰＦの出力において達成される。Ｒ及びＤの修正は、測定サイクルにおける所定の時間に実行されてもよい。方法は、シグマデルタＡＤＣの利得が、第１の構成及び第２の構成でほぼ同じままであるように、スケールファクタによってデシメーションフィルタの出力をスケーリングし、それによって、スケーリングされた出力を生成し、第２の構成の設定でスケールファクタを調整することを更に含んでもよい。方法は、スケーリングされた出力にオフセット値を加算することを更に含んでもよい。方法は、スケーリングされた出力の数値範囲に従って、オフセット値を調整することを更に含んでもよい。
【００４９】
本開示の別の一般的な態様は、アナログ入力信号をデジタルデータシーケンスに変換するように構成されたシグマデルタ変調器と、デシメーションフィルタであって、フィルタ次数（Ｒ）を備えた低域通過フィルタ（ＬＰＦ）であって、ＬＰＦが、デジタルデータシーケンスをフィルタリングするように構成された低域通過フィルタ（ＬＰＦ）、及びデシメーションファクタ（Ｄ）を有するダウンサンプラであって、ＬＰＦの出力をダウンサンプリングするように構成されたダウンサンプラを含み、フィルタ次数（Ｒ）及びデシメーションファクタ（Ｄ）の少なくとも１つが調整可能であり、フィルタ次数（Ｒ）及びデシメーションレート（Ｄ）の少なくとも１つが、測定窓における変化に応じて調整されるように構成されるデシメーションフィルタと、を含むシグマデルタアナログ／デジタル変換器（ＡＤＣ）を含む。
【００５０】
実装形態は、次の特徴の１つ又は複数を含んでもよい。実施形態において、シグマデルタ変調器は、測定窓の外側で省電力モードであるように構成される。様々な実施形態において、シグマデルタＡＤＣは、シグマデルタＡＤＣに結合されたコントローラを更に含んでもよく、コントローラは、デジタルデータシーケンスのＲ×Ｄサンプルによって占められる時間間隔が、シグマデルタＡＤＣの出力用の所定のビット精度を達成しながら、測定窓の期間より小さくなるように、測定窓における変化に応じてＲ及びＤの少なくとも１つを調整するように構成される。シグマデルタＡＤＣは、調整可能なスケーリングファクタを備えたスケーリングユニットを更に含んでもよく、スケーリングユニットは、スケーリングファクタによってデシメーションフィルタの出力をスケーリングするように構成され、スケーリングファクタは、シグマデルタＡＤＣの総利得が、測定窓における変化の前後にほぼ同じままであるように、Ｒ及びＤの少なくとも１つで調整されるように構成される。
【００５１】
本開示の別の一般的な態様は、ＡＣモータを動作させる方法であって、ＡＣモータの第１の相から第１のアナログ信号を、且つＡＣモータの第２の相から第２のアナログ信号を受信することと、第１のシグマデルタアナログ／デジタル変換器（ＡＤＣ）及び第２のシグマデルタＡＤＣを用いて、第１の受信アナログ信号を第１のデジタル値に変換し、第２の受信アナログ信号を第２のデジタル値にそれぞれ変換することと、測定窓に従って、第１のシグマデルタＡＤＣ及び第２のシグマデルタＡＤＣのそれぞれにおけるシグマデルタデシメーションフィルタの構成を設定することと、測定窓における変化に応じて、シグマデルタデシメーションフィルタの構成を適応的に調整することと、を含む方法を含む。
【００５２】
実装形態は、次の特徴の１つ又は複数を含んでもよい。変換は、例えば、第１の受信アナログ信号及び第２の受信アナログ信号を並列に変換することを含む。幾つかの実施形態において、変換は、第１のシグマデルタＡＤＣ及び第２のシグマデルタＡＤＣの対応する１つにおけるシグマデルタ変調器を用いて、第１の受信アナログ信号及び第２の受信アナログ信号のそれぞれをデジタル出力に変換することと、対応するシグマデルタデシメーションフィルタの低域通過フィルタ（ＬＰＦ）を用いて、デジタル出力をフィルタリングすることと、を更に含む。適応的な調整は、第１のシグマデルタＡＤＣ及び第２のシグマデルタＡＤＣのＬＰＦの次数（Ｒ）及びオーバーサンプリングレート（ＯＳＲ）の少なくとも１つを修正することを含んでもよい。第１のシグマデルタＡＤＣ及び第２のシグマデルタＡＤＣのそれぞれにおけるシグマデルタ変調器は、サンプリングレート（ｆｓ）を有してもよく、Ｒ×ＯＳＲ／ｆｓによって決定された時間間隔は、測定窓の期間内に収まる。測定窓の変化は、測定窓の期間における変化を含んでもよく、適応的な調整は、所定のビット精度が第１のデジタル値及び第２のデジタル値用に達成されように、且つ時間間隔が、測定窓における変化後に測定窓の期間内に収まるように、Ｒ及びＯＳＲの組み合わせを調整することを含む。
【００５３】
実施形態によれば、測定窓の変化は、測定サイクル内における測定窓の位置の変化を含み、適応的な調整は、測定窓の期間内における時間間隔の位置を調整することを含む。実施形態において、測定窓は、ＡＣモータの第１のハーフブリッジにおける第１の分路抵抗器及びＡＣモータの第２のハーフブリッジにおける第２の分路抵抗器を通って電流が流れる期間に対応する。他の実施形態において、測定窓の位置及び期間の少なくとも１つは、ＡＣモータの相異なるトルク条件下で変化する。測定窓の期間は、ＡＣモータのトルクが低下する場合に増加してもよく、測定窓の期間は、ＡＣモータのトルクが増加する場合に低減してもよい。
【００５４】
幾つかの実施形態において、適応的な調整は、第１のシグマデルタＡＤＣの総利得及び第２のシグマデルタＡＤＣの総利得が、測定窓における変化の前後にほぼ同じままであるように、シグマデルタデシメーションフィルタの構成に従って、第１のシグマデルタＡＤＣのスケールファクタ及び第２のシグマデルタＡＤＣのスケールファクタを調整することを更に含む。実施形態において、方法は、第１のデジタル値及び第２のデジタル値に基づいて、ＡＣモータの第１のハーフブリッジ及びＡＣモータの第２のハーフブリッジにおける電流を制御することを更に含む。様々な実施形態において、方法は、ＡＣモータの第３の相から第３のアナログ信号を受信することと、第３のシグマデルタＡＤＣを用いて、第３の受信アナログ信号を第３のデジタル値に変換することと、測定窓に従って、第３のシグマデルタＡＤＣのシグマデルタデシメーションフィルタの構成を設定することと、測定窓における変化に応じて、第３のシグマデルタＡＤＣのシグマデルタデシメーションフィルタの構成を適応的に調整することと、を更に含む。
【００５５】
本開示の別の態様によれば、回路は、ＡＣモータの第１の相に結合された第１のシグマデルタ変調器から、第１のデジタルサンプルシーケンスを入力として受信するように構成された第１のシグマデルタ復調器、及びＡＣモータの第２の相に結合された第２のシグマデルタ変調器から、第２のデジタルサンプルシーケンスを入力として受信するように構成された第２のシグマデルタ復調器であって、第１のシグマデルタ復調器及び第２のシグマデルタ復調器のそれぞれが、同じ入力データレートを有し、且つ低域通過フィルタ（ＬＰＦ）及びダウンサンプラを含み、ＬＰＦの次数（Ｒ）及びダウンサンプラのデシメーションレート（Ｄ）が、再設定可能である第１のシグマデルタ復調器及び第２のシグマデルタ復調器と、ＡＣモータの相異なる動作条件に従って、ＬＰＦの次数及びダウンサンプラのデシメーションレートを調整するように構成された制御モジュールと、を含む。
【００５６】
実装形態は、次の特徴の１つ又は複数を含んでもよい。幾つかの実施形態において、ＡＣモータの測定窓の期間は、ＡＣモータの相異なる動作条件に従って変化し、制御モジュールは、ＡＣモータの相異なる動作条件下で、Ｒ×Ｄデジタルサンプルに対応する時間間隔が、測定窓の期間より小さくなるように、Ｒ及びＤを調整するように構成される。回路は、第１のシグマデルタ復調器及び第２のシグマデルタ復調器のそれぞれのためのスケーリングユニットを更に含んでもよく、スケーリングユニットのスケーリングファクタは、再設定可能である。制御モジュールは、第１のシグマデルタ復調器及び第２のシグマデルタ復調器のそれぞれにおける総利得が、ＡＣモータの相異なる動作条件下でほぼ同じままであるように、スケーリングファクタを修正するように構成されてもよい。測定窓の期間は、ＡＣモータのトルクが増加する場合に、低減してもよく、測定窓の期間は、ＡＣモータのトルクが低下する場合に、増加してもよい。
【００５７】
幾つかの実施形態によれば、回路は、第１のシグマデルタ変調器及び第２のシグマデルタ変調器を更に含む。回路は、ＡＣモータを更に含んでもよい。第１のシグマデルタ変調器及び第１のシグマデルタ復調器は、半導体デバイスに集積されてもよい。第２のシグマデルタ変調器及び第２のシグマデルタ復調器もまた、半導体デバイスに集積されてもよい。実施形態において、回路は、ＡＣモータの第３の相に結合された第３のシグマデルタ変調器から第３のデジタルサンプルシーケンスを入力として受信するように構成された第３のシグマデルタ復調器を更に含み、第３のシグマデルタ復調器は、第１のシグマデルタ復調器と同じ入力データを有し、且つ第３の低域通過フィルタ（ＬＰＦ）及び第３のダウンサンプラを含み、第３のＬＰＦの次数及び第３のダウンサンプラのデシメーションレートは、再設定可能であり、制御モジュールは、ＡＣモータの相異なる動作条件に従って、第３のＬＰＦの次数及び第３のダウンサンプラのデシメーションレートを調整するように構成される。
【００５８】
本発明における実施形態の利点は、改善された信号取得品質を含む。相異なる動作条件に応じて、シグマデルタＡＤＣの構成を適応的に調整することによって、デシメーションフィルタのスパンとＡＤＣ出力のビット分解能との間のトレードオフを最適化することができる。モータ制御用途において、ＡＤＣの構成を適応的に調整することによって、高ビット分解能ＡＤＣ出力が、低トルク動作条件下で正確なモータ制御用に取得され得、ＬＰＦフィルタの小スパンが、高トルク動作条件下で小さな測定窓に対応するために達成される。シグマデルタＡＤＣが、非常に低い信号振幅（例えば約１００ｍＶ）を備えたアナログ信号を入力として受信できるので、シグマデルタＡＤＣは、増幅器が分路電圧を増幅する必要なしに、分路抵抗器に直接結合することができる。これは、増幅器用の帯域幅、ノイズ及び共通モード阻止要件を考慮すると高くなり得る、増幅器に関連するコストを節約する。加えて、増幅器が、測定窓サイズを低減する整定時間を必要とするので、今開示されている方法は、増幅器を用いないことによって、より大きな測定窓サイズを提供することができる。実施形態の方法の別の利点は、シグマデルタＡＤＣ用のほぼ一定の利得を含み、それは、デシメーションフィルタの構成の調整と共に、シグマデルタＡＤＣの利得調整モジュールのスケーリングファクタを適応的に調整することによって取得される。ＡＤＣのほぼ一定の利得係数は、他のモジュールが、ＡＤＣの内部構成を知る必要なしに、ＡＤＣからの測定値を用いることをより簡単にする。例えば、制御ループは、ＡＤＣのデシメーションフィルタの相異なる構成によって引き起こされる相異なる利得係数を補償する必要なしに、ＡＤＣ出力値を監視し、制御判定を行うことができる。
【００５９】
本発明は、主として特定の例示的な実施形態に関連して図示され説明されたが、構成及びその詳細における種々の変化が、以下の特許請求の範囲によって定義される本発明の本質及び範囲から逸脱せずになされ得ることを、当業者は理解されたい。従って、本発明の範囲は、添付の特許請求の範囲によって決定され、特許請求の範囲における意味の範囲及び均等物の範囲内にある全ての変更が、特許請求の範囲に包含されることが意図されている。
【符号の説明】
【００６０】
１００  モータシステム
１０１  ＡＣモータ
１１０、１２０、１３０  導電経路
１４０  ＡＤＣモジュール
１４３  データ経路
１４５  制御経路
１５０  ＰＷＭモジュール
４００  シグマデルタＡＤＣ
４１０  シグマデルタ変調器
４１３  入力端子
４１５  出力
４１７  データ経路
４１９  出力値
４２０  デシメーションフィルタ
４２３  ＬＰＦ
４２５  ダウンサンプラ
４３０  利得調整モジュール
４４０  構成モジュール
４５０  外部インターフェース
６１０  デシメータ
６２０、６２０’、６２０’’  積分器
６３０、６３０’、６３０’’  微分器
６４０、６５０  マルチプレクサ
６６０、６６０’、６７０  制御信号
８００  デシメーションフィルタ
１０１０、１０２０、１０３０、１０４０、１０５０  波形
２０００  三相モータ回路
２０１０、２０２０、２０３０、２０４０  制御モジュール
２０５０  ＰＷＭタイマ
２０６０  クロック生成モジュール
２１６０、２１６０’、２１６０’’  デジタルサンプルストリーム
２１７０、２１７０’、２１７０’’  シグマデルタ変調器
２１８０、２１８０’、２１８０’’  シグマデルタ復調器
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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