(57)【要約】【課題】生成するパルス信号の周期などの目標仕様の変更があっても、パルス信号の高精度な制御を容易に実現する。【解決手段】クロック生成部４４は周期Ｔ１〜Ｔ４の第１〜第４クロック信号を生成する。周期信号生成部５６は第１〜第４クロック信号からＰＷＭパルス信号の周期でパルスが発生する周期信号を生成し、各周期に、第１検知部７２は第１補正部７０で周期が補正された第１クロック信号のパルス数が第１指令値に達するタイミングを検知し、第２検知部８０は第２補正部７８で周期が補正された第２クロック信号のパルス数が第２指令値に達するタイミングを検知し、パルス生成部８６は検知された各タイミングで信号レベルが各々変化するＰＷＭパルス信号を生成する。【選択図】図２
2018007033.tif 000002
【特許請求の範囲】
【請求項１】
原クロック信号から、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号(但しＴsは目標パルス信号の周期、Ｍ,ｐは自然数)、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号(但しｑは自然数)、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)を各々生成するクロック生成部と、
前記第１クロック信号及び前記第２クロック信号の一方と、前記第３クロック信号と、前記第４クロック信号と、が同期したタイミングでパルスが発生する周期信号を生成する周期信号生成部と、
前記周期信号のパルス発生タイミングからの前記第１クロック信号のパルス数が、入力された第１タイミングを規定する第１指令値に達する第１タイミングを検知する第１検知部と、
前記周期信号のパルス発生タイミングからの前記第２クロック信号のパルス数が、入力された第２タイミングを規定する第２指令値に達する第２タイミングを検知する第２検知部と、
前記第１検知部で検知された前記第１タイミング及び前記第２検知部で検知された前記第２タイミングで信号レベルが各々変化する目標パルス信号を生成するパルス生成部と、
を含み、
前記クロック生成部は、周期Ｔ１,Ｔ２の各々が、前記周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を満たすように、前記第１乃至第４クロック信号を各々生成するパルス生成装置。
【請求項２】
ｐ,ｑ＝１では前記条件を満たさないときに、前記クロック生成部は、ｐ,ｑ≧２とし、周期を変更するクロック信号の周期を１／ｐ倍にすることを含む処理を行って周期Ｔ１の前記第１クロック信号を生成すると共に、周期を変更するクロック信号の周期を１／ｑ倍にすることを含む処理を行って周期Ｔ２の前記第２クロック信号を生成し、
前記第１クロック信号の周期をｐ倍にして前記第１検知部に入力すると共に前記第２クロック信号の周期をｑ倍にして前記第２検知部に入力するか、又は、前記第１指令値をｐ倍にして前記第１検知部に入力すると共に前記第２指令値をｑ倍にして前記第２検知部に入力する補正部を更に含む請求項１記載のパルス生成装置。
【請求項３】
前記第１検知部は、前記周期信号のパルス発生タイミングからの前記第１クロック信号のパルス数の計数を、前記周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返すか、加算計数又は減算計数をランダムに行い、
前記第２検知部は、前記周期信号のパルス発生タイミングからの前記第２クロック信号のパルス数の計数を、前記周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返すか、加算計数又は減算計数をランダムに行う請求項１又は請求項２記載のパルス生成装置。
【請求項４】
前記目標パルス信号のパルス幅を規定するパルス幅指令値に基づいて前記第１指令値及び前記第２指令値を演算し、前記第１指令値を前記第１検知部へ出力し、前記第２指令値を前記第２検知部へ出力する指令値演算部を更に含む請求項１乃至請求項３の何れか１項記載のパルス生成装置。
【請求項５】
前記目標パルス信号のパルス幅を規定するパルス幅指令値に基づいて、前記目標パルス信号の１周期中の発生パルス数に応じて信号レベルが変化するパルスパターン信号を生成するパルスパターン信号生成部を更に含み、
前記パルス生成部は、前記第１検知部から出力された第１タイミング検知信号、前記第２検知部から出力された第２タイミング検知信号、及び、前記パルスパターン信号生成部から出力されたパルスパターン信号を合成することで前記目標パルス信号を生成する請求項１乃至請求項４の何れか１項記載のパルス生成装置。
【請求項６】
原クロック信号から、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号(但しＴsは目標パルス信号の周期、Ｍ,ｐは自然数)、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号(但しｑは自然数)、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)を各々生成するクロック生成部と、
前記第１クロック信号及び前記第２クロック信号の一方と、前記第３クロック信号と、前記第４クロック信号と、が同期したタイミングでパルスが発生する周期信号を生成する周期信号生成部と、
前記周期信号のパルス発生タイミングからの前記第１クロック信号のパルス数が、入力された第１タイミングを規定する第１指令値に達する第１タイミングを検知する第１検知部と、
前記周期信号のパルス発生タイミングからの前記第２クロック信号のパルス数が、入力された第２タイミングを規定する第２指令値に達する第２タイミングを検知する第２検知部と、
前記第１検知部で検知された前記第１タイミング及び前記第２検知部で検知された前記第２タイミングで信号レベルが各々変化する目標パルス信号を生成するパルス生成部と、
を含むパルス生成装置によって前記目標パルス信号を生成させるパルス生成方法であって、
前記クロック生成部により、周期Ｔ１,Ｔ２の各々が、前記周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を満たすように、前記第１乃至第４クロック信号を各々生成させるパルス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス生成装置及びパルス生成方法に関する。
【背景技術】
【０００２】
特許文献１には、以下の構成のデジタル方式パルス幅変調装置が開示されている。すなわち、同期検出手段は、周波数比（Ｎ＋１）：Ｎの２つのクロックＡとクロックＢの同期タイミングを検出して２つの同期信号Ｃ,Ｄを発生し、第１のカウンタ手段は、同期信号Ｃで初期化する機能を有し、クロックＡによるカウント信号Ｅを生成する。また、第２のカウンタ手段は、同期信号Ｄで初期化する機能を有し、クロックＢによるカウント信号Ｆを生成し、前縁制御信号生成手段は、クロックＡを用いて、カウント信号Ｅとデジタル信号に従ってパルス幅変調信号のパルス前縁の位置を特定するための前縁制御信号を生成する。そして、後縁制御信号生成手段は、クロックＢを用いて、カウント信号Ｆとデジタル信号に従ってパルス幅変調信号のパルス後縁の位置を特定するための後縁制御信号を生成し、パルス幅変調信号生成手段は、前縁制御信号と後縁制御信号とを合成してパルス幅変調信号を生成する。
【０００３】
また、特許文献２には、以下の構成のＰＷＭ制御装置が開示されている。第１のカウンタは、基準クロック信号をカウントし、第１のカウント値を出力し、第１のカウンタ制御部は、第１のカウント値が第１の設定値に達したことを検知して第１のカウンタをリセットする。また、前縁制御信号生成部は、第１のカウント値が第２の設定値に達したことを検知してパルス幅変調信号の前縁位置を指定する前縁制御信号を出力し、調整用クロック生成部は、基準クロック信号とは異なる周期を有する調整用クロック信号を生成する。また、第２のカウンタ制御部は、第１のカウント値が第３の設定値に達したことを検知して調整用クロック生成部に出力開始を指示し、第２のカウンタは、調整用クロック信号をカウントし、第２のカウント値を出力する。そして、後縁制御信号生成部は、第２のカウント値が第４の設定値に達したことを検知してパルス幅変調信号の後縁位置を指定する後縁制御信号を出力し、ＰＷＭパルス生成部は、前縁制御信号に基づきパルス幅変調信号の立ち上がりエッジを生成し、後縁制御信号に基づきパルス幅変調信号の立ち下がりエッジを生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９３４３６号公報
【特許文献２】特開２００９−２９０４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術は、(クロックＡの１周期／Ｎ)の分解能でパルス幅を制御できるパルス幅変調信号を生成することができる。しかし、特許文献１に記載の技術は、デジタル信号の下位７ビットを、クロックＢを基準としてパルス後縁の位置を規定するパルス後縁データに割り当て、デジタル信号の上位９ビットを、クロックＡを基準としてパルス前縁の位置を規定するパルス前縁データに割り当てている。そして、クロックＡ,Ｂの同期タイミングからカウント信号Ｆがパルス後縁データ分変化したタイミングで後縁制御信号のレベルを変化させ、クロックＡ,Ｂの同期タイミングからカウント信号Ｅがパルス後縁データとパルス前縁データとの差分だけ変化したタイミングで前縁制御信号のレベルを変化させている。
【０００６】
このように、特許文献１に記載の技術は、基準とするクロックが異なるパルス後縁データとパルス前縁データとの差分を用い、一方のクロック(クロックＡ)のカウント信号Ｅからパルス前縁の位置を決定している。このため、特許文献１に記載の技術では、前縁制御信号のレベルが変化するタイミングが、本来のタイミングに対し、パルス後縁データの値の大きさに応じて変化し、生成されるパルス幅変調信号のデューティー比にも、パルス後縁データの値の大きさに応じた誤差が加わる。
【０００７】
また、特許文献２に記載の技術は、基準クロック信号の第１のカウント値が第２の設定値に達すると前縁制御信号が出力され、基準クロック信号の第１のカウント値が第３の設定値に達して調整用クロック信号の出力を開始した後、調整用クロック信号の第２のカウント値が第４の設定値に達すると後縁制御信号が出力される。従って、特許文献２に記載の技術は、パルス前縁のタイミング及びパルス後縁のタイミングを、互いに独立して、正確に制御することができる。
【０００８】
しかし、特許文献２に記載の技術において、クロックコントローラ(30)の基準クロック生成部(30a)は、第１のカウンタ制御部(10)から入力された第１のリセット信号RST1を、遅延回路(31a),(32a)で遅延させることで基準クロック信号REFCを生成している。このため、基準クロック信号REFCの周期の時間精度は、遅延回路(31a),(32a)の遅延時間の精度に依存する。また、特許文献２に記載の技術において、クロックコントローラ(30)の調整用クロック生成部(30b)は、第２のカウンタ制御部(20)から入力された第２のリセット信号RST2を、遅延回路(31b),(32b)及び分解能設定遅延回路(33b)で遅延させることで調整用クロック信号ADJCを生成している。このため、調整用クロック信号ADJCの周期及び基準クロック信号REFCとの周期の差の時間精度は遅延回路(31b),(32b)及び分解能設定遅延回路(33b)の遅延時間の精度に依存する。
【０００９】
このため、特許文献２に記載の技術において、生成するパルス信号を正確に制御するためには、遅延回路(31a),(32a)の遅延時間と遅延回路(31b),(32b)の遅延時間とが精度良く一致し、分解能設定遅延回路(33b)の遅延時間が分解能に相当する時間に精度良く一致するように回路を作り込むことが必要不可欠である。従って、特許文献２に記載の技術は、生成するパルス信号の周期や分解能の変更などの目標仕様の変更に対応することに、コストと時間が掛かるという課題がある。
【００１０】
一つの側面では、本発明は、生成するパルス信号の周期などの目標仕様の変更があっても、パルス信号の高精度な制御を容易に実現することが目的である。
【課題を解決するための手段】
【００１１】
請求項１記載の発明に係るパルス生成装置は、原クロック信号から、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号(但しＴsは目標パルス信号の周期、Ｍ,ｐは自然数)、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号(但しｑは自然数)、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)を各々生成するクロック生成部と、前記第１クロック信号及び前記第２クロック信号の一方と、前記第３クロック信号と、前記第４クロック信号と、が同期したタイミングでパルスが発生する周期信号を生成する周期信号生成部と、前記周期信号のパルス発生タイミングからの前記第１クロック信号のパルス数が、入力された第１タイミングを規定する第１指令値に達する第１タイミングを検知する第１検知部と、前記周期信号のパルス発生タイミングからの前記第２クロック信号のパルス数が、入力された第２タイミングを規定する第２指令値に達する第２タイミングを検知する第２検知部と、前記第１検知部で検知された前記第１タイミング及び前記第２検知部で検知された前記第２タイミングで信号レベルが各々変化する目標パルス信号を生成するパルス生成部と、を含み、前記クロック生成部は、周期Ｔ１,Ｔ２の各々が、前記周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を満たすように、前記第１乃至第４クロック信号を各々生成する。
【００１２】
請求項１記載の発明では、クロック生成部が、原クロック信号から、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号(但しＴsは目標パルス信号の周期、Ｍ,ｐは自然数)、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号(但しｑは自然数)、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)を各々生成する。請求項１記載の発明では、原クロック信号から各々生成した上記の第１乃至第４クロック信号を用いて目標パルス信号を生成するが、第１乃至第４クロック信号の周期Ｔ１〜Ｔ４は何れも目標パルス信号の周期Ｔsのｎ／ｍ倍(ｎ,ｍは自然数)である。このため、原クロック信号の周期を、例えば目標パルス信号の周期Ｔsの自然数分の１、などとすることで、クロック生成部を、原クロック信号を分周及び逓倍の少なくとも一方によって第１乃至第４クロック信号を生成する、という簡単かつ周期Ｔ１〜Ｔ４の変更も容易な構成とすることができ、生成するパルス信号の周期などの目標仕様の変更にも容易に対応することができる。
【００１３】
また、請求項１記載の発明では、周期信号生成部が、第１クロック信号及び第２クロック信号の一方と、第３クロック信号と、第４クロック信号と、が同期したタイミングでパルスが発生する周期信号を生成する。また、第１検知部は、周期信号のパルス発生タイミングからの第１クロック信号のパルス数が、入力された第１タイミングを規定する第１指令値に達する第１タイミングを検知し、第２検知部は、周期信号のパルス発生タイミングからの第２クロック信号のパルス数が、入力された第２タイミングを規定する第２指令値に達する第２タイミングを検知する。そして、パルス生成部は、第１検知部で検知された第１タイミング及び第２検知部で検知された第２タイミングで信号レベルが各々変化する目標パルス信号を生成する。
【００１４】
このように、請求項１記載の発明では、第１検知部が検知する第１タイミングが第１指令値に応じて定まり、第２検知部が検知する第２タイミングが第２指令値に応じて定まるので、第１タイミング及び第２タイミング、すなわち、目標パルス信号の信号レベルが第１指令値に応じて変化するタイミング及び目標パルス信号の信号レベルが第２指令値に応じて変化するタイミングを、互いに独立して正確に制御することができる。
【００１５】
但し、請求項１記載の発明では、第１クロック信号及び第２クロック信号の一方と、第３クロック信号と、第４クロック信号と、が同期したタイミングで周期信号のパルスが発生するので、この３種類のクロック信号が目標パルス信号の周期Ｔsよりも短い周期で同期する（例えば３種類のクロック信号が全てハイレベルになっている）期間が生ずると、周期信号のパルス発生タイミングからの第１クロック信号及び第２クロック信号のパルス数が本来の値からずれ、目標パルス信号の制御に狂いが生ずる。
【００１６】
このため、請求項１記載の発明では、クロック生成部が、周期Ｔ１,Ｔ２の各々が、周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を満たすように、第１乃至第４クロック信号を各々生成する。上記の条件を満たすように第１乃至第４クロック信号を生成することで、前述の３種類のクロック信号が目標パルス信号の周期Ｔsよりも短い周期で同期する期間が生ずることが抑制され、目標パルス信号の制御に狂いが生ずることが抑制される。従って、請求項１記載の発明は、生成するパルス信号の周期などの目標仕様の変更があっても、パルス信号の高精度な制御を容易に実現することができる。
【００１７】
なお、請求項１記載の発明において、ｐ,ｑ＝１では前記条件を満たさないときに、例えば請求項２に記載したように、クロック生成部は、ｐ,ｑ≧２とし、周期を変更するクロック信号の周期を１／ｐ倍にすることを含む処理を行って周期Ｔ１の第１クロック信号を生成すると共に、周期を変更するクロック信号の周期を１／ｑ倍にすることを含む処理を行って周期Ｔ２の第２クロック信号を生成し、補正部は、第１クロック信号の周期をｐ倍にして第１検知部に入力すると共に第２クロック信号の周期をｑ倍にして第２検知部に入力するか、又は、第１指令値をｐ倍にして第１検知部に入力すると共に第２指令値をｑ倍にして第２検知部に入力することが好ましい。
【００１８】
上記のように、ｐ,ｑ≧２とし、周期を変更するクロック信号の周期を１／ｐ倍にすることを含む処理を行って周期Ｔ１の第１クロック信号を生成すると共に、周期を変更するクロック信号の周期を１／ｑ倍にすることを含む処理を行って周期Ｔ２の第２クロック信号を生成することで、先に説明した、周期Ｔ１,Ｔ２の各々が最小値ｔminよりも小さい、という前述の条件を満たすことができる。また、この場合、第１クロック信号のパルス数がｐ倍、第２クロック信号のパルス数がｑ倍の値になるが、上記のように、第１クロック信号の周期をｐ倍、第２クロック信号の周期をｑ倍にするか、第１指令値をｐ倍、第２指令値をｑ倍にして第１検知部及び第２検知部に入力することにより、目標パルス信号の制御に狂いが生ずることが抑制される。従って、請求項２記載の発明によれば、ｐ,ｑ＝１では周期Ｔ１,Ｔ２の各々が最小値ｔminよりも小さい、という条件を満たさない場合にも、生成するパルス信号の高精度な制御を実現することができる。
【００１９】
また、請求項１又は請求項２記載の発明において、例えば目標パルス信号のパルス幅（デューティー比）を制御する等の場合、例えば請求項３に記載したように、第１検知部は、周期信号のパルス発生タイミングからの第１クロック信号のパルス数の計数を、周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返すか、加算計数又は減算計数をランダムに行い、第２検知部は、周期信号のパルス発生タイミングからの第２クロック信号のパルス数の計数を、周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返すか、加算計数又は減算計数をランダムに行うことが好ましい。
【００２０】
これにより、第１検知部及び第２検知部が、周期信号のパルス発生タイミングの度に、加算計数又は減算計数のみを繰り返す場合と比較して、第１指令値及び第２指令値の少なくとも一方が一定値のまま継続したとしても、第１検知部が検知する第１タイミング及び第２検知部が検知する第２タイミングが周期信号のパルス発生タイミングの度(周期信号の１周期毎)に変化することになる。従って、請求項３記載の発明によれば、目標パルス信号の信号レベルが変化するタイミングが周期的になることによる電磁ノイズの発生を抑制することができる。
【００２１】
また、請求項１〜請求項３の何れか１項記載の発明において、例えば目標パルス信号のパルス幅を制御する場合、第１検知部への第１指令値の入力及び第２検知部への第２指令値の入力は、例えば請求項４に記載したように、目標パルス信号のパルス幅を規定するパルス幅指令値に基づいて第１指令値及び第２指令値を演算し、第１指令値を第１検知部へ出力し、第２指令値を第２検知部へ出力する指令値演算部を設けることで実現できる。これにより、パルス幅指令値が規定する目標パルス信号のパルス幅に応じて、目標パルス信号の信号レベルが変化するタイミングを変化させることができる。
【００２２】
また、請求項１〜請求項４の何れか１項記載の発明において、例えば目標パルス信号のパルス幅(デューティー比)を制御する場合、例えば請求項５に記載したように、目標パルス信号のパルス幅を規定するパルス幅指令値に基づいて、目標パルス信号の１周期中の発生パルス数に応じて信号レベルが変化するパルスパターン信号を生成するパルスパターン信号生成部を設け、パルス生成部は、第１検知部から出力された第１タイミング検知信号、第２検知部から出力された第２タイミング検知信号、及び、パルスパターン信号生成部から出力されたパルスパターン信号を合成することで目標パルス信号を生成することが好ましい。これにより、目標パルス信号のパルス幅に応じて目標パルス信号の１周期中の発生パルス数を変化させることができる。
【００２３】
請求項６記載の発明に係るパルス生成方法は、原クロック信号から、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号(但しＴsは目標パルス信号の周期、Ｍ,ｐは自然数)、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号(但しｑは自然数)、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)を各々生成するクロック生成部と、前記第１クロック信号及び前記第２クロック信号の一方と、前記第３クロック信号と、前記第４クロック信号と、が同期したタイミングでパルスが発生する周期信号を生成する周期信号生成部と、前記周期信号のパルス発生タイミングからの前記第１クロック信号のパルス数が、入力された第１タイミングを規定する第１指令値に達する第１タイミングを検知する第１検知部と、前記周期信号のパルス発生タイミングからの前記第２クロック信号のパルス数が、入力された第２タイミングを規定する第２指令値に達する第２タイミングを検知する第２検知部と、前記第１検知部で検知された前記第１タイミング及び前記第２検知部で検知された前記第２タイミングで信号レベルが各々変化する目標パルス信号を生成するパルス生成部と、を含むパルス生成装置によって前記目標パルス信号を生成させるパルス生成方法であって、前記クロック生成部により、周期Ｔ１,Ｔ２の各々が、前記周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を満たすように、前記第１乃至第４クロック信号を各々生成させるので、請求項１記載の発明と同様に、生成するパルス信号の周期などの目標仕様の変更があっても、パルス信号の高精度な制御を容易に実現することができる。
【発明の効果】
【００２４】
一つの側面として、生成するパルス信号の周期などの目標仕様の変更があっても、パルス信号の高精度な制御を容易に実現できる、という効果を有する。
【図面の簡単な説明】
【００２５】
【図１】電源装置の概略構成図である。
【図２】パルス生成装置の構成の一例を示すブロック図である。
【図３】パルス幅生成の基本原理を説明するための線図である。
【図４】クロック生成部、周期信号生成部、第１補正部及び第２補正部によって生成される各信号を示すタイミングチャートである。
【図５】パルスパターン信号生成部、立ち上がりパルスエッジ信号形成部、立ち下がりパルスエッジ信号形成部及びパルス生成部によって生成される各信号を示すタイミングチャートである。
【図６】図４に対し、第１クロック信号の周期Ｔ１をｐ倍、第２クロック信号の周期Ｔ２をｑ倍にしたと仮定したときのタイミングチャートを示す。
【図７】ＰＷＭパルス信号の周期Ｔswよりも短い周期で周期信号にパルスが発生することを抑制する条件を説明するためのタイミングチャートである。
【図８】パルス生成装置の構成の他の例を示すブロック図である。
【図９Ａ】図８において、１周期の発生パルス数＝１の場合の、立ち上がりパルスエッジ信号、立ち下がりパルスエッジ信号及びＰＷＭパルス信号を示すタイミングチャートである。
【図９Ｂ】図８において、１周期の発生パルス数＝２の場合の、立ち上がりパルスエッジ信号、立ち下がりパルスエッジ信号及びＰＷＭパルス信号を示すタイミングチャートである。
【図１０】パルス生成装置の構成の他の例を示すブロック図である。
【図１１Ａ】図１０に示すパルス生成装置のパルス生成部に適用可能なセット優先ＲＳフリップフロップの動作を示すタイミングチャートである。
【図１１Ｂ】図１０に示すパルス生成装置のパルス生成部に適用可能なＡＮＤゲートの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。図１には電源装置１０が示されている。電源装置１０は、直流電源１２を備えており、直流電源１２のプラス端子にはコンデンサ１４の一端及びトランジスタ１６のコレクタが接続され、直流電源１２のマイナス端子にはコンデンサ１４の他端が接続されている。
【００２７】
トランジスタ１６のエミッタには、ダイオード１８のカソードとチョークコイル２０の一端とが各々接続されており、ダイオード１８のアノードはコンデンサ１４の他端に接続されている。チョークコイル２０の他端にはコンデンサ２２の一端が接続されており、コンデンサ２２の他端はダイオード１８のアノードに接続されている。電源装置１０の負荷２４はコンデンサ２２と並列に接続される。
【００２８】
コンデンサ２２と負荷２４とのプラス側の接続線は、信号線２６を介してＡ／Ｄ（アナログ／デジタル）コンバータ２８の入力端に接続されており、Ａ／Ｄコンバータ２８の出力端はデジタル演算部２９の入力端に接続されている。Ａ／Ｄコンバータ２８は、電源装置１０の出力電圧（負荷２４に供給される直流電圧）を、当該出力電圧の大きさを表すデジタル値（出力電圧データ）へ変換し、デジタル演算部２９へ出力する。
【００２９】
デジタル演算部２９は、Ａ／Ｄコンバータ２８から入力された出力電圧データが表す電源装置１０の出力電圧と、予め設定された目標電圧(一例としては５[Ｖ])と、の偏差に基づき、所定の制御により、電源装置１０の出力電圧を目標電圧に一致させるためのＰＷＭ(Pulse Width Modulation)パルス信号のデューティー比の指令値を演算する。なお、上記の所定の制御の一例としては、公知のＰＩ制御(Proportional-Integral Controller)やＰＩＤ制御(Proportional-Integral-Differential Controller)が挙げられるが、これらに限定されるものではない。
【００３０】
デジタル演算部２９の出力端はパルス生成装置３０の入力端に接続されており、デジタル演算部２９が演算したＰＷＭパルス信号のデューティー比の指令値はパルス生成装置３０に入力される。パルス生成装置３０は、デジタル演算部２９から入力された指令値が表すデューティー比に制御したＰＷＭパルス信号を生成する。なお、ＰＷＭパルス信号は、本発明における目標パルス信号の一例である。
【００３１】
パルス生成装置３０の出力端はトランジスタ１６のベースに接続されており、パルス生成装置３０は、生成したＰＷＭパルス信号をトランジスタ１６のベースに供給する。これにより、トランジスタ１６は、ベースに供給されたＰＷＭパルス信号に応じたデューティー比でオンオフし、電源装置１０の出力電圧が目標電圧に一致するように制御される。なお、パルス生成装置３０は、例えばＦＰＧＡ(Field-Programmable Gate Array)などで構成することができる。
【００３２】
次に図２を参照し、パルス生成装置３０の詳細を説明する。図２に示すパルス生成装置３０Ａは、指令値演算部３２、クロック生成部４４、周期信号生成部５６、第１補正部７０、第１検知部７２、第２補正部７８、第２検知部８０及びパルス生成部８６を含んでいる。
【００３３】
指令値演算部３２は、デジタル演算部２９から入力されたＰＷＭパルス信号のデューティー比の指令値に基づいて各種の指令値を演算する。指令値演算部３２はパルス幅指令値演算部３４、立ち上がりタイミング指令値演算部３６、立ち下がりタイミング指令値演算部３８、制御回路４０及びパルスパターン信号生成部４２を含んでいる。
【００３４】
パルス幅指令値演算部３４は、入力されたデューティー比の指令値に基づいて、ＰＷＭパルス信号の１周期のうち信号がハイレベルになっているオン時間Ｔonを決定する。そして、パルス幅指令値演算部３４は、決定したオン時間Ｔonを、予め設定されたＰＷＭパルス信号のパルス幅の時間分解能Δで除算することで、パルス幅指令値ｋを演算する(次の(１)式参照)。
ｋ＝Ｔon／Δ    …(１)
【００３５】
パルス幅指令値演算部３４には、立ち上がりタイミング指令値演算部３６、立ち下がりタイミング指令値演算部３８及びパルスパターン信号生成部４２が各々接続されており、パルス幅指令値ｋは立ち上がりタイミング指令値演算部３６、立ち下がりタイミング指令値演算部３８及びパルスパターン信号生成部４２に各々入力される。
【００３６】
ここで、本実施形態に係るパルス生成装置３０におけるパルス生成の基本原理を説明する。本実施形態では、一例として図３に示すクロックＡ,Ｂのように、周期が異なる２つのクロックを用いることで、パルス幅の時間分解能Δのパルスを生成する。なお、自然数Ｍを用いると、クロックＡの周期ＴＡは(２)式で、クロックＢの周期ＴＢは(３)式で、パルス幅の時間分解能Δは(４)式で、ＰＷＭパルス信号の周期Ｔswは(５)式で各々表される。
ＴＡ＝Ｍ・Δ    …(２)
ＴＢ＝(Ｍ＋１)・Δ    …(３)
Δ＝ＴＢ−ＴＡ＝(Ｍ＋１)・Δ−Ｍ・Δ    …(４)
Ｔsw＝Ｍ・(Ｍ＋１)・Δ    …(５)
【００３７】
なお、図３には、一例としてＭ＝３の場合を示しており、クロックＡの周期ＴＡ＝３・Δ、クロックＢの周期ＴＢ＝４・Δ、時間分解能Δ＝Ｔsw／１２となる。そして、ＰＷＭパルス信号の周期Ｔsw内におけるクロックＡ,Ｂの信号レベルの変化タイミングを選択的に組み合わせることで、図３にパルスパターン１〜１２として示すように、オン時間Ｔon(＝ｋ・Δ)が時間分解能Δ刻みで相違する１２種類のパルスパターンを生成することができる。
【００３８】
ＰＷＭパルス信号の周期Ｔswの始まりを時刻ｔ＝０とおいた場合、個々のパルスパターンにおいて、パルスの立ち上がりタイミングｔｒｉｓｅは(６)式で、パルスの立ち下がりタイミングｔｆａｌｌは(７)式で表される。
ｔｒｉｓｅ＝{ｋｍｏｄ (Ｍ＋１)}・ＴＡ＝{ｋ ｍｏｄ (Ｍ＋１)}・Ｍ・Δ    …(６)
ｔｆａｌｌ＝{ｋｍｏｄ Ｍ}・ＴＢ＝{ｋ ｍｏｄＭ}・(Ｍ＋１)・Δ    …(７)
なお、(６),(７)式における「Ａ ｍｏｄＢ」は、Ａ／Ｂの剰余を演算することを表す。
【００３９】
立ち上がりタイミング指令値演算部３６は、パルス幅指令値演算部３４から入力されたパルス幅指令値ｋに基づいて、上記(６)式によりパルスの立ち上がりタイミング指令値ｔｒｉｓｅを演算する。また、立ち下がりタイミング指令値演算部３８は、パルス幅指令値演算部３４から入力されたパルス幅指令値ｋに基づいて、上記(７)式によりパルスの立ち下がりタイミングの指令値ｔｆａｌｌを演算する。なお、立ち上がりタイミング指令値ｔｒｉｓｅは本発明における第１指令値の一例であり、立ち下がりタイミングの指令値ｔｆａｌｌは本発明における第２指令値の一例である。
【００４０】
立ち上がりタイミング指令値演算部３６及び立ち下がりタイミング指令値演算部３８は制御回路４０に接続されている。立ち上がりタイミング指令値演算部３６が演算したパルスの立ち上がりタイミング指令値ｔｒｉｓｅは、制御回路４０を経由して所定のタイミングで第１検知部７２に入力され、立ち下がりタイミング指令値演算部３８が演算したパルスの立ち下がりタイミング指令値ｔｆａｌｌは、制御回路４０を経由して所定のタイミングで第２検知部８０に入力される。
【００４１】
パルスパターン信号生成部４２は、パルス幅指令値演算部３４から入力されたパルス幅指令値ｋに基づいて、ＰＷＭパルス信号の１周期中の発生パルス数に応じて信号レベルが切り替わるパルスパターン信号を生成する。一例として、図３に示す１２種類のパルスパターンでは、パルスパターン１〜６,８,９,１２の発生パルス数＝１、パルスパターン７,１０,１１の発生パルス数＝２となっている。この例において、パルスパターン信号生成部４２は、パルス幅指令値ｋ＝１０又は１１の場合と、それ以外の場合と、でパルスパターン信号の信号レベルを切り替える。
【００４２】
なお、本実施形態において、パルスパターン信号生成部４２は、より詳しくは、パルスパターン信号の信号レベルの論理を、ＰＷＭパルス信号の１周期毎に反転させる。例えば、パルスパターン信号生成部４２は、ＰＷＭパルス信号の奇数番目の周期では、発生パルス数＝１の場合にパルスパターン信号をローレベル、発生パルス数＝２の場合にパルスパターン信号をハイレベルとし、ＰＷＭパルス信号の偶数番目の周期では、発生パルス数＝１の場合にパルスパターン信号をハイレベル、発生パルス数＝２の場合にパルスパターン信号をローレベルとする。パルスパターン信号の一例を図５に示す。
【００４３】
クロック生成部４４は、原クロック信号生成部４６、第１逓倍／分周部４８、第２逓倍／分周部５０、第３逓倍／分周部５２及び第４逓倍／分周部５４を含んでいる。原クロック信号生成部４６は、周期がＴ０の原クロック信号を生成し、第１逓倍／分周部４８〜第４逓倍／分周部５４へ各々出力する。
【００４４】
第１逓倍／分周部４８は、原クロック信号生成部４６から入力された原クロック信号の周期Ｔ０を１／(Ｄ１・ｐ)倍にした第１クロック信号を生成する。なお、本実施形態ではｐ≧２であり、第１クロック信号の周期Ｔ１＝Ｔ０／(Ｄ１・ｐ)である。図４には、原クロック信号の周期Ｔ０を１／Ｄ１倍にした信号の一例を「第１クロックの元の信号」と表記して示し、この信号の周期を更に１／ｐ倍にした信号の一例を第１クロック信号として示す。なお、図２では第１逓倍／分周部４８を、入力されたクロック信号の周期を１／Ｄ１倍にする機能ブロックと、入力されたクロック信号の周期を１／ｐ倍にする機能ブロックと、に分けて示しているが、第１逓倍／分周部４８は単一の回路によって実現することも可能である。
【００４５】
第２逓倍／分周部５０は、原クロック信号生成部４６から入力された原クロック信号の周期Ｔ０を１／(Ｄ２・ｑ)倍にした第２クロック信号を生成する。なお、本実施形態ではｑ≧２であり、第２クロック信号の周期Ｔ２＝Ｔ０／(Ｄ２・ｑ)である。図４には、原クロック信号の周期Ｔ０を１／Ｄ２倍にした信号の一例を「第２クロックの元の信号」と表記して示し、この信号の周期を更に１／ｑ倍にした信号の一例を第２クロック信号として示す。なお、図２では第２逓倍／分周部５０を、入力されたクロック信号の周期を１／Ｄ２倍にする機能ブロックと、入力されたクロック信号の周期を１／ｑ倍にする機能ブロックと、に分けて示しているが、第２逓倍／分周部５０は単一の回路によって実現することも可能である。
【００４６】
上記の第１及び第２クロック信号を、図３に示したクロックＡ,Ｂとして用いた場合、第１パルス信号の周期Ｔ１は先の(２)式に代えて次の(８)式で表され、第２パルス信号の周期Ｔ２は先の(３)式に代えて次の(９)式で表され、ＰＷＭパルス信号の周期Ｔswは先の(５)式に代えて次の(10)式で表される。
Ｔ１＝Ｍ・Δ／ｐ    …(８)
Ｔ２＝(Ｍ＋１)・Δ／ｑ    …(９)
Ｔsw＝Ｍ・(Ｍ＋１)・Δ／(ｐ・ｑ)    …(10)
【００４７】
第３逓倍／分周部５２は、原クロック信号生成部４６から入力された原クロック信号の周期Ｔ０を１／Ｄ３倍にした第３クロック信号を生成する。第３クロック信号の周期Ｔ３＝Ｔ０／Ｄ３＝Ｔsw／ａである。また、第４逓倍／分周部５４は、原クロック信号生成部４６から入力された原クロック信号の周期Ｔ０を１／Ｄ４倍にした第４クロック信号を生成する。第４クロック信号の周期Ｔ４＝Ｔ０／Ｄ４＝Ｔsw／ｂであり、ａ,ｂは自然数かつ最大公約数＝１である。図４には、第３クロック信号及び第４クロック信号の一例を各々示す。
【００４８】
周期信号生成部５６は第１の立ち上がりエッジ検出ワンパルス回路５８、第２の立ち上がりエッジ検出ワンパルス回路６０、第１ＡＮＤ回路６２、第１の立ち下がりエッジ検出ワンパルス回路６４、第２の立ち下がりエッジ検出ワンパルス回路６６及び第２ＡＮＤ回路６８を含んでいる。
【００４９】
第１の立ち上がりエッジ検出ワンパルス回路５８は、クロック生成部４４から第１クロック信号及び第３クロック信号が入力され、第３クロック信号がハイレベルになっている期間に第１クロック信号がハイレベルになると、第１クロック信号がハイレベルの間、ハイレベルとなる第１／第３クロック同期信号(一例を図４に示す)を生成し、生成した第１／第３クロック同期信号を第１ＡＮＤ回路６２へ出力する。なお、第１の立ち上がりエッジ検出ワンパルス回路５８は、第３クロック信号がハイレベルになっている期間に第１クロック信号がハイレベルになると、所定期間ハイレベルとなる第１／第３クロック同期信号を生成・出力してもよい。
【００５０】
第２の立ち上がりエッジ検出ワンパルス回路６０はクロック生成部４４から第１クロック信号及び第４クロック信号が入力され、第４クロック信号がハイレベルになっている期間に第１クロック信号がハイレベルになると、第１クロック信号がハイレベルの間、ハイレベルとなる第１／第４クロック同期信号(一例を図４に示す)を生成し、生成した第１／第４クロック同期信号を第１ＡＮＤ回路６２へ出力する。なお、第２の立ち上がりエッジ検出ワンパルス回路６０は、第４クロック信号がハイレベルになっている期間に第１クロック信号がハイレベルになると、所定期間ハイレベルとなる第１／第４クロック同期信号を生成・出力してもよい。
【００５１】
第１ＡＮＤ回路６２は、第１の立ち上がりエッジ検出ワンパルス回路５８から入力された第１／第３クロック同期信号と、第２の立ち上がりエッジ検出ワンパルス回路６０から入力された第１／第４クロック同期信号と、の論理積に相当する信号、すなわちＰＷＭパルス信号の周期Ｔswでパルスが発生する周期信号を生成し、生成した周期信号を第１検知部７２へ出力する。図４には、第１ＡＮＤ回路６２から出力される周期信号の一例を「周期信号(第１／第３クロック同期信号と第１／第４クロック同期信号の合成)」と表記して示す。
【００５２】
第１の立ち下がりエッジ検出ワンパルス回路６４は、クロック生成部４４から第２クロック信号及び第３クロック信号が入力され、第３クロック信号がハイレベルになっている期間に第２クロック信号がハイレベルになると、第２クロック信号がハイレベルの間、ハイレベルとなる第２／第３クロック同期信号(一例を図４に示す)を生成し、生成した第２／第３クロック同期信号を第２ＡＮＤ回路６８へ出力する。なお、第１の立ち下がりエッジ検出ワンパルス回路６４は、第３クロック信号がハイレベルになっている期間に第２クロック信号がハイレベルになると、所定期間ハイレベルとなる第２／第３クロック同期信号を生成・出力してもよい。
【００５３】
第２の立ち下がりエッジ検出ワンパルス回路６６はクロック生成部４４から第２クロック信号及び第４クロック信号が入力され、第４クロック信号がハイレベルになっている期間に第２クロック信号がハイレベルになると、第２クロック信号がハイレベルの間、ハイレベルとなる第２／第４クロック同期信号(一例を図４に示す)を生成し、生成した第２／第４クロック同期信号を第２ＡＮＤ回路６８へ出力する。なお、第２の立ち下がりエッジ検出ワンパルス回路６６は、第４クロック信号がハイレベルになっている期間に第２クロック信号がハイレベルになると、所定期間ハイレベルとなる第２／第４クロック同期信号を生成・出力してもよい。
【００５４】
第２ＡＮＤ回路６８は、第１の立ち下がりエッジ検出ワンパルス回路６４から入力された第２／第３クロック同期信号と、第２の立ち下がりエッジ検出ワンパルス回路６６から入力された第２／第４クロック同期信号と、の論理積に相当する信号、すなわちＰＷＭパルス信号の周期Ｔswでパルスが発生する周期信号を生成し、生成した周期信号を第２検知部８０へ出力する。図４には、第２ＡＮＤ回路６８から出力される周期信号の一例を「周期信号(第２／第３クロック同期信号と第２／第４クロック同期信号の合成)」と表記して示す。
【００５５】
なお、図４に示すように、本実施形態では第１ＡＮＤ回路６２から出力される周期信号と第２ＡＮＤ回路６８から出力される周期信号が同一の信号になる。このため、第１の立ち上がりエッジ検出ワンパルス回路５８、第２の立ち上がりエッジ検出ワンパルス回路６０及び第１ＡＮＤ回路６２の組と、第１の立ち下がりエッジ検出ワンパルス回路６４、第２の立ち下がりエッジ検出ワンパルス回路６６及び第２ＡＮＤ回路６８の組と、の一方を省略し、残した他方の組で生成された周期信号を、第１検知部７２及び第２検知部８０に各々出力するように構成してもよい。
【００５６】
第１補正部７０は、クロック生成部４４から第１クロック信号が入力され、入力された第１クロック信号の周期Ｔ１をｐ倍にした補正第１クロック信号を生成し、生成した補正第１クロック信号を第１検知部７２へ出力する。図４には、第１補正部７０から出力される補正第１クロック信号の一例(ｐ＝２の例)を「第１クロックの２分周信号」と表記して示す。
【００５７】
第１検知部７２は、第１クロック計数部７４及び立ち上がりパルスエッジ信号形成部７６Ａを含んでいる。第１クロック計数部７４は、クロック生成部４４から第１クロック信号が入力されると共に、周期信号生成部５６の第１ＡＮＤ回路６２から周期信号がクリア信号CLRとして入力され、第１補正部７０から補正第１クロック信号がクロック・イネーブル信号CEとして入力される。
【００５８】
第１クロック計数部７４は、クリア信号CLR(周期信号)としてパルスが入力される度に、計数値をリセットして加算計数又は減算計数を交互に開始する(加算計数の場合の計数値の初期値は０、減算計数の場合の計数値の初期値はＭ)。そして、第１クロック計数部７４は、クロック・イネーブル信号CE(補正第１クロック信号)がハイレベルの間に、第１クロック信号のパルスが入力される度に、計数値を１ずつイクリメントする(加算計数の場合)か、又は、計数値を１ずつデクリメントする(減算計数の場合)。図５には、Ｍ＝３、Δ＝Ｔsw／１２の場合に、第１クロック計数部７４から出力される計数値の推移の一例を「第１クロック計数部出力」と表記して示す。
【００５９】
立ち上がりパルスエッジ信号形成部７６Ａは、第１クロック計数部７４から計数値が入力され、指令値演算部３２から立ち上がりタイミング指令値ｔｒｉｓｅが入力され、周期信号生成部５６の第１ＡＮＤ回路６２から周期信号が入力される。立ち上がりパルスエッジ信号形成部７６Ａは、入力された周期信号がハイレベルになる度に出力信号(立ち上がりパルスエッジ信号)をハイレベルに切り替え、入力された計数値が入力された立ち上がりタイミング指令値ｔｒｉｓｅに達すると(本発明における第１タイミングに相当するタイミングで)、出力する立ち上がりパルスエッジ信号をローレベルに切り替える。なお、立ち上がりパルスエッジ信号は本発明における第１タイミング検知信号の一例である。
【００６０】
図５には、周期信号の１周期目の立ち上がりタイミング指令値ｔｒｉｓｅ＝２、周期信号の２周期目の立ち上がりタイミング指令値ｔｒｉｓｅ＝１、周期信号の３周期目の立ち上がりタイミング指令値ｔｒｉｓｅ＝３、周期信号の４周期目の立ち上がりタイミング指令値ｔｒｉｓｅ＝２の場合に、立ち上がりパルスエッジ信号形成部７６Ａから出力される立ち上がりパルスエッジ信号の一例を示す。
【００６１】
第２補正部７８は、クロック生成部４４から第２クロック信号が入力され、入力された第２クロック信号の周期Ｔ２をｑ倍にした補正第２クロック信号を生成し、生成した補正第２クロック信号を第２検知部８０へ出力する。図４には、第２補正部７８から出力される補正第２クロック信号の一例(ｑ＝２の例)を「第２クロックの２分周信号」と表記して示す。
【００６２】
第２検知部８０は、第２クロック計数部８２及び立ち下がりパルスエッジ信号形成部８４Ａを含んでいる。第２クロック計数部８２は、クロック生成部４４から第２クロック信号が入力されると共に、周期信号生成部５６の第２ＡＮＤ回路６８から周期信号がクリア信号CLRとして入力され、第２補正部７８から補正第２クロック信号がクロック・イネーブル信号CEとして入力される。
【００６３】
第２クロック計数部８２は、クリア信号CLR(周期信号)としてパルスが入力される度に、計数値をリセットして加算計数又は減算計数を交互に開始する(加算計数の場合の計数値の初期値は０、減算計数の場合の計数値の初期値はＭ＋１)。そして、第２クロック計数部８２は、クロック・イネーブル信号CE(補正第２クロック信号)がハイレベルの間に、第２クロック信号のパルスが入力される度に、計数値を１ずつイクリメントする(加算計数の場合)か、又は、計数値を１ずつデクリメントする(減算計数の場合)。図５には、Ｍ＝３、Δ＝Ｔsw／１２の場合に、第２クロック計数部８２から出力される計数値の推移の一例を「第２クロック計数部出力」と表記して示す。
【００６４】
立ち下がりパルスエッジ信号形成部８４Ａは、第２クロック計数部８２から計数値が入力され、指令値演算部３２から立ち下がりタイミング指令値ｔｆａｌｌが入力され、周期信号生成部５６の第２ＡＮＤ回路６８から周期信号が入力される。立ち下がりパルスエッジ信号形成部８４Ａは、入力された周期信号がハイレベルになる度に出力信号(立ち下がりパルスエッジ信号)をハイレベルに切り替え、入力された計数値が入力された立ち下がりタイミング指令値ｔｆａｌｌに達すると(本発明における第２タイミングに相当するタイミングで)、出力する立ち下がりパルスエッジ信号をローレベルに切り替える。なお、立ち下がりパルスエッジ信号は本発明における第２タイミング検知信号の一例である。
【００６５】
図５には、周期信号の１周期目の立ち下がりタイミング指令値ｔｆａｌｌ＝２、周期信号の２周期目の立ち下がりタイミング指令値ｔｆａｌｌ＝０、周期信号の３周期目の立ち下がりタイミング指令値ｔｆａｌｌ＝１、周期信号の４周期目の立ち下がりタイミング指令値ｔｆａｌｌ＝２の場合に、立ち下がりパルスエッジ信号形成部８４Ａから出力される立ち下がりパルスエッジ信号の一例を示す。
【００６６】
パルス生成部８６は、立ち上がりパルスエッジ信号形成部７６Ａ、立ち下がりパルスエッジ信号形成部８４Ａ及びパルスパターン信号生成部４２に接続されており、立ち上がりパルスエッジ信号形成部７６Ａから立ち上がりパルスエッジ信号が入力され、立ち下がりパルスエッジ信号形成部８４Ａから立ち下がりパルスエッジ信号が入力され、パルスパターン信号生成部４２からパルスパターン信号が入力される。
【００６７】
図２は、パルス生成部８６を３入力のＸＯＲ(排他的論理和)回路８８で構成した態様を示しており、パルス生成部８６は、立ち上がりパルスエッジ信号と立ち下がりパルスエッジ信号とパルスパターン信号との排他的論理和に相当する信号を、ＰＷＭパルス信号として出力する。上記構成により、図３に一例を示したようなオン時間Ｔon(＝ｋ・Δ)が時間分解能Δ刻みで相違する複数種類のパルスパターンの中から、ＰＷＭパルス信号の各周期毎に、パルス幅指令値ｋの値に応じたパルスパターンが選択的にＰＷＭパルス信号として出力される。なお、図５には、パルス生成部８６から出力されるＰＷＭパルス信号の一例を示す。
【００６８】
次に本実施形態の作用を説明する。本実施形態に係るパルス生成装置３０Ａは、例えば電源装置１０を車両などに搭載した場合に、パルス生成装置３０Ａが発生する電磁波ノイズがＡＭラジオ電波の受信を妨害することを回避するために、ＰＷＭパルス信号の周期Ｔsw(スイッチング周期ともいう)が、ＡＭラジオの電波の周波数帯域(概ね500〜1600[ｋＨz])に対応する範囲から外れていることが望ましい。これは、ＰＷＭパルス信号の周波数ｆsw(＝１／Ｔsw)を、例えば２[ＭＨz]にすれば達成できる。
【００６９】
しかし、周波数ｆsw＝２[ＭＨz]のＰＷＭパルス信号のパルス幅を、例えば4096以上の分解能で制御しようとすると、パルス幅の時間分解能は100[ｐｓ](＝１／２[ＭＨz]×4096)以下にまで小さくする必要がある。この時間分解能を単にクロック信号の高周波数化で実現する場合に、必要になるクロック信号の周波数は10[ＧＨz]で、一般的なクロック信号の周波数の20倍以上になるので現実的ではない。このため、本実施形態に係るパルス生成装置３０Ａは、先に図３を用いて基本原理を説明したように、時間分解能Δだけ周期が異なる２つのクロックを用いることで、パルス信号のパルス幅を時間分解能Δ刻みで制御する技術を利用している。
【００７０】
但し、この技術においても、パルス幅の時間分解能が小さくなってくると、周期の異なるクロックのパルス数を計数する２つのカウンタの計数開始タイミングを２つのクロックと合わせないと、カウンタの計数値にずれが生じることで、ＰＷＭパルス信号のパルス幅が指令値に対して誤差が生じる。この問題に対し、先に説明した特許文献２に記載の技術は、基準クロック生成部及び調整用クロック生成部に１周期毎にそれぞれリセット信号を入力することで、上記のタイミング合わせを実現している。しかし、特許文献２に記載の技術は、クロック生成部の回路の作り込みなどに精度が要求され、生成するパルス信号の周期や分解能の変更などの目標仕様の変更に対応することに、コストと時間が掛かるという別の問題を抱えている。
【００７１】
このため、本実施形態では、クロック生成部４４が、原クロック信号から、それぞれパルス数の計数対象である、周期Ｔ１＝Ｔs／((Ｍ＋１)・ｐ)の第１クロック信号と、周期Ｔ２＝Ｔs／(Ｍ・ｑ)の第２クロック信号と、を各々生成することに加えて、周期Ｔ３＝Ｔs／ａの第３クロック信号、及び、周期Ｔ４＝Ｔs／ｂの第４クロック信号(但しａ,ｂは自然数かつ最大公約数＝１)も各々生成する。
【００７２】
また、周期信号生成部５６は、第１クロック信号と、第３クロック信号と、第４クロック信号と、が同期したタイミングでパルスが発生する周期信号(図４に「第１／第３クロック同期信号と第１／第４クロック同期信号の合成」と表記した周期信号)を生成すると共に、第２クロック信号と、第３クロック信号と、第４クロック信号と、が同期したタイミングでパルスが発生する周期信号(図４に「第２／第３クロック同期信号と第２／第４クロック同期信号の合成」と表記した周期信号)を生成する。
【００７３】
そして、第１検知部７２は、周期信号のパルス発生タイミングからの第１クロック信号のパルス数が、入力された立ち上がりタイミング指令値ｔｒｉｓｅに達するタイミングを検知して立ち上がりパルスエッジ信号を形成する。また、第２検知部８０は、周期信号のパルス発生タイミングからの第２クロック信号のパルス数が、入力された立ち下がりタイミング指令値ｔｆａｌｌに達するタイミングを検知して立ち下がりパルスエッジ信号を形成する。
【００７４】
このように、本実施形態では、クロック生成部４４が、原クロック信号から第３クロック信号及び第４クロック信号を生成し、周期信号生成部５６が、第１クロック信号又は第２クロック信号と、第３クロック信号と、第４クロック信号と、から周期信号を生成し、第１検知部７２及び第２検知部８０が、周期信号のパルス発生タイミングからの第１クロック信号又は第２クロック信号のパルス数を計数するので、第１検知部７２及び第２検知部８０のパルス数の計数開始タイミングが、第１及び第２クロック信号のタイミングに合うことになる。
【００７５】
また、本実施形態では、クロック生成部４４が原クロック信号から各々生成した第１〜第４クロック信号を用いてＰＷＭパルス信号を生成するが、第１〜第４クロック信号の周期Ｔ１〜Ｔ４は何れもＰＷＭパルス信号の周期Ｔswのｎ／ｍ倍(ｎ,ｍは自然数)であるので、クロック生成部４４を、原クロック信号を分周及び逓倍の少なくとも一方により第１乃至第４クロック信号を生成する、という簡単かつ周期Ｔ１〜Ｔ４の変更も容易な構成としている。これにより、ＰＷＭパルス信号の周期などの目標仕様の変更にも容易に対応することができる。
【００７６】
また、本実施形態では、第１検知部７２が検知する立ち上がりパルスエッジのタイミングが立ち上がりタイミング指令値ｔｒｉｓｅに応じて定まり、第２検知部８０が検知する立ち下がりパルスエッジのタイミングが立ち下がりタイミング指令値ｔｆａｌｌに応じて定まるので、立ち上がりパルスエッジ及び立ち下がりパルスエッジのタイミング、すなわち、ＰＷＭパルス信号の信号レベルが立ち上がりタイミング指令値ｔｒｉｓｅに応じて立ち上がるタイミング、及び、ＰＷＭパルス信号の信号レベルが立ち下がりタイミング指令値ｔｆａｌｌに応じて立ち下がるタイミングを、互いに独立して時間分解能Δ刻みで正確に制御できることは言うまでもない。
【００７７】
ところで、本実施形態では、第１クロック信号及び第２クロック信号の一方と、第３クロック信号と、第４クロック信号と、が同期したタイミングで周期信号のパルスが発生するので、周期信号の生成に用いる３種類のクロック信号がＰＷＭパルス信号の周期Ｔsよりも短い周期で同期する（例えば３種類のクロック信号が全てハイレベルになる）期間が生ずると、周期信号のパルス発生タイミングからの第１クロック信号及び第２クロック信号のパルス数が本来の値からずれ、ＰＷＭパルス信号の制御に狂いが生ずる。
【００７８】
一例として図６には、図４のタイミングチャートに対し、第１クロック信号の周期Ｔ１をｐ倍、第２クロック信号の周期Ｔ２をｑ倍にしたと仮定したときのタイミングチャートを示す。
【００７９】
図６において、スイッチング周期として示す期間のうち、第３クロック信号が２回目にハイレベルになっている期間と、第４クロック信号が２回目にハイレベルになっている期間と、は一部重なっており、この重なっている期間内に第１クロック信号もハイレベルに変化している。これにより、同期間に、第１／第３クロック同期信号及び第１／第４クロック同期信号が各々ハイレベルとなっており、これに伴い、この第１／第３クロック同期信号と第１／第４クロック同期信号とを合成した周期信号に、図６に「×」と表記して示すように、ＰＷＭパルス信号の周期Ｔsw(＝図６に示すスイッチング周期)よりも短い周期でパルスが発生している。
【００８０】
また、図６において、スイッチング周期として示す期間のうち、第３クロック信号が３回目にハイレベルになっている期間と、第４クロック信号が３回目にハイレベルになっている期間と、も一部重なっており、この重なっている期間内に第２クロック信号もハイレベルに変化している。これにより、同期間に、第２／第３クロック同期信号及び第２／第４クロック同期信号が各々ハイレベルとなっており、これに伴い、この第２／第３クロック同期信号と第２／第４クロック同期信号とを合成した周期信号に、図６に「×」と表記して示すように、ＰＷＭパルス信号の周期Ｔsw(＝図６に示すスイッチング周期)よりも短い周期でパルスが発生している。
【００８１】
上記のように、ＰＷＭパルス信号の周期Ｔswよりも短い周期で周期信号にパルスが発生すると、その都度、第１クロック計数部７４の計数値及び第２クロック計数部８２の計数値がクリアされてしまうので、ＰＷＭパルス信号の制御に狂いが生ずる。
【００８２】
このため、本実施形態では、ＰＷＭパルス信号の周期Ｔswよりも短い周期で周期信号にパルスが発生することを防止するため、図７に示すように、第１クロック信号の周期Ｔ１及び第２クロック信号の周期Ｔ２の各々が、周期信号のパルス発生タイミングから次のパルス発生タイミングまでの期間を周期Ｔ３毎に分割したときの個々の第１部分期間の境界時刻ｔ１と、前記期間を周期Ｔ４毎に分割したときの個々の第２部分期間の境界時刻ｔ２と、の差の絶対値の最小値ｔminよりも小さい、という条件を設け、この条件を満たすように構成している。
【００８３】
具体的には、上記の条件を満たすために、ｐ,ｑ≧２とし、クロック生成部４４の第１逓倍／分周部４８が原クロック信号の周期Ｔ０を１／(Ｄ１・ｐ)倍にした第１クロック信号を生成し、第２逓倍／分周部５０が原クロック信号の周期Ｔ０を１／(Ｄ２・ｑ)倍にした第２クロック信号を生成することで、第２クロック信号の周期Ｔ２と第１クロック信号の周期Ｔ１との差をパルス幅の時間分解能Δの２倍以上としている。また、第１補正部７０が第１クロック信号の周期Ｔ１をｐ倍にした補正第１クロック信号を生成して第１検知部７２へ出力し、第２補正部７８が第２クロック信号の周期Ｔ２をｑ倍にした補正第２クロック信号を生成して第２検知部８０へ出力している。
【００８４】
そして、上記の条件が満たされていることで、図４に示すように、第１／第３クロック同期信号と第１／第４クロック同期信号とを合成した周期信号、及び、第２／第３クロック同期信号と第２／第４クロック同期信号とを合成した周期信号に、ＰＷＭパルス信号の周期Ｔswよりも短い周期でパルスが発生することが防止される。
【００８５】
従って、本実施形態によれば、原クロック信号から第３クロック信号及び第４クロック信号を生成し、第１クロック信号又は第２クロック信号と、第３クロック信号と、第４クロック信号と、から周期信号を生成し、周期信号のパルス発生タイミングからの第１クロック信号又は第２クロック信号のパルス数を計数する場合に、ＰＷＭパルス信号の周期Ｔswでパルスが発生する周期信号を得ることができ、ＰＷＭパルス信号のパルス幅を正確に制御することができる。
【００８６】
また、本実施形態では、第１検知部７２の第１クロック計数部７４は、周期信号のパルス発生タイミングからの第１クロック信号のパルス数の計数を、周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返し、第２検知部８０の第２クロック計数部８２は、周期信号のパルス発生タイミングからの第２クロック信号のパルス数の計数を、周期信号のパルス発生タイミングの度に、加算計数と減算計数とを交互に繰り返している。
【００８７】
これにより、第１クロック計数部７４及び第２クロック計数部８２が、周期信号のパルス発生タイミングの度に、加算計数又は減算計数のみを繰り返す場合と比較して、立ち上がりタイミング指令値ｔｒｉｓｅ及び立ち下がりタイミング指令値ｔｆａｌｌの少なくとも一方が一定値のまま継続したとしても、第１検知部７２が検知する立ち上がりパルスエッジのタイミング及び第２検知部８０が検知する立ち下がりパルスエッジのタイミングが周期信号のパルス発生タイミングの度(周期信号の１周期毎)に変化することになる。従って、ＰＷＭパルス信号の信号レベルが変化するタイミングが周期的になることによる電源装置１０からの電磁ノイズの発生を抑制することができる。
【００８８】
なお、パルス生成装置３０の構成は、図２に示すパルス生成装置３０Ａに限られるものではない。図８にはパルス生成装置３０Ｂを示す。パルス生成装置３０Ｂは、パルス生成装置３０Ａと比較して、立ち上がりパルスエッジ信号形成部７６Ａに代えて立ち上がりパルスエッジ信号形成部７６Ｂが設けられ、立ち下がりパルスエッジ信号形成部８４Ａに代えて立ち下がりパルスエッジ信号形成部８４Ｂが設けられ、３入力のＸＯＲ回路８８に代えて２入力のＸＯＲ回路９０が設けられている点で相違している。
【００８９】
立ち上がりパルスエッジ信号形成部７６Ｂ及び立ち下がりパルスエッジ信号形成部８４Ｂはパルスパターン信号生成部４２にも接続され、パルスパターン信号生成部４２からパルスパターン信号が入力される。図９Ａ,９Ｂに示すように、立ち上がりパルスエッジ信号形成部７６Ｂは、パルスパターン信号生成部４２から入力されるパルスパターン信号の信号レベル、すなわちＰＷＭパルス信号の１周期における発生パルス数が１か２かに応じて、出力する立ち上がりパルスエッジ信号の論理を反転させる。
【００９０】
具体的には、立ち上がりパルスエッジ信号形成部７６Ｂは、入力されたパルスパターン信号が発生パルス数＝１を表す信号レベルの場合、図９Ａに示すように、入力された周期信号がハイレベルになると出力する立ち上がりパルスエッジ信号をハイレベルにし、入力された計数値が入力された立ち上がりタイミング指令値ｔｒｉｓｅに達すると、出力する立ち上がりパルスエッジ信号をローレベルに切り替える。
【００９１】
一方、入力されたパルスパターン信号が発生パルス数＝２を表す信号レベルの場合、立ち上がりパルスエッジ信号形成部７６Ｂは、図９Ｂに示すように、入力された周期信号がハイレベルになると出力する立ち上がりパルスエッジ信号をローレベルにし、入力された計数値が入力された立ち上がりタイミング指令値ｔｒｉｓｅに達すると、出力する立ち上がりパルスエッジ信号をハイレベルに切り替える。
【００９２】
これにより、立ち上がりパルスエッジ信号形成部７６Ｂからの立ち上がりパルスエッジ信号と、立ち下がりパルスエッジ信号形成部８４Ｂからの立ち下がりパルスエッジ信号と、のＸＯＲに相当するＸＯＲ回路９０の出力信号、すなわちＰＷＭパルス信号は、発生パルス数＝１の場合は、図９Ａに示すようにＰＷＭパルス信号の１周期に１個のパルスが出力され、発生パルス数＝２の場合は、図９Ｂに示すようにＰＷＭパルス信号の１周期に２個のパルスが出力される。
【００９３】
続いて、図１０に示したパルス生成装置３０Ｃを説明する。パルス生成装置３０Ｃは、パルス生成装置３０Ｂと比較して、２入力のＸＯＲ回路９０に代えてセット優先ＲＳフリップフロップ９２が設けられており、立ち上がりパルスエッジ信号形成部７６Ｂからの立ち上がりパルスエッジ信号がセット優先ＲＳフリップフロップ９２のセット端子Sに入力され、立ち下がりパルスエッジ信号形成部８４Ｂからの立ち下がりパルスエッジ信号がセット優先ＲＳフリップフロップ９２のリセット端子Rに入力される点で相違している。
【００９４】
セット優先ＲＳフリップフロップ９２は、セット端子Sの入力信号がハイレベルの場合は、リセット端子の入力信号のレベルに拘わらず出力信号をハイレベルにし、セット端子Sの入力信号がローレベルの場合は、リセット端子の入力信号がハイレベルであれば出力信号をローレベルにし、リセット端子の入力信号もローレベルであれば出力信号を現在のレベルのまま維持する。
【００９５】
従って、パルス生成部８６をセット優先ＲＳフリップフロップ９２で構成した場合、図１１Ａに示すように、セット端子Sに入力される立ち上がりパルスエッジ信号よりもパルス幅の小さいＰＷＭパルス信号を生成することができない。しかし、例えばスイッチング素子の駆動では、スイッチング素子の応答性の問題により、パルス幅の小さいＰＷＭパルス信号を生成する必要が無いので、このような用途には適用可能である。
【００９６】
また、パルス生成部８６としては、上記で説明したＸＯＲ回路８８,９０やセット優先ＲＳフリップフロップ９２以外に、ゲート回路を適用することも可能である。図１１Ｂには、ゲート回路の一例としてＡＮＤゲートの動作を示す。ＡＮＤゲートを含むゲート回路は、セット優先ＲＳフリップフロップ９２のようなＰＷＭパルス信号のパルス幅の制限はなく、様々な用途に適用可能である。
【００９７】
また、上記では第１クロック計数部７４及び第２クロック計数部８２が、周期信号のパルス発生タイミングの度に加算計数と減算計数とを交互に繰り返す態様を説明したが、これに限定されるものではなく、周期信号のパルス発生タイミングの度に加算計数又は減算計数をランダムに行うようにしてもよい。この場合も、電源装置１０からの電磁ノイズの発生を抑制することができる。なお、第１クロック計数部７４及び第２クロック計数部８２が、加算計数のみ、又は、減算計数のみを繰り返す場合は、電源装置１０から発生する電磁ノイズが増大するが、本発明はこのような態様も権利範囲に含むものである。
【００９８】
また、上記では第１補正部７０が第１クロック信号の周期Ｔ１をｐ倍にした補正第１クロック信号を生成して第１検知部７２へ出力し、第２補正部７８が第２クロック信号の周期Ｔ２をｑ倍にした補正第２クロック信号を生成して第２検知部８０へ出力する態様を説明した。しかし、これに限定されるものではなく、例えば、第１補正部７０が立ち上がりタイミング指令値ｔｒｉｓｅをｐ倍にして第１検知部７２へ出力し、第２補正部７８が、立ち下がりタイミング指令値ｔｆａｌｌをｑ倍にして第２検知部８０へ出力するように構成してもよい。
【００９９】
更に、上記では、周期Ｔ１,Ｔ２の各々が、境界時刻ｔ１と境界時刻ｔ２との差の絶対値の最小値ｔminよりも小さい、という条件を満たすために、ｐ,ｑ≧２とした態様を説明した。すなわち、クロック生成部４４の第１逓倍／分周部４８が原クロック信号の周期Ｔ０を１／(Ｄ１・ｐ)倍にした第１クロック信号を生成し、第２逓倍／分周部５０が原クロック信号の周期Ｔ０を１／(Ｄ２・ｑ)倍にした第２クロック信号を生成することで、第２クロック信号の周期Ｔ２と第１クロック信号の周期Ｔ１との差をパルス幅の時間分解能Δの２倍以上とした態様を説明した。しかし、これに限定されるものではなく、ＰＷＭパルス信号の周期Ｔsw、パルス幅の時間分解能Δなどのパラメータの関係によっては、原クロック信号の周期Ｔ０を１／ｐや１／ｑ倍にすることなく、上記の条件を満たした第１クロック信号及び第２クロック信号を生成することも可能である。この場合、少なくとも第１補正部７０及び第２補正部７８を省略できることで、構成が簡単になる。
【０１００】
また、上記では本発明を、電源装置１０の出力電圧のＰＷＭ制御に用いるＰＷＭパルス信号の生成に適用した態様を説明したが、本発明に係るパルス生成装置は電源装置に搭載することに限定されるものではなく、パルス生成装置が生成したパルス信号をＰＷＭ制御に用いることに限定されるものではない。本発明に係るパルス生成装置は、例えばクロックジェネレータ等の他の用途にも利用可能である。
【符号の説明】
【０１０１】
１０…電源装置、３０,３０Ａ, ３０Ｂ, ３０Ｃ…パルス生成装置、３２…指令値演算部、３４…パルス幅指令値演算部、３６…立ち上がりタイミング指令値演算部、３８…立ち下がりタイミング指令値演算部、４２…パルスパターン信号生成部、４４…クロック生成部、４６…原クロック信号生成部、４８…第１逓倍／分周部、５０…第２逓倍／分周部、５２…第３逓倍／分周部、５４…第４逓倍／分周部、５６…周期信号生成部、５８…第１の立ち上がりエッジ検出ワンパルス回路、６０…第２の立ち上がりエッジ検出ワンパルス回路、６２…第１ＡＮＤ回路、６４…第１の立ち下がりエッジ検出ワンパルス回路、６６…第２の立ち下がりエッジ検出ワンパルス回路、６８…第２ＡＮＤ回路、７０…第１補正部、７２…第１検知部、７４…第１クロック計数部、７６Ａ,７６Ｂ…立ち上がりパルスエッジ信号形成部、７８…第２補正部、８０…第２検知部、８２…第２クロック計数部、８４Ａ,８４Ｂ…立ち下がりパルスエッジ信号形成部、８６…パルス生成部、８８…ＸＯＲ回路、９０…ＸＯＲ回路、９２…セット優先ＲＳフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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