(57)【要約】【課題】ビット線に流れるリーク電流の大きさを所定値以下に抑制する。【解決手段】半導体記憶装置１は、アレイ状に配置された複数のメモリセルＭＣと、行方向に配列される複数のメモリセルＭＣ毎に、何れか１つを選択する第１選択回路３１と、ビット線ＢＬの何れか１つを選択する第２選択回路３２とを有する。また、半導体記憶装置１は、リーク電流判定回路２５と、バックゲート電圧記憶回路２６と、バックゲート電圧供給回路２７とを更に有する。リーク電流判定回路２５は、接続されているすべてのメモリセルが非選択状態であるリーク電流の大きさが基準電流値以下であるか否かを判定する。バックゲート電圧記憶回路２６はバックゲート電圧を示すバックゲート電圧情報を１つ又は２つ以上記憶し、バックゲート電圧供給回路２７は複数のメモリセルＭＣのバックゲートにバックゲート電圧を印加可能である。【選択図】図２
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【特許請求の範囲】
【請求項１】
アレイ状に配置され、それぞれがメモリ素子と、第１方向に延伸する複数のビット線の何れか１つと前記メモリ素子との間を選択信号に応じて接続する選択スイッチとを有する複数のメモリセルと、
前記第１方向と直交する第２方向に配列される前記複数のメモリセル毎に、何れか１つを選択する前記選択信号を出力する第１選択回路と、
前記複数のビット線のうちの何れか１つを選択する第２選択回路と、
前記複数のビット線のうちの少なくとも１つのビット線において、前記複数のメモリセルのうちの前記ビット線に接続されたすべてのメモリセルが前記選択信号で選択されていない状態で、前記ビット線に流れるリーク電流の大きさが基準電流値以下であるか否かを判定するリーク電流判定回路と、
前記複数のメモリセルのバックゲートにバックゲート電圧を印加可能なバックゲート電圧供給回路と、
前記バックゲート電圧を示すバックゲート電圧情報を１つ又は２つ以上記憶するバックゲート電圧記憶回路と、
を有する半導体記憶装置。
【請求項２】
前記半導体記憶装置の温度を検出する温度センサと、
前記温度センサが検出した温度に応じて、前記バックゲート電圧記憶回路に記憶される２つ以上の前記バックゲート電圧の何れか１つを選択し、前記バックゲート電圧供給回路に出力するバックゲート電圧選択回路と、
を更に有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記リーク電流判定回路は、複数の前記ビット線に流れるリーク電流を一括して検出する、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルは、ウェルが分離された複数のセクタに配置され、
前記バックゲート電圧供給回路は、前記複数のセクタ毎に前記バックゲート電圧を供給する、請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルは、前記複数のビット線が延伸する前記第１方向に沿って分離された複数のウェルに形成され、
前記バックゲート電圧供給回路は、前記複数のウェル毎に前記バックゲート電圧を供給する、請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項６】
アレイ状に配置され、それぞれがメモリ素子と、前記メモリ素子と第１方向に延伸する複数のビット線の何れか１つとの間を選択信号に応じて接続する選択スイッチとを有する複数のメモリセルを含む半導体記憶装置の制御方法であって、
前記複数のビット線のうちの少なくとも１つのビット線において、前記複数のメモリセルのうちの前記ビット線に接続されたすべてのメモリセルが前記選択信号で選択されていない状態で、前記ビット線に流れるリーク電流を検出し、
前記リーク電流の大きさが所定の基準電流値以下となるバックゲート電圧を決定し、
前記バックゲート電圧を示すバックゲート電圧情報を記憶し、
前記メモリセルのバックゲートに前記バックゲート電圧を出力する、
ことを含む半導体記憶装置の制御方法。
【請求項７】
前記リーク電流の大きさが所定の上限電流値以上であるか否かを判定し、
前記リーク電流の大きさが所定の上限電流値以上であると判定されたビット線を、前記バックゲート電圧を決定するビット線から除外する、
ことを更に含む請求項６に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤセル等の複数の不揮発性メモリセルに記憶されたデータをビット線に流れる電流を介して読み出す不揮発性メモリが知られている。このような不揮発性メモリにおいて、メモリセルが形成されたウェルに印加されるバックゲート電圧を所定の値に制御して、メモリセルからデータを読み出すときにビット線に流れるリーク電流を抑制することが知られている（例えば、特許文献１〜３を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１０−５１４１９６号公報
【特許文献２】国際公開第２００６／０５９３７５号
【特許文献３】特開２０１３−８４３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ビット線に流れるリーク電流は、半導体記憶装置の製造条件等に依存するため、バックゲート電圧を所定の値に制御する場合、所望の大きさ以上のリーク電流がビット線に流れて、マクロセルからデータが読み出せないおそれがある。
【０００５】
一実施形態では、ビット線に流れるリーク電流の大きさを所定値以下に抑制可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、半導体記憶装置は、アレイ状に配置された複数のメモリセルと、行方向に配列される複数のメモリセル毎に、何れか１つを選択する第１選択回路と、ビット線の何れか１つを選択する第２選択回路とを有する。また、半導体記憶装置は、リーク電流判定回路と、バックゲート電圧記憶回路と、バックゲート電圧供給回路とを更に有する。リーク電流判定回路は、接続されているすべてのメモリセルが非選択状態であるビット線に流れるリーク電流の大きさが基準電流値以下であるか否かを判定する。バックゲート電圧記憶回路はバックゲート電圧を示すバックゲート電圧情報を１つ又は２つ以上記憶し、バックゲート電圧供給回路は複数のメモリセルのバックゲートにバックゲート電圧を印加可能である。
【発明の効果】
【０００７】
一実施形態では、ビット線に流れるリーク電流の大きさを所定値以下に抑制することが可能になった。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体記憶装置の回路ブロック図である。
【図２】図１に示すメモリコアの内部回路ブロック図である。
【図３】（ａ）は図１に示す第１セクタのより詳細な内部回路ブロック図であり、（ｂ）は（ａ）に示すメモリセルの内部回路ブロック図であり、（ｃ）は（ａ）に示すコラムスイッチの内部回路ブロック図である。
【図４】図１に示すリーク電流判定回路の内部回路図である。
【図５】図４に示すリーク電流判定回路の動作を示すタイミングチャートである。
【図６】図１に示すバックゲート電圧供給回路の内部回路図である。
【図７】図１に示す半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。
【図８】図７に示すバックゲート電圧設定装置によるバックゲート電圧設定処理のフローチャートである。
【図９】図８に示すバックゲート電圧判定処理の一例を説明するための図である。
【図１０】第２実施形態に係る半導体記憶装置の回路ブロック図である。
【図１１】図１０に示すメモリコアの内部回路ブロック図である。
【図１２】図１０に示す半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。
【図１３】図１２に示すバックゲート電圧設定装置によるバックゲート電圧設定処理のフローチャートである。
【図１４】第３実施形態に係る半導体記憶装置の回路ブロック図である。
【図１５】図１４に示すメモリコアの内部回路ブロック図である。
【図１６】図１５に示す第１セクタのより詳細な内部回路ブロック図である。
【図１７】図１４に示す半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。
【図１８】図１７に示すバックゲート電圧設定装置によるバックゲート電圧設定処理のフローチャートである。
【図１９】第４実施形態に係る半導体記憶装置の回路ブロック図である。
【図２０】図１９に示すメモリコアの内部回路ブロック図である。
【図２１】図２０に示すコラムスイッチの内部回路ブロック図である。
【図２２】図１９に示す半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。
【図２３】図２２に示すバックゲート電圧設定装置によるバックゲート電圧設定処理のフローチャートである。
【図２４】実施形態に係る半導体記憶装置が有するマクロセルの第１変形例を示す図である。
【図２５】実施形態に係る半導体記憶装置が有するマクロセルの第２変形例を示す図である。
【図２６】図２５に示す第１セクタのより詳細な内部回路ブロック図である。
【発明を実施するための形態】
【０００９】
以下図面を参照して、半導体記憶装置及びその制御方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。実施形態に係る半導体記憶装置は、選択信号で選択されていないメモリセルに接続されたビット線に流れるリーク電流の大きさを判定するリーク電流判定回路と、バックゲート電圧を示すバックゲート電圧情報を記憶するバックゲート電圧記憶回路とを有する。この半導体記憶装置は、リーク電流が所定値以下になるバックゲート電圧情報を記憶し、記憶したバックゲート電圧情報に対応するバックゲート電圧をメモリセルのバックゲートに印加することで、ビット線に流れるリーク電流を所定値以下に抑制可能にする。
【００１０】
（第１実施形態に係る半導体記憶装置）
図１は、第１実施形態に係る半導体記憶装置の回路ブロック図である。
【００１１】
半導体記憶装置１は、コマンド生成回路１０と、内部電圧生成回路１１と、メモリコア制御回路１２と、アドレス生成回路１３と、データ入出力回路１４と、メモリコア１５とを有する。
【００１２】
コマンド生成回路１０は、チップイネールブ信号ＣＥＸ、ライトイネーブル信号ＷＥＸ等の種々のコマンド信号の入力に応じて、種々の制御信号及びモード信号を生成して、内部電圧生成回路１１、メモリコア制御回路１２及びアドレス生成回路１３に出力する。内部電圧生成回路１１は、コマンド生成回路１０から入力される制御信号及びモード信号に応じて内部電源電圧を生成して、生成した内部電源電圧をメモリコア１５に供給する。メモリコア制御回路１２は、コマンド生成回路１０から入力される制御信号及びモード信号に応じて種々のメモリコア制御信号ＭＣｎｔを、メモリコア１５に出力する。アドレス生成回路１３は、コマンド生成回路１０から入力される制御信号及びモード信号、並びに外部から入力されるアドレス信号に応じて、ロウアドレス信号ＲＡ及びコラムアドレス信号ＣＡをメモリコアに出力する。データ入出力回路１４は、外部から入力される入力データ信号をメモリコア１５に出力すると共に、メモリコア１５から入力された出力データ信号を外部に出力する。
【００１３】
図２は、メモリコア１５の内部回路ブロック図である。
【００１４】
メモリコア１５は、第１セクタ２１と、第２セクタ２２と、ＧＢＬセレクタ２３と、アンプ回路２４と、リーク電流判定回路２５と、バックゲート電圧記憶回路２６と、バックゲート電圧供給回路２７とを有する。第１セクタ２１及び第２セクタ２２は、互いに同一の構成要素を有し、且つ独立にデータの消去が可能なブロックであり、互いに分離したＮウェルに形成される。メモリコア１５は、第１セクタ２１及び第２セクタ２２の２つのセクタを有するが、実施形態に係る半導体記憶装置では、メモリコアは１つ又は３つ以上のセクタを有してもよい。
【００１５】
第１セクタ２１及び第２セクタ２２のそれぞれは、ロウデコーダ３１と、コラムスイッチ３２と、Ｎウェルに形成される不図示のメモリセルがアレイ状に配置されるメモリセルアレイ３３とを有する。ロウデコーダ３１は、ロウアドレス信号ＲＡに応じたロウ選択信号ＳＧ０〜ＳＧ２によって、メモリセルアレイ３３に配置される不図示のメモリセルを行ごとに１つ選択する。コラムスイッチ３２は、コラムアドレス信号ＣＡに応じてメモリセルアレイ３３に配置される不図示のメモリセルに接続されるビット線ＢＬ０〜ＢＬ３の何れか１つを選択する。
【００１６】
ＧＢＬセレクタ２３は、第１セクタ２１及び第２セクタ２２と複数のグローバルビット配線ＧＢＬを介して接続される。ＧＢＬセレクタ２３は、メモリコア制御信号ＭＣｎｔ及びコラムアドレス信号ＣＡに応じてグローバルビット配線ＧＢＬよりも配線数が少ないメインビット線ＭＢＬとの間でデータを入出力する。
【００１７】
アンプ回路２４は、不図示のリードアンプ及びライトアンプを含み、不図示のメモリセルに書き込むデータ及び不図示のメモリセルから読み出すデータを増幅する。
【００１８】
リーク電流判定回路２５は、メインビット線ＭＢＬに接続される共に、基準電流Ｉb及び電流印加指示信号ＢＣが入力される。リーク電流判定回路２５は、基準電流Ｉbの大きさと、メインビット線ＭＢＬを介して入力されるビット線ＢＬ０〜ＢＬ３のそれぞれに流れるリーク電流の大きさとの比較結果を示す出力信号ＯＵＴを出力する。
【００１９】
バックゲート電圧記憶回路２６は、レジスタを含む。バックゲート電圧記憶回路２６は、メモリセルアレイ３３に配置される不図示のメモリセルが形成されるＮウェルに印加されるバックゲート電圧を示すバックゲート電圧情報を、設定信号ＳＥＴの入力に応じて記憶する。バックゲート電圧記憶回路２６はバックゲート電圧情報が決定される前は、外部から入力されるバックゲート電圧情報信号に対応するバックゲート電圧情報をバックゲート電圧供給回路２７に出力する。また、バックゲート電圧情報が決定された後は、この半導体記憶装置の一部の領域または外部の不揮発記憶装置等の所定の不揮発記憶領域にバックゲート電圧情報は保存される。所定の不揮発記憶領域に保存されたバックゲート電圧情報はバックゲート電圧記憶回路２６に半導体記憶装置の起動時に転送され、バックゲート電圧記憶回路２６はバックゲート電圧情報をバックゲート電圧供給回路２７に出力する。
【００２０】
バックゲート電圧供給回路２７は、バックゲート電圧記憶回路２６から入力されるバックゲート電圧情報に対応するバックゲート電圧をメモリセルアレイ３３に配置される不図示のメモリセルが形成されるＮウェルに印加する。
【００２１】
図３（ａ）は第１セクタ２１のより詳細な内部回路ブロック図であり、図３（ｂ）は図３（ａ）に示すメモリセルの内部回路ブロック図であり、図３（ｃ）は図３（ａ）に示すコラムスイッチの内部回路ブロック図である。
【００２２】
ロウデコーダ３１は、ロウアドレス信号ＲＡ及びメモリコア制御信号ＭＣｎｔに応じて、ロウ選択信号ＳＧ０〜ＳＧ２及びセル制御信号ＣＧ０をメモリセルアレイ３３に配置されるメモリセルＭＣに出力する。
【００２３】
コラムスイッチ３２は、コラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔに応じて、ビット線ＢＬ０〜ＢＬ３の何れか１つを選択して、グローバルビット線ＧＢＬに接続する。
【００２４】
メモリセルアレイ３３には、３行４列の１２個のマクロセルＭＣがアレイ状に配置される。メモリセルアレイ３３には、メモリセルＭＣが３行４列で配置されるが、実施形態に係る半導体記憶装置では、メモリセルＭＣは、４行以上配置されてもよく、５行以上配置されてもよい。
【００２５】
メモリセルＭＣは、それぞれがＮウェルに形成された選択トランジスタＭ１と、選択トランジスタＭ１に直列接続された不揮発性メモリトランジスタＭ２とを有する。選択トランジスタＭ１及び選択トランジスタＭ１が形成されるＮウェルには、バックゲート電圧ＶＮＷが印加される。選択トランジスタＭ１は、ゲートにロウ選択信号ＳＧが入力され、ソースが不揮発性メモリトランジスタＭ２のドレインに接続され、且つドレインがビット線ＢＬに接続されたｐ型ＭＯＳトランジスタである。ここで、ロウ選択信号ＳＧはロウ選択信号ＳＧ０〜ＳＧ２の何れか１つを示し、ビット線ＢＬはビット線ＢＬ０〜ＢＬ３の何れか１つを示す。選択トランジスタＭ１は、ロウ選択信号ＳＧに対応する信号値が「０」であるときにオンして不揮発性メモリトランジスタＭ２に記憶されるデータに応じた電流をビット線ＢＬに流す。選択トランジスタＭ１は、ロウ選択信号ＳＧに対応する信号値が「１」であるときにオフする。
【００２６】
不揮発性メモリトランジスタＭ２は、ゲートにセル制御信号ＣＧ０が入力され、ソースにソース電圧ＳＲＣが印加される。不揮発性メモリトランジスタＭ２は、信号値「１」が記憶されるとき、選択トランジスタＭ１がオンしたときに比較的小さな電流を出力し、信号値「０」が記憶されるとき、選択トランジスタＭ１がオンしたときに比較的大きな電流を出力する。
【００２７】
図４は、リーク電流判定回路２５の内部回路図である。
【００２８】
リーク電流判定回路２５は、第１リークトランジスタ４１〜第８リークトランジスタ４８を有する。第１リークトランジスタ４１は、ゲートに電流印加指示信号ＢＣが入力され、ソースが第２リークトランジスタ４２のドレインが接続され、ドレインがメインビットラインＭＢＬに接続される。第１リークトランジスタ４１は、電流印加指示信号ＢＣが入力されるときにオンして、ロウ選択信号ＳＧでオフされた選択トランジスタＭ１が接続されるビット線に流れるリーク電流Ｉｌｋを流す。第２リークトランジスタ４２及び第３リークトランジスタ４３はカレントミラー回路を形成し、第１リークトランジスタ４１がオンするときに流れるリーク電流Ｉｌｋを第３リークトランジスタ４３のソースとドレインとの間に流す。
【００２９】
第４リークトランジスタ４４及び第５リークトランジスタ４５はカレントミラー回路を形成する。第６リークトランジスタ４６は、ゲートに電流印加指示信号ＢＣが入力され、ソースが第５リークトランジスタ４５のドレインが接続され、第７リークトランジスタ４７のドレインが接続される。第６リークトランジスタ４６は、ゲートに電流印加指示信号ＢＣが入力されるときに、第４リークトランジスタ４４のドレインに入力される基準電流Ｉbを第３リークトランジスタ４３のソースとドレインとの間に流す。第７リークトランジスタ４７及び第８リークトランジスタ４８はカレントミラー回路を形成する。
【００３０】
リーク電流判定回路２５は、第１リークトランジスタ４１及び第６リークトランジスタ４６のゲートに信号値「１」の電流印加指示信号ＢＣが入力されるとき、リーク電流Ｉｌｋの大きさと基準電流Ｉbの大きさとを比較する。リーク電流判定回路２５は、リーク電流Ｉｌｋの大きさと基準電流Ｉbの大きさとを比較した比較結果を示す出力信号ＯＵＴを出力する。リーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさより大きいときに出力信号ＯＵＴの信号値は「０」になり、リーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさより小さいときに出力信号ＯＵＴの信号値は「１」になる。また、リーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさと等しいときに出力信号ＯＵＴの信号値は中間電位になる。
【００３１】
図５は、リーク電流判定回路２５の動作を示すタイミングチャートである。図５において、選択されたビット線ＢＬに接続されるメモリセルＭＣの選択トランジスタＭ１に入力されるロウ選択信号ＳＧに対応する信号値は「１」であり、不揮発性メモリトランジスタＭ２に入力されるセル制御信号ＣＧはソース電圧ＳＲＣと同じ電圧である。メモリトランジスタＭ２に記憶される信号値は、リークが大きい状態にするために「０」が望ましい。
【００３２】
矢印Ａで示す時点で、電流印加指示信号ＢＣに対応する信号値が「０」から「１」に遷移することに応じて、出力信号ＯＵＴの信号値は遷移する。リーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさより大きいときに、出力信号ＯＵＴの信号値は、若干変化するものの「０」を維持する。一方、リーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさより小さいときに、出力信号ＯＵＴの信号値は、「０」から「１」に遷移する。
【００３３】
図６は、バックゲート電圧供給回路２７の内部回路図である。
【００３４】
バックゲート電圧供給回路２７は、電圧生成オペアンプ５１と、電圧生成トランジスタ５２と、電圧生成抵抗５３と、電圧生成選択回路５４とを有する定電圧生成回路である。
【００３５】
電圧生成オペアンプ５１は、一方の入力端子に電圧生成基準電圧ＶＲＥＦが入力され、他方の入力端子に電圧生成選択回路５４の出力端子が接続され、出力端子に電圧生成トランジスタ５２のゲートが接続される。電圧生成トランジスタ５２は、ｐ型ＭＯＳトランジスタであり、ソースに電圧生成用電源ＶＥＸＴが印加され、ドレインに電圧生成抵抗５３の一端及び出力端子が接続される。電圧生成用電源電圧ＶＥＸＴは、メモリセルアレイ３３のＮウェルに所望のバックゲート電夏ＶＮＷを供給可能な電圧である。電圧生成抵抗５３の他端は接地される。電圧生成抵抗５３は、抵抗値がＲｔｏｔａｌである抵抗素子である。電圧生成選択回路５４は、バックゲート電圧記憶回路２６に記憶されるバックゲート電圧情報を示すバックゲート電圧信号が入力され、バックゲート電圧情報に応じて電圧生成抵抗５３の抵抗値Ｒｔｏｔａｌの部分抵抗値Ｒｓを取得する。
【００３６】
バックゲート電圧ＶＮＷは、電圧生成基準電圧ＶＲＥＦ、電圧生成抵抗５３の抵抗値Ｒｔｏｔａｌ、及び電圧生成選択回路５４が取得した部分抵抗値Ｒｓから、
ＶＮＷ  ＝  ＶＲＥＦ  ×  Ｒｔｏｔａｌ／Ｒｓ
で示される。
【００３７】
（第１実施形態に係る半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置）
図７は、半導体記憶装置１のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。図７に示すバックゲート電圧設定装置は、一例では半導体記憶装置１の出荷時に半導体記憶装置１の動作等をテストするテスタである。
【００３８】
バックゲート電圧設定装置１０１は、入力部１１１と、出力部１１２と、記憶部１１３と、信号入出力部１１４と、処理部１２０とを有する。
【００３９】
入力部１１１は、データの入力が可能であればどのようなデバイスでもよく、例えば、タッチパネル、キーボード等である。作業者は、入力部１１１を用いて、文字、数字、記号等を入力することができる。入力部１１１は、作業者により操作されると、その操作に対応する信号を生成する。そして、生成された信号は、作業者の指示として、処理部１２０に供給される。
【００４０】
出力部１１２は、映像や画像等の表示が可能であればどのようなデバイスでもよく、例えば、液晶ディスプレイ又は有機ＥＬ（Electro−Luminescence）ディスプレイ等である。出力部１１２は、処理部１２０から供給された映像データに応じた映像や、画像データに応じた画像等を表示する。また、出力部１１２は、紙などの表示媒体に、映像、画像又は文字等を印刷する出力装置であってもよい。
【００４１】
記憶部１１３は、例えば、半導体記憶装置、磁気テープ装置、磁気ディスク装置、又は光ディスク装置のうちの少なくとも一つを備える。記憶部１１３は、処理部１２０での処理に用いられるオペレーティングシステムプログラム、ドライバプログラム、アプリケーションプログラム、データ等を記憶する。アプリケーションプログラムは、例えばＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等のコンピュータ読み取り可能な可搬型記録媒体から公知のセットアッププログラム等を用いて記憶部１１３にインストールされてもよい。
【００４２】
また、記憶部１１３は、バックゲート電圧設定装置１０１の処理で使用される種々のデータを記憶する。さらに、記憶部１１３は、所定の処理に係る一時的なデータを一時的に記憶してもよい。
【００４３】
信号入出力部１１４は、半導体記憶装置１にチップイネーブル信号ＣＥＸ及びアドレス信号等の入力信号を入力すると共に、半導体記憶装置１から出力される出力信号ＯＵＴ等の出力信号が入力される。
【００４４】
処理部１２０は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部１２０は、バックゲート電圧設定装置１０１の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部１２０は、記憶部１１３に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部１２０は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００４５】
処理部１２０は、アドレス設定部１２１と、バックゲート電圧判定部１２２と、終了判定部１２３と、バックゲート電圧決定部１２４と、バックゲート電圧設定部１２５とを有する。これらの各部は、処理部１２０が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとしてバックゲート電圧設定装置１０１に実装されてもよい。
【００４６】
図８は、バックゲート電圧設定装置１０１によるバックゲート電圧設定処理のフローチャートである。図８に示すバックゲート電圧設定処理は、予め記憶部１１３に記憶されているプログラムに基づいて、主に処理部１２０により、バックゲート電圧設定装置１０１の各要素と協働して実行される。
【００４７】
まず、アドレス設定部１２１は、第１セクタ２１のビット線ＢＬ０のリーク電流Ｉｌｋを検出するように、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡ及び不図示のテスト信号を含むメモリコア 制御信号ＭＣｎｔを設定する（Ｓ１０１）。具体的には、アドレス設定部１２１は、第１セクタ２１のビット線ＢＬ０に接続されるすべてのメモリセルＭＣを選択しないようにロウアドレス信号ＲＡ及び及びメモリコア制御信号ＭＣｎｔを設定する。また、アドレス設定部１２１は、第１セクタ２１のビット線ＢＬ０をメインビット線ＭＢＬに接続するようにコラムアドレス信号ＣＡを設定する。
【００４８】
次いで、バックゲート電圧判定部１２２は、第１セクタ２１のビット線ＢＬ０のリーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさよりも小さくなるバックゲート電圧を決定する（Ｓ１０２）。具体的には、バックゲート電圧判定部１２２は、電流印加指示信号ＢＣに対応する信号値を「１」にし且つ基準電流Ｉbを入力した状態で、バックゲート電圧情報信号を変化させながら、出力信号ＯＵＴの変化の有無を判定する。
【００４９】
図９は、バックゲート電圧判定処理の一例を説明するための図である。
【００５０】
バックゲート電圧判定部１２２は、バックゲート電圧を徐々に上昇させるようにバックゲート電圧情報信号を変化させながら、出力信号ＯＵＴに対応する信号値が「０」から「１」に変化するバックゲート電圧を検索する。矢印Ａで示す電圧までバックゲート電圧が上昇すると、リーク電流Ｉｌｋの大きさは基準電流Ｉｂの大きさより小さくなり、リーク電流判定回路２５の出力信号ＯＵＴは、「０」から「１」に遷移する。バックゲート電圧判定部１２２は、出力信号ＯＵＴに対応する信号値が「０」から「１」に遷移した直後のバックゲート電圧を、第１セクタ２１のビット線ＢＬ０のリーク電流Ｉｌｋの大きさが基準電流Ｉbの大きさよりも小さくなるバックゲート電圧として決定する。バックゲート電圧判定部１２２は、決定したバックゲート電圧に対応するバックゲート電圧情報を記憶部１１３に記憶する。
【００５１】
次いで、終了判定部１２３は、第２セクタ２２のビット線ＢＬ３までの全てのビット線ＢＬについて、バックゲート電圧を決定する処理を実行したか否かを判定する（Ｓ１０３）。アドレス設定部１２１、バックゲート電圧判定部１２２及び終了判定部１２３は、全てのビット線ＢＬについてバックゲート電圧決定処理が実行されたと判定される（Ｓ１０３−ＹＥＳ）まで、Ｓ１０１〜Ｓ１０３の処理を繰り返す。
【００５２】
バックゲート電圧決定部１２４は、全てのビット線ＢＬについてバックゲート電圧決定処理が実行されたと判定される（Ｓ１０３−ＹＥＳ）と、メモリセルＭＣの動作時にＮウェルに印加されるバックゲート電圧を決定する（Ｓ１０４）。具体的には、バックゲート電圧決定部１２４は、第１セクタ２１のビット線ＢＬ０〜第２セクタ２２のビット線ＢＬ３のそれぞれにおいて決定されたバックゲート電圧の最大値をメモリセルＭＣの動作時に印加するバックゲート電圧に決定する。
【００５３】
そして、バックゲート電圧設定部１２５は、Ｓ１０４の処理で決定されたバックゲート電圧を示すバックゲート電圧情報信号ＢＧＶ及び設定信号ＳＥＴをバックゲート電圧記憶回路２６に出力して、バックゲート電圧を設定する。。また、バックゲート電圧設定部１５５は、決定されたバックゲート電圧情報を所定の不揮発記憶領域に保存する（Ｓ１０５）。
【００５４】
（第２実施形態に係る半導体記憶装置）
図１０は、第２実施形態に係る半導体記憶装置の回路ブロック図である。
【００５５】
半導体記憶装置２は、メモリコア１６がメモリコア１５の代わりに配置されることが半導体記憶装置１と相違する。メモリコア１６以外の半導体記憶装置２の構成要素の構成及び機能は、同一符号が付された半導体記憶装置１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００５６】
図１１は、メモリコア１６の内部回路ブロック図である。
【００５７】
メモリコア１６は、低温バックゲート電圧記憶回路６１、高温バックゲート電圧記憶回路６２、温度センサ６３及びバックゲート電圧選択回路６４がバックゲート電圧記憶回路２６の代わりに配置されることがメモリコア１５と相違する。低温バックゲート電圧記憶回路６１、温度センサ６３及びバックゲート電圧選択回路６４以外のメモリコア１６の構成要素の構成及び機能は、同一符号が付されたメモリコア１５の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００５８】
低温バックゲート電圧記憶回路６１は、レジスタを含む。低温バックゲート電圧記憶回路６１は、メモリセルＭＣが形成されるＮウェルに印加される低温バックゲート電圧を示す低温バックゲート電圧情報を、設定信号ＳＥＴの入力に応じて記憶する。低温バックゲート電圧記憶回路６１は、低温バックゲート電圧情報が決定される前は、外部から入力される低温バックゲート電圧情報信号に対応する低温バックゲート電圧情報をバックゲート電圧選択回路６４に出力する。また、バックゲート電圧情報が決定された後は、この半導体記憶装置の一部の領域または外部の不揮発記憶装置等の所定の不揮発記憶領域に低温バックゲート電圧情報は保存される。所定の不揮発記憶領域に保存された低温バックゲート電圧情報は低温バックゲート電圧記憶回路６１に半導体記憶装置の起動時に転送され、低温バックゲート電圧記憶回路６１は低温バックゲート電圧情報をバックゲート電圧選択回路６４に出力する。
【００５９】
高温バックゲート電圧記憶回路６２は、レジスタを含む。高温バックゲート電圧記憶回路６２は、メモリセルＭＣが形成されるＮウェルに印加される高温バックゲート電圧を示す高温バックゲート電圧情報を、設定信号ＳＥＴの入力に応じて記憶する。高温バックゲート電圧は、高温バックゲート電圧よりも高い電圧である。高温バックゲート電圧記憶回路６２は、設定信号ＳＥＴが入力される前は、外部から入力される高温バックゲート電圧情報信号に対応する高温バックゲート電圧情報をバックゲート電圧選択回路６４に出力する。また、また、バックゲート電圧情報が決定された後は、この半導体記憶装置の一部の領域または外部の不揮発記憶装置等の所定の不揮発記憶領域に高温バックゲート電圧情報は保存される。所定の不揮発記憶領域に保存された高温バックゲート電圧情報は高温バックゲート電圧記憶回路６２に半導体記憶装置の起動時に転送され、高温バックゲート電圧記憶回路６２は高温バックゲート電圧情報をバックゲート電圧選択回路６４に出力する。
【００６０】
温度センサ６３は、温度の変化に応じて両端間の電圧が変化するＰＮ接合部と、ＰＮ接合部の両端間の電圧と温度基準電圧とを比較するコンパレータとを有する。温度センサ６３は、ＰＮ接合部の温度が所定のしきい値温度未満のときに信号値「０」を示す温度選択信号を出力し、ＰＮ接合部の温度が所定のしきい値温度以上のときに信号値「１」を示す温度選択信号を出力する。
【００６１】
バックゲート電圧選択回路６４は、信号値「０」を示す温度選択信号が入力されるとき、低温バックゲート電圧記憶回路６１から入力される低温バックゲート電圧情報信号をバックゲート電圧供給回路２７に出力する。また、バックゲート電圧選択回路６４は、信号値「１」を示す温度選択信号が入力されるとき、高温バックゲート電圧記憶回路６２から入力される高温バックゲート電圧情報信号をバックゲート電圧供給回路２７に出力する。
【００６２】
（第２実施形態に係る半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置）
図１２は、半導体記憶装置２のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。図１２に示すバックゲート電圧設定装置は、一例では半導体記憶装置２の出荷時に半導体記憶装置２の動作等をテストするテスタである。
【００６３】
バックゲート電圧設定装置１０２は、処理部１３０が処理部１２０の代わりに配置されることがバックゲート電圧設定装置１０１と相違する。処理部１３０以外のバックゲート電圧設定装置１０２の構成要素の構成及び機能は、同一符号が付されたバックゲート電圧設定装置１０１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００６４】
処理部１３０は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部１３０は、バックゲート電圧設定装置１０２の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部１３０は、記憶部１１３に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部１３０は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００６５】
処理部１３０は、アドレス設定部１３１と、バックゲート電圧判定部１３２と、終了判定部１３３と、バックゲート電圧決定部１３４と、バックゲート電圧設定部１３５とを有する。これらの各部は、処理部１３０が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとしてバックゲート電圧設定装置１０２に実装されてもよい。
【００６６】
図１３は、バックゲート電圧設定装置１０２によるバックゲート電圧設定処理のフローチャートである。図１３に示すバックゲート電圧設定処理は、予め記憶部１１３に記憶されているプログラムに基づいて、主に処理部１３０により、バックゲート電圧設定装置１０２の各要素と協働して実行される。
【００６７】
まず、アドレス設定部１３１は、半導体記憶装置２の温度を第１温度に設定する（Ｓ２０１）。Ｓ２０２〜Ｓ２０５の処理は、Ｓ１０１〜Ｓ１０４の処理と同様なので、ここでは詳細な説明は省略する。Ｓ２０５の処理に次いで、バックゲート電圧設定部１３５は、Ｓ２０５の処理で決定された低温バックゲート電圧を示すバックゲート電圧情報信号ＢＧＶ及び設定信号ＳＥＴを低温バックゲート電圧記憶回路６１に出力して、低温バックゲート電圧を設定する。また、バックゲート電圧設定部１３５は、決定された低温バックゲート電圧情報を所定の不揮発記憶領域に保存する（Ｓ２０６）。
【００６８】
次いで、アドレス設定部１３１は、半導体記憶装置２の温度を第１温度よりも高い対２温度に設定する（Ｓ２０７）。Ｓ２０７〜Ｓ２１１の処理は、Ｓ１０１〜Ｓ１０４の処理と同様なので、ここでは詳細な説明は省略する。Ｓ２１１の処理に次いで、バックゲート電圧設定部１３５は、Ｓ２１１の処理で決定された高温バックゲート電圧を示す高温バックゲート電圧情報信号ＢＧＶ及び設定信号ＳＥＴを高温バックゲート電圧記憶回路６２に出力して、高温バックゲート電圧を設定する。また、バックゲート電圧設定部１３５は、決定された高温バックゲート電圧情報を所定の不揮発記憶領域に保存する（Ｓ２１２）。
【００６９】
（第３実施形態に係る半導体記憶装置）
図１４は、第３実施形態に係る半導体記憶装置の回路ブロック図である。
【００７０】
半導体記憶装置３は、メモリコア１７がメモリコア１５の代わりに配置されることが半導体記憶装置１と相違する。メモリコア１７以外の半導体記憶装置３の構成要素の構成及び機能は、同一符号が付された半導体記憶装置１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００７１】
図１５は、メモリコア１７の内部回路ブロック図である。
【００７２】
メモリコア１７は、第１セクタ７１及び第２セクタ７２が第１セクタ２１及び第２セクタ２２の代わりに配置されることがメモリコア１５と相違する。第１セクタ７１及び第２セクタ７２以外のメモリコア１７の構成要素の構成及び機能は、同一符号が付されたメモリコア１５の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。第１セクタ７１及び第２セクタ７２は、互いに同一の構成要素を有し、且つ独立にデータの消去が可能なブロックであり、互いに分離したＮウェルに形成される。第１セクタ７１及び第２セクタ７２は、ロウデコーダ７３、コラムスイッチ７４及びメモリセルアレイ７５がロウデコーダ３１、コラムスイッチ３２及びメモリセルアレイ３３の代わりに配置されることが半導体記憶装置１と相違する。
【００７３】
図１６は、第１セクタ７１のより詳細な内部回路ブロック図である。
【００７４】
ロウデコーダ７３は、ロウアドレス信号ＲＡ及びメモリコア制御信号ＭＣｎｔに応じて、ロウ選択信号ＳＧ０〜ＳＧ２及びセル制御信号ＣＧ０をメモリセルアレイ７５に配置されるメモリセルＭＣに出力する。コラムスイッチ７４は、コラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔに応じて、ビット線ＢＬ０〜ＢＬ４の何れか１つを選択して、グローバルビット線ＧＢＬに接続する。
【００７５】
メモリセルアレイ７５には、１５個のマクロセルＭＣは、行方向に３つずつ配置され且つ列方向に５つずつ配置されるようにアレイ状に配置される。ビット線ＢＬ４に接続される３つのマクロセルＭＣは、予備のマクロセルである。ビット線ＢＬ４に接続されるマクロセルＭＣは、ビット線ＢＬ０〜ＢＬ３の何れかのリーク電流が上限電流値以上であると判定されたときに、リーク電流が上限電流値であるとされたビット線に接続されたマクロセルＭＣのアドレスが代替的に割り当てられる。
【００７６】
（第３実施形態に係る半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置）
図１７は、半導体記憶装置３のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。図１７に示すバックゲート電圧設定装置は、一例では半導体記憶装置３の出荷時に半導体記憶装置３の動作等をテストするテスタである。
【００７７】
バックゲート電圧設定装置１０３は、処理部１４０が処理部１２０の代わりに配置されることがバックゲート電圧設定装置１０１と相違する。処理部１４０以外のバックゲート電圧設定装置１０３の構成要素の構成及び機能は、同一符号が付されたバックゲート電圧設定装置１０１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００７８】
処理部１４０は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部１４０は、バックゲート電圧設定装置１０３の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部１４０は、記憶部１１３に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部１４０は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００７９】
処理部１４０は、アドレス設定部１４１と、リーク電流判定部１４２と、バックゲート電圧判定部１４３と、終了判定部１４４と、バックゲート電圧決定部１４５と、バックゲート電圧設定部１４６とを有する。これらの各部は、処理部１４０が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとしてバックゲート電圧設定装置１０３に実装されてもよい。
【００８０】
図１８は、バックゲート電圧設定装置１０３によるバックゲート電圧設定処理のフローチャートである。図１８に示すバックゲート電圧設定処理は、予め記憶部１１３に記憶されているプログラムに基づいて、主に処理部１４０により、バックゲート電圧設定装置１０３の各要素と協働して実行される。
【００８１】
まず、アドレス設定部１４１は、第１セクタ２１のビット線ＢＬ０のリーク電流Ｉｌｋを検出するように、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔを設定する（Ｓ３０１）。具体的には、アドレス設定部１４１は、第１セクタ２１のビット線ＢＬ０に接続されるすべてのメモリセルＭＣを選択しないようにロウアドレス信号ＲＡを設定する。また、アドレス設定部１４１は、第１セクタ２１のビット線ＢＬ０をメインビット線ＭＢＬに接続するようにコラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔを設定する。
【００８２】
次いで、リーク電流判定部１４２は、第１セクタ７１のビット線ＢＬ０のリーク電流Ｉｌｋの大きさが所定の上限電流値以上であるか否かを判定する（Ｓ３０２）。リーク電流判定部１４２は、上限電流を基準電流Ｉbの代わりにリーク電流判定回路２５に入力して、第１セクタ７１のビット線ＢＬ０のリーク電流Ｉｌｋの大きさが上限電流値以上であるか否かを判定する。
【００８３】
リーク電流判定部１４２は、ビット線ＢＬ０のリーク電流Ｉｌｋの大きさが上限電流値以上であると判定すると、ビット線ＢＬ０に接続されたメモリセルＭＣのアドレスをビット線ＢＬ４に接続されたメモリセルＭＣのアドレスに切り換える（Ｓ３０３）。リーク電流判定部１４２は、ビット線ＢＬ０に接続されたメモリセルＭＣのアドレスを切り換えることで、ビット線ＢＬ０をバックゲート電圧判定処理を実行するビット線から除外する。
【００８４】
リーク電流判定部１４２は、全てのビット線ＢＬについてリーク電流Ｉｌｋの大きさと上限電流値との比較処理が実行されたと判定する（Ｓ３０４−ＹＥＳ）まで、Ｓ３０１〜Ｓ３０４の処理を繰り返す。全てのビット線ＢＬについて比較処理が実行されたと判定される（Ｓ３０４−ＹＥＳ）と、アドレス設定部１４１は、第１セクタ２１のビット線ＢＬ０のリーク電流Ｉｌｋを再度検出するように、アドレスを設定する（Ｓ３０５）。Ｓ３０５〜Ｓ３０９の処理は、Ｓ１０１〜Ｓ１０５の処理と同様なので、ここでは詳細な説明は省略する。
【００８５】
（第４実施形態に係る半導体記憶装置）
図１９は、第４実施形態に係る半導体記憶装置の回路ブロック図である。
【００８６】
半導体記憶装置４は、メモリコア１８がメモリコア１５の代わりに配置されることが半導体記憶装置１と相違する。メモリコア１８以外の半導体記憶装置４の構成要素の構成及び機能は、同一符号が付された半導体記憶装置１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００８７】
図２０は、メモリコア１８の内部回路ブロック図である。
【００８８】
メモリコア１８は、リーク電流判定回路８０がリーク電流判定回路２５の代わりに配置されることがメモリコア１５と相違する。また、メモリコア１８は、コラムスイッチ８１がコラムスイッチ３２の代わりに配置されることがメモリコア１５と相違する。リーク電流判定回路８０及びコラムスイッチ８１以外のメモリコア１８の構成要素の構成及び機能は、同一符号が付されたメモリコア１５の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００８９】
リーク電流判定回路８０は、ビット選択信号ＢＳＬ、基準電流Ｉb＿２及び電流印加指示信号ＢＣが入力される。ビット選択信号ＢＳＬは、ビット線ＢＬ０及びＢＬ１、又はビット線ＢＬ２及びＢＬ３の何れかを選択する。基準電流Ｉb＿２の電流値は、基準電流Ｉbの電流値の２倍又は基準電流Ｉbの電流値の２倍未満の電流値である。リーク電流判定回路８０は、ビット線ＢＬ０及びＢＬ１、又はビット線ＢＬ２及びＢＬ３の何れか２つのビット線に流れるリーク電流と、基準電流ＩbＬ＿２との比較結果を示す出力信号ＯＵＴを出力する。
【００９０】
図２１は、コラムスイッチ８１の内部回路ブロック図である。
【００９１】
コラムスイッチ８１は、メモリコア制御信号ＭＣｎｔに含まれるテスト信号ｔｅｓ４、コラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔに応じて、ビット線ＢＬ０〜ＢＬ３の何れかを選択して、グローバルビット線ＧＢＬに接続する。具体的には、コラムスイッチ８１は、テスト信号ｔｅｓ４に対応する信号値が「Ｈ」のとき、バックゲート電圧設定処理を実行する。コラムスイッチ８１は、バックゲート電圧設定処理を実行するとき、ビット線ＢＬ０及びＢＬ１の双方をグローバルビット線ＧＢＬ０に接続し、ビット線ＢＬ２及びＢＬ３の双方をグローバルビット線ＧＢＬ０に接続する。コラムスイッチ８１は、テスト信号ｔｅｓ４に対応する信号値が「Ｌ」のとき、通常の読み出し処理及び書き込み処理を実行するために、ビット線ＢＬ０〜ＢＬ３のそれぞれを所定のグローバルビット線ＧＬに接続する。
【００９２】
（第４実施形態に係る半導体記憶装置のバックバックゲート電圧を設定するバックゲート電圧設定装置）
図２２は、半導体記憶装置４のバックバックゲート電圧を設定するバックゲート電圧設定装置のブロック図である。図２２に示すバックゲート電圧設定装置は、一例では半導体記憶装置４の出荷時に半導体記憶装置４の動作等をテストするテスタである。
【００９３】
バックゲート電圧設定装置１０４は、処理部１５０が処理部１２０の代わりに配置されることがバックゲート電圧設定装置１０１と相違する。処理部１５０以外のバックゲート電圧設定装置１０４の構成要素の構成及び機能は、同一符号が付されたバックゲート電圧設定装置１０１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００９４】
処理部１５０は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部１５０は、バックゲート電圧設定装置１０４の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部１５０は、記憶部１１３に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部１５０は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００９５】
処理部１５０は、アドレス設定部１５１と、バックゲート電圧判定部１５２と、終了判定部１５３と、バックゲート電圧決定部１５４と、バックゲート電圧設定部１５５とを有する。これらの各部は、処理部１５０が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとしてバックゲート電圧設定装置１０４に実装されてもよい。
【００９６】
図２３は、バックゲート電圧設定装置１０４によるバックゲート電圧設定処理のフローチャートである。図２３に示すバックゲート電圧設定処理は、予め記憶部１１３に記憶されているプログラムに基づいて、主に処理部１５０により、バックゲート電圧設定装置１０４の各要素と協働して実行される。
【００９７】
まず、アドレス設定部１５１は、第１セクタ２１のビット線ＢＬ０及びＢＬ１のリーク電流Ｉｌｋを検出するように、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡ及びメモリコア制御信号ＭＣｎｔを設定する（Ｓ４０１）。具体的には、アドレス設定部１３１は、第１セクタ２１のビット線ＢＬ０及びＢＬ１に接続されるすべてのメモリセルＭＣを選択しないようにロウアドレス信号ＲＡ及びメモリコア制御信号ＭＣｎｔを設定する。次いで、アドレス設定部１５１は、ビット線ＢＬ０及びＢＬ１を選択することを示すビット選択信号ＢＳＬを出力して、リーク電流判定回路８０にビット線ＢＬ０及びＢＬ１を選択する（Ｓ４０２）。
【００９８】
次いで、バックゲート電圧判定部１５２は、第１セクタ２１のビット線ＢＬ０及びＢＬ１のリーク電流Ｉｌｋの合計の大きさが基準電流Ｉb＿２の大きさよりも小さくなるバックゲート電圧を決定する（Ｓ４０３）。
【００９９】
次いで、終了判定部１５３は、第２セクタ２２のビット線ＢＬ３までの全てのビット線ＢＬについて、バックゲート電圧を決定する処理を実行したか否かを判定する（Ｓ４０５）。アドレス設定部１５１、バックゲート電圧判定部１５２及び終了判定部１５３は、全てのビット線ＢＬについてバックゲート電圧決定処理が実行されたと判定される（Ｓ４０５−ＹＥＳ）まで、Ｓ４０１〜Ｓ４０５の処理を繰り返す。
【０１００】
バックゲート電圧決定部１５４は、全てのビット線ＢＬについてバックゲート電圧決定処理が実行されたと判定される（Ｓ４０５−ＹＥＳ）と、メモリセルＭＣの動作時に印加されるバックゲート電圧を決定する（Ｓ４０６）。具体的には、バックゲート電圧決定部１５４は、第１セクタ２１のビット線ＢＬ０〜第２セクタ２２のビット線ＢＬ３のそれぞれの対において決定されたバックゲート電圧の最大値をメモリセルＭＣの動作時に印加するバックゲート電圧に決定する。
【０１０１】
そして、バックゲート電圧設定部１５５は、バックゲート電圧を設定する（Ｓ４０７）。バックゲート電圧設定部１５５は、Ｓ４０６の処理で決定されたバックゲート電圧を示すバックゲート電圧情報信号ＢＧＶ及び設定信号ＳＥＴをバックゲート電圧記憶回路２６に出力してバックゲート電圧を設定する。また、バックゲート電圧設定部１５５は、決定されたそれぞれのバックゲート電圧情報を所定の不揮発記憶領域に保存する。
【０１０２】
（実施形態に係る半導体記憶装置の作用効果）
半導体記憶装置１〜４は、リーク電流が基準電流値以下になるバックゲート電圧情報を決定し且つ記憶する。半導体記憶装置１〜４は、記憶したバックゲート電圧情報に対応するバックゲート電圧をメモリセルのバックゲートに印加することで、ビット線に流れるリーク電流を所定値以下に抑制可能にする。
【０１０３】
また、半導体記憶装置２は、温度センサが検出した半導体記憶装置２の温度の変動に応じて、メモリセルに印加するバックゲート電圧を切り換えることで、半導体記憶装置２の温度に適したバックゲート電圧を選択することができる。ビット線ＢＬのリーク電流は温度が上昇するに従って上昇するため、リーク電流を所定値以下に抑制するために、高温では、バックゲート電圧は高く設定する。一方、選択トランジスタＭ１のオン電流はバックゲート電圧が上昇するに従って減少するため、低温では、バックゲート電圧は低く設定する。
【０１０４】
また、半導体記憶装置３は、リーク電流が上限電流値以上であると判定されたビット線に接続されたマクロセルのアドレスを予備のビット線に接続されたマクロセルに代替的に割り当てる。半導体記憶装置３は、リーク電流が上限電流値以上であると判定されたビット線を除外することで、リーク電流が基準電流値以下になるバックゲート電圧を判定するときに、何等かの原因でリーク電流が大きいビット線を判定対象が外すことができる。半導体記憶装置３は、リーク電流が大きいビット線を判定対象が外すことでバックゲート電圧決定処理の処理時間を短縮することが可能である。
【０１０５】
また、半導体記憶装置４は、複数のビット線に流れるリーク電流を一括して検出して、バックゲート電圧を決定することで、バックゲート電圧決定処理の処理時間を短縮することが可能である。
【０１０６】
（実施形態に係る半導体記憶装置の変形例）
半導体記憶装置１〜４では、マクロセルＭＣは不揮発性メモリトランジスタＭ１を有するフラッシュメモリであるが、実施形態に係る半導体記憶装置は、シングルエンドのＳＲＡＭ及びＤＲＡＭ等の他のメモリセルであってもよい。
【０１０７】
また、半導体記憶装置１〜４では、複数のセクタに配置されるマクロセルＭＣに単一のバックゲート電圧が印加される。しかしながら、実施形態に係る半導体記憶装置では、複数のセクタのそれぞれに配置されるマクロセルＭＣ毎に異なるバックゲート電圧が印加されてもよい。
【０１０８】
図２４は、実施形態に係る半導体記憶装置が有するマクロセルの第１変形例を示す図である。
【０１０９】
メモリコア１９は、バックゲート電圧記憶回路１２６及び２２６並びにバックゲート電圧供給回路１２７及び２２７がバックゲート電圧記憶回路２６及びバックゲート電圧供給回路２２７の代わりに配置されることがメモリコア１５と相違する。バックゲート電圧記憶回路１２６及び２２６並びにバックゲート電圧供給回路１２７及び２２７以外のメモリコア１９の構成要素の構成及び機能は、同一符号が付されたメモリコア１５の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【０１１０】
バックゲート電圧記憶回路１２６は、レジスタを含む。バックゲート電圧記憶回路１２６は、第１セクタ２１のメモリセルアレイ３３に配置されるメモリセルＭＣが形成されるＮウェルに印加されるバックゲート電圧を示すバックゲート電圧情報を、設定信号ＳＥＴの入力に応じて記憶する。バックゲート電圧記憶回路１２６はバックゲート電圧情報が決定される前は、外部から入力されるバックゲート電圧情報信号に対応するバックゲート電圧情報をバックゲート電圧供給回路１２７に出力する。また、バックゲート電圧情報が決定された後は、この半導体記憶装置の一部の領域または外部の不揮発記憶装置等の所定の不揮発記憶領域にバックゲート電圧情報は保存される。所定の不揮発記憶領域に保存されたバックゲート電圧情報はバックゲート電圧記憶回路１２６に半導体記憶装置の起動時に転送され、バックゲート電圧記憶回路１２６はバックゲート電圧情報をバックゲート電圧供給回路１２７に出力する。
【０１１１】
バックゲート電圧供給回路１２７は、バックゲート電圧記憶回路１２６から入力されるバックゲート電圧情報に対応するバックゲート電圧を第１セクタ２１のメモリセルアレイ３３に配置される不図示のメモリセルが形成されるＮウェルに印加する。
【０１１２】
バックゲート電圧供給回路１２７は、バックゲート電圧記憶回路１２６から入力されるバックゲート電圧情報に対応するバックゲート電圧を第１セクタ２１のメモリセルアレイ３３に配置される不図示のメモリセルが形成されるＮウェルに印加する。
【０１１３】
バックゲート電圧記憶回路２２６は、レジスタを含む。バックゲート電圧記憶回路２２６は、第２セクタ２２のメモリセルアレイに配置されるメモリセルＭＣが形成されるＮウェルに印加されるバックゲート電圧を示すバックゲート電圧情報を、設定信号ＳＥＴの入力に応じて記憶する。バックゲート電圧記憶回路２２６はバックゲート電圧情報が決定される前は、外部から入力されるバックゲート電圧情報信号に対応するバックゲート電圧情報をバックゲート電圧供給回路２２７に出力する。また、バックゲート電圧情報が決定された後は、この半導体記憶装置の一部の領域または外部の不揮発記憶装置等の所定の不揮発記憶領域にバックゲート電圧情報は保存される。所定の不揮発記憶領域に保存されたバックゲート電圧情報はバックゲート電圧記憶回路２２６に半導体記憶装置の起動時に転送され、バックゲート電圧記憶回路２２６はバックゲート電圧情報をバックゲート電圧供給回路２２７に出力する。
【０１１４】
バックゲート電圧供給回路２２７は、バックゲート電圧記憶回路２２６から入力されるバックゲート電圧情報に対応するバックゲート電圧を第２セクタ２２のメモリセルアレイ３３に配置される不図示のメモリセルが形成されるＮウェルに印加する。
【０１１５】
また、半導体記憶装置１〜４では、セクタに配置されるマクロセルＭＣに単一のバックゲート電圧が印加される。しかしながら、実施形態に係る半導体記憶装置では、セクタ内に配置されるマクロセルＭＣ毎に異なるバックゲート電圧が印加されてもよい。
【０１１６】
図２５は、実施形態に係る半導体記憶装置が有するマクロセルの第２変形例を示す図である。図２５では、説明を簡明にするために、第２セクタにバックゲート電圧を供給するバック電圧供給回路及びバック電圧記憶回路の記載は省略している。
【０１１７】
メモリコア２０は、第１セクタ９１及び第２セクタ９２が第１セクタ２１及び第２セクタ２２の代わりに配置されることがメモリコア１５と相違する。また、メモリコア２０は、バックゲート電圧記憶回路３２６〜６２６並びにバックゲート電圧供給回路３２７〜６２７がバックゲート電圧記憶回路２６及びバックゲート電圧供給回路２２７の代わりに配置されることがメモリコア１５と相違する。第１セクタ９１、第２セクタ９２、バックゲート電圧記憶回路３２６〜６２６及びバックゲート電圧供給回路３２７〜６２７以外のメモリコア２０の構成要素の構成及び機能は、同一符号が付されたメモリコア１５の構成要素の構成及び機能と同一である。第１セクタ９１、第２セクタ９２、バックゲート電圧記憶回路３２６〜６２６及びバックゲート電圧供給回路３２７〜６２７以外のメモリコア２０の構成要素の構成及び機能は、ここでは詳細な説明は省略する。第１セクタ９１及び第２セクタ９２は、メモリセルアレイ９３がメモリセルアレイ３３の代わりに配置されることが第１セクタ２１及び第２セクタ２２と相違する。第１セクタ９１及び第２セクタ９２以外の第１セクタ９１及び第２セクタ９２の構成要素の構成及び機能は、同一符号が付された第１セクタ２１及び第２セクタ２２の構成要素の構成及び機能と同一であるので、ここでは詳細な説明は省略する。
【０１１８】
バックゲート電圧記憶回路３２６〜６２６の構成及び機能は、バックゲート電圧記憶回路２６と同様なので、ここでは詳細な説明は省略する。また、バックゲート電圧供給回路３２７〜６２７の構成及び機能は、バックゲート電圧供給回路２７と同様なので、ここでは詳細な説明は省略する。
【０１１９】
図２６は、第１セクタ９１のより詳細な内部回路ブロック図である。
【０１２０】
メモリセルアレイ９３は、Ｎウェル９１０〜Ｎ９１３の４つのＮウェルが形成される。Ｎウェル９１０には、ビット線ＢＬ０に接続される３つのマクロセルＭＣが形成され、Ｎウェル９１１には、ビット線ＢＬ１に接続される３つのマクロセルＭＣが形成される。また、Ｎウェル９１２には、ビット線ＢＬ２に接続される３つのマクロセルＭＣが形成され、Ｎウェル９１３には、ビット線ＢＬ３に接続される３つのマクロセルＭＣが形成される。Ｎウェル９１０には、バックゲート電圧供給回路３２７からバックゲート電圧ＶＮＷ０が印加され、Ｎウェル９１１には、バックゲート電圧供給回路４２７からバックゲート電圧ＶＮＷ１が印加される。また、Ｎウェル９１２には、バックゲート電圧供給回路５２７からバックゲート電圧ＶＮＷ２が印加され、Ｎウェル９１３には、バックゲート電圧供給回路６２７からバックゲート電圧ＶＮＷ３が印加される。
【０１２１】
また、半導体記憶装置２は、２つのバックゲート電圧記憶回路を有するが、実施形態に係る半導体記憶装置では、温度に応じて３つ以上のバックゲート電圧記憶回路を有してもよい。実施形態に係る半導体記憶装置は、温度に応じて３つ以上のバックゲート電圧記憶回路を有することで、温度に応じて高精度にバックゲート電圧を制御できる。
【符号の説明】
【０１２２】
１〜４    半導体記憶装置
１５〜２０    メモリコア
２５    リーク電流判定回路
２６    バックゲート電圧記憶回路
２７    バックゲート電圧供給回路
３１    ロウデコーダ（第１選択回路）
３２    コラムスイッチ（第２選択回路）
３３    メモリセルアレイ
ＭＣ    メモリセル
Ｍ１    選択トランジスタ（選択スイッチ）
Ｍ２    不揮発性メモリトランジスタ（メモリ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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