(57)【要約】【課題】隣接するＭＯＳデバイスが劣化することなく動作することができるような効果的な分離技術が必要である。【解決手段】詳細な説明に開示された実施形態は、ダミーゲートで区切られた連続活性領域を有する金属酸化物半導体（ＭＯＳ）分離方式を含む。ＭＯＳデバイスは、ｎ型金属またはｐ型金属のいずれかとして記載される仕事関数を有する材料から形成された活性領域を備える。能動部品は、同じ仕事関数を有する材料を使用し、この活性領域上に形成される。能動部品の間にダミーゲートを配置することによって、分離がなされる。ダミーゲートは、活性領域の材料に対して逆の仕事関数を有する材料から作られる。たとえば、活性領域がｐ型金属材料の場合、ダミーゲートは、ｎ型金属から作られ、逆もまた同様に可能である。【選択図】図５
2018113485.tif 000002
【特許請求の範囲】
【請求項１】
第１のｎ型金属またはｐ型金属の仕事関数を有する第１の材料と、
前記第１の材料を含む第１の複数の隣接するゲートと、
前記第１の材料を含む第２の複数の隣接するゲートと、
前記第１の複数の隣接するゲートと前記第２の複数の隣接するゲートとの間に位置し、前記第１の材料とは逆の仕事関数を有する第２の材料を含むダミーゲートと
を備え、
前記ダミーゲートと前記第１の複数の隣接するゲートとの間と、前記ダミーゲートと前記第２の複数の隣接するゲートとの間とにソースが位置しており、
前記第１の複数の隣接するゲートは三以上の隣接するゲートを備え、前記第２の複数の隣接するゲートは三以上の隣接するゲートを備える、金属酸化物半導体（ＭＯＳ）デバイス。
【請求項２】
前記第１の材料が、ｎ型金属の仕事関数を有する材料を含む、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記第２の材料が、ｐ型金属の仕事関数を有する材料を含む、請求項２に記載のＭＯＳデバイス。
【請求項４】
前記第１の材料が、ｐ型金属の仕事関数を有する材料を含む、請求項１に記載のＭＯＳデバイス。
【請求項５】
前記第２の材料が、ｎ型金属の仕事関数を有する材料を含む、請求項４に記載のＭＯＳデバイス。
【請求項６】
相補型ＭＯＳデバイス（ＣＭＯＳ）を形成するための第２のＭＯＳデバイスをさらに備え、前記第２のＭＯＳデバイスが、
前記第２の材料を含む第３のゲートと、
前記第２の材料を含む第４のゲートと、
前記第３のゲートと前記第４のゲートとの間に位置し、前記第１の材料を含む第２のダミーゲートと
を備える、請求項１に記載のＭＯＳデバイス。
【請求項７】
前記第１のＭＯＳデバイスと前記第２のＭＯＳデバイスとの間に浅溝分離構造（ＳＴＩ）をさらに含む、請求項６に記載のＭＯＳデバイス。
【請求項８】
前記ダミーゲートは、ゲート誘電体上に配置され、前記ダミーゲート下に分離埋込ゾーンがない、請求項１に記載のＭＯＳデバイス。
【請求項９】
前記ＭＯＳデバイスは、平面状のデバイスである、請求項１に記載のＭＯＳデバイス。
【請求項１０】
前記ＭＯＳデバイスは、フィンベースの電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスである、請求項１に記載のＭＯＳデバイス。
【請求項１１】
前記ＭＯＳデバイスは、半導体ダイに集積される、請求項１に記載のＭＯＳデバイス。
【請求項１２】
第１のｎ型金属またはｐ型金属の仕事関数を有する第１の材料を提供するステップと、
活性領域上に、１８よりも大きい誘電率を有するゲート誘電体を形成するステップと、
前記ゲート誘電体上に前記第１の材料を含む第１の複数の隣接するゲートを形成するステップと、
前記ゲート誘電体上に前記第１の材料を含む第２の複数の隣接するゲートを形成するステップと、
前記ゲート誘電体上に、前記第１の材料とは逆の仕事関数を有する第２の材料を含むダミーゲートを形成するステップと、
前記第１の複数の隣接するゲートと前記第２の複数の隣接するゲートとの間に、前記第１の材料とは逆の仕事関数を有する第２の材料を含む前記ダミーゲートを配置するステップと
を含み、
前記ダミーゲートと前記第１の複数の隣接するゲートとの間と、前記ダミーゲートと前記第２の複数の隣接するゲートとの間とにソースが位置しており、
前記第１の複数の隣接するゲートは三以上の隣接するゲートを備え、前記第２の複数の隣接するゲートは三以上の隣接するゲートを備える、金属酸化物半導体（ＭＯＳ）デバイスを形成する方法。
【請求項１３】
前記第１の材料はｎ型金属の仕事関数を有する材料を含み、前記第２の材料はｐ型金属の仕事関数を有する材料を含み、
前記ダミーゲートを接地するステップをさらに含み、
前記第２のゲートの近くにソースを形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１の材料がｐ型金属の仕事関数を有する材料を含み、前記第２の材料がｎ型金属の仕事関数を有する材料を含み、
電圧ソースに前記ダミーゲートを接続するステップをさらに含み、
前記第２のゲートの近くにソースを形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
ＣＭＯＳデバイスを形成するために、前記第１のＭＯＳデバイスとともに第２のＭＯＳデバイスを形成するステップをさらに含み、
前記第２のＭＯＳデバイスを形成するステップは、前記第２のＭＯＳデバイス内にダミーゲートを形成するステップを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本願は、２０１３年３月１３日に出願された米国特許出願第１３／７９９，９５５号、名称「ＭＥＴＡＬ  ＯＸＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  （ＭＯＳ）  ＩＳＯＬＡＴＩＯＮ  ＳＣＨＥＭＥＳ  ＷＩＴＨ  ＣＯＮＴＩＮＵＯＵＳ  ＡＣＴＩＶＥ  ＡＲＥＡＳ  ＳＥＰＡＲＡＴＥＤ  ＢＹ  ＤＵＭＭＹ  ＧＡＴＥＳ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＭＥＴＨＯＤＳ」の優先権を主張するものであり、その全体は参照により本明細書に組み込まれる。
【０００２】
本開示の技術は、金属酸化物半導体（ＭＯＳ）に関する。
【背景技術】
【０００３】
モバイル通信デバイスは、現在の社会において一般的になっている。これらのモバイルデバイスの普及は、１つには現在このようなデバイスで可能な多くの機能のためである。このような機能に対しての需要のため、処理能力の要求が増え、より強力な電池の必要性が生じている。電池は、モバイル通信デバイスの筐体の限られた空間内で、処理回路と競合する状態にある。これらの要因、およびその他の要因が、継続的な回路内の部品の小型化および電力消費の低減の一因となっている。部品の小型化は、金属酸化物半導体（ＭＯＳ）を含む処理回路のトランジスタやその他のリアクタンス素子を含む処理回路のすべての面に影響を与える。
【０００４】
歴史的に、ＭＯＳデバイスは、小型化の努力の恩恵を受けている。たとえば、０．２５マイクロメートル（μｍ）スケールから、０．１３μｍから２８ナノメートル（ｎｍ）のスケールまで縮小し、現在の取り組みでは２０ｎｍスケールに挑んでいる。このような半導体の小型化により、集積回路（ＩＣ）内のＭＯＳデバイスによる占有設置面積が縮小されただけでなく、このようなＩＣを作動するために必要な電力を低減し、同時に作動速度も改善された。ＭＯＳデバイスが、ナノメートルスケール、たとえば、９０ｎｍのスケールに縮小されると、ＩＣ内のＭＯＳデバイスによる占有設置面積が予想どおり減少した。しかし、移動度は電流機構の有効質量の関数であるので、電流機構（すなわち、電子または孔）の移動度は、直線的に改善しなかったため、また、有効質量は小型化に伴って変化しなかったため、ＭＯＳデバイスは、目に見えて速い速度では動作できなかった。
【０００５】
さらに、既存のＭＯＳデバイスは、望むデバイス間の分離を得るのに、能動素子間の浅溝分離構造（ＳＴＩ）に依存していた。しかし、小型化がナノメートルスケールに達するとＳＴＩがＩＣ内の貴重なスペースを占有してしまう。
【０００６】
ナノメートルスケールでＭＯＳデバイスが動作する速度を改善しようと、様々な技術が実施されてきた。一例は、電流機構の移動度を向上させるためにＭＯＳチャネル素子上に応力を導入する工程を含む。応力誘導要素は、ストレスを与えるストレッサの物理的な大きさに依存する。つまり、移動度を向上させる大きい応力を導入するために、物理的に大きいストレッサが使用されているが、これは小型化の目的と矛盾する。さらに、ＳＴＩはストレッサの形成に障害となり、所望のストレスを与えるのに利用可能なストレッサの物理的寸法を低減する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
少なくとも、ストレス誘導要素の縮小に伴う性能の低下を回避するために提案されている解決策の１つは、連続活性領域でのＳＴＩ遮断をなくすことである。ＳＴＩ遮断の代わりに、ダミーゲートが部品の間に挿入されている。しかし、このようなダミーゲートによる分離はＳＴＩによる分離よりも悪く、加えて／あるいは、より高いゲートバイアスを必要とするため、今度は、パワーレールを必要とするといった独自の問題点があり、コストが増大し、デバイスの設置面積を増大させる。このように、隣接するＭＯＳデバイスが劣化することなく動作することができるような効果的な分離技術が必要である。
【課題を解決するための手段】
【０００８】
詳細な説明に開示された実施形態は、ダミーゲートで分割された連続活性領域を有する金属酸化物半導体（ＭＯＳ）分離方式を含む。関連する方法も開示されている。例示的な一実施形態では、ＭＯＳデバイスは、ｎ型金属またはｐ型金属のいずれかとして記載されている仕事関数を有する材料から形成されたゲートを有する活性領域を含む。能動部品は、同じ仕事関数を有するゲート材料を使用して、この活性領域上に形成されている。能動部品の間にダミーゲートを配置することによって、分離がなされる。ダミーゲートは、活性領域のゲート材料に対して逆の仕事関数を有する材料から作られる。たとえば、活性領域内のゲートがｐ型金属材料であった場合、ダミーゲートは、ｎ型金属から作られ、逆もまた同様である。この構造によって達成される分離方式は、効果的にリーク電流の量を低減し、ＭＯＳ素子の動作速度を向上させる。この分離方式はまた、ＭＯＳデバイスが、浅溝分離構造（ＳＴＩ）の幅とリーク電流に制限されることなく、ＭＯＳデバイスの技術のスケーリングから予想される対応速度の増加を実現しながら小型化を可能にする。ポリゲートＭＯＳ素子とは異なり、本明細書に開示された特定の実施形態のゲート絶縁膜は、比較的高い誘電率（ｋ）を有するため、ダミーゲート下に配置される分離埋込ゾーンの必要性を回避しつつ、逆仕事関数型ダミーゲートが所望の分離をするのを可能にする。
【０００９】
この点に関して、ある実施形態で、１つのＭＯＳデバイスが開示されている。ＭＯＳデバイスは、第１のｎ型金属またはｐ型金属の仕事関数を有する第１の材料を備える。ＭＯＳデバイスは、第１の材料を含む第１のゲートを備える。ＭＯＳデバイスは、第１の材料を含む第２のゲートを備える。ＭＯＳデバイスは、第１のゲートと第２ゲートとの間に位置し、第１の材料とは逆の仕事関数を有する第２の材料を含むダミーゲートを備える。ＭＯＳデバイスは、各ゲートの下に位置し約１８よりも大きい誘電率（ｋ）を有するゲート誘電体を備える。
【００１０】
別の例示的な実施形態で、１つのＭＯＳデバイスが開示されている。ＭＯＳデバイスは、第１のｎ型金属またはｐ型金属の仕事関数を有するための第１の手段を備える。ＭＯＳデバイスは、第１の手段を含む第１のゲート手段を備える。ＭＯＳデバイスは、第１の手段を含む第２のゲート手段を備える。ＭＯＳデバイスは、第１のゲート手段と第２のゲート手段との間に位置し、第１の手段とは逆の仕事関数を有するための第２の手段を含むダミーゲート手段を備える。ＭＯＳデバイスは、各ゲート手段の下に位置し約１８よりも大きい誘電率（ｋ）を有するゲート誘電体を備える。
【００１１】
別の例示的な実施形態で、１つのＭＯＳデバイスを形成する方法が開示されている。この方法は、第１のｎ型金属またはｐ型金属の仕事関数を有する第１の材料を提供するステップを含む。この方法はまた、活性領域上に、約１８よりも大きい誘電率（ｋ）を有するゲート誘電体を形成するステップを含む。この方法はまた、ゲート誘電体上に第１の材料を含む第１のゲートを形成するステップを含む。この方法はまた、ゲート誘電体上に第１の材料を含む第２のゲートを形成するステップを含む。この方法はまた、ゲート誘電体上に、第１の材料とは逆の仕事関数を有する第２の材料を含むダミーゲートを形成するステップを含む。この方法はまた、第１のゲートと第２のゲートとの間に、第１の材料とは逆の仕事関数を有する第２の材料を含むダミーゲートを配置するステップを含む。
【図面の簡単な説明】
【００１２】
【図１】能動半導体部品を分離する浅溝分離構造（ＳＴＩ）を有する例示的な従来の相補型金属酸化物半導体（ＭＯＳ）（ＣＭＯＳ）の簡略平面図である。
【図２Ａ】ｎ型ＭＯＳ（ｎＭＯＳ）の、図１の２Ａ−２Ａ線による断面図である。
【図２Ｂ】ｐ型ＭＯＳ（ｐＭＯＳ）の、図１の２Ｂ−２Ｂ線による断面図である。
【図３】電界効果トランジスタ（ＦＥＴ）の分離に使用されるＳＴＩ遮断およびダミーゲートを有する連続活性領域が形成された例示的な従来のＣＭＯＳの簡略平面図である。
【図４】ＦＥＴの分離に使用されるダミーゲートを有する連続活性領域が形成された例示的な従来のＣＭＯＳの簡略平面図である。
【図５】本開示の例示的な一実施形態に係る連続活性領域から形成された逆の仕事関数のダミーゲートを有する例示的なＣＭＯＳデバイスの簡略平面図である。
【図６】ほぼ平坦な構成を有する図４のＣＭＯＳデバイス内のｎＭＯＳデバイスの一実施形態の断面図である。
【図７Ａ】本開示の例示的な一実施形態に係るダミーゲートを有する、フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）ＭＯＳデバイスの簡略平面図である。
【図７Ｂ】本開示の例示的な一実施形態に係るダミーゲートを有する、フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）ＭＯＳデバイスの簡略平面図である。
【図８】図５のＣＭＯＳデバイスを備えることができる、例示的なプロセッサ搭載システムのブロック図である。
【発明を実施するための形態】
【００１３】
ここから、本開示のいくつかの例示的な実施形態を、図面を参照しつつ説明する。「例示的」という語は、本明細書で「例、事例、または描写の役割を果たす」ことを意味して用いられる。「例示的」として本明細書に記載されるいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であるように解釈されるべきではない。
【００１４】
詳細な説明に開示される実施形態は、ダミーゲートで分割された連続活性領域を有する金属酸化物半導体（ＭＯＳ）分離方式を含む。関連する方法もまた開示される。例示的な一実施形態では、ＭＯＳデバイスは、ｎ型金属またはｐ型金属のいずれかとして記載されている仕事関数を有する材料から形成されたゲートを有する活性領域を含む。能動部品は、同じ仕事関数を有するゲート材料を使用して、この活性領域上に形成されている。能動部品の間にダミーゲートを配置することによって、分離がなされる。ダミーゲートは、活性領域のゲート材料に対して逆の仕事関数を有する材料から作られる。たとえば、活性領域内のゲートがｐ型金属材料であった場合、ダミーゲートは、ｎ型金属から作られ、逆もまた同様である。この構造によって達成される分離方式は、効果的にリーク電流の量を低減し、ＭＯＳ素子の動作速度を向上させる。この分離方式はまた、ＭＯＳデバイスが、浅溝分離構造（ＳＴＩ）の幅とリーク電流に制限されることなく、ＭＯＳデバイスの技術のスケーリングから予想される対応速度の増加を実現しながら小型化を可能にする。ポリゲートＭＯＳ素子とは異なり、本明細書に開示された特定の実施形態のゲート絶縁膜は、比較的高い誘電率（ｋ）を有するため、ダミーゲート下に配置される分離埋込ゾーンの必要性を回避しつつ、逆仕事関数型ダミーゲートが所望の分離をするのを可能にする。
【００１５】
本開示による１つまたは複数のダミーゲートを用いたＭＯＳデバイスの例示的な実施形態を論ずる前に、相補型ＭＯＳ（ＣＭＯＳ）デバイス内の従来の分離プロセスの概要を、以下の図１〜図４を参照して述べる。図１〜図４はＣＭＯＳデバイスを示しているが、ＣＭＯＳデバイスは、ｎ型金属の仕事関数を有するＭＯＳデバイス（すなわち、ｎＭＯＳ）およびｐ型金属の仕事関数を有するＭＯＳデバイス（すなわち、ｐＭＯＳ）から形成されることを理解されたい。ダミーゲートを使用する実施形態の説明の一助とするために、これらの従来の分離プロセスを述べ、図５〜図７Ｂに関連して以下に説明する。
【００１６】
この点に関し、図１は、従来のＣＭＯＳデバイス１０のブロック図である。ＣＭＯＳデバイス１０は、１つまたは複数のｎＭＯＳ電界効果トランジスタ（ＦＥＴ）１２および１つまたは複数のｐＭＯＳ  ＦＥＴ１４が形成されている。各ＦＥＴ１２、１４は、ＳＴＩ１６によって他のＦＥＴ１２、１４から分離される。
【００１７】
図２Ａによりわかりやすく示すように、ｎＭＯＳ  ＦＥＴ１２は基板１８上に形成されており、基板１８は例示的な実施形態ではシリコン基板である。ウェル２０は、基板１８に形成されており、ウェル２０は、例示的な実施形態では、ｐ−型フェルミエネルギー準位を有し（ここで、フェルミ準位を、シリコン内でＰ型またはＮ型ドーパントによって誘導されるシリコンバンドギャップ内部の欠陥エネルギー帯と呼ぶ）、また、ここでｐウェル（またはｐｗ）と呼ぶことができる。ｎＭＯＳ  ＦＥＴ１２は、ソース２２、ドレイン２４およびゲート２６を備える。ソース２２およびドレイン２４は、ウェル２０内に形成されており、ｎ＋型フェルミエネルギー準位（すなわち、導電帯に非常に近いフェルミエネルギー準位）を有してもよい。ゲート２６は、ウェル２０上に形成され、ゲート誘電体２８によってそこから分離され、ゲート誘電体２８は酸化物層等であってもよい。ゲート２６は、ｎ型金属の仕事関数を有する材料から形成される。また、ゲート２６は、ゲート２６の両側にスペーサ３０を有していてもよい。ｎＭＯＳ  ＦＥＴ１２は、電源２２、ドレイン２４、およびゲート２６との電気的接点（図示せず）を備える。
【００１８】
同様に、図２Ｂに示すように、ｐＭＯＳ  ＦＥＴ１４は基板１８上に形成されており、基板１８は例示的な実施形態ではシリコン基板である。ウェル３２は、基板１８に形成されており、ウェル３２は、例示的な実施形態では、ｎ−型フェルミエネルギー準位を有し、ここで、Ｎウェル（またはｎｗ）と呼ぶことができる。ｐＭＯＳ  ＦＥＴ１４は、ソース３４、ドレイン３６およびゲート３８を備える。ソース３４およびドレイン３６は、ウェル３２内に形成されており、ｐ＋型のフェルミエネルギー準位を有してもよい。ゲート３８は、ウェル３２上に形成され、ゲート誘電体４０によってそこから分離され、ゲート誘電体３８は酸化物層等であってもよい。ゲート３８は、ｐ型金属の仕事関数を有する材料から形成される。また、ゲート３８は、ゲート３８の両側にスペーサ４２を有していてもよい。ｐＭＯＳ  ＦＥＴ１４は、ソース３４、ドレイン３６、およびゲート３８との電気的接点（図示せず）を備える。
【００１９】
図１に戻り、上述したように、ＦＥＴ１２、１４は、ＳＴＩ１６によって互いから分離されている。ＳＴＩ１６はＦＥＴ１２、１４のそれぞれに効果的な電気的絶縁の役割を果たす。典型的な構成では、ＳＴＩ１６などのＳＴＩ遮断による分離は、先端スケーリング技術のため１０ｐＡ／μｍの範囲にある。ＳＴＩ１６などのＳＴＩ遮断は、多くの例で許容可能な分離を提供するが、ＳＴＩ遮断を使用すると、連続的な製造プロセスに影響を及ぼし、要素間の遮断が生じ、そのことが、チップサイズを増大させ、駆動電流を低減し、それが今度は速度を減少させ、電力消費を増加させる。
【００２０】
図１〜図２ＢはＣＭＯＳデバイス１０に焦点を当てているが、厳密なｎＭＯＳデバイスまたは厳密なｐＭＯＳデバイスのような、他のタイプのＭＯＳデバイスに、同一の概念および欠点があてはまることを理解されたい。さらに、ＣＭＯＳデバイス１０は、平面デバイスとして示されているが、同じ技術はＦｉｎＦＥＴデバイスにもまた使用される。ＦｉｎＦＥＴは、非平面で、シリコン基板または絶縁体（ＳＯＩ）基板のシリコン上に構築されたダブルまたはトリプルゲートトランジスタの説明に使用される用語である。ＦｉｎＦＥＴの際立った特徴は、導電チャネルが、デバイスのチャネルを形成する薄いシリコン「フィン」の周りにあるということである。フィンの長さ（ソースからドレインへの方向で測定される）が、デバイスの実効チャネル長を決定する。
【００２１】
図３に示す別の従来の手法では、ダミーゲートをＳＴＩに組み合わせている。この点に関して、図３に示すように、ＣＭＯＳデバイス５０は、基板（図示せず）上に形成されている。ＣＭＯＳデバイス５０は、第１のｎＭＯＳ  ＦＥＴ５２と第２のｎＭＯＳ  ＦＥＴ５４、また、第１のｐＭＯＳ  ＦＥＴ５６と第２のｐＭＯＳ  ＦＥＴ５８を備える。ＦＥＴ５２、５４、５６、５８は、ＳＴＩ６０によって互いから分離されている。また、ダミーゲート６２は、ｎＭＯＳ  ＦＥＴ５２、５４の間に配置される。ダミーゲート６２はｎ型金属の仕事関数を有する。同様に、ダミーゲート６４は、ｐＭＯＳ  ＦＥＴ５６、５８の間に配置される。ダミーゲート６４は、ｐ型金属の仕事関数を有する。このように、ダミーゲート６２、６４の仕事関数はダミーゲートが分離するＦＥＴ（５２、５４または５６、５８のいずれか）の仕事関数に相当する。ここでも、ＳＴＩ６０とダミーゲート６２、６４を使用すると（たとえば、約１０ｐＡ／μｍの範囲の）許容可能な分離がなされるが、ＳＴＩ６０を使用すると、連続活性領域が中断される。上述のように、ＳＴＩ６０は電流機構の所望の移動度を達成するのに十分な大きさのストレッサを作成する能力に影響を与え、ＣＭＯＳデバイス５０の性能はより小さいサイズ（たとえば、２８ナノメートル（ｎｍ）以下のスケール）では改善されない。
【００２２】
図４に、また別の従来の手法を示す。図４は、連続活性領域方式により形成されたＣＭＯＳデバイス７０を示す。特に、ＣＭＯＳデバイス７０は、ｎＭＯＳ  ＦＥＴ７２Ａ、７２Ｂ（総称して７２）およびｐＭＯＳ  ＦＥＴ７４Ａ、７４Ｂ（総称して７４）を備える。ｎＭＯＳ  ＦＥＴ７２は、ＳＴＩ７６によりｐＭＯＳ  ＦＥＴ７４から分離される。図３のＣＭＯＳデバイス５０とは異なり、ｎＭＯＳ  ＦＥＴ７２Ａは、ＳＴＩ７６によりｎＭＯＳ  ＦＥＴ７２Ｂから分離されていない。むしろ、ｎＭＯＳ  ＦＥＴ７２ＡとｎＭＯＳ  ＦＥＴ７２Ｂは、連続的な活性領域から形成され、ダミーゲート７８のみで分離されている。ダミーゲート７８はｎ型金属の仕事関数を有する。同様に、ｐＭＯＳ  ＦＥＴ７４Ａは、ＳＴＩ７６によってｐＭＯＳ  ＦＥＴ７４Ｂから分離されていない。むしろ、ｐＭＯＳ  ＦＥＴ７４ＡとｐＭＯＳ  ＦＥＴ７４Ｂは、連続活性領域から形成され、ダミーゲート８０のみで分離されている。ダミーゲート８０は、ｐ型金属の仕事関数を有する。この例示的な実施形態には、連続的な活性領域方式から形成されるという利点があるが、ダミーゲート７８、８０は、対になったＦＥＴ７２Ａ、７２Ｂまたは対になったＦＥＴ７４Ａ、７４Ｂの間では十分に絶縁しないことがよくある。たとえば、２０ｎｍスケールの典型的なｎＭＯＳ構造では、デバイスは、極端な低閾値デバイスとして１０ｎＡ／μｍを有するが、これはＳＴＩスタイルのデバイスのリークよりも約千倍大きい。同様に、類似のデバイスは、標準閾値デバイスとして約３５０ｐＡ／μｍを有するが、これはＳＴＩスタイルのデバイスのリークより約３５倍大きい。このように、（ｐＭＯＳ  ＦＥＴ７４ＡからｐＭＯＳ  ＦＥＴ７４Ｂへと同様に）１つのｎＭＯＳ  ＦＥＴ７２ＡからｎＭＯＳ  ＦＥＴ７２Ｂへダミーゲート７８をわたって電流がリークし、ＣＭＯＳデバイス７０の性能を低下させる。リーク電流に対処するための１つの解決策は、ダミーゲート７８、８０上のゲートバイアスを増加させることである。ｎＭＯＳ  ＦＥＴ７２の例では、通常、ゲートバイアスが０Ｖであるが、リーク電流を低減するために、ダミーゲート７８に−０．５Ｖを印加するかもしれない。このようなゲートバイアスを使用すると、余分に外部電源が必要となるので、今度は、デバイスの設置面積が増大し、回路が複雑になる。同様に、−０．５Ｖのゲートバイアスで、ＶｇｓはＶｄｄ（たとえば、０．５Ｖ）に到達するかもしれないが、これは薄いゲート酸化膜には高すぎ、ゲートに不必要な摩耗を引き起こす可能性がある。同様に、ｐＭＯＳ  ＦＥＴ７４において、通例、分離なしだとＶｇ＝０Ｖであるが、リーク電流を低減するために、ＶｇはＶｄｄまたは０．５Ｖに設定されるかもしれない。このゲートバイアスは、ここでも余分に外部電源を必要とし同時に／あるいはゲート酸化膜の信頼性の問題を生みだす。いずれの場合も、ＣＭＯＳデバイス７０は、より小さい設計スケールにおいては、最適にはならない。
【００２３】
従来のデバイスの性能（たとえば、速度、リーク電流など）が最適にならなないことへの解決策は、ダミーゲート７８、８０を逆の仕事関数を有する材料から作られた分離ダミーゲートと交換することにある。すなわち、ＦＥＴがｎ型金属の仕事関数を有する場合、ダミーゲートはｐ型金属の仕事関数を有する。逆に、ＦＥＴがｐ型金属の仕事関数を有する場合、ダミーゲートは、ｎ金属の仕事関数を有する。ダミーゲートの材料を選択することにより、余分な外部電源を必要とせずに分離の改善を可能とし、回路内の領域を温存できる。同様に、これらの半導体デバイスを作成するプロセスは、従来の、高誘電率／メタルゲートプロセス（ｈｉｇｈ−ｋ／ｍｅｔａｌ  ｇａｔｅ  ｐｒｏｃｅｓｓ）に対しての余分な変更を必要としない。むしろ、新たなダミーゲートには、（ＣＭＯＳで使用されている）逆型ゲートマスクを、ダミーゲートを配置するために使用する。ダミーゲートの仕事関数を反転させることにより、連続活性領域方式を用いたＣＭＯＳデバイスを形成する能力をいまだ保持しながら、許容レベルの分離が達成されることを試験結果は示している。すなわち、この例では、１０ｐＡ／μｍの範囲で分離がなされている。ストレッサ要素を形成するための領域が維持されるため、ＯＮ状態で利用可能な電流も増大し、そのためＦＥＴの内の電流機構の移動度が増大する。改善した分離を伴って結合された連続活性領域方式を使用することにより、さらなる小型化および柔軟な設計が可能になる。
【００２４】
この点に関し、反転した仕事関数を有するダミーゲートを採用したＣＭＯＳデバイス９０の第１の実施形態を図５に示す。図に示すように、ＣＭＯＳデバイス９０は、連続活性領域方式により形成されている。具体的には、ＣＭＯＳデバイス９０は、ｎＭＯＳ  ＦＥＴ９２Ａ、９２Ｂ（総称して９２）とｐＭＯＳ  ＦＥＴ９４Ａ、９４Ｂ（総称して９４）とを備える。ｎＭＯＳ  ＦＥＴ９２は、ＳＴＩ９６によってｐＭＯＳ  ＦＥＴ９４から分離される。図４のＣＭＯＳデバイス７０と同様に、ｎＭＯＳ  ＦＥＴ９２Ａは、ＳＴＩ９６によってｎＭＯＳ  ＦＥＴ９２Ｂから分離されていない。むしろ、ｎＭＯＳ  ＦＥＴ９２ＡとｎＭＯＳ  ＦＥＴ９２Ｂは、連続活性領域から形成され、ダミーゲート９８のみによって分離されている。ダミーゲート９８は、ｐ型金属の仕事関数を有し、したがって、それが使用されるＭＯＳデバイスとは逆の仕事関数を有する。言い換えれば、ダミーゲート９８は反転した仕事関数を有する。同様に、ｐＭＯＳ  ＦＥＴ９４Ａは、ＳＴＩ９６によってｐＭＯＳ  ＦＥＴ９４Ｂから分離されていない。むしろ、ｐＭＯＳ  ＦＥＴ９４ＡとｐＭＯＳ  ＦＥＴ９４Ｂは、連続的な活性領域から形成され、ダミーゲート１００のみによって分離されている。ダミーゲート１００は、ｎ型金属の仕事関数を有し、したがって、それが使用されるＭＯＳデバイスとは逆の仕事関数を有する。言い換えれば、ダミーゲート１００は、反転仕事関数を有する。図示されていないが、ダミーゲート９８、１００のそれぞれは、ゲート誘電体２８、４０に類似のゲート誘電体上に配置されることを理解されたい。例示的な実施形態では、ＣＭＯＳデバイス９０のゲート誘電体は、高誘電率（ｋ）を有する。例示的な実施形態では、ｋは１８より大きく、また別例示的な実施形態では、ｋは約２０〜２５の間にある。
【００２５】
引き続き図５を参照すると、例示的な実施形態では、ダミーゲート９８はＶｓｓに接続され、ダミーゲート１００はＶｄｄに接続される。既に述べたように、仕事関数の反転により、ＣＭＯＳデバイス９０の製造において、製造者が連続能動領域方式を使用するのを可能にしつつ、許容レベルの分離が得られる。ダミーゲート９８、１００の近くに電源を配置することにより、分離リークをさらに低減することができる。
【００２６】
図５は、ｎＭＯＳ  ＦＥＴ９２とｐＭＯＳ  ＦＥＴ９４の両方を有するＣＭＯＳデバイス９０を示しているが、本開示の概念は、ｎＭＯＳデバイスのみ、および／またはｐＭＯＳデバイスのみを備えるＭＯＳデバイスに用いることができることを理解されたい。
【００２７】
さらに注意したい点は、ダミーゲート９８、１００の下に分離埋込ゾーンが存在しないことである。特に、ポリゲートの技術のような従来技術は、ダミーゲートによる分離を改善するために、そのような分離埋込ゾーン（すなわち、特定のタイプのドーピングが埋め込まれたゾーン）をダミーゲートの下に用いる。そのような分離埋込ゾーンは、分離サイズを増大させ、一般的には、同じレベルの分離に至らない。図６にｎＭＯＳデバイス９２の断面図を示すが、それは分離埋込ゾーンのないダミーゲート９８の下にゾーン１０２を備える。ｐＭＯＳデバイス９４も、ダミーゲート１００下に分離埋込ゾーンが存在しないことを理解されたい。
【００２８】
図５のＣＭＯＳデバイス９０は、周知のように、一般的に平坦な構成だが、本発明の概念はそれに限定されず、ＦｉｎＦＥＴの設計に拡張することができる。図７Ａおよび図７Ｂは、Ｆｉｎ  ＦＥＴにおける反転型の金属ダミーゲートの２つの種類を示している。特に、図７Ａは、フィン１０８がゲート１１０Ｇに沿って垂直に配置される活性領域１０６を持つ、ＦｉｎＦＥＴ  ｎＭＯＳデバイス１０４を示している。ＦｉｎＦＥＴ  ｎＭＯＳデバイス１０４は、さらに、ソース１１０Ｓおよびドレイン１１０Ｄを備える。ＦｉｎＦＥＴ  ｎＭＯＳデバイス１０４においては、能動素子のゲートの仕事関数は、ｎ型金属のものであり、対応するダミーゲート１１２は、ｐ型金属の仕事関数を有する。ダミーゲート１１２の近くにソースを配置することにより、分離リークをさらに低減することができる。
【００２９】
図７ＡのＦｉｎＦＥＴ  ｎＭＯＳデバイス１０４と対比して、ＦｉｎＦＥＴ  ｐＭＯＳデバイス１１４が、図７Ｂに示される。ＦｉｎＦＥＴ  ｐＭＯＳデバイス１１４は、活性領域１１６およびフィン１１８を備える。同様に、ＦｉｎＦＥＴ  ｐＭＯＳデバイス１１４はドレイン１２０Ｄ、ソース１２０Ｓ、およびゲート１２０Ｇを備える。ＦｉｎＦＥＴ  ｐＭＯＳデバイス１１４の活性領域１１６は、ｐ型金属の仕事関数を有し、対応するダミーゲート１２２は、ｎ金属の仕事関数を有する。ダミーゲート１２２の近くにソースを配置することにより、分離リークをさらに低減することができる。
【００３０】
ｎＭＯＳデバイス１０４およびｐＭＯＳデバイス１１４は、必要に応じＣＭＯＳデバイスに組み込むことができる。ここでも、高いゲート誘電体、および注入分離領域が存在しないことにより、ますます小さいサイズにおいても、速度の改善が可能になる。
【００３１】
本明細書において開示する実施形態に係る連続活性領域を有するＣＭＯＳ分離方式は任意のプロセッサ搭載デバイスに備え、または統合することができる。例としては、以下に限定するものではないが、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、移動位置データユニット、移動電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、携帯音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、携帯型デジタルビデオプレーヤ、が挙げられる。
【００３２】
この点に関し、図８は、ＣＭＯＳデバイス９０またはＭＯＳデバイス９２、９４、１０４、１１４のようなＣＭＯＳデバイスを使用することができるプロセッサ搭載システム１３０の一例を示す。この例では、プロセッサ搭載システム１３０は、各々が１つまたは複数のプロセッサ１３４を含む１つまたは複数の中央処理装置（ＣＰＵ）１３２を備える。ＣＰＵ１３２は、一時的に格納されたデータへの迅速なアクセスのためにプロセッサ１３４に結合されたキャッシュメモリ１３６を備えてもよい。ＣＰＵ１３２は、システムバス１３８に係合され、プロセッサ搭載システム１３０に含まれるマスタデバイスとスレーブデバイスを相互に連結することができる。周知のように、ＣＰＵ１３２は、システムバス１３８を介してアドレス、制御、およびデータ情報を交換することにより、これらの他のデバイスと通信する。たとえば、ＣＰＵ１３２は、メモリコントローラ１４０へバストランザクションリクエストを通信することができる。図８に示されていないが、複数のシステムバス１３８を設けてもよく、それぞれのシステムバス１３８は、別な構成である。
【００３３】
他のデバイスをシステムバス１３８に接続することもできる。図８に示すように、これらのデバイスは、例として、メモリシステム１４２、１つまたは複数の入力デバイス１４４、１つまたは複数の出力デバイス１４６、１つまたは複数のネットワークインターフェースデバイス１４８、および１つまたは複数のディスプレイコントローラ１５０を含み得る。入力デバイス１４４は、任意のタイプの入力デバイスも含み、入力キー、スイッチ、音声プロセッサ、等を含むが、これらに限定されない。出力デバイス１４６は、任意のタイプの出力デバイスも含み、オーディオ、ビデオ、その他視覚的インジケータ等を含むが、これらに限定されない。ネットワークインターフェースデバイス１４８は、ネットワーク１５２とのデータ交換が可能なように構成された任意のデバイスである。ネットワーク１５２は、任意のタイプのネットワークで、有線またはワイヤレスのネットワーク、プライベートまたはパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含むが、これらに限定されない。ネットワークインターフェースデバイス１４８は、任意のタイプの所望の通信プロトコルをサポートするように構成することができる。メモリシステム１４２は、１つまたは複数のメモリユニット１５４（０−Ｎ）を備えることができる。
【００３４】
ＣＰＵ１３２は、１つまたは複数のディスプレイ１５６に送信される情報を制御するためのシステムバス１３８を介してディスプレイコントローラ１５０にアクセスするように構成されてもよい。ディスプレイコントローラ１５０は、１つまたは複数のビデオプロセッサ１５８を介して表示するディスプレイ１５６に情報を送信し、１つまたは複数のビデオプロセッサ１５８は表示される情報をディスプレイ１５６に適した形式に処理する。ディスプレイ１５６は、任意のタイプのディスプレイ、たとえば陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、等を含み得るが、これに限定されない。
【００３５】
当業者は、本明細書に開示された実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして、メモリまたは他のコンピュータ可読媒体に格納された命令として実装され、プロセッサまたは他の処理デバイス、またはその両方の組合せにより実行され得ることを、さらに理解するであろう。本明細書に記載のアービタ、マスタデバイス、スレーブデバイスは、例として、任意の回路、ハードウェア・コンポーネント、集積回路（ＩＣ）、またはＩＣチップで使用してもよい。本明細書に開示されたメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を格納するように構成されてもよい。この互換性を明瞭に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記に記載されている。そのような機能がどのように実装されているかは、特定のアプリケーション、設計選択、および／またはシステム全体に課される設計制約次第である。当業者は、各特定のアプリケーションのために様々な方法で上記に説明した機能を実施するかもしれないが、そのような実施方法を判断することは、本開示の範囲からの逸脱と解釈されるべきではない。
【００３６】
本明細書に開示された実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、または本明細書に記載の機能を実行するように設計された任意の組合せを用いて実装または実施できる。プロセッサは、マイクロプロセッサであってもよいが、代わりに、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。また、プロセッサは、たとえば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連動した１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成の組合せといった、コンピューティングデバイスの組合せで実施されてもよい。
【００３７】
本明細書に開示された実施形態は、ハードウェアおよびハードウェア内に記憶された命令で実施することができ、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られているコンピュータ可読媒体の他の任意の形態で実現してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代わりに、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐することができる。ＡＳＩＣは、遠隔局に常駐することができる。代わりに、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバにおいてディスクリート部品として常駐してもよい。
【００３８】
また、本明細書の任意の例示的な実施形態に記載の動作ステップが例と説明を提示するために記載されていることに留意されたい。説明の動作は、図示の順番以外の多数の異なる順番で実行されてもよい。さらに、単一の動作ステップで説明した動作は実際には多数の異なるステップで行ってもよい。さらに、例示的な実施形態で説明した１つまたは複数の動作ステップは組み合わされてもよい。なお、フローチャート図に示す動作ステップは、当業者に容易に明らかなように、多数の様々な改変を受けるであろうことが理解されるべきである。任意の様々な異なる技術および技法を用いて情報および信号を表し得ることを当業者は理解するであろう。たとえば、上記の説明を通し参照されるかもしれないデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光粒子、または任意のこれらの組合せによって表されるかもしれない。
【００３９】
本開示の上記説明は、当業者が本開示を作成あるいは使用することを可能にするために提示される。本開示に対する様々な改変は、当業者には容易に明らかであり、本明細書中で定義された一般的な原理は、本開示の精神または範囲から逸脱することなく他の応用に適用されるかもしれない。したがって、本開示は、本明細書に記載の例および設計に限定されるものではなく、ここに開示された原理および新規な特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４０】
２Ａ  線
２Ｂ  線
１０  ＣＭＯＳデバイス
１２  ｎＭＯＳ  ＦＥＴ
１４  ｐＭＯＳ  ＦＥＴ
１６  ＳＴＩ
１８  基板
２０  ウェル
２２  ソース
２４  ドレイン
２６  ゲート
２８  ゲート誘電体
３０  スペーサ
３２  ウェル
３４  ソース
３６  ドレイン
３８  ゲート
４０  ゲート誘電体
４２  スペーサ
５０  ＣＭＯＳデバイス
５２  第１のｎＭＯＳ  ＦＥＴ
５４  第２のｎＭＯＳ  ＦＥＴ
５６  第１のｐＭＯＳ  ＦＥＴ
５８  第２のｐＭＯＳ  ＦＥＴ
６０  ＳＴＩ
６２  ダミーゲート
６４  ダミーゲート
７０  ＣＭＯＳデバイス
７２  ｎＭＯＳ  ＦＥＴ
７２Ａ  ｎＭＯＳ  ＦＥＴ
７２Ｂ  ｎＭＯＳ  ＦＥＴ
７４  ｐＭＯＳ  ＦＥＴ
７４Ａ  ｐＭＯＳ  ＦＥＴ
７４Ｂ  ｐＭＯＳ  ＦＥＴ
７６  ＳＴＩ
７８  ダミーゲート
８０  ダミーゲート
９０  ＣＭＯＳデバイス
９２  ｎＭＯＳ  ＦＥＴ
９２Ａ  ｎＭＯＳ  ＦＥＴ
９２Ｂ  ｎＭＯＳ  ＦＥＴ
９４  ｐＭＯＳ  ＦＥＴ
９４Ａ  ｐＭＯＳ  ＦＥＴ
９４Ｂ  ｐＭＯＳ  ＦＥＴ
９６  ＳＴＩ
９８  ダミーゲート
１００  ダミーゲート
１０２  ゾーン
１０４  ＦｉｎＦＥＴ  ｎＭＯＳデバイス
１０６  活性領域
１０８  フィン
１１０Ｇ  ゲート
１１０Ｄ  ドレイン
１１０Ｓ  ソース
１１２  ダミーゲート
１１４  ＦｉｎＦＥＴ  ｐＭＯＳデバイス
１１６  活性領域
１１８  フィン
１２０Ｇ  ゲート
１２０Ｄ  ドレイン
１２０Ｓ  ソース
１２２  ダミーゲート
１３０  プロセッサ搭載システム
１３２  ＣＰＵ
１３４  プロセッサ
１３６  キャッシュメモリ
１３８  システムバス
１４０  メモリコントローラ
１４２  メモリシステム
１４４  入力デバイス
１４６  出力デバイス
１４８  ネットワークインターフェースデバイス
１５０  ディスプレイコントローラ
１５２  ネットワーク
１５４  メモリユニット
１５６  ディスプレイ
１５８  ビデオプロセッサ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
2018113485.tif 000009
【図７Ａ】
2018113485.tif 000010
【図７Ｂ】
2018113485.tif 000011
【図８】
2018113485.tif 000012
【外国語明細書】
2018113485000001.pdf