(57)【要約】【課題】  読出しデータの正誤を検証する検証回路を備えた半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリは、列選択信号ＹＳに基づきページバッファ１０に保持された読出しデータからｎビットのデータを選択し、選択したデータをｎビットのデータバス４０上に出力する列選択回路と、  活性化信号ＳＡＥに応答してデータバス４０上のｎビットのデータをセンスする差動センスアンプ３０と、外部から供給されるシリアルクロック信号ＳＣＬＫに同期したクロック信号ＰＳＣＣＬＫに応答して差動センスアンプ３０によりセンスされたｎビットのデータからｍビットのデータを選択し、選択されたｍビットのデータを出力端子から出力させる出力回路６０と、差動センスアンプ３０Ａによりセンスされたデータと、出力回路６０から出力されるデータとを比較し、読出しデータの正誤を検証する検証回路１００とを含む。【選択図】  図４
2018113090.tif 000002
【特許請求の範囲】
【請求項１】
列選択信号に基づきメモリセルアレイから読み出されたデータからｎビットのデータを選択し、選択したデータをｎビットのデータバス上に出力する列選択回路と、
活性化信号に応答して前記データバス上のｎビットのデータをセンスするセンス回路と、
外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたｎビットのデータからｍビットのデータを選択し、選択されたｍビットのデータを出力端子から出力させる出力回路と、
前記センス回路によりセンスされたデータと、前記出力回路から出力されるデータとを比較し、読出しデータの正誤を検証する検証回路とを含み、
ｍは、１以上の整数、ｎ≧ｍ、前記活性化信号の１サイクルにつきｎ／ｍのサイクルの内部クロック信号が生成される関係にある、半導体記憶装置。
【請求項２】
前記列選択回路からデータバスに出力されるデータは、差動データであり、前記センス回路は、差動データをセンスする、請求項１に記載の半導体記憶装置。
【請求項３】
前記検証回路は、前記列選択信号から見て最遠端にある読出しデータの正誤を検証する、請求項１に記載の半導体記憶装置。
【請求項４】
半導体記憶装置はさらに、前記検証回路の検証結果に基づき前記活性化信号のタイミングを制御するタイミング制御回路を含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記タイミング制御回路は、前記検証回路により読出しデータが誤りであると検証されたとき、前記センス回路によりセンス開始時間が早まるように前記活性化信号のタイミングを制御する、請求項４に記載の半導体記憶装置。
【請求項６】
前記出力回路は、前記内部クロック信号に応答して並列入力されたデータを直列データに変換する回路を含む、請求項１に記載の半導体記憶装置。
【請求項７】
半導体記憶装置は、シリアルインターフェース機能を搭載するＮＡＮＤ型フラッシュメモリである、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項８】
半導体記憶装置のデータの読出し方法であって、
行アドレスに基づきメモリセルアレイのページデータを選択するステップと、
列選択信号に基づき前記ページデータからｎビットのデータを選択し、選択したｎビットのデータをｎビットのデータバス上に出力するステップと、
活性化信号に応答して前記データバス上のｎビットのデータをセンスするステップと、
外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたｎビットのデータからｍビットのデータを選択し、選択されたｍビットのデータを出力端子から出力するステップと、
前記センスするステップによりセンスされたデータと、前記出力するステップにより出力されるデータとを比較し、読出しデータの正誤を検証するステップとを含み、
ｍは、１以上の整数、ｎ≧ｍ、前記活性化信号の１サイクルにつきｎ／ｍのサイクルの内部クロック信号が生成される関係にある、読出し方法。
【請求項９】
読出し方法はさらに、前記検証するステップにより読出しデータが誤りであると検証されたとき、前記活性化信号のタイミングを制御するステップと、を有する請求項８に記載の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置におけるデータの読出し方法に関し、特に、シリアルインターフェース機能を備えたＮＡＮＤ型フラッシュメモリの読出しデータの検証方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリでは、ページ単位でデータの読出し、プログラムを行っており、これらのページデータは、ページバッファに格納される。特許文献１に開示されるフラッシュメモリは、ページバッファに格納されたデータを第１のビット幅で転送する第１のモードと第２のビット幅で転送する第２のモードとを備え、複数の動作モードに対応している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５３５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型フラッシュメモリには、少ない端子数でデータをシリアル入出力するシリアルインターフェースを搭載するものがある。シリアルインターフェースには、例えば、８ビットの命令コードおよび２４ビットのアドレスを標準とするシリアルペリフェラルインターフェース（ＳＰＩ）がある。ＳＰＩを搭載したＮＡＮＤ型フラッシュメモリでは、外部からシリアルクロック信号を受け取り、当該シリアルクロック信号に同期してデータ、アドレス、あるいはコマンド等の入出力を行っている。
【０００５】
シリアルインターフェース機能を搭載したＮＡＮＤ型フラッシュメモリのシリアル読出し動作の概略を図１に示す。読出し動作では、行アドレスに従いメモリセルアレイのページが選択され、選択ページのデータ「０」または「１」がページバッファ１０に保持される。
【０００６】
ページバッファ１０は、例えば、データのパイプライン処理を行うために内部に２段のラッチ回路を含むことができる。列デコーダ２０は、列アドレスＣＡをデコードし、ページバッファ１０に保持されたページデータの中からｎビットのデータを選択するための列選択信号ＹＳをドライバ２２を介して列選択回路（図示省略）に出力する。列選択回路は、列選択信号ＹＳによりページバッファ１０のラッチ回路に保持されたページデータの中からｎビットのデータを選択し、選択されたｎビットのデータは、「０」、「１」の差動データとしてデータバス４０のビット線対ＢＴ／ＢＢに出力される。
【０００７】
ｎビットのビット線対ＢＴ／ＢＢは、ｎ個の差動センスアンプ３０に接続され、ｎ個の差動センスアンプ３０は、タイミング制御回路５０からのｎ個の活性化信号ＳＡＥによってそれぞれ活性化される。差動センスアンプ３０は、活性化されたとき、ビット線対ＢＴ／ＢＢの差動データを感知（センス）する。差動センスアンプ３０により感知されたｎビットのデータは、入出力回路６０に取り込まれる。
【０００８】
入出力回路６０は、ｍ個のフリップフロップが接続されたパラレル／シリアル変換回路を含み、パラレル／シリアル変換回路は、内部クロック信号ＰＳＣＣＬＫに応答して、差動センスアンプ３０によりセンスされたｎビットのデータから選択されたｍビットのデータを並列に入力し、これを直列データに変換する。変換された直列データは、ドライバ６２を介してｍビットの入出力端子Ｉ／Ｏから外部に出力される。
【０００９】
ＳＣＫ端子には外部からシリアルクロック信号ＳＣＬＫが供給され、シリアルクロック信号ＳＣＬＫは、レシーバ７０を介してタイミング制御回路５０および列デコーダ２０に供給される。タイミング制御回路５０は、シリアルクロック信号ＳＣＬＫに基づきこれに同期するクロック信号ＰＳＣＣＬＫを生成し、またシリアルクロック信号ＳＣＬＫとは非同期の活性化信号ＳＡＥを生成する。
【００１０】
列デコーダ２０により１度に選択されるビット数ｎは、データバス４０のビット幅、すなわちビット線対ＢＴ／ＢＢの数に等しい。Ｉ／Ｏの端子数は任意であるが、Ｉ／Ｏの端子数がｍビットのとき、ｍ≦ｎであり、かつ、ｎは、ｍのｋ倍の関係にある（ｍ、ｋは、それぞれ１以上の整数）。ｍがｎよりも小さいとき、データバス４０のｎビットは、複数サイクルのクロック信号ＰＳＣＣＬＫにより入出力回路６０に取り込まれることになる。例えば、データバス４０のビット線対ＢＴ／ＢＢが８ビットであり、Ｉ／Ｏの端子数が４ならば、１サイクル目のクロック信号ＰＳＣＣＬＫで、差動センスアンプ３０でセンスされた８ビットのデータの中から４ビットのデータが選択され、選択された４ビットのデータが入出力回路６０に並列に取り込まれ、直列データに変換された４ビットのデータが４つのＩ／Ｏから同時に出力される。次の２サイクル目のクロック信号ＰＳＣＣＬＫで残りの４ビットのデータが選択され、選択された４ビットのデータが入出力回路６０に取り込まれ、直列データに変換された４ビットのデータが４つのＩ／Ｏから同時に出力される。４ビットのデータの選択方法は、任意であるが、例えば、最初にデータバス４０の偶数４ビットを選択し、次に奇数４ビットを選択したり、あるいは最初にデータバス４０の上位４ビットを選択し、次に下位４ビットを選択する。
【００１１】
図２に、ＮＡＮＤ型フラッシュメモリにおけるシリアルデータのシーケンシャル読出し動作のタイミングチャートを示す。この例は、Ｉ／Ｏ端子数が４つのクワッドタイプであり（ｍ＝４）、データバス４０が８ビット（ｎ＝８）の例である。従って、差動センスアンプ３０によりセンスされた８ビットのデータは、２つのサイクルのクロック信号ＰＳＣＣＬＫで４ビットずつ入出力回路６０に取り込まれる。また、シーケンシャル読出しでは、アドレスカウンタにより列アドレスが自動的にインクリメントされ、それに応答して次のｎビットデータがページバッファ１０からデータバス４０に取り込まれる。シーケンシャル読出しでは、１ページ分のデータを連続的に出力させたり、あるいは複数ページのデータを連続的に出力させることも可能である。
【００１２】
時刻ｔ０で、外部からシリアルクロック信号ＳＣＬＫが入力されると、このシリアルクロック信号ＳＣＬＫから一定時間遅延した時刻ｔ１で列選択信号ＹＳが列選択回路へ出力され、列選択回路は、ページバッファ１０に保持された１ページデータの中から８ビットのデータを選択する。選択された８ビットのデータは、差動データとしてデータバス４０のｎビットのビット線対ＢＴ／ＢＢに出力される。
【００１３】
ｎビットのビット線対ＢＴ／ＢＢは、列選択回路の複数の列選択トランジスタを介してページバッファ１０の複数のラッチ回路に接続され、列選択信号ＹＳにより選択された列選択トランジスタが導通することで、ラッチ回路とビット線対ＢＴ／ＢＢとが電気的に接続される。ビット線対ＢＴ／ＢＢの物理的な配線は、接続されるページバッファの数だけ存在するため、ビット線対ＢＴ／ＢＢの配線容量および配線抵抗は比較的大きく、それを１つの差動センスアンプ３０によりセンスする。それ故、ビット線対ＢＴ／ＢＢの電位差が大きくなり、これを差動センスアンプ３０でセンスできるようになるまでには、一定の時間が必要となる。
【００１４】
タイミング制御回路５０は、差動センスアンプ３０がビット線対ＢＴ／ＢＢの電位差をセンスできる時刻ｔ２で、活性化信号ＳＡＥを出力する。差動センスアンプ３０は、活性化信号ＳＡＥの立ち上がりエッジに応答して、データバス４０のビット線対ＢＴ／ＢＢのデータＤ１［７：０］をセンスする。
【００１５】
次に、タイミング制御回路５０は、時刻ｔ３で、シリアルクロック信号ＳＣＬＫを一定時間遅延した、１サイクル目のクロック信号ＰＳＣＣＬＫを出力する。入出力回路６０は、クロック信号ＰＳＣＣＬＫの立ち上がりエッジに応答して、差動センスアンプ３０でセンスされた８ビットデータの中から選択された４ビットのデータＤ１［７：４］を並列入力し、これを直列データに変換して４つのＩ／Ｏから同時に出力させる。次に、時刻ｔ４で、２サイクル目のクロック信号ＰＳＣＣＬＫが入出力回路６０に出力され、入出力回路６０は、差動センスアンプ３０でセンスされた残りの４ビットのデータＤ１［３：０］を「並列入力し、これを直列データに変換して４つのＩ／Ｏから同時に出力させる。
【００１６】
シリアルインターフェース機能を搭載したＮＡＮＤフラッシュメモリでは、ＮＯＲ型フラッシュメモリとの互換性を図るべく高速動作が要求される。シリアルクロック信号ＳＣＬＫの動作周波数が速くなると、読出し動作において、シリアルクロック信号ＳＣＬＫに同期した内部クロック信号ＰＳＣＣＬＫに応答して読出しデータを正確にパイプラインで入出力回路６０に取り込めず、間違ったデータを出力してしまうおそれがある。
【００１７】
図３は、シリアルクロック信号ＳＣＬＫの動作周波数が高速になった場合の課題を説明する図である。ページバッファ１０からデータバス４０へデータがロードされ、ビット線対ＢＴ／ＢＢの電位差が十分になるまでには一定時間が必要であり、このレイテンシイが非常に大きくなる。このため、時刻ｔ１の列選択信号ＹＳの立ち上がりエッジから時刻ｔ２の活性化信号ＳＡＥの立ち上がりエッジまでの期間には十分なマージンが与えられるように設計される。しかしながら、活性化信号ＳＡＥの立ち上がりエッジのタイミングが遅すぎると、時刻ｔａで、シリアルクロック信号ＳＣＬＫに同期する１サイクル目のクロック信号ＰＳＣＣＬＫがタイミング制御回路５０から入出力回路６０に入力されたとき、データバス４０のデータＤ１［７：４］の取り込みが間に合わず、前のデータＤ０［７：４］が取り込まれてしまう。次のデータＤ２［７：０］の読出しの場合にも同様に、１サイクル目のクロック信号ＰＳＣＣＬＫの立ち上がりエッジである時刻ｔｂで、前のデータＤ１［７：４］が取り込まれてしまい、その結果、間違った読出しデータが出力されてしまう。
【００１８】
このような読出しデータの誤りを未然に防止するためは、読出しデータが正しいか否かを検証し、読出しデータが誤りである場合には、活性化信号ＳＡＥのタイミングを適切に調整する必要がある。
【００１９】
本発明は、このような従来の課題を解決するものであり、読出しデータの正誤を検証する検証回路を備えた半導体記憶装置および読出し方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る半導体記憶装置は、列選択信号に基づきメモリセルアレイから読み出されたデータからｎビットのデータを選択し、選択したデータをｎビットのデータバス上に出力する列選択回路と、活性化信号に応答して前記データバス上のｎビットのデータをセンスするセンス回路と、外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたｎビットのデータからｍビットのデータを選択し、選択されたｍビットのデータを出力端子から出力させる出力回路と、前記センス回路によりセンスされたデータと、前記出力回路から出力されるデータとを比較し、読出しデータの正誤を検証する検証回路とを含み、ｍは、１以上の整数、ｎ≧ｍ、前記活性化信号の１サイクルにつきｎ／ｍのサイクルの内部クロック信号が生成される関係にある。
【００２１】
好ましくは前記列選択回路からデータバスに出力されるデータは、差動データであり、前記センス回路は、差動データをセンスする。好ましくは前記検証回路は、前記列選択信号から見て最遠端にある読出しデータの正誤を検証する。好ましくは半導体記憶装置はさらに、前記検証回路の検証結果に基づき前記活性化信号のタイミングを制御するタイミング制御回路を含む。好ましくは前記タイミング制御回路は、前記検証回路により読出しデータが誤りであると検証されたとき、前記センス回路によりセンス開始時間が早まるように前記活性化信号のタイミングを制御する。好ましくは前記出力回路は、前記内部クロック信号に応答して並列入力されたデータを直列データに変換する回路を含む。好ましくは半導体記憶装置は、シリアルインターフェース機能を搭載するＮＡＮＤ型フラッシュメモリである。
【００２２】
本発明に係る半導体記憶装置のデータの読出し方法は、行アドレスに基づきメモリセルアレイのページデータを選択するステップと、列選択信号に基づき前記ページデータからｎビットのデータを選択し、選択したｎビットのデータをｎビットのデータバス上に出力するステップと、活性化信号に応答して前記データバス上のｎビットのデータをセンスするステップと、外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたｎビットのデータからｍビットのデータを選択し、選択されたｍビットのデータを出力端子から出力するステップと、前記センスするステップによりセンスされたデータと、前記出力するステップにより出力されるデータとを比較し、読出しデータの正誤を検証するステップとを含み、ｍは、１以上の整数、ｎ≧ｍ、前記活性化信号の１サイクルにつきｎ／ｍのサイクルの内部クロック信号が生成される関係にある。
【００２３】
好ましくは読出し方法はさらに、前記検証するステップにより読出しデータが誤りであると検証されたとき、前記活性化信号のタイミングを制御するステップとを有する。
【発明の効果】
【００２４】
本発明によれば、検証回路を備えることにより、読出しデータの正誤を検証することが可能になる。さらに検証回路により読出しデータが誤りであると検証された場合には、活性化信号のタイミングを制御することで、センス回路によりセンスされたｎビットのデータの中から正しいｍビットのデータを選択することができるようになる。これにより、外部から供給されるシリアルクロック信号の動作周波数が高くなった場合であっても、正しい読出しを出力させることができる。
【図面の簡単な説明】
【００２５】
【図１】従来のフラッシュメモリにおける読出し動作の概略を説明する図である。
【図２】従来のフラッシュメモリにおけるシリアル読出し動作時のタイミングチャートである。
【図３】従来のフラッシュメモリにおけるシリアル読出し動作時の課題を説明するためのタイミングチャートである。
【図４】本発明の実施例に係るフラッシュメモリにおける読出しデータの検証回路の構成を示す図である。
【図５】本発明の実施例に係る検証回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。１つの好ましい態様では、本発明の読出しデータの検証回路は、シリアルインターフェースを備えた半導体装置（例えば、ＮＡＮＤ型フラッシュメモリやその他の半導体メモリ）に実装される。他の好ましい態様では、本発明の読出しデータの検証回路は、シリアルインターフェースを備えた半導体装置と外部接続することも可能である。シリアルインターフェースは、例えば、シリアルクロックＳＣＬＫを入力するための端子、データ、コマンド、アドレス等を入出力する端子、チップセレクトを行う端子等を含む。
【実施例】
【００２７】
次に、本発明の実施例に係るフラッシュメモリの読出しデータの検証回路について説明する。図４は、フラッシュメモリに搭載される検証回路１００を示す図であり、図１に示す構成と同一のものについては同一の参照番号を附す。
【００２８】
検証回路１００は、好ましくは、ページバッファ１０、差動センスアンプ３０および入出力回路６０の一部を複製した複製回路１１０を含む。すなわち、複製回路１１０は、例えば、１ビットのデータを保持する保持回路（ラッチ回路）１０Ａ、保持回路１０Ａから１ビットのビット線対ＢＴ／ＢＢに出力された差動データをセンスする差動センスアンプ３０Ａ、および差動センスアンプ３０Ａでセンスされたデータを取り込むフリップフロップＦＦ−１を含む。但し、検証回路１００は、必ずしも複製回路１１０を要するものではなく、実際に使用されるページバッファ１０、差動センスアンプ３０および入出力回路６０を共用するものであってもよい。この場合、保持回路１０Ａは、例えば、メモリセルアレイの冗長領域であってもよい。
【００２９】
好ましい態様では、複製回路１１０は、列デコーダ２０の列選択信号ＹＳから見て、列選択信号ＹＳの物理的距離が最も長くなるように、ページバッファ１０の最遠端の位置に設けられる。列選択信号ＹＳのレイテンシイ特性は、列選択信号ＹＳの物理的距離が最も遠い位置の特性が最も悪くなる。つまり、列選択信号ＹＳの信号線の負荷容量、負荷抵抗により遠端の方が近端に比べ、列選択信号ＹＳの鈍り方が大きくなり、列選択回路の列選択トランジスタのレスポンスが悪くなり、それ故、差動センスアンプでセンスするビット線対ＢＴ／ＢＢの電位差が近端よりも小さくなる。ページバッファ１０の最遠端に複製回路１１０を置くことで、列選択信号ＹＳのレイテンシイのワースト特性を実現することができ、これにより読出しデータの検証の高い信頼性を得ることができる。
【００３０】
検証回路１００はさらに、読出しデータが正しいものか否かを判定するための判定回路を含む。判定回路は、差動センスアンプ３０Ａのセンス出力、つまりフリップフロップ−１に入力されるデータＦＦＩＮと、フリップフロップＦＦ−１から出力されるデータＦＦＯＵＴを入力し、両データが異なるときＨレベルを出力し、両データが同一であるときＬレベルを出力するＥＸ−ＯＲ回路１２０を含む。判定回路はさらに、クロック信号ＰＳＣＣＬＫを遅延した判定クロック信号ＪＵＤＧＥＣＬＫをトリガーにして、ＥＸ−ＯＲ回路１２０の出力を取り込むフリップフロップＦＦ−２を含む。フリップフロップＦＦ−２の出力は、判定信号ＪＵＤＧＥとしてタイミング制御回路５０Ａにフィードバック出力される。フリップフロップＦＦ−２に入力される判定クロック信号ＪＵＤＧＥＣＬＫは、クロック信号ＰＳＣＣＬＫを遅延素子１３０により一定時間遅延した信号である。
【００３１】
タイミング制御回路５０Ａは、レシーバ７０から入力されたシリアルクロック信号ＳＣＬＫに基づきタイミングを調整した活性化信号ＳＡＥを生成し、これを差動センスアンプ３０、３０Ａに出力する。具体的には、タイミング制御回路５０Ａは、活性化信号ＳＡＥに対するクロック信号ＰＳＣＣＬＫのサイクル数が適切になるように、活性化信号ＳＡＥのタイミングを制御する。Ｉ／Ｏ端子の端子数がｍ、データバス４０（ビット線対ＢＴ／ＢＢの数）がｎであるとき、データバス４０から入出力回路６０への読出しデータの取り込み回数は、ｎ／ｍであり、活性化信号ＳＡＥの１サイクルにつき、ｎ／ｍサイクルのクロック信号ＰＳＣＣＬＫが必要になる（本例では、ｍ＝４、ｎ＝８であるため、活性化信号ＳＡＥの１サイクルにつき、２サイクルのクロック信号ＰＳＣＣＬＫが必要となる）。また、タイミング制御回路５０Ａは、シリアルクロック信号ＳＣＬＫを一定時間遅延させた内部のクロック信号ＰＳＣＣＬＫを入出力回路６０、フリップフロップＦＦ−１および遅延素子１３０に供給する。
【００３２】
さらに本実施例のタイミング制御回路５０Ａは、フリップフロップＦＦ−２の判定信号ＪＵＤＧＥに基づき、活性化信号ＳＡＥのタイミングを調整する。判定信号ＪＵＤＧＥがＨレベルであるとき、つまり、差動センスアンプ３０ＡによりセンスされたフリップフロップＦＦ−１の入力データＦＦＩＮと出力データＦＦＯＵＴとが異なるとき、差動センスアンプ３０をアサートするタイミングが早くなるように活性化信号ＳＡＥの立ち上がりエッジを調整する。但し、活性化信号ＳＡＥを前倒しできる時間は、ビット線対ＢＴ／ＢＢの電位差が差動センスアンプ３０によりセンスできるタイミングを超えない範囲である。活性化信号ＳＡＥのタイミングを調整する時間幅をどのように設定するかは任意であるが、例えば、予め設定された時間幅だけタイミングを早くしたり、あるいは、ＰＬＬ回路やＤＬＬ回路などを用いて判定信号ＪＵＤＧＥがＬレベルになるまで自動的に活性化信号ＳＡＥのタイミングを制御するようにしてもよい。一方、判定信号ＪＵＤＧＥがＬレベルであるとき、つまり、差動センスアンプ３０ＡによりセンスされたフリップフロップＦＦ−１の入力データＦＦＩＮと出力データＦＦＯＵＴとが同一であるとき、入出力回路６０には正しい読出しデータが取り込まれているため、タイミング制御回路５０Ａは、活性化信号ＳＡＥのタイミングを変更せず現状を維持する。
【００３３】
次に、本実施例の検証回路の動作について図５を参照して説明する。図５（Ａ）は、差動センスアンプ３０からの読出しデータが入出力回路６０に正しく取り込まれたときのタイミングチャート、図５（Ｂ）は、差動センスアンプ３０からの読出しデータが入出力回路６０正しく取り込まれなかったときのタイミングチャートである。
【００３４】
図５（Ａ）に示すように、時刻ｔ０で、外部から動作周波数の高いシリアルクロック信号ＳＣＬＫが入力されると、時刻ｔ１で、列選択信号ＹＳが列選択回路へ出力され、ページバッファ１０に保持されたページデータの中から８ビットのデータが選択され、この８ビットデータがデータバス４０のビット線対ＢＴ／ＢＢに出力される。次に、時刻ｔ１から時間Ｔｓａｅを経過した時刻ｔ２で、タイミング制御回路５０Ａは、活性化信号ＳＡＥを出力し、差動センスアンプ３０が活性化信号ＳＡＥに応答してデータＤ１［７：０］をセンスする。次に、時刻ｔ３で、タイミング制御回路５０Ａは、１サイクル目のクロック信号ＰＳＣＣＬＫを出力し、入出力回路６０が、クロック信号ＰＳＣＣＬＫの立ち上がりエッジに応答して差動センスアンプ３０から４ビットのデータＤ１［７：４］を取り込み、データＤ１［７：４］が４つのＩ／Ｏから同時に出力される。次に、時刻ｔ４で、入出力回路６０は、２サイクル目のクロック信号ＰＳＣＣＬＫに応答して、差動センスアンプ３０から残りの４ビットのデータＤ１［３：０］を取り込み、データＤ１［３：０］が４つのＩ／Ｏから同時に出力される。
【００３５】
ここで、複製回路１１０は、上記と同様の動作を行い、時刻ｔ３で、１サイクル目のクロック信号ＰＳＣＣＬＫに応答して差動センスアンプ３０ＡでセンスされたデータがフリップフロップＦＦ−１に取り込まれる。フリップフロップＦＦ−１の入力データＦＦＩＮは、データＤ１であり、フリップフロップＦＦ−１の出力データＦＦＯＵＴは、データＤ１であり、両データは同一であるため、ＥＸ−ＯＲ回路１２０の出力はＬレベルである。時刻ｔ３から少し遅れた時刻ｔ３’で、クロック信号ＰＳＣＣＬＫを遅延した判定クロック信号ＪＵＤＧＥＣＬＫがフリップフロップＦＦ−２に入力され、これに応答してＥＸ−ＯＲ回路１２０の出力がフリップフロップＦＦ−２に取り込まれ、判定信号ＪＵＤＧＥとしてタイミング制御回路５０Ａに出力される。判定信号ＪＵＤＧＥがＬレベルであるため、タイミング制御回路５０Ａは、活性化信号ＳＡＥを生成するタイミングをそのまま維持する。また、時刻ｔ４で、２サイクル目のクロック信号ＰＳＣＣＬＫにより２サイクル目のデータが入出力回路６０に取り込まれたときも、時刻ｔ４’で、データＦＦＩＮとデータＦＦＯＵＴが同一であるため、Ｌレベルの判定信号ＪＵＤＧＥがタイミング制御回路５０Ａに出力される。
【００３６】
このように、ページバッファ１０から入出力回路６０にパイプラインで読出しデータが転送される場合に、読出しデータが正しく転送されていれば、判定信号ＪＵＤＧＥがＬレベルとなり、タイミング制御回路５０Ａは、列選択信号ＹＳを出力する時刻ｔ１から適切な時間Ｔｓａｅで活性化信号ＳＡＥの立ち上がりエッジを制御していることになる。
【００３７】
一方、タイミング制御回路５０Ａが時刻ｔ１から不適切な時間Ｔｓａｅ’で活性化信号ＳＡＥの立ち上がりエッジを制御している場合の例を図５（Ｂ）に示す。時間Ｔｓａｅ’は、ビット線対ＢＴ／ＢＢの電位差をセンスすることができる期間とほぼ同じであることが理想的であるが、時間Ｔｓａｅ’に必要以上のマージンが設定されている場合には、時刻ｔ２で、差動センスアンプ３０による読出しデータの取り込みが遅くなる。その結果、１サイクル目のクロック信号ＰＳＣＣＬＫの立ち上がりエッジの時刻ｔ３で、差動センスアンプ３０がデータＤ１をセンスする前のデータＤ０がフリップフロップＦＦ−１に取り込まれてしまう。データＤ０が入出力回路６０に取り込まれた後に、差動センスアンプ３０がデータＤ１をセンスすることになるため、そのとき、ＥＸ−ＯＲ回路１２０の入力ＦＦＩＮがデータＤ１であり、入力ＦＦＯＵＴがデータＤ０であり、両入力データが異なるため、ＥＸ−ＯＲ回路１２０の出力がＨレベルとなる。時刻ｔ３’で、判定クロック信号ＪＵＤＧＥＣＬＫがフリップフロップＦＦ−２に入力されたとき、ＥＸ−ＯＲ回路１２０のＨレベルがフリップフロップＦＦ−２に取り込まれ、Ｈレベルの判定信号ＪＵＤＧＥがタイミング制御回路５０Ａにフィードバック出力される。タイミング制御回路５０Ａは、Ｈレベルの判定信号ＪＵＤＧＥにより、読出しデータに誤りがあると判定し、活性化信号ＳＡＥのタイミングが早まるように時間Ｔｓａｅ’を短縮する。通常、差動センスアンプ３０がビット線対ＢＴ／ＢＢの電位差をセンスすることができる時間Ｔｓａｅ’には十分なマージンが含まれているため、このマージンが小さくなるようにタイミング調整が行われる。タイミング制御回路５０Ａは、フィードバック出力である判定信号ＪＵＤＧＥがＬレベルになるように自動的に活性化信号ＳＡＥのタイミングを制御することができる。
【００３８】
このように本実施例によれば、動作周波数が速いシリアルクロック信号に同期させて読出しデータを出力させる場合に、読出しデータが正しいものか否かを検証することができる。さらに読出しデータが正しくない場合には、その結果を受けて活性化信号ＳＡＥのタイミングを自動調整することができる。
【００３９】
上記実施例では、複製回路１１０を用いて読出しデータの正誤を検証したが、必ずしもこれに限らず、通常使用するページバッファ、差動センスアンプおよびフリップフロップを利用して、読出しデータの正誤を検証するようにしてもよい。また、他の好ましい態様では、メモリのテストモード時に、読出しデータの正誤の検証を行うようにしてもよい。
【００４０】
上記実施例では、Ｉ／Ｏ端子が４（ｍ＝４）、データバス４０のビット幅が８（ｎ＝８）のときを例示したがこれは一例であり、本発明は、上記以外のＩ／Ｏ端子数やデータバスのビット幅のメモリにも適用することができる。例えば、Ｉ／Ｏ端子数が２、データバスのビット幅１６であれば、活性化信号ＳＡＥの１サイクル中に８サイクルの内部クロック信号ＰＳＣＣＬＫが必要になるが、この場合にも、上記と同様に、検証回路１００により読出しデータが正しいか否かが検証される。また、上記実施例では、ＥＸ−ＯＲ回路１２０により判定を行ったがこれは一例であり、他の論理または回路により、入出力回路６０に入力されるデータとそこから出力されるデータを比較し、読出しデータが正しいものか否かを検証することができる。
【００４１】
さらに検証回路１００は、ＮＡＮＤ型フラッシュメモリのチップ上に必ずしも形成されなくてもよく、検証回路１００は、ＮＡＮＤ型フラッシュメモリの外部に接続され、外部から読出しデータの検証を行うものであってもよい。さらに上記実施例では、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、読出しデータをシリアル出力する他のメモリにも適用することができる。
【００４２】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
１０：ページバッファ                        ２０：列デコーダ
３０，３０Ａ：差動センスアンプ              ４０：データバス
５０、５０Ａ：タイミング制御回路            ６０：入出力回路
７０：レシーバ                            １００：検証回路
１１０：複製回路                          １２０：ＥＸ−ＯＲ回路
１３０：遅延素子                          ＢＴ／ＢＢ：ビット線対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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