(57)【要約】【課題】磁気メモリのライトエラーレートを低減する。【解決手段】実施形態に係わる不揮発性メモリは、第１の部分Ｅ１、第２の部分Ｅ２、及び、これらの間の第３の部分Ｅ３を有する導電線１１と、第１の磁性層ＦＬ、第２の磁性層ＲＬ、及び、これらの間の非磁性層ＴＮを備え、第１の磁性層ＦＬが第３の部分Ｅ３に接続される記憶素子ＭＴＪと、書き込み電流を前記第１及び第２の部分Ｅ１，Ｅ２間に流し、第１の電位を第２の磁性層ＲＬに印加し、第２の磁性層ＲＬを第１の電位から第２の電位に変えた後、第１及び第２の部分Ｅ１，Ｅ２間に流れる書き込み電流を遮断する回路と、を備える。【選択図】図１
2018022544.tif 000002
【特許請求の範囲】
【請求項１】
第１の部分、第２の部分、及び、これらの間の第３の部分を有する導電線と、
第１の磁性層、第２の磁性層、及び、これらの間の非磁性層を備え、前記第１の磁性層が前記第３の部分に接続される記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、第１の電位を前記第２の磁性層に印加し、前記第２の磁性層を前記第１の電位から前記第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項２】
第１の部分、第２の部分、及び、これらの間の第３の部分を有する導電線と、
第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、第１の電位を前記第２の端子に印加し、前記第２の端子を前記第１の電位から前記第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項３】
第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する導電線と、
第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、
第３の端子及び第４の端子を有し、前記第３の端子が前記第４の部分に接続される第２の記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、第１の電位を前記第２の端子に印加し、前記第２の端子を前記第１の電位から前記第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項４】
前記回路は、
前記書き込み電流が前記第１及び第２の部分間に流れている間、前記第１及び第２の電位とは異なる第３の電位を前記第４の端子に印加する、又は、前記第４の端子をフローティング状態にする、
請求項３に記載の不揮発性メモリ。
【請求項５】
前記回路は、
前記書き込み電流を前記第１及び第２の部分間に流す前に、前記第３の電位を前記第４の端子に印加する、又は、前記第４の端子を前記フローティング状態にする、
請求項４に記載の不揮発性メモリ。
【請求項６】
前記回路は、
前記第１及び第２の部分間の前記書き込み電流を遮断した後、前記第４の端子を前記第３の電位又は前記フローティング状態から前記第２の電位に変える、
請求項４又は５に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性メモリに関する。
【背景技術】
【０００２】
現在、各種システムで使用されるワーキングメモリは、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic random access memory）などの揮発性メモリが主流である。しかし、これらのメモリは消費電力が大きいという問題を有する。
【０００３】
そこで、各種システムで使用されるワーキングメモリ、さらには、ストレージメモリを高速、かつ、低消費電力の磁気メモリに置き換える試みが検討されている。しかし、磁気メモリを各種システムに適用するためにはライトエラーレートを低減する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2014-45196号公報
【非特許文献】
【０００５】
【非特許文献１】Digest of 2015 Symposium on VLSI Technology
【非特許文献２】H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、不揮発性メモリのライトエラーレートを低減する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性メモリは、第１の部分、第２の部分、及び、これらの間の第３の部分を有する導電線と、第１の磁性層、第２の磁性層、及び、これらの間の非磁性層を備え、前記第１の磁性層が前記第３の部分に接続される記憶素子と、書き込み電流を前記第１及び第２の部分間に流し、第１の電位を前記第２の磁性層に印加し、前記第２の磁性層を前記第１の電位から前記第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施例に係わる磁気メモリを示す図。
【図２】ＶａｓｓｉｓｔとＩｗｒｉｔｅの関係を示す図。
【図３】ＶａｓｓｉｓｔとＩｗｒｉｔｅの関係を示す図。
【図４】ＶａｓｓｉｓｔとＩｗｒｉｔｅの関係を示す図。
【図５】第１の特性においてライト動作（０−ライト）の開始を示す図。
【図６】第１の特性においてライト動作（０−ライト）の終了を示す図。
【図７】第１の特性においてライト動作（１−ライト）の開始を示す図。
【図８】第１の特性においてライト動作（１−ライト）の終了を示す図。
【図９】第１の特性においてリード動作を示す図。
【図１０】第２の特性においてライト動作（０−ライト）の開始を示す図。
【図１１】第２の特性においてライト動作（０−ライト）の終了を示す図。
【図１２】第２の特性においてライト動作（１−ライト）の開始を示す図。
【図１３】第２の特性においてライト動作（１−ライト）の終了を示す図。
【図１４】第２の特性においてリード動作を示す図。
【図１５】第２の実施例に係わる磁気メモリを示す図。
【図１６】第３の実施例に係わる磁気メモリを示す図。
【図１７】セルユニットのデバイス構造の例を示す図。
【図１８】セルユニットのデバイス構造の例を示す図。
【図１９】セルユニットのデバイス構造の例を示す図。
【図２０】メモリセルのデバイス構造の例を示す図。
【図２１】メモリセルのデバイス構造の例を示す図。
【図２２】メモリセルのデバイス構造の例を示す図。
【図２３】リード／ライト回路の例を示す図。
【図２４】ライト動作（１回目）の例を示す図。
【図２５】ライト動作（２回目）の例を示す図。
【図２６】ライト動作での主要信号の変化を示す波形図。
【図２７】第４の実施例に係わる磁気メモリの特性を示す図。
【図２８】ライト動作（１回目）の開始を示す図。
【図２９】ライト動作（１回目）の終了を示す図。
【図３０】選択ビットのライト動作（２回目）の開始を示す図。
【図３１】選択ビットのライト動作（２回目）の終了を示す図。
【図３２】非選択ビットのライト動作（２回目）の開始を示す図。
【図３３】非選択ビットのライト動作（２回目）の終了を示す図。
【図３４】第５の実施例に係わる磁気メモリの特性を示す図。
【図３５】ライト動作（１回目）の開始を示す図。
【図３６】ライト動作（１回目）の終了を示す図。
【図３７】選択ビットのライト動作（２回目）の開始を示す図。
【図３８】選択ビットのライト動作（２回目）の終了を示す図。
【図３９】非選択ビットのライト動作（２回目）の開始を示す図。
【図４０】非選択ビットのライト動作（２回目）の終了を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施例を説明する。  
（第１の実施例）  
図１は、第１の実施例に係わる磁気メモリを示している。
【００１０】
この磁気メモリは、いわゆるＳＯＴ（Spin-Orbit Torque）型磁気メモリである。
【００１１】
導電線１１は、第１の部分Ｅ１、第２の部分Ｅ２、及び、それらの間の第３の部分Ｅ３を有する。例えば、第１及び第２の部分Ｅ１，Ｅ２は、導電線１１が延びる方向における導電線１１の２つの端部に対応し、第３の部分Ｅ３は、導電線１１の中央部に対応する。
【００１２】
記憶素子ＭＴＪは、第１の端子及び第２の端子を有する２端子素子である。
【００１３】
例えば、記憶素子ＭＴＪは、磁気抵抗効果素子である。この場合、記憶素子ＭＴＪは、可変の磁化方向を有する第１の磁性層（第１の端子）ＦＬと、不変の磁化方向を有する第２の磁性層（第２の端子）ＲＬと、第１及び第２の磁性層ＦＬ，ＲＬ間の非磁性層（トンネルバリア層）ＴＮと、を備え、第１の磁性層ＦＬが第３の部分Ｅ３に接続される。
【００１４】
第１の回路１２は、互いに逆向きの第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐのうちの１つを第１及び第２の部分Ｅ１，Ｅ２間に発生可能である。
【００１５】
例えば、第１の回路１２は、ライトデータ（０又は１）に応じて、第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐのうちの１つを第１及び第２の部分Ｅ１，Ｅ２間に発生可能であるドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂと、トランスファーゲートＴＧと、を備える。
【００１６】
この場合、ライトデータが１のとき、例えば、ドライバ／シンカーＤ／Ｓ＿Ａは、Ｖｄｄ＿Ｗ１（正電位）を出力し、ドライバ／シンカーＤ／Ｓ＿Ｂは、接地電位Ｖｓｓを出力する。制御信号φ３がアクティブ（１）になると、トランスファーゲートＴＧがオンになり、ライトパルスＷＰ＿Ａが発生する。従って、第１の電流Ｉｗｒｉｔｅ(＝Ｉｗ＿ａｐ)が第１の部分Ｅ１から第２の部分Ｅ２に向かって流れる。
【００１７】
また、ライトデータが０のとき、例えば、ドライバ／シンカーＤ／Ｓ＿Ｂは、Ｖｄｄ＿Ｗ１（正電位）を出力し、ドライバ／シンカーＤ／Ｓ＿Ａは、接地電位Ｖｓｓを出力する。制御信号φ３がアクティブ（１）になると、トランスファーゲートＴＧがオンになり、ライトパルスＷＰ＿Ｂが発生する。従って、第２の電流Ｉｗｒｉｔｅ(＝Ｉｗ＿ｐ)が第２の部分Ｅ２から第１の部分Ｅ１に向かって流れる。
【００１８】
第２の回路１３は、ライト動作において、互いに異なる第１の電位Ｖ１及び第２の電位Ｖ２のうちの１つを記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬに印加可能である。また、第２の回路１３は、リード動作において、リード電位Ｖｒｅａｄを記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬに印加可能である。
【００１９】
例えば、第２の回路１３は、制御信号φ１に基づいて、第１の電位Ｖ１、第２の電位Ｖ２、及び、リード電位Ｖｒｅａｄうちの１つを出力するセレクタ１４、例えば、マルチプレクサＭＵＸを備える。セレクタ１４から出力される電位は、記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬに印加される。
【００２０】
この場合、ライト動作では、制御信号φ１は、アクティブ（０１）又はノンアクティブ（００）となる。制御信号φ１がアクティブ（０１）のとき、例えば、セレクタ１４は、第１の電位Ｖ１を選択する。第１の電位Ｖ１は、例えば、負電位である。第１の電位Ｖ１は、第１及び第２の部分Ｅ１，Ｅ２間に第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れているときの第３の部分Ｅ３の電位とは異なる。
【００２１】
即ち、第１の電位Ｖ１は、第１及び第２の部分Ｅ１，Ｅ２間に第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れているとき（ライト動作を行っているとき）に、記憶素子ＭＴＪの第２の磁性層ＲＬと導電線１１の第３の部分Ｅ３との間に、第１の磁性層ＦＬの磁化反転をアシストする電圧を発生させるためのアシスト電位Ｖａｓｓｉｓｔである。
【００２２】
また、制御信号φ１がノンアクティブ（００）のとき、例えば、セレクタ１４は、第２の電位Ｖ２を選択する。第２の電位Ｖ２は、例えば、接地電位Ｖｓｓである。第２の電位Ｖ２は、スタンバイ時、即ち、ライト動作及びリード動作を行っていないときの電位である。
【００２３】
また、リード動作では、制御信号φ１は、アクティブ（１０）又はノンアクティブ（００）となる。制御信号φ１がアクティブ（１０）のとき、例えば、セレクタ１４は、リード電位Ｖｒｅａｄを選択する。リード電位Ｖｒｅａｄは、例えば、正電位である。
【００２４】
コントローラ１５は、リード動作及びライト動作を制御する。
【００２５】
例えば、ライト動作において、コントローラ１５は、制御信号φ１をアクティブ（０１）／ノンアクティブ（００）にし、第１の電位Ｖ１又は第２の電位Ｖ２を記憶素子ＭＴＪの第２の磁性層ＲＬに印加する。また、コントローラ１５は、制御信号φ３をアクティブ／ノンアクティブにし、第１及び第２の部分Ｅ１，Ｅ２間に第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を発生させる。
【００２６】
この場合、コントローラ１５は、以下の順序で、記憶素子ＭＴＪの第２の磁性層ＲＬの電位、及び、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を制御する。
【００２７】
まず、コントローラ１５は、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流し、かつ、第１の電位Ｖ１を記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬに印加することにより、例えば、第１のデータ（１）又は第２のデータ（０）を記憶素子ＭＴＪにライトする。
【００２８】
例えば、第１の電流Ｉｗ＿ａｐを第１及び第２の部分Ｅ１，Ｅ２間に流す場合に、第１のデータが記憶素子ＭＴＪにライトされ、第２の電流Ｉｗ＿ａｐを第１及び第２の部分Ｅ１，Ｅ２間に流す場合に、第２のデータが記憶素子ＭＴＪにライトされる。
【００２９】
ここで、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流すタイミングｔ１と、第１の電位Ｖ１を記憶素子ＭＴＪの第２の磁性層ＲＬに印加するタイミングｔ２とは、同じでもよいし、又は、異なっていてもよい。
【００３０】
例えば、図２に示すように、タイミングｔ１は、タイミングｔ２よりも前であってもよいし、図３に示すように、タイミングｔ１は、タイミングｔ２よりも後であってもよい。また、図４に示すように、タイミングｔ１とタイミングｔ２は、同じであってもよい。
【００３１】
次に、コントローラ１５は、第１のデータを記憶素子ＭＴＪにライトした後、記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬを第１の電位Ｖ１から第２の電位Ｖ２に変える。この後、コントローラ１５は、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断する。
【００３２】
即ち、例えば、図２乃至図４に示すように、記憶素子ＭＴＪの第２の磁性層ＲＬを第１の電位Ｖ１から第２の電位Ｖ２に変えるタイミングｔ３は、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断するタイミングｔ４よりも前となる。
【００３３】
また、例えば、リード動作において、コントローラ１５は、制御信号φ１をアクティブ(１０)／ノンアクティブ(００)にし、リード電位Ｖｒｅａｄを記憶素子ＭＴＪの第２の磁性層ＲＬに印加する。リード動作では、リード電流は、記憶素子ＭＴＪの第２の磁性層ＲＬ及び導電線１１の第３の部分Ｅ３間を流れる。
【００３４】
即ち、リード電流が流れる経路は、ライト電流としての第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れる経路と異なる。従って、リード電流を比較的に大きく設定しても、リード電流により誤ってライトが発生するといった事態を抑制できる。
【００３５】
また、この効果をさらに大きくするため、第２の電位Ｖ２は、第１の電位Ｖ１とリード電位Ｖｒｅａｄの間にあるのが望ましい。これについては、後述する。
【００３６】
図１の磁気メモリにおいて、導電線１１は、スピン軌道カップリング（Spin orbit coupling）又はラシュバ効果（Rashba effect）により、記憶素子ＭＴＪの第１の磁性層ＦＬの磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線１１は、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。
【００３７】
この場合、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を導電線１１に流すと、ＳＯＴ（Spin-Orbit Torque）が記憶素子ＭＴＪの第１の磁性層（記憶層）ＦＬに作用するため、第１の磁性層（記憶層）ＦＬの磁化方向を反転させることができる。この時、記憶素子ＭＴＪに上述のアシスト電圧を印加すると、電界効果により第１の磁性層ＦＬの磁気特性が変調され、かつ、第１の磁性層ＦＬの磁化方向を反転させるために必要な第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を小さくできる。
【００３８】
この様子を示したのが図５乃至図１４である。
【００３９】
即ち、図５乃至図１４に示すように、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がパラレル状態に設定されるかの境界を示す第１の閾値ラインＴｈ＿ｐ、及び、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がアンチパラレル状態に設定されるかの境界を示す第２の閾値ラインＴｈ＿ａｐは、第１及び第２の部分Ｅ１，Ｅ２間に流れる電流ＩＳＯをｘ軸とし、記憶素子ＭＴＪの第２の磁性層ＲＬに印加される電位Ｖａｓｓｉｓｔをｙ軸とするグラフ内において一定の傾きを有する。
【００４０】
例えば、図５乃至図９に示すように、記憶素子ＭＴＪの第２の磁性層ＲＬにＶａｓｓｉｓｔとして負電位を印加したときに第１の磁性層ＦＬの磁化方向を反転させるために必要な電流ＩＳＯが小さくなる、即ち、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが上に開いた状態になる第１の場合（第１の特性）がある。
【００４１】
また、図１０乃至図１４に示すように、記憶素子ＭＴＪの第２の磁性層ＲＬにＶａｓｓｉｓｔとして正電位を印加したときに第１の磁性層ＦＬの磁化方向を反転させるために必要な電流ＩＳＯが小さくなる、即ち、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが下に開いた状態になる第２の場合（第２の特性）がある。
【００４２】
但し、これら第１及び第２の場合において、第１及び第２の部分Ｅ１，Ｅ２間に流れる電流ＩＳＯが０であり、かつ、記憶素子ＭＴＪの第２の磁性層ＲＬに印加される電位Ｖａｓｓｉｓｔが０であるポイントＸを初期状態と仮定する。また、本例においては、Ｖａｓｓｉｓｔに起因する電圧アシスト効果のみを考え、Ｖａｓｓｉｓｔに付随するＳＴＴ（Spin Transfer torque）効果は考慮しない。Ｖａｓｓｉｓｔに付随するＳＴＴ効果については後述する。
【００４３】
また、Ｐは、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がパラレル状態に変化するエリアを示し、ＡＰは、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がアンチパラレル状態に変化するエリアを示す。Ｐ／ＡＰは、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がパラレル状態のときはパラレル状態を維持し、かつ、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向の関係がアンチパラレル状態のときはアンチパラレル状態を維持するエリアを示す。
【００４４】
また、パラレル状態とは、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向が互いに同じ方向である関係のことであり、アンチパラレル状態とは、第１及び第２の磁性層ＦＬ，ＲＬの磁化方向が互いに逆方向である関係のことである。
【００４５】
そして、第１の場合（図５乃至図９）から分かることは、記憶素子ＭＴＪの第２の磁性層ＲＬにＶａｓｓｉｓｔとして負電位を印加することにより、第１の磁性層ＦＬの磁化方向を反転させるために必要な電流ＩＳＯを小さくできる、ということである。
【００４６】
例えば、図５に示すように、ライト動作において、熱擾乱などを考慮し、第１及び第２の閾値ラインＴｈ＿ｐ、Ｔｈ＿ａｐからのマージンΔｗ＿ｐ，Δｗ＿ａｐを確保する場合、Ｖａｓｓｉｓｔが負電位であるときのライト電流Ｉｗ＿ｐ，Ｉｗ＿ａｐは、Ｖａｓｓｉｓｔが０Ｖであるときのライト電流Ｉｗ＿ｐ’，Ｉｗ＿ａｐ’よりも小さくなる。即ち、ライトポイントＷｐ，Ｗａｐは、ライトポイントＷｐ’，Ｗａｐ’よりも０寄りに設定できる。
【００４７】
この場合、例えば、図９に示すように、リード電位Ｖｒｅａｄは、リード動作において、記憶素子ＭＴＪの第１の磁性層ＦＬの磁化方向が反転し難くなる極性の電位とするのが望ましい。即ち、第１の場合（図５乃至図９）では、Ｖａｓｓｉｓｔが正電位となる方向においてリードポイントＲと第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐとの距離Δｒが広がるため、リード電位Ｖｒｅａｄは、正電位とするのが望ましい。
【００４８】
従って、第２の電位（例えば、接地電位Ｖｓｓ）Ｖ２は、第１の電位（例えば、負電位））Ｖ１とリード電位（例えば、正電位）Ｖｒｅａｄとの間の電位となる。
【００４９】
但し、リード電位Ｖｒｅａｄは、第１の電位Ｖ１と第２の電位Ｖ２との間に設定することも可能である。
【００５０】
また、第２の場合（図１０乃至図１４）から分かることは、記憶素子ＭＴＪの第２の磁性層ＲＬにＶａｓｓｉｓｔとして正電位を印加することにより、第１の磁性層ＦＬの磁化方向を反転させるために必要な電流ＩＳＯを小さくできる、ということである。
【００５１】
例えば、図１０に示すように、ライト動作において、熱擾乱などを考慮し、第１及び第２の閾値ラインＴｈ＿ｐ、Ｔｈ＿ａｐからのマージンΔｗ＿ｐ，Δｗ＿ａｐを確保する場合、Ｖａｓｓｉｓｔが正電位であるときのライト電流Ｉｗ＿ｐ，Ｉｗ＿ａｐは、Ｖａｓｓｉｓｔが０Ｖであるときのライト電流Ｉｗ＿ｐ’，Ｉｗ＿ａｐ’よりも小さくなる。即ち、ライトポイントＷｐ，Ｗａｐは、ライトポイントＷｐ’，Ｗａｐ’よりも０寄りに設定できる。
【００５２】
この場合、例えば、図１４に示すように、リード電位Ｖｒｅａｄは、リード動作において、記憶素子ＭＴＪの第１の磁性層ＦＬの磁化方向が反転し難くなる極性の電位とするのが望ましい。即ち、第２の場合（図１０乃至図１４）では、Ｖａｓｓｉｓｔが負電位となる方向において、リードポイントＲと第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐとの距離Δｒが広がるため、リード電位Ｖｒｅａｄは、負電位とするのが望ましい。
【００５３】
従って、第２の電位（例えば、接地電位Ｖｓｓ）Ｖ２は、第１の電位（例えば、正電位））Ｖ１とリード電位（例えば、負電位）Ｖｒｅａｄとの間の電位となる。
【００５４】
但し、リード電位Ｖｒｅａｄは、第１の電位Ｖ１と第２の電位Ｖ２との間に設定することも可能である。
【００５５】
尚、第１及び第２の場合（図５乃至図１４）、ライト動作において、第１及び第２の部分Ｅ１，Ｅ２間には第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れる。即ち、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れている期間、第３の部分Ｅ３は、所定の電位（例えば、正電位）を有する。
【００５６】
従って、第１の電位Ｖ１は、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れているときに第３の部分Ｅ３に発生する所定の電位を考慮し、記憶素子ＭＴＪに適切なアシスト電圧が印加されるように設定される。即ち、第１の場合において、第１の電位Ｖ１は、負電位ではなく、０Ｖ、又は、正電位でもよい場合もあり得る。また、第２の場合において、第１の電位Ｖ１は、正電位ではなく、０Ｖ、又は、負電位でもよい場合もあり得る。
【００５７】
第１の場合（図５乃至図９）でのライト動作（０−ライト）の開始は、図５に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ｐに設定することにより行う。その順序は、図５に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定してもよいし（ステップＳＴ０１→ＳＴ０２）、又は、ＩＳＯをライト電流Ｉｗ＿ｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ０３→ＳＴ０４）。
【００５８】
また、第１の場合でのライト動作（０−ライト）の終了は、図６に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ０５→ＳＴ０６）。なぜなら、同図に示すように、ステップＳＴ０５からＳＴ０６の経路を辿ることにより、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンがΔとなるからである。
【００５９】
この最小マージンΔは、例えば、ステップＳＴ０７からＳＴ０８の経路を辿る場合に、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（０−ライト）を終了するときに、熱擾乱などにより、誤って、１−ライトが発生することがなく、ライトエラーレートを低減できる。
【００６０】
但し、０−ライトは、記憶素子ＭＴＪをパラレル状態（低抵抗状態）にするライト動作を意味するものとする。
【００６１】
第１の場合（図５乃至図９）でのライト動作（１−ライト）の開始は、図７に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ａｐに設定することにより行う。その順序は、図７に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定してもよいし（ステップＳＴ１１→ＳＴ１２）、又は、ＩＳＯをライト電流Ｉｗ＿ａｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ１３→ＳＴ１４）。
【００６２】
また、第１の場合でのライト動作（１−ライト）の終了は、図８に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ１５→ＳＴ１６）。なぜなら、同図に示すように、ステップＳＴ１５からＳＴ１６の経路を辿ることにより、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンがΔとなるからである。
【００６３】
この最小マージンΔは、例えば、ステップＳＴ１７からＳＴ１８の経路を辿る場合に、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（１−ライト）を終了するときに、熱擾乱などにより、誤って、０−ライトが発生することがなく、ライトエラーレートを低減できる。
【００６４】
但し、１−ライトは、記憶素子ＭＴＪをアンチパラレル状態（高抵抗状態）にするライト動作を意味するものとする。
【００６５】
第１の場合（図５乃至図９）でのリード動作は、図９に示すように、Ｖａｓｓｉｓｔをリード電位Ｖｒｅａｄに設定することにより行う。リード動作では、ライト電流ＩＳＯは、０であるため、０−ライト又は１−ライトは、発生しない。但し、リード動作において、熱擾乱などを考慮し、リードポイントＲと第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐとのマージンΔｒをできるだけ大きくするのが望ましい。
【００６６】
従って、リードポイントＲは、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが開く方向、即ち、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐの幅が広がる方向に設定するのが望ましい。本例では、リードポイントＲは、リード電位Ｖｒｅａｄが正電位となる方向に設定する。
【００６７】
第２の場合（図１０乃至図１４）でのライト動作（０−ライト）の開始は、図１０に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ｐに設定することにより行う。その順序は、図１０に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定してもよいし（ステップＳＴ２１→ＳＴ２２）、又は、ＩＳＯをライト電流Ｉｗ＿ｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ２３→ＳＴ２４）。
【００６８】
また、第２の場合でのライト動作（０−ライト）の終了は、図１１に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ２５→ＳＴ２６）。なぜなら、同図に示すように、ステップＳＴ２５からＳＴ２６の経路を辿ることにより、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンがΔとなるからである。
【００６９】
この最小マージンΔは、例えば、ステップＳＴ２７からＳＴ２８の経路を辿る場合に、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（０−ライト）を終了するときに、熱擾乱などにより、誤って、１−ライトが発生することがなく、ライトエラーレートを低減できる。
【００７０】
第２の場合（図１０乃至図１４）でのライト動作（１−ライト）の開始は、図１２に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ａｐに設定することにより行う。その順序は、図１２に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定してもよいし（ステップＳＴ３１→ＳＴ３２）、又は、ＩＳＯをライト電流Ｉｗ＿ａｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ３３→ＳＴ３４）。
【００７１】
また、第２の場合でのライト動作（１−ライト）の終了は、図１３に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ３５→ＳＴ３６）。なぜなら、同図に示すように、ステップＳＴ３５からＳＴ３６の経路を辿ることにより、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンがΔとなるからである。
【００７２】
この最小マージンΔは、例えば、ステップＳＴ３７からＳＴ３８の経路を辿る場合に、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（１−ライト）を終了するときに、熱擾乱などにより、誤って、０−ライトが発生することがなく、ライトエラーレートを低減できる。
【００７３】
第２の場合（図１０乃至図１４）でのリード動作は、図１４に示すように、Ｖａｓｓｉｓｔをリード電位Ｖｒｅａｄに設定することにより行う。リード動作では、ライト電流ＩＳＯは、０であるため、０−ライト又は１−ライトは、発生しない。但し、リード動作において、熱擾乱などを考慮し、リードポイントＲと第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐとのマージンΔｒをできるだけ大きくするのが望ましい。
【００７４】
従って、リードポイントＲは、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが開く方向、即ち、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐの幅が広がる方向に設定するのが望ましい。本例では、リードポイントＲは、リード電位Ｖｒｅａｄが負電位となる方向に設定する。
【００７５】
（第２の実施例）  
図１５は、第２の実施例に係わる磁気メモリを示している。
【００７６】
この磁気メモリは、いわゆるＳＯＴ型磁気メモリである。
【００７７】
導電線１１は、第１の部分Ｅ１、第２の部分Ｅ２、及び、それらの間の第３の部分Ｅ３を有する。例えば、第１及び第２の部分Ｅ１，Ｅ２は、導電線１１が延びる方向における導電線１１の２つの端部に対応し、第３の部分Ｅ３は、導電線１１の中央部に対応する。
【００７８】
記憶素子ＭＴＪ１、ＭＴＪ２は、第１の端子及び第２の端子を有する２端子素子である。
【００７９】
例えば、記憶素子ＭＴＪ１、ＭＴＪ２は、磁気抵抗効果素子である。この場合、記憶素子ＭＴＪ１、ＭＴＪ２は、可変の磁化方向を有する第１の磁性層（第１の端子）ＦＬと、不変の磁化方向を有する第２の磁性層（第２の端子）ＲＬと、第１及び第２の磁性層ＦＬ，ＲＬ間の非磁性層（トンネルバリア層）ＴＮと、を備え、第１の磁性層ＦＬが第３の部分Ｅ３に接続される。
【００８０】
第１の回路１２は、互いに逆向きの第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐのうちの１つを第１及び第２の部分Ｅ１，Ｅ２間に発生可能である。
【００８１】
例えば、第１の回路１２は、ライトデータ（０又は１）に応じて、第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐのうちの１つを第１及び第２の部分Ｅ１，Ｅ２間に発生可能であるドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂと、トランスファーゲートＴＧと、を備える。
【００８２】
この場合、ライトデータが１のとき、例えば、ドライバ／シンカーＤ／Ｓ＿Ａは、Ｖｄｄ＿Ｗ１（正電位）を出力し、ドライバ／シンカーＤ／Ｓ＿Ｂは、接地電位Ｖｓｓを出力する。制御信号φ３がアクティブ（１）になると、トランスファーゲートＴＧがオンになり、ライトパルスＷＰ＿Ａが発生する。従って、第１の電流Ｉｗｒｉｔｅ(＝Ｉｗ＿ａｐ)が第１の部分Ｅ１から第２の部分Ｅ２に向かって流れる。
【００８３】
また、ライトデータが０のとき、例えば、ドライバ／シンカーＤ／Ｓ＿Ｂは、Ｖｄｄ＿Ｗ１（正電位）を出力し、ドライバ／シンカーＤ／Ｓ＿Ａは、接地電位Ｖｓｓを出力する。制御信号φ３がアクティブ（１）になると、トランスファーゲートＴＧがオンになり、ライトパルスＷＰ＿Ｂが発生する。従って、第２の電流Ｉｗｒｉｔｅ(＝Ｉｗ＿ｐ)が第２の部分Ｅ２から第１の部分Ｅ１に向かって流れる。
【００８４】
第２の回路１３１，１３２は、ライト動作において、互いに異なる第１の電位Ｖ１、第２の電位Ｖ２、及び、第３の電位Ｖ３うちの１つを記憶素子ＭＴＪ１、ＭＴＪ２の第２の磁性層（第２の端子）ＲＬに印加可能である。また、第２の回路１３１，１３２は、リード動作において、リード電位Ｖｒｅａｄを記憶素子ＭＴＪの第２の磁性層（第２の端子）ＲＬに印加可能である。
【００８５】
例えば、第２の回路１３１，１３２は、制御信号φ１１，φ１２に基づいて、第１の電位Ｖ１、第２の電位Ｖ２、第３の電位Ｖ３、及び、リード電位Ｖｒｅａｄうちの１つを出力するセレクタ１４１，１４２、例えば、マルチプレクサＭＵＸを備える。セレクタ１４１，１４２から出力される電位は、記憶素子ＭＴＪ１、ＭＴＪ２の第２の磁性層（第２の端子）ＲＬに印加される。
【００８６】
この場合、ライト動作では、セレクタ１４１，１４２は、制御信号φ１１，φ１２に基づいて、第１の電位Ｖ１又は第３の電位Ｖ３を選択する。第１の電位Ｖ１は、ライト動作を可能にするアシスト電位、例えば、負電位である。第３の電位Ｖ３は、ライト動作を禁止する禁止電位、例えば、正電位である。第１及び第３の電位Ｖ１，Ｖ３は、第１及び第２の部分Ｅ１，Ｅ２間に第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が流れているときの第３の部分Ｅ３の電位とは異なる。
【００８７】
また、リード動作では、セレクタ１４は、リード電位Ｖｒｅａｄを選択する。リード電位Ｖｒｅａｄは、例えば、正電位である。
【００８８】
尚、第２の電位Ｖ２は、スタンバイ時、即ち、ライト動作及びリード動作を行っていないときにセレクタ１４１，１４２が選択する電位である。
【００８９】
コントローラ１５は、リード動作及びライト動作を制御する。
【００９０】
例えば、ライト動作において、記憶素子ＭＴＪ１をライト動作の対象とし、記憶素子ＭＴＪ２をライト動作の対象としない場合を考える。
【００９１】
この場合、コントローラ１５は、制御信号φ１１を第２の回路１３１に転送する。セレクタ１４１は、制御信号φ１１に基づいて、第２の電位Ｖ２を記憶素子ＭＴＪ１の第２の磁性層ＲＬに印加する。また、コントローラ１５は、制御信号φ１２を第２の回路１３２に転送する。セレクタ１４２は、制御信号φ１２に基づいて、第３の電位Ｖ３を記憶素子ＭＴＪ２の第２の磁性層ＲＬに印加する。
【００９２】
さらに、コントローラ１５は、制御信号φ３を第１の回路１２に転送する。第１の回路１２は、制御信号φ３に基づいて、第１及び第２の部分Ｅ１，Ｅ２間に第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を発生させる。
【００９３】
そして、コントローラ１５は、以下の順序で、記憶素子ＭＴＪ１,ＭＴＪ２の第２の磁性層ＲＬの電位、及び、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を制御する。
【００９４】
まず、コントローラ１５は、第３の電位Ｖ３を記憶素子ＭＴＪ２の第２の磁性層ＲＬに印加する。次に、コントローラ１５は、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流す。この順序により、ライト対象でない記憶素子ＭＴＪ２に誤ってデータがライトされるのを禁止する。
【００９５】
一方、コントローラ１５は、第１の電位Ｖ１を記憶素子ＭＴＪ１の第２の磁性層ＲＬに印加する。第１の電位Ｖ１を記憶素子ＭＴＪ１の第２の磁性層ＲＬに印加するタイミングは、図２乃至図４で説明したように、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流した後であってもよいし、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流す前であってもよい。
【００９６】
また、第１の電位Ｖ１を記憶素子ＭＴＪ１の第２の磁性層ＲＬに印加するタイミングは、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を第１及び第２の部分Ｅ１，Ｅ２間に流すタイミングと同じであってもよい。
【００９７】
そして、第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)が第１及び第２の部分Ｅ１，Ｅ２間に流れ、かつ、第１の電位Ｖ１が記憶素子ＭＴＪ１の第２の磁性層ＲＬに印加されることにより、例えば、第１のデータ（１）又は第２のデータ（０）が記憶素子ＭＴＪ１にライトされる。
【００９８】
次に、コントローラ１５は、第１又は第２のデータが記憶素子ＭＴＪ１にライトされた後、記憶素子ＭＴＪ１の第２の磁性層ＲＬを第１の電位Ｖ１から第２の電位Ｖ２に変える。この後、コントローラ１５は、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断する。
【００９９】
即ち、ライト対象としての記憶素子ＭＴＪ１の第２の磁性層ＲＬを第１の電位Ｖ１から第２の電位Ｖ２に変えるタイミングは、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断するタイミングよりも前となる。この順序により、ライト動作を終了するときに、記憶素子ＭＴＪ１に誤ってライトデータとは反対のデータが記憶されることを防止する。
【０１００】
また、コントローラ１５は、第１又は第２のデータが記憶素子ＭＴＪ１にライトされた後、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断する。この後、コントローラ１５は、記憶素子ＭＴＪ２の第２の磁性層ＲＬを第３の電位Ｖ３から第２の電位Ｖ２に変える。
【０１０１】
即ち、ライト対象でない記憶素子ＭＴＪ２の第２の磁性層ＲＬを第３の電位Ｖ３から第２の電位Ｖ２に変えるタイミングは、第１及び第２の部分Ｅ１，Ｅ２間の第１又は第２の電流Ｉｗｒｉｔｅ(Ｉｗ＿ａｐ又はＩｗ＿ｐ)を遮断するタイミングよりも後となる。この順序により、ライト動作を終了するときに、記憶素子ＭＴＪ２に誤ってライトデータが記憶されることを防止する。
【０１０２】
尚、リード動作については、第１の実施例と同じであるため、ここでの説明を省略する。
【０１０３】
（第３の実施例）  
図１６は、第３の実施例に係わる磁気メモリを示している。
【０１０４】
この磁気メモリは、ＳＯＴ−ＭＲＡＭである。
【０１０５】
ＳＯＴ−ＭＲＡＭ３１は、インターフェース３２、内部コントローラ３３、メモリセルアレイ３４、及び、ワード線デコーダ／ドライバ３５を備える。メモリセルアレイ３４は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。
【０１０６】
コマンドＣＭＤは、インターフェース３２を経由して、内部コントローラ３３に転送される。コマンドＣＭＤは、例えば、リードコマンド、ライトコマンドなど、を含む。
【０１０７】
内部コントローラ３３は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ１〜ＷＥｎ，ＷＥ１／２，Ｗｓｅｌ＿１〜Ｗｓｅｌ＿ｎを出力する。これら制御信号の意味又は役割については、後述する。
【０１０８】
アドレス信号Ａｄｄｒは、インターフェース３２を経由して、内部コントローラ３３に転送される。また、アドレス信号Ａｄｄｒは、インターフェース３２において、ロウアドレスＡｒｏｗと、カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎに分けられる。ロウアドレスＡｒｏｗは、ワード線デコーダ／ドライバ３５に転送される。カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎは、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。
【０１０９】
ＤＡ１〜ＤＡｎは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。
【０１１０】
各ブロックＢＫ＿ｋは、サブアレイＡｓｕｂ＿ｋ、リード／ライト回路３６、及び、カラムセレクタ３７を備える。
【０１１１】
カラムセレクタ３７は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ１〜ＣｏＬｊのうちの１つを選択し、選択された１つのカラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路３６に電気的に接続する。
【０１１２】
サブアレイＡｓｕｂ＿ｋは、例えば、セルユニットＣＵｉｊを備える。セルユニットＣＵｉｊは、メモリセルＭＣ１〜ＭＣ８、及び、トランジスタＱＳ，ＱＷを備える。トランジスタＱＳ，ＱＷは、例えば、ＮチャネルＦＥＴ（Field effect transistor）である。
【０１１３】
図１７乃至図２２は、図１６のセルユニットＣＵｉｊの例を示している。
【０１１４】
導電線１１は、第１の方向に延びる。セルユニットＣＵｉｊは、導電線１１に対応し、複数のメモリセルＭＣ１〜ＭＣ８を含む。本例では、複数のメモリセルＭＣ１〜ＭＣ８は、８個であるが、これに限定されることはない。例えば、複数のメモリセルＭＣ１〜ＭＣ８は、２個以上であればよい。
【０１１５】
複数のメモリセルＭＣ１〜ＭＣ８は、それぞれ、記憶素子ＭＴＪ１〜ＭＴＪ８と、トランジスタＴ１〜Ｔ８と、を備える。
【０１１６】
記憶素子ＭＴＪ１〜ＭＴＪ８は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子ＭＴＪ１〜ＭＴＪ８の各々は、可変の磁化方向を有する第１の磁性層（記憶層）２２と、不変の磁化方向を有する第２の磁性層（参照層）２３と、第１及び第２の磁性層２２，２３間の非磁性層（トンネルバリア層）２４と、を備え、第１の磁性層２２は、導電線１１に接触する。
【０１１７】
この場合、導電線１１は、スピン軌道カップリング又はラシュバ効果により、記憶素子ＭＴＪ１〜ＭＴＪ８の第１の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線１１は、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。
【０１１８】
トランジスタＴ１〜Ｔ８は、例えば、それぞれ、ＮチャネルＦＥＴ（Field effect transistor）である。トランジスタＴ１〜Ｔ８は、半導体基板の上部に配置され、かつ、チャネル（電流経路）が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。
【０１１９】
記憶素子ＭＴＪｄ（ｄは、１〜８のうちの１つ）は、第１の端子（記憶層）及び第２の端子（参照層）を有し、第１の端子が導電線１１に接続される。トランジスタＴｄは、第３の端子（ソース／ドレイン）、第４の端子（ソース／ドレイン）、第３及び第４の端子間のチャネル（電流経路）、及び、チャネルの発生を制御する制御電極（ゲート）を有し、第３の端子が第２の端子に接続される。
【０１２０】
導電線ＷＬ１〜ＷＬ８は、例えば、第１の方向に延び、かつ、トランジスタＴ１〜Ｔ８の制御電極に接続される。導電線ＬＢＬ１〜ＬＢＬ８は、例えば、それぞれ、第１の方向に交差する第２の方向に延び、かつ、トランジスタＴ１〜Ｔ８の第４の端子に接続される。
【０１２１】
トランジスタＱＳは、導電線１１の第１の部分Ｅ１及び導電線ＳＢＬ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。トランジスタＱＷは、導電線１１の第２の部分Ｅ２及び導電線ＷＢＬ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。
【０１２２】
導電線ＳＷＬは、例えば、第１の方向に延び、かつ、トランジスタＱＳ，ＱＷの制御電極に接続される。導電線ＳＢＬ，ＷＢＬは、例えば、それぞれ、第２の方向に延びる。
【０１２３】
本例では、導電線１１の第１の部分Ｅ１にトランジスタＱＳが接続され、導電線１１の第２の部分Ｅ２にトランジスタＱＷが接続されるが、それらのうちの１を省略してもよい。
【０１２４】
図１７の例では、導電線１１は、半導体基板４１の上部に配置され、トランジスタＱＳ，ＱＷは、半導体基板４１の表面領域内にいわゆる横型トランジスタ(ＦＥＴ)として配置される。ここで、横型トランジスタとは、チャネル（電流経路）が半導体基板４１の表面に沿う方向であるトランジスタをいうものとする。
【０１２５】
記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線１１上に配置され、トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。また、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬｊ，ＷＢＬｊは、トランジスタＴ１〜Ｔ８上に配置される。
【０１２６】
図１８の例では、導電線１１は、半導体基板４１の上部に配置され、トランジスタＱＳ，ＱＷ及び記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線１１上に配置される。トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【０１２７】
また、導電線ＬＢＬ１〜ＬＢＬ８は、トランジスタＴ１〜Ｔ８上に配置され、かつ、導電線ＳＢＬｊ，ＷＢＬｊは、トランジスタＱＳ，ＱＷ上に配置される。
【０１２８】
図１９の例では、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬｊ，ＷＢＬｊは、半導体基板４１の上部に配置される。トランジスタＴ１〜Ｔ８は、導電線ＬＢＬ１〜ＬＢＬ８上に配置され、かつ、トランジスタＱＳ，ＱＷは、導電線ＳＢＬｊ，ＷＢＬｊ上に配置される。記憶素子ＭＴＪ１〜ＭＴＪ８は、トランジスタＴ１〜Ｔ８上に配置される。
【０１２９】
また、導電線１１は、トランジスタＴ１〜Ｔ８上、及び、トランジスタＱＳ，ＱＷ上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【０１３０】
図１７乃至図１９の例において、第１及び第２の磁性層２２，２３は、半導体基板４１の表面に沿う面内方向で、かつ、導電線１１が延びる第１の方向に交差する第２の方向に、磁化容易軸（easy-axis of magnetization）を有する。
【０１３１】
例えば、図２０は、図１７及び図１９のメモリセルＭＣ１のデバイス構造の例を示している。この例では、トランジスタＴ１は、第１及び第２の方向に交差する第３の方向、即ち、半導体基板４１の表面に交差する方向に延びる半導体ピラー（例えば、シリコンピラー）２５と、半導体ピラー２５の側面を覆うゲート絶縁層（例えば、酸化シリコン）２６と、半導体ピラー２５及びゲート絶縁層２６を覆う導電線ＷＬｉと、を備える。
【０１３２】
図２０の例では、第１及び第２の磁性層２２，２３の磁化容易軸は、第２の方向であるが、図２１の例に示すように、第１の方向であってもよいし、又は、図２２の例に示すように、第３の方向であってもよい。図２０及び図２１の記憶素子ＭＴＪ１は、面内磁化型の磁気抵抗効果素子と呼ばれ、図２２の記憶素子ＭＴＪ１は、垂直磁化型の磁気抵抗効果素子と呼ばれる。
【０１３３】
尚、図１９のメモリセルＭＣ１は、図２０乃至図２２のデバイス構造を上下逆にすればよい。
【０１３４】
図２０乃至図２２のメモリセルＭＣ１の特徴は、既に述べたように、リード動作において使用するリード電流Ｉｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉｗｒｉｔｅの電流パスと、が異なることにある。
【０１３５】
例えば、リード動作において、リード電流Ｉｒｅａｄは、導電線ＬＢＬ１から導電線１１に向かって、又は、導電線１１から導電線ＬＢＬ１に向かって流れる。これに対し、ライト動作において、ライト電流Ｉｗｒｉｔｅは、導電線１１内を右から左に向かって、又は、左から右に向かって流れる。
【０１３６】
リード動作において使用するリード電流Ｉｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉｗｒｉｔｅの電流パスとが同じ場合、リード動作においてライト現象を発生させないために、熱擾乱耐性（thermal stability）を考慮して、リード電流Ｉｒｅａｄとライト電流Ｉｗｒｉｔｅのマージンを十分に確保しなければならない。
【０１３７】
しかし、メモリセルの微細化などが原因し、リード電流Ｉｒｅａｄ及びライト電流Ｉｗｒｉｔｅは共に小さくなっており、両者のマージンを十分に確保するのが難しくなっている。
【０１３８】
本例のＳＯＴ−ＭＲＡＭによれば、リード電流Ｉｒｅａｄの電流パスとライト電流Ｉｗｒｉｔｅの電流パスとが異なるため、メモリセルの微細化などが原因し、リード電流Ｉｒｅａｄ及びライト電流Ｉｗｒｉｔｅが共に小さくなっても、熱擾乱耐性を考慮して、両者のマージンを十分に確保することができる。
【０１３９】
また、第１及び第２の実施例（図１乃至図１５）で説明したように、ライト動作において０／１−ライトを終了する場合、アシスト電位Ｖａｓｓｉｓｔを第１の電位Ｖ１から第２の電位（初期状態）Ｖ２に戻した後に、ライト電流Ｉｗｒｉｔｅを遮断することにより、ライトエラーレートを低減することができる。
【０１４０】
図２３は、図１６のリード／ライト回路の例を示している。
【０１４１】
リード／ライト回路３６は、リード動作又はライト動作において、図１５の内部コントローラ３３からの指示に基づき、リード動作又はライト動作を実行する。
【０１４２】
リード／ライト回路３６は、リード回路と、ライト回路と、を備える。
【０１４３】
但し、ここでは、説明を簡単にするため、リード／ライト回路３６内のライト回路についてのみ説明する。第３の実施例においても、第１及び第２の実施例と同様に、ライトエラーレートを低減するためのライト動作に特徴を有するからである。
【０１４４】
ライト回路は、ＲＯＭ４５，４７、セレクタ（マルチプレクサ）４６，４９，５１１〜５１８、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂ、トランスファーゲートＴＧ、データレジスタ４８、電圧アシストドライバ５０１〜５０８、遅延回路Ｄ、及び、選択トランジスタ（例えば、ＮチャネルＦＥＴ）ＴＳ，ＴＵを含む。
【０１４５】
ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、互いに逆向きの第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐのうちの１つを、例えば、図１７乃至図１９の導電線１１に発生させる機能を有する。
【０１４６】
ここで、第１の電流Ｉｗ＿ａｐは、スピン軌道カップリング又はラシュバ効果により、例えば、図１７乃至図１９の記憶素子ＭＴＪ１〜ＭＴＪ８に１をライトする、即ち、図１７乃至図１９の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をアンチパラレル状態にするための電流である。
【０１４７】
また、第２の電流Ｉｗ＿ｐは、スピン軌道カップリング又はラシュバ効果により、例えば、図１７乃至図１９の記憶素子ＭＴＪ１〜ＭＴＪ８に０をライトする、即ち、図１７乃至図１９の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をパラレル状態にするための電流である。
【０１４８】
ここでの第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐは、第１及び第２の実施例（図１乃至図１５）における第１の電流Ｉｗ＿ａｐ及び第２の電流Ｉｗ＿ｐに対応する。
【０１４９】
電圧アシストドライバ５０１〜５０８は、第１の電流Ｉｗ＿ａｐ又は第２の電流Ｉｗ＿ｐを用いたライト動作を許可／禁止する機能を有する。
【０１５０】
例えば、ライト動作を許可する場合、電圧アシストドライバ５０１〜５０８は、ライト動作を行い易くする第１の電位Ｖ１を、アシスト電位Ｖａｓｓｉｓｔとして、例えば、図１７乃至図１９の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加する。この場合、図１７乃至図１９の第１の磁性層（記憶層）２２の磁化方向を不安定化させるアシスト電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生するため、第１の磁性層２２の磁化方向が反転し易くなる。
【０１５１】
また、ライト動作を禁止する場合、電圧アシストドライバ５０１〜５０８は、ライト動作を行い難くする第３の電位Ｖ３を、禁止電位Ｖｉｎｈｉｂｉｔとして、例えば、図１７乃至図１９の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加する。この場合、図１７乃至図１９の第１の磁性層（記憶層）２２の磁化方向を不安定化させるアシスト電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生しないか、又は、第１の磁性層２２の磁化方向を安定化させる禁止電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生するため、第１の磁性層２２の磁化方向が反転し難くなる。
【０１５２】
尚、ライト動作を禁止する場合、電圧アシストドライバ５０１〜５０８は、禁止電位Ｖｉｎｈｉｂｉｔを導電線ＬＢＬ１〜ＬＢＬ８に印加することに代えて、導電線ＬＢＬ１〜ＬＢＬ８を電気的にフローティング状態にしてもよい。
【０１５３】
次に、ライト動作の例を説明する。
【０１５４】
・ライト動作  
図１６の内部コントローラ３３は、例えば、ライトコマンドＣＭＤを受けると、ライト動作を制御する。内部コントローラ３３は、ライト動作を１回目のライト動作及び２回目のライト動作により実行する。
【０１５５】
１回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）に同一データ（例えば、１）をライトする動作である。
【０１５６】
まず、図１６のワード線デコーダ／ドライバ３５により、導電線ＷＬ１〜ＷＬ８，ＳＷＬがアクティベートされる。
【０１５７】
次に、図１６の内部コントローラ３３は、例えば、制御信号ＷＥ１／２を０に設定する。制御信号ＷＥ１／２は、１回目のライト動作及び２回目のライト動作のうちの１つを選択する信号であり、例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。
【０１５８】
この場合、図２３のリード／ライト回路３６において、セレクタ４６は、ＲＯＭ４５からの１を選択し、これをＲＯＭデータ（１）として出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖｓｓを出力する。
【０１５９】
また、ライト動作では、制御信号φ３がアクティブ（ハイレベル）になるため、トランスファーゲートＴＧは、オンである。
【０１６０】
従って、ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。この時、例えば、図２４に示すように、ライト電流（第１のライト電流）Ｉｗｒｉｔｅは、導電線ＳＢＬｊから導電線ＷＢＬｊに向かって、即ち、導電線１１内において左から右に向かって流れる。
【０１６１】
また、図２３のリード／ライト回路３６において、セレクタ４９は、ＲＯＭ４７内に記憶されたデータを選択し、これをＲＯＭデータ（１１１１１１１１）として出力する。
【０１６２】
従って、複数の電圧アシストドライバ５０１〜５０８の全ては、例えば、アシスト電位Ｖ１を複数の導電線ＬＢＬ１〜ＬＢＬ８に出力する。
【０１６３】
即ち、例えば、図２４に示すように、複数の導電線ＬＢＬ１〜ＬＢＬ８の全てにアシスト電位Ｖ１が印加された状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅが導電線ＳＢＬから導電線ＷＢＬに向かって流れる。
【０１６４】
結果として、１回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）の全てに同一データがライトされる。但し、ここでは、１回目のライト動作において、１をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８の全てをアンチパラレル状態にするものとする。
【０１６５】
２回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）にライトされた同一データ（例えば、１）を、ライトデータに応じて、保持（例えば、ライトデータが１の場合）、又は、１から０に変化（例えば、ライトデータが０の場合）させる動作である。
【０１６６】
まず、図１６のワード線デコーダ／ドライバ３５により、導電線ＷＬ１〜ＷＬ８，ＳＷＬは、アクティベートされた状態が保持される。
【０１６７】
次に、図１６の内部コントローラ３３は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。
【０１６８】
この場合、図２３のリード／ライト回路３６において、セレクタ４６は、ＲＯＭ４５からの０を選択し、これをＲＯＭデータ（０）として出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖｓｓを出力する。
【０１６９】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、例えば、図２５に示すように、ライト電流（第２のライト電流）Ｉｗｒｉｔｅは、導電線ＷＢＬから導電線ＳＢＬに向かって、即ち、導電線１１内において右から左に向かって流れる。
【０１７０】
また、図２３のリード／ライト回路３６において、セレクタ４９は、データレジスタ４８内に記憶されたライトデータ（例えば、０１０１１１００）を選択し、ライトデータの反転信号（例えば、１０１０００１１）を出力する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ４８内に記憶される。
【０１７１】
従って、複数の電圧アシストドライバ５０１〜５０８の各々は、例えば、ライトデータの反転信号が１の場合、第１の電位Ｖ１をアシスト電位Ｖａｓｓｉｓｔとして出力し、ライトデータの反転信号が０の場合、第３の電位Ｖ３を禁止電位Ｖｉｎｈｉｂｉｔとして出力する。
【０１７２】
即ち、例えば、図２５に示すように、ライトデータの反転信号が１０１０００１１の場合、導電線ＬＢＬ１，ＬＢＬ３，ＬＢＬ７，ＬＢＬ８に第１の電位Ｖ１が印加され、かつ、導電線ＬＢＬ２，ＬＢＬ４，ＬＢＬ５，ＬＢＬ６に第３の電位Ｖ３が印加された状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅが導電線ＷＢＬｊから導電線ＳＢＬｊに向かって流れる。
【０１７３】
結果として、２回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ１，ＭＴＪ３，ＭＴＪ７，ＭＴＪ８のデータは、１から０に変化される、即ち、０がライトされる。また、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ２，ＭＴＪ４，ＭＴＪ５，ＭＴＪ６のデータは、１が保持される、即ち、１がライトされる。
【０１７４】
但し、ここでは、２回目のライト動作において、複数の記憶素子ＭＴＪ１〜ＭＴＪ８に選択的に０をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８を選択的にアンチパラレル状態からパラレル状態に変化させるものとする。
【０１７５】
図２６は、上述のライト動作での主要信号の波形図を示している。
【０１７６】
この波形図から分かることは、ライト動作（１回目）においては、マルチビット（８ビット）の全てに１をライトする。この時、ライト動作の終了において、電圧アシストを遮断した後、ライト電流Ｉｗｒｉｔｅを遮断する。これは、既に述べたように、１−ライトにおいて、誤って、０−ライトが発生することを防止するためである。
【０１７７】
また、ライト動作（２回目）においては、マルチビット（８ビット）に選択的に０をライトする。この時、０−ライトの対象となる選択ビットに対しては、ライト動作の終了において、電圧アシストを遮断した後、ライト電流Ｉｗｒｉｔｅを遮断する。これにより、０−ライトにおいて、誤って、１−ライトが発生することを防止する。
【０１７８】
また、０−ライトの対象とならない非選択ビットに対しては、ライト動作の開始において、電圧アシストを印加した後、ライト電流Ｉｗｒｉｔｅを発生させる。また、ライト動作の終了において、ライト電流Ｉｗｒｉｔｅを遮断した後、電圧アシストを遮断する。これにより、０−ライトにおいて、誤って、０−ライトが発生することがなく、ライト動作（１回目）にライトされた１をそのまま保持できる。
【０１７９】
非選択ビットの０−ライトにおいて、ライト動作の開始／終了における電圧アシストとライト電流Ｉｗｒｉｔｅとの関係（印加／遮断の順序）については、その理由も含めて、第４及び第５の実施例で詳述する。
【０１８０】
このように、選択ビットと非選択ビットとで、電圧アシスト及びライト電流Ｉｗｒｉｔｅの印加／遮断のタイミングが異なる。図２３の制御信号φ１、遅延回路Ｄ、トランジスタＴＳ，ＴＵ、及び、セレクタ５１１〜５１８は、図２６のタイミングを実現するための要素である。
【０１８１】
例えば、図２３において、ライト動作（１回目）では、セレクタ５１１〜５１８は、制御信号φ２１〜φ２８により、Ｓ（select）を選択する。この場合、アシスト電位ＶａｓｓｉｓｔがＶ１からＶ２に変化するポイントは、ライト電流Ｉｗｒｉｔｅが遮断されるポイントよりも前となる。
【０１８２】
また、ライト動作（２回目）では、セレクタ５１１〜５１８は、制御信号φ２１〜φ２８により、選択的に、Ｓ（select）又はＵ（unselect）を選択する。例えば、０−ライトの対象となる選択ビットに対応するセレクタ５１１〜５１８は、Ｓ（select）を選択する。また、０−ライトの対象とならない非選択ビットに対応するセレクタ５１１〜５１８は、Ｕ（unselect）を選択する。
【０１８３】
この場合、選択ビットについては、ライト動作（１回目）と同様に、アシスト電位ＶａｓｓｉｓｔがＶ１からＶ２に変化するポイントは、ライト電流Ｉｗｒｉｔｅが遮断されるポイントよりも前となる。
【０１８４】
また、非選択ビットについては、ライト動作の開始において、アシスト電位ＶａｓｓｉｓｔがＶ２からＶ１に変化するポイントは、ライト電流Ｉｗｒｉｔｅが印加されるポイントよりも前となる。また、非選択ビットについては、ライト動作の終了において、アシスト電位ＶａｓｓｉｓｔがＶ１からＶ２に変化するポイントは、ライト電流Ｉｗｒｉｔｅが遮断されるポイントよりも後となる。
【０１８５】
（第４の実施例）  
図２７は、第４の実施例に係わる磁気メモリの特性を示している。
【０１８６】
例えば、同図の上図に示すように、ＳＯＴ効果及び電圧アシスト効果を考慮した磁気メモリの磁化反転特性は、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが上に開いた状態になる。また、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐは、ＩＳＯ＝０を中心に、概ね、左右対称となる。
【０１８７】
しかし、アシスト電位Ｖａｓｓｉｓｔを記憶素子の第２の磁性層ＲＬに印加すると、第１の記憶層ＦＬ内に、垂直方向、即ち、第１及び第２の磁性層ＦＬ，ＲＬが積層される方向の電子の流れが生じ、ＳＴＴ効果が発生する。
【０１８８】
例えば、アシスト電位Ｖａｓｓｉｓｔが導電線１１の第３の部分Ｅ３の電位よりも大きくなればなるほど、即ち、アシスト電位Ｖａｓｓｉｓｔが大きくなればなるほど、第１の記憶層ＦＬから第２の記憶層ＲＬに向かって流れる電子によるＳＴＴ効果が顕著となる。この場合、第２の磁性層ＲＬの磁化方向と逆向きのスピンを持つ電子は、第１の記憶層ＦＬ内にスピントルクを発生させるため、第１及び第２の記憶層ＦＬ，ＲＬの磁化方向は、アンチパラレル状態になり易くなる。
【０１８９】
従って、図２７の中図に示すように、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、第２の磁性層ＲＬに印加する電位ＶＳＴＴが大きくなればなるほど、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが左側にシフトする、即ち、アンチパラレル状態になり易く、かつ、パラレル状態になり難い状態が発生する。
【０１９０】
同様に、アシスト電位Ｖａｓｓｉｓｔが導電線１１の第３の部分Ｅ３の電位よりも小さくなればなるほど、即ち、アシスト電位Ｖａｓｓｉｓｔが小さくなればなるほど、第２の記憶層ＲＬから第１の記憶層ＦＬに向かって流れる電子によるＳＴＴ効果が顕著となる。この場合、第２の磁性層ＲＬの磁化方向と同じ向きのスピンを持つ電子は、第１の記憶層ＦＬ内にスピントルクを発生させるため、第１及び第２の記憶層ＦＬ，ＲＬの磁化方向は、パラレル状態になり易くなる。
【０１９１】
従って、図２７の中図に示すように、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、第２の磁性層ＲＬに印加する電位ＶＳＴＴが小さくなればなるほど、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが右側にシフトする、即ち、パラレル状態になり易く、かつ、アンチパラレル状態になり難い状態が発生する。
【０１９２】
以上より、図２７の下図に示すように、ＳＯＴ効果、電圧アシスト効果、及び、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、ＩＳＯ（ｘ軸）−Ｖａｓｓｉｓｔ（ｙ軸）のグラフ内において、パラレル状態になるか否かの境界を示す第１の閾値ラインＴｈ＿ｐの傾きが小さく、かつ、アンチパラレル状態になるか否かの境界を示す第２の閾値Ｔｈ＿ａｐの傾きが大きくなる。
【０１９３】
これは、Ｖａｓｓｉｓｔを大きくすると、第１及び第２の磁性層ＦＬ，ＲＬがパラレル状態になり難いことを意味する。即ち、０−ライト（パラレル状態にするライト動作）において、第１の閾値ラインＴｈ＿ｐの傾きを利用して、選択ビットと非選択ビットの切り替えを制御することが容易となる。一方、１−ライト（アンチパラレル状態にするライト動作）においては、選択ビットと非選択ビットの切り替えが難しくなる。
【０１９４】
従って、例えば、第３の実施例で説明したライト動作において、ライト動作（１回目）を１−ライトとすることにより、マルチビット（８ビット）の全てに１をライトするのが望ましい。また、ライト動作（２回目）を０−ライトとすることにより、図２７の第１の閾値ラインＴｈ＿ｐの傾きを利用して、マルチビット（８ビット）に選択的に０をライトすることができる。
【０１９５】
結果として、第３の実施例のライト動作において、ライトエラーレートがさらに低減される。また、ＳＴＴ効果をさらに顕著とし、ビット選択性を向上させる（第１の閾値ラインＴｈ＿ｐの傾きをさらに小さくする）ために、例えば、記憶素子ＭＴＪの素子抵抗（RA：resistance-area product）を低減したり、第１及び第２の磁性層ＦＬ，ＲＬのスピン偏極率を増加させたりするなど、の手法を併用してもよい。
【０１９６】
尚、ＳＴＴ効果については、上述の説明とは異なり、電子が第１の磁性層ＦＬから第２の磁性層ＲＬに向かって流れるとき、パラレル状態になり易く、電子が第２の磁性層ＲＬから第１の磁性層ＦＬに向かって流れるとき、アンチパラレル状態になり易くなる場合もあり得る。
【０１９７】
この場合、図２７の中図は、ＶＳＴＴが大きくなればなるほど、パラレル状態になり易く、かつ、ＶＳＴＴが小さくなればなるほど、アンチパラレル状態になり易くなる特性に変化する。結果として、図２７の下図は、第１の閾値ラインＴｈ＿ｐの傾きが大きく、かつ、第２の閾値ラインＴｈ＿ａｐの傾きが小さくなる特性に変化する。
【０１９８】
従って、このような場合には、ライト動作（１回目）を０−ライトとし、ライト動作（２回目）を１−ライトとすればよい。
【０１９９】
ＳＴＴ効果が上記２つの場合のいずれの傾向を示すかは、例えば、第１の磁性層ＦＬに使用する磁性材料の3d軌道へのバンドフィリングなどに依存する。
【０２００】
ライト動作の例を説明する。
【０２０１】
［１回目のライト動作（全ビット：１−ライト）］  
１回目のライト動作では、マルチビット（全ビット）に対して１−ライトを実行する。
【０２０２】
ライト動作（１−ライト）の開始は、図２８に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ａｐに設定することにより行う。その順序は、図２８に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定してもよいし（ステップＳＴ１１→ＳＴ１２）、又は、ＩＳＯをライト電流Ｉｗ＿ａｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ１３→ＳＴ１４）。
【０２０３】
また、ライト動作（１−ライト）の終了は、図２９に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ１５→ＳＴ１６）。なぜなら、同図に示すように、ステップＳＴ１５からＳＴ１６の経路を辿ることにより、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンがΔとなるからである。
【０２０４】
この最小マージンΔは、例えば、ステップＳＴ１７からＳＴ１８の経路を辿る場合に、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（１−ライト）を終了するときに、熱擾乱などにより、誤って、０−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２０５】
［２回目のライト動作：選択ビット］  
２回目のライト動作において、０−ライトを行う選択ビットについては、以下の順序により０−ライトを実行する。
【０２０６】
ライト動作（０−ライト）の開始は、図３０に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ｐに設定することにより行う。その順序は、図３０に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定してもよいし（ステップＳＴ０１→ＳＴ０２）、又は、ＩＳＯをライト電流Ｉｗ＿ｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ０３→ＳＴ０４）。
【０２０７】
また、ライト動作（０−ライト）の終了は、図３１に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ０５→ＳＴ０６）。なぜなら、同図に示すように、ステップＳＴ０５からＳＴ０６の経路を辿ることにより、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンがΔとなるからである。
【０２０８】
この最小マージンΔは、例えば、ステップＳＴ０７からＳＴ０８の経路を辿る場合に、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（０−ライト）を終了するときに、熱擾乱などにより、誤って、１−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２０９】
［２回目のライト動作：非選択ビット］  
２回目のライト動作において、０−ライトを行わない非選択ビットについては、以下の順序により０−ライトを実行する。
【０２１０】
ライト動作（０−ライト）の開始は、図３２に示すように、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ｐに設定することにより行う。その順序は、図３２に示すように、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定する（ステップＳＴ２１→ＳＴ２２）。
【０２１１】
ポイントＹは、エリアＰ／ＡＰ内に位置するため、０−ライトが行われることはない。
【０２１２】
しかし、ＩＳＯをライト電流Ｉｗ＿ｐに設定した後、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定すると、ポイントＸからポイントＹへ移動する過程において、第１の閾値ラインＴｈ＿ｐに近いか、又は、それを超えるポイントＺを経由することとなり、誤って、０−ライトが発生してしまう場合がある（ステップＳＴ２３→ＳＴ２４）。
【０２１３】
従って、ライト動作（０−ライト）の開始においては、非選択ビットの０−ライトの発生を確実に禁止するため、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定するのが望ましい。
【０２１４】
また、ライト動作（０−ライト）の終了は、図３３に示すように、ＩＳＯを０に設定した後、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定することにより行う（ステップＳＴ２５→ＳＴ２６）。なぜなら、同図に示すように、ステップＳＴ２５からＳＴ２６の経路を辿ることにより、その経路が第１の閾値ラインＴｈ＿ｐを超えることがないからである。
【０２１５】
これに対し、例えば、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定すると、ポイントＹからポイントＸへ移動する過程において、第１の閾値ラインＴｈ＿ｐに近いか、又は、それを超えるポイントＺを経由することとなり、誤って、０−ライトが発生してしまう（ステップＳＴ２７→ＳＴ２８）。
【０２１６】
従って、ライト動作（０−ライト）の終了においては、非選択ビットの０−ライトの発生を確実に禁止するため、ライト電流Ｉｗ＿ｐを遮断した後、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定するのが望ましい。
【０２１７】
以上により、非選択ビットについて、誤って、０−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２１８】
（第５の実施例）  
図３４は、第５の実施例に係わる磁気メモリの特性を示している。
【０２１９】
例えば、同図の上図に示すように、ＳＯＴ効果及び電圧アシスト効果を考慮した磁気メモリの磁化反転特性は、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが下に開いた状態になる。また、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐは、ＩＳＯ＝０を中心に、概ね、左右対称となる。
【０２２０】
しかし、アシスト電位Ｖａｓｓｉｓｔを記憶素子の第２の磁性層ＲＬに印加すると、第１の記憶層ＦＬ内に、垂直方向、即ち、第１及び第２の磁性層ＦＬ，ＲＬが積層される方向の電子の流れが生じ、ＳＴＴ効果が発生する。
【０２２１】
例えば、アシスト電位Ｖａｓｓｉｓｔが導電線１１の第３の部分Ｅ３の電位よりも大きくなればなるほど、即ち、アシスト電位Ｖａｓｓｉｓｔが大きくなればなるほど、第１の記憶層ＦＬから第２の記憶層ＲＬに向かって流れる電子によるＳＴＴ効果が顕著となる。この場合、第２の磁性層ＲＬの磁化方向と逆向きのスピンを持つ電子は、第１の記憶層ＦＬ内にスピントルクを発生させるため、第１及び第２の記憶層ＦＬ，ＲＬの磁化方向は、アンチパラレル状態になり易くなる。
【０２２２】
従って、図３４の中図に示すように、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、第２の磁性層ＲＬに印加する電位ＶＳＴＴが大きくなればなるほど、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが左側にシフトする、即ち、アンチパラレル状態になり易く、かつ、パラレル状態になり難い状態が発生する。
【０２２３】
同様に、アシスト電位Ｖａｓｓｉｓｔが導電線１１の第３の部分Ｅ３の電位よりも小さくなればなるほど、即ち、アシスト電位Ｖａｓｓｉｓｔが小さくなればなるほど、第２の記憶層ＲＬから第１の記憶層ＦＬに向かって流れる電子によるＳＴＴ効果が顕著となる。この場合、第２の磁性層ＲＬの磁化方向と同じ向きのスピンを持つ電子は、第１の記憶層ＦＬ内にスピントルクを発生させるため、第１及び第２の記憶層ＦＬ，ＲＬの磁化方向は、パラレル状態になり易くなる。
【０２２４】
従って、図３４の中図に示すように、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、第２の磁性層ＲＬに印加する電位ＶＳＴＴが小さくなればなるほど、第１及び第２の閾値ラインＴｈ＿ｐ，Ｔｈ＿ａｐが右側にシフトする、即ち、パラレル状態になり易く、かつ、アンチパラレル状態になり難い状態が発生する。
【０２２５】
以上より、図３４の下図に示すように、ＳＯＴ効果、電圧アシスト効果、及び、ＳＴＴ効果を考慮した磁気メモリの磁化反転特性は、ＩＳＯ（ｘ軸）−Ｖａｓｓｉｓｔ（ｙ軸）のグラフ内において、パラレル状態になるか否かの境界を示す第１の閾値ラインＴｈ＿ｐの傾きが大きく、かつ、アンチパラレル状態になるか否かの境界を示す第２の閾値Ｔｈ＿ａｐの傾きが小さくなる。
【０２２６】
これは、Ｖａｓｓｉｓｔを小さくすると、第１及び第２の磁性層ＦＬ，ＲＬがアンチパラレル状態になり難いことを意味する。即ち、１−ライト（アンチパラレル状態にするライト動作）において、第２の閾値ラインＴｈ＿ａｐの傾きを利用して、選択ビットと非選択ビットの切り替えを制御することが容易となる。一方、０−ライト（パラレル状態にするライト動作）においては、選択ビットと非選択ビットの切り替えが難しくなる。
【０２２７】
従って、例えば、第３の実施例で説明したライト動作において、ライト動作（１回目）を０−ライトとすることにより、マルチビット（８ビット）の全てに０をライトするのが望ましい。また、ライト動作（２回目）を１−ライトとすることにより、図３５の第２の閾値ラインＴｈ＿ａｐの傾きを利用して、マルチビット（８ビット）に選択的に１をライトすることができる。
【０２２８】
結果として、第３の実施例のライト動作において、ライトエラーレートがさらに低減される。また、ＳＴＴ効果をさらに顕著とし、ビット選択性を向上させる（第２の閾値ラインＴｈ＿ａｐの傾きをさらに小さくする）ために、例えば、記憶素子ＭＴＪの素子抵抗（RA）を低減したり、第１及び第２の磁性層ＦＬ，ＲＬのスピン偏極率を増加させたりするなど、の手法を併用してもよい。
【０２２９】
尚、ＳＴＴ効果については、上述の説明とは異なり、電子が第１の磁性層ＦＬから第２の磁性層ＲＬに向かって流れるとき、パラレル状態になり易く、電子が第２の磁性層ＲＬから第１の磁性層ＦＬに向かって流れるとき、アンチパラレル状態になり易くなる場合もあり得る。
【０２３０】
この場合、図３４の中図は、ＶＳＴＴが大きくなればなるほど、パラレル状態になり易く、かつ、ＶＳＴＴが小さくなればなるほど、アンチパラレル状態になり易くなる特性に変化する。結果として、図３４の下図は、第１の閾値ラインＴｈ＿ｐの傾きが小さく、かつ、第２の閾値ラインＴｈ＿ａｐの傾きが大きくなる特性に変化する。
【０２３１】
従って、このような場合には、ライト動作（１回目）を１−ライトとし、ライト動作（２回目）を０−ライトとすればよい。
【０２３２】
ＳＴＴ効果が上記２つの場合のいずれの傾向を示すかは、例えば、第１の磁性層ＦＬに使用する磁性材料の3d軌道へのバンドフィリングなどに依存する。
【０２３３】
ライト動作の例を説明する。
【０２３４】
［１回目のライト動作（全ビット：０−ライト）］  
１回目のライト動作では、マルチビット（全ビット）に対して０−ライトを実行する。
【０２３５】
ライト動作（０−ライト）の開始は、図３５に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ｐに設定することにより行う。その順序は、図３５に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ｐに設定してもよいし（ステップＳＴ０１→ＳＴ０２）、又は、ＩＳＯをライト電流Ｉｗ＿ｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ０３→ＳＴ０４）。
【０２３６】
また、ライト動作（０−ライト）の終了は、図３６に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ０５→ＳＴ０６）。なぜなら、同図に示すように、ステップＳＴ０５からＳＴ０６の経路を辿ることにより、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンがΔとなるからである。
【０２３７】
この最小マージンΔは、例えば、ステップＳＴ０７からＳＴ０８の経路を辿る場合に、その経路と第２の閾値ラインＴｈ＿ａｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（０−ライト）を終了するときに、熱擾乱などにより、誤って、１−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２３８】
［２回目のライト動作：選択ビット］  
２回目のライト動作において、１−ライトを行う選択ビットについては、以下の順序により１−ライトを実行する。
【０２３９】
ライト動作（１−ライト）の開始は、図３７に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ａｐに設定することにより行う。その順序は、図３７に示すように、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定してもよいし（ステップＳＴ１１→ＳＴ１２）、又は、ＩＳＯをライト電流Ｉｗ＿ａｐに設定した後、Ｖａｓｓｉｓｔを第１の電位Ｖ１に設定してもよい（ステップＳＴ１３→ＳＴ１４）。
【０２４０】
また、ライト動作（１−ライト）の終了は、図３８に示すように、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定することにより行う（ステップＳＴ１５→ＳＴ１６）。なぜなら、同図に示すように、ステップＳＴ１５からＳＴ１６の経路を辿ることにより、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンがΔとなるからである。
【０２４１】
この最小マージンΔは、例えば、ステップＳＴ１７からＳＴ１８の経路を辿る場合に、その経路と第１の閾値ラインＴｈ＿ｐとの最小マージンΔ’よりも大きくなる。従って、ライト動作（１−ライト）を終了するときに、熱擾乱などにより、誤って、０−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２４２】
［２回目のライト動作：非選択ビット］  
２回目のライト動作において、１−ライトを行わない非選択ビットについては、以下の順序により１−ライトを実行する。
【０２４３】
ライト動作（１−ライト）の開始は、図３９に示すように、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定し、かつ、ＩＳＯをライト電流Ｉｗ＿ａｐに設定することにより行う。その順序は、図３９に示すように、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定する（ステップＳＴ３１→ＳＴ３２）。
【０２４４】
ポイントＹは、エリアＰ／ＡＰ内に位置するため、１−ライトが行われることはない。
【０２４５】
しかし、ＩＳＯをライト電流Ｉｗ＿ａｐに設定した後、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定すると、ポイントＸからポイントＹへ移動する過程において、第２の閾値ラインＴｈ＿ａｐに近いか、又は、それを超えるポイントＺを経由することとなり、誤って、１−ライトが発生してしまう場合がある（ステップＳＴ３３→ＳＴ３４）。
【０２４６】
従って、ライト動作（１−ライト）の開始においては、非選択ビットの１−ライトの発生を確実に禁止するため、Ｖａｓｓｉｓｔを第３の電位Ｖ３に設定した後、ＩＳＯをライト電流Ｉｗ＿ａｐに設定するのが望ましい。
【０２４７】
また、ライト動作（１−ライト）の終了は、図４０に示すように、ＩＳＯを０に設定した後、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定することにより行う（ステップＳＴ３５→ＳＴ３６）。なぜなら、同図に示すように、ステップＳＴ３５からＳＴ３６の経路を辿ることにより、その経路が第２の閾値ラインＴｈ＿ａｐを超えることがないからである。
【０２４８】
これに対し、例えば、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定した後、ＩＳＯを０に設定すると、ポイントＹからポイントＸへ移動する過程において、第２の閾値ラインＴｈ＿ａｐに近いか、又は、それを超えるポイントＺを経由することとなり、誤って、１−ライトが発生してしまう（ステップＳＴ３７→ＳＴ３８）。
【０２４９】
従って、ライト動作（１−ライト）の終了においては、非選択ビットの１−ライトの発生を確実に禁止するため、ライト電流Ｉｗ＿ａｐを遮断した後、Ｖａｓｓｉｓｔを第２の電位Ｖ２に設定するのが望ましい。
【０２５０】
以上により、非選択ビットについて、誤って、１−ライトが発生することがなく、ライトエラーレートを低減できる。
【０２５１】
（むすび）  
以上、実施形態によれば、磁気メモリのライトエラーレートを低減できる。
【０２５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２５３】
１１：  導電線、  １２：  第１の回路、  １３：  第２の回路、  １４：  セレクタ、  １５：  コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【手続補正書】
【提出日】平成29年6月12日(2017.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の部分、第２の部分、及び、これらの間の第３の部分を有する導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、これらの間の非磁性層を備え、前記第１の磁性層が前記第３の部分に接続される記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、前記第１の磁性層の磁化反転をアシストする第１の電位を前記第２の磁性層に印加し、前記第２の磁性層に印加する電位を前記第１の電位からスタンバイ時の第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項２】
第１の部分、第２の部分、及び、これらの間の第３の部分を有する導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、これらの間の非磁性層を備え、前記第１の磁性層が前記第３の部分に接続される記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、前記第１の磁性層の磁化反転をアシストする第１の電位を前記第２の磁性層に印加し、前記第２の磁性層に印加する電位を前記第１の電位から前記第１の電位よりも前記磁化反転のアシスト効果の小さい第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項３】
第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、これらの間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
磁化方向が可変の第３の磁性層、磁化方向が固定の第４の磁性層、及び、これらの間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、前記第１の磁性層の磁化反転をアシストする第１の電位を前記第２の磁性層に印加し、前記第２の磁性層に印加する電位を前記第１の電位からスタンバイ時の第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項４】
第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、これらの間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
磁化方向が可変の第３の磁性層、磁化方向が固定の第４の磁性層、及び、これらの間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
書き込み電流を前記第１及び第２の部分間に流し、前記第１の磁性層の磁化反転をアシストする第１の電位を前記第２の磁性層に印加し、前記第２の磁性層に印加する電位を前記第１の電位から前記第１の電位よりも前記磁化反転のアシスト効果の小さい第２の電位に変えた後、前記第１及び第２の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。
【請求項５】
前記回路は、
前記書き込み電流が前記第１及び第２の部分間に流れている間、前記第４の磁性層に印加する電位を、前記第１及び第２の電位とは異なり前記第２の記憶素子の書き込み動作を禁止するための第３の電位にする、又は前記第４の磁性層をフローティング状態にする、
請求項３又は４に記載の不揮発性メモリ。
【請求項６】
前記回路は、
前記書き込み電流を前記第１及び第２の部分間に流す前に、前記第４の磁性層に印加する電位を前記第３の電位にする、又は、前記第４の磁性層を前記フローティング状態にする、
請求項５に記載の不揮発性メモリ。
【請求項７】
前記回路は、
前記第１及び第２の部分間の前記書き込み電流を遮断した後、前記第４の磁性層に印加する電位を前記第３の電位又は前記フローティング状態から前記第２の電位に変える、
請求項５又は６に記載の不揮発性メモリ。
【請求項８】
前記回路は、前記記憶素子に書き込むべきデータに応じて前記第１及び第２の部分間に流す前記書き込み電流の向きを変える、
請求項１乃至７のいずれかに記載の不揮発性メモリ。