(57)【要約】【課題】ノイズ耐力を向上させて誤動作を防止することができるレベルシフタを提供する。【解決手段】レベルシフタ１はレベルシフタ部２及び閾値電圧変動回路２４を含んで構成されている。レベルシフタ部２は、第１電源電圧VBBにより駆動され、第１電源電圧VBBよりも低い電圧の入力信号SINの切替えに応じて、第１電源電圧VBBから第１電源電圧VBBよりも低い電圧にレベルシフトされた出力信号SOUTMを切替える。閾値電圧変動回路２４は、入力信号SINの切替え方向に応じて、入力信号SINに対して出力信号SOUTMが切替わる閾値電圧を変動させる。【選択図】図１
2018067756.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧により駆動され、前記第１電源電圧よりも低い電圧の入力信号の切替えに応じて、前記第１電源電圧から当該第１電源電圧よりも低い電圧にレベルシフトされた出力信号が切替わるレベルシフタ部と、
前記入力信号の切替え方向に応じて、前記入力信号に対して出力信号が切替わる閾値電圧を変動させる閾値電圧変動回路と、
を備えたレベルシフタ。
【請求項２】
前記閾値電圧変動回路は、前記入力信号の電圧変化に対する前記出力信号の電圧変化にヒステリシス特性を有するヒステリシス回路である請求項１に記載のレベルシフタ。
【請求項３】
前記レベルシフタ部は、
第１主電極が前記第１電源電圧に接続され、第２主電極が前記第１電源電圧よりも低い電圧の第２電源電圧に接続され、第１制御電極が抵抗を介して前記入力信号が入力される入力端子に接続された第１トランジスタと、
第３主電極が前記第１電源電圧に接続され、第４主電極が第２制御電極及び前記出力信号が出力される出力端子に接続された第２トランジスタと、
第５主電極が前記第４主電極及び前記出力端子に接続され、第６主電極が前記第２電源電圧に接続された第１導電型の第３トランジスタと、を有する差動増幅回路と、
前記第３トランジスタと、
第７主電極が前記第１電源電圧に接続され、第８主電極が前記第２電源電圧に接続され、前記第３トランジスタの第３制御電極に第４制御電極が接続された第１導電型の第４トランジスタと、を有するカレントミラー回路と、
を備えた請求項１又は請求項２に記載のレベルシフタ。
【請求項４】
前記閾値電圧変動回路は、
入力が前記第１電源電圧に接続された定電流源と、
第９主電極が前記定電流源の出力に接続され、第１０主電極が前記第２電源電圧に接続され、第５制御電極が前記第４主電極及び前記第５主電極と前記出力端子との間に接続される第１導電型の第５トランジスタと、
第１１主電極が前記第４主電極に接続され、第１２主電極が前記第５主電極及び前記出力端子に接続され、第６制御電極が前記出力と前記第９主電極との間に接続された第１導電型とは反対の第２導電型の第６トランジスタと、
を備えた請求項３に記載のレベルシフタ。
【請求項５】
前記定電流源及び前記第６トランジスタはオフセット型トランジスタにより構成され、前記第５トランジスタは垂直方向拡散型トランジスタにより構成されている請求項４に記載のレベルシフタ。
【請求項６】
前記出力信号の振幅を制限するクランプ部を更に備えた請求項１〜請求項５のいずれか１項に記載のレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタに関する。
【背景技術】
【０００２】
特許文献１には、車載バッテリから供給される高電圧をエンジンコントロールユニット（ECU）等において使用可能な低電圧に変換するレベルシフタが開示されている。レベルシフタにはレベルシフト部が含まれている。このレベルシフト部では、入力信号が入力されると、高電圧から低電圧にレベルシフトされた出力信号が出力される。
【０００３】
ところで、上記レベルシフタでは、入力信号が入力されて一定の閾値電圧に達すると、入力信号の切替えに応じて出力信号が直ぐに切替わる構成とされている。例えば、入力信号がロウレベルからハイレベルに切替わって閾値電圧に達すると、出力信号がロウレベルからハイレベルに直ぐに切替わる。逆に、入力信号がハイレベルからロウレベルに切替わって閾値電圧に達すると、出力信号がハイレベルからロウレベルに直ぐに切替わる。
このため、入力信号にノイズが発生したときに、ノイズが乗った入力信号に応じて間違って出力信号が切替わる虞がある。このようなレベルシフタの誤動作を防止するためには、改善の余地があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５４６５５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事実を考慮し、ノイズ耐力を向上させて誤動作を防止することができるレベルシフタを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１実施態様に係るレベルシフタは、第１電源電圧により駆動され、第１電源電圧よりも低い電圧の入力信号の切替えに応じて、第１電源電圧から第１電源電圧よりも低い電圧にレベルシフトされた出力信号が切替わるレベルシフタ部と、入力信号の切替え方向に応じて、入力信号に対して出力信号が切替わる閾値電圧を変動させる閾値電圧変動回路と、を備える。
【０００７】
第１実施態様に係るレベルシフタはレベルシフタ部を含んで構成される。レベルシフタ部は、第１電源電圧により駆動され、第１電源電圧よりも低い電圧の入力信号の切替えに応じて、第１電源電圧から第１電源電圧よりも低い電圧にレベルシフトされた出力信号が切替わる。
【０００８】
ここで、レベルシフタは、レベルシフタ部に加えて、閾値電圧変動回路を備える。閾値電圧変動回路は、入力信号の切替え方向に応じて、入力信号に対して出力信号が切替わる閾値電圧を変動させる。
例えば、入力信号がロウレベルからハイレベルに切替わるとき、閾値電圧変動回路により第１閾値電圧が設定され、入力信号が第１閾値電圧に達すると、出力信号がロウレベルからハイレベルに切替わる。また、入力信号がハイレベルからロウレベルに切替わるとき、閾値電圧変動回路により第１閾値電圧よりも低い第２閾値電圧が設定され、入力信号が第２閾値電圧に達すると、出力信号がハイレベルからロウレベルに切替わる。このため、閾値電圧変動回路では、入力信号に発生するノイズ相当分の許容幅（第１閾値電圧−第２閾値電圧）を閾値電圧に生成することができるので、許容幅内での出力信号の切替わりを防止することができる。
【０００９】
本発明の第２実施態様に係るレベルシフタでは、第１実施態様に係るレベルシフタにおいて、閾値電圧変動回路は、入力信号の電圧変化に対する出力信号の電圧変化にヒステリシス特性を有するヒステリシス回路である。
【００１０】
第２実施態様に係るレベルシフタによれば、閾値電圧変動回路がヒステリシス回路を用いて簡易に実現することができる。
【００１１】
本発明の第３実施態様に係るレベルシフタでは、第１実施態様又は第２実施態様に係るレベルシフタにおいて、レベルシフタ部は、第１主電極が第１電源電圧に接続され、第２主電極が第１電源電圧よりも低い電圧の第２電源電圧に接続され、第１制御電極が抵抗を介して入力信号が入力される入力端子に接続された第１トランジスタと、第３主電極が第１電源電圧に接続され、第４主電極が第２制御電極及び出力信号が出力される出力端子に接続された第２トランジスタと、第５主電極が第４主電極及び出力端子に接続され、第６主電極が第２電源電圧に接続された第１導電型の第３トランジスタと、を有する差動増幅回路と、第３トランジスタと、第７主電極が第１電源電圧に接続され、第８主電極が第２電源電圧に接続され、第３トランジスタの第３制御電極に第４制御電極が接続された第１導電型の第４トランジスタと、を有するカレントミラー回路と、を備える。
【００１２】
第３実施態様に係るレベルシフタによれば、レベルシフタ部が、差動増幅回路と、カレントミラー回路とにより実現される。
差動増幅回路は、第１トランジスタ、第２トランジスタ及び第３トランジスタを含んで構成される。第１トランジスタでは、第１主電極が第１電源電圧に接続され、第２主電極が低い電圧の第２電源電圧に接続され、第１制御電極が抵抗を介して入力端子に接続される。第２トランジスタでは、第３主電極が第１電源電圧に接続され、第４主電極が第２制御電極及び出力端子に接続される。第３トランジスタでは、第５主電極が第４主電極及び出力端子に接続され、第６主電極が第２電源電圧に接続される。第３トランジスタは、第１導電型により構成される。
カレントミラー回路は、第３トランジスタ及び第４トランジスタを含んで構成される。第４トランジスタでは、第７主電極が第１電源電圧に接続され、第８主電極が第２電源電圧に接続され、第４制御電極が第３トランジスタの第３制御電極に接続される。第４トランジスタは第３トランジスタと同一導電型により構成される。
【００１３】
本発明の第４実施態様に係るレベルシフタでは、第３実施態様に係るレベルシフタにおいて、閾値電圧変動回路は、入力が第１電源電圧に接続された定電流源と、第９主電極が定電流源の出力に接続され、第１０主電極が第２電源電圧に接続され、第５制御電極が第４主電極及び第５主電極と出力端子との間に接続される第１導電型の第５トランジスタと、第１１主電極が第４主電極に接続され、第１２主電極が第５主電極及び出力端子に接続され、第６制御電極が出力と第９主電極との間に接続された第１導電型とは反対の第２導電型の第６トランジスタと、を備える。
【００１４】
第４実施態様に係るレベルシフタによれば、閾値電圧変動回路が、定電流源、第５トランジスタ及び第６トランジスタを含んで構成される。
定電流源では、入力が第１電源電圧に接続される。
第５トランジスタでは、第９主電極が定電流源の出力に接続され、第１０主電極が第２電源電圧に接続され、第５制御電極が第４主電極及び第５主電極と出力端子との間に接続される。第５トランジスタは第１導電型により構成される。
第６トランジスタでは、第１１主電極が第４主電極に接続され、第１２主電極が第５主電極及び出力端子に接続され、第６制御電極が定電流源の出力と第５トランジスタの第９主電極との間に接続される。第６トランジスタは第１導電型とは反対の第２導電型により構成される。
このため、閾値電圧変動回路において、閾値電圧の許容幅（第１閾値電圧と第２閾値電圧との電圧差）が第５トランジスタ及び第６トランジスタのオン抵抗特性により設定される。これにより、許容幅のばらつきを少なくすることができるので、出力信号の切替え精度を向上させることができる。
【００１５】
本発明の第５実施態様に係るレベルシフタでは、第４実施態様に係るレベルシフタにおいて、定電流源及び第６トランジスタはオフセット型トランジスタにより構成され、第５トランジスタは垂直方向拡散型トランジスタにより構成されている。
【００１６】
第５実施態様に係るレベルシフタによれば、オフセット型トランジスタ、垂直方向拡散型トランジスタはいずれも高耐圧トランジスタである。このため、例えば、自動車等の車両に積載される車載バッテリの高電圧電源からECU等に使用可能な低電圧へレベルシフトすることができる。
【００１７】
本発明の第６実施態様に係るレベルシフタは、第１実施態様〜第５実施態様のいずれか１つに係るレベルシフタにおいて、出力信号の振幅を制限するクランプ部を更に備える。
【００１８】
第６実施態様に係るレベルシフタによれば、レベルシフタ部にクランプ部を備え、クランプ部では出力信号の振幅が制限される。このため、レベルシフタ部の次段回路の損傷や破壊を防止することができるので、動作信頼性の高いレベルシフタを実現することができる。
【発明の効果】
【００１９】
本発明に係るレベルシフタは、ノイズ耐力を向上させて誤動作を防止することができるという優れた効果を有する。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態に係るレベルシフタの回路図である。
【図２】図１に示されるレベルシフタのレベルシフタ部の一部及び閾値電圧変動回路を構成する各素子の縦断面構造図である。
【図３】図１に示されるレベルシフタのバッファ部の図２に対応する縦断面構造図である。
【図４】図１に示されるレベルシフタの入力信号に対する出力信号を示す特性図である。
【発明を実施するための形態】
【００２１】
以下、図１〜図４を用いて、本発明の一実施の形態に係るレベルシフタについて説明する。なお、実施の形態において、同一機能又は実質的に同一機能を有する構成要素には同一符号を付し、重複する説明は省略する。
【００２２】
（レベルシフタの回路構成）
図１に示されるように、本実施の形態に係るレベルシフタ１は、車載バッテリから供給される高電圧の第１電源電圧VBBにより駆動されている。レベルシフタ１は、レベルシフタ部２と、バッファ部３とを含んで構築されている。レベルシフタ１では、第１電源電圧VBBよりも低い電圧の入力信号SINに応じて、第１電源電圧VBBからそれよりも低い電圧にレベルシフトされた出力信号SOUT1及びSOUT2が出力される。
【００２３】
第１電源電圧VBBは例えば８Ｖ〜１８Ｖである。入力信号SINは例えば０Ｖ（ロウレベル）から６Ｖ（ハイレベル）の立上がり信号、又は６Ｖから０Ｖの立下がり信号である。出力信号SOUT1、SOUT2は、例えば０Ｖ（ロウレベル）から５Ｖ（ハイレベル）の立上がり信号、又は５Ｖから０Ｖの立下がり信号である。出力信号SOUT2は出力信号SOUT1の反転信号である。ここで、第２電源電圧VSSは０Ｖである。
【００２４】
レベルシフタ１のレベルシフタ部２は、差動増幅回路２１と、カレントミラー回路２２と、クランプ部２３とを主要な構成として備えている。さらに、レベルシフタ部２は閾値電圧変動回路２４を備えている。
【００２５】
差動増幅回路２１は、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３とを含んで構成されている。第１トランジスタＴ１はｐｎｐ型バイポーラトランジスタにより構成されている。第１トランジスタＴ１において、第１主電極としてのエミッタ電極は定電流源ＩＲ１介して第１電源電圧VBBに接続され、第２主電極としてのコレクタ電極は第２電源電圧VSSに接続されている。第１トランジスタＴ１の第１制御電極としてのベース電極は抵抗（入力抵抗）Ｒを介して入力端子ＩＮに接続されている。入力端子ＩＮには入力信号SINが入力される。
【００２６】
第２トランジスタＴ２は、第１トランジスタＴ１と同一構造のｐｎｐ型バイポーラトランジスタにより構成されている。第２トランジスタＴ２において、第３主電極としてのエミッタ電極は定電流源ＩＲ１介して第１電源電圧VBBに接続されている。第２トランジスタＴ２の第４主電極としてのコレクタ電極は、第２トランジスタＴ２の第２制御電極としてのベース電極及びレベルシフタ部２の出力端子ＯＵＴに接続され、更に第３トランジスタを介して第２電源電圧VSSに接続されている。出力端子ＯＵＴには、第１電源電圧VBBからそれよりも低い電圧にレベルシフトされたレベルシフタ部２の出力信号SOUTMが出力される。
【００２７】
第３トランジスタＴ３は第１導電型としてのｎチャネル導電型の絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）により構成されている。さらに詳しく説明すると、本実施の形態において、第３トランジスタＴ３は、高耐圧構造を有する垂直方向拡散型の金属／酸化膜／半導体電界効果トランジスタ（VDMOSFET：Vertical Diffused Metal Oxide Semiconductor Filed Effect Transistor）により構成されている。この第３トランジスタＴ３の縦断面構造は後述する。
第３トランジスタＴ３において、第５主電極としてのドレイン電極は第２トランジスタＴ２のコレクタ電極及び出力端子ＯＵＴに接続され、第６主電極としてのソース電極は第２電源電圧VSSに接続されている。
【００２８】
カレントミラー回路２２は、第３トランジスタＴ３と、第４トランジスタとを含んで構成されている。
第４トランジスタＴ４は第３トランジスタＴ３と同一構造のｎチャネル導電型IGFETにより構成されている。第４トランジスタＴ４において、第７主電極としてのドレイン電極は定電流源ＩＲ２介して第１電源電圧VBBに接続され、第８主電極としてのソース電極は第２電源電圧VSSに接続されている。第４トランジスタＴ４の第４制御電極としてのゲート電極は第３トランジスタＴ３の第３制御電極としてのゲート電極に接続されている。
【００２９】
クランプ部２３はｎｐｎ型バイポーラトランジスタにより構成されている。このバイポーラトランジスタにおいて、一方の主電極としてのコレクタ電極は第３電源電圧VCCに接続されている。第３電源電圧VCCは、第１電源電圧VBBからレベルシフトされた低い電圧であり、例えば５Ｖである。他方の主電極としてのエミッタ電極及び制御電極としてのベース電極は、第２トランジスタＴ２のコレクタ電極及び第３トランジスタＴ３のドレイン電極と出力端子ＯＵＴとの間に接続されている。クランプ部２３は、出力信号SOUTMの振幅を制限し、例えば５．６Ｖ以下に制限し、次段回路となるバッファ部３に制限を超えた振幅が加わらない構成とされている。
【００３０】
閾値電圧変動回路２４は、レベルシフタ部２の内部に組込まれ、定電流源ＩＲ３と、第５トランジスタＴ５と、第６トランジスタＴ６とを含んで構成されている。この閾値電圧変動回路２４は、入力信号SINの電圧変化に対する出力信号SOUTMの電圧変化にヒステリシス特性を有するヒステリシス回路により構成されている。ヒステリシス特性については後述する。
定電流源ＩＲ３の入力は第１電源電圧VBBに接続されている。定電流源ＩＲ３は、他の定電流源ＩＲ１、ＩＲ２のそれぞれと同一構造により構成され、第２導電型としてのｐチャネル導電型のIGFETにより構成されている。さらに詳しく説明すると、本実施の形態において、IGFETは高耐圧構造を有するオフセット型の金属／酸化膜／半導体電界効果トランジスタ（Offset MOSFET：Offset Metal Oxide Semiconductor Filed Effect Transistor）により構成されている。このIGFETの縦断面構造は後述する。
【００３１】
第５トランジスタＴ５は第３トランジスタＴ３と同一構造のｎチャネル導電型IGFET、更に詳細にはVDMOSFETにより構成されている。第５トランジスタＴ５において、第９主電極としてのドレイン電極は定電流源ＩＲ３の出力に接続され、第１０主電極としてのソース電極は第２電源電圧VSSに接続されている。第５トランジスタＴ５の第５制御電極としてのゲート電極は、第２トランジスタＴ２のコレクタ電極及び第３トランジスタＴ３のドレイン電極と出力端子ＯＵＴとの間に接続されている。
【００３２】
第６トランジスタＴ６は定電流源ＩＲ３と同一構造のｐチャネル導電型IGFET、更に詳細にはOffset MOSFETにより構成されている。第６トランジスタＴ６において、第１１主電極としてのソース電極は第２トランジスタＴ２のコレクタ電極に接続され、第１２主電極としてのドレイン電極は第３トランジスタＴ３のドレイン電極及び出力端子ＯＵＴに接続されている。第６トランジスタＴ６の第６制御電極としてのゲート電極は、定電流源ＩＲ３の出力と第５トランジスタＴ５のドレイン電極との間に接続されている。
【００３３】
バッファ部３は、本実施の形態において、電気的に直列に接続された２段の第１インバータ３１及び第２インバータ３２を含んで構成されている。第１インバータ３１は、第７トランジスタＴ７及び第８トランジスタＴ８を含んで構成されている。
詳しく説明すると、第７トランジスタＴ７はｐチャネル導電型IGFETにより構成されている。第７トランジスタＴ７の一方の主電極としてのソース電極は第３電源電圧VCCに接続され、他方の主電極としてのドレイン電極はバッファ部３の出力端子ＯＵＴ２に接続されている。制御電極としてのゲート電極はレベルシフタ部２の出力端子ＯＵＴに接続されている。
第８トランジスタＴ８はｎチャネル導電型IGFETにより構成されている。第８トランジスタＴ７の一方の主電極としてのソース電極は第２電源電圧VSSに接続され、他方の主電極としてのドレイン電極は出力端子ＯＵＴ２に接続されている。制御電極としてのゲート電極は出力端子ＯＵＴに接続されている。
第１インバータ３１では、出力端子ＯＵＴに出力されるレベルシフタ部２の出力信号SOUTMに対して、反転された出力信号SOUT2が出力端子ＯＵＴ２から出力される。
【００３４】
第２インバータ３２は、第９トランジスタＴ９及び第１０トランジスタＴ１０を含んで構成されている。
第９トランジスタＴ９は第７トランジスタＴ７と同一構造のｐチャネル導電型IGFETにより構成されている。第９トランジスタＴ９の一方の主電極としてのソース電極は第３電源電圧VCCに接続され、他方の主電極としてのドレイン電極は出力端子ＯＵＴ１に接続されている。制御電極としてのゲート電極は前段の第１インバータ３１の出力に接続されている。
第１０トランジスタＴ１０は第８トランジスタＴ８と同一構造のｎチャネル導電型IGFETにより構成されている。第１０トランジスタＴ１０の一方の主電極としてのソース電極は第２電源電圧VSSに接続され、他方の主電極としてのドレイン電極は出力端子ＯＵＴ１に接続されている。制御電極としてのゲート電極は第１インバータ３１の出力に接続されている。
第２インバータ３２では、第１インバータ３１の出力信号SOUT2に対して、反転された出力信号SOUT1が出力端子ＯＵＴ１から出力される。
【００３５】
（レベルシフタのデバイス構成）
本実施の形態に係るレベルシフタ１は、半導体集積回路（半導体装置）として構成されている。図２及び図３に示されるように、レベルシフタ１は、半導体基板４０をベースとして形成されている。本実施の形態において、半導体基板４０として、ｎ型シリコン単結晶基板が使用されている。
【００３６】
図２に示されるように、レベルシフタ部２の第１トランジスタＴ１〜第４トランジスタＴ４、クランプ部２３のｎｐｎ型バイポーラトランジスタのそれぞれの半導体素子は、半導体基板４０の主面上に形成されたエピタキシャル成長層４１に形成されている。それぞれの半導体素子は、エピタキシャル成長層４１において、素子分離領域４２により周囲が囲まれた領域内に形成されている。
【００３７】
第１トランジスタＴ１は、エピタキシャル成長層４１に形成されたｐ型ウエル領域４３と、ｐ型ウエル領域４３の主面部に形成されたｎ型ベース領域４５と、ｎ型ベース領域４５の主面部に形成されたｐ型半導体領域４８とを含んで構成されている。ｐ型ウエル領域４３はコレクタ電極として使用される。ｐ型ウエル領域４３は、ｐ型ウエル領域４３よりも高不純物密度のウエルコンタクトとしてのｐ型半導体領域４８を介して第２電源電圧VSSに接続されている。ｎ型ベース領域４５はベース電極として使用される。ｎ型ベース領域４５は、ｎ型ベース領域４５よりも高不純物密度のベースコンタクトとしてのｎ型半導体領域４７を介して抵抗Ｒの一端に接続されている。ｐ型半導体領域４８は、エミッタ電極として使用され、図１に示される定電流源ＩＲ１を介して第１電源電圧VBBに接続されている。
第２トランジスタＴ２は第１トランジスタＴ１と同一の縦断面構造により構成されている。
【００３８】
抵抗Ｒは、ｎ型ウエル領域４４の主面部に形成されたｐ型半導体領域４８により構成されている。ｎ型ウエル領域４４はエピタキシャル成長層４１に形成されている。抵抗Ｒの一端は第１トランジスタＴ１のベース電極に接続されている。抵抗Ｒの他端は入力端子ＩＮに接続されている。
【００３９】
第３トランジスタＴ３は本実施の形態においてVDMOSFETにより構成されている。詳しく説明すると、図２に示されるように、第３トランジスタＴ３は、一方の主電極（第６主電極）と、チャネル形成領域と、他方の主電極（第５主電極）と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。一方の主電極はｎ型ウエル領域４４を含んで構成されている。ｎ型ウエル領域４４の不純物密度は半導体基板４０の不純物密度よりも低い設定とされている。チャネル形成領域は、ゲート電極５１の端部において、ｎ型ウエル領域４４の主面部に形成されたｐ型ベース領域４６の主面部に形成されている。ｐ型ベース領域４６は、このｐ型ベース領域４６よりも不純物密度が高いｐ型半導体領域４６Ｐに接続されている。他方の主電極は、ｐ型ベース領域４６の主面部に形成されたｎ型半導体領域４７により構成され、出力端子ＯＵＴに接続されている。ゲート電極５１は第４トランジスタＴ４のゲート電極５１に接続されている。
第４トランジスタＴ４は第３トランジスタＴ３と同一の縦断面構造により構成されている。
【００４０】
クランプ部２３のバイポーラトランジスタは、ｎ型ウエル領域４４と、ｎ型ウエル領域４４の主面部に形成されたｐ型ベース領域４６と、ｐ型ベース領域４６の主面部に形成されたｎ型半導体領域４７とを含んで構成されている。ｎ型ウエル領域４４はコレクタ電極として使用される。ｎ型ウエル領域４４はウエルコンタクトとしてのｎ型半導体領域４７を介して第３電源電圧VCCに接続されている。ｐ型ベース領域４６はベース電極として使用される。ｐ型ベース領域４６はベースコンタクトとしてのｐ型半導体領域４８を介して出力端子ＯＵＴに接続されている。ｎ型半導体領域４７は、エミッタ電極として使用され、出力端子ＯＵＴに接続されている。
【００４１】
一方、図３に示されるように、バッファ部３の第１インバータ３１を構築する第７トランジスタＴ７は、素子分離領域４２により周囲が囲まれた領域内において、ｎ型ウエル領域４４の主面部に形成されている。第７トランジスタＴ７は、チャネル形成領域としてのｎ型ウエル領域４４と、一方の主電極及び他方の主電極としての一対のｐ型半導体領域４８と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。一方の主電極としてのｐ型半導体領域４８は第３電源電圧VCCに接続されている。他方の主電極としてのｐ型半導体領域４８は出力端子ＯＵＴ２及び次段の第２インバータ３２のゲート電極５１に接続されている。
第１インバータ３１を構築する第８トランジスタＴ８は、素子分離領域４２により周囲が囲まれた領域内において、ｐ型ウエル領域４３の主面部に形成されている。第８トランジスタＴ８は、チャネル形成領域としてのｐ型ウエル領域４３と、一方の主電極及び他方の主電極としての一対のｎ型半導体領域４７と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。一方の主電極としてのｎ型半導体領域４７は第２電源電圧VSSに接続されている。他方の主電極としてのｎ型半導体領域４７は出力端子ＯＵＴ２及び次段の第２インバータ３２のゲート電極５１に接続されている。
【００４２】
第２インバータ３２を構築する第９トランジスタＴ９は第７トランジスタＴ７と同一構造により構成されている。第２インバータ３２を構築する第１０トランジスタＴ１０は第８トランジスタＴ８と同一構造により構成されている。第９トランジスタＴ９、第１０トランジスタＴ１０のそれぞれの他方の主電極は出力端子ＯＵＴ１に接続されている。
【００４３】
図１に示される閾値電圧変動回路２４を構築する第５トランジスタＴ５は、ここでは、図２に示される第３トランジスタＴ３と同一の縦断面構造のVDMOSFETにより構成されている。同一構造であるので、第５トランジスタＴ５の説明は省略する。
【００４４】
閾値電圧変動回路２４を構築する第６トランジスタＴ６は、ここでは、図２に示されるように、Offset MOSFETにより構成されている。第６トランジスタＴ６は、素子分離領域４２により周囲が囲まれた領域内において、ｎ型ウエル領域４４の主面部に形成されている。第６トランジスタＴ６は、チャネル形成領域としてのｎ型ウエル領域４４と、一方の主電極（第１１主電極）及び他方の主電極（第１２主電極）としての一対のｐ型半導体領域４８と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。他方の主電極は、ゲート電極５１に対してｐ型半導体領域４８をオフセット位置に配置し、このｐ型半導体領域４８のチャネル形成領域側、かつ、ゲート電極５１下にはｐ型半導体領域４８の不純物密度よりも低い不純物密度のｐ型半導体領域４９が形成されている。
【００４５】
さらに、閾値電圧変動回路２４を構築する定電流源ＩＲ３は、第６トランジスタＴ６と同一の縦断面構造のOffset MOSFETにより構成されている。ここで、図１に示されるレベルシフタ部２の定電流源ＩＲ１、ＩＲ２のそれぞれは定電流源ＩＲ３と同一の縦断面構造のOffset MOSFETにより構成されている。
【００４６】
（本実施の形態の作用及び効果）
本実施の形態に係るレベルシフタ１は、図１に示されるように、レベルシフタ部２を含んで構成される。レベルシフタ部２は、第１電源電圧VBBにより駆動され、第１電源電圧VBBよりも低い電圧の入力信号SINの切替えに応じて、第１電源電圧VBBから第１電源電圧VBBよりも低い電圧にレベルシフトされた出力信号SOUTMが切替わる。
【００４７】
ここで、レベルシフタ１は、レベルシフタ部２に加えて、閾値電圧変動回路２４を備える。閾値電圧変動回路２４は、入力信号SINの切替え方向に応じて、入力信号SINに対して出力信号SOUTMが切替わる閾値電圧を変動させる。
【００４８】
図４には閾値電圧変動回路２４による入力信号SINに対する出力信号SOUTMが示されている。横軸は入力信号SINの電圧［Ｖ］である。縦軸は出力信号SOUTMの電圧［Ｖ］である。
レベルシフタ部２の入力端子ＩＮに入力される入力信号SINが０Ｖから６Ｖに切替わるとき、閾値電圧変動回路２４により３Ｖの第１閾値電圧が設定される。これにより、入力信号SINが第１閾値電圧に達すると、出力信号が０Ｖから５Ｖに切替わる。
一方、入力端子ＩＮに入力される入力信号SINが６Ｖから０Ｖに切替わるとき、閾値電圧変動回路２４により２．８Ｖの第１閾値電圧よりも低い第２閾値電圧が設定される。これにより、入力信号SINが第２閾値電圧に達すると、出力信号が５Ｖから０Ｖに切替わる。
【００４９】
このため、閾値電圧変動回路２４では、入力信号SINに発生するノイズ相当分の許容幅（第１閾値電圧−第２閾値電圧）を閾値電圧に生成することができるので、許容幅内での出力信号SOUTMの切替わりを防止することができる。上記例示では、許容幅は０．２Ｖとされ、この範囲内であれば、入力信号SINにノイズが生じても、出力信号SOUTMは切替わらない。
従って、本実施の形態に係るレベルシフタ１では、ノイズ耐力を向上させて誤動作を防止することができる。
【００５０】
また、本実施の形態に係るレベルシフタ１では、図４に示されるように、閾値電圧変動回路２４は、入力信号SINの電圧変化に対する出力信号SOUTMの電圧変化にヒステリシス特性を有するヒステリシス回路である。すなわち、閾値電圧変動回路２４がヒステリシス回路を用いて簡易に実現することができる。
【００５１】
さらに、本実施の形態に係るレベルシフタ１では、図１に示されるように、閾値電圧変動回路２４が、定電流源ＩＲ３、第５トランジスタＴ５及び第６トランジスタＴ６を含んで構成される。
定電流源ＩＲ３では、入力が第１電源電圧VBBに接続される。
第５トランジスタＴ５では、第９主電極が定電流源ＩＲ３の出力に接続され、第１０主電極が第２電源電圧VSSに接続され、第５制御電極が第２トランジスタＴ２の第４主電極及び第３トランジスタＴ３の第５主電極と出力端子ＯＵＴとの間に接続される。
第５トランジスタＴ５はｎチャネル導電型により構成される。
第６トランジスタＴ６では、第１１主電極が第２トランジスタＴ２の第４主電極に接続され、第１２主電極が第３トランジスタＴ３の第５主電極及び出力端子ＯＵＴに接続され、第６制御電極が定電流源ＩＲ３の出力と第５トランジスタＴ５の第９主電極との間に接続される。第６トランジスタＴ６はｐチャネル導電型により構成される。
このため、閾値電圧変動回路２４において、閾値電圧の許容幅（第１閾値電圧と第２閾値電圧との電圧差）が第５トランジスタＴ５及び第６トランジスタＴ６のオン抵抗特性により設定される。これにより、許容幅のばらつきを少なくすることができるので、出力信号SOUTMの切替え精度を向上させることができる。
【００５２】
また、本実施の形態に係るレベルシフタ１では、定電流源ＩＲ３及び第６トランジスタＴ６がオフセット型トランジスタ（Offset MOSFET）により構成され、第５トランジスタＴ５が垂直方向拡散型トランジスタ（VDMOSFET）により構成される。これらはいずれも高耐圧トランジスタである。このため、自動車等の車両に積載される車載バッテリの高電圧電源（第１電源電圧VBB）からECU等に使用可能な低電圧（第３電源電圧VCC）へレベルシフトすることができる。
【００５３】
さらに、本実施の形態に係るレベルシフタ１はレベルシフタ部２の出力端子ＯＵＴの前段にクランプ部２３を備え、クランプ部２３は出力信号SOUTMの振幅を制限する。例えば、クランプ部２３は出力信号SOUTMを５．６Ｖ以下に制限する。このため、レベルシフタ部２の次段回路（バッファ部３）の損傷や破壊を防止することができるので、動作信頼性の高いレベルシフタ１を実現することができる。
【００５４】
また、本実施の形態に係るレベルシフタ１では、閾値電圧変動回路２４の定電流源ＩＲ３及び第６トランジスタＴ６がレベルシフタ部２の定電流源ＩＲ１、ＩＲ２のそれぞれと同一構造により構成される。同様に、閾値電圧変動回路２４の第５トランジスタＴ５がレベルシフタ部２の第３トランジスタＴ３及び第４トランジスタＴ４と同一構造により構成される。
このため、新たなトランジスタを必要とせずに、レベルシフタ部２において既に使用されているトランジスタを利用して閾値電圧変動回路２４が構築されるので、閾値電圧変動回路２４を簡易に構築することができる。
【００５５】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において変形可能である。例えば、本発明は、レベルシフタ１において、レベルシフタ部２、閾値電圧変動回路２４のそれぞれを構築するトランジスタとして、横方向拡散構造を有するLDMOSFET（Lateral Diffused MOSFET）を使用可能である。
さらに、上記バッファ部の回路構成は前述の実施の形態に限定されない。例えば、バッファ部３の第１インバータに３１おいて第８トランジスタＴ８が抵抗とされてもよい。
【符号の説明】
【００５６】
１  レベルシフタ
２  レベルシフタ部
３  バッファ部
２１  差動増幅回路
２２  カレントミラー回路
２３  クランプ部
２４  閾値電圧変動回路
３１  第１インバータ
３２  第２インバータ
４０  半導体基板
４３、４４  ウエル領域
Ｔ１〜Ｔ１０  トランジスタ
Ｒ  抵抗
【図１】
2018067756.tif 000003
【図２】
2018067756.tif 000004
【図３】
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【図４】
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