(57)【要約】【課題】位相雑音の抑制および周波数分解能の向上を両立できるシンセサイザ回路の構成を提供する。【解決手段】位相比較部６０、電圧制御発振器９０および、ミキサ５０を含む位相同期ループによって、出力信号周波数ｆｏとミキサ入力周波数との差が、基準周波数ｆｒと等しくなるロック状態が形成される。ミキサ入力周波数は、ＤＤＳ２０の出力周波数ｆｄｄｓの整数倍であって、かつ、指令周波数ｆｏ＊との差が基準周波数ｆｒと等しい周波数（ｎ・ｆｄｄｓ）を含む。コントローラ１００は、指令周波数ｆｏ＊に応じて、ＤＤＳ２０の出力周波数を調整するための周波数設定パラメータα，βおよび整数ｎを、ｆｄｄｓ＝（ｆｏ＊＋ｆｒ）／ｎ、または、ｆｄｄｓ＝（ｆｏ＊−ｆｒ）／ｎ、となるように設定する。【選択図】図１
2018007097.tif 000002
【特許請求の範囲】
【請求項１】
指令周波数に従って出力信号を発生するシンセサイザ回路であって、
制御電圧に対応する発振周波数の信号を前記出力信号として出力する電圧制御発振器と、
決められた基準周波数を有する基準信号を発生する基準信号発生器と、
前記基準信号をもとに、可変な周波数を有する第１の信号を出力するダイレクトデジタルシンセサイザと、
前記第１の信号の周波数を逓倍した周波数と前記指令周波数との周波数差が前記基準周波数と等しくなるように、前記第１の信号の周波数である第１の周波数と前記第１の信号を逓倍する逓倍数を求め、前記第１の周波数を有する前記第１の信号を出力するよう前記ダイレクトデジタルシンセサイザを制御する制御部と、
前記逓倍数で前記第１の信号を逓倍した第２の信号を含む、前記第１の信号を逓倍した複数の信号が重畳された逓倍信号を出力する逓倍信号発生手段と、
前記出力信号と前記逓倍信号の周波数差に相当する周波数のミキサ信号を出力する周波数混合器と、
前記基準信号と前記ミキサ信号との位相差に応じた電圧信号を前記電圧制御発振器の前記制御電圧に出力する位相比較部と、
前記制御部に制御され、前記電圧制御発振器の前記発振周波数と前記第２の信号の周波数である第２の周波数との周波数差が前記基準周波数に等しくなるように制御する発振周波数選択手段とを備えた、シンセサイザ回路。
【請求項２】
前記発振周波数選択手段は、
対応する前記電圧制御発振器の発振周波数と前記逓倍信号を構成する前記複数の信号のそれぞれの周波数との差が、前記第２の信号において最も前記基準周波数に近くなるような前記制御電圧に相当する設定補助電圧信号を、前記制御部からの制御に応じて発生する周波数設定補助部と、
前記位相比較部および前記周波数設定補助部と前記電圧制御発振器との間にあって、前記制御部からの制御に応じて、前記位相比較部からの前記電圧信号を前記電圧制御発振器の前記制御電圧として入力する第１の経路と、前記周波数設定補助部からの前記設定補助電圧信号を前記電圧制御発振器の前記制御電圧として入力する第２の経路とを選択的に形成するように構成された切換スイッチとを備え、
前記制御部は、前記第２の経路が選択されるように前記切換スイッチを制御した後に、前記第１の経路が選択されるように前記切換スイッチを制御する、請求項１に記載のシンセサイザ回路。
【請求項３】
前記周波数設定補助部は、
前記制御部に設定された、前記指令周波数を前記基準周波数で除算した値をもとに決定された分周数で前記出力信号を分周した分周出力信号を出力する可変分周器と、
前記基準信号と前記分周出力信号との位相差に応じた電圧信号を前記設定補助電圧信号として出力する補助位相比較部とを備えた、請求項２に記載のシンセサイザ回路。
【請求項４】
前記発振周波数選択手段は、前記逓倍信号発生手段と前記周波数混合器との間に有って、前記制御部からの制御により、前記逓倍信号発生手段から入力される前記逓倍信号の中から前記第２の信号を選択的に透過する周波数選択部である、請求項１に記載のシンセサイザ回路。
【請求項５】
指令周波数に従って出力信号を発生するシンセサイザ回路であって、
制御電圧に対応する発振周波数の信号を前記出力信号として出力する電圧制御発振器と、
決められた基準周波数を有する基準信号を発生する基準信号発生器と、
前記基準信号をもとに、可変な周波数を有する第１の信号を出力するダイレクトデジタルシンセサイザと、
前記第１の信号の周波数を逓倍した周波数と前記指令周波数との周波数差が前記基準周波数と等しくなるように、前記第１の信号の周波数である第１の周波数と前記第１の信号を逓倍する逓倍数を求め、前記第１の周波数を有する前記第１の信号を出力するよう前記ダイレクトデジタルシンセサイザを制御する制御部と、
前記逓倍数で前記第１の信号を逓倍した第２の信号を出力する可変逓倍器と、
前記出力信号と前記第２の信号とが入力され、前記出力信号と前記第２の信号との周波数差に相当する周波数のミキサ信号を出力する周波数混合器と、
前記基準信号と前記ミキサ信号との位相差に応じた電圧信号を前記電圧制御発振器の前記制御電圧に出力する位相比較部とを備えた、シンセサイザ回路。
【請求項６】
前記位相比較部は、
前記基準信号と前記ミキサ信号との位相差に応じた電圧パルスを出力する位相比較器と、
前記電圧パルスを平滑化して前記制御電圧を生成するループフィルタとを備え、
前記ループフィルタのカットオフ周波数は、前記電圧制御発振器の位相雑音が前記位相比較器の位相雑音よりも高い周波数領域を遮断するように設計される、請求項１〜５のいずれか１項に記載のシンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はシンセサイザ回路に関し、より特定的には、ＰＬＬ（Phase  Locked  Loop）方式のシンセサイザ回路に関する。
【背景技術】
【０００２】
レーダ装置や通信装置等に用いられる無線装置では、複数の周波数を順次出力することが要求される。特開平１１−１１２３４１号公報（特許文献１）には、このような無線装置に適用可能な注入同期型発振器の構成が記載される。
【０００３】
特許文献１には、基準信号発生器が出力する基準信号をｍ逓倍（ｍ：整数）した注入信号と、発振回路からの出力信号の自由発振周波数とを、周波数負帰還ループによって位相同期させる構成が記載されている。これにより、注入信号の周波数変化に対して、出力信号の周波数を追随させることによって、複数の周波数を出力することが可能となる。
【０００４】
特開２０１０−２３３０７８号公報（特許文献２）には、上記のような用途に用いられるＰＬＬ回路の構成が記載されている。特許文献２には、電圧制御発振器からの出力信号を分周数Ｍ（Ｍ：整数）で分周した信号と、基準信号を逓倍数Ｌ（Ｌ：整数）で逓倍した信号とをミキサで混合し、さらに、ミキサの出力信号と、基準信号を所定の位相比較周波数まで分周した信号とを位相比較器に入力するＰＬＬを形成する構成が記載されている。特許文献２の構成では、基準信号の周波数と、出力信号の発振周波数とから、逓倍数Ｌおよび分周数Ｍを可変調整することによって、位相雑音の劣化を抑制することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１１２３４１号公報
【特許文献２】特開２０１０−２３３０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の構成では、周波数負帰還ループにおいて、ミキサには、出力周波数の（１／ｎ）倍（ｎ：整数）の周波数の信号と、基準信号をｍ逓倍した信号とが入力される。さらに、出力信号は、発振信号の周波数のｎ次高調波を取り出すことで出力される。したがって、出力信号周波数ｆｏｕｔは、基準信号の周波数ｆに対して、ｆｏｕｔ＝ｆ×ｍ×ｎとなる。このため、複数の周波数を順次出力する用途では、設定可能な出力周波数の幅が大きくなるため、周波数分解能の確保が困難である。
【０００７】
特許文献２の構成では、分周数Ｍを低下することで位相雑音を低下できる一方で、同一の（Ｌ×Ｍ）を維持するためには、逓倍数Ｌを上昇することが必要となる。したがって、共通の基準信号周波数の下では、特定周波数の出力信号を得るために、位相雑音と周波数分解能とがトレードオフの関係となることが理解される。
【０００８】
このように、特許文献１および２の構成では、位相雑音の抑制と、周波数分解能の向上との両立が困難である。
【０００９】
この発明は上述のような課題を解決するためになされたもので、この発明の目的は、位相雑音の抑制および周波数分解能の向上を両立できるシンセサイザ回路の構成を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るシンセサイザ回路は、指令周波数（ｆｏ＊）に従って出力信号（Ｓｏ）を発生する。シンセサイザ回路は、電圧制御発振器と、基準信号発生器と、ダイレクトデジタルシンセサイザと、制御部と、逓倍信号発生手段と、周波数混合器と、位相比較部と、発振周波数選択手段とを備える。電圧制御発振器は、制御電圧（Ｖｃｏ）に対応する発振周波数の信号を出力信号として出力する。基準信号発生器は、決められた基準周波数（ｆｒ）を有する基準信号を発生する。ダイレクトデジタルシンセサイザは、基準信号をもとに、可変な周波数を有する第１の信号を出力する。制御部は、第１の信号の周波数を逓倍した周波数と指令周波数との周波数差が基準周波数と等しくなるように、第１の信号の周波数である第１の周波数（ｆｄｄｓ）と第１の信号を逓倍する逓倍数（ｎ）を求めるとともに、第１の周波数を有する第１の信号を出力するようダイレクトデジタルシンセサイザを制御する。逓倍信号発生手段は、上記逓倍数（ｎ）で第１の信号を逓倍した第２の信号を含む、第１の信号を逓倍した複数の信号が重畳された逓倍信号を出力する。周波数混合器は、出力信号と逓倍信号の周波数差に相当する周波数のミキサ信号（Ｓｍｘ）を出力する。位相比較部は、基準信号とミキサ信号との位相差に応じた電圧信号を電圧制御発振器の制御電圧に出力する。発振周波数選択手段は、制御部に制御され、電圧制御発振器の発振周波数と第２の信号の周波数である第２の周波数（ｎ・ｆｄｄｓ）との周波数差が基準周波数（ｆｒ）に等しくなるように制御する。
【００１１】
この発明の他のある局面に係るシンセサイザ回路は、指令周波数（ｆｏ＊）に従って出力信号（Ｓｏ）を発生する。シンセサイザ回路は、電圧制御発振器と、基準信号発生器と、ダイレクトデジタルシンセサイザと、制御部と、可変逓倍器と、周波数混合器と、位相比較部とを備える。電圧制御発振器は、制御電圧（Ｖｃｏ）に対応する発振周波数の信号を出力信号として出力する。基準信号発生器は、決められた基準周波数（ｆｒ）を有する基準信号を発生する。ダイレクトデジタルシンセサイザは、基準信号をもとに、可変な周波数を有する第１の信号を出力する。制御部は、第１の信号の周波数を逓倍した周波数と指令周波数との周波数差が基準周波数と等しくなるように、第１の信号の周波数である第１の周波数（ｆｄｄｓ）と第１の信号を逓倍する逓倍数（ｎ）を求め、第１の周波数を有する第１の信号を出力するようダイレクトデジタルシンセサイザを制御する。可変逓倍器は、上記逓倍数で第１の信号を逓倍した第２の信号を出力する。周波数混合器は、出力信号と第２の信号とが入力され、出力信号と第２の信号との周波数差に相当する周波数のミキサ信号を出力する。位相比較部は、基準信号とミキサ信号との位相差に応じた電圧信号を電圧制御発振器の制御電圧に出力する。
【発明の効果】
【００１２】
この発明によれば、位相雑音の抑制および周波数分解能の向上を両立できるシンセサイザ回路の構成を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に従うシンセサイザ回路の全体構成を説明するブロック図である。
【図２】図１中のコムジェネレータの出力信号の周波数スペクトルを示す概念図である。
【図３】図１中のＰＬＬでのロック状態でのミキサの入出力周波数を説明する概念図である。
【図４】デジタルシンセサイザ回路の位相雑音を説明するための概念的なグラフである。
【図５】実施の形態１の変形例１に従うシンセサイザ回路の全体構成を説明するブロック図である。
【図６】実施の形態１の変形例２に従うシンセサイザ回路の全体構成を説明するブロック図である。
【図７】実施の形態２に従うシンセサイザ回路の全体構成を説明するブロック図である。
【図８】図７に示された可変逓倍回路の構成例を説明するブロック図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお以下では、図中の同一または相当部分には同一符号を付してその説明は原則的に繰返さないものとする。
【００１５】
［実施の形態１］
図１を参照して、実施の形態１に従うシンセサイザ回路５ａは、基準信号発振器１０と、ダイレクトデジタルシンセサイザ２０（以下、単に「ＤＤＳ２０」とも称する）と、コムジェネレータ３０と、ミキサ５０と、位相比較部６０と、周波数設定補助部７０と、切換スイッチ８０と、電圧制御発振器９０と、コントローラ１００を備える。
【００１６】
シンセサイザ回路５ａは、与えられた指令周波数ｆｏ＊に従った出力信号Ｓｏを出力する。指令周波数ｆｏ＊を順次変化することによって、シンセサイザ回路５ａは、複数の周波数を順次出力することができる。以下では、出力信号Ｓｏの実際の周波数を「出力周波数ｆｏ」とも称する。まず、シンセサイザ回路５ａの各構成要素について説明する。
【００１７】
基準信号発振器１０は、所定の基準周波数ｆｒを有する基準信号Ｓｒを発生する。基準信号発振器１０は、水晶発振器等の固定された発振周波数の発振器、あるいは、このような発振器と分周比が固定された分周器との組合せによって構成することができる。
【００１８】
ＤＤＳ２０は、コントローラ１００からのｋビット（ｋ：２以上の自然数）の設定パラメータβに従った周波数ｆｄｄｓを有するＤＤＳ信号Ｓｄｄｓを発生する。以下では、周波数ｆｄｄｓをＤＤＳ周波数ｆｄｄｓとも称する。ＤＤＳ周波数（ｆｄｄｓ）は、下記の式（１）で示される。
【００１９】
ｆｄｄｓ＝ｆｒ×α×（β＊／２k）      …（１）
式（１）中において、αは、ＤＤＳ２０に内蔵される可変逓倍器（図示せず）による逓倍数であり、β＊は、ｋビットのパラメータβの１０進数表示によって示される２0〜２kの自然数である。すなわち、ｆｄｄｓは、パラメータα，βにより可変である係数α×（β＊／２k）と、基準周波数ｆｒとの積に従うことが理解される。このように、ＤＤＳ周波数は、コントローラ１００から入力されるパラメータαおよびβを変えることによって変更される。特に、ｋビットのパラメータβによって、ｆｄｄｓを２k段階に細かく変化させることができる。このように、ＤＤＳ周波数（ｆｄｄｓ）は「第１の周波数」に対応し、ＤＤＳ信号Ｓｄｄｓは「第１の信号」に相当する。
【００２０】
コムジェネレータ３０は、ＤＤＳ周波数ｆｄｄｓを逓倍した複数の周波数の信号が重畳された逓倍信号を、ミキサ入力信号Ｓｍｘｉとして出力する。
【００２１】
図２は、コムジェネレータ３０の出力信号の周波数スペクトルを示す概念図である。
【００２２】
図２を参照して、コムジェネレータ３０は、基本波信号となるＤＤＳ周波数ｆｄｄｓから、多数の高調波信号を発生させて、当該基本波信号および高調波信号、すなわち、ＤＤＳ周波数ｆｄｄｓを逓倍した複数の信号が重畳された逓倍信号を出力する。したがって、コムジェネレータ３０からの逓倍信号の周波数スペクトルは、ＤＤＳ周波数ｆｄｄｓの整数倍（×１，×２，…，×ｎ，…）の周波数成分が、広帯域にわたって櫛の歯状に並ぶ態様を示す。コムジェネレータ３０は、「逓倍信号発生手段」の一実施例に対応する。
【００２３】
再び図１を参照して、電圧制御発振器９０は、入力された制御電圧Ｖｃｏに従った発振周波数の出力信号Ｓｏを出力する。発振周波数は出力周波数ｆｏに相当するので、制御電圧Ｖｃｏによって出力周波数ｆｏは決定される。
【００２４】
ミキサ５０は、ミキサ入力信号Ｓｍｘｉおよび出力信号Ｓｏを入力信号として、当該２個の入力信号を乗算してミキサ信号Ｓｍｘを出力する。この結果、ミキサ信号Ｓｍｘの周波数ｆｍｘは、２個の入力信号の間の周波数差に相当する。
【００２５】
シンセサイザ回路５ａでは、ミキサ５０に対して、出力信号Ｓｏは、分周器を経由しない信号伝送路５１によって入力される。また、コムジェネレータ３０の出力信号が、ミキサ入力信号Ｓｍｘｉとされる。
【００２６】
位相比較部６０は、位相比較器６２およびループフィルタ６５を有する。位相比較器６２は、基準信号Ｓｒおよびミキサ信号Ｓｍｘの間の位相差に応じた電圧パルスを出力する。ループフィルタ６５は、ローパスフィルタで構成されて、位相比較器６２が出力した電圧パルスを平滑化する。これによって、位相比較部６０の出力電圧Ｖ１（直流電圧）が得られる。
【００２７】
周波数設定補助部７０および切換スイッチ８０は、コムジェネレータ３０が発生する逓倍信号に含まれる、ＤＤＳ周波数ｆｄｄｓを逓倍した複数の信号のうちの特定の周波数（後述のｎ・ｆｄｄｓ）を有する信号が、指令周波数ｆｏ＊に従った出力周波数ｆｏとロックできるように、電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）を仮設定するために配置される。すなわち、図１の構成例では、周波数設定補助部７０および切換スイッチ８０によって、「発振周波数選択手段」の機能が実現される。
【００２８】
周波数設定補助部７０は、可変分周器７１、位相比較器７２および、ループフィルタ７５を有する。可変分周器７１は、コントローラ１００によって可変制御される分周数Ｍ（Ｍ：整数）によって、出力信号Ｓｏを分周する。したがって、可変分周器７１の出力信号の周波数は、出力周波数ｆｏを用いて、ｆｏ／Ｍで示される。
【００２９】
位相比較器７２は、可変分周器７１の出力信号と、基準信号Ｓｒとの間の位相差に応じた電圧パルスを出力する。ループフィルタ７５は、ローパスフィルタで構成されて、位相比較器７２が出力した電圧パルスを平滑化する。これによって、周波数設定補助部７０の出力電圧Ｖ２（直流電圧）が得られる。すなわち、図１の構成例において、周波数設定補助部７０は「補助位相比較部」に対応する。
【００３０】
切換スイッチ８０は、位相比較部６０および周波数設定補助部７０と、電圧制御発振器９０との間に配置される。切換スイッチ８０は、コントローラ１００からのＰＬＬ切換信号Ｓｃｈに従って、位相比較部６０の出力電圧Ｖ１を、制御電圧Ｖｃｏとして電圧制御発振器９０に入力する第１の経路と、周波数設定補助部７０の出力電圧Ｖ２を、制御電圧Ｖｃｏとして電圧制御発振器９０に入力する第２の経路とを切換えるように構成される。
【００３１】
したがって、切換スイッチ８０が第１の経路を選択すると、ミキサ５０、位相比較部６０および、電圧制御発振器９０によってＰＬＬが形成される。一方で、切換スイッチ８０が第２の経路を選択すると、ミキサ５０、周波数設定補助部７０および、電圧制御発振器９０によってＰＬＬが形成される。
【００３２】
位相比較部６０を用いたＰＬＬでは、出力周波数ｆｏは、ミキサ信号Ｓｍｘの周波数ｆｍｘと基準周波数ｆｒとが等しくなる状態（ｆｍｘ＝ｆｒ）が維持されるようにロックされる。
【００３３】
一方で、周波数設定補助部７０を用いたＰＬＬ（以下、プレＰＬＬ）では、出力周波数ｆｏは、分周されたｆｏ／Ｍと基準周波数ｆｒとが等しくなる状態が維持されるように、ロックされる。すなわち、プレＰＬＬは、ｆｏ＝ｆｒ・Ｍでロックする。
【００３４】
コントローラ１００は、与えられた指令周波数ｆｏ＊に応じて、ＤＤＳ周波数ｆｄｄｓを調整するためのパラメータα，β（ＤＤＳ２０）と、分周数Ｍ（可変分周器７１）と、ＰＬＬ切換信号Ｓｃｈ（切換スイッチ８０）とを生成する。コントローラ１００は、指令周波数ｆｏ＊に従った出力周波数ｆｏが得られるように、与えられた指令周波数ｆｏ＊に応じてパラメータα，βおよび分周数Ｍを可変に設定する。
【００３５】
次に、シンセサイザ回路５ａの動作を詳細に説明する。
【００３６】
指令周波数ｆｏ＊が与えられると、コントローラ１００は、周波数設定補助部７０を用いたプレＰＬＬを形成するようにＰＬＬ切換信号Ｓｃｈを生成するとともに、可変分周器７１の分周数Ｍを、可変分周器７１で設定可能な分周数（整数）のうちの、（ｆｏ＊／ｆｒ）に最も近い整数値に設定する。これにより、プレＰＬＬによって、出力周波数ｆｏは、ｆｏ＝Ｍ・ｆｒにロックされることにより、指令周波数ｆｏ＊の近傍となる。
【００３７】
プレＰＬＬによるロック状態の形成により、電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）が仮設定された後、コントローラ１００は、位相比較部６０を用いたＰＬＬを形成するようにＰＬＬ切換信号Ｓｃｈを変更する。これにより、コムジェネレータ３０からの逓倍信号に相当するミキサ入力信号Ｓｍｘｉが図２に示した周波数スペクトルを有するところ、ｆｄｄｓの整数倍の複数の周波数のうちの、特定の逓倍数ｎとｆｄｄｓとの積に相当するｎ・ｆｄｄｓを用いて、図３に示されるようなロック状態が形成される。ｎ・ｆｄｄｓは「第２の周波数」に相当し、コムジェネレータ３０からの逓倍信号のうちの、ｎ・ｆｄｄｓの周波数の信号は「第２の信号」に対応する。
【００３８】
図３を参照して、ロック状態では、ミキサ信号Ｓｍｘの周波数ｆｍｘ＝ｆｒとなる。ここで、ｆｍｘは、出力周波数ｆｏおよび上記ｎ・ｆｄｄｓから、ｆｏ＞ｎ・ｄｄｓのときには（ｆｏ−ｎ・ｆｄｄｓ）となる一方で、ｆｏ＜ｎ・ｄｄｓのときには、（ｎ・ｆｄｄｓ−ｆｏ）となる。すなわち、ｆｒ＝｜ｆｏ−ｎ・ｆｄｄｓ｜の状態で、ＰＬＬはロックする。このとき、シンセサイザ回路５ａは、電圧制御発振器９０の発振周波数である出力周波数ｆｏと、逓倍数ｎに従うｎ・ｆｄｄｓとの周波数差が基準周波数ｆｒと等しくなる状態に制御されている。
【００３９】
コントローラ１００は、ＤＤＳ周波数ｆｄｄｓが下記の式（２）または式（３）を満たすように、ＤＤＳ周波数ｆｄｄｓおよび逓倍数ｎを決定する。そして、パラメータα，βは、決定されたＤＤＳ周波数がＤＤＳ２０によって発生されるように逆算して設定される。たとえば、コントローラ１００では、想定される指令周波数ｆｏ＊の各々に対して、ｆｄｄｓおよびｎの組を予め決定したテーブル等を予め作成しておくことができる。
【００４０】
ｆｄｄｓ＝（ｆｏ＊＋ｆｒ）／ｎ      …（２）
ｆｄｄｓ＝（ｆｏ＊−ｆｒ）／ｎ      …（３）
【００４１】
式（２）または（３）に従って設定されたＤＤＳ周波数ｆｄｄｓおよび逓倍数ｎの下で、周波数設定補助部７０および切換スイッチ８０によってプレＰＬＬが形成されると、電圧制御発振器９０の制御電圧Ｖｃｏは、周波数設定補助部７０の出力電圧Ｖ２に従って仮設定される。このとき、ｆｏ＝ｆｏ＊近傍にロックされることにより、出力電圧Ｖ２は、コムジェネレータ３０が発生する逓倍信号に含まれる複数の周波数（ｆｄｄｓ，２・ｆｄｄｓ，…，ｎ・ｆｄｄｓ，…）のうちのｎ・ｆｄｄｓにおいて、電圧制御発振器９０の発振周波数（出力周波数ｆｏ）との周波数差が最も基準周波数ｆｒに近くなるように設定される。すなわち、プレＰＬＬ形成時における周波数設定補助部７０の出力電圧Ｖ２は、「設定補助電圧信号」に対応する。さらに、プレＰＬＬの形成後に、切換スイッチ８０による経路の変更により、位相比較部６０によるＰＬＬを形成することによって、コムジェネレータ３０からの逓倍信号に含まれる複数の信号（ｆｄｄｓの整数倍）のうちのｎ・ｆｄｄｓの周波数を有する信号を用いて、図３に示した周波数関係でのロック状態を実現することができる。
【００４２】
このとき、ｆｒ＝±（ｆｏ−ｎ・ｆｄｄｓ）に上記式（２）または（３）を代入して得られる、ｆｏ＝ｆｏ＊の状態にてＰＬＬがロックすることが理解される。この結果、出力周波数ｆｏを指令周波数ｆｏ＊に従って制御することができる。
【００４３】
コントローラ１００は、指令周波数ｆｏ＊が変化するたびに、ｆｏ＝ｆｏ＊とするために、逓倍数ｎおよびＤＤＳ周波数ｆｄｄｓを式（２）または（３）に従って調整するように、パラメーラα，βと分周数Ｍとを変化させる。これにより、シンセサイザ回路５ａは、指令周波数ｆｏ＊に従った出力周波数ｆｏを順次出力することができる。
【００４４】
次に、シンセサイザ回路５ａの位相雑音について図４を用いて説明する。
【００４５】
図４を参照して、（ａ）には、特許文献２のように可変分周器を経由して出力信号をミキサ５０へ入力した比較例での位相雑音が示される一方で、（ｂ）には、実施の形態１に従うシンセサイザ回路５ａの位相雑音が示される。
【００４６】
図４（ａ），（ｂ）を通じて、横軸にはオフセット周波数が示され、縦軸には各周波数での位相雑音のレベルが示されている。さらに、電圧制御発振器９０の位相雑音特性２０１、位相比較器６２単体の位相雑音特性２０２、および、基準信号発振器１０の位相雑音特性２０３および、シンセサイザ回路５ａの出力信号Ｓｏでのトータル位相雑音特性２００が示されている。
【００４７】
図４（ａ）には、出力信号Ｓｏを分周（分周数Ｍ）してミキサ５０へ入力したときの位相比較器６２での位相雑音特性２０４がさらに示されている。位相雑音特性２０４では、位相比較器６２単体の位相雑音特性２０２と比較して、位相雑音のレベルが２０・ｌｏｇ（１／Ｍ）だけ大きくなってしまう。
【００４８】
ＰＬＬでは、ループフィルタ６５のカットオフ周波数ｆｃよりも高周波数の領域では、電圧制御発振器９０の位相雑音が支配的となる一方で、カットオフ周波数ｆｃよりも低周波領域では、位相比較で生じる位相雑音が支配的となる。したがって、図４（ａ）の比較例では、電圧制御発振器９０の位相雑音が、分周後の位相比較器での位相雑音と同等となる周波数にカットオフ周波数ｆｃを設定することで、全体の位相雑音を抑制できる。
【００４９】
ただし、カットオフ周波数ｆｃよりも低周波数の領域において、トータルの位相雑音特性２００は、分周後の位相雑音特性２０４と同等となり、位相比較器６２単体の位相雑音よりも増加する。すなわち、出力信号Ｓｏを分周したＰＬＬを形成することにより、低周波領域での位相雑音が悪化することが理解される。
【００５０】
これに対して、図４（ｂ）に示されたシンセサイザ回路５ａの構成では、分周の影響が解消されるので、位相比較で生じる位相雑音については、位相比較器６２単体での位相雑音特性２０２で示される。
【００５１】
この結果、カットオフ周波数ｆｃよりも低周波領域における位相雑音を抑制することができる。特に、図４（ｂ）に示すように、ループフィルタ６５のカットオフ周波数ｆｃを、電圧制御発振器９０の位相雑音が、位相比較器６２単体の位相雑音と同等となる周波数に設計することによって、トータル位相雑音特性２００を適切に改善することができる。
【００５２】
このように、実施の形態１によりシンセサイザ回路５ａによれば、分周器を経由せずに出力信号Ｓｏをミキサ５０に入力することにより、分周器を経由せずに出力信号ＳｏのＰＬＬを形成することによって、位相雑音を抑制することができる。
【００５３】
さらに、ミキサ５０のもう一方の入力信号となるミキサ入力信号Ｓｍｘｉの周波数についても、ＤＤＳ２０によってＤＤＳ周波数ｆｄｄｓを変更することで、細かく設定することが可能である。この結果、基準周波数ｆｒと比較されるミキサ信号Ｓｍｘの周波数ｆｍｘ（ｆｍｘ＝±（ｆｏ−ｎ・ｆｄｄｓ））についても、指令周波数ｆｏ＊に応じて細かく設定することができる。したがって、出力周波数ｆｏの周波数分解能についても確保することが可能である。
【００５４】
このように、本実施の形態１に従うシンセサイザ回路５ａの構成によれば、位相雑音の抑制および周波数分解能の向上を両立することができる。
【００５５】
［実施の形態１の変形例１］
図５には、実施の形態１の変形例１に従うシンセサイザ回路５ｂの全体構成を説明するブロック図が示される。
【００５６】
図５を参照して、実施の形態１の変形例１に従うシンセサイザ回路５ｂは、実施の形態１に従うシンセサイザ回路５ａ（図１）と比較して、周波数設定補助部７０に代えて、周波数設定補助部１１０を備える点で異なる。周波数設定補助部１１０は、出力電圧Ｖ２を生成する電圧発生器１１２と、電圧テーブル１１４とを含む。電圧テーブル１１４は、予め取得された電圧制御発振器９０の発振周波数の温度依存性を反映して、周波数ｆおよび温度Ｔの入力に応じて、当該周波数ｆで電圧制御発振器９０が発振するための制御電圧Ｖｃｏに相当する電圧値を出力するように構成される。
【００５７】
電圧発生器１１２は、コントローラ１００から伝達された指令周波数ｆｏ＊および図示しない温度センサによる温度検出値を用いて、電圧テーブル１１４を参照する。これにより、電圧発生器１１２は、現在の温度環境下において、電圧制御発振器９０の発振周波数（出力周波数ｆｏ）を指令周波数ｆｏ＊とするための制御電圧Ｖｃｏのプリセット値に相当する出力電圧Ｖ２を生成する。
【００５８】
切換スイッチ８０は、図１と同様のＰＬＬ切換信号Ｓｃｈに従って、位相比較部６０の出力電圧Ｖ１を制御電圧Ｖｃｏとして電圧制御発振器９０に入力する第１の経路と、周波数設定補助部１１０の出力電圧Ｖ２を制御電圧Ｖｃｏとして電圧制御発振器９０に入力する第２の経路とを切換えるように構成される。
【００５９】
シンセサイザ回路５ｂのその他の部分の構成は、実施の形態１に従うシンセサイザ回路５ａ（図１）と同様であるので、詳細な説明は繰り返さない。すなわち、パラメーラα，βおよび逓倍数ｎについても、指令周波数ｆｏ＊に対応して、実施の形態１と同様に設定される。
【００６０】
実施の形態１の変形例１に従うシンセサイザ回路５ｂにおいても、コントローラ１００は、指令周波数ｆｏ＊が与えられると、まず周波数設定補助部１１０からの出力電圧Ｖ２を制御電圧Ｖｃｏとして電圧制御発振器９０へ入力するように、切換スイッチ８０を制御する。これにより、シンセサイザ回路５ａのようにプレＰＬＬを形成することなく、出力周波数ｆｏが指令周波数ｆｏ＊の近傍となるように、電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）を仮設定することができる。すなわち、図５の構成例では、周波数設定補助部１１０および切換スイッチ８０によって、「発振周波数選択手段」の機能が実現される。
【００６１】
この仮設定により、実施の形態１と同様に、出力電圧Ｖ２について、コムジェネレータ３０が発生する逓倍信号に含まれる複数の周波数（ｆｄｄｓ，２・ｆｄｄｓ，…，ｎ・ｆｄｄｓ，…）のうちのｎ・ｆｄｄｓにおいて、電圧制御発振器９０の発振周波数（出力周波数ｆｏ）との周波数差が最も基準周波数ｆｒに近くなるように設定することができる。すなわち、周波数設定補助部１１０の出力電圧Ｖ２は「設定補助電圧信号」に対応する。
【００６２】
上記のように電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）が仮設定された後、コントローラ１００は、位相比較部６０によるＰＬＬを形成するように、切換スイッチ８０を制御する。これにより、実施の形態１と同様に、コムジェネレータ３０からの逓倍信号に含まれる複数の信号（ｆｄｄｓの整数倍）のうちの、逓倍数ｎに従うｎ・ｆｄｄｓの周波数を有する信号を用いて、図３に示した周波数関係でのロック状態を実現することができる。この結果、ｆｏ＝ｆｏ＊の状態にてＰＬＬがロックすることによって、出力周波数ｆｏを指令周波数ｆｏ＊に従って制御することができる。
【００６３】
コントローラ１００は、実施の形態１と同様に、指令周波数ｆｏ＊が変化するたびに、ｆｏ＝ｆｏ＊とするために、逓倍数ｎおよびＤＤＳ周波数ｆｄｄｓを式（２）または（３）に従って調整するように、パラメーラα，βを変化させる。これにより、実施の形態１の変形例１に従うシンセサイザ回路５ｂは、シンセサイザ回路５ａと同様に、位相雑音を抑制するとともに周波数分解能を確保した上で、指令周波数ｆｏ＊に従った出力周波数ｆｏを順次出力することができる。特に、実施の形態１の変形例１に従うシンセサイザ回路５ｂでは、プレＰＬＬを形成することなく電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）を仮設定することができるので、実施の形態１と比較して、回路構成を簡素化することが可能となる。
【００６４】
［実施の形態１の変形例２］
図６には、実施の形態１の変形例２に従うシンセサイザ回路５ｃの全体構成を説明するブロック図が示される。
【００６５】
図６を参照して、実施の形態１の変形例２に従うシンセサイザ回路５ｃは、実施の形態１に従うシンセサイザ回路５ａ（図１）と比較して、周波数設定補助部７０および切換スイッチ８０に代えて、周波数選択部１２０を備える点で異なる。周波数選択部１２０は、コムジェネレータ３０およびミキサ５０の間に配置される。さらに、切換スイッチ８０が配置されないため、位相比較部６０の出力電圧Ｖ１が、制御電圧Ｖｃｏとして、電圧制御発振器９０へ固定的に入力される。
【００６６】
周波数選択部１２０は、スイッチ１２１，１２２と、ｍ個（ｍ：２以上の自然数）のフィルタ１２５−１〜１２５−ｍとを含む。フィルタ１２５−１〜１２５−ｍは、互いに透過する周波数範囲が異なるバンドパスフィルタによって構成することができる。スイッチ１２１は、コムジェネレータ３０およびフィルタ１２５−１〜１２５−ｍの間に接続される。スイッチ１２２は、フィルタ１２５−１〜１２５−ｍおよびミキサ５０の間に接続される。
【００６７】
スイッチ１２１，１２２は、フィルタ１２５−１〜１２５−ｍのうちの１個を選択するための、コントローラ１００からの制御信号Ｐに従って制御される。これにより、周波数選択部１２０では、フィルタ１２５−１〜１２５−ｍのうちの制御信号Ｐによって選択された１個のフィルタが、コムジェネレータ３０およびミキサ５０の間に接続される。
【００６８】
この結果、コムジェネレータ３０からの逓倍信号に含まれる複数の周波数（ｆｄｄｓ，２・ｆｄｄｓ，…，ｎ・ｆｄｄｓ，…）のうち、選択されたフィルタを透過する周波数範囲内の信号のみが、ミキサ入力信号Ｓｍｘｉとして、ミキサ５０へ伝達される。シンセサイザ回路５ｃのその他の部分の構成は、実施の形態１に従うシンセサイザ回路５ａ（図１）と同様であるので、詳細な説明は繰り返さない。すなわち、コントローラ１００は、実施の形態１と同様に、指令周波数ｆｏ＊に対応して、逓倍数ｎおよびＤＤＳ周波数ｆｄｄｓを式（２）または（３）に従って決定するとともに、パラメーラα，βを設定する。
【００６９】
シンセサイザ回路５ｃにおいて、コントローラ１００は、逓倍数ｎに従うｎ・ｆｄｄｓの周波数を有する信号が透過できる周波数範囲を有するフィルタが選択されるように、制御信号Ｐを生成する。たとえば、フィルタ１２５−１〜１２５−ｍのそれぞれの透過周波数範囲に従って、ｎ・ｆｄｄｓの算出値と、フィルタ１２５−１〜１２５−ｍの選択との対応マップを予め作成することにより、指令周波数ｆｏ＊に対応して制御信号Ｐを生成することができる。
【００７０】
この結果、シンセサイザ回路５ｃでは、周波数選択部１２０によって、コムジェネレータ３０が発生する逓倍信号のうちの、逓倍数ｎに従うｎ・ｆｄｄｓの周波数を有する信号と、出力信号Ｓｏとの周波数差が基準周波数ｆｒと等しくなる状態が形成される。これにより、実施の形態１に従うシンセサイザ回路５ａでの位相比較部６０によるＰＬＬの形成時と同様に、図３に示した周波数関係、すなわち、ｆｒ＝｜ｆｏ−ｎ・ｆｄｄｓ｜の状態でＰＬＬがロックする。
【００７１】
コントローラ１００は、実施の形態１と同様に、指令周波数ｆｏ＊が変化するたびに、ｆｏ＝ｆｏ＊とするために、逓倍数ｎ，ＤＤＳ周波数ｆｄｄｓおよびパラメーラα，βを算出するとともに、ｆｄｄｓおよび逓倍数ｎに従って制御信号Ｐを生成することができる。
【００７２】
これにより、実施の形態１の変形例２に従うシンセサイザ回路５ｃは、シンセサイザ回路５ａと同様に、位相雑音を抑制するとともに周波数分解能を確保した上で、指令周波数ｆｏ＊に従った出力周波数ｆｏを順次出力することができる。特に、実施の形態１の変形例２に従うシンセサイザ回路５ｃでは、電圧制御発振器９０の発振周波数（制御電圧Ｖｃｏ）の仮設定が不要であるので、実施の形態１およびその変形例１と比較して、回路構成および／または制御処理を簡素化することが可能となる。なお、実施の形態１の変形例２に従うシンセサイザ回路５ｃは、指令周波数ｆｏ＊の変化範囲が比較的狭く、フィルタ１２５−１〜１２５−ｍの各々の透過周波数の帯域幅を、ＤＤＳ周波数ｆｄｄｓの下限よりも狭くすることが可能なアプリケーションに適用することが可能である。
【００７３】
［実施の形態２］
図７は、本発明の実施の形態２に従うシンセサイザ回路５ｄの構成を示すブロック図である。
【００７４】
図７を参照して、実施の形態２に従うシンセサイザ回路５ｄは、図１に示したシンセサイザ回路５ａと比較して、コムジェネレータ３０に代えて可変逓倍回路１３０を備えるとともに、周波数設定補助部７０および切換スイッチ８０の配置が不要となる点で異なる。シンセサイザ回路５ｄのその他の構成はシンセサイザ回路５ａと同様であるので、詳細な説明は繰り返さない。
【００７５】
可変逓倍回路１３０は、ＤＤＳ２０からのＤＤＳ信号Ｓｄｄｓを、逓倍数指令値Ｌに従って逓倍して、ミキサ入力信号Ｓｍｘｉを生成する。すなわち、可変逓倍回路１３０の逓倍数は、コントローラ１００からの逓倍数指令値Ｌによって可変設定することができる。
【００７６】
図８は、図７に示した可変逓倍回路１３０の構成例を説明するブロック図である。
【００７７】
図８を参照して、可変逓倍回路１３０は、直列接続されたｉ個（ｉ：２以上の自然数）の逓倍段１３１−１〜１３１−ｉを有する。逓倍段１３１−１〜１３１−ｉの各々は、逓倍器１３５および切換スイッチ１３６を含む。図８には、逓倍段１３１−１を構成する逓倍器１３５−１および切換スイッチ１３６−１と、逓倍段１３１−２を構成する逓倍器１３５−２および切換スイッチ１３６−２とが例示される。
【００７８】
逓倍器１３５−１の逓倍数はｋ１であり、逓倍器１３５−２の逓倍数はｋ２である。逓倍段１３１−１〜１３１−ｉのそれぞれにおける逓倍数はｋ１〜ｋｉである。また、逓倍段１３１−１〜１３１−ｉには、切換スイッチ１３６の制御指令Ｓ１〜Ｓｉがそれぞれ入力される。
【００７９】
逓倍段１３１−１〜１３１−ｉのそれぞれにおいて、切換スイッチ１３６は、当該逓倍段において、逓倍器１３５を通過する信号経路と、逓倍器１３５を迂回する信号経路とを、コントローラ１００からの制御指令Ｓ１〜Ｓｉに従って制御する。
【００８０】
したがって、逓倍段１３１−１〜１３１−ｉにおける、逓倍器１３５−１〜１３５−ｉの通過および迂回の組み合わせによって、可変逓倍回路１３０による逓倍数を可変制御することができる。具体的には、当該逓倍数は、ｋ１〜ｋｉのうちの少なくとも一部である、信号が通過した逓倍器での逓倍数の乗算によって示される。すなわち、制御指令Ｓ１〜Ｓｉの設定によって、ｋ１〜ｋｉのうちの少なくとも一部の積によって実現可能な整数を選択肢として、可変逓倍回路１３０の逓倍数を可変制御することができる。
【００８１】
なお、可変逓倍回路１３０については、図８の例示とは異なる構成としてもよい。たとえば、逓倍器に代えて、高調波増幅器の非線形特性によって逓倍された信号を得ることも可能である。コントローラ１００からの逓倍数指令値Ｌに従って逓倍数を可変制御可能である限り、可変逓倍回路１３０の構成は任意とすることができる。
【００８２】
再び図７を参照して、コントローラ１００は、逓倍数指令値Ｌを、式（２）または（３）での逓倍数ｎに設定する（Ｌ＝ｎ）。したがって、ミキサ入力信号Ｓｍｘｉの周波数は、実施の形態１と同様のｎ・ｆｄｄｓである。このため、ミキサ５０から出力されるミキサ信号Ｓｍｘの周波数は、ミキサ入力信号Ｓｍｘｉおよび出力信号Ｓｏの周波数差、すなわち、｜ｆｏ−ｎ・ｆｄｄｓ｜となる。
【００８３】
シンセサイザ回路５ｄでは、切換スイッチ８０は配置されておらず、位相比較部６０の出力電圧Ｖ１が、制御電圧Ｖｃｏとして、電圧制御発振器９０へ固定的に入力される。これにより、実施の形態１でも説明した、ミキサ５０、位相比較部６０および電圧制御発振器９０によるＰＬＬが固定的に形成される。
【００８４】
これにより、ＰＬＬでは、｜ｆｏ−ｎ・ｆｄｄｓ｜＝ｆｒとなるロック状態が形成される。上記のように、ｎおよびｆｄｄｓが式（２）または（３）に従って設定されることにより、実施の形態１と同様に、出力信号Ｓｏの出力周波数ｆｏを指令周波数ｆｏ＊に制御することができる（ｆｏ＝ｆｏ＊）。
【００８５】
実施の形態２に従うシンセサイザ回路５ｄについても、実施の形態１およびその変形例に従うシンセサイザ回路５ａ〜５ｃと同様に、分周器を経由せずに出力信号ＳｏのＰＬＬを形成するとともに、出力周波数ｆｏと混合されるミキサ入力信号Ｓｍｘｉについて、ＤＤＳ２０によって細かい周波数幅で設定することが可能である。この結果、シンセサイザ回路５ｄの構成によっても、位相雑音の抑制および周波数分解能の向上を両立することができる。
【００８６】
なお、シンセサイザ回路５ａ〜５ｄについては、外部からの指令周波数ｆｏ＊に従った複数の周波数の出力信号を順次発生することにより、通信のマルチモード化に対応した携帯電話や、レーダ装置、または、防衛用秘匿通信装置等への適用が可能である。
【００８７】
以上説明したように、シンセサイザ回路５ａ〜５ｄでは、式（２）または（３）に従うｎ・ｆｄｄｓの周波数を有する信号をミキサ入力信号Ｓｍｘｉとしている。この結果、シンセサイザ回路５ａ〜５ｄを通じて、分周器を経由せずに、ｆｒ＝｜ｆｏ−ｎ・ｆｄｄｓ｜となる出力信号ＳｏのＰＬＬが形成することが可能となっている。
【００８８】
なお、上述のように、実施の形態１（シンセサイザ回路５ａ）ならびにその変形例１および２（シンセサイザ回路５ｂ，５ｃ）では、コムジェネレータ３０により多数の周波数の信号を発生できるため、指令周波数ｆｏ＊に対して、式（２）または（３）を実現するための、ｆｄｄｓおよびｎの自由度が向上する。この結果、指令周波数ｆｏ＊の対応可能範囲を広く確保できる。さらに、周波数分解能についても確保が容易となる。
【００８９】
一方で、実施の形態１（シンセサイザ回路５ａ）および、その変形例１（シンセサイザ回路５ｂ）では、ミキサ入力信号Ｓｍｘｉがｎ・ｄｄｓとは異なる周波数の信号（ＤＤＤＳ周波数の整数倍）を含むため、電圧制御発振器９０の発振周波数を仮設定することが必要となる結果、回路構成および／または制御処理が複雑化する。また、実施の形態１の変形例２（シンセサイザ回路５ｃ）では、上記仮設定のための構成および制御処理は不要である一方で、指令周波数ｆｏ＊の変化範囲を広くすることが困難となる。
【００９０】
これに対して、実施の形態２（シンセサイザ回路５ｄ）では、プレＰＬＬのための周波数設定補助部７０および切換スイッチ８０が不要となり、さらに、コムジェネレータ３０に代えて可変逓倍回路１３０を配置するためコスト面で有利となる傾向にある。一方で、可変逓倍回路１３０による逓倍数の自由度を高めるためには、可変逓倍回路１３０の大型化が懸念される。
【００９１】
このように、シンセサイザ回路５ａ〜５ｄの各々によって、位相雑音の抑制および周波数分解能の向上を両立することができるが、それぞれには得失も存在する。たとえば、複数の周波数の信号を順次出力する用途では、要求される指令周波数ｆｏ＊の対応可能範囲に応じて、シンセサイザ回路５ａ〜５ｄの構成を使い分けることが可能である。
【００９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９３】
５ａ〜５ｄ  シンセサイザ回路、１０  基準信号発振器、２０  ダイレクトデジタルシンセサイザ（ＤＤＳ）、３０  コムジェネレータ、５０  ミキサ、５１  信号伝送路、６０  位相比較部、６２，７２  位相比較器、６５，７５  ループフィルタ、７０，１１０  周波数設定補助部、７１  可変分周器、８０  切換スイッチ、９０  電圧制御発振器、１００  コントローラ、１１２  電圧発生器、１１４  電圧テーブル、１２０  周波数選択部、１２１，１２２  スイッチ、１２５−１〜ｍ  フィルタ、１３０  可変逓倍回路、１３１−１〜３，１３１−ｉ  逓倍段（可変逓倍回路）、１３５−１，２  逓倍器（可変逓倍回路）、１３６−１，２  切換スイッチ（可変逓倍回路）、２００  トータル位相雑音特性、２０１〜２０４  位相雑音特性（各要素）、Ｌ  逓倍数指令値（可変逓倍回路）、Ｍ  分周数（可変分周器）、ｎ  逓倍数、Ｓ１〜Ｓｉ  制御指令（可変逓倍回路）、Ｓｃｈ  切換信号（切換スイッチ）、Ｓｄｄｓ  ＤＤＳ信号、Ｓｍｘ  ミキサ信号、Ｓｍｘｉ  ミキサ入力信号、Ｓｏ  出力信号、Ｓｒ  基準信号、Ｖ１，Ｖ２  出力電圧、Ｖｃｏ  制御電圧（電圧制御発振器）、ｆｄｄｓ  ＤＤＳ周波数、ｆｍｘ  周波数（ミキサ信号）、ｆｃ  カットオフ周波数（ループフィルタ）、ｆｏ  出力周波数、ｆｏ＊  指令周波数、ｆｒ  基準周波数（基準信号発振器）。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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