(57)【要約】【課題】各種システムで使用可能な不揮発性ＲＡＭを提案する。【解決手段】実施形態に係わる不揮発性ＲＡＭは、第１の方向に延びる導電線ＬＳＯＴと、第１の端子及び第２の端子を有し、第１の端子が導電線ＬＳＯＴに接続される記憶素子ＭＴＪ１〜ＭＴＪ８と、第３の端子、第４の端子、及び、第１の電極を有し、第３の端子が第２の端子に接続されるトランジスタＴ１〜Ｔ８と、第１の方向に延び、第１の電極に接続される導電線ＷＬ１〜ＷＬｉと、第２の方向に延び、第４の端子に接続される導電線ＬＢＬ１〜ＬＢＬ８と、を備える。【選択図】図８
2018022545.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、
第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、
第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、
前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、
前記第１の方向に交差する第２の方向に延び、前記第４の端子に接続される第３の導電線と、
前記第２の方向に延び、前記第８の端子に接続される第４の導電線と、
を具備する不揮発性メモリ。
【請求項２】
前記第１及び第２の電流経路を発生させる第１の電位を前記第２の導電線に印加する回路と、
第２の電位又はこれと異なる第３の電位を前記第３及び第４の導電線に印加する回路と、
前記第１及び第２の部分間に書き込み電流を流す回路と、
をさらに具備する、請求項１に記載の不揮発性メモリ。
【請求項３】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、
第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、
第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、
前記第１の方向に交差する第２の方向に延び、前記第１の電極に接続される第２の導電線と、
前記第２の方向に延び、前記第２の電極に接続される第３の導電線と、
前記第１の方向に延び、前記第４及び第８の端子に接続される第４の導電線と、
を具備する不揮発性メモリ。
【請求項４】
前記第１の電流経路を発生させる第１の電位又は前記第１の電流経路を発生させない第２の電位を前記第２の導電線に印加し、かつ、前記第２の電流経路を発生させる前記第１の電位又は前記第２の電流経路を発生させない前記第２の電位を前記第３の導電線に印加する回路と、
第３の電位を前記第４の導電線に印加する回路と、
前記第１及び第２の部分間に書き込み電流を流す回路と、
をさらに具備する、請求項３に記載の不揮発性メモリ。
【請求項５】
前記第１及び第２の記憶素子の双方にアクセスする第１モード、又は、前記第１及び第２の記憶素子の１つにアクセスする第２のモードを選択する回路をさらに具備する、請求項１乃至４のいずれか１項に記載の不揮発性メモリ。
【請求項６】
前記第１の記憶素子は、第１の磁性層と、第２の磁性層と、前記第１及び第２の磁性層間の第１の非磁性層と、を備え、前記第１の磁性層は、前記第３の部分に接続され、
前記第２の記憶素子は、第３の磁性層と、第４の磁性層と、前記第３及び第４の磁性層間の第２の非磁性層と、を備え、前記第３の磁性層は、前記第３の部分に接続される、
請求項１乃至５のいずれか１項に記載の不揮発性メモリ。
【請求項７】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
第１の磁性層、第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
第３の磁性層、第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、
前記第１の方向に交差する第２の方向に延び、前記第２の端子に接続される第３の導電線と、
前記第２の方向に延び、前記第４の端子に接続される第４の導電線と、
を具備する不揮発性メモリ。
【請求項８】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
第１の磁性層、第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
第３の磁性層、第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
前記第１の方向に交差する第２の方向に延び、前記第１の電極に接続される第２の導電線と、
前記第２の方向に延び、前記第２の電極に接続される第３の導電線と、
前記第１の方向に延び、前記第２及び第４の端子に接続される第４の導電線と、
を具備する不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性メモリに関する。
【背景技術】
【０００２】
現在、各種システムで使用されるキャッシュメモリ及びメインメモリは、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic random access memory）など、の揮発性メモリが主流である。しかし、これらは、消費電力が大きいという問題を有する。そこで、各種システムで使用される揮発性メモリ、さらには、ストレージメモリを、高速、かつ、低消費電力の不揮発性ＲＡＭに置き換える試みが検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2014-45196号公報
【非特許文献】
【０００４】
【非特許文献１】Digest of 2015 Symposium on VLSI Technology
【非特許文献２】H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、各種システムで使用可能な不揮発性ＲＡＭを提案する。
【課題を解決するための手段】
【０００６】
実施形態によれば、不揮発性メモリは、第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、前記第１の方向に交差する第２の方向に延び、前記第４の端子に接続される第３の導電線と、前記第２の方向に延び、前記第８の端子に接続される第４の導電線と、を備える。
【図面の簡単な説明】
【０００７】
【図１】メモリシステムの例を示す図。
【図２】メモリシステムの例を示す図。
【図３】メモリシステムの例を示す図。
【図４】シーケンシャルアクセスとランダムアクセスの概要を示す図。
【図５】シーケンシャル／ランダムアクセス時の不揮発性ＲＡＭの状態を示す図。
【図６】不揮発性ＲＡＭの内部でのＩ／Ｏ幅（ビット幅）の例を示す図。
【図７】ＳＯＴ−ＭＲＡＭの例を示す図。
【図８】サブアレイの等価回路の例を示す図。
【図９】セルユニットのデバイス構造の例を示す図。
【図１０】セルユニットのデバイス構造の例を示す図。
【図１１】セルユニットのデバイス構造の例を示す図。
【図１２】メモリセルのデバイス構造の例を示す図。
【図１３】メモリセルのデバイス構造の例を示す図。
【図１４】メモリセルのデバイス構造の例を示す図。
【図１５】ワード線デコーダ／ドライバの例を示す図。
【図１６Ａ】リード／ライト回路の例を示す図。
【図１６Ｂ】リード／ライト回路の例を示す図。
【図１７】センス回路の例を示す図。
【図１８Ａ】マルチビットアクセスのライト動作（１回目）の例を示す図。
【図１８Ｂ】マルチビットアクセスのライト動作（１回目）の例を示す図。
【図１９Ａ】マルチビットアクセスのライト動作（２回目）の例を示す図。
【図１９Ｂ】マルチビットアクセスのライト動作（２回目）の例を示す図。
【図２０Ａ】シングルビットアクセスのライト動作（１回目）の例を示す図。
【図２０Ｂ】シングルビットアクセスのライト動作（１回目）の例を示す図。
【図２１Ａ】シングルビットアクセスのライト動作（２回目）の例を示す図。
【図２１Ｂ】シングルビットアクセスのライト動作（２回目）の例を示す図。
【図２２】マルチビットアクセスのリード動作の例を示す図。
【図２３】シングルビットアクセスのリード動作の例を示す図。
【図２４】図７のＳＯＴ−ＭＲＡＭを簡略化した図。
【図２５】図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図２６】図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図２７】図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図２８】図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図２９】図２７及び図２８のＤ／Ｓ＿Ａドライバの例を示す図。
【図３０】図２７及び図２８のＤ／Ｓ＿Ｂドライバの例を示す図。
【図３１】図２７及び図２８のＤ／Ｓ＿Ａシンカーの例を示す図。
【図３２】図２７及び図２８のＤ／Ｓ＿Ｂシンカーの例を示す図。
【図３３】ＳＯＴ−ＭＲＡＭの例を示す図。
【図３４Ａ】サブアレイの等価回路の例を示す図。
【図３４Ｂ】サブアレイの等価回路の例を示す図。
【図３５】セルユニットのデバイス構造の例を示す図。
【図３６】セルユニットのデバイス構造の例を示す図。
【図３７】セルユニットのデバイス構造の例を示す図。
【図３８】ワード線デコーダ／ドライバの例を示す図。
【図３９】リード／ライト回路の例を示す図。
【図４０】マルチビットアクセスのライト動作（１回目）の例を示す図。
【図４１】マルチビットアクセスのライト動作（２回目）の例を示す図。
【図４２】シングルビットアクセスのライト動作（１回目）の例を示す図。
【図４３】シングルビットアクセスのライト動作（２回目）の例を示す図。
【図４４】マルチビットアクセスのリード動作の例を示す図。
【図４５】シングルビットアクセスのリード動作の例を示す図。
【図４６】ＳＯＴ−ＭＲＡＭの例を示す図。
【図４７】ワード線デコーダ／ドライバの例を示す図。
【図４８】サブデコーダ／ドライバの例を示す図。
【図４９】図７、図３３、図４６の例を比較する図。
【図５０】図３３のＳＯＴ−ＭＲＡＭを簡略化した図。
【図５１】図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図５２】図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図５３】図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。
【図５４】図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施例を説明する。  
（メモリシステム）  
図１、図２、及び、図３は、メモリシステムの例を示している。
【０００９】
実施例が適用されるメモリシステムは、ＣＰＵ（ホスト）１１と、メモリコントローラ１２と、不揮発性ＲＡＭ１３と、を備える。
【００１０】
このメモリシステムは、例えば、パーソナルコンピュータ、携帯端末を含む電子機器、デジタルスチルカメラ及びビデオカメラを含む撮像装置、タブレットコンピュータ、スマートフォン、ゲーム機器、カーナビゲーションシステム、プリンタ機器、スキャナ機器や、サーバーシステムなど、に採用される。
【００１１】
図１の例では、プロセッサ１０は、ＣＰＵ１１と、メモリコントローラ１２と、不揮発性ＲＡＭ１３と、を備える。即ち、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、プロセッサ（チップ）１０内に混載（embedded）される。
【００１２】
これに対し、図２の例では、プロセッサ１０は、ＣＰＵ１１と、メモリコントローラ１２と、を備える。即ち、不揮発性ＲＡＭ１３は、汎用チップ（general chip）として、プロセッサ（チップ）１０とは独立に設けられる。また、図３の例では、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、それぞれ、汎用チップとして、プロセッサ（チップ）１０とは独立に設けられる。この場合、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、例えば、メモリモジュール１４内に実装（mounted）される。
【００１３】
ＣＰＵ１１は、例えば、複数のＣＰＵコアを備える。複数のＣＰＵコアは、異なるデータ処理を互いに並行して行うことができる要素のことである。メモリコントローラ１２は、主に、不揮発性ＲＡＭ１３に対するリード動作及びライト動作を制御する。
【００１４】
不揮発性ＲＡＭ１３は、マルチビットアクセス（第１のモード）と、シングルビットアクセス（第２のモード）と、のスイッチングが可能なメモリである。
【００１５】
マルチビットアクセスとは、メモリセルアレイ内の複数のメモリセルにパラレルにアクセスすることを意味し、シングルビットアクセスとは、メモリセルアレイ内の１つのメモリセルにアクセスすることを意味する。
【００１６】
例えば、ＳＯＴ（spin orbit torque）−ＭＲＡＭ(magnetic random access memory)は、マルチビットアクセスとシングルビットアクセスのスイッチングが可能なメモリのうちの１つである。ＳＯＴ−ＭＲＡＭについては、後述する。
【００１７】
図４は、シーケンシャルアクセスとランダムアクセスの概要を示している。
【００１８】
図１乃至図３のメモリシステムでは、メモリコントローラ１２は、シーケンシャルアクセスを行う第１のコマンドと、ランダムアクセスを行う第２のコマンドと、を発行可能である。
【００１９】
シーケンシャルアクセスは、複数のメモリセル（マルチビット）に連続的にアクセスするモードである。例えば、ＤＲＡＭやＳＣＭ（storage class memory）などで採用されるバースト転送（burst transfer）は、シーケンシャルアクセスの１つである。
【００２０】
バースト転送では、メモリコントローラ１２は、第１のコマンド（バースト転送コマンド）を発行することにより、例えば、不揮発性ＲＡＭ（実施例）１３へのカラムアドレスの転送、又は、ＤＲＡＭ（比較例）１３’へのカラムアドレスの転送を省略できる。従って、ＣＰＵ及びメモリ（不揮発性ＲＡＭ又はＤＲＡＭ）間のバンド幅（一定時間内に転送可能なデータ量）が向上される。
【００２１】
ランダムアクセスは、１つのメモリセル（シングルビット）にアクセスするモードである。ランダムアクセスでは、メモリコントローラ１２は、第２のコマンド（ランダムアクセスコマンド）を発行すると共に、ロウアドレス及びカラムアドレスを、不揮発性ＲＡＭ（実施例）１３、又は、ＤＲＡＭ（比較例）１３’へ転送する。
【００２２】
ランダムアクセスでは、ＣＰＵが必要とするデータのみがアクセスされるため、シーケンシャルアクセスに比べて、レイテンシー（ＣＰＵが一定量のデータを要求してからそれを受け取るまでの時間）が短くなる。
【００２３】
従って、メモリコントローラ１２は、バンド幅を優先する場合、シーケンシャルアクセスを指示する第１のコマンドを発行し、レイテンシーを優先する場合、ランダムアクセスを指示する第２のコマンドを発行する。
【００２４】
ここで、実施例では、第１及び第２のコマンドに対応し、不揮発性ＲＡＭ１３は、マルチビットアクセスを行う第１のモードと、シングルビットアクセスを行う第２のモードと、のスイッチングが可能である。
【００２５】
例えば、メモリコントローラ１２が第１のコマンドを発行した場合、第１のコマンドは、インターフェース１３−１を経由して、内部コントローラ（internal controller）１３−２に転送される。内部コントローラ１３−２は、第１のコマンドを確認すると、メモリセルアレイ１３−３に対して、マルチビットアクセスを実行する。
【００２６】
また、メモリコントローラ１２が第２のコマンドを発行した場合、第２のコマンドは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。内部コントローラ１３−２は、第２のコマンドを確認すると、メモリセルアレイ１３−３に対して、シングルビットアクセスを実行する。
【００２７】
このように、シーケンシャルアクセスが指示された場合、不揮発性ＲＡＭ１３の内部では、マルチビットアクセスを実行し、ランダムアクセスが指示された場合、不揮発性ＲＡＭ１３の内部では、シングルビットアクセスを実行する。これにより、不揮発性ＲＡＭ１３の内部でのアクセス効率が向上する。
【００２８】
即ち、シーケンシャルアクセスにマルチビットアクセスを対応させることにより、まず、シーケンシャルアクセスの効果として、バンド幅の向上（データ転送効率の向上）が得られる。実施例では、これに加えて、不揮発性ＲＡＭ１３の内部においてマルチビットアクセスを実行することにより、リード動作又はライト動作に要する時間が短縮され、不揮発性ＲＡＭ１３の内部でのアクセス効率が向上する。
【００２９】
これに対し、比較例では、ＤＲＡＭ１３’は、第１及び第２のコマンドに対応したインターフェース１３’−１を有するが、内部コントローラ１３’−２は、シングルビットアクセスしか行うことができない。
【００３０】
従って、メモリコントローラ１２が第１のコマンドを発行した場合でも、内部コントローラ１３’−２は、メモリセルアレイ１３’−３に対して、シングルビットアクセスを実行する。即ち、内部コントローラ１３’−２は、シーケンシャルアクセス（複数のメモリセルへのアクセス）が指示された場合、複数のアクセス動作（バースト長に応じてカラムアドレスを生成し、メモリにアクセスする動作）を繰り返して行わなければならない。
【００３１】
このように、比較例では、シーケンシャルアクセスが指示された場合、ＤＲＡＭ１３’の内部で複数のアクセス動作が実行されるため、リード動作又はライト動作に要する時間が長く、ＤＲＡＭ１３’の内部でのアクセス効率が低下する。
【００３２】
図５は、シーケンシャル／ランダムアクセス時の不揮発性ＲＡＭの状態を示している。
【００３３】
シーケンシャルアクセスを指示する第１のコマンドが発行された場合、不揮発性ＲＡＭは、マルチビットアクセスを実行する。ここでは、マルチビットアクセスは、Ｎビット（Ｎ個のメモリセル）にパラレルにアクセスするＮビットアクセスである。但し、Ｎは、２以上の自然数である。Ｎが８のとき、Ｎビットアクセスは、バイトアクセスである。
【００３４】
ＮビットアクセスでのＩ／Ｏ幅は、例えば、ｎ×Ｎである。但し、ｎは、リード動作又はライト動作がパラレルに実行可能なブロック（メモリコア）の数である。ｎは、例えば、６４、１２８、２５６など、である。また、Ｉ／Ｏ幅とは、不揮発性ＲＡＭの内部において、インターフェース１３−１及びメモリセルアレイ１３−３間で一定時間内に転送可能なデータ量を意味する。
【００３５】
例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、Ｎビットアクセスでのリード動作において、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎ×Ｎビットをラッチ可能である。
【００３６】
この場合、リード動作では、ｎ×Ｎビットは、メモリルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、インターフェース１３−１に転送される。従って、Ｎビットアクセスでのリード動作において、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。
【００３７】
但し、各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）でのリード動作は、例えば、Ｎサイクル（Ｎ回のリード動作）により実行される。これは、１つのブロックＢＫ＿ｋは、レイアウトの都合から、１つのセンスアンプのみを有するためである。１つのブロックＢＫ＿ｋに１つのセンスアンプしかないため、１つのブロックＢＫ＿ｋからＮビットをリードするためには、Ｎサイクルが必要となる。これについては、後述する。
【００３８】
しかし、各ブロックＢＫ＿ｋは、例えば、レジスタを有し、ＮサイクルでリードされたＮビットは、レジスタ内に一時的に記憶される。このため、上述のように、Ｎビットアクセスでのリード動作では、ｎ×Ｎビットが、メモリセルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、インターフェース１３−１に転送される。
【００３９】
Ｎビットアクセスでのリード動作のレイテンシーは、ｔｒｅａｄ×Ｎである。但し、ｔｒｅａｄは、リード動作の１サイクルのレイテンシー（１ビットをリードするときのレイテンシー）である。
【００４０】
また、Ｎビットアクセスでのリード動作で発生するエネルギーは、ＥＷＬ、Ｅｃｏｌ、及び、Ｅｓｅｎｓｉｎｇ×Ｎを含む。但し、ＥＷＬは、ロウ(ワード線)をアクティベートするエネルギーでありＥｃｏｌは、カラム（カラム選択線）をアクティベートするエネルギーであり、Ｅｓｅｎｓｉｎｇは、センスアンプによりデータをリードするときに要するエネルギーである。
【００４１】
また、例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、Ｎビットアクセスでのライト動作においても、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎ×Ｎビットをラッチ可能である。
【００４２】
この場合、ライト動作では、ｎ×Ｎビットは、インターフェース１３−１から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、メモリルアレイ１３−３に転送される。また、メモリセルアレイ１３−３の各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）では、インターフェース１３−１から転送されたＮビットがレジスタ内に一時記憶される。従って、Ｎビットアクセスでのライト動作においても、リード動作と同様に、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。
【００４３】
但し、各ブロックＢＫ＿ｋでのライト動作は、例えば、２サイクル（２回のライト動作）により実行される。これは、不揮発性ＲＡＭ１３が、例えば、ＳＯＴ−ＭＲＡＭである場合に相当する。
【００４４】
例えば、ＳＯＴ−ＭＲＡＭの場合、１回目のライト動作において、各ブロックＢＫ＿ｋ内のＮビット（Ｎ個のメモリセル）に同一データ（例えば、０）をライトする。この後、２回目のライト動作において、各ブロックＢＫ＿ｋ内のＮビット（Ｎ個のメモリセル）をライトデータ（インターフェース１３−１から転送されたＮビット）に応じたデータ（０又は１）に保持又は変更する。これについては、後述する。
【００４５】
尚、各ブロックＢＫ＿ｋでのライト動作は、例えば、ＳＯＴ−ＭＲＡＭの場合、２サイクルであるが、１サイクル、又は、それ以外のサイクルで実行可能な不揮発性メモリがあれば、それを用いて実施例を実現することもできる。
【００４６】
Ｎビットアクセスでのライト動作のレイテンシー及びエネルギーの例を説明する。ここでは、不揮発性ＲＡＭ１３が、後述する図７のＳＯＴ−ＭＲＡＭであり、ライト動作が２サイクルで完了する場合を例とする。
【００４７】
Ｎビットアクセスでのライト動作のレイテンシーは、ｔｗｒｉｔｅ×２である。但し、ｔｗｒｉｔｅは、ライト動作の１サイクルのレイテンシーである。
【００４８】
また、Ｎビットアクセスでのライト動作で発生するエネルギーは、ＥＷＬ、Ｅｃｏｌ、ＥＢＬ×Ｎ、及び、ＥＳＯＴ×２を含む。但し、ＥＷＬは、ロウ(ワード線)をアクティベートするエネルギーでありＥｃｏｌは、カラム（カラム選択線）をアクティベートするエネルギーであり、ＥＢＬは、ＳＯＴ−ＭＲＡＭでの電圧アシストに要するエネルギーであり、ＥＳＯＴは、ＳＯＴ−ＭＲＡＭでのライト電流の発生に要するエネルギーである。
【００４９】
ＳＯＴ−ＭＲＡＭでの電圧アシスト及びライト電流の発生については、後述する。
【００５０】
ここで、重要な点は、Ｎビットアクセスにおいて、リード動作でのＩ／Ｏ幅（ｎ×Ｎビット）と、ライト動作でのＩ／Ｏ幅（ｎ×Ｎビット）とが同じである、ということにある。両者が同じであるため、リード動作のアルゴリズムとライト動作のアルゴリズムを部分的に共通化できるため、不揮発性ＲＡＭ内のコントローラによるリード動作及びライト動作の制御が簡易化される。
【００５１】
一方、ランダムアクセスを指示する第２のコマンドが発行された場合、不揮発性ＲＡＭは、シングルビットアクセスを実行する。シングルビットアクセスでのＩ／Ｏ幅は、例えば、ｎである。
【００５２】
例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、シングルビットアクセスでのリード動作において、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎビットをラッチ可能である。
【００５３】
この場合、リード動作では、ｎビットは、メモリルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎビット）を経由して、インターフェース１３−１に転送される。従って、シングルビットアクセスでのリード動作において、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。
【００５４】
シングルビットアクセスでのリード動作のレイテンシーは、ｔｒｅａｄである。また、シングルビットアクセスでのリード動作で発生するエネルギーは、ＥＷＬ、Ｅｃｏｌ、及び、Ｅｓｅｎｓｉｎｇを含む。
【００５５】
また、例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、シングルビットアクセスでのライト動作においても、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎビットをラッチ可能である。
【００５６】
この場合、ライト動作では、ｎビットは、インターフェース１３−１から内部バス（Ｉ／Ｏ幅＝ｎビット）を経由して、メモリルアレイ１３−３に転送される。また、メモリセルアレイ１３−３の各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）では、インターフェース１３−１から転送された１ビットがレジスタ内に一時記憶される。従って、シングルビットアクセスでのライト動作においても、リード動作と同様に、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。
【００５７】
但し、Ｎビットアクセスの場合と同様に、各ブロックＢＫ＿ｋでのライト動作は、例えば、２サイクル（２回のライト動作）により実行される。これは、不揮発性ＲＡＭ１３が、例えば、ＳＯＴ−ＭＲＡＭである場合に相当する。
【００５８】
例えば、ＳＯＴ−ＭＲＡＭの場合、１回目のライト動作において、各ブロックＢＫ＿ｋ内のライト対象となる１ビット（１個のメモリセル）に所定のデータ（例えば、０）をライトする。この後、２回目のライト動作において、各ブロックＢＫ＿ｋ内のライト対象となる１ビット（１個のメモリセル）をライトデータ（インターフェース１３−１から転送された１ビット）に応じたデータ（０又は１）に保持又は変更する。
【００５９】
ここで、ライト対象となる１ビット以外のＮ−１ビットは、１回目及び２回目のライト動作の双方において、ライト対象とならないように、マスクされる。シングルビットアクセスにおいて、例えば、ライト対象となる１ビット、及び、マスク対象となるＮ−１ビットは、レジスタに記憶されたデータに基づき判断する。これについては、後述する。
【００６０】
実施例において、シングルビットアクセスでのライト動作のレイテンシー及びエネルギーの例を説明する。ここでは、不揮発性ＲＡＭ１３がＳＯＴ−ＭＲＡＭであり、ライト動作が２サイクルで完了する場合を例とする。
【００６１】
シングルビットアクセスでのライト動作のレイテンシー及びエネルギーは、Ｎビットアクセスでのライト動作のレイテンシー及びエネルギーと同じである。即ち、シングルビットアクセスでのライト動作のレイテンシーは、ｔｗｒｉｔｅ×２である。また、シングルビットアクセスでのライト動作で発生するエネルギーは、ＥＷＬ、Ｅｃｏｌ、ＥＢＬ×Ｎ、及び、ＥＳＯＴ×２を含む。
【００６２】
ここで、重要な点は、シングルビットアクセスにおいても、リード動作でのＩ／Ｏ幅（ｎビット）と、ライト動作でのＩ／Ｏ幅（ｎビット）とが同じである、ということにある。両者が同じであるため、リード動作のアルゴリズムとライト動作のアルゴリズムを部分的に共通化できるため、不揮発性ＲＡＭ内のコントローラによるリード動作及びライト動作の制御が簡易化される。
【００６３】
（ＳＯＴ−ＭＲＡＭ）  
実施例を適用可能な不揮発性ＲＡＭとして、ＳＯＴ−ＭＲＡＭを説明する。
【００６４】
・  第１の例  
図７は、ＳＯＴ−ＭＲＡＭの第１の例を示している。
【００６５】
ＳＯＴ−ＭＲＡＭ  １３ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、及び、ワード線デコーダ／ドライバ１７を備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。
【００６６】
コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。
【００６７】
内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ１〜ＷＥｎ，ＲＥ１〜ＲＥｎ，ＷＥ１／２，Ｗｓｅｌ＿１〜Ｗｓｅｌ＿ｎ，Ｒｓｅｌ＿１〜Ｒｓｅｌ＿ｎ，ＳＥ１〜ＳＥｎを出力する。これら制御信号の意味又は役割については、後述する。
【００６８】
アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡｒｏｗと、カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎに分けられる。ロウアドレスＡｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎは、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。
【００６９】
ＤＡ１〜ＤＡｎは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。
【００７０】
各ブロックＢＫ＿ｋは、サブアレイＡｓｕｂ＿ｋ、リード／ライト回路１５、及び、カラムセレクタ１６を備える。
【００７１】
カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ１〜ＣｏＬｊのうちの１つを選択し、選択された１つのカラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬｐがＣｏＬ１である場合、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬ１，ＷＢＬ１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。
【００７２】
サブアレイＡｓｕｂ＿ｋは、例えば、メモリセルＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８），Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）を備える。
【００７３】
サブアレイＡｓｕｂ＿ｋの例を、図８のサブアレイＡｓｕｂ＿１の等価回路を用いて説明する。
【００７４】
図８のＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８）、Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）、ＷＬ１〜ＷＬｉ、ＳＷＬ１〜ＳＷＬｉ、ＳＢＬ１〜ＳＢＬｊ、ＷＢＬ１〜ＷＢＬｊ、ＬＢＬ１〜ＬＢＬ８、ＱＷ、及び、ＱＳは、それぞれ、図７のＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８）、Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）、ＷＬ１〜ＷＬｉ、ＳＷＬ１〜ＳＷＬｉ、ＳＢＬ１〜ＳＢＬｊ、ＷＢＬ１〜ＷＢＬｊ、ＬＢＬ１〜ＬＢＬ８、ＱＷ、及び、ＱＳに対応する。
【００７５】
導電線ＬＳＯＴは、第１の方向に延びる。セルユニットＭｉｊは、導電線ＬＳＯＴに対応し、複数のメモリセルＭＣ１〜ＭＣ８を含む。複数のメモリセルＭＣ１〜ＭＣ８の数は、ＮビットアクセスにおけるＮに対応する。本例では、複数のメモリセルＭＣ１〜ＭＣ８は、８個であるが、これに限定されることはない。例えば、複数のメモリセルＭＣ１〜ＭＣ８は、２個以上であればよい。
【００７６】
複数のメモリセルＭＣ１〜ＭＣ８は、それぞれ、記憶素子ＭＴＪ１〜ＭＴＪ８と、トランジスタＴ１〜Ｔ８と、を備える。
【００７７】
記憶素子ＭＴＪ１〜ＭＴＪ８は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子ＭＴＪ１〜ＭＴＪ８の各々は、可変の磁化方向を有する第１の磁性層（記憶層）と、不変の磁化方向を有する第２の磁性層（参照層）と、第１及び第２の磁性層間の非磁性層（トンネルバリア層）と、を備え、第１の磁性層は、導電線ＬＳＯＴに接触する。
【００７８】
この場合、導電線ＬＳＯＴは、スピン軌道カップリング（Spin orbit coupling）又はラシュバ効果（Rashba effect）により、記憶素子ＭＴＪ１〜ＭＴＪ８の第１の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線ＬＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。導電線ＬＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属の層に加えて、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などの金属の層を含む２層以上の多層構造にしてもよい。さらに導電線ＬＳＯＴは、上記に挙げたうちの単一の金属元素で結晶構造だけが異なる複数の層、上記に挙げたうちの単一の金属元素が酸化もしくは窒化した層を含む２層以上の多層構造にしてもよい。
【００７９】
トランジスタＴ１〜Ｔ８は、例えば、それぞれ、ＮチャネルＦＥＴ（Field effect transistor）である。トランジスタＴ１〜Ｔ８は、半導体基板の上部に配置され、かつ、チャネル（電流経路）が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。
【００８０】
記憶素子ＭＴＪｄ（ｄは、１〜８のうちの１つ）は、第１の端子（記憶層）及び第２の端子（参照層）を有し、第１の端子が導電線ＬＳＯＴに接続される。トランジスタＴｄは、第３の端子（ソース／ドレイン）、第４の端子（ソース／ドレイン）、第３及び第４の端子間のチャネル（電流経路）、及び、チャネルの発生を制御する制御電極（ゲート）を有し、第３の端子が第２の端子に接続される。
【００８１】
導電線ＷＬ１〜ＷＬｉは、第１の方向に延び、かつ、トランジスタＴ１〜Ｔ８の制御電極に接続される。導電線ＬＢＬ１〜ＬＢＬ８は、それぞれ、第１の方向に交差する第２の方向に延び、かつ、トランジスタＴ１〜Ｔ８の第４の端子に接続される。
【００８２】
導電線ＬＳＯＴは、第１及び第２の端部を有する。
【００８３】
トランジスタＱＳは、導電線ＬＳＯＴの第１の端部及び導電線ＳＢＬ１〜ＳＢＬｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。トランジスタＱＷは、導電線ＬＳＯＴの第２の端部及び導電線ＷＢＬ１〜ＷＢＬｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。
【００８４】
導電線ＳＷＬ１〜ＳＷＬｉは、第１の方向に延び、かつ、トランジスタＱＳ，ＱＷの制御電極に接続される。導電線ＳＢＬ１〜ＳＢＬｊ，ＷＢＬ１〜ＷＢＬｊは、それぞれ、第２の方向に延びる。
【００８５】
本例では、導電線ＬＳＯＴの第１の端部にトランジスタＱＳが接続され、導電線ＬＳＯＴの第２の端部にトランジスタＱＷが接続されるが、それらのうちの１を省略してもよい。
【００８６】
本例によれば、ＳＯＴ−ＭＲＡＭを実用化するためのアーキテクチャー又はレイアウトが実現される。これにより、各種システムで使用可能な不揮発性ＲＡＭを実現できる。
【００８７】
図９乃至図１４は、ＳＯＴ−ＭＲＡＭのデバイス構造の例を示している。
【００８８】
これらの図において、Ｍｉｊ（ＭＣ１〜ＭＣ８，ＭＴＪ１〜ＭＴＪ８，Ｔ１〜Ｔ８）、ＷＬｉ、ＳＷＬｉ、ＳＢＬｊ、ＷＢＬｊ、ＬＢＬ１〜ＬＢＬ８、ＱＷ、及び、ＱＳは、それぞれ、図７及び図８のＭｉｊ（ＭＣ１〜ＭＣ８，ＭＴＪ１〜ＭＴＪ８，Ｔ１〜Ｔ８）、ＷＬｉ、ＳＷＬｉ、ＳＢＬｊ、ＷＢＬｊ、ＬＢＬ１〜ＬＢＬ８、ＱＷ、及び、ＱＳに対応する。
【００８９】
図９の例では、導電線ＬＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱＳ，ＱＷは、半導体基板２１の表面領域内にいわゆる横型トランジスタ(ＦＥＴ)として配置される。ここで、横型トランジスタとは、チャネル（電流経路）が半導体基板２１の表面に沿う方向であるトランジスタをいうものとする。
【００９０】
記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線ＬＳＯＴ上に配置され、トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。また、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬｊ，ＷＢＬｊは、トランジスタＴ１〜Ｔ８上に配置される。
【００９１】
図１０の例では、導電線ＬＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱＳ，ＱＷ及び記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線ＬＳＯＴ上に配置される。トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【００９２】
また、導電線ＬＢＬ１〜ＬＢＬ８は、トランジスタＴ１〜Ｔ８上に配置され、かつ、導電線ＳＢＬｊ，ＷＢＬｊは、トランジスタＱＳ，ＱＷ上に配置される。
【００９３】
図１１の例では、導電線ＬＢＬ１〜ＬＢＬ８，ＳＢＬｊ，ＷＢＬｊは、半導体基板２１の上部に配置される。トランジスタＴ１〜Ｔ８は、導電線ＬＢＬ１〜ＬＢＬ８上に配置され、かつ、トランジスタＱＳ，ＱＷは、導電線ＳＢＬｊ，ＷＢＬｊ上に配置される。記憶素子ＭＴＪ１〜ＭＴＪ８は、トランジスタＴ１〜Ｔ８上に配置される。
【００９４】
また、導電線ＬＳＯＴは、トランジスタＴ１〜Ｔ８上、及び、トランジスタＱＳ，ＱＷ上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【００９５】
図９乃至図１１の例において、記憶素子ＭＴＪ１〜ＭＴＪ８は、可変の磁化方向を有する第１の磁性層（記憶層）２２と、不変の磁化方向を有する第２の磁性層（参照層）２３と、第１及び第２の磁性層２２，２３間の非磁性層（トンネルバリア層）２４と、を備え、第１の磁性層２２は、導電線ＬＳＯＴに接触する。
【００９６】
また、第１及び第２の磁性層２２，２３は、半導体基板２１の表面に沿う面内方向で、かつ、導電線ＬＳＯＴが延びる第１の方向に交差する第２の方向に、磁化容易軸（easy-axis of magnetization）を有する。
【００９７】
例えば、図１２は、図９及び図１０のメモリセルＭＣ１のデバイス構造の例を示している。この例では、トランジスタＴ１は、第１及び第２の方向に交差する第３の方向、即ち、半導体基板２１の表面に交差する方向に延びる半導体ピラー（例えば、シリコンピラー）２５と、半導体ピラー２５の側面を覆うゲート絶縁層（例えば、酸化シリコン）２６と、半導体ピラー２５及びゲート絶縁層２６を覆う導電線ＷＬｉと、を備える。
【００９８】
図１２の例では、第１及び第２の磁性層２２，２３の磁化容易軸は、第２の方向であるが、図１３の例に示すように、第１の方向であってもよいし、又は、図１４の例に示すように、第３の方向であってもよい。図１２及び図１３の記憶素子ＭＴＪ１は、面内磁化型の磁気抵抗効果素子と呼ばれ、図１４の記憶素子ＭＴＪ１は、垂直磁化型の磁気抵抗効果素子と呼ばれる。
【００９９】
尚、図１１のメモリセルＭＣ１は、図１２乃至図１４のデバイス構造を上下逆にすればよい。
【０１００】
図１２乃至図１４のメモリセルＭＣ１の特徴は、リード動作において使用するリード電流Ｉｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉｗｒｉｔｅの電流パスと、が異なることにある。
【０１０１】
例えば、リード動作において、リード電流Ｉｒｅａｄは、導電線ＬＢＬ１から導電線ＬＳＯＴに向かって、又は、導電線ＬＳＯＴから導電線ＬＢＬ１に向かって流れる。これに対し、ライト動作において、ライト電流Ｉｗｒｉｔｅは、導電線ＬＳＯＴ内を右から左に向かって、又は、左から右に向かって流れる。
【０１０２】
ＳＴＴ（Spin transfer torque）−ＭＲＡＭでは、リード動作において使用するリード電流Ｉｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉｗｒｉｔｅの電流パスと、は同じである。この場合、リード動作においてライト現象を発生させないために、熱擾乱耐性（thermal stability）Δなどを考慮して、リード電流Ｉｒｅａｄとライト電流Ｉｗｒｉｔｅのマージンを十分に確保しなければならない。
【０１０３】
しかし、メモリセルの微細化などが原因し、リード電流Ｉｒｅａｄ及びライト電流Ｉｗｒｉｔｅは共に小さくなっており、両者のマージンを十分に確保するのが難しくなっている。
【０１０４】
本例のＳＯＴ−ＭＲＡＭによれば、リード電流Ｉｒｅａｄの電流パスとライト電流Ｉｗｒｉｔｅの電流パスとが異なるため、メモリセルの微細化などが原因し、リード電流Ｉｒｅａｄ及びライト電流Ｉｗｒｉｔｅが共に小さくなっても、熱擾乱耐性Δなどを考慮して、両者のマージンを十分に確保することができる。
【０１０５】
図１５は、図７のワード線デコーダ／ドライバの例を示している。
【０１０６】
ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＷＬ１〜ＷＬｉ及び導電線ＳＷＬ１〜ＳＷＬｉをアクティベート（activate）又はデアクティベート（deactivate）する機能を有する。
【０１０７】
導電線ＷＬ１〜ＷＬｉをアクティベートするとは、トランジスタＴ１〜Ｔ８をオンにする（電流経路を発生させる）オン電位を導電線ＷＬ１〜ＷＬｉに印加することを意味する。導電線ＳＷＬ１〜ＳＷＬｉをアクティベートするとは、トランジスタＱＳ，ＱＷをオンにする（電流経路を発生させる）オン電位を導電線ＳＷＬ１〜ＳＷＬｉに印加することを意味する。
【０１０８】
また、導電線ＷＬ１〜ＷＬｉをデアクティベートするとは、トランジスタＴ１〜Ｔ８をオフにする（電流経路を発生させない）オフ電位を導電線ＷＬ１〜ＷＬｉに印加することを意味する。導電線ＳＷＬ１〜ＳＷＬｉをデアクティベートするとは、トランジスタＱＳ，ＱＷをオフにする（電流経路を発生させない）オフ電位を導電線ＳＷＬ１〜ＳＷＬｉに印加することを意味する。
【０１０９】
オア回路３１及びアンド回路３２１〜３２ｉは、デコード回路である。
【０１１０】
例えば、リード動作の場合、図７の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図７の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。
【０１１１】
ロウアドレス信号Ａｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２Ｒの関係を有する。
【０１１２】
リード動作又はライト動作において、ロウアドレス信号Ａｒｏｗがワード線デコーダ／ドライバ１７に入力されると、アンド回路３２１〜３２ｉのうちの１つの出力信号がアクティブ（１）になる。例えば、ロウアドレス信号Ａｒｏｗが００…００（全て０）の場合、アンド回路３２１の出力信号がアクティブとなる。また、ロウアドレス信号Ａｒｏｗが１１…１１（全て１）の場合、アンド回路３２ｉの出力信号がアクティブとなる。
【０１１３】
ドライブ回路３３１〜３３ｉ及びドライブ回路３４１〜３４ｉは、それぞれ、アンド回路３２１〜３２ｉに対応する。
【０１１４】
アンド回路３２１の出力信号がアクティブ（１）の場合、ドライブ回路３３１は、導電線ＷＬ１にオン電位を出力し、ドライブ回路３４１は、導電線ＳＷＬ１にオン電位を出力する。アンド回路３２１の出力信号がノンアクティブ（０）の場合、ドライブ回路３３１は、導電線ＷＬ１にオフ電位を出力し、ドライブ回路３４１は、導電線ＳＷＬ１にオフ電位を出力する。
【０１１５】
同様に、アンド回路３２ｉの出力信号がアクティブ（１）の場合、ドライブ回路３３ｉは、導電線ＷＬｉにオン電位を出力し、ドライブ回路３４ｉは、導電線ＳＷＬｉにオン電位を出力する。アンド回路３２ｉの出力信号がノンアクティブ（０）の場合、ドライブ回路３３ｉは、導電線ＷＬｉにオフ電位を出力し、ドライブ回路３４ｉは、導電線ＳＷＬｉにオフ電位を出力する。
【０１１６】
図１６Ａは、図７のリード／ライト回路の例を示している。
【０１１７】
リード／ライト回路１５は、リード動作又はライト動作において、図７の内部コントローラ１３−２からの指示に基づき、マルチビットアクセス及びシングルビットアクセスの１つを選択し、かつ、リード動作又はライト動作を実行する。
【０１１８】
リード／ライト回路１５は、リード回路と、ライト回路と、を備える。
【０１１９】
ライト回路は、ＲＯＭ３５，３７、セレクタ（マルチプレクサ）３６，３９、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂ、トランスファーゲートＴＧ、データレジスタ３８、マスクレジスタ４０、アンド回路４１１〜４１８、及び、電圧アシストドライバ４２１〜４２８を含む。
【０１２０】
ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、互いに逆向きの第１のライト電流及び第２のライト電流のうちの１つを、例えば、図９乃至図１１の導電線ＬＳＯＴに発生させる機能を有する。
【０１２１】
ここで、第１のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図９乃至図１１の記憶素子ＭＴＪ１〜ＭＴＪ８に０をライトする、即ち、図９乃至図１１の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をパラレル状態にするための電流である。
【０１２２】
また、第２のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図９乃至図１１の記憶素子ＭＴＪ１〜ＭＴＪ８に１をライトする、即ち、図９乃至図１１の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をアンチパラレル状態にするための電流である。
【０１２３】
電圧アシストドライバ４２１〜４２８は、上述の第１及び第２のライト電流を用いた０／１−ライト動作を許可／禁止する機能を有する。
【０１２４】
例えば、０／１−ライト動作を許可する場合、電圧アシストドライバ４２１〜４２８は、０／１−ライト動作を行い易くするアシスト電位Ｖｄｄ＿Ｗ２を、例えば、図９乃至図１１の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加する。この場合、図９乃至図１１の第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生するため、第１の磁性層２２の磁化方向が反転し易くなる。
【０１２５】
尚、図１６Ｂに示すように、０／１−ライト動作を許可する場合、電圧アシストドライバ４２１〜４２８は、それぞれ、０／１−ライト動作を行い易くするアシスト電位Ｖｄｄ＿Ｗ２〜Ｖｄｄ＿Ｗ9を、例えば、図９乃至図１１の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加してもよいも。即ち、図９乃至図１１の導電線ＬＢＬ１〜ＬＢＬ８に印加されるアシスト電位は、それぞれ異なっていてもよい。
【０１２６】
また、０／１−ライト動作を禁止する場合、電圧アシストドライバ４２１〜４２８は、０／１−ライト動作を行い難くする禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを、例えば、図９乃至図１１の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加する。この場合、図９乃至図１１の第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生しないか、又は、第１の磁性層２２の磁化方向を安定化させる電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に発生するため、第１の磁性層２２の磁化方向が反転し難くなる。
【０１２７】
尚、０／１−ライト動作を禁止する場合、電圧アシストドライバ４２１〜４２８は、禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを導電線ＬＢＬ１〜ＬＢＬ８に印加することに代えて、導電線ＬＢＬ１〜ＬＢＬ８を電気的にフローティング状態にしてもよい。
【０１２８】
リード回路は、シフトレジスタ４３，４６、リードドライバ４４１〜４４８、及び、センス回路４５を含む。
【０１２９】
リードドライバ４４１〜４４８は、例えば、リード電流を発生させる選択電位Ｖｄｄ＿ｒを、図９乃至図１１の導電線ＬＢＬ１〜ＬＢＬ８に選択的に印加する機能を有する。この場合、選択電位Ｖｄｄ＿ｒが印加された１本の導電線ＬＢＬｄ（ｄは、１〜８のうちの１つ）から図９乃至図１１の導電線ＬＳＯＴにリード電流が流れるため、リード対象としての記憶素子ＭＴＪｄからデータがリードされる。
【０１３０】
ここで、リードドライバ４４１〜４４８は、導電線ＬＢＬ１〜ＬＢＬ８のうち、導電線ＬＢＬｄ以外の残りの７本の導電線に、リード電流を発生させない非選択電位Ｖｉｎｈｉｂｉｔ＿ｒを印加してもよいし、これに代えて、これら７本の導電線を電気的にフローティング状態にしてもよい。
【０１３１】
センス回路４５は、例えば、１つのリード／ライト回路１５内に１つ設けられる。即ち、センス回路４５は、１つのブロック（メモリコア）ＢＫ＿ｋ内に１つだけ設けられる。
【０１３２】
センス回路４５は、例えば、図１７に示すように、センスアンプＳＡｎ、クランプトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｃｌａｍｐ、イコライズトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｅｑｕ、及び、リセットトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｒｓｔを含む。
【０１３３】
図７の内部コントローラ１３−２からの制御信号ＲＥｎがアクティブ（ハイレベル）のとき、クランプトランジスタＱｃｌａｍｐは、オンになる。また、図７の内部コントローラ１３−２からの制御信号ＳＥｎがアクティブ（ハイレベル）、即ち、制御信号ｂＳＥｎがアクティブ（ロウレベル）のとき、センスアンプＳＡｎは、動作状態になる。
【０１３４】
本例では、センスアンプＳＡｎは、リード対象のメモリセルから導電線ＳＢＬに流れるセル電流（リード電流）Ｉｍｃと、リファレンスセルに流れるリファレンス電流Ｉｒｃと、を比較する電流センス方式を有するが、これに限定されることはない。センスアンプＳＡｎは、例えば、電圧センス方式や自己参照方式のセンスアンプ回路を採用してもよい。
【０１３５】
また、制御信号φｅｑｕがアクティブ（ハイレベル）のとき、イコライズトランジスタＱｅｑｕがオンとなり、例えば、センスアンプＳＡｎの２つの入出力ノードＮｍｃ，Ｎｒｃの電位がイコライズされる。また、制御信号φｒｓｔがアクティブ（ハイレベル）のとき、リセットトランジスタＱｒｓｔがオンとなる。
【０１３６】
次に、図１５のワード線デコーダ／ドライバ１７、及び、図１６のリード／ライト回路１５を用いたリード動作の例及びライト動作の例を説明する。
【０１３７】
・ライト動作  
［マルチビットアクセス］  
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのライトコマンドＣＭＤを受けると、マルチビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、マルチビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。
【０１３８】
１回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）に同一データ（例えば、０）をライトする動作である。
【０１３９】
まず、図１５のワード線デコーダ／ドライバ１７において、ライトイネーブル信号ＷＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＷＬｉ，ＳＷＬｉは、ドライバ３３ｉ，３４ｉによりアクティベートされる。
【０１４０】
次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。制御信号ＷＥ１／２は、１回目のライト動作及び２回目のライト動作のうちの１つを選択する信号であり、例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。
【０１４１】
この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖｓｓを出力する。
【０１４２】
また、ライト動作では、制御信号ＷＥｎがアクティブ（ハイレベル）になるため、トランスファーゲートＴＧは、オンである。
【０１４３】
従って、ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図１８Ａに示すように、ライト電流（第１のライト電流）Ｉｗｒｉｔｅは、導電線ＷＢＬｊから導電線ＳＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において右から左に向かって流れる。
【０１４４】
また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、ＲＯＭデータとして、ＲＯＭ３７からのオール１（１１１１１１１１）を選択し、かつ、出力する。また、マルチビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌ＿１を用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。
【０１４５】
従って、複数のアンド回路４１１〜４１８の全ては、出力信号として１を出力する。この時、複数の電圧アシストドライバ４２１〜４２８の全ては、例えば、アシスト電位Ｖｄｄ＿Ｗ２を複数の導電線ＬＢＬ１〜ＬＢＬ８に出力する。
【０１４６】
即ち、例えば、図１８Ａに示すように、複数の導電線ＬＢＬ１〜ＬＢＬ８の全てにアシスト電位Ｖｄｄ＿Ｗ２が印加された状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅが導電線ＷＢＬｊから導電線ＳＢＬｊに向かって流れる。
【０１４７】
結果として、１回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）の全てに同一データがライトされる。但し、ここでは、１回目のライト動作において、０をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８の全てをパラレル状態にするものとする。
【０１４８】
また、図１６Ｂ及び図１８Ｂに示すように、複数の導電線ＬＢＬ１〜ＬＢＬ８のそれぞれに印加されるアシスト電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位Ｖｄｄ＿ｗ２〜Ｖｄｄ＿ｗ９としてもよい。
【０１４９】
２回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）にライトされた同一データ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。
【０１５０】
まず、図１５のワード線デコーダ／ドライバ１７において、導電線ＷＬｉ，ＳＷＬｉは、アクティベートされた状態が保持される。
【０１５１】
次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。
【０１５２】
この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖｓｓを出力する。
【０１５３】
１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ａ回路が出力するライトパルス信号のドライブ電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号のドライブ電位とは、異なるドライブ電位であってもよい。また、１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂ回路が出力するライトパルス信号の接地電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号の接地電位とは、異なる接地電位であってもよい。
【０１５４】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図１９Ａに示すように、ライト電流（第２のライト電流）Ｉｗｒｉｔｅは、導電線ＳＢＬｊから導電線ＷＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において左から右に向かって流れる。
【０１５５】
また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、０１０１１１００）を選択し、かつ、出力する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、マルチビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌ＿１を用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。
【０１５６】
従って、複数のアンド回路４１１〜４１８は、ライトデータに応じた出力信号（例えば、０１０１１１００）を出力する。この時、複数の電圧アシストドライバ４２１〜４２８の各々は、例えば、ライトデータが１の場合、アシスト電位Ｖｄｄ＿Ｗ２を出力し、ライトデータが０の場合、禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを出力する。
【０１５７】
即ち、例えば、図１９Ａに示すように、ライトデータが０１０１１１００の場合、導電線ＬＢＬ１，ＬＢＬ３，ＬＢＬ７，ＬＢＬ８に禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗが印加され、かつ、導電線ＬＢＬ２，ＬＢＬ４，ＬＢＬ５，ＬＢＬ６にアシスト電位Ｖｄｄ＿Ｗ２が印加された状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅが導電線ＳＢＬｊから導電線ＷＢＬｊに向かって流れる。
【０１５８】
結果として、２回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ１，ＭＴＪ３，ＭＴＪ７，ＭＴＪ８のデータは、０が保持される、即ち、０がライトされる。また、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ２，ＭＴＪ４，ＭＴＪ５，ＭＴＪ６のデータは、０から１に変化される、即ち、１がライトされる。
【０１５９】
また、図１６Ｂ及び図１９Ｂに示すように、導電線ＬＢＬ２，ＬＢＬ４，ＬＢＬ５，ＬＢＬ６に印加されるアシスト電位は、それぞれ、Ｖｄｄ＿Ｗ３，Ｖｄｄ＿Ｗ5，Ｖｄｄ＿Ｗ6，Ｖｄｄ＿Ｗ7としてもよい。導電線ＬＢＬ１，ＬＢＬ３，ＬＢＬ７，ＬＢＬ８に印加される禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗについても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖｉｎｈｉｂｉｔは、フローティング電位に代えることもできる。
【０１６０】
但し、ここでは、２回目のライト動作において、複数の記憶素子ＭＴＪ１〜ＭＴＪ８に選択的に１をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８を選択的にパラレル状態からアンチパラレル状態に変化させるものとする。
【０１６１】
［シングルビットアクセス］  
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのライトコマンドＣＭＤを受けると、シングルビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、シングルビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。
【０１６２】
１回目のライト動作は、ライト対象としてのシングルビットに所定のデータ（例えば、０）をライトする動作である。
【０１６３】
まず、図１５のワード線デコーダ／ドライバ１７において、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＷＬｉ，ＳＷＬｉは、ドライバ３３ｉ，３４ｉによりアクティベートされる。
【０１６４】
次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。
【０１６５】
この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖｓｓを出力する。
【０１６６】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図２０Ａに示すように、ライト電流（第１のライト電流）Ｉｗｒｉｔｅは、導電線ＷＢＬｊから導電線ＳＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において右から左に向かって流れる。
【０１６７】
また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、ＲＯＭデータとして、ＲＯＭ３７からのオール１（１１１１１１１１）を選択し、かつ、出力する。また、シングルビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌ＿１を用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。
【０１６８】
例えば、記憶素子ＭＴＪ４をライト対象とする場合、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ４に接続される導電線ＬＢＬ４に対応する１ビットが１に設定される。この場合、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。
【０１６９】
従って、複数のアンド回路４１１〜４１８のうち、アンド回路４１４は、出力信号として１を出力し、残りのアンド回路４１１〜４１３，４１５〜４１８は、出力信号として０を出力する。この時、複数の電圧アシストドライバ４２１〜４２８のうち、電圧アシストドライバ４２４は、アシスト電位Ｖｄｄ＿Ｗ２を導電線ＬＢＬ４に出力し、残りの電圧アシストドライバ４２１〜４２３，４２５〜４２８は、禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを導電線ＬＢＬ１〜ＬＢＬ３，ＬＢＬ５〜ＬＢＬ８に出力する。
【０１７０】
即ち、例えば、図２０Ａに示すように、導電線ＬＢＬ４にアシスト電位Ｖｄｄ＿Ｗ２が印加され、かつ、導電線ＬＢＬ１〜ＬＢＬ３，ＬＢＬ５〜ＬＢＬ８に禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗが印加された状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅが導電線ＷＢＬｊから導電線ＳＢＬｊに向かって流れる。
【０１７１】
結果として、１回目のライト動作では、ライト対象としてのシングルビット、例えば、記憶素子ＭＴＪ４に所定のデータ（例えば、０）がライトされる。
【０１７２】
また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、１回目のライト動作において、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータが０に変化することはなく、これら記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータは保護される。
【０１７３】
尚、図１６Ｂ及び図２０Ｂに示すように、複数の導電線ＬＢＬ１〜ＬＢＬ８に印加するアシスト電位として、それぞれ異なる電位Ｖｄｄ＿ｗ２〜Ｖｄｄ＿ｗ９を用意しておくことで、導電線ＬＢＬ４にアシスト電位Ｖｄｄ＿Ｗ５が印加された状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅを導電線ＷＢＬｊから導電線ＳＢＬｊに向かって流してもよい。導電線ＬＢＬ１〜ＬＢＬ３，ＬＢＬ５〜ＬＢＬ８に印加される禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗについても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖｉｎｈｉｂｉｔは、フローティング電位に代えることもできる。
【０１７４】
２回目のライト動作は、ライト対象としてのシングルビットにライトされた所定のデータ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。
【０１７５】
まず、図１５のワード線デコーダ／ドライバ１７において、導電線ＷＬｉ，ＳＷＬｉは、アクティベートされた状態が保持される。
【０１７６】
次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。
【０１７７】
この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖｓｓを出力する。
【０１７８】
１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ａ回路が出力するライトパルス信号のドライブ電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号のドライブ電位とは、異なるドライブ電位であってもよい。また、１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂ回路が出力するライトパルス信号の接地電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号の接地電位とは、異なる接地電位であってもよい。
【０１７９】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図２１Ａに示すように、ライト電流（第２のライト電流）Ｉｗｒｉｔｅは、導電線ＳＢＬｊから導電線ＷＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において左から右に向かって流れる。
【０１８０】
また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、×××１××××）を選択し、かつ、出力する。但し、×は、無効データ（Invalid data）を意味する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、シングルビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌ＿１を用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。
【０１８１】
例えば、１回目のライト動作において記憶素子ＭＴＪ４がライト対象である場合、２回目のライト動作においても、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ４に接続される導電線ＬＢＬ４に対応する１ビットが１に設定される。即ち、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。
【０１８２】
従って、複数のアンド回路４１１〜４１８のうち、アンド回路４１４は、ライトデータに応じた出力信号（例えば、１）を出力する。この時、電圧アシストドライバ４２４は、例えば、ライトデータが１の場合、アシスト電位Ｖｄｄ＿Ｗ２を出力し、ライトデータが０の場合、禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを出力する。
【０１８３】
また、複数のアンド回路４１１〜４１８のうち、アンド回路４１１〜４１３，４１５〜４１８は、例えば、０を出力する。この時、電圧アシストドライバ４２１〜４２３，４２５〜４２８は、例えば、禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗを出力する。
【０１８４】
即ち、例えば、図２１Ａに示すように、ライトデータが×××１××××であり、かつ、マスクデータが０００１００００である場合、導電線ＬＢＬ１〜ＬＢＬ３，ＬＢＬ５〜ＬＢＬ８に禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗが印加され、かつ、導電線ＬＢＬ４にアシスト電位Ｖｄｄ＿Ｗ２が印加された状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅが導電線ＳＢＬｊから導電線ＷＢＬｊに向かって流れる。
【０１８５】
結果として、２回目のライト動作では、ライト対象としてのシングルビット、例えば、憶素子ＭＴＪ４のデータは、所定のデータ（例えば、０）から１に変化される、即ち、１がライトされる。一方、ライトデータが０のときは、記憶素子ＭＴＪ４のデータは、所定のデータ（例えば、０）が保持される、即ち、０がライトされる。
【０１８６】
また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、２回目のライト動作においても、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータが１に変化することはなく、これら記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータは保護される。
【０１８７】
尚、図１６Ｂ及び図２１Ｂに示すように、複数の導電線ＬＢＬ１〜ＬＢＬ８に印加するアシスト電位として、それぞれ異なる電位Ｖｄｄ＿ｗ２〜Ｖｄｄ＿ｗ９を用意しておくことで、導電線ＬＢＬ４にアシスト電位Ｖｄｄ＿Ｗ５が印加された状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅを導電線ＳＢＬｊから導電線ＷＢＬｊに向かって流してもよい。導電線ＬＢＬ１〜ＬＢＬ３，ＬＢＬ５〜ＬＢＬ８に印加される禁止電位Ｖｉｎｈｉｂｉｔ＿Ｗについても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖｉｎｈｉｂｉｔは、フローティング電位に代えることもできる。
【０１８８】
また、複数の電圧アシストドライバに代えて単一の電圧アシストドライバを設け、その出力先を、順次、導電線ＬＢＬ１〜ＬＢＬ８のうちの１つに切り替えてもよい。この場合、後述するシングルビットアクセス方式に近い書き込み方式で、マルチビットアクセスを実行することが可能である。
【０１８９】
・リード動作  
［マルチビットアクセス］  
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのリードコマンドＣＭＤを受けると、マルチビットアクセスによるリード動作を制御する。
【０１９０】
まず、図１５のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＷＬｉ，ＳＷＬｉは、ドライバ３３ｉ，３４ｉによりアクティベートされる。
【０１９１】
次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒｓｅｌ＿１を用いて、シフトレジスタ４３に記憶される８ビットのうちの１ビットが、順次、１となるように設定する。この場合、複数のリードドライバ４４１〜４４８は、順次、選択電位Ｖｄｄ＿ｒを出力する。
【０１９２】
例えば、複数の導電線ＬＢＬ１〜ＬＢＬ８は、１本ずつ、選択電位Ｖｄｄ＿ｒに設定され、かつ、選択電位Ｖｄｄ＿ｒに設定された１本の導電線ＬＢＬｄ（ｄは、１〜８のうちの１つ）以外の７本の導電線は、非選択電位Ｖｉｎｈｉｂｉｔ＿ｒに設定される。また、図１７のφｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖｓｓに設定される。
【０１９３】
この場合、例えば、図２２に示すように、導電線ＬＢＬ１が選択電位Ｖｄｄ＿ｒに設定されると、リード電流Ｉｒｅａｄは、導電線ＬＢＬ１から、記憶素子ＭＴＪ１を経由して、導電線ＬＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ１のデータは、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。
【０１９４】
同様に、導電線ＬＢＬ２〜ＬＢＬ８が、順次、選択電位Ｖｄｄ＿ｒに設定されることにより、記憶素子ＭＴＪ２〜ＭＴＪ８のデータは、順次、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。
【０１９５】
結果として、８回のリード動作により、シーケンシャルアクセスの対象となるマルチビット（８ビット）が、リードデータ（例えば、０１０１１１００）として、シフトレジスタ４６内に記憶される。これらマルチビットは、リードデータＤＡ１として、図７のインターフェース１３−１にまとめて転送される。
【０１９６】
複数の導電線ＬＢＬ１〜ＬＢＬ８に順次印加される選択電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位とすることも可能である。この場合、選択された記憶素子の導電線ＬＳＯＴ上の位置に応じて寄生抵抗値が異なる影響を打ち消すことが可能となる。
【０１９７】
電圧アシストの電圧効果の効率が十分に高い場合には、非選択電位にフローティング電位を用いることも可能である。この場合、複数のリードドライバを実装する必要がなく、単一リードドライバの出力先を、順次、導電線ＬＢＬ１〜ＬＢＬ８のうちの１つ切り替えることにより、所定の導電線に選択電位Ｖｄｄ＿ｒを出力し、読み出し動作を行うことができる。
【０１９８】
［シングルビットアクセス］  
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのリードコマンドＣＭＤを受けると、シングルビットアクセスによるリード動作を制御する。
【０１９９】
まず、図１５のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＷＬｉ，ＳＷＬｉは、ドライバ３３ｉ，３４ｉによりアクティベートされる。
【０２００】
次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒｓｅｌ＿１を用いて、シフトレジスタ４３に記憶される８ビットのうち、リード対象となる１ビットが１となるように設定する。例えば、リード対象としての記憶素子がＭＴＪ４である場合、図７の内部コントローラ１３−２は、シフトレジスタ４３内に記憶される８ビットが、０００１００００となるように、シフトレジスタ４３を制御する。
【０２０１】
この場合、複数のリードドライバ４４１〜４４８のうち、リードドライバ４４４は、選択電位Ｖｄｄ＿ｒを出力し、残りの７個のリードドライバ４４１〜４４３，４４５〜４４８は、非選択電位Ｖｉｎｈｉｂｉｔ＿ｒを出力する。また、図１７のφｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖｓｓに設定される。
【０２０２】
従って、例えば、図２３に示すように、リード電流Ｉｒｅａｄは、導電線ＬＢＬ４から、記憶素子ＭＴＪ４を経由して、導電線ＬＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ４のデータは、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。結果として、シフトレジスタ４６は、リードデータとして、例えば、×××１××××を記憶する。
【０２０３】
シフトレジスタ４６内に記憶された有効データ（リードデータ）は、リードデータＤＡ１として、図７のインターフェース１３−１に転送される。
【０２０４】
複数の導電線ＬＢＬ１〜ＬＢＬ８に順次印加される選択電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位としてもよい。この場合、選択された記憶素子の導電線ＬＳＯＴ上の位置に応じて寄生抵抗値が異なる影響を打ち消すことが可能となる。
【０２０５】
電圧アシストの電圧効果の効率が十分に高い場合には、非選択電位にフローティング電位を用いることも可能である。この場合、複数のリードドライバを実装する必要がなく、単一リードドライバの出力先を、順次、導電線ＬＢＬ１〜ＬＢＬ８のうちの１つ切り替えることにより、所定の導電線に選択電位Ｖｄｄ＿ｒを出力し、読み出し動作を行うことができる。
【０２０６】
（レイアウト）  
図２４は、図７乃至図２３で説明したＳＯＴ−ＭＲＡＭを簡略化したものである。図２５乃至図２８は、図２４のＳＯＴ−ＭＲＡＭの変形例である。ここでは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂのレイアウトの例を説明する。
【０２０７】
図２４乃至図２８において、例えば、図７に開示される要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０２０８】
図２４のＳＯＴ−ＭＲＡＭは、例えば、マルチビットアクセスでパラレルにアクセスされる複数のメモリセルＭＣ１〜ＭＣ８が、それら複数のメモリセルＭＣ１〜ＭＣ８を選択する１本の導電線（ワード線）ＷＬ１を共有する、いわゆる共有ワード線（shared word line）アーキテクチャーを有する。
【０２０９】
また、図２４のＳＯＴ−ＭＲＡＭは、複数のメモリセルＭＣ１〜ＭＣ８に共有される導電線ＬＳＯＴにライト電流を流すための導電線ＷＢＬ１〜ＷＢＬｊ、ＳＢＬ１〜ＳＢＬｊが、導電線ＷＬ１が延びる第１の方向に交差する第２の方向に延びる、いわゆるカラム方向延伸（column direction extending）構造を有する。
【０２１０】
この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロック（メモリコア）ＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）ごとに、リード／ライト回路１５内に配置される。ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、複数のカラムＣｏＬ１〜ＣｏＬｊに共有される。
【０２１１】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、リード／ライト回路１５の上部に配置され、第１の方向に延びる。
【０２１２】
図２５のＳＯＴ−ＭＲＡＭは、図２４のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。
【０２１３】
但し、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロックＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）内において、カラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）ごとに設けられる。この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎ及びカラムセレクタ１６間にレイアウトされる。
【０２１４】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂの上部に配置され、第１の方向に延びる。
【０２１５】
図２６のＳＯＴ−ＭＲＡＭは、図２５のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。
【０２１６】
但し、図２６の例は、図２５の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿ＡがサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、ライトドライバ／シンカーＤ／Ｓ＿ＢがサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる点が異なる。
【０２１７】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａの上部に配置され、第１の方向に延びる。ライトドライバ／シンカーＤ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ｂの上部に配置され、第１の方向に延びる。
【０２１８】
図２７のＳＯＴ−ＭＲＡＭは、図２６のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。
【０２１９】
但し、図２７の例は、図２６の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿Ａが、Ｄ／Ｓ＿Ａドライバと、Ｄ／Ｓ＿Ａシンカーと、に分割され、かつ、ライトドライバ／シンカーＤ／Ｓ＿Ｂが、Ｄ／Ｓ＿Ｂドライバと、Ｄ／Ｓ＿Ｂシンカーと、に分割される点が異なる。
【０２２０】
また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる。
【０２２１】
Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第１の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第１の方向に延びる。
【０２２２】
図２８のＳＯＴ−ＭＲＡＭは、図２７のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャーを有する。
【０２２３】
但し、図２８の例は、図２７の例と比べると、複数のメモリセルＭＣ１〜ＭＣ８に共有される導電線ＬＳＯＴにライト電流を流すための導電線ＷＢＬ１〜ＷＢＬｊ、ＳＢＬ１〜ＳＢＬｊが、導電線ＷＬ１が延びる第１の方向に延びる、いわゆるロウ方向延伸（row direction extending）構造を有する。
【０２２４】
この場合、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（第１の方向の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（第１の方向の端部）にレイアウトされる。
【０２２５】
例えば、同図に示すように、奇数番目のブロックＢＫ＿ｋ（ｋは、１，３，５，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（左側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（右側の端部）にレイアウトされる。
【０２２６】
また、偶数番目のブロックＢＫ＿ｋ（ｋは、２，４，６，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（右側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（左側の端部）にレイアウトされる。
【０２２７】
また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第２の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第２の方向に延びる。
【０２２８】
図２９乃至図３２は、図２７及び図２８のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーの例を示している。
【０２２９】
Ｄ／Ｓ＿Ａドライバは、例えば、制御信号φＩＮにより制御されるＰチャネルＦＥＴを備え、Ｄ／Ｓ＿Ｂドライバは、例えば、制御信号ｂφＩＮにより制御されるＰチャネルＦＥＴを備える。Ｄ／Ｓ＿Ａシンカーは、例えば、制御信号φＩＮにより制御されるＮチャネルＦＥＴを備え、Ｄ／Ｓ＿Ｂシンカーは、例えば、制御信号ｂφＩＮにより制御されるＮチャネルＦＥＴを備える。
【０２３０】
制御信号φＩＮは、図１６において、セレクタ３６から出力される制御信号φＩＮに対応する。また、制御信号ｂφＩＮは、制御信号φＩＮの反転信号である。
【０２３１】
図２４乃至図２８の例のうち、図２７の例は、カラムＣｏＬｐごとに、ライトドライバ／シンカー（Ｄ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカー）が設けられる。また、Ｖｓｓを供給する電源線ＰＳＬと、Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬとが、互いに離れて配置される。従って、図２７の例は、最も望ましいと考えられる。
【０２３２】
・  第２の例  
図３３は、ＳＯＴ−ＭＲＡＭの第２の例を示している。
【０２３３】
ＳＯＴ−ＭＲＡＭ  １３ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、及び、ワード線デコーダ／ドライバ１７を備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。
【０２３４】
コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。
【０２３５】
内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ，ＲＥ，ＷＥ１／２，Ｗｓｅｌ，Ｒｓｅｌ，ＲＥ１〜ＲＥｎ，ＳＥ１〜ＳＥｎを出力する。これら制御信号の意味又は役割については、後述する。
【０２３６】
アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡｒｏｗと、カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎに分けられる。ロウアドレスＡｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎは、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。
【０２３７】
ＤＡは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。
【０２３８】
各ブロックＢＫ＿ｋは、サブアレイＡｓｕｂ＿ｋ、リード／ライト回路１５、及び、カラムセレクタ１６を備える。
【０２３９】
カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ１〜ＣｏＬｊのうちの１つを選択し、選択された１つのカラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬｐがＣｏＬ１である場合、導電線ＬＢＬ１，ＳＢＬ１，ＷＢＬ１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。
【０２４０】
サブアレイＡｓｕｂ＿ｋは、例えば、メモリセルＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８），Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）を備える。
【０２４１】
サブアレイＡｓｕｂ＿ｋの例を、図３４ＡのサブアレイＡｓｕｂ＿１の等価回路を用いて説明する。
【０２４２】
図３４ＡのＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８）、Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）、ＷＬ１１〜ＷＬ１８、ＷＬｉ１〜ＷＬｉ８、ＳＷＬ１〜ＳＷＬｉ、ＳＢＬ１〜ＳＢＬｊ、ＷＢＬ１〜ＷＢＬｊ、ＬＢＬ１〜ＬＢＬｊ、ＱＷ、及び、ＱＳは、それぞれ、図３３のＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８）、Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）、ＷＬ１１〜ＷＬ１８、ＷＬｉ１〜ＷＬｉ８、ＳＷＬ１〜ＳＷＬｉ、ＳＢＬ１〜ＳＢＬｊ、ＷＢＬ１〜ＷＢＬｊ、ＬＢＬ１〜ＬＢＬｊ、ＱＷ、及び、ＱＳに対応する。
【０２４３】
導電線ＬＳＯＴは、第１の方向に延びる。セルユニットＭｉｊは、導電線ＬＳＯＴに対応し、複数のメモリセルＭＣ１〜ＭＣ８を含む。複数のメモリセルＭＣ１〜ＭＣ８の数は、ＮビットアクセスにおけるＮに対応する。本例では、複数のメモリセルＭＣ１〜ＭＣ８は、８個であるが、これに限定されることはない。例えば、複数のメモリセルＭＣ１〜ＭＣ８は、２個以上であればよい。
【０２４４】
複数のメモリセルＭＣ１〜ＭＣ８は、それぞれ、記憶素子ＭＴＪ１〜ＭＴＪ８と、トランジスタＴ１〜Ｔ８と、を備える。
【０２４５】
記憶素子ＭＴＪ１〜ＭＴＪ８は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子ＭＴＪ１〜ＭＴＪ８の各々は、可変の磁化方向を有する第１の磁性層（記憶層）と、不変の磁化方向を有する第２の磁性層（参照層）と、第１及び第２の磁性層間の非磁性層（トンネルバリア層）と、を備え、第１の磁性層は、導電線ＬＳＯＴに接触する。
【０２４６】
この場合、導電線ＬＳＯＴは、スピン軌道カップリング又はラシュバ効果により、記憶素子ＭＴＪ１〜ＭＴＪ８の第１の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線ＬＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。導電線ＬＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属の層に加えて、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などの金属の層を含む２層以上の多層構造にしてもよい。さらに導電線ＬＳＯＴは、上記に挙げたうちの単一の金属元素で結晶構造だけが異なる複数の層、上記に挙げたうちの単一の金属元素が酸化もしくは窒化した層を含む２層以上の多層構造にしてもよい。
【０２４７】
トランジスタＴ１〜Ｔ８は、例えば、それぞれ、ＮチャネルＦＥＴである。トランジスタＴ１〜Ｔ８は、半導体基板の上部に配置され、かつ、チャネル（電流経路）が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。
【０２４８】
記憶素子ＭＴＪｄ（ｄは、１〜８のうちの１つ）は、第１の端子（記憶層）及び第２の端子（参照層）を有し、第１の端子が導電線ＬＳＯＴに接続される。トランジスタＴｄは、第３の端子（ソース／ドレイン）、第４の端子（ソース／ドレイン）、第３及び第４の端子間のチャネル（電流経路）、及び、チャネルの発生を制御する制御電極（ゲート）を有し、第３の端子が第２の端子に接続される。
【０２４９】
導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８は、第１の方向に交差する第２の方向に延び、かつ、トランジスタＴ１〜Ｔ８の制御電極に接続される。導電線ＬＢＬ１〜ＬＢＬｊは、それぞれ、第１の方向に延び、かつ、トランジスタＴ１〜Ｔ８の第４の端子に接続される。
【０２５０】
導電線ＬＳＯＴは、第１及び第２の端部を有する。
【０２５１】
トランジスタＱＳは、導電線ＬＳＯＴの第１の端部及び導電線ＳＢＬ１〜ＳＢＬｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。トランジスタＱＷは、導電線ＬＳＯＴの第２の端部及び導電線ＷＢＬ１〜ＷＢＬｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。
【０２５２】
導電線ＳＷＬ１〜ＳＷＬｉは、第２の方向に延び、かつ、トランジスタＱＳ，ＱＷの制御電極に接続される。導電線ＳＢＬ１〜ＳＢＬｊ，ＷＢＬ１〜ＷＢＬｊは、それぞれ、第１の方向に延びる。
【０２５３】
本例では、導電線ＬＳＯＴの第１の端部にトランジスタＱＳが接続され、導電線ＬＳＯＴの第２の端部にトランジスタＱＷが接続されるが、それらのうちの１を省略してもよい。
【０２５４】
また、図３４Ｂに示すように、図３４ＡのトランジスタＴ１〜Ｔ８は、ダイオードＤ１〜Ｄ８に置き換えることも可能である。
【０２５５】
本例によれば、ＳＯＴ−ＭＲＡＭを実用化するためのアーキテクチャー又はレイアウトが実現される。これにより、各種システムで使用可能な不揮発性ＲＡＭを実現できる。
【０２５６】
図３５乃至図３７は、ＳＯＴ−ＭＲＡＭのデバイス構造の例を示している。
【０２５７】
これらの図において、Ｍｉｊ（ＭＣ１〜ＭＣ８，ＭＴＪ１〜ＭＴＪ８，Ｔ１〜Ｔ８）、ＷＬｉ１〜ＷＬｉ８、ＳＷＬｉ、ＳＢＬｊ、ＷＢＬｊ、ＬＢＬｊ、ＱＷ、及び、ＱＳは、それぞれ、図３３及び図３４ＡのＭｉｊ（ＭＣ１〜ＭＣ８，ＭＴＪ１〜ＭＴＪ８，Ｔ１〜Ｔ８）、ＷＬｉ１〜ＷＬｉ８、ＳＷＬｉ、ＳＢＬｊ、ＷＢＬｊ、ＬＢＬｊ、ＱＷ、及び、ＱＳに対応する。
【０２５８】
図３５の例では、導電線ＬＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱＳ，ＱＷは、半導体基板２１の表面領域内にいわゆる横型トランジスタ(ＦＥＴ)として配置される。
【０２５９】
記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線ＬＳＯＴ上に配置され、トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。また、導電線ＬＢＬｊ，ＳＢＬｊ，ＷＢＬｊは、トランジスタＴ１〜Ｔ８上に配置される。
【０２６０】
図３６の例では、導電線ＬＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱＳ，ＱＷ及び記憶素子ＭＴＪ１〜ＭＴＪ８は、導電線ＬＳＯＴ上に配置される。トランジスタＴ１〜Ｔ８は、記憶素子ＭＴＪ１〜ＭＴＪ８上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【０２６１】
また、導電線ＬＢＬｊは、トランジスタＴ１〜Ｔ８上に配置され、かつ、導電線ＳＢＬｊ，ＷＢＬｊは、トランジスタＱＳ，ＱＷ上に配置される。
【０２６２】
図３７の例では、導電線ＬＢＬｊ，ＳＢＬｊ，ＷＢＬｊは、半導体基板２１の上部に配置される。トランジスタＴ１〜Ｔ８は、導電線ＬＢＬｊ上に配置され、かつ、トランジスタＱＳ，ＱＷは、導電線ＳＢＬｊ，ＷＢＬｊ上に配置される。記憶素子ＭＴＪ１〜ＭＴＪ８は、トランジスタＴ１〜Ｔ８上に配置される。
【０２６３】
また、導電線ＬＳＯＴは、トランジスタＴ１〜Ｔ８上、及び、トランジスタＱＳ，ＱＷ上に配置される。トランジスタＱＳ，ＱＷ及びトランジスタＴ１〜Ｔ８は、いわゆる縦型トランジスタである。
【０２６４】
図３５乃至図３７の例において、記憶素子ＭＴＪ１〜ＭＴＪ８は、可変の磁化方向を有する第１の磁性層（記憶層）２２と、不変の磁化方向を有する第２の磁性層（参照層）２３と、第１及び第２の磁性層２２，２３間の非磁性層（トンネルバリア層）２４と、を備え、第１の磁性層２２は、導電線ＬＳＯＴに接触する。
【０２６５】
また、第１及び第２の磁性層２２，２３は、半導体基板２１の表面に沿う面内方向で、かつ、導電線ＬＳＯＴが延びる第１の方向に交差する第２の方向に、磁化容易軸を有する。
【０２６６】
尚、図３５及び図３６の各メモリセルのデバイス構造の例としては、図１２乃至図１４で説明した構造を採用することができる。また、図３７の各メモリセルのデバイス構造は、図１２乃至図１４の構造を上下逆にすればよい。
【０２６７】
図１２乃至図１４のメモリセルの特徴は、リード動作において使用するリード電流Ｉｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉｗｒｉｔｅの電流パスと、が異なることにある。従って、第１の例で説明したように、メモリセルの微細化などが原因し、リード電流Ｉｒｅａｄ及びライト電流Ｉｗｒｉｔｅが共に小さくなっても、熱擾乱耐性Δを考慮して、両者のマージンを十分に確保することができる。
【０２６８】
図３８は、図３３のワード線デコーダ／ドライバの例を示している。
【０２６９】
ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８、及び、導電線ＳＷＬ１〜ＳＷＬｉを、アクティベート又はデアクティベートする機能を有する。
【０２７０】
オア回路３１及びアンド回路３２１〜３２ｉ，３２１１〜３２１８，３２ｉ１〜３２ｉ８，３２’１１〜３２’１８，３２’ｉ１〜３２’ｉ８は、デコード回路である。
【０２７１】
例えば、リード動作の場合、図３３の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図３３の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。
【０２７２】
ロウアドレス信号Ａｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２Ｒの関係を有する。
【０２７３】
リード動作又はライト動作において、ロウアドレス信号Ａｒｏｗがワード線デコーダ／ドライバ１７に入力されると、ロウアドレス信号Ａｒｏｗ１〜Ａｒｏｗｉのうちの１つの全ビット（Ｒビット）が、１になる。
【０２７４】
例えば、ロウアドレス信号Ａｒｏｗが００…００（全て０）の場合、ロウアドレス信号Ａｒｏｗ１の全ビットが１となるため、アンド回路３２１の出力信号が１となる。この場合、ドライブ回路３４１は、導電線ＳＷＬ１をアクティブにする。また、ロウアドレス信号Ａｒｏｗが１１…１１（全て１）の場合、ロウアドレス信号Ａｒｏｗｉの全ビットが１となるため、アンド回路３２ｉの出力信号が１となる。この場合、ドライブ回路３４ｉは、導電線ＳＷＬｉをアクティブにする。
【０２７５】
ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ライト動作において使用する要素である。ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ロウアドレス信号Ａｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８のアクティブ／ノンアクティブを制御する。これについては、後述する。
【０２７６】
シフトレジスタ４３は、リード動作において使用する要素である。シフトレジスタ４３は、ロウアドレス信号Ａｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８のアクティブ／ノンアクティブを制御する。これについても、後述する。
【０２７７】
ドライブ回路３３１１〜３３１８，３３ｉ１〜３３ｉ８，３３’１１〜３３’１８，３３’ｉ１〜３３’ｉ８は、それぞれ、アンド回路３２１１〜３２１８，３２ｉ１〜３２ｉ８，３２’１１〜３２’１８，３２’ｉ１〜３２’ｉ８に対応する。
【０２７８】
アンド回路３２１の出力信号がアクティブ（１）の場合、アンド回路３２１１〜３２１８，３２’１１〜３２’１８の出力信号は、アクティブになり得る。また、アンド回路３２ｉの出力信号がアクティブ（１）の場合、アンド回路３２ｉ１〜３２ｉ８，３２’ｉ１〜３２’ｉ８の出力信号は、アクティブになり得る。
【０２７９】
図３９は、図３３のリード／ライト回路の例を示している。
【０２８０】
リード／ライト回路１５は、リード動作又はライト動作において、図３３の内部コントローラ１３−２からの指示に基づき、マルチビットアクセス及びシングルビットアクセスの１つを選択し、かつ、リード動作又はライト動作を実行する。
【０２８１】
リード／ライト回路１５は、リード回路と、ライト回路と、を備える。
【０２８２】
ライト回路は、ＲＯＭ３５、セレクタ（マルチプレクサ）３６、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂ、トランスファーゲートＴＧ、及び、電圧アシストドライバ４２を含む。
【０２８３】
ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、互いに逆向きの第１のライト電流及び第２のライト電流のうちの１つを、例えば、図３５乃至図３７の導電線ＬＳＯＴに発生させる機能を有する。
【０２８４】
ここで、第１のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図３５乃至図３７の記憶素子ＭＴＪ１〜ＭＴＪ８に０をライトする、即ち、図３５乃至図３７の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をパラレル状態にするための電流である。
【０２８５】
また、第２のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図３５乃至図３７の記憶素子ＭＴＪ１〜ＭＴＪ８に１をライトする、即ち、図３５乃至図３７の記憶素子ＭＴＪ１〜ＭＴＪ８の第１及び第２の磁性層２２，２３の磁化方向の関係をアンチパラレル状態にするための電流である。
【０２８６】
電圧アシストドライバ４２は、上述の第１及び第２のライト電流を用いた０／１−ライト動作において、記憶素子ＭＴＪ１〜ＭＴＪ８にライト動作を行い易くする電圧を印加する機能を有する。
【０２８７】
例えば、電圧アシストドライバ４２が、アシスト電位Ｖｄｄ＿Ｗ２を、例えば、図３５乃至図３７のＬＢＬｊに印加すると、トランジスタＴ１〜Ｔ８のオン／オフに依存して、第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ１〜ＭＴＪ８に選択的に発生する。
【０２８８】
リード回路は、センス回路４５及びシフトレジスタ４６を含む。
【０２８９】
リードドライバ４４は、リード電流を発生させる選択電位Ｖｄｄ＿ｒを、例えば、図３５乃至図３７の導電線ＬＢＬｊに印加する機能を有する。
【０２９０】
例えば、リードドライバ４４が、選択電位Ｖｄｄ＿ｒを、例えば、図３５乃至図３７のＬＢＬｊに印加すると、トランジスタＴ１〜Ｔ８のオン／オフに依存して、記憶素子ＭＴＪ１〜ＭＴＪ８に選択的にリード電流を流すことができる。
【０２９１】
センス回路４５は、例えば、１つのリード／ライト回路１５内に１つ設けられる。即ち、センス回路４５は、１つのブロック（メモリコア）ＢＫ＿ｋ内に１つだけ設けられる。
【０２９２】
センス回路４５は、例えば、図１７に示すように、センスアンプＳＡｎ、クランプトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｃｌａｍｐ、イコライズトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｅｑｕ、及び、リセットトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑｒｓｔを含む。
【０２９３】
センス回路４５については、ＳＯＴ−ＭＲＡＭの第１の例で既に説明したので、ここでの説明を省略する。
【０２９４】
次に、図３８のワード線デコーダ／ドライバ１７、及び、図３９のリード／ライト回路１５を用いたリード動作の例及びライト動作の例を説明する。
【０２９５】
・ライト動作  
［マルチビットアクセス］  
図３３の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのライトコマンドＣＭＤを受けると、マルチビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、マルチビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。
【０２９６】
１回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）に同一データ（例えば、０）をライトする動作である。
【０２９７】
まず、図３８のワード線デコーダ／ドライバ１７において、ライトイネーブル信号ＷＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、ロウアドレス信号Ａｒｏｗｉの全ビットが１となり、アンド回路３２ｉの出力信号が１となる。この場合、ドライバ３４ｉは、導電線ＳＷＬｉをアクティベートする。
【０２９８】
また、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。制御信号ＷＥ１／２は、１回目のライト動作及び２回目のライト動作のうちの１つを選択する信号であり、例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。
【０２９９】
即ち、セレクタ３９は、ＲＯＭ３７を選択し、ＲＯＭデータとしてオール１（１１１１１１１１）を出力する。また、マルチビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌを用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。
【０３００】
従って、アンド回路３２ｉの出力信号が１である場合、複数のアンド回路３２ｉ１〜３２ｉ８の全ては、出力信号として１を出力する。この場合、複数のドライバ３３ｉ１〜３３ｉ８は、複数の導電線ＷＬｉ１〜ＷＬｉ８をアクティベートする。
【０３０１】
一方、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖｓｓを出力する。
【０３０２】
また、ライト動作では、制御信号ＷＥｎがアクティブ（ハイレベル）になるため、トランスファーゲートＴＧは、オンである。
【０３０３】
従って、ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図４０に示すように、ライト電流（第１のライト電流）Ｉｗｒｉｔｅは、導電線ＷＢＬｊから導電線ＳＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において右から左に向かって流れる。
【０３０４】
また、図３９のリード／ライト回路１５において、制御信号φＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖｄｄ＿Ｗ２を印加する。
【０３０５】
１回目のライト動作では、例えば、図４０に示すように、複数の導電線ＷＬｉ１〜ＷＬｉ８の全てがアクティベートされているため、複数のトランジスタＴ１〜Ｔ８の全てがオンである。これは、複数の記憶素子ＭＴＪ１〜ＭＴＪ８の全てにアシスト電位Ｖｄｄ＿Ｗ２が印加された状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅが流れることを意味する。
【０３０６】
結果として、１回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）の全てに同一データがライトされる。但し、ここでは、１回目のライト動作において、０をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８の全てをパラレル状態にするものとする。
【０３０７】
２回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）にライトされた同一データ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。
【０３０８】
まず、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。
【０３０９】
この場合、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、データレジスタ３８を選択し、データレジスタ３８内に記憶されたライトデータ（例えば、０１０１１１００）を出力する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、マルチビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌを用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。
【０３１０】
従って、複数のアンド回路３２ｉ１〜３２ｉ８は、ライトデータに応じた出力信号（例えば、０１０１１１００）を出力する。この時、複数のドライバ３３ｉ１〜３３ｉ８の各々は、例えば、ライトデータが１の場合、対応する導電線ＷＬｉ１〜ＷＬｉ８をアクティベートし、ライトデータが０の場合、対応する導電線ＷＬｉ１〜ＷＬｉ８をデアクティベートする。
【０３１１】
また、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖｓｓを出力する。
【０３１２】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。また、制御信号φＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖｄｄ＿Ｗ２を印加する。
【０３１３】
この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図４１に示すように、ライト電流（第２のライト電流）Ｉｗｒｉｔｅは、導電線ＳＢＬｊから導電線ＷＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において左から右に向かって流れる。
【０３１４】
即ち、例えば、図４１に示すように、ライトデータが０１０１１１００の場合、トランジスタＴ１，Ｔ３，Ｔ７，Ｔ８がオフになり、かつ、トランジスタＴ２，Ｔ４，Ｔ５，Ｔ６がオンになる。また、記憶素子ＭＴＪ２，ＭＴＪ４，ＭＴＪ５，ＭＴＪ６にアシスト電位Ｖｄｄ＿Ｗ２が印加された状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅが導電線ＳＢＬｊから導電線ＷＢＬｊに向かって流れる。
【０３１５】
結果として、２回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ１，ＭＴＪ３，ＭＴＪ７，ＭＴＪ８のデータは、０が保持される、即ち、０がライトされる。また、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ２，ＭＴＪ４，ＭＴＪ５，ＭＴＪ６のデータは、０から１に変化される、即ち、１がライトされる。
【０３１６】
但し、ここでは、２回目のライト動作において、複数の記憶素子ＭＴＪ１〜ＭＴＪ８に選択的に１をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８を選択的にパラレル状態からアンチパラレル状態に変化させるものとする。
【０３１７】
［シングルビットアクセス］  
図３３の内部コントローラ１３−２は、例えば、ランダムアクセスのライトコマンドＣＭＤを受けると、シングルビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、シングルビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。
【０３１８】
１回目のライト動作は、ライト対象としてのシングルビットに所定のデータ（例えば、０）をライトする動作である。
【０３１９】
まず、図３８のワード線デコーダ／ドライバ１７において、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＳＷＬｉは、ドライバ３４ｉによりアクティベートされる。
【０３２０】
次に、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。
【０３２１】
この場合、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、ＲＯＭ３７を選択し、ＲＯＭデータとしてオール１（１１１１１１１１）を出力する。また、シングルビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌを用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。
【０３２２】
例えば、記憶素子ＭＴＪ４をライト対象とする場合、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ４に対応する１ビットが１に設定される。この場合、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。
【０３２３】
従って、複数のアンド回路３２ｉ１〜３２ｉ８のうち、アンド回路３２ｉ４は、出力信号として１を出力し、残りのアンド回路３２ｉ１〜３２ｉ３，３２ｉ５〜３２ｉ８は、出力信号として０を出力する。この時、複数のドライバ３３ｉ１〜３３ｉ８のうち、ドライバ３３ｉ４は、導電線ＷＬｉ４をアクティベートし、残りのドライバ３３ｉ１〜３３ｉ３，３３ｉ５〜３３ｉ８は、導電線ＷＬｉ１〜ＷＬｉ３，ＷＬｉ５〜ＷＬｉ８をデアクティベートする。
【０３２４】
また、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖｓｓを出力する。
【０３２５】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。また、制御信号φＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖｄｄ＿Ｗ２を印加する。
【０３２６】
この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図４２に示すように、ライト電流（第１のライト電流）Ｉｗｒｉｔｅは、導電線ＷＢＬｊから導電線ＳＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において右から左に向かって流れる。
【０３２７】
即ち、例えば、図４２に示すように、記憶素子ＭＴＪ４にアシスト電位Ｖｄｄ＿Ｗ２が印加され、かつ、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８にアシスト電位Ｖｄｄ＿Ｗ２が印加されていない状態において、ライト電流（第１のライト電流）Ｉｗｒｉｔｅが導電線ＷＢＬｊから導電線ＳＢＬｊに向かって流れる。
【０３２８】
結果として、１回目のライト動作では、ライト対象としてのシングルビット、例えば、記憶素子ＭＴＪ４に所定のデータ（例えば、０）がライトされる。
【０３２９】
また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、１回目のライト動作において、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータが０に変化することはなく、これら記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータは保護される。
【０３３０】
２回目のライト動作は、ライト対象としてのシングルビットにライトされた所定のデータ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。
【０３３１】
まず、図３８のワード線デコーダ／ドライバ１７において、導電線ＷＬｉ４，ＳＷＬｉは、アクティベートされた状態が保持される。
【０３３２】
次に、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。
【０３３３】
この場合、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖｄｄ＿Ｗ１をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖｓｓを出力する。
【０３３４】
ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。また、制御信号φＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖｄｄ＿Ｗ２を印加する。
【０３３５】
この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬｊであると仮定すると、例えば、図４３に示すように、ライト電流（第２のライト電流）Ｉｗｒｉｔｅは、導電線ＳＢＬｊから導電線ＷＢＬｊに向かって、即ち、導電線ＬＳＯＴ内において左から右に向かって流れる。
【０３３６】
また、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、×××１××××）を出力する。但し、×は、無効データ（Invalid data）を意味する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、シングルビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗｓｅｌを用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。
【０３３７】
例えば、１回目のライト動作において記憶素子ＭＴＪ４がライト対象である場合、２回目のライト動作においても、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ４に対応する１ビットが１に設定される。即ち、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。
【０３３８】
従って、複数のアンド回路３２ｉ１〜３２ｉ８のうち、アンド回路３２ｉ４は、ライトデータに応じた出力信号（例えば、１）を出力する。この時、ドライバ３３ｉ４は、例えば、ライトデータが１の場合、導電線ＷＬｉ４をアクティベートし、ライトデータが０の場合、導電線ＷＬｉ４をデアクティベートする。
【０３３９】
また、複数のアンド回路３２ｉ１〜３２ｉ８のうち、アンド回路３２ｉ１〜３２ｉ３，３２ｉ５〜３２ｉ８は、例えば、０を出力する。この時、ドライバ３３ｉ１〜３３ｉ３，３３ｉ５〜３３ｉ８は、例えば、導電線ＷＬｉ１〜ＷＬｉ３，ＷＬｉ５〜ＷＬｉ８をデアクティベートする。
【０３４０】
即ち、例えば、図４３に示すように、ライトデータが×××１××××であり、かつ、マスクデータが０００１００００である場合、記憶素子ＭＴＪ４にアシスト電位Ｖｄｄ＿Ｗ２が印加され、かつ、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８にアシスト電位Ｖｄｄ＿Ｗ２が印加されない状態において、ライト電流（第２のライト電流）Ｉｗｒｉｔｅが導電線ＳＢＬｊから導電線ＷＢＬｊに向かって流れる。
【０３４１】
結果として、２回目のライト動作では、ライト対象としてのシングルビット、例えば、憶素子ＭＴＪ４のデータは、所定のデータ（例えば、０）から１に変化される、即ち、１がライトされる。一方、ライトデータが０のときは、記憶素子ＭＴＪ４のデータは、所定のデータ（例えば、０）が保持される、即ち、０がライトされる。
【０３４２】
また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、２回目のライト動作においても、記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータが１に変化することはなく、これら記憶素子ＭＴＪ１〜ＭＴＪ３，ＭＴＪ５〜ＭＴＪ８のデータは保護される。
【０３４３】
・リード動作  
［マルチビットアクセス］  
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのリードコマンドＣＭＤを受けると、マルチビットアクセスによるリード動作を制御する。
【０３４４】
まず、図３８のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＳＷＬｉは、ドライバ３４ｉによりアクティベートされる。
【０３４５】
次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒｓｅｌを用いて、シフトレジスタ４３に記憶される８ビットのうちの１ビットが、順次、１となるように設定する。この場合、複数のドライバ３３’ｉ１〜３３’ｉ８は、順次、複数の導電線ＷＬｉ１〜ＷＬｉ８をアクティベートする。
【０３４６】
例えば、複数の導電線ＷＬｉ１〜ＷＬｉ８は、１本ずつ、アクティベートされ、かつ、アクティベートされた１本の導電線ＷＬｉｄ（ｄは、１〜８のうちの１つ）以外の７本の導電線は、デアクティベートされる。また、図１７のφｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖｓｓに設定される。
【０３４７】
また、図３９のリード／ライト回路１５において、制御信号φＲＥは、アクティブ（１）になるため、ドライバ４４は、リード電流を発生させる選択電位Ｖｄｄ＿ｒを導電線ＬＢＬに印加する。
【０３４８】
この場合、例えば、図４４に示すように、メモリセルＭＣ１内のトランジスタＴ１がオンになると、リード電流Ｉｒｅａｄは、導電線ＬＢＬｊから、記憶素子ＭＴＪ１を経由して、導電線ＬＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ１のデータは、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。
【０３４９】
同様に、トランジスタＴ２〜Ｔ８が、順次、オンに設定されることにより、記憶素子ＭＴＪ２〜ＭＴＪ８のデータは、順次、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。
【０３５０】
結果として、８回のリード動作により、シーケンシャルアクセスの対象となるマルチビット（８ビット）が、リードデータ（例えば、０１０１１１００）として、シフトレジスタ４６内に記憶される。これらマルチビットは、リードデータＤＡとして、図３３のインターフェース１３−１にまとめて転送される。
【０３５１】
［シングルビットアクセス］  
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのリードコマンドＣＭＤを受けると、シングルビットアクセスによるリード動作を制御する。
【０３５２】
まず、図３８のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２ｉの出力信号が１となる。従って、導電線ＳＷＬｉは、ドライバ３４ｉによりアクティベートされる。
【０３５３】
次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒｓｅｌを用いて、シフトレジスタ４３に記憶される８ビットのうち、リード対象となる１ビットが１となるように設定する。例えば、リード対象としての記憶素子がＭＴＪ４である場合、図７の内部コントローラ１３−２は、シフトレジスタ４３内に記憶される８ビットが、０００１００００となるように、シフトレジスタ４３を制御する。
【０３５４】
この場合、複数のドライバ３３’ｉ１〜３３’ｉ８のうち、ドライバ３３’ｉ４は、導電線ＷＬｉ４をアクティベートし、残りの７個のドライバ３３’ｉ１〜３３’ｉ３，３３’ｉ５〜３３’ｉ８は、導電線ＷＬｉ１〜ＷＬｉ３，ＷＬｉ５〜ＷＬｉ８をデアクティベートする。また、図１７のφｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖｓｓに設定される。
【０３５５】
従って、例えば、図４５に示すように、リード電流Ｉｒｅａｄは、導電線ＬＢＬｊから、トランジスタＴ４及び記憶素子ＭＴＪ４を経由して、導電線ＬＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ４のデータは、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。結果として、シフトレジスタ４６は、リードデータとして、例えば、×××１××××を記憶する。
【０３５６】
シフトレジスタ４６内に記憶された有効データ（リードデータ）は、リードデータＤＡとして、図３３のインターフェース１３−１に転送される。
【０３５７】
・  第３の例  
図４６乃至図４８は、第３の例に係わるＳＯＴ−ＭＲＡＭを示している。
【０３５８】
この変形例は、第２の例、即ち、図３３〜図４５に示すＳＯＴ−ＭＲＡＭにおいて、いわゆる分割ワード線構造（divided word line structure）を採用した点に特徴を有する。
【０３５９】
図４６は、ＳＯＴ−ＭＲＡＭの第３の例を示している。
【０３６０】
ＳＯＴ−ＭＲＡＭ  １３ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、ワード線デコーダ／ドライバ１７、及び、サブデコーダ／ドライバＳＤ１１〜ＳＤ１ｎ，ＳＤｉ１〜ＳＤｉｎを備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。
【０３６１】
コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。
【０３６２】
内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ，ＲＥ，ＷＥ１／２，Ｗｓｅｌ＿１〜Ｗｓｅｌ＿ｎ，Ｒｓｅｌ＿１〜Ｒｓｅｌ＿ｎ，ＲＥ１〜ＲＥｎ，ＳＥ１〜ＳＥｎを出力する。
【０３６３】
アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡｒｏｗと、カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎに分けられる。ロウアドレスＡｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡｃｏｌ＿１〜Ａｃｏｌ＿ｎは、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。
【０３６４】
ＤＡ１〜ＤＡｎは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。
【０３６５】
各ブロックＢＫ＿ｋは、サブアレイＡｓｕｂ＿ｋ、リード／ライト回路１５、及び、カラムセレクタ１６を備える。
【０３６６】
カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ１〜ＣｏＬｊのうちの１つを選択し、選択された１つのカラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬｐがＣｏＬ１である場合、導電線ＬＢＬ１，ＳＢＬ１，ＷＢＬ１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。
【０３６７】
サブアレイＡｓｕｂ＿ｋは、例えば、メモリセルＭ１１（ＭＣ１〜ＭＣ８）〜Ｍ１ｊ（ＭＣ１〜ＭＣ８），Ｍｉ１（ＭＣ１〜ＭＣ８）〜Ｍｉｊ（ＭＣ１〜ＭＣ８）を備える。サブアレイＡｓｕｂ＿ｋは、第２の例、例えば、図３４Ａ又は図３４Ｂに示すサブアレイＡｓｕｂ＿１と同じであるため、ここでの説明を省略する。
【０３６８】
図４７は、図４６のワード線デコーダ／ドライバの例を示している。
【０３６９】
ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＳＷＬ１〜ＳＷＬｉ、及び、グローバル導電線ＧＷＬ１〜ＧＷＬｉを、アクティベート又はデアクティベートする機能を有する。
【０３７０】
オア回路３１及びアンド回路３２１〜３２ｉは、デコード回路である。
【０３７１】
例えば、リード動作の場合、図４６の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図４６の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。
【０３７２】
ロウアドレス信号Ａｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２Ｒの関係を有する。
【０３７３】
リード動作又はライト動作において、ロウアドレス信号Ａｒｏｗがワード線デコーダ／ドライバ１７に入力されると、ロウアドレス信号Ａｒｏｗ１〜Ａｒｏｗｉのうちの１つの全ビット（Ｒビット）が、１になる。
【０３７４】
例えば、ロウアドレス信号Ａｒｏｗが００…００（全て０）の場合、ロウアドレス信号Ａｒｏｗ１の全ビットが１となるため、アンド回路３２１の出力信号が１となる。この場合、ドライブ回路３３１は、グローバル導電線ＧＷＬ１をアクティブにし、ドライブ回路３４１は、導電線ＳＷＬ１をアクティブにする。
【０３７５】
また、ロウアドレス信号Ａｒｏｗが１１…１１（全て１）の場合、ロウアドレス信号Ａｒｏｗｉの全ビットが１となるため、アンド回路３２ｉの出力信号が１となる。この場合、ドライブ回路３３ｉは、グローバル導電線ＧＷＬｉをアクティブにし、ドライブ回路３４ｉは、導電線ＳＷＬｉをアクティブにする。
【０３７６】
図４８は、図４６のサブデコーダ／ドライバの例を示している。
【０３７７】
サブデコーダ／ドライバＳＤ１１は、リード動作又はライト動作において、導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８をアクティベート又はデアクティベートする機能を有する。
【０３７８】
ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ライト動作において使用する要素である。ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ロウアドレス信号Ａｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８のアクティブ／ノンアクティブを制御する。
【０３７９】
シフトレジスタ４３は、リード動作において使用する要素である。シフトレジスタ４３は、ロウアドレス信号Ａｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ１１〜ＷＬ１８，ＷＬｉ１〜ＷＬｉ８のアクティブ／ノンアクティブを制御する。
【０３８０】
ドライブ回路３３１１〜３３１８，３３ｉ１〜３３ｉ８，３３’１１〜３３’１８，３３’ｉ１〜３３’ｉ８は、それぞれ、アンド回路３２１１〜３２１８，３２ｉ１〜３２ｉ８，３２’１１〜３２’１８，３２’ｉ１〜３２’ｉ８に対応する。
【０３８１】
図４７のアンド回路３２１の出力信号がアクティブ（１）であり、グローバル導電線ＧＷＬ１がアクティベートされている場合、アンド回路３２１１〜３２１８，３２’１１〜３２’１８の出力信号は、アクティブになり得る。また、図４７のアンド回路３２ｉの出力信号がアクティブ（１）であり、グローバル導電線ＧＷＬｉがアクティベートされている場合、アンド回路３２ｉ１〜３２ｉ８，３２’ｉ１〜３２’ｉ８の出力信号は、アクティブになり得る。
【０３８２】
図４６のリード／ライト回路１５は、第２の例で説明した図３９のリード／ライト回路１５と同じであるため、ここでの説明を省略する。
【０３８３】
また、図４７のワード線デコーダ／ドライバ１７、図４８のサブデコーダ／ドライバＳＤ１１、及び、図３９のリード／ライト回路１５を用いたリード動作の例及びライト動作は、第２の例で説明したリード動作の例及びライト動作の例と同じであるため、ここでの詳細な説明を省略する。
【０３８４】
ここで、第２の例（共有ビット線構造）では、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに対してライトデータを並行にライトできない。これに対し、第３の例（共有ビット線構造＋分割ワード線構造）は、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに対してライトデータを並行にライトできる。
【０３８５】
図４９は、第１の例（図７）、第２の例（図３３）、及び、第３の例（図４６）を比較したものである。
【０３８６】
図７の第１の例（共有ワード線構造）では、ライトデータは、例えば、カラム側から導電線ＬＢＬ１〜ＬＢＬ８の電位を制御することにより、メモリセルＭＣ１〜ＭＣ８にライトされる。従って、図７の第１の例は、ライトデータを、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに並行にライトできる。
【０３８７】
但し、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎにおいて、ライト対象となるメモリセルＭＣ１〜ＭＣ８は、ワード線デコーダ／ドライバ１７により選択された同一ロウ内に限定される。
【０３８８】
これに対し、図３３の第２の例（共有ビット線構造）では、ライトデータは、例えば、ロウ側から導電線ＷＬｉ１〜ＷＬｉ８の電位を制御することにより、メモリセルＭＣ１〜ＭＣ８にライトされる。従って、図３３の第２の例は、ライトデータを、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに並行にライトできない。
【０３８９】
この第２の例の問題点を解決するのが第３の例である。
【０３９０】
図４６の第３の例（共有ビット線＋分割ワード線構造）では、ライトデータは、例えば、ロウ側から導電線ＷＬｉ１〜ＷＬｉ８の電位を制御することにより、メモリセルＭＣ１〜ＭＣ８にライトされる。しかし、第３の例では、第２の例とは異なり、例えば、複数のサブデコーダ／ドライバＳＤ１１〜ＳＤ１ｎが複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに対応して設けられる。
【０３９１】
従って、ライトデータは、例えば、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎを用いて、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎごとに、導電線ＷＬｉ１〜ＷＬｉ８の電位を制御することにより、メモリセルＭＣ１〜ＭＣ８にライトされる。
【０３９２】
即ち、図４６の第３の例は、ライトデータを複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎに並行にライトできる。
【０３９３】
但し、複数のサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎにおいて、ライト対象となるメモリセルＭＣ１〜ＭＣ８は、ワード線デコーダ／ドライバ１７により選択された同一ロウ内に限定される。
【０３９４】
（レイアウト）  
図５０は、図３３乃至図４９で説明したＳＯＴ−ＭＲＡＭを簡略化したものである。図５１乃至図５４は、図５０のＳＯＴ−ＭＲＡＭの変形例である。ここでは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂのレイアウトの例を説明する。
【０３９５】
図５０乃至図５４において、例えば、図３３又は図４６に開示される要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０３９６】
図５０のＳＯＴ−ＭＲＡＭは、例えば、マルチビットアクセスでパラレルにアクセスされる複数のメモリセルＭＣ１〜ＭＣ８が、それら複数のメモリセルＭＣ１〜ＭＣ８を選択する１本の導電線（ビット線）ＬＢＬを共有する、いわゆる共有ビット線（shared bit line）アーキテクチャーを有する。
【０３９７】
また、図５０のＳＯＴ−ＭＲＡＭは、複数のメモリセルＭＣ１〜ＭＣ８に共有される導電線ＬＳＯＴにライト電流を流すための導電線ＷＢＬ１〜ＷＢＬｊ、ＳＢＬ１〜ＳＢＬｊが、導電線ＬＢＬ１が延びる第１の方向に延びる、いわゆるカラム方向延伸構造を有する。
【０３９８】
この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロック（メモリコア）ＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）ごとに、リード／ライト回路１５内に配置される。ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、複数のカラムＣｏＬ１〜ＣｏＬｊに共有される。
【０３９９】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、リード／ライト回路１５の上部に配置され、第１の方向に交差する第２の方向に延びる。
【０４００】
図５１のＳＯＴ−ＭＲＡＭは、図５０のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。
【０４０１】
但し、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロックＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）内において、カラムＣｏＬｐ（ｐは、１〜ｊのうちの１つ）ごとに設けられる。この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎ及びカラムセレクタ１６間にレイアウトされる。
【０４０２】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂの上部に配置され、第２の方向に延びる。
【０４０３】
図５２のＳＯＴ−ＭＲＡＭは、図５１のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。
【０４０４】
但し、図５２の例は、図５１の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿ＡがサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、ライトドライバ／シンカーＤ／Ｓ＿ＢがサブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる点が異なる。
【０４０５】
また、ライトドライバ／シンカーＤ／Ｓ＿Ａに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａの上部に配置され、第２の方向に延びる。ライトドライバ／シンカーＤ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１及び接地電位Ｖｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ｂの上部に配置され、第２の方向に延びる。
【０４０６】
図５３のＳＯＴ−ＭＲＡＭは、図５２のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。
【０４０７】
但し、図５３の例は、図５２の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿Ａが、Ｄ／Ｓ＿Ａドライバと、Ｄ／Ｓ＿Ａシンカーと、に分割され、かつ、ライトドライバ／シンカーＤ／Ｓ＿Ｂが、Ｄ／Ｓ＿Ｂドライバと、Ｄ／Ｓ＿Ｂシンカーと、に分割される点が異なる。
【０４０８】
また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる。
【０４０９】
Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第２の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第２の方向に延びる。
【０４１０】
図５４のＳＯＴ−ＭＲＡＭは、図５３のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャーを有する。
【０４１１】
但し、図５４の例は、図５３の例と比べると、複数のメモリセルＭＣ１〜ＭＣ８に共有される導電線ＬＳＯＴにライト電流を流すための導電線ＷＢＬ１〜ＷＢＬｊ、ＳＢＬ１〜ＳＢＬｊが、導電線ＬＢＬ１〜ＬＢＬｊが延びる第１の方向に交差する第２の方向延びる、いわゆるロウ方向延伸構造を有する。
【０４１２】
この場合、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（第２の方向の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（第２の方向の端部）にレイアウトされる。
【０４１３】
例えば、同図に示すように、奇数番目のブロックＢＫ＿ｋ（ｋは、１，３，５，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（左側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（右側の端部）にレイアウトされる。
【０４１４】
また、偶数番目のブロックＢＫ＿ｋ（ｋは、２，４，６，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの一端（右側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡｓｕｂ＿１〜Ａｓｕｂ＿ｎの他端（左側の端部）にレイアウトされる。
【０４１５】
また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第１の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第１の方向に延びる。
【０４１６】
図５３及び図５４のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーは、例えば、第１の例、即ち、図２９乃至図３２のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーと同じであるため、ここでの説明を省略する。
【０４１７】
図５０乃至図５４の例のうち、図５３の例は、カラムＣｏＬｐごとに、ライトドライバ／シンカー（Ｄ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカー）が設けられる。また、Ｖｓｓを供給する電源線ＰＳＬと、Ｖｄｄ＿Ｗ１を供給する電源線ＰＳＬとが、互いに離れて配置される。従って、図５３の例は、最も望ましいと考えられる。
【０４１８】
（むすび）  
以上、実施形態によれば、各種システムで使用可能な不揮発性ＲＡＭを実現できる。
【０４１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４２０】
１０：  プロセッサ、  １１：  ＣＰＵ、  １２：  メモリコントローラ、  １３：  不揮発性ＲＡＭ、  １４：  メモリモジュール、  １５：  リード／ライト回路、  １６：  カラムセレクタ、  １７：  ワード線デコーダ／ドライバ。
【図１】
2018022545.tif 000003
【図２】
2018022545.tif 000004
【図３】
2018022545.tif 000005
【図４】
2018022545.tif 000006
【図５】
2018022545.tif 000007
【図６】
2018022545.tif 000008
【図７】
2018022545.tif 000009
【図８】
2018022545.tif 000010
【図９】
2018022545.tif 000011
【図１０】
2018022545.tif 000012
【図１１】
2018022545.tif 000013
【図１２】
2018022545.tif 000014
【図１３】
2018022545.tif 000015
【図１４】
2018022545.tif 000016
【図１５】
2018022545.tif 000017
【図１６Ａ】
2018022545.tif 000018
【図１６Ｂ】
2018022545.tif 000019
【図１７】
2018022545.tif 000020
【図１８Ａ】
2018022545.tif 000021
【図１８Ｂ】
2018022545.tif 000022
【図１９Ａ】
2018022545.tif 000023
【図１９Ｂ】
2018022545.tif 000024
【図２０Ａ】
2018022545.tif 000025
【図２０Ｂ】
2018022545.tif 000026
【図２１Ａ】
2018022545.tif 000027
【図２１Ｂ】
2018022545.tif 000028
【図２２】
2018022545.tif 000029
【図２３】
2018022545.tif 000030
【図２４】
2018022545.tif 000031
【図２５】
2018022545.tif 000032
【図２６】
2018022545.tif 000033
【図２７】
2018022545.tif 000034
【図２８】
2018022545.tif 000035
【図２９】
2018022545.tif 000036
【図３０】
2018022545.tif 000037
【図３１】
2018022545.tif 000038
【図３２】
2018022545.tif 000039
【図３３】
2018022545.tif 000040
【図３４Ａ】
2018022545.tif 000041
【図３４Ｂ】
2018022545.tif 000042
【図３５】
2018022545.tif 000043
【図３６】
2018022545.tif 000044
【図３７】
2018022545.tif 000045
【図３８】
2018022545.tif 000046
【図３９】
2018022545.tif 000047
【図４０】
2018022545.tif 000048
【図４１】
2018022545.tif 000049
【図４２】
2018022545.tif 000050
【図４３】
2018022545.tif 000051
【図４４】
2018022545.tif 000052
【図４５】
2018022545.tif 000053
【図４６】
2018022545.tif 000054
【図４７】
2018022545.tif 000055
【図４８】
2018022545.tif 000056
【図４９】
2018022545.tif 000057
【図５０】
2018022545.tif 000058
【図５１】
2018022545.tif 000059
【図５２】
2018022545.tif 000060
【図５３】
2018022545.tif 000061
【図５４】
2018022545.tif 000062
【手続補正書】
【提出日】平成29年6月12日(2017.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
磁化方向が可変の第３の磁性層、磁化方向が固定の第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、
前記第１の方向に交差する第２の方向に延び、前記第２の端子に接続される第３の導電線と、
前記第２の方向に延び、前記第４の端子に接続される第４の導電線と、
前記第１及び第２の電流経路を発生させる第１の電位を前記第２の導電線に印加する第１の回路と、
前記第１及び第２の記憶素子の書き込み動作をアシストする第２の電位又は前記第１及び第２の記憶素子の書き込み動作を禁止するための第３の電位を、前記第３及び第４の導電線の両方に印加する、又は前記第３及び第４の導電線の一方に前記第２の電位を印加すると共に他方に前記第３の電位を印加する第２の回路と、
前記第１及び第２の部分間に書き込み電流を流す第３の回路と、
を具備する不揮発性メモリ。
【請求項２】
前記第２の電位を前記第３及び第４の導電線の両方に印加し、前記第１及び第２の記憶素子の双方にアクセスする第１モードと、前記第３及び第４の導電線の一方に前記第２の電位を印加すると共に他方に前記第３の電位を印加し、前記第１及び第２の記憶素子の一方にアクセスする第２のモードと、を選択する回路をさらに具備する、請求項１に記載の不揮発性メモリ。
【請求項３】
第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
磁化方向が可変の第１の磁性層、磁化方向が固定の第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
磁化方向が可変の第３の磁性層、磁化方向が固定の第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
前記第１の方向に交差する第２の方向に延び、前記第１の電極に接続される第２の導電線と、
前記第２の方向に延び、前記第２の電極に接続される第３の導電線と、
前記第１の方向に延び、前記第２及び第４の端子に接続される第４の導電線と、
前記第１の電流経路を発生させる第１の電位又は前記第１の電流経路を発生させない第２の電位を前記第２の導電線に印加し、かつ、前記第２の電流経路を発生させる前記第１の電位又は前記第２の電流経路を発生させない前記第２の電位を前記第３の導電線に印加する第１の回路と、
前記第１及び第２の記憶層の書き込み動作をアシストする第３の電位を前記第４の導電線に印加する第２の回路と、
前記第１及び第２の部分間に書き込み電流を流す第３の回路と、
を具備する不揮発性メモリ。
【請求項４】
前記第２及び第３の導電線に前記第１の電位を印加し、前記第１及び第２の記憶素子の双方にアクセスする第１モードと、前記第２及び第３の導電線の一方に前記第１の電位を印加すると共に他方に前記第２の電位を印加し、前記第１及び第２の記憶素子の一方にアクセスする第２のモードと、を選択する回路をさらに具備する、請求項３に記載の不揮発性メモリ。