(57)【要約】【課題】Ｔｉ膜がＢＰＳＧ等から成る層間絶縁膜上に設けられる場合、層間絶縁膜が含有する酸素をＴｉ膜が吸い出すことによりＴｉ膜がＴｉＯ２膜に変化し得る。これにより、ＴｉＯ２膜と層間絶縁膜との密着性が低下する。それゆえ、ソース電極またはエミッタ電極が層間絶縁膜から剥離して、半導体装置の信頼性が低下する問題がある。【解決手段】半導体基板と、半導体基板上に設けられ、半導体基板を露出させる開口を有し、酸素を含む絶縁膜と、開口の底部に少なくとも設けられ、１種類以上の膜が積層された第１のバリアメタル部と、絶縁膜の上方に設けられた上部電極とを備え、絶縁膜の上面と上部電極との間にはバリアメタルが設けられていない、または、絶縁膜の上面と上部電極との間に第１のバリアメタル部と異なる構成の第２のバリアメタル部をさらに備える半導体装置を提供する。【選択図】図１
2018064026.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板を露出させる開口を有し、酸素を含む絶縁膜と、
前記開口の底部に少なくとも設けられ、１種類以上の膜が積層された第１のバリアメタル部と、
前記絶縁膜の上方に設けられた上部電極と
を備え、
前記絶縁膜の上面と前記上部電極との間にはバリアメタルが設けられていない、または、前記絶縁膜の上面と前記上部電極との間に前記第１のバリアメタル部と異なる構成の第２のバリアメタル部をさらに備える
半導体装置。
【請求項２】
前記第２のバリアメタル部において、前記絶縁膜に接する膜はチタン膜ではなく、酸化チタン膜でもない
請求項１に記載の半導体装置。
【請求項３】
前記第１のバリアメタル部は、チタン膜と、前記チタン膜上の窒化チタン膜との積層膜を有し、
前記第２のバリアメタル部は、窒化チタン膜を有する
請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜の前記開口に、タングステンを有するプラグをさらに備える
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２のバリアメタル部は、前記プラグと前記上部電極との間にも設けられる
請求項４に記載の半導体装置。
【請求項６】
前記絶縁膜の上面と前記上部電極との間の前記第２のバリアメタル部と、前記プラグの上面と前記上部電極との間の前記第２のバリアメタル部とは連続している
請求項４または５に記載の半導体装置。
【請求項７】
前記上部電極の材料は、シリコンを含む
請求項６に記載の半導体装置。
【請求項８】
前記絶縁膜、前記第１のバリアメタル部、前記第２のバリアメタル部、および、前記上部電極を少なくとも有するパワー素子部と、前記パワー素子部を制御する制御回路部とが、前記半導体基板に設けられる
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記上部電極上において、前記上部電極に電気的に接続する銅ワイヤをさらに備える
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
半導体装置の製造方法であって、
半導体基板上に酸素を含む絶縁膜を形成する工程と、
前記半導体基板を露出させる開口を前記絶縁膜に形成する工程と、
前記開口の少なくとも底部に、１種類以上の膜が積層された第１のバリアメタル部を形成する工程と、
前記絶縁膜の上方に上部電極を形成する工程と
を備え、
前記絶縁膜の上面と前記上部電極との間にはバリアメタルを形成しない、または、前記絶縁膜の上面と前記上部電極との間に前記第１のバリアメタル部と異なる構成の第２のバリアメタル部を設ける工程をさらに備える
半導体装置の製造方法。
【請求項１１】
第１のバリアメタル部を形成する工程の後であって、前記上部電極を形成する工程の前に、前記絶縁膜の前記開口の内に、タングステンを有するプラグを形成する工程をさらに備える
請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のソースコンタクト部およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のエミッタコンタクト部に、いわゆるバリアメタルまたは高融点金属が用いられていた（例えば、特許文献１〜３参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２００８−１６００３９号公報
［特許文献２］  特開２００７−２６６４８３号公報
［特許文献３］  特開２０１１−２４９４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ソース電極またはエミッタ電極としてアルミニウム（以下、Ａｌ）含有金属が用いられる場合がある。また、Ａｌ含有金属とシリコン（以下、Ｓｉ）基板との反応を防ぐバリアメタル膜として、チタン（以下、Ｔｉ）膜が用いられる場合がある。ただし、Ｔｉ膜がＢＰＳＧ等から成る層間絶縁膜上に設けられる場合、層間絶縁膜が含有する酸素をＴｉ膜が吸い出すことによりＴｉ膜が酸化チタン（以下、ＴｉＯ２）膜に変化し得る。これにより、ＴｉＯ２膜と層間絶縁膜との密着性が低下する。それゆえ、ソース電極またはエミッタ電極が層間絶縁膜から剥離して、半導体装置の信頼性が低下する問題がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、絶縁膜と、第１のバリアメタル部と、上部電極とを備えてよい。絶縁膜は、半導体基板上に設けられてよい。絶縁膜は、半導体基板を露出させる開口を有してよい。絶縁膜は、酸素を含んでよい。第１のバリアメタル部は、開口の底部に少なくとも設けられてよい。第１のバリアメタル部は、１種類以上の膜が積層されて設けられてよい。上部電極は、絶縁膜の上方に設けられてよい。絶縁膜の上面と上部電極との間にはバリアメタルが設けられていなくてよい。または、これに代えて、半導体装置は、絶縁膜の上面と上部電極との間に第１のバリアメタル部と異なる構成の第２のバリアメタル部をさらに備えてよい。
【０００５】
第２のバリアメタル部において、絶縁膜に接する膜はチタン膜ではなく、酸化チタン膜でもないとしてよい。
【０００６】
第１のバリアメタル部は、積層膜を有してよい。積層膜は、チタン膜と、チタン膜上の窒化チタン膜とであってよい。また、第２のバリアメタル部は、窒化チタン膜を有してよい。
【０００７】
半導体装置は、絶縁膜の開口にプラグをさらに備えてよい。プラグは、タングステンを有してよい。
【０００８】
第２のバリアメタル部は、プラグと上部電極との間にも設けられてよい。
【０００９】
絶縁膜の上面と上部電極との間の第２のバリアメタル部と、プラグの上面と上部電極との間の第２のバリアメタル部とは、連続していてよい。
【００１０】
上部電極の材料は、シリコンを含んでよい。
【００１１】
半導体基板には、パワー素子部と制御回路部とが設けられてよい。パワー素子部は、絶縁膜、第１のバリアメタル部、第２のバリアメタル部、および、上部電極を少なくとも有してよい。制御回路部は、パワー素子部を制御してよい。
【００１２】
半導体装置は、銅ワイヤをさらに備えてよい。銅ワイヤは、上部電極上において、上部電極に電気的に接続してよい。
【００１３】
本発明の第２の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、絶縁膜を形成する工程と、開口を絶縁膜に形成する工程と、第１のバリアメタル部を形成する工程と、上部電極を形成する工程とを備えてよい。絶縁膜は、半導体基板上に設けられてよい。絶縁膜は、酸素を含んでよい。絶縁膜の開口は、半導体基板を露出させてよい。第１のバリアメタル部は、開口の少なくとも底部に設けられてよい。第１のバリアメタル部は、１種類以上の膜が積層されて設けられてよい。上部電極は、絶縁膜の上方に設けられてよい。半導体装置の製造方法において、絶縁膜の上面と上部電極との間にはバリアメタルを形成しなくてよい。または、これに代えて、半導体装置の製造方法は、絶縁膜の上面と上部電極との間に第１のバリアメタル部と異なる構成の第２のバリアメタル部を設ける工程をさらに備えてもよい。
【００１４】
半導体装置の製造方法は、第１のバリアメタル部を形成する工程の後であって、上部電極を形成する工程の前に、プラグを形成する工程をさらに備えてよい。プラグは、絶縁膜の開口の内に設けられてよい。プラグは、タングステンを有してよい。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】半導体装置３００を示す概要図である。
【図２】第１実施形態における半導体装置３００の断面図である。
【図３】半導体装置３００の製造手順を示すフロー図である。
【図４Ａ】工程Ｓ１０における断面図である。
【図４Ｂ】工程Ｓ２０における断面図である。
【図４Ｃ】工程Ｓ２５における断面図である。
【図４Ｄ】工程Ｓ３０における断面図である。
【図４Ｅ】工程Ｓ３５における断面図である。
【図４Ｆ】工程Ｓ４０における断面図である。
【図４Ｇ】工程Ｓ４５における断面図である。
【図４Ｈ】工程Ｓ５０における断面図である。
【図４Ｉ】工程Ｓ５５における断面図である。
【図４Ｊ】工程Ｓ６０における断面図である。
【図４Ｋ】工程Ｓ７０における断面図である。
【図４Ｌ】工程Ｓ８０における断面図である。
【図４Ｍ】工程Ｓ９０における断面図である。
【図４Ｎ】工程Ｓ１００における断面図である。
【図５】密着試験の結果を示す図である。
【図６】第２実施形態における半導体装置３００の断面図である。
【図７】第３実施形態における半導体装置３００の断面図である。
【図８】第４実施形態における半導体装置３００の断面図である。
【図９】第５実施形態における半導体装置３００の断面図である。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、半導体装置３００を示す概要図である。本例の半導体装置３００は、パワー素子部１００と、制御回路部２００とを有する。本例の半導体装置３００は、１つの半導体基板にパワー素子部１００および制御回路部２００が集積された、いわゆるインテリジェント・パワー・スイッチ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）である。パワー素子部１００および制御回路部２００を１つの半導体基板上に設けることにより、パワー素子部１００および制御回路部２００を各々別チップに設ける場合と比較して、半導体装置３００を小型化することができる。
【００１９】
本例のパワー素子部１００は、ドレイン（Ｄ）からソース（Ｓ）へ大電流を流す機能を有する。制御回路部２００は、パワー素子部１００の動作を制御する機能を有する。本例の制御回路部２００は、パワー素子部１００へ制御信号を送ることにより、パワー素子部１００のゲート（Ｇ）のオン・オフを制御する機能を有する。例えば、制御回路部２００は、論理回路、レベルシフト回路およびドライバ回路を有する。また、制御回路部２００は、パワー素子部１００の異常を検知する機能を有してよい。例えば、制御回路部２００は、過熱検出機能、過電流検出機能、過電圧検出機能、短絡検出機能および保護回路機能を有する。これにより、パワー素子部１００の動作信頼性を向上させることができる。
【００２０】
図２は、第１実施形態における半導体装置３００の断面図である。図２においては、パワー素子部１００および制御回路部２００の断面の一部を示す。上述の様に、パワー素子部１００および制御回路部２００が共通の半導体基板１０に設けられる。
【００２１】
本例のパワー素子部１００は、トレンチゲート型の縦型ＭＯＳＦＥＴである。本例のパワー素子部１００は、半導体基板１０、ゲート電極４２、ゲート絶縁膜４４、上部電極５４、ドレイン電極６２、Ｔｉ膜７２、窒化チタン（以下、ＴｉＮ）膜７４、タングステン（以下、Ｗ）プラグ７６、ＴｉＮ膜７８、絶縁膜８０、および、パッシベーション膜９０を有する。また、本例において、パッシベーション膜９０の開口９５には、半田５３およびワイヤ５２が設けられる。本例のパワー素子部１００は、トレンチゲート型の縦型ＭＯＳＦＥＴとしたが、プレーナーゲート型の縦型ＭＯＳＦＥＴとしてもよい。
【００２２】
本例の半導体基板１０は、Ｓｉ基板である。なお、他の例において、半導体基板１０は、炭化ケイ素（ＳｉＣ）等の化合物半導体基板であってもよい。本例では、半導体基板１０における一の主面をおもて面１２と称し、当該一の主面と反対側の他の主面を裏面１４と称する。なお、本例においては、裏面１４からおもて面１２に向かう方向を便宜的に「上」と称し、これと反対の方向を便宜的にまたは「下」と称する。
【００２３】
本例の半導体基板１０は、裏面１４側にドレイン領域３４を有する。ドレイン領域３４は裏面１４から上方向に所定の厚みを有する。本例のドレイン領域３４は、ｎ＋型の領域である。本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００２４】
本例の半導体基板１０は、ドレイン領域３４上にドリフト領域３２を有する。ドリフト領域３２は、ドレイン領域３４との境界から上方向に所定の厚みを有する。本例のドリフト領域３２は、ドレイン領域３４との境界からベース領域２２まで設けられる。本例のドレイン領域３４は、ｎ−型の領域である。
【００２５】
本例の半導体基板１０は、ドリフト領域３２上にベース領域２２を有する。ベース領域２２は、おもて面１２から下方向に所定の厚みを有する。本例のベース領域２２は、おもて面１２からドリフト領域３２との境界までに設けられる。本例のベース領域２２は、ｐ型の領域である。
【００２６】
本例の半導体基板１０は、トレンチ部４５を有する。トレンチ部４５は、半導体基板１０に設けられたトレンチと、当該トレンチに埋め込まれたゲート電極４２およびゲート絶縁膜４４とを有する。本例のトレンチは、おもて面１２からベース領域２２を経てドリフト領域３２にまで達する。本例のゲート絶縁膜４４は、トレンチの底部および側部に直接接する。ゲート絶縁膜４４は、二酸化シリコン（以下、ＳｉＯ２）を有してよい。本例のゲート電極４２は、ゲート絶縁膜４４に直接接する。ゲート電極４２は、ポリシリコンを有してよい。
【００２７】
本例の半導体基板１０は、ソース領域２６を有する。ソース領域２６は、少なくとも一部がおもて面１２に露出する。ソース領域２６は、ＭＯＳＦＥＴを流れる電子電流に対して低抵抗な導通経路を提供してよい。本例のソース領域２６は、ｎ＋型の領域である。ソース領域２６は、トレンチ部４５を囲むように設けられてよい。図２において、一対のソース領域２６は、トレンチ部４５の側部に直接接して、トレンチ部４５を挟むように設けられる。なお、紙面垂直方向においてトレンチ部４５がストライプ状に設けられる場合においては、ソース領域２６はトレンチ部４５の周りを環状に囲んでもよい。
【００２８】
本例の半導体基板１０は、コンタクト領域２４を有する。コンタクト領域２４は、少なくとも一部がおもて面１２に露出する。コンタクト領域２４は、真正半導体およびｎ型不純物領域に比べて、金属に対して低い接触抵抗を提供してよい。本例のコンタクト領域２４は、ｐ＋型の領域である。本例のコンタクト領域２４は、一対のソース領域２６の間に設けられる。
【００２９】
絶縁膜８０は、半導体基板１０のトレンチ部４５上に設けられてよい。本例の絶縁膜８０は、コンタクト領域２４およびソース領域２６を露出させる開口８２を有する。本例の絶縁膜８０は、ＢＰＳＧ（Ｂｏｒｏ‐ｐｈｏｓｐｈｏ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）である。ＢＰＳＧの構成元素は、ボロン（Ｂ）、リン（Ｐ）、Ｓｉおよび酸素（Ｏ）である。つまり、本例の絶縁膜８０は、酸素（Ｏ）を含む。
【００３０】
なお、絶縁膜８０は、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）またはＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）であってもよい。ＢＳＧの構成元素は、Ｂ、ＳｉおよびＯである。また、ＰＳＧの構成元素は、Ｐ、ＳｉおよびＯである。いずれも、構成元素において酸素（Ｏ）を含む。
【００３１】
絶縁膜８０の開口８２内には、１種類以上の膜が積層された第１のバリアメタル部が設けられる。本例において、第１のバリアメタル部は、Ｔｉ膜７２と、ＴｉＮ膜７４との積層膜を有する。Ｔｉ膜７２およびＴｉＮ膜７４は、絶縁膜８０の開口８２内において共形に設けられてよい。
【００３２】
本例のＴｉ膜７２は、開口８２の底部８４（つまり、おもて面１２）と、開口８２の側部（つまり、絶縁膜８０の側面８６）とに直接接して設けられる。加えて、本例のＴｉＮ膜７４は、底部８４に設けられたＴｉ膜７２上に直接接する。さらに、本例のＴｉＮ膜７４は、絶縁膜８０の側面８６とは反対側のＴｉ膜７２の表面に直接接する。ただし、本例の第１のバリアメタル部は、絶縁膜８０の上面８８には設けられない。
【００３３】
絶縁膜８０の開口８２には、第１のバリアメタル部に加えて、Ｗプラグ７６が設けられる。Ｗプラグ７６は、ＴｉＮ膜７４に直接接する。つまり、絶縁膜８０の開口８２は、Ｔｉ膜７２、ＴｉＮ膜７４およびＷプラグ７６により埋め込まれる。
【００３４】
絶縁膜８０の開口８２は、コンタクト領域２４を上面視した形状に対応して設けられてよい。コンタクト領域２４が上面視においてストライプ形状である場合には、開口８２も上面視においてストライプ形状であってよい。また、コンタクト領域２４が上面視においてドット形状である場合には、開口８２も上面視においてドット形状であってよい。勿論、第１のバリアメタル部およびＷプラグ７６も、開口８２の形状に対応して設けられてよい。
【００３５】
本例において、第２のバリアメタル部としてのＴｉＮ膜７８は、絶縁膜８０の上面８８と、第１のバリアメタル部およびＷプラグ７６の上部とに直接接する。上部電極５４は、ＴｉＮ膜７８上においてＴｉＮ膜７８に直接接する。上部電極５４は、Ａｌ‐Ｓｉ等のＡｌを主成分とする合金、または、Ｃｕを主成分とする合金であってよい。本例の上部電極５４は、Ａｌ‐Ｓｉ‐Ｃｕの合金である（なお、Ｃｕは銅の元素記号を意味する。）。
【００３６】
第１のバリアメタル部のＴｉ膜７２は、例えば、上部電極５４中のＡｌと半導体基板１０中のＳｉとが反応することを防止する機能を有してよい。また、Ｔｉ膜７２は、第１のバリアメタル部がＴｉＮ膜７４の単一膜の場合に比べて、コンタクト領域２４およびソース領域２６との接触抵抗を低減する機能を有してよい。
【００３７】
第１のバリアメタル部のＴｉＮ膜７４および第２のバリアメタル部のＴｉＮ膜７８は、例えば、上部電極５４などの金属配線に電流を流すことにより、上部電極５４中の金属原子（本例では、Ａｌ、ＳｉまたはＣｕ）が下方に移動するエレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ。以下、ＥＭ）を防止する機能を有する。本例では、ＴｉＮ膜７８をＷプラグ７６と上部電極５４との間に設けることにより、上部電極５４からＷプラグ７６へのＥＭを防止することができる。
【００３８】
本例では、ＴｉＮ膜７８を絶縁膜８０の上面８８と上部電極５４との間にも設ける。これにより、半導体装置３００の動作時の温度サイクルに伴う絶縁膜８０の変形を防止することができる。なお、上部電極５４の材料がＳｉを含む場合には、ワイヤボンディング時の応力により押し出されたＳｉの粒により、絶縁膜８０にクラックが生じる場合がある。しかしながら、本例では、絶縁膜８０よりも硬度の高いＴｉＮ膜７８で絶縁膜８０を覆うので、絶縁膜８０におけるクラックの発生を防止することができる。これにより、半導体装置３００の動作信頼性を向上させることができる。
【００３９】
絶縁膜８０の上面８８と上部電極５４との間のＴｉＮ膜７８と、Ｗプラグ７６の上面７７と上部電極５４との間のＴｉＮ膜７８とは連続してよい。本例のＴｉＮ膜７８は、パワー素子部１００の全体において連続する。これにより、絶縁膜８０上においてＴｉＮ膜７８を不連続にする場合よりも、より確実にＥＭを防止することができ、動作信頼性向上させることができる。
【００４０】
本例において、第２のバリアメタル部はＴｉＮ膜７８の単一膜であり、Ｔｉ膜７２およびＴｉＮ膜７４の積層膜である第１のバリアメタル部の構成とは異なる。本例においては、Ｏ原子を含む絶縁膜８０の上面８８にはＴｉ膜７２を設けないので、絶縁膜８０上にＴｉＯ２層が生成されない。それゆえ、絶縁膜８０上の構造が剥離することを防ぐことができる。これにより、絶縁膜８０上にＴｉ膜７２を設ける場合と比較して、半導体装置３００の動作信頼性を向上させることができる。
【００４１】
なお、第２のバリアメタル部は、ＴｉＮ膜７８の単一膜でなくてもよい。第２のバリアメタル部は、複数の積層膜であってよい。また、第２のバリアメタル部は、連続した膜でなくてもよい。ただし、第２のバリアメタル部においては、絶縁膜８０に直接接する膜がＴｉ膜およびＴｉＯ２膜ではない。それゆえ、絶縁膜８０上にはＴｉＯ２層が生成されないので、上部電極５４が絶縁膜８０から剥離することが防止される。これにより、半導体装置３００の動作信頼性が向上される。
【００４２】
パッシベーション膜９０は、上部電極５４上に設けられる。パッシベーション膜９０は、半田５３と上部電極５４とを電気的に導通させるための開口９５を有する。ワイヤ５２は、半田５３を介して上部電極５４に電気的に接続してよい。ワイヤ５２は、金（Ａｕ）ワイヤまたはＣｕワイヤであってよい。また、ワイヤ５２は、Ａｌワイヤ、Ａｌを含む合金ワイヤ、または、Ｃｕを含む合金ワイヤであってもよい。
【００４３】
円を付して示すＧはゲート部４０であり、図１のＧに対応する。同様に、円を付して示すＳおよびＤは各々ソース部５０およびドレイン部６０である。ソース部５０およびドレイン部６０は、図１のＳおよびＤに各々対応する。
【００４４】
本例の制御回路部２００は、プレーナーゲート型の横型ＭＯＳＦＥＴである。本例の制御回路部２００は、半導体基板１０、ゲート電極４２、ゲート絶縁膜４４、配線層５６、ドレイン電極６２、Ｔｉ膜７２、ＴｉＮ膜７４、Ｗプラグ７６、ＴｉＮ膜７８、絶縁膜８０、絶縁膜８１およびパッシベーション膜９０を有する。制御回路部２００およびパワー素子部１００は、半導体基板１０のおもて面１２に設けられた分離領域３０により互いに電気的に分離される。制御回路部２００において、パワー素子部１００と同じ構成については説明を省略する。
【００４５】
本例の制御回路部２００は、少なくともＮＭＯＳ領域およびＰＭＯＳ領域を有する。ＮＭＯＳ領域およびＰＭＯＳ領域は、制御回路部２００の一部である。本例のＮＭＯＳ領域およびＰＭＯＳ領域は、両者の間に位置する分離領域３０により互いに電気的に分離される。
【００４６】
ＮＭＯＳ領域における半導体基板１０は、ｎ＋型ウェル領域２７と、ｐ型ウェル領域２８とを有する。ｎ＋型ウェル領域２７と、ｐ型ウェル領域２８とは、各々おもて面１２に露出する。ｐ型ウェル領域２８には、２つのｎ＋型ウェル領域２７が互いに離間して設けられる。２つのｎ＋型ウェル領域２７のうち、一方はソース領域として機能し、他方はドレイン領域として機能する。２つのｎ＋型ウェル領域２７の間であって、ゲート電極４２‐２の下のｐ型ウェル領域２８は、チャネル形成領域として機能する。
【００４７】
ＰＭＯＳ領域における半導体基板１０は、ｐ＋型ウェル領域２９を有する。ｐ＋型ウェル領域２９は、おもて面１２に露出する。ｎ−型のドリフト領域３２には、２つのｐ＋型ウェル領域２９が互いに離間して設けられる。２つのｐ＋型ウェル領域２９のうち、一方はソース領域として機能し、他方はドレイン領域として機能する。２つのｐ＋型ウェル領域２９の間であって、ゲート電極４２‐３下のｎ−型のドリフト領域３２は、チャネル形成領域として機能する。
【００４８】
制御回路部２００は、外部からの入力信号（ＩＮ）を受信することにより駆動してよい。ゲート電極４２‐２および４２‐３とおもて面１２との間には、ゲート絶縁膜４４‐２および４４‐３が各々設けられる。絶縁膜８０は、ゲート電極４２‐２および４２‐３上に直接接して設けられる。絶縁膜８０は、分離領域３０上にも設けられる。絶縁膜８０は、ソースおよびドレイン領域に第１のバリアメタル部（Ｔｉ膜７２およびＴｉＮ膜７４）ならびにＷプラグ７６が接続するための開口８２を有する。制御回路部２００においても、パワー素子部１００における第１のバリアメタル部と同じ有利な効果を得ることができる。
【００４９】
本例において、制御回路部２００の第２のバリアメタル部（ＴｉＮ膜７８）の形状は、パワー素子部１００と異なる。制御回路部２００のＴｉＮ膜７８は、ソースおよびドレイン間の短絡を防ぐべく、ソースおよびドレイン間において電気的に分離されている。本例のＴｉＮ膜７８は、ゲート電極４２‐２および４２‐３上において分離されている。
【００５０】
制御回路部２００は、半導体基板１０のおもて面１２と平行な方向に電流が流れる。つまり、制御回路部２００においては、縦方向（上下方向）ではなく、横方向（上下方向に垂直な方向）に主電流が流れる。本例では、横方向に流れる主電流を横電流と称する。本例では、制御回路部２００内部の配線層５６に横電流が流れ、配線層５６の金属原子が移動するＥＭが生じ、制御回路部２００内部の配線層５６に断線が生じる可能性がある。なお、本例において、配線層５６の材料は、上部電極５４と同じである。ただし、本例のパワー素子部１００は連続したＴｉＮ膜７８を有するので、ＴｉＮ膜７８よりも下に位置する構造をＥＭの悪影響から防ぐことができる。
【００５１】
ＴｉＮ膜７８および絶縁膜８０上には、さらに絶縁膜８１が設けられる。絶縁膜８１は複数の開口８３を有する。複数の開口８３には、上部電極５４と同じ材料を有する配線層５６がそれぞれ埋め込んで設けられる。配線層５６‐１および５６‐３は、ｎ＋型ウェル領域２７‐１およびｐ＋型ウェル領域２９‐１にそれぞれ接続する。また、配線層５６‐２および５６‐４は、ｎ＋型ウェル領域２７‐２およびｐ＋型ウェル領域２９‐２にそれぞれ接続する。配線層５６および絶縁膜８１上にはパッシベーション膜９０が設けられる。
【００５２】
図３は、半導体装置３００の製造手順を示すフロー図である。本例においては、Ｓ１０からＳ１００の順に各工程が行われる。本例の半導体装置３００の製造方法は、不純物注入領域、ゲート電極４２およびゲート絶縁膜４４等を形成する工程（Ｓ１０）、絶縁膜８０を形成する工程（Ｓ２０）、絶縁膜８０に開口８２を形成する工程（Ｓ２５）、第１のバリアメタル部を形成する工程（Ｓ３０）、Ｗプラグ７６を形成する工程（Ｓ３５）、Ｗプラグ７６をエッチングする工程（Ｓ４０）、第１のバリアメタル（Ｔｉ膜７２およびＴｉＮ膜７４）をエッチングする工程（Ｓ４５）、第２のバリアメタル部を形成する工程（Ｓ５０）、第２のバリアメタル部をエッチングする工程（Ｓ５５）、絶縁膜８１を形成し、絶縁膜８１に開口８３を形成する工程（Ｓ６０）、上部電極５４および配線層５６を形成する工程（Ｓ７０）、パッシベーション膜９０を形成する工程（Ｓ８０）、イオン注入によりドリフト領域３２を形成する工程（Ｓ９０）、ならびに、ドレイン電極６２を形成する工程（Ｓ１００）を有する。
【００５３】
図４Ａは、工程Ｓ１０における断面図である。工程Ｓ１０においては、酸化により分離領域３０を形成する。次いで、半導体基板１０にｐ型不純物をイオン注入する。次いで、半導体基板１０にｎ型およびｐ型不純物を選択的にイオン注入して、その後、熱アニールする。これにより、ｐ型のベース領域２２、ｐ型ウェル領域２８、ｎ＋型のソース領域２６、ｐ＋型のコンタクト領域２４、ｎ＋型ウェル領域２７およびｐ＋型ウェル領域２９を形成する。次いで、ゲート絶縁膜４４およびゲート電極４２を形成する。
【００５４】
図４Ｂは、工程Ｓ２０における断面図である。工程Ｓ２０においては、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板１０上に絶縁膜８０を形成する。本例の絶縁膜８０は、ＢＰＳＧである。
【００５５】
図４Ｃは、工程Ｓ２５における断面図である。工程Ｓ２５においては、絶縁膜８０をエッチングすることにより、絶縁膜８０に開口８２を形成する。開口８２は、半導体基板１０のソース領域２６、コンタクト領域２４、ｎ＋型ウェル領域２７およびｐ＋型ウェル領域２９を絶縁膜８０から露出させる。エッチングには、既知のフォトリソグラフィー工程およびエッチング工程を用いてよい。
【００５６】
図４Ｄは、工程Ｓ３０における断面図である。工程Ｓ３０においては、スパッタリングにより、開口８２の底部８４、ならびに、絶縁膜８０の側面８６および上面８８に、第１のバリアメタル部を形成する。本例においては、Ｔｉ膜７２およびＴｉＮ膜７４を順次スパッタリングする。本例において、第１のバリアメタル部は、パワー素子部１００および制御回路部２００の上面全体に形成される。
【００５７】
図４Ｅは、工程Ｓ３５における断面図である。工程Ｓ３５においては、スパッタリングにより、パワー素子部１００および制御回路部２００の第１のバリアメタル部の上面全体にＷを形成する。絶縁膜８０の開口８２には、第１のバリアメタル部を介してＷを埋め込む。
【００５８】
図４Ｆは、工程Ｓ４０における断面図である。工程Ｓ４０においては、Ｗを選択的にエッチングすることにより、絶縁膜８０の上面８８上における第１のバリアメタル部に位置するＷを除去する。これにより、開口８２の内にのみ、Ｗプラグ７６を残す。なお、エッチングに起因して、Ｗプラグ７６の上部は下に凹む形状となる。
【００５９】
図４Ｇは、工程Ｓ４５における断面図である。工程Ｓ４５においては、エッチングにより、絶縁膜８０の上面８８に位置するＴｉ膜７２およびＴｉＮ膜７４のみを選択的に除去する。これにより、絶縁膜８０の開口８２の底部８４および側面８６にＴｉ膜７２およびＴｉＮ膜７４を残す。
【００６０】
図４Ｈは、工程Ｓ５０における断面図である。工程Ｓ５０においては、スパッタリングにより、パワー素子部１００および制御回路部２００の上面全体に第２のバリアメタル部を形成する。上述の様に、第２のバリアメタル部はＴｉＮ膜７８である。
【００６１】
図４Ｉは、工程Ｓ５５における断面図である。工程Ｓ５５においては、制御回路部２００のＴｉＮ膜７８を選択的に除去する。これにより、制御回路部２００のソース領域とドレイン領域とを電気的に分離する。なお、パワー素子部１００のＴｉＮ膜７８はエッチングしない。
【００６２】
図４Ｊは、工程Ｓ６０における断面図である。工程Ｓ６０においては、制御回路部２００のみに、開口８３を有する絶縁膜８１を形成する。例えば、まず、ＣＶＤにより、パワー素子部１００および制御回路部２００の上面全体に絶縁膜８１を形成する。その後、パワー素子部１００の上面全体の絶縁膜８１と、制御回路部２００のＴｉＮ膜７８上の絶縁膜８１とをエッチングにより除去する。
【００６３】
図４Ｋは、工程Ｓ７０における断面図である。工程Ｓ７０においては、パワー素子部１００のＴｉＮ膜７８上と、制御回路部２００の開口８３内および絶縁膜８１上とに上部電極５４を形成する。本例の上部電極５４は、スパッタリング形成されたＡｌ‐Ｓｉ‐Ｃｕ膜である。次いで、制御回路部２００の絶縁膜８１上の配線層５６を適宜除去する。これにより、パワー素子部１００の上部電極５４と、制御回路部２００の開口８３内の配線層５６とを形成する。
【００６４】
図４Ｌは、工程Ｓ８０における断面図である。工程Ｓ８０においては、パッシベーション膜９０を形成する。パッシベーション膜９０は、塗布形成したポリイミド膜またはＣＶＤにより形成した窒化シリコン膜であってよい。その後、パッシベーション膜９０を選択的にエッチングして、開口９５を設ける。
【００６５】
図４Ｍは、工程Ｓ９０における断面図である。工程Ｓ９０においては、裏面１４からｎ型不純物をイオン注入する。なお、制御回路部２００にドレイン領域３４形成してもよいので、裏面１４全体にｎ型不純物をイオン注入する。その後、熱アニールすることにより、ｎ＋型のドレイン領域３４を形成する。
【００６６】
図４Ｎは、工程Ｓ１００における断面図である。工程Ｓ１００においては、スパッタリングにより、ドレイン電極６２を形成する。ドレイン電極６２は、裏面１４に直接接するＴｉ膜と、当該Ｔｉ膜に直接接するＡｌ膜とを有してよい。これにより、半導体装置３００が完成する。半導体装置３００の完成後に、半田５３を用いてワイヤ５２と上部電極５４とを電気的に接続する。
【００６７】
図５は、密着試験の結果を示す図である。横軸のＡは、第１実施形態におけるパワー素子部１００の複数のサンプルであることを示す。つまり、横軸のＡは、絶縁膜８０上にＴｉＮ膜７８を設けた複数のサンプルである。横軸のＢは、比較例におけるパワー素子部１００の複数のサンプルであることを示す。つまり、横軸のＢは、絶縁膜８０上にＴｉ膜と、当該Ｔｉ膜上にＴｉＮ膜７８とを設けた複数のサンプルである。サンプルＡとサンプルＢとでは、絶縁膜８０上の構成以外は同じとした。サンプルＡおよびＢでは、各々６つのサンプルを準備した。
【００６８】
縦軸は、密着力を示す任意単位である。サンプルＡは絶縁膜８０とＴｉＮ膜７８との境界に、サンプルＢは絶縁膜８０とＴｉ膜との境界に、それぞれサンプルの平面に平行な方向に荷重を印加して、サンプルＡのＴｉＮ膜、および、サンプルＢのＴｉ膜の剥離に要する力を測定した。サンプルＡにおいて剥離に要する力は、サンプルＢに比べて約１．６倍となった。つまり、サンプルＡの密着力は、サンプルＢの１．６倍になった。このように、半導体装置３００においては、酸素を含む絶縁膜８０とＴｉ膜との上下方向における接触を無くすことにより、絶縁膜８０とその上面に設ける膜（ＴｉＮ膜７８）との密着力が向上した。これにより、絶縁膜８０と上部電極５４との密着力を向上することが可能となる。
【００６９】
ワイヤ５２および半田５３には、ワイヤボンディング時および使用時に応力がかかる場合がある。それゆえ、密着力が低いサンプルＢにおいては、動作信頼性を確保するために、ワイヤ５２および半田５３をパワー素子部１００外に設ける必要がある。したがって、サンプルＢの半導体基板１０のチップサイズは、サンプルＡよりも大きくならざるを得ない。
【００７０】
これに対して、サンプルＡにおいては、絶縁膜８０と上部電極５４との密着力がサンプルＢよりも向上するので、ワイヤ５２および半田５３をパワー素子部１００の直上に設けることができる。それゆえ、サンプルＢに比べて半導体基板１０のチップサイズを小さくすることができる。
【００７１】
Ｃｕワイヤは、Ａｕワイヤよりも電気特性および機械特性が優れている。また、Ｃｕワイヤは、Ａｕワイヤよりも価格が低いので、コスト面で優れている。ただし、Ｃｕワイヤは、Ａｕワイヤよりも硬い。それゆえ、サンプルＢにおいてワイヤ５２をパワー素子部１００の直上に設ける場合、Ｃｕワイヤに応力がかかった際に、Ｃｕワイヤ５２が断線するよりも先に、上部電極５４が絶縁膜８０から剥離する恐れがある。これに対して、サンプルＡにおいては、絶縁膜８０と上部電極５４との密着力が向上したので、Ｃｕワイヤを用いても絶縁膜８０と上部電極５４との剥離を低減することができる。それゆえ、第１実施形態においては、Ｃｕワイヤの優位性を享受することができる。
【００７２】
図６は、第２実施形態における半導体装置３００の断面図である。本例のパワー素子部１１０は、縦型ＭＯＳＦＥＴではなく、縦型ＩＧＢＴである。また、第１実施形態におけるベース領域２２、コンタクト領域２４およびソース領域２６は、各々ベース領域１３２、コンタクト領域１３４およびエミッタ領域１３６となる。本例のパワー素子部１１０の半導体基板１０は、裏面１４側にコレクタ層３８を有する。コレクタ層３８は裏面１４から上方向に所定の厚みを有する。本例のコレクタ層３８は、ｐ＋型の領域である。さらに、本例のパワー素子部１１０の半導体基板１０は、コレクタ層３８上にフィールドストップ（以下、ＦＳ）層３６を有する。ＦＳ層３６はコレクタ層３８の上端から上方向に所定の厚みを有する。本例のＦＳ層３６は、ｎ＋型の領域である。また、本例のパワー素子部１１０は、裏面１４下にコレクタ電極９２を有する。コレクタ電極９２には、コレクタ部６５が接続する。円を付して示すＣがコレクタ部６５である。係る点が第１実施形態と異なる。他の点は、第１実施形態と同じである。
【００７３】
図７は、第３実施形態における半導体装置３００の断面図である。本例のパワー素子部１２０は、トレンチゲート型の縦型ＭＯＳＦＥＴではなく、プレーナーゲート型の横型ＭＯＳＦＥＴである。本例において、パワー素子部１２０の横型ＭＯＳＦＥＴの構造は、第１実施形態の制御回路部２００におけるＮＭＯＳ領域と同じ構造である。本例の半導体装置３００においては、ドレイン領域３４およびドレイン電極６２を設けない。また、パワー素子部１２０において、ソース部５０およびドレイン部６０は、パッシベーション膜９０の開口９５に設けた半田５３およびワイヤ５２を通じて、配線層５６‐１および５６‐３、ならびに、配線層５６‐２および５６‐４に各々電気的に接続する。係る点が第１実施形態と異なるが、他の点は第１実施形態と同じである。
【００７４】
図８は、第４実施形態における半導体装置３００の断面図である。本例のパワー素子部１３０は、トレンチゲート型の縦型ＭＯＳＦＥＴではなく、プレーナーゲート型の横型ＩＧＢＴである。パワー素子部１３０において、おもて面１２上の構造は、第１実施形態の制御回路部２００における横型ＭＯＳＦＥＴと同様であってよい。ただし、ゲート電極４２の左右に一対のエミッタおよびコレクタが設けられる点、分離領域３０を設けない点、ならびに、ドレイン領域３４およびドレイン電極６２を設けない点は、第１実施形態の制御回路部２００と異なる。また、第３実施形態と同様に、パワー素子部１３０において、ソース部５０およびドレイン部６０は、パッシベーション膜９０の開口９５に設けた半田５３およびワイヤ５２を通じて、配線層５６に各々電気的に接続する。
【００７５】
本例のパワー素子部１３０の半導体基板１０は、ｐ型のベース領域１３２、ｎ＋型のエミッタ領域１３６、ｐ＋型のコンタクト領域１３４、ｎ型のバッファ領域１３７およびｐ＋型のコレクタ領域１３８を有する。エミッタ領域１３６およびコンタクト領域１３４は、おもて面１２に露出する。エミッタ領域１３６およびコンタクト領域１３４は、ベース領域１３２内に設けられる。バッファ領域１３７およびコレクタ領域１３８は、おもて面１２に露出する。コレクタ領域１３８は、バッファ領域１３７内に設けられる。ベース領域１３２とバッファ領域１３７とは互いに離間して設けられる。ベース領域１３２とバッファ領域１３７との間には、ｎ−型のドリフト領域３２が位置する。
【００７６】
図９は、第５実施形態における半導体装置３００の断面図である。本例のパワー素子部１４０において、絶縁膜８０の上面８８と上部電極５４との間にはバリアメタルが設けられていない。係る点が第１実施形態と異なるが、他の点は第１実施形態と同じである。本例においても、絶縁膜８０上にはＴｉＯ２層が生成されないので、上部電極５４が絶縁膜８０から剥離することが防止される。これにより、半導体装置３００の動作信頼性が向上される。なお、第２から第４実施形態においても、第５実施形態と同様に、絶縁膜８０の上面８８と上部電極５４との間にバリアメタルを設けないとしてもよい。
【００７７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７９】
１０・・半導体基板、１２・・おもて面、１４・・裏面、２２・・ベース領域、２４・・コンタクト領域、２６・・ソース領域、２７・・ｎ＋型ウェル領域、２８・・ｐ型ウェル領域、２９・・ｐ＋型ウェル領域、３０・・分離領域、３２・・ドリフト領域、３４・・ドレイン領域、３６・・ＦＳ層、３８・・コレクタ層、４０・・ゲート部、４２・・ゲート電極、４４・・ゲート絶縁膜、４５・・トレンチ部、５０・・ソース部、５２・・ワイヤ、５３・・半田、５４・・上部電極、５６・・配線層、６０・・ドレイン部、６２・・ドレイン電極、６５・・コレクタ部、７２・・Ｔｉ膜、７４・・ＴｉＮ膜、７６・・Ｗプラグ、７７・・上面、７８・・ＴｉＮ膜、８０・・絶縁膜、８１・・絶縁膜、８２・・開口、８３・・開口、８４・・底部、８６・・側面、８８・・上面、９０・・パッシベーション膜、９２・・コレクタ電極、９５・・開口、１００、１１０、１２０、１３０、１４０・・パワー素子部、１３２・・ベース領域、１３４・・コンタクト領域、１３６・・エミッタ領域、１３７・・バッファ領域、１３８・・コレクタ領域、２００・・制御回路部、３００・・半導体装置
【図１】
2018064026.tif 000003
【図２】
2018064026.tif 000004
【図３】
2018064026.tif 000005
【図４Ａ】
2018064026.tif 000006
【図４Ｂ】
2018064026.tif 000007
【図４Ｃ】
2018064026.tif 000008
【図４Ｄ】
2018064026.tif 000009
【図４Ｅ】
2018064026.tif 000010
【図４Ｆ】
2018064026.tif 000011
【図４Ｇ】
2018064026.tif 000012
【図４Ｈ】
2018064026.tif 000013
【図４Ｉ】
2018064026.tif 000014
【図４Ｊ】
2018064026.tif 000015
【図４Ｋ】
2018064026.tif 000016
【図４Ｌ】
2018064026.tif 000017
【図４Ｍ】
2018064026.tif 000018
【図４Ｎ】
2018064026.tif 000019
【図５】
2018064026.tif 000020
【図６】
2018064026.tif 000021
【図７】
2018064026.tif 000022
【図８】
2018064026.tif 000023
【図９】
2018064026.tif 000024