(57)【要約】【課題】多層配線構造で下層から順次交互に異なる方向に配線形成する場合において、電源配線の裏打ち配線を設けて、多層配線構造の微細化を図ると共にＥＭの発生を抑制する。【解決手段】半導体装置において、複数の第１の配線（Ｘ方向）は、第１の電源線１７と第２の電源線１８とを有し、複数の第３の配線（Ｘ方向）は、第１（第２）の電源線１７（１８）の上方に位置し、第１（第２）の電源線１７（１８）と電気的に接続する第３（第４）の電源線３１（３２）を有し、複数の第２の配線（Ｙ方向）は、第１（第２）の電源線１７（１８）の上方であって第３（第４）の電源線３１（３２）の下方に位置し、第１（第２）の電源線１７（１８）及び第３（第４）の電源線３１（３２）に電気的に接続する第１（第２）の接続配線２１（２２）を有する。【選択図】図１
2018067693.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、平面視で第１の方向に延在する複数の第１の配線と、
前記第１の配線の上方に形成され、平面視で前記第１の方向とは異なる第２の方向に延在する複数の第２の配線と、
前記第２の配線の上方に形成され、平面視で前記第１の方向に延在する複数の第３の配線と、
を備えており、
前記複数の第１の配線は、第１の電源線と第２の電源線とを有し、
前記複数の第３の配線は、前記第１の電源線の上方に位置し、前記第１の電源線と電気的に接続する第３の電源線と、前記第２の電源線の上方に位置し、前記第２の電源線と電気的に接続する第４の電源線とを有し、
前記複数の第２の配線は、前記第１の電源線の上方であって前記第３の電源線の下方に位置し、前記第１の電源線及び前記第３の電源線に電気的に接続し、平面視で前記第２の方向に延在する第１の接続配線を有し、
前記複数の第２の配線は、前記第２の電源線の上方であって前記第４の電源線の下方に位置し、前記第２の電源線及び前記第４の電源線に電気的に接続し、平面視で前記第２の方向に延在する第２の接続配線を有することを特徴とする半導体装置。
【請求項２】
スタンダードセルを有し、
前記スタンダードセルの上方に前記第１の配線、前記第２の配線、及び前記第３の配線が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第２の配線は、平面視で前記第１の接続配線と前記第２の接続配線との間に位置し、平面視で前記第２の方向に延在する第１の信号線を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第３の配線は、前記第１の信号線と電気的に接続された第２の信号線を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の信号線は、前記スタンダードセルと並ぶ他のスタンダードセルの出力配線と電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の第１の配線は、前記第１の信号線と電気的に接続された第４の信号線を有することを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の接続配線と前記第２の接続配線とは、平面視で長手方向に沿って一列に並んで配置されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３の電源線及び前記第４の電源線の少なくとも一方は、前記複数の第３の配線のうちの他の配線よりも幅広に形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記複数の第２の配線として２種類の配線が交互に配されており、
前記２種類の配線の一方は、第１の箇所で分断されており、前記第１の接続配線及び前記第２の接続配線を有していることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の配線構造において、不良モードの一つとしてエレクトロ・マイグレーション（Electro Migration：ＥＭ）が問題視されている。ＥＭ抑止の対策として、いわゆる裏打ち配線が用いられている。裏打ち配線とは、例えば多層配線構造の第１層の電源配線に重なるように、第２層に配線を配置してＭ１層の電源配線と電気的に接続するものである。裏打ち配線を設けることにより、電源配線の電流が低減し、ＥＭの発生が抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／０２４８５１７号明細書
【特許文献２】米国特許出願公開第２０１５／００５２４９４号明細書
【特許文献３】米国特許出願公開第２０１５／０２８６７６５号明細書
【特許文献４】米国特許出願公開第２０１６／００３５６２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、半導体装置の更なる微細化の要請に応えるため、いわゆるダブルパターニング技術を用いた配線形成が増えている。ダブルパターニング技術によるパターン形成では、一方向に延在する配線を形成する場合がある。その際、例えば第１層はＸ方向、第２層はＹ方向というように、互いに直交するＸ，Ｙ方向に交互に延在する配線として多層配線構造を形成する場合がある。
【０００５】
しかしながら、ダブルパターニング技術を用いて、上記のように電源配線を例えばＸ方向に延在する第１層で形成した場合、その上の第２層はＹ方向に延在するよう形成されるため、第２層に電源配線の裏打ち配線を形成することができない。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、多層配線構造で下層から順次交互に異なる方向に配線形成する場合において、電源配線の裏打ち配線を設けて、多層配線構造の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体装置の一態様は、半導体基板と、前記半導体基板の上方に形成され、平面視で第１の方向に延在する複数の第１の配線と、前記第１の配線の上方に形成され、平面視で前記第１の方向とは異なる第２の方向に延在する複数の第２の配線と、前記第２の配線の上方に形成され、平面視で前記第１の方向に延在する複数の第３の配線とを備えており、前記複数の第１の配線は、第１の電源線と第２の電源線とを有し、前記複数の第３の配線は、前記第１の電源線の上方に位置し、前記第１の電源線と電気的に接続する第３の電源線と、前記第２の電源線の上方に位置し、前記第２の電源線と電気的に接続する第４の電源線とを有し、前記複数の第２の配線は、前記第１の電源線の上方であって前記第３の電源線の下方に位置し、前記第１の電源線及び前記第３の電源線に電気的に接続し、平面視で前記第２の方向に延在する第１の接続配線を有し、前記複数の第２の配線は、前記第２の電源線の上方であって前記第４の電源線の下方に位置し、前記第２の電源線及び前記第４の電源線に電気的に接続し、平面視で前記第２の方向に延在する第２の接続配線を有する。
【発明の効果】
【０００８】
上記の態様によれば、多層配線構造で下層から順次交互に異なる方向に配線形成する場合において、電源配線の裏打ち配線を設けて、多層配線構造の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。
【図２】図１のＹ方向に沿った概略断面図である。
【図３】図１のＸ方向に沿った概略断面図である。
【図４】多層配線構造を構成する各層の配線を形成する際に、ダブルパターニング法を行う様子を示す概略断面図である。
【図５】図４引き続き、多層配線構造を構成する各層の配線を形成する際に、ダブルパターニング法を行う様子を示す概略断面図である。
【図６】第２の実施形態によるＮＡＮＤ回路の構成を模式的に示す概略平面図である。
【図７】第２の実施形態によるＮＡＮＤ回路の等価回路構成を示す模式図である。
【図８】第３の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。
【図９】図８のＹ方向に沿った断面図である。
【図１０】図８のＸ方向に沿った断面図である。
【図１１】第４の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。
【図１２】第４の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。
【図１３】第４の実施形態によるＣＭＯＳ回路において、隣接する複数のスタンダードセルを示す概略平面図である。
【図１４】第５の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。
【図１５】図１４のＹ方向に沿った概略断面図である。
【図１６】図１４のＸ方向に沿った概略断面図である。
【発明を実施するための形態】
【００１０】
以下、半導体装置の具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。本実施形態では、半導体装置としてＣＭＯＳ回路を例示する。
【００１２】
［半導体装置の概略構成］
図１は、第１の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。図１（ａ）がスタンダードセルのアクティブ領域及びゲート、多層配線構造のローカルインターコネクト層〜第１層を示す平面図であり、図１（ｂ）がスタンダードセルのゲート及び多層配線構造の第２層及び第３層を示す平面図である。図２は図１のアクティブ領域及びゲート〜第３層までの諸断面図であり、図２（ａ）が破線Ｙ１−Ｙ１に沿った断面図、（ｂ）が破線Ｙ２−Ｙ２に沿った断面図である。図３は図１のアクティブ領域及びゲート〜第３層までの諸断面図であり、図３（ａ）が破線Ｘ１−Ｘ１に沿った断面図、（ｂ）が破線Ｘ２−Ｘ２に沿った断面図、（ｃ）が破線Ｘ３−Ｘ３に沿った断面図である。
【００１３】
このＣＭＯＳ回路は、半導体基板１０上に、ＣＭＯＳトランジスタを有して構成されるスタンダードセル１と、スタンダードセル１の多層配線構造２とを備えている。
スタンダードセル１は、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１１ｂを有している。ＰＭＯＳトランジスタ１１ａは、ゲート１２と、半導体基板１０のゲート１２の両側にＰ型のソース／ドレインが形成されたアクティブ領域１３とを有している。ＮＭＯＳトランジスタ１１ｂは、ゲート１２と、半導体基板１０のゲート１２の両側にＮ型のソース／ドレインが形成されたアクティブ領域１４とを有している。アクティブ領域１３，１４は、ＳＴＩ素子分離構造１５により画定されている。複数のゲート１２は、第２の方向、ここではＹ方向に沿って並んで配置されている。
【００１４】
ＭＯＳトランジスタ１１ａ，１１ｂ上には、アクティブ領域１３，１４と電気的に接続されたローカルインターコネクト（ＬＩ）層１６がそれぞれ形成されている。
【００１５】
多層配線構造２は、配線層が複数積層されて構成されており、図示の例では第１層Ｍ１、第２層Ｍ２、及び第３層Ｍ３を示している。
第１層Ｍ１は、ローカルインターコネクト層１６の上方に位置し、複数の配線が第１の方向、ここではＸ方向に沿って並んで配置されており、Ｖｄｄ電源配線である第１の電源線１７とＶｓｓ電源配線である第２の電源線１８とを有する。第１層Ｍ１は、ローカルインターコネクト層１６の１つに接続する第１の信号線１９ａを有する。第１層Ｍ１は、ゲート１２の１つに接続する第２の信号線１９ｂを有する。第１層Ｍ１は、第１の信号線１９ａが接続するものとは別のローカルインターコネクト層１６の１つに接続する第３の信号線１９ｃを有する。
【００１６】
第３層Ｍ３は、複数の配線が第１層Ｍ１の配線と同様に第１の方向、ここではＸ方向に沿って並んで配置されている。
図１（ａ），（ｂ）、図２（ａ）及び図３（ａ）〜（ｃ）のように、第３層Ｍ３は、第１の電源線１７の上方に位置し、第１の電源線１７と電気的に接続されて裏打ち配線となる第３の電源線３１を有している。第３層Ｍ３は、第２の電源線１８の上方に位置し、第２の電源線１８と電気的に接続されて裏打ち配線となる第４の電源線３２を有している。
【００１７】
第２層Ｍ２は、複数の配線が第１層Ｍ１の配線とは異なる第２の方向、ここではＸ方向と直交するＹ方向に沿って並んで配置されている。
図１（ａ）、図２（ａ）及び図３（ａ），（ｂ）のように、第２層Ｍ２は、配線Ｍ２Ａとして、第１の電源線１７の上方であって第３の電源線３１の下方に位置し、第１の電源線１７及び第３の電源線３１に電気的に接続し、平面視でＹ方向に延在する第１の接続配線２１を有している。第２層Ｍ２は、第２の電源線１８の上方であって第４の電源線３２の下方に位置し、第２の電源線１８及び第４の電源線３２に電気的に接続し、平面視でＹ方向に延在する第２の接続配線２２を有している。第１の接続配線２１と第２の接続配線２２とは、物理的に分断されており、平面視で長手方向に沿って一列に並んで配置されている。配線Ｍ２Ａにおいて、第１の接続配線２１と第２の接続配線２２との間には、平面視でＹ方向に延在するスタンダードセル１の第４の信号線２３が配置されている。
【００１８】
図１（ｂ）、図２（ｂ）及び図３（ｂ），（ｃ）のように、第２層Ｍ２は、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂを有している。配線Ｍ２Ｂでは、スタンダードセル１の第５の信号線（出力配線）２４が配置されている。
【００１９】
図１（ａ），（ｂ）及び図３（ｂ）のように、第３層Ｍ３は、第２層Ｍ２の第４の信号線２３及び第1層Ｍ１の第２の信号線１９ｂと電気的に接続された、スタンダードセル１のゲート１２への第１の入力配線３３を有している。第３層Ｍ３上の第４層の配線を介して、スタンダードセル１のゲート１２に信号を伝達する構成としても良い。また、第１の入力配線３３は、他のスタンダードセルの出力配線と接続された構成としても良い。また、第１の入力配線３３を第３層Ｍ３ではなく第１層Ｍ１に設けても良い。
【００２０】
［半導体装置の製造方法］
以下、本実施形態によるＣＭＯＳ回路の製造方法について説明する。
先ず、シリコン等の半導体基板１０の素子分離領域に、ＳＴＩ（Shallow Trench Isolation）法により、ＳＴＩ素子分離構造１５を形成する。
【００２１】
続いて、Ｙ方向に延在する複数のゲート１２を形成する。半導体基板１０のゲート１２の両側にホウ素（Ｂ）等のＰ型不純物をイオン注入し、アクティブ領域１３中のソース／ドレイン領域を形成する。半導体基板１０のゲート１２の両側にリン（Ｐ）等のＮ型不純物をイオン注入し、アクティブ領域１４中のソース／ドレイン領域を形成する。以上により、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１１ｂを有するＣＭＯＳトランジスタのスタンダードセル１が形成される。
【００２２】
続いて、シリコン酸化膜１０１及びシリコン窒化膜１０２を堆積し、シリコン酸化膜１０１及びシリコン窒化膜１０２に開口を形成する。シリコン窒化膜１０２の代わりにＳｉＣ膜を形成しても良い。この開口を埋め込むように、窒化チタン（ＴｉＮ）を下地としてタングステン（Ｗ）を堆積する。シリコン窒化膜１０２を研磨ストッパーとして、Ｗの表面を化学機械研磨（ＣＭＰ）法で研磨する。以上により、上記の開口を埋め込み、アクティブ領域１３，１４と電気的に接続されたローカルインターコネクト層１６がそれぞれ形成されている。
【００２３】
続いて、多層配線構造２を形成する。本実施形態では、例えばいわゆるダブルパターニング法により、多層配線構造２を構成する各層の配線を形成する。この場合、複数層、例えば第１層から第７層まで形成する際に、複数の配線がＸ方向及びＹ方向に交互に形成されることになる。
【００２４】
多層配線構造２を構成する各層の配線を形成する際に、ダブルパターニング法を行う場合について、図４及び図５を用いて説明する。図４（ａ）〜図５（ｂ）で右図が平面図、左図が断面図である。本実施形態では、カットマスクを用い、配線を所定態様に分断（カット）する。
先ず、図４（ａ）に示すように、絶縁層１１１上に、所定方向に延在する、分断されたマンドレルパターン１１２を形成する。
【００２５】
続いて、図４（ｂ）に示すように、絶縁層１１１上に絶縁材料を堆積し、その全面をエッチバックしてマンドレルパターン１１２の側面のみに絶縁材料を残し、スペーサパターン１１３を形成する。
続いて、図４（ｃ）に示すように、ウェットエッチングにより、マンドレルパターン１１２のみを除去してスペーサパターン１１３を残す。
これにより、マンドレルパターン１１２は除去されて形成された配線溝１１４ａと、スペーサパターン１１３間の配線溝１１４ｂとが形成される。
【００２６】
続いて、図５（ａ）に示すように、スペーサパターン１１３をマスクとして絶縁層１１１をエッチングする。これにより、絶縁層１１１には配線溝１１１ａ，１１１ｂが形成される。その後、スペーサパターン１１３をウェットエッチングにより除去する。
続いて、図５（ｂ）に示すように、ダマシン法により配線１１５ａ，１１５ｂを形成する。配線１１５ａは、配線溝１１１ａの内壁面を覆うタンタル（Ｔａ）又は窒化タンタル（ＴａＮ）等のバリア層１１６と、配線溝１１１ａ内をバリア層１１６を介して埋め込む銅（Ｃｕ）１１７とで形成される。配線１１５ｂは、配線溝１１１ｂの内壁面を覆うＴａ又はＴａＮ等のバリア層１１６と、配線溝１１１ｂ内をバリア層１１６を介して埋め込むＣｕ１１７とで形成される。
【００２７】
本実施形態では、多層配線構造２の第１層から第３層までについて例示して説明する。
先ず、第１層Ｍ１を形成する。
ダブルパターニング法を用いて、シリコン酸化膜１０３内に、Ｘ方向に延在する複数の配線を形成する。第１層Ｍ１には、ビアによりローカルインターコネクト層１６と電気的に接続されてなるＶｄｄ電源配線である第１の電源線１７とＶｓｓ電源配線である第２の電源線１８が設けられる。
【００２８】
続いて、第２層Ｍ２を形成する。
ダブルパターニング法を用いて、シリコン酸化膜１０４内に、Ｙ方向に延在する複数の配線を形成する。第２層Ｍ２には、配線Ｍ２Ａとして、所定箇所、例えばスタンダードセル１の内部で分断されてなる第１の接続配線２１、第１の信号線２３、及び第２の接続配線２２が設けられる。更に、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂとして、第５の信号線２４が設けられる。第１の接続配線２１は、第１層Ｍ１の第１の電源線１７と電気的に接続される。第２の接続配線２２は、第１層Ｍ１の第２の電源線１８と電気的に接続される。
【００２９】
続いて、第３層Ｍ３を形成する。
ダブルパターニング法を用いて、シリコン酸化膜１０５内に、Ｘ方向に延在する複数の配線を形成する。第３層Ｍ３には、第１層Ｍ１の第１の電源線１７の上方に位置し、第２層Ｍ２の第１の接続配線２１を介して第１の電源線１７と電気的に接続されて裏打ち配線となる第３の電源線３１が設けられる。第１層Ｍ１の第２の電源線１８の上方に位置し、第２層Ｍ２の第２の接続配線２２を介して第２の電源線１８と電気的に接続されて裏打ち配線となる第４の電源線３２が設けられる。また、第２層Ｍ２の第４の信号線２３及び第１層Ｍ１の第２の信号線１９ｂと電気的に接続された、スタンダードセル１のゲート１２への第１の入力配線３３が設けられる。
【００３０】
本実施形態では、例えばダブルパターニング法を用いて各層ごとに交互にＸ方向、Ｙ方向に配線が形成される構成において、第１層Ｍ１の第１の電源線１７の裏打ち配線が第３層Ｍ３の第３の電源線３１として、第１層Ｍ１の第２の電源線１８の裏打ち配線が第３層Ｍ３の第４の電源線３２として形成されている。この構成により、多層配線構造２の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高いＣＭＯＳ回路が実現する。
【００３１】
また、例えば第２層Ｍ２の配線を形成する際に、配線Ｍ２Ａをマンドレルパターンを用いて、配線Ｍ２Ｂをスペーサパターンを用いて分断して形成する。この場合、配線Ｍ２Ａについて、スタンダードセルの内部で分断し、第１の接続配線２１と第２の接続配線２２との間に、平面視でＹ方向に延在するスタンダードセル１の第４の信号線２３が配置される。この構成により、配線間スペースを有効に活用することができ、多層配線構造の更なる微細化に寄与する。例えば、配線Ｍ２Ａをスタンダードセル１との境界で分断した場合に比べて、機能は同一であるにも関わらず、配線の占有面積を３／４程度に抑えることができる。なお、配線Ｍ２Ａをスペーサパターンを用いて、配線Ｍ２Ｂをマンドレルパターンを用いて分断して形成してもよい。
【００３２】
本実施形態では、配線Ｍ２Ａ上に第４の信号線２３と分離された配線領域を形成している。この配線は、ビアを介して下方の第１層Ｍ１と上方の第３層Ｍ３の電源線に接続されている。これにより、第２層Ｍ２に伝わった熱を逃がす放熱パスを、例えば自己発熱を起こし得るトランジスタといった発熱源近くに配置することができるので、信号線や電源線のＥＭ耐性及びIR-dropを改善することができる。放熱パスとなる配線Ｍ２Ａの長さ（第１、第２の接続配線２１，２２の長さ）は、例えばスタンダードセル１の高さ（第１の電源線１７と第２の電源線１８との距離）が３００ｎｍ程度のときに、５０ｎｍ〜１００ｎｍ程度の固定値になる。この放熱パスは、周囲に電流源等の発熱源がある場合に、外部からの伝熱からＣＭＯＳトランジスタの信号線や電源線を保護することもできる。
【００３３】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、半導体装置としてＮＡＮＤ回路を例示する。
【００３４】
図６は、第２の実施形態によるＮＡＮＤ回路の構成を模式的に示す概略平面図である。図６（ａ）がスタンダードセルのアクティブ領域及びゲート、多層配線構造のローカルインターコネクト層〜第１層を示す平面図、図６（ｂ）がスタンダードセルのゲート及び多層配線構造の第２層及び第３層を示す平面図である。図７がＮＡＮＤ回路の等価回路構成を示す模式図である。
【００３５】
このＮＡＮＤ回路は、半導体基板上に、スタンダードセルを構成するＰＭＯＳトランジスタ４１，４２及びＮＭＯＳトランジスタ４３，４４と、これらＭＯＳトランジスタ４１〜４４の多層配線構造４とを備えている。
ＭＯＳトランジスタ４１〜４４上には、アクティブ領域と電気的に接続されたローカルインターコネクト層１６がそれぞれ形成されている。
【００３６】
多層配線構造４は、複数積層された配線層を有し、図示の例では第１層Ｍ１、第２層Ｍ２、及び第３層Ｍ３を示している。
第１層Ｍ１は、ローカルインターコネクト層１６の上方に位置し、複数の配線が第１の方向、ここではＸ方向に沿って並んで配置されている。第１層Ｍ１は、Ｖｄｄ電源配線である第１の電源線４５、Ｖｓｓ電源配線である第２の電源線４６、第１の信号線４７、第２の信号線４８、第３の信号線４９、及び第４の信号線５０を有する。
【００３７】
第３層Ｍ３は、複数の配線が第１層Ｍ１の配線と同様に第１の方向、ここではＸ方向に沿って並んで配置されている。
第３層Ｍ３は、第１の電源線４５の上方に位置し、第１の電源線４５と電気的に接続されて裏打ち配線となる第３の電源線５１を有している。第３層Ｍ３は、第２の電源線４６の上方に位置し、第２の電源線４６と電気的に接続されて裏打ち配線となる第４の電源線５２を有している。第３層Ｍ３は、第１の信号線４７と電気的に接続された第１の入力配線５３、及び第２の信号線４８と電気的に接続された第２の入力配線５４を有している。
【００３８】
第２層Ｍ２は、複数の配線が第１層Ｍ１の配線とは異なる第２の方向、ここではＸ方向と直交するＹ方向に沿って並んで配置されている。
第２層Ｍ２は、配線Ｍ２Ａとして、第１の電源線４５の上方であって第３の電源線５１の下方に位置し、第１の電源線４５及び第３の電源線５１に電気的に接続し、平面視でＹ方向に延在する第１の接続配線５５を有している。第２層Ｍ２は、第２の電源線４６の上方であって第４の電源線５２の下方に位置し、第２の電源線４６及び第４の電源線５２に電気的に接続し、平面視でＹ方向に延在する第２の接続配線５６を有している。第１の接続配線５５と第２の接続配線５６とは、物理的に分断されており、平面視で長手方向に沿って一列に並んで配置されている。配線Ｍ２Ａにおいて、第１の接続配線５５と第２の接続配線５６との間には、平面視でＹ方向に延在するスタンダードセルの第５の信号線５７が配置されている。また、配線Ｍ２Ａにおいて、第２の入力配線５４と接続する第６の信号線５９が配置されている。
【００３９】
第２層Ｍ２は、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂを有している。配線Ｍ２Ｂは、第１層Ｍ１の第３の信号線４９及び第４の信号線５０と電気的に接続されており、出力配線５８となる。
【００４０】
本実施形態では、例えばダブルパターニング法を用いて各層ごとに交互にＸ方向、Ｙ方向に配線が形成される構成において、第１層Ｍ１の第１の電源線４５の裏打ち配線が第３層Ｍ３の第３の電源線５１として、第１層Ｍ１の第２の電源線４６の裏打ち配線が第３層Ｍ３の第４の電源線５２として形成されている。この構成により、多層配線構造の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高いＮＡＮＤ回路が実現する。
【００４１】
また、例えば第２層Ｍ２の配線を形成する際に、配線Ｍ２Ａをマンドレルパターンを用いて、配線Ｍ２Ｂをスペーサパターンを用いて分断して形成する。この場合、配線Ｍ２Ａについて、スタンダードセルの内部で分断し、第１の接続配線５５と第２の接続配線５６との間に、平面視でＹ方向に延在するスタンダードセルの第５の信号線５７が配置される。この構成により、配線間スペースを有効に活用することができ、多層配線構造４の更なる微細化に寄与する。なお、配線Ｍ２Ａをスペーサパターンを用いて、配線Ｍ２Ｂをマンドレルパターンを用いて分断して形成してもよい。
【００４２】
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、第１の実施形態と同様に、半導体装置としてＣＭＯＳ回路を例示するが、いわゆるフィン型のＭＯＳトランジスタ（ＦｉｎＦＥＴ）とされている点で第１の実施形態と相違する。
【００４３】
図８は、第３の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図であり、（ａ）がスタンダードセルのアクティブ領域及びゲート、多層配線構造のローカルインターコネクト層〜第１層を示す平面図であり、図１（ｂ）がスタンダードセルのゲート及び多層配線構造の第２層及び第３層を示す平面図である。図９は図８のアクティブ領域及びゲート〜第３層までの諸断面図であり、図９（ａ）が破線Ｙ１−Ｙ１に沿った断面図、（ｂ）が破線Ｙ２−Ｙ２に沿った断面図である。図１０は図１のアクティブ領域及びゲート〜第３層までの諸断面図であり、図１０（ａ）が破線Ｘ１−Ｘ１に沿った断面図、（ｂ）が破線Ｘ２−Ｘ２に沿った断面図、（ｃ）が破線Ｘ３−Ｘ３に沿った断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付する。
【００４４】
このＣＭＯＳ回路は、半導体基板１０上に、ＣＭＯＳトランジスタを有して構成されるスタンダードセル６１と、スタンダードセル６１の多層配線構造２とを備えている。
スタンダードセル６１は、ＰＭＯＳトランジスタであるＰ型ＦｉｎＦＥＴ６２及びＮＭＯＳトランジスタであるＮ型ＦｉｎＦＥＴ６３を有している。Ｐ型ＦｉｎＦＥＴ６２は、ゲート１２と、半導体基板１０のゲート１２の両側にＰ型のソース／ドレイン領域が形成されたフィン状のアクティブ領域６４とを有している。Ｎ型ＦｉｎＦＥＴ６３は、ゲート１２と、半導体基板１０のゲート１２の両側にＮ型のソース／ドレイン領域が形成されたフィン状のアクティブ領域６５とを有している。アクティブ領域６４，６５は、半導体基板１０の表面をエッチングすることにより形成されており、ＳＴＩ素子分離構造１５により画定されている。複数のゲート１２は、第２の方向、ここではＹ方向に沿って並んで配置されている。
【００４５】
ＦｉｎＦＥＴ１１，１２上には、アクティブ領域６４，６５と電気的に接続されたローカルインターコネクト層１６がそれぞれ形成されている。
【００４６】
多層配線構造２は、複数積層された配線層を有し、図示の例では第１層Ｍ１、第２層Ｍ２、及び第３層Ｍ３を示している。
第１層Ｍ１は、ローカルインターコネクト層１６の上方に位置し、複数の配線が第１の方向、ここではＸ方向に沿って並んで配置されており、Ｖｄｄ電源配線である第１の電源線１７とＶｓｓ電源配線である第２の電源線１８とを有する。第１層Ｍ１は、ローカルインターコネクト層１６の１つに接続する第１の信号線１９ａを有する。第１層Ｍ１は、ゲート１２の１つに接続する第２の信号線１９ｂを有する。第１層Ｍ１は、第１の信号線１９ａが接続するものとは別のローカルインターコネクト層１６の１つに接続する第３の信号線１９ｃを有する。
【００４７】
第３層Ｍ３は、複数の配線が第１層Ｍ１の配線と同様に第１の方向、ここではＸ方向に沿って並んで配置されている。
第３層Ｍ３は、第１の電源線１７の上方に位置し、第１の電源線１７と電気的に接続されて裏打ち配線となる第３の電源線３１を有している。第３層Ｍ３は、第２の電源線１８の上方に位置し、第２の電源線１８と電気的に接続されて裏打ち配線となる第４の電源線３２を有している。
【００４８】
第２層Ｍ２は、複数の配線が第１層Ｍ１の配線とは異なる第２の方向、ここではＸ方向と直交するＹ方向に沿って並んで配置されている。
第２層Ｍ２は、配線Ｍ２Ａとして、第１の電源線１７の上方であって第３の電源線３１の下方に位置し、第１の電源線１７及び第３の電源線３１に電気的に接続し、平面視でＹ方向に延在する第１の接続配線２１を有している。第２層Ｍ２は、第２の電源線１８の上方であって第４の電源線３２の下方に位置し、第２の電源線１８及び第４の電源線３２に電気的に接続し、平面視でＹ方向に延在する第２の接続配線２２を有している。第１の接続配線２１と第２の接続配線２２とは、物理的に分断されており、平面視で長手方向に沿って一列に並んで配置されている。配線Ｍ２Ａにおいて、第１の接続配線２１と第２の接続配線２２との間には、平面視でＹ方向に延在するスタンダードセル６１の第１の信号線２３が配置されている。
【００４９】
第２層Ｍ２は、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂを有している。配線Ｍ２Ｂでは、スタンダードセル６１の第５の信号線（出力配線）２４が配置されている。
【００５０】
第３層Ｍ３は、第２層Ｍ２の第４の信号線２３及び第1層Ｍ１の第２の信号線１９ｂと電気的に接続された、ＣＭＯＳトランジスタ１のゲート１２への第１の入力配線３３を有している。第３層Ｍ３上の第４層の配線を介して、スタンダードセル６１のゲート１２に信号を伝達する構成としても良い。また、第１の入力配線３３は、他のスタンダードセルの出力配線と接続された構成としても良い。また、第１の入力配線３３を第３層Ｍ３ではなく第１層Ｍ１に設けても良い。
【００５１】
本実施形態では、例えばダブルパターニング法を用いて各層ごとに交互にＸ方向、Ｙ方向に配線が形成される構成において、第１層Ｍ１の第１の電源線１７の裏打ち配線が第３層Ｍ３の第３の電源線３１として、第１層Ｍ１の第２の電源線１８の裏打ち配線が第３層Ｍ３の第４の電源線３２として形成されている。この構成により、多層配線構造２の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高いＣＭＯＳ回路が実現する。
【００５２】
また、例えば第２層Ｍ２の配線を形成する際に、配線Ｍ２Ａをマンドレルパターンを用いて、配線Ｍ２Ｂをスペーサパターンを用いて分断して形成する。この場合、配線Ｍ２Ａについて、スタンダードセル６１の内部で分断し、第１の接続配線２１と第２の接続配線２２との間に、平面視でＹ方向に延在するスタンダードセル６１の第４の信号線２３が配置される。この構成により、配線間スペースを有効に活用することができ、多層配線構造２の更なる微細化に寄与する。なお、配線Ｍ２Ａをスペーサパターンを用いて、配線Ｍ２Ｂをマンドレルパターンを用いて分断して形成してもよい。
【００５３】
（第４の実施形態）
次いで、第４の実施形態について説明する。本実施形態では、第１の実施形態と同様に、半導体装置としてＣＭＯＳ回路を例示するが、スタンダードセルの構成及び多層配線構造の構成が異なる点で第１の実施形態と相違する。
図１１〜図１３は、第４の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。図１１がスタンダードセルのアクティブ領域及びゲート、多層配線構造のローカルインターコネクト層〜第１層を示す平面図であり、図１２がスタンダードセルのゲート及び多層配線構造の第２層及び第３層を示す平面図である。図１３は、隣接する複数のスタンダードセルを示す概略平面図である。
【００５４】
このＣＭＯＳ回路は、半導体基板上に、ＣＭＯＳトランジスタを有して構成されるスタンダードセル６７と、スタンダードセル６７の多層配線構造６８とを備えている。
スタンダードセル６７は、ＰＭＯＳトランジスタ６９及びＮＭＯＳトランジスタ７０を有している。ＰＭＯＳトランジスタ６９は、ゲート７１と、半導体基板のゲート７１の両側にＰ型のソース／ドレイン領域が形成され、帯状に延在するアクティブ領域７２とを有している。ＮＭＯＳトランジスタ７０は、ゲート７１と、半導体基板のゲート７１の両側にＮ型のソース／ドレイン領域が形成され、帯状に延在するアクティブ領域７３とを有している。複数のゲート７１は、第２の方向、ここではＹ方向に沿って並んで配置されている。複数のアクティブ領域７２は、第１の方向、ここではＸ方向に沿って並んで配置されている。複数のアクティブ領域７３は、第１の方向、ここではＸ方向に沿って並んで配置されている。
【００５５】
ＭＯＳトランジスタ６９，７０上には、アクティブ領域７２，７３と電気的に接続されたローカルインターコネクト層１６がそれぞれ形成されている。
【００５６】
多層配線構造６８は、複数積層された配線層を有し、図示の例では第１層Ｍ１、第２層Ｍ２、及び第３層Ｍ３を示している。
第１層Ｍ１は、ローカルインターコネクト層の上方に位置し、複数の配線が第１の方向、ここではＸ方向に沿って並んで配置されている。第１層Ｍ１は、Ｖｄｄ電源配線である第１の電源線７４及びＶｓｓ電源配線である第２の電源線７５、第１の信号線７６，第２の信号線７７，第３の信号線７８、及び入力配線７９を有する。第１の信号線７６はゲート７１と、第２の信号線７７及び第３の信号線７８はアクティブ領域７２，７３のドレインとそれぞれ電気的に接続されている。入力配線７９は、図１３のように、左側に存する他のスタンダードセルの出力配線と接続するようにしても良い。また、第２の信号線７７及び第３の信号線７８を図１１（ａ）中で左側へ延在し、左側に存する他のスタンダードセルと接続するようにしても良い。
【００５７】
第３層Ｍ３は、複数の配線が第１層Ｍ１の配線と同様に第１の方向、ここではＸ方向に沿って並んで配置されている。
第３層Ｍ３は、第１の電源線７４の上方に位置し、第１の電源線７４と電気的に接続されて裏打ち配線となる第３の電源線８１を有している。第３層Ｍ３は、第２の電源線７５の上方に位置し、第２の電源線７５と電気的に接続されて裏打ち配線となる第４の電源線８２を有している。第３の電源線８１及び第４の電源線８２の少なくとも一方、本実施形態では第３の電源線８１及び第４の電源線８２の双方は、第３層Ｍ３のうちの他の配線、例えば入力配線７９よりも幅広に形成される。スタンダードセル６７のような駆動力の大きなセルでは、ＰＭＯＳトランジスタ６９及びＮＭＯＳトランジスタ７０で自己発熱が大きくなる場合がある。Ｍ２Ａ上に第５の信号線８５と分離された配線領域を形成することで、Ｍ２に伝わった熱をＭ３以上に逃がす放熱パスが形成される。第３の電源線８１及び第４の電源線８２を幅広に形成することにより、放熱効果を高めることができる。なお、第３の電源線８１は、第１の電源線７４よりも幅広であってもよいし、複数の第１の電源線７４が平面視で包含されるように重畳して配置されてもよい。また、第４の電源線８２は、第２の電源線７５よりも幅広であってもよいし、複数の第２の電源線７５が平面視で包含されるように重畳して配置されてもよい。
【００５８】
入力配線７９と第５の信号線８５とを接続するビア２と比べて、第３の電源線８１と第１の接続配線８３とを接続するビア２及び、第４の電源線８２と第２の接続配線８４とを接続するビア２は、Ｙ方向に延在している。そのため、第３の電源線８１下部のビア２と第１の接続配線８３との接触面積及び第４の電源線８２下部のビア２と第２の接続配線８４との接触面積が、入力配線７９下部のビア２と第５の信号線８５との接触面積より大きくなる。この構成により、ＦｉｎＦＥＴから発生する熱を効果的に放熱することが可能となる。なお、第３の電源線８１下部または第４の電源線８１下部のビア２は、入力配線７９下部のビア２と同等の大きさのビアを１又は複数配置してもよい。ここで、同等の大きさのビアとは、同一の設計寸法に基づいて形成されたビアを意味し、製造上のばらつきによって大きさが変動したビアを含むものである。
【００５９】
第２層Ｍ２は、複数の配線が第１層Ｍ１の配線とは異なる第２の方向、ここではＸ方向と直交するＹ方向に沿って並んで配置されている。
第２層Ｍ２は、配線Ｍ２Ａとして、第１の電源線７４の上方であって第３の電源線８１の下方に位置し、第１の電源線７４及び第３の電源線８１に電気的に接続し、平面視でＹ方向に延在する第１の接続配線８３を有している。第２層Ｍ２は、第１の電源線７４の上方であって第３の電源線８１の下方に位置し、スタンダードセル６７の例えば両端に配される第４の信号線８３ａを有している。信号線８３ａは、スタンダードセル６７に隣接する複数のスタンダードセル同士を接続している。第２層Ｍ２は、第２の電源線７５の上方であって第４の電源線８２の下方に位置し、第２の電源線７５及び第４の電源線８２に電気的に接続し、平面視でＹ方向に延在する第２の接続配線８４を有している。第１の接続配線８３と第２の接続配線８４とは、物理的に分断されており、平面視で長手方向に沿って一列に並んで配置されている。配線Ｍ２Ａにおいて、第１の接続配線８３と第２の接続配線８４との間には、平面視でＹ方向に延在するスタンダードセル６７の第５の信号線８５が配置されている。第５の信号線８５は、第１層Ｍ１の第１の信号線７６及び入力配線７９と電気的に接続されている。なお、第４の信号線８３ａは、スタンダードセル６７の両端に限らず、例えばスタンダードセル６７の内側に配置されていてもよい。また、第４の信号線８３ａは、スタンダードセル６７に隣接していない別のスタンダードセルや回路と接続していてもよい。
【００６０】
第２層Ｍ２は、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂを有している。配線Ｍ２Ｂでは、第１の接続配線８３及び第２の接続配線８４とは異なる箇所で物理的に分断されて、スタンダードセル６７の第６の信号線８６が配置されている。第２層Ｍ２は、出力配線８６ａを有している。出力配線８６ａは、隣接する他のスタンダードセル６７の入力配線と接続されていても良い。
【００６１】
本実施形態では、例えばダブルパターニング法を用いて各層ごとに交互にＸ方向、Ｙ方向に配線が形成される構成において、第１層Ｍ１の第１の電源線７４の裏打ち配線が第３層Ｍ３の第３の電源線８１として、第１層Ｍ１の第２の電源線７５の裏打ち配線が第３層Ｍ３の第４の電源線８２として形成されている。この構成により、多層配線構造６８の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高いＣＭＯＳ回路が実現する。
【００６２】
また、例えば第２層Ｍ２の配線を形成する際に、配線Ｍ２Ａをマンドレルパターンを用いて、配線Ｍ２Ｂをスペーサパターンを用いて分断して形成する。この場合、配線Ｍ２Ａについて、スタンダードセルの内部で分断し、第１の接続配線８３と第２の接続配線８４との間に、平面視でＹ方向に延在するスタンダードセル６７の第５の信号線８５が配置される。この構成により、配線間スペースを有効に活用することができ、多層配線構造の更なる微細化に寄与する。なお、配線Ｍ２Ａをスペーサパターンを用いて、配線Ｍ２Ｂをマンドレルパターンを用いて分断して形成しても良い。
【００６３】
本実施形態についても、第３の実施形態と同様に、ＭＯＳトランジスタをＦｉｎＦＥＴとして構成しても良い。この場合、ＦｉｎＦＥＴから発生する熱を放熱するために、第２層Ｍ２の配線をフィン状のアクティブ領域上に位置するローカルインターコネクト層を接続することが好適である。
【００６４】
（第５の実施形態）
次いで、第５の実施形態について説明する。本実施形態では、第１の実施形態と同様に、半導体装置としてＣＭＯＳ回路を例示するが、チャネル部分がワイヤ状とされたいわゆるナノワイヤ構造のＭＯＳトランジスタ（ナノワイヤＦＥＴ）とされている点で第１の実施形態と相違する。
【００６５】
図１４は、第５の実施形態によるＣＭＯＳ回路の構成を模式的に示す概略平面図である。図１４（ａ）がスタンダードセルのアクティブ領域及びゲート、多層配線構造のローカルインターコネクト層〜第１層を示す平面図であり、図１４（ｂ）がスタンダードセルのゲート及び多層配線構造の第２層及び第３層を示す平面図である。図１５は図１４のアクティブ領域及びゲート〜第３層までの諸断面図であり、図１５（ａ）が破線Ｙ１−Ｙ１に沿った断面図、（ｂ）が破線Ｙ２−Ｙ２に沿った断面図、（ｃ）が破線Ｙ３−Ｙ３に沿った断面図である。図１６は図１４のアクティブ領域及びゲート〜第３層までの諸断面図であり、破線Ｘ１−Ｘ１に沿った断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付する。
【００６６】
このＣＭＯＳ回路は、半導体基板１０上に、ＣＭＯＳトランジスタを有して構成されるスタンダードセル９１と、スタンダードセル９１の多層配線構造２とを備えている。
スタンダードセル９１は、ＰＭＯＳトランジスタであるＰ型ナノワイヤＦＥＴ９２及びＮＭＯＳトランジスタであるＮ型ナノワイヤＦＥＴ９３を有している。Ｐ型ナノワイヤＦＥＴ９２は、ゲート１２と、半導体基板１０のゲート１２の両側にＰ型のソース／ドレイン領域が形成されたアクティブ領域９５を有する。アクティブ領域９５には、Ｐ型のソース／ドレイン領域と接続されたチャネル９５ａが複数のワイヤ状に形成されている。Ｎ型ナノワイヤＦＥＴ９３は、ゲート１２と、半導体基板１０のゲート１２の両側にＮ型のソース／ドレイン領域が形成されたアクティブ領域９６を有する。アクティブ領域９６には、Ｎ型のソース/ドレイン領域と接続されたチャネル９６ａが複数のワイヤ状に形成されている。アクティブ領域９５，９６は、半導体基板１０の表面をエッチングすることにより形成されており、ＳＴＩ素子分離構造１５により画定されている。複数のゲート１２は、第２の方向、ここではＹ方向に沿って並んで配置されている。
【００６７】
ナノワイヤＦＥＴ９２，９３上には、アクティブ領域９５，９６と電気的に接続されたローカルインターコネクト層９７がそれぞれ形成されている。
【００６８】
多層配線構造２は、複数積層された配線層を有し、図示の例では第１層Ｍ１、第２層Ｍ２、及び第３層Ｍ３を示している。
第１層Ｍ１は、ローカルインターコネクト層９７の上方に位置し、複数の配線が第１の方向、ここではＸ方向に沿って並んで配置されており、Ｖｄｄ電源配線である第１の電源線１７とＶｓｓ電源配線である第２の電源線１８とを有する。第１層Ｍ１は、ローカルインターコネクト層１６の１つに接続する第１の信号線１９ａを有する。第１層Ｍ１は、ゲート１２の１つに接続する第２の信号線１９ｂを有する。第１層Ｍ１は、第１の信号線１９ａが接続するものとは別のローカルインターコネクト層１６の１つに接続する第３の信号線１９ｃを有する。
【００６９】
第３層Ｍ３は、複数の配線が第１層Ｍ１の配線と同様に第１の方向、ここではＸ方向に沿って並んで配置されている。
第３層Ｍ３は、第１の電源線１７の上方に位置し、第１の電源線１７と電気的に接続されて裏打ち配線となる第３の電源線３１を有している。第３層Ｍ３は、第２の電源線１８の上方に位置し、第２の電源線１８と電気的に接続されて裏打ち配線となる第４の電源線３２を有している。
【００７０】
第２層Ｍ２は、複数の配線が第１層Ｍ１の配線とは異なる第２の方向、ここではＸ方向と直交するＹ方向に沿って並んで配置されている。
第２層Ｍ２は、配線Ｍ２Ａとして、第１の電源線１７の上方であって第３の電源線３１の下方に位置し、第１の電源線１７及び第３の電源線３１に電気的に接続し、平面視でＹ方向に延在する第１の接続配線２１を有している。第２層Ｍ２は、第２の電源線１８の上方であって第４の電源線３２の下方に位置し、第２の電源線１８及び第４の電源線３２に電気的に接続し、平面視でＹ方向に延在する第２の接続配線２２を有している。第１の接続配線２１と第２の接続配線２２とは、物理的に分断されており、平面視で長手方向に沿って一列に並んで配置されている。配線Ｍ２Ａにおいて、第１の接続配線２１と第２の接続配線２２との間には、平面視でＹ方向に延在するスタンダードセル９１の第１の信号線２３が配置されている。
【００７１】
第２層Ｍ２は、配線Ｍ２Ａと隣り合う配線Ｍ２Ｂを有している。配線Ｍ２Ｂでは、スタンダードセル９１の第５の信号線（出力配線）２４が配置されている。
【００７２】
第３層Ｍ３は、第２層Ｍ２の第４の信号線２３及び第１層Ｍ１の第２の信号線１９ｂと電気的に接続された、ＣＭＯＳトランジスタ１のゲート１２への第１の入力配線３３を有している。第３層Ｍ３上の第４層の配線を介して、スタンダードセル９１のゲート１２に信号を伝達する構成としても良い。また、第１の入力配線３３は、他のスタンダードセルの出力配線と接続された構成としても良い。また、第１の入力配線３３の代わりとして、入力配線を第１層Ｍ１に設けても良い。
【００７３】
本実施形態では、例えばダブルパターニング法を用いて各層ごとに交互にＸ方向、Ｙ方向に配線が形成される構成において、第１層Ｍ１の第１の電源線１７の裏打ち配線が第３層Ｍ３の第３の電源線３１として、第１層Ｍ１の第２の電源線１８の裏打ち配線が第３層Ｍ３の第４の電源線３２として形成されている。この構成により、多層配線構造２の微細化を図ると共にＥＭの発生を抑制することができる信頼性の高いＣＭＯＳ回路が実現する。
【００７４】
また、例えば第２層Ｍ２の配線を形成する際に、配線Ｍ２Ａをマンドレルパターンを用いて、配線Ｍ２Ｂをスペーサパターンを用いて分断して形成する。この場合、配線Ｍ２Ａについて、スタンダードセル９１の内部で分断し、第１の接続配線２１と第２の接続配線２２との間に、平面視でＹ方向に延在するスタンダードセル９１の第４の信号線２３が配置される。この構成により、配線間スペースを有効に活用することができ、多層配線構造２の更なる微細化に寄与する。なお、配線Ｍ２Ａをスペーサパターンを用いて、配線Ｍ２Ｂをマンドレルパターンを用いて分断して形成してもよい。
【００７５】
本発明は、例えばＣＰＵ、ＳＲＡＭ、ＲＯＭや周辺回路を有するシステムＬＳＩに適用される。ＣＰＵの代わりにＧＰＵ、ＤＳＰ等を有するシステムＬＳＩにも適用可能である。この半導体装置は、ハイエンドなサーバやネットワーク機器用のプロセッサーとして、また低消費電力な映像・音声機器やモバイル機器のプロセッサーとして使用される。
【００７６】
より具体的には、例えばＣＰＵ内の１ＧＨｚ以上の高周波数クロック系統において、クロックインバータやクロックバッファが高動作率でスイッチングする場合に、本発明を用いて省面積で電源線を強化し、IR-DROP及びＥＭ耐性を改善することができる。
【００７７】
その他、周辺回路内で高周波動作するRing型ＶＣＯのインバータに本発明を適用すれば、トランジスタで発生した自己発熱の放熱パスを設けることができ、ＥＭ耐性を改善することができる。また、この放熱パスは、周囲に電流源等の熱源がある場合に、外部からの伝熱からインバータの信号配線や電源配線を保護することもできる。
【００７８】
本発明における強化された電源線及び放熱パスは、例えばＣＰＵのロジックブロックをインプリメンテーションする際の配置配線ツールを用いて、自動的にレイアウトすることが可能である。また、強化したい部分を手動でレイアウトすることも可能である。
【００７９】
本発明の多層配線構造をダブルパターニング法で形成する例を説明したが、例えばシングルパターニング法やクアドロプロパターニング法等で本発明の多層配線構造を形成しても良い。
【００８０】
以下、半導体装置の諸態様について、付記としてまとめて記載する。
【００８１】
（付記１）半導体基板と、
前記半導体基板の上方に形成され、平面視で第１の方向に延在する複数の第１の配線と、
前記第１の配線の上方に形成され、平面視で前記第１の方向とは異なる第２の方向に延在する複数の第２の配線と、
前記第２の配線の上方に形成され、平面視で前記第１の方向に延在する複数の第３の配線と、
を備えており、
前記複数の第１の配線は、第１の電源線と第２の電源線とを有し、
前記複数の第３の配線は、前記第１の電源線の上方に位置し、前記第１の電源線と電気的に接続する第３の電源線と、前記第２の電源線の上方に位置し、前記第２の電源線と電気的に接続する第４の電源線とを有し、
前記複数の第２の配線は、前記第１の電源線の上方であって前記第３の電源線の下方に位置し、前記第１の電源線及び前記第３の電源線に電気的に接続し、平面視で前記第２の方向に延在する第１の接続配線を有し、
前記複数の第２の配線は、前記第２の電源線の上方であって前記第４の電源線の下方に位置し、前記第２の電源線及び前記第４の電源線に電気的に接続し、平面視で前記第２の方向に延在する第２の接続配線を有することを特徴とする半導体装置。
【００８２】
（付記２）前記半導体基板上にスタンダードセルを有し、
前記スタンダードセルの上方に前記第１の配線、前記第２の配線、及び前記第３の配線が形成されていることを特徴とする付記１に記載の半導体装置。
【００８３】
（付記３）前記複数の第２の配線は、平面視で前記第１の接続配線と前記第２の接続配線との間に位置し、平面視で前記第２の方向に延在する第１の信号線を有することを特徴とする付記１又は２に記載の半導体装置。
【００８４】
（付記４）前記複数の第３の配線は、前記第１の信号線と電気的に接続された第２の信号線を有することを特徴とする付記３に記載の半導体装置。
【００８５】
（付記５）前記第２の信号線は、前記スタンダードセルと並ぶ他のスタンダードセルの出力配線と電気的に接続されていることを特徴とする付記４に記載の半導体装置。
【００８６】
（付記６）前記複数の第１の配線は、前記第１の信号線と電気的に接続された第４の信号線を有することを特徴とする付記３に記載の半導体装置。
【００８７】
（付記７）前記第１の接続配線と前記第２の接続配線とは、平面視で長手方向に沿って一列に並んで配置されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００８８】
（付記８）前記第３の電源線及び前記第４の電源線の少なくとも一方は、前記複数の第３の配線のうちの他の配線よりも幅広に形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【００８９】
（付記９）前記複数の第２の配線として２種類の配線が交互に配されており、
一方の前記配線は、所定箇所で分断されており、前記第１の接続配線及び前記第２の接続配線を有していることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【符号の説明】
【００９０】
１，６１，６７，９１  スタンダードセル
２，６８  多層配線構造
１１ａ，４１，４２，６９  ＰＭＯＳトランジスタ
１１ｂ，４３，４４，７０  ＮＭＯＳトランジスタ
１２，７１  ゲート
１３，１４，６４，６５，７２，７３，９５，９６  アクティブ領域
１５  ＳＴＩ素子分離構造
１６，６６，９７  ローカルインターコネクト層
１７，４５，７４  第１の電源線
１８，４６，７５  第２の電源線
２１，５５，８３  第１の接続配線
２２，５６，８４  第２の接続配線
１９ａ，４７，７６  第１の信号線
１９ｂ，４８，７７  第２の信号線
１９ｃ，４９，７８  第３の信号線
２３，５０，５７  第４の信号線
２４，５７，８５  第５の信号線
５９，８６  第６の信号線
３１，５１，８１  第３の電源線
３２，５２，８２  第４の電源線
３３，５３，７９  第１の入力配線
５４  第２の入力配線
４９  第１の出力配線
５８，８６ａ  出力配線
６２  Ｐ型ＦｉｎＦＥＴ
６３  Ｎ型ＦｉｎＦＥＴ
８３ａ  信号線
９２  Ｐ型ナノワイヤＦＥＴ
９３  Ｎ型ナノワイヤＦＥＴ
９５ａ，９６ａ  チャネル
１０１，１０３，１０４，１０５  シリコン酸化膜
１０２  シリコン窒化膜
１１１  絶縁層
１１１ａ，１１１ｂ  配線溝
１１２  マンドレルパターン
１１３  スペーサパターン
１１５ａ，１１５ｂ  配線
１１６  バリア層
１１７  Ｃｕ
【図１】
2018067693.tif 000003
【図２】
2018067693.tif 000004
【図３】
2018067693.tif 000005
【図４】
2018067693.tif 000006
【図５】
2018067693.tif 000007
【図６】
2018067693.tif 000008
【図７】
2018067693.tif 000009
【図８】
2018067693.tif 000010
【図９】
2018067693.tif 000011
【図１０】
2018067693.tif 000012
【図１１】
2018067693.tif 000013
【図１２】
2018067693.tif 000014
【図１３】
2018067693.tif 000015
【図１４】
2018067693.tif 000016
【図１５】
2018067693.tif 000017
【図１６】
2018067693.tif 000018