(57)【要約】【課題】回路面積が小さく、仮想切断が可能なトリミング回路を提供する。【解決手段】ヒューズ抵抗の切断の有無に応じて被調整素子の電気特性を調整するトリミング回路であって、第１導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、前記半導体基板に形成された第２導電型の半導体領域を有しており、前記ヒューズ抵抗の他端に接続されるダイオードと、を備えるトリミング回路を提供する。【選択図】図２
2018022848.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ抵抗の切断の有無に応じて被調整素子の電気特性を調整するトリミング回路であって、
第１導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第２導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
を備えるトリミング回路。
【請求項２】
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第１電位に接続される第１抵抗素子を更に備える
請求項１に記載のトリミング回路。
【請求項３】
前記第１抵抗素子の一端と前記第１抵抗素子の他端との間に接続される保護ダイオードをさらに備える
請求項２に記載のトリミング回路。
【請求項４】
前記ヒューズ抵抗の一端と前記パッドとの接続点に一端が接続され、他端が第２電位に接続される第２抵抗素子を更に備える
請求項２または３に記載のトリミング回路。
【請求項５】
前記ダイオードは、縦型ダイオードであり、
前記ダイオードの他端が、前記半導体基板の基板電極に接続されている
請求項１から４の何れか１項に記載のトリミング回路。
【請求項６】
前記半導体基板に形成され、前記ヒューズ抵抗と前記ダイオードとの接続点にゲートが接続されるＭＯＳトランジスタを更に備える
請求項１から５の何れか１項に記載のトリミング回路。
【請求項７】
前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型であり、
前記ヒューズ抵抗の他端と前記ダイオードのアノードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのアノードとの接続点に一端が接続され、他端がグランド配線に接続される第１抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が高電位配線に接続される第２抵抗素子と、
を備える
請求項１から６の何れか１項に記載のトリミング回路。
【請求項８】
前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型であり、
前記ヒューズ抵抗の他端と前記ダイオードのカソードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのカソードとの接続点に一端が接続され、他端が高電位配線に接続される第１抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端がグランド配線に接続される第２抵抗素子と、
を備える
請求項１から６の何れか１項に記載のトリミング回路。
【請求項９】
前記第２導電型の半導体領域と、前記ヒューズ抵抗とが少なくとも一部の領域において、前記絶縁膜を介して重なるように積層されており、
前記ヒューズ抵抗と、前記ヒューズ抵抗に接続される金属配線層と、前記第２導電型の半導体領域とが少なくとも一部の領域において重なるように積層されている
請求項８に記載のトリミング回路。
【請求項１０】
請求項１から９の何れか１項に記載のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法であって、
前記ダイオードに順方向電流が流れるように前記半導体基板の電位と、前記パッドに印加する電圧を調整する段階と、
前記順方向電流が前記ヒューズ抵抗を流れることによって前記ヒューズ抵抗を切断する段階と、
を備えるトリミング方法。
【請求項１１】
前記ダイオードに順方向電流を流す段階の前に、前記パッドに、前記ヒューズ抵抗の他端の電圧に対応する電圧を印加することにより、前記ヒューズ抵抗が仮想的に切断された状態を生成する段階を更に備える請求項１０に記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミング回路およびトリミング方法に関する。
【０００２】
半導体集積回路における製造バラツキによる回路特性の変動を補正するために、トリミング回路が用いられる。トリミング回路として、ポリシリコン層により形成されたヒューズ抵抗を備える回路が知られている（例えば、特許文献１）。トリミング回路は、ヒューズ抵抗を切断してヒューズ抵抗の端子間をショート状態からオープン状態に変化させることによって、被調整素子の電気特性を補正する。
【０００３】
トリミング回路において、ヒューズ抵抗を切断してしまうと元の状態に戻すことができない。したがって、ヒューズ抵抗を切断する前に、ヒューズ抵抗の切断後における被調整素子の電気特性を確認する仮想切断が実行される。仮想切断技術に関して、ヒューズ抵抗と直列に接続されるトランジスタを含む抵抗バイパス回路を用いる技術が知られている（例えば、特許文献２）。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設けたトリミング回路が知られている（例えば、特許文献３）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２０１４−２０７４１３号公報
［特許文献２］  特開２００２−２６１３１号公報
［特許文献３］  特開２０００−３４０６５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、抵抗バイパス回路を付加する場合には、ヒューズ抵抗を溶断するための大電流に耐えうる抵抗バイパス回路が必要となり、回路面積が大きくなる。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設ける場合も、回路面積が大きくなる。さらに、端子数増加は当該半導体集積回路を収納するパッケージや外部回路の規模を増大させてしまう。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、トリミング回路を提供する。トリミング回路は、ヒューズ抵抗の切断の有無に応じて被調整素子の電気特性を調整してよい。トリミング回路は、ヒューズ抵抗と、トリミング用のパッドと、ダイオードとを備えてよい。ヒューズ抵抗は、ポリシリコン層により形成されてよい。ポリシリコン層は、第１導電型の半導体基板に絶縁膜を介して配置されてよい。トリミング用のパッドは、ヒューズ抵抗の一端に接続されてよい。ダイオードは、半導体基板に形成された第２導電型の半導体領域を有してよい。ダイオードは、ヒューズ抵抗の他端に一端が接続されてよい。
【０００６】
トリミング回路は、第１抵抗素子を更に備えてよい。第１抵抗素子の一端が、ヒューズ抵抗とダイオードとの接続点に接続されてよい。第１抵抗素子の他端が第１電位に接続されてよい。
【０００７】
トリミング回路は、保護ダイオードを更に備えてよい。保護ダイオードは、第１抵抗素子の一端と第１抵抗素子の他端との間に接続されてよい。
【０００８】
トリミング回路は、第２抵抗素子を更に備えてよい。第２抵抗素子の一端が、ヒューズ抵抗の一端とパッドとの接続点に接続されてよい。第２抵抗素子の他端が第２電位に接続されてよい。
【０００９】
ダイオードは、縦型ダイオードであってよい。ダイオードの他端が、半導体基板の基板電極に接続されてよい。
【００１０】
トリミング回路は、ＭＯＳトランジスタを更に備えてよい。ＭＯＳトランジスタは、半導体基板に形成されてよい。ＭＯＳトランジスタは、ヒューズ抵抗とダイオードとの接続点にゲートが接続されてよい。
【００１１】
第１導電型は、ｎ型であってよい。第２導電型は、ｐ型であってよい。ヒューズ抵抗の他端とダイオードのアノードとが接続されてよい。トリミング回路は、第１抵抗素子および第２抵抗素子を備えてよい。第１抵抗素子の一端が、ヒューズ抵抗とダイオードのアノードとの接続点に接続されてよい。第１抵抗素子の他端がグランド配線に接続されてよい。第２抵抗素子の一端が、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗素子の他端が、電源配線等の高電位配線に接続されてよい。
【００１２】
第１導電型は、ｐ型であってよい。第２導電型は、ｎ型であってよい。ヒューズ抵抗の他端とダイオードのカソードとが接続されてよい。トリミング回路は、第１抵抗素子および第２抵抗素子を備えてよい。第１抵抗素子の一端は、ヒューズ抵抗とダイオードのカソードとの接続点に接続されてよい。第１抵抗素子の他端が高電位配線に接続されてよい。第２抵抗素子の一端が、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗素子の他端が、グランド配線に接続されてよい。
【００１３】
第２導電型の半導体領域と、ヒューズ抵抗とが少なくとも一部の領域において、絶縁膜を介して重なるように積層されてよい。ヒューズ抵抗と、ヒューズ抵抗に接続される金属配線層と、第２導電型の半導体領域とが少なくとも一部の領域において重なるように積層されてよい。
【００１４】
本発明の第２の態様においては、上記のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法を提供する。トリミング方法は、ダイオードに順方向電流が流れるように半導体基板の電位と、パッドに印加する電圧を調整する段階と、順方向電流がヒューズ抵抗を流れることによってヒューズ抵抗を切断する段階と、を備えてよい。
【００１５】
トリミング方法は、ダイオードに順方向電流を流す段階の前に、パッドに、ヒューズ抵抗の他端の電圧に対応する電圧を印加することにより、ヒューズ抵抗が仮想的に切断された状態を生成する段階を更に備えてよい。
【００１６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である
【図２】トリミング回路１００における本体部２０の一例を示す回路図である。
【図３】トリミング方法の一例を示すフローチャートである。
【図４】トリミング回路１００における本体部２０の他の例を示す回路図である。
【図５】本体部２０の構成例を示す平面図である。
【図６】本体部２０の構成例を示す断面図である。
【図７】ｐ型半導体基板を用いた本体部２０の一例を示す回路図である。
【図８】本体部２０の他の構成例を示す平面図である。
【図９】本体部２０の他の構成例を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である。トリミング回路１００は、内部端子Ｔ１、Ｔ２間の抵抗値を調整する。内部端子Ｔ１、Ｔ２間には、被調整素子２として抵抗が接続されている。複数の被調整素子２が直列接続されてよい。トリミング回路１００は、被調整素子２の両端を短絡することで、内部端子Ｔ１、Ｔ２間の抵抗値を調整する。被調整素子２の数および抵抗値は、適宜に変更されてよい。また、被調整素子２は、抵抗に限られず、ＭＯＳＦＥＴ等の他の素子であってもよい。この場合、トリミング回路１００は、例えばＭＯＳＦＥＴが直列接続した直列ＭＯＳＦＥＴ回路の電気特性を調整する。
【００２０】
トリミング回路１００は、本体部２０とトランジスタ部１０とを備える。トリミング回路１００は、複数セットの本体部２０およびトランジスタ部１０を備えてよい。本体部２０とトランジスタ部１０の数は、適宜に変更されてよい。本体部２０とトランジスタ部１０の数が増えるほど、端子Ｔ１、Ｔ２間の電流等の電気特性をきめ細かく調整することができ、調整精度を高めることができる。
【００２１】
トランジスタ部１０は、ＭＯＳトランジスタであってよい。例えば、図１に示すトランジスタ部１０は、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ部１０のドレイン１２とソース１３との間に被調整素子２が設けられる。すなわち、電流等の電気特性を調整したい被調整素子２とトランジスタ部１０とが並列に接続される。トランジスタ部１０のゲート１１は、本体部２０の出力端子ＯＵＴに接続されてよい。
【００２２】
本例では、本体部２０の出力端子ＯＵＴがＬｏレベル（低レベル）になると、トランジスタ部１０はオフになる。これにより、対応する被調整素子２の両端は短絡されていない状態となる。一方、本体部２０の出力端子ＯＵＴがＨｉレベル（高レベル）になると、トランジスタ部１０はオンとなる。トランジスタ部１０がオンとなると、対応する被調整素子２の両端はショート（短絡）状態となる。但し、この場合に限られず、本体部２０の出力端子ＯＵＴがＬｏレベルになるとトランジスタ部１０がオンとなり、本体部２０の出力端子ＯＵＴがＨｉレベルになると、トランジスタ部１０がオフとなるようトランジスタ部１０を構成してもよい。
【００２３】
図２は、トリミング回路１００における本体部２０の一例を示す回路図である。本例トリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、および第１ダイオードＤ１を備える。トリミング回路１００は、出力端子ＯＵＴへ印加される電圧Ｓｏを変化させて、上述したとおりトランジスタ部１０のオン・オフを決定する。すなわち、ヒューズ抵抗２２の切断の有無に応じて電圧Ｓｏを変化させる。また、ヒューズ抵抗２２が過仮想的に切断された状態を生成する仮想切断が実行される場合にも、トリミング回路１００は、電圧Ｓｏを変化させる。
【００２４】
ヒューズ抵抗２２の一端は、パッド２４と接続されている。ヒューズ抵抗２２の他端は、第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のアノードに接続されている。
【００２５】
トリミング回路１００は、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および保護ダイオードＤ２を備えてよい。第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２と第１ダイオードＤ１のアノードとの接続点２８に接続される。一方、第１抵抗素子Ｒ１の他端は、第１電位に接続される。接続点２８は、出力端子ＯＵＴを介して、ＭＯＳトランジスタであるトランジスタ部１０のゲート１１に接続される。
【００２６】
第２抵抗素子Ｒ２の一端は、ヒューズ抵抗２２の一端とパッド２４との接続点２７に接続される。一方、第２抵抗素子Ｒ２の他端は、第２電位に接続される。すなわち、ヒューズ抵抗２２の一端は、第２抵抗素子Ｒ２を介して第２電位接続される。
【００２７】
本例において、第２電位は、第１電位より高電位であってよい。本例において、第１電位は、グランド配線ＧＮＤの電位（グランド電位）に対応し、第２電位は、高電位配線ＶＤＤの電位に対応する。第１電位は、グランド電位に略等しいＬｏレベルであってよく、第２電位は、高電位配線ＶＤＤの電位に略等しいＨｉレベルであってよい。第１抵抗素子Ｒ１の他端は、グランド配線ＧＮＤに接続されてよく、ヒューズ抵抗２２の一端は、第２抵抗素子Ｒ２を介して高電位配線ＶＤＤに接続されてよい。
【００２８】
保護ダイオードＤ２は、第１抵抗素子Ｒ１の一端と第１抵抗素子Ｒ１の他端との間に接続される。本例では、保護ダイオードＤ２のアノードは、第１電位であるグランド配線ＧＮＤに接続され、保護ダイオードＤ２のカソードは、出力端子ＯＵＴおよび接続点２８に接続される。
【００２９】
ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および保護ダイオードＤ２は、半導体基板上に形成されてよい。図１に示されるトランジスタ部１０も、同じ半導体基板上に形成されてよい。ヒューズ抵抗２２は、ポリシリコン層により形成されたポリシリコンヒューズである。第１ダイオードＤ１は、第１導電型の半導体基板に第２導電型の半導体領域を有する。一例において、第１導電型はｎ型であって、第２導電型はｐ型である。
【００３０】
第１ダイオードＤ１の一端は、半導体基板の基板電極２６に接続されてよい。基板電極２６は、第１導電型の半導体基板の電位を固定する電極である。基板電極２６は、半導体基板の裏面に配置される裏面電極であってもよく、おもて側に配置される電極であってもよい。
【００３１】
第１抵抗素子Ｒ１は、ヒューズ抵抗２２が切断された状態において出力端子ＯＵＴをグランド電位にプルダウンするためのプルダウン抵抗である。一方、第２抵抗素子Ｒ２は、トリミング回路１００がトリミングを実行していない状態において、出力端子ＯＵＴを高電位配線ＶＤＤの電位にプルアップするためのプルアップ抵抗であるとともに、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の抵抗値は、トリミング未実施であってヒューズ抵抗２２が切断されていない状態において、出力端子ＯＵＴに印加する電圧Ｓｏが、トランジスタ部１０がオンするレベルとなるように調整してよい。
【００３２】
［非トリミング時］
トリミング回路１００がトリミングを実行していない状態においては、第１ダイオードＤ１が高インピーダンスとなるような逆方向電圧が印加されるように、半導体基板の基板電極２６の電位を調整してよい。一例として、半導体基板の基板電極２６には、高電位配線ＶＤＤに印加される電圧以上の電圧が印加される。例えば、半導体基板の基板電極２６には１２Ｖの電圧が印加される。このように第１ダイオードＤ１が逆バイアスとなるように電圧が印加されるため、高電位配線ＶＤＤから第１ダイオードＤ１を通じて流れる電流が生じない。したがって、ヒューズ抵抗２２に不要な電流が流れることが防止される。
【００３３】
トリミング不要あるいはトリミング処理済みの半導体集積回路等の半導体デバイスの動作時においては、第１ダイオードＤ１が逆バイアスとなるように半導体基板に電圧が印加されてよい。第１ダイオードＤ１が逆バイアスとなるように半導体基板に電圧が印加されるので、第１ダイオードＤ１を追加することによる半導体集積回路への影響が軽減される。
【００３４】
高電位配線ＶＤＤに印加された電圧が第１抵抗素子Ｒ１および第２抵抗素子Ｒ２によって分圧される。例えば、高電位配線ＶＤＤに印加された電圧が５Ｖであり、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、およびヒューズ抵抗２２の電気抵抗値が、それぞれ１００ｋΩ、１０ｋΩ、および１００Ωであるとすると、出力端子ＯＵＴには、約４．５Ｖの電圧が印加される。すなわち、出力端子ＯＵＴには、Ｈｉレベル（トランジスタ部１０を構成するトランジスタの閾値電圧より高い電圧）の電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端はショート状態を維持する。
【００３５】
図３は、トリミング方法の一例を示すフローチャートである。図３を参照しつつ、仮想切断および通常切断を説明する。
【００３６】
［仮想切断時］
トリミング回路１００は、ヒューズ抵抗２２の切断後における被調整素子２の電気特性を確認するために仮想切断を実行することができる。トリミング回路１００は、ヒューズ抵抗２２が仮想的に切断された状態を生成する。トリミング回路１００が、仮想切断を実行する場合には（ステップＳ１００：ＹＥＳ）、トリミング用のパッド２４に印加される電圧Ｓｐと、半導体基板の基板電極２６に印加される電圧Ｓｃとが調整されてよい。
【００３７】
トリミング回路１００において、外部電圧源または内部電圧源は、トリミング用のパッド２４に、ヒューズ抵抗２２の他端の電圧に対応する電圧Ｓｐを印加する（ステップＳ１０１）。ヒューズ抵抗２２の他端の電圧に対応する電圧とは、パッド２４が接続されている端部とは反対側に位置するヒューズ抵抗２２の端部が（抵抗を介して）接続されている高電位配線の電圧（例えば、ＶＤＤ電圧）または後述の別の実施形態に示すグランド配線の電圧（例えば、０Ｖ電圧）を意味する。本例では、ヒューズ抵抗２２の他端は、第１抵抗素子Ｒ１を介して、グランド配線に接続されているので、トリミング用のパッド２４に、０Ｖの電圧Ｓｐが印加される。
【００３８】
トリミング用のパッド２４に、０Ｖの電圧Ｓｐが印加されることにより、ヒューズ抵抗２２が切断された場合と同様に、出力端子ＯＵＴにＬｏレベルの電圧Ｓｏが印加される。トリミング用のパッド２４の電圧Ｓｐがグランド配線と同電位なので、ヒューズ抵抗２２の両端間に電位差が生じないない。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗２２の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、ステップＳ１０２でＮｏ側に分岐する。
【００３９】
トランジスタ部１０、ヒューズ抵抗２２、およびトリミング用のパッド２４を複数の被調整素子２に対しそれぞれ用意して並列的に設けてもよい。この場合も、各ヒューズ抵抗２２を個別に仮想切断することができる。この場合、半導体基板の基板電極２６の電位は、非トリミング時と同様に、第１ダイオードＤ１が高インピーダンスとなるように調整することが望ましい。
【００４０】
例えば、基板電極２６に、高電位配線ＶＤＤに印加される電圧もしくはそれ以上の電圧が印加された状態で、複数のパッド２４のうち、選択的に仮想切断を実行したいヒューズ抵抗２２に接続されるパッド２４に０Ｖの電圧Ｓｐが印加される。これにより、高電位配線ＶＤＤから第１ダイオードＤ１を通じてグランド配線ＧＮＤに電流が流れることが防止されるので、ヒューズ抵抗２２が切断されてしまう様な大電流は流れない。
【００４１】
［通常切断時］
仮想切断により得られた結果に基づいて、トリミングを実行するか否かが決定されてよい（ステップＳ１０２）。例えば、端子Ｔ１と端子Ｔ２との間の電流値が目標範囲になるように、複数のヒューズ抵抗２２のうちから選択的に切断するヒューズ抵抗２２が決定される。
【００４２】
トリミング実行時には（ステップＳ１０２：ＹＥＳ）、第１ダイオードＤ１に順方向電流が流れるように第１導電型の半導体基板の電位と、パッド２４に印加する電圧を調整する（ステップＳ１０３）。本例では、半導体基板の基板電極２６をグランド電位とする。そして、トリミング用のパッド２４に、高電位配線ＶＤＤに印加される電圧より高い電圧が外部電圧源または内部電圧源によって印加されてよい。
【００４３】
例えば、外部電圧源または内部電圧源によって、パッド２４には、１０Ｖ以上３０Ｖ以下の電圧が印加される。これにより、ヒューズ抵抗２２に電流が流れて、ヒューズ抵抗２２がジュール熱により切断される（ステップＳ１０４）。第１ダイオードＤ１は、順方向に接続されることになるので、順方向電流が、ヒューズ抵抗２２および第１ダイオードＤ１を通じて基板電極２６へ流れる。したがって、第１抵抗素子Ｒ１の影響を受けずに、ヒューズ抵抗２２を切断するのに十分な電流を流すことができる。
【００４４】
トリミング後には、トリミング回路１００は、ヒューズ抵抗２２が切断された状態となる。ヒューズ抵抗２２が切断された状態においては、第１抵抗素子Ｒ１が、出力端子ＯＵＴをグランド電位にプルダウンする。したがって、出力端子ＯＵＴには、Ｌｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態に変化する。
【００４５】
なお、保護ダイオードＤ２は、省略することもできる。図４は、トリミング回路１００における本体部２０の他の例を示す回路図である。図４に示される本体部２０は、保護ダイオードＤ２が省略されていることを除いて、図２に示される本体部２０と同様の構造を有する。
【００４６】
図５は、本体部２０の構成例を示す平面図である。図６は、本体部２０の構成例を示す断面図である。図６は、図５におけるＡ‐Ａ´線に沿った本体部２０の断面を示している。なお、図５および図６では、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および第２ダイオードＤ２は、説明の簡便のために省略されている。実施の半導体基板３０には、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および第２ダイオードＤ２が形成されてよい。
【００４７】
図５に示されるとおり、トリミング回路１００において、第１ダイオードＤ１およびヒューズ抵抗２２が半導体基板３０に形成されている。半導体基板３０は、第１導電型の半導体基板３０である。本例では、半導体基板３０は、ｎ型半導体基板３０である。図６に示されるとおり、半導体基板３０のおもて面側に第２導電型の第１半導体領域４２が形成されている。一例において、第１半導体領域４２は、ｎ型半導体基板３０に形成されたｐ型拡散層である。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。
【００４８】
第１ダイオードＤ１は、縦型ダイオードであってよい。本明細書において、縦型ダイオードとは、半導体基板３０の厚み方向に電流が流れるダイオードをいう。本例では、アノードが半導体基板３０のおもて面側に配置され、カソードが半導体基板３０の裏面側に配置されている。カソードには、基板電極２６が接続されている。しかしながら、縦型ダイオードであっても、基板電極２６は、半導体基板３０の電位を固定すればよいので、半導体基板３０のおもて面側に設けられてもよい。
【００４９】
第１半導体領域４２の一部には、第２導電型の第２半導体領域４４が形成されてよい。第２半導体領域４４は、コンタクト部３４が接続されるコンタクト領域である。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。一例では、第２半導体領域４４は、ｐ＋拡散層である。本例では、第１半導体領域４２のエッジが矩形に形成されており、矩形において互いに対向する２辺に沿って、それぞれ第２半導体領域４４が離間して形成されている。したがって、本例では、第１半導体領域４２内において、互いに対向する複数の第２半導体領域４４が形成されている。
【００５０】
半導体基板３０上には、絶縁膜４６が部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。ポリシリコン層３２は、半導体基板３０上に絶縁膜４６を介して設けられる。ヒューズ抵抗２２は、ポリシリコン層３２で形成されている。ヒューズ抵抗２２は切断しやすいように中央部の幅Ｗを狭くしている。
【００５１】
ヒューズ抵抗２２の一の端部は、コンタクト部３４を介してメタル配線３６に接続する。第１ダイオードＤ１のうち第２半導体領域４４が形成されている領域において、絶縁膜４６が一部除去されており、第２半導体領域４４が部分的に露出している。第２半導体領域４４は、コンタクト部３４を介してメタル配線３６に接続する。メタル配線３６およびコンタクト部３４は、第１ダイオードＤ１のアノードとヒューズ抵抗２２とを電気的に接続しており、図２および図４に示した接続点２８として機能する。
【００５２】
ヒューズ抵抗２２の他の端部は、コンタクト部３４を介して、メタル配線３７に接続する。メタル配線３７は、トリミング用のパッド２４に連結する連結部３８を有してよい。メタル配線３７は、ヒューズ抵抗２２をパッド２４および抵抗Ｒ２と接続する接続点２７として機能する。なお、ポリシリコン層３２、第２半導体領域４４、および絶縁膜４６と、メタル配線３６、３７との間には、層間絶縁膜４７が形成されてよい。すなわち、層間絶縁膜４７上にメタル配線３６およびメタル配線３７が形成されてよい。この場合、コンタクト部３４は、層間絶縁膜４７内の開口を貫通して形成される。
【００５３】
本例の構造によれば、第１ダイオードＤ１の第１半導体領域４２と、ヒューズ抵抗２２とが、少なくとも一部の領域において絶縁膜４６を介して重なるように積層される。また、ヒューズ抵抗２２に接続されるメタル配線３６と、第１半導体領域４２およびヒューズ抵抗２２とが、少なくとも一部の領域において重なるように積層される。
【００５４】
本例では、トリミング用のパッド２４に接続するために別のメタル配線３７が設けられている一端部を除いて、ヒューズ抵抗２２の中央部および他端部は、第１半導体領域４２に重なって形成される。また、メタル配線３６は、第１半導体領域４２と大部分の領域で重なる。したがって、ヒューズ抵抗２２と第１半導体領域４２とが積層されないように半導体基板３０上の別々の領域に形成する場合と比べて、トリミング回路１００の回路面積を小さくし、トリミング回路１００を小型化することができる。
【００５５】
本例のトリミング回路１００によれば、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。本例においても、ヒューズ抵抗２２の一端に接続されるトリミング用のパッド２４は必要とするが、ヒューズ抵抗２２の他端側の端子としては、既存の裏面電極等の基板電極２６を用いることができ、トリミング専用の外部端子を設ける必要がない。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がない。したがって、従来に比べて小型化と仮想切断機能とを両立したトリミング回路１００を実現できる。
【００５６】
本例のトリミング回路１００によれば、第１ダイオードＤ１は、第１導電型の半導体基板３０に形成された第２導電型の第１半導体領域４２を有する。本例において第１ダイオードＤ１は、ポリシリコン層３２により形成されず、半導体基板３０に形成された不純物拡散層によって構成されてよい。したがって、ヒューズ抵抗２２と第１ダイオードＤ１とは同一層に形成されないため、積層して形成することができる。これにより、半導体基板３０上の領域を有効活用して、トリミング回路１００の小面積化を実現できる。
【００５７】
上記の例では、ｎ型半導体基板３０を用いてトリミング回路１００の本体部２０を構成する場合を説明した。しかしながら、半導体基板３０としてｐ型半導体基板３０を用いても、トリミング回路１００を実現できる。図７は、ｐ型半導体基板３０を用いた本体部２０の一例を示す回路図である。
【００５８】
本例では、第１導電型がｐ型であり、第２導電型がｎ型である。したがって、本例の本体部２０は、図５および図６に示した構成において、ｎ型半導体基板３０をｐ型半導体基板３０とし、ｐ型の第１半導体領域４２をｎ型半導体領域とし、ｐ＋型の第２半導体領域４４をｎ＋型の第２半導体領域４４とした構成を有する。ＰＮ接合の向きに起因して、基板電極２６側がアノードとなる。その他の構成は、図５および図６に示した構成と同様である。
【００５９】
本例のトリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および保護ダイオードＤ２を備える。図７において、保護ダイオードＤ２は省略しているが、本例においても保護ダイオードＤ２を抵抗Ｒ１および／またはＲ２に並列に設けてもよい。ヒューズ抵抗２２の一端は、パッド２４と接続されている。ヒューズ抵抗２２の他端は、第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のカソードに接続されている。
【００６０】
第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２と第１ダイオードＤ１のカソードとの接続点２８に接続される。一方、第１抵抗素子Ｒ１の他端は、第１電位に接続される。本例では、第１電位は、高電位配線ＶＤＤの電位であってよい。接続点２８は、出力端子ＯＵＴを介して、ＭＯＳトランジスタであるトランジスタ部１０のゲート１１に接続される。第２抵抗素子Ｒ２の一端は、ヒューズ抵抗２２の一端とパッド２４との接続点２７に接続される。一方、第２抵抗素子Ｒ２の他端は、第２電位に接続される。本例では、第２電位は、グランド電位であってよい。
【００６１】
［非トリミング時］
トリミング回路１００がトリミングを実行していない状態においては、第１ダイオードＤ１が高インピーダンスとなるような逆方向電圧が印加されるように、半導体基板３０の電位を調整してよい。一例として、半導体基板３０の基板電極２６にはグランド電位もしくは負の電圧が印加されてよい。このように第１ダイオードＤ１が逆バイアスとなるように電圧が印加されるため、第１ダイオードＤ１を通じてヒューズ抵抗２２に電流が流れることが防止される。
【００６２】
高電位配線ＶＤＤに印加される電圧が５Ｖであり、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、およびヒューズ抵抗２２の電気抵抗値が、それぞれ１００ｋΩ、１０ｋΩ、および１００Ωであるとすると、出力端子ＯＵＴには、約０．５Ｖの電圧が印加される。すなわち、出力端子ＯＵＴには、Ｌｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態を維持する。
【００６３】
［仮想切断時］
トリミング回路１００が仮想切断を実行する場合には、トリミング用のパッド２４に印加される電圧Ｓｐと、半導体基板３０の基板電極２６に印加される電圧Ｓｃとが調整されてよい。トリミング回路１００において、外部電圧源または内部電圧源は、トリミング用のパッド２４に、ヒューズ抵抗２２の他端の電圧に対応する電圧Ｓｐを印加する。
【００６４】
本例では、ヒューズ抵抗２２の他端は、第１抵抗素子Ｒ１を介して、高電位配線ＶＤＤ（たとえば、５Ｖ電圧）に接続されているので、トリミング用のパッド２４に、高電位配線ＶＤＤの電圧Ｓｐが印加される。したがって、ヒューズ抵抗２２が切断された場合と同様に、出力端子ＯＵＴには、Ｈｉレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端はショート状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗２２の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、図３のステップＳ１０２でＮｏ側に分岐する。
【００６５】
トランジスタ部１０、ヒューズ抵抗２２、およびトリミング用のパッド２４を複数の被調整素子２に対しそれぞれ用意して並列的に設けてもよい。この場合、半導体基板３０の基板電極２６の電位は、非トリミング時と同様に、第１ダイオードＤ１が高インピーダンスとなるように調整することが望ましい。例えば、基板電極２６に０Ｖもしくは負の電圧が印加された上で、複数のパッド２４のうち、選択的に仮想切断を実行したいパッド２４に高電位配線ＶＤＤの電圧Ｓｐが印加される。
【００６６】
［通常切断時］
トリミング実行時には、第１ダイオードＤ１に順方向電流が流れるように第１導電型の半導体基板３０の電位と、パッド２４に印加する電圧を調整する。例えば、半導体基板３０の基板電極２６をグランド電位とする。そして、例えば、外部電圧源または内部電圧源によって、トリミング用のパッド２４に、−３０Ｖ以上−１０Ｖ以下の負の電圧が印加される。これにより、ヒューズ抵抗２２に電流が流れて、ヒューズ抵抗２２がジュール熱により切断される。
【００６７】
第１ダイオードＤ１は、順方向に接続されることになるので、順方向電流が、基板電極２６、第１ダイオードＤ１、およびヒューズ抵抗２２を通じて、パッド２４へ流れる。したがって、第１抵抗素子Ｒ１の影響を受けずに、ヒューズ抵抗２２を切断するのに十分な電流を流すことができる。
【００６８】
トリミング後には、ヒューズ抵抗２２が切断された状態となる。ヒューズ抵抗２２が切断された状態においては、第１抵抗素子Ｒ１が、出力端子ＯＵＴを高電位配線ＶＤＤにプルアップする。したがって、出力端子ＯＵＴには、Ｈｉレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端はショート（短絡）状態に変化する。
【００６９】
本発明のトリミング回路１００の構造は、図５および図６に示される構造に限られない。図８は、本体部２０の他の構成例を示す平面図である。図９は、本体部２０の他の構成例を示す断面図である。図９は、図８におけるＡ‐Ａ´線に沿った本体部２０の断面を示している。なお、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および第２ダイオードＤ２は、図８では説明の簡便のために省略し、図９では回路シンボルにより電気的接続関係だけ示されている。なお、実施の半導体基板３０には、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および第２ダイオードＤ２が形成されてよい。
【００７０】
本例においても、第１ダイオードＤ１は、縦型ダイオードであってよい。但し、本例では、第１ダイオードＤ１の第１半導体領域４２と、ヒューズ抵抗２２とが、重なるように配置されていない。第１半導体領域４２には、一つの第２半導体領域４４が形成されている。したがって、第１ダイオードＤ１自体の面積は、第１半導体領域４２に複数の第２半導体領域４４が離間して形成される場合と比べて小さい。
【００７１】
ヒューズ抵抗２２を構成するポリシリコン層３２の一の端部は、コンタクト部３４を介してメタル配線３６に接続される。第１ダイオードＤ１のうち第２半導体領域４４において、絶縁膜４６が一部除去されており、第２半導体領域４４が部分的に露出している。第２半導体領域４４は、コンタクト部３４を介してメタル配線３６に接続する。
【００７２】
メタル配線３６およびメタル配線３６に接続されるコンタクト部３４は、第１ダイオードＤ１のアノードとヒューズ抵抗２２とを電気的に接続する接続点２８として機能する。メタル配線３６には、保護ダイオードＤ２の一端および第１抵抗素子Ｒ１の一端が接続されてよい。したがって、第１ダイオードのアノードが第１抵抗素子 Ｒ１を介してグランド配線ＧＮＤに接続される。
【００７３】
ヒューズ抵抗２２を構成するポリシリコン層３２の他の端部は、コンタクト部３４を介して、メタル配線３７に接続する。メタル配線３７には、出力端子ＯＵＴおよび第２抵抗素子Ｒ２の一端が接続されてよい。したがって、ヒューズ抵抗２２（ポリシリコン層３２）の他の端部は、第２抵抗素子Ｒ２を介して高電位配線ＶＤＤに接続されている。
【００７４】
本例のトリミング回路１００によっても、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。ヒューズ抵抗２２の制御端子として、既存の裏面電極等の基板電極２６を活用することができ、トリミング専用の外部端子を設ける数を削減できる。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がなくなる。したがって、回路面積が小さく、仮想切断が可能なトリミング回路１００を実現できる。
【００７５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７７】
１０・・・トランジスタ部、１１・・・ゲート、１２・・・ドレイン、１３・・・ソース、２０・・・本体部、２２・・・ヒューズ抵抗、２４・・・パッド、２６・・・基板電極、２７・・・接続点、２８・・・接続点、３０・・・半導体基板、３２・・・ポリシリコン層、３４・・・コンタクト部、３６・・・メタル配線、３７・・・メタル配線、３８・・・連結部、４２・・・第１半導体領域、４４・・・第２半導体領域、４６・・・絶縁膜、４７・・・層間絶縁膜、１００・・・トリミング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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