(57)【要約】      （修正有）【課題】電子装置への、且つ、電子装置からの電力伝達を制御するように設定された集積回路（ＩＣ）及びシステム・オン・チップ（ＳｏＣ）を提供する。【解決手段】ＩＣコントローラ１００は、ＣＰＵサブシステム１０２と、周辺（ペリフェラル）インターコネクト１１４と、システムリソース１１６と、種々の入力／出力（Ｉ／Ｏ）ブロック１１８Ａ〜１１８Ｃと、ＵＳＢサブシステム２００とを有している。ＵＳＢサブシステム２００は、１つ以上のゲートドライバ回路２０２を有している。各ゲートドライバ回路２０２は、ＩＣコントローラ１００に対し外部にあるパワーパス部内に結合しうるＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴの何れを制御するかを選択するように設定可能及びプログラム可能となっている。【選択図】図１Ａ
2018007238.tif 000002
【特許請求の範囲】
【請求項１】
ユニバーサル・シリアル・バス（ＵＳＢ）サブシステムを有する装置において、このＵＳＢサブシステムが単一の集積回路（ＩＣ）内に配置されており、このＵＳＢサブシステムが、外部のＮチャネルパワー電界効果トランジスタ（パワーＦＥＴ）又は外部のＰチャネルパワーＦＥＴを選択的に制御するように設定されたゲートドライバ回路を備えている装置。
【請求項２】
請求項１に記載の装置において、前記ＵＳＢサブシステムがＵＳＢパワーデリバリー（ＵＳＢ−ＰＤ）サブシステムである装置。
【請求項３】
請求項１に記載の装置において、前記ＵＳＢサブシステムがＵＳＢ  Ｔｙｐｅ−Ｃサブシステムである装置。
【請求項４】
請求項１に記載の装置において、前記ゲートドライバ回路は、前記ＵＳＢサブシステムからの制御信号に基づいて前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴを制御するように設定されている装置。
【請求項５】
請求項１に記載の装置において、前記ゲートドライバ回路は、前記単一のＩＣの１つ以上の出力端子における前記外部のＮチャネルパワーＦＥＴを制御するように設定されているとともに、前記ゲートドライバ回路は、前記単一のＩＣの前記と同じ１つ以上の出力端子における前記外部のＰチャネルパワーＦＥＴをも制御するように設定されている装置。
【請求項６】
請求項１に記載の装置において、前記ＵＳＢサブシステムは、前記外部のＮチャネルパワーＦＥＴか又は外部のＰチャネルパワーＦＥＴの何れを前記ゲートドライバ回路に結合するかを決定するように設定されている装置。
【請求項７】
請求項１に記載の装置において、前記ゲートドライバ回路は、正のしきい値電圧で、ゼロの電圧で且つハイインピーダンスで出力信号を生じるように設定されている装置。
【請求項８】
請求項１に記載の装置において、前記ゲートドライバ回路は、外部のパワーパス部上に結合された２つのパワーＦＥＴを制御するように設定された１つの出力端子を備え、前記２つのパワーＦＥＴは、前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴを含んでいる装置。
【請求項９】
請求項１に記載の装置において、前記ゲートドライバ回路は、外部のパワーパス部上に結合された２つの分離したパワーＦＥＴを互いに独立的に制御するように設定された２つの分離した出力端子を備え、前記２つの分離したパワーＦＥＴは、前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴを含んでいる装置。
【請求項１０】
集積回路（ＩＣ）コントローラを有するユニバーサル・シリアル・バス（ＵＳＢ）可能装置に対する方法であって、この方法が、
前記ＩＣコントローラにより、外部のＮチャネルパワー電界効果トランジスタ（パワーＦＥＴ）又は外部のＰチャネルパワーＦＥＴの何れをこのＩＣコントローラに結合するかを決定するステップと、
前記外部のＮチャネルパワーＦＥＴを前記ＩＣコントローラに結合するものとして決定された場合に、前記ＩＣコントローラのゲートドライバ回路により前記外部のＮチャネルパワーＦＥＴを制御するステップと、
前記外部のＰチャネルパワーＦＥＴを前記ＩＣコントローラに結合するものとして決定された場合に、前記ＩＣコントローラのゲートドライバ回路により前記外部のＰチャネルパワーＦＥＴを制御するステップと
を備える方法。
【請求項１１】
請求項１０に記載の方法において、前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴの何れを前記ＩＣコントローラに結合するかを決定する前記ステップが、前記ＩＣコントローラの入力端子における信号を受信するステップを有するようにする方法。
【請求項１２】
請求項１０に記載の方法において、前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴの何れを前記ＩＣコントローラに結合するかを決定する前記ステップが、前記ＩＣコントローラにおけるファームウェアの設定をアップロードするステップを有するようにする方法。
【請求項１３】
請求項１０に記載の方法において、前記外部のＮチャネルパワーＦＥＴ又は前記外部のＰチャネルパワーＦＥＴの何れを前記ＩＣコントローラに結合するかを決定する前記ステップが、前記ゲートドライバ回路の１つ以上の出力端子における電圧検出を実行するステップを有するようにする方法。
【請求項１４】
請求項１０に記載の方法において、この方法が更に、前記ゲートドライバ回路の出力信号に対する電圧レベルを決定するステップを備えている方法。
【請求項１５】
請求項１０に記載の方法において、前記外部のＮチャネルパワーＦＥＴを制御する前記ステップが、
前記ゲートドライバ回路により、前記外部のＮチャネルパワーＦＥＴをターンオンさせるための正のしきい値電圧を出力させるステップと、
前記ゲートドライバ回路により、前記外部のＮチャネルパワーＦＥＴをターンオフさせるためのゼロ電圧を出力させるステップと
を有しているようにする方法。
【請求項１６】
請求項１０に記載の方法において、前記外部のＰチャネルパワーＦＥＴを制御する前記ステップが、
前記ゲートドライバ回路により、前記外部のＰチャネルパワーＦＥＴをターンオンさせるためのゼロ電圧を出力させるステップと、
前記ゲートドライバ回路により、前記外部のＰチャネルパワーＦＥＴをターンオフさせるためのハイインピーダンスを出力させるステップと
を有しているようにする方法。
【請求項１７】
ユニバーサル・シリアル・バス（ＵＳＢ）可能システムにおいて、このシステムが、
パワーパス部と、
このパワーパス部を制御するように結合された集積回路（ＩＣ）コントローラと
を備えており、
前記パワーパス部は、前記ＩＣコントローラに対し外部にあり、このＩＣコントローラは少なくとも、
Ｎチャネルパワー電界効果トランジスタ（パワーＦＥＴ）又はＰチャネルパワーＦＥＴの何れが前記パワーパス部内に結合されているかを決定し、
前記ＮチャネルパワーＦＥＴを前記パワーパス部内に結合するものとして決定された場合に、このＮチャネルパワーＦＥＴを制御し、
前記ＰチャネルパワーＦＥＴを前記パワーパス部内に結合するものとして決定された場合に、このＰチャネルパワーＦＥＴを制御する
ように設定されているシステム。
【請求項１８】
請求項１７に記載のシステムにおいて、前記パワーパス部は、パワーコンシューマパス部及びパワープロバイダパス部のうちの一方であるシステム。
【請求項１９】
請求項１７に記載のシステムにおいて、前記ＩＣコントローラはＵＳＢパワーデリバリー（ＵＳＢ−ＰＤ）サブシステムを備えているシステム。
【請求項２０】
請求項１７に記載のシステムにおいて、前記ＩＣコントローラはＵＳＢ  Ｔｙｐｅ−Ｃサブシステムを備えているシステム。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１６年５月１３日に出願された出願番号６２／３３６，１８３の米国特許仮出願の優先権及びその利益を主張するものであり、この米国特許仮出願は、その全体においてここに導入されるものである。
【技術分野】
【０００２】
本発明は、電子装置への且つ電子装置からの電力伝達を制御するように設定された集積回路（ＩＣ）及びシステム・オン・チップ（ＳｏＣ）に関するものである。
【背景技術】
【０００３】
例えば、スマートフォン、タブレット、ノートブックコンピュータ、ラップトップコンピュータ、ハブ、チャージャ、アダプタ等のような種々の電子装置は、ユニバーサル・シリアル・バス（ＵＳＢ）コネクタを介して電力を伝達するように設定されている。例えば、あるアプリケーションでは、電子装置を（例えば、バッテリ充電のために）ＵＳＢコネクタを介して電力を受けるパワーコンシューマとして設定することができ、他のアプリケーションでは、電子装置を、ＵＳＢコネクタを介して接続されている他の装置に電力を供給する電力プロバイダとして設定することができる。電子装置は代表的に、パワー電界効果トランジスタ（パワーＦＥＴ）をスイッチ装置として含むパワーパス部を介して電力を伝達するように設定されている。パワーＦＥＴは一般的に、そのソース及びドレインを“ｎ＋”領域とし且つその本体を“ｐ”領域とした場合には、Ｎチャネル型（ＮチャネルパワーＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  ｐｏｗｅｒ−ＦＥＴ））と称される。又、パワーＦＥＴは、そのソース及びドレインを“ｐ＋”領域とし且つその本体を“ｎ”領域とした場合には、Ｐチャネル型（ＰチャネルパワーＦＥＴ）と称される。パワーＦＥＴは、特性が互いに異なるＮチャネル型又はＰチャネル型とすることができる為、電子装置の製造業者は、ＮチャネルパワーＦＥＴのパワーパス部及びＰチャネルパワーＦＥＴのパワーパス部に対応する必要がある電子装置を設計する際に種々の課題に直面する。
【図面の簡単な説明】
【０００４】
【図１Ａ】図１Ａは、本発明の幾つかの実施例によるＵＳＢサブシステムを有する例示的なオンダイ集積回路（ＩＣ）を示すブロック線図である。
【図１Ｂ】図１Ｂは、本発明の例示的実施例による、図１ＡのＵＳＢサブシステムを有するＩＣコントローラを含むことができる例示的装置を示す外観図である。
【図２Ａ】図２Ａは、本発明の幾つかの実施例による、共通ゲート制御を行うパワーＦＥＴに対する例示的集積化ゲートドライバ回路を示す回路図である。
【図２Ｂ】図２Ｂは、本発明の幾つかの実施例による、独立ゲート制御を行うパワーＦＥＴに対する例示的集積化ゲートドライバ回路を示す回路図である。
【図３】図３は、本発明の例示的実施例による、ＮチャネルパワーＦＥＴのゲートにおける制御信号の電圧波形を示す線図である。
【図４】図４は、図３における実施例による、ＰチャネルパワーＦＥＴのゲートにおける制御信号の電圧波形を示す線図である。
【図５】図５は、本発明の幾つかの実施例による、設定可能な／プログラム可能な（コンフィギュラブル／プログラマブル）集積化ゲートドライバ回路を有する例示的なＩＣコントローラを示すブロック線図である。
【図６】図６は、本発明の幾つかの実施例による、パワーＦＥＴを動作させる例示的な方法を示すブロック線図である。
【図７】図７は、本発明の幾つかの実施例による例示的なシステムを示すブロック線図である。
【図８】図８は、本発明の例示的実施例による、ＮチャネルパワーＦＥＴの制御用のゲートドライバ出力信号の電圧波形を示す線図である。
【図９】図９は、図８の実施例による、ＰチャネルパワーＦＥＴの制御用のゲートドライバ出力信号の電圧波形を示す線図である。
【発明を実施するための形態】
【０００５】
以下の記載は、パワーＦＥＴゲートドライバ回路に対しここに開示する技術の種々の実施例を良好に理解するようにするために、特定のシステム、構成要素、方法等の例のような多数の特定の細部を説明するものである。しかし、当業者にとって明らかなように、少なくとも幾つかの実施例はこれらの特定の細部無しに実行しうること明らかである。他の場合には、ここで開示する技術を必要以上に不明瞭とするのを回避するために、周知の構成要素、素子、又は方法は詳細に説明しないか、又は簡単なブロック線図の形態で表している。従って、以後に説明する特定の細部は単に例示的なものである。特定の実施は、これらの例示的な細部から変更することができるとともに、依然として本発明の精神及び範囲内であることを意図するものである。
【０００６】
本明細書における“実施例”、“一実施例”、“例示的実施例”、“幾つかの実施例”及び“種々の実施例”の引用は、これらの実施例と関連して説明した特定の特性、構造、ステップ、動作又は特徴が本発明の少なくとも１つの実施例に含まれていることを意味するものである。更に、“実施例”、“一実施例”、“例示的実施例”、“幾つかの実施例”及び“種々の実施例”の語句が本明細書の種々の個所に記載されていることは、必ずしもこれらの全てが同じ実施例を言及するものではない。
【０００７】
本明細書には、本発明の詳細な説明の一部を成す添付図面に対する言及が含まれるものである。これらの図面は、例示的実施例による説明図を示している。本明細書で“例”として言及することもできるこれらの実施例は、特許請求の範囲に記載した内容の実施例を当業者が実施しうるのに十分詳細に開示するものである。これらの実施例を互いに組み合せたり、他の実施例を利用したり、又は特許請求の範囲の内容の範囲及び精神を逸脱することなく構造的、論理的及び電気的な変更を行ったりすることができる。本明細書で開示する実施例は本発明の内容の範囲を限定するものではなく、当業者が本発明の内容の実施、構成及び使用の何れか又は任意の組み合せを達成しうるようにするものであることを理解すべきである。
【０００８】
本明細書では、電子装置中のパワーＦＥＴゲートドライバ回路に対する技術の種々の実施例を開示する。このような電子装置の例には、パーソナルコンピュータ（例えば、ラップトップコンピュータ、ノートブックコンピュータ等）や、モバイルコンピューティング装置（例えば、タブレット、タブレットコンピュータ、電子書籍リーダー装置等）や、モバイル通信装置（例えば、スマートフォン、携帯装置、パーソナル・デジタル・アシスタント、メッセージング装置、ポケットＰＣ等）や、接続性及び充電装置（例えば、ハブ、ドッキングステーション、アダプタ、チャージャ等）や、オーディオ／ビデオ／データの記録又は再生或いはその双方の装置（例えば、カメラ、ボイスレコーダ、ハンドヘルドスキャナ、モニタ等）や、通信及びバッテリ充電の双方又は何れか一方のためにＵＳＢコネクタ（インターフェース）を用いうるその他の電子装置が含まれるが、これらに限定されるものではない。
【０００９】
本明細書で用いる場合、電子装置又はシステムは、この電子装置又はシステムがユニバーサル・シリアル・バス（ＵＳＢ）仕様書の少なくとも１つのリリースに適合する場合には、“ＵＳＢ使用可能”とみなす。このようなＵＳＢ仕様書の例には、ＵＳＢ仕様書改訂版２．０と、ＵＳＢ３．０仕様書と、ＵＳＢ３．１仕様書と、（例えば、Ｏｎ−Ｔｈｅ−Ｇｏ又はＯＴＧのような）種々の補足、バージョン及びそのエラッタとの何れか又はこれらの任意の組み合せが含まれるが、これらに限定されない。ＵＳＢ仕様書は一般的に、標準の通信システム及び周辺機器を設計及び確立する必要がある種々のシリアスバスの特性（例えば、属性、プロトコル定義、トランザクションの種類、バス管理、プログラミングインターフェース等）を規定する。例えば、ＵＳＢ使用可能となった周辺電子装置は、ＵＳＢ使用可能なホスト装置のＵＳＢポートを介してこのＵＳＢ使用可能なホスト装置に取付けられてＵＳＢ使用可能システムを形成する。ＵＳＢ２．０ポートには（ＶＢＵＳで表される）５Ｖのパワーライン（電力線）と、（Ｄ＋又はＤＰ及びＤ−又はＤＮで表される）データラインの差動対と、（ＧＮＤで表される）パワーリターン用の接地ラインとが含まれる。又、ＵＳＢ３．０ポートは、ＵＳＢ２．０との下位互換性のためのＶＢＵＳ、Ｄ＋、Ｄ−及びＧＮＤラインをも提供する。更に、より高速な差動バス（ＵＳＢスーパースピード（ＳｕｐｅｒＳｐｅｅｄ）バス）に対応させるために、ＵＳＢ３．０ポートは（ＳＳＴＸ＋及びＳＳＴＸ−で表される）送信機データラインの差動対と、（ＳＳＲＸ＋及びＳＳＲＸ−で表される）受信機データラインと、（ＤＰＷＲで表される）電力用のパワーラインと、（ＤＧＮＤで表される）パワーリターン用の接地ラインとを提供する。ＵＳＢ３．１ポートはＵＳＢ２．０及びＵＳＢ３．０通信との下位互換性のためにＵＳＢ３．０ポートと同じラインを提供するが、強化した（Ｅｎｈａｎｃｅｄ）スーパースピードと称される特徴の群によりスーパースピードバスの性能を拡張する。
【００１０】
ＵＳＢ  Ｔｙｐｅ−Ｃと称されるＵＳＢコネクタに対する未来の技術（エマージングテクノロジー）は最近、（例えば、２０１４年８月１１日付のリリース１．０、２０１５年４月３日付のリリース１．０等のような）ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書の種々のリリースに規定された。ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書の種々のリリースには、ＵＳＢ通信に対応しうるＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル、プラグ及びケーブルや、（例えば、２０１２年７月５日付でリリースされたリビジョン１．０、２０１４年８月１１日付でリリースされたリビジョン２．０等のような）ＵＳＢパワーデリバリー（ＵＳＢ−ＰＤ）仕様書の種々のリビジョンにおいて規定されている新たなＵＳＢパワーデリバリープロトコルにわたるパワーデリバリーが規定されている。
【００１１】
ある種の一部の電子装置は、（例えば、ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書リリース１．０、ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書リリース１．１又はその後のリリースのような）ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書の特定のリリース及びバージョンの双方又は何れか一方に準拠しうる。本明細書で用いる場合、“ＵＳＢ  Ｔｙｐｅ−Ｃサブシステム”は、Ｔｙｐｅ−Ｃの仕様書の少なくとも１つのリリースにおいて特定されている機能を実行するとともにここに特定されている条件を満足させるように設定され且つ動作しうる集積回路（ＩＣ）コントローラにおけるファームウェア及びソフトウェアの双方又は何れか一方により制御しうるハードウェア回路を言及するものである。このようなＵＳＢ  Ｔｙｐｅ−Ｃの機能及び条件の例には、ＵＳＢ２．０及びＵＳＢ３．０／３．１によるデータ及びその他の通信と、Ｔｙｐｅ−Ｃケーブルに対する電気機械の定義及び性能条件と、Ｔｙｐｅ−Ｃレセプタクルに対する電気機械の定義及び性能条件と、Ｔｙｐｅ−Ｃプラグに対する電気機械の定義及び性能条件と、レガシーケーブルアセンブリ及びアダプタに対するＴｙｐｅ−Ｃプラグに対する条件と、Ｔｙｐｅ−Ｃに基づく装置の検出及びインターフェース設定（コンフィグレーション）に対する条件と、Ｔｙｐｅ−Ｃコネクタに対し最適化したパワーデリバリーに対する条件等を含めることができる。ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書によれば、数ある中で、Ｔｙｐｅ−ＣポートはＶＢＵＳ、Ｄ＋、Ｄ−、ＧＮＤ、ＳＳＴＸ＋、ＳＳＴＸ−、ＳＳＲＸ＋及びＳＳＲＸ−ラインを提供する。更に、Ｔｙｐｅ−Ｃポートによれば、側波帯機能性を信号伝達するための（ＳＮＵで表される）サイドバンドユース（Ｓｉｄｅｂａｎｄ  Ｕｓｅ）ラインと、Ｔｙｐｅ−Ｃケーブルを通る接続のディスカバリ、設定及びマネージメントのための（ＣＣで表される）設定チャネルとをも提供する。Ｔｙｐｅ−ＣポートはＴｙｐｅ−Ｃプラグ及びＴｙｐｅ−Ｃレセプタクルと関連させることができる。使用しやすくするために、Ｔｙｐｅ−Ｃプラグ及びＴｙｐｅ−Ｃレセプタクルはプラグ対レセプタクルの向きとは無関係に動作する可逆対として設計する。従って、標準の、Ｔｙｐｅ−Ｃプラグ又はレセプタクルとして配置された標準のＴｙｐｅ−Ｃコネクタは、数ある中で、４つのＶＢＵＳラインと、４つの接地リターン（ＧＮＤ）ラインと、２つのＤ＋ライン（ＤＰ１及びＤＰ２）と、２つのＤ−ライン（ＤＮ１及びＤＮ２）と、２つのＳＳＴＸ＋ライン（ＳＳＴＸＰ１及びＳＳＰＸＰ２）と、２つのＳＳＴＸ−ライン（ＳＳＴＸＮ１及びＳＳＴＮ２）と、２つのＳＳＲＸ＋ライン（ＳＳＲＸＰ１及びＳＳＲＸＰ２）と、２つのＳＳＲＸ−ライン（ＳＳＲＸＮ１及びＳＳＲＸＮ２）と、２つのＣＣライン（ＣＣ１及びＣＣ２）と、２つのＳＢＵライン（ＳＢＵ１及びＳＢＵ２）とを提供する。
【００１２】
ある種の一部の電子装置は、（例えば、ＵＳＢパワーデリバリーの仕様書リリース１．０、ＵＳＢパワーデリバリーの仕様書リリース２．０又はその後のリビジョン及びバージョンの双方又は何れか一方のような）ＵＳＢ−ＰＤ仕様書の特定のリビジョン及びバージョンの双方又は何れか一方に準拠しうる。ＵＳＢ−ＰＤ仕様書は、ＵＳＢ  Ｔｙｐｅ−Ｃポートを通る単一のＴｙｐｅ−Ｃケーブルを経るデータ通信と一緒に多くの融通性のあるパワーデリバリーがＵＳＢ使用可能な装置に／ＵＳＢ使用可能な装置から提供されるようにすることによりこれらＵＳＢ使用可能な装置の機能性を最大としうるように設計した標準のプロトコルを規定している。例えば、ＵＳＢ−ＰＤ仕様書には、１００Ｗまでの電力でのＴｙｐｅ−Ｃケーブルを経るパワーデリバリーを管理するのに必要なアーキテクチャ、プロトコル、電力供給源動作、パラメータ及びケーブル配線が記載されている。ＵＳＢ−ＰＤ仕様書によれば、ＵＳＢ使用可能な装置は、（例えば、ＵＳＢ２．０仕様書、ＵＳＢ３．１仕様書、ＵＳＢバッテリ充電仕様書リビジョン１．０／１．１／１．２等のような）旧来のＵＳＢ仕様書に規定されているよりも多くの電流と高い又は低い電圧との双方又は何れか一方がＵＳＢ  Ｔｙｐｅ−Ｃケーブルを経る場合に対処することができる。本明細書で用いる場合、“ＵＳＢ  Ｔｙｐｅ−Ｃサブシステム”は、ＵＳＢ−ＰＤ仕様書の少なくとも１つのリリースにおいて特定されている機能を実行するとともにここに特定されている条件を満足させるように設定され且つ動作しうる集積回路（ＩＣ）コントローラにおけるファームウェア及びソフトウェアの双方又は何れか一方により制御しうるハードウェア回路を言及するものである。
【００１３】
電子装置は代表的に、電力をこの装置に／この装置から伝達するために電力伝達回路（パワーパス部）を用いている。パワーパス部には、数ある電子構成要素の中で、回路パス上でインライン結合されたスイッチ（オン／オフスイッチ）として動作するようにした１つ以上のパワーＦＥＴを有している。パワーＦＥＴは、幾つかの重要な特徴において、他の非パワー伝達アプリケーションに対して用いられているＦＥＴ及びその他の種類のトランジスタスイッチ装置とは異なっている。パワーＦＥＴは、個別の半導体スイッチング装置として、オン状態にある際にそのソースとそのドレインとの間に多量の電流を流す必要があるとともに、オン状態にある際にそのソースからそのドレインまでの抵抗値を極めて低くする必要があり、しかもオフ状態にある際にそのソースからそのドレインまでの高電圧に耐える必要がある。例えば、パワーＦＥＴは、数百ミリアンペア（例えば、５００〜９００ｍＡ）〜数アンペア（例えば、３〜５Ａ或いはそれ以上）の範囲内の電流を流し、且つそのソースからそのドレインまでまたがって１２Ｖ〜４０Ｖ（又はそれ以上）の範囲内の電圧に耐えうるものとして特徴づけることができる。パワーＦＥＴの装置のソース及びドレイン間の抵抗値は極めて小さくして、この装置にまたがる電力損失を回避する（又は少なくとも極めて小さく保つ）ようにする必要がある。パワーＦＥＴのソース及びドレイン間の抵抗値は、電子装置の所定のパワーパス部内のパワーＦＥＴを制御するのに用いられるゲートドライバ回路（ゲートドライバ）によりパワーＦＥＴをオン状態にする際、このパワーＦＥＴのゲートに印加される電圧により（少なくとも部分的に）制御される。例えば、ＮチャネルのパワーＦＥＴをターンオンさせてオン状態に保つためには、ゲートドライバ回路はこのパワーＦＥＴのソースに印加する電圧よりも高い正電圧をこのパワーＦＥＴのゲートに印加する。パワーＦＥＴのゲート電圧とソース電圧との間のこの正の電圧差は“オーバードライブ電圧”と称され、オーバードライブ電圧を高くすればするほど、パワーＦＥＴのソース及びドレイン間の抵抗値は低くなる。ＰチャネルのパワーＦＥＴをターンオンさせてオン状態に保つためには、ゲートドライバ回路はこのパワーＦＥＴのソースにおける電圧よりも低い電圧をこのパワーＦＥＴのゲートに印加する必要があり、ゲート電圧を低くすればするほど、パワーＦＥＴのソース及びドレイン間の抵抗値は低くなる。
【００１４】
半導体製造業者とっては、通常、ＮチャネルパワーＦＥＴが好まれる。その理由は、これらのＮチャネルパワーＦＥＴはその大きさが小さく、従って、同じ電力伝達特性を得るのに必要とする半導体基板領域がより小さくなる為である。しかし、ＰチャネルパワーＦＥＴには、０Ｖのゲート電圧でターンオンしうるという利点があり、このことは（例えば、モバイル装置におけるデッドバッテリ（切れた電池）を充電するような）ある種のパワーコンシューマアプリケーションにとって有益なことである。ＮチャネルパワーＦＥＴとＰチャネルパワーＦＥＴとで特性が異なる為、ＮチャネルパワーＦＥＴを制御するのに、（例えば、パワープロバイダアプリケーションで用いられているように）代表的に一種の個別のＩＣコントローラが用いられており、ＰチャネルパワーＦＥＴを制御するのに、（例えば、パワーコンシューマアプリケーションで用いられているように）他種の個別のＩＣコントローラが用いられている。個別のＩＣコントローラは代表的に、コントローラチップの外部から制御信号を受信するとともに、この制御信号をＮチャネル又はＰチャネルパワーＦＥＴのゲートを駆動する電圧に変換する作用をする。従って、電子装置の製造業者は、何れの種類のＩＣコントローラ（例えば、ＮチャネルパワーＦＥＴに対するコントローラ又はＰチャネルパワーＦＥＴに対するコントローラ）を電子装置の設計サイクルに先立ってパワーパス部内に用いるかを決定し、これにより特定のアプリケーションに対しＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴを制御する際に同じＩＣコントローラを用いる適応性を無くすようにする必要がある。このように適応性を無くすようにすることは、数ある中で、設計時間を長くしたり、材料表（ＢＯＭ）を増大させたり、異なるゲートドライバ回路を有する複数のＩＣコントローラチップを特性化する必要があったりするような種々の欠点をもたらす原因となる。
【００１５】
パワーＦＥＴに対するゲートドライバを有する従来のＩＣコントローラの上述した及びその他の欠点に対処するために、本発明の幾つかの実施例では、ここに記載する技術により、ＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴの双方のゲートを駆動する３つの出力状態に対応するプログラム可能な／設定可能な集積ゲートドライバ回路を有するＩＣコントローラを提供する。第１の状態（正のしきい値状態）では、ゲートドライバ回路に動作可能なようにプログラミング及び設定の双方又は何れか一方を行って、出力信号に正のしきい値電圧以上の電圧を与え、ＮチャネルパワーＦＥＴをターンオンさせるとともにオン状態に維持するようにする。第２の状態（ゼロ電圧すなわち０Ｖ状態）では、ゲートドライバ回路に動作可能なようにプログラミング及び設定の双方又は何れか一方を行って、出力信号にほぼゼロである電圧（すなわち、０Ｖ）を与えて、ＮチャネルパワーＦＥＴをターンオフさせるとともに、ＰチャネルパワーＦＥＴをターンオンさせてオン状態に維持するようにする。第３の状態（ハイインピーダンス、すなわちＨｉＺ状態）では、ゲートドライバ回路に動作可能なようにプログラミング及び設定の双方又は何れか一方を行って、その出力端子（ｏｕｔ）上にＰチャネルパワーＦＥＴをターンオフさせるためのハイインピーダンス生ぜしめるようにすることができる。同じゲートドライバ回路の動作中これらの３つの状態の何れかのプログラミング及び設定の双方又は何れか一方を行う能力は、使用するパワーＦＥＴの種類の検出及び選択の双方又は何れか一方を自動的に行うとともに必要とする何れかのゲートドライバ出力電圧をプログラミングする本明細書に記載した方法と相俟って、本明細書に開示したＩＣコントローラが、種々のアプリケーションに対するＮチャネル及びＰチャネルの双方又は何れか一方のパワーＦＥＴを選択する設計上の柔軟性を必要とする製造業者に対し電力最適化で単一チップの解決策を提供するようにする。
【００１６】
例示的実施例では、装置が半導体基板上に形成されたモノリシック（単一）集積回路（ＩＣ）内に配置されたＵＳＢサブシステムを有するようにする。このＵＳＢサブシステムは、ＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴを選択的に制御するように設定したゲートドライバ回路を有し、これらＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴが単一ＩＣの外部にある。１つの例示的態様では、ＵＳＢサブシステムからの制御信号に基づいて外部のＮチャネルパワーＦＥＴ及び外部のＰチャネルパワーＦＥＴを制御するようにゲートドライバ回路を設定する。他の例示的態様では、単一ＩＣの１つ以上の出力端子における外部のＮチャネルパワーＦＥＴを制御するとともに、単一ＩＣの前記と同じ１つ以上の出力端子における外部のＰチャネルパワーＦＥＴをも制御するようにゲートドライバ回路を設定する。１つの例示的態様では、外部のＮチャネルパワーＦＥＴをゲートドライバ回路に結合するか又は外部のＰチャネルパワーＦＥＴをゲートドライバ回路に結合するかを決定するとともに、結合された外部のパワーＦＥＴを制御するのに対応するファームウェア又は動作モードを選択するようにＵＳＢサブシステムを設定する。他の例示的態様では、出力信号を正のしきい値電圧で、ゼロ電圧で且つハイインピーダンスで生じるようにゲートドライバ回路を設定する。１つの例示的態様では、外部のパワーパス部上に結合された２つのパワーＦＥＴを制御するように設定された１つの出力端子をゲートドライバ回路に設ける。他の例示的実施例では、外部のパワーパス部上に結合された２つの分離されたパワーＦＥＴを独立的に制御するように設定された２つの分離された出力端子をゲートドライバ回路に設ける。
【００１７】
例示的実施例では、ＩＣコントローラを有するＵＳＢ使用可能な装置に対する方法は、前記ＩＣコントローラに外部のＮチャネルパワーＦＥＴ又は外部のＰチャネルパワーＦＥＴの何れを結合するかをこのＩＣコントローラにより決定するステップと、前記外部のＮチャネルパワーＦＥＴを前記ＩＣコントローラに結合するものとして決定された場合に、このＩＣコントローラのゲートドライバ回路によりこの外部のＮチャネルパワーＦＥＴを制御するステップと、前記外部のＰチャネルパワーＦＥＴを前記ＩＣコントローラに結合するものとして決定された場合に、このＩＣコントローラのゲートドライバ回路によりこの外部のＰチャネルパワーＦＥＴを制御するステップと、を備えるようにする。１つの例示的態様では、前記ＩＣコントローラに外部のＮチャネルパワーＦＥＴ又は外部のＰチャネルパワーＦＥＴの何れが結合されているかを決定するステップが、前記ＩＣコントローラの入力における信号を受信するステップを有するようにする。他の例示的態様では、前記ＩＣコントローラに外部のＮチャネルパワーＦＥＴ又は外部のＰチャネルパワーＦＥＴの何れを結合するかを決定するステップが、前記ＩＣコントローラ内にファームウェアの設定をアップロードするステップを有するようにする。他の例示的態様では、前記ＩＣコントローラに外部のＮチャネルパワーＦＥＴ又は外部のＰチャネルパワーＦＥＴの何れを結合するかを決定するステップが、前記ゲートドライバ回路の１つ以上の出力端子において電圧検出を実行するステップを有するようにする。１つの例示的態様では、前記外部のＮチャネルパワーＦＥＴを制御するステップが、前記ゲートドライバ回路により正のしきい値電圧を出力させて前記外部のＮチャネルパワーＦＥＴをターンオンさせるステップと、前記ゲートドライバ回路によりゼロ電圧を出力させて前記外部のＮチャネルパワーＦＥＴをターンオフさせるステップとを有するようにする。他の例示的態様では、前記外部のＰチャネルパワーＦＥＴを制御するステップが、前記ゲートドライバ回路によりゼロ電圧を出力させて前記外部のＰチャネルパワーＦＥＴをターンオンさせるステップと、前記ゲートドライバ回路によりハイインピーダンスを出力させて前記外部のＰチャネルパワーＦＥＴをターンオフさせるステップとを有するようにする。この実施例の１つの例示的態様では、本発明の方法が更に、前記ゲートドライバ回路の出力信号に対する電圧レベルを決定するステップを備えるようにする。
【００１８】
例示的実施例では、ＵＳＢ使用可能システムが、パワーパス部と、このパワーパス部を制御するように結合されたＩＣコントローラとを備え、このパワーパス部は前記ＩＣコントローラに対し外部となるようにする。前記ＩＣコントローラは、ＮチャネルパワーＦＥＴ又は外部のＰチャネルパワーＦＥＴの何れを前記パワーパス部内に結合するかを決定し、前記ＮチャネルパワーＦＥＴを前記パワーパス部内に結合するものとして決定された場合に、このＮチャネルパワーＦＥＴを制御し、前記ＰチャネルパワーＦＥＴを前記パワーパス部内に結合するものとして決定された場合に、このＰチャネルパワーＦＥＴを制御するように設定するか又はプログラム可能とするか、或いはこの設定及びプログラム可能の双方が達成されるようになっている。この実施例の１つの例示的態様では、前記パワーパス部をパワーコンシューマパス部とし、他の例示的態様では、前記パワーパス部をパワープロバイダパス部とする。この実施例の幾つかの態様では、前記ＩＣコントローラがＵＳＢサブシステムを有するようにする。このＵＳＢサブシステムはＵＳＢ−ＰＤサブシステムか、又はＵＳＢ  Ｔｙｐｅ−Ｃサブシステムとするか、又はこれらの双方とすることができる。
【００１９】
図１Ａは、本明細書に記載したパワーＦＥＴゲートドライバ回路に対する技術により構成する例示的装置１００を示す。図１Ａに示す実施例では、装置１００はＩＣダイ上に製造された集積回路（ＩＣ）コントローラチップとする。例えば、ＩＣコントローラ１００は、カリフォルニア州サンノゼ所在のサイプレスセミコンダクタ社により開発されたＣＣＧｘＵＳＢコントローラのファミリーのうちの単一チップＩＣ装置とすることができる。他の例では、ＩＣコントローラ１００はシステム・オン・チップ（ＳｏＣ）として製造された単一チップＩＣとすることができる。
【００２０】
ＩＣコントローラ１００は、数ある構成要素の中で、ＣＰＵサブシステム１０２と、周辺（ペリフェラル）インターコネクト１１４と、システムリソース１１６と、種々の入力／出力（Ｉ／Ｏ）ブロック（例えば、１１８Ａ〜１１８Ｃ）と、ＵＳＢサブシステム２００とを有している。ＩＣコントローラ１００は更に、多数の電力状態１２２に対応するように設定及び動作する回路及びファームウェアを提供する。
【００２１】
ＣＰＵサブシステム１０２は、１つ以上のＣＰＵ（中央処理ユニット）１０４と、フラッシュメモリ１０６と、ＳＲＡＭ（スタティックランダムアクセスメモリ）１０８と、ＲＯＭ（読み出し専用メモリ）１１０とを有し、これらはシステムインターコネクト１１２に結合されている。ＣＰＵ１０４は、システム・オン・チップ装置内で動作しうる適切なプロセッサである。幾つかの実施例では、ＣＰＵは高度なクロックゲーティングを伴う低電力動作に対し最適なものとすることができ、ＣＰＵを種々の電力状態で動作させる種々の内部コントローラ回路を有するようにしうる。例えば、ＣＰＵには、このＣＰＵをスリープ状態から起動させるように設定されたウエークアップ割り込みコントローラを含めることができ、これにより、ＩＣチップがスリープ状態にある際に電力をスイッチオフさせるようになる。フラッシュメモリ１０６は、データ及びプログラムの双方又は何れか一方を記憶するように設定可能な如何なる種類のプログラムメモリ（例えば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ等）にもすることができる。ＳＲＡＭ１０８は、ＣＰＵ１０４によりアクセスされるデータ及びファームウェア／ソフトウェア命令を記憶するのに適した如何なる種類の揮発性又は不揮発性メモリにもすることができる。ＲＯＭ１１０は、ブートアップルーチン、設定パラメータ及びその他のシステム・オン・チップファームウェアパラメータ及びセッティングを記憶するように設定しうる適切な如何なる種類の記憶装置にもすることができる。システムインターコネクト１１２は、ＣＰＵサブシステム１０２の種々の構成要素を互いに結合するインターフェースとして、且つＣＰＵサブシステムの種々の構成要素と周辺インターコネクト１１４との間のデータ及びコントロールインターフェースとして設定されたシステムバス（例えば、単一レベル又は複数レベルのアドバンスト高性能バス、すなわちＡＨＢ）である。
【００２２】
周辺インターコネクト１１４は、ＣＰＵサブシステム１０２と、システムリソース１１６、Ｉ／Ｏブロック（例えば、１１８Ａ〜１１８Ｃ）及びＵＳＢサブシステム２００のようなその周辺装置及びその他のリソースとの間の一次データ及びコントロールインターフェースを提供する周辺バス（例えば、単一レベル又は複数レベルのＡＨＢ）である。周辺インターコネクトには、ＣＰＵサブシステムに負担を負わすことなく周辺ブロック間でデータを伝達するようにプログラミングしうる種々のコントローラ回路（例えば、ダイレクトメモリアクセスコントローラ、すなわちＤＭＡコントローラ）を含めることができる。種々の実施例では、ＣＰＵサブシステム及び周辺インターコネクトの構成要素の各々は、ＣＰＵと、システムバスと、周辺バスとの各々又はこれらの任意の組み合せの各選択すなわち種類に対して異ならせることができる。
【００２３】
システムリソース１１６には、ＩＣコントローラ１００の動作にその種々の状態及びモードにおいて対応する種々の電子回路が含まれている。例えば、システムリソース１１６には、例えば、電圧及び電流の双方又は何れか一方の基準、ウエークアップ割り込みコントローラ（ＷＩＣ）、パワー・オン・リセット（ＰＯＲ）等のような各コントローラ状態／モードに対し必要とするパワーリソースを提供するパワーサブシステムが含まれるようにすることができる。幾つかの実施例では、システムリソース１１６のパワーサブシステムには、ＩＣコントローラ１１０が幾つかの異なる電圧及び電流の双方又は何れか一方のレベルを有する外部ソースから電力を取り出すか又はこの外部ソースへ電力を供給するか或いはこれらの取り出し及び供給の双方を達成するようにする回路を含めることもできる。システムリソース１１６には、ＩＣコントローラ１００により用いられる種々のクロックを供給するクロックサブシステムや、外部リセットのような種々のコントローラ機能を実施する回路を含めることもできる。
【００２４】
ＩＣコントローラ１００のようなＩＣコントローラには、種々の実施例及び実行においてタイプが種々に異なるようにしたＩ／Ｏブロック及びサブシステムを含めることができる。例えば、図１Ａに示す実施例では、ＩＣコントローラ１００がＧＰＩＯ（汎用入出力Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）ブロック１１８Ａと、ＴＣＰＷＭ（タイマ（Ｔ）、カウンタ（Ｃ）、パルス幅変調（ＰＷＭ））ブロック１１８Ｂと、ＳＣＢ（シリアル通信ブロック）１１８Ｃと、ＵＳＢサブシステム２００とを有するようにする。ＧＰＩＯブロック１１８Ａは、例えば、プルアップ、プルダウン、入力しきい値選択、入出力バッファイネーブリング／ディスエーブリング、種々のＩ／Ｏピンに接続された多重化信号等のような種々の機能を実行するように設定された回路を有するようにする。ＴＣＰＷＭ１１８Ｂは、入力／出力信号で動作するように設定されたタイマ、カウンタ、パルス幅変調器、デコーダ及びその他の種々のアナログ／混合信号素子を提供するように設定された回路を有するようにする。ＳＣＢ１１８Ｃは、例えば、Ｉ２Ｃ、ＳＰＩ（シリアル・ペリフェラル・インターフェース）、ＵＡＲＴ（ユニヴァーサル・アシンクロナス・レシーバ／トランスミッタ（汎用非同期受信機／送信機））等のような種々のシリアル通信インターフェースを提供するように設定された回路を有するようにする。
【００２５】
ＵＳＢサブシステム２００は、本明細書に記載した技術により設定されており、（例えば、ＵＳＢ２．０、ＵＳＢ３．０／３．１等のような）ＵＳＢポートを介するＵＳＢ通信や、パワーデリバリー及びバッテリ充電のような他のＵＳＢの機能性に対する対応をも提供するようにできる。例えば、種々の実施例では、ＵＳＢサブシステム２００をＵＳＢ−ＰＤサブシステムとするか、又はＵＳＢ  Ｔｙｐｅ−Ｃサブシステムとするか、或いはその双方（例えば、ＵＳＢ−ＰＤ機能性を支援するＵＳＢ  Ｔｙｐｅ−Ｃサブシステム）とすることができる。ＵＳＢサブシステム２００は、Ｔｙｐｅ−Ｃ送受信機及び物理層論理回路（ＰＨＹ）を含んでおり、これらは物理層送信に含まれるアナログ信号処理機能及び種々のデジタル符号化／復号化機能（例えば、バイフェーズマークコード（ＢＭＣ）符号化／復号化、巡回冗長検査（ＣＲＣ）等）を実行する集積化ベースバンドＰＨＹ回路として設定する。ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム２００）は、例えば、ＳＯＰ、ＳＯＰ’ＳＯＰ”メッセージングのような、ＵＳＢ−ＰＤ仕様書内に規定された通信に応答するように設定することもできる。
【００２６】
図１Ａに示す実施例では、ＵＳＢサブシステム２００は、本明細書に記載した技術により設定した１つ以上のゲートドライバ回路２０２を有している。各ゲートドライバ回路２０２は、ＩＣコントローラ１００に対し外部にあるパワーパス部内に結合しうるＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴの何れを制御するかを選択するように設定可能及びプログラム可能となっている。例えば、各ゲートドライバ回路２０２は、本明細書に記載した技術により正のしきい値状態、ゼロ電圧状態及びハイインピーダンス状態で出力信号を発生して、ＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴの双方のゲートを駆動するように設定されている。
【００２７】
図１Ｂは、パワーＦＥＴのゲートドライバ回路に対して記載した技術を実施しうる例示的オペレーションコンテキストを示す。これらのオペレーションコンテキストの各々では、本明細書に記載した技術により（図１ＡのＩＣコントローラ１００のような）ＩＣコントローラを電子装置（例えば、ＵＳＢ使用可能装置）内に配置するとともに設定して動作を実行するようにすることができる。図１Ｂを参照するに、１つの例示的実施例では、ＩＣコントローラ１００Ａをコンピュータ装置（例えば、ラップトップコンピュータ１３０）内に配置するとともに設定することができる。他の例示的実施例では、ＩＣコントローラ１００Ｂを電子装置（例えば、モニタ１４０）内に配置するとともに設定することができる。更に他の例示的実施例では、ＩＣコントローラ１００Ｃを、ネットワーク形成／接続性装置（例えば、ハブ１５０）内に配置するとともに設定することができる。更に他の例示的実施例では、ＩＣコントローラ１００Ｄを、充電装置（例えば、ウォールチャージャ１６０）内に配置するとともに設定することができる。更に他の例示的実施例では、ＩＣコントローラ１００Ｅを、モバイル装置（例えば、スマートフォン又はタブレット１７０）内に配置するとともに設定することができる。他の実施例では、本明細書に記載したパワーＦＥＴのゲートドライバ回路を有するＩＣコントローラを、種々の他の電子装置又は電気機械装置（例えば、サーボモータ、可変周波数ドライブ、電源、電力変換器等）内に配置するとともに設定して種々のパワーＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を制御するようにしうる。
【００２８】
図２Ａは、本明細書に記載した技術によりパワーＦＥＴ用の例示的絶縁ゲートドライバ回路２０２を有するＩＣコントローラ１００を示している。このＩＣコントローラ１００は図１Ａに示すコントローラ１００と同じにすることができるか、又は異なる種類のＳｏＣの構造素子を有するコントローラとすることができる。
【００２９】
図２Ａでは、ＩＣコントローラ１００は、本明細書に記載した技術により設定したゲートドライバ回路２０２を有している。このゲートドライバ回路２０２はポンプ（ＰＵＭＰ）２０４及びトランジスタスイッチ装置２０６を有している。ポンプ２０４はＩＣコントローラ１００の入力端子２０３及び２０７に結合されており、ポンプ２０４の出力端子はゲートドライバ回路２０２の出力端子２０９に結合されている。入力端子２０３は、ＩＣコントローラ１００のファームウェア及びレジスタの双方又は何れか一方からプログラマブル電圧Ｖ１／Ｖ２及びＶ０の双方又は何れか一方を受けるとともに、この受けた電圧をポンプ２０４に印加するように設定されている。ＩＣコントローラ１００の入力端子２０７は、ポンプ２０４を有効／無効にするように設定されたイネーブル信号を受信するように設定されている。スイッチ２０６は出力端子２０９と接地点との間に結合されており、このスイッチ２０６のゲートはＩＣコントローラ１００の入力端子２０５に結合されている。この入力端子２０５はＩＣコントローラ１００のファームウェアからイネーブル信号を受信するように設定されており、この入力端子２０５におけるイネーブル信号は、スイッチ２０６のゲートに印加されるとスイッチ２０６をターンオンさせてゲートドライバ回路２０２の出力端子２０９における電圧をプルダウンするようにする。ＩＣコントローラ１００は、チップピン１０９を介して外部のパワーパス部２１０に結合されたチップパッケージ１０１内に配置されている。
【００３０】
図２Ａに示す実施例では、パワーパス部２１０における２つのパワーＦＥＴ（２１２及び２１４）を同時に制御するために、ゲートドライバ回路２０２が共通ドライバ出力端子２０９を用いる。これらの２つのパワーＦＥＴ２１２及び２１４はパワーパス部２１０においてインラインに直列結合されている。パワーパス部を制御するのに２つのパワーＦＥＴを用いる１つの理由は、パワーＦＥＴがそのソースとそのドレインとの間に固有の寄生“ボディダイオード”を有しており、このような“ボディダイオード”がパワーパス部の一方向で常に“オン”状態になろうとする為である。従って、これらの固有の寄生“ボディダイオード”が互いに逆方向に向くように２つのパワーＦＥＴを直列に結合することにより、パワーパス部におけるこれらの“ボディダイオード”の影響を実質的に排除するものである。
【００３１】
図２Ａは、ＮチャネルパワーＦＥＴ又はＰチャネルパワーＦＥＴの双方をゲートドライバ回路２０２の共通制御出力端子に如何に結合しうるかを示している。パワーパス部２１０におけるパワーＦＥＴ２１２及び２１４がＮチャネル型であるかＰチャネル型であるかに拘らず、双方のパワーＦＥＴ２１２及び２１４のゲートの各々をチップパッケージ１０１におけるピン１０９を介してゲートドライバ回路２０２の出力端子２０９に結合する。図２Ａに示すように、パワーＦＥＴ２１２及び２１４は双方共ＮチャネルパワーＦＥＴであり、実線で示すように、パワーＦＥＴ２１２のゲートは抵抗素子２１２Ａを介して接地結合されているとともに、パワーＦＥＴ２１４のゲートは抵抗素子２１４Ａを介して接地結合されている。パワーパス部の１つの代替構成では、パワーＦＥＴ２１２及び２１４の双方をＰチャネルパワーＦＥＴとし、破線で示すように、パワーＦＥＴ２１２のソースを、抵抗素子２１２Ｂを介してパワーＦＥＴ２１２のゲートに結合するとともに、パワーＦＥＴ２１４のソースを、抵抗素子２１４Ｂを介してパワーＦＥＴ２１４のゲートに結合するようにすることができる。パワーパス部の他の代替構成では、パワーＦＥＴ２１２及び２１４の双方をＰチャネルパワーＦＥＴとし、破線で示すように、パワーＦＥＴ２１２のドレインを、抵抗素子２１２Ｃを介してパワーＦＥＴ２１２のゲートに結合するとともに、パワーＦＥＴ２１４のドレインを、抵抗素子２１４Ｃを介してパワーＦＥＴ２１４のゲートに結合するようにすることができる。パワーパス部２１０におけるパワーＦＥＴ２１２及び２１４をＰチャネル型とする場合には、出力端子２０９を単にフローティング状態にすることによりパワーＦＥＴ２１２及び２１４のゲートにハイインピーダンスを生ぜしめ、これにより抵抗素子２１２Ｂ及び２１４Ｂ（又は２１２Ｃ及び２１４Ｃ）がパワーＦＥＴ２１２及び２１４のゲート電圧をそれぞれのパワーＦＥＴのソース（又はドレイン）電圧に引き寄せるようにゲートドライバ回路２０２を設定する。
【００３２】
パワーパス部２１０におけるパワーＦＥＴ２１２及び２１４をＮチャネル型とする場合には、ゲートドライバ回路２０２によりＮチャネルパワーＦＥＴ２１２及び２１４のゲートをほぼ０Ｖの出力電圧で駆動して、これらのパワーＦＥＴをターンオフさせるとともに、（例えば、パワーＦＥＴのソース電圧よりも高い）正の電圧でこれらのパワーＦＥＴをターンオンさせるようにする。具体的には、ゲートドライバ回路２０２が入力端子２０３を介して電圧Ｖ１／Ｖ２及びＶ０の双方又は何れか一方を受ける。電圧Ｖ０、Ｖ１及びＶ２は代表的に同じとし、パワーパス部２１０を通過させる必要がある電圧を表すようにするが、必ずしもこのようにする必要はない。種々の実施に当っては、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）は、電圧Ｖ０、Ｖ１及びＶ２の検出及び発生の双方又は何れか一方を達成させるとともに、これらの電圧を基準電圧としてポンプ２０４に供給するようにすることができる。ポンプ２０４におけるファームウェアロジック及びその他のハードウェアの双方又は何れか一方は、基準電圧を用いてＮチャネルパワーＦＥＴ２１２及び２１４をターンオンさせるのに十分な電圧を有する出力信号を出力端子２０９に発生させるように設定する。ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）が（入力端子２０５にイネーブル信号を生ぜしめずに）入力端子２０７にイネーブル信号を生ぜしめると、ポンプ２０４がターンオンしてＮチャネルパワーＦＥＴ２１２及び２１４のゲートに対して十分な正の電圧の出力信号を、出力端子２０９及びピン１０９を介して発生させるとともに駆動する。その結果、ＮチャネルパワーＦＥＴ２１２及び２１４がターンオンしてこれらの指定された電流を流し、これによりパワーパス部２１０を通る電力の伝達を達成するようになる。ＮチャネルパワーＦＥＴ２１２及び２１４をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりイネーブル信号を入力端子２０７から除去してポンプ２０４をターンオフさせるとともに、プルダウンイネーブル信号を入力端子２０５に供給する。入力端子２０５におけるイネーブル信号はスイッチ２０６をターンオンさせ、出力端子２０９における出力電圧をシステムの接地電位に駆動する。その結果、ほぼ０Ｖの電圧がＮチャネルパワーＦＥＴ２１２及び２１４のゲートに印加され、これによりこれらパワーＦＥＴをターンオフさせ、これによりパワーパス部２１０を流れる電力の伝達を停止させる。
【００３３】
パワーパス部２１０内のパワーＦＥＴ２１２及び２１４がＰチャネル型である場合には、ゲートドライバ回路２０２により、これらのＰチャネルパワーＦＥＴ２１２及び２１４のゲートを、ほぼ０Ｖの出力電圧で駆動してこれらのパワーＦＥＴをターンオンさせるとともに、ハイインピーダンス（ＨｉＺ）で駆動してこれらのパワーＦＥＴをターンオフさせる。ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）により、（入力端子２０７にイネーブル信号を生ぜしめず、これによりポンプ２０４をオフ状態に保って）入力端子２０５にプルダウンイネーブル信号を生ぜしめると、このプルダウンイネーブル信号によりスイッチ２０６をターンオンさせ、出力端子２０９における出力電圧がシステムの接地電位（例えば、ストロング（ｓｔｒｏｎｇ）０Ｖ）に駆動される。その結果、ほぼ０Ｖの電圧がＰチャネルパワーＦＥＴ２１２及び２１４のゲートに印加され、これによりこれらのパワーＦＥＴをターンオンさせ、これによりパワーパス部２１０を通る電力の伝達を達成するようにする。ＰチャネルパワーＦＥＴ２１２及び２１４をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりプルダウンイネーブル信号を入力端子２０５から除去し、スイッチ２０６をターンオフさせて出力端子２０９をフローティング状態にする。その結果、出力端子２０９はハイインピーダンスに駆動され、外部の抵抗素子２１２Ｂ及び２１４Ｂ（又は２１２Ｃ及び２１４Ｃ）がＰチャネルパワーＦＥＴ２１２及び２１４のゲートにおける電圧を電圧Ｖ１／Ｖ２（又はＶ０）にプルアップする。従って、出力端子２０９において駆動されたハイインピーダンスにより、ＰチャネルパワーＦＥＴ２１２及び２１４のゲート電圧がこれらのパワーＦＥＴをターンオフさせ、これによりパワーパス部２１０を流れる電力の伝達を停止させるようにする。
【００３４】
図２Ｂは、本明細書に記載した技術によるパワーＦＥＴに対する例示的集積化ゲートドライバ回路２０２を有するＩＣコントローラ１００を示す。このＩＣコントローラ１００は、図１Ａに示すコントローラ１００と同じにすることができ、又は異なる種類のＳｏＣの構造素子を有するコントローラとすることができる。図２Ｂにおけるゲートドライバ回路２０２は、図２Ａとは相違して、互いに独立して制御される２つのドライバ出力端子を有するように設定し、これによりパワーパス部２１０における各パワーＦＥＴを他方のパワーＦＥＴからオフセットした時間でターンオン／ターンオフさせ、突入電流（インラッシュカレント）を回避するようにする。
【００３５】
図２Ｂでは、ＩＣコントローラ１００は、本明細書に記載した技術により設定したゲートドライバ回路２０２を有している。このゲートドライバ回路２０２はポンプ２０４−１及び２０４−２と、トランジスタスイッチ装置２０６−１及び２０６−２とを有している。ポンプ２０４−１はＩＣコントローラ１００の入力端子２０３及び２０７−１に結合されており、ポンプ２０４−１の出力端子はゲートドライバ回路２０２の出力端子２０９−１に結合されている。ポンプ２０４−２はＩＣコントローラ１００の入力端子２０３及び２０７−２に結合されており、ポンプ２０４−２の出力端子はゲートドライバ回路２０２の出力端子２０９−２に結合されている。入力端子２０３は、ＩＣコントローラ１００のファームウェア及びレジスタの双方又は何れか一方からプログラマブル電圧Ｖ１／Ｖ２及びＶ０の双方又は何れか一方を受けるとともに、この受けた電圧をポンプ２０４−１及び２０４−２に印加するように設定されている。ＩＣコントローラ１００の入力端子２０７−１は、ポンプ２０４−１を有効／無効にするように設定されたイネーブル信号を受信するように設定されており、入力端子２０７−２は、ポンプ２０４−２を有効／無効にするように設定されたイネーブル信号を受信するように設定されている。スイッチ２０６−１は出力端子２０９−１及び接地点との間に結合されており、このスイッチ２０６−１のゲートはＩＣコントローラ１００の入力端子２０５−１に結合されている。この入力端子２０５−１はＩＣコントローラ１００のファームウェアからイネーブル信号を受信するように設定されており、イネーブル信号は、スイッチ２０６−１のゲートに供給されると、スイッチ２０６−１をターンオンさせて出力端子２０９−１における電圧をプルダウンするように設定されている。スイッチ２０６−２は出力端子２０９−２及び接地点との間に結合されており、このスイッチ２０６−２のゲートはＩＣコントローラ１００の入力端子２０５−２に結合されている。この入力端子２０５−２はＩＣコントローラ１００のファームウェアからイネーブル信号を受信するように設定されており、イネーブル信号は、スイッチ２０６−２のゲートに供給されると、スイッチ２０６−２をターンオンさせて出力端子２０９−２における電圧をプルダウンするように設定されている。ＩＣコントローラ１００はチップパッケージ１０１内に配置されており、ゲートドライバ回路２０２の出力端子２０９−１はチップピン１０９−１を介して外部のパワーパス部２１０内のパワーＦＥＴ２１２に結合されており、ゲートドライバ回路２０２の出力端子２０９−２はチップピン１０９−２を介して外部のパワーパス部２１０内のパワーＦＥＴ２１４に結合されている。
【００３６】
図２Ｂに示す実施例では、ゲートドライバ回路２０２が、互いに独立して制御される２つのドライバ出力端子（２０９−１及び２０９−２）を用いてパワーパス部２１０内のパワーＦＥＴ２１２及び２１４の各々を互いに独立的に制御するようにする。互いに独立して制御される２つのドライバ出力端子を用いることにより、ゲートドライバ回路２０２がパワーＦＥＴ２１２及び２１４を互いにオフセットされた時間でターンオン／ターンオフさせるものであり、時間のオフセット量（例えば、数百マイクロ秒）は、イネーブル信号を入力端子２０５−１、２０５−２、２０７−１及び２０７−２に供給するのを制御するのに用いられるＩＣコントローラ１００のファームウェア／レジスタ内でプログラミング及び記憶の双方又は何れか一方が達成されるようにしうる。
【００３７】
図２Ｂは、ＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴの双方をゲートドライバ回路２０２の、互いに独立して制御されるそれぞれの出力端子に如何に結合させることができるかを示している。パワーパス部２１０内のパワーＦＥＴがＮチャネル型であるかＰチャネル型であるかに拘らず、パワーＦＥＴ２１２のゲートをピン１０９−１を介してゲートドライバ回路２０２の出力端子２０９−１に結合し、パワーＦＥＴ２１４のゲートをピン１０９−２を介してゲートドライバ回路２０２の出力端子２０９−２に結合する。
図２Ｂに示すように、パワーＦＥＴ２１２及び２１４は双方共ＮチャネルパワーＦＥＴであり、実線で示すように、パワーＦＥＴ２１２のゲートは抵抗素子２１２Ａを介して接地結合されているとともに、パワーＦＥＴ２１４のゲートは抵抗素子２１４Ａを介して接地結合されている。パワーパス部の１つの代替構成では、パワーＦＥＴ２１２及び２１４の双方をＰチャネルパワーＦＥＴとし、破線で示すように、パワーＦＥＴ２１２のソースを、抵抗素子２１２Ｂを介してパワーＦＥＴ２１２のゲートに結合するとともに、パワーＦＥＴ２１４のソースを、抵抗素子２１４Ｂを介してパワーＦＥＴ２１４のゲートに結合するようにすることができる。パワーパス部の他の代替構成では、パワーＦＥＴ２１２及び２１４の双方をＰチャネルパワーＦＥＴとし、破線で示すように、パワーＦＥＴ２１２のドレインを、抵抗素子２１２Ｃを介してパワーＦＥＴ２１２のゲートに結合するとともに、パワーＦＥＴ２１４のドレインを、抵抗素子２１４Ｃを介してパワーＦＥＴ２１４のゲートに結合するようにすることができる。パワーパス部２１０におけるパワーＦＥＴ２１２及び２１４をＰチャネル型とする場合には、それぞれ、出力端子２０９−１及び２０９−２を単にフローティング状態にすることによりパワーＦＥＴ２１２及び２１４のゲートにハイインピーダンスを生ぜしめ、これにより抵抗素子２１２Ｂ及び２１４Ｂ（又は２１２Ｃ及び２１４Ｃ）がパワーＦＥＴ２１２及び２１４のゲート電圧をそれぞれのパワーＦＥＴのソース（又はドレイン）電圧に引き寄せるようにゲートドライバ回路２０２を設定する。
【００３８】
パワーパス部２１０におけるパワーＦＥＴ２１２及び２１４をＮチャネル型とする場合には、ゲートドライバ回路２０２によりＮチャネルパワーＦＥＴ２１２及び２１４のゲートをほぼ０Ｖの出力電圧で駆動して、これらのパワーＦＥＴをターンオフさせるとともに、（例えば、パワーＦＥＴのソース電圧よりも高い）正の電圧でこれらのパワーＦＥＴをターンオンさせるようにする。具体的には、ゲートドライバ回路２０２が入力端子２０３を介して電圧Ｖ１／Ｖ２及びＶ０の双方又は何れか一方を受ける。電圧Ｖ０、Ｖ１及びＶ２は代表的に同じとし、パワーパス部２１０を通過させる必要がある電圧を表すようにするが、必ずしもこのようにする必要はない。種々の実施に当っては、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）は、電圧Ｖ０、Ｖ１及びＶ２の検出及び発生の双方又は何れか一方を達成させるとともに、これらの電圧を基準電圧としてポンプ２０４−１及び２０４−２に供給するようにすることができる。ポンプ２０４−１及び２０４−２におけるファームウェアロジック及びその他のハードウェアの双方又は何れか一方は、基準電圧を用いてＮチャネルパワーＦＥＴ２１２及び２１４をターンオンさせるのに十分な電圧を有する別々の出力信号を出力端子２０９−１及び２０９−２にそれぞれ発生させるように設定する。ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）が（入力端子２０５−１にイネーブル信号を生ぜしめずに）入力端子２０７−１にイネーブル信号を生ぜしめると、ポンプ２０４−１がターンオンしてＮチャネルパワーＦＥＴ２１２のゲートに対して十分な正の電圧の出力信号を、出力端子２０９−１及びピン１０９−１を介して発生させるとともに駆動する。同様に、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）が（入力端子２０５−２にイネーブル信号を生ぜしめずに）入力端子２０７−２にイネーブル信号を生ぜしめると、ポンプ２０４−２がターンオンしてＮチャネルパワーＦＥＴ２１４のゲートに対して十分な正の電圧の出力信号を、出力端子２０９−２及びピン１０９−２を介して発生させるとともに駆動する。その結果、ＮチャネルパワーＦＥＴ２１２及び２１４が互いに独立して（別々に及び僅かな時間オフセットされて）ターンオンしてこれらの選定された電流を流し、これによりパワーパス部２１０を通る電力の伝達を達成するようになる。ＮチャネルパワーＦＥＴ２１２をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりイネーブル信号を入力端子２０７−１から除去してポンプ２０４−１をターンオフさせるとともに、プルダウンイネーブル信号を入力端子２０５−１に供給する。入力端子２０５−１におけるイネーブル信号はスイッチ２０６−１をターンオンさせ、出力端子２０９−１における出力電圧はシステムの接地電位に駆動される。同様に、ＮチャネルパワーＦＥＴ２１４をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりイネーブル信号を入力端子２０７−２から除去してポンプ２０４−２をターンオフさせるとともに、プルダウンイネーブル信号を入力端子２０５−２に供給する。入力端子２０５−２におけるイネーブル信号はスイッチ２０６−２をターンオンさせ、出力端子２０９−２における出力電圧はシステムの接地電位に駆動される。その結果、ほぼ０Ｖの電圧がＮチャネルパワーＦＥＴ２１２及び２１４のゲートに印加され、これによりこれらパワーＦＥＴを（別々に、且つ場合によっては僅かな時間オフセットさせて）ターンオフさせ、これによりパワーパス部２１０を流れる電力の伝達を停止させる。
【００３９】
パワーパス部２１０内のパワーＦＥＴ２１２及び２１４がＰチャネル型である場合には、ゲートドライバ回路２０２により、これらのＰチャネルパワーＦＥＴ２１２及び２１４のゲートを、ほぼ０Ｖの出力電圧で駆動してこれらのパワーＦＥＴをターンオンさせるとともに、ハイインピーダンス（ＨｉＺ）で駆動してこれらのパワーＦＥＴをターンオフさせる。ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）により、（入力端子２０７−１にイネーブル信号を生ぜしめず、これによりポンプ２０４−１をオフ状態に保って）入力端子２０５−１にプルダウンイネーブル信号を生ぜしめると、入力端子２０５−１におけるこのプルダウンイネーブル信号によりスイッチ２０６−１をターンオンさせ、出力端子２０９−１における出力電圧がシステムの接地電位（例えば、ストロング０Ｖ）に駆動される。同様に、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）により、（入力端子２０７−２にイネーブル信号を生ぜしめず、これによりポンプ２０４−２をオフ状態に保って）入力端子２０５−２にプルダウンイネーブル信号を生ぜしめると、入力端子２０５−２におけるこのプルダウンイネーブル信号によりスイッチ２０６−１をターンオンさせ、出力端子２０９−２における出力電圧がシステムの接地電位（例えば、ストロング０Ｖ）に駆動される。その結果、ほぼ０Ｖの電圧がＰチャネルパワーＦＥＴ２１２及び２１４のゲートに独立的に印加され、これによりこれらのパワーＦＥＴを（別々に及び僅かな時間オフセットさせて）ターンオンさせ、これによりパワーパス部２１０を通る電力の伝達を達成するようにする。ＰチャネルパワーＦＥＴ２１２をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりプルダウンイネーブル信号を入力端子２０５−１から除去し、スイッチ２０６−１をターンオフさせて出力端子２０９−１をフローティング状態にする。同様に、ＰチャネルパワーＦＥＴ２１４をターンオフさせるには、ＩＣコントローラ１００（これに加えて或いはこれに代えてこのＩＣコントローラのＵＳＢサブシステム）によりプルダウンイネーブル信号を入力端子２０５−２から除去し、スイッチ２０６−２をターンオフさせて出力端子２０９−２をフローティング状態にする。その結果、出力端子２０９−１及び２０９−２においてハイインピーダンスに駆動され、外部の抵抗素子２１２Ｂ及び２１４Ｂ（又は２１２Ｃ及び２１４Ｃ）がＰチャネルパワーＦＥＴ２１２及び２１４のゲートにおける電圧を電圧Ｖ１／Ｖ２（又はＶ０）にプルアップする。従って、出力端子２０９−１及び２０９−２において駆動されたハイインピーダンスにより、ＰチャネルパワーＦＥＴ２１２及び２１４のゲート電圧がこれらのパワーＦＥＴを（別々に及び僅かな時間オフセットさせて）ターンオフさせ、これによりパワーパス部２１０を流れる電力の伝達を停止させるようにする。
【００４０】
図３及び４は、本明細書に記載した技術による、ＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴをそれぞれ制御するのに同じゲートドライバ回路により供給しうる制御信号を示す電圧波形図である。
【００４１】
図３は、本明細書に記載した技術により、ＮチャネルパワーＦＥＴのゲートに対して、ゲートドライバ回路により駆動される制御信号の波形図を示す。電力伝達電圧“ＶＰＷＲ＿ＩＮ”がＮチャネルパワーＦＥＴを通過するようにするためには、ゲートドライバ回路が、この電力伝達電圧とＮチャネルパワーＦＥＴのしきい値電圧との合計以上の出力電圧（ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ）、すなわち
ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ
を出力する必要がある。ここで、ＶｔｈはＮチャネルパワーＦＥＴのしきい値電圧である。ＮチャネルパワーＦＥＴをターンオフさせるために、ゲートドライバ回路がほぼ０Ｖの出力電圧を生じうるようにする。ＮチャネルパワーＦＥＴに対するゲートドライバ回路の動作を図３に電圧線図３００で示してある。この電圧線図３００は、ゲートドライバの出力信号が（例えば、０Ｖのような）出力電圧３０２を有する場合に、ＮチャネルパワーＦＥＴがオフ状態にあり、ゲートドライバの出力信号が“ＶＰＷＲ＿ＩＮ”の電圧とパワーＦＥＴのＶｔｈ電圧との合計以上の出力電圧３０４を有する場合に、ＮチャネルパワーＦＥＴがオン状態にあることを示している。
【００４２】
ＮチャネルパワーＦＥＴのＶｇｓ電圧（ゲート−ソース間電圧）がＶｔｈ電圧を超えると、このパワーＦＥＴがターンオンすることに留意すべきである。ＶｇｓがＶｔｈを超える量（例えば、オーバードライブ電圧）はＮチャネルパワーＦＥＴの最終抵抗値を決定する。換言すれば、ＮチャネルパワーＦＥＴの抵抗値は、高電圧がパワーＦＥＴのゲートに印加されると減少する。更に、ＮチャネルパワーＦＥＴは、このパワーＦＥＴが通過させなければならない電圧範囲全体に対しオン状態に維持する必要がある。例えば、ＮチャネルパワーＦＥＴがそのドレイン及びそのソース間に２０Ｖを通過させる必要があり、このパワーＦＥＴのＶｔｈが１Ｖである場合には、少なくとも２１Ｖの電圧（又はこれよりも高い２５Ｖのような電圧）をこのパワーＦＥＴのゲートに印加してこのパワーＦＥＴをターンオンさせてオン状態に保つようにする必要がある。このＮチャネルパワーＦＥＴをターンオフさせるためには、このパワーＦＥＴのＶｔｈよりも低い（例えば、０Ｖのような）電圧をこのパワーＦＥＴのゲートに印加する必要がある。本明細書に記載した技術によれば、ＮチャネルパワーＦＥＴが通過させる必要がある電圧“ＶＰＷＲ＿ＩＮ”及びこれに対応するオーバードライブ電圧を（例えば、ファームウェアにおける設定から又はドライバ出力端子上での検出により）決定するようにゲートドライバ回路を設定する。この場合、決定された電圧“ＶＰＷＲ＿ＩＮ”及びオーバードライブ電圧に基づいて、ＮチャネルパワーＦＥＴをターンオンさせるためにこのＮチャネルパワーＦＥＴのゲートに印加する出力電圧を決定且つ発生させるのに一定の電荷ポンプを用いるように、ゲートドライバ回路を設定する。ＮチャネルパワーＦＥＴをターンオフされた状態にする必要がある場合には、ゲートドライバ回路は単にシステム接地電位（例えば、０Ｖ）をこのパワーＦＥＴのゲートに印加するだけである。
【００４３】
図４は、本明細書に記載した技術による、ＰチャネルパワーＦＥＴのゲートに対して図３のゲートドライバ回路により駆動される制御信号の波形図を示している。電力伝達電圧“ＶＰＷＲ＿ＩＮ”がＰチャネルパワーＦＥＴを通過するようにするためには、ゲートドライバ回路が、パワーＦＥＴのゲートに対し駆動を行う出力電圧をプルダウンする必要があり、例えば、（例えば、パワーＦＥＴのゲート及びソース間に結合された）外部抵抗と内部のプルダウン点（例えば、システム接地点）との間での電圧分割により、電力伝達電圧とＰチャネルパワーＦＥＴのしきい値電圧との間の差以下の出力電圧、すなわち
ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≦ＶＰＷＲ＿ＩＮ−Ｖｔｈ
を有効に出力するようにする。ここで、ＶｔｈはＰチャネルパワーＦＥＴのしきい値電圧である。ＰチャネルパワーＦＥＴをターンオフさせるためには、ゲートドライバ回路がハイインピーダンスの出力を生じ、外部抵抗により、パワーＦＥＴのゲートを電力伝達電圧“ＶＰＷＲ＿ＩＮ”にプルアップし、これによりＰチャネルパワーＦＥＴをターンオフさせうるようにする必要がある。ドライバ回路の動作を図３に電圧線図３００で示してある。この電圧線図３００は、ゲートドライバの出力信号が（例えば、０Ｖのような）出力電圧３０２を有する場合に、ＮチャネルパワーＦＥＴがオフ状態にあり、ゲートドライバの出力信号が“ＶＰＷＲ＿ＩＮ”の電圧とパワーＦＥＴのＶｔｈ電圧との合計以上の出力電圧３０４を有する場合に、ＮチャネルパワーＦＥＴがオン状態にあることを示している。ＰチャネルパワーＦＥＴに対するゲートドライバ回路の動作を図４に電圧線図４００で示してある。この電圧線図４００は、ゲートドライバの出力信号が（例えば、電力伝達電圧“ＶＰＷＲ＿ＩＮ”のような）出力電圧４０２をＰチャネルパワーＦＥＴのゲートに生ぜしめる場合にＰチャネルパワーＦＥＴがオフ状態にあり、ゲートドライバの出力信号が“ＶＰＷＲ＿ＩＮ”の電圧から（例えば、０Ｖのような）パワーＦＥＴのＶｔｈ電圧を減じた値以下の出力電圧４０４を有する場合に、ＰチャネルパワーＦＥＴがオン状態にあることを示している。
【００４４】
ＰチャネルパワーＦＥＴは、このパワーＦＥＴのゲートがそのソースよりも低い電圧にある場合には常にターンオンすることに留意すべきである。例えば、ＰチャネルパワーＦＥＴがそのソースからそのドレインに１２Ｖを通過させる必要がある場合には、このパワーＦＥＴのゲート電圧をそのソース電圧よりも小さく（例えば、１１Ｖに）してこのパワーＦＥＴをターンオンさせるようにする必要がある。このＰチャネルパワーＦＥＴをターンオフさせるためには、このパワーＦＥＴのソースにおける電圧と同じ電圧、この場合１２ＶをこのパワーＦＥＴのゲートに印加する必要がある。ある実施例で、ゲートドライバ回路がこのようなＰチャネルパワーＦＥＴをターンオフさせるためには、このゲートドライバ回路がこのパワーＦＥＴのソースにおける電圧を決定し、次いでこの決定された電圧をこのパワーＦＥＴのゲートに印加するようにしうる。他の実施例では、ゲートドライバ回路を、ＰチャネルパワーＦＥＴのゲート及びソース（又はゲート及びドレイン）間に結合された外部抵抗と相俟って動作するように設定することができ、この場合このゲートドライバ回路を、このパワーＦＥＴのゲートを駆動するのを停止し（フロート状態にし）、これにより外部抵抗がゲート電圧をこのパワーＦＥＴのソースにおける電圧にプルアップさせるように設定する。
【００４５】
図５は、本明細書に記載した技術による、設定可能／プログラミング可能な集積化ゲートドライバ回路を有する例示的なＩＣコントローラ５００を示している。この図５に示す実施例では、ＩＣコントローラ５００がチップパッケージ５０１内に配置されており、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステムを有している。数あるＵＳＢ  Ｔｙｐｅ−Ｃの構成要素の中で、ＩＣコントローラ５００は２つのゲートドライバ５０２Ａ及び５０２Ｂを有しており、これらのゲートドライバの各々は、ＮチャネルパワーＦＥＴを有するパワーパス部又はＰチャネルパワーＦＥＴを有するパワーパス部を選択的に制御するように設定されている。ゲートドライバ５０２Ａの出力端子はパッケージ５０１上のピン５０９Ａ（“ＶＢＵＳ＿Ｐ＿ＣＴＲＬ”）に結合されており、ゲートドライバ５０２Ｂの出力端子はパッケージ５０１上のピン５０９Ｂ（“ＶＢＵＳ＿Ｃ＿ＣＴＲＬ”）に結合されている。
【００４６】
本明細書に記載した技術によれば、ゲートドライバ５０２Ａ及び５０２Ｂの各々を、ＮチャネルパワーＦＥＴを有するパワーパス部を制御するか又はＰチャネルパワーＦＥＴを有するパワーパス部を制御するかを決定／選択するように設定する。１つの例示的実施例では、電力をＵＳＢ  Ｔｙｐｅ−Ｃインターフェースを介して（例えば、外部の周辺装置に）供給するプロバイダパワーパス部と、電力をＵＳＢ  Ｔｙｐｅ−Ｃインターフェースを介して（例えば、そのバッテリを充電するために）供給するコンシューマパワーパス部との双方有するモバイル装置内にＩＣコントローラ５００を配置しうる。例えば、プロバイダパワーパス部には、ＵＳＢ  Ｔｙｐｅ−Ｃインターフェースの第１のＶＢＵＳライン上に配置したＮチャネルパワーＦＥＴを設けることができ、コンシューマパワーパス部には、ＵＳＢ  Ｔｙｐｅ−Ｃインターフェースの第２のＶＢＵＳライン上に配置したＰチャネルパワーＦＥＴを設けることができる。この例示的実施例では、本明細書に記載した技術により、プロバイダパワーパス部上のＮチャネルパワーＦＥＴを制御するようにゲートドライバ５０２Ａが結合されており、コンシューマパワーパス部上のＰチャネルパワーＦＥＴを制御するようにゲートドライバ５０２Ｂが結合されている。例えば、ゲートドライバ５０２Ａは、前述したように、適切な正電圧をプロバイダパワーパス部のＮチャネルパワーＦＥＴのゲートに印加することによりこれらのＮチャネルパワーＦＥＴをターンオンさせることができ、これらのＮチャネルパワーＦＥＴのゲートにほぼ０Ｖの電圧を印加することによりこれらのＮチャネルパワーＦＥＴをターンオフさせることができる。一方、ゲートドライバ５０２Ｂは、前述したように、コンシューマパワーパス部のＰチャネルパワーＦＥＴのゲートにほぼ０Ｖの電圧を印加することによりこれらのＰチャネルパワーＦＥＴをターンオンさせることができ、これらのＰチャネルパワーＦＥＴのゲートをハイインピーダンスに駆動することによりこれらのＰチャネルパワーＦＥＴをターンオフさせることができる。
【００４７】
図６は、本明細書に記載した技術による、パワーＦＥＴを動作させる例示的方法を示している。例示的実施例によれば、この図６における方法の動作は、コントローラ（例えば、単一チップＩＣのＵＳＢコントローラ）と（例えば、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステムにおける）そのゲートドライバ回路との双方又は何れか一方により実行されるものとして開示されている。しかし、種々の実施及び実施例は、図６における方法の動作を実行するのに種々の及び場合によっては異なる構成要素を用いることができることに留意されたい。例えば、種々の実施例では、システム・オン・チップ（ＳｏＣ）装置をファームウェア命令で設定することができ、これらのファームウェア命令は１つ以上のプロセッサ又は他のハードウェアの構成要素（例えば、マイクロコントローラ、ＡＳＩＣ等）により実行した際に、図６における方法の動作を実行するように作用しうる。従って、コントローラとそのゲートドライバ回路との双方又は何れか一方により実行されるものとしての図６における方法の以後の説明は、限定的な意味ではなく例示的なものとして解釈すべきである。
【００４８】
この方法は、スタートアップ工程６００から開始される。工程６０２では、コントローラ（これに加えて或いはこれに代えてこのコントローラのＵＳＢ  Ｔｙｐｅ−Ｃサブシステム）をパワーアップさせる。このパワーアップの一部として又はこのパワーアップ後に、コントローラは、種々のブートアップ及び初期化を、ファームウェアレジスタと、ソフトウェアレジスタと、ハードウェアレジスタとの何れか又は任意の組み合せに記憶させたコード、データ及びその他の情報に基づいて実行しうる。
【００４９】
工程６０４では、コントローラが制御することを設定しているパワーパス部内に結合された如何なるパワーＦＥＴの種類をもこのコントローラにより決定する。種々の実施例では、コントローラにより種々の方法でパワーＦＥＴの種類を決定することができる。例えば、ある実施例では、予め割り当てられた汎用Ｉ／Ｏ（ＧＰＩＯ）ピンに得られる論理値をコントローラにより検出でき、この場合、ＰチャネルパワーＦＥＴを有するパワーパス部を表すのに予め決定したある値（例えば、論理値“０”）を設定することができるとともに、ＮチャネルパワーＦＥＴを有するパワーパス部を表すのに予め決定したある値（例えば、論理値“１”）を設定することができる。他の実施例では、コントローラによる制御のために結合された各パワーパス部に配置されたパワーＦＥＴの種類を表すように設定した１つ以上のファームウェアの設定の読取り及びアップロードの双方又は何れか一方を実行するようにコントローラを設定しうる。更に他の実施例では、コントローラによりゲートドライバの出力端子における電圧を検出する電圧検出器を用いて、これらの出力端子に結合されたパワーＦＥＴの種類を決定するようにしうる。例えば、これらの実施例において、コントローラは工程６０４を実行することができ、電力伝達電圧“ＶＰＷＲ＿ＩＮ”が存在するか又は所定のパワーパス部上で検出された場合に、或いはこの存在と検出とが達成された場合に、電流検出器を用いてこのパワーパス部上に結合されたパワーＦＥＴの種類を決定することができる。
【００５０】
工程６０６では、パワーパス部上で検出されたパワーＦＥＴがＮチャネルパワーＦＥＴであるかどうかをコントローラにより決定する。この工程６０６において、検出されたパワーＦＥＴがＮチャネルパワーＦＥＴでないことをコントローラが決定した場合には、コントローラは工程６１０に進む。この工程６０６において、検出されたパワーＦＥＴがＮチャネルパワーＦＥＴであることをコントローラが決定した場合には、コントローラは工程６０８に進む。
【００５１】
工程６０８において、コントローラは内部のゲートドライバ回路を動作させ、前述した技術に応じてＮチャネルパワーＦＥＴを制御する。例えば、ＮチャネルパワーＦＥＴをターンオンさせるために、コントローラによりゲートドライバ回路を動作させ且つこのゲートドライバ回路がこのＮチャネルパワーＦＥＴのゲートに、パワーパス部の電力伝達電圧“ＶＰＷＲ＿ＩＮ”とこのＮチャネルパワーＦＥＴのしきい値電圧との合計よりも高い出力電圧（すなわち、ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ）を印加するようにする。ＮチャネルパワーＦＥＴをオン状態に維持するためには、コントローラによりゲートドライバ回路を動作させ且つこのゲートドライバ回路がこのＮチャネルパワーＦＥＴのゲートに出力電圧を印加し続けるようにする。ＮチャネルパワーＦＥＴをターンオフさせるためには、コントローラによりゲートドライバ回路を動作させ且つこのゲートドライバ回路が（例えば、このＮチャネルパワーＦＥＴのゲートを接地させることにより）このＮチャネルパワーＦＥＴのゲートにほぼ０Ｖの出力電圧を印加するようにする。コントローラは、ある条件が満足されるまで又はある事象が検出されるまで、或いはこれらの双方が達成されるまで（例えば、パワーパス部上で電力伝達電圧“ＶＰＷＲ＿ＩＮ”が検出されている間と、コントローラがパワーダウンされるまでとの双方又は何れか一方において）、上述したように工程６０８を実行し続けることができる。工程６０８がもはや実行される必要がない場合には、コントローラは他の工程に進むか又は工程６１６において上述した方法をストップ（終了）させる。
【００５２】
工程６１０では、パワーパス部上で検出されたパワーＦＥＴがＰチャネルパワーＦＥＴであるかどうかをコントローラにより決定する。この工程６１０において、検出されたパワーＦＥＴがＰチャネルパワーＦＥＴでないことをコントローラが決定した場合には、コントローラは工程６１４に進む。この工程６１４において、コントローラは、パワーＦＥＴの種類が不明であることが検出されたことを表すエラーを出力し（或いは記録し）、その後工程６１６において上述した方法を終了させる。工程６１０において、検出されたパワーＦＥＴがＰチャネルパワーＦＥＴであることをコントローラが決定した場合には、コントローラは工程６１２に進み、検出されたＰチャネルパワーＦＥＴの動作を制御する。
【００５３】
工程６１２において、コントローラは内部のゲートドライバ回路（すなわち、工程６０８におけるのと同じゲートドライバ回路）を動作させて、前述した技術に応じてＰチャネルパワーＦＥＴを制御するようにする。ＰチャネルパワーＦＥＴをターンオフさせるためには、コントローラによりゲートドライバ回路を動作させ且つこのゲートドライバ回路がこのＰチャネルパワーＦＥＴのゲートにハイインピーダンスを生ぜしめ、これによりパワーパス部に結合された外部抵抗がこのＰチャネルパワーＦＥＴのゲート電圧をパワーパス部の電力伝達電圧“ＶＰＷＲ＿ＩＮ”にプルアップさせるようにする。ＰチャネルパワーＦＥＴをターンオンさせるためには、コントローラによりゲートドライバ回路を動作させ且つ（例えば、このＰチャネルパワーＦＥＴのゲートを接地させることにより）このゲートドライバ回路がほぼ０Ｖの出力電圧を生じるようにする。これにより、外部抵抗とゲートドライバ回路のプルダウン点との間で電圧分割を生ぜしめて、電力伝達電圧“ＶＰＷＲ＿ＩＮ”とＰチャネルパワーＦＥＴのしきい値電圧との間の差以下のゲート電圧（すなわち、出力／ゲート電圧≦ＶＰＷＲ＿ＩＮ−Ｖｔｈ）を生じるようにする。ＰチャネルパワーＦＥＴをオン状態に維持するためには、コントローラによりゲートドライバ回路を動作させ且つこのゲートドライバ回路が上述したようにこのＰチャネルパワーＦＥＴのゲート電圧をプルダウンし続けるようにする。コントローラは、ある条件が満足されるまで又はある事象が検出されるまで、或いはこれらの双方が達成されるまで（例えば、パワーパス部上で電力伝達電圧“ＶＰＷＲ＿ＩＮ”が検出されている間と、コントローラがパワーダウンされるまでとの双方又は何れか一方において）、工程６１２を実行し続けることができる。工程６１２がもはや実行される必要がない場合には、コントローラは他の工程に進むか又は工程６１６において上述した方法を終了させる。
【００５４】
本明細書に開示したパワーＦＥＴゲートドライバ回路に対する技術は、幾つかの異なる種類のＵＳＢ  Ｔｙｐｅ−Ｃのアプリケーションにおいて具現化することができる。このような種類のＵＳＢ  Ｔｙｐｅ−Ｃのアプリケーションの例には、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステムを有するＩＣコントローラが（例えば、ＵＳＢ使用可能なホスト装置における）ダウンストリームフェーシングＵＳＢポートを備えるように設定されているダウンストリームフェーシングポート（ｄｏｗｎｓｔｒｅａｍ  ｆａｃｉｎｇ  ｐｏｒｔ（ＤＦＰ））ＵＳＢアプリケーションと、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステムを有するＩＣコントローラが（例えば、ＵＳＢ使用可能な周辺装置又はアダプタにおける）アップストリームフェーシングＵＳＢポートを備えるように設定されているアップストリームフェーシングポート（ｕｐｓｔｒｅａｍ  ｆａｃｉｎｇ  ｐｏｒｔ（ＵＦＰ））ＵＳＢアプリケーションと、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステムを有するＩＣコントローラが、同じＵＳＢポート上でＵＦＰ及びＵＦＰの双方のアプリケーションに対応するように設定されているデュアルロールポート（ｄｕａｌ  ｒｏｌｅ  ｐｏｒｔ（ＤＲＰ））ＵＳＢアプリケーションとが含まれる。
【００５５】
図７は、ＵＳＢ  Ｔｙｐｅ−Ｃサブシステム及びＵＳＢ−ＰＤサブシステムを有するＩＣコントローラ７００がＤＲＰアプリケーションを規定するように設定されている例示的システム７９０を示している。例示的実施例では、ＩＣコントローラ７００を、カリフォルニア州サンノゼ所在のサイプレスセミコンダクタ社により開発されたＣＣＧｘＵＳＢコントローラのファミリーのうちの単一チップＩＣ装置とすることができる。システム７９０では、ＩＣコントローラ７００が、ＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０と、ディスプレイポートチップセット７４０と、ＵＳＢチップセット７５０と、埋め込みコントローラ７６０と、電力供給源７７０と、チャージャ７８０とに結合されている。システム７９０のこれらの構成要素はプリント回路板（ＰＣＢ）又はその他の適切な基板上に配置できるとともに、導電性のライン、配線、バス等のような適切な手段により互いに結合させる。
【００５６】
ＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０は、ＵＳＢ  Ｔｙｐｅ−Ｃの仕様書に応じてＴｙｐｅ−Ｃポートを介する接続性を提供するように設定されている。ディスプレイポートチップセット７４０は、ＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０を介してディスプレイポートの機能性を提供するように設定されている。ＵＳＢチップセット７５０は、ＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０のＤ＋／−ラインを介して（例えば、ＵＳＢ２．０通信のような）ＵＳＢ通信のための対応を提供するように設定されている。埋め込みコントローラ７６０は、ＩＣコントローラ７００に結合されており、システム７９０において種々の制御及びデータ伝達の双方又は何れか一方の機能を提供するように設定されている。電力供給源７７０は、プロバイダパワーパス部７１０に結合されたＤＣ／ＤＣ電源とする。プロバイダパワーパス部７１０は、ＩＣコントローラ７００の、互いに独立的に制御されるゲートドライバ出力端子７１９−１（“ＶＢＵＳ＿Ｐ＿ＣＴＲＬ０”）及び７１９−２（“ＶＢＵＳ＿Ｐ＿ＣＴＲＬ１”）に結合されたＮチャネルパワーＦＥＴを有している。このプロバイダパワーパス部７１０は、電力供給源７７０からＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０を介して（例えば、周辺装置のような）外部のパワーコンシューマに電力を伝達する。チャージャ７８０は、コンシューマパワーパス部７２０に結合されたバッテリチャージャであり、システム７９０におけるバッテリを充電するように設定されている。コンシューマパワーパス部７２０は、互いに独立的に制御されるゲートドライバ出力端子７２９−１（“ＶＢＵＳ＿Ｃ＿ＣＴＲＬ０”）及び７２９−２（“ＶＢＵＳ＿Ｃ＿ＣＴＲＬ１”）に結合されたＮチャネルパワーＦＥＴを有している。このプロバイダパワーパス部７２０は、ＵＳＢ  Ｔｙｐｅ−Ｃのレセプタクル７３０を介して電力を受けるとともにこの電力をチャージャ７８０に伝達するように設定されている。
【００５７】
ＩＣコントローラ７００は、システム７９０におけるＤＲＰＵＳＢの機能性を提供するのに加えて、本明細書に記載した技術により外部のパワーパス部７１０及び７２０を動作させるとともに制御するように設定されている。例えば、パワーアップ時にＩＣコントローラ７００は、パワーパス部７１０及び７２０内に結合されたパワーＦＥＴがＮチャネルパワーＦＥＴであることを決定するように設定されている。パワーパス部７１０及び７２０の何れか又はこれらの双方において電力伝達電圧の提供及び検出の双方又は何れか一方を行う場合、ＩＣコントローラ７００は、ゲートドライバ出力端子７１９−１／７１９−２及び７２９−１／７２９−２をそれぞれ介してパワーパス部７１０及び７２０に結合されたゲートドライバ（図７には図示せず）を動作させるように設定されている。パワーパス部７１０におけるＮチャネルパワーＦＥＴをターンオンさせるために、ＩＣコントローラ７００は、それぞれのゲートドライバを動作させて出力端子７１９−１／７１９−２を互いに独立させて制御するとともにこれらの出力端子にパワーパス部の電力伝達電圧とこれらのＮチャネルパワーＦＥＴのしきい値電圧との合計よりも高い出力電圧（すなわち、ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ）を供給するようにする。パワーパス部７１０におけるＮチャネルパワーＦＥＴをターンオフさせるためには、ＩＣコントローラ７００によりゲートドライバを動作させて出力端子７１９−１／７１９−２を互いに独立させて制御するとともにこれらの出力端子に、これらのパワーＦＥＴのゲートに印加されたほぼ０Ｖの出力電圧を供給するようにする。ＩＣコントローラ７００は、パワーパス部７２０を上述したのと同様に制御するように設定されている。パワーパス部７２０におけるＮチャネルパワーＦＥＴをターンオンさせるために、ＩＣコントローラ７００は、それぞれのゲートドライバを動作させて出力端子７２９−１／７２９−２を互いに独立させて制御するとともにこれらの出力端子にパワーパス部の電力伝達電圧とこれらのＮチャネルパワーＦＥＴのしきい値電圧との合計よりも高い出力電圧（すなわち、ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ）を供給するようにする。パワーパス部７２０におけるＮチャネルパワーＦＥＴをターンオフさせるためには、ＩＣコントローラ７００によりゲートドライバを動作させて出力端子７２９−１／７２９−２を互いに独立させて制御するとともにこれらの出力端子に、これらのパワーＦＥＴのゲートに印加されたほぼ０Ｖの出力電圧を供給するようにする。
【００５８】
図８及び９は、ドライバ出力端子に対し２つの電圧状態を供給する別々の実施例により、ＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴをそれぞれ制御するのに同じゲートドライバ回路により供給しうる制御信号を示す電圧波形図である。
【００５９】
図８は、ゲートドライバ回路によりＮチャネルパワーＦＥＴのゲートに対して駆動する制御信号を示す電圧波形図である。電力伝達電圧“ＶＰＷＲ＿ＩＮ”がＮチャネルパワーＦＥＴを通過するようにするためには、ゲートドライバ回路が、この電力伝達電圧とＮチャネルパワーＦＥＴのしきい値電圧との合計以上の出力電圧、すなわち
ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ
を駆動する必要がある。ここで、ＶｔｈはＮチャネルパワーＦＥＴのしきい値電圧である。ＮチャネルパワーＦＥＴをターンオフさせるために、ゲートドライバ回路がほぼ０Ｖの出力電圧を生じうるようにする。ＮチャネルパワーＦＥＴに対するゲートドライバ回路の動作を図８に電圧線図８００で示してある。この電圧線図８００は、ゲートドライバの出力信号が（例えば、０Ｖのような）出力電圧８０２を有する場合に、ＮチャネルパワーＦＥＴがオフ状態にあり、ゲートドライバの出力信号が“ＶＰＷＲ＿ＩＮ”の電圧とパワーＦＥＴのＶｔｈ電圧との合計以上の出力電圧８０４を有する場合に、ＮチャネルパワーＦＥＴがオン状態にあることを示している。
【００６０】
図８に示す電圧に応じて動作するゲートドライバ回路は、図９に示すようにＰチャネルパワーＦＥＴを駆動するために（例えば、ファームウェアにより実行される決定／選択工程を介して）再利用することができる。電圧線図９００は、ゲートドライバの出力信号が（例えば、０Ｖのような）出力電圧８０２を有する場合に、ＰチャネルパワーＦＥＴがオン状態にあり、ゲートドライバの出力信号が“ＶＰＷＲ＿ＩＮ”の電圧とＶｔｈ電圧との合計以上の出力電圧８０４（すなわち、ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ≧ＶＰＷＲ＿ＩＮ＋Ｖｔｈ）を生ぜしめる場合に、ＰチャネルパワーＦＥＴがオフ状態にあることを示している。この場合、同じゲートドライバ回路が、２つの状態のみのドライバ出力信号をもってＮチャネルパワーＦＥＴ及びＰチャネルパワーＦＥＴの双方を動作させることができる。しかし、この解決策によれば、ドライバ出力信号に対して３状態（例えば、正のしきい値状態、ゼロ電圧状態及びハイインピーダンス状態）を用いる解決策でＰチャネルパワーＦＥＴを制御するのに必要とする電力よりも多くの電力が消費されることに留意されたい。
【００６１】
本明細書に開示したパワーＦＥＴのゲートドライバ回路に対する技術の種々の実施例には、種々の工程を含めることができる。これらの工程は、ハードウェアの構成要素と、デジタルハードウェア及びファームウェアの双方又は何れか一方と、これらの組み合せとの何れかによる実行及び制御の双方又は何れか一方で達成することができる。本明細書で用いる場合、用語“〜に結合する”は、直接的に接続するか、又は１つ以上の介在構成要素を介して間接的に接続することを意味しうる。種々のオンダイバスを介して供給される何れかの信号は、他の信号と時分割多重するとともに１つ以上の共通オンダイバスを介して供給することができる。更に、回路の構成要素又は回路ブロック間の相互接続をバスとして又は単線の信号ラインとして示すことができる。或いはまた、これらのバスの各々を１つ以上の単線の信号ラインとすることができ、単線の信号ラインの各々をバスとすることができる。
【００６２】
ある実施例は、例えば、揮発性メモリ及び不揮発性メモリの双方又は何れか一方のような非一過性のコンピュータ可読媒体に記憶された命令を含みうるコンピュータプログラムとして実施しうる。これらの命令は、（例えば、ＣＰＵのような）１つ以上の汎用の又は特殊用途向けのプロセッサ或いは（例えば、処理コア、処理エンジン、マイクロコントローラ等のような）これらプロセッサと等価な機器を含む１つ以上の装置をプログラムするのに用いることができる為、これらの命令がこの又はこれらのプロセッサ又はその等価機器により実行されると、この又はこれらの装置がここに開示したパワーＦＥＴのゲートドライバ回路に対する上述した工程を実行するようになる。コンピュータ可読媒体には、（例えば、装置又はコンピュータのような）マシンにより読み取りうる形態（例えば、ソフトウェア、処理用のアプリケーション等）で情報を記憶又は伝送する１つ以上の機構を含めることもできる。非一過性のコンピュータ可読媒体には、電磁気記憶媒体（例えば、フロッピー（登録商標）ディスク、ハードディスク等）、光学記憶媒体（例えば、ＣＤ−ＲＯＭ）、磁気光学記憶媒体、読取専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルメモリ（例えば、ＥＰＲＯＭ及びＥＥＰＲＯＭ）、フラッシュメモリ、又は情報を記憶するのに適したその他の現在既知の又は後に開発される非一過性の種類の媒体を含めることができる。
【００６３】
上述したところでは、回路の動作を特定の順序で開示し且つ説明したが、ある実施例では各回路の動作の順序を変えて、ある動作を逆の順序で実行するか又はある動作を少なくとも部分的に他の動作と同時に又は平行して、或いはその双方で実行するようにすることができる。他の実施例では、個別の動作の命令又は下位動作を間欠的に又は交互に或いはその双方で実行しうる。
【００６４】
上述したところでは、本発明をその特定の例示的実施例につき説明したものである。しかし、本発明の特許請求の範囲に規定した本発明のより広い精神及び範囲から逸脱することなく、上述したことに種々の変更及び変形を行うことができること明らかである。従って、本発明の明細書及び図面は限定的なものではなく例示的なものである。
【図１Ａ】
2018007238.tif 000003
【図１Ｂ】
2018007238.tif 000004
【図２Ａ】
2018007238.tif 000005
【図２Ｂ】
2018007238.tif 000006
【図３】
2018007238.tif 000007
【図４】
2018007238.tif 000008
【図５】
2018007238.tif 000009
【図６】
2018007238.tif 000010
【図７】
2018007238.tif 000011
【図８】
2018007238.tif 000012
【図９】
2018007238.tif 000013
【外国語明細書】
2018007238000001.pdf