(57)【要約】【課題】比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、低電力マイコンへの搭載に適し、変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供する。【解決手段】スイッチＳ１が、一端がＭＯＳトランジスタの基板電圧ＶＰＳに接続された、容量がＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の基板用コンデンサを有している。サンプリングモードのとき、スイッチＳ１がＯＮになって、共通端子Ｃｎに基準電圧ＶＲＥＦを入力し、基板電圧ＶＰＳと共通端子Ｃｎとを接続し、各基板用コンデンサの他端に入力電圧ＶＩＮを入力する。電荷再分配モードのとき、スイッチＳ１がＯＦＦになって、基板電圧ＶＰＳと共通端子Ｃｎとの接続を解除し、各基板用コンデンサの他端に、一端が共通端子Ｃｎに接続された逐次比較用のｎ個の変換用コンデンサのうち、対応する変換用コンデンサの他端に入力される電圧と同じ電圧を入力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｎ−１のｎ個の変換用コンデンサ（ｎは２以上の整数）と、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、
前記スイッチは、
ＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）に接続され、他端にそれぞれ前記入力電圧（ＶＩＮ）と前記正側基準電圧（ＶＨ）と前記負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の基板用コンデンサ（ｍは２以上ｎ以下の整数）とを有し、
前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記基板電圧と前記共通端子とを接続し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に前記入力電圧を入力し、
前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧と前記共通端子との接続を解除し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｍ−１のｍ個の前記変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、前記基板用コンデンサの他端の接続を切替可能に構成されていることを
特徴とする逐次比較型ＡＤ変換装置。
【請求項２】
前記基準電圧は前記負側基準電圧であることを特徴とする請求項１記載の逐次比較型ＡＤ変換装置。
【請求項３】
前記負側基準電圧は０Ｖであることを特徴とする請求項１または２記載の逐次比較型ＡＤ変換装置。
【請求項４】
前記スイッチは、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第１レベルシフト回路と、
ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続され、ソースに前記基準電圧が接続された第１のＭＯＳトランジスタと、
ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記第１のＭＯＳトランジスタのドレインとソースとを接続するとともに、前記第２のＭＯＳトランジスタのドレインとソースとを接続し、
前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とし、前記第１のＭＯＳトランジスタのドレインとソースとの接続を解除するとともに、前記第２のＭＯＳトランジスタのドレインとソースとの接続を解除するよう構成されていることを
特徴とする請求項１乃至３のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項５】
前記第１レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、
前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項４記載の逐次比較型ＡＤ変換装置。
【請求項６】
前記電圧変換回路は、
ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第３のＭＯＳトランジスタと、
ゲートに前記基板電圧が接続され、ドレインに前記第３のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第４のＭＯＳトランジスタとを有し、
前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタのバルクがフローティングされていることを
特徴とする請求項５記載の逐次比較型ＡＤ変換装置。
【請求項７】
ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記基板電圧を接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた前記第１スイッチ回路と、
ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記共通端子を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、
有することを特徴とする請求項４乃至６のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項８】
ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記基板電圧を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、
ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記共通端子を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、
有することを特徴とする請求項４乃至６のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項９】
前記第１スイッチ回路は、前記第５のＭＯＳトランジスタのソースと前記基板電圧との間に、前記第５のＭＯＳトランジスタと直列に接続された第７のＭＯＳトランジスタを有し、
前記第２スイッチ回路は、前記第６のＭＯＳトランジスタのソースと前記共通端子との間に、前記第６のＭＯＳトランジスタと直列に接続された第８のＭＯＳトランジスタを有していることを
特徴とする請求項７または８記載の逐次比較型ＡＤ変換装置。
【請求項１０】
前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項４乃至９のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１１】
前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換えた後、前記第３スイッチ回路を切り換えるよう構成されていることを特徴とする請求項１０記載の逐次比較型ＡＤ変換装置。
【請求項１２】
前記スイッチは、前記比較部により逐次比較を行うとき、前記基板電圧がＶＦＰ  ［ここで、ＶＦＰ＞０］低くなるよう構成されていることを特徴とする請求項１乃至１１のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１３】
前記スイッチは、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第２レベルシフト回路と、
ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続された第９のＭＯＳトランジスタと、
一端が前記第９のＭＯＳトランジスタのソースに接続された蓄電部と、
前記入力電圧をサンプリングするとき、前記蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記蓄電部の他端に前記負側基準電圧を接続するよう設けられた第４スイッチ回路とを有し、
前記第２のＭＯＳトランジスタは、ゲートに前記第１レベルシフト回路の代わりに、前記第２レベルシフト回路の出力が接続されており、
前記比較部により逐次比較を行うとき、前記基板電圧がＶＦＰ  ［ここで、ＶＦＰ＞０］低くなるよう構成されていることを
特徴とする請求項４乃至９のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１４】
前記第２レベルシフト回路は、前記第１レベルシフト回路と同じ構成を有していることを特徴とする請求項１３記載の逐次比較型ＡＤ変換装置。
【請求項１５】
前記第２レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、
前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき、前記第４スイッチ回路が前記蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第４スイッチ回路が前記蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項１３記載の逐次比較型ＡＤ変換装置。
【請求項１６】
前記電圧変換回路は、
ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第１０のＭＯＳトランジスタと、
ゲートに前記基板電圧が接続され、ドレインに前記第１０のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第１１のＭＯＳトランジスタとを有し、
前記第１０のＭＯＳトランジスタおよび前記第１１のＭＯＳトランジスタのバルクがフローティングされていることを
特徴とする請求項１５記載の逐次比較型ＡＤ変換装置。
【請求項１７】
前記蓄電部の容量をＣＸとすると［ここで、ＣＸ＞０］、
ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）
であることを特徴とする請求項１３乃至１６のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１８】
前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項１３乃至１７のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１９】
前記第１のＭＯＳトランジスタは、ソースに前記基準電圧の代わりに接地電位を接続可能であり、
前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースを接地電位に接続するとともに、前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースの接地電位への接続を解除するとともに、前記第２のＭＯＳトランジスタのソースの前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項１３乃至１７のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２０】
前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第４スイッチ回路を切り換え、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第３スイッチ回路を切り換えるよう構成されていることを特徴とする請求項１８または１９記載の逐次比較型ＡＤ変換装置。
【請求項２１】
前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換えるとき、前記第２のＭＯＳトランジスタによる前記共通端子と前記基準電圧との接続と、前記第９のＭＯＳトランジスタによる前記基板電圧と前記蓄電部との接続とが、異なるタイミングで解除されるよう構成されていることを特徴とする請求項１３乃至２０のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２２】
ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ−１個の前記基板用コンデンサに対応して設けられたｍ−１個の付加容量を有し、
各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていることを
特徴とする請求項１乃至２１のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２３】
前記共通端子の配線を囲むよう、前記基板電圧の配線が配置されていることを特徴とする請求項１乃至２２のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換装置に関する。
【背景技術】
【０００２】
アナログデジタル変換装置（ＡＤＣ）として、フラッシュ（Flash）型、デルタシグマ（ΔΣ）型、パイプライン型、逐次比較型（ＳＡＲ）など、様々な方式の装置がある。このうち、逐次比較型ＡＤ変換装置は、フラッシュ型のものより速度が劣り、デルタシグマ型のものより精度が劣るが、速度と精度とのバランスが良く、低消費電力で多入力（多チャネル）にしやすいことから、マイコン、家電、自動車など、多くの分野で使用されている。
【０００３】
従来の逐次比較型ＡＤ変換装置は、例えば、図１３に示すように、一端が共通端子Ｃｎに接続され、他端にそれぞれ入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとを選択的に入力可能に設けられた、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１の複数のコンデンサ（ｎは２以上の整数）と、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較する比較部ＣＭＰと、比較部ＣＭＰの前段で、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられたスイッチＳＷ１とを有している。
【０００４】
図１３に示す逐次比較型ＡＤ変換装置でＡＤ変換を行う際には、まず、サンプルモードとして、スイッチＳＷ１をＯＮにした状態で、各コンデンサの他端を入力電圧ＶＩＮに接続し、各コンデンサに入力電圧ＶＩＮを充電（サンプリング）する。これにより、共通端子Ｃｎに、電荷量Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）が保存される。次に、その電荷量を再分配する電荷再分配モードを行う。電荷再分配モードでは、スイッチＳＷ１をＯＦＦの状態に維持する。
【０００５】
電荷再分配モードの第１変換ステップとして、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。このとき、共通端子Ｃｎの電荷量Ｑは不変であるため、
Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）＝ＣＳ（ＶＣｎ−ＶＨ）＋ＣＳ（ＶＣｎ−ＶＬ）
であり、
ＶＣｎ＝（ＶＨ＋ＶＬ）／２＋ＶＲＥＦ−ＶＩＮ
となる。
【０００６】
比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ＶＩＮ＞（ＶＨ＋ＶＬ）／２となり、比較部ＣＭＰの出力ｃｏｕｔ＝１とし、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ＶＩＮ＜（ＶＨ＋ＶＬ）／２となり、ｃｏｕｔ＝０とし、最上位の容量ＣＳのコンデンサを負側基準電圧ＶＬに接続する。なお、最上位の容量ＣＳのコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。
【０００７】
次に、電荷再分配モードの第２変換ステップとして、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。第１変換ステップと同様に、比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ｃｏｕｔ＝１とし、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ｃｏｕｔ＝０とし、２番目の容量ＣＳ／２１のコンデンサを負側基準電圧ＶＬに接続する。なお、２番目の容量ＣＳ／２１のコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。
【０００８】
以下同様に、第３変換ステップから第ｎ（最終）変換ステップまで行い、各コンデンサを正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続する。このようにして、各コンデンサに対応するｃｏｕｔの値（１または０）により、ＡＤ変換されたデジタル信号を得ることができる。
【０００９】
サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１４（ａ）に示す。また、一般的に、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）とし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多いため、そのときの基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１４（ｂ）に示す。図１４（ａ）および（ｂ）に示すように、変換ステップを進めるたびに、共通端子Ｃｎの電位ＶＣｎが基準電圧ＶＲＥＦに収束し、ＡＤ変換が進む様子が確認できる。
【００１０】
しかし、このような従来の逐次比較型ＡＤ変換装置では、サンプルモードから電荷再分配モードの第１変換ステップに切り替わる際に、共通端子Ｃｎの電位ＶＣｎが最大電位［図１４（ａ）では、ＶＲＥＦ＋（ＶＨ−ＶＬ）／２、図１４（ｂ）では、ＶＤＤ］を超えるオーバーシュートや、共通端子の電位ＶＣｎが最小電位［図１４（ａ）では、ＶＲＥＦ−（ＶＨ−ＶＬ）／２、図１４（ｂ）では、０Ｖ］を下回るアンダーシュートが発生することがある。オーバーシュートやアンダーシュートは、スイッチＳＷ１における共通端子Ｃｎからの電荷抜けや、共通端子Ｃｎへの電荷注入により発生し、ＡＤ変換誤差を引き起こしてしまうという問題があった。
【００１１】
そこで、オーバーシュートやアンダーシュートによるＡＤ変換誤差を低減するために、最上位のコンデンサを２分割して第１変換モードの比較動作を２回行うことにより、最上位のコンデンサのｃｏｕｔを得るようにしたもの（例えば、特許文献１参照）や、第１変換モードを行わず、最上位のコンデンサのｃｏｕｔを、入力電圧が負側基準電圧付近のとき０とし、入力電圧が正側基準電圧付近のとき１とするもの（例えば、特許文献２参照）が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−１７５４３号公報
【特許文献２】特開２００７−２５９２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の逐次比較型ＡＤ変換装置では、第１変換モードでの比較動作が２回になるため、変換時間が長くなるという課題があった。また、特許文献２に記載の逐次比較型ＡＤ変換装置では、入力電圧が負側基準電圧付近であるか否か、および、入力電圧が正側基準電圧付近であるか否かを判定するための入力電圧判定回路が必要であるため、回路構成が複雑になるとともに、消費電力も大きくなるという課題があった。なお、特許文献１および２に記載の逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートを防ぐものであるが、オーバーシュートおよびアンダーシュートの発生を許容して対策を行ったものは存在しない。
【００１４】
また、従来の逐次比較型ＡＤ変換装置では、正側基準電圧ＶＨ＝ＶＤＤとし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多く、基準電圧ＶＲＥＦを正確にＶＤＤ／２とするために、ＶＲＥＦ＝（ＶＨ＋ＶＬ）／２に設定している。しかし、ＶＲＥＦが正確にＶＤＤ／２でないと、第１変換ステップで振幅が最大に振れた場合、オーバーシュートやアンダーシュートが発生しなくても、電荷抜けや注入が起きてしまう。また、変換途中でＶＲＥＦがノイズ等で変動してしまうと、精度が悪化してしまう。そこで、安定したＶＲＥＦを生成する必要があるが、そのためには、低出力インピーダンスを持つ高ゲインのアンプを使用しなければならず、高電力になってしまうという課題があった。また、低電力のアンプを使用することも可能ではあるが、ノイズ等の変動を受けやすいため、高精度でＡＤ変換を行うためには、低速になってしまうという課題があった。
【００１５】
本発明は、このような課題に着目してなされたもので、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、低電力マイコンへの搭載に適し、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することを目的とする。また、基準電圧を内部で生成したり、外から供給したりする必要がなく、安定した基準電圧を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することも目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る逐次比較型ＡＤ変換装置は、一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｎ−１のｎ個の変換用コンデンサ（ｎは２以上の整数）と、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、前記スイッチは、ＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）に接続され、他端にそれぞれ前記入力電圧（ＶＩＮ）と前記正側基準電圧（ＶＨ）と前記負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の基板用コンデンサ（ｍは２以上ｎ以下の整数）とを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記基板電圧と前記共通端子とを接続し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に前記入力電圧を入力し、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧と前記共通端子との接続を解除し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｍ−１のｍ個の前記変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、前記基板用コンデンサの他端の接続を切替可能に構成されていることを特徴とする。
【００１７】
本発明に係る逐次比較型ＡＤ変換装置は、入力電圧をサンプリングするサンプルモードおよび比較部により逐次比較を行う電荷再分配モードのとき、ｍ個の基板用コンデンサの他端に、対応するｍ個の変換用コンデンサの他端と同じ電圧を接続することにより、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子の電位ＶＣｎの変動と同様に変動させることができる。これにより、基板電圧ＶＰＳが、共通端子の電位ＶＣｎと同じタイミングでオーバーシュートやアンダーシュートとなるため、電荷の注入や引き抜きが発生せず、オーバーシュートやアンダーシュートによる変換誤差を抑制することができる。このように、本発明に係る逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【００１８】
本発明に係る逐次比較型ＡＤ変換装置で、前記基準電圧は前記負側基準電圧であることが好ましい。この場合、基準電圧を生成する回路が不要であるため、基準電圧ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧のバラツキがなくなるため、安定した基準電圧ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。本発明に係る逐次比較型ＡＤ変換装置は、回路構成をさらに簡単にするために、前記負側基準電圧を０Ｖにしてもよい。
【００１９】
本発明に係る逐次比較型ＡＤ変換装置で、基板用コンデンサの個数ｍは、共通端子の電位ＶＣｎの変動の振幅（ＶＨ−ＶＬ）／２ｍ−１が、ＭＯＳトランジスタの順方向バイアスよりも小さく、変換誤差が無視できる程度になる値であることが好ましく、例えば、ｍは３以上であることが好ましい。
【００２０】
本発明に係る逐次比較型ＡＤ変換装置で、前記スイッチは、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第１レベルシフト回路と、ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続され、ソースに前記基準電圧が接続された第１のＭＯＳトランジスタと、ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記第１のＭＯＳトランジスタのドレインとソースとを接続するとともに、前記第２のＭＯＳトランジスタのドレインとソースとを接続し、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とし、前記第１のＭＯＳトランジスタのドレインとソースとの接続を解除するとともに、前記第２のＭＯＳトランジスタのドレインとソースとの接続を解除するよう構成されていてもよい。この場合、特に簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。また、第２のＭＯＳトランジスタにおいて、基板電圧ＶＰＳと共通端子の電位ＶＣｎとの間のジャンクション容量が実質的になくなるため、共通端子の寄生容量が小さくなり、変換精度を高めることができる。
【００２１】
この第１レベルシフト回路を有する場合、前記第１レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第１レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００２２】
また、前記電圧変換回路は、ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第３のＭＯＳトランジスタと、ゲートに前記基板電圧が接続され、ドレインに前記第３のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第４のＭＯＳトランジスタとを有し、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタのバルクがフローティングされていてもよい。これにより、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのバルクの電位が、基板電圧または接地電位の低い方に自動的に変わるため、電圧変換回路は、基板電圧が接地電位以下のとき基板電圧を出力し、基板電圧が接地電位より大きいとき接地電位を出力することができる。
【００２３】
第１レベルシフト回路を有する場合、ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記基板電圧を接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記共通端子を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、有していてもよい。これにより、第１スイッチ回路が、第１のＭＯＳトランジスタと同じ動作をするため、基準電圧と基板電圧との間の接続動作や接続解除動作を、より確実に行うことができる。また、第２スイッチ回路が、第２のＭＯＳトランジスタと同じ動作をするため、基準電圧と共通端子との間の接続動作や接続解除動作を、より確実に行うことができる。
【００２４】
また、ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記基板電圧を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記共通端子を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、有していてもよい。これにより、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタをそれぞれＯＮからＯＦＦに切り換えるとき、それぞれのゲート電圧を接地電位→低電源電位→電源電位とすることができ、基板電圧や共通端子が受けるノイズを抑制することができる。
【００２５】
また、前記第１スイッチ回路は、前記第５のＭＯＳトランジスタのソースと前記基板電圧との間に、前記第５のＭＯＳトランジスタと直列に接続された第７のＭＯＳトランジスタを有し、前記第２スイッチ回路は、前記第６のＭＯＳトランジスタのソースと前記共通端子との間に、前記第６のＭＯＳトランジスタと直列に接続された第８のＭＯＳトランジスタを有していてもよい。これにより、第５〜第８のＭＯＳトランジスタなどの素子に、大きな電圧がかからなくなるため、これらの素子として、さらに許容電圧が低いものを使用することができる。
【００２６】
第１レベルシフト回路を有する場合、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。また、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換えた後、前記第３スイッチ回路を切り換えるよう構成されていてもよい。第３スイッチ回路がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦに低下してしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができ、共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。
【００２７】
本発明に係る逐次比較型ＡＤ変換装置では、基板電圧ＶＰＳを共通端子の電位ＶＣｎの変動と同様に変動させても、各素子の特性のバラツキや遅延差等で、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなる可能性がある。そこで、変動中に基板電圧ＶＰＳをＶＦＰだけ下げるために、前記スイッチは、前記比較部により逐次比較を行うとき、前記基板電圧がＶＦＰ  ［ここで、ＶＦＰ＞０］低くなるよう構成されていてもよい。これにより、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぎ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。また、この場合、基板電圧ＶＰＳをマイナスにすることもでき、そのためには、例えば、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｎチャネル型のＭＯＳトランジスタのＰｗｅｌｌの電位をマイナスにすることにより設定することができる。
【００２８】
また、第１レベルシフト回路を有する場合、前記スイッチは、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第２レベルシフト回路と、ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続された第９のＭＯＳトランジスタと、一端が前記第９のＭＯＳトランジスタのソースに接続された蓄電部と、前記入力電圧をサンプリングするとき、前記蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記蓄電部の他端に前記負側基準電圧を接続するよう設けられた第４スイッチ回路とを有し、前記第２のＭＯＳトランジスタは、ゲートに前記第１レベルシフト回路の代わりに、前記第２レベルシフト回路の出力が接続されており、前記比較部により逐次比較を行うとき、前記基板電圧がＶＦＰ  ［ここで、ＶＦＰ＞０］低くなるよう構成されていてもよい。このときにも、変動中に基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぎ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。また、第１レベルシフト回路と第２レベルシフト回路とを異なるタイミングで動かすことができる。
【００２９】
この蓄電部を有する場合、前記第２レベルシフト回路は、前記第１レベルシフト回路と同じ構成を有していてもよい。また、前記第２レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき、前記第４スイッチ回路が前記蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第４スイッチ回路が前記蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第２レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。なお、第２レベルシフト回路をなくし、第１レベルシフト回路の出力を第２レベルシフト回路の出力として利用してもよい。
【００３０】
また、第２レベルシフト回路の前記電圧変換回路は、ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第１０のＭＯＳトランジスタと、ゲートに前記基板電圧が接続され、ドレインに前記第１０のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第１１のＭＯＳトランジスタとを有し、前記第１０のＭＯＳトランジスタおよび前記第１１のＭＯＳトランジスタのバルクがフローティングされていてもよい。これにより、第１０のＭＯＳトランジスタおよび第１１のＭＯＳトランジスタのバルクの電位が、基板電圧または接地電位の低い方に自動的に変わるため、電圧変換回路は、基板電圧が接地電位以下のとき基板電圧を出力し、基板電圧が接地電位より大きいとき接地電位を出力することができる。
【００３１】
蓄電部を有する場合、前記蓄電部の容量をＣＸとすると［ここで、ＣＸ＞０］、
ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）
であることが好ましい。これにより、蓄電部の容量を調節して、ＶＦＰを所望の値に設定することができる。
【００３２】
また、蓄電部を有する場合、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦを基準として変動するのに対し、基板電圧ＶＰＳを、ＶＲＥＦ−ＶＦＰを基準として変動させることができる。また、第３スイッチ回路がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦに低下してしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができ、共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。
【００３３】
また、前記第１のＭＯＳトランジスタは、ソースに前記基準電圧の代わりに接地電位を接続可能であり、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースを接地電位に接続するとともに、前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースの接地電位への接続を解除するとともに、前記第２のＭＯＳトランジスタのソースの前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦを基準として変動するのに対し、基板電圧ＶＰＳを、−ＶＦＰを基準として変動させることができる。また、第３スイッチ回路がなければ、基板電圧ＶＰＳが接地電位より大きいとき、第１のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが接地電位に低下してしまう。また、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦに固定されてしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができるとともに、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦに固定されるのを防ぐことができ、基板電圧ＶＰＳが共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。
【００３４】
また、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第４スイッチ回路を切り換え、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第３スイッチ回路を切り換えるよう構成されていてもよい。これにより、共通端子の電位ＶＣｎおよび基板電圧ＶＰＳを、基準電圧ＶＲＥＦや接地電位０Ｖから確実に切り離してから、電荷再分配モードに移行することができる。また、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換えるとき、前記第２のＭＯＳトランジスタによる前記共通端子と前記基準電圧との接続と、前記第９のＭＯＳトランジスタによる前記基板電圧と前記蓄電部との接続とが、異なるタイミングで解除されるよう構成されていてもよい。これにより、第９のＭＯＳトランジスタによる基板電圧と蓄電部との接続の解除で生じるノイズが、共通端子の電位ＶＣｎに影響を与えるのを防ぐことができる。
【００３５】
本発明に係る逐次比較型ＡＤ変換装置は、ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ−１個の前記基板用コンデンサに対応して設けられたｍ−１個の付加容量を有し、各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていてもよい。この場合、各付加容量により、基板電圧ＶＰＳのアンダーシュートの大きさや残留時間を、共通端子の電位ＶＣｎのアンダーシュートの大きさや残留時間よりも大きくすることができ、電荷の引き抜きの発生を確実に防ぐことができる。
【００３６】
本発明に係る逐次比較型ＡＤ変換装置は、前記共通端子の配線を囲むよう、前記基板電圧の配線が配置されていてもよい。この場合、共通端子の配線での寄生容量は、ほぼ基板電圧の配線との間の容量のみとなるが、共通端子の電位ＶＣｎと基板電圧ＶＰＳとはほぼ同じ電位で変動するため、その容量は非常に小さくなる。これにより、変換誤差を小さくすることができ、変換精度を高めることができる。
【発明の効果】
【００３７】
本発明によれば、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することができる。また、基準電圧を内部で生成したり、外から供給したりする必要がなく、安定した基準電圧を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することもできる。また、低電圧電源として、同一チップにロジック等の低電圧電源を使用する回路が搭載されていれば利用することができるため、チップ内に降圧電源回路を設ける必要がなく、低電力マイコンのようなＳＯＣを実現するのに適した、逐次比較型ＡＤ変換装置を提供することもできる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示す（ａ）全体の回路図、（ｂ）スイッチＳ１の回路図である。
【図２】図１に示す逐次比較型ＡＤ変換装置の、第１レベルシフト回路ＬＳ１の回路図である。
【図３】図１に示す逐次比較型ＡＤ変換装置の、スイッチＳ１の動作を示すシーケンス図である。
【図４】図１に示す逐次比較型ＡＤ変換装置の、共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。
【図５】図１に示す逐次比較型ＡＤ変換装置の、第２スイッチ回路の（ａ）第１の変形例、（ｂ）第２の変形例の回路図である。
【図６】図５に示す第２スイッチ回路の（ａ）第１の変形例、（ｂ）第２の変形例のスイッチＳ１の動作を示すシーケンス図である。
【図７】本発明の第２の実施の形態の逐次比較型ＡＤ変換装置を示すスイッチＳ１の回路図である。
【図８】図７に示す逐次比較型ＡＤ変換装置の、第２レベルシフト回路ＬＳ２の回路図である。
【図９】（ａ）図７に示す逐次比較型ＡＤ変換装置の、スイッチＳ１の動作を示すシーケンス図、（ｂ）図７に示す逐次比較型ＡＤ変換装置の、第３スイッチ回路ＳＷ１の変形例のスイッチＳ１の動作を示すシーケンス図である。
【図１０】図７に示す逐次比較型ＡＤ変換装置の、共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。
【図１１】本発明の第１および第２の実施の形態の逐次比較型ＡＤ変換装置の、（ａ）付加容量を有する変形例を示す回路図、（ｂ）その変形例の共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。
【図１２】本発明の第１および第２の実施の形態の逐次比較型ＡＤ変換装置の、共通端子Ｃｎの配線を囲むよう、基板電圧ＶＰＳの配線を配置した変形例を示す回路図である。
【図１３】従来の逐次比較型ＡＤ変換装置を示す回路図である。
【図１４】図１３に示す従来の逐次比較型ＡＤ変換装置の、（ａ）サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を示すグラフ、（ｂ）  （ａ）において、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）、負側基準電圧ＶＬ＝０Ｖ、ＶＲＥＦ＝ＶＤＤ／２としたときのグラフである。
【発明を実施するための形態】
【００３９】
［第１の実施の形態の逐次比較型ＡＤ変換装置１０］
以下、図面に基づいて、本発明の実施の形態について説明する。
図１乃至図６は、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示している。
図１に示すように、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦを有するシングルエンド型入力のＡＤ変換装置であり、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個の変換用コンデンサ（ｎは２以上の整数）と、各変換用コンデンサに対応して設けられたｎ＋１個の変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。
【００４０】
各変換用コンデンサは、一端がそれぞれ共通端子Ｃｎに接続され、他端が対応する変換用切替スイッチに接続されている。各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]は、対応する変換用コンデンサの他端を、入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。また、変換用切替スイッチＳｄは、対応する変換用コンデンサの他端を、入力電圧ＶＩＮと負側基準電圧ＶＬとに選択的に接続可能に設けられている。
【００４１】
比較部ＣＭＰは、比較器から成り、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較するよう設けられている。スイッチＳ１は、比較部ＣＭＰの前段で、共通端子Ｃｎと基準電圧ＶＲＥＦとに接続されており、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられている。
なお、以下では、基準電圧ＶＲＥＦを、負側基準電圧ＶＬに設定している。
【００４２】
［スイッチＳ１の構成］
図１（ｂ）に示すように、スイッチＳ１は、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ＋１個の基板用コンデンサ（ｍは２以上ｎ以下の整数）と、各基板用コンデンサに対応して設けられたｍ＋１個の基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄと、第１レベルシフト回路ＬＳ１と第１のＭＯＳトランジスタＮＳ０と第２のＭＯＳトランジスタＮＳ１と第１スイッチ回路１１と第２スイッチ回路１２と第３スイッチ回路ＳＷ１とを有している。
【００４３】
各基板用コンデンサは、一端がそれぞれＭＯＳトランジスタの基板ノードＰＳの基板電圧ＶＰＳに接続され、他端が対応する基板用切替スイッチに接続されている。各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]は、対応する基板用コンデンサの他端を、入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。また、基板用切替スイッチＳｄは、対応する基板用コンデンサの他端を、入力電圧ＶＩＮと負側基準電圧ＶＬとに選択的に接続可能に設けられている。
【００４４】
また、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサは、ＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサに対応し、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄは、各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄに対応するよう設けられている。スイッチＳ１は、各基板用切替スイッチが対応する各変換用切替スイッチの動きに同期して切り替えられるよう構成されている。これにより、スイッチＳ１は、各基板用コンデンサの他端に入力される電圧が、それぞれ対応する各変換用コンデンサの他端に入力される電圧と同じ電圧になるようになっている。
【００４５】
図２に示すように、第１レベルシフト回路ＬＳ１は、インバータ部ＩＶ１と電圧変換回路２１と第１シフト部２２と第２シフト部２３とを有している。インバータ部ＩＶ１は、スイッチＳＷ０ａにより、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。インバータ部ＩＶ１は、電源電位ＶＤＤより低い低電源電位ＶＤＤＬにより稼働し、電源電位ＶＤＤを入力したとき接地電位０Ｖを出力し、接地電位０Ｖを入力したとき低電源電位ＶＤＤＬを出力するよう構成されている。
【００４６】
電圧変換回路２１は、第３のＭＯＳトランジスタＮ２０と第４のＭＯＳトランジスタＮ２１とｐＭＯＳトランジスタＰ２０と２つのｎＭＯＳトランジスタＮ２２，Ｎ２３とを有している。第３のＭＯＳトランジスタＮ２０は、ｎＭＯＳトランジスタから成り、ドレインを出力とし、ゲートに接地電位０Ｖが接続され、ソースに基板電圧ＶＰＳが接続されている。第４のＭＯＳトランジスタＮ２１は、ゲートに基板電圧ＶＰＳが接続され、ドレインに第３のＭＯＳトランジスタＮ２０のドレイン（出力）が接続され、ソースに接地電位０Ｖが接続されている。また、第３のＭＯＳトランジスタＮ２０および第４のＭＯＳトランジスタＮ２１は、バルクＰＳ３がフローティングされており、これにより、それらのバルクＰＳ３の電位が、基板電圧ＶＰＳまたは接地電位０Ｖの低い方に自動的に変わるようになっている。
【００４７】
また、Ｐ２０、Ｎ２２およびＮ２３は、この順番で互いに直列に接続されている。Ｐ２０は、ゲートにインバータ部ＩＶ１の出力の反転が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＮ２２のドレインが接続されている。Ｎ２２は、ゲートにインバータ部ＩＶ１の出力が接続され、ソースにＮ２３のソースおよび第３のＭＯＳトランジスタＮ２０のドレイン（出力）が接続されている。Ｎ２３は、ドレインに接地電位０Ｖが接続され、ゲートにＰ２０のドレインおよびＮ２２のドレインが接続され、バルクにＮ２２のソースが接続されている。
【００４８】
これにより、インバータ部ＩＶ１に電源電位ＶＤＤを入力したとき、電圧変換回路２１は、Ｎ２３がＯＮになり、接地電位０Ｖを出力するようになっている。また、インバータ部ＩＶ１に接地電位０Ｖを入力したとき、電圧変換回路２１は、第３のＭＯＳトランジスタＮ２０および第４のＭＯＳトランジスタＮ２１のバルクＰＳ３がフローティングされていることにより、基板電圧ＶＰＳが接地電位（実際には、しきい値電圧ＶＴＮ）以下のとき、Ｎ２０がＯＮになって基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位（実際には、しきい値電圧ＶＴＮ）より大きいとき、Ｎ２１がＯＮになって接地電位０Ｖを出力するようになっている。
【００４９】
第１シフト部２２は、２つのｐＭＯＳトランジスタＰ１２、Ｐ１３と２つのｎＭＯＳトランジスタＮ１２、Ｎ１３とインバータとを有している。Ｐ１２は、ゲートにインバータ部ＩＶ１の出力の反転が接続され、ソースに低電源電位ＶＤＤＬが接続されている。Ｐ１３は、ゲートにインバータＩＶ３を介してインバータ部ＩＶ１の出力が接続され、ソースに低電源電位ＶＤＤＬが接続されている。Ｎ１２は、ゲートにＰ１３のドレインが接続され、ソースに電圧変換回路２１の出力が接続され、ドレインにＰ１２のドレインが接続されている。Ｎ１３は、ゲートにＰ１２のドレインが接続され、ソースに電圧変換回路２１の出力が接続され、ドレインにＰ１３のドレインが接続されている。第１シフト部２２は、Ｐ１３のドレインが出力となっている。
【００５０】
第１シフト部２２は、インバータ部ＩＶ１に電源電位ＶＤＤを入力したとき、インバータ部ＩＶ１から接地電位０Ｖが入力され、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。また、インバータ部ＩＶ１に接地電位０Ｖを入力したとき、インバータ部ＩＶ１から低電源電位ＶＤＤＬが入力され、低電源電位ＶＤＤＬを出力するようになっている。また、第１シフト部２２は、Ｎ１２のソースおよびＮ１３のソースから、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。
【００５１】
第２シフト部２３は、スイッチＳＷ０ａに接続されたインバータＩＶ４と、互いに直列に接続された２つのｐＭＯＳトランジスタＰ１４、Ｐ１５と、ｎＭＯＳトランジスタＮ１４とを有している。Ｐ１５は、ゲートにインバータＩＶ４の出力が接続され、ソースに電源電位ＶＤＤが接続されている。Ｐ１４は、ゲートに接地電位０Ｖが接続され、ソースにＰ１５のドレインが接続されている。Ｎ１４は、ゲートに第１シフト部２２の出力が接続され、ソースにＮ１２のソースおよびＮ１３のソース、すなわち電圧変換回路２１の出力が接続され、ドレインにＰ１４のドレインが接続されている。第２シフト部２３は、Ｐ１４およびＮ１４のドレインに出力端子ＳＸが接続されている。第２シフト部２３は、第１シフト部２２から電圧変換回路２１の出力電圧ＶＰＳ２を入力したとき電源電位ＶＤＤを出力し、低電源電位ＶＤＤＬを入力したとき電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。
【００５２】
以上から、第１レベルシフト回路ＬＳ１は、スイッチＳＷ０ａにより電源電位ＶＤＤを入力したとき、出力端子ＳＸから電源電位ＶＤＤを出力し、スイッチＳＷ０ａにより接地電位０Ｖを入力したとき、出力端子ＳＸから電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基板電圧ＶＰＳが接地電位０Ｖ以下のとき基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位０Ｖより大きいとき接地電位０Ｖを出力するようになっている。
【００５３】
図１（ｂ）に示すように、第１のＭＯＳトランジスタＮＳ０は、ゲートに第１レベルシフト回路ＬＳ１の出力端子ＳＸが接続され、ドレインに基板電圧ＶＰＳが接続され、ソースに第３スイッチ回路ＳＷ１を介して基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。また、第２のＭＯＳトランジスタＮＳ１は、ゲートに第１レベルシフト回路ＬＳ１の出力端子ＳＸが接続され、ドレインに共通端子Ｃｎが接続され、ソースに第３スイッチ回路ＳＷ１を介して基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。
【００５４】
これにより、第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１は、第１レベルシフト回路ＬＳ１に電源電位ＶＤＤが入力されて電源電位ＶＤＤを出力するとき、それぞれのドレインとソースとが接続されて、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）を入力するとともに、基板電圧ＶＰＳと共通端子Ｃｎとを接続するようになっている。また、第１レベルシフト回路ＬＳ１に接地電位０Ｖが入力されて電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基準電圧０Ｖ以下の電圧を出力するとき、それぞれのドレインとソースとの接続が解除されて、共通端子Ｃｎと基準電圧ＶＲＥＦ（＝ＶＬ）との接続を解除するとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除するようになっている。
【００５５】
図１（ｂ）に示すように、第１スイッチ回路１１は、インバータＩＶ５と第５のＭＯＳトランジスタＰＳ０と第７のＭＯＳトランジスタＰＳ０ａとを有している。第５のＭＯＳトランジスタＰＳ０は、ｐＭＯＳから成り、ゲートにインバータＩＶ５を介してスイッチＳＷ０ａ（第１レベルシフト回路ＬＳ１の入力）が接続され、ドレインに基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。第７のＭＯＳトランジスタＰＳ０ａは、ｐＭＯＳから成り、ゲートに接地電位０Ｖが接続され、ドレインに基板電圧ＶＰＳが接続され、ソースに第５のＭＯＳトランジスタＰＳ０のソースが接続されている。
【００５６】
第１スイッチ回路１１は、スイッチＳＷ０ａにより電源電位ＶＤＤが入力されたとき、基準電圧ＶＲＥＦ（＝ＶＬ）に基板電圧ＶＰＳを接続し、スイッチＳＷ０ａにより接地電位０Ｖが入力されたとき、第１のＭＯＳトランジスタＮＳ０と同期して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除するようになっている。
【００５７】
第２スイッチ回路１２は、インバータＩＶ６と第６のＭＯＳトランジスタＰＳ１と第８のＭＯＳトランジスタＰＳ１ａとを有している。第６のＭＯＳトランジスタＰＳ１は、ｐＭＯＳから成り、ゲートにインバータＩＶ６を介してスイッチＳＷ０ａ（第１レベルシフト回路ＬＳ１の入力）が接続され、ドレインに基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。第８のＭＯＳトランジスタＰＳ１ａは、ｐＭＯＳから成り、ゲートに接地電位０Ｖが接続され、ドレインに共通端子Ｃｎが接続され、ソースに第６のＭＯＳトランジスタＰＳ１のソースが接続されている。
【００５８】
第２スイッチ回路１２は、スイッチＳＷ０ａにより電源電位ＶＤＤが入力されたとき、基準電圧ＶＲＥＦ（＝ＶＬ）に共通端子Ｃｎを接続し、スイッチＳＷ０ａにより接地電位０Ｖが入力されたとき、第２のＭＯＳトランジスタＮＳ１と同期して、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除するようになっている。
【００５９】
図１（ｂ）に示すように、第３スイッチ回路ＳＷ１は、基準電圧ＶＲＥＦ（＝ＶＬ）と、第１のＭＯＳトランジスタＮＳ０のソース、第２のＭＯＳトランジスタＮＳ１のソース、第５のＭＯＳトランジスタＰＳ０のドレイン、および第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられている。
【００６０】
［スイッチＳ１の動作］
図３に示すように、スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、スイッチＳＷ０ａをＨ（Ｈｉｇｈ）に、第３スイッチ回路ＳＷ１をＨにしておく。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが電源電位ＶＤＤを出力するため、第１のＭＯＳトランジスタＮＳ０、第２のＭＯＳトランジスタＮＳ１、第１スイッチ回路１１および第２スイッチ回路１２により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）が入力されるとともに、基板電圧ＶＰＳと共通端子Ｃｎとが接続される。また、このとき、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力電圧ＶＩＮが入力される。
【００６１】
次に、サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、スイッチＳＷ０ａをＨからＬ（Ｌｏｗ）に切り換える（図３中の丸数字１）。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、電圧変換回路２１の出力ＶＰＳ２、すなわち基板電圧ＶＰＳおよび接地電位０Ｖのうちの低い方の電位を出力する。このため、第１のＭＯＳトランジスタＮＳ０、第２のＭＯＳトランジスタＮＳ１、第１スイッチ回路１１および第２スイッチ回路１２により、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の入力が解除されるとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除される。
【００６２】
次に、スイッチＳ１は、第３スイッチ回路ＳＷ１をＬにする（図３中の丸数字３）。これにより、基準電圧ＶＲＥＦ（＝ＶＬ）と第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１との接続が解除されるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きな電位になることが可能になる。また、これにより、確実に電荷再分配モードに切り換えることができる。
【００６３】
電荷再分配モード中は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄを対応する各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄの動きに同期して切り替える。また、このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、電圧変換回路２１の出力ＶＰＳ２、すなわち基板電圧ＶＰＳおよび接地電位０Ｖ（図２の場合）のうちの低い方の電位を出力し、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の入力が解除された状態を維持するとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除された状態を維持する。
【００６４】
以上のスイッチＳ１の動作による、サンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図４に示す。
【００６５】
［逐次比較型ＡＤ変換装置１０の作用効果］
逐次比較型ＡＤ変換装置１０は、入力電圧をサンプリングするサンプルモードおよび比較部ＣＭＰにより逐次比較を行う電荷再分配モードのとき、各基板用コンデンサの他端に、対応する各変換用コンデンサの他端と同じ電圧を接続するため、図４に示すように、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子Ｃｎの電位ＶＣｎの変動と同様に変動させることができる。これにより、基板電圧ＶＰＳが、共通端子Ｃｎの電位ＶＣｎと同じタイミングでオーバーシュートやアンダーシュートとなるため、電荷の注入や引き抜きが発生せず、オーバーシュートやアンダーシュートによる変換誤差を抑制することができる。このように、逐次比較型ＡＤ変換装置１０は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【００６６】
逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦ＝ＶＬとしているため、基準電圧ＶＲＥＦを生成する回路が不要である。このため、基準電圧ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧ＶＲＥＦのバラツキがなくなるため、安定した基準電圧ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。
【００６７】
逐次比較型ＡＤ変換装置１０は、第２のＭＯＳトランジスタＮＳ１において、基板電圧ＶＰＳと共通端子Ｃｎの電位ＶＣｎとの間のジャンクション容量が実質的になくなるため、共通端子Ｃｎの寄生容量が小さくなり、変換精度を高めることができる。また、逐次比較型ＡＤ変換装置１０は、第３スイッチ回路ＳＷ１がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きいとき、第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１のソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）に低下してしまう。そこで、第３スイッチ回路ＳＷ１を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きな電位になることができ、共通端子Ｃｎの電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。
【００６８】
逐次比較型ＡＤ変換装置１０では、第１レベルシフト回路ＬＳ１が低電源電位ＶＤＤＬを利用する構成を有しているため、第１レベルシフト回路ＬＳ１で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。例えば、第１シフト部２２のＰ１２、Ｐ１３、Ｎ１２、Ｎ１３にかかる最大電圧は、ＶＤＤＬ−［ＶＲＥＦ−（ＶＨ−ＶＬ）／２］＋ＶＵＮ（アンダーシュートの電位）であり、ＶＲＥＦ＝ＶＬ＝０Ｖのとき、ＶＤＤＬ＋ＶＨ／２＋ＶＵＮとなる。ここで、ＶＤＤＬ＝１Ｖ、ＶＨ＝ＶＤＤ＝３Ｖとすると、上記の最大電圧は、２．５Ｖ＋ＶＵＮとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。また、サンプルモードで、スイッチＳＷ０ａからの入力がＶＤＤのとき（図３の丸数字１より前の期間）、第２シフト部２３の出力端子ＳＸからの出力がＶＤＤ、基板電圧ＶＰＳが接地電位０Ｖであるため、第２シフト部２３のＰ１４、Ｐ１５、Ｎ１４にかかる最大電圧は、ＶＤＤである。このため、ＶＤＤ＝３Ｖとすると、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００６９】
また、第１スイッチ回路１１および第２スイッチ回路１２の構成により、第５のＭＯＳトランジスタＰＳ０、第６のＭＯＳトランジスタＰＳ１、第７のＭＯＳトランジスタＰＳ０ａ、第８のＭＯＳトランジスタＰＳ１ａなどの素子に、大きな電圧がかからなくなるため、これらの素子として、さらに許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。例えば、電荷再分配モード（図３の丸数字３以降の期間）で、共通端子Ｃｎの電位ＶＣｎ＜０、基板電圧ＶＰＳ＜０となる場合でも、第７のＭＯＳトランジスタＰＳ０ａおよび第８のＭＯＳトランジスタＰＳ１ａのソースの電位が、低くてもしきい値電圧ＶＴＰ程度に保たれる。このため、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１にかかる最大電圧はＶＤＤ、第７のＭＯＳトランジスタＰＳ０ａおよび第８のＭＯＳトランジスタＰＳ１ａにかかる最大電圧は、ＶＴＰ−［ＶＲＥＦ−（ＶＨ−ＶＬ）／２］＋ＶＵＮとなり、ＶＲＥＦ＝ＶＬ＝０Ｖのとき、ＶＴＰ＋ＶＨ／２＋ＶＵＮとなる。このため、例えば、ＶＨ＝ＶＤＤ＝３Ｖとすると、上記の最大電圧は、それぞれ、３Ｖおよび約２．２Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００７０】
逐次比較型ＡＤ変換装置１０で、各基板用コンデンサの個数ｍ＋１は、共通端子Ｃｎの電位ＶＣｎの変動の振幅（ＶＨ−ＶＬ）／２ｍ−１が、ＭＯＳトランジスタの順方向バイアスよりも小さく、変換誤差が無視できる程度になる値であることが好ましく、例えば、ｍは３以上であることが好ましい。
【００７１】
［第１スイッチ回路１１および第２スイッチ回路１２の変形例］
図５（ａ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、インバータを有さず、互いに直列に接続されたｐＭＯＳトランジスタＰ１７およびｎＭＯＳトランジスタＮ１５と、ｐＭＯＳトランジスタＰ１８とＮＡＮＤ回路ＮＡ１とを有していてもよい。なお、図５には、第２スイッチ回路１２のみが記載されているが、第１スイッチ回路１１も同じ構成を有することになる。
【００７２】
Ｐ１７は、ゲートにスイッチＳＷ０ｂが接続され、ソースに電源電位ＶＤＤが接続されている。Ｎ１５は、ゲートにスイッチＳＷ０ａが接続され、ソースにＰ１７のドレインが接続され、ドレインに接地電位０Ｖが接続されている。Ｐ１８は、ゲートにＮＡＮＤ回路ＮＡ１の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１７のドレインおよび第５のＭＯＳトランジスタＰＳ０（第１スイッチ回路１１の場合）または第６のＭＯＳトランジスタＰＳ１（第２スイッチ回路１２の場合）のゲートが接続されている。ＮＡＮＤ回路ＮＡ１は、入力として、スイッチＳＷ０ａの反転信号と、スイッチＳＷ０ｂとが接続されている。
【００７３】
図６（ａ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、サンプルモードで、スイッチＳＷ０ａが電源電位ＶＤＤを接続している間（図６（ａ）の丸数字１より前の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに接地電位０Ｖを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）に基板電圧ＶＰＳを接続すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）に共通端子Ｃｎを接続するよう構成されている。また、スイッチＳＷ０ａが接地電位０Ｖを接続し、スイッチＳＷ０ｂがＨの間（図６（ａ）の丸数字１〜２の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに低電源電位ＶＤＤＬを接続するよう構成されている。また、スイッチＳＷ０ｂがＬの間（図６（ａ）の丸数字２以降の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに電源電位ＶＤＤを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除するよう構成されている。
【００７４】
これにより、第１スイッチ回路１１および第２スイッチ回路１２は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１をＯＮからＯＦＦに切り換えるとき、それぞれのゲート電圧を０Ｖ→ＶＤＤＬ→ＶＤＤとすることができ、基板電圧ＶＰＳや共通端子Ｃｎが受けるノイズを抑制することができる。なお、図５（ａ）に示す場合でも、図１に示す第１スイッチ回路１１および第２スイッチ回路１２と同様に、許容電圧が低いＭＯＳトランジスタを使用することができ、低価格かつ低消費電力にすることができる。
【００７５】
また、図５（ｂ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに、インバータＩＶ５（第１スイッチ回路１１の場合）またはインバータＩＶ６（第２スイッチ回路１２の場合）を介して、スイッチＳＷ０ｂが接続されていてもよい。この場合、図６（ｂ）に示すように、スイッチＳＷ０ｂがＨの間（図６（ｂ）の丸数字２より前の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに接地電位０Ｖを接続することができる。また、スイッチＳＷ０ｂがＬの間（図６（ｂ）の丸数字２以降の期間）は、図５（ａ）および図６（ａ）と同様に、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに電源電位ＶＤＤを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除することができる。
【００７６】
［第２の実施の形態の逐次比較型ＡＤ変換装置３０］
図７乃至図１０は、本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０を示している。
本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０は、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０と同様に、基準電圧ＶＲＥＦを有するシングルエンド型入力のＡＤ変換装置であり、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個の変換用コンデンサ（ｎは２以上の整数）と、各変換用コンデンサに対応して設けられたｎ＋１個の変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。なお、以下の説明では、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０と同一の構成には同一の符号を付して、重複する説明を省略する。
【００７７】
［スイッチＳ１の構成］
図７に示すように、スイッチＳ１は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ＋１個の基板用コンデンサと、各基板用コンデンサに対応して設けられたｍ＋１個の基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄと、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２と第１のＭＯＳトランジスタＮＳ０と第２のＭＯＳトランジスタＮＳ１と第１スイッチ回路１１と第２スイッチ回路１２と第３スイッチ回路ＳＷ１と第９のＭＯＳトランジスタＮＳ２と、容量がＣＸの蓄電部と、第４スイッチ回路ＳＷ２とを有している。また、スイッチＳ１は、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｐｗｅｌｌの電位をマイナスにすることにより、内蔵するＭＯＳトランジスタ（ｎＭＯＳおよびｐＭＯＳ）の基板電圧ＶＰＳをマイナスに設定している。具体的には、基板電圧ＶＰＳを−ＶＦＰ  ［ここで、ＶＦＰ＞０］に設定している。
【００７８】
図８に示すように、第２レベルシフト回路ＬＳ２は、以下の点を除いて、図２に示す第１レベルシフト回路ＬＳ１と同じ構成を有している。すなわち、電圧変換回路２１は、インバータ部ＩＶ２を有し、Ｐ２０のゲートにインバータ部ＩＶ２の出力が接続され、Ｎ２２のゲートにインバータ部ＩＶ２の出力が接続されている。インバータ部ＩＶ２は、スイッチＳＷ０ｂにより切り替えられる他は、インバータ部ＩＶ１と同じ構成を有している。
【００７９】
また、第２シフト部２３は、インバータＩＶ４がスイッチＳＷ０ｂに接続され、ｐＭＯＳトランジスタＰ１６とＮＡＮＤ回路ＮＡ２とを有している。Ｐ１６は、ゲートにＮＡＮＤ回路ＮＡ２の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１４のドレインが接続されている。ＮＡＮＤ回路ＮＡ２は、入力として、スイッチＳＷ０ｂの反転信号と、スイッチＳＷ０ｃとが接続されている。第２シフト部２３は、第１シフト部２２から電圧変換回路２１の出力電圧ＶＰＳ２を入力したとき、ＳＷ０ｂがＨで電源電位ＶＤＤを出力し、ＳＷ０ｂがＬで低電源電位ＶＤＤＬを出力し、第１シフト部２２から低電源電位ＶＤＤＬを入力したとき、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。
【００８０】
以上から、第２レベルシフト回路ＬＳ２は、スイッチＳＷ０ｃにより電源電位ＶＤＤを入力したとき、出力端子ＳＸ１から、ＳＷ０ｂがＨで電源電位ＶＤＤを出力し、ＳＷ０ｂがＬで低電源電位ＶＤＤＬを出力するようになっている。また、スイッチＳＷ０ｃにより接地電位０Ｖを入力したとき、出力端子ＳＸ１から電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基板電圧ＶＰＳが接地電位０Ｖ以下のとき基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位０Ｖより大きいとき接地電位０Ｖを出力するようになっている。
【００８１】
図７に示すように、第１のＭＯＳトランジスタＮＳ０は、ソースに第３スイッチ回路ＳＷ１を介して、基準電圧ＶＲＥＦの代わりに接地電位０Ｖが接続されている。また、第２のＭＯＳトランジスタＮＳ１は、ゲートに第１レベルシフト回路ＬＳ１の代わりに、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が接続されている。また、第２スイッチ回路１２は、図５（ａ）に示す構成を有している。
【００８２】
第３スイッチ回路ＳＷ１は、基準電圧ＶＲＥＦ（＝ＶＬ）と、第２のＭＯＳトランジスタＮＳ１のソースおよび第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられたスイッチｓｈ２と、接地電位０Ｖと、第１のＭＯＳトランジスタＮＳ０のソースおよび第５のＭＯＳトランジスタＰＳ０のドレインとの接続をＯＮ／ＯＦＦ可能に設けられたスイッチｓｈ３とを有している。スイッチｓｈ２およびスイッチｓｈ３は、同じ動作を行うようになっている。
【００８３】
図７に示すように、第９のＭＯＳトランジスタＮＳ２は、ゲートに第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が接続され、ドレインに基板電圧ＶＰＳが接続されている。容量ＣＸの蓄電部は、一端が第９のＭＯＳトランジスタＮＳ２のソースに接続されている。蓄電部は、容量ＣＸを、ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）＝２ＣＰ（ＶＦＰ−ＶＬ）／（ＶＨ−ＶＦＰ）  とする。第４スイッチ回路ＳＷ２は、スイッチＳＷ０ｂと同じ動作をし、蓄電部の他端に正側基準電圧ＶＨと負側基準電圧ＶＬとを選択的に接続可能に設けられている。
【００８４】
［スイッチＳ１の動作］
図９（ａ）に示すように、スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、スイッチＳＷ０ａ、ＳＷ０ｂ、ＳＷ０ｃをＨに、第３スイッチ回路ＳＷ１（ｓｈ２およびｓｈ３）および第４スイッチ回路ＳＷ２をＨにしておく。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸおよび第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が電源電位ＶＤＤを出力するため、第１のＭＯＳトランジスタＮＳ０および第１スイッチ回路１１により、基板電圧ＶＰＳが接地電位０Ｖになるとともに、第２のＭＯＳトランジスタＮＳ１および第２スイッチ回路１２により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）が入力される。また、このとき、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力電圧ＶＩＮが入力されるとともに、第４スイッチ回路ＳＷ２により、容量ＣＸの蓄電部の他端に正側基準電圧ＶＨが接続される。
【００８５】
次に、サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、スイッチＳＷ０ａをＨからＬに切り換える（図９（ａ）中の丸数字１）。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、接地電位０Ｖを出力するため、第１のＭＯＳトランジスタＮＳ０および第１スイッチ回路１１により、基板電圧ＶＰＳが接地電位０Ｖから開放される。
【００８６】
次に、スイッチＳ１は、第４スイッチ回路ＳＷ２およびスイッチＳＷ０ｂをＨからＬに切り換える（図９（ａ）中の丸数字２）。このとき、容量ＣＸの蓄電部の他端に負側基準電圧ＶＬが接続される。切替前後で、基板ノードＰＳでの総電荷量ＱＰは保存されるため、
ＱＰ＝−２ＣＰＶＩＮ−ＣＸＶＨ＝２ＣＰ（ＶＰＳ−ＶＩＮ）＋ＣＸ（ＶＰＳ−ＶＬ）
となり、基板電圧ＶＰＳが、
ＶＰＳ＝−ＣＸ（ＶＨ−ＶＬ）／（２ＣＰ＋ＣＸ）
となる。ここで、ＣＸ＝２ＣＰ（ＶＦＰ−ＶＬ）／（ＶＨ−ＶＦＰ）を代入すると、
ＶＰＳ＝−ＶＦＰ
となる。
【００８７】
また、このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、基板電圧ＶＰＳ（＝−ＶＦＰ）を出力し、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、低電源電位ＶＤＤＬを出力する。
【００８８】
次に、スイッチＳ１は、スイッチＳＷ０ｃをＨからＬに切り替える（図９（ａ）中の丸数字３）。このとき、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、基板電圧ＶＰＳ（＝−ＶＦＰ）を出力するため、第２のＭＯＳトランジスタＮＳ１および第２スイッチ回路１２により、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の接続が解除される。また同様に、第９のＭＯＳトランジスタＮＳ２により、容量ＣＸの蓄電部が基板ノードＰＳから切り離される。これにより、以降の電荷再分配モードにおいて、基板電圧ＶＰＳがＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサで決まるようになるため、正確な基板電圧ＶＰＳを得ることができる。
【００８９】
次に、スイッチＳ１は、第３スイッチ回路ＳＷ１をＬにする（図９（ａ）中の丸数字４）。これにより、基準電圧ＶＲＥＦ（＝ＶＬ）と第２のＭＯＳトランジスタＮＳ１との接続、および、接地電位０Ｖと第１のＭＯＳトランジスタＮＳ０との接続が解除されるため、基板電圧ＶＰＳが接地電位０Ｖに固定されたり、共通端子Ｃｎの電位ＶＣｎが基準電圧ＶＲＥＦ（＝ＶＬ）に固定されたりするのを防ぐようになっている。また、これにより、電荷再分配モードに切り換えることができる。
【００９０】
電荷再分配モード中は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄを対応する各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄの動きに同期して切り替える。
【００９１】
以上のスイッチＳ１の動作による、サンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図１０に示す。
【００９２】
［逐次比較型ＡＤ変換装置３０の作用効果］
逐次比較型ＡＤ変換装置３０は、比較部ＣＭＰにより逐次比較を行うとき（実際には、図９（ａ）中の丸数字２以降）、基板電圧ＶＰＳをＶＦＰだけ下げることができるため、図１０に示すように、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子の電位ＶＣｎよりもＶＦＰだけ低い位置で、共通端子の電位ＶＣｎの変動と同様に変動させることができる。これにより、第１の実施の形態の逐次比較型ＡＤ変換装置１０よりも確実に、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぐことができ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。
【００９３】
逐次比較型ＡＤ変換装置３０では、第２レベルシフト回路ＬＳ２が、図２に示す第１レベルシフト回路ＬＳ１や図５（ａ）に示す回路と同様に、低電源電位ＶＤＤＬを利用する構成を有しているため、第２レベルシフト回路ＬＳ２で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００９４】
［第２レベルシフト回路ＬＳ２の変形例］
第２レベルシフト回路ＬＳ２は、第１レベルシフト回路ＬＳ１と同じ構成を有していてもよい。また、この場合、図１（ｂ）に示すスイッチＳ１と同様に、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とが、１つの回路から成り、その回路の出力を第１レベルシフト回路ＬＳ１および第２レベルシフト回路ＬＳ２の出力として利用してもよい。また、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とが、別々の回路から成り、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とを異なるタイミングで動かしてもよい。
【００９５】
また、第２レベルシフト回路ＬＳ２は、第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを異なるタイミングでＯＦＦさせるよう構成されていてもよい。特に、第９のＭＯＳトランジスタＮＳ２を第２のＭＯＳトランジスタＮＳ１より先にＯＦＦさせることが好ましい。この場合、例えば、第２レベルシフト回路ＬＳ２が２つから成り、それぞれ第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とに別々に接続されて、異なるタイミングでＯＦＦするようになっていてもよく、また、２レベルシフト回路ＬＳ２の出力端子ＳＸ１と、第２のＭＯＳトランジスタＮＳ１または第９のＭＯＳトランジスタＮＳ２との間に、遅延回路が設けられていてもよい。第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを同時にＯＦＦさせると、第９のＭＯＳトランジスタＮＳ２のＯＦＦで生じる基板ノードＰＳのノイズが、共通端子Ｃｎの電位ＶＣｎに影響を与え、誤差の原因になってしまう。そこで、第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを異なるタイミングでＯＦＦすることにより、基板ノードＰＳのノイズが、共通端子Ｃｎの電位ＶＣｎに影響を与えるのを防ぐことができる。
【００９６】
［第３スイッチ回路ＳＷ１の変形例］
第３スイッチ回路ＳＷ１は、図１（ｂ）に示すスイッチＳ１と同様に、基準電圧ＶＲＥＦ（＝ＶＬ）と、第１のＭＯＳトランジスタＮＳ０のソース、第２のＭＯＳトランジスタＮＳ１のソース、第５のＭＯＳトランジスタＰＳ０のドレイン、および第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられていてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦ（＝ＶＬ）を基準として変動するのに対し、基板電圧ＶＰＳを、ＶＲＥＦ−ＶＦＰ（＝ＶＬ−ＶＦＰ）を基準として変動させることができる。
【００９７】
この場合、図９（ｂ）に示すように、スイッチＳＷ０ｂをＨからＬに切り換えたとき（図９（ｂ）中の丸数字２）、基板電圧ＶＰＳが、ＶＬ−ＶＦＰとなる。このため、スイッチＳＷ０ｂをＨからＬに切り換えたとき（図９（ｂ）中の丸数字２）の、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、ＶＬ−ＶＦＰ＜０［実際には、−ＶＴＮ（しきい値電圧）］のとき、ＶＬ−ＶＦＰを出力し、ＶＬ−ＶＦＰ≧０［実際には、−ＶＴＮ（しきい値電圧）］のとき、０Ｖを出力することができる。また、スイッチＳＷ０ｃをＨからＬに切り換えたとき（図９（ｂ）中の丸数字３）の、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、ＶＬ−ＶＦＰ＜０［実際には、−ＶＴＮ（しきい値電圧）］のとき、ＶＬ−ＶＦＰを出力し、ＶＬ−ＶＦＰ≧０［実際には、−ＶＴＮ（しきい値電圧）］のとき、０Ｖを出力することができる。
【００９８】
なお、逐次比較型ＡＤ変換装置１０は、第３のスイッチ回路ＳＷ１として、図７に示す第３のスイッチ回路ＳＷ１を使用し、図７と同様に、第１のＭＯＳトランジスタＮＳ０のソースに第３スイッチ回路ＳＷ１を介して接地電位０Ｖが接続されていてもよい。
【００９９】
［逐次比較型ＡＤ変換装置１０および逐次比較型ＡＤ変換装置３０の変形例］
図１１（ａ）に示すように、スイッチＳ１は、ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ個の基板用コンデンサに対応して設けられたｍ−１個の付加容量ＣＰＰ／２１，・・・，ＣＰＰ／２ｍ−１，ＣＰＰ／２ｍ−１を有し、各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていてもよい。
【０１００】
この場合のサンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図１１（ｂ）に示す。図１１（ｂ）に示すように、各付加容量により、基板電圧ＶＰＳのアンダーシュートの大きさや残留時間を、共通端子Ｃｎの電位ＶＣｎのアンダーシュートの大きさや残留時間よりも大きくすることができ（図１１（ｂ）中の丸で囲んだ部分参照）、電荷の引き抜きの発生をより確実に防ぐことができる。特に、第１の実施の形態の逐次比較型ＡＤ変換装置１０で利用されると効果的である。
【０１０１】
また、図１２に示すように、逐次比較型ＡＤ変換装置１０および逐次比較型ＡＤ変換装置３０は、共通端子Ｃｎの配線を囲むよう、基板電圧ＶＰＳの配線が配置されていてもよい。この場合、基板電圧ＶＰＳの配線で、共通端子Ｃｎの配線の上下左右をできるだけ覆うことが好ましい。このとき、共通端子Ｃｎの配線での寄生容量Ｃγは、ほぼ基板電圧ＶＰＳの配線との間の容量のみとなるが、共通端子の電位ＶＣｎと基板電圧ＶＰＳとはほぼ同じ電位で変動するため、その寄生容量Ｃγは非常に小さくなる。これにより、変換誤差を小さくすることができ、変換精度を高めることができる。
【符号の説明】
【０１０２】
１０  逐次比較型ＡＤ変換装置
１１  第１スイッチ回路
１２  第２スイッチ回路
２１  電圧変換回路
２２  第１シフト部
２３  第２シフト部
３０  逐次比較型ＡＤ変換装置
ＬＳ１  第１レベルシフト回路
ＬＳ２  第２レベルシフト回路
ＮＳ０  第１のＭＯＳトランジスタ
ＮＳ１  第２のＭＯＳトランジスタ
Ｎ２０  第３のＭＯＳトランジスタ
Ｎ２１  第４のＭＯＳトランジスタ
ＰＳ０  第５のＭＯＳトランジスタ
ＰＳ１  第６のＭＯＳトランジスタ
ＰＳ０ａ  第７のＭＯＳトランジスタ
ＰＳ１ａ  第８のＭＯＳトランジスタ
ＮＳ２  第９のＭＯＳトランジスタ
Ｓ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄ  変換用切替スイッチ
Ｓ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄ  基板用切替スイッチ
ＣＭＰ  比較部
Ｓ１，ＳＷ０ａ，ＳＷ０ｂ，ＳＷ０ｃ，ｓｈ２，ｓｈ３  スイッチ
ＳＷ１  第３スイッチ回路
ＳＷ２  第４スイッチ回路
Ｐ１２〜Ｐ１８，Ｐ２０  ｐＭＯＳトランジスタ
Ｎ１２〜Ｎ１５，Ｎ２２，Ｎ２３  ｎＭＯＳトランジスタ
ＩＶ１，ＩＶ２  インバータ部
ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６  インバータ
ＮＡ１，ＮＡ２  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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