(57)【要約】【課題】メモリセルのデータ書き込み時及びデータ消去時の動作速度を向上しつつデータ保持能力を維持することのできる半導体装置の提供。【解決手段】実施形態の半導体装置はメモリセルを有する。メモリセルのゲート絶縁膜は、第１の窪み部と第２の窪み部とを有する。ソース領域からドレイン領域に向かう第１方向において、前記第１の窪み部は、前記ドレイン領域側の第１の端と前記第１の端に対向する第２の端とを有し、前記第２の窪み部は、前記ドレイン領域側の第３の端と前記第３の端に対向する第４の端とを有する。前記第１の端と前記第２の端との距離は、前記第３の端と前記第４の端との距離より長い。前記第１の端は、前記第３の端よりも前記第１の方向において前記ソース領域側に配置される。【選択図】図１
2018113345.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリとロジック回路を有する半導体装置において、前記不揮発性半導
体メモリを構成するメモリセルは、
第１導電形のウエル領域と、
前記ウエル領域内に設けられた第２導電形のソース領域と、
前記ウエル領域内に設けられ前記ソース領域と離間する前記第２導電形のドレイン領域
と、
前記ウエル領域内の前記ソース領域と前記ドレイン領域との間のチャネル領域上に設け
られたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域上に設けられ周囲から絶縁されたフローテ
ィングゲートと、
前記フローティングゲート上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜を介して前記フローティングゲート上に設けられたコントロールゲ
ートと、
を備え、
前記ゲート絶縁膜は前記フローティングゲートに面する第１の窪み部と第２の窪み部と
を有し、
前記ソース領域から前記ドレイン領域に向かう第１方向において、前記第１の窪み部は
、前記ドレイン領域側の第１の端と前記第１の端に対向する第２の端とを有し、前記第２
の窪み部は、前記ドレイン領域側の第３の端と前記第３の端に対向する第４の端とを有し
、
前記第１の端と前記第２の端との距離は、前記第３の端と前記第４の端との距離より長
く、
前記第１の端は前記第３の端よりも前記第１の方向において前記ソース領域側に配置さ
れ、
前記第２の端は前記第１の方向において前記チャネル領域内に配置される半導体装置。
【請求項２】
前記第３の端は前記ドレイン領域上にあり、
前記第４の端は前記チャネル領域上にある請求項１に記載の半導体装置。
【請求項３】
前記第１の方向において、前記第４の端は前記第１の端と前記第２の端との間に配置さ
れる請求項２記載の半導体装置。
【請求項４】
前記ゲート絶縁膜と前記フローティングゲートとの接触面に平行で前記第１の方向に垂
直な第２の方向において、前記第１の窪み部と前記第２の窪み部とは離間する請求項１か
ら３のいずれか１つに記載の半導体装置。
【請求項５】
前記ソース領域は前記第２の方向において離間する第１領域と第２領域とからなり、
前記ドレイン領域は前記第２の方向において離間する第３領域と第４領域とからなり、
前記第１の窪み部は前記第１領域と前記第３領域との間に配置され、
前記第２の窪み部は前記第２領域と前記第４領域との間、又は、前記第４領域上に配置
される請求項４に記載の半導体装置。
【請求項６】
前記第１の窪み部の一部と前記第２の窪み部の一部は重なっている請求項３記載の半導
体装置。
【請求項７】
前記第１の方向において、前記第１の端と前記第２の端は、前記チャネル領域中の中央
より前記ドレイン領域側に配置される請求項１から６いずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ロジック回路と不揮発性メモリを有する半導体装置に関する。
【背景技術】
【０００２】
ロジック回路と不揮発性メモリを有する半導体装置においては、不揮発性メモリを構成
するメモリセルは、ｎチャネルＭＯＳトランジスタ構造を有する。ソース領域とドレイン
領域との間のチャネル領域上にゲート絶縁膜を介してフローティングゲートが設けられる
。コントロールゲートがゲート間絶縁膜を介してフローティングゲート上に設けられる。
【０００３】
メモリセルへのデータの書き込みは、フローティングゲートにホットエレクトロンを注
入することにより実行される。メモリセルからのデータ消去は、フローティングゲートに
ホットホールを注入することにより実行される。ホットエレクトロン及びホットホールの
フローティングゲートへの注入の効率を上げるために、ゲート絶縁膜を薄くすることが実
行される。しかしながら、ゲート絶縁膜を薄くするほど、メモリセルのデータ保持能力が
劣化するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２２９６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置中の不揮発性メモリを構成するメモリセルのデータ書き込み時及びデータ消
去時の動作速度を向上しつつデータ保持能力を維持する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、不揮発性半導体メモリとロジック回路を有する。前記不揮発
性メモリはメモリセルを有する。メモリセルは、第１導電形のウエル領域と、第２導電形
のソース領域と、第２導電形のドレイン領域と、ゲート絶縁膜と、フローティングゲート
と、ゲート間絶縁膜と、コントロールゲートと、を備える。第２導電形のソース領域は、
前記ウエル領域内に設けられる。  第２導電形のドレイン領域は、前記ウエル領域内に設
けられ前記ソース領域と離間する。ゲート絶縁膜は、前記ウエル領域内の前記ソース領域
と前記ドレイン領域との間のチャネル領域上に設けられる。フローティングゲートは、前
記ゲート絶縁膜を介して前記チャネル領域上に設けられ周囲から絶縁される。ゲート間絶
縁膜は、前記フローティングゲート上に設けられる。コントロールゲートは、前記ゲート
間絶縁膜を介して前記フローティングゲート上に設けられる。前記ゲート絶縁膜は、前記
フローティングゲートに面する第１の窪み部と第２の窪み部とを有する。前記ソース領域
から前記ドレイン領域に向かう第１方向において、前記第１の窪み部は、前記ドレイン領
域側の第１の端と前記第１の端に対向する第２の端とを有し、前記第２の窪み部は、前記
ドレイン領域側の第３の端と前記第３の端に対向する第４の端とを有する。前記第１の端
と前記第２の端との距離は、前記第３の端と前記第４の端との距離より長い。前記第１の
端は、前記第３の端よりも前記第１の方向において前記ソース領域側に配置される。前記
第２の端は前記第１の方向において前記チャネル領域内に配置される。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る半導体装置の、（ａ）平面図、（ｂ）図（ａ）のＡ−Ａ‘線に沿った断面図、（ｃ）図（ａ）のＢ―Ｂ‘線に沿った断面図。
【図２】従来の不揮発性メモリセルのデータ書込み動作を説明するための図。
【図３】従来の不揮発性メモリセルのデータ消去動作を説明するための図。
【図４】本発明の第２の実施形態に係る半導体装置の平面図。
【図５】本発明の第３の実施形態に係る半導体装置の平面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用す
る図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小
関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効
果が得られる範囲内で適宜変更可能である。同様な性質、機能、又は特徴を有する要素は
、同一参照番号又は同一参照記号を用い説明は省略する。
【０００９】
（実施形態１）
図１を用いて、本発明の第１の実施形態に係る半導体装置を説明する。図１（ａ）は、
第１の実施形態に係る半導体装置の半導体メモリを構成するメモリセルの平面図である。
図１（ｂ）は、第１の実施形態に係る半導体装置の半導体メモリを構成するメモリセルの
図１（ａ）におけるＡ−Ａ‘線に沿った断面図である。図１（ｃ）は、第１の実施形態に
係る半導体装置の半導体メモリを構成するメモリセルの図（ａ）におけるＢ−Ｂ‘線に沿
った断面図である。なお、図にはメモリセルの構造を説明するために必要最小限のものだ
けを表し、保護絶縁膜等は省略してある。
【００１０】
本発明の第１の実施形態に係る半導体装置１は、ロジック回路及び不揮発性半導体メモ
リを有する。不揮発性半導体メモリはメモリセル１００を有し、メモリセル１００は、図
１に示すように、第１導電形のウエル領域１０と、第２導電形のソース領域２０と、第２
導電形のドレイン領域３０と、ゲート絶縁膜５０と、フローティングゲート６０と、ゲー
ト間絶縁膜７０と、コントロールゲート８０と、を備える。ここで、第１導電形はｐ形で
あり、第２導電形はｎ形として、説明する。また、ウエル領域１０はシリコン基板に設け
られたｐ形ウエル領域として、ソース領域２０及びドレイン領域３０は、ｐ形ウエル領域
１０に形成されたｎ形不純物拡散領域として説明するが、これは一例であり、発明の実施
形態はこれに限定されない。
【００１１】
ｎ形ソース領域２０は、ｐ形ウエル領域１０内に形成される。ｎ形ソース領域２０は、
ｐ形ウエル領域１０の表面からｐ形ウエル領域１０中に延伸して設けられる。ｎ形ソース
領域２０は、ｐ形ウエル領域１０の表面からｎ形不純物の拡散により形成されたｎ形不純
物拡散領域である。
【００１２】
ｎ形ドレイン領域３０は、ｐ形ウエル領域１０内に形成される。ｎ形ドレイン領域３０
は、ｐ形ウエル領域１０の表面からｐ形ウエル領域１０中に延伸して設けられる。ｎ形ド
レイン領域３０は、ｐ形ウエル領域１０の表面からｎ形不純物の拡散により形成されたｎ
形不純物拡散領域である。ｎ形ドレイン領域３０は、ｎ型ソース領域と第１方向において
離間して設けられる。ｐ形ウエル領域１０のうち、ｎ形ソース領域２０とｎ形ドレイン領
域３０とで挟まれた領域は、チャネル領域である。チャネル領域は、後述のコントロール
ゲートに閾値以上の電圧が印加されると、ｎ形チャネルを形成する。
【００１３】
ゲート絶縁膜５０は、チャネル領域の上に設けられる。ゲート絶縁膜５０は、ｐ形ウエ
ル領域１０のチャネル領域上にソース領域２０の一端からドレイン領域３０の一端に跨っ
て設けられる。ゲート絶縁膜５０は、絶縁体であればよく、例えば、酸化シリコンである
。ゲート絶縁膜５０は、窒化シリコン又は酸窒化シリコンでも可能である。
【００１４】
フローティングゲート６０がゲート絶縁膜５０上に設けられる。フローティングゲート
６０は、例えばポリシリコンにより構成されるが、これに限定されることはない。ゲート
絶縁膜５０は、フローティングゲート６０と接する第１の面上に第１の窪み部５５と第２
の窪み部５６とを有する。
【００１５】
第１の窪み部５５及び第２の窪み部５６は、ゲート絶縁膜５０の第１の面上からｐウエ
ル領域１０に向かってゲート絶縁膜５０中を延伸する。第１の窪み部５５及び第２の窪み
部５６では、それ以外の部分よりゲート絶縁膜５０の膜厚が薄い。
【００１６】
第１の窪み部５５は、第１の方向において第１の端とこれに対向する第２の端とを有す
る。第１の面と垂直な方向から見た場合、第１の端は、ソース領域２０及とドレイン領域
３０との間のチャネル領域内に設けられる。第２の端は、ソース領域２０及とドレイン領
域３０との間のチャネル領域内に設けられる。第１の端は、第２の端よりもドレイン領域
３０側に設けられる。また、第２の端は、第１の方向においてソース領域２０とドレイン
領域３０との中間よりもドレイン領域３０側にあることが好ましい（後述）。
【００１７】
第２の窪み部５６は、第１の方向において第３の端とこれに対向する第４の端とを有す
る。第３の端は、ソース領域２０及とドレイン領域３０との間のチャネル領域内のドレイ
ン領域３０の近傍上に設けられる。又は、第３の端は、ドレイン領域３０上に設けられる
。第４の端は、ソース領域２０及とドレイン領域３０との間のチャネル領域上に設けられ
る。好ましくは、第３の端と第４の端は、ドレイン領域とチャネル領域の境界を跨ぐよう
に設けられる。第１の方向において、第１の端と第２の端の距離は、第３の端と第４の端
との距離よりも長い。
【００１８】
ゲート間絶縁膜７０は、フローティングゲート６０上に設けられる。ゲート絶縁膜７０
を介して、コントロールゲート８０がフローティングゲート上に設けられる。ゲート間絶
縁膜７０が、フローティングゲート６０とコントロールゲート８０との間を絶縁する。ゲ
ート間絶縁膜７０は、ゲート絶縁膜５０と同様に絶縁体であればよく、例えば、酸化シリ
コンであるが、窒化シリコン又は酸窒化シリコンでもよい。コントロールゲート８０は、
フローティングゲート６０と同様に、例えばポリシリコンである。
【００１９】
ゲート絶縁膜５０、フローティングゲート６０、ゲート間絶縁膜７０、及びコントロー
ルゲート８０の側壁には側壁絶縁膜９０が設けられる。フローティングゲート６０、及び
コントロールゲート８０は、側壁絶縁膜９０により、周囲から絶縁される。
【００２０】
上記メモリセル１００を選択する選択トランジスタ１０１がｐ形ウエル領域１０上に設
けられる。選択トランジスタ１０１は、ソース領域３０、ドレイン領域４０、ゲート絶縁
膜５１、ゲート８１、及び側壁絶縁膜９１を有する。選択トランジスタ１０１のソース領
域３０は、メモリセル１００のドレイン領域３０と共通である。
【００２１】
選択トランジスタ１０１のドレイン領域４０は、ｐ形ウエル領域１０内に第１の方向に
沿ってソース領域３０と離間して設けられる。ドレイン領域４０は、例えばソース領域３
０と同様にｎ形不純物拡散層である。ｐ形ウエル領域のうち、ソース領域３０とドレイン
領域４０とで挟まれた領域は、チャネル領域であり、ゲートに閾値以上の電圧が印加され
るとチャネルが形成される。
【００２２】
ゲート絶縁膜５１が、ｐ形ウエル領域１０のチャネル領域上にソース領域３０からドレ
イン領域４０に跨って設けられる。ゲート絶縁膜５１は、メモリセルのゲート絶縁膜５０
と同様に絶縁体であればよく、例えば、酸化シリコンであり、窒化シリコン又は酸窒化シ
リコンも可能である。
【００２３】
ゲート８１がゲート絶縁膜５１を介してソース領域３０とドレイン領域４０との間のｐ
形ウエル領域１０のチャネル領域上に設けれる。ゲート８１は、メモリセル１００のゲー
ト８０と同様に例えばポリシリコンである。ゲート絶縁膜５１とゲート８１との側壁に、
側壁絶縁膜９１が設けられる。ゲート８１は、側壁絶縁膜９１により周囲から絶縁される
。
【００２４】
ソース電極５がメモリセル１００のソース領域２０に電気的に接続するように設けられ
る。ドレイン電極６が、選択トランジスタ１０１のドレイン領域４０に電気的に接続する
ように設けられる。ゲート電極７が、メモリセル１００のゲート８０に電気的に接続する
ように設けられる。ゲート電極８が、選択トランジスタ１０１のゲート８１に電気的に接
続するように設けられる。
【００２５】
選択トランジスタ１０１は、メモリセル１００を選択するために設けられる。選択トラ
ンジスタ１０１のゲート８１に閾値以上の電圧を印加することにより、メモリセル１００
が選択される。本実施形態では、説明を簡単にするために、選択トランジスタ１０１は、
１つのメモリセルを選択するように設けられている例を示ししているが、これに限定され
ない。例えば、複数のメモリセル１００が直列に接続されたストリングを選択するように
、選択トランジスタ１０１が設けられてもよい。
【００２６】
次に本実施形態に係る半導体装置のメモリセルの動作を説明する前に、従来のメモリセ
ルの動作を図２及び図３を用いて説明する。図２及び図３は、説明を容易にするために必
要最小限の構成しか示していない。ゲート絶縁膜、ゲート間絶縁膜、側壁膜、及び保護膜
等は省略した。
【００２７】
図２は、メモリセルにデータを書き込む動作を示す。ｐウェル領域は、例えば基板電位
Ｖｓｕｂが印加される。ソース領域には、ソース電位Ｖｓが印加される。ドレイン領域に
は、ドレイン電位Ｖｄが印加される。コントロールゲートＣＧには、ゲート電位Ｖｇが印
加される。フローティングゲートＦＧには、電荷が蓄積されていない状態であり電気的に
中性である。
【００２８】
書込み動作のときは、基板電位Ｖｓｕｂは例えば接地電位である。ソース電位Ｖｓは基
板電位Ｖｓｕｂと同電位又は基板電位Ｖｓｕｂより少し高い電位である。ドレイン電位Ｖ
ｄは、ソース電Ｖｓ位よりも高く例えば５Ｖである。ゲート電位Ｖｇは、フローティング
ゲートＦＧの電位がドレイン電位Ｖｄとほぼ同電位になるように印加される。コントロー
ルゲートＣＧとフローティングゲートＦＧのカップリング比が例えば０．５５の場合は、
ゲート電位Ｖｇは約１０Ｖ程度である。
【００２９】
フローティングゲートＦＧの電位とドレイン電位Ｖｄが同電位の場合、ソースからドレ
インに向かって電子がチャネル中を走行する。電子はドレイン−ソース間の電圧により加
速され高エネルギー状態となり、ドレイン近傍で原子に衝突し電子（エレクトロン）−正
孔（ホール）対を発生させる。そのうち正孔はソース−ドレイン間の高電界により加速さ
れてチャネルのある領域で原子に衝突しホットエレクトロンとホットホールを発生させる
。ホットエレクトロンはゲート絶縁膜の障壁を乗り越えるだけの高エネルギーを有しフロ
ーティングゲートＦＧに注入される。ホットホールは、ソース領域又はバックゲートから
排出される。このフローティングゲートに電子が蓄積された状態が、メモリセルがデータ
を保持している状態である。
【００３０】
次に図３を用いてメモリセルのデータを消去する動作を説明する。基板電位Ｖｓｕｂ及
びソース電位Ｖｓは接地電位（ＧＮＤ）が印加される。ドレイン電位Ｖｄは、書込み時と
同様に例えば５Ｖが印加される。フローティングゲートＦＧの電位はドレイン電位Ｖｄに
比べてはるかに小さい１Ｖ程度となるように、コントロールゲートにゲート電位が印加さ
れる。コントロールゲートとフローティングゲートのカップリング比が０．５５であれば
、ゲート電位は約２Ｖである。フローティングゲートには、電子が蓄積された状態である
。
【００３１】
書き込み動作時と同様に、ソース−ドレイン間の電圧により電子がドレイン近傍で高エ
ネルギー状態で原子に衝突してホットエレクトロンとホットホールを発生させる。発生し
たホットホールは、ゲート絶縁膜の障壁を乗り越えてフローティングゲートに注入される
。フローティングゲートにホールが注入されることで、蓄積された電子と再結合し、電子
が消滅する。これにより、メモリセルのデータが消去されたことになる。一方発生したホ
ットエレクトロンはドレイン領域から排出される。
【００３２】
ホットエレクトロンをフローティングゲートＦＧに注入することで、メモリセルにデー
タが書き込まれ、ホットホールをフローティングゲートＦＧに注入することによりデータ
が消去される上記方法では、書込み動作及び消去動作の速度を上げるためにはゲート絶縁
膜を薄くする必要がある。
【００３３】
しかしながら、ゲート絶縁膜を薄くすると、フローティングゲートに蓄積された電荷が
ゲート絶縁膜を介して抜けやすくなるため、データを保持する能力が低下する問題が生じ
る。
【００３４】
本実施形態では、図１に示したように、ゲート絶縁膜５０中に第１の窪み部５５及び第
２の窪み部５６を有する。この第１の窪み部５５及び第２の窪み部５６は、ゲート絶縁膜
５０のこれら以外の部分より薄い。
【００３５】
図２に示したように、書込み動作時はホットエレクトロンがフローティングゲート６０
に注入される。フローティングゲート６０に注入されるホットエレクトロンは、チャネル
領域内の第１の方向においてドレイン領域３０とｐウェル領域１０との境界からソース領
域２０側に掛けて分布し、ソース領域２０近傍にはほとんど分布しないことに発明者は注
目した。ホットエレクトロンのフローティングゲート６０への注入効率を上げるために、
ゲート絶縁膜６０を全て一様に薄くする必要がないことに発明者は気がついた。
【００３６】
本実施形態の第１の窪み部５５は、ホットエレクトロンがフローティングゲート６０へ
注入される際に用いられる。すなわち、基板電位よりもソース領域２０の電位を高くし、
さらにフローティングゲート６０の電位とドレイン領域３０の電位をいずれもソース領域
２０の電位よりも高く、例えば５Ｖ以上とすると、ホットエレクトロンは第１の窪み部５
５を介してフローティングゲート６０に注入される。このときのホットエレクトロンは、
チャネル領域のドレイン領域３０とｐウェル領域１０との境界からチャネル領域のほぼ中
央にかけて分布する。
【００３７】
そのため、これに応じて、第１の窪み５５の第１の端は、ドレイン領域３０とｐウェル
領域１０の境界上、又は、チャネル領域中のその境界の近傍に配置される。第１の窪み５
５の第２の端は、第１の端よりもソース領域２０側に配置される。第２の端は、チャネル
領域中のソース領域２０とドレイン領域３０との間の中間よりもドレイン領域３０側に配
置される。第１方向においては、ホットエレクトロンは前述のとおりソース領域側に向か
うほど分布しなくなるからである。
【００３８】
上記のようにゲート絶縁膜５０中に第１の窪み５５を設けることにより、ゲート絶縁膜
５０のうちホットエレクトロンがフローティングゲート６０に注入される際に用いられる
ゲート絶縁膜５０の部分だけ薄くして、ホットエレクトロンの注入に用いられないゲート
絶縁膜５０の部分を厚くする。このような構成とすることで、フローティングゲートのゲ
ート絶縁膜の薄い領域が狭いため、ゲート絶縁膜を通した電荷のリークを抑制することが
できる。このため、本実施形態のメモリセルトランジスタ１００では、書込み動作の速度
を高めつつ、データ保持能力を維持することが可能となる。
【００３９】
次に、図３に示したよう消去動作時は、ホットホールがフローティングゲート６０に注
入される。フローティングゲート６０に注入されるホットホールは、チャネル領域内の第
１の方向においてドレイン領域３０とｐウェル領域１０との境界付近に分布する。すなわ
ち、ドレイン領域３０からチャネル領域にかけてｐウェル領域１０とドレイン領域３０と
の境界付近にホットホールは分布することに発明者は注目した。ホットホールのフローテ
ィングゲート６０への注入効率を上げるために、ゲート絶縁膜６０を全て一様に薄くする
必要がないことに発明者は気がついた。
【００４０】
本実施形態の第２の窪み部５６は、ホットホールがフローティングゲート６０へ注入さ
れる際に用いられる。すなわち、ドレイン電位Ｖｄが、例えば５Ｖが印加され、フローテ
ィングゲートＦＧの電位がドレイン電位Ｖｄに比べてはるかに小さい１Ｖ程度となるよう
に、コントロールゲートにゲート電位が印加されると、ホットホールは第２の窪み部５６
を介してフローティングゲート６０に注入される。このときのホットホールは、ドレイン
領域３０からチャネル領域にかけてｐウェル領域１０とドレイン領域３０との境界付近に
分布する。
【００４１】
そのため、これに応じて、第２の窪み５６の第３の端は、ドレイン領域３０からチャネ
ル領域にかけてｐウェル領域１０とドレイン領域３０との境界付近に配置される。第２の
窪みの第４の端は、第１の端よりもソース領域２０側に配置される。なお、第１の方向に
おけるホットホールの分布する幅は、ホットエレクトロンの分布する幅に比べて狭い。ま
た、ホットホールの方がホットエレクトロンよりもドレイン領域側に分布する。このため
、第３の端と第４の端との距離は、第１の端と第２の端との距離より短い。さらに、第３
の端は、第１の端よりも第１の方向においてドレイン領域３０側に配置される。
【００４２】
上記のようにゲート絶縁膜５０中に第２の窪み５６を設けることにより、ホットホール
がフローティングゲート６０に注入される際に用いられるゲート絶縁膜５０の部分だけ薄
くして、ホットホールの注入に用いられないゲート絶縁膜５０の部分を厚くする。このよ
うな構成とすることで、フローティングゲートのゲート絶縁膜の薄い領域が狭いため、ゲ
ート絶縁膜を通した電荷のリークを抑制することができる。このため、消去動作の速度を
高めつつ、メモリセルのデータ保持能力を維持することが可能となる。
【００４３】
なお、第１の窪み部５５及び第２の窪み部５６は、それらの平面積の合計がチャネル領
域上を覆うゲート絶縁膜５０の平面積に比べて小さく、メモリセルトランジスタ１００の
閾値への影響は小さい。
【００４４】
上記の構成を有することにより、本実施形態に係る半導体装置の半導体メモリを構成す
るメモリセルは、データ保持能力を維持しつつ、書込み動作及び消去動作の速度を高める
ことが可能である。
【００４５】
上述のとおり、本実施形態では、ゲート絶縁膜５０中に第１の窪み部５５と第２の窪み
部５６とが設けられる。図１（ａ）に示したように、第１の窪み部５５と第２の窪み部５
６とは、フローティングゲート６０とゲート絶縁膜５０との接触面と平行な面において第
１の方向と垂直な第２の方向において、少なくとも離間している。
【００４６】
（実施形態２）
図４を用いて、本発明の第２の実施形態に係る半導体装置を説明する。第１の実施形態
と異なる点を中心に説明する。図４は、本実施形態に係る半導体装置の半導体メモリを構
成するメモリセルの平面図であり、第１の実施形態に係る半導体装置の図１（ａ）に相当
する図である。
【００４７】
本実施形態に係る半導体装置の半導体メモリを構成するメモリセルは、メモリセルトラ
ンジスタ１００において、第２の方向において第１の窪み部５５と第２の窪み部５６とは
、離間せず、それぞれ、重なり合う領域を有する。すなわち、第１の窪み部５５と第２の
窪み部５６とは、共有部分を有する。この点で、第１の実施形態にかかる半導体装置と相
異し、それ以外は同じである。
【００４８】
本実施形態に係る半導体装置においても、第１の実施形態にかかる半導体装置と同様に
、半導体装置の半導体メモリを構成するメモリセルは、データ保持能力を維持しつつ、メ
モリセルの書込み動作及び消去動作の速度を高めることが可能である。
【００４９】
（実施形態３）
図５を用いて、本発明の第３の実施形態に係る半導体装置を説明する。第１の実施形態
と異なる点を中心に説明する。図５は、本実施形態に係る半導体装置の半導体メモリを構
成するメモリセルの平面図であり、第１の実施形態に係る半導体装置の図１（ａ）に相当
する図である。
【００５０】
本実施形態に係る半導体装置の半導体メモリを構成するメモリセルでは、メモリセルト
ランジスタ１００のソース領域２０、メモリセルトランジスタ１００のドレイン領域３０
、及び選択トランジスタ１０１のドレイン領域４０は、それぞれ、第２の方向において離
間した、メモリセルトランジスタ１００のソース領域２０Ａ、Ｂ、メモリセルトランジス
タ１００のドレイン領域３０Ａ、Ｂ、及び選択トランジスタ１０１のドレイン領域４０Ａ
、Ｂを有する。この点で本実施形態に係る半導体装置は第１の実施形態に係る半導体装置
と相異する。
【００５１】
すなわち、メモリセルトランジスタ１００は、ソース領域２０Ａ及びドレイン領域３０
Ａで挟まれた第１のチャネル領域と、ソース領域２０Ｂ及びドレイン領域３０Ｂで挟まれ
た第２のチャネル領域とを有する。第１のチャネル領域上のゲート絶縁膜５０に、第１の
窪み部５５が設けられる。第２のチャネル領域上のゲート絶縁膜５０上に第２の窪み部５
６が設けられる。フローティングゲート電極６０及びコントロールゲート８０は、第１及
び第２のチャネル領域上に共通に設けられる。
【００５２】
同様に、選択トランジスタ１０１は、ソース領域３０Ａ及びドレイン領域４０Ａで挟ま
れた第１のチャネル領域と、ソース領域３０Ｂ及びドレイン領域４０Ｂで挟まれた第２の
チャネル領域とを有する。ゲート８１は、第１及び第２のチャネル領域上に共通に設けら
れる。
【００５３】
メモリセルトランジスタ１００のソース領域２０Ａ、Ｂは、それぞれ、ソース電極５Ａ
、Ｂを有する。選択トランジスタ１０１のドレイン電極４０Ａ、Ｂは、それぞれ、ドレイ
ン電極６Ａ、Ｂを有する。
【００５４】
本実施形態に係る半導体装置においても、第１の実施形態にかかる半導体装置と同様に
、半導体装置の半導体メモリを構成するメモリセルは、データ保持能力を維持しつつ、メ
モリセルの書込み動作及び消去動作の速度を高めることが可能である。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００５６】
１  半導体装置
５、５Ａ、５Ｂ  ソース電極
６、６Ａ、６Ｂ  ドレイン電極
７  メモリセルトランジスタゲート電極
８  選択トランジスタゲート電極
１０  ｐウエル領域
２０、２０Ａ、２０Ｂ  メモリセルトランジスタソース領域
３０、３０Ａ、３０Ｂ  メモリセルトランジスタドレイン領域（選択トランジスタソース
領域）
４０、４０Ａ、４０Ｂ  選択トランジスタドレイン領域
５０  メモリセルトランジスタゲート絶縁膜
５１  選択トランジスタのゲート絶縁膜
５５  第１の窪み部
５６  第２の窪み部
６０  フローティングゲート
７０  ゲート間絶縁膜
８０  コントロールゲート
８１  選択トランジスタのゲート
９０、９１  側壁絶縁膜
１００  メモリセルトランジスタ
１０１  選択トランジスタ
【図１】
2018113345.tif 000003
【図２】
2018113345.tif 000004
【図３】
2018113345.tif 000005
【図４】
2018113345.tif 000006
【図５】
2018113345.tif 000007