(57)【要約】【課題】レイアウト面積を低減させるディーラムセルおよびその製造方法を提供する。【解決手段】ディーラムセルの製造方法は、半導体基板の水平面に対して一定の幅と高さを有し、ワードラインの方向に拡張される対面バーを形成する対面バー形成段階；対面バーの一側面にセルトランジスタの前記ゲート電極を形成する段階であって、前記セルトランジスタの前記伝送チャネルが対面バーの一側面と前記半導体基板の水平面に接して形成されるゲート形成段階；対面バーの一側面に形成される伝送チャネルの一側と電気的に連結されるビットラインプラグを形成する段階であって、前記ビットラインプラグは前記ビットラインと電気的に連結されるビットラインプラグ形成段階；および前記ストレージを形成する段階であって、前記ストレージは前記半導体基板の水平面に形成される前記伝送チャネルの他の一側と電気的に連結されるストレージ形成段階を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ワードラインとビットラインの交差点に相応して形成され、ストレージとセルトランジスタを含むディーラムセルの製造方法であって、前記ストレージは電荷を保存し、前記セルトランジスタは前記ワードラインの一部で形成されるゲート電極に印加される電圧によってビットラインと前記ストレージを電気的に連結する伝送チャネルを形成する前記ディーラムセルの製造方法であって、
半導体基板の水平面に対して一定の幅と高さを有し、前記ワードラインの方向に拡張される対面バーを形成する対面バー形成段階；
前記対面バーの一側面に前記セルトランジスタの前記ゲート電極を形成するゲート形成段階であって、前記セルトランジスタの前記伝送チャネルが前記対面バーの一側面と前記半導体基板の水平面に形成される前記ゲート形成段階；
前記対面バーの一側面に形成される前記伝送チャネルの一側と電気的に連結されるビットラインプラグを形成するビットラインプラグ形成段階であって、前記ビットラインプラグは前記ビットラインと電気的に連結される前記ビットラインプラグ形成段階；および、
前記ストレージを形成するストレージ形成段階であって、前記ストレージは前記半導体基板の水平面に形成される前記伝送チャネルの他の一側と電気的に連結される前記ストレージ形成段階を具備することを特徴とする、ディーラムセルの製造方法。
【請求項２】
前記対面バーの他の一側には、一対をなす他のディーラムセルのゲート電極が形成され、
前記ビットラインプラグは、前記一対をなす他のディーラムセルの伝送チャネルの一側と電気的に連結されることを特徴とする、請求項１に記載のディーラムセルの製造方法。
【請求項３】
ディーラムセルにおいて、ワードラインの一部で形成されるゲート電極に印加される電圧によって伝送チャネルを形成するセルトランジスタであって、
前記伝送チャネルは、一側がビットラインプラグを通じてビットラインと電気的に連結される前記セルトランジスタ；および、
電荷を保存することができ、前記セルトランジスタの前記伝送チャネルの他の一側と電気的に連結されるストレージを具備し、
前記セルトランジスタの前記伝送チャネルの一側は、半導体基板の水平面に対して一定の幅と高さを有し、前記ワードライン水平方向に拡張される対面バーの一側に形成され、
前記セルトランジスタの前記伝送チャネルの他の一側は、前記半導体基板の水平面に形成されたことを特徴とする、ディーラムセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に関するもので、特に、レイアウト面積を低減させるディーラムセルおよびその製造方法に関するものである。
【背景技術】
【０００２】
一般に、ディーラム（ＤＲＡＭ）は複数個のディーラムセル（ＤＲＡＭ  ｃｅｌｌ）を含んで形成される。この時、複数個のディーラムセルのそれぞれは一つのセルトランジスタと一つのストレージで構成される。ストレージは電荷を保存することができ、セルトランジスタ（ＳＴＲ）はゲート電極に印加される電圧によってビットラインとストレージの間を導通させる伝送チャネルを形成する。
【０００３】
一方、ディーラムの高集積化につれて、レイアウト面積を低減させるディーラムセル（ＤＲＡＭ  Ｃｅｌｌ）に対する研究が進行されている。特に、セルトランジスタの伝送チャネル長をある程度確保しながらレイアウト面積を低減させる技術に対する研究が活発に進行されている。このようなセルトランジスタのレイアウト面積を減少させるための技術の一つはセルトランジスタを垂直型フィラーを有するように具現することである。このように、垂直型フィラーを有するセルトランジスタは、制限されたレイアウト面積でも所望するチャネル長の伝送チャネルを具現することができる。
【０００４】
ところで、このような垂直型フィラーを有するセルトランジスタは、一つのディーラムセル当たり一つのフィラーが必要であるため、ディーラムセルのレイアウト面積を減少させるには限界がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的はレイアウト面積を低減させるディーラムセルおよびその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するための本発明の一面は、ワードラインとビットラインの交差点に相応して形成され、ストレージとセルトランジスタを含むディーラムセルの製造方法であって、前記ストレージは電荷を保存し、前記セルトランジスタは前記ワードラインの一部で形成されるゲート電極に印加される電圧によって前記ビットラインと前記ストレージを電気的に連結する伝送チャネルを形成する前記ディーラムセルの製造方法に関するものである。本発明のディーラムセルの製造方法は、半導体基板の水平面に対して一定の幅と高さを有し、前記ワードラインの方向に拡張される対面バーを形成する対面バー形成段階；前記対面バーの一側面に前記セルトランジスタの前記ゲート電極を形成するゲート形成段階であって、前記セルトランジスタの前記伝送チャネルが前記対面バーの一側面と前記半導体基板の水平面に接して形成される前記ゲート形成段階；前記対面バーの一側面に形成される前記伝送チャネルの一側と電気的に連結されるビットラインプラグを形成するビットラインプラグ形成段階であって、前記ビットラインプラグは前記ビットラインと電気的に連結される前記ビットラインプラグ形成段階；および前記ストレージを形成するストレージ形成段階であって、前記ストレージは前記半導体基板の水平面に形成される前記伝送チャネルの他の一側と電気的に連結される前記ストレージ形成段階を具備する。
【０００７】
前記目的を達成するための本発明の他の一面は、ディーラムセルに関するものである。本発明のディーラムセルは, ワードラインの一部で形成されるゲート電極に印加される電圧によって伝送チャネルを形成するセルトランジスタであって、前記伝送チャネルは一側がビットラインプラグを通じてビットラインと電気的に連結される前記セルトランジスタ；および、電荷を保存することができ、前記セルトランジスタの前記伝送チャネルの他の一側と電気的に連結されるストレージを具備し、前記セルトランジスタの前記伝送チャネルの一側は 半導体基板の水平面に対して一定の幅と高さを有し、前記ワードライン水平方向に拡張される対面バーの一側に形成され、前記セルトランジスタの前記伝送チャネルの他の一側は 前記半導体基板の水平面に形成されることを特徴とする。
【発明の効果】
【０００８】
前記のような構成の本発明のディーラムセルの製造方法によって生成されるディーラムセルは、一対のディーラムセルが対面バーおよびビットラインプラグを共有する。これによって、本発明のディーラムセルの製造方法によって生成されるディーラムセルによれば、必要とされるレイアウト面積が大きく減少する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施例に係るディーラムセルのレイアウトを説明するための図面。
【図２】図１のＡ−Ａ’断面図。
【図３】図１および図２のディーラムセルの等価回路を示す図面。
【図４】本発明のディーラムセルの製造方法を示すフローチャート。
【図５ａ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｂ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｃ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｄ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｅ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｆ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｇ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｈ】ディーラムセルの製造方法による各段階での断面を示す図面。
【図５ｉ】ディーラムセルの製造方法による各段階での断面を示す図面。
【発明を実施するための形態】
【００１０】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を例示する添付図面および添付図面に記載された内容を参照しなければならない。
【００１１】
図１は本発明の一実施例に係るディーラムセルのレイアウトを説明するための図面であって、一対のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）が図示される。図２は図１のＡ−Ａ’断面図である。
【００１２】
図１および図２を参照すれば、前記一対のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）は対面バー（ＢＦＦ）を中心に対称的に形成される。前記対面バー（ＢＦＦ）は半導体基板の水平面に対して一定の幅と高さを有し、水平の第１方向（図１では、左右方向）に拡張される。そして、前記対面バー（ＢＦＦ）の両側面にワードライン（ＷＬ＜１＞）およびワードライン（ＷＬ＜２＞）が形成される。
【００１３】
本発明のディーラムセルにおいて、前記ワードライン（ＷＬ＜１＞、ＷＬ＜２＞）はフォトマスク（ｐｈｏｔｏｍａｓｋ）を利用せずに生成される。この時、前記ワードライン（ＷＬ＜１＞、ＷＬ＜２＞）の一部すなわち、アクティブ領域（ＡＲＡＣＴ）のワードライン（ＷＬ＜１＞、ＷＬ＜２＞）はセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）のゲート電極（ＥＧＴ＜１＞、ＥＧＴ＜２＞）を形成する。
【００１４】
ビットライン（ＢＬ）は水平の第２方向（図１では、上下方向）に拡張される。そして、ビットラインコンタクトホール（ＢＬＣ）は前記対面バー（ＢＦＦ）と前記ビットライン（ＢＬ）の交差点上に対応して形成される。この時、前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）のセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）の一接合は共通して前記ビットラインコンタクトホール（ＢＬＣ）を埋め込んで形成されるビットラインプラグ（ＢＦＬＧ）を通じて、前記ビットライン（ＢＬ）と電気的に接続される。
【００１５】
そして、前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）のセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）の他の一接合は、それぞれストレージコンタクトホール（ＳＴＣ＜１＞、ＳＴＣ＜２＞）を埋め込んで形成されるストレージプラグ（ＳＦＬＧ＜１＞、ＳＦＬＧ＜２＞）を通じて、各自のストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）に電気的に連結される。
【００１６】
さらに説明すると、前記対面バー（ＢＦＦ）はワードライン（ＷＬ＜１＞、ＷＬ＜２＞）方向に長く拡張される。前記対面バー（ＢＦＦ）の両側面にワードライン（ＷＬ＜１＞）およびワードライン（ＷＬ＜２＞）すなわち、前記セルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）のゲート電極（ＥＧＴ＜１＞、ＥＧＴ＜２＞）が形成される。その結果、前記セルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）のゲート電極（ＥＧＴ＜１＞、ＥＧＴ＜２＞）それぞれは前記対面バー（ＢＦＦ）の両側面および前記半導体基板の水平面に接して形成される。
【００１７】
そして、前記ビットライン（ＢＬ）と連結される前記ビットラインプラグ（ＢＦＬＧ）には、前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）のセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）の一接合は共通的に接続される。また、一対をなす前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）はワードライン（ＷＬ＜１＞、ＷＬ＜２＞）の交差点に相応して形成される。そして、一対をなす前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）のセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）のストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）は前記ビットラインプラグ（ＢＦＬＧ）を中心に対称的に形成される。
【００１８】
図３は図１および図２のディーラムセルの等価回路を示す図面である。図３を図１および図２とともに参照すれば、前記ディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）はそれぞれ一つのセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）と一つのストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）で構成される。
【００１９】
この時、前記セルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）の一接合は共通のビットラインプラグ（ＢＦＬＧ）を通じてビットライン（ＢＬ）に電気的に連結され、前記セルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）の他の一接合はそれぞれのストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）の一側に連結される。参考として、前記ストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）の他の一側にはストレージ電圧（ＶＳＴ）が印加される。
【００２０】
そして、前記セルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）は各自のゲート電極（ＥＧＴ＜１＞、ＥＧＴ＜２＞）に印加される電圧すなわち、ワードライン（ＷＬ＜１＞、ＷＬ＜２＞）の電圧にビットライン（ＢＬ）と各自のストレージ（ＳＴＧ＜１＞、ＳＴＧ＜２＞）の間を導通させる各自の伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）を形成する。
【００２１】
この時、前記伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）は垂直方向の成分および水平方向の成分を含んで形成される。そして、前記伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）それぞれの垂直方向の成分は前記対面バー（ＢＦＦ）の一側に形成される。すなわち、一対をなすディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）の伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）の垂直方向の成分は前記対面バー（ＢＦＦ）の両側に互いに向かい合う形態で形成される。
【００２２】
前記のような本発明のディーラムセルによれば、一対のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）が、対面バー（ＢＦＦ）およびビットラインプラグ（ＢＦＬＧ）を共有する。すなわち、一対をなす２個のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）それぞれのセルトランジスタ（ＳＴＲ＜１＞、ＳＴＲ＜２＞）が共通の対面バー（ＢＦＦ）の両側で互いに向かい合うように伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）を形成する。また、前記一対をなす２個のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）は共通のビットラインプラグ（ＢＦＬＧ）を通じてビットライン（ＢＬ）に連結される。
【００２３】
さらに説明すると、前記一対をなす２個のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）の伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）の一側は前記対面バー（ＢＦＦ）の両側に形成され、前記ビットラインプラグ（ＢＦＬＧ）を通じてビットライン（ＢＬ）に共通的に連結される。このとき、前記一対をなす２個のディーラムセル（ＭＣＤ＜１＞、ＭＣＤ＜２＞）の伝送チャネル（ＴＣＨ＜１＞、ＴＣＨ＜２＞）の他の一側は前記半導体基板の水平面に形成される。
【００２４】
これによって、前記のような本発明のディーラムセルによれば、必要とされるレイアウト面積が大きく減少する。
【００２５】
続いて、本発明のディーラムセルの製造方法について説明する。図４は本発明のディーラムセルの製造方法を示すフローチャートである。そして、図５ａ〜図５ｉはディーラムセルの製造方法による各段階での断面を示す図面である。参考として、図５ａ〜図５ｉでは、説明の簡略化のために、構成要素に対して「＜  ＞」が含まれていない参照符号が図示されて記述される。
【００２６】
図４を参照すると、本発明のディーラムセル（ＭＣＤ）の製造方法は、対面バー形成段階（Ｓ１００），ゲート形成段階（Ｓ２００），ビットラインプラグ形成段階（Ｓ３００）およびストレージ形成段階（Ｓ４００）を具備する。
【００２７】
前記対面バー形成段階（Ｓ１００）は具体的には、絶縁膜形成工程（Ｓ１１０），アクティブ領域形成工程（Ｓ１３０）および対面バー形成工程（Ｓ１５０）を具備する。
【００２８】
前記絶縁膜形成工程（Ｓ１１０）では、図５ａに図示されるように、基板酸化膜（１１０）が形成された半導体基板（ＳＵＢ）上に基板絶縁膜（１３０）が塗布されて形成される。この時、前記基板絶縁膜（１３０）は窒化膜（ＳｉＮ）などで形成され得る。
【００２９】
前記アクティブ領域形成工程（Ｓ１３０）では、図５ｂに図示されるように、前記基板絶縁膜（１３０）が形成された半導体基板（ＳＵＢ）に分離トレンチ（ｔｒｅｎｃｈ、１４０）が形成される。この時、前記分離トレンチ（ＴＲＨ）を形成する作業は前記アクティブ領域（ＡＲＡＣＴ）をマスキングするフォトマスク（ｐｈｏｔｏ  ｍａｓｋ）などを利用して実行され得、これは当業者には自明であるため、これに対する具体的な説明は省略する。その後、酸化層のような絶縁物が前記分離トレンチ（ＴＲＨ）に埋め込まれて前記ディーラムセル（ＭＣＤ）のアクティブ領域（ＡＲＡＣＴ）が確保される。
【００３０】
前記対面バー形成工程（Ｓ１５０）では、図５ｃに図示されるように、前記絶縁物が埋め込まれたトレンチ（ＴＲＨ）が形成された半導体基板（ＳＵＢ）が食刻されて前記対面バー（ＢＦＦ）が形成される。この時、前記対面バー（ＢＦＦ）が形成される領域をマスキングするフォトマスクが利用され得る。このような前記対面バー形成段階（Ｓ１５０）を通じて、前記半導体基板（ＳＵＢ）の水平面に対して一定の幅と高さを有し、ワードラインの拡張される対面バー（ＢＦＦ）が形成される。
【００３１】
前記ゲート形成段階（Ｓ２００）は具体的には、チャネル酸化膜形成工程（Ｓ２１０）およびゲート電極形成工程（Ｓ２３０）を具備する。
【００３２】
前記チャネル酸化膜形成工程（Ｓ２１０）には、図５ｄに図示されるように、前記対面バー（ＢＦＦ）の側面と前記半導体基板（ＳＵＢ）の水平面に前記セルトランジスタ（ＳＴＲ）の伝送チャネル（ＴＣＨ）を形成するためのチャネル不純物が注入される。この時、前記半導体基板（ＳＵＢ）がｐ型である場合、前記チャネル不純物はｎ−型の不純物である。そして、不純物（ＤＰＣ）が注入された前記対面バー（ＢＦＦ）の一側面と前記半導体基板（ＳＵＢ）の水平面にチャネル酸化膜（２１０）が形成される。
【００３３】
前記ゲート電極形成工程（Ｓ２３０）では、図５ｅに図示されるように、ゲート電極（ＥＧＴ）が前記チャネル酸化膜（２１０）が形成された前記対面バー（ＢＦＦ）の一側面と前記半導体基板（ＳＵＢ）の水平面に接するように形成される。
【００３４】
具体的に記述すれば、チャネル酸化膜（２１０）が形成された前記対面バー（ＢＦＦ）の一側面と前記半導体基板（ＳＵＢ）の水平面にポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）のような伝導性物質が蒸着される。そして、蒸着された前記ポリシリコンはスペーサーエッチング（ｓｐａｃｅｒ  ｅｔｃｈｉｎｇ）技術を通じて、前記ゲート電極（ＥＧＴ）が形成される。このようなスペーサーエッチング（ｓｐａｃｅｒ  ｅｔｃｈｉｎｇ）技術は当業界で広く公知された技術である。したがって、本明細書では、これに対する具体的な説明は省略する。
【００３５】
前記のようなゲート形成段階（Ｓ２００）を通じて、前記対面バー（ＢＦＦ）の一側面にセルトランジスタ（ＳＴＲ）のゲート電極（ＥＧＴ）が形成される。そして、前記ゲート電極（ＥＧＴ）に印加されるゲート信号（ＶＧＴ）の電圧により前記対面バー（ＢＦＦ）の一側面と前記半導体基板（ＳＵＢ）の水平面に前記セルトランジスタ（ＳＴＲ）の伝送チャネル（ＴＣＨ）が形成される。この時、前記対面バー（ＢＦＦ）の他の一側面には、一対をなす他のディーラムセルの前記ゲート電極（右側に図示されたＥＧＴ）が形成される。したがって、前記対面バー（ＢＦＦ）の他の一側面には一対をなす他のディーラムセルのセルトランジスタの伝送チャネルが形成される。
【００３６】
一方、前記ゲート電極（ＥＧＴ）の全部または一部がシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）され得る。このような前記シリサイド化されたゲート電極（ＥＧＴ）は面抵抗が大きく減少して高い伝導性を有することができる。そして、このようなゲート電極（ＥＧＴ）のシリサイド化は当業者では自明な技術であるため、本明細書で、それに対する具体的な説明は省略する。
【００３７】
また、前記ゲート電極（ＥＧＴ）の全部または一部がタングステン（Ｗ）またはチタニウム（Ｔｉ）のようなメタルで形成され得る。この場合、前記ゲート電極（ＥＧＴ）は高い伝導性を有することができる。そして、このようなゲート電極（ＥＧＴ）の全部または一部がメタルで形成される工程は当業者に自明な技術であるため、本明細書で、それに対する具体的な説明は省略する。
【００３８】
前記ビットラインプラグ形成段階（Ｓ３００）は具体的には、ビットラインコンタクトホール形成工程（Ｓ３１０）およびビットラインプラグ形成工程（Ｓ３３０）を具備する。
【００３９】
前記ビットラインコンタクトホール形成工程（Ｓ３１０）では、図５ｆに図示されるように、ビットラインコンタクトホール（ＢＣＴ）が形成される。この時、前記ビットラインコンタクトホール（ＢＣＴ）は前記ゲート電極（ＥＧＴ）の一部が露出するように形成されることが好ましい。すなわち、ゲート電極（ＥＧＴ）が形成された状態で、中間酸化膜（３１０）が形成されて平坦化作業が実行される。そして、前記対面バー（ＢＦＦ）上の基板絶縁膜（１３０）および酸化膜（１１０）が除去される。
【００４０】
以後、前記伝送チャネル（ＴＣＨ）の一接合を形成するための接合不純物が注入される。この時、半導体基板（ＳＵＢ）がｐ型である場合、前記接合不純物はｎ＋型の不純物である。そして、前記ビットラインコンタクトホール（ＢＣＴ）の内部側壁にコンタクト側壁酸化膜（３３０）が形成される。これによって、一部が露出した前記ゲート電極（ＥＧＴ）が保護され得る。このような前記コンタクト側壁酸化膜（３３０）はスペーサーエッチング技術を通じて形成され得、当業者であれば容易に理解することができる。
【００４１】
前記のようなビットラインコンタクトホール形成工程（Ｓ３１０）を通じて、前記対面バー（ＢＦＦ）の上にビットラインコンタクトホール（ＢＣＴ）が形成される。
【００４２】
前記ビットラインプラグ形成工程（Ｓ３３０）では、図５ｇに図示されるように、前記ビットラインコンタクトホール（ＢＣＴ）が伝導性物質（例、メタル、タングステン、ポリシリコン）で埋め込まれ、以後平坦化作業が進行される。これによって、前記ビットラインプラグ形成工程（Ｓ３３０）では、ビットラインプラグ（ＢＦＬＧ）が形成される。
【００４３】
前記のようなビットラインプラグ形成段階（Ｓ３００）を通じて、前記対面バー（ＢＦＦ）の一側面に形成される前記伝送チャネル（ＴＣＨ）の一側と電気的に連結される前記ビットラインプラグ（ＢＦＬＧ）が形成される。前記ビットラインプラグ（ＢＦＬＧ）が、以後の工程を通じて、前記ビットライン（ＭＢＬ）と電気的に接続されることは前述と同じである。
【００４４】
前記ストレージ形成段階（Ｓ４００）は具体的には、ストレージプラグ形成工程（Ｓ４１０）およびストレージ形成工程（Ｓ４３０）を具備する。
【００４５】
前記ストレージプラグ形成工程（Ｓ４１０）では、図５ｈに図示されるように、前記半導体基板の水平面に形成される前記伝送チャネル（ＴＣＨ）の他の一側と電気的に連結されるストレージプラグ（ＦＳＴ）が形成される。
【００４６】
前記ストレージプラグ形成工程（Ｓ４１０）を詳察すると、まず、前記ビットラインプラグ（ＢＦＬＧ）が形成された状態で、中間絶縁膜（４１０）が形成される。この時、前記中間絶縁膜（４１０）は窒化膜（ＳｉＮ）で具現され得る。そして、ストレージコンタクトホール（ＳＣＴ）領域の中間酸化膜（３１０）が食刻されて半導体基板（ＳＵＢ）の水平面が露出する。前記中間酸化膜（３１０）の食刻は湿式食刻または乾式食刻で進行され得、フォトマスクが利用され得る。
【００４７】
その後、前記伝送チャネル（ＴＣＨ）の他の接合を形成するための接合不純物が半導体基板（ＳＵＢ）が露出した前記ストレージコンタクトホール（ＳＣＴ）に注入される。この時、半導体基板（ＳＵＢ）がｐ型である場合、前記接合不純物はｎ＋型の不純物である。以後、前記ストレージコンタクトホール（ＳＣＴ）が伝導性物質（例、メタル、タングステン、ポリシリコン）で埋め込まれ、以後平坦化作業が進行される。これによって、前記ストレージプラグ形成工程（Ｓ４１０）では、ストレージプラグ（ＳＦＬＧ）が形成される。
【００４８】
そして、前記ストレージ形成工程（Ｓ４３０）では、図５ｉに図示されるように、前記ストレージプラグ（ＳＦＬＧ）と電気的に連結され、電荷を保存できるストレージ（ＳＴＧ）が形成される。このような前記ストレージ（ＳＴＧ）の形成工程は当業者には自明であるためこれに対する具体的な説明は省略する。
【００４９】
前記のようなストレージ形成段階（Ｓ４００）を通じて、電荷を保存できる前記ストレージ（ＳＴＧ）が形成される。この時、前記ストレージ（ＳＴＧ）は前記伝送チャネル（ＴＣＨ）の他の一側と電気的に連結される。
【００５０】
以後、ビットライン（ＢＬ）が形成される工程が進行され、図２に図示された通り、対面バー（ＢＦＦ）およびビットラインプラグ（ＢＦＬＧ）を共有する一対のディーラムセルが具現される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【図５ｈ】
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【図５ｉ】
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