(57)【要約】      （修正有）【課題】通常動作時にオン電圧上昇や通電劣化の発生を伴うことなく、サージ電流耐量を向上できる技術を提供する。【解決手段】炭化珪素基板１０１の裏面側に形成されている第1電極１１０と、炭化珪素基板の表面側に形成されているエピタキシャル層１０２と、エピタキシャル層とショットキー接合した第２電極１０８と、エピタキシャル層と異なる導電型を有する第１半導体領域１０４と、第1半導体領域と同じ導電型かつ第１半導体の不純物濃度よりも高い不純物濃度を有する第２半導体領域１０６と、２半導体領域と同じ導電型かつ第２半導体領域の不純物濃度よりも低い不純物濃度を有する第３半導体領域１０５を有する半導体装置である。この半導体装置では、第２半導体領域は第３半導体領域内に内包されており、第３半導体領域は平面視にて全て結合されており、第３半導体領域は平面視にて第１半導体領域を囲うように形成されている。【選択図】図４
2018022794.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板の裏面側に形成されている第1電極と、
前記炭化珪素基板の表面側に形成されているエピタキシャル層と、
前記エピタキシャル層とショットキー接合した第２電極と、
前記エピタキシャル層の表面側に形成された前記エピタキシャル層と異なる導電型を有する第１半導体領域と、
前記エピタキシャル層の表面側に形成された前記第1半導体領域と同じ導電型かつ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第２半導体領域と、
前記エピタキシャル層の表面側に形成され、前記第２半導体領域と同じ導電型かつ前記第２半導体領域の不純物濃度よりも低い不純物濃度を有する第３半導体領域を有し、
前記第２半導体領域は前記第３半導体領域内に内包されており、
前記第３半導体領域は平面視にて全て結合されており、
前記第３半導体領域は平面視にて前記第１半導体領域を囲うように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２半導体領域はアクティブ領域のみに形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２半導体領域を内包する前記第３半導体領域の幅が前記第１半導体領域の幅よりも広いことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記エピタキシャル層の表面側に形成され、前記エピタキシャル層と同じ導電型かつ前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有し、前記第１半導体領域よりも深く形成された第４半導体領域を有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第３半導体領域の周囲に、前記第４半導体領域が形成されていない領域を設けることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
平面視した際に、前記第１半導体領域が形成されている方向に沿って、前記第４半導体領域が形成されている領域と形成されていない領域が交互に存在することを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第２半導体領域はアクティブ領域を囲うように形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２半導体領域を内包する前記第３半導体領域の幅が前記第１半導体領域の幅よりも広いことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記エピタキシャル層の表面側に形成され、前記エピタキシャル層と同じ導電型かつ前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有し、前記第１半導体領域よりも深くかつアクティブ領域内にのみ形成された第４半導体領域を有することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３半導体領域の周囲に、前記第４半導体領域が形成されていない領域を設けることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記ショットキー接合は、ショットキーバリアダイオードの少なくとも一部を構成し、
前記第３半導体領域は、オーミック接合を形成するオーミック領域であって、ＰＮダイオードの少なくとも一部を構成し、
前記第２半導体領域は、前記第３半導体領域に電荷を供給することを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第３半導体領域の比率は、アクティブ領域に対する面積比で５〜５０％の間であることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第３半導体領域は、前記第１半導体領域と分離して形成されていることを特徴とする半導体装置。
【請求項１４】
炭化珪素基板と、
前記炭化珪素基板の第１の面に形成されている第１電極と、
前記炭化珪素基板の第２の面に形成されているドリフト層と、
前記ドリフト層に接続される第２電極と、
前記ドリフト層と前記第２電極の間にあり、前記ドリフト層と異なる導電型を有する第１半導体領域と、
前記ドリフト層と前記第２電極の間にあり、前記第１半導体領域と同じ導電型かつ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第２半導体領域と、
前記ドリフト層と前記第２電極の間にあり、前記第２半導体領域と同じ導電型かつ前記第２半導体領域の不純物濃度よりも低い不純物濃度を有する第３半導体領域を有し、
前記第２電極は、前記ドリフト層とショットキー接合しており、ショットキーバリアダイオードの一部を構成し、
前記第２半導体領域は前記第３半導体領域に接しており、
前記第３半導体領域は平面視にて全て結合されており、かつ、前記ショットキーバリアダイオードを囲うように形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第３半導体領域は、オーミック接合を形成するオーミック領域であって、ＰＮダイオードの少なくとも一部を構成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素ショットキーバリアダイオード半導体装置に関する。
【背景技術】
【０００２】
鉄道などの動力部に用いられているインバータにはパワー半導体モジュールが搭載されており、パワー半導体モジュールはパワー半導体装置から構成されている。これまで、パワー半導体装置の材料としてＳｉ（シリコン）が主流であったが、物性値が優れるＳｉＣ（炭化ケイ素）が採用され始めている。ＳｉＣを用いたパワー半導体装置は、絶縁破壊強度がＳｉの約１０倍であるため、パワー半導体装置のオフ状態に広がる空乏層幅が約１０分の１となり、半導体装置の厚さを薄くできる。そのため、Ｓｉを用いた電力変換機と比較して、同耐圧において、素子のオン抵抗の低抵抗化が可能である。また、ＳｉＣは、熱伝導率がＳｉの３倍であるため、高温環境での動作に適している。
【０００３】
パワー半導体モジュールはスイッチング素子と整流素子から構成されおり、定格６００Ｖから３．３ｋＶの領域では、ＳｉＣ整流素子としてＳＢＤ（Schottky Barrier Diode）が採用されている。ユニポーラ素子であるＳＢＤは、ＰＮ接合のバリアハイトよりもショットキー接合のバリアハイトの方が低いため、オフ状態におけるリーク電流がＰＮダイオードよりも大きくなりやすい。ＳＢＤで生じるリーク電流低減のため、例えば、図１に示すようなＪＢＳ（Junction Barrier Schottky）構造が知られている。
【０００４】
図１に、パワー半導体モジュールのＪＢＳ（Junction Barrier Schottky）構造の例を示す。１０１はＳｉＣ基板、１０２はドリフト層、１０７は裏面コンタクト領域、１０８はショットキー電極、１０９はアノード電極、１１０はカソード電極（裏面電極）である。ＪＢＳ構造は、アノード側にｐｎ接合領域とショットキー接合領域を併せ持つ構造である。ＪＢＳ構造では、オフ状態において図１中に示すｐ型不純物領域１４１から拡がる空乏層によってショットキー接合の電界を緩和するため、リーク電流が低減される。
【０００５】
図１に示すＪＢＳ構造において、ｐ型不純物領域とアノード電極の接触をオーミック接触、あるいはオーミック接触に近づけたものはＭＰＳ（Merged PiN Schottky）構造と呼ばれている。ＭＰＳ構造では、順バイアス時にｐ型不純物領域１４１からドリフト層１０２を含むエピタキシャル層に少数キャリアが注入されることにより伝導度変調が生じる結果、低抵抗となる。この効果により、ＳＢＤの短所である高温での導通損失が低減できる。また、順方向の過電流に対する耐性を示すサージ電流耐量が向上する。
【０００６】
しかしながら、ＰＮ接合のバリアハイトよりもショットキー接合のバリアハイトの方が低いため、ｐ型不純物領域１４１を増やしすぎてしまうと順方向電圧降下が増加してしまい、導通損失が大きくなってしまう。特許文献１には、ｐ型不純物領域とショットキー領域の面積比を選定することで、順方向電圧降下とサージ特性との間で妥協点を探る必要があることが開示されている。
【０００７】
また、特許文献２にはＪＢＳ構造の一部をＭＰＳ構造とすることで、低電圧が印加された場合には、ＪＢＳ構造によるショットキー接合領域が動作し、高電圧が印加された場合には、ＰＮダイオード領域が動作する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２０１６−５０２７６１号公報
【特許文献２】特開２０１５−２９０４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＭＰＳ構造を導入すると、ＳｉＣ特有の問題である、少数キャリアの注入による基底面転移（Basal Plane Dislocation：ＢＰＤ）などの結晶欠陥が拡張する通電劣化が発生する。通電劣化が生じると、オン電圧が上昇するため導通損失が大きくなってしまう。これを防ぐため、通常動作時は少数キャリアが関与しないショットキー領域が動作、過電流が流れるときのみ少数キャリアが注入されるＰＮダイオード領域が動作する構造が理想的である。これにより、ＢＰＤが存在したとしても、印加される電圧が比較的低い通常動作の範囲内であれば、通電劣化が生じず、オン電圧が上昇しないため、導通損失が大きくなることもない。
【００１０】
また、高電圧が印加される過電流発生時に動作するＰＮダイオード領域は、通常動作時に関与しないため、その面積比が大きくなりすぎると通常動作時のオン電圧が大きくなってしまい導通損失が増加してしまう。従って、ショットキー領域とＰＮダイオード領域のバランスを考慮することが必要である。
【００１１】
さらに、ＭＰＳ構造を有する複数素子を並列にしてモジュールを構成すると、下記のような課題が生じる。
【００１２】
図２に一般的なＭＰＳ構造での順方向電流（Ｉ）−順方向電圧（Ｖ）特性２０１を示す。順方向通電を開始してショットキーバリアのビルトイン電圧１１を超えた点から、一定値まではＩＶの傾きはほぼ直線に伸びていく（１２）。これはＳＢＤの特性を示しており、ＰＮダイオードは動作していない、つまり少数キャリアは関与していない。この後、ＰＮダイオード領域にバリアハイトを超える電圧が印加されるとＰＮ接合から少数キャリアが注入され、電流値が増大する。このとき、ショットキー領域よりも低抵抗なＰＮダイオード領域がオンした効果で素子全体の抵抗が低下し、電圧ドロップ１３が観察されることがある。このとき、複数チップが並列接続されていると、最初にＰＮダイオード領域が導通した素子の低抵抗化によって、並列接続された素子全体の印加電圧を低下させるため、その他の素子のＰＮダイオード領域が導通しにくくなる。その結果、低抵抗化した素子のみにその他の素子に流れるべき電流が集中するため、１素子に過剰の電流が流れて破壊が生じやすくなる。この不均一動作を防止するため、ＰＮダイオード領域が動作する電圧と、ＰＮダイオード領域動作後に流れる電流量を調節する必要がある。
【００１３】
図２で、特性２０２は比較のために示した、ＪＢＳ構造を採用せず、ショットキー接合のみで、オーミック接合がない場合の例である。特性２０３のように、通常動作時はショットキー領域が動作し、過電流が流れるときのみＰＮダイオード領域が動作するようにコントロールされた特性が理想的であり、このような特性に近づけることができる炭化ケイ素ショットキーバリアダイオード半導体装置を提供することが本発明の課題である。
【課題を解決するための手段】
【００１４】
上記課題を解決する本発明の一側面は、炭化珪素基板と、炭化珪素基板の裏面側に形成されている第1電極と、炭化珪素基板の表面側に形成されているエピタキシャル層と、エピタキシャル層とショットキー接合した第２電極と、エピタキシャル層の表面側に形成されたエピタキシャル層と異なる導電型を有する第１半導体領域と、エピタキシャル層の表面側に形成された第1半導体領域と同じ導電型かつ第１半導体の不純物濃度よりも高い不純物濃度を有する第２半導体領域と、エピタキシャル層の表面側に形成され、第２半導体領域と同じ導電型かつ第２半導体領域の不純物濃度よりも低い不純物濃度を有する第３半導体領域を有する半導体装置である。この半導体装置では、第２半導体領域は第３半導体領域内に内包されており、第３半導体領域は平面視にて全て結合されており、第３半導体領域は平面視にて第１半導体領域を囲うように形成されている。
【００１５】
本発明の他の一側面は、炭化珪素基板と、炭化珪素基板の第１の面に形成されている第１電極と、炭化珪素基板の第２の面に形成されているドリフト層と、ドリフト層に接続される第２電極と、ドリフト層と第２電極の間にあり、ドリフト層と異なる導電型を有する第１半導体領域と、ドリフト層と第２電極の間にあり、第１半導体領域と同じ導電型かつ第１半導体の不純物濃度よりも高い不純物濃度を有する第２半導体領域と、ドリフト層と第２電極の間にあり、第２半導体領域と同じ導電型かつ第２半導体領域の不純物濃度よりも低い不純物濃度を有する第３半導体領域を有し、第２電極は、ドリフト層とショットキー接合しており、ショットキーバリアダイオードの一部を構成し、第２半導体領域は第３半導体領域に接しており、第３半導体領域は平面視にて全て結合されており、かつ、ショットキーバリアダイオードを囲うように形成されていることを特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明によれば、パワー半導体モジュールの特性を、通常動作時はショットキー領域が動作し、過電流が流れるときＰＮダイオード領域が動作するようにコントロールされた特性に近づけることができる。
【図面の簡単な説明】
【００１７】
【図１】一般的なＪＢＳ構造、及びＭＰＳ構造の断面図である。
【図２】一般的なＭＰＳ構想での順方向電流（Ｉ）−順方向電圧（Ｖ）特性のグラフ図である。
【図３】本発明の実施例１の半導体装置の平面図である。
【図４】本発明の実施例１の半導体装置の線分ＸＸ’での断面図である。
【図５】本発明の実施例の半導体装置の製造方法を示すフロー図である。
【図６】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図７】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図８】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図９】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１０】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１１】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１２】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１３】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１４】本発明の実施例１の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１５】本発明の実施例の半導体装置の製造過程を示す線分ＸＸ’での断面図である。
【図１６】本発明の実施例２の半導体装置の平面図である。
【図１７】本発明の実施例２の半導体装置の線分ＹＹ’での断面図である。
【図１８】本発明の実施例３の半導体装置の平面図である。
【図１９】本発明の実施例３の半導体装置の線分ＺＺ’での断面図である。
【図２０】本発明の実施例３の半導体装置の線分ＺＺ’での断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
【００１９】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００２０】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００２１】
以下の実施例では、ショットキーダイオードが形成されるアクティブ領域に、ＰＮダイオード領域を形成し、さらにアクティブ領域を囲む領域にもＰＮダイオード領域を形成し、両方のＰＮダイオード領域を接続する例を示す。
【実施例１】
【００２２】
図３を用いて、以下、本実施例の半導体装置である半導体チップの構造について、説明する。図３は、本実施例の炭化ケイ素ショットキーバリアダイオード半導体装置の平面図である。図３に示すように、本実施例の炭化ケイ素半導体装置は、ダイオード等が形成されるアクティブ領域１と、終端領域２と、を有している。図３ではアクティブ領域１上に形成される電極や、終端領域２上に形成されるパッシベーション膜は省略されている。図４の断面図で説明するように、１０３は電流分散層領域、１０４は非オーミック領域、１０５はオーミック領域、１０６はオーミック接合領域である。
【００２３】
図４は、図３に示した線分ＸＸ’における断面図である。図４に示すように、本実施例の半導体装置は、ＳｉＣ（炭化ケイ素）からなる半導体基板であるＳｉＣ基板１０１を有している。ＳｉＣ基板１０１はｎ型不純物（例えばＮ（窒素））を高い濃度で含んでいる。ＳｉＣ基板１０１の裏面、つまり第２主面には、カソード電極１１０が形成されている。カソード電極１１０は、例えば、ＳｉＣ基板１０１の底面から下方に向かって順に、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を形成した積層膜からなるカソード電極である。ここで、ＳｉＣ基板１０１とカソード電極１１０が接する面にはＳｉＣ基板１０１より高い濃度の裏面コンタクト領域１０７が形成されている場合もある。カソード電極１１０とＳｉＣ基板１０１または、裏面コンタクト領域１０７とはオーミック接合されている。
【００２４】
ＳｉＣからなるｎ＋型のＳｉＣ基板１０１の上面、つまり第１主面上には、ＳｉＣ基板１０１よりもｎ型不純物濃度が低いＳｉＣからなるｎ型のドリフト層１０２が形成されている。ドリフト層１０２は、比較的低い濃度でｎ型不純物（例えばＮ（窒素）またはＰ（リン））を含んでいる。ｎ型のＳｉＣ基板１０１とｎ型のドリフト層１０２の厚さは所望の耐圧によって決まる。例えば、３．３ｋＶ耐圧仕様の半導体装置におけるドリフト層１０２の厚さは、２５〜３５μｍである。
【００２５】
ドリフト層１０２を含むエピタキシャル層の表面の一部にはＪＢＳ構造を形成する非オーミック領域１０４が形成されている。非オーミック領域１０４は比較的低い濃度でｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））を含んでいる。
【００２６】
また、ドリフト層１０２の表面の一部にはＰＮダイオードを形成するオーミック領域１０５が形成されている。オーミック領域１０５は非オーミック領域１０４と同等またはそれより高い濃度のｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））を含んでいる。このとき、オーミック領域１０５の幅Ｗ１は非オーミック領域の幅Ｗ０と同等もしくは広い。Ｗ１は例えば、２．５μｍ以上２０μｍ以下である。Ｗ１の幅が広いほど、ＰＮダイオード領域が動作する電圧が低くなる。
【００２７】
さらに、オーミック領域１０５の内部にはオーミック接合領域１０６が形成されている。オーミック接合領域１０６はオーミック領域１０５よりも高い濃度のｐ型不純物例えばＡｌ（アルミニウム）またはＢ（ホウ素））を含んでいる。このとき、オーミック接合領域の幅Ｗ２はオーミック領域１０５の幅Ｗ１よりも狭く、かつ、オーミック接合領域１０６の形成深さはオーミック領域１０５よりも浅い。オーミック接合領域１０６の作用はオーミック領域１０５へ給電することにある。
【００２８】
ここで、ドリフト層１０２を含むエピタキシャル層の表面には電流分散層領域１０３が形成されている場合もある。電流分散層領域１０３はドリフト層１０２領域よりも高い濃度のｎ型不純物（例えば例えばＮ（窒素）またはＰ（リン））を含む。電流分散層領域１０３の形成深さは非オーミック領域１０４やオーミック領域１０５よりも深い。電流分散層領域１０３は電流を流れやすくさせる効果により、素子の抵抗を低減する。
【００２９】
ドリフト層１０２の表面上にはショットキー電極１０８が形成されている。これにより、ドリフト層１０２または電流分散層領域１０３とショットキー電極１０８はショットキー接続されている。ショットキー電極は、例えば、Ｔｉである。さらに、ショットキー電極上にはアノード電極１０９が形成されている。アノード電極は、例えば、Ａｌである。
【００３０】
図４の構成において、カソード電極１１０に対してアノード電極１０９が正になるように電圧を印加すると、電子はアノード電極１０９とドリフト層１０２の間のショットキーバリアを超えるため、アノード電極１０９とカソード電極１１０間に電流が流れる。すなわち、図３のオーミック領域１０５で囲まれた領域がショットキー領域となりＳＢＤとして動作する。また、電圧がさらに上がると、電子と正孔はｐ型のオーミック領域１０５とｎ型のドリフト層１０２の間を拡散できるようになり、アノード電極１０９とカソード電極１１０間に電流が流れる。すなわち、オーミック領域１０５周辺がＰＮダイオードとして動作する。
【００３１】
一方、カソード電極１１０に対してアノード電極１０９が負になるように電圧を印加すると、電子はアノード電極１０９とドリフト層１０２の間のショットキーバリアを超えることができないため、アノード電極１０９とカソード電極１１０間に電流が流れない。また、電子と正孔は、オーミック領域１０５とドリフト層１０２の間を拡散できず、アノード電極１０９とカソード電極１１０間に電流が流れない。また、非オーミック領域１０４やオーミック領域１０５によって、アノード電極１０９とドリフト層１０２間の電界が緩和されるため、耐圧が向上する。本実施例では、オーミック領域と非オーミック領域の割合や配置を工夫することにより、通常動作時はショットキー領域がＳＢＤとして動作し、過電流が流れるときＰＮダイオード領域が素子全体でＰＮダイオードとして動作するようにコントロールを図っている。
【００３２】
図３に示す平面形状のように、本実施例の半導体装置はｐ型を含むオーミック接合領域１０６が、アクティブ領域１に形成されたオーミック領域１０５ｂ内のみに形成されている。さらに、アクティブ領域１内のオーミック領域１０５ｂは、アクティブ領域を取り囲むように形成されたオーミック領域１０５ａによって、結合されている。これにより、オーミック領域１０５ａにもオーミック領域１０５ｂ内に形成されたオーミック接合領域１０６から給電される。この結果、過電流が流れるほど電圧が上昇した際、オーミック領域１０５ｂのみでなく、オーミック領域１０５ａからも少数キャリアが注入されるＰＮダイオードとして動作することが可能である。さらに、全てのオーミック領域１０５ｂがオーミック領域１０５ａによって結合されていることにより、素子内のどの領域のＰＮダイオードが動作し始めても、瞬時に素子全体のＰＮダイオードが動作できる。この結果、より大きなサージ電流耐量の確保が可能である。ここで、素子のどの部分でＰＮダイオード領域が動作してもよいように、オーミック領域１０５は素子全体に形成する。このため、平面視した際、非オーミック領域１０４はオーミック領域１０５に囲まれるように配置される。
【００３３】
ＰＮダイオード領域が動作する電圧はオーミック領域１０５ｂの幅Ｗ１で調節でき、Ｗ１が大きいほど、より低電圧でＰＮダイオードが動作する。この時、オーミック領域１０５ａの幅Ｗ３は非オーミック領域１０４と同等の幅とし、その調節は実施しないでもよい。
【００３４】
次に、アクティブ領域１内における非オーミック領域１０４とオーミック領域１０５の比率について述べる。アクティブ領域１内のＰＮダイオード領域の比率が大きくなると、過電流時にＰＮダイオード領域に流れる電流が大きくなるためサージ電流耐量は向上するが、通常動作時に電流が流れるＪＢＳ領域の比率が小さくなるため、オン電圧が上昇してしまう。また、複数チップを並列させて半導体モジュールを構成したとき、最初にＰＮダイオード領域が導通した素子の低抵抗化によって、並列接続された素子全体の印加電圧を低下させるため、その他の素子のＰＮダイオード領域が導通しにくくなる。その結果、低抵抗化した素子のみにその他の素子に流れるべき電流が集中するため、１チップに過剰の電流が流れ、破壊が生じやすくなる。これらのオン電圧上昇と、１チップへの過剰電流とを防止するため、ＰＮダイオード領域を形成するオーミック領域１０５の比率を調節する必要がある。オーミック領域１０５の比率は、例えば、アクティブ領域１に対する面積比で５〜５０％の間が適切である。このとき、非オーミック領域１０４とオーミック領域１０５が結合していると、非オーミック領域までＰＮダイオードとして動作してしまい、ＰＮダイオードが動作した後の抵抗が低下しすぎてしまう。これを防止するため、非オーミック領域１０４とオーミック領域１０５を分離させる。
【００３５】
次に、本実施例の半導体装置の製造方法について、図４〜１５を用いて説明する。
【００３６】
図５は製造工程のフロー図である。
【００３７】
図６〜図１５は製造の各工程の断面図である。
【００３８】
図６に示すように、まず、基板の準備のステップ（Ｓ１３１）として、ｎ型不純物（例えばＮ（窒素））がドープされた４Ｈ−ＳｉＣからなるｎ型のＳｉＣ基板１０１を用意する。続いて、ＳｉＣ基板１０１の主面上に、エピタキシャル成長法を用いて、ＳｉＣ（炭化ケイ素）からなるｎ型のドリフト層１０２を含むエピタキシャル層を形成する。
【００３９】
図７に示すように、次に、電流分散層形成のステップ（Ｓ１３２）として、エピタキシャル層の上面にｎ型不純物（例えばＮ（窒素）またはＰ（リン））をイオン注入することにより、ｎ型の半導体領域である電流分散層領域１０３を形成する。なお、電流分散層領域１０３を形成する際の不純物の注入深さは非オーミック領域１０４及びオーミック領域１０５の形成深さより深い。また、電流分散層領域１０３の不純物濃度は、例えば、１×１０１６ｃｍ−３程度である。電流分散層形成のステップは省略することもある。
【００４０】
図８に示すように、次に、非オーミック領域及び、オーミック領域形成のステップ（Ｓ１３３）として、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてｎ−型ドリフト層１０２を含むエピタキシャル層の上部に酸化シリコン膜１２１を堆積した後、フォトレジスト膜（図示しない）をマスクとしてドライエッチングを行う。
【００４１】
図９に、ドライエッチングによりパターニングされた酸化シリコン膜１２１を示す。酸化シリコン膜１２１の膜厚は、１〜３μｍである。
【００４２】
図１０に示すように、次に、酸化シリコン膜１２１をマスクとして、エピタキシャル層の上面にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することにより、ｐ型の半導体領域である非オーミック領域１０４及び、オーミック領域１０５を形成する。この時、非オーミック領域１０４とオーミック領域１０５は別ステップで形成してもよい。なお、非オーミック領域１０４及びオーミック領域１０５の不純物濃度は、例えば、１×１０１９ｃｍ−３程度であり、それぞれ別の濃度であってもよい。ここで、イオン注入のためのマスクはフォトレジスト膜のみでもよい。
【００４３】
図１１に示すように、次に、オーミック接合領域形成のステップ（Ｓ１３４）として、酸化シリコン膜１２１を除去し、例えばＣＶＤ法などにより、エピタキシャル層上に酸化シリコン膜を形成した後、酸化シリコン膜をパターニングする。その後、酸化シリコン膜をマスクとして、エピタキシャル層の上面にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することにより、ｐ型の半導体領域であるオーミック接合領域１０６を形成する。なお、オーミック接合領域１０６を形成する際の不純物の注入深さはオーミック領域１０５より浅い。また、オーミック接合領域１０６の不純物濃度は、例えば、１×１０２０ｃｍ−３の程度である。ここで、イオン注入のためのマスクはフォトレジスト膜のみでもよい。
【００４４】
図１２に示すように、次に、裏面コンタクト領域形成のステップ（Ｓ１３５）として、ＳｉＣ基板１０１の裏面、つまり第２主面にｎ型不純物（例えばＮ（窒素）またはＰ（リン））をイオン注入することにより、ｎ型の半導体領域である裏面コンタクト領域１０７を形成する。このステップは省略する場合もある。
【００４５】
図１３に示すように、次に、不純物活性化のステップ（Ｓ１３６）として、酸化シリコン膜を除去し、不純物活性化アニールのキャップ材として炭素膜１２２を堆積した後、不純物活性化アニールを施す。この不純物活性化アニールの温度は、例えば１５５０〜１８００℃である。
【００４６】
図１４に示すように、次に、ショットキー電極形成のステップ（Ｓ１３７）として、キャップ材の炭素膜１２２を酸素プラズマアッシング等により除去した後、清浄な表面を得るために、エピタキシャル層の表面に熱酸化法等により酸化膜を形成し、該酸化膜を除去した後、ショットキー電極１０８を形成する。ショットキー電極１０８の形成では、スパッタリング法等により、ドリフト層１０２上に例えば、Ｔｉ、Ｍｏ，Ｗ等を堆積する。ショットキー電極１０８により、ドリフト層１０２または電流分散層領域１０３とショットキー電極１０８が接する領域では、ショットキー接合が形成される。また、ショットキー電極１０８によりドリフト層１０２または電流分散層領域１０３とオーミック接合領域１０６が接する領域では、オーミック接合、またはそれに準ずる接合が形成される。
【００４７】
図１５に示すように、次に、アノード電極形成のステップ（Ｓ１３８）として、アノード電極１０９を形成する。アノード電極１０９の形成では、スパッタリング法等によりショットキー電極上に例えば、下から、ＴｉＮ、Ａｌの順に膜を堆積する
図４に示すように、続いて、カソード電極形成のステップ（Ｓ１３９）として、ＳｉＣ基板１０１の第２主面にカソード電極１１０を形成することで半導体装置が完成する。ここで、カソード電極１１０は、例えば、ＳｉＣ基板１０１の底面から下方に向かって順に、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を形成した積層膜からなる裏面電極である。
【実施例２】
【００４８】
図１６に本実施例における平面図を示す。
【００４９】
図１７は図１６に示した線分ＹＹ’における断面図である。本実施例において、他の実施例と異なる点は、図１７に示すように電流分散層領域１０３が隣接する２つの非オーミック領域１０４の間と、その下部のみ形成されていることである。このとき、非オーミック領域１０４とオーミック領域１０５が隣接する場合は、非オーミック領域１０４下部の非オーミック領域１０４と隣接する側半分程度のみに電流分散層領域１０３が形成されている。
【００５０】
この結果、オーミック接合がある領域周辺には電流分散層領域１０３が形成されないので、この領域のみ比較的高い電圧が印加されることとなる。よって、オーミック領域１０５から形成されるＰＮダイオードが動作を開始する電圧を、電流分散層領域１０３が形成されるときにくらべて下げることができる。ここで、電流分散層領域１０３を形成しない領域は、平面視した際に、オーミック接合領域１０６が形成された方向に向かって、全てであるか、または、図１６に示したように交互に存在する。電流分散層領域１０３を形成しない領域の比率によってＰＮダイオード動作後にＰＮダイオード領域に流れる電流を調節可能である。この結果、図２に示す電圧ドロップ１３の抑制に対しても有利となり、結果として複数並列接続の際に生じる１素子への電流集中による破壊を防止できる。
【実施例３】
【００５１】
図１８に本実施例における平面図を示す。実施例において、実施例１、２と異なる点は、素子内におけるオーミック接合領域１０６の形成位置が異なることである。
【００５２】
図１９は図１８に示した線分ＺＺ’における断面図である。
【００５３】
オーミック接合領域１０６はオーミック領域１０５ａ内に形成される。このとき、オーミック領域１０５ａの幅Ｗ３は少なくとも非オーミック領域の幅Ｗ０よりも広い。Ｗ３は例えば、２．５μｍ以上２０μｍ以下である。
【００５４】
オーミック領域１０５ａの幅Ｗ３を広くすることで、ＰＮダイオード領域が動作する電圧を低くすることが可能である。オーミック領域１０５ａは素子周辺のみに存在するため、ＰＮダイオード領域が動作する電圧の調節の際に変化させる部分は、素子周辺の幅Ｗ３のみである。そのため、実施例１に比べ、ＰＮダイオード領域が素子全体に占める比率が小さくなる。結果として、実施例１に比べてショットキー接合領域が大きくなり、オン電圧上昇の抑制に有利である。また、図２に示す電圧ドロップ１３の抑制に対しても有利となり、結果として複数並列接続の際に生じる１素子への電流集中による破壊を防止できる。
【００５５】
図２０は他の例である。電流分散層領域１０３が形成される場合は、図２０に示すように非オーミック領域１０４が隣接する領域のみ電流分散層領域１０３を形成する場合がある。これによって、オーミック接合が形成されている領域の周辺には電流分散層領域１０３が形成されないこととなり、オーミック領域１０５から形成されるＰＮダイオードの動作開始電圧を、電流分散層領域１０３が形成されるときに比べて下げることができる。
【００５６】
本実施例によれば、通常動作時にオン電圧上昇や通電劣化の発生を伴うことなく、サージ電流耐量が向上された半導体装置が実現できる。また、複数チップ並列動作時に１チップに電流集中することによる素子破壊を防止したパワー半導体モジュールを実現できる。
【００５７】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【００５８】
「アノード」や「カソード」の機能は、異なる導電型の半導体を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「アノード」や「カソード」の用語は、入れ替えて用いることができる。
【００５９】
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【符号の説明】
【００６０】
１：アクティブ領域、２：終端領域、１１：ビルトイン電圧、１２：ＳＢＤ特性、１３：電圧ドロップ、１０１：ＳｉＣ基板、１０２：ドリフト層、１０３：電流分散層領域、１０４：非オーミック領域、１０５：オーミック領域、１０６：オーミック接合領域、１０７：裏面コンタクト領域、１０８：ショットキー電極、１０９：アノード電極、１１０：カソード電極、１２１：酸化シリコン膜、１２２：炭素膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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