(57)【要約】      （修正有）【課題】信号の伝達損失と遅延時間の増加を抑制しつつノイズの影響を抑制できるハイサイドゲート駆動回路を提供する。【解決手段】ハイサイドゲート駆動回路１０１は、入力信号ＵＩＮに同期した第１パルスを生成するパルス生成回路１１、１２と、第１パルスの基準電圧をハイサイドスイッチング素子の電源電圧にレベルシフトするＶＢレベルシフト回路１７、１８と、を備える。ＶＢレベルシフト回路１７、１８は、第１パルスにより駆動するＭＯＳＦＥＴ１７６、１８６を備える。ハイサイドゲート駆動回路１０１は、前記ＭＯＳＦＥＴのソース電位がＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号を生成するマスク信号生成回路２６と、マスク信号がＨｉｇｈレベルの期間であるマスク期間中にレベルシフト回路に第１パルスが入力された場合、マスク期間後に第２パルスをレベルシフト回路に入力するリショット回路３６、３７と、を備える。【選択図】図３
2018196276.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドスイッチング素子を駆動するハイサイドゲート駆動回路であって、
入力信号に同期した第１パルスを生成するパルス生成回路と、
前記第１パルスの基準電圧を前記ハイサイドスイッチング素子の電源電圧にレベルシフトするレベルシフト回路と、を備え、
前記レベルシフト回路は、前記第１パルスにより駆動するＭＯＳＦＥＴを備え、
前記ハイサイドゲート駆動回路は、
前記ＭＯＳＦＥＴのソース電位がＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号を生成するマスク信号生成回路と、
前記マスク信号がＨｉｇｈレベルの期間であるマスク期間中に前記レベルシフト回路に前記第１パルスが入力された場合、前記マスク期間後に第２パルスを前記レベルシフト回路に入力するリショット回路と、を備える、
ハイサイドゲート駆動回路。
【請求項２】
前記レベルシフト回路は、前記ＭＯＳＦＥＴのソース端子に１次側が接続されたカレントミラー回路をさらに備え、
前記マスク信号生成回路には、前記カレントミラー回路を構成するバイポーラトランジスタのベース信号が入力される、
請求項１に記載のハイサイドゲート駆動回路。
【請求項３】
前記マスク信号と前記ＭＯＳＦＥＴのゲート電位が共にＨｉｇｈレベルのときに、Ｈｉｇｈレベルとなるステータス信号を生成するパルスステータス生成回路をさらに備え、
前記リショット回路は、前記マスク期間内に前記ステータス信号がＨｉｇｈレベルのとき、前記マスク期間後に前記第２パルスを前記レベルシフト回路に入力する、
請求項１又は２に記載のハイサイドゲート駆動回路。
【請求項４】
前記第１パルスは、前記入力信号の立ち上がりに同期したオンパルスと、前記入力信号の立下りに同期したオフパルスとを含み、
前記ＭＯＳＦＥＴは、前記オンパルスにより駆動するオン側ＭＯＳＦＥＴと、前記オフパルスにより駆動するオフ側ＭＯＳＦＥＴとを有し、
前記マスク信号生成回路は、前記オン側ＭＯＳＦＥＴのソース電位と前記オフ側ＭＯＳＦＥＴのソース電位が共にＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなる前記マスク信号を生成する、
請求項１から３のいずれか１項に記載のハイサイドゲート駆動回路。
【請求項５】
前記ハイサイドスイッチング素子は、ワイドバンドギャップ半導体である、
請求項１から４のいずれか１項に記載のハイサイドゲート駆動回路。
【請求項６】
請求項１から５のいずれか１項に記載のハイサイドゲート駆動回路を６個１つのパッケージに集積した、
半導体モジュール。
【請求項７】
請求項１から４のいずれか１項に記載のハイサイドゲート駆動回路を有する、
３相インバータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ハイサイドゲート駆動回路に関する。
【背景技術】
【０００２】
ＨＶＩＣ（High Voltage MOS Gate Driver IC）は、マイコンなどの入力信号により、直接ゲートを駆動する高耐圧ＩＣである。ＨＶＩＣは、高圧側（ハイサイド）スイッチング素子を駆動するハイサイドゲート駆動回路と、低圧側（ローサイド）スイッチング素子を駆動するローサイドゲート駆動回路を備えている。
【０００３】
ハイサイドゲート駆動回路は、ハイサイド入力信号ＨＩＮの立ち上がりに同期したオンパルスと、ハイサイド入力信号ＨＩＮの立下りに同期したオフパルスを生成する。オンパルスとオフパルスの基準電圧はそれぞれ、高耐圧のレベルシフトＭＯＳＦＥＴによりＧＮＤから高圧へレベルシフトされる。そして、オンパルスとオフパルスは、高圧側のロジック回路でラッチ回路に伝達され、出力回路からハイサイドスイッチング素子に出力される。こうして、ハイサイドスイッチング素子のゲート駆動信号のパルス幅が決定される。
【０００４】
従来のハイサイドゲート駆動回路では、ハイサイドスイッチング素子がオンまたはオフする際、ハイサイドフローティング電源オフセット電圧ＶＳとグランドＧＮＤの間の電圧変化ｄＶ／ｄｔがノイズとなり、高圧側へ信号が正常に伝達されないという問題があった。
【０００５】
従来この問題に対し、オンパルスとオフパルスの周期をノイズ期間より長くすることによってノイズの影響を避ける方法が提案されている。また、特許文献１では、オンパルスとオフパルスを所定の周期からなる複数のパルスで構成することにより、ノイズの影響を避ける方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−７９１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、オンパルスとオフパルスの周期をノイズ期間よりも長くすると、ハイサイドスイッチング素子への信号伝達時の損失が増加するという問題がある。また、オンパルスとオフパルスを複数のパルスで構成する場合、ノイズ期間はハイサイドスイッチング素子の動作環境で変化するにもかかわらず、パルスの周期を一定に予め設定する必要がある。そのため、ハイサイド入力信号が狭幅パルスである場合には、ハイサイド入力信号からハイサイドスイッチング素子への信号伝達が過剰に遅延することになる。従って、狭幅パルスが入力制限されたり、デッドタイムが増加したりするという問題があった。
【０００８】
本発明は上述の問題に鑑みてなされたものであり、ハイサイドゲート駆動回路において、信号の伝達損失と遅延時間の増加を抑制しつつ、ノイズの影響を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のハイサイドゲート駆動回路は、ハイサイドスイッチング素子を駆動する。ハイサイドゲート駆動回路は、入力信号に同期した第１パルスを生成するパルス生成回路と、第１パルスの基準電圧をハイサイドスイッチング素子の電源電圧にレベルシフトするレベルシフト回路と、を備える。レベルシフト回路は、第１パルスにより駆動するＭＯＳＦＥＴを備える。ハイサイドゲート駆動回路は、ＭＯＳＦＥＴのソース電位がＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号を生成するマスク信号生成回路と、マスク信号がＨｉｇｈレベルの期間であるマスク期間中にレベルシフト回路に第１パルスが入力された場合、マスク期間後に第２パルスをレベルシフト回路に入力するリショット回路と、を備える。
【発明の効果】
【００１０】
本発明のハイサイドゲート駆動回路は、入力信号に同期した第１パルスを生成するパルス生成回路と、第１パルスの基準電圧をハイサイドスイッチング素子の電源電圧にレベルシフトするレベルシフト回路と、を備える。レベルシフト回路は、第１パルスにより駆動するＭＯＳＦＥＴを備える。ハイサイドゲート駆動回路は、ＭＯＳＦＥＴのソース電位がＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号を生成するマスク信号生成回路と、マスク信号がＨｉｇｈレベルの期間であるマスク期間中にレベルシフト回路に第１パルスが入力された場合、マスク期間後に第２パルスをレベルシフト回路に入力するリショット回路と、を備える。本発明のハイサイドゲート駆動回路によれば、ノイズが発生した場合には、第２パルスによりノイズの影響を避けて入力信号をハイサイドスイッチング素子に伝達することができる。従って、ノイズの影響を避けるために第１パルスの周期をマスク期間より長くする必要がない。そのため、信号の伝達損失と遅延時間の増加を抑制しつつ、ノイズの影響を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】前提技術のＨＶＩＣの回路図である。
【図２】前提技術のＨＶＩＣのオンパルスおよびオフパルスを示す図である。
【図３】実施の形態１のＨＶＩＣのハイサイドゲート駆動回路を示す図である。
【図４】実施の形態１のＨＶＩＣのハイサイドゲート駆動回路の一部の構成を示す図である。
【図５】マスク信号生成回路、パルスステータス生成回路、およびリショット回路の各出力信号のシーケンス図である。
【図６】実施の形態２の６ｉｎ１モジュールを示す図である。
【図７】実施の形態３の電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
＜Ａ．前提技術＞
図１は、前提技術のＨＶＩＣ１００を示す図である。ＨＶＩＣ１００は、ハイサイドスイッチング素子Ｑ１を駆動するハイサイドゲート駆動回路１０１と、ローサイドスイッチング素子Ｑ２を駆動するローサイドゲート駆動回路１０２を備えている。ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２は、いずれもＭＯＳＦＥＴであり、還流ダイオードＤ１，Ｄ２が逆並列接続されている。
【００１３】
以下、ハイサイドゲート駆動回路１０１の構成を説明する。ハイサイドゲート駆動回路１０１は、オンパルス生成回路１１、オフパルス生成回路１２、レベルシフト用ＭＯＳＦＥＴ１７６，１８６、抵抗１９，２０、ＮＯＴゲート２１，２２、インターロック回路２３、ラッチ回路２４、および出力回路２５を備えている。
【００１４】
ハイサイドゲート駆動回路１０１に入力されたハイサイド入力信号ＨＩＮは、オンパルス生成回路１１とオフパルス生成回路１２に入力される。オンパルス生成回路１１は、ハイサイド入力信号ＨＩＮの立ち上がりタイミングに同期したオンパルスＡを生成する。オフパルス生成回路１２は、ハイサイド入力信号ＨＩＮが立ち下がりタイミングに同期したオフパルスＢを生成する。図２は、ハイサイド入力信号ＨＩＮ、オンパルスＡ、オフパルスＢの関係を示している。
【００１５】
オンパルス生成回路１１の出力は、レベルシフト用ＭＯＳＦＥＴ１７６のゲートに接続される。レベルシフト用ＭＯＳＦＥＴ１７６のドレインは、抵抗１９を介してハイサイド電源電圧ＶＢに固定され、かつＮＯＴゲート２１を介してインターロック回路２３の入力端子に接続される。レベルシフト用ＭＯＳＦＥＴ１７６のソースは接地されている。オンパルス生成回路１１からレベルシフト用ＭＯＳＦＥＴ１７６のゲートにオンパルスＡが入力されると、レベルシフト用ＭＯＳＦＥＴ１７６が導通し、そのドレイン−ソース間にレベルシフト電流ＩＬＦが流れる。
【００１６】
オフパルス生成回路１２の出力は、レベルシフト用ＭＯＳＦＥＴ１８６のゲートに接続される。レベルシフト用ＭＯＳＦＥＴ１８６のドレインは、抵抗２０を介してハイサイド電源電圧ＶＢに固定され、かつＮＯＴゲート２２を介してインターロック回路２３の入力端子に接続される。レベルシフト用ＭＯＳＦＥＴ１８６のソースは接地されている。オフパルス生成回路１２からレベルシフト用ＭＯＳＦＥＴ１８６のゲートにオフパルスＢが入力されると、レベルシフト用ＭＯＳＦＥＴ１８６が導通し、そのドレイン−ソース間にレベルシフト電流ＩＬＦが流れる。
【００１７】
レベルシフト用ＭＯＳＦＥＴ１７６にレベルシフト電流ＩＬＦが流れると、そのドレイン電圧が低下する。その結果、ＮＯＴゲート２１からインターロック回路２３への入力信号がＨｉｇｈレベルとなる。同様に、レベルシフト用ＭＯＳＦＥＴ１８６にレベルシフト電流ＩＬＦが流れると、そのドレイン電圧が低下する。その結果、ＮＯＴゲート２２からインターロック回路２３への入力信号がＨｉｇｈレベルとなる。
【００１８】
インターロック回路２３は、２つの入力信号が共にＨｉｇｈレベルとなったときに、先にＨｉｇｈレベルとなった入力信号をラッチ回路２４に出力し、他方の入力信号の出力を遮断する。
【００１９】
ラッチ回路２４は、ＲＳフリップフロップ回路などで構成され、インターロック回路２３からの出力をラッチして出力回路２５に出力する。
【００２０】
出力回路２５は、ラッチ回路２４の出力信号がＨｉｇｈレベルのときにハイサイド電源端子電圧ＶＢを出力し、ラッチ回路２４の出力信号がＬｏｗレベルのときにハイサイドフローティング電源オフセット電圧ＶＳを出力する。
【００２１】
ハイサイドスイッチング素子Ｑ１がオンまたはオフする際、ハイサイドフローティング電源オフセット電圧ＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔが発生すると、これがノイズとなって、ハイサイドゲート駆動回路１０１の低圧側から高圧側へ信号が正常に伝達されないという問題があった。ここで、ハイサイドゲート駆動回路１０１のレベルシフト用ＭＯＳＦＥＴ１７６，１８６より入力側が低圧側、出力側が高圧側である。
【００２２】
この問題に対し、オンパルスＡおよびオンパルスＢの周期をノイズ期間より長くしたり、図２に示すようにオンパルスＡおよびオンパルスＢを周期Δｔの２パルスで構成したりすることで、ノイズの影響を除去することが考えられる。しかし、オンパルスＡおよびオンパルスＢの周期をノイズ期間より長くすると、高圧側への信号伝達時の損失が増加する。また、オンパルスＡおよびオンパルスＢを周期Δｔの２パルスで構成する場合、ノイズ期間はハイサイドスイッチング素子Ｑ１の動作環境によって変化するにも関わらず、オンパルスＡおよびオンパルスＢの周期Δｔを一定に予め設定しなければならない。そのため、特にハイサイド入力信号ＨＩＮが狭幅パルスである場合には、ハイサイド入力信号ＨＩＮからハイサイドスイッチング素子Ｑ１への信号伝達が過剰に遅延してしまう。従って、狭幅パルスの入力制限、またはデッドタイムの増加などにより、ゲート駆動システムの効率が低下するという問題があった。
【００２３】
こうした問題に対し、実施の形態１ではハイサイドゲート駆動回路に以下の工夫を施した。
【００２４】
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成、動作＞
図３は、実施の形態１のハイサイドゲート駆動回路１０３の構成を示す図である。図３において、図１に示した前提技術と同様の構成には同一の参照符号を付している。ハイサイドゲート駆動回路１０３は、Ｕ相、Ｖ相およびＷ相からなる３相、６個のスイッチング素子を駆動する。ハイサイドゲート駆動回路１０３において、各相のスイッチング素子を駆動する回路の構成は同様であるため、図３ではＶ相およびＷ相の回路の内部構成の図示を省略している。以下、代表してＵ相の回路構成について説明する。
【００２５】
ハイサイドゲート駆動回路１０３は、オンパルス生成回路１１、オフパルス生成回路１２、ＶＣＣレベルシフト回路１３，１４、ＯＲゲート１５，１６、ＶＢレベルシフト回路１７，１８、抵抗１９，２０、ＮＯＴゲート２１，２２、インターロック回路２３、ラッチ回路２４、出力回路２５、マスク信号生成回路２６、パルスステータス生成回路３１、リショット回路３６，３７を備えている。図３において、ＵＩＮはハイサイド入力信号、ＵＶＢはハイサイド駆動電源電圧、ＵＶＳはハイサイドフローティング電源オフセット電圧、ＵＯＵＴは出力端子を示している。図３には図示してないが、出力端子ＵＯＵＴには図１のハイサイドゲート駆動回路１０１と同様に、駆動対象であるハイサイドスイッチング素子Ｑ１が接続され、ハイサイドスイッチング素子Ｑ１には還流ダイオードＤ１が逆並列接続されている。
【００２６】
オンパルス生成回路１１は、ハイサイド入力信号ＵＩＮの立ち上がりに同期したワンショットパルス（以下、「オンパルス」と称する）を生成する。オフパルス生成回路１２は、ハイサイド入力信号ＵＩＮの立ち下りタイミングに同期したワンショットパルス（以下、「オフパルス」と称する）を生成する。このように、オンパルス生成回路１１とオフパルス生成回路１２は、いずれもハイサイド入力信号ＵＩＮに同期したパルスを生成する。これらのパルスの基準電圧は、安定化電源電圧ＶＲＥＧである。
【００２７】
ＶＣＣレベルシフト回路１３は、オンパルス生成回路１１から入力されたオンパルスの基準電圧を、安定化電源電圧ＶＲＥＧからローサイド固定電源電圧ＶＣＣにレベルシフトする。ＶＣＣレベルシフト回路１４は、オフパルス生成回路１２から入力されたオフパルスの基準電圧を、安定化電源電圧ＶＲＥＧからローサイド固定電源電圧ＶＣＣにレベルシフトする。ＶＣＣレベルシフト回路１３の出力は、ＯＲゲート１５を経てＶＢレベルシフト回路１７に入力される。ＶＣＣレベルシフト回路１４の出力はＯＲゲート１６を経てＶＢレベルシフト回路１８に入力される。
【００２８】
ＶＢレベルシフト回路１７は、オンパルスの基準電圧をローサイド固定電源電圧ＶＣＣからハイサイド駆動電源電圧ＶＢにレベルシフトする。ＶＢレベルシフト回路１７は、ｎチャネル型のＭＯＳＦＥＴ１７１、ｐチャネル型のＭＯＳＦＥＴ１７２、抵抗１７３、ＮＰＮ型のバイポーラトランジスタ１７４，１７５、およびレベルシフト用ＭＯＳＦＥＴ１７６を備えている。ＭＯＳＦＥＴ１７１，１７２はハーフブリッジ回路を構成し、ＭＯＳＦＥＴ１７１，１７２のドレイン間には抵抗１７３が接続されている。バイポーラトランジスタ１７４，１７５はカレントミラー回路を構成する。カレントミラー回路の１次側にバイポーラトランジスタ１７５、２次側にバイポーラトランジスタ１７４が配置される。バイポーラトランジスタ１７４のエミッタはＭＯＳＦＥＴ１７２のドレインに、バイポーラトランジスタ１７４のコレクタはＭＯＳＦＥＴ１７２のソースに接続される。バイポーラトランジスタ１７５のコレクタはレベルシフト用ＭＯＳＦＥＴ１７６のソースと接続される。レベルシフト用ＭＯＳＦＥＴ１７６のドレインは、抵抗１９を介してハイサイド駆動電源電圧ＵＶＢに固定される。
【００２９】
ＯＲゲート１５の出力信号がＨｉｇｈレベルになると、ＭＯＳＦＥＴ１７１が導通し、レベルシフト用ＭＯＳＦＥＴ１７６が導通する。すなわち、レベルシフト用ＭＯＳＦＥＴ１７６は、オンパルスにより駆動するオン側ＭＯＳＦＥＴである。レベルシフト用ＭＯＳＦＥＴ１７６が導通すると、そのドレイン−ソース間に電流が流れる。その結果、ＮＯＴゲート２１からインターロック回路２３にＨｉｇｈレベルの信号が入力される。他方、ＯＲゲート１５の出力信号がＬｏｗレベルになると、ＭＯＳＦＥＴ１７２が導通し、レベルシフト用ＭＯＳＦＥＴ１７６は非導通となる。その結果、ＮＯＴゲート２１からインターロック回路２３にＬｏｗレベルの信号が入力される。これにより、オンパルスの基準電圧がローサイド固定電源電圧ＶＣＣからハイサイド駆動電源電圧ＶＢにレベルシフトされる。
【００３０】
ＶＢレベルシフト回路１８は、オフパルスの基準電圧をローサイド固定電源電圧ＶＣＣからハイサイド駆動電源電圧ＶＢにレベルシフトする回路である。ＶＢレベルシフト回路１８は、チャネル型のＭＯＳＦＥＴ１８１、ｐチャネル型のＭＯＳＦＥＴ１８２、抵抗１８３、ＮＰＮ型のバイポーラトランジスタ１８４，１８５、およびレベルシフト用ＭＯＳＦＥＴ１８６を備えている。ＭＯＳＦＥＴ１８１，１８２はハーフブリッジ回路を構成し、ＭＯＳＦＥＴ１８１，１８２のドレイン端子間には抵抗１８３が接続されている。バイポーラトランジスタ１８４，１８５はカレントミラー回路を構成する。カレントミラー回路の１次側にバイポーラトランジスタ１８５、２次側にバイポーラトランジスタ１８４が配置される。バイポーラトランジスタ１８４のコレクタ−エミッタ間はＭＯＳＦＥＴ１８２のドレイン−ソース間に接続される。バイポーラトランジスタ１８５のコレクタはレベルシフト用ＭＯＳＦＥＴ１８６のソースと接続される。レベルシフト用ＭＯＳＦＥＴ１８６のドレインは、抵抗２０を介してハイサイド駆動電源電圧ＵＶＢに接続される。
【００３１】
ＯＲゲート１６の出力信号がＨｉｇｈレベルになると、ＭＯＳＦＥＴ１８１が導通し、レベルシフト用ＭＯＳＦＥＴ１８６が導通する。すなわち、レベルシフト用ＭＯＳＦＥＴ１８６は、オフパルスにより駆動するオフ側ＭＯＳＦＥＴである。レベルシフト用ＭＯＳＦＥＴ１８６が導通すると、そのドレイン−ソース間に電流が流れる。その結果、ＮＯＴゲート２２からインターロック回路２３にＨｉｇｈレベルの信号が入力される。他方、ＯＲゲート１６の出力信号がＬｏｗレベルになると、ＭＯＳＦＥＴ１８２が導通し、レベルシフト用ＭＯＳＦＥＴ１８６は非導通となる。その結果、ＮＯＴゲート２２からインターロック回路２３にＬｏｗレベルの信号が入力される。これにより、オフパルスの基準電圧がローサイド固定電源電圧ＶＣＣからハイサイド駆動電源電圧ＶＢにレベルシフトされる。
【００３２】
インターロック回路２３は、ＮＯＴゲート２１，２２の出力信号が共にＨｉｇｈレベルのとき、先にＨｉｇｈレベルになった信号をラッチ回路２４に出力し、他方の信号を遮断する。また、インターロック回路２３は、ハイサイドフローティング電源オフセット電圧ＵＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔ（ノイズ）が発生したとき、ＮＯＴゲート２１，２２の出力信号を共に遮断する機能を有する。これにより、ノイズが発生したときにハイサイド入力信号ＵＩＮのラッチ回路２４への出力が遮断される。
【００３３】
ラッチ回路２４は、インターロック回路２３の出力をラッチして出力回路２５に出力する。出力回路２５は、ラッチ回路２４の出力に応じて、出力端子ＵＯＵＴへの出力電圧をハイサイド駆動電源電圧ＵＶＢとハイサイドフローティング電源オフセット電圧ＵＶＳの間で切り替える。
【００３４】
マスク信号生成回路２６は、ハイサイドフローティング電源オフセット電圧ＵＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔ（ノイズ）が発生したときに、マスク信号を生成する。マスク信号生成回路２６には、ＶＢレベルシフト回路１７のカレントミラー回路を構成するバイポーラトランジスタ１７４，１７５のベース信号Ａｂと、ＶＢレベルシフト回路１８のカレントミラー回路を構成するバイポーラトランジスタ１８４，１８５のベース信号Ｂｂが入力される。マスク信号生成回路２６は、これらのベース信号Ａｂ，Ｂｂすなわちベース電位に基づき、ノイズの発生を検知してマスク信号を生成する。
【００３５】
図４は、マスク信号生成回路２６、パルスステータス生成回路３１、リショット回路３６，３７の内部構成を示す図である。図５は、マスク信号生成回路２６、パルスステータス生成回路３１、およびリショット回路３６，３７の各出力信号のシーケンス図である。
【００３６】
マスク信号生成回路２６は、ハイサイドフローティング電源オフセット電圧ＵＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔが発生している間、すなわちノイズが発生している間、Ｈｉｇｈレベルとなるマスク信号Ｍを生成する。マスク信号生成回路２６は、ＮＯＴゲート２６１，２６２，２６３，２６４，２６６と、ＮＡＮＤゲート２６５を備えている。バイポーラトランジスタ１７４，１７５のベース信号Ａｂは、２段のＮＯＴゲート２６１、２６２を介してＮＡＮＤゲート２６５の第１の入力端子に入力される。バイポーラトランジスタ１８４，１８５のベース信号Ｂｂは、２段のＮＯＴゲート２６３、２６４を介してＮＡＮＤゲート２６５の第２の入力端子に入力される。ＮＡＮＤゲート２６５の出力はＮＯＴゲート２６６に入力される。ＮＯＴゲート２６６はマスク信号Ｍを出力する。従って、マスク信号Ｍは、ベース信号Ａｂ，Ｂｂが共にＨｉｇｈレベルとなったときにＨｉｇｈレベルとなり、それ以外の条件ではＬｏｗレベルとなる。
【００３７】
ハイサイドフローティング電源オフセット電圧ＵＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔが発生すると、レベルシフト用ＭＯＳＦＥＴ１７６，１８６の出力容量に電流が流れる。そして、レベルシフト用ＭＯＳＦＥＴ１７６，１８６に接続されたカレントミラー回路のベース電位が増加し、ベース信号Ａｂ，Ｂｂは共にＨｉｇｈレベルとなる。従って、マスク信号Ｍは、ハイサイドフローティング電源オフセット電圧ＵＶＳとグランドＧＮＤの間の電圧に時間変化ｄＶ／ｄｔが発生している間、すなわちノイズが発生している間、Ｈｉｇｈレベルとなる。
【００３８】
ここで、マスク信号生成回路２６は、カレントミラー回路を構成するバイポーラトランジスタのベース電位を監視することによって、ノイズの発生を検知しマスク信号を生成している。しかし、ノイズの発生を検知する方法はこれに限らず、レベルシフト用ＭＯＳＦＥＴ１７６，１８６のソース電位を監視できれば良い。例えば、レベルシフト用ＭＯＳＦＥＴ１７６，１８６のソースとＧＮＤとの間に、カレントミラー回路に代えて抵抗を接続し、マスク信号生成回路２６は、抵抗両端の電位を監視することによってノイズの発生を検知しても良い。すなわち、マスク信号生成回路２６は、オン側ＭＯＳＦＥＴであるレベルシフト用ＭＯＳＦＥＴ１７６のソース電位とオフ側ＭＯＳＦＥＴであるレベルシフト用ＭＯＳＦＥＴ１８６のソース電位が共にＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号Ｍを生成する。
【００３９】
このように、ハイサイドゲート駆動回路１０３は、高圧側のインターロック回路２３によりノイズ発生時に出力を遮断することに加えて、低圧側のマスク信号生成回路２６によりノイズを監視している。
【００４０】
パルスステータス生成回路３１は、マスク期間中にオンパルスまたはオフパルスがＶＢレベルシフト回路１７，１８に入力されたか否かを判断する。ここで、マスク期間とは、マスク信号ＭがＨｉｇｈレベルとなる期間である。パルスステータス生成回路３１は、ＡＮＤゲート３１２，３１３、ＲＳフリップフロップ回路３１４，３１５を備えている。
【００４１】
ＡＮＤゲート３１２，３１３の一方の入力端子には、それぞれマスク信号Ｍが入力される。ＡＮＤゲート３１２の他方の入力端子には、レベルシフト用ＭＯＳＦＥＴ１７６のゲート信号Ａｇが２段のＮＯＴゲート２８，２７を経て入力される。ＡＮＤゲート３１３の他方の入力端子には、レベルシフト用ＭＯＳＦＥＴ１８６のゲート信号Ｂｇが２段のＮＯＴゲート３０，２９を経て入力される。
【００４２】
ＡＮＤゲート３１２の出力は、ＲＳフリップフロップ回路３１４のセット端子に入力される。ＡＮＤゲート３１３の出力は、ＲＳフリップフロップ回路３１５のセット端子に入力される。ＲＳフリップフロップ回路３１４のリセット端子には、リショット回路３６の出力信号Ｒｅが第２遅延回路３４を経て入力される。ＲＳフリップフロップ回路３１５のリセット端子には、リショット回路３７の出力信号Ｒｅが第２遅延回路３５を経て入力される。従って、ＲＳフリップフロップ回路３１４の出力信号ＳＴは、マスク期間中にレベルシフト用ＭＯＳＦＥＴ１７６のゲート信号ＡｇがＨｉｇｈレベルになったときにＨｉｇｈレベルになり、その後リショット信号ＲｅがＨｉｇｈレベルになってから第２遅延回路３４の遅延時間Ｄｅｌａｙ２が経過するまでＨｉｇｈレベルを維持する。また、ＲＳフリップフロップ回路３１５の出力信号ＳＴは、マスク期間中にレベルシフト用ＭＯＳＦＥＴ１８６のゲート信号ＢｇがＨｉｇｈレベルになったときにＨｉｇｈレベルになり、その後リショット信号ＲｅがＨｉｇｈレベルになってから第２遅延回路３５による遅延時間Ｄｅｌａｙ２が経過するまでＨｉｇｈレベルを維持する。言い換えれば、パルスステータス生成回路３１は、マスク信号Ｍとレベルシフト用ＭＯＳＦＥＴ１７６，１８６のゲート電位が共にＨｉｇｈレベルのときに、Ｈｉｇｈレベルとなるステータス信号を生成する。
【００４３】
リショット回路３６は、マスク期間中にオンパルスがＶＢレベルシフト回路１７に入力された場合、マスク期間の後にオンパルスをリショットする。リショット回路３６は、ＮＡＮＤゲート３６１，３６２，３６３と、ＡＮＤゲート３６４，３６５を備えている。ＮＡＮＤゲート３６１の一方の入力端子には、ディレイマスク信号ＭＤが入力される。このディレイマスク信号ＭＤは、マスク信号Ｍが第１遅延回路３２で遅延時間Ｄｅｌａｙ１だけ遅延した信号である。ＮＡＮＤゲート３６１の他方の入力端子には、ＲＳフリップフロップ回路３１４の出力信号ＳＴが入力される。ＮＡＮＤゲート３６２の一方の入力端子には、マスク信号Ｍが入力され、他方の入力端子には、ＲＳフリップフロップ回路３１４の出力信号ＳＴが入力される。ＮＡＮＤゲート３６１の出力端子は、ＮＡＮＤゲート３６３の一方の入力端子に接続される。ＮＡＮＤゲート３６３の他方の入力端子には、ＲＳフリップフロップ回路３１４の出力信号ＳＴが入力される。ＮＡＮＤゲート３６２の出力端子は、ＡＮＤゲート３６４の一方の入力端子に接続される。ＡＮＤゲート３６４の他方の入力端子には、ＲＳフリップフロップ回路３１４の出力信号ＳＴが入力される。ＡＮＤゲート３６５の一方の入力端子には、ＮＡＮＤゲート３６３の出力端子が接続され、他方の入力端子には、ＡＮＤゲート３６４の出力端子が接続される。ＡＮＤゲート３６５の出力端子からは、リショット信号Ｒｅが出力される。リショット信号Ｒｅは、ＯＲゲート１５と第２遅延回路３４に接続される。
【００４４】
リショット回路３６のリショット信号Ｒｅは、マスク信号ＭがＬｏｗレベルでディレイマスク信号ＭＤとＲＳフリップフロップ回路３１４の出力信号ＳＴがＨｉｇｈレベルであるときにＨｉｇｈレベルとなり、それ以外の条件ではＬｏｗレベルとなる。
【００４５】
リショット回路３７は、マスク期間中にオフパルスがＶＢレベルシフト回路１８に入力された場合に、マスク期間の後にオフパルスをリショットする。リショット回路３７は、ＮＡＮＤゲート３７１，３７２，３７３と、ＡＮＤゲート３７４，３７５を備えている。ＮＡＮＤゲート３７１の一方の入力端子には、ディレイマスク信号ＭＤが入力される。このディレイマスク信号ＭＤは、マスク信号Ｍが第１遅延回路３３で遅延時間Ｄｅｌａｙ１だけ遅延した信号である。ＮＡＮＤゲート３７１の他方の入力端子には、ＲＳフリップフロップ回路３１５の出力信号ＳＴが入力される。ＮＡＮＤゲート３７２の一方の入力端子には、マスク信号Ｍが入力され、他方の入力端子には、ＲＳフリップフロップ回路３１５の出力信号ＳＴが入力される。ＮＡＮＤゲート３７１の出力端子は、ＮＡＮＤゲート３７３の一方の入力端子に接続される。ＮＡＮＤゲート３７３の他方の入力端子には、ＲＳフリップフロップ回路３１５の出力信号ＳＴが入力される。ＮＡＮＤゲート３７２の出力端子は、ＡＮＤゲート３７４の一方の入力端子に接続される。ＡＮＤゲート３７４の他方の入力端子には、ＲＳフリップフロップ回路３１５の出力信号ＳＴが入力される。ＡＮＤゲート３７５の一方の入力端子には、ＮＡＮＤゲート３７３の出力端子が接続され、他方の入力端子には、ＡＮＤゲート３７４の出力端子が接続される。ＡＮＤゲート３７５の出力端子からは、リショット信号Ｒｅが出力される。リショット信号Ｒｅは、ＯＲゲート１６と第２遅延回路３５に接続される。
【００４６】
リショット回路３７のリショット信号Ｒｅは、マスク信号ＭがＬｏｗレベルでディレイマスク信号ＭＤとＲＳフリップフロップ回路３１５の出力信号ＳＴがＨｉｇｈレベルであるときにＨｉｇｈレベルとなり、それ以外の条件ではＬｏｗレベルとなる。
【００４７】
リショット回路３６，３７のリショット信号Ｒｅは、それぞれＯＲゲート１５を介してＶＢレベルシフト回路１７，１８に入力される。リショット信号Ｒｅは、マスク期間中にオンパルスがＶＢレベルシフト回路１７に、またはオフパルスがＶＢレベルシフト回路１８に入力された場合、マスク期間後の遅延時間Ｄｅｌａｙ１だけＨｉｇｈレベルになる。言い換えれば、リショット回路３６，３７は、マスク期間中にオンパルス又はオフパルスが第１パルスとしてＶＢレベルシフト回路１７，１８に入力された場合、第１パルスに代えて第２パルスをマスク期間後にＶＢレベルシフト回路１７，１８に入力（リショット）する。
【００４８】
リショット回路３６，３７は、マスク期間内にステータス信号ＳＴがＨｉｇｈレベルのとき、マスク期間後に第２パルスをＶＢレベルシフト回路１７，１８に入力する。
【００４９】
このように、実施の形態１のハイサイドゲート駆動回路１０３は、入力信号に同期した第１パルスを生成するオンパルス生成回路１１およびオフパルス生成回路１２と、第１パルスの基準電圧をハイサイドスイッチング素子の電源電圧にレベルシフトするＶＢレベルシフト回路１７，１８と、を備える。ＶＢレベルシフト回路１７，１８は、第１パルスにより駆動するレベルシフト用ＭＯＳＦＥＴ１７６，１８６を備える。ハイサイドゲート駆動回路１０３は、レベルシフト用ＭＯＳＦＥＴ１７６，１８６のソース電位がＨｉｇｈレベルとなる期間にＨｉｇｈレベルとなるマスク信号を生成するマスク信号生成回路２６と、マスク信号がＨｉｇｈレベルの期間であるマスク期間中にＶＢレベルシフト回路１７，１８に第１パルスが入力された場合、マスク期間後に第２パルスをＶＢレベルシフト回路１７，１８に入力するリショット回路３６，３７と、を備える。このように、ハイサイドゲート駆動回路１０３ではマスク期間中にＶＢレベルシフト回路１７，１８に入力された第１パルスが第２パルスとしてマスク期間後にＶＢレベルシフト回路１７，１８にリショットされるため、マスク期間中に第１パルスが出力回路２５へ不伝達となることを抑制できる。また、第１パルスの周期をマスク期間より短くすることが可能である。これにより、ハイサイド入力信号ＨＩＮが狭幅パルスである場合に、信号伝達時間の遅延を抑制し、ゲート駆動システムの効率を上げることができる。また、マスク期間は、ノイズｄＶ／ｄｔの発生期間として定められるため、ハイサイドスイッチング素子の動作環境により変化するが、マスク期間がどのように定められたとしても、マスク期間中に発生した正規信号の出力回路２５への不伝達を抑制できる。
【００５０】
＜Ｂ−２．ワイドバンドギャップ半導体＞
ハイサイドゲート駆動回路１０３によって駆動されるハイサイドスイッチング素子Ｑ１は、例えば珪素によって形成されるが、これに限らない。ハイサイドスイッチング素子Ｑ１は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体により形成されても良い。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、またはダイヤモンドである。
【００５１】
このようなワイドバンドギャップ半導体によって形成されたハイサイドスイッチング素子Ｑ１は、耐電圧性が高く、許容電流密度も高いため、素子の小型化が可能である。小型化されたハイサイドスイッチング素子Ｑ１を用いることにより、ハイサイドスイッチング素子Ｑ１を組み込んだ半導体モジュールの小型化が可能となる。
【００５２】
また、ワイドバンドギャップ半導体は珪素半導体と比べて高速に動作が可能であるため、ハイサイドスイッチング素子Ｑ１の高周波数動作が可能になる。実施の形態１のハイサイドゲート駆動回路１０３は、信号伝達時間の過剰な遅延、狭幅パルス入力の制限、デッドタイムｔｄｅａｄの増加、といった高周波数動作の阻害要因を解消するため、ワイドバンドギャップ半導体により形成されたハイサイドスイッチング素子Ｑ１の駆動に適している。
【００５３】
また、ワイドバンドギャップ半導体によって形成されたハイサイドスイッチング素子Ｑ１は耐熱性が高いため、ヒートシンクの放熱フィンの小型化が可能である。従って、ハイサイドスイッチング素子Ｑ１を含む半導体モジュールの小型化に貢献する。
【００５４】
また、ワイドバンドギャップ半導体によって形成されたハイサイドスイッチング素子Ｑ１は電力損失が低く高効率であるため、ハイサイドスイッチング素子Ｑ１を含む半導体モジュールの高効率化が可能になる。
【００５５】
なお、上記ではハイサイドスイッチング素子Ｑ１をワイドバンドギャップ半導体で構成することについて述べたが、ハイサイドスイッチング素子Ｑ１に逆並列接続される還流ダイオードＤ１をワイドバンドギャップ半導体で構成しても良い。ハイサイドスイッチング素子Ｑ１と還流ダイオードＤ１のいずれか一方がワイドバンドギャップ半導体で構成されていれば、上述の小型化、高周波数動作、高効率化といったワイドバンドギャップ半導体による効果を得ることができる。
【００５６】
＜Ｃ．実施の形態２＞
図６は、実施の形態２の半導体モジュール１０４を示す図である。半導体モジュール１０４は、実施の形態１のハイサイドゲート駆動回路１０３の６個を１つのパッケージに集積した６ｉｎ１モジュールである。６ｉｎ１モジュールは、ディスクリートモジュールと比較して、ワイヤ配線の容易性、および放熱構造に優れており、高周波数動作が可能である。
【００５７】
＜Ｄ．実施の形態３＞
実施の形態３は、実施の形態１のハイサイドゲート駆動回路１０３、または実施の形態２の半導体モジュールを電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、実施の形態３では、三相のインバータに本発明を適用した場合について説明する。
【００５８】
図７は、実施の形態３の電力変換システムの構成を示すブロック図である。実施の形態３の電力変換システムは、電源１００、電力変換装置２００、および負荷３００を備えている。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成され得る。例えば、直流系統、太陽電池、蓄電池で電源１００を構成してもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで電源１００を構成してもよい。また、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって、電源１００を構成してもよい。
【００５９】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図７に示すように、主変換回路２０１、駆動回路２０２、および制御回路２０３を備えている。主変換回路２０１は、直流電力を交流電力に変換して出力する。駆動回路２０２は、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
【００６０】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機である。
【００６１】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００６２】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。駆動回路２０２には、上述した実施の形態１のハイサイドゲート駆動回路１０３を適用する。
【００６３】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。制御回路２０３は、例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、制御回路２０３は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００６４】
本実施の形態に係る電力変換装置では、駆動回路２０２に実施の形態１のハイサイドゲート駆動回路１０３を適用するため、ＨＶＩＣの損失及び温度上昇の低減が可能であり、特に高周波数動作する半導体装置(モジュール)およびシステムを実現することができる。
【００６５】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【００６６】
また、電力変換装置２００の負荷３００は電動機に限定されない。例えば、電力変換装置２００は、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムの電源装置として用いても良いし、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いても良い。
【００６７】
なお、本発明は、その発明の範囲内において、各実施の形態を適宜、変形、または省略することが可能である。
【符号の説明】
【００６８】
１１  オンパルス生成回路、１２  オフパルス生成回路、１３，１４  ＶＣＣレベルシフト回路、１５，１６  ＯＲゲート、１７，１８  ＶＢレベルシフト回路、１９，２０，１７３，１８３  抵抗、２１，２２，２７，２８，２９，３０，２６１，２６２，２６３，２６４，２６６  ＮＯＴゲート、２３  インターロック回路、２４  ラッチ回路、２５  出力回路、２６  マスク信号生成回路、３１  パルスステータス生成回路、３２，３３  第１遅延回路、３４，３５  第２遅延回路、３６，３７  リショット回路、１００  ＨＶＩＣ、１０１，１０３  ハイサイドゲート駆動回路、１０２  ローサイドゲート駆動回路、１０４  半導体モジュール、１７１，１７２，１８１，１８２  ＭＯＳＦＥＴ、１７４，１７５，１８４，１８５  バイポーラトランジスタ、１７６，１８６  レベルシフト用ＭＯＳＦＥＴ、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、２６５，３６１，３６２，３６３，３７１，３７２，３７３  ＮＡＮＤゲート、３００  負荷、３１２，３１３，３６４，３６５，３７４，３７５  ＡＮＤゲート、３１４  ＲＳフリップフロップ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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