(57)【要約】【課題】出力の低下を抑制すること。【解決手段】高周波信号が入力する入力端子Ｉｎと接続する制御端子と、接地された第１端子と、出力端子Ｏｕｔと接続された第２端子と、を有し、前記高周波信号を増幅する第１トランジスタ１０と、一端が前記第２端子に他端が前記出力端子と接続され、前記第２端子から出力される出力信号の電圧を保持する第１時定数回路５０と、を具備する包絡線検波回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波信号が入力する入力端子と接続する制御端子と、接地された第１端子と、出力端子と接続された第２端子と、を有し、前記高周波信号を増幅する第１トランジスタと、
一端が前記第２端子に他端が前記出力端子と接続され、前記第２端子から出力される出力信号の電圧を保持する第１時定数回路と、
を具備する包絡線検波回路。
【請求項２】
前記制御端子に前記第１トランジスタがＢ級動作またはＣ級動作するようなバイアス電圧が印加される請求項１に記載の包絡線検波回路。
【請求項３】
前記時定数回路は、前記出力端子と前記第２端子との間の第１ノードに一端が接続され、他端が第１電源に接続された第１抵抗と、一端が前記第１ノードに接続され、他端が接地された第１キャパシタと、を備え、
前記時定数回路の時定数は前記高周波信号の周期より長い請求項１または２に記載の包絡線検波回路。
【請求項４】
前記入力端子に入力した前記高周波信号を差動信号に変換するバランと、
前記差動信号の一方が入力する制御端子と、接地された第１端子と、前記出力端子と接続された第２端子と、を有する第２トランジスタと、
一端が前記第２トランジスタの前記第２端子に他端が前記出力端子と接続され、前記第２トランジスタの前記第２端子から出力される出力信号の電圧を保持する第２時定数回路と、
前記第１時定数回路から出力される第１信号と前記第２時定数回路から出力される第２信号とを合成する合成回路と、
を具備し、
前記第１トランジスタの制御端子に前記差動信号の他方が入力する請求項１に記載の包絡線検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包絡線検波回路に関し、例えば高周波信号の包絡線を検出する包絡線検波回路である。
【背景技術】
【０００２】
ＦＥＴ（Field Effect Transistor）等のトランジスタを包絡線検波回路に用いることが知られている。ＦＥＴをダイオードとして用い包絡線を検出することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０６８７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、トランジスタをダイオードとして用いる場合、トランジスタは入力信号の包絡線を出力するものの、信号を増幅していない。このため、出力が低下する。
【０００５】
本包絡線検波回路は、出力の低下を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、高周波信号が入力する入力端子と接続する制御端子と、接地された第１端子と、出力端子と接続された第２端子と、を有し、前記高周波信号を増幅する第１トランジスタと、一端が前記第２端子に他端が前記出力端子と接続され、前記第２端子から出力される出力信号の電圧を保持する第１時定数回路と、を具備する包絡線検波回路である。
【発明の効果】
【０００７】
本包絡線検波回路によれば、出力の低下を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る包絡線検波回路の回路図である。
【図２】図２は、比較例１に係る回路を示す図である。
【図３】図３（ａ）および図３（ｂ）は、比較例１の回路における時間に対する入力信号および出力信号を示す模式図である。
【図４】図４は、実施例１における時間に対する出力信号を示す模式図である。
【図５】図５（ａ）および図５（ｂ）は、ＦＥＴがＡ級動作およびＡＢ級動作する場合の時間に対する出力電圧を示す図である。
【図６】図６は、実施例２に係る包絡線検波回路の回路図である。
【図７】図７は、比較例２に係る回路を示す図である。
【図８】図８（ａ）および図８（ｂ）は、図７の回路における時間に対する入力信号および出力信号を示す模式図である。
【図９】図９は、実施例２の変形例に係る包絡線検波回路を示す図である。
【図１０】図１０は、実施例２の変形例における時間に対する出力信号を示す模式図である。
【図１１】図１１は、実施例２における時間に対する出力信号を示す模式図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、高周波信号が入力する入力端子と接続する制御端子と、接地された第１端子と、出力端子と接続された第２端子と、を有し、前記高周波信号を増幅する第１トランジスタと、一端が前記第２端子に他端が前記出力端子と接続され、前記第２端子から出力される出力信号の電圧を保持する第１時定数回路と、を具備する包絡線検波回路である。
【００１０】
これにより、出力端子から入力端子に入力した高周波信号の包絡線を出力できる。第１トランジスタが入力信号を増幅するため、出力の低下を抑制できる。
【００１１】
前記制御端子に前記第１トランジスタがＢ級動作またはＣ級動作するようなバイアス電圧が印加されることが好ましい。これにより、出力信号の振幅を大きくできる。
【００１２】
前記時定数回路は、前記出力端子と前記第２端子との間の第１ノードに一端が接続され、他端が第１電源に接続された第１抵抗と、一端が前記第１ノードに接続され、他端が接地された第１キャパシタと、を備え、前記時定数回路の時定数は前記高周波信号の周期より長いことが好ましい。これにより、入力信号の包絡線を検出できる。
【００１３】
前記入力端子に入力した前記高周波信号を差動信号に変換するバランと、前記差動信号の一方が入力する制御端子と、接地された第１端子と、前記出力端子と接続された第２端子と、を有する第２トランジスタと、一端が前記第２トランジスタの前記第２端子に他端が前記出力端子と接続され、前記第２トランジスタの前記第２端子から出力される出力信号の電圧を保持する第２時定数回路と、前記第１時定数回路から出力される第１信号と前記第２時定数回路から出力される第２信号とを合成する合成回路と、を具備し、前記第１トランジスタの制御端子に前記差動信号の他方が入力することが好ましい。これにより、より包絡線に近い信号を出力できる。
【００１４】
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【実施例１】
【００１５】
［実施例１の回路の説明］
図１は、実施例１に係る包絡線検波回路の回路図である。図１に示すように、包絡線検波回路１００においてＦＥＴ１０のゲートは整合回路１２を介し入力端子Ｉｎに接続されている。整合回路１２は、キャパシタＣ２および分布定数線路Ｌ１からＬ３を含む。入力端子ＩｎとＦＥＴ１０のゲートとの間にキャパシタＣ２、分布定数線路Ｌ１およびＬ２が直列に接続されている。分布定数線路Ｌ１とＬ２の間のノードＮ２にはオープンスタブとして分布定数線路Ｌ３が接続されている。キャパシタＣ２は、主にＤＣ（Direct Current）カットキャパシタとして機能する。整合回路１２は、高周波信号の周波数において入力端子Ｉｎとゲートとのインピーダンスを整合させる回路である。整合回路１２の構成は適宜選択できる。
【００１６】
ノードＮ２には抵抗Ｒ２を介し電源１６が接続されている。電源１６はＦＥＴ１０のゲートにゲートバイアス電圧Ｖｇを印加する。抵抗Ｒ２は、高周波信号が電源１６に漏れることを抑制する。
【００１７】
ＦＥＴ１０のソースはグランド電位等の基準電位が供給された端子に接続されている。ＦＥＴ１０のドレインはキャパシタＣ３を介し出力端子Ｏｕｔに接続されている。キャパシタＣ３は主にＤＣカットキャパシタとして機能する。ドレインとキャパシタＣ３との間のノードＮ１には電源１４を介し抵抗Ｒ１が接続されている。電源１４はドレインにドレインバイアス電圧Ｖｄを印加する。ノードＮ１はキャパシタＣ１を介し接地されている。抵抗Ｒ１とキャパシタＣ１で時定数回路５０を形成している。入力端子Ｉｎに例えば準ミリ波またはミリ波等の高周波信号である入力信号３０が入力し、出力端子Ｏｕｔから入力信号３０の包絡線信号が出力信号３２として出力する。
【００１８】
抵抗Ｒ１およびＲ２の抵抗値は、例えばそれぞれ４００Ωおよび１ｋΩである。キャパシタＣ１からＣ３のキャパシタンスは、例えばそれぞれ０．４８５ｐＦ、０．４５３ｐＦおよび２．２μＦである。分布定数線路Ｌ１からＬ３の電気長は例えばそれぞれ０．００５９５×波長、０．０９２３×波長および０．０８９３×波長である。ドレインバイアス電圧Ｖｄは例えば２Ｖ、ゲートバイアス電圧Ｖｇは例えば０Ｖである。入力信号３０の周波数は例えば８０ＧＨｚである。
【００１９】
［実施例１の動作の説明］
まず、実施例１に係る包絡線検波回路の動作を説明するために、比較例１の動作について説明する。図２は、比較例１に係る回路を示す図である。図２に示すように、回路１１０において、ＦＥＴ１０のドレインが直接出力端子Ｏｕｔに接続されており、電源１４およびキャパシタＣ１は接続されていない。ドレインにはチョークコイル等を介しドレインバイアス電圧Ｖｄが印加されている。出力端子Ｏｕｔから出力信号３４が出力される。その他の構成は実施例１と同じであり説明を省略する。
【００２０】
図３（ａ）および図３（ｂ）は、比較例１の回路における時間に対する入力信号および出力信号を示す模式図である。図３（ａ）および図３（ｂ）において、横軸は任意単位（ａ．ｕ．）の時間、縦軸は電圧（Ｖ）を示す。図３（ａ）に示すように、入力端子Ｉｎに入力する入力信号３０はほぼ正弦波である。電源１６からゲートバイアス電圧Ｖｇとして−０．６Ｖが印加されている。これは、ＦＥＴ１０がＢ級動作するバイアス電圧である。図３（ｂ）に示すように、ＦＥＴ１０は、ゲート電圧が−０．６Ｖ以下ではオフする。
【００２１】
図３（ａ）および図３（ｂ）を参照し、時間ｔ１では入力信号３０は０Ｖである。このときＦＥＴ１０はオフのため出力信号３４はほぼＶｄすなわち２Ｖとなる。時間ｔ１とｔ２との間において入力信号３０が０Ｖより徐々に大きくなると、ＦＥＴ１０を流れる電流Ｉ２が徐々に増加し、出力端子Ｏｕｔの電位が低下する。これにより出力信号３４は徐々に小さくなる。
【００２２】
時間ｔ２において、入力信号３０がピークとなると、出力信号３４はボトムとなる。時間ｔ２からｔ３において入力信号３０が徐々に小さくなると出力信号３４が徐々に大きくなる。時間ｔ３からｔ４においては入力信号３０が０Ｖより小さくなる。このため、ＦＥＴ１０はオフし、出力信号３４はほぼドレインバイアス電圧Ｖｄとなる。
【００２３】
以上のように、回路１１０では、入力信号３０の電圧が０Ｖ以下では出力信号３４はほぼドレインバイアス電圧Ｖｄとなり、入力信号３０の電圧が０Ｖ以上では、出力信号３４は入力信号３０が反転増幅された信号となる。
【００２４】
次に図１の包絡線検波回路１００の動作を説明する。図４は、実施例１における時間に対する出力信号を示す模式図である。図３（ｂ）の回路１１０の出力信号３４を破線で示している。
【００２５】
図４に示すように、時間ｔ１において、入力信号３０が０Ｖのとき、ＦＥＴ１０はオフしており、ＦＥＴ１０のドレインからソースに電流Ｉ２は流れない。キャパシタＣ１に電源１４のドレインバイアス電圧Ｖｄ相当の電荷が蓄積されていれば、ノードＮ１と電源１４は同電位となり、抵抗Ｒ１にも電流Ｉ１は流れない。
【００２６】
時間ｔ１からｔ２において、入力信号３０が０Ｖより徐々に大きくなると、ＦＥＴ１０を流れる電流Ｉ２が徐々に増加する。キャパシタＣ１の電荷はＦＥＴ１０を介し電流Ｉ２としてグランドに流れる。よって、出力信号３２（すなわちノードＮ１の電位）は破線（回路１１０の出力信号３４）と同様に低下する。出力信号３２が下がると、電源１４から抵抗Ｒ１を介し電流Ｉ１が流れる。出力信号３２は電流Ｉ２とＩ１により定まる。
【００２７】
時間ｔ２からｔ３において、入力信号３０が小さくなると、電流Ｉ２が徐々に小さくなる。電源１４から抵抗Ｒ１を流れる電流Ｉ１により出力信号３２を大きくしようとするが、キャパシタＣ１に電荷が蓄積されてしまうため、出力信号３２は大きくならない。よって、出力信号３２は、時間ｔ２からほとんどかわらない。
【００２８】
時間ｔ３からｔ４において、入力信号３０が０Ｖ以下となりＦＥＴ１０がオフすると、電流Ｉ２は流れない。電流Ｉ１により出力信号３２を大きくしようとするが、キャパシタＣ１に蓄電されてしまい、出力信号３２はほぼ時間ｔ２の出力信号３２と変わらない。以上により、出力信号３２は入力信号３０の包絡線となる。
【００２９】
実施例１によれば、ＦＥＴ１０（第１トランジスタ）のゲート（制御端子）に高周波信号が入力する入力端子Ｉｎが接続する。ＦＥＴ１０のソース（第１端子）は接地され、ドレインは出力端子Ｏｕｔに接続されている。抵抗Ｒ１（第１抵抗）の一端はノードＮ１（第１ノード）に接続され、他端が電源１４（第１電源）に接続されている。キャパシタＣ１（第１キャパシタ）の一端がノードＮ１に接続され、他端が接地されている。時定数回路５０は、一端がドレインに他端が出力端子Ｏｕｔに接続され、ドレインから出力される出力信号の電圧を保持すればよい。
【００３０】
これにより、包絡線の検出が可能となる。ＦＥＴ１０は入力信号３０を反転増幅するため、出力の低下を抑制することができる。例えば、準ミリ波またはミリ波では、インピーダンスの不整合および／または伝送線路の損失により信号の損失が大きくなりやすい。このため、包絡線検波回路の出力が低下すると、包絡線信号がさらに小さくなってしまう。そこで、入力信号３０が準ミリ波またはミリ波の場合、実施例１の包絡線検波回路を用いることが好ましい。
【００３１】
上記動作においては、包絡線を検出するために、電流Ｉ１によりキャパシタＣ１を充電する時定数が十分大きいことが好ましい。抵抗Ｒ１の抵抗値Ｒ１およびキャパシタＣ１のキャパシタンスＣ１のとき時定数はＲ１×Ｃ１である。抵抗Ｒ１とキャパシタＣ１とで構成される時定数回路５０の時定数は、入力信号３０の周期以上が好ましく、周期の２倍以上がより好ましく、５倍以上がさらに好ましい。時定数が大きすぎると包絡線の速い変化を検出できない。よって、時定数は入力信号３０の周期の１／１００以下が好ましく、１／２０以下がより好ましい。
【００３２】
次に、ＦＥＴ１０がＢ級動作することが好ましい理由を説明する。図５（ａ）および図５（ｂ）は、ＦＥＴがＡ級動作およびＡＢ級動作する場合の時間に対する出力電圧を示す図である。図５（ａ）に示すように、ＦＥＴがＡ級動作のとき、入力信号３０のいずれの時間においてもＦＥＴ１０はオフしない。このため、図２の回路１１０の出力信号３４ｃは正弦波となる。Ａ級動作では、入力信号３０が入力しない場合でもＦＥＴ１０には電流Ｉ２が流れる。このため、出力電圧はＶｄ／２程度となる。入力信号３０が入力すると、キャパシタＣ１に蓄積された電荷はＦＥＴ１０を介して移動できる。このため、図１の出力信号３２ｃとしては正弦波となる。キャパシタＣ１により高周波信号は減衰するため、出力信号３２ｃの振幅は小さくなる。結果として、出力は正弦波であり、包絡線には成らない。
【００３３】
図５（ｂ）に示すように、ＦＥＴ１０がＡＢ級動作のとき、入力信号３０の低い時間においてＦＥＴ１０がオフする。このため、図２の回路１１０の出力信号３４ｄは２Ｖ以上とはならない。しかし、ＦＥＴ１０がオフしている時間が短いためＡ級動作と同様に、キャパシタＣ１の電荷がＦＥＴ１０を介してグランドに流れる時間が長くなる。これにより、Ａ級動作と同様に、出力信号３２ｄの振幅は小さくなる。結果として包絡線の振幅が小さくなる。
【００３４】
以上のように、ＦＥＴ１０のゲートにＦＥＴ１０がＢ級動作するようなバイアス電圧が印加されることが好ましい。
【００３５】
入力信号３０が入力しない場合にＦＥＴ１０に電流Ｉ２が流れないためには、ＦＥＴ１０はＣ級動作でもよい。これにより、出力信号の振幅を大きくできる。
【実施例２】
【００３６】
［実施例２の回路の説明］
図６は、実施例２に係る包絡線検波回路の回路図である。図６に示すように、包絡線検波回路１０２は、バラン２０、回路２２および２４を主に備えている。バラン２０は入力端子Ｉｎから入力した入力信号３０を位相が互いに反転した差動信号である入力信号３０ａおよび３０ｂに変換する。回路２２および２４は各々実施例１の包絡線検波回路１０２である。時定数回路５２ａは回路２２の抵抗Ｒ１とキャパシタＣ１で構成され、時定数回路５２ｂは回路２４の抵抗Ｒ１とキャパシタＣ１で構成されている。回路２２および２４のＦＥＴ１０のドレインはノードＮ３で結合し、回路２２および２４のキャパシタＣ３は共有されている。回路２２および２４の電源１４は共有されている。その他の回路２２および２４の構成は実施例１と同じであり説明を省略する。
【００３７】
バラン２０が出力する差動信号のうち一方の入力信号３０ａは回路２２の整合回路１２を介しＦＥＴ１０のゲートに入力する。バラン２０が出力する差動信号のうち他方の入力信号３０ｂは回路２４の整合回路１２を介しＦＥＴ１０のゲートに入力する。回路２２および回路２４のＦＥＴ１０のドレインはノードＮ３に共通に接続される。ノードＮ３と出力端子Ｏｕｔとの間にキャパシタＣ３が接続されている。ノードＮ３で結合した高周波信号はキャパシタＣ３を介し出力端子Ｏｕｔから出力信号３２として出力される。回路２２および２４の抵抗Ｒ１に共通に電源１４が接続されている。その他の構成は実施例１と同じであり説明を省略する。
【００３８】
［実施例２の動作の説明］
実施例２に係る包絡線検波回路の動作を説明するため、比較例２に係る回路の動作について説明する。図７は、比較例２の回路を示す図である。図７に示すように、回路１１２は回路２６および２７を備えている。回路２６および２７内のドレインはキャパシタＣ３を介しそれぞれ出力端子Ｏｕｔ１およびＯｕｔ２に接続されている。出力端子Ｏｕｔ１およびＯｕｔ２からそれぞれ出力信号３６ａおよび３６ｂが出力する。電源１４およびキャパシタＣ１は接続されていない。ドレインにはチョークコイル等を介しドレインバイアス電圧Ｖｄが印加されている。その他の構成は実施例２と同じであり説明を省略する。
【００３９】
図８（ａ）および図８（ｂ）は、比較例２における時間に対する入力信号および出力信号を示す模式図である。図８（ａ）に示すように、回路２６および２７に入力する入力信号３０ａおよび３０ｂの位相差は約１８０°であり、振幅はほぼ同じである。出力信号３６ａおよび３６ｂは、図３（ｂ）と同様に、入力信号３０ａおよび３０ｂが０Ｖ以下のとき、出力信号３６ａおよび３６ｂはほぼＶｄで一定となる。入力信号３０ａおよび３０ｂが０Ｖ以上のとき、出力信号３６ａおよび３６ｂはそれぞれ入力信号３０ａおよび３０ｂが反転増幅された信号となる。
【００４０】
図９は、実施例２の変形例に係る包絡線検波回路を示す図である。図９に示すように、回路１１４は回路２８および２９を備えている。回路２８および２９内のノードＮ１に抵抗Ｒ１を介し電源１４が接続されている。ノードＮ１はキャパシタＣ１を介し接地されている。出力端子Ｏｕｔ１およびＯｕｔ２からそれぞれ出力信号３８ａおよび３８ｂが出力される。時定数回路５４ａは回路２８の抵抗Ｒ１とキャパシタＣ１で構成され、定数回路５４ｂは回路２９の抵抗Ｒ１とキャパシタＣ１で構成されている。その他の構成は図７の回路１１２と同じであり説明を省略する。
【００４１】
図１０は、実施例２の変形例における時間に対する出力信号を示す模式図である。図１０に示すように、抵抗Ｒ１およびキャパシタＣ１を設けることで、出力信号３８ａおよび３８ｂとしてそれぞれ回路１１２の出力信号３６ａおよび３６ｂの包絡線が出力される。
【００４２】
図１１は、実施例２における時間に対する出力信号を示す模式図である。図１１に示すように、ノードＮ３において、回路１１４の出力信号３８ａおよび３８ｂが合成され、出力信号３２が出力される。出力信号３８ａと３８ｂとが合成されるため、出力信号３２はより包絡線に近い信号となる。
【００４３】
実施例２によれば、バラン２０は、入力端子Ｉｎに入力した高周波信号を差動信号である入力信号３０ａおよび３０ｂに変換する。回路２２は、実施例１と同様に、ＦＥＴ１０（第１トランジスタ）、抵抗Ｒ１（第１抵抗）およびキャパシタＣ１（第１キャパシタ）を有する。回路２２の抵抗Ｒ１およびキャパシタＣ１は時定数回路５２ａ（第１時定数回路）を構成する。回路２４は、実施例１と同様に、ＦＥＴ１０（第２トランジスタ）、抵抗Ｒ１（第２抵抗）およびキャパシタＣ１（第２キャパシタ）を有する。回路２４の抵抗Ｒ１およびキャパシタＣ１は時定数回路５２ｂ（第２時定数回路）を構成する。差動信号の一方の入力信号３０ｂは回路２４に入力し、他方の入力信号３０ａは回路２２に入力する。
【００４４】
これにより、出力端子Ｏｕｔに出力される出力信号３２は実施例１より包絡線に近い信号となる。実施例１と同様に、回路２２および２４内のＦＥＴ１０はＢ級動作またはＣ級動作することが好ましく、Ｂ級動作することがより好ましい。回路２２および２４内の抵抗Ｒ１とキャパシタＣ１とで構成される時定数回路５２ａおよび５２ｂの時定数は入力信号３０の周期より長いことが好ましい。
【００４５】
実施例１および２において、トランジスタとしてＦＥＴを例に説明したが、トラジスタはバイポーラトランジスタでもよい。この場合、第１端子、第２端子および制御端子は、それぞれエミッタ、コレクタおよびベースとなる。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４７】
１０  ＦＥＴ
１２  整合回路
１４、１６  電源
２０  バラン
２２、２４、２６−２９  回路
３０、３０ａ、３０ｂ  入力信号
３２、３２ｃ、３２ｄ、３４、３４ｃ，３４ｄ、３６、３６ａ、３６ｂ、３８ａ、３８ｂ  出力信号
５０、５２ａ、５２ｂ、５４ａ、５４ｂ  時定数回路
１００、１０２  包絡線検波回路
１１０、１１２、１１４  回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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