(57)【要約】【課題】高精度の半導体抵抗回路を提供する。【解決手段】複数の金属配線で上部を覆われる複数の抵抗素子群を覆うように、金属配線と抵抗素子群の間に金属配線よりも高い膜応力をもつ絶縁膜を配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成したシリコン酸化膜からなる第１の絶縁膜と、
前記第１の絶縁膜上に形成した多結晶シリコン薄膜で構成される、低濃度不純物領域と高濃度不純物領域を有する複数の抵抗素子と、
前記複数の抵抗素子の表面に接して覆う高応力絶縁膜と、
前記高応力絶縁膜の周囲を覆う第２の絶縁膜と、
前記複数の抵抗素子の低濃度不純物領域を覆うように形成し、その一端を前記複数の抵抗素子の一端と電気的に接続した複数の金属配線と、
を有し、
前記高応力絶縁膜は、前記複数の抵抗素子が配置された領域において、前記複数の金属配線よりも広い領域に形成されており、前記複数の金属配線より高い圧縮もしくは引っ張り応力を有する事を特徴とする半導体装置。
【請求項２】
５００ＭＰａ以上の圧縮もしくは引っ張り応力を有する前記高応力絶縁膜を有する事を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高応力絶縁膜が、ＳｉＣ、ＳｉＯＮ、ＳｉＣＮのいずれひとつからなる一層膜、あるいは、異なる膜を組み合わせた多層膜からなる事を特徴とする請求項２記載の半導体装置。
【請求項４】
前記高応力絶縁膜が減圧ＣＶＤ法により作成されたシリコン窒化膜である事を特徴とする請求項２記載の半導体装置。
【請求項５】
前記高応力絶縁膜の厚さが０．１５ｕｍ以上である事を特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、半導体装置に用いられる抵抗回路に関する。
【背景技術】
【０００２】
半導体装置あるいは半導体集積回路において用いられる抵抗には、単結晶シリコン半導体基板に半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる多結晶シリコン抵抗などがある。
【０００３】
図２（ａ）は、従来の多結晶シリコンからなる抵抗素子を平面的に並べた抵抗回路の平面図、図２（ｂ）は図２（ａ）のＡ−Ａ‘に沿った断面図を表している。
抵抗素子を構成する多結晶シリコン膜には高濃度不純物領域６及び低濃度不純物領域７を形成する。抵抗素子の抵抗値は高抵抗となる低濃度不純物領域７の不純物濃度で決まる抵抗率及びその長さ・幅で決定し、高濃度不純物領域６は金属配線とのオーミック接続を取るために用いる。
【０００４】
抵抗素子上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０によりそれぞれの抵抗素子の電気的な接続が行われる。そして半導体集積回路に用いる抵抗回路は、図２の抵抗素子を金属配線を介して複数直列または並列接続して例えば図３のように同一基板表面に形成する。
【０００５】
抵抗素子上に形成する中間絶縁膜８は、ボロンまたはリンを含み、８５０℃以上の熱処理を経ることで平坦化され、半導体集積回路内の膜パターンによる高低段差を軽減させる。さらに、金属配線を形成した後には、その上に保護膜としてシリコン窒化膜などの膜１１が設けられる。
【０００６】
この抵抗回路を構成する抵抗素子は、幅や長さなどの平面的な形状を全て同一にレイアウトさせる。そうすることで形状を決定するエッチング加工プロセス時の形状ばらつきをそれぞれの抵抗素子が等しく受ける事になり、抵抗素子同士の抵抗比率を一定に保つ事が出来る。
【０００７】
その際、抵抗素子の抵抗値及び、抵抗素子間の比率を、抵抗回路の要求に応じて変えるには、図３のように同一形状の抵抗素子を並列または直列に結線する事で実現させる。ここで図３の４Ｒ，  ２Ｒ，  １Ｒ，  １／２Ｒ（Ｒは１本の抵抗素子の抵抗値）の抵抗値をもった抵抗回路を実現させるためにそれぞれ、抵抗素子４本の直列接続、抵抗素子２本の直列接続、抵抗素子１本、抵抗素子２本の並列接続、と結線し、複数の抵抗素子からなる抵抗群２０１〜２０４を以って抵抗値を調整し抵抗回路を構成する事で、所望の抵抗比率及びその抵抗比率の高精度化を両立させている。
【０００８】
また抵抗値の高精度化のためには、加工形状の均一化の他に、周囲電圧の影響の低減とその安定化を図ることが必要である。何故なら多結晶シリコン薄膜は半導体であるので、周囲の電位により空乏・蓄積現象を起こし抵抗値が変化するためである。その解決手段も図２には盛り込まれている。
【０００９】
まず図２（ａ）では、抵抗回路の各抵抗群の上に金属配線を形成し、一定の電圧を印加する事で、抵抗素子の周囲の電圧を安定させ、抵抗素子の空乏・蓄積の程度を一定値に固定化させている。また図２（ｂ）に見られるように抵抗素子上の金属配線が中間絶縁膜８を介して抵抗素子を覆うようにそれぞれの抵抗素子群上に形成している。
【００１０】
次にその抵抗素子上の金属配線の電位は各抵抗群の一端子からの電位を与える事で、その抵抗群がもつ電位と近い電位を印加し周囲電圧の影響を最小化し空乏・蓄積の程度を最小化している。
【００１１】
一方、この図では抵抗素子群の下側、半導体基板内には特別な措置を行なっていないが、ここに抵抗群毎に下側にＷｅｌｌ領域や多結晶シリコン電極を形成しその電位を各抵抗素子群の一端子から与えると言う手法もとられることがある。この手法は抵抗回路に印加する電圧が大きいほど精度維持効果が高い。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０９−３２１２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来の半導体装置における抵抗素子の作成については以下のような課題があった。
から決まる膜応力を有している。そのため、抵抗素子群毎に金属配線を形成した場合にその面積に応じた応力が下の抵抗素子群にかかりピエゾ抵抗効果で多結晶シリコン抵抗値が変化し、結果としてそれぞれの抵抗素子群の抵抗値が所望の設計値からずれてしまい、抵抗回路の抵抗比のバランスが損なわれてしまう。
【００１４】
この応力は金属の種類によっても変わり、高融点金属のような熱により収縮しやすい膜を採用すると上記影響が顕著となる。
そのため、抵抗群毎に異なった金属膜を形成する従来の抵抗回路は抵抗比の高精度化が困難であるという問題点を有している。
【課題を解決するための手段】
【００１５】
本発明は上記課題を解決するために、以下のようにした。すなわち、
半導体基板と、前記半導体基板上に形成したシリコン酸化膜からなる第１の絶縁膜と、前記第１の絶縁膜上に形成した多結晶シリコン薄膜で構成される、低濃度不純物領域と高濃度不純物領域を有する複数の抵抗素子と、前記複数の抵抗素子の表面に接して覆う高応力絶縁膜と、前記高応力絶縁膜の周囲を覆う第２の絶縁膜と、前記複数の抵抗素子の低濃度不純物領域を覆うように形成し、その一端を前記複数の抵抗素子の一端と電気的に接続した複数の金属配線と、を有し、前記高応力絶縁膜は、前記複数の抵抗素子が配置された領域において、前記複数の金属配線よりも広い領域に形成されており、前記複数の金属配線より高い圧縮もしくは引っ張り応力を有する事を特徴とする半導体装置とした。
【００１６】
また、５００ＭＰａ以上の圧縮もしくは引っ張り応力を有する前記高応力絶縁膜を有する事を特徴とする半導体装置とした。
また、前記高応力絶縁膜が、ＳｉＣ、ＳｉＯＮ、ＳｉＣＮのいずれひとつからなる一層膜、あるいは、異なる膜を組み合わせた多層膜からなる事を特徴とする半導体装置とした。
【００１７】
また、前記高応力絶縁膜が減圧ＣＶＤ法により作成されたシリコン窒化膜である事を特徴とする半導体装置とした。
また、前記高応力絶縁膜の厚さが０．１５ｕｍ以上である事を特徴とする半導体装置とした。
【発明の効果】
【００１８】
本発明によれば、金属配線の応力による影響を受けない、高精度の抵抗素子を内蔵した半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施例の抵抗回路を示す模式平面図及び模式断面図である。
【図２】従来の抵抗回路を示す模式平面図及び模式断面図である。
【図３】抵抗回路の回路図の一例である。
【図４】本発明の第２の実施例の抵抗回路を示す模式平面図及び模式断面図である。
【図５】本発明の第１の実施例の抵抗回路を作成するための工程フロー断面図である。
【図６】図５に続く、本発明の第１の実施例の抵抗回路を作成するための工程フロー断面図である。
【図７】本発明の第２の実施例の抵抗回路を作成するための工程フロー断面図である。
【図８】図７に続く、本発明の第２の実施例の抵抗回路を作成するための工程フロー断面図である。
【発明を実施するための形態】
【００２０】
以下に、この発明の実施の形態を図面に基づいて説明する。図１（ａ）は、本発明の多結晶シリコンからなる半導体装置となる抵抗素子を平面的に並べた抵抗回路の平面図、図１（ｂ）は図１（ａ）のＢ−Ｂ‘に沿った断面図を表している。
【００２１】
この抵抗回路を構成する抵抗素子の電気的結線は図３の回路図に示す通りである。例えば、端子１０１と端子１０２の間には抵抗素子が４本直列に接続されている。
この抵抗回路を構成する抵抗素子は、図１（ｂ）に示すように半導体基板１上の、平坦な厚い酸化膜２の上に堆積した多結晶シリコン膜で形成しているが、その上にさらに高応力絶縁膜１２を抵抗素子の上面及び側面を充分に覆うように堆積している。
【００２２】
抵抗素子を構成する多結晶シリコンには高濃度不純物領域６及び低濃度不純物領域７を形成しており、抵抗素子の抵抗値を高抵抗となる低濃度不純物領域７の不純物濃度及びその長さ・幅のサイズで決定し、高濃度不純物領域６は金属配線１０とのオーミック接続を取るために用いる事は従来と同様である。
【００２３】
抵抗素子及び絶縁膜１２上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。このときこのコンタクトホールは図示しないが、中間絶縁膜８及び抵抗素子上の高応力絶縁膜１２の両方を貫通し、抵抗素子を構成する多結晶シリコンに達し、電気的接続を得ている。
【００２４】
金属配線１０の一部は、複数の抵抗素子からなる複数の抵抗群２０１〜２０４に対し、抵抗素子の抵抗値を決める低濃度不純物領域７上を覆うように別々に形成され、抵抗群の近傍の端子と接続する事により抵抗素子周囲の電圧を安定化させ、抵抗素子の抵抗比を高精度化している事も従来と同様である。
【００２５】
ところで、この金属配線を構成する膜はＳｉを含有するＡｌ−Ｓｉの場合、形成方法にもよるが、形成温度と線膨張係数などに由来する膜応力を有し、その値は一般に１００ＭＰａ程度である。この応力は中間絶縁膜８を介して、下の抵抗素子群に影響を及ぼし、ピエゾ抵抗効果による抵抗値変動を引き起こす。そのため上述のように抵抗群毎に金属配線を異なる面積で形成しているためその面積によって応力値が変わり、抵抗群の抵抗比が所定の設計値からずれ、抵抗回路精度の悪化を招いていた。
【００２６】
さらに、微細プロセスになると一般的にＡｌ系配線の下地にバリア効果をもつ例えばＴｉ系などの高融点金属膜を積層するが、この高融点金属はその後の熱処理により収縮し、条件にもよるが２００〜５００ＭＰａ程度の膜応力をもつことになる。その場合先のピエゾ抵抗効果がより強くかかり、それぞれの抵抗群の抵抗比のずれをより大きくするよう作用し、抵抗回路精度のさらなる悪化を引き起こしていた。
【００２７】
その解決のために本発明では、金属配線よりも膜応力値の高い高応力絶縁膜１２を全ての抵抗素子を覆うように形成する事で、面積の異なった金属配線の異なる膜応力の影響を排除しながら、抵抗素子の周囲電圧の安定化を両立させ、高精度な抵抗回路を実現している。
【００２８】
高応力絶縁膜１２としては数１００ＭＰａ以上の膜応力を有する事が望ましく、例えばＳｉ3Ｎ4やＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどの材質の膜が挙げられる。これらの膜をひとつ用いた一層膜でも良いし、複数の膜からなる多層膜としても良い。特に減圧ＣＶＤ法で作製したＳｉ3Ｎ4は緻密度が高く、０．１５ｕｍ堆積すると１０００ＭＰａ程度の膜応力を実現でき、形成の容易性や半導体プロセスへの親和性からも本発明にとって好ましい。熱窒化膜はより緻密に形成できるが、高い応力を得るための厚い膜厚形成に限界があるので本発明にとっては好ましくない。
【００２９】
次に、図５（ａ）から図６（ｆ）を用いて、本発明による図１の抵抗回路の構造の製造方法を説明する。
最初に、半導体基板１を用意し、ＬＯＣＯＳ酸化による熱酸化膜などの絶縁膜２を半導体基板１上に形成する（図５（ａ））。
【００３０】
次に、抵抗素子を構成する多結晶シリコン薄膜を堆積し、抵抗素子の抵抗率を設定するための不純物注入を半導体基板上の多結晶シリコン膜内に全面に行う。抵抗素子の抵抗率はこの不純物注入量により調整される。不純物はＮ型であるリンやヒ素、Ｐ型であるボロンやＢＦ2などを用い、その不純物注入量は所望の抵抗率によるが１×１０15から５×１０19ａｔｏｍｓ／ｃｍ3に設定する。
【００３１】
次に、多結晶シリコン薄膜をドライエッチング法などで加工し、抵抗素子７の形状を決定させる。このとき各抵抗素子は同じ形状・同じ間隔に設定しておく事で、フォトパターニングのばらつきやエッチング時のプラズマ条件に変動があっても、各抵抗素子が同様の影響を受け、抵抗比の変動を抑制できる（図５（ｂ））。
【００３２】
次に、本発明特有の、金属膜に比べて高い応力をもつ薄膜、例えばＳｉ3Ｎ4やＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどからなる高応力絶縁膜１２を、ＬＰＣＶＤやスパッタなど、任意の方法で抵抗素子を含めた半導体基板上に一層の膜あるいは多層の膜として堆積し、抵抗素子以外の部分をエッチング除去する（図５（ｃ））。この方法により、抵抗素子の半導体基板側を除く上面及び側面に高応力絶縁膜１２を密着させている。
【００３３】
次に、図示はしないが、別のフォトマスク工程を経て多結晶シリコン内の一部に高濃度不純物領域６をイオン注入法により形成する。
次に、半導体基板上に中間絶縁膜８を形成する（図６（ａ））。形成方法は、リンまたはボロンを含む酸化膜を堆積した後、８５０℃以上の熱処理で平坦化するリフロー法を始め、エッチバック法やＣＭＰ法などを用いて堆積した絶縁膜を平坦化する。
【００３４】
次に、図示はしないが、フォトマスク工程を経てコンタクトホールを、抵抗素子の端子部分に先の高応力薄膜を貫通し抵抗素子に達するまでドライエッチングにて形成する。
次に、金属膜の堆積を行う。金属膜はＡｌを主体としてＳｉを含有するＡｌＳｉや、Ｃｕを含有するＡｌＣｕ、ＡｌＳｉＣｕなどを必要に応じて選ぶ。さらにその金属薄膜の下地に必要に応じてＴｉ系などの高融点金属薄膜を形成する。その後フォトマスク工程を経て、金属配線１０の形成を行う（図６（ｂ））。
【００３５】
最後に、最終保護膜であるパッシベーション膜１１の堆積及びパターン形成により、本発明の抵抗素子を含む抵抗回路が完成する（図６（ｃ））。
また、図４（ａ）は、本発明の別の実施例の、多結晶シリコンからなる抵抗素子を平面的に並べた抵抗回路の平面図、図４（ｂ）は図４（ａ）のＣ−Ｃ‘に沿った断面図を表している。
この抵抗回路を構成する抵抗素子の電気的結線は図３の通りである。
【００３６】
図４の実施例では、半導体基板１上の平坦な厚い酸化膜２と、抵抗素子を形成する多結晶シリコン膜との間に、金属配線よりも膜応力値の高い絶縁膜１２をそれぞれの抵抗素子と同一形状で配置している。さらにその抵抗素子の上に、先と同様の金属配線よりも膜応力値の高い絶縁膜１２を全ての抵抗素子を覆うように形成させている。そうする事で、それぞれの抵抗素子の上下左右全ての方向を包むように高応力絶縁膜を配置することとなり、抵抗素子の全ての面の膜と膜の間の応力状態を一律・安定化させることが出来る。こうすることで、金属薄膜だけでなくそれ以外の外部からの応力印加の影響を抑制でき、ピエゾ抵抗効果による抵抗変動を低減している。
【００３７】
さらに、図１に比べ、温度変動による抵抗素子上下の応力変化を抑制でき、抵抗素子の上面と底面の応力差による剥れやクラックなどの物理的な変動に対する信頼性を高めている。
【００３８】
次に、図７（ａ）から図８（ｅ）を用いて、本発明による図４の抵抗回路の構造の製造方法を説明する。
図１と同じように最初に半導体基板１を用意し、ＬＯＣＯＳ酸化による熱酸化膜などの絶縁膜２を半導体基板１上に形成する（図７（ａ））。
【００３９】
次に、本発明特有の、金属膜に比べて高い応力をもつ薄膜、例えばＳｉ3Ｎ4やＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどからなる薄膜１２を任意の方法で堆積し、次いで、後に抵抗素子となる多結晶シリコン膜１４を堆積し、その後抵抗素子の抵抗率を設定するための不純物注入を半導体基板上の多結晶シリコン膜内に全面に行う。抵抗素子の抵抗率はこの不純物注入量により調整される。注入不純物の種類や注入量は図５（ｂ）で説明したのと同様、必要に応じて任意に設定する（図７（ｂ））。
【００４０】
次に、抵抗素子７の形状をドライエッチング法などで加工・形成するが、このとき抵抗素子下の高応力絶縁膜も同時にセルフアライン的にエッチング加工する（図７（ｃ））。
次に、本発明特有の、金属膜に比べて高い応力をもつ薄膜、例えばＳｉ3Ｎ4やＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどからなる堆積薄膜１２を、任意の方法で抵抗素子を含めた半導体基板に堆積し、抵抗素子以外の部分をエッチング除去する（図８（ａ））。
【００４１】
次に、図示はしないが、別のフォトマスク工程を経て多結晶シリコン内に高濃度不純物領域６をイオン注入法により形成する。
次に、詳細は省くが、一般の半導体の製造と同様に、中間絶縁膜８、コンタクトホール、金属配線１０形成を経て、最終保護膜であるパッシベーション膜１１の堆積及びパターン形成により、本発明の抵抗素子を含む抵抗回路が完成する（図８（ｂ））。
【００４２】
なお、また本発明における抵抗素子を構成する膜については多結晶シリコン膜に限定されるものではなく、他の半導体系薄膜や薄膜金属抵抗などにも応用できる事はいうまでもない。
【符号の説明】
【００４３】
１    半導体基板
２    酸化膜
３    ゲート絶縁膜
４    ソース・ドレイン領域
５    ゲート電極
６    多結晶シリコン高濃度不純物領域
７    多結晶シリコン低濃度不純物領域
８    中間絶縁膜
９    コンタクトホール
１０  金属配線
１１  パッシベーション膜
１２  高応力絶縁膜
１３  ビアホール
１４  多結晶シリコン薄膜
１５  層間絶縁膜
１０１〜１０５  抵抗回路より任意の電位を引き出す各々の端子
２０１〜２０４  抵抗素子からなる抵抗群
【図１】
2018067734.tif 000003
【図２】
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【図３】
2018067734.tif 000005
【図４】
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【図５】
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【図６】
2018067734.tif 000008
【図７】
2018067734.tif 000009
【図８】
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