(57)【要約】【課題】複数種類のインタフェース回路を搭載したメモリシステムを提供する。【解決手段】一実施形態のメモリシステムは、第１インタフェース回路2と、第２インタフェース回路3と、複数のメモリセルを含むメモリセルアレイ110と、メモリセルアレイ110に対する書き込み動作を制御する制御回路440とを具備し、第１及び第２インタフェース回路2, 3は、いずれか一方が選択的に動作し、制御回路440は、第１インタフェース回路2が選択されている場合、第１インタフェース回路2が受信したデータをメモリセルアレイ110に書き込み、第２インタフェース回路3が選択されている場合、第２インタフェース回路3が受信したデータをメモリセルアレイ110に書き込み、第１及び第２インタフェース回路2, 3、メモリセルアレイ110、及び制御回路440は、同一の半導体基板上に設けられている。【選択図】図２
2018022383.tif 000002
【特許請求の範囲】
【請求項１】
ホスト機器からチップセレクト信号を受信し、前記チップセレクト信号がアサートされたタイミングに基づいて前記ホスト機器から受信した信号をコマンドとして認識する第１インタフェース回路と、
前記ホスト機器からコマンドラッチイネーブル信号を受信し、前記コマンドラッチイネーブル信号がアサートされている間に受信した信号をコマンドとして認識する第２インタフェース回路と、
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに対する書き込み動作を制御する制御回路とを具備し、
前記第１及び第２インタフェース回路は、いずれか一方が選択的に動作し、
前記制御回路は、前記第１インタフェース回路が選択されている場合、前記第１インタフェース回路が受信したデータを前記メモリセルアレイに書き込み、前記第２インタフェース回路が選択されている場合、前記第２インタフェース回路が受信したデータを前記メモリセルアレイに書き込み、
前記第１及び第２インタフェース回路、前記メモリセルアレイ、及び前記制御回路は、同一の半導体基板上に設けられている
ことを特徴とするメモリシステム。
【請求項２】
前記チップセレクト信号を受信する第１端子と、
第２端子と、
前記コマンドラッチイネーブル信号を受信する第３端子と、
複数の第４端子とを更に具備し、
前記第１インタフェース回路は、前記第１端子を介して前記チップセレクト信号を受信し、前記第１インタフェース回路がコマンドとして認識する前記信号を前記第２端子を介して受信し、
前記第２インタフェース回路は、前記第３端子を介して前記コマンドラッチイネーブル信号を受信し、前記第２インタフェース回路がコマンドとして認識する前記信号を前記複数の第４端子を介して受信し、
前記第１乃至第４端子は、前記同一の半導体基板上に設けられる
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記同一の半導体基板上に設けられた複数の端子を更に具備し、
前記第１インタフェース回路は、前記チップセレクト信号を含む複数の第１信号を前記複数の端子のうちの第１端子群を介して受信し、
前記第２インタフェース回路は、前記コマンドラッチイネーブル信号を含む複数の第２信号を前記複数の端子のうちの第２端子群を介して受信し、
前記第１端子群と前記第２端子群とは、少なくとも一部の端子が共通している  
ことを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記ホスト機器から受信したコマンドによって、前記第１及び第２インタフェース回路のいずれか一方を選択する
ことを特徴とする請求項１または３に記載のメモリシステム。
【請求項５】
前記第１インタフェース回路は、Serial Peripheral Interfaceに準拠し、
前記第２インタフェース回路は、ＮＡＮＤ型フラッメモリのインタフェースに準拠している
ことを特徴とする請求項１乃至４のいずれか１項に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
記憶デバイスとして、ＮＡＮＤ型フラッシュメモリが広く知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Toshiba Datasheet, TC58NVG0S3HTA00, 2012年8月31日
【非特許文献２】Toshiba Datasheet, TC58BVG0S3HTA00, 2012年8月31日
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数種類のインタフェース回路を搭載したメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、ホスト機器からチップセレクト信号を受信し、前記チップセレクト信号がアサートされたタイミングに基づいて前記ホスト機器から受信した信号をコマンドとして認識する第１インタフェース回路と、前記ホスト機器からコマンドラッチイネーブル信号を受信し、前記コマンドラッチイネーブル信号がアサートされている間に受信した信号をコマンドとして認識する第２インタフェース回路と、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに対する書き込み動作を制御する制御回路とを具備し、前記第１及び第２インタフェース回路は、いずれか一方が選択的に動作し、前記制御回路は、前記第１インタフェース回路が選択されている場合、前記第１インタフェース回路が受信したデータを前記メモリセルアレイに書き込み、前記第２インタフェース回路が選択されている場合、前記第２インタフェース回路が受信したデータを前記メモリセルアレイに書き込み、前記第１及び第２インタフェース回路、前記メモリセルアレイ、及び前記制御回路は、同一の半導体基板上に設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムの概略構成図である。
【図２】図２は、第１実施形態に係るメモリシステムの詳細構成図である。
【図３】図３は、第１実施形態に係るメモリシステムのＳＰＩでのデータ書き込み時における各種信号のタイミングチャートである。
【図４】図４は、第１実施形態に係るメモリシステムのＳＰＩでのデータ書き込み時における各種信号のタイミングチャートである。
【図５】図５は、第１実施形態に係るメモリシステムのＮＡＮＤインタフェースでのデータ書き込み時における各種信号のタイミングチャートである。
【図６】図６は、第１実施形態に係るメモリシステムのパッケージ例を示す構成図である。
【図７】図７は、第１実施形態に係るメモリシステムの製造方法を示すフローチャートである。
【図８】図８は、第２実施形態に係るメモリシステムの概略構成図である。
【図９】図９は、第２実施形態に係るメモリシステムの詳細構成図である。
【図１０】図１０は、第２実施形態に係るメモリシステムの製造方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係るメモリシステムについて説明する。
【０００９】
１．１  メモリシステムの構成について
１．１．１  メモリシステムの概略構成について
まず、本実施形態に係るメモリシステムの概略構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムの概略構成図である。
【００１０】
図示するように、メモリシステム１は、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４を含む。シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４は同一の半導体基板上に設けられる。
【００１１】
シリアルインタフェース回路２は、ＳＰＩ（Serial Peripheral Interface）に準拠している。シリアルインタフェース回路２は、ＳＰＩとして定められたプロトコルに従い、ホスト装置５と通信を行う。ＮＡＮＤインタフェース回路３は、ＮＡＮＤ型フラッシュメモリのインタフェースに準拠している。ＮＡＮＤインタフェース回路３は、ＮＡＮＤ型フラッシュメモリのインタフェースとして定められたプロトコルに従い、ホスト装置５と通信を行う。メモリ回路４は、複数のメモリセルを備えたメモリセルアレイを含む。
【００１２】
シリアルインタフェース回路２とＮＡＮＤインタフェース回路３は、いずれか一方が選択的に動作する。シリアルンタフェース回路２が選択されている場合、シリアルインタフェース回路２がホスト装置５と通信を行い、ＮＡＮＤインタフェース回路３はホスト装置５との通信を行わない。反対に、ＮＡＮＤインタフェース回路３が選択されている場合、ＮＡＮＤインタフェース回路３がホスト装置５と通信を行い、シリアルインタフェース回路２はホスト装置５との通信を行わない。例えばホスト装置５がメモリシステム１に対して書き込み命令を送信するとき、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３とのうち選択された回路がホスト装置５の書き込み命令を受信する。このとき、ホスト機器５が送信する書き込み命令は、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３とのうち選択された回路のインタフェースに対応する。つまり、ホスト機器５は、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３のどちらが選択されているかを認識した上で、選択された回路のインタフェースに則ったプロトコルでメモリシステム１との通信を行う。後述の通り、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３は、その一方のみがメモリシステム１の外部接続端子に接続される。シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の選択は、この外部接続端子に対する選択的なワイヤボンディングと、例えばＲＯＭに書き込まれた設定データとによって決定される。
【００１３】
１．１．２  メモリシステムの詳細構成について
図２は、本実施形態に係るメモリシステムの詳細構成図である。
【００１４】
メモリ回路４は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、及びデータレジスタ４６０を備えている。
【００１５】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば本例では、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。メモリセルアレイ１１０は、複数のＮＡＮＤストリングから構成される。各ＮＡＮＤストリングは、同一列の複数のメモリセルが直列に接続されて構成される。ＮＡＮＤストリングの一端は、選択トランジスタを介して対応するビット線に接続される。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。メモリセルは、１つのメモリセルに１ビットの情報を記憶するＳＬＣ（Single Level Cell）であってもよいし、１つのメモリセルに複数ビットの情報を記憶するＭＬＣ（Multi Level Cell）であってもよい。
【００１６】
ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。
【００１７】
センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。
【００１８】
データレジスタ１４０は、１ページ分の書き込みデータまたは読み出しデータを一時的に保持する。
【００１９】
カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタに転送し、読み出し時にはデータレジスタからデータを読み出す。
【００２０】
ＲＯＭ１６０は、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方のみを活性化するための設定データを格納する。
【００２１】
ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、ホスト機器５から受信したデータに基づいて、セクタ毎にパリティを生成する。そして制御回路４４０が、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、本例では例えば１セクタあたり８ビットである。またＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。
【００２２】
シリアルインタフェース回路２は、第１ロジック回路４７０、及び第１入出力制御回路４８０を含む。
【００２３】
第１ロジック回路４７０は、ホスト機器５からシリアルクロック信号ＳＣＫ、チップセレクト信号／ＣＳ、制御信号／ＨＯＬＤ、及び制御信号／ＷＰを受信する。チップセレクト信号／ＣＳは、メモリシステム１を活性化させるための信号（言い換えれば、メモリシステム１にアクセスする際に活性化される信号）であり、ホスト機器５がメモリシステム１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。制御信号／ＨＯＬＤは、ホスト機器５とメモリシステム１との間の通信を一時的に停止する際などにアサート（“Ｌ”レベル）される。制御信号／ＷＰはライトプロテクト信号であり、メモリシステム１の情報や設定データを格納する特徴テーブルの特定ビットの更新を禁止する際にアサート（“Ｌ”レベル）される。
【００２４】
第１入出力制御回路４８０は、ホスト機器５からシリアルデータＳＩを受信する。第１入出力制御回路４８０は、シリアルデータＳＩがアドレスであった場合には、これをアドレスレジスタ４２０に保持させる。またシリアルデータＳＩがコマンドであった場合には、これをコマンドレジスタ４３０に保持させる。更にシリアルデータＳＩがデータであった場合には、これをデータレジスタ４６０に保持させる。また、第１入出力制御回路４８０は、ホスト機器５にシリアルデータＳＯを送信する。
【００２５】
ＮＡＮＤインタフェース回路３は、第２ロジック回路４９０、及び第２入出力制御回路５００を含む。
【００２６】
第２ロジック回路４９０は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。信号／ＣＥはlowレベルでアサートされ、メモリシステム１を活性化させるための信号であり、メモリシステム１にアクセスする際にアサートされる。信号ＣＬＥ及びＡＬＥは、メモリシステム１への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをメモリシステム１に通知する信号である。信号／ＷＥはlowレベルでアサートされ、入力信号Ｉ／Ｏをメモリシステム１に取り込ませるための信号である。信号／ＲＥもlowレベルでアサートされ、メモリシステム１から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号／ＲＢは、メモリシステム１がレディ状態（ホスト機器５からの命令を受信出来る状態）であるか、それともビジー状態（ホスト機器５からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。
【００２７】
第２入出力制御回路５００は、信号ＩＯ［ｎ：０］を受信する。そして第２入出力制御回路５００は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。更に信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４６０に保持させる。
【００２８】
信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯは、それぞれ別の端子を介してメモリシステム１の外部から供給される。これらの端子は、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４と同一の半導体基板上に設けられる。
【００２９】
ステータスレジスタ４１０は、メモリシステム１の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。
【００３０】
制御回路４４０は、コマンドレジスタ４３０に保持されたコマンドと、第１ロジック回路４７０、または第２ロジック回路４９０に入力された各種信号に基づいて、メモリシステム１全体を制御する。また制御回路４４０は、ＮＡＮＤインタフェース回路３が選択されているとき、レディ・ビジー信号／ＲＢを発生してホスト機器５へ出力する。
【００３１】
電圧発生回路４５０は、制御回路４４０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。
【００３２】
図２に示すように、メモリ回路４は、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３によって共用され、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の両方が受信したホスト機器５の命令を処理することができる。
【００３３】
１．２  ＳＰＩでのデータ書き込み動作について
次に、本実施形態に係るメモリシステムにおけるＳＰＩでのデータ書き込み動作（シリアルインタフェース回路２が選択されている場合のデータ書き込み動作）につき、ＳＰＩバスで送受信される信号に着目して、以下簡単に説明する。
【００３４】
図３は、ＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５は、信号／ＣＳをアサートすると共に、第１書き込みコマンドＣＭＤ＿ＷＲ１を信号ＳＩとして発行し、更にクロックＳＣＫを入力する。シリアルインタフェース回路２は、信号／ＣＳがアサートされたタイミングに基づいてホスト機器５から受信した信号ＳＩをコマンドとして認識する。具体的には、シリアルインタフェース回路２は、信号／ＣＳがアサートされてからクロックＳＣＫに同期して最初に受信した信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。第１書き込みコマンドＣＭＤ＿ＷＲ１を受信したことで、制御回路４４０はデータ書き込みシーケンスを開始する。
【００３５】
引き続きホスト機器５は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをシリアルインタフェース回路２へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをシリアルインタフェース回路２へ送信する。このアドレスＡＤＤは、データレジスタ４６０における領域を指定するためのアドレスであり、メモリセルアレイ１１０におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ４２０に保持される。更にホスト機器５は、書き込みデータＷＲ＿ＤＡＴをシリアルインタフェース回路２へ送信する。この書き込みデータＷＲ＿ＤＡＴは、データレジスタ４６０において、直前に受信したＡＤＤに対応する領域に保持される。そしてデータＷＲ＿ＤＡＴの送信後、ホスト機器５は信号／ＣＳをデアサートする。
【００３６】
このように、特定のコマンドを受信した際に、その後にどのような信号が入力されるか（コマンドシーケンス）は予め定められている。シリアルインタフェース回路２は、この予め定められたコマンドシーケンスを把握することで、コマンド受信後のどのクロックサイクルで入力される信号ＳＩがどの信号であるかを判別し、アドレス等の各種信号を対応するレジスタやバッファに格納する。つまりシリアルインタフェース回路２は、例えば第１書き込みコマンドを受信した際には、その後の４クロックサイクルで入力される信号ＳＩは意味の無いダミーデータであり、その後の１２クロックサイクルで入力される信号ＳＩが、実体的なアドレス信号であることを把握している。
【００３７】
次に、図４に移る。図４は、図３と同様、ＳＰＩバス上の各種信号のタイムチャートであり、図３で示した信号の送受信の後に送受信される信号を示している。ホスト機器５は、第２書き込みコマンドＣＭＤ＿ＷＲ２を送信した後、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴを送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをシリアルインタフェース回路２へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０におけるブロック及びページを指定するアドレスであり、アドレスレジスタ４２０に保持される。そしてアドレスＡＤＤの送信後、ホスト機器５は信号／ＣＳをデアサートする。この後、書き込みデータＷＲ＿ＤＡＴがメモリセルアレイ１１０に書き込まれる。
【００３８】
１．３  ＮＡＮＤインタフェースでのデータ書き込み動作について
次に、本実施形態に係るメモリシステムにおけるＮＡＮＤインタフェースでのデータ書き込み動作（ＮＡＮＤインタフェース回路３が選択されている場合のデータ書き込み動作）につき、ＮＡＮＤバスで送受信される信号に着目して、以下簡単に説明する。
【００３９】
図５は、ＮＡＮＤバス上の各種信号のタイムチャートである。ホスト機器５が書き込みコマンド“８０ｈ”を発行し、ＮＡＮＤインタフェース回路３へ送信する。引き続き、例えば５サイクルにわたってアドレスＡＤＤをＮＡＮＤインタフェース回路３へ送信し、更に書き込みデータＤＡＴが複数サイクルにわたってＮＡＮＤインタフェース回路３へ送信され、その後書き込みコマンド“１０ｈ”を発行して、これをＮＡＮＤインタフェース回路３へ送信する。なお、このアドレスＡＤＤは、図３及び図４で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
【００４０】
コマンド“１０ｈ”に応答して、メモリシステム１内では、メモリセルアレイ１１０へのデータの書き込み動作が開始され、メモリシステム１はビジー状態（／ＲＢ＝“Ｌ”）となる。
【００４１】
データのメモリセルアレイ１１０への書き込みが完了すると、メモリシステム１はレディ状態となる。これに応答してホスト機器５は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、書き込み動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがホスト機器５に転送される。
【００４２】
１．４  第１実施形態に係るメモリシステムのパッケージについて
図６は、第１実施形態に係るメモリシステムのパッケージ例を示す構成図である。図６は、シリアルインタフェース回路２が選択されている場合を示す。
【００４３】
シリアルインタフェース回路２の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯの端子は、それぞれ、接続ワイヤ６を介して外部接続端子７の一端に接続される。一方、ＮＡＮＤインタフェース回路３の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯの端子は、外部接続端子７に接続されない。
【００４４】
シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、メモリ回路４、及び接続ワイヤ６は、例えば樹脂８によって被覆される。外部接続端子７の他端は樹脂８から露出し、ホスト機器５から各種信号が入力される。
【００４５】
図６では、シリアルインタフェース回路２が選択されている場合を示したが、ＮＡＮＤインタフェース回路３が選択されている場合は、ＮＡＮＤインタフェース回路３の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯの端子が接続ワイヤ６を介して外部接続端子７の一端に接続され、シリアルインタフェース回路２の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯの端子は、外部接続端子７に接続されない。
【００４６】
このように、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方の端子のみを外部接続端子７に接続することで、ホスト機器５から信号が入力される回路をシリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方に選択する。
【００４７】
また、例えばＲＯＭ１６０に設定データを格納し、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方のみを設定データに基づいて活性化する。
【００４８】
１．５  第１実施形態に係るメモリシステムの製造方法について
次に、第１実施形態に係るメモリシステムの製造方法について説明する。図７は、第１実施形態に係るメモリシステムの製造方法を示すフローチャートである。
【００４９】
まず、半導体プロセスにより、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４を半導体ウェハ上に形成する（ステップＳ１１）。
【００５０】
次に、メモリステム１のインタフェースをＳＰＩとするか、ＮＡＮＤインタフェースとするかを決定する（ステップＳ１２）。メモリステム１のインタフェースをＮＡＮＤインタフェースとすると決定した場合、ＲＯＭ１６０に、ＮＡＮＤインタフェース回路３を活性化するための設定データを書き込む（ステップＳ１３）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ１４）。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、ワイヤボンディングにより、ＮＡＮＤインタフェース回路３の端子を外部接続端子７に接続ワイヤ６を介して接続する（ステップＳ１５）。最後に、半導体チップを樹脂８で封止して、図６に示したメモリシステム１を完成させる（ステップＳ１６）。
【００５１】
一方、ステップＳ１２において、メモリシステム１のインタフェースをＳＰＩにすると決定した場合、ＲＯＭ１６０に、シリアルインタフェース回路２を活性化するための設定データを書き込む（ステップＳ１７）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ１８）。このステップＳ１８は、ステップＳ１４と同様である。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、ワイヤボンディングにより、シリアルインタフェース回路２の端子を外部接続端子７に接続ワイヤ６を介して接続する（ステップＳ１９）。その後、ステップＳ１６に進み、半導体チップの樹脂封止が行われる。
【００５２】
１．６  第１実施形態に係る効果  
ＳＰＩとＮＡＮＤインタフェースのメモリシステムを別に製造した場合、ＳＰＩとＮＡＮＤインタフェースを相互に変更することができない。この点、本実施形態に係るメモリシステムは、ＳＰＩとＮＡＮＤインタフェースを任意に選択することができる。また、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３はメモリ回路４を共用化し、ＳＰＩとＮＡＮＤインタフェースの２種類のインタフェース回路を搭載することでの回路規模の増加を抑えている。更に、本実施形態に係るメモリシステムは、半導体チップの製造工程の中で後に位置するパッケージ工程においてＳＰＩとＮＡＮＤインタフェースの一方を選択するため、インタフェースの選択から製品の出荷までの時間が短い。このため、本実施形態に係るメモリシステムは、市場で求められるインタフェースを備えたメモリシステムを市場での需要の変化に即応して提供することが可能となる。
【００５３】
２．第２実施形態
第２実施形態に係るメモリシステムについて説明する。
【００５４】
２．１  メモリシステムの構成について
２．１．１  メモリシステムの概略構成について
本実施形態に係るメモリシステムの概略構成について、図８を用いて説明する。図８は、本実施形態に係るメモリシステムの概略構成図である。
【００５５】
第１実施形態に係るメモリシステム１に比較して、本実施形態に係るメモリシステム１ａでは、図１で示したシリアルインタフェース回路２とＮＡＮＤインタフェース回路３との機能がシリアル＆ＮＡＮＤインタフェース回路９によって担われる。また、メモリ回路４ａは、図１で示したメモリ回路４の機能に加えて、シリアル＆ＮＡＮＤインタフェース回路９がホスト機器５から受信したコマンドに応じて、シリアル＆ＮＡＮＤインタフェース回路９のインタフェースをＳＰＩとＮＡＮＤインタフェースとの間で切り替える機能を持つ。
【００５６】
２．１．２  メモリシステムの詳細構成について
図９は、本実施形態に係るメモリシステムの詳細構成図である。ここでは、図２で示した第１実施形態の構成と異なる部分に着目して説明する。
【００５７】
シリアル＆ＮＡＮＤインタフェース回路９は、図２と同様、第１ロジック回路４７０、第１入出力制御回路４８０、第２ロジック回路４９０、及び第２入出力制御回路５００を含む。ＳＰＩとして動作する回路（第１ロジック回路４７０、及び第１入出力制御回路４８０）と、ＮＡＮＤインタフェースとして動作する回路（第２ロジック回路４９０、及び第２入出力制御回路５００）との一方は、メモリシステム１ａの電源起動時に初期設定として選択される。この選択された一方の回路は、選択されている一方のインタフェースから選択されていない他方のインタフェースに切り替えるためのコマンドＳＷをホスト機器５から受信し、コマンドＳＷをコマンドレジスタ４３０に格納する。制御回路４４０ａは、コマンドレジスタ４３０に格納されたコマンドＳＷに基づいて、第１ロジック回路４７０、及び第１入出力制御回路４８０と第２ロジック回路４９０、及び第２入出力制御回路５００とのうち、選択されている一方の回路を不活性化し、選択されていない他方の回路を活性化する。
【００５８】
メモリシステム１ａは、複数の端子６００を有する。端子６００は、シリアル＆ＮＡＮＤインタフェース回路９、及びメモリ回路４ａと同一の半導体基板上に設けられる。メモリシステム１ａのインタフェースとしてＳＰＩが選択されているとき、端子６００には、ＳＰＩ上の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯがホスト機器５から供給される。一方、メモリシステム１ａのインタフェースとしてＳＰＩが選択されているとき、端子６００には、ＮＡＮＤインタフェース上の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯがホスト機器５から供給される。
【００５９】
シリアル＆ＮＡＮＤインタフェース回路９は、マルチプレクサ６０１を有する。マルチプレクサ６０１の入力には、端子６００を介してホスト機器５から信号が入力される複数の信号線（以下、入力信号線群という）が接続される。マルチプレクサ６０１の出力には、ＳＰＩ上の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯを第１ロジック回路４７０、及び第１入出力制御回路４８０に伝播する複数の信号線（以下、第１出力信号線群という）が接続される。また、マルチプレクサ６０１の出力には、ＮＡＮＤインタフェース上の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯを第２ロジック回路４９０、及び第２入出力制御回路５００に伝播する複数の信号線（以下、第２出力信号線群という）が接続される。制御回路４４０ａは、コマンドＳＷに応答して選択信号ＳＥＬをマルチプレクサ６０１に出力する。マルチプレクサ６０１は、選択信号ＳＥＬに基づき、入力信号線群の接続先を第１出力信号線群と第２出力信号線群との間で切り替える。具体的には、マルチプレクサ６０１は、ＳＰＩが選択されているとき、入力信号線群の少なくとも一部を第１出力信号線群に接続する。このとき、例えばホスト機器５からマルチプレクサ６０１に供給された信号／ＣＳは、第１出力信号線群の対応する信号線を介して信号／ＣＳとして第１ロジック回路４７０に出力される。また、マルチプレクサ６０１は、ＮＡＮＤインタフェースが選択されているとき、入力信号線群の少なくとも一部を第２出力信号線群に接続する。このとき、例えばホスト機器５からマルチプレクサ６０１に供給された信号／ＣＥは、第２出力信号線群の対応する信号線を介して信号／ＣＥとして第２ロジック回路４９０に出力される。
【００６０】
また、端子６００の少なくとも一部において、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子が共通している。換言すると、端子６００のうち、第１ロジック回路４７０、及び第１入出力制御回路４８０がマルチプレクサ６０１を介して受信するＳＰＩ上の信号を受信する端子と、第２ロジック回路４９０、及び第２入出力制御回路５００がマルチプレクサ６０１を介して受信するＮＡＮＤインタフェース上の信号を受信する端子とは、少なくとも一部の端子が共通している。
【００６１】
２．２  第２実施形態に係るメモリシステムの製造方法について
次に、第２実施形態に係るメモリシステムの製造方法について説明する。図１０は、第２実施形態に係るメモリシステムの製造方法を示すフローチャートである。なお、図１０の例では、メモリシステム１ａのインタフェースの電源起動時の初期設定がＮＡＮＤインタフェースである場合を説明する。
【００６２】
まず、半導体プロセスにより、シリアル＆ＮＡＮＤインタフェース回路９、及びメモリ回路４ａを半導体ウェハ上に形成する（ステップＳ２１）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ２２）。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、メモリステム１ａのインタフェースをＳＰＩとするか、ＮＡＮＤインタフェースとするかを決定する（ステップＳ２３）。メモリシステム１ａのインタフェースをＳＰＩにすると決定した場合、半導体チップ上の端子６００のうちＳＰＩ上の信号の転送に使用される端子と外部接続端子とをワイヤボンディングで接続する（ステップＳ２４）。次に、半導体チップを樹脂で封止する（ステップＳ２５）。次に、ホスト機器５はメモリシステム１ａに対して、メモリシステム１ａのインタフェースをＳＰＩに切り替えるコマンドＳＷを発行する（ステップＳ２６）。メモリシステム１ａは、コマンドＳＷに応答してインタフェースをＳＰＩに切り替える。
【００６３】
一方、ステップＳ２３において、メモリシステム１ａのインタフェースをＮＡＮＤインタフェースにすると決定した場合は、半導体チップ上の端子６００のうちＮＡＮＤインタフェース上の信号の転送に使用される端子と外部接続端子とをワイヤボンディングで接続する（ステップＳ２７）。次に、半導体チップを樹脂で封止する（ステップＳ２８）。ＳＰＩにする場合はステップＳ２６においてコマンドＳＷでメモリシステム１ａのインタフェースを切り替えたが、ＮＡＮＤインタフェースの場合は、インタフェースを切り替える必要はなく初期設定のままでよいため、そのまま処理を終了する。
【００６４】
２．３  第２実施形態に係る効果  
本実施形態に係るメモリシステムは、第１実施形態と同様、ＳＰＩとＮＡＮＤインタフェースを任意に選択することができる。
【００６５】
更に、本実施形態に係るメモリシステムは、端子６００の少なくとも一部において、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子が共通している。このため、ＳＰＩとＮＡＮＤインタフェースの２つのインタフェースを持つことによる信号入力用の端子数の増加を抑えることができる。
【００６６】
３  変形例  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００６７】
例えば、第１及び第２実施形態に係るメモリシステムは、ＥＣＣ回路４００を備えているが、ＥＣＣ回路４００は備えていなくてもよい。また、第２実施形態では、シリアル＆ＮＡＮＤインタフェース回路９のインタフェースをＳＰＩとＮＡＮＤインタフェースとの間で切り替える機能をメモリ回路４ａが持つと説明したが、シリアル＆ＮＡＮＤインタフェース回路９が、この機能を備えていてもよい。
【００６８】
また、第２実施形態では、図９において、ＳＰＩとして動作する回路（第１ロジック回路４７０、及び第１入出力制御回路４８０）とＮＡＮＤインタフェースとして動作する回路（第２ロジック回路４９０、及び第２入出力制御回路５００）とが、物理的に分離された回路によって構成される場合を例に挙げた。しかし、この例に限定されない。ＳＰＩとして動作する回路とＮＡＮＤインタフェースとして動作する回路とは、その一方が選択的に動作すればよく、両者は、その一部が共通の回路によって構成されてもよい。なお、ＳＰＩ上の信号とＮＡＮＤインタフェース上の信号で端子６００を共用化する際、信号が有する意味が類似する信号で端子を共用化すると、その端子の後段に接続される回路をＳＰＩとＮＡＮＤインタフェースで共通化しやすい。このような意味が類似する信号としては、／ＣＳと／ＣＥ、及びＳＩとＩＯとが挙げられる。
【００６９】
また、第１実施形態に係るメモリシステム１では、ワイヤボンディングとＲＯＭ１６０の設定データによりＳＰＩとＮＡＮＤインタフェースの一方を選択し、第２実施形態に係るメモリシステム１ａでは、ホスト機器からのコマンドによりＳＰＩとＮＡＮＤインタフェースの一方を選択したが、選択の方法としては他の種々の方法が考えられる。例えば、ＲＯＭ１６０とは異なる不揮発性メモリを用意し、その不揮発性メモリにインタフェースを選択するための設定データを格納してもよい。また、半導体チップ上の端子を接続ワイヤによって例えば電源配線に接続して電源電圧を端子に供給するか、当該端子を電源配線に接続せずに電源電圧を端子に供給しないかによって、インタフェースを選択するようにしてもよい。
【符号の説明】
【００７０】
１，１ａ…メモリシステム、２…シリアルインタフェース回路、３…ＮＡＮＤインタフェース回路、４…メモリ回路、５…ホスト機器、６…接続ワイヤ、７…外部接続端子、８…樹脂、９…シリアル＆ＮＡＮＤインタフェース回路、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…センスアンプ、１４０…データレジスタ、１５０…カラムデコーダ、１６０…ＲＯＭ、４００…ＥＣＣ回路、４１０…ステータスレジスタ、４２０…アドレスレジスタ、４３０…コマンドレジスタ、４４０，４４０ａ…制御回路、４５０…電圧発生回路、４６０…データレジスタ、４７０…第１ロジック回路、４８０…第１入出力制御回路、４９０…第２ロジック回路、５００…第２入出力制御回路、６００…端子、６０１…マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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