(57)【要約】【課題】  ゲート駆動ループの共振抑制を強化しながら、ゲート駆動パルス回路の出力最大電流を抑えることが可能な電力変換装置を提供する。【解決手段】  ゲート駆動パルス発生回路５とゲート駆動配線３とスイッチング素子１と遅延回路６と可変制御容量７、８とを含んで構成されるゲート駆動ループ回路５０を具備してなる電力変換装置を構成する。可変制御容量７、８は、ゲート駆動パルス発生回路５が発生するゲート駆動信号をタイミングの基準としてスイッチング素子１のゲートとソースとの間に生じる容量の値を期間に応じて変化させ、ゲート電流が最大となる期間には容量の値を低減して最大電流値を抑制し、ゲート駆動ループ回路５０の共振に対する安定性が損なわれる期間では容量の値を増加してゲート駆動ループ回路５０の安定性を向上させるように制御される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲート駆動パルス発生回路とゲート駆動配線とスイッチング素子と遅延制御回路と可変制御容量とを含んで構成されるゲート駆動ループ回路を具備してなる電力変換装置であって、
前記可変制御容量は前記スイッチング素子のゲート端子とソース端子との間に接続され、ゲート駆動パルスを発生するための指令信号をタイミングの基準として、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる総容量の値を変化させる
ことを特徴とする電力変換装置。
【請求項２】
請求項１に記載の電力変換装置において、
前記スイッチング素子のスイッチング動作におけるターンオン時およびターンオフ時の前記スイッチング素子の主電圧が電源電圧の５０％以上となり、かつ、主電流が最大値の５０％以上となる期間で、前記可変制御容量が前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる総容量を増加させる構成を有する
ことを特徴とする電力変換装置。
【請求項３】
請求項１に記載の電力変換装置において、
前記スイッチング素子のスイッチング動作におけるターンオン時およびターンオフ時の前記スイッチング素子の主電圧が電源電圧の５０％以上となり、かつ、主電流が最大値の５０％以上となる期間で、前記可変制御容量が前記ゲート駆動ループ回路の振動抑制の指標である制動係数を増加させる構成を有する
ことを特徴とする電力変換装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の電力変換装置において、
前記可変制御容量は、前記ゲート駆動配線を流れるゲート駆動電流の正負双方向の最大値が発生するタイミングより前に、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる総容量を所定の値より低い値に設定し、前記ゲート駆動配線を流れるゲート駆動電流の最大値を低減する構成を有する
ことを特徴とする電力変換装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の電力変換装置において、
前記遅延制御回路は、駆動指令信号のレベル変化のタイミングを検知して、そのタイミングを起点に、前記ゲート駆動パルス発生回路へ与える制御信号の遅延時間と、負値の容量を追加する可変制御容量へ与える制御信号の遅延時間とをそれぞれ個別に設定する構成を有する
ことを特徴とする電力変換装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の電力変換装置において、
前記遅延制御回路は、駆動指令信号のレベル変化のタイミングを検知して、そのタイミングを起点に、前記ゲート駆動パルス発生回路へ与える制御信号の遅延時間と、正値の容量を追加する可変制御容量へ与える制御信号の遅延時間とをそれぞれ個別に設定する構成を有する
ことを特徴とする電力変換装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の電力変換装置において、
前記遅延制御回路は、所定の遅延時間を付加してパルスを出力する複数の遅延回路と、所定のパルス幅のパルスを出力する複数のパルス生成回路とを含んで構成される
ことを特徴とする電力変換装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の電力変換装置において、
前記可変制御容量は、固定値の容量とスイッチとを互いに直列接続した構成を有し、
前記スイッチの開閉により、容量に直列に発生するインピーダンスを増減させ、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じるインピーダンスの容量成分の値を増減させる構成を有する
ことを特徴とする電力変換装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の電力変換装置において、
前記可変制御容量を構成する個々の容量の少なくとも１つは、それに直列接続されるスイッチが閉じる前に、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる電圧と等しい電位差が発生するまで充電される構成を有する
ことを特徴とする電力変換装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の電力変換装置において、
前記可変制御容量は、
第１のスイッチを含んで成る回路と、第２のスイッチと第１の電流源とが互いに直列に接続されて成る直列接続回路とが互いに並列に接続されて成る並列接続回路と、
固定値の容量と
を備え、
前記固定値の容量の一方の端子と前記並列接続回路の一方の端子とが互いに接続され、
前記固定値の容量の他方の端子を前記可変制御容量の第１の端子とし、
前記並列接続回路の他方の端子を前記可変制御容量の第２の端子として
構成される
ことを特徴とする電力変換装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の電力変換装置において、
前記可変制御容量は、二つ以上のトランジスタと固定値の容量とを用いて交流電流の方向を反転可能に構成された電流反転回路を有し、
容量とは逆位相の電流を出力することで負性の等価容量を発生させる構成を有する
ことを特徴とする電力変換装置。
【請求項１２】
請求項１乃至１２のいずれか一項に記載の電力変換装置において、
前記スイッチング素子のスイッチング損失を、少なくともゲート抵抗と前記スイッチング素子の帰還容量とによって制御し、
前記スイッチング素子の前記ゲート端子を駆動する前記ゲート駆動ループ回路の共振現象に対する安定性を、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる容量値によって制御して、
前記スイッチング損失と前記ゲート駆動ループ回路に係る前記安定性とを互いに独立に決定する構成を有する
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換用半導体素子を電力変換の主回路要素とする電力変換装置に関する。
【背景技術】
【０００２】
従来、半導体スイッチング素子のゲート端子とエミッタ端子との間の電圧変化率を変えるためのスイッチと、当該スイッチのスイッチングのタイミングを変えるためのコンデンサとを備えた電力変換装置であって、ゲート端子とエミッタ端子との間に接続される複数のコンデンサを互いに切り替えることによって、放射性ノイズを増加させることなくスイッチング損失を低減させようとするものがあった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１２１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電力変換用半導体スイッチング素子はモータドライブ用インバータや電力送配電用変換機器などの電力変換器の基幹部品として広く使用されている。電力変換器の性能向上に向けて、近年では電力変換用半導体スイッチング素子には、量産性と制御性を兼ね備えたSi製の絶縁ゲートバイポーラトランジスタ(IGBT)に加え、低損失性と高速動作性からシリコンカーバイド(Silicon Carbide: SiC)を適用した素子が注目されている。SiCはバンドギャップが広く、破壊耐圧がSiの10 倍程度高い特長があり、SiCパワー半導体デバイスは電流経路となるチャネル半導体層の膜厚をSiデバイスより薄く設計でき、導通時のデバイスオン抵抗値を大幅に低減できる。また、同一の耐圧で比較した場合にSiデバイスに対して空乏層幅が約1/10と短くキャリヤ走行長の短縮効果から10倍程度の高速スイッチングが可能である。この様に高速動作できるスイッチング素子の性能を最大限に活用するには、電力変換器へ組み込んだ際のゲート駆動技術を開発する必要がある。
【０００５】
前記のSiCや近年で開発著しい窒化ガリウム(Gallium nitride: GaN)などの高速スイッチング素子をパワー半導体モジュールに搭載してインバータ等の電力変換器として動作させる際には、高速にスイッチングをさせることによりスイッチング損失を低減させ、冷却器の簡素化等のメリットを得ることができる。一方で、複数のトレードオフが発生する。例えば、特許文献１記載のように、スイッチング動作によって放射性ノイズが発生し、IGBTのゲート端子とエミッタ端子との間のコンデンサと駆動回路とゲート端子と間のゲート抵抗の値を大きくすると、放射性ノイズは低減できるものの、スイッチング損失が増加する、というトレードオフがある。
【０００６】
また、駆動回路とスイッチング素子とその接続用の配線で構成するゲート駆動ループ回路での共振を抑制するために、駆動回路とスイッチング素子との間に配置するゲート抵抗の値を大きくすると、スイッチング損失が増えてしまう。同じく共振を抑制するために、スイッチング素子のゲート端子とエミッタ端子、もしくはゲート端子とソース端子の間に容量を配置し、その値を増加させる方法があるが、ゲート駆動パルス回路が供給する最大のゲート電流が増加するため、ゲート駆動パルス回路の出力電流定格を増加させる必要が発生する、というトレードオフがある。本発明は、このトレードオフの解決のためになされたもので、その方法については後述する。
【０００７】
図２および図３を用いて本発明が解決しようとする課題を説明する。図２は、駆動指令信号をトリガに動作するゲート駆動パルス回路５と、ゲート抵抗４、ゲート駆動パルス回路とスイッチング素子とを接続するゲート配線３、スイッチング素子１そして還流素子２によって構成する従来の電力変換器のゲート制御回路の一例を示す説明図である。図中の点線で示したループ経路を、ゲート駆動ループ回路５０と称す。図３は図２中のスイッチング素子をターンオンさせる場合の過渡応答波形を示したものである。駆動指令信号をＶＧＴＲＩＧとゲート駆動信号ＶＧＣＮＴ、前記駆動指令信号に基づいて変化するスイッチング素子１のゲート端子とソース端子間の電圧を示すＶＧＳ、前記スイッチング素子のドレイン電流を示すＩＤ、同じく前記スイッチング素子のドレイン端子とソース端子との間の電圧ＶＤＳ、ゲート駆動パルス回路から前記スイッチング素子へ向かって流れるゲート電流ＩＧ、そして、スイッチング素子のゲート端子とソース端子の間に発生する総合容量Ｃｉｎの過渡応答を示している。ＶＧＴＲＩＧのトリガ時刻ｔ１に対し、ＶＧＣＮＴが時刻ｔ２で発生し、ゲート端子電圧ＶＧＳは増加を始める。この時のＩＧは、ターンオフ過渡応答の時間範囲内で最大のＩＧとなる。ＶＧＣＮＴのステップ波形に対して、ゲート抵抗ＲＧと、スイッチング素子の有するＣｉｎと、そしてゲート配線の有するインダクタンスで決まる応答電流がＩＧとなり、その最大値ＩＧ１ｐｅａｋは、ＶＧＣＮＴの立ち上がり直後に発生し、ＲＧが大きいほど、Ｃｉｎが小さいほど、ＬＧ１とＬＧ２の和が大きいほど、ＩＧ１ｐｅａｋの値を小さく抑制できる。一方、ゲート駆動パルス回路５とゲート抵抗４とゲート配線３とスイッチング素子１とで構成するゲート駆動ループ回路の共振の強さは、
【０００８】
【数１】
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に対して比例する。従って、共振を抑制する制動係数は
【０００９】
【数２】
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に対して反比例する。共振の制動性を向上するためには、Ｃｉｎを大きくするか、ＬＧ１とＬＧ２の和を小さくするか、または、共振抑制抵抗として動作するゲート抵抗ＲＧの値を大きくするか、のいずれかの方法を採ることになる。
【００１０】
ターンオフ時のスイッチング損失は、図３においてＶＤＳが低下する時間傾斜、すなわちｄＶ／ｄｔによって決定される。よく知られているように、図３ではその傾きは
【００１１】
【数３】
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で表わされる。即ちスイッチング損失の主な決定要因が、ゲート抵抗ＲＧとスイッチング素子のゲート・ドレイン間容量（もしくはゲート・コレクタ間容量）であり、入力容量Ｃｉｎに支配的なゲート・ソース間容量（もしくはゲート・エミッタ間容量）とは分離できることがわかる。
【００１２】
整理すると、
ＩＧ１ｐｅａｋの値を低減するためには
１）  ＲＧの値を大きく、
２）  Ｃｉｎの値を小さく、
３）  Ｌ（ＬＧ１＋ＬＧ２）の値を大きく
することが必要であり、また、
ゲート駆動ループ回路の共振を抑制するためには、
１）  ＲＧの値を大きく
２）  Ｃｉｎの値を大きく
３）  Ｌ（ＬＧ１＋ＬＧ２）の値を小さく
することが必要である。
【００１３】
従って、ＲＧの値を大きくすることが、ＩＧ１ｐｅａｋの低減とゲート駆動ループ回路の共振を抑制に効く方法であるが、ＲＧが大きいほど、
【００１４】
【数４】
2018007373.tif 000006
の傾きが緩やかになってしまい、スイッチング応答が遅くなるためにスイッチング損失が増大するという問題が発生する。このような背景から、ＲＧを小さく抑えたままで、ＩＧ１ｐｅａｋの値を低減し、かつ、ゲート駆動ループ回路の共振を抑制するための技術が求められている。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の電力変換装置は、例えば、ゲート駆動パルス発生回路とゲート駆動配線とスイッチング素子と遅延制御回路と可変制御容量とを含んで構成されるゲート駆動ループ回路を具備してなる電力変換装置であって、前記可変制御容量は前記スイッチング素子のゲート端子とソース端子との間に接続され、ゲート駆動パルスを発生するための指令信号をタイミングの基準として、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に生じる総容量の値を変化させることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ゲート駆動パルス回路を従来の出力電流定格にしたまま、ゲート駆動ループ回路の共振を抑えると共に、スイッチング損失を低減することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の電力変換装置の第１の実施形態である実施例１のブロック構成図である。
【図２】スイッチング素子とゲート駆動パルス回路とを含む従来の回路形式を示すブロック構成図である。
【図３】従来の回路形式におけるターンオン時過渡応答波形を示す図である。
【図４】本発明の電力変換装置のターンオン時過渡応答波形を示す図である。
【図５】従来の回路形式におけるターンオフ時過渡応答波形を示す図である。
【図６】本発明の電力変換装置のターンオフ時過渡応答波形を示す図である。
【図７】本発明の電力変換装置を構成する可変制御容量の第１の例であって、本発明の電力変換装置の第２の実施形態である実施例２における可変制御容量を示す回路図である。
【図８】本発明の電力変換装置を構成する可変制御容量の第２の例であって、本発明の電力変換装置の第３の実施形態である実施例３における可変制御容量を示す回路図である。
【図９】本発明の電力変換装置を構成する可変制御容量の第３の例であって、本発明の電力変換装置の第４の実施形態である実施例４における可変制御容量を示す回路図である。
【図１０】本発明の電力変換装置を用いた３相ブリッジ回路であって、本発明の第５の実施形態である実施例５の構成を示すブロック構成図である。
【発明を実施するための形態】
【００１８】
本発明の電力変換装置は、その一例を挙げるならば、ゲート駆動パルス発生回路と駆動回路配線とスイッチング素子と遅延回路と可変制御容量によって構成する駆動ループ回路を具備してなる電力変換装置であって、前記可変制御容量は、前記ゲート駆動パルス発生回路が発生するゲート駆動信号をタイミングの基準として前記スイッチング素子のゲートとソース間に生じる入力容量の値を変化させることを特徴とする電力変換装置である。
【００１９】
この構成により、ゲート端子とソース端子（もしくはエミッタ端子）との間に可変制御容量が配置された電力変換装置において、ＩＧ１ｐｅａｋが発生するタイミングではＣｉｎの値を小さくし、ゲート駆動ループが共振に陥りやすいタイミングではＣｉｎの値を大きくすることを可能にするものである。
【００２０】
ゲート端子とソース端子（もしくはエミッタ端子）との間に、可変制御容量（スイッチを直列に挿入した容量）を配置する先行技術は、前記の特許文献１に記載がある。本発明と当該先行技術との差異については、下記の実施例１の説明において後述する。
【００２１】
以下、本発明の電力変換装置およびそれを応用した回路のいくつかの実施形態を、各実施例として、図面を用いて説明する。
【実施例１】
【００２２】
本実施例では、本発明の基本構成とその動作原理の他に、特許文献１との差異について説明する。
【００２３】
図１に本発明の第１の実施例を示す。図２の構成に加え、遅延制御回路６、可変制御容量７および８を具備しており、可変制御容量７および８の容量値は遅延制御回路６からの制御信号によって変化し、可変制御容量７は正の容量値(Cpos)の範囲で変化し、可変制御容量８は負の容量値(Cneg)の範囲で変化する。遅延制御回路６は、遅延回路１〜４とパルス回路１〜２によって構成する。遅延回路１〜４は、入力信号波形に対して固定の遅延時間(ｔｄ１，ｔｄ２，ｔｇｄ)を加えた波形を出力する。パルス回路１〜２は、特定のパルス長（ｔｐ１，ｔｐ２）のパルス信号を発生する。遅延回路１の出力端子１０２（ＶＧＣＮＴ）は、スイッチング素子１のゲート端子を駆動するゲート駆動信号を出力する。遅延回路４の出力は、可変制御容量７に対して、容量可変の制御信号ＶＣＡＰＣＮＴ１を与える。また遅延回路３の出力は、前記ソース電位を基準に可変制御容量８に対して、容量可変の制御信号ＶＣＡＰＣＮＴ２を与える。遅延回路３および４の遅延量は等しくｔｇｄに設定し、その遅延時間は、ゲート駆動パルス回路５の入出力間の遅延時間ｔｇｄと合わせる。この設定をすることによって、経路となる回路の差異よってタイミングがずれることを最小化する。以降ｔｇｄの遅延量に関し、他の遅延量（ｔｄ１，ｔｄ２，ｔｐ１，ｔｐ２）に比較して小さい前提を置き、説明から割愛する。また、可変制御容量７および８を時変的にゲート駆動ループ回路に対して接続と非接続を行うため、その動作上、事前に可変制御容量７および８に電荷を充電（プリチャージ）する必要がある。制御信号ＶＣＡＰＣＮＴ１ＰＣおよびＶＣＡＰＣＮＴ２ＰＣはプリチャージのタイミングを指定する制御信号である。
【００２４】
図１の実施例回路の動作について、図４を用いて説明する。制御信号として、上段の駆動指令信号ＶＧＴＲＩＧをトリガに動作を開始(時間＝ｔ１)する。ゲート駆動信号ＶＧＣＮＴはｔｄ１の遅延を経てスイッチング素子のゲート端子へ伝達される。ＶＣＡＰＣＮＴ２は、ＶＧＴＲＩＧと同期して可変制御容量８に制御信号をおくり、パルス長tp１の期間だけ負性容量回路として動作させる。ＶＣＡＰＣＮＴ１は前記のＶＧＣＮＴにさらにｔｐ２の遅延を経た信号である。パルス長ｔｐ２の期間に可変制御容量７で正の容量を発生させる。
【００２５】
タイミングｔ２で、ＶＧＳの変化が始まり、ゲート電流ＩＧが最大値（ＩＧ１ｐｅａｋ’）をとる。本実施例では、ＶＧＳが変化する事前に、ゲート駆動ループ回路では負性容量が発生しているために、入力容量Ｃｉｎの値は、可変制御容量７および８が動作しない場合のＣｉｎ１の値に対して小さいＣｉｎ３’の値に設定できる。このため、ＩＧ１ｐｅａｋ’の値は、図２の従来回路のゲート電流の最大値ＩＧ１ｐｅａｋ（ＩＧ図中の点線の特性）より低減することができる。
【００２６】
ＶＣＡＰＣＮＴ１は、時刻ｔ２から遅延ｔｄ２を加えた時刻ｔ７に可変制御容量７を起動する。遅延ｔｄ２を設けたことにより、確実にＩＧが最大値を取った事後に可変制御容量７がＣｉｎを増加する手順となる。尚、ＶＣＡＰＣＮＴ２は、時刻ｔ１で可変制御容量８を起動し、時刻ｔ７より事前の時刻ｔ１０で動作終了させる手順である。
【００２７】
また、ＶＣＡＰＣＮＴ１は、時刻ｔ７からパルス幅ｔｐ２で可変制御容量７を起動する。ｔｐ２は、ターンオン時のＶＧＳがミラープラトー電圧（ＶＧＰ）となる期間（ｔ４〜ｔ５）を包含するパルス長に設定する。ゲート駆動ループの安定性が最も損なわれるのがミラープラトー電圧期間であるためである。ＶＤＳが大幅に変動し、ＩＤもまた大電流を維持する時間範囲であり、寄生発振が発生しやすい状況である。Ｃｉｎの値はＣＧＤがミラー容量として見えて増加するものの、ＣＧＤおよびＣＧＳの容量値自体はＶＤＳが高電位（２０Ｖ以上）であるために、そのバイアス依存性を反映して最小値となっている。ゲート駆動ループ回路の共振に対する安定性は
【００２８】
【数５】
2018007373.tif 000007
に反比例するため、ゲート抵抗ＲＧを小さくして高速スイッチングする場合にはＣｉｎを更に増分して安定性を確保することが必要である。そのために、ＶＣＡＰＣＮＴ１による制御で可変制御容量７がＣｉｎを増分する動作を行い、Ｃｉｎの値を可変制御容量７が無効状態のＣｉｎ２からＣｉｎ２’へと増加させる。時刻ｔ８以降は、可変制御容量７および８を無効化し、次のターンオフ動作を待つ手順である。
【００２９】
ここで、定量的な効果の一例を示せば、ＬＧ１＋ＬＧ２のループインダクタンス合計を１００ｎＨ、ゲート抵抗ＲＧの値を４Ω、Ｃｉｎの中心値Ｃｉｎ1を１００ｎＦとすると、可変制御容量８で負性容量を５０ｎＦ実現することによりＩＧ１ｐｅａｋを５０％低減することができる。また、ミラープラトー電圧期間中は、可変制御容量７により容量を５０ｎＦ付加することで共振に対する安定性を２０％増加できる。なお、図４で説明した本発明の効果のうち、可変制御容量７によるゲート駆動ループ回路の安定性向上と、可変制御容量８によるゲート電流最大値の低減の効果は、それぞれ単独に得られる効果であり、双方の効果が同時に発生する必要性はないが、双方の効果を同時に得ることで、安定動作と駆動容易の利点を得ることから実用性は高いことは明らかである。
【００３０】
ターンオン動作に続き、ターンオフ動作について説明する。図２に示す従来の構成のゲート制御系での動作を図５に示す。ＶＧＴＲＩＧのトリガ時刻ｔ１を基に、遅延時間ｔｄ１を経た時刻ｔ２でゲート端子電圧ＶＧＳは減少を始め、時刻ｔ３〜ｔ４がミラープラトー期間である。時刻ｔ２時のＩＧは、ターンオフ過渡応答の時間範囲内で振幅が最大のＩＧ値(ＩＧ２ｐｅａｋ)となる。ＶＤＳは、ミラープラトー電圧の開始時刻ｔ３から上昇しはじめ、その傾きはゲート抵抗ＲＧとゲート・ドレイン間容量ＣＧＤを用いて、
【００３１】
【数６】
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で決まる。時刻ｔ４ではＶＧＳがＶＧＰ以下に変化したことからＩＤは負荷電流Ｉｌｏａｄを維持できなくなり、ターンオフのスイッチングが終了する、ここで、ターンオン同様に、ＩＧの電流ピーク（ＩＧ２ｐｅａｋ）低減とミラープラトー電圧期間の安定性確保の問題はあり、本発明を適用した実施例として、ターンオフ時のタイミングチャートを図６に示す。図５に比較して、可変制御容量７および８の制御信号であるＶＣＡＰＣＮＴ１とＶＣＡＰＣＮＴ２を設け、時刻ｔ２においてＩＧのピーク電流（負方向）の値を低減すしてＩＧ２ｐｅａｋ’へと低減する。また、ミラープラトー電圧期間（ｔ３〜ｔ４）を包含するパルス幅ｔｐ２で正の可変制御容量を起動して、入力容量ＣｉｎをＣｉｎ１からＣｉｎ２’へと増加させて、安定性を向上している。ここで、留意が必要なのは、各制御信号間の遅延時間とパルス長時間である。前記のdVDS/dtの概算式がターンオンとターンオフで異なることから判るように、ターンオン時の遅延回路とターンオフ時の遅延回路の設定は適宜異なった値と用いるケースがありうることを明記しておく。具体的にはＶＧＴＲＩＧ信号の立ち上がりがターンオンに、立下りがターンオフに対応しているために判別は付くため、遅延制御回路６へ判別機能とターンオンとオフ各々の遅延時間設定を呼び出すように機能実装する。
【００３２】
特許文献１の回路構成は、ゲート駆動の制御信号ではない電流と電圧の変化を読み取り、その後制御回路を経由して可変制御容量を変化させる方式である。前記の電流と電圧の読み取りはスイッチング波形を用いるために、ノイズ波形の混入による誤動作の可能性が高く、かつスイッチング素子の接合部温度の変化によっても波形が変化するために、例えば同文献の図１の容量１０の動作タイミングがばらつく問題を有する。さらに、スイッチング素子が少なくともＭＯＳＦＥＴの場合には、よく知られているように、スイッチング損失を支配する容量は、ＣＧＳではなくＣＧＤであるため、特許文献１に記載のように、同文献の図１の容量１０が電気的にゲート・ソース端子間に追加された場合でも、そのドレイン・ソース端子間の電圧変化の傾きに与える影響は小さく、特許文献１に記載の放射性ノイズ低減の効果は見込めない。一方、本発明は、図１の回路構成と図４のタイミングチャートで示したように、ゲート・ソース端子間への容量の増減は、駆動指令信号をタイミング基準に動作するものであり、温度変化やスイッチングノイズによる影響を非常に小さく動作させることができる利点がある。さらに、図５のタイミングチャートと図１０の具体回路に示すように、ゲート・ソース端子間容量を減少させる負性容量も具備することで、本発明を適用しない従来動作時に比較して、ゲート電流の最大値を低減できる利点を備えている。
【実施例２】
【００３３】
本発明の第２の実施例として、可変制御容量の構成を図７を用いて説明する。
【００３４】
可変制御容量は交流電流の経路に２端子を有し、ゲート配線２１とソース配線２２とに接続する。容量値は固定容量値（Ｃｐｏｓ）の容量３３により決まり、直列にＯＮ/ＯＦＦスイッチ３４を接続する。スイッチ３４がＯＮの場合には、ゲート配線２１とソース配線２２の間にＣｐｏｓの容量が発生し、ＯＦＦの場合には高抵抗が直列に発生し容量として機能しない。スイッチ３４のＯＮ／ＯＦＦは、前記第１の実施例中のＶＣＡＰＣＮＴ１（図７では端子３１）によって制御され、可変制御容量７として正の容量と高抵抗の２つの状態を実現する。スイッチ３５と電流源３６の直列回路が、スイッチ３４と並列する形で接続する。電流源３６は、スイッチ３４がＯＦＦ状態の場合に、予め容量３３を所定の電位差となるようにプリチャージする電流源であり、スイッチ３５はプリチャージ動作を機能させる場合にＯＮ状態に、容量３３がゲート配線２１とソース配線２２に対して正の容量として見えている場合にはＯＦＦ状態として、電流源３６を分離する機能を持つ。スイッチ３５のＯＮ／ＯＦＦは端子３２によって制御する。
【実施例３】
【００３５】
本発明の第３の実施例として、可変制御容量の具体構成を図８を用いて説明する。
【００３６】
可変制御容量は交流電流の経路に２端子を有し、ゲート配線２１とソース配線２２とに接続する。容量値は固定容量値（Ｃｐｏｓ）の容量３３により決まり、直列にＭＯＳスイッチ３７を接続する。ＭＯＳスイッチ３７がＯＮの場合には、ゲート配線２１とソース配線２２の間にＣｐｏｓの容量が発生し、ＯＦＦの場合には高抵抗が直列に発生し容量として機能しない。ＭＯＳスイッチ３７のＯＮ／ＯＦＦは、前記第１の実施例中のＶＣＡＰＣＮＴ１（図８では端子３１）によって制御され、可変制御容量７として正の容量と高抵抗の２つの状態を実現する。ＭＯＳスイッチ３８と抵抗３９の直列回路が、ＭＯＳスイッチ３７と並列する形で接続する。抵抗３９は、ＭＯＳスイッチ３７がＯＦＦ状態の場合に、予め容量３３を所定の電位差となるようにプリチャージする電流値の設定に用い、ＭＯＳスイッチ３８はプリチャージ動作を機能させる場合にＯＮ状態に、容量３３がゲート配線２１とソース配線２２に対して正の容量として見えている場合にはＯＦＦ状態にして、抵抗３９を分離する機能を持つ。ＭＯＳスイッチ３８のＯＮ／ＯＦＦは端子３２によって制御する。
【実施例４】
【００３７】
本発明の第４の実施例として、負性容量を示す可変制御容量の具体構成を図９を用いて説明する。
【００３８】
可変制御容量は交流電流の経路に２端子を有し、ゲート配線２１とソース配線２２とに接続する。容量値は固定容量値（Ｃｎｅｇ）の容量４３により決まり、負性の容量特性を実現するために図９の回路構成では、交流電流はゲート配線２１を経て、バイポーラトランジスタ４５のコレクタからエミッタ、容量４３、バイポーラトランジスタ４４のエミッタからコレクタを経由して、ソース配線２２へと流れる。バイポーラトランジスタ４４のエミッタと同４５のエミッタ間の印加電圧に対し、通常の容量とは逆に交流電流を流す回路構成にしたために負性の容量として動作する。ゲート配線２１とバイポーラトランジスタ４４のベース間を接続する電圧シフタ４８と、ソース配線２２とバイポーラトランジスタ４５のベース間を接続する電圧シフタ４９は、それぞれバイポーラトランジスタ４４および４５が十分な電流増幅率で動作するようにバイアス調整を行う。ＭＯＳＦＥＴ４６と同４７は、前記バイポーラトランジスタ４４および４５のエミッタ電流バイアスを設定する電流源トランジスタである。端子４１と端子４２の電位差によって、負性の容量として動作する状態と、高インピーダンスとして容量としては無効に動作する状態との２つの状態を切り替える。
【実施例５】
【００３９】
本発明の第５の実施例として、上記実施例１〜４のいずれか１つの電力変換装置を３相ブリッジ回路へ応用した一例を図１０に示す。同図において、半導体スイッチング素子１と還流ダイオード２の逆並列接続した構成に、ゲート配線３、ゲート抵抗４、ゲート駆動パルス回路５、遅延制御回路６、可変制御容量７および８により片側のアーム回路１０を形成し、このアーム１０の２直列接続回路を３個並列接続した構成に、ゲート駆動指令を発生する論理部１１を合わせて、３相ブリッジ回路１２を構成している。そして各アームの直列接続回路の両端に直流母線Ｐ、Ｎが接続され、これら直列接続された各アームの相互接続点に３相の交流母線Ｒ、Ｓ、Ｔが接続される。各アーム回路１０は独立に遅延制御回路６の設定が可能である。上アーム(10a〜10c)と下アーム(10d〜10f)では、寄生インダクタンスや寄生容量を含めて考えると非対称であるために、上アームと下アームにそれぞれに、可変制御容量７および８によって生じる効果の程度を調整することで、ゲート駆動パルス回路が容易に駆動でき、かつまたゲート駆動ループ回路の安定性を確保した３相ブリッジ回路１２を提供することができる。
【００４０】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、半導体スイッチ素子とその駆動回路の形態は、実施例に図示したものに限定されるものではなく、様々な変形例が含まれる。
【００４１】
例えば、スイッチング素子を、本実施例で用いたＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）に対して、Ｊ−ＦＥＴ（接合型電界効果トランジスタ）のユニポーラデバイス、そしてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスのいずれのデバイスに置き換え、さらに端子の機能のうち、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない、また、ダイオード素子に関しても、同様に、ＰＮ接合ダイオードやＳＢ（ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではないことは明らかである。
【符号の説明】
【００４２】
１：スイッチング素子（半導体スイッチング素子）
２：還流用ダイオード
３：ゲート駆動配線（ゲート配線）
４：ゲート抵抗
５：ゲート駆動パルス発生回路（ゲート駆動パルス回路）
６：遅延制御回路
７：可変制御容量（正の容量）
８：可変制御容量（負の容量）
１０：アーム回路
１１：制御論理部
１２：３相ブリッジ回路
１３：モータ負荷
１４：Ｐ端子
１５：ＡＣ端子
１６：Ｎ端子
５０：ゲート駆動ループ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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