(57)【要約】【課題】画素間での表示ばらつきが軽減され、高い表示品質を提供できる画素回路を提供する。【解決手段】複数の画素を有する画素領域と、画素領域外に位置する駆動回路を有する表示装置が提供される。画素は、それぞれゲートと一対の端子を有する駆動トランジスタとスイッチングトランジスタ、入力端子を有する発光素子と、一対の端子を有する保持容量を有する。スイッチングトランジスタの一方の端子は、駆動トランジスタのゲートと保持容量の一方の端子と電気的に接続される。駆動トランジスタの一方の端子は、保持容量の他方の端子と入力端子と電気的に接続される。駆動回路は、それぞれゲートと一対の端子を有する第１のトランジスタと第２のトランジスタを有する。スイッチングトランジスタの他方の端子は、第１のトランジスタの一方の端子と第２のトランジスタの一方の端子と接続される。第２のトランジスタは、酸化物半導体を含むチャネル領域を有する。【選択図】図５
2018013567.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する画素領域と、
前記画素領域外に位置する駆動回路を有し、
前記複数の画素の少なくとも一つは、
ゲートと一対の端子を有する駆動トランジスタと、
ゲートと一対の端子を有するスイッチングトランジスタと、
入力端子と出力端子を有する発光素子と、
一対の端子を有する保持容量を有し、
前記スイッチングトランジスタの一方の端子は、前記駆動トランジスタのゲートと前記保持容量の一方の端子と電気的に接続され、
前記駆動トランジスタの一方の端子は、前記保持容量の他方の端子と前記入力端子と電気的に接続され、
前記駆動回路は、それぞれゲートと一対の端子を有する第１のトランジスタと第２のトランジスタを有し、
前記スイッチングトランジスタの他方の端子は、前記第１のトランジスタの一方の端子と前記第２のトランジスタの一方の端子と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を含むチャネル領域を有する表示装置。
【請求項２】
前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートは互いに電気的に接続される、請求項１に記載の表示装置。
【請求項３】
前記第１のトランジスタは、シリコンを含むチャネル領域を有する、請求項１に記載の表示装置。
【請求項４】
前記第１のトランジスタは、多結晶シリコンを含むチャネル領域を有する、請求項１に記載の表示装置。
【請求項５】
前記第１のトランジスタの他方の端子は、第１の電位が印加されるように構成され、
前記第２のトランジスタの他方の端子は、前記第１の電位よりも低い第２の電位が印加されるように構成される、請求項１に記載の表示装置。
【請求項６】
前記第２のトランジスタの他方の端子は、前記スイッチングトランジスタを活性化する信号が印加されるように構成される、請求項１に記載の表示装置。
【請求項７】
前記第１のトランジスタは、
第１の半導体膜と、
前記第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上のゲートを有し、
前記第２のトランジスタは、
前記第１のトランジスタの前記ゲートと、
前記第１のトランジスタの前記ゲート上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の半導体膜を有する、請求項１に記載の表示装置。
【請求項８】
前記第１のトランジスタの前記ゲートは、前記第１のトランジスタと前記第２のトランジスタに共有される、請求項７に記載の表示装置。
【請求項９】
前記第１の半導体膜、前記第１のトランジスタの前記ゲート、および前記第２の半導体膜は互いに重なる、請求項７に記載の表示装置。
【請求項１０】
基板上の画素と、
前記基板上に位置し、第１のトランジスタと第２のトランジスタを含むバッファを有する駆動回路を有し、
前記第１のトランジスタと前記第２のトランジスタは、それぞれゲートと一対の端子を有し、
前記第１のトランジスタの一方の端子は、前記第２のトランジスタの一方の端子と前記画素と電気的に接続され、
前記第１のトランジスタは、シリコンを含むチャネル領域を有し、
前記第２のトランジスタは、酸化物半導体を含むチャネル領域を有する表示装置。
【請求項１１】
前記第１のトランジスタは、
第１の半導体膜と、
前記第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上のゲートを有し、
前記第２のトランジスタは、
前記ゲートと、
前記ゲート上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の半導体膜を有する、請求項１０に記載の表示装置。
【請求項１２】
前記第１のトランジスタの他方の端子は、第１の電位が印加されるように構成され、
前記第２のトランジスタの他方の端子は、前記第１の電位よりも低い第２の電位が印加されるように構成される、請求項１１に記載の表示装置。
【請求項１３】
前記ゲートは、前記第１のトランジスタと前記第２のトランジスタに共有される、請求項１１に記載の表示装置。
【請求項１４】
前記第１の半導体膜、前記ゲート、および前記第２の半導体膜は互いに重なる、請求項１１に記載の表示装置。
【請求項１５】
基板上に位置し、スイッチングトランジスタを有する画素と、
前記基板上に位置し、第１のトランジスタと第２のトランジスタを含むアナログ回路を有する駆動回路を有し、
前記第１のトランジスタと前記第２のトランジスタは、それぞれゲートと一対の端子を有し、
前記第１のトランジスタの一方の端子は、前記第２のトランジスタの一方の端子と前記画素と電気的に接続され、
前記第２のトランジスタの他方の端子は、前記スイッチングトランジスタを活性化する信号が印加されるように構成され、
前記第１のトランジスタは、シリコンを含むチャネル領域を有し、
前記第２のトランジスタは、酸化物半導体を含むチャネル領域を有する表示装置。
【請求項１６】
前記第１のトランジスタは、
第１の半導体膜と、
前記第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上のゲートを有し、
前記第２のトランジスタは、
前記ゲートと、
前記ゲート上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の半導体膜を有する、請求項１５に記載の表示装置。
【請求項１７】
前記ゲートは、前記第１のトランジスタと前記第２のトランジスタに共有される、請求項１６に記載の表示装置。
【請求項１８】
前記第１の半導体膜、前記ゲート、および前記第２の半導体膜は互いに重なる、請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素回路、あるいはそれを含む表示装置に関し、たとえば、有機エレクトロルミネッセンス（以下、「有機ＥＬ」と称する）材料により構成した発光素子を含む画素回路、あるいはそれを含む表示装置に関する。
【背景技術】
【０００２】
半導体特性を示す代表的な例としてケイ素（シリコン）やゲルマニウムなどの第１４族元素が挙げられる。特にシリコンは入手の容易さ、加工の容易さ、優れた半導体特性、特性制御の容易さなどに起因し、表示装置に代表されるほぼ全ての半導体デバイスで使用されている。シリコンと同様、酸化物、例えばインジウムやガリウムなどの１３族元素の酸化物も半導体特性を示し、トランジスタなどの半導体素子に使用することができる。例えば特許文献１から３で開示されているように、シリコンを含有する半導体（以下、シリコン半導体）を有するトランジスタと、酸化物半導体を有するトランジスタの両者が組み込まれた半導体デバイス、およびこれを利用する表示装置が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２２５１０４号公報
【特許文献２】国際公開第２０１５−０３１０３７号公報
【特許文献３】米国特許出願公開第２０１０／０１８２２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、画素間での表示ばらつきが軽減され、高い表示品質を提供できる画素回路を提供することを一つの目的とする。あるいは、この画素回路を有する表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明の実施形態の一つは、複数の画素を有する画素領域と、画素領域外に位置する駆動回路を有する表示装置である。複数の画素の少なくとも一つは、ゲートと一対の端子を有する駆動トランジスタと、ゲートと一対の端子を有するスイッチングトランジスタと、入力端子と出力端子を有する発光素子と、一対の端子を有する保持容量を有する。スイッチングトランジスタの一方の端子は、駆動トランジスタのゲートと保持容量の一方の端子と電気的に接続される。駆動トランジスタの一方の端子は、保持容量の他方の端子と入力端子と電気的に接続される。駆動回路は、それぞれゲートと一対の端子を有する第１のトランジスタと第２のトランジスタを有する。スイッチングトランジスタの他方の端子は、第１のトランジスタの一方の端子と第２のトランジスタの一方の端子と電気的に接続さる。第２のトランジスタは、酸化物半導体を含むチャネル領域を有する。
【０００６】
本発明の実施形態の一つは、基板上の画素と、基板上に位置し、第１のトランジスタと第２のトランジスタを含むバッファを有する駆動回路を有する表示装置である。第１のトランジスタと第２のトランジスタは、それぞれゲートと一対の端子を有する。第１のトランジスタの一方の端子は、第２のトランジスタの一方の端子と画素と電気的に接続される。第１のトランジスタは、シリコンを含むチャネル領域を有し、第２のトランジスタは、酸化物半導体を含むチャネル領域を有する。
【０００７】
本発明の実施形態の一つは、基板上に位置し、第１のトランジスタと第２のトランジスタを含むアナログ回路を有する駆動回路を有する表示装置である。第１のトランジスタと第２のトランジスタは、それぞれゲートと一対の端子を有する。第１のトランジスタの一方の端子は、第２のトランジスタの一方の端子と画素と電気的に接続される。第２のトランジスタの他方の端子は、スイッチングトランジスタを活性化する信号が印加されるように構成される。第１のトランジスタは、シリコンを含むチャネル領域を有し、第２のトランジスタは、酸化物半導体を含むチャネル領域を有する。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態の表示装置の模式的な斜視図。
【図２】本発明の実施形態の表示装置の模式的な構造を示す図。
【図３】本発明の実施形態の表示装置の画素の等価回路と各信号のタイミングチャート。
【図４】本発明の実施形態の表示装置のバッファの模式図とその等価回路。
【図５】本発明の実施形態の表示装置のバッファの上面と断面の模式図。
【図６】本発明の実施形態の表示装置のアナログスイッチの等価回路と各信号のタイミングチャート。
【図７】本発明の実施形態の表示装置の画素回路の等価回路と各信号のタイミングチャート。
【図８】本発明の実施形態の表示装置の画素回路の等価回路。
【図９】本発明の実施形態の表示装置の画素回路の等価回路。
【図１０】本発明の実施形態の表示装置の画素回路の等価回路。
【図１１】本発明の実施形態の表示装置の画素回路の等価回路。
【図１２】本発明の実施形態の表示装置の画素回路の等価回路。
【図１３】本発明の実施形態の表示装置の画素回路の等価回路。
【図１４】本発明の実施形態の表示装置の画素回路の等価回路とそのタイミングチャート。
【図１５】本発明の実施形態の表示装置の画素回路の等価回路。
【発明を実施するための形態】
【０００９】
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００１０】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省ほぼすることがある。
【００１１】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
【００１２】
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１３】
（第１の実施形態）
本実施形態では、本発明の実施形態の一つに係る画素回路とそれを含む表示装置の構造に関し、図１乃至図４を用いて説明する。
【００１４】
［１．全体構造］
本実施形態に係る表示装置１００を模式的に示した斜視図を図１に示す。表示装置１００は行方向と列方向に配置される複数の画素１０４を備えた画素領域１０６、走査線駆動回路１０８、データ線駆動回路１１０を基板１０２の一方の面（上面）に有している。走査線駆動回路１０８、データ線駆動回路１１０は画素領域１０６の外側に位置している。画素領域１０６、走査線駆動回路１０８は基板１０２と対向基板１１２との間に設けられる。画素領域１０６からは配線が基板１０２の端部に向かって伸びており、基板１０２の端部で露出され、露出部は端子１１４を形成する。端子１１４はフレキシブルプリント回路（ＦＰＣ）などのコネクタ（図示せず）と接続される。外部回路（図示せず）から供給された映像信号が走査線駆動回路１０８、データ線駆動回路１１０を介して画素１０４に与えられて画素１０４の表示素子が制御され、映像が画素領域１０６上に再現される。本実施形態では走査線駆動回路１０８は画素領域１０６を挟むように二つ設けられているが、走査線駆動回路１０８は一つでもよい。また、走査線駆動回路１０８やデータ線駆動回路１１０を基板１０２上に直接形成するのではなく、異なる基板上に設けられた駆動回路を基板１０２上、またはコネクタ上に形成してもよい。
【００１５】
複数の画素１０４には互いに異なる色を与える発光素子や液晶素子などの表示素子を設けることができ、これにより、フルカラー表示を行うことができる。例えば赤色、緑色、あるいは青色を与える表示素子を三つの画素１０４にそれぞれ設けることができる。あるいは、全ての画素１０４で白色を与える表示素子を用い、カラーフィルタを用いて画素１０４ごとに赤色、緑色、あるいは青色を取り出してフルカラー表示を行ってもよい。最終的に取り出される色は赤色、緑色、青色の組み合わせには限られない。例えば四つの画素１０４からそれぞれ赤色、緑色、青色、白色の４種類の色を取り出すこともできる。画素１０４の配列にも制限はなく、ストライプ配列、デルタ配列、ペンタイル配列などを採用することができる。
【００１６】
図２に示すように、画素領域１０６内には、複数の画素回路ＰＸがマトリクス状に配置され、走査線駆動回路１０８、データ線駆動回路１１０から種々の配線が互いに直交するＸ方向およびＹ方向に沿って設けられる。各画素１０４は画素回路ＰＸを有している。以下では、このマトリクスはＮ行Ｍ列の正方配列であるとして説明を続ける。
【００１７】
各画素回路ＰＸの内部には、後述するように、表示素子としての発光素子ＯＬＥＤが１つずつ配置される。走査線駆動回路１０８およびデータ線駆動回路１１０は、各画素回路ＰＸ内の発光素子ＯＬＥＤを駆動して発光させることにより、映像を形成する役割を果たす。
【００１８】
具体的に説明すると、走査線駆動回路１０８は、画素領域１０６内に形成されるマトリクスのｎ行目に位置する複数の画素回路ＰＸに対し、共通に、制御信号ＳＧ［ｎ］，ＢＧ［ｎ］，ＲＧ［ｎ］を供給するよう構成される。ｎは、１からＮ（マトリクスの行数）までの整数である。
【００１９】
データ線駆動回路１１０は、画素領域１０６内に構成されるマトリクスのｍ列目に位置する複数の画素回路ＰＸに対し、共通に、映像信号Ｖｓｉｇ［ｍ］およびリセット信号Ｖｒｓｔ［ｍ］を供給するよう構成される。ｍは、１からＭ（マトリクスの列数）までの整数である。なお、［ｎ］と［ｍ］はそれぞれ、対応する構成がｎ行目、ｍ列目に対応する構成であることを示す付記であるが、以下の説明では、特に対応する行や列を明記する必要がない時、［ｎ］や「ｍ」の表記を省略する場合がある。
【００２０】
データ線駆動回路１１０はまた、映像信号Ｖｓｉｇ［ｍ］と初期化信号Ｖｉｎｉ［ｍ］の両方を供給するよう構成される。以下の説明では、映像信号Ｖｓｉｇ［ｍ］、初期化信号Ｖｉｎｉ［ｍ］、リセット信号Ｖｒｓｔ［ｍ］の電位をそれぞれＶｓｉｇ［ｍ］、Ｖｉｎｉ［ｍ］、Ｖｒｓｔ［ｍ］と表記する場合がある。この点は、後述する他の信号についても同様である。
【００２１】
データ線駆動回路１１０はさらに、高電位電源配線を介して各画素回路ＰＸに電源電位ＰＶＤＤを供給するよう構成される。図２には示していないが、画素領域１０６内には、一定数ずつの画素回路ＰＸに対して共通に設けられる共通電極が配置されており、データ線駆動回路１１０は、この共通電極に対して接地電位ＰＶＳＳを供給するよう構成される。
【００２２】
［２．画素の構成］
図３（ａ）は、図２に示した画素回路ＰＸの等価回路である。同図には、画素領域１０６内に構成されるマトリクスのｎ行ｍ列に位置する画素回路ＰＸ（ｎ，ｍ）を示しているが、他の画素回路ＰＸについても同様である。
【００２３】
図３（ａ）に示すように、画素回路ＰＸ（ｎ，ｍ）は、発光素子ＯＬＥＤの他、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ（本実施形態における制御トランジスタ、あるいはスイッチングトランジスタ）、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴ、および保持容量Ｃｓを有して構成される。これらのトランジスタはゲートと一対の端子を有しており、保持容量Ｃｓは一対の端子を有している。
【００２４】
駆動トランジスタＤＲＴの一方の端子は、出力トランジスタＢＣＴを介して、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。駆動トランジスタＤＲＴの他方の端子は、発光素子ＯＬＥＤの入力端子（アノード）に接続される。発光素子ＯＬＥＤの出力端子（カソード）は、接地電位ＰＶＳＳが供給される共通電極に接続される。発光素子ＯＬＥＤの入力端子は、リセットトランジスタＲＳＴを介して、リセット信号Ｖｒｓｔ［ｍ］の入力端子にも接続される。
【００２５】
駆動トランジスタＤＲＴのゲートは、画素トランジスタＳＳＴを介して、映像信号Ｖｓｉｇ［ｍ］（および初期化信号Ｖｉｎｉ［ｍ］）の入力端子に接続されるとともに、保持容量Ｃｓの一方の端子に接続される。保持容量Ｃｓの他方の端子は、駆動トランジスタＤＲＴの他方の端子に接続される。
【００２６】
画素トランジスタＳＳＴのゲートには、図２に示した走査線駆動回路１０８との間に設けられる制御線ＣＬ［ｎ］を介して、制御信号ＳＧ［ｎ］が供給される。また、出力トランジスタＢＣＴのゲートには制御信号ＢＧ［ｎ］が供給され、リセットトランジスタＲＳＴのゲートには制御信号ＲＧ［ｎ］が供給される。
【００２７】
駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、および出力トランジスタＢＣＴはそれぞれ、チャネル領域が形成される半導体膜有し、各半導体膜は種々の半導体材料を含むことができる。半導体材料としてはケイ素（シリコン）やゲルマニウムなどの１４族元素が挙げられる。あるいは、半導体材料として酸化物半導体を用いてもよく、酸化物半導体は、インジウムやガリウムなどの第１３族元素から選択することができる。酸化物半導体を用いる場合、半導体膜は異なる複数の第１３族元素を含有してもよく、例えばインジウム―ガリウム酸化物（ＩＧＯ）を含有してもよい。半導体膜はさらに１２族元素を含んでもよく、一例としてインジウム―ガリウム―亜鉛酸化物（ＩＧＺＯ）を含有してもよい。半導体膜はその他の元素をさらに含むこともでき、１４族元素であるスズ、４族元素であるチタンやジリコニウムなどを含んでもよい。以下、シリコンを主成分として含む半導体膜をシリコン半導体膜、酸化物半導体を主成分として含む半導体膜を酸化物半導体膜と記す。
【００２８】
半導体膜の結晶性に限定は無く、単結晶、多結晶、微結晶、アモルファスなどのモルフォロジーを有することができる。
【００２９】
駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、および出力トランジスタＢＣＴの構造に限定は無く、ボトムゲート型トランジスタでもトップゲート型トランジスタでもよい。あるいはこれらのトランジスタは、半導体膜の上下にゲートを有してもよい。トップゲート型の場合、所謂セルフアライン型の構造を有することもできる。ボトムゲート型の場合、半導体膜のチャネル領域が各端子に覆われる領域よりも厚さが小さい、所謂チャネルエッチ型の構造を有していてもよい。あるいは半導体膜と一対の端子間に絶縁膜を有する、チャンネルストップ型の構造を有していてもよい。また、ソース・ドレイン電極として機能する各端子と半導体膜との上下関係に関してはトップコンタクト型、ボトムコンタクト型いずれでもよい。ゲートの数も単一である必要は無く、二つ以上のゲートを有するマルチゲートトランジスタでもよい。また、各トランジスタのチャネル型にも限定は無く、ｐ型かｎ型を適宜選択することができる。
【００３０】
［３．バッファ］
図４（ａ）に示すように、本実施形態の表示装置１００は、図２に示した走査線駆動回路１０８内にバッファ１２０を有する。制御信号ＳＧ［ｎ］が供給される制御線ＣＬ［ｎ］は、走査線駆動回路１０８内のバッファ１２０［ｎ］に接続される。バッファ１２０［ｎ］は、走査線駆動回路１０８のうち制御信号ＳＧ［ｎ］を生成する回路部分の最終段に位置する回路であり、図４（ｂ）の等価回路に示すように、ｎチャネル型トランジスタ１２２（第２のトランジスタ）とｐチャネル型トランジスタ１２４（第１のトランジスタ）を、電源電位ＶＤＤ（第１の電源電位）が供給される高電位電源配線と、接地電位ＶＳＳ（第１の電源電位より低い第２の電源電圧）が供給される低電位電源配線との間に直列に接続した構成を有している。ｐチャネル型トランジスタ１２４およびｎチャネル型トランジスタ１２２のそれぞれのゲートは互いに接続されてバッファ１２０［ｎ］の入力ＩＮを構成する。入力ＩＮには、走査線駆動回路１０８の図示しない内部回路から、制御信号ＳＧ［ｎ］の反転信号／ＳＧ［ｎ］（制御信号ＳＧ［ｎ］に対応する信号）が供給される。また、バッファ１２０［ｎ］の出力ＯＵＴは、ｐチャネル型トランジスタ１２４の一方の端子とｎチャネル型トランジスタ１２２の一方の端子の接続点から取り出される。出力ＯＵＴは、制御線ＣＬ［ｎ］を経由して、ｎ行目に位置する画素回路ＰＸ（ｎ，１）から画素回路ＰＸ（ｎ，Ｍ）それぞれの画素トランジスタＳＳＴ（図３参照）のゲートに共通に接続される。
【００３１】
ｐチャネル型トランジスタ１２４のチャネル領域を含む半導体膜として、例えばシリコン半導体膜を用いることができる。シリコン半導体膜は、たとえば多結晶シリコンを含んでもよい。一方、ｎチャネル型トランジスタ１２２のチャネル領域を含む半導体膜としては、上述した酸化物半導体膜を用いることができる。なお、図４および図６にて酸化物半導体膜を用いたトランジスタ１２２、１８２は点線の四角にて囲われている。
【００３２】
［４．駆動方法］
図３（ｂ）は、図３（ａ）に示した各信号の時間変化を示すタイミングチャートである。以下、この図を参照しながら、画素回路ＰＸの動作について説明する。なお、以下では活性状態をハイレベルに対応付けて説明するが、ハイレベルとローレベルのいずれを活性状態と呼ぶかについては、信号ごとに任意である。また、以下では、画素回路ＰＸ（ｎ，ｍ）の駆動トランジスタＤＲＴのゲートの電位を、ゲート電位ＤＲＴＧ（ｎ，ｍ）と称する。
【００３３】
図３（ｂ）に示すように、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］は、初期状態では、それぞれ活性（ハイレベル）、非活性（ローレベル）、非活性（ローレベル）の各状態とされている。ｎ行目に位置する各画素回路ＰＸを駆動するための水平走査期間Ｈに入ると、走査線駆動回路１０８は、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］の活性状態を一斉に変更し、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］をそれぞれ、非活性、活性、活性の状態とする（リセット期間Ｐ１）。このときデータ線駆動回路１１０は、映像信号Ｖｓｉｇ［ｍ］の入力端子に、映像信号Ｖｓｉｇ［ｍ］ではなく初期化信号Ｖｉｎｉ［ｍ］を供給する。これにより、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴがオンの状態、出力トランジスタＢＣＴがオフの状態となり、ゲート電位ＤＲＴＧ（ｎ，ｍ）および保持容量Ｃｓの両端間電位差がリセットされる。リセット後のゲート電位ＤＲＴＧ（ｎ，ｍ）は、初期化信号Ｖｉｎｉ［ｍ］に等しくなる。
【００３４】
続いて走査線駆動回路１０８は、制御信号ＳＧ［ｎ］の状態を維持しつつ、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］の状態をそれぞれ活性、非活性に変更する（閾値補正期間Ｐ２ａ）。データ線駆動回路１１０は、初期化信号Ｖｉｎｉ［ｍ］の供給を維持する。これにより、出力トランジスタＢＣＴがオンに、リセットトランジスタＲＳＴがオフにそれぞれ切り替わり、駆動トランジスタＤＲＴの一方の端子に電源電位ＰＶＤＤの供給が開始される。この閾値補正期間Ｐ２ａは、駆動トランジスタＤＲＴの閾値のばらつきによるゲート電位ＤＲＴＧ（ｎ，ｍ）のばらつきをキャンセルする役割を果たす。
【００３５】
次に走査線駆動回路１０８は、制御信号ＲＧ［ｎ］、ＳＧ［ｎ］の状態を維持しつつ、制御信号ＢＧ［ｎ］の状態を非活性に変更する（書き込み期間Ｐ２ｂ）。また、データ線駆動回路１１０は、映像信号Ｖｓｉｇ［ｍ］の入力端子に対して映像信号Ｖｓｉｇ［ｍ］の供給を開始する。これにより、出力トランジスタＢＣＴがオフに切り替わり、ゲート電位ＤＲＴＧ（ｎ，ｍ）が映像信号Ｖｓｉｇ［ｍ］の電位に変化する。
【００３６】
最後に、走査線駆動回路１０８は、制御信号ＢＧ［ｎ］、ＲＧ［ｎ］、ＳＧ［ｎ］それぞれの状態が初期状態、すなわち、それぞれ活性、非活性、非活性の各状態に戻される(出力期間Ｐ３)。この時点で、ｎ行目に対応する水平走査期間Ｈが終了し、走査線駆動回路１０８およびデータ線駆動回路１１０は、次のｎ＋１行目に位置する各画素回路ＰＸに対し、上記同様の処理を開始する。
【００３７】
ｎ行目に位置する画素回路ＰＸ（ｎ，ｍ）では、出力期間Ｐ３の開始とともに、出力トランジスタＢＣＴがオンの状態、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴがオフの状態となって、発光素子ＯＬＥＤへの電流の供給が開始される。このとき、ゲート電位ＤＲＴＧ（ｎ，ｍ）は、画素トランジスタＳＳＴに発生するフィールドスルー電圧（突き抜け電圧）のため、図３（ｂ）に示すように、一瞬低下した後に再度上昇して安定化するという変化を呈する。この安定化後のゲート電位ＤＲＴＧ（ｎ，ｍ）が映像信号Ｖｓｉｇ［ｍ］に応じた値となるため、発光素子ＯＬＥＤに流れ込む電流の強度も映像信号Ｖｓｉｇ［ｍ］に応じた値となる。その結果、発光素子ＯＬＥＤが映像信号Ｖｓｉｇ［ｍ］に応じた輝度で発光する。
【００３８】
ｎチャネル型トランジスタ１２２のスイッチング速度がばらつくと、フィールドスルー電圧が画素１０４間でばらつき、その結果、画素１０４間での発光輝度がばらついて、横スジなどの表示不良をもたらす。本実施形態の表示装置１００では、バッファ１２０が有するｎチャネル型トランジスタ１２４のチャネル領域を含む半導体膜に、酸化物半導体を用いることができる。酸化物半導体をチャネル領域に含むトランジスタ（以下、酸化物半導体トランジスタと記す）は、シリコンをチャネル領域に含むトランジスタ（以下、シリコントランジスタと記す）、特に多結晶シリコンをチャネル領域に含むトランジスタと比較すると電気特性のばらつきが小さい。このため、シリコントランジスタと比較して、スイッチング速度を揃えることが可能になる。ｎチャネル型トランジスタ１２４のスイッチング速度のばらつきを低下させることで、オンからオフに変化する際の制御信号ＳＧ［ｎ］の変化速度のばらつきも低下し、その結果、上述したような発光輝度のばらつきが軽減されることになる。また、シリコントランジスタと比較して酸化物半導体トランジスタはスイッチング速度が小さい。このため、出力期間Ｐ３の開始とともに制御信号ＳＧ［ｎ］を非活性としても、電圧の立下りが遅く、駆動トランジスタＤＲＴのゲートに対してより長時間電荷を注入することができる。このため、フィールドスルー電圧を小さくすることができ、入力された映像信号Ｖｓｉｇ［ｍ］に応じた輝度により近い輝度で、発光素子ＯＬＥＤを発光させることができる。したがって、本実施形態により、発光輝度のばらつきが軽減され、表示品質の高い表示装置を提供することが可能になる。
【００３９】
（第２の実施形態）
本実施形態では、第１の実施形態のバッファ１２０の構造を説明する。なお、本実施形態で示す構造は一つの例に過ぎず、バッファ１２０は、以下に示す構造以外の構造を有していてもよい。第１の実施形態と同様、あるいは類似する構成に関しては記述を割愛することがある。
【００４０】
図５（ａ）は、バッファ１２０の平面模式図であり、図５（ｂ）は、図４（ａ）の鎖線Ａ−Ｂに対応する断面図である。図５（ｂ）に示すように、本実施形態のバッファ１２０は、図示しない基板１０２上に形成される第１の半導体膜１５０と、第１の半導体膜１５０上の第１の絶縁膜１５２と、第１の絶縁膜１５２上に位置し、第１の半導体膜１５０と重なるゲート１５４と、ゲート１５４上の第２の絶縁膜１５６と、第２の絶縁膜１５６上に位置し、ゲート１５４と重なる第２の半導体膜１６０と、第２の絶縁膜１５６上に位置し、第１の半導体膜１５０と電気的に接続される一対の端子１６２、１６４、および第２の半導体膜１６０上に位置し、第２の半導体膜１６０と電気的に接続される一対の端子１６６、１６８を有する。第１の半導体膜１５０はシリコン半導体膜とすることができ、第２の半導体膜１６０はシリコン半導体膜、あるいは酸化物半導体膜とすることができる。シリコン半導体は、多結晶シリコンを含むことができる。
【００４１】
第１の絶縁膜１５２、第２の絶縁膜１５６はケイ素を含む無機化合物、例えば酸化ケイ素や窒化ケイ素、酸化窒化ケイ素、窒化酸化ケイ素を含むことができる。第２の半導体膜１６０が酸化物半導体を含む場合には、第２の絶縁膜１５６は酸化ケイ素を含むことが好ましい。
【００４２】
第１の半導体膜１５０、第１の絶縁膜１５２、ゲート１５４、および一対の端子１６２、１６４によってｐチャネル型トランジスタ１２４が構成される。第１の絶縁膜１５２はｐチャネル型トランジスタ１２４のゲート絶縁膜として機能する。一方、ゲート１５４、第２の絶縁膜１５６、第２の半導体膜１６０、および一対の端子１６６、１６８によってｎチャネル型トランジスタ１２２が構成される。第２の絶縁膜１５６はｎチャネル型トランジスタ１２２のゲート絶縁膜として機能する。このように、本実施形態で例示するバッファ１２０では、ｎチャネル型トランジスタ１２２とｐチャネル型トランジスタ１２４が積層している。第１の半導体膜１５０、ゲート１５４、および第２の半導体膜１６０は互いに重なり、ゲート１５４はｐチャネル型トランジスタ１２４とｎチャネル型トランジスタ１２２に共有される。
【００４３】
端子１６４と１６８は互いに電気的に接続され、バッファ１２０の出力ＯＵＴを構成する。図５（ａ）に示すように、端子１６４と１６８は統合（一体化）されていてもよく、あるいは異なる層に存在するように形成し、後に電気的に接続してもよい。端子１６２には、図示しない電源回路から電源電位ＶＤＤが供給される。端子１６６には、図示しない電源回路から接地電位ＶＳＳが供給される。ゲート１５４は、図４（ｂ）に示した入力ＩＮを構成する。
【００４４】
図５（ａ）に示すように、第１の半導体膜１５０、第２の半導体膜１６０は、チャネル幅がチャネル長よりも大きくなるように構成することができる。これにより、第１の半導体膜１５０や第２の半導体膜１６０の電界移動度が小さい場合でも、ｎチャネル型トランジスタ１２２やｐチャネル型トランジスタ１２４は、画素回路ＰＸを駆動するための十分な電圧を供給することができる。
【００４５】
なお、ゲート１５４の長さ（チャネル幅方向の長さ）は、第１の半導体膜１５０や第２の半導体膜１６０のそれより大きくてもよい。図５（ａ）では、第２の半導体膜１６０の底面の全体がゲート１５４と重なるように描かれているが、ゲート１５４の全体が第２の半導体膜１６０で覆われてもよい。
【００４６】
上述したように、ｐチャネル型トランジスタ１２４とｎチャネル型トランジスタ１２２を積層させることで、これらを横に並べて形成する場合に比べ、バッファ１２０の占有面積を縮小することが可能になる。したがって、走査線駆動回路の占有面積を縮小することができ、広い面積の画素領域を確保することができる。
【００４７】
（第３の実施形態）
本実施形態では、第２の実施形態のバッファ１２０の替わりに、アナログスイッチ１８０を設ける構成を説明する。なお、本実施形態で示す構造は一つの例に過ぎず、アナログスイッチ１８０は以下に示す構造以外の構造を有していてもよい。第１、第２の実施形態と同様、あるいは類似する構成に関しては記述を割愛することがある。
【００４８】
走査線駆動回路１０８に含まれるアナログスイッチ１８０の等価回路を図６（ａ）に示す。アナログスイッチ１８０は、走査線駆動回路１０８のうち制御信号ＳＧを生成する回路部分の最終段に位置する。アナログスイッチ１８０は、ｎチャネル型トランジスタ１８２およびｐチャネル型トランジスタ１８４を有している。ｎチャネル型トランジスタ１８２およびｐチャネル型トランジスタ１８４のゲートは互いに電気的に接続され、走査線駆動回路１０８の内部回路から制御信号ＳＧ［ｎ］（制御信号ＳＧ［ｎ］に対応する信号）が共通に供給される。ｎチャネル型トランジスタ１８２の一方の端子には、各行に共通の入力信号ＳＧ＿ＩＮが供給される。また、ｐチャネル型トランジスタ１８４の一方の端子には、各行に共通の電位ＶＧＬが供給される。ｎチャネル型トランジスタ１８２の他方の端子とｐチャネル型トランジスタ１８４の他方の端子とは互いに接続され、さらに制御線ＣＬ［ｎ］にも接続される。
【００４９】
ｐチャネル型トランジスタ１８４のチャネル領域を含む半導体膜として、例えばシリコン半導体膜を用いることができ、シリコン半導体膜は多結晶シリコンを含むことができる。一方、ｎチャネル型トランジスタ１８２のチャネル領域を含む半導体膜としては、上述した酸化物半導体膜を用いることができる。
【００５０】
図６（ｂ）のタイミングチャートに示すように、入力信号ＳＧ＿ＩＮは、各行に対応する制御信号ＳＧがそれぞれ活性化するタイミングでハイレベルに活性化する信号であり、画素トランジスタＳＳＴを活性化、すなわちオンの状態にできる信号である。一方、電位ＶＧＬは、非活性時（ローレベル）の入力信号ＳＧ＿ＩＮの電位である。走査線駆動回路１０８は、行ごとに、画素トランジスタＳＳＴを活性化するタイミングでｎチャネル型トランジスタ１８２およびｐチャネル型トランジスタ１８４のゲートに共通に供給する信号を活性化する一方、対応する行を選択しないときには、この信号を非活性とする。これにより、制御信号ＳＧは図６（ｂ）に示すように、ｎ＝１からｎ＝Ｎまで順次１つずつ活性化することになる。これは、図３（ｂ）に示した制御信号ＳＧの変化と同じである。したがって、本実施形態による表示装置１００は、第１の実施形態の動作と同じ動作を行うことができる。
【００５１】
本実施形態では、ｎチャネル型トランジスタ１８２のチャネル領域に酸化物半導体を用いることができ、ｐチャネル型トランジスタ１８４のチャネル領域にシリコン（例えば多結晶シリコン）を用いることができる。これにより、第１の実施形態と同様の原理により、オンからオフに変化する際の制御信号ＳＧ［ｎ］の変化速度のばらつきを抑制できるので、発光素子ＯＬＥＤの発光輝度のばらつきを軽減することが可能となる。また、フィールドスルー電圧を小さくすることができ、入力された映像信号Ｖｓｉｇ［ｍ］に応じた輝度により近い輝度で、発光素子ＯＬＥＤを発光させることができる。その結果、表示品質の高い表示装置を提供することができる。
【００５２】
なお、アナログスイッチ１８０［ｎ］は、図５（ａ）に示したバッファ１２０［ｎ］と同様の構造を取ることができる。具体的には、図５（ａ）において端子１６２に電源電位ＶＤＤに代えて入力信号ＳＧ＿ＩＮを供給し、端子１６６に接地電位ＶＳＳに代えて電位ＶＧＬを供給することで、図５（ａ）の構造をアナログスイッチ１８０［ｎ］として利用することが可能になる。こうすることで、第２の実施形態と同様、アナログスイッチ１８０［ｎ］の占有面積の縮小が可能になる。
【００５３】
以上説明したように、本実施形態を適用することにより、発光輝度のばらつきの軽減が実現され、高品質な表示を与える表示装置を提供することができる。また、ｎチャネル型トランジスタ１８２およびｐチャネル型トランジスタ１８４を積層構造とすることにより、これらを横に並べて形成する場合に比べてアナログスイッチ１８０の占有面積を縮小することが可能となり、大きな画素領域１０６を確保することができる。
【００５４】
（第４の実施形態）
本実施形態では、第１の実施形態とは異なる画素回路ＰＸを含む表示装置１００について説明を行う。第１乃至第３の実施形態と同様、あるいは類似する構成に関しては記述を割愛することがある。
【００５５】
図７（ａ）は、本実施形態の表示装置１００に含まれる画素回路ＰＸの等価回路であり、図７（ｂ）は、図７（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００５６】
本実施形態の表示装置１００の画素回路ＰＸは、駆動トランジスタＤＲＴとしてｐチャネル型のトランジスタを用いるという点で、第１の実施形態の表示装置１００と相違する。これに伴い、画素回路ＰＸの等価回路および使用する信号の種類も、第１の実施形態のものとは異なっている。以下、第１の実施形態との相違点を中心に説明する。
【００５７】
画素回路ＰＸは、ｐチャネル型のトランジスタである駆動トランジスタＤＲＴの他に、発光素子ＯＬＥＤ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、第１のスイッチングトランジスタＴＣＴ（本実施形態における制御トランジスタ、あるいはスイッチングトランジスタ）、第２のスイッチングトランジスタＩＣＴ、および保持容量Ｃｓを有する。
【００５８】
駆動トランジスタＤＲＴの一方の端子（ソース）は、第２の出力トランジスタＢＣＴ２を介して、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。一方、駆動トランジスタＤＲＴの他方の端子（ドレイン）は、第１の出力トランジスタＢＣＴ１を介して、発光素子ＯＬＥＤの入力端子に接続される。発光素子ＯＬＥＤの出力端子は、接地電位ＰＶＳＳが供給される上記共通電極に接続される。
【００５９】
駆動トランジスタＤＲＴの一方の端子はまた、画素トランジスタＳＳＴを介して、映像信号Ｖｓｉｇ［ｍ］の入力端子にも接続される。なお、本実施形態では初期化信号Ｖｉｎｉ［ｍ］は使用されない。また、発光素子ＯＬＥＤの入力端子は、リセットトランジスタＲＳＴを介して、リセット信号Ｖｒｓｔ［ｍ］の入力端子に接続される。
【００６０】
第１のスイッチングトランジスタＴＣＴは、駆動トランジスタＤＲＴのゲートおよび他方の端子の間に接続される。すなわち、第１のスイッチングトランジスタＴＣＴの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子は駆動トランジスタＤＲＴの他方の端子に接続される。一方、第２のスイッチングトランジスタＩＣＴは、駆動トランジスタＤＲＴのゲートとリセット信号Ｖｒｓｔ［ｍ］の入力端子との間に接続される。すなわち、第２のスイッチングトランジスタＩＣＴの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子はリセット信号Ｖｒｓｔ［ｍ］の入力端子に接続される。
【００６１】
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲートと、電源電位ＰＶＤＤが供給される高電位電源配線との間に接続される。すなわち、保持容量Ｃｓの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子は電源電位ＰＶＤＤが供給される高電位電源配線に接続される。
【００６２】
駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、第１のスイッチングトランジスタＴＣＴ、および第２のスイッチングトランジスタＩＣＴはそれぞれ、シリコン（例えば多結晶シリコン）や酸化物半導体を含むチャネル領域を有する電界効果トランジスタである。駆動トランジスタＤＲＴ、第１の出力トランジスタＢＣＴ１、および第２の出力トランジスタＢＣＴ２はｐチャネル型のトランジスタとして形成され、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１のスイッチングトランジスタＴＣＴ、および第２のスイッチングトランジスタＩＣＴはｎチャネル型のトランジスタとして形成される。
【００６３】
第１のスイッチングトランジスタＴＣＴのゲートには、制御線ＣＬ［ｎ］を介して走査信号Ｓｃａｎ［ｎ］が供給される。走査信号Ｓｃａｎ［ｎ］は、第１の実施形態の制御信号ＳＧ［ｎ］，ＲＧ［ｎ］に代えて走査線駆動回路１０８が各画素回路ＰＸに供給する信号であり、画素トランジスタＳＳＴのゲートにも供給される。第２のスイッチングトランジスタＩＣＴおよびリセットトランジスタＲＳＴの各ゲートには、ｎ−１行目に位置する画素回路ＰＸに対応する走査信号Ｓｃａｎ［ｎ−１］が制御線ＣＬ［ｎ−１］を介して供給される。第１の出力トランジスタＢＣＴ１および第２の出力トランジスタＢＣＴ２のゲートには、エミット信号Ｅｍｉｔ［ｎ］が共通に供給される。エミット信号Ｅｍｉｔ［ｎ］は、第１の実施形態の制御信号ＢＧ［ｎ］に代えて各画素回路ＰＸに走査線駆動回路１０８が供給する信号である。
【００６４】
図７（ｂ）から理解されるように、走査信号Ｓｃａｎ［ｎ］は、所定の水平走査期間Ｈの間隔でｎ＝１からｎ＝Ｎまで順次パルス状に活性化される。個々の活性化期間は、水平走査期間Ｈの時間長よりも短くなっている。画素回路ＰＸ（ｎ，ｍ）に着目すると、まず走査信号Ｓｃａｎ［ｎ−１］が活性化することにより、第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴがオンの状態となる（リセット期間Ｐ１）。このとき、走査信号Ｓｃａｎ［ｎ］は非活性の状態であるから、第１のスイッチングトランジスタＴＣＴ、画素トランジスタＳＳＴはいずれもオフの状態である。また、エミット信号Ｅｍｉｔ［ｎ］は、走査信号Ｓｃａｎ［ｎ−１］に先立って活性化され、走査信号Ｓｃａｎ［ｎ＋１］が活性化するまで、その活性状態が維持される。したがって、リセット期間Ｐ１では、第１の出力トランジスタＢＣＴ１および第２の出力トランジスタＢＣＴ２もオフである。
【００６５】
このように、リセット期間Ｐ１では第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴのみがオンとなり、駆動トランジスタＤＲＴのゲートにリセット信号Ｖｒｓｔ［ｍ］が供給される。これにより、駆動トランジスタＤＲＴのゲートの電位（ゲート電位）がＶｒｓｔ［ｍ］にリセットされる。また、保持容量Ｃｓの両端間電位差がＰＶＤＤ−Ｖｒｓｔ［ｍ］にリセットされる。
【００６６】
次に、走査信号Ｓｃａｎ［ｎ］が活性化すると、第１のスイッチングトランジスタＴＣＴがオンの状態となる（書き込み期間Ｐ２）。一方、走査信号Ｓｃａｎ［ｎ−１］が非活性状態であることから第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴはオフとなり、また、エミット信号Ｅｍｉｔ［ｎ］が引き続き活性状態であることから、第１の出力トランジスタＢＣＴ１および第２の出力トランジスタＢＣＴ２もオフとなる。
【００６７】
書き込み期間Ｐ２では、駆動トランジスタＤＲＴの一方の端子（ソース）に映像信号Ｖｓｉｇ［ｍ］が供給され、駆動トランジスタＤＲＴのゲートおよび一方の端子（ドレイン）の電位がともにＶｓｉｇ［ｍ］−Ｖｔｈ（ｎ，ｍ）となる。Ｖｔｈ（ｎ，ｍ）は画素回路ＰＸ（ｎ，ｍ）の駆動トランジスタＤＲＴの閾値電圧である。このとき保持容量Ｃｓの両端間電位差はＰＶＤＤ−（Ｖｓｉｇ［ｍ］−Ｖｔｈ（ｎ，ｍ））となる。
【００６８】
次に、エミット信号Ｅｍｉｔ［ｎ］が非活性になると、第１の出力トランジスタＢＣＴ１および第２の出力トランジスタＢＣＴ２がオンとなる（出力期間Ｐ３）。また、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴはいずれもオフとなる。これにより、駆動トランジスタＤＲＴのゲート電位が実質的にＶｓｉｇ［ｍ］に等しくなり、駆動トランジスタＤＲＴのゲート電位からＶｔｈ（ｎ，ｍ）の影響がキャンセルされる。したがって、駆動トランジスタＤＲＴのドレイン電流の強度がＶｓｉｇ［ｍ］に応じた値となるので、発光素子ＯＬＥＤがＶｓｉｇ［ｍ］に応じた強度で発光することになる。こうして、映像信号Ｖｓｉｇ［ｍ］に応じた強度での発光が実現される。
【００６９】
一方、画素回路ＰＸ（ｎ、ｍ）の次行に位置する画素回路ＰＸ（ｎ＋１、ｍ）では、画素回路ＰＸ（ｎ、ｍ）の書き込み期間Ｐ２において駆動トランジスタＤＲＴのゲート電位がリセットされる。具体的には、画素回路ＰＸ（ｎ、ｍ）の書き込み期間Ｐ２において走査信号Ｓｃａｎ［ｎ］が活性化され、画素回路ＰＸ（ｎ＋１、ｍ）内の第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴがオンとなる。画素回路ＰＸ（ｎ＋１、ｍ）のエミット信号Ｅｍｉｔ［ｎ＋１］は画素回路ＰＸ（ｎ、ｍ）のリセット期間Ｐ１において活性化されているので、画素回路ＰＸ（ｎ＋１、ｍ）の第１の出力トランジスタＢＣＴ１と第２の出力トランジスタＢＣＴ２はオフ状態が維持される。これにより、画素回路ＰＸ（ｎ＋１、ｍ）の駆動トランジスタＤＲＴのゲート電位がＶｒｓｔ［ｍ］に、保持容量Ｃｓの両端間電位差がＰＶＤＤ−Ｖｒｓｔ［ｍ］にリセットされる。
【００７０】
画素回路ＰＸ（ｎ、ｍ）の出力期間Ｐ３に先立ち、走査信号Ｓｃａｎ［ｎ］が非活性となり、引き続き走査信号Ｓｃａｎ［ｎ＋１］が活性化される。これにより、画素回路ＰＸ（ｎ＋１、ｍ）の第２のスイッチングトランジスタＩＣＴ、リセットトランジスタＲＳＴはオフとなり、一方、第１のスイッチングトランジスタＩＣＴと画素トランジスタＳＳＴがオンとなり、画素回路ＰＸ（ｎ＋１、ｍ）の書き込みが始まる。この時、画素回路ＰＸ（ｎ＋１、ｍ）では、駆動トランジスタＤＲＴのソースに映像信号Ｖｓｉｇ［ｍ］が供給され、駆動トランジスタＤＲＴのゲートとドレインの電位はＶｓｉｇ［ｍ］−Ｖｔｈ（ｎ＋１、ｍ）に、保持容量Ｃｓの両端間電位差はＰＶＤＤ−（Ｖｓｉｇ［ｍ］−Ｖｔｈ（ｎ＋１、ｍ））となる。ここで、Ｖｔｈ（ｎ＋１、ｍ）は画素回路ＰＸ（ｎ＋１、ｍ）の駆動トランジスタＤＲＴの閾値電圧である。これらの動作により、画素回路ＰＸ（ｎ、ｍ）の出力期間Ｐ３において画素回路ＰＸ（ｎ＋１、ｍ）の書き込みが行われる。
【００７１】
その後、走査信号Ｓｃａｎ［ｎ＋１］が非活性となり、引き続きエミット信号［ｎ＋１］も非活性となる。これにより、画素回路ＰＸ（ｎ＋１、ｍ）において第１のスイッチングトランジスタＴＣＴと画素トランジスタＳＳＴがオフとなり、第１の出力トランジスタＢＣＴ１と第２の出力トランジスタＢＣＴ２がオンとなり、画素回路ＰＸ（ｎ＋１、ｍ）の出力期間が開始される。画素回路ＰＸ（ｎ＋１、ｍ）の駆動トランジスタＤＲＴのゲート電位はＶｓｉｇ［ｍ］と等しくなって閾値電圧の影響がキャンセルされ、Ｖｓｉｇ［ｍ］に応じたドレイン電流が駆動トランジスタＤＲＴを介して画素回路ＰＸ（ｎ＋１、ｍ）の発光素子ＯＬＥＤへ供給される。
【００７２】
本実施形態においては、オンからオフに変化する際の走査信号Ｓｃａｎ［ｎ］の変化速度のばらつきが、第１の実施形態と同様の原理により、発光素子ＯＬＥＤの発光輝度のばらつきの原因となる。しかしながら、走査信号Ｓｃａｎ［ｎ］についても、第１乃至第３の実施形態で説明した制御信号ＳＧ［ｎ］と同様、図４、５に示したバッファ１２０または図６に示したアナログスイッチ１８０を経て、走査線駆動回路１０８から各画素回路ＰＸに供給される。また本実施形態では、この走査信号Ｓｃａｎ［ｎ］を供給するためのバッファ１２０、またはアナログスイッチ１８０を構成するｎチャネル型トランジスタのチャネル領域が酸化物半導体を含むことができる。これにより、上記実施形態と同様、発光輝度のばらつきを軽減することが可能になる。また、フィールドスルー電圧を小さくすることができ、入力された映像信号Ｖｓｉｇ［ｍ］に応じた輝度により近い輝度で、発光素子ＯＬＥＤを発光させることができる。さらに、バッファ１２０、またはアナログスイッチ１８０の構造を図５に示した積層構造とすることで、バッファ１２０またはアナログスイッチ１８０の占有面積の縮小も可能になる。したがって、本実施形態により、大きな画素領域を有し、表示品質の高い表示装置を提供することが可能になる。
【００７３】
（第５の実施形態）
本実施形態では、第１、第４の実施形態で示した画素回路ＰＸの変更例について順次説明する。第１乃至第４の実施形態と同様、あるいは類似する構成に関しては記述を割愛することがある。
【００７４】
図８から図１０に画素回路ＰＸの等価回路を示す。これらは、図３に示した第１の実施形態の画素回路ＰＸの一部を変更したものである。
【００７５】
具体的に説明すると、図８に示す画素回路ＰＸは、画素トランジスタＳＳＴと並列に初期化トランジスタＩＳＴを設ける点で、図３に示した画素回路ＰＸと相違する。初期化トランジスタＩＳＴは、画素トランジスタＳＳＴと同様、例えば多結晶シリコンなどのシリコンを含むチャネル領域を有するｎチャネル型の電界効果トランジスタとすることができる。
【００７６】
データ線駆動回路１１０（図２）は、映像信号Ｖｓｉｇ［ｍ］とは別の配線（図示せず）を用いて、各画素回路ＰＸに初期化信号Ｖｉｎｉ［ｍ］を供給するよう構成される。初期化トランジスタＩＳＴの一方の端子は、この初期化信号Ｖｉｎｉ［ｍ］の入力端子に接続される。初期化トランジスタＩＳＴの他方の端子は、駆動トランジスタＤＲＴのゲートに接続される。
【００７７】
初期化トランジスタＩＳＴのゲートには、走査線駆動回路１０８から制御信号ＩＧ［ｎ］が供給される。制御信号ＩＧ［ｎ］は、図３（ｂ）に示した初期化信号Ｖｉｎｉ［ｍ］の供給期間に活性化され、その他の期間では非活性とされる信号である。制御信号ＳＧ［ｎ］は、図３（ｂ）に示した映像信号Ｖｓｉｇ［ｍ］の供給期間に活性化され、その他の期間では非活性とされる信号である。
【００７８】
図９に示す画素回路ＰＸは、リセットトランジスタＲＳＴの一方の端子が、発光素子ＯＬＥＤの入力端子ではなく駆動トランジスタＤＲＴの一方の端子（出力トランジスタＢＣＴ側の端子）に接続される点で、図３に示した画素回路ＰＸと相違する。
【００７９】
図１０に示す画素回路ＰＸは、リセットトランジスタＲＳＴの一方の端子が、発光素子ＯＬＥＤの入力端子ではなく駆動トランジスタＤＲＴの一方の端子（出力トランジスタＢＣＴ側の端子）に接続される点で、図８に示した画素回路ＰＸと相違する。
【００８０】
以上説明した変更例においても、第１乃至第３の実施形態で示したバッファ１２０またはアナログスイッチ１８０を用いることができる。したがって、オンからオフに変化する際の制御信号ＳＧ［ｎ］の変化速度のばらつきを軽減することができ、かつ、入力された映像信号Ｖｓｉｇ［ｍ］に応じた輝度により近い輝度で、発光素子ＯＬＥＤを発光させることができる。その結果、表示品質の高い表示装置を提供することが可能になる。また、バッファ１２０またはアナログスイッチ１８０を図５に示した積層構造とすることで、バッファ１２０またはアナログスイッチ１８０の占有面積の縮小も可能になり、大きな画素領域を確保することができる。
【００８１】
（第６の実施形態）
本実施形態では、第４の実施形態で示した画素回路ＰＸの変更例について順次説明する。第１乃至第５の実施形態と同様、あるいは類似する構成に関しては記述を割愛することがある。
【００８２】
図１１乃至図１３に、本実施形態の画素回路ＰＸの等価回路を示す。図１１に示す画素回路ＰＸは、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴをｐチャネル型とし、前者のゲートに走査信号Ｓｃａｎ［ｎ−１］の反転信号／Ｓｃａｎ［ｎ−１］を、後者のゲートに走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］を供給している点で、図７に示した画素回路ＰＸと相違する。
【００８３】
図１２（ａ）に示す画素回路ＰＸは、映像信号Ｖｓｉｇ［ｍ］が駆動トランジスタＤＲＴのゲートに入力される点、ならびに、第２の出力トランジスタＢＣＴ２が設けられておらず、一方で、参照トランジスタＲＣＴが追加されている点で、図１１に示した画素回路ＰＸと相違している。
【００８４】
駆動トランジスタＤＲＴの一方の端子は、本実施形態では直接、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。また、保持容量Ｃｓの他端は、電源電位ＰＶＤＤが供給される高電位電源配線ではなく、画素トランジスタＳＳＴおよび参照トランジスタＲＣＴそれぞれの一方の端子に共通に接続される。画素トランジスタＳＳＴの他方の端子は映像信号Ｖｓｉｇ［ｍ］の入力端子に接続され、参照トランジスタＲＣＴの他方の端子は参照信号Ｖｒｅｆ［ｍ］の入力端子に接続される。なお、参照信号Ｖｒｅｆ［ｍ］は、映像信号Ｖｓｉｇ［ｍ］と同様、図１に示したデータ線駆動回路１１０からｍ列の画素回路ＰＸに対して共通に供給される信号である。
【００８５】
参照トランジスタＲＣＴは、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、および出力トランジスタＢＣＴと同様、多結晶シリコンなどのシリコンを含むチャネル領域を有するｐチャネル型の電界効果トランジスタとすることができる。また、参照トランジスタＲＣＴのゲートには、第１のスイッチングトランジスタＴＣＴのゲートと共通に走査信号Ｓｃａｎ［ｎ］が供給される。
【００８６】
本変更例の画素回路Ｐｘ（ｎ、ｍ）の動作を、図１２（ｂ）に示した各信号のタイミングチャートを用いて以下に説明する。図１２（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ］とその反転信号／Ｓｃａｎ［ｎ］が所定の水平走査期間Ｈの間隔で、ｎ＝１からｎ＝Ｎまで、順次パルス状に活性化される。
【００８７】
まず、画素回路Ｐｘ（ｎ、ｍ）のリセット期間Ｐ１において、前行の走査信号Ｓｃａｎ［ｎ−１］が活性化され、その反転信号／Ｓｃａｎ［ｎ−１］が非活性化される。Ｓｃａｎ［ｎ−１］が活性化されることで第２のスイッチングトランジスタＩＣＴがオンとなり、走査信号／Ｓｃａｎ［ｎ−１］が非活性化されることでリセットトランジスタＲＳＴもオンとなる。リセット期間Ｐ１に先立って走査信号Ｓｃａｎ［ｎ］は非活性状態となっているので、参照トランジスタＲＣＴはオン状態を、第１のスイッチングトランジスタＴＣＴはオフ状態を維持している。逆に走査信号／Ｓｃａｎ［ｎ］は活性状態となっているので、画素トランジスタＳＳＴはオフ状態を維持している。同様にリセット期間Ｐ１に先立ってエミット信号Ｅｍｉｔ［ｎ］も活性化されているので、出力トランジスタＢＣＴもオフの状態を維持している。
【００８８】
リセット期間Ｐ１では、第２のスイッチングトランジスタＩＣＴ、リセットトランジスタＲＳＴ、参照トランジスタＲＣＴがオンの状態であるため、駆動トランジスタＤＲＴのゲートと発光素子ＯＬＥＤのアノードには、それぞれ第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴを介してＶｒｓｔ［ｍ］が与えられてリセットされる。保持容量Ｃｓの一方の端子には第２のスイッチングトランジスタＩＣＴを介してＶｒｓｔが、他方の端子には参照トランジスタを介してＶｒｅｆが与えられる。
【００８９】
リセット期間Ｐ１が終了し、引き続く書き込み期間Ｐ２が始まった段階では、図１２（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ−１］が非活性、その反転信号／Ｓｃａｎ［ｎ−１］が活性となり、Ｓｃａｎ［ｎ］が活性、その反転信号／Ｓｃａｎ［ｎ］が非活性となる。その結果、第２のスイッチングトランジスタＩＣＴ、リセットトランジスタＲＳＴ、参照トランジスタＲＣＴがオフ状態に変化し、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴがオン状態に変化する。エミット信号Ｅｍｉｔ［ｎ］は活性状態を保持しているため、出力トランジスタＢＣＴはオフ状態を維持する。駆動トランジスタＤＲＴのソースは直接高電位電源配線に接続されているので、駆動トランジスタＤＲＴのゲート、およびドレインの電位はともにＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）へ変化する。一方、保持容量Ｃｓの他方の端子にはＶｓｉｇ［ｍ］が供給される。このため、保持容量Ｃｓの両端間電位差はＶｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））となる。
【００９０】
書き込み期間Ｐ２が終了し、引き続く出力期間Ｐ３が始まった段階では、図１２（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ］が非活性、その反転信号／Ｓｃａｎ［ｎ］が活性となる。その結果、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴがオフ状態に変化するとともに、参照トランジスタＲＣＴと出力トランジスタＢＣＴがオン状態へ変化する。保持容量Ｃｓの他方の端子は参照信号Ｖｒｅｆ［ｍ］の入力端子と電気的に接続され、Ｖｒｅｆ［ｍ］が与えられる。書き込み期間Ｐ２における両端間電位差Ｖｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））が維持されるため、出力期間Ｐ３における保持容量Ｃｓの一方の端子、および駆動トランジスタＤＲＴのゲート電位はＶｒｅｆ−（Ｖｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）））、すなわち、Ｖｒｅｆ−Ｖｓｉｇ＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）となる。書き込み期間Ｐ２における駆動トランジスタＤＲＴのドレインの電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）であるので、出力期間Ｐ３における駆動トランジスタＤＲＴのゲートとソース間電圧Ｖｇｓは（Ｖｒｅｆ−Ｖｓｉｇ＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））、すなわちＶｒｅｆ−Ｖｓｉｇとなり、Ｖｔｈ（ｎ、ｍ）に依存しない。
【００９１】
このように、閾値Ｖｔｈ（ｎ、ｍ）がキャンセルされた電圧で駆動トランジスタＤＲＴを駆動することができる。閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができるため、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。
【００９２】
図１３に示す第６の変形例による画素回路ＰＸは、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴをｎチャネル型とし、前者のゲートに走査信号Ｓｃａｎ［ｎ−１］を、後者のゲートに走査信号Ｓｃａｎ［ｎ］を供給している点で、図１２に示した画素回路ＰＸと相違する。
【００９３】
図１４（ａ）に示す画素回路ＰＸは、第２のスイッチングトランジスタＩＣＴを有しない点で、図１３に示した画素回路ＰＸと相違する。本変更例の動作は、リセット期間Ｐ１（図７参照）における駆動トランジスタＤＲＴのゲートへのリセット信号Ｖｒｓｔ［ｍ］の供給が、第２のスイッチングトランジスタＩＣＴ経由ではなく、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴ、第１のスイッチングトランジスタＴＣＴを経由して行われる点で、図１２に示した画素回路ＰＸと相違している。
【００９４】
図１５に示す画素回路ＰＸは、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴをｎチャネル型とし、それぞれのゲートに走査信号Ｓｃａｎ［ｎ］を供給している点で、図７に示した画素回路ＰＸと相違する。また、リセットトランジスタＲＳＴのゲートと第２のスイッチングトランジスタＩＣＴのゲートはリセット信号Ｖｒｓｔ［ｍ］の入力端子に接続され、リセットトランジスタＲＳＴの一方の端子と２のスイッチングトランジスタＩＣＴの他方の端子は参照信号Ｖｒｅｆ［ｍ］の入力端子に接続される。
【００９５】
本実施形態の画素回路ＰＸの動作を、図１４（ａ）に示した画素回路ＰＸを用いて説明する。図１４（ｂ）に画素回路ＰＸのタイミングチャートを示す。図１４（ｂ）に示すように、図１４（ａ）に示した画素回路ＰＸにおいては、走査信号Ｓｃａｎ［ｎ］が活性化してからエミット信号Ｅｍｉｔ［ｎ］が活性化するまでの間がリセット期間Ｐ１となり、エミット信号Ｅｍｉｔ［ｎ］が活性化してから走査信号Ｓｃａｎ［ｎ］が非活性に戻るまでの期間が書き込み期間Ｐ２となる。
【００９６】
リセット期間Ｐ１では、駆動トランジスタＤＲＴと参照トランジスタＲＣＴがオフの状態、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴ、第１のスイッチングトランジスタＴＣＴ、および画素トランジスタＳＳＴがオンの状態となるので、駆動トランジスタＤＲＴのゲートと容量Ｃｓの一方の端子にリセット信号Ｖｒｓｔ［ｍ］が供給される。同時に、容量Ｃｓの他方の端子にはＶｓｉｇ［ｍ］が与えられる。これにより、駆動トランジスタＤＲＴのゲート電位及び保持容量Ｃｓの両端間電位差がリセットされ、保持容量Ｃｓの両端間電位差はＶｓｉｇ［ｍ］−Ｖｒｓｔ［ｍ］となる。ここで、リセット信号Ｖｒｓｔ［ｍ］の電位が０Ｖ、電源電位ＰＶＤＤの電位が１０Ｖ程度の場合、これらの電位差によって駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）の電位が決まる。したがって、程度は不明であるが、駆動トランジスタはオフの状態ではあるものの、ある程度のオンの状態、あるいはオンに近い状態をとる。
【００９７】
書き込み期間Ｐ２では、走査信号Ｓｃａｎ［ｎ］、および走査信号Ｓｃａｎ［ｎ＋１］の反転信号／Ｓｃａｎ［ｎ＋１］は活性の状態が維持され、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］と走査信号Ｓｃａｎ［ｎ＋１］は非活性の状態が維持され、一方、エミット信号Ｅｍｉｔ［ｎ］は活性化される。このため、駆動トランジスタＤＲＴ、参照トランジスタＲＣＴ、および出力トランジスタＢＣＴがオフとなり、リセットトランジスタＲＳＴ、第１のスイッチングトランジスタＴＣＴ、および画素トランジスタＳＳＴはオンの状態を維持する。出力トランジスタＢＣＴがオフ状態へ変化することにより、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）、および容量Ｃｓの一方の端子の電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）まで上昇する。したがって、容量Ｃｓの両端子間の電位差はＶｓｉｇ［ｍ］−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））となる。
【００９８】
書き込み期間Ｐ２が終了し、出力期間Ｐ３が開始されるまでの間、走査信号Ｓｃａｎ［ｎ］、および走査信号Ｓｃａｎ［ｎ＋１］の反転信号／Ｓｃａｎ［ｎ＋１］は非活性となり、一方、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］と走査信号Ｓｃａｎ［ｎ＋１］は活性となる。これにより、第１のスイッチングトランジスタＴＣＴ、画素トランジスタＳＳＴ、およびリセットトランジスタＲＳＴはオフの状態へ切り替わるとともに、参照トランジスタＲＣＴがオン状態へ切り替わる。その結果、容量Ｃｓの他方の端子には参照信号Ｖｒｅｆ［ｍ］が供給される。この期間の直前の書き込み期間Ｐ２において、駆動トランジスタＤＲＴのゲートの電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）となっており、また、容量Ｃｓの両端子間の電位差は維持されるため、カップリングによって駆動トランジスタＤＲＴのゲートの電位はＶｒｅｆ［ｍ］−（Ｖｓｉｇ［ｍ］−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））、すなわち、Ｖｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））へ変化する。一方、第１のスイッチングトランジスタＴＣＴはオフ状態であるため、駆動トランジスタＤＲＴの他方の端子（ドレイン）の電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）である。したがって、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）間の電位差はＶｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］となり、Ｖｔｈ（ｎ、ｍ）を含まない。換言すると、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）間の電位差はＶｔｈ（ｎ、ｍ）に依存しない。
【００９９】
引き続く出力期間Ｐ３では、エミット信号Ｅｍｉｔ［ｎ］が非活性となり、第１のスイッチングトランジスタＴＣＴがオンの状態へ移行する。その結果、駆動トランジスタＤＲＴには、ゲートと他方の端子（ドレイン）間の電位差Ｖｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］に依存した電流が流れ、その電流が発光素子ＯＬＥＤへ供給される。
【０１００】
このように、閾値Ｖｔｈ（ｎ、ｍ）がキャンセルされた電圧で駆動トランジスタＤＲＴを駆動することができる。閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができるため、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。
【０１０１】
以上説明した変更例においても、第１乃至第３の実施形態で示したバッファ１２０またはアナログスイッチ１８０を用いることができる。したがって、オンからオフに変化する際の制御信号ＳＧ［ｎ］の変化速度のばらつきを軽減することができ、かつ、入力された映像信号Ｖｓｉｇ［ｍ］に応じた輝度により近い輝度で、発光素子ＯＬＥＤを発光させることができる。その結果、表示品質の高い表示装置を提供することが可能になる。また、バッファ１２０またはアナログスイッチ１８０を図５に示した積層構造とすることで、バッファ１２０またはアナログスイッチ１８０の占有面積の縮小も可能になり、大きな画素領域を確保することができる。
【０１０２】
なお、上述したバッファ１２０やアナログスイッチ１８０に接続されるべき信号線（タイプＡ）と、上述したバッファ１２０やアナログスイッチ１８０において、点線の四角にて囲ったトランジスタの半導体膜を多結晶シリコンとした回路に接続されるべき信号線（タイプＢ）とが使い分けられるとよい。これは、ハイレベルからローレベルに制御信号が変化する際のフィードスルー電圧の影響を小さくすべき信号線と、回路面積を抑えて額縁面積を抑えるために多結晶シリコンを用いられた回路に接続される信号線とを分ける方が良いからである。
【０１０３】
図３に係る実施形態おいては、制御信号ＳＧ［ｎ］が通る制御線はタイプＡとし、制御信号ＢＧ［ｎ］、ＲＧ［ｎ］が通る制御線はタイプＢとするのが好ましい。図７に係る実施形態においては、走査信号Ｓｃａｎ［ｎ］が通る制御線ＣＬ［ｎ］はタイプＡとし、走査信号Ｓｃａｎ［ｎ−１］が通る制御線ＣＬ［ｎ−１］、およびエミット信号Ｅｍｉｔ［ｎ］が通る制御線はタイプＢとすることが好ましい。図８乃至図１０に係る実施形態においては、制御信号ＳＧ[ｎ]が通る制御線はタイプＡとし、それ以外の制御信号ＩＧ［ｎ］、ＲＧ［ｎ］、ＢＧ［ｎ］が通る制御線はタイプＢとするのが好ましい。図１１乃至１３に係る実施形態においては、走査信号Ｓｃａｎ［ｎ］が通る制御線はタイプＡとし、それ以外の走査信号Ｓｃａｎ［ｎ−１］が通る制御線、走査信号／Ｓｃａｎ［ｎ］が通る制御線、走査信号／Ｓｃａｎ［ｎ−１］が通る制御線、およびエミット信号Ｅｍｉｔ［ｎ］が通る制御線はタイプＢとするのが好ましい。
【０１０４】
図１４に係る実施例形態においては、走査信号Ｓｃａｎ[ｎ]が通る制御線はタイプＡとし、それ以外の走査信号／Ｓｃａｎ［ｎ］、およびエミッと信号Ｅｍｉｔ［ｎ］が通る制御線はタイプＢとするのが好ましい。
【０１０５】
図１５に係る実施例形態においては、走査信号Ｓｃａｎ［ｎ］が通る制御線はタイプＡとし、それ以外のエミッと信号Ｅｍｉｔ［ｎ］が通る制御線はタイプ？とするのが好ましい。
【０１０６】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省ほぼもしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【０１０７】
本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
【０１０８】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０１０９】
１００：表示装置、１０２：基板、１０４：画素、１０６：画素領域、１０８：走査線駆動回路、１１０：データ線駆動回路、１１２：対向基板、１１４：端子、１２０：バッファ、１２２：チャネル型トランジスタ、１２４：チャネル型トランジスタ、１５０：第１の半導体膜、１５２：第１の絶縁膜、１５４：ゲート、１５６：第２の絶縁膜、１６０：第２の半導体膜、１６２：端子、１６４：端子、１６６：端子、１６８：端子、１８０：アナログスイッチ、１８２：ｎチャネル型トランジスタ、１８４：ｐチャネル型トランジスタ、ＢＣＴ：出力トランジスタ、ＢＣＴ１：第１の出力トランジスタ、ＢＣＴ２：第２の出力トランジスタ、ＢＧ：制御信号、ＩＧ：制御信号、ＲＧ：制御信号、ＳＧ：制御信号、ＣＬ：制御線、Ｃｓ：保持容量、ＤＲＴ：駆動トランジスタ、ＤＲＴＧ：駆動トランジスタＤＲＴのゲートの電位、Ｅｍｉｔ：エミット信号、ＩＣＴ：第２のスイッチングトランジスタ、ＩＳＴ：初期化トランジスタ、ＯＬＥＤ：発光素子、ＰＸ：画素回路、ＲＣＴ：参照トランジスタ、ＲＳＴ：リセットトランジスタ、ＳＧ＿ＩＮ：入力信号、ＳＳＴ：画素トランジスタ、Ｓｃａｎ：走査信号、ＴＣＴ：第１のスイッチングトランジスタ、Ｖｉｎｉ：初期化信号、Ｖｒｅｆ：参照信号、Ｖｒｓｔ：リセット信号、Ｖｓｉｇ：映像信号
【図１】
2018013567.tif 000003
【図２】
2018013567.tif 000004
【図３】
2018013567.tif 000005
【図４】
2018013567.tif 000006
【図５】
2018013567.tif 000007
【図６】
2018013567.tif 000008
【図７】
2018013567.tif 000009
【図８】
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【図９】
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【図１０】
2018013567.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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