(57)【要約】【課題】フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制する。【解決手段】半導体集積回路装置を構成するスタンダードセル１は、第１方向に延びており、かつ、第１方向と垂直をなす第２方向において並べて配置された複数のフィン１１，１２，１３，１４を備えている。アクティブフィン１１，１２はアクティブトランジスタを構成する。ダミーフィン１３，１４はアクティブフィン１１，１２とスタンダードセル１の端との間に配置されている。【選択図】図１
2018064124.tif 000002
【特許請求の範囲】
【請求項１】
フィン型トランジスタを備えた第１スタンダードセルを備え、
前記第１スタンダードセルは、第１方向に延びており、かつ、前記第１方向と垂直をなす第２方向において並べて配置された複数のフィンを備え、
前記複数のフィンは、
アクティブトランジスタを構成するアクティブフィンと、
前記第２方向において、前記アクティブフィンと前記第１スタンダードセルの端との間に、配置されたダミーフィンとを含む
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記ダミーフィンは、前記第１スタンダードセルにおけるフィンの中で、前記端に最も近い位置に配置されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記アクティブフィンおよび前記ダミーフィンは、同一導電型領域に配置されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられており、非アクティブトランジスタを構成するフィンである
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記ダミーフィンに設けられたゲート配線は、前記アクティブフィンに設けられたゲート配線と、前記第２方向に延びる同一直線上に、一体に形成されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路装置において、
前記ダミーフィンに設けられたゲート配線は、前記アクティブフィンに設けられたゲート配線と、前記第２方向に延びる同一直線上に位置し、かつ、分離されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられておらず、トランジスタを構成しないフィンである
ことを特徴とする半導体集積回路装置。
【請求項８】
フィン型トランジスタを備えた第１および第２スタンダードセルを備え、
前記第１および第２スタンダードセルは、それぞれ、第１方向に延びており、かつ、前記第１方向と垂直をなす第２方向において並べて配置された複数のフィンを備え、
前記第１および第２スタンダードセルは、前記第２方向において隣接して配置されており、前記第１スタンダードセルと前記第２スタンダードセルとの間のセル境界において、ダミーフィンが配置されている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられておらず、トランジスタを構成しないフィンである
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記ダミーフィンの上方に、前記第１方向に延びるメタル配線が設けられており、
前記ダミーフィンは、ローカル配線およびコンタクトを介して、前記メタル配線に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記ダミーフィンは、前記第１および第２スタンダードセルの少なくともいずれか一方において、拡散層配線を介して、アクティブトランジスタを構成するアクティブフィンと接続されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項８記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられており、非アクティブトランジスタを構成するフィンである
ことを特徴とする半導体集積回路装置。
【請求項１３】
第１方向に並べて配置されたスタンダードセルからなる第１セル列と、
前記第１方向に並べて配置されたスタンダードセルからなり、前記第１方向と垂直をなす第２方向において前記第１セル列に隣接して配置された第２セル列とを備え、
前記第１セル列は、
フィン型アクティブトランジスタを備え、前記第１方向に延びるフィンを備えた第１スタンダードセルと、
前記第１方向に延びるフィンを備えた第２スタンダードセルとを備え、
前記第２スタンダードセルは、前記第１スタンダードセルにおいて前記第１セル列と前記第２セル列との間のセル列境界に最も近い位置に配置された第１フィンと、前記第２方向における同一位置に、ダミーフィンが配置されている
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記第１フィンは、前記第１セル列におけるフィンの中で、前記セル列境界に最も近い位置に配置されている
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１３記載の半導体集積回路装置において、
前記第２スタンダードセルは、ＴＡＰセル、アンテナセル、フィラーセル、または、容量セルである
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１３記載の半導体集積回路装置において、
前記第２スタンダードセルは、前記ダミーフィンと同一直線上に、アクティブトランジスタを構成するアクティブフィンが配置されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、フィン構造のトランジスタを用いたスタンダードセルを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
【０００３】
また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図１４はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
【０００４】
特許文献１は、フィン型トランジスタを用いたスタンダードセルの例を示している。横方向に延びるフィンが並列に配置されており、縦方向にゲート配線が配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８２５８５７７号（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フィン型トランジスタの特性は、二次元構造のＭＯＳトランジスタと比べて、隣接するトランジスタとの距離による影響をより強く受ける。例えば、電流特性は、他のフィンとの距離に応じたＯＳＥ(OD-Spacing-Effect)や物理的な応力の変化によって、変動する。また、フィンは基板面から隆起しているため、容量特性も、他のフィンとの距離に応じて変動する。すなわち、フィン型トランジスタは、隣接するトランジスタとの距離によって、電流特性や容量特性が変化する。
【０００７】
そして、スタンダードセル方式の場合、あるスタンダードセルに対して、隣接するスタンダードセルの構成は様々である。したがって、例えばセル端近傍に配置されたフィン型トランジスタは、隣接するスタンダードセルの構成によって、隣接するフィンとの間の距離が様々に変化する。また、例えば回路ブロックの最外位置に配置されたスタンダードセルでは、隣接するフィンとの間の距離が無限大になる場合もあり得る。このように、フィン型トランジスタの特性がセル配置によって大きく変化してしまうと、この変化を予め考慮して、電流や容量に一定のマージンを与えておく必要がある。このことは、半導体集積回路の性能低下やコストアップにつながるおそれがあり、好ましくない。  
【０００８】
本開示は、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制して、性能を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
本開示の第１態様では、半導体集積回路装置は、フィン型トランジスタを備えた第１スタンダードセルを備え、第１スタンダードセルは、第１方向に延びており、かつ、第１方向と垂直をなす第２方向において並べて配置された複数のフィンを備え、複数のフィンは、アクティブトランジスタを構成するアクティブフィンと、第２方向において、アクティブフィンと第１スタンダードセルの端との間に、配置されたダミーフィンとを含む。
【００１０】
この態様によると、アクティブフィンと、アクティブフィンのセル端側に位置するフィン、すなわちダミーフィンとの間の距離が、第１スタンダードセルに隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。したがって、アクティブフィンが構成するアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
【００１１】
本開示の第２態様では、半導体集積回路装置は、フィン型トランジスタを備えた第１および第２スタンダードセルを備え、第１および第２スタンダードセルはそれぞれ、第１方向に延びており、かつ、第１方向と垂直をなす第２方向において並べて配置された複数のフィンを備え、第１および第２スタンダードセルは第２方向において隣接して配置されており、第１スタンダードセルと第２スタンダードセルとの間のセル境界において、ダミーフィンが配置されている。
【００１２】
この態様によると、第１および第２スタンダードセルにおいて、セル境界近傍のアクティブフィンと、セル境界に配置されたダミーフィンとの間の距離が、隣接するスタンダードセルの構成にかかわらず、一意に定まる。したがって、セル境界近傍に配置されたアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。さらに、ダミーフィンを第１および第２スタンダードセルで共有しているため、上述した効果を得ながら、セル面積を削減することができる。これにより、半導体集積回路装置の面積を削減することができ、コストを抑制することができる。
【００１３】
本開示の第３態様では、半導体集積回路装置は、第１方向に並べて配置されたスタンダードセルからなる第１セル列と、第１方向に並べて配置されたスタンダードセルからなり、第１方向と垂直をなす第２方向において第１セル列に隣接して配置された第２セル列とを備え、第１セル列は、フィン型アクティブトランジスタを備え、第１方向に延びるフィンを備えた第１スタンダードセルと、第１方向に延びるフィンを備えた第２スタンダードセルとを備え、第２スタンダードセルは、第１スタンダードセルにおいて第１セル列と第２セル列との間のセル列境界に最も近い位置に配置されたフィンと、第２方向における同一位置に、ダミーフィンが配置されている。
【００１４】
この態様によると、第１セル列では、第１スタンダードセルにおけるセル列境界に最も近いフィンと、第２スタンダードセルにおけるダミーフィンとが、第２方向における同一位置に配置されている。したがって、第２セル列のセル列境界近傍のアクティブフィンと、セル列境界を挟んだ第１セル列のフィンとの間の距離が、第１セル列のスタンダードセルの構成にかかわらず、一意に定まる。したがって、セル列境界近傍のアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
【発明の効果】
【００１５】
本開示によると、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制することができる。したがって、半導体集積回路装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図
【図２】図１の構成における断面図
【図３】図１の構成における断面図
【図４】第１の実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図５】第１の実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図６】第２の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図
【図７】第２の実施形態に係る半導体集積回路装置の他のレイアウト構成例を示す平面図
【図８】第２の実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図
【図９】図８の構成における断面図
【図１０】第３の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図
【図１１】（ａ）〜（ｃ）は第３の実施形態におけるスタンダードセルのレイアウト構成例を示す平面図
【図１２】（ａ），（ｂ）は第３の実施形態におけるスタンダードセルのレイアウト構成例を示す平面図
【図１３】第３の実施形態におけるスタンダードセルのレイアウト構成例を示す平面図
【図１４】フィン構造のトランジスタの概略を示す模式図
【発明を実施するための形態】
【００１７】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。
【００１８】
また、本明細書では、スタンダードセルの論理機能に寄与するトランジスタのことを「アクティブトランジスタ」といい、スタンダードセルの論理機能に寄与しないトランジスタのことを「非アクティブトランジスタ」という。そして、「アクティブトランジスタ」を構成するフィンのことを「アクティブフィン」といい、「アクティブフィン」以外のフィンのことを「ダミーフィン」という。すなわち、「ダミーフィン」は、「非アクティブトランジスタ」を構成するフィン、または、トランジスタを構成しないフィンのことをいう。
【００１９】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。また、図２は図１の構成の線Ｋ１−Ｋ１における断面図であり、図３は図１の構成の線Ｋ２−Ｋ２における断面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。
【００２０】
図１〜図３に示すスタンダードセル１は、フィン型トランジスタを備えている。そして、スタンダードセル１は、図面横方向（第１方向に相当）に延びており、図面縦方向（第１方向と垂直をなす第２方向に相当）において並べて配置された複数のフィン１１，１２，１３，１４を備えている。図１および他の平面図では、フィンとその上に形成されたゲートとによって、フィン型トランジスタが構成されている。ローカル配線は、平面視でフィンまたはゲートと重なる部分において、フィンまたはゲートの上層に接して形成されており、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。なお、図１では図の見やすさのために、フィンにハッチを付している。ただし、ゲートの下に位置する部分についてはハッチを省いている。また、ローカル配線およびメタル配線にも種類が異なるハッチを付しており、メタル配線とローカル配線とがコンタクトで接続された部分を黒く塗りつぶして示している。他の平面図においても同様である。
【００２１】
フィン１１，１２はアクティブフィンであり、スタンダードセル１の論理機能に寄与するアクティブトランジスタＴ１，Ｔ２をそれぞれ構成している。すなわち、フィン１１，１２にはゲート配線１５が設けられており、入力Ａが与えられるローカル配線５ａがゲート配線１５に接続されている。出力Ｙを出力するメタル配線７ａには、フィン１１の一端が、ローカル配線５ｂおよびコンタクト６ａを介して接続されており、また、フィン１２の一端が、ローカル配線５ｃおよびコンタクト６ｂを介して接続されている。フィン１１の他端は、ローカル配線５ｄおよびコンタクト６ｃを介してメタル配線７ｂに接続されており、メタル配線７ｂは電源配線８ａに接続されている。フィン１２の他端は、ローカル配線５ｅおよびコンタクト６ｄを介してメタル配線７ｃに接続されており、メタル配線７ｃは電源配線８ｂに接続されている。なお、ローカル配線とは、フィン層に直接接触する配線層に設けられた配線のことをいう。
【００２２】
一方、フィン１３，１４は、ダミーフィンであり、ここでは、スタンダードセル１の論理機能に寄与しない非アクティブトランジスタを構成している。アクティブフィン１１とダミーフィン１３とは同一導電型領域（例えばｐ型領域）に配置されており、アクティブフィン１２とダミーフィン１４とは同一導電型領域（例えばｎ型領域）に配置されている。フィン１３にはゲート配線１６が設けられており、フィン１４にはゲート配線１７が設けられている。ゲート配線１６，１７は、アクティブフィン１１，１２に設けられたゲート配線１５と、図面縦方向に延びる同一直線上に配置されているが、分離領域Ｃｕｔ１により、ゲート配線１５とは分離されている。なお、製造時には、ゲート配線を図面縦方向に直線状にアクティブフィン１１，１２およびダミーフィン１３，１４にわたって形成してから、ゲート配線を分離領域Ｃｕｔ１において切断すればよい。あるいは、ゲート配線１５，１６，１７をそれぞれ別個に設けてもかまわない。
【００２３】
そして、ダミーフィン１３は、アクティブフィン１１とスタンダードセル１の図面上側の端との間に配置されている。ダミーフィン１３とスタンダードセル１の図面上側の端との間に他のフィンは配置されていない。ダミーフィン１３はスタンダードセル１におけるフィンの中で、図面上側の端に最も近い位置に配置されている。同様に、ダミーフィン１４は、アクティブフィン１２とスタンダードセル１の図面下側の端との間に配置されている。ダミーフィン１４とスタンダードセル１の図面下側の端との間に他のフィンは配置されていない。ダミーフィン１４はスタンダードセル１におけるフィンの中で、図面下側の端に最も近い位置に配置されている。
【００２４】
図１のレイアウト構成によると、アクティブフィン１１と、その上方向に位置するフィン（ここではダミーフィン１３）との間の距離が、スタンダードセル１の上側に隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。同様に、アクティブフィン１２と、その下方向に位置するフィン（ここではダミーフィン１４）との間の距離が、スタンダードセル１の下側に隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。したがって、アクティブフィン１１，１２が構成するアクティブトランジスタＴ１，Ｔ２の電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
【００２５】
図４および図５は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。図４のスタンダードセル１Ａでは、ダミーフィン１３，１４に設けられたゲート配線が、アクティブフィン１１，１２に設けられたゲート配線と一体化している。すなわち、図面縦方向に延びるゲート配線１５Ａが、アクティブフィン１１，１２およびダミーフィン１３，１４に共通に設けられている。図４のレイアウト構成では、図１のレイアウト構成と同様に、アクティブフィン１１，１２が構成するトランジスタＴ１，Ｔ２の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図１に示すような分離領域Ｃｕｔ１を設けるプロセスが不要なので、製造が容易になる。一方、図１のレイアウト構成では、ダミーフィン１３，１４で形成されるゲート容量が入力端子から分離されるため、入力容量を軽減できるので、半導体集積回路の性能を改善することができる。
【００２６】
また図５のスタンダードセル１Ｂでは、ダミーフィン１３，１４は、ゲート配線が設けられておらず、トランジスタを構成していない。図５のレイアウト構成では、図１のレイアウト構成と同様に、アクティブフィン１１，１２が構成するトランジスタＴ１，Ｔ２の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図１に示すような分離領域Ｃｕｔ１を設けるプロセスが不要なので、製造が容易になる。また、図１のレイアウト構成と同様に、入力容量を軽減できるので、半導体集積回路の性能を改善することができる。
【００２７】
なお、図１、図４および図５のレイアウト構成では、ｎ型領域とｐ型領域の両方において、アクティブフィンとセル端との間にダミーフィンを設けているが、これに限られるものではなく、例えば、いずれか一方の領域においてセル端近傍にダミーフィンを設けるようにしてもかまわない。また、１個のスタンダードセル内で、図面縦方向に並ぶフィン列が複数列設けられている場合において、全ての列にダミーフィンを設ける必要は必ずしもない。例えば、いずれか１つのフィン列においてアクティブフィンとセル端との間にダミーフィンを設けても、当該フィン列におけるアクティブトランジスタの電流特性や容量特性を安定させることが可能となる。
【００２８】
（第２の実施形態）
図６は第２の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。また、隣接するスタンダードセル２Ａ，２Ｂは互いに異なる種類のセルであってもかまわない。
【００２９】
図６に示すスタンダードセル２Ａ，２Ｂは、フィン型トランジスタを備えている。そして、スタンダードセル２Ａは、図面横方向（第１方向に相当）に延びており、図面縦方向（第１方向と垂直をなす第２方向に相当）において並べられた複数のフィン２１，２２を備えている。フィン２１，２２はアクティブフィンであり、スタンダードセル２Ａの論理機能に寄与するアクティブトランジスタを構成している。フィン２１，２２にはゲート配線２６が設けられている。同様に、スタンダードセル２Ｂは、図面横方向に延びており、図面縦方向において並べられた複数のフィン２３，２４を備えている。フィン２３，２４はアクティブフィンであり、スタンダードセル２Ｂの論理機能に寄与するアクティブトランジスタを構成している。フィン２３，２４にはゲート配線２７が設けられている。
【００３０】
図６では、スタンダードセル２Ａ，２Ｂが図面縦方向において隣接して配置されている。そして、スタンダードセル２Ａとスタンダードセル２Ｂとの間のセル境界ＣＢにおいて、ダミーフィン２５が配置されている。ここでは、ダミーフィン２５は、ゲート配線２８が設けられており、スタンダードセル２Ａ，２Ｂの論理機能に寄与しない非アクティブトランジスタを構成している。なお、製造時には、ゲート配線を図面縦方向に直線状にアクティブフィン２１，２２，２３，２４にわたって形成してから、ゲート配線を分離領域Ｃｕｔ２において切断すればよい。あるいは、ゲート配線２６，２７，２８をそれぞれ別個に設けてもかまわない。
【００３１】
図６のレイアウト構成によると、スタンダードセル２Ａにおいて、アクティブフィン２１と、その上方向に位置するフィン（ここではセル境界ＣＢのダミーフィン２５）との間の距離が、隣接するスタンダードセル２Ｂの構成にかかわらず、一意に定まる。同様に、スタンダードセル２Ｂにおいて、アクティブフィン２３と、その下方向に位置するフィン（ここではセル境界ＣＢのダミーフィン２５）との間の距離が、隣接するスタンダードセル２Ａの構成にかかわらず、一意に定まる。したがって、セル境界ＣＢ近傍に配置されたアクティブトランジスタ２１，２３の電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
【００３２】
さらに、ダミーフィン２５をスタンダードセル２Ａ，２Ｂで共有しているため、上述した効果を得ながら、セル面積を削減することができる。これにより、半導体集積回路装置の面積を削減することができ、コストを抑制することができる。
【００３３】
図７は本実施形態に係る半導体集積回路装置の他のレイアウト構成例を示す平面図である。図７では、セル境界ＣＢに配置されたダミーフィン２５は、ゲート配線が設けられておらず、トランジスタを構成していない。図７のレイアウト構成では、図６のレイアウト構成と同様に、アクティブトランジスタ２１，２３の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図６に示すような分離領域Ｃｕｔ２を設けるプロセスが不要なので、製造が容易になる。
【００３４】
また、セル境界に設けられたダミーフィンを、その上方のメタル配線と接続して、電位供給のために用いるようにしてもよい。
【００３５】
図８は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。また、図９は図８の構成の線Ｋ３−Ｋ３における断面図である。
【００３６】
図８および図９に示すスタンダードセル２Ｃは、ダミーフィン２５の上方に、図面横方向に延びるメタル配線８ｃが設けられており、ダミーフィン２５は、ローカル配線５ｆおよびコンタクト６ｆを介してメタル配線８ｃに接続されている。この構成により、メタル配線８ｃに与えられた電源電位が、ダミーフィン２５に供給される。そして、図８のレイアウト構成では、スタンダードセル２Ｃにおいて、ダミーフィン２５が拡散層配線２９を介してアクティブフィン２１と接続されている。これにより、アクティブフィン２１が構成するアクティブトランジスタのソースに電源電位が供給される。
【００３７】
（第３の実施形態）
図１０は第３の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図１０では、図面横方向（第１方向に相当）に並べて配置されたスタンダードセル３Ａ，３Ｂ，３Ｃ，３Ｄを含む第１セル列ＣＲ１と、図面横方向に並べて配置されたスタンダードセル３Ｅ，３Ｆ，３Ｇ，３Ｈを含み、図面縦方向（第１方向と垂直をなす第２方向に相当）において第１セル列ＣＲ１に隣接して配置された第２セル列ＣＲ２とを示している。なお、図１０では説明の簡単のために、セル枠と、第１および第２セル列ＣＲ１，ＣＲ２の間のセル列境界ＣＲＢに沿って並んだフィン以外は、図示を省略している。第１セル列ＣＲ１では、セル列境界ＣＲＢに沿って、図面横方向に延びるフィン３１，３２，３３ａ，３３ｂ，３４が同一直線上に並んでいる。第２セル列ＣＲ２では、セル列境界ＣＲＢに沿って、図面横方向に延びるフィン３５ａ，３５ｂ，３６，３７，３８ａ，３８ｂが同一直線上に並んでいる。
【００３８】
ここで、第１セル列ＣＲ１に注目する。スタンダードセル３Ａはフィン型アクティブトランジスタを備えており、フィン３１はスタンダードセル３Ａの中でセル列境界ＣＲＢに最も近い位置に配置されたアクティブフィンである。このスタンダードセル３Ａに対して、連続して配置されたスタンダードセル３Ｂ，３Ｃ，３Ｄは、アクティブフィン３１と図面縦方向における同一位置にフィン３２，３３ａ，３３ｂ，３４が配置されている。例えば、スタンダードセル３Ｂは、フィン型アクティブトランジスタを備えておらず、フィン３２はダミーフィンである。スタンダード３Ｃは、フィン３３ａはアクティブフィンであるが、フィン３３ｂはダミーフィンである。
【００３９】
このように、第１セル列ＣＲ１では、セル列境界ＣＲＢに沿って、ダミーフィンも含めてフィンが各セルにおいて配置されている。同様に、第２セル列ＣＲ２でも、セル列境界ＣＲＢに沿って、ダミーフィンも含めてフィンが各セルにおいて配置されている。このようなレイアウト構成によって、セル列境界ＣＲＢの近傍のアクティブフィンと、セル列境界ＣＲＢを挟んだ向こう側のフィンとの間の距離が、セル列の構成にかかわらず、一意に定まる。したがって、セル列境界ＣＲＢ近傍のアクティブトランジスタの電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
【００４０】
なお、アクティブフィン３１およびこれと同一直線上に並ぶフィン３２，３３ａ，３３ｂ，３４は、第１セル列ＣＲ１におけるフィンの中で、セル列境界ＣＲＢに最も近い位置に配置されているのが好ましい。
【００４１】
図１１および図１２は、図１０のスタンダードセル３Ｂとして用いられるスタンダードセルの例を示す。これらのスタンダードセルは、アクティブトランジスタを備えておらず、かつ、セル端近傍にダミーフィンが配置されたものである。
【００４２】
図１１（ａ）はＴＡＰセル、すなわち基板電位を固定する機能を持つＴＡＰ構造を備えたセルのレイアウト構成例である。図１１（ａ）のＴＡＰセルは、拡散領域４１と、この拡散領域４１に電源供給するための電源配線４２とを備えている。そして、ＴＡＰ構造とは別個に、ダミーフィン３２が配置されている。
【００４３】
図１１（ｂ）はアンテナセル、すなわちチップ内配線と基板とを接続する機能を備えたセルのレイアウト構成例である。図１１（ｂ）のアンテナセルは、拡散領域４３と、この拡散領域４３とチップ内配線とをつなぐためのアンテナ端子４４とを備えている。そして、アンテナ構造とは別個に、ダミーフィン３２が配置されている。
【００４４】
図１１（ｃ）はフィラーセル、すなわちセル列内の空き領域に配置されるセルのレイアウト構成例である。図１１（ｃ）のフィラーセルは、ダミーフィン３２を含む６個のダミーフィンが、ゲート配線４５ａ，４５ｂとともに、非アクティブトランジスタを構成している。
【００４５】
図１２（ａ），（ｂ）は容量セルのレイアウト構成例である。図１２（ａ）の容量セルは、ダミーフィン３２を含む６個のダミーフィンが、ゲート配線４６ａ，４６ｂ，４６ｃ，４６ｄとともに、非アクティブトランジスタを構成している。図１２（ｂ）の容量セルは、幅の広いゲート配線４７ａ，４７ｂが設けられており、ダミーフィン３２を含む６個のダミーフィンが、ゲート配線４７ａ，４７ｂとともに、非アクティブトランジスタを構成している。
【００４６】
図１３は、図１０のスタンダードセル３Ｃとして用いられるスタンダードセルの例を示す。このスタンダードセルは、アクティブトランジスタを備えており、かつ、セル端近傍にアクティブフィンと並んでダミーフィンが配置されている。図１３のスタンダードセルは、反転論理回路を２段直列につないだ多段回路であり、入力端子Ａが接続されている反転論理回路にダミーフィン３３ｂ、４８ｂが配置されている。
【００４７】
なお、図１１〜図１３に示したセル構造はあくまでも一例であり、セル列境界に沿ってフィンが同一直線上に並ぶように、ダミーフィンが配置されたセル構造であれば、本実施形態を実現するために用いることができる。
【００４８】
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００４９】
本開示では、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制することができる。したがって、半導体集積回路装置の性能向上に有用である。
【符号の説明】
【００５０】
１，１Ａ，１Ｂ  スタンダードセル
２Ａ，２Ｂ  スタンダードセル
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ  スタンダードセル
５ｆ  ローカル配線
６ｆ  コンタクト
８ｃ  メタル配線
１１，１２  アクティブフィン
１３，１４  ダミーフィン
１５，１５Ａ  ゲート配線
１６，１７  ダミーフィンに設けられたゲート配線
２１，２２，２３，２４  アクティブフィン
２５  ダミーフィン
２６，２７  ゲート配線
２８  ダミーフィンに設けられたゲート配線
２９  拡散層配線
３１，３３ａ  アクティブフィン
３２，３３ｂ  ダミーフィン
ＣＢ  セル境界
ＣＲ１  第１セル列
ＣＲ２  第２セル列
ＣＲＢ  セル列境界
【図１】
2018064124.tif 000003
【図２】
2018064124.tif 000004
【図３】
2018064124.tif 000005
【図４】
2018064124.tif 000006
【図５】
2018064124.tif 000007
【図６】
2018064124.tif 000008
【図７】
2018064124.tif 000009
【図８】
2018064124.tif 000010
【図９】
2018064124.tif 000011
【図１０】
2018064124.tif 000012
【図１１】
2018064124.tif 000013
【図１２】
2018064124.tif 000014
【図１３】
2018064124.tif 000015
【図１４】
2018064124.tif 000016
【手続補正書】
【提出日】平成30年1月31日(2018.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１方向に並べて配置されたスタンダードセルからなる第１セル列と、
前記第１方向に並べて配置されたスタンダードセルからなり、前記第１方向と垂直をなす第２方向において前記第１セル列に隣接して配置された第２セル列とを備え、
前記第１セル列は、
フィン型アクティブトランジスタを備え、前記第１セル列と前記第２セル列との間のセル列境界に最も近い位置に配置された前記第１方向に延びる第１アクティブフィンを備えた第１スタンダードセルと、
前記第１スタンダードセルと前記第１方向において隣接して配置され、前記第１方向に延びる第１ダミーフィンおよび電源が供給される拡散領域を備えたＴＡＰセルとを備え、
前記第１ダミーフィンは前記第１アクティブフィンと前記第２方向における同一位置に配置され、前記拡散領域は前記セル列境界から前記第１アクティブフィンより遠い位置に配置されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１セル列は、
前記第１アクティブフィンと前記第２方向における同一位置に配置された第２アクティブフィンを備えた第２スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第２スタンダードセルは前記第１アクティブフィンと前記第２方向における同一位置に配置された第２ダミーフィンを備えた
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１セル列は、
前記第１アクティブフィンと前記第２方向における同一位置に配置された第２ダミーフィンを備えた第２スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記ＴＡＰセルは、
前記セル列境界に配置された前記拡散領域に電源供給する電源配線を備えた
ことを特徴とする半導体集積回路装置。 
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第２セル列は、
前記セル列境界に最も近い位置に配置された前記第１方向に延びる第１フィンを備えた第３スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。 
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第２セル列は、
前記第１フィンと前記第２方向における同一位置に配置された第２フィンを備えた第４スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。 
【請求項８】
請求項６記載の半導体集積回路装置において、
前記第１セル列は、
前記第１アクティブフィンと前記第２方向における同一位置に配置された第２アクティブフィンを備えた第２スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記第２スタンダードセルは前記第１アクティブフィンと前記第２方向における同一位置に配置された第２ダミーフィンを備えた
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項６記載の半導体集積回路装置において、
前記第１セル列は、
前記第１アクティブフィンと前記第２方向における同一位置に配置された第２ダミーフィンを備えた第２スタンダードセルを備えた
ことを特徴とする半導体集積回路装置。