(57)【要約】【課題】複数の電源電圧が供給される半導体デバイスにおいて、それらの立ち上がり順序の制約を緩和する。【解決手段】パワーオンリセット回路１００は、第１電源ピン２０２およびＮ個（Ｎ≧１）の第２電源ピン２０４を備える半導体デバイス２００に設けられる。電圧監視回路１１０は、第１電源ピン２０２の電圧ＶＤＤ１を電源として構成され、Ｎ個の第２電源ピン２０４それぞれへの供給電圧ＶＤＤ２＿ｉを対応するしきい値ＶＴＨ２＿ｉと比較し、すべての第２電源ピン２０４において、供給電圧ＶＤＤ２が対応するしきい値ＶＴＨ２を超えると、トリガー信号ＴＲＩＧをアサートする。リセット信号発生回路１２０は、第１電源ピン２０２の電圧を電源として構成され、トリガー信号ＴＲＩＧのアサートに応答してリセット信号ＰＯＲ＿ＯＵＴをアサートする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源ピンおよびＮ個（Ｎ≧１）の第２電源ピンを備える半導体デバイスに設けられるパワーオンリセット回路であって、
前記パワーオンリセット回路は、
前記第１電源ピンの電圧を電源として構成され、前記Ｎ個の第２電源ピンそれぞれへの供給電圧を対応するしきい値と比較し、すべての第２電源ピンにおいて、供給電圧が対応するしきい値を超えると、トリガー信号をアサートする電圧監視回路と、
前記第１電源ピンの電圧を電源として構成され、前記トリガー信号のアサートに応答してリセット信号をアサートするリセット信号発生回路と、
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記電圧監視回路は、前記Ｎ個の第２電源ピンに対応し、それぞれが対応する第２電源ピンの電源電圧を対応するしきい値と比較するＮ個の電圧コンパレータを含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
Ｎ≧２であり、前記電圧監視回路は、前記Ｎ個の電圧コンパレータの出力に応じた前記トリガー信号を生成する論理回路をさらに含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記Ｎ個の電圧コンパレータはオープンドレインまたはオープンコレクタの出力段を有し、
前記論理回路は、前記Ｎ個の電圧コンパレータの出力に共通に接続される電流源またはインピーダンス回路を含み、前記Ｎ個の電圧コンパレータの共通の出力に応じた前記トリガー信号を発生することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項５】
前記リセット信号発生回路は、ＣＲ時定数回路を含むことを特徴とする請求項１から４のいずれかに記載のパワーオンリセット回路。
【請求項６】
前記リセット信号発生回路は、
第１ノードと、
第２ノードと、
前記第１電源ピンと接続される電源ラインと前記第１ノードの間に設けられた第１抵抗と、
前記電源ラインと前記第２ノードの間に設けられた第２抵抗と、
前記第１ノードと接地の間に設けられたキャパシタと、
前記第１ノードと接地の間に、前記キャパシタと並列に接続され、制御端子に前記トリガー信号を受ける第１トランジスタと、
前記第１ノードと接地の間に直列に設けられる第３抵抗、および制御端子が前記第２ノードと接続される第２トランジスタと、
前記第２ノードと接地の間に設けられ、制御端子が前記第１ノードと接続される第３トランジスタと、
前記第１ノードの電圧に応じた前記リセット信号を生成する出力回路と、
を含むことを特徴とする請求項１から５のいずれかに記載のパワーオンリセット回路。
【請求項７】
前記出力回路は、前記第１ノードの電圧を受けるシュミットバッファをさらに含むことを特徴とする請求項６に記載のパワーオンリセット回路。
【請求項８】
前記出力回路は、
前記第２ノードの電圧を受けるインバータと、
前記シュミットバッファの出力と前記インバータの出力の論理積を生成するＡＮＤゲートと、
をさらに含むことを特徴とする請求項７に記載のパワーオンリセット回路。
【請求項９】
Ｎ≧２であり、前記Ｎ個の第２電源ピンに対応するＮ個のしきい値は等しく、
前記パワーオンリセット回路は、
前記第１電源ピンと接続される電源ラインと接地の間に直列に設けられる第４抵抗および電流源を含み、前記第４抵抗と前記電流源の接続ノードの電圧が、共通の前記しきい値であることを特徴とする請求項１から８のいずれかに記載のパワーオンリセット回路。
【請求項１０】
前記電流源は、ソースが接地され、ゲートドレイン間が結線されたＮチャンネルＭＯＳＦＥＴを含むことを特徴とする請求項９に記載のパワーオンリセット回路。
【請求項１１】
請求項１から１０のいずれかに記載のパワーオンリセット回路を備えることを特徴とする半導体デバイス。
【請求項１２】
第１電源ピンと、
Ｎ個（Ｎ≧１）の第２電源ピンと、
前記第１電源ピンの電圧を受けて動作するインタフェース回路と、
前記Ｎ個の第２電源ピンに対応して設けられるＮ個の被給電回路と、
前記第１電源ピンおよび前記Ｎ個の第２電源ピンすべてに、所期の電圧が供給されると、リセット信号をアサートするパワーオンリセット回路と、
前記リセット信号を前記インタフェース回路に供給する第１バッファと、
前記リセット信号を前記Ｎ個の被給電回路に供給するＮ個の第２バッファと、
を備え、
前記パワーオンリセット回路は、
前記第１電源ピンの電圧を電源として構成され、前記Ｎ個の第２電源ピンそれぞれへの供給電圧を対応するしきい値と比較し、すべての第２電源ピンにおいて、供給電圧が対応するしきい値を超えると、トリガー信号をアサートする電圧監視回路と、
前記第１電源ピンの電圧を電源として構成され、前記トリガー信号のアサートが所定時間持続すると、リセット信号をアサートするリセット信号発生回路と、
を備えることを特徴とする半導体デバイス。
【請求項１３】
前記パワーオンリセット回路を無効化するための制御ピンと、
外部リセット信号を受信可能なテストリセットピンと、
をさらに備え、
前記制御ピンが所定の電気的状態であるときに、前記第１バッファおよび前記Ｎ個の第２バッファには、前記リセット信号に代えて前記外部リセット信号に応じた信号が入力されることを特徴とする請求項１２に記載の半導体デバイス。
【請求項１４】
前記半導体デバイスは、オーディオアンプ回路であり、
前記インタフェース回路は、外部のプロセッサからデジタルオーディオ信号を受信する受信回路を含み、
前記Ｎ個の被給電回路のひとつは、前記デジタルオーディオ信号を処理するデジタル信号処理回路を含み、
前記Ｎ個の被給電回路の別のひとつは、前記デジタル信号処理回路の処理後の前記デジタルオーディオ信号をアナログオーディオ信号に変換するＤ／Ａコンバータおよび前記アナログオーディオ信号を増幅するアンプと、
を備えることを特徴とする請求項１２または１３に記載の半導体デバイス。
【請求項１５】
前記電圧監視回路は、前記Ｎ個の第２電源ピンに対応し、それぞれが対応する第２電源ピンの電源電圧を対応するしきい値と比較するＮ個の電圧コンパレータを含むことを特徴とする請求項１２から１４のいずれかに記載の半導体デバイス。
【請求項１６】
Ｎ≧２であり、前記電圧監視回路は、前記Ｎ個の電圧コンパレータの出力に応じた前記トリガー信号を生成する論理回路をさらに含むことを特徴とする請求項１５に記載の半導体デバイス。
【請求項１７】
前記Ｎ個の電圧コンパレータはオープンドレインまたはオープンコレクタの出力段を有し、
前記論理回路は、前記Ｎ個の電圧コンパレータの出力に共通に接続される電流源またはインピーダンス回路を含み、前記Ｎ個の電圧コンパレータの共通の出力に応じた前記トリガー信号を発生することを特徴とする請求項１６に記載の半導体デバイス。
【請求項１８】
前記リセット信号発生回路は、ＣＲ時定数回路を含むことを特徴とする請求項１２から１７のいずれかに記載の半導体デバイス。
【請求項１９】
前記リセット信号発生回路は、
第１ノードと、
第２ノードと、
前記第１電源ピンと接続される電源ラインと前記第１ノードの間に設けられた第１抵抗と、
前記電源ラインと前記第２ノードの間に設けられた第２抵抗と、
前記第１ノードと接地の間に設けられたキャパシタと、
前記第１ノードと接地の間に、前記キャパシタと並列に接続され、制御端子に前記トリガー信号を受ける第１トランジスタと、
前記第１ノードと接地の間に直列に設けられる第３抵抗、および制御端子が前記第２ノードと接続される第２トランジスタと、
前記第２ノードと接地の間に設けられ、制御端子が前記第１ノードと接続される第３トランジスタと、
前記第１ノードの電圧に応じた前記リセット信号を生成する出力回路と、
を含むことを特徴とする請求項１２から１８のいずれかに記載の半導体デバイス。
【請求項２０】
前記出力回路は、
前記第２ノードの電圧を受けるインバータと、
前記第１ノードの電圧を受けるシュミットバッファと、
前記インバータと前記シュミットバッファの出力の論理積を生成するＡＮＤゲートと、
を含むことを特徴とする請求項１９に記載の半導体デバイス。
【請求項２１】
Ｎ≧２であり、前記Ｎ個の第２電源ピンに対応するＮ個のしきい値は等しく、
前記パワーオンリセット回路は、
前記第１電源ピンと接続される電源ラインと接地の間に直列に設けられる第４抵抗および電流源を含み、前記第４抵抗と前記電流源の接続ノードの電圧が、共通の前記しきい値であることを特徴とする請求項１２から２０のいずれかに記載の半導体デバイス。
【請求項２２】
請求項１２から２１のいずれかに記載の半導体デバイスと、
前記半導体デバイスの前記第１電源ピンおよび前記Ｎ個の第２電源ピンに電源電圧を供給する電源回路と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integrated circuit）、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）などの半導体デバイスは、外部からの電源電圧によって駆動される。供給される電源電圧が不足すると、電源電圧により駆動される被給電回路の動作が不安定になり誤動作の虞がある。そこで多くの半導体デバイスには、パワーオンリセット（ＰＯＲ：Power On Reset）回路が実装される。
【０００３】
ＰＯＲ回路は、電源電圧が所定のしきい値（解除電圧）より低い状態では、被給電回路が動作して無駄な電力を消費しないように停止状態（パワーダウン）とし、被給電回路の内部のレジスタやメモリなどをリセット状態とする。ＰＯＲ回路は、電源電圧がしきい値を超えると、被給電回路の停止状態を解除し、および／または、レジスタなどのリセット状態を解除し、被給電回路の動作を開始する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１２７４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の電源電圧が供給される半導体デバイスが存在する。たとえばアナログデジタル混載デバイスは、被給電回路として、アナログブロックとデジタルブロックを含み、アナログ用、デジタル用の電源電圧が別系統で供給される。
【０００６】
このような半導体デバイスをリセットする手法としては、いくつかのアプローチが考えられる。
ひとつは、複数の電源電圧の立ち上がり順序を仕様で規定しておき、ＰＯＲ回路によって、仕様で規定された順序で複数の電源電圧が立ち上がったことを検出すると、リセット動作を実行するものである。このアプローチでは、複数の電源電圧の立ち上がり順序に制約が課されることとなり、電源回路の設計、タイミング制御が複雑となる。
【０００７】
別のアプローチとして、半導体デバイスにリセットピンを設け、リセットピンに与える信号によって、半導体デバイスをリセットするものが考えられる。このアプローチでは、複数の電源電圧の立ち上がり順序の制約は緩和されるが、電源回路あるいはＣＰＵから半導体デバイスに対してリセット信号を供給する必要がある。これはピン数の増加や配線面積の増加という問題を引き起こす。
【０００８】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、複数の電源電圧が供給される半導体デバイスにおいて、それらの立ち上がり順序の制約を緩和可能なパワーオンリセット回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、第１電源ピンおよびＮ個（Ｎ≧１）の第２電源ピンを備える半導体デバイスに設けられるパワーオンリセット回路に関する。パワーオンリセット回路は、電源監視回路と、リセット信号発生回路と、を備える。電源監視回路は、第１電源ピンの電圧を電源として構成され、Ｎ個の第２電源ピンそれぞれへの供給電圧を対応するしきい値と比較し、すべての第２電源ピンにおいて、供給電圧が対応するしきい値を超えると、トリガー信号をアサートする。リセット信号発生回路は、第１電源ピンの電圧を電源として構成され、トリガー信号のアサートに応答して、リセット信号をアサートする。
【００１０】
第１電源ピンおよびＮ個の第２電源ピンの電圧の立ち上がり順序に依存せずに、それらのすべてが立ち上がると、リセット信号をアサートすることができる。
【００１１】
電圧監視回路は、Ｎ個の第２電源ピンに対応し、それぞれが対応する第２電源ピンの電源電圧を対応するしきい値と比較するＮ個の電圧コンパレータを含んでもよい。Ｎ≧２であり、電圧監視回路は、Ｎ個の電圧コンパレータの出力に応じたトリガー信号を生成する論理回路をさらに含んでもよい。
【００１２】
Ｎ個の電圧コンパレータはオープンドレインまたはオープンコレクタの出力段を有してもよい。論理回路は、Ｎ個の電圧コンパレータの出力に共通に接続される電流源またはインピーダンス回路を含み、Ｎ個の電圧コンパレータの共通の出力に応じたトリガー信号を発生してもよい。
【００１３】
リセット信号発生回路は、フィルタ特性または遅延特性を備えてもよい。これにより、回路の安定性が改善する。
【００１４】
またリセット信号発生回路は、ヒステリシス特性を備えてもよい。これにより、電圧監視回路において、電圧コンパレータごとにヒステリシス特性を設定する必要がなくなるため、回路を簡素化できる。
【００１５】
リセット信号発生回路は、ＣＲ時定数回路を含んでもよい。ＣＲ時定数回路の時定数にもとづいて、トリガー信号のアサートの所定時間の持続を検出できる。
【００１６】
リセット信号発生回路は、第１ノードと、第２ノードと、第１電源ピンと接続される電源ラインと第１ノードの間に設けられた第１抵抗と、電源ラインと第２ノードの間に設けられた第２抵抗と、第１ノードと接地の間に設けられたキャパシタと、第１ノードと接地の間に、キャパシタと並列に接続され、制御端子にトリガー信号を受ける第１トランジスタと、第１ノードと接地の間に直列に設けられる第３抵抗、および制御端子が第２ノードと接続される第２トランジスタと、第２ノードと接地の間に設けられ、制御端子が第１ノードと接続される第３トランジスタと、第１ノードの電圧に応じたリセット信号を生成する出力回路と、を含んでもよい。
【００１７】
出力回路は、第１ノードの電圧を受けるシュミットバッファを含んでもよい。これによりヒステリシス特性が実現できる。
【００１８】
出力回路は、第２ノードの電圧を受けるインバータと、インバータの出力とシュミットバッファの出力の論理積を生成するＡＮＤゲートと、を含んでもよい。この構成によれば、第１電源ピンの電圧が立ち上がる際に、リセット信号を固定しておくことができる。
【００１９】
Ｎ≧２であり、Ｎ個の第２電源ピンに対応するＮ個のしきい値は等しく、パワーオンリセット回路は、第１電源ピンと接続される電源ラインと接地の間に直列に設けられる第４抵抗および電流源を含み、第４抵抗と電流源の接続ノードの電圧が、共通のしきい値であってもよい。
【００２０】
電流源は、ソースが接地され、ゲートドレイン間が結線されたＮチャンネルＭＯＳＦＥＴを含んでもよい。この場合、ＮチャンネルＭＯＳＦＥＴのサイズ（Ｗ／Ｌ）に応じた電流を生成できる。
【００２１】
本発明の別の態様は半導体デバイスに関する。半導体デバイスは上述のいずれかのパワーオンリセット回路を備えてもよい。
【００２２】
本発明の別の態様もまた、半導体デバイスである。この半導体デバイスは、第１電源ピンと、Ｎ個（Ｎ≧１）の第２電源ピンと、第１電源ピンの電圧を受けて動作するインタフェース回路と、Ｎ個の第２電源ピンに対応して設けられるＮ個の被給電回路と、第１電源ピンおよびＮ個の第２電源ピンすべてに、所期の電圧が供給されると、リセット信号をアサートするパワーオンリセット回路と、リセット信号をインタフェース回路に供給する第１バッファと、リセット信号をＮ個の被給電回路に供給するＮ個の第２バッファと、を備える。パワーオンリセット回路は、第１電源ピンの電圧を電源として構成され、Ｎ個の第２電源ピンそれぞれへの供給電圧を対応するしきい値と比較し、すべての第２電源ピンにおいて、供給電圧が対応するしきい値を超えると、トリガー信号をアサートする電圧監視回路と、第１電源ピンの電圧を電源として構成され、トリガー信号のアサートが所定時間持続すると、リセット信号をアサートするリセット信号発生回路と、を備える。
【００２３】
半導体デバイスは、パワーオンリセット回路を無効化するための制御ピンと、外部リセット信号を受信可能なテストリセットピンと、をさらに備えてもよい。制御ピンが所定の電気的状態であるときに、第１バッファおよびＮ個の第２バッファには、リセット信号に代えて外部リセット信号に応じた信号が入力されてもよい。
【００２４】
半導体デバイスは、オーディオアンプ回路であり、インタフェース回路は、外部のプロセッサからデジタルオーディオ信号を受信する受信回路を含んでもよい。Ｎ個の被給電回路のひとつは、デジタルオーディオ信号を処理するデジタル信号処理回路を含んでもよい。Ｎ個の被給電回路の別のひとつは、デジタル信号処理回路の処理後のデジタルオーディオ信号をアナログオーディオ信号に変換するＤ／Ａコンバータおよびアナログオーディオ信号を増幅するアンプと、を備えてもよい。
【００２５】
本発明の別の態様は電子機器に関する。電子機器は、上述の半導体デバイスと、半導体デバイスの第１電源ピンおよびＮ個の第２電源ピンに電源電圧を供給する電源回路と、を備えてもよい。
【００２６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明のある態様によれば、複数の電源電圧が供給される半導体デバイスにおいて、それらの立ち上がり順序の制約を緩和できる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態に係るパワーオンリセット回路を備える半導体デバイスのブロック図である。
【図２】パワーオンリセット回路の構成例を示すブロック図である。
【図３】図３（ａ）〜（ｃ）は、電圧コンパレータ電圧監視回路の構成例の回路図である。
【図４】リセット信号発生回路の構成例を示す回路図である。
【図５】半導体デバイスの動作波形図である。
【図６】半導体デバイスの動作波形図である。
【図７】オーディオアンプＩＣを備える電子機器のブロック図である。
【発明を実施するための形態】
【００２９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３１】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３２】
図１は、実施の形態に係るパワーオンリセット回路１００を備える半導体デバイス２００のブロック図である。半導体デバイス２００は、第１電源ピン２０２およびＮ個（Ｎ≧１）の第２電源ピン２０４を備える。第１電源ピン２０２およびＮ個の第２電源ピン２０４＿１〜２０４＿Ｎには、外部の図示しない電源回路から、電源電圧ＶＤＤ１、ＶＤＤ２＿１〜ＶＤＤ２＿Ｎが供給される。
【００３３】
半導体デバイス２００は、第１電源ピン２０２の電源電圧ＶＤＤ１を受ける被給電回路２１０と、Ｎ個の第２電源ピン２０４＿１〜２０４＿Ｎの電源電圧ＶＤＤ２＿１〜ＶＤＤ２＿Ｎを受けるＮ個の被給電回路２１２＿１〜２１２＿Ｎを備える。
【００３４】
パワーオンリセット回路１００は、すべての電源電圧ＶＤＤ１、ＶＤＤ２＿１〜ＶＤＤ２＿Ｎが、所期の電圧レベルを超えると、リセット（ＰＯＲ＿ＯＵＴ）信号をアサートする。バッファ２２０は、電源電圧ＶＤＤ１を電源として構成され、ＰＯＲ＿ＯＵＴ信号にもとづくＰＯＲ１信号を被給電回路２１０に供給する。またバッファ２２２＿１〜２２２＿Ｎは、電源電圧ＶＤＤ２＿１〜ＶＤＤ２＿Ｎを電源として構成される。ｉ番目のバッファ２２２＿ｉは、ＰＯＲ＿ＯＵＴ信号にもとづくＰＯＲ２＿ｉを、対応する被給電回路２１２＿ｉに供給する。被給電回路２１０および被給電回路２１２は、ＰＯＲ１、ＰＯＲ２信号のアサートに応答して動作状態に遷移し、また内部のレジスタ等のリセットが解除される。
【００３５】
パワーオンリセット回路１００は、電圧監視回路１１０およびリセット信号発生回路１２０を備える。電圧監視回路１１０は、第１電源ピン２０２の電圧ＶＤＤ１を電源として構成される。電圧監視回路１１０は、Ｎ個の第２電源ピン２０４それぞれへの供給電圧ＶＤＤ２＿１〜ＶＤＤ２＿Ｎを、対応するしきい値ＶＴＨ２＿１〜ＶＴＨ２＿Ｎと比較し、すべての第２電源ピン２０４＿ｉ（ｉ＝１，２，…Ｎ）において、供給電圧ＶＤＤ２＿ｉが対応するしきい値ＶＴＨ２＿ｉを超えると、トリガー（ＴＲＩＧ）信号をアサートする。第１電源ピン２０２の電圧ＶＤＤ１は、電圧監視回路１１０による直接の監視対象から除外されていることに留意されたい。
【００３６】
なおＰＯＲ＿ＯＵＴ信号、ＴＲＩＧ信号のアサートは、ハイレベル、ローレベルのいずれに割り当ててもよい。
【００３７】
リセット信号発生回路１２０は、第１電源ピン２０２の電圧ＶＤＤ１を電源として構成される。リセット信号発生回路１２０は、ＴＲＩＧ信号のアサートに応答して、ＰＯＲ＿ＯＵＴ信号をアサートする。リセット信号発生回路１２０は、電圧ＶＤＤ１が所定の電圧レベル（最低動作電圧）ＶＭＩＮより低く、したがってリセット信号発生回路１２０が動作不能である状況において、ＰＯＲ＿ＯＵＴ信号がネゲートされるように構成される。
【００３８】
たとえばＮ＝２であってもよい。この場合、被給電回路２１０は外部と通信を行うインタフェース回路であってもよい。また被給電回路２１２＿１はデジタル回路であり、被給電回路２１２＿２はアナログ回路であってもよい。
【００３９】
以上が半導体デバイス２００の基本構成である。本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４０】
図２は、パワーオンリセット回路１００の構成例を示すブロック図である。電圧監視回路１１０は、Ｎ個の電圧コンパレータ１１２＿１〜１１２＿Ｎ、論理回路１１４、電圧源１１６を含む。Ｎ個の電圧コンパレータ１１２＿１〜１１２＿Ｎは、Ｎ個の第２電源ピン２０４に対応付けられる。ｉ番目（ｉ＝１，２，…Ｎ）の電圧コンパレータ１１２＿ｉは、対応する第２電源ピン２０４＿ｉの電源電圧ＶＤＤ２＿ｉを対応するしきい値ＶＴＨ２＿ｉと比較し、ＶＤＤ２＿ｉ＞ＶＴＨ２＿ｉのとき、所定レベル（たとえばハイレベル）の判定信号ＳＣＭＰｉを出力する。しきい値ＶＴＨ２＿１〜ＶＴＨ２＿Ｎは、電圧源１１６により生成される。
【００４１】
論理回路１１４は、２個の電圧コンパレータ１１２＿１、１１２＿２の出力に応じたＴＲＩＧ信号を生成する。具体的には論理回路１１４は、すべての電圧コンパレータ１１２＿１〜１１２＿Ｎの出力が所定レベルとなると、ＴＲＩＧ信号をアサートする。
【００４２】
リセット信号発生回路１２０は、ローパスフィルタ特性あるいは遅延特性を具備することが望ましい。これにより、電源電圧ＶＤＤ２＿１〜ＶＤＤ２＿Ｎのひとつ、あるいは複数が、しきい値近傍で変動し、ＴＲＩＧ信号が変動したときに、ＰＯＲ＿ＯＵＴ信号がチャタリングするのを防止でき、したがって半導体デバイス２００全体の安定性を高めることができる。
【００４３】
さらにリセット信号発生回路１２０は、ヒステリシス特性を備えることが好ましい。これによりＰＯＲ＿ＯＵＴ信号をさらに安定化できる。なおリセット信号発生回路１２０をヒステリシス特性を有するように構成することにより、電圧コンパレータ１１２＿１〜１１２＿Ｎには、ヒステリシスが不要となり、電圧コンパレータの構成を簡素化できるという利点がある。
【００４４】
半導体デバイス２００はさらに、制御（ＰＯＲ＿ＴＥＳＴ）ピン２０６、テストリセット（ＰＯＲ＿ＲＥＳＥＳＴ）ピン２０８および論理回路２３０を備える。制御ピン２０６、テストリセットピン２０８は、半導体デバイス２００や半導体デバイス２００を備える電子機器などの機能検証に使用される。制御ピン２０６には、パワーオンリセット回路１００を無効化するための制御信号ＰＯＲ＿ＴＥＳＴが入力される。この例では、ＰＯＲ＿ＴＥＳＴ信号がハイレベルのとき、ＰＯＲ＿ＯＵＴ信号の論理値にかかわらず、ＯＲゲート２３２の出力Ｓ１１はハイレベルとなる。
【００４５】
テストリセットピン２０８には、外部リセット信号ＰＯＲ＿ＲＥＳＥＴが入力される。パワーオンリセット回路１００の有効状態では、ＰＯＲ＿ＲＥＳＥＴ信号はローレベルである。パワーオンリセット回路１００の無効状態において、外部リセット信号ＰＯＲ＿ＲＥＳＥＴをアサート（たとえばハイレベル）とすると、ＡＮＤゲート２３４の出力ＰＯＲ＿ＯＵＴ’はアサート（ハイレベル）となる。
【００４６】
つまり制御ピンＰＯＲ＿ＴＥＳＴが所定の電気的状態であるときに、第１バッファおよびＮ個の第２バッファには、ＰＯＲ＿ＯＵＴ信号に代えて外部リセット信号ＰＯＲ＿ＲＥＳＥＴに応じた論理値を有する信号ＰＯＲ＿ＯＵＴ’が入力される。
【００４７】
論理回路２３０は、リセット信号発生回路１２０の出力をプルダウンするプルダウン抵抗２３６を含む。これにより、電源電圧ＶＤＤ１が回路の最低動作電圧を下回る状況において、ＰＯＲ＿ＯＵＴ信号がローレベルとなることが保証される。
【００４８】
このように制御ピン２０６、テストリセットピン２０８、論理回路２３０を設けることで、半導体デバイス２００に電源電圧ＶＤＤ１，ＶＤＤ２＿１〜ＶＤＤ２＿Ｎを供給した状態で、被給電回路のレジスタをリセットしたり、被給電回路を停止状態とすることができる。
【００４９】
図３（ａ）〜（ｃ）は、電圧監視回路１１０の構成例の回路図である。図３（ａ）を参照する。この例ではＴＲＩＧ信号のアサートはローレベルであり、したがって論理回路１１４はＮＡＮＤゲートで構成することができる。なお論理回路１１４の構成はそれに限定されず、入出力の論理レベルに応じて適切に構成すればよい。
【００５０】
図３（ｂ）においても、ＴＲＩＧ信号のアサートはローレベルである。電圧コンパレータ１１２＿１〜１１２＿Ｎは、オープンドレインもしくはオープンコレクタの出力段を有している。電圧コンパレータ１１２＿ｉの出力は、ＶＤＤ２＿ｉ＜ＶＴＨ２＿ｉのときプルダウン（出力段のトランジスタ１１３がオン）であり、ＶＤＤ２＿ｉ＞ＶＴＨ２＿ｉのときハイインピーダンス（出力段のトランジスタ１１３がオフ）である。
【００５１】
電圧コンパレータ１１２＿１〜１１２＿Ｎの出力（トランジスタ１１３のドレイン）は共通に接続され、電流源１１８あるいは抵抗などのインピーダンス回路を介して電源電圧ＶＤＤ１にプルアップされている。すべての電圧コンパレータ１１２の出力がハイインピーダンスになると、言い換えると、すべての電圧コンパレータ１１２においてＶＤＤ２＿ｉ＞ＶＴＨ２＿ｉが成り立つとき、ノードＮ３の電圧ＶＮ３はハイレベルとなる。少なくともひとつの電圧コンパレータ１１２の出力がプルダウンであるとき、言い換えれば少なくともひとつの電圧コンパレータにおいて、ＶＤＤ２＿ｉ＜ＶＴＨ２＿ｉが成り立つとき、ノードＮ３の電圧ＶＮ３はローレベルとなる。インバータ１１９は、ノードＮ３の電圧ＶＮ３を反転し、ＴＲＩＧ信号を生成する。オープンコレクタ、電流源１１８およびインバータ１１９は、論理回路１１４に相当する。
【００５２】
図３（ｃ）には、電圧源１１６の構成例が示される。電圧源１１６は、第４抵抗Ｒ４および電流源ＣＳ４を備える。第４抵抗Ｒ４および電流源ＣＳ４は、第１電源ピン２０２と接続される電源ライン２０３と接地の間に直列に設けられる。第４抵抗Ｒ４と電流源ＣＳ４の接続ノードＮ４の電圧ＶＮ４が、しきい値ＶＴＨ２となる。電流源ＣＳ４は、ドレインソース間が結線されたＮチャンネルＭＯＳＦＥＴで構成してもよい。すべてのしきい値ＶＴＨ２＿１〜ＶＴＨ２＿Ｎが等しい場合、接続ノードＮ４の電圧ＶＮ４が複数の電圧コンパレータ１１２＿１〜１１２＿Ｎに供給される。電圧コンパレータごとにしきい値が異なる場合、電圧コンパレータごとに電圧源１１６を設ければよい。なお電圧源１１６の構成はその限りではなく、そのほかの公知技術を用いて構成することが可能である。
【００５３】
図４は、リセット信号発生回路１２０の構成例を示す回路図である。リセット信号発生回路１２０は、ＣＲ時定数回路（フィルタ回路）１２２と、出力回路１２４を含む。ＣＲ時定数回路１２２は、ＴＲＩＧ信号がアサートされると、所定の時定数で変化する時定数電圧ＶＮ１を生成する。出力回路１２４は、時定数電圧ＶＮ１にもとづいて、ハイ、ロー二値のＰＯＲ＿ＯＵＴ信号を生成する。
【００５４】
ＣＲ時定数回路１２２について説明する。第１抵抗Ｒ１は、第１電源ピン２０２と接続される電源ライン１１７と第１ノードＮ１の間に設けられる。第２抵抗Ｒ２は、電源ライン１１７と第２ノードＮ２の間に設けられる。キャパシタＣ１は、第１ノードＮ１と接地の間に設けられる。第１トランジスタＭ１は、第１ノードＮ１と接地の間に、キャパシタＣ１と並列に接続され、制御端子（ゲート）にＴＲＩＧ信号を受ける。
【００５５】
ＴＲＩＧ信号がネゲート（ハイレベル）の状態では、第１トランジスタＭ１はオンであり、第１ノードＮ１の電圧ＶＮ１は接地電圧となっている。ＴＲＩＧ信号がアサートされると、第１トランジスタＭ１はターンオフし、キャパシタＣ１が抵抗Ｒ１によって充電されて、第１ノードＮ１の電圧ＶＮ１はＣＲ時定数にしたがって上昇していく。
【００５６】
第２トランジスタＭ２および第３抵抗Ｒ３は、第１ノードＮ１と接地の間に直列に設けられる。第２トランジスタＭ２の制御端子（ゲート）は第２ノードＮ２と接続される。第３トランジスタＭ３は、第２ノードＮ２と接地の間に設けられ、その制御端子は第１ノードＮ１と接続される。
【００５７】
出力回路１２４のシュミットバッファ１２６は、時定数電圧ＶＮ１を受け、二値化する。シュミットバッファ１２６によってリセット信号発生回路１２０のヒステリシスが実現でき、回路の安定性が改善する。
【００５８】
さらなる安定化のためにインバータ１２８およびＡＮＤゲート１３０を設けることができる。インバータ１２８は、第２ノードＮ２の電圧ＶＮ２を二値化し、反転する。ＡＮＤゲート１３０は、シュミットバッファ１２６の出力とインバータ１２８の出力の論理積をとり、ＰＯＲ＿ＯＵＴ信号を生成する。
【００５９】
図４のリセット信号発生回路１２０の動作を説明する。半導体デバイス２００の起動直後、時定数電圧ＶＮ１が低い状態では、第３トランジスタＭ３はオフであり、第２ノードＮ２の電圧ＶＮ２は電源電圧ＶＤＤ１にプルアップされている。したがって、インバータ１２８の出力はローレベルであり、ＰＯＲ＿ＯＵＴ信号をローレベルに固定することができる。また第２トランジスタＭ２はオンしており、第３抵抗Ｒ３はキャパシタＣ１の放電経路を形成している。
【００６０】
時定数電圧ＶＮ１が上昇して第３トランジスタＭ３がオンすると、第２ノードＮ２の電圧ＶＮ２が低下し、インバータ１２８の出力はハイレベルとなる。したがってＰＯＲ＿ＯＵＴ信号の論理値は、時定数電圧ＶＮ１に応じたシュミットバッファ１２６の出力（二値信号）の論理値と一致する。第２ノードＮ２の電圧ＶＮ２が低下すると第２トランジスタＭ２はオフとなり、第３抵抗Ｒ３による放電経路が遮断される。
【００６１】
電圧ＶＤＤ１の変動とＰＯＲ＿ＯＵＴの関係を説明する。ＴＲＩＧ信号がハイレベルであるときに、電圧ＶＤＤ１が上昇する場合、ＶＤＤ１＜ＶＴＨ１＿ＯＮのときに、ＰＯＲ＿ＯＵＴ信号がローレベル（０Ｖ）となり、ＶＤＤ１＞ＶＴＨ１＿ＯＮのときに、ＰＯＲ＿ＯＵＴ信号がハイレベル（≒ＶＤＤ１）となる。しきい値ＶＴＨ１＿ＯＮは、最低動作電圧ＶＭＩＮ１より高い電圧レベルである。
【００６２】
また、ＴＲＩＧ信号がハイレベルであるときに、電圧ＶＤＤ１が低下する場合、ＶＤＤ１＞ＶＴＨ１＿ＯＦＦのときに、ＰＯＲ＿ＯＵＴ信号はハイレベル（≒ＶＤＤ１）となり、ＶＤＤ１＜ＶＴＨ１＿ＯＦＦのときに、ＰＯＲ＿ＯＵＴ信号がローレベル（０Ｖ）となる。しきい値ＶＴＨ１＿ＯＦＦは、最低動作電圧ＶＭＩＮ１より低い電圧レベルである。
【００６３】
以上がパワーオンリセット回路１００の具体的な構成例である。続いて図５および図６を参照して、半導体デバイス２００の動作を説明する。
【００６４】
図５は、半導体デバイス２００の第１の動作波形図である。この例ではＮ＝２であり、第１電源ピン２０２の電圧ＶＤＤ１が先行し、続いて第２電源ピン２０４の電源電圧ＶＤＤ２＿１、ＶＤＤ２＿２が変化する。以下では、理解の容易化のために、ＶＤＤ２＿１＝ＶＤＤ２＿２＝ＶＤＤ２とし、ＶＴＨ２＿１＝ＶＴＨ２＿２＝ＶＴＨ２とする。図中、ハッチングは信号レベルが不定であることを表す。ＶＤＤ１系（パワーオンリセット回路１００、バッファ２２０、および被給電回路２１０を含む）の最低動作電圧ＶＭＩＮ１は０．７５Ｖであり、ＶＤＤ２系（被給電回路２１２、バッファ２２２を含む）の最低動作電圧ＶＭＩＮ２は０．５Ｖであり、ＶＴＨ２＝０．９Ｖである。
【００６５】
時刻ｔ０に第１電源ピン２０２の電圧ＶＤＤ１が上昇し初める。電圧ＶＤＤ１が最低動作電圧ＶＭＩＮ１より低いとき、パワーオンリセット回路１００および被給電回路２１０の状態は不定である。
【００６６】
時刻ｔ１に電圧ＶＤＤ１が最低動作電圧ＶＭＩＮ１を超えると、パワーオンリセット回路１００および被給電回路２１０が動作状態（Activate）となる。このときＶＤＤ２＜ＶＴＨ２であるから、ＴＲＩＧ信号はローレベルであり、ＰＯＲ＿ＯＵＴ信号もローレベルとなる。電圧ＶＤＤ１を受けるバッファ２２０は動作可能であるから、ＰＯＲ１信号はローレベルが確定する。
【００６７】
電圧ＶＤＤ２は最低動作電圧ＶＭＩＮ２より低いため、バッファ２２２は動作不能であり、したがってＰＯＲ２信号は不定である。時刻ｔ２に第２電源ピン２０４の電圧ＶＤＤ２が上昇し初め、時刻ｔ３に最低動作電圧ＶＭＩＮ２を超えると、バッファ２２２が動作可能となり、ＰＯＲ２信号がローレベルに確定する。
【００６８】
時刻ｔ４に第２電源ピン２０４の電圧ＶＤＤ２がしきい値ＶＴＨ２を超えると、ＴＲＩＧ信号がアサートされ、それから所定時間ｔＲＳＴ経過後の時刻ｔ５に、ＰＯＲ＿ＯＵＴ信号がアサートされる。ｔＲＳＴはリセット信号発生回路１２０に設定された時定数（遅延時間）である。ＰＯＲ＿ＯＵＴ信号のアサートによって、ＰＯＲ１、ＰＯＲ２信号がハイレベルとなり、被給電回路２１０および被給電回路２１２のリセット解除、パワーダウン解除が発生する。
【００６９】
続いて、電源立ち下げの動作を説明する。
時刻ｔ６に、第１電源ピン２０２の電圧ＶＤＤ１が低下し始める。時刻ｔ６に電圧ＶＤＤ１がパワーオンリセット回路１００の最低動作電圧ＶＭＩＮ１を下回ると、バッファ２２０が動作不能となり、ＰＯＲ１信号が不定となる。さらに時刻ｔ８に電圧ＶＤＤ１がしきい値ＶＴＨ１＿ＯＦＦを下回ると、ＰＯＲ１信号はローレベルとなる。
【００７０】
時刻ｔ９に第２電源ピン２０４の電圧ＶＤＤ２が低下し始める。時刻ｔ８〜ｔ９の間、ＰＯＲ＿ＯＵＴ信号がローレベルにプルダウンされているため、バッファ２２２の出力ＰＯＲ２はローレベルとなる。時刻ｔ１０に電圧ＶＤＤ２が最低動作電圧ＶＭＩＮ２を下回ると、ＰＯＲ２信号は不定となる。時刻ｔ１１に電圧ＶＤＤ２がゼロＶとなると、ＰＯＲ２信号はローレベルとなる。
【００７１】
図６は、半導体デバイス２００の第２の動作波形図である。この例では第２電源ピン２０４の電圧ＶＤＤ２が先行し、それに続いて第１電源ピン２０２の電圧ＶＤＤ１が変化する。
【００７２】
時刻ｔ０に第２電源ピン２０４の電圧ＶＤＤ２が上昇し初める。時刻ｔ０〜ｔ１の間は、電圧ＶＤＤ２が最低動作電圧ＶＭＩＮ２より低いため、バッファ２２２は動作不能であるから、ＰＯＲ２信号は不定である。また第１電源ピン２０２の電圧ＶＤＤ１も最低動作電圧ＶＭＩＮ１より低く、バッファ２２０が動作不能であるから、ＰＯＲ１信号も不定である。
【００７３】
時刻ｔ１に電圧ＶＤＤ２が最低動作電圧ＶＭＩＮ２を超えると、バッファ２２２が動作可能となる。このとき、ＰＯＲ＿ＯＵＴ信号はローレベルにプルダウンされているから、ＰＯＲ２信号はローレベルに確定する。
【００７４】
時刻ｔ２に電圧ＶＤＤ１が上昇し始める。時刻ｔ３に電圧ＶＤＤ１が最低動作電圧ＶＭＩＮ１を超えると、バッファ２２０が動作可能となり、ＰＯＲ１信号がローレベルに確定する。
【００７５】
時刻ｔ２〜ｔ３の間は、パワーオンリセット回路１００が動作不能であるから、ＴＲＩＧ信号およびＰＯＲ＿ＯＵＴ信号が不定となる。したがってＰＯＲ２信号は不定となる。
【００７６】
時刻ｔ３に、電圧ＶＤＤ１が最低動作電圧ＶＭＩＮ１を超えると、ＶＤＤ１系が動作可能となる。このとき、電圧ＶＤＤ２はしきい値ＶＴＨ２を超えており、ＴＲＩＧ信号はハイレベルであるが、電圧ＶＤＤ１がしきい値ＶＴＨ１＿ＯＮより低いため、ＰＯＲ＿ＯＵＴ信号はローレベルである。
【００７７】
時刻ｔ４に電圧ＶＤＤ１がしきい値ＶＴＨ１＿ＯＮを超えると、それから遅延した時刻ｔ５にＰＯＲ＿ＯＵＴ信号がハイレベルとなる。その結果、ＰＯＲ１信号、ＰＯＲ２信号がハイレベルに遷移し、被給電回路２１０および被給電回路２１２のリセット解除、パワーダウン解除が発生する。
【００７８】
続いて、電源立ち下げの動作を説明する。
時刻ｔ６に、第２電源ピン２０４の電圧ＶＤＤ２が低下し始める。時刻ｔ７に電圧ＶＤＤ２がしきい値電圧ＶＴＨ２を下回ると、ＴＲＩＧ信号およびＰＯＲ＿ＯＵＴ信号がローレベルとなり、ＰＯＲ１信号、ＰＯＲ２信号がローレベルに遷移する。
【００７９】
時刻ｔ８に第２電源ピン２０４の電圧ＶＤＤ２が最低動作電圧ＶＭＩＮ２より低くなると、バッファ２２２が動作不能となり、ＰＯＲ２信号が不定となる。
【００８０】
時刻ｔ９に電圧ＶＤＤ１が低下し始め、時刻ｔ１０に最低動作電圧ＶＭＩＮ１より低くなると、バッファ２２０が動作不能となり、ＰＯＲ１信号が不定となる。時刻ｔ１１に電圧ＶＤＤ１がゼロＶとなると、ＰＯＲ１信号も０Ｖとなる。
【００８１】
以上が半導体デバイス２００の動作である。
【００８２】
続いて半導体デバイス２００の具体的な構成例を説明する。
【００８３】
たとえば半導体デバイス２００は、オーディオアンプＩＣ３００である。図７は、オーディオアンプＩＣ３００を備える電子機器４００のブロック図である。オーディオアンプＩＣ３００は、オーディオアンプＩＣ３００、ＣＰＵ４０２、スピーカ４０４、ヘッドホン４０６、マイク４０８を備える。
【００８４】
オーディオアンプＩＣ３００は、ＣＰＵ４０２からデジタルオーディオ信号を受け、アナログオーディオ信号に変換して、スピーカ４０４および／またはヘッドホン４０６を駆動する。またマイク４０８の出力をデジタル値に変換し、ＣＰＵ４０２に出力可能となっている。
【００８５】
オーディオアンプＩＣ３００は主として、パワーオンリセット回路３１６、（i）インタフェース回路３１０、（ii）デジタル回路３２０、（iii）アナログ回路３５０を備える。図７のインタフェース回路３１０、デジタル回路３２０、アナログ回路３５０はそれぞれ、図１の被給電回路２１０、２１２＿１、２１２＿２に対応する。
【００８６】
インタフェース回路３１０は、ＣＰＵインタフェース３１２、オーディオインタフェース３１４を含み、ＭＩＣＢ／ＩＯＶＤＤピンの電圧を電源として構成される。ＭＩＣＢ／ＩＯＶＤＤピンは、図１の第１電源ピン２０２に相当する。パワーオンリセット回路３１６は、図１のパワーオンリセット回路１００に対応する。ＣＰＵインタフェース３１２はＣＰＵ４０２とシリアル通信を行い、フィルタやアンプのゲインの設定値などを受信する。オーディオインタフェース３１４は、ＣＰＵ４０２とシリアル通信を行い、デジタルオーディオ信号を受信する。
【００８７】
デジタル回路３２０は、ＤＶＤＤピンの電圧を電源として構成される。ＤＧＮＤピンはＤＶＤＤピンと対をなす接地ピンである。ＤＶＤＤピンは図１の第２電源ピン２０４＿１に相当する。デジタルフィルタ３２２は、オーディオインタフェース３１４が受信したオーディオ信号をフィルタリングする。デジタルボリューム回路３２４Ｌ／Ｒは、Ｌ／Ｒチャンネルのデジタルオーディオ信号の音量を制御する。デジタルボリューム回路３２６は、マイク入力にもとづくデジタルオーディオ信号の音量を制御する。
【００８８】
アナログ回路３５０は、ＡＶＤＤピンの電圧を電源として構成される。ＡＧＮＤピンはＡＶＤＤピンおよびＭＩＣＢ／ＩＯＶＤＤピンと対をなす接地ピンである。ＡＶＤＤピンは図１の第２電源ピン２０４＿２に相当する。Ｄ／Ａコンバータ３５２Ｌ／Ｒは、Ｌ／Ｒチャンネルのデジタルオーディオ信号をアナログオーディオ信号に変換する。ヘッドホンアンプ３５４Ｌ／Ｒは、Ｄ／Ａコンバータ３５２Ｌ／Ｒからのアナログオーディオ信号に応じてヘッドホン４０６を駆動する。加算器（ミキサー）３２８は、２チャンネルＬ／Ｒのオーディオ信号をモノラルに変換する。スピーカアンプ３５６は、ＳＰＶＤＤピンの電圧を電源として構成され、スピーカ４０４を駆動する。チャージポンプ回路３６０は、ＣＰＶＤＤピンの電圧を入力とし、ヘッドホンアンプ３５４Ｌ／Ｒそれぞれに対する正負の電源電圧ＨＰＶＤＤ／ＨＰＶＳＳを生成する。
【００８９】
プログラマブルゲインアンプ（ＰＧＡ）３６２、３６４は、マイク４０８からＭＩＣＩＮ１（ＭＩＣＩＮ２）ピンに入力される信号を増幅する。Ａ／Ｄコンバータ３６６はプログラマブルゲインアンプ３６４の出力をデジタル値に変換する。
【００９０】
マイクバイアス回路３８０およびマイク検出器３８２は、ＭＩＣＢ／ＩＯＶＤＤピンの電圧を電源として構成される。マイクバイアス回路３８０はＭＩＣＢＩＡＳピンを介して、マイク４０８にバイアス電圧を供給する。マイク検出器３８２はマイク４０８の有無を検出する。
【００９１】
ＰＯＲ回路３１６は、ＭＩＣＢ／ＩＯＶＤＤピンの電圧を電源として構成される。ＰＯＲ回路３１６は、ＶＤＤ２＿１〜ＶＤＤ２＿Ｎに相当する電圧として、ＤＶＤＤピン、ＡＶＤＤピン、ＳＰＶＤＤピン、ＣＰＶＤＤピンの電圧を監視することができる。ＰＯＲ回路３１６は、ＰＯＲ＿ＯＵＴ信号を生成する。ＰＯＲ＿ＯＵＴ信号がアサートされると、インタフェース回路３１０がリセットされる。またアナログ回路３５０は、ＰＯＲ＿ＯＵＴ信号がネゲートされる間、停止状態（パワーダウン）され、ＰＯＲ＿ＯＵＴ信号がアサートされると動作開始する。デジタル回路３２０は、ＰＯＲ＿ＯＵＴ信号がアサートされると、フィルタのパラメータやデジタルボリューム回路３２４等のゲインなどがリセットされる。
【００９２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９３】
１００…パワーオンリセット回路、１１０…電圧監視回路、１１２…電圧コンパレータ、１１４…論理回路、１１６…電圧源、１２０…リセット信号発生回路、１２２…ＣＲ時定数回路、１２４…出力回路、１２６…シュミットバッファ、１２８…インバータ、１３０…ＡＮＤゲート、２００…半導体デバイス、２０２…第１電源ピン、２０４…第２電源ピン、２０６…制御ピン、２０８…テストリセットピン、２１０，２１２…被給電回路、２２０，２２２…バッファ、２３０…論理回路、２３２…ＯＲゲート、２３４…ＡＮＤゲート、２３６…プルダウン抵抗、３００…オーディオアンプＩＣ、３１０…インタフェース回路、３１２…ＣＰＵインタフェース、３１４…オーディオインタフェース、３１６…ＰＯＲ回路、３２０…デジタル回路、３２２…デジタルフィルタ、３２４…デジタルボリューム回路、３５０…アナログ回路、３５２…Ｄ／Ａコンバータ、３５４…ヘッドホンアンプ、３５６…スピーカアンプ、３５８…ミキサー、３６０…チャージポンプ回路、３６２，３６４…プログラマブルゲインアンプ、３６６…Ａ／Ｄコンバータ、３８０…マイクバイアス回路、３８２…マイク検出器、４００…電子機器、４０２…ＣＰＵ、４０４…スピーカ、４０６…ヘッドホン、４０８…マイク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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