(57)【要約】【課題】スイッチ素子を高周波で駆動すると、フライングキャパシタを通る配線のインダクタンスに起因してサージ電圧が生じる。素子の耐圧を上げると電力損失が増加する。【解決手段】正側電源入力端子および負側電源入力端子の間に順次直列に接続された第１および第２スイッチと、正側電源出力端子および正側電源入力端子の間に順次直列に接続された第１および第２ダイオードと、正側電源出力端子および負側電源出力端子の間に接続された第１キャパシタと、第１および第２ダイオードの間の第１端子と第１および第２スイッチの間の第２端子との間に接続された第２キャパシタと、第１端子および第２端子の間に接続された第３キャパシタと、を備え、第１端子および第２端子の間における第３キャパシタを通る配線インダクタンスは、第２ダイオードおよび第１スイッチを通る配線および第２キャパシタを通る配線インダクタンスよりも小さい電力変換装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
正側電源入力端子および負側電源入力端子の間に順次直列に接続された第１スイッチおよび第２スイッチと、
正側電源出力端子および前記正側電源入力端子の間に順次直列に接続された第１ダイオードおよび第２ダイオードと、
前記正側電源出力端子および負側電源出力端子の間に接続された第１キャパシタと、
前記第１ダイオードおよび前記第２ダイオードの間の第１端子と前記第１スイッチおよび前記第２スイッチの間の第２端子との間に接続された第２キャパシタと、
前記第１端子および前記第２端子の間に接続された第３キャパシタと、
を備え、
前記第１端子および前記第２端子の間における、前記第３キャパシタを通る配線インダクタンスは、前記第２ダイオードおよび前記第１スイッチを通る配線インダクタンスおよび前記第２キャパシタを通る配線インダクタンスよりも小さい、
電力変換装置。
【請求項２】
前記第３キャパシタは、前記第２キャパシタよりも容量が小さい請求項１に記載の電力変換装置。
【請求項３】
前記第１端子および前記第２端子の間における、前記第２ダイオードおよび前記第１スイッチを通る配線インダクタンスは、前記第２キャパシタを通る配線インダクタンスよりも小さい請求項１または２に記載の電力変換装置。
【請求項４】
前記第３キャパシタは、前記第２キャパシタと比較してＥＳＬ（等価直列インダクタンス）が小さい請求項１から３のいずれか一項に記載の電力変換装置。
【請求項５】
前記第３キャパシタと前記第１ダイオードおよび前記第２スイッチとの間の各距離は、前記第３キャパシタと前記第２ダイオードおよび前記第１スイッチとの間の各距離よりも小さい請求項１から４のいずれか一項に記載の電力変換装置。
【請求項６】
前記第２ダイオードの正側および前記第１スイッチの負側の間に接続された第４キャパシタを更に備える請求項１から５のいずれか一項に記載の電力変換装置。
【請求項７】
前記第４キャパシタは、前記第２キャパシタよりも容量が小さい請求項６に記載の電力変換装置。
【請求項８】
前記第２ダイオードの正側から前記第４キャパシタを通って前記第１スイッチの負側に至る配線インダクタンスは、前記第２ダイオードの正側から前記第２キャパシタを通って前記第１スイッチの負側に至る配線インダクタンス、および、前記第２ダイオードの正側から前記第３キャパシタを通って前記第１スイッチの負側に至る配線インダクタンスのそれぞれよりも小さい請求項６または７に記載の電力変換装置。
【請求項９】
前記第４キャパシタは、前記第２キャパシタと比較してＥＳＬ（等価直列インダクタンスが小さい請求項６から８のいずれか一項に記載の電力変換装置。
【請求項１０】
前記第４キャパシタと前記第２ダイオードおよび前記第１スイッチとの間の各距離は、前記第３キャパシタと前記第１ダイオードおよび前記第２スイッチとの間の各距離よりも小さい請求項６から９のいずれか一項に記載の電力変換装置。
【請求項１１】
前記第１ダイオードの正側および前記第２スイッチの負側の間に接続された第５キャパシタを更に備える請求項１から１０のいずれか一項に記載の電力変換装置。
【請求項１２】
前記第１ダイオードの正側から前記第５キャパシタを通って前記第２スイッチの負側に至る配線インダクタンスは、前記第１ダイオードの正側から前記第１キャパシタを通って前記第２スイッチの負側に至る配線インダクタンスよりも小さい請求項１１に記載の電力変換装置。
【請求項１３】
前記第１スイッチ、前記第２スイッチ、前記第１ダイオード、前記第２ダイオード、前記第１キャパシタ、および前記第２キャパシタは、基板に搭載され、
前記第２スイッチは、前記第２ダイオードよりも前記第１ダイオードの近くに配置され、
前記第１スイッチは、前記第１ダイオードよりも前記第２ダイオードの近くに配置される
請求項１から１２のいずれか一項に記載の電力変換装置。
【請求項１４】
前記第１ダイオードおよび前記第２スイッチのペアは、前記基板上において前記第２ダイオードおよび前記第１スイッチのペアと並んで配置される請求項１３に記載の電力変換装置。
【請求項１５】
前記第３キャパシタと、前記第１ダイオードおよび前記第２スイッチのペアとは、互いに前記基板の反対面に搭載される請求項１３または１４に記載の電力変換装置。
【請求項１６】
請求項１から１５のいずれか一項に記載された電力変換装置と、
前記正側電源入力端子および前記負側電源入力端子の間に直列に接続された電源およびインダクタと、
を備える電源装置。
【請求項１７】
前記第１スイッチ、前記第２スイッチ、前記第１ダイオード及び前記第２ダイオードのうち少なくとも１つはワイドバンドギャップ半導体を含む請求項１６に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置および電源装置に関する。
【背景技術】
【０００２】
従来、フライングキャパシタ式の昇圧チョッパではスイッチ素子を高周波数で駆動させることにより、フライングキャパシタに充放電を繰り返させて、負荷側に所望の電圧値の電力を供給する（例えば、特許文献１参照）。
特許文献１  特開２０１３−１９２３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、スイッチ素子を高周波数で駆動する場合には、フライングキャパシタを通る配線のインダクタンスに起因してサージ電圧が生じる。これに備えて素子の耐圧を上げると素子の消費電力が増加する等によって電力損失が増加してしまう。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、正側電源入力端子および負側電源入力端子の間に順次直列に接続された第１スイッチおよび第２スイッチと、正側電源出力端子および正側電源入力端子の間に順次直列に接続された第１ダイオードおよび第２ダイオードと、正側電源出力端子および負側電源出力端子の間に接続された第１キャパシタと、第１ダイオードおよび第２ダイオードの間の第１端子と第１スイッチおよび第２スイッチの間の第２端子との間に接続された第２キャパシタと、第１端子および第２端子の間に接続された第３キャパシタと、を備え、第１端子および第２端子の間における、第３キャパシタを通る配線インダクタンスは、第２ダイオードおよび第１スイッチを通る配線インダクタンスおよび第２キャパシタを通る配線インダクタンスよりも小さい、電力変換装置が提供される。
【０００５】
本発明の第２の態様においては、第１の態様の電力変換装置と、正側電源入力端子および負側電源入力端子の間に直列に接続された電源およびインダクタと、を備える電源装置が提供される。
【０００６】
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る電源装置を示す。
【図２】電力変換装置の動作を示す。
【図３】電力変換装置における各素子の位置関係の一例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る電源装置１を示す。電源装置１は、電源１０と、インダクタ１１と、電力変換装置２とを備える。
【００１０】
電源１０は、直流電力の電圧源であり、本実施形態では一例としてＶｉｎ（Ｖ）の電圧を供給可能となっている。例えば、電源１０は、整流ダイオードおよびコンデンサを含む整流回路によって商用周波数（例えば５０Ｈｚまたは６０Ｈｚ）の交流電力を直流電力に整流して供給する回路であってよい。
【００１１】
インダクタ１１は、電流を整流するとともに電力変換装置２の内部の動作に伴い誘導電圧を用いて電源１０の電圧Ｖｉｎを昇圧して適宜、電力変換装置２に供給する。
以上の電源１０およびインダクタ１１は、電力変換装置２における後述の正側入力端子Ｐｉｎおよび負側入力端子Ｎｉｎの間に直列に接続されている。
【００１２】
電力変換装置２は、いわゆるフライングキャパシタ式の昇圧チョッパであり、電源１０からの電圧Ｖｉｎの電力を昇圧して負荷（図示せず）に供給する。電力変換装置２は、正側入力端子Ｐｉｎおよび負側入力端子Ｎｉｎと、正側出力端子Ｐｏｕｔおよび負側出力端子Ｎｏｕｔと、第１ダイオードＤ１と、第２ダイオードＤ２と、第１スイッチＱ１と、第２スイッチＱ２と、第１キャパシタＣｄ１と、第２キャパシタＣｆ２と、第３キャパシタＣｆ３と、第４キャパシタＣｓ４と、第５キャパシタＣｓ５とを有する。なお、第１スイッチＱ１、第２スイッチＱ２、第１ダイオードＤ１、第２ダイオードＤ２、第１キャパシタＣｄ１、第２キャパシタＣｆ２、第３キャパシタＣｆ３、第４キャパシタＣｓ４および第５キャパシタＣｓ５は、１または複数の基板（例えばプリント基板）に搭載されてよい。
【００１３】
正側入力端子Ｐｉｎおよび負側入力端子Ｎｉｎは、正側電源入力端子および負側電源入力端子の一例であり、電源１０の正側端子および負側端子に接続される。一例として、正側入力端子Ｐｉｎはインダクタ１１を介して電源１０の正側端子に接続されている。これにより、正側スイッチング回路入力端子Ｐｉｎには、３レベルの電圧（例えば０、Ｅ／２、Ｅ（Ｖ））が生成される。
【００１４】
正側出力端子Ｐｏｕｔおよび負側出力端子Ｎｏｕｔは、正側電源出力端子および負側電源出力端子の一例であり、図示しない負荷の両端に接続される。正側出力端子Ｐｏｕｔおよび負側出力端子Ｎｏｕｔは、Ｖｉｎ（Ｖ）よりも高いＥ（Ｖ）（一例としてＶｉｎが５６５Ｖのときに７１０Ｖ）の電圧を出力可能である。
【００１５】
第１ダイオードＤ１および第２ダイオードＤ２は、正側出力端子Ｐｏｕｔおよび正側入力端子Ｐｉｎの間に順次直列に接続され、逆流防止ダイオードとして機能する。第１ダイオードＤ１および第２ダイオードＤ２は、ワイドバンドギャップ半導体を含んでよい。例えば、第１ダイオードＤ１および第２ダイオードＤ２は、ＳｉＣ、ＧａＮ、ダイヤモンド、ＡｌＮ、または、ＺｎＯのいずれかを含みシリコン半導体よりもバンドギャップが大きい（広い）半導体を含んでよい。ここで、第１ダイオードＤ１から正側出力端子Ｐｏｕｔに至る配線には、意図しない配線インダクタンスＬｓ１が存在する。
【００１６】
第１スイッチＱ１および第２スイッチＱ２は、正側入力端子Ｐｉｎおよび負側入力端子Ｎｉｎの間に順次直列に接続されている。第１スイッチＱ１は第１ダイオードＤ１よりも第２ダイオードＤ２の近くに配置され、第２スイッチＱ２は第２ダイオードＤ２よりも第１ダイオードＤ１の近くに配置されてよい。例えば、第１ダイオードＤ１および第２スイッチＱ２のペアは、基板上において第２ダイオードＤ２および第１スイッチＱ１のペアと並んで配置されてよい。第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２は、ワイドバンドギャップ半導体（例えば第１ダイオードＤ１および第２ダイオードＤ２と同種のワイドギャップ半導体）を含んでよい。第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２は、逆阻止型ＩＧＢＴ、ＭＯＳＦＥＴ、または、バイポーラトランジスタ等であってよい。
【００１７】
第１キャパシタＣｄ１は、正側出力端子Ｐｏｕｔおよび負側出力端子Ｎｏｕｔの間に接続されている。第１キャパシタＣｄ１は、Ｅ（Ｖ）の電圧を生成するように充放電を行うとともに、負荷（図示せず）に流れる電流を平滑化する。
【００１８】
第２キャパシタＣｆ２は、第１ダイオードＤ１および第２ダイオードＤ２の間の第１端子Ｔ１と第１スイッチＱ１および第２スイッチＱ２の間の第２端子Ｔ２との間に接続されている。ここで、第１端子Ｔ１および第２端子Ｔ２の間における、第２ダイオードＤ２および第１スイッチＱ１を通る配線インダクタンスは、第２キャパシタＣｆ２を通る配線インダクタンスよりも小さくてよい。例えば、第１端子Ｔ１および第２端子Ｔ２の間における、第２ダイオードＤ２および第１スイッチＱ１を通る配線は、第２キャパシタＣｆ２を通る配線よりも短くてよい。また、第１端子Ｔ１から第２キャパシタＣｆ２を通り第２端子Ｔ２に至る配線には、意図しない配線インダクタンスＬｓ２が存在する。
【００１９】
第３キャパシタＣｆ３は、第１端子Ｔ１および第２端子Ｔ２の間に接続されている。第１端子Ｔ１および第２端子Ｔ２の間における、第３キャパシタＣｆ３を通る配線インダクタンスは、第２ダイオードＤ２および第１スイッチＱ１を通る配線インダクタンスおよび第２キャパシタＣｆ２を通る配線インダクタンスよりも小さい。例えば、第３キャパシタＣｆ３は、第２ダイオードＤ２および第１スイッチＱ１を通る配線および第２キャパシタＣｆ２を通る配線よりも短い配線で接続されてよい。一例として、第１端子Ｔ１から第２端子Ｔ２への配線のうち、第３キャパシタＣｆ３を通る配線の長さは、第２キャパシタＣｆ２を通る配線の長さの１／５以下であってよいが、１／１０以下であってもよいし１／２以下であってもよい。また、第３キャパシタＣｆ３と第１ダイオードＤ１および第２スイッチＱ２との間の各距離は、第３キャパシタＣｆ３と第２ダイオードＤ２および第１スイッチＱ１との間の各距離よりも小さくてよい。一例として、第２スイッチＱ２、第１ダイオードＤ１および第１キャパシタＣｄ１を通って一巡する回路の配線経路は、第３キャパシタＣｆ３を通る場合に最短となってよい。第１ダイオードＤ１および第２スイッチＱ２のペアが基板の一方の面に並んで配置される場合には、第３キャパシタＣｆ３は、そのペアに対して基板の反対面に搭載されてよい。例えば、第３キャパシタＣｆ３は、第１ダイオードＤ１および第２スイッチＱ２のペアとの反対面のうち、第１ダイオードＤ１および第２スイッチＱ２の間の対応領域に配置され、基板のスルーホールを介して第１ダイオードＤ１および第２スイッチＱ２に接続されてよい。この場合には、第３キャパシタＣｆ３が第１ダイオードＤ１および第２スイッチＱ２のペアと同一面に配置される場合と異なり、第１ダイオードＤ１および第２スイッチＱ２を離して配置することなく、これらの間に第３キャパシタＣｆ３を配置することができるため、第３キャパシタＣｆ３を通る配線がいっそう短くなる。
【００２０】
また、第３キャパシタＣｆ３は、第２キャパシタＣｆ２よりも容量が小さくてよい。一例として、第３キャパシタＣｆ３は第２キャパシタＣｆ２に対して容量が１／１０以下であってよい。このように第３キャパシタＣｆ３の容量を小さくすることで、第３キャパシタＣｆ３の外形が小さくなる結果、第３キャパシタＣｆ３を通る配線経路はいっそう短くなる。
【００２１】
また、第３キャパシタＣｆ３は、第２キャパシタＣｆ２と比較してＥＳＬ（等価直列インダクタンス）が小さくてよい。一例として、第３キャパシタＣｆ３は第２キャパシタＣｆ２に対してＥＳＬが１／２以下であってよい。このように第３キャパシタＣｆ３のＥＳＬを小さくすることで、第３キャパシタＣｆ３の外形が小さくなる結果、第３キャパシタＣｆ３を通る配線経路をより短くすることができ、配線インダクタンスＬｓ１，Ｌｓ２等に生じるサージ電圧を吸収することができる。
【００２２】
なお、第２キャパシタＣｆ２および第３キャパシタＣｆ３は、いわゆるフライングキャパシタの一部として機能してよい。例えば、第２キャパシタＣｆ２および第３キャパシタＣｆ３は、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２の駆動によって充放電を繰り返すことで負荷側の電圧値（第１キャパシタＣｄ１の両端の電位差）をＥ（Ｖ）にしてよい。一例として、第２キャパシタＣｆ２および第３キャパシタＣｆ３の電圧は、電力変換装置２の停止中には予備充電回路（図示せず）によって、また電力変換装置２の運転中には後述の制御によって、概ねＥ／２（Ｖ）に保たれてよい。また、第３キャパシタＣｆ３は、スナバキャパシタとしても機能してよい。例えば、第３キャパシタＣｆ３は、第１スイッチＱ１および／または第２スイッチＱ２の遮断時に配線インダクタンスＬｓ２によって生じるサージ電圧を吸収してよい。
【００２３】
一例として、第２キャパシタＣｆ２はフィルムコンデンサであってよく、回路基板に脚部端子を接続して用いられてよい。一方、第３キャパシタＣｆ３は容量が小さくても高周波特性に優れたものが好ましく、一例として積層セラミックコンデンサ（セラミックチップコンデンサ）であってよく、回路基板に内蔵されて用いられてよい。
【００２４】
第４キャパシタＣｓ４は、第２ダイオードＤ２の正側および第１スイッチＱ１の負側の間に接続されている。第２ダイオードＤ２の正側から第４キャパシタＣｓ４を通って第１スイッチＱ１の負側に至る配線インダクタンスは、第２ダイオードＤ２の正側から第２キャパシタＣｆ２を通って第１スイッチＱ１の負側に至る配線インダクタンス、および、第２ダイオードＤ２の正側から第３キャパシタＣｆ３を通って第１スイッチＱ１の負側に至る配線インダクタンスのそれぞれよりも小さくてよい。例えば、第２ダイオードＤ２の正側から第４キャパシタＣｓ４を通って第１スイッチＱ１の負側に至る配線は、第２ダイオードＤ２の正側から第２キャパシタＣｆ２を通って第１スイッチＱ１の負側に至る配線、および、第２ダイオードＤ２の正側から第３キャパシタＣｆ３を通って第１スイッチＱ１の負側に至る配線のそれぞれよりも短くてよい。また、第４キャパシタＣｓ４と第２ダイオードＤ２および第１スイッチＱ１との間の各距離は、第３キャパシタＣｆ３と第１ダイオードＤ１および第２スイッチＱ２との間の各距離よりも小さくてよい。一例として、第２ダイオードＤ２および第１スイッチＱ１を通って一巡する回路の配線経路は、第４キャパシタＣｓ４を通る場合に最短となってよい。第２ダイオードＤ２および第１スイッチＱ１のペアが基板の一方の面に並んで配置される場合には、第４キャパシタＣｓ４は、第２ダイオードＤ２および第１スイッチＱ１のペアに対して基板の反対面に搭載されてよい。例えば、第４キャパシタＣｆ４は、第２ダイオードＤ２および第１スイッチＱ１のペアとの反対面のうち、第２ダイオードＤ２および第１スイッチＱ１の間の対応領域に配置され、基板のスルーホールを介して第２ダイオードＤ２および第１スイッチＱ１に接続されてよい。
【００２５】
第４キャパシタＣｓ４は、第２キャパシタＣｆ２よりも容量が小さくてよい。一例として、第４キャパシタＣｓ４は第２キャパシタＣｆ２に対して容量が１／１０以下であってよい。このように第４キャパシタＣｓ４の容量を小さくすることで、第４キャパシタＣｓ４の外形が小さくなる結果、第４キャパシタＣｓ４を通る配線経路はいっそう短くなる。
【００２６】
第４キャパシタＣｓ４は、第２キャパシタＣｆ２と比較してＥＳＬ（等価直列インダクタンスが小さくてよい。このように第４キャパシタＣｓ４のＥＳＬを小さくすることで、第４キャパシタＣｓ４の外形が小さくなる結果、第４キャパシタＣｓ４を通る配線経路をより短くすることができ、配線インダクタンスＬｓ１，Ｌｓ２等に生じるサージ電圧を吸収することができる。
【００２７】
第５キャパシタＣｓ５は、第１ダイオードＤ１の正側および第２スイッチＱ２の負側の間に接続されている。第１ダイオードＤ１の正側から第５キャパシタＣｓ５を通って第２スイッチＱ２の負側に至る配線インダクタンスは、第１ダイオードＤ１の正側から第１キャパシタＣｄ１を通って第２スイッチＱ２の負側に至る配線インダクタンスよりも小さくてよい。例えば、第１ダイオードの正側から第５キャパシタＣｓ５を通って第２スイッチＱ２の負側に至る配線は、第１ダイオードの正側から第１キャパシタＣｄ１を通って第２スイッチＱ２の負側に至る配線よりも短くてよい。第１ダイオードＤ１および第２スイッチＱ２のペアが基板の一方の面に並んで配置される場合には、第５キャパシタＣｓ５は、第１ダイオードＤ１および第２スイッチＱ２のペアに対して基板の反対面に搭載されてよい。例えば、第５キャパシタＣｆ５は、第１ダイオードＤ１および第２スイッチＱ２のペアとの反対面のうち、第１ダイオードＤ１および第２スイッチＱ２の間の対応領域に配置され、基板のスルーホールを介して第１ダイオードＤ１および第２スイッチＱ２に接続されてよい。
【００２８】
なお、第４キャパシタＣｓ４および第５キャパシタＣｓ５は、いわゆるスナバキャパシタとして機能してよい。例えば、第４キャパシタＣｓ４および第５キャパシタＣｓ５は、第１スイッチＱ１および／または第２スイッチＱ２の遮断時に生じるサージ電圧を吸収してよい。
【００２９】
以上の電源装置１によれば、第１端子Ｔ１および第２端子Ｔ２の間に、フライングキャパシタとして機能し得る第２キャパシタＣｆ２および第３キャパシタＣｆ３が並列に接続されており、第１端子Ｔ１および第２端子Ｔ２の間の配線のうち、第３キャパシタＣｆ３を通る配線は、第２ダイオードＤ２および第１スイッチＱ１を通る配線、および、第２キャパシタＣｆ２を通る配線よりも短い。従って、第１スイッチＱ１および／または第２スイッチＱ２の切り換え時に配線インダクタンスＬｓ２に生じるサージ電圧を、短い配線で接続された第３キャパシタＣｆ３で吸収することができ、第１ダイオードＤ１および第２スイッチＱ２を保護することができる。
【００３０】
また、第３キャパシタＣｆ３は第２キャパシタＣｆ２よりも容量および／またはＥＬＳが小さいので、第３キャパシタＣｆ３の外形が小さくなる結果、第３キャパシタＣｆ３を通る配線経路はいっそう短くなる。従って、第３キャパシタＣｆ３を通る配線のインダクタンスに起因するサージ電圧を確実に低減することができる。
【００３１】
また、第２ダイオードＤ２の正側および第１スイッチＱ１の負側の間に第４キャパシタＣｓ４が接続されており、第２ダイオードＤ２の正側から第４キャパシタＣｓ４を通って第１スイッチＱ１の負側に至る配線は、第２ダイオードＤ２の正側から第２キャパシタＣｆ２を通って第１スイッチＱ１の負側に至る配線、および、第２ダイオードＤ２の正側から第３キャパシタＣｆ３を通って第１スイッチＱ１の負側に至る配線のそれぞれよりも短い。従って、第２ダイオードＤ２および第１スイッチＱ１に印加され得るサージ電圧を、短い配線で接続された第４キャパシタＣｓ４で吸収することができ、第２ダイオードＤ２および第１スイッチＱ１を保護することができる。
【００３２】
また、第４キャパシタＣｓ４は、第２キャパシタＣｆ２よりも容量および／またはＥＬＳが小さいので、第４キャパシタＣｓ４の外形が小さくなる結果、第４キャパシタＣｓ４を通る配線経路は短くなる。従って、第４キャパシタＣｓ４を通る配線のインダクタンスに起因するサージ電圧を確実に低減することができる。
【００３３】
また、第１ダイオードＤ１の正側および第２スイッチＱ２の負側の間に第５キャパシタＣｓ５が接続されているので、第１ダイオードＤ１および第２スイッチＱ２に印加され得るサージ電圧を第５キャパシタＣｗ１で吸収することができ、第１ダイオードＤ１および第２スイッチＱ２を保護することができる。
【００３４】
図２は、電力変換装置の動作を示す。図２に示すように、第１スイッチＱ１および第２スイッチＱ２は、図示しない制御部からの制御信号により、オンオフの期間および周期が制御される。
【００３５】
ここで、図中の太線矢印は電流の流れを示し、破線の円はオン状態のスイッチ素子を示す。また、太字の斜字体で示した「Ｅ」、「Ｅ／２」および「−Ｅ／２」は各点での電位を示す。また、太字で示した「Ｖｒ」は第１スイッチＱ１および第２スイッチＱ２の直列回路の両端電圧、つまり正側入力端子Ｐｉｎに対する入力電圧を示す。また、図中に示した白抜きの矢印記号は後述のサージ電圧を示し、先端側（矢尻側）が高電位、基端側（矢筈側）が低電位を示す。
【００３６】
まず、図２（ａ）示す状態では、第１および第２スイッチＱ１，Ｑ２が共にオンにされる。これにより、電圧Ｖｒは０［Ｖ］となり、インダクタ１１に流れる誘導電流が増加する。
【００３７】
また、図２（ｂ）に示す状態では、第１スイッチＱ１がオフにされ、第２スイッチＱ２がオンにされる。これにより、インダクタ１１の誘導電圧により昇圧された電圧が図中の電流経路で第２および第３キャパシタＣｆ２，Ｃｆ３に供給され、第２および第３キャパシタＣｆ２，Ｃｆ３が充電されて両端の電圧が概ねＥ／２（Ｖ）になる。このときインダクタ１１により昇圧された電圧、および、電圧Ｖｒも概ねＥ／２（Ｖ）になる。
【００３８】
また、図２（ｃ）に示す状態では、第１スイッチＱ１がオンにされ、第２スイッチＱ２がオフにされる。これにより、インダクタ１１により昇圧されたＥ／２の電圧と、第２および第３キャパシタＣｆ２，Ｃｆ３から放電されるＥ／２の電圧とが第１キャパシタＣｄ１に供給され、第１キャパシタＣｄ１が充電されて両端の電圧がＥ（Ｖ）になり、この電圧が負荷に供給される。ここで、第２キャパシタＣｆ２のキャパシタンスは、上記の充電または放電動作の１回で充放電される電荷量に対して大きく、充放電にともなう電圧変動は小さい（例えばＥ／２の１０％以下）ものとする。
【００３９】
また、図２（ｄ）に示す状態では、第１スイッチＱ１，Ｑ２が共にオフにされる。このとき、インダクタ１１の誘導電圧によりＥ／２よりも高く昇圧された電圧が第１キャパシタＣｄ１に供給され、第１キャパシタＣｄ１が更に充電される。
【００４０】
ここで、低圧側と高圧側との電圧比が１：２である場合、つまり電圧ＶｒがＥ／２（Ｖ）である場合には、図２（ｂ）と図２（ｃ）の状態が交互に、かつ期間が均等になるように切り換えられてよい。これにより、第２キャパシタＣｆ２および第３キャパシタＣｆ３の充電量と放電量とが等しくされて、それらの電圧がＥ／２（Ｖ）付近の一定値に保たれる。電源１０の電圧Ｖｉｎが０〜Ｅ／２（Ｖ）の場合には、インダクタ１１の電流を一定に保つために、Ｖｒの平均値が０〜Ｅ／２（Ｖ）となるように図２（ａ）〜（ｃ）の状態が切り換えられてよい。この場合、図２（ｂ）の状態および図２（ｃ）の状態は、（ａ）の状態を挟んで交互に、かつ期間が均等になるように制御される。電圧ＶｉｎがＥ／２〜Ｅ（Ｖ）の場合には、インダクタ１１の電流を一定に保つために、Ｖｒの平均値がＥ／２〜Ｅ（Ｖ）となるように図２（ｂ）〜（ｄ）の状態が切り換えられてよい。この場合、図２（ｂ）の状態および図２（ｃ）の状態は、（ｄ）の状態を挟んで交互に、かつ期間が均等になるように制御される。
【００４１】
以上のような動作において、図２（ｂ）の状態から図２（ｃ）の状態への切り換えを行うと、配線インダクタンスＬｓ１に突入電流が流れてサージ電圧が生じる（図２（ｃ）の上側の白抜き矢印参照）。但し、第１ダイオードＤ１の正側および第２スイッチＱ２の負側の間には第５キャパシタＣｓ５が接続されているため、このサージ電圧は第１ダイオードＤ１等に印加されることなく、第５キャパシタＣｓ５により吸収される。これにより、第１ダイオードＤ１等が保護される。
【００４２】
また、図２（ｂ）の状態から図２（ｃ）の状態への切り換えを行うと、配線インダクタンスＬｓ２に流れる電流が反転することによってもサージ電圧が生じる（図２（ｃ）の中央部の白抜き矢印参照）。但し、第１端子Ｔ１および第２端子Ｔ２の間には、第２ダイオードＤ２および第１スイッチＱ１を通る配線、および、第１キャパシタＣｄ１を通る配線よりも短い配線で第３キャパシタＣｆ３が接続されているため、このサージ電圧は第１端子Ｔ１から第２スイッチＱ２に印加されることなく、第３キャパシタＣｆ３からの放電により緩和される。また、第２ダイオードＤ２の正側および第１スイッチＱ１の負側の間には第４キャパシタＣｓ４が接続されているため、このサージ電圧は第１スイッチＱ１に印加されることなく、第４キャパシタＣｓ４からの放電によっても緩和される。これにより、第１ダイオードＤ１、第２ダイオードＤ２、第１スイッチＱ１および第２スイッチＱ２等が保護される。
【００４３】
また、図２（ｃ）の状態から図２（ｄ）の状態への切り替えを行うと、配線インダクタンスＬｓ２に流れる電流が遮断されてサージ電圧が生じる（図２（ｄ）の白抜き矢印参照）。但し、第１端子Ｔ１および第２端子Ｔ２の間には、第２ダイオードＤ２および第１スイッチＱ１を通る配線、および、第１キャパシタＣｄ１を通る配線よりも短い配線で第３キャパシタＣｆ３が接続されているため、このサージ電圧は第１端子Ｔ１から第１ダイオードＤ１および第２スイッチＱ２等に印加されることなく、第３キャパシタＣｆ３に吸収される。また、第２ダイオードＤ２の正側および第１スイッチＱ１の負側の間には第４キャパシタＣｓ４が接続されているため、このサージ電圧は第１スイッチＱ１等に印加されることなく、第４キャパシタＣｓ４にも吸収される。これにより、第１ダイオードＤ１、第２ダイオードＤ２、第１スイッチＱ１および第２スイッチＱ２等が保護される。
【００４４】
図３は、電力変換装置２における各素子の位置関係の一例を示す。この図では、各素子が基板の片面のみに配置された状態を示すが、少なくとも一部の素子が基板の反対面に配置されてもよい。
【００４５】
この電力変換装置２では、第１スイッチＱ１は第１ダイオードＤ１よりも第２ダイオードＤ２の近くに配置され、第２スイッチＱ２は第２ダイオードＤ２よりも第１ダイオードＤ１の近くに配置されている。また、第３キャパシタＣｆ３と第１ダイオードＤ１および第２スイッチＱ２との間の各距離は、第３キャパシタＣｆ３と第２ダイオードＤ２および第１スイッチＱ１との間の各距離よりも小さい。また、第１端子Ｔ１および第２端子Ｔ２の間の配線のうち、第３キャパシタＣｆ３を通る配線は、第２ダイオードＤ２および第１スイッチＱ１を通る配線、および、第２キャパシタＣｆ２を通る配線よりも短い。従って、第１ダイオードＤ１および第２スイッチＱ２等に印加され得るサージ電圧が第３キャパシタＣｆ３によって吸収される。
【００４６】
また、第４キャパシタＣｓ４と第２ダイオードＤ２および第１スイッチＱ１との間の各距離は、第３キャパシタＣｆ３と第１ダイオードＤ１および第２スイッチＱ２との間の各距離よりも小さく、第２ダイオードＤ２の正側から第４キャパシタＣｓ４を通って第１スイッチＱ１の負側に至る配線は、第２ダイオードＤ２の正側から第２キャパシタＣｆ２を通って第１スイッチＱ１の負側に至る配線、および、第２ダイオードＤ２の正側から第３キャパシタＣｆ３を通って第１スイッチＱ１の負側に至る配線のそれぞれよりも短い。従って、第２ダイオードＤ２および第１スイッチＱ１に印加され得るサージ電圧が第４キャパシタＣｓ４によって吸収される。
【００４７】
なお、上記の実施形態においては、電力変換装置２が第４キャパシタＣｓ４および第５キャパシタＣｓ５を有することとして説明したが、これらを備えないこととしてもよい。例えば、第４キャパシタＣｓ４を設けるか検討するにあたり、第２ダイオードＤ２の正側から第４キャパシタＣｓ４を通って第１スイッチＱ１の負側に至る配線長が、第２ダイオードＤ２の正側から第３キャパシタＣｆ３を通って第１スイッチＱ１の負側に至る配線長以上になる場合には、第４キャパシタＣｓ４を設けなくてもよい。
【００４８】
また、電力変換装置２が第１ダイオードＤ１および第２ダイオードＤ２を有することとして説明したが、上述の特許文献１と同様にして、これらの代わりにＭＯＳＦＥＴ等のスイッチ素子を有することとしてもよい。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５１】
１  電源装置 、２  電力変換装置 、１０  電源 、１１  インダクタ、Ｃｄ１  第１キャパシタ、Ｃｆ２  第２キャパシタ、Ｃｆ３  第３キャパシタ、Ｃｓ４  第４キャパシタ、Ｃｓ５  第５キャパシタ、Ｄ１  第１ダイオード、Ｄ２  第２ダイオード、Ｌｓ１  配線インダクタンス、Ｌｓ２  配線インダクタンス、Ｎｉｎ  負側入力端子、Ｎｏｕｔ  負側出力端子、Ｐｉｎ  正側入力端子、Ｐｏｕｔ  正側出力端子、Ｑ１  第１スイッチ、Ｑ２  第２スイッチ
【図１】
2018113841.tif 000003
【図２】
2018113841.tif 000004
【図３】
2018113841.tif 000005