(57)【要約】      （修正有）【課題】回路面積の縮小化が容易なリセット回路を提供する。【解決手段】第１の外部端子ＶＳと、第２の外部端子ＣＤと、第３の外部端子ＯＵＴと、第１の外部端子に外付けされる第１のキャパシタ３１の電圧が第１の閾値に到達すると、出力信号のレベルを反転させる比較回路５２と、出力信号のレベルの反転に基づいて、第２の外部端子に外付けされる第２のキャパシタ３２の電圧を変化させる電圧制御回路５６と、出力信号のレベルの反転に基づいて、第３の外部端子から出力されるリセット信号のレベルを反転させ、第２のキャパシタの電圧が第２の閾値に到達すると、リセット信号のレベルを再び反転させるリセット信号生成回路５２とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の外部端子と、
第２の外部端子と、
第３の外部端子と、
前記第１の外部端子に外付けされる第１のキャパシタの電圧が第１の閾値に到達すると、出力信号のレベルを反転させる第１の内部回路と、
前記出力信号のレベルの反転に基づいて、前記第２の外部端子に外付けされる第２のキャパシタの電圧を変化させる第２の内部回路と、
前記出力信号のレベルの反転に基づいて、前記第３の外部端子から出力されるリセット信号のレベルを反転させ、前記第２のキャパシタの電圧が第２の閾値に到達すると、前記リセット信号のレベルを再び反転させる第３の内部回路とを備える、リセット回路。
【請求項２】
前記第１の内部回路は、
前記第１の外部端子に電流を供給する電流供給部と、
前記第１の閾値を生成する閾値生成部と、
前記第１のキャパシタの電圧と前記第１の閾値とを比較して前記出力信号を出力するコンパレータとを有する、請求項１に記載のリセット回路。
【請求項３】
前記電流供給部は、前記第１の外部端子と電源端子との間に挿入された抵抗又は定電流源を有する、請求項２に記載のリセット回路。
【請求項４】
前記第２の内部回路は、前記出力信号のレベルの反転に基づいて、前記第２の外部端子に電流を供給する、請求項１から３のいずれか一項に記載のリセット回路。
【請求項５】
前記第２の内部回路は、
前記第２の外部端子と電源端子との間に挿入された抵抗と、
前記第２の外部端子とグランド端子との間に挿入されており、前記出力信号のレベルの反転に基づいてオフとなるスイッチ素子とを有する、請求項４に記載のリセット回路。
【請求項６】
前記第３の内部回路は、
前記第２のキャパシタの電圧と前記第２の閾値とを比較する第１のインバータと、
前記第１のインバータの出力が入力される第２のインバータと、
前記出力信号と前記第２のインバータの出力とが入力される否定論理和回路と、
前記否定論理和回路の出力に基づいて、前記リセット信号を出力する出力トランジスタとを有する、請求項１から５のいずれか一項に記載のリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット回路に関する。
【背景技術】
【０００２】
従来、スイッチの押下時間をカウントするカウント回路を備え、当該カウンタ回路でカウントされたカウント値が一定値に達するとリセット信号を出力するリセット回路が知られている（例えば、特許文献１を参照）。また、操作部が所定時間以上継続して操作されているか否かを検出する検出部を備え、当該検出部から出力される生成信号の電圧の上昇率をコンデンサによって検出し、リセット信号を出力するリセット装置が知られている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２０８８５２号公報
【特許文献２】特開２０１１−１５１６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、カウントすべき時間が長くなるほどカウンタの段数を増やさなければならないため、回路面積を縮小化することが難しい。また、特許文献２の技術では、電圧の上昇率を検出するためのコンデンサがリセット信号の生成回路に内蔵されているため、回路面積を縮小化することが難しい。
【０００５】
そこで、本開示の一態様は、回路面積の縮小化が容易なリセット回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本開示では、
第１の外部端子と、
第２の外部端子と、
第３の外部端子と、
前記第１の外部端子に外付けされる第１のキャパシタの電圧が第１の閾値に到達すると、出力信号のレベルを反転させる第１の内部回路と、
前記出力信号のレベルの反転に基づいて、前記第２の外部端子に外付けされる第２のキャパシタの電圧を変化させる第２の内部回路と、
前記出力信号のレベルの反転に基づいて、前記第３の外部端子から出力されるリセット信号のレベルを反転させ、前記第２のキャパシタの電圧が第２の閾値に到達すると、前記リセット信号のレベルを再び反転させる第３の内部回路とを備える、リセット回路が提供される。
【発明の効果】
【０００７】
本開示によれば、キャパシタが外部端子に外付けされているので、リセット回路の回路面積を容易に縮小することができる。
【図面の簡単な説明】
【０００８】
【図１】リセット回路を備えた電池駆動機器の構成の一例を示す図である。
【図２】第１の実施形態に係るリセット回路の構成の一例を示す図である。
【図３】リセット回路の動作の一例を示すタイミングチャートである。
【図４】第２の実施形態に係るリセット回路の構成の一例を示す図である。
【図５】第３の実施形態に係るリセット回路の構成の一例を示す図である。
【図６】第４の実施形態に係るリセット回路の構成の一例を示す図である。
【図７】第５の実施形態に係るリセット回路の構成の一例を示す図である。
【図８】第６の実施形態に係るリセット回路の構成の一例を示す図である。
【図９】第７の実施形態に係るリセット回路の構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に従って説明する。
【００１０】
＜第１の実施形態＞
図１は、リセット回路を備えた電池駆動機器の構成の一例を示す。電池駆動機器１は、電池２を電源とする機器である。電池駆動機器１の具体例として、スマートフォンなどの携帯型情報端末装置などが挙げられる。電池駆動機器１は、例えば、電池２、電源回路３、ＣＰＵ（Central Processing Unit）４、アウトプットデバイス５、インプットデバイス６、操作スイッチ７、リセット回路８を備える。
【００１１】
電池２は、例えば、充電可能な二次電池である。電池２の具体例として、リチウムイオン電池など挙げられる。
【００１２】
電源回路３は、電池２の電圧をレギュレートして、レギュレート後の電圧をＣＰＵ４等の機器内部回路に供給する集積回路（ＩＣ）である。電源回路３は、ＣＰＵ４に対するパワーオンリセットを行う機能を備えてもよい。
【００１３】
ＣＰＵ４は、インプットデバイス６からの入力情報に基づいて、出力情報をアウトプットデバイス５に出力させる。インプットデバイス６は、ユーザからの操作入力を受け付ける操作入力部の一例である。インプットデバイス６の具体例として、電源ボタン、ホームボタン、タッチパネル、マイクなどが挙げられる。アウトプットデバイス５は、ユーザに対して情報を表示又は音により提供する情報提供部の一例である。アウトプットデバイス５の具体例として、スピーカ、ディスプレイなどが挙げられる。
【００１４】
近年、このような電池駆動機器１において、電池２の取り外しができない機器が増加している。ＣＰＵ４が暴走した場合、電池２の取り外しができないため、強制的にリセットする手段が必要である。このため、操作スイッチ７の長押し（数秒程度）を検出した場合にＣＰＵ４をリセットするリセット回路が必要となる。
【００１５】
操作スイッチ７は、ユーザによって操作可能な操作部の一例である。リセット回路８は、操作スイッチ７が所定の操作時間以上の操作（例えば、押下操作など）が継続的にされている状態を検出した場合、ＣＰＵ４をリセットするためのワンパルスのリセット信号をＣＰＵ４に対して出力するアナログＩＣである。
【００１６】
図２は、第１の実施形態に係るリセット回路の一例を示す図である。リセット回路１０１は、図１のリセット回路８の一例である。リセット回路１０１は、例えば、チップ上に形成された半導体集積回路である。リセット回路１０１は、パッケージされていないベアチップでもよいし、樹脂等によりパッケージされたモジュール品でもよい。
【００１７】
リセット回路１０１は、リセット回路１０１の各内部回路がリセット回路１０１の外部と接続するための６個の外部端子を備える。６個の外部端子には、電源端子ＶＤＤと、スイッチ端子ＳＷと、キャパシタ接続端子ＶＳと、グランド端子ＧＮＤと、キャパシタ接続端子ＣＤと、出力端子ＯＵＴとが含まれる。例えば、６個の外部端子は、それぞれ、パッド等の電極によって構成される。
【００１８】
電源端子ＶＤＤは、電池２の正極に電源ラインを介して接続される。グランド端子ＧＮＤは、電池２の負極が接続されるグランドに接続される。電池２の電池電圧Ｖｉｎは、リセット回路１０１の電源端子ＶＤＤに入力される。電池電圧Ｖｉｎは、電源端子ＶＤＤとグランド端子ＧＮＤとの間の電源電圧Ｖ１に等しい。スイッチ端子ＳＷは、操作スイッチ７が接続される。スイッチ端子ＳＷは、操作スイッチ７を介して、電池２の正極と電源端子ＶＤＤとの間の電源ラインに接続される。
【００１９】
キャパシタ接続端子ＶＳは、キャパシタ３１が外付けされる第１の外部端子の一例である。キャパシタ３１は、第１のキャパシタの一例である。キャパシタ３１の一端は、キャパシタ接続端子ＶＳに接続され、キャパシタ３１の他端は、グランドに接続される。
【００２０】
キャパシタ接続端子ＣＤは、キャパシタ３２が外付けされる第２の外部端子の一例である。キャパシタ３２は、第２のキャパシタの一例である。キャパシタ３２の一端は、キャパシタ接続端子ＣＤに接続され、キャパシタ３２の他端は、グランドに接続される。
【００２１】
出力端子ＯＵＴは、リセット信号Ｖ９が出力される第３の外部端子の一例である。出力端子ＯＵＴは、抵抗２６を介して、電池２の正極と電源端子ＶＤＤとの間の電源ラインに接続される。リセット信号Ｖ９は、ＣＰＵ４に供給される。
【００２２】
リセット回路１０１は、操作検出回路５１、比較回路５５、電圧制御回路５６、リセット信号生成回路５２を備える。
【００２３】
操作検出回路５１は、操作スイッチ７が操作されている状態を検出する検出回路の一例である。操作検出回路５１は、抵抗２４、インバータ１３、トランジスタ４４を有する。抵抗２４の一端は、スイッチ端子ＳＷに接続され、抵抗２４の他端は、グランド端子ＧＮＤに接続されている。インバータ１３の入力部は、スイッチ端子ＳＷに接続され、インバータ１３の出力部は、トランジスタ４４の入力部に接続されている。トランジスタ４４は、例えば、インバータ１３の出力信号が入力されるゲートと、グランド端子ＧＮＤに接続されるソースと、キャパシタ接続端子ＶＳに接続されるドレインとを備えたＮチャネル型のＭＯＳトランジスタである。
【００２４】
比較回路５５は、キャパシタ３１の電圧が閾値電圧Ｖｔｈ１に到達すると、比較回路５５から出力される出力信号Ｖ４のレベルを反転させる。比較回路５５は、第１の内部回路の一例である。閾値電圧Ｖｔｈ１は、第１の閾値の一例である。比較回路５５は、抵抗２１〜２３と、定電流源１５と、基準電圧源１４と、コンパレータ１０と、トランジスタ４１とを有する。
【００２５】
抵抗２１は、キャパシタ接続端子ＶＳに電流を供給する電流供給部の一例である。キャパシタ接続端子ＶＳに電流が供給されることで、キャパシタ３１が充電され、キャパシタ３１の電圧Ｖ３が漸増する。抵抗２１は、キャパシタ接続端子ＶＳと電源端子ＶＤＤとの間に挿入されている。抵抗２１の一端は、キャパシタ接続端子ＶＳに接続され、抵抗２１の他端は、電源端子ＶＤＤに接続されている。抵抗２２と抵抗２３とは互いに直列に接続され、抵抗２２の一端はキャパシタ接続端子ＶＳに接続され、抵抗２２の他端は抵抗２３の一端に接続され、抵抗２３の他端はグランド端子ＧＮＤに接続されている。
【００２６】
定電流源１５は、定電流を基準電圧源１４に供給する。定電流源１５と基準電圧源１４との直列回路は、閾値電圧Ｖｔｈ１を生成する閾値生成部の一例である。定電流源１５の一端は、電源端子ＶＤＤに接続され、定電流源１５の他端は、基準電圧源１４の一端に接続されている。閾値電圧Ｖｔｈ１は、基準電圧源１４によって生成される。基準電圧源１４の他端は、グランド端子ＧＮＤに接続されている。
【００２７】
コンパレータ１０は、キャパシタ３１の電圧と閾値電圧Ｖｔｈ１とを比較して、出力信号Ｖ４を出力する。コンパレータ１０は、定電流源１５と基準電圧源１４との接続点に接続される非反転入力部と、キャパシタ接続端子ＶＳに接続される反転入力部とを有する。
【００２８】
トランジスタ４１は、コンパレータ１０の出力部に接続される入力部を有し、出力信号Ｖ４に従って動作する。トランジスタ４１は、抵抗２３に並列に接続される。トランジスタ４１は、例えば、出力信号Ｖ４が入力されるゲートと、グランド端子ＧＮＤが接続されるソースと、抵抗２２と抵抗２３との接続点に接続されるドレインとを備えたＮチャネル型のＭＯＳトランジスタである。
【００２９】
電圧制御回路５６は、出力信号Ｖ４のレベルの反転に基づいて、キャパシタ３２の電圧を変化させる。電圧制御回路５６は、第２の内部回路の一例である。例えば、電圧制御回路５６は、出力信号Ｖ４のレベルの反転に基づいて、キャパシタ接続端子ＣＤに電流を供給する。キャパシタ接続端子ＣＤに電流が供給されることで、キャパシタ３２が充電され、キャパシタ３２の電圧Ｖ５が漸増する。
【００３０】
電圧制御回路５６は、例えば、抵抗２０と、トランジスタ４２と有する。抵抗２０は、キャパシタ接続端子ＣＤと電源端子ＶＤＤとの間に挿入されている。抵抗２０の一端は、電源端子ＶＤＤに接続され、抵抗２０の他端は、トランジスタ４２とキャパシタ接続端子ＣＤとリセット信号生成回路５２のインバータ１１とに接続されている。トランジスタ４２は、コンパレータ１０の出力部が接続される入力部を有する。トランジスタ４２は、例えば、出力信号Ｖ４が入力されるゲートと、グランド端子ＧＮＤに接続されるソースと、キャパシタ接続端子ＣＤに接続されるドレインとを備えるＮチャネル型のＭＯＳトランジスタである。トランジスタ４２のドレインは、抵抗２０を介して、電源端子ＶＤＤに接続されている。トランジスタ４２は、出力信号Ｖ４のレベルの反転に基づいてオフとなるスイッチ素子の一例である。
【００３１】
リセット信号生成回路５２は、出力信号Ｖ４のレベルの反転に基づいて、リセット信号Ｖ９のレベルを反転させ、キャパシタ３２の電圧Ｖ５が閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）に到達すると、リセット信号Ｖ９のレベルを再び反転させる。Ｖｈｙｓ２は、インバータ１１の閾値電圧Ｖｔｈ２に加えられるヒステリシス電圧を表す（図３参照。詳細後述）。リセット信号生成回路５２は、第３の内部回路の一例であり、閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）は、第２の閾値の一例である。リセット信号生成回路５２は、例えば、インバータ１１と、インバータ１２と、ＮＯＲ回路１６と、出力トランジスタ４３とを有する論理回路である。
【００３２】
インバータ１１は、キャパシタ３２の電圧Ｖ５と閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）とを比較する第１のインバータの一例であり、例えば、シュミットトリガインバータである。インバータ１１は、例えば、電圧Ｖ５が（Ｖｔｈ２＋Ｖｈｙｓ２）以上に上昇した場合、出力信号Ｖ６のレベルをハイレベルからローレベルに切り替える。その後、インバータ１１は、電圧Ｖ５が閾値電圧Ｖｔｈ２以下に降下した場合、出力信号Ｖ６のレベルをローレベルからハイレベルに切り替える。
【００３３】
インバータ１２は、インバータ１１の出力信号Ｖ６が入力される第２のインバータの一例である。インバータ１２は、出力信号Ｖ６のレベルを反転させた出力信号Ｖ７を出力する。
【００３４】
ＮＯＲ回路１６は、出力信号Ｖ４と出力信号Ｖ７とが入力される否定論理和回路の一例である。ＮＯＲ回路１６は、出力信号Ｖ４と出力信号Ｖ７との否定論理和である出力信号Ｖ８を出力する。
【００３５】
出力トランジスタ４３は、ＮＯＲ回路１６の出力信号Ｖ８に基づいて、リセット信号Ｖ９を出力する。出力トランジスタ４３は、出力信号Ｖ８が入力されるゲートと、グランド端子ＧＮＤが接続されるソースと、出力端子ＯＵＴが接続されるドレインとを備えるＮチャネル型のＭＯＳトランジスタである。
【００３６】
図３は、第１の実施形態に係るリセット回路の動作の一例を示すフローチャートである。図２を参照して、図３について以下説明する。操作スイッチ７は、通常、オフとなっている。
【００３７】
操作スイッチ７がオフとなっているとき（タイミングｔ１までの期間）、トランジスタ４４はオンとなる。トランジスタ４４がオンとなっている状態は、操作スイッチ７が操作されていないことを表す。トランジスタ４４がオンとなっているとき、キャパシタ３１の電荷はトランジスタ４４を介して放電されているので、出力信号Ｖ４のレベルは、ハイレベルとなり、トランジスタ４１，４２はオンとなっている。ＮＯＲ回路１６の一方の入力は、出力信号Ｖ４のレベルと同じハイレベルとなる。
【００３８】
トランジスタ４２がオンとなっているとき、キャパシタ３２の電荷はトランジスタ４２を介して放電されているので、出力信号Ｖ５のレベルは、ローレベルとなっている。このとき、ＮＯＲ回路１６の他方に入力される出力信号Ｖ７も、ローレベルとなっている。したがって、ＮＯＲ回路１６の出力信号Ｖ８は、ローレベルとなるため、出力トランジスタ４３はオフとなる。その結果、リセット回路１０１は、ハイレベルのリセット信号Ｖ９を出力端子ＯＵＴから出力する。
【００３９】
次に、操作スイッチ７がタイミングｔ１でオンとなると、トランジスタ４４はオフとなる。トランジスタ４４がオフとなることにより、キャパシタ３１の充電が抵抗２１からの電流供給により開始され、キャパシタ３１の電圧Ｖ３が漸増し始める。操作スイッチ７のオン操作が所定の操作時間Ｔ１以上継続し、キャパシタ３１の電圧Ｖ５が閾値電圧Ｖｔｈ１にタイミングｔ２で到達すると、コンパレータ１０の出力信号Ｖ４のレベルは反転して、ローレベルになる。このとき、ＮＯＲ回路１６の一方の入力は、出力信号Ｖ４のレベルと同じローレベルとなる。
【００４０】
キャパシタ３１の電圧Ｖ３が閾値電圧Ｖｔｈ１に到達するまで、トランジスタ４１はオンしている。よって、キャパシタ３１の電圧Ｖ３が閾値電圧Ｖｔｈ１に到達するまでの漸増時間は、抵抗２１，２２の抵抗値及びキャパシタ３１の容量値によって決まる。
【００４１】
コンパレータ１０の出力信号Ｖ４がローレベルになると、トランジスタ４１がオフとなるため、抵抗２３に電流が流れることにより、電圧Ｖ３が、Ｖｔｈ１から（Ｖｔｈ１＋Ｖｈｙｓ１）に持ち上がる。Ｖｈｙｓ１は、トランジスタ４１によって生成されるヒステリシス電圧を表す。ヒステリシス電圧Ｖｈｙｓ１は、抵抗２１，２２及びキャパシタ３１によって決定される時定数が比較的長いことによる出力信号Ｖ４のチャタリングを防止する。
【００４２】
また、コンパレータ１０の出力信号Ｖ４がローレベルになると、トランジスタ４２がオフとなるため、キャパシタ３２の充電が抵抗２０からの電流供給により開始され、キャパシタ３２の電圧Ｖ５が漸増し始める。キャパシタ３２の電圧Ｖ５がインバータ１１の閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）に到達するまでの漸増時間は、抵抗２０の抵抗値及びキャパシタ３２の容量値によって決まる。
【００４３】
キャパシタ３２の電圧Ｖ５がインバータ１１の閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）に満たないときは、ＮＯＲ回路１６の他方に入力される出力信号Ｖ７のレベルは、ローレベルであるので、ＮＯＲ回路１６の出力信号Ｖ８のレベルはハイレベルである。ＮＯＲ回路１６の出力信号Ｖ８のレベルがハイレベルのとき、出力トランジスタ４３はオンとなる。よって、リセット回路１０１から出力されるリセット信号Ｖ９のレベルはローレベルとなる。
【００４４】
キャパシタ３２の充電が抵抗２０からの電流供給により開始され、キャパシタ３２の電圧Ｖ５がインバータ１１の閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）にタイミングｔ３で到達すると、ＮＯＲ回路１６の他方に入力される出力信号Ｖ７のレベルは、ハイレベルとなる。そのため、ＮＯＲ回路１６の出力信号Ｖ８のレベルは、ローレベルとなる。よって、出力トランジスタ４３がオフとなり、リセット回路１０１の出力端子ＯＵＴから出力されるリセット信号Ｖ９のレベルは、ハイレベルとなる。つまり、図示のように、パルス幅Ｔ２（ｔ３−ｔ２）のワンショットパルスが生成される。
【００４５】
キャパシタ３２の電圧Ｖ５がインバータ１１の閾値電圧（Ｖｔｈ２＋Ｖｈｙｓ２）に到達するまでの時間、即ち、リセット信号Ｖ９がローレベルを維持する時間（リセット信号Ｖ９のパルス幅）は、抵抗２０の抵抗値とキャパシタ３２の容量値とによって決まる。
【００４６】
そして、操作スイッチ７がタイミングｔ４でオフとなると、トランジスタ４４はオンとなる。したがって、リセット回路１０１のＶ１〜Ｖ９までの信号電圧は、タイミングｔ１までの状態と同じ状態に遷移する。
【００４７】
したがって、第１の実施形態によれば、キャパシタ３１，３２が外部端子に外付けされているので、リセット回路１０１の回路面積を容易に縮小することができる。また、キャパシタ３１，３２の容量値をそれぞれ変化させることにより、操作時間Ｔ１の値とパルス幅Ｔ２の値を個別に設定することができる。
【００４８】
＜第２の実施形態＞
図４は、第２の実施形態に係るリセット回路の構成の一例を示す図である。第２の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００４９】
リセット回路１０２は、操作検出回路５１を含まない点で、図２のリセット回路１０１と異なる。操作検出回路５１は、リセット回路１０２に外付けされる。これにより、リセット回路１０２の端子数を、リセット回路１０１の端子数６から５に減らすことができる。よって、リセット回路１０２の更なる小型化が可能となる。
【００５０】
＜第３の実施形態＞
図５は、第３の実施形態に係るリセット回路の構成の一例を示す図である。第３の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００５１】
リセット回路１０３は、操作スイッチ７が２入力ある点で、図２のリセット回路１０１と異なる。操作スイッチ７が複数入力あることにより、操作スイッチ７の長押しの誤動作を防止することができる。リセット回路１０３は、スイッチ端子ＳＷ１と、スイッチ端子ＳＷ２と、操作検出回路５３とを備える。スイッチ端子ＳＷ１は、操作スイッチ７Ａを介して、電源ラインに接続され、スイッチ端子ＳＷ２は、操作スイッチ７Ｂを介して、電源ラインに接続される。
【００５２】
操作検出回路５３は、操作スイッチ７Ａ，７Ｂの同時長押しを検出する検出回路である。操作検出回路５３は、抵抗２４，２５、ＮＡＮＤ回路１７、トランジスタ４４を有する。抵抗２４の一端は、スイッチ端子ＳＷ１に接続され、抵抗２４の他端は、グランド端子ＧＮＤに接続されている。抵抗２５の一端は、スイッチ端子ＳＷ２に接続され、抵抗２５の他端は、グランド端子ＧＮＤに接続されている。
【００５３】
ＮＡＮＤ回路１７は、スイッチ端子ＳＷ１からの入力信号とスイッチ端子ＳＷ２からの入力信号との否定論理積である信号をトランジスタ４４に対して出力する。
【００５４】
操作検出回路５３は、図４の場合と同様に、リセット回路１０３に外付けされてもよい。これにより、リセット回路１０３の端子数を、図示の端子数７から５に減らすことができる。よって、リセット回路１０３の更なる小型化が可能となる。
【００５５】
＜第４の実施形態＞
図６は、第４の実施形態に係るリセット回路の構成の一例を示す図である。第４の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００５６】
リセット回路１０４は、操作スイッチ７がローサイドスイッチである点で、図４のリセット回路１０２と異なる。操作スイッチ７の一端は、グランドに接続され、操作スイッチ７の他端は、抵抗２４を介して電源ラインに接続される。これにより、図４のリセット回路１０２に対して、インバータ１３を削除できるので、外付けの操作検出回路５４の回路面積の縮小化が可能となる。
【００５７】
＜第５の実施形態＞
図７は、第５の実施形態に係るリセット回路の構成の一例を示す図である。第５の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００５８】
リセット回路１０５は、キャパシタ接続端子ＶＳに電流を供給する電流供給部が定電流源６１である点で、図４のリセット回路１０２と異なる（リセット回路１０２の場合は、抵抗２１）。また、リセット回路１０５は、キャパシタ接続端子ＣＤに電流を供給する電流供給部が定電流源６２である点で、図４のリセット回路１０２と異なる（リセット回路１０２の場合は、抵抗２０）。電流供給部が定電流源であることにより、電源電圧Ｖ１が変動しても、一定の電流をキャパシタ接続端子ＶＳ，ＣＤに供給可能となる。これにより、電源電圧Ｖ１の変動による操作時間Ｔ１やパルス幅Ｔ２が変動することを抑制することができる。
【００５９】
また、リセット回路１０５は、出力信号Ｖ４を出力するコンパレータがヒステリシスコンパレータ１８である点で、図４のリセット回路１０２と異なる。図４のリセット回路１０２では、トランジスタ４１によってヒステリシス電圧Ｖｈｙｓ１が生成されている。これに対し、図７のリセット回路１０５のヒステリシスコンパレータ１８は、図４と同じヒステリシス電圧Ｖｈｙｓ１を有する。
【００６０】
＜第６の実施形態＞
図８は、第６の実施形態に係るリセット回路の構成の一例を示す図である。第６の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００６１】
リセット回路１０６は、キャパシタ接続端子ＶＳに電流を供給する電流供給部が定電流源６１である点で、図６のリセット回路１０４と異なる（リセット回路１０４の場合は、抵抗２１）。また、リセット回路１０６は、キャパシタ接続端子ＣＤに電流を供給する電流供給部が定電流源６２である点で、図６のリセット回路１０４と異なる（リセット回路１０４の場合は、抵抗２０）。電流供給部が定電流源であることにより、電源電圧Ｖ１が変動しても、一定の電流をキャパシタ接続端子ＶＳ，ＣＤに供給可能となる。これにより、電源電圧Ｖ１の変動による操作時間Ｔ１やパルス幅Ｔ２が変動することを抑制することができる。
【００６２】
また、リセット回路１０６は、出力信号Ｖ４を出力するコンパレータがヒステリシスコンパレータ１８である点で、図６のリセット回路１０４と異なる。図６のリセット回路１０４では、トランジスタ４１によってヒステリシス電圧Ｖｈｙｓ１が生成されている。これに対し、図８のリセット回路１０６のヒステリシスコンパレータ１８は、図６と同じヒステリシス電圧Ｖｈｙｓ１を有する。
【００６３】
＜第７の実施形態＞
図９は、第７の実施形態に係るリセット回路の構成の一例を示す図である。第７の実施形態において、上述の実施形態と同様の構成及び効果については、上述の説明を援用することで省略する。
【００６４】
リセット回路１０７は、コンパレータの入力が反転している点で、図２のリセット回路１０１と異なる。リセット回路１０７は、コンパレータ７１と、インバータ７２とを有する比較回路５７を備える。コンパレータ７１は、電圧Ｖ３が入力される非反転入力部と、閾値電圧Ｖｔｈ１が入力される反転入力部とを有する。インバータ７２は、コンパレータ７１の出力が入力される。インバータ７２から、出力信号Ｖ４が出力される。
【００６５】
以上、リセット回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００６６】
例えば、本発明は、キャパシタ３１の電圧Ｖ３を漸増させることにより電圧Ｖ３が第１の閾値に到達すると、出力信号Ｖ４のレベルを反転させる形態に限られない。本発明は、キャパシタ３１の電圧Ｖ３を漸減させることにより電圧Ｖ３が第１の閾値に到達すると、出力信号Ｖ４のレベルを反転させる形態に適用可能である。
【００６７】
同様に、本発明は、キャパシタ３２の電圧Ｖ５を漸増させることにより電圧Ｖ５が第２の閾値に到達すると、リセット信号Ｖ９のレベルを反転させる形態に限られない。本発明は、キャパシタ３２の電圧Ｖ５を漸減させることにより電圧Ｖ５が第２の閾値に到達すると、リセット信号Ｖ９のレベルを反転させる形態に適用可能である。
【００６８】
また、リセット信号Ｖ９を出力端子ＯＵＴから出力する内部回路は、オープンドレイン出力形式に限られず、ＣＭＯＳ出力形式でもよい。
【符号の説明】
【００６９】
１  電池駆動機器
７，７Ａ，７Ｂ  操作スイッチ
８  リセット回路
１０  コンパレータ
３１  キャパシタ（第１のキャパシタの一例）
３２  キャパシタ（第２のキャパシタの一例）
４２  トランジスタ（スイッチ素子の一例）
５１，５３，５４  操作検出回路
５２  リセット信号生成回路（第３の内部回路の一例）
５５，５７  比較回路（第１の内部回路の一例）
５６  電圧制御回路（第２の内部回路の一例）
１０１〜１０７  リセット回路
ＶＤＤ  電源端子
ＳＷ  スイッチ端子
ＶＳ  キャパシタ接続端子（第１の外部端子の一例）
ＧＮＤ  グランド端子
ＣＤ  キャパシタ接続端子（第２の外部端子の一例）
ＯＵＴ  出力端子（第３の外部端子の一例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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