(57)【要約】【課題】  通信性能を向上できるデータ処理装置及びデータ処理方法を提供する。【解決手段】  データ処理装置は、データが書き込まれた順に読み出されるバッファと、書き込みクロック信号に従いバッファにデータを書き込む書き込み回路と、読み出しクロック信号に従いバッファからデータを読み出す読み出し回路と、書き込みクロック信号と読み出しクロック信号の位相差に基づき読み出しクロック信号の位相同期処理を行い、位相差が所定の範囲内になったとき、通知信号を出力するＰＬＬ回路と、通知信号に基づき書き込み回路の書き込み開始のタイミングを制御する書き込み制御回路と、書き込み回路がデータを書き込んだアドレスと基準アドレスを比較し、比較結果に基づき読み出し回路の読み出し開始のタイミングを制御する読み出し制御回路と、通知信号が出力されたときの位相差に応じた補正値により基準アドレスを補正する補正回路とを有する。【選択図】図１４
2018007119.tif 000002
【特許請求の範囲】
【請求項１】
データが書き込まれた順に読み出されるバッファと、
書き込みクロック信号に従い前記バッファにデータを書き込む書き込み回路と、
読み出しクロック信号に従い前記バッファからデータを読み出す読み出し回路と、
前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、前記位相差が所定の範囲内になったとき、通知信号を出力するＰＬＬ回路と、
前記通知信号に基づき前記書き込み回路の書き込み開始のタイミングを制御する書き込み制御回路と、
前記書き込み回路がデータを書き込んだアドレスと基準アドレスを比較し、該比較結果に基づき前記読み出し回路の読み出し開始のタイミングを制御する読み出し制御回路と、
前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する補正回路と
を有することを特徴とするデータ処理装置。
【請求項２】
前記補正回路は、前記位相差と前記補正値が互いに対応付けられて登録されたテーブルを有し、前記通知信号が出力されたときの前記位相差に応じた前記補正値を前記テーブルから取得することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記書き込み回路は、フレーム信号に含まれる信号データから前記バッファへの書き込み対象のデータを抽出することを特徴とする請求項１または２に記載のデータ処理装置。
【請求項４】
前記補正回路による補正前の前記基準アドレスは、前記バッファのアドレス空間における記憶容量の半分の位置に対応するアドレスであることを特徴とする請求項１乃至３の何れかに記載のデータ処理装置。
【請求項５】
書き込みクロック信号に従いバッファにデータを書き込み、読み出しクロック信号に従い前記バッファからデータを書き込んだ順に読み出すデータ処理方法において、
前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、
前記位相差が所定の範囲内になったとき、通知信号を出力し、
前記通知信号に基づき前記バッファへのデータの書き込み開始のタイミングを制御し、
データを書き込んだ前記バッファのアドレスと基準アドレスを比較し、
該比較結果に基づき前記バッファからのデータの読み出し開始のタイミングを制御し、
前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する
ことを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、データ処理装置及びデータ処理方法に関する。
【背景技術】
【０００２】
通信の需要の増加に伴って、例えばＯＴＮ（Optical Transport Network）の技術による伝送方式が普及している。ＯＴＮは、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector）勧告Ｇ．７０９／Ｙ．１３３１に規定されている。
【０００３】
ＯＴＮによると、ＯＴＮフレームにイーサネット（登録商標、以下同様）フレーム、ＳＯＮＥＴ（Synchronous Optical NETwork）フレーム、及びＳＤＨ（Synchronous Digital Hierarchy）フレームなどのクライアント信号を収容して高速伝送することができる。ＯＴＮの伝送システムにおいて、送信側の伝送装置は、ＯＴＮフレームの伝送レートでＯＴＮフレームのクライアント信号をＯＴＮフレームに収容するマッピング処理を行い、受信側の伝送装置は、クライアント信号の伝送レートでＯＴＮフレームからクライアント信号を分離するデマッピング処理を行う。
【０００４】
ＯＴＮフレームには、クライアント信号の信号データだけでなくＯＴＮフレームとクライアント信号の間の伝送レートの差分を調整するためのスタッフデータ（Stuff Data）が含まれている。このため、例えば受信側の伝送装置は、デマッピング処理において、スタッフデータを除いたＯＴＮフレームのデータを、ＯＴＮフレームの伝送レートに応じた書き込みクロック信号に従いＦＩＦＯ（First-In First-Out）バッファにいったん書き込む。受信側の伝送装置は、ＰＬＬ（Phase Locked Loop）回路により、書き込みクロック信号からクライアント信号の伝送レートに応じた読み出しクロック信号を生成し、その読み出しクロック信号に従いＦＩＦＯバッファからデータを読み出す。
【０００５】
これにより、受信側の伝送装置は、ＯＴＮフレームとクライアント信号の間においてデータレートを変換する。例えば特許文献１，２には、ＦＩＦＯバッファを用いたデータ処理に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１−６１１３９号公報
【特許文献２】特開２００７−３３６０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
伝送装置の起動時またはリセット時、ＦＩＦＯバッファへのデータ書き込み及びＦＩＦＯバッファからのデータ読み出しは、ＰＬＬ回路が読み出しクロック信号の位相同期を確立したことを契機として開始される。ＦＩＦＯバッファへのデータ書き込みが開始された後、ＦＩＦＯバッファに書き込まれたデータ量が例えばＦＩＦＯバッファの記憶容量の半分に達したとき、ＦＩＦＯバッファからのデータ読み出しが開始される。
【０００８】
これにより、ＦＩＦＯバッファのアドレス空間における書き込み対象アドレスと読み出し対象アドレスの間隔を最大限に離すことができるため、ＦＩＦＯバッファのオーバーフローやアンダーフローの発生が効果的に防止される。なお、この動作は、例えば「ＦＩＦＯセンタリング」と呼ばれる。
【０００９】
読み出しクロック信号は、位相同期の確立後、ＰＬＬ回路の低速な応答特性により位相変動して最終的に収束し、ＦＩＦＯバッファ内のデータ量は、読み出しクロック信号の位相変動に従い変動する。例えば、読み出しクロック信号の位相の遅延量が増加するとデータ量が増加し、読み出しクロック信号の位相の遅延量が減少するとデータ量が減少する。
【００１０】
このため、位相同期の確立時における書き込みクロック信号と読み出しクロック信号の位相差が、読み出しクロック信号の位相変動の収束時の値からずれている場合にＦＩＦＯセンタリングが行われると、その位相変動が収束したとき、ＦＩＦＯバッファ内のデータ量がＦＩＦＯバッファの記憶容量の半分の量からずれてしまう。この場合、ＦＩＦＯバッファにおいてオーバーフローやアンダーフローに対し有効なマージンを確保することができない。
【００１１】
これに対し、例えばＦＩＦＯバッファの記憶容量を増加させれば、オーバーフローやアンダーフローに対する有効なマージンを確保することができる。しかし、この場合、装置コストが増加するだけでなく、データがＦＩＦＯバッファに書き込まれてから読み出されるまでの所要時間が増加するため、通信の遅延時間（レイテンシ）が増加して通信性能が低下するという問題がある。
【００１２】
そこで本件は上記の課題に鑑みてなされたものであり、通信性能を向上できるデータ処理装置及びデータ処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本明細書に記載のデータ処理装置は、データが書き込まれた順に読み出されるバッファと、書き込みクロック信号に従い前記バッファにデータを書き込む書き込み回路と、読み出しクロック信号に従い前記バッファからデータを読み出す読み出し回路と、前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、前記位相差が所定の範囲内になったとき、通知信号を出力するＰＬＬ回路と、前記通知信号に基づき前記書き込み回路の書き込み開始のタイミングを制御する書き込み制御回路と、前記書き込み回路がデータを書き込んだアドレスと基準アドレスを比較し、該比較結果に基づき前記読み出し回路の読み出し開始のタイミングを制御する読み出し制御回路と、前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する補正回路とを有する。
【００１４】
本明細書に記載のデータ処理方法は、書き込みクロック信号に従いバッファにデータを書き込み、読み出しクロック信号に従い前記バッファからデータを書き込んだ順に読み出すデータ処理方法において、前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、前記位相差が所定の範囲内になったとき、通知信号を出力し、前記通知信号に基づき前記バッファへのデータの書き込み開始のタイミングを制御し、データを書き込んだ前記バッファのアドレスと基準アドレスを比較し、該比較結果に基づき前記バッファからのデータの読み出し開始のタイミングを制御し、前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する方法である。
【発明の効果】
【００１５】
通信性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】伝送システムの一例を示す構成図である。
【図２】比較例のデータレート変換回路を示す構成図である。
【図３】データレート変換回路のタイムチャートである。
【図４】比較例のＰＬＬ回路を示す構成図である。
【図５】ＦＩＦＯバッファ内のデータ量の変化の一例を示す図である。
【図６】比較例のＰＬＬ回路における位相差の変化とＦＩＦＯバッファ内のデータ量の関係の一例を示す図である。
【図７】読み出しクロック信号の位相変動の一例を示す図である。
【図８】ＦＩＦＯバッファ内のデータ量の変動位置に応じたオーバーフロー及びアンダーフローに対するマージンの一例を示す図である。
【図９】実施例のデータレート変換回路を示す構成図である。
【図１０】実施例のＰＬＬ回路を示す構成図である。
【図１１】アドレス補正回路の一例を示す構成図である。
【図１２】データレート変換回路の動作の一例を示すフローチャートである。
【図１３】データレート変換回路の動作の一例を示すタイムチャートである。
【図１４】実施例のＰＬＬ回路における位相差の変化とＦＩＦＯバッファ内のデータ量の関係の一例を示す図である。
【発明を実施するための形態】
【００１７】
図１は、伝送システムの一例を示す構成図である。伝送システムは、一例としてＯＴＮの技術に基づく伝送方式を用いる。伝送システムは、伝送路Ｆを介して接続された送信側の伝送装置９ａと受信側の伝送装置９ｂを有する。
【００１８】
送信側の伝送装置９ａは、マッピング処理部９０と、送信器９１を有する。マッピング処理部９０は、他装置から入力された複数のクライアント信号を、フレーム信号の一例であるＯＴＮフレームに収容する。すなわち、マッピング処理部９０は、ＯＴＮフレームのマッピング処理を行う。マッピング処理は、伝送路Ｆ上におけるＯＴＮフレームの伝送レートで行われる。クライアント信号としては、イーサネットフレーム、ＳＤＨフレーム、及びＳＯＮＥＴフレームなどが挙げられるが、これに限定されない。
【００１９】
送信器９１は、例えば変調器やレーザーダイオードなどを含み、クライアント信号を収容したＯＴＮフレームを変調処理し、電気―光変換して伝送路Ｆに送信する。伝送路Ｆは、例えば光ファイバであり、受信側の伝送装置９ｂに接続されている。
【００２０】
受信側の伝送装置９ｂは、受信器９２と、デマッピング処理部９３とを有する。受信器９２は、例えば復調器やフォトダイオードなどを含み、ＯＴＮフレームを受信して光―電気変換し、復調処理する。デマッピング処理部９３は、復調処理されたＯＴＮフレームから複数のクライアント信号を分離して他装置に出力する。すなわち、デマッピング処理部９３は、ＯＴＮフレームのデマッピング処理を行う。なお、マッピング処理部９０及びデマッピング処理部９３は、集積回路などのハードウェア、またはハードウェアにソフトウェアによる制御処理を行うプロセッサを加えたものにより構成される。
【００２１】
デマッピング処理部９３は、送信側の伝送装置９ａに入力時のクライアント信号の伝送レートでＯＴＮフレームから各クライアント信号を取り出す。このため、デマッピング処理部９３は、ＯＴＮフレームの信号データのデータレートを変換するデータレート変換回路９３ａを有する。データレート変換回路９３ａは、実施例の信号処理方法を実行する信号処理装置の一例であり、データレートをＯＴＮフレームの伝送レートから各クライアント信号の伝送レートに変換する。
【００２２】
図２は、比較例のデータレート変換回路９３ａを示す構成図である。データレート変換回路９３ａは、ＦＩＦＯバッファ１０と、書き込みブロック１１と、読み出しブロック１２と、書き込みリセット回路１３と、読み出しリセット回路１４ａと、ＰＬＬ回路１５ａと、ＡＮＤゲート１６とを有する。
【００２３】
書き込み回路１１０及び書き込みアドレス生成回路１１１を含む。書き込み回路１１０は、書き込みクロック信号ＣＬＫｗに従いＯＴＮフレームの信号データＤＴｗをＦＩＦＯバッファ１０に書き込む。ＦＩＦＯバッファ１０は、バッファの一例であり、データが書き込まれた順に読み出される。書き込みアドレス生成回路１１１は、書き込み回路１１０の書き込み対象となるＦＩＦＯバッファ１０内のアドレス（以下、「書き込みアドレス」と表記）ＡＤｗを、書き込みクロック信号ＣＬＫｗに従い生成する。
【００２４】
読み出しブロック１２は、読み出し回路１２０及び読み出しアドレス生成回路１２１を含む。読み出し回路１２０は、読み出しクロック信号ＣＬＫｒに従いＦＩＦＯバッファ１０から信号データＤＴｒを読み出す。読み出しアドレス生成回路１２１は、ＦＩＦＯバッファ１０から信号データＤＴｒを読み出す対象のアドレス（以下、「読み出しアドレス」）ＡＤｒを、読み出しクロック信号ＣＬＫｒに従い生成する。
【００２５】
ＯＴＮフレームには、クライアント信号の信号データだけでなく、ＯＴＮフレームとクライアント信号の間の伝送レートの差分を調整するためのスタッフデータが含まれている。このため、書き込み回路１１０は、ＯＴＮフレームのデータのうち、スタッフデータを除いた信号データをＦＩＦＯバッファ１０に書き込む。より具体的には、書き込み回路１１０は、書き込みクロック信号ＣＬＫｗに従い、ＯＴＮフレームの信号データＤＴｗからスタッフデータを間引きする。
【００２６】
書き込みクロック信号ＣＬＫｗは、入力クロック信号ＣＬＫｓ及びイネーブル信号ＥＮＢからＡＮＤゲート１６により生成される。入力クロック信号ＣＬＫｓは、ＯＴＮフレームの信号データＤＴｗに同期しており、データレート変換回路の前段においてＯＴＮフレームから抽出される。また、イネーブル信号ＥＮＢは、データレート変換回路の前段においてＯＴＮフレームのフレーム同期処理に基づき生成される。イネーブル信号ＥＮＢの電圧レベルは、信号データＤＴｗのうち、スタッフデータの区間ではローレベルを示し、その他の信号データの区間ではハイレベルを示す。
【００２７】
ＡＮＤゲート１６は、入力クロック信号ＣＬＫｓ及びイネーブル信号ＥＮＢの論理積を演算して、その演算結果として書き込みクロック信号ＣＬＫｗを出力する。このため、書き込みクロック信号ＣＬＫｗは、入力クロック信号ＣＬＫｓのパルスからスタッフデータに対応するパルス部分を除いた歯抜け状のパルス信号となる。この歯抜け状の区間はＯＴＮフレームとクライアント信号の伝送レートの差に相当する。
【００２８】
このため、書き込み回路１１０は、書き込みクロック信号ＣＬＫｗに従い信号データＤＴｗからスタッフデータを除いた信号データを抽出してＦＩＦＯバッファ１０に書き込むことができる。これにより、ＯＴＮフレームの信号データＤＴｗのうち、クライアント信号の信号データだけをＦＩＦＯバッファ１０に書き込まれる。書き込みクロック信号ＣＬＫｗは、書き込み回路１１０、書き込みアドレス生成回路１１１、及びＰＬＬ回路１５ａに出力される。
【００２９】
ＰＬＬ回路１５ａは、書き込みクロック信号ＣＬＫｗから位相同期処理を行うことにより読み出しクロック信号ＣＬＫｒを生成する。ＰＬＬ回路１５ａは、書き込みクロック信号ＣＬＫｗの歯抜け状のパルスを時間的に平滑化することにより一定周期の読み出しクロック信号ＣＬＫｒを生成する。読み出しクロック信号ＣＬＫｒは、読み出し回路１２０及び読み出しアドレス生成回路１２１に出力される。
【００３０】
図３はデータレート変換回路のタイムチャートである。上述したように、書き込みクロック信号ＣＬＫｗは、入力クロック信号ＣＬＫｓとイネーブル信号ＥＮＢの論理積であるため、信号データＤＴｗのうち、スタッフデータの区間に対応する入力クロック信号ＣＬＫｓのパルス（点線の丸を参照）が抜けた歯抜け状のパルス信号となる。このため、スタッフデータを除いた信号データＤＴｗがＦＩＦＯバッファ１０に書き込まれる。
【００３１】
ＦＩＦＯバッファ１０に書き込まれた信号データＤＴｗは、信号データＤＴｒとしてクロック信号ＣＬＫｒに従い読み出される。読み出しクロック信号ＣＬＫｒは、送信側の伝送装置９ａに入力されたときのクライアント信号の伝送レートである。このように、データレート変換回路９３ａは、ＯＴＮフレームの信号データＤＴｗをいったんＦＩＦＯバッファ１０に書き込むことによりデータレートを変換する。
【００３２】
再び図２を参照すると、ＰＬＬ回路１５ａは、装置リセット信号ＲＳＴｓに従い動作を開始する。ＰＬＬ回路１５ａは、書き込みクロック信号ＣＬＫｗに対する読み出しクロック信号ＣＬＫｒの位相同期処理を行い、その位相同期の確立を検出すると、同期検出信号ＬＯＣＫを出力する。より具体的には、ＰＬＬ回路１５ａは、書き込みクロック信号ＣＬＫｗに対する読み出しクロック信号ＣＬＫｒの位相差が所定の範囲内になったとき、同期検出信号ＬＯＣＫを出力する。なお、同期検出信号ＬＯＣＫは、位相同期の確立を通知する通知信号の一例である。
【００３３】
図４は、比較例のＰＬＬ回路１５ａを示す構成図である。ＰＬＬ回路１５ａは、位相比較器１５０と、ループフィルタ１５１と、デジタル制御発振器（DCO: Digital Controlled Oscillator）１５２と、分周回路１５３と、タイマ回路１５４と、同期検出回路１５５ａとを有する。
【００３４】
ＰＬＬ回路１５ａは、フィードバック制御によりＤＣＯ１５２から、書き込みクロック信号ＣＬＫｗに位相同期した読み出しクロック信号ＣＬＫｒを出力する。分周回路１５３は、読み出しクロック信号ＣＬＫｒを分周する。分周された読み出しクロック信号ＣＬＫｒは、位相比較器１５０に入力される。
【００３５】
位相比較器１５０は、書き込みクロック信号ＣＬＫｗと、ＤＣＯ１５２から出力された読み出しクロック信号ＣＬＫｒとの位相差Ｅｐを検出する。より具体的には、位相比較器１５０は、書き込みクロック信号ＣＬＫｗと、分周回路１５３により分周された読み出しクロック信号ＣＬＫｒの位相差Ｅｐを検出する。位相比較器１５０は、位相差Ｅｐを示す差分信号をループフィルタ１５１及び同期検出回路１５５ａに出力する。
【００３６】
ループフィルタ１５１は、位相比較器１５０から入力された差分信号をフィルタリングすることにより制御信号Ｖを生成する。ループフィルタ１５１としては、例えばＩＩＲ（Infinite Impulse Response）フィルタが挙げられるが、これに限定されず、他のデジタルフィルタであってもよい。生成された制御信号Ｖは、ＤＣＯ１５２に入力される。
【００３７】
ＤＣＯ１５２は、ループフィルタ１５１から入力された制御信号Ｖの電圧に応じた周波数の読み出しクロック信号ＣＬＫｒを出力する。すなわち、ＤＣＯ１５２は、制御信号Ｖに基づき読み出しクロック信号ＣＬＫｒの周波数を制御する。
【００３８】
また、読み出しクロック信号ＣＬＫｒは、分周回路１５３を介して位相比較器１５０にフィードバックされる。分周回路１５３は、読み出しクロック信号ＣＬＫｒを分周して位相比較器１５０に出力する。なお、分周回路１５３は、例えばカウンタ回路により分周を行う。
【００３９】
タイマ回路１５４は、装置リセット信号ＲＳＴｓの入力を契機として計時を開始する。より具体的には、タイマ回路１５４は、装置リセット信号ＲＳＴｓの電圧レベルがローレベルからハイレベルになったとき、タイマをスタートさせる、タイマ回路１５４は、タイマが満了すると、同期検出回路１５５ａに動作指示信号ＳＴを出力する。
【００４０】
同期検出回路１５５ａは、動作指示信号ＳＴに従い位相同期の検出を開始する。より具体的には、同期検出回路１５５ａは、動作指示信号ＳＴの電圧レベルがローレベルからハイレベルになったとき、動作を開始する。
【００４１】
同期検出回路１５５ａは、ＰＬＬ回路１５ａから出力される読み出しクロック信号ＣＬＫｒが安定するまでの過渡状態において、位相比較器１５０により検出された位相差Ｅｐが所定の範囲内になったか否かを判定する。同期検出回路１５５ａは、位相差Ｅｐが所定の範囲内になったとき、書き込みクロック信号ＣＬＫｗに対する読み出しクロック信号ＣＬＫｒの位相同期が確立したとみなし、同期検出信号ＬＯＣＫを出力する。
【００４２】
このように、ＰＬＬ回路１５ａは、位相差Ｅｐに基づき読み出しクロック信号ＣＬＫｒの位相同期処理を行い、位相差Ｅｐが所定の範囲内になったとき、同期検出信号ＬＯＣＫを出力する。同期検出信号ＬＯＣＫは、書き込みリセット回路１３に出力される。このため、ＰＬＬ回路１５ａは、読み出しクロック信号ＣＬＫｒを書き込みクロック信号ＣＬＫｗに対して位相同期させ、以下に述べるように、その位相同期の確立を契機としてＦＩＦＯバッファ１０への書き込み及びＦＩＦＯバッファ１０からの読み出しを開始させることができる。
【００４３】
再び図２を参照すると、書き込みリセット回路１３は、書き込み制御回路の一例であり、同期検出信号ＬＯＣＫに基づき書き込み回路１１０の書き込み開始のタイミングを制御する。より具体的には、書き込みリセット回路１３は、同期検出信号ＬＯＣＫが入力されると、書き込みブロック１１に出力する書き込みリセット信号ＲＳＴｗの電圧レベルをローレベルからハイレベルにすることにより書き込みブロック１１のリセット状態を解除する。
【００４４】
書き込みブロック１１のリセット状態が解除されると、書き込み回路１１０は、書き込みクロック信号ＣＬＫｗに従いＦＩＦＯバッファ１０に信号データＤＴｗの書き込みを開始する。このため、書き込み回路１１０は、読み出しクロック信号ＣＬＫｒの位相同期が確立した後でＦＩＦＯバッファ１０への書き込みを開始することができる。書き込み回路１１０は、書き込みクロック信号ＣＬＫｗの立ち上がりで信号データＤＴｗを書き込む。なお、ＦＩＦＯバッファ１０に書き込み済みのデータは、書き込みブロック１１のリセットによりクリアされる。
【００４５】
また、書き込みブロック１１のリセット状態が解除されると、書き込みアドレス生成回路１１１は、書き込みクロック信号ＣＬＫｗに従いＦＩＦＯバッファ１０の書き込みアドレスＡＤｗの生成を開始する。書き込みアドレス生成回路１１１は、書き込みクロック信号ＣＬＫｗの立ち上がりごとに書き込みアドレスＡＤｗを所定の初期値から順に増加させる。なお、書き込みアドレスＡＤｗは、ＦＩＦＯバッファ１０のアドレスの最大値に到達した後、再び初期値に戻る。
【００４６】
読み出しリセット回路１４ａは、書き込みアドレスＡＤｗを監視し、書き込みアドレスＡＤｗが、ＦＩＦＯバッファ１０のアドレス空間における記憶容量の半分の位置に対応するアドレスに達したとき、読み出しブロック１２のリセット状態を解除する。より具体的には、読み出しリセット回路１４ａは、読み出しブロック１２に出力する読み出しリセット信号ＲＳＴｒの電圧レベルをローレベルからハイレベルにする。
【００４７】
これにより、読み出しブロック１２は、ＦＩＦＯバッファ１０に書き込まれたデータ量が容量の半分に達したとき、リセット状態が解除される。読み出しブロック１２のリセット状態が解除されると、読み出し回路１２０は、ＦＩＦＯバッファ１０から信号データＤＴｒの読み出しを開始する。読み出し回路１２０は、読み出しクロック信号ＣＬＫｒの立ち上がりで信号データＤＴｒを読み出す。
【００４８】
また、読み出しブロック１２のリセット状態が解除されると、読み出しアドレス生成回路１２１は、読み出しクロック信号ＣＬＫｒに従い読み出しアドレスＡＤｒの生成を開始する。読み出しアドレス生成回路１２１は、読み出しクロック信号ＣＬＫｒの立ち上がりごとに読み出しアドレスＡＤｒを所定の初期値から順に増加させる。なお、読み出しアドレスＡＤｒは、ＦＩＦＯバッファ１０のアドレスの最大値に到達した後、再び初期値に戻る。
【００４９】
上述したように、伝送装置９ｂの起動時またはリセット時、ＦＩＦＯバッファ１０へのデータ書き込み及びＦＩＦＯバッファ１０からのデータ読み出しは、ＰＬＬ回路１５ａが読み出しクロック信号ＣＬＫｒの位相同期を確立したことを契機として開始される。ＦＩＦＯバッファ１０へのデータ書き込みが開始された後、ＦＩＦＯバッファ１０に書き込まれたデータ量がＦＩＦＯバッファ１０の記憶容量の半分に達したとき、ＦＩＦＯバッファ１０からのデータ読み出しが開始される。
【００５０】
これにより、ＦＩＦＯバッファ１０のアドレス空間における書き込みアドレスＡＤｗと読み出しアドレスＡＤｒの間隔を最大限に離すことができるため、ＦＩＦＯバッファ１０のオーバーフローやアンダーフローが効果的に防止される。
【００５１】
図５はＦＩＦＯバッファ１０内のデータ量の変化の一例を示す図である。本例において、ＦＩＦＯバッファ１０の記憶容量は２５６（単位は任意）とし、これは以降の説明でも同様とする。なお、斜線のハッチングが付された領域は、ＦＩＦＯバッファ１０のメモリ空間のうち、データが格納済みの領域を表す。
【００５２】
符号Ｇ０は、伝送装置９ｂの起動時またはリセット時におけるＦＩＦＯバッファ１０の初期状態を示す。ＦＩＦＯバッファ１０内のデータ（信号データＤＴｗ）は、書き込みリセット信号ＲＳＴｗによりクリアされる。
【００５３】
ＦＩＦＯバッファ１０へのデータ書き込みが開始されると、ＦＩＦＯバッファ１０内のデータ量は、符号Ｇ１〜Ｇ３に示されるように、順次に増加する。符号Ｇ３に示されるように、ＦＩＦＯバッファ１０内のデータ量がＦＩＦＯバッファ１０の記憶容量の半分、つまり１２８（＝２５６÷２）に達したときＦＩＦＯバッファ１０からのデータ読み出しが開始される。
【００５４】
その後、ＦＩＦＯバッファ１０内のデータ量は、入力クロック信号ＣＬＫｓの変動に伴って、符号Ｇ４，Ｇ５に示されるように、ＦＩＦＯバッファ１０の記憶容量の半分の前後で変動する。このとき、変動の中心は記憶容量の半分であるため、ＦＩＦＯバッファ１０のアドレス空間における書き込みアドレスＡＤｗと読み出しアドレスＡＤｒの間隔を最大限に離すことができ、ＦＩＦＯバッファ１０のオーバーフローやアンダーフローの発生が防止される。
【００５５】
しかし、このＦＩＦＯセンタリングの手法では、ＰＬＬ回路１５ａにおける位相同期の確立時の位相差Ｅｐによっては上記の効果が得られないことがある。
【００５６】
図６は、比較例のＰＬＬ回路１５ａにおける位相差Ｅｐの変化とＦＩＦＯバッファ１０内のデータ量の関係の一例を示す図である。図６において、横軸は時間を示し、縦軸は位相差Ｅｐ（ｎｓ）及びＦＩＦＯバッファ１０内のデータ量を示す。
【００５７】
同期検出回路１５５ａは、タイマ回路１５４のタイマが満了した後、位相同期の検出を開始する。同期検出回路１５５ａは、符号Ｐで示されるように、位相差Ｅｐが、例えば−Ｋ≦Ｅｐ≦Ｋ（Ｋ＞０）を満たしたとき（つまり｜Ｅｐ｜≦Ｋを満たしたとき）、同期検出信号ＬＯＣＫを出力する。
【００５８】
読み出しクロック信号ＣＬＫｒは、位相同期の確立後、ＰＬＬ回路１５ａの低速な応答特性により位相変動して最終的に収束し、ＦＩＦＯバッファ１０内のデータ量は、読み出しクロック信号ＣＬＫｒの位相変動に従い変動する。例えば、読み出しクロック信号ＣＬＫｒの位相の遅延量が増加するとデータ量が増加し、読み出しクロック信号ＣＬＫｒの位相の遅延量が減少するとデータ量が減少する。
【００５９】
したがって、同期検出信号ＬＯＣＫの出力時の位相差Ｅｐが読み出しクロック信号ＣＬＫｒの位相変動の収束時の値からずれている場合、符号Ｑで示されるＦＩＦＯセンタリングが行われると、その位相変動が収束したとき、データ量がＦＩＦＯバッファ１０の記憶容量の半分の量からずれてしまう。つまり、ＦＩＦＯセンタリングの時点におけるＦＩＦＯバッファ１０内のデータ量は１２８であっても、読み出しクロック信号ＣＬＫｒの変動が収束した後、ＦＩＦＯバッファ１０内のデータ量は１２８から変動量Δｄだけずれてしまう。
【００６０】
図７は、読み出しクロック信号ＣＬＫｒの位相変動の一例を示す図である。図７において、横軸は時間（ｍｓ）を示し、縦軸は読み出しクロック信号ＣＬＫｒの周波数偏差（ｐｐｍ）を示す。また、符号Ｌは、同期検出回路１５５ａから同期検出信号ＬＯＣＫが出力される変動範囲を示す。
【００６１】
ＰＬＬ回路１５ａに入力される書き込みクロック信号ＣＬＫｗは、上述したように、歯抜け状のパルス信号であるため、読み出しクロック信号ＣＬＫｒの周波数偏差は、範囲Ｌ内に収束した後も、中心値０に維持されずに変動が継続する。このため、同期検出信号ＬＯＣＫを契機としてＦＩＦＯセンタリングを行うと、そのタイミングによってはＦＩＦＯセンタリング時の周波数偏差が中心値０からずれてしまう。
【００６２】
したがって、読み出しクロック信号ＣＬＫｒの変動の収束後のデータ量は、ＦＩＦＯバッファ１０の記憶容量の半分の値からずれてしまう。この場合、ＦＩＦＯバッファ１０のオーバーフローまたはアンダーフローに対するマージンが減少する。
【００６３】
図８は、ＦＩＦＯバッファ１０内のデータ量の変動位置に応じたオーバーフロー及びアンダーフローに対するマージンの一例を示す図である。図８において、矢印はデータ量の変動の範囲の一例である。また、符号Ｍｕはオーバーフローに対するマージンを示し、符号Ｍｄはアンダーフローに対するマージンを示す。なお、斜線のハッチングが付された領域は、ＦＩＦＯバッファのメモリ空間のうち、データが格納済みの領域を表す。
【００６４】
符号Ｇ６は、読み出しクロック信号ＣＬＫｒの変動の収束後のデータ量にずれが生じていない場合を示す。この場合、データ量は、入力クロック信号ＣＬＫｓの変動に伴い、ＦＩＦＯバッファ１０の記憶容量の半分の値（つまり１２８）を中心として変動する。このため、オーバーフロー及びアンダーフローに対して十分なマージンＭｕ，Ｍｄが確保される。
【００６５】
符号Ｇ７は、読み出しクロック信号ＣＬＫｒの変動の収束後のデータ量が、ＦＩＦＯバッファ１０の記憶容量の半分の値を下回っている場合を示す。この場合、データ量は、入力クロック信号ＣＬＫｓの変動に伴い、ＦＩＦＯバッファ１０の記憶容量の半分より少ない値（つまり１２８より小さい値）を中心として変動する。このため、符号Ｇ６の場合と比較すると、オーバーフローに対するマージンＭｕは増加するが、アンダーフローに対するマージンＭｄは減少する。
【００６６】
符号Ｇ８は、読み出しクロック信号ＣＬＫｒの変動の収束後のデータ量が、ＦＩＦＯバッファ１０の記憶容量の半分の値を上回っている場合を示す。この場合、データ量は、入力クロック信号ＣＬＫｓの変動に伴い、ＦＩＦＯバッファ１０の記憶容量の半分より多い値（つまり１２８より大きい値）を中心として変動する。このため、符号Ｇ６の場合と比較すると、アンダーフローに対するマージンＭｄは増加するが、オーバーフローに対するマージンＭｕは減少する。
【００６７】
このように、符号Ｇ７，Ｇ８で示される場合、ＦＩＦＯバッファにおいてオーバーフローやアンダーフローに対し有効なマージンを確保することができない。これに対し、例えばＦＩＦＯバッファ１０の記憶容量を増加させれば、オーバーフローやアンダーフローに対する有効なマージンを確保することができる。しかし、この場合、装置コストが増加するだけでなく、データがＦＩＦＯバッファ１０に書き込まれてから読み出されるまでの所要時間が増加するため、通信の遅延時間（レイテンシ）が増加して通信性能が低下するという問題がある。
【００６８】
そこで、実施例では、位相同期の確立時の位相差Ｅｐに応じてＦＩＦＯセンタリングの対象アドレスを補正することにより、読み出しクロック信号ＣＬＫｒの変動の収束後のデータ量のずれを低減することで、通信性能を向上する。
【００６９】
図９は、実施例のデータレート変換回路９３ａを示す構成図である。図９において、図２と共通する構成については同一の符号を付し、その説明を省略する。
【００７０】
データレート変換回路９３ａは、ＦＩＦＯバッファ１０と、書き込みブロック１１と、読み出しブロック１２と、書き込みリセット回路１３と、読み出しリセット回路１４と、ＰＬＬ回路１５と、ＡＮＤゲート１６と、アドレス補正回路１７とを有する。
【００７１】
ＰＬＬ回路１５は、比較例の場合と同様に、書き込みクロック信号ＣＬＫｗと読み出しクロック信号ＣＬＫｒの位相差Ｅｐに基づき読み出しクロック信号ＣＬＫｒの位相同期処理を行い、その位相差Ｅｐが所定の範囲内になったとき、同期検出信号ＬＯＣＫを出力する。このとき、ＰＬＬ回路１５は、比較例とは異なり、同期検出信号ＬＯＣＫとともに位相差Ｅｐをアドレス補正回路１７に出力する。
【００７２】
図１０は、実施例のＰＬＬ回路１５を示す構成図である。図１０において、図４と共通する構成については同一の符号を付し、その説明を省略する。ＰＬＬ回路１５は、位相比較器１５０と、ループフィルタ１５１と、ＤＣＯ１５２と、分周回路１５３と、タイマ回路１５４と、同期検出回路１５５とを有する。
【００７３】
同期検出回路１５５は、比較例の場合と同様に、同期検出信号ＬＯＣＫを出力する。すなわち、同期検出回路１５５は、動作指示信号ＳＴの電圧レベルがローレベルからハイレベルになったとき、動作を開始する。同期検出回路１５５は、位相差Ｅｐが所定の範囲内になったとき、書き込みクロック信号ＣＬＫｗに対する読み出しクロック信号ＣＬＫｒの位相同期が確立したとみなし、同期検出信号ＬＯＣＫを出力する。
【００７４】
このとき、同期検出回路１５５は、比較例の場合とは異なり、同期検出信号ＬＯＣＫとともに位相差Ｅｐを出力する。
【００７５】
再び図９を参照すると、読み出しリセット回路１４は、読み出し制御回路の一例であり、書き込みアドレスＡＤｗと基準アドレスＡＤｓを比較し、その比較結果に基づき読み出し回路１２０の読み出し開始のタイミングを制御する。より具体的には、読み出しリセット回路１４は、書き込みアドレス生成回路１１１から出力される書き込みアドレスＡＤｗが基準アドレスＡＤｓに達したとき、読み出しリセット信号ＲＳＴｒの電圧レベルをローレベルからハイレベルにすることにより読み出しブロック１２のリセット状態を解除する。これにより、読み出しアドレスＡＤｒは、基準アドレスＡＤｓに応じて書き込みアドレスＡＤｗから離される。
【００７６】
アドレス補正回路１７は、補正回路の一例であり、同期検出信号ＬＯＣＫが出力されたときの位相差Ｅｐに応じた補正値ΔＡＤにより基準アドレスＡＤｓを補正する。ここで、基準アドレスＡＤｓは、ＦＩＦＯセンタリングの対象アドレスである。
【００７７】
より具体的には、アドレス補正回路１７は、ＰＬＬ回路１５から入力された位相差Ｅｐに基づき、読み出しクロック信号ＣＬＫｒの収束時のＦＩＦＯバッファ１０内のデータ量のずれΔｄ（図６参照）が減少するように補正値ΔＡＤを生成して読み出しリセット回路１４に出力する。読み出しリセット回路１４は、入力された補正値ΔＡＤを基準アドレスＡＤｓに加算する。
【００７８】
アドレス補正回路１７は、同期検出信号ＬＯＣＫの出力時の位相差Ｅｐからデータ量のずれΔｄを見込んだ補正値ΔＡＤにより基準アドレスＡＤｓを補正する。このため、読み出しクロック信号ＣＬＫｒの収束時のＦＩＦＯバッファ１０内のデータ量は、補正値ΔＡＤに対応するデータ量の差分（つまりΔｄ）だけずれることにより所望の値となる。
【００７９】
補正前の基準アドレスＡＤｓ、つまり基準アドレスＡＤｓの初期値は、例えば上記の比較例のように、ＦＩＦＯバッファ１０のアドレス空間における記憶容量の半分の位置に対応するアドレスとすることができる。この場合、補正値ΔＡＤによる補正によって読み出しクロック信号ＣＬＫｒの収束時のＦＩＦＯバッファ１０内のデータ量をＦＩＦＯバッファ１０の記憶容量の半分の値とすることができる。
【００８０】
したがって、上述したように、ＦＩＦＯバッファ１０のアドレス空間における書き込みアドレスＡＤｗと読み出しアドレスＡＤｒの間隔が最大限に離されるため、ＦＩＦＯバッファ１０のオーバーフローやアンダーフローが効果的に防止される。
【００８１】
図１１はアドレス補正回路１７の一例を示す構成図である。アドレス補正回路１７は、補正値生成回路１７０及び補正値テーブル１７１を有する。補正値テーブル１７１は、例えばメモリのような記憶手段により記憶され、位相差Ｅｐ（ｎｓ）と補正値ΔＡＤが互いに対応付けられて登録されている。
【００８２】
補正値生成回路１７０は、ＰＬＬ回路１５から入力された位相差Ｅｐに応じた補正値ΔＡＤを補正値テーブル１７１から取得する。より具体的には、補正値生成回路１７０は、位相差Ｅｐに対応する補正値ΔＡＤを補正値テーブル１７１から検索する。なお、補正値テーブル１７１はテーブルの一例であり、その登録内容はシミュレーションまたは実験などの結果から得ることができる。
【００８３】
位相差Ｅｐ＜０の場合、つまり書き込みクロック信号ＣＬＫｗの位相が読み出しクロック信号ＣＬＫｒの位相より遅れている場合、補正値ΔＡＤは負の値となる。このため、基準アドレスＡＤｓはその初期値ＡＤｉより小さくなり（ＡＤｓ＝ＡＤｉ＋ΔＡＤ＜ＡＤｉ）、ＦＩＦＯセンタリング時のＦＩＦＯバッファ１０内のデータ量が目標値（例えば記憶容量の半分の値）より少なくなる。したがって、読み出しクロック信号ＣＬＫｒの収束後、ＦＩＦＯバッファ１０内のデータ量が増加方向にずれることにより、ＦＩＦＯバッファ１０内のデータ量は目標値となる。
【００８４】
一方、位相差Ｅｐ＞０の場合、つまり読み出しクロック信号ＣＬＫｒの位相が書き込みクロック信号ＣＬＫｗの位相より遅れている場合、補正値ΔＡＤは正の値となる。このため、基準アドレスＡＤｓはその初期値ＡＤｉより大きくなり（ＡＤｓ＝ＡＤｉ＋ΔＡＤ＞ＡＤｉ）、ＦＩＦＯセンタリング時のＦＩＦＯバッファ１０内のデータ量が目標値より多くなる。したがって、読み出しクロック信号ＣＬＫｒの収束後、ＦＩＦＯバッファ１０内のデータ量が減少方向にずれることにより、ＦＩＦＯバッファ１０内のデータ量は目標値となる。
【００８５】
このように、アドレス補正回路１７は、位相差Ｅｐに応じた補正値ΔＡＤを補正値テーブル１７１から取得するため、容易に補正値ΔＡＤを取得することができる。なお、アドレス補正回路１７は、補正値テーブル１７１の検索に限定されず、例えば演算回路による演算処理により補正値ΔＡＤを生成してもよい。
【００８６】
図１２は、データレート変換回路９３ａの動作の一例を示すフローチャートである。本動作は、装置リセット信号ＲＳＴｓによりリセット状態が解除された後に実行される。
【００８７】
タイマ回路１５４は、装置リセット信号ＲＳＴｓの電圧レベルがローレベルからハイレベルになると、タイマをスタートさせる（ステップＳｔ１）。次に、タイマ回路１５４は、タイマが満了したか否かを判定する（ステップＳｔ２）。タイマ回路１５４は、タイマが満了していない場合（ステップＳｔ２のＮｏ）、再びステップＳｔ２の処理を実行する。なお、タイマの満了値は、例えば１０（ｍｓ）としてもよい。
【００８８】
同期検出回路１５５は、タイマが満了した場合（ステップＳｔ２のＹｅｓ）、位相差Ｅｐの大きさ（絶対値）が所定値Ｋ以下であるか否かを判定する（ステップＳｔ３）。つまり、同期検出回路１５５は、位相差Ｅｐが所定の範囲内になったことを検出することにより位相同期の確立を判定する。同期検出回路１５５は、位相差Ｅｐの大きさが所定値Ｋより大きい場合（ステップＳｔ３のＮｏ）、再びステップＳｔ３の処理を実行する。
【００８９】
同期検出回路１５５は、位相差Ｅｐの大きさが所定値Ｋ以下である場合（ステップＳｔ３のＹｅｓ）、位相同期の確立を判定して同期検出信号ＬＯＣＫ及び位相差Ｅｐを出力する（ステップＳｔ４）。このとき、位相差Ｅｐは、同期検出信号ＬＯＣＫの出力時、つまり位相同期の確立の判定時の値である。これにより、ＰＬＬ回路１５は、位相差Ｅｐに基づき読み出しクロック信号ＣＬＫｒの位相同期処理を行い、位相差Ｅｐが所定の範囲内になったとき、同期検出信号ＬＯＣＫを出力する。
【００９０】
次に、アドレス補正回路１７は、位相差Ｅｐに基づき補正値ΔＡＤを生成して読み出しリセット回路１４に出力する（ステップＳｔ５）。つまり、アドレス補正回路１７は、位相差Ｅｐを補正値ΔＡＤに変換する。このとき、読み出しリセット回路１４は、補正値ΔＡＤにより基準アドレスＡＤｓを補正する。これにより、基準アドレスＡＤｓは、その初期値ＡＤｉと補正値ΔＡＤの和となる。このようにして、アドレス補正回路１７は、同期検出信号ＬＯＣＫが出力されたときの位相差Ｅｐに応じた補正値ΔＡＤにより基準アドレスＡＤｓを補正する。
【００９１】
また、書き込みリセット回路１３は、同期検出信号ＬＯＣＫの入力により書き込みブロック１１のリセット状態を解除する（ステップＳｔ６）。リセット状態の解除タイミングは、同期検出信号ＬＯＣＫの入力と同時でもよいし、同期検出信号ＬＯＣＫの入力から所定時間だけ遅延した時刻でもよい。これにより、書き込みリセット回路１３は、同期検出信号ＬＯＣＫに基づきＦＩＦＯバッファ１０への信号データＤＴｗの書き込み開始のタイミングを制御する。
【００９２】
次に、書き込み回路１１０は、書き込みクロック信号ＣＬＫｗに従いＦＩＦＯバッファ１０に信号データＤＴｗを書き込む（ステップＳｔ７）。より具体的には、書き込み回路１１０は、書き込みアドレス生成回路１１１により生成された書き込みアドレスＡＤｗに所定量の信号データＤＴｗを書き込む。なお、上述したようにスタッフデータは、書き込み対象の信号データＤＴｗから除外される。
【００９３】
次に、読み出しリセット回路１４は、読み出しブロック（ＢＬＫ）１２のリセット（ＲＳＴ）状態が解除済みであるか否かを判定する（ステップＳｔ８）。リセット状態が解除済みである場合（ステップＳｔ８のＹｅｓ）、後述するステップＳｔ１１の処理が実行される。
【００９４】
また、読み出しリセット回路１４は、リセット状態が解除済みではない場合（ステップＳｔ８のＮｏ）、信号データＤＴｗが書き込まれた書き込みアドレスＡＤｗと基準アドレスＡＤｓを比較する（ステップＳｔ９）。このとき、基準アドレスＡＤｓは、補正値ΔＡＤにより補正されているため、その初期値ＡＤｉに補正値ΔＡＤを加えたものとなる。
【００９５】
ＡＤｗ≧ＡＤｓ＝ＡＤｉ＋ΔＡＤ   ・・・（１）
【００９６】
より具体的には、読み出しリセット回路１４は上記の式（１）の成否を判定する。ここで、初期値ＡＤｉは、ＦＩＦＯバッファ１０のアドレス空間における記憶容量の半分の位置に対応するアドレスであってもよい。また、補正値ΔＡＤは、アドレス補正回路１７により位相差Ｅｐに基づき決定される。
【００９７】
式（１）が成立しない場合（ステップＳｔ９のＮｏ）、書き込み回路１１０は、ＦＩＦＯバッファ１０に信号データＤＴｗを書き込む（ステップＳｔ７）。このため、読み出しブロック１２のリセット状態が解除されるまで、ＦＩＦＯバッファ１０への書き込みだけが継続して実行される。
【００９８】
また、式（１）が成立する場合（ステップＳｔ９のＹｅｓ）、読み出しリセット回路１４は、読み出しブロック１２のリセット状態を解除する（ステップＳｔ１０）。より具体的には、読み出しリセット回路１４は、読み出しリセット信号ＲＳＴｒの電圧レベルをローレベルからハイレベルにする。このように、読み出しリセット回路１４は、書き込みアドレスＡＤｗと基準アドレスＡＤｓの比較結果に基づきＦＩＦＯバッファ１０からの信号データＤＴｒの読み出し開始のタイミングを制御する。
【００９９】
次に、読み出し回路１２０は、読み出しクロック信号ＣＬＫｒに従いＦＩＦＯバッファ１０から信号データＤＴｒを読み出す（ステップＳｔ１１）。より具体的には、読み出し回路１２０は、読み出しアドレス生成回路１２１により生成された読み出しアドレスＡＤｒから信号データＤＴｒを読み出す。なお、読み出された信号データＤＴｒは、デマッピング処理部９３内の後段の処理部へ出力される。
【０１００】
その後、伝送装置９ｂのエラー、装置リセット、または再起動の発生により処理が終了する場合（ステップＳｔ１２のＹｅｓ）、データレート変換回路９３ａは動作を終了し、そうでない場合（ステップＳｔ１２のＮｏ）、再びステップＳｔ７の処理が実行される。このようにして、データレート変換回路９３ａは動作する。
【０１０１】
図１３は、データレート変換回路９３ａの動作の一例を示すタイムチャートである。本例において、ＦＩＦＯバッファ１０のアドレス空間は２５６段の記憶領域から構成されており、書き込みアドレスＡＤｗ及び読み出しアドレスＡＤｒの範囲は０〜２５５であると仮定する。また、基準アドレスＡＤｓの初期値ＡＤｉは、その範囲の中心の１２８とし、補正値ΔＡＤは−１０であると仮定する。すなわち、基準アドレスＡＤｓは１１８（＝１２８−１０）であるとする。
【０１０２】
時刻ｔ０において、装置リセット信号ＲＳＴｓの電圧レベルはローレベルからハイレベルになる。これにより、ＰＬＬ回路１５において、タイマ回路１５４がタイマをスタートさせる。時刻ｔ１において、タイマ回路１５４は、タイマの満了により動作指示信号ＳＴを出力する。このとき、動作指示信号ＳＴの電圧レベルはローレベルからハイレベルになる。これにより、同期検出回路１５５は位相同期の検出を開始する。
【０１０３】
時刻ｔ２において、同期検出回路１５５は、位相同期の確立を判定して同期検出信号ＬＯＣＫを出力する。このとき、同期検出信号ＬＯＣＫの電圧レベルはローレベルからハイレベルになる。また、同期検出信号ＬＯＣＫの出力とともに、書き込みリセット信号ＲＳＴｗが出力され、書き込みブロック１１のリセット状態が解除される。
【０１０４】
これにより、書き込み回路１１０及び書き込みアドレス生成回路１１１は動作を開始する。書き込みアドレスＡＤｗは、書き込みクロック信号ＣＬＫｗに従い０から順に増加する。また、ＦＩＦＯバッファ１０内のデータ量は、書き込みクロック信号ＣＬＫｗに従い１から順に増加する。
【０１０５】
時刻ｔ３において、書き込みアドレスＡＤｗが１１８に達すると、読み出しリセット信号ＲＳＴｒが出力されることにより読み出しブロック１２のリセット状態が解除される。
【０１０６】
これにより、読み出し回路１２０及び読み出しアドレス生成回路１２１は、動作を開始する。読み出しアドレスＡＤｒは、読み出しクロック信号ＣＬＫｒに従い０から順に増加する。また、ＦＩＦＯバッファ１０内のデータ量は、ＦＩＦＯバッファ１０の読み出し開始時点では１１８（＝２５６÷２）となるが、その後、ＰＬＬ回路１５の過渡状態における読み出しクロック信号ＣＬＫｒの変動に伴い変動する。
【０１０７】
時刻ｔ４において、読み出しクロック信号ＣＬＫｒの変動が収束すると、ＦＩＦＯバッファ１０内のデータ量は、記憶容量の半分の値である１２８となる。その後、ＦＩＦＯバッファ１０内のデータ量は１２８を中心として変動するため、ＦＩＦＯバッファ１０のオーバーフロー及びアンダーフローに対するマージンが十分に確保される。
【０１０８】
図１４は、実施例のＰＬＬ回路１５における位相差Ｅｐの変化とＦＩＦＯバッファ１０内のデータ量の関係の一例を示す図である。より具体的には、図１４は、図１３に示された時刻ｔ３〜ｔ４の期間における読み出しクロック信号ＣＬＫｒの変動によるデータ量の変化を示す。なお、ＦＩＦＯバッファ１０から読み出される信号データＤＴｒのデータレートは、一例として１６６（Ｍｂｐｓ）とする。
【０１０９】
ＰＬＬ回路１５は、符号Ｐ’で示されるように、例えば位相差Ｅｐ＝６０（ｎｓ）の時に位相同期の確立を判定して同期検出信号ＬＯＣＫを出力する。アドレス補正回路１７において、補正値生成回路１７０は、ＰＬＬ回路１５から入力された位相差Ｅｐ＝６０（ｎｓ）に基づき、補正値テーブル１７１から補正値ΔＡＤ＝−１０を検索する。これにより、基準アドレスＡＤｓは１１８（＝１２８−１０）に補正される。
【０１１０】
その後、ＦＩＦＯバッファ１０への信号データＤＴｗの書き込みが開始され、書き込みアドレスＡＤｗが基準アドレスＡＤｓ＝１１８に達したとき、符号Ｑ’で示されるようにＦＩＦＯセンタリングが行われる。このとき、基準アドレスＡＤｓは、読み出しクロック信号ＣＬＫｒの変動の収束時のずれを見込んだ補正値ΔＡＤにより補正された値であるため、データ量も、読み出しクロック信号ＣＬＫｒの変動の収束時のずれを見込んで、記憶容量の半分の値である１２８より１０だけ少ない１１８となる。
【０１１１】
このため、読み出しクロック信号ＣＬＫｒの変動の収束時、データ量は、基準アドレスＡＤｓの初期値ＡＤｉと同じ１２８となる。このように、本例では、ＦＩＦＯバッファ１０への信号データＤＴｗの書き込みの開始後、データ量がＦＩＦＯバッファ１０の記憶容量の半分である１２８となる前にＦＩＦＯセンタリングが行われるため、読み出しクロック信号ＣＬＫｒの変動の収束時のデータ量を１２８とすることができる。
【０１１２】
したがって、データ量は、図８の符号Ｇ６で示されるように１２８を中心として変動するため、ＦＩＦＯバッファ１０のオーバーフロー及びアンダーフローに対するマージンが十分に確保される。よって、本実施例によると、ＦＩＦＯバッファ１０の記憶容量を増加させる必要がなくなるため、通信の遅延時間の増加が抑制され、通信性能を向上することができる。
【０１１３】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１１４】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  データが書き込まれた順に読み出されるバッファと、
書き込みクロック信号に従い前記バッファにデータを書き込む書き込み回路と、
読み出しクロック信号に従い前記バッファからデータを読み出す読み出し回路と、
前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、前記位相差が所定の範囲内になったとき、通知信号を出力するＰＬＬ回路と、
前記通知信号に基づき前記書き込み回路の書き込み開始のタイミングを制御する書き込み制御回路と、
前記書き込み回路がデータを書き込んだアドレスと基準アドレスを比較し、該比較結果に基づき前記読み出し回路の読み出し開始のタイミングを制御する読み出し制御回路と、
前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する補正回路と
を有することを特徴とするデータ処理装置。
（付記２）  前記補正回路は、前記位相差と前記補正値が互いに対応付けられて登録されたテーブルを有し、前記通知信号が出力されたときの前記位相差に応じた前記補正値を前記テーブルから取得することを特徴とする付記１に記載のデータ処理装置。
（付記３）  前記書き込み回路は、フレーム信号に含まれる信号データから前記バッファへの書き込み対象のデータを抽出することを特徴とする付記１または２に記載のデータ処理装置。
（付記４）  前記補正回路による補正前の前記基準アドレスは、前記バッファのアドレス空間における記憶容量の半分の位置に対応するアドレスであることを特徴とする付記１乃至３の何れかに記載のデータ処理装置。
（付記５）  書き込みクロック信号に従いバッファにデータを書き込み、読み出しクロック信号に従い前記バッファからデータを書き込んだ順に読み出すデータ処理方法において、
前記書き込みクロック信号と前記読み出しクロック信号の位相差に基づき前記読み出しクロック信号の位相同期処理を行い、
前記位相差が所定の範囲内になったとき、通知信号を出力し、
前記通知信号に基づき前記バッファへのデータの書き込み開始のタイミングを制御し、
データを書き込んだ前記バッファのアドレスと基準アドレスを比較し、
該比較結果に基づき前記バッファからのデータの読み出し開始のタイミングを制御し、
前記通知信号が出力されたときの前記位相差に応じた補正値により前記基準アドレスを補正する
ことを特徴とするデータ処理方法。
（付記６）  前記位相差と前記補正値が互いに対応付けられて登録されたテーブルから、前記通知信号が出力されたときの前記位相差に応じた前記補正値を取得することを特徴とする付記５に記載のデータ処理方法。
（付記７）  フレーム信号に含まれる信号データから前記バッファへの書き込み対象のデータを抽出することを特徴とする付記５または６に記載のデータ処理方法。
（付記８）  前記補正回路による補正前の前記基準アドレスは、前記バッファのアドレス空間における記憶容量の半分の位置に対応するアドレスであることを特徴とする付記５乃至７の何れかに記載のデータ処理方法。
【符号の説明】
【０１１５】
１０       ＦＩＦＯバッファ
１３       書き込みリセット回路
１４，１４ａ      読み出しリセット回路
１５，１５ａ      ＰＬＬ回路
１７       アドレス補正回路
９３ａ      データレート変換回路
１１０      書き込み回路
１２０      読み出し回路
１５０      位相比較器
１５５，１５５ａ     同期検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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