(57)【要約】【課題】より高効率のＤＣ／ＤＣコンバータを提供する。【解決手段】制御回路２００において、パルス発生器２１０は、トランジスタ２０２及び２０４のオンオフを指示するパルス信号Ｓ１及びＳ２を生成する。ドライバ２０６及び２０８は、パルス信号Ｓ１及びＳ２に基づいてトランジスタ２０２及び２０４を駆動する。ドライバ２０６の上側電源端子に第１ライン２１８（電圧ＶＤＤ）が接続されて、下側電源端子に第３ライン２２２（電圧Ｖ１）が接続される。ドライバ２０８の上側電源端子に第４ライン２２４（電圧ＶＳＳ）が接続されて、下側電源端子に第２ライン２２０（電圧Ｖ２）が接続される。レギュレータ２２６及び２２８は、電圧Ｖ１及びＶ２を電圧ＶＤＤと電圧ＶＳＳとの間の第１所定電圧値及び第２所定電圧値に安定化する。第３ライン２２２と第４ライン２２４との間には、結合キャパシタ２３０が接続されている。【選択図】図１
2018196201.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルトランジスタとＮチャネルトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータまたは負荷の状態が目標値に近付くように前記Ｐチャネルトランジスタのオンオフを指示する第１パルス信号及び前記Ｎチャネルトランジスタのオンオフを指示する第２パルス信号を生成するパルス発生器と、
前記第１パルス信号に基づき前記Ｐチャネルトランジスタを駆動する第１ドライバと、
前記第２パルス信号に基づき前記Ｎチャネルトランジスタを駆動する第２ドライバと、
前記第１ドライバの上側電源端子に接続される第１ラインと、
前記第２ドライバの下側電源端子に接続される第２ラインと、
前記第１ドライバの下側電源端子に接続される第３ラインと、
前記第２ドライバの上側電源端子に接続される第４ラインと、
前記第３ラインの電圧を前記第１ラインの電圧と前記第２ラインの電圧との間の第１所定電圧値に安定化する第１レギュレータと、
前記第４ラインの電圧を前記第１ラインの電圧と前記第２ラインの電圧との間の第２所定電圧値に安定化する第２レギュレータと、
を有し、
前記第３ラインと前記第４ラインとの間には、結合キャパシタが接続されていることを特徴とする制御回路。
【請求項２】
前記第３ラインと前記第４ラインの少なくとも一方には、バイパスキャパシタが接続されていることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ＤＣ／ＤＣコンバータは降圧型であり、前記Ｐチャネルトランジスタはスイッチングトランジスタであり、前記Ｎチャネルトランジスタは同期整流トランジスタであることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記ＤＣ／ＤＣコンバータは昇圧型であり、前記Ｎチャネルトランジスタはスイッチングトランジスタであり、前記Ｐチャネルトランジスタは同期整流トランジスタであることを特徴とする請求項１または２に記載の制御回路。
【請求項５】
ひとつの半導体基板に一体集積化されていることを特徴とする請求項１〜４のいずれかに記載の制御回路。
【請求項６】
前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタは、いずれも前記制御回路に集積化されていることを特徴とする請求項５に記載の制御回路。
【請求項７】
前記結合キャパシタは、前記制御回路に集積化されていることを特徴とする請求項５または６に記載の制御回路。
【請求項８】
入力電圧を受ける入力端子と、
Ｐチャネルトランジスタであり、第１端子が前記入力端子と接続されるスイッチングトランジスタと、
一端が前記スイッチングトランジスタの第２端子と接続されているインダクタと、
前記インダクタの他端と接続される出力キャパシタと、
Ｎチャネルトランジスタであり、第１端子が前記インダクタの前記一端と接続され、第２端子が接地される同期整流トランジスタと、
前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタを駆動する請求項３に記載の制御回路と、
を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項９】
入力電圧を受ける入力端子と、
一端が前記入力端子と接続されるインダクタと、
Ｎチャネルトランジスタであり、第１端子が前記インダクタの他端と接続され、第２端子が接地されるスイッチングトランジスタと、
Ｐチャネルトランジスタであり、第１端子が前記インダクタの前記他端と接続される同期整流トランジスタと、
前記Ｐチャネルトランジスタの第２端子と接続される出力キャパシタと、
前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタを駆動する請求項４に記載の制御回路と、
を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１０】
請求項９または１０に記載のＤＣ／ＤＣコンバータを備えることを特徴とするシステム電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
従来より、直流入力電圧から所望の直流出力電圧を生成するＤＣ／ＤＣコンバータについては、種々の効率改善技術が提案されている。
【０００３】
例えば、本願出願人による特許文献１は、Ｐチャネルトランジスタと、Ｎチャネルトランジスタと、を有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータまたは負荷の状態が目標値に近付くようにＰチャネルトランジスタのオンオフを指示する第１パルス信号及びＮチャネルトランジスタのオンオフを指示する第２パルス信号を生成するパルス発生器と、第１パルス信号に基づきＰチャネルトランジスタを駆動する第１ドライバと、第２パルス信号に基づきＮチャネルトランジスタを駆動する第２ドライバと、第１ドライバの下側電源端子と第２ドライバの上側電源端子に接続されるコモンラインと、を備え、コモンラインの電圧が、第１ドライバの上側電源端子と接続される第１ラインの電圧と、第２ドライバの下側電源端子と接続される第２ラインの電圧との間の所定電圧値に安定化される。
【０００４】
Ｐチャネルトランジスタのゲート電圧をローレベルに変化させるとき、その放電電流は第１ドライバによってシンクされる。従来ではこの放電電流は接地に捨てられていたところ、この態様ではコモンラインに供給されて蓄えられる。そして、第２ドライバは、第１ドライバがシンクした放電電流を利用して、Ｎチャネルトランジスタのゲート容量を駆動する。つまり、Ｐチャネルトランジスタの駆動電流をコモンラインに回収し、Ｎチャネルトランジスタに再利用できるため、スイッチング損失を低減できる。加えて、Ｐチャネルトランジスタのゲート電圧は、コモンラインの電圧をローレベルとしてスイングする。従って、ローレベルが接地電圧である場合に比べて、Ｐチャネルトランジスタのスイッチング損失が低減される。同様に、Ｎチャネルトランジスタのゲート電圧は、コモンラインの電圧をハイレベルとしてスイングする。従って、ハイレベルが電源電圧などである場合に比べて、Ｎチャネルトランジスタのスイッチング損失が低減される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１７／０６５２２０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、第１ドライバの下側電源端子と第２ドライバの上側電源端子の双方に共通のコモンラインが接続されているので、第１ドライバ及び第２ドライバそれぞれの駆動電圧（＝上側電源電圧と下側電源電圧との差）が制限されてしまう。例えば、コモンラインの電圧ＶＣＯＭを、第１ラインの電圧ＶＤＤ（例えば３．３Ｖ）と第２ラインの電圧ＶＳＳ（＝０Ｖ）との中点電圧ＶＤＤ／２（例えば１．６５Ｖ）に設定した場合、第１ドライバの駆動電圧ＶＤＤ−ＶＣＯＭと第２ドライバの駆動電圧ＶＣＯＭは、それぞれＶＤＤ／２（例えば１．６５Ｖ）に制限される。
【０００７】
そのため、特許文献１では、ＰチャネルトランジスタとＮチャネルトランジスタのスイッチング損失（＝主にゲート容量を充放電するために要する電力）を削減し得るものの、各トランジスタのオン抵抗による熱損失が増加してしまい、効率改善効果が限定的になるおそれがあった。
【０００８】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、より高効率のＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書中に開示されている制御回路は、ＰチャネルトランジスタとＮチャネルトランジスタを有するＤＣ／ＤＣコンバータの制御主体であって、前記ＤＣ／ＤＣコンバータまたは負荷の状態が目標値に近付くように前記Ｐチャネルトランジスタのオンオフを指示する第１パルス信号及び前記Ｎチャネルトランジスタのオンオフを指示する第２パルス信号を生成するパルス発生器と、前記第１パルス信号に基づき前記Ｐチャネルトランジスタを駆動する第１ドライバと、前記第２パルス信号に基づき前記Ｎチャネルトランジスタを駆動する第２ドライバと、前記第１ドライバの上側電源端子に接続される第１ラインと、前記第２ドライバの下側電源端子に接続される第２ラインと、前記第１ドライバの下側電源端子に接続される第３ラインと、前記第２ドライバの上側電源端子に接続される第４ラインと、前記第３ラインの電圧を前記第１ラインの電圧と前記第２ラインの電圧との間の第１所定電圧値に安定化する第１レギュレータと、前記第４ラインの電圧を前記第１ラインの電圧と前記第２ラインの電圧との間の第２所定電圧値に安定化する第２レギュレータとを有し、前記第３ラインと前記第４ラインとの間には、結合キャパシタが接続されている構成（第１の構成）とされている。
【００１０】
なお、第１の構成から成る制御回路において、前記第３ラインと前記第４ラインの少なくとも一方にはバイパスキャパシタが接続されている構成（第２の構成）にするとよい。
【００１１】
また、第１または第２の構成から成る制御回路において、前記ＤＣ／ＤＣコンバータは降圧型であり、前記Ｐチャネルトランジスタはスイッチングトランジスタであり、前記Ｎチャネルトランジスタは同期整流トランジスタである構成（第３の構成）にするとよい。
【００１２】
また、第１または第２の構成から成る制御回路において、前記ＤＣ／ＤＣコンバータは昇圧型であり、前記Ｎチャネルトランジスタはスイッチングトランジスタであり、前記Ｐチャネルトランジスタは同期整流トランジスタである構成（第４の構成）にしてもよい。
【００１３】
また、第１〜第４いずれかの構成から成る制御回路は、ひとつの半導体基板に一体集積化されている構成（第５の構成）にするとよい。なお、「一体集積化」とは、回路の構成要素の全てが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１４】
また、第５の構成から成る制御回路において、前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタは、いずれも前記制御回路に集積化されている構成（第６の構成）にするとよい。
【００１５】
また、第１または第２の構成から成る制御回路において、前記結合キャパシタは、前記制御回路に集積化されている構成（第７の構成）にするとよい。
【００１６】
また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧を受ける入力端子と、Ｐチャネルトランジスタであり、第１端子が前記入力端子と接続されるスイッチングトランジスタと、一端が前記スイッチングトランジスタの第２端子と接続されているインダクタと、前記インダクタの他端と接続される出力キャパシタと、Ｎチャネルトランジスタであり、第１端子が前記インダクタの前記一端と接続され、第２端子が接地される同期整流トランジスタと、前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタを駆動する上記第３の構成から成る制御回路とを備える構成（第８の構成）とされている。
【００１７】
また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧を受ける入力端子と、一端が前記入力端子と接続されるインダクタと、Ｎチャネルトランジスタであり、第１端子が前記インダクタの他端と接続され、第２端子が接地されるスイッチングトランジスタと、Ｐチャネルトランジスタであり、第１端子が前記インダクタの前記他端と接続される同期整流トランジスタと、前記Ｐチャネルトランジスタの第２端子と接続される出力キャパシタと、前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタを駆動する上記第４の構成から成る制御回路と、を備える構成（第９の構成）としてもよい。
【００１８】
また、本明細書中に開示されているシステム電源は、上記第９または第１０の構成から成るＤＣ／ＤＣコンバータを備える構成（第１０の構成）とされている。
【発明の効果】
【００１９】
本明細書中に開示されている発明によれば、より高効率のＤＣ／ＤＣコンバータを提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。
【図２】制御回路の第１動作例を示す動作波形図である。
【図３】制御回路の第２動作例を示す動作波形図である。
【図４】バイパスキャパシタの第１接続例を示す回路図である。
【図５】バイパスキャパシタの第２接続例を示す回路図である。
【図６】バイパスキャパシタの第３接続例を示す回路図である。
【図７】第２の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。
【図８】ＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく、あくまで例示であって、実施の形態に記述される全ての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、或いは、部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有していることを意味し、より具体的には、（１）信号Ａが信号Ｂである場合、（２）信号Ａが信号Ｂに比例する場合、（３）信号Ａが信号Ｂをレベルシフトして得られる場合、（４）信号Ａが信号Ｂを増幅して得られる場合、（５）信号Ａが信号Ｂを反転して得られる場合、（６）或いはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００２４】
＜第１実施形態＞
図１は、第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、同期整流型の降圧（Ｂｕｃｋ）コンバータであり、入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に降圧された直流出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、出力回路１１０及び制御回路２００を備える。本実施の形態では、一例として定電圧出力のＤＣ／ＤＣコンバータを説明する。
【００２５】
出力回路１１０は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１、並びに、抵抗Ｒ１，Ｒ２を含む。なお、本実施の形態において、スイッチングトランジスタＭ１は、Ｐチャネルトランジスタ２０２であり、同期整流トランジスタＭ２は、Ｎチャネルトランジスタ２０４であり、それらはＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］で構成され、制御回路２００に内蔵されている。
【００２６】
スイッチングトランジスタＭ１と同期整流トランジスタＭ２との接続点をＬＸ端子と称する。インダクタＬ１は、ＬＸ端子と出力端子１０４との間に設けられる。出力キャパシタＣ１は、出力端子１０４に接続されている。抵抗Ｒ１，Ｒ２は、制御対象である出力電圧ＶＯＵＴを分圧して得られる検出電圧ＶＳを制御回路２００のＶＳ端子に供給する。抵抗Ｒ１，Ｒ２は制御回路２００に内蔵されてもよい。
【００２７】
制御回路２００は、スイッチングトランジスタＭ１であるＰチャネルトランジスタ２０２、同期整流トランジスタＭ２であるＮチャネルトランジスタ２０４に加えて、パルス発生器２１０、第１ドライバ２０６、第２ドライバ２０８、第１レギュレータ２２６、並びに、第２レギュレータ２２８を備えており、ひとつの半導体基板に一体集積化された機能ＩＣ［Integrated Circuit］である。Ｐチャネルトランジスタ２０２は、ソースがＶＩＮ端子に接続されてドレインがＬＸ端子と接続される。また、Ｎチャネルトランジスタ２０４は、ドレインがＬＸ端子と接続されてソースがＧＮＤ端子と接続される。
【００２８】
パルス発生器２１０は、ＤＣ／ＤＣコンバータ１００または負荷の状態が目標値に近づくように、Ｐチャネルトランジスタ２０２のオンオフを指示する第１パルス信号Ｓ１及びＮチャネルトランジスタ２０４のオンオフを指示する第２パルス信号Ｓ２を生成する。上述のようにＤＣ／ＤＣコンバータ１００は、定電圧出力であり、パルス発生器２１０は、ＤＣ／ＤＣコンバータ１００の直流出力電圧ＶＯＵＴを制御対象とする。より具体的に述べると、パルス発生器２１０は、ＶＳ端子にフィードバックされた検出電圧ＶＳがその目標値ＶＲＥＦに近付くように、パルス信号Ｓ１，Ｓ２を生成する。
【００２９】
パルス発生器２１０は、公知技術を用いればよく、その制御方式、構成は特に限定されない。制御方式に関しては、電圧モード、ピーク電流モード、平均電流モード、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定（ＣＯＴ［Constant On Time］）方式などを採用しうる。またパルス信号Ｓ１，Ｓ２の変調方式としては、パルス幅変調やパルス周波数変調などが採用しうる。パルス発生器２１０の構成に関しては、エラーアンプやコンパレータを用いたアナログ回路で構成してもよいし、デジタル演算処理を行うプロセッサで構成してもよいし、アナログ回路とデジタル回路の組み合わせで構成してもよい。また、パルス発生器２１０は、負荷の状態に応じて制御方式を切り替えてもよい。
【００３０】
第１ドライバ２０６は、第１パルス信号Ｓ１に基づいてゲート電圧ＶＧ１を生成することにより、Ｐチャネルトランジスタ２０２を駆動する。なお、第１ドライバ２０６の上側電源端子には、高電位側の第１ライン２１８が接続されており、本図の例では、ＶＩＮ端子を介して電源電圧ＶＤＤ（＝直流入力電圧ＶＩＮ）が印加されている。なお、第１ライン２１８は、図示しない電源回路と接続されてもよい。一方、第１ドライバ２０６の下側電源端子には、低電位側の第３ライン２２２が接続されており、第１レギュレータ２２６から電圧Ｖ１（詳細は後述）が印加されている。従って、ゲート電圧ＶＧ１は、ＶＤＤ−Ｖ１を振幅としてスイングする。
【００３１】
第２ドライバ２０８は、第２パルス信号Ｓ２に基づいてゲート電圧ＶＧ２を生成することにより、Ｎチャネルトランジスタ２０４を駆動する。なお、第２ドライバ２０８の下側電源端子には、低電位側の第２ライン２２０が接続されており、ＧＮＤ端子を介して接地電圧ＶＳＳが印加されている。一方、第１ドライバ２０６の上側電源端子には、高電位側の第４ライン２２４が接続されており、第２レギュレータ２２８から電圧Ｖ２（詳細は後述）が印加されている。従って、ゲート電圧ＶＧ２は、Ｖ２−ＶＳＳを振幅としてスイングする。
【００３２】
第１レギュレータ２２６は、第３ライン２２２の電圧Ｖ１を、第１ライン２１８の電源電圧ＶＤＤと、第２ライン２２０の接地電圧ＶＳＳとの間の第１所定電圧値に安定化する。一方、第２レギュレータ２２８は、第４ライン２２４の電圧Ｖ２を、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の第２所定電圧値に安定化する。
【００３３】
なお、電圧Ｖ１，Ｖ２は、Ｐチャネルトランジスタ２０２のゲートソース間しきい値電圧ＶＴＨＰ、Ｎチャネルトランジスタ２０４のゲートソース間しきい値電圧ＶＴＨＮに関連して、ＶＤＤ−Ｖ１＞ＶＴＨＰ、かつ、Ｖ２−ＶＳＳ＞ＶＴＨＮを満たすように定めればよい。
【００３４】
第１レギュレータ２２６及び第２レギュレータ２２８は、それぞれ、リニアレギュレータであってもよいし、スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）であってもよく、或いは、電圧クランプ回路であってもよく、電圧Ｖ１及びＶ２をそれぞれ所望電圧範囲に安定化できれば、その構成は特に限定されない。
【００３５】
一般に、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを比較すると、同じ電流供給能力（オン抵抗）を得るためには、ＰチャネルＭＯＳＦＥＴの方が素子サイズが大きくなる。多くの電源回路においてそうであるように、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４のオン抵抗を揃えた場合、Ｐチャネルトランジスタ２０２のトランジスタサイズの方がＮチャネルトランジスタ２０４のサイズより大きくなる。この場合、Ｐチャネルトランジスタ２０２のゲート容量ＣＧ１の方がＮチャネルトランジスタ２０４のゲート容量ＣＧ２よりも大きいので、第１ドライバ２０６の下側電源端子から流れ出る電流ＩＤＤ１と、第２ドライバ２０８の上側電源端子に流れ込む電流ＩＤＤ２を比較すると、ＩＤＤ１＞ＩＤＤ２となる。
【００３６】
また、第３ライン２２２と第４ライン２２４との間には、結合キャパシタ２３０が接続されている。すなわち、第１ドライバ２０６の下側電源端子から流れ出る電流ＩＤＤ１によって電圧Ｖ１が上昇したときには、結合キャパシタ２３０の電荷保存則により、電圧Ｖ２も同様に上昇する。従って、第２ドライバ２０８の上側電源端子に電流ＩＤＤ２を流し込むときには、電流ＩＤＤ１によって結合キャパシタ２３０に蓄えられた電荷が利用される。
【００３７】
このように、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子を電位的に分離し、それぞれの間を容量結合することにより、電圧Ｖ１及びＶ２を任意に設定しつつ、電流ＩＤＤ１を電流ＩＤＤ２として再利用することができる。従って、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧（延いてはゲート電圧ＶＧ１及びＶＧ２それぞれの振幅）を確保することができるので、Ｐチャネルトランジスタ２０２及びＮチャネルトランジスタ２０４それぞれのオン抵抗による熱損失の増加を抑えつつ、各トランジスタのスイッチング損失を削減することが可能となる（詳細は後述）。
【００３８】
なお、本図では、制御回路２００にＣＸ１端子とＣＸ２端子を設け、それぞれの間に結合キャパシタ２３０を外付けした構成例が描写されているが、結合キャパシタ２３０は、制御回路２００に集積化することも可能である。
【００３９】
以上が第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の構成である。続いて、その動作を説明する。
【００４０】
＜第１動作例＞
図２は、制御回路２００の第１動作例を示す動作波形図である。本図には、スイッチングトランジスタＭ１のオン／オフ状態、同期整流トランジスタＭ２のオン／オフ状態、スイッチングトランジスタＭ１のゲート電圧ＶＧ１、同期整流トランジスタＭ２のゲート電圧ＶＧ２、第１ドライバ２０６の電流ＩＤＤ１、及び、第２ドライバ２０８の電流ＩＤＤ２が示されている。
【００４１】
なお、実際の制御回路２００においては、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が同時オンするのを防止するためにデッドタイムが挿入されるが、ここでは、説明の簡約化のため、デッドタイムは無視している。
【００４２】
また、ゲート電圧ＶＧ１及びＶＧ２、並びに、電流ＩＤＤ１及びＩＤＤ２について、実線は本発明の挙動を示している。一方、小破線は第１比較例の挙動を示しており、具体的には、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子の双方に共通のコモンラインが接続されており、両端子がいずれもコモン電圧ＶＣＯＭ（＝ＶＤＤ／２）に安定化されているときの挙動（＝特許文献１の挙動）を示している。また、大破線は第２比較例の挙動を示しており、具体的には、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子の双方が接地されているときの挙動を示している。
【００４３】
まず、第１比較例（小破線）について述べる。第１ドライバ２０６は、スイッチングトランジスタＭ１のオン期間において、ゲート電圧ＶＧ１をコモン電圧ＶＣＯＭにドライブする一方、スイッチングトランジスタＭ１のオフ期間において、ゲート電圧ＶＧ１を電源電圧ＶＤＤにドライブする。つまり、ゲート電圧ＶＧ１は、ＶＤＤ−ＶＣＯＭを振幅としてスイングする。ここで、第１ドライバ２０６は、スイッチングトランジスタＭ１のターンオフ時にそのゲートに電流をソースし、スイッチングトランジスタＭ１のターンオン時にそのゲートから電流をシンクする。本図では、このシンク電流が第１ドライバ２０６の下側電源端子から流れ出る電流ＩＤＤ１として示されている。
【００４４】
また、第２ドライバ２０８は、同期整流トランジスタＭ２のオン期間において、ゲート電圧ＶＧ２をコモン電圧ＶＣＯＭにドライブする一方、同期整流トランジスタＭ２のオフ期間において、ゲート電圧ＶＧ２を接地電圧ＶＳＳにドライブする。つまり、ゲート電圧ＶＧ２は、ＶＣＯＭ−ＶＳＳを振幅としてスイングする。ここで、第２ドライバ２０８は、同期整流トランジスタＭ２のターンオフ時にそのゲートから電流をシンクし、同期整流トランジスタＭ２のターンオン時にそのゲートに電流をソースする。本図では、このソース電流が第２ドライバ２０８の上側電源端子に流れ込む電流ＩＤＤ２として示されている。
【００４５】
なお、第１比較例（小破線）において、第１ドライバ２０６に流れる電流ＩＤＤ１は、コモンラインに一旦回収され、第２ドライバ２０８への電流ＩＤＤ２として利用される。特にＩＤＤ１＞ＩＤＤ２である場合には、電流ＩＤＤ２、すなわち、Ｎチャネルトランジスタ２０４のスイッチングに要する電力を第１ドライバ２０６からの電流で全て賄うことができる。
【００４６】
この点について、第２比較例（大破線）と対比して説明する。第２比較例（大破線）では、ＰチャネルトランジスタであるスイッチングトランジスタＭ１のゲート電圧ＶＧ１をローレベルに変化させるとき、その放電電流は、第１ドライバ２０６によってシンクされて、接地に捨てられる。それに加えて、Ｎチャネルトランジスタである同期整流トランジスタＭ２のゲート電圧ＶＧ２をローレベルに変化させるとき、その放電電流は、第２ドライバ２０８によってシンクされて、接地に捨てられる。スイッチングトランジスタＭ１のゲート容量をＣＧ１、同期整流トランジスタＭ２のゲート容量をＣＧ２、スイッチング周波数をｆとすると、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれのスイッチングに要する電流Ｉ１，Ｉ２は、次の（１Ａ）式及び（１Ｂ）式となり、ＤＣ／ＤＣコンバータ１００全体としては、Ｉ１＋Ｉ２がスイッチング損失となる。
【００４７】
Ｉ１＝ｆ×ＣＧ１×（ＶＤＤ−ＶＳＳ） …（１Ａ）
Ｉ２＝ｆ×ＣＧ２×（ＶＤＤ−ＶＳＳ） …（１Ｂ）
【００４８】
一方、第１比較例（小破線）では、電流Ｉ２の全てが電流Ｉ１で賄われる。そのため、ＤＣ／ＤＣコンバータ１００全体としては、電流Ｉ１のみがスイッチング損失となる。このように、第１比較例（小破線）によれば、第２比較例（大破線）と比べて、スイッチング損失を低減することができる。
【００４９】
また、第１比較例（小破線）では、Ｐチャネルトランジスタ２０２のゲート電圧ＶＧ１は、コモン電圧ＶＣＯＭをローレベルとしてスイングするため、そのスイッチングに要する電流Ｉ１は、次の（２Ａ）式となる。
【００５０】
Ｉ１＝ｆ×ＣＧ１×（ＶＤＤ−ＶＣＯＭ） …（２Ａ）
【００５１】
これを（１Ａ）式と比較すると、ＶＣＯＭ＞ＶＳＳであるため、（２Ａ）式の電流Ｉ１の方が小さくなり、Ｐチャネルトランジスタ２０２のスイッチング損失が低減される。
【００５２】
同様に、Ｎチャネルトランジスタ２０４のゲート電圧ＶＧ２は、コモン電圧ＶＣＯＭをハイレベルとしてスイングするため、そのスイッチングに要する電流Ｉ２は、次の（２Ｂ）式となる。
【００５３】
Ｉ２＝ｆ×ＣＧ２×（ＶＣＯＭ−ＶＳＳ） …（２Ｂ）
【００５４】
これを（１Ｂ）式と比較すると、ＶＣＯＭ＜ＶＤＤであるため、（２Ｂ）式の電流Ｉ２の方が小さくなり、Ｎチャネルトランジスタ２０４のスイッチング損失が低減される。
【００５５】
しかしながら、第１比較例（小破線）では、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子の双方に共通のコモン電圧ＶＣＯＭが印加されているので、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧（＝上側電源電圧と下側電源電圧との差）が制限されてしまう。例えば、コモン電圧ＶＣＯＭを電源電圧ＶＤＤ（例えば３．３Ｖ）と接地電圧ＶＳＳ（＝０Ｖ）との中点電圧ＶＤＤ／２（例えば１．６５Ｖ）に設定した場合、第１ドライバ２０６の駆動電圧ＶＤＤ−ＶＣＯＭと第２ドライバ２０８の駆動電圧ＶＣＯＭは、それぞれ、ＶＤＤ／２（例えば１．６５Ｖ）に制限される。
【００５６】
そのため、第１比較例（小破線）では、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４のスイッチング損失（＝主にゲート容量ＣＧ１及びＣＧ２を充放電するために要する電力）を削減し得るものの、各トランジスタのオン抵抗による熱損失が増加してしまい、効率改善効果が限定的になるおそれがあった。
【００５７】
一方、本発明（実線）であれば、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子を電位的に分離し、それぞれの間を容量結合することにより、電圧Ｖ１及びＶ２を任意に設定することができるようになる。
【００５８】
例えば、ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖである場合において、Ｖ１＝１．１Ｖとし、Ｖ２＝２．２Ｖとすれば、第１ドライバ２０６の駆動電圧ＶＤＤ−Ｖ１、及び、第２ドライバ２０８の駆動電圧Ｖ２−ＶＳＳとして、それぞれ、２．２Ｖを確保することができる。
【００５９】
すなわち、第１比較例（小破線）では、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧が１．６５Ｖに制限されるのに対して、本発明（実線）であれば、同駆動電圧を２．２Ｖまで引き上げることが可能となる。
【００６０】
従って、ゲート電圧ＶＧ１及びＶＧ２それぞれの振幅を第１比較例（小破線）よりも広げることができるので、Ｐチャネルトランジスタ２０２及びＮチャネルトランジスタ２０４それぞれのオン抵抗による熱損失の増加を抑えつつ、各トランジスタのスイッチング損失を削減することが可能となる。
【００６１】
なお、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧を高くすると、オン抵抗による熱損失を削減できるが、その背反として、ゲート駆動に必要な電荷が増加する。そのため、Ｐチャネルトランジスタ２０２及びＮチャネルトランジスタ２０４それぞれの特性に応じて、最も効率の良い駆動電圧となるように、電圧Ｖ１及びＶ２を設定することが望ましい。
【００６２】
また、ＩＤＤ１＞ＩＤＤ２である場合には、第１レギュレータ２２６によって電流ＩＤＤ１とＩＤＤ２との差分（つまり余剰電流）を無駄に消費することとなる。このような場合には、ＣＸ２端子に、第２ドライバ２０８とは別の回路ブロック（負荷）を接続してもよい。これにより、余剰電流ＩＤＤ１−ＩＤＤ２を有効に利用することができる。
【００６３】
＜第２動作例＞
図３は、制御回路２００の第２動作例を示す動作波形図である。本図には、図２と同じく、スイッチングトランジスタＭ１のオン／オフ状態、同期整流トランジスタＭ２のオン／オフ状態、スイッチングトランジスタＭ１のゲート電圧ＶＧ１、同期整流トランジスタＭ２のゲート電圧ＶＧ２、第１ドライバ２０６の電流ＩＤＤ１、及び、第２ドライバ２０８の電流ＩＤＤ２が示されている。
【００６４】
先出の第１動作例（図２）では、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧を、第１比較例（小破線）のそれよりも高い電圧値とする設定（Ｖ１＜ＶＣＯＭ＜Ｖ２）を例に挙げたが、逆に、第１比較例（小破線）のそれよりも低い電圧値とする設定（Ｖ２＜ＶＣＯＭ＜Ｖ１）とすることも可能である。
【００６５】
例えば、ＶＤＤ＝１５Ｖ、ＶＳＳ＝０Ｖである場合において、Ｖ１＝１２．８Ｖとし、Ｖ２＝２．２Ｖとすれば、第１ドライバ２０６の駆動電圧ＶＤＤ−Ｖ１、及び、第２ドライバ２０８の駆動電圧Ｖ２−ＶＳＳとして、それぞれ、２．２Ｖを確保することができる。
【００６６】
すなわち、第１比較例（小破線）では、第１ドライバ２０６及び第２ドライバ２０８それぞれの駆動電圧が過大値（＝７．５Ｖ）となる状況であっても、本発明（実線）であれば、同駆動電圧をより適切な電圧値（＝２．２Ｖ）に維持することができる。
【００６７】
特に、Ｐチャネルトランジスタ２０２のゲートソース間しきい値電圧ＶＴＨＰ、Ｎチャネルトランジスタ２０４のゲートソース間しきい値電圧ＶＴＨＮと比べて、電源電圧ＶＤＤが高過ぎる場合には、本図の第２動作例を採用することが望ましいと言える。
【００６８】
＜バイパスキャパシタ＞
図４〜図６は、それぞれ、ＤＣ／ＤＣコンバータ１００におけるバイパスキャパシタの第１接続例〜第３接続例を示す回路図である。
【００６９】
図４の第１接続例では、ＣＸ１端子と接地端との間にバイパスキャパシタ２３２が接続されている。一方、図５の第２接続例では、ＣＸ２端子と接地端との間にバイパスキャパシタ２３４が接続されている。また、図６の第３接続例では、ＣＸ１端子及びＣＸ２端子の双方にバイパスキャパシタ２３２及び２３４が接続されている。
【００７０】
このように、ＣＸ１端子とＣＸ２端子（延いては、第３ライン２２２と第４ライン２２４）の少なくとも一方にバイパスキャパシタ２３２または２３４を接続することにより、電圧Ｖ１及びＶ２をより安定化しやすくなる。
【００７１】
なお、これらのバイパスキャパシタ２３２及び２３４は、結合キャパシタ２３０と同じく、制御回路２００に内蔵されてもよい。
【００７２】
＜第２の実施の形態＞
図７は、第２の実施の形態に係るＤＣ／ＤＣコンバータ１００ａの回路図である。このＤＣ／ＤＣコンバータ１００ａは、同期整流型の昇圧（Ｂｏｏｓｔ）コンバータであり、入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に昇圧された直流出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００ａは、出力回路１１０ａ及び制御回路２００ａを備える。
【００７３】
出力回路１１０ａは、スイッチングトランジスタＭ３、同期整流トランジスタＭ４、インダクタＬ２、出力キャパシタＣ２、抵抗Ｒ３，Ｒ４を含む。本実施の形態において、スイッチングトランジスタＭ３はＮチャネルトランジスタ２０４であり、同期整流トランジスタＭ４はＰチャネルトランジスタ２０２であり、それらはＭＯＳＦＥＴで構成される。制御回路２００ａの構成については、実質的に図１の制御回路２００と同じである。
【００７４】
図７のＤＣ／ＤＣコンバータ１００ａにおいても、第１の実施の形態のＤＣ／ＤＣコンバータ１００と同様に、オン抵抗による熱損失を抑えつつ、スイッチング損失を低減することができる。
【００７５】
＜システム電源＞
最後にＤＣ／ＤＣコンバータの例示的な用途を説明する。図８は、実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源３００のブロック図である。
【００７６】
システム電源３００は、多チャネル（この実施の形態では３チャネル）構成を有しており、チャネルＣＨ１〜ＣＨ３ごとに異なる電源電圧ＶＯＵＴ１〜ＶＯＵＴ３を発生し、さまざまな負荷に供給可能となっている。
【００７７】
システム電源３００は、上述した降圧型のＤＣ／ＤＣコンバータ１００、昇圧型のＤＣ／ＤＣコンバータ１００ａ、リニアレギュレータの任意の組み合わせを含みうる。図８では、第１チャネルＣＨ１が降圧ＤＣ／ＤＣコンバータ１００であり、第２チャネルＣＨ２が昇圧ＤＣ／ＤＣコンバータ１００ａであり、第３チャネルはリニアレギュレータ（ＬＤＯ［Low Drop Output］）である。なお、リニアレギュレータは、複数チャネル分、設けられてもよい。
【００７８】
システム電源３００は、パワーマネージメントＩＣ４００と、その他の周辺回路部品を含む。パワーマネージメントＩＣ４００は、ＤＣ／ＤＣコンバータ１００の制御回路２００、ＤＣ／ＤＣコンバータ１００ａの制御回路２００ａ、リニアレギュレータ４０２、インタフェース回路４０４、シーケンサ４０６等を含む。そのほか、パワーマネージメントＩＣ４００には、各種保護回路などが内蔵される。
【００７９】
インタフェース回路４０４は、外部のホストプロセッサ（不図示）との間で、制御信号やデータを送受信するために設けられる。例えば、インタフェース回路４０４は、Ｉ２Ｃ［Inter IC］バスに準拠してもよい。シーケンサ４０６は、多チャネルの電源回路の起動の順序やタイミングを制御する。
【００８０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８１】
＜第１変形例＞
図１において、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４は、それぞれ、制御回路２００に外付けされてもよい。同様に、図７において、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４は、それぞれ、制御回路２００ａに外付けされてもよい。
【００８２】
＜第２変形例＞
また、実施の形態では、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４がいずれもＭＯＳＦＥＴである場合を説明したが、本発明はそれには限定されず、ＩＧＢＴ［Insulated Gate Bipolar Transistor］であってもよい。
【００８３】
＜第３変形例＞
また、本発明は、ＰチャネルトランジスタとＮチャネルトランジスタを２対含むような昇降圧コンバータにも適用可能である。
【００８４】
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８５】
本明細書中に開示されている発明は、電源回路に利用することが可能である。
【符号の説明】
【００８６】
Ｌ１及びＬ２…インダクタ、Ｃ１〜Ｃ３…出力キャパシタ、Ｒ１〜Ｒ６…抵抗、１００…ＤＣ／ＤＣコンバータ、１１０…出力回路、Ｍ１及びＭ３…スイッチングトランジスタ、Ｍ２及びＭ４…同期整流トランジスタ、１０２…入力端子、１０４…出力端子、２００…制御回路、２０２…Ｐチャネルトランジスタ、２０４…Ｎチャネルトランジスタ、２０６…第１ドライバ、２０８…第２ドライバ、２１０…パルス発生器、２１８…第１ライン、２２０…第２ライン、２２２…第３ライン、２２４…第４ライン、２２６…第１レギュレータ、２２８…第２レギュレータ、２３０…結合キャパシタ、２３２…バイパスキャパシタ、２３４…バイパスキャパシタ、３００…システム電源、４００…パワーマネージメントＩＣ、４０２…リニアレギュレータ、４０４…インタフェース回路、４０６…シーケンサ。
【図１】
2018196201.tif 000003
【図２】
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【図３】
2018196201.tif 000005
【図４】
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【図５】
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【図６】
2018196201.tif 000008
【図７】
2018196201.tif 000009
【図８】
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