(57)【要約】【課題】電極パッドを共有する複数の半導体素子を備えた半導体装置において、１つの半導体素子の破壊に伴って、他の半導体素子の電気特性の測定が不可能となることを防止する。【解決手段】半導体装置は、第１の電極パッドに接続された第１の配線と、各々が第１の配線に接続され、電流に応じて溶断される複数のヒューズ部と、複数のヒューズ部の各々に接続された複数の半導体素子と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電極パッドに接続された第１の配線と、
各々が前記第１の配線に接続され、電流に応じて溶断される複数のヒューズ部と、
前記複数のヒューズ部の各々に接続された複数の半導体素子と、
を含む半導体装置。
【請求項２】
前記第１の電極パッド、前記第１の配線、前記複数のヒューズ部および前記複数の半導体素子が半導体基板のスクライブライン上に設けられている
請求項１に記載の半導体装置。
【請求項３】
前記複数の半導体素子の各々は、前記スクライブラインによって囲まれた領域に配置された半導体チップ内の半導体素子を評価するための評価用素子である
請求項２に記載の半導体装置。
【請求項４】
前記第１の電極パッドは、前記複数の半導体素子の各々を制御する制御電極パッドである
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の半導体素子の各々は、ゲートが前記複数のヒューズ部のうち対応するヒューズ部を介して前記第１の配線に接続されたトランジスタである
請求項４に記載の半導体装置。
【請求項６】
第２の電極パッドと、
前記第２の電極パッドに接続されると共に、前記複数の半導体素子の各々に接続された第２の配線と、
を更に含む請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数のヒューズ部の各々は、前記第１の配線の線幅よりも狭い線幅を有する配線を含んで構成されている
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
複数の半導体素子を配置するステップと、
第１の電極を配置するステップと、
前記複数の半導体素子のうちの少なくとも一部の半導体素子の各々に、各々の一端が接続される複数のヒューズ部を配置するステップと、
前記複数のヒューズ部の各々の他端を第１の配線を介して前記第１の電極に接続するステップと、
を含む
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の設計方法に関する。
【背景技術】
【０００２】
半導体チップ内に形成される半導体素子の出来映えを評価するために、特性評価用の半導体素子を含むＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）が半導体基板（半導体ウエハ）に設けられる。このＴＥＧに関する技術として、例えば以下の技術が知られている。
【０００３】
例えば特許文献１には、集積回路の耐電圧テストに用いる評価用素子を備える評価用回路と、評価用回路に電圧を印加するプローブ針を接触させる電極部と、評価用回路と電極部とを電気的に接続する配線と、を備えるＴＥＧが記載されている。このＴＥＧは、評価用回路と電極部との間に、局所的に細い幅で形成され且つ、評価用回路を構成する回路の線幅より太いヒューズ部を有する。特許文献１には、耐電圧テストによって評価用回路が過電流状態となり配線が発熱しても、ヒューズ部が溶断することで、電極部への発熱の広がりが抑制されることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１００５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＴＥＧは、半導体ウエハのスクライブライン上に設けられる場合が多い。スクライブラインは、半導体ウエハから複数の半導体チップを切り出すダイシング工程においてダイシングブレードによって切断されるきりしろである。１枚の半導体ウエハに形成される半導体チップの数を増加させるために、スクライブラインの幅は、ダイシングにおいて必要とされる最小幅で形成される。
【０００６】
近年、半導体装置の多機能化に伴い、半導体チップ内に形成される半導体素子の種類は増加傾向にあり、各種の半導体素子の電気特性の評価を行うために、各種の半導体素子に対応する複数の評価用素子を備えたＴＥＧが用いられている。複数の評価用素子を備えるＴＥＧにおいては、当該複数の評価素子において電極パッドを共有する構成がとられている。複数の評価素子において電極パッドを共有することで、ＴＥＧの占有面積を抑えることができ、これにより、最小幅で形成されたスクライブライン上に複数の評価用素子を備えたＴＥＧを形成することが容易となる。
【０００７】
しかしながら、複数の評価用素子において電極パッドを共有した場合には、以下の問題が発生する。すなわち、複数の評価用素子のうちの１つについて、例えば、耐圧測定等の評価用素子の破壊を伴う破壊試験を行った場合に、複数の評価用素子で共有される電極パッドに接続された共通配線が、破壊試験時に生じた過電流によって溶断するおそれがある。このように、複数の評価用素子で共有される電極パッドに接続された共通配線が溶断すると、破壊試験の対象とされていない他の評価素子の電気特性の測定が不可能となる。
【０００８】
本発明は、上記した点に鑑みてなされたものであり、電極パッドを共有する複数の半導体素子を備えた半導体装置において、１つの半導体素子の破壊に伴って、他の半導体素子の電気特性の測定が不可能となることを防止することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の観点による半導体装置は、第１の電極パッドに接続された第１の配線と、各々が前記第１の配線に接続され、電流に応じて溶断される複数のヒューズ部と、前記複数のヒューズ部の各々に接続された複数の半導体素子と、を含む。
【００１０】
本発明に係る半導体装置は、ゲート電極パッドと、前記ゲート電極パッドに接続されたゲート配線と、前記ゲート配線に各々のゲートが接続された複数のトランジスタと、前記複数のトランジスタの各々のゲートと前記ゲート配線との間に設けられた複数のヒューズ部と、を含む。
【００１１】
本発明に係る半導体装置の設計方法は、複数の半導体素子を配置するステップと、第１の電極を配置するステップと、前記複数の半導体素子のうちの少なくとも一部の半導体素子の各々に、各々の一端が接続される複数のヒューズ部を配置するステップと、前記複数のヒューズ部の各々の他端を第１の配線を介して前記第１の電極に接続するステップと、を含む。
【発明の効果】
【００１２】
本発明によれば、電極パッドを共有する複数の半導体素子を備えた半導体装置において、１つの半導体素子の破壊に伴って、他の半導体素子の電気特性の測定が不可能となることを防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係るＴＥＧの、半導体ウエハ内における配置の一例を示す図である。
【図２】本発明の実施形態に係るＴＥＧの構成の一例を示す図である。
【図３】比較例に係るＴＥＧの構成を示す図である。
【図４】本発明の実施形態に係るＴＥＧの設計手順の一例を示す設計フロー図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１５】
図１は、本発明の実施形態に係る半導体装置であるＴＥＧの、半導体ウエハ内における配置の一例を示す図である。
【００１６】
半導体ウエハ１０には、複数の半導体チップ１１が縦方向および横方向に整列した状態で配列されている。ＴＥＧ２０は、半導体ウエハ１０のスクライブライン１２上に設けられている。スクライブライン１２は、半導体ウエハ１０に形成された複数の半導体チップ１１を区画するラインであり、半導体ウエハ１０から複数の半導体チップ１１を切り出すダイシング工程においてダイシングブレードによって切断されるきりしろである。ＴＥＧ２０は、半導体ウエハ１０内において、スクライブライン１２上の複数の箇所に設けられていてもよい。この場合、図１に示すように、半導体ウエハ１０の面内の中央部、上下方向における両端部、左右方向における両端部にそれぞれＴＥＧ２０を分散配置することが好ましい。
【００１７】
複数の半導体チップ１１は、製品として出荷される製品部分である。半導体チップ１１は、例えば、複数の半導体素子を含む集積回路を構成するものであってもよい。一方、ＴＥＧ２０は、ダイシング工程において切削除去される。
【００１８】
図２は、ＴＥＧ２０の構成の一例を示す図である。ＴＥＧ２０は、例えば、半導体チップ１１内に形成された半導体素子の特性を評価するための評価用素子２１０、２２０を含む複数の半導体素子を含んで構成されている。評価用素子２１０および２２０は、半導体チップ１１内に形成された半導体素子の構造を模擬して形成された半導体素子である。すなわち、評価用素子２１０および２２０は、半導体チップ１１内に形成された半導体素子と同一のプロセスで形成され、同一または類似の構造を有する。従って、評価用素子２１０および２２０の電気的特性を測定することによって、半導体チップ１１内に形成された半導体素子の電気的特性を推定することができる。図２には、２つの評価用素子２１０および２２０のみが示されているが、ＴＥＧ２０は、半導体チップ１１内に形成された、例えば、ＭＯＳＦＥＴおよびバイポーラトランジスタ等の複数種の半導体素子の各々の構造を模擬した３つ以上の評価用素子を含み得る。
【００１９】
評価用素子２１０および２２０は、一例としてＭＯＳＦＥＴ構造を有している。すなわち、評価用素子２１０は、ドレイン２１１、ソース２１２およびゲート２１３を有し、評価用素子２２０は、ドレイン２２１、ソース２２２およびゲート２２３を有する。
【００２０】
評価用素子２１０および２２０は、それぞれのゲート２１３、２２３に対して外部から電位を与えるためのゲート電極パッド２０１およびそれぞれのソース２１２、２２２に対して外部から電位を与えるためのソース電極パッド２０２を共有している。一方、評価用素子２１０のドレイン２１１に外部から電位を与えるためのドレイン電極パッド２０３Ａおよび評価用素子２２０のドレイン２２１に外部から電位を与えるためのドレイン電極パッド２０３Ｂは、独立に設けられている。評価用素子２１０および２２０において電気特性の測定を行う場合、ゲート電極パッド２０１、ソース電極パッド２０２およびドレイン電極パッド２０３Ａ、２０３Ｂにそれぞれ測定用プローブが当接される。
【００２１】
ゲート電極パッド２０１は、ゲート配線２３１に接続されている。ゲート配線２３１は、評価用素子２１０および２２０の配列方向に沿って伸びている。ゲート配線２３１には、分岐配線２１７および２２７が接続されている。分岐配線２１７は、ゲートコンタクト２１６を介して評価用素子２１０のゲート２１３に接続されている。分岐配線２２７は、ゲートコンタクト２２６を介して評価用素子２２０のゲート２２３に接続されている。
【００２２】
分岐配線２１７上にはヒューズ部２１８が設けられ、分岐配線２２７上にはヒューズ部２２８が設けられている。ヒューズ部２１８およびヒューズ部２２８は、それぞれゲート配線２３１およびソース配線２３２の線幅よりも狭い線幅を有する配線を含んで構成されている。従って、ヒューズ部２１８およびヒューズ部２２８の電流容量は、ゲート配線２３１およびソース配線２３２の電流容量よりも小さくなっており、ゲート配線２３１を経由して分岐配線２１７または分岐配線２２７に過電流が流れ込んだ場合に、ヒューズ部２１８またはヒューズ部２２８において溶断が生じるように構成されている。
【００２３】
例えば、ゲート配線２３１を経由してヒューズ部２１８の電流容量を超える大きさの過電流が分岐配線２１７に流れ込んだ場合に、ヒューズ部２１８を溶断させることで、過電流を遮断するとともに、評価用素子２１０のゲートを、ゲート配線２３１から切り離すことができる。同様に、ゲート配線２３１を経由してヒューズ部２２８の電流容量を超える大きさの過電流が分岐配線２２７に流れ込んだ場合に、ヒューズ部２２８を溶断させることで、過電流を遮断するとともに、評価用素子２２０のゲートを、ゲート配線２３１から切り離すことができる。
【００２４】
ソース電極パッド２０２は、ソース配線２３２に接続されている。ソース配線２３２は、評価用素子２１０および２２０の配列方向に沿って伸びている。ソース配線２３２は、ソースコンタクト２１５を介して評価用素子２１０のソース２１２に接続されている。また、ソース配線２３２は、ソースコンタクト２２５を介して評価用素子２２０のソース２２２に接続されている。
【００２５】
ドレイン電極パッド２０３Ａは、ドレイン配線２３３Ａに接続されている。ドレイン配線２３３Ａは、ドレインコンタクト２１４を介して評価用素子２１０のドレイン２１１に接続されている。ドレイン電極パッド２０３Ｂは、ドレイン配線２３３Ｂに接続されている。ドレイン配線２３３Ｂは、ドレインコンタクト２２４を介して評価用素子２２０のドレイン２２１に接続されている。
【００２６】
なお、ＴＥＧ２０が、評価用素子２１０および２２０と同様のＭＯＳＦＥＴ構造の評価用素子を更に含む場合には、これの評価用素子は、評価用素子２１０および２２０と共にゲート電極パッド２０１およびソース電極パッド２０２を共有し且つゲートがヒューズ部を介してゲート配線２３１に接続される。
【００２７】
ここで、図３は、比較例に係るＴＥＧ２０Ｘの構成を示す図である。比較例に係るＴＥＧ２０Ｘは、本発明の実施形態に係るＴＥＧ２０と同様、評価用素子２１０および２２０を有する。一方、比較例に係るＴＥＧ２０Ｘは、ヒューズ部を有していない点において本発明の実施形態に係るＴＥＧ２０と異なる。
【００２８】
比較例に係るＴＥＧ２０Ｘにおいて、例えば、評価用素子２１０を対象として、耐圧試験等の破壊試験を行った場合について考える。評価用素子２１０が破壊に至ると、例えば、ゲート電極パッド２０１からゲート配線２３１、分岐配線２１７、評価用素子２１０、ソース配線２３２を経由して、ソース電極パッド２０２に至る過電流Ｉｓが流れることが想定される。過電流Ｉｓの大きさが、ゲート配線２３１またはソース配線２３２の電流容量を超える場合、ゲート配線２３１またはソース配線２３２が溶断するおそれがある。例えば、図３に示す、ゲート配線２３１上の部位Ａまたはソース配線２３２上の部位Ｂにおいて溶断が生じると、ゲート電極パッド２０１およびソース電極パッド２０２を評価用素子２１０と共有する評価用素子２２０の電気特性の測定を行うことが不可能となる。
【００２９】
また、ゲート配線２３１またはソース配線２３２が溶断に至らないとしても、評価用素子２１０および２２０は、ゲート−ソース間が並列接続されていることから、評価用素子２１０のゲート−ソース間がショートモードで破壊した場合には、評価用素子２２０の電気特性の測定が不可能となる。
【００３０】
このように、比較例に係るＴＥＧ２０Ｘにおいては、電極パッドを共有する複数の評価用素子のうちの１つにおいて破壊が生じた場合に、ゲート配線２３１またはソース配線２３２が溶断、またはゲート配線２３１とソース配線２３２とがショート状態となるおそれがあり、これによって、他の評価用素子の電気特性の測定が不可能となる場合がある。
【００３１】
一方、本発明の実施形態に係るＴＥＧ２０において、評価用素子２１０を対象として、耐圧試験等の破壊試験を行った場合について考える。評価用素子２１０が破壊に至ると、例えば、ゲート電極パッド２０１からゲート配線２３１、分岐配線２１７、評価用素子２１０、ソース配線２３２を経由して、ソース電極パッド２０２に至る過電流Ｉｓが流れることが想定される。この場合において、過電流Ｉｓの大きさが、ゲート配線２３１またはソース配線２３２の電流容量を超える場合であっても、過電流Ｉｓがヒューズ部２１８を流れ、これによってヒューズ部２１８が溶断するので、過電流Ｉｓを直ちに遮断することができる。これにより、ゲート配線２３１またはソース配線２３２の溶断を防止することができる。また、評価用素子２１０のゲート−ソース間がショートモードで破壊した場合でも、ヒューズ部２１８が溶断することで、評価用素子２１０のゲートをゲート配線２３１から切り離すことができる。これにより、評価用素子２２０の電気特性の測定が不可能となることを防止することができる。
【００３２】
以上の説明から明らかなように、本発明の実施形態に係るＴＥＧ２０は、製品部分である半導体チップ１１内に形成された複数種の半導体素子の各々を模擬した複数の評価用素子２１０および２２０を含んでいる。従って、ＴＥＧ２０に含まれる評価用素子２１０および２２０の電気特性を測定することで、半導体チップ１１内に形成された各種半導体素子の電気特性を推定することができる。
【００３３】
また、ＴＥＧ２０は、半導体ウエハ１０内において、スクライブライン１２上に設けられている。これにより、半導体ウエハ１０に形成できる半導体チップ１１の数を最大とすることができる。また、ＴＥＧ２０は、半導体ウエハ１０の面内の中央部、上下方向における両端部、左右方向における両端部に分散配置されている。半導体ウエハ１０の面内位置によって電気特性がばらつくことが想定されるところ、ＴＥＧ２０を半導体ウエハ１０の面内において分散配置することで、半導体ウエハ１０の面内の各位置における電気特性を測定することが可能となる。
【００３４】
また、ＴＥＧ２０に含まれる複数の評価用素子２１０および２２０は、ゲート電極パッド２０１およびソース電極パッド２０２を共有している。このように、ＴＥＧ２０に含まれる複数の評価用素子において、電極パッドを共有することで、ＴＥＧ２０内における電極パッドの数を減らすことができ、ＴＥＧ２０の占有面積を抑えることができる。ＴＥＧ２０の占有面積を抑えることで、ダイシングに必要な最小幅で形成されるスクライブライン１２上にＴＥＧ２０を配置することが容易となる。
【００３５】
また、ＴＥＧ２０に含まれる複数の評価用素子２１０、２２０の各ゲートは、それぞれヒューズ部２１８、２２８を介してゲート配線２３１に接続されている。これにより、いずれかの評価用素子に対する試験または測定において、ゲート配線２３１を経由して当該評価用素子に流れ込む過電流を、ヒューズ部の溶断によって遮断することができる。これにより過電流によるゲート配線２３１またはソース配線２３２の溶断を防止することができ、他の評価用素子の電気特性の測定が不可能となることを防止することができる。また、いずれかの評価用素子に対する試験または測定において、当該評価用素子のゲート−ソース間がショートモードで破壊した場合でも、当該評価用素子に接続されたヒューズ部が溶断することで、当該評価用素子のゲートをゲート配線２３１から切り離すことができる。これにより、他の評価用素子の電気特性の測定が不可能となることを防止することができる。
【００３６】
以下に、本発明の実施形態に係るＴＥＧ２０の設計方法について説明する。図４は、ＴＥＧ２０の設定手順の一例を示すフロー図である。
【００３７】
ステップＳ１において、ＴＥＧ２０に含まれる評価用素子としての複数の半導体素子を配置する。ＴＥＧ２０は、製品チップである半導体チップ１１内に設けられた複数種の半導体素子の各々を模擬した評価用素子２１０および２２０を含む複数の半導体素子を備える。本ステップＳ１において、ＴＥＧ２０に含まれる複数の半導体素子の各々の配置を定める。
【００３８】
ステップＳ２において、ＴＥＧ２０に含まれる電極パッドを配置する。すなわち、評価用素子２１０および２２０を含む複数の半導体素子の各端子に対して外部から電位を与えるためのゲート電極パッド２０１、ソース電極パッド２０２およびドレイン電極パッド２０３Ａ、２０３Ｂなどの各種電極パッドの配置を定める。
【００３９】
ステップＳ３において、ステップＳ１において配置した複数の半導体素子のうち、ゲート電極パッド２０１およびソース電極パッド２０２を共有するものとして選択された複数の半導体素子の各々のゲートに、各々の一端が接続される複数のヒューズ部を配置する。
【００４０】
ステップＳ４において、複数のヒューズ部の各々の他端に接続されると共にゲート電極パッド２０１に接続されるゲート配線２３１を配置することにより、複数のヒューズ部の各々の他端を、ゲート配線２３１を介してゲート電極パッド２０１に接続する。
【００４１】
ステップＳ５において、ステップＳ１において配置した複数の半導体素子のうち、ゲート電極パッド２０１およびソース電極パッド２０２を共有するものとして選択された複数の半導体素子の各々のソースに接続されると共にソース電極パッド２０２に接続されるソース配線２３２を配置することにより、当該選択された複数の半導体素子の各々のソースを、ソース配線２３２を介してソース電極パッド２０２に接続する。
【００４２】
ステップＳ６において、ドレイン配線２３３Ａ、２３３Ｂを含むドレイン配線を配置することにより、ステップＳ１において配置した複数の半導体素子のうち、ゲート電極パッド２０１およびソース電極パッド２０２を共有するものとして選択された複数の半導体素子の各々のドレインを、ドレイン配線を介して対応するドレイン電極パッドに接続する。
【００４３】
以上のように、本発明の実施形態に係るＴＥＧ２０によれば、１つの評価用素子の破壊に伴って、他の評価用素子の評価が不可能となる状況の発生を防止することができる。
【００４４】
なお、本実施形態では、複数の評価用素子が、ゲート電極パッドおよびソース電極パッドを共有する場合を例示したが、この態様に限定されるものではない。複数の評価用素子が、ゲート電極パッドおよびドレイン電極パッドを共有していてもよい。また、複数の評価用素子が、ソース電極パッドおよびドレイン電極パッドを共有していてもよい。また、複数の評価用素子が、ゲート電極パッド、ソース電極パッドおよびドレイン電極パッドのうちのいずれか１つを共有していてもよい。
【００４５】
また、本実施形態では、複数の評価用素子各々のゲートとゲート配線との間にヒューズ部を設ける場合を例示したが、この態様に限定されるものではない。複数の評価用素子でソース電極パッドを共有する場合には、複数の評価用素子各々のソースとソース配線との間にヒューズ部を設けてもよい。また、複数の評価用素子でドレイン電極パッドを共有する場合には、複数の評価用素子各々のドレインと、ドレイン電極パッドに接続された共通のドレイン配線との間にヒューズ部を設けてもよい。
【００４６】
また、本実施形態では、ＴＥＧ２０をスクライブライン１２上に設ける場合を例示したが、半導体チップ１１と同様、ＴＥＧ２０を、スクライブライン１２で囲まれる領域内に設けてもよい。この場合、半導体ウエハ１０内に形成できる半導体チップ１１の数が減少する。また、ＴＥＧ２０を、半導体チップ１１内に収容してもよい。
【００４７】
半導体チップ１１は、複数の半導体素子からなる集積回路を構成するものである場合を例示したが、半導体チップ１１は、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のディスクリートのパワーデバイスを構成するものであってもよい。
【符号の説明】
【００４８】
１０  半導体ウエハ
１１  半導体チップ
１２  スクライブライン
２０  ＴＥＧ
２０１  ゲート電極パッド
２０２  ソース電極パッド
２０３Ａ、２０３Ｂ  ドレイン電極パッド
２１０、２２０  評価用素子
２１８、２２８  ヒューズ部
２３１  ゲート配線
２３２  ソース配線
２３３Ａ、２３３Ｂ  ドレイン配線
【図１】
2018067574.tif 000003
【図２】
2018067574.tif 000004
【図３】
2018067574.tif 000005
【図４】
2018067574.tif 000006