(57)【要約】【課題】書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルと、一端が第１及び第２メモリセルにそれぞれ接続された第１及び第２選択トランジスタと、第１及び第２選択トランジスタの他端にそれぞれ接続された第１及び第２ビット線と、第１及び第２選択トランジスタに接続された選択線と、を含む。書き込み動作は、第１及び第２プログラムループを含む。ワード線にプログラムパルスが印加されている間に、第１ビット線には第１電圧が印加され、第２ビット線には第２電圧が印加され、選択線には第３電圧が印加される。ワード線にプログラムパルスが印加される前に、第２ビット線には第２電圧が印加され、選択線には第４電圧が印加される。選択線に第４電圧が印加される長さは、第１プログラムループよりも第２プログラムループの方が長い。【選択図】図８
2018113084.tif 000002
【特許請求の範囲】
【請求項１】
不揮発にデータを保持することが可能な第１及び第２メモリセルトランジスタと、
一端が前記第１メモリセルトランジスタの一端に接続された第１選択トランジスタと、
一端が前記第２メモリセルトランジスタの一端に接続された第２選択トランジスタと、
前記第１選択トランジスタの他端に接続された第１ビット線と、
前記第２選択トランジスタの他端に接続された第２ビット線と、
前記第１及び第２メモリセルトランジスタのゲートに接続された第１ワード線と、
前記第１及び第２選択トランジスタのゲートに接続された第１セレクトゲート線と、
を備え、
書き込み動作は、第１プログラムループと前記第１プログラムループに続く第２プログラムループとを含み、
前記第１及び第２プログラムループは、前記第１ワード線にプログラムパルスを印加するプログラム動作と、ベリファイ動作とを含み、
前記書き込み動作は、
前記第１及び第２プログラムループの前記プログラム動作において、
前記第１ワード線に前記プログラムパルスが印加されている間に、前記第１ビット線には第１電圧が印加され、前記第２ビット線には前記第１電圧よりも高い第２電圧が印加され、前記第１セレクトゲート線には前記第２電圧よりも高い第３電圧が印加され、
前記第１ワード線に前記プログラムパルスが印加される前に、前記第２ビット線には前記第２電圧が印加され、前記第１セレクトゲート線には前記第３電圧よりも高い第４電圧が印加され、前記第１セレクトゲート線に前記第４電圧が印加される長さは、前記第１プログラムループよりも前記第２プログラムループの方が長い、半導体記憶装置。
【請求項２】
不揮発にデータを保持することが可能な第１及び第２メモリセルトランジスタと、
一端が前記第１メモリセルトランジスタの一端に接続された第１選択トランジスタと、
一端が前記第２メモリセルトランジスタの一端に接続された第２選択トランジスタと、
前記第１選択トランジスタの他端に接続された第１ビット線と、
前記第２選択トランジスタの他端に接続された第２ビット線と、
前記第１及び第２メモリセルトランジスタのゲートに接続された第１ワード線と、
前記第１及び第２選択トランジスタのゲートに接続された第１セレクトゲート線と、
を備え、
書き込み動作は、第１プログラムループと前記第１プログラムループに続く第２プログラムループとを含み、
前記第１及び第２プログラムループは、前記第１ワード線にプログラムパルスを印加するプログラム動作と、ベリファイ動作とを含み、
前記第１及び第２プログラムループの前記プログラム動作において、
前記第１ワード線に前記プログラムパルスが印加されている間に、前記第１ビット線には第１電圧が印加され、前記第２ビット線には前記第１電圧よりも高い第２電圧が印加され、前記第１セレクトゲート線には前記第２電圧よりも高い第３電圧が印加され、
前記第２プログラムループの前記プログラム動作において、
前記第１ワード線に前記プログラムパルスが印加される前に、前記第２ビット線には前記第２電圧が印加され、前記第１セレクトゲート線には前記第３電圧よりも高い第４電圧が印加され、
前記第１プログラムループの前記プログラム動作において、前記第１ワード線に前記プログラムパルスが印加される前に、前記第１セレクトゲート線に前記第４電圧が印加されない、半導体記憶装置。
【請求項３】
前記書き込み動作を実行するコントローラをさらに備え、
前記コントローラは、前記プログラムパルスの電圧値に基づいて、前記第１プログラムループから前記第２プログラムループに移行する、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記書き込み動作を実行するコントローラをさらに備え、
前記書き込み動作において前記コントローラは、実行したプログラムループの回数に基づいて、前記第１プログラムループから前記第２プログラムループに移行する、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項５】
前記書き込み動作を実行するコントローラをさらに備え、
前記書き込み動作において前記コントローラは、前記ベリファイ動作をパスしたことに基づいて、前記第１プログラムループから前記第２プログラムループに移行する、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項６】
不揮発にデータを保持することが可能な第３メモリセルトランジスタと、
一端が前記第３メモリセルトランジスタの一端に接続され、他端が前記第１ビット線に接続された第３選択トランジスタと、
前記第３選択トランジスタのゲートに接続された第２セレクトゲート線と、
をさらに備え、
前記プログラム動作において、前記第１ワード線に前記プログラムパルスが印加される前に、前記第１セレクトゲート線に前記第４電圧が印加される場合に、前記第１セレクトゲート線に前記第４電圧が印加されている間に前記第１ビット線に前記第２電圧が印加され、前記第１セレクトゲート線の電圧が前記第４電圧から前記第１電圧に下降した後に、前記第１ビット線の電圧が前記第２電圧から前記第１電圧に下降する、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項７】
不揮発にデータを保持することが可能な第３メモリセルトランジスタと、
一端が前記第３メモリセルトランジスタの一端に接続され、他端が前記第１ビット線に接続された第３選択トランジスタと、
前記第３メモリセルトランジスタのゲートに接続された第２ワード線と、
をさらに備え、
前記コントローラは、前記第１ワード線を選択した書き込み動作と、前記第２ワード線を選択した書き込み動作とで、前記第１プログラムループから前記第２プログラムループに移行する条件を異なる設定にすることが可能な、
請求項３乃至請求項５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの信頼性を向上することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１及び第２メモリセルと、一端が第１及び第２メモリセルの一端にそれぞれ接続された第１及び第２選択トランジスタと、第１及び第２選択トランジスタの他端にそれぞれ接続された第１及び第２ビット線と、第１及び第２メモリセルのゲートに接続されたワード線と、第１及び第２選択トランジスタのゲートに接続された第１セレクトゲート線と、を含む。書き込み動作は、第１プログラムループと第１プログラムループに続く第２プログラムループとを含む。第１及び第２プログラムループは、第１ワード線にプログラムパルスを印加するプログラム動作と、ベリファイ動作とを含む。プログラム動作において、ワード線にプログラムパルスが印加されている間に、第１ビット線には第１電圧が印加され、第２ビット線には第１電圧よりも高い第２電圧が印加され、第１セレクトゲート線には第２電圧よりも高い第３電圧が印加され、ワード線にプログラムパルスが印加される前に、第２ビット線には第２電圧が印加され、第１セレクトゲート線には第３電圧よりも高い第４電圧が印加される。第１セレクトゲート線に第４電圧が印加される長さは、第１プログラムループよりも第２プログラムループの方が長い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布。
【図４】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
【図５】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。
【図６】第１実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図７】第１実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図８】第１実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図９】第２実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図１０】第２実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図１１】第３実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図１２】第４実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図１３】第５実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図１４】第６実施形態に係る半導体記憶装置における書き込み動作の波形図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、実施形態の技術的思想を具体化するための装置や方法を例示するものである。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【００１０】
［１−１］構成
［１−１−１］半導体記憶装置１０の構成
まず、図１を用いて半導体記憶装置１０の構成について説明する。図１には、半導体記憶装置１０のブロック図が示されている。半導体記憶装置１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。
【００１１】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、各メモリセルにおいて、２ビット以上のデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用してデータを保持することが出来る。本実施形態は、メモリセルに２ビットのデータを記憶させる場合を例に説明する。
【００１２】
センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力する。またセンスアンプモジュール１２は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１３】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線と非選択のワード線に対してそれぞれ所望の電圧を印加する。
【００１４】
入出力回路１４は、外部のコントローラとの間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
【００１５】
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。ステータスレジスタ１５Ａは、ステータス情報ＳＴＳを保持する。ステータス情報ＳＴＳは、例えばシーケンサ１７の動作状態を示す情報を含む。アドレスレジスタ１５Ｂは、入出力回路１４からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に転送する。コマンドレジスタ１５Ｃは、入出力回路１４からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、シーケンサ１７が各種動作を実行する。
【００１６】
ロジック制御回路１６は、外部のコントローラから各種制御信号を受信し、入出力回路１４及びシーケンサ１７を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８の入力及び出力を入出力回路１４に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態するための信号である。
【００１７】
シーケンサ１７は、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５Ｃから転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路１９等を制御し、データの書き込み動作、読み出し動作等を実行する。また、シーケンサ１７は図示せぬカウンタを備えている。このカウンタは書き込み動作時に使用され、後述するプログラムループが繰り返された回数をカウントするものである。
【００１８】
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成し、この信号ＲＢｎを外部のコントローラに送信する。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。
【００１９】
電圧生成回路１９は、シーケンサ１７の指示に基づいて所望の電圧を生成する。そして電圧生成回路１９は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３に供給する。
【００２０】
［１−１−２］メモリセルアレイ１１の構成
次に、図２を用いてメモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を備えている。
【００２１】
ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられている。ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されず、任意の数にすることが出来る。
【００２２】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００２３】
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロックＢＬＫ内で同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。さらに、同一列にある選択トランジスタＳＴ１のドレインは、複数のブロックＢＬＫ間で共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同一ブロック内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。さらに、選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間で共通接続されている。
【００２４】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合を“ページ”と呼ぶ。従って、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させる場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には、２ページ分のデータが記憶される。
【００２５】
尚、以上で説明したメモリセルトランジスタＭＴの閾値分布は、例えば図３に示すものとなる。図３には、２ビットデータを保持するメモリセルトランジスタＭＴの閾値分布、及びベリファイ時に用いる電圧が示されている。図３の縦軸及び横軸はそれぞれ、メモリセルトランジスタＭＴの数及び閾値電圧Ｖthに対応している。
【００２６】
メモリセルトランジスタＭＴが２ビットのデータを保持する場合、その閾値電圧の分布は、図３に示すように４個に分かれる。この４個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと呼ぶ。そして、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布にはそれぞれ、例えば“１１”データ、“０１”データ、“００”データ、及び“１０”データが割り当てられる。尚、閾値分布に対するデータの割り付けはこれに限定されず、種々変更が可能である。
【００２７】
図３に示すベリファイ電圧ＡＶ、ＢＶ、及びＣＶはそれぞれ、書き込み動作時における“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイに用いられる。読み出し電圧Ｖreadは、読み出し電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴが、保持するデータに依らずにオンする電圧である。これらの電圧値の関係は、ＡＶ＜ＢＶ＜ＣＶ＜Ｖreadである。
【００２８】
“１１”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ未満であり、データの消去状態に相当する。“０１”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ以上であり且つＢＶ未満である。“００”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＶ以上であり且つＣＶ未満である。“１０”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＶ以上である。
【００２９】
尚、データの書き込み及び読み出しは、ページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。読み出し動作の際には、読み出し対象のメモリセルトランジスタＭＴの閾値電圧がどのレベルに含まれるか判定される。この判定のために、種々の読み出し電圧が定められている。あるメモリセルトランジスタＭＴが“ＥＲ”レベルの閾値電圧を有するか“Ａ”レベル以上の閾値電圧を有するかを判定するための電圧は、“ＥＲ”レベルの高い方の裾と“Ａ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ａ”レベル以下の閾値電圧を有するか“Ｂ”レベル以上の閾値電圧を有するかを判定するための電圧は、“Ａ”レベルの高い方の裾と“Ｂ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｂ”レベル以下の閾値電圧を有するか“Ｃ”レベルの閾値電圧を有するかを判定するための電圧は、“Ｂ”レベルの高い方の裾と“Ｃ”レベルの低い方の裾との間に設定される。
【００３０】
次に、図４を用いてメモリセルアレイ１１の断面構造について説明する。図４にはメモリセルアレイ１１の断面図と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図４では層間絶縁膜を省略して示している。図４に示すように半導体記憶装置１０は、Ｐ型ウェル領域２０、配線層２１〜２６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。
【００３１】
Ｐ型ウェル領域２０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域２０の上方には、配線層２１〜２３が順に積層されている。この配線層２１〜２３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。つまり配線層２１〜２３の層数はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤの本数に対応している。
【００３２】
尚、セレクトゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する配線層２１及び２３は、図４に示すように複数設けられても良い。また、配線層２１〜２３は、Ｘ方向とＹ方向に広がった板状に設けられている。
【００３３】
複数の半導体ピラーＭＨは、配線層２３の上面からＰ型ウェル領域２０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層２１〜２３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜２７、絶縁膜（電荷蓄積層）２８、及びトンネル酸化膜２９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜２９より内側には、導電性の材料を含む半導体材料３０が埋め込まれている。尚、半導体ピラーＭＨのトンネル酸化膜２９より内側は、複数の材料により構成されていても良い。
【００３４】
配線層２３及び半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層２４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
【００３５】
配線層２３及び２４の間には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層２５及び２６が形成されている。配線層２５は、コンタクトプラグＬＩを介して、ウェル領域２０の表面内に形成されたｎ＋不純物拡散領域３１に接続されている。配線層２６は、コンタクトプラグＬＩを介して、ウェル領域２０の表面内に形成されたｐ＋不純物拡散領域３２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。
【００３６】
以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。
【００３７】
また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層２３は、ストリングユニットＳＵ間で分離される。
【００３８】
尚、最下層の配線層２１及びトンネル酸化膜２９は、ｎ＋型不純物拡散領域３１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ＋型不純物拡散領域３１間に電流経路が形成される。
【００３９】
また、メモリセルアレイ１１の構成については、その他の構成であってもよい。メモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４０】
［１−１−３］センスアンプモジュール１２の構成
次に、センスアンプモジュール１２の構成について説明する。センスアンプモジュール１２は、ビット線ＢＬ毎に設けられた複数のセンスアンプユニットＳＡＵを備えている。このセンスアンプユニットＳＡＵの回路構成が、図５に示されている。図５に示すようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを備えている。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。
【００４１】
センスアンプ部ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出したデータが“０”であるか“１”であるかを判断する。また書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。図５に示すようにセンスアンプ部ＳＡは、ｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１〜４７、及びキャパシタ４８を備えている。
【００４２】
トランジスタ４０は、一端が電源端子に接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４１は、一端がトランジスタ４０の他端に接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ４２は、一端がノードＣＯＭに接続され、他端が対応するビット線ＢＬに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ４３は、一端がノードＣＯＭに接続され、他端がノードＳＲＣに接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４４は、一端がトランジスタ４０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。トランジスタ４５は、一端がノードＳＥＮに接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４６は、一端が接地端子に接続され、ゲートがノードＳＥＮに接続されている。トランジスタ４７は、一端がトランジスタ４６の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。キャパシタ４８は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが入力される。尚、トランジスタ４０の一端に接続された電源端子には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加される。また、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。
【００４３】
ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが確定させた読み出しデータ、及び書き込み時にラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに転送される。図５に示すようにラッチ回路ＳＤＬは、インバータ５０及び５１、並びにｎチャネルＭＯＳトランジスタ５２及び５３を備えている。
【００４４】
インバータ５０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ５１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ５２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ５３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。尚、ラッチ回路ＬＤＬ及びＵＤＬの回路構成は、以上で説明したラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【００４５】
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に用いられる。つまり入出力回路１４から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡに転送される。また、ラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡのデータは、ラッチ回路ＸＤＬを介して入出力回路１４に転送される。
【００４６】
以上で説明したセンスアンプユニットＳＡＵの構成において、各種制御信号は、例えばシーケンサ１７によって生成される。読み出し動作において、センスアンプ部ＳＡが読み出したデータを確定するタイミングは、信号ＳＴＢがアサートされるタイミングに基づく。また、各種動作においてトランジスタ４２は、信号ＢＬＣに基づいてビット線ＢＬの電圧をクランプする。
【００４７】
尚、センスアンプモジュール１２の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数はこれに限定されず、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
【００４８】
［１−２］半導体記憶装置１０の書き込み動作
次に、半導体記憶装置１０の書き込み動作の概略について説明する。書き込み動作においてシーケンサ１７は、プログラム動作とベリファイ動作との組み合わせであるプログラムループを、プログラム電圧Ｖpgmをインクリメントして繰り返し実行する。
【００４９】
プログラム動作は、選択したワード線ＷＬにプログラム電圧Ｖpgmを印加して、書き込み対象であるメモリセルの閾値電圧を上昇させる動作である。また、プログラム動作では、プログラム電圧を印可する前にプリチャージ動作が実行される。プリチャージ動作とは、書き込み禁止のメモリセルに対応するビット線ＢＬを充電して、対応するＮＡＮＤストリングＮＳのチャネル電位を上昇させる動作である。書き込み禁止のメモリセルは、このプリチャージ動作とプログラム電圧印加時のセルフブースト技術によって、閾値電圧の変動が抑制される。
【００５０】
ベリファイ動作は、メモリセルの閾値電圧が所望の閾値電圧に達したかどうかを判定する読み出し動作である。尚、シーケンサ１７は、ベリファイをパスしたメモリセルに対しては、以降のベリファイ動作においてベリファイ読み出しを実施しない。
【００５１】
そして本実施形態に係る半導体記憶装置１０は、書き込み動作において、プログラムループの繰り返しによりプログラム電圧Ｖpgmが所定の参照電圧Ｖrefを超えると、以降のプログラム動作におけるプリチャージ動作の時間を長くする。
【００５２】
以上で説明した書き込み動作の詳細について、図６〜図８を用いて説明する。図６には書き込み動作のフローチャートが示され、図７及び図８にはプログラム動作時の選択されたブロックＢＬＫに対応するセレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬの波形の具体例が示されている。尚、以下の説明において、選択及び非選択のセレクトゲート線ＳＧＤのことをそれぞれセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselと呼び、選択及び非選択のワード線ＷＬのことをそれぞれワード線ＷＬ_sel及びＷＬ_uselと呼び、書き込み対象及び書き込み禁止のメモリセルに対応するビット線ＢＬのことをそれぞれビット線ＢＬ_prog及びＢＬ_inhと呼ぶ。
【００５３】
図６に示すように、まずシーケンサ１７は第１プログラム動作を実行する（ステップＳ１０）。第１プログラム動作に対応する波形の具体例が、図７に対応している。ここで、図７を用いて第１プログラム動作の詳細について説明する。
【００５４】
図７に示すように、時刻ｔ０以前の初期状態において、ロウデコーダ１３はセレクトゲート線ＳＧＤ及びワード線ＷＬに電圧Ｖssを印加し、センスアンプモジュール１２はビット線ＢＬに電圧Ｖssを印加している。
【００５５】
時刻ｔ０において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhを印加し、センスアンプモジュール１２はビット線ＢＬ_inhに電圧Ｖddを印加する。電圧Ｖsgdhは、選択トランジスタＳＴ１の閾値電圧よりも高い電圧である。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhが印加されると、対応する選択トランジスタＳＴ１がオン状態になり、各ビット線ＢＬと対応するＮＡＮＤストリングＮＳとの間に電流経路が形成される。そしてビット線ＢＬ_inhに電圧Ｖddが印加されることにより、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネル電位が上昇する。
【００５６】
時刻ｔ１において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖssを印加する。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖssが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。フローティング状態になったＮＡＮＤストリングのチャネル電位は、時刻ｔ０及びｔ１間に印加された電圧により上昇した状態を保っている。つまり、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネル電位は、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネル電位よりも高くなっている。
【００５７】
時刻ｔ２において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_selに電圧Ｖsgdを印加し、ワード線ＷＬ_sel及びＷＬ_uselに電圧Ｖpassを印加する。電圧Ｖsgdは、選択トランジスタＳＴ１の閾値電圧よりも高く、電圧Ｖsgdhよりも低い電圧である。電圧Ｖpassは、電圧Ｖpassがゲートに印加されたメモリセルトランジスタＭＴが、保持するデータに依らずにオンする電圧である。セレクトゲート線ＳＧＤ_selに電圧Ｖsgdが印加され、且つビット線ＢＬ_inhに電圧Ｖddが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。そしてワード線ＷＬ_sel及びＷＬ_uselに電圧Ｖpassが印加されると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位が、ワード線ＷＬとのカップリングにより上昇する（セルフブースト技術）。一方で、ビット線ＢＬ_progに対応するＮＡＮＤストリングのチャネル電位は、センスアンプモジュール１２により印加されている電圧Ｖssを維持する。
【００５８】
時刻ｔ３において、ロウデコーダ１３はワード線ＷＬ_selに電圧Ｖpgmを印加する。ワード線ＷＬ_selに電圧Ｖpgmが印加されると、ワード線ＷＬ_selと、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネルとの電位差により、書き込み対象のメモリセルの電荷蓄積層に電子が注入され、メモリセルの閾値電圧が上昇する。一方で、ワード線ＷＬ_selと、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネルとの電位差は、セルフブーストにより小さくなっているため、書き込み禁止のメモリセルにおける閾値電圧の変動は抑制される。
【００５９】
時刻ｔ４において、ロウデコーダ１３はワード線ＷＬ_selに印加している電圧を電圧Ｖpassまで下降させる。
【００６０】
時刻ｔ５において、ロウデコーダ１３はワード線ＷＬ_sel及びＷＬ_uselに印加している電圧を電圧Ｖssまで下降させ、センスアンプモジュール１２はビット線ＢＬinhに印加している電圧を電圧Ｖssまで下降させる。すると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位は、ワード線ＷＬの電圧の下降に伴い下降する。
【００６１】
時刻ｔ６において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_selに印加している電圧を電圧Ｖssまで下降させる。すると、セレクトゲート線ＳＧＤ_selに対応する選択トランジスタＳＴ１がオフ状態になり、初期状態に戻る。そしてシーケンサ１７は、第１プログラム動作を終了して、次の動作に移行する。
【００６２】
以上で説明した時刻ｔ０及び時刻ｔ１間の動作が、プリチャージ動作に対応している。ここで、第１プログラム動作においてプリチャージ動作を実行している時刻ｔ０及び時刻ｔ１間の期間のことを期間Ｔ１と定義する。尚、以下の説明において、プリチャージ動作においてセレクトゲート線ＳＧＤに電圧Ｖsgdhが印加され、且つビット線ＢＬに電圧Ｖddが印加されている時間のことを、プリチャージ時間と呼ぶ。
【００６３】
図６に戻り、次にシーケンサ１７はベリファイ動作を実行する（ステップＳ１１）。具体的には、ワード線ＷＬにベリファイ電圧が印加され、メモリセルの閾値電圧が所望のベリファイ電圧を超えたかどうかが確認される。続けてシーケンサ１７は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントする（ステップＳ１２）。そしてシーケンサ１７は、プログラム電圧Ｖpgmが参照電圧Ｖrefを超えているかどうかを確認する（ステップＳ１３）。尚、ΔＶpgm及び参照電圧Ｖrefは、任意の値に設定することが可能である。
【００６４】
プログラム電圧Ｖpgmが参照電圧Ｖref以下である場合（ステップＳ１３、ＮＯ）、シーケンサ１７は、ステップＳ１０に戻り、第１プログラム動作を含むプログラムループを繰り返す。一方で、プログラム電圧Ｖpgmが参照電圧Ｖrefを超えている場合（ステップＳ１３、ＹＥＳ）、シーケンサ１７は、第２プログラム動作を実行する（ステップＳ１４）。第２プログラム動作に対応する波形の具体例が、図８に対応している。ここで、図８を用いて第２プログラム動作の詳細について説明する。
【００６５】
図８に示すように第２プログラム動作は、図７を用いて説明した第１プログラム動作に対して、プリチャージ動作の長さと、プログラム電圧Ｖpgmの大きさとが異なっている。具体的には、第２プログラム動作においてプリチャージ動作を実行している時刻ｔ０及び時刻ｔ１間の期間のことを期間Ｔ２とすると、期間Ｔ２が期間Ｔ１よりも長く設定されている。つまりプリチャージ時間は、第１書き込み動作よりも第２書き込み動作の方が長い。また、第２プログラム動作は、第１プログラム動作よりも後のプログラムループに含まれるため、第２プログラム動作におけるプログラム電圧Ｖpgmは、第１プログラム動作におけるプログラム電圧Ｖpgmよりも高くなっている。その他の第２プログラム動作の詳細な動作は、第１プログラム動作と同様のため説明を省略する。
【００６６】
図６に戻り、次にシーケンサ１７はベリファイ動作を実行し（ステップＳ１５）、続けて全ての書き込み対象のメモリセルがベリファイをパスしたどうかを確認する（ステップＳ１６）。ベリファイをフェイルしたメモリセルが存在した場合（ステップＳ１６、ＮＯ）、シーケンサ１７は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１７）、ステップＳ１４に戻り、第２プログラム動作を含むプログラムループを繰り返す。全ての書き込み対象のメモリセルがベリファイをパスした場合（ステップＳ１６、ＹＥＳ）、シーケンサ１７は書き込み動作を終了する。
【００６７】
［１−３］第１実施形態の効果
本実施形態に係る半導体記憶装置１０によれば、書き込んだデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
【００６８】
半導体記憶装置の書き込み動作では、書き込み禁止のメモリセルに対応するＮＡＮＤストリングのチャネル電位をセルフブーストで上昇させる前に、プリチャージ動作を実行する場合がある。プリチャージ動作では、センスアンプモジュールが書き込み禁止のビット線に電圧を印可することにより、当該ビット線に対応するＮＡＮＤストリングのチャネル電位を上昇させる。これにより、セルフブーストにより到達するチャネル電位を高くすることが出来、書き込み禁止のメモリセルにおける閾値電圧の上昇を抑制することが出来る。尚、プリチャージ動作によるＮＡＮＤストリングのチャネル電位の上昇量は、プリチャージ時間、すなわちセンスアンプモジュールが書き込み禁止のビット線に電圧を印加している時間に依存している。
【００６９】
また、書き込み動作においてプログラム電圧は、プログラムループの繰り返しに伴い上昇していく。後半のプログラムループでは、プログラム電圧が高くなっているため、書き込み禁止のメモリセルにおけるプログラムディスターブの影響が大きくなる。従って、書き込み動作においてプログラムディスターブの影響を抑制するためには、後半のプログラムループ程、セルフブーストにより到達するチャネル電位をより高くすることが好ましい。つまり、プログラムループの進行に伴い、最適なプリチャージ時間が異なっている。
【００７０】
そこで、本実施形態に係る半導体記憶装置１０は、書き込み動作の途中からプログラム動作におけるプリチャージ時間を長くする。具体的には、プログラム電圧Ｖpgmが高くなった後半のプログラムループにおけるプログラム動作のプリチャージ時間を、プログラム電圧Ｖpgmが低い前半のプログラムループにおけるプログラム動作のプリチャージ時間よりも長くする。
【００７１】
これにより、書き込み禁止のメモリセルに対応するＮＡＮＤストリングＮＳにおけるチャネル電位の上昇量が、前半のプログラムループよりも後半のプログラムループの方が高くなる。つまり、後半のプログラムループにおいてセルフブーストにより到達するチャネル電位が、前半のプログラムループにおいてセルフブーストにより到達するチャネル電位よりも高くなる。その結果、後半のプログラムループの方が、プリチャージ動作及びセルフブーストによって書き込み禁止のメモリセルにおける閾値電圧の上昇を抑制する効果を向上することが出来る。
【００７２】
以上のように本実施形態に係る半導体記憶装置１０は、プログラムディスターブの影響が大きくなる後半のプログラムループにおけるプリチャージ時間を長くしている。従って本実施形態に係る半導体記憶装置１０は、後半のプログラムループにおけるプログラムディスターブの影響を抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
【００７３】
尚、以上の説明においてプリチャージ時間を変更するタイミングは、シーケンサ１７により制御される。例えばシーケンサ１７は、プログラム電圧Ｖpgmが所定の参照電圧Ｖrefを超えたことに基づいて、プログラム動作のプリチャージ時間を変更する。
【００７４】
また、本実施形態に係る半導体記憶装置１０は、書き込み動作の途中でプリチャージ時間の長さを適切な時間に変更することにより、書き込み動作全般で同一のプリチャージ時間を適用する場合よりも書き込み時間を短縮することが出来る。具体的には、プリチャージ動作によるプログラムディスターブ抑制の効果が小さい前半のプログラムループにおいて、プログラム動作のプリチャージ時間を短く設定することによって、書き込んだデータの信頼性を損なうことなく書き込み動作の時間を短縮することが出来る。
【００７５】
［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１０について説明する。本実施形態に係る半導体記憶装置１０は、書き込み動作において前半のプログラムループにおけるプリチャージ動作を省略し、後半のプログラムループからプリチャージ動作を挿入するものである。
【００７６】
［２−１］半導体記憶装置１０の書き込み動作
以下に、図９及び図１０を用いて半導体記憶装置１０の書き込み動作について説明する。図９には本実施形態における書き込み動作のフローチャートが示され、図１０にはプログラム動作時の選択されたブロックＢＬＫに対応するセレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬの波形の具体例が示されている。
【００７７】
図９に示すステップＳ２０〜Ｓ２７の動作はそれぞれ、第１実施形態で図６を用いて説明したステップＳ１０〜Ｓ１７の動作に対応している。そして図９に示す動作と図６に示す動作とでは、実行されるプログラム動作が異なっている。
【００７８】
具体的には、本実施形態に係る書き込み動作は、図６に示す第１プログラム動作を第３プログラム動作に置き換え、第２プログラム動作を第１プログラム動作に置き換えたものと同様である。第３プログラム動作に対応する波形の具体例が、図１０に対応している。ここで、図１０を用いて第３プログラム動作の詳細について説明する。
【００７９】
図１０に示すように、時刻ｔ０以前の初期状態において、ロウデコーダ１３はセレクトゲート線ＳＧＤ及びワード線ＷＬに電圧Ｖssを印加し、センスアンプモジュール１２はビット線ＢＬに電圧Ｖssを印加している。つまり、選択トランジスタＳＴ１はオフ状態であり、対応するＮＡＮＤストリングＮＳのチャネルはフローティング状態になっている。
【００８０】
時刻ｔ０において、センスアンプモジュール１２はビット線ＢＬ_progに対して電圧Ｖddを印加する。そして、ビット線ＢＬ_inhの電圧がＶddまで上昇すると、シーケンサ１７は次の動作に移行する。続く時刻ｔ１〜ｔ５の動作はそれぞれ、第１実施形態で図７を用いて説明した時刻ｔ２〜ｔ６の動作と同様である。つまり第３プログラム動作は、第１実施形態で説明した第１プログラム動作から、プリチャージ動作を省略した動作に対応している。その他の動作は、第１実施形態で説明した書き込み動作と同様のため、説明を省略する。
【００８１】
［２−２］第２実施形態の効果
以上のように本実施形態に係る半導体記憶装置１０は、書き込み動作において、前半のプログラムループではプリチャージ動作を含まない第３プログラム動作を実行し、プログラム電圧Ｖpgmが参照電圧Ｖrefを超えた後のプログラムループではプリチャージ動作を含む第１プログラム動作を実行する。
【００８２】
つまり本実施形態に係る半導体記憶装置１０は、プログラムディスターブの影響が小さい前半のプログラムループにおいてプリチャージ動作を省略し、プログラムディスターブの影響が大きくなる後半のプログラムループからプリチャージ動作を実行している。
【００８３】
これにより本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に書き込んだデータの信頼性を向上する事が出来、さらに第１実施形態で説明した書き込み動作よりも書き込み速度を向上することが出来る。
【００８４】
［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１０について説明する。本実施形態に係る半導体記憶装置１０は、第１実施形態で説明した書き込み動作と第２実施形態で説明した書き込み動作とを組み合わせた書き込み動作を実行するものである。
【００８５】
［３−１］半導体記憶装置１０の書き込み動作
以下に、図１１を用いて半導体記憶装置１０の書き込み動作について説明する。図１１には、本実施形態における書き込み動作のフローチャートが示されている。
【００８６】
図１１に示すステップＳ３０〜Ｓ３３の動作はそれぞれ、第２実施形態で図９を用いて説明したステップＳ２０〜Ｓ２３の動作に対応し、ステップＳ３４〜Ｓ４１の動作はそれぞれ、第１実施形態で図６を用いて説明したステップＳ１０〜Ｓ１７の動作に対応している。そして図１１に示す動作と図６及び図９に示す動作とでは、繰り返されるプログラムループにおいて実行されるプログラム動作が移行する条件が異なっている。
【００８７】
具体的には、本実施形態に係る書き込み動作では、第３プログラム動作から第１プログラム動作に移行する条件として、プログラム電圧Ｖpgmが第１参照電圧Ｖref１を超えているかどうかを確認し、第１プログラム動作から第２プログラム動作に移行する条件として、プログラム電圧Ｖpgmが第２参照電圧Ｖref２を超えているかどうかを確認している。参照電圧Ｖref１及びＶref２は任意の値に設定することが可能であり、第２参照電圧Ｖref２は第１参照電圧Ｖref１よりも大きく設定される。その他の動作は、第１及び第２実施形態で説明した書き込み動作と同様のため、説明を省略する。
【００８８】
［３−２］第３実施形態の効果
以上のように本実施形態に係る半導体記憶装置１０は、書き込み動作において、始めのプログラムループではプリチャージ動作を含まない第３プログラム動作を実行し、プログラム電圧Ｖpgmが第１参照電圧を超えた後のプログラムループではプリチャージ動作を含む第１プログラム動作を実行し、プログラム電圧Ｖpgmが第２参照電圧を超えた後のプログラムループではプリチャージ動作をより長く設定した第２プログラム動作を実行する。
【００８９】
つまり本実施形態に係る半導体記憶装置１０は、書き込み動作において、プログラムループの進行に伴い、プリチャージ動作の有無とプリチャージ時間の長さとを切り替えている。すなわち半導体記憶装置１０は、プログラムディスターブの影響度に応じて、最適なプログラム動作を選択して実行することが出来る。
【００９０】
これにより本実施形態に係る半導体記憶装置１０は、第１及び第２実施形態と同様に書き込んだデータの信頼性を向上する事が出来、さらに第１実施形態で説明した書き込み動作よりも書き込み速度を向上することが出来る。
【００９１】
［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１０について説明する。本実施形態に係る半導体記憶装置１０は、第１実施形態で説明した書き込み動作において、プログラムループの実行回数に基づいてプリチャージ時間を長くするものである。
【００９２】
［４−１］半導体記憶装置１０の書き込み動作
以下に、図１２を用いて半導体記憶装置１０の書き込み動作について説明する。図１２には、本実施形態における書き込み動作のフローチャートが示されている。
【００９３】
図１２に示すステップＳ５１〜Ｓ５４及びＳ５６〜Ｓ５９の動作はそれぞれ、第１実施形態で図６を用いて説明したステップＳ１０〜Ｓ１７の動作に対応している。そして図１２に示す動作には、プログラムループ数をカウントするステップが挿入され、図６及び図９に示す動作に対して、各プログラム動作におけるプリチャージ時間を変更する条件が異なっている。
【００９４】
具体的には、図１２に示すようにまずシーケンサ１７は、内部のカウンタの数値をリセットする（ステップＳ５０）。そしてシーケンサ１７は、第１プログラム動作（ステップＳ５１）及びベリファイ動作（ステップＳ５２）を実行し、続けてプログラム電圧Ｖpgmをインクリメントする（ステップＳ５３）。ここでシーケンサ１７は、カウンタの数値がｋと一致するかどうかを確認する（ステップＳ５４）。尚、数値ｋは、任意の値に設定することが可能である。
【００９５】
カウンタの数値がｋと一致しなかった場合（ステップＳ５４、ＮＯ）、シーケンサ１７はカウンタの数値をインクリメントする。そしてシーケンサ１７は、ステップＳ５１に戻り、第１プログラム動作を含むプログラムループを繰り返す。一方で、カウンタの数値がｋと一致した場合（ステップＳ５４、ＹＥＳ）、シーケンサ１７は、第２プログラム動作を実行する（ステップＳ５６）。以降の動作は、第１実施形態で図６を用いて説明したステップＳ１４〜Ｓ１７の動作と同様のため、説明を省略する。
【００９６】
［４−２］第４実施形態の効果
以上のように本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、書き込み動作の途中からプログラム動作におけるプリチャージ時間を長くしている。そして本実施形態では、プログラムループ数が所定の回数実行されたことに基づいて、シーケンサ１７がプログラム動作のプリチャージ時間を変更する。
【００９７】
これにより本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、書き込んだデータの信頼性を向上することが出来る。
【００９８】
［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１０について説明する。本実施形態に係る半導体記憶装置１０は、第１実施形態で説明した書き込み動作において、プリチャージ時間を変更する条件を、所定のレベルのベリファイパスに基づいて切り替えるものである。
【００９９】
［５−１］半導体記憶装置１０の書き込み動作
以下に、図１３を用いて半導体記憶装置１０の書き込み動作について説明する。図１３には、本実施形態における書き込み動作のフローチャートが示されている。
【０１００】
図１３に示すステップＳ６０〜Ｓ６７及びＳ５６〜Ｓ５９の動作はそれぞれ、第１実施形態で図６を用いて説明したステップＳ１０〜Ｓ１７の動作に対応している。そして図１３に示す動作と図６に示す動作とでは、繰り返されるプログラムループにおいて実行されるプログラム動作が移行する条件が異なっている。
【０１０１】
具体的には、本実施形態に係る書き込み動作では、書き込み対象のページにおいて、特定のレベルのベリファイをパスしたことに基づいて、第１プログラム動作から第２プログラム動作に移行する。その他の動作は、第１実施形態で図６〜図８を用いて説明した動作と同様のため、説明を省略する。
【０１０２】
［５−２］第５実施形態の効果
以上のように本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、書き込み動作の途中からプログラム動作におけるプリチャージ時間を長くしている。そして本実施形態では、ベリファイをパスしたタイミングに基づいて、シーケンサ１７がプログラム動作のプリチャージ時間を変更する。
【０１０３】
これにより本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、書き込んだデータの信頼性を向上することが出来る。
【０１０４】
［６］第６実施形態
次に、第６実施形態に係る半導体記憶装置１０について説明する。本実施形態は、第１実施形態で説明した第１プログラム動作の変形例であり、プリチャージ動作時に選択ビット線ＢＬ_progに電圧を印可する時間を長くするものである。
【０１０５】
［６−１］半導体記憶装置１０の書き込み動作
以下に、図１３を用いて第１プログラム動作の変形例について説明する。図１３には、選択されたブロックＢＬＫに対応するセレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬの波形の具体例が示されている。
【０１０６】
図１３に示すように第１プログラム動作の変形例は、第１実施形態で図７を用いて説明した第１プログラム動作に対して、時刻ｔ０及びｔ１における動作が異なり、さらに時刻ｔ１及びｔ２間の時刻ｔ１ｄにおける動作が追加されている。
【０１０７】
具体的には、時刻ｔ０において、図７に示す第１プログラム動作ではセンスアンプモジュール１２がビット線ＢＬ_progの電圧をＶssに維持していたのに対して、図１３に示す第１プログラム動作の変形例ではセンスアンプモジュール１２がビット線ＢＬ_progに電圧Ｖddを印加している。これにより、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネル電位が上昇する。
【０１０８】
時刻ｔ１において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに対して電圧Ｖssを印加する。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖssが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。つまり本実施形態では、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネル電位が、時刻ｔ０及びｔ１間に印加された電圧により上昇した状態を保っている。そして時刻ｔ１ｄにおいて、センスアンプモジュール１２は、ビット線ＢＬ_progの電圧をＶssに下降させる。
【０１０９】
時刻ｔ２において、セレクトゲート線ＳＧＤ_selに電圧Ｖsgdが印加されると、対応する選択トランジスタＳＴ１がオン状態になる。このとき、ビット線ＢＬ_progの電圧はＶssとされていることから、選択されたストリングユニットＳＵ且つ選択されたＮＡＮＤストリングＮＳのチャネル電位が下降する。これにより、第１実施形態で説明した第１プログラム動作と同じ状態になる。一方で、非選択のストリングユニットＳＵにおけるＮＡＮＤストリングＮＳは、プリチャージ動作によりチャネル電位が上昇した状態を維持している。つまり、第１プログラム動作の変形例では、非選択のストリングユニットＳＵ且つ書き込み対象のビット線ＢＬ_progに対応するＮＡＮＤストリングのチャネル電位が上昇した状態から、ワード線ＷＬとのカップリングによって電位が上昇する。その他の動作は、第１実施形態で説明した第１プログラム動作と同様のため、説明を省略する。
【０１１０】
［６−２］第６実施形態の効果
以上のように本実施形態に係る半導体記憶装置１０は、非選択のストリングユニットＳＵ且つ書き込み対象のビット線ＢＬ_progに対応するＮＡＮＤストリングのチャネル電位が上昇した状態からワード線ＷＬとのカップリングによってチャネル電位が上昇するため、セルフブーストにより到達するチャネル電位を高くすることが出来る。つまり半導体記憶装置１０は、非選択のストリングユニットＳＵ且つ書き込み対象のビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳにおいても、その他の非書き込みのビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳと同程度の、閾値電圧の上昇を抑制する効果を得ることが出来る。
【０１１１】
これにより本実施形態に係る半導体記憶装置１０は、第１実施形態よりも、非選択のストリングユニットＳＵ且つ書き込み対象のビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳにおける書き込んだデータの信頼性を向上することが出来る。
【０１１２】
［６］変形例等
上記実施形態に従った半導体記憶装置１０は、第１及び第２メモリセル＜ＭＴ、図２＞と、一端が第１及び第２メモリセルの一端にそれぞれ接続された第１及び第２選択トランジスタ＜ＳＴ１、図２＞と、第１及び第２選択トランジスタの他端にそれぞれ接続された第１及び第２ビット線＜ＢＬ、図２＞と、第１及び第２メモリセルのゲートに接続された第１ワード線＜ＷＬ、図２＞と、第１及び第２選択トランジスタのゲートに接続された第１セレクトゲート線＜ＳＧＤ、図２＞と、を含む。書き込み動作は、第１プログラムループと第１プログラムループに続く第２プログラムループとを含む。第１及び第２プログラムループは、第１ワード線にプログラムパルスを印加するプログラム動作と、ベリファイ動作とを含む。プログラム動作において、第１ワード線にプログラムパルスが印加されている間に、第１ビット線＜ＢＬ_prog、図７＞には第１電圧＜Ｖss、図７＞が印加され、第２ビット線＜ＢＬ_inh、図７＞には第１電圧よりも高い第２電圧＜Ｖdd、図７＞が印加され、第１セレクトゲート線＜ＳＧＤ_sel、図７＞には第２電圧よりも高い第３電圧＜Ｖsgd、図７＞が印加され、第１ワード線にプログラムパルスが印加される前に、第２ビット線には第２電圧が印加され、第１セレクトゲート線には第３電圧よりも高い第４電圧＜Ｖsgdh、図７＞が印加される。第１セレクトゲート線に第４電圧が印加される長さは、第１プログラムループ＜Ｔ１、図７＞よりも第２プログラムループ＜Ｔ２、図８＞の方が長い。
【０１１３】
これにより、書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
【０１１４】
尚、上記実施形態において、全てのワード線ＷＬで同じ設定を適用した場合を例に説明したが、これに限定されない。例えば半導体記憶装置１０は、ワード線ＷＬ毎にプリチャージ時間を変更する条件を設定しても良い。具体的には、例えば第１実施形態で図６を用いて説明したステップ１３における参照電圧Ｖrefを、ワード線ＷＬ毎に異なる値に設定しても良い。例えば、第４実施形態で図１２を用いて説明したステップ５４における値ｋを、ワード線ＷＬ毎に異なる値に設定しても良い。例えば、第５実施形態で図１３を用いて説明したステップ６３におけるベリファイレベルを、ワード線ＷＬ毎に異なるベリファイレベルに設定しても良い。
【０１１５】
尚、第４及び第５実施形態で説明した書き込み動作における、第１プログラム動作から第２プログラム動作に移行する条件は、第２及び第３実施形態で説明した書き込み動作に適用することが出来る。また、プリチャージ動作の有無及びプリチャージ時間の長さを変更する条件は、可能な限り組み合わせて使用することが出来る。
【０１１６】
尚、第６実施形態で説明した第１プログラム動作の変形例は、第２プログラム動作に対しても同様に適用することも可能である。
【０１１７】
尚、上記実施形態で説明した書き込み動作において、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して３ビット以上のデータを記憶させても良い。このような場合においても、適切な条件を設定することによって、上記実施形態で説明した動作を実現する事が可能である。例えば、第５実施形態に対して、１つのメモリセルに対して３ビットのデータを記憶させる構成を適用する場合、プリチャージ動作の有無及びプリチャージ時間の長さを変更する条件として、“Ｃ”レベル以降のベリファイパスを設定するようにしてもよい。
【０１１８】
尚、上記実施形態においてメモリセルアレイ１１は、メモリセルが半導体基板の上方に三次元に積層された構成で無くても良い。つまり、半導体記憶装置１０のメモリセルアレイ１１は、メモリセルが半導体基板上に二次元に配列された構成であっても良い。
【０１１９】
尚、ステップＳ１６、Ｓ２６、Ｓ４０、Ｓ５８、及びＳ６６において、全ての書き込み対象のメモリセルがベリファイをパスした場合を例に説明したが、これに限定されない。例えばシーケンサ１７は、規定の回数のベリファイにフェイルした場合に、当該ページの書き込み動作がフェイルしたものとみなすようにしても良い。この場合、外部のコントローラには、当該ページの書き込み動作がフェイルした旨の情報が送信される。
【０１２０】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１２１】
尚、上記各実施形態において、  
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
【０１２２】
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
【０１２３】
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
【０１２４】
読み出し動作の時間（ｔＲｅａｄ）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。
【０１２５】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１２６】
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。
【０１２７】
非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
【０１２８】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１２９】
書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
【０１３０】
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
【０１３１】
また、メモリセル間にはエアギャップを形成することができる。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…入出力回路、１５…レジスタ、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…セレクトゲート線、ＳＧＳ…セレクトゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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