(57)【要約】      （修正有）【課題】ジッタのないクロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ，ＣＤＲ）を提供する。【解決手段】クロック遅延回路と、データ遅延回路と、制御回路と、Ｄフリップフロップと、論理回路とを含む位相検出器である。クロック遅延回路は、遅延クロック信号を生成するために、クロック信号を遅延させる。データ遅延回路は、遅延データ信号を生成するために、データ信号を遅延させる。制御回路は、クロック信号および遅延クロック信号に従って、クロック遅延回路の遅延時間およびデータ遅延回路の遅延時間を調整する。Ｄフリップフロップは、データ信号とクロック信号に従って、レジスタ信号を生成する。論理回路は、クロックデータリカバリ回路のチャージポンプを制御するために、データ信号、遅延データ信号およびレジスタ信号に従って、アップ制御信号およびダウン制御信号を生成する。【選択図】図２
2018007225.tif 000002
【特許請求の範囲】
【請求項１】
データ信号に従ってクロック信号を生成するクロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ，ＣＤＲ）回路で使用される位相検出器であって、
第１の遅延クロック信号を生成するために、前記クロック信号を遅延させ、その遅延時間は、第１の制御信号および第２の制御信号に従って調節可能であるクロック遅延回路と、
第１の遅延データ信号を生成するために、前記データ信号を遅延させ、その遅延時間は、前記第１の制御信号および前記第２の制御信号に従って調節可能であるデータ遅延回路と、
前記クロック信号および前記第１の遅延クロック信号に従って前記第１の制御信号および前記第２の制御信号を生成する第１の制御回路と、
前記データ信号および前記クロック信号に従ってレジスタ信号を生成するメインＤフリップフロップと、
前記ＣＤＲ回路のチャージポンプを制御するために、前記データ信号、前記第１の遅延データ信号および前記レジスタ信号に従ってアップ制御信号およびダウン制御信号を生成する論理回路と
を備えることを特徴とする位相検出器。
【請求項２】
前記メインＤフリップフロップは、
前記データ信号を受信するデータ端子と、
前記クロック信号を受信するクロック端子と、
前記レジスタ信号を出力する出力端子と
を有することを特徴とする請求項１に記載の位相検出器。
【請求項３】
前記クロック遅延回路および前記データ遅延回路は、それぞれ、ハーフビット時間遅延（Ｈａｌｆ Ｂｉｔ−Ｔｉｍｅ Ｄｅｌａｙ，ＨＢＴＤ）回路を備え、
前記ＨＢＴＤ回路は、複数の遅延ユニットを備え、
前記複数の遅延ユニットは、ＨＢＴＤ入力とＨＢＴＤ出力との間にカスケード接続されて遅延を生成し、前記複数の遅延ユニットの遅延時間は、それぞれ、前記第１の制御信号と前記第２の制御信号に従って調整可能であり、
前記クロック遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記クロック信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延クロック信号を生成し、
前記データ遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記データ信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延データ信号を生成する
ことを特徴とする請求項１に記載の位相検出器。
【請求項４】
前記複数の遅延ユニットは、それぞれ、
制御端子、電源電圧に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１のＰ型トランジスタと、
制御端子、前記第１のノードに結合された第１の端子、および第２のノードに結合された第２の端子を有する第２のＰ型トランジスタと、
制御端子、第３のノードに結合された第１の端子、および前記第２のノードに結合された第２の端子を有する第１のＮ型トランジスタと、
制御端子、接地電圧に結合された第１の端子、および前記第３のノードに結合された第２の端子を有する第２のＮ型トランジスタと、
前記第２のノードに結合された入力端子、および遅延ユニット出力ノードに結合された出力端子を有する第１のインバータとを備え、
前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのうちの一方の前記制御端子は、遅延ユニット入力ノードに結合され、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタの他方の前記制御端子は、前記第１の制御信号に結合され、
前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードに結合され、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタの他方の前記制御端子は、前記第２の制御信号に結合された
ことを特徴とする請求項３に記載の位相検出器。
【請求項５】
前記第１の制御回路は、第１のチューナを備え、
前記第１のチューナは、
前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第４のノードで第１のゲート制御信号を出力する出力端子を有する第１のＯＲゲートと、
第５のノードに結合された制御端子、電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有する第３のＰ型トランジスタと、
前記第５のノードから第１の電流を引き抜く第１の電流シンクと、
前記第５のノードに結合された制御端子、前記電源電圧に結合された第１の端子、および第６のノードに結合された第２の端子を有する第４のＰ型トランジスタと、
前記第４のノードに結合された制御端子、前記第６のノードに結合された第１の端子、および第１の制御ノードに結合された第２の端子を有する第５のＰ型トランジスタと、
前記第１の制御ノードと接地電圧との間に結合され、前記第１の制御ノードは、前記第１の制御信号を出力するように構成される第１のコンデンサと、
前記第１の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第１のスイッチとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項６】
前記第１の制御回路は、第２のチューナを備え、
前記第２のチューナは、
前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第７のノードで第２のゲート制御信号を出力する出力端子を有する第１のＡＮＤゲートと、
第８のノードに結合された制御端子、前記接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有する第３のＮ型トランジスタと、
前記第８のノードに第２の電流を供給する第１の電流源と、
前記第８のノードに結合された制御端子、前記接地電圧に結合された第１の端子、および第９のノードに結合された第２の端子を有する第４のＮ型トランジスタと、
前記第７のノードに結合された制御端子、前記第９のノードに結合された第１の端子、および第２の制御ノードに結合された第２の端子を有する第５のＮ型トランジスタと、
前記第２の制御ノードと前記接地電圧との間に結合され、前記第２の制御ノードは、前記第２の制御信号を出力するように構成される第２のコンデンサと、
前記電源電圧と前記第２の制御ノードとの間に結合され、前記スイッチ制御信号に従って選択的に開閉される第２のスイッチと
を備えることを特徴とする請求項１に記載の位相検出器。
【請求項７】
前記第１の制御回路は、省電力回路をさらに備え、
前記省電力回路は、
第２の省電力信号を受信する制御端子、前記電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有し、前記第２の省電力信号は、所定時間後に低電圧レベルに出力され、前記第３のＰ型トランジスタと前記第４のＰ型トランジスタの両方をオフにする第６のＰ型トランジスタを備える
ことを特徴とする請求項５に記載の位相検出器。
【請求項８】
前記第１の制御回路は、省電力回路をさらに備え、
前記省電力回路は、
第１の省電力信号を受信する制御端子、前記接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有し、前記第１の省電力信号は、所定時間後に高電圧レベルに出力され、前記第３のＮ型トランジスタと前記第４のＮ型トランジスタの両方をオフにする第６のＮ型トランジスタを備える
ことを特徴とする請求項６に記載の位相検出器。
【請求項９】
前記論理回路は、アップ制御組合せ回路を備え、
前記アップ制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第２のＡＮＤゲートと、
反転データ信号を受信する第１の入力端子、反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第３のＡＮＤゲートと、
前記第２のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第３のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第２のＯＲゲートとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項１０】
前記論理回路は、ダウン制御組合せ回路を備え、
前記ダウン制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第４のＡＮＤゲートと、
前記反転データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、前記反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第５のＡＮＤゲートと、
前記第４のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第５のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第３のＯＲゲートとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項１１】
第２の遅延クロック信号を生成するために、前記第１の遅延クロック信号を遅延させ、その遅延時間は、第３の制御信号および第４の制御信号に従って調整可能であるクロック同調回路と、
第２の遅延データ信号を生成するために、前記第１の遅延データ信号を遅延させ、その遅延時間は、前記第３の制御信号および前記第４の制御信号に従って調整可能であるデータ同調回路と、
前記第１の遅延クロック信号および前記第２の遅延クロック信号に従って前記第３の制御信号および前記第４の制御信号を生成する第２の制御回路と
をさらに備え、
前記論理回路は、さらに、前記第２の遅延データ信号に従って前記アップ制御信号および前記ダウン制御信号を生成する
ことを特徴とする請求項１に記載の位相検出器。
【請求項１２】
前記クロック同調回路および前記データ同調回路は、それぞれ、遅延補償回路を備え、
前記遅延補償回路は、
補償出力信号を生成するために、補償入力信号を遅延させる補償遅延ユニットを備え、
前記補償遅延ユニットの遅延時間は、前記第３の制御信号および前記第４の制御信号に従って調節可能であり、
前記クロック同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延クロック信号であり、前記補償出力信号は前記第２の遅延クロック信号であり、
前記データ同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延データ信号であり、前記補償出力信号は前記第２の遅延データ信号である
ことを特徴とする請求項１１に記載の位相検出器。
【請求項１３】
前記補償遅延ユニットは、
制御端子、電源電圧に結合された第１の端子、および第１０のノードに結合された第２の端子を有する第７のＰ型トランジスタと、
制御端子、前記第１０のノードに結合された第１の端子、および第１１のノードに結合された第２の端子を有する第８のＰ型トランジスタと、
制御端子、第１２のノードに結合された第１の端子、および前記第１１のノードに結合された第２の端子を有する第７のＮ型トランジスタと、
制御端子、接地電圧に結合された第１の端子、および前記第１２のノードに結合された第２の端子を有する第８のＮ型トランジスタと、
前記第１１のノードに結合された入力端子、および前記補償出力信号を出力する出力端子を有する第２のインバータとを備え、
前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタの他方の前記制御端子は、前記第４の制御信号に結合され、
前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタの他方の前記制御端子は、前記第３の制御信号に結合された
ことを特徴とする請求項１２に記載の位相検出器。
【請求項１４】
前記第２の制御回路は、スローコントローラを備え、
前記スローコントローラは、
データ端子、反転された第１の遅延クロック信号を受信するクロック端子、第１のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有し、前記反転された第１の遅延クロック信号は、前記第１の遅延クロック信号に対して相補的な論理レベルを有する第５のＤフリップフロップと、
データ端子、前記第１の遅延クロック信号を受信するクロック端子、第２のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有する第６のＤフリップフロップとを備える
ことを特徴とする請求項１１に記載の位相検出器。
【請求項１５】
前記第２の制御回路は、第３のチューナをさらに備え、
前記第３のチューナは、
前記第２の遅延クロック信号を受信する第１の入力端子、反転された第１のスロー信号を受信する第２の入力端子、反転された第２のスロー信号を受信するための第３の入力端子、および第３のゲート制御信号を出力する出力端子を有し、前記反転された第１のスロー信号は、前記第１のスロー信号に対して相補的な論理レベルを有し、前記反転された第２のスロー信号は、前記第２のスロー信号に対して相補的な論理レベルを有する第６のＡＮＤゲートと、
前記第３のゲート制御信号に結合された制御端子、第１の端子、および第３の制御ノードに結合された第２の端子を有し、第３の電流を、前記第１の端子から引き抜く第１１のＮ型トランジスタと、
前記第３の制御ノードと前記接地電圧との間に結合され、前記第３の制御ノードは、前記第３の制御信号を出力するように構成される第３のコンデンサと、
電源電圧と前記第３の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第３のスイッチと
を備えることを特徴とする請求項１４に記載の位相検出器。
【請求項１６】
前記第２の制御回路は、第４のチューナをさらに備え、
前記第４のチューナは、
前記第２の遅延クロック信号を受信する第１の入力端子、前記第１のスロー信号を受信する第２の入力端子、前記第２のスロー信号を受信する第３の入力端子、および第１６のノードで第４のゲート制御信号を出力する出力端子を有する第２のＮＡＮＤゲートと、
前記第４のゲート制御信号に結合された制御端子、第１の端子、および第４の制御ノードに結合された第２の端子を有し、第４の電流が前記第１の端子に供給される第１１のＰ型トランジスタと、
前記第４の制御ノードと前記接地電圧との間に結合され、前記第４の制御ノードが前記第４の制御信号を出力するように構成される第４のコンデンサと、
前記第４の制御ノードと前記接地電圧との間に結合され、前記スイッチ制御信号に従って選択的に開閉される第４のスイッチと
を備えることを特徴とする請求項１４に記載の位相検出器。
【請求項１７】
前記論理回路は、アップ制御組合せ回路を備え、
前記アップ制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第７のＡＮＤゲートと、
反転データ信号を受信する第１の入力端子、反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第８のＡＮＤゲートと、
前記第７のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第８のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第４のＯＲゲートと
を備えることを特徴とする請求項１１に記載の位相検出器。
【請求項１８】
前記論理回路は、ダウン制御組合せ回路を備え、
前記ダウン制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第９のＡＮＤゲートと、
前記反転データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、前記反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第１０のＡＮＤゲートと、
前記第９のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第１０のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第５のＯＲゲートと
を備えることを特徴とする請求項１１に記載の位相検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２０１６年７月６日に出願された出願番号第１５／２０３３９２号の一部継続出願であり、その全体が参照により本明細書に組み込まれる。
【０００２】
本発明は一般に、位相検出器に関し、具体的には、クロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ，ＣＤＲ）回路に使用される位相検出器に関する。
【背景技術】
【０００３】
さまざまなプロトコルを設計する目的は、一連の情報（データ）をある場所から別の場所に転送することである。シリアルデータ通信は、データを高速で送信するためによく使用される。受信器端では、送信されたデータは、付随するタイミング情報の完全性を失うことなく検索されなければならない。この処理は、クロックとデータリカバリである。
【０００４】
しかしながら、従来のＣＤＲ回路は、通常、次のような問題に直面する。第一に、ＣＤＲ回路のチャージポンプは、三角波形の出力電圧のような不安定な出力電圧を有し、その結果、再生クロックに、より多くのジッタが発生する。第二に、前記再生クロックは、前記ＣＤＲ回路のメインＤフリップフロップで発生する非理想的なクロック・ツー・出力遅延（ｃｌｏｃｋ−ｔｏ−ｏｕｔｐｕｔ ｄｅｌａｙ）のために、十分正確ではない。従って、先行技術における上記の問題を解決するための新しい解決策を設計する必要がある。
【発明の概要】
【０００５】
好ましい実施形態では、ＣＤＲ回路に使用される位相検出器に関することが開示される。本発明のＣＤＲ回路は、データ信号に従ってクロック信号を生成するＣＤＲ回路であって、前記ＣＤＲ回路は、第１の遅延クロック信号を生成するために、クロック信号を遅延させ、その遅延時間は、第１の制御信号および第２の制御信号に従って調節可能であるクロック遅延回路と、第１の遅延データ信号を生成するために、データ信号を遅延させ、その遅延時間は、前記第１の制御信号および前記第２の制御信号に従って調節可能であるデータ遅延回路と、前記クロック信号および前記第１の遅延クロック信号に従って前記第１の制御信号および前記第２の制御信号を生成する第１の制御回路と、前記データ信号および前記クロック信号に従ってレジスタ信号を生成するメインＤフリップフロップと、前記ＣＤＲ回路のチャージポンプを制御するために、前記データ信号、前記第１の遅延データ信号および前記レジスタ信号に従ってアップ制御信号およびダウン制御信号を生成する論理回路とを含む。
【０００６】
いくつかの実施形態では、前記メインＤフリップフロップは、前記データ信号を受信するデータ端子と、前記クロック信号を受信するクロック端子と、前記レジスタ信号を出力する出力端子とを有する。
【０００７】
いくつかの実施形態では、前記クロック遅延回路および前記データ遅延回路は、それぞれ、ハーフビット時間遅延（Ｈａｌｆ Ｂｉｔ−Ｔｉｍｅ Ｄｅｌａｙ，ＨＢＴＤ）回路を含み、前記ＨＢＴＤ回路は、複数の遅延ユニットを含み、前記複数の遅延ユニットは、ＨＢＴＤ入力とＨＢＴＤ出力との間にカスケード接続されて遅延を生成し、前記複数の遅延ユニットの遅延時間は、それぞれ、前記第１の制御信号と前記第２の制御信号に従って調整可能であり、前記クロック遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記クロック信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延クロック信号を生成し、前記データ遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記データ信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延データ信号を生成する。
【０００８】
いくつかの実施形態では、前記複数の遅延ユニットは、それぞれ、制御端子、電源電圧に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１のＰ型トランジスタと、制御端子、前記第１のノードに結合された第１の端子、および第２のノードに結合された第２の端子を有する第２のＰ型トランジスタと、制御端子、第３のノードに結合された第１の端子、および前記第２のノードに結合された第２の端子を有する第１のＮ型トランジスタと、制御端子、接地電圧に結合された第１の端子、および前記第３のノードに結合された第２の端子を有する第２のＮ型トランジスタと、前記第２のノードに結合された入力端子、および遅延ユニット出力ノードに結合された出力端子を有する第１のインバータとを含み、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのうちの一方の前記制御端子は、遅延ユニット入力ノードに結合され、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタの他方の前記制御端子は、前記第１の制御信号に結合されて、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのうちの一方の前記制御端子は前記遅延ユニット入力ノードに結合され、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタの他方の前記制御端子は、前記第２の制御信号に結合される。
【０００９】
いくつかの実施形態では、前記第１の制御回路は、第１のチューナを含み、前記第１のチューナは、前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第４のノードで第１のゲート制御信号を出力する出力端子を有する第１のＯＲゲートと、第５のノードに結合された制御端子、電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有する第３のＰ型トランジスタと、前記第５のノードから第１の電流を引き抜く第１の電流シンクと、前記第５のノードに結合された制御端子、前記電源電圧に結合された第１の端子、および第６のノードに結合された第２の端子を有する第４のＰ型トランジスタと、前記第４のノードに結合された制御端子、前記第６のノードに結合された第１の端子、および第１の制御ノードに結合された第２の端子を有する第５のＰ型トランジスタと、前記第１の制御ノードと接地電圧との間に結合され、前記第１の制御ノードは、前記第１の制御信号を出力するように構成される第１のコンデンサと、前記第１の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第１のスイッチとを含む。
【００１０】
いくつかの実施形態では、前記第１の制御回路は、第２のチューナを含み、前記第２のチューナは、前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第７のノードで第２のゲート制御信号を出力する出力端子を有する第１のＡＮＤゲートと、第８のノードに結合された制御端子、前記接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有する第３のＮ型トランジスタと、前記第８のノードに第２の電流を供給する第１の電流源と、前記第８のノードに結合された制御端子、前記接地電圧に結合された第１の端子、および第９のノードに結合された第２の端子を有する第４のＮ型トランジスタと、前記第７のノードに結合された制御端子、前記第９のノードに結合された第１の端子、および第２の制御ノードに結合された第２の端子を有する第５のＮ型トランジスタと、前記第２の制御ノードと前記接地電圧との間に結合され、前記第２の制御ノードは、前記第２の制御信号を出力するように構成される第２のコンデンサと、前記電源電圧と前記第２の制御ノードとの間に結合され、前記スイッチ制御信号に従って選択的に開閉される第２のスイッチとを含む。
【００１１】
いくつかの実施形態では、前記第１の制御回路は、省電力回路をさらに含み、前記省電力回路は、第２の省電力信号を受信する制御端子、前記電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有し、前記第２の省電力信号は、所定時間後に低電圧レベルに出力され、前記第３のＰ型トランジスタと前記第４のＰ型トランジスタの両方をオフにする第６のＰ型トランジスタを含む。
【００１２】
いくつかの実施形態では、前記第１の制御回路は、省電力回路をさらに含み、前記省電力回路は、第１の省電力信号を受信する制御端子、前記接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有し、前記第１の省電力信号は、所定時間後に高電圧レベルに出力され、前記第３のＮ型トランジスタと前記第４のＮ型トランジスタの両方をオフにする第６のＮ型トランジスタを含む。
【００１３】
いくつかの実施形態では、前記論理回路は、アップ制御組合せ回路を含み、前記アップ制御組合せ回路は、前記データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第２のＡＮＤゲートと、反転データ信号を受信する第１の入力端子、反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第３のＡＮＤゲートと、前記第２のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第３のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第２のＯＲゲートとを含む。
【００１４】
いくつかの実施形態では、前記論理回路は、ダウン制御組合せ回路を含み、前記ダウン制御組合せ回路は、前記データ信号を受信する第１の入力端子、前記反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第４のＡＮＤゲートと、前記反転データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、前記反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第５のＡＮＤゲートと、前記第４のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第５のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第３のＯＲゲートとを含む。
【００１５】
いくつかの実施形態では、前記位相検出器は、第２の遅延クロック信号を生成するために、前記第１の遅延クロック信号を遅延させ、その遅延時間は、第３の制御信号および第４の制御信号に従って調整可能であるクロック同調回路と、第２の遅延データ信号を生成するために、前記第１の遅延データ信号を遅延させ、その遅延時間は、前記第３の制御信号および前記第４の制御信号に従って調整可能であるデータ同調回路と、前記第１の遅延クロック信号および前記第２の遅延クロック信号に従って前記第３の制御信号および前記第４の制御信号を生成する第２の制御回路とをさらに含む、前記論理回路は、さらに、前記第２の遅延データ信号に従って前記アップ制御信号および前記ダウン制御信号を生成する。
【００１６】
いくつかの実施形態では、前記クロック同調回路および前記データ同調回路は、それぞれ、遅延補償回路を含み、前記遅延補償回路は、補償出力信号を生成するために、補償入力信号を遅延させる補償遅延ユニットを含み、前記補償遅延ユニットの遅延時間は、前記第３の制御信号および前記第４の制御信号に従ってて調節可能であり、前記クロック同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延クロック信号であり、前記補償出力信号は前記第２の遅延クロック信号であり、前記データ同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延データ信号であり、前記補償出力信号は第２の遅延データ信号である
【００１７】
いくつかの実施形態では、前記補償遅延ユニットは、制御端子、電源電圧に結合された第１の端子、および第１０のノードに結合された第２の端子を有する第７のＰ型トランジスタと、制御端子、前記第１０のノードに結合された第１の端子、および第１１のノードに結合された第２の端子を有する第８のＰ型トランジスタと、制御端子、第１２のノードに結合された第１の端子、および前記第１１のノードに結合された第２の端子を有する第７のＮ型トランジスタと、制御端子、接地電圧に結合された第１の端子、および前記第１２のノードに結合された第２の端子を有する第８のＮ型トランジスタと、前記第１１のノードに結合された入力端子、および前記補償出力信号を出力する出力端子を有する第２のインバータとを含み、前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタの他方の前記制御端子は、前記第４の制御信号に結合され、前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタの他方の前記制御端子は、前記第３の制御信号に結合される。
【００１８】
いくつかの実施形態では、前記第２の制御回路は、スローコントローラを含み、前記スローコントローラは、データ端子、反転された第１の遅延クロック信号を受信するクロック端子、第１のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有し、前記反転された第１の遅延クロック信号は、第１の遅延クロック信号に対して相補的な論理レベルを有する第５のＤフリップフロップと、データ端子、前記第１の遅延クロック信号を受信するクロック端子、第２のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有する第６のＤフリップフロップとを含む。
【００１９】
いくつかの実施形態では、前記第２の制御回路は、第３のチューナをさらに含み、前記第３のチューナは、前記第２の遅延クロック信号を受信する第１の入力端子、反転された第１のスロー信号を受信する第２の入力端子、反転された第２のスロー信号を受信するための第３の入力端子、および第３のゲート制御信号を出力する出力端子を有し、前記反転された第１のスロー信号は、前記第１のスロー信号に対して相補的な論理レベルを有し、前記反転された第２のスロー信号は、前記第２のスロー信号に対して相補的な論理レベルを有する第６のＡＮＤゲートと、前記第３のゲート制御信号に結合された制御端子、第１の端子、および第３の制御ノードに結合された第２の端子を有し、第３の電流を、第１１のＮ型トランジスタの前記第１の端子から引き抜く第１１のＮ型トランジスタと、前記第３の制御ノードと前記接地電圧との間に結合され、前記第３の制御ノードは、前記第３の制御信号を出力するように構成される第３のコンデンサと、電源電圧と前記第３の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第３のスイッチとを含む。
【００２０】
いくつかの実施形態では、前記第２の制御回路は、第４のチューナをさらに含み、前記第４のチューナは、前記第２の遅延クロック信号を受信する第１の入力端子、前記第１のスロー信号を受信する第２の入力端子、前記第２のスロー信号を受信する第３の入力端子、および第１６のノードで第４のゲート制御信号を出力する出力端子を有する第２のＮＡＮＤゲートと、前記第４のゲート制御信号に結合された制御端子、第１の端子、および第４の制御ノードに結合された第２の端子を有し、第４の電流が第１１のＰ型トランジスタの前記第１端子に供給される第１１のＰ型トランジスタと、前記第４の制御ノードと前記接地電圧との間に結合され、前記第４の制御ノードが前記第４の制御信号を出力するように構成される第４のコンデンサと、前記第４の制御ノードと前記接地電圧との間に結合され、前記スイッチ制御信号に従って選択的に開閉される第４のスイッチとを含む。
【００２１】
いくつかの実施形態では、前記論理回路は、アップ制御組合せ回路を含み、前記アップ制御組合せ回路は、前記データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第７のＡＮＤゲートと、反転データ信号を受信する第１の入力端子、反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第８のＡＮＤゲートと、前記第７のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第８のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第４のＯＲゲートとを含む。
【００２２】
いくつかの実施形態では、前記論理回路は、ダウン制御組合せ回路を含み、前記ダウン制御組合せ回路は、前記データ信号を受信する第１の入力端子、前記反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第９のＡＮＤゲートと、前記反転データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、前記反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第１０のＡＮＤゲートと、前記第９のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第１０のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第５のＯＲゲートとを含む。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係るＣＤＲ回路を示す図である。
【００２４】
【図２】図２は、本発明の一実施形態に係る位相検出器を示す図である。
【００２５】
【図３】図３は、本発明の一実施形態に係るＨＢＴＤ回路を示す図である。
【００２６】
【図４】図４は、本発明の一実施形態に係る遅延ユニットを示す図である。
【００２７】
【図５Ａ】図５Ａは、本発明の一実施形態に係る第１のチューナを示す図である。
【００２８】
【図５Ｂ】図５Ｂは、本発明の一実施形態に係る第２のチューナを示す図である。
【００２９】
【図５Ｃ】図５Ｃは、本発明の一実施形態に係る省電力回路を示す図である。
【００３０】
【図６Ａ】図６Ａは、本発明の一実施形態に係るアップ制御組合せ回路を示す図である。
【００３１】
【図６Ｂ】図６Ｂは、本発明の一実施形態に係るダウン制御組合せ回路を示す図である。
【００３２】
【図７Ａ】図７Ａは、本発明の一実施形態に係る第１のチューナおよび第２のチューナの信号波形を示す図である。
【００３３】
【図７Ｂ】図７Ｂは、本発明の一実施形態に係るクロック信号が遅れた場合の位相検出器の信号波形図である。
【００３４】
【図７Ｃ】図７Ｃは、本発明の一実施形態に係るクロック信号が進んだ場合の位相検出器の信号波形の図である。
【００３５】
【図８】図８は、本発明の一実施形態に係る位相検出器を示す図である。
【００３６】
【図９】図９は、本発明の一実施形態に係る遅延補償回路を示す図である。
【００３７】
【図１０】図１０は、本発明の一実施形態に係る遅延ユニットを示す図である。
【００３８】
【図１１Ａ】図１１Ａは、本発明の一実施形態に係るスローコントローラを示す図である。
【００３９】
【図１１Ｂ】図１１Ｂは、本発明の一実施形態に係る第３のチューナを示す図である。
【００４０】
【図１１Ｃ】図１１Ｃは、本発明の一実施形態に係る第４のチューナを示す図である。
【００４１】
【図１２Ａ】図１２Ａは、本発明の一実施形態に係るアップ制御組合せ回路を示す図である。
【００４２】
【図１２Ｂ】図１２Ｂは、本発明の一実施形態に係るダウン制御組合せ回路を示す図である。
【００４３】
【図１３Ａ】図１３Ａは、本発明の一実施形態に係るスローコントローラ、第３のチューナおよび第４のチューナの信号波形図である。
【００４４】
【図１３Ｂ】図１３Ｂは、メインＤフリップフロップにクロック・ツー・出力遅延が発生した場合の位相検出器の信号波形図である。
【００４５】
【図１３Ｃ】図１３Ｃは、本発明の一実施形態に係る位相検出器の信号波形図である。
【発明を実施するための形態】
【００４６】
本発明の目的、特徴および利点を説明するために、本発明の実施形態および図面は、以下のように詳細に説明する。
【００４７】
特定の用語は、特定の構成要素を参照するために、明細書全体および後述の特許請求の範囲で使用される。当業者であれば分かるように、製造業者は、構成要素を異なる名称で参照することができる。この明細書では、名前は異なるが機能は同じ構成要素を区別するつもりはない。以下の説明および特許請求の範囲において、「含む」および「備える」という用語は、非制限的な表現であるため、「包含するが限定されない」という意味に解釈されるべきである。「実質的に」という用語は、その値が許容誤差範囲内にあることを意味する。当業者は、所定の誤差範囲内で技術的問題を解決し、提案された技術的性能を達成することができる。また、「結合」という用語は、間接的または直接的な電気的接続を意味する。従って、一方のデバイスが他のデバイスに結合される場合、その接続は、直接的な電気接続、または他のデバイスおよび接続を介する間接的な電気接続であってもよい。
【００４８】
図１は、本発明の一実施形態に係るＣＤＲ回路１００を示す図である。図１に示すように、前記ＣＤＲ回路１００は、位相検出器１１０と、位相周波数検出器１２０と、ＭＵＸ（マルチプレクサ）１３０と、チャージポンプ１４０と、ループフィルタ１５０と、ＶＣＯ（電圧制御発振器）１６０と、２つの分周器１７１，１７２とを含む。クロック信号ＣＫは、前記ＣＤＲ回路１００によってデータ信号ＤＡから再生されたクロックであってもよい。前記ＣＤＲ回路１００は、２つの異なるモードで動作する。前記データ信号ＤＡは、前記位相検出器１１０と、前記位相周波数検出器１２０の両方に入力される。周波数ロックモードでは、前記ＭＵＸ１３０は、前記データ信号ＤＡの初期データシーケンス（例えば、所望のデータクロックにロックすることを容易にする１０１０１０の交互ビットのシーケンス）中のプリアンブルに従って、前記データ信号ＤＡの周波数にロックするために、前記位相周波数検出器１２０からの入力を受信するように切り替え、下半分の信号ループは、前記位相周波数検出器１２０から前記チャージポンプ１４０および前記ループフィルタ１５０を経て、前記ＶＣＯ１６０まで形成される。一方、実データモードでは、前記ＭＵＸ１３０は、実際のデータに従って前記データ信号ＤＡの周波数にロックするために、前記位相検出器１１０からの入力を受信するように切り替え、上半分の信号ループは、前記位相検出器１１０から前記チャージポンプ１４０および前記ループフィルタ１５０を経て、前記ＶＣＯ１６０まで形成される。理想的には、クロック信号ＣＫの立ち上がりエッジは、対応するデータが正しく読み取られることを確実にするために、データ信号ＤＡのビットパルスの中心点にあるべきである。従来のＣＤＲ回路１００は、多くの場合、特に実データモードの間に、その再生クロックに深刻なジッタの問題を有する。従って、本発明は、チャージポンプ１４０の出力制御電圧ＶＣを安定させるための新規な位相検出器１１０を提案する。前記ＭＵＸ、前記チャージポンプ、前記ループフィルタ、前記ＶＣＯおよび前記分周器の典型的な構造は、当業者には周知であり、ここでは説明を省略する。
【００４９】
図２は、本発明の一実施形態に係る位相検出器２００を示す図である。前記位相検出器２００は、図１の前記ＣＤＲ回路１００に適用することができる。図２に示すように、前記位相検出器２００は、クロック遅延回路２１０と、データ遅延回路２２０と、第１の制御回路２３０と、メインＤフリップフロップ２４０と、論理回路２５０とを含む。クロック信号ＣＫは、前記ＣＤＲ回路１００からの再生クロックであってもよい。前記データ信号ＤＡは、前記ＣＤＲ回路１００への入力データであってもよい。前記クロック遅延回路２１０は、第１の遅延クロック信号ＣＫＤ１を生成するために、前記クロック信号ＣＫを遅延時間τ１だけ遅延させ、前記クロック遅延回路２１０の前記遅延時間τ１は、第１の制御信号ＳＣ１および第２の制御信号ＳＣ２に従って調節可能である。前記データ遅延回路２２０は、第１の遅延データ信号ＤＡＤ１を生成するために、前記データ信号ＤＡを遅延時間τ２だけ遅延させ、前記データ遅延回路２２０の前記遅延時間τ２は、前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２に従って調節可能である。前記第１の制御回路２３０は、前記クロック信号ＣＫおよび第１の遅延クロック信号ＣＫＤ１に従って前記第１の制御信号ＳＣ１および第２の制御信号ＳＣ２を生成する。前記メインＤフリップフロップ２４０は、前記データ信号ＤＡおよび前記クロック信号ＣＫに従ってレジスタ信号ＳＢを生成する。例えば、前記メインＤフリップフロップ２４０は、前記データ信号ＤＡを受信するデータ端子（Ｄ）と、前記クロック信号ＣＫを受信するクロック端子（三角記号）と、前記レジスタ信号ＳＢを出力する出力端子（Ｑ）とを有してもよい。前記論理回路２５０は、前記ＣＤＲ回路１００の前記チャージポンプ１４０を制御するために、前記データ信号ＤＡ、前記第１の遅延データ信号ＤＡＤ１、および前記レジスタ信号ＳＢに従って、アップ制御信号ＵＰおよびダウン制御信号ＤＯＷＮを生成する。なお、前記チャージポンプ１４０の前記出力制御電圧ＶＣの電圧レベルは、前記アップ制御信号ＵＰおよび前記ダウン制御信号ＤＯＷＮによって決定される。
【００５０】
以下の実施形態は、位相検出器２００（または１１０）の構造および回路を説明する。以下の図および説明は、本発明を制限するものではなく、単なる例示であることを理解されたい。
【００５１】
いくつかの実施形態では、前記クロック遅延回路２１０および前記データ遅延回路２２０は、それぞれ、ＨＢＴＤ回路３６０を含む。図３は、本発明の一実施形態に係るＨＢＴＤ回路３６０を示す図である。図３の実施形態では、前記ＨＢＴＤ回路３６０は、第１の遅延ユニット３６１と、第２の遅延ユニット３６２と、第３の遅延ユニット３６３と、第４の遅延ユニット３６４とを含む。前記第１の遅延ユニット３６１は、第２の信号Ｓ２を生成するために、ＨＢＴＤ入力で受信された第１の信号Ｓ１を遅延時間τＤだけ遅延させる。前記第２の遅延ユニット３６２は、第３の信号Ｓ３を生成するために、前記第２の信号Ｓ２を遅延時間τＤだけ遅延させる。前記第３の遅延ユニット３６３は、第４の信号Ｓ４を生成するために、前記第３の信号Ｓ３を遅延時間τＤだけ遅延させる。前記第４の遅延ユニット３６４は、ＨＢＴＤ出力で第５の信号Ｓ５を生成するために、前記第４の信号Ｓ４を遅延時間τＤだけ遅延させる。前記第１の遅延ユニット３６１、前記第２の遅延ユニット３６２、前記第３の遅延ユニット３６３及び前記第４の遅延ユニット３６４のそれぞれの遅延時間τＤは、前記第１の制御信号ＳＣ１及び前記第２の制御信号ＳＣ２に従って調節可能である。前記クロック遅延回路２１０のＨＢＴＤ回路３６０については、前記第１の信号Ｓ１は前記クロック信号ＣＫであり、前記第５の信号Ｓ５は前記第１の遅延クロック信号ＣＫＤ１である。また、前記データ遅延回路２２０のＨＢＴＤ回路３６０については、前記第１の信号Ｓ１は前記データ信号ＤＡであり、前記第５の信号Ｓ５は前記第１の遅延データ信号ＤＡＤ１である。前記ＨＢＴＤ回路３６０は、図３に４つの遅延ユニットが明確に示されるが、他の実施形態では、２，３，５，６，７またはそれ以上の遅延ユニットなど、より多いまたはより少ない遅延ユニットを含むことができることを理解されたい。
【００５２】
図４は、本発明の一実施形態に係る遅延ユニットを示す図である。図４の実施形態では、前記第１の遅延ユニット３６１、前記第２の遅延ユニット３６２、前記第３の遅延ユニット３６３及び前記第４の遅延ユニット３６４は、それぞれ、第１のＰＭＯＳトランジスタ（Ｐ型金属酸化物半導体電界効果トランジスタ）ＭＰ１と、 第２のＰＭＯＳトランジスタＭＰ２と、第１のＮＭＯＳトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ）ＭＮ１と、第２のＮＭＯＳトランジスタＭＮ２と、第１のインバータ４１１とを含む。各遅延ユニットは、遅延ユニット入力ノードＮＤＵＩおよび遅延ユニット出力ノードＮＤＵＯを有する。これらの遅延ユニットが直列に結合される場合、１つの遅延ユニットの前記遅延ユニット入力ノードＮＤＵＩは、その前の遅延ユニットの前記遅延ユニット出力ノードＮＤＵＯに結合されてもよい。例えば、前記第２の遅延ユニット３６２の前記遅延ユニット入力ノードＮＤＵＩは、前記第１の遅延ユニット３６１の前記遅延ユニット出力ノードＮＤＵＯに結合されてもよい、前記第３の遅延ユニット３６３の前記遅延ユニット入力ノードＮＤＵＩは、前記第２の遅延ユニット３６２の前記遅延ユニット出力ノードＮＤＵＯ等に結合されてもよい。前記第１のＰＭＯＳトランジスタＭＰ１は、前記遅延ユニット入力ノードＮＤＵＩに結合された制御端子と、電源電圧ＶＤＤに結合された第１の端子と、第１のノードＮ１に結合された第２の端子とを有する。前記第２のＰＭＯＳトランジスタＭＰ２は、前記第１の制御信号ＳＣ１を受信する制御端子と、前記第１のノードＮ１に結合された第１の端子と、第２のノードＮ２に結合された第２の端子を有する。前記第１のＮＭＯＳトランジスタＭＮ１は、前記第２の制御信号ＳＣ２を受信する制御端子と、第３のノードＮ３に結合された第１の端子と、前記第２のノードＮ２に結合された第２の端子を有する。前記第２のＮＭＯＳトランジスタＭＮ２は、前記遅延ユニット入力ノードＮＤＵＩに結合された制御端子と、接地電圧ＶＳＳに結合された第１の端子と、前記第３のノードＮ３に結合された第２の端子とを有する。前記第１のインバータ４１１は、前記第２のノードＮ２に結合された入力端子と、前記遅延ユニット出力ノードＮＤＵＯに結合された出力端子を有する。前記第２のＰＭＯＳトランジスタＭＰ２および前記第１のＮＭＯＳトランジスタＭＮ１の抵抗値は、前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２に従って調整可能であるので、各遅延ユニットの前記遅延時間τＤは、前記第１の制御回路２３０によって調整可能でありかつ決定される。図４の実施形態では、前記遅延ユニット入力ノードＮＤＵＩが最上位と最下位の両方のトランジスタの制御端子に結合された遅延ユニットの構成を示されるが、他の実施形態では、前記遅延ユニットは、前記遅延ユニット入力ノードＮＤＵＩが、最上位と最下位の両方のトランジスタ以外のトランジスタの制御端子に結合されるなど、他の構成を有してもよい。一般に、前記電源電圧ＶＤＤと前記第２のノードＮ２との間に結合された２つのトランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードＮＤＵＩに結合されてもよく、同時に、前記電源電圧ＶＤＤと前記第２のノードＮ２との間に結合された２つのトランジスタのうちの他方の前記制御端子は、前記第１の制御信号ＳＣ１に結合されてもよい、一般に、前記接地電圧ＶＳＳと前記第２のノードＮ２との間に結合された２つのトランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードＮＤＵＩに結合されてもうよく、同時に、前記接地電圧ＶＳＳと前記第２のノードＮ２との間に結合された２つのトランジスタのうちの他方の制御端子は、前記第２の制御信号ＳＣ２に結合されてもよい。
【００５３】
いくつかの実施形態では、前記第１の制御回路２３０は、第１のチューナ２３１を含む。図５Ａは、本発明の一実施形態に係る第１のチューナ２３１を示す図である。図５Ａの実施形態では、前記第１のチューナ２３１は、第１のＯＲゲート５６１と、第３のＰＭＯＳトランジスタ（Ｐ型金属酸化物半導体電界効果トランジスタ）ＭＰ３と、第４のＰＭＯＳトランジスタＭＰ４と、第５のＰＭＯＳトランジスタＭＰ５と、第１の電流シンク５１１と、第１のコンデンサＣ１と、第１のスイッチ５３１とを含む。前記第１のＯＲゲート５６１は、前記クロック信号ＣＫを受信する第１の入力端子と、前記第１の遅延クロック信号ＣＫＤ１を受信する第２の入力端子と、第４のノードＮ４で第１のゲート制御信号ＳＧ１を出力する出力端子とを有する。前記第３のＰＭＯＳトランジスタＭＰ３は、第５のノードＮ５に結合された制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、前記第５のノードＮ５に結合された第２の端子とを有する。前記第１の電流シンク５１１は、前記第５のノードＮ５から第１の電流を引き抜く。前記第４のＰＭＯＳトランジスタＭＰ４は、前記第３のＰＭＯＳトランジスタＭＰ３と電流ミラーを形成し、前記第５のノードＮ５から引き抜かれた前記第１の電流を第６のノードＮ６にミラーリングするために、前記第５のノードＮ５に結合された制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、前記第６のノードＮ６に結合された第２の端子を有する。前記第５のＰＭＯＳトランジスタＭＰ５は、前記第４のノードＮ４に結合された制御端子と、前記第６のノードＮ６に結合された第１の端子と、第１の制御ノードＮＣ１に結合された第２の端子を有する。前記第１の制御ノードＮＣ１は、前記第１の制御信号ＳＣ１を出力するように構成される。前記第１のコンデンサＣ１は、前記第１の制御ノードＮＣ１と前記接地電圧ＶＳＳとの間に結合される。前記第１のスイッチ５３１は、前記第１の制御ノードＮＣ１と前記接地電圧ＶＳＳとの間に結合される。前記第１のスイッチ５３１は、スイッチ制御信号ＳＳに従って選択的に閉成（導通）または開成（非導通）される。例えば、前記スイッチ制御信号ＳＳが高論理レベルである場合、前記第１のスイッチ５３１は閉じられ、前記スイッチ制御信号ＳＳが低論理レベルである場合、前記第１のスイッチ５３１が開かれる。
【００５４】
いくつかの実施形態では、前記第１の制御回路２３０は、第２のチューナ２３２を含む。図５Ｂは、本発明の一実施形態に係る前記第２のチューナ２３２を示す図である。図５Ｂの実施形態では、前記第２のチューナ２３２は、第１のＡＮＤゲート５４１と、第３のＮＭＯＳトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ）ＭＮ３と、第４のＮＭＯＳトランジスタＭＮ４と、第５のＮＭＯＳトランジスタＭＮ５と、第１の電流源５２１と、第２のコンデンサＣ２と、第２のスイッチ５３２とを含む。前記第１のＡＮＤゲート５４１は、前記クロック信号ＣＫを受信する第１の入力端子と、前記第１の遅延クロック信号ＣＫＤ１を受信する第２の入力端子と、第７のノードＮ７で第２のゲート制御信号ＳＧ２を出力する出力端子とを有する。前記第３のＮＭＯＳトランジスタＭＮ３は、第８のノードＮ８に結合された制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第８のノードＮ８に結合された第２の端子とを有する。前記第１の電流源５２１は、前記第８のノードＮ８に第２の電流を供給する。前記第４のＮＭＯＳトランジスタＭＮ４は、前記第３のＮＭＯＳトランジスタＭＮ３と電流ミラーを形成し、前記第８のノードＮ８に供給される前記第２の電流を第９のノードＮ９にミラーリングするために、前記第８のノードＮ８に結合された制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第９のノードＮ９に結合された第２の端子とを有する。前記第５のＮＭＯＳトランジスタＭＮ５は、前記第７のノードＮ７に結合された制御端子と、前記第９のノードＮ９に結合された第１の端子と、第２の制御ノードＮＣ２に結合された第２の端子とを有する。前記第２の制御ノードＮＣ２は、前記第２の制御信号ＳＣ２を出力するように構成される。前記第２のコンデンサＣ２は、前記第２の制御ノードＮＣ２と前記接地電圧ＶＳＳとの間に結合される。前記第２のスイッチ５３２は、前記電源電圧ＶＤＤと前記第２の制御ノードＮＣ２との間に結合される。前記第２のスイッチ５３２は、前記スイッチ制御信号ＳＳに従って選択的に閉成（導通）または開成（非導通）される。例えば、前記スイッチ制御信号ＳＳが高論理レベルである場合、前記第２のスイッチ５３２は閉じられ、前記スイッチ制御信号ＳＳが低論理レベルである場合、前記第２のスイッチ５３２が開かれる。
【００５５】
まず、前記第１のスイッチ５３１と前記第２のスイッチ５３２は共に一時的に閉じられ、前記第１の制御信号ＳＣ１の電圧レベルは前記接地電圧ＶＳＳに初期化され、前記第２の制御信号ＳＣ２の電圧レベルは前記電源電圧ＶＤＤに初期化される。この時、前記第２のＰＭＯＳトランジスタＭＰ２および前記第１のＮＭＯＳトランジスタＭＮ１は最も低い抵抗を有するので、前記ＨＢＴＤ回路３６０の各遅延ユニットの前記遅延時間τＤは、初期段階で最小化される。次に、同調処理中に、前記ＨＢＴＤ回路３６０の総遅延時間を制御するために、前記第１のスイッチ５３１および前記第２のスイッチ５３２は共に開かれると同時に、開放された状態に維持され、前記第１の制御回路２３０の前記第１のチューナ２３１および前記第２のチューナ２３２は、前記第２のＰＭＯＳトランジスタＭＰ２および前記第１のＮＭＯＳトランジスタＭＮ１の前記抵抗値を調整する前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２の電圧レベルを微調整し始める。理想的には、前記ＨＢＴＤ回路３６０の最終総遅延時間は、前記クロック遅延回路２１０と前記データ遅延回路２２０の両方に対して、ビット時間の半分（即ち、Ｔ／２）に厳密に等しくなるべきである。前記ビット時間Ｔは、前記データ信号ＤＡの１ビットのパルス幅を意味する場合がある。
【００５６】
いくつかの実施形態では、前記第１の制御回路２３０は、省電力回路２３３を含む。図５Ｃは、本発明の一実施形態に係る前記省電力回路２３３を示す図である。図５Ｃの実施形態では、前記省電力回路２３３は、第６のＮＭＯＳトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ）ＭＮ６（図５Ｂ参照）と、第６のＰＭＯＳトランジスタ（Ｐ型金属酸化物半導体電界効果トランジスタ）ＭＰ６（図５Ａ参照）（両方とも図５Ｃには示されていない）と、第１のＮＡＮＤゲート５５１と、第１のＤフリップフロップ５７１と、第２のＤフリップフロップ５７２と、第３のＤフリップフロップ５７３と、第４のＤフリップフロップ５７４とを含む。前記第６のＮＭＯＳトランジスタＭＮ６は、第１の省電力信号ＳＰ１を受信する制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第８のノードＮ８に結合された第２の端子とを有する。前記第６のＰＭＯＳトランジスタＭＰ６は、第２の省電力信号ＳＰ２を受信する制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、前記第５のノードＮ５に結合された第２の端子とを有する。第１のＮＡＮＤゲート５５１は、前記第１のゲート制御信号ＳＧ１を受信する第１の入力端子と、反転された第２のゲート制御信号ＳＧ２Ｂを受信する第２の入力端子と、反転スイッチ制御信号ＳＳＢを受信する第３の入力端子と、リセット信号ＳＲを出力する出力端子を有する。前記反転された第２のゲート制御信号ＳＧ２Ｂは、前記第２のゲート制御信号ＳＧ２に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転スイッチ制御信号ＳＳＢは、前記スイッチ制御信号ＳＳに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第１のＤフリップフロップ５７１は、前記電源電圧ＶＤＤを受信するデータ端子（Ｄ）と、前記クロック信号ＣＫを受信するクロック端子（三角記号）と、前記リセット信号ＳＲを受信するリセット端子（Ｒ）と、 出力端子（Ｑ）とを有する。前記第２のＤフリップフロップ５７２は、前記第１のＤフリップフロップ５７１の前記出力端子に結合されたデータ端子（Ｄ）と、前記クロック信号ＣＫを受信するクロック端子（三角記号）と、前記リセット信号ＳＲを受信するリセット端子（Ｒ）と、 出力端子（Ｑ）とを有する。前記第３のＤフリップフロップ５７３は、前記第２のＤフリップフロップ５７２の前記出力端子に結合されたデータ端子（Ｄ）と、前記クロック信号ＣＫを受信するクロック端子（三角記号）と、前記リセット信号ＳＲを受信するリセット端子（Ｒ）と、 出力端子（Ｑ）とを有する。前記第４のＤフリップフロップ５７４は、前記第３のＤフリップフロップ５７３の前記出力端子に結合されたデータ端子（Ｄ）と、前記クロック信号ＣＫを受信するクロック端子（三角記号）と、前記第１の省電力信号ＳＰ１を出力する出力端子（Ｑ）と、前記第２の省電力信号ＳＰ２を出力する反転出力端子（）とを有する。前記省電力回路２３３は、図５Ｃに４つのＤフリップフロップが明確に示されるが、他の実施形態では、２，３，５，６，７またはそれ以上のＤフリップフロップなど、より多いまたはより少ないＤフリップフロップを含むことができることを理解されたい。前記省電力回路２３３は、前記位相検出器２００の総消費電力を低減するように、Ｎクロックサイクルが終了したときに、前記第１のチューナ２３１および前記第２のチューナ２３２を自動的にオフにする任意の要素である。上記Ｎは、図５Ｃの実施形態では４に等しくてもよく、それは調整可能であって、前記省電力回路２３３のＤフリップフロップの総数に等しい。この実施形態では、４クロックサイクル後、前記第１の省電力信号ＳＰ１が論理“１”（高電圧レベル）に出力され、前記第２の省電力信号ＳＰ２が論理“０”（低電圧レベル）に出力され、従って、前記第５のノードＮ５は前記電源電圧ＶＤＤにプルアップされ、前記第８のノードＮ８は前記接地電圧ＶＳＳにプルダウンされ、そのため、前記第３のＰＭＯＳトランジスタＭＰ３および前記第４のＰＭＯＳトランジスタＭＰ４の両方、そして前記第３のＮＭＯＳトランジスタＭＮ３および前記第４のＮＭＯＳトランジスタＭＮ４の両方は、全てオフにされる。これにより、消費電力を低減することができ、前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２に対するノイズ干渉を回避することができる。
【００５７】
いくつかの実施形態では、前記論理回路２５０は、アップ制御組合せ回路６１０を含む。図６Ａは、本発明の一実施形態に係るアップ制御組合せ回路６１０を示す図である。図６Ａの実施形態では、前記アップ制御組合せ回路６１０は、第２のＡＮＤゲート５４２と、第３のＡＮＤゲート５４３と、第２のＯＲゲート５６２とを含む。前記第２のＡＮＤゲート５４２は、前記データ信号ＤＡを受信する第１の入力端子と、前記第１の遅延データ信号ＤＡＤ１を受信する第２の入力端子と、反転レジスタ信号ＳＢＢを受信する第３の入力端子と、出力端子とを有する。前記反転レジスタ信号ＳＢＢは、前記レジスタ信号ＳＢに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第３のＡＮＤゲート５４３は、反転データ信号ＤＡＢを受信する第１の入力端子と、反転された第１の遅延データ信号ＤＡＤ１Ｂを受信する第２の入力端子と、前記レジスタ信号ＳＢを受信する第３の入力端子と、出力端子とを有する。前記反転データ信号ＤＡＢは、前記データ信号ＤＡに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転された第１の遅延データ信号ＤＡＤ１Ｂは、前記第１の遅延データ信号ＤＡＤ１に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第２のＯＲゲート５６２は、前記第２のＡＮＤゲート５４２の前記出力端子に結合された第１の入力端子と、前記第３のＡＮＤゲート５４３の前記出力端子に結合された第２の入力端子と、前記アップ制御信号ＵＰを出力する出力端子とを有する。
【００５８】
いくつかの実施形態では、前記論理回路２５０は、ダウン制御組合せ回路６２０を含む。図６Ｂは、本発明の一実施形態に係るダウン制御組合せ回路６２０を示す図である。図６Ｂの実施形態では、前記ダウン制御組合せ回路６２０は、第４のＡＮＤゲート５４４と、第５のＡＮＤゲート５４５と、第３のＯＲゲート５６３とを含む。前記第４のＡＮＤゲート５４４は、前記データ信号ＤＡを受信する第１の入力端子と、前記反転された第１の遅延データ信号ＤＡＤ１Ｂを受信する第２の入力端子と、前記レジスタ信号ＳＢを受信する第３の入力端子と、出力端子とを有する。前記第５のＡＮＤゲート５４５は、前記反転データ信号ＤＡＢを受信する第１の入力端子と、前記第１の遅延データ信号ＤＡＤ１を受信する第２の入力端子と、前記反転レジスタ信号ＳＢＢを受信する第３の入力端子と、出力端子とを有する。前記第３のＯＲゲート５６３は、前記第４のＡＮＤゲート５４４の前記出力端子に結合された第１の入力端子と、前記第５のＡＮＤゲート５４５の前記出力端子に結合された第２の入力端子と、前記ダウン制御信号ＤＯＷＮを出力する出力端子を有する。
【００５９】
簡単に説明すると、図６Ａおよび図６Ｂの実施形態では、前記アップ制御信号ＵＰおよびダウン制御信号ＤＯＷＮは、以下の論理方程式（１）および（２）で表される。
【００６０】
【数１】
2018007225.tif 000003
【００６１】
【数２】
2018007225.tif 000004
【００６２】
図７Ａは、本発明の一実施形態に係る前記第１のチューナ２３１および前記第２のチューナ２３２の信号波形を示す図である。図５Ａ、図５Ｂ、図７Ａを一緒に参照されたい。前記第１のゲート制御信号ＳＧ１および前記第２のゲート制御信号ＳＧ２は、それぞれ、前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２の電圧レベルを微調整するように構成される。初めに、前記ＨＢＴＤ回路３６０の遅延時間が最小化され、その結果、前記第１のゲート制御信号ＳＧ１（即ち、低電圧パルス）および前記第２のゲート制御信号ＳＧ２（即ち、高電圧パルス）の最も広いパルスが得られる。そして、同調処理中に、前記第１のゲート制御信号ＳＧ１および前記第２のゲート制御信号ＳＧ２のパルスは、前記遅延時間が長くなるので、時間軸上で徐々に狭くなる。最後に、前記第１のゲート制御信号ＳＧ１および前記第２のゲート制御信号ＳＧ２のパルスが完全に消滅すると、前記第１の制御信号ＳＣ１および前記第２の制御信号ＳＣ２はそれぞれ一定の値に達し、前記ＨＢＴＤ回路３６０の総遅延時間は、前記クロック遅延回路２１０と前記データ遅延回路２２０の両方に対して、ビット時間の半分（即ち、Ｔ／２）に厳密に等しくなるべきである。現時点では、前記第１の遅延クロック信号ＣＫＤ１は、前記クロック信号ＣＫをビット時間の半分（即ち、Ｔ／２）だけ遅らせ、前記第１の遅延データ信号ＤＡＤ１も、前記データ信号ＤＡをビット時間の半分（即ち、Ｔ／２）だけ遅らせる。
【００６３】
図７Ｂは、本発明の一実施形態に係る前記クロック信号ＣＫが遅れた場合の位相検出器２００の信号波形図である。図７Ｂは、遅れ再生クロックを抑制する同調処理を説明する図である。図７Ｂに示すように、前記クロック信号ＣＫの立ち上がりエッジは、前記データ信号ＤＡのビットパルスの中心点を短時間ＴＵだけ遅らせ、それによって前記アップ制御組合せ回路６１０が出力するアップ制御信号ＵＰに若干のパルスを発生させ、各パルスは単に時間軸上の短時間ＴＵの幅を有するだけである。結果として、前記チャージポンプ１４０の前記出力制御電圧ＶＣが高くなり、前記クロック信号ＣＫの周波数が高くなるので、前記遅れ再生クロックに対する短時間ＴＵは徐々にゼロまで減少する。このような設計では、前記位相検出器２００は、前記アップ制御信号ＵＰが従来の設計よりも安定するため（従来の設計では、前記アップ制御信号の高論理持続時間が長くなり、前記チャージポンプの前記出力制御電圧が前記再生クロックにより多くの出力ジッタを引き起こす三角波形を有する）、前記遅れ再生クロックに対する前記短時間ＴＵを除去するだけでなく、前記チャージポンプ１４０の前記出力制御電圧ＶＣを比較的安定したレベルに維持する。
【００６４】
図７Ｃは、本発明の一実施形態に係る前記クロック信号ＣＫが進んだ場合の前記位相検出器２００の信号波形の図である。図７Ｃは、先行再生クロックを抑制する同調処理を説明する図である。図７Ｃに示すように、前記クロック信号ＣＫの立ち上がりエッジが前記データ信号ＤＡのビットパルスの中心点を短時間ＴＤだけ先行する場合、前記ダウン制御組合せ回路６２０から出力されるダウン制御信号ＤＯＷＮに若干のパルスを発生させ、各パルスは時間軸上の短時間ＴＤの幅を有する。結果として、前記チャージポンプ１４０の前記出力制御電圧ＶＣが低くなり、前記クロック信号ＣＫの周波数が減少するので、前記先行再生クロックに対する短時間ＴＵは徐々にゼロまで減少する。このような設計では、前記位相検出器２００は、前記ダウン制御信号ＤＯＷＮが従来の設計よりも安定するため（従来の設計では、前記ダウン制御信号の高論理持続時間が長くなり、前記チャージポンプの前記出力制御電圧が前記再生クロックにより多くの出力ジッタを引き起こす三角波形を有する）、前記先行再生クロックに対する前記短時間ＴＵを除去するだけでなく、前記チャージポンプ１４０の前記出力制御電圧ＶＣを比較的安定したレベルに維持する。
【００６５】
また、前記位相検出器２００のメインＤフリップフロップ２４０は、時には、クロック・ツー・出力遅延を有し、それは前記クロック信号ＣＫと前記レジスタ信号ＳＢとの間の非理想的な遅延であり、前記再生クロックの精度を低下させる。この小さな問題と対応する解決策は、以下の実施の形態で導入される。即ち、ロックされると、前記第１の遅延データ信号ＤＡＤ１と前記レジスタ信号ＳＢは、前記データ信号ＤＡのビットパルスの中心点で同期されるが、前記クロック信号ＣＫは僅かな時間で前記中心点を導くことができる。
【００６６】
図８は、本発明の一実施形態に係る位相検出器８００を示す図である。図８は、図２と同様である。図８の実施形態では、図２と比較すると、前記位相検出器８００は、クロック同調回路８６０と、データ同調回路８７０と、第２の制御回路８８０とをさらに含む。前記クロック同調回路８６０は、第２の遅延クロック信号ＣＫＤ２を生成するために、前記第１の遅延クロック信号ＣＫＤ１を遅延時間τ３だけ遅延させ、前記クロック同調回路８６０の前記遅延時間τ３は、第３の制御信号ＳＣ３および第４の制御信号ＳＣ４に従って、調整可能である。前記データ同調回路８７０は、第２の遅延データ信号ＤＡＤ２を生成するために、前記第１の遅延データ信号ＤＡＤ１を遅延時間τ４だけ遅延させ、前記データ同調回路８７０の前記遅延時間τ４は、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４に従って、調整可能である。前記第２の制御回路８８０は、前記第１の遅延クロック信号ＣＫＤ１および前記第２の遅延クロック信号ＣＫＤ２に従って、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４を生成する。具体的には、前記位相検出器８００の論理回路８５０は、前記ＣＤＲ回路１００の前記チャージポンプ１４０を制御するために、前記データ信号ＤＡ、前記第２の遅延データ信号ＤＡＤ２（前記第１の遅延データ信号ＤＡＤ１の代わりに）、および前記レジスタ信号ＳＢに従って、アップ制御信号ＵＰとダウン制御信号ＤＯＷＮとを生成する。
【００６７】
いくつかの実施形態では、前記クロック同調回路８６０および前記データ同調回路８７０は、それぞれ、遅延補償回路９６０を含む。図９は、本発明の一実施形態に係る前記遅延補償回路９６０を示す図である。図９の実施形態では、前記遅延補償回路９６０は、第５の遅延ユニット９６５を含む。前記第５の遅延ユニット９６５は、第６の信号Ｓ６（即ち、補償入力信号）を遅延時間τＣだけ遅延させ、第７信号Ｓ７（即ち、補償出力信号）を生成する。前記第５の遅延ユニット９６５の前記遅延時間τＣは、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４に従って、調節可能である。前記クロック同調回路８６０の前記遅延補償回路９６０において、前記第６の信号Ｓ６は前記第１の遅延クロック信号ＣＫＤ１であり、前記第７の信号Ｓ７は前記第２の遅延クロック信号ＣＫＤ２である。あるいは、前記データ同調回路８７０の前記遅延補償回路９６０において、前記第６の信号Ｓ６は前記第１の遅延データ信号ＤＡＤ１であり、前記第７の信号Ｓ７は前記第２の遅延データ信号ＤＡＤ２である。前記遅延補償回路９６０は、図９に１つの遅延ユニットが明確に示されるが、他の実施形態では、２，３，５，６，７またはそれ以上の遅延ユニットなど、より多いまたはより少ない遅延ユニットを含むことができることを理解されたい。
【００６８】
図１０は、本発明の一実施形態に係る遅延ユニットを示す図である。図１０の実施形態では、前記第５遅延ユニット９６５は、第７のＰＭＯＳトランジスタ（Ｐ型金属酸化物半導体電界効果トランジスタ）ＭＰ７と、第８のＰＭＯＳトランジスタＭＰ８と、第７のＮＭＯＳトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ）ＭＮ７と、第８のＮＭＯＳトランジスタＭＮ８と、第２のインバータ４１２を含む。前記第７のＰＭＯＳトランジスタＭＰ７は、第６の信号Ｓ６を受信する制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、第１０のノードＮ１０に結合された第２の端子とを有する。前記第８のＰＭＯＳトランジスタＭＰ８は、前記第４の制御信号ＳＣ４を受信する制御端子と、前記第１０のノードＮ１０に結合された第１の端子と、第１１のノードＮ１１に結合された第２の端子とを有する。前記第７のＮＭＯＳトランジスタＭＮ７は、第３の信号Ｓ３を受信する制御端子と、第１２のノードＮ１２に結合された第１の端子と、前記第１１のノードＮ１１に結合された第２の端子とを有する。前記第８のＮＭＯＳトランジスタＭＮ８は、第６の信号Ｓ６を受信する制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第１２のノードＮ１２に結合された第２の端子とを有する。第２のインバータ４１２は、前記第１１のノードＮ１１に結合された入力端子と、前記第７の信号Ｓ７を出力する出力端子とを有する。前記第８のＰＭＯＳトランジスタＭＰ８および前記第７のＮＭＯＳトランジスタＭＮ７の抵抗値は、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４に従って調整可能であるので、前記第５の遅延ユニット９６５の前記遅延時間τＤは、前記第２の制御回路８８０によって調整可能でありかつ決定される。図４の実施形態と同様に、他の実施形態では、前記遅延ユニットは、第６の信号Ｓ６が最上位と最下位の両方のトランジスタ以外のトランジスタの制御端子に結合されるなど、他の構成を有してもよい。一般に、前記電源電圧ＶＤＤと前記第１１のノードＮ１１との間に結合された２つのトランジスタのうちの一方の前記制御端子は、前記第６のノードＮ６に結合されてもよく、同時に、前記電源電圧ＶＤＤと前記第１１のノードＮ１１との間に結合された２つのトランジスタのうちの他方の前記制御端子は、前記第４の制御信号ＳＣ４に結合されてもよい、一般に、前記接地電圧ＶＳＳと前記第１１のノードＮ１１との間に結合された２つのトランジスタのうちの一方の前記制御端子は、前記第６のノードＮ６に結合されてもよく、同時に、前記電源電圧ＶＤＤと前記第１１のノードＮ１１との間に結合された２つのトランジスタのうちの他方の前記制御端子は、前記第３の制御信号ＳＣ３に結合されてもよい。
【００６９】
いくつかの実施形態では、前記第２の制御回路８８０は、スローコントローラ８８１を含む。図１１Ａは、本発明の一実施形態に係るスローコントローラ８８１を示す図である。図１１Ａの実施形態では、前記スローコントローラ８８１は、第５のＤフリップフロップ５７５と第６のＤフリップフロップ５７６とを含む。前記第５のＤフリップフロップ５７５は、データ端子（Ｄ）と、反転された第１の遅延クロック信号ＣＫＤ１Ｂを受信するクロック端子（三角記号）と、第１のスロー信号ＳＬ１を出力する出力端子（Ｑ）と、前記データ端子（Ｄ）にフィードバックされる反転出力端子（）とを有する。前記反転された第１の遅延クロック信号ＣＫＤ１Ｂは、前記第１の遅延クロック信号ＣＫＤ１に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第６のＤフリップフロップ５７６は、データ端子（Ｄ）と、第１の遅延クロック信号ＣＫＤ１を受信するクロック端子（三角記号）と、第２のスロー信号ＳＬ２を出力する出力端子（Ｑ）と、前記データ端子（Ｄ）にフィードバックされる反転出力端子（）とを有する。前記スローコントローラ８８１は、メインＤフリップフロップ２４０のクロック・ツー・出力遅延をシミュレートするように構成され、前記第１のスロー信号ＳＬ１および前記第２のスロー信号ＳＬ２は、メインＤフリップフロップ２４０の非理想的特性を補償するために使用される。
【００７０】
いくつかの実施形態では、前記第２の制御回路８８０は、第３のチューナ８８３を含む。図１１Ｂは、本発明の一実施形態に係る第３のチューナ８８３を示す図である。図１１Ｂの実施形態では、前記第３のチューナ８８３は、第６のＡＮＤゲート５４６と、第９のＮＭＯＳトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ）ＭＮ９と、第１０のＮＭＯＳトランジスタＭＮ１０と、第１１のＮＭＯＳトランジスタＭＮ１１と、第２の電流源５２２と、第３のコンデンサＣ３と、第３のスイッチ５３３とを含む。前記第６のＡＮＤゲート５４６は、第２の遅延クロック信号ＣＫＤ２を受信する第１の入力端子と、反転された第１のスロー信号ＳＬ１Ｂを受信する第２の入力端子と、反転された第２のスロー信号ＳＬ２Ｂを受信する第３の入力端子と、第１３のノードＮ１３で第３のゲート制御信号ＳＧ３を出力する出力端子とを有する。前記反転された第１のスロー信号ＳＬ１Ｂは、第１のスロー信号ＳＬ１に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転された第２のスロー信号ＳＬ２Ｂは、第２のスロー信号ＳＬ２に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第９のＮＭＯＳトランジスタＭＮ９は、第１４のノードＮ１４に結合された制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第１４のノードＮ１４に結合された第２の端子を有する。前記第２の電流源５２２は、前記第１４のノードＮ１４に第３の電流を供給する。前記第１０のＮＭＯＳトランジスタＭＮ１０は、前記第９のＮＭＯＳトランジスタＭＮ９と電流ミラーを形成し、前記第１４のノードＮ１４に供給される第３の電流を第１５のノードＮ１５にミラーリングするために、前記第１４のノードＮ１４に結合された制御端子と、前記接地電圧ＶＳＳに結合された第１の端子と、前記第１５のノードＮ１５に結合された第２の端子とを有する。前記第１１のＮＭＯＳトランジスタＭＮ１１は、第１３のノードＮ１３に結合された制御端子と、前記第１５のノードＮ１５に結合された第１の端子と、第３の制御ノードＮＣ３に結合された第２の端子を有する。前記第３の制御ノードＮＣ３は、前記第３の制御信号ＳＣ３を出力するように構成される。前記第３のコンデンサＣ３は、前記第３の制御ノードＮＣ３と前記接地電圧ＶＳＳとの間に結合される。前記第３のスイッチ５３３は、前記電源電圧ＶＤＤと前記第３の制御ノードＮＣ３との間に結合される。前記第３のスイッチ５３３は、前記スイッチ制御信号ＳＳに従って選択的に閉成（導通）または開成（非導通）される。例えば、前記スイッチ制御信号ＳＳが高論理レベルである場合、前記第３のスイッチ５３３は閉じられ、前記スイッチ制御信号ＳＳが低論理レベルである場合、前記第３のスイッチ５３３が開かれる。
【００７１】
いくつかの実施形態では、前記第２の制御回路８８０は、第４のチューナ８８４を含む。図１１Ｃは、本発明の一実施形態に係る第４のチューナ８８４を示す図である。図１１Ｃの実施形態では、前記第４のチューナ８８４は、第２のＮＡＮＤゲート５５２と、第９のＰＭＯＳトランジスタ（Ｐ型金属酸化物半導体電界効果トランジスタ）ＭＰ９と、第１０のＰＭＯＳトランジスタＭＰ１０と、第１１のＰＭＯＳトランジスタＭＰ１１と、第２の電流シンク５１２と、第４のコンデンサＣ４と、第４のスイッチ５３４とを含む。前記第２のＮＡＮＤゲート５５２は、前記第２の遅延クロック信号ＣＫＤ２を受信する第１の入力端子と、前記第１のスロー信号ＳＬ１を受信する第２の入力端子と、前記第２のスロー信号ＳＬ２を受信する第３の入力端子と、 第１６のノードＮ１６で第４のゲート制御信号ＳＧ４を出力する出力端子とを有する。前記第９のＰＭＯＳトランジスタＭＰ９は、第１７のノードＮ１７に結合された制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、前記第１７のノードＮ１７に結合された第２の端子とを有する。前記第２の電流シンク５１２は、前記第１７のノードＮ１７から第４の電流を引き抜く。前記第１０のＰＭＯＳトランジスタＭＰ１０は、前記第９のＰＭＯＳトランジスタＭＰ９と電流ミラーを形成し、前記第１７のノードＮ１７から引き抜かれた前記第４の電流を第１８のノードＮ１８にミラーリングするために、前記第１７のノードＮ１７に結合された制御端子と、前記電源電圧ＶＤＤに結合された第１の端子と、前記第１８のノードＮ１８に結合された第２の端子を有する。前記第１１のＰＭＯＳトランジスタＭＰ１１は、前記第１６のノードＮ１６に結合された制御端子と、前記第１８のノードＮ１８に結合された第１の端子と、第４の制御ノードＮＣ４に結合された第２の端子とを有する。前記第４の制御ノードＮＣ４は、前記第４の制御信号ＳＣ４を出力するように構成される。前記第４のコンデンサＣ４は、前記第４の制御ノードＮＣ４と前記接地電圧ＶＳＳとの間に結合される。前記第４のスイッチ５３４は、前記第４の制御ノードＮＣ４と前記接地電圧ＶＳＳとの間に結合される。前記第４のスイッチ５３４は、前記スイッチ制御信号ＳＳに従って選択的に閉成（導通）または開成（非導通）される。例えば、前記スイッチ制御信号ＳＳが高論理レベルである場合、前記第４のスイッチ５３４は閉じられ、前記スイッチ制御信号ＳＳが低論理レベルである場合、前記第４のスイッチ５３４が開かれる。
【００７２】
まず、前記第３のスイッチ５３３と前記第４のスイッチ５３４は共に一時的に閉じられ、前記第３の制御信号ＳＣ３の電圧レベルは前記電源電圧ＶＤＤに初期化され、前記第４の制御信号ＳＣ４の電圧レベルは前記接地電圧ＶＳＳに初期化される。この時、前記第８のＰＭＯＳトランジスタＭＰ８および前記第７のＮＭＯＳトランジスタＭＮ７は最も低い抵抗を有するので、前記遅延補償回路９６０の前記第５の遅延ユニット９６５の前記遅延時間τＣは、初期段階で最小化される。次に、同調処理中に、前記遅延補償回路９６０の総遅延時間を制御するために、前記第３のスイッチ５３３および前記第４のスイッチ５３４は共に開かれると同時に、開放された状態に維持され、前記第２の制御回路８８０の前記第３のチューナ８８３および前記第４のチューナ８８４は、前記第７のＮＭＯＳトランジスタＭＮ７および前記第８のＰＭＯＳトランジスタＭＰ８の前記抵抗値を調整する前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４の電圧レベルを微調整し始める。理想的には、前記遅延補償回路９６０の前記最終総遅延時間は、前記クロック同調回路８６０および前記データ同調回路８７０の両方に対して、メインＤフリップフロップ２４０のクロック・ツー・出力遅延（即ち、ＴＣＱ ）に厳密に等しくなるべきである。
【００７３】
いくつかの実施形態では、前記論理回路８５０は、アップ制御組合せ回路９１０を含む。図１２Ａは、本発明の一実施形態に係るアップ制御組合せ回路９１０を示す図である。図１２Ａの実施形態では、前記アップ制御組合せ回路９１０は、第７のＡＮＤゲート５４７と、第８のＡＮＤゲート５４８と、第４のＯＲゲート５６４とを含む。前記第７のＡＮＤゲート５４７は、前記データ信号ＤＡを受信する第１の入力端子と、前記第２の遅延データ信号ＤＡＤ２を受信する第２の入力端子と、反転レジスタ信号ＳＢＢを受信する第３の入力端子と、出力端子とを有する。前記第８のＡＮＤゲート５４８は、反転データ信号ＤＡＢを受信する第１の入力端子と、反転された第２の遅延データ信号ＤＡＤ２Ｂを受信する第２の入力端子と、前記レジスタ信号ＳＢを受信する第３の入力端子と、出力端子とを有する。前記反転された第２の遅延データ信号ＤＡＤ２Ｂは、前記第２の遅延データ信号ＤＡＤ２に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第４のＯＲゲート５６４は、前記第７のＡＮＤゲート５４７の前記出力端子に結合された第１の入力端子と、前記第８のＡＮＤゲート５４８の前記出力端子に結合された第２の入力端子と、前記アップ制御信号ＵＰを出力する出力端子とを有する。
【００７４】
いくつかの実施形態では、前記論理回路８５０は、ダウン制御組合せ回路９２０を含む。図１２Ｂは、本発明の一実施形態に係るダウン制御組合せ回路９２０を示す図である。図１２Ｂの実施形態では、前記ダウン制御組合せ回路９２０は、第９のＡＮＤゲート５４９と、第１０のＡＮＤゲート５４０と、第５のＯＲゲート５６５とを含む。前記第９のＡＮＤゲート５４９は、前記データ信号ＤＡを受信する第１の入力端子と、前記反転された第２の遅延データ信号ＤＡＤ２Ｂを受信する第２の入力端子と、前記レジスタ信号ＳＢを受信する第３の入力端子と、出力端子とを有する。前記第１０のＡＮＤゲート５４０は、前記反転データ信号ＤＡＢを受信する第１の入力端子と、前記第２の遅延データ信号ＤＡＤ２を受信する第２の入力端子と、前記反転レジスタ信号ＳＢＢを受信する第３の入力端子と、出力端子とを有する。前記第５のＯＲゲート５６５は、前記第９のＡＮＤゲート５４９の前記出力端子に結合された第１の入力端子と、前記第１０のＡＮＤゲート５４０の前記出力端子に結合された第２の入力端子と、前記ダウン制御信号ＤＯＷＮを出力する出力端子を有する。
【００７５】
簡単に説明すると、図１２Ａおよび図１２Ｂの実施形態では、前記アップ制御信号ＵＰおよびダウン制御信号ＤＯＷＮは、以下の論理方程式（３）および（４）で表される。
【００７６】
【数３】
2018007225.tif 000005
【００７７】
【数４】
2018007225.tif 000006
【００７８】
図１３Ａは、本発明の一実施形態に係るスローコントローラ８８１、第３のチューナ８８３および第４のチューナ８８４の信号波形図である。図１１Ａ、図１１Ｂ、図１１Ｃ、図１３Ａを一緒に参照されたい。前記第３のゲート制御信号ＳＧ３および前記第４のゲート制御信号ＳＧ４は、それぞれ、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４の電圧レベルを微調整するように構成される。初めに、前記遅延補償回路９６０の遅延時間が最小化され、その結果、前記第３のゲート制御信号ＳＧ３（即ち、高電圧パルス）および前記第４のゲート制御信号ＳＧ４（即ち、低電圧パルス）の最も広いパルスが得られる。そして、同調処理中に、前記第２の遅延クロック信号ＣＫＤ２の前記立ち上がりエッジは、前記第２のスロー信号ＳＬ２の立ち上がりエッジと徐々に揃い、前記第１のゲート制御信号ＳＧ１および前記第２のゲート制御信号ＳＧ２のパルスは、時間軸上で徐々に狭くなる。最後に、前記第３のゲート制御信号ＳＧ３および前記第４のゲート制御信号ＳＧ４のパルスが完全に消滅した場合（即ち、前記第２の遅延クロック信号ＣＫＤ２が前記第２のスロー信号ＳＬ２と同期する場合）、前記第３の制御信号ＳＣ３および前記第４の制御信号ＳＣ４はそれぞれ一定の値に達し、前記遅延補償回路９６０の総遅延時間は、前記クロック同調回路８６０と前記データ同調回路８７０の両方に対して、前記メインＤフリップフロップ２４０の前記クロック・ツー・出力遅延（即ち、ＴＣＱ）に厳密に等しくなるべきである。現時点では、前記第２の遅延クロック信号ＣＫＤ２は、前記第１の遅延クロック信号ＣＫＤ１をクロック・ツー・出力遅延（即ち、ＴＣＱ）だけ遅らせ、前記第２の遅延データ信号ＤＡＤ２も、前記第１の遅延データ信号ＤＡＤ１をクロック・ツー・出力遅延（即ち、ＴＣＱ）だけ遅らせる。
【００７９】
図１３Ｂは、前記メインＤフリップフロップ２４０に前記クロック・ツー・出力遅延ＴＣＱが発生した場合の前記位相検出器２００の信号波形図である。非理想的な状況下、前記同調処理が完了した場合、前記第１の遅延データ信号ＤＡＤ１（および前記レジスタ信号ＳＢ）は、前記データ信号ＤＡをビット時間の半分（即ち、Ｔ／２）だけ遅らせる。しかしながら、前記クロック信号ＣＫの立ち上がりエッジは、前記データ信号ＤＡのパルスの中心点を、前記クロック・ツー・出力遅延ＴＣＱだけ先行させ、前記クロック・ツー・出力遅延ＴＣＱは、前記メインＤフリップフロップ２４０の前記クロック端子（三角記号）と前記出力端子（Ｑ）との間の非理想的な遅延によるものである。前記クロック・ツー・出力遅延ＴＣＱによって引き起こされた位相誤差は、前記再生クロックの精度を僅かに低下させる傾向がある。
【００８０】
図１３Ｃは、本発明の一実施形態に係る前記位相検出器８００の信号波形図である。前記位相検出器８００については、前記データ同調回路８７０は、前記第２の遅延データ信号ＤＡＤ２を生成するために、前記第１の遅延データ信号ＤＡＤ１をさらに適切な遅延時間（即ち、クロック・ツー・出力遅延ＴＣＱ）だけ遅延させる。前記第１の遅延データ信号ＤＡＤ１の代わりに、前記第２の遅延データ信号ＤＡＤ２が前記位相検出器８００の前記論理回路８５０の一方の入力端子に供給される。このような設計では、前記メインＤフリップフロップ２４０の前記クロック・ツー・出力遅延ＴＣＱを補償するために、前記第２の遅延データ信号ＤＡＤ２のタイミングが微調整されるので、前記クロック信号ＣＫの立ち上がりエッジを前記データ信号ＤＡのパルスの中心点に厳密に一致させることができ、これにより前記クロック・ツー・出力遅延ＴＣＱが前記再生クロックの精度に悪影響を及ぼすことを防止する。但し、前記クロック同調回路８６０、前記データ同調回路８７０および前記第２の制御回路８８０は、前記メインＤフリップフロップ２４０の非理想的なクロック・ツー・出力遅延を抑制するための任意の要素である。代替実施形態では、これらの任意の要素は前記位相検出器８００（同じく、前記位相検出器２００）から除去することができる。
【００８１】
本発明は、ＣＤＲ回路に使用するための新規な位相検出器を提供する。結論として、提案された設計は、先行技術に対して少なくとも以下の利点を有する：（１）ＣＤＲ回路のチャージポンプの出力制御電圧を安定化させること、（２）ＣＤＲ回路の再生クロックのジッタを抑制すること、および（３）ＣＤＲ回路のメインＤフリップフロップの非理想的特性を任意に補償すること。
【００８２】
なお、上記の電圧、電流、抵抗、インダクタンス、コンデンサおよび他の要素パラメータは、本発明を限定するものではない。設計者は、さまざまな要件に従ってこれらのパラメータを調整できる。本発明の位相検出器およびＣＤＲ回路は、図１〜１３の構成により限定されるものではない。本発明は、単に図１〜１３の任意の１つまたは複数の実施形態の任意の１つまたは複数の特徴を含むことができる。つまり、図に表示された特徴の全ては、本発明の位相検出器およびＣＤＲ回路に実装する必要はない。また、本発明の実施形態ではＭＯＳＦＥＴを例に説明したが、本発明はこれに限定されるものではなく、当業者であれば、ＢＪＴ（バイポーラ接合トランジスタ）、ＪＦＥＴ（接合ゲート電界効果トランジスタ）、ＦｉｎＦＥＴ（フィン電界効果トランジスタ）等の他のタイプのトランジスタを使用することができる。
【００８３】
特許請求の範囲における“第１の”、“第２の”、“第３の”等の序列用語の使用は、優先順位、クレーム要素の順序、またはある方法が実行される時間的順序を意味するものではなく、特定の名称を有するあるクレーム要素と同じ名称を有する別の要素とを区別するためのラベル（但し、序列用語を使用する）としてのみ使用される。
【００８４】
当業者には、本発明において様々な変更および変形が可能であることが明らかであろう。標準および実施例は単なる例示であって、開示された実施形態の真の範囲は、後述の特許請求の範囲およびそれらの均等物によって示される。
【符号の説明】
【００８５】
１００…ＣＤＲ回路
１１０、２００、８００…位相検出器
１２０…位相周波数検出器
１３０…ＭＵＸ
１４０…チャージポンプ
１５０…ループフィルタ
１６０…ＶＣＯ
１７１、１７２…分周器
２１０…クロック遅延回路
２２０…データ遅延回路
２３０…第１の制御回路
２３１…第１のチューナ
２３２…第２のチューナ
２３３…省電力回路
２４０…メインＤフリップフロップ
２５０、８５０…論理回路
３６０…ＨＢＴＤ回路
３６１…第１の遅延ユニット
３６２…第２の遅延ユニット
３６３…第３の遅延ユニット
３６４…第４の遅延ユニット
４１１…第１のインバータ
４１２…第２のインバータ
５１１…第１の電流シンク
５１２…第２の電流シンク
５２１…第１の電流源
５２２…第１の電流源
５３１…第１のスイッチ
５３２…第２のスイッチ
５３３…第３のスイッチ
５３４…第４のスイッチ
５４０…第１０のＡＮＤゲート
５４１…第１のＡＮＤゲート
５４２…第２のＡＮＤゲート
５４３…第３のＡＮＤゲート
５４４…第４のＡＮＤゲート
５４５…第５のＡＮＤゲート
５４６…第６のＡＮＤゲート
５４７…第７のＡＮＤゲート
５４８…第８のＡＮＤゲート
５４９…第９のＡＮＤゲート
５５１…第１のＮＡＮＤゲート
５５２…第２のＮＡＮＤゲート
５６１…第１のＯＲゲート
５６２…第２のＯＲゲート
５６３…第３のＯＲゲート
５６４…第４のＯＲゲート
５６５…第５のＯＲゲート
５７１…第１のＤフリップフロップ
５７２…第２のＤフリップフロップ
５７３…第３のＤフリップフロップ
５７４…第４のＤフリップフロップ
５７５…第５のＤフリップフロップ
５７６…第６のＤフリップフロップ
６１０、９１０…アップ制御組合せ回路
６２０、９２０…ダウン制御組合せ回路
８５０…論理回路
８６０…クロック同調回路
８７０…データ同調回路
８８０…第２の制御回路
８８３…第３のチューナ
８８４…第４のチューナ
８８１…スローコントローラ
９６０…遅延補償回路
９６５…第５の遅延ユニット
Ｃ１…第１のコンデンサ
Ｃ２…第２のコンデンサ
Ｃ３…第３のコンデンサ
Ｃ４…第４のコンデンサ
ＣＫ…クロック信号
ＣＫＤ１…第１の遅延クロック信号
ＣＫＤ１Ｂ…反転された第１の遅延クロック信号
ＣＫＤ２…第２の遅延クロック信号
Ｄ…データ端子
ＤＡ…データ信号
ＤＡＢ…反転データ信号
ＤＡＤ１…第１の遅延データ信号
ＤＡＤ１Ｂ…反転された第１の遅延データ信号
ＤＡＤ２…第２の遅延データ信号
ＤＡＤ２Ｂ…反転された第２の遅延データ信号
ＤＯＷＮ…ダウン制御信号
ＭＰ１…第１のＰＭＯＳトランジスタ
ＭＰ２…第２のＰＭＯＳトランジスタ
ＭＰ３…第３のＰＭＯＳトランジスタ
ＭＰ４…第４のＰＭＯＳトランジスタ
ＭＰ５…第５のＰＭＯＳトランジスタ
ＭＰ６…第６のＰＭＯＳトランジスタ
ＭＰ７…第７のＰＭＯＳトランジスタ
ＭＰ８…第８のＰＭＯＳトランジスタ
ＭＰ９…第９のＰＭＯＳトランジスタ
ＭＰ１０…第１０のＰＭＯＳトランジスタ
ＭＰ１１…第１１のＰＭＯＳトランジスタ
ＭＮ１…第１のＮＭＯＳトランジスタ
ＭＮ２…第２のＮＭＯＳトランジスタ
ＭＮ３…第３のＮＭＯＳトランジスタ
ＭＮ４…第４のＮＭＯＳトランジスタ
ＭＮ５…第５のＮＭＯＳトランジスタ
ＭＮ６…第６のＮＭＯＳトランジスタ
ＭＮ７…第７のＮＭＯＳトランジスタ
ＭＮ８…第８のＮＭＯＳトランジスタ
ＭＮ９…第９のＮＭＯＳトランジスタ
ＭＮ１０…第１０のＮＭＯＳトランジスタ
ＭＮ１１…第１１のＮＭＯＳトランジスタ
Ｎ１…第１のノード
Ｎ２…第２のノード
Ｎ３…第３のノード
Ｎ４…第４のノード
Ｎ５…第５のノード
Ｎ６…第６のノード
Ｎ７…第７のノード
Ｎ８…第８のノード
Ｎ９…第９のノード
Ｎ１０…第１０のノード
Ｎ１１…第１１のノード
Ｎ１２…第１２のノード
Ｎ１３…第１３のノード
Ｎ１４…第１４のノード
Ｎ１５…第１５のノード
Ｎ１６…第１６のノード
Ｎ１７…第１７のノード
Ｎ１８…第１８のノード
ＮＣ１…第１の制御ノード
ＮＣ２…第２の制御ノード
ＮＣ３…第３の制御ノード
ＮＣ４…第４の制御ノード
ＮＤＵＩ…遅延ユニット入力ノード
ＮＤＵＯ…遅延ユニット出力ノード
Ｑ…出力端子
…反転出力端子
Ｒ…リセット端子
Ｓ１…第１の信号
Ｓ２…第２の信号
Ｓ３…第３の信号
Ｓ４…第４の信号
Ｓ５…第５の信号
Ｓ６…第６の信号
Ｓ７…第７の信号
ＳＢ…レジスタ信号
ＳＢＢ…反転レジスタ信号
ＳＣ１…第１の制御信号
ＳＣ２…第２の制御信号
ＳＣ３…第３の制御信号
ＳＣ４…第４の制御信号
ＳＧ１…第１のゲート制御信号
ＳＧ１Ｂ…反転された第１のゲート制御信号
ＳＧ２…第２のゲート制御信号
ＳＧ２Ｂ…反転された第２のゲート制御信号
ＳＧ３…第３のゲート制御信号
ＳＧ４…第４のゲート制御信号
ＳＬ１…第１のスロー信号
ＳＬ１Ｂ…反転された第１のスロー信号
ＳＬ２…第２のスロー信号
ＳＬ２Ｂ…反転された第２のスロー信号
ＳＰ１…第１の省電力信号
ＳＰ２…第２の省電力信号
ＳＲ…リセット信号
ＳＳ…スイッチ制御信号
ＳＳＢ…反転スイッチ制御信号
ＶＣ…出力制御電圧
ＶＤＤ…電源電圧
ＶＳＳ…接地電圧
ＵＰ…アップ制御信号
【図１】
2018007225.tif 000007
【図２】
2018007225.tif 000008
【図３】
2018007225.tif 000009
【図４】
2018007225.tif 000010
【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
2018007225.tif 000014
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【手続補正書】
【提出日】平成29年2月17日(2017.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ信号に従ってクロック信号を生成するクロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ，ＣＤＲ）回路で使用される位相検出器であって、
第１の遅延クロック信号を生成するために、前記クロック信号を遅延させ、その遅延時間は、第１の制御信号および第２の制御信号に従って調節可能であるクロック遅延回路と、
第１の遅延データ信号を生成するために、前記データ信号を遅延させ、その遅延時間は、前記第１の制御信号および前記第２の制御信号に従って調節可能であるデータ遅延回路と、
前記クロック信号および前記第１の遅延クロック信号に従って前記第１の制御信号および前記第２の制御信号を生成する第１の制御回路と、
前記データ信号および前記クロック信号に従ってレジスタ信号を生成するメインＤフリップフロップと、
前記ＣＤＲ回路のチャージポンプを制御するために、前記データ信号、前記第１の遅延データ信号および前記レジスタ信号に従ってアップ制御信号およびダウン制御信号を生成する論理回路と
を備えることを特徴とする位相検出器。
【請求項２】
前記メインＤフリップフロップは、
前記データ信号を受信するデータ端子と、
前記クロック信号を受信するクロック端子と、
前記レジスタ信号を出力する出力端子と
を有することを特徴とする請求項１に記載の位相検出器。
【請求項３】
前記クロック遅延回路および前記データ遅延回路は、それぞれ、ハーフビット時間遅延（Ｈａｌｆ Ｂｉｔ−Ｔｉｍｅ Ｄｅｌａｙ，ＨＢＴＤ）回路を備え、
前記ＨＢＴＤ回路は、複数の遅延ユニットを備え、
前記複数の遅延ユニットは、ＨＢＴＤ入力とＨＢＴＤ出力との間にカスケード接続されて遅延を生成し、前記複数の遅延ユニットの遅延時間は、それぞれ、前記第１の制御信号と前記第２の制御信号に従って調整可能であり、
前記クロック遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記クロック信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延クロック信号を生成し、
前記データ遅延回路の前記ＨＢＴＤ回路については、前記ＨＢＴＤ入力が前記データ信号を受信し、前記ＨＢＴＤ出力が前記第１の遅延データ信号を生成する
ことを特徴とする請求項１に記載の位相検出器。
【請求項４】
前記複数の遅延ユニットは、それぞれ、
制御端子、電源電圧に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１のＰ型トランジスタと、
制御端子、前記第１のノードに結合された第１の端子、および第２のノードに結合された第２の端子を有する第２のＰ型トランジスタと、
制御端子、第３のノードに結合された第１の端子、および前記第２のノードに結合された第２の端子を有する第１のＮ型トランジスタと、
制御端子、接地電圧に結合された第１の端子、および前記第３のノードに結合された第２の端子を有する第２のＮ型トランジスタと、
前記第２のノードに結合された入力端子、および遅延ユニット出力ノードに結合された出力端子を有する第１のインバータとを備え、
前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのうちの一方の前記制御端子は、遅延ユニット入力ノードに結合され、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタの他方の前記制御端子は、前記第１の制御信号に結合され、
前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードに結合され、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタの他方の前記制御端子は、前記第２の制御信号に結合された
ことを特徴とする請求項３に記載の位相検出器。
【請求項５】
前記第１の制御回路は、第１のチューナを備え、
前記第１のチューナは、
前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第４のノードで第１のゲート制御信号を出力する出力端子を有する第１のＯＲゲートと、
第５のノードに結合された制御端子、電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有する第３のＰ型トランジスタと、
前記第５のノードから第１の電流を引き抜く第１の電流シンクと、
前記第５のノードに結合された制御端子、前記電源電圧に結合された第１の端子、および第６のノードに結合された第２の端子を有する第４のＰ型トランジスタと、
前記第４のノードに結合された制御端子、前記第６のノードに結合された第１の端子、および第１の制御ノードに結合された第２の端子を有する第５のＰ型トランジスタと、
前記第１の制御ノードと接地電圧との間に結合され、前記第１の制御ノードは、前記第１の制御信号を出力するように構成される第１のコンデンサと、
前記第１の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第１のスイッチとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項６】
前記第１の制御回路は、第２のチューナを備え、
前記第２のチューナは、
前記クロック信号を受信する第１の入力端子、前記第１の遅延クロック信号を受信する第２の入力端子、および第７のノードで第２のゲート制御信号を出力する出力端子を有する第１のＡＮＤゲートと、
第８のノードに結合された制御端子、接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有する第３のＮ型トランジスタと、
前記第８のノードに第２の電流を供給する第１の電流源と、
前記第８のノードに結合された制御端子、前記接地電圧に結合された第１の端子、および第９のノードに結合された第２の端子を有する第４のＮ型トランジスタと、
前記第７のノードに結合された制御端子、前記第９のノードに結合された第１の端子、および第２の制御ノードに結合された第２の端子を有する第５のＮ型トランジスタと、
前記第２の制御ノードと前記接地電圧との間に結合され、前記第２の制御ノードは、前記第２の制御信号を出力するように構成される第２のコンデンサと、
電源電圧と前記第２の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第２のスイッチと
を備えることを特徴とする請求項１に記載の位相検出器。
【請求項７】
前記第１の制御回路は、省電力回路をさらに備え、
前記省電力回路は、
第２の省電力信号を受信する制御端子、前記電源電圧に結合された第１の端子、および前記第５のノードに結合された第２の端子を有し、前記第２の省電力信号は、所定時間後に低電圧レベルに出力され、前記第３のＰ型トランジスタと前記第４のＰ型トランジスタの両方をオフにする第６のＰ型トランジスタを備える
ことを特徴とする請求項５に記載の位相検出器。
【請求項８】
前記第１の制御回路は、省電力回路をさらに備え、
前記省電力回路は、
第１の省電力信号を受信する制御端子、前記接地電圧に結合された第１の端子、および前記第８のノードに結合された第２の端子を有し、前記第１の省電力信号は、所定時間後に高電圧レベルに出力され、前記第３のＮ型トランジスタと前記第４のＮ型トランジスタの両方をオフにする第６のＮ型トランジスタを備える
ことを特徴とする請求項６に記載の位相検出器。
【請求項９】
前記論理回路は、アップ制御組合せ回路を備え、
前記アップ制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第２のＡＮＤゲートと、
反転データ信号を受信する第１の入力端子、反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第３のＡＮＤゲートと、
前記第２のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第３のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第２のＯＲゲートとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項１０】
前記論理回路は、ダウン制御組合せ回路を備え、
前記ダウン制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記反転された第１の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第１の遅延データ信号は、前記第１の遅延データ信号に対して相補的な論理レベルを有する第４のＡＮＤゲートと、
前記反転データ信号を受信する第１の入力端子、前記第１の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第５のＡＮＤゲートと、
前記第４のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第５のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第３のＯＲゲートとを備える
ことを特徴とする請求項１に記載の位相検出器。
【請求項１１】
第２の遅延クロック信号を生成するために、前記第１の遅延クロック信号を遅延させ、その遅延時間は、第３の制御信号および第４の制御信号に従って調整可能であるクロック同調回路と、
第２の遅延データ信号を生成するために、前記第１の遅延データ信号を遅延させ、その遅延時間は、前記第３の制御信号および前記第４の制御信号に従って調整可能であるデータ同調回路と、
前記第１の遅延クロック信号および前記第２の遅延クロック信号に従って前記第３の制御信号および前記第４の制御信号を生成する第２の制御回路と
をさらに備え、
前記論理回路は、さらに、前記第２の遅延データ信号に従って前記アップ制御信号および前記ダウン制御信号を生成する
ことを特徴とする請求項１に記載の位相検出器。
【請求項１２】
前記クロック同調回路および前記データ同調回路は、それぞれ、遅延補償回路を備え、
前記遅延補償回路は、
補償出力信号を生成するために、補償入力信号を遅延させる補償遅延ユニットを備え、
前記補償遅延ユニットの遅延時間は、前記第３の制御信号および前記第４の制御信号に従って調節可能であり、
前記クロック同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延クロック信号であり、前記補償出力信号は前記第２の遅延クロック信号であり、
前記データ同調回路の遅延補償回路については、前記補償入力信号は前記第１の遅延データ信号であり、前記補償出力信号は前記第２の遅延データ信号である
ことを特徴とする請求項１１に記載の位相検出器。
【請求項１３】
前記補償遅延ユニットは、
制御端子、電源電圧に結合された第１の端子、および第１０のノードに結合された第２の端子を有する第７のＰ型トランジスタと、
制御端子、前記第１０のノードに結合された第１の端子、および第１１のノードに結合された第２の端子を有する第８のＰ型トランジスタと、
制御端子、第１２のノードに結合された第１の端子、および前記第１１のノードに結合された第２の端子を有する第７のＮ型トランジスタと、
制御端子、接地電圧に結合された第１の端子、および前記第１２のノードに結合された第２の端子を有する第８のＮ型トランジスタと、
前記第１１のノードに結合された入力端子、および前記補償出力信号を出力する出力端子を有する第２のインバータとを備え、
前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＰ型トランジスタおよび前記第８のＰ型トランジスタの他方の前記制御端子は、前記第４の制御信号に結合され、
前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第７のＮ型トランジスタおよび前記第８のＮ型トランジスタの他方の前記制御端子は、前記第３の制御信号に結合された
ことを特徴とする請求項１２に記載の位相検出器。
【請求項１４】
前記第２の制御回路は、スローコントローラを備え、
前記スローコントローラは、
データ端子、反転された第１の遅延クロック信号を受信するクロック端子、第１のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有し、前記反転された第１の遅延クロック信号は、前記第１の遅延クロック信号に対して相補的な論理レベルを有する第５のＤフリップフロップと、
データ端子、前記第１の遅延クロック信号を受信するクロック端子、第２のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有する第６のＤフリップフロップとを備える
ことを特徴とする請求項１１に記載の位相検出器。
【請求項１５】
前記第２の制御回路は、第３のチューナをさらに備え、
前記第３のチューナは、
前記第２の遅延クロック信号を受信する第１の入力端子、反転された第１のスロー信号を受信する第２の入力端子、反転された第２のスロー信号を受信するための第３の入力端子、および第３のゲート制御信号を出力する出力端子を有し、前記反転された第１のスロー信号は、前記第１のスロー信号に対して相補的な論理レベルを有し、前記反転された第２のスロー信号は、前記第２のスロー信号に対して相補的な論理レベルを有する第６のＡＮＤゲートと、
前記第３のゲート制御信号に結合された制御端子、第１の端子、および第３の制御ノードに結合された第２の端子を有し、第３の電流を、前記第１の端子から引き抜く第１１のＮ型トランジスタと、
前記第３の制御ノードと接地電圧との間に結合され、前記第３の制御ノードは、前記第３の制御信号を出力するように構成される第３のコンデンサと、
電源電圧と前記第３の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第３のスイッチと
を備えることを特徴とする請求項１４に記載の位相検出器。
【請求項１６】
前記第２の制御回路は、第４のチューナをさらに備え、
前記第４のチューナは、
前記第２の遅延クロック信号を受信する第１の入力端子、前記第１のスロー信号を受信する第２の入力端子、前記第２のスロー信号を受信する第３の入力端子、および第１６のノードで第４のゲート制御信号を出力する出力端子を有する第２のＮＡＮＤゲートと、
前記第４のゲート制御信号に結合された制御端子、第１の端子、および第４の制御ノードに結合された第２の端子を有し、第４の電流が前記第１の端子に供給される第１１のＰ型トランジスタと、
前記第４の制御ノードと接地電圧との間に結合され、前記第４の制御ノードが前記第４の制御信号を出力するように構成される第４のコンデンサと、
前記第４の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第４のスイッチと
を備えることを特徴とする請求項１４に記載の位相検出器。
【請求項１７】
前記論理回路は、アップ制御組合せ回路を備え、
前記アップ制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第７のＡＮＤゲートと、
反転データ信号を受信する第１の入力端子、反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第８のＡＮＤゲートと、
前記第７のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第８のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記アップ制御信号を出力する出力端子を有する第４のＯＲゲートと
を備えることを特徴とする請求項１１に記載の位相検出器。
【請求項１８】
前記論理回路は、ダウン制御組合せ回路を備え、
前記ダウン制御組合せ回路は、
前記データ信号を受信する第１の入力端子、前記反転された第２の遅延データ信号を受信する第２の入力端子、前記レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転された第２の遅延データ信号は、前記第２の遅延データ信号に対して相補的な論理レベルを有する第９のＡＮＤゲートと、
前記反転データ信号を受信する第１の入力端子、前記第２の遅延データ信号を受信する第２の入力端子、前記反転レジスタ信号を受信する第３の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第１０のＡＮＤゲートと、
前記第９のＡＮＤゲートの前記出力端子に結合された第１の入力端子、前記第１０のＡＮＤゲートの前記出力端子に結合された第２の入力端子、および前記ダウン制御信号を出力する出力端子を有する第５のＯＲゲートと
を備えることを特徴とする請求項１１に記載の位相検出器。
【外国語明細書】
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2018007225.tif 000077
2018007225.tif 000078
【図１】
2018007225.tif 000079
【図２】
2018007225.tif 000080
【図３】
2018007225.tif 000081
【図４】
2018007225.tif 000082
【図５Ａ】
2018007225.tif 000083
【図５Ｂ】
2018007225.tif 000084
【図５Ｃ】
2018007225.tif 000085
【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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