(57)【要約】【課題】帯電ダメージによるトランジスタ特性の変動を抑制し、これにより帯電ダメージの回避に必要な設計上の制限を緩和し、半導体集積度を高める設計に係る自由度を向上する。【解決手段】基体の厚み方向に沿って開口部から接続対象部位に向けて延びる縦孔内に形成され、前記縦孔に露出した絶縁膜に近い側から順にバリアメタル膜と導電材料を積層した構造の縦型電極と、前記バリアメタル膜と前記絶縁膜の間に、前記接続対象部位の近傍を除いて介在するように設けた、抵抗値が前記絶縁膜より低い低抵抗膜と、を備える半導体装置。【選択図】図１
2018107227.tif 000002
【特許請求の範囲】
【請求項１】
基体の厚み方向に沿って開口部から接続対象部位に向けて延びる縦孔内に形成され、前記縦孔に露出した第１絶縁膜に近い側から順にバリアメタル膜と導電材料を積層した構造の縦型電極と、
前記バリアメタル膜と前記第１絶縁膜の間に、前記接続対象部位の近傍を除いて介在するように設けた、抵抗値が前記第１絶縁膜より低い低抵抗膜と、
を備える半導体装置。
【請求項２】
前記低抵抗膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ、ＷＮ、Ｍｎ、ＭｎＮ，Ａｌ、Ｓｎ、Ｚｎ、Ｓｉ、Ｇｅ、Ｇａ、ＳｉＮの少なくとも１つにより構成される、請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜及び前記バリアメタル膜は、前記基体のフィールド部に沿って延びる延出部を有し、
前記低抵抗膜も、前記基体のフィールド部に沿って前記第１絶縁膜及び前記バリアメタル膜の間に介在するように設けられている、
請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁膜及び前記バリアメタル膜は、前記基体のフィールド部に沿って延びる延出部を有し、
前記低抵抗膜は、前記基体のフィールド部に沿う前記第１絶縁膜及び前記バリアメタル膜の間には設けられていない、
請求項１に記載の半導体装置。
【請求項５】
前記低抵抗膜の膜厚は、前記縦孔の深さ方向において前記縦孔の開口に近い部位ほど肉厚である、
請求項１に記載の半導体装置。
【請求項６】
前記低抵抗膜の膜厚は、前記縦孔の深さ方向において略均一である、
請求項１に記載の半導体装置。
【請求項７】
前記低抵抗膜の前記接続対象部位寄りの端部は、前記接続対象部位の前記開口部側の側面に積層された第２絶縁膜に達していない、
請求項１に記載の半導体装置。
【請求項８】
前記低抵抗膜の前記接続対象部位寄りの端部は、前記接続対象部位の前記開口部側の側面に積層された第２絶縁膜に達している、
請求項１記載の半導体装置。
【請求項９】
前記低抵抗膜は、複数の低抵抗膜を積層形成した積層構造を有し、
前記縦孔の中心寄りに積層された低抵抗膜の端部ほど前記接続対象部位の近くまで長く延びるように形成されている、
請求項１に記載の半導体装置。
【請求項１０】
前記縦型電極は、径が１０μｍ以上で、アスペクト比が１以上である、
請求項１に記載の半導体装置。
【請求項１１】
前記縦孔の孔底において側壁に前記低抵抗膜が設けられてない部位のアスペクト比が１未満（０を除く）である、請求項１に記載の半導体装置。
【請求項１２】
孔壁に絶縁膜が露出し、孔底が接続対象部位に達しない深さの予備縦孔を基体に形成する第１工程と、
前記絶縁膜の上から前記予備縦孔の内部に前記絶縁膜より抵抗値が低い低抵抗膜を成膜する第２工程と、
前記低抵抗膜と前記絶縁膜ごと前記予備縦孔の孔底を前記接続対象部位までエッチングにより開口して縦孔を形成する第３工程と、
前記接続対象部位に連通した前記縦孔にバリアメタル膜を成膜し、前記バリアメタル膜の上から導電材料を成膜又は充填して縦型電極を形成する第４工程と、
とを含んで構成される、半導体装置の製造方法。
【請求項１３】
前記第２工程と前記第３工程の間に、前記低抵抗膜と前記絶縁膜ごと前記予備縦孔の孔底を前記接続対象部位に達しない程度にエッチングしその上から更に前記予備縦孔の内部に前記低抵抗膜を成膜する工程を、１回以上繰り返し行う、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記低抵抗膜と前記絶縁膜の除去をプラズマエッチングにより行い、
前記プラズマエッチングでは、フルオロカーボンガス、ハイドロフルオロカーボンガス、希ガスの何れか１つ以上を用いる、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
半導体基板の厚み方向に沿って当該半導体基板の裏面の開口部から半導体基板の表面上に積層された配線層中の接続対象部位に向けて延びる縦孔内に形成された縦型電極を有する固体撮像素子であって、
前記縦型電極は、縦孔に露出した絶縁膜に近い側から順にバリアメタル膜と電極材料を積層した構造であり、
前記バリアメタル膜と前記絶縁膜の間に、前記接続対象部位の近傍を除いて、抵抗値が前記絶縁膜より低い低抵抗膜を介在するように設けてある、固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、半導体装置の製造方法、及び、固体撮像素子に関する。
【背景技術】
【０００２】
近年、微細加工の限界、製造コストの上昇等の様々な要因から半導体集積度の向上に陰りが見え始めている。この状況を打破する技術として３次元実装技術が注目されている。３次元実装技術は、各々製造された複数のチップを基板厚み方向に積層接合して集積する技術であり、半導体デバイスの集積度を向上して高機能化を実現する技術として期待されている。
【０００３】
３次元実装された半導体装置では積層したチップ間の電気的接続として縦型電極としての貫通電極（シリコン貫通電極やチップ貫通電極）を用いる。貫通電極は、一般にプラズマエッチング法でチップ厚み方向に掘削して接続対象の配線部まで通じる貫通孔を形成する工程を含む製造方法により形成される。その際、掘削時に孔底に衝突するプラズマの電荷が貫通孔の内部に帯電し、接続対象の配線部を介して他の部位にダメージを与える可能性がある。具体的には、例えば、接続対象の配線部に電気的に接続した何れかの部位に接する薄い絶縁膜（ゲート絶縁膜等）が破壊又は劣化される可能性が有る。
【０００４】
このような貫通孔内部への帯電ダメージによる破壊又は劣化を防止する技術として、特許文献１，２が開示されている。
【０００５】
特許文献１には、貫通孔を形成した後、ビアホールへの電極材料の埋め込み前に行うビアホール底面の清浄化工程における貫通孔内部への帯電を防止する技術が開示されている。具体的には、ＴｉＮのスパッタによりビアホール内面を覆う導電成膜を形成した後、異方性イオンエッチングでビアホール底面に堆積した導電性膜を除去するとともに、異方性イオンエッチングの最終段階でビアホール底面に表出する下層配線の表面を清浄化している。このようにビアホール内側面を導電成膜を覆った状態で異方性イオンエッチングを行うため、異方性イオンエッチングにより下層配線を帯電することなくビアホール底面に表出する下層配線の表面を清浄化できる。
【０００６】
特許文献２には、サブミクロン以下の微細なコンタクトホール加工時に、Ｃ４Ｆ６とＯ２、Ａｒを用いたプラズマエッチング工程と、Ａｒのみを用いたチャージアップ緩和工程とを交互に行うエッチング処理について開示されている。プラズマエッチング工程では、ウェハのエッチングが行われると共に、レジストマスク周辺に負電荷が、コンタクトホール底部には正電荷が蓄積し、コンタクトホール内側壁にはフロロカーボン膜が形成される。チャージアップ緩和工程では、Ａｒのみの状態で生成されたイオンがフロロカーボン膜をスパッタすることでフロロカーボン膜の膜質が改質して導電性が向上し、レジストマスク周辺の負電荷がコンタクトホール底部に導かれて中和される。これにより、チャージアップに起因するコンタクトホールの歪みを緩和することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２４６３８０号公報
【特許文献２】特開２００７−１３４５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の技術は、ビアホール底面の清浄化工程における貫通孔内部への帯電緩和には効果的であるが、ビアホールを形成するプラズマエッチング時の帯電については触れられていない。貫通電極のように帯電に対し厳しい構造では、エッチングにより配線部まで開口した時点で接続対象の配線部に電気的に接続した何れかの部位に接する薄い絶縁膜が破壊又は劣化が生じており、スパッタ前の清浄化時のみの対策では帯電ダメージの対策としては不十分である。
【０００９】
特許文献２に記載の技術は、貫通電極の形成時の帯電ダメージの緩和にも一定の効果は得られると推測されるが、フロロカーボン膜というカーボンポリマーの導電性はさほど高く無いため、帯電ダメージの緩和に限界がある。また、実際の生産に用いる場合、除去が困難なカーボンポリマーと配線金属（主にＣｕ配線が想定される）が混在した反応生成物を多量に発生し、歩留まりや信頼性に悪影響がある。加えて、エッチングとフロロカーボン膜の成膜を繰り返すため、処理時間が長くなるデメリットもある。
【００１０】
本技術は、前記課題に鑑みてなされたもので、縦型電極の接続対象の配線部に電気的に接続した何れかの部位に接する薄い絶縁膜が帯電ダメージによって破壊又は劣化することを抑制し、これにより帯電ダメージの回避に必要な設計上の制限を緩和し、半導体集積度を高める設計に係る自由度を向上することを目的とする。
【課題を解決するための手段】
【００１１】
本技術の態様の１つは、基体の厚み方向に沿って開口部から接続対象部位に向けて延びる縦孔内に形成され、前記縦孔に露出した絶縁膜に近い側から順にバリアメタル膜と導電材料を積層した構造の縦型電極と、前記バリアメタル膜と前記絶縁膜の間に、前記接続対象部位の近傍を除いて介在するように設けた、抵抗値が前記絶縁膜より低い低抵抗膜と、を備える半導体装置である。
【００１２】
本技術の態様の１つは、孔壁に絶縁膜が露出し、孔底が接続対象部位に達しない深さの予備縦孔を基体に形成する第１工程と、前記絶縁膜の上から前記予備縦孔の内部に前記絶縁膜より抵抗値が低い低抵抗膜を成膜する第２工程と、前記低抵抗膜と前記絶縁膜ごと前記予備縦孔の孔底を前記接続対象部位までエッチングにより開口して縦孔を形成する第３工程と、前記接続対象部位に連通した前記縦孔にバリアメタル膜を成膜し、前記バリアメタル膜の上から導電材料を成膜又は充填して縦型電極を形成する第４工程と、とを含んで構成される、半導体装置の製造方法である。
【００１３】
また、本技術の選択的な態様の１つは、半導体基板の厚み方向に沿って当該半導体基板の裏面の開口部から半導体基板の表面上に積層された配線層中の接続対象部位に向けて延びる縦孔内に形成された縦型電極を有する固体撮像素子であって、前記縦型電極は、縦孔に露出した絶縁膜に近い側から順にバリアメタル膜と電極材料を積層した構造であり、前記バリアメタル膜と前記絶縁膜の間に、前記接続対象部位の近傍を除いて、抵抗値が前記絶縁膜より低い低抵抗膜を介在するように設けてある、固体撮像素子である。
【００１４】
なお、以上説明した半導体装置や固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００１５】
本技術によれば、帯電ダメージによるトランジスタ特性の変動を抑制し、これにより帯電ダメージの回避に必要な設計上の制限を緩和し、半導体集積度を高める設計に係る自由度を向上することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の要部断面を説明する図である。
【図２】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図３】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図４】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図５】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図６】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図７】第１の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図８】第２の実施形態に係る半導体装置の要部断面を説明する図である。
【図９】第２の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１０】第２の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１１】第２の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１２】第３の実施形態に係る半導体装置の要部断面を説明する図である。
【図１３】第３の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１４】第３の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１５】第３の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１６】第３の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１７】第３の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図１８】第４の実施形態に係る半導体装置の要部断面を説明する図である。
【図１９】第５の実施形態に係る半導体装置の要部断面を説明する図である。
【図２０】第５の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図２１】第５の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図２２】第５の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【図２３】第５の実施形態に係る半導体装置の製造方法の一例を説明する図である。
【発明を実施するための形態】
【００１７】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：
（Ｅ）第５の実施形態：
【００１８】
（Ａ）第１の実施形態： 
図１は、本実施形態に係る半導体装置１００の要部断面を説明する図である。
【００１９】
半導体装置１００は、シリコン等で形成された半導体チップであり、その厚み方向に沿って延びる縦型電極３０を有している。以下では半導体チップにおいて縦型電極３０を形成する前のベースとなる部分を基体１０と呼ぶ。
【００２０】
縦型電極３０は、基体１０の一方の面１０Ａに沿って延びる配線１１と、基体１０の内部の電極パッド等の接続対象部位Ｔとの間を電気的に接続するものである。縦型電極３０は各種の態様を含む概念であり、基体１０の厚み方向に沿って延びる有底孔内に形成された有底ビアやコンタクトを含む。
【００２１】
なお、以下では、シリコン基板等の半導体基板１０ａの表面に積層形成された配線層１０ｂ内の特定配線が接続対象部位Ｔとなる場合を例に取り説明を行うものとし、縦型電極３０が半導体基板１０ａの裏面（基体１０の一方の面１０Ａに対応）から配線層１０ｂ内の特定配線まで貫通する貫通電極である場合を例に取り説明を行う。
【００２２】
縦型電極３０は、基体１０の接続対象部位Ｔに連通した縦孔１２の内側面を覆う第１絶縁膜としての絶縁膜１３の内側に当該絶縁膜１３の大部分を内側から覆う略筒状の膜としての低抵抗膜１４が設けられており、その低抵抗膜１４の筒内に更に入れ子状に筒状又は円柱状の電極部１５が設けられている。
【００２３】
なお、絶縁膜１３は、縦孔１２の中に積層形成されたものであってもよいし、縦孔１２を形成することで基体１０自体の絶縁膜が露出したものであってもよい。以下では、縦孔１２の中に絶縁膜１３を積層形成する場合を例に取り説明する。
【００２４】
電極部１５は、バリアメタル膜１５ａと導電部１５ｂとを有する。バリアメタル膜１５ａは、導電部１５ｂの金属材料が基体側部材へ拡散しないように隔離する部材であり、導電部１５ｂと他の部材（低抵抗膜１４、絶縁膜１３及び接続対象部位Ｔ）との間に設けられる。バリアメタル膜１５ａは、例えばＴｉ, ＴｉＮ, Ｔａ, ＴａＮの少なくとも１つで形成される。導電部１５ｂは、例えばＣｕ，Ｗの少なくとも１つで形成される。
【００２５】
なお、縦孔１２内の導電部１５ｂは膜状でもよいし、バリアメタル膜１５ａに囲われる筒状空間内に充填された柱状でもよい。導電部１５ｂを膜状とする場合は、配線１１を被覆する樹脂と一体連続的に導電部１５ｂ内側の空洞にも樹脂が充填されている。絶縁膜１３、バリアメタル膜１５ａ及び導電部１５ｂのそれぞれの間には他の膜が介在してもよい。
【００２６】
縦型電極３０は、径が１０μｍ以上で且つアスペクト比が１以上であり、より好ましくはアスペクト比が３以上とする。
【００２７】
縦孔１２の内側壁に成膜された絶縁膜１３は、縦孔１２の開口部１２ａから孔底１２ｂに近づくにつれて徐々に厚みが薄くなるテーパー形状になっている。すなわち、縦孔１２は、内側壁が孔底１２ｂから開口部１２ａに向けて徐々に迫り出すオーバーハング形状になっている。
【００２８】
絶縁膜１３は、孔底１２ｂ付近において、縦孔１２の内側壁を覆う絶縁膜１３から縦孔１２の径方向において略中央に向けて屈曲延出する延出部１３ａを有している。延出部１３ａは、縦孔１２の径方向略中央に達しない長さであり、縦孔１２の孔底１２ｂ付近において縦孔１２の内側壁から内方へ突出したリング状のフランジ形状となる。逆に、縦孔１２の孔底１２ｂ付近は、絶縁膜で覆われない開口Ｈ１を有することになる。
【００２９】
絶縁膜１３の内側には、縦孔１２の開口部１２ａ付近から孔底１２ｂ付近まで連続的に低抵抗膜１４が設けられている。
【００３０】
低抵抗膜１４は、具体的には、縦孔１２の内側壁に沿って延びる絶縁膜１３の内側に沿って設けられるとともに、縦孔１２の孔底１２ｂに沿って延びる延出部１３ａの開口部１２ａ側の側面１３ａ１に沿って設けられている。延出部１３ａの開口Ｈ１側の端面１３ａ２には低抵抗膜１４は設けられておらず、側面１３ａ１に設けられた低抵抗膜１４は、延出部１３ａの開口Ｈ１とと略同等の形状の開口Ｈ２を有する。
【００３１】
以上のように、低抵抗膜１４は、縦孔１２の開口付近から孔底１２ｂ付近まで延びているものの孔底１２ｂには接しておらず、縦孔１２の孔底１２ｂには、側壁に低抵抗膜１４が設けられていない部位がある。この縦孔１２において側壁に低抵抗膜１４が設けられていない部位（低抵抗膜１４の端部より接続対象部位Ｔ寄りの部位）は、アスペクト比が１未満（０を除く）であり、より好ましくはアスペクト比が０．１〜０．２以下（０を除く）とする。このように縦孔１２において側壁に低抵抗膜１４が設けられていない部位のアスペクト比が低いため、低抵抗膜１４が形成された後、縦孔１２の孔底１２ｂ付近に帯電する電荷は、低抵抗膜１４を介した電荷移動により中和される。
【００３２】
絶縁膜１３の内側壁に成膜された低抵抗膜１４は、縦孔１２深さ方向において縦孔１２の開口部１２ａに近い部位ほど肉厚であり、孔底１２ｂに近づくにつれて徐々に厚みが薄くなるテーパー形状である。
【００３３】
低抵抗膜１４は、絶縁膜１３や延出部１３ａに比べて低抵抗であり、絶縁膜１３や延出部１３ａや半導体基板１０ａ等への（金属）拡散や相互反応が発生しにくく、両側の積層膜（図１に示す例では絶縁膜１３や延出部１３ａとバリアメタル膜１５ａ）との密着性が良好であれば様々な材料を用いることができる。低抵抗膜１４の抵抗値は、例えば１０６Ωｃｍ未満であることが目安となる。
【００３４】
低抵抗膜１４の材質の具体例としては、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ，ＷＮ，Ｍｎ，ＭｎＮ，Ａｌ，Ｓｎ，Ｚｎ，Ｓｉ，Ｇｅ，Ｇａ，ＳｉＮ等が挙げられる。なお、ＳｉＮとしては、ストイキオメトリックなＳｉＮではなく、例えばＮの原子比率が５０％以下のＳｉＮを用いることが望ましい。
【００３５】
低抵抗膜１４は、それ自体が導電部１５ｂの金属拡散を防止するバリアメタル膜１５ａと同様のバリア性を有してもよい。バリアメタル性を有する低抵抗膜１４の材質の具体例としては、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ，ＷＮ，Ｍｎ，ＭｎＮが挙げられる。
【００３６】
縦孔１２の孔底１２ｂにおいて、接続対象部位Ｔと延出部１３ａとの間には、第２絶縁膜としての絶縁膜１６（プリメタル層間絶縁膜等）が介在している。この絶縁膜１６にも、平面視、延出部１３ａの開口Ｈ１や低抵抗膜１４の開口Ｈ２とほぼ同じ位置と形状で開口Ｈ３が形成されている。すなわち、孔底１２ｂには、延出部１３ａ、低抵抗膜１４及び絶縁膜１６の積層部位には、全体として上下（縦孔１２の深さ方向）に貫通する開口が設けられている。
【００３７】
基体１０の一方の面１０Ａには、絶縁膜１７、低抵抗膜１８、バリアメタル膜１９、導電部２０が順次積層されている。これら膜の間に他の膜が介在してもよい。これら膜は、縦孔１２内の対応する各膜と一体連続的に形成されている。すなわち、絶縁膜１７は絶縁膜１３と、低抵抗膜１８は低抵抗膜１４と、バリアメタル膜１９はバリアメタル膜１５ａと、導電部２０は導電部１５ｂと、それぞれ一体連続的に形成されている。面１０Ａ上の導電部２０により形成された配線１１にはバンプ２１が設けられている。
【００３８】
図２〜図７は、本実施形態に係る半導体装置１００の製造方法の一例を説明する図である。
【００３９】
まず、ＭＯＳトランジスタ等の素子が形成された半導体基板１０ａの上に酸化シリコン膜から成る絶縁膜１６（プリメタル層間絶縁膜）を形成し、絶縁膜１６の上に配線層１０ｂを順次積層形成する。絶縁膜１６において配線層１０ｂとの境界付近には接続対象部位Ｔとなる下部デバイスの特定配線が形成される。このようにして作成した基体１０を表裏反転させて図２の状態とする。
【００４０】
次に、図３に示すように、リソグラフィとプラズマエッチングにより半導体基板１０ａを貫通する予備縦孔としての貫通孔１２’を形成する。貫通孔１２’は、半導体基板１０ａを貫通し、接続対象部位Ｔに達しない程度の深さで形成される。
【００４１】
次に、図４に示すように、半導体基板１０ａと縦型電極３０とを絶縁するための絶縁膜１３を形成する。絶縁膜１３は、例えば酸化シリコン膜であり、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により積層形成される。ＰＥ−ＣＶＤ法で形成された絶縁膜１３は、貫通孔１２’の底から開口に向けて徐々に迫り出すオーバーハング形状となる。また、絶縁膜１３の形成と同時に、半導体基板１０ａの一方の面１０Ａにも絶縁膜１７が積層形成され、貫通孔１２’の底全体にも後の工程で一部を延出部１３ａとして残しつつ除去される絶縁膜が積層形成される。
【００４２】
次に、図５に示すように、絶縁膜１３の上に低抵抗膜１４を積層形成する。低抵抗膜１４は、例えばＰＥ−ＣＶＤ等の低カバレッジな成膜法で形成される。低抵抗膜１４は、半導体プロセスとの適合性が高く、抵抗値が１０６Ωｃｍ未満の様々な材料を使用可能である。具体的には、例えば、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ，ＷＮ，Ｍｎ，ＭｎＮ，Ａｌ，Ｓｎ，Ｚｎ，Ｓｉ，Ｇｅ，Ｇａ，ＳｉＮを用いることができる。なお、ＳｉＮとしては、ストイキオメトリックなＳｉＮではなく、例えばＮの原子比率が５０％以下のＳｉＮを用いることが望ましい。以下では、ＴｉＮで低抵抗膜１４を形成した場合を例に取り説明する。
【００４３】
次に、図６に示すように、貫通孔１２’の底に開口を形成して接続対象部位Ｔを孔に露出させ、縦孔１２を形成する。貫通孔１２’の底の低抵抗膜１４及び絶縁膜１３並びに接続対象部位Ｔ上のプリメタル層間絶縁膜である絶縁膜１６は、例えばプラズマエッチングにより除去する。
【００４４】
低抵抗膜１４と絶縁膜１３，１６を一括で加工する場合、フルオロカーボンガス、ハイドロフルオロカーボンガス、Ａｒ等の希ガスの少なくとも１種類以上をエッチングガスとして使用してエッチングを行う。
【００４５】
低抵抗膜１４と絶縁膜１３，１６を別々に加工する場合、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒ等の希ガスの少なくとも１種類以上をエッチングガスとして使用して低抵抗膜１４のエッチングを行った後、フルオロカーボンガス、ハイドロフルオロカーボンガス、Ａｒ等の希ガスの少なくとも１種類以上をエッチングガスとして使用して絶縁膜１３．１６のエッチングを行う。
【００４６】
ＰＥ−ＣＶＤ法で形成した低抵抗膜１４は、貫通孔１２’の底に比べて半導体基板１０ａのフィールド部に厚く成膜されるため、エッチング後もフィールド部に低抵抗膜１４が残存し、フィールド部の絶縁膜１７削れを抑制する所謂ハードマスクの効果も期待できる。
【００４７】
次に、エッチングにより縦孔１２の側面等に付着したポリマーや接続対象部位Ｔの残渣を除去する洗浄工程を行う。洗浄工程は、有機薬液または希フッ酸による洗浄により行う。なお、接続対象部位ＴにＣｕ等の拡散性を有する金属材料を用いており、バリアメタル性を有するＴｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ，ＷＮ，Ｍｎ，ＭｎＮ等を低抵抗膜１４として用いている場合、エッチング中に側面に付着した金属材料の基体１０への拡散を防止する効果もある。
【００４８】
次に、縦孔１２内及び基体１０のフィールド部にバリアメタル膜１５ａを成膜する。バリアメタル膜１５ａは、例えばＰＥ−ＣＶＤ法で、Ｔｉ, ＴｉＮ, Ｔａ, ＴａＮの少なくとも１種類を成膜することにより作成される。次いで、導電部１５ｂを形成する。導電部１５ｂは、例えば、Ｃｕ，Ｗの少なくとも一方からなる導電材料をめっき法により成膜することにより作成される。これにより、図７に示すように、縦孔１２の中に導電材料が成膜又は充填されて導電部１５ｂが形成される。その後、フィールド部に製膜された導電部１５ｂ、バリアメタル膜１５ａ、低抵抗膜１４の不要部分をウェットエッチングにより除去し、フィールド部に配線１１を形成する。
【００４９】
以上説明した製造方法により、上述した半導体装置１００が作成される。
【００５０】
（Ｂ）第２の実施形態： 
図８は、本実施形態に係る半導体装置２００の要部断面を説明する図である。半導体装置２００は、孔底付近の低抵抗膜、絶縁膜、並びにその上に成膜されるバリアメタル膜や導電部の形状を除くと、上述した半導体装置１００と同様の構成である。
【００５１】
そこで、以下では主に、半導体装置２００の孔底付近の低抵抗膜、絶縁膜、並びにその上に成膜されるバリアメタル膜や導電部の形状及び製造方法について説明し、その他の構成については詳細な説明を省略し、必要に応じて半導体装置１００の構成の符号先頭に２を付けた符号を示す。
【００５２】
半導体装置２００の低抵抗膜２１４は、絶縁膜２１３の内側に、縦孔２１２の開口部２１２ａ付近から孔底２１２ｂ付近まで連続的に設けられている点は、第１の実施形態に係る低抵抗膜１４と同様である。
【００５３】
低抵抗膜２１４は、縦孔２１２の内側壁に沿って延びる絶縁膜２１３の内側に沿って設けられるとともに、縦孔２１２の孔底２１２ｂに沿って延びる延出部２１３ａの開口部２１２ａ寄りの側面に沿って設けられ、更に、延出部２１３ａの開口２Ｈ１側の端面に沿って接続対象部位２Ｔに向けて延びる開口端面覆蓋部２２１が設けられている。
【００５４】
図８に示す半導体装置２００では、絶縁膜２１６に、延出部２１３ａの開口２Ｈ１と略同幅で連続的に形成された凹部２２２が設けられており、開口端面覆蓋部２２１は、延出部２１３ａの開口２Ｈ１及び凹部２２２の内側面の双方を覆うように延びている。凹部２２２は接続対象部位２Ｔには達しておらず、従って、開口端面覆蓋部２２１も接続対象部位２Ｔには達しない程度の長さである。この場合においても、縦孔２１２のうち開口端面覆蓋部２２１の端部より接続対象部位Ｔ寄りの部位は、アスペクト比が１未満（０を除く）であり、より好ましくはアスペクト比が０．１〜０．２以下（０を除く）とする。
【００５５】
なお、絶縁膜２１６に凹部２２２は必ずしも形成されなくともよく、開口端面覆蓋部２２１は延出部２１３ａの厚み方向途中まで延びる形状であってもよい。
【００５６】
以上のような半導体装置２００は、半導体装置１００に比べて低抵抗膜２１４が、より接続対象部位２Ｔ近くまで延びているため、低抵抗膜２１４が形成された後、縦孔２１２の孔底２１２ｂ付近に帯電する電荷が低抵抗膜２１４を介して電荷移動しやすくなり、帯電緩和効果が向上する。
【００５７】
図９〜図１１は、本実施形態に係る半導体装置２００の製造方法の一例を説明する図である。半導体装置２００の製造方法は、基体２１０の用意、縦孔２１２の形成、絶縁膜２１３の成膜、までの工程は半導体装置１００の製造方法と同様である。
【００５８】
絶縁膜２１３の形成後、本実施形態では、図９に示すように、予備縦孔としての貫通孔２１２’の底部の絶縁膜２１３及び絶縁膜２１６（又は、絶縁膜２１６に達しないように絶縁膜２１３のみ）を接続対象部位２Ｔに向けて途中までプラズマエッチングにより除去して貫通孔２１２’の底部に凹部２２２を形成する。このプラズマエッチングは、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒの少なくとも１種類以上をエッチングガスとして使用して行う。
【００５９】
次に、図１０に示すように、絶縁膜２１３の上及び凹部２２２の中に低抵抗膜２１４を積層形成する。
【００６０】
その後、図１１に示すように、凹部２２２の底に開口を形成して接続対象部位２Ｔを露出させる。低抵抗膜２１４と絶縁膜２１６を一括で加工する場合、フルオロカーボンガス、ハイドロフルオロカーボンガス、Ａｒ等の希ガスの少なくとも１種類以上をエッチングガスとして使用してエッチングを行う。低抵抗膜２１４と絶縁膜２１６を別々に加工する場合、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒの少なくとも１種類以上をエッチングガスとして使用して低抵抗膜２１４のエッチングを行った後、フルオロカーボンガス、ハイドロフルオロカーボンガス、Ａｒ等の希ガスの少なくとも１種類以上をエッチングガスとして使用して絶縁膜２１６のエッチングを行う。
【００６１】
その後、半導体装置１００と同様に、洗浄した後、バリアメタル膜２１５ａ及び導電部２１５ｂ並びに配線２１１を形成することで、図８に示す半導体装置２００が作成される。
【００６２】
（Ｃ）第３の実施形態：
図１２は、本実施形態に係る半導体装置３００の要部断面を説明する図である。半導体装置３００は、低抵抗膜の積層回数を除くと、上述した半導体装置１００と同様の構成である。
【００６３】
そこで、以下では主に、半導体装置３００の低抵抗膜の積層に係る形状及び製造方法について説明し、その他の構成については詳細な説明を省略し、必要に応じて半導体装置１００の構成の符号先頭に３を付けた符号を示す。
【００６４】
半導体装置３００の低抵抗膜３１４は、絶縁膜３１３の内側に、縦孔３１２の開口部３１２ａ付近から孔底３１２ｂ付近まで連続的に設けられている点は、半導体装置１００の低抵抗膜１４と同様である。
【００６５】
低抵抗膜３１４は、縦孔３１２の内側壁に沿って延びる絶縁膜３１３の内側に沿って設けられる低抵抗膜３１４ａと、縦孔３１２の孔底３１２ｂに沿って延びる絶縁膜３１３ａの開口部３１２ａ寄りの側面に沿って設けらる低抵抗膜３１４ｂと、更に、絶縁膜３１３ａの開口３Ｈ１側の端面に沿って接続対象部位３Ｔに向けて延びる開口端面覆蓋部３１４ｃと、を有する。
【００６６】
低抵抗膜３１４は、２回以上の複数回に分けて成膜された多層構造を有する。低抵抗膜３１４を３回に分けて積層した場合、積層した順に第１層Ｌ１，第２層Ｌ２、第３層Ｌ３とすると、低抵抗膜３１４ａ，３１４ｂは第１層Ｌ１，第２層Ｌ２及び第３層Ｌ３の３層が全て積層形成された積層構造になっている。
【００６７】
一方、開口端面覆蓋部３１４ｃでは、最初に積層される第１層Ｌ１を除く第２層Ｌ２、第３層Ｌ３の２層が積層形成された積層構造になっている。また、開口端面覆蓋部３１４ｃでは、先に積層された第２層Ｌ２の接続対象部位Ｔ寄りの端部に比べて、縦孔３１２の中心寄りに後で積層された第３層Ｌ３の接続対象部位Ｔ寄りの端部の方が、より接続対象部位３Ｔ近くまで長く延びた構造になっており、低抵抗膜３１４全体で見ても第１層Ｌ１，第２層Ｌ２、第３層Ｌ３の順に積層順が後の層ほど徐々に接続対象部位Ｔ寄りの端部が接続対象部位Ｔに向けて長くなる階段状の下部構造を有する。
【００６８】
この場合においても、縦孔３１２のうち低抵抗膜３１４全体より接続対象部位Ｔ寄りの部位は、アスペクト比が１未満（０を除く）であり、より好ましくはアスペクト比が０．１〜０．２以下（０を除く）とする。
【００６９】
以上のような半導体装置３００は、半導体装置１００に比べて低抵抗膜３１４が、より接続対象部位３Ｔ近くまで延びているため、低抵抗膜３１４が形成された後、縦孔３１２の孔底３１２ｂ付近に帯電する電荷が低抵抗膜３１４を介して電荷移動しやすくなり、縦孔３１２の孔底３１２ｂ付近における帯電を緩和する効果が向上する。
【００７０】
図１３〜図１７は、本実施形態に係る半導体装置３００の製造方法の一例を説明する図である。半導体装置３００の製造方法は、基体３１０の用意、縦孔３１２の形成、絶縁膜３１３の成膜、低抵抗膜３１４（第１層Ｌ１）の成膜、までの工程は半導体装置１００の製造方法と同様である。
【００７１】
第１層Ｌ１に相当する低抵抗膜３１４の形成後、本実施形態では、図１３に示すように、予備縦孔としての貫通孔３１２’の底に接続対象部位３Ｔに達しない程度の第１凹部３２２ａを形成する。低抵抗膜３１４や絶縁膜３１３，３１６のエッチング方法は、第１の実施形態と同様である。
【００７２】
そして、図１４に示すように、第１凹部３２２ａの中を含めた貫通孔３１２’の全体に、第２層Ｌ２に相当する低抵抗膜３１４を積層して成膜する。すなわち、第１層Ｌ１の残存している部位については、第１層Ｌ１の上に第２層Ｌ２が積層され、低抵抗膜３１４が多層構造となる。
【００７３】
次に、図１５に示すように、主に第１凹部３２２ａの底に、接続対象部位３Ｔに達しない程度の第２凹部３２２ｂを形成する。
【００７４】
そして、図１６に示すように、第２凹部３２２ｂの中を含めた貫通孔３１２’の全体に、第３層Ｌ３に相当する低抵抗膜３１４を積層して成膜する。すなわち、第２層Ｌ２の残存している部位については、第２層Ｌ２の上に第３層Ｌ３が積層され、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３の３層が積層した多層構造、又は第２層Ｌ２、第３層Ｌ３の２層が積層した多層構造となる。
【００７５】
その後、図１７に示すように、第２凹部３２２ｂの底に開口を形成して接続対象部位３Ｔを露出させる。
【００７６】
その後、半導体装置１００と同様に、洗浄した後、バリアメタル膜３１５ａ及び導電部３１５ｂ並びに配線３１１を形成することで、図１２に示す半導体装置３００が作成される。
【００７７】
（Ｄ）第４の実施形態： 
図１８は、本実施形態に係る半導体装置４００の要部断面を説明する図である。半導体装置４００は、低抵抗膜の全体形状及び製造方法を除くと、上述した半導体装置１００と同様の構成である。
【００７８】
そこで、以下では主に、半導体装置４００における低抵抗膜の全体形状及び製造方法について説明し、その他の構成については詳細な説明を省略し、必要に応じて半導体装置１００の構成の符号先頭に４を付けた符号を示す。
【００７９】
半導体装置４００の低抵抗膜４１４は、絶縁膜４１３の内側に、縦孔４１２の開口部４１２ａ付近から孔底４１２ｂ付近まで連続的に設けられている点は、半導体装置１００の低抵抗膜１４と同様である。
【００８０】
基体４１０の一方の面４１０Ａには、絶縁膜４１７、バリアメタル膜４１９、導電部４２０が順次積層されている。これら膜の間に他の膜が介在してもよいが、一方の面４１０Ａには低抵抗膜４１４は積層されていない。ただし、縦孔４１２の内側壁に沿って延びる絶縁膜４１３の内側に沿って設けられる低抵抗膜４１４は、孔の深さ方向全体で略均一な膜厚を有しているため、低抵抗膜４１４が形成された後、縦孔４１２の孔底４１２ｂ付近に帯電する電荷の緩和特性が安定する。
【００８１】
半導体装置４００の製造方法は、基体４１０の用意、縦孔４１２の形成、絶縁膜４１３の成膜、までの工程は半導体装置１００の製造方法と同様である。
【００８２】
絶縁膜４１３の形成後、本実施形態では、絶縁膜４１３の上に低抵抗膜４１４を積層形成する。低抵抗膜４１４は、材質は第１の実施形態に係る低抵抗膜１４と同様であるが、成膜法として高カバレッジなＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、低抵抗膜４１８も含めて全体的に略均一な膜厚で形成される。
【００８３】
次に、第１の実施形態と同様に、例えばプラズマエッチングにより予備縦孔としての貫通孔４１２’の底に開口を形成して接続対象部位４Ｔを露出させる。ただし、本実施形態に係る低抵抗膜１４は高カバレッジな成膜法で作成されているため、基体１０のフィールド部に形成された低抵抗膜４１４は、このエッチングによって除去され、縦孔４１２内の低抵抗膜４１４のみが残存する。
【００８４】
その後、半導体装置１００の場合と同様に、貫通孔４１２’の底に開口を形成して接続対象部位４Ｔを露出させ、洗浄後、バリアメタル膜４１５ａ及び導電部４１５ｂ並びに配線４１１を形成することで、図１８に示す半導体装置４００が作成される。
【００８５】
（Ｅ）第５の実施形態：
図１９は、本実施形態に係る固体撮像素子５００の要部断面を説明する図である。本実施形態に係る固体撮像素子５００の縦型電極５１２は、半導体基板の裏面から配線層を貫通し半導体基板の裏面に貼り合せた他の半導体素子内に設けられた接続対象部位に接続されている点で、上述した第１の実施形態の縦型電極３０と大きく異なる。
【００８６】
そこで、以下では主に、縦型電極５１２の概略構成と製造方法について説明し、その他の構成については詳細な説明を省略し、半導体装置１００と同様の構成には必要に応じて半導体装置１００の符号先頭に５を付けた符号を示す。
【００８７】
固体撮像素子５００は、光電変換素子や画素トランジスタ等を設けた半導体基板５１０ａの表面１０Ｂに配線層５１０ｂを積層形成した後、配線層５１０ｂの上に他の半導体素子を貼り合せにより接合し、半導体基板５１０ａの裏面５１０Ａ側から配線層５１０ｂを貫通して貼り合せ接合された半導体素子内に設けられた接続対象部位としての金属電極パッドまで達する貫通電極を形成する例である。
【００８８】
図２０〜図２３は、本実施形態に係る固体撮像素子５００の要部の製造方法を模式的に示す図である。
【００８９】
図２０に示すように、固体撮像素子５００の製造方法においては、まず、半導体基板５１０ａを貫通する予備縦孔としての貫通孔５１２’を形成し、半導体基板５１０ａの裏面５１０Ａ、及び貫通孔５１２’の内側面の全面に、絶縁膜５１３を積層成膜する。
【００９０】
その後、貫通孔５１２’の底部をプラズマエッチングにより掘削延伸し、配線層５１０ｂを貫通して接続対象部位５Ｔとしての金属電極パッドの近傍に達する予備縦孔としての貫通孔５１２”を形成する（図２１）このようにして形成した縦孔としての貫通孔５１２”は、その孔内壁全体に絶縁膜が露出している。この貫通孔５１２”内部及び半導体基板５１０ａのフィールド部の絶縁膜５１３の上に低抵抗膜５１４を成膜する（図２２）。その後、貫通孔５１２”の孔底に成膜された低抵抗膜５１４及び当該低抵抗膜５１４と接続対象部位５Ｔの間の絶縁膜をエッチングにより除去し、接続対象部位５Ｔを露出させる（図２３）。このよう接続対象部位５Ｔまで貫通した縦孔５１２に、第１の実施形態と同様に、バリアメタル膜を成膜し、導電部を成膜又は充填して電極部５１５を形成する（図１９）。
【００９１】
これにより、貫通電極形成中の帯電ダメージを緩和しつつ、半導体基板５１０ａの裏面５１０Ａ側から配線層５１０ｂを貫通して貼り合せ接合された半導体素子内に設けられた接続対象部位としての金属電極パッドまで達する貫通電極を形成することができる。
【００９２】
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した各実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００９３】
そして、本技術は、以下のような構成を取ることができる。
【００９４】
（１）
基体の厚み方向に沿って開口部から接続対象部位に向けて延びる縦孔内に形成され、前記縦孔に露出した第１絶縁膜に近い側から順にバリアメタル膜と導電材料を積層した構造の縦型電極と、
前記バリアメタル膜と前記第１絶縁膜の間に、前記接続対象部位の近傍を除いて介在するように設けた、抵抗値が前記第１絶縁膜より低い低抵抗膜と、
を備える半導体装置。
【００９５】
（２）
前記低抵抗膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｚｒ，ＺｒＮ，Ｈｆ，ＨｆＮ，Ｒｕ，Ｃｏ，Ｗ、ＷＮ、Ｍｎ、ＭｎＮ，Ａｌ、Ｓｎ、Ｚｎ、Ｓｉ、Ｇｅ、Ｇａ、ＳｉＮの少なくとも１つにより構成される、前記（１）に記載の半導体装置。
【００９６】
（３）
前記第１絶縁膜及び前記バリアメタル膜は、前記基体のフィールド部に沿って延びる延出部を有し、
前記低抵抗膜も、前記基体のフィールド部に沿って前記第１絶縁膜及び前記バリアメタル膜の間に介在するように設けられている、
前記（１）又は前記（２）に記載の半導体装置。
【００９７】
（４）
前記第１絶縁膜及び前記バリアメタル膜は、前記基体のフィールド部に沿って延びる延出部を有し、
前記低抵抗膜は、前記基体のフィールド部に沿う前記第１絶縁膜及び前記バリアメタル膜の間には設けられていない、
前記（１）又は前記（２）に記載の半導体装置。
【００９８】
（５）
前記低抵抗膜の膜厚は、前記縦孔の深さ方向において前記縦孔の開口に近い部位ほど肉厚である、
前記（１）〜前記（４）の何れか１つに記載の半導体装置。
【００９９】
（６）
前記低抵抗膜の膜厚は、前記縦孔の深さ方向において略均一である、
前記（１）〜前記（５）の何れか１つに記載の半導体装置。
【０１００】
（７）
前記低抵抗膜の前記接続対象部位寄りの端部は、前記接続対象部位の前記開口部側の側面に積層された第２絶縁膜に達していない、
前記（１）〜前記（６）の何れか１つに記載の半導体装置。
【０１０１】
（８）
前記低抵抗膜の前記接続対象部位寄りの端部は、前記接続対象部位の前記開口部側の側面に積層された第２絶縁膜に達している、
前記（１）〜前記（６）の何れか１つに記載の半導体装置。
【０１０２】
（９）
前記低抵抗膜は、複数の低抵抗膜を積層形成した積層構造を有し、
前記縦孔の中心寄りに積層された低抵抗膜の端部ほど前記接続対象部位の近くまで長く延びるように形成されている、
前記（１）〜前記（８）の何れか１つに記載の半導体装置。
【０１０３】
（１０）
前記縦型電極は、径が１０μｍ以上で、アスペクト比が１以上である、
前記（１）〜前記（９）の何れか１つに記載の半導体装置。
【０１０４】
（１１）
前記縦孔の孔底において側壁に前記低抵抗膜が設けられてない部位のアスペクト比が１未満（０を除く）である、前記（１）〜前記（１０）の何れか１つに記載の半導体装置。
【０１０５】
（１２）
孔壁に絶縁膜が露出し、孔底が接続対象部位に達しない深さの予備縦孔を基体に形成する第１工程と、
前記絶縁膜の上から前記予備縦孔の内部に前記絶縁膜より抵抗値が低い低抵抗膜を成膜する第２工程と、
前記低抵抗膜と前記絶縁膜ごと前記予備縦孔の孔底を前記接続対象部位までエッチングにより開口して縦孔を形成する第３工程と、
前記接続対象部位に連通した前記縦孔にバリアメタル膜を成膜し、前記バリアメタル膜の上から導電材料を成膜又は充填して縦型電極を形成する第４工程と、
とを含んで構成される、半導体装置の製造方法。
【０１０６】
（１３）
前記第２工程と前記第３工程の間に、前記低抵抗膜と前記絶縁膜ごと前記予備縦孔の孔底を前記接続対象部位に達しない程度にエッチングしその上から更に前記予備縦孔の内部に前記低抵抗膜を成膜する工程を、１回以上繰り返し行う、前記（１２）に記載の半導体装置の製造方法。
【０１０７】
（１４）
前記低抵抗膜と前記絶縁膜の除去をプラズマエッチングにより行い、
前記プラズマエッチングでは、フルオロカーボンガス、ハイドロフルオロカーボンガス、希ガスの何れか１つ以上を用いる、前記（１２）又は前記（１３）に記載の半導体装置の製造方法。
【０１０８】
（１５）
半導体基板の厚み方向に沿って当該半導体基板の裏面の開口部から半導体基板の表面上に積層された配線層中の接続対象部位に向けて延びる縦孔内に形成された縦型電極を有する固体撮像素子であって、
前記縦型電極は、縦孔に露出した絶縁膜に近い側から順にバリアメタル膜と電極材料を積層した構造であり、
前記バリアメタル膜と前記絶縁膜の間に、前記接続対象部位の近傍を除いて、抵抗値が前記絶縁膜より低い低抵抗膜を介在するように設けてある、固体撮像素子。
【符号の説明】
【０１０９】
１０…基体、１０Ａ…面、１０Ｂ…表面、１０ａ…半導体基板、１０ｂ…配線層、１１…配線、１２…縦孔、１２’…貫通孔、１２ａ…開口部、１２ｂ…孔底、１３…絶縁膜、１３ａ…延出部、１３ａ１…側面、１３ａ２…端面、１４…低抵抗膜、１５…電極部、１５ａ…バリアメタル膜、１５ｂ…導電部、１６…絶縁膜、１７…絶縁膜、１８…低抵抗膜、１９…バリアメタル膜、２０…導電部、２１…バンプ、３０…縦型電極、１００…半導体装置、２００…半導体装置、２１０…基体、２１１…配線、２１２…縦孔、２１２’…貫通孔、２１２ａ…開口部、２１２ｂ…孔底、２１３…絶縁膜、２１３ａ…延出部、２１４…低抵抗膜、２１５ａ…バリアメタル膜、２１５ｂ…導電部、２１６…絶縁膜、２２１…開口端面覆蓋部、２２２…凹部、３００…半導体装置、３１０…基体、３１１…配線、３１２…縦孔、３１２’…貫通孔、３１２ａ…開口部、３１２ｂ…孔底、３１３…絶縁膜、３１３ａ…絶縁膜、３１４…低抵抗膜、３１４ａ…低抵抗膜、３１４ｂ…低抵抗膜、３１４ｃ…開口端面覆蓋部、３１５ａ…バリアメタル膜、３１５ｂ…導電部、３１６…絶縁膜、３２２ａ…第１凹部、３２２ｂ…第２凹部、４００…半導体装置、４１０…基体、４１０Ａ…面、４１１…配線、４１２…縦孔、４１２’…貫通孔、４１２ａ…開口部、４１２ｂ…孔底、４１３…絶縁膜、４１４…低抵抗膜、４１５ａ…バリアメタル膜、４１５ｂ…導電部、４１７…絶縁膜、４１８…低抵抗膜、４１９…バリアメタル膜、４２０…導電部、５００…固体撮像素子、５１０Ａ…裏面、５１０ａ…半導体基板、５１０ｂ…配線層、５１２…縦型電極、５１２…縦孔、５１２’…貫通孔、５１２“…貫通孔、５１２ｂ…孔底、５１３…絶縁膜、５１４…低抵抗膜、５１５…電極部、Ｈ１…開口、Ｈ２…開口、Ｈ３…開口、Ｌ１…第１層、Ｌ２…第２層、Ｌ３…第３層、Ｔ…接続対象部位、２Ｔ…接続対象部位、２Ｈ１…開口、３Ｔ…接続対象部位、３Ｈ１…開口、４Ｔ…接続対象部位、５Ｔ…接続対象部位、
【図１】
2018107227.tif 000003
【図２】
2018107227.tif 000004
【図３】
2018107227.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2018107227.tif 000009
【図８】
2018107227.tif 000010
【図９】
2018107227.tif 000011
【図１０】
2018107227.tif 000012
【図１１】
2018107227.tif 000013
【図１２】
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【図１３】
2018107227.tif 000015
【図１４】
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【図１５】
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【図１６】
2018107227.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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