(57)【要約】【課題】簡単な構成で動作周波数を固定化することが可能な電圧変換装置を提供する。【解決手段】一の実施形態によれば、電源変換装置は、入力電圧を受信して、基準電圧に応じた出力電圧を出力する出力部と、前記出力電圧から得られた電圧と前記基準電圧との比較結果を示す比較信号を出力する比較器とを備える。前記装置はさらに、前記比較信号の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号を出力する遅延回路であって、前記遅延信号の遅延時間を、周期的に変化する変調信号に基づいて変化させる遅延回路を備える。前記装置はさらに、前記遅延信号に基づいて前記出力部を制御する制御回路であって、前記出力信号の周波数を、前記変調信号に依存する所定値に調整する制御回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を受信して、基準電圧に応じた出力電圧を出力する出力部と、
前記出力電圧から得られた電圧と前記基準電圧との比較結果を示す比較信号を出力する比較器と、
前記比較信号の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号を出力する遅延回路であって、前記遅延信号の遅延時間を、周期的に変化する変調信号に基づいて変化させる遅延回路と、
前記遅延信号に基づいて前記出力部を制御する制御回路であって、前記出力信号の周波数を、前記変調信号に依存する所定値に調整する制御回路と、
を備える電圧変換装置。
【請求項２】
前記所定値は、前記変調信号の周波数である、請求項１に記載の電圧変換装置。
【請求項３】
前記遅延回路は、前記変調信号に基づいて前記遅延時間を周期的に変化させる、請求項１または２に記載の電圧変換装置。
【請求項４】
前記遅延回路は、前記変調信号に基づいて、周期的に変化する変調電流を生成し、前記変調電流に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
【請求項５】
前記遅延回路は、前記変調信号に基づいて、周期的に変化する変調電圧を生成し、前記変調電圧に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
【請求項６】
前記遅延回路は、前記変調信号に基づいて、前記遅延回路に作用する静電容量を周期的に変化させ、前記静電容量に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
【請求項７】
前記遅延回路は、
前記比較信号に応じた第１信号を出力する第２出力部と、
前記第１信号と基準信号との比較結果を示す第２信号を出力する第２比較器と、
前記比較信号と前記第２信号とのＯＲ演算結果を示す前記遅延信号を出力するＯＲ演算器と、
を備える請求項１から６のいずれか１項に記載の電圧変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧変換装置に関する。
【背景技術】
【０００２】
省エネルギーを促進するため、オンチップのＤＣＤＣコンバータを使用することが一般的になってきている。この場合、回路構成が簡単で、応答速度が速い非線形制御方式（ヒステリシス制御方式）のＤＣＤＣコンバータを使用することが多い。
【０００３】
一方、無線通信などの分野では、雑音に対する要求がシビアであるため、ＤＣＤＣコンバータの動作周波数を一定にすることが求められる。しかしながら、非線形制御方式は、外部クロックを必要としない制御方式であるため、動作周波数が一定にならないことが問題となる。
【０００４】
そこで、非線形制御方式のＤＣＤＣコンバータにＰＬＬ（Phase Locked Loop）を適用することが提案されているが、ＰＬＬによりＤＣＤＣコンバータの回路規模が大きくなることが問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１６５５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
簡単な構成で動作周波数を固定化することが可能な電圧変換装置を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態によれば、電源変換装置は、入力電圧を受信して、基準電圧に応じた出力電圧を出力する出力部と、前記出力電圧から得られた電圧と前記基準電圧との比較結果を示す比較信号を出力する比較器とを備える。前記装置はさらに、前記比較信号の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号を出力する遅延回路であって、前記遅延信号の遅延時間を、周期的に変化する変調信号に基づいて変化させる遅延回路を備える。前記装置はさらに、前記遅延信号に基づいて前記出力部を制御する制御回路であって、前記出力信号の周波数を、前記変調信号に依存する所定値に調整する制御回路を備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の電圧変換装置の構成を示す回路図である。
【図２】第１実施形態の電圧変換装置の動作を説明するための波形図である。
【図３】第１実施形態の遅延回路の構成を示す回路図である。
【図４】第１実施形態の遅延回路の動作を説明するための波形図である。
【図５】第１実施形態の遅延時間の例を説明するための波形図である。
【図６】第１実施形態の遅延時間の例を説明するための波形図である。
【図７】第１実施形態の遅延時間の別の例を説明するための波形図である。
【図８】第２実施形態の電圧変換装置の構成を示す回路図である。
【図９】第２実施形態の電流源の構成を示す回路図である。
【図１０】第２実施形態の電流源の動作を説明するための波形図である。
【図１１】第３実施形態の遅延回路の構成を示す回路図である。
【図１２】第３実施形態の遅延回路の動作を説明するための波形図である。
【図１３】第４実施形態の電圧供給部の構成を示す回路図である。
【図１４】第４実施形態の電圧供給部の動作を説明するための波形図である。
【図１５】第５実施形態の遅延回路の構成を示す回路図である。
【図１６】第５実施形態の遅延回路の動作を説明するための波形図である。
【図１７】第６実施形態の電圧変換装置の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態の電圧変換装置１の構成を示す回路図である。図１は、電圧変換装置１、インダクタＬ１、キャパシタＣ１、および抵抗Ｒ１、Ｒ２により構成される非線形制御方式のＤＣＤＣコンバータを示している。
【００１１】
電圧変換装置１は、入力電圧Ｖｉｎを受信して、入力電圧Ｖｉｎと０Ｖとの間で変化する矩形波を出力電圧Ｖｏｕｔ’として出力する。本実施形態の電圧変換装置１は、半導体チップにより構成されている。出力電圧Ｖｏｕｔ’は、インダクタＬ１やキャパシタＣ１の作用により最終的な出力電圧Ｖｏｕｔに変化し、出力電圧Ｖｏｕｔが負荷２に供給される。
【００１２】
インダクタＬ１、抵抗Ｒ１、および抵抗Ｒ２は、電圧変換装置１の出力端子と接地ノードとの間に直列に接続されている。キャパシタＣ１と負荷２は、インダクタＬ１と抵抗Ｒ１の間のノードと接地ノードとの間に並列に接続されている。抵抗Ｒ１と抵抗Ｒ２は、出力電圧Ｖｏｕｔを分圧してフィードバック電圧Ｖｆｂを生成する。フィードバック電圧Ｖｆｂは、抵抗Ｒ１と抵抗Ｒ２との間のノードから電圧変換装置１に供給される。
【００１３】
電圧変換装置１は、入力電圧Ｖｉｎ、基準電圧Ｖｒｅｆ、およびフィードバック電圧Ｖｆｂに基づいて出力電圧Ｖｏｕｔ’を制御する。その結果、電圧変換装置１は、基準電圧Ｖｒｅｆに応じた出力電圧Ｖｏｕｔ’を出力する。具体的には、出力電圧Ｖｏｕｔ’の平均値が、基準電圧Ｖｒｅｆに（Ｒ１＋Ｒ２）／Ｒ２を乗じた値となる。出力電圧Ｖｏｕｔ’と出力電圧Ｖｏｕｔの詳細については、後述する。
【００１４】
電圧変換装置１は、比較器１１と、変調信号供給回路１２と、遅延回路１３と、制御回路１４と、出力部の一例としての第１および第２出力トランジスタ１５、１６とを備えている。
【００１５】
比較器１１は、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、これらの電圧の比較結果を示す比較信号Ｖｄ１を遅延回路１３に出力する。変調信号供給回路１２は、周期的に変化する信号である変調信号Ｖｍｏｄを遅延回路１３に供給する。本実施形態の変調信号Ｖｍｏｄは、一定の周波数Ｆｍｏｄを有するパルス信号である。
【００１６】
遅延回路１３は、比較信号Ｖｄ１の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号Ｖｄ２を制御回路１４に出力する回路である。遅延回路１３は、遅延信号Ｖｄ２の遅延時間を変調信号Ｖｍｏｄに基づいて変化させる。遅延回路１３の構成や動作の詳細は、後述する。
【００１７】
制御回路１４は、遅延信号Ｖｄ２に基づいて第１および第２出力トランジスタ１５、１６を制御する。その結果、本実施形態の出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数は、変調信号Ｖｍｏｄに依存する所定値に調整され、具体的には、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整される。
【００１８】
第１および第２出力トランジスタ１５、１６は、電圧変換装置１の入力端子と接地ノードとの間に直列に接続されている。本実施形態の第１出力トランジスタ１５はｐＭＯＳであり、本実施形態の第２出力トランジスタ１６はｎＭＯＳである。第１および第２出力トランジスタ１５、１６のゲートには、制御回路１４からの制御信号が入力される。第１および第２出力トランジスタ１５、１６の間のノードは、電圧変換装置１の出力端子に接続されている。よって、第１および第２出力トランジスタ１５、１６は、電圧変換装置１の入力端子から入力電圧Ｖｉｎを供給され、基準電圧Ｖｒｅｆに応じた出力電圧Ｖｏｕｔ’を電圧変換装置１の出力端子に出力する。
【００１９】
図２は、第１実施形態の電圧変換装置１の動作を説明するための波形図である。
【００２０】
図２(ａ)は、出力電圧Ｖｏｕｔ’の一例を示し、図２(ｂ)は、出力電圧Ｖｏｕｔの一例を示している。符号Ｆは、これらの出力電圧Ｖｏｕｔ’、Ｖｏｕｔの周波数を表す。符号Ｔｏｎは、上述の遅延信号Ｖｄ２の遅延時間を表す。符号Ｖｍａｘ、Ｖｍｉｎは、出力電圧Ｖｏｕｔの最大値と最小値を表す。遅延回路１３や制御回路１４は、これらの出力電圧Ｖｏｕｔ’、Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整するよう動作する（Ｆ＝Ｆｍｏｄ）。
【００２１】
図２(ａ)の出力電圧Ｖｏｕｔ’は、最大値がＶｉｎ、最小値が０、パルス幅がＴｏｎのパルス波（矩形波）である。図２(ａ)の出力電圧Ｖｏｕｔ’の平均値は、上述のように、基準電圧Ｖｒｅｆに（Ｒ１＋Ｒ２）／Ｒ２を乗じた値となる。一方、図２(ｂ)の出力電圧Ｖｏｕｔは、時間Ｔｏｎの間に最大値Ｖｍａｘから最小値Ｖｍｉｎに変化する三角波である。
【００２２】
出力電圧Ｖｏｕｔ’のデューティ比Ｄは、次の式（１）で与えられる。出力電圧Ｖｏｕｔ’、Ｖｏｕｔの周波数Ｆは、次の式（２）で与えられる。
Ｄ ＝ Ｔｏｎ／（１／Ｆ） 〜 Ｖｏｕｔ／Ｖｉｎ  ・・・（１）
Ｆ ＝ Ｄ／Ｔｏｎ 〜 Ｖｏｕｔ／（ＶｉｎＴｏｎ）  ・・・（２）
ただし、式（１）と式（２）中のＶｉｎ、Ｖｏｕｔは、Ｖｉｎ、Ｖｏｕｔの平均値を表す。
【００２３】
図３は、第１実施形態の遅延回路１３の構成を示す回路図である。
【００２４】
本実施形態の遅延回路１３は、第２出力部の一例としての第１および第２トランジスタ１３ａ、１３ｂと、電流源１３ｃと、電圧供給部１３ｄと、第２比較器の一例としての比較器１３ｅと、ＯＲ演算器１３ｆと、キャパシタＣｄとを備えている。
【００２５】
第１および第２トランジスタ１３ａ、１３ｂは、電流源１３ｃと接地ノードとの間に直列に接続されている。本実施形態の第１トランジスタ１３ａはｐＭＯＳであり、本実施形態の第２トランジスタ１３ｂはｎＭＯＳである。第１および第２トランジスタ１３ａ、１３ｂのゲートには、比較器１１からの比較信号Ｖｄ１が入力される。そして、第１および第２トランジスタ１３ａ、１３ｂは、比較信号Ｖｄ１に応じた第１信号Ｖ１を第１および第２トランジスタ１３ａ、１３ｂの間のノードに出力し、比較器１３ｅとキャパシタＣｄとに第１信号Ｖ１を供給する。キャパシタＣｄは、このノードと接地ノードとの間に配置されている。
【００２６】
電流源１３ｃは、第１トランジスタ１３ａにバイアス電流Ｉｂｉａｓを供給する。第１および第２トランジスタ１３ａ、１３ｂは、このバイアス電流Ｉｂｉａｓと比較信号Ｖｄ１とに基づいて第１信号Ｖ１を出力する。一方、電圧供給部１３ｄは、比較器１３ｅに基準信号である電圧Ｖｔｕｎｅを供給する。
【００２７】
比較器１３ｅは、第１信号Ｖ１と電圧Ｖｔｕｎｅとを比較し、これらの信号の比較結果を示す第２信号Ｖ２をＯＲ演算器１３ｆに出力する。ＯＲ演算器１３ｆは、比較信号Ｖｄ１と第２信号Ｖ２とのＯＲ演算結果を示す遅延信号Ｖｄ２を出力する。
【００２８】
本実施形態の遅延回路１３は、上述の変調信号Ｖｍｏｄに基づいて、電流源１３ｃのバイアス電流Ｉｂｉａｓ、電圧供給部１３ｄの電圧Ｖｔｕｎｅ、またはキャパシタＣｄの静電容量を周期的に変化させる。そして、遅延回路１３は、このようなバイアス電流Ｉｂｉａｓ、電圧Ｖｔｕｎｅ、または静電容量に基づいて、遅延信号Ｖｄ２の遅延時間Ｔｏｎを変化させる。その結果、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数は、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整される。なお、周期的に変化するバイアス電流Ｉｂｉａｓ、電圧Ｖｔｕｎｅ、または静電容量の詳細については、後述する第２〜第５実施形態にて説明する。
【００２９】
図４は、第１実施形態の遅延回路１３の動作を説明するための波形図である。
【００３０】
図４(ａ)、図４(ｂ)、図４(ｃ)はそれぞれ、比較信号Ｖｄ１、第２信号Ｖ２、遅延信号Ｖｄ２の例を示している。図４(ａ)の比較信号Ｖｄ１は、時間Ｔ１にローからハイに変化し、時間Ｔ２にハイからローに変化している。そのため、図４(ｂ)の第２信号Ｖ２は、時間Ｔ２から増加し始めており、時間Ｔ３に電圧Ｖｔｕｎｅに達している。その結果、図４(ｃ)の遅延信号Ｖｄ２は、時間Ｔ１にローからハイに変化し、時間Ｔ３にハイからローに変化している。
【００３１】
このように、遅延回路１３は、比較信号Ｖｄ１の立ち上がりタイミングを時間Ｔ１に維持し、比較信号Ｖｄ１の立ち下がりタイミングを時間Ｔ２から時間Ｔ３に遅延させることで、遅延信号Ｖｄ２を生成する。遅延信号Ｖｄ２の遅延時間Ｔｏｎは「Ｔ３−Ｔ１」となる。
【００３２】
図４(ｂ)と図４(ｃ)から明らかなように、電圧Ｖｔｕｎｅが変化すると遅延時間Ｔｏｎも変化する。例えば、電圧Ｖｔｕｎｅが周波数Ｆｍｏｄで変化すると、遅延時間Ｔｏｎも周波数Ｆｍｏｄで変化する。このように、遅延回路１３は、電圧Ｖｔｕｎｅを変調信号Ｖｍｏｄに応じて周期的に変化させることで、遅延時間Ｔｏｎを変調信号Ｖｍｏｄに応じて周期的に変化させることができる。これは、バイアス電流Ｉｂｉａｓを周期的に変化させる場合や、キャパシタＣｄの静電容量を周期的に変化させる場合にも同様である。遅延時間Ｔｏｎは、次の式（３）で与えられる。
Ｔｏｎ 〜 ＶｔｕｎｅＣｄ／Ｉｂｉａｓ  ・・・（３）
ただし、式（３）中のＣｄは、キャパシタＣｄの静電容量を表す。
【００３３】
なお、比較信号Ｖｄ１と遅延信号Ｖｄ２は、正論理ではなく負論理の信号でもよい。この場合、遅延回路１３は、比較信号Ｖｄ１の立ち下がりタイミングを時間Ｔ１に維持し、比較信号Ｖｄ１の立ち上がりタイミングを時間Ｔ２から時間Ｔ３に遅延させることで、遅延信号Ｖｄ２を生成することとなる。
【００３４】
図５は、第１実施形態の遅延時間Ｔｏｎの例を説明するための波形図である。
【００３５】
図５(ａ)は、遅延時間Ｔｏｎの一例を示している。遅延回路１３は、図５(ａ)に示すように、変調信号Ｖｍｏｄに基づいて遅延時間Ｔｏｎを周期的に変化させる。図５(ａ)の遅延時間Ｔｏｎは、周波数Ｆｍｏｄの「のこぎり波」の形で周期的に変化している。符号Ｔｏｎ（ｔ）は、遅延時間Ｔｏｎの目標値を表す。
【００３６】
図５(ｂ)は、出力電圧Ｖｏｕｔの一例を示している。遅延時間Ｔｏｎが周波数Ｆｍｏｄで周期的に変化すると、出力電圧Ｖｏｕｔの周波数Ｆは、図５(ｂ)に示すように、周波数Ｆｍｏｄに調整されることとなる（Ｆ＝Ｆｍｏｄ）。符号Ｖｏｕｔ（ｔ）は、出力電圧Ｖｏｕｔの最大値の目標値を表す。出力電圧Ｖｏｕｔの周波数Ｆが周波数Ｆｍｏｄに調整されると、出力電圧Ｖｏｕｔが最小値から最大値に変化する時間はＴｏｎ（ｔ）となる。時間Ｔｏｎ（ｔ）は、次の式（４）で与えられる。
Ｔｏｎ（ｔ） 〜 Ｖｏｕｔ／（ＶｉｎＦｍｏｄ）  ・・・（４）
ただし、式（４）中のＶｉｎ、Ｖｏｕｔは、Ｖｉｎ、Ｖｏｕｔの平均値を表す。
【００３７】
図６は、第１実施形態の遅延時間Ｔｏｎの例を説明するための波形図である。図６は、出力電圧Ｖｏｕｔの周波数Ｆが周波数Ｆｍｏｄに調整される過程を示している。
【００３８】
図６(ａ)は、遅延時間Ｔｏｎの一例を示し、図６(ｂ)は、出力電圧Ｖｏｕｔの一例を示している。時間ｔ１、ｔ２、ｔ３、ｔ４は、図４(ａ)のＴ１と同様に、比較信号Ｖｄ１がローからハイに変化する時間を表す。
【００３９】
比較信号Ｖｄ１が時間ｔ１にローからハイに変化すると、出力電圧Ｖｏｕｔが時間ｔ１に増加し始める（図６(ｂ)）。ここで、時間ｔ１の遅延時間Ｔｏｎ１は、目標値Ｔｏｎ（ｔ）よりも大きい（図６(ａ)）。その結果、時間ｔ１＋Ｔｏｎ１の出力電圧Ｖｏｕｔ１は、目標値Ｖｏｕｔ（ｔ）よりも高くなる（図６(ｂ)）。さらには、時間ｔ１から時間ｔ２までの時間も長くなる。
【００４０】
その後、比較信号Ｖｄ１が時間ｔ２にローからハイに変化すると、出力電圧Ｖｏｕｔが時間ｔ２に再び増加し始める。ここで、時間ｔ２の遅延時間Ｔｏｎ２は、目標値Ｔｏｎ（ｔ）よりも小さい。その結果、時間ｔ２＋Ｔｏｎ２の出力電圧Ｖｏｕｔ２は、目標値Ｖｏｕｔ（ｔ）よりも低くなる。さらには、時間ｔ２から時間ｔ３までの時間も短くなる。
【００４１】
比較信号Ｖｄ１と出力電圧Ｖｏｕｔは、その後も同様の変化を繰り返す。その結果、比較信号Ｖｄ１は、遅延時間Ｔｏｎが目標値Ｔｏｎ（ｔ）になる時間にローからハイに変化するようになる（図５(ａ)を参照）。さらには、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔの最大値が目標値Ｖｏｕｔ（ｔ）となるように変化するようになる（図５(ｂ)を参照）。このようにして、出力電圧Ｖｏｕｔの周波数Ｆが周波数Ｆｍｏｄに調整される。すなわち、電圧変換装置１の動作周波数Ｆが周波数Ｆｍｏｄに固定化される。
【００４２】
図７は、第１実施形態の遅延時間Ｔｏｎの別の例を説明するための波形図である。
【００４３】
本実施形態の遅延時間Ｔｏｎは、周期的に変化すれば、のこぎり波以外の形で変化してもよい。図７(ａ)は、その一例として、周波数Ｆｍｏｄの「三角波」の形で周期的に変化する遅延時間Ｔｏｎを示している。図７(ｂ)は、その別の例として、周波数Ｆｍｏｄの「擬似的な三角波」の形で周期的に変化する遅延時間Ｔｏｎを示している。さらに別の例としては、周波数Ｆｍｏｄの「正弦波」の形で周期的に変化する遅延時間Ｔｏｎが考えられる。
【００４４】
以上のように、本実施形態の電圧変換装置１は、遅延信号Ｖｄ２の遅延時間Ｔｏｎを変調信号Ｖｍｏｄに基づいて変化させ、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整する。よって、非線形制御方式のＤＣＤＣコンバータの動作周波数を、ＰＬＬのような大規模な回路を用いずに一定に調整することができる。すなわち、本実施形態によれば、電圧変換装置１の動作周波数を簡単な構成で固定化することが可能となる。
【００４５】
（第２実施形態）
図８は、第２実施形態の電圧変換装置１の構成を示す回路図である。
【００４６】
図８の電圧変換装置１は、図１に示す構成要素に加え、フリップフロップ１７を備えている。フリップフロップ１７は、比較信号Ｖｄ１が入力されるＲ（リセット）端子と、遅延信号Ｖｄ２が入力されるＳ（セット）端子と、比較信号Ｖｄ１と遅延信号Ｖｄ２とに応じた出力信号を出力するＱ端子とを備えている。Ｑ端子からの出力信号は、後述する切替器ＳＷに供給される。
【００４７】
図９は、第２実施形態の電流源１３ｃの構成を示す回路図である。
【００４８】
本実施形態の電流源１３ｃは、三角波発生回路２１と、ＶＩ（電圧電流）変換回路２２とを備えている。三角波発生回路２１は、トランジスタ２３と、電流源２４と、キャパシタＣａと、抵抗Ｒａとを備えている。ＶＩ変換回路２２は、オペアンプ２５と、第１トランジスタ２６と、第２トランジスタ２７と、切替器ＳＷと、キャパシタＣｂと、抵抗Ｒｂとを備えている。
【００４９】
本実施形態の遅延回路１３は、このような電流源１３ｃによりバイアス電流Ｉｂｉａｓを周期的に変化させる。一方、電圧供給部１３ｄの電圧Ｖｔｕｎｅと、キャパシタＣｄの静電容量は一定とする。その結果、遅延信号Ｖｄ２の遅延時間Ｔｏｎは、バイアス電流Ｉｂｉａｓに応じて変化する。バイアス電流Ｉｂｉａｓは、周期的に変化する変調電流の一例である。
【００５０】
トランジスタ２３のゲートには、変調信号Ｖｍｏｄが供給される。キャパシタＣａと抵抗Ｒａは、電流源２４と接地ノードとの間に直列に接続されており、キャパシタＣａは、トランジスタ２３と並列に接続されている。電流源２４は、トランジスタ２３およびキャパシタＣａに電流を供給する定電流源である。三角波発生回路２１は、このような回路構成により、電流源２４とキャパシタＣａとの間のノードから三角波電圧を出力する。
【００５１】
切替器ＳＷは、このノードとオペアンプ２５の非反転入力端子との間に配置され、キャパシタＣｂは、この非反転入力端子と接地ノードとの間に配置されている。切替器ＳＷは、フリップフロップ１７から出力信号を受け取り、出力信号がハイのときに三角波電圧を通過させ、出力信号がローのときに三角波電圧を遮断する。このように、フリップフロップ１７からの出力信号は、三角波電圧をＶＩ変換回路２２に供給するタイミングを制御するために使用される。
【００５２】
符号Ｖ＋は、オペアンプ２５の非反転入力端子に印加される電圧を示し、符号Ｖ−は、オペアンプ２５の反転入力端子に印加される電圧を示す。オペアンプ２５の反転入力端子は、第１トランジスタ２６のドレインと抵抗Ｒｂとの間のノードに接続されている。その結果、オペアンプ２５は、ボルテージフォロワとして機能し、このノードの電圧は電圧Ｖ＋、Ｖ−と等しくなる。オペアンプ２５の出力端子は、第１および第２トランジスタ２６、２７のゲートに接続されている。
【００５３】
なお、キャパシタＣｂは、切替器ＳＷが三角波電圧を遮断している間に、電圧Ｖ＋を遮断直前の電圧に維持する作用を有する。
【００５４】
第１トランジスタ２６のゲートは、オペアンプ２５の出力端子と、第２トランジスタ２７のゲートに接続されており、第１および第２トランジスタ２６、２７は、カレントミラーを構成している。抵抗Ｒｂは、第１トランジスタ２６のドレインと接地ノードとの間に配置されている。第１および第２トランジスタ２６、２７のゲートには、オペアンプ２５からの出力電圧が印加される。第２トランジスタ２７は、この出力電圧に応じたバイアス電流Ｉｂｉａｓをドレイン電流として出力する。ＶＩ変換回路２２は、このような回路構成により、三角波電圧をバイアス電流Ｉｂｉａｓに変換して、周期的に変化するバイアス電流Ｉｂｉａｓを生成する。
【００５５】
図１０は、第２実施形態の電流源１３ｃの動作を説明するための波形図である。
【００５６】
図１０(ａ)、図１０(ｂ)、図１０(ｃ)はそれぞれ、変調信号Ｖｍｏｄ、電圧Ｖ＋、遅延時間Ｔｏｎの例を示している。三角波発生回路２１は、図１０(ａ)の変調信号Ｖｍｏｄに応じて三角波電圧を出力し、その結果、周波数Ｆｍｏｄの電圧Ｖ＋がオペアンプ２５の非反転入力端子に印加される（図１０(ｂ)）。よって、オペアンプ２５からの出力電圧や、ＶＩ変換回路２２からのバイアス電流Ｉｂｉａｓも、図１０(ｂ)と同様の波形を有することとなる。その結果、遅延時間Ｔｏｎは、電圧Ｖ＋を反転した波形を有することとなり、周波数Ｆｍｏｄで周期的に変化することとなる（図１０(ｃ)）。
【００５７】
以上のように、本実施形態の遅延回路１３は、バイアス電流Ｉｂｉａｓを周期的に変化させることで、遅延時間Ｔｏｎを周期的に変化させる。これにより、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな電流源１３ｃにより、電圧変換装置１の動作周波数を固定化することが可能となる。
【００５８】
（第３実施形態）
図１１は、第３実施形態の遅延回路１３の構成を示す回路図である。
【００５９】
本実施形態の電流源１３ｃは、電流源３１０と、第１から第Ｎ電流源の例としての電流源３１１〜３１Ｎと、第１から第Ｎ切替器の例としてのトランジスタ３２１〜３２Ｎとを備えている（Ｎは２以上の整数）。
【００６０】
電流源３１０〜３１Ｎは、第１トランジスタ１３ａにそれぞれ電流Ｉｂｉａｓ０〜ＩｂｉａｓＮを供給する定電流源であり、互いに並列に接続されている。トランジスタ３２１〜３２Ｎはそれぞれ、電流源３１１〜３１Ｎに直列に接続されている。トランジスタ３２１〜３２Ｎのゲートには、互いに異なる変調信号Ｖｍｏｄが供給される。
【００６１】
本実施形態の電流源１３ｃは、電流源３１０〜３１Ｎからの電流Ｉｂｉａｓ０〜ＩｂｉａｓＮにより、周期的に変化するバイアス電流Ｉｂｉａｓを生成する。一方、電圧供給部１３ｄの電圧Ｖｔｕｎｅと、キャパシタＣｄの静電容量は一定とする。その結果、遅延信号Ｖｄ２の遅延時間Ｔｏｎは、バイアス電流Ｉｂｉａｓに応じて変化する。バイアス電流Ｉｂｉａｓは、周期的に変化する変調電流の一例である。
【００６２】
なお、図１１は、一定の電圧Ｖｔｕｎｅの例として、基準電圧Ｖｒｅｆを示している。この基準電圧Ｖｒｅｆは、図１の基準電圧Ｖｒｅｆと同じものでもよいし、図１の基準電圧Ｖｒｅｆと別のものでもよい。
【００６３】
図１２は、第３実施形態の遅延回路１３の動作を説明するための波形図である。
【００６４】
図１２(ａ)、図１２(ｂ)、図１２(ｃ)はそれぞれ、トランジスタ３２１、３２２、３２Ｎに供給される変調信号Ｖｍｏｄの例を示している。図１２(ｄ)は、バイアス電流Ｉｂｉａｓの例を示している。トランジスタ３２１〜３２Ｎに供給される変調信号Ｖｍｏｄは、いずれも周波数Ｆｍｏｄで周期的に変化するが、パルス幅が互いに異なる（図１２(ａ)〜図１２(ｃ)）。その結果、バイアス電流Ｉｂｉａｓの波形は、図１２(ｄ)に示すように、周波数Ｆｍｏｄで周期的に変化する階段状の波形となる。
【００６５】
以上のように、第２実施形態の遅延回路１３は、バイアス電流Ｉｂｉａｓを連続的な周期波形に変化させるのに対し、本実施形態の遅延回路１３は、バイアス電流Ｉｂｉａｓを離散的な周期波形に変化させる。これにより、本実施形態の電圧変換装置１は、遅延時間Ｔｏｎを周期的に変化させ、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整することができる。本実施形態によれば、ＰＬＬよりもシンプルな電流源１３ｃにより、電圧変換装置１の動作周波数を固定化することが可能となる。
【００６６】
（第４実施形態）
図１３は、第４実施形態の電圧供給部１３ｄの構成を示す回路図である。
【００６７】
図１３の電圧供給部１３ｄは、図９の電流源１３ｃから第１トランジスタ２６、第２トランジスタ２７、および抵抗Ｒｂを取り除いた構成を有している。ただし、オペアンプ２５の反転入力端子は、オペアンプ２５の出力端子と接続されている。そして、オペアンプ２５は、電圧Ｖ＋と同じ値の出力電圧を出力端子から出力し、この出力電圧が電圧Ｖｔｕｎｅとなる。なお、本実施形態の遅延回路１３は、第２実施形態の遅延回路１３と同様に、図８の電圧変換装置１に設けられており、切替器ＳＷの動作がフリップフロップ１７により制御される。
【００６８】
本実施形態の遅延回路１３は、このような電圧供給部１３ｄにより電圧Ｖｔｕｎｅを周期的に変化させる。一方、電流源１３ｃのバイアス電流Ｉｂｉａｓと、キャパシタＣｄの静電容量は一定とする。その結果、遅延信号Ｖｄ２の遅延時間Ｔｏｎは、電圧Ｖｔｕｎｅに応じて変化する。電圧Ｖｔｕｎｅは、周期的に変化する変調電圧の一例である。
【００６９】
図１４は、第４実施形態の電圧供給部１３ｄの動作を説明するための波形図である。
【００７０】
図１４(ａ)、図１４(ｂ)、図１４(ｃ)はそれぞれ、変調信号Ｖｍｏｄ、電圧Ｖ＋、遅延時間Ｔｏｎの例を示している。三角波発生回路２１は、図１４(ａ)の変調信号Ｖｍｏｄに応じて三角波電圧を出力し、その結果、周波数Ｆｍｏｄの電圧Ｖ＋がオペアンプ２５の非反転入力端子に印加される（図１４(ｂ)）。よって、電圧Ｖｔｕｎｅや遅延時間Ｔｏｎは、図１４(ｂ)と同様の波形を有することとなり、遅延時間Ｔｏｎは、周波数Ｆｍｏｄで周期的に変化することとなる（図１４(ｃ)）。
【００７１】
以上のように、本実施形態の遅延回路１３は、電圧Ｖｔｕｎｅを周期的に変化させることで、遅延時間Ｔｏｎを周期的に変化させる。これにより、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな電圧供給部１３ｄにより、電圧変換装置１の動作周波数を固定化することが可能となる。また、本実施形態によれば、第２実施形態の電流源１３ｃよりもシンプルな電圧供給部１３ｄにより、電圧変換装置１の動作周波数を固定化することが可能となる。
【００７２】
（第５実施形態）
図１５は、第５実施形態の遅延回路１３の構成を示す回路図である。
【００７３】
本実施形態のキャパシタＣｄは、キャパシタＣｄ０と、第１から第Ｎキャパシタの例としてのキャパシタＣｄ１〜ＣｄＮと、第１から第Ｎ切替器の例としてのトランジスタ３３１〜３３Ｎとを備えている（Ｎは２以上の整数）。
【００７４】
キャパシタＣｄ０〜ＣｄＮは、一定の静電容量を有し、第１および第２トランジスタ１３ａ、１３ｂの間のノードと接地ノードとの間で互いに並列に接続されている。トランジスタ３３１〜３３Ｎはそれぞれ、キャパシタＣｄ１〜ＣｄＮに直列に接続されている。トランジスタ３３１〜３３Ｎのゲートには、互いに異なる変調信号Ｖｍｏｄが供給される。
【００７５】
本実施形態の遅延回路１３は、これらの変調信号Ｖｍｏｄに基づいて、遅延回路１３に作用する静電容量を周期的に変化させる。具体的には、キャパシタＣｄ１〜ＣｄＮに接続されたトランジスタ３３１〜３３Ｎのオン／オフを切り替えることで、遅延回路１３に作用する静電容量を周期的に変化させる。一方、電流源１３ｃのバイアス電流Ｉｂｉａｓと、電圧供給部１３ｄの電圧Ｖｔｕｎｅは一定とする。その結果、遅延信号Ｖｄ２の遅延時間Ｔｏｎは、遅延回路１３に作用する静電容量の変化に応じて変化する。
【００７６】
なお、図１５は、一定の電圧Ｖｔｕｎｅの例として、基準電圧Ｖｒｅｆを示している。この基準電圧Ｖｒｅｆは、図１の基準電圧Ｖｒｅｆと同じものでもよいし、図１の基準電圧Ｖｒｅｆと別のものでもよい。
【００７７】
図１６は、第５実施形態の遅延回路１３の動作を説明するための波形図である。
【００７８】
図１６(ａ)、図１６(ｂ)、図１６(ｃ)はそれぞれ、トランジスタ３３１、３３２、３３Ｎに供給される変調信号Ｖｍｏｄの例を示している。図１２(ｄ)は、遅延回路１３に作用する静電容量の値の例を示している。トランジスタ３３１〜３３Ｎに供給される変調信号Ｖｍｏｄは、いずれも周波数Ｆｍｏｄで周期的に変化するが、パルス幅が互いに異なる（図１６(ａ)〜図１６(ｃ)）。その結果、遅延回路１３に作用する静電容量の値は、図１６(ｄ)に示すように、周波数Ｆｍｏｄで周期的に変化することとなる。
【００７９】
以上のように、本実施形態の遅延回路１３は、遅延回路１３に作用する静電容量を周期的に変化させることで、遅延時間Ｔｏｎを周期的に変化させる。これにより、出力信号Ｖｏｕｔ’と出力信号Ｖｏｕｔの周波数Ｆを、変調信号Ｖｍｏｄの周波数Ｆｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな遅延回路１３により、電圧変換装置１の動作周波数を固定化することが可能となる。
【００８０】
（第６実施形態）
図１７は、第６実施形態の電圧変換装置１の構成を示す回路図である。
【００８１】
図１７は、図１に示す構成要素に加え、リップル注入回路の一例としてのリップル注入フィルタ３を備えるＤＣＤＣコンバータを示している。リップル注入フィルタ３は、フィードバック電圧Ｖｆｂにリップルを注入して、フィードバック電圧Ｖｆｂ’を出力する回路であり、フィードバック電圧Ｖｆｂ’を比較器１１に供給する。
【００８２】
リップル注入フィルタ３は、抵抗ＲＲと、キャパシタＣＲ１、ＣＲ２、ＣＲ３とを備えている。抵抗ＲＲとキャパシタＣＲ１は、電圧変換装置１とインダクタＬ１との間の第１ノードと、抵抗Ｒ１、Ｒ２間のノードと比較器１１との間の第２ノードとの間に直列に接続されている。キャパシタＣＲ２は、抵抗ＲＲとキャパシタＣＲ１との間の第３ノードと、インダクタＬ１と抵抗Ｒ１との間の第４ノードとの間に配置されている。キャパシタＣＲ３は、抵抗Ｒ１、Ｒ２間のノードと第２ノードとの間の第５ノードと、キャパシタＣＲ２と第４ノードとの間の第６ノードとの間に配置されている。
【００８３】
本実施形態のＤＣＤＣコンバータは、このようなリップル注入フィルタ３により、フィードバック電圧Ｖｆｂ’のピークをフィードバック電圧Ｖｆｂのピークより高くすることができる。よって、本実施形態によれば、電圧変換装置１におけるフィードバック電圧Ｖｆｂ’の変化の検出精度を向上させることが可能となる。
【００８４】
なお、本実施形態のリップル注入フィルタ３は、第１から第５実施形態のいずれに対しても適用可能である。
【００８５】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００８６】
１：電源変換装置、２：負荷、３：リップル注入フィルタ、
１１：比較器、１２：変調信号供給回路、１３：遅延回路、
１３ａ：第１トランジスタ、１３ｂ：第２トランジスタ、１３ｃ：電流源、
１３ｄ：電圧供給部、１３ｅ：比較器、１３ｆ：ＯＲ演算器、
１４：制御回路、１５：第１出力トランジスタ、
１６：第２出力トランジスタ、１７：フリップフロップ、
２１：三角波発生回路、２２：ＶＩ変換回路、２３：トランジスタ、２４：電流源、
２５：オペアンプ、２６：第１トランジスタ、２７：第２トランジスタ、
３１０、３１１、３１２、・・・３１Ｎ：電流源、
３２１、３２２、・・・３２Ｎ：トランジスタ、
３３１、３３２、・・・３３Ｎ：トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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