(57)【要約】【課題】全周囲等しいチャネル長及び一体化包囲型ゲート電極を備える積層ＣＭＯＳの提供【解決手段】半導体基板１上に層間絶縁膜（２〜４）を介して下層半導体層（１１、１２）が設けられ、さらに積層された層間絶縁膜６を介して上層半導体層（１５〜１７）が設けられ、下層及び上層半導体層の一部（１２、１７）の全周囲にゲート絶縁膜２２を介して包囲する構造の一体化包囲型ゲート電極２３が設けられ、一体化包囲型ゲート電極２３に自己整合して、下層半導体層の一部１１に対向する端部が半導体基板の主面に垂直平面をなす構造の一導電型ソースドレイン領域（１３、１４）及び上層半導体層の一部（１５、１６）に対向する端部が半導体基板の主面に垂直平面をなす構造の反対導電型ソースドレイン領域（１８〜２１）が設けられた積層構造のＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ。【選択図】図１
2018107231.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に選択的に設けられた下層半導体層と、前記下層半導体層上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜上に選択的に設けられた上層半導体層と、前記下層及び上層半導体層の一部の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記下層及び上層半導体層の一部を包囲する構造に設けられた、全周囲等しいゲート長を有する一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層の残りの部分を充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられた一導電型ソース領域及び一導電型ドレイン領域と、前記下層半導体層の一部に設けられたチャネル領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層の残りの部分を充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられた反対導電型ソース領域及び反対導電型ドレイン領域と、前記上層半導体層の一部に設けられたチャネル領域と、前記一体化包囲型ゲート電極、前記一導電型ソース領域、前記一導電型ドレイン領域、前記反対導電型ソース領域及び前記反対導電型ドレイン領域にそれぞれ設けられた配線と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記下層半導体層は、前記一導電型ソース領域及び前記一導電型ドレイン領域が設けられた第1の半導体層と、前記チャネル領域が設けられた第２の半導体層と、の２つの半導体層からなり、前記上層半導体層は、反対導電型高濃度ソース領域及び反対導電型高濃度ドレイン領域が設けられた第1の半導体層と、反対導電型低濃度ソース領域及び反対導電型低濃度ドレイン領域が設けられた第２の半導体層と、前記チャネル領域が設けられた第３の半導体層と、の３つの半導体層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層半導体層に設けられた前記一導電型ソース領域及び前記一導電型ドレイン領域の下面には、バリアメタルを有する導電プラグを介して下層配線が接続され、前記上層半導体層に設けられた前記一導電型ソース領域及び前記一導電型ドレイン領域の上面には、バリアメタルを有する導電プラグを介して上層配線が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記下層半導体層の第１の半導体層の格子定数が、前記下層半導体層の第２の半導体層の格子定数より大きく、前記上層半導体層の第１及び第２の半導体層の格子定数が、前記上層半導体層の第３の半導体層の格子定数より大きい、ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を介して一導電型不純物領域が充満された下層半導体層が選択的に設けられ、前記下層半導体層上に絶縁膜を介して反対導電型不純物領域が充満された上層半導体層が選択的に設けられ、前記上層半導体層上にマスク材となる膜が設けられた半導体装置において、前記マスク材膜、前記上層半導体層の一部、前記上層半導体層の一部の周囲の絶縁膜、前記下層半導体層の一部及び前記下層半導体層の一部の周囲の絶縁膜を選択的に順次異方性エッチングし、開孔部を形成することにより、左右に分離された上層半導体層には、端部が半導体基板の主面に対し垂直平面をなし、対向した反対導電型ソース領域あるいは反対導電型ドレイン領域を形成し、左右に分離された下層半導体層には、端部が半導体基板の主面に対し垂直平面をなし、対向した一導電型ソース領域あるいは一導電型ドレイン領域を形成して後、露出した前記上層半導体層間及び下層半導体層間に、それぞれ横（水平）方向エピタキシャル半導体層を成長することにより、前記下層半導体層及び前記上層半導体層をそれぞれ復元し、前記下層半導体層及び前記上層半導体層の復元部にゲート絶縁膜を成長して後、前記開孔部に一体化包囲型電極を平坦に埋め込むことにより、前記一体化包囲型電極と、前記反対導電型ソース領域、前記反対導電型ドレイン領域、前記一導電型ソース領域及び前記一導電型ドレイン領域とを、自己整合して形成したことを特徴とする請求項1に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５２は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｎ型のＳｉ層（下層半導体層の一部）、６６はｎ型のＳｉ層（下層半導体層の一部）、６７は導電膜（ソースドレイン領域の一部）、６８は埋め込み絶縁膜、６９はｐ＋型ソース領域、７０はｐ＋型ドレイン領域、７１はシリコン酸化膜、７２は素子分離領域のシリコン窒化膜、７３はｐ型のＳｉ層（上層半導体層の一部）、７４はｐ型のＳｉ層（上層半導体層の一部）、７５は埋め込み絶縁膜、７６は下層半導体層のゲート酸化膜、７７は上層半導体層のゲート酸化膜、７８は一体化包囲型ゲート電極、７９はシリコン酸化膜、８０は空孔、８１はｎ＋型ソース領域、８２はｎ型ソース領域、８３はｎ型ドレイン領域、８４はｎ＋型ドレイン領域、８５はサイドウォール、８６は燐珪酸ガラス（ＰＳＧ）膜、８７はシリコン窒化膜、８８はバリアメタル、８９は導電プラグ、９０は層間絶縁膜、９１はバリアメタル、９２はＣｕ配線、９３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上にｎ型の一対のＳｉ層６５が設けられ、一対のＳｉ層６５の対向する側面間にｎ型のＳｉ層６６が挟まれて設けられ、一対のＳｉ層６５の反対側の側面にはそれぞれ導電膜６７が設けられている構造からなる下層半導体層（６５、６６）が設けられ、導電膜６７を有する下層半導体層（６５、６６）上にシリコン酸化膜７１及びシリコン酸化膜７９が選択的に設けられ、シリコン酸化膜７９上には、微細な空孔８０を介してｐ型の一対のＳｉ層７３が設けられ、一対のＳｉ層７３の対向する側面間にｐ型のＳｉ層７４が挟まれている構造からなる上層半導体層（７３、７４）が設けられ、導電膜６７を有する下層半導体層（６５、６６）及び上層半導体層（７３、７４）は素子分離領域のシリコン窒化膜（６４、７２）及び埋め込み絶縁膜（６８、７５）によりそれぞれ島状に絶縁分離されている。また垂直方向に一致するＳｉ層６６及びＳｉ層７４の周囲には、それぞれ下層ゲート酸化膜７６あるいは上層ゲート酸化膜７７を介して一体化（共通化）した包囲型ゲート電極７８がシリコン窒化膜６２上に設けられ、一体化包囲型ゲート電極７８の上面部の側壁にはサイドウォール８５が設けられ、Ｓｉ層６５には、概略ｐ＋型ソースドレイン領域（６９、７０）が設けられ、Ｓｉ層６６には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（６９、７０）が若干横方向拡散され、上部はチャネル長が短く、下部にいくほどチャネル長が長い構造のチャネル領域を形成している）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（６５、６６）に形成されており、一方Ｓｉ層７３には、概略ｎ型ソースドレイン領域（８２、８３）及びｎ＋型ソースドレイン領域（８１、８４）が設けられ、Ｓｉ層７４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（８２、８３）が若干横方向拡散され、上部はチャネル長が短く、下部にいくほどチャネル長が長い構造のチャネル領域を形成している）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（７３、７４）に形成されている。またｐ＋型ソースドレイン領域（６９、７０）に側面接続されている導電膜６７、ｎ＋型ソースドレイン領域（８１、８４）及び一体化包囲型ゲート電極７８には、それぞれバリアメタル８８を有する導電プラグ８９を介してバリアメタル９１を有するＣｕ配線９２が接続されている。
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して、それぞれ絶縁膜上に積層した単結晶シリコンからなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またゲート酸化膜を介して設けられた一体化包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善するばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることも可能である。
また積層した上下層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上の上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成できることによる表面(上面)の占有面積の微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化した包囲型ゲート電極として形成できることによるゲート電極配線の高集積化を達成することが可能である。
しかし下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタのソースドレイン領域への接続を上層の配線から形成するため、上層半導体層より長い下層半導体層を設けなければならなかったので（実際には上層半導体層と同程度の下層半導体層の両端に一対の導電膜を設けて配線の接続箇所を確保している）、高集積化が難しかった。
また一体化包囲型ゲート電極に自己整合して下層半導体層にｐ＋型ソースドレイン領域を形成するため、チャネル領域相当箇所以外の上層半導体層の一部及び直下の層間絶縁膜を一旦除去しなければならなかったので、製造プロセスが複雑化すること及び除去した上層半導体層の一部及び層間絶縁膜を復元する際、微細な空孔が存在し、上層半導体層に形成するｎ＋型及びｎ型ソースドレイン領域と一体化包囲型ゲート電極間のリーク特性が劣化すること等の問題があった。
また上層及び下層の半導体層の全周囲にチャネル領域を形成しているが、上部に比べ下部にいくほどチャネル長が長くなり（曲率を有するソースドレイン領域を形成し、下部にいくほど不純物の横方向への拡散距離が短くなるため）、ショートチャネルになるほど、ＭＩＳ電界効果トランジスタの駆動電流値が安定しなかったこと及びソースドレイン領域間の耐圧が劣化すること等の問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−９６４４１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、一体化包囲型ゲート電極を有する高集積なＳＯＩ構造の積層型ＣＭＯＳを形成する場合、
（１）上層の配線から接続を形成するため、上層半導体層より下層半導体層を長く形成しなければならなかったため、高集積化が難しかったこと。
（２）一体化包囲型ゲート電極に自己整合して下層半導体層にソースドレイン領域を形成することが難しく、製造プロセスの複雑化及びリーク特性の劣化を改善できなかったこと。
（３）半導体層の全周囲に等しいチャネル長をもつ一体化包囲型ゲート電極型のＭＩＳ電界効果トランジスタを形成できなかったため、安定した諸特性（駆動電流値及びソースドレイン領域間の耐圧等）を有するＭＩＳ電界効果トランジスタが得られにくかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高集積化を達成する３次元ＣＭＯＳの実現が難しくなってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に選択的に設けられた下層半導体層と、前記下層半導体層上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜上に選択的に設けられた上層半導体層と、前記下層及び上層半導体層の一部の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記下層及び上層半導体層の一部を包囲する構造に設けられた、全周囲等しいゲート長を有する一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層の残りの部分を充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられた一導電型ソース領域及び一導電型ドレイン領域と、前記下層半導体層の一部に設けられたチャネル領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層の残りの部分を充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられた反対導電型ソース領域及び反対導電型ドレイン領域と、前記上層半導体層の一部に設けられたチャネル領域と、前記一体化包囲型ゲート電極、前記一導電型ソース領域、前記一導電型ドレイン領域、前記反対導電型ソース領域及び前記反対導電型ドレイン領域にそれぞれ設けられた配線と、を備えてなる本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化したものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に複数の絶縁膜を介して、第２の半導体層を左右から挟んだ一対の第１の半導体層からなる下層半導体層を設け、下層半導体層の直上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層、からなる上層半導体層を設け、下層の第２の半導体層及び上層の第３の半導体層の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極（一体化包囲型ゲート電極）を設け、それぞれチャネル領域を形成し、下層の第１の半導体層にｐ＋型ソースドレイン領域を、上層の第１の半導体層にｎ＋型ソースドレイン領域及び上層の第２の半導体層にｎ型ソースドレイン領域を、それぞれ形成したＳＯＩ構造のＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できるため、一体化包囲型ゲート電極とソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また下層半導体層に形成するｐ＋型ソースドレイン領域への接続を、ｐ＋型ソースドレイン領域の下面において、バリアメタル（ＴｉＮ）を有する導電プラグを介して下層配線（ＷＳｉ）から形成し、上層半導体層に形成するｎ＋型ソースドレイン領域への接続を、ｎ＋型ソースドレイン領域の上面において、バリアメタル（ＴｉＮ）を有する導電プラグを介して上層配線（Ｃｕ）から形成できるため、極めて高集積な積層ＣＭＯＳを得ることが可能である。
また一体化包囲型ゲート電極にサイドウォールを形成せずに、一体化包囲型ゲート電極に自己整合したソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた一体化包囲型ゲート電極により、下層の第２の半導体層（ＰチャネルＭＩＳ電界効果トランジスタのチャネル領域）及び上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、一体化包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な下層の第２の半導体層及び上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さなＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）から歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
またインバータ回路等に必要なＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を同電圧に接続する配線を、下層半導体層に形成するｐ＋型ドレイン領域と上層半導体層に形成するｎ＋型ドレイン領域間にバリアメタルで包囲された導電プラグを設けることにより、微細に形成することも可能である。
また高濃度の砒素の替りに高濃度の燐によりソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成することも可能で、ソース領域の抵抗を低減でき、さらなる高速なＮチャネルの非対称ＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の等しいチャネル長及び一体化包囲型ゲート電極を有する積層ＣＭＯＳ（Ａｃｃｕｍｕｌａｔｅｄ  ＣＭＯＳ  ｗｉｔｈ  Ｓａｍｅ  Ｃｈａｎｎｅｌ  Ｌｅｎｇｔｈ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と命名し、本構造をＳＣＬＳＳＧ（エスシーエルエスエスジー）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３７】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図３８】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３９】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４０】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４１】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４２】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４３】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４４】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図４５】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図４６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図５０】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図５１】本発明の半導体装置における第６の実施例の模式側断面図（チャネル長方向）
【図５２】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長により、第1の層間絶縁膜上への下層半導体層の第１の半導体層（ＳＯＩ基板の一部）の形成。
（２）下層の第１の半導体層を充満する活性化した一導電型高濃度不純物領域の形成。
（３）下層の第１の半導体層上に第２の層間絶縁膜の形成。
（４）残された縦（垂直）方向エピタキシャル半導体層を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長により、第２の層間絶縁膜上への上層半導体層の第１の半導体層（ＳＯＩ基板の一部）の形成。
（５）縦（垂直）方向エピタキシャル半導体層を除去し、絶縁膜を埋め込むことにより絶縁領域に変換。
（６）上層の第１の半導体層を充満する活性化した反対導電型高濃度不純物領域の形成。
（７）上層の第１の半導体層上にマスク材となる絶縁膜の形成。
（８）マスク材となる絶縁膜及び反対導電型高濃度不純物領域が形成された上層の第１の半導体層を包囲型ゲート電極形成用の開孔（異方性エッチング）により分離することによる反対導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（９）開孔部を介した、上層の第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（１０）残された上層の第１の半導体層間の横方向エピタキシャル成長による反対導電型の低濃度不純物領域で充満された上層の第２の半導体層の形成。
（１１）開孔部に露出した上層の第２の半導体層、上層の第２の半導体層周囲の絶縁膜、下層の第１の半導体層及び下層の第１の半導体層の周囲の絶縁膜の異方性エッチングによる間隙部に埋め込まれた上層の第２の半導体層を充満した反対導電型の低濃度ソース領域及び低濃度ドレイン領域あるいは下層の第１の半導体層を充満した一導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（１２）残された上層の第２の半導体層あるいは下層の第１の半導体層間の横方向エピタキシャル成長による上層の第３の半導体層あるいは下層の第２の半導体層の形成。（除去部の半導体層の復元）
（１３）上層の第３の半導体層及び下層の第２の半導体層へのゲート絶縁膜の成長。
（１４）上層の第３の半導体層あるいは下層の第２の半導体層の閾値電圧の制御。
（１５）開孔部の平坦埋め込みによる上層の第３の半導体層及び下層の第２の半導体層にゲート絶縁膜を介した一体化包囲型ゲート電極の形成。
等の技術を使用し、
半導体基板上に複数層からなる第１の層間絶縁膜を介して第１及び第２の半導体層からなる下層半導体層が設けられ、下層半導体層上に第２の層間絶縁膜を介して第１、第２及び第３の半導体層からなる上層半導体層が設けられ、自己整合して、下層の第２の半導体層及び上層の第３の半導体層の周囲にゲート絶縁膜を介して包囲する構造に一体化包囲型ゲート電極が設けられ、一体化包囲型ゲート電極に自己整合して、下層の第１の半導体層に、対向する端部が半導体基板の主面に対し垂直平面をなす構造の一導電型ソースドレイン領域が設けられ、上層の第１及び第２の半導体層に対向する端部が半導体基板の主面に対し垂直平面をなす構造の反対導電型ソースドレイン領域が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３６は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、ドレイン領域部の模式側断面図、図４〜図３６は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、４は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、５は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、６は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、７は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、８は下層配線（ＷＳｉ）、９は導電プラグ（Ｗ）、１０は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１１は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（下層の第１の半導体層、ソースドレイン領域形成部）、１２は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（下層の第２の半導体層、チャネル領域形成部）、１３は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１４は１０２０ｃｍ−３程度のｐ＋型ソース領域、１５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（上層の第１の半導体層、高濃度ソースドレイン領域形成部）、１６は５×１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（上層の第２の半導体層、低濃度ソースドレイン領域形成部）、１７は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（上層の第３の半導体層、、チャネル領域形成部）、１８は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１９は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２０は５×１０１７ｃｍ−３程度のｎ型ソース領域、２１は１０２０ｃｍ−３程度のｎ＋型ソース領域、２２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、２３は長さ２０ｎｍ程度、厚さ１００ｎｍ程度の一体化包囲型ゲート電極（ＷＳｉ）、２４は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２７は導電プラグ（Ｗ）、２８は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２９は１０ｎｍ程度のバリアメタル（ＴａＮ）、３０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３１は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３上には、選択的にシリコン酸化膜（ＳｉＯ２）４が設けられ、シリコン酸化膜（ＳｉＯ２）４上には、ｎ型の一対のＳｉ層１１が設けられ、一対のＳｉ層１１の対向する側面間にｎ型のＳｉ層１２が挟まれて設けられている構造からなる下層半導体層（１１、１２）が、素子分離領域のシリコン酸化膜（ＳｉＯ２）５及び埋め込みシリコン酸化膜（ＳｉＯ２）７により島状に分離されて設けられている。下層半導体層（１１、１２）上には、シリコン酸化膜（ＳｉＯ２）６が設けられ、シリコン酸化膜（ＳｉＯ２）６上には、ｐ型の一対のＳｉ層１５が設けられ、一対のＳｉ層１５の対向する側面間に１側面をそれぞれ接してｎ型の一対のＳｉ層１６が設けられ、一対のＳｉ層１６の対向する側面間にｐ型のＳｉ層１７が挟まれて設けられている構造からなる上層半導体層（１５、１６、１７）が、素子分離領域兼埋め込みシリコン酸化膜（ＳｉＯ２）７により島状に分離されて設けられている。垂直方向に端部が一致するＳｉ層１２及びＳｉ層１７の周囲には、それぞれゲート酸化膜（ＳｉＯ２）２２を介して一体化（共通化）した包囲型ゲート電極（ＷＳｉ）２３がシリコン窒化膜（Ｓｉ３Ｎ４）３上に設けられ、一対のＳｉ層１１には、Ｓｉ層１１を充満し、側面が完全に対向しているｐ＋型ドレイン領域１３あるいはｐ＋型ソース領域１４が設けられ、Ｓｉ層１２には全周囲等しいチャネル長を有するチャネル領域が設けられ、ｐ＋型ドレイン領域１３及びｐ＋型ソース領域１４の下面には、それぞれバリアメタル（ＴｉＮ）１０を有する導電プラグ（Ｗ）９を介して下層配線（ＷＳｉ）８が接続されている（バリアメタル（ＴｉＮ）１０は導電プラグ（Ｗ）９の上面のみに存在している特殊な構造）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（１１、１２）に形成されている。一方一対のＳｉ層１５には、Ｓｉ層１５を充満し、側面が完全に対向しているｎ＋型ドレイン領域１８あるいはｎ＋型ソース領域２１が設けられ、一対のＳｉ層１６には、Ｓｉ層１６を充満し、側面が完全に対向しているｎ型ドレイン領域１９あるいはｎ型ソース領域２０が設けられ、Ｓｉ層１７には全周囲等しいチャネル長を有するチャネル領域が設けられ、ｎ＋型ドレイン領域１８及びｎ＋型ソース領域２１の上面には、それぞれバリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を介してバリアメタル（ＴａＮ）２９を有する上層配線（Ｃｕ）３０が接続されている（バリアメタル（ＴｉＮ）２６は導電プラグ（Ｗ）２７の側面及び下面に存在している慣例的な構造）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（１５、１６、１７）に形成されている。（製造方法については後述するが、本発明においては、ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタは一体化包囲型ゲート電極の側壁には慣例的なサイドウォール（ＳｉＯ２）が存在していない特殊な構造となっている。）Ｐチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる積層ＣＭＯＳで、チャネル長方向の側断面図が示されている。
【００１２】
図２（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、シリコン窒化膜（Ｓｉ３Ｎ４）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３上には、それぞれゲート酸化膜（ＳｉＯ２）２２を介して一体化包囲型ゲート電極（ＷＳｉ）２３により周囲を包囲されているＳｉ層１２（下層半導体層の一部）及びＳｉ層１７（上層半導体層の一部）が設けられており、一体化包囲型ゲート電極（ＷＳｉ）２３には、バリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を介してバリアメタル（ＴａＮ）２９を有する上層配線（Ｃｕ）３０が接続されているＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる積層ＣＭＯＳの一部で、チャネル領域部のチャネル幅方向の側断面図が示されている。
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３上には、選択的にシリコン酸化膜（ＳｉＯ２）４が設けられ、シリコン酸化膜（ＳｉＯ２）４上には、下層半導体層（１１、１２）の一部をなすｎ型のＳｉ層１１が選択的に設けられ、素子分離領域のシリコン酸化膜（ＳｉＯ２）５により島状に分離されている。Ｓｉ層１１上には、シリコン酸化膜（ＳｉＯ２）６が設けられ、シリコン酸化膜（ＳｉＯ２）６上には、上層半導体層（１５、１６、１７）の一部をなすｐ型のＳｉ層１５が選択的に設けられ、素子分離領域のシリコン酸化膜（ＳｉＯ２）７により島状に分離されている。Ｓｉ層１１には、Ｓｉ層１１を充満しているｐ＋型ドレイン領域１３が設けられ、ｐ＋型ドレイン領域１３の下面には、バリアメタル（ＴｉＮ）１０を有する導電プラグ（Ｗ）９を介して下層配線（ＷＳｉ）８が接続され、さらに下層配線（ＷＳｉ）８には、バリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を介してバリアメタル（ＴａＮ）２９を有する上層配線（Ｃｕ）３０が接続されている。一方Ｓｉ層１５には、Ｓｉ層１５を充満しているｎ＋型ドレイン領域１８が設けられ、ｎ＋型ドレイン領域１８の上面には、バリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を介してバリアメタル（ＴａＮ）２９を有する上層配線（Ｃｕ）３０が接続されている。Ｐチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる積層ＣＭＯＳの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。
【００１４】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に複数の絶縁膜を介して、第２の半導体層を左右から挟んだ一対の第１の半導体層からなる下層半導体層を設け、下層半導体層の直上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層、からなる上層半導体層を設け、下層の第２の半導体層及び上層の第３の半導体層の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極（一体化包囲型ゲート電極）を設け、それぞれチャネル領域を形成し、下層の第１の半導体層にｐ＋型ソースドレイン領域を、上層の第１の半導体層にｎ＋型ソースドレイン領域及び上層の第２の半導体層にｎ型ソースドレイン領域を、それぞれ形成したＳＯＩ構造のＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できるため、一体化包囲型ゲート電極とソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また下層半導体層に形成するｐ＋型ソースドレイン領域への接続を、ｐ＋型ソースドレイン領域の下面において、バリアメタル（ＴｉＮ）を有する導電プラグを介して下層配線（ＷＳｉ）から形成し、上層半導体層に形成するｎ＋型ソースドレイン領域への接続を、ｎ＋型ソースドレイン領域の上面において、バリアメタル（ＴｉＮ）を有する導電プラグを介して上層配線（Ｃｕ）から形成できるため、極めて高集積な積層ＣＭＯＳを得ることが可能である。
また一体化包囲型ゲート電極にサイドウォールを形成せずに、一体化包囲型ゲート電極に自己整合したソースドレイン領域（ｐ＋型ソースドレイン領域あるいはｎ型及びｎ＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた一体化包囲型ゲート電極により、下層の第２の半導体層（ＰチャネルＭＩＳ電界効果トランジスタのチャネル領域）及び上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、一体化包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な下層の第２の半導体層及び上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図４〜図３６及び図１〜図３を参照し、主にチャネル長方向を示す模式側断面図を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１６】
図４（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上に１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を１００ｎｍ程度成長する。
【００１７】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１８】
図６（チャネル長方向）
次いでスパッタにより、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）８を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３上に成長したタングステンシリサイド膜（ＷＳｉ）８を除去し、下層配線（ＷＳｉ）となるタングステンシリサイド膜（ＷＳｉ）８を開孔部に平坦に埋め込む。
【００１９】
図７（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４を成長する。
【００２０】
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１００ｎｍ程度のタングステン膜（Ｗ）９を成長する。次いでシリコン酸化膜（ＳｉＯ２）４上に成長したタングステン膜（Ｗ）９を化学的機械研磨（ＣＭＰ）し、タングステン膜（Ｗ）９を開孔部に平坦に埋め込む。
【００２１】
図９（チャネル長方向）
次いでタングステン膜（Ｗ）９を１０ｎｍ程度異方性ドライエッチングし、微小な開孔部を形成する。次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなる窒化チタン膜（ＴｉＮ）１０を成長する。次いでシリコン酸化膜（ＳｉＯ２）４上に成長した窒化チタン膜（ＴｉＮ）１０を化学的機械研磨（ＣＭＰ）し、窒化チタン膜（ＴｉＮ）１０を開孔部に平坦に埋め込む。こうして下層配線（ＷＳｉ）８上にバリアメタル（ＴｉＮ）１０を上部に有する導電プラグ（Ｗ）９を形成する。
【００２２】
図１０（チャネル長方向）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３２を５０ｎｍ程度成長する。
【００２３】
図１１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、シリコン酸化膜（ＳｉＯ２）４、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２４】
図１２（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。
【００２５】
図１３（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びタングステン膜（Ｗ）３４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２６】
図１４（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３３の側面にｎ型の横（水平）方向エピタキシャルＳｉ層１１を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３２の開孔部を埋め込む。
【００２７】
図１５（チャネル長方向）
次いで露出しているタングステン膜（Ｗ）３４及びシリコン窒化膜（Ｓｉ３Ｎ４）３２を順次異方性ドライエッチングし、開孔部を形成する。
【００２８】
図１６（チャネル長方向）
次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５を成長する。次いでＳｉ層１１及びＳｉ層３３上に成長したシリコン酸化膜（ＳｉＯ２）５を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）５を開孔部に平坦に埋め込み、素子分離領域を形成する。
【００２９】
図１７（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層１１に硼素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではイオン注入した硼素の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型不純物領域３５は図示しておく。）
【００３０】
図１８（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長する。
【００３１】
図１９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３６及びシリコン酸化膜（ＳｉＯ２）６を順次異方性ドライエッチングし、Ｓｉ層３３の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３２】
図２０（チャネル長方向）
次いで露出したＳｉ層３３の上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３７を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３６の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３７を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３８を成長する。
【００３３】
図２１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びタングステン膜（Ｗ）３８をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３６を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３４】
図２２（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３７の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３６の開孔部を埋め込む。
【００３５】
図２３（チャネル長方向）
次いで横（水平）方向エピタキシャルＳｉ層１５の表面を９００℃程度で熱酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３９を成長する。
【００３６】
図２４（チャネル長方向）
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）３９をマスク層として、タングステン膜（Ｗ）３８、縦（垂直）方向エピタキシャルＳｉ層３７、縦（垂直）方向エピタキシャルＳｉ層３３及びシリコン窒化膜（Ｓｉ３Ｎ４）３６を順次異方性ドライエッチングし、開孔部を形成する。
【００３７】
図２５（チャネル長方向）
次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いで横（水平）方向エピタキシャルＳｉ層１５の平坦面より上のシリコン酸化膜（ＳｉＯ２）７及びシリコン酸化膜（ＳｉＯ２）３９を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込み、素子分離領域を形成する。
【００３８】
図２６（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層１５に砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで９００℃程度でアニールをおこない、Ｓｉ層１１を充満するｐ＋型不純物領域３５及びＳｉ層１５を充満するｎ＋型不純物領域４０を形成する。
【００３９】
図２７（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。
【００４０】
図２８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びＳｉ層１５を順次異方性ドライエッチングする。連続してＳｉ層１５を横（水平）方向に１５ｎｍ程度等方性ドライエッチングする。この際ｎ＋型不純物領域４０は分割されて、ｎ＋型ドレイン領域１８及びｎ＋型ソース領域２１となる。次いでレジスト（図示せず）を除去する。
【００４１】
図２９（チャネル長方向）
次いで露出した横（水平）方向エピタキシャルＳｉ層１５の側面間に５×１０１７ｃｍ−３程度の燐が充満されたｎ型の横（水平）方向エピタキシャルＳｉ層１６を成長する。
【００４２】
図３０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、Ｓｉ層１６、シリコン酸化膜（ＳｉＯ２）７（Ｓｉ層１６の両側面に存在）、シリコン酸化膜（ＳｉＯ２）６、Ｓｉ層１１、シリコン酸化膜（ＳｉＯ２）５（Ｓｉ層１１の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）４を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）３の一部を露出する開孔部を形成する。この際ｐ＋型不純物領域３５は分割されて、ｐ＋型ドレイン領域１３及びｐ＋型ソース領域１４となり、５×１０１７ｃｍ−３程度の燐が充満されたｎ型の横（水平）方向エピタキシャルＳｉ層１６は分割されて、ｎ型ドレイン領域１９及びｎ型ソース領域２０となる。
【００４３】
図３１（チャネル長方向）
次いで露出したＳｉ層１１あるいはＳｉ層１６の側面間にそれぞれｎ型の横（水平）方向エピタキシャルＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャルＳｉ層１７を同時成長し、一部の下部に空孔を有する下層半導体層（１１、１２）及び上層半導体層（１５、１６、１７）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００４４】
図３２（チャネル長方向）
次いで露出しているＳｉ層１２及びＳｉ層１７の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）２２を成長する。次いでＳｉ層１７を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層１２に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型Ｓｉ層１２の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１７に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型Ｓｉ層１７をｐ型に反転させる。）次いで化学気相成長により、それぞれのゲート酸化膜（ＳｉＯ２）２２の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４１上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた一体化（共通化）した包囲型ゲート電極（ＷＳｉ）２３が形成される。次いで８００℃程度でアニールし、チャネル領域を活性化する。
【００４５】
図３３（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１をエッチング除去する。
【００４６】
図３４（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。
【００４７】
図３５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２５、ＰＳＧ膜２４及びシリコン酸化膜（ＳｉＯ２）（４〜７、下層配線８に接続する箇所）を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００４８】
図３６（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなるＴｉＮ膜２６を成長する。次いで化学気相成長により、タングステン膜（Ｗ）２７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を形成する。
【００４９】
図１（チャネル長方向）図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２９を有するＣｕ配線３０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長し、本願発明のＳＣＬＳＳＧ構造の半導体装置を完成する。
【実施例２】
【００５０】
図３７（チャネル長方向）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１０、１３、１４、１８〜３１は図１と同じ物を、４２はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（下層の第１の半導体層、ソースドレイン領域形成部）、４３はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（下層の第２の半導体層、チャネル領域形成部）、４４はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（上層の第１の半導体層、高濃度ソースドレイン領域形成部）、４５はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（上層の第２の半導体層、低濃度ソースドレイン領域形成部）、４６はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（上層の第３の半導体層、チャネル領域形成部）を示している。
同図においては、下層半導体層は一対のｎ型のＳｉＧｅ層間にｎ型の歪みＳｉ層が挟まれた構造からなり、上層半導体層は、一対のｎ型のＳｉＧｅ層間にｐ型の歪みＳｉ層が挟まれ、さらに両端に一対のｐ型のＳｉＧｅ層が設けられている構造からなっていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例３】
【００５１】
図３８（チャネル長方向）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜３１は図１と同じ物を、４７はバリアメタル（ＴｉＮ）、４８は導電プラグ（Ｗ）、４９はバリアメタル（ＴｉＮ）を示している。
同図においては、ｐ＋型ドレイン領域１３への接続が下層配線（ＷＳｉ）８から形成されておらず、ｐ＋型ドレイン領域１３の上面とｎ＋型ドレイン領域１８の下面を直接接続するバリアメタル（ＴｉＮ）（４７、４９）に包囲された導電プラグ（Ｗ）により共通ドレイン領域として形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、配線の自由度を高められ、インバータ回路等において、より高集積化が可能である。
【００５２】
次いで本発明に係る半導体装置における第３の実施例の製造方法について図３９〜図４３及び図３８を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００５３】
第１の実施例に示される図４〜図１７の工程をおこなった後、図３９〜図４３の工程をおこなう。
【００５４】
図３９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６を成長する。
【００５５】
図４０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）６を異方性ドライエッチングして開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００５６】
図４１（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなる窒化チタン膜（ＴｉＮ）４７を成長する。次いで化学気相成長により、９０ｎｍ程度のタングステン膜（Ｗ）４８を成長する。次いでシリコン酸化膜（ＳｉＯ２）６上に成長した窒化チタン膜（ＴｉＮ）４７及びタングステン膜（Ｗ）４８を化学的機械研磨（ＣＭＰ）し、窒化チタン膜（ＴｉＮ）４７及びタングステン膜（Ｗ）４８を開孔部に平坦に埋め込む。
【００５７】
図４２（チャネル長方向）
次いでタングステン膜（Ｗ）４８を１０ｎｍ程度異方性ドライエッチングし、微小な開孔部を形成する。次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなる窒化チタン膜（ＴｉＮ）４９を成長する。次いでシリコン酸化膜（ＳｉＯ２）６上に成長した窒化チタン膜（ＴｉＮ）４９を化学的機械研磨（ＣＭＰ）し、窒化チタン膜（ＴｉＮ）４９を開孔部に平坦に埋め込み、窒化チタン膜（ＴｉＮ）（４７、４９）で包囲された導電プラグ（Ｗ）４８を形成する。
【００５８】
図４３（チャネル長方向）
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長する。
【００５９】
以後第１の実施例に示される図１９〜図３６及び図１の工程をおこない、本願発明のＳＣＬＳＳＧ構造の半導体装置を完成する。（完成図、図３８（チャネル長方向））
【実施例４】
【００６０】
図４４（チャネル長方向）は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１５、１７、１８、２１〜３１は図１と同じ物を示している。
同図においては、上層の第２の半導体層１６が設けられていないこと、ｎ＋型ドレイン領域１８及びｎ＋型ソース領域２１が高濃度の燐（不純物分布がゆるやかに変化する傾斜接合が可能）により形成されていること及びｎ型ドレイン領域１９とｎ型ソース領域２０が設けられていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、若干チャネル長は短くなりがちであるが、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成できるため、微細化及び製造プロセスの簡略化が可能である。
【実施例５】
【００６１】
図４５（チャネル長方向）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１９、２１〜３１は図１と同じ物を示している。
同図においては、上層の第２の半導体層１６がソース領域側に設けられていないこと及びｎ型ソース領域２０が設けられていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。（Ｎチャネル側が非対称ＭＩＳ電界効果トランジスタに形成されている。）
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
【００６２】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図４６〜図５０及び図４５を参照して説明する。
第１の実施例に示される図４〜図２７の工程をおこなった後、図４６の工程をおこなう。
【００６３】
図４６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びＳｉ層１５を順次異方性ドライエッチングする。この際ｎ＋型不純物領域４０は分割されて、ｎ＋型ドレイン領域１８及びｎ＋型ソース領域２１となる。次いでレジスト（図示せず）を除去する。
【００６４】
図４７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、開孔部に側面が露出したドレイン領域部のＳｉ層１５を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００６５】
図４８（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１５の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層１６を成長する。（燐濃度５×１０１７ｃｍ−３程度のｎ型不純物領域２９が充満されている。）
【００６６】
図４９（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、Ｓｉ層１６、シリコン酸化膜（ＳｉＯ２）７（Ｓｉ層１６の両側面に存在）、シリコン酸化膜（ＳｉＯ２）６、Ｓｉ層１１、シリコン酸化膜（ＳｉＯ２）５（Ｓｉ層１１の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）４を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）３の一部を露出する開孔部を形成する。この際ｐ＋型不純物領域３５は分割されて、ｐ＋型ドレイン領域１３及びｐ＋型ソース領域１４となり、５×１０１７ｃｍ−３程度の燐が充満されたｎ型の横（水平）方向エピタキシャルＳｉ層１６にはｎ型ドレイン領域１９のみが形成される。
【００６７】
図５０（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１１の側面間あるいはＳｉ層１６とＳｉ層１５の側面間にそれぞれｎ型の横（水平）方向エピタキシャルＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャルＳｉ層１７を同時成長し、一部の下部に空孔を有する下層半導体層（１１、１２）及び上層半導体層（１５、１６、１７）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００６８】
次いで第１の実施例に示される図３２〜図３６及び図１の工程をおこない、本願発明のＳＣＬＳＳＧ構造の半導体装置を完成する。（Ｎチャネル側は非対称ＭＩＳ電界効果トランジスタが形成される。）（完成図、図４５（チャネル長方向））
【実施例６】
【００６９】
図５１（チャネル幅方向）は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＣＬＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１、３〜７、１１〜３１は図１と同じ物を示している。
同図においては、シリコン酸化膜（ＳｉＯ２）２、下層配線（ＷＳｉ）８及び下層のバリアメタル（ＴｉＮ）１０を有する導電プラグ（Ｗ）９が形成されておらず、ｐ＋型ドレイン領域１３及びｐ＋型ソース領域１４の上面でバリアメタル（ＴｉＮ）２６を有する導電プラグ（Ｗ）２７を介してバリアメタル（ＴａＮ）２９を有する上層配線（Ｃｕ）に接続されている以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、高集積化にはやや難があるが製造工程を簡略化することが可能である。
【００７０】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また実施例４においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、４層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
【産業上の利用可能性】
【００７１】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００７２】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    シリコン窒化膜（Ｓｉ３Ｎ４）
４    シリコン酸化膜（ＳｉＯ２）
５    素子分離領域のシリコン酸化膜（ＳｉＯ２）
６    シリコン酸化膜（ＳｉＯ２）
７    素子分離領域のシリコン酸化膜（ＳｉＯ２）
８    下層配線（ＷＳｉ）
９    導電プラグ（Ｗ）
１０  バリアメタル（ＴｉＮ）
１１  ｎ型の横（水平）方向エピタキシャルＳｉ層（下層の第１の半導体層、ソースドレイン領域形成部）
１２  ｎ型の横（水平）方向エピタキシャルＳｉ層（下層の第２の半導体層、チャネル領域形成部）
１３  ｐ＋型ドレイン領域
１４  ｐ＋型ソース領域
１５  ｐ型の横（水平）方向エピタキシャルＳｉ層（上層の第１の半導体層、高濃度ソースドレイン領域形成部）
１６  ｎ型の横（水平）方向エピタキシャルＳｉ層（上層の第２の半導体層、低濃度ソースドレイン領域形成部）
１７  ｐ型の横（水平）方向エピタキシャルＳｉ層（上層の第３の半導体層、チャネル領域形成部）
１８  ｎ＋型ドレイン領域
１９  ｎ型ドレイン領域
２０  ｎ型ソース領域
２１  ｎ＋型ソース領域
２２  ゲート酸化膜（ＳｉＯ２）
２３  一体化包囲型ゲート電極（ＷＳｉ）
２４  燐珪酸ガラス（ＰＳＧ）膜
２５  シリコン窒化膜（Ｓｉ３Ｎ４）
２６  バリアメタル（ＴｉＮ）
２７  導電プラグ（Ｗ）
２８  ＳｉＯＣ膜
２９  バリアメタル（ＴａＮ）
３０  Ｃｕ配線（Ｃｕシード層含む）
３１  バリア絶縁膜（Ｓｉ３Ｎ４）
３２  シリコン窒化膜（Ｓｉ３Ｎ４）
３３  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
３４  選択化学気相成長導電膜（Ｗ）
３５  ｐ＋型不純物領域
３６  シリコン窒化膜（Ｓｉ３Ｎ４）
３７  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３８  選択化学気相成長導電膜（Ｗ）
３９  シリコン酸化膜（ＳｉＯ２）
４０  ｎ＋型不純物領域
４１  シリコン窒化膜（Ｓｉ３Ｎ４）
４２  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（下層の第１の半導体層、ソースドレイン領域形成部）
４３  ｎ型の横（水平）方向エピタキシャル歪みＳｉ層（下層の第２の半導体層、チャネル領域形成部）
４４  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（上層の第１の半導体層、高濃度ソースドレイン領域形成部）
４５  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（上層の第２の半導体層、低濃度ソースドレイン領域形成部）
４６  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（上層の第３の半導体層、チャネル領域形成部）
４７  バリアメタル（ＴｉＮ）
４８  導電プラグ（Ｗ）
４９  バリアメタル（ＴｉＮ）
【図１】
2018107231.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2018107231.tif 000007
【図６】
2018107231.tif 000008
【図７】
2018107231.tif 000009
【図８】
2018107231.tif 000010
【図９】
2018107231.tif 000011
【図１０】
2018107231.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2018107231.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2018107231.tif 000027
【図２６】
2018107231.tif 000028
【図２７】
2018107231.tif 000029
【図２８】
2018107231.tif 000030
【図２９】
2018107231.tif 000031
【図３０】
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【図３１】
2018107231.tif 000033
【図３２】
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【図３３】
2018107231.tif 000035
【図３４】
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【図３５】
2018107231.tif 000037
【図３６】
2018107231.tif 000038
【図３７】
2018107231.tif 000039
【図３８】
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【図３９】
2018107231.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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