(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置では、エピタキシャル層ＥＰＩ２の幅は、エピタキシャル層ＥＰＩ１の幅よりも大きく、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さよりも小さく、素子分離部ＳＴＩとプラグＰＬＧ２との間の最短距離Ｌ２は、素子分離部ＳＴＩとプラグＰＬＧ１との間の最短距離Ｌ１よりも大きい。【選択図】図１６
2018107402.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなり、かつ、素子分離部が形成され、かつ、第１活性領域と、前記素子分離部で前記第１活性領域と分離された第２活性領域とを有するＳＯＩ基板と、
前記第１活性領域の前記半導体層上に形成された第１エピタキシャル層と、
前記第２活性領域の前記半導体層上に形成された第２エピタキシャル層と、
前記第１エピタキシャル層と接続された第１プラグと、
前記第２エピタキシャル層と接続された第２プラグと、
を備える、半導体装置であって、
第１方向における前記第２活性領域の幅は、前記第１方向における前記第１活性領域の幅よりも大きく、
前記素子分離部と接する前記第２エピタキシャル層の端部の厚さは、前記素子分離部と接する前記第１エピタキシャル層の端部の厚さよりも小さく、
前記素子分離部と前記第２プラグとの間の前記第１方向における第２最短距離は、前記素子分離部と前記第１プラグとの間の前記第１方向における第１最短距離よりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２活性領域の前記幅は、２５０ｎｍよりも大きい、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２最短距離は、６０ｎｍ以上である、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２最短距離は、９０ｎｍ以上である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において、前記第２プラグと前記素子分離部との間には、前記第２エピタキシャル層が存在する、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１活性領域には、ゲート電極を含む第１電界効果トランジスタが形成され、
前記第１方向は、ゲート幅方向である、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１電界効果トランジスタは、完全空乏型トランジスタである、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体層の厚さは、５ｎｍ以上２０ｎｍ以下であり、
前記埋め込み絶縁層の厚さは、５ｎｍ以上２０ｎｍ以下である、半導体装置。
【請求項９】
支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなり、かつ、素子分離部が形成され、かつ、平面視において、前記素子分離部で囲まれた活性領域を有するＳＯＩ基板と、
前記活性領域の前記半導体層上に形成されたエピタキシャル層と、
前記エピタキシャル層と接続されたプラグと、
を備える、半導体装置であって、
前記エピタキシャル層は、
平面視において、第１方向の幅が第１幅である幅広部と、
平面視において、それぞれ前記第１方向の幅が前記第１幅よりも小さい第２幅であり、かつ、前記幅広部と一体的に形成され、かつ、前記第１方向に並んで配置された複数の幅狭部と、
を有し、
前記プラグは、少なくとも、前記複数の幅狭部の１つと接続されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数の幅狭部は、前記第１方向に離間しながら配置されている、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記複数の幅狭部は、互いに連結されている、半導体装置。
【請求項１２】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板を用意する工程、
（ｂ）前記ＳＯＩ基板に素子分離部を形成することにより、前記ＳＯＩ基板に、第１方向における幅が第１幅である第１活性領域と、前記素子分離部で前記第１活性領域と分離され、かつ、前記第１方向の幅が前記第１幅よりも大きい第２活性領域とを形成する工程、
（ｃ）エピタキシャル成長法を使用することにより、前記第１活性領域の前記半導体層上に第１エピタキシャル層を形成し、かつ、前記第２活性領域の前記半導体層上に第２エピタキシャル層を形成する工程、
（ｄ）前記第１エピタキシャル層および前記第２エピタキシャル層を覆う層間絶縁膜を形成する工程、
（ｅ）前記層間絶縁膜を貫通して前記第１エピタキシャル層に達する第１プラグを形成し、かつ、前記層間絶縁膜を貫通して前記第２エピタキシャル層に達する第２プラグを形成する工程、
を備える、半導体装置の製造方法であって、
前記（ｃ）工程では、前記素子分離部と接する前記第２エピタキシャル層の端部の厚さは、前記素子分離部と接する前記第１エピタキシャル層の端部の厚さよりも小さくなり、
前記（ｅ）工程では、前記素子分離部と前記第２プラグとの間の前記第１方向における第２最短距離が、前記素子分離部と前記第１プラグとの間の前記第１方向における第１最短距離よりも大きくなるように、前記層間絶縁膜に前記第１プラグと前記第２プラグとを形成する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＳｉＨ２Ｃｌ２とＨＣｌとＨ２とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が７００℃以上８００℃以下の成膜条件が使用される、半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＳｉＨ４とＨＣｌとＨ２とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が５００℃以上７００℃以下の成膜条件が使用される、半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法において、
前記（ｃ）工程では、複数の前記ＳＯＩ基板を同時に処理可能な成膜装置を使用し、
前記成膜装置の内壁には、シリコンがコーティングされている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、ＳＯＩ（Silicon On Insulator）基板に電界効果トランジスタを形成した半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１４−２３６０９７号公報（特許文献１）には、例えば、ＳＯＩ基板上部の半導体層上に形成するエピタキシャル層を、半導体層に隣接する素子分離部の上面の端部を覆うように広い幅で形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２３６０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ＳＯＩ基板の半導体層に電界効果トランジスタのソース領域およびドレイン領域を形成し、このソース領域およびドレイン領域のそれぞれにプラグを接続することがある。この場合、フォトリソグラフィ技術の位置合わせ精度によって、プラグの形成位置がＳＯＩ基板の半導体層から、半導体層に隣接する素子分離部側にずれることがある。
【０００５】
このとき、層間絶縁膜と素子分離部が同じ材料から構成されていると、プラグを形成するために層間絶縁膜をエッチングする際に、素子分離部もエッチングされてしまい、プラグがＳＯＩ基板の支持基板にまで到達してしまうおそれがある。すると、ＳＯＩ基板の半導体層に形成した電界効果トランジスタとＳＯＩ基板の支持基板とが導通してしまい、電界効果トランジスタが正常に動作しなくなるおそれが生じる。
【０００６】
したがって、ＳＯＩ基板の半導体層に電界効果トランジスタを形成する技術では、プラグの形成位置にずれが生じる場合であっても、プラグとＳＯＩ基板の支持基板とが導通しないように工夫することが望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置では、第２エピタキシャル層の幅は、第１エピタキシャル層の幅よりも大きく、素子分離部と接する第２エピタキシャル層の端部の厚さは、素子分離部と接する第１エピタキシャル層の端部の厚さよりも小さく、素子分離部と第２プラグとの間の最短距離は、素子分離部と第１プラグとの間の最短距離よりも大きい。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】ＳＯＩ基板に特有の改善の余地を説明する図である。
【図２】ＳＯＩ基板に特有の改善の余地を説明する図である。
【図３】ＳＯＩ基板の半導体層上にエピタキシャル層を形成する断面図である。
【図４】図３に示す構造の改善の余地を説明する図である。
【図５】図４に示す改善の余地に対する工夫を示す図である。
【図６】本発明者が新たに見出した知見を説明する図である。
【図７】図６に示す構造の改善の余地を説明する図である。
【図８】（ａ）は、活性領域の幅（ゲート幅方向）を変化させた場合のＳＯＩ層（半導体層＋エピタキシャル層）の形状の変化を模式的に示す図であり、（ｂ）は、活性領域の幅（Ｗ）とＳＯＩ層の厚さ（半導体層＋エピタキシャル層の厚さ）の関係を示すグラフである。
【図９】エピタキシャル成長法を使用して、ＳＯＩ基板の半導体層上にエピタキシャル層を成長させる際の成長面を示す図である。
【図１０】「ステップ」の形状を模式的に示す図である。
【図１１】「キンク」の形状を模式的に示す図である。
【図１２】「裾引き構造」が形成されるメカニズムを説明する図である。
【図１３】「ファセット構造」が形成されるメカニズムを説明する図である。
【図１４】実施の形態１における半導体装置の構成を模式的に示す平面図である。
【図１５】図１４のＡ−Ａ線で切断した断面図である。
【図１６】図１４のＢ−Ｂ線で切断した断面図である。
【図１７】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程の流れを示すフローチャートである。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程の流れを示すフローチャートである。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２における半導体装置の構成を模式的に示す平面図である。
【図２５】プラグの支持基板への突き抜けを説明する図である。
【図２６】図２４のＡ−Ａ線で切断した断面図である。
【図２７】変形例における半導体装置の構成を模式的に示す平面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
＜改善の検討＞
半導体装置の高集積化を実現するために、電界効果トランジスタは、スケーリング則に基づいて微細化されてきている。ところが、微細化された電界効果トランジスタでは、短チャネル効果やしきい値電圧のばらつきが顕在化することから、半導体装置の性能低下を招くことになる。この点に関し、ＳＯＩ基板に形成された電界効果トランジスタは、半導体基板（バルク基板）に形成された電界効果トランジスタに比べて、短チャネル効果やしきい値電圧のばらつきが顕在化しにくいため、半導体装置の性能が優れている。このことから、例えば、回路線幅が９０ｎｍ程度の世代以降の半導体装置では、電界効果トランジスタをＳＯＩ基板上に形成する技術を採用することもある。
【００１７】
特に、ＳＯＩ基板上に形成される電界効果トランジスタとして、完全空乏型トランジスタを採用すると、完全空乏型トランジスタは、短チャネル効果を抑制する観点から非常に優れているとともに、チャネル領域に不純物を導入しないことから、不純物のばらつきに起因するしきい値電圧のばらつきも充分に抑制することができる。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。
【００１８】
ところが、完全空乏型トランジスタでは、半導体層（シリコン層）を完全に空乏化させる必要があることから、ＳＯＩ基板の半導体層の厚さを非常に薄くする必要がある。
【００１９】
この場合、本発明者が検討したところ、ＳＯＩ基板の半導体層の厚さが薄いことに起因して、半導体層に接続するプラグが、半導体層および埋め込み絶縁層を突き抜けて、支持基板にまで達してしまうことを見出した。以下に、この点について説明する。
【００２０】
まず、図１に示すように、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板１Ｓの表面には、素子分離部ＳＴＩが形成されている。そして、支持基板ＳＵＢには、ウェルＷＬが形成されている。さらに、素子分離部ＳＴＩが形成されたＳＯＩ基板１Ｓ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
【００２１】
次に、図２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通して、ＳＯＩ基板１Ｓの半導体層ＳＬに達するコンタクトホールＣＮＴを形成する。
【００２２】
このとき、層間絶縁膜ＩＬが、酸化シリコン膜から形成され、かつ、ＳＯＩ基板１Ｓの半導体層ＳＬがシリコン層から形成されていることから、半導体層ＳＬがエッチングストッパとなって、層間絶縁膜ＩＬに形成されたコンタクトホールＣＮＴは、半導体層ＳＬが露出した時点で停止すると考えられる。
【００２３】
ところが、本発明者の検討によると、例えば、ＳＯＩ基板１Ｓに完全空乏型の電界効果トランジスタを形成する場合、半導体層ＳＬの厚さを非常に薄くする必要がある。この場合、半導体層ＳＬの厚さが非常に薄いと、半導体層ＳＬがエッチングストッパとしての機能を充分に発揮することができず、図２に示すように、コンタクトホールＣＮＴが、シリコン層ＳＬを突き抜けてしまうのである。そして、半導体層ＳＬの下層に形成されている埋め込み絶縁層ＢＯＸは、層間絶縁膜ＩＬと同じ材料の酸化シリコンから形成されていることから、半導体層ＳＬを貫通してしまったコンタクトホールＣＮＴは、埋め込み絶縁層ＢＯＸも貫通してしまうことになる。
【００２４】
特に、ゲート電極に印加するゲート電位だけでなく、ＳＯＩ基板１ＳのウェルＷＬに加えるバックゲート電位によっても、ＳＯＩ基板１Ｓの半導体層ＳＬに形成された電界効果トランジスタのしきい値電圧を調整する構成を採用する場合には、埋め込み絶縁層ＢＯＸの厚さを薄くする必要があるため、コンタクトホールＣＮＴが埋め込み絶縁層ＢＯＸを貫通しやすくなる。この後、コンタクトホールＣＮＴに導電性材料（例えば、タングステン膜）を埋め込むことによって、プラグＰＬＧを形成することになるが、図２に示すように、コンタクトホールＣＮＴが支持基板ＳＵＢにまで達していると、プラグＰＬＧを介して、半導体層ＳＬと支持基板ＳＵＢ（ウェルＷＬ）とが導通してしまうことになる。このことは、半導体層ＳＬに形成されている電界効果トランジスタと支持基板ＳＵＢとが導通することを意味し、これによって、電界効果トランジスタが正常に動作しなくなる。
【００２５】
つまり、特に、完全空乏型の電界効果トランジスタをＳＯＩ基板１Ｓに形成する構成では、ＳＯＩ基板１Ｓの半導体層ＳＬの厚さが薄くなる。この結果、層間絶縁膜ＩＬを貫通するコンタクトホールＣＮＴが、さらに、ＳＯＩ基板１Ｓの半導体層ＳＬと埋め込み絶縁層ＢＯＸとを貫通してしまうのである。これにより、半導体層ＳＬと支持基板ＳＵＢとを導通するプラグＰＬＧが形成されてしまうことになり、これによって、半導体層ＳＬに形成される電界効果トランジスタの動作不良が顕在化してしまうのである。
【００２６】
この点に関し、図３に示すように、ＳＯＩ基板１Ｓの半導体層ＳＬ上に、シリコン層からなるエピタキシャル層ＥＰＩを積み上げる技術がある。すなわち、図３は、ＳＯＩ基板１Ｓの半導体層ＳＬ上にエピタキシャル層ＥＰＩを形成する構造を示す断面図である。図３に示すように、ＳＯＩ基板１Ｓの半導体層ＳＬ上には、エピタキシャル層ＥＰＩが形成されているため、図３に示す構造では、半導体層ＳＬとエピタキシャル層ＥＰＩとを合わせたＳＯＩ層の厚さを厚くすることができる。この結果、図３に示すように、シリコンからなるＳＯＩ層（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の厚さが充分に厚いことから、ＳＯＩ層がエッチングストッパとして充分に機能する。このことから、シリコンからなる層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成するためのエッチングは、ＳＯＩ層の表面で停止することになる。すなわち、図３に示すように、ＳＯＩ基板１Ｓの半導体層ＳＬ上に、シリコン層からなるエピタキシャル層ＥＰＩを積み上げることによって、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができるのである。
【００２７】
ただし、半導体層ＳＬ上にだけエピタキシャル層ＥＰＩを形成した図３に示す構造では、以下に示す改善の余地が存在する。例えば、図４に示すように、層間絶縁膜ＩＬに形成されるプラグＰＬＧが、素子分離部ＳＴＩ側にずれる場合を考える。
【００２８】
まず、図４に示すように、ＳＯＩ基板１Ｓの半導体層ＳＬ上に形成されたエピタキシャル層ＥＰＩの端部には、エピタキシャル成長法に起因して、テーパ形状の「ファセット構造」が形成される。この結果、図４に示すように、エピタキシャル層ＥＰＩの端部に形成されている「ファセット構造」では、素子分離部ＳＴＩに近づくにつれて、エピタキシャル層ＥＰＩの厚さが薄くなる。したがって、例えば、図４に示すように、層間絶縁膜ＩＬに形成されるコンタクトホールＣＮＴが、素子分離武部ＳＴＩ側にずれると、エピタキシャル層ＥＰＩの厚さの薄い「ファセット構造」の部位にコンタクトホールＣＮＴが形成されることになる。このとき、「ファセット構造」の部位では、エピタキシャル層ＥＰＩの厚さが薄くなることから、素子分離部ＳＴＩに近いエピタキシャル層ＥＰＩの端部においては。エピタキシャル層ＥＰＩと半導体層ＳＬとを合わせたＳＯＩ層が、コンタクトホールＣＮＴを形成する際のエッチングに対するエッチングストッパとして充分に機能しなくなる。このことから、図４に示すように、コンタクトホールＣＮＴが素子分離武部ＳＴＩ側にずれると、素子分離部ＳＴＩに近い「ファセット構造」の部位で、半導体層ＳＬと埋め込み絶縁層ＢＯＸとにわたるコンタクトホールＣＮＴの突き抜けが生じるのである。
【００２９】
したがって、半導体層ＳＬ上にだけエピタキシャル層ＥＰＩを形成する図３（図４）に示す構造では、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸにわたるコンタクトホールＣＮＴの突き抜けが生じるのである。これにより、図４に示すように、プラグＰＬＧを介して、半導体層ＳＬと支持基板ＳＵＢとが導通してしまうことになるのである。
【００３０】
以上のように、半導体層ＳＬ上にだけエピタキシャル層ＥＰＩを形成する構造では、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合、エピタキシャル層ＥＰＩの端部に形成される「ファセット構造」に起因して、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を抑制することができないのである。
【００３１】
この点に関して、例えば、図５に示す工夫が考えられる。図５は、エピタキシャル層ＥＰＩを半導体層ＳＬ上だけでなく、素子分離部ＳＴＩの一部上も覆うように形成する構造を示す断面図である。図５に示す構造では、ＳＯＩ基板１Ｓの半導体層ＳＬ上だけでなく、半導体層ＳＬと素子分離部ＳＴＩとの境界を超えて、素子分離部ＳＴＩの一部上にもエピタキシャル層ＥＰＩが形成されている。つまり、図５に示す構造では、エピタキシャル層ＥＰＩの端部に形成される「ファセット構造」が、半導体層ＳＬ上にではなく、素子分離部ＳＴＩ上に形成されている。この結果、図５に示す構造では、素子分離部ＳＴＩに近い半導体層ＳＬの端部においても、半導体層ＳＬとエピタキシャル層ＥＰＩとを合わせたＳＯＩ層の厚さを充分に確保することができる。このことから、図５に示す構造では、たとえ、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合であっても、半導体層ＳＬの端部におけるＳＯＩ層（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の厚さが充分に厚く、半導体層ＳＬの端部においても、ＳＯＩ層がコンタクトホールＣＮＴを形成する際のエッチングに対するエッチングストッパとして充分に機能する。
【００３２】
このことから、図５に示すように、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。すなわち、図５に示す構造では、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合を考慮しても、半導体層ＳＬおよび埋め込み層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを効果的に防止することができるのである。このため、図５に示す構造では、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通に起因する電界効果トランジスタの動作不良を効果的に抑制することができる。
【００３３】
＜本発明者が見出した新たな知見＞
上述したように、基本的に、エピタキシャル層ＥＰＩを半導体層ＳＬ上だけでなく、素子分離部ＳＴＩの一部上も覆うように形成するという図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合も含めて、プラグＰＬＧの支持基板ＳＵＢへの突き抜けを防止できると考えられる。すなわち、図５に示す構造によって、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通に起因する電界効果トランジスタの動作不良を効果的に抑制することができると考えられる。
【００３４】
ところが、本発明者は、図５に示す構造を採用したとしても、必ずしも、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合に、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができない事態が生じるという知見を新たに見出した。以下では、本発明者が見出した新たな知見について説明する。
【００３５】
まず、本発明者が見出した新たな知見を説明する前提として、ＳＯＩ基板には、素子分離領域ＳＴＩによって区画された様々なサイズの活性領域が存在する。すなわち、半導体チップにＳＲＡＭやロジック回路やＩ／Ｏ回路などが形成されるが、これらの回路を形成する活性領域のサイズは、回路の種類によって異なる。したがって、半導体チップには、様々な回路に対応した様々なサイズの活性領域が存在する。以下では、このことを前提として、本発明者が新たに見出した知見について説明することにする。
【００３６】
図６は、本発明者が新たに見出した知見を説明する図である。図６に示すように、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板１Ｓに素子分離部ＳＴＩとウェルＷＬとが形成されている。そして、半導体層ＳＬ上から素子分離部ＳＴＩの一部上にわたってエピタキシャル層ＥＰＩが形成されている。ここまでの図６の構成は、上述した図５の構成と同様であるが、図６に示す構成では、エピタキシャル層ＥＰＩの端部の構造が「裾引き構造」となっている。すなわち、図５に示す構造では、エピタキシャル層ＥＰＩの端部の構造が「ファセット構造」となるのに対し、図６に示す構造では、エピタキシャル層ＥＰＩの端部の構造が「裾引き構造」となる点で相違する。
【００３７】
ここで、図５に示す「ファセット構造」とは、テーパ形状を意味し、特に、急な傾きの傾斜線から構成される端部形状を意味する。一方、図６に示す「裾引き構造」とは、急な傾きの傾斜線と緩やかな傾きの傾斜線との組み合わせから構成される端部形状を意味する。つまり、図６に示す「裾引き構造」とは、傾きの異なる傾斜線の組み合わせから構成される端部形状である点で、一定の傾きの傾斜線から構成される端部形状である図５に示す「ファセット構造」とは相違することになる。特に、「裾引き構造」の特徴としては、「裾引き構造」の幅（ゲート幅方向）が「ファセット構造」の幅（ゲート幅方向）に比べて長くなる点を挙げることができる。
【００３８】
「ファセット構造」では、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合であっても、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。一方、「裾引き構造」では、上述した「裾引き構造」の特徴に起因して、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができなくなるのである。
【００３９】
以下に、この点について説明する。上述したように、半導体チップには、様々な回路に対応した様々なサイズの活性領域が存在することを前提として、本発明者は、素子分離部ＳＴＩで囲まれた活性領域の幅（Ｗ）に依存して、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状が異なることを見出した点が新規な知見である。
【００４０】
具体的に、本発明者が見出した新たな知見は、以下に示すものである。すなわち、この知見は、活性領域の幅（ゲート幅方向の幅）が小さい場合、図５に示すように、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状は、「ファセット構造」となる一方、活性領域の幅が大きい場合、図６に示すように、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状は、「裾引き構造」となるというものである。
【００４１】
そして、この知見を考慮すると、図５に示すように、活性領域の幅が小さい場合には、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けが防止される結果、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通が回避されることになる。
【００４２】
ところが、図６および図７に示すように、活性領域の幅（ゲート幅方向の幅）が大きい場合には、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、「裾引き構造」をしたエピタキシャル層ＥＰＩの端部にコンタクトホールＣＮＴが形成されることになる。そして、「裾引き構造」の場所では、半導体層ＳＬとエピタキシャル層ＥＰＩとを合わせたＳＯＩ層の厚さが薄くなることから、ＳＯＩ層が、コンタクトホールＣＮＴを形成するエッチングの際のエッチングストッパとして充分に機能しなくなる。これにより、図７に示すように、たとえ、エピタキシャル層ＥＰＩを半導体層ＳＬ上から素子分離部ＳＴＩの一部上にわたって形成しても、「裾引き構造」の幅が大きくなるという特徴から、半導体層ＳＬ上にも厚さの薄い「裾引き構造」が形成されることになる。このことから、エピタキシャル層ＥＰＩの端部に「裾引き構造」が形成される場合、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けが発生してしまうのである。したがって、「裾引き構造」が形成される図７に示す構造では、エピタキシャル層ＥＰＩを半導体層ＳＬ上から素子分離部ＳＴＩの一部上にわたって形成しても、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通が生じてしまうことになるのである。
【００４３】
＜知見の詳細＞
本発明者が見出した新たな知見は、素子分離部ＳＴＩで囲まれた活性領域の幅（Ｗ）に依存して、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状が異なるというものである。定性的に、本発明者が見出した新たな知見というのは、活性領域の幅が小さい場合には、エピタキシャル層ＥＰＩの端部形状は、「ファセット構造」となる一方、活性領域の幅が大きい場合には、エピタキシャル層ＥＰＩの端部形状は、「裾引き構造」となるというものである。
【００４４】
以下に、具体的に、本発明者が見出した新たな知見の詳細について説明することにする。図８（ａ）は、活性領域の幅（ゲート幅方向）を変化させた場合のＳＯＩ層（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の形状の変化を模式的に示す図であり、図８（ｂ）は、活性領域の幅（Ｗ）とＳＯＩ層の厚さ（半導体層ＳＬ＋エピタキシャル層ＥＰＩの厚さ）の関係を示すグラフである。
【００４５】
まず、図８（ａ）において、活性領域の幅が０．２μｍ以下の場合、ＳＯＩ層の端部形状は、「ファセット構造」をしていることがわかる。そして、活性領域の幅が０．２５μｍとなると、ＳＯＩ層の端部形状は、活性領域の幅が０．２μｍのときの「ファセット構造」よりも緩やかな「ファセット構造」となっていることがわかる。さらに、活性領域の幅が０．５μｍになると、ＳＯＩ層の端部形状は、「裾引き構造」となり、活性領域の幅が１．０μｍになると、ＳＯＩ層の端部形状は、さらなる「裾引き構造」となることがかる。したがって、図８（ａ）の結果を考慮すると、活性領域の幅が０．２５μｍ以下の場合には、ＳＯＩ層の端部形状は、概ね「ファセット構造」となり、活性領域の幅が０．２５μｍを超える場合には、ＳＯＩ層の端部形状は、「裾引き構造」となることがわかる。つまり、図８（ａ）の結果、本発明者が見出した新たな知見を定量的に評価すると、概ね活性領域の幅が０．２５μｍである場合を境界として、「ファセット構造」から「裾引き構造」に変化するということができる。したがって、活性領域の幅が０．２５μｍ以下の場合には、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれたとしても、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを抑制することができ、これによって、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。
【００４６】
一方、活性領域の幅が０．２５μｍよりも大きくなると、たとえ、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを効果的に防止することが困難となり、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通が生じるおそれがある。このため、活性領域の幅が０．２５μｍよりも大きくなると、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを防止する観点から、図５に示す構造に替わる工夫が必要とされることがわかる。
【００４７】
次に、図８（ｂ）において、横軸は、活性領域の幅（ゲート幅方向：Ｗμｍ）を示しており、縦軸は、ＳＯＩ層の厚さの比率を示している。なお、ここで説明するＳＯＩ層の厚さとは、半導体層ＳＬの厚さとエピタキシャル層ＥＰＩの厚さを足した値である。そして、図８（ｂ）において、「丸印」は、エピタキシャル層ＥＰＩの中心でのＳＯＩ層の厚さを示しており、「四角印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から９０ｎｍだけ離れた位置におけるＳＯＩ層の厚さを示している。また、「菱形印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から６０ｎｍだけ離れた位置におけるＳＯＩ層の厚さを示しており、「三角印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍだけ離れた位置におけるＳＯＩ層の厚さを示している。
【００４８】
図８（ｂ）からわかるように、活性領域の幅が、０．２５μｍよりも小さい場合、「丸印」と「四角印」と「菱形印」と「三角印」とがほぼ重なっており、これは、ＳＯＩ層の中心の厚さと、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍ〜９０ｎｍだけ離れた位置におけるＳＯＩ層の厚さとが概ね等しいことを意味している。
【００４９】
一方、活性領域の幅が０．２５μｍから大きくなるにつれて、「丸印」と「四角印」と「菱形印」と「三角印」とがばらつくようになる。これは、エピタキシャル層の中心位置から、支持基板ＳＵＢと素子分離部ＳＴＩとの境界位置に近づくにつれて、ＳＯＩ層の厚さが小さくなることを意味し、言い換えれば、活性領域の幅が０．２５μｍを超えると、「裾引き構造」が顕在化してくることを意味している。特に、活性領域の幅が、１．０μｍに達すると、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍだけ離れた位置におけるＳＯＩ層の厚さは、エピタキシャル層の中心位置の厚さの半分の厚さ程度まで小さくなってしまうことがわかる。このことから、活性領域の幅が大きくなればなるほど、「裾引き構造」が顕在化することがわかる。したがって、図８（ｂ）に示すグラフは、活性領域の幅が大きくなるほど、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けが生じやすくなることを示しているということができる。
【００５０】
それでは、活性領域の幅が大きくなると、なぜ、エピタキシャル層の端部形状が「ファセット構造」から「裾引き構造」に変化することになるのかが疑問となる。この点に関し、本発明者が鋭意検討して解析した結果、以下に示すメカニズムによって、「裾引き構造」が形成されると推測されることを突き止めたので、このメカニズムについて説明する。
【００５１】
＜「裾引き構造」が形成されるメカニズム＞
図９は、エピタキシャル成長法を使用して、ＳＯＩ基板１Ｓの半導体層ＳＬ上にエピタキシャル層を成長させる際の成長面を示す図である。図９に示すように、半導体層ＳＬの中央部近傍の上方では、（１００）面に沿ってエピタキシャル層が成長する。これは、エピタキシャル層の下地である半導体層ＳＬの表面が（１００）面であり、この半導体層ＳＬの（１００）面上にエピタキシャル層が成長するからである。
【００５２】
一方、半導体層ＳＬの端部近傍の上方では、例えば（１１１）面に代表される高指数面に沿ってエピタキシャル層が成長する。これは、例えば、図９に模式的に示すように、半導体層ＳＬの端部は、その膜厚が薄くなるように丸みを帯びている、または、傾斜しており、（１００）面とは異なる高指数面が傾斜面として露出しているため、半導体層ＳＬの端部近傍においては、この高指数面上にエピタキシャル層が成長するからである。
【００５３】
なお、半導体層ＳＬの端部が丸い形状や傾斜した形状となるのは、エピタキシャル層を形成する以前に、半導体層ＳＬを酸化する工程や、その酸化膜を除去する工程において、半導体層ＳＬの端部の形状が変わりやすいからである。例えば、素子分離部ＳＴＩが半導体層ＳＬの表面よりも落ち込んだ場合には、半導体層ＳＬの側面が露出するため、半導体層ＳＬの端部の形状は、このような工程の影響をより受けやすい。すなわち、半導体層ＳＬの端部の形状は、中心部と比較して、このような工程（酸化工程や酸化膜除去工程）の影響を受けやすいことに起因して、丸い形状や傾斜した形状となるのである。
【００５４】
このように、半導体層ＳＬの中央部近傍と端部近傍では、エピタキシャル成長の下地である半導体層ＳＬの露出面の面方位が異なる。そして、本発明者は、半導体層ＳＬの中央部近傍におけるエピタキシャル層の成長面の面方位と、半導体層ＳＬの端部近傍におけるエピタキシャル層の成長面の面方位とが相違することに起因して、「裾引き構造」が形成されることを新たに見出したのである。
【００５５】
具体的に、（１００）面を成長面とするエピタキシャル層には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が多数存在する。これらは主に、シリコンの未結合手からなる。これに対し、高指数面を成長面とするエピタキシャル層には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が少ない。そして、（１００）面には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が多い一方、高指数面には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が少ないことに起因して、「裾引き構造」が生じるのである。
【００５６】
以下では、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位の数の相違によって、「裾引き構造」が形成されるメカニズムについて説明する。
【００５７】
図１０は、「ステップ」の形状を模式的に示す図であり、図１０では、この「ステップ」にシリコン元素が捕獲されている状態が示されている。また、図１１は、「キンク」の形状を模式的に示す図であり、図１１では、この「キンク」にシリコン元素が捕獲されている状態が示されている。すなわち、図１０および図１１からわかるように、「ステップ」や「キンク」には、エピタキシャル成長の核となるシリコン元素が捕獲されやすいのである。このことは、「ステップ」や「キンク」の多い（１００）面では、シリコン元素が捕獲されやすく、このことは、エピタキシャル成長の核が多く存在することを意味する。これにより、（１００）面でのエピタキシャル成長の速度は早くなると考えられる。一方、「ステップ」や「キンク」の少ない高指数面では、シリコン元素が捕獲されにくく、高指数面では、エピタキシャル成長の核が少ないことを意味する。これにより、高指数面でのエピタキシャル成長の速度は遅くなると考えられる。
【００５８】
さらに、図１２に示すように、高指数面では、「ステップ」や「キンク」が少ないため、高指数面に付着したシリコン元素がマイグレーションしやすい。一方、（１００）面では、高指数面からマイグレーションしてきたシリコン元素が、（１００）面に多数存在する「ステップ」や「キンク」に捕獲されやすい。この結果、（１００）面に沿ってエピタキシャル層が成長する中央部近傍の領域では、エピタキシャル成長の速度が速くなるため、エピタキシャル層の厚さが厚くなる。これに対し、高指数面に沿ってエピタキシャル層が成長する端部近傍の領域では、シリコン元素の捕獲部位である「ステップ」や「キンク」が少ない結果、端部近傍から中央部近傍へのシリコン元素のマイグレーションが生じやすいため、エピタキシャル成長の速度が遅くなり、エピタキシャル層の厚さが薄くなる。
【００５９】
以上のようなメカニズムによって、エピタキシャル層の端部近傍には、「裾引き構造」が形成されることになる。特に、活性領域の幅が大きくなると、高指数面に対する（１００）面の割合が大きくなることから、必然的に、（１００）面に存在する「ステップ」や「キンク」の数が多くなる。このため、高指数面からマイグレーションしてきたシリコン元素は、（１００）面に存在する「ステップ」や「キンク」で確実に捕獲されてしまうため、再び、（１００）面から高指数面にシリコン元素がマイグレーションして戻ることは少ないと考えられる。したがって、活性領域の幅が大きくなると、エピタキシャル層の端部近傍には、「裾引き構造」が形成されやすくなると考えられる。一方、活性領域の幅が小さくなると、高指数面に対する（１００）面の割合が小さくなることから、必然的に、（１００）面に存在する「ステップ」や「キンク」の数が少なくなる。このため、図１３に示すように、高指数面から（１００）面にマイグレーションしてきたシリコン元素は、（１００）面に存在する「ステップ」や「キンク」で捕獲しきれずに溢れ出ることになると考えられる。そして、捕獲されずに溢れ出たシリコン元素は、再び、（１００）面から高指数面にマイグレーションして戻ることになると考えられる。したがって、活性領域の幅が小さくなると、高指数面においても、成長の核となるシリコン元素が多数存在することになり、エピタキシャル層の端部近傍には、「裾引き構造」が形成されにくくなるのである。このようなメカニズムによって、例えば、活性領域の幅が小さい場合には、「裾引き構造」が形成されにくい一方、活性領域の幅が大きくなればなるほど、「裾引き構造」が顕在化するという傾向（図８（ａ）参照）を説明することができる。
【００６０】
以上のようにして、活性領域の幅が大きくなると、エピタキシャル層の端部近傍の領域に「裾引き構造」が形成されることになる。例えば、活性領域の幅が小さくて、「裾引き構造」が形成されない場合には、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合であっても、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。
【００６１】
一方、活性領域の幅が大きくて、エピタキシャル層の端部近傍の領域に「裾引き構造」が形成されると、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができなくなる。つまり、エピタキシャル層ＥＰＩの端部近傍の領域に「裾引き構造」が形成される場合、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けが発生してしまうのである。
【００６２】
そこで、本実施の形態１では、活性領域の幅が大きくて、エピタキシャル層の端部近傍の領域に「裾引き構造」が形成され、かつ、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合であっても、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを防止できる工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について図面を参照しながら説明する。
【００６３】
＜半導体装置の構成＞
＜＜平面構成＞＞
図１４は、本実施の形態１における半導体装置の構成を模式的に示す平面図である。図１４に示すように、本実施の形態１における半導体装置は、例えば、電界効果トランジスタＱ１と、電界効果トランジスタＱ２とを有している。例えば、図１４に示すように、電界効果トランジスタＱ１と電界効果トランジスタＱ２は、ｙ方向に並ぶように配置されている。まず、電界効果トランジスタＱ１は、ｙ方向（ゲート幅方向）の幅が小さい活性領域ＡＣＴ１に形成されており、この活性領域ＡＣＴ１を跨いでｙ方向に延在するゲート電極ＧＥ１を有している。さらに、電界効果トランジスタＱ１は、ゲート電極ＧＥ１を挟む活性領域ＡＣＴ１上に形成されたエピタキシャル層ＥＰＩ１を有している。そして、エピタキシャル層ＥＰＩは、層間絶縁膜（図示せず）に形成されたプラグＰＬＧ１と電気的に接続されている。
【００６４】
次に、電界効果トランジスタＱ２は、ゲート幅方向（ｙ方向）において、電界効果トランジスタＱ１の活性領域ＡＣＴ１の幅よりも大きい幅を有する活性領域ＡＣＴ２に形成されている。そして、電界効果トランジスタＱ２は、活性領域ＡＣＴ２を跨いでｙ方向に延在するゲート電極ＧＥ２を有している。さらに、電界効果トランジスタＱ２は、ゲート電極ＧＥ２を挟む活性領域ＡＣＴ２上に形成されたエピタキシャル層ＥＰＩ２を有しており、このエピタキシャル層ＥＰＩ２は、層間絶縁膜（図示せず）に形成されたプラグＰＬＧ２と電気的に接続されている。
【００６５】
このように、本実施の形態１における半導体装置は、互いにゲート幅方向（ｙ方向）の幅が異なる複数の活性領域（ＡＣＴ１、ＡＣＴ２）を有している。このとき、例えば、図１４において、電界効果トランジスタＱ１が形成されている活性領域ＡＣＴ１のｙ方向の幅は、２５０ｎｍよりも小さく、かつ、電界効果トランジスタＱ２が形成されている活性領域ＡＣＴ２のｙ方向の幅は、２５０ｎｍよりも大きくなっている。ここで、活性領域ＡＣＴ１上には、エピタキシャル層ＥＰＩ１が形成され、かつ、活性領域ＡＣＴ２上には、エピタキシャル層ＥＰＩ２が形成されていることから、活性領域ＡＣＴ１と活性領域ＡＣＴ２とのゲート幅方向（ｙ方向）の幅の大小関係は、エピタキシャル層ＥＰＩ１とエピタキシャル層ＥＰＩ２とのゲート幅方向（ｙ方向）の大小関係として表現することもできる。すなわち、本実施の形態１における半導体装置において、エピタキシャル層ＥＰＩ１のゲート幅方向（ｙ方向）の幅は、エピタキシャル層ＥＰＩ２のゲート幅方向（ｙ方向）の幅よりも大きくなっている。以上のようにして、電界効果トランジスタＱ１と電界効果トランジスタＱ２とを含む半導体装置が平面構成されていることになる。
【００６６】
＜＜断面構成（ゲート長方向）＞＞
続いて、本実施の形態１における半導体装置の断面構成について説明する。特に、本実施の形態１における半導体装置は、図１４に示すように、電界効果トランジスタＱ１と電界効果トランジスタＱ２を含んでいるが、電界効果トランジスタＱ１のゲート長方向の断面構成と電界効果トランジスタＱ２のゲート長方向の断面構成とは、基本的に同じ構成なので、ここでは、電界効果トランジスタＱ１を取り上げて説明することにする。
【００６７】
図１５は、本実施の形態１に含まれる電界効果トランジスタＱ１のゲート長方向の模式的な断面構成を示す断面図であり、図１４のＡ−Ａ線で切断した断面図である。図１５に示すように、本実施の形態１における電界効果トランジスタＱ１は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層ＳＬとからなり、かつ、素子分離部ＳＴＩとウェルＷＬ１とを有するＳＯＩ基板１Ｓに形成されている。具体的に、電界効果トランジスタＱ１は、素子分離部ＳＴＩで囲まれた活性領域の半導体層ＳＬ上に形成されたゲート絶縁膜ＧＯＸと、このゲート絶縁膜ＧＯＸ上に形成されたゲート電極ＧＥ１とを有している。そして、ゲート電極ＧＥ１の両側の側壁には、サイドウォールスペーサＳＷが形成されている。さらに、活性領域の半導体層ＳＬには、ゲート電極ＧＥ１に整合するようにエクステンション領域ＥＸが形成され、エクステンション領域ＥＸの外側にサイドウォールスペーサＳＷに整合した半導体領域ＮＲが形成されている。また、半導体層ＳＬに形成された半導体領域ＮＲ上には、エピタキシャル層ＥＰＩ１が形成されており、このエピタキシャル層ＥＰＩ１の表面には、シリサイド膜ＳＦが形成されている。このようにして、電界効果トランジスタＱ１には、例えば、エクステンション領域ＥＸと、半導体領域ＮＲと、エピタキシャル層ＥＰＩ１と、シリサイド膜ＳＦとからなるソース領域ＳＲが形成されている。同様に、電界効果トランジスタＱ１には、例えば、エクステンション領域ＥＸと、半導体領域ＮＲと、エピタキシャル層ＥＰＩ１と、シリサイド膜ＳＦとからなるドレイン領域ＤＲが形成されている。
【００６８】
続いて、上述したように構成されている電界効果トランジスタＱ１を覆うように、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通して、ソース領域ＳＲに達するプラグＰＬＧ１が形成されている。同様に、層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通して、ドレイン領域ＤＲに達するプラグＰＬＧ１も形成されている。特に、プラグＰＬＧ１は、層間絶縁膜ＩＬを貫通して、エピタキシャル層ＥＰＩ１の表面に形成されたシリサイド膜ＳＦを露出するコンタクトホールＣＮＴ１に導電性材料（タングステン）を埋め込むことにより形成されている。以上のようにして、本実施の形態１における電界効果トランジスタＱ１が構成されていることになる。
【００６９】
特に、本実施の形態１では、ＳＯＩ基板１Ｓ上に形成される電界効果トランジスタＱ１として、完全空乏型トランジスタを採用すること想定している。この完全空乏型トランジスタは、短チャネル効果を抑制する観点から非常に優れているとともに、チャネル領域（ゲート電極ＧＥ１の直下の半導体層ＳＬ）に不純物を導入しないことから、不純物のばらつきに起因するしきい値電圧のばらつきも充分に抑制することができる。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。このとき、完全空乏型トランジスタでは、半導体層（シリコン層）ＳＬを完全に空乏化させる必要があることから、ＳＯＩ基板１Ｓの半導体層ＳＬの厚さを非常に薄くする必要がある。また、ゲート電極ＧＥ１に印加するゲート電位だけでなく、ＳＯＩ基板１ＳのウェルＷＬ１に加えるバックゲート電位によっても、ＳＯＩ基板１Ｓの半導体層ＳＬに形成された電界効果トランジスタＱ１のしきい値電圧を調整する構成を採用する場合には、埋め込み絶縁層ＢＯＸの厚さを薄くする必要がある。
【００７０】
以上のことから、例えば、本実施の形態１では、半導体層ＳＬの厚さを５ｎｍ以上２０ｎｍ以下でするとともに、埋め込み絶縁層ＢＯＸの厚さも５ｎｍ以上２０ｎｍ以下にしている。これにより、本実施の形態１によれば、完全空乏化トランジスタからなる電界効果トランジスタＱ１を実現することができ、かつ、ウェルＷＬ１に加えるバックゲート電位によっても、電界効果トランジスタＱ１のしきい値電圧を調整することが容易となる。
【００７１】
ただし、半導体層ＳＬの厚さを薄くすると、電界効果トランジスタＱ１のソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの抵抗が高くなる。そこで、本実施の形態１では、図１５に示すように、半導体層ＳＬ上にエピタキシャル層ＥＰＩ１を形成している。これにより、本実施の形態１における電界効果トランジスタＱ１によれば、半導体層ＳＬの厚さを薄くすることによって、完全空乏型トランジスタを実現する一方で、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれに積み上げ層として機能するエピタキシャル層ＥＰＩ１を形成することにより、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの抵抗値を低くすることができる。これにより、本実施の形態１によれば、高性能な電界効果トランジスタＱ１を提供することができる。
【００７２】
＜＜断面構成（ゲート幅方向）＞＞
次に、本実施の形態１における半導体装置のゲート幅方向（ｙ方向）の断面構成について説明する。図１６は、図１４のＢ−Ｂ線で切断した断面図である。図１６において、図１６の左側に電界効果トランジスタＱ１のゲート幅方向の断面構成が示されている一方、図１の右側に電界効果トランジスタＱ２のゲート幅方向の断面構成が示されている。すなわち、図１６では、電界効果トランジスタＱ１のゲート幅方向の断面構成と、電界効果トランジスタＱ２のゲート幅方向の断面構成とが並んで配置されていることになる。
【００７３】
図１６において、左側に図示されている電界効果トランジスタＱ１のゲート幅方向の断面構成においては、ＳＯＩ基板１Ｓに素子分離部ＳＴＩとウェルＷＬ１とが形成されている。そして、ＳＯＩ基板１Ｓの半導体層上から素子分離部ＳＴＩの一部上にわたってエピタキシャル層ＥＰＩ１が形成されており、このエピタキシャル層ＥＰＩ１の表面にシリサイド膜ＳＦが形成されている。そして、表面にシリサイド膜ＳＦが形成されたエピタキシャル層ＥＰＩ１を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通して、シリサイド膜ＳＦが形成されたエピタキシャル層ＥＰＩ１に達するプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、層間絶縁膜ＩＬに形成されたコンタクトホールＣＮＴ１に導電性材料を埋め込むことにより形成されている。
【００７４】
特に、本実施の形態１における電界効果トランジスタＱ１においては、半導体層ＳＬのゲート幅方向の幅（図１４の活性領域ＡＣＴ１のｙ方向の幅）が２５０ｎｍよりも小さいことを想定している。この場合、図１６の左側に示すように、エピタキシャル層ＥＰＩ１の端部に「ファセット構造」が形成されることになる。
【００７５】
続いて、図１６において、右側に図示されている電界効果トランジスタＱ２のゲート幅方向の断面構成においては、ＳＯＩ基板１Ｓに素子分離部ＳＴＩとウェルＷＬ２とが形成されている。そして、ＳＯＩ基板１Ｓの半導体層上から素子分離部ＳＴＩの一部上にわたってエピタキシャル層ＥＰＩ２が形成されており、このエピタキシャル層ＥＰＩ２の表面にシリサイド膜ＳＦが形成されている。そして、表面にシリサイド膜ＳＦが形成されたエピタキシャル層ＥＰＩ２を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通して、シリサイド膜ＳＦが形成されたエピタキシャル層ＥＰＩ１に達するプラグＰＬＧ２が形成されている。このプラグＰＬＧ２は、層間絶縁膜ＩＬに形成されたコンタクトホールＣＮＴ２に導電性材料を埋め込むことにより形成されている。
【００７６】
特に、本実施の形態１における電界効果トランジスタＱ２においては、半導体層ＳＬのゲート幅方向の幅（図１４の活性領域ＡＣＴ２のｙ方向の幅）が２５０ｎｍよりも大きいことを想定している。この場合、図１６の右側に示すように、エピタキシャル層ＥＰＩ２の端部に「裾引き構造」が形成されることになる。
【００７７】
ここで、図１６に示すように、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さよりも大きくなっている。言い換えれば、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さよりも小さくなっている。これは、エピタキシャル層ＥＰＩ１の端部に「ファセット構造」が形成されるのに対し、エピタキシャル層ＥＰＩ２の端部に「裾引き構造」が形成されるためである。つまり、半導体層ＳＬのゲート幅方向の幅（図１４の活性領域ＡＣＴ２のｙ方向の幅）が２５０ｎｍよりも大きい場合には、「裾引き構造」が顕在化する結果、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さよりも小さくなるのである。
【００７８】
続いて、図１６に示すように、本実施の形態１において、素子分離部ＳＴＩとプラグＰＬＧ２との間のｙ方向における最短距離Ｌ２は、素子分離部ＳＴＩとプラグＰＬＧ１との間のｙ方向における最短距離Ｌ１よりも大きくなっている。言い換えれば、素子分離部ＳＴＩとプラグＰＬＧ１との間のｙ方向における最短距離Ｌ１は、素子分離部ＳＴＩとプラグＰＬＧ２との間のｙ方向における最短距離Ｌ２よりも小さくなっている。このとき、例えば、最短距離Ｌ２は、６０ｎｍ以上である。ただし、最短距離Ｌ２は、９０ｎｍ以上である場合もある。特に、本実施の形態１では、平面視において、プラグＰＬＧ２と素子分離部ＳＴＩとの間にエピタキシャル層ＥＰＩ２が存在する。以上のようにして、本実施の形態１における電界効果トランジスタＱ１と電界効果トランジスタＱ２とが構成されていることになる。
【００７９】
なお、本実施の形態１では、広い活性領域ＡＣＴ２に一つのプラグＰＬＧ２を形成する場合を例示したが、プラグＰＬＧ２の数はこれに限られるものではない。例えば、活性領域ＡＣＴ２の幅が前述の図８（ｂ）のように０．５０μｍ以上である場合、複数のプラグＰＬＧ２を形成することもできる。その場合でも、素子分離部ＳＴＩと、素子分離部ＳＴＩに最も近いプラグＰＬＧ２との間のｙ方向における最短距離Ｌ２は、６０ｎｍ以上とする。
【００８０】
＜半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００８１】
まず、図１７に示すように、本実施の形態１における半導体装置の製造方法では、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層ＳＬとからなるＳＯＩ基板１Ｓを用意する。
【００８２】
次に、ＳＯＩ基板１Ｓに素子分離部ＳＴＩを形成することにより、ＳＯＩ基板１Ｓに、例えば、ｙ方向における幅が第１幅である活性領域ＡＣＴ１と、素子分離部ＳＴＩで活性領域ＡＣＴ１と分離され、かつ、ｙ方向の幅が第１幅よりも大きい活性領域ＡＣＴ２とを形成する、このとき、図１７に示すように、半導体層ＳＬの表面の中央部を含む大部分においては、（１００）面が露出している。一方、図１７に示すように、半導体層ＳＬの表面の端部は、傾斜しており、（１００）面とは異なる高指数面が傾斜面として露出する。
【００８３】
続いて、ＳＯＩ基板１Ｓの半導体層ＳＬ上にゲート絶縁膜を形成する（図１８のＳ１０１０）。その後、例えば、イオン注入法を使用することにより、ＳＯＩ基板１Ｓの支持基板ＳＵＢに導電型不純物を導入することにより、ウェルを形成する（図１８のＳ１０２）。そして、ゲート絶縁膜上にポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングして、ゲート電極を形成する（図１８のＳ１０３）。次に、ゲート電極を覆うように絶縁膜を形成した後、この絶縁膜に対して、異方性エッチングを施すことにより、ゲート電極の両側の側壁にサイドウォールスペーサを形成する（図１８のＳ１０４）。
【００８４】
前述したように、ここまでの工程で、例えば、素子分離部ＳＴＩが半導体層ＳＬの表面よりも落ち込んだ場合には、半導体層ＳＬの側面が露出するため、半導体層ＳＬの端部は中央部に比べて丸い形状となったり、傾斜した形状となりやすくなっている。
【００８５】
次に、図１９に示すように、エピタキシャル成長法を使用することにより、活性領域ＡＣＴ１の半導体層ＳＬ上にエピタキシャル層ＥＰＩ１を形成し、かつ、活性領域ＡＣＴ２の半導体層ＳＬ上にエピタキシャル層ＥＰＩ２を形成する。このとき、本実施の形態１では、エピタキシャル層ＥＰＩ１の端部に「ファセット構造」が形成される一方、エピタキシャル層ＥＰＩ２の端部に「裾引き構造」が形成される。この結果、図１９に示すように、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さよりも小さくなる。なお、エピタキシャル層ＥＰＩ１の厚さおよびエピタキシャル層ＥＰＩ２の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下とすることができる。
【００８６】
ここでのエピタキシャル成長法では、ＳｉＨ２Ｃｌ２とＨＣｌとＨ２とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が７００℃以上８００℃以下の成膜条件が使用される。ただし、これに限らず、ここでのエピタキシャル成長法において、ＳｉＨ４とＨＣｌとＨ２とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が５００℃以上７００℃以下の成膜条件を使用することもできる。このとき、ＳｉＨ２Ｃｌ２とＳｉＨ４は、シリコン（Ｓｉ）の原料ガスとして用いられる。一方、ＨＣｌは、エピタキシャル成長法における選択性を確保するために用いられ、Ｈ２は、ガス雰囲気中にできるだけ水分や酸素を含まないようにするために用いられている。なお、エピタシャル成長の安定化のため、エピタキシャル層ＥＰＩ１およびエピタキシャル層ＥＰＩ２を形成するエピタキシャル成長の直前に、真空状態を維持した状態で、７００℃〜９００℃程度の水素アニールを実施することもできる。
【００８７】
さらに、ここでのエピタキシャル成長法では、複数のＳＯＩ基板１Ｓを同時に処理可能で、かつ、内壁には、シリコンがコーティングされた成膜装置（縦型炉）が使用される。
【００８８】
続いて、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡＣＴ１に形成されている半導体層ＳＬおよびエピタキシャル層ＥＰＩ１に導電型不純物を導入するとともに、活性領域ＡＣＴ２に形成されている半導体層ＳＬおよびエピタキシャル層ＥＰＩ２に導電型不純物を導入する。
【００８９】
次に、サイドウォールスペーサを除去した後（図２１のＳ１０５）、フォトリソグラフィ技術およびイオン注入法を使用することにより、エクステンション領域を形成する（図２１のＳ１０６）。そして、再び、ゲート電極の両側の側壁にサイドウォールスペーサを形成する（図２１のＳ１０７）。その後、ゲート電極の表面と、エピタキシャル層ＥＰＩ１の表面と、エピタキシャル層ＥＰＩ２の表面とにシリサイド膜を形成する（図２１のＳ１０８）。
【００９０】
続いて、図２２に示すように、エピタキシャル層ＥＰＩ１およびエピタキシャル層ＥＰＩ２を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。その後、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬにエピタキシャル層ＥＰＩ１（シリサイド膜ＳＦ）に達するコンタクトホールＣＮＴ１を形成し、かつ、層間絶縁膜ＩＬにエピタキシャル層ＥＰＩ２（シリサイド膜ＳＦ）に達するコンタクトホールＣＮＴ２を形成する。
【００９１】
このとき、コンタクトホール（ＣＮＴ１、ＣＮＴ２）を形成する工程では、図２３に示すように、素子分離部ＳＴＩとコンタクトホールＣＮＴ２との間のｙ方向における最短距離Ｌ２が、素子分離部ＳＴＩとコンタクトホールＣＮＴ１との間のｙ方向における最短距離Ｌ１よりも大きくなるように、層間絶縁膜ＩＬにコンタクトホール（ＣＮＴ１、ＣＮＴ２）とを形成する。
【００９２】
そして、コンタクトホールＣＮＴ１の内部を導電性材料で埋め込んだプラグＰＬＧ１を層間絶縁膜ＩＬに形成するとともに、コンタクトホールＣＮＴ２の内部を導電性材料で埋め込んだプラグＰＬＧ２を層間絶縁膜ＩＬに形成する。これにより、素子分離部ＳＴＩとプラグＰＬＧ２との間のｙ方向における最短距離Ｌ２が、素子分離部ＳＴＩとプラグＰＬＧ１との間のｙ方向における最短距離Ｌ１よりも大きくなる。
【００９３】
以上のようにして、本実施の形態１における半導体装置を製造することができる。
【００９４】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、複数の活性領域のうち、ゲート幅方向の幅が所定幅よりも大きい活性領域においては、この活性領域の半導体層上に形成されるエピタキシャル層と接続されるプラグの形成位置に制限を設ける点にある。これにより、エピタキシャル層の端部に「裾引き構造」が形成される場合であっても、コンタクトホールの位置ずれに起因するプラグの支持基板への突き抜けを防止することができる。
【００９５】
具体的に、本実施の形態１における第１特徴点は、素子分離部とプラグとの間のゲート幅方向における最短距離が所定距離よりも大きくなるようにするという制限を設ける点にある。これにより、プラグの支持基板への突き抜けを防止できる。以下に、この理由について説明する。まず、活性領域のゲート幅方向の幅が所定幅よりも大きい場合、この活性領域の半導体層上に形成されるエピタキシャル層の端部には、「裾引き構造」が形成される。そして、このエピタキシャル層の端部に形成される「裾引き構造」に接続するようにプラグを形成する場合、「裾引き構造」では、エピタキシャル層の厚さが薄くなる。このことから、エピタキシャル層の「裾引き構造」が形成されている部位は、コンタクトホールを形成する際のエッチングストッパとして充分に機能しなくなる。このため、エピタキシャル層の端部に形成される「裾引き構造」に接続するようにコンタクトホールを形成すると、コンタクトホールが支持基板にまで達してしまい、プラグの支持基板への突き抜けが生じてしまうのである。そこで、本実施の形態１では、特に、素子分離部とプラグとの間のゲート幅方向における最短距離が所定距離よりも大きくなるようにプラグの形成位置に制限を設けているのである。言い換えれば、本実施の形態１における第１特徴点は、素子分離部とプラグとの間のゲート幅方向における最短距離が所定距離よりも小さくなる位置にプラグを形成することを禁止する思想である。すなわち、本実施の形態１における第１特徴点は、素子分離部から所定距離の範囲内に「裾引き構造」が形成されることを考慮して、素子分離部から所定距離よりも離れた位置にプラグを形成すれば、エピタキシャル層の膜厚の薄い部位にプラグが接続されることを防止することができるという基本思想に基づいている。これにより、本実施の形態１における第１特徴点によれば、プラグの支持基板への突き抜けを効果的に防止することができるのである。
【００９６】
そして、本実施の形態１における第１特徴点は、半導体装置の良品の選別にも有効に活用することができるという副次的な効果も得ることができる。すなわち、プラグの形成位置に制限を設けることにより、この制限により許容される位置にプラグが形成されている場合は、プラグの支持基板への突き抜けが生じていない良品の半導体装置として出荷することができる。一方、例えば、設計位置は、制限により許容される位置であるが、実際の製造工程におけるフォトリソグラフィ技術の精度に依存して、プラグの形成位置が許容される位置からずれて禁止される位置に形成される場合がある。この場合、実際に製造される半導体装置から素子分離部とプラグとの間の最短距離を測定することによって、制限により禁止される位置にプラグが形成されていると判定することができる。これにより、設計位置は、制限により許容される位置であるが、実際の製造工程におけるフォトリソグラフィ技術の精度に依存して、プラグの形成位置が許容される位置からずれて禁止される位置に形成されている半導体装置を、本実施の形態１における第１特徴点を基準とする検査によって、出荷されてしまうことを未然に防止することができる。
【００９７】
このように本実施の形態１における第１特徴点は、プラグの支持基板への突き抜けを防止するための設計基準として活用することにより、ゲート幅方向の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタを含む半導体装置の信頼性を向上することができる。さらに、本実施の形態１における第１特徴点は、検査工程の検査基準としても活用することができ、これによって、不良品の市場への流通を抑制することができる。このことから、ゲート幅方向の幅が所定幅よりも大きい活性領域に電界効果トランジスタを形成する半導体装置において、本実施の形態１における第１特徴点を設計思想として使用することによって、プラグの支持基板への突き抜けを効果的に防止することができる。そして、実際に製造された半導体装置が設計思想を満たしているか否かという検査工程における検査基準として、本実施の形態１における第１特徴点を使用することによって、不良品の市場への流通を防止できる。すなわち、本実施の形態１における第１特徴点は、プラグの支持基板への突き抜けを防止できるという性能に起因する要因（第１要因）によって、半導体装置の信頼性向上に貢献できるだけでなく、不良品の出荷を未然に防止することに起因する要因（第２要因）によっても、半導体装置の信頼性向上に貢献できる。このことから、本実施の形態１における第１特徴点は、上述した第１要因と第２要因との相乗効果によって、半導体装置の信頼性向上を図ることができる点で有用な技術的思想である。
【００９８】
＜＜第１特徴点の具体的な表現１＞＞
続いて、本実施の形態１における第１特徴点を表す具体的に表現について説明する。まず、本実施の形態１では、ゲート幅方向の幅が所定幅よりも大きい活性領域の半導体層上にエピタキシャル層を形成することを前提とする。すなわち、ゲート幅方向の幅が所定幅よりも大きい活性領域の半導体層上に形成されるエピタキシャル層の端部には、「裾引き構造」が形成される。一方、ゲート幅方向の幅が所定幅よりも小さい活性領域の半導体層上に形成されるエピタキシャル層の端部には、「裾引き構造」ではなく、「ファセット構造」が形成される。そして、「ファセット構造」の場合には、図５に示す構造を採用することにより、コンタクトホールの形成位置が素子分離部側にずれる場合であっても、プラグの支持基板への突き抜けを防止することができる。つまり、「ファセット構造」の場合には、「裾引き構造」とは異なり、素子分離部とプラグとの間のゲート幅方向における最短距離が所定距離よりも大きくなるようにするという制限を設ける必要はないのである。この結果、ゲート幅方向の幅が所定幅よりも小さい活性領域の半導体層上に形成されるエピタキシャル層と接続されるプラグにおいては、素子分離部とプラグとの間のゲート幅方向における最短距離が所定距離よりも小さくなる場合が存在しても構わないのである。したがって、ゲート幅方向の幅が異なる複数の活性領域が存在することを前提として、以下に示す構成要素Ａ〜Ｃの組み合わせによって、本実施の形態１における第１特徴点を表すことができるものと考えられる（図１６参照）。
【００９９】
構成要素Ａ：「ゲート幅方向（ｙ方向）における活性領域ＡＣＴ２の幅は、ゲート幅方向（ｙ方向）における活性領域ＡＣＴ１の幅よりも大きい」。
【０１００】
構成要素Ｂ：「素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ２の端部の厚さは、素子分離部ＳＴＩと接するエピタキシャル層ＥＰＩ１の端部の厚さよりも小さい」。
【０１０１】
構成要素Ｃ：「素子分離部ＳＴＩとプラグＰＬＧ２との間のゲート幅方向（ｙ方向）における最短距離Ｌ２は、素子分離部ＳＴＩとプラグＰＬＧ１との間のゲート幅方向（ｙ方向）における最短距離Ｌ１よりも大きい、」。
【０１０２】
＜＜第１特徴点の具体的な表現２＞＞
さらに、本実施の形態１における第１特徴点を表す具体的に表現について説明する。ここでは、ゲート幅方向の幅が異なる複数の活性領域が存在することを前提とせず、ゲート幅方向の幅が所定幅よりも大きい活性領域にだけ着目して、本実施の形態１における第１特徴点を表現することを考える。すなわち、図８（ａ）に示すように、概ね活性領域の幅が０．２５μｍである場合を境界として、「ファセット構造」から「裾引き構造」に変化するということができる。したがって、活性領域の幅が０．２５μｍ以下の場合（「ファセット構造」が形成される場合）には、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にすれたとしても、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを抑制することができる。これにより、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。一方、活性領域の幅が０．２５μｍよりも大きくなると（「裾引き構造」が形成される場合）、たとえ、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを効果的に防止することが困難となる。この結果、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通が生じるおそれがある。このため、活性領域の幅が０．２５μｍよりも大きくなると、半導体層ＳＬおよび埋め込み絶縁層ＢＯＸへのコンタクトホールＣＮＴの突き抜けを防止する観点から、図５に示す構造に替わって、本実施の形態１における第１特徴点を採用する必要がある。
【０１０３】
次に、図８（ｂ）に示すように、活性領域の幅が、０．２５μｍよりも小さい場合、「丸印」と「四角印」と「菱形印」と「三角印」とがほぼ重なっており、これは、ＳＯＩ層の中心の厚さと、エピタキシャル層ＥＰＩと素子分離部ＳＴＩとの境界から３０ｎｍ〜９０ｎｍだけ離れた位置におけるＳＯＩ層の厚さとが概ね等しいことを意味している。一方、活性領域の幅が０．２５μｍから大きくなるにつれて、「丸印」と「四角印」と「菱形印」と「三角印」とがばらつくようになる。これは、エピタキシャル層の中心位置から、エピタキシャル層ＥＰＩと素子分離部ＳＴＩとの境界位置に近づくにつれて（９０ｎｍ以下、特に６０ｎｍ以下）、ＳＯＩ層の厚さが小さくなることを意味し、言い換えれば、活性領域の幅が０．２５μｍを超えると、「裾引き構造」が顕在化してくることを意味している。したがって、ゲート幅方向の幅が所定幅よりも大きい活性領域にだけ着目した場合において、以下に示す構成要素Ｄ〜Ｅの組み合わせによって、本実施の形態１における第１特徴点を表すことができるものと考えられる（図８および図１６参照）。
【０１０４】
構成要素Ｄ：「活性領域ＡＣＴ２のゲート幅方向の幅は、２５０ｎｍよりも大きい」。
【０１０５】
構成要素Ｅ：「素子分離部ＳＴＩとプラグＰＬＧ２との間のゲート幅方向（ｙ方向）における最短距離Ｌ２は、６０ｎｍよりも大きい」。
【０１０６】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、本実施の形態１における技術的思想（第１特徴点）を、完全空乏型トランジスタを含む半導体装置に適用する点である。完全空乏型トランジスタは、短チャネル効果を抑制する観点から非常に優れているとともに、チャネル領域（ゲート電極の直下の半導体層）に不純物を導入しないことから、不純物のばらつきに起因するしきい値電圧のばらつきも充分に抑制することができる。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。このとき、完全空乏型トランジスタでは、半導体層（シリコン層）を完全に空乏化させる必要があることから、ＳＯＩ基板の半導体層の厚さを非常に薄くする必要がある。また、ゲート電極に印加するゲート電位だけでなく、ＳＯＩ基板のウェルに加えるバックゲート電位によっても、ＳＯＩ基板の半導体層ＳＬに形成された電界効果トランジスタのしきい値電圧を調整する構成を採用する場合には、埋め込み絶縁層ＢＯＸの厚さを薄くする必要がある。
【０１０７】
この点に関し、例えば、本実施の形態１では、半導体層の厚さを１０ｎｍ以上２０ｎｍ以下でするとともに、埋め込み絶縁層ＢＯＸの厚さも１０ｎｍ以上２０ｎｍ以下にしている。これにより、本実施の形態１によれば、完全空乏化トランジスタからなる電界効果トランジスタを実現することができ、かつ、ウェルに加えるバックゲート電位によっても、電界効果トランジスタのしきい値電圧を調整することが容易となる。
【０１０８】
ただし、バックゲート電位によるしきい値電圧の調整も行なう完全空乏型トランジスタを含む半導体装置では、半導体層および埋め込み絶縁層の厚さを薄くする必要があるため、プラグの支持基板への突き抜けが問題点として顕在化しやすい。そこで、本実施の形態１における第２特徴点では、本実施の形態１における技術的思想（第１特徴点）を、完全空乏型トランジスタを含む半導体装置に適用している。これにより、本実施の形態１における第２特徴点によれば、プラグの支持基板への突き抜けを防止することによる半導体装置の信頼性向上を図りながら、高性能な完全空乏型トランジスタを提供することができる。
【０１０９】
次に、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、エピタキシャル層を形成するエピタキシャル成長法を複数枚の半導体ウェハ（ＳＯＩ基板）を同時に処理できる成膜装置で実施することを前提として、この成膜装置の内壁を構成する石英の表面にシリコンをコーティングする点にある。例えば、シリコンを堆積する本実施の形態１におけるエピタキシャル成長法では、原料ガスの他に、選択エピタキシャル成長を実現するために、ＨＣｌを供給する。したがって、本来、成膜装置の内壁は、石英（酸化シリコン）から構成されているため、成膜装置の内壁には、シリコンが成長しないと考えられる。ところが、実際の成膜装置では、少なからず、石英の表面にもシリコンが堆積する。ここで、多数枚の半導体ウェハを同時に処理する成膜装置では、成膜されるエピタキシャル層の膜厚にばらつきが少ないことが要求される。そして、成膜装置におけるエピタキシャル成長は、露出するシリコンの表面積の大きさに応じて、堆積するシリコンの膜厚が変化する。したがって、成膜装置の内壁に石英が露出している場合、最初は、ほとんどの石英が露出しているため、シリコンで覆われる表面積は少ないが、成膜処理が進むに連れて、石英の表面にもシリコンが堆積するようになる。この場合、成膜装置の内壁にもシリコンが存在するため、シリコンで覆われる表面積が変化することになる。このように、シリコンで覆われる表面積が変化すると、半導体ウェハ上に形成されるエピタキシャル層の膜厚も変化することになる。このことは、エピタキシャル層の膜厚にばらつきが生じることを意味する。そして、エピタキシャル層の膜厚がばらつくと、特定の半導体ウェハにおいては、エピタキシャル層の膜厚が他の半導体ウェハに形成されるエピタキシャル層の膜厚よりも薄くなる場合があると考えられる。ところが、エピタキシャル層の膜厚が薄くなると、エピタキシャル層の端部に形成される「裾引き構造」のサイズ（長さ）が大きくなると考えられる。すると、上述した本実施の形態１における第１特徴点で規定した制限で許容される位置にプラグを形成する場合であっても、エピタキシャル層の膜厚のばらつきに起因して、特に、膜厚の薄いエピタキシャル層では、プラグの支持基板への突き抜けが生じてしまうおそれがある。
【０１１０】
そこで、本実施の形態１における第３特徴点では、予め、エピタキシャル層を形成するためのエピタキシャル成長法を実施する前に、成膜装置の内壁を構成する石英の表面にシリコンをコーティングしている。この場合、既に、成膜装置の内壁には、シリコンがコーティングされていることから、その後に、エピタキシャル成長法を実施しても、シリコンが露出する表面積が変化することはない。これにより、本実施の形態１における第３特徴点によれば、複数枚の半導体ウェハを同時に処理する成膜装置において、エピタキシャル層の膜厚のばらつきを抑制することができる。このことは、複数枚の半導体ウェハにおいて、エピタキシャル層の端部に形成される「裾引き構造」がほぼ均一に形成されることを意味し、これによって、上述した本実施の形態１における第１特徴点で規定した制限で許容される位置にプラグを形成することによって、複数枚の半導体ウェハのそれぞれにおいて、プラグの支持基板への突き抜けを防止することができる。言い換えれば、成膜装置で処理される複数枚の半導体ウェハのすべてにおいて、上述した本実施の形態１における第１特徴点で規定した制限によって、確実に、プラグの支持基板への突き抜けを抑制することができるという顕著な効果を得ることができる。
【０１１１】
（実施の形態２）
＜実施の形態２における基本思想＞
続いて、本実施の形態２における基本思想について説明する。本実施の形態２における基本思想は、ゲート幅方向の幅が所定幅よりも大きい活性領域の半導体層上に形成されるエピタキシャル層において、プラグと接続するエピタキシャル層の部位を櫛形形状にして、櫛型形状の個々の部位のゲート幅方向の幅を小さくする思想である。この場合、ゲート幅方向の幅が小さな櫛型形状の個々の部位の端部は、「裾引き構造」ではなく、「ファセット構造」となる。これにより、プラグと接続するエピタキシャル層の部位は、「裾引き構造」とならないため、プラグの支持基板への突き抜けを防止することができる。すなわち、前記実施の形態１における基本思想は、ゲート幅方向の幅が所定幅よりも大きい活性領域の半導体層上に形成されるエピタキシャル層においては、エピタキシャル層の端部に「裾引き構造」が形成されることを考慮して、プラグの形成位置に制限を設けて、「裾引き構造」の部位にプラグを形成しないようにする思想である。これに対し、本実施の形態２における基本思想は、ゲート幅方向の幅が所定幅よりも大きい活性領域の半導体層上に形成されるエピタキシャル層の端部に「裾引き構造」自体が形成されることを防止するために、エピタキシャル層の端部を櫛型形状とする思想である。
【０１１２】
＜具体的構成＞
以下では、この本実施の形態２における基本思想を具現化する具体的構成について説明する。図２４は、本実施の形態２における半導体装置の模式的な平面構成を示す図である。図２４に示すように、本実施の形態２における半導体装置は、例えば、ゲート幅方向（ｙ方向）の幅が所定幅よりも小さい活性領域に形成された電界効果トランジスタＱ１と、ゲート幅方向（ｙ方向）の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタＱ２とを有している。
【０１１３】
このとき、本実施の形態２における特徴点は、ゲート幅方向（ｙ方向）の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタＱ２が存在することを前提とする。そして、本実施の形態２における特徴点は、活性領域の半導体層上に形成されたエピタキシャル層ＥＰＩ２が、平面視において、ｙ方向の幅が第１幅である幅広部と、平面視において、それぞれｙ方向の幅が第１幅よりも小さい第２幅であり、かつ、幅広部と一体的に形成され、かつ、ｙ方向に並んで配置された複数の幅狭部とを有する点にある。そして、本実施の形態２において、プラグは、少なくとも、複数の幅狭部の１つと接続されている。言い換えれば、本実施の形態２における特徴点は、例えば、図２４に示すように、活性領域の半導体層上に形成されたエピタキシャル層ＥＰＩ２の端部が、並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）に別れて、櫛型形状となっている点にあるともいうことができる。そして、本実施の形態２において、プラグは、少なくとも、エピタキシャル層ＥＰＩ２の端部に形成されている櫛型形状の部位と接続されている。これにより、本実施の形態２によれば、プラグの支持基板への突き抜けを防止することができる。以下に、この点について説明する。
【０１１４】
まず、図２５は、ゲート幅方向（ｙ方向）の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタＱ２において、活性領域の半導体層上に形成されたエピタキシャル層ＥＰＩ２の端部が櫛型形状をしていない場合の断面構成を模式的に示す図である。図２５に示すように、この場合、エピタキシャル層ＥＰＩ２の端部に「裾引き構造」が形成される結果、エピタキシャル層ＥＰＩ２の膜厚が薄くなるエピタキシャル層ＥＰＩ２の端部において、プラグＰＬＧ２の支持基板ＳＵＢ（ウェルＷＬ２）への突き抜けが生じてしまうことがわかる。
【０１１５】
これに対し、図２６は、図２４のＡ−Ａ線で切断した断面図である。図２６に示すように、本実施の形態２では、幅の小さい並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）からなる櫛型形状が形成されている。この結果、櫛型形状を構成する並列多数本の個々の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）のゲート幅方向における幅が小さくなるため、並列多数本の個々の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）の端部には、「裾引き構造」は形成されずに、「ファセット構造」が形成される。そして、図２６に示すように、プラグＰＬＧ２が、櫛型形状を構成する並列多数本の互いに離間する複数の部位に跨って形成される場合であっても、並列多数本の複数の部位の間には、膜厚の大きい素子分離部ＳＴＩが形成されている結果、プラグＰＬＧ２の支持基板ＳＵＢ（ウェルＷＬ２）への突き抜けは防止されるのである。以上のようにして、本実施の形態２によれば、ゲート幅方向（ｙ方向）の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタＱ２を含む半導体装置の信頼性を向上することができる。
【０１１６】
＜変形例＞
次に、本実施の形態２の変形例について説明する。図２７は、本変形例におけるエピタキシャル層の幅狭部を模式的に示す図である。図２７に示すように、本変形例においては、幅の小さい並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）が形成されている。この結果、並列多数本の個々の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）のゲート幅方向（ｙ方向）における幅が小さくなるため、並列多数本の個々の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）の端部には、「裾引き構造」は形成されずに、「ファセット構造」が形成される。そして、図２７に示すように、並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）は、互いに連結されている。したがって、プラグＰＬＧ２が、並列多数本の複数の部位に跨って形成される場合であっても、プラグＰＬＧ２の支持基板ＳＵＢ（ウェルＷＬ２）への突き抜けは防止される。そして、特に、本変形例では、並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）が互いに連結されている結果、プラグＰＬＧ２とエピタキシャル層との接続抵抗を低減することができる利点が得られる。以上のようにして、本変形例によれば、幅の大きいエピタキシャル層の端部を幅の小さい並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）に分割し、かつ、並列多数本の部位（ＥＰＩ２Ａ、ＥＰＩ２Ｂ、ＥＰＩ２Ｃ）を互いに連結することにより、プラグＰＬＧ２とエピタキシャル層との接続抵抗を低減しながら、プラグＰＬＧ２の支持基板ＳＵＢへの突き抜けを防止できる。この結果、本変形例によれば、ゲート幅方向（ｙ方向）の幅が所定幅よりも大きい活性領域に形成された電界効果トランジスタＱ２を含む半導体装置の信頼性を向上することができる。
【０１１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１８】
前記実施の形態は、以下の形態を含む。
【０１１９】
（付記１）
支持基板と、支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなり、かつ、素子分離部が形成され、かつ、平面視において、前記素子分離部で囲まれた活性領域を有するＳＯＩ基板と、
前記活性領域の前記半導体層上に形成されたエピタキシャル層と、
前記エピタキシャル層と接続されたプラグと、
を備える、半導体装置であって、
前記活性領域の第１方向の幅は、２５０ｎｍよりも大きく、
前記素子分離部と前記プラグとの間の前記第１方向における最短距離は、６０ｎｍよりも大きい、半導体装置。
【符号の説明】
【０１２０】
１Ｓ  ＳＯＩ基板
ＡＣＴ１  活性領域
ＡＣＴ２  活性領域
ＢＯＸ  埋め込み絶縁層
ＥＰＩ１  エピタキシャル層
ＥＰＩ２  エピタキシャル層
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
Ｌ１  最短距離
Ｌ２  最短距離
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
Ｑ１  電界効果トランジスタ
Ｑ２  電界効果トランジスタ
ＳＬ  半導体層
ＳＴＩ  素子分離部
ＳＵＢ  支持基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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