(57)【要約】      （修正有）【課題】耐衝撃性と耐電圧性が確保された積層セラミックコンデンサ及びその製造方法を提供すること。【解決手段】積層セラミックコンデンサは、積層部１６と、サイドマージン部と、を具備する。積層部は、第１の方向に積層された複数のセラミック層と、複数のセラミック層の間に配置された複数の内部電極１２、１３と、複数の内部電極が露出し、第１の方向に直交する第２の方向を向いた側面と、を有する。サイドマージン部は、側面を覆う。サイドマージン部は、ポア率が１０％以下であり、側面からの上記第２の方向の寸法が上記サイドマージン部の上記第２の方向の寸法の１／４である第１領域１７ａと、ポア率が１０％以上２５％以下であり、且つ、第１領域よりもポア率が高く第１領域を第２の方向から覆う第２領域１７ｂと、から構成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記複数の内部電極が露出し、前記第１の方向に直交する第２の方向を向いた側面とを有する積層部と、前記側面を覆うサイドマージン部と、を具備し、
前記サイドマージン部は、ポア率が１０％以下であり、前記側面からの前記第２の方向の寸法が前記サイドマージン部の前記第２の方向の寸法の１／４である第１領域と、ポア率が１０％以上２５％以下であり、且つ前記第１領域よりもポア率が高く前記第１領域を前記第２の方向から覆う第２領域と、から構成される
積層セラミックコンデンサ。
【請求項２】
請求項１に記載の積層セラミックコンデンサであって、
前記サイドマージン部の前記第２の方向の寸法は、２５μｍ以下である
積層セラミックコンデンサ。
【請求項３】
第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記複数の内部電極が露出し、前記第１の方向に直交する第２の方向を向いた側面と、を有する未焼成の積層チップを作製し、
前記側面を覆う第１領域と、前記第１領域を前記第２の方向から覆う第２領域と、から構成され、絶縁性セラミックスの粒子を主成分とするサイドマージン部を有し、前記第２領域よりも前記第１領域の方が前記絶縁性セラミックスの粒子の密度が高く、前記第１領域の前記第２の方向の寸法が前記サイドマージン部の前記第２の方向の寸法の１／４である未焼成の素体を作製する
積層セラミックコンデンサの製造方法。
【請求項４】
請求項３に記載の積層セラミックコンデンサの製造方法であって、
前記サイドマージン部を形成するために、
絶縁性セラミックスを主成分とし、第１の溶剤と、前記第１の溶剤より沸点の高い第２の溶剤とを含むセラミックスラリーの膜を形成し、前記膜の片面から乾燥させる
積層セラミックコンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ及びその製造方法に関する。
【背景技術】
【０００２】
近年、スマートフォンや携帯電話等の電子機器に搭載される電子部品として、例えば、積層セラミックコンデンサが広く用いられている。このような積層セラミックコンデンサは、外部衝撃に脆弱な場合がある。
【０００３】
そこで、例えば特許文献１に記載の発明では、積層チップの内部電極が露出している側面を覆うサイドマージン部に、ポアが多い部分を設ける技術が記載されている。これにより、外部衝撃が緩和され、積層セラミックコンデンサの耐衝撃性が向上するものとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２０４１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層セラミックコンデンサは、サイドマージン部にポアが多い部分を設けることにより耐衝撃性が向上するが、高電圧が印加されることによりサイドマージン部付近が絶縁破壊しやすくなる。従って、積層セラミックコンデンサの耐電圧性が確保されないおそれがある。
【０００６】
以上のような事情に鑑み、本発明の目的は、耐衝撃性と耐電圧性が確保された積層セラミックコンデンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層部と、サイドマージン部と、を具備する。
上記積層部は、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記複数の内部電極が露出し、上記第１の方向に直交する第２の方向を向いた側面と、を有する。
上記サイドマージン部は、上記側面を覆う。
上記サイドマージン部は、ポア率が１０％以下であり、上記側面からの上記第２の方向の寸法が上記サイドマージン部の上記第２の方向の寸法の１／４である第１領域と、ポア率が１０％以上２５％以下であり、且つ上記第１領域よりもポア率が高く上記第１領域を上記第２の方向から覆う第２領域と、から構成される。
【０００８】
この構成によれば、積層部の側面を被覆する第１領域の緻密性が高い。これにより、積層セラミックコンデンサに高電圧を印加することで内部電極が凝集し、球状化したとしても、第１領域が絶縁破壊しにくくなる。よって、積層セラミックコンデンサの耐電圧性が確保される。
また、上記構成によれば、サイドマージン部には、第１領域よりもポアが多い第２領域が第１領域よりも多く形成されている。従って、サイドマージン部に緻密性の高い第１領域が形成されていても、第２領域により柔軟性が得られるため、物理的な衝撃に対する耐衝撃性が確保される。
従って、本発明により、耐衝撃性と耐電圧性が確保された積層セラミックコンデンサを提供することができる。
【０００９】
上記サイドマージン部の上記第２の方向の寸法は、２５μｍ以下であってもよい。
【００１０】
これにより、第１及び第２内部電極の交差面積を極力大きくすることができ、積層セラミックコンデンサの容量を大きくすることができる。
【００１１】
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサの製造方法は、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記複数の内部電極が露出し、上記第１の方向に直交する第２の方向を向いた側面と、を有する未焼成の積層チップが作製される。
上記側面を覆う第１領域と、上記第１領域を上記第２の方向から覆う第２領域と、から構成され、絶縁性セラミックスの粒子を主成分とするサイドマージン部を有し、上記第２領域よりも上記第１領域の方が上記絶縁性セラミックスの粒子の密度が高く、上記第１領域の上記第２の方向の寸法が上記サイドマージン部の上記第２の方向の寸法の１／４である未焼成の素体が作製される。
【００１２】
上記製造方法によれば、サイドマージン部に、第１領域よりも絶縁性セラミックスの粒子の密度が低い第２領域が、第１領域よりも多く形成される。
これにより、未焼成の素体では、第２領域によりサイドマージン部の柔軟性が確保される。従って、未焼成の素体の焼成時において、積層チップとサイドマージン部と間に生じる収縮挙動の差による応力が緩和されるため、クラック等の構造破壊が抑制される。
【００１３】
上記サイドマージン部を形成するために、
絶縁性セラミックスを主成分とし、第１の溶剤と、上記第１の溶剤より沸点の高い第２の溶剤とを含むセラミックスラリーの膜を形成し、上記膜の片面から乾燥させてもよい。
【発明の効果】
【００１４】
耐衝撃性と耐電圧性が確保された積層セラミックコンデンサ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサの図３の領域Ｑを拡大して示す模式図である。
【図５】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図６】上記積層セラミックコンデンサの製造過程を示す平面図である。
【図７】上記積層セラミックコンデンサの製造過程を示す分解斜視図である。
【図８】上記積層セラミックコンデンサの製造過程を示す平面図である。
【図９】上記積層セラミックコンデンサの製造過程を示す斜視図である。
【図１０】上記積層セラミックコンデンサの製造過程を示す断面図である。
【図１１】上記積層セラミックコンデンサの製造過程の一例を示す模式図である。
【図１２】上記積層セラミックコンデンサの製造過程の一例を示す模式図である。
【図１３】上記積層セラミックコンデンサの製造過程の一例を示す模式図である。
【図１４】上記積層セラミックコンデンサの製造過程の一例を示す模式図である。
【図１５】上記積層セラミックコンデンサの製造過程を示す模式図である。
【図１６】上記積層セラミックコンデンサの製造過程を示す模式図である。
【図１７】上記積層セラミックコンデンサの製造過程を示す模式図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１７】
＜積層セラミックコンデンサ１０の全体構成＞
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１８】
積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。
素体１１は、典型的には、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。素体１１の各面を接続する稜部は面取りされている。なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の各面は曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。
第１及び第２外部電極１４，１５は、素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続する４つの面に延出している。これにより、第１及び第２外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ軸に平行な断面の形状がＵ字状となっている。
【００１９】
素体１１は、積層部１６と、サイドマージン部１７と、を有する。
積層部１６は、Ｘ−Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。
【００２０】
積層部１６は、容量形成部１８と、カバー部１９と、を有する。
容量形成部１８は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。第１及び第２内部電極１２，１３は、複数のセラミック層の間に、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から絶縁されている。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から絶縁されている。
【００２１】
第１及び第２内部電極１２，１３は、それぞれ導電性材料からなり、積層セラミックコンデンサ１０の内部電極として機能する。当該導電性材料としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料を用いることができ、典型的にはニッケル（Ｎｉ）を主成分とする金属材料が採用される。
【００２２】
容量形成部１８は、セラミックスによって形成されている。容量形成部１８では、第１内部電極１２と第２内部電極１３との間の各セラミック層の容量を大きくするため、セラミック層を構成する材料として高誘電率の材料が用いられる。容量形成部１８では、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いることができる。
【００２３】
また、容量形成部１８は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系又は酸化チタン（ＴｉＯ２）系材料等の多結晶体であってもよい。
【００２４】
カバー部１９は、Ｘ−Ｙ平面に沿って延びる平板状であり、容量形成部１８のＺ軸方向上下面をそれぞれ覆っている。カバー部１９には、第１及び第２内部電極１２，１３が設けられていない。
【００２５】
サイドマージン部１７は、図３に示すように、容量形成部１８及びカバー部１９のＹ軸方向を向いた両側面Ｓ１，Ｓ２に形成されている。サイドマージン部１７のＹ軸方向の寸法Ｄ１は小さいことが好ましく、例えば、２５μｍ以下とするのが好ましい。これにより、第１及び第２内部電極１２，１３の交差面積を極力大きくすることができ、積層セラミックコンデンサ１０の容量を大きくすることができる。
【００２６】
また、本実施形態に係るサイドマージン部１７はポアＰを含み、ポアＰが相対的に少なく形成されている部分を第１領域１７ａとし、第１領域１７ａよりもポアＰが多い部分を第２領域１７ｂに区分することができる（図４参照）。
ここで、第１領域１７ａは、図３に示すように、積層部１６の側面Ｓ１，Ｓ２をＹ軸方向から覆い、第２領域１７ｂは第１領域１７ａをＹ軸方向から覆っている。第１及び第２領域１７ａ，１７ｂについては後述する。
【００２７】
このように、素体１１において、容量形成部１８の第１及び第２外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部１９によって覆われている。サイドマージン部１７及びカバー部１９は、主に、容量形成部１８の周囲を保護し、第１及び第２内部電極１２，１３の絶縁性を確保する機能を有する。
【００２８】
サイドマージン部１７及びカバー部１９も、セラミックスによって形成されている。サイドマージン部１７及びカバー部１９を形成する材料は絶縁性セラミックスであり、容量形成部１８と共通の組成系のセラミックスを用いることにより素体１１における内部応力が抑制される。
【００２９】
本実施形態に係るサイドマージン部１７、容量形成部１８及びカバー部１９は、例えば、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、カルシウム（Ｃａ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ケイ素（Ｓｉ）、ホウ素（Ｂ）、イットリウム（Ｙ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、リチウム（Ｌｉ）、カリウム（Ｋ）又はナトリウム（Ｎａ）等の金属元素を一種又は複数種含有してもよい。
【００３０】
上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【００３１】
なお、本実施形態に係る積層セラミックコンデンサ１０は、積層部１６及びサイドマージン部１７を備えていればよく、その他の構成について適宜変更可能である。例えば、第１及び第２内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
また、図２，３では、第１及び第２内部電極１２，１３の対向状態を見やすくするために、第１及び第２内部電極１２，１３の枚数をそれぞれ４枚に留めている。しかし、実際には、積層セラミックコンデンサ１０の容量を確保するために、より多くの第１及び第２内部電極１２，１３が設けられている。
【００３２】
図４は、図３に示した領域Ｑを拡大して示す模式図である。以下、図４を参照し、第１及び第２領域１７ａ，１７ｂについて説明する。
【００３３】
第１及び第２領域１７ａ，１７ｂは、図４に示すように、ポアＰを含む。ここで、本実施形態では、第１領域１７ａのポア率が１０％以下となり、第２領域１７ｂのポア率が第１領域１７ａのポア率よりも高く、且つ１０％以上２５％以下となるように、第１及び第２領域１７ａ，１７ｂのポア率が調整されている。
【００３４】
本実施形態では、第１領域１７ａのポア率が１０％以下であることにより、第１領域１７ａの緻密性が高い。これにより、第１領域１７ａが積層部１６のバリア層として機能し、外界から積層部１６への水分等の侵入が抑制される。従って、積層セラミックコンデンサ１０の耐湿性が確保される。
また、積層部１６の側面Ｓ１，Ｓ２を被覆する第１領域１７ａの緻密性が高いことから、積層セラミックコンデンサ１０に高電圧を印加することで内部電極１２，１３が凝集し、球状化したとしても、第１領域１７ａが絶縁破壊しにくくなる。よって、積層セラミックコンデンサ１０の耐電圧性も確保される。
【００３５】
さらに、第１領域１７ａのＹ軸方向の寸法Ｄ２は、サイドマージン部１７のＹ軸方向の寸法Ｄ１の１／４であり、第２領域１７ｂのＹ軸方向の寸法Ｄ３は、サイドマージン部１７のＹ軸方向の寸法Ｄ１の３／４である。
つまり、サイドマージン部１７には、図４に示すように、第１領域１７ａよりもポアＰが多い第２領域１７ｂが第１領域１７ａよりも多く形成されている。従って、積層セラミックコンデンサ１０では、サイドマージン部１７に緻密性の高い第１領域１７ａが形成されていても、第２領域１７ｂにより柔軟性が得られるため、物理的な衝撃に対する耐衝撃性が確保される。
これにより、積層セラミックコンデンサ１０に電圧を印加した際に生じる機械ひずみ（電歪効果）によるクラック等の構造破壊が抑制される。
【００３６】
図４では、説明の便宜上、第１領域１７ａと第２領域１７ｂが一点鎖線により区分され、第１及び第２領域１７ａ，１７ｂのＹ軸方向の寸法Ｄ２，Ｄ３がＺ軸方向に均一な寸法となっている。しかし、本実施形態では、第１及び第２領域１７ａ，１７ｂのＹ軸方向の寸法Ｄ２，Ｄ３は、同図に示すように、均一な寸法になっていなくてもよい。
【００３７】
なお、本実施形態の第１領域１７ａのポア率は、例えば以下の手順により算出される。まず、第１領域１７ａの断面をＳＥＭ（Scanning Electron Microscope）によって所定の倍率で撮像する。次いで、第１領域１７ａの断面を撮像した画像に写っているポアＰを複数個選択してポアＰの断面積を測定し、その平均値を算出する。そして、撮像された第１領域１７ａの断面積に対する当該平均値の割合を算出する。第２領域１７ｂのポア率も、上記と同様の手順により算出可能である。
【００３８】
＜積層セラミックコンデンサ１０の製造方法＞
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６〜１７は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６〜１７を適宜参照しながら説明する。
【００３９】
［ステップＳ０１：セラミックシート準備工程］
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、絶縁性セラミックスを主成分とし、未焼成の誘電体グリーンシートとして構成される。セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
【００４０】
図６は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図６には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。
【００４１】
図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。
【００４２】
第１及び第２内部電極１１２，１１３は、例えば、ニッケル（Ｎｉ）を含む導電性ペーストを用いて形成することができる。導電性ペーストによる第１及び第２内部電極１１２，１１３の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
【００４３】
第１及び第２内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。
【００４４】
［ステップＳ０２：積層工程］
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を積層することにより積層シート１０４を作製する。
【００４５】
図７は、ステップＳ０２で得られる積層シート１０４の分解斜視図である。図７では、説明の便宜上、セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層シート１０４では、セラミックシート１０１，１０２，１０３が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート１０４が得られる。
【００４６】
積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層された第１及び第２セラミックシート１０１，１０２のＺ軸方向上下面にカバー部１９に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。
【００４７】
［ステップＳ０３：切断工程］
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を回転刃や押し切り刃などによって切断することにより未焼成の積層チップ１１６を作製する。
【００４８】
図８は、ステップＳ０３の後の積層シート１０４の平面図である。積層シート１０４は、保持部材Ｃに固定された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層チップ１１６が得られる。このとき、保持部材Ｃは切断されておらず、各積層チップ１１６は保持部材Ｃによって接続されている。
【００４９】
図９は、ステップＳ０３で得られる積層チップ１１６の斜視図である。積層チップ１１６には、未焼成の容量形成部１１８及びカバー部１１９が形成されている。積層チップ１１６では、切断面であるＹ軸方向を向いた両側面Ｓ１，Ｓ２に未焼成の第１及び第２内部電極１１２，１１３が露出している。
【００５０】
［ステップＳ０４：サイドマージン部形成工程］
ステップＳ０４では、積層チップ１１６の側面Ｓ１，Ｓ２に未焼成のサイドマージン部１１７を設けることにより、未焼成の素体１１１を作製する。
【００５１】
ステップＳ０４では、積層チップ１１６の両側面Ｓ１，Ｓ２にサイドマージン部１１７を設けるために、テープなどの保持部材の貼り替えなどにより積層チップ１１６の向きが適宜変更される。
特に、ステップＳ０４では、ステップＳ０３における積層チップ１１６の切断面であるＹ軸方向を向いた両側面Ｓ１，Ｓ２にサイドマージン部１１７が設けられる。このため、ステップＳ０４では、予め保持部材Ｃから積層チップ１１６を剥がし、積層チップ１１６の向きを９０度回転させておくことが好ましい。
次いで、積層チップ１１６の側面Ｓ１，Ｓ２にサイドマージン部１１７を貼り付けることで、素体１１１を作製する。
【００５２】
図１０は、ステップＳ０４によって得られる未焼成の素体１１１の断面図である。未焼成の素体１１１は、側面Ｓ１，Ｓ２に露出している内部電極１１２，１１３の端部がサイドマージン部１１７に覆われ、内部電極１１２，１１３のＸ軸方向の端部がＸ軸方向端面に露出する構成をとる。
【００５３】
また、素体１１１において、積層チップ１１６の側面Ｓ１，Ｓ２に貼り付けられているサイドマージン部１１７は、図１０に示すように、第１領域１１７ａと第２領域１１７ｂに区分されている。
ここで、第１領域１１７ａは絶縁性セラミックスの粒子が高密度に凝集している領域であり、第２領域１１７ｂは第１領域１１７ａよりも、絶縁性セラミックスの粒子の密度が低い領域である。
【００５４】
このようなサイドマージン部１１７は、例えば、以下の手順により作製することができる。図１１〜１４は、本実施形態に係るセラミックシート１１７ｓの製造過程を示す模式図である。また、図１５〜図１７は、積層チップ１１６にセラミックシート１１７ｓが打ち抜かれる様子を示す図である。以下、積層チップ１１６の側面Ｓ１，Ｓ２にサイドマージン部１１７を形成するプロセスについて順を追って説明する。
【００５５】
先ず、図１１に示すように、絶縁性セラミックスを主成分とし、バインダと、第１の溶剤と、第１の溶剤より沸点の高い第２の溶剤等を含むセラミックスラリーを基材Ｂに塗工する。これにより、基材Ｂ上に未焼成の誘電体グリーンシートとして膜１１７ｃが形成される。
【００５６】
第１の溶剤は、適切な沸点のものを適宜選択可能であり、例えば、エタノール、１−プロパノール、２−プロパノール、トルエン、アセトン、メチルエチルケトン等から任意に選択された１種類以上の溶剤を混合した混合溶剤である。
【００５７】
第２の溶剤は、例えば、第１及び第２の溶剤の全量に対して５％程度添加される。また、第２の溶剤は、第１の溶剤よりも沸点が高ければ特に限定されず、例えば、１−ブタノール、２−ブタノール、エチレングリコール又はプロピレングルコールとすることができる。また、基材Ｂの種類も特に限定されず、例えば、ＰＥＴ（Polyethylene terephthalate）フィルムであってもよい。
【００５８】
膜１１７ｃは、例えばロールコーターやドクターブレードが用いられることにより、シート状に成形される。基材Ｂに膜１１７ｃが形成された段階では、図１１に示すように、絶縁性セラミックスの粒子Ｇが膜１１７ｃ中に分散している。
【００５９】
次に、基材Ｂ上に形成された膜１１７ｃに、図１２に示すように、膜１１７ｃの片面である表面Ｓ側から熱風を吹き付ける。これにより、第１の溶剤が、絶縁性セラミックスの粒子Ｇが凝集する前に急速に蒸発することで、図１３に示すように、膜１１７ｃに絶縁性セラミックスの粒子Ｇの凝集密度が低い第２領域１１７ｂが形成される。
【００６０】
一方、第２の溶剤は第１の溶剤よりも沸点が高いことから、第１の溶剤が蒸発している間はほとんど蒸発せずに、膜１１７ｃの基材Ｂ側に残存する。これにより、第１の溶剤が蒸発している間に第２の溶剤中の絶縁性セラミックスの粒子Ｇが、膜１１７ｃの基材Ｂ側に凝集する。従って、膜１１７ｃを乾燥することにより得られたセラミックシート１１７ｓには、図１４に示すように、基材Ｂ側に緻密性の高い第１領域１１７ａが形成される。
【００６１】
つまり、ステップＳ０４では、膜１１７ｃを片面（表面Ｓ）から乾燥することにより、図１４に示すように、基材Ｂ側に絶縁性セラミックスの粒子Ｇが高密度に凝集している第１領域１１７ａと、第１領域１１７ａより絶縁性セラミックスの粒子Ｇの密度が低い第２領域１１７ｂが、セラミックシート１１７ｓに形成される。
【００６２】
次いで、図１５に示すように、平板状の弾性体４００の上に上記手順により作製したセラミックシート１１７ｓを配置する。そして、積層チップ１１６の側面Ｓ２とセラミックシート１１７ｓがＹ軸方向に対向するように、積層チップ１１６が配置される。
この際、セラミックシート１１７ｓの第１領域１１７ａが側面Ｓ２側に配置され、第２領域１１７ｂが弾性体４００側に配置されるように、セラミックシート１１７ｓを弾性体４００の上に配置する。
【００６３】
ステップＳ０４では、積層チップ１１６の向きがテープ等の保持部材の貼り替え工程によって適宜変更されることにより、図１５に示すように、積層チップ１１６の側面Ｓ１がテープＴに保持されている。
【００６４】
続いて、積層チップ１１６をセラミックシート１１７ｓに向かってＹ軸方向に移動させることにより、積層チップ１１６の側面Ｓ２をセラミックシート１１７ｓに押し付ける。
【００６５】
この際、図１６に示すように、積層チップ１１６がセラミックシート１１７ｓと共に弾性体４００に食い込む。これに伴い、積層チップ１１６から弾性体４００に加わるＹ軸方向の押圧力によって、弾性体４００がＹ軸方向に隆起してセラミックシート１１７ｓを押し上げる。
これにより、弾性体４００からセラミックシート１１７ｓにせん断力が加わり、側面Ｓ２とＹ軸方向に対向するセラミックシート１１７ｓが切り離される。そして、このセラミックシート１１７ｓが側面Ｓ２に貼り付く。
【００６６】
次いで、積層チップ１１６が弾性体４００と離間するように積層チップ１１６をＹ軸方向に移動させると、図１７に示すように、側面Ｓ２に貼り付いたセラミックシート１１７ｓのみが弾性体４００と離間する。これにより、積層チップ１１６の側面Ｓ２にサイドマージン部１１７が形成される。
【００６７】
続いて、テープＴに保持されている積層チップ１１６を別のテープに保持させることにより、積層チップ１１６の側面Ｓ１を露出させ、側面Ｓ１とセラミックシート１１７ｓとをＹ軸方向に対向させる。そして、側面Ｓ２にサイドマージン部１１７を形成する上記工程と同様の工程を経て、側面Ｓ１にもサイドマージン部１１７を形成する。
これにより、積層チップ１１６の両側面Ｓ１，Ｓ２に、サイドマージン部１１７が形成された未焼成の素体１１１が得られる。
【００６８】
［ステップＳ０５：焼成工程］
ステップＳ０５では、ステップＳ０４で得られた未焼成の素体１１１を焼成することにより、図１〜３に示す積層セラミックコンデンサ１０の素体１１を作製する。
つまり、ステップＳ０５により第１及び第２内部電極１１２，１１３が第１及び第２内部電極１２，１３になり、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になる。また、第１領域１１７ａが第１領域１７ａとなり、第２領域１１７ｂが第２領域１７ｂになる。
【００６９】
ステップＳ０５における素体１１１の焼成温度は、積層チップ１１６及びサイドマージン部１１７の焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、素体１１１の焼成温度は１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【００７０】
本実施形態では、先のステップＳ０４により、サイドマージン部１１７に絶縁性セラミックスの粒子Ｇが高密度に凝集している第１領域１１７ａと、第１領域１１７ａよりも絶縁性セラミックスの粒子Ｇの密度が低い第２領域１１７ｂが形成される。ここで、素体１１１では、図１０に示すように、第１領域１１７ａよりも第２領域１１７ｂがサイドマージン部１１７に多く形成されている。
【００７１】
これにより、未焼成の素体１１１では、第２領域１１７ｂによりサイドマージン部１１７の柔軟性が確保される。従って、未焼成の素体１１１の焼成時において、積層チップ１１６とサイドマージン部１１７と間に生じる収縮挙動の差による応力が緩和されるため、クラック等の構造破壊が抑制される。
【００７２】
［ステップＳ０６：外部電極形成工程］
ステップＳ０６では、ステップＳ０５で得られた素体１１に第１及び第２外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。
【００７３】
ステップＳ０６では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第１及び第２外部電極１４，１５が完成する。
【００７４】
なお、上記のステップＳ０６における処理の一部を、ステップＳ０５の前に行ってもよい。例えば、ステップＳ０５の前に未焼成の素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０５において、未焼成の素体１１１を焼結させると同時に、未焼成の電極材料を焼き付けて第１及び第２外部電極１４，１５の下地膜を形成してもよい。
【００７５】
［変形例］
積層セラミックコンデンサ１０の製造方法は、上述の製造方法に限定されず、製造工程の変更や追加等が適宜行われてもよい。
【００７６】
積層チップ１１６の側面Ｓ１，Ｓ２にサイドマージン部１１７を形成する方法は、上記の方法に限定されない。
例えば、セラミックスラリーに積層チップ１１６の両側面Ｓ１，Ｓ２を浸漬させて、引き上げるディップ法によって、積層チップ１１６の両側面Ｓ１，Ｓ２にセラミックスラリーの膜を形成することにより、サイドマージン部１１７を形成してもよい。
この場合、セラミックスラリーの膜を表面から乾燥することにより、第１及び第２領域１１７ａ，１１７ｂを有するサイドマージン部１１７を形成してもよい。
【００７７】
＜実施例＞
以下、本発明の実施例について説明する。
【００７８】
［積層セラミックコンデンサの作製］
実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルを、上記製造方法に従ってそれぞれ１００個作製した。実施例１〜３及び比較例１〜７に係るサンプルは、サイドマージン部の厚みと、第１及び第２領域の寸法とポア率がそれぞれ異なるが、これ以外は共通する製造条件により作製した。
【００７９】
（実施例１）
実施例１に係るサンプルは、サイドマージン部１１７の寸法Ｄ１が１９．３μｍである。また、第１領域１１７ａの寸法Ｄ２が４．８μｍであり、第２領域１１７ｂの寸法Ｄ３が１４．５μｍである。さらに、第１領域１１７ａのポア率が０．９％であり、第２領域１１７ｂのポア率が１１．７％である。
【００８０】
（実施例２）
実施例２に係るサンプルは、サイドマージン部１１７の寸法Ｄ１が２２．０μｍである。また、第１領域１１７ａの寸法Ｄ２は５．５μｍであり、第２領域１１７ｂの寸法Ｄ３は１６．５μｍである。さらに、第１領域１１７ａのポア率が５．３％であり、第２領域１１７ｂのポア率が１６．２％である。
【００８１】
（実施例３）
実施例３に係るサンプルは、サイドマージン部１１７の寸法Ｄ１が２２．５μｍである。また、第１領域１１７ａの寸法Ｄ２は５．６μｍであり、第２領域１１７ｂの寸法Ｄ３は１６．９μｍである。さらに、第１領域１１７ａのポア率が７．３％であり、第２領域１１７ｂのポア率が２３．１％である。
【００８２】
（比較例１）
比較例１に係るサンプルは、サイドマージン部の寸法が１９．１μｍである。また、第１領域の寸法は４．８μｍであり、第２領域の寸法は１４．３μｍである。さらに、第１領域のポア率が０．９％であり、第２領域のポア率が０．８％である。
【００８３】
（比較例２）
比較例２に係るサンプルは、サイドマージン部の寸法が２０．１μｍである。また、第１領域の寸法は５．０μｍであり、第２領域の寸法は１５．１μｍである。さらに、第１領域のポア率が４．９％であり、第２領域のポア率が５．１％である。
【００８４】
（比較例３）
比較例３に係るサンプルは、サイドマージン部の寸法が２１．１μｍである。また、第１領域の寸法は５．３μｍであり、第２領域の寸法は１５．８μｍである。さらに、第１領域のポア率が９．６％であり、第２領域のポア率が５．６％である。
【００８５】
（比較例４）
比較例４に係るサンプルは、サイドマージン部の寸法が２２．０μｍである。また、第１領域の寸法は５．５μｍであり、第２領域の寸法は１６．５μｍである。さらに、第１領域のポア率が１１．０％であり、第２領域のポア率が８．０％である。
【００８６】
（比較例５）
比較例５に係るサンプルは、サイドマージン部の寸法が２３．１μｍである。また、第１領域の寸法は５．８μｍであり、第２領域の寸法は１７．３μｍである。さらに、第１領域のポア率が１３．３％であり、第２領域のポア率が１２．１％である。
【００８７】
（比較例６）
比較例６に係るサンプルは、サイドマージン部の寸法が２３．９μｍである。また、第１領域の寸法は６．０μｍであり、第２領域の寸法は１７．９μｍである。さらに、第１領域のポア率が１３．２％であり、第２領域のポア率が２８．５％である。
【００８８】
（比較例７）
比較例７に係るサンプルは、サイドマージン部の寸法が２４．０μｍである。また、第１領域の寸法は６．０μｍであり、第２領域の寸法は１８．０μｍである。さらに、第１領域のポア率が９．５％であり、第２領域のポア率が２８．９％である。
【００８９】
［積層セラミックコンデンサの評価］
（クラックの評価）
実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルについて、クラックのあるサンプルが１００個中いくつあるか調べた。サンプルにクラックがあるか否は、サンプルの断面を光学顕微鏡で観察することにより判断した。
【００９０】
（耐電圧性の評価）
実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルについて、耐電圧性を評価した。
具体的には、実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルを、２５℃の温度下で、１〜２００Ｖまで１秒ごとに１Ｖずつ電圧を挙げた際の故障電圧を測定した。この際、故障電圧が４０Ｖを超えるサンプルを耐電圧性が確保されているとして評価Ａと判定し、４０Ｖ以下のサンプルを耐電圧性に劣るとして評価Ｂと判定した。
なお、耐電圧性の評価では、焼成時にクラックが発生しなかったサンプルのうち、半数のサンプルを用いた。そして、残りの半数のサンプルにおいて後述する耐湿性の評価を行った。
【００９１】
（耐湿性の評価）
実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルについて、耐湿性の評価を行った。
具体的には、実施例１〜３及び比較例１〜７に係る積層セラミックコンデンサのサンプルを、温度４５℃、湿度９５％、１０Ｖの定格電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各サンプルについて電気抵抗値を測定し、電気抵抗値が１０ＭΩ以上のサンプルを耐湿性が確保されているとして評価Ａと判定し、１０ＭΩ未満のサンプルを耐湿性に劣るサンプルとして評価Ｂと判定した。
なお、耐湿性の評価では、上述のとおり、焼成時にクラックが発生しなかったサンプルのうち半数のサンプルを用いた。
【００９２】
［評価結果］
表１は、上記積層セラミックコンデンサの評価結果をまとめた表である。
【００９３】
【表１】
2018107239.tif 000003
【００９４】
表１を参照すると、実施例１〜３に係る積層セラミックコンデンサ１０のサンプルではいずれも、クラックのあるサンプルが確認されなかった。また、耐電圧性と耐湿性のどちらも確保されていることが確認された。
実施例１〜３に係る積層セラミックコンデンサ１０のサンプルは、第１領域１７ａのポア率が１０％以下であり、第２領域１７ｂのポア率が１０％以上２５％以下である。
【００９５】
一方、比較例１〜４に係る積層セラミックコンデンサのサンプルでは、クラックのあるサンプルが確認された。また、比較例１〜３に係る積層セラミックコンデンサのサンプルは耐湿性が確保されていたものの、耐電圧性に劣ることが確認された。そして、比較例４に係る積層セラミックコンデンサのサンプルにおいては、耐湿性と耐電圧性の両方に劣ることが確認された。
【００９６】
比較例１〜４に係る積層セラミックコンデンサのサンプルに、クラックのあるサンプルが確認された要因としては、第２領域のポア率が１０％より低いことによって、サイドマージン部の柔軟性が不十分となり、焼成時にクラックが発生したものと推察される。
【００９７】
また、比較例１〜４に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、上記と同様に、第２領域のポア率が１０％より低いことによって、サイドマージン部の柔軟性が不十分となり、積層セラミックコンデンサに電歪効果によるクラックが発生したためと推察される。
【００９８】
さらに、比較例４に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、上記理由に加えて、第１領域のポア率が１０％より高いことにより、積層セラミックコンデンサに高電圧が印加された際に内部電極に生じる球状化を抑制できず、サイドマージン部付近において絶縁不良が生じたためとも推察される。
【００９９】
加えて、比較例４に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、第１領域のポア率が１０％より高いため、第１領域が積層部のバリア層として十分に機能しなかったために、耐湿不良が発生したと推察される。
【０１００】
比較例５，６に係る積層セラミックコンデンサのサンプルついては、クラックのあるサンプルが確認されなかったものの、耐湿性と耐電圧性の両方に劣ることが確認された。
【０１０１】
比較例５，６に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、第１領域のポア率が１０％より高いことから、比較例４に係るサンプルと同様にサイドマージン部付近において絶縁不良が生じたためと推察される。
【０１０２】
また、比較例５，６に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、第１領域のポア率が１０％より高いことから、比較例４に係るサンプルと同様の理由により、耐湿不良が発生したと推察される。
【０１０３】
さらに、比較例６に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、上記理由に加えて、第２領域のポア率が２５％より高いことにより、外界から積層部への水分等の侵入が抑制できなかったため、耐湿不良が発生したとも推察される。
【０１０４】
比較例７に係る積層セラミックコンデンサのサンプルについては、クラックのあるサンプルが確認されなかったものの、耐湿性に劣ることが確認された。
【０１０５】
比較例７に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては第２領域のポア率が２５％より高いことから、比較例６に係るサンプルと同様の理由により、耐湿不良が発生したと推察される。
【０１０６】
以上の結果から、積層セラミックコンデンサおいて、サイドマージン部の第２領域のポア率が１０％以上であれば、焼成時のクラックの発生を抑制可能であることが確認された。
また、積層セラミックコンデンサのサイドマージン部において、第１領域のポア率が１０％以下であり、第２領域のポア率が１０％以上であれば、耐電圧性が確保されることが確認された。
さらに、第１領域のポア率が１０％以下であり、第２領域のポア率が２５％以下であれば、耐湿性も確保されることが確認された。
【０１０７】
つまり、上記実施形態に係る積層セラミックコンデンサ１０は、サイドマージン部１７における第１領域１７ａのポア率が１０％以下であり、第２領域１７ｂのポア率が１０％以上２５％以下であることにより、焼成時におけるクラックの発生が抑制され、耐電圧性及び耐湿性が確保された構成となることが実験的に確認された。
【０１０８】
＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【０１０９】
例えば、積層セラミックコンデンサ１０では、容量形成部１８がＺ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部１８において第１及び第２内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、容量形成部１８が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。
【符号の説明】
【０１１０】
１０…積層セラミックコンデンサ
１１…素体
１２，１１２…第１内部電極
１３，１１３…第２内部電極
１４…第１外部電極
１５…第２外部電極
１６…積層部
１７，１１７…サイドマージン部
１７ａ，１１７ａ…第１領域
１７ｂ，１１７ｂ…第２領域
１８…容量形成部
１９…カバー部
１１１…未焼成の素体
１１６…未焼成の積層チップ
１１７ｃ…セラミックスラリーの膜
【図１】
2018107239.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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