(57)【要約】【課題】絶縁分離膜のソース領域側の端近傍における電界集中を緩和し、ホットキャリア注入を抑制することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第１面を有する半導体基板と、第１面に配置される絶縁分離膜と、ゲート電極とを備える。半導体基板は、ソース領域と、ドレイン領域と、ドリフト領域と、ボディ領域とを有する。絶縁分離膜は、平面視においてドリフト領域の内側に配置される第１部分と、第１部分からソース領域に向かう方向に突出する第２部分と、第１部分からソース領域に向かう方向に突出し、第２部分との間でドリフト領域を挟み込む第３部分とを有する。ゲート電極は、ソース領域とドリフト領域とにより挟み込まれるボディ領域の部分と絶縁されながら対向している。ゲート電極は、第２部分及び第３部分の上に延在するように配置される。【選択図】図１
2018107382.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
前記第１面に配置される絶縁分離膜と、
ゲート電極とを備え、
前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に接して配置されるドリフト領域と、前記ドリフト領域及び前記ソース領域に挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域とを有し、
前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、
前記ボディ領域は、前記第１導電型の反対の導電型である第２導電型であり、
前記絶縁分離膜は、平面視において前記ドレイン領域の内側に配置される第１部分と、前記第１部分から前記ソース領域に向かう方向に突出する第２部分と、前記第１部分から前記ソース領域に向かう方向に突出し、前記第２部分との間で前記ドリフト領域を挟み込む第３部分とを有し、
前記ゲート電極は、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記ボディ領域の部分と絶縁されながら対向し、かつ前記第２部分及び前記第３部分の上に延在するように配置される、半導体装置。
【請求項２】
前記半導体基板は、前記第１面の反対面である第２面を有し、
前記ゲート電極は、前記第２部分中に埋め込まれた第１埋込部と、前記第３部分中に埋め込まれた第２埋込部とを有し、
前記第１埋込部と前記第２埋込部との間には、前記ドリフト領域が挟み込まれる、請求項１に記載の半導体装置。
【請求項３】
前記第１埋込部及び前記第２埋込部の前記ドレイン領域側の各々の端は、前記第１部分の前記ドレイン領域側の端及び前記ドリフト領域側の端の中間点よりも前記ドリフト領域側に位置する、請求項２に記載の半導体装置。
【請求項４】
前記第１埋込部と前記第２部分及び前記第３部分に挟み込まれた前記ドリフト領域との間に位置する前記第２部分の幅は０．３μｍ以下である、請求項２に記載の半導体装置。
【請求項５】
前記第１埋込部の深さは、前記絶縁分離膜の深さの０．２５倍以上である、請求項２に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第１部分中に埋め込まれ、かつ前記第２部分及び前記第３部分に挟み込まれた前記ドリフト領域と対向する第３埋込部を有する、請求項２に記載の半導体装置。
【請求項７】
前記第１埋込部は、前記第２部分において前記第２面側に向かって延在する第１の溝に埋め込まれ、
前記第２埋込部は、前記第３部分において前記第２面側に向かって延在する第２の溝に埋め込まれ、
前記第３埋込部は、前記第１部分において前記第２面側に向かって延在する第３の溝に埋め込まれ、
前記第１の溝、前記第２の溝及び前記第３の溝の各々は分離している、請求項６に記載の半導体装置。
【請求項８】
前記第３埋込部は、前記ソース領域から前記ドレイン領域に向かう方向に交差する方向であるチャネル幅方向に向かって延在し、
前記第３埋込部の前記チャネル幅方向における端は、前記ドレイン領域の前記チャネル幅方向における端よりも外側に位置している、請求項６に記載の半導体装置。
【請求項９】
前記第２部分は、前記ソース領域から前記ドレイン領域に向かう方向に交差する方向であるチャネル幅方向における前記ドレイン領域の端よりも外側に配置され、
前記第３部分は、前記チャネル幅方向における前記ドレイン領域の端よりも内側に配置される、請求項１に記載の半導体装置。
【請求項１０】
半導体基板の第１面側に絶縁分離膜を形成する工程と、
ゲート電極を形成する工程とを備え、
前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に接して配置されるドリフト領域と、前記ドリフト領域及び前記ソース領域に挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域とを有し、
前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、
前記ボディ領域は、前記第１導電型の反対の導電型である第２導電型であり、
前記絶縁分離膜は、平面視において前記ドリフト領域の内側に配置される第１部分と、前記第１部分から前記ソース領域に向かう方向に突出する第２部分と、前記第１部分から前記ソース領域に向かう方向に突出し、前記第２部分との間で前記ドリフト領域を挟み込む第３部分とを有し、
前記ゲート電極は、前記ドリフト領域及び前記ソース領域に挟み込まれる前記ボディ領域の部分と絶縁されながら対向し、かつ第１埋込部と、第２埋込部とを有し、
前記ゲート電極を形成する工程は、前記第２部分に第１の溝を形成する工程と、前記第３部分に第２の溝を形成する工程と、前記第１の溝に前記第１埋込部を埋め込む工程と、前記第２の溝に前記第２埋込部を埋め込む工程とを有する、半導体装置の製造方法。
【請求項１１】
前記ゲート電極は、第３埋込部をさらに有し、
前記ゲート電極を形成する工程は、前記第１部分に第３の溝を形成する工程と、前記第３の溝に前記第３埋込部を埋め込む工程とをさらに有する、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）トランジスタの構造として、特開２０１５−１６２５８１号公報（特許文献１）に記載されている構造が知られている。特許文献１には、第１のＬＤＭＯＳトランジスタ及び第２のＬＤＭＯＳトランジスタの構造が記載されている。
【０００３】
特許文献１に記載の第１のＬＤＭＯＳトランジスタは、半導体基板と、分離絶縁膜と、ゲート電極とを有している。半導体基板は、上面を有している。半導体基板は、上面に接して配置されているソース領域及びドレイン領域と、ドレイン領域を取り囲むように上面に接して配置されるドリフト領域と、ドリフト領域及びソース領域に挟み込まれ、かつソース領域を取り囲むように上面に接して配置されるウェル領域とを有している。分離絶縁膜は、半導体基板の上面側において、ドレイン領域とドリフト領域とにより挟み込まれるように配置されている。ゲート電極は、ドリフト領域及びソース領域に挟み込まれるウェル領域の部分とゲート絶縁膜により絶縁されながら対向している。
【０００４】
特許文献１に記載の第１のＬＤＭＯＳトランジスタにおいては、分離絶縁膜のソース側の端近傍において電界集中が生じやすい。電界集中箇所においては、電流を構成するキャリアが当該電界により加速されてインパクトイオン化することにより、ホットキャリアが発生しやすい。その結果、特許文献１に記載の第１のＬＤＭＯＳトランジスタによると、ホットキャリア注入によるゲート絶縁膜の劣化が生じるおそれがある。
【０００５】
特許文献１に記載の第２のＬＤＭＯＳトランジスタは、このようなホットキャリア注入によるゲート絶縁膜の劣化を抑制するための構造を有している。より具体的には、特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、ゲート電極は、分離絶縁膜に埋め込まれている部分を有している。この点において、特許文献１に記載の第２のＬＤＭＯＳトランジスタは、特許文献１に記載の第１のＬＤＭＯＳトランジスタと異なっている。
【０００６】
特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、分離絶縁膜に埋め込まれているゲート電極の部分が、分離絶縁膜のソース領域側の端近傍のドリフト領域を空乏化させ、分離絶縁膜のソース領域側の端近傍の電界集中を緩和する。そのため、特許文献１に記載の第２のＬＤＭＯＳトランジスタによると、ホットキャリア注入によるゲート絶縁膜の劣化が抑制される。
【０００７】
その他のＬＤＭＯＳトランジスタの構造として、特開２００９−４９２６０号公報（特許文献２）に記載の構造及び特開２００５−２６６６４号公報（特許文献３）に記載の構造が知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−１６２５８１号公報
【特許文献２】特開２００９−４９２６０号公報
【特許文献３】特開２００５−２６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、分離絶縁膜に埋め込まれたゲート電極の部分は、チャネル幅方向（ソース領域からドレイン領域に向かう方向に交差する方向）に形成されている。そのため、分離絶縁膜のソース領域側の端近傍における電界緩和が必ずしも十分ではない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施形態に係る半導体装置は、第１面を有する半導体基板と、第１面に配置される絶縁分離膜と、ゲート電極とを備える。半導体基板は、第１面に接して配置されるソース領域と、第１面に接して配置されるドレイン領域と、ドレイン領域を取り囲むように第１面に接して配置されるドリフト領域と、ドリフト領域及びソース領域に挟み込まれ、かつソース領域を取り囲むように第１面に接して配置されるボディ領域とを有する。
【００１２】
ソース領域、ドレイン領域及びドリフト領域は、第１導電型である。ボディ領域は、第１導電型の反対の導電型である第２導電型である。絶縁分離膜は、平面視においてドリフト領域の内側に配置される第１部分と、第１部分からソース領域に向かう方向に突出する第２部分と、第１部分からソース領域に向かう方向に突出し、第２部分との間でドリフト領域を挟み込む第３部分とを有する。ゲート電極は、ソース領域とドリフト領域とにより挟み込まれるボディ領域の部分と絶縁されながら対向している。ゲート電極は、第２部分及び第３部分の上に延在するように配置される。
【発明の効果】
【００１３】
一実施形態に係る半導体装置によると、絶縁分離膜のソース領域側の端近傍における電界集中を緩和し、ホットキャリア注入を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る半導体装置の全体構造を示す模式図である。
【図２】第１実施形態に係る半導体装置の入出力回路における上面図である。
【図３】図２のＩＩＩ−ＩＩＩにおける断面図である。
【図４】図２のＩＶ−ＩＶにおける断面図である。
【図５】図２のＶ−Ｖにおける断面図である。
【図６】図２のＶＩ−ＶＩにおける断面図である。
【図７】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図８】第１注入工程における第１実施形態に係る半導体装置の断面図である。
【図９Ａ】絶縁分離膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図９Ｂ】絶縁分離膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１０Ａ】ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１０Ｂ】ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１１Ａ】ゲート電極形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１１Ｂ】ゲート電極形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１２Ａ】第２注入工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１２Ｂ】第２注入工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１３Ａ】サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１３Ｂ】サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１４Ａ】第３注入工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１４Ｂ】第３注入形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１５Ａ】層間絶縁膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１５Ｂ】層間絶縁膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１６Ａ】コンタクトプラグ形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図１６Ｂ】コンタクトプラグ形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【図１７】ドリフト領域とゲート電極との間に電位差が生じた場合における空乏層の広がりを示す断面模式図である。
【図１８】第２実施形態に係る半導体装置の入出力回路における上面図である。
【図１９】図１８のＸＩＸ−ＸＩＸにおける断面図である。
【図２０】図１８のＸＸ−ＸＸにおける断面図である。
【図２１】図１８のＸＸＩ−ＸＸＩにおける断面図である。
【図２２】第２実施形態の第１変形例に係る半導体装置の入出力回路における上面図である。
【図２３】第２実施形態の第２変形例に係る半導体装置の入出力回路における上面図である。
【図２４】第２実施形態の第３変形例に係る半導体装置の入出力回路における上面図である。
【図２５Ａ】ゲート電極形成工程における第２実施形態に係る半導体装置の第１部分が形成される部分の断面図である。
【図２５Ｂ】ゲート電極形成工程における第２実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
【発明を実施するための形態】
【００１５】
以下に、実施形態について、図を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
【００１６】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について図を参照して説明する。図１に示すように、第１実施形態に係る半導体装置は、例えばドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣと、アナログ回路ＡＬＣと、電源回路ＰＷＣと、ロジック回路ＬＧＣと、入出力回路ＩＯＣとを有している。第１実施形態に係る半導体装置は、例えばバイポーラトランジスタと、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタと、ＬＤＭＯＳトランジスタとが混載されている半導体装置である。
【００１７】
図２に示すように、第１実施形態に係る半導体装置は、例えば入出力回路ＩＯＣにおいて、ＬＤＭＯＳトランジスタを有している。より具体的には、第１実施形態に係る半導体装置は、入出力回路ＩＯＣにおいて、半導体基板ＳＵＢと、絶縁分離膜ＩＳＯと、ゲート電極ＧＥとを有している。図２において図示されていないが、第１実施形態に係る半導体装置は、ゲート絶縁膜ＧＯと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとをさらに有している。
【００１８】
図３に示すように、半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられる。
【００１９】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ボディ領域ＢＲと、ドリフト領域ＤＲＩとを有している。半導体基板ＳＵＢは、ボディコンタクト領域ＢＣＲをさらに有していてもよい。
【００２０】
ソース領域ＳＲは、第１面ＦＳに接して配置されている。ソース領域ＳＲは、第１部分ＳＲ１と、第２部分ＳＲ２とを有していてもよい。第１部分ＳＲ１は、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＳＲ２は、第１部分ＳＲ１に隣接して配置されている。第１部分ＳＲ１の不純物濃度は、第２部分ＳＲ２の不純物濃度よりも低い。すなわち、第１部分ＳＲ１は、ＬＤＤ（Lightly  Doped  Drain）構造である。
【００２１】
ドレイン領域ＤＲＡは、第１面ＦＳに接して配置されている。ボディコンタクト領域ＢＣＲは、第１面ＦＳに接して配置されている。ソース領域ＳＲ及びドレイン領域ＤＲＡの導電型は、第１導電型である。第１導電型は、ｎ型又はｐ型である。ボディコンタクト領域ＢＣＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。すなわち、第２導電型は、第１導電型がｎ型である場合はｐ型であり、第１導電型がｐ型である場合はｎ型である。
【００２２】
ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡを取り囲んでいる。また、ドリフト領域ＤＲＩは、第１面ＦＳに接して配置されている。ドリフト領域ＤＲＩの導電型は、第１導電型である。ドリフト領域ＤＲＩの不純物濃度は、ソース領域ＳＲ及びドレイン領域ＤＲＡの不純物濃度よりも低いことが好ましい。
【００２３】
ボディ領域ＢＲはソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲んでいる。ボディ領域ＢＲは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれている。ボディ領域ＢＲのソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれている部分は、チャネル領域となっている。ボディ領域ＢＲは、第１面ＦＳに接して配置されている。ボディ領域ＢＲの導電型は、第２導電型である。
【００２４】
ボディ領域ＢＲは、第１部分ＢＲ１と、第２部分ＢＲ２とを有していてもよい。第１部分ＢＲ１は、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲み、第１面ＦＳに接して配置されている。第２部分ＢＲ２は、第１部分ＢＲ１を取り囲むように配置されている。第１部分ＢＲ１の不純物濃度は、ドリフト領域ＤＲＩの不純物濃度よりも高い。
【００２５】
絶縁分離膜ＩＳＯは、半導体基板ＳＵＢの第１面ＦＳに配置される。絶縁分離膜ＩＳＯは、例えば、ＳＴＩ（Shallow  Trench  Isolation）である。すなわち、絶縁分離膜ＩＳＯは、溝ＴＲと、絶縁体ＩＳとにより構成されている。溝ＴＲは、第１面ＦＳに設けられており、第２面ＳＳに向かって延在している。絶縁体ＩＳは、溝ＴＲ内に埋め込まれている。絶縁体ＩＳには、例えば二酸化珪素（ＳｉＯ２）が用いられる。絶縁分離膜は、ＬＯＣＯＳ（Local  Oxidation  Ｏf  Silicon）であってもよい。
【００２６】
絶縁分離膜ＩＳＯは、第１部分ＩＳＯ１を有している。より具体的には、第１部分ＩＳＯ１は、平面視において（第１面ＦＳに垂直な方向からみて）ドリフト領域ＤＲＩの内側に配置されている。
【００２７】
ゲート絶縁膜ＧＯは、第１面ＦＳ上に配置されている。より具体的には、ゲート絶縁膜ＧＯは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分（すなわち、チャネル領域）上に配置される。ゲート絶縁膜には、例えばＳｉＯ２が用いられる。
【００２８】
ゲート電極ＧＥは、ゲート絶縁膜ＧＯ上に配置されている。すなわち、ゲート電極ＧＥは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分と絶縁されながら対向している。ゲート電極ＧＥには、例えば不純物がドープされた多結晶のＳｉが用いられる。ゲート電極ＧＥの端には、サイドウォールスペーサＳＷＳが配置されていてもよい。サイドウォールスペーサＳＷＳには、例えばＳｉＯ２が用いられる。
【００２９】
第１面ＦＳ上には、層間絶縁膜ＩＬＤが配置されている。層間絶縁膜ＩＬＤには、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲ上に配置されている。なお、図３において図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ上にも配置されている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤを貫通している。層間絶縁膜ＩＬＤには、例えばＳｉＯ２が用いられる。
【００３０】
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に配置されている。具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨ中に埋め込まれている。コンタクトプラグＣＰは、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰには、例えばタングステン（Ｗ）が用いられる。
【００３１】
配線ＷＬは、層間絶縁膜ＩＬＤ上に配置されている。配線ＷＬは、コンタクトプラグＣＰに電気的に接続されている。そのため、配線ＷＬは、コンタクトプラグＣＰを介して、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥに電気的に接続されている。配線ＷＬには、例えばアルミニウム（Ａｌ）、Ａｌ合金等が用いられる。
【００３２】
図４に示すように、絶縁分離膜ＩＳＯは、第２部分ＩＳＯ２を有している。第２部分ＩＳＯ２は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出している。第２部分ＩＳＯ２は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出していることが好ましい。
【００３３】
ゲート電極ＧＥは、第２部分ＩＳＯ２上まで延在している。ゲート電極ＧＥは、好ましくは、さらに延在し、第１部分ＩＳＯ１上まで達していてもよい。ゲート電極ＧＥは、好ましくは、第１埋込部ＧＥ１を有している。第１埋込部ＧＥ１は、第２部分ＩＳＯ２に埋め込まれている。すなわち、第１埋込部ＧＥ１は、第２面ＳＳに向かう方向に延在している。より具体的には、第２部分ＩＳＯ２には、第２面ＳＳ側に向かって延在する溝ＴＲ１が形成されており、溝ＴＲ１には、第１埋込部ＧＥ１が埋め込まれている。
【００３４】
第１埋込部ＧＥ１のドレイン領域ＤＲＡ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端及び第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端の中間点Ｍよりも、ドリフト領域ＤＲＩ側に配置されていることが好ましい。
【００３５】
図５に示すように、絶縁分離膜ＩＳＯは、第３部分ＩＳＯ３を有している。第３部分ＩＳＯ３は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出している。第３部分ＩＳＯ３は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出していることが好ましい。これにより、第３部分ＩＳＯ３は、第２部分ＩＳＯ２との間で、ドリフト領域ＤＲＩを挟み込んでいる。好ましくは、第３部分ＩＳＯ３は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出している。
【００３６】
ゲート電極ＧＥは、第３部分ＩＳＯ３上まで延在している。ゲート電極ＧＥは、好ましくは、さらに延在し、第１部分ＩＳＯ１上まで達していてもよい。ゲート電極ＧＥは、好ましくは、第２埋込部ＧＥ２を有している。第２埋込部ＧＥ２は、第３部分ＩＳＯ３に埋め込まれている。すなわち、第２埋込部ＧＥ２は、第２面ＳＳに向かう方向に延在している。より具体的には、第３部分ＩＳＯ３には、第２面ＳＳ側に向かって延在する溝ＴＲ２が形成されており、溝ＴＲ２には、第２埋込部ＧＥ２が埋め込まれている。
【００３７】
第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端及び第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端の中間点Ｍよりも、ドリフト領域ＤＲＩ側に配置されていることが好ましい。
【００３８】
図２に示すように、ドレイン領域ＤＲＡは、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向と交差する方向（チャネル幅方向）に延在している。第２部分ＩＳＯ２は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも外側に位置している。第３部分ＩＳＯ３は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも内側に位置している。すなわち、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分（チャネル領域）は、チャネル幅方向の端において、第２部分ＩＳＯ２により終端されえていることが好ましい。
【００３９】
図６に示すように、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の間には、ドリフト領域ＤＲＩが配置されている。また、第１埋込部ＧＥ１及び第２埋込部ＧＥ２の間には、ドリフト領域ＤＲＩが配置されていることが好ましい。
【００４０】
このことを別の観点からいえば、第１埋込部ＧＥ１のソース領域ＳＲ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端よりも、ソース領域ＳＲ側に位置しており、第２埋込部ＧＥ２のソース領域ＳＲ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端よりもソース領域ＳＲ側に位置していることが好ましい。
【００４１】
第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩは、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に交差する方向において、幅Ｗ１を有している。
【００４２】
第１埋込部ＧＥ１と第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩとの間に配置されている第２部分ＩＳＯ２は、幅Ｗ２を有している。第２埋込部ＧＥ２と第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩとの間に配置されている第３部分ＩＳＯ３は、幅Ｗ３を有している。
【００４３】
第１埋込部ＧＥ１は、第２面ＳＳに向かう方向において、深さＤ１を有している。第２埋込部ＧＥ２は、第２面ＳＳに向かう方向において、深さＤ２を有している。絶縁分離膜ＩＳＯは、第２面ＳＳに向かう方向において、深さＤ３を有している。
【００４４】
好ましくは、幅Ｗ２及び幅Ｗ３は、０．３μｍ以下である。好ましくは、深さＤ１及び深さＤ２は、深さＤ３の０．２５倍以上である。
【００４５】
以下に、第１実施形態に係る半導体装置の製造方法について図を参照して説明する。図７に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【００４６】
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。
【００４７】
図８に示すように、第１注入工程Ｓ１１においては、ドリフト領域ＤＲＩと、ボディ領域ＢＲとが形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、例えばイオン注入により形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、イオン注入に加えてイオン注入後の熱拡散を行うことにより形成されてもよい。なお、ドリフト領域ＤＲＩ及び第１部分ＢＲ１が形成されなかった半導体基板ＳＵＢの部分が、第２部分ＢＲ２となる。
【００４８】
図９Ａ及び図９Ｂに示すように、絶縁分離膜形成工程Ｓ１２においては、絶縁分離膜ＩＳＯの形成が行われる。絶縁分離膜ＩＳＯの形成においては、第１に、溝ＴＲの形成が行われる。溝ＴＲの形成は、例えばＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより行われる。絶縁分離膜ＩＳＯの形成においては、第２に、絶縁体ＩＳの溝ＴＲへの埋め込みが行われる。絶縁体ＩＳの溝ＴＲへの埋め込みは、第１面ＦＳ上に絶縁体ＩＳをＣＶＤ（Chemical  Vapor  Deposition）等により堆積するとともに、溝ＴＲからはみ出した絶縁体ＩＳをＣＭＰ（Chemical  Mechanical  Polishing）等により除去することにより行われる。
【００４９】
図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜形成工程Ｓ１３においては、ゲート絶縁膜ＧＯが形成される。ゲート絶縁膜ＧＯの形成は、例えば、半導体基板ＳＵＢの第１面ＦＳ側を熱酸化することにより行われる。
【００５０】
図１１Ａ及び図１１Ｂに示すように、ゲート電極形成工程Ｓ１４においては、ゲート電極ＧＥの形成が行われる。ゲート電極ＧＥの形成においては、第１に、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に、溝ＴＲ１及び溝ＴＲ２の形成が行われる。溝ＴＲ１及び溝ＴＲ２の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
【００５１】
ゲート電極ＧＥの形成においては、第２に、ゲート電極ＧＥを構成する材料の成膜が行われる。ゲート電極ＧＥを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、ゲート電極ＧＥを構成する材料が、ゲート絶縁膜ＧＯ上、絶縁分離膜ＩＳＯ上並びに溝ＴＲ１及び溝ＴＲ２内に成膜される。
【００５２】
ゲート電極ＧＥの形成においては、第３に、成膜されたゲート電極ＧＥのパターンニングが行われる。成膜されたゲート電極ＧＥのパターンニングは、例えばフォトリソグラフィにより行われる。以上により、第１埋込部ＧＥ１及び第２埋込部ＧＥ２を有するゲート電極ＧＥが形成される。
【００５３】
図１２Ａ及び図１２Ｂに示すように、第２注入工程Ｓ１５においては、第１部分ＳＲ１の形成が行われる。第１部分ＳＲ１の形成は、例えば、ゲート電極ＧＥ及び絶縁分離膜ＩＳＯをマスクとして用いたイオン注入により行われる。
【００５４】
図１３Ａ及び図１３Ｂに示すように、サイドウォールスペーサ形成工程Ｓ１６においては、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサＳＷＳの形成においては、第１に、第１面ＦＳ上にサイドウォールスペーサＳＷＳを構成する材料が成膜される。サイドウォールスペーサＳＷＳの形成においては、第２に、成膜されたサイドウォールスペーサを構成する材料がエッチングされる。以上により、サイドウォールスペーサＳＷＳの形成が行われる。
【００５５】
図１４Ａ及び図１４Ｂに示すように、第３注入工程Ｓ１７においては、ソース領域ＳＲ（第２部分ＳＲ２）、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成が行われる。第２部分ＳＲ２、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成は、例えばゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、絶縁分離膜ＩＳＯ及びフォトレジストをマスクとしたイオン注入により行われる。
【００５６】
図１５Ａ及び図１５Ｂに示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤの形成においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、第１面ＦＳ上に成膜される。層間絶縁膜ＩＬＤを構成する材料の成膜は、例えばＣＶＤにより行われる。
【００５７】
層間絶縁膜ＩＬＤの形成においては、第２に、層間絶縁膜ＩＬＤ中にコンタクトホールＣＨの形成が行われる。コンタクトホールＣＨの形成は、例えば、ＲＩＥ等の異方性エッチングにより行われる。以上により、コンタクトホールＣＨが設けられた層間絶縁膜ＩＬＤの形成が行われる。
【００５８】
図１６Ａ及び図１６Ｂに示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成は、コンタクトプラグＣＰを構成する材料を、例えばＣＶＤ等により、コンタクトホールＣＨ中に埋め込むことにより行われる。
【００５９】
配線形成工程Ｓ２３においては、配線ＷＬの形成が行われる。配線ＷＬの形成においては、第１に、層間絶縁膜ＩＬＤ上に、配線ＷＬを構成する材料の成膜が、例えばスパッタリング等により行われる。配線ＷＬの形成においては、第２に、成膜された配線ＷＬを構成する材料のパターンニングが、例えばフォトリソグラフィにより行われる。
【００６０】
以上により、第１実施形態に係る半導体装置の製造方法が完了し、図２、図３及び図４に示される第１実施形態に係る半導体装置の構造が形成される。なお、第１注入工程Ｓ１１は、絶縁分離膜形成工程Ｓ１２の後に行われてもよい。
【００６１】
以下に、第１実施形態に係る半導体装置の効果について、図を参照して説明する。上記のとおり、第１実施形態に係る半導体装置は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出する第２部分ＩＳＯ２及び第３部分ＩＳＯ３を有しており、ゲート電極ＧＥは、第２部分ＩＳＯ２及び第３部分ＩＳＯ３上に延在している。
【００６２】
そのため、ゲート電極ＧＥとドリフト領域ＤＲＩとの間に電位差が生じた場合に、図１７に示すように、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍に向かって、両側方から空乏層（図１７中において、空乏層は、点線で示されている）が延びる。そのため、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍での電界集中が緩和され、ホットキャリア注入が抑制される。
【００６３】
第１実施形態に係る半導体装置が、第１埋込部ＧＥ１及び第２埋込部ＧＥ２を有している場合、第１埋込部ＧＥ１及び第２埋込部ＧＥ２は、第２面ＳＳに向かって延在しているため、上記の空乏層は、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍において、より深い位置まで延びる。そのため、この場合には、特に電界集中が生じやすい第１部分ＩＳＯ１のソース領域ＳＲ側の下端近傍において電界集中が緩和され、ホットキャリア注入がさらに抑制される。
【００６４】
第１埋込部ＧＥ１及び第２埋込部ＧＥ２が設けられていることにより、第１埋込部ＧＥ１及び第２埋込部分ＧＥ２の下に位置する絶縁分離膜ＩＳＯが薄くなり、絶縁分離膜ＩＳＯの下において空乏層が延びやすくなる（フィールドプレート効果）。したがって、第１埋込部ＧＥ１及び第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端がドレイン領域ＤＲＡ側に長く延びている場合、空乏層がよりドレイン領域ＤＲＡ側に延びやすくなる結果、耐圧が低下するおそれがある。
【００６５】
第１実施形態に係る半導体装置において、第１埋込部ＧＥ１及び第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端が、第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端及び第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端の中間点Ｍよりもドリフト領域ＤＲＩ側に位置している場合、上記のフィールドプレート効果によるソース−ドレイン間におけるオフ耐圧の低下を抑制することができる。
【００６６】
表１には、幅Ｗ２及び幅Ｗ３を変化させた際の、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中における電界を緩和しうる最大の幅Ｗ１が示されている。なお、表１においては、深さＤ１及び深さＤ２は深さＤ３の０．８５倍であり、ドリフト領域ＤＲＩとゲート電極ＧＥとの電位差は−１５Ｖである。
【００６７】
【表１】
2018107382.tif 000003
【００６８】
表１に示されるように、幅Ｗ２及び幅Ｗ３が小さくなるにつれ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中の電界を緩和しうる最大の幅Ｗ１が大きくなる。幅Ｗ１が大きくなると、電流経路がチャネル幅方向に広がり、電流量が上昇する。
【００６９】
そのため、第１実施形態に係る半導体装置において、幅Ｗ２及び幅Ｗ３が０．３μｍ以以下である場合には、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍における電界集中を緩和させながら電流量を向上させつつ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の絶縁破壊を抑制することができる。
【００７０】
表２には、深さＤ１及び深さＤ２の深さＤ３に対する比率を変化させた際の、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中における電界を緩和しうる最大の幅Ｗ１が示されている。なお、表２においては、幅Ｗ２及び幅Ｗ３は、０．１μｍであり、ドリフト領域ＤＲＩとゲート電極ＧＥとの電位差は−１５Ｖである。
【００７１】
【表２】
2018107382.tif 000004
【００７２】
表２に示されるように、深さＤ１及び深さＤ２の深さＤ３に対する比率が大きくなるにつれ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中の電界を緩和しうる最大の幅Ｗ１が大きくなる。上記のとおり、幅Ｗ１が大きくなると、電流経路がチャネル幅方向に広がり、電流量が上昇する。
【００７３】
そのため、第１実施形態に係る半導体装置において、深さＤ１及び深さＤ２が深さＤ３の０．２５倍以上である場合には、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍における電界集中を緩和させながら電流量を向上させつつ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の絶縁破壊を抑制することができる。
【００７４】
第２部分ＩＳＯ２及び第３部分ＩＳＯ３が設けられている部分よりもチャネル幅方向における外側に配置されているドリフト領域ＤＲＩは、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の双方で挟み込まれていない。そのため、当該ドリフト領域ＤＲＩにおいては、空乏層は片側からしか延びず、電界集中の緩和が不十分となる。その結果、当該ドリフト領域が電流経路となっている場合には、当該ドリフト領域において、ホットキャリア注入が生じるおそれがある。
【００７５】
第１実施形態に係る半導体装置において、第２部分ＩＳＯ２がドレイン領域ＤＲＡのチャネル幅方向に置ける端よりも外側に配置され、かつ第３部分ＩＳＯ３がドレイン領域ＤＲＡのチャネル幅方向における端よりも内側に配置されている場合、第１部分ＩＳＯ１のソース領域ＳＲの端において電界が緩和されていない電流経路が無くなる。したがって、この場合には、半導体装置全体として、ホットキャリア注入をさらに抑制することができる。
【００７６】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を、図を参照して説明する。なお、以下においては、第１実施形態と異なる点について主に説明し、重複する説明は繰り返さないものとする。
【００７７】
図１８、図１９、図２０及び図２１に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＯと、ゲート電極ＧＥとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲとを有している。また、絶縁分離膜ＩＳＯは、第１部分ＩＳＯ１と、第２部分ＩＳＯ２と、第３部分ＩＳＯ３とを有している。ゲート電極ＧＥは、第１埋込部ＧＥ１と、第２埋込部ＧＥ２とを有している。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
【００７８】
第２実施形態に係る半導体装置において、ゲート電極ＧＥは、第３埋込部ＧＥ３を有している。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００７９】
第３埋込部ＧＥ３は、第１部分ＩＳＯ１内に埋め込まれている。すなわち、第３埋込部ＧＥ３は、第１部分ＩＳＯ１中において、第２面ＳＳに向かう方向に延在している。より具体的には、第１部分ＩＳＯ１には、第２面ＳＳに向かう方向に延在する溝ＴＲ３が形成されており、溝ＴＲ３には、第３埋込部ＧＥ３が埋め込まれている。
【００８０】
第２部分ＩＳＯ２及び第３部分ＩＳＯ３により挟みこまれたドリフト領域ＤＲＩと対向するように配置されている。第３埋込部ＧＥ３は、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に交差する方向（チャネル幅方向）に沿って延在していてもよい。図２２に示すように、第１埋込部ＧＥ１及び第２埋込部ＧＥ２がソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に沿って第１部分ＩＳＯ１まで延在している場合には、第３埋込部ＧＥ３は、第１埋込部ＧＥ１及び第２埋込部ＧＥ２の間に配置されていてもよい。
【００８１】
第３埋込部ＧＥ３は、図１８に示すように、第１埋込部ＧＥ１及び第２埋込部ＧＥ２と分離して形成されていてもよい。すなわち、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の各々は、分離して形成されていてもよい。但し、図２３に示すように、第３埋込部ＧＥ３は、第１埋込部ＧＥ１及び第２埋込部ＧＥ２と一体に形成されていてもよい。
【００８２】
図１８に示すように、第３埋込部ＧＥ３は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも外側まで、チャネル幅方向に沿って延在していてもよい。図２４に示すように、第３埋込部ＧＥ３は、ドレイン領域ＤＲＡを取り囲むように配置されていてもよい。
【００８３】
以下に、第２実施形態に係る半導体装置の製造方法について、図を参照して説明する。第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【００８４】
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様である。
【００８５】
しかしながら、第２実施形態に係る半導体装置の製造方法は、ゲート電極形成工程Ｓ１４の詳細が、第１実施形態に係る半導体装置の製造方法と異なっている。
【００８６】
図２５Ａ及び図２５Ｂに示すように、ゲート電極形成工程Ｓ１４においては、第１埋込部ＧＥ１と、第２埋込部ＧＥ２と、第３埋込部ＧＥ３とを有するゲート電極ＧＥが形成される。ゲート電極ＧＥの形成においては、第１に、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に溝ＴＲ１及び溝ＴＲ２の形成が行われ、第１部分ＩＳＯ１に溝ＴＲ３の形成が行われる。溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
【００８７】
ゲート電極ＧＥの形成においては、第２に、ゲート電極ＧＥを構成する材料の成膜が行われる。ゲート電極ＧＥを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、ゲート電極ＧＥを構成する材料が、ゲート絶縁膜ＧＯ上、絶縁分離膜ＩＳＯ上並びに溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３内に成膜される。
【００８８】
ゲート電極ＧＥの形成においては、第３に、成膜されたゲート電極ＧＥのパターンニングが行われる。成膜されたゲート電極ＧＥのパターンニングは、例えばフォトリソグラフィにより行われる。以上により、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３を有するゲート電極ＧＥが形成される。
【００８９】
以下に、第２実施形態に係る半導体装置の効果について説明する。上記のとおり、第３埋込部ＧＥ３は、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれたドリフト領域ＤＲＩに対向するように配置されている。そのため、ゲート電極ＧＥとドリフト領域ＤＲＩとの間に電位差が生じた場合、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれたドリフト領域ＤＲＩには、３方向から空乏層が延びることになる。したがって、第２実施形態に係る半導体装置によると、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍に生じる電界集中がさらに緩和され、ホットキャリア注入をさらに抑制することができる。
【００９０】
第２実施形態に係る半導体装置において、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３が一体に形成されている場合、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３を形成する際に用いられるフォトレジストの開口形状が複雑になる。その結果、当該フォトレジストの形状が不安定化するおそれがある。
【００９１】
他方、第２実施形態に係る半導体装置において、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の各々が分離して形成されている場合、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３に用いられるフォトレジストの開口形状を単純化することができる。その結果、当該フォトレジストの形状の安定化を図ることができる。その結果、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３の寸法精度を向上させることができる。
【００９２】
部分的に第３埋込部ＧＥ３が設けられていると、部分によってフィールドプレート効果に差が出てしまう。すなわち、第３埋込部ＧＥ３が設けられている位置においては耐圧が低くなる一方、第３埋込部ＧＥ３が設けられていない部分においては耐圧が低くなりにくいため、ブレークダウン時の電界バランスが悪くなり、トランジスタ自体が破壊されやすくなる（ブレークダウン後に流せる電流が少なくなる）。第２実施形態に係る半導体装置において、第３埋込部ＧＥ３がチャネル幅方向におけるドレイン領域ＤＲＡ端よりも外側までチャネル幅方向に沿って延在している場合（又は第３埋込部ＧＥ３がドレイン領域ＤＲＡを取り囲むように配置されている場合）、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３によるソース−ドレイン間におけるオフ耐圧への影響（フィールドプレート効果）を均一化することができ、ブレークダウン時のトランジスタ自体が破壊されてしまう（ブレークダウン後に流せる電流が少なくなる）ことを抑制できる。
【００９３】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９４】
ＡＬＣ  アナログ回路、ＢＣＲ  ボディコンタクト領域、ＢＲ  ボディ領域、ＢＲ１  第１部分、ＢＲ２  第２部分、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、Ｄ１，Ｄ２，Ｄ３  深さ、ＤＲＡ  ドレイン領域、ＤＲＣ  ドライバ回路、ＤＲＩ  ドリフト領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＥ１  第１埋込部、ＧＥ２  第２埋込部、ＧＥ３  第３埋込部、ＧＯ  ゲート絶縁膜、ＩＬＤ  層間絶縁膜、ＩＯＣ  入出力回路、ＩＳ  絶縁体、ＩＳＯ  絶縁分離膜、ＩＳＯ１  第１部分、ＩＳＯ２  第２部分、ＩＳＯ３  第３部分、ＬＧＣ  ロジック回路、Ｍ  中間点、ＰＤＣ  プリドライバ回路、ＰＷＣ  電源回路、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ１１  第１注入工程、Ｓ１２  絶縁分離膜形成工程、Ｓ１３  ゲート絶縁膜形成工程、Ｓ１４  ゲート電極形成工程、Ｓ１５  第２注入工程、Ｓ１６  サイドウォールスペーサ形成工程、Ｓ１７  第３注入工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線形成工程、ＳＲ  ソース領域、ＳＲ１  第１部分、ＳＲ２  第２部分、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷＳ  サイドウォールスペーサ、ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３  溝、Ｗ１，Ｗ２，Ｗ３  幅、ＷＬ  配線。
【図１】
2018107382.tif 000005
【図２】
2018107382.tif 000006
【図３】
2018107382.tif 000007
【図４】
2018107382.tif 000008
【図５】
2018107382.tif 000009
【図６】
2018107382.tif 000010
【図７】
2018107382.tif 000011
【図８】
2018107382.tif 000012
【図９Ａ】
2018107382.tif 000013
【図９Ｂ】
2018107382.tif 000014
【図１０Ａ】
2018107382.tif 000015
【図１０Ｂ】
2018107382.tif 000016
【図１１Ａ】
2018107382.tif 000017
【図１１Ｂ】
2018107382.tif 000018
【図１２Ａ】
2018107382.tif 000019
【図１２Ｂ】
2018107382.tif 000020
【図１３Ａ】
2018107382.tif 000021
【図１３Ｂ】
2018107382.tif 000022
【図１４Ａ】
2018107382.tif 000023
【図１４Ｂ】
2018107382.tif 000024
【図１５Ａ】
2018107382.tif 000025
【図１５Ｂ】
2018107382.tif 000026
【図１６Ａ】
2018107382.tif 000027
【図１６Ｂ】
2018107382.tif 000028
【図１７】
2018107382.tif 000029
【図１８】
2018107382.tif 000030
【図１９】
2018107382.tif 000031
【図２０】
2018107382.tif 000032
【図２１】
2018107382.tif 000033
【図２２】
2018107382.tif 000034
【図２３】
2018107382.tif 000035
【図２４】
2018107382.tif 000036
【図２５Ａ】
2018107382.tif 000037
【図２５Ｂ】
2018107382.tif 000038