(57)【要約】      （修正有）【課題】フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存して複数の画像を表示装置に表示できることを目的とする。【解決手段】スロットマシンは、４０ビットを保存単位としてデータを保存するとともに４０ビットを読出単位としてデータが読み出されるＶＲＡＭと、ＶＲＡＭからデータを読み出すＶＤＰと、ＶＤＰによりＶＲＡＭから読み出されたデータを分離する分離回路を含む出力回路とを備え、ＶＲＡＭは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離回路はＶＲＡＭに複数枚の画像の画像データが保存されている場合、ＶＲＡＭからＶＤＰによって読み出された読出単位である一画素のデータを複数個の画素データに分離する。【選択図】図８
2018196566.tif 000002
【特許請求の範囲】
【請求項１】
複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行う
ことを特徴とする遊技機。
【請求項２】
前記遊技機は、前記フレームバッファメモリに１枚の画像の画像データを保存する場合と、前記複数枚の画像の画像データを保存する場合とを切り替えることが可能であることを特徴とする請求項１に記載の遊技機。
【請求項３】
前記分離手段は、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データに基づいて、前記分離処理を行う
ことを特徴とする請求項１または２に記載の遊技機。
【請求項４】
前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に前記ビット割合データを保存する
ことを特徴とする請求項３に記載の遊技機。
【請求項５】
前記画素データは複数の階調要素の階調要素データを含み、
前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがある
ことを特徴とする請求項１ないし４のいずれか１項に記載の遊技機。
【請求項６】
前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段を更に備えることを特徴とする請求項１ないし５のいずれか１項に記載の遊技機。
【請求項７】
前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、
前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、
前記プロセッサから出力される第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備えることを特徴とする請求項１ないし６のいずれか１項に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機に遊技機に関する。
【背景技術】
【０００２】
遊技機では、液晶表示装置等の表示装置を備え、この表示装置に画像を表示することによって演出を行うものが知られており、このような遊技機が例えば特許文献１、特許文献２に開示されている。
【０００３】
特許文献１に開示されている遊技機では、表示データを出力する１つのＶＤＰと、そのＶＤＰから出力される表示データの一部を用いて画像を表示する少なくとも２台の表示装置を備え、ＶＤＰから出力されるフレームデータ内には表示装置毎に表示データ領域が設定されており、少なくとも２つの表示データ領域は互いに重複することがないように構成されている。
【０００４】
特許文献２に開示されている遊技機では、一の表示装置用の画像と他の表示装置用の画像が一部に含まれた画像を１フレーム毎に交互に生成し、この画像をフレームバッファメモリに一旦保存した後に１を超える拡大率で拡大処理し、拡大処理した後に一の表示装置とスケーラに振り分ける。スケーラは振り分けられてきた画像から他の表示装置用の画像を切り出し、切り出した画像を１未満の拡大率で拡大処理し、拡大処理した後に他の表示装置に出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２４５６９４号公報（段落０００９、図９、要約等参照）
【特許文献２】特開２００９−２７３８３８号公報（段落０１４３〜０１５５段落、図２４、要約等参照）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、フレームデータを一時的に保存しておくフレームバッファメモリには表示装置毎に表示データを保存するための保存領域が必要となる。このため、フレームバッファメモリの容量の増大を招いてしまう。
【０００７】
また、特許文献２では、一旦フレームバッファメモリに保存した画像を拡大処理して、フレームバッファメモリの解像度以上の表示装置に表示するため、画質が落ちてしまう。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、表示装置に表示される画像の画質の低下を抑えつつ、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存して複数の画像を表示装置に表示することを可能にすることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明にかかる遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行うことを特徴としている。
【００１０】
この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。
【００１１】
また、前記遊技機は、前記フレームバッファメモリに１枚の画像の画像データを保存する場合と、前記複数枚の画像の画像データを保存する場合とを切り替えることが可能であるとしてもよい。
【００１２】
この構成によれば、フレームバッファメモリに１枚の画像の画像データを保持して表示装置の性能を有効に利用した美麗な画像を出力する演出と、フレームバッファメモリに複数枚の画像の画像データを保持して複数画像を同時に出力する演出とを適宜切り替えることができるため、多様な演出を行うことができる。
【００１３】
また、前記分離手段は、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データに基づいて、前記分離処理を行うとしてもよい。
【００１４】
この構成によれば、分離手段はビット割合データを用いて分離処理を行うため、同時にフレームバッファメモリに保存する複数枚の画像の画素データを構成するビット数を調整することができ、例えば一部の画像の画素データを構成するビット数を他の画像の画素データを構成するビット数より多くするなど複数枚の画像の表示に多様性を持たせることができる。
【００１５】
また、前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に前記ビット割合データを保存するとしてもよい。
【００１６】
この構成によれば、既存の記憶デバイスの容量の増大を招くことがなく、また、ビット割合データを保存するための新たな記憶デバイスを準備する必要もない。
【００１７】
また、前記画素データは複数の階調要素の階調要素データを含み、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがあるとしてもよい。
【００１８】
この構成によれば、画像の種類に応じてビット数の割り当てを調整することにより、画像の種類に応じた表示装置の表示能力を有効に活用することができる。
【００１９】
また、前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段を更に備えるとしてもよい。
【００２０】
この構成によれば、フレームバッファメモリに保存されている画像の画素データの各階調要素のビット数が表示装置の各階調要素の階調数に対応していない場合でも、フレームバッファメモリに保存されている画像の画素データの各階調要素を表示装置の各階調要素の階調数に対応したものに変換して当該表示装置に当該画像を表示することができる。
【００２１】
また、前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、前記プロセッサから出力される第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備えるとしてもよい。
【００２２】
この構成によれば、プロセッサにより複数枚の画像のうちの一部に対応する表示装置の表示制御を行うことにより、複数枚の画像のうちの残りの部分に対応する表示装置の表示制御も行うことができるため、表示制御を簡素化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかるスロットマシンの斜視図である。
【図２】スロットマシンの電気的構成を示すブロック図である。
【図３】ＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。
【図４】図３のＶＲＡＭに保存されたデータが各液晶表示器（ＬＣＤ）に出力されるまでの処理の概要を説明するための図である。
【図５】図４のシフトにおける処理を説明するための図である。
【図６】図２の出力回路を示すブロック図である。
【図７】図６のサブＬＣＤ用制御信号生成回路を示すブロック図である。
【図８】本発明の第２実施形態にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。
【図９】図８のＶＲＡＭに保存されたデータがメイン液晶表示器（メインＬＣＤ）に出力されるまでの処理の概要を説明するための図である。
【図１０】第２実施形態にかかる出力回路を示すブロック図である。
【図１１】変形例１にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。
【図１２】変形例１にかかる出力回路を示すブロック図である。
【図１３】変形例２にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。
【図１４】変形例２にかかるＶＤＰのメインＬＣＤ以外のデバイスとのデータの送受信を説明するための図である。
【発明を実施するための形態】
【００２４】
＜第１実施形態＞
本発明の第１実施形態に係る遊技機の一例であるスロットマシン１について、図１〜図７を参照して説明する。
【００２５】
（構成）
スロットマシン１の構成の概略について図１を参照して説明する。
【００２６】
この実施形態におけるスロットマシン１は、予め設定された複数の遊技状態のうちのいずれかの遊技状態において、メダルなどの遊技媒体が規定数投入されることを条件とする遊技者の操作に基づいて一回の遊技が実行されるものであって、例えば図１に示すように構成されている。すなわち、このスロットマシン１では、筐体３の前面が前面扉５により開閉自在に閉塞され、この前面扉５のほぼ中央高さの位置に操作板７が配設されると共に、この操作板７の上方に正面板９が配設されている。
【００２７】
そして、この正面板９には横長矩形の表示窓１１が設けられている。また、表示窓１１の内側には、図１に示すように、複数種類の図柄を予め定められた順序で可変表示する左・中・右リール１３Ｌ，１３Ｍ，１３Ｒが配置されている。これら左・中・右リール１３Ｌ，１３Ｍ，１３Ｒには、複数種類の図柄が合計２１個、所定の配列でそれぞれ設けられている。また、各図柄には、０番から２０番までのコマ番号が順に付されている。そして、例えば、コマ番号０番から２０番までの図柄が印刷されたリールテープがリールの周面に貼り付けられて各リール１３Ｌ，１３Ｍ，１３Ｒがそれぞれ形成される。また、各リール１３Ｌ，１３Ｍ，１３Ｒが回転すると、コマ番号２０番、１９番、…、０番、２０番、…の予め定められた順に複数の図柄がそれぞれ表示窓１１に変動表示される。表示窓１１からは、各リール１３Ｌ，１３Ｍ，１３Ｒの回転が停止すると、図柄が上段、中段および下段にそれぞれ１個の合計３個ずつ覗くように設定されている。すなわち、３個すべてのリール１３Ｌ，１３Ｍ，１３Ｒが停止すると、縦３列横３行に配列された合計９個の図柄が表示窓１１に停止表示されるようになっている。なお、例えば、上段ライン、中段ライン、下段ライン、右上がりライン、右下がりラインの５ラインが入賞ラインとして設定されている。
【００２８】
また、各リール１３Ｌ，１３Ｍ，１３Ｒをそれぞれ独立して回転駆動できるように、各リール１３Ｌ，１３Ｍ，１３Ｒには、それぞれステッピングモータにより構成される図２に示すリールモータ１４Ｌ，１４Ｍ，１４Ｒが連結されている。
【００２９】
更に、操作板７には、内部に貯留されているクレジットメダルから１枚ずつのメダル投入を指示するためのベットスイッチ１５、クレジットメダルから１ゲーム（遊技）あたりの最大投入枚数（３枚に設定されている）のメダル投入を指示するための最大ベットスイッチ１７、各リール１３Ｌ，１３Ｍ，１３Ｒを回転させて各図柄の可変表示を開始させるレバー状のスタートスイッチ１９、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転をそれぞれ停止させて各図柄の可変表示を停止させる左・中・右ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、クレジットメダルを払い出すための精算スイッチ２３、およびメダル投入口２５が設けられている。また、各リール１３Ｌ，１３Ｍ，１３Ｒにより複数種類の図柄を可変表示する複数の可変表示列が形成されており、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒは、各リール１３Ｌ，１３Ｍ，１３Ｒそれぞれに対応して設けられている。
【００３０】
また、正面板９の上方のほぼ中央には、動画などを表示して遊技者に当選や入賞などを告知したり、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作態様を報知したりする演出を行うためのメイン液晶表示器（メインＬＣＤ）２７Ｍ、第１サブ液晶表示器（第１サブＬＣＤ）２７Ｓ１、第２サブ液晶表示器（第２サブＬＣＤ）２７Ｓ２が設けられている。これらメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２が本発明の「表示装置」に相当する。また、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２のすぐ上方には、各種の入賞図柄が表示された説明パネル２９が設けられ、説明パネル２９の左右には、音楽や音声などによる演出を行うためのスピーカ３１Ｌ，３１Ｒがそれぞれ設けられている。また、説明パネル２９およびスピーカ３１Ｌ，３１Ｒの上辺には中央ランプ部３３Ｍが配設され、その左右には左・右ランプ部３３Ｌ，３３Ｒがそれぞれ配設されている。各ランプ部３３Ｍ，３３Ｌ，３３Ｒには、それぞれ発光ダイオードなどの光源が配設されている。これらのランプ部３３Ｍ，３３Ｌ，３３Ｒは一体的に形成され、遊技者に当選や入賞を告知するなどの演出を行うための上部ランプ部３３を構成している。
【００３１】
また、操作板７の下方には、装飾画などが表示された下部パネル３５が設けられ、この下部パネル３５の左右には、それぞれ複数の光源が例えば２列に並んで配置された下部ランプ部３７Ｌ，３７Ｒが設けられている。また、下部パネル３５の下方には、メダル払出口３９や、このメダル払出口３９から払い出されるメダルを受けるメダル受け４１が設けられている。また、正面板９の右下隅には、３つのリールに対する入賞ラインの位置を示す図形（図示省略）が描かれ、正面板９の左下隅にはクレジットメダルの貯留枚数を表示するクレジット表示器４５が配設されている。このクレジット表示器４５は、例えば２個の７セグメントＬＥＤで構成され、２桁の貯留枚数（最大で５０枚）が表示可能になっている。
【００３２】
また、各リール１３Ｌ，１３Ｍ，１３Ｒを支持する支持枠体（図示省略）が、筐体３内の後壁に固定されている。筐体３内の支持枠体の下方には、メダルをメダル払出口３９に排出するためのホッパーユニット４３（図２参照）が配設されている。また、メダル投入口２５付近の裏面側には、メダル投入口２５に投入されたメダルが正規のものか否かを選別して正規のメダルのみをホッパーユニット４３に導くメダルセレクタ４８（図２参照）が配設されている。また、ホッパーユニット４３の左側には、操作ボックス４９（図２参照）が筐体３内の左側壁に固定されている。この操作ボックス４９には、電源のオンオフを切り替える電源スイッチ５０（図２参照）が設けられるとともに、オンとオフとが切り替えられる設定変更開始処理用のキーシリンダからなる変更処理開始スイッチ５６（図２参照）、設定変更時の設定値の切り替えを行うのに用いられるリセットスイッチ５２（図２参照）が設けられている。ただし、変更処理開始スイッチ５６がオンの状態で電源スイッチ５０がオンにされると、リセットスイッチ５２を用いた設定変更処理が開始される。
【００３３】
続いて、スロットマシン１の電気的な構成について図２を参照して説明する。図２はスロットマシンの電気的構成を示すブロック図である。
【００３４】
図２において、投入センサ５３は、筐体３内部のメダル投入口２５近傍であってメダルセレクタ４８部分に設けられ、メダル投入口２５に投入されたメダルを１枚ずつ検出するものである。払出センサ５４は、ホッパーユニット４３の出口に設けられ、メダル払出口３９に払い出されるメダルを１枚ずつ検出するものである。
【００３５】
左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒは、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置をそれぞれ検出するためのもので、例えば左・中・右リール１３Ｌ，１３Ｍ，１３Ｒにそれぞれ設けられた突起部を検出するフォトインタラプタからなり、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒが回転すると、一周ごとに突起部を検出してその検出信号をメイン制御基板６３に出力する。この実施形態では、例えば左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒが上記突起部を検出したときに、それぞれコマ番号２０番の図柄が表示窓１１の中段に位置するように構成されている。
【００３６】
ホッパーモータ５７はホッパーユニット４３に配設され、その駆動によりメダルをメダル払出口３９に向けて払い出すものである。
【００３７】
また、このスロットマシン１では、遊技の進行に関する制御を行うメインＣＰＵ６１が実装されたメイン制御基板６３と、メイン制御基板６３から送信された情報に基づき遊技の進行に合わせた演出の制御を行うサブＣＰＵ７１が実装されたサブ制御基板７３とが別々に設けられており、メイン制御基板６３からサブ制御基板７３に対して各種の遊技情報が一方向で送信される。
【００３８】
メイン制御基板６３のＲＡＭ６５はスロットマシン１の遊技状態などの遊技に関するデータを一時的に記憶するものであり、各種のデータを格納するための各種の記憶領域が形成されている。
【００３９】
また、メイン制御基板６３のＲＯＭ６７は予め設定されたデータを含む遊技機用プログラム（スロットマシン１用のプログラム）を記憶する。
【００４０】
また、メイン制御基板６３のメインＣＰＵ６１は、タイマ割込などの割込機能を有し、ＲＯＭ６７に記憶された遊技機用プログラムを実行することにより、遊技の進行に関する処理を行う。また、メインＣＰＵ６１は、役抽選結果に関する情報、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、スタートスイッチ１９等の遊技者により操作される操作器具の操作に関する情報などの種々の遊技情報をコマンド形式でサブ制御基板７３（サブＣＰＵ７１）に送信する。
【００４１】
また、サブ制御基板７３のメモリ７５は、各種データを一時的に記憶するＲＡＭ部と、演出用の各種プログラムなどを記憶するＲＯＭ部とを備えている。また、サブ制御基板７３のサブＣＰＵ７１は、タイマ割込などの割込機能を有し、サブＣＰＵ７１は、メインＣＰＵ６１から送信されるスロットマシン１に関する各種の遊技情報に基づいてメモリ７５に格納されたプログラムを実行することで、遊技者に対する遊技に関連する演出の内容を決定する。また、サブ制御基板７３のサブＣＰＵ７１は、決定された演出の内容に基づいて、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に例えば演出用の画像等を表示するためにＶＤＰ７７やスピーカ３１Ｌ，３１Ｒなどの制御を行う。
【００４２】
また、サブ制御基板７３のＶＤＰ７７は、ＶＲＡＭ７７ａにデータに保存したり、ＶＲＡＭ７７ａに保存されているデータを読み出したりする。出力回路７９はＶＤＰ７７によってＶＲＡＭ７７ａから読み出されたデータをメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に出力する。なお、ＶＤＰ７７は本発明の「プロセッサ」に相当し、ＶＲＡＭ７７ａは本発明の「フレームバッファメモリ」に相当する。
【００４３】
（メイン制御基板）
次に、メイン制御基板６３について説明する。
【００４４】
メイン制御基板６３は、ＲＯＭ６７に格納されたプログラムを実行することにより実現される種々の機能や、ハードウェアが制御されることにより実現される種々の機能を備えている。
【００４５】
メインＣＰＵ６１は、当選した当選役グループ（１または複数の役を構成役として有する。）の種類や役の入賞・非入賞等により、スロットマシン１が備える複数の遊技状態のうちいずれか一つの遊技状態にスロットマシン１の遊技を制御する。
【００４６】
また、メインＣＰＵ６１は、電源スイッチ５０、変更処理開始スイッチ５６、リセットスイッチ５２に対する所定の設定変更操作に基づいて、出玉率（獲得メダル数÷投入メダル数×１００［％］）の調整をするための設定（設定１〜設定６）を変更する。
【００４７】
また、メインＣＰＵ６１は、制御した遊技状態の種類、および、設定した設定値（設定１から設定６）に基づき、複数の役抽選テーブルから１つの役抽選テーブルを選択する。この役抽選テーブルには、予め設定された複数の当選役グループそれぞれについて、当選役グループと当該当選役グループが役抽選において当選となる抽選値の範囲とが対応づけて記憶されている。
【００４８】
また、メインＣＰＵ６１は、役抽選用の乱数を所定の範囲内で発生させ、発生させた乱数値を抽選値としてスタートスイッチ１９が操作されたタイミングで抽出する。そして、メインＣＰＵ６１は、選択した役抽選値テーブルと抽出した抽選値とを用いて当選役グループの当選かどうかの決定を行う。
【００４９】
また、メインＣＰＵ６１は、スタートスイッチ１９が遊技者により操作されると、各リール１３Ｌ，１３Ｍ，１３Ｒの回転を開始させ、左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒの検出信号と、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒを駆動する各リールモータ１４Ｌ，１４Ｍ，１４Ｒへの供給パルス数とに基づき、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置をそれぞれ検出する。メインＣＰＵ６１は、全てのリール１３Ｌ，１３Ｍ，１３Ｒが定速回転となったときに、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作を有効操作として受付ける状態となる。この状態で各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作が遊技者により行われると、メインＣＰＵ６１は、検出した各左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置と、遊技者による各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作態様（例えば押し順や操作タイミング）と、役抽選結果とに基づき、予め設定されているすべりコマ数（引き込み可能範囲：通常、最大４コマ）の範囲内で各リール１３Ｌ，１３Ｍ，１３Ｒが停止するように停止制御を行う。
【００５０】
全てのリール１３Ｌ，１３Ｍ，１３Ｒの回転が停止した後、メインＣＰＵ６１は、リール１３Ｌ，１３Ｍ，１３Ｒの入賞ラインの図柄組合せが、役抽選により当選した当選役グループを構成する役に対応する図柄組合せであるかどうかの判定を行い、入賞ラインの図柄組合せが当該役に対応する図柄組合せである場合は、当該役に入賞したと判定し、そうでない場合はハズレと判定する。メインＣＰＵ６１は、役抽選により当選した当選役グループを構成する役に入賞したと判定したときに、それがメダル払い出しのある役の入賞であれば、ホッパーユニット４３を動作させて、入賞した役に対応した払出数だけメダルを払い出すものである。ただし、メインＣＰＵ６１はクレジットメダルの貯留枚数が上限値（この実施形態では例えば５０枚）に達していない場合は、払出数分だけクレジットメダルの枚数を増加させる。
【００５１】
また、メインＣＰＵ６１は、メダルセレクタ４８の動作を制御することにより、メダル受入可と受入不可とを切り替える。
【００５２】
また、メインＣＰＵ６１は、設定値、遊技状態、役抽選結果に関する情報、図柄判定結果に関する情報、各リール１３Ｌ，１３Ｍ，１３Ｒの回転・停止状態、メダルの払出状態、前面扉５の開放または閉塞の状態、スロットマシン１のエラー状態などスロットマシン１の状態を表すデータ、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、スタートスイッチ１９等の遊技者により操作される操作器具の操作に関する情報などの種々の情報をサブ制御基板７３（サブＣＰＵ７１）に送信するためのコマンドを生成し、生成したコマンドをサブ制御基板７３のサブＣＰＵ７１に送信する。なお、コマンドはメイン制御基板６３からサブ制御基板７３に一方通行で送信される。
【００５３】
（サブ制御基板）
次に、サブ制御基板７３について説明する。サブ制御基板７３は、メイン制御基板６３から送信されたコマンドを受信し、メイン制御基板６３の動作や状態に応じた演出を行うものである。サブ制御基板７３は、メモリ７５に格納されたプログラムを実行することにより実現される種々の機能や、ハードウェアにより実現される種々の機能を備えている。
【００５４】
サブＣＰＵ７１は、メイン制御基板６３により送信された種々のデータを含むコマンドを受信する。そして、サブＣＰＵ７１は、受信したコマンドに応じて、演出の内容を決定し、決定した演出の内容に応じて、例えば、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に動画等の画像を表示するためにＶＤＰ７７の制御を行ったり、スピーカ３１Ｌ，３１Ｒからの音声の出力制御を行ったり、上部ランプ部３３や下部ランプ部３７Ｌ，３７Ｒの光源を一斉にあるいは個別に点滅させる制御を行ったりする。
【００５５】
メモリ７５に記憶されている複数枚の画像の画像データはＶＤＰ７７によりＶＲＡＭ７７ａに保存された後、ＶＲＡＭ７７ａに保存された複数枚の画像の画像データはＶＤＰ７７により読み出される。そして、読み出された複数枚の画像の画像データは出力回路７９によってそれぞれ対応するＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に供給される。
【００５６】
ただし、メインＬＣＤ２７Ｍの画素数は２５６（水平方向）×２５６（垂直方向）である（図４（ａ）のメインＬＣＤ仕様を参照）。また、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれの画素数は１２８（水平方向）×２５６（垂直方向）である（図４（ａ）の第１サブＬＣＤ仕様、第２サブＬＣＤ仕様を参照）。なお、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の上記の画素数は一例である。
【００５７】
メインＬＣＤ２７Ｍに表示される画像の画像データは、メインＬＣＤ２７Ｍの２５６×２５６個の画素の画素データを含む。また、第１サブＬＣＤ２７Ｓ１に表示される画像の画像データは、第１サブＬＣＤ２７Ｓ１の１２８×２５６個の画素の画素データを含む。第２サブＬＣＤ２７Ｓ２に表示される画像の画像データは、第２サブＬＣＤ２７Ｓ２の１２８×２５６個の画素の画素データを含む。但し、以下において、画素（ｉ，ｊ）と記載する場合、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２それぞれにおいて、上からｊ（ｊは０、１、２、・・・の整数）番目のラインにおける左からｉ（ｉは０、１、２、・・・の整数）番目の画素を示す。
【００５８】
画素データは、Ｂ（Ｂｌｕｅ：青）、Ｇ（Ｇｒｅｅｎ：緑）、Ｒ（Ｒｅｄ：赤）、Ａ（Ａｌｐｈａ：透明度）の４つの要素（以下、「階調要素」と記載する。）のデータ（以下、「階調要素データ」と記載する。）を含む。
【００５９】
ＶＲＡＭ７７ａは、水平方向に所定数のビット（各実施形態及び変形例では４０ビット）を所定個（各実施形態及び変形例では（２５６＋α）個）並べて１ラインとし、垂直方向に所定数のライン（各実施形態及び変形例では（２５６＋β）ライン）並べたものを全記憶領域として管理されている（図３、図４のＶＲＡＭ仕様を参照）。
【００６０】
ＶＲＡＭ７７ａは、図３の保存単位／読出単位に示すように、所定数のビット（各実施形態及び変形例では４０ビット）を保存単位としてデータを保存する。また、ＶＲＡＭ７７ａでは、図３の保存単位／読出単位に示すように、所定数のビット（各実施形態及び変形例では４０ビット）を読出単位としてデータが読み出される。この保存単位および読出単位は、ＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合における１画素の画素データに対応し、各実施形態及び変形例において、この保存単位および読出単位における４０ビットを階調要素「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」それぞれに１０ビットずつ割り当てている。なお、以下において、階調要素「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」それぞれの１０ビットの階調要素データＢ，Ｇ，Ｒ，Ａを含む４０ビットのデータを「基本単位データ」と記載する。
【００６１】
図３におけるＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域は、メインＬＣＤ２７Ｍの各画素に対応し、メインＬＣＤ２７Ｍ用の画像に含まれる画素の画素データが保存される記憶領域である。また、それ以外の各記憶領域（図３の塗りつぶしが施されている領域）はメインＬＣＤ２７Ｍ用の画像データを記憶していない領域であって、メインＬＣＤ２７Ｍのブランク期間に対応する記憶領域である。なお、以下において、ＶＲＡＭ７７の記憶領域のうちメインＬＣＤ２７Ｍに対応する画像の画像データを記憶する記憶領域を「メイン画像データ記憶領域」と記載し、ＶＲＡＭ７７ａの記憶領域のうちメインＬＣＤ２７Ｍのブランク期間に対応する記憶領域を「ブランク期間対応記憶領域」と記載する。
【００６２】
第１実施形態では、ＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍの画素（ｉ，ｊ）の４Ｎビットの画素データと第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の４（１０−Ｎ）ビットの画素データとを結合したデータが記憶される。また、ＶＲＡＭ７７ａのＰ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）の４Ｎビットの画素データと第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の４（１０−Ｎ）ビットの画素データとを結合したデータが記憶される。
【００６３】
なお、第１実施形態において、サブＬＣＤと記載した場合、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２を指し示す。
【００６４】
結合したデータは、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＢ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＢ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＧ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＧ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＲ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＲ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＡ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＡ（サブ）を並べたビット列からなる。なお、図３の保存例にＮ＝５の場合を示している。
【００６５】
第１実施形態では、上記のＮは可変となっており、後述するようにＶＲＡＭ７７ａから読み出された基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）と、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）とにそれぞれ分離する。この分離を可能にするために、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数、サブＬＣＤに対応する画素データを構成するビット数の割合をそれぞれ表すビット割合データがブランク期間対応記憶領域のうちの所定位置（以下、「ビット割合データ記憶位置」と記載する。）に保存される。ただし、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数の割合はＮ／１０であり、基本単位データのうちサブＬＣＤに対応する画素データを構成するビット数の割合は（１０−Ｎ）／１０である。
【００６６】
ここで、Ｎ＝１０の場合はメインＬＣＤ２７Ｍ用の１枚の画像の画像データがＶＲＡＭ７７ａに保存されていることになる。また、Ｎ＝１０以外のＮ＝５、６等の場合はメインＬＣＤ２７Ｍ用の１枚の画像の画像データと第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれ用の１枚の画像の画像データがＶＲＡＭ７７ａに保存されていることになる。このように、スロットマシン１はＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合と、複数枚の画像の画像データを保存する場合とを切り替えることが可能になっている。
【００６７】
なお、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数および第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれに対応する画素データを構成するビット数を保存するようにしてもよい。また、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数またはその割合のみを保存するようにしてもよく、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれに対応する画素データを構成するビット数またはその割合のみを保存するようにしてもよい。
【００６８】
なお、結合したデータは、メインＬＣＤ２７Ｍの１画素のＮＢビットの階調要素データＢ（メイン）、サブＬＣＤの１画素の（１０−ＮＢ）ビットの階調要素データＢ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＧビットの階調要素データＧ（メイン）、サブＬＣＤの１画素の（１０−ＮＧ）ビットの階調要素データＧ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＲビットの階調要素データＲ（メイン）、サブＬＣＤの１画素の（１０−ＮＲ）ビットの階調要素データＲ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＡビットの階調要素データＡ（メイン）、サブＬＣＤの１画素の（１０−ＮＡ）ビットの階調要素データＡ（サブ）を並べたビット列からなるようにしてもよく、この場合において、ＮＢ、ＮＧ、ＮＲ、ＮＡをそれぞれ可変としてもよい。この場合、結合したデータを分離可能とするために、例えば、基本単位画像データを構成する階調要素データＢのうち階調要素データＢ（メイン）を構成するビット数、階調要素データＢ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｂ」用のビット割合データ、基本単位画像データを構成する階調要素データＧのうち階調要素データＧ（メイン）を構成するビット数、階調要素データＧ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｇ」用のビット割合データ、基本単位画像データを構成する階調要素データＲのうち階調要素データＲ（メイン）を構成するビット数、階調要素データＲ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｒ」用のビット割合データ、基本単位画像データを構成する階調要素データＡのうち階調要素データＡ（メイン）を構成するビット数、階調要素データＡ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ａ」用のビット割合データを、ブランク期間対応記憶領域のうちの所定位置に保存するようにする。そして、この保存した各階調要素用のビット割合データを用いて、階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応するデータとサブＬＣＤに対応するデータに分離する。
【００６９】
なお、ＶＲＡＭ７７ａの記憶容量は、メインＬＣＤ２７Ｍの画素数ａと第１サブＬＣＤ２７Ｓ１の画素数ｂと第２サブＬＣＤ２７Ｓ２の画素数ｃとを合計した値（ａ＋ｂ＋ｃ）に基本単位データのビット数ｄを乗算した値（（ａ＋ｂ＋ｃ）×ｄ）より小さくなっている。また、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の各画像の各画素の画素データはメモリ７５から読み出されてＶＲＡＭ７７ａに一時的に記憶されている。
【００７０】
続いて、図３のＶＲＡＭ７７ａに保存された基本単位データがメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に出力されるまでの処理の概要について図４を参照して説明する。ただし、図４（ｂ），（ｃ）は上記のＮが５の場合である。なお、図４（ｂ），（ｃ）において、メインＬＣＤ２７Ｍに対応する各階調要素データには下付け文字「Ｍ」を付し、第１サブＬＣＤ２７Ｓ１に対応する各階調要素データには下付け文字「Ｓ１」を付し、第２サブＬＣＤ２７Ｓ２に対応する各階調要素データには下付け文字「Ｓ２」を付している。
【００７１】
なお、図４（ａ）に示すように、ＶＲＡＭ７７ａの仕様では基本単位データは４０ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは１０ビットからなる。また、メインＬＣＤ２７Ｍの仕様では画素データは３２ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは８ビットからなる。また、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２それぞれの仕様では画素データは２４ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは６ビットからなる。なお、メインＬＣＤ２７Ｍの画素の各階調要素の階調数は２８であり、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれの画素の各階調要素の階調数は２６である。
【００７２】
まず、Ｐ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域に記憶されている基本単位データがメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１に出力されるまでの処理の概要について図４（ｂ）を参照して説明する。
【００７３】
Ｐ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる４０ビットの基本単位データが読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと第１サブＬＣＤ２７Ｓ１に対応する１画素の５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１とを結合したものである。
【００７４】
読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、メインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、第１サブＬＣＤ２７Ｓ１に対応する１画素の５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１とに分離される。分離により得られた５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭはメインＬＣＤ２７Ｍ側の信号経路に出力され、分離により得られた５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は分配先切替側の信号経路に出力される。
【００７５】
分配先切替側の信号経路に出力された５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は、第１サブＬＣＤ２７Ｓ１側の信号経路および第２サブＬＣＤ２７Ｓ２側の信号経路のうちの第１サブＬＣＤ２７Ｓ１側の信号経路に出力される。
【００７６】
メインＬＣＤ２７Ｍ側の信号経路に出力された５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭは、８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトされ、シフトにより得られた８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭがメインＬＣＤ２７Ｍに出力される。
【００７７】
第１サブＬＣＤ２７Ｓ１側の信号経路に出力された５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は、６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１にシフトされ、シフトにより得られた６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１が第１サブＬＣＤ２７Ｓ１に出力される。
【００７８】
続いて、Ｐ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域に記憶されている基本単位データがメインＬＣＤ２７Ｍ、第２サブＬＣＤ２７Ｓ２に出力されるまでの処理の概要について図４（ｃ）を参照して説明する。
【００７９】
Ｐ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である４０ビットの基本単位データ（４０ビットの基本単位データは１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる）が読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと第２サブＬＣＤ２７Ｓ２に対応する１画素の５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とを結合したものである。
【００８０】
読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、メインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、第２サブＬＣＤ２７Ｓ２に対応する１画素の５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とに分離される。分離により得られた５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭはメインＬＣＤ２７Ｍ側の信号経路に出力され、分離により得られた５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は分配先切替側の信号経路に出力される。
【００８１】
分配先切替側の信号経路に出力された５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は、第１サブＬＣＤ２７Ｓ１側の信号経路および第２サブＬＣＤ２７Ｓ２側の信号経路のうちの第２サブＬＣＤ２７Ｓ２側の信号経路に出力される。
【００８２】
メインＬＣＤ２７Ｍ側の信号経路に出力された５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭは、８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトされ、シフトにより得られた８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭがメインＬＣＤ２７Ｍに出力される。
【００８３】
第２サブＬＣＤ２７Ｓ２側の信号経路に出力された５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は、６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２にシフトされ、シフトにより得られた６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２が第２サブＬＣＤ２７Ｓ２に出力される。
【００８４】
続いて、階調要素データのシフト処理の方法について図５を参照して説明する。なお、ここでは、下位ビット側から０ビット目、１ビット目、・・・と記載する。
【００８５】
図５（ａ）はシフト方法の一例を示している。図５（ａ）では、シフト前の５ビットの階調要素データＢに対して、最下位ビットよりもさらに下位ビット側に各ビット値が１である３ビットを付加し、これによってシフト後の８ビットの階調要素データＢを生成する。つまり、シフト前の５ビットの階調要素データＢにおける４ビット目から０ビット目を７ビット目から３ビット目にシフトし、シフト後の２ビット目から０ビット目までの各ビット値を１にし、これによってシフト後の８ビットの階調要素データＢを生成する。
【００８６】
図５（ｂ）はシフト方法の他の例を示している。図５（ｂ）では、シフト前の５ビットの階調要素データＢに対して、３ビット目と２ビット目の間にビット値が１である１ビットを付加し、２ビット目と１ビット目との間にビット値が１である１ビットを付加し、１ビット目と０ビット目との間にビット値が１である１ビットを付加し、これによってシフト後の８ビットの階調要素データＢを生成する。
【００８７】
一般的に記載すると、Ｌビットの階調要素データＢをＭ（Ｌ＜Ｍ）ビットの階調要素データＢにシフトする場合、シフト前のＬビットの階調要素データＢに対して各ビット値が１である（Ｍ−Ｌ）ビットを付加し、これによってシフト後のＭビットの階調要素データＢを生成する。ただし、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを付加する位置は特に限定されるものではない。また、図５（ａ）のように（Ｍ−Ｌ）ビットをまとめて付加したり、図５（ｂ）のように（Ｍ−Ｌ）ビットを分けて付加したりする。ただし、階調要素データＢは色相を表すため、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを上位ビット側に付加すると階調要素「Ｂ」が（Ｍ−Ｌ）ビットの付加により大きな影響を受けてしまう。例えば、上位ビット側にビット値が１の（Ｍ−Ｌ）ビットを付加した場合は薄い色を出せなくなり、上位ビット側にビット値が０の（Ｍ−Ｌ）ビットを付加した場合は濃い色を出せなくなる。このため、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを付加する位置は下位ビット側であることが好ましい。なお、色相を表す階調要素データＧ、Ｒや透明度を表す階調要素データＡに対しても同様である。
【００８８】
一般的に記載すると、Ｌビットの階調要素データＢをＭ（Ｌ＞Ｍ）ビットの階調要素データＢにシフトする場合、シフト前のＬビットの階調要素データＢから（Ｍ−Ｌ）ビットを除去し、これによってシフト後のＭビットの階調要素データＢを生成する。ただし、シフト前のＬビットの階調要素データＢから（Ｍ−Ｌ）ビットを除去する位置は特に限定されるものではない。また、連続する（Ｍ−Ｌ）ビットを除去したり、（Ｍ−Ｌ）ビットを分けて除去したりする。
【００８９】
なお、付加するビットのビット値は１であってもよく、０であってもよく、２ビット以上付加する場合はビット値が０であるビットとビット値が１であるビットとが混在していてもよい。
【００９０】
また、階調要素データＧ、Ｒ、Ａに対しても階調要素データＢと同様のシフトの方法を用いることができる。
【００９１】
図２のＶＤＰ７７はＶＲＡＭ７７ａから４０ビットの基本単位データを読み出し、図７に示すように、メインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力する。
【００９２】
ただし、メインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭの信号波形は、
（１）ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍの１枚の画像の画像データを保存する場合と、
（２）ＶＲＡＭ７７ａに図３を参照して説明したようにメインＬＣＤ２７Ｍの画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の画素データとを結合して保存する場合とで同じである。なお、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データを保存した場合におけるデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭの生成の仕方は既知技術であり、上記（２）の場合にも適用できる。
【００９３】
図２のメモリ７５には、メインＬＣＤ２７Ｍの画素（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）のＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭからなる４Ｎビットの画素データと、第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１からなる４（１０−Ｎ）ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。
【００９４】
また、図２のメモリ７５には、メインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）のＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭとからなる４Ｎビットの画素データと、第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とからなる４（１０−Ｎ）ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。
【００９５】
メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に画像を表示する場合、メモリ７５に記憶されているメインＬＣＤ２７Ｍの画素（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）の画素データと第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（ｉ，ｊ）で示す記憶領域に保存される。また、メモリ７５に記憶されているメインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）の画素データと第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（１２８＋ｉ，ｊ）で示す記憶領域に保存される。
【００９６】
続いて、図４および図５を用いて説明した処理を行う図２の出力回路７９について図６を参照して説明する。
【００９７】
出力回路７９は、図６に示すように、サブＬＣＤ用制御信号生成回路１０１と、解析回路１０２と、分離回路１０３と、分配先切替回路１０４と、シフト回路１０５，１０６，１０７とを備える。
【００９８】
サブＬＣＤ用制御信号生成回路１０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭとデータクロック信号ＤＣＬＫＭとを基に、第１サブＬＣＤ２７Ｓ１用のデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１を生成して第１サブＬＣＤ２７Ｓ１に供給する。また、サブＬＣＤ用制御信号生成回路１０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭとデータクロック信号ＤＣＬＫＭとを基に、第２サブＬＣＤ２７Ｓ２用のデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２を生成して第２サブＬＣＤ２７Ｓ２に供給する。このサブＬＣＤ用制御信号生成回路１０１の詳細については図７を参照して後述する。
【００９９】
なお、第１サブＬＣＤ２７Ｓ１用のデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１が本発明の「制御信号」に相当する。また、第２サブＬＣＤ２７Ｓ２用のデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２が本発明の「制御信号」に相当する。
【０１００】
垂直同期信号ＶＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であると特定した後、水平同期信号ＨＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がラインの先頭（図３における一番左）の記憶領域であり、図３における上から何番目のラインであるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置が何番目のラインの先頭の記憶領域であると特定した後、データクロック信号ＤＣＬＫＭを用いて、ＶＲＡＭ７７ａからのデータの読出位置が特定した番号のラインにおいて図３における左から何番目の基本単位データを保存している記憶領域であるかを特定することができる。
【０１０１】
解析回路１０２は、上記の内容に基づいて、垂直同期信号ＶＳＹＮＣＭ、水平同期信号ＨＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、データの読出位置がＶＲＡＭ７７ａのどの記憶領域であるかを特定する。そして、解析回路１０２は、データの読出位置として特定した記憶領域がＶＲＡＭ７７ａのブランク期間対応記憶領域のうちのビット割合データ記憶位置である場合に、ビット割合データ記憶位置から読み出された基本単位データからビット割合データを取得して分離回路１０３、シフト回路１０５，１０６，１０７に出力する。
【０１０２】
また、解析回路１０２は、データの読出位置として特定した記憶領域が図３のＰ（ｉ、ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）に対応する記憶領域である場合には分配先がシフト回路１０６を示す分配先指示データを分配先切替回路１０４に出力する。一方、解析回路１０２は、データの読出位置として特定した記憶位置が図３のＰ（ｉ、ｊ）（ｉは１２８以上２５５以下の整数、ｊは０以上２５５以下の整数）に対応する記憶領域である場合には分配先がシフト回路１０７を示す分配先指示データを分配先切替回路１０４に出力する。
【０１０３】
分離回路１０３は、解析回路１０２から供給されるビット割合データを基に、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データをメインＬＣＤ２７Ｍに対応する画素データと、第１サブＬＣＤ２７Ｓ１または第２サブＬＣＤ２７Ｓ２に対応する画素データとに分離する。そして、分離回路１０３は、メインＬＣＤ２７Ｍに対応する画素データをシフト回路１０５に出力し、第１サブＬＣＤ２７Ｓ１または第２サブＬＣＤ２７Ｓ２に対応する画素データを分配先切替回路１０４に出力する。
【０１０４】
さらに分離回路１０３について記載する。解析回路１０２から供給されるビット割合データが基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データのビット数の割合がＮ／１０で、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データのビット数の割合が（１０−Ｎ）／１０であるとする。分離回路１０３は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、ビット割合データに基づいて、メインＬＣＤ２７Ｍに対応するＮ（＝１０×（Ｎ／１０））ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、サブＬＣＤに対応する（１０−Ｎ）（＝（１０×（（１０−Ｎ）／１０）））ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳ（第１サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１、第２サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２）とに分離する。そして、分離回路１０３は、Ｎビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭをシフト回路１０５に出力し、（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを分配先切替回路１０４に出力する。
【０１０５】
分配先切替回路１０４は、解析回路１０２からの分配先指示データがシフト回路１０６を示している場合には、分離回路１０３から供給される（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを第１サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１としてシフト回路１０６に出力する。一方、分配先指示データがシフト回路１０７を示している場合には、分配先切替回路１０４は、分離回路１０３から供給される（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを第２サブＬＣＤ２７Ｓ２に対応する（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２としてシフト回路１０７に出力する。
【０１０６】
シフト回路１０５は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データのビット数の割合Ｎ／１０とを乗算して、分離回路１０３から供給される階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭのビット数Ｎを特定する。そして、シフト回路１０５は、分離回路１０３から供給されるＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭを、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトしてメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭに基づく画像表示を行う。
【０１０７】
シフト回路１０６は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうち第１サブＬＣＤ２７Ｓ１に対応する画素データのビット数の割合（１０−Ｎ）／１０とを乗算して、分配先切替回路１０４から供給される階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１のビット数（１０−Ｎ）を特定する。そして、シフト回路１０６は、分配先切替回路１０４から供給される（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１を、第１サブＬＣＤ２７Ｓ１の階調数２６に対応する６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１にシフトして第１サブＬＣＤ２７Ｓ１に出力する。なお、第１サブＬＣＤ２７Ｓ１は、データイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１を用いて、供給された６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１に基づく画像表示を行う。
【０１０８】
シフト回路１０７は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうち第２サブＬＣＤ２７Ｓ２に対応する画素データのビット数の割合（１０−Ｎ）／１０とを乗算して、分配先切替回路１０４から供給される階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２のビット数（１０−Ｎ）を特定する。そして、シフト回路１０７は、分配先切替回路１０４から供給される（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２を、第２サブＬＣＤ２７Ｓ２の階調数２６に対応する６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２にシフトして第２サブＬＣＤ２７Ｓ２に出力する。なお、第２サブＬＣＤ２７Ｓ２は、データイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２を用いて、供給された６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２に基づく画像表示を行う。
【０１０９】
なお、シフト回路１０５，１０６，１０７が本発明の「伸長回路」に相当する。
【０１１０】
続いて、図６のサブＬＣＤ用制御信号生成回路１０１について図７を参照して説明する。
【０１１１】
サブＬＣＤ用制御信号生成回路１０１は、分周回路１１１と、カウンタ回路１１２，１１３とを備える。なお、ＶＤＰ７７はメインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを生成して出力する。
【０１１２】
分周回路１１１は、ＶＤＰ７７から供給されるデータクロック信号ＤＣＬＫＭを分周して、第１サブＬＣＤ用のデータクロック信号ＤＣＬＫＳ１を生成してカウンタ回路１１２に出力する。また、分周回路１１１は、ＶＤＰ７７から供給されるデータクロック信号ＤＣＬＫＭを分周して、第２サブＬＣＤ用のデータクロック信号ＤＣＬＫＳ２を生成してカウンタ回路１１３に出力する。
【０１１３】
カウンタ回路１１２は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングでデータクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアし、データクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始する。
【０１１４】
カウンタ回路１１２は、データクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始すると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、垂直同期信号ＶＳＹＮＣＳ１を生成する。
【０１１５】
カウンタ回路１１２は、カウント値がＶＲＡＭ７７ａの１ライン分の読出期間に相当するデータクロック信号ＤＣＬＫＳ１のカウント値の整数倍（０倍、１倍、２倍、・・・）になる毎に、水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、水平同期信号ＨＳＹＮＣＳ１の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、水平同期信号ＨＳＹＮＣＳ１を生成する。
【０１１６】
カウンタ回路１１２は、水平同期信号ＨＳＹＮＣＳ１の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１２は、データイネーブル信号ＤＥＳ１の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ１を生成する。
【０１１７】
カウンタ回路１１２は、分周回路１１１から供給されたデータクロック信号ＤＣＬＫＳ１と、生成したデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１とを第１サブＬＣＤ２７Ｓ１に出力する。
【０１１８】
カウンタ回路１１３は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングでデータクロック信号ＤＣＬＫＳ２のクロック数のカウント値をクリアし、データクロック信号ＤＣＬＫＳ２のクロック数のカウントを開始する。
【０１１９】
カウンタ回路１１３は、データクロック信号ＤＣＬＫＳ２のクロック数のカウントを開始すると、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、垂直同期信号ＶＳＹＮＣＳ２を生成する。
【０１２０】
カウンタ回路１１３は、カウント値がＶＲＡＭ７７ａの１ライン分の読出期間に相当するデータクロック信号ＤＣＬＫＳ２のカウント値の整数倍（０倍、１倍、２倍、・・・）になる毎に、水平同期信号ＨＳＹＮＣＳ２の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ２の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数になると、水平同期信号ＨＳＹＮＣＳ２の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、水平同期信号ＨＳＹＮＣＳ２を生成する。
【０１２１】
カウンタ回路１１３は、水平同期信号ＨＳＹＮＣＳ２の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２８，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ２の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１３は、データイネーブル信号ＤＥＳ２の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（２５５，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ２の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ２を生成する。
【０１２２】
カウンタ回路１１３は、分周回路１１１から供給されたデータクロック信号ＤＣＬＫＳ２と、生成したデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２とを第２サブＬＣＤ２７Ｓ２に出力する。
【０１２３】
なお、カウンタ回路１１２は下記のようにしてデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１を生成するようにしてもよい。
【０１２４】
カウンタ回路１１２は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングで垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ１を生成する。また、カウンタ回路１１２は、ＶＤＰ７７から供給される水平同期信号ＨＳＹＮＣＭやＤＣＬＫＳ１を基に、メインＬＣＤ２７Ｍの表示ラインが切り替わるタイミングで水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると水平同期信号ＨＳＹＮＣＳ１の信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ１を生成する。また、カウンタ回路１１２は、水平同期信号ＨＳＹＮＣＳ１の立ち上がり回数（ＨｉｇｈレベルからＬｏｗレベルへの遷移回数）をカウントして何番目のラインかを特定して特定した番号のラインがサブＬＣＤ２７Ｓ１の画素データを記憶しているラインである場合、水平同期信号ＨＳＹＮＣＳ１の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１２は、データイネーブル信号ＤＥＳ１の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ１を生成する。
【０１２５】
なお、カウンタ回路１１３もカウンタ回路１１２で変形例として記載した上記のようにしてデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２を生成するようにしてもよい。なお、データイネーブル信号ＤＥＳ２の生成に関して、「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数」は「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２８，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数」に置き換わり、「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数」は「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（２５５，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数」に置き換わる。
【０１２６】
なお、カウンタ回路１１２，１１３の説明において、まずＬｏｗレベルからＨｉｇｈレベルに遷移し、次にＨｉｇｈレベルからＬｏｗレベルに遷移するとしているが、例えば、まずＨｉｇｈレベルからＬｏｗレベルに遷移し、次にＬｏｗレベルからＨｉｇｈレベルに遷移するようにしてもよい。
【０１２７】
したがって上記した第１実施形態によれば、ＶＲＡＭ７７ａは、メインＬＣＤ２７Ｍ用の１枚の画像の画像データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ）用の１枚の画像の画像データとを保存する場合、保存単位となるように、メインＬＣＤ２７Ｍ用の１枚の画像の画素データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画素データとを結合したデータを一画素のデータ（基本単位データ）として保存し、分離回路１０３は、ＶＲＡＭ７７ａから読み出された読出単位である一画素のデータ（基本単位データ）をメインＬＣＤ２７Ｍに対応する画素データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データとに分離する。このため、ＶＲＡＭ７７ａの容量の増大を招くことなくＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画像データとを同時に保存することができ、ＶＲＡＭ７７ａに同時に保存されているメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画像データとを用いて複数の画像を対応するＬＣＤに表示することができる。また、ＶＲＡＭ７７ａに保存した画像を拡大処理することなくＬＣＤに表示するため、ＶＲＡＭ７７ａの解像度以上のＬＣＤに表示することによる画像の画質の低下を抑えることができる。
【０１２８】
また、ＶＤＰ７７は、ＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合と、ＶＲＡＭ７７ａに複数枚の画像の画像データを結合して保存する場合とで、同じ処理を同じ速度で行えばよいので、ＶＲＡＭ７７ａに複数枚の画像の画像データを結合して保存することに起因して高性能のＶＤＰ７７を使用する必要は生じない。
【０１２９】
また、分離回路１０３はビット割合データを用いて分離処理を行うため、同時にＶＲＡＭ７７ａに保存する複数枚の画像の画素データを構成するビット数を調整することができ、これによりメインＬＣＤ２７Ｍ、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の表示画像の画質を演出内容に応じて調整することができる。例えば、メインＬＣＤ２７Ｍに注目させるような映像を出力する演出を行う場合には、基本単位データにおけるメインＬＣＤ２７Ｍに対応する階調要素データのビット数を多くし、基本単位データにおけるサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する階調要素データのビット数を少なくする。また、メインＬＣＤ２７ＭとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）とで一体的な映像を出力する演出を行う場合には、基本単位データにおけるメインＬＣＤ２７Ｍに対応する階調要素データのビット数と基本単位データにおけるサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する階調要素データのビット数とを均等にするようにする。
【０１３０】
また、ＶＲＡＭ７７ａを利用してビット割合データを保存するため、既存のメモリ７５やＶＲＡＭ７７ａの容量の増大を招くことがなく、また、ビット割合データを保存するための新たな記憶デバイスを準備する必要もない。
【０１３１】
また、ＶＲＡＭ７７ａに保存されている画素の画素データの各階調要素のビット数が対応するＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の各階調要素の階調数に対応していない場合でも、ＶＲＡＭ７７ａに保存されている画像の画素データの各階調要素を対応するＬＣＤの各階調要素の階調数に対応したものに変換して当該対応するＬＣＤに当該画像を表示することができる。
【０１３２】
また、画像表示に用いる制御信号（データイネーブル信号、水平同期信号、垂直同期信号、データクロック信号）が異なるＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）が混在している場合であっても、ＶＤＰ７７はメインＬＣＤ２７Ｍ用の制御信号を生成すれば、サブＬＣＤ用制御信号生成回路１０１がサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の制御信号を生成するため、ＶＤＰ７７による画像表示に用いる制御信号の生成の複雑化を招くことがない。
【０１３３】
また、ＶＲＡＭ７７ａに保持されている画素データでは１画素当たりの階調数が犠牲になっているが、メモリ７５に保存した開発画像の画素データをそのまま出力できるため、開発時に２０ビットを前提で画像のデザイン設計をしておけば、ユーザに与える違和感を抑えることができる。
【０１３４】
＜第２実施形態＞
本発明の第２実施形態に係るスロットマシンについて、図８〜図１０を参照して説明する。なお、第１実施形態では、ＶＲＡＭ７７ａに保存される基本単位データはメインＬＣＤ２７Ｍ用の画像を構成する画素の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画像を構成する画素の画素データとを結合したデータである。これに対して、第２実施形態では、ＶＲＡＭ７７ａに保存される基本単位データはメインＬＣＤ２７Ｍ用の一の画像を構成する画素の画素データとメインＬＣＤ２７Ｍ用の他の画像を構成する画素の画素データとを結合したデータである。
【０１３５】
第２実施形態では、図８の保存例に示すように、ＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍ用の一の画像を構成する画素（ｉ，ｊ）の２０ビットの画素データとメインＬＣＤ２７Ｍ用の他の画像を構成する画素（ｉ，ｊ）の２０ビットの画素データとを結合したデータが記憶される。
【０１３６】
結合したデータは、図８の保存例に示すように、一の画像の１画素の５ビットの階調要素データＢＭ（１）、他の画像の１画素の５ビットの階調要素データＢＭ（２）、一の画像の１画素の５ビットの階調要素データＧＭ（１）、他の画像の１画素の５ビットの階調要素データＧＭ（２）、一の画像の１画素の５ビットの階調要素データＲＭ（１）、他の画像の１画素の５ビットの階調要素データＲＭ（２）、一の画像の１画素の５ビットの階調要素データＡＭ（１）、他の画像の１画素の５ビットの階調要素データＡＭ（２）を並べたビット列からなる。
【０１３７】
なお、ＶＲＡＭ７７ａの記憶容量は、メインＬＣＤ２７Ｍの画素数ａを２倍にした値（２×ａ）に基本単位データのビット数ｄを乗算した値（（２×ａ）×ｄ）より小さくなっている。また、メインＬＣＤ２７Ｍの一の画像および他の画像それぞれの各画素の画素データはメモリ７５から読み出されてＶＲＡＭ７７ａに一時的に記憶されている。
【０１３８】
続いて、図８のＶＲＡＭ７７ａに保存された基本単位データがメインＬＣＤ２７Ｍに出力されるまでの処理の概要について図９を参照して説明する。なお、図９において、メインＬＣＤ２７Ｍに対応する一の画素の各階調要素データには下付け文字「Ｍ（１）」を付し、メインＬＣＤ２７Ｍに対応する他の画素の各階調要素データには下付け文字「Ｍ（２）」を付している。
【０１３９】
なお、図９（ａ）に示すように、ＶＲＡＭ７７ａの仕様では基本単位データは４０ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは１０ビットからなる。また、メインＬＣＤ２７Ｍの仕様では画素データは３２ビットからなり、各階調要素データは８ビットからなる。なお、メインＬＣＤ２７Ｍの画素の各階調要素の階調数は２８である。
【０１４０】
図９（ｂ）に示すように、Ｐ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる４０ビットの基本単位データが読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する一の画像の１画素の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）とメインＬＣＤ２７Ｍに対応する他の画像の１画素の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とを結合したものである。
【０１４１】
図９（ｂ）に示すように、読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、一の画像の１画素の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）と、他の画像の１画素の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とに分離される。
【０１４２】
図９（ｂ）に示すように、分離により得られた５ビットの階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）は、８ビットの階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）にシフトされる。
【０１４３】
図９（ｂ）に示すように、分離により得られた５ビットの階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）は、８ビットの階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）にシフトされる。
【０１４４】
階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）を含む２５６×２５６個の画素データにより構成される一の画像の画像データがメインＬＣＤ２７Ｍに出力され、続いて、階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）を含む２５６×２５６個の画素データにより構成される他の画像の画像データがメインＬＣＤ２７Ｍに出力される。
【０１４５】
第２実施形態では、メインＬＣＤ２７Ｍに対応する一の画像の画像データとメインＬＣＤ２７Ｍに対応する他の画像の画像データとを結合してＶＲＡＭ７７ａに保存するようになっている。図１０のＶＤＰ７７は、ＶＲＡＭ７７ａから結合した４０ビットの基本単位データを読み出し、ＶＲＡＭ７７ａの全領域から基本単位データを読み出している間に、メインＬＣＤ２７Ｍに１枚の画像の画像データが保存されている場合と同じようにしてデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力するとともに、切替回路１５４（図１０参照）にシフト回路１５２（図１０参照）からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号を出力する。
【０１４６】
また、ＶＤＰ７７は、ＶＲＡＭ７７ａの全領域から基本単位データを読み出した後、ＶＲＡＭ７７ａから新たに基本単位データを読み出すのを待って、その間に、メインＬＣＤ２７Ｍに１枚の画像の画像データが保存されている場合と同じようにしてデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力するとともに、切替回路１５４（図１０参照）にシフト回路１５３（図１０参照）からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号を出力する。
【０１４７】
図１０のメモリ７５には、メインＬＣＤ２７Ｍ用の一の画像の画素（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）からなる２０ビットの画素データと、メインＬＣＤ２７Ｍ用の他の画像の画素（ｉ，ｊ）の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とからなる２０ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。
【０１４８】
メインＬＣＤ２７Ｍに画像を表示する場合、メモリ７５に記憶されているメインＬＣＤ２７Ｍ用の一の画像の画素（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（ｉ，ｊ）で示す記憶領域に保存される。
【０１４９】
続いて、図９および図５を用いて説明した処理を行う第２実施形態にかかる出力回路７９Ａについて図１０を参照して説明する。
【０１５０】
出力回路７９Ａは、図１０に示すように、分離回路１５１と、シフト回路１５２，１５３と、切替回路１５４とを備える。
【０１５１】
分離回路１５１は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データをメインＬＣＤ２７Ｍ用の一の画像の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素データとに分離し、一の画像の画素データをシフト回路１５２に出力し、他の画像の画素データをシフト回路１５３に出力する。
【０１５２】
さらに分離回路１５１について記載する。分離回路１５１は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、メインＬＣＤ２７Ｍ用の一の画像の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）と、メインＬＣＤ２７Ｍ用の他の画像の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とに分離する。そして、分離回路１５１は、５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）をシフト回路１５２に出力し、５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）をシフト回路１５３に出力する。
【０１５３】
シフト回路１５２は、分離回路１５１から供給される５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）にシフトして切替回路１５４に出力する。
【０１５４】
シフト回路１５３は、分離回路１５１から供給される５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）にシフトして切替回路１５４に出力する。
【０１５５】
なお、シフト回路１５２，１５３が本発明の「伸長回路」に相当する。
【０１５６】
切替回路１５４は、ＶＤＰ７７から供給される切替信号がシフト回路１５２からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号である場合、シフト回路１５２から供給される８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）をメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）に基づく画像表示を行う。
【０１５７】
また、切替回路１５４は、シフト回路１５３から供給される８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）を１枚の画像分保存する。そして、切替回路１５４は、ＶＤＰ７７から供給される切替信号がシフト回路１５３からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号である場合、シフト回路１５３から供給されて保存していた８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）をメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）に基づく画像表示を行う。
【０１５８】
したがって上記した第２実施形態によれば、ＶＲＡＭ７７ａは、メインＬＣＤ２７Ｍ用の一の画像の画像データと、メインＬＣＤ２７Ｍ用の他の画像の画像データとを保存する場合、保存単位となるように、一の画像の画像データと他の画像の画素データとを結合したデータを一画素のデータ（基本単位データ）として保存し、分離回路１５１は、ＶＲＡＭ７７ａから読み出された読出単位である一画素のデータ（基本単位データ）を一の画像の画像データと他の画像の画素データとに分離する。このため、ＶＲＡＭ７７ａの容量の増大を招くことなくＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の一の画像の画像データとメインＬＣＤ２７Ｍ用の他の画像の画像データを同時に保存することができ、ＶＲＡＭ７７ａに同時に保存されている一の画像の画像データと他の画像の画像データとをメインＬＣＤ２７Ｍに表示することができる。
【０１５９】
また、ＶＲＡＭ７７ａに保存されている画素の画素データの各階調要素のビット数がメインＬＣＤ２７Ｍの各階調要素の階調数に対応していない場合でも、ＶＲＡＭ７７ａに保存されている画像の画素データの各階調要素をメインＬＣＤ２７Ｍの各階調要素の階調数に対応したものに変換してメインＬＣＤ２７Ｍに当該画像を表示することができる。
【０１６０】
また、所謂ダブルバッファリングと等価な処理を実現できるため、例えば、ＶＤＰ７７を高速化することなく、また、ＶＲＡＭ７７ａの容量を大きくすることなく、フレームレートを上げることができる。
【０１６１】
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行うことが可能である。
【０１６２】
例えば、第１実施形態では、メモリ７５にメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合したデータを保存するようにしているが、これに限定されるものではない。例えば、メモリ７５にメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合せずに保存し、結合されずにメモリ７５に保存されているメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとをそれぞれメモリ７５から読み出して、読み出したメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合してＶＲＡＭ７７ａに保存するようにしてもよい。
【０１６３】
また、第２実施形態でも同様に、メモリ７５にはメインＬＣＤ２７Ｍ用の一の画像の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素データとを結合せずに保存し、結合されずにメモリ７５に保存されている一の画像の画素データと他の画像の画素データとをそれぞれメモリ７５から読み出して、読み出した一の画像の画素データと他の画像の画素データとを結合してＶＲＡＭ７７ａに保存するようにしてもよい。
【０１６４】
また、第１実施形態および第２実施形態では、基本単位データは２枚の画像の画素データを結合したものであるが、３枚以上の画像の画素データを結合したものであってもよい。
【０１６５】
また、画素を構成する階調要素は「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」としたが、これに限定されるものではない。
【０１６６】
また、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていてもよい。また、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち他の階調要素の階調要素データを構成するビット数の割合と異なっており、基本単位データを構成するサブＬＣＤに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するサブＬＣＤに対応する画素データのうち他の階調要素の階調要素データを構成するビット数の割合と異なっていてもよい。なお、基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応する階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、サブＬＣＤに対応する階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳとにそれぞれ分離することができるように、階調要素毎に基本単位データを構成する階調要素データのうちメインＬＣＤ２７Ｍに対応する階調要素データのビット数の割合とサブＬＣＤに対応する階調要素データのビット数の割合をそれぞれ示すビット割合データを例えばブランク期間対応記憶領域に保存するようにし、このビット割合データを用いて分離処理を行うようにしてもよい。これによれば、画像の種類に応じてビット数の割り当てを調整することにより、画像の種類に応じたメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の表示能力を有効に活用することができる。
【０１６７】
例えば、メインＬＣＤ２７Ｍにフルカラーの画像を表示し、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２にグレースケールの画像を表示する場合には、例えばＶＲＡＭ７７ａに保存される基本単位データを次のようなものにする。各階調要素データＢ、Ｇ、Ｒの１０ビットのうち、各階調要素データＢＭ、ＧＭ、ＲＭに８ビットを割り当て、各階調要素データＢＳ、ＧＳ、ＲＳに２ビットを割り当て、階調要素データＡの１０ビットのうち、階調要素データＡＭに２ビットを割り当て、階調要素データＡＳに８ビットを割り当てる。
【０１６８】
また、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ（図１２参照）用の１枚の画像の画像データおよびサブＬＣＤ２７Ｓ（図１２参照）用の１枚の画像の画像データを保存する場合、図１１に示すように、メインＬＣＤ２７Ｍ用の１枚の画像の画像データをＶＲＡＭ７７ａのメイン画像データ記憶領域に保存し、サブＬＣＤ２７Ｓ用の１枚の画像の画像データをＶＲＡＭ７７ａのメイン画像データ記憶領域以外の記憶領域（メインＬＣＤ２７Ｍのブランク期間に対応する記憶領域：ブランク期間対応記憶領域）に保存するようにしてもよい。
【０１６９】
この場合、メインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データは、図１１に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。また、サブＬＣＤ２７Ｓ用の１枚の画像を構成する複数個の画素の画素データは、図１１に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。
【０１７０】
図１１に示すＶＲＡＭ７７ａに保存されたメインＬＣＤ２７Ｍ、サブＬＣＤ２７Ｓそれぞれの１枚の画像の画像データをメインＬＣＤ２７Ｍ、サブＬＣＤ２７Ｓに出力する出力回路７９Ｂは、図１２に示すように、サブＬＣＤ用制御信号生成回路２０１、切替制御回路２０２と、切替回路２０３と、シフト回路２０４，２０５とを備える。
【０１７１】
なお、ＶＤＰ７７はＶＲＡＭ７７ａから読出単位である４０ビットの基本単位データを読み出して切替回路２０３に出力するとともに、メインＬＣＤ２７Ｍにデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力する。また、ＶＤＰ７７は垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭをサブＬＣＤ用制御信号生成回路２０１と切替制御回路２０２とに出力する。
【０１７２】
サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＭを分周してデータクロック信号ＤＣＬＫＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングで垂直同期信号ＶＳＹＮＣＳの信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳのクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳのクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳのクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳの信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＳのクロック数がサブＬＣＤ２７Ｓの各ラインに対応して水平同期信号ＨＳＹＮＣＳの反転用に予め定められている数になると水平同期信号ＨＳＹＮＣＳの信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへ遷移）後のデータクロック信号ＤＣＬＫＳのクロック数が予め定められた数になると、水平同期信号ＨＳＹＮＣＳの信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＳのクロック数が、ＶＲＡＭ７７ａからの基本単位データの読出位置がサブＬＣＤ２７Ｓの各ラインの先頭の画素データの記憶領域となる予め定められている数になるとデータイネーブル信号ＤＥＳの信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とし、ＶＲＡＭ７７ａからの基本単位データの読出位置がサブＬＣＤ２７Ｓの各ラインの最後の画素データの記憶領域の次の記憶領域となる予め定められている数になるとデータイネーブル信号ＤＥＳの信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）、データイネーブル信号ＤＥＳを生成する。サブＬＣＤ用制御信号生成回路２０１は、このように生成したサブＬＣＤ２７Ｓ用のデータイネーブル信号ＤＥＳ、水平同期信号ＨＳＹＮＣＳ、垂直同期信号ＶＳＹＮＣＳ、データクロック信号ＤＣＬＫＳをサブＬＣＤ２７Ｓに出力する。
【０１７３】
垂直同期信号ＶＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であると特定した後、水平同期信号ＨＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がラインの先頭の記憶領域で何番目のラインであるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置が何番目のラインの先頭の記憶領域であると特定した後、データクロック信号ＤＣＬＫＭを用いて、ＶＲＡＭ７７ａからのデータの読出位置が特定した番号のラインにおいて何番目の基本単位データを保存している記憶領域であるかを特定することができる。
【０１７４】
切替制御回路２０２は、上記の内容に基づいて、垂直同期信号ＶＳＹＮＣＭ、水平同期信号ＨＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、データの読出位置がＶＲＡＭ７７ａのどの記憶領域であるかを特定する。そして、切替制御回路２０２は、データの読出位置として特定した記憶領域がＶＲＡＭ７７ａのメイン画像データ記憶領域である場合には分配先がシフト回路２０４を示す分配先指示データを切替回路２０３に出力し、ＶＲＡＭ７７ａのブランク期間対応記憶領域のうちのサブＬＣＤ２７Ｓに対応した画素データを記憶している記憶領域である場合には分配先がシフト回路２０５を示す分配先指示データを切替回路２０３に出力する。
【０１７５】
切替回路２０３は、切替制御回路２０２からの分配先指示データがシフト回路２０４を示している場合には、ＶＲＡＭ７７ａから読み出された４０ビットの基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応する１０ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）としてシフト回路２０４に出力する。一方、切替制御回路２０２からの分配先指示データがシフト回路２０５を示している場合には、切替回路２０３は、ＶＲＡＭ７７ａから読み出された４０ビットの基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡをサブＬＣＤ２７Ｓに対応する１０ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）としてシフト回路２０５に出力する。
【０１７６】
シフト回路２０４は、１０ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）にシフトしてメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、ＶＤＰ７７から供給されるデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）に基づく画像表示を行う。
【０１７７】
シフト回路２０５は、１０ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）を、サブＬＣＤ２７Ｓの階調数２６に対応する６ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）にシフトしてサブＬＣＤ２７Ｓに出力する。なお、サブＬＣＤ２７Ｓは、サブＬＣＤ用制御信号生成回路２０１から供給されるデータイネーブル信号ＤＥＳ、水平同期信号ＨＳＹＮＣＳ、垂直同期信号ＶＳＹＮＣＳ、データクロック信号ＤＣＬＫＳを用いて、供給された６ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）に基づく画像表示を行う。
【０１７８】
この変形例によれば、ＶＲＡＭ７７ａのブランク期間対応記憶領域にサブＬＣＤ２７Ｓ用の１枚の画像の画像データを記憶する。これにより、メインＬＣＤ２７Ｍ用の１枚の画像の画像データを保存するためのＶＲＡＭ７７ａの他に、サブＬＣＤ２７Ｓ用の１枚の画像の画像データを保存するためのＶＲＡＭを新たに備える必要がなく、ＶＲＡＭ７７ａの容量を増大させることなくメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ２７Ｓ用の１枚の画像の画像データとを同時に保存することができる。
【０１７９】
また、図１３、図１４に示すように、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データをメイン画像データ記憶領域に保存し、ＶＤＰ７７はメインＬＣＤ２７Ｍのブランク期間ではメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行うようにしてもよい。
【０１８０】
この場合、メインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データは、図１３に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。なお、ＶＲＡＭ７７ａのブランク期間対応記憶領域には画素データが保存されていない。
【０１８１】
図１４に示すように、ＶＤＰ７７は、データイネーブル（ＤＥ）端子、同期信号（Ｓｙｎｃ）端子、データ出力用等のＡ端子，Ｂ端子，Ｃ端子を備えている。ただし、同期信号（Ｓｙｎｃ）端子としては水平同期信号ＨＳＹＮＣＭ用の水平同期信号端子と垂直同期信号ＶＳＹＮＣＭ用の水平同期信号端子とがある。なお、図１４には図示していないが、ＶＤＰ７７にはデータクロック（ＤＣＬＫ）端子（不図示）が備えられている。
【０１８２】
図１４のＬＣＤバスは、ＶＤＰ７７がメインＬＣＤ２７Ｍにデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを供給したり、メインＬＣＤ２７ＭにＶＲＡＭ７７ａに保存されている画像データを供給したりするために用いるバスである。また、ＣＰＵバスは、ＣＰＵ７１がデバイスとの間でデータを送受信するために用いるバスである。このＣＰＵバスは、メインＬＣＤ２７Ｍのブランク期間においてＶＤＰ７７がメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行うためにも利用される。
【０１８３】
ＤＥ端子、Ｓｙｎｃ端子はＬＣＤバスに接続されているが、ＣＰＵバスには直接されておらず、スイッチ等を介しても接続されていない。なお、ＤＣＬＫ端子もＬＣＤバスに接続されているが、ＣＰＵバスには直接されておらず、スイッチ等を介しても接続されていない。また、データ出力用等のＡ，Ｂ，Ｃ端子は、ＬＣＤバスに接続されているとともに、スイッチＳＷ１，ＳＷ２，ＳＷ３を介してＣＰＵバスに接続されている。
【０１８４】
ＶＤＰ７７は、ＶＲＡＭ７７ａから基本単位データとしてメインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データを読み出している期間では、レジスタの値を図１４（ｂ）の値にして、スイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態にする。
【０１８５】
一方、ＶＤＰ７７は、メインＬＣＤ２７Ｍのブランク期間では、レジスタの値を図１４（ｃ）の値にして、スイッチＳＷ１，ＳＷ２，ＳＷ３をオン状態にする。オン状態となったスイッチＳＷ１，ＳＷ２，ＳＷ３を介してＡ，Ｂ，Ｃ端子がＣＰＵバスに接続され、ＶＤＰ７７は、Ａ，Ｂ，Ｃ端子を介してメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行い、例えばメインＬＣＤ２７Ｍ以外のデバイスの制御を行う。なお、メインＬＣＤ２７Ｍのブランク期間において、メインＬＣＤ２７Ｍ以外のデバイス用のデータがＡ端子，Ｂ端子，Ｃ端子から出力されてＬＣＤバスを介してメインＬＣＤ２７Ｍに供給されることになるが、データの無効に対応するデータイネーブル信号ＤＥＭもＤＥ端子から出力されてＬＣＤバスを介してメインＬＣＤ２７Ｍに供給される。このため、メインＬＣＤ２７ＭがメインＬＣＤ２７Ｍ以外のデバイス用のデータを用いて画像表示を行うことはない。
【０１８６】
この変形例によれば、メインＬＣＤ２７Ｍのブランク期間以外ではＶＤＰ７７をメインＬＣＤ２７Ｍ以外のデバイスの制御等に利用する。このため、例えば、サブＣＰＵ７１の処理の一部をＶＤＰ７７に代替させるなどＶＤＰ７７を有効に活用することができ、これによってサブＣＰＵ７１の処理負担の軽減を図ることができたり、サブＣＰＵ７１とＶＤＰ７７とを協働させることによりサブＣＰＵ７１単体では困難な処理を行うことができたりする。
【０１８７】
また、上記実施形態や上記変形例等の内容を適宜組み合わせることができる。
【０１８８】
本発明は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機に適用することができる。
【符号の説明】
【０１８９】
１…スロットマシン
７７…ＶＤＰ
７７ａ…ＶＲＡＭ
１０３，１５１…分離回路
１０５，１０６，１０７，１５２，１５３，２０４，２０５…シフト回路
１０１，２０１…サブＬＣＤ用制御信号生成回路
【図１】
2018196566.tif 000003
【図２】
2018196566.tif 000004
【図３】
2018196566.tif 000005
【図４】
2018196566.tif 000006
【図５】
2018196566.tif 000007
【図６】
2018196566.tif 000008
【図７】
2018196566.tif 000009
【図８】
2018196566.tif 000010
【図９】
2018196566.tif 000011
【図１０】
2018196566.tif 000012
【図１１】
2018196566.tif 000013
【図１２】
2018196566.tif 000014
【図１３】
2018196566.tif 000015
【図１４】
2018196566.tif 000016
【手続補正書】
【提出日】平成30年4月9日(2018.4.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記目的を達成するために、本発明にかかる一の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データを保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを、前記ビット割合データに基づいて、前記複数個の画素データに分離する前記分離処理を行うことを特徴としている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、分離手段はビット割合データを用いて分離処理を行うため、同時にフレームバッファメモリに保存する複数枚の画像の画素データを構成するビット数を調整することができ、例えば一部の画像の画素データを構成するビット数を他の画像の画素データを構成するビット数より多くするなど複数枚の画像の表示に多様性を持たせることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、既存の記憶デバイスの容量の増大を招くことがなく、また、ビット割合データを保存するための新たな記憶デバイスを準備する必要もない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本発明にかかる他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、前記画素データは複数の階調要素の階調要素データを含み、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがあることを特徴としている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、画像の種類に応じてビット数の割り当てを調整することにより、画像の種類に応じた表示装置の表示能力を有効に活用することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、本発明にかかるさらに他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と、前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行うことを特徴としている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、フレームバッファメモリに保存されている画像の画素データの各階調要素のビット数が表示装置の各階調要素の階調数に対応していない場合でも、フレームバッファメモリに保存されている画像の画素データの各階調要素を表示装置の各階調要素の階調数に対応したものに変換して当該表示装置に当該画像を表示することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、本発明にかかるさらに他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、前記遊技機は、前記プロセッサから出力される前記第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備えることを特徴としている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、プロセッサにより複数枚の画像のうちの一部に対応する表示装置の表示制御を行うことにより、複数枚の画像のうちの残りの部分に対応する表示装置の表示制御も行うことができるため、表示制御を簡素化することができる。
【手続補正１４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データを保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを、前記ビット割合データに基づいて、前記複数個の画素データに分離する前記分離処理を行う
ことを特徴とする遊技機。
【請求項２】
複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、
前記画素データは複数の階調要素の階調要素データを含み、
前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがある
ことを特徴とする遊技機。
【請求項３】
複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と、
前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行う
ことを特徴とする遊技機。
【請求項４】
複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、
前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、
前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、
前記遊技機は、
前記プロセッサから出力される前記第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備える
ことを特徴とする遊技機。