(57)【要約】【課題】チョッパ回路を備える電源装置において、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれることで発生するジッタについてその量を低減する。【解決手段】電源装置のチョッパ部を複数の降圧チョッパ回路を並列接続し、各降圧チョッパ回路を互いに位相がずれたゲート信号によって多相制御することによって、降圧チョッパ回路の出力信号が変更される周期を短縮し、この周期を短縮することによって、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれることにより発生するジッタの量を低減する。ゲート信号の相数は降圧チョッパ回路の相数と同数であり、ゲート信号生成部の制御は、制御部のフィードバック制御と非同期の制御であり、ゲート信号の生成時点（サンプリング点）は、制御部が制御量を算出する算出時点後の生成時点(サンプリング点)である。【選択図】図１
2018107886.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧を可変とする電源装置であって、
複数の相の降圧チョッパ回路が並列接続された多相のチョッパ部と、
前記チョッパ部の出力のフィードバック信号、及び指令信号によって前記チョッパ部を制御する制御量を算出する制御部と、
前記制御量に基づいて前記各相の降圧チョッパ回路が備えるスイッチング素子のオン／オフ動作を互いに位相をずらして多相制御するゲート信号を生成するゲート信号生成部とを備え、
前記ゲート信号の相数は、前記降圧チョッパ回路の相数と同数であり、
前記ゲート信号生成部において、
前記ゲート信号の生成と同期で前記指令信号とは非同期のサンプリングによって、相毎に同一のサンプリング周期でゲート信号を生成し、
前記ゲート信号の生成時点であるサンプリング点は、前記制御部が制御量を算出する算出時点後のサンプリング点であることを特徴とする、電源装置。
【請求項２】
前記ゲート信号生成部は、
前記制御量に応じたパルス幅のゲート信号を相毎に生成するパルス幅変調部と、
各相のゲート信号間において、互いの位相を、前記サンプリング周期を相数で除した位相差分だけずらす位相調整を行う位相調整部と、
を備えることを特徴とする、請求項１に記載の電源装置。
【請求項３】
前記ゲート信号生成部は、前記位相調整部で位相調整した各相のキャリア信号を用いて、前記パルス幅変調部により前記制御量に応じたパルス幅を有する各相のゲート信号を生成する構成であり、
前記制御量を、各相について前記サンプリング周期を相数で除した位相差分だけ順に移相する移相部を備え、
前記位相調整部は、前記各相について、前記サンプリング周期を相数で除した位相差分だけ互いに位相がずれたキャリア信号を生成し、
前記パルス幅変調部は、前記制御量と前記各相のキャリア信号との振幅比較に基づいてゲート信号を生成することを特徴とする、請求項２に記載の電源装置。
【請求項４】
前記ゲート信号生成部は、前記パルス幅変調部により生成した前記制御量に応じたパルス幅を有する各相のゲート信号を、前記位相調整部により位相調整する構成であり、
前記パルス幅変調部は、前記制御量とキャリア信号との比較に基づいてゲート信号を生成し、
前記位相調整部は、前記パルス幅変調部で生成したゲート信号を、前記サンプリング周期を相数で除した位相差分だけ互いに位相をずらして各相のゲート信号を生成することを特徴とする、請求項２に記載の電源装置。
【請求項５】
並列接続された複数の降圧チョッパ回路からなる多相のチョッパ部のフィードバック制御により指令信号に基づいて出力電圧を可変とする電源装置の制御方法であって、
前記フィードバック制御の制御量に基づいて、前記各相の降圧チョッパ回路が備えるスイッチング素子のオン／オフ動作を互いに位相をずらして多相制御するゲート信号を相毎に同一のサンプリング周期で行うサンプリングによって生成するゲート信号生成工程を有し、
前記ゲート信号生成工程は、
前記制御量に応じたパルス幅のゲート信号を相毎に生成するパルス幅変調工程と、
各相のゲート信号間において、互いの位相を、前記サンプリング周期を相数で除した位相差分だけずらす位相調整を行う位相調整工程と、
を備え
前記サンプリングは、前記ゲート信号の生成と同期で、前記指令信号とは非同期であることを特徴とする、電源装置の制御方法。
【請求項６】
前記ゲート信号生成工程は、前記位相調整工程で位相調整した各相のキャリア信号を用いて、前記パルス幅変調工程により前記制御量に応じたパルス幅を有する各相のゲート信号を生成する工程であり、
前記制御量を、各相について前記サンプリング周期を相数で除した位相差分だけ順に移相する移相工程を備え、
前記位相調整工程は、前記各相について、前記サンプリング周期を相数で除した位相差分だけ互いに位相がずれたキャリア信号を生成し、
前記パルス幅変調工程は、前記制御量と前記各相のキャリア信号との振幅比較に基づいてゲート信号を生成することを特徴とする、請求項５に記載の電源装置の制御方法。
【請求項７】
前記ゲート信号生成工程は、前記パルス幅変調工程により生成した前記制御量に応じたパルス幅を有する各相のゲート信号を、前記位相調整工程により位相調整する工程であり、
前記パルス幅変調工程は、各相の前記制御量と同一のキャリア信号との比較に基づいて各相のゲート信号を生成し、
前記位相調整工程は、前記パルス幅変調工程で生成した各相のゲート信号を、前記サンプリング周期を相数で除した位相差分だけ互いに位相をずらすことを特徴とする、請求項５に記載の電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、電源装置、及び電源装置の制御方法に関する。
【背景技術】
【０００２】
チョッパ回路が備える半導体スイッチング素子のスイッチング動作によって入力電圧を所定電圧に昇圧あるいは降圧して出力する電源装置が知られている。このチョッパ回路を複数並列接続し、各チョッパ回路のスイッチング素子をオンオフするタイミングをずらした並列多重チョッパ装置が知られている。
【０００３】
この並列多重チョッパ装置は、チョッパ装置のリアクトルと容量性負荷との間のＬＣ共振を抑制するために共振抑制制御が行われるが、電流検出遅延によって電流応答速度が低下し、共振抑制制御が困難となる。
【０００４】
一方、スイッチング動作による出力電圧はパルス波形となるため、電流検出波形には電流リップルが含まれる。
【０００５】
この電流検出波形の電流リップルの影響を低減させるために、出力電流のサンプリング検出、及び電流制御周期をＰＷＭキャリア信号と同期させることが行われる。しかしながら、ＰＷＭキャリア信号に同期したタイミングで電流を検出すると、最低でもＰＷＭキャリア信号の１周期分の電流検出遅延が生じ、電流検出遅延による電流応答速度の低下によって共振抑制制御が困難となる。
【０００６】
この電流リップルの影響を少なくするために、各チョッパ回路の出力電流のサンプリング値を移動平均した値を検出電流として電流制御を行い、この電流制御で算出した電圧指令と、３６０度をチョッパ回路の台数で除算した値を位相差とした各チョッパ回路のＰＷＭキャリア信号とを比較してゲート指令を出力し、サンプリング間隔をＰＷＭキャリア信号と同期させる並列多重チョッパ装置が提案されている（文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１６１２２２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１４はパルス幅変調部（ＰＷＭ制御）によるチョッパ回路の回路構成を説明するための図である。図１４に示すチョッパ回路は単相チョッパの回路構成であり、スイッチング素子Ｓ１，Ｓ２をゲート信号（Gate1及びGate2）でオン／オフ制御することによってＰＷＭ制御を行う。ゲート信号(Gate1及びGate2)は、一般的に、三角波(Triangle or Sawtooth)と制御量(ＭＶ)を比較器(Comparator)で比較して生成する。
【０００９】
制御量（ＭＶ）は、チョッパ回路を含む制御回路の主回路（Controller）において、指令信号（Ｖref）とフィードバックされた出力信号（出力電圧Ｖout、インダクタンス電流ｉL、又はキャパシタ電流ｉC）との差分に基づいて形成される。スイッチング周波数を固定とするＰＷＭ制御では、主回路のフィードバック制御によって生成した制御量に基づいて、比較器(Comparator)によってゲート信号(Gate1及びGate2)を生成する。制御量の生成、及びゲート信号の生成は所定の周期で行われる。ゲート信号は生成時点（以下、サンプリング点とする）毎に生成されるため、次のゲート信号の生成は次のサンプリング点においてその時点で算出されている制御量に基づいて行われる。そのため、固定ＰＷＭ制御では、隣り合うサンプリング点間の区間においてゲート信号のデューティーは固定される。
【００１０】
固定ＰＷＭ制御では、ゲート信号を生成するサンプリング点は固定されているのに対して、主回路による制御量の生成タイミングは指令信号の変更時点に依存して変動する。そのため、チョッパ回路のパルス幅変調（ＰＷＭ）制御による電圧可変制御では、指令信号が発生するタイミングが変動し、ゲート信号生成回路の生成時点であるサンプリング点に対して、前の時点あるいは後の時点に時点が変動すると、ゲート信号生成部で生成されるゲート信号の立ち上がりに１周期分の位相ずれ（以下、ジッタとする）が生じる。
【００１１】
図１５は単相チョッパ回路で発生するジッタを説明するための図であり、通常の単相ＰＷＭ制御を行う降圧チョッパによってＨｉｇｈ／Ｌｏｗのパルス運転をした場合のタイミングチャート例を示している。
【００１２】
図１５（ａ）、（ｂ）は、電圧指令Ｖref及び出力電圧Ｖout、キャリア信号の三角波信号（triangle）及び制御量（ＭＶ）、ゲート信号（Gate1, Gate2）、インダクタンス電流ｉLを示し、図１５（ｃ）は電圧指令Ｖref及び出力電圧Ｖout、キャリア信号の三角波信号（triangle）及び制御量（ＭＶ）、インダクタンス電流ｉLを示している。
【００１３】
図１５（ａ）は、サンプリング点ｋの直前の時点において、指令信号（指令電圧Ｖref）が変更された状態を示している。この場合には、例えば、指令電圧(Ｖref)がサンプリング点ｋよりも前の時点でＬｏｗ状態からＨｉｇｈ状態に変動すると、サンプリング点ｋにおいて制御量ＭＶは即時に更新される。そのため、サンプリング点ｋと次のサンプリング点（ｋ＋１）との間の区間においてゲート信号（Gate1及びGate2）のデューティー（Duty）が更新される。
【００１４】
一方、図１５（ｂ）は、サンプリング点ｋの直後の時点において、指令信号（指令電圧Ｖref）が変更された状態を示している。この場合には、指令電圧(Ｖref)がサンプリング点ｋよりも後の時点でＬｏｗ状態からＨｉｇｈ状態に変動すると、次のサンプリング点（ｋ＋１）で制御量ＭＶの更新がなされる。そのため、１周期遅れたサンプリング点（ｋ＋１）と次のサンプリング点（ｋ＋２）との間の区間においてゲート信号（Gate1及びGate2）のデューティー（Duty）が更新される。このため、指令電圧(Ｖref)がＬｏｗ状態からＨｉｇｈ状態又はＨｉｇｈ状態からＬｏｗ状態に急変した場合、デューティー（Duty）の変更が最大で１周期分だけ位相が遅れる。
【００１５】
図１５（ｃ）は、図１５（ａ），（ｂ）に示された２つの状態を合わせて示し、出力電圧Ｖoutに１周期分のジッタが発生していることを示している。
【００１６】
このデューティー変更の位相遅れは出力電圧の制御に影響し、出力電圧の位相遅れとして表れる。このように、最大１周期の位相遅れは出力電圧可変制御時(High/Lowパルス)の出力電圧の立ち上がりおよび立下りのジッタとなる。
【００１７】
このジッタは、半導体製造装置などではプラズマ品質(再現性)の問題となる。従来は制御の応答性を向上するために、スイッチング周波数の高周波化で対応してきたが、高周波化による高速化はスイッチング素子の速度や損失耐量の点で制約を受けるため、高周波化には限界がある。
【００１８】
また、従来の電源装置において、主回路だけを三相インターリーブ構成として、制御量を更新するタイミング、及びゲート信号を生成するサンプリング点を単相チョッパと同じとする構成が提案されているが、やはり最大１周期分のジッタが生じる。
【００１９】
なお、特許文献１の並列多重チョッパ装置は、出力信号を検出するタイミングとゲート信号を生成するＰＷＭキャリア信号とを同期させることによって、移動平均を用いることによって電流検出の遅延を低減することが記載されると共に、ゲート信号の生成において、各チョッパ回路のＰＷＭキャリア信号を、３６０度をチョッパ回路の台数で除算した値の位相差だけずらすことが示されている。
【００２０】
しかしながら、特許文献１で示される並列多重チョッパ装置は、出力信号の検出とＰＷＭ信号のピーク値とを同期させ、ＰＷＭ信号のピーク値の時点における指令信号（電流指令）を用いて制御を行う構成であるため、常に、指令信号が発生するタイミングとゲート信号を生成する時点であるサンプリング点とは一致する。したがって、特許文献１の構成においては、指令信号とゲート信号とのタイミングは常に一致しているため、ゲート信号の立ち上がりのジッタは構成上から発生しない。また、ジッタについても何ら示唆していない。
【００２１】
本発明は前記した従来の問題点を解決し、チョッパ回路を備える電源装置において、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれることで発生するジッタについてその量を低減することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、電源装置のチョッパ部を複数の降圧チョッパ回路を並列接続し、各降圧チョッパ回路を互いに位相がずれたゲート信号によって多相制御することによって、降圧チョッパ回路の出力信号が変更される周期を短縮し、この周期を短縮することによって、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれることにより発生するジッタの量を低減する。
【００２３】
本発明は、電源装置の態様と電源装置の制御方法の態様とを備える。
【００２４】
（電源装置の態様）
本発明の電源装置は出力電圧を可変とする電源装置であり、
（ａ）複数の相の降圧チョッパ回路が並列接続された多相のチョッパ部
（ｂ）チョッパ部の出力のフィードバック信号、及び指令信号によってチョッパ部を制御する制御量を算出する制御部
（ｃ）制御量に基づいて各相の降圧チョッパ回路が備えるスイッチング素子のオン／オフ動作を互いに位相をずらして多相制御するゲート信号を生成するゲート信号生成部
とを備える。
【００２５】
ゲート信号及びゲート信号生成部は、以下の特徴を有している。
（ｄ）ゲート信号の相数は、降圧チョッパ回路の相数と同数である。
（ｅ）ゲート信号生成部において、
(e1)ゲート信号の生成と同期で、指令信号とは非同期のサンプリングによって、相毎に同一のサンプリング周期でゲート信号を生成する。
(e2)ゲート信号の生成時点であるサンプリング点は、制御部が制御量を算出する算出時点後のサンプリング点である。
【００２６】
本発明の電源装置は、多相制御において、ゲート信号の相数と降圧チョッパ回路の相数とを同数とすることによってチョッパ部の出力信号が変更される周期を短縮する。チョッパ部の出力信号の変更周期は、単相制御、及び多相制御の各降圧チョッパ回路における出力信号の変更周期よりも短縮されるため、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれたとしても、このずれによって発生するジッタの量を最大でも短縮した変更周期内に抑えることができる。
【００２７】
ゲート信号生成部は、パルス幅変調部、及び位相調整部を備える。
位相調整部は、各相のゲート信号間において、互いの位相を、サンプリング周期を相数で除した位相差分だけずらす位相調整を行い、パルス幅変調部は、制御量に応じたパルス幅のゲート信号を相毎に生成する。
【００２８】
本発明による複数の降圧チョッパ回路の多相制御は、各降圧チョッパ回路を互いに位相がずれた複数の相で制御を行う必要があるため、パルス幅変調部は、制御量に応じたパルス幅のゲート信号を相毎に生成すると共に、位相調整部によって、各相ゲート信号の互いの位相を、サンプリング周期を相数で除した位相差分だけずらす。さらに、パルス幅変調部によるゲート信号の生成において、制御量を生成される各相のゲート信号の位相に合わせるために、移相部によって制御量をゲート信号の位相差分ずらす。
【００２９】
ゲート信号生成部は複数の形態とすることができる。
（ゲート信号生成部の第１の形態）
ゲート信号生成部の第１の形態は、位相調整部で位相調整した各相のキャリア信号を用いて、パルス幅変調部により前記制御量に応じたパルス幅を有する各相のゲート信号を生成する構成であり、位相調整部及びパルス幅変調部に加えて、制御量を、各相について前記サンプリング周期を相数で除した位相差分だけ順に移相する移相部を備える。
【００３０】
位相調整部は、各相について、サンプリング周期を相数で除した位相差分だけ互いに位相がずれたキャリア信号を生成する。パルス幅変調部は、制御量と前記各相のキャリア信号との振幅比較に基づいてゲート信号を生成する。
【００３１】
（ゲート信号生成部の第２の形態）
ゲート信号生成部の第２の形態は、パルス幅変調部により生成した制御量に応じたパルス幅を有する各相のゲート信号を、位相調整部により位相調整を行う構成である。
【００３２】
パルス幅変調部は、各相の前記制御量と同一のキャリア信号との比較に基づいて各相のゲート信号を生成する。位相調整部は、パルス幅変調部で生成した各相のゲート信号を、サンプリング周期を相数で除した位相差分だけ互いに位相をずらす。
【００３３】
（電源装置の制御方法の態様）
本発明の電源装置の制御方法は、並列接続された複数相の降圧チョッパ回路からなる多相のチョッパ部のフィードバック制御により出力電圧を可変とする電源装置の制御方法であり、フィードバック制御の制御量に基づいて、各相の降圧チョッパ回路が備えるスイッチング素子のオン／オフ動作を制御するゲート信号を相毎に同一のサンプリング周期で行うサンプリングによって生成するゲート信号生成工程を備える。
【００３４】
ゲート信号生成工程は、
（ａ）制御量に応じたパルス幅のゲート信号を相毎に生成するパルス幅変調工程
（ｂ）各相のゲート信号間において、互いの位相を、前記サンプリング周期を相数で除した位相差分だけずらす位相調整を行う位相調整工程
の各工程を備える。
（ｃ）サンプリングは、ゲート信号の生成と同期で、指令信号とは非同期である。
【００３５】
本発明の電源装置の制御方法は、多相制御において、ゲート信号の相数と降圧チョッパ回路の相数とを同数にすることによってチョッパ部の出力信号が変更される周期を短縮する。チョッパ部の出力信号の変更周期を、単相制御、及び多相制御の各降圧チョッパ回路における出力信号の変更周期よりも短縮することによって、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれたとしても、このずれによって発生するジッタの量を最大でも短縮した変更周期内に抑えることができる。
【００３６】
ゲート信号生成工程は、パルス幅変調工程、及び位相調整工程を備える。パルス幅変調工程は、制御量に応じたパルス幅のゲート信号を相毎に生成し、位相調整工程は、各相のゲート信号間において、互いの位相を、サンプリング周期を相数で除した位相差分だけずらす位相調整を行う。
【００３７】
本発明の電源装置の制御方法において、複数の降圧チョッパ回路の多相制御は、各降圧チョッパ回路を互いに位相がずれた複数の相で制御を行う必要があるため、パルス幅変調工程は、制御量に応じたパルス幅のゲート信号を相毎に生成すると共に、位相調整工程によって、各相ゲート信号の互いの位相を、サンプリング周期を相数で除した位相差分だけずらす。さらに、パルス幅変調工程によるゲート信号の生成において、制御量を生成される各相のゲート信号の位相に合わせるために、移相工程によって制御量をゲート信号の位相差分ずらす。
【００３８】
ゲート信号生成工程は複数の形態例とすることができる。
（ゲート信号生成工程の第１の形態例）
ゲート信号生成工程の第１の形態例は、パルス幅変調工程、及び位相調整工程に加えて移相工程を備える。
【００３９】
位相調整工程で位相調整した各相のキャリア信号を用いて、パルス幅変調工程により、制御量に応じたパルス幅を有する各相のゲート信号を生成する。移相工程は、制御量を移相して各相のキャリア信号の位相に合わせる。
【００４０】
移相工程は、制御量を、各相について前記サンプリング周期を相数で除した位相差分だけ順に移相する。位相調整工程は、各相について、サンプリング周期を相数で除した位相差分だけ互いに位相がずれたキャリア信号を生成する。パルス幅変調工程は、制御量と各相のキャリア信号との振幅比較に基づいてゲート信号を生成する。
【００４１】
（ゲート信号生成工程の第２の形態例）
ゲート信号生成工程の第２の形態例は、パルス幅変調工程により生成した前記制御量に応じたパルス幅を有する各相のゲート信号を、位相調整工程により位相調整を行う。
【００４２】
パルス幅変調工程は、制御量とキャリア信号とを比較してゲート信号を生成し、位相調整工程は、パルス幅変調工程で生成したゲート信号を、サンプリング周期を相数で除した位相差分だけ互いに位相をずらすことによって各相のゲート信号を生成する。
【００４３】
本発明の形態によれば、複数の降圧チョッパ回路を備える電源装置において、指令信号の発生とゲート信号の生成時点であるサンプリング点とがずれることで発生するジッタについてその量を低減することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の電源装置の概略構成例を説明するための図である。
【図２】本発明の第１の電源装置の概略構成例を説明するための図である。
【図３】本発明のキャリア信号を用いたパルス幅変調部を備えた概略構成例を説明するための図である。
【図４】本発明のキャリア信号を用いたパルス幅変調部を備えた一構成例を説明するための図である。
【図５】本発明の電源装置の２相制御のサンプリング点を説明するための図である。
【図６】本発明の電源装置の２相制御によるゲート信号の生成を説明するためのフローチャートである。
【図７】本発明の電源装置の２相制御によるゲート信号の生成、及び出力電圧のジッタを説明するための図である。
【図８】本発明の電源装置の３相制御のサンプリング点を説明するための図である。
【図９】本発明の電源装置の３相制御によるゲート信号の生成を説明するためのフローチャートである。
【図１０】本発明の電源装置の３相制御のサンプリング点を説明するための図である。
【図１１】本発明の第２の形態の電源装置の概略構成例を説明するための図である。
【図１２】本発明の第２の形態のゲート信号の生成を説明するためのフローチャートである。
【図１３】本発明の第２の形態の制御量およびゲート信号のタイミングチャートを説明するための図である。
【図１４】パルス幅変調（ＰＷＭ制御）部による降圧チョッパ回路の回路構成を接続するための図である。
【図１５】単相降圧チョッパ回路で発生するジッタを説明するための図である。
【発明を実施するための形態】
【００４５】
本発明の電源装置、及び電源装置の制御方法について図１〜図１３を用いて説明する。  以下、図１を用いて本発明の電源装置の概略構成例を説明し、図２〜１０を用いて本発明の電源装置の第１の構成例及び制御方法の第１の形態例を説明し、図１１〜１３を用いて本発明の電源装置の第２の構成例及び制御方法の第２の形態例を説明する。
【００４６】
［本発明の電源装置の概略構成］
図１は本発明の電源装置の概略構成例を説明するための図である。電源装置１は、入力電圧Ｖinを電圧制御して出力電圧Ｖoutを出力するチョッパ部３０と、チョッパ部３０を電圧制御する制御部１０と、制御部１０で制御した制御量ＭＶに基づいて、チョッパ部３０を制御する複数相のゲート信号を生成するゲート信号生成部２０とを備える。
【００４７】
チョッパ部３０は、降圧チョッパ回路３０Ａ〜３０Ｎを並列接続し、各降圧チョッパ回路３０Ａ〜３０Ｎを各相で駆動する多相制御を行う。
【００４８】
制御部１０は、チョッパ部３０の出力をフィードバックし、このフィードバック信号と指令電圧Ｖrefとを比較して電圧制御を行い、チョッパ部３０を制御する制御量ＭＶを算出する。フィードバック信号は、例えば出力電圧Ｖout、入力電圧Ｖin、降圧チョッパ回路が備えるインダクタンスに流れるインダクタンス電流ｉL、あるいは、降圧チョッパ回路が備えるキャパシタンスに流れるキャパシタンス電流ｉCを用いることができる。
【００４９】
ゲート信号生成部２０は、制御部１０が算出した制御量ＭＶに基づいて各相の降圧チョッパ回路３０Ａ〜３０Ｎが備えるスイッチング素子（図１には示していない）のオン／オフ動作を多相制御するゲート信号を生成する。ゲート信号は、互いに位相ずれした複数相のゲート信号（Ａ相ゲート信号、Ｂ相ゲート信号、…Ｎ相ゲート信号）であり、各相において同一のサンプリング周期で生成する。したがって、各相のゲート信号において、ゲート信号間の間隔は同一であり、各相のゲート信号は相間で互いに位相がずれている。ゲート信号生成部２０のゲート信号の相数は、降圧チョッパ回路３０Ａ〜３０Ｎの相数Ｎに合わせた同数である。なお、ここでは、複数相の相数をＮ（２以上の整数）とするＮ相について示している。
【００５０】
ゲート信号生成部２０において、サンプリングは、ゲート信号の生成と同期しているが、指令信号とは非同期である。一方、制御部１０の主制御では、指令信号とフィードバック信号とに基づいてフィードバック制御を行って制御量ＭＶを求めている。したがって、サンプリングは、ゲート信号の生成と同期しているが、指令信号とは非同期であるため、制御部１０で算出する制御量ＭＶの算出タイミングと、ゲート信号生成部２０が生成するゲート信号の生成タイミングとは必ずしも一致しない。
【００５１】
本発明のゲート信号生成部２０は、ゲート信号の生成時点であるサンプリング点を、制御部１０が制御量ＭＶを算出する算出時点の後の時点に現れるサンプリング点としてサンプリングを行い、ゲート信号を生成する。以下、ゲート信号の生成時点をサンプリング点の用語を用いて説明する。
【００５２】
制御量ＭＶの算出時点とその後のサンプリング点時点のサンプリング点との間には、最大で複数相のサンプリング点において、隣接するサンプリング点間の周期分のずれが生じる。
【００５３】
ゲート信号生成部２０は、制御量ＭＶに応じたパルス幅のゲート信号を相毎に生成するパルス幅変調部２０ｂと、各相のゲート信号間において、互いの位相を、サンプリング周期を相数で除した位相差分だけずらす位相調整を行う位相調整部２０ａを備える。
【００５４】
位相調整部２０ａは、各相のゲート信号の位相調整によって、複数相の隣接する相のゲート信号間を、サンプリング周期を相数で除した位相差に相当する周期に短縮し、これによって、隣接するサンプリング点間のずれ量を低減させ、出力電圧の立ち上がりの時間ずれであるジッタの量を低減させる。
【００５５】
図１（ｂ）〜（ｄ）はＡ相ゲート信号，Ｂ相ゲート信号、及びＮ相ゲート信号の例を示し、図１（ｅ）はＡ相からＮ相の全ての相を重ね合わせた複数相のゲート信号の例を示している。
【００５６】
Ａ相ゲート信号，Ｂ相ゲート信号、及びＮ相ゲート信号の信号間の周期Ｔphは共通であり、それぞれ周期Ｔphを相数Ｎで除算したＴ（＝Ｔph／Ｎ）だけ位相がずれている。これによって、これらの相を重ね合わせた複数相のゲート信号間の周期Ｔは、各相の周期Ｔphの１／Ｎとなる。
【００５７】
ゲート信号生成部２０は移相部２０ｃを備える構成として、制御部１０が算出する制御量ＭＶを、各相についてサンプリング周期を相数で除した位相差分だけ順に移相する。移相部２０ｃによって制御量ＭＶを移相することによって、パルス幅変調部２０ｂによるゲート信号の生成において、制御量の位相と生成される各相のゲート信号の位相とを合わせることができる。
【００５８】
［本発明の電源装置び制御方法の第１の形態］
次に、図２〜図１０を用いて、本発明の電源装置及び制御方法の第１の形態を説明する。図２は第１の電源装置の概略構成例を示し、図３，４はキャリア信号を用いたパルス幅変調部を備えた概略構成例、及び一構成例を示している。
【００５９】
図２に示す概略構成例はゲート信号生成部２０の構成例を示し、その他の構成は図１に示した概略構成例と共通であるため、ここではゲート信号生成部２０の構成例について説明し、その他の部分については説明を省略する。
【００６０】
電源装置１が備えるゲート信号生成部の第１の形態は、位相調整部２０ａで位相調整した各相のキャリア信号を用いて、パルス幅変調部２０ｂにより制御量ＭＶに応じたパルス幅を有する各相のゲート信号を生成する構成である。
【００６１】
図２のゲート信号生成部２０は、Ａ相ゲート信号生成部２０Ａ、Ｂ相ゲート信号生成部２０Ｂ、…、Ｎ相ゲート信号生成部２０Ｎを備え、それぞれ互いに位相がずれたＡ相〜Ｎ相の多相のゲート信号（Ａ相ゲート信号〜Ｂ相ゲート信号、…、Ｎ相ゲート信号）を生成する。
【００６２】
各相のゲート信号生成部は共通の構成を備えているため、ここではＡ相ゲート信号生成部２０Ａについて説明し、他の相のゲート信号生成部の説明は省略する。
【００６３】
Ａ相ゲート信号生成部２０Ａは、制御部１０が算出した制御量ＭＶを入力する移相部２０ｃと、移相部２０ｃにおいてサンプリング周期を相数で除した位相差分だけ移相した制御量ＭＶを入力するパルス幅変調部２０ｂと、パルス幅変調部２０ｂにおいて制御量ＭＶと振幅比較するキャリア信号の位相を調整する位相調整部２０ａとを備える。
【００６４】
位相調整部２０ａは、各相について、サンプリング周期を相数で除した位相差分だけ互いに位相がずれたキャリア信号を生成し、パルス幅変調部２０ｂは、制御量ＭＶと位相調整部２０ａで位相調整した各相のキャリア信号との振幅を比較してゲート信号を生成する。
【００６５】
なお、各移相部２０ｃは、各相について前記サンプリング周期を相数で除した位相差分だけ順に制御量を移相する。したがって、Ａ相ゲート信号生成部２０Ａの移相部２０Ａｃよる移相量、Ｂ相ゲート信号生成部２０Ｂの移相部２０Ｂｃによる移相量、及びＮ相ゲート信号生成部２０Ｎの移相部２０Ｎｃによる移相量はそれぞれ異なり、移相量は順に位相差分ずつ増加している。
【００６６】
図３は図２に示したゲート信号生成部２０の構成において、パルス幅変調に用いるキャリア信号として三角波信号を用いた例を示している。図３においてもＡ相ゲート信号生成部２０Ａについて説明し、他の相のゲート信号生成部の説明は省略する。
【００６７】
Ａ相ゲート信号生成部２０Ａにおいて、パルス幅変調部２０Ａｂは、移相部２０Ａｃで移相した制御量ＭＶを三角波のキャリア信号と振幅比較することによってゲート信号を生成する。なお、三角波は、波形の立ち上がり及び立ち下がりにおいて振幅が直線状の増減する波形形状や、波形の立ち下がりでは振幅がステップ状に立ち上がり、立ち下がりでは振幅が直線状に減少する波形形状の歯状波等、振幅が直線状に変化する任意の波形形状とすることができる。
【００６８】
図３に示す構成では、位相調整部２０によって、各パルス幅変調部２０Ａｂ、２０Ｂｂ、…２０Ｎｂに供給するキャリア信号の位相を調整し、各パルス幅変調部２０Ａｂ、２０Ｂｂ、…２０Ｎｂから出力されるゲート信号間に位相ずれを形成する。
【００６９】
各移相部２０Ａｃ〜２０Ｎｃは、各パルス幅変調部２０Ａｂ〜２０Ｎｂにおいて振幅比較を行うキャリア信号との位相を合わせることによって、何れのパルス幅変調部２０Ａｂ〜２０Ｎｂにおいても、キャリア信号との比較において制御量ＭＶとの位相ずれを解消することができる。仮に、各移相部２０Ａｃ〜２０Ｎｃにおいて制御量ＭＶの移相が行われない場合には、位相調整によって位相ずれしたキャリア信号と振幅変調することになり、生成されるゲート信号に位相ずれが生じる場合があるが、移相部２０Ａｃ〜２０Ｎｃによって制御量ＭＶの位相をキャリア信号の位相に合わせることで、位相調整におけるゲート信号の位相ずれを防ぐことができる。
【００７０】
（２相制御の形態）
以下、図４〜図７を用いて、２相制御を行う形態について説明する。
図４はチョッパ回路を多相制御して２相制御を行う場合の電源装置の回路例を示している。
【００７１】
チョッパ部３０はＡ相のチョッパ回路３０ＡとＢ相のチョッパ回路３０Ｂとの並列接続で構成され、２つのチョッパ回路３０Ａ，３０Ｂは並列接続されたコンデンサＣ及び負荷Ｒに接続される。チョッパ部３０は、チョッパ回路３０Ａ，３０Ｂを互いに異なる位相によって２相制御し、入力電圧Ｖinを電圧制御して出力電圧Ｖoutを出力する。
【００７２】
チョッパ回路３０Ａは、直列接続されるスイッチング素子Ｓ１Ａと並列接続されるスイッチング素子Ｓ２Ａ、及び直列接続されるインダクタンスＬAを備え、チョッパ回路３０Ｂは、直列接続されるスイッチング素子Ｓ１Ｂと並列接続されるスイッチング素子Ｓ２Ｂ、及び直列接続されるインダクタンスＬBを備える。
【００７３】
スイッチング素子Ｓ１Ａ及びスイッチング素子Ｓ２Ａは、ゲート信号Ｇａｔｅ１−Ａ、及びゲート信号Ｇａｔｅ２−Ａによってオン／オフ動作が制御される。同様に、スイッチング素子Ｓ１Ｂ及びスイッチング素子Ｓ２Ｂは、ゲート信号Ｇａｔｅ１−Ｂ、及びゲート信号Ｇａｔｅ２−Ｂによってオン／オフ動作が制御される。なお、ゲート信号Ｇａｔｅ１−Ａとゲート信号Ｇａｔｅ２−Ａ、及びゲート信号Ｇａｔｅ１−Ｂとゲート信号Ｇａｔｅ２−Ｂは、それぞれ互いに反転した関係にあり、各ゲート信号で駆動されるスイッチング素子は、互いに逆相でオン／オフ動作が行われる。
【００７４】
チョッパ部３０の主制御は制御部（controller）１０によって行われ、チョッパ部３０のフィードバック信号と指令電圧Ｖrefとの差分に基づいて電圧制御を行い。制御量ＭＶを出力する。電圧制御は、例えば指令電圧Ｖrefとして高電圧と低電圧を交互に入力することでＨｉｇｈ／Ｌｏｗ制御を行うことができる。
【００７５】
制御部１０から出力された制御量ＭＶはゲート信号生成部２０に入力される。ゲート信号生成部２０は、Ａ相ゲート信号生成部２０ＡとＢ相ゲート信号生成部２０Ｂを備え、それぞれチョッパ回路３０Ａとチョッパ回路３０Ｂのスイッチング素子を駆動するゲート信号を生成する。Ａ相ゲート信号生成部２０Ａは移相部（ShifterA）とパルス幅変調部（ComparatorA）を備え、制御量ＭＶの位相を０度又は１８０度ずらした後、キャリア信号の三角波（Triangle-A又はSawtooth-A）と振幅比較することによってＡ相のゲート信号(Gate1-A，Gate2-A)を生成する。Ｂ相ゲート信号生成部２０Ｂについても、Ａ相ゲート信号生成部２０Ａと同様に、移相部（ShifterB）とパルス幅変調部（ComparatorB）を備え、制御量ＭＶの位相を０度又は１８０度ずらした後、キャリア信号の三角波（Triangle-B又はSawtooth-B）と振幅比較することによってＢ相のゲート信号(Gate1-B，Gate2-B)を生成する。
【００７６】
図５は、２相制御のサンプリング点を示している。図５（ａ）はＡ相のサンプリング点（kA-1，kA，kA+1，kA+2，kA+3）を示し、図５（ｂ）はＢ相のサンプリング点（kB-1，kB，kB+1，kB+2，kB+3）を示している。サンプリング点はゲート信号の生成時点であり、Ａ相とＢ相のサンプリング点の周期は等しく、位相は互いにπ（＝２π／２）ずれた関係である。
【００７７】
図５（ｃ），（ｄ）はＡ相とＢ相の２相分のサンプリング点を重ね合わせたサンプリング点を示している。２相分のサンプリング点を重ねることによって、２相制御のサンプリング点の周期はＡ相及びＢ相の各単相のサンプリング点の周期の１／２に短縮される。
【００７８】
サンプリング点の周期を１／２に短縮することによって、指令信号の変更時点とゲート信号の更新時点との間の時間遅れの幅を短縮することができる。図５（ｃ）はサンプリング点kAより前の時点で指令が変更された状態を示し、図５（ｄ）はサンプリング点kAより後の時点で指令が変更された状態を示している。サンプリング点kAより前の時点で指令が変更された場合には、ゲート信号はサンプリング点kAとサンプリング点kB+1との間で更新され、サンプリング点kAより後の時点で指令が変更された場合には、ゲート信号は単相周期の１／２の周期だけ遅れたサンプリング点kB+1とサンプリング点kA+1との間で更新される。ジッタは上記した２つのゲート信号の更新時間によって発生するが、両ゲート信号の更新時間の時間幅は最大で単相周期の１／２の周期であるため、単相制御と比較してジッタ量は低減する。
【００７９】
次に、図６のフローチャートを用いて２相制御によるゲート信号の生成を説明する。以下、"Ｓ"の符号を用いて説明する。
【００８０】
指令電圧Ｖrefが変更されると（S1）、電源制御の制御部はチョッパ部の出力信号と指令電圧Ｖrefとを比較する主制御によって制御量ＭＶを求める（S3）。なお、指令電圧Ｖrefが変更されるまでは、前回に求めたゲート信号（GateA，GateB）を維持する（S2）。
【００８１】
指令電圧Ｖrefが変更された後に現れる最初のサンプリング点においてゲート信号の生成を行う(S4)。
【００８２】
指令電圧Ｖrefの変更後、Ａ相のサンプリング点kAが現れた場合には（S4）、Ａ相を基準相とし(S5)、制御量ＭＶとＡ相のキャリア信号とを振幅比較してＡ相のゲート信号GateAを生成する（S6）。基準相であるＡ相の制御量ＭＶの位相をπ（＝２π／２）ずらす移相を行い、Ｂ相の制御量ＭＶ-Bを生成する（S7）。生成した制御量ＭＶ-BとＢ相のキャリア信号とを振幅比較してＢ相のゲート信号GateBを生成する（S8）。
【００８３】
指令電圧Ｖrefの変更後、Ｂ相のサンプリング点kBが現れた場合には（S4）、Ｂ相を基準相とし(S9)、制御量ＭＶとＢ相のキャリア信号とを振幅比較してＢ相のゲート信号GateBを生成する（S10）。基準相であるＢ相の制御量ＭＶの位相をπ（＝２π／２）ずらす移相を行い、Ａ相の制御量ＭＶ-Aを生成する（S11）。生成した制御量ＭＶ-AとＡ相のキャリア信号とを振幅比較してＡ相のゲート信号GateAを生成する（S12）。
【００８４】
図７は２相制御によるゲート信号の生成、及び出力電圧のジッタを示している。図７（ａ）はサンプリング点kAの直前で指令電圧Ｖrefが変更されたときのゲート信号の生成を示し、図７（ｂ）はサンプリング点kAの直後で指令電圧Ｖrefが変更されたときのゲート信号の生成を示し、図７（ｃ）は出力電圧のジッタを示している。
【００８５】
図７（ａ）において、サンプリング点kAの直前で指令電圧Ｖrefが変更された場合には、Ａ相を基準相として２相制御を行う。
【００８６】
基準相であるＡ相のゲート信号については、制御量ＭＶを制御量ＭＶ-Aとし、サンプリング点kAにおいて、制御量ＭＶ-Aとキャリア信号（Triangle-A）との振幅比較によってゲート信号（Gate1-A，Gate2-A）を生成する。一方、Ｂ相のゲート信号については、次のサンプリング点kB+1において、基準相のＡ相の制御量ＭＶ-Aをπ（＝２π／２）だけ移相して得た制御量ＭＶ-Bとキャリア信号（Triangle-B）との振幅比較によってゲート信号（Gate1-B，Gate2-B）を生成する。
【００８７】
Ａ相のゲート信号（Gate1-A，Gate2-A）を用いてＡ相のチョッパ回路を駆動することによって、インダクタンスＬAにはインダクタンス電流ｉL-Aが流れる。Ｂ相のゲート信号（Gate1-B，Gate2-B）を用いてＢ相のチョッパ回路を駆動することによって、インダクタンスＬBにはインダクタンス電流ｉL-Bが流れる。iLはインダクタンス電流ｉL-Aとインダクタンス電流ｉL-Bとを合わせた電流を示している。
【００８８】
図７（ｂ）において、サンプリング点kAの直後で指令電圧Ｖrefが変更された場合には、Ｂ相を基準相として２相制御を行う。
【００８９】
基準相であるＢ相のゲート信号については、制御量ＭＶを制御量ＭＶ-Bとし、サンプリング点kB+1において、制御量ＭＶ-Bとキャリア信号（Triangle-B）との振幅比較によってゲート信号（Gate1-B，Gate2-B）を生成する。一方、Ａ相のゲート信号については、次のサンプリング点kA+1において、制御量ＭＶ-Bをπ（＝２π／２）だけ移相して得た制御量ＭＶ-Aとキャリア信号（Triangle-A）との振幅比較によってゲート信号（Gate1-A，Gate2-A）を生成する。
【００９０】
Ｂ相のゲート信号（Gate1-B，Gate2-B）を用いてＢ相のチョッパ回路を駆動することによって、インダクタＬBにはインダクタンス電流ｉL-Bが流れる。Ａ相のゲート信号（Gate1-A，Gate2-A）を用いてＡ相のチョッパ回路を駆動することによって、インダクタンスＬAにはインダクタンス電流ｉL-Aが流れる。ｉLはインダクタンス電流ｉL-Aとインダクタンス電流ｉL-Bとを合わせた電流を示している。
【００９１】
図７（ｃ）は、図７（ａ）で示す状態で得られた出力電圧及びインダクタンス電流ｉL（図中の実線で示す）と図７（ｂ）で示す状態で得られた出力電圧及びインダクタンス電流ｉL（図中の破線で示す）を示している。両出力電圧の時間差はジッタを示している。
【００９２】
サンプリング点kAの前後で指令電圧が変更されたときの出力電圧のジッタは、最大で単相制御時の周期の１／２である。
【００９３】
（３相制御の形態）
以下、図８〜図１０を用いて、３相制御を行う形態について説明する。
図８は、３相制御のサンプリング点を示している。図８（ａ）はＡ相のサンプリング点（kA-1，kA，kA+1，kA+2，kA+3）を示し、図８（ｂ）はＢ相のサンプリング点（kB-1，kB，kB+1，kB+2，kB+3）を示し、図８（ｃ）はＣ相のサンプリング点（kC-1，kC，kC+1，kC+2，kC+3）を示している。サンプリング点はゲート信号の生成時点であり、Ａ相、Ｂ相、及びＣ相のサンプリング点の周期は等しく、位相は互いにπ（＝２π／３）ずれた関係である。
【００９４】
図８（ｄ），（ｅ）はＡ相、Ｂ相、及びＣ相の３相分のサンプリング点を重ね合わせたサンプリング点を示している。３相分のサンプリング点を重ねることによって、３相制御のサンプリング点の周期はＡ相、Ｂ相、及びＣ相の各単相のサンプリング点の周期の１／３に短縮される。
【００９５】
サンプリング点の周期を１／３に短縮することによって、指令信号の変更時点とゲート信号の更新時点との間の時間遅れの幅を短縮することができる。図８（ｄ）はサンプリング点kAより前の時点で指令が変更された状態を示し、図８（ｅ）はサンプリング点KAより後の時点で指令が変更された状態を示している。サンプリング点kAより前の時点で指令が変更された場合には、ゲート信号はサンプリング点kAとサンプリング点kB+1との間で更新され、サンプリング点kAより後の時点で指令が変更された場合には、ゲート信号は単相周期の１／３の周期だけ遅れたサンプリング点kB+1とサンプリング点kC+2との間で更新される。ジッタは上記した２つのゲート信号の更新時間によって発生するが、両ゲート信号の更新時間の時間幅は最大で単相周期の１／３の周期であるため、単相制御と比較してジッタ量は低減する。
【００９６】
次に、図９のフローチャートを用いて３相制御によるゲート信号の生成を説明する。以下、"Ｓ"の符号を用いて説明する。
【００９７】
指令電圧Ｖrefが変更されると（S21）、電源制御の制御部はチョッパ部の出力信号と指令電圧Ｖrefとを比較する主制御によって制御量ＭＶを求める（S23）。なお、指令電圧Ｖrefが変更されるまでは、前回に求めたゲート信号（GateA，GateB）を維持する(S22)。
【００９８】
指令電圧Ｖrefが変更された後に現れる最初のサンプリング点においてゲート信号の生成を行う（S24）。
【００９９】
指令電圧Ｖrefの変更後、Ａ相のサンプリング点kAが現れた場合には（S4）、Ａ相を基準相とし(S25)、制御量ＭＶとＡ相のキャリア信号とを振幅比較してＡ相のゲート信号GateAを生成する（S26）。基準相であるＡ相の制御量ＭＶの位相を２π／３ずらす移相を行い、Ｂ相の制御量ＭＶ-Bを生成する（S27）。生成した制御量ＭＶ-BとＢ相のキャリア信号とを振幅比較してＢ相のゲート信号GateBを生成する（S28）。基準相であるＡ相の制御量ＭＶの位相を４π／３（＝２・（２π／３））ずらす移相を行い、Ｃ相の制御量ＭＶ-Cを生成する（S29）。生成した制御量ＭＶ-CとＣ相のキャリア信号とを振幅比較してＣ相のゲート信号GateCを生成する（S28）。
【０１００】
指令電圧Ｖrefの変更後、Ｂ相のサンプリング点kBが現れた場合には（S24）、Ｂ相を基準相とし(S31)、制御量ＭＶとＢ相のキャリア信号とを振幅比較してＢ相のゲート信号GateBを生成する（S32）。基準相であるＢ相の制御量ＭＶの位相を２π／３ずらす移相を行い、Ｃ相の制御量ＭＶ-Cを生成する（S33）。生成した制御量ＭＶ-CとＣ相のキャリア信号とを振幅比較してＣ相のゲート信号GateCを生成する（S34）。基準相であるＢ相の制御量ＭＶの位相を４π／３（＝２・（２π／３））ずらす移相を行い、Ａ相の制御量ＭＶ-Aを生成する（35）。生成した制御量ＭＶ-AとＡ相のキャリア信号とを振幅比較してＡ相のゲート信号GateAを生成する（S36）。
【０１０１】
指令電圧Ｖrefの変更後、Ｃ相のサンプリング点kCが現れた場合には（S24）、Ｃ相を基準相とし(S37)、制御量ＭＶとＣ相のキャリア信号とを振幅比較してＣ相のゲート信号GateCを生成する（S38）。基準相であるＣ相の制御量ＭＶの位相を２π／３ずらす移相を行い、Ａ相の制御量ＭＶ-Aを生成する（S39）。生成した制御量ＭＶ-AとＡ相のキャリア信号とを振幅比較してＡ相のゲート信号GateAを生成する（S40）。基準相であるＣ相の制御量ＭＶの位相を４π／３（＝２・（２π／３））ずらす移相を行い、Ｂ相の制御量ＭＶ-Bを生成する（S41）。生成した制御量ＭＶ-BとＢ相のキャリア信号とを振幅比較してＢ相のゲート信号GateBを生成する（S42）。
【０１０２】
図１０は３相制御によるゲート信号の生成を示している。図１０（ａ）はサンプリング点kAの直前で指令電圧Ｖrefが変更されたときのゲート信号の生成を示し、図１０（ｂ）はサンプリング点kAの直後で指令電圧Ｖrefが変更されたときのゲート信号の生成を示している。なお、図１０はＡ相を基準相とする例を示している。
【０１０３】
図１０（ａ）において、サンプリング点kAの直前で指令電圧Ｖrefが変更された場合には、Ａ相を基準相として３相制御を行う。
【０１０４】
基準相であるＡ相のゲート信号については、制御量ＭＶを制御量ＭＶ-Aとし、サンプリング点kAにおいて、制御量ＭＶ-Aとキャリア信号（Triangle-A）との振幅比較によってゲート信号（Gate1-A，Gate2-A）を生成する。Ｂ相のゲート信号については、次のサンプリング点kB+1において、基準相のＡ相の制御量ＭＶ-Aを２π／３だけ移相して得た制御量ＭＶ-Bとキャリア信号（Triangle-B）との振幅比較によってゲート信号（Gate1-B，Gate2-B）を生成する。Ｃ相のゲート信号については、更に次のサンプリング点kC+2において、基準相のＡ相の制御量ＭＶ-Aを４π／３だけ移相して得た制御量ＭＶ-Cとキャリア信号（Triangle-C）との振幅比較によってゲート信号（Gate1-C，Gate2-C）を生成する。
【０１０５】
図１０（ｂ）において、サンプリング点kAの直後で指令電圧Ｖrefが変更された場合には、Ｂ相を基準相として３相制御を行う。
【０１０６】
基準相であるＢ相のゲート信号については、制御量ＭＶを制御量ＭＶ-Bとし、サンプリング点kB+1において、制御量ＭＶ-Bとキャリア信号（Triangle-B）との振幅比較によってゲート信号（Gate1-B，Gate2-B）を生成する。Ｃ相のゲート信号については、次のサンプリング点kC+2において、基準相のＢ相の制御量ＭＶ-Bを２π／３だけ移相して得た制御量ＭＶ-Cとキャリア信号（Triangle-C）との振幅比較によってゲート信号（Gate1-C，Gate2-C）を生成する。Ａ相のゲート信号については、更に次のサンプリング点kC+2において、基準相のＢ相の制御量ＭＶ-Bを４π／３だけ移相して得た制御量ＭＶ-Aとキャリア信号（Triangle-A）との振幅比較によってゲート信号（Gate1-A，Gate2-A）を生成する。
【０１０７】
（本発明の第２の電源装置の構成例及び制御方法の形態例）
次に、図１１〜図１３を用いて、本発明の電源装置及び制御方法の第２の形態を説明する。図１１は第２の形態の電源装置の概略構成例を示し、図１２は第２の形態のフローチャートを示し、図１３は制御量およびゲート信号のタイミングチャートを示している。
【０１０８】
第２の形態は、ゲート信号生成部において、パルス幅変調部により生成した制御量に応じたパルス幅を有する各相のゲート信号を、位相調整部により位相調整する構成である。
【０１０９】
図１１に示す概略構成例はゲート信号生成部２０の構成例を示している。その他の構成は図１に示した概略構成例と共通であるため、ここではゲート信号生成部２０の構成例について説明し、その他の部分については説明を省略する。
【０１１０】
第２の形態のゲート信号生成部２０は、パルス幅変調部２０ｂにおいて、制御部１０の制御量ＭＶと、キャリア信号生成部２０ｄで生成したキャリア信号とをしてゲート信号を生成する。位相調整部２０Ａａ、２０Ｂａ、…２０Ｎａは、パルス幅変調部２０ｂで生成したゲート信号を、それぞれサンプリング周期を相数Ｎで除した位相差分だけ互いに位相をずらし、各相のゲート信号（Ａ相ゲート信号、Ｂ相ゲート信号、…、Ｎ相ゲート信号）として生成する。
【０１１１】
位相調整部２０Ａａ、２０Ｂａ、…２０Ｎａが行うゲート信号の位相調整は、基準相に対する位相ずれに合わせて行う。例えば、Ａ相を基準相とした場合には、Ａ相の位相調整部２０Ａａは位相調整が不要であるため、パルス幅変調部２０ｂのゲート信号をそのまま位相調整することなくＡ相ゲート信号として出力する。
【０１１２】
一方、Ａ相を基準相とした場合には、Ｂ相の位相調整部２０Ｂａは、パルス幅変調部２０ｂのゲート信号を２π／Ｎの位相差分だけ位相調整してＢ相ゲート信号として出力し、Ｃ相の位相調整部２０Ｃａは、パルス幅変調部２０ｂのゲート信号を２・（２π／Ｎ）の位相差分だけ位相調整してＣ相ゲート信号として出力し、Ｎ相の位相調整部２０Ｎａは、パルス幅変調部２０ｂのゲート信号を（Ｎ−１）・（２π／Ｎ）の位相差分だけ位相調整してＮ相ゲート信号として出力する。
【０１１３】
第２の形態のゲート信号生成部２０では、パルス幅変調部２０ｂにおいて制御量ＭＶとキャリア信号との比較で得られたゲート信号の位相を、位相調整部２０Ａａ〜位相調整部２０Ｎａによって各相に合わせて調整する構成であるため、第１の形態において制御量とキャリア信号の位相を合わせるために設けた移相部を不要とすることができる。
【０１１４】
次に、図１２のフローチャートを用いて、第２の形態のゲート信号の生成について２相制御の場合を例として説明する。以下、"Ｓ"の符号を用いて説明する。
【０１１５】
指令電圧Ｖrefが変更されると（S51）、電源制御の制御部はチョッパ部の出力信号と指令電圧Ｖrefとを比較する主制御によって制御量ＭＶを求める（S53）。なお、指令電圧Ｖrefが変更されるまでは、前回に求めたゲート信号（GateA，GateB）を維持する（S52）。
【０１１６】
指令電圧Ｖrefが変更された後に現れる最初のサンプリング点においてゲート信号の生成を行う。最初のサンプリング点がＡ相のサンプリング点であるときは、生成したゲート信号をＡ相のゲート信号GateAとして、Ａ相のチョッパ回路を制御する。一方、最初のサンプリング点がＢ相のサンプリング点であるときは、生成したゲート信号をＢ相のゲート信号GateBとして、Ｂ相のチョッパ回路を制御する(S54)。
【０１１７】
次に、生成したゲート信号をπだけずらして、次のサンプリング点における他相のゲート信号を生成する。
【０１１８】
最初のサンプリング点がＡ相のサンプリング点であるときは、先に生成したゲート信号をπだけ位相調整してゲート信号GateBとして、Ｂ相のチョッパ回路を制御する。一方、最初のサンプリング点がＢ相のサンプリング点であるときは、先に生成したゲート信号をπだけ位相調整してゲート信号GateAとして、Ａ相のチョッパ回路を制御する (S55)。
【０１１９】
図１３は第２の形態において、２相制御によるゲート信号の生成を示している。図１３はサンプリング点kAの直前で指令電圧Ｖrefが変更されたときのゲート信号の生成を示している。
【０１２０】
図１３において、サンプリング点kAの直前で指令電圧Ｖrefが変更された場合には、Ａ相を基準相として２相制御を行う。
【０１２１】
基準相であるＡ相のゲート信号については、サンプリング点kにおいて、制御量ＭＶとキャリア信号との振幅比較によってゲート信号（Gate1-A，Gate2-A）を生成する。一方、Ｂ相のゲート信号については、Ａ相ゲート信号（Gate1-A，Gate2-A）をπだけ位相をずらしてＢ相ゲート信号（Gate1-B，Gate2-B）を生成する。
【０１２２】
Ａ相のゲート信号（Gate1-A，Gate2-A）を用いてＡ相のチョッパ回路を駆動し、Ｂ相のゲート信号（Gate1-B，Gate2-B）を用いてＢ相のチョッパ回路を駆動する。
【０１２３】
本発明の第１の形態及び第２の形態によれば、電源装置においてHigh/Lowのパルス制御を行うことによって、出力電圧のジッタは相数分に応じて低減することができる。
【０１２４】
例えば、スイッチング周波数をfsw、相数をＮとすると、ジッタの時間幅Jitterは以下の演算式で表すことができる。
Jitter＝（１／fsw）×（１／Ｎ）
【０１２５】
本発明の第１の形態及び第２の形態によれば、チョッパ回路を駆動するスイッチング周波数がスイッチング素子の損失等の制限によって上昇させることができない場合であっても、チョッパ回路の相数Ｎを増やすことによって、出力電圧のジッタの時間幅を大幅に低減させることができる。
【０１２６】
例えば、スイッチング素子として、スイッチング周波数fsw がfsw＝20kHz程度の低周波数のＩＧＢＴ等を用いた場合であっても、ジッタの時間幅を100nsとした場合には、Ｎ＝（１／fsw）／Jitterの式から５００（＝（１／２０kHz）／１００ns）相によって実現することができる。
【０１２７】
なお、上記実施の形態及び変形例における記述は、本発明に係る電源装置の一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【０１２８】
本発明の電源装置は、半導体や液晶パネル等の製造装置、真空蒸着装置、加熱・溶融装置等の高周波を使用する装置に対する高周波電力の供給に適用することができる。
【符号の説明】
【０１２９】
１    電源装置
１０    制御部
２０    ゲート信号生成部
２０Ａ    Ａ相ゲート信号生成部
２０Ａａ    位相調整部
２０Ａｂ-２０Ｎｂ    パルス幅変調部
２０Ａc-２０Ｎc    移相部
２０Ｂ    Ｂ相ゲート信号生成部
２０Ｂａ    位相調整部
２０Ｂｂ      パルス幅変調部
２０Ｃａ    位相調整部
２０Ｎ    Ｎ相ゲート信号生成部
２０ａ    位相調整部
２０ｂ    パルス幅変調部
２０ｃ    移相部
２０ｄ    キャリア信号生成部
３０    チョッパ部
３０Ａ〜３０Ｎ    降圧チョッパ回路
Ｇａｔｅ１    ゲート信号
Ｇａｔｅ２    ゲート信号
GateA   ゲート信号
GateB      ゲート信号
GateC      ゲート信号
ｉC    コンデンサ電流
ｉL    インダクタンス電流
ｉl    インダクタンス電流
ｉL-A    インダクタンス電流
ｉL-B    インダクタンス電流
Jitter    時間幅
k    サンプリング点
kA    サンプリング点
kB    サンプリング点
kC    サンプリング点
ＬA    インダクタンス
ＬB    インダクタンス
ＭＶ    制御量
ＭＶ-A    制御量
ＭＶ-B    制御量
ＭＶ-C    制御量
Ｓ１，Ｓ２    スイッチング素子
Ｓ１Ａ    スイッチング信号
Ｓ１Ｂ    スイッチング信号
Ｓ２Ａ    スイッチング素子
Ｓ２Ｂ    スイッチング素子
Ｖout    出力電圧
Ｖref    指令電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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