(57)【要約】【課題】高性能のトレンチゲートＩＧＢＴを提供すること。【解決手段】  本実施形態にかかるトレンチゲートＩＧＢＴは、半導体基板１１と、半導体基板１１に設けられたチャネル層１５と、チャネル層１５の両側に設けられた２つのフローティングＰ型層１２であって、チャネル層１５よりも深いフローティングＰ層１２と、２つのフローティングＰ層１２の間に配置された２つのエミッタトレンチ１３であって、フローティングＰ層１２とそれぞれ接するエミッタトレンチ１３と、２つのエミッタトレンチ１３の間に配置された少なくとも２つのゲートトレンチ１４と、２つのゲートトレンチ１４の間に配置され、ゲートトレンチ１４とそれぞれ接するソース拡散層１９と、備えたものである。【選択図】図２
2018107186.tif 000002
【特許請求の範囲】
【請求項１】
基板と
前記基板に設けられた第１導電型のチャネル層と、
前記チャネル層の両側に設けられた２つのフローティング層であって、前記チャネル層よりも深い第１導電型のフローティング層と、
前記２つのフローティング層の間に配置された２つのエミッタトレンチであって、前記フローティング層とそれぞれ接するエミッタトレンチと、
前記２つのエミッタトレンチの間に配置された少なくとも２つのゲートトレンチと、
前記２つのゲートトレンチの間に配置され、前記ゲートトレンチとそれぞれ接するソース拡散層と、
を備えたトレンチゲートＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）。
【請求項２】
前記エミッタトレンチと前記ゲートトレンチとの間には、前記ソース拡散層が配置されていない請求項１に記載のトレンチゲートＩＧＢＴ。
【請求項３】
前記エミッタトレンチと前記ゲートトレンチとの間に配置されたソース拡散層を、さらに備えた請求項１に記載のトレンチゲートＩＧＢＴ。
【請求項４】
前記ゲートトレンチと前記エミッタトレンチとの間に配置された前記チャネル層がフローティングとなっている請求項１に記載のトレンチゲートＩＧＢＴ。
【請求項５】
前記エミッタトレンチと接続するコンタクトを有する絶縁膜が前記基板の上に形成され、
前記コンタクトが、前記エミッタトレンチの上から、前記エミッタトレンチと前記ゲートトレンチとの間の前記チャネル層の上まで延在している請求項１に記載のトレンチゲートＩＧＢＴ。
【請求項６】
前記フローティング層が前記エミッタトレンチよりも深く形成されている請求項１に記載のトレンチゲートＩＧＢＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチゲートＩＧＢＴに関する。
【背景技術】
【０００２】
特許文献１にはトレンチゲートＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。特許文献１の図３１のＩＧＢＴは、Ｐ型フローティング領域の間に配置されたトレンチゲートを備えている
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなトレンチゲートＩＧＢＴでは、性能をより向上したいという要望がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、トレンチゲートＩＧＢＴは、２つのフローティング層と、２つのフローティング層の間にフローティング層と接するように配置された２つのエミッタトレンチと、前記２つのエミッタトレンチの間に配置された少なくとも２つのゲートトレンチとを備えたものである。
【発明の効果】
【０００７】
前記一実施の形態によれば、高性能のトレンチゲートＩＧＢＴを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態１にかかるＩＧＢＴの構成を模式的に示す平面図である。
【図２】本実施の形態１にかかるＩＧＢＴの構成を模式的に示す断面図である。
【図３】変形例１にかかるＩＧＢＴの構成を模式的に示す断面図である。
【図４】本実施の形態２にかかるＩＧＢＴの構成を模式的に示す断面図である。
【図５】本実施の形態３にかかるＩＧＢＴの構成を模式的に示す断面図である。
【発明を実施するための形態】
【０００９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１０】
まず、特許文献１に示されるトレンチゲートＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）について説明する。特許文献１のトレンチゲートＩＧＢＴ（以下、単にＩＧＢＴとも称する）は、Ｐ型フローティング領域（フローティングＰ型層ともいい、以下、ＦＬＰ層とする）を有している。キャリア蓄積効果を高められることでコレクタ・エミッタ間電圧Ｖｃｅ（ｓａｔ）が低減できる。
【００１１】
さらに、特許文献１の図３１に示されるＩＧＢＴは、メタルエミッタ電極に接続されたトレンチ（以下、エミッタトレンチ）と、メタルゲート電極に接続されたトレンチ（以下、ゲートトレンチ）とを有している。そして、ゲートトレンチが２つのエミッタトレンチの間に配置されている。すなわち、２つのＦＬＰ層の間には、エミッタトレンチ、ゲートトレンチ、エミッタトレンチの順番で配置されている。この構造（以下、ＥＧＥ構造）により、帰還容量Ｃｒｅｓを低減することができるため、スイッチ特性を向上させることができる。
【００１２】
特許文献１のトレンチゲートＩＧＢＴでは、コレクタ・エミッタ間電圧Ｖｃｅ（ｓａｔ）の低減とスイッチ特性の向上が可能となっている。なお、ＦＬＰ層がトレンチよりも深くなっているのは、トレンチボトム端部での電界を緩和させ、耐圧ＢＶｃｅｓを向上させるためである。ＦＬＰ層が浅く、ＦＬＰ層の幅が広いと耐圧ＢＶｃｅｓが低下してしまう。なお、厳密には、入力容量Ｃｉｅｓに対して帰還容量Ｃｒｅｓを小さくすることが重要である。
【００１３】
特許文献１の図３１に示すトレンチゲートＩＧＢＴでは、通常のセル比べ、ゲートトレンチの占有率が小さくなる。このため、入力容量Ｃｉｅｓが小さくなり、ノイズの影響を受けやすくなるという問題や、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）耐量が低下するなどの問題がある。これは、電流帯が小さい（つまり、チップサイズが小さい）製品ほど厳しくなる。
【００１４】
本実施の形態にかかるトレンチゲートＩＧＢＴは特性向上と、ノイズ耐性、ＥＳＤ耐量の向上を両立させることを目的に考案されたものである。本実施の形態にかかるトレンチゲートＩＧＢＴは小電流用途において、特に有効である。なお、本実施の形態にかかるトレンチゲートＩＧＢＴの基本的構成、及び製造方法については、特許文献１の開示された内容を適宜参照することができる。
【００１５】
実施の形態１．
本実施の形態１にかかるトレンチゲートＩＧＢＴについて、図１、及び図２を用いて説明する。図１は、トレンチゲートＩＧＢＴ１（以下、単にＩＧＢＴ１とする）のセルの主要部の構成を模式的に示す平面図である。図２は、図１のＩＩ−ＩＩ断面図であり、２つの隣接するフローティングＰ型層１２の間の構成を示している。なお、図では、説明の明確化のため、半導体基板１１の厚さ方向（深さ方向）をＺ方向とし、Ｚ方向に直交する平面をＸＹ平面としている。ＸＹ平面において、Ｙ方向は後述する線状のゲートトレンチ１４の長手方向であり、Ｘ方向はゲートトレンチ１４の短手方向である。Ｘ方向とＹ方向とは直交している。
【００１６】
ＩＧＢＴ１は、半導体基板１１、フローティングＰ型層（以下、ＦＬＰ層）１２、エミッタトレンチ１３、ゲートトレンチ１４、チャネル層１５、絶縁膜１７、エミッタ電極１８、ソース拡散層１９、コンタクト２１、ゲート電極３１、Ｐ型ウェル３２、コンタクト３６を備えている。
【００１７】
半導体基板１１は、例えば、シリコン単結晶ウエハであり、リン（Ｐ）等の不純物が導入されたＮ型基板となっている。半導体基板１１には、ＦＬＰ層１２、エミッタトレンチ１３、ゲートトレンチ１４、チャネル層１５が形成されている。半導体基板１１の上には、絶縁膜１７、及びエミッタ電極１８が形成されている。なお、図示を省略するが、半導体基板１１の裏面側はＰ型のコレクタとなる。
【００１８】
ＦＬＰ層１２は、ホウ素などの不純物が導入されたＰ型のウェルである。ＦＬＰ層１２の電位は、フローティングとなっている。図１、２に示すように、セルには、２つのフローティングＰ層１２が設けられている。２つのＦＬＰ層１２は、Ｘ方向に離間して設けられている。それぞれのＦＬＰ層１２は、ＸＹ平面視において矩形状になっている。
【００１９】
図２に示すように、隣接する２つのＦＬＰ層の間には、２つのエミッタトレンチ１３が設けられている。２つのエミッタトレンチ１３は、Ｘ方向に離間して設けられている。エミッタトレンチ１３はＦＬＰ層１２と接するように配置されている。すなわち、２つのエミッタトレンチ１３の一方（例えば、＋Ｘ側のエミッタトレンチ１３）が、２つのＦＬＰ層１２の一方（例えば、＋Ｘ側のＦＬＰ層１２）と接し、２つのエミッタトレンチ１３の他方（例えば、−Ｘ側のエミッタトレンチ）が、２つのＦＬＰ層１２の他方（例えば、−Ｘ側のＦＬＰ層１２）と接している。
【００２０】
図１に示すＸＹ平面視において、ＦＬＰ層１２は、矩形状に形成されている。ＸＹ平面視において、エミッタトレンチ１３は、コの字状に形成されている。そして、ＸＹ平面視において、コの字形状のエミッタトレンチ１３は、矩形状のＦＬＰ層１２の３辺と接している。ＦＬＰ層１２がエミッタトレンチ１３よりも深くなっている。これにより、トレンチボトム端部での電界を緩和させ、耐圧ＢＶｃｅｓを向上させることができる。
【００２１】
さらに、図１に示すように、ＦＬＰ層１２の上には、ポリシリコン電極３５が形成されている。Ｘ方向において、ポリシリコン電極３５は、ＦＬＰ層１２を跨ぐように形成されている。したがって、Ｘ方向におけるポリシリコン電極３５の端部は、エミッタトレンチ１３の上に形成されている。
【００２２】
そして、ポリシリコン電極３５は、エミッタ電位を取るため、エミッタトレンチ１３と接続されている。ポリシリコン電極３５は、例えば、ポリシリコン膜によって形成されている。ポリシリコン電極３５の上には、コンタクト３６が設けられている。コンタクト３６は、ポリシリコン電極３５と接触している。したがって、コンタクト３６は、ポリシリコン電極３５を介して、エミッタトレンチ１３と接続されている。コンタクト３６を介して、エミッタトレンチ１３がエミッタ電位に接続される。
【００２３】
図２に示すように、２つのエミッタトレンチ１３の間には、２つのゲートトレンチ１４が配置されている。２つのゲートトレンチ１４は、Ｘ方向に離間して配置されている。
【００２４】
図１に示すように、ゲートトレンチ１４は、Ｙ方向を長手方向とする線状のトレンチである。ＸＹ平面視において、ゲートトレンチ１４は、２つのエミッタトレンチ１３の間の位置から、ゲート電極３１と重複する位置まで、Ｙ方向に延在している。すなわち、ゲートトレンチ１４の＋Ｙ方向の端部は、ゲート電極３１と重複している。
【００２５】
さらに、ゲートトレンチ１４の＋Ｙ方向の端部において、２つのゲートトレンチ１４はゲートトレンチ１４ａを介して、接続されている。ゲート電極３１を介して、ゲートトレンチ１４にゲート電位が供給される。ゲート電極３１は、例えば、ポリシリコン電極３５と同じ層のポリシリコン膜によって形成されている。ゲート電極３１は、Ｐ型ウェル３２の上に形成されている。
【００２６】
なお、ゲートトレンチ１４は、例えば、トレンチの内表面に形成されたゲート酸化膜と、トレンチに埋め込まれたシリコン膜とを備えている。エミッタトレンチ１３はゲートトレンチ１４と同様のプロセスにより形成することができる。
【００２７】
さらに、図２に示すように、半導体基板１１の表面にはチャネル層１５が形成されている。チャネル層１５は２つのエミッタトレンチ１３の間に配置されている。チャネル層１５は、ホウ素などの不純物が導入されたＰ＋型のウェルとなっている。チャネル層１５は、ＦＬＰ層１２よりも浅いウェルとなっている。すなわち、ＦＬＰ層１２は、チャネル層１５よりも深く形成されている。
【００２８】
半導体基板１１の上には、絶縁膜１７が形成されている。絶縁膜１７はシリコン酸化膜などである。絶縁膜１７の上にはエミッタ電極１８が形成されている。エミッタ電極１８は、例えば、ポリシリコン膜であり、ポリシリコン電極３５と同じ層で形成することができる。絶縁膜１７は、コンタクト２１を有している。コンタクト２１には、エミッタ電極１８が埋設されている。すなわち、絶縁膜１７に設けられたコンタクト２１を介して、エミッタ電極１８がチャネル層１５と接続されている。図１に示すＸＹ平面視のように、コンタクト２１は、Ｙ方向を長手方向とする線状に形成されている。
【００２９】
さらに、２つのゲートトレンチ１４の間には、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のソース拡散層１９が形成されている。ソース拡散層１９は、半導体基板１１のチャネル層１５の表面に形成されている。ソース拡散層１９は、ゲートトレンチ１４に接している。ソース拡散層１９は、Ｎ＋型のエミッタ拡散層であり、コンタクト２１を介して、エミッタ電位と接続される。
【００３０】
このように、２つのエミッタトレンチ１３の間には、２本のゲートトレンチ１４が配置されている。ＩＧＢＴ１は、Ｘ方向において、隣接する２つのＦＬＰ層１２の間に、エミッタトレンチ１３、ゲートトレンチ１４、ゲートトレンチ１４、エミッタトレンチ１３の順番で配置された構造（以下、ＥＧＧＥ構造）を有している。ＥＧＧＥ構造では、２つのＦＬＰ層の間１２に、２つのエミッタトレンチ１３が配置され、２つのエミッタトレンチ１３の間に少なくとも２つのゲートトレンチ１４が配置される。
【００３１】
ＥＧＧＥ構造により、ＥＧＥ構造の利点を維持しながら、ゲートトレンチ１４の占有率を増やすことができる。よって、入力容量Ｃｉｅｓを増加させることができる。このため、ノイズ耐量、ＥＳＤ耐量が向上する。これは、例えば、チップサイズの小さい低電流用途において、より有効である。特には、ＩＧＢＴ１は、小電流用途のインバータに好適である。
【００３２】
もちろん、２つのエミッタトレンチ１３の間には配置されるゲートトレンチ１４の数は２本に限らず、３本以上であってもよい。ＥＧＧＥ構造ではゲートトレンチ１４を複数本配置しているため、容量値や電流密度のコントロール性を持たせることが出来る。フローティング構造によって、コレクタ・エミッタ間電圧Ｖｃｅ(ｓａｔ)を低減することができる。また、ＦＬＰ層１２をエミッタトレンチ１３によってゲートトレンチ１４と接触をさせない構成となっている。すなわち、エミッタトレンチ１３がゲートトレンチ１４とＦＬＰ層１２との間に介在する。したがって、帰還容量Ｃｒｅｓの低減効果を保ちながら、設計の柔軟性を持たせることが可能となる。
【００３３】
変形例１．
実施の形態１の変形例１にかかるトレンチゲートＩＧＢＴ１ａ（以下、単にＩＧＢＴ１ａとする）について、図３を用いて説明する。図３は、ＩＧＢＴ１ａの構成を模式的に示すＸＺ断面図である。なお、ＩＧＢＴ１ａの基本的構成は、図１、図２で示したＩＧＢＴ１と同様であるため、適宜説明を省略する。図３では、エミッタトレンチ１３とゲートトレンチ１４との間に配置されたチャネル層１５をチャネル層１５ａ、１５ｂとして示している。
【００３４】
ＩＧＢＴ１ａは、エミッタトレンチ１３とゲートトレンチ１４との間に配置されたソース拡散層１９を、さらに備えている。トレンチゲート。ＩＧＢＴ１ａには、２つのゲートトレンチ１４との間の領域だけでなく、ゲートトレンチ１４とエミッタトレンチ１３との間の領域にソース拡散層１９が設けられている。すなわち、チャネル層１５ａ、１５ｂの表面にソース拡散層１９が形成されている。Ｘ方向において、１つのゲートトレンチ１４の両側にソース拡散層１９が配置されている。このようにすることで、ソース密度を上げることができ、より大きな電流を流すことができる。ゲートトレンチ１４とエミッタトレンチ１３との間に設けられたソース拡散層１９以外については、実施の形態１と同様であるため説明を省略する。
【００３５】
なお、実施の形態１の図２に示す構成では、ゲートトレンチ１４とエミッタトレンチ１３との間の領域にソース拡散層１９が設けられていない構成となっている。すなわち、２つのゲートトレンチ１４の間にのみ、ソース拡散層１９が設けられている。この場合、ゲートトレンチ１４とエミッタトレンチ１３との間の無効領域を狭くすることができる。したがって、無効領域をシュリンクすることができ、面積を小さくすることができる。
【００３６】
ソース拡散層１９の大きさは、流す電流に応じて調整すればよい。例えば、ソース拡散層１９の面積を大きくすることで、電流を大きくすることができ、ソース拡散層１９を小さくすることで、電流を小さくすることができる。ソース拡散層１９を小さくすることで、負荷が短絡した時に流れる短絡電流を小さくすることができる。ソース拡散層１９の大きさによって、短絡耐量を調整することができる。
【００３７】
実施の形態２．
本実施の形態にかかるトレンチゲートＩＧＢＴ２（以下、単にＩＧＢＴ２とする）について、図４を用いて説明する。図４は、ＩＧＢＴ２の構成を模式的に示す断面図である。図４についても、図３と同様に、エミッタトレンチ１３とゲートトレンチ１４との間に配置されたチャネル層１５をチャネル層１５ａ、１５ｂとして示している。
【００３８】
本実施の形態では、絶縁膜１７に設けられたコンタクト２１の配置が異なっている。なお、コンタクト２１の配置以外の基本的構成については、実施の形態１のＩＧＢＴ１と同様であるため、説明を省略する。
【００３９】
本実施の形態では、チャネル層１５ａ、１５ｂの上にコンタクト２１が形成されていなし、すなわち、チャネル層１５ａ、１５ｂは、絶縁膜１７で覆われている。したがって、エミッタトレンチ１３とゲートトレンチ１４との間に配置されたチャネル層１５ａ、１５ｂがフローティングになっている。
【００４０】
チャネル層１５ａ、１５ｂをフローティングにすることで、蓄積キャリア（正孔）がコンタクトに吸収されなくなる。よって、蓄積効果が高くなり、コレクタ・エミッタ間電圧Ｖｃｅ（ｓａｔ）を低減することができる。
【００４１】
実施の形態２．
本実施の形態にかかるＩＧＢＴ３について、図５を用いて説明する。図５は、ＩＧＢＴ３の構成を模式的に示す断面図である。本実施の形態では、絶縁膜１７に設けられたコンタクト２１の配置が異なっている。なお、コンタクト２１の配置以外の基本的構成については、実施の形態１と同様であるため、説明を省略する。
【００４２】
図５においても、図３、図４と同様に、エミッタトレンチ１３とゲートトレンチ１４との間に配置されたチャネル層１５をチャネル層１５ａ、１５ｂとして示している。さらに、チャネル層１５ａの上のコンタクト２１をコンタクト２１ａとし、チャネル層１５ｂの上のコンタクト２１をコンタクト２１ｂとして示している。
【００４３】
コンタクト２１ａが、エミッタトレンチ１３の上から、チャネル層１５ａの上まで延在している。すなわち、コンタクト２１ａがエミッタトレンチ１３とチャネル層１５ａとの境界を跨いでいる。コンタクト２１ｂが、エミッタトレンチ１３の上から、チャネル層１５ｂの上まで延在している。すなわち、コンタクト２１ａがエミッタトレンチ１３とチャネル層１５ａとの境界を跨いでいる。
【００４４】
このようにすることで、エミッタトレンチ１３からゲートトレンチまでの無効領域の距離を縮めることが可能となる。したがって、無効領域をシュリンクすることができ、面積を小さくすることができる。
【００４５】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（Ｐ型もしくはＮ型）を反転させた構成としてもよい。そのため、Ｎ型、及びＰ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合、第１導電型をＰ型、第２導電型をＮ型とすることもできるし、反対に第１導電型をＮ型、第２導電型をＰ型とすることもできる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００４７】
１  トレンチゲートＩＧＢＴ
１１  半導体基板
１２  ＦＬＰ層
１３  エミッタトレンチ
１４  ゲートトレンチ
１５  チャネル層
１７  絶縁膜
１８  エミッタ電極
１９  ソース
２１  コンタクト
３１  ゲート電極
３５  ポリシリコン電極
３６  コンタクト
【図１】
2018107186.tif 000003
【図２】
2018107186.tif 000004
【図３】
2018107186.tif 000005
【図４】
2018107186.tif 000006
【図５】
2018107186.tif 000007