(57)【要約】【課題】垂直方向に一定なチャネル長を有するＭＩＳＦＥＴの提供【解決手段】Ｓｉ基板１上に一対のＳｉＧｅ層２（第１の半導体層）を設け、ＳｉＧｅ層２間に１側面をそれぞれ接して一対のＳｉＧｅ層６（第２の半導体層）を設け、ＳｉＧｅ層６間に対向する側面をそれぞれ接して歪みＳｉ層７（第３の半導体層）を挟んで設け、歪みＳｉ層７上にゲート絶縁膜１３を介して、ＳｉＧｅ層６上に設けたサイドウォール１２上に延在した庇構造のゲート電極１４を設け、ＳｉＧｅ層６及び歪みＳｉ層７直下のＳｉ基板１に埋め込みＧｅ層５を設け、端部がＳｉ基板１の主面に対し、垂直な平面を有する、ｎ＋型ソースドレイン領域（８、１１）をＳｉＧｅ層２に、ｎ型ソースドレイン領域（９、１０）をＳｉＧｅ層６に、それぞれ設け、歪みＳｉ層７に垂直方向にチャネル長が一定の（等しい）チャネル領域を設けたＭＩＳＦＥＴ。【選択図】図１
2018107232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に選択的に設けられた一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に、対向する側面をそれぞれ接して挟まれて設けられた第３の半導体層と、前記第３の半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して積層して設けられたゲート電極と、前記一対の第１の半導体層に設けられた高濃度のソース領域あるいはドレイン領域と、前記一対の第２の半導体層に設けられた低濃度のソース領域あるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、少なくとも対向するソース領域及びドレイン領域の側面が、前記半導体基板の主面に対し、垂直な平面を有し且つチャネル長が垂直（深さ）方向に一定である（等しい）ことを特徴とする半導体装置。
【請求項２】
少なくとも前記第３の半導体層の直下の前記半導体基板に、前記半導体基板とは異なる４族元素からなる導入層が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の半導体層の格子定数が、前記第３の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極の少なくとも一方の端部が庇構造に設けられ、前記庇構造を埋め込んでサイドウォールが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の半導体層が設けられず、前記第１の半導体層間に前記第３の半導体層が挟まれて設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第３の半導体層の直下に空孔が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板上に選択的に設けられた、活性化された不純物領域が形成された第１の半導体層において、前記第１の半導体層上にマスク材料を形成し、前記マスク材料及び前記不純物領域が形成された第１の半導体層を選択的に順次異方性エッチングして開孔部を形成することにより、前記不純物領域が左右に分割されたソース領域及びドレイン領域を形成して後、露出している前記半導体基板に４族元素の導入層を形成し、次いで露出している前記第１の半導体層の側面間に第２の半導体層をエピタキシャル形成して後、前記第２の半導体層上にゲート絶縁膜を介して前記開孔部を埋め込むゲート電極を形成することにより、前記ゲート電極と前記ソースドレイン領域を自己整合して形成したことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に選択的に設けられた、活性化された高濃度の不純物領域が形成された第１の半導体層において、前記第１の半導体層上にマスク材料を形成し、前記マスク材料及び前記高濃度の不純物領域が形成された第１の半導体層を選択的に順次異方性エッチングして第１の開孔部を形成することにより、前記高濃度の不純物領域が左右に分割された高濃度のソース領域及びドレイン領域を形成して後、露出している前記半導体基板に４族元素の導入層を形成し、次いで露出している前記第１の半導体層の側面間に低濃度の不純物を含む第２の半導体層をエピタキシャル形成して後、前記第１の開孔部の側壁にサイドウォールを形成し、前記サイドウォール間に露出している前記第２の半導体層を異方性エッチングして第２の開孔部を形成することにより、低濃度の不純物領域が左右に分割された低濃度のソース領域及びドレイン領域を形成し、次いで露出している前記第２の半導体層の側面間に第３の半導体層をエピタキシャル形成して後、前記第３の半導体層上にゲート絶縁膜を介して前記サイドウォールが形成された前記第１の開孔部を埋め込むゲート電極を形成することにより、前記ゲート電極と前記低濃度及び高濃度のソースドレイン領域を自己整合して形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に半導体基板に容易な製造プロセスにより、半導体基板の主面に対し、垂直（深さ）方向にチャネル長（ソースドレイン領域間隔）が一定である（等しい）構造のソースドレイン領域を形成し、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４８は従来の半導体装置の模式側断面図で、半導体基板に半導体層のエピタキシャル成長法を利用して形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はｐ型のＳｉＧｅ層、６３はｐ型の歪みＳｉ層、６４はトレンチ素子分離領域のシリコン酸化膜、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３はシリコン窒化膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的にｐ型のＳｉＧｅ層６２が設けられ、ｐ型のＳｉＧｅ層６２直上にｐ型の歪みＳｉ層６３が設けられ、積層されたＳｉＧｅ層６２及び歪みＳｉ層６３が素子分離領域形成用のトレンチ及び埋め込みシリコン酸化膜（ＳｉＯ２）６４により絶縁分離されている。歪みＳｉ層６３上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、歪みＳｉ層６３には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、シリコン基板に直接形成する慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタに比較し、シリコン基板上に、格子定数の大きなＳｉＧｅ層上に格子定数の小さなＳｉ層を積層した構造の半導体基板を形成し、この半導体基板に慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、ＳｉＧｅ層からの引っ張り応力によりＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能であった。
しかしゲート電極に自己整合して、積層構造の半導体基板の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上部においては不純物の横方向拡散が大きく、下部に近づくほど（不純物拡散層が深くなるほど）小さくなるので（チャネル長が最小である半導体基板表面近傍のソースドレイン領域の間隔を実行チャネル長と称し、それより深い領域ではチャネル長が徐々に長くなるので）、垂直（深さ）方向において等しいチャネル長（一定したチャネル長）を得ることができないため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が十分とれないこと等の問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５４−０４４４８２  （特許第１７１８９８１号）
【特許文献２】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しょうとする課題は、半導体基板にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、ゲート電極に自己整合して、半導体基板の上面から不純物を注入し、熱処理して不純物を活性化及び拡散してソースドレイン領域を形成するため、不純物拡散層が深くなるほど、半導体基板表面近傍の横方向拡散が大きくなるので、
（１）半導体基板の主面に対し、垂直（深さ）方向において、等しい（一定した）チャネル長を有するチャネル領域が得られなかったため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと。
（２）ソースドレイン領域の抵抗を低減化するため、可能な限り拡散層を深く形成するので、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しい（一定した）チャネル領域が得られなかったため、微細化するほど安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
等の問題が顕著になりつつあり、拡散層の深さに依存せず、横方向拡散が極めて少ない、等しい（一定した）チャネル長が得られるソースドレイン領域の形成法が期待されている。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に、対向する側面をそれぞれ接して挟まれて設けられた第３の半導体層と、前記第３の半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記一対の第１の半導体層に設けられた高濃度のソースあるいはドレイン領域と、前記一対の第２の半導体層に設けられた低濃度のソースあるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、少なくとも対向するソース領域及びドレイン領域の側面が、前記半導体基板の主面に対し、垂直な平面を有し且つチャネル長が垂直方向に一定である本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層上にゲート絶縁膜を介して、第２の半導体層上に設けられた逆構造のサイドウォール（慣例的なサイドウォールに対し、曲がり部の向きが反対のサイドウォール）上に延在した庇構造のゲート電極（下部より上部のゲート長が長い構造のゲート電極）を設け、第２の半導体層及び第３の半導体層の直下の半導体基板に埋め込みＧｅ層を設け、第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層には、垂直（深さ）方向にチャネル長が等しい（一定の）チャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを、チャネル領域を形成する第３の半導体層に自己整合して極めて微細に形成することが可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び垂直（深さ）方向において等しい（一定の）チャネル長を得ることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に高濃度の埋め込みＧｅ層を設けることにより、エピタキシャル成長するＳｉＧｅ層あるいは歪みＳｉ層を横方向のみの成長とすることができ、結晶欠陥が極めて少ない半導体層の形成が可能である。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらに高速な非対称ＭＩＳ電界効果トランジスタを形成することも可能である。
また階段状接合を形成する砒素の替りに不純物分布が緩やかに変化する傾斜接合を形成する燐により高濃度のソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善した、ＬＤＤ構造を有しない、微細なＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、（垂直（深さ）方向に）不変の（一定の）チャネル長を有するＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  ｗｉｔｈ  Ｉｎｖａｒｉａｂｌｅ  Ｃｈａｎｎｅｌ  Ｌｅｎｇｔｈ）と命名し、ＩＣＬ（アイシーエル）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造方法の記載により説明するが、先に設けられた半導体層に形成された不純物領域を、ゲート電極（正確には、ゲート電極を形成するための開孔）により２分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する側面を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２２】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３２】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３３】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図３５】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３６】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３７】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３８】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３９】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４０】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４１】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４２】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図４３】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図４４】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図４５】本発明の半導体装置における第６の実施例の模式側断面図（チャネル長方向）
【図４６】本発明の半導体装置における第７の実施例の模式側断面図（チャネル長方向）
【図４７】本発明の半導体装置における第８の実施例の模式側断面図（チャネル長方向）
【図４８】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）第１の半導体層をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（３）第１の半導体層への活性化した高濃度不純物領域の形成。
（４）第１の半導体層上を含む全面へのマスク材の積層。
（５）高濃度不純物領域が形成された第１の半導体層をゲート電極形成用の開孔により２分割することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（６）開孔部への不純物のイオン注入による露出した半導体基板への埋め込みＧｅ層の形成。
（７）残された第１の半導体層の側面間の横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層（ＳｉＧｅ層）の形成。
（８）マスク材の側壁へのサイドウォール（ＳｉＯ２）の形成。
（９）サイドウォール（ＳｉＯ２）をマスク層とし、第２の半導体層を２分割することによる低濃度ソース領域及び低濃度ドレイン領域の形成。
（１０）残された第２の半導体層の側面間の横方向エピタキシャル成長による第３の半導体層（歪みＳｉ層）の形成。
（１１）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介したゲート電極の形成。
（１２）高濃度ソースドレイン領域及びゲート電極への配線体の形成。
等の技術を使用し、
半導体基板上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層上にゲート絶縁膜を介して、第２の半導体層上に設けられた逆構造のサイドウォール上に延在した庇構造のゲート電極を設け、第２の半導体層及び第３の半導体層の直下の半導体基板に埋め込みＧｅ層を設け、第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層には、垂直（深さ）方向にチャネル長が等しい（一定の）チャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。またドットは半導体基板に導入された埋め込みＧｅ層を示している。
図１〜図２０は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２０は製造方法の工程断面図である。
【００１０】
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）、３は１０１８ｃｍ−３程度のｐ＋型チャネルストッパー領域、４は深さ１００ｎｍ程度のトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）、５は５×１０１７ｃｍ−３程度の埋め込みＧｅ層、６は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）、７は１０１７ｃｍ−３程度のｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度のゲート電極（ＷＳｉ）、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｐ型のシリコン基板１の一部直上に一対のｐ型のＳｉＧｅ層２（第１の半導体層）が選択的に設けられ、一対のＳｉＧｅ層２間には１側面をそれぞれ接して一対のｎ型のＳｉＧｅ層６（第２の半導体層）が設けられ、一対のＳｉＧｅ層６間には対向する側面をそれぞれ接してｐ型の歪みＳｉ層７（第３の半導体層）が挟まれて設けられ、一対のＳｉＧｅ層２、一対のＳｉＧｅ層６及び歪みＳｉ層７からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。一対のＳｉＧｅ層２には上面、下面及び４側面がすべて平面からなるｎ＋型ソース領域８あるいはｎ＋型ドレイン領域１１が設けられ、一対のＳｉＧｅ層６には上面、下面及び４側面がすべて平面からなるｎ型ソース領域９あるいはｎ型ドレイン領域１０が設けられ、歪みＳｉ層７にはチャネル領域が設けられ、歪みＳｉ層７上に設けられたゲート酸化膜（ＳｉＯ２）１３及び一対のＳｉＧｅ層６上に設けられた逆構造のサイドウォール（ＳｉＯ２）１２を介して上部になるほど長いゲート長を有する構造のゲート電極（ＷＳｉ）１４が設けられ、一対のＳｉＧｅ層６及び歪みＳｉ層７直下のシリコン基板１の上部には埋め込みＧｅ層５が設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４直下にはｐ＋型チャネルストッパー領域３が設けられており、ｎ＋型ソースドレイン領域（８、１１）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載する。）
【００１２】
図２（チャネル幅方向）においては、ｐ型のシリコン基板１の一部直上にｐ型の歪みＳｉ層７（第３の半導体層）が選択的に設けられ、底部にｐ＋型チャネルストッパー領域３を有するトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。歪みＳｉ層７直下のシリコン基板１の上部には埋め込みＧｅ層５が設けられ、歪みＳｉ層７直上にはゲート酸化膜（ＳｉＯ２）１３を介して、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）４上に延在し、両端に逆構造のサイドウォール（ＳｉＯ２）１２を有する、上部になるほど長いゲート長を有する構造のゲート電極（ＷＳｉ）１４が設けられ、ゲート電極（ＷＳｉ）１４にはバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向の側断面図が示されている。
【００１３】
したがって、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層上にゲート絶縁膜を介して、第２の半導体層上に設けられた逆構造のサイドウォール（慣例的なサイドウォールに対し、向きが反対のサイドウォール）上に延在した庇構造のゲート電極（下部より上部のゲート長が長い構造のゲート電極）を設け、第２の半導体層及び第３の半導体層の直下の半導体基板に埋め込みＧｅ層を設け、第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層には、垂直（深さ）方向にチャネル長が等しい（一定）チャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを、チャネル領域を形成する第３の半導体層に自己整合して極めて微細に形成することが可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び垂直（深さ）方向において等しい（一定の）チャネル長を得ることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に高濃度の埋め込みＧｅ層を設けることにより、エピタキシャル成長するＳｉＧｅ層あるいは歪みＳｉ層を横方向のみの成長とすることができ、結晶欠陥が極めて少ない半導体層の形成が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
【００１４】
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図２０を参照し、主にチャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１５】
図３（チャネル長方向）
ｐ型のシリコン基板１上に１００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（第１の半導体層、Ｇｅ濃度２０％程度）を成長する。
【００１６】
図４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層２を異方性エッチングし、シリコン基板１の一部を露出する浅いトレンチを形成する。
【００１７】
図５（チャネル長方向）
次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。
【００１８】
図６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、ＳｉＧｅ層２の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）４を平坦に埋め込む。
【００１９】
図７（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、ＳｉＧｅ層２に５０ｎｍ程度のｎ＋型不純物領域２３（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００２０】
図８（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。
【００２１】
図９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４及びＳｉＧｅ層２を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部（最短の開孔部幅は５０ｎｍ程度）を形成する。この際ｎ＋型不純物領域２３は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域８及びｎ＋型ドレイン領域１１となる。次いでレジスト（図示せず）を除去する。
【００２２】
図１０（チャネル長方向）
次いで開孔部を通して露出しているシリコン基板１の表面にゲルマニウム（Ｇｅ）のイオン注入をおこなう。これは露出しているシリコン基板１の表面を高濃度のゲルマニウム（Ｇｅ）層５で満たすためである。
【００２３】
図１１（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により、露出したＳｉＧｅ層２の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層６（第２の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層６は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャルＳｉＧｅ層６を成長させることにより、結晶成長における結晶欠陥を防止している。このｎ型のＳｉＧｅ層６は以後２分割されて低濃度のソースドレイン領域となるため、５×１０１７ｃｍ−３程度に形成される。
【００２４】
図１２（チャネル長方向）
次いで化学気相成長により、１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。
【００２５】
図１３（チャネル長方向）
次いでサイドウォール（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、ＳｉＧｅ層６を異方性エッチングし、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１の一部を露出する。この際ｎ型のＳｉＧｅ層６は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域９及びｎ型ドレイン領域１０となる。
【００２６】
図１４（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層６の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層７（第３の半導体層）を成長する。この際歪みＳｉ層７は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャル歪みＳｉ層７を成長させることにより、結晶成長における結晶欠陥を防止している。
【００２７】
図１５（チャネル長方向）
次いで露出している歪みＳｉ層７の表面を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで歪みＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層７をエピタキシャルする際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温でアニールをおこない、チャネル領域となる歪みＳｉ層７の閾値電圧制御用の硼素を活性化させる。
【００２８】
図１６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２４上に成長したタングステンシリサイド膜（ＷＳｉ）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）１４を形成する。この際ゲート電極（ＷＳｉ）１４は、側壁に逆構造のサイドウォール（ＳｉＯ２）１２を有し、ゲート長が上部になるほど長い構造（実効的なゲート長は最下部）に形成されるが、歪みＳｉ層７において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
【００２９】
図１７（チャネル長方向）
次いでゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４をエッチング除去する。
【００３０】
図１８（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
【００３１】
図１９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３２】
図２０（チャネル長方向）
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
【００３３】
図１（チャネル長方向）、図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＩＣＬ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
【実施例２】
【００３４】
図２１〜図３４は本発明の半導体装置における第２の実施例で、図２１はチャネル長方向の模式側断面図、図２２〜図３４は製造方法の工程断面図の一部である。
【００３５】
図２１（チャネル長方向）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成した非対称のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜８、１０〜２２は図１と同じ物を、２５はシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、ソース領域側のゲート電極（ＷＳｉ）１４の側壁にサイドウォール（ＳｉＯ２）１２が設けられていないこと及びｎ型ソース領域９が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能であり、またｎ型ソース領域が設けられない分、微細なＭＩＳ電界効果トランジスタを形成することも可能である。
【００３６】
次いで本発明に係る半導体装置における第２の実施例の製造方法について図２２〜図３４及び図２１を参照して説明する。
第１の実施例に示される図３〜図６の工程をおこなった後、図２２の工程をおこなう。
【００３７】
図２２（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）４を１０ｎｍ程度異方性エッチングし微小な段差を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＳｉＧｅ層２の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２５を除去し、微小な段差にシリコン窒化膜（Ｓｉ３Ｎ４）２５を埋め込み平坦化する。
【００３８】
図２３（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、ＳｉＧｅ層２に５０ｎｍ程度のｎ＋型不純物領域２３（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００３９】
図２４（チャネル長方向）
次いで化学気相成長により、９０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。次いで化学気相成長により、１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。
【００４０】
図２５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７、シリコン酸化膜（ＳｉＯ２）２６及びＳｉＧｅ層２を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部（最短の開孔部幅は５０ｎｍ程度）を形成する。この際ｎ＋型不純物領域２３は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域８及びｎ＋型ドレイン領域１１となる。次いでレジスト（図示せず）を除去する。
【００４１】
図２６（チャネル長方向）
次いで開孔部を通して露出しているシリコン基板１の表面にゲルマニウム（Ｇｅ）のイオン注入をおこなう。これは露出しているシリコン基板１の表面を高濃度のゲルマニウム（Ｇｅ）層５で満たすためである。
【００４２】
図２７（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層２の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層６（第２の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層６は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャルＳｉＧｅ層６を成長させることにより、結晶成長における結晶欠陥を防止している。このｎ型のＳｉＧｅ層６は以後分割されて低濃度のドレイン領域となるため、５×１０１７ｃｍ−３程度に形成される。
【００４３】
図２８（チャネル長方向）
次いで化学気相成長により、１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。
【００４４】
図２９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）（２７、２５）をマスク層として、ソース領域側の開孔部の側壁に形成したサイドウォール（ＳｉＯ２）１２を異方性エッチングする。次いでレジスト（図示せず）を除去する。
【００４５】
図３０（チャネル長方向）
次いでドレイン領域側に残されたサイドウォール（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）（２７、２５）をマスク層として、ＳｉＧｅ層６を異方性エッチングし、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１の一部を露出する。この際ｎ型のＳｉＧｅ層６はドレイン領域側のサイドウォール（ＳｉＯ２）１２直下にのみ残され、ｎ型ドレイン領域１０となる。
【００４６】
図３１（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層２とＳｉＧｅ層６の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層７（第３の半導体層）を成長する。この際歪みＳｉ層７は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャル歪みＳｉ層７を成長させることにより、結晶成長における結晶欠陥を防止している。
【００４７】
図３２（チャネル長方向）
次いで露出している歪みＳｉ層７の表面を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで歪みＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層７をエピタキシャルする際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温でアニールをおこない、チャネル領域となる歪みＳｉ層７の閾値電圧制御用の硼素を活性化させる。
【００４８】
図３３（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２７上に成長したタングステンシリサイド膜（ＷＳｉ）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）１４を形成する。この際ゲート電極（ＷＳｉ）１４は、ドレイン領域側の側壁にのみ逆構造のサイドウォール（ＳｉＯ２）１２を有し、ゲート長が上部になるほど長い構造（実効的なゲート長は最下部）に形成されるが、歪みＳｉ層７において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
【００４９】
図３４（チャネル長方向）
次いでゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７及びシリコン酸化膜（ＳｉＯ２）２６を順次異方性エッチングする。
【００５０】
以後第１の実施例に示される図１８〜図２０及び図１の工程をおこない、本願発明のＩＣＬ構造の半導体装置（Ｎチャネルの非対称ＭＩＳ電界効果トランジスタ）を完成する。（完成図、図２１（チャネル長方向））
【実施例３】
【００５１】
図３５は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１３〜２２は図１と同じ物を、２５は図２１と同じ物を、２８は埋め込みシリコン酸化膜（ＳｉＯ２）、２９は空孔を示している。
同図においては、サイドウォール（ＳｉＯ２）１２が形成されていないこと、ｎ型ソース領域９とｎ型ドレイン領域１０間隔（チャネル長）にほぼ等しいゲート長を有する微細なゲート電極が設けられていること、ｎ型ソースドレイン領域（９、１０）下に埋め込みシリコン酸化膜（ＳｉＯ２）２８が設けられていること及びチャネル領域直下に空孔２９が形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、チャネル領域直下に空孔を形成できるため、動作時のチャネル領域と半導体基板間の容量を低減できることによる高速化が可能である。
【００５２】
次いで本発明に係る半導体装置における第３の実施例の製造方法について図３６〜図４２及び図３５を参照して説明する。
第１の実施例に示される図３〜図６及び第２の実施例に示される図２２〜図２５の工程をおこなった後、図３６の工程をおこなう。
【００５３】
図３６（チャネル長方向）
次いで露出したシリコン基板１を３０ｎｍ程度等方性エッチングし、庇構造の開孔部を形成する。
【００５４】
図３７（チャネル長方向）
次いで化学気相成長により、１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を全面異方性エッチングし、開孔部の庇部にのみシリコン酸化膜（ＳｉＯ２）２８を埋め込む。
【００５５】
図３８（チャネル長方向）
次いで開孔部を通して露出しているシリコン基板１の表面にゲルマニウム（Ｇｅ）のイオン注入をおこなう。これは露出しているシリコン基板１の表面を高濃度のゲルマニウム（Ｇｅ）層５で満たすためである。
【００５６】
図３９（チャネル長方向）
次いで側面が露出しているＳｉＧｅ層２を２０ｎｍ程度等方性エッチングし、庇構造の開孔部を形成する。
【００５７】
図４０（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層２の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層６（第２の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層６は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャルＳｉＧｅ層６を成長させることにより、結晶成長における結晶欠陥を防止している。このｎ型のＳｉＧｅ層６は以後２分割されて低濃度のソースドレイン領域となるため、５×１０１７ｃｍ−３程度に形成される。この際ＳｉＧｅ層６下の一部に空孔２９が形成される。
【００５８】
図４１（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）（２７、２５）をマスク層として、開孔部を通してＳｉＧｅ層６を異方性エッチングし、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１の一部を露出する。この際ｎ型のＳｉＧｅ層６は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域９及びｎ型ドレイン領域１０となる。
【００５９】
図４２（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層６の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層７（第３の半導体層）を成長する。この際歪みＳｉ層７は、表面が高濃度のゲルマニウム（Ｇｅ）層５で満たされたシリコン基板１から縦（垂直）方向には成長しない。こうして横（水平）方向のみにエピタキシャル歪みＳｉ層７を成長させることにより、結晶成長における結晶欠陥を防止している。この際歪みＳｉ層７直下に空孔２９が再形成される。
【００６０】
以後第２の実施例に示される図３２〜図３４、第１の実施例に示される図１８〜図２０及び図１の工程をおこない、本願発明のＩＣＬ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。（完成図、図３５（チャネル長方向））
【実施例４】
【００６１】
図４３は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３〜５、８〜２２は図１と同じ物を、３０はｎ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）、３１はｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）を示している。
同図においては、シリコン基板１上にＳｉＧｅ層２が設けられておらず、シリコン基板１に直接ｎ＋型ソース領域８及びｎ＋型ドレイン領域１１が設けられていること、ｎ型のエピタキシャルＳｉＧｅ層６（第２の半導体層、低濃度のソースドレイン領域形成部）の替りにｎ型のエピタキシャルＳｉ層３０（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられていること及びｐ型のエピタキシャル歪みＳｉ層７（第３の半導体層、チャネル領域形成部）の替りにｐ型のエピタキシャルＳｉ層３１（第３の半導体層、チャネル領域形成部）が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またチャネル領域が歪み構造に形成されていないため、移動度の向上による高速化は達成できないが、製造工程はやや簡略化することが可能である。
【実施例５】
【００６２】
図４４は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７、８、１１、１３〜２２は図１と同じ物を示している。
同図においては、サイドウォール（ＳｉＯ２）１２が形成されていないこと、ｎ型のエピタキシャルＳｉＧｅ層６（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域９とｎ型ドレイン領域１０が設けられていない（即ちＬＤＤ構造ではない）こと及びｎ＋型ソース領域８とｎ＋型ドレイン領域１１が高濃度の燐により形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、不純物分布が緩やかに変化する傾斜接合が可能な燐により高濃度のソースドレイン領域を形成できるため、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるので、微細化及び製造工程の簡略化が可能である。
【実施例６】
【００６３】
図４５は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７、８、１１、１３〜２２は図１と同じ物を、２８、２９は図３５と同じ物を示している。
同図においては、サイドウォール（ＳｉＯ２）１２が形成されていないこと、ｎ型のエピタキシャルＳｉＧｅ層６（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域９とｎ型ドレイン領域１０が設けられていない（即ちＬＤＤ構造ではない）こと、ｎ＋型ソース領域８とｎ＋型ドレイン領域１１が高濃度の燐により形成されていること、ｐ型のエピタキシャルＳｉＧｅ層２（第１の半導体層、高濃度のソースドレイン領域形成部）の一部下に埋め込みシリコン酸化膜（ＳｉＯ２）２８が設けられていること及びチャネル領域直下に空孔２９が形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またチャネル領域直下に空孔を形成できるため、動作時のチャネル領域と半導体基板間の容量を低減できることによる高速化が可能であり、さらに不純物分布が緩やかに変化する傾斜接合が可能な燐により高濃度のソースドレイン領域を形成できるため、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるので、微細化及び製造工程の簡略化も可能である。
【実施例７】
【００６４】
図４６は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３〜５、８、１１、１３〜２２は図１と同じ物を、３１は図４３と同じ物を示している。
同図においては、サイドウォール（ＳｉＯ２）１２が形成されていないこと、シリコン基板１上にＳｉＧｅ層２が設けられておらず、シリコン基板１に直接、高濃度の燐からなるｎ＋型ソース領域８及びｎ＋型ドレイン領域１１が設けられていること、ｎ型のエピタキシャルＳｉＧｅ層６（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域９とｎ型ドレイン領域１０が設けられていない（即ちＬＤＤ構造ではない）こと及びｐ型のエピタキシャル歪みＳｉ層７（第３の半導体層、チャネル領域形成部）の替りにｐ型のエピタキシャルＳｉ層３１（第３の半導体層、チャネル領域形成部）が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またチャネル領域が歪み構造に形成されていないため、移動度の向上による高速化は達成できないが、製造工程はやや簡略化することが可能であり、さらに不純物分布が緩やかに変化する傾斜接合が可能な燐により高濃度のソースドレイン領域を形成できるため、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるので、微細化及び製造工程の簡略化も可能である。
【実施例８】
【００６５】
図４７は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＩＣＬ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２２は図１と同じ物を、２５は図２１と同じ物を、３２は埋め込みシリコン酸化膜（ＳｉＯ２）、３３は空孔を示している。
同図においては、半導体基板に埋め込みＧｅ層５が形成されていないこと、ｐ型のエピタキシャル歪みＳｉ層７（第３の半導体層、チャネル領域形成部）の直下に空孔３３が形成されていること及びｎ型のエピタキシャルＳｉＧｅ層６（第２の半導体層、低濃度のソースドレイン領域形成部）とｐ型のエピタキシャル歪みＳｉ層７（第３の半導体層、チャネル領域形成部）下に埋め込みシリコン酸化膜（ＳｉＯ２）３２が形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またチャネル領域直下に空孔を形成できるため、動作時のチャネル領域と半導体基板間の容量を低減できることによる高速化が可能であり、さらに埋め込みＧｅ層を設けずに、結晶欠陥を防止した高性能の第２及び第３の半導体層を設けることも可能である。
【００６６】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、単一チャネル（ＮチャネルあるいはＰチャネル）のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
また上記実施例においては、単体元素半導体基板を使用しているが、化合物半導体基板（あるいは単体元素半導体基板上に形成した化合物半導体層）を使用して上記の半導体装置を形成することも可能である。
【産業上の利用可能性】
【００６７】
本願発明は、特に極めて高速で、高性能且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００６８】
１    ｐ型のシリコン（Ｓｉ）基板
２    ｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）
３    ｐ＋型チャネルストッパー領域
４    トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）
５    埋め込みＧｅ層
６    ｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）
７    ｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）
８    ｎ＋型ソース領域
９    ｎ型ソース領域
１０  ｎ型ドレイン領域
１１  ｎ＋型ドレイン領域
１２  サイドウォール（ＳｉＯ２）
１３  ゲート酸化膜（ＳｉＯ２）
１４  ゲート電極（ＷＳｉ）
１５  燐珪酸ガラス（ＰＳＧ）膜
１６  シリコン窒化膜（Ｓｉ３Ｎ４）
１７  バリアメタル（ＴｉＮ）
１８  導電プラグ（Ｗ）
１９  層間絶縁膜（ＳｉＯＣ）
２０  バリアメタル（ＴａＮ）
２１  Ｃｕ配線（Ｃｕシード層含む）
２２  バリア絶縁膜（Ｓｉ３Ｎ４）
２３  ｎ＋型不純物領域
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  シリコン窒化膜（Ｓｉ３Ｎ４）
２６  シリコン酸化膜（ＳｉＯ２）
２７  シリコン窒化膜（Ｓｉ３Ｎ４）
２８  埋め込みシリコン酸化膜（ＳｉＯ２）
２９  空孔
３０  ｎ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）
３１  ｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
３２  埋め込みシリコン酸化膜（ＳｉＯ２）
３３  空孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2018107232.tif 000007
【図６】
2018107232.tif 000008
【図７】
2018107232.tif 000009
【図８】
2018107232.tif 000010
【図９】
2018107232.tif 000011
【図１０】
2018107232.tif 000012
【図１１】
2018107232.tif 000013
【図１２】
2018107232.tif 000014
【図１３】
2018107232.tif 000015
【図１４】
2018107232.tif 000016
【図１５】
2018107232.tif 000017
【図１６】
2018107232.tif 000018
【図１７】
2018107232.tif 000019
【図１８】
2018107232.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2018107232.tif 000027
【図２６】
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【図２７】
2018107232.tif 000029
【図２８】
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【図２９】
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【図３０】
2018107232.tif 000032
【図３１】
2018107232.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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