(57)【要約】【課題】電源装置の多相インターリーブ制御において、出力電圧のオーバーシュートやアンダーシュートの発生を抑制すると共に、検出部の個数や制御系が相数に依存しない制御とする。【解決手段】多相インターリーブにデッドビート制御を適用した電源装置の電力制御において、多相インターリーブによる多相制御において、多相の相電流の合成電流を制御電流とすることによって、検出部の個数や制御系が相数に依存しない制御を実現し、この制御電流を用いて定電流制御を行うことによって、オーバーシュートやアンダーシュートの発生を抑制する。電源装置は、複数の相電流によって多相制御を行う多相インターリーブ制御の電源装置であって、多相インターリーブの多相制御によって動作する降圧チョッパ回路を構成するＬＣチョッパ回路と、ＬＣチョッパ回路の多相制御によってステップ応答を制御する制御部とを備える。【選択図】図１
2018107966.tif 000002
【特許請求の範囲】
【請求項１】
複数の相電流によって多相制御を行う多相インターリーブ制御の電源装置であって、
多相インターリーブの多相制御によって動作する降圧チョッパ回路を構成するＬＣチョッパ回路と、
前記ＬＣチョッパ回路の多相制御によってステップ応答を制御する制御部を備え、
前記制御部は、前記ＬＣチョッパ回路の多相制御において、前記ＬＣチョッパ回路の各相電流の合成電流を制御電流とする定電流制御によって、前記ＬＣ回路の各相のスイッチングを制御することを特徴とする電源装置。
【請求項２】
ＬＣチョッパ回路を含む電源装置の制御方法であって、
複数の相電流によって多相制御を行う多相インターリーブ制御の電源装置の制御方法であって、
前記ＬＣチョッパ回路の多相制御によるステップ応答の制御において、前記ＬＣチョッパ回路の各相電流の合成電流を制御電流とする定電流制御によって、前記ＬＣ回路の各相のスイッチングを制御することを特徴とする電源装置の制御方法。
【請求項３】
前記定電流制御は、
出力電圧を指令電圧に追従させる、インダクタンス電流の定電流制御であることを特徴とする請求項２に記載の電源装置の制御方法。
【請求項４】
前記インダクタンス電流の定電流制御において、
前記制御電流は、前記ＬＣ回路の各相のインダクタンスの接続端を流れるインダクタンス電流であることを特徴とする請求項３に記載の電源装置の制御方法。
【請求項５】
前記インダクタンス電流の定電流制御において、
前記制御電流は、前記ＬＣ回路のキャパシタンスを流れるキャパシタンス電流であることを特徴とする請求項３に記載の電源装置の制御方法。
【請求項６】
前記定電流制御は、
キャパシタンス電流を指令電流に追従させる、キャパシタンス電流の定電流制御であることを特徴とする請求項２に記載の電源装置の制御方法。
【請求項７】
前記キャパシタンス電流の定電流制御において、
前記制御電流は、前記ＬＣ回路のキャパシタンスを流れるキャパシタンス電流であることを特徴とする請求項６に記載の電源装置の制御方法。
【請求項８】
前記定電流制御は、２段の定電流制御であり、
第１段目の定電流制御は、キャパシタンス電流を指令電流に追従させるキャパシタンス電流の定電流制御であり、
第２段目の定電流制御は、出力電圧を指令電圧に追従させる、インダクタンス電流の定電流制御であり、
第１段目の定電流制御において出力電圧が切り替え電圧Ｖcに達した時点で第２段の定電流制御に切り替えることを特徴とする請求項２に記載の電源装置の制御方法。
【請求項９】
前記第１段目のキャパシタンス電流の定電流制御は、更に、mode1の定電流制御とmode2の定電流制御の２つのモードを備え、
第１段目のキャパシタンス電流の定電流制御において、
mode1の定電流制御において、第１の切り替え電圧Ｖc1においてmode1の定電流制御からmode2の定電流制御に切り替え、
mode2の定電流制御において、第２の切り替え電圧Ｖc2においてmode2の定電流制御から第２段目のインダクタンス電流の定電流に切り替えるとを備えることを特徴とする請求項８に記載の電源装置の制御方法。
【請求項１０】
前記定電流制御は、設定電圧ＶをＨｉｇｈレベルのＶHとＬｏｗレベルのＶLとする２レベル制御であり、
設定電圧ＶがＨｉｇｈレベルＶHである場合には、
前記第１の切り替え電圧Ｖc1は、
2018107966.tif 000064
αHはＨｉｇｈレベルの電流係数、
ＩR-ratは定格電流
ＶLはＬｏｗレベルの設定電圧
Ｔはサンプリング周期
Ｃはキャパシタンス
ＮはＨｉｇｈレベル時の整数
であり、
設定電圧ＶがＬｏｗレベルＶLである場合には、
前記第１の切り替え電圧Ｖc1は、
2018107966.tif 000065
αLはＬｏｗレベルの電流係数、
ＩR-ratは定格電流
ＶHはＨｉｇｈレベルの設定電圧
Ｔはサンプリング周期
Ｃはキャパシタンス
ＮはＬｏｗレベル時の整数
であり、
前記第２の切り替え電圧Ｖc2は、
2018107966.tif 000066
ＶREFはＨｉｇｈレベルの設定電圧VH又はＬｏｗレベルの設定電圧VL、
Ｖc1は第１の切り替え電圧、
ＩC-REFは指令電流、
Ａｖ、β３は指令電圧ＶREFに対する追従特性を定める係数、
Ｔはサンプリング周期
Ｃはキャパシタンス
であることを特徴とする請求項９に記載の電源装置の制御方法。
【請求項１１】
前記mode2の定電流制御の指令電流は、前記mode1の定電流制御における指令電流に係数β2を乗じた値であることを特徴とする請求項９に記載の電源装置の制御方法。
【請求項１２】
前記係数β2は
2018107966.tif 000067
ＶREFはＨｉｇｈレベルの設定電圧VH又はＬｏｗレベルの設定電圧VL、
Ａｖ、β３は指令電圧ＶREFに対する追従特性を定める係数、
Ｖc2は第２の切り替え電圧、
ＩC-REFは指令電流、
であることを特徴とする請求項１０に記載の電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、電源装置、及び電源装置の制御方法に関する。
【背景技術】
【０００２】
半導体やフラットパネル製造装置等は、アッシングやエッチング等の薄膜生成の高密度・高精度化に伴い、プラズマ負荷にＲＦ電力をパルス状態で供給できる機能が要求されている。特に、プラズマを消滅させない最少電力のＬｏｗ電力と薄膜生成に必要なＨｉｇｈ電力との間で連続してＲＦ電力を可変させる方式のＨｉｇｈ／Ｌｏｗパルス電力動作を広帯域で行う２レベルパルス電力制御が要望されている。
【０００３】
例えば、Ｈｉｇｈ／Ｌｏｗパルス電力動作に要求される周波数帯域は１Ｈｚ〜５０ｋＨｚである。ＲＦ電力を供給する電源装置として、ＰＩ制御によるＡ級〜Ｅ級増幅器を用いたものが知られているが、ＰＩ制御では数Ｈｚ〜数十ｋＨｚの広帯域をカバーする２レベルパルス電力制御は実現不可能である。
【０００４】
このような状況において、設備用ＲＦ電源など分野で使用する電源では、Ｈｉｇｈ／Ｌｏｗパルス電力動作を広帯域で行う２レベルパルス電力制御が可能な電源が求められている。
【０００５】
高速応答が期待される電源として、インターリーブ方式を用いた電源があり、例えば、以下の特許文献１〜３が知られている。
【０００６】
特許文献１には、力率改善を行うインターリーブ制御電源装置において、マスターのコンバータとスレーブのコンバータを備え、マスターのコンバータのスイッチング素子とスレーブのコンバータのスイッチング素子を所定の位相差でそれぞれ動作させること、及びフィードバックした出力電圧に基づいて行うインターリーブによる電圧制御を行うことが記載されている。
【０００７】
特許文献２には、相互に所定位相差で主スイッチがスイッチング動作する２相ｎ以上の多相制御型のインターリーブ回路で昇圧チョッパ回路を構成すること、及びフィードバックした出力電圧に基づいて行うインターリーブによる制御を行うことが記載されている。
【０００８】
特許文献３には、多相インターリーブ方式のコンバータで起こる相ごとの電流不均等の問題を解決し、パワー素子を保護することが記載され、相ごとに設けたサブ回路の相電流に基づいて行うインターリーブによる電流制御を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１１９２８５号
【特許文献２】特開２０１５−１７７６３６号
【特許文献３】特開２０１５−２２０９７６号
【特許文献４】特許第５７０４７７２号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電源装置において、広帯域でのパルス電力制御として多相インターリーブの適用が考えられる。しかしながら、前記した特許文献１，２に開示されるインターリーブ制御は、フィードバックした出力電圧に基づいて電圧制御を行う制御方式であり、また、特許文献３は、各相の相電流に基づいて電流制御を行う制御方式であって、それぞれ以下に示すような問題がある。
【００１１】
特許文献１，２で示されるインターリーブ制御は、出力電圧ｖoをフィードバックして行う定電圧制御であるため、ステップ応答において二次振動電圧が発生し、出力電圧にオーバーシュートやアンダーシュートが生じるという問題がある。このオーバーシュートやアンダーシュートを抑制するには、制御応答の速度を低速に設定する必要があり、高速応答に対応することができない。
【００１２】
図１９はＬＣＲ回路の等価回路を示し、出力電圧ｖoをフィードバックする定電圧制御を説明するための図である。なお、ここでは、ＬＣＲ回路で構成された降圧チョッパ回路を含む電源装置の例を示している。
【００１３】
図１９に示したＬＣＲ回路において、入力電圧Ｕを入力したときのステップ応答で得られる出力電圧ｖoは、以下の式で表される。
【数１】
2018107966.tif 000003
【００１４】
上記の式（１）は、出力電圧ｖoが二次振動電圧であることを示し、オーバーシュートやアンダーシュートの発生を示唆している。
【００１５】
また、特許文献３で示されるインターリーブ制御は、各相の相電流に基づいて行う電流制御であるため、各相電流を検出するために複数個の検出部が必要である他、制御が複雑となるという問題がある。
【００１６】
本発明は前記した従来の問題点を解決し、電源装置の多相インターリーブ制御において、出力電圧のオーバーシュートやアンダーシュートの発生を抑制すると共に、検出部の個数や制御系が相数に依存しない制御を目的とする。
【課題を解決するための手段】
【００１７】
制御方式として、ＰＩ制御と比較して速い動的応答と高利得が得られるデッドビート制御が知られている。デッドビート制御は、入力及び出力を状態変数とする回路状態を離散モデルで展開して得られる状態方程式について、サンプリング周期（ｋ＋１）番目の出力が目標値と等しくなるようにパルス幅ΔＴ（ｋ）をサンプリング周期ごとに演算し、求めたパルス幅ΔＴ（ｋ）によってスイッチング動作を制御する。
【００１８】
多相インターリーブにデッドビート制御を適用した電源装置の電力制御は知られていない。仮に、多相インターリーブの各相に対してデッドビート制御を適用しようとした場合においても、引用文献３で示したように相ごとにサブ回路を設けて各相の相電流を検出し、各相電流に基づいて各相のパルス幅ΔＴ（ｋ）を求める必要がある。そのため、複数個の検出部が必要となる他、相ごとに制御を行う必要があるため、依然として、検出部の個数や制御系は相数と共に増加及び複雑化する課題がある。
【００１９】
本発明は、多相インターリーブにデッドビート制御を適用した電源装置の電力制御において、多相インターリーブによる多相制御において、多相の相電流の合成電流を制御電流とすることによって、検出部の個数や制御系が相数に依存しない制御を実現し、この制御電流を用いて定電流制御を行うことによって、オーバーシュートやアンダーシュートの発生を抑制する。
【００２０】
本発明は電源装置の態様、及び電源装置の制御方法の態様を含む。
本発明の電源装置は、複数の相電流によって多相制御を行う多相インターリーブ制御の電源装置であって、多相インターリーブの多相制御によって動作する降圧チョッパ回路を構成するＬＣチョッパ回路と、ＬＣチョッパ回路の多相制御によってステップ応答を制御する制御部とを備える。
【００２１】
制御部は、ＬＣチョッパ回路の多相制御において、ＬＣチョッパ回路の各相電流の合成電流を制御電流とする定電流制御によってＬＣ回路の各相のスイッチングを制御する。
【００２２】
本発明の電源装置の制御方法は、ＬＣチョッパ回路を含む電源装置の制御方法であって、複数の相電流によって多相制御を行う多相インターリーブ制御の電源装置の制御方法であり、ＬＣチョッパ回路の多相制御によるステップ応答の制御において、ＬＣチョッパ回路の各相電流の合成電流を制御電流とする定電流制御によって、ＬＣ回路の各相のスイッチングを制御する。
【００２３】
本発明の電源装置及び電源装置の制御方法において、ＬＣチョッパ回路の各相電流の合成電流を制御電流として定電流制御を行うことによって、フィードバック信号を検出する検出機構は合成電流を検出する一つの検出手段で足り、ＬＣ回路の各相をスイッチングする制御系についても一つの制御系で足りる。したがって、検出部の個数や制御系は多相制御の相数に依存することなく一つの検出手段及び一つの制御系で構成することができる。
【００２４】
また、制御電流によって定電流制御を行うことによって、オーバーシュートやアンダーシュートの発生を抑制することができる。
【００２５】
各相電流の合成電流は、ＬＣチョッパ回路の各相のインダクタンスの接続端に流れるインダクタンス電流、あるいは、ＬＣチョッパ回路のキャパシタンスに流れるキャパシタンス電流を用いることができる。
【００２６】
インダクタンスの接続端に電流計を設ける構成によって、各相のインダクタンスに流れる各インダクタンス電流を合わせた合成電流を検出し、検出した合成電流のフィードバック信号を制御電流として定電流制御を行う。
【００２７】
また、キャパシタンスに電流計を設ける構成によって、キャパシタンス電流を検出し、検出したキャパシタンス電流のフィードバック信号を制御電流として定電流制御を行う。キャパシタンス電流は、各相のインダクタンス電流の合成電流から負荷電流を差し引いた電流であるため、キャパシタンス電流を検出することで、インダクタンス電流の合成電流を検出することができる。
【００２８】
インダクタンス電流を検出する構成、及びキャパシタンス電流を検出する構成のいずれの構成においても、制御電流を検出する検出機構は一つの検出手段で足りる。
【００２９】
また、インダクタンス電流を検出する構成、及びキャパシタンス電流を検出する構成のいずれの構成においても、制御電流を用いて定電流制御を行う制御系は一つの制御系で足りる。
【００３０】
本発明の電源装置の制御方法において、制御電流として、インダクタンス電流、キャパシタンス電流、及びインダクタンス電流とキャパシタンス電流との組み合わせを用いることができ、各電流を制御電流とする定電流制御について複数の形態を採用することができる。
【００３１】
表１は、定電流制御の複数の形態を示している。表１では、インダクタンス電流の定電流制御の形態、キャパシタンス電流の定電流制御の形態、キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御とを組み合わせた形態について、オーバーシュート、アンダーシュート、課題電流、及び目標値への制御の各課題に対する作用と共に示している。
【００３２】
【表１】
2018107966.tif 000004
【００３３】
（インダクタンス電流の定電流制御）
定電流制御の第１の形態は、インダクタンス電流の定電流制御によって、オーバーシュート及びアンダーシュートを抑制すると共に、出力電圧を目標値である指令電圧に追従させる。
【００３４】
インダクタンス電流をフィードバックして定電流制御を行った場合には、出力電圧のステップ応答は二次振動電圧を起こすこと無く、所定のインダクタンス電流値に応じて定まる電圧に向かって指数関数的に増加する。したがって、インダクタンス電流の定電流制御によって、出力電圧をオーバーシュート又はアンダーシュートさせることなく、所定値に収束するステップ応答させることができる。
【００３５】
インダクタンス電流の定電流制御において、制御電流として、ＬＣ回路の各相のインダクタンスの接続端を流れるインダクタンス電流、あるいは、インダクタンス電流はキャパシタンス電流と負荷電流との和であることから、ＬＣ回路のキャパシタンスを流れるキャパシタンス電流を用いる。インダクタンス電流の定電流制御は、インダクタンス電流が定格電流値あるいは定格電流値に所定係数を乗じた値との差分が零となるように電流制御を行う。
【００３６】
（キャパシタンス電流の定電流制御）
定電流制御の第２の形態は、キャパシタンス電流の定電流制御によって、オーバーシュート及びアンダーシュートを抑制すると共に、過大電流を抑制する。
【００３７】
キャパシタンス電流の定電流制御は、ＬＣ回路のキャパシタンスを定電流充電または定電流放電させる。各サンプリング周期の出力電圧は、前サンプリング周期の出力電圧に係数が乗ぜられた指令電流との和で表され、サンプリング周期毎に出力電圧が増加、あるいは減少する。このキャパシタンス電流の定電流制御では、出力電圧は指令電圧に収束しないが、キャパシタンス電流が定電流に制御されることから過大電流の発生が抑制される。
【００３８】
キャパシタンス電流の定電流制御において、制御電流として、ＬＣ回路のキャパシタンスを流れるキャパシタンス電流を採用する。
【００３９】
（キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御）
定電流制御の第３の形態は、キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御とを含む２段階の定電流制御であり、オーバーシュート及びアンダーシュートを抑制すると共に、過大電流を抑制し、出力電圧を目標値である指令電圧に追従させる。
【００４０】
第１段目の定電流制御は、キャパシタンス電流を指令電流に追従させるキャパシタンス電流の定電流制御であり、第２段目の定電流制御は、出力電圧を指令電圧に追従させるインダクタンス電流の定電流制御である。
【００４１】
第１段目のキャパシタンス電流の定電流制御において出力電圧が切り替え電圧Ｖcに達した時点で第２段のインダクタンス電流の定電流制御に切り替える。
【００４２】
定電流制御の第３の形態において、更に、第１段目のキャパシタンス電流の定電流制御はmode1の定電流制御とmode2の定電流制御の２つのモードとを備える。
【００４３】
第１段目のキャパシタンス電流の定電流制御において、mode1の定電流制御において、第１の切り替え電圧Ｖc1においてmode1の定電流制御からmode2の定電流制御に切り替え、mode2の定電流制御において、第２の切り替え電圧Ｖc2においてmode2の定電流制御から第２段目のインダクタンス電流の定電流に切り替える。
【００４４】
出力電圧を目標値である指定電圧に制御するには、インダクタンス電流の定電流制御を行う必要があるが、mode1のキャパシタンス電流の定電流制御で得られる出力電圧は指定電圧への制御を行わないため、mode3のインダクタンス電流の定電流制御に切り替えるときの電圧は、仮に全区間をインダクタンス電流の定電流制御したときの電圧と相違が生じる。そのため、電流制御に切り替え時に出力電圧に波形乱れが発生するおそれがある。そこで、mode1とmode3との間に、両mode間の電圧を繋ぐための移行区間としてmode2を設ける。mode1とmode3との間にmode2を挟むことによって、出力電圧の波形乱れの発生を抑制する。
【００４５】
定電流制御は、設定電圧ＶをＨｉｇｈレベルのＶHとＬｏｗレベルのＶLとする２レベル制御に適用することができる。
【００４６】
この２レベル制御において、設定電圧ＶがＨｉｇｈレベルＶHである場合には、
第１の切り替え電圧Ｖc1は、
【数２】
2018107966.tif 000005
によって得られる。
なお、αHはＨｉｇｈレベルの電流係数、ＩR-ratは定格電流、ＶLはＬｏｗレベルの設定電圧、Ｔはサンプリング周期、Ｃはキャパシタンス、ＮはＨｉｇｈレベル時の整数である。
【００４７】
また、設定電圧ＶがＬｏｗレベルＶLである場合には、
前記第１の切り替え電圧Ｖc1は、
【数３】
2018107966.tif 000006
によって得られる。
なお、αLはＬｏｗレベルの電流係数、ＩR-ratは定格電流、ＶHはＨｉｇｈレベルの設定電圧、Ｔはサンプリング周期、Ｃはキャパシタンス、ＮはＬｏｗレベル時の整数である。
【００４８】
第２の切り替え電圧Ｖc2は、
【数４】
2018107966.tif 000007
によって得られる。
なお、ＶREFはＨｉｇｈレベルの設定電圧VH又はＬｏｗレベルの設定電圧VL、Ｖc1は第１の切り替え電圧、ＩC-REFは指令電流、Ａｖ、β３は指令電圧ＶREFに対する追従特性を定める係数、Ｔはサンプリング周期、Ｃはキャパシタンスである。
【００４９】
mode2の定電流制御の指令電流は、mode1の定電流制御における指令電流に係数β2を乗じた値として、mode1における指令電流ＩC-REFから減少した指令電流β2・ＩC-REFを用いる。
【００５０】
係数β2は、
【数５】
2018107966.tif 000008
により得られる。
なお、ＶREFはＨｉｇｈレベルの設定電圧VH又はＬｏｗレベルの設定電圧VL、Ａｖ及びβ３は指令電圧ＶREFに対する追従特性を定める係数、Ｖc2は第２の切り替え電圧、ＩC-REFは指令電流である。
【００５１】
（制御形態）
本発明の電源装置の制御の一形態は、ＰＩ制御を用いない多相インターリーブの双方向降圧チョッパ回路による２レベルデッドビート制御である。
【００５２】
インターリーブ方式では、相数ｎを多相とすることにより、スイッチング周波数を駆動スイッチング周波数のｎ倍として制御応答をｎ倍とすることができる他、平滑キャパシタを駆動スイッチング周波数のｎ倍のスイッチング周波数に相当した値を採用することによって平滑キャパシタの量を大幅な低減が期待される。
【００５３】
一般に、直流信号を検出する検出器は低速応答であるのに対して、交流信号を検出する交流変流器は高速応答が可能であることから、本発明の電源装置の制御において制御電流としてキャパシタンス電流を用いる形態によれば、キャパシタンス電流の交流信号を高速検出することで、その他の交流分を含む直流信号を比較的低速で検出してもデッドビート制御の高速応答が可能である。
【００５４】
更に、本発明の形態によれば、定電流制御を行うことによって、ステップ応答のオーバーシュートやアンダーシュートを抑制することができる。
【００５５】
また、本発明の形態によれば、制御電流は各相のインダクタンス電流の合成電流であることから、制御電流であるフィードバック信号を検出する検出部の個数を減少させることができる。
【００５６】
なお、ＬＣチョッパ回路において、インバータを用いて前段の直流電圧を交流電圧に変換することによってＲＦ電力を制御する増幅器として、Ａ級〜Ｅ級増幅器が知られている。これら増幅器の内、Ａ級〜Ｃ級増幅器はドロッパー方式によってＲＦ電力を制御しているため、ＲＦ電力の変換効率は３０％〜５０％程度である。一方、Ｄ級増幅器及びＥ級増幅器はスイッチング方式を用いて前段の直流電圧を可変させてＲＦ電力を制御しているため、代表的な１３．５６ＭＨｚの高周波では、ＲＦ電力の変換効率は９０％〜９３％の高効率が得られる。
【００５７】
したがって、本発明の電源装置の多相インターリーブによるデッドビート制御においては、スイッチング制御が適用できる増幅器としてＤ級増幅器及びＥ級増幅器が好適である。
【図面の簡単な説明】
【００５８】
【図１】本発明の電源装置の概略構成例を説明するための図である。
【図２】本発明の電源装置の制御において位相電流の場合のパルス幅ΔＴ（ｋ）の例を示す図である。
【図３】本発明の電源装置のインダクタンス電流制御の例を説明するための図である。
【図４】本発明の電源装置のキャパシタンス電流制御の例を説明するための図である。
【図５】本発明の電源装置のインダクタンス電流制御及びキャパシタンス電流制御の例を説明するための図である。
【図６】本発明の電源装置のインダクタンス電流制御及びキャパシタンス電流制御の一形態を説明するための図である。
【図７】本発明の電源装置のインダクタンス電流制御及びキャパシタンス電流制御の一形態を説明するための図である。
【図８】本発明の電源装置のインダクタンス電流制御及びキャパシタンス電流制御の例を説明するための図である。
【図９】Mode1〜mode3による出力電圧の指定電圧への整定を説明するためのフローチャートである。
【図１０】本発明の電源装置のチョッパ回路例を説明するための図である。
【図１１】本発明の電源装置のＬＣＲ回路を説明するための図である。
【図１２】本発明の電源装置のＬＣＲ回路の等価回路を説明するための図である。
【図１３】定電圧制御の一次系伝達関数を説明するための図である。
【図１４】定電圧制御の二次系伝達関数を説明するための図である。
【図１５】本発明の電源装置を適用したＲＦジェネレータの制御例を説明するための図である。
【図１６】本発明の電源装置を適用したＲＦジェネレータの制御例を説明するためのフローチャートである。
【図１７】本発明の電源装置を適用した装置のＨｉｇｈ／Ｌｏｗ制御例を説明するためのフローチャートである。
【図１８】本発明の電源装置を適用した直流電源装置及び交流電源装置の制御例を説明するための図である。
【図１９】出力電圧ｖoをフィードバックする定電圧制御を説明するための図である。
【発明を実施するための形態】
【００５９】
本発明の電源装置、及び電源装置の制御方法について図１〜図１８を用いて説明する。  以下、図１を用いて本発明の電源装置の概略構成例を説明し、図２〜９を用いて本発明の電源装置の制御例を説明する。図１０〜１２を用いて本発明のパルス幅ΔＴ（ｋ）の導出について説明し、図１３，１４を用いて指令値に対する追従性を説明し、図１５〜図１８を用いて本発明の電源装置の適用例を説明する。
【００６０】
（本発明の電源装置の概略構成）
本発明の電源装置の概略構成について図１を用いて説明する。本発明の電源装置１は、入力電圧Ｖinを入力とし、出力電圧ｖo及び負荷電流ｉRを出力するＬＣチョッパ回路２、ＬＣチョッパ回路２のスイッチング素子のオン／オフ動作を制御するスイッチング信号を生成するスイッチング信号生成部５、ＬＣチョッパ回路２及び負荷からのフィードバック信号を入力してパルス幅ΔＴ（ｋ）を演算し、演算したパルス幅ΔＴ（ｋ）をスイッチング信号生成部５に出力する制御部６を備える。
【００６１】
ＬＣチョッパ回路２は、インダクタンスＬとキャパシタンスＣの直並列接続で構成されるＬＣ回路４と、入力電圧Ｖinを多相でスイッチング制御して形成したインダクタンス電流ｉLをＬＣ回路４に供給するスイッチング回路３とにより構成される。
【００６２】
制御部６は、スイッチング回路３のスイッチング素子のオン／オフ動作を制御するスイッチング信号のパルス幅ΔＴ（ｋ）を演算する。パルス幅ΔＴ（ｋ）はスイッチングの１周期内において、スイッチング素子のオン状態の時間幅を定め、パルス幅ΔＴ（ｋ）の長短によってＬＣ回路４を経て負荷に供給する電力を制御する。例えば、スイッチング周期の時間幅をＴとした場合には、時間幅Ｔに対するパルス幅ΔＴ（ｋ）はデューティー比として表される。
【００６３】
制御部６は、サンプリング周期（ｋ＋１）番目の出力が目標値と等しくなるようにパルス幅ΔＴ（ｋ）をサンプリング周期ごとに演算し、求めたパルス幅ΔＴ（ｋ）によってスイッチング動作を制御するデッドビート制御を行う。制御部６は、デッドビート制御において、ＬＣチョッパ回路２中の相電流を合成して得られる合成電流を含む制御電流に基づいて所定周期で定電流制御を行い、ＬＣチョッパ回路２のスイッチング回路３のスイッチング素子（図示していない）を駆動するスイッチング信号のパルス幅ΔＴ（ｋ）の演算をサンプリング周期Ｔ毎に行う。
【００６４】
制御部６は、合成電流を含む制御電流の定電流制御により演算されたパルス幅ΔＴ（ｋ）を各相電流のパルス幅ΔＴ（ｋ）とする。制御電流を定電流制御することによって、ステップ応答において出力電圧の二次振動電圧を抑制する。
【００６５】
本発明のスイッチング信号生成部５は、制御部６が演算したパルス幅ΔＴ（ｋ）を各相電流のパルス幅ΔＴ（ｋ）として各相のスイッチング信号を生成する。パルス幅ΔＴ（ｋ）の演算において、相電流を合成して得られる合成電流を含む制御電流に基づいてパルス幅ΔＴ（ｋ）を演算する。この演算において、制御電流は相電流の合成電流に基づくものであるため、各相のパルス幅ΔＴ（ｋ）の重なりによる制限を除くことができ、各相のパルス幅ΔＴが互いに重なることを許容したパルス幅ΔＴ（ｋ）を求めることができる。
【００６６】
図２は、３相の位相電流の場合のパルス幅ΔＴ（ｋ）の例について示している。図２（ａ）はスイッチングの１周期の時間幅Ｔに対してパルス幅ΔＴ（ｋ）が、３相の位相電流の内３つの位相電流のパルス幅ΔＴ（ｋ）に重なりがある例を示している。図２（ｂ）はスイッチングの１周期の時間幅Ｔに対してパルス幅ΔＴ（ｋ）が、３相の位相電流の内２つの位相電流のパルス幅ΔＴ（ｋ）に重なりがある例を示している。図２（ｃ）は３相の位相電流について位相電流のパルス幅ΔＴ（ｋ）に重なりがない例を示している。
【００６７】
ｎ相の多相インターリーブによってスイッチング回路３をスイッチング動作させる場合には、ＬＣチョッパ回路２において、ｎ個のインダクタンスＬ（Ｌ1〜Ｌn）にはそれぞれインダクタンス電流ｉL1〜ｉLnが流れる。制御部６は、これらのインダクタンス電流ｉL1〜ｉLnである各相電流を合成した合成電流ｉLを含む電流を制御電流として入力する。
【００６８】
制御電流は、各相電流のインダクタンス電流を合成した合成電流ｉLの他、合成電流ｉLから負荷電流ｉRを減算したキャパシタンス電流ｉcを用いても良い。
【００６９】
（定電流制御）
制御部６による定電流制御は複数の制御形態を備える。制御形態として、インダクタンス電流制御の制御形態、キャパシタンス電流制御の制御形態、及びインダクタンス電流制御とキャパシタンス電流制御とを組み合わせた制御形態がある。
【００７０】
以下、図３〜図８を用いて定電流制御の複数の制御形態、及び各制御形態におけるパルス幅ΔＴ（ｋ）について説明する。
【００７１】
（定電流制御の制御形態及びパルス幅ΔＴ（ｋ））
図１のＬＣチョッパ回路２に負荷７を接続して構成されるＬＣＲ回路において、ＬＣチョッパ回路中のインダクタンスＬのインダクタンス電流ｉL、あるいはキャパシタンスＣのキャパシタンス電流ｉcを制御電流として定電流制御を行う。インダクタンス電流ｉL（ｔ）、キャパシタンス電流ｉc（ｔ）、及び出力電圧ｖo（ｔ）はそれぞれ以下の式（２）で表される。
【数６】
2018107966.tif 000009
【００７２】
多相インターリーブにおいては、上記式（２）のインダクタンス電流ｉL（ｔ）は、ＬＣチョッパ回路が含むｎ個のインダクタンスＬ（Ｌ1〜Ｌn）の各相のインダクタンス電流ｉL1〜ｉLnを合成した合成電流である。インダクタンス電流ｉL（ｔ）とキャパシタンス電流ｉcとの間にはｉL（ｔ）＝ｉc（ｔ）＋ｉR（ｔ）の関係がある。なお、ｉR（ｔ）は負荷Ｒの負荷電流である。
【００７３】
多相インターリーブ制御において、一例である３相インターリーブ制御では、上記したインダクタンス電流及びキャパシタンス電流を制御電流として定電流制御を行うときのパルス幅ΔＴ（ｋ）は以下の式（３）で表される。
【数７】
2018107966.tif 000010
なお、Ｖin（k）は入力電圧、ｖo(k)は出力電圧、ｉL（k)は各相のインダクタンス電流の合成電流、ｉR(k)は負荷電流、ＬはＬＣ回路のインダクタンス、ＣはＬＣ回路のキャパシタンス、Ｔはサンプリング周期である。
【００７４】
定電流制御は、インダクタンス電流を制御電流とするインダクタンス電流の定電流制御、あるいは、キャパシタンス電流を制御電流とするキャパシタンス電流の定電流制御とすることができる。
【００７５】
以下、インダクタンス電流の定電流制御の制御形態、キャパシタンス電流の定電流制御の制御形態、及びインダクタンス電流の定電流制御とキャパシタンス電流の定電流制御とを組み合わせた制御形態の各制御形態について説明する。ここでは、多相インターリーブ制御において３相インターリーブ制御を例として説明する。
【００７６】
（インダクタンス電流の定電流制御の制御形態）
図３は、制御部によるインダクタンス電流制御の制御形態の概略を説明するための図であり、図３（ａ）、（ｂ）は制御形態の概略構成を示し、図３（ｃ）は指令電圧ＶREFの例を示し、図３（ｄ）は出力電圧ｖoの例を示している。
【００７７】
図３は、インダクタンス電流の定電流制御についての２つの構成例について、３相インターリーブ制御を例として示している。インダクタンス電流の定電流制御は、インダクタンス電流が定格電流値あるいは定格電流値に所定係数を乗じた値との差分が零となるように電流制御を行う。
【００７８】
図３（ａ）の構成では、３相インターリーブ制御においてインダクタンス電流の定電流制御の制御形態において、以下の式（４）で表されるパルス幅ΔＴ（ｋ）を用い、フィードバックされたキャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）を用いて、出力電圧ｖo（ｋ）が指令電圧ＶREFとなるようにステップ応答を制御する。
【数８】
2018107966.tif 000011
【００７９】
図３（ｂ）の構成では、３相インターリーブ制御においてインダクタンス電流の定電流制御の制御形態において、以下の式（５）で表されるパルス幅ΔＴ（ｋ）を用い、フィードバックされたキャパシタンス電流ｉc（ｋ）を用いて、出力電圧ｖo（ｋ）が指令電圧ＶREFとなるようにステップ応答の制御を行う。なお、この構成では、係数ＡｖをＡｖ＝３Ｔ／Ｌに設定することによって、出力電圧ｖo（ｋ）のフィードバックを不要とし、キャパシタンス電流ｉc（ｋ）のみを検出してフィードバックするだけでパルス幅ΔＴ（ｋ）を定めることができる。
【００８０】
【数９】
2018107966.tif 000012
【００８１】
図３（ｃ）に示す指令電圧ＶREFは、Ｈ／Ｌの２レベル制御において、ＨｉｇｈレベルのＶHとＬｏｗレベルのＶLとの２レベルの指令電圧の例を示し、図３（ｄ）に示す出力電圧ｖoは、２レベルのステップ応答例を示している。
【００８２】
なお、図３（ｃ）、（ｄ）に示す電圧波形は説明の為に模式的に示すものであって、実際の電圧波形を示すものではない。
【００８３】
（キャパシタンス電流の定電流制御の制御形態）
図４は、制御部によるキャパシタンス電流制御について、３相インターリーブ制御を例とした概略を説明するための図であり、図４（ａ）は概略構成を示し、図４（ｂ）はキャパシタンス電流の指令電流ＩC-REFの例を示し、図４（ｃ）はキャパシタンス電流ｉcを示している。
【００８４】
図４（ａ）の構成では、３相インターリーブ制御においてキャパシタンス電流の定電流制御の制御形態において、以下の式（６）で表されるパルス幅ΔＴ（ｋ）を用い、フィードバックされたキャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）を用いて、キャパシタンス指令電流ＩC-REFとなるようにステップ応答を制御する。
【数１０】
2018107966.tif 000013
【００８５】
図４（ｃ）に示すキャパシタンス電流の指令電流ＩC-REFは、Ｈ／Ｌの２レベル制御において、ＨｉｇｈレベルのＶHに対応するＩC-REFHと、ＬｏｗレベルのＶLに対応するＩC-REFLとの２レベルの指令電流の例を示し、図４（ｃ）に示すキャパシタンス電流ｉｃは、２レベルのステップ応答例を示している。
【００８６】
なお、図４（ｂ）、（ｃ）に示す電圧波形は説明の為に模式的に示すものであって、実際の電圧波形を示すものではない。
【００８７】
（インダクタンス電流の定電流制御とキャパシタンス電流の定電流制御とを組み合わせた制御形態）
本発明の定電流制御は、前記したインダクタンス電流の定電流制御の制御形態、及びキャパシタンス電流の定電流制御の制御形態の他、キャパシタンス電流の定電流制御と、その後に行うインダクタンス電流の定電流制御の多段階の定電流制御によってステップ応答を制御する制御形態を備える。
【００８８】
この多段階の制御形態は、キャパシタンス電流の定電流制御の後にインダクタンス電流の定電流制御を行う第１の制御形態の他、キャパシタンス電流の定電流制御を２段階で行い、その後にインダクタンス電流の定電流制御を行う第２の制御形態を備える。
【００８９】
図５〜図７はインダクタンス電流の定電流制御とキャパシタンス電流の定電流制御の組み合わせの制御態様を説明するための図であり、図５（ａ）は制御部の概略を示し、図５（ｂ）は指令電圧ＶREFを示している。
【００９０】
キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御との組み合わせの制御形態において、図６（ａ）、（ｂ）は第１の制御形態において、指令電流ＩC-REFと出力電圧ｖoを示し、図７（ａ）、（ｂ）は第２の制御形態において、キャパシタンス電流の定電流制御をmode1及びmode2の２段階で行い、その後にインダクタンス電流の定電流制御をmode3で行う際のそれぞれ指令電流ＩC-REFと出力電圧ｖoを示している。
【００９１】
（第１の制御形態）
キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御との組み合わせの制御形態において、第１の制御形態では、第１段目のキャパシタンス電流の定電流制御を行い、出力電圧ｖoが切り替え電圧Ｖcに達した時点で、第２段目のインダクタンス電流の定電流制御に切り替え、指令電圧ＶREFに向けて定電流制御を行う。
【００９２】
第１段目のキャパシタンス電流の定電流制御では前記したキャパシタンス電流の定電流制御によるパルス幅ΔＴ（ｋ）を用い、第２段目のインダクタンス電流の定電流制御では前記したインダクタンス電流の定電流制御によるパルス幅ΔＴ（ｋ）を用いる。
【００９３】
仮に、ステップ応答の全区間をインダクタンス電流の定電流制御した場合には過大電流の発生が想定される。この過大電流を避けるために、キャパシタンス電流の定電流制御を組み合わせる。
【００９４】
キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御とを組み合わせて行う制御形態は、インダクタンス電流の定電流制御で想定される過大電流の発生を避ける。第１段目でキャパシタンス電流の定電流制御を行うことによって過大電流の発生を抑制し、過大電流の発生のおそれが無くなった後、第２段目においてキャパシタンス電流の定電流制御からインダクタンス電流の定電流制御に切り替えて、出力電圧ｖoを目標値の制御指令電圧ＶREFに向けて制御する。
【００９５】
第１段目のキャパシタンス電流の定電流制御を第２段目のインダクタンス電流の定電流制御に切り替えるときの切り替え電圧Ｖcは、キャパシタンス電流の定電流制御において、インダクタンスに保有された電流エネルギーによって出力電圧が目標値を行き過ぎない様に切り替えるための電圧である。
【００９６】
図６に示す制御形態は、キャパシタンス電流制御に続いてインダクタンス電流制御を行う態様を示している。図６（ｂ）に示す電圧波形において、薄い実線で示した電圧Ｖ１は全区間をインダクタンス電流の定電流制御によって制御した場合のステップ応答を示し、濃い実線で示した電圧はキャパシタンス電流の定電流制御とインダクタンス電流の定電流制御とを組み合わせた制御形態のステップ応答を示し、キャパシタンス電流制御時の電圧Ｖ２とインダクタンス電流制御時の電圧Ｖ３を含む。
【００９７】
キャパシタンス電流制御では、図６（ａ）に示す指令電流ＩC-REFに基づいて、過大電流の発生を抑制しながら出力電圧ｖoを目標値に向けて定電流制御を行い、出力電圧ｖoが目標値を過ぎないように設定した切り替え電圧Ｖcに達した時点でインダクタンス電流の定電流制御に切り替える。キャパシタンス電流制御時の電圧を電圧Ｖ２で示している。その後、インダクタンス電流の定電流制御によって指令電圧ＶREFに制御する。インダクタンス電流制御時の電圧を電圧Ｖ３で示している。
【００９８】
（第２の制御形態）
キャパシタンス電流の定電流制御とインダクタンス電流の定電流制御との組み合わせの制御形態において、第２の制御形態では、キャパシタンス電流の定電流制御を２段階で行った後、インダクタンス電流の定電流制御を行う。
【００９９】
図７に示す制御形態は、キャパシタンス電流制御の定電流制御に続いてインダクタンス電流の定電流制御を行う、２段階による形態を示している。図７（ａ）は、キャパシタンス電流の定電流制御における指令電流ＩC-REFを示し、図７（ｂ）は出力電圧ｖoの電圧波形を示している。図７（ｂ）に示す電圧波形において、薄い実線で示した電圧Ｖ１は全区間をインダクタンス電流の定電流制御を行った場合のステップ応答を示している。濃い実線で示した電圧はキャパシタンス電流の定電流制御とインダクタンス電流の定電流制御とを組み合わせた態様において、第１段目のキャパシタンス電流の定電流制御時の電圧Ｖ２ａ、第２段目のキャパシタンス電流の定電流制御時の電圧Ｖ２ｂ、及びインダクタンス電流制御時の電圧Ｖ３ｂによるステップ応答を示している。なお、図７（ｂ）では、インダクタンス電流の定電流制御時において、電圧Ｖ１と電圧Ｖ３ｂとはほぼ重なった状態で示されている。
【０１００】
第１段目のキャパシタンス電流の定電流制御では、図７（ａ）に示す指令電流ＩC-REFに基づいて、過大電流の発生を抑制しながら出力電圧ｖoを目標値に向けて定電流制御を行い、出力電圧ｖoが目標値を過ぎないように設定した切り替え電圧Ｖc1に達した時点で第２段目のキャパシタンス電流の定電流制御に切り替える。第１段目のキャパシタンス電流の定電流制御の電圧を電圧Ｖ２ａで示し、第２段目のキャパシタンス電流の定電流制御の電圧を電圧Ｖ２ｂで示している。
【０１０１】
第２段目のキャパシタンス電流の定電流制御において、出力電圧ｖoが切り替え電圧Ｖc2に達した時点においてインダクタンス電流の定電流制御に切り替える。第２段目のキャパシタンス電流の定電流制御時の電圧を電圧Ｖ２ｂで示している。
【０１０２】
その後、インダクタンス電流の定電流制御によって指令電圧ＶREFに制御する。インダクタンス電流の定電流制御時の電圧を電圧Ｖ３ｂで示している。
【０１０３】
第２段目のキャパシタンス電流の定電流制御は、第１段目のキャパシタンス電流の定電流制御とインダクタンス電流の定電流制御との間をつなぐ定電流制御であり、定電流制御の切り替え時における電圧のずれを解消して、キャパシタンス電流の定電流制御から切り替えてインダクタンス電流の定電流制御を開始する時点の電圧を、仮にキャパシタンス電流制御を行うことなく、全区間をインダクタンス電流の定電流制御のみで行ったときの電圧と一致させる。したがって、第２段目のキャパシタンス電流の定電流制御からインダクタンス電流の定電流制御への切り替え電圧Ｖc2は、インダクタンス電流の定電流制御のみで得られる電圧の切り替え時点での電圧に相当する。
【０１０４】
上記した第１段目のキャパシタンス電流の定電流制御、第２段目のキャパシタンス電流の定電流制御、及びインダクタンス電流の定電流制御は、以後で説明するmode1，mode2のキャパシタンス電流の定電流制御、及びにmode3のインダクタンス電流の定電流制御に相当する。なお、図６、図７に示す指令電流及び電圧の波形は説明の為に模式的に示すものであって、実際の波形を示すものではない。
【０１０５】
表２は、インダクタンス電流の定電流制御と、キャパシタンス電流の定電流制御の指令信号及び入力信号の関係を示している。
【０１０６】
【表２】
2018107966.tif 000014
【０１０７】
次に、一ステップ応答において、mode1、mode2およびmode3の各モードによって行う定電流制御の制御形態を説明する。図８はmode1、mode2およびmode3の各制御形態を説明するための図である。図８(ａ)はmode1の制御形態を示し、図８(ｂ)はmode2の制御形態を示し、図８(ｃ)はmode3の制御形態を示している。以下では、多相インターリーブ制御として３相インターリーブ制御を例として説明する。
【０１０８】
この定電流制御では、mode1とmode2の２段階のキャパシタンス電流の定電流制御と、その後に行うmode3のインダクタンス電流の定電流制御とによる多段階の定電流制御によってステップ応答を行う。
【０１０９】
mode1：
mode1の定電流制御は２段階で行うキャパシタンス電流の定電流制御の第１段目である。このmode1の定電流制御では、インダクタンスに保有された電流エネルギーによって、出力電圧が目標値を行き過ぎない様にするモードである。第１段目のmode1では次の第２段目のmode2に切り替えるための電圧Ｖc1を予め設定しておき、出力電圧ｖoが切り替え電圧Ｖc1に到達した時点でmode1を終了し、mode2に移行する。
【０１１０】
３相インターリーブ制御のmode1のパルス幅ΔＴ（ｋ）は、
【数１１】
2018107966.tif 000015
で表される。
【０１１１】
図８（ａ）はmode1のキャパシタンス電流の定電流制御の制御形態を説明するための図である。制御部は、入力電圧Ｖinを入力すると共に、キャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）をフィードバックし、キャパシタンス電流の指令電流ＩC-REFに向けて定電流制御を行う。
【０１１２】
mode2：
mode2の定電流制御は２段階で行うキャパシタンス電流の定電流制御の第２段目である。このmode2の定電流制御では、mode1のキャパシタンス電流の定電流制御によって達した出力電圧ｖoを、mode3のインダクタンス電流の定電流制御を開始するときの初期電圧に移行させる移行モード（Transfer mode）である。
【０１１３】
キャパシタンス電流の定電流制御は、過大電流を抑制するという機能を有するが、出力電圧を目標値に向かわせる機能を有していないため、出力電圧が目標値を行き過ぎないように制御する必要がある。キャパシタンス電流の定電流制御を行った後、インダクタンス電流の定電流制御に切り替えて出力電圧が目標値を行き過ぎない制御しようとした際、切り替え時の出力電圧ｖoは、ステップ応答の全区間をインダクタンス電流で定電流制御した場合の出力電圧ｖoと異なる電圧となり、ギャップが生じる。
【０１１４】
このように、キャパシタンス電流の定電流制御を行った後に、インダクタンス電流の定電流制御に切り替える制御形態では、インダクタンス電流の定電流制御に切り替えた際の電圧とステップ応答の全区間をインダクタンス電流で定電流制御した場合の出力との間にギャップが発生するため、切り替え後のインダクタンス電流の定電流制御は、全区間をインダクタンス電流で定電流制御した場合の出力電圧と異なる電圧から制御を開始することになる。
【０１１５】
キャパシタンス電流の定電流制御をmode1とmode2の２段階で行う態様は、上記した切り替え時の電圧の差異を解消する。この制御形態は、キャパシタンス電流の定電流制御をmode1とmode2の２段階とし、mode1の定電流制御で発生した出力電圧のずれをmode2で解消して、mode3のインダクタンス電流の定電流制御を開始する際の電圧値を、ステップ応答の全区間をインダクタンス電流で定電流制御した場合の出力電圧に合わせる。これによって、mode3のインダクタンス電流の定電流制御で開始する出力電圧を、仮にステップ応答の全区間をインダクタンス電流で定電流制御した場合の出力電圧から開始することができる。
【０１１６】
したがって、mode2の区間はmode2の最終値がmode3の所定値になるよう調整する移行区間であり、mode2の初期値をmode1の最終値Ｖc1とし、mode2の最終値がmode3で要求される初期値Ｖc2になる様に定電流制御を行う。
【０１１７】
３相インターリーブ制御のmode2のパルス幅ΔＴ（ｋ）は、
【数１２】
2018107966.tif 000016
で表される。
【０１１８】
図８（ｂ）はmode2のキャパシタンス電流の定電流制御の制御形態を説明するための図である。制御部は、キャパシタンス電流の指令電流β2・ＩC-REFに向けて定電流制御を行う。β2は、mode2における指令電流を設定する係数である。
【０１１９】
mode3：
mode3ではインダクタンス電流の定電流制御によって、出力電圧ｖoが目標値を行き過ぎない様に制御する。Ｈｉｇｈ／Ｌｏｗの２レベル制御の場合には、それぞれの目標値ＶH，ＶLを行き過ぎない様に定電流制御を行う。
【０１２０】
３相インターリーブ制御のmode3のパルス幅ΔＴ（ｋ）は、
【数１３】
2018107966.tif 000017
で表され、更に、Ａｖ＝３Ｔ／Ｌに設定した場合には、
【数１４】
2018107966.tif 000018
で表される。
【０１２１】
図８（ｃ）はmode3のインダクタンス電流の定電流制御の制御形態を説明するための図である。制御部は、キャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）をフィードバックして、あるいは、キャパシタンス電流ｉc（ｋ）をフィードバックして、出力電圧を指令電圧ＶREFに向けて定電流制御を行う。β3は、出力電圧を指令電圧ＶREFに安定して追従させるために設定する係数である。
【０１２２】
以下の表３はmode１〜mode3の各定電流制御における信号関係を示している。
【０１２３】
【表３】
2018107966.tif 000019
【０１２４】
（指令電圧への整定）
次に、上記したmode1〜mode3の工程による指令電圧への整定工程について、図９のフローチャートを用いて説明する。図９のフローチャートでは各工程をＰ１〜Ｐ１４の符号を付して示している。
【０１２５】
はじめに、指令電圧ＶREF、指令電流ＩC-REF、定格出力電流ＩR-rat、定電流係数αH，αLを設定する。なお、Ｈｉｇｈ／Ｌｏｗの２レベルパルス電力制御の場合には、Ｈｉｇｈレベルの指令電圧をＶHとし、Ｌｏｗレベルの指令電圧をＶLとする。また、αHはＨｉｇｈ／Ｌｏｗの２レベルパルス電力制御のＨｉｇｈレベルの定電流係数であり、αLはＨｉｇｈ／Ｌｏｗの２レベルパルス電力制御のＬｏｗレベルの定電流係数である（Ｐ１）。
【０１２６】
mode1からmode2への切り替え電圧Ｖc1、及びmode2からmode3への切り替え電圧Ｖc2を算出する。切り替え電圧Ｖc1及びＶc2の電圧の算出は、以後で説明する式（３４）、式（３９）を用いて行う（Ｐ２）。
【０１２７】
（mode1の工程：Ｐ３〜Ｐ６）
初めにmode1の工程によってキャパシタンス電流の定電流制御を行う。
【０１２８】
ｉc（ｋ）、ｖo（ｋ）を検出し（Ｐ３）、mode1のパルス幅ΔＴ（ｋ）を算出する。mode1のパルス幅ΔＴ（ｋ）の算出は式（７）（式（２４））を用いて行う。なお、以後で説明する式（２４）は式（７）と同じ算出式である（Ｐ４）。Ｐ４で算出したパルス幅ΔＴ（ｋ）に基づいて、ＬＣチョッパ回路のスイッチング動作を制御して、キャパシタンス電流の定電流制御を行い、出力電圧ｖo（ｋ）を検出する（Ｐ５）。
【０１２９】
検出した出力電流ｖo（ｋ）がＰ２で算出した切り替え電圧ｖc1に到達したか否かを判定する（Ｐ６）。出力電流ｖo（ｋ）が切り替え電圧ｖc1に達していない場合には、Ｐ３〜Ｐ５の工程を繰り返し、出力電流ｖo（ｋ）が切り替え電圧ｖc1に達した場合には、次のmode2の工程に移行する。
【０１３０】
（mode2の工程：Ｐ７〜Ｐ１０）
mode2の工程によってキャパシタンス電流の定電流制御を行う。
【０１３１】
ｉc（ｋ）、ｖo（ｋ）を検出し（Ｐ７）、mode2のパルス幅ΔＴ（ｋ）を算出する。mode2のパルス幅ΔＴ（ｋ）の算出は式（８）（式（２５））を用いて行う。なお、以後で説明する式（２５）は式（８）と同じ算出式である（Ｐ８）。Ｐ８で算出したパルス幅ΔＴ（ｋ）に基づいて、ＬＣチョッパ回路のスイッチング動作を制御して、キャパシタンス電流の定電流制御を行い、出力電圧ｖo（ｋ）を検出する（Ｐ９）。
【０１３２】
検出した出力電流ｖo（ｋ）がＰ２で算出した切り替え電圧ｖc2に到達したか否かを判定する（Ｐ１０）。出力電流ｖo（ｋ）が切り替え電圧ｖc2に達していない場合には、Ｐ７〜Ｐ９の工程を繰り返し、出力電流ｖo（ｋ）が切り替え電圧ｖc2に達した場合には、次にmode3の工程に移行する。
【０１３３】
（mode3の工程：Ｐ１１〜Ｐ１４）
mode3の工程によってインダクタンス電流の定電流制御を行う。
【０１３４】
ｉc（ｋ）、ｖo（ｋ）を検出し（Ｐ１１）、mode3のパルス幅ΔＴ（ｋ）を算出する。mode3のパルス幅ΔＴ（ｋ）の算出は式（９）（式（２６），式（２８））を用いて行う。なお、以後で説明する式（２６）は式（９）と同じ算出式である（Ｐ１２）。Ｐ１２で算出したパルス幅ΔＴ（ｋ）に基づいて、ＬＣチョッパ回路のスイッチング動作を制御して、インダクタンス電流の定電流制御を行い、出力電圧ｖo（ｋ）を検出する（Ｐ１３）。
【０１３５】
検出した出力電流ｖo（ｋ）がＰ１で設定した指令電圧ＶREFに到達したか否かを判定する（Ｐ１４）。出力電流ｖo（ｋ）が指令電圧ＶREFに達していない場合には、Ｐ１１〜Ｐ１３の工程を繰り返し、出力電流ｖo（ｋ）が指令電圧ＶREFに達した場合には、指令電圧ＶREFへの整定を終了する。次の指令電圧ＶREFが設定された場合には、上記したＰ１〜Ｐ１４の工程を繰り返して出力電流ｖoを指令電圧ＶREFに整定する。
【０１３６】
（パルス幅ΔＴ（ｋ）の導出（導出１〜導出９））
図１０に示すＬＣチョッパ回路の構成例は、多相インターリーブ方式による双方向降圧チョッパ回路の一例である。この降圧チョッパ回路は全負荷から無負荷まで高速制御が可能になる様に、一般的な降圧チョッパ回路に用いられているダイオードＤ１〜Ｄ３の転流ダイオードを可制御素子に置換え、出力の余分なエネルギーが入力側に回生している。
【０１３７】
ここでは多相インターリーブとして３相インターリーブを示している。３相インターリーブを構成する３つのスイッチング回路を備え、それぞれスイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を備える。３相インターリーブの各相は、ＬＣ回路４のインダクタンスLが３つのスイッチング回路のそれぞれのインダクタンスＬに対応し、各インダクタンスＬのインダクタンス電流ｉL1〜ｉL3はインターリーブの各相電流である。多相インターリーブにおいて、ＬＣ回路４は１つののキャパシタンスＣは備え、キャパシタンスＣにはインダクタンス電流ｉL1〜ｉL3の合成電流（ｉL1＋ｉL2＋ｉL3）から負荷電流ｉRを減算した電流が流れる。
【０１３８】
以下、パルス幅ΔＴ（ｋ）の導出について説明する。パルス幅ΔＴ（ｋ）の導出において、はじめに前段工程を説明する。前段工程では、多相インターリーブの合成電流を制御電流としてフィードバックする定電流制御（導出工程１）において、多相インターリーブ方式の双方向降圧チョッパ回路、及びパルス幅ΔＴ（ｋ）の状態方程式を求め（導出工程２，３）、この状態方程式に基づいてパルス幅ΔＴ（ｋ）の関数式（導出工程４）を求める。
【０１３９】
次に、前段工程において制御電流について求めたパルス幅ΔＴ（ｋ）の関係式を用いて、インダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程５）、及びキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程６）を説明する。
【０１４０】
その後、mode1とmode2の２段階のキャパシタンス電流の定電流制御と、その後に行うmode3のインダクタンス電流の定電流制御の多段階の定電流制御とによってステップ応答を行う制御形態において、各mode1、mode2、mode3のパルス幅ΔＴ（ｋ）を導出する導出工程（導出工程７〜導出工程９）を説明する。
【０１４１】
・導出工程１：
合成電流を制御電流としてフィードバックする定電流制御の制御電流および出力電圧の式を導出する。図１１は図１０の回路の等価回路であり、閉ループ自動制御応答の領域において、スイッチング周波数より充分長い時間帯域の等価回路を表している。
【０１４２】
図１１に等価回路において、各相の相電流ｉL1、ｉL2、及びｉL3の合成電流（ｉL1+ｉL2+ｉL3＝ｉL）を電流源で表し、３つのスイッチング回路のそれぞれのインダクタンスＬの合成インダクタンスを（Ｌ／３）で表している。この等価回路において、電流源から入力された入力電流（ｉL）による出力電圧voのステップ応答は、
【数１５】
2018107966.tif 000020
で表される。
【０１４３】
式 （１１）は、出力電圧ｖoのステップ応答は、二次振動電圧を起こすことなく、（Ｒ・ｉL）に向かって指数関数的に増加することを示している。
【０１４４】
インダクタンス電流ｉLの合成電流の時間関数ｉL（ｔ）を以下の式（１２）で定義すると、
【数１６】
2018107966.tif 000021
【０１４５】
合成電流（ｉL（ｔ））、キャパシタンス電流ｉc（ｔ）、及び出力電圧ｖo（ｔ）はそれぞれ以下の式（１３）で表される。
【数１７】
2018107966.tif 000022
【０１４６】
式（１３）で示される出力電圧ｖo（ｔ）は、式（１１）で表される出力電圧ｖo（ｔ）から負荷抵抗Ｒが削除され、十分な時間が経過した後（ｔ→∞）の最終値は指令電圧ＶREFに収束することを示している。
【０１４７】
したがって、式（１２）で示されるインダクタンス電流ｉL（ｔ）の合成電流を制御電流として定電流制御を行うことによって、二次振動電圧を生じさせることなく、ステップ応答を制御することができる。
【０１４８】
なお、式（１３）で示される出力電圧ｖo（ｔ）において、Ａｖは出力電圧Ｖo（ｔ）と指令電圧ＶREFとの差分値（ＶREF−Ｖo（ｔ））に乗じる係数であり、βはキャパシタンス電流ｉc（ｔ）に乗じる係数であり、指令電圧ＶREFに対する追従特性を定める。
【０１４９】
例えば、係数Ａｖが"１"に近いほど、差分値（ＶREF−Ｖo（ｔ））の大きさが強く反映されたステップ応答となり、係数βが"１"に近いほど、指令電圧ＶREFに対する追従度が高いステップ応答となる。
【０１５０】
・導出工程２：
次に、３相インターリーブ方式の双方向降圧チョッパ回路の状態方程式を導出する。図１２は３相の内の一つの相での等価回路を示している。前記式（１２）で表される合成電流（ｉL）を、定電流制御に適用した形態に変換するために、図１０に示すｉL1，ｉL2，及びｉL3の合成電流であるｉL（＝ｉL1＋ｉL2＋ｉL3）の状態方程式を求め、パルス幅ΔＴとの関係式を導出する。
【０１５１】
図１０の各相のＱ１／Ｄ１〜Ｑ３／Ｄ３のＯＮ／ＯＦＦ動作によって、Ｕ１(τ)、Ｕ２(τ)およびＵ３(τ)にはＶinまたは０電圧が印加される。重ねの理を用いて表現すると、Ｕ１(τ)に関しては図１２の等価回路で表される。図１２において、Ｕ１(τ)は、Ｑ１をオンとしＤ１をオフとした場合にはＶinとなり、Ｑ１をオフとしＤ１をオンとした場合にはＵ１(τ)は０となる。
【０１５２】
図１０に対する状態方程式において、Ｕ（ｔ）が一定である区間ごとに分割したＵ(τ)による状態方程式の一般解は、それぞれ以下の式（１４）で表される。
【数１８】
2018107966.tif 000023
【０１５３】
合成電流ｉ(t)は、一般解x(t)に図１０の回路構成に対応した変換行列Ｆを左から乗じることで得られる。
【数１９】
2018107966.tif 000024
【０１５４】
但し、
【数２０】
2018107966.tif 000025
である。
【０１５５】
上記したｉ（ｔ）からｉL(t)=ｉL1(t)+ｉL2(t)+ｉL3(t)を得るために変換行列Ｇを用いてＧＦｅＡＴを導出する。また、FB、FABは下式に示すように変換される。
【数２１】
2018107966.tif 000026
【０１５６】
・導出工程３：
次に、パルス幅ΔＴ（ｋ）の状態方程式を導出する。
【０１５７】
図２（ａ）に示す一周期の区間Ｔにおいて、パルス幅ΔＴ（ｋ）の関係式を求める。式（１５）に対して式（１６）及び式（１７）を用いてｉ（Ｔ）を導出すると以下の式（１８）で表される状態方程式が得られる。なお、記述しないが、図２（ｂ）及び(ｃ)の一周期の区間Ｔにおけるｉ（Ｔ）も式（１８）と同式になる。
【０１５８】
【数２２】
2018107966.tif 000027
【０１５９】
・導出工程４：
次に、パルス幅ΔＴ（ｋ）の関数式を導出する。
【０１６０】
式（１７）を用いて式（１８）のパルス幅ΔＴ（ｋ）の状態方程式を変換すると、
【数２３】
2018107966.tif 000028
が得られる。
【０１６１】
負荷電流ｉR(k)をｉR（ｋ）＝ｖo（ｋ）／Ｒとして、上記式（１９）中からＲを除くと以下の式（２０）が得られる。
【数２４】
2018107966.tif 000029
【０１６２】
上記式（２０）からパルス幅ΔＴ（ｋ）を求めると、
【数２５】
2018107966.tif 000030
が得られる。
【０１６３】
上記式（２１）で示されるパルス幅ΔＴ（ｋ）は、インダクタンス電流の制御電流の定電流制御におけるパルス幅ΔＴ（ｋ）を示している。以下、式（２１）に基づいて、インダクタンス電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程５）と、キャパシタンス電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程６）を示す。
【０１６４】
・導出工程５：
次に、インダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）を導出する。
【０１６５】
式（２１）に示すパルス幅ΔＴ（ｋ）において、ｉL（ｋ＋１）として式(１２)で示したインダクタンス電流ｉLを離散時間形式に変換した関数式を用いることによって、インダクタンス電流の定電流制御によるパルス幅ΔＴ（ｋ）が得られる。ここでは式(１２)に示すβを、mode3のインダクタンス電流の定電流制御に合わせてβ=β3としている。
【数２６】
2018107966.tif 000031
【０１６６】
なお、上記したパルス幅ΔＴ（ｋ）は、インダクタンス電流の定電流制御において、インダクタンス電流ｉL（ｋ）に代えてキャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）を用いて示している。インダクタンス電流ｉL（ｋ）に替えてキャパシタンス電流ｉｃ（ｋ）を用いて表すことによって、インダクタンス電流の定電流制御とキャパシタンス電流の定電流制御とを、共通のキャパシタンス電流iｃ（ｋ）をフィードバックすることで行うことができる。
【０１６７】
・導出工程６：
次に、キャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）を導出する。
【０１６８】
キャパシタンス電流の定電流制御では、指令電流をＩC-REFとして、ｉL（ｋ＋１）＝ＩC-REF＋ｉR（ｋ）を定義する。
【０１６９】
式（２１）のパルス幅ΔＴ（ｋ）において、ｉL（ｋ＋１）＝ＩC-REF＋ｉR（ｋ）を用いることによって、キャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）は以下の式（２３）で表される。
【数２７】
2018107966.tif 000032
【０１７０】
上記したパルス幅ΔＴ（ｋ）によれば、負荷電流ｉR（ｋ）及びインダクタンス電流ｉL（ｋ）の要素が除かれているため、負荷電流ｉR（ｋ）及びインダクタンス電流ｉL（ｋ）をフィードバックすることなく、キャパシタンス電流ｉc（ｋ）及び出力電圧ｖo（ｋ）をフィードバックすることでパルス幅ΔＴ（ｋ）を求めることができる。
【０１７１】
次に、キャパシタンス電流の定電流制御においてmode1とmoed2のパルス幅ΔＴ（ｋ）、及びインダクタンス電流の定電流制御のmode3のパルス幅ΔＴ（ｋ）の導出（導出工程７〜導出工程９）を説明する。
【０１７２】
・導出工程７：
mode1におけるキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ））の導出を説明する。 
【０１７３】
mode1ではキャパシタンス電流の第１段目の定電流制御を実行する。第１段目の定電流制御における指令電流をＩC-REFとして、インダクタンス電流ｉL（ｋ＋１）としてｉL（ｋ＋１）＝ＩC-REF＋ｉR（ｋ）を定義する。式(２１)で示される制御電流の定電流制御におけるパルス幅ΔＴ（ｋ）を用いることによってmode1のパルス幅ΔＴ（ｋ）は以下の式（２４）が得られる。
【数２８】
2018107966.tif 000033
【０１７４】
mode1の制御を定めるパルス幅ΔＴ（ｋ）の関数式は、負荷電流ｉR（ｋ）及びインダクタンス電流ｉL（ｋ）の要素が除かれているため、負荷電流ｉR（ｋ）及びインダクタンス電流ｉL（ｋ）のフィードバックは不要となる。
【０１７５】
mode1のキャパシタンス電流の定電流制御では、このmode1の期間内において出力電圧ｖo（ｋ）が直流指令電圧ＶREFを超えて行き過ぎない様にするために、出力電圧ｖo（ｋ）がＶc1に達した時点で第１段のmode1のキャパシタンス電流の定電流制御を終了して、第２段のmode2のキャパシタンス電流の定電流制御に切り替える。なお、Ｖc1はmode1からmode2への切り替え時の出力電圧である。２レベルデッドビート制御では、直流指令電圧としてＨｉｇｈの直流指令電圧ＶH、及びＬｏｗの直流指令電圧ＶLを定める。
【０１７６】
・導出工程８：
次に、mode2におけるキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出を説明する。
【０１７７】
mode2のパルス幅ΔＴ（ｋ）は、ｖo（ｋ）＝Ｖc1とｉL（ｋ＋１）＝β2・ＩC-REF＋ｉR（ｋ）を、パルス幅ΔＴ（ｋ）の一般式(２１)に代入することにより以下の式（２５）で得られる。
【数２９】
2018107966.tif 000034
【０１７８】
上記式（２５）はmode2の制御を定めるΔT(k)の関数式において負荷電流ｉR（ｋ）及びインダクタンス電流ｉL（ｋ）の要素が除かれて表される。
【０１７９】
mode2の期間において、定電流制御を高速応答とするために、出力電圧ｖo（ｋ）からｖo（ｋ＋１）の１期間において、初期値であるＶc1から最終値Ｖc2に到達するようにβ2を選定することによって、mode2を１サンプリング時間で終了させることができる。
【０１８０】
・導出工程９：
次に、mode3におけるインダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出を説明する。
【０１８１】
mode3のインダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）は、（導出工程５）で示したインダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）と同様であり、以下の式（２６）で表される。
【数３０】
2018107966.tif 000035
【０１８２】
一般的に交流信号を検出する交流変流器は高速応答が可能であるのに対して、直流信号を検出する汎用品の検出器は比較的に低速応答である。
【０１８３】
上記式で示すパルス幅ΔＴ（ｋ）は、キャパシタンス電流ｉc（ｋ）と出力電圧ｖo（ｋ）とを検出し、フィードバック信号としている。キャパシタンス電流ｉc（ｋ）は交流変流器によって高速応答が可能であるが、出力電圧ｖo（ｋ）を検出する検出器の応答は比較的に低速である。ステップ応答を高速化するには、フィードバック信号を高速で得ることが必要であり、そのためには検出器の検出は高速であることが望ましい。
【０１８４】
そこで、低速応答の出力電圧ｖo（ｋ）の検出を省き、キャパシタンス電流の交流信号のみを高速で検出することによって応答の高速化を図る制御を示す。
【０１８５】
上記式（２６）で示すパルス幅ΔＴ（ｋ）において、Ａｖを以下の式（２７）の関係に定めることで出力電圧ｖo（ｋ）の影響を除く。
Ａｖ＝３Ｔ／Ｌ                  …（２７）
なお、Ｔはサンプリング周期であり、Ｌは図１０に示すＬＣ回路のインダクタンスである。
【０１８６】
Ａｖを、サンプリング周期Ｔ、及びＬＣ回路のインダクタンスＬによって上記式（２７）の関係となるように設定することによって、パルス幅ΔＴ（ｋ）は、出力電圧ｖo（ｋ）を含まない以下の式（２８）で表される。
【数３１】
2018107966.tif 000036
【０１８７】
式（２８）で示されるパルス幅ΔＴ（ｋ）は、フィードバック信号としてキャパシタンス電流ｉc（ｋ）のみを含む。キャパシタンス電流ｉc（ｋ）を検出する交流変流器は高速応答が可能であるため、パルス幅ΔＴ（ｋ）を高速応答で得ることができる。
【０１８８】
したがって、mode3のインダクタンス電流の定電流制御を定めるパルス幅ΔＴ（ｋ）の関数式から出力電圧ｖo（ｋ）、負荷電流ｉR（ｋ）およびインダクタンス電流ｉL（ｋ）の要素を除くことができる。なお、β3はインダクタンス電流ｉL（ｔ）の定電流制御において、直流指令電圧ＶREFに追従した制御応答が得られるように選定される。
【０１８９】
（切り替え電圧Ｖc1，Ｖc2の導出）
以下、mode1からmode2に切り替える際の切り替え電圧Ｖc1、及びmode2からmode3に切り替える際の切り替え電圧Ｖc2の導出を説明する。
【０１９０】
・切り替え電圧Ｖc1の導出
ここで、２レベルデッドビート制御では、直流指令電圧ＶREFとしてＨｉｇｈの直流指令電圧ＶH、及びＬｏｗの直流指令電圧ＶLを定める。
【０１９１】
ステップ応答の目標電圧がＨｉｇｈレベル指令電圧ＶHの場合とＬｏｗレベル指令電圧ＶLの場合の各切り替え電圧Ｖc1の導出を説明する。
【０１９２】
（Ｈｉｇｈレベルのパルス制御時のmode1におけるＶc1の導出）
Ｈｉｇｈレベルの目標電圧をＶH、定格出力電流をＩR-rat、定電流係数をαH、出力電圧の初期値をｖo（０）とすると、指令電圧ＶREF＝ＶH、キャパシタンス電流の指令電流ＩC-REF＝αH・ＩR-rat、出力電圧の初期値ｖo（０）＝ＶLとなる。
【０１９３】
mode1のキャパシタンス電流の定電流制御は、コンデンサを定電流充電する電流制御であるため、各時点での出力電圧ｖo（１）〜ｖo（ｎ）は以下の式（２９）で表される。ここで、サンプリング回数を1,2,…k,…n,…としている。
【数３２】
2018107966.tif 000037
ただし、ｋ及びｎは正の整数である。
【０１９４】
切り替え電圧Ｖc1は、mode1のキャパシタンス電流の定電流制御の期間内において、出力電圧ｖo（ｋ）が指令電圧ＶREF（＝ＶH）を超えて行き過ぎることを防いでmode1を終了させるための電圧である。出力電圧ｖo（ｋ）が切り替え電圧Ｖc1に達した時点で第１段のmode1のキャパシタンス電流の定電流制御を終了し、次の第２段のmode2のキャパシタンス電流の定電流制御への切り替えを行う。
【０１９５】
出力電圧ｖo（ｎ）をＨｉｇｈレベルの指令電圧ＶHを越えてオーバーシュートさせないためには、図１１に示す等価回路において、コンデンサに蓄積されるエネルギーと、入出力エネルギーとの関係から、以下の式（３０）で表される関係式を満たす必要がある。
【数３３】
2018107966.tif 000038
【０１９６】
この関係式（３０）を、式（２９）を用いて書き換えると、出力電圧ｖo（ｎ）をＨｉｇｈレベルの指令電圧ＶHを越えてオーバーシュートさせないサンプリング回数ｎに係わる式が得られる。
【数３４】
2018107966.tif 000039
【０１９７】
ここで、Ｎはｎの整数部分の値を表す。したがって、サンプリング回数がＮ回以下であれば、出力電圧ｖo（N）はＨｉｇｈレベルの指令電圧ＶHを越えてオーバーシュートしない。
【０１９８】
mode1からmode2に移行させるための移行電圧をＶtransとすれば、上記式（３１）の条件を満たすサンプリング回数Ｎにおいて、式（２９）で示される出力電圧ｖo（ｎ）は以下の関係を満足する。なお、ＶLは、Ｈｉｇｈ／Ｌｏｗ制御において出力電圧の初期電圧ｖo（０）である。
【数３５】
2018107966.tif 000040
【０１９９】
ここで、上記の関係式（３２）の上下の値の平均値を用いて移行電圧Ｖtransを選択すると以下の式（３３）で表される。
【数３６】
2018107966.tif 000041
【０２００】
出力電圧ｖoが、式（３３）を満足する移行電圧Ｖtrans以上のＶc1となった時点でmode2に移行する。したがって、Ｈｉｇｈレベルのパルス制御時のmode1における切り替え電圧Ｖc1は以下の式（３４）で表される。
【数３７】
2018107966.tif 000042
【０２０１】
（Ｌｏｗパルス制御時のmode1におけるＶc1の導出  ）
次に、Ｌｏｗパルス制御時のmode1におけるVc1の導出について説明する。  
【０２０２】
Ｌｏｗレベルの目標電圧をＶL、定格出力電流をＩR-rat、定電流係数をαL、出力電圧の初期値をｖo（０）とすると、指令電圧ＶREF＝ＶL、キャパシタンス電流の指令電流ＩC-REF＝−αL・ＩR-rat、出力電圧の初期値ｖo（０）＝ＶHとなる。
【０２０３】
Ｌｏｗレベルの出力電圧ｖoを目標電圧のＶLを超えてアンダーシュートさせないためには、図１０のＱ1〜Ｑ3、及びＤ1〜Ｄ3がすべてオフ状態での入力電圧Ｖinへの回生が終了するまでの時間、換言すると、キャパシタンス電流ｉcがＩC-REFからゼロ電流になるまで時間tusは、この時間tusの時間内において式（２９）のｖo（ｎ）から始まりＶREF＝ＶLで終了させる必要がある。無負荷状態でのエネルギーの関係式から、以下の式（３５）で表される関係を満たす必要がある。
【数３８】
2018107966.tif 000043
【０２０４】
この関係式を、式（２９）の出力電圧ｖo（ｎ）を用いて書き換えると、出力電圧ｖo（ｎ）をＬｏｗレベルの指令電圧ＶLを越えてアンダーシュートさせないサンプリング回数ｎに係わる式（３６）が得られる
【数３９】
2018107966.tif 000044
【０２０５】
ここで、Ｎはｎの整数部分の値を表す。サンプリング回数がＮ回以下であれば、出力電圧ｖo（Ｎ）はＬｏｗレベルの指令電圧ＶLを越えてアンダーシュートしない。
【０２０６】
mode1からmode2に移行させるための移行電圧をＶtransとすれば、上記式（３６）の条件を満たすサンプリング回数Ｎにおいて、式（２９）で示される出力電圧ｖo（ｎ）は以下の関係を満足する。なお、ＶLは、Ｈｉｇｈ／Ｌｏｗ制御において出力電圧の初期電圧ｖo（０）である。
【数４０】
2018107966.tif 000045
【０２０７】
ここで、上記の関係式の上下の値の平均値を用いて移行電圧Ｖtransを選択すると以下の式（３８）で表される。
【数４１】
2018107966.tif 000046
【０２０８】
出力電圧ｖo（ｎ）が、式（３８）を満足する移行電圧Ｖtrans以下のＶc1となった時点でmode2に移行する。したがって、Ｌｏｗレベルのパルス制御時のmode1における切り替え電圧Ｖc1は以下の式（３９）で表される。
【数４２】
2018107966.tif 000047
【０２０９】
・切り替え電圧Ｖc2の導出
次に、切り替え電圧Vc2の導出について説明する。
【０２１０】
mode2はキャパシタンス電流の第２段目の定電流制御を実行する。この第２段目のmode2の定電流制御は、mode1の定電流制御とmode3の定電流制御とを繋ぐモードである。
【０２１１】
ステップ応答の全期間をインダクタンス電流の定電流制御によって実行すると、出力電圧ｖo（ｋ）は式(１３)に示す指数関数の動作となり、以下の式（４０）で表される。なお、ここでは、キャパシタンス電流ｉc（ｔ）中のβをmode３のインダクタンス電流による定電流制御のβ3を用いてβ＝β3としている。
【数４３】
2018107966.tif 000048
【０２１２】
mode2の最終値の時点はmode3の初期時点と同一の時点であり、この時点をｔ＝ｔ2とすると、出力電圧ｖo及びキャパシタンス電流ｉcはそれぞれ以下の式（４１）で表される。
【数４４】
2018107966.tif 000049
【０２１３】
Ｖc2，及びｉc2はmode2の最終値であると共にmode3の初期値である。mode2の切り替え電圧Ｖc2は、式(４１)のｉc2を用いて以下の式（４２）で表される。
【数４５】
2018107966.tif 000050
ここで、VREF＝ＶH又はVREF＝ＶLである。
【０２１４】
（係数β2，β3の導出）
次に、係数β2，及びβ3の導出について説明する。
【０２１５】
・係数β2の導出：
mode2はmode1からmode3へ乱調を極力生じさせることなく転送するための移行モード（Transfer mode）であり、mode2において、初期値はＶc1及びｉc1＝ＩC-REFであり、最終値はＶc2及びｉc2である。
【０２１６】
そこで、mode2では、mode2の最終値が式(４１)の値に達するように制御すると共に、β＝β2に設定してキャパシタンス電流を定電流β2・ＩC-REFで制御する。β2は、mode2においてキャパシタンス電流の指令電流ＩC-REFを調整する係数である。
【０２１７】
すなわち、（ｋ＋１）の時点で式(４１)式の値に達するためのキャパシタンス電流ｉc（ｋ＋１）は、以下の式（４３）で表される。
【数４６】
2018107966.tif 000051
【０２１８】
係数β2は、式(４１)を式（４３)に代入することで得られる。
【数４７】
2018107966.tif 000052
【０２１９】
係数β2を式（４４）によって設定することによって、キャパシタンス電流ｉcをmode2の切り替え時のｉc2とすることができる。
【０２２０】
・係数β3の導出：
次に、mode3の制御におけるβ3の導出について説明する。β3はキャパシタンス電流ｉcの係数であり、インダクタンス電流ｉL（ｔ）の定電流制御において、直流指令電圧ＶREFに追従した制御応答が得られるように選定される。
【０２２１】
係数β3は、式(１２)で表されるインダクタンス電流ｉLの定電流制御において、指令電圧ＶREFに追従する制御応答が得られるように選定される。この係数β3の選定はmode3の自動制御系における安定判別によって行われる。以下、係数β3の選定について説明する。
【０２２２】
（定電圧制御の閉ループ一次系伝達関数）
はじめに、定電圧制御の閉ループ一次系伝達関数について示す。式(１２)で表されるインダクタンス電流ｉL（ｔ）において、β＝β3としてｓ関数で表現すると以下の式（４５）で表される。
【数４８】
2018107966.tif 000053
【０２２３】
図１３は、上記した式（４５）で表される閉ループ伝達関数の回路ブロックを示し、定電圧制御の一次系伝達関数による回路状態を示している。図１３に示す閉ループ伝達関数の回路ブロックにおいて、制御応答周波数ωcは一巡伝達関数のゲインが"１"に達する点である。図１３の一巡伝達関数のゲインが１になるωcは式(２７)のＡｖを代入して以下の式（４６）で得られる。
【数４９】
2018107966.tif 000054
【０２２４】
上記式（４６）は、制御応答周波数ωcがβ3で選定されることを示しているが、ゲインが"１"となる制御応答周波数ωcは、β3の他、パラメータωn及びＴの影響を受けるため、β3の選定には制限が生じる。そこで、β3の値を選定範囲によって定める。
【０２２５】
（閉ループ二次系伝達関数とβ3の選定範囲）
次に  閉ループ二次系伝達関数とβ3の選定範囲について示す。
【０２２６】
mode3のパルス幅ΔＴ（ｋ）に関する式(２８)を変形して、連続関数で表現すると以下の式（４７）が得られる。
【数５０】
2018107966.tif 000055
【０２２７】
上記式（４７）の左辺のＶin（ｔ）ΔＴ（ｔ）／Ｔは出力電圧ｖo（ｔ）の平均値を示している。すなわち、図１０の回路において、Ｄ1〜Ｄ3の両端電圧の平均値電圧に相当する。
【０２２８】
よってｖo（ｔ）をｓ関数で表現したｖo（ｓ）は、図１９の回路構成を用いて、Ｕ=Ｖin（ｓ）ΔＴ（ｓ）／Ｔとすれば、
【数５１】
2018107966.tif 000056
となる。
【０２２９】
したがって、二次系伝達関数ｖo（ｓ）／ＶREF（ｓ）は図１３及び図１４で表現される。図１４は、定電圧制御の二次系伝達関数の回路状態を示している。図１４のｖo（ｓ）の一巡伝達関数は、以下の式（４９）で表される。
【数５２】
2018107966.tif 000057
【０２３０】
この伝達関数は正帰還となっているため、発振させないためには制御応答におけるゲインは"１"以下に選定しなければならない。このゲインの制限から以下の条件式（５０）が得られる。
【数５３】
2018107966.tif 000058
【０２３１】
この条件式（５０）において、ファイナルシグマで表される係数を０として、安定条件が最悪となる場合を検討する。この条件式に式(４６)式を代入すると以下の式（５１）が得られる。
【数５４】
2018107966.tif 000059
【０２３２】
安定判別において、制御応答周波数ωcは上記の条件式で制限される他、更にスイッチング時間Tのむだ時間における影響について考慮する。
【０２３３】
むだ時間はexp（−ｊωｃＴ）＝cos（ωcＴ）−ｊcos（ωcＴ）で表される。よって、図１３に示すｖo(s)の一巡伝達関数の位相余裕を０［deg］、すなわちωcＴ＝π／２まで許容するωcの範囲はωc＜π／（２Ｔ）である。
【０２３４】
式(４６)式を用いることによって、（１−β3）の範囲は以下の式（５２）で表される。
【数５５】
2018107966.tif 000060
【０２３５】
式(５１)を含めた（１−β3）の範囲は以下の式（５３）で表され、これによって係数β3を選定することができる。
【数５６】
2018107966.tif 000061
【０２３６】
インダクタンス電流ｉL（ｔ）の定電流制御において、係数β3を上記範囲から選定することによって、ゲインを"１"以下に抑制し、制御応答を直流指令電圧ＶREFに安定して追従させることができる。
【０２３７】
（出力電圧ｖo（ｔ）の検出）
次に、出力電圧ｖo（ｔ）の高速検出について説明する。
【０２３８】
高いスイッチング周波数で制御するためには、出力電圧ｖo（ｔ）とキャパシタンス電流ｉc（ｔ）を高速で検出する必要がある。Ｈｉｇｈ／Ｌｏｗの２レベルを含むパルス制御において、特に、キャパシタンス電流の定電流制御を行うmode1及びmode2の定電流制御において、出力電圧ｖo（ｔ）とキャパシタンス電流ｉc（ｔ）を検出する検出器は高速で測定されることが要求される。
【０２３９】
出力電圧ｖo（ｔ）を高速検出するために、汎用品センサの比較的遅い応答特性の検出手段で検出した検出信号Ｖo-slowを初期値ｖo（０）として用い、初期値ｖo（０）とキャパシタンス電流ｉc（ｔ）を高速離散時間処理して出力電圧ｖo（ｔ）を得る。出力電圧ｖo（ｔ）の取得において、比較的遅い応答特性の検出手段で検出した検出信号Ｖo-slowを初期値ｖo（０）としているが、この検出は初期値ｖo（０）のみであり、各時点の出力電圧ｖo（ｔ）の算出は応答速度が遅い検出手段を用いることなく行うことができるため、高速検出が可能である。
【０２４０】
mode3は、各時点ｔでの出力電圧ｖo（ｔ）をフィードバック信号として使用すること無く得ることができるため、ｖo-slowによる外乱の影響を受けず、mode3の整定区間ではｖo-slowを整定している。各サンプリング周期で行うmode1〜mode3の定電流制御において、前サンプリング周期でのmode3の最終値のｖo-slowは、次のサンプリング周期のmode1とmode2で使用するｖo（ｔ）を得るための初期値ｖo（０）として使用する。
【０２４１】
図１に示す３相インターリーブ方式の降圧チョッパ回路の回路例において、サンプリング時間ＴをＴ＝１／Ｆsとする。ここで、Ｆsはスイッチング周波数である。
【０２４２】
出力電圧ｖo（ｔ）を高速検出するために、Ｔh＜０．１・（Ｔ／３）を満足するサンプリング時間Ｔより充分に短いサンプリング時間Ｔhを設定する。
【０２４３】
このサンプリング時間Ｔhにおいて、高速検出が容易な交流変流器によってキャパシタンス電流ｉc（ｔ）を検出し、以下の離散時間処理を行う。ここで、Ｔh＝ｔm−ｔm-1としている。
【数５７】
2018107966.tif 000062
【０２４４】
Ｈｉｇｈ／Ｌｏｗの２レベルパルス動作を広帯域（１Ｈz〜５０Ｈz）で行う２レベルパルス制御において、Ｌｏｗ（Ｈｉｇｈ）レベルを整定した後、次の出力電圧を次のＨｉｇｈ／Ｌｏｗの２レベルパルス動作のＨｉｇｈ（Ｌｏｗ）の初期値電圧として用いる。
【０２４５】
ＬＯＷレベルパルス動作の整定後、出力電圧がＶLからＨｉｇｈレベルパルス動作を開始し、整定後に出力電圧がＶHに達する場合は、以下の式（５５）となる。
【数５８】
2018107966.tif 000063
【０２４６】
上記式（５５）においてＶLに相当する初期値ｖo（0）は、応答が比較的遅い汎用品センサの検出手段で検出した検出信号ｖo-slowを用いることが可能になる。
【０２４７】
出力電圧ｖo（km）が整定電圧ＶH-setに到達した後もmode3の制御を継続する。ＶH-setに達する時間をＴsetとすると、mode1及びmode2におけるサンプリング回数ｋmとＴsetとの間には以下の関係がある。
ｋm・Ｔh＞Ｔset
ｋm＞Ｔset／Ｔh
【０２４８】
実用例では、Ｔset＝８μs、Ｔh＝１／６０ＭＨzの場合には、ｋm＞８μs×６０ＭＨz＝４８０となる。この例では、分解能は４８０以上が得られ、検出スピードはＴh＝１／６０ＭＨz＝０．０１６７μsである。
【０２４９】
同様にして、Ｈｉｇｈレベルパルス動作の整定後の電圧ＶHからＬｏｗレベルパルス動作を開始し、整定後に電圧ＶLに達する場合は、ＶHに相当するｖo（０）は応答が比較的遅い汎用品センサで検出して得られる検出信号ｖo-slowを用いることが可能になる。ｖo（ｋm）が整定電圧ＶL-setに到達した後もmode3の制御を継続する。
【０２５０】
本発明の電源装置は、メインループを電源装置の指令信号に従う制御とし、マイナーループを多相インターリーブ方式の双方向降圧チョッパ回路のＨｉｇｈ／Ｌｏｗの直流指令電圧に従う２レベルデッドビート制御とする二重制御系に適用することができ、直流電源装置、ＵＰＳ等の交流電源装置、ＲＦジェネレータ等に適用することができる。
【０２５１】
以下、図１５を用いて本発明の電源装置をＲＦジェネレータに適用した例を説明し、図１６のフローチャートを用いて、本発明の電源装置をＲＦジェネレータに適用した場合の動作例を説明し、Ｈｉｇｈ／Ｌｏｗの制御例を図１７のフローチャートを用いて説明する。また、図１８を用いて本発明の電源装置を直流電源装置、交流電源装置に適用した例を説明する。
【０２５２】
（ＲＦジェネレータの適用例）
図１５は、ＲＦジェネレータの適用例の制御系を説明するための制御ブロック図である。制御系は、メインループ制御系を構成するＰＩ制御と、マイナーループ制御系を構成するデビット制御とを備える。マイナーループ制御系を構成するデビット制御に、本発明の電源装置の、多相インターリーブ方式の双方向降圧チョッパ回路のＨｉｇｈ／Ｌｏｗの直流指令電圧に従う２レベルデッドビート制御系を適用する。
【０２５３】
ＨｉｇｈレベルとＬｏｗレベルの２レベル制御を行う場合には、メインループにおいて、Ｈｉｇｈレベルの指令信号として、Ｈｉｇｈレベル進行波電力指令ＰH-Forward、あるいはＨｉｇｈレベルロード電力指令ＰH-Loadを用い、Ｌｏｗレベルの指令信号として、Ｌｏｗレベル進行波電力指令ＰL-Forward、あるいはＬｏｗレベルロード電力指令ＰL-Loadを用い、負荷側から取得したＨｉｇｈレベル進行波電力あるいはＬｏｗレベル進行波電力、又は、Ｈｉｇｈレベルロード電力あるいはＬｏｗレベルロード電力をフィードバックしてＰＩ制御を行う。なお、定格値として定格直流電圧Ｖo-rat，定格直流電流Ｉo-rat，及び定格進行波電力Ｐh-ratを入力する。
【０２５４】
一方、マイナーループでは、ＰＩ制御で得られたＨｉｇｈレベル指令電圧ＶH及びＬｏｗレベル指令電圧ＶLを指令値とし、出力電圧ｖoあるいはキャパシタンス電流ｉcをフィードバックしてデッドビート制御を行う。
【０２５５】
図１６のフローチャートは、ＲＦジェネレータによってプラズマ負荷においてプラズマを着火させる起動モードを示している。図１６，１７のフローチャートでは各工程をＳ１〜Ｓ１０，Ｓ１１，Ｓ１２の符号を付して示している。
【０２５６】
ＲＦジェネレータの定格値、及びＲＦジェネレータを駆動する指令値を設定する。定格値として、定格直流電圧Ｖo-rat，定格直流電流Ｉo-rat，及び定格進行波電力ＰH-ratを入力して定格値を設定する。また、Ｈｉｇｈレベルの電力指令ＰHとして、Ｈｉｇｈレベル進行波電力指令ＰH-Forward、あるいはＨｉｇｈレベルロード電力指令ＰH-Loadを入力し、Ｌｏｗレベルの電力指令ＰLとして、Ｌｏｗレベル進行波電力指令ＰL-Forward、あるいはＬｏｗレベルロード電力指令ＰL-Loadを設定する（S1）。
【０２５７】
はじめに、連続モードでＨｉｇｈレベル電力指令ＰHまで、例えば20msで上昇動作（Ramp Up（ＰH-rat/２０ms））を行う(S2)。
【０２５８】
連続モードによる電圧上昇によってプラズマが着火しない場合（S3）は、プリパルス制御によって着火動作を行う。なお、プリパルス制御は、プラズマ着火を誘起させるメインパルスの前段階として、メインパルスよりもパルス幅が狭い複数のプリパルスを印加して、プラズマ着火の雰囲気を形成する制御であり、このプリパルス制御については特許文献４に開示されている。
【０２５９】
プリパルス制御では、例えば５ｋＨｚのデューティー制御により平均反射電力ＰREF-aveを所定値に維持した状態で供給電力をＰHまで上昇させる。平均反射電力ＰREF-aveの所定値は、例えば、Ｈｉｇｈレベル定格電力ＰH-ratに所定の係数を掛けることで定める。所定係数は、例えば０．１を設定することができる。このプリパルスモードの平均反射電力ＰREF-aveはデューティー比１０％でオン／オフ制御するパルスを用いることができる。
【０２６０】
プリパルスモードのパターン運転を繰り返し、繰り返し動作の回数が規定回数に達した場合には、着火（イグニッション）失敗を表示して停止する（S4）。
【０２６１】
プラズマが着火した場合(S3)は、Ｈｉｇｈレベルで設定されたＨｉｇｈレベル電力指令ＰHからスタートし、Ｈｉｇｈレベル電力指令ＰHで整定した後のＨｉｇｈレベルの電圧値ＶHを確保する(S5)。
【０２６２】
その後、下降動作（Ramp Down（PH-rat /20ms））によってＨｉｇｈレベル電力指令ＰH からＬｏｗレベル電力指令ＰLへ下降させ（S6）、Ｌｏｗレベル電力指令ＰL に整定した後のＬｏｗレベルの電圧値ＶLを確保する（S7）。これによって、ＶREF（High）＝ＶHとして、Ｈｉｇｈレベルの指令電圧ＶREF（High）を整定後のＨｉｇｈレベルの指令電圧ＶHで設定することができ、ＶREF（Low）＝ＶLとして、Ｌｏｗレベルの指令電圧ＶREF（Low）を整定後のＬｏｗレベルの指令電圧ＶLで設定することができる。
【０２６３】
その後、アークが発生した場合にはアーク遮断制御によって電力供給を停止した後、S2〜S7の着火動作を行い（S8）、アーク遮断制御を行わない場合には、Ｈｉｇｈ／Ｌｏｗの２レベル制御（S10）を行う。
【０２６４】
（Ｈｉｇｈ／Ｌｏｗレベル制御）
次に、図１７のフローチャートを用いて、Ｈｉｇｈ／Ｌｏｗレベル制御例を説明する。図１７のフローチャートにおいて、Ｈｉｇｈ／Ｌｏｗレベル制御は、出力電力を、進行波電力のＰH (Forward)／ＰL (Forward)、の電力指令、又はロード電力のＰH (Load)／ＰL (Load)の電力指令に追従させるメインループ(S11)によるＰＩ制御と、出力電圧をＨｉｇｈ／Ｌｏｗの２レベルの指令電圧に追従させるマイナーループ（S12）にるデッドビート制御とを含む。
【０２６５】
S11のメインループによるＰH及びＰLのＰＩ制御では、マイナーループのデッドビート制御で行うサンプリング周期Ｔよりも遅いサンプリング周期Ｔcで処理を行う(S11A)。例えば、サンプリング周期Ｔcは５０μｓとし、Ｈ／Ｌパルス周期は１Ｈｚ〜５０ｋＨｚとすることができる。
【０２６６】
S11AのＰＩ制御の制御工程中に行うマイナーループ制御（Ｓ１２）において、例えば３相インターリーブによる場合には、式（５５）中に示される以下の式（５６）
ｖo(km)＝（ｉc(km-1)/Ｃ）・Ｔh＋ｖo（km-1）    …（５６）
によって、サンプリング周期Ｔhを用いた出力電圧ｖo（ｋｍ）を演算する。３相インターリーブの各相について、サンプリング周期Ｔの１／３であるＴ／３毎に得られるｖo（ｋｍ）を出力電圧ｖo（ｋ）として検出する。
【０２６７】
ｋｍは分解能であり、例えば、Ｔset＝８μｓ、Ｔh＝１／６０ＭＨｚの場合には、ｋｍ＞Ｔset／Ｔh＝８８μｓ×６０ＭＨｚ＝４８０となる。この例では、分解能は４８０以上が得られる（S12A）。
【０２６８】
Ｈｉｇｈレベルの指令電圧ＶH、及びＬｏｗレベルの指令電圧ＶLを取得し（S12B）、整定後のｋ時点のｖo（ｋｍ）をそれぞれＨｉｇｈレベル、及びＬｏｗレベルの出力電圧ｖo（ｋ）として取得する（S12C）。
【０２６９】
Ｈｉｇｈレベルのパルス幅ΔＴ（ｋ）を求め（S12D）、得られたパルス幅ΔＴ（ｋ）を用いて出力電圧ｖoをＨｉｇｈレベルの指令電圧ＶHに追従させる制御を行い、次に、Ｌｏｗレベルのパルス幅ΔＴ（ｋ）を求め（S12E）、得られたパルス幅ΔＴ（ｋ）を用いて出力電圧ｖoをＬｏｗレベルの指令電圧ＶLに追従させる制御を行う。
【０２７０】
Ｈｉｇｈレベル電力指令ＰHへ追従させる制御からスタートし、次にＬｏｗレベルの電力指令ＰLへ追従させる制御を行い、このＨｉｇｈレベルＰH制御とＬｏｗレベルＰL制御とを繰り返してＨｉｇｈ／Ｌｏｗパルス電力制御の運転を続行する。
【０２７１】
各Ｈｉｇｈ／Ｌｏｗパルス電力制御が終了する毎に、Ｈｉｇｈレベルの終了電力ＰH-end及びＬｏｗレベルの終了電力ＰL-endと、Ｈｉｇｈレベルの終了電圧ＶH-end及びＬｏｗレベルの終了電圧ＶL-endのデータをピークホールドする。
【０２７２】
このＨｉｇｈレベルの終了電圧ＶH-end及びＬｏｗレベルの終了電圧ＶL-end は、Ｈｉｇｈ／Ｌｏｗレベルに対応する式（１２）の指令電圧ＶREFを指令電圧ＶH及びＶLとして保持する。また、Ｈｉｇｈレベルの終了電力ＰH-end及びＬｏｗレベルの終了電力ＰL-endはＨｉｇｈ／Ｌｏｗパルスのフィードバック信号として使用する。
【０２７３】
（直流電源装置、交流電源装置の適用例）
次に、図１８を用いて本発明の電源装置を直流電源装置、交流電源装置に適用した例を説明する。
【０２７４】
図１８は、本発明の電源装置を直流電源装置、交流電源装置への適用例の制御系を説明するための制御ブロック図である。制御系は、メインループ制御系を構成するＰＩ制御と、マイナーループ制御系を構成するデビット制御とを備える。マイナーループ制御系を構成するデビット制御に、本発明の電源装置の、多相インターリーブ方式の双方向降圧チョッパ回路のＨｉｇｈ／Ｌｏｗの直流指令電圧に従う２レベルデッドビート制御系を適用する。
【０２７５】
ＨｉｇｈレベルとＬｏｗレベルの２レベル制御を行う場合には、メインループにおいて、指令信号として、Ｈｉｇｈレベル電力指令ＰH又は電圧指令ＶrefH、Ｌｏｗレベル電力指令ＰL又は電圧指令ＶrefLを用い、負荷側から取得した電力又は電圧をフィードバックしてＰＩ制御を行う。なお、定格値として定格直流電圧Ｖo-rat，定格直流電流Ｉo-rat，及び定格進行波電力ＰH-ratを入力する。
【０２７６】
一方、マイナーループでは、ＰＩ制御で得られたＨｉｇｈレベル指令電圧ＶH及びＬｏｗレベル指令電圧ＶLを指令値とし、出力電圧ｖoあるいはキャパシタンス電流ｉcをフィードバックしてデッドビート制御を行う。
【０２７７】
なお、上記実施の形態及び変形例における記述は、本発明に係る電源装置の一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【０２７８】
本発明の電源装置は、半導体や液晶パネル等の製造装置、真空蒸着装置、加熱・溶融装置等の高周波を使用する装置に対する高周波電力の供給に適用することができる。
【符号の説明】
【０２７９】
１    電源装置
２    チョッパ回路
３    スイッチング回路
４    ＬＣ回路
５    スイッチング信号生成部
６    制御部
７    負荷
Ａｖ、β    係数
Ｃ    キャパシタンス
Ｄ１-Ｄ３    ダイオード
Ｆ    変換行列
Ｇ    変換行列
ＩC-REF    キャパシタンス電流の指令電流
ＩR-rat        定格出力電流
Ｉo-rat，    定格直流電流
ｉｃ    キャパシタンス電流
ｉL    インダクタンス電流
ｉL1-ｉLn    インダクタンス電流    
ｉR    負荷電流
Ｌ    インダクタンス
Ｎ    サンプリング回数
ＰH    Ｈｉｇｈレベル電力指令
ＰH-Forward    Ｈｉｇｈレベル進行波電力指令
ＰH-Load    Ｈｉｇｈレベルロード電力指令
ＰH-end    Ｈｉｇｈレベル終了電力
ＰH-rat    Ｈｉｇｈレベル定格電力
ＰL            Ｌｏｗレベル電力指令
ＰL-Forward    ローレベル進行波電力指令
ＰL-Load    ローレベルロード電力指令
ＰL-end    Ｌｏｗレベル終了電力
ＰREF-ave    平均反射電力
Ｑ１-Ｑ３    スイッチング素子
Ｒ    負荷抵抗
Ｔ    サンプリング周期
Ｔh    サンプリング時間
Ｔc    サンプリング周期
Ｖ    入力電圧
Ｖc1  切り替え電圧
Ｖc2    切り替え電圧
ＶH    Ｈｉｇｈレベル指令電圧
ＶH-end    Ｈｉｇｈレベル終了電圧
ＶH-set    Ｈｉｇｈレベル整定電圧
ＶL    Ｌｏｗレベル指令電圧
ＶL-end    Ｌｏｗレベル終了電圧
ＶREF    指令電圧
Ｖin    入力電圧
Ｖl    整定電圧
ｖo    出力電圧
Ｖo-rat    定格直流電圧
Ｖo-slow    検出信号
Ｖtrans            移行電圧
ｋm    サンプリング回数
ｖo    出力電圧
ΔＴ（ｋ）  パルス幅    
【図１】
2018107966.tif 000068
【図２】
2018107966.tif 000069
【図３】
2018107966.tif 000070
【図４】
2018107966.tif 000071
【図５】
2018107966.tif 000072
【図６】
2018107966.tif 000073
【図７】
2018107966.tif 000074
【図８】
2018107966.tif 000075
【図９】
2018107966.tif 000076
【図１０】
2018107966.tif 000077
【図１１】
2018107966.tif 000078
【図１２】
2018107966.tif 000079
【図１３】
2018107966.tif 000080
【図１４】
2018107966.tif 000081
【図１５】
2018107966.tif 000082
【図１６】
2018107966.tif 000083
【図１７】
2018107966.tif 000084
【図１８】
2018107966.tif 000085
【図１９】
2018107966.tif 000086