(57)【要約】【課題】本発明は、ｐｎｐ領域の動作とｐｎ領域の動作とを独立して制御することが可能な半導体装置を提供することを目的とする。【解決手段】本発明による半導体装置は、ｎ型のｎ−ｉ層３と、ｎ−ｉ層３の表面に形成されたｐ型のｐアノード層４と、ｎ−ｉ層３の裏面に形成されたｎ型のｎ−バッファ層７と、ｎ−バッファ層７の裏面、またはｎ−ｉ層３およびｎ−バッファ層７の裏面に、平面視において互いに隣接または隣接部分が重なって形成されたｎ型のｎ＋カソード層５およびｐ型のｐコレクタ層６と、ｐアノード層４の表面を覆うように形成された表面電極８と、ｎ＋カソード層５およびｐコレクタ層６の裏面を覆うように形成された裏面電極９とよりなる積層構造を備え、ｎ＋カソード層５の積層構造における積層高さ位置と、ｐコレクタ層６の積層構造における積層高さ位置とは異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の表面に形成された第２導電型の第２半導体層と、
前記第１半導体層の裏面に形成された前記第１導電型の第３半導体層と、
前記第３半導体層の裏面、または前記第１半導体層および前記第３半導体層の裏面に、平面視において互いに隣接または隣接部分が重なって形成された前記第１導電型の第４半導体層および前記第２導電型の第５半導体層と、
前記第２半導体層の表面を覆うように形成された第１電極と、
前記第４半導体層および前記第５半導体層の裏面を覆うように形成された第２電極と、
よりなる積層構造を備え、
前記第４半導体層の前記積層構造における積層高さ位置と、前記第５半導体層の前記積層構造における積層高さ位置とは異なることを特徴とする、半導体装置。
【請求項２】
前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さと、前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さとは異なることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さと、前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さとの差は、前記第４半導体層と前記第５半導体層との段差と同じであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さと、前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さとの差は、前記第４半導体層と前記第５半導体層との段差と、前記第５半導体層を含む前記積層構造における前記第３半導体層の厚さとを合わせた厚さと同じであることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記第５半導体層の前記積層構造における積層高さ位置は、前記第４半導体層の前記積層構造における積層高さ位置よりも前記第１半導体層側に位置し、かつ前記第４半導体層および前記第５半導体層は、前記隣接部分が重なって形成され、
前記隣接部分が重なっている箇所における前記第５半導体層と前記第４半導体層との間には、前記第５半導体層が形成されていることを特徴とする、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第４半導体層の前記積層構造における積層高さ位置は、前記第５半導体層の前記積層構造における積層高さ位置よりも前記第１半導体層側に位置し、かつ前記第４半導体層および前記第５半導体層は、前記隣接部分が重なって形成され、
前記隣接部分が重なっている箇所における前記第５半導体層と前記第４半導体層との間には、前記第４半導体層が形成されていることを特徴とする、請求項２から４のいずれか１項に記載の半導体装置。
【請求項７】
前記第４半導体層と前記第２電極との間に形成された第３電極をさらに備え、
前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さと、前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さとの差は、前記第４半導体層と前記第５半導体層との段差と、前記第３電極の厚さとを合わせた厚さであることを特徴とする、請求項２から５のいずれか１項に記載の半導体装置。
【請求項８】
前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さは、前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さよりも薄いことを特徴とする、請求項２から５のいずれか１項に記載の半導体装置。
【請求項９】
前記第４半導体層を含む前記積層構造における前記第１半導体層の厚さは、前記第５半導体層を含む前記積層構造における前記第１半導体層の厚さよりも薄いことを特徴とする、請求項２、３、または６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワー半導体装置の裏面構造に関する。
【背景技術】
【０００２】
近年、パワー半導体装置として、裏面側にｐｎパターンを形成することによって電気特性の制御が可能となったＲＦＣ（Relaxed Field of Cathode）ダイオード、およびＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）等が製造されている。ここで、ｐｎパターンとは、パワー半導体装置を構成する半導体基板の裏面側に、ｐ型不純物を形成した領域とｎ型不純物を形成した領域とが平面視において隣接して形成された状態のことをいう。
【０００３】
パワー半導体装置の裏面側にｐｎパターンを形成する際、ｐ型の不純物領域とｎ型の不純物領域とを高速エネルギーの注入または高濃度の注入によって形成すると、当該注入によって半導体基板が受けるダメージが大きくなるという問題がある。このような問題の対策として、上記のパワー半導体装置に対して、Ｓｉを用いた半導体基板の裏面を溶融することによって不純物が導入された領域の濃度を均一化して一定にした階段状の不純物濃度プロファイルを適用することが考えられる（例えば、特許文献１参照）。また、上記のパワー半導体装置に対して、ｐ型およびｎ型に適したオーミック特性を有する電極を裏面全面に形成する技術が開示されている（例えば、特許文献２，３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５３０９３６０号公報
【特許文献２】特開２００７−１８４４８６号公報
【特許文献３】特開２０１５−２１１１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術を上記のパワー半導体装置に適用した場合、半導体基板の裏面を溶融する必要があるため、裏面から１μｍ以下の浅い領域でしかｐ型の不純物領域とｎ型の不純物領域とを接合することができない。従って、ｐ型の不純物領域において形成されるｐｎｐ領域の電気特性と、ｎ型の不純物領域において形成されるｐｎ領域の電気特性とを独立して制御することが難しい。すなわち、ｐｎｐ領域の動作とｐｎ領域の動作とを独立して制御することが難しい。
【０００６】
また、特許文献２，３では、ｐ型の不純物領域とｎ型の不純物領域とが接合する深さが浅くかつ略同じ深さになるため、ｐ型およびｎ型に適したオーミック特性を有する電極を、ｐ型の不純物領域およびｎ型の不純物領域の各々に対して形成することは困難である。
【０００７】
本発明は、このような問題を解決するためになされたものであり、ｐｎｐ領域の動作とｐｎ領域の動作とを独立して制御することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明による半導体装置は、第１導電型の第１半導体層と、第１半導体層の表面に形成された第２導電型の第２半導体層と、第１半導体層の裏面に形成された第１導電型の第３半導体層と、第３半導体層の裏面、または第１半導体層および第３半導体層の裏面に、平面視において互いに隣接または隣接部分が重なって形成された第１導電型の第４半導体層および第２導電型の第５半導体層と、第２半導体層の表面を覆うように形成された第１電極と、第４半導体層および第５半導体層の裏面を覆うように形成された第２電極とよりなる積層構造を備え、第４半導体層の積層構造における積層高さ位置と、第５半導体層の積層構造における積層高さ位置とは異なることを特徴とする。
【発明の効果】
【０００９】
本発明によると、半導体装置は、第１導電型の第１半導体層と、第１半導体層の表面に形成された第２導電型の第２半導体層と、第１半導体層の裏面に形成された第１導電型の第３半導体層と、第３半導体層の裏面、または第１半導体層および第３半導体層の裏面に、平面視において互いに隣接または隣接部分が重なって形成された第１導電型の第４半導体層および第２導電型の第５半導体層と、第２半導体層の表面を覆うように形成された第１電極と、第４半導体層および第５半導体層の裏面を覆うように形成された第２電極とよりなる積層構造を備え、第４半導体層の積層構造における積層高さ位置と、第５半導体層の積層構造における積層高さ位置とは異なるため、ｐｎｐ領域の動作とｐｎ領域の動作とを独立して制御することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態２による半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。
【図４】本発明の実施の形態４による半導体装置の構成の一例を示す断面図である。
【図５】本発明の実施の形態５による半導体装置の構成の一例を示す断面図である。
【図６】本発明の実施の形態５による半導体装置の構成の一例を示す断面図である。
【図７】前提技術による半導体装置の構成の一例を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１２】
＜前提技術＞
まず、本発明の前提となる技術である前提技術について説明する。
【００１３】
図７は、前提技術による半導体装置１８の構成の一例を示す断面図である。
【００１４】
半導体装置１８は、Ｓｉ（シリコン）からなる半導体基板２と、半導体基板２の表面に形成された第１電極である表面電極８と、半導体基板２の裏面に形成された第２電極である裏面電極９とを備えている。半導体基板２は、ｎ−ｉ層３と、ｐアノード層４と、ｎ＋カソード層５と、ｐコレクタ層６と、ｎ−バッファ層７とを有している。ｐｉｎ領域１０は、ｐアノード層４、ｎ−ｉ層３、ｎ−バッファ層７、およびｎ＋カソード層５よりなる積層構造である。ｐｎｐ領域１１は、ｐアノード層４、ｎ−ｉ層３、ｎ−バッファ層７、およびｐコレクタ層６よりなる積層構造である。
【００１５】
ここで、「ｎ」および「ｐ」は導電型を示しており、ｎ型は第１導電型、ｐ型は第２導電型である。「ｎ−」は、ｎ型の不純物濃度が他のｎ型の不純物濃度よりも相対的に低いことを示している。「ｎ＋」は、ｎ型の不純物濃度が他のｎ型の不純物濃度よりも相対的に高いことを示している。なお、以下では、ｎ型は第１導電型、ｐ型は第２導電型であるものとして説明するが、ｐ型が第１導電型、ｎ型が第２導電型であってもよい。
【００１６】
第１導電型の第１半導体層であるｎ−ｉ層３は、ｎ型の真性半導体層として形成されている。第２導電型の第２半導体層であるｐアノード層４は、ｎ−ｉ層３よりも半導体基板２の表面側に形成されている。第１導電型の第３半導体層であるｎ−バッファ層７は、ｎ−ｉ層３よりも半導体基板２の裏面側に形成されている。第１導電型の第４半導体層であるｎ＋カソード層５と、第２導電型の第５半導体層であるｐコレクタ層６とは、ｎ−ｉ層３よりも半導体基板２の裏面側であって、平面視において互いに隣接して形成されている。すなわち、ｎ＋カソード層５とｐコレクタ層６とでｐｎパターンが形成されている。
【００１７】
図７に示すように、ｎ＋カソード層５およびｐコレクタ層６は、半導体基板２の裏面から略同じ深さに形成されている。すなわち、ｎ＋カソード層５のｐｉｎ領域１０における積層高さ位置と、ｐコレクタ層６のｐｎｐ領域１１における積層高さ位置とは略同じである。従って、上述の通り、ｐｉｎ領域１０の動作と、ｐｎｐ領域１１の動作とを独立して制御することは難しい。
【００１８】
本発明は、このような問題を解決するためになされたものであり、以下に詳細に説明する。
【００１９】
＜実施の形態１＞
＜構成＞
まず、本発明の実施の形態による半導体装置の構成について説明する。図１は、本実施の形態１による半導体装置１の構成の一例を示す断面図である。
【００２０】
本実施の形態１による半導体装置１は、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さと、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さとが異なる厚さであることを特徴としている。具体的には、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さは、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さよりも薄い。また、ｎ＋カソード層５のｐｉｎ領域１０における積層高さ位置と、ｐコレクタ層６のｐｎｐ領域１１における積層高さ位置とは異なっている。その他の構成は、図７に示す前提技術による半導体装置１８と同様であるため、ここでは詳細な説明を省略する。
【００２１】
半導体装置１において、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さと、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さとの差は、ｎ＋カソード層５とｐコレクタ層６との段差と同じである。ここで、ｎ＋カソード層５とｐコレクタ層６との段差とは、ｎ＋カソード層５と裏面電極９との界面と、ｐコレクタ層６と裏面電極９との界面との差のことをいう。
【００２２】
図１に示すように、ｎ＋カソード層５およびｐコレクタ層６は、ｎ−バッファ層７の裏面に形成されている。平面視においてｎ＋カソード層５およびｐコレクタ層６は隣接しており、ｎ＋カソード層５およびｐコレクタ層６の隣接部分は重なっていない。
【００２３】
＜製造方法＞
次に、半導体装置１の製造方法について説明する。
【００２４】
まず、ｎ−ｉ層３を有する半導体基板２を準備する。次に、半導体基板２の表面側からＢ（ボロン）をイオン注入してドライブを行うことによって、ｐアノード層４を形成する。このとき、イオン注入するＢの濃度は、１Ｅ１３〜１Ｅ１６（１／ｃｍ２）である。また、ドライブの条件は、９００℃〜１２００℃、３０分〜１２０分である。
【００２５】
次に、ｐアノード層４を覆うように表面電極８を形成する。その後、半導体基板２の裏面側から当該半導体基板２が所望の厚さとなるように研削する。半導体基板２の研削後、半導体基板２の裏面全面にｎ＋カソード層５を構成するＰ（リン）をイオン注入する。このとき、イオン注入するＰの濃度は、１Ｅ１４〜１Ｅ１６（１／ｃｍ２）である。
【００２６】
次に、半導体基板２の裏面上に、ｎ＋カソード層５を形成すべき領域をマスクし、ｐコレクタ層６を形成すべき領域を開口したｐｎパターンを形成した後、ｐコレクタ層６を形成すべき領域の半導体基板２を所望の厚さとなるようにエッチングする。その後、ｐコレクタ層６を形成すべき領域に対してｐコレクタ層６を構成するＢをイオン注入する。このとき、イオン注入するＢの濃度は、１Ｅ１３〜１Ｅ１６（１／ｃｍ２）である。これにより、ｎ＋カソード層５およびｐコレクタ層６が形成される。
【００２７】
次に、ｐｎパターンを除去した後、ｎ＋カソード層５およびｐコレクタ層６越しにＰを半導体基板２の裏面側からイオン注入し、ｎ−バッファ層７を形成する。このとき、イオン注入するＰの濃度は、１Ｅ１３〜１Ｅ１５（１／ｃｍ２）である。これにより、ｎ−ｉ層３よりもｎ型の不純物濃度が高いｎ−バッファ層７が形成される。
【００２８】
次に、半導体基板２を熱処理し、ｎ＋カソード層５、ｐコレクタ層６、およびｎ−バッファ層７を活性化させる。熱処理としては、レーザアニール等が挙げられる。
【００２９】
最後に、ｎ＋カソード層５およびｐコレクタ層６を覆うように裏面電極９をめっき、スパッタ、または蒸着によって数μｍ形成する。これにより、ｐｉｎ領域１０およびｐｎｐ領域１１を有する半導体装置１が完成する。
【００３０】
以上のことから、本実施の形態１によれば、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さと、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さとは異なる厚さであるため、ｐｉｎ領域１０の動作とｐｎｐ領域１１の動作とを独立して制御することが可能となる。
【００３１】
また、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さは、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さよりも薄い。従って、ＩＧＢＴの場合は、低オン抵抗かつ低スイッチング損失を実現することができる。また、ダイオードの場合は、リカバリ動作における破壊耐量を向上させることができる。
【００３２】
なお、図１では、半導体基板２がｎ−ｉ層３を有する場合について説明したが、これに限るものではない。ｎ−ｉ層３は、ｎ型の不純物をより多く含んだ半導体層であってもよい。この場合、図１におけるｐｉｎ領域１０は、ｐｎ領域となる。
【００３３】
＜実施の形態２＞
図２は、本発明の実施の形態２による半導体装置１２の構成の一例を示す断面図である。
【００３４】
本実施の形態２による半導体装置１２では、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さと、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さとの差は、ｎ＋カソード層５とｐコレクタ層６との段差と、ｐｉｎ領域１０におけるｎ−バッファ層７の厚さとを合わせた厚さであることを特徴としている。その他の構成は、図１に示す実施の形態１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００３５】
図２に示すように、ｐｉｎ領域１０ではｎ−バッファ層７を形成せず、ｐｎｐ領域１１ではｎ−バッファ層７を形成している。また、ｎ＋カソード層５はｎ−ｉ層３の裏面に形成され、ｐコレクタ層６はｎ−バッファ層７の裏面に形成されている。平面視においてｎ＋カソード層５およびｐコレクタ層６は隣接しており、ｎ＋カソード層５およびｐコレクタ層６の隣接部分は重なっていない。
【００３６】
次に、半導体装置１２の製造方法について説明する。以下では、実施の形態１による半導体装置１の製造方法との相違点に主眼を置いて説明する。下記の相違点以外の製造方法は、実施の形態１と同様である。
【００３７】
半導体基板２の裏面上に、ｎ＋カソード層５を形成すべき領域をマスクし、ｐコレクタ層６を形成すべき領域を開口したｐｎパターンを形成した後、ｐコレクタ層６を形成すべき領域の半導体基板２を所望の厚さとなるようにエッチングする。その後、ｐコレクタ層６を形成すべき領域に対してｐコレクタ層６を構成するＢをイオン注入する。これにより、ｎ＋カソード層５およびｐコレクタ層６が形成される。
【００３８】
次に、ｐｎパターンを形成した状態で、ｐコレクタ層６越しにＰを半導体基板２の裏面側からイオン注入し、ｎ−バッファ層７を形成する。このとき、イオン注入するＰの濃度は、１Ｅ１３〜１Ｅ１５（１／ｃｍ２）である。その後、ｐｎパターンを除去し、裏面電極９を形成する。
【００３９】
以上のことから、本実施の形態２によれば、実施の形態１による効果と同様の効果が得られる。また、ｐｉｎ領域１０ではｎ−バッファ層７を形成していないため、図１に示すｐｉｎ領域１０よりもｎ型の不純物濃度を下げることができ、ｐｉｎ領域１０の耐圧を向上することができる。
【００４０】
＜実施の形態３＞
図３は、本発明の実施の形態３による半導体装置１３の構成の一例を示す断面図である。
【００４１】
本実施の形態３による半導体装置１３では、ｐコレクタ層６のｐｎｐ領域１１における積層高さ位置は、ｎ＋カソード層５のｐｉｎ領域１０における積層高さ位置よりもｎ−ｉ層３側に位置し、かつｎ＋カソード層５およびｐコレクタ層６は、隣接部分が重なって形成され、当該隣接部分が重なっている箇所におけるｎ＋カソード層５とｐコレクタ層６との間にはｐコレクタ層６が形成されていることを特徴としている。その他の構成は、図１に示す実施の形態１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００４２】
図３に示すように、ｎ＋カソード層５およびｐコレクタ層６は、ｎ−バッファ層７の裏面に形成されている。平面視においてｎ＋カソード層５およびｐコレクタ層６は隣接しており、ｎ＋カソード層５およびｐコレクタ層６の隣接部分は重なっている。
【００４３】
次に、半導体装置１３の製造方法について説明する。以下では、実施の形態１による半導体装置１の製造方法との相違点に主眼を置いて説明する。下記の相違点以外の製造方法は、実施の形態１と同様である。
【００４４】
半導体基板２の裏面上に、ｎ＋カソード層５を形成すべき領域をマスクし、ｐコレクタ層６を形成すべき領域を開口したｐｎパターンを形成した後、ｐコレクタ層６を形成すべき領域の半導体基板２を所望の厚さとなるようにエッチングする。その後、ｐコレクタ層６を形成すべき領域に対してｐコレクタ層６を構成するＢを回転イオン注入する。ここで、回転イオン注入とは、半導体基板２を回転させながらイオン注入することをいう。
【００４５】
以上のことから、本実施の形態３によれば、実施の形態１による効果と同様の効果が得られる。また、不純物濃度が低いｎ−バッファ層７と裏面電極９とが接合する箇所がなくなるためリーク電流を小さくすることができる。
【００４６】
＜実施の形態４＞
図４は、本発明の実施の形態４による半導体装置１４の構成の一例を示す断面図である。
【００４７】
本実施の形態４による半導体装置１４は、ｎ型用電極１５およびｐ型用電極１６を備えることを特徴としている。ｎ型用電極１５は、ｎ型に適したオーミック特性を有する電極である。ｐ型用電極１６は、ｐ型に適したオーミック特性を有する電極である。
【００４８】
第３電極であるｎ型用電極１５は、ｎ＋カソード層５を覆うように形成されている。ｐ型用電極１６は、ｎ型用電極１５およびｐコレクタ層６を覆うように形成されている。ｐｉｎ領域１０におけるｎ−ｉ層３の厚さと、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さとの差は、ｎ＋カソード層５とｐコレクタ層６との段差と、ｎ型用電極１５の厚さとを合わせた厚さと同じである。その他の構成は、図１に示す実施の形態１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００４９】
図４に示すように、ｎ＋カソード層５およびｐコレクタ層６は、ｎ−バッファ層７の裏面に形成されている。平面視においてｎ＋カソード層５およびｐコレクタ層６は隣接しており、ｎ＋カソード層５およびｐコレクタ層６の隣接部分は重なっていない。
【００５０】
次に、半導体装置１４の製造方法について説明する。以下では、実施の形態１による半導体装置１の製造方法との相違点に主眼を置いて説明する。下記の相違点以外の製造方法は、実施の形態１と同様である。
【００５１】
ｎ−バッファ層７の形成後、ｎ＋カソード層５上にｎ型用電極１５を形成する。その後、ｎ型用電極１５およびｐコレクタ層６を覆うようにｐ型用電極１６を形成する。
【００５２】
以上のことから、本実施の形態４によれば、実施の形態１による効果と同様の効果が得られる。また、ｎ＋カソード層５に対してｎ型用電極１５を形成し、ｐコレクタ層６に対してｐ型用電極１６を形成しているため、オーミック特性が向上する。
【００５３】
＜実施の形態５＞
図５は、本発明の実施の形態５による半導体装置１７の構成の一例を示す断面図である。
【００５４】
半導体装置１７において、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さは、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さよりも薄いことを特徴としている。その他の構成は、図１に示す実施の形態１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００５５】
図５に示すように、ｎ＋カソード層５およびｐコレクタ層６は、ｎ−バッファ層７の裏面に形成されている。平面視においてｎ＋カソード層５およびｐコレクタ層６は隣接しており、ｎ＋カソード層５およびｐコレクタ層６の隣接部分は重なっていない。
【００５６】
次に、半導体装置１７の製造方法について説明する。以下では、実施の形態１による半導体装置１の製造方法との相違点に主眼を置いて説明する。下記の相違点以外の製造方法は、実施の形態１と同様である。
【００５７】
表面電極８を形成し、半導体基板２を研磨した後、半導体基板２の裏面全面にｐコレクタ層６を構成するＢをイオン注入する。
【００５８】
次に、半導体基板２の裏面上に、ｐコレクタ層６を形成すべき領域をマスクし、ｎ＋カソード層５を形成すべき領域を開口したｐｎパターンを形成した後、ｎ＋カソード層５を形成すべき領域の半導体基板２を所望の厚さとなるようにエッチングする。その後、ｎ＋カソード層５を形成すべき領域に対してｎ＋カソード層５を構成するＰをイオン注入する。
【００５９】
次に、ｐｎパターンを除去した後、ｎ＋カソード層５およびｐコレクタ層６越しにＰを半導体基板２の裏面側からイオン注入し、ｎ−バッファ層７を形成する。
【００６０】
以上のことから、本実施の形態５によれば、ｐｉｎ領域１０の動作とｐｎｐ領域１１の動作とを独立して制御することが可能となる。また、ｐｉｎ領域１０におけるｎ−ｉ層３の厚さは、ｐｎｐ領域１１におけるｎ−ｉ層３の厚さよりも薄い。従って、ダイオードの低オン抵抗かつ低リカバリ損失を実現することができる。
【００６１】
なお、図６に示すように、ｎ型用電極１５およびｐ型用電極１６を備える半導体装置１７としてもよい。ｐ型用電極１６は、ｐコレクタ層６を覆うように形成されている。ｎ型用電極１５は、ｎ＋カソード層５およびｐ型用電極１６を覆うように形成されている。この場合、実施の形態４と同様、ｎ＋カソード層５に対してｎ型用電極１５を形成し、ｐコレクタ層６に対してｐ型用電極１６を形成しているため、オーミック特性が向上する。
【００６２】
図５，６に示す半導体装置１７，１８において、ｎ＋カソード層５のｐｉｎ領域１０における積層高さ位置は、ｐコレクタ層６のｐｎｐ領域１１における積層高さ位置よりもｎ−ｉ層３側に位置し、かつｎ＋カソード層５およびｐコレクタ層６は、隣接部分が重なって形成され、当該隣接部分が重なっている箇所におけるｎ＋カソード層５とｐコレクタ層６との間にはｎ＋カソード層５を形成するようにしてもよい。この場合、実施の形態３と同様、不純物濃度が低いｎ−バッファ層７と裏面電極９とが接合する箇所がなくなるためリーク電流を小さくすることができる。
【００６３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６４】
１  半導体装置、２  半導体基板、３  ｎ−ｉ層、４  ｐアノード層、５  ｎ＋カソード層、６  ｐコレクタ層、７  ｎ−バッファ層、８  表面電極、９  裏面電極、１０  ｐｉｎ領域、１１  ｐｎｐ領域、１２，１３，１４  半導体装置、１５  ｎ型用電極、１６  ｐ型用電極、１７，１８，１９  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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