(57)【要約】【課題】半導体装置の製造歩留まりを向上させる。【解決手段】ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧを形成し、それらを覆うように層間絶縁膜ＩＬ１を形成してから、層間絶縁膜ＩＬ１を研磨してダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧを露出させる。その後、ダミー制御ゲート電極ＤＧをエッチングにより除去してから、ダミー制御ゲート電極ＤＧが除去された領域である溝内に、制御ゲート電極を形成する。ダミー制御ゲート電極ＤＧは、ノンドープまたはｎ型のシリコン膜からなり、メモリゲート電極ＭＧは、ｐ型のシリコン膜からなる。ダミー制御ゲート電極ＤＧを除去する工程では、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとが露出された状態で、ダミー制御ゲート電極ＤＧに比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行って、ダミー制御ゲート電極ＤＧを除去する。【選択図】図２６
2018107176.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、ダミーゲート電極を形成する工程、
（ｃ）前記ダミーゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第１ゲート電極を形成する工程、
（ｄ）前記ダミーゲート電極および前記第１ゲート電極を覆うように、第１層間絶縁膜を形成する工程、
（ｅ）前記第１層間絶縁膜を研磨して、前記ダミーゲート電極および前記第１ゲート電極を露出させる工程、
（ｆ）前記（ｅ）工程後、前記ダミーゲート電極をエッチングにより除去する工程、
（ｇ）前記（ｆ）工程で前記ダミーゲート電極が除去された領域である第１溝内に、前記メモリセル用の第２ゲート電極を形成する工程、
を有し、
前記ダミーゲート電極は、ノンドープまたはｎ型のシリコン膜からなり、
前記第１ゲート電極は、ｐ型のシリコン膜からなり、
前記（ｆ）工程では、前記ダミーゲート電極と前記第１ゲート電極とが露出された状態で、前記ダミーゲート電極に比べて前記第１ゲート電極がエッチングされにくい条件でエッチングを行って、前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ダミーゲート電極は、ｎ型のシリコン膜からなる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記ダミーゲート電極のｎ型不純物濃度は、１×１０２０／ｃｍ３以上である、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極のｐ型不純物濃度は、１×１０２０／ｃｍ３以上である、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングにより前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、アンモニア水を用いたウェットエッチングにより前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、ＡＰＭを用いた第１ウェットエッチング処理と、前記第１ウェットエッチング処理の後のアンモニア水を用いた第２ウェットエッチング処理とにより、前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第１ゲート電極は、前記第２絶縁膜を介して前記ダミーゲート電極と隣り合う、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ダミーゲート電極と前記第１ゲート電極とが露出された状態で、前記ダミーゲート電極に比べて前記第１ゲート電極、前記第１絶縁膜、前記第２絶縁膜および前記第１層間絶縁膜がエッチングされにくい条件でエッチングを行って、前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記第２ゲート電極は、メタルゲート電極である、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１溝に、高誘電率絶縁膜を介して前記第２ゲート電極が形成される、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板上に、前記第１絶縁膜を介して、前記ダミーゲート電極と前記ダミーゲート電極上の第１キャップ絶縁膜とを有する第１積層体が形成され、
前記（ｃ）工程では、前記第１積層体と前記第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記第２絶縁膜を介して、前記第１ゲート電極と前記第１ゲート電極上の第２キャップ絶縁膜とを有する第２積層体が形成され、
前記（ｄ）工程では、前記第１積層体および前記第２積層体を覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜と前記第１および第２キャップ絶縁膜とを研磨して、前記ダミーゲート電極および前記第１ゲート電極を露出させる、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ１）イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極は、ｎ型の第１シリコン膜と前記第１シリコン膜上のｐ型の第２シリコン膜との積層膜からなり、
前記（ｆ）工程では、前記ダミーゲート電極と前記第１ゲート電極の前記第２シリコン膜とが露出された状態で、前記ダミーゲート電極に比べて前記第１ゲート電極の前記第２シリコン膜がエッチングされにくい条件でエッチングを行って、前記ダミーゲート電極を除去する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記ダミーゲート電極は、ｎ型のシリコン膜からなる、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
（ｈ）前記（ｇ）工程後、前記第１ゲート電極の前記第２シリコン膜の上部に金属シリサイド層を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｂ）工程前に、
（ａ１）前記半導体基板の上面に、前記半導体基板の一部からなり、前記半導体基板の上面に沿う第１方向に延在する突出部を形成する工程、
（ａ２）前記半導体基板上に、前記突出部を囲むように、素子分離膜を形成する工程、
を更に有し、
前記（ｂ）工程では、前記半導体基板の前記突出部上に、前記第１絶縁膜を介して、前記ダミーゲート電極が形成され、
前記（ｃ）工程では、前記ダミーゲート電極と前記第２絶縁膜を介して隣り合うように、前記半導体基板の前記突出部上に前記第２絶縁膜を介して前記第１ゲート電極が形成される、半導体装置の製造方法。
【請求項１８】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板上に、内部に電荷蓄積部を有する第１ゲート絶縁膜を介して形成され、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と前記第２ゲート絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極と、
を有し、
前記第２ゲート電極は、メタルゲート電極であり、
前記第１ゲート電極は、ｎ型の第１シリコン膜と前記第１シリコン膜上のｐ型の第２シリコン膜との積層膜からなり、
前記第１ゲート電極を構成する前記第２シリコン膜の上部に金属シリサイド層が形成されている、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記金属シリサイド層は、前記第１ゲート電極を構成する前記第１シリコン膜には接していない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、不揮発性メモリを備える半導体装置の製造方法および半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００３】
また、動作速度が速く、リーク電流および消費電力の低減、並びに、微細化が可能な電界効果トランジスタとして、フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）が知られている。フィン型のトランジスタは、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００４】
特開２００６−４１３５４号公報（特許文献１）、特開２０１５−１６２６２１号公報（特許文献２）および米国特許第８５３６００７号明細書（特許文献３）には、不揮発性半導体記憶装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４１３５４号公報
【特許文献２】特開２０１５−１６２６２１号公報
【特許文献３】米国特許第８５３６００７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不揮発性メモリを有する半導体装置において、半導体装置の製造コストを低減させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。もしくは、半導体装置の製造コストを低減させ、かつ、半導体装置の信頼性を向上させることが望まれる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してダミーゲート電極を形成する工程と、前記ダミーゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して、不揮発性メモリのメモリセル用の第１ゲート電極を形成する工程と、を有する。半導体装置の製造方法は、前記ダミーゲート電極および前記第１ゲート電極を覆うように第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を研磨して前記ダミーゲート電極および前記第１ゲート電極を露出させる工程と、前記ダミーゲート電極をエッチングにより除去する工程と、を更に有する。半導体装置の製造方法は、前記ダミーゲート電極が除去された領域である第１溝内に前記メモリセル用の第２ゲート電極を形成する工程を更に有する。前記ダミーゲート電極は、ノンドープまたはｎ型のシリコン膜からなり、前記第１ゲート電極はｐ型のシリコン膜からなり、前記ダミーゲート電極を除去する工程では、前記ダミーゲート電極と前記第１ゲート電極とが露出された状態で、前記ダミーゲート電極に比べて前記第１ゲート電極がエッチングされにくい条件でエッチングを行って、前記ダミーゲート電極を除去する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の製造コストを低減させることができる。または、半導体装置の信頼性を向上させることができる。もしくは、半導体装置の製造コストを低減させ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置の要部平面図である。
【図２】一実施の形態の半導体装置の要部斜視図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】一実施の形態の半導体装置の要部断面図である。
【図６】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】各種シリコン膜のエッチングレートを示すグラフである。
【図３６】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３７】検討例の半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３９】検討例の半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４１】検討例の半導体装置の製造工程中の要部断面図である。
【図４２】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１５】
本実施の形態の半導体装置の構造について、図１〜図５を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２は、本実施の形態の半導体装置の要部斜視図であり、図３〜図５は、本実施の形態の半導体装置の要部断面図である。図１には、不揮発性メモリのメモリセルが複数、アレイ状に形成されたメモリ領域（メモリセルアレイ領域）の一部が示されている。図２には、メモリセル領域に形成された複数のメモリセルのうちの１つのメモリセルの斜視図が模式的に示されている。また、図３は、図１のＡ−Ａ線の断面図にほぼ対応し、図４は、図１のＢ−Ｂ線の断面図にほぼ対応し、図５は、図１のＣ−Ｃ線の断面図にほぼ対応している。なお、上記図３〜図５では、後述の絶縁膜ＩＬ３は、図示を省略している。
【００１６】
図１〜図５に示されるように、半導体装置のメモリ領域には、複数のメモリセルＭＣが、アレイ状に配置されている。なお、半導体装置において、複数のメモリセルＭＣがアレイ状に配置されている領域（平面領域）を、メモリ領域と称することとする。
【００１７】
メモリ領域には、それぞれＸ方向に延在する複数のフィン（突出部）ＦＡが、Ｙ方向に等間隔に並んで配置されている。なお、Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であるが、Ｘ方向とＹ方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。図示しないが、フィンＦＡは、メモリ領域の端部において終端しており、Ｘ方向において両端を有する。
【００１８】
各フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板上）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域として機能する。平面視において、Ｙ方向に隣り合うフィンＦＡ同士の間は、素子分離膜（素子分離領域）ＳＴで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【００１９】
但し、各フィンＦＡの一部（上部）は、素子分離膜ＳＴの上面よりも高い位置にある。このため、各フィンＦＡの下部は、平面視において、半導体基板ＳＢの主面を覆う素子分離膜ＳＴで囲まれているが、各フィンＦＡの一部（上部）は、素子分離膜ＳＴよりも上に突出している。つまり、隣り合うフィンＦＡ同士の間の全ての領域が素子分離膜ＳＴにより埋め込まれているわけではなく、各フィンＦＡは、下部が、素子分離膜ＳＴに埋め込まれた（囲まれた）状態になっているが、各フィンＦＡの上部は、素子分離膜ＳＴの上面よりも上に突出しており、素子分離膜ＳＴで囲まれてはいない。各フィンＦＡは、半導体基板ＳＢの一部からなるため、素子分離膜ＳＴの下に存在する半導体基板ＳＢと一体的に繋がっている。
【００２０】
また、メモリ領域には、それぞれＹ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。すなわち、複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。各制御ゲート電極ＣＧおよび各メモリゲート電極ＭＧは、複数のフィンＦＡ上と、フィンＦＡ間の素子分離膜ＳＴ上とを、Ｙ方向に延在している。このため、平面視においては、各制御ゲート電極ＣＧおよび各メモリゲート電極ＭＧは、Ｘ方向に延在する複数のフィンＦＡと交差するように、Ｙ方向に延在している。
【００２１】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、互いに隣り合った状態で、Ｙ方向に延在している。但し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には絶縁膜ＭＺ，ＨＫが介在しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは接していない。また、フィンＦＡと制御ゲート電極ＣＧとは、接触してはおらず、フィンＦＡと制御ゲート電極ＣＧとの間には、絶縁膜ＧＦ，ＨＫが介在している。また、フィンＦＡとメモリゲート電極ＭＧとは、接触してはおらず、フィンＦＡとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺが介在している。絶縁膜ＧＦ，ＨＫは、制御トランジスタのゲート絶縁膜用の絶縁膜であり、絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜である。
【００２２】
各フィンＦＡには、互いに隣り合ってＹ方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをＸ方向に挟むように、制御ゲート電極ＣＧ側にドレイン用の半導体領域ＭＤが形成され、メモリゲート電極ＭＧ側にソース用の半導体領域ＭＳが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、半導体領域ＭＳと半導体領域ＭＤとの間に位置している。半導体領域ＭＤおよび半導体領域ＭＳは、フィンＦＡ内に形成されたｎ型の半導体領域である。各半導体領域ＭＤは、Ｘ方向においてその半導体領域ＭＤを間に挟んで隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されている。また、半導体領域ＭＳは、Ｘ方向においてその半導体領域ＭＳを間に挟んで隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。
【００２３】
各メモリセルＭＣは、Ｘ方向に延在するフィンＦＡと、互いに隣り合ってＹ方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの、各交点に形成される。各メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、半導体領域ＭＤおよび半導体領域ＭＳを有する。
【００２４】
Ｘ方向に隣り合う２つのメモリセルＭＣは、半導体領域ＭＤまたは半導体領域ＭＳを共有している。半導体領域ＭＤを共有する２つのメモリセルＭＣは、半導体領域ＭＤに対して、Ｘ方向に鏡面対称となっており、半導体領域ＭＳを共有する２つのメモリセルＭＣは、半導体領域ＭＳに対して、Ｘ方向に鏡面対称となっている。また、Ｙ方向に配列する複数のメモリセルＭＣの制御ゲート電極ＣＧは、Ｙ方向に延在する１本の制御ゲート電極ＣＧにより形成され、また、Ｙ方向に配列する複数のメモリセルＭＣのメモリゲート電極ＭＧは、Ｙ方向に延在する１本の制御ゲート電極ＣＧにより形成される。
【００２５】
各フィンＦＡには、Ｘ方向に、複数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣの半導体領域ＭＤは、層間絶縁膜ＩＬ１，ＩＬ２を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ）ＰＧを介して、Ｘ方向に延在する配線からなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣの半導体領域ＭＳは、層間絶縁膜ＩＬ１，ＩＬ２を貫通するコンタクトホール内に形成されたプラグＰＧを介して、Ｙ方向に延在する配線からなるビット線ＢＬに電気的に接続されている。ソース線ＳＬには、ビット線ＢＬとは異なる層の配線を用いることもでき、例えば、ソース線ＳＬは、ビット線ＢＬよりも上層の配線で構成することもできる。
【００２６】
フィンＦＡは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば直方体の突出部である。フィンＦＡは、長辺方向（Ｘ方向）に任意の長さ、短辺方向（Ｙ方向）に任意の幅、高さ方向に任意の高さを有する。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、各フィンＦＡの側面は、半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、各フィンＦＡの断面形状は、直方体であっても、台形であってもよい。また、平面視でフィンＦＡが延在する方向が各フィンＦＡの長辺方向であり、長辺方向に直交する方向が各フィンＦＡの短辺方向である。つまり、フィンＦＡの長さ（Ｘ方向の寸法）は、フィンＦＡの幅（Ｙ方向の寸法）よりも大きい。また、フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、フィンＦＡは、平面視で、蛇行するパターンであってもよい。
【００２７】
図２では、層間絶縁膜ＩＬ１，ＩＬ２および配線（ソース線ＳＬおよびビット線ＢＬ）の図示を省略している。メモリ領域の半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣが形成されている。図２にも示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在している。
【００２８】
次に、図３〜図５を参照して、メモリセルＭＣの構造について、更に説明する。
【００２９】
１つのフィンＦＡ上には複数のメモリセルＭＣがＸ方向に並んで形成されているが、図３では、１つのメモリセルＭＣが示されている。
【００３０】
メモリ領域の半導体基板ＳＢには、半導体基板ＳＢの突出部であるフィンＦＡが形成されている。フィンＦＡの下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＳＴで囲まれている。つまり、フィンＦＡ間は、素子分離膜ＳＴで分離されている。フィンＦＡは、半導体基板ＳＢの主面から、局所的に上方に突出している。
【００３１】
フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型半導体領域であるｐ型ウエルＰＷが形成されている。言い換えると、フィンＦＡは、半導体基板ＳＢのｐ型ウエルＰＷ内に形成されている。半導体領域ＭＤ，ＭＳは、フィンＦＡ内に形成されているため、ｐ型ウエルＰＷ内に形成されていることになる。
【００３２】
フィンＦＡの上面上および側面上には、絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、絶縁膜ＭＺで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面および側面との間には、絶縁膜ＭＺが介在している。絶縁膜ＭＺは、メモリゲート電極ＭＧとフィンＦＡ（の上面および側面）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域との、両領域にわたって連続的に延在している。
【００３３】
絶縁膜ＧＦは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した酸化シリコン膜（熱酸化膜）であり、制御ゲート電極ＣＧとフィンＦＡの表面（上面および側面）との間に形成されている。また、絶縁膜ＭＺは、絶縁膜（酸化シリコン膜）ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜（窒化シリコン膜）ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜（酸化シリコン膜）ＭＺ３との積層膜からなる。このうち、絶縁膜ＭＺ１は、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した酸化シリコン膜（熱酸化膜）からなる。また、絶縁膜ＭＺ２は、窒化シリコン膜からなり、絶縁膜ＭＺ３は、酸化シリコン膜からなる。
【００３４】
また、後述の図２８のように高誘電率絶縁膜からなる絶縁膜ＨＫを形成した場合には、制御ゲート電極ＣＧの下面および側面に接するように絶縁膜ＨＫが形成されている。この場合は、制御ゲート電極ＣＧとフィンＦＡの表面（上面および側面）との間には、絶縁膜ＧＦと絶縁膜ＧＦ上の絶縁膜ＨＫとの積層膜が介在し、絶縁膜ＧＦがフィンＦＡに接し、絶縁膜ＨＫが制御ゲート電極ＣＧに接している。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＨＫと絶縁膜ＭＺとの積層膜が介在し、絶縁膜ＨＫが制御ゲート電極ＣＧに接し、絶縁膜ＭＺがメモリゲート電極ＭＧに接している。この場合は、メモリゲート電極ＭＧは、絶縁膜ＨＫと絶縁膜ＭＺとの積層膜を介して、制御ゲート電極ＣＧと隣り合っている。また、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在し、また、制御ゲート電極ＣＧと素子分離膜との間には、絶縁膜ＨＫが介在している。制御ゲート電極ＣＧとフィンＦＡとの間に介在する絶縁膜ＧＦと絶縁膜ＨＫとの積層膜が、制御ゲート電極ＣＧ（制御トランジスタ）のゲート絶縁膜として機能する。
【００３５】
絶縁膜ＭＺは、メモリゲート電極ＭＧ（メモリトランジスタ）のゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。すなわち、絶縁膜ＭＺ２は、メモリセルＭＣの電荷蓄積部（電荷蓄積層）であり、絶縁膜ＭＺは、電荷蓄積部（電気蓄積層）を有する絶縁膜である。絶縁膜ＭＺは、電荷保持機能が必要であるため、電荷蓄積層（ここでは絶縁膜ＭＺ２）を電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）で挟んだ構造を有しており、電荷蓄積層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さが高くなる。つまり、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）であり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。但し、絶縁膜ＭＺのうち、ゲート絶縁膜として機能するのは、メモリゲート電極ＭＧとフィンＦＡの表面（上面および側面）との間に介在する部分であり、絶縁膜ＭＺのうち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する部分は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとを電気的に分離する絶縁膜として機能する。同様に、絶縁膜ＨＫのうち、ゲート絶縁膜として機能するのは、制御電極ＣＧとフィンＦＡの表面（上面および側面）との間に介在する部分であり、絶縁膜ＨＫのうち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する部分は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとを電気的に分離する絶縁膜として機能する。
【００３６】
フィンＦＡの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、フィンＦＡの上面および両側面に沿って延在し、更に、フィンＦＡを囲む（挟む）素子分離膜ＳＴ上に延在している。同様に、フィンＦＡの短辺方向（Ｙ方向）において、メモリゲート電極ＭＧは、フィンＦＡの上面および両側面に沿って延在し、更に、フィンＦＡを囲む（挟む）素子分離膜ＳＴ上に延在している。
【００３７】
また、素子分離膜ＳＴとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺが介在している。但し、素子分離膜ＳＴ上には熱酸化膜は形成されないため、絶縁膜ＭＺ１を熱酸化法で形成した場合には、素子分離膜ＳＴとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺは、絶縁膜ＭＺ１は有しておらず、素子分離膜ＳＴ上の絶縁膜（窒化シリコン膜）ＭＺ２と絶縁膜ＭＺ２上の絶縁膜（酸化シリコン膜）ＭＺ３との積層膜からなる。
【００３８】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して隣り合う側とは反対側の側面）上には、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷは、制御ゲート電極ＣＧに沿って延在し、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷは、メモリゲート電極ＭＧに沿って延在している。サイドウォールスペーサＳＷの隣には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷからなる構造体が形成されていない領域におけるフィンＦＡおよび素子分離膜ＳＴ上に形成されている。層間絶縁膜ＩＬ１の上面は、平坦化されている。
【００３９】
制御ゲート電極ＣＧは、いわゆるメタルゲート電極であり、金属膜（金属伝導を示す導電膜）からなる。メモリゲート電極ＭＧは、いわゆるシリコンゲート電極であり、シリコン膜（ポリシリコン膜）からなる。メモリゲート電極ＭＧの上部には、金属シリサイド層ＳＣ２が形成されている。
【００４０】
本実施の形態では、メモリゲート電極ＭＧは、ｐ型の不純物が導入されたｐ型のシリコン膜からなり、より特定的には、ｐ型のポリシリコン膜からなる。
【００４１】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体」とは、その半導体における多数キャリアが正孔であることを意味する。
【００４２】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの外側には、ドレイン用の半導体領域ＭＤおよびソース用の半導体領域ＭＳが設けられている。一対の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟む半導体領域ＭＤ，ＭＳのうち、半導体領域ＭＤが制御ゲート電極ＣＧ側に位置し、半導体領域ＭＳがメモリゲート電極ＭＧ側に位置する。半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とを有し、また、半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とを有している。このため、半導体領域ＭＳおよび半導体領域ＭＤは、ＬＤＤ（Lightly Doped Drain）構造を有している。
【００４３】
フィンＦＡにおいて、ｎ−型半導体領域ＥＸ１，ＥＸ２は、それぞれサイドウォールスペーサＳＷの下方に形成されている。すなわち、フィンＦＡにおいて、ｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域（フィンＦＡにおけるメモリゲート電極ＭＧの直下の領域）に隣接し、また、ｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域（フィンＦＡにおける制御ゲート電極ＣＧの直下の領域）に隣接している。フィンＦＡにおいて、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１に隣接（Ｘ方向に隣接）する位置に形成され、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２に隣接（Ｘ方向に隣接）する位置に形成されている。
【００４４】
ｎ＋型半導体領域ＳＤ１の表層部とｎ＋型半導体領域ＳＤ２の表層部とには、金属シリサイド層ＳＣ１が形成されている。すなわち、ｎ＋型半導体領域ＳＤ１が形成されている領域におけるフィンＦＡの上面および側面と、ｎ＋型半導体領域ＳＤ２が形成されている領域におけるフィンＦＡの上面および側面とに、金属シリサイド層ＳＣ１が形成されている。
【００４５】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷ、半導体領域ＭＳ、半導体領域ＭＤ、金属シリサイド層ＳＣ１および金属シリサイド層ＳＣ２を覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の上面は、平坦化されている。層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２，ＩＬ１を貫通するコンタクトホール内に設けられたプラグＰＧを介して、半導体領域ＭＳまたは半導体領域ＭＤなどに電気的に接続されている。なお、制御ゲート電極ＣＧの給電領域（図示せず）では、制御ゲート電極ＣＧにプラグが接続され、メモリゲート電極ＭＧの給電領域（図示せず）では、メモリゲート電極ＭＧにプラグが接続されている。
【００４６】
メモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００４７】
ここで、電荷蓄積部を含むゲート絶縁膜（ここでは絶縁膜ＭＺ）およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜（ここでは絶縁膜ＧＦ，ＨＫ）および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。また、一対の半導体領域ＭＤ，ＭＳは、メモリトランジスタ用のソース・ドレイン領域（ソースまたはドレイン領域）と、制御トランジスタ用のソース・ドレイン領域とを兼ねている。
【００４８】
フィンＦＡの長辺方向（Ｘ方向）における半導体領域ＭＤと半導体領域ＭＳとの間の距離が、メモリセルＭＣのチャネル長に相当し、フィンＦＡの短辺方向（Ｙ方向）における制御ゲート電極ＣＧまたはメモリゲート電極ＭＧがフィンＦＡの上面および側面と対向する（重なる）領域が、メモリセルＭＣのチャネル幅に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＡの表面（上面および側面）をチャネルとして利用するＦＩＮＦＥＴである。
【００４９】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００５０】
図６〜図３４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図６〜図３４のうち、図６〜図１０には、上記図４に相当する断面（上記図１のＢ−Ｂ線に相当する位置での断面）が示されている。なお、図６〜図１０の各工程段階では、上記図１のＢ−Ｂ線に相当する位置での断面と、上記図１のＣ−Ｃ線に相当する位置での断面とは、互いに同じである。また、図１１〜図３４のそれぞれにおいては、各図の左から順に、上記図３に相当する断面（上記図１のＡ−Ａ線に相当する位置での断面）と、上記図４に相当する断面（上記図１のＢ−Ｂ線に相当する位置での断面）と、上記図５に相当する断面（上記図１のＣ−Ｃ線に相当する位置での断面）とが示されている。
【００５１】
半導体装置を製造するには、図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
【００５２】
次に、半導体基板ＳＢの主面上に、絶縁膜ＺＦ１、絶縁膜ＺＦ２および半導体膜ＳＭ１を順に形成する。絶縁膜ＺＦ１は、例えば酸化シリコン膜からなり、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成することができる。絶縁膜ＺＦ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法を用いて形成することができる。半導体膜ＳＭ１は、例えばシリコン膜（ポリシリコン膜）からなり、例えばＣＶＤ法を用いて形成することができる。この段階では、半導体基板ＳＢの主面全面上に、絶縁膜ＺＦ１とその上の絶縁膜ＺＦ２とその上の半導体膜ＳＭ１との積層膜が形成された状態になっている。
【００５３】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、半導体膜ＳＭ１をパターニング（加工）する。この際、絶縁膜ＺＦ２は、エッチングストッパとして機能する。パターニングされた半導体膜ＳＭ１により、図７に示されるように、半導体膜パターンＳＭ１ａが形成される。これにより、絶縁膜ＺＦ２上には、それぞれＸ方向に延在する複数の半導体膜パターンＳＭ１ａが、Ｙ方向に並んだ状態になる。図７は、半導体膜パターンＳＭ１ａの短手方向（Ｙ方向）に沿う断面図であるため、各半導体膜パターンＳＭ１ａは、図７の紙面に略垂直な方向（すなわちＸ方向）に延在している。ここで形成した半導体膜パターンＳＭ１ａの幅（Ｙ方向の幅）によって、後で形成されるフィンＦＡの間隔（Ｙ方向の間隔）を決めることができる。
【００５４】
次に、複数の半導体膜パターンＳＭ１ａのそれぞれの側面上に、ハードマスクＨＭ１を形成する。図７には、この段階が示されている。ハードマスクＨＭ１は、例えば次のようにして形成することができる。すなわち、絶縁膜ＺＦ２上に、複数の半導体膜パターンＳＭ１ａを覆うように、ハードマスクＨＭ１形成用の絶縁膜（例えば酸化シリコン膜）をＣＶＤ法などを用いて形成してから、この絶縁膜を異方性ドライエッチング技術によりエッチバックする。これにより、複数の半導体膜パターンＳＭ１ａのそれぞれの側面上に、ハードマスクＨＭ１形成用の絶縁膜がサイドウォールスペーサ状に選択的に残存して、ハードマスクＨＭ１が形成される。この際、半導体膜パターンＳＭ１ａの上面は露出され、また、絶縁膜ＺＦ２は、ハードマスクＨＭ１とは異なる材料からなるため、エッチングストッパとして機能する。ハードマスクＨＭ１は、隣り合う半導体膜パターンＳＭ１ａ同士の間を完全に埋め込んではいない。ハードマスクＨＭ１は、平面視において各半導体膜パターンＳＭ１ａを囲むように環状に形成される。
【００５５】
次に、図８に示されるように、ウェットエッチング技術を用いて半導体膜パターンＳＭ１ａを選択的に除去する。この際、ハードマスクＨＭ１と絶縁膜ＺＦ２とは、エッチングされずにそのまま残存する。その後、フォトリソグラフィ技術およびエッチング技術を用いることで、ハードマスクＨＭ１の一部を除去する。すなわち、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を残し、その他の部分、つまり、Ｙ方向に延在する部分を除去する。これにより、ハードマスクＨＭ１は環状構造ではなくなり、Ｘ方向に延在するパターンのみとなる。すなわち、絶縁膜ＺＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
【００５６】
次に、図９に示されるように、ハードマスクＨＭ１をエッチングマスクとして用いて、絶縁膜ＺＦ２、絶縁膜ＺＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。この際、ハードマスクＨＭ１で覆われずに露出する部分の絶縁膜ＺＦ２、絶縁膜ＺＦ１および半導体基板ＳＢを順にエッチングして除去するが、半導体基板ＳＢについては、厚みの途中までエッチングを行う。これにより、絶縁膜ＺＦ２、絶縁膜ＺＦ１および半導体基板ＳＢが、ハードマスクＨＭ１と同じ平面形状を有するように加工（パターニング）され、ハードマスクＨＭ１の直下に、フィンＦＡが形成される。フィンＦＡは、半導体基板ＳＢの一部からなり、板状（壁状）に加工された半導体基板ＳＢからなるパターンである。例えば、ハードマスクＨＭ１で覆われずに露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡを形成することができる。この段階では、フィンＦＡ上には、絶縁膜ＺＦ１、絶縁膜ＺＦ２およびハードマスクＨＭ１が残存している。
【００５７】
このようにして、半導体基板ＳＢの上面には、半導体基板ＳＢの一部からなり、半導体基板ＳＢの上面に沿うＸ方向に延在する複数のフィン（突出部）ＦＡが形成される。
【００５８】
次に、図１０に示されるように、半導体基板ＳＢ上に、フィンＦＡと絶縁膜ＺＦ１と絶縁膜ＺＦ２とハードマスクＨＭ１とからなるパターンを覆い、かつ該パターン間を埋めるように、酸化シリコン膜などからなる絶縁膜ＺＦ３をＣＶＤ法などを用いて堆積する。それから、この絶縁膜ＺＦ３に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法による研磨処理を行うことで、絶縁膜ＺＦ２の上面を露出させる。これにより、この絶縁膜ＺＦ３からなる素子分離膜ＳＴが形成される。この際の研磨処理により、ハードマスクＨＭ１は除去される。図１０には、この段階が示されている。なお、絶縁膜ＺＦ３を形成する前にハードマスクＨＭ１を除去しておき、その後、絶縁膜ＺＦ３の堆積と研磨処理とを行うこともできる。素子分離膜ＳＴは、平坦な上面を有している。また、この段階では、素子分離膜ＳＴの平坦な上面の高さ位置は、絶縁膜ＺＦ２の上面の高さ位置とほぼ同じである。
【００５９】
次に、図１１に示されるように、絶縁膜ＺＦ２および絶縁膜ＺＦ１をエッチングなどにより除去する。
【００６０】
次に、素子分離膜ＳＴをエッチングして、素子分離膜ＳＴの上面の高さを低くする。すなわち、素子分離膜ＳＴに対してエッチング処理を施すことで、素子分離膜ＳＴの上面を後退（下降）させる。この際、素子分離膜ＳＴの上面は、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）し、素子分離膜ＳＴの上面の高さ位置は、フィンＦＡの上面の高さ位置よりも低くなる。これにより、フィンＦＡの側面の一部（上部）は、素子分離膜ＳＴの上面から上方に突出した状態になり、フィンＦＡの側面の一部（上部）と上面全体とが露出される。図１１には、この段階が示されている。この段階では、半導体基板ＳＢの主面上に素子分離膜ＳＴが形成され、素子分離膜ＳＴからフィンＦＡが突出した状態になっている。なお、この段階でも、素子分離膜ＳＴの上面は、平坦である。
【００６１】
このようにして、半導体基板ＳＢ上に、各フィンＦＡを囲むように、素子分離膜ＳＴが形成される。各フィンＦＡは、一部が素子分離膜ＳＴの上面から突出している。
【００６２】
次に、図１２に示されるように、イオン注入法を用いて半導体基板ＳＢにｐ型の不純物（例えばホウ素（Ｂ））を導入することにより、ｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。ｐ型ウエルＰＷは、フィンＦＡ内の全体およびフィンＦＡの下の半導体基板ＳＢの一部に広がって形成される。
【００６３】
次に、各フィンＦＡの露出部の表面に、熱酸化法などを用いて絶縁膜ＧＦを形成する。すなわち、各フィンＦＡの上面と側面（素子分離膜ＳＴで覆われない部分の側面）とに、絶縁膜ＧＦを形成する。これにより、素子分離膜ＳＴから突出する部分のフィンＦＡは、絶縁膜ＧＦで覆われた状態になる。絶縁膜ＧＦは、酸化シリコン膜からなり、例えば２ｎｍ程度の膜厚を有している。絶縁膜ＧＦは、制御トランジスタのゲート絶縁膜用の絶縁膜である。
【００６４】
次に、図１３に示されるように、半導体基板ＳＢの主面上に、すなわち、素子分離膜ＳＴ上に、フィンＦＡおよび絶縁膜ＧＦを覆うように、シリコン膜ＰＳ１を形成（堆積）する。
【００６５】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば１００〜２００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもでき、これは、後述のシリコン膜ＰＳ２，ＰＳ２ａ，ＰＳ２ｂについても同様である。
【００６６】
次に、ＣＭＰ法などによりシリコン膜ＰＳ１を研磨処理することで、シリコン膜ＰＳ１の上面を平坦化する。シリコン膜ＰＳ１を研磨処理しても、フィンＦＡ、絶縁膜ＧＦおよび素子分離膜ＳＴは露出されず、フィンＦＡの上方には、シリコン膜ＰＳ１が残存している。
【００６７】
次に、シリコン膜ＰＳ１に、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入法などを用いて導入する。その後、半導体基板ＳＢに対して熱処理（アニール処理）を必要に応じて施すことで、シリコン膜ＰＳ１に導入した不純物を拡散させることもできる。
【００６８】
また、ここでは、シリコン膜ＰＳ１の成膜後にイオン注入でシリコン膜ＰＳ１中にｎ型不純物を導入する場合について説明したが、他の形態として、シリコン膜ＰＳ１の成膜時にシリコン膜ＰＳ１にｎ型不純物を導入することもできる。シリコン膜ＰＳ１の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ１の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ１を成膜することができる。シリコン膜ＰＳ１の成膜時にｎ型不純物を導入した場合には、シリコン膜ＰＳ１へのｎ型不純物のイオン注入を省略することができる。また、シリコン膜ＰＳ１の成膜後にイオン注入でシリコン膜ＰＳ１中にｎ型不純物を導入する場合には、シリコン膜ＰＳ１の成膜時には、ノンドープのシリコン膜を成膜することができる。
【００６９】
いずれにしても、この段階では、シリコン膜ＰＳ１は、ｎ型不純物が導入されたｎ型のシリコン膜（ドープトポリシリコン膜）である。
【００７０】
次に、シリコン膜ＰＳ１上に、すなわちシリコン膜ＰＳ１の平坦な上面上に、絶縁膜ＺＦ４を形成する。絶縁膜ＺＦ４は、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＦ４の膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
【００７１】
次に、フォトリソグラフィ技術を用いて絶縁膜ＺＦ４上にフォトレジストパターンを形成してから、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＺＦ４およびシリコン膜ＰＳ１をエッチングする。これにより、図１４に示されるように、シリコン膜ＰＳ１と絶縁膜ＺＦ４とからなる積層膜がパターニングされて、ダミー制御ゲート電極ＤＧとその上のキャップ絶縁膜ＣＰ１とからなる積層体（積層構造体）ＬＭ１が形成される。ダミー制御ゲート電極ＤＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ１は、パターニングされた絶縁膜ＺＦ４からなる。キャップ絶縁膜ＣＰ１は、ダミー制御ゲート電極ＤＧと同じ平面形状を有している。その後、フォトレジストパターンは除去する。
【００７２】
ダミー制御ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、後で制御ゲート電極ＣＧに置き換えられる。このため、ダミー制御ゲート電極ＤＧは、製造後の半導体装置で使用されるゲート電極ではない。
【００７３】
積層体ＬＭ１は、Ｙ方向に延在しており、Ｙ方向に延在する積層体ＬＭ１が、Ｘ方向に複数配置（配列）されている。平面視においては、各積層体ＬＭ１は、Ｘ方向に延在する複数のフィンＦＡと交差するように、Ｙ方向に延在している。各積層体ＬＭ１は、複数のフィンＦＡ上と、フィンＦＡ間の素子分離膜ＳＴ上とを、Ｙ方向に延在している。積層体ＬＭ１の形成位置は、後で制御ゲート電極ＣＧが形成される位置と一致している。
【００７４】
積層体ＬＭ１が形成されると、積層体ＬＭ１で覆われない部分のフィンＦＡおよび素子分離膜ＳＴが露出される。すなわち、積層体ＬＭ１で覆われない部分では、フィンＦＡの表面（上面および側面）と素子分離膜ＳＴの上面とが露出される。積層体ＬＭ１で覆われない部分のフィンＦＡの表面の絶縁膜ＧＦは、積層体ＬＭ１を形成する際のドライエッチングや、その後のウェットエッチングなどにより除去され得る。
【００７５】
一方、積層体ＬＭ１で覆われた部分の絶縁膜ＧＦは、エッチングされずに残存する。このため、積層体ＬＭ１とフィンＦＡ（の上面および側面）との間には、絶縁膜ＧＦが介在している。すなわち、積層体ＬＭ１を構成するダミー制御ゲート電極ＤＧとフィンＦＡ（の上面および側面）との間には、絶縁膜ＧＦが介在している。また、絶縁膜ＧＦを熱酸化法で形成した場合は、素子分離膜ＳＴ上には絶縁膜ＧＦは形成されないため、積層体ＬＭ１（ダミー制御ゲート電極ＤＧ）と素子分離膜ＳＴとの間には絶縁膜ＧＦは形成されておらず、積層体ＬＭ１は、素子分離膜ＳＴ上に直接的に形成されている。
【００７６】
次に、図１５に示されるように、半導体基板ＳＢ上に、絶縁膜ＭＺ１、絶縁膜ＭＺ２および絶縁膜ＭＺ３を順に形成することにより、絶縁膜ＭＺを形成する。
【００７７】
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化法により形成することができる。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ法などにより形成することができる。絶縁膜ＭＺ３は、酸化シリコン膜からなり、熱酸化法、ＣＶＤ法、あるいはその組み合わせにより形成することができる。絶縁膜ＭＺ１の膜厚は、例えば４ｎｍ程度であり、絶縁膜ＭＺ２の膜厚は、例えば７ｎｍ程度であり、絶縁膜ＭＺ３の膜厚は、例えば９ｎｍ程度である。絶縁膜ＭＺ３として、酸化シリコン膜の代わりに酸窒化シリコン膜を用いることもできる。
【００７８】
絶縁膜ＭＺは、積層体ＬＭ１で覆われない部分のフィンＦＡの表面（上面および側面）上と、積層体ＬＭ１で覆われない部分の素子分離膜ＳＴの上面上と、積層体ＬＭ１の表面（上面および側面）上とに、連続的に形成される。絶縁膜ＭＺを形成すると、素子分離膜ＳＴ、フィンＦＡおよび積層体ＬＭ１が、絶縁膜ＭＺで覆われた状態になる。
【００７９】
絶縁膜ＭＺは、絶縁膜ＭＺ１とその上の絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなる。すなわち、絶縁膜ＭＺは、複数の絶縁膜が積層された積層絶縁膜である。
【００８０】
但し、絶縁膜ＭＺ１を熱酸化法で形成した場合には、積層体ＬＭ１で覆われない部分のフィンＦＡの表面（上面および側面）には、絶縁膜ＭＺ１が形成されるが、素子分離膜ＳＴ上には絶縁膜ＭＺ１は形成されない。この場合は、素子分離膜ＳＴ上に形成された部分以外の絶縁膜ＭＺは、絶縁膜ＭＺ１とその上の絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなるが、素子分離膜ＳＴ上に形成された部分の絶縁膜ＭＺは、絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなる。一方、絶縁膜ＭＺ１をＣＶＤ法で形成した場合には、積層体ＬＭ１で覆われない部分の素子分離膜ＳＴ上にも絶縁膜ＭＺ１が形成されるため、絶縁膜ＭＺ全体が、絶縁膜ＭＺ１とその上の絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなる。
【００８１】
次に、図１５に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＭＺ上に、積層体ＬＭ１を覆うように、メモリゲート電極ＭＧ形成用の膜としてシリコン膜ＰＳ２を形成（堆積）する。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。積層体ＬＭ１で覆われていない部分の素子分離膜ＳＴ上でのシリコン膜ＰＳ２の上面の高さ位置が、積層体ＬＭ１の上面の高さ位置よりも高くなるように、シリコン膜ＰＳ２の堆積膜厚を設定する。すなわち、シリコン膜ＰＳ２の堆積膜厚は、積層体ＬＭ１の高さよりも大きく、例えば２００〜３００ｎｍ程度とすることができる。
【００８２】
次に、図１６に示されるように、ＣＭＰ法などによりシリコン膜ＰＳ２を研磨処理することで、シリコン膜ＰＳ２の上面を平坦化する。シリコン膜ＰＳ２を成膜した段階では、シリコン膜ＰＳ２の上面には、積層体ＬＭ１やフィンＦＡを反映した凹凸が形成されているが、シリコン膜ＰＳ２の上面を研磨することで、シリコン膜ＰＳ２の上面は平坦化される。これにより、シリコン膜ＰＳ２は、平坦な上面を有した状態になる。
【００８３】
次に、図１７に示されるように、シリコン膜ＰＳ２をエッチングして、シリコン膜ＰＳ２の上面の高さを低くする。すなわち、シリコン膜ＰＳ２に対してエッチング処理を施すことで、シリコン膜ＰＳ２の上面を後退（下降）させる。これにより、シリコン膜ＰＳ２の上面が、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）し、シリコン膜ＰＳ２の上面の高さ位置は、積層体ＬＭ１の上面（すなわち積層体ＬＭ１を構成するキャップ絶縁膜ＣＰ１の上面）の高さ位置よりも低くなる。この段階で、シリコン膜ＰＳ２の上面の高さ位置が、積層体ＬＭ１を構成するダミー制御ゲート電極ＤＧの上面の高さ位置と、ほぼ同じになっていれば、より好ましい。このため、積層体ＬＭ１の一部（キャップ絶縁膜ＣＰ１）とその表面上の絶縁膜ＭＺとが、シリコン膜ＰＳ２の平坦な上面から上方に突出し、その突出する部分の積層体ＬＭ１の表面上の絶縁膜ＭＺが露出された状態になっている。なお、この段階でも、シリコン膜ＰＳ２の上面は、平坦である。
【００８４】
次に、シリコン膜ＰＳ２に、ｐ型の不純物（例えばホウ素（Ｂ））をイオン注入法などを用いて導入する。その後、半導体基板ＳＢに対して熱処理（アニール処理）を必要に応じて施すことで、シリコン膜ＰＳ２に導入した不純物を拡散させることもできる。
【００８５】
なお、シリコン膜ＰＳ２にｐ型不純物をイオン注入する際には、積層体ＬＭ１を構成するダミー制御ゲート電極ＤＧ中にはｐ型不純物が注入されないようにすることが好ましい。このため、シリコン膜ＰＳ２に対するｐ型不純物のイオン注入を行う際には、絶縁膜ＭＺおよびキャップ絶縁膜ＣＰ１を突き抜けてダミー制御ゲート電極ＤＧ中にｐ型不純物が注入されてしまうような注入エネルギーは用いずに、絶縁膜ＭＺおよびキャップ絶縁膜ＣＰ１で遮蔽されてダミー制御ゲート電極ＤＧ中にはｐ型不純物が注入されなくなるような注入エネルギーを用いることが好ましい。別の見方をすると、シリコン膜ＰＳ２にｐ型不純物をイオン注入する際に、キャップ絶縁膜ＣＰ１を突き抜けてダミー制御ゲート電極ＤＧ中にｐ型不純物が注入されないように、キャップ絶縁膜ＣＰ１の厚さを設定しておくことが好ましい。このため、イオン注入時に、シリコン膜ＰＳ２において比較的浅い位置（上面に近い位置）にｐ型不純物が注入される場合もあるが、そのような場合でも、イオン注入後に熱処理（アニール処理）を行うことで、シリコン膜ＰＳ２全体にｐ型不純物を拡散させることができる。また、シリコン膜ＰＳ２のエッチバック工程の後に、シリコン膜ＰＳ２にｐ型不純物をイオン注入することで、シリコン膜ＰＳ２中のｐ型不純物の濃度分布を均一にしやすくなる。
【００８６】
また、ここでは、シリコン膜ＰＳ２の成膜後にイオン注入でシリコン膜ＰＳ２中にｐ型不純物を導入する場合について説明したが、他の形態として、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｐ型不純物を導入することもできる。シリコン膜ＰＳ２の成膜時にｐ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｐ型不純物添加用のガス）を含ませることで、ｐ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。シリコン膜ＰＳ２の成膜時にｐ型不純物を導入した場合には、シリコン膜ＰＳ２へのｐ型不純物のイオン注入を省略することができる。シリコン膜ＰＳ２の成膜後にイオン注入でシリコン膜ＰＳ２中にｐ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜時には、ノンドープのシリコン膜を成膜することができる。
【００８７】
いずれにしても、この段階では、シリコン膜ＰＳ２は、ｐ型不純物が導入されたｐ型のシリコン膜（ドープトポリシリコン膜）である。一方、ダミー制御ゲート電極ＤＧは、ｎ型不純物が導入されたｎ型のシリコン膜（ドープトポリシリコン膜）からなる。
【００８８】
次に、図１８に示されるように、半導体基板ＳＢ上に、すなわちシリコン膜ＰＳ２上に、シリコン膜ＰＳ２の平坦な上面から突出する部分の積層体ＬＭ１および絶縁膜ＭＺを覆うように、絶縁膜ＺＦ５を形成する。絶縁膜ＺＦ５は、後述のキャップ絶縁膜ＣＰ２を形成するための絶縁膜であり、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＦ５は、シリコン膜ＰＳ２の上面上と、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１の表面上の絶縁膜ＭＺ上とに、形成される。
【００８９】
次に、図１９に示されるように、異方性エッチング技術により、絶縁膜ＺＦ５をエッチバック（エッチング処理）することにより、シリコン膜ＰＳ２上で、かつ絶縁膜ＭＺを介して積層体ＬＭ１の側面上に、絶縁膜ＺＦ５をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２を形成する。この際、キャップ絶縁膜ＣＰ２となる部分以外の絶縁膜ＺＦ５は除去され、また、シリコン膜ＰＳ２は、エッチングストッパとして機能することができる。キャップ絶縁膜ＣＰ２は、シリコン膜ＰＳ２の上面上に形成されるが、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１に絶縁膜ＭＺを介して隣り合うように形成される。キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２の上面は露出される。
【００９０】
次に、図２０に示されるように、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングすることにより、メモリゲート電極ＭＧを形成する。この際のエッチングは、異方性のエッチング（ドライエッチング）が好ましい。
【００９１】
キャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングするため、キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２がエッチングされて除去され、キャップ絶縁膜ＣＰ２の下のシリコン膜ＰＳ２は、エッチングされずに残存する。すなわち、キャップ絶縁膜ＣＰ２とキャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２とからなる積層体（積層構造体）ＬＭ２が形成される。この段階では、積層体ＬＭ１の両方の側面上に、絶縁膜ＭＺを介して積層体ＬＭ２が形成されている状態となっている。積層体ＬＭ１の両方の側面上に形成された積層体ＬＭ２のうちの一方の積層体ＬＭ２である積層体（積層構造体）ＬＭ２ａにおいて、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２が、メモリゲート電極ＭＧとなる。このため、積層体ＬＭ２ａは、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２とからなる。積層体ＬＭ１の両方の側面上に形成された積層体ＬＭ２のうちの他方の積層体ＬＭ２である積層体ＬＭ２ｂは、後で除去される。積層体ＬＭ２ａと積層体ＬＭ２ｂとは、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
【００９２】
次に、図２１に示されるように、フォトリソグラフィ技術を用いて、積層体ＬＭ２ａを覆いかつ積層体ＬＭ２ｂを露出するようなフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いることで、積層体ＬＭ２ｂ（積層体ＬＭ２を構成するキャップ絶縁膜ＣＰ２およびシリコン膜ＰＳ２）をエッチングにより除去する。この際、積層体ＬＭ２ａはフォトレジストパターンで覆われているため、エッチングされずに残存する。その後、フォトレジストパターンは除去し、図２１にはこの段階が示されている。この段階では、積層体ＬＭ１の両方の側面のうち、一方の側面上に絶縁膜ＭＺを介して積層体ＬＭ２ａが形成されている状態となる。
【００９３】
次に、図２２に示されるように、絶縁膜ＭＺのうち、積層体ＬＭ２ａで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、積層体ＬＭ２ａの下と積層体ＬＭ２ａおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。これにより、積層体ＬＭ１，ＬＭ２で覆われない部分のフィンＦＡおよび素子分離膜ＳＴは露出される。また、絶縁膜ＭＺのうち、絶縁膜ＭＺ３，ＭＺ２を除去し、絶縁膜ＭＺ１を残す場合もあり得るが、そのような場合でも、後で金属シリサイド層ＳＣ１を形成する前には、積層体ＬＭ２ａで覆われない部分の絶縁膜ＭＺ１も除去される。
【００９４】
図２２からも分かるように、積層体ＬＭ２ａ（メモリゲート電極ＭＧ）とフィンＦＡとの間の領域と、積層体ＬＭ２ａ（メモリゲート電極ＭＧ）と素子分離膜ＳＴとの間の領域と、積層体ＬＭ２ａ（メモリゲート電極ＭＧ）と積層体ＬＭ１（ダミー制御ゲート電極ＤＧ）との間の領域と、にわたって絶縁膜ＭＺが連続的に延在している。積層体ＬＭ１と積層体ＬＭ２ａとは、間に絶縁膜ＭＺを介在して互いに隣り合っており、従って、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。
【００９５】
このため、この段階では、ダミー制御ゲート電極ＤＧ（積層体ＬＭ１）のゲート長方向（Ｘ方向）における一方の側面に上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成されており、絶縁膜ＭＺは、メモリゲート電極ＭＧ（積層体ＬＭ２ａ）の下と、メモリゲート電極ＭＧ（積層体ＬＭ２ａ）とダミー制御ゲート電極ＤＧ（積層体ＬＭ１）との間とに、連続的に延在している。そして、絶縁膜ＭＺを介在して互いに隣り合うダミー制御ゲート電極ＤＧ（積層体ＬＭ１）およびメモリゲート電極ＭＧ（積層体ＬＭ２ａ）は、複数のフィンＦＡに跨がるようにＹ方向に延在している。
【００９６】
次に、図２３に示されるように、積層体ＬＭ１，ＬＭ２をマスク（イオン注入阻止マスク）として用いて、積層体ＬＭ１，ＬＭ２で覆われない部分のフィンＦＡに対してヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより、フィンＦＡ内にｎ−型半導体領域ＥＸ１，ＥＸ２を形成する。ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧとゲート長方向（Ｘ方向）に隣接する位置のフィンＦＡに形成され、また、ｎ−型半導体領域ＥＸ２は、ダミー制御ゲート電極ＤＧとゲート長方向（Ｘ方向）に隣接する位置のフィンＦＡに形成される。
【００９７】
次に、積層体ＬＭ１および積層体ＬＭ２ａの側面（絶縁膜ＭＺを介して互いに隣合う側面とは反対側の側面）上に、絶縁膜からなるサイドウォールスペーサＳＷを形成する。
【００９８】
サイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢ上に、すなわち、素子分離膜ＳＴおよびフィンＦＡ上に、積層体ＬＭ１，ＬＭ２ａを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜（例えば窒化シリコン膜）をＣＶＤ法などを用いて形成（堆積）する。それから、この絶縁膜を異方性エッチング技術によりエッチバックすることによって、図２３に示されるように、積層体ＬＭ１および積層体ＬＭ２ａの側面上に選択的にこの絶縁膜を残して、サイドウォールスペーサＳＷを形成する。
【００９９】
次に、図２３に示されるように、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷで覆われない部分のフィンＦＡに対してヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより、フィンＦＡ内にｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷとゲート長方向（Ｘ方向）に隣接する位置のフィンＦＡに形成される。また、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷとゲート長方向（Ｘ方向）に隣接する位置のフィンＦＡに形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高い。
【０１００】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソースまたはドレイン用の半導体領域、ここではソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのソースまたはドレイン用の半導体領域、ここではドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０１０１】
他の形態として、サイドウォールスペーサＳＷを形成した後に、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷで覆われない部分のフィンＦＡの表面上にエピタキシャル半導体層（図示せず）を形成してから、その後に、そのエピタキシャル半導体層およびフィンＦＡに対してｎ型不純物のイオン注入を行ってｎ＋型半導体領域ＳＤ１，ＳＤ２を形成することもできる。この場合は、フィンＦＡとその表面上のエピタキシャル半導体層とを合わせたものに、ｎ＋型半導体領域ＳＤ１，ＳＤ２が形成されることになる。
【０１０２】
また、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入の際や、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入の際には、キャップ絶縁膜ＣＰ１，ＣＰ２をマスクとして機能させて、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧへｎ型不純物がイオン注入されるのを防止することが好ましい。特に、メモリゲート電極ＭＧへｎ型不純物がイオン注入されてしまうのを、防止することが好ましい。このため、キャップ絶縁膜ＣＰ２を突き抜けてメモリゲート電極ＭＧ中にｎ型不純物が注入されないように、キャップ絶縁膜ＣＰ２の厚さを設定しておくことが好ましい。また、上記シリコン膜ＰＳ２中に導入したｐ型不純物の濃度は、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成した後でもメモリゲート電極ＭＧがｐ型の導電型を維持できるような濃度に設定しておくことが好ましい。いずれにしても、この段階では、メモリゲート電極ＭＧは、ｐ型のシリコン膜からなり、ダミー制御ゲート電極ＤＧは、ｎ型のシリコン膜からなる。
【０１０３】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１０４】
次に、図２４に示されるように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２の各表層部に金属シリサイド層ＳＣ１を形成する。
【０１０５】
金属シリサイド層ＳＣ１形成工程は、例えば次のようにして行うことができる。すなわち、まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２の表面を覆う金属膜（例えばニッケル膜）を、スパッタリング法などを用いて形成する。それから、熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２の各表層部分を金属膜と反応させることにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２の各表層部に金属シリサイド層ＳＣ１を形成する。金属シリサイド層ＳＣ１は、例えば、上記金属膜がニッケル膜の場合はニッケルシリサイド層である。その後、未反応（余剰）の金属膜を除去する。図２４には、この段階の断面図が示されている。未反応の金属膜を除去した後、２度目の熱処理を行う場合もある。また、キャップ絶縁膜ＣＰ１，ＣＰ２が存在することで、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの各表層部には、金属シリサイド層ＳＣ１は形成されない。
【０１０６】
また、上述のように、サイドウォールスペーサＳＷを形成した後に、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷで覆われない部分のフィンＦＡの表面上にエピタキシャル半導体層（図示せず）を形成した場合には、金属シリサイド層ＳＣ１は、そのエピタキシャル半導体層に形成され得る。
【０１０７】
次に、図２５に示されるように、半導体基板ＳＢ上に、すなわち、素子分離膜ＳＴおよびフィンＦＡ上に、積層体ＬＭ１，ＬＭ２ａおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成（堆積）する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の上面のいずれの領域も、積層体ＬＭ１，ＬＭ２ａの上面の高さ位置よりも高くなるように、層間絶縁膜ＩＬ１の堆積膜厚を設定する。
【０１０８】
次に、図２６に示されるように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。この研磨工程を、以下では「図２６の研磨工程」と称することとする。この図２６の研磨工程により、図２６に示されるように、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＧの各上面が露出される。
【０１０９】
図２６の研磨工程では、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの各上面が露出するまで、層間絶縁膜ＩＬ１を研磨する。このため、図２６の研磨工程では、キャップ絶縁膜ＣＰ１，ＣＰ２も研磨されて除去され、また、サイドウォールスペーサＳＷの各上部も研磨され得る。
【０１１０】
なお、図２６の研磨工程では、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの各上面が露出するまで研磨処理を行うが、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧのそれぞれの一部（上部）が、図２６の研磨工程で研磨されて除去される場合もあり得る。そのような場合であっても、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧのそれぞれの他部（上部以外）は残存する。いずれにしても、図２６の研磨工程を行うと、層間絶縁膜ＩＬ１から、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの各上面が露出した状態になる。また、サイドウォールスペーサＳＷの各上面も露出した状態になる。また、層間絶縁膜ＩＬ１は、平坦な上面を有した状態になる。
【０１１１】
また、図２６の研磨工程では金属シリサイド層ＳＣ１を研磨しなくて済むので、研磨工程を行いやすくなる。すなわち、本実施の形態とは異なり、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＧとのうちのいずれか１つ以上において、上部に金属シリサイド層ＳＣ１が形成されていた場合には、図２６の研磨工程で金属シリサイド層ＳＣ１も研磨しなければならず、スクラッチの問題が発生する懸念がある。それに対して、本実施の形態では、キャップ絶縁膜ＣＰ１，ＣＰ２によってダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＣ１が形成されないようにしている。これにより、図２６の研磨工程では金属シリサイド層ＳＣ１を研磨しなくて済むので、金属シリサイド層ＳＣ１を研磨することに起因したスクラッチの懸念を解消することができる。
【０１１２】
次に、図２７に示されるように、ダミー制御ゲート電極ＤＧをエッチングして除去する。この工程を、以下では「図２７のエッチング工程」と称することとする。図２７のエッチング工程においては、ダミー制御ゲート電極ＤＧの上面とメモリゲート電極ＭＧの上面とが露出した状態で、エッチング処理（ウェットエッチング処理）が行われる。
【０１１３】
図２７のエッチング工程は、ダミー制御ゲート電極ＤＧに比べて、メモリゲート電極ＭＧ、絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１がエッチングされにくい条件で、エッチングを行う。すなわち、図２７のエッチング工程は、ダミー制御ゲート電極ＤＧのエッチング速度（エッチングレート）に比べて、メモリゲート電極ＭＧ、絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１の各エッチング速度（エッチングレート）が低くなる条件で、エッチングを行う。これにより、図２７のエッチング工程で、ダミー制御ゲート電極ＤＧを選択的にエッチングすることができる。なお、本願において、「第１部材に比べて第２部材がエッチングされにくい」などと言うときは、第１部材のエッチング速度（エッチングレート）に比べて第２部材のエッチング速度（エッチングレート）が低くなることを意味する。
【０１１４】
図２７のエッチング工程を行う段階では、メモリゲート電極ＭＧは、ｐ型のシリコン膜からなり、ダミー制御ゲート電極ＤＧは、ｎ型のシリコン膜からなる。ｎ型のシリコン膜とｐ型のシリコン膜とは、同じエッチング液を用いたときにエッチング速度を異ならせることが可能であり、エッチング液の選択によっては、ｐ型のシリコン膜のエッチングを抑制しながら、ｎ型のシリコン膜を選択的にエッチングすることが可能である。本実施の形態では、ｐ型のシリコン膜のエッチングを抑制しながらｎ型のシリコン膜を選択的にエッチングすることが可能なエッチング液（好適にはアンモニア水のようなアルカリ溶液）を図２７のエッチング工程で用いることで、メモリゲート電極ＭＧのエッチングを抑制しながらダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。メモリゲート電極ＭＧに対するダミー制御ゲート電極ＤＧのエッチング選択比（ダミー制御ゲート電極ＤＧのエッチング速度をメモリゲート電極ＭＧのエッチング速度で割った値）は、１０以上が好ましい。
【０１１５】
メモリトランジスタのゲート電極としての機能と信頼性の観点から、メモリトランジスタのゲート電極は、シリコンからなることが好ましい。本実施の形態では、メモリゲート電極ＭＧを、ｐ型のシリコン膜により形成したことで、メモリトランジスタのゲート電極としての機能と信頼性を向上させることができ、ひいては、不揮発性メモリの信頼性を向上させることができる。そして、メモリゲート電極ＭＧを、ｐ型のシリコン膜により形成し、ダミー制御ゲート電極ＤＧを、ｎ型のシリコン膜により形成したことで、図２７のエッチング工程において、ダミー制御ゲート電極ＤＧの上面とメモリゲート電極ＭＧの上面とが露出した状態でエッチング処理を行っても、ダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。
【０１１６】
図２７のエッチング工程でダミー制御ゲート電極ＤＧが除去されたことにより、溝（凹部、窪み部）ＴＲが形成される。溝ＴＲは、ダミー制御ゲート電極ＤＧが除去された領域であり、ダミー制御ゲート電極ＤＧを除去するまでダミー制御ゲート電極ＤＧが存在していた領域に対応している。溝ＴＲの底部では、絶縁膜ＧＦが層状に残存している。このため、溝ＴＲの底面は、絶縁膜ＧＦの上面により形成され、溝ＴＲの一方の側面は、サイドウォールスペーサＳＷにより形成され、溝ＴＲの他方の側面は、絶縁膜ＭＺ（ＭＺ１）により形成されている。
【０１１７】
次に、図２８に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲの内面（底面および側面）上を含む層間絶縁膜ＩＬ１上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。絶縁膜ＨＫは、高誘電率絶縁膜からなる。それから、図２９に示されるように、半導体基板上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥを形成する。
【０１１８】
溝ＴＲの底面および側面上に絶縁膜ＨＫが形成されるが、溝ＴＲは絶縁膜ＨＫでは完全には埋まらず、金属膜ＭＥを形成することにより、溝ＴＲは絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。
【０１１９】
絶縁膜ＨＫは、窒化シリコンよりも誘電率が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１２０】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。絶縁膜ＨＫの形成膜厚は、例えば１〜３ｎｍ程度とすることができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、ゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１２１】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【０１２２】
金属膜ＭＥの好適な一例として、金属膜ＭＥを、窒化チタン（ＴｉＮ）膜と該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜とすることができる。この場合、まず絶縁膜ＨＫ上に例えば２〜３ｎｍ程度の窒化チタン膜を形成してから、その窒化チタン膜上に、溝ＴＲ内を埋めるように、アルミニウム膜を形成することになる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成する制御ゲート電極ＣＧの低抵抗化を図ることができる。また、後で形成される制御ゲート電極ＣＧにおけるゲート絶縁膜に接する部分（ここでは窒化チタン膜）の材料の仕事関数で、その制御ゲート電極ＣＧを備える制御トランジスタのしきい値電圧を制御することができる。
【０１２３】
次に、図３０に示されるように、溝ＴＲの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。この工程を、以下では「図３０の工程」と称することとする。
【０１２４】
すなわち、図３０の工程では、溝ＴＲの外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
【０１２５】
このようにして、ダミー制御ゲート電極ＤＧが除去された領域である溝ＴＲ内に、絶縁膜ＨＫを介して、メタルゲート電極である制御ゲート電極ＣＧが形成される。溝ＴＲに埋め込まれた金属膜ＭＥが、制御トランジスタの制御ゲート電極ＣＧとなり、溝ＴＲに埋め込まれた絶縁膜ＨＫが、制御トランジスタのゲート絶縁膜として機能する。
【０１２６】
本実施の形態では、ダミー制御ゲート電極ＤＧを除去して制御ゲート電極ＣＧに置換し、この制御ゲート電極ＣＧを制御トランジスタのゲート電極として用いている。このため、ダミー制御ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、制御ゲート電極ＣＧは、制御トランジスタを構成するゲート電極とみなすことができる。
【０１２７】
また、本実施の形態では、金属膜ＭＥを用いて制御ゲート電極ＣＧを形成しているため、制御ゲート電極ＣＧをメタルゲート電極とすることができる。制御ゲート電極ＣＧをメタルゲート電極としたことで、制御ゲート電極ＣＧの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１２８】
絶縁膜ＨＫは、溝ＴＲの底面上と側面上とに形成され、制御ゲート電極ＣＧは、底面および側面が絶縁膜ＨＫに隣接する。制御ゲート電極ＣＧとフィンＦＡとの間には、フィンＦＡ側から順に絶縁膜ＧＦと絶縁膜ＨＫとが介在している。また、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、制御ゲート電極ＣＧ側から順に絶縁膜ＨＫと絶縁膜ＭＺとが介在している。また、制御ゲート電極ＣＧと素子分離膜ＳＴとの間には、絶縁膜ＨＫが介在している。フィンＦＡと制御ゲート電極ＣＧとの間の絶縁膜ＧＦおよび絶縁膜ＨＫが制御トランジスタのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１２９】
また、図２７のエッチング工程でダミー制御ゲート電極ＤＧをエッチングして除去した後も、溝ＴＲの底部では絶縁膜ＧＦが層状に残存しているため、制御ゲート電極ＣＧを形成すると、制御ゲート電極ＣＧとフィンＦＡとの間には、絶縁膜ＨＫと絶縁膜ＧＦとが介在することになる。すなわち、絶縁膜ＨＫとフィンＦＡとの間（界面）に、界面層として絶縁膜ＧＦが介在することになる。高誘電率膜である絶縁膜ＨＫを、フィンＦＡの表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫとフィンＦＡとの界面に、薄い酸化シリコン膜又は酸窒化シリコン膜からなる界面層（ここでは絶縁膜ＧＦ）を設けた場合、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【０１３０】
次に、図３１に示されるように、メモリゲート電極ＭＧの上部（表層部）に、金属シリサイド層ＳＣ２を形成する。
【０１３１】
すなわち、まず、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面上を含む層間絶縁膜ＩＬ１上に、金属シリサイド層ＳＣ２形成用の金属膜（例えばニッケル膜）を、スパッタリング法などを用いて形成する。それから、熱処理を施すことによって、メモリゲート電極ＭＧの上部（表層部）を、金属シリサイド層ＳＣ２形成用の金属膜と反応させることにより、図３１に示されるように、メモリゲート電極ＭＧの上部（表層部）に、金属シリサイド層ＳＣ２を形成する。その後、未反応の金属膜（金属シリサイド層ＳＣ２形成用の金属膜）をウェットエッチングなどにより除去する。図３１には、この段階の断面図が示されている。その後、更に熱処理を行うこともできる。未反応の金属膜（金属シリサイド層ＳＣ２形成用の金属膜）をウェットエッチングなどにより除去する際には、制御ゲート電極ＣＧのエッチングを抑制または防止することが好ましいため、金属シリサイド層ＳＣ２形成用の金属膜を選択的にエッチングできるようなエッチング液を用いることが好ましい。金属シリサイド層ＳＣ２形成用の金属膜がニッケル膜の場合は、金属シリサイド層ＳＣ２はニッケルシリサイド層からなる。
【０１３２】
このように、いわゆるサリサイドプロセスを行うことによって、メモリゲート電極ＭＧの上部（表層部）に金属シリサイド層ＳＣ２を自己整合的に形成し、それによって、メモリゲート電極ＭＧの抵抗を低減することができる。
【０１３３】
金属シリサイド層ＳＣ２の形成を省略することもできるが、金属シリサイド層ＳＣ２を形成した方が、より好ましい。金属シリサイド層ＳＣ２を形成したことで、シリコンゲート電極であるメモリゲート電極ＭＧの抵抗を低減することができるため、不揮発性メモリを有する半導体装置の性能を向上させることができ、例えば動作速度を向上させることができる。
【０１３４】
次に、図３２に示されるように、半導体基板ＳＢ上に、すなわち層間絶縁膜ＩＬ１上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ（金属シリサイド層ＳＣ２）を覆うように、絶縁膜として層間絶縁膜ＩＬ２を形成（堆積）する。層間絶縁膜ＩＬ２は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ２の形成後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
【０１３５】
次に、図３３に示されるように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ２，ＩＬ１をドライエッチングすることにより、コンタクトホール（貫通孔）を形成する。それから、コンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１３６】
例えば、コンタクトホールの内部（底面および側壁上）を含む層間絶縁膜ＩＬ２上に、バリア導体膜とタングステン膜とを順にコンタクトホール内を埋めるように形成してから、コンタクトホールの外部の不要なタングステン膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧ、メモリゲート電極ＭＧの上などに形成される。
【０１３７】
次に、図３４に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ２上に絶縁膜ＩＬ３を形成する。それから、絶縁膜ＩＬ３の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧなどと電気的に接続される。
【０１３８】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１３９】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１４０】
本実施の形態では、メモリゲート電極ＭＧはｐ型のシリコン膜により形成され、ダミー制御ゲート電極ＤＧは、ｎ型のシリコン膜により形成されているが、これは、図２７のエッチング工程で、メモリゲート電極ＭＧのエッチングを抑制または防止しながらダミー制御ゲート電極ＤＧを選択的にエッチングするためである。これについて、図３５を参照して説明する。
【０１４１】
図３５は、各種シリコン膜のエッチングレートを示すグラフである。図３５には、グラフの左から順に、ノンドープのポリシリコン膜、ｎ型のポリシリコン膜、ｐ型のポリシリコン膜、ノンドープのアモルファスシリコン膜、ｎ型のアモルファスシリコン膜、およびｐ型のアモルファスシリコン膜のそれぞれについてのエッチングレート（エッチング速度）が示されている。ここでは、エッチング液として、アルカリ性の薬液（アンモニア水など）を用いた場合が示されている。但し、エッチングレートの絶対値は、エッチング液の濃度にもよるため、図３５のグラフは、各種のシリコン膜のエッチングレートを相対的に比較するために用いるべきである。また、図３５のグラフにおいて、「ｐｏｌｙ−Ｓｉ」は、ポリシリコン膜を意味し、「ａ−Ｓｉ」は、アモルファスシリコン膜を意味する。
【０１４２】
図３５のグラフでは、ｐ型のポリシリコン膜は、ノンドープのポリシリコン膜およびｎ型のポリシリコン膜に比べて、エッチングレートが非常に小さく、また、ｐ型のアモルファスシリコン膜は、ノンドープのアモルファスシリコン膜およびｎ型のアモルファスシリコン膜に比べて、エッチングレートが非常に小さい。すなわち、ノンドープのシリコン膜およびｎ型のシリコン膜の各エッチングレートに比べて、ｐ型のシリコン膜のエッチングレートを十分に小さくすることが可能であることが分かる。
【０１４３】
このため、本実施の形態では、図２７のエッチング工程を行う段階で、メモリゲート電極ＭＧはｐ型のシリコン膜により構成され、ダミー制御ゲート電極ＤＧはｎ型のシリコン膜により構成されている。これにより、図２７のエッチング工程において、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとの両方が露出した状態でエッチングを行った際に、ｐ型のシリコン膜からなるメモリゲート電極ＭＧのエッチングを抑制または防止しながら、ｎ型のシリコン膜からなるダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。
【０１４４】
なお、図３５のグラフからも分かるように、ノンドープのシリコン膜のエッチングレートに比べて、ｐ型のシリコン膜のエッチングレートを十分に小さくすることが可能である。このため、本実施の形態の変形例として、ダミー制御ゲート電極ＤＧをノンドープ（アンドープ）のシリコン膜により形成することもできる。すなわち、上記シリコン膜ＰＳ１をノンドープのシリコン膜として形成しておき、その後もシリコン膜ＰＳ１（ダミー制御ゲート電極ＤＧ）に不純物ができるだけ注入されないようにすることで、図２７のエッチング工程を行う段階で、メモリゲート電極ＭＧがｐ型のシリコン膜により構成され、ダミー制御ゲート電極ＤＧがノンドープのシリコン膜により構成されているようにすることもできる。この場合も、図２７のエッチング工程において、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとの両方が露出した状態でエッチングを行った際に、ｐ型のシリコン膜からなるメモリゲート電極ＭＧのエッチングを抑制または防止しながら、ノンドープのシリコン膜からなるダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。
【０１４５】
但し、ダミー制御ゲート電極ＤＧは、ノンドープのシリコン膜により形成されている場合よりも、ｎ型のシリコン膜により形成されている場合の方が、より好ましい。なぜなら、図３５のグラフにも示されるように、ノンドープのシリコン膜とｐ型のシリコン膜とのエッチングレートの差に比べて、ｎ型のシリコン膜とｐ型のシリコン膜とのエッチングレートの差の方が大きいからである。このため、ダミー制御ゲート電極ＤＧは、ノンドープまたはｎ型のシリコン膜により形成することができるが、ｎ型のシリコン膜により形成すれば、より好ましい。これにより、図２７のエッチング工程において、メモリゲート電極ＭＧに対するダミー制御ゲート電極ＤＧのエッチング選択比を、より高めることができ、メモリゲート電極ＭＧのエッチングをより的確に抑制または防止しながら、ダミー制御ゲート電極ＤＧをより的確に除去することができる。
【０１４６】
また、ダミー制御ゲート電極ＤＧをｎ型のシリコン膜により形成しておけば、ダミー制御ゲート電極ＤＧ中に意図せずして少量のｐ型不純物が導入された場合でも、ダミー制御ゲート電極ＤＧはｎ型シリコンで構成された状態を維持でき、メモリゲート電極ＭＧに対するダミー制御ゲート電極ＤＧの高いエッチング選択比を確保しやすくなる。このため、半導体装置の製造工程の管理が行いやすくなる。この点でも、ダミー制御ゲート電極ＤＧは、ｎ型のシリコン膜により形成（構成）されていることが、より好ましい。
【０１４７】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３６を参照して説明する。
【０１４８】
図３６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、選択したメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、および、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、が記載されている。なお、図３６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２への電子の注入を「書込」、ホール（正孔）の注入を「消去」と定義する。
【０１４９】
なお、図３６の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１５０】
書込み方式は、いわゆるＳＳＩ（Source Side Injection）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
【０１５１】
ＳＳＩ方式の書込みでは、例えば図３６の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の下方のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロンは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１５２】
ＦＮ方式の書込みでは、例えば図３６の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネル効果により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１５３】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式とがある。
【０１５４】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホールをフィンＦＡ側から絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することにより消去を行う。例えば図３６の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１５５】
ＦＮ方式の消去では、例えば図３６の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネル効果により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１５６】
読出し時には、例えば図３６の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１５７】
＜検討の経緯について＞
本発明者は、スプリットゲート型のメモリセルについて検討してきた。スプリットゲート型のメモリセルを構成するメモリゲート電極（メモリゲート電極ＭＧに対応）と制御ゲート電極（制御ゲート電極ＣＧに対応）のうち、制御ゲート電極については、メタルゲート電極を適用することで、制御ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、制御ゲート電極のゲート長が小さくなったときの短チャネル効果を改善できるという利点も得られる。また、メタルゲート電極と高誘電率ゲート絶縁膜の各材料の選択で、制御トランジスタのしきい値電圧の調整が可能になる。
【０１５８】
一方、メモリゲート電極については、機能と信頼性の観点から、メタルゲート電極を適用しない方が望ましい場合がある。例えば、制御トランジスタに比べると、メモリトランジスタの方がより高い信頼性が要求されるが、信頼性の観点では、メタルゲート電極よりも、長年の使用実績があるシリコンゲート電極の方が、信頼性を確保しやすい。また、メモリセルの消去にＦＮ方式を用いる場合は、ホール生成効率の観点から、メモリゲート電極はメタルゲート電極ではなくシリコンゲート電極であることが望ましく、ｐ型のシリコンゲート電極であれば、更に好ましい。
【０１５９】
このため、制御ゲート電極については、メタルゲート電極を適用し、一方、メモリゲート電極については、メタルゲート電極を適用せずにシリコンゲート電極を適用することを検討している。このようなメモリセルを有する半導体装置を製造するには、メタルゲート電極を適用する制御ゲート電極については、いわゆるゲートラストプロセスで形成し、メタルゲート電極を適用しないメモリゲート電極は、いわゆるゲートファーストプロセスで形成すればよい。ゲートファーストプロセスでは、完成製品で使用するゲート電極を形成してから、ソース・ドレイン用の半導体領域を形成する。一方、ゲートラストプロセスでは、ダミーのゲート電極を一旦形成してから、ソース・ドレイン用の半導体領域を形成し、その後、ダミーのゲート電極を除去し、その除去領域に、完成製品で使用する実際のゲート電極を形成する。すなわち、ゲートラストプロセスでは、ダミーのゲート電極を除去して実際に使用するゲート電極に置換する工程が存在する。
【０１６０】
このため、メタルゲート電極を適用しないメモリゲート電極をゲートファーストプロセスで形成し、メタルゲート電極を適用する制御ゲート電極をゲートラストプロセスで形成する場合は、ダミーの制御ゲート電極を除去して実際に使用する制御ゲート電極に置換する必要がある。このダミーの制御ゲート電極を除去する際には、メモリゲート電極が除去されないようにする必要がある。このため、製造工程を工夫しないと、製造工程の管理が難しくなり、半導体装置の製造工程を行いにくくなってしまう。製造工程の管理が難しくなり、半導体装置の製造工程を行いにくくなることは、半導体装置の製造歩留まりの低下や、半導体装置の製造コストの増加につながる。
【０１６１】
＜主要な特徴と効果について＞
本実施の形態では、メモリセルを構成するメモリゲート電極ＭＧおよび制御ゲート電極ＣＧのうち、メモリゲート電極ＭＧは、いわゆるゲートファーストプロセスで形成し、制御ゲート電極ＣＧは、いわゆるゲートラストプロセスで形成する。
【０１６２】
このため、本実施の形態の半導体装置の製造工程は、半導体基板ＳＢ（フィンＦＡ）上に絶縁膜ＧＦ（第１絶縁膜）を介してダミー制御ゲート電極ＤＧを形成する工程（図１２〜図１４の工程）と、ダミー制御ゲート電極ＤＧと隣り合うように、半導体基板ＳＢ（フィンＦＡ）上に絶縁膜ＭＺ（第２絶縁膜）を介してメモリゲート電極ＭＧ（第１ゲート電極）を形成する工程（図１５〜図２２の工程）と、を有している。なお、絶縁膜ＭＺは、内部に電荷蓄積部を有する絶縁膜である。本実施の形態の半導体装置の製造工程は、更に、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧを覆うように層間絶縁膜ＩＬ１（第１層間絶縁膜）を形成する工程（図２５の工程）と、層間絶縁膜ＩＬ１を研磨してダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧを露出させる工程（図２６の研磨工程）と、を有している。本実施の形態の半導体装置の製造工程は、更に、ダミー制御ゲート電極ＤＧをエッチングにより除去する工程（図２７のエッチング工程）と、ダミー制御ゲート電極ＤＧが除去された領域である溝ＴＲ（第１溝）内に、制御ゲート電極ＣＧ（第２ゲート電極）を形成する工程（図２８〜図３０の工程）と、を有している。
【０１６３】
なお、フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域として機能する。このため、フィンＦＡ上に絶縁膜ＧＦを介してダミー制御ゲート電極ＤＧが形成されることは、半導体基板ＳＢ上に絶縁膜ＧＦを介してダミー制御ゲート電極ＤＧが形成されることに対応し、また、フィンＦＡ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成されることは、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成されることに対応する。
【０１６４】
本実施の形態の半導体装置の製造工程の主要な特徴のうちの一つは、メモリゲート電極ＭＧはｐ型のシリコン膜からなり、ダミー制御ゲート電極ＤＧは、ノンドープまたはｎ型のシリコン膜（より好ましくはｎ型のシリコン膜）からなることである。本実施の形態の半導体装置の製造工程の主要な特徴のうちの他の一つは、ダミー制御ゲート電極ＤＧを除去する工程（図２７のエッチング工程）では、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとが露出された状態で、ダミー制御ゲート電極ＤＧに比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行って、ダミー制御ゲート電極ＤＧを除去することである。
【０１６５】
これにより、ダミー制御ゲート電極ＤＧをエッチングにより除去する際に、メモリゲート電極ＭＧがエッチングされてしまうのを的確に抑制または防止できるため、半導体装置の製造歩留まりを向上させることができる。また、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとが露出された状態で、ダミー制御ゲート電極ＤＧをエッチングして除去することができることも、半導体装置の製造歩留まりの向上に有効である。従って、半導体装置の製造コストを低減することができる。また、ダミー制御ゲート電極ＤＧのエッチング残りやメモリゲート電極ＭＧの過剰なエッチングを防止できるため、製造された半導体装置の信頼性を向上させることができる。以下、このことについて、検討例も参照しながら、具体的に説明する。
【０１６６】
図３７および図３８は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図であり、上記図１のＡ−Ａ線に相当する位置での断面図が示されている。図３７は、上記図２６に相当する工程段階であり、ダミー制御ゲート電極ＤＧ１０１を除去する直前の段階が示されている。図３８は、上記図２７に相当する工程段階であり、ダミー制御ゲート電極ＤＧ１０１を除去した直後の段階が示されている。
【０１６７】
図３７に示されるダミー制御ゲート電極ＤＧ１０１は、本実施の形態のダミー制御ゲート電極ＤＧに相当するものであり、図３７および図３８に示されるメモリゲート電極ＭＧ１０１は、本実施の形態のメモリゲート電極ＭＧに相当するものである。しかしながら、本実施の形態とは異なり、図３７および図３８に示される検討例では、ダミー制御ゲート電極ＤＧ１０１とメモリゲート電極ＭＧ１０１とは、同じ導電型のシリコン膜により形成されており、具体的にはいずれもｎ型のポリシリコン膜により形成されている。そして、検討例の場合は、図３７および図３８に示されるように、ダミー制御ゲート電極ＤＧ１０１は露出するがメモリゲート電極ＭＧ１０１は露出しないような開口部ＯＰを有するフォトレジストパターンＰＲ１０１をエッチングマスクとして、ダミー制御ゲート電極ＤＧ１０１を選択的にエッチングして除去する必要がある。そうすることにより、フォトレジストパターンＰＲ１０１の開口部ＯＰから露出するダミー制御ゲート電極ＤＧ１０１をエッチングにより除去するとともに、メモリゲート電極ＭＧ１０１については、フォトレジストパターンＰＲ１０１で覆われていることで、エッチングされないようにすることができる。
【０１６８】
しかしながら、フォトリソグラフィ技術を用いてフォトレジストパターンを形成する際には、フォトマスクの合わせずれなどに起因して、フォトレジストパターンの形成位置が、設計位置からずれる場合がある。図３９および図４０も、検討例の半導体装置の製造工程中の要部断面図であり、図３７および図３８にそれぞれ対応する工程段階が示されているが、図３９および図４０は、図３７および図３８に示される検討例において、フォトレジストパターンＰＲ１０１の形成位置が図の右側にずれた場合に対応している。
【０１６９】
フォトレジストパターンＰＲ１０１の形成位置が図３７の右側にずれた場合には、図３９に示されるように、フォトレジストパターンＰＲ１０１の開口部ＯＰから、ダミー制御ゲート電極ＤＧ１０１だけでなくメモリゲート電極ＭＧ１０１も露出してしまう虞がある。この図３９の状態でエッチングを行うと、図４０に示されるように、ダミー制御ゲート電極ＤＧ１０１だけでなくメモリゲート電極ＭＧ１０１もエッチングされて除去されてしまう。これは、メモリゲート電極ＭＧ１０１とダミー制御ゲート電極ＤＧ１０１とが同じ導電型（ｎ型）のシリコン膜により形成されているため、フォトレジストパターンＰＲ１０１の開口部ＯＰからダミー制御ゲート電極ＤＧ１０１だけでなくメモリゲート電極ＭＧ１０１も露出していると、ダミー制御ゲート電極ＤＧ１０１だけでなくメモリゲート電極ＭＧ１０１もエッチングされてしまうからである。
【０１７０】
フォトレジストパターンＰＲ１０１の形成位置がずれてもフォトレジストパターンＰＲ１０１の開口部ＯＰからメモリゲート電極ＭＧ１０１が露出されないようにするためには、フォトレジストパターンＰＲ１０１の開口部ＯＰをメモリゲート電極ＭＧ１０１からある程度離れさせる必要がある。しかしながら、そうしてしまうと、今度はフォトレジストパターンＰＲ１０１の形成位置が図３７の左側にずれた場合には、図４１に示されるように、フォトレジストパターンＰＲ１０１の開口部ＯＰから、メモリゲート電極ＭＧ１０１だけでなくダミー制御ゲート電極ＤＧ１０１も露出されなくなってしまう虞がある。図４１も、検討例の半導体装置の製造工程中の要部断面図であり、図３７に対応する工程段階が示されているが、図４１は、図３７に示される検討例において、フォトレジストパターンＰＲ１０１の形成位置が図の左側にずれた場合に対応している。
【０１７１】
図４１に示されるように、フォトレジストパターンＰＲ１０１の開口部ＯＰから、メモリゲート電極ＭＧ１０１だけでなくダミー制御ゲート電極ＤＧ１０１も露出されない場合には、エッチング工程を行っても、ダミー制御ゲート電極ＤＧ１０１はエッチングされず除去することはできない。このため、エッチング工程を終了しても、図４１の構造が維持され、メモリゲート電極ＭＧ１０１だけでなくダミー制御ゲート電極ＤＧ１０１も残存してしまう。
【０１７２】
このように、検討例の場合は、メモリゲート電極ＭＧ１０１とダミー制御ゲート電極ＤＧ１０１とが同じ導電型のシリコン膜により形成されているため、メモリゲート電極ＭＧ１０１とダミー制御ゲート電極ＤＧ１０１との両方が露出した状態でダミー制御ゲート電極ＤＧ１０１のエッチング工程を行うことが許容されず、それゆえ様々な制約が発生してしまう。このため、製造工程の管理が難しくなり、半導体装置の製造工程が行いにくくなってしまうため、半導体装置の製造歩留まりの低下や、半導体装置の製造コストの増加を招いてしまう。
【０１７３】
それに対して、本実施の形態では、メモリゲート電極ＭＧはｐ型のシリコン膜により形成され、ダミー制御ゲート電極ＤＧはノンドープまたはｎ型のシリコン膜（より好ましくはｎ型のシリコン膜）により形成されている。ノンドープまたはｎ型のシリコン膜とｐ型のシリコン膜とは、同じエッチング液を用いてもエッチング速度を異ならせることが可能であり、エッチング液の選択によっては、ｐ型のシリコン膜のエッチングを抑制しながら、ノンドープまたはｎ型のシリコン膜を選択的にエッチングすることが可能である。本実施の形態では、ｐ型のシリコン膜からなるダミー制御ゲート電極ＤＧに比べて、ノンドープまたはｎ型のシリコン膜からなるメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行うことで、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧとの両方が露出した状態でエッチングを行っても、ダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。これにより、ダミー制御ゲート電極ＤＧを的確に除去するとともに、メモリゲート電極ＭＧがエッチングされるのを的確に抑制または防止することができる。
【０１７４】
本実施の形態では、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＧとの両方が露出した状態で、ダミー制御ゲート電極ＤＧをエッチングにより除去するため、ダミー制御ゲート電極ＤＧを露出しかつメモリゲート電極ＭＧを覆うようなフォトレジストパターン（上記フォトレジストパターンＰＲ１０１に相当）を形成せずに済む。このため、上記検討例に関連して説明したような上記フォトレジストパターンＰＲ１０１の形成位置のずれに起因した問題も生じずに済み、ダミー制御ゲート電極ＤＧを選択的に除去することに伴う制約が少なくなる。このため、本実施の形態では、製造工程の管理が容易となり、半導体装置の製造工程を行いやすくなる。従って、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。また、本実施の形態では、上記フォトレジストパターンＰＲ１０１に相当するものを形成せずに済むことで、半導体装置の製造工程数を抑制することもでき、これも、半導体装置の製造コストの低減に寄与する。また、ダミー制御ゲート電極ＤＧのエッチング残りやメモリゲート電極ＭＧの過剰なエッチングを防止できるため、製造された半導体装置の信頼性を向上させることもできる。
【０１７５】
また、本実施の形態では、上記フォトレジストパターンＰＲ１０１に相当するものを形成せずに済むため、ダミー制御ゲート電極ＤＧの上面全体が露出された状態で、図２７のエッチング工程を行うことができる。このため、図２７のエッチング工程において、ダミー制御ゲート電極ＤＧの露出面積を大きくすることができるため、図２７のエッチング工程でダミー制御ゲート電極ＤＧのエッチング残りが生じるのを防止しやすくなる。この観点でも、図２７のエッチング工程の管理が容易となり、図２７のエッチング工程を行いやすくなる。従って、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０１７６】
また、図２７のエッチング工程では、ダミー制御ゲート電極ＤＧを選択的にエッチングするが、メモリゲート電極ＭＧだけでなく、露出する各絶縁膜もできるだけエッチングされないようにすることが好ましい。具体的には、図２７のエッチング工程は、ダミー制御ゲート電極ＤＧに比べて、メモリゲート電極ＭＧ、絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１がエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、図２７のエッチング工程では、メモリゲート電極ＭＧ、絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１がエッチングされるのを抑制または防止しながら、ダミー制御ゲート電極ＤＧを的確にエッチングすることができる。このため、ダミー制御ゲート電極ＤＧは、メモリゲート電極ＭＧに対するエッチング選択性を有するだけでなく、各種絶縁膜に対するエッチング選択性を有することが望ましい。ノンドープまたはｎ型のシリコン膜は、ｐ型シリコン膜に対するエッチング選択性を有するだけでなく、各種絶縁膜（例えば酸化シリコン膜や窒化シリコン膜など）に対するエッチング選択性も有している。このため、本実施の形態のように、メモリゲート電極ＭＧをｐ型のシリコン膜により形成し、ダミー制御ゲート電極ＤＧをノンドープまたはｎ型のシリコン膜により形成すれば、必然的に、ダミー制御ゲート電極ＤＧは、各種絶縁膜に対するエッチング選択性を有することができる。従って、図２７のエッチング工程において、ダミー制御ゲート電極ＤＧを的確に除去できるとともに、露出された絶縁膜（ここでは絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１）が不必要なエッチングを受けてしまうのを抑制または防止することができる。従って、図２７のエッチング工程でメモリゲート電極ＭＧがエッチングされないようにすることはもちろんのこと、露出する各絶縁膜もエッチングされないようにするという観点で、ダミー制御ゲート電極ＤＧを構成する材料として、ノンドープまたはｎ型シリコンは特に好適である。
【０１７７】
また、図２７のエッチング工程を行う直前の段階で、ダミー制御ゲート電極ＤＧは、ノンドープまたはｎ型のシリコン膜からなり、メモリゲート電極ＭＧは、ｐ型のシリコン膜からなる必要がある。このため、図２７のエッチング工程を行う前に、メモリゲート電極ＭＧにｎ型の不純物が注入されてしまうのは、できるだけ防ぐことが望ましい。このため、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成された状態で、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入や、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行うことが好ましい。これにより、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入や、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入の際に、メモリゲート電極ＭＧにｎ型不純物がイオン注入されるのを抑制または防止することができる。このため、ｐ型のシリコン膜からなるメモリゲート電極ＭＧの実効的なｐ型不純物濃度の変動を防ぐことができ、図２７のエッチング工程で、メモリゲート電極ＭＧが意図せずしてエッチングされてしまうのを、的確に防止することができる。
【０１７８】
また、図２７のエッチング工程では、ドライエッチングではなく、ウェットエッチングを採用することが好ましい。ドライエッチングではなく、ウェットエッチングを用いることで、ダミー制御ゲート電極ＤＧの下地（ここでは絶縁膜ＧＦやフィンＦＡ）にダメージを与えることなく、ダミー制御ゲート電極ＤＧをエッチングして除去することができる。
【０１７９】
また、本実施の形態では、ｐ型のシリコン膜からなるメモリゲート電極ＭＧのエッチング速度が、ノンドープまたはｎ型のシリコン膜からなるダミー制御ゲート電極ＤＧのエッチング速度よりも低くなるように、図２７のエッチング工程のエッチング条件を選択する必要がある。このため、ノンドープまたはｎ型シリコンよりもｐ型シリコンの方がエッチング速度が低くなるようなエッチング液を、図２７のエッチング工程で用いることが好ましい。
【０１８０】
このため、図２７のエッチング工程では、アンモニア水を好適に用いることができる。アンモニア水を用いたウェットエッチングにより、ｐ型シリコン膜により形成されたメモリゲート電極ＭＧのエッチングを抑制または防止しながら、ノンドープまたはｎ型のシリコン膜により形成されたダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができ、また、露出した各絶縁膜のエッチングを抑制または防止することができる。
【０１８１】
また、図２７のエッチング工程では、まず、ＡＰＭ（Ammonia-Hydrogen Peroxide Mixture)を用いたウェットエッチングによりダミー制御ゲート電極ＤＧの表面（表層部分）をエッチングしてから、その後に、アンモニア水を用いたウェットエッチングによりダミー制御ゲート電極ＤＧ全体を除去することもできる。なお、ＡＰＭは、アンモニアと過酸化水素と水の混合液である。先にＡＰＭを用いたウェットエッチングを行うことで、ダミー制御ゲート電極ＤＧの上面に形成されていた異質な表面層を的確に除去することができ、その後のアンモニア水を用いたウェットエッチングにより、比較的高いエッチングレートでダミー制御ゲート電極ＤＧをエッチングして除去することができる。これにより、ダミー制御ゲート電極ＤＧのエッチング残りが生じるのをより的確に防止できるとともに、図２７のエッチング工程に要する時間も抑制することができる。
【０１８２】
なお、ダミー制御ゲート電極ＤＧの上面に形成されていた異質な表面層とは、図２６の研磨工程に起因して、ダミー制御ゲート電極ＤＧの上面に、ダミー制御ゲート電極ＤＧの内部とは異質な表面層が形成されたものであり、例えば、研磨工程で使用した研磨スラリーなどの残留物の付着などに起因して形成され得る。このような異質な表面層は、アンモニア水よりもＡＰＭの方が除去しやすいため、図２７のエッチング工程で、まずＡＰＭを用いたウェットエッチングを行うことで、ダミー制御ゲート電極ＤＧの上面に形成されていた異質な表面層を除去することができる。しかしながら、ＡＰＭのウェットエッチングだとダミー制御ゲート電極ＤＧのエッチング速度が低いため、ＡＰＭを用いたウェットエッチングからアンモニア水を用いたウェットエッチングに切り換えて、ダミー制御ゲート電極ＤＧ全体を除去することで、図２７のエッチング工程に要する時間を短縮することができる。
【０１８３】
また、図２７のエッチング工程を、ＡＰＭを用いたウェットエッチングと、その後のアンモニア水を用いたウェットエッチングとにより行う場合は、ＡＰＭを用いたウェットエッチングの後、処理対象の半導体ウエハ（半導体基板ＳＢ）を大気中にさらすことなく、連続的にアンモニア水を用いたウェットエッチングを行うことが好ましい。これにより、ＡＰＭを用いたウェットエッチング処理とアンモニア水を用いたウェットエッチング処理との間に、ダミー制御ゲート電極ＤＧの表面に不要な酸化膜が形成されるのを防ぐことができるため、ダミー制御ゲート電極ＤＧのエッチング残りが生じるのを、より的確に防止できる。例えば、ウェットエッチング処理装置の処理層内のＡＰＭからなる薬液中に、処理対象の半導体ウエハを所定の時間、浸漬した後、半導体ウエハを浸漬させた薬液をＡＰＭからアンモニア水に置換し、アンモニア水からなる薬液中に半導体ウエハが浸漬された状態を所定の時間、維持することで、図２７のエッチング工程を行うことができる。
【０１８４】
また、図２７のエッチング工程では、まず、酸系の薬液を用いたウェットエッチングによりダミー制御ゲート電極ＤＧの表面（表層部分）をエッチングしてから、その後に、アンモニア水を用いたウェットエッチングによりダミー制御ゲート電極ＤＧ全体を除去することもできる。先に酸系の薬液を用いたウェットエッチングを行うことで、ダミー制御ゲート電極ＤＧの上面に形成されていた異質な表面層を的確に除去することができる。上記酸系の薬液としては、フッ酸（希フッ酸）、ＦＰＭ（Hydrofluoric acid-Hydrogen Peroxide Mixture）、塩酸（希塩酸）またはＨＰＭ（Hydrochloric acid-Hydrogen Peroxide Mixture）を好適に用いることができる。なお、ＨＰＭは、塩酸と過酸化水素と水の混合液であり、ＦＰＭは、フッ酸と過酸化水素と水の混合液である。
【０１８５】
図２７のエッチング工程を、酸系の薬液を用いたウェットエッチングと、その後のアンモニア水を用いたウェットエッチングとにより行う場合は、酸系の薬液を用いたウェットエッチングの後、アンモニア水を用いたウェットエッチングを行う前に、処理対象の半導体ウエハ（半導体基板ＳＢ）が大気中にさらされてしまう。これは、アンモニア水はアルカリ性の薬液であるため、処理層内の酸系の薬液中に半導体ウエハを浸漬した状態で、その薬液をアンモニア水に置換することはできないからである。このため、ダミー制御ゲート電極ＤＧの表面に不要な酸化膜が形成されるのを防ぐ観点では、アンモニア水を用いたウェットエッチング処理の前に行うウェットエッチング処理としては、酸系の薬液よりも、アルカリ性であるＡＰＭを用いたウェットエッチングの方が、より好ましい。
【０１８６】
また、メモリゲート電極ＭＧは、ｐ型のシリコン膜からなるが、メモリゲート電極ＭＧのｐ型不純物濃度が、１×１０２０／ｃｍ３以上であれば、より好ましい。これにより、図２７のエッチング工程で、メモリゲート電極ＭＧのエッチング速度（エッチングレート）を十分に低くすることができ、メモリゲート電極ＭＧがエッチングされるのを、的確に抑制または防止することができる。また、メモリゲート電極ＭＧのｐ型不純物濃度が１×１０２０／ｃｍ３以上であれば、メモリゲート電極ＭＧ中に意図せずして少量のｎ型不純物が導入された場合でも、メモリゲート電極ＭＧはｐ型シリコンで構成された状態を十分に維持でき、メモリゲート電極ＭＧに対するダミー制御ゲート電極ＤＧの高いエッチング選択比を確保しやすくなる。
【０１８７】
また、ダミー制御ゲート電極ＤＧは、ｎ型のシリコン膜からなることが好ましいが、ダミー制御ゲート電極ＤＧのｎ型不純物濃度が、１×１０２０／ｃｍ３以上であれば、より好ましい。これにより、図２７のエッチング工程で、ダミー制御ゲート電極ＤＧのエッチング速度（エッチングレート）を的確に高めることができるため、ダミー制御ゲート電極ＤＧのエッチング残りが生じるのを、より的確に防止することができる。また、ダミー制御ゲート電極ＤＧのｎ型不純物濃度が、１×１０２０／ｃｍ３以上であれば、ダミー制御ゲート電極ＤＧ中に意図せずして少量のｐ型不純物が導入された場合でも、ダミー制御ゲート電極ＤＧはｎ型シリコンで構成された状態を十分に維持でき、メモリゲート電極ＭＧに対するダミー制御ゲート電極ＤＧの高いエッチング選択比を確保しやすくなる。
【０１８８】
（実施の形態２）
図４２〜図５３は、本実施の形態２における半導体装置の製造工程中の要部断面図である。本実施の形態２では、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と同様な点については、その繰り返しの説明は省略する。
【０１８９】
本実施の形態２の半導体装置の製造工程は、絶縁膜ＭＺ形成工程までは、上記実施の形態１における製造工程と同様である。上記実施の形態１と同様にして絶縁膜ＭＺを形成した後、上記図１５に相当する図４２に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＭＺ上に、積層体ＬＭ１を覆うように、シリコン膜ＰＳ２ａを形成（堆積）する。シリコン膜ＰＳ２ａは、上記シリコン膜ＰＳ２に相当するものであり、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
【０１９０】
シリコン膜ＰＳ２ａは、ｎ型不純物が導入されたｎ型のシリコン膜（ドープトポリシリコン膜）である。成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、シリコン膜ＰＳ２ａの成膜時にシリコン膜ＰＳ２ａにｎ型不純物を導入することができるが、他の形態として、ノンドープのシリコン膜ＰＳ２ａの成膜後にイオン注入でシリコン膜ＰＳ２ａ中にｎ型不純物を導入することもできる。
【０１９１】
次に、上記実施の形態１（図１６）において上記シリコン膜ＰＳ２を研磨処理したのと同様に、本実施の形態２においても、図４３に示されるように、ＣＭＰ法などによりシリコン膜ＰＳ２ａを研磨処理することで、シリコン膜ＰＳ２ａの上面を平坦化する。
【０１９２】
次に、図４４に示されるように、シリコン膜ＰＳ２ａをエッチングして、シリコン膜ＰＳ２ａの上面の高さを低くする。このシリコン膜ＰＳ２ａの上面の高さを低くするエッチング工程は、手法自体は上記実施の形態１の上記図１７の工程と同様であるが、エッチング終了時点（図４４）でのシリコン膜ＰＳ２ａの上面の高さ位置が、上記図１７のシリコン膜ＰＳ２の上面の高さ位置と相違している。
【０１９３】
すなわち、上記図１７におけるシリコン膜ＰＳ２の上面の高さ位置よりも、図４４におけるシリコン膜ＰＳ２ａの上面の高さ位置が低くなっており、具体的には、本実施の形態２（図４４）の場合は、シリコン膜ＰＳ２ａの上面の高さ位置は、積層体ＬＭ１を構成するダミー制御ゲート電極ＤＧの上面の高さ位置よりも低くなっている。このため、図４４では、積層体ＬＭ１の一部（ダミー制御ゲート電極ＤＧの上部とキャップ絶縁膜ＣＰ１）とその表面の絶縁膜ＭＺとが、シリコン膜ＰＳ２ａの平坦な上面から上方に突出した状態になっている。なお、この段階でも、シリコン膜ＰＳ２ａの上面は、平坦である。
【０１９４】
次に、図４５に示されるように、半導体基板ＳＢ上に、すなわちシリコン膜ＰＳ２ａ上に、積層体ＬＭ１を覆うように、シリコン膜ＰＳ２ｂを形成（堆積）する。シリコン膜ＰＳ２ｂは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２ｂの上面のいずれの領域も、積層体ＬＭ１の上面の高さ位置よりも高くなるように、シリコン膜ＰＳ２ｂの堆積膜厚を設定し、例えば、シリコン膜ＰＳ２ｂの堆積膜厚は、１５０〜２５０ｎｍ程度とすることができる。
【０１９５】
シリコン膜ＰＳ２ｂは、ｐ型不純物が導入されたｐ型のシリコン膜（ドープトポリシリコン膜）である。成膜用のガスにドーピングガス（ｐ型不純物添加用のガス）を含ませることで、シリコン膜ＰＳ２ｂの成膜時にシリコン膜ＰＳ２ｂにｐ型不純物を導入することができるが、他の形態として、ノンドープのシリコン膜ＰＳ２ｂの成膜後にイオン注入でシリコン膜ＰＳ２ｂ中にｐ型不純物を導入することもできる。
【０１９６】
また、シリコン膜ＰＳ２ｂの成膜前に、ＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）による洗浄処理を行うなどして、シリコン膜ＰＳ２ａの表面に極薄い酸化膜（酸化シリコン膜）を形成し、その後で、シリコン膜ＰＳ２ｂを成膜することもできる。その場合、シリコン膜ＰＳ２ｂとシリコン膜ＰＳ２ａとの界面に薄い酸化膜が介在することになるが、その酸化膜は非常に薄いため、シリコン膜ＰＳ２ｂとシリコン膜ＰＳ２ａとの間の電気伝導は可能である。シリコン膜ＰＳ２ｂとシリコン膜ＰＳ２ａとの界面に薄い酸化膜が介在した場合には、その酸化膜は、シリコン膜ＰＳ２ｂ中のｐ型不純物とシリコン膜ＰＳ２ａ中のｎ型不純物との相互拡散を防止する作用を奏することができる。
【０１９７】
次に、図４６に示されるように、ＣＭＰ法などによりシリコン膜ＰＳ２ｂを研磨処理することで、シリコン膜ＰＳ２ｂの上面を平坦化する。このシリコン膜ＰＳ２ｂの研磨工程は、上記シリコン膜ＰＳ２の研磨工程（図１６の工程）と基本的には同じである。
【０１９８】
次に、図４７に示されるように、シリコン膜ＰＳ２ｂをエッチングして、シリコン膜ＰＳ２ｂの上面の高さを低くする。このシリコン膜ＰＳ２ｂの上面の高さを低くするエッチング工程は、手法自体は上記実施の形態１の上記図１７の工程と同様である。これにより、シリコン膜ＰＳ２ｂの上面が、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）し、シリコン膜ＰＳ２ｂの上面の高さ位置は、積層体ＬＭ１の上面の高さ位置よりも低くなる。この段階で、シリコン膜ＰＳ２ｂの上面の高さ位置が、積層体ＬＭ１を構成するダミー制御ゲート電極ＤＧの上面の高さ位置と、ほぼ同じになっていれば、より好ましい。このため、積層体ＬＭ１の一部（キャップ絶縁膜ＣＰ１）とその表面の絶縁膜ＭＺとが、シリコン膜ＰＳ２ｂの平坦な上面から上方に突出した状態になっている。なお、この段階でも、シリコン膜ＰＳ２ｂの上面は、平坦である。
【０１９９】
本実施の形態２における図４７の段階が、上記実施の形態１における上記図１７の段階に対応している。本実施の形態２における図４７の構造が、上記実施の形態１における上記図１７の構造と相違しているのは、上記図１７の構造におけるｐ型のシリコン膜ＰＳ２が、図４７の構造では、ｎ型のシリコン膜ＰＳ２ａとその上のｐ型のシリコン膜ＰＳ２ｂとの積層膜ＰＳ２ｃに置き換わっている点である。それ以外は、本実施の形態２における図４７の構造と、上記実施の形態１における上記図１７の構造とは、基本的には同じである。なお、積層膜ＰＳ２ｃは、平坦な上面を有するシリコン膜ＰＳ２ａと、そのシリコン膜ＰＳ２ａの平坦な上面上に形成されたシリコン膜ＰＳ２ｂとの積層膜であり、シリコン膜ＰＳ２ｂの上面も平坦である。また、ｐ型のシリコン膜ＰＳ２ｂの好適なｐ型不純物濃度は、上記実施の形態１におけるｐ型のシリコン膜ＰＳ２の場合と同様である。
【０２００】
以降の工程は、本実施の形態２も上記実施の形態１とほぼ同様である。このため、これ以降は、上記実施の形態１の上記図１８〜図３４の工程を、上記実施の形態１とほぼ同様に行う。従って、これ以降の工程の説明は、上記実施の形態１の上記図１８〜図３４の工程の説明において、「シリコン膜ＰＳ２」を「積層膜ＰＳ２ｃ」に読み替えれば、本実施の形態２にも適用できるため、ここではその繰り返しの説明は概ね省略するが、特徴的な部分について、以下に説明する。
【０２０１】
図４８は、上記実施の形態１の上記図２０と同じ工程段階が示されている。本実施の形態２では、上記実施の形態１におけるシリコン膜ＰＳ２の代わりに、積層膜ＰＳ２ｃを用いているため、図４８に示されるように、メモリゲート電極ＭＧは、ｎ型のシリコン膜ＰＳ２ａとその上のｐ型のシリコン膜ＰＳ２ｂとの積層膜ＰＳ２ｃにより形成される。メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ａは、平坦な上面を有しており、シリコン膜ＰＳ２ａと、シリコン膜ＰＳ２ａの平坦な上面上に形成されたシリコン膜ＰＳ２ｂとの積層膜ＰＳ２ｃにより、メモリゲート電極ＭＧが形成される。このため、図４８では、積層体ＬＭ２ａは、ｎ型のシリコン膜ＰＳ２ａとｐ型のシリコン膜ＰＳ２ｂとの積層膜ＰＳ２ｃからなるメモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２とからなり、キャップ絶縁膜ＣＰ２は、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ｂ上に配置されている。
【０２０２】
図４９は、上記実施の形態１の上記図２６と同じ工程段階が示され、図５０は、上記実施の形態１の上記図２７と同じ工程段階が示されている。上記実施の形態１における「図２６の研磨工程」に相当する工程を、本実施の形態２では、「図４９の研磨工程」と称することとする。また、上記実施の形態１における「図２７のエッチング工程」に相当する工程を、本実施の形態２では、「図５０のエッチング工程」と称することとする。
【０２０３】
本実施の形態２では、図２６の研磨工程に相当する図４９の研磨工程を行うと、図４９に示されるように、ダミー制御ゲート電極ＤＧおよびメモリゲート電極ＭＧの各上面が露出するが、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ｂの上面が露出され、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ａは露出されない。それ以外は、本実施の形態２における図４９の研磨工程も、上記実施の形態１における図２６の研磨工程と同様であるので、ここではその繰り返しの説明は省略する。
【０２０４】
また、本実施の形態２では、図２７のエッチング工程に相当する図５０のエッチング工程を行うと、図５０に示されるように、ダミー制御ゲート電極ＤＧが選択的にエッチングされて除去される。
【０２０５】
図５０のエッチング工程は、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ｂ（の上面）とダミー制御ゲート電極ＤＧ（の上面）とが露出された状態で、行われる。このため、本実施の形態２では、図５０のエッチング工程において、ノンドープまたはｎ型のシリコン膜からなるダミー制御ゲート電極ＤＧに比べて、メモリゲート電極ＭＧを構成するｐ型のシリコン膜ＰＳ２ｂがエッチングされにくい条件でエッチングを行う。より具体的には、図５０のエッチング工程では、ダミー制御ゲート電極ＤＧに比べて、メモリゲート電極ＭＧを構成するｐ型のシリコン膜ＰＳ２ｂ、絶縁膜ＧＦ、絶縁膜ＭＺ、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１がエッチングされにくい条件で、エッチングを行う。これにより、図５０のエッチング工程で、ダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。図５０のエッチング工程では、メモリゲート電極ＭＧを構成するｎ型のシリコン膜ＰＳ２ａは、ｐ型のシリコン膜ＰＳ２ｂで覆われており、露出していないため、エッチングされることはない。それ以外は、本実施の形態２における図５０のエッチング工程も、上記実施の形態１における図５０のエッチング工程と同様であるので、繰り返しの説明は省略する。
【０２０６】
図５１は、上記実施の形態１の上記図３１と同じ工程段階が示され、図５２は、上記実施の形態１の上記図３４と同じ工程段階が示されている。
【０２０７】
本実施の形態２でも、上記実施の形態１と同様にして、図５１に示されるように、メモリゲート電極ＭＧの上部（表層部）に金属シリサイド層ＳＣ２を形成する。但し、本実施の形態２の場合は、図５１に示されるように、金属シリサイド層ＳＣ２は、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ｂの上部（表層部）に形成される。それ以外は、本実施の形態２における金属シリサイド層ＳＣ２形成工程は、上記実施の形態１における金属シリサイド層ＳＣ２形成工程と同様であるので、繰り返しの説明は省略する。
【０２０８】
本実施の形態２の場合は、製造された半導体装置においては、図５２に示されるように、メモリゲート電極ＭＧが、ｎ型のシリコン膜ＰＳ２ａとシリコン膜ＰＳ２ａ上のｐ型のシリコン膜ＰＳ２ｂとの積層膜からなり、メモリゲート電極ＭＧを構成するｐ型のシリコン膜ＰＳ２ｂの上部（表層部）に金属シリサイド層ＳＣ２が形成されている。この金属シリサイド層ＭＣ２は、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ｂに接しているが、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２ａには接していない。それ以外については、本実施の形態２の半導体装置の構造（図５２）は、上記実施の形態１の半導体装置の構造（図１〜図５および図３４）と同様であるので、繰り返しの説明は省略する。
【０２０９】
上記実施の形態１では、製造された半導体装置において、メモリゲート電極ＭＧ全体がｐ型シリコン膜により形成されていた。しかしながら、特性、信頼性、あるいは、動作法などの要求から、メモリゲート電極ＭＧをｎ型のシリコン膜により形成したい場合があり得、そのような場合は、本実施の形態２を適用することが好ましい。例えば、メモリゲート電極がｐ型シリコンからなる場合よりも、ｎ型シリコンからなる場合の方が、メモリトランジスタのしきい値電圧を低くすることができる。
【０２１０】
本実施の形態２では、製造された半導体装置において、メモリゲート電極ＭＧの下部がｎ型のシリコン膜ＰＳ２ａにより形成されているため、メモリゲート電極をｎ型のシリコン膜により形成したい場合の要求を満たすことができる。例えば、本実施の形態２では、メモリゲート電極ＭＧの下部がｎ型のシリコン膜ＰＳ２ａにより形成されているため、メモリゲート電極ＭＧ全体がｐ型シリコン膜により形成されている上記実施の形態１の場合よりも、メモリトランジスタのしきい値電圧を低くすることができる。このため、メモリトランジスタのしきい値電圧を低くしたい場合などには、本実施の形態２は適している。
【０２１１】
そして、本実施の形態２では、ダミー制御ゲート電極ＤＧをノンドープまたはｎ型のシリコン膜により形成し、メモリゲート電極ＭＧを、ｎ型のシリコン膜ＰＳ２ａとシリコン膜ＰＳ２ａ上のｐ型のシリコン膜ＰＳ２ｂとの積層膜により形成している。これにより、図５０のエッチング工程で、ダミー制御ゲート電極ＤＧとメモリゲート電極ＭＧ（のシリコン膜ＰＳ２ｂ）との両方が露出した状態でエッチングを行っても、ダミー制御ゲート電極ＤＧを選択的にエッチングして除去することができる。このため、上記フォトレジストパターンＰＲ１０１に相当するものを形成することなく、メモリゲート電極ＭＧがエッチングされるのを抑制または防止しながら、ダミー制御ゲート電極ＤＧを的確に除去することができる。従って、本実施の形態２においても、上記実施の形態１で説明したような効果を得ることができる。
【０２１２】
また、本実施の形態２の場合は、メモリゲート電極ＭＧを、ｎ型のシリコン膜ＰＳ２ａとシリコン膜ＰＳ２ａ上のｐ型のシリコン膜ＰＳ２ｂとの積層膜により形成したことで、図５０のエッチング工程に関連した効果以外に、以下のような効果も得ることができる。
【０２１３】
すなわち、ｐ型シリコン膜上とｎ型シリコン膜上とに、それぞれ金属シリサイド層をサリサイドプロセスで形成した場合には、ｐ型シリコン膜上に形成された金属シリサイド層の方が、ｎ型シリコン膜上に形成された金属シリサイド層よりも、シート抵抗が低くなる傾向にある。また、ｐ型シリコン膜上に形成された金属シリサイド層の方が、ｎ型シリコン膜上に形成された金属シリサイド層よりも、厚さが薄くなる傾向にある。このため、メモリゲート電極全体をｎ型シリコン膜により形成した場合よりも、本実施の形態２のように、メモリゲート電極ＭＧを、ｎ型のシリコン膜ＰＳ２ａとその上のｐ型のシリコン膜ＰＳ２ｂとの積層膜により形成した場合の方が、メモリゲート電極ＭＧの上部に形成した金属シリサイド層ＳＣ２のシート抵抗をより低くすることができる。これにより、メモリゲート電極ＭＧの抵抗を低減でき、半導体装置の性能向上、例えば動作速度の向上を図ることができる。また、メモリゲート電極全体をｎ型シリコン膜により形成した場合よりも、メモリゲート電極ＭＧをｎ型のシリコン膜ＰＳ２ａとその上のｐ型のシリコン膜ＰＳ２ｂとの積層膜により形成した場合（本実施の形態２）の方が、メモリゲート電極ＭＧの上部に形成した金属シリサイド層ＳＣ２の厚さを制御しやすく、金属シリサイド層ＳＣ２が制御ゲート電極ＣＧに接触してしまうリスクを低減できる。これにより、半導体装置の信頼性を、より向上させることができる。
【０２１４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１５】
ＤＧ  ダミー制御ゲート電極
ＩＬ１  層間絶縁膜
ＭＧ  メモリゲート電極
【図１】
2018107176.tif 000003
【図２】
2018107176.tif 000004
【図３】
2018107176.tif 000005
【図４】
2018107176.tif 000006
【図５】
2018107176.tif 000007
【図６】
2018107176.tif 000008
【図７】
2018107176.tif 000009
【図８】
2018107176.tif 000010
【図９】
2018107176.tif 000011
【図１０】
2018107176.tif 000012
【図１１】
2018107176.tif 000013
【図１２】
2018107176.tif 000014
【図１３】
2018107176.tif 000015
【図１４】
2018107176.tif 000016
【図１５】
2018107176.tif 000017
【図１６】
2018107176.tif 000018
【図１７】
2018107176.tif 000019
【図１８】
2018107176.tif 000020
【図１９】
2018107176.tif 000021
【図２０】
2018107176.tif 000022
【図２１】
2018107176.tif 000023
【図２２】
2018107176.tif 000024
【図２３】
2018107176.tif 000025
【図２４】
2018107176.tif 000026
【図２５】
2018107176.tif 000027
【図２６】
2018107176.tif 000028
【図２７】
2018107176.tif 000029
【図２８】
2018107176.tif 000030
【図２９】
2018107176.tif 000031
【図３０】
2018107176.tif 000032
【図３１】
2018107176.tif 000033
【図３２】
2018107176.tif 000034
【図３３】
2018107176.tif 000035
【図３４】
2018107176.tif 000036
【図３５】
2018107176.tif 000037
【図３６】
2018107176.tif 000038
【図３７】
2018107176.tif 000039
【図３８】
2018107176.tif 000040
【図３９】
2018107176.tif 000041
【図４０】
2018107176.tif 000042
【図４１】
2018107176.tif 000043
【図４２】
2018107176.tif 000044
【図４３】
2018107176.tif 000045
【図４４】
2018107176.tif 000046
【図４５】
2018107176.tif 000047
【図４６】
2018107176.tif 000048
【図４７】
2018107176.tif 000049
【図４８】
2018107176.tif 000050
【図４９】
2018107176.tif 000051
【図５０】
2018107176.tif 000052
【図５１】
2018107176.tif 000053
【図５２】
2018107176.tif 000054