(57)【要約】【課題】本発明は、積層型キャパシタ及びその製造方法に関する。【解決手段】本発明は、誘電体層、上記誘電体層を挟んで交互に配置される第１及び第２内部電極を含む本体と、上記本体に上記第１及び第２内部電極とそれぞれ接続するように配置される第１及び第２外部電極と、を含み、上記第１及び第２内部電極がめっき層で形成される積層型キャパシタを提供し、内部電極、ダミー電極及び誘電体層を含む積層シートを複数個設ける段階と、上記複数の積層シートと、上記積層シートの上下部にカバーを一括積層し硬化させて硬化物を作成する段階と、上記硬化物をキャパシタの大きさに合わせて切断して内部電極とダミー電極の一部が露出した本体を設ける段階と、上記本体の外部に上記ダミー電極をシードとしてめっき工法で外部電極を形成する段階と、を含む積層型キャパシタを製造することができる。【選択図】図２ａ
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【特許請求の範囲】
【請求項１】
誘電体層、前記誘電体層を挟んで交互に積層される第１及び第２内部電極を含む本体と、
前記本体に前記第１及び第２内部電極とそれぞれ接続するように配置される第１及び第２外部電極と、を含み、
前記第１及び第２内部電極がめっき層である、積層型キャパシタ。
【請求項２】
前記本体は、前記誘電体層と前記第１及び第２内部電極を一括積層して形成される、請求項１に記載の積層型キャパシタ。
【請求項３】
前記第１及び第２外部電極はめっき層をそれぞれ含む、請求項１または２に記載の積層型キャパシタ。
【請求項４】
前記本体の内部に、前記本体の少なくとも一面に露出し、前記第１及び第２外部電極とそれぞれ接続するように形成される複数のダミー電極をさらに含む、請求項１から３の何れか１項に記載の積層型キャパシタ。
【請求項５】
前記本体は、第１及び第２内部電極を含むアクティブ領域と前記アクティブ領域の最外側に配置されたカバーとを含み、
前記カバーの内部に、前記本体の少なくとも一面に露出し、前記第１及び第２外部電極とそれぞれ接続するように形成される複数のダミー電極をさらに含む、請求項１から３の何れか１項に記載の積層型キャパシタ。
【請求項６】
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１及び第２内部電極が前記第３及び第４面にそれぞれ露出し、
前記第１外部電極は、前記第３面から前記第１及び第２面の一部と前記第５及び第６面の一部まで延長して形成され、前記第１内部電極の露出した端部と接続し、
前記第２外部電極は、前記第４面から前記第１及び第２面の一部と前記第５及び第６面の一部まで延長して形成され、前記第２内部電極の露出した端部と接続する、請求項１から５の何れか１項に記載の積層型キャパシタ。
【請求項７】
前記第１内部電極が配置された誘電体層に配置され、前記第４、第５及び第６面の少なくともいずれか一面に露出する第１ダミー電極と、
前記第１内部電極が配置された誘電体層に配置され、前記第３または第５面に露出する第３ダミー電極と、
前記第１内部電極が配置された誘電体層に配置され、前記第３または第６面に露出する第４ダミー電極と、
前記第２内部電極が配置された誘電体層に配置され、前記第３、第５及び第６面の少なくともいずれか一面に露出する第２ダミー電極と、
前記第２内部電極が配置された誘電体層に配置され、前記第４または第５面に露出する第５ダミー電極と、
前記第２内部電極が配置された誘電体層に配置され、前記第４または第６面に露出する第６ダミー電極と、をさらに含む、請求項６に記載の積層型キャパシタ。
【請求項８】
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１及び第２内部電極が前記第３及び第４面にそれぞれ露出し、
前記第１外部電極は、前記第３面から前記第１及び第２面の一部まで延長して形成され、前記第１内部電極の露出した端部と接続し、
前記第２外部電極は、前記第４面から前記第１及び第２面の一部まで延長して形成され、前記第２内部電極の露出した端部と接続する、請求項１から５の何れか１項に記載の積層型キャパシタ。
【請求項９】
前記第１内部電極が配置された誘電体層に前記第４面に露出して形成される第１ダミー電極と、
前記第２内部電極が配置された誘電体層に前記第３面に露出して形成される第２ダミー電極と、をさらに含む、請求項８に記載の積層型キャパシタ。
【請求項１０】
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１内部電極は、前記第１及び第３面に露出する第１リード部を有し、
前記第２内部電極は、前記第１及び第４面に露出する第２リード部を有し、
前記第１外部電極は、前記第１面から前記第３面の一部まで延長され、前記第１リード部と接続し、
前記第２外部電極は、前記第１外部電極と離隔し、前記第１面から前記第４面の一部まで延長され、前記第２リード部と接続する、請求項１から５の何れか１項に記載の積層型キャパシタ。
【請求項１１】
前記第１内部電極が配置された誘電体層に前記第１及び第４面に露出して形成される第１ダミー電極と、
前記第２内部電極が配置された誘電体層に前記第１及び第３面に露出して形成される第２ダミー電極と、をさらに含む、請求項１０に記載の積層型キャパシタ。
【請求項１２】
前記第１及び第２内部電極の粗さ（Ｒａ）がそれぞれ０．０５μｍ以下である、請求項１から１１の何れか１項に記載の積層型キャパシタ。
【請求項１３】
複数の積層シート及び前記複数の積層シートの上部及び下部の少なくともいずれか一つに配置されたカバーを含む本体と、
前記本体の外部に形成された外部電極と、を含み、
前記複数の積層シートが誘電体層及びめっき層からなる内部電極を含む、積層型キャパシタ。
【請求項１４】
前記本体は、複数の積層シートとカバーを一括積層して形成される、請求項１３に記載の積層型キャパシタ。
【請求項１５】
前記外部電極は、第１及び第２外部電極を含み、
前記第１及び第２外部電極がそれぞれめっき層を含む、請求項１３または１４に記載の積層型キャパシタ。
【請求項１６】
前記外部電極は、第１及び第２外部電極を含み、
前記複数の積層シートは、前記誘電体層を挟んで前記内部電極と離隔して配置される複数のダミー電極をさらに含み、
前記複数のダミー電極は、めっき層であり、前記本体の少なくとも一面に露出し、前記第１及び第２外部電極とそれぞれ接続する、請求項１３から１５の何れか１項に記載の積層型キャパシタ。
【請求項１７】
前記外部電極は、第１及び第２外部電極を含み、
前記カバーは、めっき層を含む複数のダミー電極をさらに含み、
前記複数のダミー電極は、前記本体の少なくとも一面に露出し、前記第１及び第２外部電極とそれぞれ接続する、請求項１３から１５の何れか１項に記載の積層型キャパシタ。
【請求項１８】
前記内部電極は、第１及び第２内部電極を含み、
前記外部電極は、第１及び第２外部電極を含み、
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１及び第２内部電極が前記第３及び第４面にそれぞれ露出し、
前記第１外部電極は、前記第３面から前記第１及び第２面の一部と前記第５及び第６面の一部まで延長し、前記第１内部電極の露出した端部と接続し、
前記第２外部電極は、前記第４面から前記第１及び第２面の一部と前記第５及び第６面の一部まで延長し、前記第２内部電極の露出した端部と接続する、請求項１３から１７の何れか１項に記載の積層型キャパシタ。
【請求項１９】
前記第１内部電極が配置された積層シートに配置され、前記第４、第５及び第６面の少なくともいずれか一面に露出する第１ダミー電極と、
前記第１内部電極が配置された積層シートに配置され、前記第３または第５面に露出する第３ダミー電極と、
前記第１内部電極が配置された積層シートに配置され、前記第３または第６面に露出する第４ダミー電極と、
前記第２内部電極が配置された積層シートに配置され、前記第３、第５及び第６面の少なくともいずれか一面に露出する第２ダミー電極と、
前記第２内部電極が配置された積層シートに配置され、前記第４または第５面に露出する第５ダミー電極と、
前記第２内部電極が配置された積層シートに配置され、前記第４または第６面に露出する第６ダミー電極と、をさらに含む、請求項１８に記載の積層型キャパシタ。
【請求項２０】
前記内部電極は、第１及び第２内部電極を含み、
前記外部電極は、第１及び第２外部電極を含み、
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１及び第２内部電極が前記第３及び第４面にそれぞれ露出し、
前記第１外部電極は、前記第３面から前記第１及び第２面の一部まで延長して形成され、前記第１内部電極の露出した端部と接続し、
前記第２外部電極は、前記第４面から前記第１及び第２面の一部まで延長して形成され、前記第２内部電極の露出した端部と接続する、請求項１３から１７の何れか１項に記載の積層型キャパシタ。
【請求項２１】
前記第１内部電極が配置された積層シートに配置され、前記第４面に露出する第１ダミー電極と、
前記第２内部電極が配置された積層シートに配置され、前記第３面に露出する第２ダミー電極と、をさらに含む、請求項２０に記載の積層型キャパシタ。
【請求項２２】
前記内部電極は、第１及び第２内部電極を含み、
前記外部電極は、第１及び第２外部電極を含み、
前記本体は、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、前記第１及び第２面と連結して前記第３及び第４面と連結して互いに対向する第５及び第６面を含み、
前記第１内部電極は、前記第１及び第３面に露出する第１リード部を有し、
前記第２内部電極は、前記第１及び第４面に露出する第２リード部を有し、
前記第１外部電極は、前記第１面から前記第３面の一部まで延長され、前記第１リード部と接続し、
前記第２外部電極は、前記第１外部電極と離隔し、前記第１面から前記第４面の一部まで延長され、前記第２リード部と接続する、請求項１３から１７の何れか１項に記載の積層型キャパシタ。
【請求項２３】
前記第１内部電極が配置された積層シートに配置され、前記第１及び第４面に露出する第１ダミー電極と、
前記第２内部電極が配置された積層シートに配置され、前記第１及び第３面に露出する第２ダミー電極と、をさらに含む、請求項２２に記載の積層型キャパシタ。
【請求項２４】
前記内部電極は、第１及び第２内部電極を含み、
前記第１及び第２内部電極の粗さ（Ｒａ）がそれぞれ０．０５μｍ以下である、請求項１３から２３の何れか１項に記載の積層型キャパシタ。
【請求項２５】
内部電極、ダミー電極及び誘電体層を含む積層シートを複数個設ける段階と、
複数の前記積層シートと、前記複数の積層シートの上下部にカバーを一括積層した後、硬化させて硬化物を作成する段階と、
前記硬化物をキャパシタの大きさに合わせて切断して内部電極とダミー電極の一部が露出した本体を設ける段階と、
前記本体の外部に前記ダミー電極をシードとしてめっき工法で外部電極を形成する段階と、を含む、積層型キャパシタの製造方法。
【請求項２６】
前記積層シートを設ける段階は、
銅箔の表面にリソグラフィ工法及びめっき工法で内部電極及びダミー電極をパターニングする段階と、
前記内部電極及びダミー電極を覆うように誘電体層を形成する段階と、
銅箔を除去する段階と、を含む、請求項２５に記載の積層型キャパシタの製造方法。
【請求項２７】
前記積層シートを設ける段階は、誘電体層の形成段階以後に、誘電体層の粘度を制御する段階をさらに含む、請求項２６に記載の積層型キャパシタの製造方法。
【請求項２８】
前記積層シートを設ける段階は、銅箔の除去段階以前に、誘電体層を覆うようにマスク層を形成する段階をさらに含む、請求項２６または２７に記載の積層型キャパシタの製造方法。
【請求項２９】
誘電体層を挟んで交互に積層される第１及び第２内部めっき層を含み、前記第１及び第２内部めっき層が本体の対向する第１及び第２端面にそれぞれ露出する本体と、
前記第１及び第２端面にそれぞれ配置され、前記第１及び第２内部めっき層とそれぞれ接続する第１及び第２外部めっき層と、を含む、積層型キャパシタ。
【請求項３０】
前記本体は、前記第１内部めっき層を有する誘電体層に配置される第３内部めっき層、及び前記第２内部めっき層を有する誘電体層が配置される第４内部めっき層をさらに含み、
前記第１及び第２内部めっき層は本体の積層方向に重なり、
前記第３及び第４内部めっき層は、前記第２及び第１内部めっき層とそれぞれ重なり、互いに重ならない、請求項２９に記載の積層型キャパシタ。
【請求項３１】
前記本体は、前記第１内部めっき層を有する誘電体層に配置され、積層方向に前記第４内部めっき層と少なくとも部分的に重なる第５内部めっき層、及び前記第２内部めっき層を有する誘電体層に配置され、積層方向に前記第３内部めっき層と少なくとも部分的に重なる第６内部めっき層をさらに含む、請求項３０に記載の積層型キャパシタ。
【請求項３２】
積層方向に積層されている第１及び第２内部めっき層の上側に配置される上部カバー層と、
積層方向に積層されている第１及び第２内部めっき層の下側に配置される下部カバー層と、
前記上部及び下部カバー層の一つ又は二つの内部に配置され、互いに離隔している第５及び第６内部めっき層と、をさらに含む、請求項３０に記載の積層型キャパシタ。
【請求項３３】
内部めっき層と誘電体層を含む複数の積層シートを設ける段階と、
交互に積層されたシートが積層方向に一部が重なる第１及び第２内部めっき層と第３及び第４内部めっき層とをそれぞれ含み、前記第３及び第４内部めっき層が第１及び第２内部めっき層からそれぞれ離隔し、積層方向に第２及び第１内部めっき層と一部がそれぞれ重なるよう、複数の積層シートを一括積層する段階と、
第１及び第４内部めっき層が本体の第１面に露出し、第２及び第３内部めっき層が本体の第２面に露出するよう、積層したシートを切断して本体を形成する段階と、
前記本体の第１面及び第２面に第１及び第２外部めっき層をそれぞれ形成する段階と、を含む、積層型キャパシタの製造方法。
【請求項３４】
前記複数の積層シートを設ける段階は、
銅箔の表面にリソグラフィ工法及びめっき工法で離隔しためっき層をパターニングする段階と、
前記誘電体層で前記めっき層を覆う段階と、
銅箔を除去する段階と、をさらに含む、請求項３３に記載の積層型キャパシタの製造方法。
【請求項３５】
前記第１外部めっき層は、前記第１及び第４内部めっき層の露出している部分をシード層として用いるめっき工法により形成され、
前記第２外部めっき層は、前記第２及び第３内部めっき層の露出している部分をシード層として用いるめっき工法により形成される、請求項３３または３４に記載の積層型キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型キャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
積層型キャパシタは、小型でかつ高容量が保障され、実装が容易である。上記積層型キャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピューター、スマートフォン及び携帯電話などの電子製品の基板に装着され、電気を充電または放電する役割を果たす。
【０００３】
最近の基板は、ＰＡＭモジュールの集積化が増加するにつれて実装間隔が狭小になる傾向にあるため、積層型キャパシタの小型化が要求される。
【０００４】
また、電子製品の周波数バンド（ｂａｎｄ）の増加によって積層型キャパシタとのインピーダンスマッチングが難しくなり、Ｈｉｇｈ−Ｑ（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）及び狭偏差を有する積層型キャパシタの要求が増加している。
【０００５】
ここで、狭偏差品は、偏差が±０．１ｐＦ以内（以下、「Ｂ偏差」）の製品として、全体市場の２／３以上を占め、一般の偏差品に比べて高価である。
【０００６】
従来の積層型キャパシタは、印刷工法を利用して内部電極を形成する。
【０００７】
しかし、印刷工程で発生する内部電極の厚さ偏差及び印刷整合度の偏差により、キャパシタのキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を狭偏差で実現し難い。例えば、製品の偏差をＢ偏差（±０．１ｐＦ）以内に実現するためには、完成された積層型キャパシタの容量を測定した後、偏差が±０．１ｐＦ以内の容量値を有する製品のみを選別して出荷するため、０４０２（ｍｍ）製品のＢ偏差を基準として歩留まりが５０％未満となる。
【０００８】
これにより、製品の価格競争力が低下するだけでなく、５ｐＦ以下の低容量キャパシタとして高周波積層型キャパシタで要求される０．１ｐＦ間隔ではラインアップ（Ｌｉｎｅ−ｕｐ）対応が難しい状況である。
【０００９】
また、従来の積層型キャパシタは、外部電極を半田ペースト（Ｓｏｌｄｅｒ  Ｐａｓｔｅ）印刷で形成するが、例えば、製品の大きさが０４０２（ｍｍ）から０２０１（ｍｍ）に小型化すれば、外部電極を形成することがさらに難しくなり、半田ペーストの誤印刷によって表面実装（ＳＭＴ）の際にショート（ｓｈｏｒｔ）の問題が発生し得る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１８４６３８号公報
【特許文献２】韓国特許登録１０−１６４０５３４号公報
【特許文献３】韓国特許公開１０−１６４０５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、従来の積層型キャパシタに比べて、誘電体の面積及び厚さの分布管理が容易であり、キャパシタンスを狭偏差で実現することができ、表面実装の際のショート問題が改善できる積層型キャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一側面は、誘電体層、上記誘電体層を挟んで交互に配置される第１及び第２内部電極を含む本体と、上記本体に上記第１及び第２内部電極とそれぞれ接続するように配置される第１及び第２外部電極と、を含み、上記第１及び第２内部電極がめっき層で形成される積層型キャパシタを提供する。
【００１３】
本発明の一実施形態において、上記本体は、上記誘電体層と上記第１及び第２内部電極を一括積層して形成されることができる。
【００１４】
本発明の一実施形態において、上記第１及び第２外部電極はめっき層で形成されることができる。
【００１５】
本発明の一実施形態において、上記本体の内部に、上記本体の少なくとも一面に露出し、上記第１及び第２外部電極とそれぞれ接続するように形成される複数のダミー電極をさらに含むことができる。
【００１６】
本発明の一実施形態において、上記本体は、第１及び第２内部電極を含むアクティブ領域と上記アクティブ領域の最外側に配置されたカバーとを含み、上記カバーの内部に、上記本体の少なくとも一面に露出し、上記第１及び第２外部電極とそれぞれ接続するように形成される複数のダミー電極をさらに含むことができる。
【００１７】
本発明の一実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１及び第２内部電極が上記第３及び第４面にそれぞれ露出し、上記第１外部電極は、上記第３面から上記第１及び第２面の一部と上記第５及び第６面の一部まで延長して形成され、上記第１内部電極の露出した端部と接続し、上記第２外部電極は、上記第４面から上記第１及び第２面の一部と上記第５及び第６面の一部まで延長して形成され、上記第２内部電極の露出した端部と接続することができる。
【００１８】
この時、上記積層型キャパシタは、上記第１内部電極が配置された誘電体層に上記第４、第５及び第６面の少なくともいずれか一面に露出して形成される第１ダミー電極と、上記第１内部電極が配置された誘電体層に上記第３または第５面に露出して形成される第３ダミー電極と、上記第１内部電極が配置された誘電体層に上記第３または第６面に露出して形成される第４ダミー電極と、上記第２内部電極が配置された誘電体層に上記第３、第５及び第６面の少なくともいずれか一面に露出して形成される第２ダミー電極と、上記第２内部電極が配置された誘電体層に上記第４または第５面に露出して形成される第５ダミー電極と、上記第２内部電極が配置された誘電体層に上記第４または第６面に露出して形成される第６ダミー電極と、をさらに含むことができる。
【００１９】
本発明の他の実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１及び第２内部電極が上記第３及び第４面にそれぞれ露出し、上記第１外部電極は、上記第３面から上記第１及び第２面の一部まで延長して形成され、上記第１内部電極の露出した端部と接続し、上記第２外部電極は、上記第４面から上記第１及び第２面の一部まで延長して形成され、上記第２内部電極の露出した端部と接続することができる。
【００２０】
この時、上記積層型キャパシタは、上記第１内部電極が配置された誘電体層に上記第４面に露出して形成される第１ダミー電極と、上記第２内部電極が配置された誘電体層に上記第３面に露出して形成される第２ダミー電極と、をさらに含むことができる。
【００２１】
本発明の他の実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１内部電極は、上記第１及び第３面に露出する第１リード部を有し、上記第２内部電極は、上記第１及び第４面に露出する第２リード部を有し、上記第１外部電極は、上記第１面から上記第３面の一部まで延長して形成され、上記第１リード部と接続し、上記第２外部電極は、上記第１外部電極と離隔し、上記第１面から上記第４面の一部まで延長して形成され、上記第２リード部と接続することができる。
【００２２】
この時、上記積層型キャパシタは、上記第１内部電極が配置された誘電体層に上記第１及び第４面に露出して形成される第１ダミー電極と、上記第２内部電極が配置された誘電体層に上記第１及び第３面に露出して形成される第２ダミー電極と、をさらに含むことができる。
【００２３】
本発明の一実施形態において、上記第１及び第２内部電極の粗さ（Ｒａ）が０．０５μｍ以下であることができる。
【００２４】
本発明の他の側面は、複数の積層シート及び上記積層シートの上部及び下部の少なくともいずれか一つに配置されたカバーを含む本体と、上記本体の外部に形成された外部電極と、を含み、上記積層シートが誘電体層及びめっき層からなる内部電極を含む積層型キャパシタを提供する。
【００２５】
本発明の一実施形態において、上記本体は、複数の積層シートとカバーを一括積層して形成されることができる。
【００２６】
本発明の一実施形態において、上記第１及び第２外部電極がめっき層で形成されることができる。
【００２７】
本発明の一実施形態において、上記積層シートは、上記誘電体層を挟んで上記内部電極と離隔して配置される複数のダミー電極をさらに含み、上記ダミー電極は、めっき層で形成され、上記本体の少なくとも一面に露出し、上記第１及び第２外部電極とそれぞれ接続することができる。
【００２８】
本発明の一実施形態において、上記カバーは、めっき層で形成された複数のダミー電極をさらに含み、上記ダミー電極は、上記本体の少なくとも一面に露出し、上記第１及び第２外部電極とそれぞれ接続することができる。
【００２９】
本発明の一実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１及び第２内部電極が上記第３及び第４面にそれぞれ露出し、上記第１外部電極は、上記第３面から上記第１及び第２面の一部と上記第５及び第６面の一部まで延長して形成され、上記第１内部電極の露出した端部と接続し、上記第２外部電極は、上記第４面から上記第１及び第２面の一部と上記第５及び第６面の一部まで延長して形成され、上記第２内部電極の露出した端部と接続することができる。
【００３０】
この時、上記積層型キャパシタは、上記第１内部電極が配置された積層シートに上記第４、第５及び第６面の少なくともいずれか一面に露出して形成される第１ダミー電極と、上記第１内部電極が配置された積層シートに上記第３または第５面に露出して形成される第３ダミー電極と、上記第１内部電極が配置された積層シートに上記第３または第６面に露出して形成される第４ダミー電極と、上記第２内部電極が配置された積層シートに上記第３、第５及び第６面の少なくともいずれか一面に露出して形成される第２ダミー電極と、上記第２内部電極が配置された積層シートに上記第４または第５面に露出して形成される第５ダミー電極と、上記第２内部電極が配置された積層シートに上記第４または第６面に露出して形成される第６ダミー電極と、をさらに含むことができる。
【００３１】
本発明の他の実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１及び第２内部電極が上記第３及び第４面にそれぞれ露出し、上記第１外部電極は、上記第３面から上記第１及び第２面の一部まで延長して形成され、上記第１内部電極の露出した端部と接続し、上記第２外部電極は、上記第４面から上記第１及び第２面の一部まで延長して形成され、上記第２内部電極の露出した端部と接続することができる。
【００３２】
この時、上記積層型キャパシタは、上記第１内部電極が配置された積層シートに上記第４面に露出して形成される第１ダミー電極と、上記第２内部電極が配置された積層シートに上記第３面に露出して形成される第２ダミー電極と、をさらに含むことができる。
【００３３】
本発明のさらに他の一実施形態において、上記本体は、互いに対向する第１及び第２面、上記第１及び第２面と連結して互いに対向する第３及び第４面、上記第１及び第２面と連結して上記第３及び第４面と連結して互いに対向する第５及び第６面を含み、上記第１内部電極は、上記第１及び第３面に露出する第１リード部を有し、上記第２内部電極は、上記第１及び第４面に露出する第２リード部を有し、上記第１外部電極は、上記第１面から上記第３面の一部まで延長して形成され、上記第１リード部と接続し、上記第２外部電極は、上記第１外部電極と離隔し、上記第１面から上記第４面の一部まで延長して形成され、上記第２リード部と接続することができる。
【００３４】
この時、上記積層型キャパシタは、上記第１内部電極が配置された積層シートに上記第１及び第４面に露出して形成される第１ダミー電極と、上記第２内部電極が配置された積層シートに上記第１及び第３面に露出して形成される第２ダミー電極と、をさらに含むことができる。
【００３５】
この時、上記積層型キャパシタは、上記第１及び第２内部電極の粗さ（Ｒａ）が０．０５μｍ以下であることができる。
【００３６】
本発明のさらに他の側面は、内部電極、ダミー電極及び誘電体層を含む積層シートを複数個設ける段階と、上記複数の積層シートと、上記積層シートの上下部にカバーを一括積層し硬化させて硬化物を作成する段階と、上記硬化物をキャパシタの大きさに合わせて切断して内部電極とダミー電極の一部が露出した本体を設ける段階と、上記本体の外部に上記ダミー電極をシードとしてめっき工法で外部電極を形成する段階と、を含む積層型キャパシタの製造方法を提供する。
【００３７】
この時、上記積層シートを設ける段階は、銅箔の表面にリソグラフィ工法及びめっき工法で内部電極及びダミー電極をパターニングする段階と、上記内部電極及びダミー電極を覆うように誘電体層を形成する段階と、銅箔を除去する段階と、を含むことができる。
【００３８】
また、上記積層シートを設ける段階は、誘電体層の形成段階以後に、誘電体層の粘度を制御する段階をさらに含むことができる。
【００３９】
また、上記積層シートを設ける段階は、銅箔の除去段階以前に、誘電体層を覆うようにマスク層を形成する段階をさらに含むことができる。
【発明の効果】
【００４０】
本発明の一実施形態によると、従来の印刷工法を利用して内部電極を形成する積層型キャパシタに比べて、誘電体の面積及び厚さの分布を容易に管理して、キャパシタンスを狭偏差で実現することができ、外部電極がめっきで形成されて、表面実装（ＳＭＴ）の際にショート問題を改善することができる効果がある。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態による積層型キャパシタを概略的に示す斜視図である。
【図２ａ】図１のＩ−Ｉ'線断面図である。
【図２ｂ】図２ａにおいて、第３及び第４ダミー電極がさらに追加された状態を示す断面図である。
【図３】（ａ）〜（ｃ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【図４ａ】従来のスクリーン印刷方式で形成された内部電極を有する積層型キャパシタの断面写真である。
【図４ｂ】従来のスクリーン印刷方式で形成された内部電極を有する積層型キャパシタの断面写真である。
【図４ｃ】図４ａのＡ部分を拡大して示す写真である。
【図４ｄ】図４ａのＢ部分を拡大して示す写真である。
【図５ａ】本発明の一実施形態による積層型キャパシタの内部電極を示す断面写真である。
【図５ｂ】本発明の一実施形態による積層型キャパシタの内部電極を示す断面写真である。
【図５ｃ】図５ａのＣ部分を拡大して示した写真である。
【図５ｄ】図５ａのＤ部分を拡大して示した写真である。
【図６】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図７】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図８】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図９】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１０】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１１】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１２】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１３】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１４】本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【図１５】本発明の他の実施形態による積層型キャパシタを概略的に示す斜視図である。
【図１６】（ａ）〜（ｃ）は、図１５の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【図１７】本発明のさらに他の一実施形態による積層型キャパシタを概略的に示す斜視図である。
【図１８】（ａ）〜（ｃ）は、図１７の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【図１９】本発明の一実施形態による積層型キャパシタを基板に実装した状態を示す平面図である。
【図２０】本発明の他の実施形態による積層型キャパシタを基板に実装した状態を示す平面図である。
【発明を実施するための形態】
【００４２】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００４３】
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。さらに、明細書全体において、ある構成要素を「含む」というのは、特に異なる趣旨の説明がされていない限り、他の構成要素を除外する趣旨ではなく、他の構成要素をさらに含むことができるということを意味する。
【００４４】
本実施形態を明確に説明するために、本体１１０の方向を定義すると、図面上に表示されたＸ、Ｙ及びＺは、それぞれ本体の長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層と内部電極が積層される方向と同一の概念で使用されることができる。
【００４５】
＜積層型キャパシタ＞
図１は、本発明の一実施形態による積層型キャパシタを概略的に示す斜視図であり、図２ａは、図１のＩ−Ｉ'線断面図であり、図３（ａ）〜図３（ｃ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【００４６】
図１〜図３（ｃ）を参照すると、本実施形態による積層型キャパシタ１００は、本体１１０と第１及び第２外部電極１３１、１３２とを含む。
【００４７】
本体１１０は、誘電体層１１１と第１及び第２内部電極１２１、１２２とを一括積層工法を活用して形成することができ、Ｚ方向に積層される複数の誘電体層１１１と、誘電体層１１１を挟んでＺ方向に沿って交互に配置される複数の第１及び第２内部電極１２１、１２２を含むアクティブ領域と、上記アクティブ領域の上下に配置されるカバー１１２、１１３と、を含む。
【００４８】
このような本体１１０は、複数の誘電体層１１１と第１及び第２内部電極１２１、１２２とをＺ方向に積層して形成され、形状に特に制限はないが、図示のように略六面体状を有することができる。
【００４９】
また、本体１１０は、Ｚ方向に互いに対向する第１及び第２面１、２、第１及び第２面１、２と連結してＸ方向に互いに対向する第３及び第４面３、４、第１及び第２面１、２と連結して第３及び第４面３、４と連結してＹ方向に互いに対向する第５及び第６面５、６を含むことができる。
【００５０】
以下、本実施形態において、積層型キャパシタ１００の実装面は、本体１１０の第１面と定義して共に説明する。
【００５１】
誘電体層１１１は硬化した状態であり、隣接する誘電体層１１１間の境界は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。
【００５２】
この時、誘電体層は、Ｄｋ（誘電率）が３〜５０であり、Ｄｆ（誘電損失）が０．０１〜０．００１の特性を有することができ、誘電体層の厚さ分布は、ｓｔｄ（標準偏差）０．６５μｍ水準であることができる。このような誘電体層１１１の厚さは、積層型キャパシタ１００の容量設計に合わせて任意に変更することができる。
【００５３】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末またはチタン酸マグネシウム、ＣａＺｒＯ３、（Ｃａ、Ｓｒ）（Ｔｉ、Ｚｒ）Ｏ３、ＢａＯ−ＴｉＯ２−Ｎｄ２Ｏ３、ＣａＴｉＯ３−ＭｇＴｉＯ３等とレジン（ｒｅｓｉｎ）を含むことができ、十分な静電容量が得られる限り、本発明がこれに限定されるものではない。
【００５４】
上記レジンは、エポキシ（Ｅｐｏｘｙ）、アクティブエステル（Ａｃｔｉｖｅ  Ｅｓｔｅｒ）、Ｃｙａｎａｔｅ  Ｅｓｔｅｒ、Ａｃｒｙｌａｔｅなどを使用することができる。
【００５５】
カバー１１２、１１３は、本体１１０のＺ方向のマージンとして、アクティブ領域のＺ方向の両側の最外側にそれぞれ配置されることができ、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができるが、必要に応じて、誘電体層１１１と異なる材質及び構成でなることができる。
【００５６】
このようなカバー１１２、１１３は、単一誘電体層または２個以上の誘電体層を本体１１０のＺ方向の両側の最外側にそれぞれ積層して設けることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たす。
【００５７】
第１及び第２内部電極１２１、１２２は、互いに異なる極性が印加される電極であり、本体１１０の内部に互いに対向して配置され、端部がＸ方向に本体１１０の第３及び第４面３、４を通じて交互に露出するように、誘電体層１１１を挟んでＺ方向に交互に配置される。
【００５８】
この時、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００５９】
積層型キャパシタ１００の誘電特性は、上下に配置された第１及び第２内部電極１２１、１２２が互いに重なる面積（ＡＡ）によって形成される。
【００６０】
本実施形態では、第１及び第２内部電極１２１、１２２の層間アライン（Ａｌｉｇｎ）を±１０μｍ以内にするために、第２内部電極１２２に比べて第１内部電極１２１を片側にさらに１０μｍ大きく形成することができる。よって、本体１１０の全層の層間アラインが±１０μｍ以内となることで、積層型キャパシタ１００のキャパシタンス偏差を±１．７％に管理することができる。
【００６１】
この時、第１及び第２内部電極１２１、１２２は、銅（Ｃｕ）で形成されることができるが、本発明がこれに限定されるものではない。
【００６２】
本実施形態において、第１及び第２内部電極１２１、１２２は、誘電体層１１１上にリソグラフィ及びめっき（Ｌｉｔｈｏ＆Ｐｌａｔｉｎｇ）工法で銅を付着して形成することができる。
【００６３】
よって、従来の印刷工法を利用した内部電極に比べて、第１及び第２内部電極１２１、１２２の輪郭をより明確に表わす（ｄｅｆｉｎｅ）ことができ、内部電極の面積分布及びカバレッジ（ｃｏｖｅｒａｇｅ）の側面で優れた特性を有することができる。
【００６４】
第１及び第２外部電極１３１、１３２は、本体１１０のＸ方向の第３及び第４面３、４に配置され、第１及び第２内部電極１２１、１２２の露出する端部とそれぞれ接触して電気的に接続する。
【００６５】
また、第１及び第２外部電極１３１、１３２は、必要に応じて、本体１１０の第３及び第４面３、４に形成される第１及び第２導電層１３１ａ、１３２ａと、第１及び第２導電層１３１ａ、１３２ａ上にそれぞれ形成される第１及び第２めっき層と、を含むことができる。
【００６６】
上記第１及び第２めっき層は、ニッケル（Ｎｉ）めっき層１３１ｂ、１３２ｂと、ニッケル（Ｎｉ）めっき層１３１ｂ、１３２ｂ上に形成されるスズ（Ｓｎ）めっき層１３１ｃ、１３２ｃと、を含むことができる。
【００６７】
また、本実施形態において、第１及び第２外部電極１３１、１３２は、本体１１０の第３及び４面３、４に形成される接続部と、上記接続部で本体１１０のＹ方向の第５及び第６面５、６の一部とＺ方向の第１及び第２面１、２の一部までそれぞれ延長する第１及び第２バンド部と、を含むことができる。
【００６８】
本実施形態において、第１及び第２導電層１３１ａ、１３２ａは、電解めっきで形成することができる。この時、第１及び第２導電層１３１ａ、１３２ａは、銅（Ｃｕ）で形成されることができるが、本発明がこれに限定されるものではない。
【００６９】
このように第１及び第２導電層１３１ａ、１３２ａを電解めっきで形成するためには、シードが必要である。
【００７０】
本実施形態では、第１及び第２内部電極１２１、１２２が配置された誘電体層１１１上に第１及び第２ダミー電極１２３、１２４がそれぞれ配置される。
【００７１】
第１及び第２ダミー電極１２３、１２４は、第１及び第２内部電極１２１、１２２とそれぞれ離隔して配置され、第１及び第２内部電極１２１、１２２が露出したものと対向する本体１１０の第４及び第３面４、３を通じて露出してそれぞれ配置される。
【００７２】
よって、第１及び第２ダミー電極１２３、１２４は、第１及び第２導電層１３１ａ、１３２ａを電解めっきするためのシード層の役割を果たすことになり、本体１１０の第４及び第３面４、３から第５及び第６面５、６の一部までそれぞれ延長して形成されることができる。
【００７３】
このような第１及び第２ダミー電極１２３、１２４は、内部電極のパターニング時に共に形成されることができる。
【００７４】
また、シード間の距離、即ち、第１及び第２ダミー電極１２３、１２４と上下に隣接した第１及び第２内部電極１２１、１２２間の間隔は、電解めっき時ににじみが発生する現象を考慮して、１０μｍ以下に形成することができる。即ち、誘電体層１１０の厚さが１０μｍ以下になることができる。
【００７５】
一方、第１及び第２内部電極１２１、１２２が配置された誘電体層１１１上で第１及び第２内部電極１２１、１２２が露出する方向に、幅方向の両側マージンにさらに一対の第３及び第４ダミー電極１２３０、１２４０がそれぞれ配置されることができる。
【００７６】
第３及び第４ダミー電極１２３０、１２４０は、本体１１０の第３及び第４面に露出して形成され、必要に応じて、本体１１０の第５及び第６面５、６の一部にも露出して形成されることができる。
【００７７】
また、図２ｂに示すように、カバー１１２、１１３に第５及び第６ダミー電極１２５、１２６がさらに配置されることができる。第５及び第６ダミー電極１２５、１２６は、本体１１０の第３及び第４面３、４を通じてそれぞれ露出することができ、必要に応じて、本体１１０の第５及び第６面５、６の一部にも露出して形成されることができる。
【００７８】
図４ａ及び図４ｂは、従来のスクリーン印刷方式で形成された内部電極を有する積層型キャパシタの断面写真であり、図４ｃは、図４ａのＡ部分を拡大して示す写真であり、図４ｄは、図４ａのＢ部分を拡大して示す写真である。
【００７９】
図４ａ〜図４ｄを参照すると、従来のスクリーン印刷方式で内部電極を形成した積層型キャパシタは、内部電極と誘電体層にそれぞれ空隙（ｄｅｆｅｃｔ；Ｄｆ１、Ｄｆ２）が発生することができ、スクリーン印刷時にペーストの厚さと形態を調節して内部電極の厚さと形状を調節するが、印刷誤差及び圧着／焼成の固定により内部電極の枠のにじみが発生し得る。
【００８０】
これにより、内部電極と誘電体層の厚さ分布は、ｓｔｄ０．９５μｍ水準になることができる。一般的にスクリーン印刷工法を使用して内部電極を形成した積層型キャパシタにおいて、内部電極の空隙（ｄｅｆｅｃｔ）の直径は平均５．６、最小３．１、最大９．４μｍ水準となる。また、この時の内部電極の粗さ（Ｒａ）は、０．１５μｍ以上になることができる。
【００８１】
図５ａ及び図５ｂは、本発明の一実施形態による積層型キャパシタの内部電極を示す断面写真であり、図５ｃは、図５ａのＣ部分を拡大して示す写真であり、図５ｄは、図５ａのＤ部分を拡大して示す写真である。
【００８２】
図５ａ〜５ｄを参照すると、本実施形態の積層型キャパシタは、電解めっきで内部電極が形成されるため、内部電極と誘電体層に空隙が発生せず、内部電極の枠のにじみが発生しない。
【００８３】
よって、露光機解像力±１μｍ以内で内部電極の形成が可能であり、内部電極と誘電体層の厚さ分布がｓｔｄ０．６５μｍの水準で、積層型キャパシタのキャパシタンスを±７％以内に管理することができる。また、この時の内部電極の粗さ（Ｒａ）は、０．０５μｍ以下になることができる。即ち、本実施形態によると、内部電極の表面が従来の比較例に比べて平坦になることが分かる。
【００８４】
また、本実施形態の積層型キャパシタは、各層を一度に積層する一括積層工法で形成するため、順次積層による累積変形がなく、層数に関係なく全層のアラインが±１０μｍ以内で形成されることができる。
【００８５】
誘電特性は、第１及び第２内部電極の重なっている面積によって形成されるため、層間アライン工程能力による影響を受け、本実施形態のように整合度（ａｌｉｇｎｍｅｎｔ）による影響で全層のアラインが±１０μｍ以内に歪めば、積層型キャパシタのキャパシタンスは最大±１．７％程度に管理することができる。
【００８６】
また、層間アライン方式は、内部電極と整列パターンマークを同時に形成するため、整列パターンマークが内部電極に１００％代わることができる。
【００８７】
さらに、本実施形態のように、外部電極が電解めっきによって形成されれば、チップのサイズを減らすことができるため、小型チップの外部電極を形成することが容易になるという利点がある。
【００８８】
＜変形例＞
一方、本実施形態は、本体の長さ方向の両面に外部電極がそれぞれキャップ（ｃａｐ）型に形成された２端子積層型キャパシタを示して説明しているが、本発明がこれに限定されるものではない。
【００８９】
図１５は、本発明の他の実施形態による積層型キャパシタを概略的に示す斜視図であり、図１６（ａ）〜図１６（ｃ）は、図１５の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【００９０】
本実施形態の積層型キャパシタ２００は、第１及び第２内部電極２２１、２２２が誘電体層を挟んで幅方向に交互に配置されて本体２１０をなし、第１及び第２外部電極２３１、２３２は、本体２１０の長さ方向の両端にＣ字型で形成される。
【００９１】
第１及び第２外部電極２３１、２３２をＣ字型に形成するために、第１及び第２内部電極２２１、２２２が配置された誘電体層上に第１及び第２内部電極２２１、２２２とそれぞれ離隔し、第１及び第２内部電極２２１、２２２が露出したものと対向する本体２１０の長さ方向の一面に露出して第１及び第２ダミー電極２２３、２２４がそれぞれ配置され、第１及び第２ダミー電極２２３、２２４それぞれが第１及び第２外部電極２３１、２３２を形成するためのシード層の役割を果たす。
【００９２】
本実施形態において、第１及び第２内部電極２２１、２２２と第１及び第２ダミー電極２２３、２２４は、本体２１０の幅方向の両面には露出しない。
【００９３】
図１７は、本発明のさらに他の一実施形態による積層型キャパシタを概略的に示す斜視図であり、図１８（ａ）〜図１８（ｃ）は、図１７の積層型キャパシタにおいて、第１及び第２内部電極と第１及び第２ダミー電極の構造を示す平面図である。
【００９４】
図１７及び図１８（ｃ）を参照すると、本実施形態の積層型キャパシタ３００は、第１及び第２外部電極３３１、３３２がＬ字型の外部電極で形成されることができる。Ｌ字型第１及び第２外部電極３３１、３３２は、本体３１０の長さ方向の一面の少なくとも一部から、実装面として本体３１０の厚さ方向の一面の少なくとも一部まで延長して形成されることができる。
【００９５】
第１及び第２内部電極３２１、３２２は、本体３１０の実装面と長さ方向の一面と対応する角に露出して第１及び第２リード部３２１ａ、３２２ａをそれぞれ有することができる。
【００９６】
そして、第１及び第２ダミー電極３２３、３２４は、第１及び第２リード部３２１ａ、３２２ａと長さ方向に対向する位置の角に第１及び第２内部電極３２１、３２２とそれぞれ接触しないように形成される。
【００９７】
図１９及び図２０を参照すると、上記のように外部電極がＣ字型またはＬ字型に形成されれば、外部電極が本体の幅方向の両面には形成しなくなるため、基板の電極パッド（ｐａｄ）の面積を減少させてキャパシタの実装面積を減少させることで、部品の間隔を減らして部品の高集積化を可能とし、キャパシタを基板に実装する時に半田の誤印刷により発生するショートの発生率を減少させることができる。
【００９８】
＜積層型キャパシタの製造方法＞
図６〜図１４は、本発明の積層型キャパシタを製造する一つの方法を順に示す断面図である。
【００９９】
以下、図６〜図１４を参照して、上述した構造を有する本発明の実施形態による積層型キャパシタを製造する方法の一例を説明する。
【０１００】
本実施形態の積層型キャパシタは、内部電極を一括積層する方法で製造することができる。
【０１０１】
先ず、図６に示す形態のような銅箔（Ｃｏｐｐｅｒ  Ｆｏｉｌ）を使用して内部電極をパターニング（ｐａｔｔｅｒｎｉｎｇ）する。この時、銅箔１０は、樹脂層１１、樹脂層１１の一面に配置されたキャリア層１２、及びキャリア（ｃａｒｒｉｅｒ）層１２の一面に配置されたシード（ｓｅｅｄ）層１３を含むことができる。
【０１０２】
ここで、樹脂層１１は、ポリプロピレングリコール（ＰＰＧ；ｐｏｌｙｐｒｏｐｙｌｅｎｅ  ｇｌｙｃｏｌ）などからなることができ、キャリア層１２及びシード層１３は、銅で形成されることができる。
【０１０３】
また、一例として、キャリア層１２の厚さは約１８μｍであることができ、シード層１３の厚さは、キャリア層１２より薄くして約５μｍであることができるが、本発明がこれに限定されるものではない。
【０１０４】
一方、銅箔１０は、必要に応じて、樹脂層１１の他面にキャリア層１２'及びシード層１３'がさらに配置された二重銅箔構造で構成し、樹脂層１１を上下に切断した後、両面で内部電極のパターニング工程を進行することができる。
【０１０５】
上記のように内部電極パターニング工程を二重銅箔を使用して両面工程で進行すれば、Ｌ／Ｔ（Ｌｅａｄ  Ｔｉｍｅ）及び単位面積当たりの費用を減少させることができる。
【０１０６】
具体的に、図７及び図８を参照すると、内部電極をパターニングする工程は、シード層１３上に感光性フィルム１４をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階と、ラミネートされた感光性フィルム１４を露光してイメージング（Ｉｍａｇｉｎｇ）を形成する段階と、現像（Ｄｅｖｅｌｏｐｍｅｎｔ）する段階と、シード層１３上に金属層１５をめっき（Ｐｌａｔｉｎｇ）する段階と、感光性フィルム１４を剥離（Ｓｔｒｉｐ）する段階と、を含む。
【０１０７】
本実施形態の内部電極パターニングに使用されるリソグラフィ工法は、露光機解像力±１μｍ以内で内部電極の形成が可能であるため、このようなリソグラフィ及びめっき工法で内部電極を形成すれば、従来の印刷工法を利用した内部電極に比べて、電極の形状を明確に表わすことができ、印刷面積の分布及びカバレッジ（Ｃｏｖｅｒａｇｅ）を改善することができる。
【０１０８】
上記露光は、コンタクト（Ｃｏｎｔａｃｔ）露光機、ＬＤＩ（Ｌａｓｅｒ  Ｄｉｒｅｃｔ  Ｉｍａｇｉｎｇ）、プロジェクション（Ｐｒｏｊｅｃｔｉｏｎ）及び露光機（Ｓｔｅｐｐｅｒ）などを使用して実施することができる。
【０１０９】
また、上記めっきは、電気銅めっきまたは無電解銅めっきなどからなることができ、必要に応じて、銅以外の他の金属を使用しためっきを実施することができる。
【０１１０】
積層型キャパシタの誘電特性は、上下に配置された第１及び第２内部電極が互いに重なる面積によって形成される。
【０１１１】
本実施形態では、第１及び第２内部電極の層間アラインを±１０μｍ以内にするために、第１内部電極に比べて第２内部電極を片側にさらに１０μｍ大きく形成することができる。よって、キャパシタ本体の全層の層間アラインが±１０μｍ以内となることで、積層型キャパシタのキャパシタンス偏差を±１．７％に管理することができる。
【０１１２】
一方、本実施形態では、ダミー電極が外部電極を形成するためのシードとして使用されるため、外部電極の形状によって内部電極のパターニングされるイメージは変更されることができる。
【０１１３】
次に、図９に示すように、内部電極パターニング工程によって内部電極１５が形成されたシード層１３上に誘電体フィルムをラミネートして誘電体層１６を形成する。
【０１１４】
以下、内部電極は、上述した内部電極パターニング工程で使用された金属層によって形成されるため、同一の図面符号１５で示す。
【０１１５】
上記誘電体フィルムは、レジン（ｒｅｓｉｎ）と磁性体フィラー（ｆｉｌｌｅｒ）からなる複合材料であることができる。また、上記レジンは、エポキシ（Ｅｐｏｘｙ）、アクティブエステル（Ａｃｔｉｖｅ  Ｅｓｔｅｒ）、Ｃｙａｎａｔｅ  Ｅｓｔｅｒ及びＡｃｒｙｌａｔｅなどを使用することができる。また、上記フィラーは、ＣａＺｒＯ３、ＢａＴｉＯ３、（Ｃａ、Ｓｒ）（Ｔｉ、Ｚｒ）Ｏ３、ＢａＯ−ＴｉＯ２−Ｎｄ２Ｏ３及びＣａＴｉＯ３−ＭｇＴｉＯ３などを使用することができる。この時、誘電体フィルムの特性は、Ｄｋが３〜５０、Ｄｆが０．０１〜０．００１である。
【０１１６】
このような誘電体フィルムは、例えば真空ラミネータ（Ｖａｃｕｕｍ  Ｌａｍｉｎａｔｏｒ）を利用してラミネートすることができる。この時、誘電体層１６の厚さ分布は、ｓｔｄ０．６５μｍ水準になることができる。
【０１１７】
一方、このように誘電体層１６を形成した後、誘電体層１６の粘度（Ｖｉｓｃｏｓｉｔｙ）制御をさらに実施することができ、上記粘度（Ｖｉｓｃｏｓｉｔｙ）制御は、レジンの硬化反応性によって多様な方法で調節することができる。
【０１１８】
例えば、光反応性レジンが含有された誘電体フィルムの場合は、ＵＶ  Ｃｕｒｅ工程を実施することができ、熱に反応するレジンが含有された誘電体フィルムの場合は、Ｈｅａｔ  Ｃｕｒｅ工程を実施することができる。この時、上記ＵＶ  ＣｕｒｅまたはＨｅａｔ  Ｃｕｒｅ工程は、粘度（Ｖｉｓｃｏｓｉｔｙ）制御仕様において、１０４Ｐａ．ｓ以上が維持されるように実施することができる。
【０１１９】
このような工程によって粘度が調節された誘電体フィルムは、約５０％水準の硬化度を有し、このレベルの硬化度を有する誘電体フィルムの状態を半硬化状態と称する。
【０１２０】
このように誘電体フィルムの粘度が調節されれば、従来の圧着／焼成による誘電体層の厚さ分布を改善することができ、レジンフロー（ｒｅｓｉｎ  ｆｌｏｗ）の深化による誘電体層の厚さ偏差を制御することができる。
【０１２１】
従来の印刷工法を利用した積層型キャパシタの場合、誘電体層の厚さ偏差はｓｔｄ０．９５μｍ水準であるが、本実施形態による積層型キャパシタの場合、誘電体層の厚さ偏差がｓｔｄ０．６５μｍであり、このように誘電体層の厚さ偏差を減らすことで、積層型キャパシタのキャパシタンスを±７％以内に管理することができる。
【０１２２】
内部電極と誘電体層の形成が完了すると、図１１（ａ）及び図１１（ｂ）に示す形態のように、銅箔１０から脱着して樹脂層１１、キャリア層１２及びシード層１３を除去する。
【０１２３】
このように形成された内部電極１５と誘電体層１６との結合体を積層シートと称し、この時の積層シートの厚さは、製品によって１〜５０μｍの範囲で形成することができる。
【０１２４】
しかし、積層シートは、銅箔１０から脱着するかまたはシード層が除去される時に破損の危険性がある。よって、図１０に示すように、積層シートの誘電体層１６上にマスク層１７を先に形成すれば、マスク層１７は、積層シートから銅箔１０を脱着するかまたはシード層を除去する時に発生する破損を防止する役割を果たすことができる。
【０１２５】
このようなマスク層を形成するために、バックマスク（ｂａｃｋ  ｍａｓｋ）を付け加える工程は、真空ラミネータまたはロールラミネータ（Ｒｏｌｌ  ｌａｍｉｎａｔｏｒ）を使用して実施することができる。また、バックマスクの構造は、例えば、離型フィルム、粘着フィルム及び支持フィルム（Ｃａｒｒｉｅｒ）の三重構造で製作することができる。
【０１２６】
ここで、離型フィルムは、ＰＥＴ（ＰｏｌｙＥｔｈｙｌｅｎｅ  Ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＢＯＰＰ（Ｂｉａｘｉａｌｌｙ  Ｏｒｉｅｎｔｅｄ  ＰｏｌｙＰｒｏｐｙｌｅｎｅ）及びＰＥ（ＰｏｌｙＥｔｈｙｌｅｎｅ）などが使用されることができる。支持フィルムは、Ｐａｒａ  ｆｉｌｍ、ＥＶＡ（Ｅｔｈｙｌｅｎｅ  Ｖｉｎｙｌ  Ａｃｅｔａｔｅ）またはＴＰＵ（Ｔｈｅｒｍｏｐｌａｓｔｉｃ  Ｐｏｌｙｕｒｅｔｈａｎｅ）などが使用されることができる。
【０１２７】
一方、シード層１３を除去する工程として、例えば、過酸化水素硫酸タイプのウェットエッチング（Ｗｅｔ  ｅｔｃｈｉｎｇ）を実施することができる。
【０１２８】
次に、図１２及び図１３に示すように、複数の積層シートを一括積層する。図１２では、図１１において、マスク層を除去した積層シートを使用するが、内部電極と誘電体層の厚さは、上述した図２ａ、図２ｂの形態と対応するように調整して図示する。この時、図１１の図面符号１５は、図１２の図面符号１２１、１２２と図面符号１２３、１２４と対応し、図１１の図面符号１６は、図１２の図面符号１１１と対応する。
【０１２９】
さらに、積層型キャパシタの上下最外側に内部電極１２１、１２２、ダミー電極１２３、１２４、及び誘電体層１１１を保護するためにカバー１１２、１１３をさらに導入することができる。このようなカバー１１２、１１３は、カバーフィルムを真空ラミネータを利用して形成することができる。また、カバーには、必要に応じて、ダミー電極１２５、１２６が形成されることができる。
この時、カバーフィルムは、レジン（ｒｅｓｉｎ）と無機フィラーからなる複合物質で、キャパシタ本体の剛性を補強する。また、カバー１１２、１１３の厚さ分布は、誘電体層１１１の厚さ分布と同等の水準であることができる。
【０１３０】
カバーフィルムの材料は、誘電体層と同一の成分であるか、必要に応じて、誘電体層と異なる材料で構成することができ、カバーフィルムの硬化物特性は、モジュラス（Ｍｏｄｕｌｕｓ）３ＧＰａ以上であることができる。
【０１３１】
このような一括積層工程は、層間アラインのために整合積層を行い、半硬化状態の複数の積層シート２０を完全に硬化するために、真空プレス（Ｖ−ＰＲＥＳＳ）設備を使用して硬化を行うことができる。
【０１３２】
真空プレス設備は、レジンの硬化時に発生する揮発成分を除去するために真空雰囲気下で実施され、層間圧着及び完全硬化のために圧力と温度を制御することができる。
【０１３３】
この時、真空は５０ｔｏｒｒ以下で実施し、圧力範囲は１０〜１５０ｋｇｆ／ｃｍ２であり、温度範囲は、誘電体層のレジン硬化特性によって異なるが、一般的に１００〜３００℃の範囲で実施することができる。
【０１３４】
この時、層間アラインは、内部電極と整列パターンマークを同時に形成するため、パターンマークが内部電極に１００％代わることができる。
【０１３５】
整合積層設備の工程能力はアラインが±５μｍ以内であり、積層シートの変形まで考慮すれば、内部電極の全層のアラインを±１０μｍ以内にしてキャパシタを製作することができる。
【０１３６】
このようにキャパシタ本体の全層の層間アラインが±１０μｍ以内となることで、積層型キャパシタのキャパシタンス偏差を±１．７％に管理することができる。
【０１３７】
次に、一括積層された硬化物を受動部品の大きさに合わせて切断（Ｄｉｃｉｎｇ）及び研磨する。この時、切断工程の位置認識マークも内部電極と整列パターンマークを同時に形成するため、内部電極に１００％代わることができる。
【０１３８】
また、パターンマークの使用によって、切断（Ｄｉｃｉｎｇ）工程能力は、設備の機械的誤差及び圧着品の層間アラインを考慮して、切断マージン±１０μｍ以内で製作することができる。
【０１３９】
このように切断したチップは、内部電極と外部電極との接触を円滑にし、角の破れ（Ｃｈｉｐｐｉｎｇ）を防止するために、面及び角部分を研磨する工程をさらに実施することができる。この時、研磨工程は、一般的な積層型キャパシタの工程と同様に行うことができる。
【０１４０】
次に、図１４に示すように、本体１１０に外部電極１３１、１３２を形成する。この時、外部電極１３１、１３２は、電解めっきを実施して形成することができ、電解めっきは、銅（Ｃｕ）／ニッケル（Ｎｉ）／スズ（Ｓｎ）電解めっきを行うことができる。
【０１４１】
上記銅めっきは、にじみめっき方式であり、にじみめっきのためのシードは、内部電極のパターニング時に共に形成されたダミー電極１２３、１２４を使用する。
【０１４２】
また、にじみ電解めっきの工程能力を考慮して、シード間の距離は１０μｍ以下で製作することができる。
【０１４３】
本実施形態では、外部電極の形成時に、内部電極のパターニング時に共に形成されたシード電極を使用するため、別途のシード層を形成する必要がなく、小型化が可能であり、小型キャパシタを製造することに容易な利点がある。
【０１４４】
この時、外部電極の形状は、外部電極のにじみめっき用シードであるダミー電極が形成された位置によって、本実施形態のように、２端子積層型キャパシタと同一のキャップ（Ｃａｐ）型外部電極で形成するか、または変形例のように、コ字型外部電極またはＬ字型外部電極で形成することができる。
【０１４５】
外部電極をＬ字型に形成すると、既存の幅方向に配置された外部電極が省略されて基板パッドの面積が減少することで、実装面積の減少及びパッケージ時の半田の誤印刷によるショートの改善が可能であり、超小型部品の高集積化が可能となる。
【０１４６】
本実施形態によって、リソグラフィ及びめっき工法及び一括積層工法で製作した積層型キャパシタの場合、従来の印刷工法を利用して内部電極を形成する積層型キャパシタに比べて、誘電体の面積及び厚さの分布を容易に管理して、キャパシタンスを狭偏差で実現することができ、Ｂ偏差（±０．１ｐＦ以内）基準で９３％の歩留まりを確認することができる。また、外部電極がめっきで形成されて、表面実装の際のショート問題を改善することができる。
【０１４７】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４８】
１００、２００、３００  積層型キャパシタ
１１０、２１０、３１０  本体
１１１  誘電体層
１１２、１１３  カバー
１２１、１２２  第１及び第２内部電極
１２３、１２４  第１及び第２ダミー電極
１３１、１３２  第１及び第２外部電極
【図１】
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【図２ａ】
2018056543.tif 000004
【図２ｂ】
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【図３】
2018056543.tif 000006
【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
2018056543.tif 000013
【図５ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018056543.tif 000019
【図１１】
2018056543.tif 000020
【図１２】
2018056543.tif 000021
【図１３】
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【図１４】
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【図１５】
2018056543.tif 000024
【図１６】
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【図１７】
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【図１８】
2018056543.tif 000027
【図１９】
2018056543.tif 000028
【図２０】
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