(57)【要約】【課題】ＳＯＩ構造の包囲型ゲート電極を有するＭＩＳ電界効果トランジスタの提供【解決手段】第３の半導体層８を左右から挟んだ一対の第２の半導体層７を設け、さらに一対の第２の半導体層７をそれぞれ外側から挟んだ一対の第１の半導体層６を設けた構造からなる完全空乏型の半導体層をＳＯＩ基板とし、第３の半導体層８の周囲にゲート酸化膜９を介して包囲型ゲート電極１０を設け、第１の半導体層６に端部が半導体基板１の主面に対し、垂直な平面を有する高濃度のソースドレイン領域（１１、１４）を設け、第２の半導体層７に端部が半導体基板１の主面に対し、垂直な平面を有する低濃度のソースドレイン領域（１２、１３）を設け、第３の半導体層８に全周囲のチャネル長が等しいチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを半導体基板１上に絶縁膜２を介して設けたものである。【選択図】図１
2018107230.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に第１及び第２の絶縁膜を介して選択的に設けられた半導体層（ＳＯＩ基板）と、前記半導体層の一部分の全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記半導体層の残りの部分を充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられたソース領域及びドレイン領域と、前記半導体層の一部分に設けられた、全周囲チャネル長が等しいチャネル領域と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域にそれぞれ設けられた配線体と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記半導体層の残りの部分が第１及び第２の半導体層からなり、前記第１の半導体層に高濃度のソース領域あるいはドレイン領域が設けられ、前記第２の半導体層に低濃度のソース領域あるいはドレイン領域が設けられ、前記半導体層の一部分は第３の半導体層からなり、前記第３の半導体層にチャネル領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の半導体層の格子定数が、前記第３の半導体層の格子定数より大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上に積層された第１及び第２の絶縁膜を介して選択的に設けられ、側面を第３の絶縁膜で包囲され、不純物領域で充満された第１の半導体層において、前記第１の半導体層上に第４の絶縁膜を形成し、前記第４の絶縁膜、前記不純物領域で充満された第１の半導体層、前記第３の絶縁膜及び前記第２の絶縁膜を選択的に順次異方性エッチングして開孔部を形成することにより、左右に分割されたソース領域及びドレイン領域を形成して後、露出している前記第１の半導体層の側面間に第２の半導体層をエピタキシャル成長し、その後前記第２の半導体層の周囲にゲート絶縁膜を介して前記開孔部を埋め込む包囲型ゲート電極を形成することにより、前記包囲型ゲート電極と前記ソースドレイン領域を自己整合して形成したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に積層された第１及び第２の絶縁膜を介して選択的に設けられ、側面を第３の絶縁膜で包囲され、高濃度の不純物領域で充満された第１の半導体層において、前記第１の半導体層上に第４の絶縁膜を形成し、前記第４の絶縁膜、前記高濃度の不純物領域で充満された第１の半導体層、前記第３の絶縁膜及び前記第２の絶縁膜を選択的に順次異方性エッチングして開孔部を形成することにより、左右に分割された高濃度のソース領域及びドレイン領域を形成して後、露出している前記第１の半導体層の側面を等方性エッチングして微小な間隙部を形成し、残された前記第１の半導体層の側面間に低濃度の不純物領域で充満された第２の半導体層をエピタキシャル成長して後、前記開孔部に露出している前記低濃度の不純物領域で充満された第２の半導体層を異方性エッチングして前記開孔部を再度形成することにより、左右に分割され、前記間隙部に埋め込まれた低濃度のソース領域及びドレイン領域を形成して後、露出している前記第２の半導体層の側面間に第３の半導体層をエピタキシャル成長し、その後前記第３の半導体層の周囲にゲート絶縁膜を介して前記開孔部を埋め込む包囲型ゲート電極を形成することにより、前記包囲型ゲート電極と前記高濃度及び低濃度のソースドレイン領域を自己整合して形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、ＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３３は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど（不純物拡散層が深くなるほど）小さくなるので、半導体層（ＳＯＩ基板）の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しょうとする課題は、ＳＯＩ構造のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなるので、
（１）半導体層（ＳＯＩ基板）の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
（２）上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に第１及び第２の絶縁膜を介して選択的に設けられた半導体層（ＳＯＩ基板）と、前記半導体層の一部の全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記半導体層の残りの部分に充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられたソース領域及びドレイン領域と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域にそれぞれ設けられた配線体と、を備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に高濃度のソースドレイン領域を設け、第２の半導体層に低濃度のソースドレイン領域を設け、第３の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また低濃度及び高濃度のソースドレイン領域の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることによる閾値電圧の安定化等が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域（深さ方向の拡散に依存せず、横方向拡散がほとんどないソースドレイン領域）を形成できるため、包囲型ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せずに、包囲型ゲート電極に自己整合したＬＤＤ構造のソースドレイン領域を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
またホットエレクトロン効果に無関係なＰチャネルのＭＩＳ電界効果トランジスタを第２の半導体層が存在しない構造に形成することも可能である。
また高濃度の砒素の替りに高濃度の燐によりソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該発明を、等しいチャネル長を有するチャネル領域を、絶縁膜上の半導体層の全周囲に形成したＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  Ｗｈｉｃｈ  ｆｏｒｍｅｄ  Ｃｈａｎｎｅｌ  Ｒｅｇｉｏｎ  ｗｉｔｈ  Ｅｑｕａｌ  Ｃｈａｎｎｅｌ−ｌｅｎｇｔｈ  ｉｎｔｏ  ｗｈｏｌｅ  Ｅｎｖｉｒｏｎｍｅｎｔ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｌａｙｅｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と命名し、当該技術をＣＲＥＣＥＳ（クレセス）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極（正確には、包囲型ゲート電極を形成するための開孔）により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル部）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２６】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図２７】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図２８】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図３２】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図３３】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長による第１の半導体層（ＳＯＩ基板の一部）の形成。
（２）第１の半導体層を充満する活性化した高濃度不純物領域の形成。
（３）高濃度不純物領域が形成された第１の半導体層を包囲型ゲート電極形成用の開孔（異方性エッチング）により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（４）開孔部を介した、第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（５）残された第１の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層の形成。
（６）開孔部に露出した第２の半導体層の異方性エッチングによる間隙部に埋め込まれた第２の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
（７）残された第２の半導体層間の横方向エピタキシャル成長による第３の半導体層の形成。
（８）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（９）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層をＳＯＩ基板とし、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に端部が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層に端部が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層に全周囲のチャネル長が等しいチャネル領域を設け、高濃度のソースドレイン領域及び包囲型ゲート電極にそれぞれ配線体を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを半導体基板上に絶縁膜を介して形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２４は製造方法の工程断面図である。
【００１０】
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は幅１００ｎｍ程度の埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（第１の半導体層、高濃度のソースドレイン領域形成部）、７は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）、９は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１０はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１１は１０２０ｃｍ−３程度のｎ＋型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的に一対のＳｉ層６（第１の半導体層）が設けられ、一対のＳｉ層６間には一側面をそれぞれ接して一対のＳｉ層７（第２の半導体層）が設けられ、一対のＳｉ層７間に対向する側面をそれぞれ接してＳｉ層８（第３の半導体層）が設けられ、一対のＳｉ層６、一対のＳｉ層７及びＳｉ層８からなる半導体層（ＳＯＩ基板）が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４及び埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）５により島状に絶縁分離されている。Ｓｉ層８の周囲にはゲート酸化膜（ＳｉＯ２）９を介して包囲型ゲート電極（ＷＳｉ）１０がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一対のＳｉ層６には、ｎ＋型ソース領域１１あるいはｎ＋型ドレイン領域１４が設けられ（端部がシリコン基板１の主面に対し垂直平面をなして対向している）、一対のＳｉ層７には、ｎ型ソース領域１２あるいはｎ型ドレイン領域１３が設けられ（端部がシリコン基板１の主面に対し垂直平面をなして対向している）、Ｓｉ層８には、チャネル領域が設けられ、ｎ＋型ソースドレイン領域（１１、１４）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。なお包囲型ゲート電極（ＷＳｉ）１０の上面部の側壁にはサイドウォールは設けられていないが、包囲型ゲート電極（ＷＳｉ）１０に自己整合して、ＬＤＤ構造が形成されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載する。）
【００１２】
図２（チャネル幅方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはＳｉ層８を、ゲート酸化膜（ＳｉＯ２）９を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１０が選択的に設けられ、包囲型ゲート電極（ＷＳｉ）１０の上面部の側壁にはサイドウォールは設けられておらず、包囲型ゲート電極１０にはバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。
【００１３】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に高濃度のソースドレイン領域を設け、第２の半導体層に低濃度のソースドレイン領域を設け、第３の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また低濃度及び高濃度のソースドレイン領域の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることによる閾値電圧の安定化等が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域（深さ方向の拡散に依存せず、横方向拡散がほとんどないソースドレイン領域）を形成できるため、包囲型ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せずに、包囲型ゲート電極に自己整合したＬＤＤ構造のソースドレイン領域を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
【００１４】
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図２４を参照し、主にチャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１５】
図３（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。
【００１６】
図４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図５（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したＳｉ層２３を平坦化する。
【００１８】
図６（チャネル長方向）
次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。
【００１９】
図７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２３の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２０】
図８（チャネル長方向）
次いで露出したＳｉ層２３の側面からｐ型の横（水平）方向エピタキシャルＳｉ層６（第１の半導体層）を成長し、開孔部を埋め込む。
【００２１】
図９（チャネル長方向）
次いで横（水平）方向エピタキシャルＳｉ層６の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。
【００２２】
図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）２５をマスク層として、タングステン膜２４及びＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
【００２３】
図１１（チャネル長方向）
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層６の平坦面より上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）５を除去し、開孔部を平坦に埋め込み、素子分離領域の一部となるシリコン窒化膜（Ｓｉ３Ｎ４）５を形成する。（開孔部幅は１００ｎｍ程度なので十分に埋め込み可能である。）
【００２４】
図１２（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、Ｓｉ層６を充満するｎ＋型不純物領域２６（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００２５】
図１３（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。
【００２６】
図１４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、シリコン酸化膜（ＳｉＯ２）２７、Ｓｉ層６、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際ｎ＋型不純物領域２６はｎ＋型ソース領域１１とｎ＋型ドレイン領域１４に分割され、それぞれの端部がシリコン基板１の主面に垂直な平面を有し、相対して形成される。次いでレジスト（図示せず）を除去する。
【００２７】
図１５（チャネル長方向）
次いで開孔部に側面が露出したＳｉ層６を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な間隙部を形成する。
【００２８】
図１６（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により、露出したＳｉ層６の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長する。（濃度５×１０１７ｃｍ−３程度のｎ型不純物領域２９が充満されている。）
【００２９】
図１７（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、開孔部に露出している部分のＳｉ層７を異方性ドライエッチングする。この際ｎ型不純物領域２９はｎ型ソース領域１２とｎ型ドレイン領域１３に分割され、それぞれの端部がシリコン基板１の主面に垂直な平面を有し、相対して形成される。
【００３０】
図１８（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長する。
【００３１】
図１９（チャネル長方向）
次いで露出しているＳｉ層８の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）９を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。（Ｓｉ層８をエピタキシャルする際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温でアニールをおこない、チャネル領域となるＳｉ層８の閾値電圧制御用の硼素を活性化させる。
【００３２】
図２０（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２８上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１０を形成する。こうしてＳｉ層８の全周囲において、チャネル長の等しいチャネル領域が形成される。（即ち、全周囲においてソース領域とドレイン領域の間隔が等しい。）
【００３３】
図２１（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８及びシリコン酸化膜（ＳｉＯ２）２７を順次異方性ドライエッチングする。
【００３４】
図２２（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
【００３５】
図２３
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３６】
図２４
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
【００３７】
図１（チャネル長方向）、図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＣＲＥＣＥＳ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００３８】
図２５は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＰチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、９、１０、１５〜２２は図１と同じ物を、３０はｎ型のエピタキシャルＳｉ層（第１の半導体層、ソースドレイン領域形成部）、３１はｎ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）、３２はｐ＋型ソース領域、３３はｐ＋型ドレイン領域を示している。
同図においては、第１の半導体層３０はｎ型で、ｐ＋型ソースドレイン領域（３２、３３）が設けられていること、低濃度のソースドレイン領域が形成される第２の半導体層が設けられていないこと及び第３の半導体層３１はｎ型で、ｐ型に反転するチャネル領域が形成されていること以外は図１とほぼ同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、ホットエレクトロン効果が生じないＰチャネルのＭＩＳ電界効果トランジスタを形成しているため、製造方法はやや簡単になる。
【実施例３】
【００３９】
図２６は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、９〜２２は図１と同じ物を、３４はｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）、３５はｐ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）、３６はｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）を示している。
同図においては、第１〜第３の半導体層がすべてＳｉ層である替りに第１の半導体層３４及び第２の半導体層３５がＳｉＧｅ層であること及び第３の半導体層３６が歪みＳｉ層であること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造工程はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
【実施例４】
【００４０】
図２７〜図３１は本発明の半導体装置における第４の実施例で、図２７はチャネル長方向の模式側断面図、図２８〜図３１は製造方法の工程断面図の一部である。
【００４１】
図２７は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１３〜２２は図１と同じ物を示している。
同図においては、第２の半導体層７がソース領域側に設けられていないこと及びｎ型ソース領域１２が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
【００４２】
次いで本発明に係る半導体装置における第４の実施例の製造方法について図２８〜図３１及び図２７を参照して説明する。
第１の実施例に示される図３〜図１４の工程をおこなった後、図２８の工程をおこなう。
【００４３】
図２８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、開孔部に側面が露出したドレイン領域部のＳｉ層６を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な間隙部を形成する。次いでレジスト（図示せず）を除去する。
【００４４】
図２９（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層６の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長する。（濃度５×１０１７ｃｍ−３程度のｎ型不純物領域２９が充満されている。）
【００４５】
図３０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、開孔部に露出している部分のＳｉ層７を異方性ドライエッチングする。この際ｎ型不純物領域２９はｎ型ドレイン領域１３となる。ｎ型ドレイン領域１３とｎ＋型ソース領域１１の端部はシリコン基板１の主面に垂直な平面を有し、相対して形成される。（ソース領域部にはｎ型ソース領域１２は形成されない。）
【００４６】
図３１（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したドレイン領域部のＳｉ層７とソース領域部のＳｉ層６との側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長する。
【００４７】
次いで第１の実施例に示される図１９〜図２４及び図１の工程をおこない、本願発明のＣＲＥＣＥＳ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタを完成する。
（完成図、図２７（チャネル長方向））
【実施例５】
【００４８】
図３２は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、８〜１１、１４〜２２は図１と同じ物を示している。
同図においては、第２の半導体層７が設けられていないこと、ｎ＋型ソース領域１１とｎ＋型ドレイン領域１４が高濃度の燐（傾斜接合からなるｎ＋型ドレイン領域の形成が可能で、電界集中が起こりにくく、ホットエレクトロン効果に対する耐性が強い）により形成されていること及びｎ型ソース領域１２とｎ型ドレイン領域１３が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、若干チャネル長は短くなりがちであるが、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるため、微細化及び製造プロセスの簡略化が可能である。
【００４９】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、単一チャネル（ＮチャネルあるいはＰチャネル）のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、ドレイン領域と同じサイズでソース領域を形成しているが、サイドウォール（ＳｉＯ２）が形成されない分の微細化を計ってもよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
【産業上の利用可能性】
【００５０】
本願発明は、特に極めて高速で、高性能且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００５１】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    シリコン窒化膜（Ｓｉ３Ｎ４）
６    ｐ型のエピタキシャルＳｉ層（第１の半導体層、高濃度のソースドレイン領域形成部）
７    ｐ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）
８    ｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
９    ゲート酸化膜（ＳｉＯ２）
１０  包囲型ゲート電極（ＷＳｉ）
１１  ｎ＋型ソース領域
１２  ｎ型ソース領域
１３  ｎ型ドレイン領域
１４  ｎ＋型ドレイン領域
１５  燐珪酸ガラス（ＰＳＧ）膜
１６  シリコン窒化膜（Ｓｉ３Ｎ４）
１７  バリアメタル（ＴｉＮ）
１８  導電プラグ（Ｗ）
１９  層間絶縁膜（ＳｉＯＣ）
２０  バリアメタル（ＴａＮ）
２１  Ｃｕ配線（Ｃｕシード層含む）
２２  バリア絶縁膜（Ｓｉ３Ｎ４）
２３  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４  選択化学気相成長導電膜（Ｗ）
２５  シリコン酸化膜（ＳｉＯ２）
２６  ｎ＋型不純物領域
２７  シリコン酸化膜（ＳｉＯ２）
２８  シリコン窒化膜（Ｓｉ３Ｎ４）
２９  ｎ型不純物領域
３０  ｎ型のエピタキシャルＳｉ層（第１の半導体層、ソースドレイン領域形成部）
３１  ｎ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
３２  ｐ＋型ソース領域
３３  ｐ＋型ドレイン領域
３４  ｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）
３５  ｐ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）
３６  ｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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