(57)【要約】【課題】ＲＣＰシステムと電源装置との間を接続する複数の配線の遅延量の影響を受けずに制御モデルの検証が可能なＲＣＰシステムを提供する。【解決手段】ＲＣＰシステム（１）は、パルスを生成するパルス生成回路（５１〜５５）と、遅延量演算部（３５３）と、オフセット量演算部とを有する。遅延量演算部（３５３）は、複数の配線のそれぞれを介してパルスを電源回路（１０）に出力したときの遅延量を、複数の配線のそれぞれについて演算する。オフセット量演算部（３５４）は、演算された遅延量の最大値と、複数の配線の遅延量との差であるオフセット量を、複数の配線のそれぞれについて演算する。【選択図】図３
2018196192.tif 000002
【特許請求の範囲】
【請求項１】
パルスを生成するパルス生成回路と、
複数の配線のそれぞれを介して前記パルスを電源回路に出力したときの遅延量を、前記複数の配線のそれぞれについて演算する遅延量演算部と、
演算された前記遅延量の最大値と、前記複数の配線の遅延量との差であるオフセット量を、前記複数の配線のそれぞれについて演算するオフセット量演算部と、
を有する、ＲＣＰシステム。
【請求項２】
前記電源回路の出力電圧が目標値に一致するように補償されたＰＷＭ信号を、前記オフセット量遅延させて複数の配線のそれぞれを介して前記電源回路に出力するＰＷＭ信号処理部を更に有する、請求項１に記載のＲＣＰシステム。
【請求項３】
前記パルス生成回路は、前記複数の配線のそれぞれの長さに応じて前記パルスを生成する周期である発振周期が決定される発振回路を含み、
前記遅延量演算部は、前記発振回路の発振周期に基づいて前記遅延量を演算する、請求項１又は２に記載のＲＣＰシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＣＰシステムに関する。
【背景技術】
【０００２】
車両等に搭載されるＥＣＵ(Electronic Control Unit)の制御プログラムの開発手法として、シミュレータプログラムが実装された開発用コンピュータ上で、制御プログラムのソースコードを自動生成する手法が知られている。この手法は、モデルベース開発（Model Based Development、ＭＢＤ)として知られ、制御ロジックをブロック線図等によってグラフィカルに表現した制御モデルの作成、及び制御仕様に対する制御モデル、すなわち制御ロジックの適合性の検証を行う。そして、検証した制御モデルから制御プログラムのソースコードを自動生成する。ＭＢＤを利用することにより、ＥＣＵの制御プログラムの開発が効率的に行えるようになり、開発時間が短縮され、開発コストが低減される。
【０００３】
ＭＢＤでは、自動コード生成を行う前に、制御ロジックが正しく設計されているかを確認する。そのため、制御ロジックを量産用ＭＰＵではなく高性能コンピュータ（計算機）に置き換え、試作の量産エンジン等の動作を確認し、制御モデルの正しさを検証するラピッドコントロールプロトタイピング（Rapid Control Prototyping、ＲＣＰ)が行われる。
【０００４】
ＲＣＰは、コンピュータシミュレーションで確認した制御モデルを、シームレスに高性能な計算機において忠実に再現し、試作の制御対象物を検証するシステムである。ＲＣＰを用いることで、プログラム作成すること無しに制御モデルの検証を行うことができる。
【０００５】
ＲＣＰを車両関連分野以外の分野において適用して、開発の効率化を図ることが提案されている。例えば、計算機と、ＭＰＵと、計算機とＭＰＵとを接続して、計算機とＭＰＵの間でデータをＤＭＡ転送するブリッジとを有するＲＣＰシステムが知られている（例えば、特許文献１を参照）。このようなＲＣＰシステムを利用することで、電源装置の周期ごとの制御を確実に行い、電源装置を制御する制御ロジックを検証することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−６３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＲＣＰシステムによって電源装置の動作を検証するとき、ＲＣＰシステムと電源装置との間は、複数の配線によって接続される。ＲＣＰシステムと電源装置との間を接続する複数の配線は、配線の長さ等に応じた遅延量を有するので、複数の配線の長さが異なるときに、ＲＣＰシステムによって検証された制御モデルから生成された制御プログラムによる動作が所望の動作とずれるおそれがある。
【０００８】
一実施形態では、ＲＣＰシステムと電源装置との間を接続する複数の配線の遅延量の影響を受けずに制御モデルの検証が可能なＲＣＰシステムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
１つの態様では、ＲＣＰシステムは、パルスを生成するパルス生成回路と、遅延量演算部と、オフセット量演算部とを有する。遅延量演算部は、複数の配線のそれぞれを介してパルスを電源回路に出力したときの遅延量を、複数の配線のそれぞれについて演算する。オフセット量演算部は、演算された遅延量の最大値と、複数の配線の遅延量との差であるオフセット量を、複数の配線のそれぞれについて演算する。
【発明の効果】
【００１０】
一実施形態では、ＲＣＰシステムと電源装置との間を接続する複数の配線の遅延量の影響を受けずに制御モデルの正しさを検証することができる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）はデジタル電源装置の回路図であり、（ｂ）は（ａ）に示すデジタル電源装置の制御プログラムを生成するためのデジタル電源ＲＣＰシステムのブロック図である。
【図２】（ａ）はデジタル電源ＲＣＰシステムが有するＰＷＭ信号処理部と、電源装置が有するスイッチとの間の接続関係を示す図であり、（ｂ）はスイッチの動作の一例を示す図である。
【図３】（ａ）は実施形態に係るＲＣＰシステムのブロック図であり、（ｂ）は（ａ）に示すＣＰＵの機能ブロック図である。
【図４】遅延量測定回路と配線及び電源回路との接続関係を示す図である。
【図５】遅延量測定回路の動作を示すタイミングチャートである。
【図６】ＣＰＵによるオフセット量演算処理のフローチャートである。
【図７】（ａ）は遅延量演算部によって演算された遅延量の一例を示す図であり、（ｂ）は（ａ）に示す遅延量からオフセット量演算部によって演算されたオフセット量を示す図である。
【図８】（ａ）は遅延量測定回路の動作シミュレーションを実行したシミュレーションモデルを示す図であり、（ｂ）は（ａ）のシミュレーションモデルを使用して実行されたシミュレーション結果を示す第１の図である。
【図９】（ａ）は図８（ａ）のシミュレーションモデルを使用して実行されたシミュレーション結果を示す第２の図であり、（ｂ）は（ａ）に示すシミュレーション結果における配線長と遅延量との関係を示す図である。
【発明を実施するための形態】
【００１２】
以下図面を参照して、実施形態に係るＲＣＰシステムについて説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
【００１３】
（実施形態に係るＲＣＰシステムに関連するＲＣＰシステム）
実施形態に係るＲＣＰシステムについて説明する前に、実施形態に係るＲＣＰシステムに関連するＲＣＰシステムについて説明する。
【００１４】
図１（ａ）はデジタル電源装置の回路図であり、図１（ｂ）は図１（ａ）に示すデジタル電源装置の制御プログラムを生成するためのデジタル電源ＲＣＰシステムのブロック図である。
【００１５】
デジタル電源装置９００は、直流電源９０１と、ＤＣ−ＤＣ変換回路９０２と、負荷９０３を有する。直流電源９０１は、例えば、一次電池であり、所定の直流電圧をＤＣ−ＤＣ変換回路９０２に供給する。ＤＣ−ＤＣ変換回路９０２は、ゲートドライバ９０４と、一例ではマイクロプロセッサである制御回路９０５と、制御回路９０５から入力される制御信号であるパルス幅変調（Pulse Width Modulation、ＰＷＭ）信号に応じて、ＭＯＳＦＥＴであるスイッチＳ１〜Ｓ６とを有し、スイッチＳ１〜Ｓ６をオンオフして直流電源９０１から供給される直流電圧をＤＣ−ＤＣ変換して負荷９０３に出力する。ＰＷＭ信号の周波数は、例えば１００ｋＨｚであり、ＰＷＭ信号に含まれるパルスのパルス幅は５μｓ程度である。ＤＣ−ＤＣ変換回路９０２の構成及び機能は、広く知られているので、ここでは詳細な説明は省略する。
【００１６】
負荷９０３は、例えば、抵抗であり、ＤＣ−ＤＣ変換回路９０２の出力端子に接続される。ゲートドライバ９０４は、制御回路９０５から入力されるＰＷＭ信号をスイッチＳ１〜Ｓ６のそれぞれに出力すると共に、ＤＣ−ＤＣ変換回路９０２の出力電圧及び供給電流を示す検出信号を制御回路９０５に出力する。
【００１７】
制御回路９０５は、所定の制御プログラムに基づいて、ＤＣ−ＤＣ変換回路９０２の出力電圧に応じたＰＷＭ信号をＳ１〜Ｓ６に出力する。制御回路９０５は、制御プログラムに基づいて、ＤＣ−ＤＣ変換回路９０２の出力電圧が所定の電圧になるように、ＤＣ−ＤＣ変換回路９０２の出力電圧をフィードバック制御する。制御回路９０５を動作させる制御プログラムは、ＲＣＰで検証された結果に基づき自動コード生成によって生成される。
【００１８】
デジタル電源ＲＣＰシステム９１０は、電源装置９１１と、ＲＣＰシステム９１２とを有する。電源装置９１１は、制御回路９０５を有さず、制御信号が伝送される制御配線９１３及び検出信号が伝送される検出配線９１４を介してＲＣＰシステム９１２と接続されることがデジタル電源装置９００と相違する。電源装置９１１の構成要素の構成及び機能は、同一符号が付されたデジタル電源装置９００の構成要素の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【００１９】
ＲＣＰシステム９１２は、パーソナルコンピュータ（Personal Computer、ＰＣ）９２１と、ＣＰＵ９２２と、ＰＷＭ信号処理部９２３と、Ａ／Ｄ変換器９２４とを有する。ＰＣ９２１は、ＭＡＴＬＡＢ（登録商標）／Ｓｉｍｕｌｉｎｋによりシミュレーションモデル９２６を作成し、シミュレーションモデル９２６を実行形式データ９２７に変換し、変換した実行形式データ９２７をＣＰＵ９２２にダウンロードする。
【００２０】
ＣＰＵ９２２、ＰＷＭ信号処理部９２３及びＡ／Ｄ変換器９２４は、検出信号をＡＤ変換してＡＤ値を生成し、目標値とＡＤ値の差を演算し、演算した差に応じた補償値データからＰＷＭ信号を生成して電源装置９１１に出力するＲＣＰ装置を形成する。
【００２１】
ＣＰＵ９２２は、演算処理部に加えて記憶部、及びインタフェース部等の通常のＰＣアーキテクチャと同様な要素を有する。ＣＰＵ９２２は、ＰＣ９２１からダウンロードされた実行形式データ９２７に基づいて、Ａ／Ｄ変換器９２４から入力されるＡＤ値と目標値との差に応じた補償値データを生成し、生成した補償値データをＰＷＭ信号処理部９２３に出力する。
【００２２】
ＰＷＭ信号処理部９２３は、ＣＰＵ９２２から入力される補償値データからＰＷＭ信号を生成し、生成したＰＷＭ信号を電源装置９１１に出力する。Ａ／Ｄ変換器９２４は、電源装置９１１から入力される検出信号をＡＤ変換してＡＤ値を生成し、生成したＡＤ値を示すＡＤ値信号をＣＰＵ９２２に出力する。ＣＰＵ９２２と、ＰＷＭ信号処理部９２３及びＡ／Ｄ変換器９２４が送受信する信号は、例えば特許文献１に記載されるようにブリッジを介して送受信されてもよい。
【００２３】
ＲＣＰシステム９１２は、ＰＣ９２１の代わりに、ＣＰＵ９２２、ＰＷＭ信号処理部９２３及びＡ／Ｄ変換器９２４によって形成されるＲＣＰ装置を使用することで、高速動作が可能になり、電源装置を制御する制御モデルの適合性の検証が実行可能になる。
【００２４】
しかしながら、デジタル電源ＲＣＰシステム９１０では、スイッチＳ１〜Ｓ６を制御するＰＷＭ信号は、制御配線９１３を介してデジタル電源ＲＣＰシステム９１０から伝送されるため、制御配線９１３に含まれる配線の遅延量の影響を受けるおそれがある。
【００２５】
図２（ａ）はデジタル電源ＲＣＰシステム９１０が有するＰＷＭ信号処理部９２３と、電源装置９１１が有するスイッチＳ１〜Ｓ６との間の接続関係を示す図であり、図２（ｂ）はスイッチＳ１〜Ｓ６の動作の一例を示す図である。図２（ｂ）において、矢印Ａ〜Ｄは、ＰＷＭ信号処理部９２３からＰＷＭ信号が出力されるタイミングを示す。
【００２６】
ＰＷＭ信号処理部９２３とスイッチＳ１〜Ｓ６のそれぞれを駆動するゲートドライバ９０４との間は、制御配線９１３に含まれる６つの配線によって接続される。ＰＷＭ信号処理部９２３とゲートドライバ９０４との間を接続する配線の配線長は、同一であることが望ましいが、実際には相違する。ＰＷＭ信号処理部９２３とゲートドライバ９０４との間を接続する配線の配線長が相違することで、シミュレーションの制御特性と制御回路９０５によって実際にスイッチＳ１〜Ｓ６を制御するときの制御特性との間にずれが発生するおそれがある。例えば、ＰＷＭ信号の周波数が１００ｋＨｚ程度であるとき、１ｎｓ以下の精度でパルス幅を制御することが望ましいため、ＰＷＭ信号処理部９２３とゲートドライバ９０４との間を接続する配線の配線長が制御に影響を与えるおそれがある。また、制御回路９０５によって実際にスイッチＳ１〜Ｓ６を制御するときに、例えばスイッチＳ１とスイッチＳ２とが同時にオンすると、スイッチＳ１及びスイッチＳ２を介して直流電源９０１の正電極と負電極との間に貫通電流が発生するおそれがある。さらに、貫通電流の発生を防止するためのデッドタイムを設定するときに、ＲＣＰシステム９１２において設定したデッドタイムと制御回路９０５によって実際にスイッチＳ１〜Ｓ６を制御するときのデッドタイムとの間にずれが発生するおそれがある。
【００２７】
（実施形態に係るＲＣＰシステムの概要）
実施形態に係るＲＣＰシステムは、複数の配線のそれぞれを介してパルスを電源回路に送信したときの複数の配線のそれぞれの遅延量を、複数の配線のそれぞれについて演算する。実施形態に係るＲＣＰシステムは、演算された遅延量の最大値と、複数の配線の遅延量との差であるオフセット量を複数の配線のそれぞれについて演算する。実施形態に係るＲＣＰシステムでは、ＲＣＰ装置は、電源回路の出力信号に対応する電圧が目標値に一致するように補償されたＰＷＭ信号を、複数の配線を介して複数の配線に対応するオフセット量遅延させて電源回路に出力する。実施形態に係るＲＣＰシステムは、ＰＷＭ信号をオフセット量遅延させて電源回路に出力することで、ＲＣＰシステムと電源装置との間を接続する複数の配線の遅延量の影響を受けずに制御モデルの正しさを検証することができる。
【００２８】
（実施形態に係るＲＣＰシステムの構成及び機能）
図３（ａ）は実施形態に係るＲＣＰシステムのブロック図であり、図３（ｂ）は図３（ａ）に示すＣＰＵの機能ブロック図である。
【００２９】
ＲＣＰシステム１は、電源回路１０と、ＰＣ２０と、ＲＣＰ装置３０とする。電源回路１０は、直流電源１１と、ＤＣ−ＤＣ変換回路１２と、負荷１３と、ゲートドライバ１４とを有する。直流電源１１〜ゲートドライバ１４の構成及び機能は、直流電源９０１〜ゲートドライバ９０４の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【００３０】
ＰＣ２０は、ＭＡＴＬＡＢ（登録商標）／Ｓｉｍｕｌｉｎｋによりシミュレーションモデル２１を作成し、シミュレーションモデル９２６を実行形式データ２２に変換し、変換した実行形式データ２２をＲＣＰ装置３０にダウンロードする。
【００３１】
ＲＣＰ装置３０は、ＰＷＭ信号処理部３１と、Ａ／Ｄ変換器３２と、選択回路３３と、遅延量測定回路３４と、ＣＰＵ３５とを有する。ＰＷＭ信号処理部３１及びＡ／Ｄ変換器３２の構成及び機能は、ＰＷＭ信号処理部９２３及びＡ／Ｄ変換器９２４の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【００３２】
選択回路３３は、ＣＰＵ３５からの指示に基づいて、ＰＷＭ信号処理部３１から入力される信号、及び遅延量測定回路３４から入力される信号の何れか一方を選択してゲートドライバ１４を介してスイッチＳ１〜Ｓ６のそれぞれに出力する。
【００３３】
遅延量測定回路３４は、ＣＰＵ３５からの指示に基づいて制御配線４０に含まれる６つの配線のそれぞれを介してパルスを電源回路に送信したときの複数の配線のそれぞれの遅延量を、配線毎に測定するための信号を出力する。
【００３４】
図４は、遅延量測定回路３４と制御配線４０及び電源回路１０との接続関係を示す図である。図４において、説明を簡単にするために選択回路３３は省略している。
【００３５】
遅延量測定回路３４は、加算器５１と、バッファ５２と、コンパレータ５３と、第１ワンショットパルス回路５４と、第２ワンショットパルス回路５５と、非同期カウンタ５６と、カウンタ５７とを有する。加算器５１〜第２ワンショットパルス回路５５は、制御配線４０に含まれる複数の配線のそれぞれの長さに応じて発振周期が決定される自励発振回路を形成する。加算器５１〜第２ワンショットパルス回路５５によって形成される自励発振回路は、パルスを生成するパルス生成回路の一例である。
【００３６】
加算器５１は、遅延量測定動作を開始するときに、ＣＰＵ３５から入力されるした―とをバッファ５２に出力すると共に、遅延量測定動作中に第２ワンショットパルス回路５５から入力されるワンショットパルスをバッファ５２に出力する。
【００３７】
バッファ５２は、加算器５１を介して入力されるワンショットパルスを制御配線４０に含まれるＳ１〜Ｓ６への６つの配線のそれぞれに出力する。加算器５１がワンショットパルスを制御配線４０に含まれる配線にワンショットパルスを出力すると、ワンショットパルスが、寄生容量等を有するゲートドライバ１４の入力端子で反射することに応じて反射電流がグランド配線に流れる。
【００３８】
コンパレータ５３は、負の反射電流がグランド配線に流れることで、グランドレベルが所定のしきい値電圧より高くなったことに応じて、パルスを第１ワンショットパルス回路５４に出力する。
【００３９】
第１ワンショットパルス回路５４及び第２ワンショットパルス回路５５は、単安定マルチバイブレータ及びワンショットマルチバイブレータとも称される回路である。第１ワンショットパルス回路５４は、コンパレータ５３から出力されるパルスの立上がりエッジに応じて、所定幅の第１ワンショットパルスを生成する。第２ワンショットパルス回路５５は、第１ワンショットパルス回路５４から出力される第１ワンショットパルスの立下りエッジに応じて所定のパルス幅を有する第２ワンショットパルスを生成して、加算器５１及び非同期カウンタ５６に出力する。また、第２ワンショットパルス回路５５は、発振停止信号の入力に応じて、リセットされる。
【００４０】
第１ワンショットパルス回路５４及び第２ワンショットパルス回路５５は、単安定マルチバイブレータを形成するための専用ＩＣを使用して形成されてもよく、コンパレータと抵抗、コンデンサ及びダイオードを組み合わせて形成されてもよい。単安定マルチバイブレータの構成は、広く知られているので、ここでは詳細な説明は省略する。
【００４１】
第１ワンショットパルス回路５４が生成する第１ワンショットパルス及び第２ワンショットパルス回路５５が生成する第２ワンショットパルスのそれぞれのパルス幅は、ＣＰＵ３５から入力されるシステムクロックＣＬＫの周期の半分になるように設定される。すなわち、第１ワンショットパルスのパルス幅と第２ワンショットパルスのパルス幅を加算するとシステムクロックＣＬＫの周期と一致するように調整されている。
【００４２】
非同期カウンタ５６及びカウンタ５７は、リセット機能を有するカウンタ回路である。非同期カウンタ５６は、第２ワンショットパルスの立上がりエッジの数をカウントして、カウント数Ｎｄを示す非同期カウント信号をＣＰＵ３５に出力する。カウンタ５７は、ＣＰＵ１５から入力されるシステムクロックの立上がりエッジの数をカウントして、カウント数Ｎｃｋを示す基準カウント信号をＣＰＵ３５に出力する。カウンタ回路の構成は、広く知られているので、ここでは詳細な説明は省略する。
【００４３】
図５は、遅延量測定回路３４の動作を示すタイミングチャートである。波形５０１は、図４において（Ａ）で示されるＣＰＵ３５から加算器５１、非同期カウンタ５６及びカウンタ５７に入力されるスタート信号を示す。波形５０２は、図４において（Ｂ）で示されるＣＰＵ３５からカウンタ５７に入力されるシステムクロックＣＬＫを示す。波形５０３は、図４において（Ｃ）で示される加算器５１から制御配線４０に出力される遅延測定信号を示す。波形５０４は、図４において（Ｄ）で示されるグランド配線に流れる電流値を示す。波形５０５は、図４において（Ｅ）で示されるコンパレータ５３から第１ワンショットパルス回路５４に出力されるパルスを示す。波形５０６は、図４において（Ｆ）で示される第１ワンショットパルス回路５４から第２ワンショットパルス回路５５に出力される第１ワンショットパルスを示す。波形５０７は、図４において（Ｇ）で示される第２ワンショットパルス回路５５から加算器５１及び非同期カウンタ５６に出力される第２ワンショットパルスを示す。
【００４４】
まず、時間ｔ１において、ＣＰＵ３５は、所定のパルス幅を有するスタート信号を加算器５１、非同期カウンタ５６及びカウンタ５７に出力する。非同期カウンタ５６及びカウンタ５７は、スタート信号が入力されることに応じてリセットされる。
【００４５】
加算器５１は、入力されたスタート信号をバッファ５２を介して制御配線４０に出力する。スタート信号の立上がりエッジに応じてグランドに正の電流値が流れると共に、時間ｔ２において、スタート信号の立下がりエッジに応じてグランドに負の電流値が流れる。グランドに流れる正の電流値は、スタート信号の立上がりエッジから制御配線４０の往復の経路の距離に応じた遅延量Ｔｄだけ遅延して流れる。また、グランドに流れる負の電流値は、スタート信号の立下がりエッジから制御配線４０の往復の経路の距離に応じた遅延量Ｔｄだけ遅延して流れる。
【００４６】
コンパレータ５３は、グランドに負の電流値が流れることに応じて、パルスを第１ワンショットパルス回路５４に出力する。第１ワンショットパルス回路５４は、パルスの立上がりエッジに応じて、第１ワンショットパルスを第２ワンショットパルス回路５５に出力する。時間ｔ３において、第２ワンショットパルス回路５５は、第１ワンショットパルスの立下がりエッジに応じて、第２ワンショットパルスを加算器５１及び非同期カウンタ５６に出力する。
【００４７】
加算器５１は、第２ワンショットパルス回路５５から入力された第２ワンショットパルスをバッファ５２を介して制御配線４０に出力する。以降、加算器５１〜第２ワンショットパルス回路５５により形成される自励発振回路は、１周期当たり制御配線４０の往復の経路の距離に応じた遅延量Ｔｄだけ第１ワンショットパルスをシステムクロックＣＬＫより遅延させながら、発振動作を続ける。例えば、Ｎ周期目には、加算器５１〜第２ワンショットパルス回路５５により形成される自励発振回路は、第１ワンショットパルスをＴｄ×ＮだけシステムクロックＣＬＫより遅延させて出力する。
【００４８】
非同期カウンタ５６は、１周期当たり遅延量ＴｄだけシステムクロックＣＬＫより遅延された第２ワンショットパルスの数をカウントする。一方、カウンタ５７は、システムクロックの数をカウントする。第１ワンショットパルスのパルス幅と第２ワンショットパルスのパルス幅を加算するとシステムクロックＣＬＫの周期と一致するように調整されているので、非同期カウンタ５６及びカウンタ５７がカウントするパルス数の差は、遅延量Ｔｄに依存する。
【００４９】
第２ワンショットパルス回路５５に発振停止信号が入力されると、加算器５１〜第２ワンショットパルス回路５５により形成される自励発振回路は、発振動作を停止する。
【００５０】
ＣＰＵ３５は、一又は複数個のプロセッサ及びその周辺回路を有する。ＣＰＵ３５は、ＲＣＰ装置３０の全体的な動作を統括的に制御するものである。ＣＰＵ３５は、メモリに記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、ＣＰＵ３５は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００５１】
ＣＰＵ３５は、演算処理部に加えて記憶部、及びインタフェース部等の通常のＰＣアーキテクチャと同様な要素を有する。ＣＰＵ３５は、ＰＣ２０からダウンロードされた実行形式データ２２に基づいて、Ａ／Ｄ変換器３２から入力されるＡＤ値と目標値との差に応じた補償値データを生成し、生成した補償値データをＰＷＭ信号処理部３１に出力するＲＣＰ処理を実行する。
【００５２】
また、ＣＰＵ３５は、ＲＣＰ処理に加えて、６つの配線を介してパルスを電源回路に送信したときの６つの配線のそれぞれの遅延量を演算し、演算された遅延量の最大値と配線の遅延量との差であるオフセット量を演算するオフセット量演算処理を実行する。
【００５３】
このような処理を実行するために、ＣＰＵ３５は、測定処理指示部３５１と、カウント数取得部３５２と、遅延量演算部３５３と、オフセット量演算部３５４と、ＲＣＰ処理実行部３５５とを有する。これらの各部は、ＣＰＵ３５が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとしてＲＣＰ装置３０に実装されてもよい。
【００５４】
図６は、ＣＰＵ３５によるオフセット量演算処理のフローチャートである。
【００５５】
まず、測定処理指示部３５１は、遅延量測定回路３４から入力される信号を選択する選択指示信号を選択回路３３に出力すると共に、スタート信号を加算器５１に出力する（Ｓ１０１）。例えば、測定処理指示部３５１は、遅延量測定回路３４から入力される信号を選択してスイッチＳ１に出力する選択指示信号を選択回路３３に出力する。スタート信号は、加算器５１及びゲートドライバ１４を介してスイッチＳ１に出力される。
【００５６】
次いで、測定処理指示部３５１は、所定の測定時間が経過したときに、発振停止信号を第２ワンショットパルス回路５５に出力する（Ｓ１０２）。測定処理指示部３５１がスタート信号を出力してから発振停止信号を停止するまの測定時間の間に、遅延量測定回路３４は、第２ワンショットパルス及びシステムクロックＣＬＫの数をカウントし、カウントしたカウント数Ｎｄ及びＮｃｋを記憶する。
【００５７】
次いで、カウント数取得部３５２は、遅延量測定回路３４から測定時間にカウントしたカウント数Ｎｄ及びＮｃｋを取得し（Ｓ１０３）、取得したカウント数を選択回路３３によって選択された配線と関連付けて不図示のメモリに記憶する。
【００５８】
次いで、測定処理指示部３５１は、スイッチＳ１〜Ｓ６の全てに接続される配線について測定処理が終了したか否かを判定する（Ｓ１０４）。測定処理指示部３５１によってスイッチＳ１〜Ｓ６の全てに接続される配線について測定処理が終了していないと判定される（Ｓ１０４−ＮＯ）と、処理は、Ｓ１０１に戻る。以降、測定処理指示部３５１は、選択回路３３の接続関係を切り換えて、スイッチＳ１〜Ｓ６の全てに接続される配線について測定処理が終了したと判定する（Ｓ１０４−ＹＥＳ）まで、Ｓ１０１〜Ｓ１０４の処理を繰り返す。
【００５９】
全ての配線について測定処理が終了したと判定される（Ｓ１０４−ＹＥＳ）と、遅延量演算部３５３は、６つの配線のそれぞれを介して第２ワンショットパルスを電源回路に送信したときの遅延量を、６つの配線のそれぞれついて演算する（Ｓ１０５）。具体的には、遅延量演算部３５３は、以下の式（１）を使用して遅延量delayを演算する。
【００６０】
【数１】
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【００６１】
ここで、遅延量delayは、図５を参照して説明された「制御配線４０の往復の経路の距離に応じた遅延量Ｔｄ」の半分の値である。また、ＴはシステムクロックＣＬＫの周期を示し、Ｎｄは非同期カウンタ５６がカウントしたカウント数を示し、Ｎｃｋはカウンタ５７がカウントしたカウント数を示す。遅延量演算部３５３は、スイッチＳ１〜Ｓ６のそれぞれに接続する配線について、式（１）を使用して遅延量を演算する。遅延量演算部３５３は、式（１）を使用して遅延量を演算するので、自励発振回路の発振周期に基づいて遅延量を演算することになる。
【００６２】
次いで、オフセット量演算部３５４は、遅延量演算部３５３によって演算された遅延量の最大値と、６つの配線の遅延量との差であるオフセット量を、複数の配線のそれぞれについて演算し（Ｓ１０６）、演算したオフセット量をメモリに記憶する。
【００６３】
図７（ａ）は遅延量演算部３５３によって演算された遅延量の一例を示す図であり、図７（ｂ）は図７（ａ）に示す遅延量からオフセット量演算部３５４によって演算されたオフセット量を示す図である。図７（ａ）において、横軸は遅延量を示し、それぞれの配線の遅延量は、実線矩形の長手方向で示される。図７（ｂ）において、横軸はオフセット量を示し、それぞれの配線のオフセット量は実線矩形の長手方向で示され、それぞれの配線の遅延量は破線矩形の長手方向で示される。
【００６４】
図７（ａ）に示す例では、スイッチＳ６に接続される配線の遅延量が一番大きく、スイッチＳ１、スイッチＳ２、スイッチＳ３、スイッチＳ５及びスイッチＳ４に接続される配線の順に遅延量が小さくなる。
【００６５】
図７（ｂ）に示すように、スイッチＳ１〜Ｓ５のそれぞれに接続される配線のオフセット量は、最大値になるＳ６に接続される配線の遅延量とそれぞれの遅延量との差として演算される。
【００６６】
ＲＣＰ処理実行部３５５は、ＰＷＭ信号処理部３１がＰＷＭ信号を、スイッチＳ１〜Ｓ６のそれぞれに接続される配線に応じてオフセット量遅延させて電源回路１０に出力して、ＲＣＰ処理を実行する。ＲＣＰ処理実行部３５５は、ＰＷＭ信号処理部３１が電源回路１０の出力電圧が目標値に一致するように補償されたＰＷＭ信号を出力するような補償値データをＰＷＭ信号処理部３１に出力する。
【００６７】
（実施形態に係るＲＣＰシステムの作用効果）
実施形態に係るＲＣＰシステムは、ＲＣＰ装置と電源回路との間を接続する複数の配線の遅延量から演算されたオフセット量だけ遅延させた信号を使用してＲＣＰ処理を実行するので、配線の遅延量の影響を受けずに制御モデルの正しさが検証可能になる。
【００６８】
また、実施形態に係るＲＣＰシステムは、複数の配線のそれぞれの長さに応じて発振回路の発振周期に基づいて遅延量を演算することで、簡易な回路構成で精度よく配線の遅延量を演算できる。
【００６９】
図８（ａ）は遅延量測定回路３４の動作シミュレーションを実行したシミュレーションモデルを示す図であり、図８（ｂ）は図８（ａ）のシミュレーションモデルを使用して実行されたシミュレーション結果を示す第１の図である。図８（ｂ）において、波形５０１〜５０７は、同一符号が付された図５の波形と同様なので、ここでは詳細な説明は省略する。
【００７０】
図８に示す例では、シミュレーションは、伝送線路モデルで示される配線の配線長を１００ｍｍ〜５００ｍｍまで変更して実行された。図８（ｂ）に示すように、配線長を変化させることに応じてパルスの周期が変更されることが確認された。
【００７１】
図９（ａ）は図８（ａ）のシミュレーションモデルを使用して実行されたシミュレーション結果を示す第２の図であり、図９（ｂ）は図９（ａ）に示すシミュレーション結果における配線長と遅延量との関係を示す図である。図９（ｂ）において、横軸は配線長を示し、縦軸はシミュレーションモデルを使用して演算された遅延量を示す。
【００７２】
図９（ａ）は、システムクロックＣＬＫの周波数が１０ＭＨｚであり且つ測定時間は１ｍｓであるときのシミュレーション結果をに示す。したがって、式（１）におけるシステムクロックＣＬＫの周期Ｔは１００ｎｓであり、カウント数Ｎｃｋは１００００である。
【００７３】
実施形態に係る遅延量測定回路は、配線の遅延量がシステムクロックＣＬＫのカウント数と、内部に形成される自励発振回路が生成するパルスのカウント数との差として積算されるので、式（１）に示す簡便な演算式により配線の遅延量を演算可能である。
【００７４】
また、実施形態に係る遅延量測定回路では、演算に使用するカウント数は、測定時間を増加させることで容易に増加可能であるので、システムクロックＣＬＫが低速の場合でも高精度に遅延量を演算することができる。
【００７５】
（実施形態に係るＲＣＰシステムの変形例）
ＲＣＰシステム１では、ＲＣＰ処理を実行する対象機器は電源回路であるが、実施形態に係るＲＣＰシステムでは、ＲＣＰ処理を実行する対象機器は電源回路以外の機器であってもよい。例えば、実施形態に係るＲＣＰシステムでは、ＲＣＰ処理を実行する対象機器は、車両等に搭載されるＥＣＵであってもよい。
【００７６】
また、ＲＣＰシステム１において、電源回路１０は、６つのスイッチＳ１〜Ｓ６を有するが、実施形態に係るＲＣＰシステムでは、電源回路は、４つ又は１２個等の６つ以外の数のスイッチを含んでもよい。
【符号の説明】
【００７７】
１    ＲＣＰシステム
１０    電源回路
２０    パーソナルコンピュータ（ＰＣ）
３０    ＲＣＰ装置
３１    ＰＷＭ信号処理部
３２    Ａ／Ｄ変換器
３３    選択回路
３４    遅延量測定回路
３５    ＣＰＵ
３５１    測定処理指示部
３５２    カウント数取得部
３５３    遅延量演算部
３５４    オフセット量演算部
３５５    ＲＣＰ処理実行部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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