(57)【要約】【課題】本発明は、半導体デバイスおよびその製造方法を開示している。【解決手段】前記デバイスは、基板と、基板上に位置する半導体層と、前記半導体層上に位置するソース、ドレイン、および、ソースとドレインとの間に位置するゲートと、ゲートとドレインとの間の半導体層上に位置する溝と、ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含み、前記半導体層上に位置するソースフィールドプレートと、を含む。本発明によれば、溝とソースフィールドプレートとの間の重ね合わせ誤差を除去することができ、生産コストを節約するとともに、寄生ゲート−ソース容量および寄生抵抗を減少させる。【選択図】図２ａ
2018107462.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板と、
前記基板上に位置する半導体層と、
前記半導体層上に位置するソース、ドレイン、および、ソースとドレインとの間に位置するゲートと、
ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含み、かつ前記半導体層上に位置し、前記第２中間部分が溝に位置して前記溝の底部を直接覆う、ソースフィールドプレートと、を含み、
前記ソースフィールドプレートは、開始部分、第２中間部分及び尾部が一体に形成されることを特徴とする半導体デバイス。
【請求項２】
前記ソースフィールドプレートと前記半導体層との間の最大高度差は、０．５μｍ〜５μｍである、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記半導体層上に位置する誘電体層をさらに含み、前記第２中間部分が前記誘電体層上を覆う、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記誘電体層上に溝を有し、前記第２中間部分が溝内に位置する、ことを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記半導体層上に位置する誘電体層をさらに含み、かつ前記誘電体層を貫通して、前記半導体層内まで延びる溝が設けられ、前記第２中間部分が溝内に位置する、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記尾部の長さが０μｍ〜５μｍである、ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体デバイス。
【請求項７】
前記溝の側壁は、垂直面、斜面或いは曲面のいずれか一つ、又は、それらの組み合わせである請求項１乃至５のいずれか一つに記載の半導体デバイス。
【請求項８】
前記誘電体層は、少なくとも１層である、請求項３乃至５のいずれか一つに記載の半導体デバイス。
【請求項９】
前記第１中間部分は、少なくとも２つのブリッジ構造を含み、いずれか１つの前記ブリッジ構造の一端が前記ソースと電気的に接続され、他端が前記溝内に接続される、請求項１に記載の半導体デバイス。
【請求項１０】
前記半導体層は、基板上に位置する核形成層と、核形成層上に位置するバッファ層と、バッファ層上に位置するチャネル層と、チャネル層上に位置するバリア層と、を含み、ここで、前記チャネル層および前記バリア層は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガスが形成され、前記ソースおよび前記ドレインは、それぞれ二次元電子ガスに接触する、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記基板は、窒化ガリウム、窒化アルミニウムガリウム、インジウム窒化ガリウム、窒化アルミニウムインジウムガリウム、リン化インジウム、ヒ化ガリウム、炭化ケイ素、ダイヤモンド、サファイア、ゲルマニウム、シリコンのうちの１つまたは複数の組み合わせであり、
前記半導体層は、ＩＩＩ‐∨族化合物に基づく半導体材料を含む、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項１２】
前記誘電体層上には、ゲートフィールドプレート、ドレインフィールドプレート、およびフローティングフィールドプレートのうちのいずれか１つまたは任意の複数の組み合わせをさらに含む、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１３】
半導体デバイスの製造方法であって、
基板上に半導体層を形成し、
前記半導体層上に、ソース、ドレイン、および、ソースとドレインとの間に位置するゲートを形成し、
ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含み、前記第２中間部分が溝に位置して前記溝の底部を直接覆うソースフィールドプレートを、空気ブリッジ金属プロセスによって形成する、
ことを含み、
上記の過程において、前記開始部分、前記第２中間部分及び前記尾部を一体に形成させることを特徴とする方法。
【請求項１４】
空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって、前記半導体層上に溝を形成し、前記第２中間部分が前記溝内を直接覆うようにし、或いは、
空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって、前記誘電体層上に溝を形成し、前記第２中間部分が前記溝内を直接覆うようにし、或いは、
前記半導体層上に誘電体層を形成し、前記第２中間部分が前記誘電体層上を覆うようにする
ことをさらに含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記空気ブリッジ金属プロセスは、金属電子ビーム蒸着プロセス、金属スパッタリングプロセス及び金属電気めっきプロセスのうちの１つまたはそれらの組み合わせを含む、ことを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術分野に関し、具体的に半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
高いドレイン−ソース電圧で動作する高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）デバイスは、そのゲートのドレイン寄りの側付近の電気力線が非常に密集し、１つの高い電界スパイクが形成することになり、このような局所的な領域の高電界により、非常に大きなゲートリーク電流を引き起こすことが可能であり、ひいては、材料の破壊、デバイスの失効を導き、デバイスの破壊電圧を低減させ、そして、電界スパイクが高いほど、デバイスの耐えることが可能な破壊電圧が小さくなる。また、時間の増加につれて、高電界は、デバイスの表面の誘電体層または半導体材料層の退化、変性を引き起こすことも可能であり、さらに、デバイスの動作の信頼性に影響し、デバイスの寿命を低減させ、ＨＥＭＴデバイスの高温、高電圧、高周波数の優位を充分に発揮することが不可になる。そのため、実際のデバイスの構造設計およびプロセス研究開発では、人々は、いつも、デバイスのゲート付近の強電界を低減するために各種の工夫をすることにより、デバイスの破壊電圧を向上させ、優れた信頼性を得る。
【０００３】
現在広く用いられている方法では、フィールドプレート構造を採用し、即ち、ゲートのドレイン寄りの側にフィールドプレートを置く。フィールドプレートは、通常、ソースまたはゲートと接続され、ゲート−ドレイン領域に付加電位を発生させ、空乏領域の面積を増加させ、空乏領域の耐電圧を向上させる。また、このフィールドプレートは、ゲートのドレイン寄りのエッジにおける密集した電気力線を変調することにより、電気力線の分布をさらに均一にし、ゲートのドレイン寄りのエッジにおける電界を低減させ、ゲートリーク電流を減少させ、デバイスの破壊電圧を向上させる。図１は、従来技術における半導体デバイスの断面模式図である。図１に示すように、この半導体デバイスは、基板１０１と、基板１０１上に順次に積み重ねられた核形成層１０２、バッファ層１０３、チャネル層１０４、およびバリア層１０５と、バリア層１０５上に位置するソース１０６、ドレイン１０７、および、ソース１０６とドレイン１０７との間に位置するゲート１０８と、ゲート１０８とソース１０６およびドレイン１０７との間のバリア層１０５上に位置する第１誘電体層１０９と、ゲート１０８上および第１誘電体層１０９上に位置する第２誘電体層１１０と、第２誘電体層１１０上に位置しソースと接続されるソースフィールドプレート１１１と、を含む。このソースフィールドプレート１１１は、ゲート−ドレイン領域に付加電位を発生させることができ、ゲート１０８のドレイン１０７寄りのエッジ付近の電界スパイクを効果的に抑制することができ、デバイスの破壊電圧およびデバイスの信頼性を向上させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記半導体デバイスでは、ソースフィールドプレート１１１が直接に第２誘電体層１１０上を覆い、大面積のソースフィールドプレート１１１の金属と、その下方のゲート１０８およびチャネルにおける二次元電子ガスとが完全に重なり、寄生ゲート−ソース容量を生じさせ、寄生ゲート−ソース容量が、ソースフィールドプレート１１１とゲート１０８との距離に反比例し、ソースフィールドプレート１１１とゲート１０８との重なり面積に正比例し、その上、誘電体層の誘電率が相対的に大きいので、デバイスの動作中に大きな寄生ゲート−ソース容量Ｃｇｓが生じ、デバイスの周波数特性が悪くなる。また、ソースフィールドプレート１１１は、一般的に、最低電位に接続され、その下方の二次元電子ガスの分布に影響を与えることで、二次元電子ガスがチャネル層内へ広がり、チャネル内の二次元電子ガスの濃度を低減させ、寄生抵抗を生じさせ、デバイスの動作中にオン抵抗が大きくなる。また、誘電体層の厚さによる影響を受け、ソースフィールドプレート１１１が強電界領域から遠く、強電界に対する変調作用が有限である。誘電体層の厚さを薄くすると、ソースフィールドプレート１１１の電界変調効果を改善することができるが、寄生ゲート−ソース容量および寄生抵抗が増大する。誘電体層の厚さを厚くすると、寄生ゲート−ソース容量および寄生抵抗を減少させることができるが、電界変調効果をさらに弱め、厚すぎる誘電体層材料により、プロセスの難しさも増加する。また、誘電体層の厚さは、一般的に、設計・調整を経たものであり、変更しにくい。
【０００５】
１つの改善方法は、空気分離ソースフィールドプレート構造を設計したものである。このソースフィールドプレート構造は、金属のアーチブレース作用を利用して、ゲート、ゲート−ソース領域、および一部のゲート−ドレイン領域の誘電体層の上方に跨り、中間には空気を用いて分離する。ソースフィールドプレートは、ゲート、ゲート−ソース領域、および一部のゲート−ドレイン領域に跨ってから、ゲート−ドレイン領域の誘電体層上を覆い、ゲート−ドレイン領域の電界分布を変調する。この構造は、寄生ゲート−ソース容量および寄生抵抗を大幅に減少させるが、ソースフィールドプレートが強電界領域から遠く、強電界に対する変調作用が有限である問題を解決していない。
【０００６】
もう１つの改善方法は、ゲート−ドレイン間の誘電体層上に溝を刻み、溝ソースフィールドプレートを形成し、溝ソースフィールドプレートが強電界領域に近い特徴を利用して、強電界に対する変調を強化するものである。しかし、溝構造とソースフィールドプレート構造との相対位置は、それぞれ２回のフォトエッチングプロセスによって形成され、溝構造とソースフィールドプレートとの間の重ね合わせ誤差を導入し、設計結果および歩留まりに影響し、生産コストも増加させる。また、溝ソースフィールドプレートがチャネルの二次元電子ガスに近すぎると、寄生ゲート−ソース容量および寄生抵抗を増大させる。
【課題を解決するための手段】
【０００７】
これに鑑みて、本発明は、半導体デバイスおよびその製造方法を提供しており、空気ブリッジのレイアウト構造設計および空気ブリッジのフォトエッチングプロセスによって、デバイスのソース−ドレイン領域の間に２つのフォトレジストのアーチ構造を形成し、デバイスのゲート−ドレイン領域において２つのフォトレジストのアーチ構造の間に一定の間隔をあけ、空気ブリッジ金属プロセスによって、空気ブリッジソースフィールドプレート構造を形成し、ソースフィールドプレートが、ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含む。
【０００８】
本発明のソースフィールドプレートは、従来のフィールドプレート技術に存在する問題を解決している。まず、ソースフィールドプレートの尾部が半導体層に直接に接触しなく、寄生ゲート−ソース容量および寄生抵抗を減少させる。第二に、ソースフィールドプレートの第１中間部分がゲート、ゲート−ソース領域、および一部のゲート−ドレイン領域の半導体層に直接に接触しなく、その間の距離が遠いとともに、誘電率が非常に小さい空気を用いて分離して、寄生ゲート−ソース容量および寄生抵抗をさらに減少させる。第三に、ソースフィールドプレートの第２中間部分が強電界領域から近く、電界変調を効果的に行って、破壊電圧を増大させ、リークを減少させることができる。
【０００９】
上記の目的を達成するために、本発明は、下記の解決手段を採用する。
【００１０】
１つの実施態様として、本発明の実施例は、
基板と、
前記基板上に位置する半導体層と、
前記半導体層上に位置するソース、ドレイン、および、ソースとドレインとの間に位置するゲートと、
ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含み、前記半導体層上に位置するソースフィールドプレートと、を含む半導体デバイスを提供している。
【００１１】
他の実施態様として、本発明の実施例は、
基板上に半導体層を形成し、
前記半導体層上に、ソース、ドレイン、および、ソースとドレインとの間に位置するゲートを形成し、
ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含むソースフィールドプレートを空気ブリッジ金属プロセスによって形成する、ことを含む半導体デバイスの製造方法を提供している。
【発明の効果】
【００１２】
本発明の有益な効果は、以下の通りである。本発明の半導体デバイスおよびその製造方法は、ソースフィールドプレートの尾部が半導体層に直接に接触しなく、寄生ゲート−ソース容量および寄生抵抗を減少させ、また、ソースフィールドプレートの第１中間部分がゲート、ゲート−ソース領域、および一部のゲート−ドレイン領域の半導体層に直接に接触しなく、その間の距離が遠いとともに、誘電率が非常に小さい空気を用いて分離して、寄生ゲート−ソース容量および寄生抵抗をさらに減少させ、ソースフィールドプレートの第２中間部分が強電界領域から近く、電界変調を効果的に行って、破壊電圧を増大させ、リークを減少させることができる。
【図面の簡単な説明】
【００１３】
【図１】従来技術における半導体デバイスの断面模式図である。
【図２ａ】本発明の実施例１で提供された誘電体層を有する半導体デバイスの断面模式図である。
【図２ｂ】本発明の実施例１で提供された誘電体層を有する半導体デバイスの断面模式図である。
【図２ｃ】本発明の実施例１で提供された誘電体層を有する半導体デバイスの断面模式図である。
【図３】本発明の実施例１で提供された半導体デバイスの平面図である。
【図４】本発明の実施例１で提供されたブリッジ構造が円弧形である半導体デバイスの平面図である。
【図５ａ】本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。
【図５ｂ】本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。
【図５ｃ】本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。
【図５ｄ】本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。
【図５ｅ】本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。
【図６】本発明の実施例２で提供された溝の壁が斜面である半導体デバイスの断面模式図である。
【図７】本発明の実施例２で提供された溝の壁が曲面である半導体デバイスの断面模式図である。
【図８】本発明の実施例３で提供された誘電体層が１層である半導体デバイスの断面模式図である。
【図９ａ】本発明の実施例４で提供された誘電体層を有しない半導体デバイスの断面模式図である。
【図９ｂ】本発明の実施例４で提供された誘電体層を有しない半導体デバイスの断面模式図である。
【図１０】本発明の実施例５で提供されたソースフィールドプレートの尾部の長さがゼロである半導体デバイスの断面模式図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の例示的な実施例を詳しく説明することにより、本発明の上記およびその他の特徴およびメリットを当業者にとってさらに明確にする。
【００１５】
以下、図面を参照しながら、具体的な実施形態を通じて、本発明の解決手段をさらに説明する。理解できるものとして、ここで説明する具体的な実施例は、本発明を解釈するためのものにすぎず、本発明に対する限定ではない。なお、説明すべきものとして、説明の便宜上、図面には、本発明に関する全部の構成ではなく、一部の構成のみ示されている。
【００１６】
＜実施例１＞
図２ａ〜図２ｃは、本発明の実施例１で提供された誘電体層を有する半導体デバイスの断面模式図であり、図３は、本発明の実施例１で提供された半導体デバイスの平面図である。図２ａ〜図２ｃに示すように、この半導体デバイスは、基板１１と、基板１１上に位置する半導体層１２と、半導体層１２上に位置するソース１３、ドレイン１４、および、ソース１３とドレイン１４との間に位置するゲート１５と、ソース１３と電気的に接続される開始部分１９１と、半導体層１２との間に空気がある第１中間部分１９２と、ゲート１５とドレイン１４との間の半導体層１２上を覆う第２中間部分１９３と、半導体層１２との間に空気がある尾部１９４と、を順次に含み、半導体層１２上に位置するソースフィールドプレート１９と、を含む。ここで、ソースフィールドプレート１９は、材料が金属材料であり、空気ブリッジ金属プロセスによって形成される。ソースフィールドプレートの金属の具体的な厚さは、設計要求やプロセス能力に応じて定めてもよい。
【００１７】
図２ｂを参照すると、該半導体デバイスは、半導体層１２上に位置する誘電体層をさらに含み、第２中間部分１９３が誘電体層上を覆う。該誘電体層は、少なくとも１層であり、例示的に、本実施例の誘電体層は、第１誘電体層１６と、第２誘電体層１７と、を含む。これに応じて、第２中間部分１９３は、第２誘電体層１７上を覆う。この構成では、デバイスの内部のゲートのドレイン寄りの端における電界があまり強くなく、誘電体層をエッチングする必要がなく、一部のソースフィールドプレートが誘電体層の表面を覆うだけで、電界に対する変調の要求を満足することができる。
【００１８】
さらに、図２ａを参照すると、誘電体層上に溝１８があり、第２中間部分１９３が溝１８内に位置する。例示的に、誘電体層は、第１誘電体層１６と、第２誘電体層１７と、を含み、溝１８は第２誘電体層１７内に位置する。この構成では、第２中間部分１９３が強電界領域から近く、強電界に対する変調効果が良い。
【００１９】
さらに、デバイスの内部のゲートのドレイン寄りの端における電界強度が非常に大きい場合、溝のエッチング深さを深くすることにより、強電界に対する変調効果を図ることができる。図２ｃを参照すると、該半導体デバイスは、半導体層１２上に位置する誘電体層をさらに含み、誘電体層を貫通し半導体層１２内まで延びる溝１８が設けられ、第２中間部分１９３が溝１８内に位置する。この構成では、第２中間部分１９３が強電界領域からさらに近くなり、強電界に対する変調効果がさらに顕著である。
【００２０】
上記誘電体層は、デバイスの表面に対してパッシベーションおよび保護を行うものである。誘電体層の材料は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちのいずれか１つまたは任意の複数の組み合わせを含む。
【００２１】
上記溝１８は、空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって形成されてもよく、その半導体層１２上における位置がソースフィールドプレート１９およびゲート１５に自己整合し、再度溝のフォトエッチングを別個に行うことによる重ね合わせ誤差を避け、歩留まりを向上させ、生産コストを低減させる。
【００２２】
本実施例において、基板１１は、窒化ガリウム、窒化アルミニウムガリウム、インジウム窒化ガリウム、窒化アルミニウムインジウムガリウム、リン化インジウム、ヒ化ガリウム、炭化ケイ素、ダイヤモンド、サファイア、ゲルマニウム、シリコンのうちの１つまたは複数の組み合わせであってもよいし、或いは、ＩＩＩ族窒化物を成長させることが可能ないかなる他の材料であってもよい。
【００２３】
半導体層１２の材料は、ＩＩＩ‐∨族化合物に基づく半導体材料を含んでもよい。具体的に、半導体層１２は、基板１１上に位置する核形成層１２１と、核形成層１２１上に位置するバッファ層１２２と、バッファ層１２２上に位置するチャネル層１２３と、チャネル層１２３上に位置するバリア層１２４と、を含んでもよい。
【００２４】
該核形成層１２１は、その上に位置するヘテロ接合の材料の結晶体品質、表面トポグラフィ、および電気的性質などのパラメータに影響し、基板の材料、およびヘテロ接合構造における半導体材料層との整合の働きをする。
【００２５】
バッファ層１２２は、基板１１に若干の金属イオンが侵入しないように保護することができ、バッファ層１２２上に成長させる必要がある他の半導体材料層を接着することもできるという働きをする。バッファ層１２２の材料は、ＡｌＧａＮ、ＧａＮまたはＡｌＧａＩｎＮなどのＩＩＩ族窒化物材料であってもよい。
【００２６】
バリア層１２４の材料は、ＡｌＧａＮであってもよい。チャネル層１２３およびバリア層１２４は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガス（２ＤＥＧ：Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）チャネルが形成されている（図２ａにおいて点線で示される）。ここで、チャネル層１２３は、２ＤＥＧの運動のチャネルを提供し、バリア層１２４は、バリアの働きをする。
【００２７】
バリア層１２４上に位置するソース１３およびドレイン１４は、それぞれ２ＤＥＧに接触する。ソース１３とドレイン１４との間に位置し、かつバリア層１２４上に位置するゲート１５は、Ｔ型ゲートであってもよい。ゲート１５に適当なバイアスが印加されると、電流は、チャネル層１２３とバリア層１２４との界面間の２ＤＥＧチャネルを介して、ソース１３とドレイン１４との間で流れる。
【００２８】
ここで、溝１８は、空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって形成され、その誘電体層上における位置がソースフィールドプレート１９およびゲート１５に自己整合し、再度溝１８のフォトエッチングを別個に行うことによる重ね合わせ誤差を避け、歩留まりを向上させ、生産コストを低減させる。また、溝１８の領域のソースフィールドプレートの金属ＩＩが強電界領域からさらに近くなり、電界変調を効果的に行って、破壊電圧を増大させ、リークを減少させることができる。
【００２９】
ソースフィールドプレートの第１中間部分１９２は、空気ブリッジ構造であり、ゲート１５、ゲート−ソース領域、および一部のゲート−ドレイン領域の誘電体層に直接に接触しなく、その間の距離が遠いとともに、誘電率が非常に小さい空気を用いて分離して、寄生ゲート−ソース容量および寄生抵抗を減少させる。ソースフィールドプレートの尾部１９４もゲート−ドレイン領域の誘電体層に接触しなく、寄生ゲート−ソース容量および寄生抵抗をさらに減少させる。
【００３０】
さらに、図３に示すように、本発明において、第１中間部分１９２は、少なくとも２つのブリッジ構造を含み、いずれかのブリッジ構造の一端がソース１３と電気的に接続され、他端が溝１８内に接続される。これにより、ソースフィールドプレートの金属とゲート１５および二次元電子ガス導電チャネルとの重なり面積を減少させ、寄生ゲート−ソース容量および寄生抵抗をさらに減少させることができる。ブリッジ構造の数および構成は、具体的な設計やプロセスに応じて定めてもよい。
【００３１】
さらに、図４に示すように、第１中間部分１９２のブリッジ構造は、円弧形構造であってもよい。これにより、ソースフィールドプレートの金属とゲート１５および二次元電子ガス導電チャネルとの重なり面積をさらに減少させ、寄生ゲート−ソース容量および寄生抵抗をさらに減少させることができる。
【００３２】
次に、本発明の上記半導体デバイスを実現する製造方法を詳しく説明する。
【００３３】
図５ａ〜図５ｅは、本発明の実施例１で提供された半導体デバイスの製造方法の各ステップに対応する構成の断面図である。この半導体デバイスの製造方法は、上記半導体デバイスを製造するためのものであり、下記のステップを含む。
ステップＳ１１で、基板１１上に半導体層１２を形成する。
【００３４】
図５ａを参照すると、具体的に、基板１１上に、核形成層１２１と、バッファ層１２２と、チャネル層１２３と、バリア層１２４と、を順次に形成してもよい。ここで、チャネル層１２３およびバリア層１２４は、ヘテロ接合構造を形成し、ヘテロ接合の界面において２ＤＥＧが形成されている。
【００３５】
ステップＳ１２で、半導体層１２上に、ソース１３、ドレイン１４、および、ソース１３とドレイン１４との間に位置するゲート１５を形成する。
【００３６】
図５ｂを参照すると、ソース１３およびドレイン１４は、それぞれ、ヘテロ接合の界面における２ＤＥＧに接触する。ソース１３およびドレイン１４の形成プロセスは、高温焼きなまし法や高濃度ドーピング法やイオン注入法などを含んでもよい。
ステップＳ１３で、空気ブリッジ金属プロセスによって、ソースフィールドプレート１９を形成する。
【００３７】
ここで、ソースフィールドプレート１９は、ソースと電気的に接続される開始部分１９１と、半導体層１２との間に空気がある第１中間部分１９２と、ゲート１５とドレイン１４との間の半導体層１２上を覆う第２中間部分１９３と、半導体層１２との間に空気がある尾部１９４と、を順次に含む。
【００３８】
空気ブリッジ金属プロセスは、金属電子ビーム蒸着プロセスや金属スパッタリングプロセスや金属電気めっきプロセスのうちの１つまたはそれらの組み合わせを含んでもよい。
【００３９】
該方法は、ステップＳ１３を実行する前に、半導体層１２上に誘電体層を形成し、ステップＳ１３で形成された第２中間部分１９３が前記誘電体層上を覆うようにすることをさらに含む。図５ｃを参照すると、本実施例では、誘電体層堆積プロセスによって、ゲート１５とソース１３との間、ゲート１５とドレイン１４との間の半導体層１２上に第１誘電体層１６を、第１誘電体層１６上およびゲート１５上に第２誘電体層１７を、形成してもよい。ここで、誘電体層は、デバイスの表面に対してパッシベーションおよび保護の働きをする。誘電体層の材料は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちのいずれか１つまたは任意の複数の組み合わせを含む。
【００４０】
第１誘電体層１６および第２誘電体層１７の厚さは、半導体デバイスの設計要求に応じて調整してもよい。
【００４１】
さらに、該方法は、ステップＳ１３を実行する前に、空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって、誘電体層上に溝１８を形成し、ステップＳ１３で形成された第２中間部分１９３が溝１８内に位置するようにすることをさらに含む。具体的に、図５ｄを参照すると、まず、空気ブリッジのレイアウト構造設計および空気ブリッジのフォトエッチングプロセスによって、デバイスのソース−ドレイン領域の間に２つのフォトレジストのアーチ構造２１を形成し、デバイスのゲート−ドレイン領域において２つのフォトレジストのアーチ構造２１の間に一定の間隔をあけ、その後、フォトレジストのアーチ構造２１をマスクとして、直接にエッチングプロセスを行って、２つのフォトレジストのアーチ構造２１の間の誘電体層上に溝１８を形成し、エッチングが完了した後、フォトレジストのアーチ構造２１を保留する。該ステップによれば、溝１８の誘電体層上における位置がソースフィールドプレート１９およびゲート１５に自己整合するようにすることができ、溝１８を形成するために再度フォトエッチングを別個に行うことによる重ね合わせ誤差を避け、歩留まりを向上させ、生産コストを低減させる。
【００４２】
溝１８の幅、深さ、および、溝１８とゲート１５との距離などのパラメータは、半導体デバイスの設計要求に応じて調整してもよい。
【００４３】
最後に、ステップＳ１３を実行する。図５ｅを参照すると、具体的に、溝１８を形成した後、フォトエッチングプロセスによって、ソース１３上、ドレイン１４上、およびフォトレジストのアーチ構造２１上にフォトレジスト２２を形成して、ソースフィールドプレート１９の覆う範囲を区画する。具体的な構成は、半導体デバイスの設計要求に応じて調整してもよい。ソースフィールドプレート１９の材料は金属であり、具体的に、金属電子ビーム蒸着プロセスや金属スパッタリングプロセスや金属電気めっきプロセスによって、フォトレジスト２２で覆われていない領域にソースフィールドプレート１９を形成してもよい。ソースフィールドプレートの金属の具体的な厚さは、設計要求やプロセス能力に応じて定めてもよい。該ソースフィールドプレート１９は溝１８を覆う。フォトレジストのアーチ構造２１およびフォトレジスト２２を除去して、溝を有する空気ブリッジソースフィールドプレート１９を形成する。ここで、ソースフィールドプレート１９は、誘電体層から近すぎると、寄生容量および寄生抵抗を増大させ、誘電体層から遠すぎると、空気ブリッジ構造の信頼性に影響する。その具体的な長さ、厚さ、および、誘電体層の表面からの距離は、半導体デバイスの設計要求に応じて調整してもよい。
【００４４】
また、該方法は、ステップＳ１３を実行する前に、半導体層上に誘電体層を形成し、誘電体層を貫通し前記半導体層内まで延びる溝を形成し、第２中間部分が溝内に位置するようにすることを含んでもよい。
【００４５】
好ましくは、本実施例におけるソースフィールドプレート１９と半導体層１２との最大高度差が０．５μｍ〜５μｍである。
好ましくは、ソースフィールドプレートの尾部の長さが０μｍ〜５μｍである。
【００４６】
説明すべきものとして、以上は、特別に設定されたフォトエッチングおよびエッチングプロセス、金属スパッタリングなどのプロセスを用いることを例として、如何にソースフィールドプレートを形成するかを説明しているが、上記ソースフィールドプレートの形成プロセスについて、当業者に公知の他のプロセス方法を用いて形成してもよいということを理解すべきであり、ここで限定しない。
【００４７】
また、半導体デバイスの破壊電圧をさらに向上させるために、誘電体層上には、ゲートフィールドプレート、ドレインフィールドプレート、およびフローティングフィールドプレートのうちのいずれか１つまたは任意の複数の組み合わせを含んでもよい。
【００４８】
本発明の実施例１で提供された半導体デバイスおよびその製造方法は、空気ブリッジのレイアウト構造設計および空気ブリッジのフォトエッチングプロセスによって、デバイスのソース−ドレイン領域の間に２つのフォトレジストのアーチ構造を形成し、デバイスのゲート−ドレイン領域において２つのフォトレジストのアーチ構造の間に一定の間隔をあけ、空気ブリッジ金属プロセスによって、空気ブリッジソースフィールドプレート構造を形成し、ソースフィールドプレートが、ソースと電気的に接続される開始部分と、前記半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、前記半導体層との間に空気がある尾部と、を順次に含む。
【００４９】
本発明のソースフィールドプレートは、従来のフィールドプレート技術に存在する問題を解決している。まず、本発明の溝は、空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって形成され、その半導体層上における位置がソースフィールドプレートおよびゲートに自己整合し、再度溝のフォトエッチングを別個に行うことによる重ね合わせ誤差を避け、歩留まりを向上させ、生産コストを低減させる。第二に、ソースフィールドプレートの第１中間部分がゲート、ゲート−ソース領域、および一部のゲート−ドレイン領域の半導体層に直接に接触しなく、その間の距離が遠いとともに、誘電率が非常に小さい空気を用いて分離して、寄生ゲート−ソース容量および寄生抵抗を減少させる。第三に、ソースフィールドプレートの尾部が半導体層に直接に接触しなく、寄生ゲート−ソース容量および寄生抵抗をさらに減少させる。第四に、溝領域のソースフィールドプレートの金属が強電界領域からさらに近くなり、電界変調を効果的に行って、破壊電圧を増大させ、リークを減少させることができる。
【００５０】
＜実施例２＞
図６は、本発明の実施例２で提供された溝の壁が斜面である半導体デバイスの断面模式図である。本実施例では、上記実施例を基にして改善している。図６に示すように、この半導体デバイスは、基板１１と、基板１１上に位置する半導体層１２と、半導体層１２上に位置するソース１３、ドレイン１４、および、ソース１３とドレイン１４との間に位置するゲート１５と、半導体層１２上に位置する第１誘電体層１６および第２誘電体層１７と、ゲート１５とドレイン１４との間の第２誘電体層１７上に位置し、空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって形成される溝１８と、第２誘電体層１７上に位置し、開始部分１９１がソース１３と電気的に接続され、第１中間部分１９２が空気によって誘電体層と分離され、第２中間部分１９３が溝１８内を覆い、尾部１９４が空気によって誘電体層と分離されるソースフィールドプレート１９と、を含んでもよい。ここで、ソースフィールドプレート１９は、材料が金属材料であり、空気ブリッジ金属プロセスによって形成される。
【００５１】
ここで、上記溝１８の壁が斜面であり、この構成は、実施例１における溝の壁が垂直面である切り立った構成に比較し、溝１８の壁と溝１８の底部との曲がり角における電界集中効果を減少させ、ここでの破壊電界を低減させることができる。具体的な傾斜角度は、デバイスの設計要求やプロセス能力に応じて定めてもよい。
【００５２】
また、半導体層１２の材料は、ＩＩＩ‐∨族化合物の半導体材料であっでもよい。具体的に、半導体層１２は、基板１１上に位置する核形成層１２１と、核形成層１２１上に位置するバッファ層１２２と、バッファ層１２２上に位置するチャネル層１２３と、チャネル層１２３上に位置するバリア層１２４と、を含んでもよい。
チャネル層１２３およびバリア層１２４は、ヘテロ接合構造を形成し、ヘテロ接合の界面において２ＤＥＧチャネルが形成されている（図６において点線で示される）。バリア層１２４上に位置するソース１３およびドレイン１４は、それぞれ２ＤＥＧに接触する。
【００５３】
さらに、図７に示されたのは、溝の壁が曲面である半導体デバイスの断面模式図である。この構成では、溝１８の壁が曲面であり、溝１８の壁から溝１８の底部への移行がさらに平滑になり、溝１８の壁と溝１８の底部との曲がり角における電界集中効果をさらに減少させ、ここでの破壊電界を低減させることができる。具体的な曲面形状は、デバイスの設計要求やプロセス能力に応じて定めてもよい。
【００５４】
本実施例では、溝の側壁が垂直面や斜面や曲面のうちのいずれか１つまたはそれらの組み合わせであってもよい。
本実施例では、実施例１と同様の部分について、重複する説明を省略する。
【００５５】
本発明の実施例２で提供された半導体デバイスは、誘電体層上に溝壁が斜面または曲面である溝を形成することにより、電気力線が溝の壁と溝の底部との曲がり角に集中することを避け、溝の曲がり角における破壊電界を低減させる。
【００５６】
＜実施例３＞
図８は、本発明の実施例３で提供された誘電体層が１層である半導体デバイスの断面模式図である。図８に示すように、本実施例では、上記実施例を基にして、第２誘電体層１７が除去され、ゲート領域、ゲートとソースとの間の領域、および、ゲートとドレインとの間の一部の領域の第２誘電体層１７が同等な厚さの空気によって置換されたことに相当する。このように、寄生容量および寄生抵抗をさらに減少させることができる。また、溝１８が第１誘電体層１６上にエッチングされ、溝１８内を覆う第２中間部分１９３が強電界領域からさらに近くなり、さらに効果的にゲートとドレインとの間の領域の電界を変調することができる。
【００５７】
＜実施例４＞
図９ａは、本発明の実施例４で提供された誘電体層を有しない半導体デバイスの断面模式図である。図９ａに示すように、本実施例では、実施例１を基にして、第１誘電体層１６および第２誘電体層１７が除去され、ゲート領域、ゲートとソースとの間の領域、および、ゲートとドレインとの間の一部の領域の誘電体層が同等な厚さの空気によって置換されたことに相当する。このように、寄生容量および寄生抵抗をさらに減少させることができる。また、溝１８がバリア層１２４上にエッチングされ、溝１８内を覆う第２中間部分１９３が強電界領域からさらに近くなり、さらに効果的にゲートとドレインとの間の領域の電界を変調することができる。
【００５８】
本実施例における半導体デバイスの製造方法は、
基板上に半導体層を形成するステップＳ２１と、
半導体層上にソース、ドレイン、および、ソースとドレインとの間に位置するゲートを形成するステップＳ２２と、
空気ブリッジのフォトエッチングの自己整合エッチングプロセスによって、半導体層上に溝を形成するステップＳ２３と、
空気ブリッジ金属プロセスによって、ソースフィールドプレートを形成するステップＳ２４と、を含んでもよい。
【００５９】
ここで、ソースフィールドプレートは、ソースと電気的に接続される開始部分と、半導体層との間に空気がある第１中間部分と、ゲートとドレインとの間の半導体層上を覆う第２中間部分と、半導体層との間に空気がある尾部と、を順次に含む。また、第２中間部分は、溝内に位置する。
【００６０】
さらに、デバイスの内部のゲートのドレイン寄りの端における電界があまり強くない場合、バリア層をエッチングする必要がなく、第２中間部分がバリア層の表面を覆うだけで、電界に対する変調の要求を満足することができる。図９ｂに示すように、第２中間部分１９３は、バリア層１２４の表面を覆う。さらに、溝の側壁は、垂直面や斜面や曲面のうちのいずれか１つまたはそれらの組み合わせであってもよい。
【００６１】
＜実施例５＞
図１０は、本発明の実施例５で提供されたソースフィールドプレートの尾部の長さがゼロである半導体デバイスの断面模式図である。図１０に示すように、上記実施例において、溝１８が設けられている半導体デバイスの内部の電界強度があまり強くない場合、ソースフィールドプレート１９の尾部１９４の長さをゼロに減少してもよい。この構成は、ソースフィールドプレートの尾部による寄生ゲート−ソース容量および寄生抵抗を徹底的に除去することができる。
【００６２】
注意すべきものとして、上記は、本発明の好ましい実施例、および運用される技術原理にすぎない。当業者に理解できるように、本発明は、ここで説明している特定の実施例に限定されず、当業者にとって、種々の明らかな変更、新たな調整、および置換えは、本発明の保護範囲を逸脱することなく実行可能である。そのため、上記の実施例を通じて、本発明をより詳しく説明しているが、本発明は、上記の実施例のみに限定されるものではなく、本発明の構想を逸脱しない場合で、より多くの他の等価の実施例をさらに含むことができ、本発明の範囲は、添付の特許請求の範囲によって定められる。
【符号の説明】
【００６３】
１０１，１１  基板
１０２，１２１  核形成層
１０３，１２２  バッファ層
１０４，１２３  チャネル層
１０５，１２４  バリア層
１０６，１３  ソース
１０７，１４  ドレイン
１０８，１５  ゲート
１０９，１６  第１誘電体層
１１０，１７  第２誘電体層
１１１，１９  ソースフィールドプレート
１２  半導体層
１８  溝
１９１  開始部分
１９２  第１中間部分
１９３  第２中間部分
１９４  尾部
２１  フォトレジストのアーチ構造
２２  フォトレジスト
【図１】
2018107462.tif 000003
【図２ａ】
2018107462.tif 000004
【図２ｂ】
2018107462.tif 000005
【図２ｃ】
2018107462.tif 000006
【図３】
2018107462.tif 000007
【図４】
2018107462.tif 000008
【図５ａ】
2018107462.tif 000009
【図５ｂ】
2018107462.tif 000010
【図５ｃ】
2018107462.tif 000011
【図５ｄ】
2018107462.tif 000012
【図５ｅ】
2018107462.tif 000013
【図６】
2018107462.tif 000014
【図７】
2018107462.tif 000015
【図８】
2018107462.tif 000016
【図９ａ】
2018107462.tif 000017
【図９ｂ】
2018107462.tif 000018
【図１０】
2018107462.tif 000019