(57)【要約】【課題】本発明は、専用プロセスを要することなく、一般的なポリシリコン１層のＣＭＯＳプロセスで形成可能な不揮発性記憶素子および汎用性が高く高精度な基準電圧生成回路を提供することを目的とする。【解決手段】基準電圧生成回路は、単層ポリシリコンで形成された不揮発性記憶素子Ｍａ１，Ｍａ２を備えている。不揮発性記憶素子Ｍａ１，Ｍａ２は、フローティングゲートＧ１を有するＭＯＳトランジスタ１１と、フローティングゲートＧ２を有するＭＯＳトランジスタ１２と、フローティングゲートＧ３を有するＭＯＳトランジスタ１３を備えている。【選択図】図１
2018173941.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース端子、第１ドレイン端子及びフローティング状態の第１ゲート端子を有する第１ＭＯＳトランジスタと、
前記第１ゲート端子に接続された第２ゲート端子、並びに前記第１ソース端子に接続されかつ互いに接続された第２ソース端子、第２ドレイン端子および第２バルク端子を有する第２ＭＯＳトランジスタと、
第３ソース端子、第３ドレイン端子及びフローティング状態の第３ゲート端子を有する第３ＭＯＳトランジスタと、
前記第３ゲート端子に接続された第４ゲート端子、並びに前記第３ドレイン端子に接続されかつ互いに接続された第４ソース端子、第４ドレイン端子及び第４バルク端子を有する第４ＭＯＳトランジスタと、
第１電源端子と、
前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタである場合に前記第１電源端子の電圧よりも低い電圧を有し、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタである場合に前記第１電源端子の電圧よりも高い電圧を有する第２電源端子と、
を備え、
前記第１ドレイン端子が前記第１電源端子に接続され、前記第３ソース端子が前記第２電源端子に接続され、前記第１ソース端子が前記第３ドレイン端子に接続される、
または、前記第３ドレイン端子が前記第１電源端子に接続され、前記第１ソース端子が前記第２電源端子に接続され、前記第１ドレイン端子が前記第３ソース端子に接続される
基準電圧生成回路。
【請求項２】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタが１つのディプレッション型ＭＯＳトランジスタとして機能し、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタが１つのエンハンスメント型ＭＯＳトランジスタとして機能する
請求項１に記載の基準電圧生成回路。
【請求項３】
前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタは、同じ導電型である
請求項１又は２に記載の基準電圧生成回路。
【請求項４】
前記第２ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタの各面積は、１０００μｍ２以上１ｍｍ２以下である
請求項１から３までのいずれか一項に記載の基準電圧生成回路。
【請求項５】
前記第１ＭＯＳトランジスタから前記第４ＭＯＳトランジスタは、アレイ構造を有していない
請求項１から４までのいずれか一項に記載の基準電圧生成回路。
【請求項６】
第１ソース領域、第１ドレイン領域、並びにＰ型及びＮ型のうち一方の導電型であってフローティング状態の第１ゲートを有する第１ＭＯＳトランジスタと、
Ｐ型及びＮ型のうち他方の導電型の第２ゲート、並びに互いに接続された第２ソース領域、第２ドレイン領域及び第２バルク領域を有する第２ＭＯＳトランジスタと、
前記第１ゲートと前記第２ゲートとをＰＮ接合するＰＮ接合部と、
前記ＰＮ接合部上に形成されるシリサイドと、
を備える不揮発性記憶素子。
【請求項７】
前記第１ＭＯＳトランジスタにおいて前記第１ゲートの導電型が前記第１ソース領域の導電型と異なる構成、及び前記第２ＭＯＳトランジスタにおいて前記第２ゲートの導電型が前記第２ソース領域の導電型と異なる構成のうちの少なくとも一方の構成を備える
請求項６に記載の不揮発性記憶素子。
【請求項８】
前記第２ゲートに接続されて前記他方の導電型の第３ゲート、並びに互いに接続された第３ソース領域、第３ドレイン領域及び第３バルク領域を有する第３ＭＯＳトランジスタをさらに備える
請求項６に記載の不揮発性記憶素子。
【請求項９】
前記第１ＭＯＳトランジスタにおいて前記第１ゲートの導電型が前記第１ソース領域の導電型と異なる構成、前記第２ＭＯＳトランジスタにおいて前記第２ゲートの導電型が前記第２ソース領域の導電型と異なる構成、及び前記第３ＭＯＳトランジスタにおいて前記第３ゲートの導電型が前記第３ソース領域の導電型と異なる構成のうちの少なくとも１つの構成を備える
請求項８に記載の不揮発性記憶素子。
【請求項１０】
請求項６から９のいずれか一項に記載の不揮発性記憶素子を複数備え、
前記複数の不揮発性記憶素子は、ディプレッション型ＭＯＳトランジスタとして機能する第１不揮発性記憶素子と、エンハンスメント型ＭＯＳトランジスタとして機能する第２不揮発性記憶素子とを少なくとも含み、
前記第１不揮発性記憶素子と前記第２不揮発性記憶素子とが第１電源端子と第２電源端子との間で直列接続される
基準電圧生成回路。
【請求項１１】
前記第１不揮発性記憶素子の各ゲートは、前記第２不揮発性記憶素子の各ゲートと、少なくとも一部の領域において異なる導電型を有する
請求項１０に記載の基準電圧生成回路。
【請求項１２】
前記第１不揮発性記憶素子は、前記第２不揮発性記憶素子と同一のサイズである
請求項１０又は１１に記載の基準電圧生成回路。
【請求項１３】
前記第１不揮発性記憶素子及び前記第２不揮発性記憶素子の各面積は、１０００μｍ２以上１ｍｍ２以下である
請求項１０から１２までのいずれか一項に記載の基準電圧生成回路。
【請求項１４】
前記第１不揮発性記憶素子及び前記第２不揮発性記憶素子は、アレイ構造を有していない
請求項１０から１３までのいずれか一項に記載の基準電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子および基準電圧生成回路に関する。
【背景技術】
【０００２】
一般に、基準電圧生成回路を内蔵する半導体装置は、基準電圧生成回路を構成する各々のトランジスタの閾値電圧Ｖｔｈや抵抗素子の抵抗値などの製造バラツキにより、設計時に想定した基準電圧Ｖｒｅｆが所望の値にならずに大きくばらついてしまうことがある。このため、安定した基準電圧Ｖｒｅｆを必要とする半導体装置には高精度な基準電圧生成回路が求められる。半導体装置では、製造バラツキに起因する基準電圧生成回路の基準電圧バラツキを補正するために、配線層を修正して基準電圧を調整するための予備トランジスタを多数内蔵したり、製造後にレーザートリマで調整可能に構成したりしている。しかし、このような構成によって基準電圧生成回路の基準電圧バラツキを補正すると、基準電圧生成回路のレイアウト面積の増大や、電圧調整のための工数増加が問題となる。そこで、この種の問題を解決するために、種々の基準電圧生成回路が提案されている。
【０００３】
特許文献１には、一般的な基準電圧生成回路が記載されている。特許文献１には、基準電圧生成回路として、ゲートＧとソース領域Ｓとを接続したディプレッション型のＭＯＳＦＥＴ（金属−酸化膜−半導体  電界効果トランジスタ）の定電流性を利用して、ゲートとドレイン領域とが接続されてその定電流で動作するエンハンスメント型のＭＯＳＦＥＴに発生する電圧を基準電圧Ｖｒｅｆとして用いる構成が提案されている。
【０００４】
図５８は、一般的な基準電圧生成回路１００を示している。基準電圧生成回路１００は、直列に接続されたディプレッション型ＭＯＳＦＥＴ（以下、「ディプレッション型トランジスタ」と称する）Ｍｄおよびエンハンスメント型ＭＯＳＦＥＴ（以下、「エンハンスメント型トランジスタ」と称する）Ｍｅを備えている。ディプレッション型トランジスタＭｄのゲートＧとソース領域Ｓとは接続されている。エンハンスメント型トランジスタＭｅのゲートＧとドレイン領域Ｄとは接続されている。さらに、ディプレッション型トランジスタＭｄのゲートＧおよびソース領域Ｓと、エンハンスメント型トランジスタＭｅのゲートＧおよびドレイン領域Ｄとは接続されている。また、高電圧供給端子Ｖｄｄがディプレッション型トランジスタＭｄのドレイン領域Ｄに設けられ、低電圧供給端子Ｖｓｓがエンハンスメント型トランジスタＭｅのソース領域Ｓに設けられている。また、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅとの接続点に電圧出力端子ＯＵＴが設けられている。基準電圧生成回路１００では、ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅはいずれもＮチャネル型である。なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係により分類される。ディプレッション型（ｄｅｐｌｅｔｉｏｎｔｙｐｅ）は、ゲートにゲート電圧を印加しないときにチャネルが存在してドレイン電流が流れる。一方、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔｔｙｐｅ）は、ゲートにゲート電圧を印加しないときはチャネルが存在せずにドレイン電流が流れない。
【０００５】
図５９は、基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例である。横軸は、ゲートＧとソース領域Ｓとの間のゲートソース間電圧Ｖｇｓを示し、縦軸は、ドレイン電流Ｉｄｓを示している。ディプレッション型トランジスタＭｄは、ゲートソース間電圧Ｖｇｓが０Ｖで固定されているため、ドレイン領域Ｄとソース領域Ｓとの間のドレインソース間電圧が飽和領域である限り、定電流Ｉｃｏｎｓｔのドレイン電流を流す。ディプレッション型トランジスタＭｄに直列に接続されたエンハンスメント型トランジスタＭｅにも定電流Ｉｃｏｎｓｔのドレイン電流が流れる。したがって、Ｉｄｓ＝Ｉｃｏｎｓｔとなるエンハンスメント型トランジスタＭｅのゲートソース間電圧Ｖｇｓが基準電圧Ｖｒｅｆとして電圧出力端子ＯＵＴから取り出せる。
【０００６】
ディプレッション型トランジスタＭｄの閾値電圧をＶｔｈ＿ｄ、エンハンスメント型トランジスタＭｅの閾値電圧をＶｔｈ＿ｅと表すと、基準電圧Ｖｒｅｆは、閾値電圧Ｖｔｈ＿ｄの絶対値および閾値電圧Ｖｔｈ＿ｅの絶対値の和、すなわち「Ｖｒｅｆ＝｜Ｖｔｈ＿ｄ｜＋｜Ｖｔｈ＿ｅ｜」と表すことができる。
【０００７】
しかしながら、基準電圧生成回路１００は、ディプレッション型トランジスタＭｄの電流／電圧特性とエンハンスメント型トランジスタＭｅの電流／電圧特性の製造バラツキの影響を受ける。そこで、製造バラツキの影響を受けず、高精度な基準電圧を取り出せる回路として、特許文献２および特許文献３には、ＦＥＴ型の不揮発性記憶素子を用いた基準電圧生成回路が開示されている。特許文献２および特許文献３に開示されたような基準電圧生成回路は、図５８に示す基準電圧生成回路１００と略同様の構成を有しており、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅに不揮発性記憶素子を用いている。特許文献２及び３に開示された基準電圧生成回路は、同一種類の不揮発性記憶素子を用い、不揮発性記憶素子が備えるフローティングゲートへの電荷注入量を調整することで、ディプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴを形成している。不揮発性記憶素子は、コントロールゲートおよびフローティングゲートを持ち、フローティングゲートに電子を注入放出することで閾値電圧Ｖｔｈの制御が可能となっている。このため、この基準電圧生成回路は、製造バラツキが発生したとしても、後から閾値電圧Ｖｔｈのトリミングが可能である。したがって、この基準電圧生成回路は、取り出す基準電圧Ｖｒｅｆは、製造バラツキの影響をほぼ受けない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公平４−６５５４６号公報
【特許文献２】特開２００２−３６８１０７号公報
【特許文献３】特開２０１３−２４６６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２および特許文献３に開示された基準電圧生成回路は、ＥＥＰＲＯＭなどのいわゆる不揮発性メモリに使用される、ポリシリコンを２層用いた不揮発性記憶素子で構成されている。このような、ポリシリコンを２層用いた不揮発性記憶素子は、形成するのに複雑な専用プロセスが必要であり、製造コストが高くなるとともに汎用的に使えるものではない。
【００１０】
本発明の目的は、専用プロセスを要することなく、一般的なポリシリコン１層のＣＭＯＳプロセスで形成可能な不揮発性記憶素子および汎用性が高く高精度な基準電圧生成回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様による基準電圧生成回路は、第１ソース端子、第１ドレイン端子及びフローティング状態の第１ゲート端子を有する第１ＭＯＳトランジスタと、前記第１ゲート端子に接続された第２ゲート端子、並びに前記第１ソース端子に接続されかつ互いに接続された第２ソース端子、第２ドレイン端子および第２バルク端子を有する第２ＭＯＳトランジスタと、第３ソース端子、第３ドレイン端子及びフローティング状態の第３ゲート端子を有する第３ＭＯＳトランジスタと、前記第３ゲート端子に接続された第４ゲート端子、並びに前記第３ドレイン端子に接続されかつ互いに接続された第４ソース端子、第４ドレイン端子及び第４バルク端子を有する第４ＭＯＳトランジスタと、第１電源端子と、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタである場合に前記第１電源端子の電圧よりも低い電圧を有し、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタである場合に前記第１電源端子の電圧よりも高い電圧を有する第２電源端子と、を備え、前記第１ドレイン端子が前記第１電源端子に接続され、前記第３ソース端子が前記第２電源端子に接続され、前記第１ソース端子が前記第３ドレイン端子に接続される、または、前記第３ドレイン端子が前記第１電源端子に接続され、前記第１ソース端子が前記第２電源端子に接続され、前記第１ドレイン端子が前記第３ソース端子に接続されることを特徴とする。
【００１２】
また、上記目的を達成するために、本発明の一態様による不揮発性記憶素子は、第１ソース端子、第１ドレイン端子及びＰ型及びＮ型のうち一方の導電型であってフローティング状態の第１ゲート端子を有する第１ＭＯＳトランジスタと、Ｐ型及びＮ型のうち他方の導電型の第２ゲート端子、並びに互いに接続された第２ソース端子、第２ドレイン端子及び第２バルク端子を有する第２ＭＯＳトランジスタと、前記第１ゲート端子と前記第２ゲート端子とをＰＮ接合するＰＮ接合部と、前記ＰＮ接合部上に形成されるシリサイドと、を備えることを特徴とする。
【００１３】
また、上記目的を達成するために、本発明の他の態様による基準電圧生成回路は、上記本発明の一態様による不揮発性記憶素子を複数備え、前記複数の不揮発性記憶素子は、ディプレッション型ＭＯＳトランジスタとして機能する第１不揮発性記憶素子と、エンハンスメント型ＭＯＳトランジスタとして機能する第２不揮発性記憶素子とを少なくとも含み、前記第１不揮発性記憶素子と前記第２不揮発性記憶素子とが第１電源端子と第２電源端子との間で直列接続されることを特徴とする。
【発明の効果】
【００１４】
本発明の各態様によれば、一般的なポリシリコン１層のＣＭＯＳプロセスで形成可能な不揮発性記憶素子および汎用性が高く高精度な基準電圧生成回路を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による不揮発性記憶素子Ｍａの概略構成を示す断面図および回路構成図である。
【図２】本発明の第１実施形態による不揮発性記憶素子Ｍａの電荷注入および電荷放出の様子を説明するための図である。
【図３】本発明の第１実施形態による不揮発性記憶素子Ｍａの電荷注入および電荷放出の様子を説明するための図である。
【図４】本発明の第１実施形態による基準電圧生成回路１を説明するための回路構成を簡易的に表した図である。
【図５】本発明の第１実施形態による基準電圧生成回路１を説明するための回路構成を具体的に表した図である。
【図６】本発明の第１実施形態による基準電圧生成回路１を説明するための図であって、基準電圧生成回路１の不揮発性記憶素子Ｍａ１、Ｍａ２をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。
【図７】本発明の第１実施形態による基準電圧生成回路１を説明するための図であって、基準電圧生成回路１の不揮発性記憶素子Ｍａ１、Ｍａ２をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。
【図８】本発明の第１実施形態による基準電圧生成回路１を説明するための図であって、図１に示す不揮発性記憶素子Ｍａの基板電位（ウェル電位）を省略して表した不揮発性記憶素子Ｍａの回路構成図である。図８（ａ）は、不揮発性記憶素子Ｍａの回路構成を具体的に表した図であり、図８（ｂ）は、不揮発性記憶素子Ｍａの回路構成を簡易的に表した図である。
【図９】本発明の第１実施形態による基準電圧生成回路１の実際の回路例を示す構成図である。
【図１０】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２をエンハンスメント状態に遷移させる状態を示す図である。
【図１１】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図１２】図１０に示す基準電圧生成回路１の状態における消去時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。
【図１３】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態に遷移させる状態（不揮発性記憶素子Ｍａ２の閾値電圧をマイナスの方向に調整する状態）を示す図である。
【図１４】図１３に示す基準電圧生成回路１の状態における書き込み時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。
【図１５】不揮発性記憶素子Ｍａ２の状態を調整する調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図１６】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１をエンハンスメント状態に遷移させる状態を示す図である。
【図１７】図１６に示す基準電圧生成回路１の状態における消去時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。
【図１８】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１を所望のディプレッション状態に遷移させる状態を示す図である。
【図１９】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図２０】図１８に示す基準電圧生成回路１の状態における書き込み時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。
【図２１】不揮発性記憶素子Ｍａ１の状態を調整する調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図２２】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１をエンハンスメント状態に遷移させる状態を示す図である。
【図２３】図２２に示す基準電圧生成回路１の状態における消去時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。
【図２４】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１を所望のディプレッション状態に遷移させる状態を示す図である。
【図２５】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。
【図２６】図２４に示す基準電圧生成回路１の状態における書き込み時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。
【図２７】不揮発性記憶素子Ｍａ１の状態を調整する調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。
【図２８】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２をエンハンスメント状態に遷移させる状態を示す図である。
【図２９】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図３０】図２８に示す基準電圧生成回路１の状態における消去時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。
【図３１】図９に示す本発明の第１実施形態による基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態に遷移させる状態（不揮発性記憶素子Ｍａ２の閾値電圧をマイナスの方向に調整する状態）を示す図である。
【図３２】図３１に示す基準電圧生成回路１の状態における書き込み時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。
【図３３】不揮発性記憶素子Ｍａ１の状態を調整する調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図３４】本発明の第１実施形態による基準電圧生成回路１の基準電圧発生方法を説明するためのフローチャートを示す図である。
【図３５】本発明の第１実施形態による基準電圧生成回路１の他の基準電圧発生方法を説明するためのフローチャートを示す図である。
【図３６】ＰＭＯＳを用いた基準電圧生成回路の回路構成図である。
【図３７】本発明の第２実施形態による不揮発性記憶素子Ｍｂの概略構成を示す断面図および回路構成図である。
【図３８】本発明の第２実施形態による基準電圧生成回路２を説明するための回路構成を簡易的に表した図である。
【図３９】本発明の第２実施形態による基準電圧生成回路２を説明するための回路構成を具体的に表した図である。
【図４０】本発明の第２実施形態による基準電圧生成回路２の実際の回路例を示す構成図である。
【図４１】ＮＭＯＳを用いた負の基準電圧生成回路の回路構成図である。
【図４２】本発明の第３実施形態による基準電圧生成回路３を説明するための図であって、負の基準電圧を生成する基準電圧生成回路３の回路構成を簡易的に表した図である。
【図４３】本発明の第３実施形態による基準電圧生成回路３の回路構成を具体的に表した図である。
【図４４】本発明の第３実施形態による基準電圧生成回路３の実際の回路例を示す構成図である。
【図４５】ＰＭＯＳが用いられ負の基準電圧を生成する基準電圧生成回路の回路構成図である。
【図４６】本発明の第４実施形態による基準電圧生成回路４を説明するための図であって、負の基準電圧を生成する基準電圧生成回路４の回路構成を簡易的に表した図である。
【図４７】本発明の第４実施形態による基準電圧生成回路４の回路構成を具体的に表した図である。
【図４８】本発明の第４実施形態による基準電圧生成回路４の実際の回路例を示す構成図である。
【図４９】本発明の第５実施形態による基準電圧生成回路５に備えられる不揮発性記憶素子Ｍａ１，Ｍａ２のＭＯＳＦＥＴエリアのフローティングゲート極性を説明するための図である。
【図５０】本発明の第５実施形態による不揮発性記憶素子Ｍａ１，Ｍａ２のを説明する図であって、コントロールゲートエリアおよび電荷注入エリアのゲート絶縁膜にかかる電界を説明するための図である。
【図５１】本発明の第５実施形態による基準電圧生成回路５に備えられる不揮発性記憶素子Ｍａ１，Ｍａ２のコントロールゲートエリアのフローティングゲート極性を説明するための図である。
【図５２】本発明の第５実施形態による基準電圧生成回路５に備えられる不揮発性記憶素子Ｍａ１，Ｍａ２の電荷注入エリアのフローティングゲート極性を説明するための図である。
【図５３】本発明の第５実施形態による不揮発性記憶素子Ｍａ１，Ｍａ２を説明する図であって、電荷注入エリアのゲート絶縁膜にかかる電界を説明するための図である。
【図５４】本発明の第５実施形態による不揮発性記憶素子Ｍａ１，Ｍａ２を説明する図であって、電荷保持特性がフローティングゲートの極性に依存することを説明するための図である。
【図５５】本発明の第５実施形態による不揮発性記憶素子Ｍａを説明する図であって、エンハンスメント型トランジスタ側の最良のフローティングゲート極性の組み合わせを示す図である。
【図５６】本発明の第５実施形態による不揮発性記憶素子Ｍａを説明する図であって、ディプレッション型トランジスタ側の最良のフローティングゲート極性の組み合わせを示す図である。
【図５７】本発明の第５実施形態による不揮発性記憶素子Ｍａを説明する図であって、エンハンスメント型トランジスタ側の最良のフローティングゲート極性の他の組み合わせを示す図である。
【図５８】従来の基準電圧生成回路１００の回路構成図である。
【図５９】従来の基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例を示す図である。
【発明を実施するための形態】
【００１６】
〔第１実施形態〕
本発明の第１実施形態による基準電圧生成回路について図１から図３５を用いて説明する。
本実施形態による基準電圧生成回路は、ポリシリコン１層（以下、「単層ポリシリコン」と称する）で形成された不揮発性記憶素子を２つ以上備える。図１に示すように、本実施形態による基準電圧生成回路に備えられる不揮発性記憶素子Ｍａは、例えばＰ型の半導体基板１４に形成されたディープＮウェル領域１１１，１２１，１３１、Ｐウェル領域１１２，１２２，１３２，１４１ａ，１４１ｂ、Ｎウェル領域１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅ、素子分離領域１４３ａ，１４３ｂ，１４３ｃ，１４３ｄ，１４３ｅ，１４３ｆ，１４３ｇ，１４３ｈ、フローティングゲートＧ１，Ｇ２，Ｇ３とを備えている。フローティングゲートＧ１，Ｇ２，Ｇ３は、単層ポリシリコンで形成されている。不揮発性記憶素子Ｍａは３つ以上の領域で形成されている。
【００１７】
第１エリアは、ＭＯＳＦＥＴエリアＭＦＡである。ＭＯＳＦＥＴエリアＭＦＡには、ＭＯＳＦＥＴで構成されたＭＯＳトランジスタ１１が設けられている。ＭＯＳトランジスタ１１は、ポリシリコンで形成されたフローティングゲートＧ１を有している。フローティングゲートＧ１は、半導体基板１４上に形成されたゲート絶縁膜１１３を介してＰウェル領域１１２上に形成されている。ＭＯＳトランジスタ１１は、ゲート絶縁膜１１３を介したフローティングゲートＧ１の下方の両側の一方に形成されたドレイン領域Ｄ１と、フローティングゲートＧ１の下方の両側の他方に形成されたソース領域Ｓ１とを備えている。ドレイン領域Ｄ１は、Ｐウェル領域１１２の内部に形成されたＮ＋領域であり、端子Ｔｄに接続されている。ソース領域Ｓ１は、Ｐウェル領域１１２の内部に形成されたＮ＋領域であり、端子Ｔｃに接続されている。Ｐウェル領域１１２は、Ｐウェル領域１１２の一部に形成されたＰ＋領域１１４を介して端子Ｔｂに接続されている。また、Ｐウェル領域１１２に隣接して半導体基板１４に形成されたＮウェル領域１４２ａは、Ｎウェル領域１４２ａの一部に形成されたＮ＋領域を介して端子Ｔａに接続されている。不揮発性記憶素子Ｍａは、素子分離領域１４３ａ〜１４３ｈによって、不揮発性記憶素子Ｍａの他のパートや他の素子と素子分離されている。フローティングゲートＧ１，Ｇ２，Ｇ３はその名の通り、電気的なコンタクトを取る電極は直接接続されておらず、フローティング状態となっている。
【００１８】
第２エリアは、コントロールゲートエリアＣＧＡである。コントロールゲートエリアＣＧＡには、ＭＯＳＦＥＴで構成されたＭＯＳトランジスタ１２が設けられている。ＭＯＳトランジスタ１２は、ポリシリコンで形成されたフローティングゲートＧ２を有している。フローティングゲートＧ２は、ゲート絶縁膜１２３を介してＭＯＳＦＥＴエリアＭＦＡのＰウェル領域１１２とは別のＰウェル領域１２２上に形成されている。ゲート絶縁膜１２３は、ＭＯＳＦＥＴエリアＭＦＡのゲート絶縁膜１１３と同種類、同膜厚であってもよいし、異なっていてもよい。コントロールゲートエリアＣＧＡにおけるＭＯＳトランジスタ１２は、ゲート絶縁膜１２３を介したフローティングゲートＧ２の下方の両側の一方に形成されたドレイン領域Ｄ２と、フローティングゲートＧ２の下方の両側の他方に形成されたソース領域Ｓ２とを備えている。ドレイン領域Ｄ２は、Ｐウェル領域１２２の内部に形成されたＮ＋領域である。ソース領域Ｓ２は、Ｐウェル領域１２２の内部に形成されたＮ＋領域である。ドレイン領域Ｄ２は、Ｐウェル領域１２２の内部に形成されてＰウェル領域１２２のコンタクト部であるＰ＋領域１２４ａと接続されている。ソース領域Ｓ２は、Ｐウェル領域１２２の内部に形成されてＰウェル領域１２２のコンタクト部であるＰ＋領域１２４ｂと接続されている。ドレイン領域Ｄ２、ソース領域Ｓ２およびＰ＋領域１２４ａ，１２４ｂは、端子Ｔｅを介して互いに接続されている。また、Ｐウェル領域１２２に隣接して半導体基板１４に形成されたＮウェル領域１４２ｄは、Ｎウェル領域１４２ｄの一部に形成されたＮ＋領域を介して端子Ｔｆに接続されている。
【００１９】
第３エリアは電荷注入エリアＣＩＡである。電荷注入エリアＣＩＡには、ＭＯＳＦＥＴで構成されたＭＯＳトランジスタ１３が設けられている。ＭＯＳトランジスタ１３は、ポリシリコンで形成されたフローティングゲートＧ３を有している。フローティングゲートＧ３は、ゲート絶縁膜１３３を介してＭＯＳＦＥＴエリアＭＦＡ、コントロールゲートエリアＣＧＡとは別のＰウェル領域１３２上に形成されている。ゲート絶縁膜１３３は、ＭＯＳＦＥＴエリアＭＦＡのゲート絶縁膜１１３およびコントロールゲートエリアＣＧＡのゲート絶縁膜１２３の少なくとも一方と、同種類、同膜厚であってもよいし、異なっていてもよい。電荷注入エリアＣＩＡにおけるＭＯＳトランジスタ１３は、ゲート絶縁膜１３３を介したフローティングゲートＧ３の下方の両側の一方に形成されたドレイン領域Ｄ３と、フローティングゲートＧ３の下方の両側の他方に形成されたソース領域Ｓ３とを備えている。ドレイン領域Ｄ３は、Ｐウェル領域１３２の内部に形成されたＮ＋領域である。ソース領域Ｓ３は、Ｐウェル領域１３２の内部に形成されたＮ＋領域である。電荷注入エリアＣＩＡでは、コントロールゲートエリアＣＧＡと同様に、ドレイン領域Ｄ３は、Ｐウェル領域１３２の内部に形成されてＰウェル領域１３２のコンタクト部であるＰ＋領域１３４ａと接続されている。ソース領域Ｓ３は、Ｐウェル領域１３２の内部に形成されてＰウェル領域１３２のコンタクト部であるＰ＋領域１３４ｂと接続されている。ドレイン領域Ｄ３、ソース領域Ｓ３およびＰ＋領域１３４ａ，１３４ｂは、端子Ｔｇを介して互いに接続されている。また、Ｐウェル領域１３２に隣接して半導体基板１４に形成されたＮウェル領域１４２ｆは、Ｎウェル領域１４２ｆの一部に形成されたＮ＋領域を介して端子Ｔｈに接続されている。
【００２０】
ＭＯＳＦＥＴエリアＭＦＡで用いられるフローティングゲートＧ１、コントロールゲートエリアＣＧＡで用いられるフローティングゲートＧ２および電荷注入エリアＣＩＡで用いられるフローティングゲートＧ３は、同一のポリシリコンで接続されている。ＭＯＳＦＥＴエリアＭＦＡおよびコントロールゲートエリアＣＧＡをまたいでフローティングゲートＧ１とフローティングゲートＧ２とを接続する接続部１５ａは、素子分離領域１４３ｄ上に設けられている。コントロールゲートエリアＣＧＡおよび電荷注入エリアＣＩＡをまたいでフローティングゲートＧ２とフローティングゲートＧ３とを接続する接続部１５ｂは、素子分離領域１４３ｆ上に設けられている。フローティングゲートＧ１，Ｇ２，Ｇ３および接続部１５ａ，１５ｂは、同一のポリシリコンで形成されている。
【００２１】
ＭＯＳＦＥＴエリアＭＦＡには、Ｐウェル領域１１２とディープＮウェル領域１１１との間にＰＮ接合部１４４ａが形成され、ディープＮウェル領域１１１と半導体基板１４との間に形成されるＰＮ接合部１４４ｂが形成される。コントロールゲートエリアＣＧＡには、Ｐウェル領域１２２とディープＮウェル領域１２１との間にＰＮ接合部１４４ｃが形成され、ディープＮウェル領域１２１と半導体基板１４との間に形成されるＰＮ接合部１４４ｄが形成される。電荷注入エリアＣＩＡには、Ｐウェル領域１３２とディープＮウェル領域１３１との間にＰＮ接合部１４４ｅが形成され、ディープＮウェル領域１３１と半導体基板１４との間に形成されるＰＮ接合部１４４ｆが形成される。
【００２２】
それぞれのエリアＭＦＡ，ＣＧＡ，ＣＩＡの役目は以下のとおりである。ＭＯＳＦＥＴエリアＭＦＡは、基準電圧生成回路の動作時にＭＯＳＦＥＴとして働くエリアである。コントロールゲートエリアＣＧＡは、ＭＯＳＦＥＴエリアＭＦＡのフローティングゲートＧ１や電荷注入エリアＣＩＡのフローティングゲートＧ３の電位を制御するエリアである。電荷注入エリアＣＩＡは、フローティングゲートＧ３内への電荷の出し入れをするエリアである。それぞれのエリアＭＦＡ，ＣＧＡ，ＣＩＡにおいて、フローティングゲートＧ１，Ｇ２，Ｇ３と半導体基板１４との間にはゲート絶縁膜１１３，１２３，１３３が存在し、フローティングゲートＧ１，Ｇ２，Ｇ３に注入された電荷は閉じ込められる。このため、フローティングゲートＧ１，Ｇ２，Ｇ３に閉じ込められた電荷量に応じてＭＯＳＦＥＴエリアＭＦＡでのＭＯＳトランジスタ１１の電流／電圧特性は可変となる。すなわち、図１に示すような構成で形成されたデバイスは、不揮発性記憶素子となる。なお、コントロールゲートエリアＣＧＡは、ＭＯＳＦＥＴエリアＭＦＡと電荷注入エリアＣＩＡのフローティングゲート制御端子として機能する。このため、コントロールゲートエリアＣＧＡの絶縁膜容量Ｃ２は、ＭＯＳＦＥＴエリアＭＦＡの絶縁膜容量Ｃ１や電荷注入エリアＣＩＡの絶縁膜容量Ｃ３に比べて十分大きくしておく必要がある。
【００２３】
不揮発性記憶素子Ｍａは、特別なプロセスを用いることなく、いわゆる一般的なＣＭＯＳプロセスで形成可能である。なお、不揮発性記憶素子Ｍａの各端子Ｔａ〜Ｔｈには、所定レベルの電圧が印加されるようになっている。
【００２４】
不揮発性記憶素子ＭａのＭＯＳＦＥＴエリアＭＦＡに設けられたＭＯＳトランジスタ１１の閾値電圧ＶｔｈはフローティングゲートＧ１に注入した電荷量で制御される。図２に示すように、不揮発性記憶素子ＭａのフローティングゲートＧ１，Ｇ２，Ｇ３には、電荷注入エリアＣＩＡのゲート絶縁膜１３３を介して電子ｅ−の注入／放出が行われる。
【００２５】
図３（ａ）に示すように、フローティングゲートＧ１，Ｇ２，Ｇ３に電子を注入する場合には、例えば端子Ｔｇ，Ｔｈから０Ｖを印加して、電荷注入エリアＣＩＡのＰウェル領域１３２、Ｎウェル領域１４２ｅ，１４２ｆおよびディープＮウェル領域１３１を０Ｖに固定する。この時、例えば端子Ｔｅ，ＴｆからコントロールゲートエリアＣＧＡのＰウェル領域１２２、Ｎウェル領域１４２ｃ，１４２ｄおよびディープＮウェル領域１２１に＋１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図３（ａ）中の上向き直線矢印で示すように、電荷注入エリアＣＩＡのゲート絶縁膜１３３（図２参照）を通ってゲート絶縁膜１３３直下にできた反転層からフローティングゲートＧ３に電子ｅ−が注入され、接続部１５ｂを介してフローティングゲートＧ２に電子ｅ−が注入され、接続部１５ａを介してフローティングゲートＧ１に電子ｅ−が注入される。
【００２６】
一方、図３（ｂ）に示すように、フローティングゲートＧ１，Ｇ２，Ｇ３から電子を放出する場合には、例えば端子Ｔｅ，Ｔｆから０Ｖを印加して、コントロールゲートエリアＣＧＡのＰウェル領域１２２、Ｎウェル領域１４２ｃ，１４２ｄおよびディープＮウェル領域１２１を０Ｖに固定する。この時、例えば端子Ｔｇ，Ｔｈから電荷注入エリアＣＩＡのＰウェル領域１３２、Ｎウェル領域１４２ｅ，１４２ｆおよびディープＮウェル領域１３１に＋１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図３（ｂ）中の下向き直線矢印で示すように、フローティングゲートＧ３からゲート絶縁膜１３３を通って電荷注入エリアＣＩＡのＰウェル領域１３２側に電子ｅ−が放出される。この時、フローティングゲートＧ１の存在している電子ｅ−は、接続部１５ａ，１５ｂ、フローティングゲートＧ３およびゲート絶縁膜１３３を通ってＰウェル領域１３２側に放出される。またこの時、フローティングゲートＧ２の存在している電子ｅ−は、接続部１５ｂ、フローティングゲートＧ３およびゲート絶縁膜１３３を通ってＰウェル領域１３２側に放出される。
【００２７】
このように、不揮発性記憶素子Ｍａは、コントロールゲートエリアＣＧＡに設けられた端子Ｔｅ，Ｔｆおよび電荷注入エリアＣＩＡに設けられた各端子Ｔｇ，Ｔｈに印加する電圧を制御することにより、電荷注入エリアＣＩＡに存在するゲート絶縁膜１３３を介して電荷の出し入れを行うことができる。なお、本例では正のパルス電圧を用いて電荷の出し入れを行う例を説明したが、フローティングゲートＧ１，Ｇ２，Ｇ３での電荷の注入／放出の制御において、正負両方のパルス電圧を用いてもよい。不揮発性記憶素子Ｍａは、電荷の出し入れにはＭＯＳＦＥＴエリアＭＦＡは使用しない。
【００２８】
次に、本実施形態による不揮発性記憶素子を用いた基準電圧生成回路について説明する。本実施形態による基準電圧生成回路は、単層ポリシリコン型の不揮発性記憶素子を複数個用いて基準電圧を生成する回路である。本実施形態における基準電圧生成回路は、この不揮発性記憶素子をエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にして利用する。エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子は、素子として同一の寸法および構造を有している。
【００２９】
本実施形態による基準電圧生成回路は、回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、単層ポリシリコン型の不揮発性記憶素子である。ここで、「関連する電流」とは、ディプレッション型トランジスタに流れる電流と相関がある電流を意味する。例えば、「関連する電流」は、ディプレッション型トランジスタに流れる電流のＸ倍の電流であったり、ディプレッション型トランジスタに流れる電流に電流値Ｙを加算した電流であったり、この２つの例よりも複雑な関係を有していたりする。つまり、「関連する電流」は、ディプレッション型トランジスタに流れる電流値を１つのパラメータとした関数で表される電流である。
【００３０】
図４に示すように、本実施形態における基準電圧生成回路１は、複数（本例では２つ）の不揮発性記憶素子Ｍａ１，Ｍａ２を備えている。不揮発性記憶素子Ｍａ１，Ｍａ２は，図４では簡易的に表現しているが、実際の構造は図１に示す構造を有している。図４に示す基準電圧生成回路１を図１に示す不揮発性記憶素子Ｍａを用いて表すと、図５に示す構造のように表すことができる。不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２がそれぞれ図１に示す不揮発性記憶素子Ｍａに対応している。複数の不揮発性記憶素子Ｍａ１，Ｍａ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍａ１，Ｍａ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２は、回路動作中ではＭＯＳＦＥＴエリアＭＦＡのＭＯＳトランジスタ１１にて駆動するため、いずれもトランジスタとして動作する。
【００３１】
不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２は、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。不揮発性記憶素子Ｍａ１のドレイン領域Ｄ１は、端子Ｔｄを介して高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍａ２のソース領域Ｓ１は、端子Ｔｃを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍａ１のソース領域Ｓ１と、不揮発性記憶素子Ｍａ１のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図１参照）とは、端子Ｔｃおよび端子Ｔｅを介して互いに接続されている。また、不揮発性記憶素子Ｍａ２のドレイン領域Ｄ１と、不揮発性記憶素子Ｍａ２のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図１参照）とは、端子Ｔｄおよび端子Ｔｅを介して互いに接続されている。
【００３２】
さらに、不揮発性記憶素子Ｍａ１のソース領域Ｓ１、ソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂと、不揮発性記憶素子Ｍａ２のドレイン領域Ｄ１、ソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂとは、不揮発性記憶素子Ｍａ１の端子Ｔｃ，Ｔｅおよび不揮発性記憶素子Ｍａ２の端子Ｔｄ，Ｔｅを介して互いに接続されている。
【００３３】
さらにまた、不揮発性記憶素子Ｍａ１のソース領域Ｓ１と、不揮発性記憶素子Ｍａ２のドレイン領域Ｄ１との接続部に電圧出力端子ＯＵＴが接続されている。図５には、図１との対比が明確となるように、端子Ｔａ〜Ｔｆが図示されているが、基準電圧生成回路１では、不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２のそれぞれに設けられたソース領域、ドレイン領域およびフローティングゲートなどの各領域は、端子を介さずに所定の電極プラグや配線によって直接接続されていてももちろんよい。
【００３４】
基準電圧生成回路１では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍａ２がエンハンスメント状態になるように調整され、上段側（高電圧供給端子Ｖｄｄ側）の不揮発性記憶素子Ｍａ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍａ１，Ｍａ２はいずれも、コントロールゲート（例えばコントロールゲートエリアＣＧＡのＰウェル領域１２２）およびフローティングゲート（例えば各エリアのフローティングゲートＧ１，Ｇ２，Ｇ３）を有している。これにより、不揮発性記憶素子Ｍａ１，Ｍａ２は、書き込みと消去ができ、書き換えられた状態を長期間にわたって保持できる。ディプレッション型トランジスタの閾値電圧は負となり、エンハンスメント型トランジスタの閾値電圧は正となる。このため、本実施形態の基準電圧生成回路１に設けられた複数の不揮発性記憶素子は、少なくとも負の閾値電圧を有する不揮発性記憶素子Ｍａ１と正の閾値電圧を有する不揮発性記憶素子Ｍａ２を含んでいる。
【００３５】
基準電圧生成回路１に設けられた不揮発性記憶素子Ｍａ１，Ｍａ２のそれぞれの素子の面積は１０００μｍ２以上１ｍｍ２以下であってもよい。不揮発性記憶素子Ｍａ１，Ｍａ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。なお、本例ではコントロールゲートエリアと電荷注入エリアを示す記号として、図１、図２、図３、図５ではＭＯＳトランジスタの記号を用いているが、コントロールゲートエリアと電荷注入エリアはＭＯＳトランジスタとしての電流（ソース／ドレイン間の電流）を流すためのものではないため、必ずしもトランジスタの構造である必要はない。例えば、ＭＯＳキャパシタでもよい。
【００３６】
基準電圧生成回路１の構成要素は以下のように対応付けることができる。
不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１は、第１ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のソース領域Ｓ１は、第１ソース端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のドレイン領域Ｄ１は、第１ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のフローティングゲートＧ１は、第１ゲート端子の一例に相当する。
不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２は、第２ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のソース領域Ｓ２は、第２ソース端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第２ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第２ゲート端子の一例に相当する。不揮発性記憶素子Ｍａ１のＰウェル領域１２２は、第２バルク端子の一例に相当する。
不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１は、第３ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のソース領域Ｓ１は第１ソース端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のドレイン領域Ｄ１は第３ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のフローティングゲートＧ１は、第３ゲート端子の一例に相当する。
不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２は、第４ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のソース領域Ｓ２は、第４ソース端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第４ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第４ゲート端子の一例に相当する。不揮発性記憶素子Ｍａ２のＰウェル領域１２２は、第４バルク端子の一例に相当する。
【００３７】
基準電圧生成回路１では、不揮発性記憶素子Ｍａ１，Ｍａ２のＭＯＳトランジスタ１１がＮチャネルＭＯＳトランジスタであり、低電圧供給端子Ｖｓｓは高電圧供給端子Ｖｄｄの電圧よりも低い電圧を有する。このため、基準電圧生成回路１において、高電圧供給端子Ｖｄｄが第１電源端子の一例に相当し、低電圧供給端子Ｖｓｓが第２電源端子の一例に相当する。さらに、基準電圧生成回路１では、不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のドレイン領域Ｄ１が端子Ｔｄを介して高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のソース領域Ｓ１が端子Ｔｃを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のソース領域Ｓ１が端子Ｔｃ，Ｔｄを介して不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のドレイン領域Ｄ１に接続される。
【００３８】
図５に示した基準電圧生成回路１の不揮発性記憶素子Ｍａ１，Ｍａ２を、エンハンスメント状態とディプレッション状態とになるように調整する調整方法は、以下に説明するような２通りがある。
【００３９】
図６は、基準電圧生成回路１の不揮発性記憶素子Ｍａ１，Ｍａ２をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。図６に示すように、不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２の間に直列接続されたスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１およびスイッチＳＷ２の接続部（つまり電圧出力端子ＯＵＴ）と外部電流源との間にスイッチＳＷ３を設けておく。
【００４０】
まず、図６（ａ）に示すように、スイッチＳＷ１をオフ状態（開状態）、スイッチＳＷ２およびスイッチＳＷ３をオン状態（閉状態）とする。この状態でスイッチＳＷ３を介して外部から調整用電流Ｉｒｅｆを下側の不揮発性記憶素子Ｍａ２に入力し、不揮発性記憶素子Ｍａ２をエンハンスメント状態になるようにして、電圧出力端子ＯＵＴから所望の基準電圧ＶＲＥＦが出力されるように調整する。その後、図６（ｂ）に示すように、スイッチＳＷ３をオフ状態にして外部からの調整用電流Ｉｒｅｆを止めるとともに、スイッチＳＷ１をオン状態、スイッチＳＷ２をオン状態とし、上側の不揮発性記憶素子Ｍａ１をディプレッション状態になるようにして、不揮発性記憶素子Ｍａ１に流れる電流が外部からの調整用電流Ｉｒｅｆと同じになるように調整する。この調整は、電圧出力端子ＯＵＴから出力される電圧をモニタしながら所望の基準電圧ＶＲＥＦが出力されるように行われる。
【００４１】
図７は、基準電圧生成回路１の不揮発性記憶素子Ｍａ１，Ｍａ２をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。図７に示すように、不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２の間に直列接続されたスイッチＳＷ１，ＳＷ２を設けておく。
【００４２】
まず、図７（ａ）に示すように、スイッチＳＷ１をオン状態（閉状態）とし、スイッチＳＷ２をオフ状態（開状態）とする。この状態で、上側の不揮発性記憶素子Ｍａ１がディプレッション状態になるようにして、不揮発性記憶素子Ｍａ１に流れる調整用電流Ｉｒｅｆが所望の値になるように調整する。その後、図７（ｂ）に示すように、スイッチＳＷ１，ＳＷ２を共にオン状態（閉状態）とし、下側の不揮発性記憶素子Ｍａ２がエンハンスメント状態になるようにして、電圧出力端子ＯＵＴから所望の基準電圧ＶＲＥＦが出力されるように調整する。この調整は、電圧出力端子ＯＵＴから出力される電圧をモニタしながら所望の基準電圧ＶＲＥＦが出力されるように行われる。
【００４３】
（実施例１）
図８は、図１に示す不揮発性記憶素子Ｍａの基板電位（ウェル電位）を省略して表された不揮発性記憶素子Ｍａを説明する図である。図１中のウェル電位、すなわち端子Ｔａ，Ｔｆ，Ｔｈは、それぞれＮウェル領域１４２ａ，１４２ｄ，１４２ｆの電位である。このウェル電位は、図８（ａ）中にダイオードで表すＰＮ接合部１４４ａ〜１４４ｆが順方向に電流が流れないような電位にすればよいため、以下の説明では省略する。図８（ｂ）には、ＰＮ接合部１４４ａ〜１４４ｆを省略して表した不揮発性記憶素子Ｍａが図示されている。
【００４４】
図９は、本実施形態による基準電圧生成回路１の実際の回路例を示す構成図である。
【００４５】
図９に示す基準電圧生成回路１が電圧出力端子ＯＵＴから基準電圧ＶＲＥＦを出力している状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ５の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ６の一方の端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【００４６】
図９に示す状態で、不揮発性記憶素子Ｍａ１がディプレッション状態であり、かつ不揮発性記憶素子Ｍａ２がエンハンスメント状態であるとき、基準電圧ＶＲＥＦが生成される。つまり、本実施形態による基準電圧生成回路１は、不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１，１２，１３および不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１，１２，１３の各端子を所望の電位に設定するスイッチ部を備えている。
【００４７】
上述の図６に示した第１の調整方法による調整シーケンスは、以下に説明する図１０から図２１に示す＜調整シーケンス（１）＞から＜調整シーケンス（４）＞のとおりである。なお、本例では不揮発性記憶素子の閾値電圧をマイナスの方向に遷移させる書き換えを「書き込み」と呼び、プラスの方向に遷移させる書き換えを「消去」と呼ぶ。
【００４８】
＜調整シーケンス（１）＞
図１０は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２をエンハンスメント状態に遷移させる状態を示す図である。
【００４９】
不揮発性記憶素子Ｍａ２をエンハンスメント状態（閾値を所望の基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント方向に遷移させる状態（すなわち、閾値をプラスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図１０ではオフ状態（開放））
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＰＰ
ＳＷ８：オン状態（接続）
ＳＷ９：ＶＳＳ
【００５０】
図１１は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図１１ではオフ状態（開放））
ＳＷ５：オフ状態（開放）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（Ｎ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【００５１】
図１２は、図９における消去時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ２の閾値電圧を示している。図１２のように、上述の図１０の状態では、不揮発性記憶素子Ｍａ２の閾値電圧が経時的に変化して徐々に増加する。消去時間を任意に調整することで不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦより大きな値にする。図１１に示すように、閾値電圧Ｖｔｈの確認は、外部から調整用電流Ｉｒｅｆを入力して、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦをモニタする。
【００５２】
＜調整シーケンス（２）＞
図１３は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態に遷移させる状態（不揮発性記憶素子Ｍａ２の閾値電圧をマイナスの方向に調整する状態となっている）を示す図である。
【００５３】
不揮発性記憶素子Ｍａ２をディプレッション方向に遷移させる状態（すなわち、閾値電圧をマイナスの方向に調整する状態）にすることで閾値電圧を徐々に下げ、不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態（閾値電圧を所望の基準電圧ＶＲＥＦと同じ）にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。図１１のように、外部から調整用電流Ｉｒｅｆを入力して、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦをモニタして確認しながら実施する。基準電圧ＶＲＥＦが所望の電圧より下がりすぎた場合は、＜調整シーケンス（１）＞に戻る。このディプレッション方向に遷移させる状態（閾値電圧をマイナスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図１３では開状態（開放））
ＳＷ５：開状態（開放）
ＳＷ６：開状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：閉状態（接続）
ＳＷ９：ＶＰＰ
【００５４】
図１４は、図１３における書き込み時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は閾値電圧を示している。図１４中に期間Ｐ２で示すように、図１３の状態では、不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈが経時的に変化して徐々に減少する。書き込み時間を任意に調整することで不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦの値にする。なお、図１４に示す期間Ｐ１は、図１１の状態での不揮発性記憶素子Ｍａ２の閾値電圧をプラスの方向に遷移させる書き換えの期間を表している。
【００５５】
図１５は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。横軸は調整時間を示し、縦軸は閾値電圧を示している。図１５には、上述の＜調整シーケンス（１）＞および＜調整シーケンス（２）＞の基準電圧ＶＲＥＦの遷移状態が図示されている。図１５に示すように、期間Ｐ１において、不揮発性記憶素子Ｍａ２をエンハンスメント方向に遷移させ、閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦよりも大きくする。次に、期間Ｐ２から期間Ｐ８において、不揮発性記憶素子Ｍａ２をディプレッション方向に遷移させる状態（すなわち、閾値電圧Ｖｔｈをマイナスの方向に調整する状態）と、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦの値をモニタする状態（すなわち外部から調整用電流Ｉｒｅｆを入力する状態）とを繰り返す。図１５では、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８が基準電圧ＶＲＥＦの値をモニタする状態の期間である。期間Ｐ３，Ｐ５，Ｐ７が不揮発性記憶素子Ｍａ２をディプレッション方向に遷移させる状態の期間である。期間Ｐ８において、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦが所望の値になると、外部から調整用電流Ｉｒｅｆを使ったときの基準電圧ＶＲＥＦの調整は終了する。
【００５６】
＜調整シーケンス（３）＞
図１６は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１をエンハンスメント状態に遷移させる状態を示す図である。
【００５７】
不揮発性記憶素子Ｍａ１を一旦エンハンスメント状態にする。このとき所望のエンハンスメント状態にある不揮発性記憶素子Ｍａ２は、不揮発性記憶素子Ｍａ１に接続されない。不揮発性記憶素子Ｍａ１をエンハンスメント方向に遷移させる状態（すなわち、閾値電圧をプラスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＰＰ
ＳＷ４：オン状態（接続）
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：任意（図１６ではオフ状態（開放））
ＳＷ９：ＶＳＳ
【００５８】
図１７は、図１６における消去時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ１の閾値電圧を示している。図１７に示すように、図１６の状態では、不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈが経時的に変化して徐々に増加する。消去時間を任意に調整することで不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈを一旦エンハンスメント状態にする。
【００５９】
＜調整シーケンス（４）＞
図１８は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１を所望のディプレッション状態に遷移させる状態を示す図である。
【００６０】
不揮発性記憶素子Ｍａ１を所望のディプレッション状態にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。このディプレッション方向に遷移させる状態（すなわち、不揮発性記憶素子Ｍａ１の閾値電圧をマイナスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＶＳＳ
ＳＷ４：オン状態（接続）
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：任意（図１８ではオフ状態（開放））
ＳＷ９：ＶＳＳ
【００６１】
図１９は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である（すなわち、図１９は図９と同じ状態）。この確認状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ５の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ６の一方の端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【００６２】
図１９に示すように、所望のエンハンスメント状態にある不揮発性記憶素子Ｍａ２も接続し、基準電圧ＶＲＥＦをモニタして確認しながら実施する。基準電圧ＶＲＥＦが所望の電圧より上がりすぎた場合は、上述の＜調整シーケンス（３）＞に戻る。
【００６３】
図２０は、図１８における書き込み時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は閾値電圧を示している。図２０中に期間Ｐ２で示すように、図１８に示す状態では、不揮発性記憶素子Ｍａ１の閾値電圧が経時的に変化して徐々に減少する。書き込み時間を調整することで、電圧出力端子ＯＵＴから所望の値の基準電圧ＶＲＥＦが出力されるように、不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈを調整する。これは、不揮発性記憶素子Ｍａ１に流れる電流が外部から入力した調整用電流Ｉｒｅｆと同じ電流になるように調整していること同じである。なお、図２０に示す期間Ｐ１は、図１６に示す状態での不揮発性記憶素子Ｍａ１の閾値電圧をプラスの方向に遷移させる書き換えの期間を表している。
【００６４】
図２１は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。横軸は調整時間を示し、縦軸は閾値電圧を示している。図２１には、上述の＜調整シーケンス（３）＞および＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態が図示されている。図２１に示すように、期間Ｐ１において、不揮発性記憶素子Ｍａ１をエンハンスメント方向に遷移させ、閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦよりも小さくする。次に、期間Ｐ２から期間Ｐ８において、不揮発性記憶素子Ｍａ１をディプレッション方向に遷移させる状態（すなわち、閾値電圧Ｖｔｈをプラスの方向に調整する状態）と、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦの値をモニタする状態とを繰り返す。図２１では、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８が基準電圧ＶＲＥＦの値をモニタする状態の期間である。期間Ｐ３，Ｐ５，Ｐ７が不揮発性記憶素子Ｍａ１をディプレッション方向に遷移させる状態の期間である。期間Ｐ８において、電圧出力端子ＯＵＴから出力される基準電圧ＶＲＥＦが所望の値になると、基準電圧ＶＲＥＦの調整は終了する。
【００６５】
また、上述の図７（ａ）および図７（ｂ）に示した第２の調整方法による調整シーケンスは、以下に説明する＜調整シーケンス（１）＞から＜調整シーケンス（４）＞のとおりである。
【００６６】
＜調整シーケンス（１）＞
図２２は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１をエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍａ１を一旦エンハンスメント状態にする。このエンハンスメント方向に遷移させる状態（すなわち、不揮発性記憶素子Ｍａ１の閾値電圧をプラスの方向に調整する状態）でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＰＰ
ＳＷ４：オン状態（接続）
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：任意（図２２ではオフ状態（開放））
ＳＷ９：ＶＳＳ
【００６７】
図２３は、図２２における消去時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ１の閾値電圧を示している。図２２に示すように、図２２の状態では、不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈが図２３のように経時的に変化して徐々に増加する。消去時間を調整することで不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈを一旦エンハンスメント状態にする。
【００６８】
＜調整シーケンス（２）＞
図２４は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ１を所望のディプレッション状態に遷移させる状態を示す図である。
【００６９】
不揮発性記憶素子Ｍａ１を所望のディプレッション状態にすることで所望の基準電流ＩＲＥＦが流れるように調整する。不揮発性記憶素子Ｍａ１の所望のディプレッション状態への遷移は、基準電流ＩＲＥＦをモニタして確認しながら実施する。基準電流ＩＲＥＦが所望の電流値より大きくなった場合は、上述の＜調整シーケンス（１）＞に戻る。このディプレッション方向に遷移させる状態（すなわち、不揮発性記憶素子Ｍａ１の閾値電圧をマイナスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＶＳＳ
ＳＷ４：オン状態（接続）
ＳＷ５：オフ状態（開放）
ＳＷ６：ＯＰＥＮオフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：任意（図２４ではオフ状態（開放））
ＳＷ９：ＶＳＳ
【００７０】
図２５は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。この確認状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ５の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：任意（図２５ではオフ状態（開放））
ＳＷ９：ＶＳＳ
【００７１】
図２６は、図２４における書き込み時間に対する不揮発性記憶素子Ｍａ１の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ１の閾値電圧を示している。図２６中に期間Ｐ２で示すように、図２４に示す状態では、不揮発性記憶素子Ｍａ１の閾値電圧が経時的に変化して徐々に減少する。書き込み時間を調整することで不揮発性記憶素子Ｍａ１の閾値電圧Ｖｔｈを、所望の調整用電流Ｉｒｅｆが出力されるように調整する。なお、図２６に示す期間Ｐ１は、図２３に示す状態での不揮発性記憶素子Ｍａ１の閾値電圧をプラスの方向に遷移させる消去期間を表している。
【００７２】
図２７は、調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ１に流れる基準電流ＩＲＥＦを示している。図２７には、上述の＜調整シーケンス（１）＞および＜調整シーケンス（２）＞の基準電流ＩＲＥＦの遷移状態が図示されている。図２７に示すように、期間Ｐ１において、不揮発性記憶素子Ｍａ１をエンハンスメント方向に遷移させ、基準電流ＩＲＥＦを所望の電流値よりも小さくする。次に、期間Ｐ２から期間Ｐ８において、不揮発性記憶素子Ｍａ１をディプレッション方向に遷移させる状態（すなわち、閾値電圧Ｖｔｈをマイナスの方向に調整する状態）と、基準電流ＩＲＥＦの値をモニタする状態とを繰り返す。図２７では、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８が基準電流ＩＲＥＦの値をモニタする状態の期間である。期間Ｐ３，Ｐ５，Ｐ７が不揮発性記憶素子Ｍａ１をディプレッション方向に遷移させる状態の期間である。期間Ｐ８において、基準電流ＩＲＥＦが所望の値（図２７では、「ＩＲＥＦ」と表記されている）になると、基準電流ＩＲＥＦの調整は終了する。
【００７３】
＜調整シーケンス（３）＞
図２８は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２をエンハンスメント状態に遷移させる状態を示す図である。
【００７４】
不揮発性記憶素子Ｍａ２をエンハンスメント状態（不揮発性記憶素子Ｍａ２の閾値電圧を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント方向に遷移させる状態（すなわち、不揮発性記憶素子Ｍａ２の閾値電圧をプラスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図２８ではオフ状態（開放））
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＰＰ
ＳＷ８：オン状態（接続）
ＳＷ９：ＶＳＳ
【００７５】
図２９は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図２９ではオフ状態（開放））
ＳＷ５：オフ状態（開放）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ６の一方の端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【００７６】
図３０は、図２８における消去時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ２の閾値電圧を示している。図３０に示すように、図２８の状態では、不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈが経時的に変化して徐々に増加する。消去時間を調整することで不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦより大きな値にする。不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈの確認は図２９に示す状態で実施する。
【００７７】
＜調整シーケンス（４）＞
図３１は、図９に示した本実施形態に係る基準電圧生成回路１の実際の回路例において、不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態に遷移させる状態（不揮発性記憶素子Ｍａ２の閾値電圧をマイナスの方向に調整する状態、すなわちディプレッション方向に遷移させる状態となっている）を示す図である。
【００７８】
不揮発性記憶素子Ｍａ２を所望のエンハンスメント状態にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。図１９に示すように、所望のディプレッション状態にある不揮発性記憶素子Ｍａ１も接続し、基準電圧ＶＲＥＦをモニタして確認しながら実施する。基準電圧ＶＲＥＦが所望の電圧より下がりすぎた場合は、上述の＜調整シーケンス（３）＞に戻る。このディプレッション方向に遷移させる状態（不揮発性記憶素子Ｍａ２の閾値電圧をマイナスの方向に調整する状態）でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＶＳＳ
ＳＷ４：任意（図３１ではオフ状態（開放））
ＳＷ５：オフ状態（開放）
ＳＷ６：オフ状態（開放）
ＳＷ７：ＶＳＳ
ＳＷ８：オン状態（接続）
ＳＷ９：ＶＰＰ
【００７９】
図３２は、図３１における書き込み時間に対する不揮発性記憶素子Ｍａ２の閾値電圧の関係を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ２の閾値電圧を示している。図３２中に期間Ｐ２で示すように、図３１に示す状態では、不揮発性記憶素子Ｍａ２の閾値電圧が経時的に変化して徐々に減少する。書き込み時間を調整することで不揮発性記憶素子Ｍａ２の閾値電圧Ｖｔｈを所望の基準電圧ＶＲＥＦの値にする。
【００８０】
図３３は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。横軸は調整時間を示し、縦軸は不揮発性記憶素子Ｍａ２の閾値電圧を示している。図３３には、上述の＜調整シーケンス（３）＞および＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態が図示されている。
図３３に示すように、期間Ｐ１において、不揮発性記憶素子Ｍａ２をエンハンスメント方向に遷移させ、基準電圧ＶＲＥＦを所望の電圧値（図３３では「ＶＲＥＦ」と表記されている）よりも大きくする。次に、期間Ｐ２から期間Ｐ８において、不揮発性記憶素子Ｍａ２をディプレッション方向に遷移させる状態（すなわち、閾値電圧Ｖｔｈをマイナスの方向に調整する状態）と、基準電圧ＶＲＥＦの値をモニタする状態とを繰り返す。図３３では、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８が基準電圧ＶＲＥＦの値をモニタする状態の期間である。期間Ｐ３，Ｐ５，Ｐ７が不揮発性記憶素子Ｍａ２をディプレッション方向に遷移させる状態の期間である。期間Ｐ８において、基準電圧ＶＲＥＦが所望の電圧値（ＶＲＥＦ）になると、基準電圧ＶＲＥＦの調整は終了する。
【００８１】
図３４は、本実施形態に係る基準電圧生成回路１における基準電圧発生方法を説明するためのフローチャートを示す図である。本実施形態における基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにする方法である。
【００８２】
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流または関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子である。
【００８３】
図３４に示すように、まず、ステップＳ１０１において消去動作を行い、ステップＳ１０２に処理を移行する。具体的にステップＳ１０１では、複数の不揮発性記憶素子の各々に流れる電流が、互いに同じまたは関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行う。
【００８４】
次に、ステップＳ１０２において、書込み動作を行い、ステップＳ１０３に処理を移行する。具体的に、ステップＳ１０２では、複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行う。
【００８５】
次に、ステップＳ１０３において、基準電圧を発生して処理を終了する。
【００８６】
図３５は、本実施形態に係る基準電圧生成回路１における他の基準電圧発生方法を説明するためのフローチャートを示す図である。本実施形態における他の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにする方法である。
【００８７】
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流または関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子である。
【００８８】
図３５に示すように、まず、ステップＳ１１１において書込み動作を行い、ステップＳ１１２に処理を移行する。具体的に、ステップＳ１１１では、複数の不揮発性記憶素子の各々に流れる電流が互いに同じまたは関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行う。
【００８９】
次に、ステップＳ１１２において、消去動作を行い、ステップＳ１１３に処理を移行する。具体的に、ステップＳ１１２では、複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行う。
【００９０】
次に、ステップＳ１１３において、基準電圧を発生し、処理を終了する。
【００９１】
生成される基準電圧ＶＲＥＦは、ディプレッションＭＯＳ及びエンハンスメントＭＯＳを使用した回路と同じである。しかしながら、生成される基準電圧の調整は、不揮発性記憶素子により任意に調整することができる。また、同じ不揮発性記憶素子を使うため、プロセス的なばらつきも抑制できる。
【００９２】
〔第２実施形態〕
本発明の第２実施形態による基準電圧生成回路について図３６から図４０を用いて説明する。図１に示した基準電圧生成回路はＮＭＯＳを用いて構成されているが、図３６に示すように、ＰＭＯＳを用いた基準電圧生成回路でも、基準電圧を生成することができる。
【００９３】
本実施形態による基準電圧生成回路には単層ポリシリコンで形成されたＰＭＯＳとして駆動できる不揮発性記憶素子を２つ以上用いる。上記第１実施形態による不揮発性記憶素子Ｍａは、ＭＯＳＦＥＴエリアＭＦＡに設けられたＭＯＳトランジスタがＮＭＯＳで構成されている（図１参照）。これに対し、本実施形態による不揮発性記憶素子Ｍｂは、図３７に示すように、ＭＯＳＦＥＴエリアＭＦＡに設けられたＭＯＳトランジスタがＰＭＯＳで構成されている点に特徴を有している。
【００９４】
本実施形態でのＭＯＳＦＥＴエリアＭＦＡには、ＭＯＳＦＥＴで構成されたＭＯＳトランジスタ２１が設けられている。ＭＯＳトランジスタ２１は、ポリシリコンで形成されたフローティングゲートＧ２１を有している。フローティングゲートＧ２１は単層ポリシリコンで形成されている。フローティングゲートＧ２１は、ゲート絶縁膜２１３を介してＮウェル領域２１２上に形成されている。ＭＯＳトランジスタ２１は、ゲート絶縁膜２１３を介したフローティングゲートＧ２１の下方の両側の一方に形成されたドレイン領域Ｄ２１と、フローティングゲートＧ２１の下方の両側の他方に形成されたソース領域Ｓ２１とを備えている。ドレイン領域Ｄ２１は、Ｎウェル領域２１２の内部に形成されたＰ＋領域であり、端子Ｔｄに接続されている。ソース領域Ｓ２１は、Ｎウェル領域２１２の内部に形成されたＰ＋領域であり、端子Ｔｃに接続されている。不揮発性記憶素子Ｍｂは、素子分離領域１４３ａ，１４３ｃ〜１４３ｈによって、不揮発性記憶素子Ｍｂの他のパートや他の素子と素子分離されている。フローティングゲートＧ２１はその名の通り、電気的なコンタクトを取る電極は直接接続されておらず、フローティング状態となっている。ＭＯＳＦＥＴエリアＭＦＡ以外のコントロールゲートエリアＣＧＡおよび電荷注入エリアＣＩＡは、第１実施形態による不揮発性記憶素子ＭａのコントロールゲートエリアＣＧＡおよび電荷注入エリアＣＩＡと同様の構成を有している。このため、本実施形態におけるコントロールゲートエリアＣＧＡおよび電荷注入エリアＣＩＡのそれぞれの構成については、第１実施形態と同様の符号を付して詳しい説明は省略する。
【００９５】
次に、本実施形態による不揮発性記憶素子を用いた基準電圧生成回路について説明する。本実施形態による基準電圧生成回路は、単層ポリシリコン型のＰＭＯＳトランジスタとして動作する不揮発性記憶素子を複数個用いて基準電圧を生成する回路である。本実施形態による基準電圧生成回路は、この不揮発性記憶素子をエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にして利用する。エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子は、素子として同一の寸法および構造を有している。
【００９６】
本実施形態による基準電圧生成回路は、回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、単層ポリシリコン型のＰＭＯＳトランジスタとして動作する不揮発性記憶素子である。
【００９７】
図３８に示すように、本実施形態における基準電圧生成回路２は、複数（本例では２つ）の不揮発性記憶素子Ｍｂ１，Ｍｂ２を備えている。図３８では、不揮発性記憶素子Ｍｂ１，Ｍｂ２は、簡易的に表現されているが、実際には図３７に示す構造を有している。図３８に示す基準電圧生成回路２を図３７に示す不揮発性記憶素子Ｍｂを用いて表すと、図３９に示す構造のように表すことができる。不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２がそれぞれ図３７に示す不揮発性記憶素子Ｍｂに対応している。複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２は、回路動作中ではＭＯＳＦＥＴエリアＭＦＡのＭＯＳトランジスタ２１にて駆動するため、いずれもトランジスタとして動作する。
【００９８】
不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２は、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。不揮発性記憶素子Ｍｂ１のソース領域Ｓ２１は、端子Ｔｃを介して高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍｂ２のドレイン領域Ｄ２１は端子Ｔｄを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍｂ１のソース領域Ｓ２１、不揮発性記憶素子Ｍｂ１のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図３７参照）とは、端子Ｔｃおよび端子Ｔｅを介して互いに接続されている。不揮発性記憶素子Ｍｂ２のドレイン領域Ｄ２１と、不揮発性記憶素子Ｍｂ２のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図１参照）とは、端子Ｔｄおよび端子Ｔｅを介して互いに接続されている。
【００９９】
さらに、不揮発性記憶素子Ｍｂ１のドレイン領域Ｄ２１と、不揮発性記憶素子Ｍｂ２のソース領域Ｓ２１とは、端子Ｔｄおよび端子Ｔｃを介して互いに接続されている。この接続部には、電圧出力端子ＯＵＴが接続されている。図３９には、図３７との対比が明確となるように、端子Ｔａ，Ｔｂ〜Ｔｆが図示されているが、基準電圧生成回路２では、不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２のそれぞれに設けられたソース領域、ドレイン領域およびフローティングゲートなどの各領域は、端子を介さずに所定の電極プラグや配線によって直接接続されていてももちろんよい。
【０１００】
基準電圧生成回路２では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍｂ２がエンハンスメント状態になるように調整され、上段側（高電圧供給端子Ｖｄｄ側）の不揮発性記憶素子Ｍｂ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍｂ１，Ｍｂ２はいずれも、コントロールゲート（例えばコントロールゲートエリアＣＧＡのＰウェル領域１２２）およびフローティングゲート（例えば各エリアのフローティングゲートＧ２１，Ｇ２，Ｇ３）を有している。これにより、不揮発性記憶素子Ｍｂ１，Ｍｂ２は、書き込みと消去ができ、書き換えられた状態を長期間にわたって保持できる。ＭＯＳトランジスタ２１はＰＭＯＳで構成されているため、ディプレッション型トランジスタの閾値電圧は正となり、エンハンスメント型トランジスタの閾値電圧は負となる。このため、本実施形態の基準電圧生成回路２に設けられた複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２は、少なくとも正の閾値電圧を有する不揮発性記憶素子Ｍｂ１と負の閾値電圧を有する不揮発性記憶素子Ｍｂ２を含んでいる。
【０１０１】
基準電圧生成回路２に設けられた不揮発性記憶素子Ｍｂ１，Ｍｂ２のそれぞれの素子の面積は１０００μｍ２以上１ｍｍ２以下であってもよい。不揮発性記憶素子Ｍｂ１，Ｍｂ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。
【０１０２】
基準電圧生成回路２の構成要素は以下のように対応付けることができる。
不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１は、第１ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のソース領域Ｓ２１は、第１ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のドレイン領域Ｄ２１は、第１ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のフローティングゲートＧ２１は、第１ゲート端子の一例に相当する。
不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２は、第２ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のソース領域Ｓ２は、第２ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第２ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第２ゲート端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＰウェル領域１２２は、第２バルク端子の一例に相当する。
不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１は、第３ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のソース領域Ｓ２１は第１ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のドレイン領域Ｄ２１は第３ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のフローティングゲートＧ２１は、第３ゲート端子の一例に相当する。
不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２は、第４ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のソース領域Ｓ２は、第４ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第４ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第４ゲート端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＰウェル領域１２２は、第４バルク端子の一例に相当する。
【０１０３】
基準電圧生成回路２では、不揮発性記憶素子Ｍｂ１，Ｍｂ２のＭＯＳトランジスタ２１がＰチャネルＭＯＳトランジスタであり、低電圧供給端子Ｖｓｓは高電圧供給端子Ｖｄｄの電圧よりも低い電圧を有する。このため、基準電圧生成回路２において、高電圧供給端子Ｖｄｄが第２電源端子の一例に相当し、低電圧供給端子Ｖｓｓが第１電源端子の一例に相当する。さらに、基準電圧生成回路２では、不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１１のドレイン領域Ｄ２１が端子Ｔｄを介して低電圧供給端子Ｖｓｓに接続され、不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のソース領域Ｓ２１が端子Ｔｃを介して高電圧供給端子Ｖｄｄに接続される。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のドレイン領域Ｄ２１が端子Ｔｄ，Ｔｃを介して不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のソース領域Ｓ２１に接続される。
【０１０４】
図４０は、不揮発性記憶素子Ｍｂ１，Ｍｂ２を用いた基準電圧生成回路２の実際の回路例を示す構成図（第１実施形態の図９に相当する図）である。
【０１０５】
図４０に示す基準電圧生成回路２が電圧出力端子ＯＵＴから基準電圧ＶＲＥＦを出力している状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ１の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ７の３つの端子のうちの一端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【０１０６】
図４０に示す状態で、不揮発性記憶素子Ｍｂ１がディプレッション状態であり、かつ不揮発性記憶素子Ｍｂ２がエンハンスメント状態であるとき、基準電圧ＶＲＥＦが生成される。つまり、本実施形態による基準電圧生成回路２は、不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１，１２，１３および不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１，１２，１３の各端子を所望の電位に設定するスイッチ部を備えている。
【０１０７】
基準電圧生成回路２は、図４０に示す構成で、第１実施形態の実施例１と同様の調整シーケンスを実施することにより、フローティングゲートに電荷を注入して不揮発性記憶素子Ｍｂ１，Ｍｂ２の閾値電圧を書き換えることができる。これにより、基準電圧生成回路２は、精度の良い基準電圧を任意に電圧出力端子ＯＵＴから出力させることが出来る。なお、調整シーケンスは、第１実施形態の実施例１と同様であるため説明は省略する。
【０１０８】
〔第３実施形態〕
本発明の第３実施形態による基準電圧生成回路について図１および図４１から図４４を用いて説明する。第１実施形態および第２実施形態による基準電圧生成回路１，２は、正の基準電圧を生成するように構成されているが、第３実施形態による基準電圧生成回路は、負の基準電圧を生成するように構成されている。図４１に示すように、基準電圧生成回路は、負の基準電圧を生成する場合には、負の電圧を供給する負電圧供給端子−Ｖｄｄと低電圧供給端子Ｖｓｓとの間に複数のＮＭＯＳが直列に接続される構成を有する。なお、以下、符号「−Ｖｄｄ」は、負電圧供給端子−Ｖｄｄから出力される負の電圧の符号としても使用する。
【０１０９】
本実施形態による基準電圧生成回路は、単層ポリシリコン型のＮＭＯＳトランジスタとして動作する不揮発性記憶素子Ｍａ（図１参照）を複数個用いて基準電圧を生成する回路である。本実施形態における基準電圧生成回路は、不揮発性記憶素子Ｍａをエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にして利用する。エンハンスメント型トランジスタとして使う不揮発性記憶素子Ｍａとディプレッション型トランジスタとして使う不揮発性記憶素子Ｍａは、素子として同一の寸法および構造を有している。
【０１１０】
本実施形態による基準電圧生成回路は、回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、単層ポリシリコン型のＮＭＯＳトランジスタとして動作する不揮発性記憶素子である。
【０１１１】
図４２に示すように、本実施形態における基準電圧生成回路３は、複数（本例では２つ）の不揮発性記憶素子Ｍａ１，Ｍａ２を備えている。図４２では、不揮発性記憶素子Ｍａ１，Ｍａ２は、簡易的に表現されているが、実際には図１に示す構造を有している。図４２に示す基準電圧生成回路３を図１に示す不揮発性記憶素子Ｍａを用いて表すと、図４３に示す構造のように表すことができる。不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２がそれぞれ図１に示す不揮発性記憶素子Ｍａに対応している。複数の不揮発性記憶素子Ｍａ１，Ｍａ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍａ１，Ｍａ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２は、回路動作中ではＭＯＳＦＥＴエリアＭＦＡのＭＯＳトランジスタ１１にて駆動するため、いずれもトランジスタとして動作する。
【０１１２】
不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２は、負の高電圧が供給される負の高電圧供給端子−Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。不揮発性記憶素子Ｍａ１のソース領域Ｓ１は、端子Ｔｃを介して負の高電圧供給端子−Ｖｄｄに接続され、不揮発性記憶素子Ｍａ２のドレイン領域Ｄ１（は、端子Ｔｄを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍａ１のソース領域Ｓ１と、不揮発性記憶素子Ｍａ１のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図１参照）とは、端子Ｔｃおよび端子Ｔｅを介して互いに接続されている。不揮発性記憶素子Ｍａ２のドレイン領域Ｄ１と、不揮発性記憶素子Ｍａ２のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図１参照）とは、端子Ｔｄおよび端子Ｔｅを介して互いに接続されている。
【０１１３】
さらに、不揮発性記憶素子Ｍａ１のドレイン領域Ｄ１と、不揮発性記憶素子Ｍａ２のソース領域Ｓ１とは、端子Ｔｄおよび端子Ｔｃを介して互いに接続されている。この接続部には、電圧出力端子ＯＵＴが接続されている。図４３には、図１との対比が明確となるように、端子Ｔａ〜Ｔｆが図示されているが、基準電圧生成回路３では、不揮発性記憶素子Ｍａ１および不揮発性記憶素子Ｍａ２のそれぞれに設けられたソース領域、ドレイン領域およびフローティングゲートなどの各領域は、端子を介さずに所定の電極プラグや配線によって直接接続されていてももちろんよい。
【０１１４】
基準電圧生成回路３では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍａ２がエンハンスメント状態になるように調整され、上段側（負の高電圧供給端子−Ｖｄｄ側）の不揮発性記憶素子Ｍａ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍａ１，Ｍａ２はいずれも、コントロールゲート（例えばコントロールゲートエリアＣＧＡのＰウェル領域１２２）およびフローティングゲート（例えば各エリアのフローティングゲートＧ１，Ｇ２，Ｇ３）を有している。これにより、不揮発性記憶素子Ｍａ１，Ｍａ２は、書き込みと消去ができ、書き換えられた状態を長期間にわたって保持できる。ディプレッション型トランジスタの閾値電圧は負となり、エンハンスメント型トランジスタの閾値電圧は正となる。このため、本実施形態の基準電圧生成回路３に設けられた複数の不揮発性記憶素子Ｍａ１，Ｍａ２は、少なくとも負の閾値電圧を有する不揮発性記憶素子Ｍａ１と正の閾値電圧を有する不揮発性記憶素子Ｍａ２を含んでいる。
【０１１５】
基準電圧生成回路３に設けられた不揮発性記憶素子Ｍａ１，Ｍａ２のそれぞれの素子の面積は１０００μｍ２以上１ｍｍ２以下であってもよい。不揮発性記憶素子Ｍａ１，Ｍａ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。
【０１１６】
基準電圧生成回路３の構成要素は以下のように対応付けることができる。
不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１は、第１ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のソース領域Ｓ１は、第１ソース端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のドレイン領域Ｄ１は、第１ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のフローティングゲートＧ１は、第１ゲート端子の一例に相当する。
不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２は、第２ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のソース領域Ｓ２は、第２ソース端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第２ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第２ゲート端子の一例に相当する。不揮発性記憶素子Ｍａ２のＰウェル領域１２２は、第２バルク端子の一例に相当する。
不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１は、第３ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のソース領域Ｓ１は第３ソース端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のドレイン領域Ｄ１は第３ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のフローティングゲートＧ１は、第３ゲート端子の一例に相当する。
不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２は、第４ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のソース領域Ｓ２は、第４ソース端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第４ドレイン端子の一例に相当する。不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第４ゲート端子の一例に相当する。不揮発性記憶素子Ｍａ１のＰウェル領域１２２は、第４バルク端子の一例に相当する。
【０１１７】
基準電圧生成回路３では、不揮発性記憶素子Ｍａ１，Ｍａ２のＭＯＳトランジスタ１１がＮチャネルＭＯＳトランジスタであり、低電圧供給端子Ｖｓｓは負電圧供給端子−Ｖｄｄの電圧よりも高い電圧を有する。このため、基準電圧生成回路３において、低電圧供給端子Ｖｓｓが第１電源端子の一例に相当し、負電圧供給端子−Ｖｄｄが第２電源端子の一例に相当する。さらに、基準電圧生成回路３では、不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のドレイン領域Ｄ１が端子Ｔｄを介して低電圧供給端子Ｖｓｓに接続され、不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のソース領域Ｓ１が端子Ｔｃを介して負電圧供給端子−Ｖｄｄに接続されている。不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１のソース領域Ｓ１が端子Ｔｃ，Ｔｄを介して不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１のドレイン領域Ｄ１に接続される。
【０１１８】
図４４は、不揮発性記憶素子Ｍａ１，Ｍａ２が用いられ負の基準電圧を出力する基準電圧生成回路３の実際の回路例を示す構成図（第１実施形態の図９に相当する図）である。
【０１１９】
図４４に示す基準電圧生成回路３が電圧出力端子ＯＵＴから負の基準電圧ＶＲＥＦを出力している状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：−ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ１の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ７の３つの端子のうちの一端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【０１２０】
図４４に示す状態で、不揮発性記憶素子Ｍａ１がディプレッション状態であり、不揮発性記憶素子Ｍａ２がエンハンスメント状態であるとき、負の基準電圧ＶＲＥＦが生成される。つまり、本実施形態による基準電圧生成回路３は、不揮発性記憶素子Ｍａ１のＭＯＳトランジスタ１１，１２，１３および不揮発性記憶素子Ｍａ２のＭＯＳトランジスタ１１，１２，１３の各端子を所望の電位に設定するスイッチ部を備えている。
【０１２１】
基準電圧生成回路３は、図４４に示す構成で、第１実施形態の実施例１と同様の調整シーケンスを実施することにより、フローティングゲートに電荷を注入して不揮発性記憶素子Ｍａ１，Ｍａ２の閾値電圧を書き換えることができる。これにより、基準電圧生成回路３は、精度の良い基準電圧を任意に電圧出力端子ＯＵＴから出力することが出来る。なお、調整シーケンスは、第１実施形態の実施例１と同様であるため、説明は省略する。
【０１２２】
〔第４実施形態〕
本発明の第４実施形態による基準電圧生成回路について図３７および図４５から図４８を用いて説明する。第４実施形態による基準電圧生成回路は、第３実施形態による基準電圧生成回路３とは別の回路構成を有し、負の基準電圧を生成できる点に特徴を有している。図４５に示すように、本実施形態による負の基準電圧を生成する基準電圧生成回路は、負電圧供給端子−Ｖｄｄと低電圧供給端子Ｖｓｓとの間に複数のＰＭＯＳが直列に接続される構成を有する。
【０１２３】
本実施形態による基準電圧生成回路は、単層ポリシリコン型のＰＭＯＳトランジスタとして動作する不揮発性記憶素子Ｍｂ（図３７参照）を複数個用いて基準電圧を生成する回路である。本実施形態における基準電圧生成回路は、不揮発性記憶素子Ｍｂをエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にして利用する。エンハンスメント型トランジスタとして使う不揮発性記憶素子Ｍｂとディプレッション型トランジスタとして使う不揮発性記憶素子Ｍｂは、素子として同一の寸法および構造を有している。
【０１２４】
本実施形態による基準電圧生成回路は、回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、単層ポリシリコン型のＰＭＯＳトランジスタとして動作する不揮発性記憶素子である。
【０１２５】
図４６に示すように、本実施形態における基準電圧生成回路４は、複数（本例では２つ）の不揮発性記憶素子Ｍｂ１，Ｍｂ２を備えている。図４６では、不揮発性記憶素子Ｍｂ１，Ｍｂ２は、簡易的に表現されているが、実際には図３７に示す構造を有している。図４６に示す基準電圧生成回路４を図３７に示す不揮発性記憶素子Ｍｂを用いて表すと、図４７に示す構造のように表すことができる。不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２がそれぞれ図３７に示す不揮発性記憶素子Ｍｂに対応している。複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２は、回路動作中ではＭＯＳＦＥＴエリアＭＦＡのＭＯＳトランジスタ２１にて駆動するため、いずれもトランジスタとして動作する。
【０１２６】
不揮発性記憶素子Ｍｂ１および不揮発性記憶素子Ｍｂ２は、負の高電圧が供給される負の高電圧供給端子−Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。不揮発性記憶素子Ｍｂ１のドレイン領域Ｄ２１は、端子Ｔｄを介して負の高電圧供給端子−Ｖｄｄに接続され、不揮発性記憶素子Ｍｂ２のソース領域Ｓ２１は、端子Ｔｃを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍｂ１のソース領域Ｓ２１と、不揮発性記憶素子Ｍｂ１のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図３７参照）とは、端子Ｔｃおよび端子Ｔｅを介して互いに接続されている。不揮発性記憶素子Ｍｂ２のドレイン領域Ｄ２１と、不揮発性記憶素子Ｍｂ２のソース領域Ｓ２、ドレイン領域Ｄ２およびＰ＋領域１２４ａ，１２４ｂ（図３７参照）とは、端子Ｔｄおよび端子Ｔｅを介して互いに接続されている。
【０１２７】
さらに、不揮発性記憶素子Ｍｂ１のソース領域Ｓ２１と、不揮発性記憶素子Ｍｂ２のドレイン領域Ｄ２１とは、端子Ｔｃおよび端子Ｔｄを介して互いに接続されている。不揮発性記憶素子Ｍｂ１のソース領域Ｓ２１と不揮発性記憶素子Ｍｂ２のドレイン領域Ｄ２１との接続部には、電圧出力端子ＯＵＴが接続されている。
【０１２８】
基準電圧生成回路４では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍｂ２がエンハンスメント状態になるように調整され、上段側（負の高電圧供給端子−Ｖｄｄ側）の不揮発性記憶素子Ｍｂ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍｂ１，Ｍｂ２はいずれも、コントロールゲート（例えばコントロールゲートエリアＣＧＡのＰウェル領域１２２）およびフローティングゲート（例えば各エリアのフローティングゲートＧ２１，Ｇ２，Ｇ３）を有している。これにより、不揮発性記憶素子Ｍｂ１，Ｍｂ２は、書き込みと消去ができ、書き換えられた状態を長期間にわたって保持できる。ＭＯＳトランジスタ２１はＰＭＯＳで構成されているため、ディプレッション型トランジスタの閾値電圧は正となり、エンハンスメント型トランジスタの閾値電圧は負となる。このため、本実施形態の基準電圧生成回路４に設けられた複数の不揮発性記憶素子Ｍｂ１，Ｍｂ２は、少なくとも正の閾値電圧を有する不揮発性記憶素子Ｍｂ１と負の閾値電圧を有する不揮発性記憶素子Ｍｂ２を含んでいる。
【０１２９】
基準電圧生成回路４に設けられた不揮発性記憶素子Ｍｂ１，Ｍｂ２のそれぞれの素子の面積は１０００μｍ２以上１ｍｍ２以下であってもよい。不揮発性記憶素子Ｍｂ１，Ｍｂ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。
【０１３０】
基準電圧生成回路４の構成要素は以下のように対応付けることができる。
不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１は、第１ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のソース領域Ｓ１は、第１ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のドレイン領域Ｄ１は、第１ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のフローティングゲートＧ１は、第１ゲート端子の一例に相当する。
不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２は、第２ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のソース領域Ｓ２は、第２ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第２ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第２ゲート端子の一例に相当する。不揮発性記憶素子Ｍｂ２のＰウェル領域１２２は、第２バルク端子の一例に相当する。
不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１は、第３ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のソース領域Ｓ２１は第３ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のドレイン領域Ｄ２１は第３ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のフローティングゲートＧ２１は、第３ゲート端子の一例に相当する。
不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２は、第４ＭＯＳトランジスタの一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のソース領域Ｓ２は、第４ソース端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のドレイン領域Ｄ２は、第４ドレイン端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ１２のフローティングゲートＧ２は、第４ゲート端子の一例に相当する。不揮発性記憶素子Ｍｂ１のＰウェル領域１２２は、第４バルク端子の一例に相当する。
【０１３１】
基準電圧生成回路４では、不揮発性記憶素子Ｍｂ１，Ｍｂ２のＭＯＳトランジスタ２１がＰチャネルＭＯＳトランジスタであり、低電圧供給端子Ｖｓｓは負電圧供給端子−Ｖｄｄの電圧よりも高い電圧を有する。このため、基準電圧生成回路４において、低電圧供給端子Ｖｓｓが第２電源端子の一例に相当し、負電圧供給端子−Ｖｄｄが第１電源端子の一例に相当する。さらに、基準電圧生成回路４では、不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のドレイン領域Ｄ２１が端子Ｔｄを介して負電圧供給端子−Ｖｄｄに接続され、不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のソース領域Ｓ１が端子Ｔｃを介して低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１のドレイン領域Ｄ２１が端子Ｔｄ，Ｔｃを介して不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１のソース領域Ｓ２１に接続される。
【０１３２】
図４８は、不揮発性記憶素子Ｍｂ１，Ｍｂ２が用いられ負の基準電圧を出力する基準電圧生成回路４の実際の回路例を示す構成図（第１実施形態の図９に相当する図）である。
【０１３３】
図４８に示す基準電圧生成回路４が電圧出力端子ＯＵＴから負の基準電圧ＶＲＥＦを出力している状態でのスイッチＳＷ１〜ＳＷ９の状態は、以下のようになる。
ＳＷ１：−ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：オン状態（スイッチＳＷ５の一方の端子と端子Ｔｃとの接続ノードＮ１に接続）
ＳＷ４：オフ状態（開放）
ＳＷ５：オン状態（接続）
ＳＷ６：オン状態（接続）
ＳＷ７：オン状態（スイッチＳＷ６の一方の端子と端子Ｔｄとの接続ノードＮ２に接続）
ＳＷ８：オフ状態（開放）
ＳＷ９：ＶＳＳ
【０１３４】
図４８に示す状態で、不揮発性記憶素子Ｍｂ１がディプレッション状態であり、不揮発性記憶素子Ｍｂ２がエンハンスメント状態であるとき、負の基準電圧ＶＲＥＦが生成される。つまり、本実施形態による基準電圧生成回路４は、不揮発性記憶素子Ｍｂ１のＭＯＳトランジスタ２１，１２，１３および不揮発性記憶素子Ｍｂ２のＭＯＳトランジスタ２１，１２，１３の各端子を所望の電位に設定するスイッチ部を備えている。
【０１３５】
基準電圧生成回路４は、図４８に示す構成で、第１実施形態の実施例１と同様の調整シーケンスを実施することにより、フローティングゲートに電荷を注入して不揮発性記憶素子Ｍｂ１，Ｍｂ２の閾値電圧を書き換えることができる。これにより、基準電圧生成回路４は、精度の良い基準電圧を任意に電圧出力端子ＯＵＴから出力することが出来る。なお、調整シーケンスは、第１実施形態の実施例１と同様であるため、説明は省略する。
【０１３６】
〔第５実施形態〕
次に、より優れた電荷保持特性を有する単層ポリシリコン型不揮発性記憶素子を用いた基準電圧生成回路について説明する。基準電圧生成回路のようなアナログ的に使用される不揮発性記憶素子は、不揮発性メモリなどの１／０の情報として扱われる不揮発性記憶素子と比べて、高い電荷保持特性が求められる。第５実施形態では、第１から第４実施形態で説明した不揮発性記憶素子のフローティングゲートの極性（Ｐ型／Ｎ型）を最適化することで、優れた電荷保持特性を有する基準電圧生成回路を実現するものである。以下、第１実施形態による基準電圧生成回路の構造を例にとって説明するが、本実施形態を第２から第４実施形態による基準電圧生成回路の構造に適用しても、同様の効果が得られる。
【０１３７】
第５実施形態では、ディプレッション型トランジスタとして用いる不揮発性記憶素子のフローティングゲート極性と、エンハンスメント型トランジスタとして用いる不揮発性記憶素子のフローティングゲート極性を、それぞれの電荷保持特性の観点から最適化する。
【０１３８】
図１に示した各エリアＭＦＡ，ＣＧＡ，ＣＩＡにおいて、フローティングゲートと電荷保持特性の関係は次のようになる。ＭＯＳＦＥＴエリアＭＦＡのフローティングゲート極性は、フローティングゲート内に電荷が注入されていない状態でのＭＯＳトランジスタ１１の閾値電圧に関係する。具体的には、フローティングゲートＧ１に電荷が注入されていない状態では、ＭＯＳトランジスタ１１がＮＭＯＳＦＥＴで構成されている場合、Ｐウェル領域１１２内の不純物濃度が同じであれば、Ｐ型フローティングゲートは、Ｎ型フローティングゲートに比べて、仕事関数差分（約１Ｖ）高い閾値電圧となる。一方、一般的に電荷保持特性というのは、フローティングゲートに注入する電荷が少ないほど良好である。したがって、ＭＯＳＦＥＴのフローティングゲートに電荷が注入されていない状態における閾値電圧が、目標とする値に出来るだけ近い値になるようにしておくことで、フローティングゲートに注入する電荷量を減らすことができ、優れた電荷保持特性を実現できる。
【０１３９】
ここで、例えばフローティングゲートに電荷が注入されていない状態時の閾値電圧が、Ｎ型フローティングゲートを用いた場合に１Ｖであり、Ｐ型フローティングゲートを用いた場合に２Ｖである場合を例に取る。このようなデバイスを用いて基準電圧Ｖｒｅｆとして３Ｖを出力する、図４９に示すような基準電圧生成回路５を構成する場合、ディプレッション型トランジスタとして用いる方の不揮発性記憶素子Ｍａ１（第一不揮発性記憶素子の一例）のフローティングゲートＧ１はＮ型に、エンハンスメント型トランジスタとして用いる不揮発性記憶素子Ｍａ２（第二不揮発性記憶素子の一例）のフローティングゲートＧ１はＰ型にしておく。これにより、基準電圧生成回路５は、優れた電荷保持特性を実現できる。その理由は、次のとおりである。
【０１４０】
基準電圧Ｖｒｅｆとして３ＶをｎＡ（ナノアンペア）オーダーの微小電流を流しながら出力している時（すなわち、不揮発性記憶素子Ｍａ１，Ｍａ２のそれぞれのＭＯＳトランジスタ１１が閾値電圧程度で動作している時）は、ゲートソース間電圧Ｖｇｓを０Ｖで動作させる不揮発性記憶素子Ｍａ１は、閾値電圧がややマイナスになるようにフローティングゲートＧ１にプラス電荷が注入されている必要がある。一方、ゲートソース間電圧Ｖｇｓを３Ｖで動作させる不揮発性記憶素子Ｍａ２は、閾値電圧が基準電圧Ｖｒｅｆの値を３Ｖよりやや小さい値になるようにフローティングゲートＧ１にマイナス電荷が注入されている必要がある。このとき、不揮発性記憶素子Ｍａ１のフローティングゲートＧ１はＮ型にし、エンハンスメント型トランジスタとして用いる不揮発性記憶素子Ｍａ２のフローティングゲートＧ１はＰ型にしておく。これにより、それぞれの不揮発性記憶素子Ｍａ１，Ｍａ２に注入する電荷量を小さくすることができ、フローティングゲートＧ１，Ｇ２内から漏れ出る電荷が少なくなり、基準電圧生成回路５の電荷保持特性を良くすることができる。
【０１４１】
次に、コントロールゲートエリアＣＧＡのフローティングゲートの極性（以下、「フローティングゲート極性」と称する）について説明する。コントロールゲートエリアＣＧＡのフローティングゲート極性は、フローティングゲートＧ２内に電荷が注入された状態時に、コントロールゲートエリアＣＧＡのゲート絶縁膜１２３にかかる電界が小さくなるようにする。その理由は、次のとおりである。
【０１４２】
コントロールゲートエリアＣＧＡは、ＭＯＳＦＥＴエリアＭＦＡや電荷注入エリアＣＩＡと比べてゲート絶縁膜１２３の絶縁膜容量Ｃ２の値を十分に大きく取る必要がある。すなわち、ゲート絶縁膜１２３は、面積的に他２つのエリアＭＦＡ，ＣＩＡのゲート絶縁膜１１３，１３３よりも大きくする必要がある。このため、コントロールゲートエリアＣＧＡのゲート絶縁膜１２３は、電荷漏れの主経路になるので、ゲート絶縁膜１２３にかかる電界が小さくなるようにする。電荷が注入された状態時にコントロールゲートエリアＣＧＡのゲート絶縁膜１２３にかかる電界を抑えることで、基準電圧生成回路５の電荷保持特性を大きく改善できる。
【０１４３】
図５０は、コントロールゲートエリアＣＧＡのゲート絶縁膜１２３、電荷注入エリアＣＩＡのゲート絶縁膜１３３の付近のエネルギーバンド構造を示している。具体的には、コントロールゲートエリアＣＧＡのフローティングゲートＧ２の直下の基板極性がＰ型（つまりＰウェル）の場合、フローティングゲートＧ２にプラス電荷を注入して使用する不揮発性記憶素子には、Ｐ型のフローティングゲートとし、フローティングゲートにマイナス電荷を注入して使用する不揮発性記憶素子には、Ｎ型のフローティングゲートとする。そうすることで、図５０の例に示すように、電荷が注入されてその電荷を保持している状態時にゲート絶縁膜１２３にかかる電界が抑えられる。
【０１４４】
より具体的には、例えば図５１に示す、基準電圧Ｖｒｅｆを出力する基準電圧生成回路５で、ディプレッション型トランジスタのフローティングゲートＧ２にはプラスの電荷を注入し、エンハンスメント型トランジスタのフローティングゲートＧ２にはマイナスの電荷を注入した状態を想定する。このとき、ディプレッション型トランジスタとして用いる方の不揮発性記憶素子Ｍａ１のコントロールゲートエリアＣＧＡのフローティングゲートＧ２はＰ型に、エンハンスメント型トランジスタとして用いる不揮発性記憶素子Ｍａ２のコントロールゲートエリアＣＧＡのフローティングゲートＧ２はＮ型にしておく。これにより、電荷が注入されてその電荷を保持している状態時にゲート絶縁膜１２３にかかる電界が抑えられ、基準電圧生成回路５は、優れた電荷保持特性を実現できる。
【０１４５】
最後に電荷注入エリアのフローティングゲート極性について説明する。電荷注入エリアＣＩＡのゲート絶縁膜１３３は、電荷注入時にトンネル電流を流すため、他のエリアＭＦＡ，ＣＧＡのゲート絶縁膜１１３，１２３に比べて欠陥が多くなる傾向がある。したがって、電荷注入エリアＣＩＡのゲート絶縁膜１３３は、コントロールゲートエリアＣＧＡのゲート絶縁膜１２３に比べて面積は小さいものの、電荷漏れの経路になり得る。電荷注入エリアＣＩＡも、図５０に示したコントロールゲートエリアＣＧＡと全く同じ考え方で、電荷が注入されてその電荷を保持している状態時にゲート絶縁膜１３３にかかる電界を抑えることで電荷保持特性を良くすることができる。
【０１４６】
ここで、図５２に示す、基準電圧Ｖｒｅｆを出力する基準電圧生成回路５で、ディプレッション型トランジスタのフローティングゲートにはプラスの電荷を、エンハンスメント型トランジスタのフローティングゲートにはマイナスの電荷を注入した状態を想定する。ディプレッション型トランジスタとして用いる方の不揮発性記憶素子Ｍａ１のコントロールゲートエリアＣＧＡのフローティングゲートＧ２はＰ型に、エンハンスメント型トランジスタとして用いる不揮発性記憶素子Ｍａ２のコントロールゲートエリアＣＧＡのフローティングゲートＧ２はＮ型にしておく。これにより、電荷が注入されてその電荷を保持している状態時にゲート絶縁膜１２３にかかる電界が抑えられ、基準電圧生成回路５は、優れた電荷保持特性を実現できる。
【０１４７】
図５３は、電荷注入エリアＣＩＡのゲート絶縁膜１３３の付近のエネルギーバンド構造を示している。電荷が注入されてその電荷を保持している状態時にゲート絶縁膜にかかる電界が抑えられるという構造は、図５３に示すように、電荷を注入している瞬間には、逆に電荷注入エリアＣＩＡのゲート絶縁膜１３３には高電界が印加されるようになる。このため、電荷注入に用いる外部電源電圧Ｖｐｐを下げられるというメリットもある。
【０１４８】
図５４は、様々なフローティングゲート極性の組み合わせで、フローティングゲートにマイナス電荷を注入して電荷保持特性を評価したグラフを示している。横軸がマイナス電荷を注入した直後の不揮発性記憶素子の閾値電圧を示し、縦軸が２５０℃１２時間のベークを実施した後の各不揮発性記憶素子の閾値電圧の変動量ΔＶｔｈを示している。図５４中に示す「Ｎ／Ｎ／Ｎ」、「Ｐ／Ｐ／Ｐ」、「Ｎ／Ｐ／Ｐ」および「Ｐ／Ｎ／Ｎ」はそれぞれ、左からＭＯＳＦＥＴエリア／コントロールゲートエリア／電荷入入エリアのフローティングゲート極性を示している。「Ｎ」はＮ型を表し、「Ｐ」はＰ型を表している。例えば、「Ｎ／Ｐ／Ｐ」は、「ＭＯＳＦＥＴエリアのフローティングゲート極性がＮ型／コントロールゲートエリアのフローティングゲート極性がＰ型／電荷注入エリアのフローティングゲート極性がＰ型」であることを示している。
【０１４９】
電荷保持特性はフローティングゲート極性の影響を大きく受けていることが分かる。本例における電荷保持特性について、不揮発性記憶素子のフローティングゲート極性は、エンハンスメント型トランジスタ側では、ＭＯＳＦＥＴエリアＭＦＡがＰ型となり、コントロールゲートエリアＣＧＡがＮ型となり、電荷注入エリアＣＩＡがＮ型となる組合せが最良である。また、不揮発性記憶素子のフローティングゲート極性は、ディプレッション型トランジスタ側では、エンハンスメント型トランジスタ側における極性を反転させた組み合わせが最良となる。具体的に、不揮発性記憶素子のフローティングゲート極性は、ディプレッション型トランジスタ側では、ＭＯＳＦＥＴエリアＭＦＡがＮ型となり、コントロールゲートエリアＣＧＡがＰ型となり、電荷注入エリアＣＩＡがＰ型となる組合せが最良である。
【０１５０】
フローティングゲート極性の組み合わせが最良となる状態を図５５および図５６に示す。図５５は、エンハンスメント型トランジスタ側での状態を示し、図５６は、ディプレッション型トランジスタ側での状態を示している。図５５および図５６に示す不揮発性記憶素子Ｍａは、ＭＯＳＦＥＴエリアＭＦＡ、コントロールゲートエリアＣＧＡ及び電荷注入エリアＣＩＡの全てがＮＭＯＳ系の構造（ソース領域／ドレイン領域がＮ型）で構成された例である。なお、フローティングゲートの極性が一部のエリアのみエンハンスメント側とディプレッション側で反転している構造でも、電荷保持特性を改善する効果はある。
【０１５１】
図５５のＭＯＳＦＥＴエリアＭＦＡ並びに図５６のコントロールゲートエリアＣＧＡ及び電荷注入エリアＣＩＡのフローティングゲートの極性（Ｐ型）は、それぞれの領域のソース領域／ドレイン領域の極性（Ｎ型）と異なっている。すなわち、本実施形態による不揮発性記憶素子Ｍａの製造プロセスにおいて、ソース領域／ドレイン領域の形成とは独立してフローティングゲートの極性を制御する必要がある。例えば、フローティングゲートのパターンを形成する前に、後にフローティングゲートとなる単層ポリシリコンに高濃度のイオン注入を実施しておく。このあと、フローティングゲートのパターンを形成してから、半導体基板にイオン注入を行いソース領域／ドレイン領域を形成する。これにより、フローティングゲートの極性とそれぞれの領域のソース領域／ドレイン領域の極性とが異なるエリアを有する不揮発性記憶素子Ｍａを形成することができる。
【０１５２】
図５５及び図５６に示すように、本実施形態による不揮発性記憶素子Ｍａは、ソース領域Ｓ１（第１ソース領域の一例）、ドレイン領域Ｄ１（第１ドレイン領域の一例）及びＰ型及びＮ型のうち一方の導電型であってフローティング状態のフローティングゲートＧ１（第１ゲートの一例）を有するＭＯＳトランジスタ１１（第１ＭＯＳトランジスタの一例）を備えている。また、本実施形態による不揮発性記憶素子Ｍａは、Ｐ型及びＮ型のうち他方の導電型のフローティングゲートＧ２（第２ゲートの一例）、並びに互いに接続されたソース領域Ｓ２（第２ソース領域の一例）、ドレイン領域Ｄ２（第２ドレイン領域の一例）及びＰウェル領域１２２（第２バルク領域の一例）を有するＭＯＳトランジスタ１２（第２ＭＯＳトランジスタの一例）を備えている。さらに、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１１のフローティングゲートＧ１とＭＯＳトランジスタ１２のフローティングゲートＧ２とをＰＮ接合するＰＮ接合部１７と、ＰＮ接合部１７上に形成されるシリサイド１６とを備えている。
【０１５３】
図５５に示すように、本実施形態による不揮発性記憶素子Ｍａでは、ＭＯＳトランジスタ１１において、フローティングゲートＧ１の導電型（Ｐ型）はソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と異なる。一方、ＭＯＳトランジスタ１２では、フローティングゲートＧ２の導電型（Ｎ型）はソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と同じである。
また、図５６に示すように、本実施形態による不揮発性記憶素子Ｍａでは、ＭＯＳトランジスタ１２において、フローティングゲートＧ２の導電型（Ｐ型）は、ソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と異なる。一方、ＭＯＳトランジスタ１１では、フローティングゲートＧ１の導電型（Ｎ型）は、ソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と同じである。
【０１５４】
以上から、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１１においてフローティングゲートＧ１の導電型がソース領域Ｓ１の導電型と異なる構成、及びＭＯＳトランジスタ１２においてフローティングゲートＧ２の導電型がソース領域Ｓ２の導電型と異なる構成のうちの少なくとも一方の構成を備えることが好ましい。
【０１５５】
さらに、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１２のフローティングゲートＧ２に接続されてＰ型及びＮ型のうち他方の導電型のフローティングゲートＧ３（第３ゲートの一例）、並びに互いに接続されたソース領域Ｓ３（第３ソース領域の一例）、ドレイン領域Ｄ３（第３ドレイン領域の一例）及びＰウェル領域１３２（第３バルク領域の一例）を有するＭＯＳトランジスタ１３（第３ＭＯＳトランジスタの一例）を備えている。
【０１５６】
図５５に示すように、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１１において、フローティングゲートＧ１の導電型（Ｐ型）が、ソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と異なる構成を備えている。一方、図５５に示すように、不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１２において、フローティングゲートＧ２，Ｇ３の導電型（Ｎ型）が、ソース領域Ｓ２及びドレイン領域Ｄ２並びにソース領域Ｓ３及びドレイン領域Ｄ３の導電型（Ｎ型）と同じ構成を備えている。
また、図５６に示すように、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１２，１３において、フローティングゲートＧ２，Ｇ３の導電型（Ｐ型）が、ソース領域Ｓ２及びドレイン領域Ｄ２並びにソース領域Ｓ３及びドレイン領域Ｄ３の導電型（Ｎ型）と異なる構成を備えている。一方、図５６に示すように、不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１１において、フローティングゲートＧ１の導電型（Ｎ型）が、ソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と同じ構成を備えている。
【０１５７】
以上から、本実施形態による不揮発性記憶素子Ｍａは、ＭＯＳトランジスタ１１においてフローティングゲートＧ１の導電型がソース領域Ｓ１の導電型と異なる構成、ＭＯＳトランジスタ１２においてフローティングゲートＧ２の導電型がソース領域Ｓ２の導電型と異なる構成、及びＭＯＳトランジスタ１３においてフローティングゲートＧ３の導電型がソース領域Ｓ３の導電型と異なる構成のうちの少なくとも１つの構成を備えることが好ましい。
【０１５８】
さらに、不揮発性記憶素子Ｍａは、ＭＯＳＦＥＴエリアＭＦＡ、コントロールゲートエリアＣＧＡ、電荷注入エリアＣＩＡの一部もしくは全てのエリアがＰＭＯＳ系の構造（ソース領域／ドレイン領域がＰ型）で構成されていても良い。
例えば、図５７は、ＭＯＳＦＥＴエリアＭＦＡがＮＭＯＳ系で構成され、コントロールゲートエリアＣＧＡと電荷注入エリアＣＩＡがＰＭＯＳ系で構成された不揮発性記憶素子Ｍａのエンハンスメント型トランジスタ側での状態を示す。なお、図５７中、図５５と共通する部分については同じ参照符号を付している。
【０１５９】
図５７に示す不揮発性記憶素子Ｍａでは、図５５に示す不揮発性記憶素子ＭａのディープＮウェル領域１２１及びＰウェル領域１２２に変えてＮウェル領域１２５が設けられている。さらに、図５７に示す不揮発性記憶素子Ｍａでは、図５５に示す不揮発性記憶素子ＭａのディープＮウェル領域１３１及びＰウェル領域１３２に変えてＮウェル領域１３５が設けられている。また、図５７に示す不揮発性記憶素子Ｍａでは、ドレイン領域Ｄ１２及びソース領域Ｓ１２は、Ｎウェル領域１２５の内部に形成されている。ドレイン領域Ｄ１２はＮウェル領域１２５のコンタクト部であるＮ＋領域１２６ａと接続されている。ソース領域Ｓ１２は、Ｎウェル領域１２５のコンタクト部であるＮ＋領域１２６ｂと接続されている。同様に、図５７に示す不揮発性記憶素子Ｍａでは、ドレイン領域Ｄ１３及びソース領域Ｓ１３は、Ｎウェル領域１３５の内部に形成されている。ドレイン領域Ｄ１３は、Ｎウェル領域１３５のコンタクト部であるＮ＋領域１３６ａと接続されている。ソース領域Ｓ１３は、Ｎウェル領域１３５のコンタクト部であるＮ＋領域１３６ｂと接続されている。
ドレイン領域Ｄ１２及びソース領域Ｓ１２は、Ｎウェル領域１２５の内部に形成されたＰ＋領域である。ドレイン領域Ｄ１３及びソース領域Ｓ１３は、Ｎウェル領域１３５の内部に形成されたＰ＋領域である。
【０１６０】
図５７に示す不揮発性記憶素子Ｍａでは、ＭＯＳトランジスタ３１において、フローティングゲートＧ１の導電型（Ｐ型）は、ソース領域Ｓ１及びドレイン領域Ｄ１の導電型（Ｎ型）と異なる。また、ＭＯＳトランジスタ３２において、フローティングゲートＧ２の導電型（Ｎ型）は、ソース領域Ｓ１２及びドレイン領域Ｄ１２の導電型（Ｐ型）と異なる。さらに、ＭＯＳトランジスタ３３において、フローティングゲートＧ３の導電型（Ｎ型）は、ソース領域Ｓ１３及びドレイン領域Ｄ１３の導電型（Ｐ型）と異なる。
【０１６１】
以上のように、本実施形態による不揮発性記憶素子Ｍａは、複数のＭＯＳトランジスタの少なくとも一つにおいて、フローティングゲートの導電型が、ソース領域の導電型と異なる構成を備えていても良い。
【０１６２】
このように、各エリアＭＦＡ，ＣＧＡ，ＣＩＡのフローティングゲート極性を適宜最適化することによって、優れた電荷保持特性を実現することができる。なお、エリアＭＦＡ，ＣＧＡ，ＣＩＡごとにフローティングゲート極性を変える場合には、図５５および図５６に示すように、フローティングゲートＧ１，Ｇ２，Ｇ３を形成するポリシリコンの表面をシリサイド化しておく必要がある。シリサイド１６は、Ｐ型のフローティングゲートとＮ型のフローティングゲートとが接触部であるＰＮ接合部１７間をショートさせることが目的である。シリサイド１６は、ポリシリコンで形成されたフローティングゲートＧ１，Ｇ２，Ｇ３および接続部１５ａ，１５ｂの表面全体をシリサイド化して形成されていてもよいし、ＰＮ接合部１７を部分的にシリサイド化して形成されていてもよい。
【０１６３】
以上説明したように、このような不揮発性記憶素子を用いて第１実施形態と同様の基準電圧生成回路を組むことにより、優れた電荷保持特性を有する、単層ポリシリコンで形成可能な汎用性の高い高精度基準電圧生成回路を実現できる。
【符号の説明】
【０１６４】
１，２，３，４，５，１００  基準電圧生成回路
１１，１２，１３，２１，３２，３３  ＭＯＳトランジスタ
１４  半導体基板
１５ａ，１５ｂ  接続部
１６  シリサイド
１７，１４４ａ，１４４ｂ，１４４ｃ，１４４ｄ，１４４ｅ，１４４ｆ  ＰＮ接合部
１１１，１２１，１３１  ディープＮウェル領域
１１２，１２２，１３２，１４１ａ，１４１ｂ  Ｐウェル領域
１１３，１２３，１３３，２１３  ゲート絶縁膜
１１４，１２４ａ，１２４ｂ，１３４ａ，１３４ｂ  Ｐ＋領域
１２６ａ，１２６ｂ，１３６ａ，１３６ｂ  Ｎ＋領域
１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅ，１４２ｆ，１２５，１３５，２１２  Ｎウェル領域
１４３ａ，１４３ｂ，１４３ｃ，１４３ｄ，１４３ｅ，１４３ｆ，１４３ｇ，１４３ｈ  素子分離領域
ＣＧＡ  コントロールゲートエリア
ＣＩＡ  電荷注入エリア
Ｄ，Ｄ１，Ｄ２，Ｄ２，Ｄ１２，Ｄ１３，Ｄ２１  ドレイン領域
Ｇ  ゲート
Ｇ１，Ｇ２，Ｇ３，Ｇ２１  フローティングゲート
Ｍａ，ＭＡ１，Ｍａ２，Ｍｂ，Ｍｂ１，Ｍｂ２  不揮発性記憶素子
ＭＦＡ  ＭＯＳＦＥＴエリア
Ｓ，Ｓ１，Ｓ２，Ｓ３，Ｓ１２，Ｓ１３，Ｓ２１  ソース領域
ＳＷ１〜ＳＷ９  スイッチ
Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ，Ｔｅ，Ｔｆ，Ｔｇ，Ｔｈ  端子
【図１】
2018173941.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018173941.tif 000009
【図８】
2018173941.tif 000010
【図９】
2018173941.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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