(57)【要約】【課題】半導体基板上に存在する面内勾配の影響を、キャパシタアレイの面積を増大させず、且つ配線を複雑化させることなく軽減できる差動出力型Ｄ／Ａ変換器を提供する。【解決手段】入力されるデータをサーモメータコードに変換するデコーダと、サーモメータコードに対応する複数の単位キャパシタを有する正側，負側キャパシタアレイ３ｐ，３ｎとを備える。正側キャパシタアレイと３ｐ負側キャパシタアレイ３ｎとを第１方向に配置し、各アレイ３を構成する単位キャパシタは第２方向に沿って配列する。正側，負側キャパシタアレイ３ｐ，３ｎにおいてサーモメータコードに対応する単位キャパシタＣｐ，Ｃｎ同士が、アレイ３の中央を対称点として互いに点対称となるように配置する。【選択図】図１
2018107771.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータをサーモメータコードに変換するデコーダ（２ｐ，２ｎ）と、
一端が正側出力端子に接続される複数の単位キャパシタ（Ｃｐ），及び前記単位キャパシタの他端を前記サーモメータコードに応じて正側参照電圧，負側参照電圧の何れかに接続するように切替えるスイッチ（ＳＷｐ）からなる正側キャパシタアレイ（３ｐ，３Ａｐ，３Ｂｐ，３Ｃｐ）と、
一端が負側出力端子に接続される複数の単位キャパシタ（Ｃｎ），及び前記単位キャパシタの他端を前記サーモメータコードに応じて前記正側参照電圧，前記負側参照電圧の何れかに接続するように切替えるスイッチ（ＳＷｎ）からなる負側キャパシタアレイ（３ｎ，３Ａｎ，３Ｂｎ，３Ｃｎ）とを備え、
前記正側キャパシタアレイと前記負側キャパシタアレイとは、任意の第１方向に配置され、各アレイを構成する単位キャパシタは、前記第１方向と直交する第２方向に配列されており、
前記正側，負側キャパシタアレイにおいて前記サーモメータコードに対応する単位キャパシタ同士が、アレイの中央を対称点として、互いに点対称となるように配置されている差動出力型Ｄ／Ａ変換器。
【請求項２】
前記正側及び負側キャパシタアレイ（３ｐ，３ｎ）を構成する各単位キャパシタが、それぞれ前記サーモメータコードの並びに対応する順序で配置されている請求項１記載の差動出力型Ｄ／Ａ変換器。
【請求項３】
前記正側及び負側キャパシタアレイ（３Ａｐ，３Ａｎ）を構成する各単位キャパシタが、それぞれ前記サーモメータコードの並びに対応する順序で、アレイの一端側から他端側へと交互に、且つ順次中央側に向かうように配置されている請求項１記載の差動出力型Ｄ／Ａ変換器。
【請求項４】
前記正側及び負側キャパシタアレイ（３Ｂｐ，３Ｂｎ）を構成する各単位キャパシタが、それぞれ前記サーモメータコードの並びに対応する順序で、アレイの中央側から配置を開始した後、一方向側，他方向側へと交互に、且つ順次外側に向かうように配置されている請求項１記載の差動出力型Ｄ／Ａ変換器。
【請求項５】
前記正側及び負側キャパシタアレイ（３Ｃｐ，３Ｃｎ）を構成する各単位キャパシタが、それぞれ前記第１方向に２列で配置されている請求項１から４の何れか一項に記載の差動出力型Ｄ／Ａ変換器。
【請求項６】
入力されるデータをサーモメータコードに変換するデコーダ（２）と、
一端が正側出力端子に接続される複数の単位キャパシタ，及び前記単位キャパシタの他端を前記サーモメータコードに応じて正側参照電圧，負側参照電圧の何れかに接続するように切替えるスイッチ（ＳＷｐ）からなる正側キャパシタアレイ（３Ａ’ｐ，３Ｄｐ，３Ｅｐ）と、
一端が負側出力端子に接続される複数の単位キャパシタ，及び前記単位キャパシタの他端を前記サーモメータコードに応じて前記正側参照電圧，前記負側参照電圧の何れかに接続するように切替えるスイッチ（ＳＷｎ）からなる負側キャパシタアレイ（３Ａ’ｎ，３Ｄｎ，３Ｅｎ）とを備え、
前記正側キャパシタアレイと前記負側キャパシタアレイとは、任意の方向に配置され、各アレイを構成する単位キャパシタは、前記方向と直交する方向に配列されており、
前記正側，負側キャパシタアレイにおいて、同じサーモメータコードに対応する単位キャパシタの少なくとも一部が、互いに対向する位置に配置されており、
その他の単位キャパシタは、前記サーモメータコードに対応する単位キャパシタ同士が、前記その他の単位キャパシタによるアレイの中央を対称点として、互いに点対称となるように配置されている差動出力型Ｄ／Ａ変換器。
【請求項７】
前記その他の単位キャパシタは、それぞれ前記サーモメータコードの並びに対応する順序で配置されている請求項６記載の差動出力型Ｄ／Ａ変換器。
【請求項８】
前記その他の単位キャパシタは、アレイの一端側から他端側へと交互に、且つ順次中央側に向かうように、互いに反転した位置関係で配置されている請求項６記載の差動出力型Ｄ／Ａ変換器。
【請求項９】
前記その他の単位キャパシタは、アレイの中央側から配置を開始した後、一方向側，他方向側へと交互に、且つ順次外側に向かうように配置されている請求項６記載の差動出力型Ｄ／Ａ変換器。
【請求項１０】
請求項１から９の何れか一項に記載の差動出力型Ｄ／Ａ変換器を備えるＡ／Ｄ変換器。
【請求項１１】
前記Ｄ／Ａ変換器を、入力信号に対応する上位側ビットの変換に用いられるキャパシタアレイ型Ｄ／Ａ変換器（１Ｂ）として備え、
下位側ビットの変換に使用される抵抗アレイ型Ｄ／Ａ変換器（２２）を備え、
前記抵抗アレイ型Ｄ／Ａ変換器の出力端子は、キャパシタアレイ型Ｄ／Ａ変換器が有するキャパシタアレイの単位キャパシタの１つを介して、前記正側又は負側出力端子に接続されている請求項１０記載のＡ／Ｄ変換器。
【請求項１２】
前記抵抗アレイ型Ｄ／Ａ変換器は、セグメント型である請求項１１記載のＡ／Ｄ変換器。
【請求項１３】
前記Ｄ／Ａ変換器を、入力信号に対応する上位側ビットの変換に用いられる上位側Ｄ／Ａ変換器（１Ｂ），及び入力信号に対応する下位側ビットの変換に用いられる下位側Ｄ／Ａ変換器（１Ａ）として備え、
前記下位側Ｄ／Ａ変換器の出力端子は、上位側Ｄ／Ａ変換器が有するキャパシタアレイの単位キャパシタの１つを介して、前記正側又は負側出力端子に接続されている請求項１０記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタアレイを備えた差動出力型Ｄ／Ａ変換器，及び当該Ｄ／Ａ変換器を用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
キャパシタアレイにおける電荷再分配の原理を利用したＤ／Ａ変換器やＡ／Ｄ変換器については、これらのキャパシタを半導体基板上に例えば直線状に配列すると、面内膜厚の勾配の影響をより受け易くなる。すると、非直線性誤差や微分非直線性誤差が悪化してしまうことから、多数のキャパシタを半導体基板上にどのようなレイアウトにより形成するかが問題となる。そこで、従来より例えば特許文献１，２に示すように、様々なレイアウト手法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１００９９１号公報
【特許文献２】特許第３８４３９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来提案されているレイアウト手法によれば、基板上に面内勾配が存在していてもその影響をある程度軽減する効果が得られる。しかしながら、特許文献１の構成では、サーモメータコードの奇数番目に対応するキャパシタについては配置が非対象となり、ばらつきの影響を受けてしまう。また、特許文献２の構成では、キャパシタ及びそれらに接続されるスイッチ間の配線が複雑になり、キャパシタアレイが占める面積や寄生容量が増大するという問題がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体基板上に存在する面内勾配の影響を、キャパシタアレイの面積を増大させず、且つ配線を複雑化させることなく軽減できる差動出力型Ｄ／Ａ変換器，及び当該Ｄ／Ａ変換器を用いたＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の差動出力型Ｄ／Ａ変換器によれば、入力されるデータをサーモメータコードに変換するデコーダと、前記サーモメータコードに対応する複数の単位キャパシタを有する正側及び負側キャパシタアレイとを備える。そして、正側キャパシタアレイと負側キャパシタアレイとを任意の第１方向に配置し、各アレイを構成する単位キャパシタを、第１方向と直交する第２方向に配列する。更に、正側，負側キャパシタアレイにおいてサーモメータコードに対応する単位キャパシタ同士を、アレイの中央を対称点として互いに点対称となるように配置する。
【０００７】
このように、差動出力構成を採用することで、単位キャパシタを並べて配置する方向について生じる容量の傾斜ばらつきが、正側，負側キャパシタアレイによって相殺される。したがって、キャパシタアレイの配置面積を増大させず、且つ配線を複雑化させることなく、Ｄ／Ａ変換器の積分非直線性誤差を低減できる。
【０００８】
請求項６記載の差動出力型Ｄ／Ａ変換器によれば、正側，負側キャパシタアレイにおいて、同じサーモメータコードに対応する単位キャパシタの少なくとも一部を、互いに対向する位置に配置する。そして、その他の単位キャパシタについては請求項１と同様に、サーモメータコードに対応する単位キャパシタ同士を、その他の単位キャパシタによるアレイの中央を対称点として互いに点対称となるように配置する。
【０００９】
このように構成すれば、複数のＤ／Ａ変換器によってハイブリッド型や、2-stage weighted型のＤ／Ａ変換器を構成する場合に、複数のＤ／Ａ変換器間を接続する配線のレイアウト面積が極力小さくなるように、単位キャパシタの少なくとも一部を配置することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図２】Ｄ／Ａ変換器を構成するキャパシタアレイを示す図
【図３】Ｄ／Ａ変換器の全体構成を示す機能ブロック図
【図４】第２実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図５】第３実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図６】第４実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図７】第５実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図８】第６実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図９】第７実施形態であり、Ｄ／Ａ変換器を構成するキャパシタアレイにおける各単位キャパシタのレイアウトをモデル的に示す図
【図１０】第８実施形態であり、Ａ／Ｄ変換器の構成を示す図
【図１１】第９実施形態であり、Ａ／Ｄ変換器の構成を示す図
【図１２】抵抗アレイ型Ｄ／Ａ変換器の構成を示す図
【図１３】変形例として、その他抵抗アレイ型Ｄ／Ａ変換器の構成を示す図（その１）
【図１４】変形例として、その他抵抗アレイ型Ｄ／Ａ変換器の構成を示す図（その２）
【図１５】第１０実施形態であり、Ａ／Ｄ変換器の構成を示す図
【発明を実施するための形態】
【００１１】
（第１実施形態）
図３に示すように、本実施形態のＤ／Ａ変換器１は差動出力型で、ビット数は例えば「５」で構成される。入力される５ビットのバイナリコードは、正側，負側のサーモメータデコーダ２ｐ，２ｎによってそれぞれ「３２」のサーモメータコードに変換される。変換された正側，負側のサーモメータコードは、正側，負側のキャパシタアレイ３ｐ，３ｎに入力される。負側のサーモメータコードは、正側の反転となる。
【００１２】
図２に示すように、正側，負側のキャパシタアレイ３ｐ，３ｎは、それぞれ３２個の単位キャパシタＣｐ１〜Ｃｐ３２，Ｃｎ１〜Ｃｎ３２を備えている。尚、各単位キャパシタに付した数字は、サーモメータコードに対応している。単位キャパシタＣｐ１〜Ｃｐ３２の一端はＤＡＣｐ出力端子に接続されており、他端はそれぞれ切替スイッチＳＷｐ１〜ＳＷｐ３２を介して基準電圧ＲＥＦｐ，ＲＥＦｎの何れかに接続される。同様に、単位キャパシタＣｎ１〜Ｃｎ３２の一端はＤＡＣｎ出力端子に接続されており、他端はそれぞれ切替スイッチＳＷｎ１〜ＳＷｎ３２を介して基準電圧ＲＥＦｐ，ＲＥＦｎの何れかに接続される。
【００１３】
本実施形態の特徴は、図１に示すように、正側，負側キャパシタアレイ３ｐ，３ｎにおける各単位キャパシタのレイアウトにある。正側キャパシタアレイ３ｐの単位キャパシタＣｐ１〜Ｃｐ３２については、図中に示すＸ方向に沿ってサーモメータコードの値が小から大に変化する順序で配列されている。一方、負側キャパシタアレイ３ｎは、正側キャパシタアレイ３ｐの図中−Ｙ方向に位置しており、その単位キャパシタＣｎ１〜Ｃｎ３２については、図中に示すＸ方向に沿ってサーモメータコードの値が大から小に変化する順序で、つまり正側のキャパシタアレイ３ｐの逆順で配列されている。第１列では単位キャパシタＣｐ１，Ｃｎ３２がＹ方向で対向しており、第３２列では単位キャパシタＣｐ３２，Ｃｎ１がＹ方向で対向している。尚、Ｙ方向は第１方向に相当し、Ｘ方向は第２方向に相当する。
【００１４】
この場合、第１６列と第１７列との間が図中に「×」印で示すアレイの中央になる。その中央を対称点として、単位キャパシタＣｐ１〜Ｃｐ３２と単位キャパシタＣｎ１〜Ｃｎ３２とは、互いに点対称となる位置関係で配置されている。このような配置形態を採用することでＸ方向における容量ばらつきの傾斜が相殺され、積分非直線性誤差が低減される。
【００１５】
以上のように本実施形態によれば、入力されるデータをサーモメータコードに変換するデコーダ２ｐ，２ｎと、各サーモメータコードに対応する複数の単位キャパシタを有する正側，負側キャパシタアレイ３ｐ，３ｎとを備える。そして、正側キャパシタアレイ３ｐと負側キャパシタアレイ３ｎとをＹ方向に配置し、各アレイ３を構成する単位キャパシタをＸ方向に沿って配列する。
【００１６】
更に、正側，負側キャパシタアレイ３ｐ，３ｎにおいて各サーモメータコードに対応する単位キャパシタＣｐ，Ｃｎ同士を、アレイ３の中央を対称点として、互いに点対称となるように配置した。具体的には、正側，負側キャパシタアレイ３ｐ，３ｎを構成する各単位キャパシタＣｐ，Ｃｎを、それぞれサーモメータコードの並びに対応する順序で配置した。
【００１７】
このように、Ｄ／Ａ変換器１を差動出力構成として、単位キャパシタＣｐ，Ｃｎを並べて配置するＸ方向について生じる容量の傾斜ばらつきが、正側，負側キャパシタアレイ３ｐ，３ｎによって相殺される。したがって、キャパシタアレイ３の配置面積を増大させず、且つ配線を複雑化させることなく、Ｄ／Ａ変換器１の積分非直線性誤差を低減できる。
【００１８】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態は、図４に示すように、正側キャパシタアレイ３Ａｐでは、Ｘ方向における第１列に単位キャパシタＣｐ１，第３２列に単位キャパシタＣｐ２，第２列に単位キャパシタＣｐ３，第３１列に単位キャパシタＣｐ４，といったように、アレイ３Ａｐの外側から中央に向かってサーモメータコードの値が順次増加するように配置される。第１６列には単位キャパシタＣｐ３１が、第１７列には単位キャパシタＣｐ３２が位置する。
【００１９】
一方、負側キャパシタアレイ３Ａｎでは、第３２列に単位キャパシタＣｎ１，第１列に単位キャパシタＣｎ２，第３１列に単位キャパシタＣｎ３，第２列に単位キャパシタＣｎ４，といったように、各サーモメータコードに対応する単位キャパシタが、正側のキャパシタアレイ３Ａｐの逆順で配列されている。第１６列には単位キャパシタＣｎ３２が、第１７列には単位キャパシタＣｎ３１が位置する。
【００２０】
換言すれば、正側キャパシタアレイ３Ａｐでは、第１列から第１６列にかけて奇数のサーモメータコードに対応する単位キャパシタが配列され、第３２列から第１７列にかけて遇数のサーモメータコードに対応する単位キャパシタが配列されている。負側キャパシタアレイ３Ａｎでは、上記奇数，偶数の関係が逆になっている。そして、アレイ３Ａｐ，３Ａｎの中央を対称点として、単位キャパシタＣｐ１〜Ｃｐ３２と単位キャパシタＣｎ１〜Ｃｎ３２とは、互いに点対称となる位置関係で配置されている状態は、第１実施形態と同様である。
【００２１】
以上のように構成される第２実施形態による場合も、正側キャパシタアレイ３Ａｐ，負側キャパシタアレイ３Ａｎ間においてＸ方向における容量ばらつきの傾斜が相殺されるので、積分非直線性誤差が低減される。
【００２２】
（第３実施形態）
第３実施形態は、図５に示すように、正側キャパシタアレイ３Ｂｐ，負側キャパシタアレイ３Ｂｎのそれぞれが、第２実施形態とは逆に、単位キャパシタＣｐ１〜Ｃｐ３２，Ｃｎ１〜Ｃｎ３２をアレイ３の中央側から配置を開始し、順次アレイ３の両端側に向かう順序で配置する。
【００２３】
すなわち、正側キャパシタアレイ３Ｂｐでは、第１６列に単位キャパシタＣｐ１，第１７列に単位キャパシタＣｐ２，第１５列に単位キャパシタＣｐ３，第１８列に単位キャパシタＣｐ４，といったように、アレイ３の中央側から外側に向かってサーモメータコードの値が順次増加するように配置される。第１列には単位キャパシタＣｐ３１が、第３２列には単位キャパシタＣｐ３２が位置する。
【００２４】
一方、負側キャパシタアレイ３Ｂｎでは、第１７列に単位キャパシタＣｎ１，第１６列に単位キャパシタＣｎ２，第１８列に単位キャパシタＣｎ３，第１５列に単位キャパシタＣｎ４，といったように、各サーモメータコードに対応する単位キャパシタが、正側のキャパシタアレイ３Ｂｐの逆順で配列されている。第１列には単位キャパシタＣｎ３２が、第３２列には単位キャパシタＣｎ３１が位置する。
以上のように構成される第３実施形態による場合も、第２実施形態と同様の効果が得られる。
【００２５】
（第４実施形態）
第４実施形態は、図６に示すように、正側キャパシタアレイ３Ｃｐ，負側キャパシタアレイ３Ｃｎのそれぞれが、２行１６列の配置形態となっている。正側キャパシタアレイ３Ｃｐの第１行：第１列から第１６列には、奇数のサーモメータコードに対応する単位キャパシタＣｐ１，Ｃｐ３，…，Ｃｐ３１が配列されている。また、同第２行：第１列から第１６列には、遇数のサーモメータコードに対応する単位キャパシタＣｐ２，Ｃｐ４，…，Ｃｐ３２が配列されている。
【００２６】
一方、負側キャパシタアレイ３Ｃｎについては、正側キャパシタアレイ３Ｃｐの第１行に直接対向する行を第１行とする。前記第１行：第１列から第１６列には、奇数のサーモメータコードに対応する単位キャパシタＣｎ３１，Ｃｎ２９，…，Ｃｎ１が配列されている。また、同第２行：第１列から第１６列には、遇数のサーモメータコードに対応する単位キャパシタＣｎ３２，Ｃｎ３０，…，Ｃｎ２が配列されている。すなわち、これらは正側キャパシタアレイ３ｐＣの対応する行の並びと逆順である。
【００２７】
以上の配置形態では、第８列と第９列との間がアレイ３の中央になるが、やはりその中央を対称点として、単位キャパシタＣｐ１〜Ｃｐ３２と単位キャパシタＣｎ１〜Ｃｎ３２とは、互いに点対称となる位置関係で配置されている。
【００２８】
以上のように第４実施形態によれば、正側，負側キャパシタアレイ３Ｃｐ，３Ｃｎを構成する各単位キャパシタＣｐ１〜Ｃｐ３２，Ｃｎ１〜Ｃｎ３２を、それぞれＹ方向に沿って２列に配置した。このように構成すれば、Ｄ／Ａ変換の分解能を向上させるため素子数がより多くなる場合にＸ方向の配列長が伸びることを抑制し、他の回路等を含むレイアウトプランの自由度を高めることができる。
【００２９】
（第５実施形態）
第５実施形態は、図７に示すように、サーモメータコード３２に対応する正側キャパシタアレイ３Ｄｐの単位キャパシタＣｐ３２と、負側キャパシタアレイ３Ｄｎの単位キャパシタＣｎ３２とが、アレイの図中左端においてＹ方向に沿って対向している。そして、残りの単位キャパシタＣｐ１〜Ｃｐ３１と単位キャパシタＣｎ１〜Ｃｎ３１とは、第１実施形態と同様に、互いに逆順で配置されている。
【００３０】
この場合、単位キャパシタＣｐ１〜Ｃｐ３１及びＣｎ１〜Ｃｎ３１のアレイの中央は、第１７列に位置するＣｐ１６，Ｃｎ１６となり、これらも自ずとＹ方向に沿って対向することになる。したがって、単位キャパシタＣｐ１〜Ｃｐ３１と単位キャパシタＣｎ１〜Ｃｎ３１とは、やはりアレイ３の中央を対称点として互いに点対称となる位置関係で配置されている。
【００３１】
以上のように第５実施形態によれば、正側，負側キャパシタアレイ３Ｄｐ，３Ｄｎにおいて、同じサーモメータコード「３２」に対応する単位キャパシタＣｐ３２及びＣｎ３２を互いに対向する位置に配置し、その他の単位キャパシタＣｐ１〜Ｃｐ３１，Ｃｎ１〜Ｃｎ３１については第１実施形態と同様に配置した。
このように構成すれば、複数のＤ／Ａ変換器によってハイブリッド型や、2-stage weighted型のＤ／Ａ変換器を構成する場合に、それらの間を接続する配線のレイアウト面積を極力小さくすることが可能になる。
【００３２】
（第６実施形態）
図８に示す第６実施形態では、第２実施形態の構成において、正側キャパシタアレイ３Ａｐの単位キャパシタＣｐ３２と負側キャパシタアレイ３Ａｎの単位キャパシタＣｎ３２とを抜き出して、第５実施形態と同様に何れも第１列に配置したものをそれぞれ正側，負側キャパシタアレイ３Ａ’ｐ，３Ａ’ｎとしたものである。
【００３３】
この場合、単位キャパシタＣｐ１〜Ｃｐ３１からなるアレイにおいて中央となる第１７列に位置するＣｎ３１と、単位キャパシタＣｎ１〜Ｃｎ３１のアレイにおいて第１７列に位置するＣｎ３１とが、Ｙ方向に沿って対向することになる。したがって、単位キャパシタＣｐ１〜Ｃｐ３１と単位キャパシタＣｎ１〜Ｃｎ３１とは、やはりアレイ３の中央を対称点として互いに点対称となる位置関係で配置されている。以上のように構成される第６実施形態による場合も、第５実施形態と同様の効果が得られる。
【００３４】
（第７実施形態）
図９に示す第７実施形態では、第３実施形態の構成において、正側キャパシタアレイ３Ｂｐの第１列にある単位キャパシタＣｐ３１と、第３２列にある単位キャパシタＣｐ３２と入れ替えたものを正側キャパシタアレイ３Ｂ’ｐとしている。この場合、第５実施形態と同様に、単位キャパシタＣｐ３２と単位キャパシタＣｎ３２とがＹ方向で対向すると共に、第１７列にある単位キャパシタＣｐ１と単位キャパシタＣｎ１とが同じように対向する。以上のように構成される第７実施形態による場合も、第５実施形態と同様の効果が得られる。
【００３５】
（第８実施形態）
図１０に示す第８実施形態では、第１実施形態と同様のＤ／Ａ変換器１Ａを用いて逐次比較型の５ビットＡ／Ｄ変換器１１を構成している。尚、デコーダ２については図示を省略している。また、正側，負側キャパシタアレイ３Ｅｐ，３Ｅｎは、Ａ／Ｄ変換器１１の入力電圧ＶＩＮＰ，ＶＩＮＮを与えるため、第１実施形態のキャパシタアレイ３ｐ，３ｎのスイッチにおける切替スイッチＳＷｐ１〜ＳＷｐ３２，ＳＷｎ１〜ＳＷｎ３２を、３入力の切替スイッチに置き換えたものである。
【００３６】
正側キャパシタアレイ３Ｅｐの出力端子ＴＯＰｐは、コンパレータ１２の非反転入力端子に接続されており、負側キャパシタアレイ３ｎＥの出力端子ＴＯＰｎは、同反転入力端子に接続されている。前記非反転入力端子と前記反転入力端子との間にはスイッチＳＷｓｐ及びＳＷｓｎの直列回路が接続されている。スイッチＳＷｓｐ及びＳＷｓｎの共通接続点には、コモン電圧Ｖｃｍが与えられている。
【００３７】
コンパレータ１２の出力端子は、逐次比較レジスタ１３の入力端子に接続されている。逐次比較レジスタ１３の出力端子は、制御回路１４の入力端子に接続されている。制御回路１４は、逐次比較レジスタ１３より入力されるレジスタ値に応じて、正側，負側キャパシタアレイ３Ｅｐ，３Ｅｎにおける切替スイッチＳＷｐ１〜ＳＷｐ３２，ＳＷｎ１〜ＳＷｎ３２の切替えを制御する。最終的に、逐次比較レジスタ１３に格納されるレジスタ値がＡ／Ｄ変換データとなる。
以上のように第８実施形態によれば、Ｄ／Ａ変換器１Ａを用いて逐次比較型のＡ／Ｄ変換器１１を構成したので、Ａ／Ｄ変換精度を向上させることができる。
【００３８】
（第９実施形態）
第９実施形態は図１１に示すように、第８実施形態と同様にＡ／Ｄ変換器２１を構成するが、Ａ／Ｄ変換器２１は、第８実施形態と同様のＤ／Ａ変換器１Ｂに、抵抗アレイ型Ｄ／Ａ変換器２２を組み合わせたハイブリッド型となっている。Ｄ／Ａ変換器１Ｂが上位５ビットの変換に使用され、Ｄ／Ａ変換器２２が下位７ビットの変換に使用されることで、Ａ／Ｄ変換器２１は１２ビット構成となっている。
【００３９】
Ｄ／Ａ変換器１Ｂを構成する正側，負側キャパシタアレイ３Ｆｐ，３Ｆｎは、第６実施形態の正側，負側キャパシタアレイ３Ｅｐ，３Ｅｎの切替えスイッチＳＷｐ３２，ＳＷｎ３２を削除したものである。それに替えて、単位キャパシタＣｐ３２，Ｃｎ３２の一端には、それぞれＤ／Ａ変換器２２ｐ，２２ｎの出力端子Ｂｐ３２，Ｂｎ３２が接続されている。
【００４０】
図１２に示すように、Ｄ／Ａ変換器２２ｐは例えばセグメント型で構成され、複数の単位抵抗Ｒｕと、８ビット分の切替スイッチＳＷｒｐ１〜ＳＷｒｐ８とを備えている。出力端子であるＢｐ３２と基準電圧ＲＥＦｐ，ＲＥＦｎとの間には、２つの単位抵抗Ｒｕと切替スイッチＳＷｒｐとの直列回路が、８ビットに対応して８並列で接続されている。上位３ビットである第８〜第６ビットについては、上記２つの単位抵抗ＲｕのみからなるUnary weighted型で構成される。残りの下位５ビットである第５〜第１ビットについては、２つの単位抵抗Ｒｕに加えて隣接する上位ビット側の上端との間が単位抵抗Ｒｕにより接続されて、Ｒ−２Ｒ型で構成される。また、第１ビットに対応する直列回路の上端と基準電圧ＲＥＦｎとの間には、２つの単位抵抗Ｒｕの直列回路が接続されている。
【００４１】
以上のように第９実施形態によれば、Ａ／Ｄ変換器２１を、入力信号に対応する上位側ビットの変換に用いられるキャパシタアレイ型Ｄ／Ａ変換器１Ｂと、下位側ビットの変換に使用される抵抗アレイ型Ｄ／Ａ変換器２２を備える。そして、Ｄ／Ａ変換器２２ｐ，２２ｎの出力端子Ｂｐ３２，Ｂｎ３２を、Ｄ／Ａ変換器１Ｂが有するキャパシタアレイ３Ｆｐ，３Ｆｎの単位キャパシタＣｐ３２，Ｃｎ３２に接続し、ハイブリッド型で構成した。
【００４２】
すなわち、キャパシタアレイ型のＤ／Ａ変換器１のみを用いてＡ／Ｄ変換器を構成すると、分解能が大きくなるのに応じてキャパシタアレイを構成するための面積が指数関数的に増大する。これに対して第７実施形態のように、下位側ビットの変換を抵抗アレイ型Ｄ／Ａ変換器２２によって行うことで、面積の増大を抑制できる。また、このようにハイブリッド型で構成した場合でも、Ｄ／Ａ変換器２２側の配線容量や、Ｄ／Ａ変換器２２とＤ／Ａ変換器１Ｂとを接続する配線の寄生容量が線形性に影響を与えないので、Ｄ／Ａ変換器１Ｂ側のレイアウトに対する制約が厳しくなることもない。
【００４３】
尚、第９実施形態の変形として、Ｄ／Ａ変換器２２ｐはセグメント型以外に、図１３に示すストリング型や、図１４に示すＲ−２Ｒ型を用いても良い。但し、ストリング型は、コードに依存した電流変動が小さいというメリットはあるが、単位抵抗Ｒｕ及び切替スイッチＳＷｒの数が多くなり、配置面積が大きくなる。また、出力抵抗が大きくなるため、セトリングに時間を要するというデメリットがある。一方、Ｒ−２Ｒ型は配置面積が小さくなるが、コードに依存した電流変動が大きくなる。
これらに対して、Ｄ／Ａ変換器２２をセグメント型にすることで、コードに依存した電流変動を抑制し、且つ配置面積を小さくすることが可能になる。
【００４４】
（第１０実施形態）
図１５に示す第１０実施形態では、第８実施形態のＤ／Ａ変換器１Ａと第９実施形態のＤ／Ａ変換器１Ｂとを組み合わせて2-stage weighted型のＡ／Ｄ変換器３１を構成しており、Ｄ／Ａ変換器１Ａの単位キャパシタＣｐ１と、Ｄ／Ａ変換器１Ｂの単位キャパシタＣｐ３２とが接続されている。尚、Ｄ／Ａ変換器１Ａ側の構成要素の符号には「＿２」を付し、Ｄ／Ａ変換器１Ｂ側の構成要素の符号には「＿１」を付している。
Ｄ／Ａ変換器１Ｂにより上位５ビットを変換し、Ｄ／Ａ変換器１Ａにより下位５ビットを変換することで、Ａ／Ｄ変換器３１は１０ビット構成となっている。変換処理は、逐次比較レジスタ３２及び制御回路３３によって行われる。
【００４５】
以上のように第１０実施形態によれば、Ｄ／Ａ変換器１ＡとＤ／Ａ変換器１Ｂとを組み合わせて2-stage weighted型のＡ／Ｄ変換器３１を構成した。このように構成すれば、単位キャパシタＣｐ３２，Ｃｎ３２をレイアウトする自由度が向上するので配線を短くして寄生容量を低減でき、Ａ／Ｄ変換精度を高めることができる。
【００４６】
（その他の実施形態）
各単位キャパシタのレイアウトは、各実施形態に示したものに限らず、正側，負側キャパシタアレイにおいてサーモメータコードに対応する単位キャパシタ同士が、アレイの中央を対称点として、互いに点対称となるように配置すれば良い。
また、同じサーモメータコードに対応する単位キャパシタの少なくとも一部を、互いに対向する位置に配置する場合は、その他の単位キャパシタを、サーモメータコードに対応する単位キャパシタ同士が、その他の単位キャパシタによるアレイの中央を対称点として、互いに点対称となるように配置すれば良い。
Ｄ／Ａ変換器，Ａ／Ｄ変換器の変換ビット数は、個別の設計に応じて適宜変更すれば良い。
第９，第１０実施形態のＡ／Ｄ変換器を、第２〜第７実施形態のＤ／Ａ変換器を用いて構成しても良い。
【００４７】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００４８】
図面中、１はＤ／Ａ変換器、２はサーモメータデコーダ、３はキャパシタアレイ、Ｃｐは単位キャパシタ、ＳＷは切替スイッチを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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