(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】本願の半導体装置は、領域１Ｃにおいて、ＳＯＩ基板の半導体層ＳＬよりなる上部電極と、絶縁層ＢＸよりなる容量絶縁膜と、支持基板ＳＢよりなる下部電極と、支持基板と接続された下部電極の引出部（ｎ型の高濃度不純物領域ＮＰ）と、を有する。そして、領域１ＢのＳＯＩトランジスタは、薄膜の絶縁層ＢＸ上の半導体層ＳＬの主表面に形成され、この絶縁層ＢＸの裏面側に配置されたウエルに電圧を印加することにより閾値電圧を調整することができる。この薄膜の絶縁層ＢＸの膜厚は、５０ｎｍ以下であり、より好ましくは、数ｎｍ以上３０ｎｍ以下であるため、容量絶縁膜として十分機能し、高容量の容量素子として利用することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子分離領域でそれぞれ囲まれた第１活性領域および第２活性領域を有するＳＯＩ基板であって、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有するＳＯＩ基板と、
前記第１活性領域に形成された容量素子と、
前記第２活性領域に形成された第１ＭＩＳＦＥＴと、
を有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２活性領域において、前記第１ゲート電極の両側の前記半導体層中に形成された第１ソース、ドレイン領域と、を有し、
前記容量素子は、
前記第１活性領域の前記半導体層よりなる上部電極と、
前記第１活性領域の前記絶縁層よりなる容量絶縁膜と、
前記第１活性領域の前記支持基板よりなる下部電極と、
前記第１活性領域の前記絶縁層の開口部に設けられ、前記支持基板と接続された下部電極の引出部と、を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＳＯＩ基板の前記素子分離領域で囲まれた第３活性領域と、
前記第３活性領域に形成された第２ＭＩＳＦＥＴと、を有し、
前記第２ＭＩＳＦＥＴは、
前記第３活性領域において、前記半導体層および前記絶縁層が除去された前記支持基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第３活性領域において、前記第２ゲート電極の両側の前記支持基板中に形成された第２ソース、ドレイン領域と、を有する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記容量素子の容量は、前記第１活性領域における、前記支持基板と、前記半導体層との重なり領域で定まる、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記上部電極は、前記第１ソース、ドレイン領域と同じ導電型の不純物を含有する第１半導体領域である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記下部電極の前記引出部は、前記支持基板に設けられ、前記第２ソース、ドレイン領域と同じ導電型の不純物を含有する第２半導体領域である、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記容量素子、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記層間絶縁膜中であって、前記第１半導体領域上に形成された第１接続部と、
前記層間絶縁膜中であって、前記第２半導体領域上に形成された第２接続部と、を有する、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記上部電極は、前記第１活性領域の第１領域に形成され、
前記下部電極の前記引出部は、前記第１活性領域の第２領域に形成され、
前記第１領域および前記第２領域は、前記素子分離領域でそれぞれ囲まれており、
前記容量素子の容量は、前記第１領域における、前記支持基板と、前記半導体層との重なり領域で定まる、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記上部電極は、前記第１ソース、ドレイン領域と同じ導電型の不純物を含有する第１半導体領域である、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記下部電極の前記引出部は、前記支持基板に設けられ、前記第２ソース、ドレイン領域と同じ導電型の不純物を含有する第２半導体領域である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記下部電極の前記引出部は、前記支持基板に設けられ、前記第２ソース、ドレイン領域と同じ導電型の不純物を含有する第３半導体領域中に設けられ、
前記第３半導体領域の下部は、前記第３半導体領域と逆導電型の不純物を含有する第４半導体領域で覆われている、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記容量素子、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記層間絶縁膜中であって、前記第１半導体領域上に形成された第１接続部と、
前記層間絶縁膜中であって、前記第２半導体領域上に形成された第２接続部と、を有する、半導体装置。
【請求項１２】
素子分離領域でそれぞれ囲まれた第１活性領域および第２活性領域を有するＳＯＩ基板であって、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有するＳＯＩ基板と、
前記第１活性領域に形成された可変容量素子と、
前記第２活性領域に形成された第１ＭＩＳＦＥＴと、
を有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記第２活性領域の前記半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２活性領域において、前記第１ゲート電極の両側の前記半導体層中に形成された第１ソース、ドレイン領域と、を有し、
前記可変容量素子は、
前記第１活性領域の前記半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１活性領域において、前記第２ゲート電極の両側の前記半導体層中に形成された第２ソース、ドレイン領域と、
前記第１活性領域に設けられ、前記支持基板と接続された引出部と、を有し、
前記第２ゲート電極は、前記第１活性領域の第１領域に形成され、
前記引出部は、前記第１活性領域の第２領域に形成され、
前記第１領域および前記第２領域は、前記素子分離領域でそれぞれ囲まれており、
前記引出部は、前記支持基板に設けられ、前記第２ソース、ドレイン領域と逆導電型の不純物を含有する第１半導体領域中に設けられ、
前記第１半導体領域の下部は、前記第１半導体領域と逆導電型の不純物を含有する第２半導体領域で覆われている、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ＳＯＩ基板の前記素子分離領域で囲まれた第３活性領域と、
前記第３活性領域に形成された第２ＭＩＳＦＥＴと、を有し、
前記第２ＭＩＳＦＥＴは、
前記第３活性領域において、前記半導体層および前記絶縁層が除去された前記支持基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３活性領域において、前記第３ゲート電極の両側の前記支持基板中に形成された第３ソース、ドレイン領域と、を有する、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記引出部は、前記第１半導体領域と同じ導電型の不純物を含有する、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記可変容量素子、前記第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記層間絶縁膜中であって、前記第２ソース、ドレイン領域上に形成された第１接続部と、
前記層間絶縁膜中であって、前記第２ゲート電極および前記引出部上に形成された第２接続部と、を有する、半導体装置。
【請求項１６】
（ａ）支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を準備する工程、
（ｂ）第１活性領域、第２活性領域および第３活性領域を囲む素子分離領域を形成する工程、
（ｃ）前記第１活性領域の前記支持基板に、第１導電型の第１ウエルを形成し、前記第２活性領域の前記支持基板に、前記第１導電型と逆導電型である第２導電型の第２ウエルを形成し、前記第３活性領域の前記支持基板に、前記第２導電型の第３ウエルを形成する工程、
（ｄ）前記第１活性領域の第１領域および前記第３活性領域の前記支持基板および前記絶縁層を除去する工程、
（ｅ）前記第２活性領域の前記半導体層上に、第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第３活性領域の前記第３ウエル上に、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｆ）前記第１ゲート電極の両側の前記半導体層中に第１ソース、ドレイン領域を形成し、前記第１活性領域の前記半導体層中に前記第１導電型の第１半導体領域を形成し、前記第２ゲート電極の両側の前記支持基板中に第２ソース、ドレイン領域を形成し、前記第１活性領域の第１領域の前記支持基板中に前記第１導電型の第２半導体領域を形成する工程、
を有し、
前記第１活性領域の前記半導体層は、容量素子の上部電極となり、
前記第１活性領域の前記絶縁層は、前記容量素子の容量絶縁膜となり、
前記第１活性領域の前記支持基板は、前記容量素子の下部電極となり、
前記第１活性領域の前記第１半導体領域は、前記下部電極の引出部となる、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程の、
前記第１ソース、ドレイン領域と、前記第１導電型の前記第１半導体領域とは、同じ不純物導入工程により形成される、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程の、
前記第２ソース、ドレイン領域と、前記第１導電型の前記第２半導体領域とは、同じ不純物導入工程により形成される、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
（ｇ）前記第１活性領域、前記第２活性領域および前記第３活性領域に層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜中であって、前記第１半導体領域および前記第２半導体領域上に接続部を形成する工程、を有する、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第１活性領域の前記第１領域と前記第１領域以外の領域である第２領域とをそれぞれ囲む前記素子分離領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
短チャネル特性の抑制および素子ばらつきの抑制が可能なＭＩＳＦＥＴとして、ＳＯＩ基板を用いたＭＩＳＦＥＴが使用されている。ＳＯＩ基板は、Ｓｉ（シリコン）などからなる支持基板と、その上の絶縁層（ＢＯＸ（Buried Oxide）層ともいう）と、その上のＳｉなどからなる薄い半導体層とを有する。この半導体層を利用してＭＩＳＦＥＴを形成する。このようなＭＩＳＦＥＴは、絶縁層の裏面側に電圧を印加することにより閾値電圧を調整することができる。
【０００３】
このようなＳＯＩ基板には、上記ＭＩＳＦＥＴと、これ以外の素子が混載される場合がある。
【０００４】
例えば、特許文献１（特開２００８−２３５３１０号公報）には、ＥＳＤ保護トランジスタを有する半導体装置が開示されている。そして、ＥＳＤ保護トランジスタのドレイン電極とバルク基板との間の、容量用トランジスタの総容量が、ゲート酸化膜容量と、ＳＯＩ層の空乏層容量と、絶縁層容量の関数であることが開示されている。
【０００５】
また、特許文献２（特開２００９−６４８６０号公報）には、ＳＯＩ基板の主面に形成されたＭＯＳバラクタを有する半導体装置が開示されている。このＭＯＳバラクタは、ＳＯＩ層の表面に形成されたゲート絶縁膜と、その上に形成されたゲート電極と、このゲート電極の両側のＳＯＩ層に形成されたｎ＋型半導体領域とを有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３５３１０号公報
【特許文献２】特開２００９−６４８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記のようなＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。ＳＯＩ基板上のＭＩＳＦＥＴと混載される容量素子について、簡易で、容量を大きく確保できる構成の検討が望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、ＳＯＩ基板の半導体層よりなる上部電極と、絶縁層よりなる容量絶縁膜と、支持基板よりなる下部電極と、支持基板と接続された下部電極の引出部と、を有する。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、ＳＯＩ基板の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側の半導体層中に形成されたソース、ドレイン領域と、支持基板と接続された下部電極の引出部と、を有する。そして、下部電極の引出部は、支持基板に設けられ、上記ソース、ドレイン領域と同じ導電型の不純物を含有する半導体領域中に設けられ、この半導体領域の下部は、この半導体領域と逆導電型の不純物を含有する他の半導体領域で覆われている。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、ＳＯＩ基板の半導体層よりなる上部電極と、絶縁層よりなる容量絶縁膜と、支持基板よりなる下部電極と、支持基板と接続された下部電極の引出部の形成工程を有する。
【発明の効果】
【００１３】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１４】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の容量素子の構成を示す断面図および平面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２の半導体装置の構成を示す断面図である。
【図１９】実施の形態２の半導体装置の容量素子の構成を示す断面図および平面図である。
【図２０】実施の形態２の比較例の半導体装置の構成を示す断面図である。
【図２１】実施の形態３の半導体装置の構成を示す断面図である。
【図２２】実施の形態３の半導体装置の容量素子の構成を示す断面図である。
【図２３】実施の形態３の半導体装置の容量素子の構成を示す断面図である。
【図２４】実施の形態４の応用例１のＰＬＬ回路および低域フィルタを示す回路図である。
【図２５】実施の形態４の応用例３のｎ型バラクタ部を示す断面図、回路図およびその容量変化グラフである。
【図２６】実施の形態４の応用例３のｐ型バラクタ部を示す断面図、回路図およびその容量変化グラフである。
【図２７】実施の形態４の応用例３の容量素子の構成を示す回路図およびその容量変化グラフである。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２１】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２２】
［構造説明］
本実施の形態の半導体装置の構成について図１を用いて説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の容量素子の構成を示す断面図および平面図である。図２（ａ）は、断面図であり、図２（ｂ）は、平面図である。図２（ａ）は、例えば、図２（ｂ）のＡ−Ａ部に対応する。本実施の形態の半導体装置は、ＳＯＩ基板を利用して形成され、ＳＯＩトランジスタ、バルクトランジスタ、および容量素子を有する。トランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）とも称される。ＳＯＩ基板は、支持基板ＳＢと、この支持基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと有する（図３参照）。
【００２３】
本実施の形態においては、ＳＯＩトランジスタが形成される領域を“領域１Ｂ”とし、バルクトランジスタが形成される領域を“領域１Ａ”とし、容量素子が形成される領域を“領域１Ｃ”とする。
【００２４】
領域１Ｂには、ｎチャネル型のＳＯＩトランジスタおよびｐチャネル型のＳＯＩトランジスタが形成される。ｎチャネル型のＳＯＩトランジスタの形成領域を“領域ＳＮ”とし、ｐチャネル型のＳＯＩトランジスタの形成領域を“領域ＳＰ”とする。
【００２５】
領域１Ａには、ｎチャネル型のバルクトランジスタおよびｐチャネル型のバルクトランジスタが形成される。ｎチャネル型のバルクトランジスタの形成領域を“領域ＢＮ”とし、ｐチャネル型のバルクトランジスタの形成領域を“領域ＢＰ”とする。
【００２６】
領域１Ｃには、２つの容量素子が形成される。このうち、ｎ型ウエルＮＷ上に形成される容量素子をｎ型容量素子と呼び、ｐ型ウエルＰＷ上に形成される容量素子をｐ型容量素子と呼ぶ。ｎ型容量素子の形成領域を“領域ＣＮ”とし、ｐ型容量素子の形成領域を“領域ＣＰ”とする。
【００２７】
ＳＯＩトランジスタは、いわゆるＳＯＩ領域（支持基板ＳＢ上に絶縁層ＢＸを介して半導体層ＳＬが形成された領域）に形成され、バルクトランジスタは、いわゆるバルク領域（支持基板ＳＢ上の絶縁層ＢＸおよび半導体層ＳＬが除去された領域）に形成されている。領域１Ｃにおいては、ＳＯＩ領域とバルク領域が混在している。領域１Ｃの領域Ｓは、ＳＯＩ領域であり、領域Ｂは、バルク領域である。また、領域１Ｃの領域Ｘは、支持基板ＳＢ上に絶縁層ＢＸが形成されているが、その上の半導体層ＳＬが除去された領域である。
【００２８】
ここで、領域１Ａ、領域１Ｂおよび領域１Ｃは、それぞれ活性領域とも呼ばれ、素子分離部（素子分離領域）ＳＴＩによって区画されている。別の言い方をすれば、領域１Ａ、領域１Ｂおよび領域１Ｃは、それぞれ素子分離部ＳＴＩによって囲まれている。なお、各領域内において、素子分離部ＳＴＩが設けられ、より小さな領域に分割されている。
【００２９】
（１）ＳＯＩトランジスタの構成について
ｎチャネル型のＳＯＩトランジスタおよびｐチャネル型のＳＯＩトランジスタは、ＳＯＩ領域（支持基板ＳＢ上に絶縁層ＢＸを介して半導体層ＳＬが形成された領域、領域１Ｂ）に形成されている。支持基板ＳＢは、半導体基板、例えばｐ型の単結晶シリコン基板からなる。絶縁層ＢＸは、例えば酸化シリコン層からなる。半導体層ＳＬは、例えば単結晶シリコン層からなる。絶縁層ＢＸの厚さは、例えば数ｎｍ〜３０ｎｍ程度、半導体層ＳＬの厚さは、例えば数ｎｍ〜３０ｎｍ程度である。
【００３０】
上記ｎチャネル型のＳＯＩトランジスタは、領域ＳＮで示される素子分離部ＳＴＩによ
り囲まれた（区画された）活性領域に形成されている。ｎチャネル型のＳＯＩトランジスタは、半導体層ＳＬ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体層ＳＬ中に形成されたソース、ドレイン領域ＮＳと、を有する。ゲート電極ＧＥの側壁には、側壁膜（サイドウォール膜、サイドウォールスペーサ）ＳＷが形成されている。上記ソース、ドレイン領域ＮＳは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体（合成パターン、合成形状物）に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。また、ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【００３１】
ここで、領域ＳＮにおいて、上記ゲート電極ＧＥの両側の半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置されている（図１１参照）。このエピタキシャル層ＥＰも、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を高濃度に含有する。よって、ここでは、ｎ型の高濃度不純物領域ＮＰは、エピタキシャル層ＥＰおよび半導体層ＳＬよりなる。言い換えれば、ｎ型の高濃度不純物領域ＮＰは、エピタキシャル層ＥＰおよび半導体層ＳＬの積層部に形成されたｎ型の不純物領域である。
【００３２】
また、ｎチャネル型のＳＯＩトランジスタの絶縁層ＢＸ下、即ち、領域ＳＮの支持基板ＳＢには、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、支持基板ＳＢよりより不純物濃度が高い。
【００３３】
上記ｐチャネル型のＳＯＩトランジスタは、領域ＳＰで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。ｐチャネル型のＳＯＩトランジスタは、半導体層ＳＬ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体層ＳＬ中に形成されたソース、ドレイン領域ＰＳと、を有する。ゲート電極ＧＥの側壁には、側壁膜ＳＷが形成されている。上記ソース、ドレイン領域ＰＳは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｐ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体（合成パターン、合成形状物）に対して自己整合的に形成されたｐ型の高濃度不純物領域ＰＰとを有する。また、ｐ型の高濃度不純物領域ＰＰは、ｐ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【００３４】
ここで、領域ＳＰにおいて、上記ゲート電極ＧＥの両側の半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置されている（図１１参照）。このエピタキシャル層ＥＰも、ｐ型の不純物（例えばホウ素（Ｂ））を高濃度に含有する。よって、ここでは、ｐ型の高濃度不純物領域ＰＰは、エピタキシャル層ＥＰおよび半導体層ＳＬよりなる。言い換えれば、ｐ型の高濃度不純物領域ＰＰは、エピタキシャル層ＥＰおよび半導体層ＳＬの積層部に形成されたｐ型の不純物領域である。
【００３５】
また、ｐチャネル型のＳＯＩトランジスタの絶縁層ＢＸ下、即ち、領域ＳＰの支持基板ＳＢには、ｎ型ウエルＮＷが形成されている。
【００３６】
上記ゲート電極ＧＥは、例えば、多結晶シリコン膜よりなり、ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜よりなる。
【００３７】
ゲート電極ＧＥの上部およびソース・ドレイン用の高濃度不純物領域（ＮＰ、ＰＰ）の上部（表層部）には、金属と半導体との反応層（化合物層）である金属シリサイド膜ＭＳが形成されている。
【００３８】
ゲート電極ＧＥやソース、ドレイン領域（ＮＳ、ＰＳ）等の上には、層間絶縁膜ＩＬ１が形成されている。また、ソース、ドレイン領域（ＮＳ、ＰＳ）上には、金属シリサイド膜ＭＳを介してプラグ（接続部）Ｐ１が形成されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に設けられた接続孔Ｃ１に埋め込まれた導電性膜よりなる。プラグＰ１上には、配線Ｍ１が形成されている。図１に示す断面には示されていないが、ゲート電極ＧＥ、ｎ型ウエルＮＷおよびｐ型ウエルＰＷ上にも、プラグＰ１やその上の配線Ｍ１が形成される。
【００３９】
このように、ＳＯＩトランジスタの絶縁層ＢＸ下のウエルに、プラグＰ１を介して電位を印加することにより、閾値電圧を調整することができる。
【００４０】
（２）バルクトランジスタの構成について
ｎチャネル型のバルクトランジスタおよびｐチャネル型のバルクトランジスタは、バルク領域（支持基板ＳＢ上の絶縁層ＢＸおよび半導体層ＳＬが除去された領域、領域ＢＮ、領域ＢＰ）に形成されている。
【００４１】
上記ｎチャネル型のバルクトランジスタは、領域ＢＮで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。ｎチャネル型のバルクトランジスタは、支持基板ＳＢ中のｐ型ウエルＰＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板（ｐ型ウエルＰＷ）ＳＢに形成されたソース、ドレイン領域ＮＢと、を有する。ゲート電極ＧＥの側壁には、側壁膜ＳＷが形成されている。上記ソース、ドレイン領域ＮＢは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。また、ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【００４２】
上記ｐチャネル型のバルクトランジスタは、領域ＢＰで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。ｐチャネル型のバルクトランジスタは、支持基板ＳＢ中のｎ型ウエルＮＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板（ｎ型ウエルＮＷ）ＳＢ中に形成されたソース、ドレイン領域ＰＢと、を有する。ゲート電極ＧＥの側壁には、側壁膜ＳＷが形成されている。上記ソース、ドレイン領域ＰＢは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｐ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体に対して自己整合的に形成されたｐ型の高濃度不純物領域ＰＰとを有する。また、ｐ型の高濃度不純物領域ＰＰは、ｐ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【００４３】
上記ゲート電極ＧＥは、例えば、多結晶シリコン膜よりなり、ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜よりなる。
【００４４】
ゲート電極ＧＥの上部およびソース・ドレイン用の高濃度不純物領域（ＮＰ、ＰＰ）の上部（表層部）には、金属と半導体との反応層（化合物層）である金属シリサイド膜ＭＳが形成されている。
【００４５】
ゲート電極ＧＥやソース、ドレイン領域（ＮＢ、ＰＢ）等の上には、層間絶縁膜ＩＬ１が形成されている。また、ソース、ドレイン領域（ＮＢ、ＰＢ）上には、金属シリサイド膜ＭＳを介してプラグＰ１が形成されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に設けられた接続孔Ｃ１に埋め込まれた導電性膜よりなる。プラグＰ１上には、配線Ｍ１が形成されている。図１に示す断面には示されていないが、ゲート電極ＧＥ上にも、プラグＰ１やその上の配線Ｍ１が形成される。
【００４６】
（３）容量素子の構成について
２つの容量素子（ｎ型容量素子、ｐ型容量素子）が、領域１Ｃに形成されている。前述したように、領域１Ｃにおいては、ＳＯＩ領域とバルク領域が混在している。領域１Ｃの領域Ｓは、ＳＯＩ領域であり、領域Ｂは、バルク領域である。また、領域１Ｃの領域Ｘは、支持基板ＳＢ上に絶縁層ＢＸが形成されているが、その上の半導体層ＳＬが除去された領域である。
【００４７】
容量素子（ｎ型容量素子）は、領域ＣＮで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。容量素子（ｎ型容量素子）は、支持基板ＳＢと、その上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと、を有する。領域ＣＮの支持基板ＳＢには、ｎ型ウエルＮＷが形成されている。
【００４８】
ここで、領域ＣＮにおいて、上記半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置されている（図１１参照）。そして、これらの積層部には、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））が高濃度に導入され、ｎ型の高濃度不純物領域ＮＰとなっている。また、領域ＣＮにおいて、絶縁層ＢＸには、開口部が設けられ、この開口部から露出した支持基板（ｎ型ウエルＮＷ）ＳＢ中には、ｎ型の高濃度不純物領域ＮＰが形成されている。
【００４９】
即ち、容量素子（ｎ型容量素子）は、領域１Ｃ（ＣＮ）において、半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｎ型の高濃度不純物領域ＮＰ）よりなる上部電極と、絶縁層ＢＸよりなる容量絶縁膜と、支持基板（ｎ型ウエルＮＷ）ＳＢよりなる下部電極とを有する。また、支持基板（ｎ型ウエルＮＷ）ＳＢ中のｎ型の高濃度不純物領域ＮＰは、下部電極の引出部となる。また、半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｎ型の高濃度不純物領域ＮＰ）および支持基板（ｎ型ウエルＮＷ）ＳＢ中のｎ型の高濃度不純物領域ＮＰの上部（表層部）には、金属シリサイド層ＭＳが形成されている。
【００５０】
領域１Ｃ（ＣＮ）において、上部電極（半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｎ型の高濃度不純物領域ＮＰ））、容量絶縁膜（絶縁層ＢＸ）および下部電極の引出部（支持基板（ｎ型ウエルＮＷ）ＳＢ中のｎ型の高濃度不純物領域ＮＰ）上には、層間絶縁膜ＩＬ１が形成されている。また、上部電極（半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｎ型の高濃度不純物領域ＮＰ））および下部電極の引出部（支持基板（ｎ型ウエルＮＷ）ＳＢ中のｎ型の高濃度不純物領域ＮＰ）上には、金属シリサイド膜ＭＳを介してプラグＰ１が形成されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に設けられた接続孔Ｃ１に埋め込まれた導電性膜よりなる。図２（ａ）に示すように、配線Ｍ１間（ノードｎ３とｎ４との間）にｎ型容量素子（ＣＮ）が接続される。
【００５１】
容量素子（ｐ型容量素子）は、領域ＣＰで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。容量素子（ｐ型容量素子）は、支持基板ＳＢと、その上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと、を有する。領域ＣＰの支持基板ＳＢには、ｐ型ウエルＰＷが形成されている。
【００５２】
ここで、領域ＣＰにおいて、上記半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置されている（図１１参照）。そして、これらの積層部には、ｐ型の不純物（例えばホウ素（Ｂ））が高濃度に導入され、ｐ型の高濃度不純物領域ＰＰとなっている。また、領域ＣＰにおいて、絶縁層ＢＸには、開口部が設けられ、この開口部から露出した支持基板（ｐ型ウエルＰＷ）ＳＢ中には、ｐ型の高濃度不純物領域ＰＰが形成されている。
【００５３】
即ち、容量素子（ｐ型容量素子）は、領域１Ｃ（ＣＰ）において、半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｐ型の高濃度不純物領域ＰＰ）よりなる上部電極と、絶縁層ＢＸよりなる容量絶縁膜と、支持基板（ｐ型ウエルＰＷ）ＳＢよりなる下部電極とを有する。また、支持基板（ｐ型ウエルＰＷ）ＳＢ中のｐ型の高濃度不純物領域ＰＰは、下部電極の引出部となる。また、半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｐ型の高濃度不純物領域ＰＰ）および支持基板（ｐ型ウエルＰＷ）ＳＢ中のｐ型の高濃度不純物領域ＰＰの上部（表層部）には、金属シリサイド層ＭＳが形成されている。
【００５４】
領域１Ｃ（ＣＰ）において、上部電極（半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｐ型の高濃度不純物領域ＰＰ））、容量絶縁膜（絶縁層ＢＸ）および下部電極の引出部（支持基板（ｐ型ウエルＰＷ）ＳＢ中のｐ型の高濃度不純物領域ＰＰ）上には、層間絶縁膜ＩＬ１が形成されている。また、上部電極（半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部（ｐ型の高濃度不純物領域ＰＰ））および下部電極の引出部（支持基板（ｐ型ウエルＰＷ）ＳＢ中のｐ型の高濃度不純物領域ＰＰ）上には、金属シリサイド膜ＭＳを介してプラグＰ１が形成されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に設けられた接続孔Ｃ１に埋め込まれた導電性膜よりなる。図２（ａ）に示すように、配線Ｍ１間（ノードｎ１とｎ２との間）にｐ型容量素子（ＣＰ）が接続される。
【００５５】
このように、絶縁層ＢＸを容量絶縁膜として利用することにより、単位面積当たりの容量を大きくすることができる。特に、上記ＳＯＩトランジスタは、薄膜の絶縁層ＢＸ上の半導体層ＳＬ、いわゆるＳＯＴＢ（Silicon On Thin Buried oxide）の主表面に形成されている。このように、薄膜の絶縁層ＢＸを用いる場合、この絶縁層ＢＸの裏面側に配置されたウエルに電圧を印加することにより閾値電圧を調整することができる。この薄膜の絶縁層ＢＸの膜厚は、５０ｎｍ以下であり、より好ましくは、数ｎｍ以上３０ｎｍ以下であるため、容量絶縁膜として十分機能し、高容量の容量素子として利用することができる。
【００５６】
また、容量素子の容量は、例えば、上部電極と下部電極との重なり領域、即ち、半導体層ＳＬとエピタキシャル層（ＥＰ）の積層部と支持基板（ウエルＰＷまたはＮＷ）との重なり領域で調整することができる。この重なり領域を、図２（ｂ）において、ドット（灰色）のハッチングで示す。例えば、絶縁層ＢＸの厚さを２０ｎｍ程度とした場合、1０ｐＦの容量を確保するためには、重なり領域を、５６４７μｍ２程度とすればよい。また、５ｐＦの容量を確保するためには、重なり領域を、２８２３μｍ２程度とすればよい。このように、小面積で高容量の容量素子（固定容量）を実現することができる。
【００５７】
なお、上部電極と下部電極とに加わる電位を調整し、電圧依存性を持たせてもよい。
【００５８】
また、上部電極として、半導体層ＳＬを用いることにより、ＳＯＩトランジスタとの製造工程の共通化を図ることができる。また、下部電極として、支持基板（ｎ型ウエルＮＷまたはｐ型ウエルＰＷ）ＳＢを用いることにより、ＳＯＩトランジスタとの製造工程の共通化を図ることができる。さらに、絶縁層ＢＸの開口部から露出した支持基板ＳＢの、ｎ型の高濃度不純物領域ＮＰまたはｐ型の高濃度不純物領域ＰＰを、下部電極の引出部として用いることにより、バルクトランジスタとの製造工程の共通化を図ることができる。上記製造工程の共通化については、後述する「製法説明」の欄において明らかになるであろう。
【００５９】
（４）配線Ｍ１より上の構成について
配線Ｍ１上には、層間絶縁膜ＩＬ２、配線Ｍ２などが形成されている。図１に示す断面には示されていないが、層間絶縁膜ＩＬ２中にもプラグが形成されている。同様に、配線Ｍ２上には、層間絶縁膜ＩＬ３、配線Ｍ３などが形成され、配線Ｍ３上には、層間絶縁膜ＩＬ４、配線Ｍ４などが形成され、配線Ｍ４上には、層間絶縁膜ＩＬ５、配線Ｍ５などが形成されている。配線（最上層配線）Ｍ５上には、絶縁膜ＰＳＮおよび保護膜ＲＦの積層膜が形成され、配線Ｍ５の一部が上記積層膜の開口部から露出している。この配線Ｍ５の露出部が、パッド電極（外部接続端子）ＰＥとなる。
【００６０】
［製法説明］
次いで、図３〜図１７を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図３〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００６１】
まず、図３に示すように、基板として、ＳＯＩ基板（半導体ウエハ）を準備する。ＳＯＩ基板は、支持基板ＳＢと、この支持基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと有する。
【００６２】
支持基板ＳＢは、例えばｐ型の単結晶シリコン（Ｓｉ）からなる半導体基板であり、絶縁層ＢＸは、例えば酸化シリコンよりなる層である。また、半導体層ＳＬは、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。絶縁層ＢＸの厚さは、例えば、数ｎｍ〜３０ｎｍ程度である。また、半導体層ＳＬの厚さは、例えば数ｎｍ〜３０ｎｍ程度である。
【００６３】
次いで、図４に示すように、素子分離部ＳＴＩを形成する。例えば、活性領域として残す領域上に、窒化シリコン膜などからなるハードマスク（図示せず）を形成し、このハードマスクをマスクとしてドライエッチングを行うことで、半導体層ＳＬ、絶縁層ＢＸおよび支持基板ＳＢの一部を除去し、素子分離溝を形成する。なお、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。上記素子分離溝は、半導体層ＳＬおよび絶縁層ＢＸを貫通し、支持基板ＳＢの途中まで到達する。言い換えれば、素子分離溝の底部は、絶縁層ＢＸの底面（底部）よりも深い位置に位置する。
【００６４】
次いで、素子分離溝および上記ハードマスク上に、素子分離溝を埋め込む程度の膜厚で、絶縁膜を形成する。例えば、絶縁膜として、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition、化学気相成長）法などを用いて堆積する。
【００６５】
次いで、素子分離溝以外の絶縁膜を、上記ハードマスクが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に絶縁膜が埋め込まれた素子分離部ＳＴＩを形成することができる。この素子分離部ＳＴＩは、領域１Ａ、領域１Ｂおよび領域１Ｃに形成される各素子（トランジスタや容量素子）間の干渉を防止するために形成される。次いで、上記ハードマスクを除去する。
【００６６】
次いで、図５に示すように、各領域のｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクに、絶縁層ＢＸの下部の支持基板ＳＢ中にｐ型の不純物をイオン注入する。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。なお、各領域のｐ型ウエルＰＷを、イオン注入条件を変えて個別に形成してもよい。
【００６７】
次いで、図６に示すように、ｎ型ウエルＮＷを形成する。各領域のｎ型ウエルＮＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクに、絶縁層ＢＸの下部の支持基板ＳＢ中にｎ型の不純物をイオン注入する。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。なお、各領域のｎ型ウエルＮＷを、イオン注入条件を変えて個別に形成してもよい。
【００６８】
次いで、図７に示すように、領域１Ａおよび領域１Ｃの一部（領域Ｘおよび領域Ｂ）の半導体層ＳＬを除去する。例えば、半導体層ＳＬの除去領域を開口したフォトレジスト膜（図示せず）をマスクに、領域１Ａおよび領域１Ｃの一部の半導体層ＳＬをエッチングする。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【００６９】
次いで、図８に示すように、領域１Ａおよび領域１Ｃの一部（領域Ｂ）の絶縁層ＢＸを除去する。例えば、絶縁層ＢＸの除去領域を開口したフォトレジスト膜（図示せず）をマスクに、領域１Ａおよび領域１Ｃの一部（領域Ｂ）の絶縁層ＢＸをエッチングする。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【００７０】
次いで、図９に示すように、各領域に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。例えば、半導体層ＳＬおよび支持基板ＳＢの上面を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上に、ゲート電極となる導電性膜を形成する。例えば、導電性膜として、多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。次いで、導電性膜上に、キャップ絶縁膜ＣＡＰを形成する。例えば、多結晶シリコン膜上に、キャップ絶縁膜ＣＡＰとして、窒化シリコン膜を、ＣＶＤ法などを用いて形成する。次いで、多結晶シリコン膜およびキャップ絶縁膜ＣＡＰをパターニングすることにより、各領域に、ゲート電極ＧＥを形成する。この際、ゲート電極ＧＥの両側のゲート絶縁膜ＧＩを除去してもよい。
【００７１】
次いで、図１０〜図１５に示すように、ＳＯＩトランジスタおよびバルクトランジスタのソース、ドレイン領域と、半導体層ＳＬとエピタキシャル層ＥＰの積層部中のｎ型の高濃度不純物領域ＮＰまたはｐ型の高濃度不純物領域ＰＰと、ｎ型ウエルＮＷ中のｎ型の高濃度不純物領域ＮＰと、ｐ型ウエルＰＷ中のｐ型の高濃度不純物領域ＰＰと、を形成する。
【００７２】
まず、図１０に示すように、領域１Ａにおいて、ゲート電極ＧＥの両側の支持基板（ｎ型ウエルＮＷ、ｐ型ウエルＰＷ）ＳＢ中に、ｎ型の低濃度不純物領域ＥＸおよびｐ型の低濃度不純物領域ＥＸを形成する。例えば、領域１Ａ中の領域ＢＮに、開口を有するフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥの両側に、イオン注入法により、ｎ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、領域１Ａ中の領域ＢＰに、開口を有するフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥの両側のｎ型ウエルＮＷ中に、イオン注入法により、ｐ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００７３】
次いで、ゲート電極ＧＥの側壁に、絶縁膜よりなる側壁膜（ＳＷＳ１、ＳＷＢ１）を形成する。例えば、領域１Ａ、１Ｂに、絶縁膜を形成し、この絶縁膜に異方性エッチングを施すことにより、側壁膜（ＳＷＳ１、ＳＷＢ１）を残存させる。なお、領域１Ｃの半導体層ＳＬの側壁に、側壁膜が残存してもよい。
【００７４】
次いで、図１１に示すように、領域１Ｂおよび領域１Ｃのうちの領域Ｂをマスク膜で覆い、領域１Ｂ、１Ｃの半導体層ＳＬ上にエピタキシャル層ＥＰを形成する。例えば、ジクロールシラン（ＳｉＨ２Ｃｌ２）および塩化水素（ＨＣｌ）ガスを用いたエピタキシャル成長により、半導体層ＳＬ上にエピタキシャル層ＥＰとしてシリコン層を形成する。
【００７５】
次いで、図１２に示すように、各領域のゲート電極ＧＥの側壁の側壁膜（ＳＷＳ１、ＳＷＢ１）を除去し、さらに、キャップ絶縁膜ＣＡＰを除去する。
【００７６】
次いで、図１３に示すように、領域１Ｂにおいて、ゲート電極ＧＥの両側の半導体層ＳＬとエピタキシャル層ＥＰの積層部中に、ｎ型の低濃度不純物領域ＥＸおよびｐ型の低濃度不純物領域ＥＸを形成する。例えば、領域１Ｂ中の領域ＳＮに、開口を有するフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥの両側の半導体層ＳＬ中に、イオン注入法により、ｎ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、領域１Ｂ中の領域ＳＰに、開口を有するフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥの両側の半導体層ＳＬ中に、イオン注入法により、ｐ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００７７】
次いで、図１４に示すように、各領域のゲート電極ＧＥの側壁に、絶縁膜よりなる側壁膜ＳＷを形成する。例えば、領域１Ａ、１Ｂに、絶縁膜を形成し、この絶縁膜に異方性エッチングを施すことにより、側壁膜ＳＷを残存させる。なお、領域１Ｃの半導体層ＳＬとエピタキシャル層ＥＰの積層部の側壁に、側壁膜が残存してもよい。
【００７８】
次いで、図１５に示すように、各領域において、ｎ型の高濃度不純物領域ＮＰおよびｐ型の高濃度不純物領域ＰＰを形成する。
【００７９】
例えば、領域１Ａ中の領域ＢＮ、領域１Ｂ中の領域ＳＮおよび領域１Ｃ中の領域ＣＮに、開口を有するフォトレジスト膜（図示せず）をマスクに、イオン注入法により、ｎ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００８０】
次いで、例えば、領域１Ａ中の領域ＢＰ、領域１Ｂ中の領域ＳＰおよび領域１Ｃ中の領域ＣＰに、開口を有するフォトレジスト膜（図示せず）をマスクに、イオン注入法により、ｐ型の不純物を導入する。上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、例えばＲＴＡ（Rapid Thermal Anneal）法により、イオン注入された不純物を活性化させる。
【００８１】
これにより、領域ＳＮでは、ｎ型の低濃度不純物領域ＥＸと、ｎ型の高濃度不純物領域ＮＰからなる、ｎチャネル型のＳＯＩトランジスタのソース、ドレイン領域ＮＳが形成され、領域ＢＮでは、ｎ型の低濃度不純物領域ＥＸと、ｎ型の高濃度不純物領域ＮＰからなる、ｎチャネル型のバルクトランジスタのソース、ドレイン領域ＮＢが形成される。さらに、領域ＣＮでは、下部電極（ｎ型ウエルＮＷ）の引出部となるｎ型の高濃度不純物領域ＮＰが形成される。なお、各領域のｎ型の高濃度不純物領域ＮＰのイオン注入条件を変えて個別に形成してもよい。また、領域ＳＰでは、ｐ型の低濃度不純物領域ＥＸと、ｐ型の高濃度不純物領域ＰＰからなる、ｐチャネル型のＳＯＩトランジスタのソース、ドレイン領域ＰＳが形成され、領域ＢＰでは、ｐ型の低濃度不純物領域ＥＸと、ｐ型の高濃度不純物領域ＰＰからなる、ｐチャネル型のバルクトランジスタのソース、ドレイン領域ＰＢが形成される。さらに、領域ＣＰでは、下部電極（ｐ型ウエルＰＷ）の引出部となるｐ型の高濃度不純物領域ＰＰが形成される。なお、各領域のｐ型の高濃度不純物領域ＰＰのイオン注入条件を変えて個別に形成してもよい。
【００８２】
次いで、図１６に示すように、ゲート電極ＧＥ、ｎ型の高濃度不純物領域ＮＰおよびｐ型の高濃度不純物領域ＰＰ上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＭＳを形成する。ここでは、金属シリサイド層ＭＳとして、例えば、ニッケルシリサイド膜を形成する。例えば、領域１Ａ、１Ｂおよび１Ｃに、ニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施す。これにより、ゲート電極ＧＥ、ｎ型の高濃度不純物領域ＮＰおよびｐ型の高濃度不純物領域ＰＰと、Ｎｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【００８３】
次いで、図１７に示すように、各領域に、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する。まず、領域１Ａ、１Ｂおよび１Ｃに、層間絶縁膜ＩＬ１として薄い窒化シリコン膜（図示せず）と酸化シリコン膜との積層膜をＣＶＤ法などにより形成する。
【００８４】
次いで、層間絶縁膜ＩＬ１をパターニングすることにより接続孔Ｃ１を形成する。次いで、接続孔Ｃ１の内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜（例えば、タングステン膜）との積層膜を堆積する。次いで、堆積した導電性膜のうち、接続孔Ｃ１以外の導電性膜をＣＭＰ法などを用いて除去する。このように、接続孔Ｃ１内に導電性膜を埋め込むことにより、プラグＰ１を形成する。次いで、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、配線Ｍ１を形成する。例えば、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、Ａｌ膜などの導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。なお、ダマシン法により配線Ｍ１を形成してもよい。例えば、層間絶縁膜ＩＬ１上に絶縁膜を形成し、パターニングすることにより配線溝を形成した後、この配線溝内に、銅膜などの導電性膜を埋め込むことにより、配線Ｍ１を形成する。
【００８５】
次いで、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１と同様にして、配線Ｍ１より上層の層間絶縁膜（ＩＬ２〜ＩＬ５）、プラグ（Ｐ２〜Ｐ５）および配線（Ｍ２〜Ｍ５）を形成する。このように、層間絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線が形成される（図１参照）。
【００８６】
次いで、最上層配線である配線Ｍ５上に、窒化シリコン膜などからなる絶縁膜ＰＳＮを形成し、次いで、絶縁膜ＰＳＮをパターニングすることにより最上層配線Ｍ５上の一部を露出させる。この露出部がパッド電極ＰＥとなる。次いで、絶縁膜ＰＳＮ上に感光性ポリイミドなどからなる保護膜ＲＦを形成し、パッド電極ＰＥ上の保護膜ＲＦを除去する（図１参照）。
【００８７】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００８８】
このように、本実施の形態においては、容量素子の構成部を、ＳＯＩトランジスタやバルクトランジスタの構成部と同時に形成することができる。これにより、短工程で、高容量の容量素子を、ＳＯＩトランジスタやバルクトランジスタと混載して形成することができる。
【００８９】
（実施の形態２）
本実施の形態においては、容量素子の容量絶縁膜を構成する絶縁層ＢＸの形成領域（領域Ｓ）が素子分離部ＳＴＩにより区画されている。これにより、容量絶縁膜となる絶縁層ＢＸの特性を向上させることができる。即ち、容量絶縁膜となる絶縁層ＢＸの形成領域のばらつきや、膜厚のばらつきなどを抑制し、容量の調整がよりし易くなる。
【００９０】
また、ｐ型容量素子が形成されている領域ＣＰにおいて、ｐ型ウエルＰＷの下層に、ディープｎ型ウエルＤＮＷが形成されている。これにより、容量素子の下部電極を構成するｐ型ウエルＰＷを、ｐ型の支持基板ＳＢと電気的に分離することができる。よって、例えば、下部電極を構成するｐ型ウエルＰＷの電位を、基板電位（例えば、接地電位）以外の電位とすることができる。
【００９１】
また、領域ＳＮおよび領域ＢＮにおいて、ｐ型ウエルＰＷの下層に、ディープｎ型ウエルＤＮＷを形成してもよい。これにより、各トランジスタ下のｐ型ウエルＰＷの電位を、基板電位（例えば、接地電位）以外の電位とすることができる。
【００９２】
以下に、本実施の形態の半導体装置の構成について、さらに詳細に説明する。
【００９３】
［構造説明］
図１８は、本実施の形態の半導体装置の構成を示す断面図である。図１９は、本実施の形態の半導体装置の容量素子の構成を示す断面図および平面図である。図１９（ａ）は、断面図であり、図１９（ｂ）は、平面図である。図１９（ａ）は、例えば、図１９（ｂ）のＡ−Ａ部に対応する。
【００９４】
本実施の形態の半導体装置は、実施の形態１の場合と同様に、ＳＯＩ基板を利用して形成され、ＳＯＩトランジスタ、バルクトランジスタ、および容量素子を有する。以下、実施の形態１と、同様の構成についてはその説明を省略する。
【００９５】
（１）ＳＯＩトランジスタの構成について
ｎチャネル型のＳＯＩトランジスタおよびｐチャネル型のＳＯＩトランジスタの構成は、実施の形態１の場合と同様である（図１８、図１参照）。
【００９６】
ここで、ｎチャネル型のＳＯＩトランジスタの絶縁層ＢＸ下、即ち、領域ＳＮの支持基板ＳＢには、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、支持基板ＳＢよりより不純物濃度が高い。そして、ｐ型ウエルＰＷの下層には、ディープｎ型ウエルＤＮＷが形成されている。即ち、上記ｐ型ウエルＰＷは、側面および底面が、素子分離部ＳＴＩまたはディープｎ型ウエルＤＮＷで覆われている。
【００９７】
（２）バルクトランジスタの構成について
ｎチャネル型のバルクトランジスタおよびｐ型のバルクトランジスタの構成は、実施の形態１の場合と同様である（図１８、図１参照）。
【００９８】
ここで、ｎチャネル型のバルクトランジスタが形成されている領域ＢＮのｐ型ウエルＰＷの下層には、ディープｎ型ウエルＤＮＷが形成されている。即ち、上記ｐ型ウエルＰＷは、側面および底面が、素子分離部ＳＴＩまたはディープｎ型ウエルＤＮＷで覆われている。
【００９９】
（３）容量素子の構成について
領域１Ｃに形成される２つの容量素子（ｎ型容量素子、ｐ型容量素子）の構成は、絶縁層ＢＸが素子分離部ＳＴＩにより区画されている点、および、ディープｎ型ウエルＤＮＷが形成されている点、以外の構成は実施の形態１の場合と同様である（図１８、図１参照）。
【０１００】
容量素子（ｎ型容量素子）は、領域ＣＮに形成されている。容量素子（ｎ型容量素子）は、実施の形態１の場合と同様に、支持基板ＳＢと、その上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと、を有する。領域ＣＮの支持基板ＳＢには、ｎ型ウエルＮＷが形成されている。
【０１０１】
ここで、絶縁層ＢＸは、素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている（図１９（ｂ）参照）。また、領域ＣＮにおいて、ｎ型の高濃度不純物領域ＮＰよりなる下部電極の引出部は、素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている（図１９（ｂ）参照）。絶縁層ＢＸ下と下部電極の引出部（ｎ型の高濃度不純物領域ＮＰ）とは、素子分離部ＳＴＩ下のｎ型ウエルＮＷを介して電気的に接続されている。
【０１０２】
このように、領域ＣＮにおいて、絶縁層ＢＸの形成領域を素子分離部ＳＴＩにより区画することにより、容量絶縁膜となる絶縁層ＢＸの形成領域のばらつきや、膜厚のばらつきなどを抑制することができる。
【０１０３】
例えば、図２０に示すように、半導体層ＳＬおよび絶縁層ＢＸの加工（エッチング）精度によっては、絶縁層ＢＸの端部にオーバーハング部ＯＨが生じる場合がある。このような場合には、容量素子の特性に変動を及ぼし、容量調整が困難となる。
【０１０４】
これに対し本実施の形態においては、容量絶縁膜となる絶縁層ＢＸが素子分離部ＳＴＩにより区画されているため、絶縁層ＢＸの端部が素子分離部ＳＴＩで保護され、容量素子の特性のばらつきを低減することができる。なお、上記実施の形態１においては、上記のようなオーバーハング部ＯＨの発生を抑制するため、容量絶縁膜となる絶縁層ＢＸを、上部電極となる半導体層ＳＬより延在させるように、大きく残存させている。また、半導体層ＳＬの加工（エッチング）と、絶縁層ＢＸの加工（エッチング）とを別工程とし、加工精度を向上させている。図２０は、本実施の形態の比較例の半導体装置の構成を示す断面図である。
【０１０５】
容量素子（ｐ型容量素子）は、領域ＣＰに形成されている。容量素子（ｐ型容量素子）は、実施の形態１の場合と同様に、支持基板ＳＢと、その上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと、を有する。領域ＣＰの支持基板ＳＢには、ｐ型ウエルＰＷが形成されている。
【０１０６】
ここで、絶縁層ＢＸは、素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている（図１９（ｂ）参照）。また、領域ＣＰにおいて、ｐ型の高濃度不純物領域ＰＰよりなる下部電極の引出部は、素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている（図１９（ｂ）参照）。絶縁層ＢＸ下と下部電極の引出部（ｐ型の高濃度不純物領域ＰＰ）とは、素子分離部ＳＴＩ下のｐ型ウエルＰＷを介して電気的に接続されている。
【０１０７】
このように、領域ＣＰにおいて、絶縁層ＢＸの形成領域を素子分離部ＳＴＩにより区画することにより、ｎ型容量素子の場合と同様に、容量絶縁膜となる絶縁層ＢＸの形成領域のばらつきや、膜厚のばらつきなどを抑制することができる。
【０１０８】
また、ｐ型容量素子が形成されている領域ＣＰのｐ型ウエルＰＷの下層には、ディープｎ型ウエルＤＮＷが形成されている。即ち、上記ｐ型ウエルＰＷは、側面および底面が、素子分離部ＳＴＩまたはディープｎ型ウエルＤＮＷで覆われている。
【０１０９】
このように、ｐ型ウエルＰＷの下層に、ディープｎ型ウエルＤＮＷを設けることにより、下部電極を構成するｐ型ウエルＰＷの電位を、基板電位（例えば、接地電位）以外の電位とすることができる。
【０１１０】
層間絶縁膜（ＩＬ１〜ＩＬ５）、プラグ（Ｐ１等）、配線（Ｍ１〜Ｍ５）の構成は、実施の形態１の場合と同様である。また、絶縁膜ＰＳＮ、保護膜ＲＦ、パッド電極ＰＥの構成も、実施の形態１の場合と同様である。
【０１１１】
本実施の形態の半導体装置は、素子分離部ＳＴＩの形成工程およびディープｎ型ウエルＤＮＷの形成工程以外の工程は、実施の形態１の場合と同様である。
【０１１２】
例えば、ＳＯＩ基板に、素子分離部ＳＴＩを形成する際、領域ＣＰにおいて、絶縁層ＢＸの形成領域を囲むように、素子分離部ＳＴＩを形成すればよい（図４、図１８参照）。
【０１１３】
また、ウエル形成工程において、ｐ型ウエルおよびｎ型ウエルＮＷの他に、ディープｎ型ウエルＤＮＷを形成すればよい。具体的には、ディープｎ型ウエルＤＮＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクに、絶縁層ＢＸの下部の支持基板ＳＢの深い位置にｎ型の不純物をイオン注入する。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【０１１４】
なお、上記ウエル（ＰＷ、ＮＷ、ＤＮＷ）の形成順に制限はないが、例えば、ディープｎ型ウエルＤＮＷを形成した後、ｐ型ウエルを形成し（図５参照）、さらに、ｎ型ウエルＮＷを形成する（図６参照）。
【０１１５】
以降の工程は、実施の形態１の場合と同様である（図７〜図１７参照）。
【０１１６】
（実施の形態３）
本実施の形態においては、ＳＯＩトランジスタ、バルクトランジスタ、容量素子（ｎ型容量素子、ｐ型容量素子）の他に、バラクタ（ＭＯＳバラクタ、ＭＯＳ型可変容量素子ともいう）を有する。
【０１１７】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１１８】
本実施の形態の半導体装置の構成について図２１を用いて説明する。図２１は、本実施の形態の半導体装置の構成を示す断面図である。図２２および図２３は、本実施の形態の半導体装置の容量素子の構成を示す断面図である。
【０１１９】
本実施の形態の半導体装置は、ＳＯＩ基板を利用して形成され、ＳＯＩトランジスタ、バルクトランジスタ、バラクタおよび容量素子を有する。
【０１２０】
本実施の形態においては、ＳＯＩトランジスタが形成される領域を“領域１Ｂ”とし、バルクトランジスタが形成される領域を“領域１Ａ”とし、容量素子が形成される領域を“領域１Ｃ”とし、バラクタが形成される領域を“領域１Ｄ”とする。但し、図２１においては、ＳＯＩトランジスタが形成される領域である“領域１Ｂ”を省略している。
【０１２１】
この領域１Ｂには、実施の形態１や２の場合と同様に、ｎチャネル型のＳＯＩトランジスタおよびｐチャネル型のＳＯＩトランジスタが形成されている（図１参照）。
【０１２２】
領域１Ａには、実施の形態１や２の場合と同様に、ｎチャネル型のバルクトランジスタおよびｐチャネル型のバルクトランジスタが形成される。
【０１２３】
領域１Ｃには、実施の形態１や２の場合と同様に、２つの容量素子（ｎ型容量素子、ｐ型容量素子）が形成されるが、図２１においては、領域ＣＰに形成されるｐ型容量素子を省略している。
【０１２４】
このように、ＳＯＩトランジスタ、バルクトランジスタ、容量素子（ｎ型容量素子、ｐ型容量素子）の構成は、実施の形態１や２の場合と同様であるため、以下に、領域１Ｄに形成されているバラクタについて説明する。
【０１２５】
領域１Ｄには、ｎ型バラクタおよびｐ型バラクタが形成される。ｎ型バラクタおよびｐ型バラクタは、それぞれｎチャネル型のＳＯＩトランジスタおよびｐチャネル型のＳＯＩトランジスタと同様の構成であり、同様の工程により形成することができる。
【０１２６】
上記ｎ型バラクタ（図２１）は、領域ＢＡＮで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。ｎ型バラクタは、半導体層ＳＬ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体層ＳＬ中に形成されたソース、ドレイン領域ＮＳと、を有する。ゲート電極ＧＥの側壁には、側壁膜ＳＷが形成されている。上記ソース、ドレイン領域ＮＳは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。また、ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【０１２７】
なお、領域ＢＡＮにおいて、上記ゲート電極ＧＥの両側の半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置され、これらの積層部に、ｎ型の高濃度不純物領域ＮＰが形成されている。
【０１２８】
また、ｎ型バラクタの絶縁層ＢＸ下、即ち、領域ＢＡＮの支持基板ＳＢには、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、支持基板ＳＢよりより不純物濃度が高い。そして、このｐ型ウエル中には、ｐ型の高濃度不純物領域ＰＰが形成されている。このｐ型の高濃度不純物領域ＰＰは、領域ＢＡＮ中のバルク領域（支持基板ＳＢ上の絶縁層ＢＸおよび半導体層ＳＬが除去された領域）に形成されている。また、ｐ型ウエルＰＷの下層には、ディープｎ型ウエルＤＮＷが形成されている。即ち、上記ｐ型ウエルＰＷは、側面および底面が、素子分離部ＳＴＩまたはディープｎ型ウエルＤＮＷで覆われている。
【０１２９】
そして、領域１Ｄ（ＢＡＮ）において、ソース、ドレイン領域ＮＳおよびウエル引出部（支持基板（ｐ型ウエルＰＷ）ＳＢ中のｐ型の高濃度不純物領域ＰＰ）上には、金属シリサイド膜ＭＳを介してプラグＰ１が形成されている。
【０１３０】
この場合、図２２に示す、ｎ型バラクタをオン（即ち、ノードｎ４とｎ２間に電位差を与え、ノードｎ３に、電位を印加）し、ノードｎ３とノードｎ１を同電位とすることにより、ノードｎ２（ｎ４）とノードｎ３（ｎ１）との間に、ゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＮとが、並列に接続される。このように、２つの容量を足し合わせることにより、単位面積当たりの容量がより大きくなり、また、容量の調整の幅が広がる。
【０１３１】
上記ｐ型バラクタ（図２１）は、領域ＢＡＰで示される素子分離部ＳＴＩにより囲まれた（区画された）活性領域に形成されている。ｐ型バラクタは、半導体層ＳＬ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体層ＳＬ中に形成されたソース、ドレイン領域ＰＳと、を有する。ゲート電極ＧＥの側壁には、側壁膜ＳＷが形成されている。上記ソース、ドレイン領域ＰＳは、ＬＤＤ構造のソース、ドレイン領域であり、ゲート電極ＧＥに対して自己整合的に形成されたｐ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよび側壁膜ＳＷの合成体に対して自己整合的に形成されたｐ型の高濃度不純物領域ＰＰとを有する。また、ｐ型の高濃度不純物領域ＰＰは、ｐ型の低濃度不純物領域ＥＸより不純物濃度が高い。
【０１３２】
なお、領域ＢＡＰにおいて、上記ゲート電極ＧＥの両側の半導体層ＳＬ上には、エピタキシャル層（ＥＰ）が配置され、これらの積層部に、ｐ型の高濃度不純物領域ＰＰが形成されている。
【０１３３】
また、ｐ型バラクタの絶縁層ＢＸ下、即ち、領域ＢＡＰの支持基板ＳＢには、ｎ型ウエルＮＷが形成されている。そして、このｎ型ウエルＮＷ中には、ｎ型の高濃度不純物領域ＮＰが形成されている。このｎ型の高濃度不純物領域ＮＰは、領域ＢＡＰ中のバルク領域（支持基板ＳＢ上の絶縁層ＢＸおよび半導体層ＳＬが除去された領域）に形成されている。
【０１３４】
上記ゲート電極ＧＥは、例えば、多結晶シリコン膜よりなり、ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜よりなる。
【０１３５】
ゲート電極ＧＥの上部およびソース・ドレイン用の高濃度不純物領域（ＮＰ、ＰＰ）の上部（表層部）には、金属と半導体との反応層（化合物層）である金属シリサイド膜ＭＳが形成されている。
【０１３６】
ゲート電極ＧＥやソース、ドレイン領域（ＮＳ、ＰＳ）等の上には、層間絶縁膜ＩＬ１が形成されている。また、ソース、ドレイン領域（ＮＳ、ＰＳ）上には、金属シリサイド膜ＭＳを介してプラグ（接続部）Ｐ１が形成されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に設けられた接続孔Ｃ１に埋め込まれた導電性膜よりなる。プラグＰ１上には、配線Ｍ１が形成されている。
【０１３７】
そして、領域１Ｄ（ＢＡＰ）において、ソース、ドレイン領域ＰＳおよびウエル引出部（支持基板（ｎ型ウエルＮＷ）ＳＢ中のｎ型の高濃度不純物領域ＮＰ）上には、金属シリサイド膜ＭＳを介してプラグＰ１が形成されている。
【０１３８】
この場合、図２３に示す、ｐ型バラクタをオン（即ち、ノードｎ２とｎ４間に電位差を与え、ノードｎ３に、電位を印加）し、ノードｎ３とノードｎ１を同電位とすることにより、ノードｎ２（ｎ４）とノードｎ３（ｎ１）との間に、ゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＰとが、並列に接続される。このように、２つの容量を足し合わせることにより、単位面積当たりの容量がより大きくなり、また、容量の調整の幅が広がる。
【０１３９】
また、ｎ型バラクタが形成されている領域ＢＡＮのｐ型ウエルＰＷの下層に、ディープｎ型ウエルＤＮＷを設けることにより、ｐ型ウエルＰＷの電位を、基板電位（例えば、接地電位）以外の電位とすることができる。即ち、上記のように、ノードｎ３とノードｎ１を同電位とすることができる。
【０１４０】
（実施の形態４）
（応用例１）
上記実施の形態１〜３で説明した、容量素子（ｎ型容量素子、ｐ型容量素子）やバラクタは、ＰＬＬ（Phase Locked Loop）回路の低域フィルタに用いることができる。図２４は、本応用例のＰＬＬ回路および低域フィルタを示す回路図である。図２４（ａ）は、ＰＬＬ回路を示し、図２４（ｂ）は、低域フィルタを示す。
【０１４１】
図２４（ａ）に示すように、ＰＬＬ回路は、例えば、基準発振器１０、固定分周器（１／Ｍ）２０、位相比較器（ＰＣ）３０、低域フィルタ（ＬＰＦ）４０、電圧制御発振器（ＶＯＣ）５０、可変分周器（１／Ｎ）６０を有する。ＰＬＬ回路は、電圧制御発振器５０の発振周波数ｆｏを所望周波数ｆＲに合わせるための帰還回路となっている。例えば、周波数ｆＲ＝周波数ｆｏの状態から基準信号より電圧制御発振器５０の出力周波数が高くなると、可変分周器６０を介して高い出力周波数が位相比較器３０に入力され、低域フィルタ４０において高い出力周波数に対応した電圧信号に変換され、出力される。この電圧信号により電圧制御発振器５０の出力周波数が低くなる。この動作が、周波数ｆＲ＝周波数ｆｏとなるまで繰り返される。
【０１４２】
図２４（ｂ）に示すように、低域フィルタ４０は、入力電位Ｖｉｎと出力電位Ｖｏｕｔとの間に接続された抵抗Ｒと、出力電位Ｖｏｕｔと基準電位との間に接続された容量Ｃとを有する。
【０１４３】
この低域フィルタ４０の容量Ｃとして、上記実施の形態１〜３で説明した、容量素子（ｎ型容量素子、ｐ型容量素子）やバラクタを用いることができる。上記実施の形態１〜３で説明した、容量素子（ｎ型容量素子、ｐ型容量素子）やバラクタによれば、小面積で高容量の容量を実現でき、上記低域フィルタとして用いて好適である。
【０１４４】
（応用例２）
上記実施の形態２、３で説明した、容量素子（ｎ型容量素子、ｐ型容量素子）やバラクタにおいては、ｐ型ウエルＰＷがディープｎ型ウエルＤＮＷにより、ｎ型の支持基板ＳＢと電気的に分離されている。このため、他の回路の動作による信号ノイズの影響を受けにくく、動作特性が良好となる。例えば、マルチチャネルの高速データ転送用の回路や、上記応用例１で説明したＰＬＬ回路や、ＡＤコンバータなどに用いて好適である。
【０１４５】
（応用例３）
上記実施の形態３で説明した、ｎ型バラクタとｐ型バラクタを並列に接続し、容量として用いてもよい。この場合、電位の変動に対応してｎ型バラクタとｐ型バラクタとが相補的に動作し、容量の安定性を向上することができる。
【０１４６】
図２５は、本応用例のｎ型バラクタ部を示す断面図、回路図およびその容量変化グラフである。図２５（ａ）は、断面図、図２５（ｂ）は、回路図、図２５（ｃ）は、容量変化グラフである。図２６は、本応用例のｐ型バラクタ部を示す断面図、回路図およびその容量変化グラフである。図２６（ａ）は、断面図、図２６（ｂ）は、回路図、図２６（ｃ）は、容量変化グラフである。図２７は、本応用例の容量素子の構成を示す回路図およびその容量変化グラフである。図２７（ａ）は、回路図、図２７（ｂ）は、容量変化グラフである。
【０１４７】
図２５（ａ）、図２５（ｂ）に示すｎ型バラクタとｐ型バラクタの構成は、実施の形態３で説明したとおりである。図２５（ｂ）に示すように、ノードｎ３とノードｎ１を接続し、ｎ型バラクタをオン（即ち、ノードｎ４とｎ２間に電位差を与え、ノードｎ３に、電位を印加）した場合、ゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＮとが、端子１（ｎ３、ｎ１）と端子２（ｎ２、ｎ４）の間に、並列に接続される。この場合、図２５（ｃ）に示すように、容量Ｃ（縦軸）は、端子１、２間の電位Ｖ１２（横軸）が高くなるにしたがって大きくなる。
【０１４８】
一方、図２６（ｂ）に示すように、ノードｎ３とノードｎ１を接続し、ｐ型バラクタをオン（即ち、ノードｎ４とｎ２間に電位差を与え、ノードｎ３に、電位を印加）した場合、ゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＰとが、端子３（ｎ３、ｎ１）と端子４（ｎ２、ｎ４）の間に、並列に接続される。この場合、図２６（ｃ）に示すように、容量Ｃ（縦軸）は、端子３、４間の電位Ｖ３４（横軸）が高くなるにしたがって小さくなる。
【０１４９】
よって、図２７（ａ）に示すように、端子１、３を接続し、端子２、４を接続することにより、ｎ型バラクタとｐ型バラクタとを並列に接続すると、ｎ型バラクタのゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＮと、ｐ型バラクタのゲートの酸化膜で得られるＭＯＳ容量ＣＧと、絶縁層ＢＸで得られる容量ＣＰと、が並列に接続される。端子１、３の接続部を端子ＡＰと、端子２、４の接続部を端子ＢＰとした場合、図２７（ｂ）に示すように、合成容量は、端子ＡＰ、ＢＰ間の電位ＶＡＢ（横軸）の変化に関わらずほぼ一定となる。
【０１５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５１】
１  端子
１Ａ  領域
１Ｂ  領域
１Ｃ  領域
１Ｄ  領域
２  端子
３  端子
４  端子
１０  基準発振器
２０  固定分周器
３０  位相比較器
４０  低域フィルタ
５０  電圧制御発振器
６０  可変分周器
Ｂ  領域
ＢＡＮ  領域
ＢＡＰ  領域
ＢＮ  領域
ＢＰ  領域
ＢＸ  絶縁層
Ｃ  容量
Ｃ１  接続孔
ＣＡＰ  キャップ絶縁膜
ＣＧ  ＭＯＳ容量
ＣＮ  領域（容量）
ＣＰ  領域（容量）
ＤＮＷ  ディープｎ型ウエル
ＥＰ  エピタキシャル層
ＥＸ  低濃度不純物領域
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ１〜ＩＬ５  層間絶縁膜
Ｍ１〜Ｍ５  配線
ＭＳ  金属シリサイド層
ｎ１〜ｎ４  ノード
ＮＢ  ソース、ドレイン領域
ＮＰ  ｎ型の高濃度不純物領域
ＮＳ  ソース、ドレイン領域
ＮＷ  ｎ型ウエル
ＯＨ  オーバーハング部
Ｐ１〜Ｐ５  プラグ
ＰＢ  ソース、ドレイン領域
ＰＥ  パッド電極
ＰＰ  ｐ型の高濃度不純物領域
ＰＳ  ソース、ドレイン領域
ＰＳＮ  絶縁膜
ＰＷ  ｐ型ウエル
Ｒ  抵抗
ＲＦ  保護膜
Ｓ  領域
ＳＢ  支持基板
ＳＬ  半導体層
ＳＮ  領域
ＳＰ  領域
ＳＴＩ  素子分離部
ＳＷ  側壁膜
ＳＷＢ１  側壁膜
ＳＷＳ１  側壁膜
Ｘ  領域
【図１】
2018107253.tif 000003
【図２】
2018107253.tif 000004
【図３】
2018107253.tif 000005
【図４】
2018107253.tif 000006
【図５】
2018107253.tif 000007
【図６】
2018107253.tif 000008
【図７】
2018107253.tif 000009
【図８】
2018107253.tif 000010
【図９】
2018107253.tif 000011
【図１０】
2018107253.tif 000012
【図１１】
2018107253.tif 000013
【図１２】
2018107253.tif 000014
【図１３】
2018107253.tif 000015
【図１４】
2018107253.tif 000016
【図１５】
2018107253.tif 000017
【図１６】
2018107253.tif 000018
【図１７】
2018107253.tif 000019
【図１８】
2018107253.tif 000020
【図１９】
2018107253.tif 000021
【図２０】
2018107253.tif 000022
【図２１】
2018107253.tif 000023
【図２２】
2018107253.tif 000024
【図２３】
2018107253.tif 000025
【図２４】
2018107253.tif 000026
【図２５】
2018107253.tif 000027
【図２６】
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【図２７】
2018107253.tif 000029