(57)【要約】【課題】長期間においてデータの保持が可能な半導体装置を提供する。【解決手段】作製工程数を増加することなく、半導体装置が有するメモリセルアレイ内の隣接するメモリセル間の電流のリーク経路を遮断し、メモリの保持特性を向上することができる。【選択図】図１
2018056549.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に配置された、第１のメモリセルと、第２のメモリセルと、を有し、
第１のメモリセルは、第１のトランジスタと、前記第１のトランジスタのソース電極またはドレイン電極の一方と接続する第１の容量素子を有し、
第２のメモリセルは、第２のトランジスタと、前記第２のトランジスタのソース電極またはドレイン電極の一方と接続する第２の容量素子を有し、
前記第１のトランジスタは、
第１の酸化物と、
第１のゲート電極と、
第２のゲート電極と、
前記第１の酸化物と前記第１のゲート電極の間の第１のゲート絶縁体と、
前記第１の酸化物に接する第１の導電体および第２の導電体と、
前記第１の酸化物に接し、かつ前記第１のゲート絶縁体と前記第１の酸化物の間に設けられる第２の酸化物と、
前記第１の酸化物と前記第２のゲート電極の間の第２のゲート絶縁体と、
を有し、
前記第２のトランジスタは、
第３の酸化物と、
前記第１のゲート電極と、
前記第２のゲート電極と、
前記第３の酸化物と前記第１のゲート電極の間の第３のゲート絶縁体と、
前記第３の酸化物に接する第３の導電体および第４の導電体と、
前記第３の酸化物に接し、かつ前記第３のゲート絶縁体と前記第３の酸化物の間に設けられる前記第２の酸化物と、
前記第３の酸化物と前記第２のゲート電極の間の第２のゲート絶縁体と、を有し、
前記第２のゲート電極は、前記第２の酸化物と重なる領域と、前記第２の酸化物の外周部より外側に伸長している領域を有し、
前記第２の酸化物の外周部より外側に伸長している領域は、前記第１のトランジスタと前記第１の容量素子との接続領域と、前記第２のトランジスタと前記第２の容量素子との接続領域との間に設けられることを特徴とする半導体装置。
【請求項２】
前記第２のゲート電極の終端部が、前記第２の酸化物の終端部よりも、外側に伸長している領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電体は、前記第１の酸化物上に設けられ、
前記第２の導電体は、前記第１の酸化物上に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の酸化物および前記第３の酸化物は、チャネルとして機能し、前記第１の導電体、前記第２の導電体、前記第３の導電体および前記第４の導電体は、ソース電極及びドレイン電極として機能することを特徴とする請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
前記第１乃至第３の酸化物は、酸化物半導体を含むことを特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【背景技術】
【０００４】
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
【０００７】
しかしながら、活性層として酸化物半導体が設けられたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験（ＢＴ試験）前後において、トランジスタのしきい値電圧は変動してしまうことがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
【００１０】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、作製工程数を増加することなく、半導体装置が有するメモリセルアレイ内の隣接するメモリセル間の電流リークとなる経路を遮断し、メモリの保持特性を向上することができる。
【００１３】
本発明の一態様は、半導体基板と、該半導体基板上に配置された、第１のメモリセルと、第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第１のトランジスタのソース電極またはドレイン電極の一方と接続する第１の容量素子を有し、第２のメモリセルは、第２のトランジスタと、第２のトランジスタのソース電極またはドレイン電極の一方と接続する第２の容量素子を有し、第１のトランジスタは、第１の酸化物と、第１のゲート電極と、第２のゲート電極と、第１の酸化物と第１のゲート電極の間の第１のゲート絶縁体と、第１の酸化物に接する第１の導電体および第２の導電体と、第１の酸化物に接し、かつ第１のゲート絶縁体と第１の酸化物の間に設けられる第２の酸化物と、第１の酸化物と第２のゲート電極の間の第２のゲート絶縁体と、を有し、第２のトランジスタは、第３の酸化物と、第１のゲート電極と、第２のゲート電極と、第３の酸化物と第１のゲート電極の間の第３のゲート絶縁体と、第３の酸化物に接する第３の導電体および第４の導電体と、第３の酸化物に接し、かつ第３のゲート絶縁体と第３の酸化物の間に設けられる第２の酸化物と、第３の酸化物と第２のゲート電極の間の第２のゲート絶縁体と、を有し、第２のゲート電極は、第２の酸化物と重なる領域と、第２の酸化物の外周部より外側に伸長している領域を有し、第２の酸化物の外周部より外側に伸長している領域は、第１のトランジスタと第１の容量素子との接続領域と、第２のトランジスタと第２の容量素子との接続領域との間に設けられている半導体装置である。
【００１４】
また、本発明の一態様は、第２のゲート電極の終端部が、第２の酸化物の終端部よりも、外側に伸長している領域を有する上述の半導体装置である。
【００１５】
また、本発明の一態様の第１の導電体は、第１の酸化物上に設けられ、第２の導電体は、第１の酸化物上に設けられている半導体装置である。
【００１６】
また、本発明の一態様は、第１の酸化物および第３の酸化物は、チャネルとして機能し、第１の導電体、第２の導電体、第３の導電体および第４の導電体は、ソース電極及びドレイン電極として機能する半導体装置である。
【００１７】
また、本発明の一態様は、第１乃至第３の酸化物は、酸化物半導体を含む半導体装置である。
【発明の効果】
【００１８】
良好な電気特性を有する半導体装置を提供することができる。または、微細化または高集積化が可能な半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。
【００１９】
または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様に係る半導体装置の上面図および断面構造を説明する図。
【図２】本発明の一態様に係る半導体装置の上面図および断面構造を説明する図。
【図３】本発明の一態様に係る半導体装置の上面図および断面構造を説明する図。
【図４】本発明の一態様に係る半導体装置のリーク経路を説明する図。
【図５】本発明の一態様に係る半導体装置の上面図を説明する図。
【図６】本発明の一態様に係る半導体装置の上面図を説明する図。
【図７】本発明の一態様に係る半導体装置の断面構造を説明する図。
【図８】本発明の一態様に係る半導体装置の回路図。
【図９】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１０】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１１】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１２】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１３】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１４】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１５】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１６】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１７】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１８】本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
【図１９】本発明の一態様に係る半導体装置を示す図。
【図２０】本発明に係る酸化物の原子数比の範囲を説明する図。
【図２１】酸化物の積層構造のバンド図。
【図２２】メモリセルの回路図を説明する図。
【図２３】実施例のΔＶＳＬの累積分布のグラフ。
【図２４】実施例のΔＶＳＬの累積分布のグラフ。
【図２５】実施例のΔＶＳＬの累積分布のグラフ。
【図２６】実施例のΔＶＳＬの経過時間依存性のグラフ。
【図２７】実施例のアレニウスプロットのグラフ。
【図２８】本発明の一態様に係る電子機器を示す図。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２５】
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２６】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有する場合がある。
【００２７】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００２８】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００２９】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００３０】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３１】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
【００３２】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３３】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３４】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３５】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３６】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３８】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３９】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００４１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４２】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４３】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４４】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４５】
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
【００４６】
（実施の形態１）
＜半導体装置の構成１＞
図８に半導体装置１０００が有するメモリセルアレイの一部の回路図を示す。図８では、メモリセルＡおよびメモリセルＢの２つのメモリセルの回路図を示し、メモリセルＡは、メモリセルアレイ内の右端部のメモリセルを示している。半導体装置１０００が有するメモリセルは、上、下および左の方向に繰り返して配される（図８中に点線で示す）。
【００４７】
メモリセルＡは、第１のゲート電極および第２のゲート電極を有するトランジスタ１００ａ、トランジスタ６００ａ、容量素子２００ａおよびノードＦＮ１を有する。また、メモリセルＢは、第１のゲート電極および第２のゲート電極を有するトランジスタ１００ｂ、トランジスタ６００ｂ、容量素子２００ｂおよびノードＦＮ２を有する。トランジスタ１００ａのソース電極またはドレイン電極の一方と容量素子２００ａの一方の電極との接続領域をノードＦＮ１と呼ぶことができる。また、トランジスタ１００ｂのソース電極またはドレイン電極の一方と容量素子２００ｂの一方の電極との接続領域をノードＦＮ２と呼ぶことができる。
【００４８】
メモリセルＡにおいて、トランジスタ１００ａの第１のゲート電極は配線ＷＬに電気的に接続され、トランジスタ１００ａの第２のゲート電極は配線ＢＧＬに電気的に接続され、トランジスタ１００ａのソース電極またはドレイン電極の他方は、配線ＢＬ１に電気的に接続され、トランジスタ１００ａのソース電極またはドレイン電極の一方はノードＦＮ１に電気的に接続される。容量素子２００ａの他方の電極は配線ＲＬに電気的に接続され、容量素子２００ａの一方の電極はノードＦＮ１に電気的に接続される。トランジスタ６００ａのゲート電極はノードＦＮ１に電気的に接続され、トランジスタ６００ａのソース電極またはドレイン電極の一方は、配線ＢＬ１に電気的に接続され、トランジスタ６００ａのソース電極またはドレイン電極の他方は、配線ＳＬ１に電気的に接続される。
【００４９】
メモリセルＢにおいて、トランジスタ１００ｂの第１のゲート電極は配線ＷＬに電気的に接続され、トランジスタ１００ｂの第２のゲート電極は配線ＢＧＬに電気的に接続され、トランジスタ１００ｂのソース電極またはドレイン電極の他方は、配線ＢＬ２に電気的に接続され、トランジスタ１００ｂのソース電極またはドレイン電極の一方はノードＦＮ２に電気的に接続される。容量素子２００ｂの他方の電極は配線ＲＬに電気的に接続され、容量素子２００ｂの一方の電極はノードＦＮ２に電気的に接続される。トランジスタ６００ｂのゲート電極はノードＦＮ２に電気的に接続され、トランジスタ６００ｂのソース電極またはドレイン電極の一方は、配線ＢＬ２に電気的に接続され、トランジスタ６００ｂのソース電極またはドレイン電極の他方は、配線ＳＬ２に電気的に接続される。
【００５０】
メモリセルＡのトランジスタ１００ａの第１のゲート電極と、隣接するメモリセルＢのトランジスタ１００ｂの第１のゲート電極とは、共に配線ＷＬと電気的に接続される。また、メモリセルＡのトランジスタ１００ａの第２のゲート電極と、隣接するメモリセルＢのトランジスタ１００ｂの第２のゲート電極とは、共に配線ＢＧＬと電気的に接続される。また、メモリセルＡの容量素子２００ａの他方の電極と、隣接するメモリセルＢの容量素子２００ｂの他方の電極とは、共に配線ＲＬと電気的に接続される。
【００５１】
トランジスタ１００ａおよびトランジスタ１００ｂは、オフ電流が小さいトランジスタであることが好ましい。例えば、トランジスタ１００ａおよびトランジスタ１００ｂのオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【００５２】
トランジスタ６００ａおよびトランジスタ６００ｂは、しきい値電圧のばらつきの小さいトランジスタが用いられることが好ましい。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
【００５３】
メモリセルＡおよびメモリセルＢは、ノードＦＮ１およびノードＦＮ２の電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００５４】
情報の書き込みおよび保持についてメモリセルＡを用いて説明する。まず、トランジスタ１００ａがオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬ１の電位が、ノードＦＮ１に与えられる。すなわち、ノードＦＮ１には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいずれかが与えられるものとする。その後、トランジスタ１００ａをオフ状態とすることにより、ノードＦＮ１に与えられた電荷が保持される（保持）。
【００５５】
トランジスタ１００ａのオフ電流は極めて小さいため、トランジスタ６００ａのゲートの電荷は長時間にわたって保持される。ここで、トランジスタ１００ａの第２のゲート電極に配線ＢＧＬを介して負電位を与えることで、トランジスタ１００ａのしきい値はプラス方向へシフトするので、トランジスタ１００ａのオフ電流をさらに小さくすることができる。
【００５６】
次に情報の読み出しについて説明する。配線ＳＬ１に所定の電位（定電位）を与えた状態で、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ６００ａのゲートに保持された電荷量に応じて、配線ＢＬ１の電位は変動する。これは、トランジスタ６００ａをｐチャネル型とすると、ノードＦＮ１にＨｉｇｈレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＮ１にＬｏｗレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ６００ａを「オン状態」とするために必要な配線ＲＬの電位をいうものとする。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ６００ａのゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌｏｗレベルが与えられていた場合には、ノードＦＮ１の電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ６００ａは「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は、ノードＦＮ１の電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ６００ａは「オフ状態」のままである。このため、配線ＢＬ１の電位を判別することで、保持されている情報を読み出すことができる。
【００５７】
なお、上記の説明では、トランジスタ６００ａがｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ６００ａがｎチャネル型トランジスタの場合もあり得る。
【００５８】
図８に示す半導体装置１０００が有するメモリセルアレイの一部であるメモリセルＡおよびメモリセルＢの上面図および断面図を図１に示す。図１では、図８に示すトランジスタ６００ａおよびトランジスタ６００ｂは省略する。
【００５９】
図１（Ａ）は、半導体装置１０００が有するメモリセルアレイの一部であるメモリセルＡおよびメモリセルＢの上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。図１（Ｄ）は、図１（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位の断面図である。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。メモリセルＡはトランジスタ１００ａ、容量素子２００ａおよびノードＦＮ１を有し、メモリセルＢはトランジスタ１００ｂ、容量素子２００ｂおよびノードＦＮ２を有する。また、メモリセルＡは、半導体装置１０００が有するメモリセルアレイの右端部のメモリセルを示している。
【００６０】
メモリセルＡおよびメモリセルＢは、基板４００上の絶縁体４０１ａと、絶縁体４０１ａ上の絶縁体４０１ｂと、絶縁体４０１ｂ上のトランジスタ１００ａ、トランジスタ１００ｂ、容量素子２００ａ、容量素子２００ｂ、ノードＦＮ１およびノードＦＮ２と、を有し、トランジスタ１００ａ上、トランジスタ１００ｂ上、容量素子２００ａ上、容量素子２００ｂ上、ノードＦＮ１上およびノードＦＮ２上には、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４２２、絶縁体４２４、絶縁体４１０、絶縁体４１５および絶縁体４１８が設けられる。
【００６１】
トランジスタ１００ａは、絶縁体３０１と、絶縁体３０１が開口を有していて、開口内に導電体３１０が配置され、導電体３１０および絶縁体３０１上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の酸化物４０６＿１ａと、酸化物４０６＿１ａ上の酸化物４０６＿２ａと、酸化物４０６＿２ａの上面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１の側面、導電体４１６ａ２の側面および酸化物４０６＿２ａの上面と接する領域を有する酸化物４０６＿３ａと、酸化物４０６＿３ａ上の絶縁体４１２ａと、酸化物４０６＿３ａと絶縁体４１２ａを介して互いに重なる領域を有する導電体４０４ａと、を有する。また、バリア膜４１７ａ１およびバリア膜４１７ａ２が、トランジスタ１００ａ上に設けられる。
【００６２】
トランジスタ１００ｂは、絶縁体３０１と、絶縁体３０１が開口を有していて、開口内に導電体３１０が配置され、導電体３１０および絶縁体３０１上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の酸化物４０６＿１ｂと、酸化物４０６＿１ｂ上の酸化物４０６＿２ｂと、酸化物４０６＿２ｂの上面と接する領域を有する導電体４１６ｂ１および導電体４１６ｂ２と、導電体４１６ｂ１の側面、導電体４１６ｂ２の側面および酸化物４０６＿２ｂの上面と接する領域を有する酸化物４０６＿３ａと、酸化物４０６＿３ａ上の絶縁体４１２ａと、酸化物４０６＿３ａと絶縁体４１２ａを介して互いに重なる領域を有する導電体４０４ａと、を有する。また、バリア膜４１７ｂ１およびバリア膜４１７ｂ２が、トランジスタ１００ｂ上に設けられる。
【００６３】
導電体４０４ａ、絶縁体４１２ａ、酸化物４０６＿３ａ、導電体３１０および絶縁体３０２と絶縁体３０３と絶縁体４０２はトランジスタ１００ａおよびトランジスタ１００ｂに共通に設けられている。
【００６４】
容量素子２００ａは、導電体４１６ａ１と、導電体４１６ａ１上のバリア膜４１７ａ１と、バリア膜４１７ａ１上の酸化物４０６＿３ｂと、酸化物４０６＿３ｂ上の絶縁体４１２ｂと、導電体４１６ａ１とバリア膜４１７ａ１、酸化物４０６＿３ｂおよび絶縁体４１２ｂとを介して重なる領域を有する導電体４０４ｂと、を有する。
【００６５】
容量素子２００ｂは、導電体４１６ｂ１と、導電体４１６ｂ１上のバリア膜４１７ｂ１と、バリア膜４１７ｂ１上の酸化物４０６＿３ｃと、酸化物４０６＿３ｃ上の絶縁体４１２ｃと、導電体４１６ｂ１とバリア膜４１７ｂ１、酸化物４０６＿３ｃおよび絶縁体４１２ｃとを介して重なる領域を有する導電体４０４ｃと、を有する。
【００６６】
導電体４１６ａ１は、トランジスタ１００ａのソース電極またはドレイン電極としての機能を有し、容量素子２００ａの一方の電極としての機能も有する。つまり、トランジスタ１００ａと容量素子２００ａとは、導電体４１６ａ１を介して電気的に接続されている。該電気的接続されている領域をノードＦＮ１と呼ぶことができる。
【００６７】
また、導電体４１６ｂ１は、トランジスタ１００ｂのソース電極またはドレイン電極としての機能を有し、容量素子２００ｂの一方の電極としての機能も有する。つまり、トランジスタ１００ｂと容量素子２００ｂとは、導電体４１６ｂ１を介して電気的に接続されている。該電気的接続されている領域をノードＦＮ２と呼ぶことができる。
【００６８】
トランジスタ１００ａにおいて、導電体４０４ａは第１のゲート電極としての機能を有する。また、導電体４０４ａは、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４ａの酸化による電気抵抗値の増加を防ぐことができる。絶縁体４１２ａは第１のゲート絶縁体としての機能を有する。
【００６９】
また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。
【００７０】
また、バリア膜４１７ａ１およびバリア膜４１７ａ２は、水素や水などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ１は、導電体４１６ａ１上にあって、導電体４１６ａ１への酸素の拡散を防止する。バリア膜４１７ａ２は、導電体４１６ａ２上にあって、導電体４１６ａ２への酸素の拡散を防止する。
【００７１】
トランジスタ１００ａは、導電体４０４ａに印加する電位によって、酸化物４０６＿２ａの抵抗を制御することができる。即ち、導電体４０４ａに印加する電位によって、導電体４１６ａ１と導電体４１６ａ２との間の導通・非導通を制御することができる。
【００７２】
図１（Ｃ）および（Ｄ）に示すように、酸化物４０６＿２ａの上面は、導電体４１６ａ１および導電体４１６ａ２と接する。また、第１のゲート電極としての機能を有する導電体４０４ａの電界によって、酸化物４０６＿１ａおよび酸化物４０６＿２ａを電気的に取り囲むことができる。第１のゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物４０６＿２ａの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物４０６＿１ａおよび酸化物４０６＿２ａが、導電体４０４ａの電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
【００７３】
また、トランジスタ１００ａは、第１のゲート電極としての機能を有する導電体４０４ａと、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２と、は重なる領域を有することで、導電体４０４ａと、導電体４１６ａ１と、で形成される寄生容量および、導電体４０４ａと、導電体４１６ａ２と、で形成される寄生容量を有する。
【００７４】
トランジスタ１００ａの構成は、導電体４０４ａと、導電体４１６ａ１と、の間には、絶縁体４１２ａ、酸化物４０６＿３ａに加えて、バリア膜４１７ａ１を有していることで、該寄生容量を小さくすることができる。同様に、導電体４０４ａと、導電体４１６ａ２と、の間には、絶縁体４１２ａ、酸化物４０６＿３ａに加えて、バリア膜４１７ａ２を有していることで、該寄生容量を小さくすることができる。よって、トランジスタ１００ａは、周波数特性に優れたトランジスタとなる。
【００７５】
また、トランジスタ１００ａを上記の構成とすることで、トランジスタ１００ａの動作時、例えば、導電体４０４ａと、導電体４１６ａ１または導電体４１６ａ２との間に電位差が生じた時に、導電体４０４ａと、導電体４１６ａ１または導電体４１６ａ２と、の間のリーク電流を低減または防止することができる。
【００７６】
また、導電体３１０は、第２のゲート電極としての機能を有する。また、導電体３１０は、酸素の透過を抑制する機能を有する導電体を含む多層膜とすることもできる。酸素の透過を抑制する機能を有する導電体を含む多層膜とすることで導電体３１０の酸化による導電率の低下を防ぐことができる。
【００７７】
絶縁体３０２、絶縁体３０３および絶縁体４０２は第２のゲート絶縁膜としての機能を有する。導電体３１０へ印加する電位によって、トランジスタ１００ａのしきい値電圧を制御することができる。
【００７８】
トランジスタ１００ｂの機能については、トランジスタ１００ａの記載を参酌することができるが、第１のゲート電極としての機能を有する導電体４０４ａ、第１のゲート絶縁体としての機能を有する絶縁体４１２ａ、第２のゲート電極としての機能を有する導電体３１０および第２のゲート絶縁体としての機能を有する絶縁体３０２と絶縁体３０３と絶縁体４０２はトランジスタ１００ａおよびトランジスタ１００ｂに共通に設けられている。
【００７９】
容量素子２００ａは、導電体４１６ａ１が容量素子２００ａの一方の電極としての機能を有し、導電体４０４ｂが他方の電極としての機能を有する。尚、導電体４１６ａ１は、トランジスタ１００ａのソース電極またはドレイン電極としての機能をも有している。
【００８０】
容量素子２００ｂは、導電体４１６ｂ１が容量素子２００ｂの一方の電極としての機能を有し、導電体４０４ｃが他方の電極としての機能を有する。尚、導電体４１６ｂ１は、トランジスタ１００ｂのソース電極またはドレイン電極としての機能を有している。
【００８１】
ここで、本発明の一態様である上面から見た導電体３１０と酸化物４０６＿３ａの配置について、図４を用いて説明する。図４は、説明を明瞭とするために一部の構成を省略している。図４（Ａ）は、図１（Ａ）に示す半導体装置１０００の上面図である。また、図４（Ｂ）は半導体装置１０００Ｃの上面図である。図４（Ａ）に示すように、ノードＦＮ１とノードＦＮ２との間において、導電体３１０は、酸化物４０６＿３ａの外周部より伸長している領域３１０ａを有し、かつ、トランジスタ１００ａおよびトランジスタ１００ｂのチャネル幅方向のメモリセルＡの右端部において、言い換えると、導電体３１０および酸化物４０６＿３ａの終端部において、導電体３１０は、酸化物４０６＿３ａの終端部よりも伸長している領域３１０ｂを有する配置となっている。
【００８２】
メモリセルＡはメモリセルアレイ内の右端部のメモリセルを示しているので、メモリセルＡより右方向には、メモリセルは配置されない。従って、メモリセルＡが有するトランジスタ１００ａの右側のチャネル幅方向の端部のことを、終端部と呼ぶことができる。図４（Ａ）では、伸長している領域３１０ａおよび領域３１０ｂを明瞭に現すためにハッチングを入れて示す。一方、図４（Ｂ）に示す、半導体装置１０００Ｃにおいては、導電体３１０が、酸化物４０６＿３ａよりも伸長した領域を有しておらず、導電体３１０の端部の外側に、酸化物４０６＿３ａの端部が位置する。
【００８３】
図７に領域３１０ａ付近および領域３１０ｂ付近の断面図を示す。図７（Ａ）は半導体装置１０００の領域３１０ａ付近の断面図であり、図７（Ｂ）は半導体装置１０００Ｃの領域３１０ａに相当する付近の断面図であり、図７（Ｃ）は、半導体装置１０００の領域３１０ｂ付近の断面図であり、図７（Ｄ）は、半導体装置１０００Ｃの領域３１０ｂに相当する付近の断面図である。なお、図７では一部の要素を省略して示す。
【００８４】
図７中に導電体３１０と酸化物４０６＿３ａの端部付近の間の電界の方向を矢印付きの線で表記する。図７（Ａ）および図７（Ｃ）では、導電体３１０と酸化物４０６＿３ａの端部付近の間に掛かる電界の最短距離は、絶縁体３０１の膜厚、絶縁体３０２の膜厚および絶縁体３０３の膜厚の合計である。ところが、図７（Ｂ）および図７（Ｄ）では、導電体３１０と酸化物４０６＿３ａの端部付近との間に掛かる電界の最短距離は、電界の方向が斜めとなり、図７（Ａ）および図７（Ｃ）よりも長くなる。電界強度は、距離の２乗に反比例して小さくなるために半導体装置１０００Ｃの配置では、導電体３１０からの電界が酸化物４０６＿３ａの外周部に十分に届かない事が解る。従って、本発明の一態様である、領域３１０ａおよび領域３１０ｂを有する配置とすることで、酸化物４０６＿３ａの外周部の一部に電界を印加することが可能となり、導電体３１０にノードＦＮ１とノードＦＮ２間のリーク経路を遮断することが可能な電圧を印加することで、ノードＦＮ１とノードＦＮ２間のリーク経路を遮断することができる。
【００８５】
ここで、メモリセルＡおよびメモリセルＢにそれぞれ電荷を保持する動作について説明する。まず、トランジスタ１００ａおよびトランジスタ１００ｂがオン状態になるように、トランジスタ１００ａおよびトランジスタ１００ｂの第１のゲート電極としての機能を有する導電体４０４ａに電位を与える。これにより、メモリセルＡは、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ２の電位が、ノードＦＮ１に与えられ、メモリセルＢは、ソース電極またはドレイン電極としての機能を有する導電体４１６ｂ２の電位が、ノードＦＮ２に与えられる。すなわち、ノードＦＮ１およびノードＦＮ２に、所定の電荷が与えられる。ここでは、異なる二つの電位レベルのうち、ノードＦＮ１にはＨｉｇｈレベル、ノードＦＮ２にはＬｏｗレベルが与えられるものとする。その後、トランジスタ１００ａおよびトランジスタ１００ｂをオフ状態とすることにより、ノードＦＮ１およびノードＦＮ２に与えられた電荷が保持される。
【００８６】
このときにトランジスタ１００ａおよびトランジスタ１００ｂの第２のゲート電極としての機能を有する導電体３１０に負電位を与えることで、トランジスタ１００ａおよびトランジスタ１００ｂのしきい値がプラス方向へシフトするので、トランジスタ１００ａおよびトランジスタ１００ｂのオフ電流をさらに小さくすることができる。このようにトランジスタ１００ａおよびトランジスタ１００ｂのオフ電流は極めて小さくすることができるため、ノードＦＮ１およびノードＦＮ２に与えられた電荷は長時間保持することができる。
【００８７】
ところが上述のように、ノードＦＮ１にはＨｉｇｈレベルの電位、ノードＦＮ２にはＬｏｗレベルの電位が保持されている場合のように、隣接する各メモリセルのノード間で電位が異なる場合に、半導体装置１０００Ｃの構成では、左右に隣接するメモリセル間で接続されている酸化物４０６＿３ａを介してノード間に微小な電流が流れ、ノードの電荷が保持できなくなる場合がある。
【００８８】
図４（Ｂ）に示す、半導体装置１０００Ｃの場合について説明する。ノードＦＮ１（Ｈｉｇｈレベルの電位）と、ノードＦＮ２（Ｌｏｗレベルの電位）では、保持電位が異なるために、酸化物４０６＿３ａを介して微小な電流が、ノードＦＮ１とノードＦＮ２間に流れてしまう（リーク電流）。つまりノードＦＮ１に保持された電荷が酸化物４０６＿３ａの外周部を介してノードＦＮ２に移動してしまうことで、ノードＦＮ１の電位が低下し、ノードＦＮ２の電位が上昇する。つまりノードＦＮ１の電位およびノードＦＮ２の電位の保持ができなくなるので、長時間のメモリ保持ができなくなる。
【００８９】
半導体装置１０００Ｃでは、酸化物４０６＿３ａの外周部は、第２のゲート電極としての機能を有する導電体３１０の外周部の外側に位置する。第２のゲート電極としての機能を有する導電体３１０には負電位が与えられており、該負電位による電界によって、導電体３１０と酸化物４０６＿３ａとの重なる領域においては、導電体３１０の負電位による電界が十分に与えられる。ところが導電体３１０と酸化物４０６＿３ａとが重ならない領域である酸化物４０６＿３ａの外周部は、導電体３１０に与えられた負電位による電界が小さくなり不足することで、酸化物４０６＿３ａの外周部にチャネルが形成され、リーク電流の経路となる。図４（Ｂ）にリーク電流となる経路を点線の矢印で示す。
【００９０】
これは、第２のゲート電極としての機能を有する導電体３１０と酸化物４０６＿３ａとの配置を変更することで解決する。リーク経路を遮断するためには、隣接するメモリセル間で接続されている酸化物４０６＿３ａを各メモリセルごとに分離して配置すればよい。ところが分離して配置するためにはリソグラフィー工程を追加する必要となるので、リソグラフィー工程追加による歩留りの低下、生産コストの上昇および生産性の低下につながるので好ましくない。
【００９１】
本発明の一態様では、リソグラフィー工程を追加することなしに問題を解決することができる。図４（Ａ）を用いて説明する。半導体装置１０００では、ノードＦＮ１とノードＦＮ２との間において、導電体３１０は、酸化物４０６＿３ａよりも伸長している領域３１０ａと、トランジスタ１００ａおよびトランジスタ１００ｂのチャネル幅方向のメモリセルＡの終端部において、酸化物４０６＿３ａの終端部よりも伸長している領域３１０ｂと、を有しているが、この２つの伸長している領域があることで、導電体３１０の負電位による電界が酸化物４０６＿３ａの外周部の一部に十分に与えられ、チャネルの形成を防ぎリーク経路を遮断することができる。
【００９２】
以上により、本発明の一態様である、半導体装置１０００に領域３１０ａおよび領域３１０ｂを有する配置とすることで、ノードＦＮ１とノードＦＮ２間のリーク経路を遮断することができる。領域３１０ａの長さ３１０ａＬは、２０ｎｍ以上１０００ｎｍ未満、領域３１０ａの幅３１０ａＷは、２０ｎｍ以上６００ｎｍ未満とする。また、領域３１０ｂの長さ３１０ｂＬは、２０ｎｍ以上１０００ｎｍ未満、領域３１０ｂの幅３１０ｂＷは、２０ｎｍ以上６００ｎｍ未満とする。なお、領域３１０ａは、ノードＦＮ１およびノードＦＮ２間であればどの位置に配置されてもよい。また領域３１０ａの形状は図４（Ａ）に示した形状に限らず任意の形状を用いることができる。例えば、領域３１０ａは、図５（Ａ）のように２つ有していてもよい。または、図５（Ｂ）のように台形形状を有してもよい。または、図５（Ｃ）のように多角形から一部を切り取った形状を有してもよい。
【００９３】
また領域３１０ｂの形状は図４（Ａ）に示した形状に限らず任意の形状を用いることができる。例えば、領域３１０ｂは、図６（Ａ）ように台形形状を有していてもよい。または、図６（Ｂ）のように多角形から一部を切り取った形状を有していてもよい。また、図５で示す、領域３１０ａの形状と図６で示す領域３１０ｂの形状と、適宜組み合わせて用いることができる。
【００９４】
＜半導体装置の構成２＞
図１と異なる構成の半導体装置１０００Ａについて、図２を用いて説明する。図２（Ａ）は、メモリセルＡおよびメモリセルＢの上面図である。また、図２（Ｂ）は、図２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。図２（Ｃ）は、図２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。図２（Ｄ）は、図２（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位の断面図である。
【００９５】
半導体装置１０００Ａの構成は、導電体３１０が、酸化物４０６＿３ａより伸長している領域３１０ａが、酸化物４０６＿３ａの両側に有する構成となっているところが、図１に示す半導体装置１０００と異なる点である。また、領域３１０ａおよび領域３１０ｂは、図５および図６に示す形状を有していてもよい。その他の構成および効果については、半導体装置１０００を参酌する。
【００９６】
＜半導体装置の構成３＞
図１と異なる構成の半導体装置１０００Ｂについて、図３を用いて説明する。図３（Ａ）は、メモリセルＡおよびメモリセルＢの上面図である。また、図３（Ｂ）は、図３（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。図３（Ｃ）は、図３（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。図３（Ｄ）は、図３（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位の断面図である。
【００９７】
半導体装置１０００Ｂの構成は、導電体３１０の外周部が、酸化物４０６＿３ａの外周部よりも外側に配置する構成となっているところが、図１に示す半導体装置１０００と異なる点である。このような構成とすることで、導電体３１０に掛ける負電位による電界を、酸化物４０６＿３ａ全体に十分に与えることができるので、酸化物４０６＿３ａ内にノードＦＮ１と、ノードＦＮ２間のリーク経路が形成されない。その他の構成および機能については、半導体装置１０００の構成を参酌する。
【００９８】
＜基板＞
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【００９９】
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１００】
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
【０１０１】
＜絶縁体＞
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体３０３、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４１５、絶縁体４１８、絶縁体４２２および絶縁体４２４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０１０２】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１０３】
また、例えば、絶縁体３０３、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４１５、絶縁体４１８、絶縁体４２２および絶縁体４２４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体３０３、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４１５、絶縁体４１８、絶縁体４２２および絶縁体４２４は、酸化アルミニウムを有することが好ましい。
【０１０４】
また、例えば、絶縁体４２２は酸素を有するプラズマを用いて成膜すると下地層となる絶縁体４０２へ酸素を添加することができる。添加された酸素は絶縁体４０２で過剰酸素となり、加熱処理などを行うことで、該過剰酸素は絶縁体４０２を通り、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃへ添加されることによって、酸化物４０６＿１ａ中、酸化物４０６＿１ｂ中、酸化物４０６＿２ａ中、酸化物４０６＿２ｂ中、酸化物４０６＿３ａ中、酸化物４０６＿３ｂ中および酸化物４０６＿３ｃ中の酸素欠陥を修復することができる。
【０１０５】
また、例えば、絶縁体４１５は酸素を有するプラズマを用いて成膜すると絶縁体４１０へ酸素を添加することができる。添加された酸素は絶縁体４１０で過剰酸素となり、加熱処理などを行うことで、該過剰酸素は絶縁体４１０を通り、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃへ添加されることによって、酸化物４０６＿１ａ中、酸化物４０６＿１ｂ中、酸化物４０６＿２ａ中、酸化物４０６＿２ｂ中、酸化物４０６＿３ａ中、酸化物４０６＿３ｂ中および酸化物４０６＿３ｃ中の酸素欠陥を修復することができる。
【０１０６】
絶縁体３０３、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４１５、絶縁体４１８、絶縁体４２２および絶縁体４２４が酸化アルミニウムを有することで、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃへ添加された過剰酸素の外方拡散を低減することができる。
【０１０７】
絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとしては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
【０１０８】
特に絶縁体４０２、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃは、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４０２、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃは、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体４０２、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃは、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃ側に配することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４０６＿２ａおよび酸化物４０６＿２ｂに混入することを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０１０９】
絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０１１０】
バリア膜４１７ａ１、バリア膜４１７ａ２、バリア膜４１７ｂ１およびバリア膜４１７ｂ２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。バリア膜４１７ａ１、バリア膜４１７ａ２、バリア膜４１７ｂ１およびバリア膜４１７ｂ２によって、絶縁体４１０中の過剰酸素が、導電体４１６ａ１、導電体４１６ａ２、導電体４１６ｂ１および導電体４１６ｂ２への拡散することを防止することができる。
【０１１１】
バリア膜４１７ａ１、バリア膜４１７ａ２、バリア膜４１７ｂ１およびバリア膜４１７ｂ２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、バリア膜４１７ａ１、バリア膜４１７ａ２、バリア膜４１７ｂ１およびバリア膜４１７ｂ２は、窒化シリコンを有することが好ましい。
【０１１２】
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体４０４ｃ、導電体３１０、導電体４１６ａ１、導電体４１６ａ２、導電体４１６ｂ１、導電体４１６ｂ２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１１３】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃ中に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから侵入する水素を捕獲することができる場合がある。
【０１１４】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１１５】
なお、トランジスタのチャネル形成領域に酸化物半導体を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０１１６】
＜酸化物＞
酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０１１７】
次に、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃなどに適用可能な酸化物について説明する。
【０１１８】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１１９】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１２０】
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１２１】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１２２】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１２３】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１２４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１２５】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１２６】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１２７】
＜原子数比＞
次に、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１２８】
図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１２９】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０１３０】
また、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０１３１】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０１３２】
図２０（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０１３３】
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
【０１３４】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図２０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０１３５】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図２０（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１３６】
特に、図２０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
【０１３７】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０１３８】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０１３９】
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１４０】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１４１】
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１４２】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１４３】
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１４４】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１４５】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１４６】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１４７】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１４８】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１４９】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５０】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１５１】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０１５２】
＜バンド図＞
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ１および酸化物半導体Ｓ２の積層構造、および積層構造に接する絶縁体のバンド図と、について、図２１を用いて説明する。
【０１５３】
図２１（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２１（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２１（Ｃ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０１５４】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０１５５】
図２１（Ａ）、図２１（Ｂ）、および図２１（Ｃ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１５６】
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０１５７】
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１５８】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０１５９】
酸化物半導体Ｓ１、および酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２０（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２０（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である原子数比を示している。
【０１６０】
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
【０１６１】
（実施の形態２）
＜半導体装置の作製方法＞
以下では、本発明に係る図１に示す半導体装置１０００の作製方法を図９乃至図１８を用いて説明する。図９乃至図１８において、各図の（Ａ）は上面図であり、各図の（Ｂ）は、（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。各図の（Ｃ）は、（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。各図の（Ｄ）は、（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０１６２】
まず、基板４００を準備する。
【０１６３】
次に、絶縁体４０１ａを成膜する。絶縁体４０１ａの成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０１６４】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０１６５】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１６６】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１６７】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１６８】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０１６９】
次に絶縁体４０１ａ上に絶縁体４０１ｂを成膜する。絶縁体４０１ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に絶縁体４０１ｂ上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図９（Ａ）乃至（Ｄ）参照。）。
【０１７０】
次に、絶縁体３０１に絶縁体４０１ｂに達する溝を形成する。溝とは、たとえば穴や開口なども含まれる。溝の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４０１ｂは、絶縁体３０１をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３０１に酸化シリコン膜を用いた場合は、絶縁体４０１ｂは窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０１７１】
本実施の形態では、絶縁体４０１ａとして、ＡＬＤ法によって酸化アルミニウムを成膜し、絶縁体４０１ｂとして、スパッタリング法を用いて酸化アルミニウムを成膜する。
【０１７２】
溝の形成後に、導電体３１０となる導電体を成膜する。導電体３１０となる導電体は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体３１０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１７３】
本実施の形態では、導電体３１０となる導電体として、スパッタリング法によって窒化タンタルを成膜し、該窒化タンタル上にＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
【０１７４】
次に、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことで、絶縁体３０１上の導電体３１０となる導電体を除去する。その結果、溝部のみに、導電体３１０となる導電体が残存することで上面が平坦な導電体３１０を形成することができる（図１０（Ａ）乃至（Ｄ）参照。）。
【０１７５】
次に、絶縁体３０１上および導電体３１０に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１７６】
次に、絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１７７】
次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１７８】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
【０１７９】
次に、絶縁体４０２上に酸化物４０６＿１を成膜する。酸化物４０６＿１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１８０】
次に、酸化物４０６＿１に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、酸化物４０６＿１に添加された酸素は、過剰酸素となる。次に酸化物４０６＿１上に酸化物４０６＿２を成膜する。
【０１８１】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物４０６＿２の結晶性を高めることや、水素や水などの不純物を除去することなどができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０１８２】
次に、酸化物４０６＿２上に導電体４１６を成膜する。導電体４１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４１６として、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、または窒素を含むインジウムガリウム亜鉛酸化物を成膜し、該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、または、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜してもよい。
【０１８３】
該酸化物は、酸化物４０６＿１および酸化物４０６＿２中の水素を吸収および外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ１００ａおよびトランジスタ１００ｂの電気特性および信頼性が向上することがある。または、該酸化物の代わりにチタンを用いても同様の機能を有する場合がある。
【０１８４】
次に、導電体４１６上にバリア膜４１７を成膜する。バリア膜４１７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、バリア膜４１７として、酸化アルミニウムを成膜する。
【０１８５】
次に、バリア膜４１７上に導電体４１１を成膜する。導電体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体４１１として、窒化タンタルを成膜する（図１１（Ａ）乃至（Ｄ）参照。）。
【０１８６】
次に、リソグラフィー法によって、導電体４１１およびバリア膜４１７を加工し、導電体４１１ａおよびバリア膜４１７ａを形成する。該加工においては、断面形状がテーパー形状を有することが好ましい。該テーパー角度は、基板底面と平行な面に対して、３０度以上７５度未満、好ましくは３０度以上７０度未満とする。このようなテーパー角度を有することによって、以降の成膜工程における膜の被覆性が向上する。また、該加工はドライエッチング法を用いることが好ましい。ドライエッチング法による加工は微細加工および上述のテーパー形状の加工に適している（図１２（Ａ）乃至（Ｄ）参照。）。
【０１８７】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行うことができる。
【０１８８】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０１８９】
次に、リソグラフィー法によって、レジスト４２１ａおよびレジスト４２１ｂを形成する。レジスト４２１ａおよびレジスト４２１ｂをエッチングマスクとして、導電体４１１、バリア膜４１７および導電体４１６をエッチングし、導電体４１１ａ１、導電体４１１ａ２、導電体４１１ｂ１、導電体４１１ｂ２、バリア膜４１７ａ１、バリア膜４１７ａ２、バリア膜４１７ｂ１、バリア膜４１７ｂ２、導電体４１６ａ、導電体４１６ｂを形成する（図１３（Ａ）乃至（Ｄ）参照。）。
【０１９０】
次に、レジスト４２１を除去した後に、導電体４１１ａ１、導電体４１１ａ２、導電体４１１ｂ１、導電体４１１ｂ２、導電体４１６ａおよび導電体４１６ｂの表面が露出している部分をエッチングマスクとして、酸化物４０６＿１および酸化物４０６＿２をエッチングし、酸化物４０６＿１ａ、酸化物４０６＿２ａ、酸化物４０６＿１ｂおよび酸化物４０６＿２ｂを形成する（図１４（Ａ）乃至（Ｄ）参照。）。
【０１９１】
次に、導電体４１１ａ１、導電体４１１ａ２、導電体４１１ｂ１、導電体４１１ｂ２、導電体４１６ａおよび導電体４１６ｂの表面が露出している部分をエッチングし、導電体４１６ａ１、導電体４１６ａ２、導電体４１６ｂ１および導電体４１６ｂ２を形成する。
【０１９２】
次に、フッ化水素酸を純水で希釈した水溶液（希釈フッ酸液）を用いて洗浄処理を行ってもよい。希釈フッ酸液とは、純水にフッ化水素酸を約７０ｐｐｍの濃度で混合させた溶液のことである。次に、第３の加熱処理を行う。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０１９３】
これまでのドライエッチングを行うことによって、エッチングガスに起因した不純物が酸化物４０６＿１ａ、酸化物４０６＿２ａ、４０６＿１ｂおよび酸化物４０６＿２ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
【０１９４】
上述の導電体４１６ａ１、導電体４１６ａ２、導電体４１６ｂ１および導電体４１６ｂ２の形成および洗浄処理によって、酸化物４０６＿１ａの上部および酸化物４０６＿２ｂの上部の一部がエッチングされて、角が取れた断面形状（ラウンド形状）となることがある（図１５（Ａ）乃至（Ｄ）参照。）。該ラウンド形状とすることで、後の工程で形成される、酸化物４０６＿３および導電体４０４ａなどの被覆性を向上することができる。
【０１９５】
上述の処理を行うことで、これらの不純物濃度を低減することができる。さらに、酸化物４０６＿１ａ膜中、酸化物４０６＿２ａ膜中、酸化物４０６＿１ｂ膜中および酸化物４０６＿２ｂ膜中の水分濃度および水素濃度を低減することができる。
【０１９６】
次に、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物を成膜する。酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特にスパッタリング法を用いて成膜することが好ましい。また、スパッタリング条件としては、酸素とアルゴンの混合ガスを用いて、好ましくは酸素分圧の高い条件、より好ましくは酸素１００％を用いた条件を用いて、室温または１００℃以上２００℃以下の温度で成膜する。
【０１９７】
酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物を上記のような条件にて成膜することによって酸化物４０６＿２ａ、酸化物４０６＿２ｂおよび絶縁体４０２に過剰酸素を注入することができて好ましい。
【０１９８】
次に、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物上に絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体を成膜する。絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１９９】
ここで、第４の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体中の水分濃度および水素濃度を低減させることができる。
【０２００】
次に、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃとなる導電体を成膜する。導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２０１】
導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃとなる導電体は、多層膜であってもよい。例えば、酸化物を上述の酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物と同様の条件を用いて成膜することで絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体へ酸素を添加することができる。絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体に添加された酸素は過剰酸素となる。
【０２０２】
次に、該酸化物上に、導電体をスパッタリング法を用いて成膜することによって、該酸化物の電気抵抗値を低下させることができる。
【０２０３】
導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃとなる導電体をリソグラフィー法によって加工し、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃを形成する（図１６（Ａ）乃至（Ｄ）参照。）。
【０２０４】
次に、絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃとなる絶縁体を成膜する。絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃとなる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃとなる絶縁体としては、ＡＬＤ法を用いた酸化アルミニウムを成膜することで、絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃの上面および側面に、ピンホールが少なく、かつ膜厚が均一に成膜できるので、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの酸化を防止することができる。
【０２０５】
次に、絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃとなる絶縁体、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃとなる絶縁体、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃとなる酸化物をリソグラフィー法によって加工し、絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４０８ｃ、絶縁体４１２ａ、絶縁体４１２ｂおよび絶縁体４１２ｃ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃを形成する（図１７（Ａ）乃至（Ｄ）参照。）。
【０２０６】
次に、絶縁体４２２を成膜する。絶縁体４２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、スパッタリング法によって酸化アルミニウムを成膜する。該酸化アルミニウムを成膜することによって、酸素を絶縁体４０２へ添加することができ、その後に熱処理を行うことによって、該酸素を酸化物４０６＿１ａ、酸化物４０６＿２ａ、酸化物４０６＿１ｂおよび酸化物４０６＿２ｂに添加することができ、酸化物４０６＿１ａ、酸化物４０６＿２ａ、酸化物４０６＿１ｂおよび酸化物４０６＿２ｂに含まれる水素を低減することができる。
【０２０７】
次に絶縁体４２４を成膜する。絶縁体４２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法によって、酸化アルミニウムを成膜する。該酸化アルミニウムを成膜することで、外方からの水素の侵入を防ぐことができる（図１８（Ａ）乃至（Ｄ）参照。）。
【０２０８】
次に、絶縁体４１０を成膜する。絶縁体４１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
【０２０９】
絶縁体４１０の成膜は、好ましくはＣＶＤ法を用いる。より好ましくはプラズマＣＶＤ法を用いて成膜する。プラズマＣＶＤ法による成膜では、絶縁体を成膜するステップ１と酸素を有するプラズマ処理を行うステップ２と、を繰り返し行ってもよい。ステップ１とステップ２と、を複数回繰り返すことで過剰酸素を含む絶縁体４１０を形成することができる。
【０２１０】
絶縁体４１０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１０の上面が平坦性を有さなくても構わない。
【０２１１】
次に、絶縁体４１０上に絶縁体４１５を成膜する。絶縁体４１５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４１５の成膜は、好ましくは、スパッタリング法を用いる。スパッタリング法を用いて、真空中の加熱処理または逆スパッタリング処理を行った後に連続して、絶縁体４１５の成膜を行ってもよい。
【０２１２】
絶縁体４１５の成膜は、スパッタリング法で酸素を有するプラズマを用いて成膜すると絶縁体４１０へ酸素を添加することができる。添加された酸素は絶縁体４１０中で過剰酸素となり、加熱処理などを行うことで、該過剰酸素は、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃへ添加されることによって、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃ中の酸素欠陥を修復することができる。さらに、絶縁体４１０中の水分濃度および水素濃度を低減させることができる。
【０２１３】
次に、絶縁体４１５上に絶縁体４１８を成膜する。絶縁体４１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４１８の成膜は、好ましくは、ＡＬＤ法を用いる。絶縁体４１８が例えば酸化アルミニウムを有することで、酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃに水素などの不純物が混入することを抑制することができる。また、例えば、絶縁体４０１ａ、絶縁体４０２ｂ、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４０８ｃ、絶縁体４１５および絶縁体４１８が酸化アルミニウムを有することで、上述の酸化物４０６＿１ａ、酸化物４０６＿１ｂ、酸化物４０６＿２ａ、酸化物４０６＿２ｂ、酸化物４０６＿３ａ、酸化物４０６＿３ｂおよび酸化物４０６＿３ｃへ添加された酸素の外方拡散を低減することができる。つまり酸素を封じ込めることができる。
【０２１４】
次に、第５の加熱処理を行ってもよい。第５の加熱処理は、第１の加熱処理条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理を行うことによって、絶縁体４１０中の水分濃度および水素濃度を低減させることができる。以上により、図１に示す半導体装置１０００を作製することができる（図１（Ａ）乃至（Ｄ）参照。）。
【０２１５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１６】
（実施の形態３）
＜半導体装置の構成＞
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例について説明する。
【０２１７】
図１９は半導体装置１０００の断面図である。半導体装置１０００はトランジスタ１００、トランジスタ６００、容量素子２００を有する。トランジスタ１００、トランジスタ６００および容量素子２００は、図８に示す、トランジスタ１００ａ、トランジスタ６００ａおよびに容量素子２００ａにそれぞれ相当する。
【０２１８】
半導体装置１０００は、基板５０１としてｎ型半導体を用いる。トランジスタ６００は、チャネル形成領域２８３、高濃度ｐ型不純物領域２８５、絶縁体２８６、導電体２８７、側壁２８８を有する。また、絶縁体２８６を介して側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。絶縁体２８６はゲート絶縁体として機能できる。導電体２８７はゲート導電体として機能できる。トランジスタ６００は、チャネル形成領域２８３が基板５０１の一部に形成される。
【０２１９】
低濃度ｐ型不純物領域２８４は、導電体２８７形成後、側壁２８８形成前に、導電体２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合によって形成することができる。側壁２８８の形成後、高濃度ｐ型不純物領域２８５を形成する。なお、低濃度ｐ型不純物領域２８４は高濃度ｐ型不純物領域２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｐ型不純物領域２８５よりも低い。また、低濃度ｐ型不純物領域２８４は、状況に応じて設けなくてもよい。
【０２２０】
トランジスタ６００は、素子分離層５１４によって他のトランジスタと電気的に分離される。素子分離領域の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
【０２２１】
また、半導体装置１０００は、トランジスタ６００を覆う絶縁体５０５上に絶縁体５３４および絶縁体５３６を有する。また、半導体装置１０００は、絶縁体５０５上に導電体５２２を有する。
【０２２２】
導電体５２２は、絶縁体５０４、および絶縁体５０５に設けられた導電体５２１を介してトランジスタ６００と電気的に接続されている。
【０２２３】
また、半導体装置１０００は、絶縁体５３６上に絶縁体１０２、絶縁体１０３、絶縁体１０４、絶縁体１０６、絶縁体１０７および絶縁体１０８を介してトランジスタ１００および容量素子２００を有する。また、トランジスタ１００および容量素子２００上に絶縁体１１４、絶縁体１１５および絶縁体５３９を有し、絶縁体５３９上に導電体５２７を有する。また、導電体５２７を覆う絶縁体５３７を有する。
【０２２４】
トランジスタ１００のソース電極またはドレイン電極の一方が容量素子２００の一方の電極として機能し、導電体４０４ｂが容量素子２００の他方の電極として機能する。トランジスタ１００のソース電極またはドレイン電極の一方と、導電体４０４ｂと、が重なる領域が容量素子２００としての機能を有する。
【０２２５】
導電体５２７は、絶縁体５３９、絶縁体１１５、絶縁体１１４、絶縁体１１０、絶縁体１０９、およびバリア膜４１７の一部に設けられた導電体５２６を介してトランジスタ１００のソース電極またはドレイン電極と電気的に接続されている。
【０２２６】
また、絶縁体５３７上に導電体５２９を有し、導電体５２９上に絶縁体５３８を有する。導電体５２９は、絶縁体５３７の一部に設けられた導電体５２８介して導電体５２７と電気的に接続されている。
【０２２７】
絶縁体１０２、絶縁体１０３、絶縁体１０４、絶縁体１０６、絶縁体１０７、絶縁体１０８、絶縁体１０９、絶縁体１１０、絶縁体１１５、絶縁体５３４、絶縁体５３６、絶縁体５３９、絶縁体５３７、および絶縁体５３８は、上記実施の形態などに示した絶縁体と同様の材料および方法で形成することができる。また、導電体５２１、導電体５２２、導電体５２５、導電体５２６、導電体５２７および導電体５２９は、上記実施の形態などに示した導電体と同様の材料および方法で形成することができる。
【０２２８】
また、導電体５２１、導電体５２２、導電体５２５、導電体５２６、導電体５２７、導電体５２８、および導電体５２９は、ダマシン法や、デュアルダマシン法などを用いて形成してもよい。
【０２２９】
本発明の一態様によれば、メモリセル間のリーク電流を低減することができる。よって、本発明の一態様によれば、生産性の高い記憶装置を提供できる。また、本発明の一態様によれば、電力の供給を停止しても情報を長期間保持できる記憶装置を実現できる。例えば、電力の供給を停止しても、１年以上、さらには１０年以上の期間で情報を保持可能な記憶装置を実現できる。よって、本発明の一態様の記憶装置を不揮発性メモリと見なすこともできる。また、本実施の形態に示す構成は、他の実施の形態や実施例などに示す構成と適宜組み合わせて用いることができる。また、電子機器へ適用することができる。例えば、電子機器が有する記憶装置、ＣＰＵなどに適用可能である。また、表示装置へ適用することができる。例えば、表示装置が有する、画素回路および駆動回路などに適用可能である。
【０２３０】
（実施の形態４）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２８に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０２３１】
図２８（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作スイッチ２９０７等を有する。また、携帯型ゲーム機２９００は、筐体２９０１の内側にアンテナ、バッテリなどを備える。なお、図２８（Ａ）に示した携帯型ゲーム機は、２つの表示部２９０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０２３２】
図２８（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０２３３】
図２８（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０２３４】
図２８（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０２３５】
図２８（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０２３６】
図２８（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０２３７】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
【０２３８】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０２３９】
図２８（Ｇ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
【０２４０】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
【０２４１】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例】
【０２４２】
本実施例では、本発明の一態様である半導体装置を作製してメモリの保持特性の評価を行った。
【０２４３】
半導体装置の作製は、まず、シリコン単結晶内にチャネル形成領域を有するトランジスタ、および配線層を有する基板を用意した。次に、該基板上にＣＶＤ法によって第１の酸化窒化シリコン膜を２５０ｎｍの膜厚で成膜した。次に第１のＣＭＰ処理を行い、第１の酸化窒化シリコン膜の表面の平坦化を行った。
【０２４４】
次に、第１の酸化窒化シリコン膜上に、ＡＬＤ法によって第１の酸化アルミニウム膜を１０ｎｍの膜厚で成膜した。次に、第１の酸化アルミニウム膜上にスパッタ法によって第２の酸化アルミニウム膜を４０ｎｍの膜厚で成膜した。次に、第２の酸化アルミニウム膜上に、ＣＶＤ法によって、第２の酸化窒化シリコン膜を１６０ｎｍの膜厚で成膜した。
【０２４５】
次に、第２の酸化窒化シリコン膜上に、スパッタ法によって、第１のタングステン膜を３５ｎｍの膜厚で成膜した。次に、リソグラフィー法によって、第１のタングステン膜を加工し、第１のタングステン膜を有するハードマスクを形成した。
【０２４６】
次に、リソグラフィー法によって、第２の酸化窒化シリコン膜、第２の酸化アルミニウム膜、第１の酸化アルミニウム膜および第１の酸化窒化シリコン膜を加工し、基板が有する配線層に達するコンタクトホールおよび第１の酸化アルミニウム膜に達する溝を形成した。次に該コンタクトホールおよび溝に、スパッタリング法によって、第１の窒化タンタル膜を４０ｎｍの膜厚で成膜し、第１の窒化タンタル膜上に、ＡＬＤ法およびＣＶＤ法によって、第１の窒化チタン膜を５ｎｍの膜厚でおよび第２のタングステン膜を２５０ｎｍの膜厚で成膜した。次に第２のＣＭＰ処理によって、第２の酸化窒化シリコン膜の上面に達するまで、第２のタングステン膜、第１の窒化チタン膜、第１の窒化タンタル膜および第１のタングステン膜を研磨し、コンタクトホールおよび溝に第２のタングステン膜、第１の窒化チタン膜および第１の窒化タンタル膜を埋め込み、プラグ、および第２のゲート電極を形成した。
【０２４７】
次に、ＣＶＤ法によって、第３の酸化窒化シリコン膜を１０ｎｍの膜厚で成膜した。次に、ＡＬＤ法によって、酸化ハフニウム膜を２０ｎｍの膜厚で成膜した。次に、ＣＶＤ法によって、第４の酸化窒化シリコン膜を３０ｎｍの膜厚で成膜した。第３の酸化窒化シリコン膜、酸化ハフニウム膜および第４の酸化窒化シリコン膜は、第２のゲート絶縁膜としての機能を有する。次に、第１の加熱処理を行った。第１の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
【０２４８】
次に、第１の酸化物（Ｓ１）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ１は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
【０２４９】
次に、Ｓ１上に、第２の酸化物（Ｓ２）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を２０ｎｍの膜厚で成膜した。Ｓ２は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、アルゴンガス流量４０ｓｃｃｍ、酸素ガス流量５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。
【０２５０】
次に第２の加熱処理を行った。第２の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
【０２５１】
次に、Ｓ２上に、スパッタリング法によって、第２の窒化タンタル膜を３０ｎｍの膜厚で成膜した。次に第２の窒化タンタル膜上に、ＡＬＤ法によって、第３の酸化アルミニウム膜を５ｎｍの膜厚で成膜した。次に、第３の酸化アルミニウム膜上に、スパッタリング法によって、第３のタングステン膜を１５ｎｍの膜厚で成膜した。
【０２５２】
次に、リソグラフィー法によって、レジストマスクを形成し、該レジストマスクをエッチングマスクとして、チャネルが形成される部分の第３のタングステン膜をエッチングした。次にレジストマスクを除去した。
【０２５３】
次に、リソグラフィー法によって、第３のタングステン膜、第３の酸化アルミニウム膜および第２の窒化タンタル膜の加工を行った。次に、Ｓ２およびＳ１の加工を行った。該加工はドライエッチング法を用いた。
【０２５４】
次に、チャネルが形成される部分の第２の窒化タンタル膜をエッチングした。該エッチングによって第３の酸化アルミニウム上の第３のタングステン膜も同時にエッチングした。該エッチングはドライエッチング法を用いた。
【０２５５】
次に、第３の酸化物（Ｓ３）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ３は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度は１３０℃の条件にて成膜した。
【０２５６】
次に、第１のゲート酸化膜としての機能を有する第５の酸化窒化シリコン膜をＣＶＤ法によって１３ｎｍの膜厚で成膜した。
【０２５７】
次に、第３の加熱処理を行った。第３の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
【０２５８】
次に、第４の酸化物（Ｓ４）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を１０ｎｍの膜厚で成膜した。第４の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
【０２５９】
次に、第４の酸化物上に、スパッタリング法によって、第２の窒化チタン膜を５ｎｍの膜厚で成膜し、第２の窒化チタン膜上に、スパッタリング法によって、第４のタングステン膜を５０ｎｍの膜厚で成膜した。第２の窒化チタン膜と第４のタングステン膜は、連続成膜した。
【０２６０】
次に、第４の加熱処理を行った。第４の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
【０２６１】
次に、リソグラフィー法によって、第４のタングステン膜、第２の窒化チタン膜およびＳ４を順にエッチングして第１のゲート電極を形成した。第４のタングステン膜、第２の窒化チタン膜のエッチングはドライエッチング法を用い、第４の酸化物は、ウエットエッチング法を用いた。
【０２６２】
次に、リソグラフィー法によって、第５の酸化窒化シリコン膜およびＳ３の一部をエッチングした。該エッチングはドライエッチングを用いた。
【０２６３】
次に、ＡＬＤ法によって、第４の酸化アルミニウム膜を７ｎｍの膜厚で成膜した。基板温度は、２５０℃とした。
【０２６４】
次に、リソグラフィー法によって、第４の酸化アルミニウム膜の一部をエッチングした。該エッチングはドライエッチング法を用いた。
【０２６５】
次に、スパッタリング法によって第５の酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて２０ｎｍの膜厚で成膜した。
【０２６６】
次に、第５の酸化アルミニウム膜上に、ＡＬＤ法によって、第６の酸化アルミニウム膜を５ｎｍの膜厚を成膜した。次に第６の酸化アルミニウム膜上に、第６の酸化窒化シリコン膜を４３０ｎｍの膜厚で成膜した。
【０２６７】
次に、第３のＣＭＰ処理を行ない、第６の酸化窒化シリコン膜を研磨し、第６の酸化シリコン膜の表面を平坦化した。
【０２６８】
次に、第６の酸化窒化シリコン膜上に、スパッタリング法によって、第７の酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて４０ｎｍの膜厚で成膜した。
【０２６９】
次に第５の加熱処理を行った。第５の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
【０２７０】
次に、ＣＶＤ法によって、第７の酸化窒化シリコン膜を１５０ｎｍの膜厚で成膜した。
【０２７１】
次に、リソグラフィー法によって、第２のタングステン膜（第２のゲート電極）に達するコンタクトホール、第４のタングステン膜（第１のゲート電極）に達するコンタクトホールおよび第２の窒化タンタル膜（ソース電極およびドレイン電極）に達するコンタクトホールを形成し、スパッタリング法によって、第３の窒化タンタル膜を４０ｎｍの膜厚で成膜し、ＡＬＤ法によって第３の窒化チタン膜を５ｎｍの膜厚で成膜し、ＣＶＤ法によって、第５のタングステン膜を２５０ｎｍの膜厚で成膜した。
【０２７２】
次に、第４のＣＭＰ処理を行い、第５のタングステン膜、第３の窒化チタン膜および第３の窒化タンタル膜を第７の酸化窒化シリコン膜へ達するまで研磨を行ない、各コンタクトホール内に第５のタングステン膜、第３の窒化チタン膜および第３の窒化タンタル膜が埋め込まれたプラグを形成した。
【０２７３】
次に、スパッタリング法によって、第１のチタン膜を（膜厚２０ｎｍ）、第４の窒化チタン膜（膜厚３０ｎｍ）、第１のアルミニウム膜（膜厚１００ｎｍ）、第２のチタン膜（膜厚５ｎｍ）、第５の窒化チタン膜（膜厚４５ｎｍ）をこの順で連続成膜した。次に、リソグラフィー法によって、第１のチタン膜、第４の窒化チタン膜、第１のアルミニウム膜、第２のチタン膜および第５の窒化チタン膜の一部をエッチングして、配線層を形成した。
【０２７４】
次に、ＣＶＤ法によって、酸化シリコン膜を１０００ｎｍの膜厚で成膜した。次に第５のＣＭＰ処理を行い該酸化シリコン膜の表面の平坦化を行った。
【０２７５】
次に、リソグラフィー法によって、第４の窒化チタン膜に達するコンタクトホールを形成し、スパッタリング法によって、第４の窒化タンタル膜を４０ｎｍの膜厚で成膜し、ＡＬＤ法によって第４の窒化チタン膜を５ｎｍの膜厚で成膜し、ＣＶＤ法によって、第６のタングステン膜を２５０ｎｍの膜厚で成膜した。
【０２７６】
次に、第５のＣＭＰ処理を行い、第６のタングステン膜、第４の窒化チタン膜および第４の窒化タンタル膜を酸化シリコン膜へ達するまで研磨を行ない、コンタクトホール内に第６のタングステン膜、第４の窒化チタン膜および第４の窒化タンタル膜が埋め込まれたプラグを形成した。
【０２７７】
次に、スパッタリング法によって、第３のチタン膜（膜厚５０ｎｍ）、第２のアルミニウム膜（膜厚３００ｎｍ）および第４のチタン膜（膜厚５ｎｍ）をこの順で連続成膜した。次に、リソグラフィー法によって、第３のチタン膜、第２のアルミニウム膜、第４のチタン膜の一部をエッチングして、配線層を形成した。
【０２７８】
次に、感光性を有するポリイミド膜を塗布法によって、１．６μｍの膜厚で形成した。次に、リソグラフィー法によって、測定端子（測定パッド）となる部分のポリイミド膜を除去した。次に、３００℃の温度で１時間の加熱処理を行い、ポリイミド膜を焼成した。
【０２７９】
以上により、半導体装置を作製した。
【０２８０】
次に、作製した半導体装置が有するメモリモジュールを用いて、メモリの保持試験を行った。図２２に、メモリモジュール内のメモリセル１１００の回路図を示す。
【０２８１】
メモリの保持試験は、２０００個のメモリセル１１００が形成されたモジュールを用いた。図２２に示すトランジスタ１２０を用いてノードＦＮに電荷を書き込み、この電荷量（電圧）の時間変化を評価した。
【０２８２】
メモリセル１１００は、トランジスタ１２０と、トランジスタ６１０と、トランジスタ６２０と、容量素子２１０と、第１の配線ＷＷＬと、第２の配線ＲＷＬと、第３の配線ＳＬと、第４の配線ＷＢＬと、第５の配線ＲＢＬと、第６の配線ＢＧと、を有する。
【０２８３】
第１の配線ＷＷＬはトランジスタ１２０の第１のゲートと電気的に接続され、第２の配線ＲＷＬはトランジスタ６２０のゲートと電気的に接続される。また、第３の配線ＳＬはトランジスタ６１０のソース、またはドレインの一方と電気的に接続され、第４の配線ＷＢＬはトランジスタ１２０のソース、またはドレインの一方と電気的に接続され、第５の配線ＲＢＬはトランジスタ６２０のソース、またはドレインの一方と電気的に接続され、第６の配線ＢＧはトランジスタ１２０の第２のゲートと電気的に接続されている。そして、トランジスタ１２０のソース、またはドレインの他方、およびトランジスタ６１０のゲートは、ノードＦＮおよび容量素子２１０の電極の一方と電気的に接続され、容量素子２１０の電極の他方はノードＣＮＯＤＥと電気的に接続されている。
【０２８４】
次に、メモリ保持試験について説明する。図２２において、第１の配線ＷＷＬの電位を４．５Ｖに設定し、トランジスタ１２０を導通状態とする。また、第２の配線ＲＷＬの電位を１．２Ｖと設定し、トランジスタ６２０を導通状態とする。ここで第４の配線ＷＢＬの電位を１．２Ｖに設定し、トランジスタ６１０のゲート、および容量素子２１０の電極の一方と電気的に接続するノードＦＮに電荷を与える。即ち、トランジスタ６１０のゲートには、Ｈｉｇｈレベルの電荷が与えられる（書き込み）。第６の配線ＢＧの電位は−８Ｖに設定する。
【０２８５】
次に、第１の配線ＷＷＬの電位を０Ｖに設定し、トランジスタ１２０を非導通状態とし、ノードＦＮに電荷を保持する（保持開始）。
【０２８６】
次に、該保持開始時に第３の配線ＳＬの電位を０．８Ｖから３．３Ｖへスイープして、トランジスタ６１０が導通状態になる電位を測定する。この電位をＶＳＬとし、保持開始時のＶＳＬをＶＳＬＩとする。
【０２８７】
ＶＳＬはノードＦＮの電位と、ほぼ等電位となる。また、ノードＦＮに保持されている電荷は、リーク電流により、時間経過とともに、減少する。つまりノードＦＮの電位が低下する。そこで、保持開始時から一定時間経過後にＶＳＬの測定を行い、保持開始からの経過時間に対するＶＳＬの変動値（ΔＶＳＬ）を測定する。ΔＶＳＬは保持開始時を０Ｖとし、経過時間とともにＶＳＬは低下するのでΔＶＳＬは、マイナスの値となる。ここでは、ΔＶＳＬの大小はΔＶＳＬの絶対値で判断する。ΔＶＳＬが−０．６Ｖとなった経過時間を保持寿命とする。上述の測定方法を用いて、温度環境を変えて、２０００個のメモリセル、つまり２０００ビットの保持特性を測定した。
【０２８８】
１５０℃の環境で、保持開始時、保持開始時から１時間、３時間、６時間、１２時間、１８時間、３２時間、５８時間、１００時間および１５０時間経過のＶＳＬを測定し、各経過時間におけるΔＶＳＬを求めた。
【０２８９】
また、１３５℃の環境で、保持開始時、保持開始時から１時間、３時間、６時間、１２時間、１８時間、３２時間および５８時間経過後のＶＳＬを測定し、各経過時間におけるΔＶＳＬを求めた。
【０２９０】
また、１２５℃の環境で、保持開始時、保持開始時から１時間、３時間、６時間、１２時間、１８時間、３２時間および５８時間、１００時間、１５０時間および２００時間経過後のＶＳＬを測定し、各経過時間におけるΔＶＳＬを求めた。
【０２９１】
図２３乃至２５に、ΔＶＳＬの累積分布のグラフを示す。縦軸は累積相対度数を表し、横軸は、ΔＶＳＬを表す。図２３は１５０℃の環境での各経過時間後のΔＶＳＬの累積分布を重ねてプロットしたグラフであり、経過時間の増加に伴い、ΔＶＳＬが大きくなる傾向が見られた。また、経過時間２５０時間において、一部のビットにおいてΔＶＳＬが−０．６Ｖを超える値となり、保持寿命となった。図２４は１３５℃の環境での各経過時間後のΔＶＳＬの累積分布を重ねてプロットしたグラフであり、経過時間の増加に伴い、ΔＶＳＬが大きくなる傾向が見られたが、経過時間５８時間では、全ビットΔＶＳＬは−０．６Ｖ以内となった。図２５は１２５℃の環境での各経過時間後のΔＶＳＬの累積分布を重ねてプロットしたグラフであり、経過時間の増加に伴い、ΔＶＳＬが大きくなる傾向が見られたが、経過時間２００時間では、全ビットΔＶＳＬは−０．６Ｖ以内となった。
【０２９２】
図２６に、ΔＶＳＬの経過時間依存性のグラフを示す。図２６（Ａ）は、１５０℃の環境温度での各経過時間においてΔＶＳＬが大きい４ビットのデータを抽出してプロットし、プロット間を曲線で結んだグラフである。この曲線から、ΔＶＳＬが−０．６Ｖとなる時間を算出した。即ち、４ビットの各保持寿命は、７５時間、９５時間、１４５時間、１１０時間であった。
【０２９３】
図２６（Ｂ）は、１３５℃の環境温度での各経過時間においてΔＶＳＬが大きい３ビットのデータを抽出してプロットしたグラフであり、全てのビットにおいてΔＶＳＬは−０．６Ｖ以内となったので、拡張型指数関数曲線を外挿してΔＶＳＬが−０．６Ｖとなる時間を算出した。結果、３ビットの各保持寿命は、２５０時間、４００時間、１０００時間であった。
【０２９４】
図２６（Ｃ）は、１２５℃の環境温度での各経過時間においてΔＶＳＬが大きい５ビットのデータを抽出してプロットしたグラフであり、全てのビットにおいてΔＶＳＬは−０．６Ｖ以内となったので、拡張型指数関数曲線を外挿してΔＶＳＬが−０．６Ｖとなる時間を算出した。結果、５ビットの各保持寿命は、８００時間、８００時間、９００時間、２０００時間、２０００時間であった。
【０２９５】
図２６にて算出した各環境温度における保持寿命のデータをアレニウスプロットしたグラフを図２７に示す。図２７において、縦軸は保持寿命時間、横軸は１０００／Ｔである。ここでＴは絶対温度（Ｋ）である。アレニウスプロットにより近似式を導き、近似式より活性化エネルギー１．４１ｅＶおよび８５℃における保持寿命１３．８年が得られた。
【符号の説明】
【０２９６】
ＢＧ    配線
ＢＧＬ    配線
ＲＬ    配線
ＷＷＬ    配線
ＲＷＬ    配線
ＳＬ    配線
ＷＢＬ    配線
ＲＢＬ    配線
ＢＬ１    配線
ＢＬ２    配線
ＣＮＯＤＥ    ノード
ＦＮ１    ノード
ＦＮ２    ノード
Ｉ１    絶縁体
Ｉ２    絶縁体
Ｓ１    酸化物半導体
Ｓ２    酸化物半導体
Ｓ３    酸化物半導体
ＳＬ１    配線
ＳＬ２    配線
Ｖ０    電位
１００    トランジスタ
１００ａ    トランジスタ
１００ｂ    トランジスタ
１０２    絶縁体
１０３    絶縁体
１０４    絶縁体
１０６    絶縁体
１０７    絶縁体
１０８    絶縁体
１０９    絶縁体
１１０    絶縁体
１１４    絶縁体
１１５    絶縁体
１２０    トランジスタ
２００    容量素子
２００ａ    容量素子
２００ｂ    容量素子
２１０    容量素子
２８３    チャネル形成領域
２８４    低濃度ｐ型不純物領域
２８５    高濃度ｐ型不純物領域
２８６    絶縁体
２８７    導電体
２８８    側壁
３０１    絶縁体
３０２    絶縁体
３０３    絶縁体
３１０    導電体
３１０ａ    領域
３１０ｂ    領域
４００    基板
４０１    絶縁体
４０１ａ    絶縁体
４０１ｂ    絶縁体
４０２    絶縁体
４０２ｂ    絶縁体
４０３＿３ａ    酸化物
４０４ａ    導電体
４０４ｂ    導電体
４０４ｃ    導電体
４０６＿１    酸化物
４０６＿１ａ    酸化物
４０６＿１ｂ    酸化物
４０６＿２    酸化物
４０６＿２ａ    酸化物
４０６＿２ｂ    酸化物
４０６＿３    酸化物
４０６＿３ａ    酸化物
４０６＿３ｂ    酸化物
４０６＿３ｃ    酸化物
４０８ａ    絶縁体
４０８ｂ    絶縁体
４０８ｃ    絶縁体
４１０    絶縁体
４１１    導電体
４１１ａ    導電体
４１１ａ１    導電体
４１１ａ２    導電体
４１１ｂ１    導電体
４１１ｂ２    導電体
４１２ａ    絶縁体
４１２ｂ    絶縁体
４１２ｃ    絶縁体
４１５    絶縁体
４１６    導電体
４１６ａ    導電体
４１６ａ１    導電体
４１６ａ２    導電体
４１６ｂ    導電体
４１６ｂ１    導電体
４１６ｂ２    導電体
４１７    バリア膜
４１７ａ    バリア膜
４１７ａ１    バリア膜
４１７ａ２    バリア膜
４１７ｂ１    バリア膜
４１７ｂ２    バリア膜
４１８    絶縁体
４２１    レジスト
４２１ａ    レジスト
４２１ｂ    レジスト
４２２    絶縁体
４２４    絶縁体
５０１    基板
５０４    絶縁体
５０５    絶縁体
５１４    素子分離層
５２１    導電体
５２２    導電体
５２５    導電体
５２６    導電体
５２７    導電体
５２８    導電体
５２９    導電体
５３４    絶縁体
５３６    絶縁体
５３７    絶縁体
５３８    絶縁体
５３９    絶縁体
６００    トランジスタ
６００ａ    トランジスタ
６００ｂ    トランジスタ
６１０    トランジスタ
６２０    トランジスタ
１０００    半導体装置
１０００Ａ    半導体装置
１０００Ｂ    半導体装置
１０００Ｃ    半導体装置
１１００    メモリセル
２９００    携帯型ゲーム機
２９０１    筐体
２９０２    筐体
２９０３    表示部
２９０４    表示部
２９０５    マイクロホン
２９０６    スピーカ
２９０７    操作スイッチ
２９０８    スタイラス
２９１０    情報端末
２９１１    筐体
２９１２    表示部
２９１３    カメラ
２９１４    スピーカ部
２９１５    操作スイッチ
２９１６    外部接続部
２９１７    マイク
２９２０    ノート型パーソナルコンピュータ
２９２１    筐体
２９２２    表示部
２９２３    キーボード
２９２４    ポインティングデバイス
２９４０    ビデオカメラ
２９４１    筐体
２９４２    筐体
２９４３    表示部
２９４４    操作スイッチ
２９４５    レンズ
２９４６    接続部
２９５０    情報端末
２９５１    筐体
２９５２    表示部
２９６０    情報端末
２９６１    筐体
２９６２    表示部
２９６３    バンド
２９６４    バックル
２９６５    操作スイッチ
２９６６    入出力端子
２９６７    アイコン
２９８０    自動車
２９８１    車体
２９８２    車輪
２９８３    ダッシュボード
２９８４    ライト
【図１】
2018056549.tif 000003
【図２】
2018056549.tif 000004
【図３】
2018056549.tif 000005
【図４】
2018056549.tif 000006
【図５】
2018056549.tif 000007
【図６】
2018056549.tif 000008
【図７】
2018056549.tif 000009
【図８】
2018056549.tif 000010
【図９】
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【図１０】
2018056549.tif 000012
【図１１】
2018056549.tif 000013
【図１２】
2018056549.tif 000014
【図１３】
2018056549.tif 000015
【図１４】
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【図１５】
2018056549.tif 000017
【図１６】
2018056549.tif 000018
【図１７】
2018056549.tif 000019
【図１８】
2018056549.tif 000020
【図１９】
2018056549.tif 000021
【図２０】
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【図２１】
2018056549.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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