(57)【要約】【課題】接続端子などを介して伝達される応力に対して十分な信頼性を有することができるファン‐アウト半導体パッケージを提供する。【解決手段】本発明は、接続パッドが配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップと、半導体チップの非活性面の少なくとも一部を封止する封止材と、半導体チップの活性面上に配置され、再配線層、及び半導体チップの接続パッドと再配線層を電気的に連結する第１ビアを含む第１連結部材と、第１連結部材上に配置されたパッシベーション層と、パッシベーション層上に形成された外部接続パッド、及び外部接続パッドと再配線層を連結する第２ビアを含むアンダーバンプ金属層と、を含み、上記半導体チップの活性面の垂直方向に透視したときに、上記第１及び第２ビアは上記外部接続パッド内に位置し、上記第１及び第２ビアは互いに重ならない、ファン‐アウト半導体パッケージに関するものである。【選択図】図９
2018056537.tif 000002
【特許請求の範囲】
【請求項１】
接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置され、再配線層、及び前記半導体チップの接続パッドと前記再配線層を電気的に連結する第１ビアを含む第１連結部材と、
前記第１連結部材上に配置されたパッシベーション層と、
前記パッシベーション層上に形成された外部接続パッド、及び前記外部接続パッドと前記再配線層を連結する第２ビアを含むアンダーバンプ金属層と、を含み、
前記半導体チップの活性面の垂直方向に透視したときに、前記第１及び第２ビアは前記外部接続パッド内に位置し、前記第１及び第２ビアは互いに重ならない、ファン‐アウト半導体パッケージ。
【請求項２】
前記第２ビアは前記第１ビアより体積が大きい、請求項１に記載のファン‐アウト半導体パッケージ。
【請求項３】
前記第１ビア、前記第２ビア、及び前記外部接続パッドは、それぞれの中心軸が互いにずれるように配置されている、請求項１または２に記載のファン‐アウト半導体パッケージ。
【請求項４】
前記第１ビアの直径をＤ１、前記第２ビアの直径をＤ２、前記外部接続パッドの直径をＤ、前記第１ビアの中心と前記第２ビアの中心との間の距離をＬとしたときに、（Ｄ１＋Ｄ２）／２＜Ｌ＜［Ｄ−（Ｄ１＋Ｄ２）／２］を満たす、請求項３に記載のファン‐アウト半導体パッケージ。
【請求項５】
前記第１ビアの直径をＤ１、前記第２ビアの直径をＤ２、前記外部接続パッドの直径をＤ、前記第１ビアの中心と前記外部接続パッドの中心との間の距離をＥとしたときに、Ｄ１＜Ｄ２＜（Ｄ／２＋Ｅ−Ｄ１／２）を満たす、請求項３に記載のファン‐アウト半導体パッケージ。
【請求項６】
前記第１ビア及び前記第２ビアの中心軸は、前記外部接続パッドの半径内に位置する、請求項１から５のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項７】
一つの前記外部接続パッドに対応して複数の前記第１ビアが配置されている、請求項１から６のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項８】
前記複数の第１ビアの少なくとも一つは信号用ビアであり、それ以外はパワー用ビア及びグランド用ビアの少なくとも一つである、請求項７に記載のファン‐アウト半導体パッケージ。
【請求項９】
一つの前記外部接続パッドに対応して複数の前記第２ビアが配置されている、請求項１から８のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項１０】
前記外部接続パッドの表面に、前記複数の第２ビアにそれぞれ対応して複数のディンプルが形成されている、請求項９に記載のファン‐アウト半導体パッケージ。
【請求項１１】
貫通孔を有する第２連結部材をさらに含み、
前記半導体チップは前記第２連結部材の貫通孔に配置されている、請求項１から１０のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項１２】
前記第２連結部材は、第１絶縁層と、前記第１連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側の反対側上に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、請求項１１に記載のファン‐アウト半導体パッケージ。
【請求項１３】
前記第２連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、請求項１２に記載のファン‐アウト半導体パッケージ。
【請求項１４】
前記第１連結部材の再配線層と前記第１再配線層との間の距離が、前記第１連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項１２または１３に記載のファン‐アウト半導体パッケージ。
【請求項１５】
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１２から１４のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項１６】
前記第２連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に連結されている、請求項１１に記載のファン‐アウト半導体パッケージ。
【請求項１７】
前記第２連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、請求項１６に記載のファン‐アウト半導体パッケージ。
【請求項１８】
前記第１絶縁層は前記第２絶縁層より厚さが厚い、請求項１６または１７に記載のファン‐アウト半導体パッケージ。
【請求項１９】
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１６から１８のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項２０】
前記半導体チップの活性面の垂直方向に透視した前記第２ビアの透視面は、前記半導体チップの活性面の垂直方向に透視した前記第１ビアの透視面より大きい、請求項１から１９のいずれか一項に記載のファン‐アウト半導体パッケージ。
【請求項２１】
前記外部接続パッド及び前記第２ビアは、これらの間に別の境界がなく一体化されている、請求項１から２０のいずれか一項に記載のファン‐アウト半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン‐アウト半導体パッケージに関するものである。
【背景技術】
【０００２】
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
【０００３】
これに応えるべく提案されたパッケージ技術の一つがファン‐アウト半導体パッケージである。ファン‐アウト半導体パッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の様々な目的の一つは、接続端子などを介して伝達される応力に対して十分な信頼性を有することができるファン‐アウト半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
本発明により提案する様々な解決手段の一つは、再配線層のビアとアンダーバンプ金属層のビアとが、アンダーバンプ金属層の外部接続パッドが配置された領域上で互いに重ならないように配置することである。
【０００６】
本発明の一例によるファン‐アウト半導体パッケージは、接続パッドが配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップと、半導体チップの非活性面の少なくとも一部を封止する封止材と、半導体チップの活性面上に配置され、再配線層、及び半導体チップの接続パッドと再配線層を電気的に連結する第１ビアを含む第１連結部材と、第１連結部材上に配置されたパッシベーション層と、パッシベーション層上に形成された外部接続パッド、及び外部接続パッドと再配線層を連結する第２ビアを含むアンダーバンプ金属層と、を含み、半導体チップの活性面の垂直方向に透視したときに、第１及び第２ビアは外部接続パッド内に位置し、第１及び第２ビアは互いに重ならないことができる。
【発明の効果】
【０００７】
本発明の様々な効果の一つは、接続端子などを介して伝達される応力に対して十分な信頼性を有することができるファン‐アウト半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】電子機器システムの例を概略的に示すブロック図である。
【図２】電子機器の一例を概略的に示した斜視図である。
【図３】ファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【図４】ファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【図５】ファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図６】ファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図７】ファン‐アウト半導体パッケージの概略的な形態を示した断面図である。
【図８】ファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図９】ファン‐アウト半導体パッケージの一例を概略的に示す。
【図１０】図９のファン‐アウト半導体パッケージの斜視図を概略的に示す。
【図１１】再配線層のビアの中心とアンダーバンプ金属層のビアの中心との間の距離による、再配線層のビアにかかる応力の変化を概略的に示す。
【図１２】アンダーバンプ金属層のビアの直径による、再配線層のビア及びアンダーバンプ金属層のビアにかかる応力の変化を概略的に示す。
【図１３】図９のファン‐アウト半導体パッケージの変形例を概略的に示す。
【図１４】図９のファン‐アウト半導体パッケージの他の変形例を概略的に示す。
【図１５】ファン‐アウト半導体パッケージの他の一例を概略的に示す。
【図１６】図１５のファン‐アウト半導体パッケージの変形例を概略的に示す。
【図１７】図１５のファン‐アウト半導体パッケージの他の変形例を概略的に示す。
【発明を実施するための形態】
【０００９】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）されることがある。
【００１０】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
【００１１】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【００１２】
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ‐デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
【００１３】
ネットワーク関連部品１０３０としては、Ｗｉ‐Ｆｉ（ＩＥＥＥ  ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ファミリなど）、ＩＥＥＥ  ８０２．２０、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
【００１４】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ‐Ｆｉｒｉｎｇ  Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ‐Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
【００１５】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
【００１６】
電子機器１０００は、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ  ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ  ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ  ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
【００１７】
図２は電子機器の一例を概略的に示した斜視図である。
【００１８】
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
【００１９】
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を担うことはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【００２０】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【００２１】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン‐イン半導体パッケージ（Ｆａｎ‐ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とファン‐アウト半導体パッケージ（Ｆａｎ‐ｏｕｔ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とに区分されることができる。
【００２２】
以下では、図面を参照して、ファン‐イン半導体パッケージとファン‐アウト半導体パッケージについてより詳細に説明する。
【００２３】
（ファン‐イン半導体パッケージ）
図３はファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【００２４】
図４はファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【００２５】
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはいうまでもなく、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
【００２６】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン‐イン半導体パッケージ２２００が製造される。
【００２７】
このように、ファン‐イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン‐イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン‐イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【００２８】
しかしながら、ファン‐イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン‐イン半導体パッケージを直接実装して用いることができない。これは再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
【００２９】
図５はファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３０】
図６はファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３１】
図面を参照すると、ファン‐イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン‐イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン‐イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。
【００３２】
このように、ファン‐イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
【００３３】
（ファン‐アウト半導体パッケージ）
図７はファン‐アウト半導体パッケージの概略的な形態を示した断面図である。
【００３４】
図面を参照すると、ファン‐アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【００３５】
このように、ファン‐アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン‐イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン‐アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。
【００３６】
図８はファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３７】
図面を参照すると、ファン‐アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン‐アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン‐アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。
【００３８】
このように、ファン‐アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン‐イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
【００３９】
一方、ファン‐アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン‐イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
【００４０】
以下では、接続端子などを介して伝達される応力に対して十分な信頼性を有することができるファン‐アウト半導体パッケージについて図面を参照して説明する。
【００４１】
図９はファン‐アウト半導体パッケージの一例を概略的に示す。
【００４２】
図１０は図９のファン‐アウト半導体パッケージの斜視図を概略的に示す。
【００４３】
図面を参照すると、一例によるファン‐アウト半導体パッケージ１００Ａは、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、半導体チップ１２０の活性面上に配置された連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０上に配置されたアンダーバンプ金属層１６０と、を含む。連結部材１４０は、再配線層１４２と、半導体チップ１２０の接続パッド１２２と再配線層１４２を電気的に連結する第１ビア１４３と、を含む。アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、外部接続パッド１６２と再配線層１４２を電気的に連結する第２ビア１６３と、を含む。半導体チップ１２０の活性面の垂直方向に透視したときに、第１及び第２ビア１４３、１６３は外部接続パッド１６２内に位置し、第１及び第２ビア１４３、１６３は外部接続パッド１６２と重なり、第１及び第２ビア１４３、１６３は互いに重ならない。
【００４４】
通常、電子機器のメインボードの熱膨張係数は、ファン‐アウト半導体パッケージの連結部材の絶縁層の熱膨張係数より小さい。例えば、メインボードは約１７〜１８ｐｐｍ／℃程度の熱膨張係数を有することができ、連結部材の絶縁層は感光性材料を主に用いるため、その熱膨張係数が約６０ｐｐｍ／℃以上であることができる。そのため、ファン‐アウト半導体パッケージがメインボードに実装される場合、熱膨張係数の差によって、接続端子、例えば、半田ボールを介して伝達される応力（Ｓｔｒｅｓｓ）などがそのままファン‐アウト半導体パッケージに加えられる恐れがあり、その結果、ボードレベル（ｂｏａｒｄ  ｌｅｖｅｌ）信頼性が問題となり得る。例えば、熱サイクル試験や衝撃信頼性試験の過程で半導体チップの接続パッドと連結される再配線層のビアの界面剥離問題や接続端子のクラック問題などが起こる恐れがある。
【００４５】
一方、接続端子のクラックを改善するための目的として、接続端子と再配線層との間にアンダーバンプ金属層を導入することが考えられる。このように接続端子と再配線層との間にアンダーバンプ金属層を導入して接続端子と再配線層を連結する場合、接続端子の信頼性の問題、すなわち、接続端子にクラックが発生することはある程度改善することができる。しかし、再配線層のビアの信頼性を改善するには依然として限界がある。
【００４６】
これに対し、一例によるファン‐アウト半導体パッケージ１００Ａは、アンダーバンプ金属層１６０を導入するにあたり、アンダーバンプ金属層１６０の第２ビア１６３のサイズを縮小して、連結部材１４０の第１ビア１４３と重ならないように配置する。このように、第１ビア１４３と第２ビア１６３とが、外部接続パッド１６２が配置された領域上で互いに重ならないように配置される場合、第２ビア１６３にかかった応力が第１ビア１４３に直接伝達されないため、第１ビア１４３にかかる応力を最小化することができる。したがって、接続端子１７０の信頼性はいうまでもなく、第１ビア１４３の信頼性も改善することができる。一方、これは、第１ビア１４３及び第２ビア１６３の透視面が外部接続パッド１６２の透視面内に位置する場合を前提としており、第１ビア１４３及び／または第２ビア１６３の透視面が外部接続パッド１６２の透視面を外れて配置される場合には、信号伝達の経路が過度に長くなり得るなど、却って副作用があり得る。
【００４７】
一方、第２ビア１６３は第１ビア１４３より体積が大きいことができる。第２ビア１６３の体積が第１ビア１４３の体積より小さくなる場合には、却って第２ビア１６３が第１ビア１４３より構造的に弱くなるため、第２ビア１６３の信頼性が問題となり得る。また、第１ビア１４３、第２ビア１６３、及び外部接続パッド１６２は、それぞれの中心軸が互いにずれるように配置することができる。このように配置することで、第１ビア１４３と第２ビア１６３とが重なることを避けるとともに、応力分散を効果的に行うことができる。
【００４８】
一方、第１ビア１４３は半導体チップ１２０の接続パッド１２２と接続するものであることができる。これは通常、接続パッド１２２はアルミニウム（Ａｌ）を含み、第１ビア１４３は銅（Ｃｕ）を含むため、両者が異種材料を含むことにより、特に信頼性の問題が発生し得るためである。また、上述した配置の第１ビア１４３及び第２ビア１６３は、半導体チップ１２０の外側領域、より好ましくは、半導体チップ１２０の外側の角領域に配置されたものであることができる。これは特にこのような領域で応力問題が著しく発生し得るためである。このように応力問題が著しく発生する部分にのみ必要に応じて上述の配置形態を導入し、それ以外の部分では通常のスタック形態で配置することができる。
【００４９】
一方、図面には示していないが、それぞれの外部接続パッド１６２が配置された領域上に複数の第１ビア１４３が配置されることもできる。すなわち、一つの外部接続パッド１６２に対応して複数の第１ビア１４３が配置されることができる。複数の第１ビア１４３の少なくとも一つは信号（Ｓ）連結のためのビアであることができ、それ以外はパワー（Ｐ）及び／またはグランド（Ｇ）連結のためのビアであることができる。複数の第１ビア１４３が配置される場合、それぞれのビアに上述の内容が適用されることができる。
【００５０】
以下、一例によるファン‐アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
【００５１】
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成されることができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。
【００５２】
封止材１３０は半導体チップ１２０を保護することができる。封止形態は特に制限されず、半導体チップ１２０の非活性面の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は後述の第２連結部材１１０及び半導体チップ１２０の非活性面を覆うことができ、後述の貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、封止材１３０が接着剤の役割を担うとともに、バックリングを減少させることができる。
【００５３】
封止材１３０の物質としては、特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的には、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ‐ｕｐ  Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）、ＰＩＤ樹脂（Ｐｈｏｔｏ  Ｉｍａｇｅａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ  ｒｅｓｉｎ）などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｆｉｂｅｒ、Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された材料、例えば、プリプレグ（Ｐｒｅｐｒｅｇ）などを用いてもよい。
【００５４】
連結部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２が再配線されることができ、後述の接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２と接続パッド１２２を電気的に連結するビア１４３と、を含む。連結部材１４０は、必要に応じて、複数の層で構成されてもよい。
【００５５】
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、ＰＩＤ樹脂などの感光性絶縁物質を用いることができるが、これに限定されるものではない。すなわち、必要に応じて、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層で構成される場合、これらの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層１４１が多層で構成される場合、工程によって一体化され、その境界が不明確であり得る。
【００５６】
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドなどを含むことができる。連結部材１４０の再配線層１４２のうち、パッシベーション層１５０に形成された開口部１５１を介して露出した一部のパッドパターンなどの表面には、必要に応じて、表面処理層（不図示）が形成されることができる。表面処理層（不図示）は、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
【００５７】
ビア１４３は、互いに異なる層に形成された接続パッド１２２及び再配線層１４２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
【００５８】
パッシベーション層１５０は、連結部材１４０の再配線層１４２を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部１５１を有することができる。このような開口部は、パッシベーション層１５０に数十〜数千個形成されることができる。パッシベーション層１５０の材料としては、特に限定されず、例えば、ガラス繊維（Ｇｌａｓｓ  Ｆｉｂｅｒ、Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）は含まないが、無機フィラー及び絶縁樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ‐ｕｐ  Ｆｉｌｍ）などが用いられることができる。ＡＢＦなどを用いる場合、パッシベーション層１５０に含まれた無機フィラーの重量パーセントは、連結部材１４０の絶縁層１４１に含まれた無機フィラーの重量パーセントより大きいことができる。このような条件とする際に、信頼性を向上させることができる。但し、これに限定されるものではなく、公知のＰＩＤや半田レジストが用いられてもよい。
【００５９】
アンダーバンプ金属層１６０は、接続端子１７０の接続信頼性を向上させ、パッケージ１００Ａのボードレベル信頼性を改善することができる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１を介して露出した連結部材１４０の再配線層１４２と電気的に連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１上に、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。
【００６０】
アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、外部接続パッド１６２と再配線層１４２を電気的に連結するビア１６３と、を含む。外部接続パッド１６２及びビア１６３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。工法によって、これらは一体化されることができる。すなわち、境界が不明確であり得る。
【００６１】
接続端子１７０は、ファン‐アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファン‐アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のメインボードに実装されることができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ‐銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
【００６２】
接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。接続端子１７０が半田ボールである場合、接続端子１７０はアンダーバンプ金属層１６０のパッシベーション層１５０の一面上に延びて形成された側面を覆うことができ、さらに優れた接続信頼性を有することができる。
【００６３】
接続端子１７０の少なくとも一つはファン‐アウト領域に配置される。ファン‐アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例によるファン‐アウト半導体パッケージ１００Ａはファン‐アウトパッケージである。ファン‐アウトパッケージは、ファン‐インパッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
【００６４】
一例によるファン‐アウト半導体パッケージ１００Ａは、必要に応じて、貫通孔１１０Ｈを有する第２連結部材１１０をさらに含むことができる。第２連結部材１１０は、具体的な材料に応じて、パッケージ１００Ａの剛性を維持させることができ、封止材１３０の厚さ均一性を確保するなどの役割を担うことができる。貫通孔１１０Ｈ内には、半導体チップ１２０が第２連結部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面の周囲は第２連結部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
【００６５】
第２連結部材１１０は絶縁層１１１で構成されることができる。絶縁層１１１の材料としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｆｉｂｅｒ、Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（Ｐｒｅｐｒｅｇ）、アンクラッド銅張積層板（Ｕｎｃｌａｄ  ＣＣＬ）などが用いられることができるが、これに限定されるものではない。
【００６６】
図面に示していないが、必要に応じて、第２連結部材１１０の貫通孔１１０Ｈの内壁に金属層がさらに配置されることができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出させることができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第２連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されてもよく、第２連結部材１１０の貫通孔１１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されることができる。また、パッシベーション層１５０上に、接続端子１７０と実質的に同一レベルに位置するように表面実装部品が実装されてもよい。
【００６７】
上述の一例によるファン‐アウト半導体パッケージ１００Ａは、接続端子１７０を介して公知の印刷回路基板２００に実装されることができる。印刷回路基板２００は電子機器のメインボードなどであることができるが、これに限定されるものではない。通常、印刷回路基板に半導体パッケージを実装する場合、上述のように信頼性の問題が発生し得る。しかし、一例によるファン‐アウト半導体パッケージ１００Ａは、アンダーバンプ金属層１６０を導入するにあたり、アンダーバンプ金属層１６０の第２ビア１６３のサイズを縮小して、連結部材１４０の第１ビア１４３と重ならないように配置したため、印刷回路基板２００に実装する場合にもこのような信頼性の問題を改善することができる。
【００６８】
図１１は、再配線層のビアの中心とアンダーバンプ金属層のビアの中心との間の距離による、再配線層のビアにかかる応力の変化を概略的に示す。
【００６９】
図面を参照すると、液滴（Ｄｒｏｐ）シミュレーションの結果、第１ビア１４３の中心と第２ビア１６３の中心とが互いに近くなって第１ビア１４３と第２ビア１６３が重なると、第１ビア１４３への応力が急激に増加することが分かる。すなわち、第１ビア１４３の直径をＤ１、第２ビア１６３の直径をＤ２、第１ビア１４３の中心と第２ビア１６３の中心との間の距離をＬとしたときに、第１ビア１４３と第２ビア１６３が重ならないためには、（Ｄ１＋Ｄ２）／２＜Ｌを満たすことが好ましい。一方、第１ビア１４３及び／または第２ビア１６３が、外部接続パッド１６２が配置された領域を外れる場合には副作用が発生し得るため、外部接続パッド１６２の直径をＤとしたときに、さらにＬ＜［Ｄ（Ｄ１＋Ｄ２）／２］も満たすことがより好ましい。
【００７０】
図１２は、アンダーバンプ金属層のビアの直径による、再配線層のビア及びアンダーバンプ金属層のビアにかかる応力の変化を概略的に示す。
【００７１】
図面を参照すると、液滴（Ｄｒｏｐ）シミュレーションの結果、第１ビア１４３と第２ビア１６３が重ならない場合であっても、第２ビア１６３の直径が次第に小さくなって第１ビア１４３の直径より小さくなる場合には、却って第２ビア１６３の応力が第１ビア１４３の応力より高くなることが分かる。すなわち、第１ビア１４３の直径をＤ１、第２ビア１６３の直径をＤ２、外部接続パッド１６２の直径をＤとしたときに、Ｄ１＜Ｄ２を満たすことが好ましい。一方、第１ビア１４３及び第２ビア１６３は重なってはならないため、第１ビア１４３の中心と外部接続パッド１６２の中心との間の距離をＥとしたときに、さらにＤ２＜（Ｄ／２＋Ｅ−Ｄ１／２）を満たすことがより好ましい。
【００７２】
図１３は図９のファン‐アウト半導体パッケージの変形例を概略的に示す。
【００７３】
図面を参照すると、変形例によるファン‐アウト半導体パッケージ１００Ｂは、第２連結部材１１０が、第１連結部材１４０と接する第１絶縁層１１１ａと、第１連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、第１再配線層１１２ａと第２再配線層１１２ｂ、及び第２再配線層１１２ｂと第３再配線層１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結されることができる。第２連結部材１１０により、変形例によるファン‐アウト半導体パッケージ１００Ｂがパッケージオンパッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）の一部として用いられることができる。この場合、封止材１３０は、第３再配線層１１２ｃの少なくとも一部を露出させる開口部を有することができる。
【００７４】
第１再配線層１１２ａが埋め込まれているため、第１連結部材１４０の絶縁層１４１の絶縁距離が実質的に一定であることができる。第２連結部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第１連結部材１４０をさらに簡素化することができる。したがって、第１連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
【００７５】
第２連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第１連結部材１４０の再配線層１４２と第２連結部材１１０の再配線層１１２ａとの間の距離は、第１連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より大きいことができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。第２連結部材１１０の第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第２連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第２連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
【００７６】
第２連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第１連結部材１４０の再配線層１４２の厚さより厚いことができる。第２連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第１連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【００７７】
その他の構成についての説明は、一例によるファン‐アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００７８】
図１４は図９のファン‐アウト半導体パッケージの他の変形例を概略的に示す。
【００７９】
図面を参照すると、変形例によるファン‐アウト半導体パッケージ１００Ｃは、第２連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置されて第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第２連結部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第１連結部材１４０をさらに簡素化することができる。したがって、第１連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。第２連結部材１１０により、変形例によるファン‐アウト半導体パッケージ１００Ｃがパッケージオンパッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）の一部として用いられることができる。この場合、封止材１３０は、第４再配線層１１２ｄの少なくとも一部を露出させる開口部を有することができる。
【００８０】
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚いことができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚いことができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。類似の観点から、第１ビア１１３ａは、第２ビア１１３ｂ及び第３ビア１１３ｃよりディメンション（ｄｉｍｅｎｓｉｏｎ）が大きいことができる。
【００８１】
第２連結部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に位置することができる。また、第１連結部材１４０の再配線層１４２と第２連結部材１１０の第３再配線層１１２ｃとの間の距離は、第１連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より小さいことができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第１連結部材１４０と接することができるためである。第２連結部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第２連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第２連結部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
【００８２】
第２連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第１連結部材１４０の再配線層１４２の厚さより厚いことができる。第２連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄも、より大きいサイズに形成することができる。これに対し、第１連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【００８３】
その他の構成についての説明は、一例によるファン‐アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００８４】
図１５はファン‐アウト半導体パッケージの他の一例を概略的に示す。
【００８５】
図面を参照すると、他の一例によるファン‐アウト半導体パッケージ１００Ｄは、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、半導体チップ１２０の活性面上に配置された連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０上に配置されたアンダーバンプ金属層１６０と、を含む。連結部材１４０は、再配線層１４２と、半導体チップ１２０の接続パッド１２２と再配線層１４２を電気的に連結する第１ビア１４３と、を含む。アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、外部接続パッド１６２と再配線層１４２を電気的に連結する複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄと、を含む。第１ビア１４３及び複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄは、外部接続パッド１６２が配置された領域上に位置する。すなわち、一つの外部接続パッド１６２に対応して複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄが配置される。第１ビア１４３及び複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄのそれぞれは、このような領域上で互いに重ならないように配置される。
【００８６】
他の一例によるファン‐アウト半導体パッケージ１００Ｄのように、外部接続パッド１６２と再配線層１４２を連結する複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄを含むアンダーバンプ金属層１６０を導入する場合、複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄによって応力を分散させることができる。さらに、複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄにより金属部分（Ｍｅｔａｌ  Ｐｏｒｔｉｏｎ）が盛り上がることで、応力に対する十分な耐性を確保することができる。その結果、上述のボードレベル信頼性の問題がさらに改善されることができる。一方、複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄの個数は図面に示したものに限定されず、それより少なくても多くてもよい。
【００８７】
一方、外部接続パッド１６２の表面には、複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄにそれぞれ対応して複数のディンプル（Ｄｉｍｐｌｅ）が形成されることができる。すなわち、外部接続パッド１６２の表面が非線形であることができる。外部接続パッド１６２の表面に複数の第２ビア１６３ａ、１６３ｂ、１６３ｃ、１６３ｄに対応して複数のディンプルが形成される場合、アンダーバンプ金属層１６０と接続端子１７０との接触界面が広くなるため、応力分散の効果がさらに向上することができる。尚、接触界面が広くなることにより、アンダーバンプ金属層１６０と接続端子１７０との接着力を向上させることができ、信頼性をさらに向上させることができる。
【００８８】
その他の構成についての説明は、一例によるファン‐アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００８９】
図１６は図１５のファン‐アウト半導体パッケージの変形例を概略的に示す。
【００９０】
図面を参照すると、変形例によるファン‐アウト半導体パッケージ１００Ｅは、第２連結部材１１０が、第１連結部材１４０と接する第１絶縁層１１１ａと、第１連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、第１再配線層１１２ａと第２再配線層１１２ｂ、及び第２再配線層１１２ｂと第３再配線層１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結されることができる。
【００９１】
その他の構成についての説明は、一例によるファン‐アウト半導体パッケージ１００Ａ、その変形例によるファン‐アウト半導体パッケージ１００Ｂ、及び他の一例によるファン‐アウト半導体パッケージ１００Ｄについての説明と実質的に同一であるため、詳細な説明は省略する。
【００９２】
図１７は図１５のファン‐アウト半導体パッケージの他の変形例を概略的に示す。
【００９３】
図面を参照すると、変形例によるファン‐アウト半導体パッケージ１００Ｆは、第２連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置されて第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第２連結部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第１連結部材１４０をさらに簡素化することができる。したがって、第１連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
【００９４】
その他の構成についての説明は、一例によるファン‐アウト半導体パッケージ１００Ａ、その変形例によるファン‐アウト半導体パッケージ１００Ｃ、及び他の一例によるファン‐アウト半導体パッケージ１００Ｄについての説明と実質的に同一であるため、詳細な説明は省略する。
【００９５】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【００９６】
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【００９７】
本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【００９８】
１０００  電子機器
１０１０  メインボード
１０２０  チップ関連部品
１０３０  ネットワーク関連部品
１０４０  その他の部品
１０５０  カメラ
１０６０  アンテナ
１０７０  ディスプレイ
１０８０  電池
１０９０  信号ライン
１１００  スマートフォン
１１０１  本体
１１１０  メインボード
１１２０  部品
１１３０  カメラ
２２００  ファン‐イン半導体パッケージ
２２２０  半導体チップ
２２２１  本体
２２２２  接続パッド
２２２３  パッシベーション膜
２２４０  連結部材
２２４１  絶縁層
２２４２  配線パターン
２２４３  ビア
２２５０  パッシベーション層
２２６０  アンダーバンプ金属層
２２７０  半田ボール
２２８０  アンダーフィル樹脂
２２９０  モールディング材
２５００  メインボード
２３０１  インターポーザ基板
２３０２  インターポーザ基板
２１００  ファン‐アウト半導体パッケージ
２１２０  半導体チップ
２１２１  本体
２１２２  接続パッド
２１４０  連結部材
２１４１  絶縁層
２１４２  再配線層
２１４３  ビア
２１５０  パッシベーション層
２１６０  アンダーバンプ金属層
２１７０  半田ボール
１００  半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ  ファン‐アウト半導体パッケージ
１１０  連結部材
１１１、１１１ａ、１１１ｂ、１１１ｃ  絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ  再配線層
１１３ａ、１１３ｂ、１１３ｃ  ビア
１２０  半導体チップ
１２１  本体
１２２  接続パッド
１２３  パッシベーション膜
１３０  封止材
１４０  連結部材
１４１  絶縁層
１４２  再配線層
１４３  ビア
１５０  パッシベーション層
１５１  開口部
１６０  アンダーバンプ金属層
１６２  外部接続パッド
１６３、１６３ａ、１６３ｂ、１６３ｃ、１６３ｄ  ビア
１７０  接続端子
２００  印刷回路基板
【図１】
2018056537.tif 000003
【図２】
2018056537.tif 000004
【図３】
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【図４】
2018056537.tif 000006
【図５】
2018056537.tif 000007
【図６】
2018056537.tif 000008
【図７】
2018056537.tif 000009
【図８】
2018056537.tif 000010
【図９】
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【図１０】
2018056537.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2018056537.tif 000017
【図１６】
2018056537.tif 000018
【図１７】
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