(57)【要約】      （修正有）【課題】差動増幅器の入力オフセット電圧を改善する。【解決手段】入力差動対１０２は、反転入力端子（ＩＮ−）、非反転入力端子（ＩＮ＋）それぞれの電圧に応じた差動電流を生成する。テイル電流源１０４は、入力差動対１０２にテイル電流Ｉを供給する。第１抵抗Ｒ１は、第１入力トランジスタＭ１の第１端子とテイル電流源１０４の間に設けられる。第２抵抗Ｒ２は、第２入力トランジスタＭ２の第１端子とテイル電流源１０４の間に設けられる。定電流回路１０６は、第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれの第２端子と接続され、定電流ＩＭ４、ＩＭ５を発生する。補正回路１２０は、第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれの第２端子と接続され、第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれの第１端子の電位差に応じた差動の補正電流ＩＣＭＰ１，ＩＣＭＰ２を発生する。【選択図】図２
2018056760.tif 000002
【特許請求の範囲】
【請求項１】
第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備えることを特徴とする差動増幅器。
【請求項２】
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含むことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第１補正トランジスタ、前記第２補正トランジスタは、前記第１入力トランジスタ、前記第２入力トランジスタと同一極性であることを特徴とする請求項２に記載の差動増幅器。
【請求項４】
前記第１補正トランジスタ、前記第２補正トランジスタは、前記第１入力トランジスタ、前記第２入力トランジスタと逆極性であり、
前記補正回路は、前記第１補正トランジスタ、前記第２補正トランジスタに流れる電流を折り返し、前記差動の補正電流を生成するカレントミラー回路をさらに含むことを特徴とする請求項２に記載の差動増幅器。
【請求項５】
前記入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＰＮＰ型バイポーラトランジスタであることを特徴とする請求項２または３に記載の差動増幅器。
【請求項６】
前記入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＮＰＮ型バイポーラトランジスタであることを特徴とする請求項２または４に記載の差動増幅器。
【請求項７】
前記入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＮＰＮ型バイポーラトランジスタであることを特徴とする請求項２または３に記載の差動増幅器。
【請求項８】
前記入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＰＮＰ型バイポーラトランジスタであることを特徴とする請求項２または４に記載の差動増幅器。
【請求項９】
反転入力端子および非反転入力端子と、
制御端子が前記反転入力端子と接続される第１入力トランジスタと、
制御端子が前記非反転入力端子と接続される第２入力トランジスタと、
テイル電流を供給するテイル電流源と、
前記テイル電流源と前記第１入力トランジスタの第１端子の間に設けられる第１抵抗と、
前記テイル電流源と前記第２入力トランジスタの第１端子の間に設けられる第２抵抗と、
制御端子が前記第１入力トランジスタの前記第１端子と接続され、前記第１入力トランジスタと同極性の第１補正トランジスタと、
制御端子が前記第２入力トランジスタの前記第１端子と接続され、前記第２入力トランジスタと同極性の第２補正トランジスタと、
前記第１補正トランジスタの第１端子および前記第２補正トランジスタの第１端子と接続される補正電流源と、
前記第１入力トランジスタの第２端子および前記第１補正トランジスタの第２端子と接続される第１電流源と、
前記第２入力トランジスタの第２端子および前記第２補正トランジスタの第２端子と接続される第２電流源と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
を備えることを特徴とする差動増幅器。
【請求項１０】
反転入力端子および非反転入力端子と、
制御端子が前記反転入力端子と接続される第１入力トランジスタと、
制御端子が前記非反転入力端子と接続される第２入力トランジスタと、
テイル電流を供給するテイル電流源と、
前記テイル電流源と前記第１入力トランジスタの第１端子の間に設けられる第１抵抗と、
前記テイル電流源と前記第２入力トランジスタの第１端子の間に設けられる第２抵抗と、
制御端子が前記第１入力トランジスタの前記第１端子と接続され、前記第１入力トランジスタと逆極性の第１補正トランジスタと、
制御端子が前記第２入力トランジスタの前記第１端子と接続され、前記第２入力トランジスタと逆極性の第２補正トランジスタと、
前記第１補正トランジスタの第１端子および前記第２補正トランジスタの第１端子と接続される補正電流源と、
前記第１補正トランジスタに流れる電流を折り返す第１カレントミラー回路と、
前記第２補正トランジスタに流れる電流を折り返す第２カレントミラー回路と、
前記第１入力トランジスタの第２端子および前記第１カレントミラー回路の出力端子と接続される第１電流源と、
前記第２入力トランジスタの第２端子および前記第２カレントミラー回路の出力端子と接続される第２電流源と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
を備えることを特徴とする差動増幅器。
【請求項１１】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の差動増幅器。
【請求項１２】
請求項１から１１のいずれかに記載の差動増幅器を備えることを特徴とするボルテージフォロア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
多くの電子回路において、差動増幅器（演算増幅器）が利用される。差動増幅器は、２つの入力電圧の差を増幅する回路である。図１（ａ）は、差動増幅器の用途のひとつであるバッファ回路（ボルテージフォロア、ボルテージトラッカー）の回路図である。ボルテージフォロア回路２００は、出力と反転入力が結線された差動増幅器１００Ｒを含む。ボルテージフォロア回路２００の入力（差動増幅器１００Ｒの非反転入力）には、電圧源２０４からの入力電圧ＶＩＮが入力され、その出力には平滑キャパシタ２０２が接続されており、たとえば電源回路として利用される。
【０００３】
図１（ｂ）は、差動増幅器の構成例を示す回路図である。差動増幅器１００Ｒは、主として、入力差動対１０２、テイル電流源１０４、定電流回路１０６、出力段１１０を含む。
【０００４】
入力差動対１０２は、第１入力トランジスタＭ１および第２入力トランジスタＭ２を含む。第１入力トランジスタＭ１のゲートは差動増幅器１００Ｒの反転入力（ＩＮ−）と接続され、第２入力トランジスタＭ２のゲートは差動増幅器１００Ｒの非反転入力（ＩＮ＋）と接続される。
【０００５】
テイル電流源１０４は、入力差動対１０２にテイル電流Ｉを供給する。テイル電流源１０４は、ゲートに第１バイアス端子（ｂｉａｓ１）端子が接続されるＰチャンネルＭＯＳトランジスタＭ３を含み、ｂｉａｓ１端子の電圧に応じて、テイル電流Ｉが規定される。
【０００６】
定電流回路１０６は、入力差動対１０２に接続されるいわゆる能動負荷であり、トランジスタＭ１と接続されるトランジスタＭ４、トランジスタＭ２と接続されるトランジスタＭ５を含む。トランジスタＭ４，Ｍ５はｂｉａｓ１端子の電圧に応じた定電流を発生する。
【０００７】
出力段１１０は、入力差動対１０２を構成するトランジスタＭ１，Ｍ２それぞれに流れる電流ＩＭ１，ＩＭ２の差分を、出力電圧ＶＯＵＴに変換し、ＯＵＴ端子から出力する。
【０００８】
図１（ａ）のボルテージフォロア回路２００のように、差動増幅器１００Ｒの出力端子ＯＵＴに大容量のキャパシタ（容量性負荷）が接続される場合、入力差動対１０２のドレイン側に位相補償のために、抵抗Ｒ１，Ｒ２およびキャパシタＣ３が挿入される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特願２０１５−０２４２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らは、図１（ｂ）の差動増幅器１００Ｒについて検討した結果、以下の課題を認識するに至った。
【００１１】
位相補償用の抵抗Ｒ１，Ｒ２は同じ抵抗値Ｒを有するよう設計され、理想状態では差動増幅器１００Ｒの入力オフセット電圧ＶＯＳはゼロとなる。しかしながら現実的には、抵抗Ｒ１，Ｒ２の抵抗値Ｒにミスマッチが発生し、これが入力オフセット電圧ＶＯＳの原因となる。
【００１２】
抵抗のミスマッチの影響について検討する。簡単のため、トランジスタにミスマッチは発生しておらず、抵抗Ｒ２の抵抗値が設計値ＲよりもΔＲ増加しているとする。この増加した抵抗成分ΔＲによって、第２入力トランジスタＭ２のソース電圧ＶＳ２は、第１入力トランジスタＭ１のソース電圧ＶＳ１よりも低くなる。この電位差ＶＳ２−ＶＳ１が、入力オフセット電圧ＶＯＳとなる。ボルテージフォロア回路２００においては、オフセット電圧ＶＯＳは、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分として現れ、式（１）で定義することができる。
ＶＩＮ−ＶＯＵＴ＝ＶＯＳ      …（１）
【００１３】
また差動対のトランジスタＭ１，Ｍ２のソース電圧ＶＳ１，ＶＳ２と、入力電圧ＶＩＮ、出力電圧ＶＯＵＴの関係式は以下の通りである。
ＶＩＮ＋ＶＧＳ２＝ＶＳ２
ＶＯＵＴ＋ＶＧＳ１＝ＶＳ１
ここで、ＶＧＳ１＝ＶＧＳ２として式を整理すると、式（２）を得る。
ＶＩＮ−ＶＯＵＴ＝ＶＯＳ＝ＶＳ２−ＶＳ１      …（２）
次に、コモン端子ＶＣの電圧ＶＣとソース電圧ＶＳ１，ＶＳ２の関係は、式（３），（４）で表される。
ＶＣ−ＶＳ２＝（Ｉ／２＋ΔＩ）×（Ｒ＋ΔＲ）      …（３）
ＶＣ−ＶＳ１＝（Ｉ／２−ΔＩ）×Ｒ      …（４）
式（２）〜（４）を整理すると、抵抗のミスマッチによって発生する入力オフセット電圧ＶＯＳは式（５）として得られる。
ＶＯＳ＝ＶＳ２−ＶＳ１＝（Ｉ／２＋ΔＩ）×（Ｒ＋ΔＲ）−（Ｉ／２−ΔＩ）×Ｒ
＝２ΔＩ・Ｒ＋１／２・ΔＲ＋ΔＩ・ΔＲ    …（５）
【００１４】
式（５）から明らかなように、入力オフセット電圧ＶＯＳは、抵抗のミスマッチ量ΔＲに応じて発生する。
【００１５】
一般的に位相補償用の抵抗Ｒ１，Ｒ２は半導体チップ（ダイ）上にペア性を有するように近接配置される。これによりプロセスばらつきや温度変動に対して、抵抗Ｒ１，Ｒ２の抵抗値のミスマッチΔＲが小さくなるよう配慮される。しかしながら、ミスマッチΔＲを完全にゼロとすることは難しい。
【００１６】
従来では、抵抗Ｒ１，Ｒ２の抵抗値をトリミング（調節）可能に構成し、半導体チップの出荷前の検査工程において、入力オフセット電圧ＶＯＳがゼロに近づくように抵抗Ｒ１，Ｒ２の抵抗値が調節される。
【００１７】
ところがトリミングが完了した後に、差動増幅器１００の半導体チップをパッケージに収容する際、あるいはパッケージを、プリント基板に実装する際に、半導体チップに応力が発生し、抵抗Ｒ１，Ｒ２の抵抗値に、後発的なミスマッチが生ずる場合がある。
【００１８】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、入力オフセット電圧を改善した差動増幅器の提供にある。
【課題を解決するための手段】
【００１９】
本発明のある態様は差動増幅器に関する。差動増幅器は、第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、入力差動対にテイル電流を供給するテイル電流源と、第１入力トランジスタの第１端子とテイル電流源の間に設けられる第１抵抗と、第２入力トランジスタの第１端子とテイル電流源の間に設けられる第２抵抗と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、第１入力トランジスタの第１端子と第２入力トランジスタの第１端子の電位差に応じた差動の補正電流を発生する補正回路と、を備える。
【００２０】
この態様によると、第１抵抗および第２抵抗のミスマッチを補正できる。
【００２１】
補正回路は、第１補正トランジスタおよび第２補正トランジスタを含み、第１入力トランジスタの第１端子および第２入力トランジスタの第１端子それぞれの電圧に応じた差動の補正電流を生成する補正差動対と、補正差動対に電流を供給する補正電流源と、を含んでもよい。
【００２２】
第１補正トランジスタ、第２補正トランジスタは、第１入力トランジスタ、第２入力トランジスタと同一極性であってもよい。同一極性とは、トランジスタが同型で、かつ極性（導電型）が同一である場合のほか、トランジスタが別型で、かつ極性（導電型）が同一である場合を含む。
【００２３】
第１補正トランジスタ、第２補正トランジスタは、第１入力トランジスタ、第２入力トランジスタと逆極性（異極性）であり、補正回路は、第１補正トランジスタ、第２補正トランジスタに流れる電流を折り返し、差動の補正電流を生成するカレントミラー回路をさらに含んでもよい。逆極性とは、トランジスタが同型で、かつ極性（導電型）が異なる場合のほか、トランジスタが別型で、かつ極性（導電型）が異なる場合を含む。
【００２４】
入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＰＮＰ型バイポーラトランジスタであってもよい。
【００２５】
入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＮＰＮ型バイポーラトランジスタであってもよい。
【００２６】
入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＮＰＮ型バイポーラトランジスタであってもよい。
【００２７】
入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＰＮＰ型バイポーラトランジスタであってもよい。
【００２８】
本発明の別の態様もまた、差動増幅器である。この差動増幅器は、反転入力端子および非反転入力端子と、制御端子が反転入力端子と接続される第１入力トランジスタと、制御端子が非反転入力端子と接続される第２入力トランジスタと、テイル電流を供給するテイル電流源と、テイル電流源と第１入力トランジスタの第１端子の間に設けられる第１抵抗と、テイル電流源と第２入力トランジスタの第１端子の間に設けられる第２抵抗と、制御端子が第１入力トランジスタの第１端子と接続され、第１入力トランジスタと同極性の第１補正トランジスタと、制御端子が第２入力トランジスタの第１端子と接続され、第２入力トランジスタと同極性の第２補正トランジスタと、第１補正トランジスタの第１端子および第２補正トランジスタの第１端子と接続される補正電流源と、第１入力トランジスタの第２端子および第１補正トランジスタの第２端子と接続される第１電流源と、第２入力トランジスタの第２端子および第２補正トランジスタの第２端子と接続される第２電流源と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、を備える。
【００２９】
本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、反転入力端子および非反転入力端子と、制御端子が反転入力端子と接続される第１入力トランジスタと、制御端子が非反転入力端子と接続される第２入力トランジスタと、テイル電流を供給するテイル電流源と、テイル電流源と第１入力トランジスタの第１端子の間に設けられる第１抵抗と、テイル電流源と第２入力トランジスタの第１端子の間に設けられる第２抵抗と、制御端子が第１入力トランジスタの第１端子と接続され、第１入力トランジスタと逆極性の第１補正トランジスタと、制御端子が第２入力トランジスタの第１端子と接続され、第２入力トランジスタと逆極性の第２補正トランジスタと、第１補正トランジスタの第１端子および第２補正トランジスタの第１端子と接続される補正電流源と、第１補正トランジスタに流れる電流を折り返す第１カレントミラー回路と、第２補正トランジスタに流れる電流を折り返す第２カレントミラー回路と、第１入力トランジスタの第２端子および第１カレントミラー回路の出力端子と接続される第１電流源と、第２入力トランジスタの第２端子および第２カレントミラー回路の出力端子と接続される第２電流源と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、を備える。
【００３０】
差動増幅器は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００３１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３２】
本発明のある態様によれば、差動増幅器の特性を改善できる。
【図面の簡単な説明】
【００３３】
【図１】図１（ａ）は、差動増幅器の用途のひとつであるバッファ回路の回路図であり、図１（ｂ）は、差動増幅器の構成例を示す回路図である。
【図２】実施の形態に係る差動増幅器の回路図である。
【図３】差動増幅器の構成例の回路図である。
【図４】図４（ａ）、（ｂ）は、図３の差動増幅器における入力オフセット電圧ＶＯＳの補正効果を示す図である。
【図５】差動増幅器の別の構成例を示す回路図である。
【図６】第２変形例に係る差動増幅器の回路図である。
【発明を実施するための形態】
【００３４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３６】
図２は、実施の形態に係る差動増幅器１００の回路図である。差動増幅器１００は主として、入力差動対１０２、テイル電流源１０４、定電流回路１０６、位相補償回路１０８、出力段１１０および補正回路１２０を備え、ひとつの半導体基板に一体集積化されている。差動増幅器１００は、反転入力端子（ＩＮ−）と非反転入力端子（ＩＮ＋）の電位差を増幅し、出力端子ＯＵＴから出力電圧ＶＯＵＴを出力する。
【００３７】
入力差動対１０２は、ＰチャンネルＭＯＳＦＥＴである第１入力トランジスタＭ１、第２入力トランジスタＭ２を含む。第１入力トランジスタＭ１の制御端子（ゲート）は反転入力端子ＩＮ−と接続され、第２入力トランジスタＭ２の制御端子は非反転入力端子ＩＮ＋と接続される。入力差動対１０２は、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋それぞれの電圧ＶＩＮ＋，ＶＩＮ−に応じた差動電流ＩＭ１，ＩＭ２を生成する。
【００３８】
テイル電流源１０４は、入力差動対１０２にテイル電流Ｉを供給する。たとえばテイル電流源１０４は、制御端子（ゲート）がバイアス端子ｂｉａｓ１と接続されるＰチャンネルＭＯＳＦＥＴであるトランジスタＭ３を含む。
【００３９】
位相補償回路１０８は、入力差動対１０２とテイル電流源１０４の間に挿入されている。位相補償回路１０８は、第１抵抗Ｒ１、第２抵抗Ｒ２およびキャパシタＣ１を含む。第１抵抗Ｒ１は、第１入力トランジスタＭ１の第１端子（ソース）とテイル電流源１０４の間に設けられ、第２抵抗Ｒ２は第２入力トランジスタＭ２の第１端子（ソース）とテイル電流源１０４の間に設けられる。キャパシタＣ１は、第１入力トランジスタＭ１のソースと第２入力トランジスタＭ２のソースの間に接続される。
【００４０】
定電流回路１０６は、第１入力トランジスタＭ１の第２端子（ドレイン）および第２入力トランジスタＭ２の第２端子（ドレイン）と接続され、定電流ＩＭ４，ＩＭ５を発生する。たとえば定電流回路１０６は、制御端子（ゲート）が共通に接続されたＮチャンネルＭＯＳＦＥＴであるトランジスタＭ４，Ｍ５を含む。トランジスタＭ４，Ｍ５は、テイル電流源１０４が生成するテイル電流Ｉに比例した電流ＩＭ４，ＩＭ５が流れるように、ｂｉａｓ１端子の電圧Ｖｂｉａｓ１に応じた電圧によってバイアスされる。具体的にはトランジスタＭ１１は、トランジスタＭ４，Ｍ５とともにカレントミラー回路を形成している。トランジスタＭ１２のゲートはｂｉａｓ１端子と接続され、トランジスタＭ１２には、テイル電流Ｉに比例した電流ＩＭ１２が流れ、したがって定電流回路１０６が生成する電流ＩＭ４，ＩＭ５と電流Ｉとは比例関係にある。
【００４１】
出力段１１０は、第１入力トランジスタＭ１の第２端子（ドレイン）および第２入力トランジスタＭ２の第２端子（ドレイン）と接続され、出力電圧ＶＯＵＴを生成する。たとえば出力段１１０は、トランジスタＭ６，Ｍ７，Ｍ８，Ｍ９を含む。トランジスタＭ６，Ｍ７はＮチャンネルＭＯＳＦＥＴであり、それらの制御端子（ゲート）はｂｉａｓ２端子と接続され、所定のバイアス電圧が供給されている。トランジスタＭ８，Ｍ９はカレントミラー回路を構成している。トランジスタＭ６のドレインは出力端子ＯＵＴと接続されている。
【００４２】
なお、定電流回路１０６および出力段１１０の回路構成は特に限定されず、公知のさまざまな回路形式を採用することができる。たとえばカレントミラー回路としてカスコード型を用いてもよい。
【００４３】
補正回路１２０は、第１入力トランジスタＭ１の第１端子の電圧（ソース電圧）ＶＳ１および第２入力トランジスタＭ２の第１端子（ソース電圧）ＶＳ２を受ける。補正回路１２０の２つの出力は、第１入力トランジスタＭ１の第２端子（ドレイン）および第２入力トランジスタＭ２の第２端子（ドレイン）と接続されており、第１入力トランジスタＩＭ１のソース電圧ＶＳ１と第２入力トランジスタＭ２のソース電圧ＶＳ２の電位差に応じた差動の補正電流ＩＣＭＰ１，ＩＣＭＰ２を発生する。
【００４４】
本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４５】
図３は、差動増幅器１００の構成例の回路図である。図３には差動増幅器１００を用いて構成される。補正回路１２０は、補正差動対１２２、補正電流源１２４を含む。補正差動対１２２は、第１入力トランジスタＭ１の第１端子（ソース）の電圧ＶＳ１および第２入力トランジスタＭ２の第１端子（ソース）の電圧ＶＳ２に応じた差動の補正電流ＩＣＭＰ１，ＩＣＭＰ２を生成する。補正電流源１２４は、補正差動対１２２に定電流Ｉ２を供給する。
【００４６】
より具体的には補正差動対１２２は、ＰＮＰ型の第１補正トランジスタＱ１および第２補正トランジスタＱ２を含む。ＰＮＰ型のバイポーラトランジスタは、入力差動対１０２を構成するＰチャンネルＭＯＳＦＥＴと同極性である。第１補正トランジスタＱ１、第２補正トランジスタＱ２それぞれの制御端子（ベース）には、第１入力トランジスタＭ１、第２入力トランジスタＭ２のソースの電圧ＶＳ１，ＶＳ２が入力される。補正電流源１２４はＰチャンネルＭＯＳＦＥＴであるトランジスタＭ１０を含む。トランジスタＭ１０のゲートはｂｉａｓ１端子と接続され、トランジスタＭ１２、Ｍ３とともにカレントミラー回路を形成しており、補正電流源１２４が生成する定電流Ｉ２は、テイル電流源１０４が生成するテイル電流Ｉと比例関係にある。
【００４７】
以上が差動増幅器１００の構成例である。続いてその動作を説明する。
いま、抵抗Ｒ１とＲ２の抵抗値にミスマッチが発生し、Ｒ１＝Ｒ，Ｒ２＝Ｒ＋ΔＲとなったとする。このとき、トランジスタＭ１の電流ＩＭ１はΔＩ増加し、トランジスタＭ２の電流ＩＭ２はΔＩ減少する。
ＩＭ１＝Ｉ／２＋ΔＩ
ＩＭ２＝Ｉ／２−ΔＩ
【００４８】
第２入力トランジスタＭ２のソース電圧ＶＳ２は、第１入力トランジスタＭ１のソース電圧ＶＳ１より低くなる。そうすると、補正差動対１２２のトランジスタＱ２に流れる補正電流ＩＣＭＰ２が増加し、トランジスタＱ１に流れる補正電流ＩＣＭＰ１は減少する。
ＩＣＭＰ１＝Ｉ２／２−ΔＩ’
ＩＣＭＰ２＝Ｉ２／２＋ΔＩ’
【００４９】
入力差動対１０２から定電流回路１０６に流れ込む差動電流には、補正回路１２０が生成する補正電流が重畳される。したがって、補正後の差動電流はＩＭ１＋ＩＣＭＰ１およびＩＭ２＋ＩＣＭＰ２となる。つまりトランジスタＭ１の電流ＩＭ１の増加分ΔＩが、トランジスタＱ１の電流ＩＭ１の減少分ΔＩ’と打ち消しあい、トランジスタＭ２の電流ＩＭ２の減少分ΔＩが、トランジスタＱ２の電流ＩＭ１の増加分ΔＩ’と打ち消しあう。
【００５０】
補正回路１２０は、抵抗Ｒ１，Ｒ２のミスマッチに起因するソース電圧ＶＳ１，ＶＳ２の差分、言い換えれば差動増幅器１００の入力オフセット電圧ＶＯＳを、差動の補正電流ＩＣＭＰ１，ＩＣＭＰ２に変換し、定電流回路１０６に流れ込むドレイン電流ＩＭ１＋ＩＣＭＰ１，ＩＭ２＋ＩＣＭＰ２が一定となるようにフィードバックがかかる。
【００５１】
図３に示すようにボルテージフォロア回路２００を構成すると、ＶＩＮ＝ＶＯＵＴが成り立つようにフィードバックがかかる。したがって、第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれのソース電圧ＶＳ１，ＶＳ２は等しくなり、入力オフセット電圧ＶＯＳをゼロに近づけることができる。
【００５２】
以上が差動増幅器１００の動作である。この差動増幅器１００によれば、補正回路１２０による補正効果によって、入力オフセット電圧ＶＯＳをゼロに近づけることができる。この補正効果は、プロセスばらつき、温度変動、応力などさまざまな要因に起因する抵抗のミスマッチΔＲに対して有効である。
【００５３】
図４（ａ）、（ｂ）は、図３の差動増幅器１００における入力オフセット電圧ＶＯＳの補正効果を示す図である。図４（ａ）は、入力オフセット電圧ＶＯＳの入力電圧ＶＩＮに対する依存性を示す。抵抗Ｒ１，Ｒ２の設計値は１００ｋΩであり、（i）は、Ｒ１が設計値よりも４ｋΩ増加した場合の特性を、（ii）は、Ｒ２が設計値よりも４ｋΩ増加した場合の特性を示す。また比較のために、図１（ｂ）の従来の差動増幅器１００Ｒの特性（iii）、（iv）が示される。（v）は抵抗のミスマッチΔＲがゼロのときの特性を示す。
【００５４】
補正回路１２０を設けない従来回路では、４ｋΩのミスマッチに対して、±７ｍＶの入力オフセット電圧ＶＯＳが発生するのに対して、補正回路１２０を備える差動増幅器１００によれば、入力オフセット電圧ＶＯＳを±１ｍＶ程度まで小さくできる。
【００５５】
図４（ｂ）は、入力オフセット電圧ＶＯＳの抵抗値の差分ΔＲに対する依存性を示す。（i）、（ii）はそれぞれ、図３の差動増幅器１００において、Ｒ１，Ｒ２が変動したときの特性を示す。（iii）、（iv）はそれぞれ、従来の差動増幅器１００Ｒにおいて、Ｒ１，Ｒ２が変動したときの特性を示す。（i）と（iii）の対比、あるいは（ii）と（iv）の対比から、補正回路１２０を設けることにより、入力オフセット電圧ＶＯＳが大幅に低減されることが分かる。
【００５６】
図５は、差動増幅器１００の別の構成例（１００Ａ）を示す回路図である。図５の差動増幅器１００Ａにおいて、補正回路１２０Ａは、補正差動対１２２Ａ、補正電流源１２４Ａに加えてカレントミラー回路１２６，１２８を備える。
【００５７】
補正差動対１２２Ａを構成する第１補正トランジスタＱ１、第２補正トランジスタＱ２は、ＮＰＮ型バイポーラトランジスタであり、Ｐチャンネルの第１入力トランジスタＭ１、第２入力トランジスタＭ２とは逆極性である。補正電流源１２４Ａは、トランジスタＱ１，Ｑ２の共通に接続されたエミッタに接続され、定電流Ｉ２を生成する。補正電流源１２４Ａは、定電流回路１０６のトランジスタＭ４，Ｍ５と同様にバイアスされるトランジスタＭ１１を含み、定電流Ｉ２と、定電流回路１０６が生成する電流ＩＭ４，ＩＭ５とは比例関係にある。
【００５８】
カレントミラー回路１２６は、第１補正トランジスタＱ１に流れる電流を折り返し、カレントミラー回路１２８は、第２補正トランジスタＱ２に流れる電流を折り返す。カレントミラー回路１２６，１２８は、差動の補正電流ＩＣＭＰ１，ＩＣＭＰ２を生成する。
【００５９】
この構成によっても、図３の差動増幅器１００と同様の効果を得ることができる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６１】
（第１変形例）
図２、図３、図５に示されるＭＯＳＦＥＴは、バイポーラトランジスタに置換してもよい。この場合、第１端子のソースをエミッタと読み替え、第２端子のドレインをコレクタと読み替えればよい。反対に図２、図３、図５に示されるバイポーラトランジスタを、ＭＯＳＦＥＴに置換してもよい。
【００６２】
（第２変形例）
図６は、第２変形例に係る差動増幅器１００Ｂの回路図である。この差動増幅器１００Ｂは、図２の差動増幅器１００を天地反転し、ＰチャンネルとＮチャンネルを置換し、ＮＰＮ型をＰＮＰ型に置換した構成と把握される。
【００６３】
（変形例３）
実施の形態では、差動増幅器１００をボルテージフォロア回路に利用したが、差動増幅器１００の用途はそれには限定されない。差動増幅器１００を用いて、非反転型あるいは反転入力端子のアンプを構成してもよい。
【００６４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６５】
１００…差動増幅器、１０２…入力差動対、１０４…テイル電流源、１０６…定電流回路、１０８…位相補償回路、１１０…出力段、１２０…補正回路、１２２…補正差動対、１２４…補正電流源、２００…ボルテージフォロア回路、２０２…平滑キャパシタ、２０４…電圧源、Ｍ１…第１入力トランジスタ、Ｍ２…第２入力トランジスタ、Ｑ１…第１補正トランジスタ、Ｑ２…第２補正トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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