(57)【要約】      （修正有）【課題】貫通穴加工が正規の位置からずれて加工されていないかを判定可能とし、半導体装置の信頼性を向上させる。【解決手段】半導体装置の基板は、第１貫通穴２０と第１の方向に並ぶとともに、第１の方向と交差した第２の方向に伸びてグランドパターン３０と電気的に接続された第１導電パターン３１ａと、第１貫通穴に対して第１導電パターンとは反対側に位置し、第１貫通穴とは所定の距離だけ離間するとともに、第２の方向に伸びて前記グランドパターンと電気的に接続された第２導電パターン３１ｂと、を備える。【選択図】図４
2018056357.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、該第１面とは反対側に位置した第２面と、第１の方向に伸び、ホストと接続
可能なコネクタが設けられた第１縁部と、該第１縁部の反対側に位置した第２縁部と、該
第２縁部側に設けられるとともに、前記第１面と前記第２面とを貫通した第１貫通穴及び
第２貫通穴と、グランドパターンと、を備えた基板と、
前記基板に実装された不揮発性メモリと、
前記基板に実装されるとともに、前記不揮発性メモリに対するデータ処理を制御可能な
コントローラと、
を有し、前記基板は、
前記第１貫通穴と前記第１の方向に並ぶとともに、前記第１の方向と交差した第２の方
向に伸びて前記グランドパターンと電気的に接続された第１導電パターンと、前記第１貫
通穴に対して前記第１導電パターンとは反対側に位置し、前記第１貫通穴とは所定の距離
だけ離間するとともに、前記第２の方向に伸びて前記グランドパターンと電気的に接続さ
れた第２導電パターンと、を備えた半導体装置。
【請求項２】
前記基板は、前記第２貫通穴と前記第１の方向に並ぶとともに、前記第２の方向に伸び
て前記グランドパターンと電気的に接続された第３導電パターンと、前記第２貫通穴に対
して前記第３導電パターンとは反対側に位置し、前記第２貫通穴とは所定の距離だけ離間
するとともに、前記第２の方向に伸びて前記グランドパターンと電気的に接続された第４
導電パターンと、をさらに備えた請求項１に記載の半導体装置。
【請求項３】
前記コネクタは、前記第１縁部の中心から前記第１の方向にずれた位置にスリットを備
えた請求項２に記載の半導体装置。
【請求項４】
前記所定の距離は、前記第２導電パターンの幅よりも短い請求項３に記載の半導体装置
。
【請求項５】
前記所定の距離は、前記第２導電パターンの幅の半分の長さ以下である請求項４に記載
の半導体装置。
【請求項６】
前記第２導電パターンは、前記第１導電パターンと前記第４導電パターンとの間に位置
し、前記第４導電パターンは、前記第３導電パターンと前記第２導電パターンとの間に位
置した請求項４又は請求項５に記載の半導体装置。
【請求項７】
前記第１導電パターンは、前記第２導電パターンと前記第３導電パターンとの間に位置
し、前記第３導電パターンは、前記第４導電パターンと前記第１導電パターンとの間に位
置した請求項４又は請求項５に記載の半導体装置。
【請求項８】
前記基板は、前記第１導電パターンと接続された第１端子と、前記第２導電パターンと
接続された第２端子と、前記第３導電パターンと接続された第３端子と、前記第４導電パ
ターンと接続された第４端子と、前記グランドパターンと接続されたグランド端子と、を
さらに備えた請求項４乃至請求項７に記載の半導体装置。
【請求項９】
前記第２の方向は、前記第１の方向と直交する請求項１乃至請求項８に記載の半導体装
置。
【請求項１０】
第１の方向に伸び、ホストと接続可能なコネクタが設けられた第１縁部と、該第１縁部
の反対側に位置した第２縁部と、該第２縁部側に設けられた貫通穴と、グランドパターン
と、を備えた基板と、
前記基板に実装された不揮発性メモリと、
前記基板に実装されるとともに、前記不揮発性メモリに対するデータ処理を制御可能な
コントローラと、
を有し、前記貫通穴は、
前記グランドパターンと電気的に接続された第１導電パターン及び第２導電パターンの
間に位置するとともに、前記第１導電パターン及び前記第２導電パターンと前記第１の方
向に並んで位置した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
基板上に、不揮発性メモリ及びコントローラが搭載され、ホストと接続されるコネクタ
にスリットが設けられた半導体装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１３０４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、半導体装置の信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１面と、該第１面とは反対側に位置した第２面と、第１の
方向に伸び、ホストと接続可能なコネクタが設けられた第１縁部と、該第１縁部の反対側
に位置した第２縁部と、該第２縁部側に設けられるとともに、前記第１面と前記第２面と
を貫通した第１貫通穴及び第２貫通穴と、グランドパターンと、を備えた基板と、前記基
板に実装された不揮発性メモリと、前記基板に実装されるとともに、前記不揮発性メモリ
に対するデータ処理を制御可能なコントローラと、を有し、前記基板は、前記第１貫通穴
と前記第１の方向に並ぶとともに、前記第１の方向と交差した第２の方向に伸びて前記グ
ランドパターンと電気的に接続された第１導電パターンと、前記第１貫通穴に対して前記
第１導電パターンとは反対側に位置し、前記第１貫通穴とは所定の距離だけ離間するとと
もに、前記第２の方向に伸びて前記グランドパターンと電気的に接続された第２導電パタ
ーンと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の外観の一例を示し、（ａ）は上面図、（ｂ）は側面図。
【図２】第１実施形態に係る半導体装置のシステム構成の一例を示した図。
【図３】第１実施形態に係る半導体装置をノートブック型ポータブルコンピュータに用いた場合を例示した図。
【図４】第１実施形態に係る貫通穴の近傍を拡大して示した図。
【図５】第１実施形態に係る基板の製造方法の一工程を示した図。
【図６】第１実施形態に係る基板の製造方法の一工程を示した図。
【図７】第１実施形態に係る基板の製造方法の一工程を示した図。
【図８】第１実施形態に係る基板の製造方法の一工程を示した図。
【図９】第１実施形態における、貫通穴の加工のズレを検出する手順の一例を示したフローチャート図。
【図１０】第１実施形態における貫通穴０ａの加工のズレを検出する他の一例を示したフローチャート図。
【図１１】第２実施形態に係る一の貫通穴の近傍を拡大して示した図。
【図１２】第２実施形態に係る他の貫通穴の近傍を拡大して示した図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。
【００１０】
（第１実施形態）
図１は、本実施形態に係る半導体装置１の外観の一例を示す。尚、図１の（ａ）は上面
図、（ｂ）は側面図である。また、図２は、第１実施形態に係る半導体装置１のシステム
構成の一例を示す。尚、本実施形態に係る半導体装置は例えばＳＳＤ（Solid State Driv
e）等のメモリシステムであるが、これに限られない。
【００１１】
図２に示すように、半導体装置１は、ホスト２と接続される。尚、本実施形態において
ホスト２は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デ
タッチャブルノートＰＣ、携帯電話のような種々の電子機器である。また、ホスト２は、
データセンタ等に用いられるサーバ装置でも良い。半導体装置１は、例えばこれらホスト
２の外部メモリとして用いられ得る。
【００１２】
図１及び図２に示すように半導体装置１は、基板１１、不揮発性メモリ１２、コントロ
ーラ１３、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（
ＯＳＣ）１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電
源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９を有する
。尚、図１においては説明の便宜上、オシレータ１５及びＥＥＰＲＯＭ１６を省略してい
る。
【００１３】
不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略
す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」として説
明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive Ran
dom Access Memory）等の、不揮発性の他のメモリでも良い。
【００１４】
また、揮発メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。以
降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモリ
１４はこれに限らず、揮発性の他のメモリでも良い。
【００１５】
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パ
ッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、複数の半
導体チップ（メモリチップ）がスタックされ、１つのパッケージ内に封止されている。
【００１６】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であ
り、半導体装置１の外形寸法を規定する。尚、本実施形態において、基板１１は、複数の
層から成る多層基板で、例えば８層からなるが、基板１１の層の数はこれに限らず、例え
ば４層でも良いし、２層でも良い。
【００１７】
基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを
有する。尚、第１面１１ａ及び第２面１１ｂは、例えば主面とも称され得る。また、本明
細書において、基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を「
側面」と定義する。半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コン
トローラ１３、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度
センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面
である。
【００１８】
また、第２面１１ｂは、ＮＡＮＤメモリ１２等の部品が実装されない非実装面である。
第２面に部品が実装されないことにより、半導体装置１の薄型化が可能となり省スペース
化に繋がり、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図ることも
できる。
【００１９】
尚、半導体装置１において、第２面１１ｂにもＮＡＮＤメモリ１２等の部品が実装され
ても良い。また、第２面１１ｂは、例えば製品の性能確認のためのテスト用のパッド等の
他の機能が設けられても良い。
【００２０】
図１に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。また、基板１１は、第１縁部１１ｃと、第２縁部１１ｄと
の間に位置した第３縁部１１ｅ、及び第４縁部１１ｆを有する。第１縁部１１ｃは、コネ
クタ２１（インターフェース部、基板インターフェース部、端子部、接続部）を有する。
本実施形態において、コネクタ２１は、例えばＬＩＦ（Low Insertion Force）コネクタ
である。
【００２１】
また、基板１１の第２縁部１１ｄ側には、第１面１１ａと第２面１１ｂとを貫通した貫
通穴２０（穴、孔部、貫通孔、固定部）が設けられる。換言すれば、貫通穴２０は、基板
１１の第２縁部１１ｄとＮＡＮＤメモリ１２との間に位置する。本実施形態においては、
説明の便宜上、貫通穴２０の内、第３縁部１１ｅ側に位置する貫通穴２０を貫通穴２０ａ
、第４縁部１１ｅ側に位置する貫通穴２０を貫通穴２０ｂとして説明する。尚、以降の説
明において、単に貫通穴２０と表現される場合、貫通穴２０ａ及び貫通穴２０ｂが共に含
まれる。
【００２２】
コネクタ２１は、複数の接続端子２１ａ（金属端子、パターン、パッド）を有する。コ
ネクタ２１は、ホスト２と電気的に接続され、ホスト２との間で信号（制御信号及びデー
タ信号）をやり取りする。また、コネクタ２１は、ホスト２から入力された電源（電力）
を電源回路１７に供給する電源入力部としても機能する。
【００２３】
本実施形態において第１縁部１１ｃは、基板１１の短辺側に位置する。すなわち、本実
施形態においてコネクタ２１は、基板１１の短手方向に沿って設けられる。また、コネク
タ２１には、基板１１の第１縁部１１ｃの中心位置からずれた位置にスリット２１ｂ（凹
部）が形成されており、ホスト２側に設けられた、図示されない突起（キー、凸部）など
と嵌まり合うように形成される。これにより、半導体装置１が表裏逆に取り付けられるこ
とを防ぐことができる。
【００２４】
半導体装置１は、インターフェース３を介してホスト２と電気的に接続される。ホスト
２は、半導体装置１に対してデータアクセス制御を実行し、例えば半導体装置１に書き込
み要求、読み出し要求、及び消去要求を送ることで、半導体装置１に対してデータの書き
込み、読み出し、及び消去を実行する。
【００２５】
本実施形態に係るインターフェース３は、例えばＰＣＩｅ（Peripheral Component Int
erconnect Express）である。すなわち、コネクタ２１とホスト２との間には、ＰＣＩｅ
の規格に則した高速信号（高速差動信号）が流れる。
【００２６】
尚、インターフェース３は、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial Adv
anced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳＢ（
Universal Serial Bus）等の他の規格が用いられてもよい。
【００２７】
電源回路１７は、コネクタ２１及び電源線５を介してホスト電源部４に電気的に接続さ
れる。電源回路１７は、ホスト電源部５から半導体装置１に必要な電源が供給される。電
源回路１７は、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４に電力を供給
する。尚、電源回路１７は、ホスト２から供給される電源の損失を抑えるために、コネク
タ２１の近傍に配置されることが望ましい。
【００２８】
電源回路１７は、電源ＩＣ１７ａを含み、電源ＩＣ１７ａには、抵抗、コンデンサ、イ
ンダクタ、等の電子部品が接続されている。尚、電源ＩＣ１７ａは、電源部、電源チップ
、複合電源制御ＩＣ、と称されても良く、電源ＩＣ１７ａは例えばＰＭＩＣ（Power Mana
gement Integrated Circuit）であるが、これに限られない。
【００２９】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。さらに、コントローラ１３は、ＮＡＮＤメモリ１２におけるガーベージコレクション処
理や、ウェアレベリング処理等の、半導体装置１自体が内部で独自に行うデータ整理等の
動作を制御する。
【００３０】
ガーベージコレクション処理は、ＮＡＮＤメモリ１２の物理ブロック内の不要な（無効
な）データが書き込まれた領域を効率的に使用できるようにするため、不要なデータ以外
のデータを他の物理ブロックに移動させ、移動元の物理ブロックを解放する処理である。
換言すれば、物理ブロック内の有効なデータを他の物理ブロックに書き込み（コピーし）
、移動元の物理ブロックの全てのデータを消去する処理である。
【００３１】
ウェアレベリング処理は、書き換え回数がブロック間で均等に分散されるように制御す
る処理である。例えば、書き換え回数の多いブロックのデータを書き換え回数が少ない他
のブロックに移動させる処理である。また、書き換え頻度の多いデータを書き換え回数の
少ないブロックに移動させ、例えばコンピュータのＯＳファイル等の書き換え頻度の少な
いデータを書き換え回数の多いブロックに移動させることで、ブロック間の書き換え回数
を平準化しても良い。ウェアレベリング処理の具体的な処理はこれに限られない。
【００３２】
ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動
作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情
報として格納している。
【００３３】
温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は
、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位
置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は
無く、コントローラ１３の機能として設けられても良い。
【００３４】
前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合
、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出し
た基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を
図ることができ、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図るこ
ともできる。
【００３５】
前述のように、本実施形態に係る半導体装置１は、例えばノートブック型ポータブルコ
ンピュータやタブレット端末、その他デタッチャブルノートＰＣ等のホスト２と接続され
る。図３は、半導体装置１をノートブック型ポータブルコンピュータ２００に用いた場合
を例示した図である。
【００３６】
図３に示すように、ノートブック型ポータブルコンピュータ２００の入力装置２０１に
は、表示装置２０３がヒンジ機構２０２を介して回動自在に設けられている。入力装置２
０１には、タッチパッド２０４、キーボード２０５等の操作部が設けられている。表示装
置２０３には例えばＬＣＤ（Liquid Crystal Display）等の図示しない表示機構が設けら
れても良い。
【００３７】
また、表示装置２０３には、上記タッチパッド２０４、キーボード２０５等の操作部お
よび表示装置２０６を制御する制御回路を組み込んだマザーボード２０７が設けられてい
る。プリント回路板２０７には、図示されないコネクタが設けられており、当該コネクタ
を介して半導体装置１が実装される。尚、マザーボード２０７及び半導体装置１は、表示
装置２０３の内部に設けられるが、図３では破線で示す。また、図示は省略するが、半導
体装置１の基板１１に設けられた固定穴（半円）２２を用いて、半導体装置１とマザーボ
ード６０７とを、ネジ止めによって固定しても良い。
【００３８】
尚、マザーボード２０７及び半導体装置１が表示装置２０３側に設けられ、さらにヒン
ジ機構２０２を、入力装置２０１と、表示装置２０３とを、其々互いに切り離し可能に接
続する構成としても良い。この場合、表示装置２０３に、手書き入力可能なタッチパネル
が設けられることで、表示装置２０３をタブレット端末として使用可能となる。
【００３９】
図４は、本実施形態に係る貫通穴２０（２０ａ）の近傍を拡大して示した図である。本
実施形態において基板１１は、グランドパターン３０を備える。グランドパターン３０は
、例えば銅箔等の導電性材料で形成される。尚、基板１１には、グランドパターン３０と
電気的に接続されたグランド端子３０ａが設けられる。
【００４０】
また、貫通穴２０ａの近傍には、グランドパターン３０と電気的に接続されるとともに
、第３縁部１１ｅと略平行に伸びるテストパターン３１が設けられる。尚、本実施形態に
おいては、説明の便宜上、テストパターン３１の内、貫通穴２０ａと第３縁部１１ｅとの
間に設けられたテストパターン３１を特にテストパターン３１ａ、貫通穴２０ａに対して
当該テストパターン３１ａとは反対側に位置したテストパターン３１を特にテストパター
ン３１ｂと呼ぶ。また、以降の説明において、単にテストパターン３１と表現される場合
、テストパターン３１ａ及びテストパターン３１ｂが共に含まれる。尚、本実施形態にお
いて、貫通穴２０の正規の直径Ｄｐは、例えばＤｐ＝１．８［ｍｍ］であるが、これに限
らない。尚、ここでの正規の直径Ｄｐとは、設計時に決定された直径の値であり、必ずし
も実際に加工された直径Ｄと一致するとは限らないとする。
【００４１】
さらに、基板１１には、テストパターン３１ａと接続されたテスト端子３２ａ、及びテ
ストパターン３１ｂと接続されたテスト端子３２ｂが設けられる。尚、テストパターン３
１ａ及び３１ｂは、グランドパターン３０と同材料で一体に形成されても良いし、グラン
ドパターン３０とは異なる材料で形成されても良い。また、以降の説明において、単にテ
スト端子３２と表現される場合、テスト端子３２ａ及びテスト端子３２ｂが共に含まれる
。
【００４２】
次に、半導体装置１に用いられる基板１１の製造方法を、図５乃至図８を参照して説明
する。はじめに、図５に示すように、複数層を重ねた基板Ａの四隅に、固定用の穴Ｈと複
数層を接続するための貫通穴がＮＣ（Numerical Control）ドリル加工で設けられる。尚
、基板Ａの其々の層は、例えばプリプレグによって接着され、加圧・加熱されることで硬
化される。
【００４３】
前述のように硬化された基板Ａには、図６に示すように、コネクタ２１に用いられる接
続端子２１ａが構成される。この他、前述したグランドパターン３０（図示せず）やグラ
ンド端子３０ａ（図示せず）、表面層へのソルダーレジストの加工、その他、ＮＡＮＤメ
モリ１２やコントローラ１３等を基板１１に実装するためのパッド（図示せず）等の加工
も、この工程で行われる。また、前述したテストパターン３１、及びテストパッド３２も
加工される。基板Ａからは、例えば３枚の基板１１が製造されるものとする。尚、図６で
は説明の便宜上、一部の構成を省略して示す。
【００４４】
次に、穴Ｈを用いて基板Ａがルーターに固定され、図７に示すように基板Ａに対して加
工用スリットＢが加工される。尚、当該加工用スリットＢは、単にスリットＢと称されて
も良い。
【００４５】
その後、図８に示すように、穴Ｈを用いて基板Ａがルーターに固定された状態で、基板
１１に設けられる貫通穴２０や、第１縁部１１ｃに設けられるスリット２１ｂの加工が行
われる。最後に、ＮＡＮＤメモリ１２やコントローラ１３等が実装され、リフローで半田
付けされた後でスリットＢの加工で残された部分（ミシン目）が切断され、３つの基板１
１が製造される。
【００４６】
本実施形態において、テストパターン３１は、貫通穴２０（２０ａ）よりも先に加工さ
れる。したがって、基板Ａが正規の固定位置からずれた位置で固定されている場合、貫通
穴２０ａも正規の位置からずれた位置に設けられ、貫通穴２０ａが加工される際に、テス
トパターン３１の少なくとも一部が削られる。
【００４７】
一方で、前述のように貫通穴２０ａとスリット２１ｂは、同工程で加工される。したが
って、貫通穴２０ａが正規の位置からずれた位置に設けられる（加工される）場合、スリ
ット２１ｂも正規の位置からずれた位置に設けられる（加工される）。
【００４８】
前述のように、スリット２１ｂは、ホスト２のコネクタに設けられた突起と嵌まり合う
。このため、スリット２１ｂがコネクタ２１の接続端子２１ａに対して、正規の位置とず
れた位置に加工された場合、ホスト２に設けられたコネクタと、半導体装置１のコネクタ
２１との接続に、不具合が生じる虞が有る。したがって、スリット２１ｂ並びに貫通穴２
０ａが正規の位置に対してずれた位置に加工されることは望ましくない。
【００４９】
そこで、本実施形態において基板１１には、図４に示すように貫通穴２０ａの設けられ
る位置の周辺に、テストパターン３１が設けられる。よって、貫通穴２０ａが正規の位置
からずれて加工された場合、テストパターン３１の少なくとも一部が削られる構成である
。
【００５０】
一方で、テスト端子３２は、テストパターン３１及びグランドパターン３０を介して、
グランド端子３０ａと電気的に接続される。よって、テスト端子３２とグランド端子３０
ａとの間のインピーダンスを測定することで、テストパターン３１が削られたか否かが判
定できるため、貫通穴２０ａが正規の位置からずれて加工されたか否かが判定できる。
【００５１】
図９は、本実施形態における貫通穴２０ａの加工のズレを検出する手順の一例を示した
フローチャート図である。以下、図９を参照して本実施形態に係る貫通穴２０ａの加工の
ズレの検出手順を説明する。
【００５２】
はじめに、テスト端子３２ａとグランド端子３０ａとの間のインピーダンスＺａが、所
定の閾値Ｚｔｈ（ａ）よりも大きいか否かを確認する（Ｓ１００）。Ｚａ＞Ｚｔｈ（ａ）
の場合（Ｓ１００：Ｙｅｓ）、テストパターン３１ａの少なくとも一部が、貫通穴２０ａ
の加工の際に削られたことになる。したがって、貫通穴２０ａが正規の位置からずれた位
置に加工されたことが確認可能である。
【００５３】
尚、この場合、貫通穴２０ａ及びスリット２１ｂが、正規の位置に対して基板１１の第
３縁部１１ｅ側にずれて加工されたことが確認できる。図４に、Ｓ１００がＹｅｓの場合
の貫通穴２０ａの加工位置の一例を、破線（Ｘ）で示す。一方で、Ｚａ≦Ｚｔｈ（ａ）の
場合（Ｓ１００：Ｎｏ）、Ｓ１１０に進む。
【００５４】
次に、テスト端子３２ｂとグランド端子３０ａとの間のインピーダンスＺｂが、所定の
閾値Ｚｔｈ（ｂ）よりも大きいか否かを確認する（Ｓ１１０）。Ｚｂ＞Ｚｔｈ（ｂ）の場
合（Ｓ１１０：Ｙｅｓ）、テストパターン３１ｂの少なくとも一部が、貫通穴２０ａの加
工の際に削られたことになる。したがって、貫通穴２０ａが正規の位置からずれた位置に
加工されたことが確認可能である。
【００５５】
尚、この場合、貫通穴２０ａだけでなく、貫通穴２０ａと同工程で加工されたスリット
２１ｂが、正規の位置に対して基板１１の第４縁部１１ｆ側にずれて加工されたことも確
認できる。図４に、Ｓ１１０がＹｅｓの場合の貫通穴２０ａの加工位置の一例を、鎖線（
Ｙ）で示す。一方で、Ｚｂ≦Ｚｔｈ（ｂ）の場合（Ｓ１１０：Ｎｏ）、貫通穴２０ａの加
工において、加工位置のズレが生じなかったことが確認できる。
【００５６】
尚、前述のＺｔｈ（ａ）及びＺｔｈ（ｂ）は、任意に設定されてよく、また、Ｚｔｈ（
ａ）＝Ｚｔｈ（ｂ）でも良い。例えば、貫通穴２０ａが正規の位置に加工された場合（す
なわち、テストパターン３１が削られない場合）におけるテスト端子３２（３２ａ及び３
２ｂ）とグランド端子３０ａとの間のインピーダンスを事前に測定し、Ｚｔｈ（ａ）及び
Ｚｔｈ（ｂ）は、当該測定値に設定されても良い。
【００５７】
尚、貫通穴２０ａの加工において、寸法公差αが考慮されても良い。尚、本実施形態に
おいて寸法公差αは、例えばα＝０．１［ｍｍ］であるが、これに限られない。寸法公差
α＝０．１とすると、加工された実際の貫通穴２０の直径Ｄは、Ｄｐ−α≦Ｄ≦Ｄｐ＋α
を満たす。前述した各寸法の例に当てはめると、例えば貫通穴２０の直径Ｄは、１．７≦
Ｄ≦１．９である。
【００５８】
例えば、テストパターン３１の幅ｄ（基板１１の短手方向の長さ、貫通穴２０との並び
方向の長さ）が、ｄ＝０．１［ｍｍ］とし、さらに貫通穴２０の加工において寸法公差α
の影響で、実際の直径Ｄが、Ｄ＝１．９［ｍｍ］となるとすると、実際に加工された貫通
穴２０の位置は正規の位置からずれていないにも関わらず、テストパターン３１ａ及び３
１ｂの少なくとも一部が削られ、インピーダンスが変化することになる。
【００５９】
図１０は、本実施形態における貫通穴２０ａの加工のズレを検出する他の一例を示した
フローチャート図である。
【００６０】
はじめに、図９の説明と同様に、Ｓ１００及びＳ１１０で、テスト端子３２とグランド
端子３０ａとの間のインピーダンスと、所定の閾値Ｚｔｈとの大小関係を確認する。Ｚａ
＞Ｚｔｈ（ａ）の場合（Ｓ１００：Ｙｅｓ）、又はＺｂ＞Ｚｔｈ（ｂ）の場合（Ｓ１１０
：Ｙｅｓ）、Ｓ１２０に進む。
【００６１】
尚、前述のように貫通穴２０ａの加工においては寸法公差αが存在し、正規の貫通穴２
０ａの直径をＤｐとすると、貫通穴２０ａの直径Ｄは、Ｄｐ−α≦Ｄ≦Ｄｐ＋αを満たす
。
【００６２】
Ｚａ＞Ｚｔｈ（ａ）の場合（Ｓ１００：Ｙｅｓ）、又はＺｂ＞Ｚｔｈ（ｂ）の場合（Ｓ
１１０：Ｙｅｓ）、加工された貫通穴２０ａの直径Ｄを測定し、Ｄｐ＋α≧Ｄ＞Ｄｐであ
るか否かが確認される（Ｓ１２０）。すなわち、加工された貫通穴２０ａの直径Ｄが、適
正な直径Ｄｐよりも大きく加工されたか否かが確認される。
【００６３】
Ｄｐ＋α≧Ｄ＞Ｄｐでない場合（Ｓ１２０：Ｎｏ）、貫通穴２０ａの直径Ｄは適正な直
径Ｄｐよりも小さく加工されたことになる一方で、テストパターン３１の少なくとも一部
は削られたことになる。したがって、貫通穴２０ａの位置が正規の位置に対してずれて加
工されていると考えられる。
【００６４】
一方で、Ｄｐ＋α≧Ｄ＞Ｄｐである場合（Ｓ１２０：Ｙｅｓ）、貫通穴２０ａの直径Ｄ
は適正な直径Ｄｐよりも大きく加工されたことになる。この場合は、Ｚａ＞Ｚｔｈ（ａ）
且つＺｂ＞Ｚｔｈ（ｂ）であるか否かを確認する（Ｓ１３０）。
【００６５】
Ｚａ＞Ｚｔｈ（ａ）且つＺｂ＞Ｚｔｈ（ｂ）の場合（Ｓ１３０：Ｙｅｓ）、テストパタ
ーン３１が削られた原因が、貫通穴２０ａの寸法公差によるものであるとして、貫通穴２
０ａの位置は正規の位置からずれていないと判断し、スリット２１ｂも正規の位置に加工
されたと考えられる。つまり、テストパターン３１ａ及び３１ｂが共に削られているので
、加工された貫通穴２０ａの直径Ｄが、適正な直径Ｄｐよりも大きく加工されたことにな
る。
【００６６】
一方で、Ｚａ＞Ｚｔｈ（ａ）且つＺｂ＞Ｚｔｈ（ｂ）ではない場合（Ｓ１３０：Ｎｏ）
、すなわち、一方のテストパターン３１（３１ａまたは３１ｂ）しか削られていない場合
は、テストパターン３１が削られた原因が、貫通穴２０ａの寸法公差によるものではない
として、貫通穴２０ａの位置は正規の位置からずれていると判断される。
【００６７】
以上、本実施形態係る半導体装置１は、基板１１の貫通穴２０ａの設けられる位置の周
辺に、テストパターン３１が設けられる。よって、貫通穴２０ａが正規の位置からずれて
加工された場合、テストパターン３１の少なくとも一部が削られる構成であり、テスト端
子３２とグランド端子３０ａとの間のインピーダンスを測定することで、テストパターン
３１が削られたか否かが判定でき、その判定結果から貫通穴２０ａが正規の位置からずれ
て加工されたか否かが判定可能である。これは、コネクタ２１のスリット２１ｂの位置の
ズレを容易に検出可能であることを意味し、半導体装置１とホスト２との接続の信頼性の
向上に貢献し得る。
【００６８】
尚、本実施形態の図９及び図１０で説明した手順は、一例に過ぎない。例えば、図１０
のＳ１３０において、Ｚａ＞Ｚｔｈ（ａ）且つＺｂ＞Ｚｔｈである場合（Ｓ１３０：Ｙｅ
ｓ）でも、各テストパターン３１の削られた深さ（長さ、面積）に応じて、貫通穴２０ａ
の加工された位置にズレがあるか否かを判断しても良い。これらの条件は、貫通穴２０ａ
の直径Ｄ、寸法公差αの大きさ、テストパターン３１の幅（基板１１の短軸方向の長さ）
の大きさ、また、スリット２１ｂの位置のズレの許容範囲等によって適宜変更及び選択可
能である。
【００６９】
（第２実施形態）
次に、第２実施形態について説明する。図１１は、本実施形態に係る貫通穴２０（２０
ａ）の近傍を拡大して示した図である。また、図１２は、本実施形態に係る貫通穴２０（
２０ｂ）の近傍を拡大して示した図である。尚、本実施形態の説明において、第１実施形
態と同様の構成については、同様の符号を付して詳細な説明を省略する。また、本実施形
態における半導体装置１の外観及び構成は、図１及び図２と同様とする。
【００７０】
本実施形態において基板１１には、グランドパターン３０と電気的に接続されたグラン
ド端子３０ｂが設けられる。また、貫通穴２０ｂの近傍には、グランドパターン３０と電
気的に接続されるとともに、第３縁部１１ｆと略平行に伸びるテストパターン３１が設け
られる。
【００７１】
尚、本実施形態においては、説明の便宜上、テストパターン３１の内、貫通穴２０ｂと
第４縁部１１ｆとの間に設けられたテストパターン３１を特にテストパターン３１ｃ、貫
通穴２０ｂに対して当該テストパターン３１ｃとは反対側に位置したテストパターン３１
を特にテストパターン３１ｄと呼ぶ。また、以降の説明において、単にテストパターン３
１と表現される場合、テストパターン３１ａ、３１ｂ、３１ｃ、及び３１ｄが共に含まれ
る。
【００７２】
さらに、基板１１には、テストパターン３１ｃと接続されたテスト端子３２ｃ、及びテ
ストパターン３１ｄと接続されたテスト端子３２ｄが設けられる。尚、テストパターン３
１ｃ及び３１ｄは、グランドパターン３０と同材料で一体に形成されても良いし、グラン
ドパターン３０とは異なる材料で形成されても良い。また、以降の説明において、単にテ
スト端子３２と表現される場合、テスト端子３２ａ、３２ｂ、３２ｃ、及び３２ｄが共に
含まれる。
【００７３】
また、本実施形態においてグランド端子３０ｂは必ずしも設けられる必要は無く、グラ
ンド端子３０ａが、テスト端子３２ｃ及び３２ｄと電気的に接続されている場合、グラン
ド端子３０ｂが省略されても良い。
【００７４】
本実施形態においてテストパターン３１ｂ及び３１ｄは、第１縁部１１ｃの伸びる方向
（基板１１の短軸方向、基板１１の短手方向）に所定の距離だけ離間するとともに、貫通
穴２０（２０ａ及び２０ｂ）と其々並んで位置する。このとき、所定の距離とは例えば０
．０５［ｍｍ］であるが、これに限られない。
【００７５】
本実施形態においては第１実施形態と異なり、貫通穴２０ａの周囲だけでなく、貫通穴
２０ｂの周囲にも、テストパターン３１ｃ及び３１ｄ、テスト端子３２ｃ及び３２ｄが設
けられる。さらに、前述のようにテストパターン３１ｂ及び３１ｄは、貫通穴２０ａ及び
２０ｂとは所定の距離だけ離間して位置する。
【００７６】
例えば、本実施形態において、加工された貫通穴２０ａの直径Ｄａが、寸法公差の影響
で、Ｄａ＝１．７［ｍｍ］であるとする。尚、貫通穴２０ｂの直径Ｄｂは、Ｄｂ＝Ｄｐ＝
１．８［ｍｍ］であるとする。また、貫通穴２０が正規の位置に対して、第４縁部側に０
．１［ｍｍ］ずれて加工された場合を考える。この場合の貫通穴２０ａの位置を図１１に
破線（Ｐ）で示す。また、この場合の貫通穴２０ｂの位置を図１２に鎖線（Ｑ）で示す。
【００７７】
図１１に示したように、例えば寸法公差の影響で、貫通穴２０ａの直径Ｄａが正規の直
径Ｄｐよりも小さくなった場合、前述のように仮に貫通穴２０ａの位置が、正規の位置に
対して所定の距離（例えば０．１［ｍｍ］）だけずれて加工された場合においても、テス
トパターン３１ａ及び３１ｂは削られないため、加工のズレを検出することができない。
【００７８】
しかし、本実施形態においては図１２に示すように、他方の貫通穴２０ｂの周辺にも貫
通穴２０ａと同様にテストパターン３１ｃ及び３１ｄが配置される。また、寸法公差の影
響の有無にかかわらず、貫通穴２０ａが正規の位置に対してずれて加工される場合、貫通
穴２０ｂも正規の位置に対してずれて加工される。したがって、図１２に示すように、貫
通穴２０ｂを加工する際にテストパターン３１ｃが削られ、加工時における位置のズレを
検出可能である。
【００７９】
以上、本実施形態係る半導体装置１は、基板１１の貫通穴２０ａ及び２０ｂの設けられ
る位置の周辺に、テストパターン３１が設けられる。よって、貫通穴２０が正規の位置か
らずれて加工された場合、テストパターン３１の少なくとも一部が削られる構成であり、
テスト端子３２とグランド端子３０ａとの間のインピーダンスを測定することで、テスト
パターン３１が削られたか否かが判定できる。その判定結果から貫通穴２０ａが正規の位
置からずれて加工されたか否かが判定可能である。
【００８０】
尚、本実施形態においては貫通穴２０ａだけでなく貫通穴２０ｂの周辺にもテストパタ
ーン３１（３１ｃ及び３１ｄ）が設けられる。このため、貫通穴２０に寸法公差の影響で
、正規の大きさよりも小さく加工された場合においても、貫通穴２０の加工位置のズレを
正確に検出可能である。したがって、コネクタ２１のスリット２１ｂの位置のズレを容易
にかつより正確に検出可能であり、半導体装置１とホスト２との接続の信頼性の向上に貢
献し得る。
【００８１】
尚、第１実施形態及び第２実施形態で説明した貫通穴２０の寸法やテストパターン３１
の幅、基板１１の層数等はあくまで一例であり、明細書中で例示した値に限定されない。
また、第１実施形態及び第２実施形態で説明したテストパターン３１は、必ずしも基板１
１の表層（第１面１１ａ）に設けられる必要は無く、基板１１の内層（第１面１１ａと第
２面１１ｂとの間に位置した層）に設けられても良い。
【００８２】
以上、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要
旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示され
ている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施
形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施
形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８３】
１：半導体装置、２：ホスト、３：インターフェース、４：ホスト電源部、５：電源線、
１１：基板、１２：不揮発性メモリ、１３：コントローラ、１４：揮発性メモリ、１５：
オシレータ、１６：ＥＥＰＲＯＭ、１７：電源回路、１８：温度センサ、１９：電子部品
、２０：貫通穴、２１：コネクタ、２２：固定穴、３０：グランドパターン、３１：テス
トパターン、３２：テスト端子。
【図１】
2018056357.tif 000003
【図２】
2018056357.tif 000004
【図３】
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【図４】
2018056357.tif 000006
【図５】
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【図６】
2018056357.tif 000008
【図７】
2018056357.tif 000009
【図８】
2018056357.tif 000010
【図９】
2018056357.tif 000011
【図１０】
2018056357.tif 000012
【図１１】
2018056357.tif 000013
【図１２】
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