(57)【要約】【課題】フィン型のＦＥＴにより構成されるスプリットゲート型のＭＯＮＯＳメモリにおいて、ゲート電極の低抵抗化を実現する。【解決手段】スプリットゲート型のＭＯＮＯＳメモリのメモリゲート電極ＭＧを、フィンＦＡ上に順に形成されたポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２により構成する。フィンＦＡの短手方向において互いに隣り合うフィンＦＡ同士の間の溝をポリシリコン膜ＰＳ１のみにより埋め込まず、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２からなる積層膜により埋め込む。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部と、
前記突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記突出部の前記上面上および前記突出部の側面上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に前記第２絶縁膜を介して隣り合い、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極からなるパターンの直下の前記突出部を前記第１方向において挟むように前記突出部の前記上面に形成された、ソース領域およびドレイン領域と、
を有し、
前記第１ゲート電極、前記第２ゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性記憶素子を構成し、
前記第２ゲート電極は、前記半導体基板上に順に形成された第１半導体膜および第１金属膜を有し、前記第２方向に隣り合う２つの前記突出部同士の間に前記第１半導体膜および前記第１金属膜が埋め込まれている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記半導体基板上に順に形成された前記第１半導体膜、前記第１金属膜および第２半導体膜を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２方向に隣り合う２つの前記突出部同士の間に前記第２半導体膜が埋め込まれている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２半導体膜の上面は、シリサイド層により覆われている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記半導体基板上に順に形成された前記第１半導体膜、前記第１金属膜およびシリサイド層を有し、
前記シリサイド層の底面と前記第１金属膜の上面とが接している、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２方向に隣り合う２つの前記突出部同士の間に前記シリサイド層が埋め込まれている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記半導体基板上に順に形成された前記第１半導体膜、前記第１金属膜および第２金属膜を有する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１半導体膜は、シリコン膜からなり、
前記第１金属膜は、窒化チタン膜からなる、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第２金属膜は、アルミニウム膜またはタングステン膜からなる、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記電荷蓄積部と前記第２ゲート電極との間には、酸化シリコン膜または酸化アルミニウム膜が介在している、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記第２ゲート電極の上面には、前記第１金属膜の上面が存在し、前記第１金属膜の前記上面にプラグが接続されている、半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記第２半導体膜を貫通するプラグの底面が前記第１金属膜の上面に接続されている、半導体装置。
【請求項１３】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面の前記一部から突出し、前記半導体基板の上面に沿う第１方向に延在する複数の突出部を形成する工程、
（ｃ）隣り合う前記突出部同士の間の第１溝内を埋め込む素子分離膜を形成する工程、
（ｄ）前記素子分離膜上において、前記突出部の上面および側面を第１絶縁膜を介して覆う第１ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に電荷蓄積部である第２絶縁膜、第１半導体膜および第１金属膜を順に形成することで、前記第１方向に直交する第２方向に並ぶ前記突出部同士の間を、前記第１半導体膜および前記第１金属膜を含む積層膜により埋め込む工程、
（ｆ）前記積層膜を加工することで、前記第１ゲート電極の一方の側面に前記第２絶縁膜を介して隣り合い、前記突出部の前記上面および前記側面を前記第２絶縁膜を介して覆う前記積層膜を含む第２ゲート電極を形成する工程、
（ｇ）前記第１ゲート電極および前記第２ゲート電極からなるパターンの横の前記突出部の表面にソース・ドレイン領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記半導体基板上に前記第２絶縁膜、前記第１半導体膜、前記第１金属膜および第２半導体膜を順に形成することで、前記第２方向に並ぶ前記突出部同士の間を、前記第１半導体膜、前記第１金属膜および前記第２半導体膜を含む前記積層膜により埋め込み、
（ｈ）前記（ｇ）工程の後、前記第２半導体膜の上面をシリサイド化する工程をさらに有する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記半導体基板上に前記第２絶縁膜、前記第１半導体膜、前記第１金属膜および第２半導体膜を順に形成することで、前記第２方向に並ぶ前記突出部同士の間を、前記第１半導体膜、前記第１金属膜および前記第２半導体膜を含む前記積層膜により埋め込み、
（ｈ）前記（ｇ）工程の後、前記第２半導体膜を除去することで前記第２絶縁膜上に第２溝を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第２溝内に第２金属膜を埋め込む工程、
をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（特表２０１３−５０４２２１号公報）には、ＦＩＮＦＥＴを有するスプリットゲート型フラッシュメモリが記載されている。
【０００５】
特許文献２（特開２０１６−５１７３５号公報）には、スプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極を、ポリシリコン膜と、当該ポリシリコン膜上の金属膜とにより構成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１３−５０４２２１号公報
【特許文献２】特開２０１６−５１７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦＥＴでは、ゲート電極を低抵抗化することが一般的な課題となっている。これは、スプリットゲート型のＭＯＮＯＳメモリでも同様であり、制御ゲート電極またはメモリゲート電極を低抵抗化する方法として、それらのゲート電極を金属膜、または、シリコン膜と当該シリコン膜上の金属膜とからなる積層膜により構成する方法がある。ただし、メモリゲート電極の全体を金属膜により構成すると、トラップ性絶縁膜（電荷蓄積膜）とメモリゲート電極との間の絶縁膜が金属膜と反応し、これによりトラップ性絶縁膜での電荷の保持特性が悪化する問題がある。
【０００８】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、複数のフィンのそれぞれの上部に形成されたメモリセルのメモリゲート電極を、フィン上に順に形成された半導体膜および金属膜により構成し、複数のフィンの相互間を、当該半導体膜および当該金属膜により埋め込むものである。
【００１１】
また、一実施の形態である半導体装置の製造方法は、複数のフィンのそれぞれの上部に形成されたメモリセルのメモリゲート電極を、フィン上に順に形成された半導体膜および金属膜により構成し、複数のフィンの相互間を、当該半導体膜および当該金属膜により埋め込むものである。
【発明の効果】
【００１２】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す斜視図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置を示す平面図である。
【図６】図５のＣ−Ｃ線における断面図である。
【図７】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】不揮発性メモリのメモリセルの等価回路図である。
【図２６】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２７】本発明の実施の形態１の変形例である半導体装置の製造工程中の断面図である。
【図２８】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】本発明の実施の形態３である半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】比較例である半導体装置の製造工程中の断面図である。
【図３４】比較例である半導体装置の製造工程中の断面図である。
【図３５】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）ＣＣ４、フラッシュメモリＣＣ５およびＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【００１７】
ＣＰＵ（回路）ＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行なうものである。
【００１８】
ＲＡＭ（回路）ＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００１９】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２０】
ＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭＣＣ４とフラッシュメモリＣＣ５の相違点は、ＥＥＰＲＯＭＣＣ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリＣＣ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリＣＣ５には、ＣＰＵＣＣ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
【００２１】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力などを行なうための回路である。
【００２２】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【００２３】
＜半導体装置の構造＞
以下に、図２〜図６を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４および図６は、本実施の形態における半導体装置の断面図である。図５は、本実施の形態における半導体装置の平面図である。図４では、図２のＡ−Ａ線およびＢ−Ｂ線のそれぞれにおける断面を示しており、図６では、図５のＣ−Ｃ線における断面を示している。図３では、半導体基板上の層間絶縁膜、シリサイド層および配線、並びに、半導体基板内のソース・ドレイン領域およびウェルの図示を省略する。
【００２４】
図２において、メモリセルアレイの平面図を示す。メモリセルアレイに複数形成されるメモリセルＭＣは、例えば図１のフラッシュメモリＣＣ５に形成されている。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。
【００２５】
メモリセル領域には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板上）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩで埋まっており、フィンＦＡの周囲は、素子分離膜ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【００２６】
フィンＦＡの下端部分は、平面視において、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。ただし、フィンＦＡの一部は、素子分離膜ＥＩよりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩにより埋め込まれているわけではない。
【００２７】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。フィンＦＡの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００２８】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００２９】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００３０】
各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ）ＰＧを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００３１】
フィンＦＡは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡのそれぞれの側面は、半導体基板ＳＢの主面に対して斜めに傾斜している。
【００３２】
また、図２に示すように、平面視でフィンＦＡが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００３３】
図３では、１つのフィンＦＡの上部に並んで形成された２つのメモリセルＭＣを示しており、図の左側のメモリセルＭＣの制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮについては、素子分離膜ＥＩの直上での断面を示し、図の右側のメモリセルＭＣの制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮについては、フィンＦＡの直上での断面を示している。メモリセル領域の半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣが形成されている。図３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在している。
【００３４】
図４は、図２のＡ−Ａ線における半導体素子の断面と、図２のＢ−Ｂ線における半導体素子の断面とを並べて示すものである。すなわち、図４の左側には、メモリセルＭＣを構成するＦＩＮＦＥＴのゲート長方向（Ｘ方向）に沿う断面を示し、図４の右側には、メモリセルＭＣを構成するＦＩＮＦＥＴのゲート幅方向（Ｙ方向）に沿う断面であって、２つのフィンＦＡを含む断面を示している。また、図４の右に示す断面は、メモリセルＭＣを構成するメモリゲート電極ＭＧを含む断面である。１つのフィンＦＡ上には複数の素子が並んで形成されているが、図４では、フィンＦＡ上にメモリセルＭＣを１つのみ示している。また、図４では、積層構造を有するＯＮＯ（Oxide Nitride Oxide）膜ＯＮを構成する各絶縁膜を区別せず、ＯＮＯ膜ＯＮを１つの絶縁膜として示している。
【００３５】
図３および図４に示すように、半導体基板ＳＢの上部には、半導体基板ＳＢの一部である突出部がＹ方向に複数並んで形成されている。各フィンＦＡのそれぞれの側面の一部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。素子分離膜ＥＩは、隣り合うフィンＦＡ同士の間に埋め込まれている。ただし、素子分離膜ＥＩは、隣り合うフィンＦＡ同士の間の領域の一部のみを埋め込んでおり、素子分離膜ＥＩ上に、各フィンＦＡの上端が突出している。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。図４に示すように、フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
【００３６】
フィンＦＡの上面上、フィンＦＡの側面上および素子分離膜ＥＩ上には、ゲート絶縁膜を介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ＯＮＯ膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、ＯＮＯ膜ＯＮで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面との間にも、ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜ＯＮは、図４に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
【００３７】
ゲート絶縁膜は、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜、絶縁膜ＩＦ３）と、高誘電率膜（高誘電体膜）ＨＫとの積層膜からなり、ゲート絶縁膜の膜厚は例えば２．５ｎｍである。ゲート絶縁膜を構成する絶縁膜ＩＦ３の膜厚は例えば１ｎｍであり、絶縁膜ＩＦ３上に形成され、ゲート絶縁膜を構成する高誘電率膜ＨＫの膜厚は例えば１．５ｎｍである。高誘電率膜ＨＫは、ＨｆＯ膜、ＨｆＯＮ膜またはＨｆＳｉＯＮ膜などからなる絶縁膜であり、高誘電率膜ＨＫの誘電率は、酸化シリコンの誘電率および窒化シリコンの誘電率のいずれよりも高い。
【００３８】
絶縁膜ＩＦ３の全体はフィンＦＡの表面に沿って形成されている。つまり、絶縁膜ＩＦ３は制御ゲート電極ＣＧの底面を覆うように形成されている。これに対し、高誘電率膜ＨＫは、制御ゲート電極ＣＧの底面および側面を覆うように形成されている。
【００３９】
また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とからなる。窒化シリコン膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積膜、電荷蓄積層）である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
【００４０】
つまり、ＯＮＯ膜ＯＮは、フィンＦＡの上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜の膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
【００４１】
制御ゲート電極ＣＧはフィンＦＡの短辺方向（Ｙ方向）に延在しており、ゲート絶縁膜を介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に隣接して形成されている。同様に、メモリゲート電極ＭＧはフィンＦＡの短辺方向に延在しており、ＯＮＯ膜ＯＮを介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に隣接している。すなわち、ゲート絶縁膜および制御ゲート電極ＣＧは、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。また、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧは、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮのそれぞれの上面は、絶縁膜ＩＦ５に覆われており、絶縁膜ＩＦ５は、メモリゲート電極ＭＧと同様にＹ方向に延在している。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなる。
【００４２】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮおよび絶縁膜ＩＦ５を含むパターンの側面は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。ただし、図ではサイドウォールＳＷを１つの膜として示しており、当該窒化シリコン膜および当該酸化シリコン膜を区別して示していない。
【００４３】
図４に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む当該パターンの直下のフィンＦＡの上面を挟むように、一対のソース・ドレイン領域がフィンＦＡの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。エクステンション領域ＥＸおよび拡散領域Ｄ１は、フィンＦＡにｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を導入した半導体領域である。
【００４４】
拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高い。なお、エクステンション領域ＥＸは、拡散領域Ｄ１より形成深さが浅くても深くてもよい。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＡの上面、つまりチャネル領域側に位置している。
【００４５】
ドレイン領域は、制御ゲート電極ＣＧの直下のフィンＦＡに隣接し、ソース領域は、メモリゲート電極ＭＧの直下のフィンＦＡに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域は制御ゲート電極ＣＧ側に位置し、ソース領域はメモリゲート電極ＭＧ側に位置する。言い換えれば、平面視において、ドレイン領域は制御ゲート電極ＣＧに隣接し、ソース領域はメモリゲート電極ＭＧに隣接する。
【００４６】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２に示すドレイン領域ＭＤに相当する。
【００４７】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷを含む上記パターンから露出するソース領域およびドレイン領域のそれぞれの表面、つまり、拡散領域Ｄ１の表面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。
【００４８】
フィンＦＡ上および素子分離膜ＥＩ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、フィンＦＡ、素子分離膜ＥＩおよびシリサイド層Ｓ１を覆っており、層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷのそれぞれの上面と略同一の高さにおいて平坦化されている。層間絶縁膜ＩＬ１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷのそれぞれの上面を覆う層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の上面は平坦化されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。
【００４９】
層間絶縁膜ＩＬ２上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬ１、ＩＬ２を貫通するコンタクトホール内に設けられたプラグＰＧを介して、メモリセルＭＣの上記ソース領域または上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧの底面は、シリサイド層Ｓ１の上面に直接接しており、プラグＰＧはシリサイド層Ｓ１を介してソース領域またはドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧと、半導体からなるフィンＦＡ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００５０】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧの上面にプラグが接続されている。また、メモリゲート電極ＭＧの給電領域（図５および図６参照）では、メモリゲート電極ＭＧの上面にプラグＰＧが接続されている。
【００５１】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦＩＮＦＥＴである。
【００５２】
ここで、制御ゲート電極ＣＧは、制御トランジスタのしきい値電圧調整用の金属膜ＷＦと、金属膜ＷＦ上の金属膜Ｍ１とからなる。金属膜ＷＦは、金属膜Ｍ１の底面および側面を覆っている。金属膜ＷＦは、例えばＴｉＡｌＮ膜からなる。また、金属膜Ｍ１は、制御ゲート電極ＣＧの主導体膜であり、例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜からなる。ここでは、制御ゲート電極ＣＧをポリシリコン膜ではなく金属膜ＷＦ、Ｍ１により構成することで、制御ゲート電極ＣＧの低抵抗化を実現している。このように制御ゲート電極ＣＧを低抵抗化する場合、制御トランジスタとチャネルを共有するメモリトランジスタのゲート電極、つまりメモリゲート電極ＭＧも低抵抗化する必要が生じる。このため、本実施の形態では、以下に説明するように、メモリゲート電極ＭＧの一部を金属膜Ｍ２により構成している。
【００５３】
メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮ上に順に形成されたポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２からなる。ポリシリコン膜ＰＳ１上に形成された金属膜Ｍ２の材料には、耐熱性があり、シリコンとの反応性が比較的低い材料を用いている。すなわち、金属膜Ｍ２には、Ａｌ（アルミニウム）膜またはＷ（タングステン）膜に比べてシリコンとの反応性が低い膜として、例えばＴｉＮ（窒化チタン）膜、ＴａＮ（窒化タンタル）膜またはＷＮ（窒化タングステン）膜などを用いている。
【００５４】
図４の右側の図に示すように、メモリゲート電極ＭＧを構成するポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの一部は、フィンＦＡの上面より下に形成されている。すなわち、隣り合う２つのフィンＦＡの相互間の溝であって、素子分離膜ＥＩ上の溝は、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ１のみで完全に埋め込まれてはいない。また、当該溝は、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１および金属膜Ｍ２のみで完全に埋め込まれてはいない。
【００５５】
つまり、２つのフィンＦＡの相互間の当該溝は、ＯＮＯ膜ＯＮ上、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２により完全に埋め込まれている。ここでいう完全に埋め込まれている状態とは、隣り合うフィンＦＡ同士の間の領域が全て所定の膜により充填されている状態を指す。このため、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１および金属膜Ｍ２のそれぞれの上面の一部は、フィンＦＡの上面よりも下に位置する。ポリシリコン膜ＰＳ１の膜厚は、例えば１０ｎｍであり、金属膜Ｍ２の膜厚は、例えば５ｎｍである。
【００５６】
なお、素子分離膜ＥＩ上に突出するフィンＦＡの高さ、つまり、半導体基板ＳＢの主面に対して垂直な方向におけるフィンＦＡの上面から素子分離膜ＥＩの上面までの距離は、例えば４０〜６０ｎｍである。また、フィンＦＡの全体の高さ、つまり、半導体基板ＳＢの主面に対して垂直な方向におけるフィンＦＡの上面から素子分離膜ＥＩの下面までの距離は、例えば１００ｎｍ以上である。また、Ｙ方向において隣り合うフィンＦＡ同士の間の距離は、例えば１２０ｎｍである。隣り合うフィンＦＡ同士の間がＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１および金属膜Ｍ２によって完全に埋め込まれていないことは、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１および金属膜Ｍ２の合計の膜厚が、隣り合うフィンＦＡ同士の間の距離の１／２未満の大きさであることを意味する。
【００５７】
金属膜Ｍ２は、ポリシリコン膜ＰＳ２の下面と、ポリシリコン膜ＰＳ２の制御ゲート電極ＣＧ側の側面とを連続的に覆っている。すなわち、金属膜Ｍ２は、Ｌ字型の断面形状を有している。ポリシリコン膜ＰＳ１は、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの下面と、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの制御ゲート電極ＣＧ側の側面とを連続的に覆っている。すなわち、ポリシリコン膜ＰＳ１は、Ｌ字型の断面形状を有している。よって、制御ゲート電極ＣＧ側からポリシリコン膜ＰＳ１側に向かって、順に酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦ、酸化シリコン膜Ｘ２、ポリシリコン膜ＰＳ１および金属膜Ｍ２が形成されている。
【００５８】
メモリゲート電極ＭＧの上面において、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面が存在している。つまり、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面は、絶縁膜ＩＦ５の下面に接している。
【００５９】
次に、図５および図６を用いて、メモリゲート電極に対して給電を行う領域の構造について説明する。なお、図５および図６に示す給電領域にはフィンは形成されておらず、当該給電領域では、制御ゲート電極およびメモリゲート電極はいずれも素子分離膜上に形成されている。給電領域ではメモリゲート電極ＭＧに対してプラグを接続するため、メモリゲート電極上の絶縁膜ＩＦ５（図４参照）は除去されている。図５では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮのそれぞれを１つの膜として示し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮのそれぞれを構成する積層構造の図示は省略する。
【００６０】
図５および図６に示すように、メモリゲート電極ＭＧに対する給電領域では、制御ゲート電極ＣＧに並んで延在するメモリゲート電極ＭＧの上面に対してプラグＰＧを接続するのではなく、Ｙ方向に延在するメモリゲート電極ＭＧからＸ方向に突出した部分のメモリゲート電極ＭＧに対してプラグＰＧを接続する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに隣接してサイドウォール状に形成される電極であるため、メモリゲート電極ＭＧをＸ方向に突出させるために、制御ゲート電極ＣＧのダミーパターンを、Ｙ方向に延在するメモリゲート電極ＭＧに隣接するように形成している。つまり、Ｙ方向に延在するメモリゲート電極ＭＧをＸ方向に挟むように、Ｙ方向に延在する制御ゲート電極ＣＧと、ダミーパターンである制御ゲート電極ＣＧとが形成されている。
【００６１】
ダミーパターンである制御ゲート電極ＣＧは、Ｙ方向に延在するメモリゲート電極ＭＧと、突出部であるメモリゲート電極ＭＧとに囲まれた島状のパターンであり、メモリセルおよび回路を構成しない擬似的なゲート電極である。ここでは、突出するメモリゲート電極ＭＧに対し、２つのプラグＰＧが接続されている。当該プラグの一部がダミーパターンである制御ゲート電極ＣＧに接続されても、当該制御ゲート電極ＣＧはメモリセルおよび回路を構成しないため、短絡などの問題は起きない。
【００６２】
ここで、図６に示すように、メモリゲート電極ＭＧに対してメモリゲート電圧を印加するために用いられるプラグＰＧは、メモリゲート電極ＭＧを構成する金属膜Ｍ２に直接接続されている。これは、メモリゲート電極ＭＧの上面が、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面を有しており、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面にプラグＰＧの下面に接しているためである。
【００６３】
ここでは、ポリシリコン膜ＰＳ１、ＰＳ２の上面にシリサイド層は形成されていないが、プラグＰＧが金属膜Ｍ２に接続されているため、プラグＰＧと、金属膜Ｍ２を含むメモリゲート電極ＭＧとの間の接触抵抗を低減することができる。ゲート長方向（Ｘ方向）のメモリゲート電極の幅は非常に小さいため、例えばポリシリコンのみからなるメモリゲート電極の上面を覆うシリサイド層を形成することは困難である場合があるが、本実施の形態では、当該シリサイド層を形成しなくても、メモリゲート電極ＭＧとプラグＰＧとの間の接続抵抗を低減することができる。
【００６４】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２５および図２６を参照して説明する。
【００６５】
図２５は、不揮発性メモリのメモリセルＭＣの等価回路図である。図２６は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２６の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図２５に示すメモリセル（選択メモリセル）ＭＣのメモリゲート電極ＭＧ（図４参照）に印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧ（図４参照）に印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、およびｐ型ウェルＰＷ（図４参照）に印加する電圧Ｖｂが記載されている。なお、図２６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦ（図４参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００６６】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図２６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの窒化シリコン膜ＮＦ中の窒化シリコン膜中に電子を注入することで書込みを行う。
【００６７】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の窒化シリコン膜ＮＦ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、窒化シリコン膜ＮＦ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図２６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの窒化シリコン膜ＮＦ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６９】
読出し時には、例えば図２６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７０】
＜半導体装置の製造工程＞
以下に、図７〜図２４を用いて、本実施の形態の半導体装置の製造方法について説明する。図７〜図２４は、本実施の形態の半導体装置の形成工程中の断面図である。図７〜図１１は、Ｙ方向（図２参照）に沿う断面を示す図である。図１２〜図２４では、図４と同様に、図の左側にＸ方向（図２参照）に沿う断面を示し、図の右側に、Ｙ方向に沿う断面を示している。また、図では各フィンの側面を垂直に示すが、フィンの側面は半導体基板の主面に対してテーパーを有していてもよい。
【００７１】
まず、図７に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
【００７２】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図７は、複数の半導体膜ＳＩ１のパターンを含む断面図であり、複数の半導体膜ＳＩ１のパターンのそれぞれの短手方向に沿う断面図である。
【００７３】
次に、図８に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜からなるハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。ハードマスクＨＭ１は、平面視において各半導体膜ＳＩ１を囲むように環状に形成される。
【００７４】
続いて、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。その後、フォトリソグラフィ技術およびエッチング法を用いることで、ハードマスクＨＭ１の一部を除去する。すなわち、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を残し、その他の部分、つまり、Ｙ方向に延在する部分を除去する。これにより、ハードマスクＨＭ１は環状構造ではなくなり、Ｘ方向に延在するパターンのみとなる。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
【００７５】
次に、図９に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡが形成できる。
【００７６】
次に、図１０に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜からなる素子分離膜ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離膜ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
【００７７】
次に、図１１に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。その後、素子分離膜ＥＩの上面に対しエッチング処理を施すことで、素子分離膜ＥＩの上面を、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）させる。これにより、フィンＦＡのそれぞれの側面の一部および上面を露出させる。
【００７８】
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡ内にｐ型ウェルＰＷを形成する。ｐ型ウェルＰＷは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｐ型ウェルＰＷウェルは、フィンＦＡ内の全体およびフィンＦＡの下部の半導体基板ＳＢの一部に広がって形成される。
【００７９】
次に、図１２に示すように、複数のフィンＦＡのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜からなる。なお、素子分離膜ＥＩの上面には絶縁膜ＩＦ３は形成されない。続いて、絶縁膜ＩＦ３上に、フィンＦＡのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。
【００８０】
その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）からなり、絶縁膜ＩＦ４は、例えば窒化シリコン膜からなる。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡの上面上に半導体膜ＳＩ２が残っている。
【００８１】
次に、図１３に示すように、フィンＦＡの一部の直上を覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
【００８２】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これにより素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２からなるダミーゲート電極ＤＧ１が形成される。ダミーゲート電極ＤＧ１は、後に除去され、制御ゲート電極に置き換えられる擬似的なゲート電極である。
【００８３】
なお、ここでは、ダミーゲート電極ＤＧ１から露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
【００８４】
次に、図１４に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成することにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有するＯＮＯ膜ＯＮを形成する。すなわち、ＯＮＯ膜ＯＮは積層絶縁膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成することができる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。酸化シリコン膜Ｘ１の膜厚は、例えば４ｎｍであり、窒化シリコン膜ＮＦの膜厚は、例えば７ｎｍであり、酸化シリコン膜Ｘ２の膜厚は、例えば９ｎｍである。
【００８５】
ＯＮＯ膜ＯＮは、素子分離膜ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、ＯＮＯ膜ＯＮは、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ４からなる積層パターンの上面および側面を覆っている。なお、窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜であるが、窒化シリコン膜ＮＦの代わりに、ＨｆＳｉＯなどからなるｈｉｇｈ−ｋ膜を形成してもよい。また、酸化シリコン膜Ｘ２の代わりに、ＡｌＯ（酸化アルミニウム）膜を形成してもよい。
【００８６】
続いて、ＯＮＯ膜ＯＮ上に、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２を順に形成する。ポリシリコン膜ＰＳ１の膜厚は、例えば１０ｎｍであり、金属膜Ｍ２の膜厚は、例えば５ｎｍであり、ポリシリコン膜ＰＳ２の膜厚は、例えば２００ｎｍである。その後、ポリシリコン膜ＰＳ２の上面を、例えばＣＭＰ法により平坦化する。ただし、当該平坦化工程では、ポリシリコン膜ＰＳ２から金属膜Ｍ２を露出させない。したがって、フィンＦＡ上にはＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１および金属膜Ｍ２を介してポリシリコン膜ＰＳ２が形成されている。
【００８７】
このとき、Ｙ方向に隣り合うフィンＦＡ同士の間の領域、つまり素子分離膜ＥＩ上の溝内は、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２により完全に埋め込まれる。ポリシリコン膜ＰＳ１、ＰＳ２は、いずれも例えばＣＶＤ法により形成することができる。金属膜Ｍ２は、例えばスパッタリング法により形成することができる。
【００８８】
金属膜Ｍ２の材料には、耐熱性があり、シリコンとの反応性が比較的低い材料を用いている。すなわち、金属膜Ｍ２には、Ａｌ（アルミニウム）膜またはＷ（タングステン）膜に比べてシリコンとの反応性が低い膜として、例えばＴｉＮ（窒化チタン）膜、ＴａＮ（窒化タンタル）膜またはＷＮ（窒化タングステン）膜などを用いている。これにより、金属膜Ｍ２がポリシリコン膜ＰＳ１、ＰＳ２と反応することを防いでいる。
【００８９】
次に、図１５に示すように、エッチバック工程を行うことで、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面を後退させる。これにより、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面の位置は、例えば、ダミーゲート電極ＤＧ１の上面の位置より下であって、フィンＦＡの上面に沿う金属膜Ｍ２の上面よりも高い箇所に位置する。ここでは、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面は同じ高さに位置し、略同一面に存在する。これにより、絶縁膜ＩＦ４の全体と、ダミーゲート電極ＤＧ１の上端とは、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２から露出する。
【００９０】
次に、図１６に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなる。絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面および上面と、ダミーゲート電極ＤＧ１の側面の上端と、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面とを覆っている。
【００９１】
続いて、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより絶縁膜ＩＦ４の上面とポリシリコン膜ＰＳ２の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面にサイドウォール状に残る。サイドウォール状の絶縁膜ＩＦ５の下面は、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面に接している。
【００９２】
次に、図１７に示すように、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２を加工する。これにより、ダミーゲート電極ＤＧ１の両側の側面に近接する領域にＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２が残る。また、ダミーゲート電極ＤＧ１の両側の側面に近接する領域以外の領域において、フィンＦＡの上面はＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２から露出する。
【００９３】
ダミーゲート電極ＤＧ１のゲート長方向（Ｘ方向）における一方の側面にＯＮＯ膜ＯＮを介して近接するポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、ダミーゲート電極ＤＧ１と並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
【００９４】
次に、図１８に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２を除去する。これにより、ゲート長方向において、ダミーゲート電極ＤＧ１の一方の側面にはＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが残り、ダミーゲート電極ＤＧ１の他方の側面はＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２から露出する。
【００９５】
次に、図１９に示すように、絶縁膜ＩＦ４、ＩＦ５およびダミーゲート電極ＤＧ１をマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸを形成する。エクステンション領域ＥＸは、ｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことで形成することができる。
【００９６】
次に、図２０に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば主に窒化シリコン膜からなる。当該絶縁膜は、素子分離膜ＥＩ、フィンＦＡ、ダミーゲート電極ＤＧ１、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
【００９７】
続いて、ドライエッチングを行って当該絶縁膜の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＡ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの上面を露出させる。ここで、ダミーゲート電極ＤＧ１、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面には、当該絶縁膜からなるサイドウォールＳＷが形成される。
【００９８】
続いて、絶縁膜ＩＦ４、ＩＦ５、ダミーゲート電極ＤＧ１およびサイドウォールＳＷをマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。ここでは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで、フィンＦＡの上面にｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。拡散領域Ｄ１の形成工程では、エクステンション領域ＥＸを形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体基板ＳＢ内の不純物などを拡散させるため、活性化のための熱処理を行う。これにより、拡散領域Ｄ１およびエクステンション領域ＥＸなどに含まれる不純物が熱拡散する。
【００９９】
これにより、拡散領域Ｄ１およびエクステンション領域ＥＸを含むソース・ドレイン領域を形成する。ソース・ドレイン領域は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンから露出するフィンＦＡの上面および側面、つまりフィンＦＡの表面に形成されている。ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。メモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦＩＮＦＥＴである。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。
【０１００】
次に、図２１に示すように、周知のサリサイド（Salicide：Self Align silicide）プロセスを用いて、ソース・ドレイン領域を覆うシリサイド層を形成する。ここでは、まず、フィンＦＡを覆う金属膜を形成する。当該金属膜は、例えばスパッタリング法により堆積されたＮｉＰｔ膜からなる。その後、半導体基板ＳＢに対し熱処理を行うことで、フィンＦＡの表面と当該金属膜とを反応させる。これにより、拡散領域Ｄ１の上面および側面を覆うＮｉＳｉ（ニッケルシリサイド）膜からなるシリサイド層Ｓ１を形成する。
【０１０１】
続いて、半導体基板ＳＢの主面上に、例えば窒化シリコン膜からなるライナー膜（図示しない）と、酸化シリコン膜からなる層間絶縁膜ＩＬ１とを順に形成する。当該ライナー膜および層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離膜ＥＩ上のフィンＦＡの高さと、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ４からなる積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０１０２】
この平坦化工程では、絶縁膜ＩＦ４を全て除去し、絶縁膜ＩＦ５を一部除去することで、ダミーゲート電極ＤＧ１の上面を露出させる。ただし、当該平坦化工程において、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面は露出させない。つまり、平坦化工程を行っても、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面は絶縁膜ＩＦ５に覆われたままである。
【０１０３】
次に、図２２に示すように、例えばウェットエッチングを行ってポリシリコン膜からなるダミーゲート電極ＤＧ１を除去する。これにより、ダミーゲート電極ＤＧ１が除去された領域であって、絶縁膜ＩＦ３の直上の領域には、溝が形成される。
【０１０４】
ここではシリコン膜を選択的に除去するが、ポリシリコン膜ＰＳ１、ＰＳ２は絶縁膜ＩＦ５に覆われているため、除去されない。つまり、図１５を用いて説明したエッチバック工程において、ＯＮＯ膜ＯＮ、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２のそれぞれの上面をダミーゲート電極ＤＧ１の上面よりも下方に後退させているため、絶縁膜ＩＦ５に保護されたメモリゲート電極ＭＧが当該ウェットエッチングにより除去されることを防ぐことができる。
【０１０５】
次に、図２３に示すように、当該溝内に制御ゲート電極ＣＧを形成する。すなわち、まず、当該溝内を含む層間絶縁膜ＩＬ１上に、高誘電率膜ＨＫ、金属膜ＷＦおよび金属膜Ｍ１を順に形成することで、高誘電率膜ＨＫ、金属膜ＷＦおよび金属膜Ｍ１により当該溝内を完全に埋め込む。次に、例えばＣＭＰ法などを用いて、層間絶縁膜ＩＬ１上の余分な高誘電率膜ＨＫ、金属膜ＷＦおよび金属膜Ｍ１を除去し、層間絶縁膜ＩＬ１の上面を露出させる。これにより、上記溝内に高誘電率膜ＨＫ、金属膜ＷＦおよび金属膜Ｍ１を残す。
【０１０６】
絶縁膜ＩＦ３および高誘電率膜ＨＫは、ゲート絶縁膜を構成する。金属膜ＷＦ、Ｍ１は、制御ゲート電極ＣＧを構成する。制御ゲート電極ＣＧおよびソース・ドレイン領域は、制御トランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣを構成する。制御トランジスタは、フィンＦＡの表面をチャネルとして有するＦＩＮＦＥＴである。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。
【０１０７】
次に、図２４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１、ＩＬ２を貫通する複数のコンタクトホールを複数形成する。コンタクトホールの底部には、ソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。また、図示していない領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の一部を露出するコンタクトホールが形成されている。
【０１０８】
続いて、各コンタクトホール内に、接続用の導電部材として、主にタングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。プラグＰＧは、メモリセルＭＣのソース領域およびドレイン領域のそれぞれに、シリサイド層Ｓ１を介して電気的に接続されている。
【０１０９】
続いて、層間絶縁膜ＩＬ２上に配線ＭＷを形成する。配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図２４では、図面の簡略化のために、配線ＭＷを構成するバリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧも同様である。以上の工程により、本実施の形態の半導体装置が略完成する。
【０１１０】
配線ＭＷは、例えばいわゆるシングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線ＭＷを形成することができる。ただし、ここでは配線ＭＷの横の層間絶縁膜の図示を省略している。
【０１１１】
＜本実施の形態の効果＞
以下に、図３３〜図３５に示す比較例を参照して、本実施の形態の半導体装置の効果について説明する。図３３〜図３５のそれぞれは、比較例である半導体装置の断面図である。図３３〜図３５のそれぞれは、図４に示す断面と対応する位置での断面を示すものであり、フィンの長手方向に沿うメモリセルの断面と、フィンの短手方向に沿うメモリセルの断面とを示すものである。
【０１１２】
図３３に示す比較例の半導体装置は、メモリゲート電極ＭＧ１が全てポリシリコン膜のみからなる点で、本実施の形態の半導体装置と異なる。図３４に示す比較例の半導体装置は、メモリゲート電極ＭＧ２が全て金属膜（例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜）からなる点で、本実施の形態の半導体装置と異なる。図３５に示す比較例の半導体装置は、メモリゲート電極ＭＧ３が、ポリシリコン膜ＰＳＢと、ポリシリコン膜ＰＳＢ上の金属膜ＭＢとを有しているが、ポリシリコン膜ＰＳＢの膜厚が大きく、ポリシリコン膜ＰＳＢが２つの隣り合うフィンＦＡ同士の間を完全に埋め込んでいる点で、本実施の形態の半導体装置と異なる。
【０１１３】
図３３に示す半導体装置では、メモリゲート電極ＭＧ１がポリシリコン膜のみからなるため、メモリゲート電極ＭＧ１の抵抗値が高くなる問題がある。また、メモリゲート電極ＭＧ１の上面のみをシリサイド化したとしても、フィンＦＡの側面を覆うポリシリコン膜は高抵抗であるため、フィンＦＡの下部への電位伝搬が遅れ、これにより書込み・消去の速度が低下する。
【０１１４】
一方で、図３４に示すように、メモリゲート電極ＭＧ２を全て金属膜により構成すると、メモリゲート電極ＭＧ２は低抵抗化されるが、電荷蓄積膜である窒化シリコン膜ＮＦと当該メモリゲート電極ＭＧ２との間の絶縁膜（例えば酸化シリコン膜または酸化アルミニウム膜）が当該金属膜と反応して、金属酸化膜が形成される場合がある。つまり、ＯＮＯ膜ＯＮのトップ酸化膜である酸化シリコン膜Ｘ２が当該金属膜と反応する場合がある。特に、アルミニウム膜またはタングステン膜などからなるメモリゲート電極ＭＧ２は、トップ酸化膜と反応しやすい。このようにしてトップ酸化膜が金属酸化膜となると、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧ２との間の界面特性が、メモリゲート電極を全てポリシリコン膜により形成した場合（図３３参照）に比べて悪化する。
【０１１５】
このような場合、書込み動作によってＯＮＯ膜ＯＮに注入した電子（電荷）が意図しない箇所に捕獲される問題、および、書込み動作により注入された電子がＯＮＯ膜ＯＮの外に抜け出やすくなる問題が生じる。つまり、書込み特性および電荷の保持特性が悪化する。よって、半導体装置の信頼性が低下する。
【０１１６】
これに対し、図３５に示す比較例の半導体装置では、メモリゲート電極ＭＧ３の一部を金属膜ＭＢにより構成することでメモリゲート電極ＭＧ３の低抵抗化を実現している。また、金属膜ＭＢとＯＮＯ膜ＯＮとの間にポリシリコン膜ＰＳＢが介在しているため、上記のようにトップ酸化膜が金属と反応することを防ぐことができる。
【０１１７】
しかし、図３５に示す比較例では、隣り合うフィンＦＡ同士の間に金属膜ＭＢが形成されていない。よって、フィンＦＡの側面を覆うポリシリコン膜は高抵抗であることに起因して、フィンＦＡの下部への電位伝搬が遅れ、これにより書込み・消去の速度が低下する問題は解決されない。
【０１１８】
そこで、本実施の形態では、図４に示すように、ＯＮＯ膜ＯＮ上に形成した薄いポリシリコン膜ＰＳ１と、当該ポリシリコン膜ＰＳ１上の金属膜Ｍ２とを備えたメモリゲート電極ＭＧを形成している。ここでは、メモリゲート電極ＭＧの一部を金属膜Ｍ２により構成することでメモリゲート電極ＭＧの低抵抗化を実現している。また、金属膜Ｍ２とＯＮＯ膜ＯＮとの間にポリシリコン膜ＰＳ１が介在しているため、上記のようにトップ酸化膜が金属と反応することを防ぐことができる。
【０１１９】
さらに、本実施の形態では、積層構造を有するメモリゲート電極ＭＧの最下層のポリシリコン膜ＰＳ１が、隣り合うフィンＦＡ同士の間の溝の全体を埋め込んでおらず、当該溝内に金属膜Ｍ２が埋め込まれている。つまり、制御トランジスタおよびメモリトランジスタのそれぞれのチャネルが形成されるフィンＦＡの側面の隣りには、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ１を介して、低抵抗な金属膜Ｍ２が形成されている。したがって、フィンＦＡの側面近傍のメモリゲート電極ＭＧを低抵抗化することができるため、フィンＦＡの下部への電位伝搬の遅れを防ぐことができる。つまり、書込み・消去のそれぞれの動作を、図３３および図３４に示す比較例よりも高速で行う事ができる。
【０１２０】
よって、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間の界面特性の悪化による半導体装置の信頼性の低下を防ぎ、かつ、メモリゲート電極ＭＧの低抵抗化による半導体装置の性能の向上を実現することができる。
【０１２１】
また、本実施の形態では、メモリゲート電極ＭＧを構成する導電膜のうち、金属膜Ｍ２上の導電膜をポリシリコン膜ＰＳ２により構成しており、かつ、ポリシリコン膜ＰＳ２の上面にシリサイド層を形成していない。このような場合でもメモリゲート電極ＭＧに供給された電位は金属膜Ｍ２を通じて高速に伝搬することができる。よって、メモリゲート電極ＭＧを十分に低抵抗化することができる。金属膜Ｍ２上の導電膜をシリサイド化する場合、または当該導電膜を金属膜により構成することは、製造工程が増加し、製造コストが増大する問題がある。これに対し、ここでは金属膜Ｍ２上の導電膜をポリシリコン膜ＰＳ２により構成することで、製造工程の簡略化および製造コストの低減を可能としている。
【０１２２】
また、図５および図６を用いて説明したように、メモリゲート電極ＭＧに対する給電領域では、プラグＰＧを金属膜Ｍ２に直接接続しているため、ポリシリコン膜ＰＳ２の表面をシリサイド化しなくても、メモリゲート電極ＭＧとプラグＰＧとの間の接続抵抗を低減することができる。
【０１２３】
＜変形例＞
以下に、図２７を用いて、本実施の形態の半導体装置の変形例について説明する。図２７は、本実施の形態の変形例である半導体装置を示す断面図である。図２７では、メモリゲート電極への給電部の断面を示している。図２７は、フィンの短手方向に沿う断面を示すものである。本変形例と、図１〜図２４を用いて説明した半導体装置とは、メモリゲート電極へ接続されるプラグの態様のみ異なっている。
【０１２４】
図２７に示すように、メモリゲート電極ＭＧへの給電に用いられるプラグＰＧは、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜ＰＳ２を含む積層膜の全体の上面に接続する必要はなく、プラグＰＧポリシリコン膜ＰＳ２を貫通して金属膜Ｍ２の上面に接続されていてもよい。すなわち、プラグＰＧは、層間絶縁膜ＩＬ２およびポリシリコン膜ＰＳ２を貫通して、ポリシリコン膜ＰＳ２の下の金属膜Ｍ２の上面に接続されている。
【０１２５】
ここで、プラグＰＧの底面の全体は、半導体基板ＳＢの主面および素子分離膜ＥＩの上面にそってＸ方向およびＹ方向に延在する金属膜Ｍ２の上面に接続されている。この場合、プラグＰＧと金属膜Ｍ２とが接する面積を図６に示す構造に比べて増大させることができる。よって、本変形例では、図１〜図２４を用いて説明した半導体装置と同様の効果が得られ、かつ、プラグＰＧとメモリゲート電極ＭＧとの接続抵抗をより低減することができる。
【０１２６】
（実施の形態２）
メモリゲート電極を構成するポリシリコン膜の上面は、シリサイド化することも可能である。以下では、図２８〜図３０を用いて、本実施の形態２の半導体装置およびその製造方法について説明する。図２８〜図３０は、本実施の形態の半導体装置の製造工程中の断面図である。図２８〜図３０のそれぞれは、図１２〜図２４に示す断面と対応する位置での断面を示すものであり、フィンの長手方向に沿うメモリセルの断面と、フィンの短手方向に沿うメモリセルの断面とを示すものである。ここでは、メモリゲート電極を構成するポリシリコン膜の上面をシリサイド化することについて説明する。
【０１２７】
ここではまず、図７〜図２３を用いて説明した工程と同様の工程を行う。次に、図２８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ５を一部除去し、これにより、ポリシリコン膜ＰＳ２の上面を露出させる。ここでは、金属膜Ｍ２は露出させない。なお、図示はしていないが、上記のようにエッチングにより絶縁膜ＩＦ５を一部除去する前に、金属膜ＷＦ、Ｍ１を含む制御ゲート電極ＣＧの上面を覆う保護膜を形成し、当該保護膜により制御ゲート電極ＣＧを覆った状態で、以下のようにシリサイド層の形成工程を行う。
【０１２８】
次に、図２９に示すように、周知のサリサイドプロセスを用いて、ポリシリコン膜ＰＳ２の上面をシリサイド化し、これにより、ポリシリコン膜ＰＳ２の上面を覆うシリサイド層Ｓ２を形成する。すなわち、ポリシリコン膜ＰＳ２の上面を覆う金属膜を形成する。当該金属膜は、例えばスパッタリング法により堆積されたＮｉＰｔ膜からなる。その後、半導体基板ＳＢに対し熱処理を行うことで、ポリシリコン膜ＰＳ２と当該金属膜とを反応させる。これにより、ポリシリコン膜ＰＳ２の上面を覆うＮｉＳｉ（ニッケルシリサイド）膜からなるシリサイド層Ｓ２を形成する。
【０１２９】
次に、図３０に示すように、図２４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。なお、ここではポリシリコン膜ＰＳ２の一部を残し、ポリシリコン膜ＰＳ２の当該一部の上にシリサイド層Ｓ２を形成することについて説明したが、ポリシリコン膜ＰＳ２の膜厚分を全てシリサイド化してもよい。つまり、後の説明で用いる図３２に示す金属膜Ｍ３と同様に、シリサイド層Ｓ２の底面が金属膜Ｍ２の上面に接していてもよい。この場合、シリサイド層Ｓ２は、隣り合うフィンＦＡ同士の間に埋め込まれる。
【０１３０】
本実施の形態では、ポリシリコン膜ＰＳ２の上面をシリサイド化しているため、金属膜Ｍ２上の導電膜が全てポリシリコン膜からなる場合に比べて、メモリゲート電極ＭＧを低抵抗化することができる。また、メモリゲート電極ＭＧに対する給電領域においてプラグをメモリゲート電極ＭＧに接続する際、シリサイド層Ｓ２にプラグＰＧを接続することができるため、プラグＰＧとメモリゲート電極ＭＧとの接続抵抗を低減することができる。
【０１３１】
よって、ここでは、フィンＦＡの側面の近傍に低抵抗な金属膜Ｍ２を形成することで、メモリゲート電極ＭＧ全体を低抵抗化することができ、さらにポリシリコン膜ＰＳ２のシリサイド化を行うことで、半導体装置の性能を向上させることができる。
【０１３２】
（実施の形態３）
メモリゲート電極は、ポリシリコン膜と、当該ポリシリコン膜上の金属膜のみにより構成することもできる。以下では、図３１および図３２を用いて、本実施の形態３の半導体装置およびその製造方法について説明する。図３１および図３２は、本実施の形態の半導体装置の製造工程中の断面図である。図３１および図３２のそれぞれは、図１２〜図２４に示す断面と対応する位置での断面を示すものであり、フィンの長手方向に沿うメモリセルの断面と、フィンの短手方向に沿うメモリセルの断面とを示すものである。ここでは、メモリゲート電極をポリシリコン膜と当該ポリシリコン膜上の積層金属膜とにより構成することについて説明する。
【０１３３】
ここではまず、図７〜図２３および図２８を用いて説明した工程と同様の工程を行う。次に、図３１に示すように、エッチング法を用いて、ポリシリコン膜ＰＳ２を全て除去する。これによりポリシリコン膜ＰＳ２が形成されていた位置に溝が形成され、当該溝の底面および一方の側面では、金属膜Ｍ２の上面が露出する。なお、上記保護膜（図示しない）により覆われている制御ゲート電極ＣＧは、除去されない。
【０１３４】
次に、図３２に示すように、上記溝内を含む半導体基板ＳＢの主面上に、例えばスパッタリング法により金属膜Ｍ３を形成する。これにより、当該溝内に金属膜Ｍ３を埋め込む。続いて、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の余分な金属膜Ｍ３を除去し、これにより、当該溝内にのみ金属膜Ｍ３を残す。これにより、ポリシリコン膜ＰＳ１、金属膜Ｍ２およびＭ３の積層膜からなるメモリゲート電極ＭＧを形成する。
【０１３５】
金属膜Ｍ３は、例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜からなる。金属膜Ｍ３はポリシリコン膜ＰＳ１と接していないため、金属膜Ｍ３の材料に、シリコンとの反応性が比較的低い材料を用いる必要はない。よって、金属膜Ｍ３の材料にシリコンとの反応性が比較的低い材料であるＴｉＮ（窒化チタン）などを用いる場合に比べ、金属膜Ｍ３を低抵抗化することができる。
【０１３６】
その後は、図２４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。
【０１３７】
本実施の形態では、メモリゲート電極ＭＧを、下方から順に形成されたポリシリコン膜ＰＳ１、金属膜Ｍ２およびＭ３により構成している。よって、本実施の形態では、メモリゲート電極ＭＧを、下方から順に形成されたポリシリコン膜ＰＳ１、金属膜Ｍ２およびポリシリコン膜からなる積層膜により構成する場合に比べ、メモリゲート電極ＭＧの低抵抗化を実現することができる。
【０１３８】
よって、ここでは、フィンＦＡの側面の近傍に低抵抗な金属膜Ｍ２、Ｍ３を形成することで、メモリゲート電極ＭＧ全体を低抵抗化することができる。さらに、メモリゲート電極ＭＧを構成する金属膜の割合を増大させることでメモリゲート電極ＭＧを低抵抗化し、これにより半導体装置の性能を向上させることができる。このようにメモリゲート電極ＭＧの一部を金属膜Ｍ２、Ｍ３により構成しても、金属膜Ｍ２、Ｍ３とＯＮＯ膜ＯＮとの間にポリシリコン膜ＰＳ１が介在しているため、図３４を用いて説明した比較例のようにトップ酸化膜が金属と反応することを防ぐことができる。
【０１３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４０】
ここでは、図２２および図２３を用いて説明した工程でダミーゲート電極ＤＧ１（図２１参照）を金属膜に置き換え、当該金属膜からなる制御ゲート電極ＣＧを形成している。これに対し、図２２および図２３を用いて説明した工程を行わず、半導体膜ＳＩ２（図１２参照）からなるゲート電極を、ダミーゲート電極ＤＧ１ではなく制御ゲート電極ＣＧとして形成し、メモリセルＭＣを構成する制御ゲート電極ＣＧとして使用してもよい。
【符号の説明】
【０１４１】
ＣＧ    制御ゲート電極
Ｄ１    拡散領域
ＥＩ    素子分離膜
ＥＸ    エクステンション領域
ＦＡ    フィン
Ｍ１〜Ｍ３、ＭＢ    金属膜
ＭＣ    メモリセル
ＭＧ、ＭＧ１〜ＭＧ３    メモリゲート電極
ＯＮ    絶縁膜（ＯＮＯ膜）
ＰＳ１、ＰＳ２、ＰＳＢ    ポリシリコン膜
ＳＢ    半導体基板
【図１】
2018056378.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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