(57)【要約】【課題】良好なダイオード特性を有するＧｅフォトダイオードを備える半導体装置を実現する。【解決手段】ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に、ゲルマニウム成長保護膜ＧＰの上面から半導体基板ＳＵＢの主面に達しない溝ＴＲが設けられ、その溝ＴＲの内部に、非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなるシード層ＳＬを介して、ｉ型のゲルマニウム層ＩＧおよびｎ型のゲルマニウム層ＮＧが埋め込まれている。ゲルマニウム成長保護膜ＧＰの上面から、ｉ型のゲルマニウム層ＩＧおよびｎ型のゲルマニウム層ＮＧが突出しない構造となっており、ｎ型のゲルマニウム層ＮＧ上およびゲルマニウム成長保護膜ＧＰ上に、ほぼ均一な厚さで、かつ、平坦な第２絶縁膜ＩＦ２を形成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたシリコン層と、
前記シリコン層上に形成された保護膜と、
前記保護膜、前記シリコン層および前記第１絶縁膜に、前記保護膜の上面から形成され、前記半導体基板の前記主面に達しない溝と、
前記溝の底面および側面に形成されたシード層と、
前記シード層を介して前記溝の内部に埋め込められたゲルマニウム層と、
前記ゲルマニウム層上および前記保護膜上に形成された第２絶縁膜と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記保護膜の上面からの前記溝の深さは、１μｍ以上である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記シード層は、非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記シリコン層はｐ型半導体、前記ゲルマニウム層の下部は真性半導体、前記ゲルマニウム層の上部はｎ型半導体であり、
前記シリコン層と、前記ゲルマニウム層の前記下部と、前記ゲルマニウム層の上部と、から構成されるｐｉｎ構造を有する、半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたシリコン層と、
前記シリコン層上に形成された保護膜と、
前記保護膜、前記シリコン層および前記第１絶縁膜に、前記保護膜の上面から形成され、前記半導体基板に達する溝と、
前記溝の側面に形成されたシード層と、
前記溝の内部に埋め込められたゲルマニウム層と、
前記ゲルマニウム層上および前記保護膜上に形成された第２絶縁膜と、
を有し、
前記ゲルマニウム層は、前記溝の底面に露出する前記半導体基板および前記溝の側面に形成された前記シード層に接する、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記保護膜の上面からの前記溝の深さは、１μｍ以上である、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記シード層は、非晶質シリコン、多結晶シリコン、シリコン・ゲルマニウムからなる、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記溝の側面に現れる前記シリコン層の露出面には、前記シード層は形成されておらず、前記ゲルマニウム層は、前記溝の側面に露出する前記シリコン層に接する、半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記シリコン層はｐ型半導体、前記ゲルマニウム層の下部は真性半導体、前記ゲルマニウム層の上部はｎ型半導体であり、
前記シリコン層と、前記ゲルマニウム層の前記下部と、前記ゲルマニウム層の上部と、から構成されるｐｉｎ構造を有する、半導体装置。
【請求項１０】
（ａ）半導体基板と、前記半導体基板の主面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電型のシリコン層と、を有するＳＯＩ基板を準備する工程、
（ｂ）前記シリコン層上に保護膜を形成する工程、
（ｃ）前記保護膜、前記シリコン層および前記第１絶縁膜を順次加工して、前記保護膜の上面から、前記半導体基板の前記主面に達しない溝を形成する工程、
（ｄ）前記溝の底面および側面を含む前記保護膜上にシード層を形成する工程、
（ｅ）前記保護膜上の前記シード層を除去して、前記溝の底面および側面に前記シード層を残す工程、
（ｆ）前記溝の内部に選択エピタキシャル成長によりゲルマニウム層を形成する工程、
（ｇ）前記ゲルマニウム層上および前記保護膜上に第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記保護膜の上面からの前記溝の深さは、１μｍ以上である、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記シード層は、ＬＰＣＶＤ法またはプラズマＣＶＤ法により形成される非晶質シリコン膜または多結晶シリコン膜である、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程との間に、
（ｈ）前記ゲルマニウム層の上部に前記第１導電型と異なる第２導電型の不純物をイオン注入する工程、
をさらに有する、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｉ）前記ゲルマニウム層に対して８００℃以上の温度で熱処理を施す工程、
をさらに有する半導体装置の製造方法。
【請求項１５】
請求項１０の半導体装置の製造方法において、
前記（ｇ）工程の後、
（ｊ）前記シリコン層上の前記第２絶縁膜および前記保護膜に、前記シリコン層に達する第１接続孔を形成し、前記ゲルマニウム層上の前記第２絶縁膜に、前記ゲルマニウム層に達する第２接続孔を形成する工程、
（ｋ）前記第１接続孔を通じて前記シリコン層と電気的に接続する第１配線、および前記第２接続孔を通じて前記ゲルマニウム層と電気的に接続する第２配線を形成する工程、
をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えばゲルマニウム・フォトダイオード（以下、Ｇｅフォトダイオードと記載する。）を内蔵した半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
溝下部にｐ型あるいはｎ型にドーピングされた層が形成され、さらにその上に矩形あるいは逆テーパ形状のｉ−ＳｉＧｅが、下部および側壁にｉ−Ｓｉ層およびＳｉ−Ｇｅバッファ層を積層した上に形成された、縦型ｐｉｎ−ＳｉＧｅフォトダイオードが、国際特許公開ＷＯ  ０９／１１０６３２号（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際特許公開ＷＯ  ０９／１１０６３２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｇｅフォトダイオードは、半導体基板と、半導体基板の主面上に形成された下層クラッド層と、下層クラッド層上に形成された、例えばゲルマニウムからなる光吸収層と、光吸収層を覆うように形成された上層クラッド層と、からなる構造を有する。しかし、上層クラッド層に接続孔を形成する際、光吸収層の段差に起因した開口不良または上層クラッド層の不要な削れなどにより、Ｇｅフォトダイオードにおいて良好なダイオード特性が得られないという課題があった。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態の半導体装置は、半導体基板と、半導体基板の主面上に形成された第１絶縁膜と、第１絶縁膜上に形成されたシリコン層と、シリコン層上に形成された保護膜と、を有する。さらに、保護膜、シリコン層および第１絶縁膜に、保護膜の上面から形成され、半導体基板の主面に達しない溝と、溝の底面および側面に形成されたシード層と、シード層を介して溝の内部に埋め込まれたゲルマニウム層と、ゲルマニウム層上および保護膜上に形成された第２絶縁膜と、を有する。
【０００７】
一実施の形態の半導体装置の製造方法は、半導体基板と、半導体基板の主面上に形成された第１絶縁膜と、第１絶縁膜上に形成されたシリコン層と、を有するＳＯＩ基板を準備する工程と、シリコン層上に保護膜を形成する工程と、保護膜、シリコン層および第１絶縁膜を順次加工して、保護膜の上面から、半導体基板の主面に達しない溝を形成する工程と、を有する。さらに、溝の底面および側面を含む保護膜上にシード層を形成する工程と、保護膜上のシード層を除去して、溝の底面および側面にシード層を残す工程と、溝の内部に選択エピタキシャル成長によりゲルマニウム層を形成する工程と、ゲルマニウム層上および保護膜上に第２絶縁膜を形成する工程と、を有する。
【発明の効果】
【０００８】
一実施の形態によれば、良好なダイオード特性を有するＧｅフォトダイオードを備える半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１によるＧｅフォトダイオードの要部断面図である。
【図２】実施の形態１による複数の光デバイスを搭載する半導体装置の要部断面図である。
【図３】実施の形態１によるＧｅフォトダイオードの製造工程を示す要部断面図である。
【図４】図３に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図５】図４に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図６】図５に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図７】図６に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図８】図７に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図９】図８に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図１０】図９に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図１１】実施の形態１の変形例によるＧｅフォトダイオードの製造工程を示す要部断面図である。
【図１２】図１１に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図１３】実施の形態２によるＧｅフォトダイオードの要部断面図である。
【図１４】実施の形態２によるＧｅフォトダイオードの製造工程を示す要部断面図である。
【図１５】図１４に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図１６】図１５に続く、Ｇｅフォトダイオードの製造工程中の要部断面図である。
【図１７】本発明に先立って本発明者らが比較検討を行ったＧｅフォトダイオードの第１例の要部断面図である。
【図１８】本発明に先立って本発明者らが比較検討を行ったＧｅフォトダイオードの第２例の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１５】
以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
（従来技術における課題の詳細説明）
近年、シリコンを材料とした光信号用の伝送線路を作製し、この光信号用の伝送線路により構成した光回路をプラットフォームとして、種々の光デバイスと電子デバイスとを集積することで光通信用モジュールを実現する技術、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
【００１７】
シリコンからなる基板上に形成された光導波路を基本とする光回路では、シリコンからなるコアを用いたシリコン導波路が主に用いられている。シリコンは電子回路において広く使用されている材料であり、シリコン導波路を使用することにより光回路と電子回路とを同一の基板上に作製することが可能となる。
【００１８】
ところで、近年、光信号を電気信号に変換する手段として、シリコンよりも禁制帯幅の狭いゲルマニウムを光吸収層として利用するＧｅフォトダイオードの実用化が検討されている。これは、電子回路上で、通信波長帯である１．６μｍ程度までの波長の近赤外光を検出するためには、シリコンよりも禁制帯幅の狭いゲルマニウムの利用が好ましいこと、また、ゲルマニウムはシリコンとの親和性が高く、シリコン導波路上にモノリシックに形成できることによる。
【００１９】
そこで、本発明者らは、Ｇｅフォトダイオードの構造およびその製造方法について様々な検討を行った。
【００２０】
図１７に、本発明に先立って本発明者らが比較検討を行ったｐｉｎ構造のＧｅフォトダイオードの第１例の要部断面図を示す。
【００２１】
図１７に示すように、ＧｅフォトダイオードＲ１は、半導体基板ＳＵＢの主面上に形成された第１絶縁膜ＩＦ１上に形成されており、第１絶縁膜ＩＦ１上に順に積層された、ｐ型半導体のシリコン層ＰＳと、真性半導体のゲルマニウム層ＩＧと、ｎ型半導体のゲルマニウム層ＮＧと、から構成される。なお、以下の説明では、ｐ型半導体のシリコン層ＰＳをｐ型のシリコン層ＰＳ、真性半導体のゲルマニウム層ＩＧをｉ型のゲルマニウム層ＩＧ、ｎ型半導体のゲルマニウム層ＮＧをｎ型のゲルマニウム層ＮＧと記載する。さらに、ｐ型のシリコン層ＰＳ、ｉ型のゲルマニウム層ＩＧおよびｎ型のゲルマニウム層ＮＧは第２絶縁膜ＩＦ２などに覆われている。
【００２２】
しかしながら、ＧｅフォトダイオードＲ１では、ｉ型のゲルマニウム層ＩＧとｎ型のゲルマニウム層ＮＧとの積層の厚さが、例えば１μｍ以上と厚い。このため、その段差部を覆う第２絶縁膜ＩＦ２にｐ型のシリコン層ＰＳまたはｎ型のゲルマニウム層ＮＧに達する接続孔ＣＴを形成する際、不具合が生じることがある。
【００２３】
例えば第２絶縁膜ＩＦ２を加工する際にマスクとして用いるレジストパターンＲＰ２の厚さがばらつき、ｐ型のシリコン層ＰＳの上方のレジストパターンＲＰ２の厚さに比べて、ｎ型のゲルマニウム層ＮＧの上方のレジストパターンンＲＰ２の厚さが薄くなることがある。このような厚さにばらつきがあるレジストパターンＲＰ２を用いると、リソグラフィーの焦点が合わなくなる、またはｎ型のゲルマニウム層ＮＧの上方のレジストパターンＲＰ２の残膜が不足して、接続孔ＣＴの開口不良またはｎ型のゲルマニウム層ＮＧの上方の第２絶縁膜ＩＦ２の削れなどの問題が生じる。
【００２４】
また、ｐ型のシリコン層ＰＳの上方の第２絶縁膜ＩＦ２の厚さに比べて、ｎ型のゲルマニウム層ＮＧの上方の第２絶縁膜ＩＦ２の厚さが厚くなることがある。互いに厚さの異なるｐ型のシリコン層ＰＳの上方の第２絶縁膜ＩＦ２とｎ型のゲルマニウム層ＮＧの上方の第２絶縁膜ＩＦ２とに、同時に接続孔ＣＴを形成すると、オーバーエッチング量のばらつきが発生して、接続孔ＣＴの開口不良などの問題が生じる。このため、ＧｅフォトダイオードＲ１では、所望するダイオード特性が得られないという課題がある。
【００２５】
図１８に、本発明に先立って本発明者らが比較検討を行ったｐｉｎ構造のＧｅフォトダイオードの第２例の要部断面図を示す。
【００２６】
図１８に示すように、半導体基板ＳＵＢの主面上に、第１絶縁膜ＩＦ１、ｐ型のシリコン層ＰＳおよびゲルマニウム成長保護膜ＧＰが順に積層されている。そして、この積層構造のうち、ゲルマニウム成長保護膜ＧＰおよびｐ型のシリコン層ＰＳに、ゲルマニウム成長保護膜ＧＰの上面から、第１絶縁膜ＩＦ１に達しない溝Ｔ１が形成され、溝Ｔ１の内部にｉ型のゲルマニウム層ＩＧが埋め込まれ、ｉ型のゲルマニウム層ＩＧの上部にｎ型のゲルマニウム層ＮＧが形成されている。
【００２７】
すなわち、ＧｅフォトダイオードＲ２は、ｐ型のシリコン層ＰＳと、ゲルマニウム成長保護膜ＧＰおよびｐ型のシリコン層ＰＳに形成された溝Ｔ１の内部に埋め込まれたｉ型のゲルマニウム層ＩＧと、ｉ型のゲルマニウム層ＩＧの上部に形成されたｎ型のゲルマニウム層ＮＧと、から構成される。従って、前述のＧｅフォトダイオードＲ１で生じる段差部に起因した不具合は生じない。
【００２８】
しかしながら、ＧｅフォトダイオードＲ２では、ｐ型のシリコン層ＰＳの厚さが、例えば２００ｎｍ程度と薄いことから、ｉ型のゲルマニウム層ＩＧの厚さが薄くなり、良好なフォトダイオード特性が得られないという課題がある。
【００２９】
（実施の形態１）
＜半導体装置の構造＞
本実施の形態１によるＧｅフォトダイオードの構造について図１を用いて説明する。図１は、本実施の形態１によるＧｅフォトダイオードの要部断面図である。
【００３０】
ＧｅフォトダイオードＰＤ１は、真性半導体であるｉ型のゲルマニウム層ＩＧを光吸収層とするｐｉｎ型のフォトダイオードである。
【００３１】
半導体基板ＳＵＢの主面上に、第１絶縁膜（ＢＯＸ層、クラッド層、下層クラッド層とも言う。）ＩＦ１、ｐ型半導体であるｐ型のシリコン層ＰＳおよびゲルマニウム成長保護膜ＧＰが順に積層されている。ゲルマニウム成長保護膜ＧＰは、例えば酸化シリコンからなる。そして、この積層構造のゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に、ゲルマニウム成長保護膜ＧＰの上面から、半導体基板ＳＵＢの主面に達しない溝ＴＲが形成されている。溝ＴＲは、紙面垂直方向に延在している。
【００３２】
溝ＴＲの内壁（底面および側面）には、ゲルマニウム成長用のシード層ＳＬが形成されており、この溝ＴＲの内部に、シード層ＳＬを介して、ｉ型のゲルマニウム層ＩＧが埋め込まれている。さらに、ｉ型のゲルマニウム層ＩＧの上部には、ｎ型半導体であるｎ型のゲルマニウム層ＮＧが設けられている。シード層ＳＬは、例えば非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなる。
【００３３】
すなわち、ＧｅフォトダイオードＰＤ１は、ｐ型のシリコン層ＰＳと、ｉ型のゲルマニウム層ＩＧと、ｎ型のゲルマニウム層ＮＧと、から構成されるｐｉｎ構造を有する。ｎ型のゲルマニウム層ＮＧに代えて、ｎ型のシリコン・ゲルマニウム層またはｎ型のシリコン層を用いてもよい。
【００３４】
さらに、ＧｅフォトダイオードＰＤ１を覆うように、第２絶縁膜（クラッド層、上層クラッド層とも言う。）ＩＦ２が形成されており、第２絶縁膜ＩＦ２およびゲルマニウム成長保護膜ＧＰに形成された接続孔ＣＴを通じて、第１層目の配線Ｍ１がｐ型のシリコン層ＰＳと電気的に接続している。また、図示はしないが、第２絶縁膜ＩＦ２に形成された接続孔ＣＴを通じて、第１層目の配線Ｍ１がｎ型のゲルマニウム層ＮＧと電気的に接続している。第１層目の配線Ｍ１は、例えばアルミニウムまたは銅などからなり、第１層目の配線Ｍ１と接続孔ＣＴとの間には、バリアメタル膜ＢＭが形成されている。
【００３５】
以下、具体的にＧｅフォトダイオードＰＤ１の構成を説明する。
【００３６】
単結晶シリコンからなる半導体基板ＳＵＢの主面上に、第１絶縁膜ＩＦ１が形成されている。第１絶縁膜ＩＦ１は、例えば酸化シリコンからなり、その厚さは、例えば１μｍ以上、好ましくは１μｍ〜３μｍ程度である。第１絶縁膜ＩＦ１は下層クラッド層として機能する。
【００３７】
第１絶縁膜ＩＦ１上には、ｐ型不純物、例えばホウ素が導入されたシリコンからなるｐ型のシリコン層ＰＳが形成されている。ｐ型のシリコン層ＰＳの厚さは、例えば１００ｎｍ〜３００ｎｍが適切な範囲と考えられるが（他の条件によってはこの範囲に限定されないことはもとよりである）、２００ｎｍを中心値とする範囲が最も好適と考えられる。
【００３８】
ｐ型のシリコン層ＰＳ上には、ゲルマニウム成長保護膜ＧＰが形成されている。ゲルマニウム成長保護膜ＧＰは、例えば酸化シリコンからなり、その厚さは、例えば５０ｎｍ〜２００ｎｍが適切な範囲と考えられるが（他の条件によってはこの範囲に限定されないことはもとよりである）、１００ｎｍを中心値とする範囲が最も好適と考えられる。
【００３９】
積層構造のゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１には、ゲルマニウム成長保護膜ＧＰの上面から、半導体基板ＳＵＢの主面に達しない溝ＴＲが形成されている。溝ＴＲの深さは、例えば１μｍ以上であり、溝ＴＲの幅（紙面左右方向の幅）は、例えば３０μｍ〜５０μｍ程度である。
【００４０】
溝ＴＲの内壁（底面および側面）には、ゲルマニウム成長用のシード層ＳＬが形成されている。シード層ＳＬは、例えば非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなり、その厚さは、例えば１０ｎｍ程度である。
【００４１】
溝ＴＲの内部には、シード層ＳＬを介して、ｉ型のゲルマニウム層ＩＧが埋め込まれている。ｉ型のゲルマニウム層ＩＧの厚さは１μｍ以上であり、良好なフォトダイオード特性を得ることができる。さらに、ｉ型のゲルマニウム層ＩＧの上部には、ｎ型不純物が導入されたｎ型のゲルマニウム層ＮＧが形成されている。ｎ型のゲルマニウム層ＮＧに代えて、ｎ型のシリコン・ゲルマニウム層またはｎ型のシリコン層を用いてもよい。
【００４２】
すなわち、ＧｅフォトダイオードＰＤ１は、溝ＴＲの内部に設けられたｉ型のゲルマニウム層ＩＧと、溝ＴＲの内部に設けられ、ｉ型のゲルマニウム層ＩＧの上部に設けられたｎ型のゲルマニウム層ＮＧと、溝ＴＲの両側面（紙面左右方向に位置する側面）のそれぞれの一部に露出するｐ型のシリコン層ＰＳと、から構成される。
【００４３】
ここで、ｎ型のゲルマニウム層ＮＧの上面は、ゲルマニウム成長保護膜ＧＰの上面から突出しておらず、ｎ型のゲルマニウム層ＮＧの上面の高さとゲルマニウム成長保護膜ＧＰの上面の高さとはほぼ一致している。
【００４４】
溝ＴＲの内部に設けられたｎ型のゲルマニウム層ＮＧ上およびゲルマニウム成長保護膜ＧＰ上には、第２絶縁膜ＩＦ２が形成されている。第２絶縁膜ＩＦ２は、例えば酸化シリコンからなり、その厚さは、例えば０．５μｍ〜２μｍ程度である。ｎ型のゲルマニウム層ＮＧの上面の高さとゲルマニウム成長保護膜ＧＰの上面の高さとはほぼ一致することから、第２絶縁膜ＩＦ２は、ほぼ均一な厚さで、かつ、平坦に形成されている。
【００４５】
ｐ型のシリコン層ＰＳ上の第２絶縁膜ＩＦ２およびゲルマニウム成長保護膜ＧＰには、ｐ型のシリコン層ＰＳに達する接続孔ＣＴが形成されている。接続孔ＣＴの幅は、例えば１μｍ〜２μｍ程度である。また、図示はしないが、ｎ型のゲルマニウム層ＮＧ上の第２絶縁膜ＩＦ２には、ｎ型のゲルマニウム層ＮＧに達する接続孔ＣＴが形成されている。
【００４６】
接続孔ＣＴの内壁（側面および底面）には、バリアメタル膜ＢＭが形成されている。バリアメタル膜ＢＭは、例えばチタン膜、タンタル膜、窒化チタン膜または窒化タンタル膜からなる。あるいは、バリアメタル膜ＢＭは、例えばチタン膜を下層、タンタル膜を上層とするＴｉ／Ｔａ積層膜、タンタル膜を下層、チタン膜を上層とするＴａ／Ｔｉ積層膜、チタン膜を下層、窒化チタン膜を上層とするＴｉ／ＴｉＮ積層膜またはタンタル膜を下層、窒化タンタル膜を上層とするＴａ／ＴａＮ積層膜からなる。バリアメタル膜ＢＭの厚さは、例えば５０ｎｍ〜１００ｎｍ程度である。バリアメタル膜ＢＭは、第１層目の配線Ｍ１を構成する導電材料の金属（例えばアルミニウムまたは銅など）の拡散防止などのために設けられている。
【００４７】
接続孔ＣＴの内部には、バリアメタル膜ＢＭを介して、第１層目の配線Ｍ１が埋め込まれており、第１層目の配線Ｍ１は、ｐ型のシリコン層ＰＳまたはＮ型のゲルマニウム層ＮＧと電気的に接続されている。第１層目の配線Ｍ１は、例えばアルミニウムまたは銅などからなる。
【００４８】
このように、ＧｅフォトダイオードＰＤ１では、第１絶縁膜ＩＦ１、ｐ型のシリコン層ＰＳおよびゲルマニウム成長保護膜ＧＰに形成された、０．１μｍ以上の深さを有する溝ＴＲの内部に、ｉ型のゲルマニウムＩＧおよびｎ型のゲルマニウム層ＮＧを埋め込み、ゲルマニウム成長保護膜ＧＰの上面から、ｎ型のゲルマニウム層ＮＧおよびｉ型のゲルマニウム層ＩＧが突出しない構造としている。
【００４９】
これにより、ｐ型のシリコン層ＰＳの厚さに依存することなく、ｉ型のゲルマニウム層ＩＧの厚さを、１μｍ以上とすることができるので、ＧｅフォトダイオードＰＤ１において良好なフォトダイオード特性を得ることができる。
【００５０】
＜光デバイスを搭載した半導体装置の構造＞
本実施の形態１による光デバイスを搭載する半導体装置の構造について図２を用いて説明する。図２は、本実施の形態１による光デバイスを搭載する半導体装置の要部断面図である。ここでは、ＧｅフォトダイオードＰＤおよび光信号用の伝送線路（第１光導波路ＯＰ１および第２光導波路ＯＰ２）を例示する。
【００５１】
なお、ＧｅフォトダイオードＰＤは、前述したＧｅフォトダイオードＰＤ１と同様であり、その構造についての詳細な説明は省略する。また、光信号用の伝送線路（光信号線とも言う。）には種々の構造があるが、ここでは、互いに形状の異なる第１光導波路ＯＰ１および第２光導波路ＯＰ２を例示する。
【００５２】
第１光導波路ＯＰ１および第２光導波路ＯＰ２は、半導体基板ＳＵＢの主面上に、第１絶縁層ＩＦ１を介して形成されたシリコン層ＳＩにより構成されている。
【００５３】
第１光導波路ＯＰ１は、紙面垂直方向（図２に示すｙ方向）に延在している。従って、第１光導波路ＯＰ１内に導入される導波光は、紙面垂直方向に進行する。紙面垂直方向に直交する断面は四角形状であり、第１光導波路ＯＰ１の高さは、例えば例えば１００ｎｍ〜３００ｎｍ程度、好ましくは２００ｎｍ程度であり、第１光導波路ＯＰ１の幅は、例えば３００ｎｍ〜５００ｎｍ程度である。
【００５４】
また、第２光導波路ＯＰ２は、紙面左右方向（図２に示すｘ方向）に延在している。従って、第２光導波路ＯＰ２内に導入される導波光は、紙面左右方向に進行する。第２光導波路ＯＰ２は、例えば連続したリブ構造を有する、グレーティングカプラ（Grating Coupler）ＧＣを構成する。グレーティングカプラＧＣとは、第２光導波路ＯＰ２を伝搬する導波光に、外部からレーザ光を結合したり、取り出したりする素子である。導波光は、光導波路面に、伝搬方向に沿って設けられた周期的屈折率変調（表面の凹凸により形成される）により、ある特定の方向に回折放射される。伝搬に伴い導波光は指数関数的に減衰し、それに伴い、回折放射光の光強度分布も指数関数的分布を有する。
【００５５】
第２光導波路ＯＰ２では、シリコン層ＳＩのうちの厚さが厚くなっている部分の高さは、例えば１００ｎｍ〜３００ｎｍ程度、好ましくは２００ｎｍ程度であり、シリコン層ＳＩのうちの厚さが薄くなっている部分の高さは、例えば５０ｎｍ〜２００ｎｍ程度、好ましくは１００ｎｍ程度である。
【００５６】
さらに、ＧｅフォトダイオードＰＤ、第１光導波路ＯＰ１および第２光導波路ＯＰ２は、第２絶縁膜ＩＦ２、第３絶縁膜ＩＦ３および保護膜ＴＣにより覆われている。第２絶縁膜ＩＦ２および第３絶縁膜ＩＦ３は、例えば酸化シリコンからなり、保護膜ＴＣは、例えば酸化シリコンまたは酸窒化シリコンからなる。なお、外部との光信号の入出力を行う第２光導波路ＯＰ２の上方には保護膜ＴＣは形成しない場合もある。
【００５７】
ＧｅフォトダイオードＰＤのｐ型のシリコン層ＰＳには、第２絶縁膜ＩＦ２およびゲルマニウム成長保護膜ＧＰに形成された第１接続孔ＣＴ１を通じて第１層目の配線Ｍ１が電気的に接続されている。また、図示はしないが、ｎ型のゲルマニウム層ＮＧには、第２絶縁膜ＩＦ２に形成された第１接続孔ＣＴ１を通じて第１層目の配線Ｍ１が電気的に接続されている。さらに、第１層目の配線Ｍ１には、第３絶縁膜ＩＦ３に形成された第２接続孔ＣＴ２を通じて第２層目の配線Ｍ２が電気的に接続されている。
【００５８】
前述したように、ＧｅフォトダイオードＰＤでは、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に形成された溝ＴＲの内部に、ｉ型のゲルマニウムＩＧおよびｎ型のゲルマニウム層ＮＧを埋め込み、ゲルマニウム成長保護膜ＧＰの上面から、ｎ型のゲルマニウム層ＮＧおよびｉ型のゲルマニウム層ＩＧが突出しない構造としている。これにより、ＧｅフォトダイオードＰＤは、他の光デバイスとの混載も容易となる。
【００５９】
＜半導体装置の製造方法＞
本実施の形態１によるＧｅフォトダイオードの製造方法について図３〜図９を用いて工程順に説明する。図３〜図９は、本実施の形態１によるＧｅフォトダイオードの製造工程中の要部断面図である。
【００６０】
まず、図３に示すように、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面上に形成された第１絶縁膜ＩＦ１と、第１絶縁膜ＩＦ１上に形成されたシリコン層（ＳＯＩ層とも言う。）ＳＩと、からなるＳＯＩ（Silicon On Insulator）基板（この段階ではＳＯＩウェハと称する平面略円形の基板）を準備する。
【００６１】
半導体基板ＳＵＢは単結晶シリコンからなる支持基板であり、第１絶縁膜ＩＦ１は酸化シリコンからなる。第１絶縁膜ＩＦ１の厚さは、例えば１μｍ以上、好ましくは１μｍ〜３μｍ程度である。シリコン層ＳＩの厚さは、例えば１００ｎｍ〜３００ｎｍ程度、好ましくは２００ｎｍ程度である。第１絶縁膜ＩＦ１の厚さは、相対的に厚く形成されているので、半導体基板ＳＵＢとシリコン層ＳＩとの間の静電容量を小さく抑えることができる。
【００６２】
次に、レジストパターンをマスクとして、シリコン層ＳＩをドライエッチング法により所望の形状に加工した後、シリコン層ＳＩにｐ型不純物、例えばホウ素を導入して、ｐ型のシリコン層ＰＳを形成する。
【００６３】
次に、ｐ型のシリコン層ＰＳを覆うように、第１絶縁膜ＩＦ１上に、例えば酸化シリコンからなるゲルマニウム成長保護膜ＧＰを形成する。ゲルマニウム成長保護膜ＧＰの厚さは、例えば５０ｎｍ〜２００ｎｍ程度、好ましくは１００ｎｍ程度である。
【００６４】
次に、図４に示すように、レジストパターンをマスクとして、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１をドライエッチング法により順次加工して、ゲルマニウム成長保護膜ＧＰの上面から、半導体基板ＳＵＢの主面に達しない溝ＴＲを形成する。溝ＴＲの深さは、例えば１μｍ以上であり、溝ＴＲの幅は、例えば３０μｍ〜５０μｍ程度である。なお、ドライエッチング法に代えて、ウエットエッチング法を用いてもよい。
【００６５】
次に、図５に示すように、溝ＴＲの内壁（底面および側面）も含めてゲルマニウム成長保護膜ＧＰ上に、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法またはプラズマＣＶＤ（Chemical Vapor Deposition）法により、ゲルマニウム成長用のシード層ＳＬを形成する。シード層ＳＬは、例えば非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなり、その厚さは、例えば１０ｎｍ程度である。
【００６６】
非晶質シリコンからなるシード層ＳＬを形成する場合は、例えば基板温度を５００℃未満とし、シラン（ＳｉＨ４）ガスを用いたエピタキシャル成長によりシード層ＳＬを形成する。また、多結晶シリコンからなるシード層ＳＬを形成する場合は、例えば基板温度５００℃以上とし、シラン（ＳｉＨ４）ガスを用いたエピタキシャル成長によりシード層ＳＬを形成する。
【００６７】
次に、図６に示すように、溝ＴＲの内部に、レジスト膜ＲＦを埋め込んだ後、ゲルマニウム成長保護膜ＧＰ上に露出しているシード層ＳＬをドライエッチング法により除去する。その後、上記レジスト膜ＲＦを除去する。これにより、溝ＴＲの内壁のみにシード層ＳＬを残す。
【００６８】
次に、図７に示すように、溝ＴＲの内部に、ｉ型のゲルマニウム層ＩＧを選択エピタキシャル成長により形成する。ｉ型のゲルマニウム層ＩＧは、例えば基板温度を６００℃とし、モノゲルマン（ＧｅＨ４）ガスを用いたＵＨＶＣＶＤ（Ultra High Vacuum Chemical Vapor Deposition）法により形成される。なお、ｉ型のゲルマニウム層ＩＧの膜質を改善するため、選択エピタキシャル成長によりｉ型のゲルマニウム層ＩＧを形成した後、さらに８００℃以上の温度で熱処理を行ってもよい。
【００６９】
第１絶縁膜ＩＦ１に溝ＴＲを形成しているが、溝ＴＲの内壁にシード層ＳＬを形成しているので、選択エピタキシャル成長により溝ＴＲの内部にゲルマニウムが埋まり、ｉ型のゲルマニウム層ＩＧを形成することができる。
【００７０】
ｉ型のゲルマニウム層ＩＧの上面は、ゲルマニウム成長保護膜ＧＰの上面から突出しておらず、ｉ型のゲルマニウム層ＩＧの上面の高さとゲルマニウム成長保護膜ＧＰの上面の高さとはほぼ一致している。
【００７１】
次に、ｎ型不純物、例えばリンをイオン注入法によりｉ型のゲルマニウム層ＩＧの上部に導入して、ｎ型のゲルマニウム層ＮＧを、ｉ型のゲルマニウム層ＩＧの上部に形成する。なお、ｎ型のゲルマニウム層ＮＧに代えてｎ型のシリコン・ゲルマニウム層またはｎ型のシリコン層を形成してもよい。
【００７２】
上記工程により、溝ＴＲの内部に設けられたｉ型のゲルマニウム層ＩＧと、溝ＴＲの内部に設けられ、ｉ型のゲルマニウム層ＩＧの上部に設けられたｎ型のゲルマニウム層ＮＧと、溝ＴＲの両側面のそれぞれの一部に露出するｐ型のシリコン層ＰＳと、から構成されるｐｉｎ構造が形成される。
【００７３】
次に、図８に示すように、溝ＴＲの内部に設けられたｎ型のゲルマニウム層ＮＧ上およびゲルマニウム成長保護膜ＧＰ上に、第２絶縁膜ＩＦ２を形成する。第２絶縁膜ＩＦ２は、例えば酸化シリコンからなり、その厚さは、例えば０．５μｍ〜２μｍ程度である。ｎ型のゲルマニウム層ＮＧの上面の高さとゲルマニウム成長保護膜ＧＰの上面の高さとはほぼ一致することから、第２絶縁膜ＩＦ２は、ほぼ均一な厚さで、かつ、平坦に形成されている。
【００７４】
次に、図９に示すように、レジストパターンＲＰ１をマスクとして、ドライエッチング法によりｐ型のシリコン層ＰＳ上の第２絶縁膜ＩＦ２およびゲルマニウム成長保護膜ＧＰを順次加工して、ｐ型のシリコン層ＰＳに達する接続孔ＣＴを形成する。接続孔ＣＴの幅は、例えば１００ｎｍ〜２００ｎｍ程度である。同時に、ｎ型のゲルマニウム層ＮＧ上の第２絶縁膜ＩＦ２を加工して、ｎ型のゲルマニウム層ＮＧに達する接続孔ＣＴ（図示は省略）を形成する。
【００７５】
前述したように、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に形成された溝ＴＲの内部に、ｉ型のゲルマニウムＩＧおよびｎ型のゲルマニウム層ＮＧを埋め込んでおり、ゲルマニウム成長保護膜ＧＰの上面から、ｎ型のゲルマニウム層ＮＧおよびｉ型のゲルマニウム層ＩＧが突出していない。
【００７６】
従って、ｐ型のシリコン層ＰＳ、ｉ型のゲルマニウム層ＩＧおよびｎ型のゲルマニウム層ＮＧを覆う第２絶縁膜ＩＦ２の厚さはほぼ均一で、かつ、その上面はほぼ平坦となり、第２絶縁膜ＩＦ２に接続孔ＣＴを形成する際の不具合を解消することができる。例えば図１７に示した段差部が無いので、リソグラフィーの焦点が合わない、レジストパターンの残膜が不足する、オーバーエッチング量がばらつくなどの問題が発生しなくなり、接続孔ＣＴの開口不良またはｎ型のゲルマニウム層ＮＧの上方の第２絶縁膜ＩＦ２の削れなどを回避することができる。
【００７７】
次に、図１０に示すように、レジストパターンＲＰ１を除去した後、接続孔ＣＴの内壁（底面および側面）も含めて第２絶縁膜ＩＦ２上に、例えばスパッタリング法によりバリアメタル膜ＢＭを形成する。バリアメタル膜ＢＭは、例えばチタン膜、タンタル膜、窒化チタン膜または窒化タンタル膜からなる。あるいは、バリアメタル膜ＢＭは、例えばチタン膜を下層、タンタル膜を上層とするＴｉ／Ｔａ積層膜、タンタル膜を下層、チタン膜を上層とするＴａ／Ｔｉ積層膜、チタン膜を下層、窒化チタン膜を上層とするＴｉ／ＴｉＮ積層膜またはタンタル膜を下層、窒化タンタル膜を上層とするＴａ／ＴａＮ積層膜からなる。バリアメタル膜ＢＭの厚さは、例えば５０ｎｍ〜１００ｎｍ程度である。
【００７８】
次に、バリアメタル膜ＢＭ上に、アルミニウム膜または銅膜などの金属膜を形成した後、レジストパターンをマスクとして、ドライエッチング法により金属膜を加工して第１層目の配線Ｍ１を形成する。
【００７９】
その後、さらに、上層の配線を形成することにより、ｐ型のシリコン層ＰＳと、ｉ型のゲルマニウム層ＩＧと、ｎ型のゲルマニウム層ＮＧと、から構成されるｐｉｎ構造のＧｅフォトダイオードＰＤ１が略完成する。
【００８０】
＜半導体装置の製造方法の変形例＞
本実施の形態１の変形例によるＧｅフォトダイオードの製造方法について図１１および図１２を用いて工程順に説明する。図１１および図１２は、本実施の形態１の変形例によるＧｅフォトダイオードの製造工程中の要部断面図である。
【００８１】
まず、前述のＧｅフォトダイオードの製造方法と同様にして、図６に示したように、溝ＴＲの内壁（底面および側面）も含めてゲルマニウム成長保護膜ＧＰ上にゲルマニウム成長用のシード層ＳＬを形成する。
【００８２】
次に、図１１に示すように、シード層ＳＬ上に、例えば基板温度を６００℃とし、モノゲルマン（ＧｅＨ４）ガスを用いたエピタキシャル成長によりゲルマニウム層ＩＧａを形成する。この際、ゲルマニウム層ＩＧａによって溝ＴＲの内部を全て埋め込み、さらに、シード層ＳＬの上面よりもゲルマニウム層ＩＧａの上面が高くなるように、ゲルマニウム層ＩＧａを形成する。
【００８３】
次に、図１２に示すように、ゲルマニウム層ＩＧａの上面を、例えばＣＭＰ（Chemical Mecanical Polishing）法などにより研磨して、溝ＴＲの内部のみにゲルマニウム層ＩＧａを残し、さらに、ゲルマニウム成長保護膜ＧＰ上の露出したシード層ＳＬを除去する。これにより、溝ＴＲの内部に、シード層ＳＬを介して、ｉ型のゲルマニウム層ＩＧを形成する。
【００８４】
このように、本実施の形態１によれば、ＧｅフォトダイオードＰＤ１では、第１絶縁膜ＩＦ１、ｐ型のシリコン層ＰＳおよびゲルマニウム成長保護膜ＧＰに形成された溝ＴＲの内部に、ｉ型のゲルマニウムＩＧおよびｎ型のゲルマニウム層ＮＧを埋め込み、ゲルマニウム成長保護膜ＧＰの上面から、ｎ型のゲルマニウム層ＮＧおよびｉ型のゲルマニウム層ＩＧが突出しない構造としている。
【００８５】
これにより、ｐ型のシリコン層ＰＳの厚さに依存することなく、ｉ型のゲルマニウム層ＩＧの厚さを、１μｍ以上とすることができるので、ＧｅフォトダイオードＰＤ１において良好なフォトダイオード特性を得ることができる。また、ＧｅフォトダイオードＰＤ１は、他の光デバイスとの混載も容易となる。
【００８６】
さらに、ｐ型のシリコン層ＰＳ、ｉ型のゲルマニウム層ＩＧおよびｎ型のゲルマニウム層ＮＧを覆う第２絶縁膜ＩＦ２の厚さはほぼ均一で、かつ、その上面はほぼ平坦となることから、第２絶縁膜ＩＦ２に形成される接続孔ＣＴを形成する際の不具合を解消することができる。例えば接続孔ＣＴの開口不良またはｎ型のゲルマニウム層ＮＧの上方の第２絶縁膜ＩＦ２の削れなどを回避することができるので、ＧｅフォトダイオードＰＤ１において良好なフォトダイオード特性を得ることができる。
【００８７】
（実施の形態２）
＜半導体装置の構造＞
本実施の形態２によるＧｅフォトダイオードの構造について図１３を用いて説明する。図１３は、本実施の形態２によるＧｅフォトダイオードの要部断面図である。
【００８８】
図１３に示すように、本実施の形態２によるＧｅフォトダイオードＰＤ２が、前述の実施の形態１によるＧｅフォトダイオードＰＤ１と相違する主な点は、溝ＴＲの底面に露出する半導体基板ＳＵＢをシード層として用いることである。
【００８９】
すなわち、前述の実施の形態１によるＧｅフォトダイオードＰＤ１では、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に、半導体基板ＳＵＢの主面に達しない溝ＴＲが形成されている。そして、溝ＴＲの内壁（底面および側面）に形成された、例えば非晶質シリコンまたは多結晶シリコンなどからなるシード層ＳＬを介して、溝ＴＲの内部にｉ型のゲルマニウム層ＩＧが設けられている。
【００９０】
これに対して、本実施の形態２によるＧｅフォトダイオードＰＤ２では、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１に、単結晶シリコンからなる半導体基板ＳＵＢに達する溝ＴＲが形成され、溝ＴＲの側面のみに、例えば非晶質シリコンまたは多結晶シリコンなどからなるシード層ＳＬが形成されている。そして、溝ＴＲの側面では、シード層ＳＬを介して、溝ＴＲの底面では、その底面に露出する半導体基板ＳＵＢに接して、溝ＴＲの内部にｉ型のゲルマニウム層ＩＧが設けられている。
【００９１】
このように、ＧｅフォトダイオードＰＤ２では、ｉ型のゲルマニウム層ＩＧの厚さは、第１絶縁膜ＩＦ１の厚さにより決まることから、ｉ型のゲルマニウム層ＩＧの厚さの制御性が向上する。また、後述する半導体装置の製造方法で説明するが、ｉ型のゲルマニウム層ＩＧは、単結晶シリコンからなる半導体基板ＳＵＢの主面上に直接選択エピタキシャル成長により形成されているので、良好な結晶性を有する。
【００９２】
＜半導体装置の製造方法＞
本実施の形態２によるＧｅフォトダイオードの製造方法について図１４〜図１６を用いて工程順に説明する。図１４〜図１６は、本実施の形態２によるＧｅフォトダイオードの製造工程中の要部断面図である。
【００９３】
まず、前述の実施の形態１と同様に、ＳＯＩ基板を準備し、さらに、ｐ型のシリコン層ＰＳを覆うように、ゲルマニウム成長保護膜ＧＰを形成する。
【００９４】
次に、図１４に示すように、レジストパターンをマスクとして、ゲルマニウム成長保護膜ＧＰ、ｐ型のシリコン層ＰＳおよび第１絶縁膜ＩＦ１をドライエッチング法により順次加工して、ゲルマニウム成長保護膜ＧＰの上面から、半導体基板ＳＵＢに達する溝ＴＲを形成する。溝ＴＲの底面には、半導体基板ＳＵＢが露出している。なお、ドライエッチング法に代えて、ウエットエッチング法を用いてもよい。
【００９５】
次に、図１５に示すように、溝ＴＲの内壁（底面および側面）も含めてゲルマニウム成長保護膜ＧＰ上に、例えばＬＰＣＶＤ法またはプラズマＣＶＤ法により、ゲルマニウム成長用のシード層ＳＬを形成する。シード層ＳＬは、例えば非晶質シリコン、多結晶シリコンまたはシリコン・ゲルマニウムからなり、その厚さは、例えば１０ｎｍ程度である。
【００９６】
次に、図１６に示すように、シード層ＳＬをエッチバックにより加工して、溝ＴＲの底面およびゲルマニウム成長保護膜ＧＰ上のシード層ＳＬを除去し、溝ＴＲの側面のみにシード層ＳＬを残す。なお、上記エッチバックの際、オーバーエッチング量を増やすことにより、溝ＴＲの側面にｐ型のシリコン層ＰＳを露出させてもよい。これにより、溝ＴＲの側面に露出したｐ型のシリコン層ＰＳをゲルマニウム成長用のシード層として用いることができる。
【００９７】
次に、溝ＴＲの内部に、ｉ型のゲルマニウム層ＩＧを選択エピタキシャル成長により形成する。ｉ型のゲルマニウム層ＩＧは、例えば基板温度を６００℃とし、モノゲルマン（ＧｅＨ４）ガスを用いたＵＨＶＣＶＤ法により形成される。なお、ｉ型のゲルマニウム層ＩＧの膜質を改善するため、選択エピタキシャル成長によりｉ型のゲルマニウム層ＩＧを形成した後、さらに８００℃以上の温度で熱処理を行ってもよい。
【００９８】
第１絶縁膜ＩＦ１に溝ＴＲを形成しているが、溝ＴＲの側面にシード層ＳＬを形成しているので、選択エピタキシャル成長により溝ＴＲの内部にゲルマニウムが埋まり、ｉ型のゲルマニウム層ＩＧを形成することができる。また、溝ＴＲの底面には、結晶性の良い単結晶シリコンからなる半導体基板ＳＵＢが露出しており、この半導体基板ＳＵＢをゲルマニウム成長用のシード層として用いることができるので、選択エピタキシャル成長により、結晶性の良いｉ型のゲルマニウム層ＩＧを形成することができる。さらに、溝ＴＲの側面にｐ型のシリコン層ＰＳを露出させた場合は、このｐ型のシリコン層ＰＳもゲルマニウム成長用のシード層として用いることができるので、選択エピタキシャル成長により、より結晶性の良いｉ型のゲルマニウム層ＩＧを形成することができる。
【００９９】
その後は、前述の実施の形態１と同様にして、ｉ型のゲルマニウム層ＩＧの上部にｎ型のゲルマニウム層ＮＧを形成する。これにより、溝ＴＲの内部に設けられたｉ型のゲルマニウム層ＩＧと、溝ＴＲの内部に設けられ、ｉ型のゲルマニウム層ＩＧの上部に設けられたｎ型のゲルマニウム層ＮＧと、溝ＴＲの両側面のそれぞれの一部に露出するｐ型のシリコン層ＰＳと、から構成されるｐｉｎ構造が形成される。
【０１００】
このように、本実施の形態２によれば、溝ＴＲの内部に、選択エピタキシャル成長によりｉ型のゲルマニウム層ＩＧを形成する際、ゲルマニウム成長層のシード層として、溝ＴＲの底面に露出した半導体基板ＳＵＢ、すなわち、結晶性の良いシリコンを用いることができるので、前述の実施の形態１よりも、ｉ型のゲルマニウム層ＩＧの結晶性を改善することができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば前記実施の形態では、ｐ型のシリコン層と、ｉ型のゲルマニウム層と、ｎ型のゲルマニウム層と、から構成されるｐｉｎ構造のＧｅフォトダイオードを例示したが、これに限定されるものではない。例えばｐ型のシリコン層と、ｎ型のゲルマニウム層と、から構成されるｐｎ構造のＧｅフォトダイオードを用いてもよい。
【０１０３】
本発明は少なくとも以下の実施の形態を含む。
【０１０４】
〔付記１〕
（ａ）半導体基板と、前記半導体基板の主面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電型のシリコン層と、を有するＳＯＩ基板を準備する工程、
（ｂ）前記シリコン層上に保護膜を形成する工程、
（ｃ）前記保護膜、前記シリコン層および前記第１絶縁膜を順次加工して、前記保護膜の上面から、前記半導体基板の前記主面に達しない溝を形成する工程、
（ｄ）前記溝の底面および側面を含む前記保護膜上にシード層を形成する工程、
（ｅ）前記シード層上にエピタキシャル成長によりゲルマニウム層を形成する工程、
（ｆ）前記ゲルマニウム層の上面を研磨して、前記溝の内部のみに前記ゲルマニウム層を残す工程、
（ｇ）前記保護膜上の前記シード層を除去する工程、
（ｈ）前記ゲルマニウム層上および前記保護膜上に第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【０１０５】
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記保護膜の上面からの前記溝の深さは、１μｍ以上である、半導体装置の製造方法。
【０１０６】
〔付記３〕
付記１記載の半導体装置の製造方法において、
前記シード層は、ＬＰＣＶＤ法またはプラズマＣＶＤ法により形成される非晶質シリコン膜または多結晶シリコン膜である、半導体装置の製造方法。
【０１０７】
〔付記４〕
付記１記載の半導体装置の製造方法において、
前記（ｆ）工程から前記（ｈ）工程までの間に、
（ｉ）前記ゲルマニウム層の上部に前記第１導電型と異なる第２導電型の不純物をイオン注入する工程、
をさらに有する、半導体装置の製造方法。
【０１０８】
〔付記５〕
付記１記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｊ）前記ゲルマニウム層に対して８００℃以上の温度で熱処理を施す工程、
をさらに有する、半導体装置の製造方法。
【０１０９】
〔付記６〕
（ａ）半導体基板と、前記半導体基板の主面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電型のシリコン層と、を有するＳＯＩ基板を準備する工程、
（ｂ）前記シリコン層上に保護膜を形成する工程、
（ｃ）前記保護膜、前記シリコン層および前記第１絶縁膜を順次加工して、前記保護膜の上面から、前記半導体基板に達する溝を形成する工程、
（ｄ）前記溝の底面および側面を含む前記保護膜上にシード層を形成する工程、
（ｅ）前記保護膜上および前記溝の底面の前記シード層を除去して、前記溝の側面に前記シード層を残す工程、
（ｆ）前記溝の内部に選択エピタキシャル成長によりゲルマニウム層を形成する工程、
（ｇ）前記ゲルマニウム層上および前記保護膜上に第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【０１１０】
〔付記７〕
付記６記載の半導体装置の製造方法において、
前記保護膜の上面からの前記溝の深さは、１μｍ以上である、半導体装置の製造方法。
【０１１１】
〔付記８〕
付記６記載の半導体装置の製造方法において、
前記シード層は、ＬＰＣＶＤ法またはプラズマＣＶＤ法により形成される非晶質シリコン膜または多結晶シリコン膜である、半導体装置の製造方法。
【０１１２】
〔付記９〕
付記６記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程との間に、
（ｈ）前記ゲルマニウム層の上部に前記第１導電型と異なる第２導電型の不純物をイオン注入する工程、
をさらに有する、半導体装置の製造方法。
【０１１３】
〔付記１０〕
付記６記載の半導体装置の製造方法において、
前記（ｅ）工程において、
前記溝の側面の前記シード層を加工して、前記溝の側面に前記保護膜および前記シリコン層を露出させる、半導体装置の製造方法。
【０１１４】
〔付記１１〕
付記６記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｉ）前記ゲルマニウム層に対して８００℃以上の温度で熱処理を施す工程、
をさらに有する半導体装置の製造方法。
【符号の説明】
【０１１５】
ＢＭ  バリアメタル膜
ＣＴ  接続孔
ＣＴ１  第１接続孔
ＣＴ２  第２接続孔
ＧＣ  グレーティングカプラ
ＧＰ  ゲルマニウム成長保護膜
ＩＦ１  第１絶縁膜
ＩＦ２  第２絶縁膜
ＩＦ３  第３絶縁膜
ＩＧ  ｉ型のゲルマニウム層
ＩＧａ  ゲルマニウム層
Ｍ１  第１層目の配線
Ｍ２  第２層目の配線
ＮＧ  ｎ型のゲルマニウム層
ＯＰ１  第１光導波路
ＯＰ２  第２光導波路
ＰＤ，ＰＤ１，ＰＤ２  Ｇｅフォトダイオード
ＰＳ  ｐ型のシリコン層
Ｒ１，Ｒ２  Ｇｅフォトダイオード
ＲＦ  レジスト膜
ＲＰ１，ＲＰ２  レジストパターン
ＳＩ  シリコン層
ＳＬ  ゲルマニウム成長用のシード層
ＳＵＢ  半導体基板
Ｔ１  溝
ＴＣ  保護膜
ＴＲ  溝
【図１】
2018056288.tif 000003
【図２】
2018056288.tif 000004
【図３】
2018056288.tif 000005
【図４】
2018056288.tif 000006
【図５】
2018056288.tif 000007
【図６】
2018056288.tif 000008
【図７】
2018056288.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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