(57)【要約】【課題】低コストで短時間露光が可能で、各電極を電極間導線に確実に接続し、高い製品品質等が得られる、露光装置、露光方法、半導体モジュールの製造方法等を提供する。【解決手段】本発明の露光装置１は、疑似ウェハ６Ａで半導体チップ１０の位置決め用基準マークを撮影する撮影部２と、チップ内組込済のチップ電極１４、その上の内部電極２１、チップ外側の外部電極２３、電極２１、２３間の第１電極間導線２２、内部電極２１間の第２電極間導線４２の設計上回路パターンを含む基本設計データ用の主記憶部３と、基準マークの設計データと実測データとの差から特定した位置ずれ量より、基本設計データ中の回路パターンを外部電極位置が補正前後で不変、かつ電極１４、２３間等の導線２２、４２を配線可能に補正した回路パターンを新たに生成する補正処理部４Ａと、疑似ウェハ６Ａに光を照射して、この回路パターンを転写する光照射部２とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、
前記半導体チップに予め組み込まれたチップ電極、該チップ電極上に形成される内部電極、前記ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、前記内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部と、
前記基準マークの設計上の位置座標を示すマーク設計データと、前記撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、前記半導体チップの位置ずれ量を特定し、該位置ずれ量に基づいて、前記基本設計データに含まれる回路パターンを、前記外部電極の位置が補正前後で不変であり、かつ前記内部電極を介したチップ電極と外部電極間の第１電極間導線、及び前記内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部と、
感光性レジストを塗布した前記ウェハに対して光を照射し、前記補正済み回路パターンをウェハ上に転写する光照射部とを備えた
露光装置。
【請求項２】
前記基準マークは、
前記チップ電極に設定する
請求項１に記載の露光装置。
【請求項３】
前記基準マークは、
前記半導体チップにチップ電極を組み込む際に該チップ電極の位置を決定する基準とした第１目合わせマークに設定する
請求項１に記載の露光装置。
【請求項４】
前記基本設計データに、
前記ウェハ上で半導体チップの外側領域にあって別のデバイスを組み合わせる基準となる第２目合わせマークを含む
請求項１から請求項３のいずれか一項に記載の露光装置。
【請求項５】
前記補正処理部で、
前記内部電極の位置を、前記撮影部によって撮影したチップ電極の位置座標に変更する座標変更処理と、
座標変更された内部電極と前記外部電極間、及び該内部電極間を配線可能に、前記第１電極間導線、第２電極間導線を変形する導線変形処理とを行う
請求項１から請求項４のいずれか一項に記載の露光装置。
【請求項６】
前記導線変形処理で、
前記両電極間導線の端部と内部電極との接続部、及び前記両電極間導線の端部と外部電極との接続部における各電極と導線間の線幅方向の接続幅は、通電を阻害しない所定の下限幅以上に設定する
請求項５に記載の露光装置。
【請求項７】
基板上に複数の半導体チップを配置したウェハにおいて該半導体チップに予め組み込まれたチップ電極、該チップ電極上に形成される内部電極、前記ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、前記内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、
前記基本設計データから、前記ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、前記基準マークを撮影部で撮影して該基準マークの位置座標を示すマーク実測データを取得する第２ステップと、
前記マーク設計データとマーク実測データとの差により、前記半導体チップの位置ずれ量を特定し、該位置ずれ量に基づいて、前記基本設計データに含まれる回路パターンを、前記外部電極の位置が補正前後で不変であり、かつ前記内部電極を介したチップ電極と外部電極間の第１電極間導線、及び前記内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップと、
感光性レジストを塗布した前記ウェハに対して光を照射し、前記補正済み回路パターンをウェハ上に転写する第４ステップとを備える
露光方法。
【請求項８】
前記第２ステップの基準マークは、
前記チップ電極に設定する
請求項７に記載の露光方法。
【請求項９】
前記第２ステップの基準マークは、
前記半導体チップにチップ電極を組み込む際に該チップ電極の位置を決定する基準とした第１目合わせマークに設定する
請求項７に記載の露光方法。
【請求項１０】
前記第１ステップの基本設計データに、
前記ウェハ上で半導体チップの外側領域にあって別のデバイスを組み合わせる基準となる第２目合わせマークを含む
請求項７から請求項９のいずれか一項に記載の露光方法。
【請求項１１】
前記第３ステップで、
前記内部電極の位置を、前記第２ステップで撮影したチップ電極の位置座標に変更する座標変更処理と、
座標変更された内部電極と前記外部電極間、及び該内部電極間を配線可能に、前記第１電極間導線、第２電極間導線を変形する導線変形処理とを行う
請求項７から請求項１０のいずれか一項に記載の露光方法。
【請求項１２】
前記第３ステップの導線変形処理で、
前記両電極間導線の端部と内部電極との接続部、及び前記両電極間導線の端部と外部電極との接続部における各電極と導線間の線幅方向の接続幅は、通電を阻害しない所定の下限幅以上に設定する
請求項１１に記載の露光方法。
【請求項１３】
チップ電極が予め組み込まれた複数の半導体チップを基板上に配置することによりウェハを作製するウェハ作製工程と、
該ウェハのチップ電極側表面に感光性レジストを塗布する塗布工程と、
前記チップ電極、該チップ電極上に形成される内部電極、前記ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、前記内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶し、該基本設計データから、前記ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出して記憶し、その後、前記基準マークを撮影部で撮影して該基準マークの位置座標を示すマーク実測データを取得し、前記マーク設計データとマーク実測データとの差により、前記半導体チップの位置ずれ量を特定し、該位置ずれ量に基づいて、前記基本設計データに含まれる回路パターンを、前記外部電極の位置が補正前後で不変であり、かつ前記内部電極を介したチップ電極と外部電極間の第１電極間導線、及び前記内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成し、続いて、前記ウェハに対して光を照射し、前記補正済み回路パターンをウェハ上に転写する露光工程と、
前記補正済み回路パターンを転写したウェハ上に絶縁膜を被覆した後、前記外部電極を覆う絶縁膜に、該外部電極を外部導線に接続するためのコンタクトホールを形成する開口工程とを備える
半導体モジュールの製造方法。
【請求項１４】
ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、
前記半導体チップに予め組み込まれたチップ電極、該チップ電極上に形成される内部電極、前記ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、前記内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部と、
前記基準マークの設計上の位置座標を示すマーク設計データと、前記撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、前記半導体チップの位置ずれ量を特定し、該位置ずれ量に基づいて、前記基本設計データに含まれる回路パターンを、前記外部電極の位置が補正前後で不変であり、かつ前記内部電極を介したチップ電極と外部電極間の第１電極間導線、及び前記内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部とを備えた
パターン形成装置。
【請求項１５】
基板上に複数の半導体チップを配置したウェハにおいて該半導体チップに予め組み込まれたチップ電極、該チップ電極上に形成される内部電極、前記ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、前記内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、
前記基本設計データから、前記ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、前記基準マークを撮影部で撮影して該基準マークの位置座標を示すマーク実測データを取得する第２ステップと、
前記マーク設計データとマーク実測データとの差により、前記半導体チップの位置ずれ量を特定し、該位置ずれ量に基づいて、前記基本設計データに含まれる回路パターンを、前記外部電極の位置が補正前後で不変であり、かつ前記内部電極を介したチップ電極と外部電極間の第１電極間導線、及び前記内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップとを備える
パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法に関する。詳しくは、低コストで短時間の露光処理が可能でありながら、チップ電極、外部電極などの電極を電極間導線に確実に接続し、高い製品品質、製造良品率、及び製品の信頼性品質が得られ、更には、従来の半導体製造ファブのみならず、ミニマルファブシステム等新しいファブシステムにも提供可能な、露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法に係るものである。
【背景技術】
【０００２】
従来、単一のモジュールに複数の半導体チップを設けることで、システムの小型化、高機能化、標準化を図ったマルチチップモジュール（ＭＣＭ）が知られている。
【０００３】
一方、近年、半導体チップのパッケージ技術としては、チップサイズと配線領域が略同一のファンイン型のウェハレベルパッケージ（ＷＬＰ）に対し、チップサイズよりも配線領域の方が大きく、それまで適用が難しかった多ピンパッケージにも対応可能なファンアウト型のウェハレベルパッケージ（ＦＯ−ＷＬＰ）が注目されている。
【０００４】
現在、このＦＯ−ＷＬＰの技術を使ったＭＣＭ（以下、「ＦＯ−ＷＬＰタイプＭＣＭ」とする）の製造技術が種々提案されているが、ＦＯ−ＷＬＰでは、基板上に複数の半導体チップを近接配置し、それらの半導体チップを樹脂等の絶縁膜で被覆してウェハ（以下、「疑似ウェハ」とする）を作製し、その後、この疑似ウェハ上に、通常の半導体デバイス製造プロセスを利用して導線が形成される。
【０００５】
他方、近年、半導体製造のファブとして、各製造プロセスの処理装置において可能な部分を標準化し、小口径化したウェハを１枚収納した密閉搬送容器で搬送し、その処理装置のプロセス処理部と密閉容器をクリーンな雰囲気にすることにより、ファブ建設コスト、デバイス製造コスト、製造工期を最小化するミニマルファブシステムも提案されている。（例えば、特許文献１参照）。
【０００６】
そして、このミニマルファブシステムは半導体に限らずマイクロエレクトロメカニカルシステム（ＭＥＭＳ）等多方面の活用が検討されており、前述のＭＣＭ、ＦＯ−ＷＬＰ等への展開も期待される。
【０００７】
この際、疑似ウェハ上の半導体チップの位置が、基板上配置時の低い位置決め精度や、樹脂硬化時の不均一収縮などの原因で、設計上の位置から大きく外れる場合があり、この位置ずれを考慮せずに配線すると、半導体チップに予め組み込まれているチップ電極と、疑似ウェハ上で半導体チップの外側領域にある絶縁膜上に形成される外部電極とが、設計上の回路パターン内の電極間導線と接触できずに断線したり、回路内が部分的に短絡したりする恐れがあった。
【０００８】
これに対し、半導体チップの位置ずれ量を特定する技術が公知となっている（例えば、特許文献２、特許文献３参照）。これら技術によると、マトリックス状に配置された半導体チップの位置ずれを、半導体チップの全数を実際に計測することなく把握することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第５３６１００２号公報
【特許文献２】特開２００５−１６４５２２号公報
【特許文献３】特開２０１３−０５８５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述の位置ずれ量を特定する技術については、代表となる少数の半導体チップの位置ずれ量を計測し、得られた計測値から他の半導体チップの位置ずれ量を特定するものであるため、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合には適用が難しく、たとえ適用するにしても、測定領域の再分割などの処理が新たに必要となって処理時間が非常に長くなる。
【００１１】
更に、例えば、疑似ウェハ上面を撮影して画像データを記憶した後、この疑似ウェハの画像データから抽出した半導体チップの画像データを、設計上の半導体チップの画像データと比較して画像解析し、半導体チップの位置ずれ量を特定する対応も考えられるが、半導体チップの画像データのデータ量は非常に大きいため、大容量の記憶装置が必要となって、部品コストが増加すると共に、画像解析に時間がかかり過ぎ、位置ずれ量を補正しながらの露光処理が実用上困難となる。
【００１２】
特に、特許文献３に開示の技術については、図８に示すように、疑似ウェハ８２に乗せられる半導体チップ８６一つのずれに対する補正しか考慮されていないため、複数の種類の半導体チップを載せなければならないＭＣＭに対しては適用できない。詳しくは、複数の半導体チップの位置のずれ方が半導体チップ毎に異なるため、この技術を、単純に、複数種類の半導体チップを疑似ウェハに乗せるＭＣＭに対して適用すると、チップ電極８５と外部電極８３との間の補正された配線８４同士が近すぎて短絡する短絡不良や、配線８４が細くなりすぎて充分な通電断面積が確保できずに安定した導通が取れない導通不良が発生する。
【００１３】
このような短絡不良や導通不良は、ＭＣＭ全体の製品品質を低下させ、その製造良品率の不良を招き、製造コストを増大させると共に、製品の信頼性品質を低下させるという大きな問題が生じる。
【００１４】
本発明は、以上の点に鑑みて創案されたものであり、低コストで短時間の露光処理が可能でありながら、チップ電極、外部電極などの電極を電極間導線に確実に接続し、高い製品品質、製造良品率、及び製品の信頼性品質が得られ、更には、従来の半導体製造ファブのみならず、ミニマルファブシステム等新しいファブシステムにも提供可能な、露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明の露光装置は、ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部と、基準マークの設計上の位置座標を示すマーク設計データと、撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部と、感光性レジストを塗布したウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写する光照射部とを備えている。
【００１６】
そして、ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部とを備えることによって、回路パターンの補正で取り扱うデータ量を削減できる。すなわち、半導体チップの位置ずれ量を特定するために、記憶部の基本設計データに含ませる補正用データや、撮影部によるウェハ撮影時に取得する撮影データを、適切なものに設定するだけで、撮影データを画像解析したり、解析したデータを補正用データと比較したりする際に取り扱うデータ量を調整することができる。
【００１７】
更に、基準マークの設計上の位置座標を示すマーク設計データと、撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部を備えることによって、低コストで短時間の露光処理が可能となる。すなわち、記憶部の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部によるウェハ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。このため、基本設計データの記憶部はもとより、撮影データを記憶するための記憶部の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの露光処理を実用上も行うことができる。
【００１８】
外部電極の位置が補正前後で不変とするので、半導体モジュールの外部デバイスとの接続性を向上させることができる。すなわち、露光装置によって作製した半導体モジュールで外部電極上を覆う絶縁体には、この外部電極まで届く貫通孔（以下、「コンタクトホール」とする）を開口し、このコンタクトホールを介して、外部電極に外部デバイスからの外部導線が接続される。従って、外部電極の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を変更する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【００１９】
内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるので、電極間を流れる電気信号の伝送の安定化を図ることができる。すなわち、例えば、電極間導線と内部電極との接続幅を、通電を阻害しない所定の下限幅以上に設定し、充分な通電断面積を確保するなどして、電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを確実に防止することができる。
【００２０】
加えて、感光性レジストを塗布したウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写する光照射部を備えることによって、半導体モジュールの製品品質、製造良品率、及び製品の信頼性品質を著しく向上させることができる。すなわち、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合であっても、各半導体チップの位置ずれ量を考慮して補正した補正済み回路パターンを使って電極間導線を形成し、電極間を確実に接続することができ、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【００２１】
また、基準マークをチップ電極に設定する場合は、チップ電極を基準マークに兼用させることができ、基準マークを別途に設ける必要がない。これにより、準備する半導体チップやウェハの構造が簡単となって製造コストを削減できると共に、チップ電極の位置を決定するための第１目合わせマークを備えないウェハに対しても本発明の露光装置を適用することができ、汎用性を著しく向上できる。
【００２２】
また、基準マークを、半導体チップにチップ電極を組み込む際にチップ電極の位置を決定する基準とした第１目合わせマークに設定する場合は、通常、チップ電極組み込みために必要な第１目合わせマークを基準マークに兼用させることができ、基準マークを別途に設ける必要がない。これにより、準備する半導体チップやウェハの構造が簡単となって部品コストを削減できると共に、高い位置精度を有する第１目合わせマークを基準にできるため、回路パターンの補正精度の向上を図ることができる。
【００２３】
また、基本設計データに、ウェハ上で半導体チップの外側領域にあって別のデバイスを組み合わせる基準となる第２目合わせマークを含む場合は、ウェハ上に、回路パターンと同時に第２目合わせマークを形成することができ、第２目合わせマークを別工程で形成する必要がない。これにより、半導体モジュールの製造が簡単となって製造コストを削減できると共に、第２目合わせマークを目印にして別のデバイスを容易に組み合わせることができ、高い組み込み精度が要求される３次元タイプの半導体デバイスへの適用も可能となる。
【００２４】
また、補正処理部で、内部電極の位置を、撮影部によって撮影したチップ電極の位置座標に変更する座標変更処理と、座標変更された内部電極と外部電極間、及び内部電極間を配線可能に、第１電極間導線、第２電極間導線を変形する導線変形処理とを行う場合は、位置座標の変更と電極間導線の変形という簡単な処理で補正を行うことができ、複雑な補正計算を必要に応じて省くことができる。例えば、導線変形処理において、電極間導線全長を変形して電極間を接続するのではなく、電極間導線と電極との接続幅を充分に確保可能であれば、電極間導線の途中部から電極までのみを変形して接続することで、電極間導線の変形を最小限に抑えて補正計算を単純化することができる。これにより、位置ずれ量を補正するのにかかる時間を更に短縮することができ、回路パターンを補正しながらの露光処理を一層確実に行うことが可能となる。
【００２５】
また、導線変形処理で、両電極間導線の端部と内部電極との接続部、及び両電極間導線の端部と外部電極との接続部における各電極と導線間の線幅方向の接続幅を、通電を阻害しない所定の下限幅以上に設定する場合は、通電断面積が小さくて電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを防止することができる。これにより、導線部分の発熱を抑制すると共に、電気信号の高速伝送を可能とし、半導体モジュールの製品品質、製造良品率を更に向上させることができる。
【００２６】
上記の目的を達成するために、本発明の露光方法は、基板上に複数の半導体チップを配置したウェハにおいて半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップと、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップと、感光性レジストを塗布したウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写する第４ステップとを備えている。
【００２７】
そして、基板上に複数の半導体チップを配置したウェハにおいて半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップとを備えることによって、回路パターンの補正で取り扱うデータ量を削減できる。すなわち、半導体チップの位置ずれ量を特定するために、記憶部の基本設計データに含ませる補正用データや、撮影部によるウェハ撮影時に取得する撮影データを適切なものに、撮影データの場合は基準マークの位置座標を示すマーク実測データに設定するだけで、撮影データを画像解析したり、解析したデータを補正用データと比較したりする際に取り扱うデータ量を調整することができる。
【００２８】
更に、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップと、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップとを備えることによって、低コストで短時間の露光処理が可能となる。すなわち、記憶部の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部によるウェハ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。このため、基本設計データの記憶部はもとより、撮影データを記憶するための記憶部の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの露光処理を実用上も行うことができる。
【００２９】
外部電極の位置が補正前後で不変とするので、半導体モジュールの外部デバイスとの接続性を向上させることができる。すなわち、露光装置によって作製した半導体モジュールで外部電極上を覆う絶縁体には、この外部電極まで届くコンタクトホールを開口し、このコンタクトホールを介して、外部電極に外部デバイスからの外部導線が接続される。従って、外部電極の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を変更する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【００３０】
内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるので、電極間を流れる電気信号の伝送の安定化を図ることができる。すなわち、例えば、電極間導線と内部電極との接続幅を、通電を阻害しない所定の下限幅以上に設定し、充分な通電断面積を確保するなどして、電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを確実に防止することができる。
【００３１】
加えて、感光性レジストを塗布したウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写する第４ステップを備えることによって、半導体モジュールの製品品質、製造良品率、及び製品の信頼性品質を著しく向上させることができる。すなわち、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合であっても、各半導体チップの位置ずれ量を考慮して補正した補正済み回路パターンを使って電極間導線を形成し、電極間を確実に接続することができ、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【００３２】
また、第２ステップの基準マークをチップ電極に設定する場合は、チップ電極を基準マークに兼用させることができ、基準マークを別途に設ける必要がない。これにより、準備する半導体チップやウェハの構造が簡単となって製造コストを削減できると共に、チップ電極の位置を決定するための第１目合わせマークを備えない半導体チップやウェハに対しても本発明の露光装置を適用することができ、汎用性を著しく向上させることができる。
【００３３】
また、第２ステップの基準マークを、半導体チップにチップ電極を組み込む際にチップ電極の位置を決定する基準とした第１目合わせマークに設定する場合は、通常、チップ電極組み込みために必要な第１目合わせマークを基準マークに兼用させることができ、基準マークを別途に設ける必要がない。これにより、準備する半導体チップやウェハの構造が簡単となって部品コストを削減できると共に、高い位置精度を有する第１目合わせマークを基準にできるため、回路パターンの補正精度の向上を図ることができる。
【００３４】
また、第１ステップの基本設計データに、ウェハ上で半導体チップの外側領域にあって別のデバイスを組み合わせる基準となる第２目合わせマークを含む場合は、ウェハ上に、回路パターンと同時に第２目合わせマークを形成することができ、第２目合わせマークを別ステップで形成する必要がない。これにより、半導体モジュールの製造が簡単となって製造コストを削減できると共に、第２目合わせマークを目印にして別のデバイスを容易に組み合わせることができ、高い組み込み精度が要求される３次元タイプの半導体デバイスへの適用も可能となる。
【００３５】
また、第３ステップで、内部電極の位置を、第２ステップで撮影したチップ電極の位置座標に変更する座標変更処理と、座標変更された内部電極と外部電極間、及び内部電極間を配線可能に、第１電極間導線、第２電極間導線を変形する導線変形処理とを行う場合は、位置座標の変更と電極間導線の変形という簡単な処理で補正を行うことができ、複雑な補正計算を必要に応じて省くことができる。例えば、導線変形処理において、電極間導線全長を変形して電極間を接続するのではなく、電極間導線と電極との接続幅を充分に確保可能であれば、電極間導線の途中部から電極までのみを変形して接続することで、電極間導線の変形を最小限に抑えて補正計算を単純化することができる。これにより、位置ずれ量を補正するのにかかる時間を更に短縮することができ、回路パターンを補正しながらの露光処理を一層確実に行うことが可能となる。
【００３６】
また、第３ステップの導線変形処理で、両電極間導線の端部と内部電極との接続部、及び両電極間導線の端部と外部電極との接続部における各電極と導線間の線幅方向の接続幅を、通電を阻害しない所定の下限幅以上に設定する場合は、通電断面積が小さくて電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを防止することができる。これにより、導線部分の発熱を抑制すると共に、電気信号の高速伝送を可能とし、半導体モジュールの製品品質、製造良品率を更に向上させることができる。
【００３７】
上記の目的を達成するために、本発明の半導体モジュールの製造方法は、チップ電極が予め組み込まれた複数の半導体チップを基板上に配置することによりウェハを作製するウェハ作製工程と、ウェハのチップ電極側表面に感光性レジストを塗布する塗布工程と、チップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶し、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出して記憶し、その後、基準マークを撮影部で撮影して該基準マークの位置座標を示すマーク実測データを取得し、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成し、続いて、ウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写する露光工程と、補正済み回路パターンを転写したウェハ上に絶縁膜を被覆した後、外部電極を覆う絶縁膜に、外部電極を外部導線に接続するためのコンタクトホールを形成する開口工程とを備えている。
【００３８】
そして、チップ電極が予め組み込まれた複数の半導体チップを基板上に配置することによりウェハを作製するウェハ作製工程を備えることによって、多ピンパッケージへの対応が可能な半導体モジュールの製造が可能となる。すなわち、半導体チップのサイズよりも大きな配線領域を確保することができ、この配線領域を利用して電極間導線を配置することができる。
【００３９】
更に、ウェハのチップ電極側表面に感光性レジストを塗布する塗布工程を備えることによって、次の露光工程で回路パターンをウェハ上に転写することができる。すなわち、感光性レジストの層に、回路パターンに従って光を照射することにより、所定位置の感光性レジストを感光させることができる。
【００４０】
加えて、露光工程において、チップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶し、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出して記憶し、その後、基準マークを撮影部で撮影して該基準マークの位置座標を示すマーク実測データを取得し、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成し、続いて、ウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写することによって、低コストで短時間の露光処理が可能となる。すなわち、記憶部の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部によるウェハ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。このため、基本設計データの記憶部はもとより、撮影データを記憶するための記憶部の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの露光処理を実用上も行うことができる。
【００４１】
露光工程で、外部電極の位置が補正前後で不変とするので、半導体モジュールの外部デバイスとの接続性を向上させることができる。すなわち、露光装置によって作製した半導体モジュールで外部電極上を覆う絶縁体には、この外部電極まで届くコンタクトホールを開口し、このコンタクトホールを介して、外部電極に外部デバイスからの外部導線が接続される。従って、外部電極の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を補正する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【００４２】
露光工程で、内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるので、電極間を流れる電気信号の伝送の安定化を図ることができる。すなわち、例えば、電極間導線と内部電極との接続幅を、通電を阻害しない所定の下限幅以上に設定し、充分な通電断面積を確保するなどして、電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを確実に防止することができる。
【００４３】
更に、露光工程で、ウェハに対して光を照射し、補正済み回路パターンをウェハ上に転写することによって、半導体モジュールの製品品質、製造良品率、及び製品の信頼性品質を著しく向上させることができる。すなわち、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合であっても、各半導体チップの位置ずれ量を考慮して補正した補正済み回路パターンを使って電極間導線を形成し、電極間を確実に接続することができ、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【００４４】
加えて、補正済み回路パターンを転写したウェハ上に絶縁膜を被覆した後、外部電極を覆う絶縁膜に、外部電極を外部導線に接続するためのコンタクトホールを形成する開口工程を備えることによって、半導体モジュールの外部デバイスとの接続が可能となる。すなわち、形成したコンタクトホールを通って、外部デバイスからの外部導線を外部電極まで導くようにすることができる。
【００４５】
上記の目的を達成するために、本発明のパターン形成装置は、ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部と、基準マークの設計上の位置座標を示すマーク設計データと、撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部とを備えている。
【００４６】
そして、ウェハの基板上に配置された複数の半導体チップの位置を決定する基準となる基準マークを撮影する撮影部と、半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶する記憶部とを備えることによって、回路パターンの補正で取り扱うデータ量を削減できる。すなわち、半導体チップの位置ずれ量を特定するために、記憶部の基本設計データに含ませる補正用データや、撮影部によるウェハ撮影時に取得する撮影データを、適切なものに設定するだけで、撮影データを画像解析したり、解析したデータを補正用データと比較したりする際に取り扱うデータ量を調整することができる。
【００４７】
更に、基準マークの設計上の位置座標を示すマーク設計データと、撮影部によって撮影した基準マークの位置座標を示すマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する補正処理部を備えることによって、製造に感光性レジストを使用しない印刷方式においても、印刷装置による短時間の印刷処理が可能となる。すなわち、記憶部の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部によるウェハ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。このため、基本設計データの記憶部はもとより、撮影データを記憶するための記憶部の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの印刷処理を実用上も行うことができる。
【００４８】
外部電極の位置が補正前後で不変とするので、半導体モジュールの外部デバイスとの接続性を向上させることができる。すなわち、印刷装置によって作製した半導体モジュールで外部電極上を覆う絶縁体には、この外部電極まで届くコンタクトホールを開口し、このコンタクトホールを介して、外部電極に外部デバイスからの外部導線が接続される。従って、外部電極の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を変更する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【００４９】
内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるので、電極間を流れる電気信号の伝送の安定化を図ることができる。すなわち、例えば、電極間導線と内部電極との接続幅を、通電を阻害しない所定の下限幅以上に設定し、充分な通電断面積を確保するなどして、電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを確実に防止することができる。
【００５０】
補正済み回路パターンを新たに生成するので、半導体モジュールの製品品質、製造良品率、及び製品の信頼性品質を著しく向上させることができる。すなわち、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合であっても、各半導体チップの位置ずれ量を考慮して補正した補正済み回路パターンを使って電極間導線を形成し、電極間を確実に接続することができ、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【００５１】
上記の目的を達成するために、本発明のパターン形成方法は、基板上に複数の半導体チップを配置したウェハにおいて半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップと、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップとを備えている。
【００５２】
そして、基板上に複数の半導体チップを配置したウェハにおいて半導体チップに予め組み込まれたチップ電極、チップ電極上に形成される内部電極、ウェハ上で半導体チップの外側領域に形成されると共に外部導線に接続可能な外部電極、内部電極と外部電極とを結ぶ第１電極間導線、及び内部電極間を結ぶ第２電極間導線に関する設計上の回路パターンを含む基本設計データを記憶部に記憶する第１ステップと、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップとを備えることによって、回路パターンの補正で取り扱うデータ量を削減できる。すなわち、半導体チップの位置ずれ量を特定するために、記憶部の基本設計データに含ませる補正用データや、撮影部によるウェハ撮影時に取得する撮影データを適切なものに、撮影データの場合は基準マークの位置座標を示すマーク実測データに設定するだけで、撮影データを画像解析したり、解析したデータを補正用データと比較したりする際に取り扱うデータ量を調整することができる。
【００５３】
更に、基本設計データから、ウェハ上の半導体チップの位置を決定する基準となる基準マークの設計上の位置座標を示すマーク設計データを抽出すると共に、基準マークを撮影部で撮影して基準マークの位置座標を示すマーク実測データを取得する第２ステップと、マーク設計データとマーク実測データとの差により、半導体チップの位置ずれ量を特定し、位置ずれ量に基づいて、基本設計データに含まれる回路パターンを、外部電極の位置が補正前後で不変であり、かつ内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるように補正することにより、補正済み回路パターンを新たに生成する第３ステップとを備えることによって、製造に感光性レジストを使用しない印刷方式においても、印刷装置による短時間の印刷処理が可能となる。すなわち、記憶部の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部によるウェハ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。このため、基本設計データの記憶部はもとより、撮影データを記憶するための記憶部の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの印刷処理を実用上も行うことができる。
【００５４】
外部電極の位置が補正前後で不変とするので、半導体モジュールの外部デバイスとの接続性を向上させることができる。すなわち、印刷処理によって作製した半導体モジュールで外部電極上を覆う絶縁体には、この外部電極まで届くコンタクトホールを開口し、このコンタクトホールを介して、外部電極に外部デバイスからの外部導線が接続される。従って、外部電極の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を変更する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【００５５】
内部電極を介したチップ電極と外部電極間の第１電極間導線、及び内部電極を介したチップ電極間の第２電極間導線の配線が可能となるので、電極間を流れる電気信号の伝送の安定化を図ることができる。すなわち、例えば、電極間導線と内部電極との接続幅を、通電を阻害しない所定の下限幅以上に設定し、充分な通電断面積を確保するなどして、電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを確実に防止することができる。
【００５６】
補正済み回路パターンを新たに生成するので、半導体モジュールの製品品質、製造良品率、及び製品の信頼性品質を著しく向上させることができる。すなわち、ＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップが独立して自在に変位する場合であっても、各半導体チップの位置ずれ量を考慮して補正した補正済み回路パターンを使って電極間導線を形成し、電極間を確実に接続することができ、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【発明の効果】
【００５７】
本発明に係る露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法は、低コストで短時間の露光処理が可能でありながら、チップ電極、外部電極などの電極を電極間導線に確実に接続し、高い製品品質、製造良品率、及び製品の信頼性品質が得られ、更には、従来の半導体製造ファブのみならず、ミニマルファブシステム等新しいファブシステムにも提供可能なものとなっている。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る疑似ウェハの全体構成を示す図であって、図１（ａ）は疑似ウェハの平面図、図１（ｂ）は同じく図１（ａ）のＸ−Ｘ矢視断面図である。
【図２】設計上の半導体モジュールの全体構成を示す図であって、図２（ａ）は半導体モジュールの平面図、図２（ｂ）は同じく図２（ａ）のＹ−Ｙ矢視断面図である。
【図３】露光装置の全体構成を示すブロック図である。
【図４】露光方法のフローチャートである。
【図５】半導体チップに位置ずれを有する場合の疑似ウェハと半導体モジュールの全体構成を示す図であって、図５（ａ）は疑似ウェハの平面図、図５（ｂ）は回路パターン補正前の半導体モジュールの平面図である。
【図６】回路パターン補正後の半導体モジュールの説明図であって、図６（ａ）は回路パターン補正後の半導体モジュールの平面図、図６（ｂ）は補正手順を示す導電体の平面図である。
【図７】半導体モジュールの製造方法の説明図であって、図７（ａ）は疑似ウェハ作製工程後の疑似ウェハの側面断面図、図７（ｂ）は塗布工程後の疑似ウェハの側面断面図、図７（ｃ）は現像後の疑似ウェハの側面断面図、図７（ｄ）はエッチング後の疑似ウェハの側面断面図、図７（ｅ）は感光層除去後の疑似ウェハの側面断面図、図７（ｆ）は絶縁膜を被覆後の半導体モジュールの側面断面図、図７（ｇ）はコンタクトホール形成後の半導体モジュールの側面断面図である。
【図８】従来技術（特許文献３）の説明図である。
【発明を実施するための形態】
【００５９】
以下、露光装置に関する本発明の実施の形態について、図面を参照しながら説明し、本発明の理解に供する。
なお、図１の矢印Ｆで示す方向を前方、矢印Ｒで示す方向を右方、矢印Ｔで示す方向を上方とし、以下で述べる各部の位置や方向等はこの前方、右方、上方を基準とするものである。
【００６０】
まず、本発明を適用した露光装置の一例である露光装置１の全体構成について、図１乃至図３により説明する。
【００６１】
図３に示すように、露光装置１は、回路パターンを転写する対象となる疑似ウェハ６を撮影する撮影部２と、回路パターンを含む設計上の種々のデータが記憶された主記憶部３と、後述するようにして回路パターンを補正する補正処理部４Ａを有するコントローラ４と、感光性レジストを塗布した疑似ウェハ６に光を照射し、補正処理部４Ａで補正して新たに生成した補正済み回路パターンを疑似ウェハ６上に転写する光照射部５とを備えている。本実施例では、更に、撮影部２によって撮影して得られた実測データが記憶される副記憶部７と、撮影部２、光照射部５の下方で疑似ウェハ６を移動させることにより、疑似ウェハ６に対して撮影部２、光照射部５を相対的に移動させる走査駆動部８を備えている。
【００６２】
ここで、疑似ウェハ６の構成について説明する。
疑似ウェハ６は、図１に示すように、金属シリコン、ガラス板、樹脂から成って表面が平坦な基板９上に、間隔を開けて、ウェハから切り出した複数の半導体チップ１０、１１、１２を配列し、その周りに樹脂１３を充填して硬化させたものである。
【００６３】
そして、これらの半導体チップ１０、１１、１２のいずれの上面にも、半導体チップ１０、１１、１２内の所定の半導体領域に接続されるチップ電極１４が、平面視で略同じ形状と大きさにて配置されている。そして、このチップ電極１４のいずれも、上下方向に軸心を有する薄い円柱状であって、その上面が半導体チップ１０、１１、１２の上面と面一となるように、半導体チップ１０、１１、１２内に予め組み込まれている。
【００６４】
更に、このうちの半導体チップ１０では、チップ電極１４で囲まれた矩形領域１６を挟んで右側に、平面視矩形状の目印（以下、「第１目合わせマーク」とする）１５ａが配置され、左側には、平面視十字状の第１目合わせマーク１５ｂが形成されている。半導体チップ１２では、チップ電極１４で囲まれた矩形領域１７を挟んで、左右に、第１目合わせマーク１５ｂよりも小さい平面視十字状の第１目合わせマーク１５ｃが形成されている。
【００６５】
本実施例では、目合わせマークとして、平面視矩形状、平面視十字状の２種類を示しているが、この形状に限定されるものではなく、実施する装置、デバイス、プロセス等により、その機能を損なわない限り変更は可能である。
【００６６】
これら第１目合わせマーク１５ａ、１５ｂ、１５ｃとは、通常の半導体製造プロセスによってチップ電極１４を形成する際に、位置決めのための目印として使用されるものであって、高集積化に伴い多くの半導体チップで採用されている。そして、第１目合わせマーク１５ａ、１５ｂ、１５ｃのいずれも、チップ電極１４と同様に、上面が半導体チップ１０、１１、１２の上面１０ａ、１１ａ、１２ａと面一となるように、半導体チップ１０、１１、１２内に予め組み込まれている。
【００６７】
このような構成のチップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃが、後述の如く、疑似ウェハ６上の半導体チップ１０、１１、１２の位置を決定する基準となる基準マークとして利用される。
【００６８】
前述の走査駆動部８は、このような構成の疑似ウェハ６を移動させる部分であって、図３に示すように、疑似ウェハ６を上面に載置して図示せぬ固定具によって固定支持する載置台１８と、この載置台１８を所定の略水平面内の任意の位置座標に自在に移動させるＸ−Ｙ駆動装置１９と、載置台１８の位置座標を検出可能なポテンショメータ等の位置センサ２０とを備えている。
【００６９】
このＸ−Ｙ駆動装置１９には、所定の電力が図示せぬ電源からコントローラ４を介して供給されると、内蔵する電動モータ１９ａが駆動して、載置台１８が所定の略水平面内を移動できるようにしている。
【００７０】
同時に、位置センサ２０が、載置台１８の所定箇所の基準位置の位置座標を検出し、載置台１８上に載置支持されている疑似ウェハ６の位置座標信号として、コントローラ４に送信するようにしている。
【００７１】
これにより、位置センサ２０によって疑似ウェハ６の現在の位置座標を確認しながら、Ｘ−Ｙ駆動装置１９によって疑似ウェハ６を所定の位置座標まで移動させることにより、疑似ウェハ６に対し、撮影部２、光照射部５を自在に相対移動可能としている。
【００７２】
また、撮影部２は、チップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃなどの基準マークを撮影する部分であって、イメージセンサーデバイスのカメラ等によって構成されている。
【００７３】
そして、この撮影部２による撮影領域は、半導体チップ１０、１１、１２の外周よりも内側であって、チップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃの設計上の位置座標から推定した位置と、その近傍領域とに限定されるようにするのが好ましい。
【００７４】
更に、これらのチップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃのいずれも、周囲の半導体チップ１０、１１、１２との間で大きな色差や濃度差などが生じるように、疑似ウェハ６を作製しておくのが好ましい。
【００７５】
これにより、コントローラ４内の撮影制御部４Ｄで色差や濃度差などに所定の閾値を設定しておくことで、撮影部２からの映像信号より、チップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃのような基準マークの位置座標を示すデータ（以下、「マーク実測データ」とする）のみを抽出することができる。
【００７６】
なお、この際の基準マークの位置座標とは、一般的には、各基準マークの平面視略中央部の位置座標であるが、これに限定されるものではなく、基準マークを実測した位置座標を、基準マークの設計上の位置座標と比較する際、対応する基準マーク間で同じ部位の位置座標を示すものであればよい。
【００７７】
また、副記憶部７は、このようにして取得されたマーク実測データを記憶する部分であって、フラッシュメモリやハードディスク等の不揮発性メモリによって構成されている。
【００７８】
そして、この副記憶部７に、コントローラ４内の撮影制御部４Ｄからマーク実測データが入力され記憶された後は、このマーク実測データは、必要に応じて再びコントローラ４内に読み込まれ、その中で後述する補正処理に使用される。
【００７９】
更に、本実施例では、表面の基準マーク、目合わせマークを用いた例を示しているが、これに限定する必要はなく、例えば裏面の基準マーク、目合わせマークを用いて表面の回路パターンに対し、後述の補正処理をする等の応用も本発明では可能である。
【００８０】
また、光照射部５は、載置台１８上の疑似ウェハ６の上面に露光用の光を照射する部分であって、図示せぬ光源を有しており、回路パターンを形成することができる。
【００８１】
ここで、回路パターンについて説明する。
図２に示すように、前述の疑似ウェハ６から作製する半導体モジュール２５には、半導体チップ１０、１１、１２の内側領域でチップ電極１４の上に、平面視正方形状の内部電極２１が形成される一方、半導体チップ１０、１１、１２の外側領域で樹脂１３の上面には、図示せぬ外部デバイス等に接続される外部導線２４を接続可能な、平面視長方形状の外部電極２３が形成される。
【００８２】
そして、これらの内部電極２１と外部電極２３との間は、疑似ウェハ６上に形成された第１電極間導線２２によって接続され、半導体チップ１０と半導体チップ１１、半導体チップ１０と半導体チップ１２の各内部電極２１の間は、疑似ウェハ６上に形成された第２電極間導線４２によって接続されている。ここで、内部電極２１は前述の如くチップ電極１４上に形成されていることから、チップ電極１４と外部電極２３間は第１電極間導線２２を配線して接続され、異なる半導体チップのチップ電極１４間は第２電極間導線４２を配線して接続されているといえる。
【００８３】
このような複数の内部電極２１、第１電極間導線２２、第２電極間導線４２、及び外部電極２３より成る通電回路から回路パターンが構成されている。そして、この回路パターンの各部材の形状、大きさ、位置座標等のデータに従って、光照射部５から、感光性レジストを塗布した疑似ウェハ６上にレーザー光を照射することにより、回路パターンを疑似ウェハ６上に転写できるようにしている。
【００８４】
また、主記憶部３は、露光処理を行うのに必要な様々な設計上のデータ（以下、「基本設計データ」とする）を記憶する部分であって、前述の副記憶部７と同様、フラッシュメモリやハードディスク等の不揮発性メモリによって構成されている。
【００８５】
そして、この主記憶部３には、半導体チップ１０、１１、１２が疑似ウェハ６上で設計上の理想的な位置に配置された場合の回路パターンにおける、各電極２１、２３、電極間導線２２、４２の形状、大きさ、位置座標等の種々のデータ（以下、「回路設計データ」とする）が記憶されている。
【００８６】
更に、主記憶部３には、前述したチップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃのような基準マークが、設計上の理想的な位置に配置された場合の位置座標を示すデータ（以下、「マーク設計データ」とする）も記憶されている。
【００８７】
このような回路設計データ、マーク設計データが、必要に応じてコントローラ４に読み込まれ、このコントローラ４内で後述の補正処理に使用される。
【００８８】
次に、露光装置１の制御構成について、図１乃至図６により説明する。
【００８９】
図３に示すように、この制御を行うコントローラ４は、回路設計データに基づく回路パターンを補正して新たに補正済み回路パターンを生成する補正処理部４Ａと、前述の走査駆動部８、撮影部２、光照射部５をそれぞれ制御する走査制御部４Ｃ、撮影制御部４Ｄ、照射制御部４Ｅと、これらの制御部４Ｃ、４Ｄ、４Ｅの各動作を統合して制御する統合制御部４Ｂとを備えている。
【００９０】
このうちの走査制御部４Ｃは、前述した走査駆動部８のＸ−Ｙ駆動装置１９と位置センサ２０に接続されている。
【００９１】
そして、この走査制御部４Ｃは、位置センサ２０から送られてきた疑似ウェハ６の位置座標信号を受信して統合制御部４Ｂに送信すると共に、統合制御部４Ｂから送られてきた走査動作信号に基づいて、図示せぬ電源からの電力をＸ−Ｙ駆動装置１９に供給するようにしている。
【００９２】
撮影制御部４Ｄは、前述した撮影部２に接続されている。
【００９３】
そして、この撮影制御部４Ｄは、撮影部２から送られてきた映像信号よりマーク実測データを抽出し、このマーク実測データを副記憶部７に送信して記憶させると共に、統合制御部４Ｂから送られてきた撮影動作信号に基づいて、所定のタイミングで撮影部２を動作させるようにしている。
【００９４】
照射制御部４Ｅは、前述した光照射部５の光源５ａ１に接続されている。
【００９５】
そして、この照射制御部４Ｅは、統合制御部４Ｂから送られてきた照射動作信号に基づいて、所定のタイミングで光照射部５を動作させるようにしている。
【００９６】
統合制御部４Ｂは、補正処理部４Ａから送られてきた補正済み回路パターンと、走査制御部４Ｃから送られてきた疑似ウェハ６の位置座標信号を基に、走査制御部４Ｃ、撮影制御部４Ｄ、照射制御部４Ｅに対して、それぞれ、走査動作信号、撮影動作信号、照射動作信号を送信する。
【００９７】
これにより、走査駆動部８によって、撮影部２と光照射部５を疑似ウェハ６に対して所定位置まで相対移動させ、このうちの撮影部２により、基準マークを撮影して位置座標を把握すると共に、光照射部５により、補正済み回路パターンに基づいた露光位置に光を照射することができる。
【００９８】
補正処理部４Ａは、前述の主記憶部３、副記憶部７からの各種データを基にして回路パターンを補正し、新たな補正済み回路パターンとして統合制御部４Ｂに送信するものである。
【００９９】
そして、この補正処理部４Ａは、主記憶部３、副記憶部７からの各種データを基に各半導体チップ１０、１１、１２の位置ずれを特定する位置ずれ量演算部４Ａ１と、この位置ずれ量演算部４Ａ１における演算のために各種データや演算の途中結果を一時的に記憶するデータ一時記憶部４Ａ２と、後述の位置ずれ量と比較するための規格を記憶する規格記憶部４Ａ４と、位置ずれ量演算部４Ａ１からの演算結果を基に回路パターンを補正する回路パターン補正部４Ａ３とを備えている。
【０１００】
また、この補正処理部４Ａで行われる補正処理について詳細に説明する。
まず、補正対象となる半導体チップ１０、１１、１２の位置ずれについて説明する。
図５（ａ）には、樹脂硬化時の不均一収縮などの原因によって、半導体チップ１０、１１、１２が、図１（ａ）に示す設計上の位置から大きく位置ずれした疑似ウェハ６Ａを示す。本実施例では、設計上の位置から、平面視において、半導体チップ１０は反時計回りに回転し、半導体チップ１１は逆に時計回りに回転し、半導体チップ１２は左斜め前方に平行移動している。
【０１０１】
このため、図５（ａ）の疑似ウェハ６Ａ上に、設計上の回路パターンをそのまま形成すると、図５（ｂ）に示す半導体モジュール２５Ａのように、各チップ電極１４と、各チップ電極１４上に形成される内部電極２１との接触領域が大きく変化する。
【０１０２】
例えば、半導体モジュール２５Ａにおいて、半導体チップ１０の後部に、一連の内部電極２１、第１電極間導線２２、外部電極２３から成る導電体２７が形成されるが、図５（ｂ）、図６（ｂ）の１）２）に示すように、半導体チップ１０の位置ずれによって、内部電極２１直下のチップ電極１４が、位置２８から位置２９に向かって右斜め後方に相対移動し、正方形状の内部電極２１の後辺から後方に大きくはみ出して、チップ電極１４と内部電極２１との接触面積が著しく減少して導通不良となる。
【０１０３】
半導体チップ１１の前部にも、同様に、一連の内部電極２１、第１電極間導線２２、外部電極２３から成る導電体３０が形成されるが、この導電体３０においては、内部電極２１直下のチップ電極１４が、右方に移動し、隣接する内部電極２１の内側に入り込み、隣接する内部電極２１間を跨いで回路が短絡し短絡不良となる。
【０１０４】
そこで、このような不具合を解消すべく、設計上の回路パターンには、以下のような手順に従って補正処理が施される。
図３、図４に示すように、補正処理では、初めに、チップ電極１４、第１電極間導線２２、第２電極間導線４２、外部電極２３に関する設計上の回路パターン、すなわち前述の回路設計データを含む基本設計データを、主記憶部３に記憶する第１ステップＳ１が行われる。
【０１０５】
この基本設計データには、前述のマーク設計データも含まれている。なお、主記憶部３へのデータ入力装置としては、キーボード、マウス、各種リーダなどがあるが、特に、限定されるものではない。
【０１０６】
続いて、主記憶部３の基本設計データから、マーク設計データを抽出してデータ一時記憶部４Ａ２に一時記憶する（ステップＳ２ａ）と共に、実際の疑似ウェハ６Ａを撮影部２によって撮影し記憶した副記憶部７から、マーク実測データを取り出してデータ一時記憶部４Ａ２に一時記憶する（ステップＳ２ｂ）第２ステップＳ２が行われる。
【０１０７】
このように、撮影部２と記憶部である主記憶部３とを備え、第１ステップＳ１、第２ステップＳ２を行うことによって、半導体チップ１０、１１、１２の位置ずれ量を特定するために、主記憶部３の基本設計データに含ませる補正用データや、撮影部２による疑似ウェハ６Ａ撮影時に取得する撮影データを、マーク設計データやマーク実測データのような適切なものに設定するだけで、撮影データを画像解析したり、解析したデータを補正用データと比較したりする際に取り扱うデータ量を調整することができる。
【０１０８】
その後、データ一時記憶部４Ａ２内のマーク設計データとマーク実測データとの差により、半導体チップ１０、１１、１２の位置ずれ量を特定し、この位置ずれ量に基づいて基本設計データに含まれる回路パターンを補正し、補正済み回路パターンを新たに生成する第３ステップＳ３が行われる。
【０１０９】
この第３ステップＳ３では、まず、位置ずれ量演算部４Ａ１において、データ一時記憶部４Ａ２から読み出したマーク設計データとマーク実測データのデータ差分量を計算して、その差分量から半導体チップ１０、１１、１２の位置ずれ量を特定する（ステップＳ３ａ）。
【０１１０】
具体的には、マーク実測データとは、半導体チップ１０、１１、１２毎に、少なくとも２点以上、好ましくは３点以上の基準マークの位置座標であって、これらの複数のマーク実測データをマーク設計データの位置座標と比較することにより、前述した、半導体チップ１０の反時計回りの回転、半導体チップ１１の時計回りの回転、半導体チップ１２の左斜め前方への移動のような、位置ずれの形態とそのずれ量を特定することができる。
【０１１１】
そして、回路パターン補正部４Ａ３において、この位置ずれ量を前述の規格記憶部４Ａ４から読み出した所定の規格値と比較し（ステップＳ３ｂ）、規格値よりも小さければ（ステップＳ３ｂ：ＹＥＳ）、次の第４ステップＳ４で露光処理を行う。一方、規格値以上であれば（ステップＳ３ｂ：ＮＯ）、主記憶部３の基本設計データから、前述した回路設計データを抽出し（ステップＳ３ｃ）、位置ずれ量に応じて回路パターンを補正し、新たに補正済み回路パターンを生成する（ステップＳ３ｄ）。
【０１１２】
ここで、半導体チップ１０、１１、１２の位置ずれ量は、マーク設計データとマーク実測データとのデータ差分量に設定してもよく、半導体チップ１０、１１、１２のずれ量を特定可能なパラメータであれば、特に限定されるものではない。
【０１１３】
そして、補正後の回路パターンにおける基準マークのデータとマーク実績データとのデータ差分量を再計算し、半導体チップ１０、１１、１２の位置ずれ量を再度特定する（ステップＳ３ｅ）。その後、この位置ずれ量を所定の規格値と比較し（ステップＳ３ｆ）、規格値よりも小さければ（ステップＳ３ｆ：ＹＥＳ）、次の第４ステップＳ４で露光処理を行い、規格値以上であれば（ステップＳ３ｆ：ＮＯ）、ステップＳ３ｄ→Ｓ３ｅ→Ｓ３ｆを、位置ずれ量が規格値よりも小さくなるまで繰り返す。
【０１１４】
なお、基準マークは、前述の如く、チップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃのいずれであってもよい。ただし、基準マークをチップ電極１４に設定する場合は、基準マークを別途に設ける必要がないため、準備する半導体チップ１０、１１、１２や疑似ウェハ６の構造が簡単となって製造コストを削減できると共に、チップ電極１４の位置を決定するための第１目合わせマーク１５ａ、１５ｂ、１５ｃを備えない疑似ウェハに対しても本発明の露光装置１を適用することができ、汎用性を著しく向上させることができる。
【０１１５】
基準マークを第１目合わせマーク１５ａ、１５ｂ、１５ｃに設定する場合は、チップ電極１４と同様に部品コストを削減できると共に、高い位置精度を有する第１目合わせマーク１５ａ、１５ｂ、１５ｃを基準にできるため、回路パターンの補正精度の向上も図ることができる。
【０１１６】
更に、第３ステップＳ３における回路パターンの補正では、図５（ｂ）、図６（ａ）に示すように、外部電極２３の位置は、補正前後で不変となるように設定されている。
【０１１７】
これにより、露光装置１によって作製した半導体モジュール２５Ｂの外部電極２３には、後で形成するコンタクトホールを介して外部導線２４に接続することができるため、外部電極２３の位置が補正前後で変わらないようにすることで、コンタクトホールの開口位置を変更する必要がなくなり、コンタクトホールの開口が簡単になって外部デバイスへの接続が容易となる。
【０１１８】
加えて、回路パターンの補正では、内部電極２１を介したチップ電極１４と外部電極２３間の第１電極間導線２２、及び内部電極２１を介したチップ電極１４間の第２電極間導線４２の配線が可能となるように設定されている。
【０１１９】
具体的には、例えば、内部電極２１の位置を、撮影部２によって撮影したチップ電極１４の位置座標に変更する座標変更処理と、座標変更された内部電極２１と外部電極２３間、及び内部電極２１間を配線可能に、第１電極間導線２２、第２電極間導線４２を変形する導線変形処理とを行う。
【０１２０】
前述の導電体２７においては、図６（ｂ）３）に示すように、座標変更処理によって、内部電極２１を位置３１から位置３２に移動させる。すると、外部電極２３から右方に延出し途中で前方に屈曲したＬ字形状の第１電極間導線２２のうち、屈曲部２２ｂよりも前方の導線部２２ａの前端部と、内部電極２１との間の接続部４１の接続幅は、通電を阻害しない所定の下限幅以上の幅３３から、この下限幅を下回る幅３３ａまで大きく減少する。
【０１２１】
そこで、図６（ｂ）４）に示すように、導線変形処理によって、屈曲部２２ｂを中心に導線部２２ａの先を右方に傾斜するように変形した第１電極間導線２２Ａとすることで、元の幅３３以上の幅３３ｂを確保することが可能となり、通電断面積が小さくて電気抵抗が大きくなったり電気信号の伝送速度が低下したりするのを、確実に防止することができる。このようにして内部電極２１と外部電極２３間の配線、及び内部電極２１間の配線を可能とし、電極間を流れる電気信号の伝送の安定化を図ることができる。
【０１２２】
これにより、位置座標の変更と電極間導線の変形という簡単な処理で補正を行うことができ、複雑な補正計算を必要に応じて省くことができる。例えば、導線変形処理において、電極間導線全長を変形して電極間を接続するのではなく、前述した導電体２７のように、第１電極間導線２２と内部電極２１との接続幅を充分に確保可能であれば、第１電極間導線２２の途中部である屈曲部２２ｂから内部電極２１までのみを変形して接続することで、第１電極間導線２２の変形を最小限に抑えて補正計算を単純化することができる。これにより、位置ずれ量を補正するのにかかる時間を更に短縮することができ、回路パターンを補正しながらの露光処理を確実に行うことが可能となる。
【０１２３】
以上のように、補正処理部４Ａを備え、第２ステップＳ２、第３ステップＳ３を行うことにより、主記憶部３の基本設計データに含ませる補正用データをマーク設計データのみに限定し、撮影部２による疑似ウェハ６Ａ撮影時に取得する撮影データをマーク実測データのみに限定するようにして、撮影データの画像解析や、解析したデータを補正用データと比較する際に取り扱うデータ量を大きく削減できる。
【０１２４】
これにより、基本設計データの主記憶部３はもとより、撮影データを記憶するための記憶部である副記憶部７の記憶容量も小さくて済み、部品コストが減少すると共に、両データを比較して位置ずれ量を補正するのにかかる時間が短くて済み、回路パターンを補正しながらの露光処理を実用上も行うことが可能となる。
【０１２５】
また、以上のような補正処理を行った後、感光性レジストを塗布した疑似ウェハ６Ａに対して光を照射し、補正済み回路パターンを疑似ウェハ６Ａ上に転写する第４ステップＳ４が行われ、露光装置１を使った一連の露光方法２６が完了する。
【０１２６】
これにより、本実施例のＦＯ−ＷＬＰタイプＭＣＭのように個々の半導体チップ１０、１１、１２が独立して自在に変位する場合であっても、各半導体チップ１０、１１、１２の位置ずれ量を考慮して補正した補正済み回路パターンを使って第１電極間導線２２、第２電極間導線４２を形成し、電極２１、２３間を確実に接続することができ、前述したように、導線がずれて導通不良になったり回路が短絡して短絡不良となったりすることがない。
【０１２７】
次に、以上のような露光装置１、露光方法２６を用いた、半導体モジュール２５Ｂの製造方法について、図２、図７により説明する。
【０１２８】
図７に示すように、初めに、チップ電極１４を予め組み込んだ複数の半導体チップ１０、１１、１２を基板９上に配置して疑似ウェハ６Ａを作製する疑似ウェハ作製工程Ｐ１が行われ、続いて、疑似ウェハ６Ａのチップ電極１４側表面に感光性レジストを塗布する塗布工程Ｐ２が行われ、更に、上述した露光方法２６を施す露光工程Ｐ３が行われ、最後に、外部電極を外部導線に接続するためのコンタクトホール３５を形成する開口工程Ｐ４が行われる。
【０１２９】
このうちの疑似ウェハ作製工程Ｐ１においては、前述のように、表面が平坦な基板９上に、ウェハから切り出した複数の半導体チップ１０、１１、１２を、間隔を開けて配列し、その周りに樹脂１３を充填して硬化させる。
【０１３０】
このため、図７（ａ）に示すように、疑似ウェハ６Ａには、半導体チップ１０、１１、１２内に、チップ電極１４、第１目合わせマーク１５ａ、１５ｂ、１５ｃが予め組み込まれた構成となっている。
【０１３１】
これにより、半導体チップ１０、１１、１２のサイズよりも大きな配線領域を確保することができ、この配線領域を利用して第１電極間導線２２を配置することができ、多ピンパッケージへの対応が可能な半導体モジュール２５Ｂの製造が可能となる。
【０１３２】
また、塗布工程Ｐ２においては、図７（ｂ）に示すように、蒸着等によって疑似ウェハ６Ａ上に形成された銅などの導電性材料から成る導線層３６が形成され、この導電層３６の上に感光性レジストが塗布されて感光層３７が形成される。
【０１３３】
これにより、次の露光工程Ｐ３によって、回路パターンを疑似ウェハ６Ａ上に転写することができる。
【０１３４】
また、露光工程Ｐ３においては、図７（ｃ）に示すように、前述した補正処理によって補正済み回路パターンを新たに生成し、この補正済み回路パターンに従って感光層３７に光を照射し、所定位置の感光性レジストを感光させた後、感光した部分を現像して純水で洗浄する。すると、感光層３７の所定部分のみが導線層３６上に残った状態となる。
【０１３５】
この際、補正処理時の基本設計データに、図２に示すような、疑似ウェハ６Ａ上で半導体チップ１０、１１、１２の外側領域にあって別のデバイスを組み合わせる基準となる第２目合わせマーク３８も含めておく。
【０１３６】
続いて、図７（ｄ）に示すように、感光層３７に覆われていない導線層３６の部分をエッチングによって除去し、その後、残っている感光層３７をアセトンなどの有機溶剤で除去すると、図７（ｅ）に示すように、疑似ウェハ６Ａ上には、前述の内部電極２１、第１電極間導線２２、第２電極間導線４２、外部電極２３から成る回路パターンと同時に、第２目合わせマーク３８が形成された状態となる。
【０１３７】
これにより、第２目合わせマーク３８を別工程で形成する必要がなく、半導体モジュール２５Ｂの製造が簡単となって製造コストを削減できると共に、この第２目合わせマーク３８を目印にして別のデバイスを容易に組み合わせることができ、高い組み込み精度が要求される３次元タイプの半導体デバイスへの適用も可能となる。
【０１３８】
また、開口工程Ｐ４においては、図７（ｆ）に示すように、補正した回路パターンを転写した疑似ウェハ６Ａ上に絶縁膜３９を被覆した後、図７（ｇ）に示すように、外部電極２３を覆う絶縁膜の部分にコンタクトホール３５を形成することにより、半導体モジュール２５Ｂが完成する。
【０１３９】
これにより、このコンタクトホール３５を通って、外部デバイスからの外部導線２４を外部電極２３まで導くことができ、半導体モジュール２５Ｂの外部デバイスとの接続が可能となる。
【０１４０】
なお、本発明に係る露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法は、ウェハの口径には制限されず、小口径のウェハから大口径のウェハまで幅広く適用することが可能である。また、裏面の目合わせマークを用いて表面を露光する等その方式にも限定されない。
【０１４１】
更に、近年、半導体等のパターン形成方法として、製造に感光性レジストを使用しない印刷方式のナノインプリント等の技術が提案されているが、本発明の骨子は、半導体チップの実測パターンに合わせて設計パターンを自在に修正し、回路パターンを形成することであり、このように感光性レジストを使用しない印刷方式にも適用可能なものである。
【０１４２】
加えて、本発明の実施の形態では円形の基板を例に説明したが、本発明の主旨を逸脱しない範囲において、方形等多角形の基板においても応用可能である。
【０１４３】
以上のように、本発明を適用した露光装置、露光方法、半導体モジュールの製造方法、パターン形成装置、及びパターン形成方法は、低コストで短時間の露光処理が可能でありながら、チップ電極、外部電極などの電極を電極間導線に確実に接続し、高い製品品質、製造良品率、及び製品の信頼性品質が得られ、更には、従来の半導体製造ファブのみならず、ミニマルファブシステム等新しいファブシステムにも提供可能なものとなっている。
【符号の説明】
【０１４４】
１  露光装置
２  撮影部
３  主記憶部（記憶部）
４Ａ  補正処理部
５  光照射部
６、６Ａ  疑似ウェハ（ウェハ）
９  基板
１０、１１、１２  半導体チップ
１４  チップ電極
１５ａ、１５ｂ、１５ｃ  第１目合わせマーク
２１  内部電極
２２、２２Ａ  第１電極間導線
２３  外部電極
２４  外部導線
２５、２５Ａ、２５Ｂ  半導体モジュール
３３、３３ａ、３３ｂ  幅（接続幅）
３５  コンタクトホール
３８  第２目合わせマーク
３９  絶縁膜
４１  接続部
４２  第２電極間導線
Ｐ１  ウェハ作製工程
Ｐ２  塗布工程
Ｐ３  露光工程
Ｐ４  開口工程
Ｓ１  第１ステップ
Ｓ２  第２ステップ
Ｓ３  第３ステップ
Ｓ４  第４ステップ
【図１】
2018173498.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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