(57)【要約】【課題】半導体基板上の層間絶縁膜内に空隙が生じる場合において、空隙を挟む２以上のコンタクトプラグ同士が、コンタクトプラグ形成時に空隙内に埋め込まれた導電膜を介して短絡することを防ぐ。【解決手段】半導体基板ＳＢの主面の溝Ｄ１内に、半導体基板ＳＢの主面より上面の高さが低い素子分離領域ＥＩを形成することで、活性領域の半導体基板ＳＢの直上に形成される空隙と、素子分離領域ＥＩの直上に形成される空隙ＶＤ２とを分断し、これにより、空隙ＶＤ２内に導電膜が埋め込まれることを防ぐ。【選択図】図６
2018056222.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された溝内に埋め込まれ、上面の位置が前記半導体基板の前記主面よりも低い素子分離領域と、
前記半導体基板上および前記素子分離領域上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、平面視において前記素子分離領域を挟んで形成された第１接続部および第２接続部と、
前記第１接続部および前記第２接続部の間の前記層間絶縁膜内に形成され、前記第１接続部に接続された第１導電膜と、
前記第１接続部および前記第２接続部の間の前記層間絶縁膜内に形成され、前記第２接続部に接続された第２導電膜と、
平面視において前記第１導電膜および前記第２導電膜の相互間に位置し、前記素子分離領域の直上の前記層間絶縁膜内に形成された空隙と、
を有し、
前記空隙は、前記第１導電膜および前記第２導電膜よりも下に位置する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の前記主面に対して垂直な方向において、前記半導体基板の前記主面と前記素子分離領域の前記上面との距離は、前記第１導電膜、前記第２導電膜および前記空隙のそれぞれの厚さよりも大きい、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板上に形成され、前記半導体基板の前記主面に沿う第１方向に延在する２つのパターンをさらに有し、
前記２つのパターンは、前記第１方向に対して直交する第２方向に並んで配置され、前記第１接続部、前記第１導電膜、前記空隙、前記第２導電膜および前記第２接続部は、平面視において前記第１方向に順に並んで配置され、前記第１導電膜、前記空隙および前記第２導電膜は、前記第２方向において互いに隣り合う前記２つのパターンの間に位置している、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１接続部の直下の前記半導体基板の前記主面に形成された第１ドレイン領域と、
前記第２接続部の直下の前記半導体基板の前記主面に形成された第２ドレイン領域と、
をさらに有し、
前記第１接続部および前記第２接続部は、前記第２方向において互いに隣り合う前記２つのパターンの間に位置し、前記２つのパターンのそれぞれは、第１ゲート電極を構成し、前記第１ドレイン領域および前記第１ゲート電極は、第１電界効果トランジスタを構成し、前記第２ドレイン領域および前記第１ゲート電極は、第２電界効果トランジスタを構成している、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ゲート電極の側壁のうち、前記第１接続部および前記第２接続部に対向する第１側壁の反対側の第２側壁に隣り合って形成された第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極の間、並びに、前記第２ゲート電極と前記半導体基板の前記主面との間に介在する電荷蓄積部と、
前記半導体基板の前記主面に形成された第１ソース領域および第２ソース領域と、
をさらに有し、
前記第１ドレイン領域および前記第１ソース領域は、平面視において前記第１ゲート電極および前記第２ゲート電極を前記第２方向に挟むように配置され、前記第２ドレイン領域および前記第２ソース領域は、平面視において前記第１ゲート電極および前記第２ゲート電極を前記第２方向に挟むように配置され、前記第１ゲート電極、前記第２ゲート電極、前記電荷蓄積部、前記第１ドレイン領域および前記第１ソース領域は、第１メモリセルを構成し、前記第１ゲート電極、前記第２ゲート電極、前記電荷蓄積部、前記第２ドレイン領域および前記第２ソース領域は、第２メモリセルを構成している、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１ゲート電極上に形成された絶縁膜をさらに有し、
前記第１ゲート電極および前記絶縁膜を含む積層膜の一方の側壁の隣りに前記第２ゲート電極が形成されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体基板の前記主面に対して垂直な方向において、前記空隙は、前記第１導電膜の下面および前記第２導電膜と離間している、半導体装置。
【請求項８】
請求項３記載の半導体装置において、
前記第２方向において前記素子分離領域を挟む前記半導体基板の前記主面の直上に前記２つのパターンが形成されている、半導体装置。
【請求項９】
請求項３記載の半導体装置において、
前記素子分離領域は、前記第２方向に延在しており、前記素子分離領域の直上の前記２つのパターンのそれぞれの第１上面の高さは、前記第１方向において前記素子分離領域と隣り合う前記半導体基板の前記主面の直上の前記２つのパターンのそれぞれの第２上面の高さよりも低い、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記素子分離領域の前記上面は、第３上面および第４上面を有し、前記第４上面の直上に前記空隙が形成され、前記第３上面の位置は、前記半導体基板の前記主面より高く、前記第４上面の位置は、前記半導体基板の前記主面より低い、半導体装置。
【請求項１１】
（ａ）主面に沿って順に並ぶ第１領域、第２領域および第３領域を有する半導体基板を準備する工程、
（ｂ）前記第２領域の前記半導体基板の前記主面に溝を形成する工程、
（ｃ）前記溝内に第１絶縁膜を埋め込む工程、
（ｄ）前記第１絶縁膜の上面を前記半導体基板の前記主面より低い位置まで後退させる工程、
（ｅ）前記第１領域の前記半導体基板の前記主面直上の第１空隙と、前記第３領域の前記半導体基板の前記主面直上の第３空隙と、前記第１空隙および前記第３空隙より形成位置が低く、前記第１絶縁膜の直上に位置する第２空隙とを内部に含む層間絶縁膜を、前記半導体基板上に形成する工程、
（ｆ）前記第１領域の前記層間絶縁膜を貫通し、前記第１空隙に接続された第１接続孔と、前記第３領域の前記層間絶縁膜を貫通し、前記第３空隙に接続された第２接続孔とを形成る工程、
（ｇ）前記第１接続孔内の第１接続部および前記第２接続孔内の第２接続部を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程の後、前記半導体基板の前記主面に対して垂直な方向において、前記半導体基板の前記主面と前記第１絶縁膜の前記上面との距離は、前記第１空隙、前記第２空隙および前記第３空隙のそれぞれの厚さよりも大きい、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１接続部と、前記第１接続部に接続され、前記第１空隙内に埋め込まれた第１導電膜と、前記第２接続部と、前記第２接続部に接続され、前記第３空隙内に埋め込まれた第２導電膜とを形成する、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
（ｄ１）前記（ｄ）工程の後、第１方向に並ぶ前記第１領域、前記第２領域および前記第３領域を、前記第２領域に直交する第２方向において挟むように、前記半導体基板上に一対の第１ゲート電極を形成する工程、
（ｄ２）前記（ｅ）工程の前に、一対の前記第１ゲート電極のそれぞれの側壁のうち、一対の前記第１ゲート電極のそれぞれの対向する第１側壁とは反対側の第２側壁と隣り合う第２ゲート電極と、前記第２ゲート電極および前記第１ゲート電極の間、並びに、前記第２ゲート電極および前記半導体基板の前記主面の間に介在する電荷蓄積部とを形成する工程、
（ｄ３）前記（ｅ）工程の前に、前記第１領域の前記半導体基板の主面に第１ドレイン領域を形成し、前記第３領域の前記半導体基板の主面に第２ドレイン領域を形成し、前記半導体基板の主面に第１ソース領域および第２ソース領域を形成する工程、
をさらに有し、
前記（ｅ）工程では、互いに前記第１方向に延在する一対の前記第１ゲート電極の相互間に前記層間絶縁膜の一部を埋め込み、一対の前記第１ゲート電極の相互間に前記第１空隙、前記第２空隙および前記第３空隙を形成し、
前記第１ゲート電極、前記第２ゲート電極、前記電荷蓄積部、前記第１ドレイン領域および前記第１ソース領域は、第１メモリセルを構成し、前記第１ゲート電極、前記第２ゲート電極、前記電荷蓄積部、前記第２ドレイン領域および前記第２ソース領域は、第２メモリセルを構成している、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１絶縁膜の一部の第１上面を前記主面より低い位置まで後退させ、前記第１絶縁膜の他の第２上面は、前記主面より高い箇所に位置しており、
前記第２空隙は、前記第１上面の直上に形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、素子分離領域およびコンタクトプラグを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、スプリットゲート型のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリがある。
【０００３】
半導体基板上に複数のメモリセルを配置し、各メモリセルの電極に異なる電圧を印加する場合、隣り合うメモリセル同士を、半導体基板の主面の溝に埋め込まれた絶縁膜からなる素子分離領域により分離し、それぞれのメモリセルのドレイン領域に対し、半導体基板上の層間絶縁膜を貫通するコンタクトプラグを接続することが知られている。
【０００４】
例えば、特許文献１（特開２００７−３５７２８号公報）には、隣り合うサイドウォールスペーサ間に位置する前記素子分離の上面と、当該素子分離の他の領域の上面とのそれぞれの高さを略同等とすることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３５７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の微細化に伴い、基板上において隣り合うパターン同士の距離が短くなると、当該パターンを覆うように基板上に層間絶縁膜を形成した際、隣り合うパターン同士の間の層間絶縁膜内に空隙が形成される場合がある。このような場合、層間絶縁膜を貫通する２以上のコンタクトホールを、当該空隙を挟むように形成し、それらのコンタクトホール内に金属膜を埋め込んでコンタクトプラグを形成しようとすると、各コンタクトホールと接続された当該空隙内にも金属膜が埋め込まれ、２以上のコンタクトプラグ同士の間で短絡が生じる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、半導体基板上の層間絶縁膜を貫通する２つのコンタクトプラグと、平面視において２つのコンタクトプラグ同士の間の層間絶縁膜内で順に並ぶ第１導電膜、空隙および第２導電膜と、空隙の直下に形成され、上面の位置が半導体基板の主面より低い素子分離領域とを有し、空隙は第１導電膜および第２導電膜よりも低い位置に形成されているものである。
【００１０】
他の実施の形態である半導体装置の製造方法は、半導体基板の主面の溝内に、半導体基板の主面よりも上面の高さが低い素子分離領域を形成する工程と、半導体基板上および素子分離領域上に空隙を含む層間絶縁膜を形成する工程と、平面視で素子分離領域および空隙を挟む２つのコンタクトホールを層間絶縁膜に開口し、各コンタクトホール内に接続部を埋め込む工程とを有するものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態である半導体装置を示す平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２のＡ−Ａ線における断面図である。
【図４】図２のＢ−Ｂ線における断面図である。
【図５】図２のＣ−Ｃ線における断面図である。
【図６】図２のＤ−Ｄ線における断面図である。
【図７】図２のＥ−Ｅ線における断面図である。
【図８】本発明の実施の形態である半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態の選択メモリセルの電圧印加条件の一例を示す表である。
【図２４】本発明の実施の形態の変形例１である半導体装置の製造工程を示す断面図である。
【図２５】本発明の実施の形態の変形例２である半導体装置を示す平面図である。
【図２６】比較例の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１４】
＜半導体装置の構造について＞
本実施の形態の半導体装置は、半導体基板の主面と素子分離領域の上面との間に段差を設けることで、半導体基板上の層間絶縁膜内に空隙が生じた場合に、コンタクトプラグ形成時に当該空隙内に金属が埋め込まれてコンタクトプラグ同士の間で短絡が生じることを防ぐものである。ここでは、スプリットゲート型のＭＯＮＯＳメモリを構成するメモリセルを備えた半導体装置について説明する。ただし、半導体基板上に形成される素子はこれに限らず、基板上にゲートパターンを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）、または、基板上に電極パターンを有する容量素子などであってもよい。
【００１５】
以下に、図１〜図７を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置を示す平面図である。図２は、図１の一部を拡大して示す平面図である。図３〜図７は、本実施の形態の半導体装置を示す断面図である。図３、図４、図５、図６および図７は、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線およびＥ−Ｅ線における断面図である。図１および図２では、ゲート絶縁膜、サイドウォール、層間絶縁膜、配線およびシリサイド層などの図示を省略している。
【００１６】
図１および図２に示すように、本実施の形態の半導体装置は、主面およびその反対側の裏面を有する半導体基板を備えており、半導体基板の主面側には、半導体基板の主面である活性領域ＡＲが、半導体基板の主面の溝内に埋め込まれた素子分離領域ＥＩから露出している。言い換えれば、活性領域ＡＲは素子分離領域ＥＩにより区画され、活性領域ＡＲの平面形状は素子分離領域ＥＩにより規定されている。活性領域ＡＲは、半導体基板の主面に沿うＸ方向に延在する部分（以下、第１延在部と呼ぶ）と、半導体基板の主面に沿う方向であって、Ｘ方向に対し直交するＹ方向に延在する部分（以下、第２延在部と呼ぶ）とを有している。活性領域ＡＲのうち、第１延在部はＹ方向に複数並んで配置され、第２延在部はＸ方向に複数並んで配置されている。つまり、活性領域ＡＲは平面視において格子状のレイアウトを有している。
【００１７】
半導体基板の主面上および素子分離領域ＥＩ上には、Ｙ方向に延在する制御ゲート電極ＣＧおよびＹ方向に延在するメモリゲート電極ＭＧが形成されている。半導体基板上には、２つの制御ゲート電極ＣＧと、２つのメモリゲート電極ＭＧとが交互に配置されている。すなわち、所定の制御ゲート電極ＣＧは、Ｘ方向の一方の側壁がメモリゲート電極ＭＧと対向しており、Ｘ方向の他方の側壁が他の制御ゲート電極ＣＧと対向している。１つの制御ゲート電極ＣＧと１つのメモリゲート電極ＭＧとは、電荷蓄積膜を含む絶縁膜（図示しない）を介して隣接しており、平面視おいて、活性領域ＡＲのうち、第１延在部と交差している。
【００１８】
Ｘ方向において隣り合う２つの第２延在部同士の間では、２つの制御ゲート電極ＣＧおよび２つのメモリゲート電極ＭＧが、複数の第１延在部と交差している。また、Ｘ方向において隣り合う２つの第２延在部同士の間では、上記２つの制御ゲート電極ＣＧが隣り合って対向しており、平面視において、当該２つの制御ゲート電極ＣＧの相互間には、メモリゲート電極ＭＧも第２延在部も形成されていない。また、当該２つの制御ゲート電極ＣＧの相互間の各第１延在部には、ｎ型の半導体領域であるドレイン領域ＤＲが形成されており、互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟んで当該ドレイン領域ＤＲの反対側の第１延在部内に、ｎ型の半導体領域であるソース領域ＳＲが形成されている。
【００１９】
言い換えれば、第１延在部において互いに離間して形成されたドレイン領域ＤＲおよびソース領域ＳＲの間の第１延在部上に、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧが配置されている。１つの第１延在部に形成された一対のソース領域ＳＲおよびドレイン領域ＤＲと、当該一対のソース領域ＳＲおよびドレイン領域ＤＲの間に位置する１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧとにより、ＭＯＮＯＳ型メモリの１つのメモリセルＭＣが構成されている。第２延在部にはｎ型半導体領域が形成され、複数のメモリセルＭＣのそれぞれのソース領域ＳＲが、第２延在部を介して互いに電気的に接続されている。
【００２０】
活性領域ＡＲの第１延在部には、Ｘ方向に並んで複数のメモリセルＭＣが形成されており、Ｙ方向に並ぶ複数の第１延在部のそれぞれには、共通の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有するメモリセルＭＣが形成されている。Ｘ方向において互いに隣り合う第２延在部同士の間の１つの第１延在部には、２つのメモリセルＭＣがドレイン領域ＤＲを中心として線対称に配置されている。すなわち、互いに隣り合う第２延在部同士の間において、Ｘ方向に隣り合うメモリセルＭＣ同士は、互いにドレイン領域ＤＲを共有している。
【００２１】
Ｙ方向において並ぶ複数のメモリセルＭＣのそれぞれのドレイン領域ＤＲは、Ｙ方向に並んで配置されており、各ドレイン領域ＤＲの上面には、半導体基板上の層間絶縁膜ＩＬ（図３参照）を貫通するコンタクトプラグＣＰが、シリサイド層Ｓ１（図３参照）を介して接続されている。すなわち、異なる第１延在部に接続されたコンタクトプラグＣＰが、Ｙ方向に並んで配置されており、Ｙ方向において隣り合うコンタクトプラグＣＰ同士の間の領域の直下には、Ｙ方向において２つの第１延在部に挟まれた素子分離領域ＥＩが形成されている。
【００２２】
ここで、Ｙ方向におけるコンタクトプラグＣＰの幅は、活性領域ＡＲの第１延在部の短手方向（Ｙ方向）における幅よりも小さい。また、第１延在部の直上のコンタクトプラグＣＰは、Ｙ方向において、当該第１延在部の端部から離間している。図２に示すように、平面視においてＹ方向に隣り合うコンタクトプラグＣＰと素子分離領域ＥＩとの間の層間絶縁膜（図示しない）内には、コンタクトプラグＣＰに接続され、コンタクトプラグＣＰと一体となっている金属膜（導電膜）ＶＭ１が形成されている。金属膜ＶＭ１は活性領域ＡＲの第１延在部の直上に位置し、平面視においてＹ方向に延在するパターンである。
【００２３】
また、平面視において、Ｙ方向に隣り合う２つのコンタクトプラグＣＰ同士の間に形成された２つの金属膜ＶＭ１同士の間には、素子分離領域内に形成され、Ｙ方向に延在する空隙ＶＤ２が形成されている。すなわち、Ｙ方向において、コンタクトプラグＣＰ、金属膜ＶＭ１、空隙ＶＤ２、金属膜ＶＭ１およびコンタクトプラグＣＰが順に形成されている。空隙ＶＤ２は素子分離領域ＥＩの直上に位置している。
【００２４】
図３に示すように、本実施の形態の半導体装置は、例えば単結晶Ｓｉ（シリコン）からなる半導体基板ＳＢを有している。半導体基板ＳＢの主面には、半導体基板ＳＢの途中深さまで達するｐ型の半導体領域であるウェルＷＬが形成されている。ウェルＷＬには、ｐ型の不純物（例えばＢ（ホウ素））が比較的薄い濃度で導入されている。図３は、活性領域の第１延在部の延在方向に沿う断面図であり、当該第１延在部とその上部の一対のメモリセルＭＣと、メモリセルＭＣのドレイン領域ＤＲに接続されたコンタクトプラグＣＰとを示すものである。
【００２５】
半導体基板ＳＢの主面上には、ゲート絶縁膜ＧＩを介して制御ゲート電極ＣＧおよび絶縁膜ＩＦ５が順に形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧは、例えばポリシリコン膜からなる。絶縁膜ＩＦ５は例えば窒化シリコン膜からなるキャップ絶縁膜であり、制御ゲート電極ＣＧと同様にＹ方向に延在している。ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ５からなる積層膜（以下、ゲートスタックと呼ぶ場合がある）の一方の側壁には、ＯＮＯ（oxide-nitride-oxide）膜ＯＮを介してメモリゲート電極ＭＧが形成されている。また、メモリゲート電極ＭＧの底面と半導体基板ＳＢの主面との間にも、当該ＯＮＯ膜ＯＮが介在している。
【００２６】
ゲートスタックとメモリゲート電極ＭＧとの間、および、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間には、ＯＮＯ膜ＯＮが連続して形成されている。つまり、ＯＮＯ膜ＯＮは、Ｌ時型の断面を有している。ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に順に形成された酸化シリコン膜（トップ酸化膜）ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（ボトム酸化膜）ＯＸ２からなる積層膜である。つまり、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧからメモリゲート電極ＭＧに向かって順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ２からなる。窒化シリコン膜ＮＦは、メモリセルＭＣにおいて記憶情報として電荷を蓄積する部分、つまり電荷蓄積膜（電荷蓄積部、電荷蓄積層、トラップ性絶縁膜）である。
【００２７】
ゲートスタック、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮを含むパターンの両側の側壁のそれぞれは、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、例えば半導体基板ＳＢ上に順に形成された酸化シリコン膜および窒化シリコン膜からなる。また、当該パターンをＸ方向（制御ゲート電極ＣＧからメモリゲート電極ＭＧのそれぞれのゲート長方向）において挟むように、半導体基板ＳＢの上面に一対のソース領域ＳＲおよびドレイン領域ＤＲが形成されている。Ｘ方向におけるサイドウォールＳＷの幅は、例えば５０ｎｍである。
【００２８】
ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入することで形成したｎ型半導体領域である。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、比較的ｎ型不純物濃度が低いエクステンション領域と、エクステンション領域よりもｎ型不純物濃度が高い拡散領域とにより構成されている。図では、エクステンション領域および拡散領域の境界を示さず、一体となっている構造を示している。エクステンション領域は、拡散領域に比べ、形成深さが浅く、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの直下の半導体基板ＳＢの主面に近い領域に位置している。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの形成深さは、ウェルＷＬの形成深さよりも浅い。
【００２９】
ゲートスタック、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮおよびサイドウォールＳＷから露出するソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの上面には、シリサイド層Ｓ１が形成されている。また、サイドウォールＳＷから露出するメモリゲート電極ＭＧの上面にも、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）からなり、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれと、コンタクトプラグＣＰとの接続抵抗を低減する役割を有する。
【００３０】
一対のソース領域ＳＲおよびドレイン領域ＤＲと、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮとは、１つのメモリセルＭＣを構成している。図３では２つの対向するメモリセルＭＣがドレイン領域ＤＲを共有している構造を示している。メモリセルＭＣは、２つのトランジスタ（ＭＩＳＦＥＴ、電界効果トランジスタ）、つまり制御トランジスタおよびメモリトランジスタにより構成されている。制御ゲート電極ＣＧと、一対のソース領域ＳＲおよびドレイン領域ＤＲとは制御トランジスタを構成し、メモリゲート電極ＭＧと、当該一対のソース領域ＳＲおよびドレイン領域ＤＲとはメモリトランジスタを構成している。つまり、１つのメモリセルＭＣを構成する制御トランジスタおよびメモリトランジスタは、ソース・ドレイン領域を共有している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧを含むメモリトランジスタのゲート絶縁膜として機能する。
【００３１】
半導体基板ＳＢの主面、ゲートスタック、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧおよびサイドウォールＳＷのそれぞれの上には、メモリセルＭＣを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬは主に酸化シリコン膜からなる。ただし、図示は省略しているが、層間絶縁膜ＩＬは、半導体基板ＳＢの主面上に形成された薄いライナー膜と、当該ライナー膜上に形成された厚い酸化シリコン膜とからなる。当該ライナー膜は（図示しない）は、例えば窒化シリコン膜からなり、後述するコンタクトホールを開口する際のエッチングストッパ膜として機能する。半導体基板ＳＢの主面から層間絶縁膜ＩＬの上面までの高さ、つまり層間絶縁膜ＩＬの膜厚は、例えば２２０ｎｍである。
【００３２】
ドレイン領域ＤＲの直上には、層間絶縁膜ＩＬを貫通するコンタクトホール（接続孔）ＣＨが形成されている。コンタクトホールＣＨ内にはコンタクトプラグ（接続部）ＣＰが埋め込まれている。コンタクトプラグＣＰの上面は層間絶縁膜ＩＬの上面と略同一面において平坦化されており、コンタクトプラグＣＰの下面は、シリサイド層Ｓ１を介してドレイン領域ＤＲに接続されている。コンタクトプラグＣＰは、半導体基板ＳＢの主面に対して垂直な方向（高さ方向、Ｚ方向）に延在する柱状の導体膜（金属膜）であり、層間絶縁膜ＩＬの上面から下面に亘って形成されている。つまり、コンタクトプラグＣＰは層間絶縁膜ＩＬを貫通している。コンタクトプラグＣＰおよび層間絶縁膜ＩＬは、本実施の形態の半導体装置のコンタクト層を構成している。コンタクトプラグの下面から上面までの高さは、例えば２２０ｎｍである。
【００３３】
コンタクトプラグＣＰは、コンタクトホールＣＨの底面および側壁を覆う薄いバリア導体膜と、コンタクトホールＣＨ内に当該バリア導体膜を介して形成された主導体膜とからなる。バリア導体膜は、例えばＴｉＮ（窒化チタン）膜などからなり、主導体膜は、例えばＷ（タングステン）膜などからなる。バリア導体膜の材料には、ＴＩＮに限らず、Ｔｉ（チタン）、Ｔａ（タンタル）またはＴａＮ（窒化タンタル）などを用いてもよい
図示していない領域では、半導体基板ＳＢ上に形成された複数のメモリセルＭＣのそれぞれのソース領域ＳＲに共通の電圧を供給するコンタクトプラグＣＰが、ソース領域ＳＲの上面にシリサイド層Ｓ１を介して接続されている。また、図示していない領域では、メモリゲート電極ＭＧの上面にシリサイド層Ｓ１を介して接続されたコンタクトプラグＣＰが形成されている。また、図示していない部分であって、制御ゲート電極ＣＧへの給電部では、絶縁膜ＩＦ５から露出する制御ゲート電極ＣＧの上面にシリサイド層Ｓ１が形成され、当該シリサイド層Ｓ１上にコンタクトプラグＣＰが接続されている。
【００３４】
コンタクトプラグＣＰは、Ｘ方向に隣り合う一対の制御ゲート電極ＣＧの相互間に形成されている。メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁のうち、コンタクトプラグＣＰに対向する側壁の反対側の側壁に隣り合って形成されている。
【００３５】
層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上には、例えば主にＣｕ（銅）膜からなる配線Ｍ１が形成されている。配線Ｍ１は、コンタクトプラグＣＰおよびシリサイド層Ｓ１を介してドレイン領域ＤＲに電気的に接続されている。配線Ｍ１は、ビット線としての役割を有しており、活性領域の第１延在部と同様にＸ方向に延在している。ここでは図示していないが、配線Ｍ１は、層間絶縁膜ＩＬ上に形成された他の層間絶縁膜を貫通する溝内に形成されている。また、配線Ｍ１を含む第１配線層上には、図示していない複数の配線層が積層されている。
【００３６】
図４には、Ｘ方向に沿う断面であって、図１に示す金属膜ＶＭ１を含む断面を示している。つまり、図４は、平面視において、図１に示すコンタクトプラグＣＰと素子分離領域ＥＩとの間の領域におけるＸ方向に沿う断面図である。図４に示すように、メモリセルＭＣの構造は、図３と同様である。ただし、図４ではコンタクトプラグＣＰを示しておらず、コンタクトプラグＣＰと一体となっている金属膜ＶＭ１を示している。
【００３７】
金属膜ＶＭ１は、Ｘ方向（ゲート長方向）に隣り合う２つのメモリセルＭＣのそれぞれを構成するゲートスタックに挟まれた位置において、層間絶縁膜ＩＬ内に形成されている。すなわち、Ｘ方向に対向して隣り合う２つの制御ゲート電極ＣＧのそれぞれの側壁を覆うサイドウォールＳＷ同士の間に金属膜ＶＭ１が形成されており、周囲を層間絶縁膜ＩＬに覆われている。当該ゲートスタックの高さ、つまり、半導体基板ＳＢの主面に対して垂直な方向において、半導体基板ＳＢの主面から絶縁膜ＩＦ５の上面までの距離は、例えば１５０ｎｍである。Ｘ方向に隣り合う制御ゲート電極ＣＧ同士の間の距離は、例えば２００ｎｍである。また、Ｘ方向に隣り合う制御ゲート電極ＣＧ同士の間において対向するサイドウォールＳＷ同士の間の距離は、例えば１００ｎｍである。
【００３８】
また、図６には、Ｙ方向に沿う断面であって、図１に示すコンタクトプラグＣＰ、素子分離領域ＥＩ、金属膜ＶＭ１および空隙ＶＤ２を含む断面を示している。図６に示すように、金属膜ＶＭ１は、コンタクトプラグＣＰの側壁から、半導体基板ＳＢの主面に沿う方向に突出した構造を有しており、コンタクトプラグＣＰと一体となっている。つまり、金属膜ＶＭ１はコンタクトプラグＣＰに接続されており、コンタクトプラグＣＰと同じ金属膜からなる。ただし、金属膜ＶＭ１が上記バリア導体膜のみからなる場合と、金属膜ＶＭ１が上記バリア導体膜および上記主導体膜からなる場合とがある。
【００３９】
金属膜ＶＭ１は、素子分離領域ＥＩ内に形成された空隙に、コンタクトプラグＣＰの形成時に埋め込まれた接続部材により構成されている。２つのコンタクトプラグＣＰのそれぞれの対向する側壁に金属膜ＶＭ１が接続されている。ただし、一方のコンタクトプラグＣＰに接続された金属膜ＶＭ１と、他方のコンタクトプラグＣＰに接続された金属膜ＶＭ１とは、互いに離間している。
【００４０】
素子分離領域ＥＩは、半導体基板ＳＢの主面に形成された溝Ｄ１内に埋め込まれているが、溝Ｄ１を完全には埋め込んでいない。すなわち、溝Ｄ１内は、溝Ｄ１の底面を覆い、溝Ｄ１の大部分を埋め込む素子分離領域ＥＩと、素子分離領域ＥＩ上に形成された層間絶縁膜ＩＬとにより、完全に埋め込まれている。言い換えれば、溝Ｄ１内には、素子分離領域ＥＩと、素子分離領域ＥＩ上の層間絶縁膜ＩＬとが形成されている。素子分離領域ＥＩは、ＳＴＩ（Shallow Trench Isolation）構造を有している。
【００４１】
図５には、Ｘ方向に沿う断面であって、図１に示す素子分離領域ＥＩおよび空隙ＶＤ２を含む断面を示している。つまり、図５は、平面視において、図１に示す２つの第１延在部の間の領域におけるＸ方向に沿う断面図である。図５および図６に示すように、半導体基板ＳＢ上には、半導体基板ＳＢの主面に形成された溝内に埋め込まれた素子分離領域ＥＩが形成されている。図５に示すように、メモリセルを構成するゲートスタック、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧとサイドウォールＳＷとは、素子分離領域ＥＩ上に形成されている。
【００４２】
ここで、Ｘ方向に隣り合う２つゲートスタックに挟まれた位置において、層間絶縁膜ＩＬ内に空隙ＶＤ２が形成されている。すなわち、Ｘ方向に対向して隣り合う２つの制御ゲート電極ＣＧのそれぞれの側壁を覆うサイドウォールＳＷ同士の相互間に、空隙ＶＤ２が形成されている。つまり、空隙ＶＤ２は、周囲を層間絶縁膜ＩＬに覆われている。図６に示すように、金属膜ＶＭ１は完全には層間絶縁膜ＩＬに覆われておらず、一部がコンタクトプラグＣＰに接続しているのに対し、空隙ＶＤ２は完全に層間絶縁膜ＩＬに覆われており、金属膜ＶＭ１にもコンタクトプラグＣＰにも接していない。
【００４３】
図４および図５に示すように、金属膜ＶＭ１および空隙ＶＤ２のそれぞれは、Ｘ方向およびＺ方向に沿う面において、例えば楕円状の断面を有している。また、金属膜ＶＭ１および空隙ＶＤ２のそれぞれはＹ方向に延在している。すなわち、金属膜ＶＭ１および空隙ＶＤ２のそれぞれは、円柱状の立体形状を有している。
【００４４】
図６に示すように、Ｙ方向において隣り合うコンタクトプラグＣＰ同士の間には、それぞれのコンタクトプラグＣＰに接続された金属膜ＶＭ１がＹ方向に並んで形成されており、互いに離間するそれらの金属膜ＶＭ１は、いずれも略同一の高さに位置している。つまり、隣り合うコンタクトプラグＣＰのうち、一方のコンタクトプラグＣＰに接続された金属膜ＶＭ１と半導体基板ＳＢの主面との最短距離（高さ）は、他方のコンタクトプラグＣＰに接続された金属膜ＶＭ１と半導体基板ＳＢの主面との最短距離（高さ）と略同一である。なお、本願でいう高さとは、半導体基板ＳＢの主面に対して垂直な方向における距離または位置を指す。以下では、半導体基板ＳＢの主面に対して垂直な方向を高さ方向と呼ぶ場合がある。
【００４５】
また、金属膜ＶＭ１と半導体基板ＳＢの主面との最短距離（高さ）は、空隙ＶＤ２と、空隙ＶＤ２の直下の素子分離領域ＥＩの上面との最短距離（高さ）と略同一である。ただし、本実施の形態では、素子分離領域ＥＩの上面の位置が半導体基板ＳＢの主面よりも低いため、空隙ＶＤ２の形成位置は、金属膜ＶＭ１の形成位置よりも低い。
【００４６】
例えば、活性領域の半導体基板ＳＢの主面から層間絶縁膜ＩＬの上面までの高さが約２２０ｎｍである場合、高さ方向における活性領域の半導体基板ＳＢの主面から金属膜ＶＭ１の底面までの高さは６０ｎｍ程度であり、金属膜ＶＭ１の上面から層間絶縁膜ＩＬの上面までの高さは１１０ｎｍ程度である。この場合、高さ方向における素子分離領域ＥＩの上面から空隙ＶＤ２の底面までの高さは６０ｎｍ程度であり、空隙ＶＤ２の上面から層間絶縁膜ＩＬの上面までの高さは１６０ｎｍ程度である。
【００４７】
ここで、高さ方向における金属膜ＶＭ１および空隙ＶＤ２のそれぞれの厚さ（距離）ｂは略同一であり、当該厚さｂは例えば５０ｎｍである。また、高さ方向における半導体基板ＳＢの主面と素子分離領域ＥＩの上面との距離ａは、５０ｎｍより大きい。つまり、ａ＞ｂの式が成り立つ。したがって、高さ方向において、金属膜ＶＭ１の底面と、空隙ＶＤ２との間は離間している。すなわち、高さ方向において、金属膜ＶＭ１の上面および下面の中間点と、空隙ＶＤ２の上面および下面の中間点との間の距離ｃは、距離ａと同一であり、距離ｃの大きさは５０ｎｍ以上である。つまりａ＝ｃの式が成り立つ。なお、高さ方向における金属膜ＶＭ１の下面と空隙ＶＤ２の下面との間の距離は、距離ｃと同じ大きさである。
【００４８】
よって、高さ方向における金属膜ＶＭ１と空隙ＶＤ２との間の距離ｄは、距離ａから厚さ（距離）ｂを引くことで求められる。言い換えれば、ｄ＝ｃ−ｂ＝ａ−ｂ＝ｄ＞０の式が成り立つ。なお、距離ａは、半導体基板ＳＢの主面に対する素子分離領域ＥＩの上面の後退量を示す。また、距離ａは、半導体基板ＳＢの主面と素子分離領域ＥＩの上面との段差の大きさを示している。
【００４９】
なお、ここでは金属膜ＶＭ１および空隙ＶＤ２のそれぞれの厚さが同じである場合について説明したが、金属膜ＶＭ１および空隙ＶＤ２のそれぞれの厚さは互いに異なる大きさであってもよい。この場合でも、距離ａおよび距離ｃは、金属膜ＶＭ１および空隙ＶＤ２のいずれの厚さよりも大きい。
【００５０】
活性領域の半導体基板ＳＢの主面から層間絶縁膜ＩＬの上面までの高さが２２０ｎｍである場合、距離ａが５０ｎｍ以上であるため、素子分離領域ＥＩの上面から層間絶縁膜ＩＬの上面までの距離は、２５０ｎｍ以上である。
【００５１】
本実施の形態の主な特徴は、素子分離領域ＥＩの上面を半導体基板ＳＢの主面よりも低く形成することで、半導体基板ＳＢ上において隣り合うパターン同士の間に空隙が形成された際に、当該空隙を素子分離領域ＥＩと半導体基板ＳＢの主面との境界部の上で寸断させ、空隙が１方向に連続して延在することを防ぐものである。これにより、後述するように、当該空隙内に埋め込まれた金属膜を介してコンタクトプラグＣＰ同士が短絡することを防ぐことができる。
【００５２】
図７には、Ｙ方向に沿う断面であって、図１に示す制御ゲート電極ＣＧを含むゲートスタックの断面を、制御ゲート電極ＣＧの延在方向（ゲート幅方向）に沿って示している。図７に示すように、ゲートスタックの一部は、活性領域ＡＲ（図１参照）の第１延在部の直上に位置、ゲートスタックの他の一部は、素子分離領域ＥＩの直上に位置している。つまり、制御ゲート電極ＣＧは素子分離領域ＥＩと活性領域とのそれぞれに跨がって延在している。
【００５３】
本実施の形態では、素子分離領域ＥＩの上面が半導体基板ＳＢの主面よりも低いため、素子分離領域ＥＩの直上の制御ゲート電極ＣＧの上面の位置は、素子分離領域ＥＩと隣り合う活性領域ＡＲの半導体基板ＳＢの主面の直上の制御ゲート電極ＣＧの上面の位置よりも低い。
【００５４】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２３を参照して説明する。
【００５５】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極の下のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【００５６】
図２３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＳＲに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＤＲに印加する電圧Ｖｄ、および半導体基板ＳＢの上面のウェルＷＬに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【００５７】
なお、図２３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦ（図３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５８】
また、図２３の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００５９】
ＳＳＩ方式は、窒化シリコン膜ＮＦにホットエレクトロンを注入することによってメモリセルに情報の書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＦにホットホールを注入することによってメモリセルの情報の消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜ＮＦにＦＮトンネル効果により電子を注入することによってメモリセルに情報の書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＦにＦＮトンネル効果によりホールを注入することによってメモリセルの情報の消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００６０】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６１】
ＳＳＩ方式の書込みでは、例えば図２３の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中に電子を注入することで書込みを行う。
【００６２】
この際、ホットエレクトロンは、２つのゲート電極（図３のメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６３】
ＦＮ方式の書込みでは、例えば図２３の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６４】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２３の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６５】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６６】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図２３の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６７】
ＦＮ方式の消去では、例えば図２３の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００６８】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２３の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６９】
読出し時には、例えば図２３の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７０】
＜半導体装置の効果について＞
以下に、比較例を示す図２６を用いて、本実施の形態の半導体装置の効果について説明する。図２６は、比較例の半導体装置を示す断面図である。図２６は、図６と対応する位置における断面図である。
【００７１】
ゲート電極などからなるパターンを半導体基板上に形成し、当該パターン同士の間を層間絶縁膜により埋め込む際には、塗布法またはＣＶＤ（Chemical Vapor Deposition）法などを用いて半導体基板上に絶縁膜を堆積し、これにより当該絶縁膜からなる層間絶縁膜を形成する方法がある。これに対し、近年、半導体装置の微細化が進むにつれて、半導体基板上に形成するパターン同士の間隔が縮小する傾向にあるため、パターン同士の間を上記方法により絶縁膜で完全に埋め込むことが困難となっている。その結果、埋込み性が悪い条件で当該絶縁膜の成膜を行うと、隣り合うパターン同士の間の層間絶縁膜内に空隙が発生する。
【００７２】
このような空隙は、それぞれ第１方向に延在する２つのパターンが第２方向に隣り合う場合に、当該２つのパターンの相互間において、第１方向に延在して形成される。ここで、これらの２つのパターンの間に複数のコンタクトホールを第１方向に並べて形成し、これらの複数のコンタクトホールのそれぞれの内部にコンタクトプラグを形成することが考えられる。このとき、複数のコンタクトホールのそれぞれは、第１方向に延在する１つの空隙と接続されるため、隣り合う２つのコンタクトホールが、空隙を介して接続される。
【００７３】
その後、各コンタクトホール内にコンタクトプラグを形成するため、金属膜をＣＶＤ法により形成すると、当該金属膜（例えばバリア導体膜および主導体膜）は、コンタクトホール内のみならず、空隙内にも埋め込まれる。これにより、互いに絶縁されるべき２つのコンタクトプラグ同士が、層間絶縁膜内の空隙に埋め込まれた金属膜を介して短絡する問題が生じる。つまり、図２６に示すような構造となる。このように、コンタクトプラグＣＰ同士が空隙ＶＤ内に埋め込まれた導電膜ＶＭを介して接続される現象は、パイピングと呼ばれることがある。
【００７４】
図２６に示すように、半導体基板ＳＢの主面には、異なるメモリセルのそれぞれを構成するドレイン領域ＤＲが、素子分離領域ＥＩを挟んでＹ方向（第１方向）に並んで形成されている。各ドレイン領域ＤＲの直上には、層間絶縁膜ＩＬを貫通するコンタクトプラグＣＰが形成されている。コンタクトプラグＣＰとドレイン領域ＤＲとの間にはシリサイド層Ｓ１が形成され、コンタクトプラグＣＰ上には配線Ｍ１が形成されている。
【００７５】
層間絶縁膜ＩＬ内には、Ｙ方向に延在する空隙ＶＤが形成されており、空隙ＶＤ内には、金属膜ＶＭが埋め込まれている。空隙ＶＤおよび金属膜ＶＭは、互いに異なるドレイン領域ＤＲの直上に形成されたコンタクトプラグＣＰのそれぞれに接続されている。
【００７６】
半導体基板ＳＢの主面の高さと、素子分離領域ＥＩの上面の高さは、略同一の高さにある。半導体基板ＳＢの主面と素子分離領域ＥＩの上面との高さに差があったとしても、当該高低差は、高さ方向における空隙ＶＤの下面から上面までの厚さ、つまり、高さ方向における金属膜ＶＭの下面から上面までの厚さに比べて、小さい。
【００７７】
ここでは、１つの金属膜ＶＭの一方の端部が第１メモリセルに接続されたコンタクトプラグＣＰに接続され、当該金属膜ＶＭの他方の端部が第２メモリセルに接続されたコンタクトプラグＣＰに接続されている。これにより、コンタクトプラグＣＰ同士の間で短絡が起こり、異なるドレイン領域ＤＲ同士が同電位となることで、複数のメモリセルが正常に動作しなくなる問題が生じる。
【００７８】
このような問題の発生を防ぐためには、空隙が生じないように、半導体基板上に形成するゲート電極などのパターン同士の間隔を拡げることが考えられるが、この場合、半導体装置の微細化が困難となり、半導体装置の性能が低下する問題が生じる。また、半導体基板上に形成するゲート電極の高さを低く抑えることで、空隙の発生を防ぐことが考えられるが、この場合、ゲート電極の抵抗値が上昇する問題、および、半導体基板へのイオン注入工程におけるゲート電極の注入阻止膜としての機能が低下する問題が生じる。
【００７９】
また、スプリットゲート型のＭＯＮＯＳ型メモリセルにおいては、メモリトランジスタの性能のばらつきを抑える目的、および、メモリゲート電極の上面にシリサイド層を確実に形成し、メモリゲート電極の低抵抗化およびコンタクトプラグとの接続性の向上を図る目的から、ゲート長方向におけるメモリゲート電極の両側の側壁は半導体基板の主面に対して垂直であることが望ましい。
【００８０】
メモリゲート電極の垂直性は、メモリゲート電極に隣り合う制御ゲート電極を含むゲートスタックの高さに依存する。すなわち、メモリゲート電極は、制御ゲート電極を含むゲートスタックの側壁にサイドウォール状に形成される導体膜であるため、ゲートスタックの高さが高ければ、メモリゲート電極の側壁の角度は垂直に近くなる。
【００８１】
半導体装置が微細化すれば、隣り合うメモリセル同士の間隔は縮小することが考えられる。しかし、メモリセルを単純に微細化すると、メモリゲート電極の垂直性は悪化する。したがって、メモリセルの寸法を縮小し、かつ、メモリゲート電極の垂直性を保つためには、制御ゲート電極を含むゲートスタックの高さを、隣り合う制御ゲート電極同士の間隔に関係無く、一定以上の大きさに保つ必要がある。
【００８２】
すなわち、半導体装置が微細化すれば、互いに隣りパターン同士の間隔が縮小するにも関わらず、それらのパターンの高さは殆ど縮小しない場合が考えられ、このような場合、当該パターン同士の間における絶縁膜の埋込み性が悪化する。よって、パターン間の空隙が発生し易くなり、上述した短絡が生じ易くなる。このように、半導体基板上に形成するパターンの高さ、またはパターン同士の間隔などを工夫して空隙の発生を抑え、これにより短絡の発生を防ぐことは困難な場合がある。
【００８３】
これに対し、本実施の形態の半導体装置では、素子分離領域ＥＩの上面を半導体基板ＳＢの主面の反対側の裏面方向に後退させており、素子分離領域ＥＩの上面は半導体基板ＳＢの主面よりも低い箇所に位置している。これに伴い、図３〜図５および図７に示すように、素子分離領域ＥＩの直上の制御ゲート電極ＣＧを含むゲートスタック、メモリゲート電極ＭＧおよびサイドウォールＳＷの形成位置は、素子分離領域ＥＩと隣り合う活性領域の半導体基板ＳＢの直上のゲートスタック、メモリゲート電極ＭＧおよびサイドウォールＳＷの形成位置よりも低くなる。
【００８４】
このため、高さ方向において、素子分離領域ＥＩ上の制御ゲート電極ＣＧの上面と層間絶縁膜ＩＬの上面との距離は、活性領域上の制御ゲート電極ＣＧの上面と層間絶縁膜ＩＬの上面との距離よりも大きい。同様に、素子分離領域ＥＩ上の絶縁膜ＩＦ５の上面と層間絶縁膜ＩＬの上面との距離は、活性領域上の絶縁膜ＩＦ５の上面と層間絶縁膜ＩＬの上面との距離よりも大きい。
【００８５】
半導体基板ＳＢ上において隣り合うパターン同士の間の層間絶縁膜ＩＬの埋込み性が悪い場合、パターン同士の間に生じる空隙の形成位置は、当該パターンの形成位置および層間絶縁膜ＩＬの下地の位置に依存して変動する。すなわち、本実施の形態では、素子分離領域ＥＩの上面高さを低く抑えることで、素子分離領域ＥＩの直上に形成されるゲートスタックなどのパターンの形成位置を活性領域に比べて低くし、これにより、素子分離領域ＥＩの直上において隣り合うゲートスタックの相互間に生じる空隙ＶＤ２の形成位置を、活性領域に生じる空隙の形成位置よりも低くしている。
【００８６】
ここで、図６に示すように、半導体基板ＳＢの主面に対する素子分離領域ＥＩの上面の後退量を示す距離ａが、金属膜ＶＭ１および空隙ＶＤ２のそれぞれの厚さ（距離）ｂよりも大きいため、制御ゲート電極を含むゲートスタックに沿って延在する空隙は、素子分離領域ＥＩと活性領域との境界上で分断される。すなわち、空隙ＶＤ２は、金属膜ＶＭ１が埋め込まれた空隙とは異なる高さに形成され、金属膜ＶＭ１が埋め込まれた空隙に接続されていない。
【００８７】
よって、コンタクトホールＣＨ内にコンタクトプラグＣＰを形成するため、ＣＶＤ法によりコンタクトホールＣＨ内とコンタクトホールＣＨに接続された空隙内とに金属膜が埋め込まれ、これによりコンタクトプラグＣＰと金属膜ＶＭ１とが形成されたとしても、空隙ＶＤ２内に金属膜は埋め込まれない。したがって、隣り合うコンタクトプラグＣＰの相互間において空隙を分断し、かつ、金属膜が埋め込まれない空隙ＶＤ２を形成することで、コンタクトプラグＣＰ同士の間で短絡が生じることを防ぐことができる。このため、半導体装置の信頼性を向上させることができる。また、空隙の発生を防ぐために素子群の微細化が妨げられることがないため、半導体装置の微細化が実現でき、これにより半導体装置の性能を向上させることができる。
【００８８】
＜半導体装置の製造方法について＞
次に、図８〜図２２を用いて、本実施の形態の半導体装置の製造方法を説明する。図８〜図２２は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、図８〜図１２では、２つの活性領域の間の素子分離領域を形成する箇所を、形成するゲート電極の延在方向に沿う断面において示すものである。図１３〜図２２では、図８〜図１２を用いて説明した箇所の断面を図の右側に示し、形成するゲート電極の短手方向（ゲート長方向）に沿う断面を、図の左側に示している。図８〜図１２と、図１３〜図２２の右側の断面とにおいて示す活性領域は、メモリセルのドレイン領域を形成する領域であり、ゲート電極を形成する領域ではない。
【００８９】
半導体装置の製造工程においては、まず、図８に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶Ｓｉ（シリコン）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。続いて、例えば熱処理を行うことで、半導体基板ＳＢの主面の全面に酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。その後、絶縁膜ＩＦ１上に、例えばＣＶＤ法を用いて、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。
【００９０】
次に、図９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ２およびＩＦ１と、半導体基板ＳＢの上面の一部とを除去する。つまり、絶縁膜ＩＦ２およびＩＦ１からなる積層膜を複数の箇所において貫通する開口部を形成し、それらの開口部の直下の半導体基板ＳＢの上面の一部を除去する。これにより、半導体基板ＳＢの上面には、溝（凹部、窪み部）Ｄ１が形成される。溝Ｄ１は半導体基板ＳＢの途中深さまで達している。図示はしていないが、ここでは半導体基板ＳＢの主面に複数の溝Ｄ１を形成する。
【００９１】
なお、ここでは１度のエッチング工程により絶縁膜ＩＦ２、ＩＦ１、および半導体基板ＳＢのそれぞれを加工しているが、例えば、絶縁膜ＩＦ２をドライエッチング法により加工した後、ウェットエッチング法により絶縁膜ＩＦ１を加工することで半導体基板ＳＢの上面を露出させ、その後ドライエッチング法を用いて溝Ｄ１を形成してもよい。溝Ｄ１は、素子分離領域を埋め込むための凹部である。つまり、ここではＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域を形成する。
【００９２】
次に、図１０に示すように、溝Ｄ１の側壁を酸化した後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ３を形成することで、溝Ｄ１の内側を完全に埋め込み、続いて、熱処理を行って絶縁膜ＩＦ３の焼き締めを行う。その後、ＣＭＰ（Chemical Mechanical Polishing）法により絶縁膜ＩＦ３の上面を研磨することで、絶縁膜ＩＦ２上の絶縁膜ＩＦ３を除去し、絶縁膜ＩＦ２の上面を露出させる。これにより、複数の溝Ｄ１のそれぞれの内側に埋め込まれた絶縁膜ＩＦ３は、それぞれ分離される。
【００９３】
次に、図１１に示すように、絶縁膜ＩＦ３の上面をエッチバックして後退させる。ここでは、ドライエッチング法を用いて絶縁膜ＩＦ３の上面を後退させる。これにより、各溝Ｄ１内には、上記絶縁膜ＩＦ３からなる素子分離領域ＥＩが形成される。
【００９４】
次に、図１２に示すように、ハードマスクである絶縁膜ＩＦ２と、絶縁膜ＩＦ１とをウェットエッチング法により除去する。なお、ハードマスクを除去する方法として、ドライエッチング法を用いることも考えられる。これにより、溝Ｄ１の横の半導体基板ＳＢの主面（活性領域）は、ハードマスクから露出する。
【００９５】
本実施の形態の特徴の１つは、半導体基板ＳＢの主面よりも上面が低い位置にある素子分離領域ＥＩを形成することにある。ここでは、図１１を用いて説明したエッチバック工程、および、図１２を用いて説明したエッチング工程により、絶縁膜ＩＦ３の上面を後退させて、上面が低い素子分離領域ＥＩを形成する。
【００９６】
そのため、図１１を用いて説明したエッチバック工程では、半導体基板ＳＢの主面よりも絶縁膜ＩＦ３の上面の位置が低くなるまでエッチバックを行う。あるいは、図１２を用いて説明したエッチング工程において、絶縁膜ＩＦ３の上面を大きく後退させることができる場合には次のような工程を行ってもよい。すなわち、図１１を用いて説明したエッチバック工程を行うことで、絶縁膜ＩＦ３の上面を半導体基板ＳＢの主面と同等またはそれよりも高い位置まで後退させた後、図１２を用いて説明したエッチング工程により、絶縁膜ＩＦ３の上面の高さを半導体基板ＳＢの主面よりも低い位置まで後退させてもよい。
【００９７】
また、図１４を用いて後述するゲート絶縁膜の加工時のエッチング、または、図１７を用いて後述するサイドウォールを形成する際に行うエッチングを行う際に、素子分離領域ＥＩの上面の一部を除去し、これにより素子分離領域ＥＩの上面を半導体基板ＳＢの主面より低い位置に後退させてもよい。また、図１７を用いて後述するイオン注入工程後に洗浄工程を行い、この洗浄工程により、素子分離領域ＥＩの上面を半導体基板ＳＢの主面より低い位置に後退させてもよい。これらの場合、シリコンに対する選択比が高い条件でエッチングまたは洗浄を行うことで、半導体基板の表面が後退することを防ぎつつ、素子分離領域ＥＩの上面を後退させる。
【００９８】
なお、絶縁膜ＩＦ３の上面を後退させるためのエッチングは、ウェハ全体の絶縁膜ＩＦ３に対して行ってもよいが、メモリセルと隣り合う絶縁膜ＩＦ３のみに対して選択的に行ってもよい。すなわち、メモリセルの形成領域のように半導体基板ＳＢ上に相互間の間隔が小さい複数のパターンが形成されるような、空隙が生じやすい領域においてのみ、絶縁膜ＩＦ３の上面を後退させ、図示しない他の領域（メモリセル外の周辺回路領域など）では積極的に絶縁膜ＩＦ３を後退させない構造としてもよい。言い換えれば、メモリセル領域の絶縁膜ＩＦ３の後退量を、周辺回路領域の絶縁膜ＩＦ３の後退量よりも大きくすることもできる。この場合、メモリセル領域の絶縁膜ＩＦ３の上面は、周辺回路領域の絶縁膜ＩＦ３の上面より低くなる。
【００９９】
次に、図１３に示すように、半導体基板ＳＢの主面にｐ型のウェルＷＬを形成する。ウェルＷＬは、例えばＢ（ホウ素）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。
【０１００】
続いて、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ４を形成する。すなわち、素子分離領域ＥＩから露出する半導体基板ＳＢの上面を覆う絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４としては、例えば酸化シリコン膜を用いることができる。絶縁膜ＩＦ４は、例えば熱酸化法により形成することができる。
【０１０１】
その後、絶縁膜ＩＦ４の上面を覆うように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばＰ（リン）を好適に用いることができる。
【０１０２】
その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は例えばＳｉＮ（窒化シリコン）からなるキャップ絶縁膜である。絶縁膜ＩＦ５の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
【０１０３】
次に、図１４に示すように、絶縁膜ＩＦ５、シリコン膜ＰＳ１および絶縁膜ＩＦ４からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、絶縁膜ＩＦ４からなるゲート絶縁膜ＧＩが形成される。また、このエッチング工程により、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、平面視において所定の方向（第１方向、ゲート幅方向）に延在するパターンである。図１３〜図２２の右側の断面において示す活性領域は、メモリセルのドレイン領域を形成する領域であるから、制御ゲート電極ＣＧを形成する当該加工工程により、半導体基板ＳＢの主面は絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩと、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、絶縁膜ＩＦ５とから露出する。
【０１０４】
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、絶縁膜ＩＦ５、シリコン膜ＰＳ１および絶縁膜ＩＦ４を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。これにより、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩを形成する。なお、最初に絶縁膜ＩＦ５をフォトリソグラフィ技術およびドライエッチング法を用いて加工し、その後に絶縁膜ＩＦ５をマスクとして、シリコン膜ＰＳ１および絶縁膜ＩＦ４を加工することも可能である。このとき、図７を用いて説明したように、素子分離領域ＥＩの直上における制御ゲート電極ＣＧおよび絶縁膜ＩＦ５は、半導体基板ＳＢの主面の直上における制御ゲート電極ＣＧおよび絶縁膜ＩＦ５に比べ、低い位置に形成されている。
【０１０５】
次に、図１５に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ５および制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆っている。
【０１０６】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
【０１０７】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＦは、例えばＣＶＤ法により形成することができる。
【０１０８】
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＦを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
【０１０９】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＦの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【０１１０】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、露出していたＯＮＯ膜ＯＮの表面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。
【０１１１】
シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、後述のメモリゲート電極を形成するための膜である。
【０１１２】
次に、図１６に示すように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ５および制御ゲート電極ＣＧからなる積層膜（ゲートスタック）の両方の側壁上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
【０１１３】
これにより、上記ゲートスタックの側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。
【０１１４】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。なお、このエッチングはドライエッチングで行ってもよいし、ウェットエッチングで行ってもよい。
【０１１５】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、制御ゲート電極ＣＧを含むゲートスタックと、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、半導体基板ＳＢの上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する活性領域の上面は、シリコン膜ＰＳ２およびＯＮＯ膜ＯＮから露出する。
【０１１６】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【０１１７】
次に、図１７に示すように、複数のエクステンション領域（ｎ−型半導体領域、不純物拡散領域）を、イオン注入法などを用いて形成する。すなわち、例えばＡｓ（ヒ素）またはＰ（リン）などのｎ型の不純物を、絶縁膜ＩＦ５、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のエクステンション領域を形成する。エクステンション領域の形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ５、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの側壁を覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【０１１８】
続いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記パターンの両側の側壁を覆うサイドウォールＳＷを形成する。サイドウォールＳＷは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ５の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【０１１９】
続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域）を、イオン注入法などを用いて形成する。すなわち、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ５、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧ、およびサイドウォールＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、拡散領域を形成することができる。拡散領域は、エクステンション領域よりも不純物濃度が高く、かつ接合深さが深い。
【０１２０】
これにより、エクステンション領域と、エクステンション領域よりも不純物濃度が高い拡散領域とからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。
【０１２１】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの横の半導体基板ＳＢの上面に形成されたエクステンション領域および拡散領域は、ソース・ドレイン領域を構成している。すなわち、制御ゲート電極ＣＧと隣り合う領域の半導体基板ＳＢの主面に形成されたエクステンション領域および拡散領域は、ドレイン領域ＤＲを構成し、メモリゲート電極ＭＧと隣り合う領域の半導体基板ＳＢの主面に形成されたエクステンション領域および拡散領域は、ソース領域ＳＲを構成している。
【０１２２】
続いて、ソース領域ＳＲおよびドレイン領域ＤＲなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、図１７に示す構造を得る。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、ソース領域ＳＲおよびドレイン領域ＤＲを備えた、不揮発性メモリであるＭＯＮＯＳ型メモリのメモリセルＭＣが形成される。互いに隣り合うメモリセルＭＣ同士は、ドレイン領域ＤＲを共有している。また、図１７の右側の図に示すように、素子分離領域ＥＩを挟む両側の活性領域には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを共有する２つのメモリセルＭＣのそれぞれを構成するドレイン領域ＤＲがそれぞれ形成される。
【０１２３】
次に、図１８に示すように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、シリサイド層Ｓ１を形成する。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【０１２４】
すなわち、拡散領域の上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜を形成（堆積）する。当該金属膜は、例えば、Ｎｉ（ニッケル）とＰｔ（白金）との合金膜からなり、スパッタリング法を用いて形成することができる。当該金属膜は、ニッケルの代わりに主にＣｏ（コバルト）を含んでいてもよい。
【０１２５】
続いて、半導体基板ＳＢに対して熱処理を施すことによって、拡散領域およびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。この反応、つまりシリサイド化により、拡散領域およびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、上記熱処理を行っても未反応であった金属膜を、ウェットエッチングなどにより除去する。
【０１２６】
なお、制御ゲート電極ＣＧの上面はキャップ膜である絶縁膜ＩＦ５により覆われているため、制御ゲート電極ＣＧの上部にシリサイド層Ｓ１は形成されない。ただし、絶縁膜ＩＦ５を形成しない場合には、制御ゲート電極ＣＧの上面にもシリサイド層Ｓ１が形成される。シリサイド層Ｓ１は、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの拡散領域の上面に接して形成される。
【０１２７】
次に、図１９に示すように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびサイドウォールＳＷを覆うように、エッチングストッパ膜として機能するライナー膜および酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。ライナー膜は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。ライナー膜は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。当該酸化シリコン膜は、例えば塗布法またはＣＶＤ法などを用いて形成することができる。
【０１２８】
図１９では、ライナー膜および酸化シリコン膜を１つの層として示し、それらの境界を示していない。酸化シリコン膜の膜厚は、ライナー膜の膜厚よりも大きい。また、ここでは、制御ゲート電極ＣＧを含むゲートスタックの膜厚と、活性領域の半導体基板ＳＢの主面および素子分離領域ＥＩの上面の高低差（図６に示す距離ａ）とを足した距離よりも大きい膜厚で層間絶縁膜ＩＬを形成する。
【０１２９】
このとき、２つのゲートスタックの間であって、活性領域に形成されたドレイン領域ＤＲの直上には、層間絶縁膜ＩＬに囲まれた空隙ＶＤ１が形成される。また、２つのゲートスタックの間であって、素子分離領域ＥＩの直上には、層間絶縁膜ＩＬに囲まれた空隙ＶＤ２が形成される。空隙ＶＤ１、ＶＤ２のそれぞれは、半導体基板の主面に沿うＹ方向に延在する形状を有している。ＶＤ１、ＶＤ２のそれぞれは、隣り合うゲートスタック同士の間において層間絶縁膜ＩＬの埋込み性が悪いことに起因して生じる埋込み不良部である。
【０１３０】
ただし、隣り合う活性領域のそれぞれの半導体基板ＳＢの主面の直上に形成された２つの空隙ＶＤ１同士は、高さ方向において、半導体基板ＳＢの主面から同様の高さに位置しているのに対し、空隙ＶＤ２の形成位置は、空隙ＶＤ１の形成位置より低い。加えて、高さ方向における空隙ＶＤ１、ＶＤ２のそれぞれの形成位置の差は、高さ方向における空隙ＶＤ１、ＶＤ２のいずれの厚さよりも大きい。
【０１３１】
このため、平面視においては空隙ＶＤ１、ＶＤ２が並んで形成されるが、空隙ＶＤ１、ＶＤ２のそれぞれは違う高さに形成されるため、互いに接続されていない。これは、空隙ＶＤ１、ＶＤ２は、空隙ＶＤ１、ＶＤ２のそれぞれを覆う層間絶縁膜ＩＬの下地であって、空隙ＶＤ１、ＶＤ２のそれぞれの直下の下地の面から一定の高さに形成されるためである。ここでいう空隙ＶＤ１を覆う層間絶縁膜ＩＬの下地とは、活性領域の半導体基板ＳＢの主面であり、空隙ＶＤ２を覆う層間絶縁膜ＩＬの下地とは、素子分離領域ＥＩの上面である。
【０１３２】
その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬの上面を平坦化する。これにより図１９に示す構造を得る。なお、ここでは、２つの活性領域の間の狭い範囲に発生する２つの空隙ＶＤ１と１つの空隙ＶＤ２とについて説明するが、空隙ＶＤ１、ＶＤ２は、平面視においてＹ方向に交互に複数形成されていることも考えられる。この場合も、空隙ＶＤ２は素子分離領域ＥＩの直上にのみ形成される。
【０１３３】
空隙ＶＤ１、ＶＤ２のそれぞれは、Ｘ方向およびＺ方向に沿う面において、例えば楕円状の断面を有している。また、空隙ＶＤ１、ＶＤ２のそれぞれはＹ方向に延在している。すなわち、空隙ＶＤ１、ＶＤ２のそれぞれは、円柱状の立体形状を有している。
【０１３４】
次に、図２０に示すように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬをドライエッチングする。これにより、層間絶縁膜ＩＬを貫通するコンタクトホール（開口部、貫通孔）ＣＨを複数形成する。
【０１３５】
各コンタクトホールＣＨの底部では、例えば、半導体基板ＳＢの主面に形成された拡散領域の表面上のシリサイド層Ｓ１の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ１の一部などが露出している。なお、各ゲート電極上およびソース領域ＳＲ上のコンタクトホールは、図２０に示していない領域に形成されている。図２０では、ドレイン領域ＤＲの直上のコンタクトホールＣＨのみを示している。
【０１３６】
ここでは、コンタクトホールＣＨが形成された位置は、平面視において、空隙ＶＤ１が形成されていた箇所の一部と重なる。言い換えれば、空隙ＶＤ１の一部の直上から、層間絶縁膜ＩＬを貫通するコンタクトホールＣＨを形成する。つまり、空隙ＶＤ１の一部はコンタクトホールＣＨの形成により除去され、空隙ＶＤ１の他の一部は、コンタクトホールＣＨの側壁に接続される。これにより、空隙ＶＤ１の表面が、コンタクトホールＣＨの形成により露出する。
【０１３７】
このとき、空隙ＶＤ２は、空隙ＶＤ１と離間しており、空隙ＶＤ２と平面視で重なる位置にコンタクトホールＣＨを形成しないため、コンタクトホールＣＨを形成しても空隙ＶＤ２は露出しない。つまり、空隙ＶＤ２はコンタクトホールＣＨと接していない。
【０１３８】
次に、図２１に示すように、各コンタクトホールＣＨ内に、接続用の導電体（接続部）として、主にタングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールＣＨの内部を含む層間絶縁膜ＩＬ上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上に、タングステン膜などからなる主導体膜を、各コンタクトホールＣＨ内を完全に埋めるように形成してから、コンタクトホールＣＨの外部の不要な主導体膜およびバリア導体膜を、ＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成する。なお、図面の簡略化のために、図２１では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１３９】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣのソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、メモリゲート電極ＭＧの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。ただし、図では、ドレイン領域ＤＲに接続されたコンタクトプラグＣＰのみを示している。
【０１４０】
ここで、活性領域の半導体基板ＳＢの直上において、コンタクトホールＣＨに接続されることで表面が露出していた空隙ＶＤ１内には、コンタクトプラグＣＰを構成する導電部材と同じ導電部材からなる金属膜ＶＭ１が形成される。これに対し、空隙ＶＤ２はコンタクトプラグＣＰの形成工程において露出しておらず、周囲を完全に層間絶縁膜ＩＬに覆われているため、空隙ＶＤ２内に金属膜は形成されない。
【０１４１】
次に、図２２に示すように、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、複数の配線Ｍ１を形成する。ここでは、例えば、層間絶縁膜ＩＬ上に他の層間絶縁膜（図示しない）を形成した後、当該層間絶縁膜を貫通してコンタクトプラグＣＰの上面を露出する配線溝を形成し、続いて、当該配線溝を埋め込む金属膜を形成することで、当該金属膜からなる配線Ｍ１を形成することができる。配線Ｍ１は、例えばＣｕ（銅）膜からなる。
【０１４２】
その後は、配線Ｍ１上に複数の配線層を形成することで積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１４３】
＜半導体装置の製造方法の効果について＞
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１４４】
図２６を用いて説明したように、半導体装置が微細化すると、基板上のパターン同士の間の層間絶縁膜内に空隙が生じ、この空隙を挟むように隣り合うコンタクトプラグ同士が空隙内に埋め込まれた導電膜により短絡する問題が生じる。
【０１４５】
これに対し、空隙が生じないように、上記パターン同士を離間させると、半導体装置の微細化が妨げられる。また、基板上にゲート電極を形成する場合、ゲート電極の抵抗値の上昇を防ぐ観点、または、ゲート電極を注入阻止膜として使用する観点から、ゲート電極の高さを抑えることにより空隙の発生を防ぐことは困難である。また、スプリットゲート型のＭＯＮＯＳ型メモリセルにおいては、メモリゲート電極の垂直性を保つ観点から、制御ゲート電極を含むゲートスタックの高さを抑えることにより空隙の発生を防ぐことは困難である。
【０１４６】
これに対し、本実施の形態の半導体装置の製造方法では、図１１および図１２を用いて説明した工程において、素子分離領域ＥＩの上面を半導体基板ＳＢの主面の反対側の裏面方向に後退させており、これにより、素子分離領域ＥＩの上面は、半導体基板ＳＢの主面よりも低い箇所に位置している。これにより、図１３〜図１９に示す制御ゲート電極ＣＧを含むゲートスタック、メモリゲート電極ＭＧおよびサイドウォールＳＷの形成位置は、素子分離領域ＥＩと隣り合う活性領域の半導体基板ＳＢの直上のゲートスタック、メモリゲート電極ＭＧおよびサイドウォールＳＷの形成位置よりも低くなる。
【０１４７】
また、層間絶縁膜ＩＬ内に形成される空隙（図１９参照）のうち、素子分離領域ＥＩの直上に形成される空隙ＶＤ２の形成位置は、素子分離領域ＥＩの隣の活性領域の半導体基板ＳＢの主面の直上に形成される空隙ＶＤ１の形成位置よりも低くなる。ここでは、図６に示すように、半導体基板ＳＢの主面に対する素子分離領域ＥＩの上面の後退量を示す距離ａが、空隙ＶＤ１および空隙ＶＤ２のそれぞれの厚さ（距離）ｂよりも大きいため、制御ゲート電極ＣＧを含むゲートスタックに沿って延在する各空隙は、素子分離領域ＥＩと活性領域との境界上で分断される。
【０１４８】
このため、図２０に示すコンタクトホールＣＨを活性領域に形成されたドレイン領域ＤＲの直上に形成した場合、コンタクトホールＣＨは空隙ＶＤ１と接続され得るが、隣り合うドレイン領域ＤＲ同士の間の素子分離領域ＥＩ上に位置する空隙ＶＤ２には接続されない。したがって、図２１に示す２つのコンタクトプラグを形成しても、これらのコンタクトプラグ同士の間の空隙ＶＤ２内には導電膜が埋め込まれることはない。
【０１４９】
よって、層間絶縁膜ＩＬ内に形成された空隙内に導電膜が埋め込まれることに起因して、コンタクトプラグＣＰ同士の間で短絡が生じることを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、空隙の発生を防ぐために素子群の微細化が妨げられることがないため、半導体装置の微細化が実現でき、これにより半導体装置の性能を向上させることができる。
【０１５０】
本実施の形態の半導体装置の製造方法では、素子分離領域ＥＩの上面の後退量を増大させることで上記効果が得られるため、新たにパターニング用のマスクを用意する必要がなく、製造コストの増大を抑えることができる。
【０１５１】
＜変形例１＞
図２４に示すように、本実施の形態の変形例１として、素子分離領域ＥＩの上面の一部を後退させ、半導体基板ＳＢの主面より低い箇所の素子分離領域ＥＩの直上に空隙ＶＤ２を形成してもよい。図２４は、図２２に対応する断面図であり、本実施の形態の変形例である半導体装置の製造工程を示す断面図である。
【０１５２】
当該変形例では、図１１および図１２を用いて説明した工程における素子分離領域ＥＩの上面の後退量を抑えて、素子分離領域ＥＩの最上面の高さを、半導体基板ＳＢの主面の高さと同一、または当該主面より高くする。さらに、フォトリソグラフィ技術およびドライエッチング法を用いて、素子分離領域ＥＩの上面の一部を、半導体基板ＳＢの主面の高さより低くなるように後退させる工程を行う。このエッチング工程は、例えば、図１０を用いて説明した工程と図１３を用いて説明した工程との間、図１３を用いて説明した工程と図１５を用いて説明した工程との間、または、図１５を用いて説明した工程と図１９を用いて説明した工程との間のいずれかのタイミングに行うことができる。
【０１５３】
本変形例では、空隙ＶＤ１および金属膜ＶＭ１は、活性領域の直上のみならず、素子分離領域ＥＩの端部の直上にまで延在して形成される。この素子分離領域ＥＩの端部とは、素子分離領域ＥＩの上面が、半導体基板ＳＢの主面の高さ以上に高い箇所に位置している領域を指す。このような半導体装置では、素子分離領域ＥＩの上面の一部の位置は半導体基板ＳＢの主面の高さよりも高く、素子分離領域ＥＩの上面の他の一部の位置は半導体基板ＳＢの主面の高さよりも低くなる。
【０１５４】
言い換えれば、素子分離領域ＥＩの上面は、第１上面および第２上面を有し、素子分離領域ＥＩの上面の溝（凹部）の底面である第１上面の直上に空隙ＶＤ２が形成され、当該溝の横の素子分離領域ＥＩの第２上面の位置は、半導体基板ＳＢの主面より高く、第１上面の位置は、半導体基板ＳＢの主面より低い。
【０１５５】
本変形例においても、図１〜図２２を用いて説明した半導体装置または半導体装置の製造方法と同様の効果を得ることができる。
【０１５６】
＜変形例２＞
図２５に、本実施の形態の変形例２である半導体装置の平面図を示す。図２５は、図２に対応する平面図である。
【０１５７】
図２５に示すように、素子分離領域ＥＩは、Ｘ方向に延在していなくてもよい。すなわち、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、素子分離領域ＥＩの直下に素子分離領域ＥＩを形成しなくてもよい。本変形例では、素子分離領域ＥＩは、Ｙ方向において隣り合うドレイン領域ＤＲ同士の間にのみ形成されている。つまり、平面視において、素子分離領域ＥＩは、Ｙ方向において隣り合うコンタクトプラグＣＰ同士の間にのみ形成され、素子分離領域ＥＩの直上には空隙ＶＤ２が形成されている。
【０１５８】
すなわち、Ｘ方向に素子分離領域ＥＩを挟む半導体基板ＳＢの主面のそれぞれの直上にゲートスタックが形成されている。その他の構造は、図１〜図７を用いて説明した半導体装置と同様である。なお、Ｙ方向に隣り合うドレイン領域ＤＲ同士は電気的に分離されている。これらのドレイン領域ＤＲには、ＭＯＮＯＳメモリの動作時において、互いに異なる電圧が印加され得る。
【０１５９】
このように、素子分離領域ＥＩの形成位置を隣り合うドレイン領域ＤＲの相互間に限定した場合でも、図１〜図２２を用いて説明した半導体装置または半導体装置の製造方法と同様の効果を得ることができる。
【０１６０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６１】
ＣＨ    コンタクトホール
ＣＰ    コンタクトプラグ
ＤＲ    ドレイン領域
ＥＩ    素子分離領域
ＩＬ    層間絶縁膜
ＳＢ    半導体基板
ＶＤ１、ＶＤ２    空隙
ＶＭ１    金属膜
【図１】
2018056222.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2018056222.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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