(57)【要約】【課題】必要最小限の設計変更で、静電破壊耐量の調整に対応できる静電保護素子を提供する【解決手段】半導体装置は、ベース領域ＢＲとエミッタ領域ＥＲとが抵抗領域ＲＲ２を介して電気的に接続されたバイポーラトランジスタからなる静電保護素子ＣＢを含む。このとき、静電保護素子ＣＢのベース領域ＢＲは、コレクタ領域ＣＲと対向する対向部位ＦＰを含む辺Ｓ１を有し、辺Ｓ１の対向部位ＦＰは、平面視において、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、平面視において、エミッタ配線ＥＷＬに覆われた被覆部分ＣＶＰとから構成されている。【選択図】図７
2018056167.tif 000002
【特許請求の範囲】
【請求項１】
ベース領域とエミッタ領域とが抵抗領域を介して電気的に接続されたバイポーラトランジスタからなる静電保護素子を含む、半導体装置であって、
前記静電保護素子は、
エピタキシャル層に形成されたベース領域と、
前記エピタキシャル層に形成され、かつ、平面視において、前記ベース領域に内包された前記エミッタ領域と、
前記エピタキシャル層に形成され、かつ、平面視において、前記ベース領域と離間して配置されたコレクタ領域と、
前記ベース領域および前記エミッタ領域のそれぞれと電気的に接続され、かつ、平面視において、前記ベース領域と部分的に重なるエミッタ配線と、
を備え、
前記ベース領域は、前記コレクタ領域と対向する対向部位を含む第１辺を有し、
前記第１辺の前記対向部位は、
平面視において、前記エミッタ配線から露出する露出部分と、
平面視において、前記エミッタ配線に覆われた被覆部分と、
から構成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記露出部分は、前記エミッタ配線に設けられた切り欠き部から露出する、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記被覆部分は、フィールドプレート部として機能する、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１辺は、ｐｎ接合の境界線を構成し、
前記露出部分の耐圧は、前記被覆部分の耐圧よりも低い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ベース領域は、
前記露出部分を含む第１領域と、
前記被覆部分を含む第２領域と、
を含み、
前記第１領域は、リーク電流発生領域として機能し、
前記第２領域は、前記抵抗領域として機能する、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１辺は、
平面視において、前記エミッタ配線で覆われる一端部と、
平面視において、前記エミッタ配線から露出する他端部と、
を有し、
前記第１辺の前記一端部を含む前記ベース領域の端部領域には、前記ベース領域と前記エミッタ配線とを電気的に接続するプラグが形成されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記コレクタ領域は、前記ベース領域の前記第１辺と並行する第２辺を有し、
前記ベース領域の前記第１辺の長さと、前記コレクタ領域の前記第２辺の長さとは、互いに等しい、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
断面視において、前記ベース領域と前記エミッタ配線との間に導体膜が形成され、
前記被覆部分は、前記導体膜で覆われている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記導体膜は、ポリシリコン膜から構成されている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記ベース領域は、ｐ型半導体領域から構成され、
前記エミッタ領域および前記コレクタ領域のそれぞれは、ｎ型半導体領域から構成され、
前記エピタキシャル層は、ｎ型半導体層から構成されている、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記半導体装置は、
信号が入力される入力端子と、
電源電位が供給される電源端子と、
基準電位が供給されるグランド端子と、
を有し、
前記静電保護素子は、前記入力端子と前記グランド端子との間に接続されている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記静電保護素子は、ＮＰＮバイポーラトランジスタから構成され、
前記コレクタ領域は、前記入力端子と電気的に接続され、
前記エミッタ領域は、前記グランド端子と電気的に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、静電保護素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平６−２３２３８６号公報（特許文献１）には、半導体チップのコーナ部において、半導体チップの直線部よりもｐｎ接合部から張り出すフィールドプレートの張り出し幅を大きくすることにより、電界を緩和して破壊を防止する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２３２３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置においては、静電気に起因する半導体装置の破壊を防止するために、静電破壊耐量が求められる。このことから、半導体装置では、静電破壊耐量を向上するために、静電保護素子を設けることが行なわれている。
【０００５】
ここで、半導体装置においては、静電破壊耐量を調整するために、静電保護素子の設計変更をする必要性に迫られる場合がある。この場合、静電保護素子を最初から設計し直すことは大変な労力と時間が必要となるため、必要最小限の設計変更で、静電破壊耐量の調整に対応できる静電保護素子の構造が望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置は、ベース領域とエミッタ領域とが抵抗領域を介して電気的に接続されたバイポーラトランジスタからなる静電保護素子を含む。このとき、静電保護素子のベース領域は、コレクタ領域と対向する対向部位を含む第１辺を有し、第１辺の対向部位は、平面視において、エミッタ配線から露出する露出部分と、平面視において、エミッタ配線に覆われた被覆部分とから構成されている。
【発明の効果】
【０００８】
一実施の形態によれば、必要最小限の設計変更で、静電破壊耐量の調整に対応できる静電保護素子を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１における静電保護素子を入力トランジスタの前段に設ける回路構成例を示す回路図である。
【図２】ＴＬＰ測定器で得られた波形を示すグラフである。
【図３】（ａ）は、図２に示すＡ−Ｂ間の静電保護素子の回路動作を説明する図であり、（ｂ）は、図２に示すＢ−Ｃ間の静電保護素子の回路動作を説明する図である。また、（ｃ）は、図２に示すＣ−Ｄ間の静電保護素子の回路動作を説明する図であり、（ｄ）は、図２に示すＤ−Ｅ間の静電保護素子の回路動作を説明する図である。
【図４】（ａ）は、関連技術における静電保護素子の構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図であり、（ｂ）は、半導体基板内に形成された構成要素だけでなく、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【図５】図４（ｂ）のＡ−Ａ線で切断した断面図である。
【図６】図４（ｂ）のＢ−Ｂ線で切断した断面図である。
【図７】（ａ）は、実施の形態１における静電保護素子の構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図であり、（ｂ）は、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【図８】図７（ｂ）のＡ−Ａ線で切断した断面図である。
【図９】図７（ｂ）のＢ−Ｂ線で切断した断面図である。
【図１０】（ａ）は、実施の形態２における静電保護素子の構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図であり、（ｂ）は、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【図１１】変形例における静電保護素子の模式的なデバイス構造を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
＜静電保護素子の回路構成＞
本実施の形態１における静電保護素子は、ベースとエミッタとが抵抗を介して電気的に接続されたバイポーラトランジスタからなる「ＣＢダイオード」を想定している。この「ＣＢダイオード」によれば、大きなコレクタ電流によって、帯電した電荷をグランドに流すことができるため、静電破壊耐量を向上できるとともに、スナップバックするため、帯電した電荷に基づく電圧の上昇を抑制できる利点が得られる。
【００１６】
図１は、本実施の形態１における静電保護素子ＣＢを入力トランジスタＴｒの前段に設ける回路構成例を示す回路図である。図１に示すように、電源電位が供給される電源端子ＶＣＣと、グランド電位（基準電位）が供給されるグランド端子ＧＮＤとの間に、例えば、ＰＮＰバイポーラトランジスタからなる入力トランジスタＴｒが設けられている。具体的に、入力トランジスタＴｒのエミッタが電源端子ＶＣＣと電気的に接続され、かつ、入力端子Ｔｒのコレクタがグランド端子ＧＮＤと電気的に接続されている。そして、入力トランジスタＴｒのベースは、信号が入力する入力端子ＩＮと電気的に接続されている。
【００１７】
次に、入力トランジスタＴｒの前段には、本実施の形態１における静電保護素子ＣＢが設けられている。具体的に、本実施の形態１における静電保護素子ＣＢは、例えば、ＮＰＮバイポーラトランジスタＱを使用した「ＣＢダイオード」から構成されている。この静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱのコレクタは、入力端子ＩＮと電気的に接続され、かつ、ＮＰＮバイポーラトランジスタＱのエミッタは、グランド端子ＧＮＤと電気的に接続されている。一方、ＮＰＮバイポーラトランジスタＱのベースは、意図的に設けられた抵抗Ｒを介してグランド端子ＧＮＤと電気的に接続されている。したがって、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱのエミッタとベースとは、抵抗Ｒを介して電気的に接続されていることになり、これによって、「ＣＢダイオード」からなる静電保護素子ＣＢが構成されていることになる。
【００１８】
＜静電保護素子の回路動作＞
続いて、本実施の形態１における静電保護素子ＣＢの動作について説明する。特に、本実施の形態１では、図１に示す入力端子ＩＮにプラスのサージ電荷が入った場合における静電保護素子ＣＢの動作について説明する。入力端子ＩＮにプラスのサージ電荷が入った場合の静電保護素子ＣＢの動作は、ＴＬＰ（Transmission LINE Pulse）測定器で得られた波形に基づいて説明される。図２は、このＴＬＰ測定器で得られた波形を示すグラフである。図２において、横軸は、静電保護素子ＣＢのコレクタ電圧を示しており、縦軸は、グランドに流れる電流を示している。ＴＬＰ測定器で得られた波形は、プラスのサージ電荷を２５０ｎｓのパルスで徐々に増やしながらコレクタに印加していき、その際にコレクタに加わったコレクタ電圧と、コレクタからグランドに流れる電流をモニタした波形である。特に、縦軸のコレクタからグランドに流れる電流値は、入力端子ＩＮに入ったプラスのサージ電荷量を入力端子ＩＮからグランド端子ＧＮＤへ流す能力を意味する。すなわち、コレクタからグランドに流れる電流値が大きくなればなるほど、入力端子ＩＮに入ったプラスのサージ電荷をグランドに流す静電保護素子ＣＢの能力が高いことを意味する。言い換えれば、コレクタからグランドに流れる電流値が大きくなればなるほど、静電保護素子ＣＢの静電破壊耐量を向上することができることを意味し、これによって、図１に示す入力トランジスタＴｒを静電破壊から効果的に保護できることになる。
【００１９】
（１）図２のＡ−Ｂ間の動作
まず、図２のＡ−Ｂ間の動作について説明する。図２に示すＡ−Ｂ間では、入力端子に入ったプラスのサージ電荷によって、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱのコレクタにコレクタ電圧が印加される。ここで、図３（ａ）は、図２に示すＡ−Ｂ間の静電保護素子ＣＢの回路動作を説明する図である。ＮＰＮバイポーラトランジスタＱでは、コレクタ（ｎ型半導体領域）とベース（ｐ型半導体領域）との間にｐｎ接合が形成されており、かつ、コレクタにプラスのサージ電荷が加わる場合、ｐｎ接合には逆バイアスが印加されることになる。ただし、図３（ａ）に示すように、コレクタ電圧がｐｎ接合の逆接合耐圧よりも小さいため、ｐｎ接合にリーク電流は発生していない。このときのコレクタ電圧は、製品使用電圧よりも高い必要がある。なぜなら、Ａ−Ｂ間におけるコレクタ電圧が製品使用電圧よりも低いと、入力端子に製品使用電圧が印加された場合においても、リーク電流が発生してしまうからである。
【００２０】
（２）図２のＢ−Ｃ間の動作
続いて、図２のＢ−Ｃ間の動作について説明する。図２に示すＢ−Ｃ間では、図２に示すＡ−Ｂ間よりも入力端子にプラスのサージ電荷が蓄積される結果、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱのコレクタに大きなコレクタ電圧が印加される。図３（ｂ）は、図２に示すＢ−Ｃ間の静電保護素子ＣＢの回路動作を説明する図である。この場合も、ＮＰＮバイポーラトランジスタＱのコレクタとベースによって形成されるｐｎ接合には逆バイアスが印加されることになる。ここで、図３（ｂ）に示すように、コレクタ電圧がｐｎ接合の逆接合耐圧よりも大きくなる。この結果、ｐｎ接合が降伏することになり、これによって、コレクタとベースの間にリーク電流が発生する。このリーク電流は、コレクタ→ベース→抵抗Ｒ→グランドの経路で流れることになる。
【００２１】
（３）図２のＣ−Ｄ間の動作
次に、図２のＣ−Ｄ間の動作について説明する。図３（ｂ）に示すように、リーク電流がＮＰＮバイポーラトランジスタＱのコレクタ→ベース→抵抗Ｒ→グランドの経路で流れる結果、抵抗Ｒでの電圧降下が生じる。この結果、ＮＰＮバイポーラトランジスタＱのエミッタとベースとの間に電位差が発生する。すなわち、ＮＰＮバイポーラトランジスタＱのエミッタに印加されるエミッタ電圧よりも、ＮＰＮバイポーラトランジスタＱのベースに印加されるベース電圧が高くなる。これにより、図３（ｃ）に示すように、ＮＰＮバイポーラトランジスタＱのベース（ｐ型半導体領域）とエミッタ（ｎ型半導体領域）との間のｐｎ接合には、順バイアスが印加されることになり、ＮＰＮバイポーラトランジスタＱのベースからエミッタに電流が流れるようになる。このように、ＮＰＮバイポーラトランジスタＱのコレクタ→ベース→エミッタ→グランドの経路で電流が流れ始めるポイントが図２に示すＣ点であり、その後、コレクタ電圧が低下する。これは、図３（ｂ）に示すコレクタ→ベース→抵抗Ｒ→グランドの電流経路よりも、図３（ｃ）に示すコレクタ→ベース→エミッタ→グランドの電流経路の方が低抵抗な電流経路となるからである。
【００２２】
（４）図２のＤ−Ｅ間の動作
続いて、図２のＤ−Ｅ間の動作について説明する。図３（ｃ）に示すように、ＮＰＮバイポーラトランジスタＱのコレクタ→ベース→エミッタ→グランドの経路で電流が流れる結果、ＮＰＮバイポーラトランジスタＱがオンする。これにより、図３（ｄ）に示すように、ＮＰＮバイポーラトランジスタＱのコレクタからエミッタに大電流が流れる。これにより、本実施の形態１における静電保護素子ＣＢによれば、入力端子ＩＮに入ったプラスのサージ電荷をグランド端子ＧＮＤに流すことができる。
【００２３】
なお、図２のＥ点は、コレクタからエミッタに流れる大電流によって、静電保護素子ＣＢのいずれかの部分が破壊される結果、これ以上電流を流せなくなるポイントであり、静電保護素子ＣＢの許容電流能力（電荷を流す能力）を示すものである。すなわち、入力端子ＩＮに入ったプラスのサージ電荷をグランド端子ＧＮＤに流す際の電流量が、静電保護素子ＣＢの許容電流能力の範囲内である場合には、静電保護素子ＣＢを破壊することなく、入力端子ＩＮに入ったプラスの電荷をグランド端子ＧＮＤに流すことができる。一方、入力端子ＩＮに入ったプラスの電荷をグランド端子ＧＮＤに流す際の電流量が、静電保護素子ＣＢの許容電流能力の範囲を超える場合には、図２に示すＥ点に達して、静電保護素子ＣＢが破壊されることになる。したがって、図２に示すＥ点に基づいて、静電保護素子ＣＢの静電破壊耐量が決定されることになる。
【００２４】
また、上述した動作では、入力端子ＩＮにプラスのサージ電荷が加わる場合について説明したが、例えば、入力端子ＩＮにマイナスのサージ電荷が加わる場合、静電保護素子ＣＢは、以下に示すように動作する。例えば、図３（ｂ）において、ＮＰＮバイポーラトランジスタＱのコレクタにマイナスのサージ電荷が加わると、ＮＰＮバイポーラトランジスタＱのコレクタとベースとの間のｐｎ接合には順バイアスが加わることになる。この結果、マイナスのサージ電荷は、ＮＰＮバイポーラトランジスタＱのコレクタからベースに流れ込み、その後、抵抗Ｒを通って、グランド端子ＧＮＤへ流れる。これにより、本実施の形態１における静電保護素子ＣＢによれば、入力端子ＩＮにマイナスのサージ電荷が入った場合も、マイナスのサージ電荷をグランド端子ＧＮＤに流すことができる。
【００２５】
＜静電保護素子に要求される特性＞
静電保護素子ＣＢでは、例えは、コレクタ電圧（サージ電圧）が製品使用電圧よりも高くなる量のサージ電荷が入力端子ＩＮ入った場合において、なるべく蓄積されたサージ電荷が少ない状態で、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱをオンさせて、ＮＰＮバイポーラトランジスタのコレクタからエミッタへ流れる大電流によって、コレクタ（入力端子ＩＮ）に蓄積されるサージ電荷をグランド端子ＧＮＤへ流すことが重要である。なぜなら、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱがオンしない場合には、コレクタからグランド端子ＧＮＤへ流れるサージ電荷が少ないため、入力端子ＩＮにサージ電荷が蓄積する結果、このサージ電荷に起因する大きなコレクタ電圧（サージ電圧）によって、入力端子ＩＮに接続されている入力トランジスタＴｒ（図１参照）の破壊が生じるおそれがあるからである。
【００２６】
したがって、静電保護素子ＣＢでは、なるべく蓄積されたサージ電荷が少ない状態で、静電保護素子ＣＢを構成するＮＰＮバイポーラトランジスタＱをオンさせることが重要であり、このことは、少ないサージ電荷でも、図３（ｂ）に示す状態から図３（ｃ）に示す状態に移行させることが重要であることを意味している。すなわち、なるべく少ないサージ電荷でも、静電保護素子ＣＢをスナップバックさせることが重要である。
【００２７】
ここで、図３（ｂ）に示す状態において、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に到達すると、図３（ｃ）の状態に移行する。このとき、例えば、リーク電流の電流値を大きくしても、抵抗Ｒの抵抗値が小さければ、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧（ＮＰＮバイポーラトランジスタＱがオンするベースとエミッタとの間の電圧、言い換えると、ＮＰＮバイポーラトランジスタＱのベースとエミッタとの間のビルトインポテンシャル）よりも低くなる。つまり、リーク電流の電流値を大きくしても、抵抗Ｒの抵抗値が小さいと、ＮＰＮバイポーラトランジスタＱはオンせず、入力端子ＩＮからグランド端子ＧＮＤへサージ電荷が効率良く流れない結果、入力端子ＩＮに蓄積されたサージ電荷に起因する大きなコレクタ電圧（サージ電圧）によって、入力端子ＩＮに接続されている入力トランジスタＴｒの破壊が生じるおそれがある。
【００２８】
一方、例えば、リーク電流の電流値がそれほど大きくなくても、抵抗Ｒの抵抗値が大きければ、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に達する。したがって、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧をスナップバック電圧に到達させるためには、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値のそれぞれをバランス良く調整する必要がある。
【００２９】
例えば、半導体装置においては、スナップバックしやすい静電保護素子ＣＢを実現するために、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値とに関して、設計変更する必要性に迫られる場合がある。この場合、静電保護素子を最初から設計し直すことは大変な労力と時間が必要となるため、必要最小限の設計変更で、スナップバックしやすい静電保護素子の構造が望まれている。
【００３０】
そこで、以下では、まず、関連技術における静電保護素子ＣＢ１のデバイス構造について説明する。そして、関連技術においては、スナップバックしやすい静電保護素子ＣＢを実現するために、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値とに関する設計変更を行なう観点から、改善の余地が存在することを説明する。その後、関連技術に存在する改善の余地に対する工夫を施した本実施の形態１における技術的思想について説明することにする。
【００３１】
＜関連技術の説明＞
本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００３２】
図４は、関連技術における静電保護素子ＣＢ１のデバイス構造を示す図である。特に、図４（ａ）は、関連技術における静電保護素子ＣＢ１の構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図である。図４（ｂ）は、さらに、関連技術における静電保護素子ＣＢ１の構成要素のうち、半導体基板内に形成された構成要素だけでなく、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【００３３】
図４（ａ）に示すように、関連技術における静電保護素子ＣＢ１は、平面視において、分離領域ＩＳＯの内側に形成されている。具体的に、分離領域ＩＳＯで囲まれた内側には、例えば、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩの内部には、ｎ型半導体領域からなるコレクタ領域ＣＲと、このコレクタ領域ＣＲと離間して対向するように、ｐ型半導体領域からなるベース領域ＢＲが形成されている。このとき、ベース領域ＢＲは、図４（ａ）に示すように、コレクタ領域ＣＲと対向する部位から延在したはみ出し部ＰＴＰを有する。そして、このベース領域ＢＲに内包されるように、ｎ型半導体領域からなるエミッタ領域ＥＲが形成されている。
【００３４】
次に、図４（ｂ）に示すように、関連技術における静電保護素子ＣＢ１は、コレクタ領域ＣＲと平面的に重なる位置に、例えば、アルミニウム配線からなるコレクタ配線ＣＷＬが形成されており、コレクタ領域ＣＲとコレクタ配線ＣＷＬとは、均等配置された複数のプラグＰＬＧ１で電気的に接続されている。そして、コレクタ配線ＣＷＬは、例えば、図１に示す入力端子ＩＮと電気的に接続されている。
【００３５】
また、コレクタ領域ＣＲと離間して対向する位置に配置されているベース領域ＢＲは、辺Ｓ１を有し、この辺Ｓ１には、コレクタ領域ＣＲと対向する対向部位ＦＰが含まれている。この辺Ｓ１の対向部位ＦＰは、ベース領域ＢＲとエピタキシャル層ＥＰＩとの間のｐｎ接合の境界線となっており、例えば、コレクタ配線ＣＷＬと電気的に接続されている入力端子ＩＮにプラスのサージ電荷が入ることにより、コレクタ領域ＣＲとベース領域ＢＲとの間に逆接合耐圧以上の電圧が印加された場合、対向部位ＦＰにおけるｐｎ接合でリーク電流が発生するようになっている。
【００３６】
続いて、平面視において、ベース領域ＢＲに内包される位置にエミッタ領域ＥＲが形成されており、このエミッタ領域ＥＲと平面的に重なり、かつ、ベース領域ＢＲとも部分的に重なる位置に、例えば、アルミニウム配線からなるエミッタ配線ＥＷＬが形成されている。このエミッタ配線ＥＷＬは、均等配置された複数のプラグＰＬＧ２によって、エミッタ領域ＥＲと電気的に接続されているとともに、複数のプラグＰＬＧ３によって、ベース領域ＢＲとも電気的に接続されている。さらに、エミッタ配線ＥＷＬは、例えば、図１に示すグランド端子ＧＮＤと電気的に接続されている。ここで、図４（ｂ）に示すように、ベース領域ＢＲのうちの斜線を付した領域が抵抗領域ＲＲ１として機能する。したがって、関連技術における静電保護素子ＣＢ１において、エミッタ領域ＥＲとベース領域ＢＲとは、抵抗領域ＲＲ１を介して電気的に接続されていることになる。
【００３７】
なお、図４（ｂ）において、図３（ｂ）に示すリーク電流は、（入力端子ＩＮ）→コレクタ配線ＣＷＬ→プラグＰＬＧ１→コレクタ領域ＣＲ→エピタキシャル層ＥＰＩ→対向部位ＦＰ→ベース領域ＢＲ→抵抗領域ＲＲ１→プラグＰＬＧ３→エミッタ配線ＥＷＬ→（グランド端子ＧＮＤ）の電流経路で流れることになる。
【００３８】
次に、図５は、図４（ｂ）のＡ−Ａ線で切断した断面図である。図５に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩの表面領域の一部にコレクタ領域ＣＲが形成されている。そして、エピタキシャル層ＥＰＩ内において、コレクタ領域ＣＲと離間する表面領域の一部にベース領域ＢＲが形成され、このベース領域ＢＲに内包されるようにエミッタ領域ＥＲが形成されている。
【００３９】
エピタキシャル層ＥＰＩ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通してコレクタ領域ＣＲに達するプラグＰＬＧ１が形成されているとともに、層間絶縁膜ＩＬを貫通してエミッタ領域ＥＲに達するプラグＰＬＧ２が形成されている。さらに、層間絶縁膜ＩＬ上には、コレクタ配線ＣＷＬとエミッタ配線ＥＷＬとが形成されており、コレクタ配線ＣＷＬは、プラグＰＬＧ１を介して、コレクタ領域ＣＲと電気的に接続されている。一方、エミッタ配線ＥＷＬは、プラグＰＬＧ２を介して、エミッタ領域ＥＲと電気的に接続されている。
【００４０】
続いて、図６は、図４（ｂ）のＢ−Ｂ線で切断した断面図である。図６に示すように、半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰＩの表面領域の一部にベース領域ＢＲが形成されている。そして、ベース領域ＢＲが形成されたエピタキシャル層ＥＰＩ上には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通するプラグＰＬＧ３が形成されている。層間絶縁膜ＩＬ上には、エミッタ配線ＥＷＬが形成されており、エミッタ配線ＥＷＬは、プラグＰＬＧ３を介して、ベース領域ＢＲと電気的に接続されている。このとき、ベース領域ＢＲのうち、プラグＰＬＧ３に近い位置に形成された領域（ドットを付した領域）が抵抗領域ＲＲ１として機能することになる。以上のようにして、関連技術における静電保護素子ＣＢ１が形成されている。
【００４１】
＜改善の検討＞
本発明者は、必要最小限の設計変更で、スナップバックしやすい静電保護素子の構造を実現する観点から、関連技術における静電保護素子ＣＢ１を検討した結果、関連技術における静電保護素子ＣＢ１には、改善の余地が存在することが明らかになったので、この点について説明する。
【００４２】
スナップバックしやすくするということは、例えば、図３（ｂ）に示す状態から図３（ｃ）に示す状態に移行できるようにすることと同値である。そして、図３（ｂ）において、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に到達しやすくするためには、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値のそれぞれを調整する必要がある。
【００４３】
この点に関し、関連技術における静電保護素子ＣＢ１のデバイス構造を示す図４（ｂ）において、図３（ｂ）に示すリーク電流は、（入力端子ＩＮ）→コレクタ配線ＣＷＬ→プラグＰＬＧ１→コレクタ領域ＣＲ→エピタキシャル層ＥＰＩ→対向部位ＦＰ→ベース領域ＢＲ→抵抗領域ＲＲ１→プラグＰＬＧ３→エミッタ配線ＥＷＬ→（グランド端子ＧＮＤ）の電流経路で流れることになる。ここで、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に到達しやすくするためには、まず、リーク電流の電流値を大きくすることが考えられる。ところが、例えば、図４（ｂ）に示すように、関連技術では、コレクタ領域ＣＲと対向するベース領域ＢＲの対向部位ＦＰ全体を既にリーク電流の発生箇所として使用しているため、これ以上、リーク電流を大きくすることは困難である。そこで、次に考えられることは、抵抗Ｒの抵抗値を大きくすることである。しかしながら、このことは、図４（ｂ）に示す抵抗領域ＲＲ１のサイズを大きくすることを意味し、これは、図４（ａ）に示すベース領域ＢＲのはみ出し部ＰＴＰのサイズを大きくすることを意味する。この場合、関連技術における静電保護素子ＣＢ１のサイズが大きくなってしまう。例えば、静電保護素子ＣＢ１自体は、半導体装置自体の製品動作とは無関係な素子であるため、なるべく必要最小限の占有面積としたい要望があることから、静電保護素子ＣＢ１のサイズの増大を招く設計変更は回避すべきである。
【００４４】
さらに、ベース領域ＢＲ自体のサイズを変更するということは、半導体基板に形成する半導体領域自体を初めから設計変更しなければならないことを意味し、大変な労力と時間が必要となる。したがって、関連技術において、静電保護素子ＣＢ１の性能向上の観点から、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に到達しやすくするための設計変更を実施する場合、現時点での取りうる手段では、静電保護素子ＣＢ１のサイズの増大を招くデメリットや、設計変更に大変な労力と時間が必要となるというデメリットが存在することになる。つまり、関連技術においては、静電保護素子ＣＢ１のサイズの増大を招くデメリットや、設計変更に大変な労力と時間が必要となるというデメリットを招くことなく、静電保護素子ＣＢ１の性能向上を図ることが困難であるという改善の余地が存在するのである。
【００４５】
そこで、本実施の形態１では、関連技術における改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明することにする。
【００４６】
＜静電保護素子のデバイス構造＞
図７は、本実施の形態１における静電保護素子ＣＢのデバイス構造を示す図である。特に、図７（ａ）は、本実施の形態１における静電保護素子ＣＢの構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図である。図７（ｂ）は、さらに、本実施の形態１における静電保護素子ＣＢの構成要素のうち、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【００４７】
図７（ａ）に示すように、本実施の形態１における静電保護素子ＣＢは、平面視において、分離領域ＩＳＯの内側に形成されている。具体的に、分離領域ＩＳＯで囲まれた内側には、例えば、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩの内部には、ｎ型半導体領域からなるコレクタ領域ＣＲと、このコレクタ領域ＣＲと離間して対向するように、ｐ型半導体領域からなるベース領域ＢＲが形成されている。このとき、ベース領域ＢＲは、図７（ａ）に示すように、コレクタ領域ＣＲと対向する部位から延在したはみ出し部ＰＴＰを有する。そして、このベース領域ＢＲに内包されるように、ｎ型半導体領域からなるエミッタ領域ＥＲが形成されている。
【００４８】
次に、図７（ｂ）に示すように、本実施の形態１における静電保護素子ＣＢは、コレクタ領域ＣＲと平面的に重なる位置に、例えば、アルミニウム配線からなるコレクタ配線ＣＷＬが形成されており、コレクタ領域ＣＲとコレクタ配線ＣＷＬとは、均等配置された複数のプラグＰＬＧ１で電気的に接続されている。そして、コレクタ配線ＣＷＬは、例えば、図１に示す入力端子ＩＮと電気的に接続されている。
【００４９】
続いて、図７（ｂ）に示すように、平面視において、ベース領域ＢＲに内包される位置にエミッタ領域ＥＲが形成されており、このエミッタ領域ＥＲと平面的に重なり、かつ、ベース領域ＢＲとも部分的に重なる位置に、例えば、アルミニウム配線からなるエミッタ配線ＥＷＬが形成されている。このエミッタ配線ＥＷＬは、均等配置された複数のプラグＰＬＧ２によって、エミッタ領域ＥＲと電気的に接続されているとともに、複数のプラグＰＬＧ３によって、ベース領域ＢＲとも電気的に接続されている。さらに、エミッタ配線ＥＷＬは、例えば、図１に示すグランド端子ＧＮＤと電気的に接続されている。
【００５０】
ここで、コレクタ領域ＣＲと離間して対向する位置に配置されているベース領域ＢＲは、辺Ｓ１を有し、この辺Ｓ１には、コレクタ領域ＣＲと対向する対向部位ＦＰが含まれる。すなわち、図７（ｂ）に示すように、ベース領域ＢＲの辺Ｓ１には、コレクタ領域ＣＲと対応する対向部位ＦＰが含まれており、本実施の形態１において、この対向部位ＦＰは、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、エミッタ配線ＥＷＬに覆われた被覆部分ＣＶＰとを有する。また、ベース領域ＢＲの辺Ｓ１は、平面視において、エミッタ配線ＥＷＬで覆われる一端部と、平面視において、エミッタ配線ＥＷＬから露出する他端部とを有し、辺Ｓ１の一端部を含むベース領域ＢＲの端部領域には、ベース領域ＢＲとエミッタ配線ＥＷＬとを電気的に接続するプラグＰＬＧ３が形成されている。
【００５１】
次に、図７（ｂ）に示すように、エミッタ配線ＥＷＬには、切り欠き部ＮＴが形成されており、露出部分ＥＸＰは、エミッタ配線ＥＷＬに設けられた切り欠き部ＮＴから露出している。一方、被覆部分ＣＶＰは、エミッタ配線ＥＷＬで覆われており、フィールドプレート部として機能する。すなわち、ベース領域ＢＲの辺Ｓ１は、ｐｎ接合の境界線を構成し、露出部分ＥＸＰの耐圧は、被覆部分ＣＶＰの耐圧よりも低くなる。言い換えれば、被覆部分ＣＶＰの耐圧は、露出部分ＥＸＰの耐圧よりも高くなる。
【００５２】
この結果、本実施の形態１における静電保護素子ＣＢにおいては、例えば、コレクタ配線ＣＷＬと電気的に接続されている入力端子ＩＮにプラスのサージ電荷が入ることにより、コレクタ領域ＣＲ（エピタキシャル層ＥＰＩ）とベース領域ＢＲとの間に逆接合耐圧以上の電圧が印加された場合、対向部位ＦＰの露出部分ＥＸＰにおけるｐｎ接合でリーク電流が発生するようになっている。すなわち、露出部分ＥＸＰを含むベース領域ＢＲの領域Ｒ１は、リーク電流発生領域として機能する一方、被覆部分ＣＶＰを含む領域Ｒ２は、抵抗領域ＲＲ２として機能する。さらに、ベース領域ＢＲのうちの斜線を付した領域が抵抗領域ＲＲ２として機能する。したがって、本実施の形態１における静電保護素子ＣＢにおいて、エミッタ領域ＥＲとベース領域ＢＲとは、抵抗領域ＲＲ２を介して電気的に接続されていることになる。このことから、図７（ｂ）において、図３（ｂ）に示すリーク電流は、（入力端子ＩＮ）→コレクタ配線ＣＷＬ→プラグＰＬＧ１→コレクタ領域ＣＲ→エピタキシャル層ＥＰＩ→露出部分ＥＸＰ→ベース領域ＢＲ→被覆部分ＣＶＰを含む抵抗領域ＲＲ２→プラグＰＬＧ３→エミッタ配線ＥＷＬ→（グランド端子ＧＮＤ）の電流経路で流れることになる。
【００５３】
以上のことをまとめると、本実施の形態１における静電保護素子ＣＢは、ベース領域ＢＲとエミッタ領域ＥＲとが抵抗領域ＲＲ２を介して電気的に接続されたバイポーラトランジスタからなる。特に、本実施の形態１における静電保護素子ＣＢは、エピタキシャル層ＥＰＩに形成されたベース領域ＢＲと、エピタキシャル層ＥＰＩに形成され、かつ、平面視において、ベース領域ＢＲに内包されたエミッタ領域ＥＲと、エピタキシャル層ＥＰＩに形成され、かつ、平面視において、ベース領域ＢＲと離間して配置されたコレクタ領域ＣＲとを有する。さらに、本実施の形態１における静電保護素子ＣＢは、ベース領域ＢＲおよびエミッタ領域ＥＲのそれぞれと電気的に接続され、かつ、平面視において、ベース領域ＢＲと部分的に重なるエミッタ配線ＥＷＬを備える。このとき、ベース領域ＢＲは、コレクタ領域ＣＲと対向する対向部位ＦＰを含む辺Ｓ１を有し、辺Ｓ１の対向部位ＦＰは、平面視において、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、平面視において、エミッタ配線ＥＷＬに覆われた被覆部分ＣＶＰとから構成されている。
【００５４】
次に、図８は、図７（ｂ）のＡ−Ａ線で切断した断面図である。
【００５５】
図８に示すように、半導体基板１Ｓ上にｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩの表面領域の一部にｎ型半導体領域からなるコレクタ領域ＣＲが形成されている。そして、エピタキシャル層ＥＰＩ内において、コレクタ領域ＣＲと離間する表面領域の一部に、ｐ型半導体領域からなるベース領域ＢＲが形成され、このベース領域ＢＲに内包されるように、ｎ型半導体領域からなるエミッタ領域ＥＲが形成されている。
【００５６】
エピタキシャル層ＥＰＩ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通してコレクタ領域ＣＲに達するプラグＰＬＧ１が形成されているとともに、層間絶縁膜ＩＬを貫通してエミッタ領域ＥＲに達するプラグＰＬＧ２が形成されている。さらに、層間絶縁膜ＩＬ上には、コレクタ配線ＣＷＬとエミッタ配線ＥＷＬとが形成されており、コレクタ配線ＣＷＬは、プラグＰＬＧ１を介して、コレクタ領域ＣＲと電気的に接続されている。一方、エミッタ配線ＥＷＬは、プラグＰＬＧ２を介して、エミッタ領域ＥＲと電気的に接続されている。そして、エミッタ配線ＥＷＬの端部には、切り欠き部ＮＴが形成されており、ベース領域ＢＲの一部がエミッタ配線ＥＷＬから露出している。
【００５７】
続いて、図９は、図７（ｂ）のＢ−Ｂ線で切断した断面図である。
【００５８】
図９に示すように、半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰＩの表面領域の一部にベース領域ＢＲが形成されている。そして、ベース領域ＢＲが形成されたエピタキシャル層ＥＰＩ上には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通するプラグＰＬＧ３が形成されている。層間絶縁膜ＩＬ上には、エミッタ配線ＥＷＬが形成されており、エミッタ配線ＥＷＬは、プラグＰＬＧ３を介して、ベース領域ＢＲと電気的に接続されている。このとき、ベース領域ＢＲは、エミッタ配線ＥＷＬから露出する領域Ｒ１と、エミッタ配線ＥＷＬで覆われた領域Ｒ２とを有し、ベース領域ＢＲのうち、領域Ｒ２を含み、かつ、プラグＰＬＧ３に近い位置に形成された領域（ドットを付した領域）が抵抗領域ＲＲ２として機能することになる。以上のようにして、本実施の形態１における静電保護素子ＣＢが形成されている。
【００５９】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図７（ｂ）に示すように、コレクタ領域ＣＲと対向するベース領域ＢＲの対向部位ＦＰに、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、エミッタ配線ＥＷＬで覆われている被覆部分ＣＶＰとを設ける点にある。これにより、本実施の形態１における静電保護素子ＣＢによれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧（図３（ｂ）参照）がスナップバック電圧になりやすくすることができ、これによって、静電保護素子ＣＢの性能向上を図ることができる。
【００６０】
以下に、本実施の形態１における特徴点によれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧（図３（ｂ）参照）がスナップバック電圧に到達しやすくすることができる点について説明する。
【００６１】
まず、コレクタ領域ＣＲは、ｎ型半導体領域から構成され、かつ、エピタキシャル層ＥＰＩもｎ型半導体層から構成されている。一方、ベース領域ＢＲは、ｐ型半導体領域から構成されている。このことから、図７（ｂ）において、エピタキシャル層ＥＰＩと接するベース領域ＢＲの辺Ｓ１にはｐｎ接合が形成されることになる。特に、辺Ｓ１のうち、コレクタ領域ＣＲと対向する対向部位ＦＰに着目すると、対向部位ＦＰの露出部分ＥＸＰと被覆部分ＣＶＰとは、いずれもｐｎ接合の境界線を構成することになる。
【００６２】
このとき、被覆部分ＣＶＰの逆接合耐圧は、露出部分ＥＸＰの逆接合耐圧よりも高くなるが、以下にこの理由について説明することにする。
【００６３】
例えば、図７（ｂ）に示すコレクタ配線ＣＷＬは、図１に示す入力端子ＩＮと接続されており、この入力端子ＩＮにプラスのサージ電荷が入ったとする。この場合、コレクタ配線ＣＷＬと電気的に接続されているコレクタ領域（ｎ型半導体領域）ＣＲには、正電位が印加されることになる。そして、コレクタ領域ＣＲと同じ導電型の半導体層から構成されているエピタキシャル層ＥＰＩにも正電位が印加されることになる。一方、図７（ｂ）に示すエミッタ配線ＥＷＬは、図１に示すグランド端子ＧＮＤと接続されている。そして、エミッタ配線ＥＷＬは、図７（ｂ）に示すように、プラグＰＬＧ３を介して、ベース領域ＢＲと電気的に接続されている。このことから、入力端子ＩＮにプラスのサージ電荷が入った場合、ベース領域ＢＲとエピタキシャル層ＥＰＩとの境界領域（辺Ｓ１）に形成されるｐｎ接合には、逆バイアスが印加されることになる。この結果、辺Ｓ１の対向部位ＦＰを構成する露出部分ＥＸＰと被覆部分ＣＶＰのいずれからも、エピタキシャル層ＥＰＩ側に延びる空乏層と、ベース領域ＢＲ側に延びる空乏層とが形成される。
【００６４】
ここで、被覆部分ＣＶＰにおいてエピタキシャル層ＥＰＩ側に延びる空乏層の幅は、露出部分ＥＸＰにおいてエピタキシャル層ＥＰＩ側に延びる空乏層の幅よりも大きくなる。なぜなら、エミッタ配線ＥＷＬで覆われている被覆部分ＣＶＰにおいては、図７（ｂ）に示すように、エミッタ配線ＥＷＬとエピタキシャル層ＥＰＩとの間に平面的な重なりが形成されるからである。すなわち、エミッタ配線ＥＷＬは、グランド端子ＧＮＤと接続されていることから、エミッタ配線ＥＷＬには、正電位が印加されるエピタキシャル層ＥＰＩに対して相対的に負電位が印加されることになる。この場合、エミッタ配線ＥＷＬと平面的に重なるエピタキシャル層ＥＰＩ内に存在する電子は、エミッタ配線ＥＷＬに印加されている相対的な負電位によって、エミッタ配線ＥＷＬから遠ざかるようになる。このことは、エミッタ配線ＥＷＬと平面的に重なるエピタキシャル層ＥＰＩ内に空乏層が延びることを意味する。すなわち、被覆部分ＣＶＰにおいては、エミッタ配線ＥＷＬと平面的に重なるエピタキシャル層ＥＰＩ内に空乏層が延びる結果、エミッタ配線ＥＷＬと平面的な重なりを有さない露出部分ＥＸＰよりも、エピタキシャル層ＥＰＩ側に延びる空乏層の幅が大きくなるのである。そして、空乏層の幅が大きくなるということは、ｐｎ接合の逆接合耐圧が大きくなることを意味することから、本実施の形態１における特徴点によれば、被覆部分ＣＶＰの逆接合耐圧は、露出部分ＥＸＰの逆接合耐圧よりも高くなるのである。
【００６５】
これにより、本実施の形態１における静電保護素子ＣＢによれば、露出部分ＥＸＰのｐｎ接合は、被覆部分ＣＶＰのｐｎ接合よりも低い逆バイアスで降伏することになる。このことは、露出部分ＥＸＰだけがリーク電流の電流経路として機能することを意味する。つまり、本実施の形態１では、図４（ｂ）に示す関連技術のように、コレクタ領域ＣＲと対向する対向部位ＦＰ全体をリーク電流の電流経路として使用するのではなく、図７（ｂ）に示すように、コレクタ領域ＣＲと対向する対向部位ＦＰのうちの露出部分ＥＸＰだけをリーク電流の電流経路として使用している。言い換えれば、本実施の形態１では、コレクタ領域ＣＲと対向する対向部位ＦＰのうちの被覆部分ＣＶＰをリーク電流の電流経路ではなく、抵抗領域ＲＲ２の一部として使用している。これにより、本実施の形態１における静電保護素子ＣＢによれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値のそれぞれをバランス良く調整することができる結果、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧をスナップバック電圧に到達しやすくすることができる。このようにして、本実施の形態１における静電保護素子ＣＢによれば、性能向上を図ることができる。つまり、本実施の形態１における技術的思想は、図４（ｂ）に示す関連技術のように、コレクタ領域ＣＲと対向する対向部位ＦＰ全体をリーク電流の電流経路として使用する思想ではなく、コレクタ領域ＣＲと対向する対向部位ＦＰに、リーク電流の電流経路として使用する部分と、抵抗領域の一部として使用する部分とを設けるという技術的思想である。この本実施の形態１における技術的思想は、コレクタ領域ＣＲと対向する対向部位ＦＰに逆接合耐圧の高い部分と逆接合耐圧の低い部分とを意図的に設けることにより、逆接合耐圧の高い部分を抵抗領域ＲＲ２の一部として使用するとともに、逆接合耐圧の低い部分をリーク電流の電流経路として使用する本実施の形態１における特徴点として具現化している。具体的に、本実施の形態１では、図７（ｂ）に示すように、コレクタ領域ＣＲと対向する対向部位ＦＰを、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、エミッタ配線ＥＷＬで覆われた被覆部分ＣＶＰとを形成することにより、逆接合耐圧の高い部分と逆接合耐圧の低い部分とを意図的に設けている。この場合、本実施の形態１における特徴点によれば、露出部分ＥＸＰと被覆部分ＣＶＰの割合をうまく調整することにより、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値のそれぞれをバランス良く調整することができる。この結果、本実施の形態１における特徴点によれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧になりやすくすることができるのである。
【００６６】
定性的にわかりやすく説明すると、例えば、図３（ｂ）の状態から図３（ｃ）の状態に移行するスナップバック電圧を「６０」とする。このとき、図４（ｂ）に示す関連技術では、コレクタ領域ＣＲと対向する対向部位ＦＰ全体をリーク電流の電流経路として使用していることから、図３（ｂ）の状態において、例えば、抵抗Ｒを「５」とし、リーク電流を「１０」であると仮定する。この場合、関連技術では、リーク電流の電流値と抵抗Ｒの抵抗値の積で決まる電圧は、「５０」であり、スナップバック電圧（「６０」）よりも低くなり、スナップバックしないことになる。
【００６７】
これに対し、図７（ｂ）に示す本実施の形態１では、リーク電流の電流経路が、コレクタ領域ＣＲと対応する対向部位ＦＰ全体ではなく、露出部分ＥＸＰであることから、関連技術よりもリーク電流は小さくなる結果（１／２）、例えば、リーク電流は「５」となる一方、本実施の形態１では、対向部位ＦＰの被覆部分ＣＶＰが抵抗領域ＲＲ２の一部として機能することから、関連技術よりも抵抗Ｒの抵抗値は大きくなり（２．５倍）、例えば、抵抗Ｒは「１２．５」となる。この場合、本実施の形態１では、リーク電流の電流値と抵抗Ｒの抵抗値の積で決まる電圧は、「６２．５」となり、スナップバック電圧「６０」よりも大きくなり、スナップバックすることになる。
【００６８】
つまり、上述した例では、関連技術では、リーク電流の電流値と抵抗Ｒの抵抗値の積で決まる電圧（「５０」）がスナップバック電圧（「６０」）よりも低くなるのに対し、本実施の形態１では、リーク電流の電流値と抵抗Ｒの抵抗値の積で決まる電圧（「６２．５」）がスナップバック電圧（「６０」）よりも高くなる。
【００６９】
これは、本実施の形態１における静電保護素子ＣＢによれば、関連技術における静電保護素子ＣＢ１よりも、スナップバックしやすいことを意味している。すなわち、本実施の形態１における特徴点によれば、静電保護素子ＣＢの性能向上を図ることができる。
【００７０】
特に、本実施の形態１では、図７（ｂ）に示すように、ベース領域ＢＲとエミッタ配線ＥＷＬとを電気的に接続するプラグＰＬＧ３を、ベース領域ＢＲのうちのエミッタ配線ＥＷＬで覆われる一端部側の端部領域に配置している。これにより、本実施の形態１によれば、コレクタ領域ＣＲと対向する対向部位ＦＰの被覆部分ＣＶＰを抵抗領域ＲＲ２の一部として使用することとの相乗効果によって、ベース領域ＢＲのサイズを大きくすることなく、抵抗領域ＲＲ２の抵抗値を高くすることができる。
【００７１】
さらに、本実施の形態１における特徴点によれば、単に、静電保護素子ＣＢの性能向上を図ることができるだけでなく、静電保護素子ＣＢのサイズの増大を招くデメリットや、設計変更に大変な労力と時間が必要となるというデメリットを招くことなく、静電保護素子ＣＢ１の性能向上を図ることができるという顕著な効果を得ることができる。
【００７２】
以下に、この点について説明する。例えば、図４（ｂ）に示す関連技術においては、コレクタ領域ＣＲと対向するベース領域ＢＲの対向部位ＦＰ全体を既にリーク電流の発生箇所として使用しているため、これ以上、リーク電流を大きくすることは困難である。このことから、関連技術において、リーク電流の電流値と抵抗Ｒの抵抗値の積で決まる電圧がスナップバック電圧になりやすくするために、抵抗Ｒの抵抗値を大きくすることが考えられる。ところが、このことは、図４（ｂ）に示す抵抗領域ＲＲ１のサイズを大きくすることを意味し、これは、図４（ａ）に示すベース領域ＢＲのはみ出し部ＰＴＰのサイズを大きくすることを意味する。この場合、関連技術における静電保護素子ＣＢ１のサイズが大きくなってしまう。さらに、ベース領域ＢＲ自体のサイズを変更するということは、半導体基板に形成する半導体領域自体を初めから設計変更しなければならないことを意味し、大変な労力と時間が必要となる。したがって、関連技術において、静電保護素子ＣＢ１の性能向上の観点から、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧になりやすくするための設計変更を実施する場合、静電保護素子ＣＢ１のサイズの増大を招くデメリットや、設計変更に大変な労力と時間が必要となるというデメリットが顕在化することになる。
【００７３】
これに対し、本実施の形態１では、図７（ｂ）に示すように、コレクタ領域ＣＲと対向する対向部位ＦＰを、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、エミッタ配線ＥＷＬで覆われた被覆部分ＣＶＰとを形成することにより、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧をスナップバック電圧に到達しやすくしている。このような設計変更は、エミッタ配線ＥＷＬのレイアウトパターンを変更するだけで対応することができる。つまり、エミッタ配線ＥＷＬのレイアウトパターンを変更するだけで、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、エミッタ配線ＥＷＬで覆われた被覆部分ＣＶＰとの割合を調整することができる。
【００７４】
このことは、本実施の形態１によれば、まず、図７（ａ）に示すベース領域ＢＲのはみ出し部ＰＴＰのサイズを大きくすることなく、被覆部ＣＶＰによって抵抗領域ＲＲ２のサイズを大きくすることができることを意味する。したがって、本実施の形態１における設計変更では、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧をスナップバック電圧に到達しやすくするために、静電保護素子ＣＢのサイズを大きくする必要がないことになる。そして、本実施の形態１における設計変更では、半導体基板内に形成されるベース領域ＢＲのサイズを変更することなく、エミッタ配線ＥＷＬのレイアウトパターンを変更するだけで対応することができる。このとき、エミッタ配線ＥＷＬのレイアウトパターンの変更は、半導体基板内に形成されるベース領域ＢＲの設計変更に比べて、労力と時間とを必要とせず、比較的簡単に設計変更することができる。
【００７５】
以上のことから、本実施の形態１によれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧がスナップバック電圧に到達しやすくするための設計変更を実施する場合、静電保護素子ＣＢのサイズの増大を招くデメリットや、設計変更に大変な労力と時間が必要となるというデメリットを顕在化させることなく、静電保護素子ＣＢの性能向上を図ることができる。このように、本実施の形態１における特徴点は、単に、静電保護素子ＣＢの性能向上を図ることができるだけでなく、関連技術における技術的思想で顕在化するデメリットを顕在化させずに静電保護素子ＣＢの性能向上を実現できる点で有用な技術的思想であることがわかる。
【００７６】
（実施の形態２）
＜静電保護素子のデバイス構造＞
図１０は、本実施の形態２における静電保護素子ＣＢのデバイス構造を模式的に示す図である。特に、図１０（ａ）は、本実施の形態２における静電保護素子ＣＢの構成要素のうち、半導体基板内に形成された構成要素を示す模式的な平面図である。図１０（ｂ）は、さらに、本実施の形態２における静電保護素子ＣＢの構成要素のうち、半導体基板上に形成された配線層も含む構成要素を示す模式的な平面図である。
【００７７】
図１０（ａ）において、本実施の形態２における静電保護素子ＣＢは、辺Ｓ１を有するベース領域ＢＲと、平面視において、ベース領域ＢＲに内包されるエミッタ領域ＥＲと、辺Ｓ１と並行する辺Ｓ２を有するコレクタ領域ＣＲを備える。このとき、ベース領域ＢＲの辺Ｓ１の長さと、コレクタ領域ＣＲの辺Ｓ２の長さとは、互いに等しくなっている。
【００７８】
次に、図１０（ｂ）に示すように、本実施の形態２における静電保護素子ＣＢでは、ベース領域ＢＲの辺Ｓ１とコレクタ領域ＣＲの辺Ｓ２とが、長さが等しいことから、ベース領域ＢＲの辺Ｓ１全体は、コレクタ領域ＣＲと対向する対向部位ＦＰとなっている。そして、コレクタ領域ＣＲに対向する対向部位ＦＰは、平面視において、エミッタ配線ＥＷＬから露出する露出部分ＥＸＰと、平面視において、エミッタ配線ＥＷＬに覆われた被覆部分ＣＶＰとを有する。以上のようにして、本実施の形態２における静電保護素子ＣＢが構成されていることになる。
【００７９】
＜実施の形態２における特徴＞
続いて、本実施の形態２における特徴点について説明する。本実施の形態２における特徴点は、例えば、図１０（ａ）に示すように、ベース領域ＢＲの辺Ｓ１の長さと、コレクタ領域ＣＲの辺Ｓ２の長さとが、互いに等しくするとともに、辺Ｓ１に露出部分ＥＸＰと被覆部分ＣＶＰとを設ける点にある。これにより、本実施の形態２における静電保護素子ＣＢによれば、例えば、図７（ａ）に示す前記実施の形態１における静電保護素子ＣＢと同等以上の性能を確保しながら、前記実施の形態１における静電保護素子ＣＢよりも平面サイズの縮小化を図ることができる。
【００８０】
すなわち、本実施の形態２における静電保護素子ＣＢでは、例えば、図１０（ｂ）に示すように、辺Ｓ１に露出部分ＥＸＰと被覆部分ＣＶＰとが形成されており、露出部分ＥＸＰを含む領域Ｒ１がリーク電流の電流経路として機能する一方、被覆部分ＣＶＰを含む領域Ｒ２が抵抗領域ＲＲ３として機能する。このことから、本実施の形態２における静電保護素子ＣＢでは、図７（ａ）および図７（ｂ）に示す前記実施の形態１における静電保護素子ＣＢのように、抵抗領域Ｒ１を確保するために、はみ出し部ＰＴＰを設ける必要がなくなる。すなわち、本実施の形態２における静電保護素子ＣＢでは、被覆部分ＣＶＰを含む領域Ｒ２で抵抗領域ＲＲ３が確保されるため、はみ出し部ＰＴＰを設けなくても、前記実施の形態１における静電保護素子ＣＢと同等以上の性能を発揮することができる。
【００８１】
以上のことから、本実施の形態２における静電保護素子ＣＢによれば、抵抗Ｒの抵抗値と抵抗Ｒを流れるリーク電流の電流値との積で決まる電圧（図３（ｂ）参照）がスナップバック電圧に到達しやすくなる前記実施の形態１における静電保護素子ＣＢと同等以上の性能を実現しながら、静電保護素子ＣＢの平面サイズを縮小できるという顕著な効果が得られる。
【００８２】
＜変形例＞
次に、変形例における静電保護素子ＣＢについて説明する。図１１は、本変形例における静電保護素子ＣＢの模式的なデバイス構造を示す断面図である。図１１に示すように、本変形例における静電保護素子ＣＢでは、断面視において、ベース領域ＢＲとエミッタ配線ＥＷＬとの間に導体膜ＣＦが形成され、被覆部分ＣＶＰは、導体膜ＣＦで覆われている。このとき、導体膜ＣＦは、ベース領域ＢＲとエピタキシャル層ＥＰＩとの境界領域に形成されているｐｎ接合を跨ぐように形成されている。そして、導体膜ＣＦは、層間絶縁膜ＩＬを貫通するプラグＰＬＧ４によって、エミッタ配線ＥＷＬと電気的に接続されている。この結果、本変形例においては、エミッタ配線ＥＷＬだけでなく、導体膜ＣＦも被覆部分ＣＶＰにおけるｐｎ接合の逆接合耐圧を高くするフィールドプレート部として機能する。
【００８３】
特に、本変形例では、ベース領域ＢＲとエピタキシャル層ＥＰＩとの境界領域に形成されているｐｎ接合に直接接触するように導体膜ＣＦが形成されているため、導体膜ＣＦからエピタキシャル層ＥＰＩ内に延びる空乏層の幅を大きくすることができ、これによって、本変形例によれば、被覆部分ＣＶＰにおけるｐｎ接合の逆接合耐圧を高くすることができる。さらに、導体膜ＣＦをｐ型ポリシリコン膜に代表されるｐ型半導体膜から構成することにより、上述した効果とともに、導体膜ＣＦとエピタキシャル層ＥＰＩとの間にｐｎ接合が形成され、かつ、このｐｎ接合にも逆バイアスが印加されるため、さらなるエピタキシャル層ＥＰＩ内の空乏層の延びを大きくすることができる。これにより、本変形例によれば、露出部分と被覆部分ＣＶＰとの逆接合耐圧の差を大きくすることができる。このため、本変形例によれば、露出部分をリーク電流の電流経路としながら、確実に被覆領域ＣＶＰを抵抗領域として機能させることができる。
【００８４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００８５】
ＢＲ  ベース領域
ＣＢ  静電保護素子
ＣＢ１  静電保護素子
ＣＦ  導体膜
ＣＲ  コレクタ領域
ＣＶＰ  被覆部分
ＥＰＩ  エピタキシャル層
ＥＲ  エミッタ領域
ＥＸＰ  露出部分
ＥＷＬ  エミッタ配線
ＦＰ  対向部位
ＧＮＤ  グランド端子
ＩＮ  入力端子
ＮＴ  切り欠き部
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＬＧ４  プラグ
ＲＲ１  抵抗領域
ＲＲ２  抵抗領域
ＲＲ３  抵抗領域
Ｒ１  領域
Ｒ２  領域
Ｓ１  辺
Ｓ２  辺
ＶＣＣ  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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