(57)【要約】【課題】化合物半導体の縦型ＭＯＳＦＥＴの新規構造およびその製造方法を提供すること。【解決手段】化合物半導体の縦型ＭＯＳＦＥＴを製造する方法は、基板の表面に第１導電型の耐圧維持層を形成する工程を備える。耐圧維持層の表面の一部に、マスク層を形成する工程を備える。耐圧維持層のマスク層で覆われていない表面を起点として、少なくとも一部が第２導電型である第１層を耐圧維持層の表面にエピタキシャル成長させるとともに、第１導電型の第２層を第１層の表面にエピタキシャル成長させる工程を備える。マスク層で覆われている耐圧維持層の表面を底部とするトレンチを自己整合的に形成する工程を備える。トレンチを介してマスク層を除去する除去工程を備える。トレンチ内に、ゲート絶縁膜およびゲート電極を形成する工程を備える。【選択図】図１
2018107407.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体の縦型ＭＯＳＦＥＴを製造する方法であって、
基板の表面に第１導電型の耐圧維持層を形成する耐圧維持層形成工程と、
前記耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、
前記耐圧維持層の前記マスク層で覆われていない表面を起点として、少なくとも一部が第２導電型である第１層を前記耐圧維持層の表面にエピタキシャル成長させるとともに、第１導電型の第２層を前記第１層の表面にエピタキシャル成長させる成長工程であって、前記基板に垂直な方向の成長速度が前記基板と水平な方向の成長速度よりも高い条件を使用することで、前記マスク層で覆われている前記耐圧維持層の表面を底部とするトレンチを自己整合的に形成する前記成長工程と、
前記成長工程の後に、前記トレンチを介して前記マスク層を除去する除去工程と、
前記マスク層を除去することで露出した前記耐圧維持層の表面を底面とする前記トレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、
を備える方法。
【請求項２】
前記成長工程は、
前記耐圧維持層の表面に第１導電型の下部第１層をエピタキシャル成長させる第１成長工程と、
前記下部第１層の表面に第２導電型の上部第１層をエピタキシャル成長させる第２成長工程と、
前記上部第１層の表面に第１導電型の前記第２層をエピタキシャル成長させる第３成長工程と、
を備える、請求項１に記載の方法。
【請求項３】
前記トレンチの側壁は、
前記マスク層の側壁に沿って形成された下部領域と、
前記基板の表面に対して所定角度のテーパを有して斜め上方へ伸びるテーパ領域であって、前記下部領域の上方に位置する前記テーパ領域と、
を備えており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされている、請求項１または２に記載の方法。
【請求項４】
前記所定角度は約６０度である、請求項３に記載の方法。
【請求項５】
前記化合物半導体はＧａＮであり、
前記テーパ領域の表面は（１−１０１）面であり、
前記第１層の表面は（０００１）面であり、
前記第１層には所定濃度以上のＭｇがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第１層の表面近傍のキャリア濃度よりも高い、請求項３または４に記載の方法。
【請求項６】
前記テーパ領域は、前記マスク層の前記側壁を起点として、前記基板の表面に対して斜め上方へ伸びており、
前記マスク層の上面は、前記テーパ領域の前記起点よりも上方に位置している、請求項３〜５の何れか１項に記載の方法。
【請求項７】
前記除去工程の後に、前記耐圧維持層の表面が前記トレンチの底部に露出している状態でアニールする工程をさらに備える、請求項１〜６の何れか１項に記載の方法。
【請求項８】
基板と、
前記基板の表面に配置された第１導電型の耐圧維持層と、
前記耐圧維持層の表面に配置された第２導電型の第１層と、
前記第１層の表面に配置された第１導電型の第２層と、
前記第２層の表面から前記第２層および前記第１層を貫通して前記耐圧維持層に達するトレンチと、
前記トレンチの内壁に配置されたゲート絶縁膜およびゲート電極と、
を備える化合物半導体の縦型ＭＯＳＦＥＴであって、
前記トレンチの第１の側壁および第２の側壁の少なくとも一部は、前記基板の表面に対して所定角度のテーパを形成するテーパ領域を有しており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされており、
前記第１の側壁の前記テーパ領域の前記所定角度と、前記第２の側壁の前記テーパ領域の前記所定角度とが、５度以内の線対称精度を有している、縦型ＭＯＳＦＥＴ。
【請求項９】
前記第１の側壁および前記第２の側壁は、前記トレンチの底部から前記基板の表面に対して垂直上方に伸びる下部領域を備えており、
前記下部領域の上端は、前記テーパ領域の下端と接続しており、
前記耐圧維持層と前記第１層との界面は、前記トレンチの底部よりも上方に位置している、請求項８に記載の縦型ＭＯＳＦＥＴ。
【請求項１０】
前記耐圧維持層と前記第１層との界面は、前記下部領域の上端と前記テーパ領域の下端との接続点よりも下方側に位置している、請求項９に記載の縦型ＭＯＳＦＥＴ。
【請求項１１】
前記テーパ領域の下端は、前記下部領域の上端よりも前記トレンチの中心側へ位置しており、
前記下部領域の上端は、前記基板と平行な第１面を介して前記テーパ領域の下端と接続している、請求項９に記載の縦型ＭＯＳＦＥＴ。
【請求項１２】
前記化合物半導体はＧａＮであり、
前記テーパ領域の表面は（１−１０１）面であり、
前記第１層の表面は（０００１）面であり、
前記第１層には所定濃度以上のＭｇがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第１層の表面近傍のキャリア濃度よりも高い、請求項８〜１１の何れか１項に記載の縦型ＭＯＳＦＥＴ。
【請求項１３】
前記所定角度は約６０度である、請求項８〜１２の何れか１項に記載の縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、化合物半導体の縦型ＭＯＳＦＥＴの新規構造およびその製造方法に関する技術を開示する。
【背景技術】
【０００２】
特許文献１には、窒化物半導体で形成された、トレンチゲートを備える電界効果トランジスタが開示されている。トレンチは、ドライエッチング（異方性エッチング）によって形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７７１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ドライエッチングによってトレンチを形成する場合、トレンチの壁面がダメージを受けてしまう。すると、耐圧が低下してしまうなど、デバイス特性が悪化してしまう場合がある。
【課題を解決するための手段】
【０００５】
本明細書では、化合物半導体の縦型ＭＯＳＦＥＴを製造する方法を開示する。この製造方法は、基板の表面に第１導電型の耐圧維持層を形成する耐圧維持層形成工程と、耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、耐圧維持層のマスク層で覆われていない表面を起点として、少なくとも一部が第２導電型である第１層を耐圧維持層の表面にエピタキシャル成長させるとともに、第１導電型の第２層を第１層の表面にエピタキシャル成長させる成長工程であって、基板に垂直な方向の成長速度が基板と水平な方向の成長速度よりも高い条件を使用することで、マスク層で覆われている耐圧維持層の表面を底部とするトレンチを自己整合的に形成する成長工程と、成長工程の後に、トレンチを介してマスク層を除去する除去工程と、マスク層を除去することで露出した耐圧維持層の表面を底面とするトレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、を備えることを特徴とする。
【０００６】
本明細書の技術では、成長工程によって、トレンチを自己整合的に形成することができる。ドライエッチングによってトレンチを形成する必要がないため、ダメージを受けていない壁面を備えたトレンチを形成することが可能となる。そのため、デバイス特性を向上させることが可能となる。
【０００７】
成長工程は、耐圧維持層の表面に第１導電型の下部第１層をエピタキシャル成長させる第１成長工程と、下部第１層の表面に第２導電型の上部第１層をエピタキシャル成長させる第２成長工程と、上部第１層の表面に第１導電型の第２層をエピタキシャル成長させる第３成長工程と、を備えていてもよい。
【０００８】
トレンチの側壁は、マスク層の側壁に沿って形成された下部領域と、基板の表面に対して所定角度のテーパを有して斜め上方へ伸びるテーパ領域であって、下部領域の上方に位置するテーパ領域と、を備えていてもよい。トレンチは、テーパ領域によって底部よりも上部の方が幅が広い形状とされていてもよい。
【０００９】
所定角度は約６０度であってもよい。
【００１０】
化合物半導体はＧａＮであり、テーパ領域の表面は（１−１０１）面であり、第１層の表面は（０００１）面であり、第１層には所定濃度以上のＭｇがドープされており、テーパ領域の表面近傍のキャリア濃度は、第１層の表面近傍のキャリア濃度よりも高くてもよい。
【００１１】
テーパ領域は、マスク層の側壁を起点として、基板の表面に対して斜め上方へ伸びていてもよい。マスク層の上面は、テーパ領域の起点よりも上方に位置していてもよい。
【００１２】
除去工程の後に、耐圧維持層の表面がトレンチの底部に露出している状態でアニールする工程をさらに備えていてもよい。
【００１３】
本明細書では、化合物半導体の縦型ＭＯＳＦＥＴを開示する。この縦型ＭＯＳＦＥＴは、基板と、基板の表面に配置された第１導電型の耐圧維持層と、耐圧維持層の表面に配置された第２導電型の第１層と、第１層の表面に配置された第１導電型の第２層と、第２層の表面から第２層および第１層を貫通して耐圧維持層に達するトレンチと、トレンチの内壁に配置されたゲート絶縁膜およびゲート電極と、を備える化合物半導体の縦型ＭＯＳＦＥＴであってもよい。トレンチの第１の側壁および第２の側壁の少なくとも一部は、基板の表面に対して所定角度のテーパを形成するテーパ領域を有しており、トレンチは、テーパ領域によって底部よりも上部の方が幅が広い形状とされており、第１の側壁のテーパ領域の所定角度と、第２の側壁のテーパ領域の所定角度とが、５度以内の線対称精度を有していてもよい。
【００１４】
第１の側壁および第２の側壁は、トレンチの底部から基板の表面に対して垂直上方に伸びる下部領域を備えており、下部領域の上端は、テーパ領域の下端と接続しており、耐圧維持層と第１層との界面は、トレンチの底部よりも上方に位置していてもよい。
【００１５】
耐圧維持層と第１層との界面は、下部領域の上端とテーパ領域の下端との接続点よりも下方側に位置していてもよい。
【００１６】
テーパ領域の下端は、下部領域の上端よりもトレンチの中心側へ位置しており、下部領域の上端は、基板と平行な第１面を介してテーパ領域の下端と接続していてもよい。
【００１７】
化合物半導体はＧａＮであり、テーパ領域の表面は（１−１０１）面であり、第１層の表面は（０００１）面であり、第１層には所定濃度以上のＭｇがドープされており、テーパ領域の表面近傍のキャリア濃度は、第１層の表面近傍のキャリア濃度よりも高くてもよい。
【００１８】
所定角度は約６０度であってもよい。
【図面の簡単な説明】
【００１９】
【図１】実施例１に係る縦型ＭＯＳＦＥＴの断面構造を示す図である。
【図２】縦型ＭＯＳＦＥＴのチップの上面図である。
【図３】縦型ＭＯＳＦＥＴの作成フロー図である。
【図４】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図５】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図６】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図７】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図８】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図９】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図１０】Ｍｇの濃度とホール濃度の関係を示すグラフである。
【図１１】実施例２に係る縦型ＭＯＳＦＥＴの断面構造を示す図である。
【図１２】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図１３】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【図１４】縦型ＭＯＳＦＥＴの製造工程の説明図である。
【発明を実施するための形態】
【実施例１】
【００２０】
＜縦型ＭＯＳＦＥＴ１の構造＞
図２に、実施例１に係る、窒化物半導体の縦型ＭＯＳＦＥＴのチップ１０の上面図を示す。図２は、分かりやすさのために、ゲート絶縁膜１５、ソース電極１６、ゲート電極１７等の記載を省略している。本実施例では、窒化物半導体として、窒化ガリウム（ＧａＮ）を用いている。チップ１０の表面には、複数のトレンチ２１が形成されている。チップ１０を平面視したときに、複数のトレンチ２１は、ｙ方向に揃って延びている。ｙ方向は、ＧａＮのａ軸方向である。複数のトレンチ２１は、距離Ｄ１をあけて形成されているとともに、直線状に延びている。本実施例では、距離Ｄ１は、後述するｐ型層１３の膜厚に対して１０倍以内である。
【００２１】
図２のＩ−Ｉ線における断面図を、図１に示す。１を用いて、縦型ＭＯＳＦＥＴ１の断面構造を説明する。基板１１、耐圧維持層１２ａおよび１２ｂ、ｐ型層１３、ｎ型層１４は、ＧａＮである。基板１１の表面には、ｎ型の耐圧維持層１２ａおよび１２ｂが配置されている。本実施例では、ｎ型不純物として、Ｓｉを用いている。耐圧維持層１２ａおよび１２ｂのｎ型不純物濃度は、要求される耐圧値に応じて、自由に設定することができる。耐圧維持層１２ａおよび１２ｂのｎ型不純物濃度は、たとえば、１×１０14〜１×１０17ｃｍ-3である。
【００２２】
耐圧維持層１２ｂの表面には、ｐ型層１３が配置されている。本実施例では、ｐ型不純物として、Ｍｇを用いている。ｐ型層１３には所定濃度以上のＭｇがドープされている。所定濃度の一例としては、図１０を用いて後述するように、（０００１）面と（１−１０１）面とでキャリアの濃度差が発生する濃度が挙げられる。ｐ型層１３のｐ型不純物濃度は、たとえば、１×１０15〜１×１０20ｃｍ-3である。
【００２３】
ｐ型層１３の表面１３ａには、ｎ型層１４が配置されている。ｎ型層１４のｎ型不純物濃度は、たとえば、１×１０18〜１×１０22ｃｍ-3である。
【００２４】
ｎ型層１４の表面から、ｎ型層１４、ｐ型層１３および耐圧維持層１２ｂを貫通して、耐圧維持層１２ａに達するトレンチ２１が形成されている。トレンチ２１の左側壁および右側壁の各々は、トレンチ２１の底部２１ａから基板１１の表面に対して垂直上方に伸びる下部領域２１ｂおよび２１ｃの各々を備えている。下部領域２１ｂの上端は、テーパ領域２１ｄの下端と接続点Ｃ１で接続している。同様に、下部領域２１ｃの上端は、テーパ領域２１ｅの下端と接続点Ｃ２で接続している。テーパ領域２１ｄは、接続点Ｃ１を起点として、基板１１の表面に対して所定角度Ａ１を有して、左斜め上方へ伸びている。同様に、テーパ領域２１ｅは、接続点Ｃ２を起点として、基板１１の表面に対して所定角度Ａ２を有して、右斜め上方へ伸びている。所定角度Ａ１およびＡ２は、約６０度である。ここで「約」６０度とは、６０度からプラスマイナス数度の差を含む概念である。所定角度Ａ１およびＡ２とは、５度以内の線対称精度を有している。トレンチ２１は、テーパ領域２１ｄおよび２１ｅによって、底部の幅Ｗ１よりも上部の幅Ｗ２の方が広い形状とされている。
【００２５】
テーパ領域２１ｄおよび２１ｅの表面は、ＧａＮの（１−１０１）面である。またｐ型層１３の表面１３ａは、ＧａＮの（０００１）面である。耐圧維持層１２ｂとｐ型層１３との界面は、トレンチ２１の底部２１ａよりも上方に位置しているとともに、接続点Ｃ１およびＣ２よりも下方側に位置している。
【００２６】
トレンチ２１の内壁の全面、および、ｎ型層１４の表面の一部には、ゲート絶縁膜１５が配置されている。本実施例では、ゲート絶縁膜１５には、酸化シリコン膜（ＳｉＯ2）を用いている。トレンチ２１の内壁に配置されているゲート絶縁膜１５の表面には、ゲート電極１７が配置されている。ゲート電極１７は、導電性材料であればよい。例えば、Ａｌ、Ｎｉ／Ａｕ合金、ポリシリコンなどを用いることができる。複数のゲート電極１７は、共通接続されている（不図示）。
【００２７】
ｎ型層１４の表面には、ソース電極１６が配置されている。ソース電極１６の材料としては、Ａｌ、Ｔｉ、ニッケル、ＩＴＯ（Indium Tin Oxide）などを用いることができる。複数のソース電極１６は、共通接続されている（不図示）。
【００２８】
基板１１の裏面には、ドレイン電極２０が配置されている。ドレイン電極２０の材料としては、たとえば、Ａｌなどの金属を用いることができる。ドレイン電極２０は、基板１１を介して、耐圧維持層１２ａに電気的に接続されている。ドレイン電極２０は、複数のトレンチゲートに対して共通である。
【００２９】
＜縦型ＭＯＳＦＥＴ１の製造方法＞
図３のフローおよび図４〜図９の模式的な断面を用いて、縦型ＭＯＳＦＥＴ１の製造方法を説明する。ステップ（以下Ｓと略する）１０において、ＧａＮの基板１１の表面に耐圧維持層１２ａを形成する。この工程は、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）を用いて行うことができる。ＭＯＣＶＤ法では、ｎ型不純物であるＳｉをドープしながら、耐圧維持層１２ａをエピタキシャル成長させることができる。これにより、図４に示す構造が形成される。
【００３０】
Ｓ２０において、マスク層１８が形成される。具体的な工程を説明する。耐圧維持層１２ａの表面に、酸化シリコン膜を形成する。そして、公知のフォトリソグラフィ技術により、パターニングを行う。具体的には、レジストを塗布し、露光および現像し、レジストマスクを形成する。その後、ウェットエッチングにより、レジストマスクの形状を酸化シリコン膜に転写する。これにより、図５に示すように、耐圧維持層１２ａ上にマスク層１８が形成される。マスク層１８は、トレンチ２１の底部２１ａに対応する領域に配置される。すなわちマスク層１８は、トレンチ２１の底部２１ａの幅Ｗ１を有するストライプ形状にパターニングされる。また、マスク層１８のパターニングに、ＲＩＥなどのドライエッチングではなくウェットエッチングを用いることにより、耐圧維持層１２ａの表面にダメージが入ってしまうことを防止できる。
【００３１】
Ｓ３０〜Ｓ５０の工程について説明する。Ｓ３０〜Ｓ５０では、ＭＯＣＶＤ法によってＧａＮをエピタキシャル成長させる。またＳ３０〜Ｓ５０は、同一のチャンバ内で連続して行われる。Ｓ３０〜Ｓ５０のエピタキシャル成長は、基板１１に垂直なｚ方向の成長速度が基板１１と水平なｘ方向の成長速度よりも高い条件を使用する。具体的に説明する。Ｓ３０〜Ｓ５０で行われるＭＯＣＶＤ法において、ＩＩＩ族元素原料ガスの供給レートに対する窒素原料ガスの供給レートの比率を、「Ｖ／ＩＩＩ比」と定義する。Ｖ／ＩＩＩ比を適切に制御することで、結晶性を阻害せずに、ｚ方向の成長速度をｘ方向の成長速度よりも高くすることが可能である。例えば、１００〜５００００の範囲内のＶ／ＩＩＩ比を使用することができる。
【００３２】
Ｓ３０において、耐圧維持層１２ａの表面にｎ型の耐圧維持層１２ｂをエピタキシャル成長させる。Ｓ３０では、ｎ型不純物であるＳｉをドープしながら、ｎ型の耐圧維持層１２ｂを成長させる。耐圧維持層１２ｂの厚さは、後述するｐ型層１３よりも薄い。これにより、図６に示すように、耐圧維持層１２ａの表面に選択的に耐圧維持層１２ｂを成長させることができる。耐圧維持層１２ｂの側面は、マスク層１８の側壁に沿って形成される。
【００３３】
Ｓ４０において、耐圧維持層１２ｂの表面にｐ型層１３をエピタキシャル成長させる。Ｓ３０からＳ４０への切り替えは、ＧａＮにドープする不純物を、ｎ型不純物であるＳｉからｐ型不純物であるＭｇに切り換えることによって行うことができる。これにより、図７に示すように、ｐ型層１３が形成される。また、ｘ方向よりもｚ方向の成長速度の方が高いエピタキシャル成長条件を用いているため、ｚ方向の膜厚が厚くなるほど、ｘ方向の幅が狭くなるようにｐ型層１３が成膜される。そのため、エピタキシャル成長の途中で、テーパ領域２１ｄおよび２１ｅが発生する。テーパ領域２１ｄおよび２１ｅの発生点は、前述した接続点Ｃ１およびＣ２に相当する。テーパ領域２１ｄおよび２１ｅの表面は、（１−１０１）面である。またｐ型層１３の表面１３ａは、（０００１）面である。
【００３４】
なお、マスク層１８の厚さＴ１は、マスク層１８の上面１８ａが、接続点Ｃ１およびＣ２よりも上方に位置するように決定すればよい。これにより、接続点Ｃ１およびＣ２が上面１８ａに形成されてしまうことがない。例えば、耐圧維持層１２ｂの厚さが約５〜１５マイクロメートル、ｐ型層１３の厚さが約０．２〜１マイクロメートルの場合には、マスク層１８の厚さＴ１は約１〜３マイクロメートルであってもよい。
【００３５】
Ｓ５０において、ｐ型層１３の表面１３ａにｎ型層１４をエピタキシャル成長させる。Ｓ４０からＳ５０への切り替えは、ＧａＮにドープする不純物を、ｐ型不純物であるＭｇからｎ型不純物であるＳｉに切り換えることによって行うことができる。これにより、図８に示すように、ｎ型層１４が形成される。Ｓ５０においても、x方向よりもｚ方向の成長速度の方が高いエピタキシャル成長条件を用いているため、ｐ型層１３の表面のみにｎ型層１４を成長させることができる。ｐ型層１３のテーパ領域２１ｄおよびテーパ領域２１ｅには、ｎ型層１４が成長しない。またｎ型層１４のテーパ領域と、ｐ型層１３のテーパ領域とが同一平面となるように、ｎ型層１４を成長させることができる。
【００３６】
Ｓ６０において、マスク層１８をウェットエッチングで除去する。これにより、図９に示すように、マスク層１８で覆われていた耐圧維持層１２ａの表面を底部とするトレンチ２１を自己整合的に形成することができる。
【００３７】
Ｓ７０において、耐圧維持層１２ａの表面がトレンチ２１の底部に露出している状態でアニールを行う。
【００３８】
Ｓ８０において、トレンチ２１内に、ゲート絶縁膜１５およびゲート電極１７を形成する。具体的に説明する。図９の構造において、トレンチ２１内およびｎ型層１４の表面に、シリコン酸化膜が成膜される。そして、公知のフォトリソグラフィ技術により、ｎ型層１４の表面のシリコン酸化膜をドライエッチングにより除去する。これにより、トレンチ２１内にゲート絶縁膜１５を形成することができる。続いて、ゲート絶縁膜１５の表面およびｎ型層１４の表面に、Ａｌ膜が成膜される。そして、公知のフォトリソグラフィ技術により、ｎ型層１４の表面のＡｌ膜をドライエッチングにより除去する。これにより、トレンチ２１内にゲート電極１７を形成することができる。
【００３９】
Ｓ９０において、ｎ型層１４の表面に、ソース電極１６を形成する。Ｓ１００において、基板１１の裏面に、ドレイン電極２０を形成する。ソース電極１６やドレイン電極２０の具体的な形成方法は、前述したゲート電極１７の形成方法と同様であるため、説明を省略する。これにより、図１に示す縦型ＭＯＳＦＥＴ１が完成する。
【００４０】
＜縦型ＭＯＳＦＥＴ１の動作＞
縦型ＭＯＳＦＥＴ１をオンさせる場合を説明する。ソース電極１６とドレイン電極２０との間に、ドレイン電極２０側が正となるバイアス電圧を印加する。そして、ゲート電極１７に対して、ソース電極１６に印加されるソース電圧に対してゲート閾値電圧以上のゲート電圧を印加する。これにより、ｐ型層１３におけるゲート絶縁膜１５との界面近傍には、電子が誘起されて、反転層が形成される。反転層を介して、耐圧維持層１２ｂとｎ型層１４との間が導通することで、縦型ＭＯＳＦＥＴ１がオン状態となる。
【００４１】
＜実施例１の効果＞
従来は、トレンチをドライエッチングによって形成していたため、トレンチの内壁面にダメージ層が形成されていた。ダメージ層からは窒素が抜けてしまうため、ダメージ層ではＧａＮの特性が変化してしまう（例：ｎ型になってしまう）。トレンチの内壁面は反転層が形成される重要な領域であるため、トレンチの内壁面にダメージ層が形成されてしまうと、デバイス特性が悪化してしまう場合があった。一方、本明細書の技術では、成長工程（Ｓ３０〜Ｓ５０）によって、トレンチ２１を自己整合的に形成することができる（図８参照）。ドライエッチングによってトレンチ２１を形成する必要がないため、ダメージを受けていない内壁面を備えたトレンチ２１を形成することが可能となる。デバイス特性の悪化を防止することが可能となる。
【００４２】
また従来の技術では、トレンチをドライエッチングによって形成した後に、トレンチ内壁面のダメージ層をウェットエッチングで除去する場合があった。しかし、エッチング量にも制限があるため、ダメージ層を完全に除去することは困難である。またウェットエッチングは等方性エッチングであるため、トレンチの断面形状を劣化させてしまう場合がある。一方、本明細書の技術では、トレンチ内壁面にダメージ層が全く形成されないため、ダメージ層を除去するためのエッチング工程を必要としない。トレンチの断面形状の劣化を防止することが可能となる。
【００４３】
耐圧維持層１２ａの表面は、Ｓ２０においてマスク層を形成する際に大気に露出されるため、自然酸化膜が形成されていたり、各種の吸着層が形成されており、汚染されている。汚染されている面を用いてＰＮ接合を形成すると、デバイス特性が悪化してしまう場合がある。そこで本明細書の技術では、耐圧維持層１２ａの表面にｎ型の耐圧維持層１２ｂをエピタキシャル成長（Ｓ３０）させてから、同一チャンバ内で連続的にｐ型層１３をエピタキシャル成長（Ｓ４０）させる。これにより、耐圧維持層１２ａとｐ型層１３のＰＮ接合を清浄面で形成することができるため、デバイス特性の悪化を防止することが可能となる。同様に、ｐ型層１３の表面へのｎ型層１４のエピタキシャル成長（Ｓ５０）も、同一チャンバ内で連続的に行うことができる。よって、ｐ型層１３とｎ型層１４のＰＮ接合を清浄面で形成することができる。
【００４４】
Ｓ４０において、ｐ型層１３をエピタキシャル成長させる際に、所定濃度以上のＭｇがドープされる。これにより、テーパ領域２１ｄおよび２１ｅ（図１）の表面近傍のキャリア濃度（ホール濃度ともいう）を、ｐ型層１３の表面１３ａ近傍のキャリア濃度よりも高くすることができる。図１０のグラフを用いて説明する。図１０の横軸はＧａＮにドープされるＭｇの濃度であり、右側に行くほど高濃度である。図１０の縦軸はホール濃度であり、上側に行くほど高濃度である。丸印および実線は、テーパ領域２１ｄの表面である、（１−１０１）面でのホール濃度を示している。三角印および点線は、ｐ型層１３の表面１３ａである、（０００１）面でのホール濃度を示している。図１０において、ＧａＮにドープされるＭｇの濃度が濃度Ｐ１を超えると、（１−１０１）面のホール濃度が上昇し続ける一方で、（０００１）面のホール濃度が低下することが分かる。従って、所定濃度を濃度Ｐ１よりも高くすることで、テーパ領域２１ｄおよび２１ｅの表面のホール濃度を、ｐ型層１３の表面１３ａのホール濃度よりも高くすることが可能となる。テーパ領域２１ｄおよび２１ｅの表面は、反転層が形成される重要な領域であるため、縦型ＭＯＳＦＥＴ１のオン抵抗を低減することが可能となる。また、テーパ領域２１ｄおよび２１ｅの表面近傍のキャリア濃度が、ｐ型層１３の表面１３ａ近傍のキャリア濃度よりも高いことは、カソードルミネッセンス法（ＣＬ法）によって確認することが可能である。具体的に説明する。ＣＬ法では、試料に電子線を照射した際に放出される光を検出する。このとき、テーパ領域２１ｄおよび２１ｅの表面近傍の方が、ｐ型層１３の表面１３ａ近傍よりも明るく光ることを観察することで、上記内容を確認することができる。
【００４５】
Ｓ４０においてｐ型層１３をエピタキシャル成長させる際に、ｐ型不純物であるＭｇをドープしている。Ｍｇをドープする場合には、Ｍｇと結合した水素が一緒にＧａＮ結晶中に混入する。従って、アニールすることによって水素を脱離させ、ｐ型層１３を活性化する必要がある。しかしｐ型層１３とｎ型層１４は、Ｓ４０およびＳ５０において連続して成長させるため、ｐ型層１３の上部にｎ型層１４が形成されている状態でアニールを行う必要がある。トレンチ２１がない場合には、ｎ型層１４がｐ型層１３を完全に覆ってしまうため、水素を効率よく脱離させることができない。本実施例の技術では、Ｓ７０において、トレンチ２１が自己整合的に形成されている状態で、アニールをすることができる。トレンチ２１の内壁にｐ型層１３が露出しているため、ｎ型層１４に阻害されることなく、水素を効率よく脱離させることができる。ｐ型層１３の活性化を効率よく行うことが可能になる。
【００４６】
本明細書の技術では、トレンチ２１の底部の幅Ｗ１を、マスク層１８で規定することができる（図５参照）。またトレンチ２１の開口部の幅Ｗ２を、テーパ領域２１ｄおよび２１ｅの（１−１０１）面によって規定することができる（図１参照）。従って、図１における所定角度Ａ１およびＡ２を、５度以内の線対称精度で高精度に形成することができる。すなわち、フォトリソグラフィによるパターニング技術（Ｓ２０）と、安定な側面を形成する成長手法（Ｓ３０〜Ｓ５０）により、トレンチ２１の形状の制御を行うことができるため、幅Ｗ２のバラつきを抑制することができる。その結果、図２において、複数のトレンチ２１の間の距離Ｄ１を狭めることが可能となる。チップ１０のトレンチ密度を高めることができるため、チップ１０の特性を向上させることが可能となる。
【実施例２】
【００４７】
実施例２は、実施例１よりも薄いマスク層１８を用いる場合の例である。図１１を用いて、実施例２に係る縦型ＭＯＳＦＥＴ１ａの断面構造を説明する。トレンチ２１の左側壁および右側壁の各々は、トレンチ２１の底部２１ａから基板１１の表面に対して垂直上方に伸びる下部領域２１ｂおよび２１ｃの各々を備えている。テーパ領域２１ｄの下端Ｅ１は、下部領域２１ｂの上端よりもトレンチ２１の中心側へ位置している。下部領域２１ｂの上端は、基板１１と平行な面Ｆ１を介してテーパ領域２１ｄの下端Ｅ１と接続している。同様に、テーパ領域２１ｅの下端Ｅ２は、下部領域２１ｃの上端よりもトレンチ２１の中心側へ位置している。下部領域２１ｃの上端は、基板１１と平行な面Ｆ２を介してテーパ領域２１ｅの下端Ｅ２と接続している。耐圧維持層１２ｂとｐ型層１３との界面は、面Ｆ１および面Ｆ２よりも上方側に位置している。なお、実施例２の縦型ＭＯＳＦＥＴ１ａのその他の構造は、実施例１の縦型ＭＯＳＦＥＴ１の構造と同様である。
【００４８】
実施例２の縦型ＭＯＳＦＥＴ１ａの製造方法について、実施例１の縦型ＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。Ｓ２０において、図１２に示すようにマスク層１８が形成される。実施例２のマスク層１８の厚さＴ２は、実施例１のマスク層１８の厚さＴ１（図７参照）よりも薄い。
【００４９】
Ｓ３０において、図１３に示すように耐圧維持層１２ａの表面にｎ型の耐圧維持層１２ｂをエピタキシャル成長させる。耐圧維持層１２ｂの厚さは、マスク層１８よりも厚い。ｘ方向よりもｚ方向の成長速度の方が高いエピタキシャル成長条件を用いているため、ｚ方向の膜厚が厚くなるほど、ｘ方向の幅が狭くなるように耐圧維持層１２ｂが成膜される。
【００５０】
Ｓ４０において、耐圧維持層１２ｂの表面にｐ型層１３をエピタキシャル成長させる。これにより、図１４に示すように、ｐ型層１３が形成される。また、ｐ型層１３は、ｘ方向（すなわちトレンチの中心方向）へも成長する。なお、ｘ方向への成長量は、ｚ方向への成長量よりも少ない。これにより、テーパ領域２１ｄの下端Ｅ１は、マスク層１８の上面１８ａ上であって、マスク層１８の側壁よりもトレンチ２１の中心側へ位置する。同様に、テーパ領域２１ｅの下端Ｅ２は、マスク層１８の上面１８ａ上であって、マスク層１８の側壁よりもトレンチ２１の中心側へ位置する。Ｓ５０以降の処理は、実施例１と同様である。
【００５１】
図１１に示すように、実施例２に係る縦型ＭＯＳＦＥＴ１ａは、テーパ領域２１ｄの下端Ｅ１が下部領域２１ｂの上端よりもトレンチ２１の中心側へ位置するとともに、テーパ領域２１ｅの下端Ｅ２が下部領域２１ｃの上端よりもトレンチ２１の中心側へ位置するという、特徴的な構造を備えている。この構造は、成長工程（Ｓ３０〜Ｓ５０）によってトレンチ２１を自己整合的に形成するが故に形成することができる構造である。すなわち、この構造は、本明細書に記載の技術によって形成されたトレンチゲートに特有の構造である。
【００５２】
＜変形例＞
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００５３】
Ｓ５０においてｎ型層１４を成長させた場合に、トレンチ２１の内壁にもｎ型層１４の薄膜が形成される場合には、トレンチ２１内壁のｎ型層１４の薄膜を除去するためのウェットエッチングを追加してもよい。このウェットエッチングは、Ｓ６０のウェットエッチングの前に行われてもよい。
【００５４】
ｎ型層１４をエピタキシャル成長によって形成する形態を説明したが、この形態に限られない。ｎ型層１４を、例えばイオン注入によって形成してもよい。この場合、ｐ型層１３を成長させた後に、公知のフォトリソグラフィ技術により、ソース電極１６を配置する領域が開口しているレジストマスクを形成すればよい。そして、レジストマスクを介してｐ型層１３の表面からｎ型のドーパントを注入すればよい。
【００５５】
基板１１の材料は、ＧａＮに限られない。Ｓｉ基板およびＳｉＣ基板などの導電性基板を用いることも可能である。ＧａＮにドープするｐ型不純物は、Ｍｇに限られない。Ｃ、Ｆｅ、亜鉛などを用いることも可能である。ＧａＮにドープするｎ型不純物は、Ｓｉに限られない。Ｇｅ、酸素、などを用いることも可能である。
【００５６】
マスク層１８の材料には、誘電体や金属などの各種の材料を用いることができる。誘電体を用いる場合には、窒化シリコン膜を用いることも可能である。
【００５７】
Ｓ２０において、マスク層１８のパターニングには、ウェットエッチングではなく、異方性のドライエッチング（ＲＩＥ等）を用いてもよい。
【００５８】
なお、本実施例では、ＭＯＳＦＥＴについて説明したが、本明細書に開示の技術は、トレンチ型のゲート電極を有する他のスイッチング素子（例えば、ＩＧＢＴ等）に使用することもできる。また、本実施例ではｎ型ＭＯＳＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴについても本実施例の技術を適用することが可能である。この場合、本実施例の記載内容においてｎ型とｐ型を入れ替えればよい。
【００５９】
Ｓ７０のアニール工程は、省略することが可能である。以上より、一般的に言うと、本明細書に係る縦型ＭＯＳＦＥＴの製造方法は、Ｓ１０〜Ｓ６０と、Ｓ８０とを少なくとも実行すればよい。
【００６０】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００６１】
Ｓ１０は、耐圧維持層形成工程の一例である。Ｓ２０は、マスク形成工程の一例である。耐圧維持層１２ｂおよびｐ型層１３、または、ｐ型層１３は、第１層の一例である。ｐ型層１３は、第１層の一例である。ｎ型層１４は、第２層の一例である。Ｓ３０、Ｓ４０、Ｓ５０は、成長工程の一例である。Ｓ６０は、除去工程の一例である。Ｓ８０は、ゲート形成工程の一例である。耐圧維持層１２ｂは、下部第１層の一例である。Ｓ３０は、第１成長工程の一例である。ｐ型層１３は、上部第１層の一例である。Ｓ４０は、第２成長工程の一例である。Ｓ５０は、第３成長工程の一例である。面Ｆ１および面Ｆ２は、第１面の一例である。
【符号の説明】
【００６２】
１１：基板、１２ａ：耐圧維持層、１２ｂ：耐圧維持層、１３：ｐ型層、１４：ｎ型層、１５：ゲート絶縁膜、１６：ソース電極、１７：ゲート電極、２０：ドレイン電極、２１：トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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