(57)【要約】【課題】高発振耐量を実現することができる半導体装置を得る。【解決手段】ｎ型ドリフト層１の上面にｐ型ベース層２が設けられている。ｐ型ベース層２上に部分的にｎ型エミッタ層８が設けられている。ｎ型エミッタ層８及びｐ型ベース層２を貫通するようにトレンチゲート１０が設けられている。ｎ型ドリフト層１の下面にｐ型コレクタ層１２が設けられている。ｎ型ドリフト層１とｐ型コレクタ層１２の間にｎ型バッファ層４が設けられている。ｎ型バッファ層４のキャリア濃度のピークは、ｎ型ドリフト層１より高く、ｐ型コレクタ層１２より低く、ｎ型バッファ層４のキャリア濃度は、ｎ型ドリフト層１側からｐ型コレクタ層１２側に向かって増加する。ｎ型ドリフト層１とｐ型コレクタ層１２との間のｎ型バッファ層４全体におけるキャリア濃度の傾斜が２０〜２０００ｃｍ−１である。【選択図】図６
2018107479.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型ドリフト層と、
前記ｎ型ドリフト層の上面に設けられたｐ型ベース層と、
前記ｐ型ベース層上に部分的に設けられたｎ型エミッタ層と、
前記ｎ型エミッタ層及び前記ｐ型ベース層を貫通するように設けられたトレンチゲートと、
前記ｎ型ドリフト層の下面に設けられたｐ型コレクタ層と、
前記ｎ型ドリフト層と前記ｐ型コレクタ層の間に設けられたｎ型バッファ層とを備え、
前記ｎ型バッファ層のキャリア濃度のピークは、前記ｎ型ドリフト層より高く、前記ｐ型コレクタ層より低く、
前記ｎ型バッファ層のキャリア濃度は、前記ｎ型ドリフト層側から前記ｐ型コレクタ層側に向かって増加し、
前記ｎ型ドリフト層と前記ｐ型コレクタ層との間の前記ｎ型バッファ層全体における前記キャリア濃度の傾斜が２０〜２０００ｃｍ−１であることを特徴とする半導体装置。
【請求項２】
前記ｎ型バッファ層の実効ドーズ量は１×１０１２〜５×１０１２ｃｍ−２であり、前記ｎ型ドリフト層よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
終端領域に設けられ、複数のｐ型層が活性領域から前記終端領域に向かって線形な濃度勾配を持つＬＮＦＬＲ（Linearly-Narrowed Field Limiting Ring）構造と、
前記ｐ型ベース層の外端部に設けられたＲＥＳＵＲＦ（Reduced Surface Field）構造とを更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧パワーモジュール（≧６００Ｖ）に用いられるダイオードなどの半導体装置に関する。
【背景技術】
【０００２】
１９５０年代の半導体黎明期以降、Ｓｉベースのｐ−ｉ−ｎダイオードにおける高周波発振現象（例えば非特許文献１参照）と破壊現象（例えば非特許文献２参照）について様々な研究がなされてきた。近年になって、高速動作化が進むパワーデバイスにおいて周辺回路の誤動作とデバイス自身のサージ破壊を招くこれらの現象が再び注目されてきた（例えば非特許文献３参照）。
【０００３】
高速リカバリーダイオードにおいて、これらの現象が高Ｖｃｃ、高配線インダクタンス（Ｌｓ）、低動作温度、及び低電流密度（ＪＡ）等のハードリカバリー条件下で顕著になることが分かっている（例えば非特許文献５，１１参照）。高速リカバリーダイオードでは、厚いｎ−型ドリフト層又は厚いｎ型バッファ層の採用とライフタイム制御技術の適用等（例えば非特許文献５〜７参照）、いわゆる”ソフトリカバリー化”によって、上記の課題が解決されてきた。しかし、これらの手法には、ＥＭＩ（Electromagnetic Compatibility）ノイズ、破壊耐量及びトータルロスのトレードオフ関係があり、高いレベルで両立させることが難しかった。
【０００４】
一方、ＲＦＣダイオード（例えば非特許文献１０〜１４参照）をはじめとする裏面にｐ＋型層を形成するダイオード（例えば非特許文献４，８，９参照）によって、ダイオードの主要特性は著しく向上された。しかし、さらなる開発課題として、リーク電流を下げることによる動作温度範囲の高温側への拡張、高電流密度領域のＶＦ（ダイオードのオン時の電圧降下）を下げることによる最大遮断電流密度の向上、及びバッファ構造を強化することによるアバランシェ耐量の向上が残されていた。
【０００５】
また、ｎ−型ドリフト層とｎ型カソード層の間に両者の中間の不純物濃度を持つｎ型バッファ層を設けたダイオードが提案されている（例えば、特許文献１，２参照）。特許文献１にはｎ型バッファ層の濃度勾配の具体的な数値は記載されていないが、特許文献１の図３から濃度勾配は８×１０３ｃｍ−１と見積もることができる。また、特許文献２のｎ型バッファ層は非特許文献１０に記載の構成であり、その濃度勾配は１×１０５ｃｍ−１である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５８３２０号公報
【特許文献２】特開２０１０−２８３１３２号公報
【非特許文献】
【０００７】
【非特許文献１】W. T. READ, JR, “A Proposed High-Frequency, Negative-Resistance Diode,” The Bell system technical journal， pp. 401-446 (March 1958)
【非特許文献２】H. Egawa, “Avalanche Characteristics and Failure Mechanism of High Voltage Diodes,” IEEE Trans. Electron Devices, vol. ED-13, No.11, pp. 754-758 (1966)
【非特許文献３】R. Siemieniec, P. Mourick, J. Lutz, M. Netzel, “Analysis of Plasma Extraction Transit Time Oscillations in Bipolar Power Devices,” Proc． ISPSD'04， pp． 249-252, Kitakyushu, Japan (2004)
【非特許文献４】K. Satoh, K. Morishita, Y. Yamaguchi, N. Hirano, H. Iwamoto and A. Kawakami, “A Newly Structured High Voltage Diode Highlighting Oscillation Free Function in Recovery Process,” Proc． ISPSD'2000, pp. 249-252, Toulouse, France (2000)
【非特許文献５】M.T. Rahimo and N. Y. A. Shammas, “Optimization of the Reverse Recovery Behavior of Fast Power Diodes Using Injection Efficiency And Lifetime Control Techniques,” Proc. EPE'97, pp. 2.099-2.104, Trondheim, Norway (1997)
【非特許文献６】M. Nemoto, T. Naito, A. Nishihara, K. Ueno, “MBBL diode: a novel soft recovery diode,” Proc. ISPSD'04, pp. 433-436, Kitakyushu, Japan
【非特許文献７】H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, “A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode,” Proc． ISPSD'09, pp. 140-143, Barcelona, Spain (2009)
【非特許文献８】A. Kopta and M. Rahimo, “The Field Charge Extraction (FCE) Diode A Novel Technology for Soft Recovery High Voltage Diodes,” Proc. ISPSD'05, pp. 83-86, Santa Barbara, California, USA (2005)
【非特許文献９】H. P. Felsl, M. Pfaffenlehner, H. Schulze, J. Biermann, Th. Gutt, H. -J. Schulze, M. Chen and J. Luts, “The CIBH Diode - Great Improvement for Ruggedness and Softness of High Voltage Diodes,” Proc. ISPSD'08， pp. 173-176, Orlando， Florida, USA (2008)
【非特許文献１０】K. Nakamura, Y. Hisamoto, T. Matsumura, T. Minato and J. Moritani, “The Second Stage of a Thin Wafer IGBT Low Loss 1200V LPT-CSTBTTM with a Backside Doping Optimization Process,” Proc. ISPSD'06, pp. 133-136, Naples, Italy (2006)
【非特許文献１１】K. Nakamura, H. Iwanaga, H. Okabe, S. Saito and K. Hatade, “Evaluation of Oscillatory Phenomena in Reverse Operation for High Voltage Diodes,” Proc. ISPSD'09, pp. 156-159, Barcelona, Spain (2009)
【非特許文献１２】K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, “Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode,” Proc. ISPSD'10, pp. 133-136, Hiroshima, Japan (2010)
【非特許文献１３】A. Nishii, K. Nakamura, F. Masuoka and T. Terashima, “Relaxation of Current Filament due to RFC Technology and Ballast Resistor for Robust FWD Operation,” Proc. ISPSD'11, pp. 96-99, San Diego, California, USA (2011)
【非特許文献１４】F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, “Great Impact of RFC Technology on Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness,” Proc. ISPSD'12, pp. 373-376, Bruges, Belgium (2012)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置では、ｎ−型ドリフト層とｎ型バッファ層の接続部分におけるキャリア濃度の傾斜が８×１０３ｃｍ−１又は１×１０５ｃｍ−１と急峻であるため、接続部分の電界強度の高まりによってスナップオフが生じる。さらに、スナップオフをトリガーとして高周波発振が生じるという問題があった。
【０００９】
また、従来のダイオードのＶＦとリカバリー損失ＥＲＥＣのトレードオフ特性は、重金属拡散や電子又はイオンの照射を用いライフタイム制御手法により調整されていた。しかし、電子又はイオン照射時の被照射体との照射角度や温度等により、ＶＦ、ＥＲＥＣのばらつきが大きい。また、チップ通電動作時の自己発熱により格子欠陥が変化して電気的特性が変動する。さらに、格子欠陥起因のリーク電流が大きいことにより高温動作時に熱暴走が発生する。このため、ライフタイム制御手法に頼らないＶＦ−ＥＲＥＣトレードオフ特性の制御手法の確立が望まれてきた。
【００１０】
様々な用途にパワーデバイスが用いられるようになり、ＩＧＢＴ、ダイオード等にもアバランシェ耐量が要求されてきている。しかし、寄生のバイポーラトランジスタ構造を有する半導体装置では、そのような構造が無い半導体装置に比べてアバランシェ耐量が減少する。また、ＶＦ−ＥＲＥＣ特性の改善を狙ってｎ−型ドリフト層の厚みを薄くするとアバランシェ耐量が著しく低下する。また、寄生のバイポーラトランジスタ構造を有する半導体装置では、そのような構造が無い半導体装置に比べて最大可制御電流密度が低下する。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は高発振耐量を実現することができる半導体装置を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、ｎ型ドリフト層と、前記ｎ型ドリフト層の上面に設けられたｐ型ベース層と、前記ｐ型ベース層上に部分的に設けられたｎ型エミッタ層と、前記ｎ型エミッタ層及び前記ｐ型ベース層を貫通するように設けられたトレンチゲートと、前記ｎ型ドリフト層の下面に設けられたｐ型コレクタ層と、前記ｎ型ドリフト層と前記ｐ型コレクタ層の間に設けられたｎ型バッファ層とを備え、前記ｎ型バッファ層のキャリア濃度のピークは、前記ｎ型ドリフト層より高く、前記ｐ型コレクタ層より低く、前記ｎ型バッファ層のキャリア濃度は、前記ｎ型ドリフト層側から前記ｐ型コレクタ層側に向かって増加し、前記ｎ型ドリフト層と前記ｐ型コレクタ層との間の前記ｎ型バッファ層全体における前記キャリア濃度の傾斜が２０〜２０００ｃｍ−１であることを特徴とする。
【発明の効果】
【００１３】
本発明により、高発振耐量を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】本発明の実施の形態１に係る半導体装置を示す下面図である。
【図３】図１及び図２のＩ−ＩＩに沿った断面図である。
【図４】深さに対するキャリア濃度を示す図である。
【図５】キャリア濃度の傾斜∇ｎｂｕｆｆｅｒに対するＶＦ、ＥＲＥＣ、Ｖｓｎａｐ−ｏｆｆ、ＪＡ（ｂｒｅａｋ）を示す図である。
【図６】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図８】比較例に係る半導体装置を示す断面図である。
【図９】シミュレーションに用いたｎ型バッファ層のピーク濃度と拡散深さを示す図である。
【図１０】比較例と実施の形態３における耐圧波形のバッファ層の厚み依存性のシミュレーション結果を示す図である。
【図１１】比較例と実施の形態３におけるｓｎａｐｐｙ  ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。
【図１２】比較例と実施の形態３におけるｓｎａｐｐｙ  ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。
【図１３】本発明の実施の形態４に係る半導体装置を示す裏面図である。
【図１４】図１３のＩ−ＩＩに沿った断面図である。
【図１５】図１３のＩＩＩ−ＩＶに沿った断面図である。
【図１６】本発明の実施の形態４に係る半導体装置の変形例１を示す下面図である。
【図１７】本発明の実施の形態４に係る半導体装置の変形例２を示す下面図である。
【図１８】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図１９】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図２０】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図２１】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図２２】本発明の実施の形態９に係る半導体装置を示す断面図である。
【図２３】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【図２４】本発明の実施の形態１１に係る半導体装置を示す断面図である。
【図２５】本発明の実施の形態１２に係る半導体装置を示す断面図である。
【図２６】本発明の実施の形態１３に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１６】
実施の形態１．
図１及び図２は、それぞれ本発明の実施の形態１に係る半導体装置を示す上面図及び下面図である。図３は、図１及び図２のＩ−ＩＩに沿った断面図である。ｎ−型ドリフト層１の上面にｐ型アノード層２が設けられている。ｎ−型ドリフト層１の下面にｎ型カソード層３が設けられている。
【００１７】
ｎ−型ドリフト層１とｎ型カソード層３の間にｎ型バッファ層４が設けられている。ｎ型バッファ層４の不純物のピーク濃度は、ｎ−型ドリフト層１より高く、ｎ型カソード層３より低い。ｐ型アノード層２にアノード電極５がオーミック接触し、ｎ型カソード層３にカソード電極６がオーミック接触している。
【００１８】
図４は、深さに対するキャリア濃度を示す図である。ｎ型バッファ層４の深さをＤｂｕｆｆｅｒ、ｎ型ドリフト層とｎ型バッファ層の接続部分におけるキャリア濃度の傾斜を濃度勾配∇ｎｂｕｆｆｅｒ［ｃｍ−１］、ｎ型バッファ層４中の実効ドーズ量をφｅｆｆ[ｃｍ−２]、ｎ−型ドリフト層１のキャリア濃度をｎ０[ｃｍ−３]とする。これらの関係は以下の数式で表される。
【数１】
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【００１９】
図５は、キャリア濃度の傾斜∇ｎｂｕｆｆｅｒに対するＶＦ、ＥＲＥＣ、Ｖｓｎａｐ−ｏｆｆ、ＪＡ（ｂｒｅａｋ）を示す図である。ＶＦはオン状態での電圧降下、ＥＲＥＣはリカバリー損失、Ｖｓｎａｐ−ｏｆｆはリカバリー時のオーバーシュート電圧、ＪＡ（ｂｒｅａｋ）は最大可制御電流密度である。このデータに基づいて、ＶＦ、ＥＲＥＣ、Ｖｓｎａｐ−ｏｆｆを低くし、ＪＡ（ｂｒｅａｋ）を高くするために、濃度勾配∇ｎｂｕｆｆｅｒを２０〜２０００ｃｍ−１にする。なお、従来技術では濃度勾配が１０５ｃｍ−１程度であり、本実施の形態に比べて急峻であった。
【００２０】
本実施の形態のようにｎ−型ドリフト層１とｎ型バッファ層４の接続部分のキャリア濃度が緩くブロードに分布した深いバッファ構造をＣＰＬ（Controlling Plasma Layer）バッファ構造と呼ぶ。このＣＰＬバッファ構造によりリカバリー時における同境界部分での電界強度の高まりを抑制することができる。この結果、カソード側の電界強度の高まりによって生じるスナップオフと、それをトリガーとして発生する高周波発振を防ぐことができるため、高発振耐量を実現することができる。
【００２１】
また、ｎ型バッファ層４の実効ドーズ量φｅｆｆを、ｎ−型ドリフト層１の実効ドーズ量よりも高い１×１０１２〜５×１０１２ｃｍ−２に設定する。これにより、ｎ型バッファ層４の総ドーズ量がｎ−型ドリフト層１の総ドーズ量と同程度になるため、ｎ−型ドリフト層１とｎ型バッファ層４の双方で耐圧を保持できる。従って、ｎ型バッファ層４が無い場合に比べて同等耐圧を保持するのに必要なｎ−型ドリフト層１の厚みを薄くでき、トータルロスを低減することができる。
【００２２】
なお、ｎ−型ドリフト層１のキャリア濃度ｎ０は、耐圧クラスに依存して決定される。一例として、６００〜６５００Ｖクラスの場合、キャリア濃度ｎ０は１×１０１２〜１×１０１５ｃｍ−３である。ｎ型カソード層３の表面濃度は１×１０１９〜５×１０２０ｃｍ３、拡散深さは０．５〜２μｍである。ｎ型バッファ層４の厚みＤｂｕｆｆｅｒは上記の数式のとおりｎ０、∇ｎｂｕｆｆｅｒ、φｅｆｆの関数である。
【００２３】
また、ｎ型バッファ層４のピーク濃度とｎ−型ドリフト層１のピーク濃度の比は１×１０−４〜１×１０−１である。ｎ型バッファ層４とｎ−型ドリフト層１の深さの比は０．１〜１０である。
【００２４】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。実施の形態１はダイオードであったが、本実施の形態はＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００２５】
ｐ型アノード層２はｐ型ベース層であり、そのピーク濃度は１．０×１０１６〜１．０×１０１８ｃｍ−３である。ｐ型アノード層２上のウエハ表面部に部分的にｐ＋型拡散層７とｎ＋型エミッタ層８が形成されている。ｎ＋型エミッタ層８のピーク濃度は１．０×１０１８〜１．０×１０２１ｃｍ−３、深さは０．２〜１．０μｍである。
【００２６】
ｐ型アノード層２とｎ−型ドリフト層１の間にｎ＋型層９が形成されている。ｎ＋型層９は、ピーク濃度が１．０×１０１５〜１．０×１０１７ｃｍ−３であり、深さがｐ型アノード層２より０．５〜１．０μｍ深い。
【００２７】
ｎ＋型エミッタ層８、ｐ型アノード層２及びｎ＋型層９を貫通するようにトレンチゲート１０が設けられている。トレンチゲート１０上には層間絶縁膜１１が設けられている。アノード電極５はエミッタ電極であり、ｐ＋型拡散層７に接続されている。ｎ型カソード層３の代わりにｐ型コレクタ層１２が設けられている。カソード電極６はコレクタ電極であり、ｐ型コレクタ層１２にオーミック接触する。
【００２８】
ｎ型バッファ層４のピーク濃度は、ｎ−型ドリフト層１より高く、ｐ型コレクタ層１２より低い。そして、実施の形態１と同様に、ｎ−型ドリフト層１とｎ型バッファ層４の接続部分におけるキャリア濃度の傾斜を２０〜２０００ｃｍ−１にする。そして、ｎ型バッファ層４の実効ドーズ量φｅｆｆを、ｎ−型ドリフト層１の実効ドーズ量よりも高い１×１０１２〜５×１０１２ｃｍ−２に設定する。これにより、ＩＧＢＴの場合であっても実施の形態１と同様の効果を得ることができる。
【００２９】
実施の形態３．
図７は、本発明の実施の形態３に係る半導体装置を示す断面図である。実施の形態１の単層のｎ型カソード層３の代わりに、ｎ型カソード層３とｐ型カソード層１３が横に並んで交互に配置されている。カソード電極６はｎ型カソード層３とｐ型カソード層１３にオーミック接触する。従って、ｐ型カソード層１３はカソード電極６を通じてｎ型カソード層３と短絡している。ｎ型カソード層３のピーク濃度はｐ型カソード層１３よりも高い。
【００３０】
ｎ−型ドリフト層１の深さｔｎ−、ｎ型カソード層３の幅Ｗｎ、ｐ型カソード層１３の幅Ｗｐの間に以下の関係が成り立つ。
２・ｔｎ−≧（Ｗｎ＋Ｗｐ）≧ｔｎ−／１０
【００３１】
本実施の形態の効果を比較例と比較して説明する。具体的には、耐圧１７００Ｖに設計した本実施の形態と比較例のダイオードにおけるＶｒｒｍ、スナップオフ耐量とリカバリー耐量に対するｎ型バッファ層４のピーク濃度と拡散深さの依存性について説明する。図８は、比較例に係る半導体装置を示す断面図である。比較例にはｎ型バッファ層４が無く、ｎ型カソード層３が単層である。
【００３２】
ここで、非特許文献１４の図４のピーク電圧Ｖｓｎａｐ−ｏｆｆに対するリカバリー条件の許容度合いをスナップオフ耐量と呼ぶ。スナップオフ耐量が高いほど、高印加電圧、低電流、低温、高速電流遮断等、いわゆるハードリカバリー条件下での動作が許容できる。また、非特許文献１４の図７に表される印加電圧Ｖｃｃと最大遮断電流密度ＪＡ（ｂｒｅａｋ）からなる安全動作領域をリカバリー耐量と呼ぶ。リカバリー耐量が高いほど、高印加電圧、大電流密度条件でのリカバリー動作が許容できる。
【００３３】
図９は、シミュレーションに用いたｎ型バッファ層のピーク濃度と拡散深さを示す図である。この図のようにドーズ量を３．７５×１０１２ｃｍ−２に固定し、三角形近似で設定したピーク濃度と拡散深さを設定してガウス分布に近いｎ型バッファ層４を模擬した。また、ｎ型バッファ層４の厚みに関わらず、ｎ−型ドリフト層１の厚みは一定とした。
【００３４】
図１０は、比較例と実施の形態３における耐圧波形のバッファ層の厚み依存性のシミュレーション結果を示す図である。何れのダイオードも耐圧１７００Ｖに設計している。図１１，１２は、比較例と実施の形態３におけるｓｎａｐｐｙ  ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。ｎ型バッファ層４のピーク濃度は５×１０１６ｃｍ−３、ｎ型バッファ層４の厚みは図１１では１．５μｍ、図１２では５０μｍである。
【００３５】
比較例では、主接合部での電界強度の高まりによるインパクトイオン化で発生した電子がｎ−型ドリフト層１中の高電界によってカソード側に走行する。これにより、電子の濃度がバッファ層中のキャリア濃度を上回ることで、ポアソン方程式の関係からｎ型バッファ層４中の電界の傾きが逆になり、主接合に加えてカソード側でも電界強度が高まる。従って、比較例では、ｎ型バッファ層４が厚いほど、ＪＲ＝１０Ａ／ｃｍ２程度から負性微分抵抗ＮＤＲの特性がより顕著に現れる。ＪＲ＝１００〜１０００Ａ／ｃｍ２辺りでは、主接合とカソード側の両方でインパクトイオン化が発生し、主接合側とカソード側の双方からｎ−型ドリフト層１中に電子と正孔が供給され、２次降伏に至る。
【００３６】
一方、本実施の形態では、耐圧波形にＮＤＲ特性が現れず、ｎ型バッファ層４が薄い場合には耐圧波形のＪＲ＝１Ａ／ｃｍ２あたりで２次降伏が現れる。この小電流領域での２次降伏は、ダイオードのリカバリーＳＯＡにおける最大遮断電流密度の低下やアバランシェ耐量の低下を招くことから、２次降伏の発生ポイントを大電流化することが求められる。その一方で、ＮＤＲ特性を示すようなダイオード構造は、リカバリー時にカソード側の電界が持ち上がることで電圧サージとスナップオフが発生し、それをトリガーとして高周波発振が発生しやすい（図１１，１２を参照）。このため、ダイオードの耐圧波形は、ＮＤＲ特性や２次降伏によるＳ字カーブを示さず、直線的なラインに近づける必要がある。図１０から読み取るとｎ型バッファ層４は厚いほうが良いことになる。
【００３７】
しかし、ｎ−型ドリフト層１の厚みを一定として単にｎ型バッファ層４を厚くすると、オン状態における抵抗成分が大きくなり、ＶＦの増加（悪化）を招く。そこで、本実施の形態ではｎ−型ドリフト層１とｎ型バッファ層４の接続部分におけるキャリア濃度の傾斜を２０〜２０００ｃｍ−１とする。このように接続部分における濃度変化を緩くすることで、耐圧波形の２次降伏及びＮＤＲを防ぎ、ＶＦの増加を抑えながら、リカバリー時における接続部分での電界強度の高まりを抑制することができる。この結果、カソード側の電界強度の高まりによって生じるスナップオフと、それをトリガーとして発生する高周波発振を防ぐことができるため、高発振耐量を実現することができる。
【００３８】
また、（Ｗｎ＋Ｗｐ）で表される幅をＲＦＣセルピッチと呼ぶ。ＲＦＣセルピッチを細かくすると、ＶＦは増加し、ＥＲＥＣは減少する。即ち、ＶＦ−ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、インバータへ組み込むフリーホイールダイオードに本実施の形態を適用する場合に、用途に合わせてＲＦＣセルピッチを調整することでＶＦ−ＥＲＥＣトレードオフ特性を調整することができる。ただし、ＲＦＣセルピッチを細かく設定し過ぎると、スナップオフ耐量が低下し、逆に粗く設定し過ぎるとリカバリー耐量が低下する。
【００３９】
また、（Ｗｐ／（Ｗｎ＋Ｗｐ））で表される割合をＲＦＣセルショート率と呼ぶ。ＲＦＣセルショート率を小さくすると、ＶＦは増加し、ＥＲＥＣは減少する。即ち、ＶＦ−ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、インバータへ組み込むフリーホイールダイオードに本実施の形態を適用する場合に、用途に合わせてＲＦＣセルショート率を調整することでＶＦ−ＥＲＥＣトレードオフ特性を調整することができる。ただし、ＲＦＣセルショート率を小さく設定し過ぎると、スナップオフ耐量が低下し、クロスポイントが増加し、逆に大きく設定し過ぎるとリカバリー耐量が低下する。
【００４０】
このように、本実施の形態では、ＲＦＣセルピッチ又はＲＦＣセルショート率を調整することで、ライフタイム制御手法に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を制御することができる。
【００４１】
また、ｐ型カソード層１３のドーズ量を少なくすると、スナップオフ耐量は低下するが、ＥＲＥＣとリーク電流を抑制することができる。Ｐ型カソード層１３のドーズ量を増やすとその逆の結果が得られる。これに対して本実施の形態ではスナップオフ耐量とリカバリー耐量が確保でき、ｐ型カソード層１３のドーズ量の設定許容範囲を拡大することができる。
【００４２】
単純なｐ−ｎ接合ではＶＦの温度依存性は基本的に正であり、温度が上がると電流が流れやすくなる。パワーチップを並列に接続した大容量のパワーモジュールにおいてチップの温度分布に偏りが生じると、発熱量が大きいチップにさらに電流が流れて発熱するという正の帰還が発生し、モジュールの破壊を引き起こす可能性がある。そこで、室温のＶＦカーブと高温のＶＦカーブが交差する電流値（クロスポイント）は低いほうが望ましい。本実施の形態では、アノードとカソードの実効的なドーズ量を下げ、双方からのキャリア注入効率を下げることができるため、低い電流値でのクロスポイントを実現することができる。
【００４３】
また、カソード電極６がｎ型カソード層３にオーム接触し、ｐ型カソード層１３にショットキー接触するようにしてもよい。カソード電極６とｐ型カソード層１３の間のショットキー障壁差が大きいことで、寄生のｐｎｐトランジスタに対して抵抗成分が付加されたのと同様の状態になり、寄生のｐｎｐトランジスタ動作によるデバイス縦方向の電流を抑制することができる。この結果、高リカバリーＳＯＡと高アバランシェ耐量を実現することができる。
【００４４】
実施の形態４．
図１３は、本発明の実施の形態４に係る半導体装置を示す裏面図である。図１４は図１３のＩ−ＩＩに沿った断面図である。実施の形態３の単層のｎ型バッファ層４の代わりに、ｎ型バッファ層４とｎ型バッファ層１４が横に並んで交互に配置されている。ｎ型バッファ層４はｎ−型ドリフト層１とｎ型カソード層３の間に設けられ、ｎ型バッファ層１４はｎ−型ドリフト層１とｐ型カソード層１３の間に設けられている。ｎ型バッファ層４，１４のピーク濃度は、ｎ−型ドリフト層１より高く、ｎ型カソード層３より低い。ｎ型バッファ層４のピーク濃度はｎ型バッファ層１４よりも高い。その他の構成は実施の形態３と同様である。
【００４５】
図１５は図１３のＩＩＩ−ＩＶに沿った断面図である。ｐ型アノード層２が設けられた領域が活性領域であり、それより外側の領域が終端領域である。終端領域のアノード側には一般的なｐ型ガードリング層１５が設けられ、終端領域の最外周部にｎ型チャネルストッパ層１６が設けられている。ｐ型ガードリング層１５のピーク濃度はｐ型アノード層２より高く、ｎ型チャネルストッパ層１６のピーク濃度はｎ−型ドリフト層１より高い。
【００４６】
終端領域のカソード構造は、ｐ型アノード層２の最外周部から活性領域側に距離ＷＧＲ：１０〜５００ｕｍ離れた位置から始まる。終端領域のカソード構造はｎ型層１７とｐ型層１８の二層構造である。
【００４７】
本実施の形態では、ｎ型カソード層３上のｎ型バッファ層４のドーズ量を高くすることで、オン状態でのカソード側からの電子の注入効率が高まる。また、Ｌ負荷回路での誘導起電力を印加して装置をアバランシェ状態に至らせた際に空乏層がｐ型カソード層１３まで到達し難くなり、耐圧波形のＮＤＲ（２次降伏）が抑制される。この結果、低ＶＦと高アバランシェ耐量を実現することができる。アバランシェ状態の許容度合いをアバランシェ耐量と呼ぶ。
【００４８】
また、ｎ型カソード層３とｐ型カソード層１３はストライプパターンである。これにより、想定するｎ型カソード層３とｐ型カソード層１３の比を反映させたパターンを簡単に設計することができる。
【００４９】
図１６は、本発明の実施の形態４に係る半導体装置の変形例１を示す下面図である。このように終端領域のカソードがｎ型であっても上記と同様の効果を得ることができる。
【００５０】
図１７は、本発明の実施の形態４に係る半導体装置の変形例２を示す下面図である。ｎ型カソード層３がドットパターンである。これにより、コーナー部にも配慮したパターン設計が可能となり、均一なデバイス動作を実現することができる。この結果、高リカバリーＳＯＡを実現することができる。なお、ｐ型カソード層１３がドットパターンでも同様の効果を得ることができる。
【００５１】
実施の形態５．
図１８は、本発明の実施の形態５に係る半導体装置を示す断面図である。ｎ型バッファ層４の深さがｎ型バッファ層１４よりも深い。その他の構成は実施の形態４と同じである。この場合でも実施の形態４と同様の効果を得ることができる。
【００５２】
実施の形態６．
図１９は、本発明の実施の形態６に係る半導体装置を示す断面図である。実施の形態４の単層のｐ型アノード層２の代わりに、ｐ型アノード層２とｐ型アノード層１９が横に並んで交互に配置されている。アノード電極５はｐ型アノード層２，１９にオーミック接触する。従って、ｐ型アノード層１９はアノード電極５を通じてｐ型アノード層２と短絡している。ｐ型アノード層１９のピーク濃度はｐ型アノード層２よりも低い。ｐ型アノード層２とｐ型アノード層１９のピーク濃度比が０．５〜５００である。
【００５３】
低濃度のｐ型アノード層１９を設けたことでオン状態におけるアノード側の注入効率が抑制されるため、オン状態のアノード側のキャリア濃度が低下し、発振のトリガーであるカソード側の電界強度の持ち上がりを抑制することができる。また、オン状態にｎ−型ドリフト層１内のキャリアが少ないため、リカバリー時に終端領域と活性領域の境界部にキャリアが集中して破壊に至る現象を抑制することができる。この結果、高リカバリーＳＯＡ、高発振耐量、低ＶＦ、低クロスポイント、高サージ電流耐量を実現することができる。
【００５４】
実施の形態７．
図２０は、本発明の実施の形態７に係る半導体装置を示す断面図である。ｐ型アノード層１９がｐ型アノード層２の上面の一部のみに設けられている。ｐ型アノード層２の深さに対するｐ型アノード層１９の深さの比が０．１〜０．９である。この場合でも実施の形態６と同様の効果を得ることができる。
【００５５】
実施の形態８．
図２１は、本発明の実施の形態８に係る半導体装置を示す断面図である。終端領域のｎ−型ドリフト層１の下面に単層のｎ型層１７のみが設けられている。カソード電極６がｎ型層１７に接触して電気的に接続されている。ｎ型層１７は１×１０１５〜１×１０１６ｃｍ−３のピーク濃度を持つ。これにより、ｎ型バッファ層１４はカソード電極６に対して接触抵抗が大きくなる。従って、オン状態において終端領域のカソード側からの電子の注入を抑え、リカバリーＳＯＡを高めることができる。
【００５６】
実施の形態９．
図２２は、本発明の実施の形態９に係る半導体装置を示す断面図である。ｎ型バッファ層４が単層であり、かつ終端領域のカソード構造もｎ型層１７の単層である。これにより実施の形態８よりも更に構成を簡略化できる。
【００５７】
実施の形態１０．
図２３は、本発明の実施の形態１０に係る半導体装置を示す断面図である。終端領域の最外周部にｎ型チャネルストッパバッファ層２０が設けられている。ｎ型チャネルストッパバッファ層２０中にｎ型チャネルストッパ層２１及びｐ型チャネルストッパ層２２が設けられている。ｎ型チャネルストッパバッファ層２０のピーク濃度はｎ−型ドリフト層１より高い。ｎ型チャネルストッパ層２１のピーク濃度はｎ型チャネルストッパバッファ層２０及びｐ型チャネルストッパ層２２より高い。これにより、高リカバリーＳＯＡを実現することができる。
【００５８】
実施の形態１１．
図２４は、本発明の実施の形態１１に係る半導体装置を示す断面図である。一般的なｐ型ガードリング層１５の代わりにＬＮＦＬＲ（Linearly-Narrowed Field Limiting Ring）構造２３が設けられている。ＬＮＦＬＲ構造２３は、活性領域から終端領域に向かって周期的に並列する複数のｐ型層である。この複数のｐ型層は終端領域に向かって線形な濃度勾配を持つ。
【００５９】
活性領域のｐ型アノード層２とＬＮＦＬＲ構造２３の間にＲＥＳＵＲＦ(Reduced Surface Field)構造２４が設けられている。ＲＥＳＵＲＦ構造２４は、活性領域端に形成した深いｐ層と、ＬＮＦＬＲ構造２３の拡散層と同じ拡散深さのｐ層を有する。ＲＥＳＵＲＦ構造２４のドーズ量は２×１０１２／ｍ２、幅は５〜１００ｕｍである。ＲＥＳＵＲＦ構造２４を設けることでリカバリー時の電界ピークを緩和することができる。
【００６０】
実施の形態１２．
図２５は、本発明の実施の形態１２に係る半導体装置を示す断面図である。実施の形態１１のＲＥＳＵＲＦ構造２４の代わりに、本実施の形態ではＶＬＤ(Variation of Lateral Doping)構造２５が設けられている。ＶＬＤ構造２５は活性領域端に形成した深いｐ層と、この深いｐ層とＬＮＦＬＲ拡散層の深さを接続するように勾配を持たせたｐ層とを有する。
【００６１】
実施の形態１３．
図２６は、本発明の実施の形態１３に係る半導体装置を示す断面図である。活性領域にＩＧＢＴが設けられ、終端領域にＬＮＦＬＲ構造２３が設けられている。この場合でも実施の形態１１と同様の効果を得ることができる。
【００６２】
なお、本願の半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【００６３】
また、上記の実施の形態では１２００Ｖ又は１７００Ｖクラスの低・中耐圧クラスを例にとって説明した。しかし、耐圧クラスに関係なく上記の効果を得ることができる。
【符号の説明】
【００６４】
１  ｎ−型ドリフト層、２，１９  ｐ型アノード層、３  ｎ型カソード層、４，１４  ｎ型バッファ層、６  カソード電極、１２  ｐ型コレクタ層、１３  ｐ型カソード層、１７  ｎ型層、２０  ｎ型チャネルストッパバッファ層、２１  ｎ型チャネルストッパ層、２２  ｐ型チャネルストッパ層、２３  ＬＮＦＬＲ構造、２４  ＲＥＳＵＲＦ構造、２５  ＶＬＤ構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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