(57)【要約】【課題】時間デジタル変換の変換時間の短縮化等を実現できる回路装置等の提供。【解決手段】回路装置は、第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１と、第１のクロック周波数ｆ１とは異なる第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２とが入力され、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含む。時間デジタル変換回路は、第１、第２のクロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、バイナリーサーチにより求める。【選択図】図８
2018056678.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック周波数の第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号とが入力され、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含み、
前記時間デジタル変換回路は、
前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で、前記第１の信号と前記第２の信号の遷移タイミングの前記時間差に対応する前記デジタル値を、バイナリーサーチにより求めることを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記時間デジタル変換回路は、
前記時間差に対応する前記デジタル値の各ビットを、上位ビットから下位ビットへと順次に前記バイナリーサーチにより求めることを特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置において、
前記時間デジタル変換回路は、
第ｉの更新期間では、前記第１のクロック信号のｋ番目のクロックサイクルで、前記第１の信号の信号レベルを遷移させ、前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を行い、位相比較の結果に基づいて、第ｉ＋１の更新期間での前記バイナリーサーチの探索範囲を設定することを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記時間デジタル変換回路は、
前記第ｉの更新期間での前記第２の信号と前記第２のクロック信号の位相比較により、前記第２の信号の方が前記第２のクロック信号よりも位相が遅れていると判断した場合には、前記第ｉ＋１の更新期間では、前記第１のクロック信号のｍ番目（ｍ＞ｋ）のクロックサイクルで、前記第１の信号の信号レベルを遷移させ、
前記第ｉの更新期間での前記第２の信号と前記第２のクロック信号の位相比較により、前記第２の信号の方が前記第２のクロック信号よりも位相が進んでいると判断した場合には、前記第ｉ＋１の更新期間では、前記第１のクロック信号のｎ番目（ｎ＜ｋ）のクロックサイクルで、前記第１の信号の信号レベルを遷移させることを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
時間デジタル変換の分解能をΔｔとし、前記第１の信号と前記第２の信号の遷移タイミングの前記時間差をＴＤＦとした場合に、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑ（ｑ＞ｐ）を、前記バイナリーサーチにより求めることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
時間デジタル変換の分解能をΔｔとし、前記第１の信号と第２の信号の遷移タイミングの前記時間差をＴＤＦとした場合に、ｒ×Δｔ≦ＴＤＦ≦（ｒ＋１）×Δｔを満たすｒを、前記バイナリーサーチにより求めることを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の回路装置において、
前記第１のクロック信号は、第１の発振子を用いて生成されるクロック信号であり、前記第２のクロック信号は、第２の発振子を用いて生成されるクロック信号であることを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
前記第２の信号及び前記第２のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第２の信号と前記第２のクロック信号との位相比較を行うことを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
前記時間差に対応する前記デジタル値の下位ビット側を求める際に、前記第１の信号の信号レベルを遷移させる前記第１のクロック信号のクロックサイクルを指定するクロックサイクル指定値を、前記第２の信号と前記第２のクロック信号の位相比較の結果に応じて、所与の値だけ増加又は減少させる更新を行うことを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の回路装置において、
前記第１のクロック信号と前記第２のクロック信号の位相同期を行う同期化回路を含むことを特徴とする回路装置。
【請求項１１】
請求項１０に記載の回路装置において、
前記同期化回路は、
前記第１のクロック信号と前記第２のクロック信号を位相同期タイミング毎に位相同期させることを特徴とする回路装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の回路装置と、
前記第１のクロック信号を生成するための第１の発振子と、
前記第２のクロック信号を生成するための第２の発振子と、
を含むことを特徴とする物理量測定装置。
【請求項１３】
請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１４】
請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は第１の信号（例えばスタート信号）と第２の信号（例えばストップ信号）の遷移タイミングの時間差をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜４に開示される従来技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２４６４８４号公報
【特許文献２】特開２００７−１１０３７０号公報
【特許文献３】特開２０１０−１１９０７７号公報
【特許文献４】特開平５−８７９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。
【０００５】
しかしながら、半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。一方、特許文献４の従来技術では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、時間デジタル変換の変換時間が非常に長くなってしまうという課題がある。例えば時間デジタル変換の分解能を上げるために、時間差に対応するデジタル値のビット数Ｌを大きくしたとする。この場合に特許文献４の従来手法では、例えば２Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。
【０００６】
本発明の幾つかの態様によれば、時間デジタル変換の変換時間の短縮化等を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００８】
本発明の一態様は、第１のクロック周波数の第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号とが入力され、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含み、前記時間デジタル変換回路は、前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で、前記第１の信号と前記第２の信号の遷移タイミングの前記時間差に対応する前記デジタル値を、バイナリーサーチにより求める回路装置に関係する。
【０００９】
本発明の一態様によれば、クロック周波数が異なる第１、第２のクロック信号が入力され、第１、第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換処理が行われる。この場合に本発明の一態様では、第１、第２の信号の遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求める時間デジタル変換処理が行われる。このようにバイナリーサーチを用いた時間デジタル変換処理を行うことで、時間デジタル変換の変換時間の短縮化等を図れるようになる。
【００１０】
また本発明の一態様では、前記時間デジタル変換回路は、前記時間差に対応する前記デジタル値の各ビットを、上位ビットから下位ビットへと順次に前記バイナリーサーチにより求めてもよい。
【００１１】
このようにデジタル値の各ビットをバイナリーサーチにより求めて行くことで、探索範囲が順次に狭まって行くため、時間デジタル変換の高速化を図れる。
【００１２】
また本発明の一態様では、前記時間デジタル変換回路は、第ｉの更新期間では、前記第１のクロック信号のｋ番目のクロックサイクルで、前記第１の信号の信号レベルを遷移させ、前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を行い、位相比較の結果に基づいて、第ｉ＋１の更新期間での前記バイナリーサーチの探索範囲を設定してもよい。
【００１３】
このように、第ｉの更新期間での第２の信号と第２のクロック信号の位相比較の結果に基づいて、第ｉ＋１の更新期間でのバイナリーサーチの探索範囲を設定すれば、位相比較の結果に応じて、バイナリーサーチの探索範囲を順次に狭めて行くことが可能になり、時間デジタル変換の高速化を図れる。
【００１４】
また本発明の一態様では、前記時間デジタル変換回路は、前記第ｉの更新期間での前記第２の信号と前記第２のクロック信号の位相比較により、前記第２の信号の方が前記第２のクロック信号よりも位相が遅れていると判断した場合には、前記第ｉ＋１の更新期間では、前記第１のクロック信号のｍ番目（ｍ＞ｋ）のクロックサイクルで、前記第１の信号の信号レベルを遷移させ、前記第ｉの更新期間での前記第２の信号と前記第２のクロック信号の位相比較により、前記第２の信号の方が前記第２のクロック信号よりも位相が進んでいると判断した場合には、前記第ｉ＋１の更新期間では、前記第１のクロック信号のｎ番目（ｎ＜ｋ）のクロックサイクルで、前記第１の信号の信号レベルを遷移させてもよい。
【００１５】
このようにすれば、第ｉの更新期間において、第２のクロック信号に対して第２の信号の位相が遅れているか進んでいるかを判断することで、第ｉ＋１の更新期間でのバイナリーサーチの探索範囲を設定することが可能になる。これにより、バイナリーサーチにより探索範囲を順次に狭めて行きながら、時間差に対応するデジタル値を求めて行く時間デジタル変換処理の実現が可能になる。
【００１６】
また本発明の一態様では、前記時間デジタル変換回路は、時間デジタル変換の分解能をΔｔとし、前記第１の信号と前記第２の信号の遷移タイミングの前記時間差をＴＤＦとした場合に、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑ（ｑ＞ｐ）を、前記バイナリーサーチにより求めてもよい。
【００１７】
このように、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑを求めて行くことで、時間差ＴＤＦに対応するデジタル値の探索範囲を順次に狭めて行く時間デジタル変換処理の実現が可能になる。
【００１８】
また本発明の一態様では、前記時間デジタル変換回路は、時間デジタル変換の分解能をΔｔとし、前記第１の信号と第２の信号の遷移タイミングの前記時間差をＴＤＦとした場合に、ｒ×Δｔ≦ＴＤＦ≦（ｒ＋１）×Δｔを満たすｒを、前記バイナリーサーチにより求めてもよい。
【００１９】
このように、ｒ×Δｔ≦ＴＤＦ≦（ｒ＋１）×Δｔを満たすｒを求めることで、例えば時間差ＴＤＦに対応する最終的なデジタル値を求めることが可能になる。
【００２０】
また本発明の一態様では、前記第１のクロック信号は、第１の発振子を用いて生成されるクロック信号であり、前記第２のクロック信号は、第２の発振子を用いて生成されるクロック信号であってもよい。
【００２１】
このように第１、第２の発振子により生成された第１、第２のクロック信号を用いて時間デジタル変換を行うことで、より精度の高い時間デジタル変換を実現できる。
【００２２】
また本発明の一態様では、前記時間デジタル変換回路は、前記第２の信号及び前記第２のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第２の信号と前記第２のクロック信号との位相比較を行ってもよい。
【００２３】
このようにすれば一方の信号に基づき他方の信号をサンプリングすることで得られた電圧レベルを用いて、第２の信号と第２のクロック信号の位相関係を判断できるようになる。
【００２４】
また本発明の一態様では、前記時間デジタル変換回路は、前記時間差に対応する前記デジタル値の下位ビット側を求める際に、前記第１の信号の信号レベルを遷移させる前記第１のクロック信号のクロックサイクルを指定するクロックサイクル指定値を、前記第２の信号と前記第２のクロック信号の位相比較の結果に応じて、所与の値だけ増加又は減少させる更新を行ってもよい。
【００２５】
このようにすれば、バイナリーサーチの手法により、時間デジタル変換の高速化を実現しながら、クロックサイクル指定値を更新する手法により、時間又は物理量の動的な変化への対応や、或いは時間デジタル変換の精度の向上等を実現できるようになる。
【００２６】
また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の位相同期を行う同期化回路を含んでもよい。
【００２７】
このような同期化回路を設ければ、第１、第２のクロック信号を位相同期させることが可能になり、例えば時間デジタル変換の高速化や精度の向上等の実現が容易になる。
【００２８】
また本発明の一態様では、前記同期化回路は、前記第１のクロック信号と前記第２のクロック信号を位相同期タイミング毎に位相同期させてもよい。
【００２９】
このようにすれば、第１、第２のクロック信号を位相同期タイミング毎に位相同期させることが可能になり、第１、第２のクロック信号の確実な位相同期等を実現できるようになる。
【００３０】
また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第１のクロック信号を生成するための第１の発振子と、前記第２のクロック信号を生成するための第２の発振子と、を含む物理量測定装置に関係する。
【００３１】
このように第１、第２の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。
【００３２】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００３３】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００３４】
【図１】本実施形態の回路装置の構成例。
【図２】クロック周波数差を用いた時間デジタル変換手法の説明図。
【図３】信号ＳＴＡ、ＳＴＰの関係を示す図。
【図４】信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。
【図５】本実施形態の回路装置の動作を説明する信号波形図。
【図６】本実施形態の回路装置の動作を説明する信号波形図。
【図７】本実施形態の回路装置の動作を説明する信号波形図。
【図８】本実施形態の回路装置の動作を説明する信号波形図。
【図９】本実施形態のバイナリーサーチ手法の詳細な説明図。
【図１０】本実施形態のバイナリーサーチ手法の詳細な説明図。
【図１１】本実施形態のバイナリーサーチ手法の詳細な説明図。
【図１２】時間デジタル変換回路の詳細な構成例。
【図１３】位相検出器の構成例。
【図１４】本実施形態の変形例の手法を説明する信号波形図。
【図１５】クロックサイクル指定値の更新手法を説明する信号波形図。
【図１６】クロックサイクル指定値の更新手法を説明する信号波形図。
【図１７】クロックサイクル指定値の更新手法を説明する信号波形図。
【図１８】クロックサイクル指定値の更新手法の説明図。
【図１９】クロックサイクル指定値の更新手法の説明図。
【図２０】同期化回路を設けた回路装置の構成例。
【図２１】同期化回路の第１の構成例。
【図２２】同期化回路の動作を説明する信号波形図。
【図２３】同期化回路の第２の構成例。
【図２４】物理量測定装置の構成例。
【図２５】電子機器の構成例。
【図２６】移動体の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．回路装置
図１に本実施形態の回路装置１０の構成例を示す。回路装置１０は時間デジタル変換回路２０を含む。また発振回路１０１、１０２を含むことができる。なお回路装置は図１の構成に限定されず、これらの一部の構成要素（例えば発振回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３７】
時間デジタル変換回路２０は、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の時間差をデジタル値ＤＱに変換する。具体的には時間デジタル変換回路２０は、クロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＫ１（第１のクロック信号）と、クロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＫ２（第２のクロック信号）が入力される。そしてこれらのクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換して出力する。ここでクロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。なお、時間デジタル変換回路２０は、クロック周波数が異なる３つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第１、第２、第３のクロック信号が入力されて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換してもよい。
【００３８】
時間デジタル変換回路２０は、クロック周波数ｆ１とクロック周波数ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、バイナリーサーチにより求める。バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。クロック周波数ｆ１、ｆ２の周波数差に対応する分解能での時間デジタル変換については、後述の図２において詳細に説明する。
【００３９】
このように本実施形態では、バイナリーサーチを有効利用して時間デジタル変換を実現しているため、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。即ち、バイナリーサーチにより探索範囲を順次に狭めて行くことができるため、時間デジタル変換の大幅な高速化を図れる。例えば時間デジタル変換の分解能を高めるためには、デジタル値ＤＱのビット数を大きくする必要がある。そして、このようにデジタル値ＤＱのビット数が大きくなった場合に、バイナリーサーチを用いる本実施形態の手法は、時間デジタル変換の高速化に非常に有効な手法になる。
【００４０】
例えば時間デジタル変換回路２０は、時間差に対応するデジタル値ＤＱの各ビットを、上位ビットから下位ビットへと順次にバイナリーサーチにより求める。例えば時間差を変換したデジタル値ＤＱをＬビットのデータとして、Ｌビットの各ビットをｂＬ、ｂＬ−１・・・・ｂ２、ｂ１とする。ｂＬがＭＳＢであり、ｂ１がＬＳＢである。この場合に時間デジタル変換回路２０は、デジタル値ＤＱの各ビットｂＬ、ｂＬ−１・・・・ｂ２、ｂ１を、バイナリーサーチにより求める。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂＬ、ｂＬ−１・・・・ｂ２、ｂ１を順次に求める。
【００４１】
例えば、まず、ＭＳＢであるビットｂＬの論理レベルを求める。例えば後述するように信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、位相比較結果に基づいて、ビットｂＬの論理レベルを求める。また、位相比較結果に基づいて、バイナリーサーチの次の探索範囲を設定する。例えばビットｂＬが第１の論理レベル（例えば「０」）であるという位相比較結果の場合には、バイナリーサーチの探索範囲を第１の探索範囲に設定する。ビットｂＬが第２の論理レベル（例えば「１」）であるという位相比較結果の場合には、バイナリーサーチの探索範囲を、第１の探索範囲とは異なる第２の探索範囲に設定する。第１、第２の探索範囲は、ビットｂＬの論理レベルを求める際の探索範囲よりも狭い探索範囲である。
【００４２】
次に、第１又は第２の探索範囲において、信号ＳＴＡの信号レベルを遷移させて、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、次のビットｂＬ−１の論理レベルを求める。そしてビットｂＬ−１が第１の論理レベルであるという位相比較結果の場合には、バイナリーサーチの次の探索範囲を第３の探索範囲に設定する。ビットｂＬ−１が第２の論理レベルであるという位相比較結果の場合には、バイナリーサーチの次の探索範囲を、第３の探索範囲とは異なる第４の探索範囲に設定する。第３、第４の探索範囲の各々は、第１、第２の探索範囲の各々よりも狭い探索範囲である。
【００４３】
このようにして時間デジタル変換回路２０は、デジタル値ＤＱのビットｂＬ、ｂＬ−１・・・・ｂ２、ｂ１の論理レベルを順次に求めて行く。そしてＬＳＢであるビットｂ１の論理レベルが求まると、最終的なデジタル値ＤＱが確定し、このデジタル値ＤＱが、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応する最終的なデジタル値（出力コード）として出力される。
【００４４】
このようにバイナリーサーチを用いる本実施形態の手法によれば、デジタル値ＤＱの各ビットを求めて行くことで、探索範囲が順次に狭まって行くため、時間デジタル変換の高速化を図れる。
【００４５】
特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、前述の特許文献４の従来手法では、例えば２Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。
【００４６】
例えば時間デジタル変換回路２０は、第ｉの更新期間では、クロック信号のｋ番目（ｉ、ｋは任意の整数）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、第ｉ＋１の更新期間でのバイナリーサーチの探索範囲を設定する。
【００４７】
例えば第１の更新期間（ｉ＝１）において、クロック信号のｋ番目のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させ、それにより信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行う。そして位相比較結果に基づいて、ビットｂＬの論理レベルを求める。また位相比較結果に基づいて、次の第２の更新期間でのバイナリーサーチの探索範囲を設定する。即ち、前述したように、ビットｂＬが第１の論理レベルであるという位相比較結果の場合には、第２の更新期間での探索範囲を、第１の探索範囲に設定し、ビットｂＬが第２の論理レベルであるという位相比較結果の場合には、第２の探索範囲に設定する。以降のビットにおいても同様である。なお更新期間は必ずしも連続している必要は無く、例えば第ｉの更新期間と第ｉ＋１の更新期間は時間的に離れている期間であってもよい。
【００４８】
ここで信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えばクロック信号ＣＫ２に対して信号ＳＴＰの位相が遅れているのか、進んでいるのかなどを判断する処理である。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。
【００４９】
このように信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果に基づいて、次の更新期間でのバイナリーサーチの探索範囲を設定すれば、位相比較の結果に応じて、バイナリーサーチの探索範囲を順次に狭めて行くことが可能になり、時間デジタル変換の高速化を図れる。
【００５０】
図１に示すように時間デジタル変換回路２０は、位相検出器２１、２２（第１、第２の位相検出器）、処理部３０を含むことができる。但し時間デジタル変換回路２０はこのような構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５１】
位相検出器２１は、例えばクロック信号ＣＫ１、ＣＫ２の位相比較を行う。そしてクロック信号ＣＫ１、ＣＫ２の位相同期タイミングなどを検出する。位相検出器２２は、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。そして位相比較の結果を処理部３０に出力する。処理部３０は、時間デジタル変換についての演算処理を行う。例えば処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には処理部３０は、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果に基づいて、デジタル値ＤＱの各ビットの論理レベルを求める。また位相比較の結果（各ビットの論理レベル）に応じて、次の更新期間でのバイナリーサーチの探索範囲を設定する。位相検出器２１、２２、処理部３０の詳細については後述する。
【００５２】
発振回路１０１、１０２は、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる回路である。例えば発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１（第１の発振子）を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２（第２の発振子）を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。例えばクロック周波数はｆ１＞ｆ２の関係になる。
【００５３】
発振回路１０１、１０２の各々は、発振子（ＸＴＡＬ１、ＸＴＡＬ２）の一端と他端の間に設けられる発振用のバッファー回路（インバータ回路）を含むことができる。バッファー回路は１又は複数段（奇数段）のインバーター回路により構成できる。バッファー回路は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。発振回路１０１、１０２の各々は、発振子の一端と他端の間に設けられた帰還抵抗や、発振子の一端に接続される第１のキャパシター又は第１の可変容量回路や、発振子の他端に接続される第２のキャパシター又は第２の可変容量回路を含むことができる。可変容量回路を設けることで発振周波数の微調整が可能になる。なお、発振子の一端及び他端の一方のみに、キャパシター又は可変容量回路を設けるようにしてもよい。
【００５４】
発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。
【００５５】
このように図１では、クロック信号ＣＫ１は、発振子ＸＴＡＬ１を用いて生成されるクロック信号であり、クロック信号ＣＫ２は、発振子ＸＴＡＬ２を用いて生成されるクロック信号である。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号ＣＫ１、ＣＫ２は、少なくともクロック周波数が異なっていればよく、例えばリングオシレーター回路などのクロック信号生成回路により生成されたクロック信号であってもよい。また発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。
【００５６】
図２は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。
【００５７】
ここでクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。本実施形態の時間デジタル変換手法では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。図２を例にとれば、クロック信号ＣＫ１、ＣＫ２の周波数差Δｆ＝｜ｆ１−ｆ２｜を用いて時間をデジタル値に変換する。別の言い方をすれば、クロック信号ＣＫ１、ＣＫ２の周波数差Δｆ＝｜ｆ１−ｆ２｜に対応する分解能Δｔで時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。分解能Δｔは少なくとも｜ｆ１−ｆ２｜／（ｆ１×ｆ２）だけあればよく、実質的な分解能は｜ｆ１−ｆ２｜／（ｆ１×ｆ２）より小さくてもよい。
【００５８】
図３は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図３では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。
【００５９】
図４は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。
【００６０】
或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。
【００６１】
なお図３、図４において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
【００６２】
図５〜図８は本実施形態の回路装置１０の動作を説明する信号波形図である。図５〜図８においてＣＣＴはクロックサイクル値である。ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図５〜図８では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。
【００６３】
また図５〜図８のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（立ち上がりエッジ）が例えば一致しているタイミングである。そして、Ｅ１、Ｅ２に示す位相同期タイミングの間の期間が更新期間である。本実施形態では、例えば１回の更新期間で、デジタル値ＤＱの１つのビットの論理レベルが求められる。デジタル値ＤＱが４ビットのデータである場合には、４回の更新期間で、最終的なデジタル値ＤＱが求められることになる。
【００６４】
なお図５〜図８では説明の簡素化のために、更新期間でのクロック信号ＣＫ１のクロック数（クロックサイクル数）が１７である場合を示している。しかし実際には、高い分解能に設定するために、更新期間でのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えば時間デジタル変換の分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなる。そして分解能Δｔが小さくなれば、更新期間でのクロック数も大きくなる。
【００６５】
例えば図５〜図８において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、ｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。Δｔを小さくして、分解能を高めるためには、クロック信号ＣＫ１、ＣＫ２の周波数差を更に小さくする必要がある。そして分解能が高くなると、更新期間でのクロック数も大きくなる。なお図５〜図８では、デジタル値ＤＱのビット数は４ビット（Ｌ＝４）になっている。
【００６６】
前述したように本実施形態では、第ｉの更新期間では、クロック信号ＣＫ１のｋ番目のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させ、それに応じて信号レベルが遷移する信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、次の第ｉ＋１の更新期間でのバイナリーサーチの探索範囲を設定する。
【００６７】
例えば図５は更新期間ＴＰ１（第１の更新期間。ｉ＝１）での信号波形図である。更新期間ＴＰ１では、Ｅ３に示すように、クロック信号ＣＫ１の８番目（ｋ＝８）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。例えばＬレベル（第１の電圧レベル）からＨレベル（第２の電圧レベル）に遷移させる。８番目のクロックサイクルは、最初の探索範囲内の例えば真ん中付近のクロックサイクルである。
【００６８】
この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。
【００６９】
また図５に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。８番目のクロックサイクルでの位相比較結果がＨレベルであったため、最終的なデジタル値ＤＱは、例えば８〜１５の探索範囲内にあると判断され、探索範囲が狭まる。
【００７０】
図６は、次の更新期間ＴＰ２（第２の更新期間。ｉ＝２）での信号波形図である。更新期間ＴＰ２では、Ｅ５に示すように、クロック信号ＣＫ１の１２番目（ｋ＝１２）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。
【００７１】
また図６に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。１２番目のクロックサイクルでの位相比較結果がＬレベルであったため、最終的なデジタル値ＤＱは、例えば８〜１１の探索範囲内にあると判断され、探索範囲が狭まる。
【００７２】
図７は、次の更新期間ＴＰ３（第３の更新期間。ｉ＝３）での信号波形図である。更新期間ＴＰ３では、Ｅ７に示すように、クロック信号ＣＫ１の１０番目（ｋ＝１０）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。
【００７３】
また図７に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。１０番目のクロックサイクルでの位相比較結果がＨレベルであったため、最終的なデジタル値ＤＱは、例えば１０〜１１の探索範囲内にあると判断され、探索範囲が狭まる。
【００７４】
最後の更新期間ＴＰ４（第４の更新期間。ｉ＝４）では、図８のＥ９に示すように、クロック信号ＣＫ１の１１番目（ｋ＝１１）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１の論理レベルは、ｂ１＝１であると判断される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。
【００７５】
このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図５〜図８の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図５〜図８に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。
【００７６】
図９〜図１１は本実施形態のバイナリーサーチ手法の詳細な説明図である。
【００７７】
図９に示すように本実施形態では、時間デジタル変換回路２０は、第ｉの更新期間では、クロック信号ＣＫ２のｋ番目のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして時間デジタル変換回路２０は、第ｉの更新期間での信号ＳＴＰとクロック信号ＣＫ２の位相比較により、図９のＦ１に示すように信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断した場合には、Ｆ２に示すように、次の第ｉ＋１の更新期間では、クロック信号ＣＫ１のｍ番目（ｍ＞ｋ。ｍは整数）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。
【００７８】
例えば図５の更新期間ＴＰ１（第ｉの更新期間。ｉ＝１）では、クロック信号の８番目（ｋ＝８）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されたため、次の図６の更新期間ＴＰ２（第ｉ＋１の更新期間。ｉ＋１＝２）では、クロック信号ＣＫ１の１２番目（ｍ＝１２。ｍ＝１２＞ｋ＝８）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。
【００７９】
一方、時間デジタル変換回路２０は、第ｉの更新期間での信号ＳＴＰとクロック信号ＣＫ２の位相比較により、Ｆ３に示すように信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断した場合には、Ｆ４に示すように、次の第ｉ＋１の更新期間では、クロック信号ＣＫ１のｎ番目（ｎ＜ｋ。ｎは整数）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。
【００８０】
例えば図６の更新期間ＴＰ２（第ｉの更新期間。ｉ＝２）では、クロック信号の１２番目（ｋ＝１２）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されたため、次の図７の更新期間ＴＰ３（第ｉ＋１の更新期間。ｉ＋１＝３）では、クロック信号ＣＫ１の１０番目（ｎ＝１０。ｎ＝１０＜ｋ＝１２）のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。
【００８１】
このようにすれば、各更新期間において、クロック信号ＣＫ２に対して信号ＳＴＰの位相が遅れているか進んでいるかを判断することで、次の更新期間でのバイナリーサーチの探索範囲を設定することが可能になる。例えばｋ番目のクロックサイクルで信号ＳＴＡを遷移させた更新期間において、信号ＳＴＰの位相が遅れていると判断された場合には、次の更新期間でのバイナリーサーチの探索範囲は、ｍ＞ｋとなるｍ番目のクロックサイクルを含む第１の探索範囲に設定される。一方、ｋ番目のクロックサイクルで信号ＳＴＡを遷移させた更新期間において、信号ＳＴＰの位相が進んでいると判断された場合には、次の更新期間でのバイナリーサーチの探索範囲は、ｎ＜ｋとなるｎ番目のクロックサイクルを含む第２の探索範囲に設定される。これらの第１、第２の探索範囲は、ｋ番目のクロックサイクルで信号ＳＴＡを遷移させた更新期間での探索範囲よりも狭くなる。従って、バイナリーサーチにより探索範囲を順次に狭めて行きながら、最終的なデジタル値ＤＱを求めて行く時間デジタル変換処理の実現が可能になる。
【００８２】
また図１０に示すように本実施形態では、時間デジタル変換回路２０は、時間デジタル変換の分解能をΔｔとし、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をＴＤＦとした場合に、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑ（ｑ＞ｐ。ｐ、ｑは整数）を、バイナリーサーチにより求めている。
【００８３】
例えば図８のＥ３、Ｅ４とＥ５、Ｅ６とでは、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑとして、ｐ＝８、ｑ＝１２を求めている。またＥ５、Ｅ６とＥ７、Ｅ８とでは、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑとして、ｐ＝１０、ｑ＝１２を求めている。またＥ７、Ｅ８とＥ９、Ｅ１０とでは、ｐ×Δｔ≦ＴＤＦ≦ｑ×Δｔを満たすｐ、ｑとして、ｐ＝１０、ｑ＝１１を求めている。
【００８４】
このようにすることで、時間差ＴＤＦに対応するデジタル値ＤＱの探索範囲を、８×Δｔ≦ＴＤＦ≦１２×Δｔ（ｐ＝８、ｑ＝１２）から、１０×Δｔ≦ＴＤＦ≦１２×Δｔ（ｐ＝１０、ｑ＝１２）に狭めることが可能になる。またデジタル値ＤＱの探索範囲を、１０×Δｔ≦ＴＤＦ≦１２×Δｔ（ｐ＝１０、ｑ＝１２）から、１０×Δｔ≦ＴＤＦ≦１１×Δｔ（ｐ＝１０、ｑ＝１１）に狭めることが可能になる。従って、バイナリーサーチにより探索範囲を順次に狭めて行く時間デジタル変換処理の実現が可能になる。
【００８５】
そして本実施形態では、図１１に示すように、時間デジタル変換回路２０は、最終的には、ｒ×Δｔ≦ＴＤＦ≦（ｒ＋１）×Δｔを満たすｒをバイナリーサーチにより求めている。
【００８６】
例えば図８のＥ９、Ｅ１０では、ｒ×Δｔ≦ＴＤＦ≦（ｒ＋１）×Δｔを満たすｒとして、ｒ＝１１を求めている。このような関係を満たすｒを求めることで、Ｅ１１に示すように、最終的なデジタル値としてＤＱ＝１０１１を求めて、最終的な出力コードとして出力できるようになる。
【００８７】
また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。
【００８８】
例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。
【００８９】
これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。
【００９０】
例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、図２で説明した時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。
【００９１】
また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第２のクロックパルスとストップ信号の位相比較結果をフィードバックする構成とはなっておらず、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。
【００９２】
これに対して本実施形態では、図５〜図１０で説明したように、探索範囲を順次に狭めながら、デジタル値ＤＱの各ビットをバイナリーサーチにより求めている。従って、上述の従来手法に比べて、時間デジタル変換の変換時間の大幅な短縮化を実現できる。例えばデジタル値ＤＱのビット数をＬとした場合に、上述の従来手法では、例えば２Ｌ程度の回数の時間計測が必要になってしまうが、本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることが可能になる。
【００９３】
２．時間デジタル変換回路の詳細な構成
図１２に時間デジタル変換回路２０の詳細な構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２（第１、第２の位相検出器）と、カウンター４１、４２（第１、第２のカウンター）と、処理部３０を含む。処理部３０は、出力コード生成部３１とスタート信号出力部３２を含む。
【００９４】
位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター４１、４２に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。カウンター４１、４２は、リセット信号ＲＳＴに基づいてカウンターのリセット処理を行う。
【００９５】
位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果である信号ＰＱ２を処理部３０に出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。
【００９６】
カウンター４１は、位相検出器２１からのリセット信号ＲＳＴによりカウント値がリセットされた後、クロック信号ＣＫ１のクロックサイクルのカウント処理を行う。カウンター４１のカウント値であるクロック信号ＣＫ１のクロックサイクル値ＣＱ１は、処理部３０に出力される。
【００９７】
カウンター４２は、位相検出器２１からのリセット信号ＲＳＴによりカウント値がリセットされた後、クロック信号ＣＫ２のクロックサイクルのカウント処理を行う。カウンター４２のカウント値であるクロック信号ＣＫ２のクロックサイクル値ＣＱ２は、処理部３０に出力される。
【００９８】
処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱの演算処理を行う。例えば処理部３０は、クロック信号ＣＫ１、ＣＫ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、バイナリーサーチにより求める演算処理を行う。例えば処理部３０は、カウンター４１、４２からのクロックサイクル値ＣＱ１、ＣＱ２や、位相検出器２２からの位相比較結果である信号ＰＱ２に基づいて、当該演算処理を実行する。具体的には、処理部３０が有する出力コード生成部３１が、当該演算処理を実行して、バイナリーサーチにより求められた最終的なデジタル値ＤＱを、最終的な出力コードとして出力する。
【００９９】
また処理部３０が有するスタート信号出力部３２は、信号ＳＴＡを生成して出力する。図９を例にとれば、スタート信号出力部３２は、第ｉの更新期間において、クロック信号ＣＫ１のｋ番目のクロックサイクルで信号レベルが遷移するような信号ＳＴＡを生成して出力する。この場合にはスタート信号出力部３２は、カウンター４１からのクロック信号ＣＫ１のクロックサイクル値ＣＱ１がｋに達した場合に、信号ＳＴＡのパルス信号を生成して出力することになる。
【０１００】
そして位相検出器２２は、信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰと、クロック信号ＣＫ２の位相比較を行い、位相比較結果の信号ＰＱ２を処理部３０に出力する。処理部３０の出力コード生成部３１は、位相比較結果の信号ＰＱ２に基づいて、次の第ｉ＋１の更新期間でのバイナリーサーチの探索範囲を設定する。そして出力コード生成部３１は、位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱの各ビットを、上位ビットから下位ビットへと順次にバイナリーサーチにより求めて行き、最終的なデジタル値ＤＱを最終的な出力コードとして出力する。
【０１０１】
図１３に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＡにより構成される。フリップフロップ回路ＤＦＡのデータ端子にはクロック信号ＣＫ２が入力され、クロック端子には信号ＳＴＰが入力される。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＡのデータ端子に信号ＳＴＰを入力し、クロック端子にクロック信号ＣＫ２を入力するようにしてもよい。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。
【０１０２】
３．変形例
以上のように本実施形態では、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、バイナリーサーチにより求めている。しかしながら、本実施形態の時間デジタル変換手法は、このような手法に限定されず、種々の変形実施が可能である。
【０１０３】
図１４は本実施形態の変形例の手法を説明する信号波形図である。図１４のＥ３〜Ｅ１０では、図５〜図８で説明したように、探索範囲を順次に狭めながら、デジタル値ＤＱの各ビットを上位ビットから下位ビットへとバイナリーサーチにより求めている。そしてＥ１１に示すように更新期間ＴＰ４においてデジタル値ＤＱ＝１０１１が求められている。
【０１０４】
図１４の変形例では、この更新期間ＴＰ４の後に、Ｅ１２に示すように、ＣＣＴ＝１１のクロックサイクル（１１Δｔ）で信号ＳＴＡを遷移させる更新期間と、ＣＣＴ＝１２のクロックサイクル（１２Δｔ）で信号ＳＴＡを遷移させる更新期間を繰り返す。こうすることで、時間デジタル変換の分解能をΔｔとした場合に、１１Δｔと１２Δｔの間の小数部までデジタル値ＤＱを求めることが可能になり、時間デジタル変換の精度を向上できる。例えば、前述のようにクロック信号ＣＫ１、ＣＫ２のクロック周波数が、ｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）であり、分解能がΔｔ＝０．６２５ｎｓであるとする。この場合には、デジタル値ＤＱが、１１Δｔ＝６．８７５ｎｓと１２Δｔ＝７．５ｎｓの間のいずれの値であるかを、求めることが可能になり、実質的な分解能を向上できる。
【０１０５】
図１４のＥ１２に示す各更新期間での更新処理は、後述の図１５〜図１９で説明するクロックサイクル指定値の更新手法により実現できる。即ち、デジタル値ＤＱの上位ビット側を、図５〜図８で説明したバイナリーサーチの手法で求めた後、下位ビット側（ＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、図１５〜図１９で説明するクロックサイクル指定値の更新手法により求める。
【０１０６】
具体的には時間デジタル変換回路２０は、時間差ＴＤＦに対応するデジタル値ＤＱの下位ビット側を求める際に、信号ＳＴＡの信号レベルを遷移させるクロック信号ＣＫ１のクロックサイクルを指定するクロックサイクル指定値を、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果に応じて、所与の値（ＧＫ）だけ増加又は減少させる更新を行う。
【０１０７】
即ち、デジタル値ＤＱの上位ビット側については、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、各ビットの論理レベルを求める。一方、デジタル値ＤＱの下位ビット側については、Δシグマ型のＡ／Ｄ変換のように、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定情報であるクロックサイクル値を±ＧＫだけ増減させる更新を行う。ここでＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、クロックサイクル値を＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、クロックサイクル値を−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。
【０１０８】
なお、図１４のＥ１２では、クロックサイクル指定値の更新手法により、ＬＳＢよりも下位のビットを求めて、実質的な分解能を向上させているが、本実施形態の変形例はこれに限定されない。例えば図１４において、上位ビット側であるビットｂ４、ｂ３については、バイナリーサーチの手法により求め、下位ビット側であるビットｂ２、ｂ１を、クロックサイクル指定値の更新手法により求めてもよい。或いは上位ビット側であるビットｂ４、ｂ３、ｂ２については、バイナリーサーチの手法により求め、下位ビット側であるビットｂ１やビットｂ１の下位ビットを、クロックサイクル指定値の更新手法により求めてもよい。このように、バイナリーサーチ手法の対象となる上位ビット側と、クロックサイクル指定値の更新手法の対象となる下位ビット側の区分けとしては、種々の変形実施が可能である。
【０１０９】
次に、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）について、図１５〜図１９を用いて詳細に説明する。
【０１１０】
図１５〜図１７は本実施形態の更新手法を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。
【０１１１】
ＴＭＡ、ＴＭＢは位相同期タイミングである。図１５〜図１７では位相同期タイミングは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（立ち上がりエッジ）が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。
【０１１２】
更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図１５〜図１７では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。
【０１１３】
図１５の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（広義にはクロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図３、図４で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。
【０１１４】
一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図２で説明したようにクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３Δｔになっている。
【０１１５】
この場合に本実施形態の更新手法では、図１５のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。
【０１１６】
そして図１５のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図１５のＡ１ではＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。
【０１１７】
図１６の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図１５に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。
【０１１８】
一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９Δｔになっている。
【０１１９】
そして本実施形態の更新手法では、図１６のＡ２に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図１６のＡ２ではＴＤＦ＜ＴＲ＝９Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９Δｔよりも短くなっている。この場合には、クロックサイクル指定値ＣＩＮを減少させる更新を行う。
【０１２０】
図１７の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図１６に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。
【０１２１】
一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６Δｔになっている。
【０１２２】
そして本実施形態の更新手法では、図１７のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図１７のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば、図１７のＡ３ではＴＤＦ＝ＴＲ＝６Δｔとなっている。従って、この場合には、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６Δｔに対応するデジタル値を最終結果として出力する。
【０１２３】
なお、図１５〜図１７では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。
【０１２４】
また図１７のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６Δｔと７Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。
【０１２５】
これにより例えば図１４のＥ１２に示すように、デジタル値ＤＱを求める際に、１１Δｔと１２Δｔの間の小数部についても求めることが可能になる。
【０１２６】
以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。
【０１２７】
具体的にはクロックサイクル指定値ＣＩＮで指定されるクロックサイクルで信号ＳＴＡの信号レベルを変化させる。例えば図１５ではＣＩＮ＝３で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１６ではＣＩＮ＝９で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１７も同様である。
【０１２８】
そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値ＣＩＮを更新する。例えば図１５では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果であったため、図１５のＣＩＮ＝３が、図１６ではＣＩＮ＝９に更新されている。図１６では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果であったため、図１６のＣＩＮ＝９が、図１７ではＣＩＮ＝６に更新されている。このようにして更新されるクロックサイクル指定値ＣＩＮの最終的な値が、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦのデジタル値ＤＱとして出力される。
【０１２９】
図１８、図１９は本実施形態の更新手法の詳細な説明図である。本実施形態の更新手法では時間デジタル変換回路２０は、第２の更新期間では、第１の更新期間において更新されたクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行う。
【０１３０】
例えば図１８において、更新期間ＴＰ１（第１の更新期間）では、クロック信号ＣＫ２と信号ＳＴＰとの位相比較結果に基づいて、クロックサイクル指定値ＣＩＮを更新する。次の更新期間ＴＰ２（第２の更新期間）では、更新期間ＴＰ１において更新されたクロックサイクル指定値ＣＩＮに基づき指定されるクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして更新期間ＴＰ２では、信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、クロックサイクル指定値ＣＩＮを更新する。次の更新期間ＴＰ３（第３の更新期間）では、更新期間ＴＰ２において更新されたクロックサイクル指定値ＣＩＮに基づき指定されるクロックサイクルで、信号ＳＴＡの信号レベルを遷移させる。そして更新期間ＴＰ３では、信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、クロックサイクル指定値ＣＩＮを更新する。
【０１３１】
このように本実施形態の更新手法では、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。このようにクロックサイクル指定値ＣＩＮが更新されることで、各更新期間において信号ＳＴＡが遷移するクロックサイクルが動的に変化するようになる。例えば図１５、図１６では、ＣＩＮが３から９に変化することで、信号ＳＴＡが遷移するクロックサイクルも、ＣＣＴ＝３から９に変化し、図１６、図１７では、ＣＩＮが９から６に変化することで、信号ＳＴＡが遷移するクロックサイクルも、ＣＣＴ＝９から６に変化する。このように、クロックサイクル指定値ＣＩＮを更新して、信号ＳＴＡが遷移するクロックサイクルを動的に変化させて行く。そして図１７に示すように、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦと、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲとが一致又は略一致するようなクロックサイクル指定値ＣＩＮを求める。そして求められた最終的なクロックサイクル指定値ＣＩＮを、時間差ＴＤＦのデジタル値ＤＱとして出力する。このようにすることで、時間又は物理量の動的な変化に対応可能な時間デジタル変換を実現できる。
【０１３２】
また本実施形態では時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２との位相比較において、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断した場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。例えば図１９のＢ１では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている。従って、この場合にはＣＩＮを増加させる更新が行われる。例えば図１５のＡ１では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている。このため、ＣＩＮ＝３をＣＩＮ＝９に増加する更新が行われる。これにより図１６では、ＣＩＮ＝９で指定されるクロックサイクルで、信号ＳＴＡの信号レベルが遷移するようになる。
【０１３３】
また時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２との位相比較において、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断した場合には、クロックサイクル指定値ＣＩＮを減少させる更新を行う。例えば図１９のＢ２では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる。この場合にはＣＩＮを減少させる更新が行われる。例えば図１６のＡ２では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる。このため、ＣＩＮ＝９をＣＩＮ＝６に減少する更新が行われる。これにより図１７では、ＣＩＮ＝６で指定されるクロックサイクルで、信号ＳＴＡの信号レベルが遷移するようになる。
【０１３４】
このようにすれば、各更新期間において、クロック信号ＣＫ２に対して信号ＳＴＰの位相が遅れているか進んでいるかを判断することで、クロックサイクル指定値ＣＩＮを増加させるか、減少させるかを決定できるようになる。
【０１３５】
なお図１５、図１６では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。
【０１３６】
また図１６、図１７では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。
【０１３７】
例えば前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第２のクロックパルスとストップ信号の位相比較結果をフィードバックする構成とはなっていない。従って、時間又は物理量の動的変化に追従する時間デジタル変換を実現することは難しい。また、この従来手法では、第１、第２のクロックパルスのエッジが、同期点のタイミングにおいて厳密に一致する必要がある。従って、第１のクロックパルスと第２のクロックパルスのクロック周波数の関係が、同期点のタイミングにおいてエッジが一致しないような周波数の関係である場合には、時間デジタル変換の実現が困難になる。別の言い方をすれば、第１、第２のクロックパルスのエッジが一致したとされる同期点のタイミングにおいて、第１のクロックパルスのエッジと第２のクロックパルスのエッジとがずれていた場合には、このエッジのずれは、変換誤差になってしまう。
【０１３８】
これに対して本実施形態の更新手法では、クロックサイクル指定値ＣＩＮが更新されて、この更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図１４のＥ１１や図１７のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、例えば図１４のＥ１２に示すように、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。
【０１３９】
また本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、位相同期タイミングにおいて遷移タイミングが一致しないような周波数の関係となっている場合にも、時間デジタル変換を実現できるという利点がある。
【０１４０】
例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここでｆ１、ｆ２はクロック信号ＣＫ１、ＣＫ２のクロック周波数であり、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは、実際には難しい。このため、前述の従来手法では、適正な時間デジタル変換の実現が難しくなったり、変換誤差の問題が生じてしまう。
【０１４１】
これに対して本実施形態の更新手法では、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たさない場合にも、適正な時間デジタル変換を実現できる。例えば本実施形態の更新手法によれば、位相同期タイミングにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致していなくても、それによる誤差成分についても低減することが可能であるため、従来手法に比べて、高精度の時間デジタル変換を実現できる。
【０１４２】
なお、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。
【０１４３】
例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２は、Ｎ／ｆ１＝Ｍ／ｆ２の関係を必ずしも満たす必要はない。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合には、位相同期タイミングＴＭＡ、ＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。
【０１４４】
そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。
【０１４５】
４．同期化回路
本実施形態では図２０に示すように、回路装置１０に更に同期化回路１１０を設けるようにしてもよい。即ち図２０の回路装置１０は、発振回路１０１、１０２（第１、第２の発振回路）と、時間デジタル変換回路２０と、同期化回路１１０を含む。
【０１４６】
発振回路１０１は、発振子ＸＴＡＬ１を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。例えば後述の図２１に示すように発振回路１０１、１０２での発振信号ＯＳ１、ＯＳ２が、バッファー回路ＢＡ３、ＢＡ４によりバッファリングされて、クロック信号ＣＫ１、ＣＫ２として出力される。時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２を用いて、時間をデジタル値ＤＱに変換する。具体的には信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。
【０１４７】
そして同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。
【０１４８】
図２１に同期化回路１１０の第１の構成例を示し、図２２に同期化回路１１０の動作を説明する信号波形図を示す。この同期化回路１１０は、発振回路１０１での発振信号ＯＳ１（第１の発振信号）と発振回路１０２での発振信号ＯＳ２（第２の発振信号）の位相同期を行う。例えば同期化回路１１０は、発振信号ＯＳ１と発振信号ＯＳ２を位相同期タイミング毎に位相同期させる。例えば図２２において、位相同期タイミングＴＭＡで発振信号ＯＳ１、ＯＳ２を位相同期させ、次の位相同期タイミングＴＭＢでも発振信号ＯＳ１、ＯＳ２を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号ＯＳ１、ＯＳ２の位相が揃うようになる。
【０１４９】
更に具体的には同期化回路１１０は、クロック信号ＣＫ１の遷移タイミングとクロック信号ＣＫ２の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図２２の位相同期タイミングＴＭＡで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（エッジ）が一致するようになる。また位相同期タイミングＴＭＢで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。
【０１５０】
また同期化回路１１０は、図２１に示すように、発振回路１０１の発振ループＬＰ１（第１の発振ループ）と発振回路１０２の発振ループＬＰ２（第２の発振ループ）を、位相同期タイミング毎に電気的に接続する。例えば同期化回路１１０は、発振回路１０１が含む発振用のバッファー回路ＢＡ１（第１のバッファー回路）の出力ノードＮＡ１と、発振回路１０２が含む発振用のバッファー回路ＢＡ２（第２のバッファー回路）の出力ノードＮＡ２を接続する。
【０１５１】
具体的には同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行うカウンター１１２を含む。図２１ではカウンター１１２は例えばクロック信号ＣＫ１に基づいてカウント動作を行っている。そして同期化回路１１０は、カウンター１１２のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図２２の位相同期タイミングＴＭＡと位相同期タイミングＴＭＢの間のクロック信号ＣＫ１（又はクロック信号ＣＫ２）のクロック数に対応する値である。
【０１５２】
更に具体的には同期化回路１１０は、発振回路１０１の発振ループＬＰ１と発振回路１０２の発振ループＬＰ２を電気的に接続するスイッチ回路ＳＷＡを含む。スイッチ回路ＳＷＡはカウンター１１２からの信号ＣＴＡに基づいてオンになり、発振ループＬＰ１と発振ループＬＰ２を電気的に接続する。例えば図２２に示すように信号ＣＴＡは、位相同期タイミング毎にアクティブ（例えばＨレベル）になるパルス信号であり、信号ＣＴＡがアクティブになると、スイッチ回路ＳＷＡがオンになる。具体的には、カウンター１１２は、カウント値が設定値に達すると信号ＣＴＡをアクティブにし、これによりスイッチ回路ＳＷＡがオンになる。その後にカウンター１１２のカウント値はリセットされる。
【０１５３】
なお図２１において、スイッチ回路ＳＷＡがオンになった時に、発振信号ＯＳ１と発振信号ＯＳ２の位相がちょうど１８０度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。
【０１５４】
そこで同期化回路１１０では、発振回路１０１、１０２の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング（例えば初回の位相同期タイミング）で、他方の発振回路を起動することが望ましい。例えば図２１では、発振回路１０１を起動し、発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動する。発振回路１０１の起動は、例えば発振回路１０１に設けられた不図示の種回路により実現できる。そして発振回路１０１の起動後の位相同期タイミングで、スイッチ回路ＳＷＡがオンになることで、発振回路１０１での発振信号ＯＳ１が発振回路１０２の発振ループＬＰ２に伝達される。そして、伝達された発振信号ＯＳ１が種信号となって、発振回路１０２の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。
【０１５５】
なお図２１の変形例として、発振回路１０１、１０２の一方の発振回路の発振信号を、他方の発振回路の発振ループに位相同期タイミング毎に伝達するような構成を採用してもよい。即ち、スイッチ回路ＳＷＡにより発振ループＬＰ１と発振ループＬＰ２を接続（双方向接続）するのではなく、一方の発振回路の発振信号を他方の発振回路に伝達することで、位相の同期化を実現してもよい。
【０１５６】
図２３に同期化回路１１０の第２の構成例を示す。図２３では同期化回路１１０としてＰＬＬ回路１２０を用いている。即ち図２３の回路装置１０は、時間デジタル変換回路２０とＰＬＬ回路１２０を含む。時間デジタル変換回路２０は、発振子ＸＴＡＬ１を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、発振子ＸＴＡＬ２を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２とが入力され、クロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。そしてＰＬＬ回路１２０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。
【０１５７】
具体的にはＰＬＬ回路１２０は、クロック周波数ｆ１とクロック周波数ｆ２の周波数差が、時間デジタル変換の分解能に対応する周波数差になるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。例えば、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。ＰＬＬ回路１２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜が、時間デジタル変換の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）に対応する周波数差になるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。
【０１５８】
具体的には図２３に示すように、ＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１を分周して、分周クロック信号ＤＣＫ１（第１の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。
【０１５９】
分周回路１２４は、クロック信号ＣＫ２を分周して、分周クロック信号ＤＣＫ２（第２の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。
【０１６０】
また回路装置１０は発振回路１０１を含み、発振回路１０１は、ＰＬＬ回路１２０の位相検出器１２６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ１を発振させる。この発振回路１０１は例えばＰＬＬ回路１２０の構成要素でもある。具体的には発振回路１０１は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。そしてＰＬＬ回路１２０は、チャージポンプ回路１２８を含んでおり、位相検出器１２６は、位相比較結果である信号ＰＱをチャージポンプ回路１２８に出力する。信号ＰＱは、例えばアップ／ダウン信号であり、チャージポンプ回路１２８は、この信号ＰＱに基づく制御電圧ＶＣを、発振回路１０１に出力する。例えばチャージポンプ回路１２８はループフィルターを含んでおり、このループフィルターにより、信号ＰＱであるアップ／ダウン信号を制御電圧ＶＣに変換する。発振回路１０１は、制御電圧ＶＣに基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。例えば発振回路１０１は可変容量回路を有しており、制御電圧ＶＣに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。
【０１６１】
図２３の第２の構成例によれば、ＰＬＬ回路１２０を有効利用して、クロック信号ＣＫ１、ＣＫ２の位相同期を実現できる。即ち、図２２と同様に、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させる位相同期を実現できる。
【０１６２】
以上のように回路装置１０に同期化回路１１０を設ければ、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。
【０１６３】
例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第３の問題点がある。
【０１６４】
これに対して本実施形態では、図２０に示すような同期化回路１１０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路１１０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第３の問題点も解消できる。
【０１６５】
５．物理量測定装置、電子機器、移動体
図２４に本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。
【０１６６】
回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。
【０１６７】
例えば前述の特許文献４の従来手法では、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、回路装置は第１、第２の発振回路を内蔵していない。このため同期化回路１１０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。
【０１６８】
なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。
【０１６９】
図２５に、本実施形態の回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図２５の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１７０】
電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。
【０１７１】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。
【０１７２】
操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１７３】
図２６に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２６は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。
【０１７４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報等）と共に記載された用語（クロックサイクル指定値等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、時間デジタル変換処理、第１、第２の信号の生成処理、バイナリーサーチによる探索処理、位相比較処理、クロックサイクル指定情報の更新処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１７５】
ＳＴＡ、ＳＴＰ…第１、第２の信号、ＣＫ１、ＣＫ２…第１、第２のクロック信号、
ＸＴＡＬ１、ＸＴＡＬ２…第１、第２の発振子、
ｆ１、ｆ２…第１、第２のクロック周波数、Δｔ…分解能、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、
ＴＤＦ…時間差、ＴＲ…クロック間時間差、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、
ＯＳ１、ＯＳ２…発振信号、ＬＰ１、ＬＰ２…発振ループ、
１０…回路装置、２０…時間デジタル変換回路、
２１、２２…第１、第２の位相検出器、３０…処理部、３１…出力コード生成部、
３２…スタート信号出力部、４１、４２…カウンター、
１０１、１０２…第１、第２の発振回路、１１０…同期化回路、
１１２…カウンター、１２０…ＰＬＬ回路、１２２、１２４…第１、第２の分周回路、
１２６…位相検出器、１２８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部
【図１】
2018056678.tif 000003
【図２】
2018056678.tif 000004
【図３】
2018056678.tif 000005
【図４】
2018056678.tif 000006
【図５】
2018056678.tif 000007
【図６】
2018056678.tif 000008
【図７】
2018056678.tif 000009
【図８】
2018056678.tif 000010
【図９】
2018056678.tif 000011
【図１０】
2018056678.tif 000012
【図１１】
2018056678.tif 000013
【図１２】
2018056678.tif 000014
【図１３】
2018056678.tif 000015
【図１４】
2018056678.tif 000016
【図１５】
2018056678.tif 000017
【図１６】
2018056678.tif 000018
【図１７】
2018056678.tif 000019
【図１８】
2018056678.tif 000020
【図１９】
2018056678.tif 000021
【図２０】
2018056678.tif 000022
【図２１】
2018056678.tif 000023
【図２２】
2018056678.tif 000024
【図２３】
2018056678.tif 000025
【図２４】
2018056678.tif 000026
【図２５】
2018056678.tif 000027
【図２６】
2018056678.tif 000028