(57)【要約】【課題】ゲート駆動回路を複雑化せずにかつスイッチング遅延を増大させずに、ターンオフ時のージ電圧の発生を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置１０は、第１の主電極ＤＥと第２の主電極ＳＥとの間を流れる電流を制御するための複数の制御電極ＧＥ１，ＧＥ２，ＧＥ３を備えることによって、等価的には、複数のトランジスタＱ１，Ｑ２，Ｑ３が並列接続された構成を有している。そして、制御電極ＧＥ１，ＧＥ２，ＧＥ３ごとに、共通の制御端子ＧＴからの制御信号の伝送経路の抵抗値が異なっている。【選択図】図１
2018107693.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
第１の主電極と、
第２の主電極と、
各々が、制御信号に従って前記第１の主電極と前記第２の主電極との間を流れる電流を制御する複数の制御電極部と、
前記制御信号を外部から受ける制御端子とを備え、
前記制御電極部ごとに、当該制御電極部の容量と前記制御端子からの前記制御信号の伝送経路の抵抗値との積の値が異なる、半導体装置。
【請求項２】
前記制御電極部ごとに、前記制御端子からの前記制御信号の伝送経路の抵抗値が異なる、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記複数の制御電極部としてＮ個（Ｎは２以上の整数）の制御電極部を備え、
前記半導体装置は、Ｎ−１個の抵抗素子をさらに備え、
第１番目の制御電極部は、前記Ｎ−１個の抵抗素子のいずれも介さずに前記制御端子と接続され、
第ｉ＋１番目（ｉは１以上Ｎ−１以下の整数）の制御電極部は、第ｉ番目の制御電極部と第ｉ番目の抵抗素子を介して接続される、請求項２に記載の半導体装置。
【請求項４】
前記第１の主電極は、基板の第１の主面に設けられ、
前記第２の主電極は、前記基板の前記第１の主面と反対の第２の主面に設けられる、請求項３に記載の半導体装置。
【請求項５】
各前記制御電極部は、前記基板の前記第１の主面側に設けられ、相互に電気的に接続された複数の電極要素を含み、
前記複数の電極要素の各々は前記第１の主面に沿った第１の方向に延在し、前記複数の電極要素は全体として前記第１の主面に沿った第２の方向に並んで配列され、
前記複数の電極要素間の抵抗値は、前記Ｎ−１個の抵抗素子のいずれの抵抗値よりも小さい、請求項４に記載の半導体装置。
【請求項６】
各前記電極要素は、トレンチゲート電極である、請求項５に記載の半導体装置。
【請求項７】
第ｉ番目（ｉは１以上Ｎ−１以下の整数）の制御電極部に含まれる前記複数の電極要素のうち前記第２の方向の配列順の最後の電極要素と、第ｉ＋１番目の制御電極部に含まれる前記複数の電極要素のうち前記第２の方向の配列順の最初の電極要素との間に第ｉ番目の抵抗素子が接続される、請求項５に記載の半導体装置。
【請求項８】
前記半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）を基に構成される、請求項１に記載の半導体装置。
【請求項９】
基板と、
前記基板の第１の主面に設けられた第１の主電極と、
前記基板の前記第１の主面と反対の第２の主面に設けられた第２の主電極と、
各々が、制御信号に従って前記第１の主電極と前記第２の主電極との間を流れる電流を制御する複数の制御電極部と、
前記制御信号を外部から受ける制御端子とを備え、
前記制御電極部ごとに、当該制御電極部の容量と前記制御端子からの前記制御信号の伝送経路の抵抗値との積の値が異なる、半導体装置。
【請求項１０】
請求項１に記載の半導体装置をスイッチング素子として用いた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、半導体装置に関し、たとえば、電力変換装置などでのスイッチング素子として好適に用いられるものである。
【背景技術】
【０００２】
電力変換装置または双方向スイッチなどで用いられる半導体スイッチング素子では、スイッチング遅延を増大することなく、ターンオフ時のサージ電圧を抑制することが重要である。
【０００３】
たとえば、特開平１０−０７５１６４号公報（特許文献１）は、半導体スイッチング装置のゲート駆動回路を２重化した構成を開示する。ターンオフに際しては、第１のゲート駆動回路はターンオフ初期から動作し、第２のゲート駆動回路は所定時間後に動作する。
【０００４】
上記の特許文献１は、他の実施形態として、ゲート駆動回路にターンオフ初期専用回路を追設した構成も開示する。ターンオフ初期専用回路は、スイッチング回路の共通端子と接地レベルとの間に放電路を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−０７５１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の特許文献１に開示された構成の場合には、ターンオフ用の回路が２個設けられているため、ゲート駆動回路の構成が複雑になるという問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態による半導体装置は、第１の主電極と第２の主電極とを流れる主電流を制御するための制御電極が複数に分割されている。そして、共通の制御端子からの制御信号の伝送経路の抵抗値が、分割された個々の制御電極ごとに異なっている。
【発明の効果】
【０００８】
上記の実施形態によれば、ゲート駆動回路を複雑化せずにかつスイッチング遅延を増大させずに、ターンオフ時のサージ電圧を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の構成を示す等価回路である。
【図２】図１の変形例の等価回路である。
【図３】図１の半導体装置の動作を示すタイミング図である。
【図４】図１の等価回路に対応する半導体装置の構造の一例を示す平面図である。
【図５】図４の切断線Ｖ−Ｖに沿った断面図である。
【図６】図４の切断線ＶＩ−ＶＩに沿った断面図である。
【図７】図４〜図６に示す半導体装置の製造方法の一例を示すフローチャートである。
【図８】第２の実施形態による半導体装置の構成を示す等価回路である。
【図９】図８の等価回路に対応する半導体装置の構造の一例を示す平面図である。
【図１０】図９の切断線Ｘ−Ｘに沿った断面図である。
【図１１】図９の切断線ＸＩ−ＸＩに沿った断面図である。
【図１２】充電池パックで用いられる双方向スイッチの例を示す回路図である。
【図１３】インバータ装置の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜第１の実施形態＞
［半導体装置の概略構成］
図１は、第１の実施形態による半導体装置の構成を示す等価回路である。図１を参照して、半導体装置１０は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を変形したものである。以下では、ＭＯＳＦＥＴをＭＯＳトランジスタとも称する。
【００１２】
半導体装置１０は、第１の主電極としてのドレイン電極ＤＥと、第２の主電極としてのソース電極ＳＥと、複数の制御電極部としてのゲート電極部ＧＥ１，ＧＥ２，ＧＥ３と、抵抗素子Ｒ２，Ｒ３とを備える。以下では、ゲート電極部ＧＥ１，ＧＥ２，ＧＥ３について総称する場合または不特定のものを示す場合にはゲート電極部ＧＥと記載する。
【００１３】
等価的には、半導体装置１０は、３つのＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３が並列に接続されたものと考えることができる。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３は、ドレイン電極ＤＥを共有するとともに、ソース電極ＳＥを共有する。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３の各々のゲート電極部ＧＥに供給されたゲート制御信号によって、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のオンオフが制御される。以下では、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３を総称する場合または不特定のものを示す場合にはＭＯＳトランジスタＱと記載する場合がある。
【００１４】
主電流としてのドレイン電流Ｉｄは、ドレイン電極ＤＥとソース電極ＳＥとの間を流れる。等価的には、ドレイン電流Ｉｄは、複数のゲート電極部ＧＥ１、ＧＥ２，ＧＥ３にそれぞれ対応して複数のドレイン電流成分Ｉｄ１，Ｉｄ２，Ｉｄ３に分流される。各ドレイン電流成分Ｉｄ１，Ｉｄ２，Ｉｄ３は、対応する各ゲート電極部ＧＥに供給されたゲート制御信号に応じて制御される。実際上は、各ゲート電極部ＧＥの近傍のチャネルを流れる電流成分が当該ゲート電極部ＧＥによって制御される。
【００１５】
図１では、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３と逆並列（逆バイアス方向かつ並列）に接続された転流用のダイオードＰＤ１，ＰＤ２，ＰＤ３も示されている。ダイオードＰＤ１，ＰＤ２，ＰＤ３は、半導体装置１０を縦型ＭＯＳトランジスタで構成した場合の寄生ダイオードであってもよいし、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３とは独立に形成されたダイオードであってもよい。
【００１６】
半導体装置１０は、外部と接続するために、ドレイン端子ＤＴ、ソース端子ＳＴ、およびゲート端子ＧＴを備える。ドレイン電極ＤＥはドレイン端子ＤＴと接続され、ソース電極ＳＥはソース端子ＳＴと接続される。主電流としてドレイン電流Ｉｄがドレイン端子ＤＴからソース端子ＳＴに流れる。
【００１７】
ゲート端子ＧＴにはドレイン電流Ｉｄを制御するためのゲート制御信号が入力される。通常、半導体装置１０の外部のゲート信号入力端子ＧＩＴとゲート端子ＧＴとの間に抵抗素子Ｒ１が接続される。抵抗素子Ｒ１は、半導体装置１０とともにプリント基板上に実装される。抵抗素子Ｒ１の抵抗値を調整することによって、事後的にサージ電圧の大きさとスイッチング速度とを調整することができる。
【００１８】
ゲート電極部ＧＥ１は、いずれの抵抗素子Ｒ２，Ｒ３も介さずに直接ゲート端子ＧＴと接続される。ゲート電極部ＧＥ２は、抵抗素子Ｒ２を介してゲート電極部ＧＥ１と接続される。ゲート電極部ＧＥ３は、抵抗素子Ｒ３を介してゲート電極部ＧＥ２と接続される。ゲート端子ＧＴとゲート電極部ＧＥ１との間の抵抗値は、いずれの抵抗素子Ｒ２，Ｒ３の抵抗値よりも小さい。したがって、ゲート電極部ＧＥ１、ＧＥ２，ＧＥ３の各々とゲート端子ＧＴとの間の制御信号経路の抵抗値がゲート電極部ＧＥごとに異なる。図１の場合には、ゲート電極部ＧＥ１、ＧＥ２，ＧＥ３の順でゲート抵抗が大きくなる。
【００１９】
図２は、図１の変形例の等価回路である。図２の変形例の半導体装置１０Ｍは、図１の抵抗素子Ｒ２，Ｒ３に代えて抵抗素子Ｒ４，Ｒ５，Ｒ６が設けられる点で図１の半導体装置１０と異なる。図２を参照して、ゲート電極部ＧＥ１は抵抗素子Ｒ４を介してゲート端子ＧＴと接続される。ゲート電極部ＧＥ２は抵抗素子Ｒ５を介してゲート端子ＧＴと接続される。ゲート電極部ＧＥ３は、抵抗素子Ｒ６を介してゲート端子ＧＴと接続される。
【００２０】
ここで、抵抗素子Ｒ６の抵抗値は抵抗素子Ｒ５の抵抗値よりも大きく、抵抗素子Ｒ５の抵抗値は抵抗素子Ｒ４の抵抗値よりも大きいものとする。そうすると、ゲート電極部ＧＥ１、ＧＥ２，ＧＥ３の各々とゲート端子ＧＴとの間の制御信号経路の抵抗値はゲート電極ごとに異なり、それらの抵抗値の関係は図１の場合と同じになる。しかしながら、抵抗素子が占める面積は図２の場合のほうが大きくなる。すなわち、図１の構成は、抵抗素子に要する面積を削減できるというメリットを有している。
【００２１】
図２のその他の点は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００２２】
［半導体装置の動作］
次に、図１の半導体装置１０のターンオフ時の動作について説明する。まず、従来の半導体スイッチング素子のターンオフ時の問題点について説明する。
【００２３】
一般に半導体回路の配線等に存在するインダクタンスＬのために、半導体スイッチング素子のターンオフ時には、半導体スイッチング素子を過渡的に流れる電流ｉの変化率ｄｉ／ｄｔに応じてサージ電圧Ｌ・（ｄｉ／ｄｔ）が生じる。サージ電圧は半導体回路の故障の原因となる。ゲート電極に比較的大きなゲート抵抗を接続すればサージ電圧を十分に抑制することができるが、そうすると、この大きなゲート抵抗によって半導体スイッチング素子のスイッチングに著しい遅延が生じてしまう。以下に説明するように、本実施の形態の半導体装置１０は、サージ電圧を抑制するともにゲート抵抗による遅延量の増大も抑制することを可能にする。
【００２４】
図３は、図１の半導体装置の動作を示すタイミング図である。図３では上から順にゲート信号入力端子ＧＩＴにおけるゲート入力電圧Ｖｉｎ、ゲート電極部ＧＥ１、ＧＥ２，ＧＥ３におけるゲート電圧Ｖｇ１，Ｖｇ２，Ｖｇ３、ドレイン電流Ｉｄ、およびドレイン電圧Ｖｄが示されている。
【００２５】
図１および図３を参照して、時刻ｔ０においてゲート制御信号としてゲート入力電圧Ｖｉｎがハイレベルからローレベルに変化する。ゲート制御信号はゲート電極部ＧＥ１に抵抗素子Ｒ１を介して到達し、ゲート電極部ＧＥ２に抵抗素子Ｒ１，Ｒ２を介して到達し、ゲート電極部ＧＥ３に抵抗素子Ｒ１，Ｒ２，Ｒ３を介して到達する。図１の等価回路におけるＭＯＳトランジスタＱ１，Ｑ２，Ｑ３の各々に流れるドレイン電流成分Ｉｄ１，Ｉｄ２，Ｉｄ３は、全体のドレイン電流Ｉｄを分流したものであるので、その大きさは全体のドレイン電流Ｉｄよりも小さくなる。
【００２６】
さらに、各ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のゲート抵抗の値を異ならせることによって信号の遅延量が異なるので、ゲート電圧Ｖｇ１，Ｖｇ２，Ｖｇ３が変化するタイミングがずれる。具体的に図３の場合、ゲート抵抗が最も小さいＭＯＳトランジスタＱ１が時刻ｔ１において遮断を開始する。ゲート抵抗が次に小さいＭＯＳトランジスタＱ２が次の時刻ｔ２において遮断を開始する。ゲート抵抗が最も大きいＭＯＳトランジスタＱ３が次の時刻ｔ３において遮断を開始する。
【００２７】
以上のように、本実施の形態の半導体装置は、ゲート電極を複数に分割することによって、等価的には複数のＭＯＳトランジスタＱが並列に接続された構成を有する。これによって、個々のＭＯＳトランジスタＱにはドレイン電流Ｉｄを分流した電流成分が流れるので、個々のＭＯＳＦＥＴに流れるドレイン電流成分を小さくすることできる。さらに、各ゲート電極部ＧＥのゲート抵抗の大きさが異なるようにすることによって、個々のＭＯＳトランジスタＱが遮断するタイミングがずれる。これによって、遮断速度を速くしても電流ｉの変化率ｄｉ／ｄｔとしては小さくできるため、サージのピーク電圧を抑制できる。また、各ゲート電極部ＧＥのゲート抵抗の大きさを従来の単一のゲート抵抗の場合よりも小さくできるので、各ＭＯＳトランジスタＱのゲート電圧Ｖｇがスレッショルド電圧に下がるまでのゲート電荷放電時間が短縮される。この結果、半導体装置１０全体での遮断時間を短縮できる。
【００２８】
［半導体装置の具体的構造］
以下では、半導体装置１０として縦型構造のトレンチゲート型のＭＯＳＦＥＴを採用した例について説明する。縦型構造のＭＯＳＦＥＴを利用することによって、従来の構造をほとんど変更することなく、図１の構成の半導体装置１０を実現することができる。
【００２９】
図４は、図１の等価回路に対応する半導体装置の構造の一例を示す平面図である。図５は、図４の切断線Ｖ−Ｖに沿った断面図である。図６は、図４の切断線ＶＩ−ＶＩに沿った断面図である。以下の説明では、半導体基板ＳＵＢに平行な方向をＸ方向およびＹ方向とし、半導体基板ＳＵＢに垂直な方向をＺ方向とする。なお、図４では、層間絶縁層２１およびゲート絶縁膜２３を図示していない。また、図解を容易にするために図４〜図６の各部の寸法は実際の寸法と比例関係にない。
【００３０】
図４〜図６を参照して、半導体装置１０は、主としてＮ型半導体基板ＳＵＢを基にして形成される。Ｎ型半導体基板ＳＵＢは、Ｎ＋型ドレイン層２７として用いられるＮ＋型半導体層とＮ−型ドリフト層２６として用いられるＮ−型半導体層とが積層された２層構造を有する。以下の説明では、Ｎ型半導体基板ＳＵＢの＋Ｚ方向側の面を第１の主面３３または表面（フロント面）と称し、−Ｚ方向側の面を第２の主面３４または裏面と称する。Ｎ＋型半導体層が第２の主面３４側であり、Ｎ−型半導体層が第１の主面３３側である。
【００３１】
図５に示すように、半導体装置１０は、Ｎ−型ドリフト層２６に形成された不純物層として、Ｎ型半導体基板ＳＵＢの第１の主面３３に近い側からＮ＋型ソース層２４とＰ型ベース層２５とを含む。なお、Ｐ型ベース層２５の周辺部はＮ＋型ソース層２４で覆われていない。このＰ型ベース層２５の周辺部の上には、ゲート絶縁膜２３を介在して外周ゲート電極１２が形成されている。
【００３２】
半導体装置１０には、第１の主面３３からＮ＋型ソース層２４およびＰ型ベース層２５を貫通してＮ−型ドリフト層２６の内部に至る複数のトレンチ（溝）３０が形成される。半導体基板ＳＵＢを平面視して、複数のトレンチ３０はＹ方向に延在し、Ｘ方向に並んで配置される。各トレンチ３０の内表面を含めた半導体基板ＳＵＢの第１の主面３３の全面に、ゲート絶縁膜２３が形成される。ゲート絶縁膜２３を介在して各トレンチ３０の内部にも充填されたゲート電極であるトレンチゲート電極１２Ａ〜１２Ｆが形成される。ゲート電極１２Ａ〜１２Ｆは、Ｙ方向に延在している。
【００３３】
トレンチゲート電極１２Ａ，１２Ｂは、図１のゲート電極部ＧＥ１に対応し、後述する金属ゲート配線１１Ａを介して相互に電気的に接続される。同様に、トレンチゲート電極１２Ｃ，１２Ｄは、図１のゲート電極部ＧＥ２に対応し、後述する金属ゲート配線１１Ｂを介して相互に電気的に接続される。トレンチゲート電極１２Ｅ，１２Ｆは、図１のゲート電極部ＧＥ３に対応し、後述する金属ゲート配線１１Ｃを介して相互に電気的に接続される。
【００３４】
このように、各ゲート電極部ＧＥは、相互に電気的に接続された複数の電極要素によって構成される。各電極要素がトレンチゲート電極１２Ａ〜１２Ｆの各々に対応する。複数の電極要素間の抵抗値は、図１の抵抗素子Ｒ２，Ｒ３のいずれの抵抗値よりも小さい。
【００３５】
半導体装置１０は、さらに、前述の外周ゲート電極１２と、層間絶縁層２１と、抵抗層１８，１９とを含む。
【００３６】
抵抗層１８は、ゲート電極１２Ｂの端部とゲート電極１２Ｃの端部との間を接続するように、たとえば、ポリシリコンによって形成される。抵抗層１９は、ゲート電極１２Ｄの端部とゲート電極１２Ｅの端部との間を接続するように、たとえば、ポリシリコンによって形成される。抵抗層１８は図１の抵抗素子Ｒ２に対応し、抵抗層１９は図１の抵抗素子Ｒ３に対応する。
【００３７】
層間絶縁層２１は、ゲート電極１２Ａ〜１２Ｆ、抵抗層１８，１９および外周ゲート電極１２を覆うようにゲート絶縁膜２３上に形成される。
【００３８】
半導体装置１０は、さらに、金属ソース電極１６と、金属ドレイン電極２９と、金属ゲート配線１１Ａ，１１Ｂ，１１Ｃと、ゲートパッド１１Ｐとを含む。金属ゲート配線１１Ａとゲートパッド１１Ｐとは一体的に形成される。以下では、金属ゲート配線１１Ａ，１１Ｂ，１１Ｃについて総称する場合または不特定のものを示す場合に金属ゲート配線１１と記載する。
【００３９】
金属ソース電極１６は、層間絶縁層２１の上に形成され、複数のコンタクト電極１７を介してＮ＋型ソース層２４およびＰ型ベース層２５と接続される。これらのコンタクト電極１７は、隣り合うトレンチ３０の間および最も端に配置されたトレンチ３０の外側に配置される。各コンタクト電極１７は、層間絶縁層２１、ゲート絶縁膜２３、およびＮ＋型ソース層２４を貫通してＰ型ベース層２５の内部に達する。金属ソース電極１６は、図１のソース電極ＳＥに対応する。
【００４０】
金属ドレイン電極２９は、半導体基板ＳＵＢの裏面側のＮ＋型ドレイン層２７に接して形成される。金属ドレイン電極２９は、図１のドレイン電極ＤＥに対応する。
【００４１】
金属ゲート配線１１Ａは、概ねＸ方向に延在し、ゲート電極１２Ａ，１２Ｂの端部とコンタクト電極１５Ａ，１５Ｂをそれぞれ介して接続される。金属ゲート配線１１Ａはゲートパッド１１Ｐと一体的に形成される。ゲートパッド１１Ｐは、さらに、コンタクト電極１４を介して外周ゲート電極１２と接続される。
【００４２】
金属ゲート配線１１Ｂは、Ｘ方向に延在し、ゲート電極１２Ｃ，１２Ｄの端部とコンタクト電極１５Ｃ，１５Ｄをそれぞれ介して接続される。金属ゲート配線１１Ｃは、Ｘ方向に延在し、ゲート電極１２Ｅ，１２Ｆの端部とコンタクト電極１５Ｅ，１５Ｆをそれぞれ介して接続される。したがって、金属ゲート配線１１Ａと金属ゲート配線１１Ｂとは抵抗層１８を介して接続され、金属ゲート配線１１Ｂと金属ゲート配線１１Ｃとは抵抗層１９を介して接続されている。
【００４３】
以下、上記の半導体装置１０の構成の特徴を従来構成の場合と比較して説明する。従来のトレンチゲート型のＭＯＳＦＥＴでは、複数のトレンチゲート電極１２Ａ〜１２Ｆの端部が共通の金属ゲート配線１１を介して相互に接続されていた。これに対して、本実施形態の半導体装置１０では、金属ゲート配線１１が複数に分割され、隣り合う金属ゲート配線同士が抵抗層１８または１９を介して接続される。これによって、複数のトレンチゲート電極１２Ａ〜１２Ｆが、複数のゲート電極部ＧＥにそれぞれ対応する複数のグループに分割されるとともに、隣り合うゲート電極部ＧＥの間が抵抗素子Ｒに対応する抵抗層によって接続されるという図１の等価回路の構成が実現できている。なお、縦型のＭＯＳＦＥＴの構造の場合には、ドレイン電流は各トレンチゲート電極１２Ａ〜１２Ｆの近傍のチャネル領域を流れるので、ドレイン電流は必然的に複数のゲート電極部ＧＥにそれぞれ対応する複数の電流成分に分流されることになる。図４〜図６のその他の点は従来構成の場合と同様である。したがって、従来の製造プロセスをほとんど変更せずに、本実施形態の半導体装置１０を製造することができる。
【００４４】
［半導体装置の製造方法］
以下、本実施形態の半導体装置１０の製造方法の一例について簡単に説明する。
【００４５】
図７は、図４〜図６に示す半導体装置の製造方法の一例を示すフローチャートである。図４〜図７を参照して、最初にシリコン単結晶のＮ型シリコン半導体基板ＳＵＢを準備する（図７のステップＳ１０１）。
【００４６】
次に、Ｎ型半導体基板ＳＵＢの第１の主面３３側からトレンチ３０を形成する（ステップＳ１０２）。具体的には、リソグラフィ工程を用いてトレンチ形成用のハードマスク膜を第１の主面３３上に形成し、このハードマスク膜を利用して異方性ドライエッチングを行うことによってトレンチ３０を形成する。トレンチ３０の形成後にハードマスク膜をウェットエッチングによって除去する。
【００４７】
次に、たとえば、熱酸化により、Ｎ型半導体基板ＳＵＢの第１の主面３３およびトレンチ３０の内面のほぼ全面に、ゲート絶縁膜２３を形成する（ステップＳ１０３）。
【００４８】
次に、トレンチ３０を埋め込むように、ゲート絶縁膜２３上のほぼ全面に、例えばＣＶＤ（Chemical Vapor Deposition）等により、例えばリンがドープされたドープトポリシリコン（Doped Poly-Silicon）膜を形成する。ゲート電極１２Ａ〜１２Ｆおよび外周ゲート電極１２以外の不要な部分のドープトポリシリコン膜は、たとえば、ウェットエッチングによって除去される。これによって、ゲート電極１２Ａ〜１２Ｆおよび外周ゲート電極１２が形成される（ステップＳ１０４）。
【００４９】
次に、半導体基板ＳＵＢの第１の主面３３側のほぼ全面にポリシリコン膜を形成する。形成したポリシリコン膜のうち抵抗層１８，１９となる部分に不純物をイオン注入することによって抵抗化する。その後、抵抗層１８，１９以外の部分のポリシリコン膜を、たとえば、ウェットエッチングによって除去する。抵抗層１８，１９が形成される（ステップＳ１０５）。
【００５０】
次に、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、Ｐ型不純物をイオン注入する。その後、熱拡散することによってＰ型ベース層２５を形成する（ステップＳ１０６）。不要になったレジスト膜は、アッシング等によって除去される。
【００５１】
次に、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、Ｎ型不純物をイオン注入する。これによって、Ｐ型ベース層２５の上部領域にＮ＋型ソース層２４が形成される（ステップＳ１０７）。不要になったレジスト膜は、アッシング等によって除去される。
【００５２】
次に、Ｎ−型半導体基板ＳＵＢの第１の主面３３側のほぼ全面に、ＣＶＤまたは塗布等によって層間絶縁層２１を形成する（ステップＳ１０８）。層間絶縁層２１の材料として、例えば、ＰＳＧ（Phosphsilicate Glass）膜、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜または、これらの複合膜等を用いることができる。
【００５３】
次に、隣り合うトレンチ３０の間および最も端に配置されたトレンチ３０の外側に金属ソース電極１６との接続用のコンタクト溝３１を形成する（ステップＳ１０９）。具体的には、たとえば、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、異方性ドライエッチング等によりコンタクト溝３１を形成する。不要になったレジスト膜は、アッシング等によって除去される。
【００５４】
次に、ゲート電極１２Ａ〜１２Ｆの端部に金属ゲート配線１１Ａ〜１１Ｃとの接続用のコンタクトホールを形成するとともに、外周ゲート電極１２の上部にゲートパッド１１Ｐとの接続用のコンタクト溝を形成する（ステップＳ１１０）。具体的には、たとえば、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、異方性ドライエッチング等によりコンタクトホール等を形成する。不要になったレジスト膜は、アッシング等によって除去される。
【００５５】
次に、Ｎ型半導体基板ＳＵＢの第１の主面３３側のほぼ全面に、スパッタリング成膜等によりアルミニウム系の金属厚膜を形成する。続いて、リソグラフィ工程とエッチングとを用いて金属厚膜をエッチングすることによって、ゲートパッド１１Ｐ、金属ゲート配線１１Ａ〜１１Ｃ、金属ソース電極１６、およびコンタクト電極１７，１５Ａ〜１５Ｆ，１４を形成する（ステップＳ１１１）。
【００５６】
次に、Ｎ型半導体基板ＳＵＢの第２の主面３４（裏面）を研削することによって、基板の厚みを調整する（ステップＳ１１２）。
【００５７】
次に、Ｎ型半導体基板ＳＵＢの第２の主面３４のほぼ全面に、スパッタリング成膜等により金属ドレイン電極２９を形成する（ステップＳ１１３）。以上によって、図４〜図６の構成の半導体装置１０が完成する。
【００５８】
［効果］
上記のとおり、本実施形態の半導体装置１０は、ＭＯＳＦＥＴを基にして構成され、ゲート電極部ＧＥを複数に分割することによって等価的に複数のＭＯＳＦＥＴが並列接続された構成を有している。さらに、本実施の形態の半導体装置１０は、並列接続された各ＭＯＳＦＥＴのゲート抵抗の値が異なるという特徴を有している。これによって、ターンオフ時に各ＭＯＳＦＥＴが遮断するタイミングをずらすことができるので、許容されるサージ電圧の範囲内で各々のＭＯＳＦＥＴの遮断速度を速くする（具体的には電流変化率ｄｉ／ｄｔを大きくする）ことができる。この結果、複数のＭＯＳＦＥＴ全体での遮断時間を短縮することができる。
【００５９】
また、外部接続端子は、従来のＭＯＳＦＥＴと同様にゲート端子ＧＴ、ソース端子ＳＴ、およびドレイン端子ＤＴの３端子で構成されるので、既存のゲート駆動回路をそのまま使用してサージ電圧の抑制と遮断速度の低下の防止という効果を実現することができる。サージ電圧を抑制することによって、システムを構成する部品の電圧マージンを過度に確保する必要がないので、部品コストを低減することができる。
【００６０】
［変形例］
第１の実施形態では、ゲート電極部ＧＥを３つに分割した例について説明したが、ゲート電極部ＧＥの分割個数は３つに限らない。
【００６１】
一般に、半導体装置はＮ個（Ｎは２以上の整数）のゲート電極部ＧＥと、Ｎ−１個の抵抗素子Ｒとを備える。この場合、半導体装置は、等価的に、Ｎ個のゲート電極部ＧＥをそれぞれ有するＮ個のトランジスタが並列接続された構成を有する。そして、第１番目のゲート電極部ＧＥは、Ｎ−１個の抵抗素子Ｒのいずれも介さずに、ゲート制御信号受信用のゲート端子ＧＴと接続される。第ｉ＋１番目（ｉは１以上Ｎ−１以下の整数）のゲート電極部ＧＥは、第ｉ番目のゲート電極部ＧＥと第ｉ番目の抵抗素子Ｒを介して接続される。これによって、ゲート電極部ＧＥごとに、ゲート端子ＧＴからのゲート制御信号の伝送経路の抵抗値が異なることになる。
【００６２】
さらに、上記の一般的構成において、各ゲート電極部ＧＥが、第１の方向に延在するとともに第２の方向に並んで配置された複数の電極要素（たとえば、トレンチゲート電極）によって構成されている場合について説明する。この場合、Ｎ個のゲート電極部ＧＥが第２の方向に番号順に配列されているとすれば、第ｉ番目（ｉは１以上Ｎ−１以下の整数）のゲート電極に含まれる複数の電極要素のうち第２の方向の配列順の最後の電極要素と、第ｉ＋１番目のゲート電極に含まれる複数の電極要素のうち第２の方向の配列順の最初の電極要素との間に、第ｉ番目の抵抗素子が接続される。
【００６３】
第１の実施形態では、各ゲート電極部ＧＥを構成する複数の電極要素の各々がトレンチゲートによって構成されている場合について説明したが、各電極要素は平面型のゲート電極構造であってもよい。さらに、第１の実施形態では、縦型のＭＯＳＦＥＴの場合について説明したが、横型のＭＯＳＦＥＴの場合にも上記で説明した技術を適用することができる。
【００６４】
第１の実施形態では、分割されたゲート電極部ＧＥごとにゲート抵抗の値が異なる場合について説明したが、より一般的には、各ゲート電極部ＧＥの容量とゲート抵抗の値との積が異なっていればよい。たとえば、ゲート幅（具体的には、含まれるトレンチゲートの個数）を変更することによって、ゲート電極部ＧＥごとの容量を変えることができる。
【００６５】
＜第２の実施形態＞
第２の実施形態では、半導体装置をＩＧＢＴ（Insulated Gate Bipolar Transistor）を基にして構成した例について説明する。第１の実施形態で説明した技術は、以下で説明するＩＧＢＴに限らず、さまざまな種類のトランジスタに適用することができる。
【００６６】
図８は、第２の実施形態による半導体装置の構成を示す等価回路である。図８を参照して、半導体装置４０は、ＩＧＢＴを基にして構成され、第１の主電極としてのコレクタ電極ＣＥと、第２の主電極としてのエミッタ電極ＥＥと、複数の制御電極としてのゲート電極部ＧＥ１，ＧＥ２，ＧＥ３と、抵抗素子Ｒ２，Ｒ３と、ダイオードＤとを備える。
【００６７】
図１と比較して図８の場合には、ドレイン電極ＤＥに代えてコレクタ電極ＣＥが設けられ、ソース電極ＳＥに代えてエミッタ電極ＥＥが設けられている。等価的には、半導体装置４０は、３つのＩＧＢＴＱ１１，Ｑ１２，Ｑ１３が並列に接続されたものと考えることができる。この場合、主電流としてのコレクタ電流Ｉｃは、複数のゲート電極部ＧＥ１、ＧＥ２，ＧＥ３にそれぞれ対応して複数のコレクタ電流成分Ｉｃ１，Ｉｃ２，Ｉｃ３に分流される。
【００６８】
半導体装置４０は、外部と接続するために、コレクタ端子ＣＴ、エミッタ端子ＥＴ、およびゲート端子ＧＴを備える。コレクタ端子ＣＴはコレクタ電極ＣＥと接続され、エミッタ端子ＥＴはエミッタ電極ＥＥと接続される。ゲート端子ＧＴは、ゲート電極部ＧＥ１に直接接続されるとともに、ゲート電極部ＧＥ２と抵抗素子Ｒ２を介して接続される。さらに、ゲート電極部ＧＥ２は抵抗素子Ｒ３を介してゲート電極部ＧＥ３と接続される。
【００６９】
ＩＧＢＴの場合には原理的に寄生ダイオードはないので、電流転流用のダイオードＤがコレクタ端子ＣＴとエミッタ端子ＥＴとの間に逆バイアス方向に、すなわち、ダイオードＤのアノードがエミッタ端子ＥＴに接続される。図８ではダイオードＤが半導体装置４０に内蔵されている場合を示しているが、ダイオードＤは半導体装置４０の外部に取り付けられていてもよい。
【００７０】
図８のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。次に、半導体装置４０の具体的構造について説明する。
【００７１】
図９は、図８の等価回路に対応する半導体装置の構造の一例を示す平面図である。図１０は、図９の切断線Ｘ−Ｘに沿った断面図である。図１１は、図９の切断線ＸＩ−ＸＩに沿った断面図である。以下の説明では、Ｎ−型半導体基板ＳＵＢに平行な方向をＸ方向およびＹ方向とし、Ｎ−型半導体基板ＳＵＢに垂直な方向をＺ方向とする。なお、図９では、層間絶縁層５１およびゲート絶縁膜５３を図示していない。また、図解を容易にするために図９〜図１１の各部の寸法は実際の寸法と比例関係にない。
【００７２】
図９〜図１１を参照して、半導体装置４０は、主としてＮ−型ドリフト層５６として用いられるＮ−型半導体基板ＳＵＢを基に形成される。以下の説明では、Ｎ−型半導体基板ＳＵＢの＋Ｚ方向側の面を第１の主面６３または表面（フロント面）と称し、−Ｚ方向側の面を第２の主面６４または裏面と称する。
【００７３】
図１０に示すように、半導体装置４０は、不純物層として、Ｎ−型半導体基板ＳＵＢの第１の主面６３に近い側からＮ＋型エミッタ層５４とＰ型ベース層５５とを含み、第２の主面６４に近い側からＰ＋型コレクタ層５８とＮ＋型フィールドストップ層５７とを含む。図４〜図６で説明したＭＯＳＦＥＴの場合と比較した構造上の違いは、Ｎ−型半導体基板ＳＵＢの第２の主面６４の最表面に不純物層としてＰ＋型コレクタ層５８がさらに形成されている点である。
【００７４】
なお、Ｐ型ベース層５５の周辺部はＮ＋型エミッタ層５４で覆われていない。このＰ型ベース層５５の周辺部の上には、ゲート絶縁膜５３を介在して外周ゲート電極４２が形成されている。
【００７５】
半導体装置４０には、第１の主面６３からＮ＋型エミッタ層５４およびＰ型ベース層５５を貫通してＮ−型ドリフト層５６の内部に至る複数のトレンチ（溝）６０が形成される。Ｎ−型半導体基板ＳＵＢを平面視して、複数のトレンチ６０はＹ方向に延在し、Ｘ方向に並んで配置される。半導体装置４０は、各トレンチ６０の内表面に形成されたゲート絶縁膜５３と、ゲート絶縁膜５３を介在して各トレンチ６０の内部に充填された埋込み電極であるトレンチゲート電極４２Ａ〜４２Ｆとを含む。
【００７６】
トレンチゲート電極４２Ａ，４２Ｂは、後述する金属ゲート配線４１Ａを介して相互に電気的に接続され、図８のゲート電極部ＧＥ１に対応する。同様に、トレンチゲート電極４２Ｃ，４２Ｄは、後述する金属ゲート配線４１Ｂを介して相互に電気的に接続され、図８のゲート電極部ＧＥ２に対応する。トレンチゲート電極４２Ｅ，４２Ｆは、後述する金属ゲート配線４１Ｃを介して相互に電気的に接続され、図８のゲート電極部ＧＥ３に対応する。
【００７７】
このように、各ゲート電極部ＧＥは、相互に電気的に接続された複数の電極要素によって構成される。各電極要素がトレンチゲート電極４２Ａ〜４２Ｆの各々に対応する。複数の電極要素間の抵抗値は、図８の抵抗素子Ｒ２，Ｒ３のいずれの抵抗値よりも小さい。
【００７８】
半導体装置４０は、さらに、前述の外周ゲート電極４２と、層間絶縁層５１と、抵抗層４８，４９とを含む。
【００７９】
外周ゲート電極４２および抵抗層４８，４９はゲート絶縁膜５３の上に形成される。抵抗層４８は、トレンチゲート電極４２Ｂの端部とトレンチゲート電極４２Ｃの端部との間を接続するように、たとえば、ポリシリコンによって形成される。抵抗層４９は、トレンチゲート電極４２Ｄの端部とトレンチゲート電極４２Ｅの端部との間を接続するように、たとえば、ポリシリコンによって形成される。抵抗層４８は図８の抵抗素子Ｒ２に対応し、抵抗層４９は図８の抵抗素子Ｒ３に対応する。
【００８０】
層間絶縁層５１は、トレンチゲート電極４２Ａ〜４２Ｆ、抵抗層４８，４９、および外周ゲート電極４２を覆うようにゲート絶縁膜５３上に形成される。
【００８１】
半導体装置４０は、さらに、金属エミッタ電極４６と、金属コレクタ電極５９と、金属ゲート配線４１Ａ，４１Ｂ，４１Ｃと、ゲートパッド４１Ｐとを含む。金属ゲート配線４１Ａとゲートパッド４１Ｐとは一体的に形成される。
【００８２】
金属エミッタ電極４６は、層間絶縁層５１の上に形成され、複数のコンタクト電極４７を介してＮ＋型エミッタ層５４およびＰ型ベース層５５と接続される。これらのコンタクト電極４７は、隣り合うトレンチ６０の間および最も端に配置されたトレンチ６０の外側に配置される。各コンタクト電極４７は、層間絶縁層５１、ゲート絶縁膜５３、およびＮ＋型エミッタ層５４を貫通してＰ型ベース層５５の内部に達する。金属エミッタ電極４６は、図８のエミッタ電極ＥＥに対応する。
【００８３】
金属コレクタ電極５９は、Ｎ−型半導体基板ＳＵＢの裏面側のＰ＋型コレクタ層５８に接して形成される。金属コレクタ電極５９は、図８のコレクタ電極ＣＥに対応する。
【００８４】
金属ゲート配線４１Ａは、概ねＸ方向に延在し、ゲート電極４２Ａ，４２Ｂの端部とコンタクト電極４５Ａ，４５Ｂをそれぞれ介して接続される。金属ゲート配線４１Ａはゲートパッド４１Ｐと一体的に形成される。ゲートパッド４１Ｐは、コンタクト電極４４を介在してゲート電極４２と接続される。
【００８５】
金属ゲート配線４１Ｂは、Ｘ方向に延在し、ゲート電極４２Ｃ，４２Ｄの端部とコンタクト電極４５Ｃ，４５Ｄをそれぞれ介して接続される。金属ゲート配線４１Ｃは、Ｘ方向に延在し、ゲート電極４２Ｅ，４２Ｆの端部とコンタクト電極４５Ｅ，４５Ｆをそれぞれ介して接続される。したがって、金属ゲート配線４１Ａと金属ゲート配線４１Ｂとは抵抗層４８を介して接続され、金属ゲート配線４１Ｂと金属ゲート配線４１Ｃとは抵抗層４９を介して接続される。
【００８６】
第１の実施形態のＭＯＳＦＥＴの場合と同様に、抵抗層４８，４９以外の半導体装置４０の構成は従来のトレンチゲート型のＩＧＢＴと同じである。したがって、従来の製造プロセスをほとんど変更せずに、本実施形態の半導体装置４０を製造することができる。
【００８７】
なお、上記の実施形態では、各ゲート電極部ＧＥを構成する複数の電極要素の各々がトレンチゲートによって構成されている場合について説明したが、各電極要素は平面型のゲート電極構造であってもよい。
【００８８】
このように、本実施形態の半導体装置４０は、ＩＧＢＴを基にして構成され、ゲート電極部ＧＥを複数に分割することによって等価的に複数のＩＧＢＴが並列接続された構成を有している。さらに、本実施の形態の半導体装置４０は、並列接続された各ＩＧＢＴのゲート抵抗の値が異なるという特徴を有している。これによって、ターンオフ時に各ＩＧＢＴが遮断するタイミングをずらすことができるので、許容されるサージ電圧の範囲内で各々のＩＧＢＴの遮断速度を速くする（具体的には電流変化率ｄｉ／ｄｔを大きくする）ことができる。この結果、半導体装置４０を構成する複数のＩＧＢＴ全体での遮断時間を短縮することができる。また、外部接続端子は、従来のＩＧＢＴと同様にゲート端子ＧＴ、エミッタ端子ＥＴ、およびコレクタ端子ＣＴの３端子で構成されるので、既存のゲート駆動回路をそのまま使用してサージ電圧の抑制と遮断速度の低下の防止という効果を実現することができる。
【００８９】
なお、第２の実施形態では、分割されたゲート電極部ＧＥごとにゲート抵抗の値が異なる場合について説明したが、より一般的には、各ゲート電極部ＧＥの容量とゲート抵抗の値との積が異なっていればよい。たとえば、ゲート幅（具体的には、含まれるトレンチゲートの個数）を変更することによって、ゲート電極部ＧＥごとの容量を変えることができる。
【００９０】
＜第３の実施形態＞
第３の実施形態では、第１の実施形態の半導体装置１０を双方向スイッチとして用いた例について説明する。第２の実施形態の半導体装置４０も同様に本実施形態の双方向スイッチとして用いることができる。
【００９１】
図１２は、充電池パックで用いられる双方向スイッチの例を示す回路図である。図１２を参照して充電池パック７０は双方向スイッチ７５と、バッテリ（充電池）７２と、制御ＩＣ（Integrated Circuit）７３とを備える。制御ＩＣ７３は双方向スイッチ７５のオンオフを制御したり、バッテリ７２の残量を監視したりする。
【００９２】
双方向スイッチ７５は、放電用のＭＯＳＦＥＴである半導体装置１０と、この半導体装置１０と逆直列に接続された充電用のＭＯＳＦＥＴである半導体装置７１とを備える。
【００９３】
半導体装置１０は第１の実施形態で説明したものと同じ構成を有する。半導体装置１０のゲート端子ＧＴは抵抗素子Ｒ１を介して制御ＩＣ７３と接続される。半導体装置７１は、従来のＭＯＳＦＥＴと同じ構造を有している。半導体装置７１のゲート電極部ＧＥ７１はゲート端子ＧＴ７１に直接接続され、ゲート端子ＧＴ７１は抵抗素子Ｒ７１を介して制御ＩＣ７３と接続される。
【００９４】
放電用として用いられる半導体装置１０において、ドレイン端子ＤＴがバッテリ７２側に接続され、ソース端子ＳＴがシステム側の端子７４に接続される。充電用として用いられる半導体装置７１において、ドレイン端子ＤＴ７１が端子７４側に接続され、ソース端子ＳＴ７１がバッテリ７２に接続される。半導体装置１０と半導体装置７１とは逆順に接続されていてもよい。
【００９５】
充電時には、制御ＩＣ７３の制御に従って、半導体装置１０を構成するＭＯＳＦＥＴがオフ状態になり、半導体装置７１を構成するＭＯＳＦＥＴがオン状態になる。これによって充電電流は、半導体装置１０の寄生ダイオードと半導体装置７１のＭＯＳＦＥＴを通ってシステム側の電源からバッテリ７２に流れる。
【００９６】
一方、放電時には、制御ＩＣ７３の制御に従って、半導体装置１０を構成するＭＯＳＦＥＴがオン状態になり、半導体装置７１を構成するＭＯＳＦＥＴがオフ状態になる。これによって放電電流は、半導体装置１０のＭＯＳＦＥＴと半導体装置７１の寄生ダイオードＰＤ７１とを通過してバッテリ７２からシステム側に流れる。
【００９７】
システムの故障等によって過電流が検出された場合には、半導体装置１０を構成するＭＯＳＦＥＴを高速にオフする必要がある。この場合、充電池パック７０の回路内およびバッテリ７２のセル内には寄生インダクタタンスが存在するので、ＭＯＳＦＥＴのターンオフによる電流遮断に起因してサージ電圧が発生する。
【００９８】
ここで、第１の実施形態で説明したように、半導体装置１０は、ゲート電極部ＧＥを複数に分割することによって等価的に複数のＭＯＳＦＥＴが並列接続された構成を有している。さらに、半導体装置１０は、並列接続された各ＭＯＳＦＥＴのゲート抵抗の値が異なるという特徴を有している。これによって、ターンオフ時に各ＭＯＳＦＥＴが遮断するタイミングをずらすことができるので、サージ電圧を許容範囲内に抑えながら遮断時間を短縮することができる。
【００９９】
＜第４の実施形態＞
第４の実施形態では、第１の実施形態の半導体装置１０をインバータ装置のスイッチング素子に適用した例について説明する。第１の実施形態の半導体装置１０および第２の実施形態の半導体装置４０はインバータ装置に限らず、種々の電力変換装置のスイッチング素子として用いることができる。
【０１００】
図１３は、インバータ装置の構成を示す回路図である。図１３を参照して、インバータ装置８０は、半導体装置１０ＵＰ，１０ＵＮ，１０ＶＰ，１０ＶＮ，１０ＷＰ，１０ＷＮと、これらの半導体装置をそれぞれ駆動するゲートドライバＧＤ＿ＵＰ，ＧＤ＿ＵＮ，ＧＤ＿ＶＰ，ＧＤ＿ＶＮ，ＧＤ＿ＷＰ，ＧＤ＿ＷＮとを備える。なお、インバータ装置８０は、各半導体装置が同一のパッケージに実装されたパワーモジュールとして構成されていてもよい。
【０１０１】
半導体装置１０ＵＰと半導体装置１０ＵＮとは、高電圧側電源線８１Ｐと低電圧側電源線８１Ｎとの間に直列に接続される。高電圧側電源線８１Ｐと低電圧側電源線８１Ｎとの間に直流電圧が印加される。同様に、半導体装置１０ＶＰと半導体装置１０ＶＮとは、高電圧側電源線８１Ｐと低電圧側電源線８１Ｎとの間に直列に接続される。半導体装置１０ＷＰと半導体装置１０ＷＮとは、高電圧側電源線８１Ｐと低電圧側電源線８１Ｎとの間に直列に接続される。なお、各半導体装置のドレイン端子ＤＴが高電圧側に接続され、ソース端子ＳＴが低電圧側に接続される。
【０１０２】
半導体装置１０ＵＰと半導体装置１０ＵＮとの接続ノード８２ＵからＵ相交流電圧がモータ８３に供給される。半導体装置１０ＶＰと半導体装置１０ＶＮとの接続ノード８２ＶからＶ相交流電圧がモータ８３に供給される。半導体装置１０ＷＰと半導体装置１０ＷＮとの接続ノード８２ＷからＷ相交流電圧がモータ８３に供給される。
【０１０３】
図１３の構成の場合、モータ８３の固定子巻線およびインバータ装置８０の配線等に存在するインダクタンスによって、各半導体装置のスイッチング時にサージ電圧が発生する。本実施形態のインバータ装置８０の場合には、第１の実施形態で説明したように、各半導体装置は、ゲート電極部ＧＥを複数に分割することによって等価的に複数のＭＯＳＦＥＴが並列接続された構成を有している。さらに、各半導体装置は、並列接続された各ＭＯＳＦＥＴのゲート抵抗の値が異なるという特徴を有している。これによって、各半導体装置を構成するＭＯＳＦＥＴがスイッチングするタイミングをずらすことができるので、サージ電圧を許容範囲内に抑えながら高速スイッチングが可能になる。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０５】
１０，４０，７１  半導体装置、１１Ａ，１１Ｂ，１１Ｃ，４１Ａ，４１Ｂ，４１Ｃ  金属ゲート配線、１１Ｐ，４１Ｐ  ゲートパッド、１２，４２  外周ゲート電極、１４，１５Ａ〜１５Ｆ，１７，４４，４５Ａ〜４５Ｆ，４７  コンタクト電極、１６  金属ソース電極、１８，１９，４８，４９  抵抗層、１２Ａ〜１２Ｆ，４２Ａ〜４２Ｆ  トレンチゲート（電極要素）、２１，５１  層間絶縁層、２３，５３  ゲート絶縁膜、２４  Ｎ＋型ソース層、２５，５５  Ｐ型ベース層、２６，５６  Ｎ−型ドリフト層、２７  Ｎ＋型ドレイン層、２９  金属ドレイン電極、３０，６０  トレンチ、３１  コンタクト溝、３３，６３  第１の主面、３４，６４  第２の主面、４６  金属エミッタ電極、５４  Ｎ＋型エミッタ層、５７  Ｎ＋型フィールドストップ層、５８  Ｐ＋型コレクタ層、５９  金属コレクタ電極、７０  充電池パック、７２  バッテリ、７５  双方向スイッチ、８０  インバータ装置、８３  モータ、ＣＥ  コレクタ電極、ＣＴ  コレクタ端子、ＤＥ  ドレイン電極、ＤＴ  ドレイン端子、ＥＥ  エミッタ電極、ＥＴ  エミッタ端子、ＧＥ１，ＧＥ２，ＧＥ３  ゲート電極、ＧＴ  ゲート端子、Ｒ１〜Ｒ６，Ｒ７１  抵抗素子、ＳＥ  ソース電極、ＳＴ  ソース端子、ＳＵＢ  Ｎ−型半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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