(57)【要約】【課題】スイッチングデバイスのオン抵抗を低減すると共に、耐圧保持能力を改善した電力用半導体装置を提供する。【解決手段】第１導電型の炭化珪素半導体層と、炭化珪素半導体層に形成されたスイッチングデバイスと、スイッチングデバイスの形成領域の終端部に形成され、終端部の電界を緩和する第２導電型の電界緩和不純物領域と、スイッチングデバイスを構成する複数のユニットセルの第２導電型のウェル領域間および少なくとも電界緩和不純物領域の外側に設けられた、炭化珪素半導体層より不純物濃度が高い第１導電型の付加領域とを備え、付加領域は、ウェル領域よりも深く形成され、第１導電型の不純物濃度が、電界緩和不純物領域の第２導電型の不純物濃度の１０分の１以下である。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体層と、
前記炭化珪素半導体層に形成されたスイッチングデバイスと、
前記スイッチングデバイスの形成領域の終端部に形成され、前記終端部の電界を緩和する第２導電型の電界緩和不純物領域と、
前記スイッチングデバイスを構成する複数のユニットセルの第２導電型のウェル領域間および少なくとも前記電界緩和不純物領域の外側に設けられた、前記炭化珪素半導体層より不純物濃度が高い第１導電型の付加領域と、を備え、
前記付加領域は、前記ウェル領域よりも深く形成され、第１導電型の不純物濃度が、前記電界緩和不純物領域の第２導電型の不純物濃度の１０分の１以下である、電力用半導体装置。
【請求項２】
前記付加領域は、前記電界緩和不純物領域よりも浅く形成される、請求項１記載の電力用半導体装置。
【請求項３】
第１導電型の炭化珪素半導体層と、
前記炭化珪素半導体層に形成されたスイッチングデバイスと、
前記スイッチングデバイスの形成領域の終端部に形成され、前記終端部の電界を緩和する第２導電型の電界緩和不純物領域と、
前記スイッチングデバイスを構成する複数のユニットセルの第２導電型のウェル領域間および少なくとも前記電界緩和不純物領域の外側に設けられた、前記炭化珪素半導体層より不純物濃度が高い第１導電型の付加領域と、を備え、
前記付加領域は、前記ウェル領域よりも深く、前記電界緩和不純物領域よりも浅く形成される電力用半導体装置。
【請求項４】
前記付加領域は、第１導電型の不純物濃度が、前記電界緩和不純物領域の第２導電型の不純物濃度の１０分の１以下である、請求項３記載の電力用半導体装置。
【請求項５】
前記付加領域は、
前記炭化珪素半導体層の上層部全域に形成される、請求項１または請求項３記載の電力用半導体装置。
【請求項６】
前記電界緩和不純物領域は、
ＪＴＥ（Junction Termination Extension）領域およびＦＬＲ（Field Limiting Ring）領域の少なくとも一方を含む、請求項１または請求項３記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置などの電力用半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いた電力用のスイッチングデバイスは、その性能指標の一つであるオン抵抗を下げるために様々な工夫がなされている。例えば特許文献１の図２Ａに開示されるように、スイッチングデバイスのオン抵抗を下げるためにｐウェル間にドリフト領域より高濃度のｎ型の領域を形成したり、ｐウェルの下側にドリフト領域より高濃度のｎ型のＪＦＥＴ制限領域を形成したりしている。
【０００３】
このように、スイッチングデバイスのオン抵抗を下げるために、ｐウェル間にｎ型の領域を形成した構成は知られているが、電力用のスイッチングデバイスの性能指標には、オン抵抗の他に、耐圧保持能力も挙げられる。
【０００４】
スイッチングデバイスの終端部の構造（終端構造）による電界緩和が不十分な場合は、スイッチングデバイスの耐圧や信頼性に影響を及ぼすことになるが、従来は、スイッチングデバイスのオン抵抗を低減するだけでなく、耐圧保持能力を改善した構成は開示されていなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１１９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上説明したように、従来は、スイッチングデバイスのオン抵抗を低減するだけでなく、耐圧保持能力を改善した構成は開示されておらず、スイッチングデバイスの耐圧や信頼性を確保して歩留まりを高めることは困難であった。
【０００７】
本発明は上記のような問題を解決するためになされたものであり、スイッチングデバイスのオン抵抗を低減すると共に、耐圧保持能力を改善した電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る電力用半導体装置は、本発明に係る電力用半導体装置は、第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層に形成されたスイッチングデバイスと、前記スイッチングデバイスの形成領域の終端部に形成され、前記終端部の電界を緩和する第２導電型の電界緩和不純物領域と、前記スイッチングデバイスを構成する複数のユニットセルの第２導電型のウェル領域間および少なくとも前記電界緩和不純物領域の外側に設けられた、前記炭化珪素半導体層より不純物濃度が高い第１導電型の付加領域とを備え、前記付加領域は、前記ウェル領域よりも深く形成され、第１導電型の不純物濃度が、前記電界緩和不純物領域の第２導電型の不純物濃度の１０分の１以下である。
【発明の効果】
【０００９】
本発明に係る電力用半導体装置によれば、ウェル領域間のＪＦＥＴ領域の抵抗が低減してスイッチングデバイスのオン抵抗が低減すると共に、終端部における空乏層の伸びを抑制して、耐圧保持能力の低下を抑制できる。また、空乏層が伸びにくくなることで、電界が加わる領域の面積が小さくなる。これにより終端部表面の欠陥や終端部表面への異物付着があった場合でも、それが電界が加わる部分に該当する確率が小さくなり、スイッチングデバイスの製造歩留まりが改善されると共に信頼性が向上する。
【図面の簡単な説明】
【００１０】
【図１】一般的なＭＯＳ構造を有する電界効果トランジスタの上面構成を示す平面図である。
【図２】一般的なＭＯＳ構造を有する電界効果トランジスタの部分断面図である。
【図３】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの部分断面図である。
【図４】一般的なＭＯＳ構造を有する電界効果トランジスタの終端部での空乏層の伸びを説明する模式図である。
【図５】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの終端部での空乏層の伸びを説明する模式図である。
【図６】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図７】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図８】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタの製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタの部分断面図である。
【図１５】本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図１６】本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図１７】本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタの部分断面図である。
【図１８】本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図１９】本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図２０】本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタの部分断面図である。
【図２１】本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図２２】本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図２３】本発明に係る実施の形態５の炭化珪素ＭＯＳトランジスタの部分断面図である。
【図２４】本発明に係る実施の形態５の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【図２５】本発明に係る実施の形態５の炭化珪素ＭＯＳトランジスタの不純物プロファイルを示す図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１４】
＜実施の形態１＞
＜装置構成＞
図１は、炭化珪素（ＳｉＣ）基板上に形成された一般的なＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳトランジスタ）９０の上面構成を示す平面図である。
【００１５】
図１に示すように、炭化珪素ＭＯＳトランジスタ９０は矩形の外形を有するチップの主面の中央部に、ソースパッドＳＥが設けられている。ソースパッドＳＥの平面視形状は、矩形の一辺の中央部が内側に凹んだ形状をなし、ソースパッドＳＥの内側に凹んだ部分に入り込むように、ゲートパッドＧＥが設けられている。なお、図１の領域“Ｘ”には、便宜的に、ソースパッドＳＥの一部を省略することで、ソースパッドＳＥの下方に設けられたユニットセルＵＣを示している。
【００１６】
ゲートパッドＧＥは、外部の制御回路（図示せず）からゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線（図示せず）を通じてＭＯＳトランジスタの最小単位構造であるユニットセルＵＣのゲート電極（図示せず）に供給される。
【００１７】
ソースパッドＳＥは、ユニットセルＵＣが複数配置された活性領域ＡＲ上に設けられ、各ユニットセルＵＣのソース電極（図示せず）が並列に接続される構成となっている。
【００１８】
ユニットセルＵＣが形成された活性領域ＡＲの外側は終端部ＴＰとなっており、終端部ＴＰには電界緩和構造としてＪＴＥ（Junction Termination Extension）領域（図示せず）などが設けられている。また、終端部ＴＰの外側にはチャネルストップ領域１７が設けられている。なお、チャネルストップ領域１７は基板表面内に形成されるので上面側からは見えないが、便宜的に見えるように表している。
【００１９】
なお、ゲートパッドＧＥの位置、個数およびソースパッドＳＥの形状、個数等もＭＯＳトランジスタによっては多種多様のケースが有り得るが、それらは本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
【００２０】
図２には、図１におけるＡ−Ａ線で示されるセル部の断面構成と、Ｂ−Ｂ線で示される終端部の断面構成とを示している。
【００２１】
図２に示すように、炭化珪素ＭＯＳトランジスタ９０は、ｎ型の不純物を含む炭化珪素基板１の主面上に形成されたｎ型のドリフト層２と、炭化珪素基板１の裏面側（ソースパッドＳＥが設けられる主面側とは反対側）に形成されたドレイン電極１４とを備えている。
【００２２】
また、ドリフト層２の上層部には、選択的に複数形成されたｐ型のウェル領域３と、活性領域ＡＲの外縁を規定するｐ型のＪＴＥ領域１６と、ＪＴＥ領域１６から離間して設けられたチャネルストップ領域１７とが設けられている。
【００２３】
ウェル領域３の表面内には、ｎ型のソース領域４と、ソース領域４の内側端面と接続するｐ型のコンタクト領域５が設けられている。なお、コンタクト領域５は終端部ＴＰにおいても設けられているが、終端部ＴＰでは、ソース領域４のＪＴＥ領域１６と対向する側の端面と接続するように設けられている。
【００２４】
ドリフト層２の主面上には、隣り合うウェル領域３間からウェル領域３の端縁部上およびソース領域４の端縁部上にかけて覆うように形成されたゲート絶縁膜８が形成され、ゲート絶縁膜８上にはゲート電極９が形成されている。
【００２５】
ゲート絶縁膜８およびゲート電極９は層間絶縁膜１０によって覆われ、層間絶縁膜１０は終端部ＴＰのドリフト層２上を覆うようにも設けられている。
【００２６】
層間絶縁膜１０で覆われていないソース領域４およびコンタクト領域５の上部には、例えばニッケル（Ｎｉ）のオーミック電極１１が形成され、オーミック電極１１上から層間絶縁膜１０上にかけてはソース電極１２が形成されている。このソース電極１２がソースパッドＳＥを構成する。
【００２７】
以上説明した一般的な炭化珪素ＭＯＳトランジスタ９０に対して、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１００の断面構成を図３に示す。なお、図３では、便宜的にオーミック電極１１までが形成された状態を示しており、オーミック電極１１よりも上層の構成は省略している。また、ドレイン電極１４も省略している。これは、以下の断面図において同じである。
【００２８】
図３には、図１に示した炭化珪素ＭＯＳトランジスタ９０の、Ａ−Ａ線で示されるセル部の断面構成と、Ｂ−Ｂ線で示される終端部の断面構成とを示している。なお、上面構成は炭化珪素ＭＯＳトランジスタ９０と炭化珪素ＭＯＳトランジスタ１００とで同じである。
【００２９】
図３に示す炭化珪素ＭＯＳトランジスタ１００は、隣り合うウェル領域３間のドリフト層２の上層部と、終端部全域のドリフト層２の上層部とに設けられた比較的高濃度のｎ型の不純物領域（付加領域）７を有している。
【００３０】
隣り合うウェル領域３間、いわゆるＪＦＥＴ領域に比較的高濃度のｎ型の不純物領域を形成することで、オン状態の場合にドリフト層２内部にチャネル領域から炭化珪素基板１に向けて形成される電流経路の抵抗値を低減することができ、炭化珪素ＭＯＳトランジスタ１００のオン抵抗を低減できる。
【００３１】
さらに、終端部においてＪＴＥ領域１６より外側のドリフト層２の上層部にも付加領域７を形成することで、耐圧保持能力の低下を抑制できる。すなわち、理論的には炭化珪素ＭＯＳトランジスタはシリコンＭＯＳトランジスタよりもオン抵抗を約２００分の１にできるとされていながら、それ程には低くなっていない。これは、炭化珪素ＭＯＳトランジスタのチャネル移動度が非常に小さいためである。この原因としては、ＳｉＯ２／ＳｉＣの界面準位密度が、ＳｉＯ２／Ｓｉの界面準位密度よりも約１桁高いことが挙げられる。この界面準位にトラップされた電子によるクーロン散乱によりチャネル移動度が低下すると考えられている。
【００３２】
このように、ＳｉＯ２／ＳｉＣ界面では界面準位密度が高く、電子がトラップされやすくなっている。終端部では層間絶縁膜１０とドリフト層２とが接する領域が存在し、当該領域では電子がトラップされているので、空乏層が伸びやすくなっている。この状態を図４に模式的に示す。
【００３３】
図４に示すようにＪＴＥ領域１６の端縁部から伸びた空乏層ＶＣはチャネルストップ領域１７にまで達している。なお、チャネルストップ領域１７を設けない場合は、空乏層ＶＣはチップ端まで到達する。チップ端はダイシングされるため保護膜がなく、またダイシングのダメージが残っているので、そこに電界が加わると放電やリーク電流が増加する原因となる。これを防ぐのがチャネルストップ領域１７であり、チャネルストップ領域１７を設けることで、空乏層がチップ端まで到達することを防いでいる。なお、図４において層間絶縁膜１０とドリフト層２との界面に示された電子ＥＬはＳｉＯ２／ＳｉＣの界面にトラップされた電子を表している。
【００３４】
これに対し、ＪＴＥ領域１６より外側のドリフト層２の上層部に付加領域７を形成することで空乏層ＶＣの伸びを抑制できる。この状態を図５に模式的に示す。
【００３５】
図５に示すようにＪＴＥ領域１６の端縁部から伸びた空乏層ＶＣはチャネルストップ領域１７には達せず、空乏層ＶＣの伸びが抑制され、耐圧保持能力の低下を抑制できると共にリーク電流を抑制できる。一般的には空乏層が広がることにより電界集中が緩和され、半導体装置の耐圧を高めることができると理解されているが、これは、ブレークダウンが、空乏層が狭い部分や空乏層の終端部分の境界線の曲率が大きく電界集中が起こりやすい部分で発生しやすいためであり、空乏層を広げ、空乏層の終端部分の境界線の曲率を小さくすることでブレークダウンが抑制されるためである。しかし、空乏層を広げ過ぎてチップ端にまで到達すると、上述したように放電やリーク電流が増加する原因となる。
【００３６】
また、チャネルストップ領域は不純物をイオン注入で高濃度に注入することで形成されるが、このためにチャネルストップ領域には結晶欠陥が多数存在する。このようなチャネルストップ領域にまで空乏層が到達すると、結晶欠陥の多い領域に電界が加わることになり、リーク電流が増える原因となる。
【００３７】
また、空乏層ＶＣが伸びにくくなることで、電界が加わる領域の面積が小さくなる。これにより終端部表面の欠陥や終端部表面への異物付着があった場合でも、それが電界の加わる部分に該当する確率が小さくなり、ＳｉＣ−ＭＯＳＦＥＴの製造歩留まりが改善し、信頼性も向上する。
【００３８】
＜不純物プロファイル＞
次に、図６および図７を用いて、付加領域７およびＪＴＥ領域１６の不純物プロファイルについて説明する。図６は、付加領域７をボックス型の不純物プロファイルとして表し、ＪＴＥ領域１６の不純物プロファイルとの関係を示す図である。
【００３９】
図６に示すＪＴＥ領域１６の不純物プロファイルは、Ａｌ（アルミニウム）を注入エネルギー５００ｋｅＶで、１．３９×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルである。
【００４０】
図６に示すように付加領域７の最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つＪＴＥ領域１６のピーク濃度７．５×１０１７／ｃｍ３の１０分の１以下となるように形成されている。このような構成とすることで、注入後に基板表面をドライエッチングせずとも所望の耐圧を得ることができる。
【００４１】
これは、表面部分に導入される不純物が少ないので、表面部分のダメージ（イオン注入による形成される結晶欠陥）が少ないためと考えられる。
【００４２】
また、ＪＴＥ領域１６の形成においては、イオン注入の注入エネルギーを大きくして、不純物濃度のピークの位置を深さ６００ｎｍ程度と深くしているので、ＪＴＥ領域１６の表面のダメージ層除去のために行うエッチングのマージン、すなわち、所望の耐圧値を得ることができるエッチング量の範囲を広くすることができる。
【００４３】
図７はイオン注入で付加領域７を形成した場合の不純物プロファイルを示しており、ここでは３段階のイオン注入で付加領域７を形成した場合の例を示している。
【００４４】
図７に示すように、付加領域７は、Ｎ（窒素）を注入エネルギー３５０ｋｅＶで、３．００×１０１１／ｃｍ２のドーズ量でイオン注入する第１段階のイオン注入と、Ｎを注入エネルギー１８０ｋｅＶで、２．４０×１０１１／ｃｍ２のドーズ量でイオン注入する第２段階のイオン注入と、Ｎを注入エネルギー７５ｋｅＶで、２．００×１０１１／ｃｍ２のドーズ量でイオン注入する第３段階のイオン注入との３段階のイオン注入で形成されている。
【００４５】
このような３段階のイオン注入を行うことで、付加領域７はボックス型の不純物プロファイルに近くなる。なお、注入回数を増やすことで、よりボックス型の不純物プロファイルに近くなる。また、イオン注入ではなくエピタキシャル成長により付加領域７を形成する場合は、さらにボックス型の不純物プロファイルに近くなる。
【００４６】
なお、エピタキシャル成長により付加領域７を形成した場合は、注入欠陥が生じず結晶品質が良い不純物領域となるが、均一な厚さにすることが難しく、厚み分布が生じ、また、不純物濃度にばらつきが生じる。一方、イオン注入により付加領域７を形成した場合は、注入欠陥が生じる可能性はあるが、厚み分布や不純物濃度のばらつきが生じることはない。
【００４７】
また、上記では、終端部にＪＴＥ領域１６を設けた構成を示したが、終端構造としてはこれに限定されるものではなく、ＦＬＲ（Field Limiting Ring）領域を設けた構成や、ＪＴＥ領域とＦＬＲ領域とを組み合わせた構成など、終端部の電界を緩和する電界緩和不純物領域であれば何れを用いる場合でも本発明の効果を奏する。
【００４８】
＜製造方法＞
次に、図８〜図１３を用いて、炭化珪素ＭＯＳトランジスタ１００の製造方法について説明する。
【００４９】
先ず、炭化珪素基板１としてｎ型の不純物を含む比抵抗が０．０１５〜０．０２８Ωｃｍの炭化珪素基板を準備する。炭化珪素はシリコンに比べてバンドギャップの大きなワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスやダイオードは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスやダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。
【００５０】
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【００５１】
そして、エピタキシャル結晶成長により炭化珪素基板１の上部にｎ型の炭化珪素エピタキシャル層を形成してドリフト層２とする。ここで、ドリフト層２の不純物濃度は、例えば１×１０１５〜５×１０１６ｃｍ−３の範囲であり、厚みは５〜５０μｍである。
【００５２】
次に、図８に示す工程において、ドリフト層２の上部から窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物のイオン注入を行い、ドリフト層２の上層部に全面に渡る付加領域７を形成する。ここで、付加領域７の深さは、０．３〜１．２μｍであり、不純物濃度は５×１０１５〜５×１０１７ｃｍ−３の範囲にあり、ドリフト層２より高濃度となるように形成する。
【００５３】
次に、付加領域７を形成した後のドリフト層２上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、図９に示されるように、ＪＴＥ領域１６に対応する部分が開口部となったレジストマスクＲＭ１を形成する。その後、当該レジストマスクＲＭ１を用いて、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物のイオン注入を行い、ＪＴＥ領域１６を形成する。ここで、ＪＴＥ領域１６の深さは、０．５〜１．０μｍであり、不純物濃度は５×１０１６〜１×１０１８ｃｍ−３の範囲にある。
【００５４】
次に、レジストマスクＲＭ１を除去した後、ドリフト層２上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、図１０に示されるように、ウェル領域３に対応する部分が開口部となったレジストマスクＲＭ２を形成する。その後、当該レジストマスクＲＭ２を用いて、ＡｌまたはＢなどのｐ型の不純物のイオン注入を行い、ウェル領域３を形成する。ここで、ウェル領域３の深さは、０．５〜１．０μｍであり、不純物濃度は１×１０１８〜５×１０１８ｃｍ−３の範囲にある。
【００５５】
次に、レジストマスクＲＭ２を除去した後、ドリフト層２上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、図１１に示されるように、ソース領域４およびチャネルストップ領域１７に対応する部分が開口部となったレジストマスクＲＭ３を形成する。その後、当該レジストマスクＲＭ３を用いて、ＮまたはＰなどのｎ型の不純物のイオン注入を行い、ソース領域４およびチャネルストップ領域１７を形成する。ここで、ソース領域４およびチャネルストップ領域１７の深さは、０．２〜０．５μｍであり、不純物濃度は１×１０１９〜５×１０２０ｃｍ−３の範囲にある。なお、チャネルストップ領域１７は本発明にとって必須の構成ではなく、チャネルストップ領域１７は設けなくても良い。また、ソース領域４およびチャネルストップ領域１７は個別に形成しても良い。
【００５６】
次に、レジストマスクＲＭ３を除去した後、ドリフト層２上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、図１２に示されるように、コンタクト領域５に対応する部分が開口部となったレジストマスクＲＭ４を形成する。その後、当該レジストマスクＲＭ４を用いて、ＡｌまたはＢなどのｐ型の不純物のイオン注入を行い、コンタクト領域５を形成する。ここで、コンタクト領域５の深さは、０．２〜０．５μｍであり、不純物濃度は１×１０２０〜５×１０２０ｃｍ−３の範囲にある。なお、以上の説明では、イオン注入は全てレジストをマスクとして行う例を示したが、ＳｉＯ２などのハードマスクを用いて基板を高温にしてイオン注入を行っても良い。この場合、注入時に生じる結晶欠陥が少なくなるという利点がある。
【００５７】
その後、レジストマスクＲＭ４を除去し、図１３に示される状態のドリフト層２の主面上に、ゲート絶縁膜８およびゲート電極９を形成し、ゲート絶縁膜８およびゲート電極９上を層間絶縁膜１０で覆うと共に、終端部のドリフト層２上も層間絶縁膜１０で覆う。
【００５８】
そして、層間絶縁膜１０を貫通してソース領域４およびコンタクト領域５に達するようにコンタクトホールを設け、コンタクトホールの底面に、例えばＮｉのオーミック電極１１を形成する。このようにして図３の構成が得られる。
【００５９】
そして、オーミック電極１１上から層間絶縁膜１０上にかけてはソース電極１２（図２）を形成する。また、炭化珪素基板１の裏面側（ソースパッド電極が設けられる主面側とは反対側）には、ドレイン電極１４（図２）を形成することで、炭化珪素ＭＯＳトランジスタ１００を得る。
【００６０】
以上説明したように、付加領域７は、ドリフト層２の上層部に全面に渡るように設けるので、付加領域７の形成に選択的なイオン注入を行う必要がなく、製造工程を簡略化できる。また、イオン注入によって付加領域７を形成することで、エピタキシャル成長で形成する場合に比べて、基板面内の不純物濃度や層の厚さの均一性が非常に良く、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗特性だけでなく、終端構造の耐圧も安定してＳｉＣ−ＭＯＳＦＥＴの製造歩留まりが向上する効果がある。
【００６１】
なお、上記では、付加領域７を最初に形成する例を説明したが、イオン注入を用いる場合には、付加領域７の形成順序は限定されない。
【００６２】
＜実施の形態２＞
＜装置構成＞
図１４は、本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタ２００のセル部および終端部の断面構成を示す断面図である。なお、図３に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６３】
図１４に示す炭化珪素ＭＯＳトランジスタ２００は、ウェル領域３よりも深く形成された付加領域７Ａを有している。
【００６４】
付加領域７Ａをウェル領域３よりも深く形成することで、ＪＦＥＴ領域の抵抗をより低減でき、また、ウェル領域３の底面下の付加領域７Ａを通じてドリフト層２に電流が流れることで電流の流れが広がり、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗をより低減できる。
【００６５】
さらに、終端部全域のドリフト層２の上層部にも付加領域７Ａが形成されているので、耐圧保持能力の低下を抑制できる。
【００６６】
＜不純物プロファイル＞
次に、図１５および図１６を用いて、付加領域７Ａおよびウェル領域３の不純物プロファイルについて説明する。図１５は、付加領域７Ａをボックス型の不純物プロファイルとして表し、ウェル領域３の不純物プロファイルとの関係を示す図である。
【００６７】
図１５に示すウェル領域３の不純物プロファイルは、Ａｌを注入エネルギー５００ｋｅＶで、５．２０×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルと、注入エネルギー４５０ｋｅＶで、３．００×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルと、両者をトータル（Total）したプロファイルとを示している。
【００６８】
図１５に示すように付加領域７Ａの最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つウェル領域３のピーク濃度５×１０１８／ｃｍ３の１０分の１以下となるように形成されている。
【００６９】
付加領域７Ａを設けてウェル領域３の表面のＡｌの濃度を下げることにより、ＭＯＳトランジスタのチャネル移動度を高めてオン抵抗を低減している。また、表面のＡｌの濃度と付加領域７のＮの濃度によってＭＯＳトランジスタの閾値を調節できる。
【００７０】
また、付加領域７Ａはウェル領域３よりも深く形成されており、ウェル領域３の最深部が約８００ｎｍであるのに対し、付加領域７Ａの最深部は約９００ｎｍとなっている。
【００７１】
図１６はイオン注入で付加領域７Ａを形成した場合の不純物プロファイルを示しており、ここでは４段階のイオン注入で付加領域７Ａを形成した場合の例を示している。なお、ウェル領域３の不純物プロファイルは図１５に示したトータルのプロファイルを示している。
【００７２】
図１６に示すように、付加領域７Ａは、Ｎを注入エネルギー６６５ｋｅＶで、５．００×１０１１／ｃｍ２のドーズ量でイオン注入する第１段階のイオン注入と、Ｎを注入エネルギー３５０ｋｅＶで、３．００×１０１１／ｃｍ２のドーズ量でイオン注入する第２段階のイオン注入と、Ｎを注入エネルギー１８０ｋｅＶで、２．４０×１０１１／ｃｍ２のドーズ量でイオン注入する第３段階のイオン注入と、Ｎを注入エネルギー７５ｋｅＶで、２．００×１０１１／ｃｍ２のドーズ量でイオン注入する第４段階のイオン注入との４段階のイオン注入で形成されている。
【００７３】
このような４段階のイオン注入を行うことで、付加領域７Ａはボックス型の不純物プロファイルに近くなる。なお、注入回数を増やすことで、よりボックス型の不純物プロファイルに近くなる。また、イオン注入ではなくエピタキシャル成長により付加領域７Ａを形成する場合は、さらにボックス型の不純物プロファイルに近くなる。
【００７４】
＜実施の形態３＞
＜装置構成＞
図１７は、本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタ３００のセル部および終端部の断面構成を示す断面図である。なお、図３に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７５】
図１７に示す炭化珪素ＭＯＳトランジスタ３００は、ウェル領域３よりも深く形成された付加領域７Ｂ（第１の付加領域）とウェル領域３よりも浅く形成された付加領域７（第２の付加領域）とを有している。そして、付加領域７Ｂは付加領域７よりもｎ型の不純物濃度が高くなるように形成されている。
【００７６】
不純物濃度が高い付加領域７Ｂをウェル領域３よりも深く形成することで、ＪＦＥＴ領域の抵抗をさらに低減でき、また、ウェル領域３の底面下の付加領域７Ｂを通じてドリフト層２に電流が流れることで電流の流れが広がり、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗をさらに低減できる。
【００７７】
さらに、終端部全域のドリフト層２の上層部にも付加領域７と付加領域７Ｂとが形成されているので、耐圧保持能力の低下を抑制できる。
【００７８】
＜不純物プロファイル＞
次に、図１８および図１９を用いて、付加領域７、付加領域７Ｂ、ウェル領域３およびＪＴＥ領域１６の不純物プロファイルについて説明する。図１８は、付加領域７および７Ｂをボックス型の不純物プロファイルとして表し、ウェル領域３の不純物プロファイルとの関係を示す図である。
【００７９】
図１８に示すウェル領域３の不純物プロファイルは、Ａｌを注入エネルギー５００ｋｅＶで、５．２０×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルと、注入エネルギー４５０ｋｅＶで、３．００×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルと、両者をトータル（Total）したプロファイルとを示している。
【００８０】
図１８に示すように付加領域７の最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つウェル領域３のピーク濃度５×１０１８／ｃｍ３の１０分の１以下となるように形成されている。
【００８１】
付加領域７を設けてウェル領域３の表面のＡｌの濃度を下げることにより、ＭＯＳトランジスタのチャネル移動度を高めてオン抵抗を低減している。また、表面のＡｌの濃度と付加領域７のＮの濃度によってＭＯＳトランジスタの閾値を調節できる。
【００８２】
また、付加領域７Ｂはウェル領域３の濃度ピークの位置より深い６００ｎｍを超える深さに形成されている。これにより、濃度が高いどうしのｎ型不純物領域とｐ型不純物領域とによりｐｎ接合が形成されることが防止され、電界強度が高くなる領域をなくすことができる。
【００８３】
図１９は、付加領域７および７Ｂをボックス型の不純物プロファイルとして表し、ＪＴＥ領域１６の不純物プロファイルとの関係を示す図である。
【００８４】
図１９に示すＪＴＥ領域１６の不純物プロファイルは、Ａｌを注入エネルギー５００ｋｅＶで、１．３９×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルである。
【００８５】
図１９に示すように付加領域７の最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つＪＴＥ領域１６のピーク濃度７．５×１０１７／ｃｍ３の１０分の１以下となるように形成されている。
【００８６】
また、ＪＴＥ領域１６の形成においては、イオン注入の注入エネルギーを大きくして、不純物濃度のピークの位置を深さ６００ｎｍ程度と深くしているので、ＪＴＥ領域１６の表面のダメージ層除去のために行うエッチングのマージン、すなわち、所望の耐圧値を得ることができるエッチング量の範囲を広くすることができる。
【００８７】
また、付加領域７ＢはＪＴＥ領域１６の濃度ピークの位置より深い６００ｎｍを超える深さに形成されている。これにより、濃度が高いどうしのｎ型不純物領域とｐ型不純物領域とによりｐｎ接合が形成されることが防止され、電界強度が高くなる領域をなくすことができる。
【００８８】
＜実施の形態４＞
＜装置構成＞
図２０は、本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタ４００のセル部および終端部の断面構成を示す断面図である。なお、図３に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８９】
図２０に示す炭化珪素ＭＯＳトランジスタ４００は、ウェル領域３よりも深く形成された付加領域７Ａを有している。
【００９０】
付加領域７Ａをウェル領域３よりも深く形成することで、ＪＦＥＴ領域の抵抗をより低減でき、また、ウェル領域３の底面下の付加領域７Ａを通じてドリフト層２に電流が流れることで電流の流れが広がり、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗をより低減できる。
【００９１】
さらに、終端部全域のドリフト層２の上層部にも付加領域７Ａが形成されているので、耐圧保持能力の低下を抑制できる。
【００９２】
また、炭化珪素ＭＯＳトランジスタ４００においては、付加領域７ＡがＪＴＥ領域１６よりも浅く、かつウェル領域３よりも深く形成されているので、ＪＴＥ領域１６は低濃度のドリフト層２とｐｎ接合を形成し、終端部の電界強度を低くすることができ、耐圧が安定し、ＳｉＣ−ＭＯＳＦＥＴの信頼性を向上できる。
【００９３】
＜不純物プロファイル＞
次に、図２１および図２２を用いて、付加領域７Ａ、ウェル領域３およびＪＴＥ領域１６の不純物プロファイルについて説明する。
【００９４】
図２１は、付加領域７Ａをボックス型の不純物プロファイルとして表し、ウェル領域３の不純物プロファイルとの関係を示す図である。
【００９５】
図２１に示すウェル領域３の不純物プロファイルは、Ａｌを注入エネルギー３３５ｋｅＶで、８．２０×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルを示している。
【００９６】
図２１に示すように付加領域７Ａの最大濃度は５×１０１６／ｃｍ３であり、深さ約４００ｎｍでピーク値を持つウェル領域３のピーク濃度５×１０１８／ｃｍ３の１０分の１以下となるように形成されている。
【００９７】
付加領域７Ａを設けてウェル領域３の表面のＡｌの濃度を下げることにより、ＭＯＳトランジスタのチャネル移動度を高めてオン抵抗を低減している。また、表面のＡｌの濃度と付加領域７ＡのＮの濃度によってＭＯＳトランジスタの閾値を調節できる。
【００９８】
図２２は、付加領域７Ａをボックス型の不純物プロファイルとして表し、ＪＴＥ領域１６の不純物プロファイルとの関係を示す図である。
【００９９】
図２２に示すＪＴＥ領域１６の不純物プロファイルは、Ａｌを注入エネルギー５００ｋｅＶで、１．３９×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルである。
【０１００】
図２２に示すように付加領域７Ａの最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つＪＴＥ領域１６のピーク濃度７．５×１０１７／ｃｍ３の１０分の１以下となるように形成されている。
【０１０１】
また、付加領域７Ａは、ＪＴＥ領域１６のピーク濃度の１０分の１以下となるように形成されているので、注入後に基板表面をドライエッチングせずとも所望の耐圧を得ることができる。
【０１０２】
また、ＪＴＥ領域１６の形成においては、イオン注入の注入エネルギーを大きくして、不純物濃度のピークの位置を深さ６００ｎｍ程度と深くしているので、ＪＴＥ領域１６の表面のダメージ層除去のために行うエッチングのマージン、すなわち、所望の耐圧値を得ることができるエッチング量の範囲を広くすることができる。
【０１０３】
＜実施の形態５＞
＜装置構成＞
図２３は、本発明に係る実施の形態５の炭化珪素ＭＯＳトランジスタ５００のセル部および終端部の断面構成を示す断面図である。なお、図３に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０４】
図２３に示す炭化珪素ＭＯＳトランジスタ５００は、ウェル領域３よりも深く形成された付加領域７Ｂとウェル領域３よりも浅く形成された付加領域７とを有している。そして、付加領域７Ｂは付加領域７よりもｎ型の不純物濃度が高くなるように形成されている。
【０１０５】
不純物濃度が高い付加領域７Ｂをウェル領域３よりも深く形成することで、ＪＦＥＴ領域の抵抗をさらに低減でき、また、ウェル領域３の底面下の付加領域７Ｂを通じてドリフト層２に電流が流れることで電流の流れが広がり、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗をさらに低減できる。
【０１０６】
さらに、終端部全域のドリフト層２の上層部にも付加領域７と付加領域７Ｂとが形成されているので、耐圧保持能力の低下を抑制できる。
【０１０７】
また、炭化珪素ＭＯＳトランジスタ５００においては、付加領域７ＢがＪＴＥ領域１６よりも浅く、かつウェル領域３よりも深く形成されているので、ＪＴＥ領域１６は低濃度のドリフト層２とｐｎ接合を形成し、終端部の電界強度を低くすることができ、耐圧が安定し、信頼性を向上できる。
【０１０８】
＜不純物プロファイル＞
次に、図２４および図２５を用いて、付加領域７、付加領域７Ｂ、ウェル領域３およびＪＴＥ領域１６の不純物プロファイルについて説明する。図２４は、付加領域７および７Ｂをボックス型の不純物プロファイルとして表し、ウェル領域３の不純物プロファイルとの関係を示す図である。
【０１０９】
図２４に示すウェル領域３の不純物プロファイルは、Ａｌを注入エネルギー３３５ｋｅＶで、８．２０×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルを示している。
【０１１０】
図２４に示すように付加領域７の最大濃度は５×１０１６／ｃｍ３であり、深さ約４００ｎｍでピーク値を持つウェル領域３のピーク濃度５×１０１８／ｃｍ３の１０分の１以下となるように形成されている。
【０１１１】
付加領域７を設けてウェル領域３の表面のＡｌの濃度を下げることにより、ＭＯＳトランジスタのチャネル移動度を高めてオン抵抗を低減している。また、表面のＡｌの濃度と付加領域７のＮの濃度によってＭＯＳトランジスタの閾値を調節できる。
【０１１２】
また、付加領域７Ｂはウェル領域３の濃度ピークの位置より深い４００ｎｍを超える深さに形成されている。これにより、濃度が高いどうしのｎ型不純物領域とｐ型不純物領域とでｐｎ接合が形成されることが防止され、電界強度が高くなる領域をなくすことができる。
【０１１３】
図２５は、付加領域７および７Ｂをボックス型の不純物プロファイルとして表し、ＪＴＥ領域１６の不純物プロファイルとの関係を示す図である。
【０１１４】
図２５に示すＪＴＥ領域１６の不純物プロファイルは、Ａｌを注入エネルギー５００ｋｅＶで、１．３９×１０１３／ｃｍ２のドーズ量でイオン注入した場合のプロファイルである。
【０１１５】
図２５に示すように付加領域７の最大濃度は５×１０１６／ｃｍ３であり、深さ６００ｎｍより手前でピーク値を持つＪＴＥ領域１６のピーク濃度７．５×１０１７／ｃｍ３の１０分の１以下となるように形成されている。
【０１１６】
また、付加領域７は、ＪＴＥ領域１６のピーク濃度の１０分の１以下となるように形成されているので、注入後に基板表面をドライエッチングせずとも所望の耐圧を得ることができる。
【０１１７】
また、ＪＴＥ領域１６の形成においては、イオン注入の注入エネルギーを大きくして、不純物濃度のピークの位置を深さ６００ｎｍ程度と深くしているので、ＪＴＥ領域１６の表面のダメージ層除去のために行うエッチングのマージン、すなわち、所望の耐圧値を得ることができるエッチング量の範囲を広くすることができる。
【０１１８】
また、以上の説明では、ｎチャネル型のＭＯＳＦＥＴを例に採ったが、ｐチャネル型のＭＯＳＦＥＴであっても本発明の適用は可能である。ｐチャネル型の場合は、付加領域はｐ型になるが、その場合の不純物としては質量の小さなボロン（Ｂ）を用いることで、注入エネルギーを低くできる。
【０１１９】
また、本発明の適用はＭＯＳＦＥＴに限定されずＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のスイッチングデバイスにも適用可能である。
【０１２０】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【図１】
2018107477.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018107477.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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