(57)【要約】      （修正有）【課題】動作速度の低減を抑えつつ、低消費電力化を実現できるプログラマブルロジックデバイスを提供する。【解決手段】互いの電気的な接続が第１コンフィギュレーションデータにより制御される複数のプログラマブルロジックエレメント（ＰＬＥ）は、入力信号の論理レベルと出力信号の論理レベルの関係が第２コンフィギュレーションデータに従って定められるＬＵＴと、ＬＵＴの出力信号が入力されるＦＦと、ＭＵＸとを有する。ＭＵＸは、第１トランジスタと、第１トランジスタを介して第３コンフィギュレーションデータを含む信号がゲートに入力され、ソース及びドレインの一方に、ＬＵＴの出力信号またはＦＦの出力信号が入力される第２トランジスタとを有するスイッチを、少なくとも２つ有し、少なくとも２つのスイッチがそれぞれ有する第２トランジスタのソース及びドレインの他方は、互いに電気的に接続されている。【選択図】図１
2018196118.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、マルチプレクサと、を有し、
前記メモリは、第１のメモリセルを有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続される半導体装置。
【請求項２】
メモリと、マルチプレクサと、を有し、
前記メモリは、第１のメモリセルを有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続され、
前記マルチプレクサは、第３のトランジスタ乃至第６のトランジスタを有し、
前記第３のトランジスタのゲートは、前記第５のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記マルチプレクサの入力端子に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方には、前記マルチプレクサの入力端子に入力される第１の信号とは論理レベルが異なる第２の信号が入力され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方に電気的に接続される半導体装置。
【請求項３】
メモリと、マルチプレクサと、を有し、
前記メモリは、第１のメモリセル及び第２のメモリセルを有し、
前記第１のメモリセル及び前記第２のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続される半導体装置。
【請求項４】
メモリと、マルチプレクサと、を有し、
前記メモリは、第１のメモリセル及び第２のメモリセルを有し、
前記第１のメモリセル及び前記第２のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記マルチプレクサの入力端子に電気的に接続され、
前記マルチプレクサは、第３のトランジスタ乃至第６のトランジスタを有し、
前記第３のトランジスタのゲートは、前記第５のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記マルチプレクサの入力端子に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方には、前記マルチプレクサの入力端子に入力される第１の信号とは論理レベルが異なる第２の信号が入力され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方に電気的に接続される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置に関する。特
に、本発明の一態様は、ハードウェアの構成を変更することができるプログラマブルロジ
ックデバイスと、上記プログラマブルロジックデバイスを用いた半導体装置に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄ
ｅｖｉｃｅ）は、適当な規模のプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒ
ａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）で論理回路が構成されており、各ＰＬＥ
の機能や、ＰＬＥ間の接続構造を、製造後において変更できることを特徴とする。具体的
に、上記ＰＬＤは、複数のＰＬＥと、ＰＬＥ間の接続を制御する配線リソースとを少なく
とも有する。
【０００３】
また、プログラマブルロジックデバイスは、製造後にユーザーが内部回路構成を変更可能
なデバイスである。ＰＬＥは組み合わせ回路や順序回路などを構成する論理リソースの最
小単位である。
【０００４】
ＰＬＤのベンダーにより提案されているＰＬＥの構成は多種多様であるが、様々な論理ゲ
ートの機能を単純な回路構成で実現することができるＬＵＴ（ルックアップテーブル）と
、順序回路としての機能を実現するために必要なフリップフロップとを有するＬＵＴ方式
のＰＬＥが、ＡＮＤ回路やＯＲ回路の組み合わせにより所望の論理ゲートを実現するプロ
ダクトターム方式のＰＬＥに比べて、ＰＬＤの大規模化に有利であり、市場における普及
率が高い。
【０００５】
ＬＵＴ方式のＰＬＥには、ＬＵＴとフリップフロップに加えて、信号の経路に選択肢を持
たせるためにマルチプレクサが設けられている場合が多い。マルチプレクサをＰＬＥに設
けることで、フリップフロップに入力される信号の選択、ＰＬＥから出力する信号の選択
など、ＰＬＥ内部における接続構成の制御のみならず、配線リソースのスイッチを介さな
いＰＬＥ間の直接的な接続構造も、コンフィギュレーションデータにより制御することが
可能となる。よって、マルチプレクサを用いることにより、ＰＬＥの素子数を抑えつつ、
ＰＬＤにおいて多種多様な回路構成を実現することができる。
【０００６】
下記の文献１には、複数のマルチプレクサを論理モジュールに用いたＦＰＧＡについて記
載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−３３０９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、低消費電力であることと、高速動作が可能であることとは、ＰＬＤなどの半導
体装置の性能を評価する上で共に重要なポイントである。しかし、ＰＬＤの低消費電力化
を図るために電源電圧を小さくすると、トランジスタのオン電流が小さくなるので、ＰＬ
Ｄの動作速度も低くなってしまう。すなわち、消費電力の低減と動作速度の向上とはトレ
ードオフの関係にあり、動作速度を考慮すると、低消費電力化のためだけに、単純に電源
電圧を小さくすることはできない。
【０００９】
また、ｎチャネル型のトランジスタを介してＰＬＥ内部のノードに与えられるハイレベル
の電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を低減するために
ＰＬＤの電源電圧を小さくすると、ＰＬＥ内部のノードにおける電位が低くなりすぎて、
ＰＬＥから出力される信号の論理レベルが変化し、ＰＬＤが正常に動作しない事態が生じ
うる。
【００１０】
上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低消
費電力化を実現できるＰＬＤなどの提供を、課題の一つとする。或いは、本発明の一態様
は、ＰＬＤなどの正常な動作を確保しつつ、低消費電力化を実現できるＰＬＤなどの提供
を、課題の一つとする。或いは、本発明の一態様は、オフ電流の少ない半導体装置などの
提供を、課題の一つとする。或いは、本発明の一態様は、貫通電流の少ない半導体装置な
どの提供を、課題の一つとする。或いは、本発明の一態様は、動作速度が低下しにくい半
導体装置などの提供を、課題の一つとする。或いは、本発明の一態様は、新規な半導体装
置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨
げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない
ものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと
明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽
出することが可能である。
【００１１】
また、ＰＬＥの回路構成は、一般的にＬＵＴやレジスタを有する他に、キャリーチェーン
やレジスタチェーン等、様々の追加機能を追加することで、演算機能や組み合わせ回路を
効率的に実装している。
【００１２】
しかし追加機能を利用するか否かを選択するマルチプレクサの数が増加する。マルチプレ
クサの数が増加すると、回路規模が大きくなる。
【００１３】
マルチプレクサを論理回路で構成した場合、ゲート段数が増加するため、ゲート遅延や消
費電力が増加する。一方、マルチプレクサをパストランジスタで構成した場合、ゲート遅
延や消費電力の増加は少ないが、マルチプレクサで選択された信号はパストランジスタの
しきい値電圧分だけ、振幅電圧が減少してしまう。
【００１４】
本発明の一態様は、回路規模が小さい半導体装置を提供することを課題とする。または本
発明の一態様は、高速動作を図ることのできる半導体装置を提供することを課題とする。
または本発明の一態様は、消費電力が低い半導体装置を提供することを課題とする。また
は、本発明の一態様は、品質の良い半導体装置などを提供することを課題とする。または
本発明の一態様は、オフ電流の小さい半導体装置などを提供することを課題とする。また
は、本発明の一態様は、透明な半導体膜を用いた半導体装置などを提供することを課題と
する。または、本発明の一態様は、新規な半導体装置などを提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明の一態様では、２つのトランジスタを少なくとも有するスイッチを複数用いて、Ｐ
ＬＥが有するマルチプレクサを構成する。そして、各スイッチが有する第１トランジスタ
は第２トランジスタに比べてオフ電流が著しく小さいものとする。第１トランジスタは、
コンフィギュレーションデータを含む信号の、第２トランジスタのゲートへの入力を制御
する機能を有する。
【００１６】
上記構成により、第２トランジスタの導通状態と非導通状態は、コンフィギュレーション
データを含む信号に従って定められる。また、第１トランジスタのオフ電流が著しく小さ
いので、第１トランジスタが非導通状態のとき、第２トランジスタのゲートは他の電極や
配線との間における絶縁性が極めて高い浮遊状態になる。そのため、上記信号の電位が第
２トランジスタのゲートにおいて保持されるので、上記信号に従って定められた導通状態
と非導通状態も保持される。
【００１７】
さらに、第２トランジスタのゲートが他の電極や配線との間における絶縁性が極めて高い
浮遊状態になることで、第２トランジスタのゲートの電位がハイレベルのときに、第２ト
ランジスタのソースまたはドレインに入力される信号の電位の変化に伴って、上記ゲート
の電位をより高く上昇させることができる。よって、ＰＬＤに供給する電源電圧を小さく
することで、第２トランジスタのゲートに入力される信号の電圧が小さくなったとしても
、コンフィギュレーションデータに従って、第２トランジスタの導通状態を確保し、オン
電流が小さくなるのを防ぐことができる。
【００１８】
また、本発明の一態様では、上記構成に加えて、ＬＵＴにシュミットトリガ型の論理ゲー
トを用いる構成を有していても良い。シュミットトリガ型の論理ゲートをＬＵＴに用いる
ことで、ＰＬＤに供給する電源電圧が小さくなったとしても、マルチプレクサと共に、Ｌ
ＵＴの正常な動作を確保し、ＬＵＴの動作速度の低下を防ぐことができる。
【００１９】
具体的に、本発明の一態様に係るプログラマブルロジックデバイスは、お互いの電気的な
接続が第１コンフィギュレーションデータにより制御される複数のプログラマブルロジッ
クエレメントを有する。そして、上記プログラマブルロジックエレメントは、入力信号の
論理レベルと出力信号の論理レベルの関係が第２コンフィギュレーションデータに従って
定められるルックアップテーブルと、上記ルックアップテーブルの上記出力信号が入力さ
れるフリップフロップと、マルチプレクサと、を有する。そして、上記マルチプレクサは
、第１トランジスタと、上記第１トランジスタを介して第３コンフィギュレーションデー
タを含む信号がゲートに入力され、ソース及びドレインの一方に、上記ルックアップテー
ブルの上記出力信号または上記フリップフロップの出力信号が入力される第２トランジス
タとを有するスイッチを、少なくとも２つ有し、少なくとも２つの上記スイッチがそれぞ
れ有する上記第２トランジスタのソース及びドレインの他方は、互いに電気的に接続され
ている。
【００２０】
さらに、本発明の一態様に係るプログラマブルロジックデバイスは、上記ＬＵＴが複数の
論理ゲートを有し、上記論理ゲートは、第１配線と第１電位が与えられる第２配線との電
気的な接続を制御する複数の第３トランジスタと、上記第１配線と上記第１電位よりも高
い第２電位が与えられる第３配線との電気的な接続を制御する複数の第４トランジスタと
、複数の第３トランジスタのうち、一の第３トランジスタのソース及びドレインの一方、
及び、他の第３トランジスタのソース及びドレインの一方に接続された第１ノードと、上
記第１電位よりも高い第３電位が与えられる第４配線との電気的な接続を制御する第５ト
ランジスタと、複数の第４トランジスタのうち、一の第４トランジスタのソース及びドレ
インの一方、及び、他の第４トランジスタのソース及びドレインの一方に接続された第２
ノードと、上記第３電位よりも低い第４電位が与えられる第５配線との電気的な接続を上
記第１配線の電位に従って制御する第６トランジスタとを、少なくとも有する。
【００２１】
本発明の一態様の半導体装置は、マルチプレクサ、ルックアップテーブル、及びメモリを
有し、マルチプレクサには第１の信号、第２の信号、第１のコンフィギュレーションデー
タ及び第２のコンフィギュレーションデータが入力され、第２のコンフィギュレーション
データは第１のコンフィギュレーションデータが反転したものであり、マルチプレクサは
、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ
及びインバータを有し、第１のトランジスタのゲートには該第１のトランジスタをオンで
きる電圧が印加され、第１のトランジスタのソース及びドレインの一方にはメモリから第
１のコンフィギュレーションデータが入力され、第１のトランジスタのソース及びドレイ
ンの他方は第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソー
ス及びドレインの一方にはルックアップテーブルから第１の信号が入力され、インバータ
には第１のコンフィギュレーションデータが入力され、インバータから第２のコンフィギ
ュレーションデータが出力され、第３のトランジスタのゲートは第１のトランジスタのゲ
ートに電気的に接続され、第３のトランジスタのゲートには該第３のトランジスタをオン
できる電圧が印加され、第３のトランジスタのソース及びドレインの一方にはインバータ
から第２のコンフィギュレーションデータが入力され、第３のトランジスタのソース及び
ドレインの他方は第４のトランジスタのゲートに電気的に接続され、第４のトランジスタ
のソース及びドレインの一方には第２の信号が入力され、第４のトランジスタのソース及
びドレインの他方は第２のトランジスタのソース及びドレインの他方に電気的に接続され
ている。
【００２２】
本発明の一態様の半導体装置は、マルチプレクサ、ルックアップテーブル、及びメモリを
有し、マルチプレクサには第１の信号、第２の信号、第１のコンフィギュレーションデー
タ及び第２のコンフィギュレーションデータが入力され、マルチプレクサは、第１のトラ
ンジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、第
１のトランジスタのゲートには第１のトランジスタをオンできる電圧が印加され、第１の
トランジスタのソース及びドレインの一方にはメモリから第１のコンフィギュレーション
データが入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジス
タのゲートに電気的に接続され、第２のトランジスタのソース及びドレインの一方にはル
ックアップテーブルから第１の信号が入力され、第３のトランジスタのゲートは第１のト
ランジスタのゲートに電気的に接続され、第３のトランジスタのゲートには該第３のトラ
ンジスタをオンできる電圧が印加され、第３のトランジスタのソース及びドレインの一方
はメモリから第２のコンフィギュレーションデータが入力され、第３のトランジスタのソ
ース及びドレインの他方は第４のトランジスタのゲートに電気的に接続され、第４のトラ
ンジスタのソース及びドレインの一方には第２の信号が入力され、第４のトランジスタの
ソース及びドレインの他方は第２のトランジスタのソース及びドレインの他方に電気的に
接続されている。
【００２３】
本発明の一態様の半導体装置は、第１のコンフィギュレーションデータにより第２のトラ
ンジスタをオンすることができ、第２のコンフィギュレーションデータにより第４のトラ
ンジスタをオンすることができ、第２のトランジスタをオンするときは第４のトランジス
タはオフし、第４のトランジスタをオンするときは第２のトランジスタはオフし、第２の
トランジスタがオンしたときは、第２のトランジスタのソース及びドレインの他方から第
１の信号に対応する第３の信号が出力され、第４のトランジスタがオンしたときは、第４
のトランジスタのソース及びドレインの他方から第２の信号に対応する第４の信号が出力
される。
【００２４】
本発明の一態様の半導体装置は、第１のトランジスタのチャネルが形成される領域は酸化
物半導体を有し、第３のトランジスタのチャネルが形成される領域は酸化物半導体膜を有
する。
【００２５】
本発明の一態様の半導体装置は、プログラマブルロジックデバイスに用いることができる
。
【発明の効果】
【００２６】
本発明の一態様により、動作速度の低減を抑えつつ、低消費電力化を実現できるＰＬＤが
提供される。或いは、本発明の一態様により、ＰＬＤの正常な動作を確保しつつ、低消費
電力化を実現できるＰＬＤが提供される。
【００２７】
また、本発明の一態様は、回路規模が小さい半導体装置を提供することができる。または
本発明の一態様は、高速動作を図ることのできる半導体装置を提供することができる。ま
たは本発明の一態様は、消費電力が低い半導体装置を提供することができる。または、本
発明の一態様は、品質の良い半導体装置などを提供することができる。または本発明の一
態様は、オフ電流の小さい半導体装置などを提供することができる。または、本発明の一
態様は、透明な半導体膜を用いた半導体装置などを提供することができる。
【図面の簡単な説明】
【００２８】
【図１】ＰＬＤの構成を示す図とＰＬＥの構成を示す図。
【図２】マルチプレクサの構成を示す図。
【図３】マルチプレクサの構成と、タイミングチャート。
【図４】マルチプレクサの構成を示す図。
【図５】マルチプレクサの構成を示す図。
【図６】ルックアップテーブルの構成を示す図。
【図７】インバータの構成を示す図。
【図８】ＡＮＤ回路の構成を示す図。
【図９】ＯＲ回路の構成を示す図。
【図１０】ルックアップテーブルの構成を示す図。
【図１１】プログラマブルロジックエレメントの構成例。
【図１２】ＰＬＤとスイッチの構成を示す図。
【図１３】ＰＬＤ全体の構成を示す図。
【図１４】ＰＬＤの断面構造を示す図。
【図１５】チップとモジュールの図。
【図１６】電子機器の図。
【図１７】トランジスタの断面構造を示す図。
【図１８】半導体装置の回路図。
【図１９】メモリの回路図。
【図２０】タイミングチャート。
【図２１】論理回路を用いたマルチプレクサ。
【図２２】論理回路を用いたマルチプレクサ。
【図２３】半導体装置の回路図。
【図２４】ロジックエレメントのブロック図。
【図２５】半導体装置の回路図。
【図２６】半導体装置の回路図。
【図２７】本発明の一態様を用いたマルチプレクサ。
【図２８】タイミングチャート。
【図２９】論理回路を用いたマルチプレクサ。
【図３０】電圧と時間の関係を示す図。
【図３１】電流と時間の関係を示す図。
【図３２】電流と時間の関係を示す図。
【図３３】半導体装置の断面図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、本発明の一態様のプログラマブルロジックデバイスは、マイクロプロセッサ、画像
処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  
Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路ま
たは保護回路などの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、
本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置
などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子
に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａ
ｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ
Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導
体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００３１】
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給
可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続して
いる状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送
可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気
的に接続している状態も、その範疇に含む。
【００３２】
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックと
してブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難
しく、一つの構成要素が複数の機能に係わることもあり得る。
【００３３】
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
【００３４】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
【００３５】
（実施の形態１）
〈ＰＬＤの構成例〉
図１（Ａ）に、本発明の一態様に係るＰＬＤ（プログラマブルロジックデバイス）の構成
をブロック図で一例として示す。
【００３６】
図１（Ａ）に示すように、ＰＬＤ１０は複数のＰＬＥ（プログラマブルロジックエレメン
ト）１１を有する。そして、ＰＬＥ１１どうしは、ＰＬＥ１１間の接続構造を定義するた
めの情報を含むコンフィギュレーションデータに従って、お互いの電気的な接続が制御さ
れる。
【００３７】
具体的に、ＰＬＥ１１間の接続は、複数の配線で構成される配線群と、配線群を構成する
配線どうしの接続をコンフィギュレーションデータに従って制御するスイッチとを有する
配線エレメントにより、行うことができる。
【００３８】
また、図１（Ｂ）に、ＰＬＥ１１の構成をブロック図で一例として示す。ＰＬＥ１１は、
ＬＵＴ（ルックアップテーブル）１２と、ＦＦ（フリップフロップ）１３と、ＭＵＸ（マ
ルチプレクサ）１４とを少なくとも有する。
【００３９】
ＬＵＴ１２には、ＬＵＴ１２の論理ゲートとしての機能を定義するための情報を含んだコ
ンフィギュレーションデータ１８が入力される。すなわち、ＬＵＴ１２は、端子１６から
ＬＵＴ１２に入力される入力信号の論理レベルと、ＬＵＴ１２から出力される出力信号の
論理レベルの関係が、コンフィギュレーションデータ１８に従って定められる。
【００４０】
ＦＦ１３には、ＬＵＴ１２からの出力信号が入力される。さらに、一のＰＬＥ１１が有す
るＦＦ１３に、他のＰＬＥ１１が有するＦＦ１３から出力された信号が、入力されること
もある。ＦＦ１３は、入力されたこれらの信号を保持する機能を有する。
【００４１】
ＭＵＸ１４には、ＭＵＸ１４の動作を制御するための情報を含んだコンフィギュレーショ
ンデータ１９が入力される。ＭＵＸ１４は、ＬＵＴ１２からの出力信号と、ＦＦ１３から
の出力信号のいずれか一つを、コンフィギュレーションデータ１９に従って選択する機能
を有する。ＭＵＸ１４によって選択された信号は、ＰＬＥ１１の端子１７から出力される
。
【００４２】
〈マルチプレクサの構成例〉
図２に、ＭＵＸ１４の具体的な構成を一例として示す。図２に示すＭＵＸ１４は、スイッ
チ２０ａ及びスイッチ２０ｂを少なくとも有する。そして、ＭＵＸ１４は、ＣＭ（コンフ
ィギュレーションメモリ）１５から入力される、コンフィギュレーションデータを含む信
号に従って、スイッチ２０ａ及びスイッチ２０ｂの動作を制御することで、複数の配線２
５に入力された信号のうち、いずれか一つを選択して配線２６に供給する機能を有する。
コンフィギュレーションメモリは、コンフィギュレーションデータを記憶するレジスタに
相当する。
【００４３】
配線２５ａを複数の配線２５の一つと仮定すると、具体的に、スイッチ２０ａは、ＣＭ１
５から入力される、コンフィギュレーションデータを含む信号に従って、配線２５ａに入
力された信号の配線２６ａへの供給の有無を制御する機能を有する。また、配線２５ｂを
複数の配線２５の別の一つと仮定すると、具体的に、スイッチ２０ｂは、ＣＭ１５から入
力される、コンフィギュレーションデータを含む信号に従って、配線２５ｂに入力された
信号の配線２６ａへの供給の有無を制御する機能を有する。
【００４４】
また、スイッチ２０ａ及びスイッチ２０ｂは、それぞれトランジスタ２１及びトランジス
タ２２を有する。トランジスタ２１は、コンフィギュレーションデータを含む信号の、ト
ランジスタ２２のゲートへの入力の有無を制御する機能を有する。トランジスタ２２は、
ゲートに入力された、コンフィギュレーションデータを含む信号に従って、導通状態また
は非導通状態が定められる。トランジスタ２２が導通状態であるとき、配線２５ａまたは
配線２５ｂに入力された信号が、トランジスタ２２を介して配線２６ａに供給される。逆
に、トランジスタ２２が非導通状態であるとき、配線２５ａまたは配線２５ｂに入力され
た信号は配線２６ａに供給されない。
【００４５】
具体的に、トランジスタ２１は、ソース及びドレインの一方に、コンフィギュレーション
データを含む信号が入力され、ソース及びドレインの他方が、トランジスタ２２のゲート
に接続されている。トランジスタ２２は、ソース及びドレインの一方が配線２５ａまたは
配線２５ｂに接続されており、ソース及びドレインの他方が、配線２６ａに接続されてい
る。
【００４６】
そして、スイッチ２０ａとスイッチ２０ｂにそれぞれ入力される、コンフィギュレーショ
ンデータを含む信号は、論理レベルが互いに異なるものとする。具体的に、図２では、ス
イッチ２０ａに入力される信号の論理レベルをインバータ２７により反転させた信号が、
スイッチ２０ｂに入力されている場合を例示している。ただし、インバータ２７を用いず
に、スイッチ２０ａとスイッチ２０ｂのそれぞれに、論理レベルの異なる上記信号がＣＭ
１５から入力されるようにしても良い。
【００４７】
なお、図２では、インバータ２７がＭＵＸ１４に含まれないものとして、ＭＵＸ１４の構
成を例示しているが、ＭＵＸ１４はインバータ２７をその構成要素に含んでいても良い。
【００４８】
上記構成により、スイッチ２０ａ及びスイッチ２０ｂは、いずれか一方においてトランジ
スタ２２が導通状態となり、他方においてトランジスタ２２が非導通状態となる。すなわ
ち、配線２５ａまたは配線２５ｂに入力された信号のいずれか一方のみがスイッチ２０ａ
及びスイッチ２０ｂにより選択されて、配線２６ａに供給されることとなる。
【００４９】
なお、複数の配線２５の数によっては、ＭＵＸ１４にスイッチ２０ａ及びスイッチ２０ｂ
を複数設ける場合もあり得る。その場合、ＭＵＸ１４には、複数のスイッチ２０ａ及びス
イッチ２０ｂによって選択された信号が入力される配線２６ａが、複数存在することとな
る。そして、上記場合のＭＵＸ１４は、複数の配線２６ａに入力される信号をさらに選択
するための単数または複数のスイッチ２０ａ及びスイッチ２０ｂを有する。複数のスイッ
チ２０ａ及びスイッチ２０ｂにより繰り返し信号の選択を行うことで、最終的に一の信号
が配線２６に供給される。
【００５０】
そして、本発明の一態様では、トランジスタ２１はトランジスタ２２に比べてオフ電流が
著しく小さいものとする。シリコンよりもバンドギャップが広く、真性キャリア密度がシ
リコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジ
スタは、オフ電流を著しく小さくすることができるので、トランジスタ２１として用いる
のに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバン
ドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有す
るトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジス
タに比べて、オフ電流を極めて小さくすることができる。
【００５１】
上記構成を有するトランジスタ２１を用いることで、トランジスタ２１が非導通状態のと
きに、トランジスタ２２のゲートに接続されたノードＳＮに保持されている電荷がリーク
するのを防ぐことができる。そして、ノードＳＮに電荷が保持されることで、トランジス
タ２２の導通状態または非導通状態が保持されるので、スイッチ２０ａ及びスイッチ２０
ｂにより信号が選択された状態も、維持される。
【００５２】
また、スイッチ２０ａ及びスイッチ２０ｂでは、トランジスタ２１が非導通状態にあると
きノードＳＮが浮遊状態になることから、以下に述べるブースティング効果が期待できる
。すなわち、スイッチ２０ａ及びスイッチ２０ｂでは、ノードＳＮが浮遊状態にあると、
配線２５ａまたは配線２５ｂの電位がローレベルからハイレベルに変化するのに伴い、ト
ランジスタ２２のソースとゲートの間に形成される容量Ｃｇｓにより、ノードＳＮの電位
が上昇する。そして、そのノードＳＮの電位の上昇幅は、トランジスタ２２のゲートに入
力されたコンフィギュレーションデータの論理レベルによって異なる。具体的に、スイッ
チ２０ａ及びスイッチ２０ｂに書き込まれたコンフィギュレーションデータが”０”の場
合、トランジスタ２２は弱反転モードにあるため、ノードＳＮの電位の上昇に寄与する容
量Ｃｇｓには、ゲート電極の電位、すなわちノードＳＮの電位に依存しない容量Ｃｏｓが
含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成
されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが
含まれる。一方、スイッチ２０ａ及びスイッチ２０ｂに書き込まれたコンフィギュレーシ
ョンデータが”１”の場合、トランジスタ２２は強反転モードにあるため、ノードＳＮの
電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、ゲート電極とドレ
イン電極の間に形成される容量Ｃｏｄと、チャネル形成領域とゲート電極の間に形成され
る容量Ｃｏｘの一部が含まれる。したがって、コンフィギュレーションデータが”１”の
場合、ノードＳＮの電位の上昇に寄与する容量Ｃｇｓが、コンフィギュレーションデータ
が”０”の場合よりも大きいこととなる。よって、スイッチ２０ａ及びスイッチ２０ｂで
は、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデー
タが”０”の場合よりも、配線２５ａまたは配線２５ｂの電位の変化に伴い、ノードＳＮ
の電位をより高く上昇させるというブースティング効果を得ることができる。よって、コ
ンフィギュレーションデータが”１”の場合に、トランジスタ２１の閾値電圧分、ノード
ＳＮの電位が降下していたとしても、ブースティング効果によりノードＳＮの電位を上昇
させることができるので、トランジスタ２２の導通状態を確保することができ、スイッチ
２０ａ及びスイッチ２０ｂのスイッチ速度を向上させることができる。また、コンフィギ
ュレーションデータが”０”の場合には、トランジスタ２２の非導通状態を確保すること
ができる。
【００５３】
そして、本発明の一態様では、ＰＬＤに供給する電源電圧を小さくすることで、トランジ
スタ２２のゲートに入力される信号の電圧が小さくなっても、すなわち、当該ゲートに与
えられる電位が低くなっても、上記ブースティング効果により、ＭＵＸ１４を正常に動作
させることができる。よって、ＰＬＤに供給する電源電圧を小さくしても、ＰＬＥから出
力される信号の論理レベルが変化するのを防ぎ、ＰＬＤが正常に動作しない事態が生じう
るのを防ぐことができる。
【００５４】
〈スイッチの動作例〉
次いで、図２に示したスイッチ２０ａ及びスイッチ２０ｂの動作例について説明する。図
３（Ａ）に、図２に示したスイッチ２０ａ及びスイッチ２０ｂと各種配線の接続構成を、
一例として示す。また、図３（Ｂ）に、上記各種配線に入力される信号と、トランジスタ
２２のゲートに接続されたノードＳＮの電位の、タイミングチャートの一例を示す。
【００５５】
図３（Ａ）に示すスイッチ２０ａ及びスイッチ２０ｂでは、トランジスタ２１のゲートが
、共に配線２３に接続されている。また、スイッチ２０ａのトランジスタ２１は、そのソ
ース及びドレインの一方が配線２４に接続されており、スイッチ２０ｂのトランジスタ２
１は、そのソース及びドレインの一方がインバータ２７の出力端子に接続されている。イ
ンバータ２７の入力端子は、配線２４に接続されている。
【００５６】
図３（Ｂ）に示すように、期間Ｔ１において配線２３にハイレベルの電位が与えられると
、スイッチ２０ａ及びスイッチ２０ｂにおいてトランジスタ２１が導通状態になる。また
、”１”の論理レベルに対応するハイレベルの電位が配線２４に与えられることで、スイ
ッチ２０ａではノードＳＮに、”１”の論理レベルに対応するハイレベルの電位がトラン
ジスタ２１を介して与えられる。また、スイッチ２０ｂではノードＳＮに、”０”の論理
レベルに対応するローレベルの電位がトランジスタ２１を介して与えられる。なお、スイ
ッチ２０ａにおいてノードＳＮに与えられる電位は、配線２４の電位よりもトランジスタ
２１の閾値電圧分降下している。
【００５７】
期間Ｔ１が終了すると、配線２３にローレベルの電位が与えられ、それによりスイッチ２
０ａ及びスイッチ２０ｂにおいてトランジスタ２１は非導通状態となる。よって、スイッ
チ２０ａ及びスイッチ２０ｂのそれぞれにおいて、ノードＳＮの電位が保持される。
【００５８】
次いで、期間Ｔ２において、配線２５ａの電位がローレベルからハイレベルに変化し、配
線２５ｂにはローレベルの電位が与えられる。スイッチ２０ａでは、ノードＳＮが浮遊状
態にあり、トランジスタ２２が強反転モードにあることから、ブースティング効果により
、配線２５ａの電位がローレベルからハイレベルに変化するのに伴い、ノードＳＮの電位
がさらに上昇する。一方、スイッチ２０ｂでは、配線２５ｂにはローレベルの電位が与え
られており、なおかつ、トランジスタ２２が弱反転モードにあることから、ノードＳＮの
電位はローレベルを維持する。よって、スイッチ２０ａのトランジスタ２２が導通状態、
スイッチ２０ｂのトランジスタ２２が非導通状態にあるので、スイッチ２０ａを介して配
線２５ａの電位が配線２６ａに与えられ、配線２６ａの電位はハイレベルとなる。
【００５９】
次いで、期間Ｔ３において、配線２５ａにローレベルの電位が与えられ、配線２５ｂの電
位がローレベルからハイレベルに変化する。スイッチ２０ａでは、ノードＳＮが浮遊状態
にあり、トランジスタ２２が強反転モードにあるが、配線２５ａの電位がローレベルであ
るので、ノードＳＮは、期間Ｔ１において与えられた電位、すなわち、配線２４の電位よ
りもトランジスタ２１の閾値電圧分降下した電位が保持される。一方、スイッチ２０ｂで
は、ノードＳＮが浮遊状態にあることから、ブースティング効果により、配線２５ｂの電
位がローレベルからハイレベルに変化するのに伴い、ノードＳＮの電位が上昇する。ただ
し、スイッチ２０ｂではトランジスタ２２が弱反転モードにあることから、ノードＳＮの
電位の上昇幅は、期間Ｔ２のスイッチ２０ａにおけるノードＳＮの電位の上昇幅よりも、
小さい。そのため、スイッチ２０ｂではトランジスタ２２が非導通状態を維持する。よっ
て、配線２５ａの電位がローレベル、スイッチ２０ｂのトランジスタ２２が非導通状態に
あるので、配線２６ａの電位はローレベルとなる。
【００６０】
次いで、２ビットの信号が入力されるＭＵＸ１４の構成を、図４に一例として示す。図４
に示すＭＵＸ１４は、スイッチ２０ａ乃至スイッチ２０ｆで示すスイッチ２０を６つ有す
る。スイッチ２０ａ乃至スイッチ２０ｆは、それぞれトランジスタ２１及びトランジスタ
２２を有しており、トランジスタ２１とトランジスタ２２の接続構造は、図２に示すＭＵ
Ｘ１４と同じである。
【００６１】
ただし、図４に示すＭＵＸ１４では、スイッチ２０ａ及びスイッチ２０ｃが有するトラン
ジスタ２１は、ソース及びドレインの一方が、コンフィギュレーションデータを含む信号
が入力される配線２４ａに接続されている。また、スイッチ２０ｂ及びスイッチ２０ｄが
有するトランジスタ２１は、ソース及びドレインの一方が、インバータ２７ａの出力端子
に接続されている。インバータ２７ａの入力端子は、配線２４ａに接続されている。また
、スイッチ２０ｅが有するトランジスタ２１は、ソース及びドレインの一方が、コンフィ
ギュレーションデータを含む信号が入力される配線２４ｂに接続されている。また、スイ
ッチ２０ｆが有するトランジスタ２１は、ソース及びドレインの一方が、インバータ２７
ｂの出力端子に接続されている。インバータ２７ｂの入力端子は、配線２４ｂに接続され
ている。
【００６２】
また、図４に示すＭＵＸ１４では、スイッチ２０ａ乃至スイッチ２０ｄがそれぞれ有する
トランジスタ２２は、ソース及びドレインの一方が配線２５ａ乃至配線２５ｄにそれぞれ
接続されている。また、スイッチ２０ａ及びスイッチ２０ｂがそれぞれ有するトランジス
タ２２は、ソース及びドレインの他方が、スイッチ２０ｅが有するトランジスタ２２のソ
ース及びドレインの一方に接続されている。また、スイッチ２０ｃ及びスイッチ２０ｄが
それぞれ有するトランジスタ２２は、ソース及びドレインの他方が、スイッチ２０ｆが有
するトランジスタ２２のソース及びドレインの一方に接続されている。スイッチ２０ｅ及
びスイッチ２０ｆが有するトランジスタ２２のソース及びドレインの他方は、配線２６に
接続されている。
【００６３】
図４に示すＭＵＸ１４では、配線２４ａ及び配線２４ｂから入力される、コンフィギュレ
ーションデータを含む信号に従って、トランジスタ２２の導通状態と非導通状態が定めら
れる。そして、配線２５ａ乃至配線２５ｄにそれぞれ入力された信号のいずれか一つが、
コンフィギュレーションデータに従い、スイッチ２０ａ乃至スイッチ２０ｆによって選択
され、配線２６に入力される。
【００６４】
図５に、図４に示したＭＵＸ１４と同様に２ビットの信号が入力される、ＡＯゲートを用
いたＭＵＸ４０の構成を示す。
【００６５】
図５に示すＭＵＸ４０は、ＡＯゲート３０ａ乃至ＡＯゲート３０ｃで示すＡＯゲート３０
を３つ有する。そして、ＡＯゲート３０ａ乃至ＡＯゲート３０ｃは、ＡＮＤ回路３１、Ａ
ＮＤ回路３２、及びＯＲ回路３３をそれぞれ有する。ＡＮＤ回路３１の出力端子はＯＲ回
路３３の第１入力端子に接続されており、ＡＮＤ回路３２の出力端子はＯＲ回路３３の第
２入力端子に接続されている。
【００６６】
ＡＯゲート３０ａでは、ＡＮＤ回路３１の第１入力端子が配線２５ａに接続されており、
ＡＮＤ回路３１の第２入力端子が配線２４ａに接続されている。また、ＡＯゲート３０ａ
では、ＡＮＤ回路３２の第１入力端子が配線２５ｂに接続されており、第２入力端子がイ
ンバータ２７ａの出力端子に接続されている。インバータ２７ａの入力端子は配線２４ａ
に接続されている。
【００６７】
ＡＯゲート３０ｂでは、ＡＮＤ回路３１の第１入力端子が配線２５ｃに接続されており、
ＡＮＤ回路３１の第２入力端子が配線２４ａに接続されている。また、ＡＯゲート３０ｂ
では、ＡＮＤ回路３２の第１入力端子が配線２５ｄに接続されており、第２入力端子がイ
ンバータ２７ａの出力端子に接続されている。
【００６８】
ＡＯゲート３０ｃでは、ＡＮＤ回路３１の第１入力端子が、ＡＯゲート３０ａが有するＯ
Ｒ回路３３の出力端子に接続されており、ＡＮＤ回路３１の第２入力端子が配線２４ｂに
接続されている。また、ＡＯゲート３０ｃでは、ＡＮＤ回路３２の第１入力端子が、ＡＯ
ゲート３０ｂが有するＯＲ回路３３の出力端子に接続されており、第２入力端子がインバ
ータ２７ｂの出力端子に接続されている。インバータ２７ｂの入力端子は配線２４ｂに接
続されている。そして、ＡＯゲート３０ｃが有するＯＲ回路３３の出力端子は、配線２６
に接続されている。
【００６９】
図５に示すＭＵＸ４０では、配線２５ａ乃至配線２５ｄと配線２６との間に、ＡＮＤ回路
３１、ＡＮＤ回路３２、またはＯＲ回路３３などの複数の論理ゲートが接続されている。
一方、図４に示すＭＵＸ１４では、配線２５ａ乃至配線２５ｄと配線２６との間には、２
つのトランジスタ２２が直列に接続されている。なお、ＡＮＤ回路はＮＡＮＤ回路とイン
バータの組み合わせで構成されており、ＯＲ回路はＮＯＲ回路とインバータとで構成され
る。よって、ゲート段数、言い換えると、トランジスタのゲートとソースまたはドレイン
との間で行われる信号の伝達の回数は、ＭＵＸ１４のスイッチ２０では０であるのに対し
、ＭＵＸ４０のＡＯゲート３０では４である。そして、ＭＵＸ１４では、２つのトランジ
スタ２２を介して配線２６に与えられる信号が、上述したブースティング効果により、ト
ランジスタ２２の閾値電圧による電圧の降下が起きにくい。そのため、本発明の一態様に
係るＭＵＸ１４の方が、複数の論理ゲートで構成されるＭＵＸ４０よりも、信号の遅延時
間が短いと言える。
【００７０】
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタのソース及びドレインの一方のみが、第２のトランジスタのソース及びド
レインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続さ
れている状態とは、第１のトランジスタのソース及びドレインの一方が第２のトランジス
タのソース及びドレインの一方に接続され、第１のトランジスタのソース及びドレインの
他方が第２のトランジスタのソース及びドレインの他方に接続されている状態を意味する
。
【００７１】
また、回路の動的消費電力Ｐは以下の式１で表される。ただし、αは活性化率、ｆは動作
周波数、ｎは素子数、Ｃｌｏａｄは素子の負荷容量、Ｖｄは電源電圧を意味する。
【００７２】
（式１）
Ｐ＝α×ｆ×Ｃｌｏａｄ×Ｖｄ２×ｎ
【００７３】
ＭＵＸ４０では、ＡＯゲート３０ａ乃至ＡＯゲート３０ｃで示す各ＡＯゲートが、ＡＮＤ
回路３１、ＡＮＤ回路３２、及びＯＲ回路３３で構成されている。そして、配線２５ａ及
び配線２５ｂの一に入力される信号は、ＡＮＤ回路３１及びＡＮＤ回路３２のいずれか一
つと、ＯＲ回路３３とを経由して、配線２６に入力される。よって、配線２４ａ及び配線
２４ｂから入力される信号の論理レベルが一定である場合、ＡＯゲート３０ａ乃至ＡＯゲ
ート３０ｃで示す各ＡＯゲートは、ゲートの段数が４であり、各段の活性化率が１／２で
あるので、活性化率αは２となる。
【００７４】
図５に示すＡＮＤ回路３１及びＡＮＤ回路３２を共にＮＡＮＤ回路に変更し、ＯＲ回路３
３をＮＡＮＤ回路に変更しても、論理ゲートとしての機能はＡＯゲート３０と同じである
。３つのＮＡＮＤ回路で構成される論理ゲートを用いてＭＵＸ４０を構成した場合、各論
理ゲートのゲート段数は２であり、各段の活性化率が１／２であるので、活性化率αは１
となる。
【００７５】
一方、ＭＵＸ１４では、素子数ｎはゲート段数が２のＭＵＸ４０より少ない。よって、式
１から、ＭＵＸ１４の消費電力Ｐはゲート段数が２のＭＵＸ４０の消費電力Ｐよりも大幅
に小さく抑えられることが分かる。
【００７６】
また、ゲート段数が２のＭＵＸ４０は、リーク電流または貫通電流の経路を多数有する回
路構成であるが、ＭＵＸ１４では、リーク電流または貫通電流の経路が、ゲート段数が２
のＭＵＸ４０に比べて少ない回路構成である。よって、リーク電流または貫通電流に起因
する消費電力は、ＭＵＸ４０よりもＭＵＸ１４の方が低くなる。
【００７７】
〈ＬＵＴの構成例〉
次いで、図６にＬＵＴ１２の構成を一例として示す。図６に示すＬＵＴ１２は、２つのＡ
ＮＤ回路の出力端子がＯＲ回路の二つの入力端子にそれぞれ接続されたＡＯゲート５０を
複数有する。
【００７８】
具体的に、図６に示すＬＵＴ１２は、ＡＯゲート５０ａ乃至ＡＯゲート５０ｏで示される
複数のＡＯゲート５０を有する。具体的に、ＬＵＴ１２では、ＡＯゲート５０ａ及びＡＯ
ゲート５０ｂの後段にＡＯゲート５０ｉが接続されている。ＡＯゲート５０ｃ及びＡＯゲ
ート５０ｄの後段にＡＯゲート５０ｊが接続されている。ＡＯゲート５０ｅ及びＡＯゲー
ト５０ｆの後段にＡＯゲート５０ｋが接続されている。ＡＯゲート５０ｇ及びＡＯゲート
５０ｈの後段にＡＯゲート５０ｌが接続されている。また、ＡＯゲート５０ｉ及びＡＯゲ
ート５０ｊの後段にＡＯゲート５０ｍが接続されている。ＡＯゲート５０ｋ及びＡＯゲー
ト５０ｌの後段にＡＯゲート５０ｎが接続されている。また、ＡＯゲート５０ｍ及びＡＯ
ゲート５０ｎの後段にＡＯゲート５０ｏが接続されている。
【００７９】
また、各ＡＯゲート５０は、ＡＮＤ回路５１と、ＡＮＤ回路５２と、ＯＲ回路５３とを有
し、ＡＮＤ回路５１の出力端子とＡＮＤ回路５２の出力端子とが、ＯＲ回路５３の２つの
入力端子に接続されている。そして、各ＡＯゲート５０では、ＡＮＤ回路５１の第１入力
端子と、ＡＮＤ回路５２の第１入力端子とが、複数の配線５４の一つ、または前段のＡＯ
ゲート５０が有するＯＲ回路５３の出力端子に接続されている。また、ＡＮＤ回路５１の
第２入力端子が、コンフィギュレーションデータを含む信号が入力される複数の配線５６
の一つに、接続されている。また、ＡＮＤ回路５２の第２入力端子が、インバータ５７ａ
乃至インバータ５７ｄで示される複数のインバータ５７のいずれか一つの出力端子に接続
されている。そして、インバータ５７ａ乃至インバータ５７ｄの入力端子は、それぞれ複
数の配線５６に接続されている。そして最終段のＡＯゲート５０ｏが有するＯＲ回路５３
の出力端子は、配線５５に接続されている。
【００８０】
そして、本発明の一態様では、ＡＮＤ回路５１、ＡＮＤ回路５２、ＯＲ回路５３、及び、
インバータ５７ａ乃至５７ｄは、それぞれがシュミットトリガ型の論理ゲートであるもの
とする。シュミットトリガ型の論理ゲートをＬＵＴ１２に用いることで、ＰＬＤに供給す
る電源電圧が小さくなったとしても、マルチプレクサと共に、ＬＵＴ１２の正常な動作を
確保し、ＬＵＴ１２の動作速度の低下を防ぐことができる。
【００８１】
〈シュミットトリガ型の論理ゲートの構成例〉
図７（Ａ）に、インバータ５７の構成を一例として示す。ただし、図７（Ａ）に示すイン
バータ５７は、図７（Ｂ）に示すように、入力端子が配線５６に、出力端子が配線６３に
、それぞれ接続されているものと仮定する。
【００８２】
図７（Ａ）に示すインバータ５７は、ｐチャネル型のトランジスタ７０ａ乃至トランジス
タ７０ｃと、ｎチャネル型のトランジスタ７１ａ乃至トランジスタ７１ｃとを有する。ト
ランジスタ７１ａ及びトランジスタ７１ｂは、配線６３と、電位Ｖ１の与えられる配線と
の間において直列に接続されている。トランジスタ７１ｃは、トランジスタ７１ａのソー
ス及びドレインの一方と、トランジスタ７１ｂのソース及びドレインの一方とが接続され
たノードと、電位Ｖ１よりも高い電位Ｖ２が与えられる配線との電気的な接続を配線６３
の電位に従って制御する機能を有する。また、トランジスタ７０ａ及びトランジスタ７０
ｂは、配線６３と、電位Ｖ２の与えられる配線との間において直列に接続されている。ト
ランジスタ７０ｃは、トランジスタ７０ａのソース及びドレインの一方と、トランジスタ
７０ｂのソース及びドレインの一方とが接続されたノードと、電位Ｖ１が与えられる配線
との電気的な接続を、配線６３の電位に従って制御する機能を有する。トランジスタ７０
ａ及びトランジスタ７０ｂと、トランジスタ７１ａ及びトランジスタ７１ｂとは、ゲート
が配線５６に接続されている。
【００８３】
ＰＬＤに与えられる電源電圧が低くなると、配線５６に与えられるローレベルの電位とハ
イレベルの電位との差が小さくなる。この場合、インバータ５７が有するトランジスタの
閾値電圧によっては、配線５６の電位がローレベルのときでも、トランジスタ７１ａとト
ランジスタ７１ｂを完全に非導通状態にすることができず、逆に、配線５６の電位がハイ
レベルのときでも、トランジスタ７０ａとトランジスタ７０ｂを完全に非導通状態にする
ことができなくなる。そのため、配線６３の電位がハイレベルとなるべきときに当該電位
が低下する、或いは、配線６３の電位がローレベルとなるべきときに当該電位が上昇する
、という事態が生じうる。
【００８４】
しかし、図７（Ａ）に示したようなシュミットトリガ型のインバータ５７では、例えば配
線５６にローレベルの電位が与えられているときに、トランジスタ７０ａ及びトランジス
タ７０ｂのみならず、トランジスタ７１ｃも導通状態となる。よって、トランジスタ７１
ａのソースとドレインに電位Ｖ２を与えることができるので、トランジスタ７１ａのドレ
イン電流をほぼ０にし、それにより、配線６３の電位が低下するのを防ぐことができる。
逆に、例えば配線５６にハイレベルの電位が与えられているときに、トランジスタ７１ａ
及びトランジスタ７１ｂのみならず、トランジスタ７０ｃも導通状態となる。よって、ト
ランジスタ７０ｂのソースとドレインに電位Ｖ１を与えることができるので、トランジス
タ７０ｂのドレイン電流を０に近づけ、それにより、配線６３の電位が上昇するのを防ぐ
ことができる。
【００８５】
次いで、図８（Ａ）に、ＡＮＤ回路５１の構成を一例として示す。ただし、図８（Ａ）に
示すＡＮＤ回路５１は、図８（Ｂ）に示すように、第１入力端子が配線６０に、第２入力
端子が配線６１に、出力端子が配線６２に、それぞれ接続されているものと仮定する。ま
た、ＡＮＤ回路５２も、図８（Ａ）に示すＡＮＤ回路５１と同じ構成を有していても良い
。
【００８６】
図８（Ａ）に示すＡＮＤ回路５１は、ｐチャネル型のトランジスタ７２ａ乃至トランジス
タ７２ｅと、ｎチャネル型のトランジスタ７３ａ乃至トランジスタ７３ｅと、シュミット
トリガ型のインバータ７４とを有する。インバータ７４の具体的な構成については、図７
（Ａ）を参照することができる。
【００８７】
トランジスタ７２ａ及びトランジスタ７２ｂは、電位Ｖ２の与えられる配線と、インバー
タ７４の入力端子との間において直列に接続されている。また、トランジスタ７２ｃ及び
トランジスタ７２ｄは、電位Ｖ２の与えられる配線と、インバータ７４の入力端子との間
において直列に接続されている。トランジスタ７２ｅは、トランジスタ７２ａのソース及
びドレインの一方と、トランジスタ７２ｂのソース及びドレインの一方と、トランジスタ
７２ｃのソース及びドレインの一方と、トランジスタ７２ｄのソース及びドレインの一方
とが接続されたノードと、電位Ｖ１が与えられる配線との電気的な接続を、インバータ７
４の入力端子の電位に従って制御する機能を有する。また、トランジスタ７３ａ乃至トラ
ンジスタ７３ｄは、インバータ７４の入力端子と、電位Ｖ１の与えられる配線との間にお
いて直列に接続されている。トランジスタ７３ｅは、トランジスタ７３ｂのソース及びド
レインの一方と、トランジスタ７３ｃのソース及びドレインの一方とが接続されたノード
と、電位Ｖ２が与えられる配線との電気的な接続を、インバータ７４の入力端子の電位に
従って制御する機能を有する。インバータ７４の出力端子は、配線６２に接続されている
。トランジスタ７２ａ及びトランジスタ７２ｂと、トランジスタ７３ａ及びトランジスタ
７３ｃとは、ゲートが配線６０に接続されている。また、トランジスタ７２ｃ及びトラン
ジスタ７２ｄと、トランジスタ７３ｂ及びトランジスタ７３ｄとは、ゲートが配線６１に
接続されている。
【００８８】
図８（Ａ）に示すＡＮＤ回路５１も、図７（Ａ）に示したインバータ５７と同様に、ＰＬ
Ｄに与えられる電源電圧が低くなっても、配線６２の電位がハイレベルとなるべきときに
当該電位が低下する、或いは、配線６２の電位がローレベルとなるべきときに当該電位が
上昇する、という事態を防ぐことができる。
【００８９】
次いで、図９（Ａ）に、ＯＲ回路５３の構成を一例として示す。ただし、図９（Ａ）に示
すＯＲ回路５３は、図９（Ｂ）に示すように、第１入力端子が配線６４に、第２入力端子
が配線６５に、出力端子が配線６７に、それぞれ接続されているものと仮定する。
【００９０】
図９（Ａ）に示すＯＲ回路５３は、ｐチャネル型のトランジスタ７５ａ乃至トランジスタ
７５ｅと、ｎチャネル型のトランジスタ７６ａ乃至トランジスタ７６ｅと、シュミットト
リガ型のインバータ７７とを有する。インバータ７７の具体的な構成については、図７（
Ａ）を参照することができる。
【００９１】
トランジスタ７５ａ乃至トランジスタ７５ｄは、電位Ｖ２の与えられる配線と、インバー
タ７７の入力端子との間において直列に接続されている。トランジスタ７５ｅは、トラン
ジスタ７５ｂのソース及びドレインの一方と、トランジスタ７５ｃのソース及びドレイン
の一方とが接続されたノードと、電位Ｖ１が与えられる配線との電気的な接続を、インバ
ータ７７の入力端子の電位に従って制御する機能を有する。また、トランジスタ７６ａ及
びトランジスタ７６ｂは、インバータ７７の入力端子と、電位Ｖ１の与えられる配線との
間において直列に接続されている。トランジスタ７６ｃ及びトランジスタ７６ｄは、イン
バータ７７の入力端子と、電位Ｖ１の与えられる配線との間において直列に接続されてい
る。トランジスタ７６ｅは、トランジスタ７６ａのソース及びドレインの一方と、トラン
ジスタ７６ｂのソース及びドレインの一方と、トランジスタ７６ｃのソース及びドレイン
の一方と、トランジスタ７６ｄのソース及びドレインの一方とが接続されたノードと、電
位Ｖ２が与えられる配線との電気的な接続を、インバータ７７の入力端子の電位に従って
制御する機能を有する。インバータ７７の出力端子は、配線６７に接続されている。トラ
ンジスタ７５ａ及びトランジスタ７５ｃと、トランジスタ７６ｃ及びトランジスタ７６ｄ
とは、ゲートが配線６４に接続されている。また、トランジスタ７５ｂ及びトランジスタ
７５ｄと、トランジスタ７６ａ及びトランジスタ７６ｂとは、ゲートが配線６５に接続さ
れている。
【００９２】
図９（Ａ）に示すＯＲ回路５３も、図７（Ａ）に示したインバータ５７と同様に、ＰＬＤ
に与えられる電源電圧が低くなっても、配線６７の電位がハイレベルとなるべきときに当
該電位が低下する、或いは、配線６７の電位がローレベルとなるべきときに当該電位が上
昇する、という事態を防ぐことができる。
【００９３】
上述したように、シュミットトリガ型の論理ゲートは、ＰＬＤの電源電圧が低いときでも
論理ゲートから出力される信号の論理レベルが変化するのを防ぐというメリットを有する
。しかし、シュミットトリガ型の論理ゲートは、ＣＭＯＳを用いた通常の論理ゲートに比
べて消費電力が大きくなってしまうというデメリットを併せ持つ。例えば、図７（Ａ）に
示したインバータ５７の場合だと、トランジスタ７１ｃが導通状態である期間に、トラン
ジスタ７１ｂを介して、電位Ｖ１が与えられる配線と、電位Ｖ２が与えられる配線との間
に常時流れるリーク電流により、消費電力が大きくなってしまう。一方、図３（Ａ）のス
イッチ２０ａまたはスイッチ２０ｂに示すようなスイッチ２０を用いた論理ゲートの場合
、ＰＬＤの電源電圧が低いときでも論理ゲートから出力される信号の論理レベルが変化す
るのを防ぐという、シュミットトリガ型の論理ゲートと同じメリットを有し、なおかつ、
シュミットトリガ型の論理ゲートや、ＣＭＯＳを用いた通常の論理ゲートに比べて、消費
電力が小さいというメリットをも有する。
【００９４】
ただし、スイッチ２０を用いた論理ゲートの場合、ノードＳＮにおける電位の論理レベル
が保持されている場合に限り、上述したブースティング効果を得ることができる。よって
、図３（Ａ）に示すスイッチ２０ａを例に挙げて説明すると、スイッチ２０ａのノードＳ
Ｎにおける電位の書き換えの頻度が、配線２５ａに入力される信号の論理レベルが変化す
る頻度よりも高い場合、上述したブースティング効果を得ることが難しい。本発明の一態
様のように、スイッチ２０を用いた論理ゲートを、ＭＵＸ１４に適用させた場合、スイッ
チ２０のノードＳＮにおける電位の書き換えの頻度は、スイッチ２０におけるコンフィギ
ュレーションデータの書き換えの頻度に依存する。よって、スイッチ２０のノードＳＮに
おける電位の書き換えの頻度は、配線２５に入力される信号の論理レベルが変化する頻度
よりも十分低くなるため、ブースティング効果を得ることができる。
【００９５】
しかし、ＬＵＴ１２に、スイッチ２０を用いた論理ゲートを適用させた場合、配線２５に
はコンフィギュレーションデータを含む信号が入力され、配線２４からはＰＬＥ１１の入
力信号が与えられる。よって、スイッチ２０のノードＳＮにおける電位の書き換えの頻度
は、配線２５に入力される信号の論理レベルが変化する頻度よりも高くなるため、ブース
ティング効果を得ることが難しい。本発明の一態様に係るＰＬＤでは、ＬＵＴ１２のよう
に、スイッチ２０を用いた論理ゲートを適用してもブースティング効果を得られにくい必
要最低限の回路にシュミットトリガ型の論理ゲートを用い、ＭＵＸ１４のように、ブース
ティング効果を得ることができる回路に、スイッチ２０を用いた論理ゲートを適用する。
上記構成により、ＰＬＤに供給する電源電圧を小さくしてもＰＬＥから出力される信号の
論理レベルが変化するのを防ぎ、ＰＬＤが正常に動作しない事態が生じうるのを防ぐこと
ができる。
【００９６】
〈ＬＵＴの構成例２〉
次いで、図１０にＬＵＴ１２の構成について、別の一例を示す。図１０に示すＬＵＴ１２
は、３つのＮＡＮＤ回路を用いたゲート９０を複数有する。具体例に、図１０では、ゲー
ト９０ａ乃至ゲート９０ｃで示される３つのゲート９０を有するＬＵＴ１２の構成を、例
示している。
【００９７】
各ゲート９０は、ＮＡＮＤ回路９１と、ＮＡＮＤ回路９２と、ＮＡＮＤ回路９３とを有し
、ＮＡＮＤ回路９１の出力端子とＮＡＮＤ回路９２の出力端子とが、ＮＡＮＤ回路９３の
２つの入力端子に接続されている。そして、各ゲート９０では、ＮＡＮＤ回路９１の第１
入力端子と、ＮＡＮＤ回路９２の第１入力端子とが、複数の配線５４の一つ、または前段
のゲート９０が有するＮＡＮＤ回路９３の出力端子に接続されている。また、ＮＡＮＤ回
路９１の第２入力端子が、コンフィギュレーションデータを含む信号が入力される複数の
配線５６の一つに、接続されている。また、ＮＡＮＤ回路９２の第２入力端子が、インバ
ータ５７ａ及びインバータ５７ｂで示される複数のインバータ５７のいずれか一つの出力
端子に接続されている。そして、インバータ５７ａ及びインバータ５７ｂの入力端子は、
それぞれ複数の配線５６に接続されている。そして最終段のゲート９０ｃが有するＮＡＮ
Ｄ回路９３の出力端子は、配線５５に接続されている。
【００９８】
そして、本発明の一態様では、ＮＡＮＤ回路９１、ＮＡＮＤ回路９２、ＮＡＮＤ回路９３
、及び、インバータ５７ａ及びインバータ５７ｂは、それぞれがシュミットトリガ型の論
理ゲートであるものとする。シュミットトリガ型の論理ゲートをＬＵＴ１２に用いること
で、ＰＬＤに供給する電源電圧が小さくなったとしても、ＬＵＴ１２の正常な動作を確保
できる。
【００９９】
〈ＰＬＥの構成例〉
次いで、図１（Ｂ）に示したＰＬＥ１１の具体的な構成を、図１１（Ａ）に一例として示
す。図１１（Ａ）に示すＰＬＥ１１は、ＬＵＴ１２と、ＦＦ１３と、ＭＵＸ１４と、ＬＵ
Ｔ１２用のコンフィギュレーションデータ１８が記憶されるＣＭ１８ａと、ＭＵＸ１４用
のコンフィギュレーションデータ１９が記憶されるＣＭ１５とを有する。
【０１００】
ＬＵＴ１２は、ＣＭ１８ａにおいて記憶されているコンフィギュレーションデータによっ
て、実行される論理演算が異なる。そして、コンフィギュレーションデータによりＬＵＴ
１２にて行われる論理演算が確定すると、ＬＵＴ１２は、端子１６に与えられた複数の入
力信号に対応する出力信号を生成する。ＦＦ１３は、ＬＵＴ１２で生成される出力信号を
保持し、信号ＣＫに同期して、ＬＵＴ１２の出力信号に対応した出力信号を出力する。
【０１０１】
ＭＵＸ１４には、ＬＵＴ１２からの出力信号と、ＦＦ１３からの出力信号とが入力されて
いる。そして、ＭＵＸ１４は、ＣＭ１５に格納されているコンフィギュレーションデータ
に従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。ＭＵＸ
１４からの出力信号は、端子１７に与えられる。
【０１０２】
また、図１（Ｂ）に示したＰＬＥ１１の具体的な構成の別の一例を、図１１（Ｂ）に一例
として示す。図１１（Ｂ）に示すＰＬＥ１１は、ＭＵＸ８０と、ＭＵＸ８０用のコンフィ
ギュレーションデータが記憶されるＣＭ８１とを有している点において、図１１（Ａ）に
示すＰＬＥ１１と構成が異なる。
【０１０３】
ＭＵＸ８０には、ＬＵＴ１２からの出力信号と、端子８２から入力された、他のＰＬＥ１
１が有するＦＦ１３からの出力信号とが入力されている。そして、ＭＵＸ８０は、ＣＭ８
１に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいず
れか一方を選択し、出力する機能を有する。
【０１０４】
そして、図１１（Ｂ）に示したＰＬＥ１１では、ＦＦ１３は、ＭＵＸ８０からの出力信号
を保持し、信号ＣＫに同期して、ＬＵＴ１２の出力信号に対応した出力信号を出力する。
【０１０５】
なお、図１１（Ａ）または図１１（Ｂ）に示すＰＬＥ１１が、コンフィギュレーションデ
ータによって、ＦＦ１３の種類を定義できる構成を有していても良い。具体的には、コン
フィギュレーションデータによって、ＦＦ１３がＤ型フリップフロップ、Ｔ型フリップフ
ロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有
するようにしても良い。
【０１０６】
〈ＰＬＤの構成例２〉
図１２（Ａ）にＰＬＤ１０の構造の一部を、一例として模式的に示す。図１２（Ａ）に示
すＰＬＤ１０は、複数のＰＬＥ１１と、複数のＰＬＥ１１のいずれかに接続された配線群
１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッチ１２２とを有す
る。配線群１２１及びスイッチ１２２が、配線リソース１２３に相当する。スイッチ１２
２によって制御される配線どうしの接続構造は、コンフィギュレーションデータによって
定められる。
【０１０７】
図１２（Ｂ）に、スイッチ１２２の構成例を示す。図１２（Ｂ）に示すスイッチ１２２は
、配線群１２１に含まれる配線１２５と配線１２６の接続構造を制御する機能を有する。
具体的に、スイッチ１２２は、トランジスタ１２７乃至トランジスタ１３２を有する。ト
ランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎ
ｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５におけ
るＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有
する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６における
ＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１２
５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する
機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔＢ
の電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６におけるＰ
ｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
【０１０８】
そして、トランジスタ１２７乃至トランジスタ１３２の導通状態または非導通状態の選択
（スイッチング）は、コンフィギュレーションデータにより定まる。具体的に、ＰＬＤ１
０の場合、トランジスタ１２７乃至トランジスタ１３２のゲートに入力される信号の電位
が、コンフィギュレーションデータにより定まる。
【０１０９】
また、スイッチ１２２は、配線群１２１と、ＰＬＤ１０の出力端子１２４の、電気的な接
続を制御する機能を有する。
【０１１０】
図１３に、ＰＬＤ１０全体の構成を一例として示す。図１３では、ＰＬＤ１０に、Ｉ／Ｏ
エレメント１４０、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）１４１、ＲＡＭ１４２、
乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ１０の外部回路から
の信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機
能を有する。ＰＬＬ１４１は、信号ＣＫを生成する機能を有する。ＲＡＭ１４２は、論理
演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路
に相当する。ＰＬＤ１０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設
ける必要はない。
【０１１１】
〈ＰＬＤの断面構造例〉
図１４に、本発明の一態様に係るＰＬＤの、断面構造の一例を示す。そして、図１４では
、酸化物半導体膜にチャネル形成領域を有するトランジスタ２１が、単結晶のシリコン基
板にチャネル形成領域を有するトランジスタ２２上に形成されている場合を例示している
。
【０１１２】
なお、トランジスタ２２は、非晶質、微結晶、多結晶または単結晶である、シリコン又は
ゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ２２
は、酸化物半導体膜にチャネル形成領域を有していても良い。全てのトランジスタが酸化
物半導体膜にチャネル形成領域を有している場合、トランジスタ２１はトランジスタ２２
上に積層されていなくとも良く、トランジスタ２１とトランジスタ２２とは、同一の層に
形成されていても良い。
【０１１３】
薄膜のシリコンを用いてトランジスタ２２を形成する場合、プラズマＣＶＤ法などの気相
成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザ
ーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素
イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１４】
トランジスタ２２が形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を
有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板
（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基
板、ＺｎＳｅ基板等）等を用いることができる。図１４では、ｎ型の導電性を有する単結
晶シリコン基板を用いた場合を例示している。
【０１１５】
また、トランジスタ２２は、素子分離用絶縁膜４０１により、他のトランジスタと、電気
的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌ
ｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を
用いることができる。
【０１１６】
具体的に、トランジスタ２２は、半導体基板４００に形成された、ソース領域またはドレ
イン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と
、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する
。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領
域４０３の間に形成されるチャネル形成領域と重なる。
【０１１７】
トランジスタ２２上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形
成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞ
れ接する配線４１０、配線４１１と、ゲート電極４０４に電気的に接続されている配線４
１２とが、形成されている。
【０１１８】
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されてお
り、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、
配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。
【０１１９】
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように
形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口
部に、配線４１７に電気的に接続された配線４２１が形成されている。
【０１２０】
そして、図１４では、絶縁膜４４０上にトランジスタ２１が形成されている。
【０１２１】
トランジスタ２１は、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体
膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４
３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲ
ート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０
と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電
気的に接続されている。
【０１２２】
そして、トランジスタ２１上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設
けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部
においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。
【０１２３】
なお、図１４において、トランジスタ２１は、ゲート電極４３４を半導体膜４３０の片側
において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲ
ート電極を有していても良い。
【０１２４】
トランジスタ２１が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有してい
る場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えら
れ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、
一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にの
み接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の
高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１２５】
また、図１４では、トランジスタ２１が、一のゲート電極４３４に対応した一のチャネル
形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジス
タ２１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル
形成領域を複数有する、マルチゲート構造であっても良い。
【０１２６】
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉ
ｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、
オフ電流が著しく小さく、信頼性が高い。
【０１２７】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１２８】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０Ｖ以下であるときに、ソースとドレインの間に流れる電
流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにお
いては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を
基準としたときのゲートの電位が０Ｖ以上であるときに、ソースとドレインの間に流れる
電流のことを意味する。
【０１２９】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして
スズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）
を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい
。
【０１３０】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３２】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いる
ことができる。
【０１３３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
【０１３４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１３６】
以下では、酸化物半導体膜の構造について説明する。
【０１３７】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１３８】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【０１３９】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【０１４０】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【０１４１】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４２】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４３】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【０１４４】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１４５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１４６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１４７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１４８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１４９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１５０】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１５１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１５３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１５４】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状の
スパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ
膜を成膜することができる。
【０１５５】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１５６】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１５７】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１５８】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０１５９】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１６０】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：
１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、
粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すれ
ばよい。
【０１６１】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１６２】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、ＰＬＤまたは半導体装置の信頼性を高めることができる。
【０１６３】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りｎ型化される。
【０１６４】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現する
ことができる。
【０１６５】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０１６６】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１６７】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１６８】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。
【０１６９】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
【０１７０】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
【０１７１】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１７２】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
【０１７３】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。
【０１７４】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チ
タン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウ
ムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であれば
よい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化
物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸
素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１
の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じ
にくい酸化物膜にすることができる。
【０１７５】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、
共にＩｎ−Ｍ−Ｚｎ系酸化物を含む場合、第１の金属酸化物膜または第３の金属酸化物膜
の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ
：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるよう
に、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金
属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ
等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるよ
うに、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２より
も２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／
ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さ
らに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した
電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トラン
ジスタの電界効果移動度が低下してしまうため、ｙ２は、ｘ２の３倍未満であると好まし
い。
【０１７６】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。
【０１７７】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０１７８】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
【０１７９】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形
成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸
化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温
度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１８０】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜に
は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることがで
きる。
【０１８１】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。
【０１８２】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤまた
は半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物
膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域と
なる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を
高め、ＰＬＤまたは半導体装置のさらなる高速動作を実現する上で、好ましい。
【０１８３】
また、図１７に、トランジスタ２１の断面構造の、別の一例を示す。図１７（Ａ）に示す
トランジスタ２１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８
３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１
と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３
４と、を有する。
【０１８４】
半導体膜８３０は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数
の酸化物半導体膜で構成されていても良い。図１７（Ａ）では、半導体膜８３０が、３層
の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図１７
（Ａ）に示すトランジスタ２１では、半導体膜８３０として、酸化物半導体膜８３０ａ乃
至酸化物半導体膜８３０ｃが、絶縁膜８２０側から順に積層されている。
【０１８５】
そして、酸化物半導体膜８３０ａ及び酸化物半導体膜８３０ｃは、酸化物半導体膜８３０
ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体膜８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以
上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８３０ｂは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１８６】
なお酸化物半導体膜８３０ｃは、図１７（Ｂ）に示すように、導電膜８３２及び導電膜８
３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０１８７】
〈チップの構成〉
図１５（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。
【０１８８】
図１５（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ
３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続さ
れている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面
上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていて
も良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０１８９】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１５（Ｂ）に
示す。
【０１９０】
図１５（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８
０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８０
０に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０１９１】
〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、
パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉ
ｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導
体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携
帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチ
ルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ
）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
【０１９２】
図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、ス
タイラス５００８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表
示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。
【０１９３】
図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。
【０１９４】
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０１９５】
図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
【０１９６】
図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。
【０１９７】
図１６（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
【０１９８】
（実施の形態２）
＜半導体装置１１０１＞
図１８に半導体装置１１０１を示す。半導体装置１１０１はプログラマブルロジックデバ
イスのプログラマブルロジックエレメントの一部として機能することができる。
【０１９９】
半導体装置１１０１は少なくともＭＵＸ（マルチプレクサ）１１０９、ＬＵＴ（ルックア
ップテーブル）１１１５、メモリ１１１４を有する。
【０２００】
ＭＵＸ１１０９は、少なくともトランジスタ１１１０、トランジスタ１１１１、トランジ
スタ１１１２、トランジスタ１１１３、インバータ１１２２を有する。トランジスタ１１
１０及びトランジスタ１１１２はブースト用トランジスタとして機能することができる。
トランジスタ１１１１及びトランジスタ１１１３はパストランジスタとして機能すること
ができる。
【０２０１】
ＬＵＴ１１１５は少なくともＭＵＸ１１５０を有する。メモリ１１５１は記憶素子を有し
、コンフィギュレーションデータが記憶されている。ＭＵＸ１１５０には複数の信号１１
１６が入力される。メモリ１１５１とＭＵＸ１１５０はバス配線で接続される。ＭＵＸ１
１５０はメモリ１１５１に記憶されたデータを選択して信号をＭＵＸ１１０９に出力する
。
【０２０２】
ＭＵＸ１１０９には、ＬＵＴ１１１５から信号が入力される。ＭＵＸ１１０９には、信号
１１１７が入力される。なお信号１１１７はＬＵＴ１１１５にも入力され、ＬＵＴ１１１
５からの信号が、ＭＵＸ１１０９に入力されてもよい。
【０２０３】
ＭＵＸ１１０９は、メモリ１１１４と電気的に接続される。メモリ１１１４は記憶素子を
有し、コンフィギュレーションデータが記憶されている。
【０２０４】
ＭＵＸ１１０９はコンフィギュレーションデータにしたがってトランジスタ１１１１又は
トランジスタ１１１３を選択する。
【０２０５】
メモリ１１１４、メモリ１１５１の回路図の一例を図１９に示す。メモリ１１１４、メモ
リ１１５１はそれぞれ、トランジスタＭ１乃至トランジスタＭ５、容量素子Ｃ１を有する
。また信号Ｓｉｇ１＿０、信号Ｓｉｇ１＿１、信号Ｓｉｇ２＿０、信号Ｓｉｇ２＿１、信
号Ｓｉｇ３、信号Ｓｉｇ４、信号Ｓｉｇ５が入力される。
【０２０６】
信号Ｓｉｇ５によって、トランジスタＭ５がオンになると、コンフィギュレーションが行
われ、信号Ｓｉｇ３、Ｓｉｇ４、Ｓｉｇ２＿０、Ｓｉｇ２＿１に応じて容量素子Ｃ１にコ
ンフィギュレーションデータが書き込まれる。またＯＵＴはＧＮＤとなる。
【０２０７】
一方、トランジスタＭ５がオフになると、容量素子Ｃ１に保持されたコンフィギュレーシ
ョンデータはコンテキストを選択するトランジスタＭ３を介してＯＵＴへ出力される。コ
ンフィギュレーションデータは図１８に示すトランジスタ１１１０のソース及びドレイン
の一方やインバータ１１２２に出力される。
【０２０８】
次に、ＭＵＸ１１０９が有するトランジスタ１１１０乃至トランジスタ１１１３、インバ
ータ１１２２について説明する。
【０２０９】
トランジスタ１１１０のゲートには電源線１１１９が電気的に接続される。電源線１１１
９には電源電圧（ＶＤＤ）が印加されてもよい。なおＶＤＤは電源電圧の高電位側の電圧
である。また低電位側の電圧はＶＳＳで示すが、低電位側の電圧はＧＮＤとなることもあ
る。ここで、各配線や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低
い電圧かが重要となる。よって、ＧＮＤと記載されていても、０Ｖであるとは限定されな
い。これは、図面においても同様であり、ＧＮＤを示す部分があっても、０Ｖであるとは
限定されない。なお、図面において、容量素子の一方の端子がＧＮＤと接続されている場
合があるが、電圧を保持できればよいので、ＶＳＳやＶＤＤなどの電源線に接続されてい
てもよい。また電源線に印加される電圧はトランジスタ１１１０をオンさせることができ
ればよい。
【０２１０】
トランジスタ１１１０のソース及びドレインの一方はメモリ１１１４に電気的に接続され
る。
【０２１１】
トランジスタ１１１０のソース及びドレインの他方はトランジスタ１１１１のゲートに電
気的に接続される。
【０２１２】
トランジスタ１１１１のソース及びドレインの一方はＬＵＴ１１１５の出力に電気的に接
続される。
【０２１３】
トランジスタ１１１１のソース及びドレインの他方はＭＵＸ１１０９の出力に電気的に接
続される。
【０２１４】
インバータ１１２２の入力はメモリ１１１４に電気的に接続される。インバータ１１２２
の出力はトランジスタ１１１２のソース及びドレインの一方に電気的に接続される。
【０２１５】
インバータ１１２２はメモリ１１１４からのコンフィギュレーションデータを反転させる
。反転されたコンフィギュレーションデータはトランジスタ１１１２のソース及びドレイ
ンの一方に入力される。
【０２１６】
トランジスタ１１１２のゲートは電源線１１１９に電気的に接続される。電源線１１１９
に印加される電圧はトランジスタ１１１２をオンさせることができればよい。なおトラン
ジスタ１１１２のゲートはトランジスタ１１１０のゲートに電気的に接続される。
【０２１７】
トランジスタ１１１２のソース及びドレインの他方はトランジスタ１１１３のゲートに電
気的に接続される。
【０２１８】
トランジスタ１１１３のソース及びドレインの一方には信号１１１７が入力される。
【０２１９】
トランジスタ１１１３のソース及びドレインの他方はＭＵＸ１１０９の出力に電気的に接
続される。なおトランジスタ１１１３のソース及びドレインの他方はトランジスタ１１１
１のソース及びドレインの他方に電気的に接続されている。
【０２２０】
半導体装置１１０１が有するトランジスタ１１１０乃至トランジスタ１１１３は様々な材
料を用いて作製することができる。トランジスタのチャネルが形成される領域に酸化物半
導体膜を用いた場合には、トランジスタのオフ電流が極めて小さいという効果を得ること
ができる。
【０２２１】
半導体装置１１０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子
、インダクタなどのその他の回路素子を、さらに有していても良い。
【０２２２】
＜ブースティング効果＞
ＭＵＸ１１０９では、トランジスタ１１１０、トランジスタ１１１２がオフのとき（非導
通状態にあるとき）、ノード１１４０、ノード１１４１が浮遊状態になることから、以下
に述べるブースティング効果を有する。
【０２２３】
すなわち、ノード１１４０、ノード１１４１が浮遊状態のとき、入力ノード１１４８また
は入力ノード１１５２の電位がローレベルからハイレベルに変化するのに伴い、トランジ
スタ１１１１、トランジスタ１１１３の、ソース及びドレインと、ゲートとの間に形成さ
れる容量Ｃｇｓにより、ノード１１４０、ノード１１４１の電位が上昇する。
【０２２４】
ノード１１４０、ノード１１４１の電位の上昇幅は、トランジスタ１１１１、トランジス
タ１１１３のゲートに入力されたコンフィギュレーションデータの論理レベルによって異
なる。
【０２２５】
例えば、コンフィギュレーションデータが”０”、Ｌ電位、の場合、トランジスタ１１１
１、トランジスタ１１１３は弱反転モードとなる。そのため、ノード１１４０、ノード１
１４１の電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノード１１
４０、ノード１１４１の電位に依存しない容量Ｃｏｓが含まれる。
【０２２６】
なお容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラ
ップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。
【０２２７】
一方、コンフィギュレーションデータが”１”、Ｈ電位、の場合、トランジスタ１１１１
、トランジスタ１１１３は強反転モードとなる。そのため、ノード１１４０、ノード１１
４１の電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形
成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、コンフ
ィギュレーションデータが”１”の場合、ノード１１４０、ノード１１４１の電位の上昇
に寄与する容量Ｃｇｓが、コンフィギュレーションデータが”０”の場合よりも大きくな
る。
【０２２８】
コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデータが
”０”の場合よりも、入力ノード１１４８または入力ノード１１５２の電位の変化に伴い
、ノード１１４０、ノード１１４１の電位をより高く上昇させることができる（ブーステ
ィング効果）。
【０２２９】
コンフィギュレーションデータが”１”の場合に、トランジスタ１１１０、トランジスタ
１１１２のしきい値電圧分、ノード１１４０、ノード１１４１の電位が降下していたとし
ても、ブースティング効果によりノード１１４０、ノード１１４１の電位を上昇させるこ
とができる。これにより、トランジスタ１１１１、トランジスタ１１１３の導通状態、オ
ン状態を確保することができる。
【０２３０】
コンフィギュレーションデータが”０”の場合には、トランジスタ１１１１、トランジス
タ１１１３の非導通状態、オフ状態を確保することができる。
【０２３１】
なおトランジスタ１１１０のチャネルが形成される領域が酸化物半導体を有する場合、ト
ランジスタ１１１０のオフ電流を極めて小さくすることができる。したがって、酸化物半
導体膜を使用すると、トランジスタ１１１０がオフのとき、トランジスタ１１１１のゲー
ト電位が低下することを防ぐことができる。また、トランジスタ１１１２のチャネルが形
成される領域が酸化物半導体膜を有する場合も、トランジスタ１１１２がオフのとき、ト
ランジスタ１１１３のゲート電位が低下することを防ぐことができる。
【０２３２】
図２３に示すように、トランジスタ１１１０とトランジスタ１１１１の間に容量素子１１
４２の一方の電極が電気的に接続されている構成や、トランジスタ１１１２とトランジス
タ１１１３の間に容量素子１１４３の一方の電極が電気的に接続されている構成では、ブ
ースティング効果が得られない可能性がある。そのため、容量素子１１４２や容量素子１
１４３は設けなくても構わない。
【０２３３】
＜半導体装置１１０１の動作＞
次に半導体装置１１０１の動作を説明する。図２０にタイミングチャートを示す。
【０２３４】
時刻Ｔ１００において半導体装置１１０１に電源が投入され、電源線１１１９の電位がＶ
ＤＤとなり、ノード１１４４、ノード１１４５がＶＤＤとなる。
【０２３５】
同時刻において、コンフィギュレーションが開始される。
【０２３６】
このとき、ノード１１４６はＧＮＤに固定されている。トランジスタ１１１０はオンし、
ノード１１４０は”Ｌ”、ロー電位となる。
【０２３７】
またトランジスタ１１１２はオンし、ノード１１４７の電位がノード１１４１へ伝播し、
ノード１１４１の電位は”Ｈ”、ハイ電位となる。そしてノード１１４１が”Ｈ”になっ
たとき（トランジスタ１１１２のしきい値電圧が（ＶＤＤ−”Ｈ”）であると仮定する。
）、トランジスタ１１１２はオフする。
【０２３８】
また、ノード１１４０は”Ｌ”のため、トランジスタ１１１１はオフである。一方、ノー
ド１１４１は”Ｈ”のため、トランジスタ１１１３はオンである。
【０２３９】
その結果、マルチプレクサ１１０９への入力ノード１１４８は出力ノード１１４９と非導
通状態である。入力ノード１１５２は出力（Ｏｕｔ）と導通状態となる。コンフィギュレ
ーション中では入力信号１１１７は”Ｌ”であるため、出力（Ｏｕｔ）は常に”Ｌ”が出
力される。
【０２４０】
時刻Ｔ２００において、コンフィギュレーションが終了する。
【０２４１】
時刻Ｔ２０１において、ノード１１４６及びノード１１４７は、電位固定から開放され、
コンフィギュレーションメモリの値に応じて電圧が印加される。
【０２４２】
図２０では、ノード１１４６に、”Ｈ”、ハイ電位、ノード１１４７に”Ｌ”、ロー電位
、が印加される場合について説明する。
【０２４３】
トランジスタ１１１０は既にオンしているため、ノード１１４６の電位がノード１１４０
へ伝播し、ノード１１４０の電位は”Ｌ”から上昇する。そして、ノード１１４０が”Ｈ
”になった時（トランジスタ１１１０のしきい値電圧が（ＶＤＤ−”Ｈ”）であると仮定
する）、トランジスタ１１１０はオフする。
【０２４４】
一方、トランジスタ１１１２はオンとなり、ノード１１４１の電位は”Ｌ”になり、トラ
ンジスタ１１１３はオフになる。
【０２４５】
結果、トランジスタ１１１１はオンし、トランジスタ１１１３はオフする状態となる。
【０２４６】
結果、入力ノード１１４８と出力ノード１１４９は導通状態となり、入力ノード１１５２
と出力ノード１１４９は非導通状態となる。すなわち、ＬＵＴ１１１５からの入力信号を
選択したことになる。
【０２４７】
同時刻においてユーザーが使用可能となる。
【０２４８】
ユーザー使用中の時刻Ｔ２０２において、入力ノード１１４８が”Ｈ”となる場合につい
て説明する。
【０２４９】
トランジスタ１１１１は、オンしているため、容量Ｃｇｓ（Ｃｇｓ＝Ｃｏｓ＋Ｃｏｘ）が
形成されている。
【０２５０】
そこへ、入力ノード１１４８へ”Ｈ”が入力されると、上記容量によって、浮遊状態のノ
ード１１４０の電位が上昇し、”Ｈ＋ΔＶ”となる。そのため、出力（Ｏｕｔ）の電位は
、トランジスタ１１１１のしきい値電圧分減少することなく、入力ノード１１４８の”Ｈ
”電位を保ったまま、伝播する（ブースティング効果）。
【０２５１】
一方、時刻Ｔ２０３において、入力ノード１１５２が”Ｈ”となる場合について説明する
。
【０２５２】
トランジスタ１１１３はオフしているため、容量Ｃｇｓ＝Ｃｏｓが形成されている。
【０２５３】
そこへ、入力ノード１１５２へ”Ｈ”が入力されると、上記容量によって、ノード１１４
１の電位が、わずかに上昇するが、当該容量はノード１１４１の電位が”Ｈ”であるとき
に比べて小さいため、電位の上昇幅は小さい。
【０２５４】
結果、トランジスタ１１１３がオンすることはないため、出力ノード１１４９は、出力信
号１１３２の電位と同電位となる。
【０２５５】
＜効果＞
ＭＵＸ１１０９はブースティング効果の他にも顕著な作用効果を有する。回路規模、消費
電力、遅延時間の点での作用効果を説明する。
【０２５６】
まず、回路規模の点での作用効果を説明する。ここではＭＵＸ１１０９を、論理回路を用
いて構成したＭＵＸ２００と比較する。
【０２５７】
論理回路を用いて構成したＭＵＸ２００を図２１に示す。ＭＵＸ２００はインバータ２０
１、ＡＮＤ回路２０２、ＡＮＤ回路２０３、ＯＲ回路２０４を有する。
【０２５８】
ＡＮＤ回路２０２には信号２０５及び信号２０８が入力される。
【０２５９】
ＡＮＤ回路２０３には信号２０６及びインバータ２０１から出力信号、すなわち信号２０
８が反転した信号が入力される。
【０２６０】
ＯＲ回路２０４にはＡＮＤ回路２０２の出力信号及びＡＮＤ回路２０３の出力信号が入力
され、信号２０７が出力される。
【０２６１】
ＣＭＯＳを用いたＡＮＤ回路２２０を図２２（Ａ）に示す。ＡＮＤ回路２２０はトランジ
スタ２２１、トランジスタ２２２、トランジスタ２２３、トランジスタ２２４、トランジ
スタ２２５、トランジスタ２２６を有する。ＡＮＤ回路２２０には信号２２７及び信号２
２８が入力され、ＡＮＤ回路２２０から信号２２９が出力される。
【０２６２】
ＣＭＯＳを用いたＯＲ回路２３０を図２２（Ｂ）に示す。ＯＲ回路２３０はトランジスタ
２３１、トランジスタ２３２、トランジスタ２３３、トランジスタ２３４、トランジスタ
２３５、トランジスタ２３６を有する。ＯＲ回路２３０には信号２３７及び信号２３８が
入力され、ＯＲ回路２３０から信号２３９が出力される。
【０２６３】
一方、ＭＵＸ１１０９はトランジスタ１１１０、トランジスタ１１１１、トランジスタ１
１１２、トランジスタ１１１３を有する。よって、ＭＵＸ１１０９が有するトランジスタ
の数は、ＭＵＸ２００が有するトランジスタの数よりも少ない。
【０２６４】
したがって、ＭＵＸ１１０９を有する半導体装置１１０１は回路規模を小さくできるとい
う効果を有する。
【０２６５】
次に、消費電力、遅延時間の点での作用効果を説明する。
【０２６６】
ＭＵＸ２００は、信号２０５及び信号２０６が入力され、信号２０７が出力される。
【０２６７】
ＡＮＤ回路２０２がＡＮＤ回路２２０のように構成され、信号２０５が信号２２７であり
、信号２０８が信号２２８であるとする。またＯＲ回路２０４がＯＲ回路２３０のように
構成され、ＡＮＤ回路２２０からの信号２２９が信号２３７であり、信号２０７が信号２
３９であるとする。
【０２６８】
信号２０５はＡＮＤ回路２２０に入力されると、トランジスタ２２１及びトランジスタ２
２２のゲートに入力される。１段目のゲートを使用する。
【０２６９】
次にトランジスタ２２１及びトランジスタ２２２の出力はトランジスタ２２５及びトラン
ジスタ２２６のゲートに入力される。２段目のゲートを使用する。
【０２７０】
次にトランジスタ２２５及びトランジスタ２２６は信号２２９を出力する。
【０２７１】
次に信号２２９はトランジスタ２３１及びトランジスタ２３４のゲートに入力される。３
段目のゲートを使用する。
【０２７２】
次にトランジスタ２３４の出力はトランジスタ２３５及びトランジスタ２３６のゲートに
入力される。４段目のゲートを使用する。
【０２７３】
半導体装置における消費電力は、動的消費電力と静的消費電力に分類される。動的消費電
力はトランジスタのゲート容量に蓄積される電荷量に依存し、静的消費電力は静的消費電
流と電源電圧の積で表される。
【０２７４】
よってゲート段数が増加すれば、動的消費電力は増えることになる。ゲート１段辺りの動
的消費電力をｐとした場合、ＭＵＸ２００の動的消費電力は４ｐとなる。
【０２７５】
また静的消費電力もゲート段数が増加すると増えていく。
【０２７６】
またゲート１段あたりの遅延時間をｔとした場合、ＭＵＸ２００の遅延時間は４ｔとなる
。
【０２７７】
一方、ＭＵＸ１１０９はＬＵＴ１１１５からの信号、信号１１１７はゲート段に入力され
ることはなく、信号１１３２が出力される。よって、ゲート段を使用することによる消費
電力は生じない。またゲート遅延も発生しないから、動作速度を向上させることができる
。
【０２７８】
＜ＰＬＥ９１１、ＰＬＤ９１０＞
次に、図２４に半導体装置１１０１を含むＰＬＥ９１１の構成をブロック図で一例として
示す。ＰＬＥ９１１は、少なくとも、ＬＵＴ１１１５、ＭＵＸ１１０９、ＦＦ（フリップ
フロップ）９１３及びＭＵＸ９１４を有する。
【０２７９】
図１８に示したようにＬＵＴ１１１５は少なくともＭＵＸ１１５０を有する。ＭＵＸ１１
５０には複数の信号１１１６が入力される。ＭＵＸ１１５０はメモリ１１５１に記憶され
たデータを選択し、ＭＵＸ１１０９に信号を出力する。
【０２８０】
ＭＵＸ１１０９には、ＬＵＴ１１１５からの信号が入力される。また信号１１１７も入力
される。さらに、ＭＵＸ１１０９の動作を制御するための情報を含んだコンフィギュレー
ションデータ９１８がメモリ１１１４から入力される。ＭＵＸ１１０９はコンフィギュレ
ーションデータ９１８にしたがってＬＵＴ１１１５からの信号又は信号１１１７を出力す
る。
【０２８１】
ＦＦ９１３には、ＭＵＸ１１０９からの出力信号が入力される。ＦＦ９１３は、入力され
た信号を保持する機能を有する。
【０２８２】
ＭＵＸ９１４には、ＭＵＸ９１４の動作を制御するための情報を含んだコンフィギュレー
ションデータ９１９が入力される。コンフィギュレーションデータ９１９はメモリ１１１
４から出力されてもよいし、別のメモリから出力されてもよい。
【０２８３】
ＭＵＸ９１４は、ＭＵＸ１１０９からの出力信号と、ＦＦ９１３からの出力信号のいずれ
かを、コンフィギュレーションデータ９１９に従って選択する機能を有する。ＭＵＸ９１
４は信号９１７を出力する。
【０２８４】
図２４に示すＰＬＥ９１１は、図１（Ｂ）に示すＰＬＥ１１と同様に、図１（Ａ）に示す
ＰＬＤ１０に用いることができる。
【０２８５】
（実施の形態３）
図２５に示す半導体装置１３０１はＰＬＥの一部として機能することができ、少なくとも
ＭＵＸ１３０９、ＬＵＴ１３１５、メモリ１３１４を有する。
【０２８６】
ＭＵＸ１３０９にはＬＵＴ１３１５から信号が入力される。
【０２８７】
ＬＵＴ１３１５は少なくともＭＵＸ１３５０を有する。メモリ１３５１は記憶素子を有し
、コンフィギュレーションデータが記憶されている。ＭＵＸ１３５０には複数の信号１３
１６が入力される。メモリ１３５１とＭＵＸ１３５０はバス配線で接続される。ＭＵＸ１
３５０はメモリ１３５１に記憶されたデータを選択して信号をＭＵＸ１３０９に出力する
。
【０２８８】
ＭＵＸ１３０９には、ＬＵＴ１３１５から信号が入力される。ＭＵＸ１３０９には、信号
１３１７が入力される。なお信号１３１７はＬＵＴ１３１５にも入力され、ＬＵＴ１３１
５からの信号が、ＭＵＸ１３０９に入力されてもよい。
【０２８９】
ＭＵＸ１３０９は、メモリ１３１４と電気的に接続される。
【０２９０】
メモリ１３１４は記憶素子を有し、コンフィギュレーションデータが記憶されている。メ
モリ１３１４及びメモリ１３５１は実施の形態２に示したものを用いることができる。
【０２９１】
ＭＵＸ１３０９はコンフィギュレーションデータにしたがってトランジスタ１３１１又は
トランジスタ１３１３を選択して、信号１３３２を出力する。
【０２９２】
ＭＵＸ１３０９は、少なくともトランジスタ１３１０、トランジスタ１３１１、トランジ
スタ１３１２、トランジスタ１３１３を有する。トランジスタ１３１０及びトランジスタ
１３１２はブースト用トランジスタとして機能することができる。トランジスタ１３１１
及びトランジスタ１３１３はパストランジスタとして機能することができる。
【０２９３】
トランジスタ１３１０のゲートは電源線１３１９に電気的に接続される。トランジスタ１
３１０のゲートにはＶＤＤが印加される。電源線１３１９に印加される電圧はトランジス
タ１３１０をオンさせることができる電圧であればよい。
【０２９４】
トランジスタ１３１０のソース及びドレインの一方はメモリ１３１４に電気的に接続され
る。
【０２９５】
トランジスタ１３１０のソース及びドレインの他方はトランジスタ１３１１のゲートに電
気的に接続される。
【０２９６】
トランジスタ１３１１のソース及びドレインの一方はＬＵＴ１３１５の出力に電気的に接
続される。
【０２９７】
トランジスタ１３１１のソース及びドレインの他方はＭＵＸ１３０９の出力に電気的に接
続される。
【０２９８】
トランジスタ１３１２のゲートは電源線１３１９に電気的に接続される。電源線１３１９
に印加される電圧はトランジスタ１３１２をオンさせることができればよい。なおトラン
ジスタ１３１２のゲートはトランジスタ１３１０のゲートに電気的に接続される。
【０２９９】
トランジスタ１３１２のソース及びドレインの一方はメモリ１３１４に電気的に接続され
る。
【０３００】
トランジスタ１３１２のソース及びドレインの他方はトランジスタ１３１３のゲートに電
気的に接続される。
【０３０１】
トランジスタ１３１３のソース及びドレインの一方には信号１３１７が入力される。
【０３０２】
トランジスタ１３１３のソース及びドレインの他方はＭＵＸ１３０９の出力に電気的に接
続される。なおトランジスタ１３１３のソース及びドレインの他方はトランジスタ１３１
１のソース及びドレインの他方に電気的に接続されている。
【０３０３】
なおＭＵＸ１３０９はＭＵＸ１１０９と類似の構成であるから、ＭＵＸ１３０９はＭＵＸ
１１０９が有する効果を有する。
【０３０４】
半導体装置１３０１が有するトランジスタは様々な材料を用いて作製することができる。
トランジスタのチャネルが形成される領域に酸化物半導体膜を用いた場合には、トランジ
スタのオフ電流が極めて小さいという効果を得ることができる。
【０３０５】
半導体装置１３０１は、半導体装置１１０１と同様に動作させることができる。
【０３０６】
（実施の形態４）
実施の形態２の半導体装置１１０１では、マルチプレクサ１１０９がトランジスタ１１１
０、トランジスタ１１１１、トランジスタ１１１２、トランジスタ１１１３で示す４つの
トランジスタを有する。しかし本発明の一態様ではそれに限定されず、トランジスタがマ
トリクス状に配置された構成でもよい（図２６参照）。
【０３０７】
半導体装置２４０１はプログラマブルロジックエレメントの一部として機能することがで
き、少なくともＭＵＸ２４９０、ＬＵＴ２４８２を有する。
【０３０８】
ＭＵＸ２４９０は、ＬＵＴ２４８２の出力に電気的に接続される。
【０３０９】
ＬＵＴ２４８２は少なくともＭＵＸ２４８４を有する。メモリ２４８３は記憶素子を有し
、コンフィギュレーションデータが記憶されている。ＭＵＸ２４８４には信号２４６０、
信号２４６１、信号２４６２、信号２４６３が入力される。メモリ２４８３とＭＵＸ２４
８４はバス配線で接続される。ＭＵＸ２４８４はデータを選択して信号をＭＵＸ２４９０
に出力する。ＭＵＸ２４９０には、さらに複数の信号が入力されてもよい。
【０３１０】
ＭＵＸ２４９０には、信号２５００、信号２５０１も入力される。なお信号２５００、信
号２５０１はＬＵＴ２４８２にも入力され、ＬＵＴ２４８２からの信号が、ＭＵＸ２４９
０に入力されてもよい。
【０３１１】
ＬＵＴ２４８２は実施の形態２及び実施の形態３に示したものを用いることができる。
【０３１２】
ＭＵＸ２４９０には、配線２４４０、配線２４４１、配線２４４２によって、メモリ２４
８１からコンフィギュレーションデータが入力される。メモリ２４８１にはコンフィギュ
レーションデータなどが記憶されている。なお配線２４４１と配線２４４２の間に複数の
配線を有し、ＭＵＸ２４９０にコンフィギュレーションデータを入力してもよい。
【０３１３】
メモリ２４８１は実施の形態２に示したものを用いることができる。
【０３１４】
ＭＵＸ２４９０はコンフィギュレーションデータにしたがってトランジスタ２４１３乃至
トランジスタ２４１５、トランジスタ２４１９乃至トランジスタ２４２１、トランジスタ
２４２５乃至トランジスタ２４２７、トランジスタ２４３１乃至トランジスタ２４３３を
選択して、信号２５０２を出力する。
【０３１５】
ＭＵＸ２４９０は、少なくともトランジスタ２４１０乃至トランジスタ２４３３を有する
。
【０３１６】
トランジスタ２４１０乃至トランジスタ２４１２、トランジスタ２４１６乃至トランジス
タ２４１８、トランジスタ２４２２乃至トランジスタ２４２４、トランジスタ２４２８乃
至トランジスタ２４３０はブースト用トランジスタとして機能することができる。なおト
ランジスタ２４１１とトランジスタ２４１２の間、トランジスタ２４１７とトランジスタ
２４１８の間、トランジスタ２４２３とトランジスタ２４２４の間、トランジスタ２４２
９とトランジスタ２４３０の間に、複数のトランジスタを有してもよい。当該複数のトラ
ンジスタのソース及びドレインの一方のそれぞれには、配線２４４１と配線２４４２の間
に設けられる配線から信号が入力される。当該複数のトランジスタのゲートは電源線２４
５０に電気的に接続される。
【０３１７】
トランジスタ２４１３乃至トランジスタ２４１５、トランジスタ２４１９乃至トランジス
タ２４２１、トランジスタ２４２５乃至トランジスタ２４２７、トランジスタ２４３１乃
至トランジスタ２４３３はパストランジスタとして機能することができる。一つの入力信
号に対して、複数のパストランジスタが直列に電気的に接続されている。例えば信号２５
００に対して、トランジスタ２４２５乃至トランジスタ２４２７が直列に電気的に接続さ
れている。なおトランジスタ２４１４とトランジスタ２４１５の間、トランジスタ２４２
０とトランジスタ２４２１の間、トランジスタ２４２６とトランジスタ２４２７の間、ト
ランジスタ２４３２とトランジスタ２４３３の間に、複数のトランジスタを有してもよい
。
【０３１８】
トランジスタ２４１０乃至トランジスタ２４１２、トランジスタ２４１６乃至トランジス
タ２４１８、トランジスタ２４２２乃至トランジスタ２４２４、トランジスタ２４２８乃
至トランジスタ２４３０のゲートは電源線２４５０に電気的に接続され、ＶＤＤが印加さ
れる。電源線２４５０に印加される電圧は、トランジスタ２４１０乃至トランジスタ２４
１２、トランジスタ２４１６乃至トランジスタ２４１８、トランジスタ２４２２乃至トラ
ンジスタ２４２４、トランジスタ２４２８乃至トランジスタ２４３０をオンにすることが
できる程度の高さであればよい。
【０３１９】
ＭＵＸ２４９０では、１つのパストランジスタ（例えばトランジスタ２４１３）に対して
１つのブースト用トランジスタ（例えばトランジスタ２４１０）が存在する。ＭＵＸ２４
９０は、ＭＵＸ１１０９と同様に、ブースティング効果を奏する。よって、トランジスタ
２４１３を通過した信号はトランジスタ２４１３のしきい値により減衰することはない。
例えばトランジスタ２４１３のソース及びドレインに入力された信号は、トランジスタ２
４１３乃至トランジスタ２４１５を通過し、減衰することなく信号２５０２として出力さ
れる。
【０３２０】
その他、ＭＵＸ２４９０はＭＵＸ１１０９が有する効果を奏する。
【０３２１】
〈実施の形態５〉
図３３に、本発明の一態様にかかる半導体装置の断面構造を一例として示す。なお、破線
Ａ１−Ａ２で示す領域では、トランジスタ５５０及びトランジスタ５５１のチャネル長方
向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ５５０及び
トランジスタ５５１のチャネル幅方向における構造を示している。ただし、本発明の一態
様では、トランジスタ５５０のチャネル長方向とトランジスタ５５１のチャネル長方向と
が、必ずしも一致していなくともよい。
【０３２２】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領
域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネ
ル長方向に対して垂直の方向を意味する。
【０３２３】
また、図３３では、酸化物半導体膜にチャネル形成領域を有するトランジスタ５５１が、
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ５５０上に形成されてい
る場合を例示している。
【０３２４】
トランジスタ５５０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ５５０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ５５１はトランジスタ５５０上に
積層されていなくとも良く、トランジスタ５５１とトランジスタ５５０とは、同一の層に
形成されていても良い。
【０３２５】
シリコンの薄膜を用いてトランジスタ５５０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。
【０３２６】
トランジスタ５５０が形成される基板５００は、例えば、シリコン基板、ゲルマニウム基
板、シリコンゲルマニウム基板等を用いることができる。図３３では、単結晶シリコン基
板を基板５００として用いる場合を例示している。
【０３２７】
また、トランジスタ５５０は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ
）等を用いることができる。図３３では、トレンチ分離法を用いてトランジスタ５５０を
電気的に分離する場合を例示している。具体的に、図３３では、エッチング等により基板
５００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶
縁物をエッチング等により部分的に除去することで形成される素子分離領域５０１により
、トランジスタ５５０を素子分離させる場合を例示している。
【０３２８】
また、トレンチ以外の領域に存在する基板５００の凸部には、トランジスタ５５０の不純
物領域５０２及び不純物領域５０３と、不純物領域５０２及び不純物領域５０３に挟まれ
たチャネル形成領域５０４とが設けられている。さらに、トランジスタ５５０は、チャネ
ル形成領域５０４を覆う絶縁膜５０５と、絶縁膜５０５を間に挟んでチャネル形成領域５
０４と重なるゲート電極５０６とを有する。
【０３２９】
トランジスタ５５０では、チャネル形成領域５０４における凸部の側部及び上部と、ゲー
ト電極５０６とが絶縁膜５０５を間に挟んで重なることで、チャネル形成領域５０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ５５０の
基板上における専有面積を小さく抑えつつ、トランジスタ５５０におけるキャリアの移動
量を増加させることができる。その結果、トランジスタ５５０は、オン電流が大きくなる
と共に、電界効果移動度が高められる。特に、チャネル形成領域５０４における凸部のチ
ャネル幅方向における幅（サラウンデッドチャネル幅）をＷ、チャネル形成領域５０４に
おける凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト
比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ５５０のオン電
流をより大きくすることができ、電界効果移動度もより高められる。
【０３３０】
なお、バルクの半導体基板を用いたトランジスタ５５０の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。
【０３３１】
トランジスタ５５０上には、絶縁膜５１１が設けられている。絶縁膜５１１には開口部が
形成されている。そして、上記開口部には、不純物領域５０２、不純物領域５０３にそれ
ぞれ電気的に接続されている導電膜５１２、導電膜５１３と、ゲート電極５０６に電気的
に接続されている導電膜５１４とが、形成されている。
【０３３２】
そして、導電膜５１２は、絶縁膜５１１上に形成された導電膜５１６に電気的に接続され
ており、導電膜５１３は、絶縁膜５１１上に形成された導電膜５１７に電気的に接続され
ており、導電膜５１４は、絶縁膜５１１上に形成された導電膜５１８に電気的に接続され
ている。
【０３３３】
導電膜５１６乃至導電膜５１８上には、絶縁膜５２０が設けられている。そして、絶縁膜
５２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜５２１が設
けられている。絶縁膜５２１は、密度が高くて緻密である程、また未結合手が少なく化学
的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜５２１として、例えば、酸化アルミニウム、酸化窒化アルミニ
ウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸
化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜５２１として、例えば、窒化シリコン、窒化酸化シリコン等を
用いることができる。
【０３３４】
絶縁膜５２１上には絶縁膜５２２が設けられており、絶縁膜５２２上には、トランジスタ
５５１が設けられている。
【０３３５】
トランジスタ５５１は、絶縁膜５２２上に、酸化物半導体を含む半導体膜５３０と、半導
体膜５３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜
５３２及び導電膜５３３と、半導体膜５３０を覆っているゲート絶縁膜５３１と、ゲート
絶縁膜５３１を間に挟んで半導体膜５３０と重なるゲート電極５３４と、を有する。なお
、絶縁膜５２０乃至絶縁膜５２２には開口部が設けられており、導電膜５３３は、上記開
口部において導電膜５１８に接続されている。
【０３３６】
なお、図３３において、トランジスタ５５１は、ゲート電極５３４を半導体膜５３０の片
側において少なくとも有していれば良いが、絶縁膜５２２を間に挟んで半導体膜５３０と
重なるゲート電極を、さらに有していても良い。
【０３３７】
トランジスタ５５１が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。
【０３３８】
また、図３３では、トランジスタ５５１が、一のゲート電極５３４に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ５５１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
【０３３９】
また、図３３に示すように、トランジスタ５５１は、半導体膜５３０が、絶縁膜５２２上
において順に積層された酸化物半導体膜５３０ａ乃至酸化物半導体膜５３０ｃを有する場
合を例示している。ただし、本発明の一態様では、トランジスタ５５１が有する半導体膜
５３０が、単膜の金属酸化物膜で構成されていても良い。
【実施例】
【０３４０】
本発明の一態様であるＰＬＤが有するプログラマブルロジックエレメントのマルチプレク
サが有する優位性について、比較例を含めて回路計算で検証した結果を説明する。
【０３４１】
回路計算には、ＳＩＬＶＡＣＯ社のアナログ回路シミュレータ「ＳｍａｒｔＳｐｉｃｅ」
を用い、異なる回路構成を有するマルチプレクサの入力に対する出力の遅延時間、消費電
力の比較及び評価を行った。
【０３４２】
図２７に検証に用いたデバイス６００を示す。
【０３４３】
デバイス６００はＭＵＸ６３０、バッファ６１７を有する。
【０３４４】
ＭＵＸ６３０はトランジスタ６０１乃至トランジスタ６１２、インバータ６１５、インバ
ータ６１６を有する。
【０３４５】
トランジスタ６０１、トランジスタ６０３、トランジスタ６０５、トランジスタ６０７、
トランジスタ６０９、トランジスタ６１１は、半導体膜に酸化物半導体膜を有するトラン
ジスタ（以下、ＯＳトランジスタともいう）であることを明示するために、ＯＳの符号を
合わせて付している。
【０３４６】
なお、他のトランジスタ、すなわちトランジスタ６０２、トランジスタ６０４、トランジ
スタ６０６、トランジスタ６０８、トランジスタ６１０、トランジスタ６１２は、半導体
膜にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）である。
【０３４７】
トランジスタ６０１のゲート、トランジスタ６０３のゲート、トランジスタ６０５のゲー
ト、トランジスタ６０７のゲート、トランジスタ６０９のゲート、トランジスタ６１１の
ゲートには電源電圧ＶＤＤが印加される。
【０３４８】
トランジスタ６０１のソース及びドレインの一方には信号６２０が入力される。トランジ
スタ６０１のソース及びドレインの他方はトランジスタ６０２のゲートに電気的に接続さ
れる。
【０３４９】
トランジスタ６０２のソース及びドレインの一方はバッファ６１７の出力に電気的に接続
される。トランジスタ６０２のソース及びドレインの他方はトランジスタ６０６のソース
及びドレインの一方に電気的に接続される。
【０３５０】
トランジスタ６０３のソース及びドレインの一方はインバータ６１５の出力に電気的に接
続される。インバータ６１５には信号６２０が入力される。またトランジスタ６０３のソ
ース及びドレインの他方はトランジスタ６０４のゲートに電気的に接続される。
【０３５１】
トランジスタ６０４のソース及びドレインの一方には信号６２３が入力される。トランジ
スタ６０４のソース及びドレインの他方はトランジスタ６０６のソース及びドレインの一
方に電気的に接続される。
【０３５２】
トランジスタ６０５のソース及びドレインの一方には信号６２１が入力される。トランジ
スタ６０５のソース及びドレインの他方はトランジスタ６０６のゲートに電気的に接続さ
れる。
【０３５３】
トランジスタ６０６のソース及びドレインの一方には信号６２２又は信号６２３が入力さ
れる。トランジスタ６０６のソース及びドレインの他方から出力される信号は、ＭＵＸ６
３０の出力信号となる。
【０３５４】
トランジスタ６０７のソース及びドレインの一方には信号６２０が入力される。トランジ
スタ６０７のソース及びドレインの他方はトランジスタ６０８のゲートに電気的に接続さ
れる。
【０３５５】
トランジスタ６０８のソース及びドレインの一方には信号６２４が入力される。トランジ
スタ６０８のソース及びドレインの他方はトランジスタ６１２のソース及びドレインの一
方に電気的に接続される。
【０３５６】
トランジスタ６０９のソース及びドレインの一方はインバータ６１５の出力に電気的に接
続される。またトランジスタ６０９のソース及びドレインの他方はトランジスタ６１０の
ゲートに電気的に接続される。
【０３５７】
トランジスタ６１０のソース及びドレインの一方には信号６２５が入力される。トランジ
スタ６１０のソース及びドレインの他方はトランジスタ６１２のソース及びドレインの一
方に電気的に接続される。
【０３５８】
トランジスタ６１１のソース及びドレインの一方はインバータ６１６の出力に電気的に接
続される。インバータ６１６には信号６２１が入力される。またトランジスタ６１１のソ
ース及びドレインの他方はトランジスタ６１２のゲートに電気的に接続される。
【０３５９】
トランジスタ６１２のソース及びドレインの一方には信号６２４又は信号６２５が入力さ
れる。トランジスタ６１２のソース及びドレインの他方から出力される信号は、ＭＵＸ６
３０の出力信号となる。
【０３６０】
なおトランジスタ６０１、トランジスタ６０３、トランジスタ６０５、トランジスタ６０
７、トランジスタ６０９、トランジスタ６１１はブースト用トランジスタとして機能する
ことができる。
【０３６１】
トランジスタ６０２、トランジスタ６０４、トランジスタ６０６、トランジスタ６０８、
トランジスタ６１０、トランジスタ６１２はパストランジスタとして機能することができ
る。
【０３６２】
また、図２７に示すデバイス６００での計算に用いたパラメータは次の通りである。
【０３６３】
入力電圧条件は、Ｈレベルの電位を２．５Ｖとし、Ｌレベルの電位を０Ｖとした。
【０３６４】
トランジスタのサイズは、Ｓｉトランジスタは、チャネル長Ｌを０．５μｍとし、チャネ
ル幅ＷをＮ型の場合は、４．０μｍ、Ｐ型の場合は、８．０μｍとした。
【０３６５】
また、ＯＳトランジスタは、チャネル長Ｌを１．０μｍとし、チャネル幅を４．０μｍと
した。
【０３６６】
なお、Ｓｉトランジスタ及びＯＳトランジスタにおける特性パラメータは、実デバイスか
ら抽出した値を用いた。
【０３６７】
図２８に信号６２２の波形を示す。初期値の電圧として、０Ｖを入力後、時刻７μｓにお
いて、周波数１ＭＨｚ、デューティー比１：１の矩形波を生成した。
【０３６８】
一方、信号６２０及び信号６２１には、時刻０μｓより、Ｈレベルの電位を印加した。
【０３６９】
また、信号６２３、信号６２４、信号６２５には、時刻０μｓより、Ｌレベルの電位を印
加した。
【０３７０】
トランジスタ６０１はオンしているから、信号６２０はトランジスタ６０２のゲートに入
力され、トランジスタ６０２はオンする。トランジスタ６０２のソース及びドレインの一
方には信号６２２がバッファ６１７を介して入力されているから、トランジスタ６０２の
ソース及びドレインの他方は信号６２２を出力する。
【０３７１】
トランジスタ６０５はオンしているから、信号６２１はトランジスタ６０６のゲートに入
力され、トランジスタ６０６はオンする。トランジスタ６０６のソース及びドレインの一
方には信号６２２が入力されているから、トランジスタ６０６のソース及びドレインの他
方は信号６２２を出力する。
【０３７２】
トランジスタ６０３はオンしているから、信号６２０の反転信号はトランジスタ６０４の
ゲートに入力され、トランジスタ６０４はオフする。トランジスタ６０４のソース及びド
レインの一方には信号６２３（Ｌ信号）が入力されているが、トランジスタ６０４はオフ
しているので、Ｌ信号は出力されない。
【０３７３】
トランジスタ６０７はオンしているから、信号６２０はトランジスタ６０８のゲートに入
力され、トランジスタ６０８はオンする。トランジスタ６０８のソース及びドレインの一
方には信号６２４（Ｌ信号）が入力されているから、トランジスタ６０８のソース及びド
レインの他方はＬ信号を出力する。
【０３７４】
トランジスタ６１１はオンしているから、信号６２１の反転信号はトランジスタ６１２の
ゲートに入力され、トランジスタ６１２はオフする。トランジスタ６１２のソース及びド
レインの一方には信号６２４（Ｌ信号）が入力されているが、トランジスタ６１２はオフ
しているので、Ｌ信号は出力されない。
【０３７５】
トランジスタ６０９はオンしているから、信号６２０の反転信号はトランジスタ６１０の
ゲートに入力され、トランジスタ６１０はオフする。トランジスタ６１０のソース及びド
レインの一方には信号６２５（Ｌ信号）が入力されているが、トランジスタ６１０はオフ
しているので、Ｌ信号は出力されない。
【０３７６】
以上のとおり、ＭＵＸ６３０は信号６２２を選択して出力する。
【０３７７】
また比較のため、論理回路を用いてＭＵＸ７３０を構成した。ＭＵＸ７３０を有するデバ
イス７００を図２９に示す。またデバイス７００はバッファ７１７を有する。
【０３７８】
ＭＵＸ７３０はインバータ７１５、インバータ７１６、ＡＮＤ回路７０１、ＡＮＤ回路７
０３、ＡＮＤ回路７０４、ＡＮＤ回路７０５、ＡＮＤ回路７０７、ＡＮＤ回路７０９、Ｏ
Ｒ回路７０２、ＯＲ回路７０６、ＯＲ回路７０８を有する。トランジスタは全てＳｉトラ
ンジスタとした。
【０３７９】
ＡＮＤ回路７０１には信号７２０が入力される。またＡＮＤ回路７０１には信号７２２が
バッファ７１７を介して入力される。ＡＮＤ回路７０１はＯＲ回路７０２に信号を出力す
る。
【０３８０】
ＡＮＤ回路７０４には信号７２０の反転信号及び信号７２３が入力される。ＡＮＤ回路７
０４はＯＲ回路７０２に信号を出力する。
【０３８１】
ＡＮＤ回路７０５には信号７２０及び信号７２４が入力される。ＡＮＤ回路７０５はＯＲ
回路７０６に信号を出力する。
【０３８２】
ＡＮＤ回路７０７には信号７２０の反転信号及び信号７２５が入力される。ＡＮＤ回路７
０７はＯＲ回路７０６に信号を出力する。
【０３８３】
ＡＮＤ回路７０３には信号７２１が入力される。またＡＮＤ回路７０３にはＯＲ回路７０
２の出力が入力される。ＡＮＤ回路７０３はＯＲ回路７０８に信号を出力する。
【０３８４】
ＡＮＤ回路７０９には信号７２１の反転信号が入力される。またＡＮＤ回路７０９にはＯ
Ｒ回路７０６の出力が入力される。ＡＮＤ回路７０９はＯＲ回路７０８に信号を出力する
。
【０３８５】
ＯＲ回路７０８の出力信号はＭＵＸ７３０の出力信号となる。
【０３８６】
また図２９に示すデバイス７００での計算に用いたパラメータは次の通りである。
【０３８７】
入力電圧条件は、Ｈレベルの電位を２．５Ｖとし、Ｌレベルの電位を０Ｖとした。
【０３８８】
Ｓｉトランジスタのサイズは、チャネル長Ｌを０．５μｍとし、チャネル幅ＷをＮ型の場
合は、４．０μｍ、Ｐ型の場合は、８．０μｍとした。
【０３８９】
なお、Ｓｉトランジスタにおける特性パラメータは、実デバイスから抽出した値を用いた
。
【０３９０】
図２８に信号７２２の波形を示す。
【０３９１】
初期値の電圧として０Ｖを入力後、時刻７μｓにおいて、周波数１ＭＨｚ、デューティー
比１：１の矩形波を生成した。
【０３９２】
一方、信号７２０、７２１には、時刻０μｓより、Ｈレベルの電位を印加した。
【０３９３】
また、信号７２３、７２４、７２５には、時刻０μｓより、Ｌレベルの電位を印加した。
【０３９４】
ＡＮＤ回路７０１には信号７２０（Ｈ信号）が入力される。また信号７２２がバッファ７
１７を介して入力される。ＡＮＤ回路７０１はＯＲ回路７０２に信号７２２がＨ電圧のと
きはＨ電圧を出力し、Ｌ電圧のときはＬ電圧を出力する。
【０３９５】
ＡＮＤ回路７０４には信号７２０の反転信号及び信号７２３（Ｌ信号）が入力される。Ａ
ＮＤ回路７０４はＯＲ回路７０２にＬ信号を出力する。
【０３９６】
ＯＲ回路７０２はＡＮＤ回路７０１からの出力がＨ電圧のときはＨ電圧を出力し、Ｌ電圧
のときはＬ電圧を出力する。
【０３９７】
ＡＮＤ回路７０５には信号７２０（Ｈ信号）及び信号７２４（Ｌ信号）が入力される。Ａ
ＮＤ回路７０５はＯＲ回路７０６にＬ信号を出力する。
【０３９８】
ＡＮＤ回路７０７には信号７２０の反転信号及び信号７２５（Ｌ信号）が入力される。Ａ
ＮＤ回路７０７はＯＲ回路７０６にＬ信号を出力する。
【０３９９】
ＯＲ回路７０６はＬ信号を出力する。
【０４００】
ＡＮＤ回路７０３には信号７２１（Ｈ信号）が入力される。またＡＮＤ回路７０３にはＯ
Ｒ回路７０２の出力が入力される。ＡＮＤ回路７０３はＯＲ回路７０２の出力がＨ電圧の
ときはＨ電圧を出力し、Ｌ電圧のときはＬ電圧を出力する。
【０４０１】
ＡＮＤ回路７０９には信号７２１の反転信号が入力される。またＡＮＤ回路７０９にはＯ
Ｒ回路７０６の出力（Ｌ信号）が入力される。ＡＮＤ回路７０９はＬ信号を出力する。
【０４０２】
ＯＲ回路７０８はＡＮＤ回路７０３からの出力がＨ電圧のときはＨ電圧を出力し、Ｌ電圧
のときはＬ電圧を出力する。
【０４０３】
したがって、信号７２２がＨ電圧のときは、ＭＵＸ７３０はＨ電圧を出力し、Ｌ電圧のと
きは、Ｌ電圧を出力する。以上のとおり、ＭＵＸ７３０は信号７２２を選択して出力する
。
【０４０４】
図３０にデバイス６００及びデバイス７００の出力信号の波形（電圧（Ｖ）と時間（μｓ
）の関係）を示す。図３０において、デバイス６００の出力信号は太線で示し、デバイス
７００の出力信号は細線で示している。またデバイス６００のノード６４０での信号を□
で示している。ノード６４０はバッファ６１７の出力部分に該当する。
【０４０５】
デバイス６００及びデバイス７００への入力信号はともにＨ電圧、Ｌ電圧を繰り返すもの
とし、発振周波数は１ＭＨｚとしている。図３０は入力信号がＬ電圧からＨ電圧へ立ち上
がるときの、出力信号の波形を示している。
【０４０６】
デバイス６００の出力信号とデバイス７００の出力信号を比べると、デバイス７００の出
力信号はデバイス６００の出力信号よりも遅延している。これは実施の形態２で説明した
ようにゲート遅延に起因する。
【０４０７】
デバイス７００では、信号が、出力されるまでに、多くのゲートに入力されているからゲ
ート遅延が発生している。一方、デバイス６００では、信号６２２はバッファ６１７の他
に、ゲートに入力されることはないから、ゲート遅延は発生しない。このためデバイス７
００の出力信号はデバイス６００の出力信号よりも遅延する。
【０４０８】
また図３０をみると、デバイス６００の出力信号の電圧（Ｈ電圧）は、ノード６４０での
出力信号の電圧（Ｈ電圧）と同じである。これは実施の形態２で説明したようにブーステ
ィング効果により、入力信号の電圧がパストランジスタの閾値電圧分減少することがなく
、出力されていることを示している。
【０４０９】
図３１にデバイス６００及びデバイス７００の消費電流（ｍＡ）と時間（μｓ）の関係を
示す。デバイス６００の消費電流と時間の関係は太線で示し、デバイス７００の消費電流
と時間の関係は細線で示している。
【０４１０】
デバイス６００及びデバイス７００への入力信号はともにＨ電圧、Ｌ電圧を繰り返してお
り、発振周波数は１ＭＨｚとしている。デバイス６００及びデバイス７００の消費電流は
入力信号の変化に伴って変化しているから、この消費電流は動的消費電力とみなすことが
できる。
【０４１１】
図３１中で、破線で囲んだ部分の拡大図を図３２に示す。図３１、図３２をみると、デバ
イス６００の消費電流は０．２ｍＡ未満であるが、デバイス７００の消費電流は０．６ｍ
Ａ程度まで増加している。
【０４１２】
実施の形態２で説明したように、ゲート段数が増加すれば、動的消費電力は増加する。デ
バイス７００では、信号が、出力されるまでに、多くのゲートに入力されている。よって
、消費電流が増加し、動的消費電力が増加する。一方、デバイス６００では、信号６２２
はバッファ６１７の他に、ゲートに入力されることはないから、消費電流が増加すること
はない。このためデバイス６００の消費電流はデバイス７００の消費電流よりも少ない。
【０４１３】
以上のとおり、デバイス６００は論理回路で構成したデバイス７００よりも動作速度が良
好であり、低消費電力で動作できる。またブースティング効果により入力信号の電圧が減
少することがなく、出力されている。
【０４１４】
また実施の形態２で説明したように、デバイス６００を構成するトランジスタの数はデバ
イス７００を構成するトランジスタの数よりも小さい。よって、デバイス６００は回路規
模を小さくできる。
【符号の説明】
【０４１５】
１０    ＰＬＤ
１１    ＰＬＥ
１２    ＬＵＴ
１３    ＦＦ
１４    ＭＵＸ
１５    ＣＭ
１６    端子
１７    端子
１８    コンフィギュレーションデータ
１８ａ    ＣＭ
１９    コンフィギュレーションデータ
２０    スイッチ
２０ａ    スイッチ
２０ｂ    スイッチ
２０ｃ    スイッチ
２０ｄ    スイッチ
２０ｅ    スイッチ
２０ｆ    スイッチ
２１    トランジスタ
２２    トランジスタ
２３    配線
２４    配線
２４ａ    配線
２４ｂ    配線
２５    配線
２５ａ    配線
２５ｂ    配線
２５ｃ    配線
２５ｄ    配線
２６    配線
２６ａ    配線
２７    インバータ
２７ａ    インバータ
２７ｂ    インバータ
３０ａ    ＡＯゲート
３０ｂ    ＡＯゲート
３０ｃ    ＡＯゲート
３１    ＡＮＤ回路
３２    ＡＮＤ回路
３３    ＯＲ回路
４０    ＭＵＸ
５０    ＡＯゲート
５０ａ    ＡＯゲート
５０ｂ    ＡＯゲート
５０ｃ    ＡＯゲート
５０ｄ    ＡＯゲート
５０ｅ    ＡＯゲート
５０ｆ    ＡＯゲート
５０ｇ    ＡＯゲート
５０ｈ    ＡＯゲート
５０ｉ    ＡＯゲート
５０ｊ    ＡＯゲート
５０ｋ    ＡＯゲート
５０ｌ    ＡＯゲート
５０ｍ    ＡＯゲート
５０ｎ    ＡＯゲート
５０ｏ    ＡＯゲート
５１    ＡＮＤ回路
５２    ＡＮＤ回路
５３    ＯＲ回路
５４    配線
５５    配線
５６    配線
５７    インバータ
５７ａ    インバータ
５７ｄ    インバータ
６０    配線
６１    配線
６２    配線
６３    配線
６４    配線
６５    配線
６７    配線
７０ａ    トランジスタ
７０ｂ    トランジスタ
７０ｃ    トランジスタ
７１ａ    トランジスタ
７１ｂ    トランジスタ
７１ｃ    トランジスタ
７２ａ    トランジスタ
７２ｂ    トランジスタ
７２ｃ    トランジスタ
７２ｄ    トランジスタ
７２ｅ    トランジスタ
７３ａ    トランジスタ
７３ｂ    トランジスタ
７３ｃ    トランジスタ
７３ｄ    トランジスタ
７３ｅ    トランジスタ
７４    インバータ
７５ａ    トランジスタ
７５ｂ    トランジスタ
７５ｃ    トランジスタ
７５ｄ    トランジスタ
７５ｅ    トランジスタ
７６ａ    トランジスタ
７６ｂ    トランジスタ
７６ｃ    トランジスタ
７６ｄ    トランジスタ
７６ｅ    トランジスタ
７７    インバータ
８０    ＭＵＸ
８１    ＣＭ
８２    端子
９０    ゲート
９１    ＮＡＮＤ回路
９２    ＮＡＮＤ回路
９３    ＮＡＮＤ回路
１２１    配線群
１２２    スイッチ
１２３    配線リソース
１２４    出力端子
１２５    配線
１２６    配線
１２７    トランジスタ
１２８    トランジスタ
１２９    トランジスタ
１３０    トランジスタ
１３１    トランジスタ
１３２    トランジスタ
１４０    Ｉ／Ｏエレメント
１４１    ＰＬＬ
１４２    ＲＡＭ
１４３    乗算器
２００      ＭＵＸ
２０１      インバータ
２０２      ＡＮＤ回路
２０３      ＡＮＤ回路
２０４      ＯＲ回路
２０５      信号
２０６      信号
２０７      信号
２０８      信号
２２０      ＡＮＤ回路
２２１      トランジスタ
２２２      トランジスタ
２２３      トランジスタ
２２４      トランジスタ
２２５      トランジスタ
２２６      トランジスタ
２２７      信号
２２８      信号
２２９      信号
２３０      ＯＲ回路
２３１      トランジスタ
２３２      トランジスタ
２３３      トランジスタ
２３４      トランジスタ
２３５      トランジスタ
２３６      トランジスタ
２３７      信号
２３８      信号
２３９      信号
３５０    インターポーザ
３５１    チップ
３５２    端子
３５３    モールド樹脂
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    不純物領域
４０３    不純物領域
４０４    ゲート電極
４０５    ゲート絶縁膜
４０９    絶縁膜
４１０    配線
４１１    配線
４１２    配線
４１５    配線
４１６    配線
４１７    配線
４２０    絶縁膜
４２１    配線
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４４０    絶縁膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
５００    基板
５０１    素子分離領域
５０２    不純物領域
５０３    不純物領域
５０４    チャネル形成領域
５０５    絶縁膜
５０６    ゲート電極
５１１    絶縁膜
５１２    導電膜
５１３    導電膜
５１４    導電膜
５１６    導電膜
５１７    導電膜
５１８    導電膜
５２０    絶縁膜
５２１    絶縁膜
５２２    絶縁膜
５３０    半導体膜
５３０ａ    酸化物半導体膜
５３０ｃ    酸化物半導体膜
５３１    ゲート絶縁膜
５３２    導電膜
５３３    導電膜
５３４    ゲート電極
５５０    トランジスタ
５５１    トランジスタ
６００      デバイス
６０１      トランジスタ
６０２      トランジスタ
６０３      トランジスタ
６０４      トランジスタ
６０５      トランジスタ
６０６      トランジスタ
６０７      トランジスタ
６０８      トランジスタ
６０９      トランジスタ
６１０      トランジスタ
６１１      トランジスタ
６１２      トランジスタ
６１５      インバータ
６１６      インバータ
６１７      バッファ
６２０      信号
６２１      信号
６２２      信号
６２３      信号
６２４      信号
６２５      信号
６３０      マルチプレクサ
６４０      ノード
７００      デバイス
７０１      ＡＮＤ回路
７０２      ＯＲ回路
７０３      ＡＮＤ回路
７０４      ＡＮＤ回路
７０５      ＡＮＤ回路
７０６      ＯＲ回路
７０７      ＡＮＤ回路
７０８      ＯＲ回路
７０９      ＡＮＤ回路
７１５      インバータ
７１６      インバータ
７１７      バッファ
７２０      信号
７２１      信号
７２２      信号
７２３      信号
７２４      信号
７２５      信号
７３０      マルチプレクサ
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
８２０    絶縁膜
８３０    半導体膜
８３０ａ    酸化物半導体膜
８３０ｂ    酸化物半導体膜
８３０ｃ    酸化物半導体膜
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    ゲート電極
９１０        ＰＬＤ
９１１        ＰＬＥ
９１３        ＦＦ
９１４        ＭＵＸ
９１７        信号
９１８        コンフィギュレーションデータ
９１９        コンフィギュレーションデータ
１１０１      半導体装置
１１０９      ＭＵＸ
１１１０      トランジスタ
１１１０Ａ  トランジスタ
１１１１      トランジスタ
１１１２      トランジスタ
１１１３      トランジスタ
１１１４      メモリ
１１１５      ＬＵＴ
１１１６      複数の信号
１１１７      信号
１１１９      電源線
１１２２      インバータ
１１３２      信号
１１４０      ノード
１１４１      ノード
１１４２      容量素子
１１４３      容量素子
１１４４      ノード
１１４５      ノード
１１４６      ノード
１１４７      ノード
１１４８      入力ノード
１１４９      出力ノード
１１５０      ＭＵＸ
１１５１      メモリ
１１５２      入力ノード
１３０１      半導体装置
１３０９      ＭＵＸ
１３１０      トランジスタ
１３１１      トランジスタ
１３１２      トランジスタ
１３１３      トランジスタ
１３１４      メモリ
１３１５      ＬＵＴ
１３１６      複数の信号
１３１７      信号
１３１９      電源線
１３３２      信号
１３５０      ＭＵＸ
１３５１      メモリ
２４０１      半導体装置
２４１０      トランジスタ
２４１１      トランジスタ
２４１２      トランジスタ
２４１３      トランジスタ
２４１４      トランジスタ
２４１５      トランジスタ
２４１６      トランジスタ
２４１７      トランジスタ
２４１８      トランジスタ
２４１９      トランジスタ
２４２０      トランジスタ
２４２１      トランジスタ
２４２２      トランジスタ
２４２３      トランジスタ
２４２４      トランジスタ
２４２５      トランジスタ
２４２６      トランジスタ
２４２７      トランジスタ
２４２８      トランジスタ
２４２９      トランジスタ
２４３０      トランジスタ
２４３１      トランジスタ
２４３２      トランジスタ
２４３３      トランジスタ
２４４０      配線
２４４１      配線
２４４２      配線
２４５０      電源線
２４６０      信号
２４６１      信号
２４６２      信号
２４６３      信号
２４８１      メモリ
２４８２      ＬＵＴ
２４８３      メモリ
２４８４      ＭＵＸ
２４９０      ＭＵＸ
２５００      信号
２５０１      信号
２５０２      信号
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
Ｍ１        トランジスタ
Ｍ２        トランジスタ
Ｍ３        トランジスタ
Ｍ４        トランジスタ
Ｍ５        トランジスタ
Ｃ１        容量素子
Ｓｉｇ１＿０    信号
Ｓｉｇ１＿１    信号
Ｓｉｇ２＿０    信号
Ｓｉｇ２＿１    信号
Ｓｉｇ３    信号
Ｓｉｇ４    信号
Ｓｉｇ５    信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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