(57)【要約】【課題】半導体装置の信頼性または性能を向上する。【解決手段】半導体装置の製造方法は、Ｐ型不純物を第１ドーズ量でイオン注入して、高耐圧Ｐ型トランジスタの低濃度半導体領域であるＰ−半導体領域ＰＬＤを形成する工程、Ｐ型不純物を第２ドーズ量でイオン注入して、低耐圧Ｐ型トランジスタの低濃度半導体領域であるＰ−半導体領域ＥＸＰおよびポリシリコン抵抗の抵抗部ＲＳＰであるＰ型不純物層を形成する工程、を有する。さらに、ポリシリコン抵抗の抵抗部ＲＳＰを、その両端の端子部よりも薄膜化する抵抗部ＲＳＰ形成工程、を有し、第２ドーズ量は、第１ドーズ量よりも高い。【選択図】図１
2018056342.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート電極と、第１ソース領域および第１ドレイン領域と、を有する第１トランジスタと、第２ゲート電極と、第２ソース領域および第２ドレイン領域と、を有する第２トランジスタと、抵抗部と、その両端に位置する第１端子部および第２端子部と、を有するポリシリコン抵抗と、を含む半導体装置の製造方法であって、
（ａ）その主面に、前記第１トランジスタを形成する第１領域と、前記第２トランジスタを形成する第２領域と、前記ポリシリコン抵抗を形成する第３領域と、を有する半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の主面上に、第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板の主面上に、第２ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に前記第１ゲート電極形成用の第１多結晶シリコン膜を形成し、前記第２ゲート絶縁膜上に前記第２ゲート電極形成用の第２多結晶シリコン膜を形成し、前記第３領域の前記半導体基板の主面上に、前記ポリシリコン抵抗形成用の第３多結晶シリコン膜を形成する工程、
（ｄ）前記第１領域を露出し、前記第２領域および前記第３領域を覆う第１マスク膜を用いて、前記第１領域に第１導電型の第１不純物をイオン注入して、前記第１ゲート電極の両端の前記半導体基板の主面に第１半導体領域を形成する工程、
（ｅ）前記第２領域および前記第３領域を露出し、前記第１領域を覆う第２マスク膜を用いて、前記第２領域および前記第３領域に前記第１導電型の第２不純物をイオン注入して、前記第２ゲート電極の両端の前記半導体基板の主面に第２半導体領域を形成し、前記第３多結晶シリコン膜に前記第１導電型の不純物層を形成する工程、
（ｆ）前記第３多結晶シリコン膜を選択的にエッチングし、前記抵抗部の前記第３多結晶シリコン膜の膜厚を、前記第１端子部および前記第２端子部の前記第３多結晶シリコン膜の膜厚より薄くする工程、
（ｇ）前記第２領域を露出し、前記第３領域の前記抵抗部を覆う第３マスク膜を用いて、前記第２領域に前記第１導電型の第３不純物をイオン注入し、前記第２ゲート電極の両端の前記半導体基板の主面に第３半導体領域を形成する工程、
（ｈ）前記第１端子部および前記第２端子部に、それぞれ、第１電極および第２電極を接続する工程、
を有し、
前記第１半導体領域は、前記第１ソース領域または第１ドレイン領域を構成し、
前記第２半導体領域および前記第３半導体領域は、前記第２ソース領域または前記第２ドレイン領域を構成し、
前記第２不純物のドーズ量は、前記第１不純物のドーズ量よりも高い、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１導電型は、Ｐ型である、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１ゲート電極の両端の前記第１半導体領域を結ぶ方向における前記第１ゲート電極のゲート長は、前記第２ゲート電極の両端の前記第２半導体領域を結ぶ方向における前記第２ゲート電極のゲート長よりも長い、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程において、
前記第３不純物を、前記ポリシリコン抵抗の前記第１端子部および前記第２端子部に注入し、
前記第３不純物のドーズ量は、前記第２不純物および前記第１不純物のドーズ量よりも高い、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、さらに、
（ｉ）前記第１ゲート電極および前記第２ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｇ）と前記工程（ｈ）との間に、さらに、
（ｊ）前記第３半導体領域の表面、ならびに、前記第１端子部および前記第２端子部の表面にシリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項８】
第１ゲート電極と、第１ソース領域および第１ドレイン領域と、を有する第１トランジスタと、第２ゲート電極と、第２ソース領域および第２ドレイン領域と、を有する第２トランジスタと、第３ゲート電極と、第３ソース領域および第３ドレイン領域と、を有する第３トランジスタと、抵抗部と、その両端に位置する第１端子部および第２端子部と、を有するポリシリコン抵抗と、を含む半導体装置の製造方法であって、
（ａ）その主面に、前記第１トランジスタを形成する第１領域と、前記第２トランジスタを形成する第２領域と、前記第３トランジスタを形成する第３領域と、前記ポリシリコン抵抗を形成する第４領域と、を有する半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の主面上に、第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板の主面上に、第２ゲート絶縁膜を形成し、前記第３領域の前記半導体基板の主面上に、第３ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に前記第１ゲート電極形成用の第１多結晶シリコン膜を形成し、前記第２ゲート絶縁膜上に前記第２ゲート電極形成用の第２多結晶シリコン膜を形成し、前記第３ゲート絶縁膜上に前記第３ゲート電極形成用の第３多結晶シリコン膜を形成し、前記第４領域の前記半導体基板の主面上に、前記ポリシリコン抵抗形成用の第４多結晶シリコン膜を形成する工程、
（ｄ）前記第１領域および前記第４領域を露出し、前記第２領域および前記第３領域を覆う第１マスク膜を用いて、前記第１領域および前記第４領域に第１導電型の第１不純物をイオン注入して、前記第１ゲート電極の両端の前記半導体基板の主面に第１半導体領域を形成し、前記第４多結晶シリコン膜に第１不純物層を形成する工程、
（ｅ）前記第２領域を露出し、前記第１領域、前記第３領域および前記第４領域を覆う第２マスク膜を用いて、前記第２領域に前記第１導電型とは異なる第２導電型の第２不純物をイオン注入して、前記第２ゲート電極の両端の前記半導体基板の主面に第２半導体領域を形成する工程、
（ｆ）前記第３領域および前記第４領域を露出し、前記第１領域および前記第２領域を覆う第３マスク膜を用いて、前記第３領域および前記第４領域に前記第２導電型の第３不純物をイオン注入して、前記第３ゲート電極の両端の前記半導体基板の主面に第３半導体領域を形成し、前記第４多結晶シリコン膜の前記第１不純物層の表面に第２不純物層を形成する工程、
（ｇ）前記第３ゲート電極の側壁上の側壁絶縁膜を形成する工程、
（ｈ）前記第３領域ならびに前記ポリシリコン抵抗の前記第１端子部および前記第２端子部を露出し、前記ポリシリコン抵抗の前記抵抗部を覆う第４マスク膜を用い、前記第３領域および前記第４領域に前記第２導電型の第４不純物をイオン注入して、前記第３ゲート電極および前記側壁絶縁膜の両端の前記半導体基板の主面に第４半導体領域を形成し、前記第１端子部および前記第２端子部に第３不純物層を形成する工程、
（ｉ）前記第１端子部および前記第２端子部に、それぞれ接続する第１電極および第２電極を形成する工程、
を有し、
前記第１半導体領域は、前記第１ソース領域または第１ドレイン領域を構成し、
前記第２半導体領域は、前記第２ソース領域または前記第２ドレイン領域を構成し、
前記第３半導体領域および前記第４半導体領域は、前記第３ソース領域または前記第３ドレイン領域を構成し、
前記第３不純物のドーズ量は、前記第２不純物のドーズ量よりも高い、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である、半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記第３不純物のドーズ量は、前記第１不純物のドーズ量よりも高い、半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜の膜厚は、前記第３ゲート絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２ゲート電極の両端の前記第２半導体領域を結ぶ方向における前記第２ゲート電極のゲート長は、前記第３ゲート電極の両端の前記第３半導体領域を結ぶ方向における前記第３ゲート電極のゲート長よりも長い、半導体装置の製造方法。
【請求項１３】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）との間に、さらに、
（ｊ）前記ポリシリコン抵抗の前記抵抗部を第４マスク膜で覆った状態で、前記第１端子部および前記第２端子部の表面にシリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
第１ゲート電極と、第１ソース領域および第１ドレイン領域と、を有する第１トランジスタと、第２ゲート電極と、第２ソース領域および第２ドレイン領域と、を有する第２トランジスタと、抵抗部と、その両端に位置する第１端子部および第２端子部と、を有するポリシリコン抵抗と、を含む半導体装置の製造方法であって、
（ａ）その第１主面に、前記第１トランジスタを形成する第１領域と、前記第２トランジスタを形成する第２領域と、前記ポリシリコン抵抗を形成する第３領域と、を有する半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の第１主面上に、第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板の第１主面上に、第２ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に前記第１ゲート電極形成用の第１多結晶シリコン膜を形成し、前記第２ゲート絶縁膜上に前記第２ゲート電極形成用の第２多結晶シリコン膜を形成し、前記第３領域の前記半導体基板の第１主面上に、前記ポリシリコン抵抗形成用の第３多結晶シリコン膜を形成する工程、
（ｄ）前記第１領域を露出し、前記第２領域および前記第３領域を覆う第１マスク膜を用いて、前記第１領域に第１導電型の第１不純物をイオン注入して、前記第１ゲート電極の両端の前記半導体基板の第１主面に第１半導体領域を形成する工程、
（ｅ）前記第２領域および前記第３領域を露出し、前記第１領域を覆う第２マスク膜を用いて、前記第２領域および前記第３領域に前記第１導電型の第２不純物をイオン注入して、前記第２ゲート電極の両端の前記半導体基板の第１主面に第２半導体領域を形成し、前記第３多結晶シリコン膜に前記第１導電型の不純物層を形成する工程、
（ｆ）前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および、前記第３多結晶シリコン膜の側壁上に、その先端が、前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および、前記第３多結晶シリコン膜の第２主面と等しい高さを有する側壁絶縁膜を形成する工程、
（ｇ）前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および、前記第３多結晶シリコン膜にエッチング処理を施し、前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および、前記第３多結晶シリコン膜に、前記側壁絶縁膜の前記先端よりも低い第３主面を形成する工程、
（ｈ）前記第２領域を露出し、前記第３領域の前記抵抗部を覆う第３マスク膜を用いて、前記第２領域に前記第１導電型の第３不純物をイオン注入し、前記第２ゲート電極の両端の前記半導体基板の主面に第３半導体領域を形成する工程、
（ｉ）前記第１端子部および前記第２端子部に、それぞれ、第１電極および第２電極を接続する工程、
を有し、
前記第１半導体領域は、前記第１ソース領域または第１ドレイン領域を構成し、
前記第２半導体領域および前記第３半導体領域は、前記第２ソース領域または前記第２ドレイン領域を構成し、
前記第２不純物のドーズ量は、前記第１不純物のドーズ量よりも高い、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１導電型は、Ｐ型である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、高耐圧ＭＩＳＦＥＴと、低耐圧ＭＩＳＦＥＴと、抵抗素子と、を含む半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−２５８４６３号公報（特許文献１）には、高耐圧ＭＩＳＦＥＴと、低耐圧ＭＩＳＦＥＴと、ポリシリコン抵抗と、を含む半導体装置が開示されている。
【０００３】
非特許文献１には、ポリシリコン抵抗の温度依存性が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８４６３号公報
【非特許文献】
【０００５】
【非特許文献１】”Physical Model for the Resistivity and Temperature Coefficient of Resistivity in Heavily Doped Polysilicon” IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.53, NO.8, AUGUST 2006, P.1885-1892
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者が検討している半導体装置は、高耐圧ＭＩＳＦＥＴと、低耐圧ＭＩＳＦＥＴと、抵抗素子と、を有している。高耐圧ＭＩＳＦＥＴは、高耐圧Ｎ型トランジスタおよび高耐圧Ｐ型トランジスタを、低耐圧ＭＩＳＦＥＴは、低耐圧Ｎ型トランジスタおよび低耐圧Ｐ型トランジスタを、含む。
【０００７】
高耐圧Ｎ型トランジスタ、高耐圧Ｐ型トランジスタ、低耐圧Ｎ型トランジスタおよび低耐圧Ｐ型トランジスタは、それぞれ、ゲート電極とソース領域およびドレイン領域とを有し、ソース領域およびドレイン領域は、それぞれ、低濃度半導体領域と、高濃度半導体領域と、で構成されたＬＤＤ（Lightly Doped Drain）構造を有している。そして、高耐圧Ｎ型トランジスタまたは高耐圧Ｐ型トランジスタの低濃度半導体領域は、低耐圧Ｎ型トランジスタまたは低耐圧Ｐ型トランジスタの低濃度半導体領域よりも低不純物濃度で構成されている。
【０００８】
また、抵抗素子は、ポリシリコン抵抗であり、多結晶シリコン膜に所望の不純物濃度で不純物を導入することにより、その抵抗値（例えば、シート抵抗）を設定している。抵抗素子の微細化のためには、高シート抵抗のポリシリコン抵抗とすることが肝要であり、例えば、高耐圧Ｐ型トランジスタの低濃度半導体領域を形成する不純物注入工程を用いて、抵抗素子を形成している。
【０００９】
しかしながら、本願発明者の検討によれば、ポリシリコン抵抗の不純物濃度が低濃度になる程、ポリシリコン抵抗の温度依存性が大きくなるため、例えば、抵抗素子を含むアナログ回路の誤動作を引き起こし、アナログ回路を有する半導体装置の信頼性が低下することが確認された。
【００１０】
つまり、ポリシリコン抵抗を有する半導体装置において、信頼性の向上が望まれる。または、半導体装置の性能の向上が望まれる。若しくは、半導体装置の信頼性および性能の向上が望まれる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、Ｐ型不純物を第１ドーズ量でイオン注入して、高耐圧Ｐ型トランジスタの低濃度半導体領域であるＰ−半導体領域を形成する工程、Ｐ型不純物を第２ドーズ量でイオン注入して、低耐圧Ｐ型トランジスタの低濃度半導体領域であるＰ−半導体領域およびポリシリコン抵抗の抵抗部であるＰ型不純物層を形成する工程、を有する。さらに、ポリシリコン抵抗の抵抗部を、その両端の端子部よりも薄膜化する抵抗部を形成工程、を有し、第２ドーズ量は、第１ドーズ量よりも高い。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上することができる。または、半導体装置の性能を向上することができる。若しくは、半導体装置の信頼性ならびに性能を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１における半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２】実施の形態１における半導体装置の製造工程中の要部断面図である。
【図３】図２に続く、半導体装置の製造工程中の要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１における半導体装置の要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態２における半導体装置の要部断面図である。
【図１７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態３における半導体装置の要部断面図である。
【図２０】実施の形態４における半導体装置の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
＜半導体装置の構造＞
図１３は、本実施の形態における半導体装置の要部断面図である。半導体装置は、低耐圧Ｎ型トランジスタＬＴＮと、低耐圧Ｐ型トランジスタＬＴＰと、高耐圧Ｎ型トランジスタＨＴＮと、高耐圧Ｐ型トランジスタＨＴＰと、ポリシリコン抵抗（抵抗素子）ＰＲとを有している。低耐圧Ｎ型トランジスタＬＴＮおよび低耐圧Ｐ型トランジスタＬＴＰの低耐圧トランジスタは、例えば、ロジック回路を構成するために用いられ、高耐圧Ｎ型トランジスタＨＴＮおよび高耐圧Ｐ型トランジスタＨＴＰの高耐圧トランジスタ並びにポリシリコン抵抗ＰＲは、例えば、アナログ回路を構成する為に用いられる。
【００２１】
低耐圧Ｎ型トランジスタＬＴＮおよび低耐圧Ｐ型トランジスタＬＴＰの動作電源電圧は、例えば１Ｖ以下であり、高耐圧Ｎ型トランジスタＨＴＮおよび高耐圧Ｐ型トランジスタＨＴＰの動作電源電圧は、たとえば５Ｖ以上である。高耐圧Ｎ型トランジスタＨＴＮおよび高耐圧Ｐ型トランジスタＨＴＰの動作電源電圧は、低耐圧Ｎ型トランジスタＬＴＮおよび低耐圧Ｐ型トランジスタＬＴＰの動作電源電圧よりも高い。上記トランジスタは、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。
【００２２】
半導体装置は、例えば、シリコンからなるｐ型の半導体基板１に形成されている。なお、ＳＯＩ（Silicon On Insulator）構造の半導体基板とすることも出来る。半導体基板１の主面には、複数のＰ型ウェル領域ＰＷおよび複数のＮ型ウェル領域ＮＷが形成されており、Ｐ型ウェル領域ＰＷおよびＮ型ウェル領域ＮＷは、半導体基板１の主面から半導体基板１の深さ方向にわたって所望の深さ（例えば、０．３μｍ〜０．４μｍ）を有している。低耐圧Ｎ型トランジスタＬＴＮおよび高耐圧Ｎ型トランジスタＨＴＮは、Ｐ型ウェル領域ＰＷに形成されており、低耐圧Ｐ型トランジスタＬＴＰおよび高耐圧Ｐ型トランジスタＨＴＰは、Ｎ型ウェル領域ＮＷに形成されている。ポリシリコン抵抗ＰＲは、Ｐ型ウェル領域ＰＷに形成されているが、Ｎ型ウェル領域ＮＷに形成しても良い。
【００２３】
また、半導体基板１の主面には、絶縁膜（絶縁材料）からなる素子分離領域（素子分離膜）ＳＴＩが形成されており、半導体基板１の主面の一部である活性領域は、その周囲を素子分離領域ＳＴＩで囲まれている。半導体基板１の主面には、その周囲を素子分離領域ＳＴＩで囲まれた、複数の活性領域が形成されている。活性領域は、前述のトランジスタを形成する領域であり、隣接する二つのトランジスタは、素子分離領域によって電気的に分離されている。素子分離領域ＳＴＩは、半導体基板１の主面から、０．２５〜０．３０μｍ程度の深さを有し、平面視において、Ｐ型ウェル領域ＰＷの内部、Ｎ型ウェル領域ＮＷの内部、および、Ｐ型ウェル領域ＰＷとＮ型ウェル領域ＮＷの境界部に形成されている。素子分離領域ＳＴＩは、Ｐ型ウェル領域ＰＷおよびＮ型ウェル領域ＮＷよりも浅いので、Ｐ型ウェル領域ＰＷおよびＮ型ウェル領域ＮＷ内には、図示しないが、素子分離領域ＳＴＩで囲まれた複数の活性領域が形成されている。Ｐ型ウェル領域ＰＷとＮ型ウェル領域ＮＷは、半導体基板１の主面から内部に向かって、不純物濃度が上昇する不純物プロファイルを有しており、素子分離領域ＳＴＩの底部で、不純物濃度が最も高くなっている。
【００２４】
低耐圧Ｎ型トランジスタ形成領域ＬＮＲに形成された低耐圧Ｎ型トランジスタＬＴＮは、半導体基板１の主面上に低耐圧ゲート絶縁膜ＧＩＬを介して形成された低耐圧ゲート電極ＬＧＮと、低耐圧ゲート電極ＬＧＮの両側の半導体基板１の主面（言い換えると、Ｐ型ウェル領域ＰＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、低濃度半導体領域であるＮ−半導体領域ＥＸＮ（以下、半導体領域ＥＸＮと呼ぶ）と高濃度半導体領域であるＮ＋半導体領域ＮＳＤ（以下、半導体領域ＮＳＤと呼ぶ）とで構成されており、半導体領域ＥＸＮの不純物濃度は、半導体領域ＮＳＤの不純物濃度よりも低く、半導体領域ＥＸＮの深さは、半導体領域ＮＳＤの深さよりも浅い。半導体領域ＥＸＮは、半導体領域ＮＳＤと低耐圧ゲート電極ＬＧＮの間に位置しており、低耐圧ゲート電極ＬＧＮと一部が重なっている。つまり、半導体領域ＥＸＮは、低耐圧ゲート電極ＬＧＮの下に入り込んでいる。ソース・ドレイン領域の間のＰ型ウェル領域ＰＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＥＸＮ間がチャネル形成領域と言うこともできる。
【００２５】
低耐圧ゲート電極ＬＧＮの両側の側壁上には、側壁絶縁膜ＳＷが形成されている。半導体領域ＥＸＮのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＮと重なっており、低耐圧ゲート電極ＬＧＮの下側に入り込んでいるが、半導体領域ＮＳＤのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＮの外側に位置しており、低耐圧ゲート電極ＬＧＮと重なっていない。半導体領域ＥＸＮのチャネル形成領域側の端部は、半導体領域ＮＳＤのチャネル形成領域側の端部から、およそ、側壁絶縁膜ＳＷの膜厚（低耐圧ゲート電極ＬＧＮの側壁に垂直な方向における膜厚）に相当する距離だけ離れている。半導体領域ＮＳＤのチャネル形成領域側の端部は、側壁絶縁膜ＳＷに重なっており、側壁絶縁膜ＳＷの下側に入り込んでいる。
【００２６】
平面視において、半導体領域ＮＳＤの、側壁絶縁膜ＳＷと素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、低耐圧ゲート電極ＬＧＮの上面にも形成されている。
【００２７】
低耐圧Ｎ型トランジスタＬＴＮは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
【００２８】
低耐圧Ｐ型トランジスタ形成領域ＬＰＲに形成された低耐圧Ｐ型トランジスタＬＴＰは、半導体基板１の主面上に低耐圧ゲート絶縁膜ＧＩＬを介して形成された低耐圧ゲート電極ＬＧＰと、低耐圧ゲート電極ＬＧＰの両側の半導体基板１の主面（言い換えると、Ｎ型ウェル領域ＮＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、低濃度半導体領域であるＰ−半導体領域ＥＸＰ（以下、半導体領域ＥＸＰと呼ぶ）と高濃度半導体領域であるＰ＋半導体領域ＰＳＤ（以下、半導体領域ＰＳＤと呼ぶ）とで構成されており、半導体領域ＥＸＰの不純物濃度は、半導体領域ＰＳＤの不純物濃度よりも低く、半導体領域ＥＸＰの深さは、半導体領域ＰＳＤの深さよりも浅い。半導体領域ＥＸＰは、半導体領域ＰＳＤと低耐圧ゲート電極ＬＧＰの間に位置しており、低耐圧ゲート電極ＬＧＰと一部が重なっている。つまり、半導体領域ＥＸＰは、低耐圧ゲート電極ＬＧＰの下に入り込んでいる。ソース・ドレイン領域の間のＮ型ウェル領域ＮＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＥＸＰ間がチャネル形成領域と言うこともできる。
【００２９】
低耐圧ゲート電極ＬＧＰの両側の側壁上には、側壁絶縁膜ＳＷが形成されている。半導体領域ＥＸＰのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＰと重なっており、低耐圧ゲート電極ＬＧＰの下側に入り込んでいるが、半導体領域ＰＳＤのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＰと重なっていない。半導体領域ＥＸＰのチャネル形成領域側の端部は、半導体領域ＰＳＤのチャネル形成領域側の端部から、およそ、側壁絶縁膜ＳＷの膜厚（低耐圧ゲート電極ＬＧＰの側壁に垂直な方向における膜厚）だけ離れている。半導体領域ＰＳＤのチャネル形成領域側の端部は、側壁絶縁膜ＳＷに重なっており、側壁絶縁膜ＳＷの下側に入り込んでいる。
【００３０】
平面視において、半導体領域ＰＳＤの、側壁絶縁膜ＳＷと素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、低耐圧ゲート電極ＬＧＰの上面にも形成されている。
【００３１】
低耐圧Ｎ型トランジスタＬＴＰは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
【００３２】
高耐圧Ｎ型トランジスタ形成領域ＨＮＲに形成された高耐圧Ｎ型トランジスタＨＴＮは、半導体基板１の主面上に高耐圧ゲート絶縁膜ＧＩＨを介して形成された高耐圧ゲート電極ＨＧＮと、高耐圧ゲート電極ＨＧＮの両側の半導体基板１の主面（言い換えると、Ｐ型ウェル領域ＰＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、低濃度半導体領域であるＮ−半導体領域ＮＬＤ（以下、半導体領域ＮＬＤと呼ぶ）と高濃度半導体領域であるＮ＋半導体領域ＮＳＤ（以下、半導体領域ＮＳＤと呼ぶ）とで構成されており、半導体領域ＮＳＤの不純物濃度は、半導体領域ＮＬＤの不純物濃度よりも高く、半導体領域ＮＳＤは、半導体領域ＮＬＤよりも深い。半導体領域ＮＬＤは、半導体領域ＮＳＤと高耐圧ゲート電極ＨＧＮの間に位置しており、高耐圧ゲート電極ＨＧＮと一部が重なっている。つまり、半導体領域ＮＬＤは、高耐圧ゲート電極ＨＧＮの下に入り込んでいる。ソース・ドレイン領域の間のＰ型ウェル領域ＰＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＮＬＤ間がチャネル形成領域と言うこともできる。
【００３３】
半導体領域ＮＬＤの不純物濃度は、半導体領域ＥＸＮより低い。また、高耐圧ゲート電極ＨＧＮのゲート長は、低耐圧ゲート電極ＬＧＮのゲート長よりも長い。ここで、ゲート長とは、ソース・ドレイン領域を結ぶ方向のゲート電極の長さである。
【００３４】
高耐圧ゲート電極ＨＧＮの両側の側壁上には、側壁絶縁膜ＳＷが形成されている。半導体領域ＮＬＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＮと重なっており、高耐圧ゲート電極ＨＧＮの下側に入り込んでいるが、半導体領域ＮＳＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＮの外側に位置しており、高耐圧ゲート電極ＨＧＮと重なっていない。半導体領域ＮＬＤのチャネル形成領域側の端部は、半導体領域ＮＳＤのチャネル形成領域側の端部から、およそ、側壁絶縁膜ＳＷの膜厚（高耐圧ゲート電極ＨＧＮの側壁に垂直な方向における膜厚）に相当する距離だけ離れている。半導体領域ＮＳＤのチャネル形成領域側の端部は、側壁絶縁膜ＳＷに重なっており、側壁絶縁膜ＳＷの下側に入り込んでいる。
【００３５】
平面視において、半導体領域ＮＳＤの、側壁絶縁膜ＳＷと素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、高耐圧ゲート電極ＨＧＮの上面にも形成されている。
【００３６】
高耐圧Ｎ型トランジスタＨＴＮは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
【００３７】
高耐圧Ｐ型トランジスタ形成領域ＨＰＲに形成された高耐圧Ｐ型トランジスタＨＴＰは、半導体基板１の主面上に高耐圧ゲート絶縁膜ＧＩＨを介して形成された高耐圧ゲート電極ＨＧＰと、高耐圧ゲート電極ＨＧＰの両側の半導体基板１の主面（言い換えると、Ｎ型ウェル領域ＮＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、低濃度半導体領域であるＰ−半導体領域ＰＬＤ（以下、半導体領域ＰＬＤと呼ぶ）と高濃度半導体領域であるＰ＋半導体領域ＰＳＤ（以下、半導体領域ＰＳＤと呼ぶ）とで構成されており、半導体領域ＰＳＤの不純物濃度は、半導体領域ＰＬＤの不純物濃度よりも高く、半導体領域ＰＳＤは、半導体領域ＰＬＤよりも深い。半導体領域ＰＬＤは、半導体領域ＰＳＤと高耐圧ゲート電極ＨＧＰの間に位置しており、高耐圧ゲート電極ＨＧＰと一部が重なっている。つまり、半導体領域ＰＬＤは、高耐圧ゲート電極ＨＧＰの下に入り込んでいる。ソース・ドレイン領域の間のＮ型ウェル領域ＮＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＰＬＤ間がチャネル形成領域と言うこともできる。
【００３８】
半導体領域ＰＬＤの不純物濃度は、半導体領域ＥＸＰより低い。また、高耐圧ゲート電極ＨＧＰのゲート長は、低耐圧ゲート電極ＬＧＰのゲート長よりも長い。
【００３９】
高耐圧ゲート電極ＨＧＰの両側の側壁上には、側壁絶縁膜ＳＷが形成されている。半導体領域ＰＬＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＰと重なっており、高耐圧ゲート電極ＨＧＰの下側に入り込んでいるが、半導体領域ＰＳＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＰの外側に位置しており、高耐圧ゲート電極ＨＧＰと重なっていない。半導体領域ＰＬＤのチャネル形成領域側の端部は、半導体領域ＰＳＤのチャネル形成領域側の端部から、およそ、側壁絶縁膜ＳＷの膜厚（高耐圧ゲート電極ＨＧＰの側壁に垂直な方向における膜厚）に相当する距離だけ離れている。半導体領域ＰＳＤは、側壁絶縁膜ＳＷと重なり、側壁絶縁膜ＳＷの下に入り込んでいる。
【００４０】
平面視において、半導体領域ＰＳＤの、側壁絶縁膜ＳＷと素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、高耐圧ゲート電極ＨＧＰの上面にも形成されている。
【００４１】
高耐圧Ｐ型トランジスタＨＴＰは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
【００４２】
抵抗素子形成領域ＲＲに形成されたポリシリコン抵抗ＰＲは、半導体基板１の主面上に素子分離領域（素子分離膜）ＳＴＩを介して形成されており、抵抗部ＲＳＰと、その両端に配置された２つの端子部ＴＭＰと、を有する。抵抗部ＲＳＰは、Ｐ型不純物を含有するＰ型不純物層ＰＩＬであり、端子部ＴＭＰも同様に、Ｐ型不純物を含有するＰ型不純物層ＰＩＬ２である。端子部ＴＭＰの不純物濃度は、抵抗部ＲＳＰの不純物濃度よりも高く、抵抗部ＲＳＰの膜厚は、端子部ＴＭＰの膜厚よりも薄い。抵抗部ＲＳＰを覆う絶縁膜ＳＢおよび端子部ＴＭＰの側壁上に形成された側壁絶縁膜ＳＷから露出した端子部ＴＭＰの上面にはシリサイド層ＳＬが形成されている。
【００４３】
ポリシリコン抵抗ＰＲは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、２つの端子部ＴＭＰに形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、２つの端子部ＴＭＰに形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介して２つの端子部ＴＭＰに電気的に接続されている。
【００４４】
＜半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００４５】
図１は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図２〜図１２は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２〜図１２では、図１３と同様に、半導体基板１の主面に設けられた、抵抗素子形成領域ＲＲ（以下、Ｒ領域と呼ぶ）、低耐圧Ｎ型トランジスタ形成領域ＬＮＲ（以下、ＬＮ領域と呼ぶ）、低耐圧Ｐ型トランジスタ形成領域ＬＰＲ（以下、ＬＰ領域と呼ぶ）、高耐圧Ｎ型トランジスタ形成領域ＨＮＲ（以下、ＨＮ領域と呼ぶ）および高耐圧Ｐ型トランジスタＨＴＰ形成領域ＨＰＲ（以下、ＨＰ領域と呼ぶ）を示している。
【００４６】
先ず、図１に示す「半導体基板１準備」工程（ステップＳ１）を実施する。
【００４７】
図２に示すように、ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲの各々は、活性領域ＡＣＴと、活性領域ＡＣＴを囲む素子分離領域ＳＴＩとで構成されている。活性領域ＡＣＴが「島」で、素子分離領域ＳＴＩは、「島」を囲む「海」のように、活性領域ＡＣＴと素子分離領域ＳＴＩとが配置されている。つまり、隣り合う活性領域ＡＣＴは、素子分離領域ＳＴＩで電気的に分離されている。素子分離領域ＳＴＩは、半導体基板１の主面に形成した溝内に酸化シリコン膜等の絶縁膜を埋め込んで形成され、素子分離領域ＳＴＩは、半導体基板１の主面から、０．２５〜０．３０μｍ程度の深さを有する。
【００４８】
ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲの活性領域ＡＣＴは、Ｐ型ウェル領域ＰＷを有しており、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲは、Ｎ型ウェル領域ＮＷを有している。Ｒ領域ＲＲには、Ｐ型ウェル領域ＰＷの表面に素子分離領域ＳＴＩが形成されている。Ｐ型ウェル領域ＰＷおよびＮ型ウェル領域ＮＷは、素子分離領域ＳＴＩよりも深く、Ｐ型ウェル領域ＰＷとＮ型ウェル領域ＮＷの境界は、素子分離領域ＳＴＩの下に位置している。また、Ｐ型ウェル領域ＰＷは、半導体基板１の主面に、例えば、ボロン（Ｂ）等の不純物を、イオン注入して形成する。Ｎ型ウェル領域ＮＷは、半導体基板１の主面に、例えば、リン（Ｐ）等の不純物を、イオン注入して形成される。なお、ＬＮ領域ＬＮＲとＨＮ領域ＨＮＲのＰ型ウェル領域ＰＷは、異なる工程で、異なる不純物濃度、異なる注入エネルギーで形成しても良い。ＬＰ領域ＬＰＲとＨＰ領域ＨＰＲのＮ型ウェル領域も同様に、異なる工程で、異なる不純物濃度、異なる注入エネルギーで形成しても良い。
【００４９】
さらに、半導体基板１の主面上において、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲに高耐圧ゲート絶縁膜（ゲート絶縁膜）ＧＩＨを、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲに低耐圧ゲート絶縁膜（ゲート絶縁膜）ＧＩＬを形成する。高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬは、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、Ｈｉｇｈ−ｋ絶縁膜またはこれらの積層膜で構成される。例えば、高耐圧ゲート絶縁膜ＧＩＨは、低耐圧ゲート絶縁膜ＧＩＬよりも膜厚が厚い。ここで、両者の膜種が異なる場合には、酸化シリコン膜の膜厚に換算した値で比較するものである。例えば、高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬは、それぞれ、１５ｎｍおよび１ｎｍ程度の酸窒化シリコン膜で構成する。
【００５０】
次に、図１に示す「ゲート電極、ポリシリコン抵抗ＰＲの形成」工程（ステップＳ２）を実施する。
【００５１】
図３に示すように、Ｒ領域ＲＲにノンドープのポリシリコン抵抗ＰＲ、ＬＮ領域ＬＮＲにｎ型の低耐圧ゲート電極ＬＧＮ、ＬＰ領域ＬＰＲにｐ型の低耐圧ゲート電極ＬＧＰ、ＨＮ領域ＨＰＲにｎ型の高耐圧ゲート電極ＨＧＮ、そして、ＨＰ領域ＨＰＲにｐ型の高耐圧ゲート電極ＨＧＰを形成する。
【００５２】
高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬ上に、１５０ｎｍ程度の膜厚でシリコン膜（ポリシリコン膜、多結晶シリコン膜）を堆積した後、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲのシリコン膜にｎ型不純物（例えば、リン）を導入して、ｎ型シリコン膜とする。また、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲのシリコン膜にｐ型不純物（例えば、ボロン）を導入して、ｐ型シリコン膜とする。ここで、ポリシリコン抵抗ＰＲには、ｐ型不純物またはｎ型不純物のどちらも導入せず、ノンドープシリコン膜とする。
【００５３】
次に、ホトリソグラフィ法およびエッチング法を用いて、シリコン膜をパターニングすることにより、ｎ型の低耐圧ゲート電極ＬＧＮ、ｐ型の低耐圧ゲート電極ＬＧＰ、ｎ型の高耐圧ゲート電極ＨＧＮ、ｐ型の高耐圧ゲート電極ＨＧＰ、および、ノンドープのポリシリコン抵抗ＰＲを形成する。このとき、シリコン膜の下地の低耐圧ゲート絶縁膜ＧＩＬもパターニングされ、その上のゲート電極と等しい平面形状となる。また、シリコン膜の下地の高耐圧ゲート絶縁膜ＧＩＨもゲート電極に近い上面が一部パターニングされる。
【００５４】
つまり、ＬＮ領域ＬＮＲには、半導体基板１の主面上に、パターニングされた低耐圧ゲート絶縁膜ＧＩＬと低耐圧ゲート電極ＬＧＮの積層構造が、ＬＰ領域ＬＰＲには、半導体基板１の主面上に、パターニングされた低耐圧ゲート絶縁膜ＧＩＬと低耐圧ゲート電極ＬＧＰの積層構造が形成される。また、ＨＮ領域ＨＮＲには、半導体基板１の主面上に、高耐圧ゲート電極ＨＧＮと、一部がパターニングされた高耐圧ゲート絶縁膜ＧＩＨとの積層構造が、ＨＰ領域ＨＰＲには、半導体基板１の主面上に、高耐圧ゲート電極ＨＧＰと、一部がパターニングされた高耐圧ゲート絶縁膜ＧＩＨとの積層構造が形成される。さらに、Ｒ領域ＲＲには、素子分離領域ＳＴＩ上にポリシリコン抵抗ＰＲが形成される。
【００５５】
次に、図１に示す「Ｎ−半導体領域ＮＬＤ形成」工程（ステップＳ３）を実施する。
【００５６】
図４に示すように、ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮの両端のＰ型ウェル領域ＰＷ内に半導体領域ＮＬＤを形成する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲ、ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、および、ＨＰ領域ＨＰＲを覆い、ＨＮ領域ＨＮＲを露出するマスク膜ＭＳＫ１を形成する。マスク膜ＭＳＫ１は、例えば、フォトレジスト層等の絶縁膜で構成する（以下のマスク膜も同様である）。
【００５７】
前記マスク膜ＭＳＫ１を用いて、ＨＮ領域ＨＮＲの半導体基板１の主面に、例えば、リン（Ｐ）等のＮ型不純物を５．０Ｅ１３／ｃｍ２のドーズ量でイオン注入し、半導体領域ＮＬＤを形成する。半導体領域ＮＬＤは、高耐圧ゲート電極ＨＧＮに対して、自己整合で形成される。つまり、高耐圧ゲート電極ＨＧＮの両端において、高耐圧ゲート電極ＨＧＮと素子分離領域ＳＴＩとで挟まれた領域に形成される。
【００５８】
次に、図１に示す「Ｐ−半導体領域ＰＬＤ形成」工程（ステップＳ４）を実施する。
【００５９】
図５に示すように、ＨＰ領域ＨＰＲにおいて、高耐圧ゲート電極ＨＧＰの両端のＮ型ウェル領域ＮＷ内に半導体領域ＰＬＤを形成する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲ、ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、および、ＨＮ領域ＨＮＲを覆い、ＨＰ領域ＨＰＲを露出するマスク膜ＭＳＫ２を形成する。
【００６０】
前記マスク膜ＭＳＫ２を用いて、ＨＰ領域ＨＰＲの半導体基板１の主面に、例えば、ボロン（Ｂ）等のＰ型不純物を４．０Ｅ１３／ｃｍ２のドーズ量でイオン注入し、半導体領域ＰＬＤを形成する。半導体領域ＰＬＤは、高耐圧ゲート電極ＨＧＰに対して、自己整合で形成される。つまり、高耐圧ゲート電極ＨＧＰの両端において、高耐圧ゲート電極ＨＧＰと素子分離領域ＳＴＩとで挟まれた領域に形成される。
【００６１】
次に、図１に示す「Ｎ−半導体領域ＥＸＮ形成」工程（ステップＳ５）を実施する。
【００６２】
図６に示すように、ＬＮ領域ＬＮＲにおいて、低耐圧ゲート電極ＬＧＮの両端のＰ型ウェル領域ＰＷ内に半導体領域ＥＸＮを形成する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲ、ＬＰ領域ＬＰＲ、ＨＮ領域ＨＮＲ、および、ＨＰ領域ＨＰＲを覆い、ＬＮ領域ＬＮＲを露出するマスク膜ＭＳＫ３を形成する。
【００６３】
前記マスク膜ＭＳＫ３を用いて、ＬＮ領域ＬＮＲの半導体基板１の主面に、例えば、ヒ素（Ａｓ）等のＮ型不純物を３．０Ｅ１４／ｃｍ２のドーズ量でイオン注入し、半導体領域ＥＸＮを形成する。半導体領域ＥＸＮは、低耐圧ゲート電極ＬＧＮに対して、自己整合で形成される。つまり、低耐圧ゲート電極ＬＧＮの両端において、低耐圧ゲート電極ＬＧＮと素子分離領域ＳＴＩとで挟まれた領域に形成される。
【００６４】
次に、図１に示す「Ｐ−半導体領域ＥＸＰ形成」工程（ステップＳ６）を実施する。
【００６５】
図７に示すように、ＬＰ領域ＬＰＲにおいて、低耐圧ゲート電極ＬＧＰの両端のＮ型ウェル領域ＮＷ内に半導体領域ＥＸＰを形成する。同時に、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲ内にＰ型不純物層ＰＩＬを形成する。先ず、半導体基板１の主面上に、ＬＮ領域ＬＮＲ、ＨＮ領域ＨＮＲ、および、ＨＰ領域ＨＰＲを覆い、Ｒ領域ＲＲおよびＬＰ領域ＬＰＲを露出するマスク膜ＭＳＫ４を形成する。
【００６６】
前記マスク膜ＭＳＫ４を用いて、ＬＰ領域ＬＰＲの半導体基板１の主面およびＲ領域ＲＲのポリシリコン抵抗ＰＲに、例えば、フッ化ボロン（ＢＦ２）等のＰ型不純物を３．０Ｅ１４／ｃｍ２のドーズ量でイオン注入し、半導体領域ＥＸＰおよびＰ型不純物層ＰＩＬを形成する。半導体領域ＥＸＰは、低耐圧ゲート電極ＬＧＰに対して、自己整合で形成される。つまり、低耐圧ゲート電極ＬＧＰの両端において、低耐圧ゲート電極ＬＧＰと素子分離領域ＳＴＩとで挟まれた領域に形成される。Ｐ型不純物層ＰＩＬは、ポリシリコン抵抗ＰＲの全域に形成される。
【００６７】
ここで、ポリシリコン抵抗ＰＲに導入するＰ型不純物のドーズ量（３．０Ｅ１４／ｃｍ２）が、高耐圧Ｐ型トランジスタＨＴＰの半導体領域ＰＬＤ形成用のＰ型不純物のドーズ量（４．０Ｅ１３／ｃｍ２）よりも高いことが肝要である。
【００６８】
次に、図１に示す「抵抗部ＲＳＰ形成」工程（ステップＳ７）を実施する。
【００６９】
図８に示すように、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲの抵抗部ＲＳＰを、選択的に薄膜化する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲの端子部ＴＭＰ、ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、ＨＮ領域ＨＮＲ、および、ＨＰ領域ＨＰＲを覆い、Ｒ領域ＲＲの抵抗部ＲＳＰを露出するマスク膜ＭＳＫ５を形成する。
【００７０】
前記マスク膜ＭＳＫ５を用いたドライエッチングまたはウェットエッチングにより、ポリシリコン抵抗ＰＲの抵抗部ＲＳＰの膜厚を、Ｒ領域ＲＲの端子部ＴＭＰ、低耐圧ゲート電極ＬＧＮおよびＬＧＰ、または、高耐圧ゲート電極ＨＧＮおよびＨＧＰの膜厚よりも薄くする。抵抗部ＲＳＰの膜厚は、端子部ＴＭＰの膜厚の１／１０〜１／５倍程度、つまり、１５〜３０ｎｍとする。
【００７１】
ここでは、抵抗部ＲＳＰのみを選択的に薄膜化する例を示したが、抵抗部ＲＳＰと端子部ＴＭＰと、を同様に薄膜化しても良い。
【００７２】
次に、図１に示す「側壁絶縁膜ＳＷ形成」工程（ステップＳ８）を実施する。
【００７３】
図９に示すように、低耐圧ゲート電極ＬＧＮおよびＬＧＰの側壁上、高耐圧ゲート電極ＨＧＮおよびＨＧＰの側壁上、ならびに、ポリシリコン抵抗ＰＲの端子部ＴＭＰの側壁上に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷは、例えば、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜の積層膜等からなる。
【００７４】
例えば、半導体基板１の主面上に酸化シリコン膜を堆積し、その酸化シリコン膜に異方性ドライエッチングを施すことにより、低耐圧ゲート電極ＬＧＮおよびＬＧＰの側壁上、高耐圧ゲート電極ＨＧＮおよびＨＧＰの側壁上、ならびに、ポリシリコン抵抗ＰＲの端子部ＴＭＰの側壁上に酸化シリコン膜からなる側壁絶縁膜ＳＷを形成する。
【００７５】
次に、図１に示す「Ｎ＋半導体領域ＮＳＤ形成」工程（ステップＳ９）を実施する。
【００７６】
図１０に示すように、ＬＮ領域ＬＮＲにおいて、低耐圧ゲート電極ＬＧＮおよび側壁絶縁膜ＳＷの両端のＰ型ウェル領域ＰＷ内に半導体領域ＮＳＤを形成する。同時に、ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮおよび側壁絶縁膜ＳＷの両端のＰ型ウェル領域ＰＷ内に半導体領域ＮＳＤを形成する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲ、ＬＰ領域ＬＰＲ、ＨＰ領域ＨＰＲ、を覆い、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲを露出するマスク膜ＭＳＫ６を形成する。
【００７７】
前記マスク膜ＭＳＫ６を用いて、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲの半導体基板１の主面に、例えば、ヒ素（Ａｓ）等のＮ型不純物を４．０Ｅ１５／ｃｍ２のドーズ量でイオン注入し、半導体領域ＮＳＤを形成する。ＬＮ領域ＬＮＲにおいて、半導体領域ＮＳＤは、低耐圧ゲート電極ＬＧＮおよび側壁絶縁膜ＳＷに対して、自己整合で形成される。つまり、低耐圧ゲート電極ＬＧＮおよび側壁絶縁膜ＳＷの両端において、側壁絶縁膜ＳＷと素子分離領域ＳＴＩとで挟まれた領域に形成される。そして、低耐圧Ｎ型トランジスタＬＴＮのソース・ドレイン領域は、それぞれ、半導体領域ＥＸＮおよび半導体領域ＮＳＤを有している。また、ＨＮ領域ＨＮＲにおいて、半導体領域ＮＳＤは、高耐圧ゲート電極ＨＧＮおよび側壁絶縁膜ＳＷに対して、自己整合で形成される。つまり、高耐圧ゲート電極ＨＧＮおよび側壁絶縁膜ＳＷの両端において、側壁絶縁膜ＳＷと素子分離領域ＳＴＩとで挟まれた領域に形成される。そして、高耐圧ゲート電極ＨＧＮのソース・ドレイン領域は、それぞれ、半導体領域ＮＬＤおよび半導体領域ＮＳＤを有している。
【００７８】
次に、図１に示す「Ｐ＋半導体領域ＰＳＤ形成」工程（ステップＳ１０）を実施する。
【００７９】
図１１に示すように、ＬＰ領域ＬＰＲにおいて、低耐圧ゲート電極ＬＧＰおよび側壁絶縁膜ＳＷの両端のＮ型ウェル領域ＮＷ内に半導体領域ＰＳＤを形成する。同時に、ＨＰ領域ＨＰＲにおいて、高耐圧ゲート電極ＨＧＰおよび側壁絶縁膜ＳＷの両端のＮ型ウェル領域ＮＷ内に半導体領域ＰＳＤを形成する。さらに、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲの端子部ＴＭＰにＰ型不純物層ＰＩＬ２を形成する。先ず、半導体基板１の主面上に、Ｒ領域ＲＲの抵抗部ＲＳＰ、ＬＮ領域ＬＮＲ、ＨＮ領域ＨＮＲ、を覆い、Ｒ領域ＲＲの端子部ＴＭＰ、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲを露出するマスク膜ＭＳＫ７を形成する。
【００８０】
前記マスク膜ＭＳＫ７を用いて、Ｒ領域ＲＲのポリシリコン抵抗ＰＲの端子部ＴＭＰ、並びに、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲの半導体基板１の主面に、例えば、ボロン（Ｂ）等のＰ型不純物を３．０Ｅ１５／ｃｍ２のドーズ量でイオン注入し、半導体領域ＰＳＤを形成する。
【００８１】
Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲの端子部ＴＭＰには、抵抗部ＲＳＰよりも低抵抗の領域が形成される。
【００８２】
また、ＬＰ領域ＬＰＲにおいて、半導体領域ＮＳＤは、低耐圧ゲート電極ＬＧＰおよび側壁絶縁膜ＳＷに対して、自己整合で形成される。つまり、半導体領域ＮＳＤは、低耐圧ゲート電極ＬＧＰおよび側壁絶縁膜ＳＷの両端において、側壁絶縁膜ＳＷと素子分離領域ＳＴＩとで挟まれた領域に形成される。そして、低耐圧Ｐ型トランジスタＬＴＰのソース・ドレイン領域は、それぞれ、半導体領域ＥＸＰおよび半導体領域ＰＳＤを有している。
【００８３】
また、ＨＰ領域ＨＰＲにおいて、半導体領域ＰＳＤは、高耐圧ゲート電極ＨＧＰおよび側壁絶縁膜ＳＷに対して、自己整合で形成される。つまり、半導体領域ＰＳＤは、高耐圧ゲート電極ＨＧＰおよび側壁絶縁膜ＳＷの両端において、側壁絶縁膜ＳＷと素子分離領域ＳＴＩとで挟まれた領域に形成される。そして、高耐圧ゲート電極ＨＧＰのソース・ドレイン領域は、それぞれ、半導体領域ＰＬＤおよび半導体領域ＰＳＤを有している。
【００８４】
次に、図１に示す「シリサイド層ＳＬ形成」工程（ステップＳ１１）を実施する。
【００８５】
図１２に示すように、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲの抵抗部ＲＳＰを選択的に覆い、端子部ＴＭＰ、ＬＮ領域ＬＮＲ、ＬＰ部ＬＰＲ、ＨＮ部ＨＮＲ、および、ＨＰ領域ＨＰＲを露出するマスク膜である絶縁膜ＳＢを形成し、絶縁膜ＳＢから露出した領域にシリサイド層ＳＬを形成する。シリサイド層ＳＬは、ポリシリコン抵抗ＰＲの端子部ＴＭＰ、低耐圧Ｎ型トランジスタＬＴＮの半導体領域ＮＳＤおよび低耐圧ゲート電極ＬＧＮの表面（上面）、ならびに、低耐圧Ｐ型トランジスタＬＴＰの半導体領域ＰＳＤおよび低耐圧ゲート電極ＬＧＰの表面（上面）に形成される。シリサイド層ＳＬは、さらに、高耐圧Ｎ型トランジスタＨＴＮの半導体領域ＮＳＤおよび高耐圧ゲート電極ＨＧＮの表面（上面）ならびに高耐圧Ｐ型トランジスタＨＴＰの半導体領域ＰＳＤおよび高耐圧ゲート電極ＨＧＰの表面（上面）に形成される。
【００８６】
なお、シリサイド層ＳＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。
【００８７】
次に、図１に示す「プラグ電極ＰＧ、配線ＷＬ形成」工程（ステップＳ１２）を実施する。
【００８８】
図１３に示すように、ポリシリコン抵抗ＰＲ、低耐圧Ｎ型トランジスタＬＴＮ、低耐圧Ｐ型トランジスタＬＴＰ、高耐圧Ｎ型トランジスタＨＴＮ、および、高耐圧Ｐ型トランジスタＨＴＰを覆う層間絶縁膜ＩＦを、半導体基板１の主面上に形成する。層間絶縁膜ＩＦは、酸化シリコン膜、窒化シリコン膜、または、窒化シリコン膜と窒化シリコン膜上に形成された酸化シリコン膜との積層膜等の絶縁膜（無機絶縁膜）からなる。層間絶縁膜ＩＦの開口は、半導体領域ＰＳＤ、ＮＳＤおよび端子部ＴＭＰの表面に形成されたシリサイド層ＳＬの上面（表面）を一部露出している。
【００８９】
次に、層間絶縁膜ＩＦの開口内に、金属膜からなるプラグ電極ＰＧを形成する。プラグ電極ＰＧは、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア膜と、タングステン（Ｗ）との積層構造となっている。シリサイド層ＳＬの表面および開口の側壁にバリア膜が形成され、バリア膜上にタングステン膜が形成されている。
【００９０】
次に、層間絶縁膜ＩＦ上面に、プラグ電極ＰＧに接触するように複数の配線ＷＬを形成する。複数の配線ＷＬは、アルミニウム（Ａｌ）膜または銅（Ｃｕ）膜を主体とする金属膜であるが、微量の不純物を含んでも良い。例えば、銅、シリコンを含有するアルミニウム膜、またはパラジウムを含有する銅膜等も含まれる。
【００９１】
上記の工程を経て、図１３に示す半導体装置が完成する。
【００９２】
本実施の形態の半導体装置の製造方法による主な特徴を、以下に述べる。
【００９３】
本実施の形態の半導体装置の製造方法は、ＨＰ領域ＨＰＲにＰ型不純物を第１ドーズ量でイオン注入して、高耐圧Ｐ型トランジスタＨＴＰのＰ−半導体領域ＰＬＤを形成する工程、ＬＮ領域ＬＮＲおよびＲ領域ＲＲにＰ型不純物を第２ドーズ量でイオン注入して、低耐圧Ｐ型トランジスタＬＴＰのＰ−半導体領域ＥＸＰおよびポリシリコン抵抗ＰＲのＰ型不純物層ＰＩＬを形成する工程、を有する。さらに、ポリシリコン抵抗ＰＲの抵抗部ＲＳＰを端子部ＴＭＰよりも薄膜化する工程、を有し、第２ドーズ量は、第１ドーズ量よりも高いという特徴を有する。
【００９４】
つまり、抵抗部ＲＳＰに、比較的高濃度のＰ型不純物を注入してポリシリコン抵抗ＰＲを形成することで、温度依存性の小さいポリシリコン抵抗ＰＲとすることができ、抵抗部ＲＳＰを薄膜化することで、ポリシリコン抵抗ＰＲの占有面積を縮小できる。言い換えると、半導体装置の信頼性を向上することができ、さらに、高集積化を達成できる。
【００９５】
また、抵抗部ＲＳＰにＰ型不純物を注入して、ポリシリコン抵抗ＰＲを形成することで、Ｎ型不純物を注入した場合に比べ、ポリシリコン抵抗ＰＲの占有面積を縮小できる。これは、Ｐ型不純物の移動度がＮ型不純物の移動度に比べて低いためである。
【００９６】
また、抵抗部ＲＳＰを選択的に薄膜化し、端子部ＴＭＰは薄膜化しないので、端子部ＴＭＰに接続するプラグ電極ＰＧを形成するために、層間絶縁膜ＩＦに形成する開口の深さを低減することができ、製造歩留りを向上することができる。
【００９７】
本実施の形態の半導体装置の製造方法は、さらに、ポリシリコン抵抗ＰＲの端子部ＴＭＰの表面にシリサイド層ＳＬを形成する工程、を有する。そのため、端子部ＴＭＰに接続されるプラグ電極ＰＧとの接触抵抗を低減することができる。
【００９８】
（実施の形態２）
実施の形態２は、上記実施の形態１の半導体装置の製造方法の変形例であり、上記実施の形態１と異なる部分のみ説明する。
【００９９】
実施の形態１では、図１の「抵抗部ＲＳＰ形成」工程（ステップＳ７）で、ポリシリコン抵抗ＰＲを薄膜化したが、実施の形態２では、ポリシリコン抵抗ＰＲ１を、Ｎ型不純物層とＰ型不純物層との積層構造としている。
【０１００】
実施の形態２の半導体装置の製造方法も、図１に示すプロセスフロー図に沿うが、「抵抗部ＲＳＰ形成」工程（ステップＳ７）は、存在しない。さらに、「Ｎ−半導体領域ＮＬＤ形成」工程（ステップＳ３）および「Ｐ−半導体領域ＥＸＰ形成」工程（ステップＳ６）が異なっている。
【０１０１】
図１４および図１５は、実施の形態２の半導体装置の製造工程中の要部断面図であり、図１６は、実施の形態２の半導体装置の要部断面図である。図１４は、図４に対応し、図１の「Ｎ−半導体領域ＮＬＤ形成」工程（ステップＳ３）を説明する図面であり、図１５は、図７に対応し、図１の「Ｐ−半導体領域ＥＸＰ形成」工程（ステップＳ６）を説明する図面であり、図１６は、図１３に対応している。
【０１０２】
図１４に示すように、図１の「Ｎ−半導体領域ＮＬＤ形成」工程（ステップＳ３）では、ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、および、ＨＰ領域ＨＰＲを覆い、Ｒ領域ＲＲおよびＨＮ領域ＨＮＲを露出するマスク膜ＭＳＫ８を形成する。そして、このマスク膜ＭＳＫ８を用いて、実施の形態１と同様に、ＨＮ領域ＨＮＲの半導体基板１の主面に、例えば、リン（Ｐ）等のＮ型不純物を５．０Ｅ１３／ｃｍ２のドーズ量でイオン注入し、半導体領域ＮＬＤを形成する。同時に、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲ１を構成するシリコン膜に、同様のイオン注入をし、ポリシリコン抵抗ＰＲ１にＮ型不純物層ＮＩＬを形成する。
【０１０３】
図１５に示すように、図１の「Ｐ−半導体領域ＥＸＰ形成」工程（ステップＳ６）では、Ｒ領域ＲＲにおいて、ポリシリコン抵抗ＰＲ１のＮ型不純物層ＮＩＬの表面に、Ｐ型不純物層ＰＩＬが形成され、ポリシリコン抵抗ＰＲ１は、Ｎ型不純物層ＮＩＬとＰ型不純物層ＰＩＬとの積層構造となる。
【０１０４】
さらに、図１のステップＳ８以降の工程を実施することで、図１６に示すポリシリコン抵抗ＰＲ１が完成する。ポリシリコン抵抗ＰＲ１は、Ｎ型不純物層ＮＩＬ上に形成されたＰ型不純物層ＰＩＬを有し、このＰ型不純物層ＰＩＬが抵抗部ＲＳＰを構成している。そして、抵抗部ＲＳＰの両端には、Ｐ型不純物層ＰＩＬ２とシリサイド層ＳＬとからなる端子部ＴＭＰが形成されている。
【０１０５】
実施の形態２では、ポリシリコン抵抗ＰＲ１の膜厚は、低耐圧ゲート電極ＬＧＮおよびＬＧＰならびに高耐圧ゲート電極ＨＧＮおよびＨＧＰと等しい。そして、ポリシリコン抵抗ＰＲ１を、Ｎ型不純物層ＮＩＬとＰ型不純物層ＰＩＬとの積層構造となっている。
【０１０６】
実施の形態２においても、上記実施の形態１と同様に、温度依存性の小さいポリシリコン抵抗ＰＲ１を実現出来る。さらに、ポリシリコン抵抗ＰＲ１を、Ｎ型不純物層ＮＩＬとＰ型不純物層ＰＩＬとの積層構造としたことで、ポリシリコン抵抗ＰＲの占有面積を縮小できる。
【０１０７】
また、実施の形態１に比べ、図１の「抵抗部ＲＳＰ形成」工程（ステップＳ７）を省略できるため、製造コストの低減および製造歩留りの向上を図れる。
【０１０８】
（実施の形態３）
実施の形態３は、上記実施の形態１の半導体装置の製造方法の変形例であり、上記実施の形態１と異なる部分のみ説明する。
【０１０９】
実施の形態３の半導体装置の製造方法も、図１に示すプロセスフロー図に沿うが、図１の「抵抗部ＲＳＰ形成」工程（ステップＳ７）と「側壁絶縁膜ＳＷ形成」工程（ステップＳ８）の順序が逆転する。つまり、「側壁絶縁膜ＳＷ形成」工程（ステップＳ８）の後に、「抵抗部ＲＳＰ形成」工程（ステップＳ７）を実施する。
【０１１０】
図１７および図１８は、実施の形態３の半導体装置の製造工程中の要部断面図であり、図１９は、実施の形態３の半導体装置の要部断面図である。図１７は、図９に対応し、図１の「側壁絶縁膜ＳＷ形成」工程（ステップＳ８）を説明する図面であり、図１８は、図８に対応し、図１の「抵抗部ＲＳＰ形成」工程（ステップＳ７）を説明する図面であり、図１９は、図１３に対応している。
【０１１１】
図１７に示すように、図１の「側壁絶縁膜ＳＷ形成」工程（ステップＳ８）においては、ポリシリコン抵抗ＰＲ２は、薄膜化されていないので、全体的に等しい膜厚を有しており、そのポリシリコン抵抗ＰＲ２の側壁上に側壁絶縁膜ＳＷが形成される。
【０１１２】
次に、図１の「抵抗部ＲＳＰ形成」工程（ステップＳ７）を実施するが、図１８に示すように、ポリシリコン抵抗ＰＲ２、低耐圧ゲート電極ＬＧＮおよびＬＧＰ、ならびに、高耐圧ゲート電極ＨＧＮおよびＨＧＰの膜厚を、エッチングにより薄くする。従って、ポリシリコン抵抗ＰＲ２の主面（上面）は、側壁絶縁膜ＳＷの先端よりも低い。言い換えると、ポリシリコン抵抗ＰＲ２の主面（上面）は、側壁絶縁膜ＳＷの先端よりも半導体基板１の主面側に位置している。低耐圧ゲート電極ＬＧＮおよびＬＧＰ、ならびに、高耐圧ゲート電極ＨＧＮおよびＨＧＰと、その側壁上の側壁絶縁膜ＳＷとについても、同様の関係がある。
【０１１３】
さらに、図１のステップＳ９以降の工程を実施することで、図１９に示すポリシリコン抵抗ＰＲ２が完成する。ポリシリコン抵抗ＰＲ２は、Ｐ型不純物層ＰＩＬからなる抵抗部ＲＳＰと、抵抗部ＲＳＰの両端に配置された、Ｐ型不純物層ＰＩＬ２とシリサイド層ＳＬとからなる端子部ＴＭＰとを有する。
【０１１４】
実施の形態３では、ポリシリコン抵抗ＰＲ２の膜厚は、低耐圧ゲート電極ＬＧＮおよびＬＧＰならびに高耐圧ゲート電極ＨＧＮおよびＨＧＰと等しい。そして、ポリシリコン抵抗ＰＲ２の抵抗部ＲＳＰの上面（抵抗部ＲＳＰと絶縁膜ＳＢとの界面）は、ポリシリコン抵抗ＰＲ２の側壁上に形成された側壁絶縁膜ＳＷの先端より低い。
【０１１５】
実施の形態３の半導体装置の製造方法によれば、「抵抗部ＲＳＰ形成」工程（ステップＳ７）におけるマスク膜を省略することができるため、製造コストの低減を図ることができる。
【０１１６】
（実施の形態４）
図２０は、実施の形態４の半導体装置の要部断面図を示している。
【０１１７】
実施の形態４の半導体装置は、メモリセルＭＣと、低耐圧Ｐ型トランジスタＬＴＰと、高耐圧Ｐ型トランジスタＨＴＰと、ポリシリコン抵抗ＰＲ３と、を有している。
【０１１８】
低耐圧Ｐ型トランジスタＬＴＰおよび高耐圧Ｐ型トランジスタＨＴＰは、実施の形態１の低耐圧Ｐ型トランジスタＬＴＰおよび高耐圧Ｐ型トランジスタＨＴＰと同様の構造および製造方法を有する。
【０１１９】
メモリセルＭＣは、浮遊ゲート型の不揮発性メモリであり、電荷を蓄積する浮遊ゲート電極ＦＧと、制御ゲート電極ＣＧと、積層された浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの両側に配置されたソース・ドレイン領域となるＮ＋半導体領域ＮＳＤと、を有する。ここで、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧは、シリコン膜（ポリシリコン膜、多結晶シリコン膜）で構成されており、浮遊ゲート電極ＦＧの膜厚は、制御ゲートＣＧの膜厚よりも薄く、かつ、低耐圧ゲート電極ＬＧＰおよび高耐圧ゲート電極ＨＧＰの膜厚よりも薄い。
【０１２０】
ポリシリコン抵抗ＰＲ３は、シリコン膜（ポリシリコン膜、多結晶シリコン膜）で構成されており、抵抗部ＲＳＰを構成するＰ型不純物層ＰＩＬと、端子部ＴＭＰを構成するＰ型不純物層ＰＩＬ２およびシリサイド層ＳＬと、を有する。実施の形態１と同様に、ポリシリコン抵抗ＰＲ３のＰ型不純物層ＰＩＬは、低耐圧Ｐ型トランジスタＬＴＰのＰ−半導体領域ＥＸＰと同一のイオン注入工程で形成されており、Ｐ型不純物層ＰＩＬの不純物濃度は、低耐圧Ｐ型トランジスタＬＴＰのＰ−半導体領域ＥＸＰの不純物濃度と等しい。また、ポリシリコン抵抗ＰＲ３の膜厚は、浮遊ゲート電極ＦＧの膜厚と等しい。
【０１２１】
実施の形態１と同様に、ポリシリコン抵抗ＰＲ３の抵抗部ＲＳＰに、比較的高濃度のＰ型不純物を注入しているので、温度依存性の小さいポリシリコン抵抗ＰＲ３とすることができる。さらに、ポリシリコン抵抗ＰＲ３の膜厚を、比較的薄膜である浮遊ゲート電極ＦＧと等しい膜厚としたことで、ポリシリコン抵抗ＰＲ３の占有面積を縮小できる。
【０１２２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１２３】
１  半導体基板
ＡＣＴ  活性領域
ＣＧ  制御ゲート電極
ＥＸＮ  Ｎ−半導体領域
ＥＸＰ  Ｐ−半導体領域
ＦＧ  浮遊ゲート電極
ＧＩＨ  高耐圧ゲート絶縁膜
ＧＩＬ  低耐圧ゲート絶縁膜
ＨＧＮ、ＨＧＮ１、ＨＧＰ、ＨＧＰ１  高耐圧ゲート電極
ＨＴＮ  高耐圧Ｎ型トランジスタ
ＨＴＰ  高耐圧Ｐ型トランジスタ
ＨＮＲ  高耐圧Ｎ型トランジスタ形成領域
ＨＰＲ  高耐圧Ｐ型トランジスタ形成領域
ＩＦ  層間絶縁膜
ＬＧＮ、ＬＧＮ１、ＬＧＰ、ＬＧＰ１  低耐圧ゲート電極
ＬＴＮ  低耐圧Ｎ型トランジスタ
ＬＴＰ  低耐圧Ｐ型トランジスタ
ＬＮＲ  低耐圧Ｎ型トランジスタ形成領域
ＬＰＲ  低耐圧Ｐ型トランジスタ形成領域
ＭＣ  メモリセル
ＭＣＲ  メモリセル形成領域
ＭＳＫ１、ＭＳＫ２、ＭＳＫ３、ＭＳＫ４、ＭＳＫ５  マスク膜
ＭＳＫ１、ＭＳＫ２、ＭＳＫ３、ＭＳＫ９  マスク膜
ＮＩＬ  Ｎ型不純物層
ＮＬＤ  Ｎ−半導体領域
ＮＳＤ  Ｎ＋半導体領域
ＮＷ  Ｎ型ウェル領域
ＰＧ  プラグ電極
ＰＩＬ、ＰＩＬ２  Ｐ型不純物層
ＰＬＤ  Ｐ−半導体領域
ＰＲ、ＰＲ１、ＰＲ２、ＰＲ３  ポリシリコン抵抗
ＰＳＤ  Ｐ＋半導体領域
ＰＷ  Ｐ型ウェル領域
ＲＳＰ  抵抗部
ＲＲ  抵抗素子形成領域
ＳＢ  絶縁膜
ＳＬ  シリサイド層
ＳＴＩ  素子分離領域
ＳＷ  側壁絶縁膜
ＴＭＰ  端子部
ＷＬ  配線
【図１】
2018056342.tif 000003
【図２】
2018056342.tif 000004
【図３】
2018056342.tif 000005
【図４】
2018056342.tif 000006
【図５】
2018056342.tif 000007
【図６】
2018056342.tif 000008
【図７】
2018056342.tif 000009
【図８】
2018056342.tif 000010
【図９】
2018056342.tif 000011
【図１０】
2018056342.tif 000012
【図１１】
2018056342.tif 000013
【図１２】
2018056342.tif 000014
【図１３】
2018056342.tif 000015
【図１４】
2018056342.tif 000016
【図１５】
2018056342.tif 000017
【図１６】
2018056342.tif 000018
【図１７】
2018056342.tif 000019
【図１８】
2018056342.tif 000020
【図１９】
2018056342.tif 000021
【図２０】
2018056342.tif 000022