(57)【要約】【課題】静電容量の増加を抑制できるダイオード素子およびこのようなダイオード素子の製造方法を提供する。【解決手段】ダイオード素子は、基板２の第１主面３側の表層部に形成されたｎ型のダイオード領域２０Ａを含む。基板２においてダイオード領域２０Ａに対して基板２の第２主面４側の領域には、ダイオード領域２０Ａと電気的に接続されたｐ−型半導体層１３が形成されている。基板２の第１主面３とｐ−型半導体層１３との間の領域には、ダイオード領域２０Ａから間隔を空けてｎ型不純物領域２３が形成されている。ダイオード領域２０Ａとｐ−型半導体層１３との間の領域には、ｎ型不純物およびｐ型不純物を含み、当該ｐ型不純物のｐ型不純物濃度が当該ｎ型不純物のｎ型不純物濃度よりも高いｐ型境界領域４０が形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する基板と、
前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、
前記基板において前記ダイオード領域に対して前記基板の前記第２主面側の領域に形成され、前記ダイオード領域と電気的に接続された第２導電型不純物領域と、
前記ダイオード領域から間隔を空けて前記基板の前記第１主面と前記第２導電型不純物領域との間の領域に形成された第１導電型不純物領域と、
前記ダイオード領域および前記第２導電型不純物領域の間の領域に形成され、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域とを含む、ダイオード素子。
【請求項２】
前記第２導電型境界領域の第２導電型不純物濃度は、前記ダイオード領域の第１導電型不純物濃度よりも高く、かつ、前記第２導電型不純物領域の第２導電型不純物濃度よりも低い、請求項１に記載のダイオード素子。
【請求項３】
前記第２導電型境界領域は、前記ダイオード領域の第１導電型不純物と同一の第１導電型不純物を含み、かつ、前記第２導電型不純物領域の第２導電型不純物と同一の第２導電型不純物を含む、請求項１または２に記載のダイオード素子。
【請求項４】
前記第２導電型境界領域は、前記ダイオード領域の第１導電型が第２導電型不純物によって第２導電型に反転した第２導電型反転領域である、請求項１〜３のいずれか一項に記載のダイオード素子。
【請求項５】
前記ダイオード領域は、前記基板の前記第１主面から前記第２主面に向かって第１導電型不純物濃度が連続的に低下する濃度プロファイルを有している、請求項１〜４のいずれか一項に記載のダイオード素子。
【請求項６】
前記基板において前記第２導電型不純物領域に対して前記基板の前記第２主面側の領域に形成され、前記第２導電型不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型高濃度領域をさらに含む、請求項１〜５のいずれか一項に記載のダイオード素子。
【請求項７】
前記第２導電型境界領域は、前記第２導電型高濃度領域の第２導電型不純物と同一の第２導電型不純物を含む、請求項６に記載のダイオード素子。
【請求項８】
前記第１導電型不純物領域は、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している、請求項１〜７のいずれか一項に記載のダイオード素子。
【請求項９】
前記第１導電型不純物領域は、その一部が、前記第２導電型不純物領域内に位置するように形成されている、請求項１〜８のいずれか一項に記載のダイオード素子。
【請求項１０】
前記ダイオード領域と前記第１導電型不純物領域との間の領域に形成された第２導電型の素子分離領域をさらに含む、請求項１〜９のいずれか一項に記載のダイオード素子。
【請求項１１】
前記ダイオード領域から間隔を空けて前記基板の前記第１主面側の表層部に形成されたダイオードセル領域をさらに含み、
前記ダイオードセル領域は、前記第１導電型不純物領域と、前記第１導電型不純物領域の表層部に形成された第２導電型の第２のダイオード領域とを含む、請求項１〜１０のいずれか一項に記載のダイオード素子。
【請求項１２】
前記ダイオードセル領域が、前記基板の前記第１主面側の表層部に複数形成されている、請求項１１に記載のダイオード素子。
【請求項１３】
前記ダイオード領域から間隔を空けて前記基板の前記第１主面側の表層部に形成されたツェナーダイオードセル領域をさらに含み、
前記ツェナーダイオードセル領域は、前記基板の表層部に形成された第１導電型の第１ツェナー不純物領域と、前記第１ツェナー不純物領域および前記第２導電型不純物領域の間の領域に形成された第２導電型の第２ツェナー不純物領域とを含む、請求項１〜１２のいずれか一項に記載のダイオード素子。
【請求項１４】
第１主面および第２主面を有する基板と、
前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、
前記基板において前記ダイオード領域に対して前記基板の前記第２主面側の領域に形成され、前記ダイオード領域と電気的に接続された第２導電型不純物領域と、
前記ダイオード領域から間隔を空けて前記基板の前記第１主面側の表層部に形成され、前記第２導電型不純物領域と電気的に接続された第２導電型のコンタクト領域と、
前記ダイオード領域から間隔を空けて前記基板の前記第１主面と前記第２導電型不純物領域との間の領域に形成された第１導電型不純物領域と、
前記ダイオード領域および前記第２導電型不純物領域の間の領域に形成され、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域とを含む、ダイオード素子。
【請求項１５】
前記第２導電型境界領域の第２導電型不純物濃度は、前記ダイオード領域の第１導電型不純物濃度よりも高く、かつ、前記第２導電型不純物領域の第２導電型不純物濃度よりも低い、請求項１４に記載のダイオード素子。
【請求項１６】
前記第２導電型境界領域は、前記ダイオード領域の第１導電型不純物と同一の第１導電型不純物を含み、かつ、前記第２導電型不純物領域の第２導電型不純物と同一の第２導電型不純物を含む、請求項１４または１５に記載のダイオード素子。
【請求項１７】
前記第２導電型境界領域は、前記ダイオード領域の第１導電型が第２導電型不純物によって第２導電型に反転した第２導電型反転領域である、請求項１４〜１６のいずれか一項に記載のダイオード素子。
【請求項１８】
前記ダイオード領域と電気的に接続された第１外部端子と、
前記コンタクト領域と電気的に接続された第２外部端子とを含む、請求項１４〜１７のいずれか一項に記載のダイオード素子。
【請求項１９】
一方主面および他方主面を有し、前記一方主面側の第２導電型不純物濃度が前記他方主面側の第２導電型不純物濃度よりも低い構造の第２導電型半導体層を準備する工程と、
前記第２導電型半導体層の前記一方主面側の表層部に不純物を導入しない不純物非導入領域を設定し、前記第２導電型半導体層の前記一方主面側の前記不純物非導入領域外の領域に第１導電型不純物を導入する工程と、
前記第２導電型半導体層を加熱することにより、前記第２導電型半導体層の前記他方主面側の第２導電型不純物を前記一方主面に向けて拡散させる熱処理工程と、
前記熱処理工程の後、第１導電型不純物を導入しながら、前記第２導電型半導体層の前記一方主面から半導体層をエピタキシャル成長させることによって、前記第２導電型半導体層の前記一方主面上に第１導電型半導体層を形成する工程とを含む、ダイオード素子の製造方法。
【請求項２０】
前記第１導電型半導体層を形成する工程は、前記不純物非導入領域からエピタキシャル成長途中の前記第１導電型半導体層内に前記第２導電型半導体層の第２導電型不純物を拡散させることにより、前記不純物非導入領域および前記第１導電型半導体層の間の領域に、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域を形成する工程を含む、請求項１９に記載のダイオード素子の製造方法。
【請求項２１】
前記第１導電型半導体層を形成する工程は、前記不純物非導入領域からエピタキシャル成長途中の前記第１導電型半導体層内に前記第２導電型半導体層の第２導電型不純物を拡散させることにより、前記不純物非導入領域上に形成された前記第１導電型半導体層の下方領域の第１導電型を第２導電型不純物によって第２導電型に反転させる工程を含む、請求項１９または２０に記載のダイオード素子の製造方法。
【請求項２２】
前記第１導電型半導体層を形成する工程は、前記不純物非導入領域上に、前記第１導電型半導体層の一部からなり、前記第２導電型半導体層との間の領域でｐｎ接合部を形成するダイオード領域を形成する工程を含む、請求項１９〜２１のいずれか一項に記載のダイオード素子の製造方法。
【請求項２３】
前記第１導電型半導体層を形成する工程は、エピタキシャル成長途中の前記第１導電型半導体層内に前記第２導電型半導体層の前記一方主面側の表層部に導入された前記第１導電型不純物を拡散させることにより、前記不純物非導入領域から間隔を空けた領域に、前記第１導電型半導体層の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する第１導電型不純物領域を形成する工程を含む、請求項１９〜２２のいずれか一項に記載のダイオード素子の製造方法。
【請求項２４】
前記第１導電型半導体層を形成する工程に先立って、少なくとも前記不純物非導入領域を取り囲むように第２導電型不純物を前記第２導電型半導体層の前記一方主面側の表層部に導入する工程をさらに含む、請求項１９〜２３のいずれか一項に記載のダイオード素子の製造方法。
【請求項２５】
前記第１導電型半導体層を形成する工程は、エピタキシャル成長途中の前記第１導電型半導体層内に前記第２導電型半導体層の前記一方主面側の表層部に導入された前記第２導電型不純物を拡散させることにより、当該第１導電型半導体層内に前記不純物非導入領域を取り囲む第２導電型の不純物領域を形成する工程を含む、請求項２４に記載のダイオード素子の製造方法。
【請求項２６】
前記第２導電型不純物を導入する工程は、前記第１導電型不純物が導入された領域を取り囲むように前記第２導電型不純物を前記第２導電型半導体層の表層部に導入する工程を含む、請求項２４または２５に記載のダイオード素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード素子およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、半導体チップを備えた双方向プレーナ型ダイオードが開示されている。半導体チップは、第１主面および第２主面を有し、第１主面を形成するｐ＋型半導体領域と、第２主面を形成するｎ＋＋型半導体領域とを含む。半導体チップの第１主面には、当該ｐ＋型半導体領域との間でｐｎ接合部を形成する二つのｎ＋＋型半導体領域が間隔を空けて形成されている。また、半導体チップの第１主面には、二つのｎ＋＋型半導体領域から間隔を空けてｎ＋型半導体領域が形成されている。ｎ＋型半導体領域は、半導体チップの第２主面を形成するｎ＋＋型半導体領域と電気的に接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５００８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不純物が導入された不純物領域を備える基板では、製造過程や製造後に加えられた熱によって、不純物の一部が意図しない領域に自然拡散するオートドープ現象の問題が存在する。たとえば、特許文献１に係る半導体チップにおいてオートドープ現象が発生し、ｎ＋型半導体領域中のｎ型不純物がｎ＋＋型半導体領域内に混入すると、ｎ型不純物濃度の増加によって、当該ｎ＋＋型半導体領域とｐ＋型半導体領域との間の静電容量が増加する。
【０００５】
そこで、本発明は、静電容量の増加を抑制できるダイオード素子およびこのようなダイオード素子の製造方法を提供することを一つの目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面に係るダイオード素子は、第１主面および第２主面を有する基板と、前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、前記基板において前記ダイオード領域に対して前記基板の前記第２主面側の領域に形成され、前記ダイオード領域と電気的に接続された第２導電型不純物領域と、前記ダイオード領域から間隔を空けて前記基板の前記第１主面と前記第２導電型不純物領域との間の領域に形成された第１導電型不純物領域と、前記ダイオード領域および前記第２導電型不純物領域の間の領域に形成され、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域とを含む。
【０００７】
本発明の他の局面に係るダイオード素子は、第１主面および第２主面を有する基板と、前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、前記基板において前記ダイオード領域に対して前記基板の前記第２主面側の領域に形成され、前記ダイオード領域と電気的に接続された第２導電型不純物領域と、前記ダイオード領域から間隔を空けて前記基板の前記第１主面側の表層部に形成され、前記第２導電型不純物領域と電気的に接続された第２導電型のコンタクト領域と、前記ダイオード領域から間隔を空けて前記基板の前記第１主面と前記第２導電型不純物領域との間の領域に形成された第１導電型不純物領域と、前記ダイオード領域および前記第２導電型不純物領域の間の領域に形成され、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域とを含む。
【０００８】
本発明のダイオード素子の製造方法は、一方主面および他方主面を有し、前記一方主面側の第２導電型不純物濃度が前記他方主面側の第２導電型不純物濃度よりも低い構造の第２導電型半導体層を準備する工程と、前記第２導電型半導体層の前記一方主面側の表層部に不純物を導入しない不純物非導入領域を設定し、前記第２導電型半導体層の前記一方主面側の前記不純物非導入領域外の領域に第１導電型不純物を導入する工程と、前記第２導電型半導体層を加熱することにより、前記第２導電型半導体層の前記他方主面側の第２導電型不純物を前記一方主面に向けて拡散させる熱処理工程と、前記熱処理工程の後、第１導電型不純物を導入しながら、前記第２導電型半導体層の前記一方主面から半導体層をエピタキシャル成長させることによって、前記第２導電型半導体層の前記一方主面上に第１導電型半導体層を形成する工程とを含む。
【発明の効果】
【０００９】
本発明の一局面に係るダイオード素子では、ダイオード領域と第２導電型不純物領域との間の領域に、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域が形成されている。したがって、オートドープ現象が発生し、ダイオード領域と第２導電型不純物領域との間の領域に第１導電型不純物領域からの第１導電型不純物が混入したとしても、当該混入した第１導電型不純物を第２導電型境界領域の第２導電型不純物によって相殺できる。
【００１０】
これにより、ダイオード領域と第２導電型不純物領域との間の領域において、第１導電型不純物濃度が高まるのを抑制できる。その結果、ダイオード領域と第２導電型不純物領域との間の静電容量の増加を抑制できるダイオード素子を提供できる。
本発明の他の局面に係るダイオード素子では、ダイオード領域と第２導電型不純物領域との間の領域に、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域が形成されている。したがって、オートドープ現象が発生し、ダイオード領域と第２導電型不純物領域との間の領域に第１導電型不純物領域からの第１導電型不純物が混入したとしても、当該混入した第１導電型不純物を第２導電型境界領域の第２導電型不純物によって相殺できる。
【００１１】
これにより、ダイオード領域と第２導電型不純物領域との間の領域において、第１導電型不純物濃度が高まるのを抑制できる。その結果、ダイオード領域と第２導電型不純物領域との間の静電容量の増加を抑制できるダイオード素子を提供できる。
本発明のダイオード素子の製造方法では、第１導電型半導体層を形成する工程に先立って、第２導電型半導体層を加熱する熱処理工程が実行される。この熱処理工程では、第２導電型半導体層の他方主面側から一方主面側に第２導電型不純物が拡散するので、当該一方主面側の第２導電型不純物濃度が高められる。第１導電型半導体層を形成する工程では、一方主面側の第２導電型不純物濃度が高められた第２導電型半導体層における不純物非導入領域からエピタキシャル成長途中の第１導電型半導体層内に第２導電型不純物が拡散する。
【００１２】
これにより、不純物非導入領域および第１導電型半導体層の間の領域に、第１導電型不純物および第２導電型不純物を含み、当該第２導電型不純物の第２導電型不純物濃度が当該第１導電型不純物の第１導電型不純物濃度よりも高い第２導電型境界領域が形成される。そして、第２導電型半導体層の不純物非導入領域上には、第１導電型半導体層の一部からなり、第２導電型境界領域を介して第２導電型半導体層と電気的に接続されるダイオード領域が形成される。
【００１３】
したがって、第１導電型半導体層を形成する工程でオートドープ現象が発生し、第２導電型半導体層の一方主面の表層部に導入された第１導電型不純物の一部が不純物非導入領域上の第１導電型半導体層内に混入したとしても、当該混入した第１導電型不純物を第２導電型境界領域の第２導電型不純物によって相殺できる。これにより、ダイオード領域と第２導電型半導体層との間の領域において、第１導電型不純物濃度が高まるのを抑制できる。その結果、ダイオード領域と第２導電型半導体層との間の静電容量の増加を抑制できるダイオード素子を製造できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態に係るチップダイオードの模式的な斜視図である。
【図２】図２は、図１に示すチップダイオードの上面図である。
【図３】図３は、図２に示すIII-III線に沿う縦断面図である。
【図４】図４は、図２に示すIV-IV線に沿う縦断面図である。
【図５】図５は、図３に示すV-V線よりも上の構造の図示を省いて、図１に示すチップダイオードの電極膜の表面を示す平面図である。
【図６】図６は、第１ダイオード領域とｐ−型不純物領域との間の領域に境界領域が存在しない場合の第１ダイオード領域の濃度プロファイルをシミュレーションにより求めた結果を示すグラフである。
【図７】図７は、第１ダイオード領域とｐ−型不純物領域との間の領域に境界領域が存在する場合の第１ダイオード領域の濃度プロファイルをシミュレーションにより求めた結果を示すグラフである。
【図８】図８は、図１に示すチップダイオードの電気的構造を示す回路図である。
【図９】図９は、図１に示すチップダイオードの電気的構造をコンデンサによって示した回路図である。
【図１０Ａ】図１０Ａは、図１に示すチップダイオードの製造工程を示す模式的な縦断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す縦断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す縦断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す縦断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す縦断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの次の工程を示す縦断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの次の工程を示す縦断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの次の工程を示す縦断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの次の工程を示す縦断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉの次の工程を示す縦断面図である。
【図１１】図１１は、本発明の第２実施形態に係るチップダイオードの模式的な上面図である。
【図１２】図１２は、図１１に示すXII-XII線に沿う縦断面図である。
【発明を実施するための形態】
【００１５】
以下では、本発明に係るダイオード素子をチップダイオードに適用した場合の実施形態について、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係るチップダイオード１の模式的な斜視図である。図２は、図１に示すチップダイオード１の上面図である。図３は、図２に示すIII-III線に沿う縦断面図である。図４は、図２に示すIV-IV線に沿う縦断面図である。図５は、図３に示すV-V線よりも上の構造の図示を省いて、図１に示すチップダイオード１の電極膜の表面を示す平面図である。
【００１６】
チップダイオード１は、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称されるチップ部品型の半導体装置である。チップダイオード１の厚さは、たとえば５０μｍ以上１５０μｍ以下（本実施形態では１００μｍ程度）である。
図１〜図５を参照して、チップダイオード１は、略直方体形状の基板２を含む。基板２は、第１主面３と、その反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５Ａ〜５Ｄとを有している。基板２の第１主面３および第２主面４は、いずれも第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において長方形状に形成されている。基板２の側面５Ａ〜５Ｄには、当該基板２の長手方向に沿って延びる一対の長手側面５Ａ，５Ｂと、当該基板２の短手方向に沿って延びる一対の短手側面５Ｃ，５Ｄとが含まれる。前述の「０６０３」、「０４０２」、「０３０１５」等は、長手側面５Ａ，５Ｂの長さおよび短手側面５Ｃ，５Ｄの長さによって定義されている。
【００１７】
基板２は、本実施形態では、ｐ型半導体層１０（第２導電型半導体層）と、ｐ型半導体層１０上に積層されたｎ−半導体層１１（第１導電型半導体層）とを含む積層構造を有している。基板２の第１主面３は、ｎ−型半導体層１１によって形成されており、基板２の第２主面４は、ｐ＋＋型半導体基板１２によって形成されている。ｐ型半導体層１０は、基板２の第１主面３側のｐ型不純物濃度が基板２の第２主面４側のｐ型不純物濃度よりも低い構造を有している。
【００１８】
より具体的には、ｐ型半導体層１０は、ｐ＋＋型半導体基板１２（第２導電型高濃度領域）と、ｐ＋＋型半導体基板１２上に形成されたｐ−型半導体層１３（第２導電型不純物領域）とを含む積層構造を有している。ｐ＋＋型半導体基板１２は、本実施形態では、ｐ＋＋型のシリコン基板である。基板２において、ｐ＋＋型半導体基板１２は、ｐ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。ｐ＋＋型半導体基板１２の抵抗値は、たとえば１０ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下である。
【００１９】
ｐ−型半導体層１３は、本実施形態では、ｐ＋＋型半導体基板１２の主面からシリコンをエピタキシャル成長させることによって形成されており、当該ｐ＋＋型半導体基板１２上に形成されたｐ−型エピタキシャル層からなる。ｐ−型半導体層１３は、ｐ＋＋型半導体基板１２のｐ型不純物濃度よりも低いｐ型不純物濃度を有する低濃度かつ高抵抗の領域として形成されている。ｐ−型半導体層１３の抵抗値は、たとえば５０Ω・ｃｍ以上、より具体的には８０Ω・ｃｍ以上１５０Ω・ｃｍ以下である。
【００２０】
ｎ−型半導体層１１は、本実施形態では、ｐ−型半導体層１３の主面からシリコンをエピタキシャル成長させることによって形成されており、当該ｐ−型半導体層１３上に形成されたｎ−型エピタキシャル層からなる。ｎ−型半導体層１１は、基板２において、ｐ＋＋型半導体基板１２のｐ型不純物濃度よりも低いｎ型不純物濃度を有する低濃度かつ高抵抗の領域として形成されている。ｎ−型半導体層１１の抵抗値は、たとえば１Ω・ｃｍ以上、より具体的には１０Ω・ｃｍ以上１００Ω・ｃｍ以下である。
【００２１】
基板２の第１主面３上には、実装基板等に外部接続可能な第１外部端子１５と、実装基板等に外部接続可能な第２外部端子１６とが互いに間隔を空けて形成されている。第１外部端子１５は、基板２の長手方向一方側の端部に配置されており、基板２の短手方向に沿って延びる長方形状に形成されている。第２外部端子１６は、基板２の長手方向他方側の端部に配置されており、基板２の短手方向に沿って延びる長方形状に形成されている。
【００２２】
図２および図３を参照して、基板２の第１主面３側の表層部には、複数（本実施形態では２つ）のｎ−型の第１ダイオード領域２０Ａ，２０Ｂが間隔を空けて形成されている。複数の第１ダイオード領域２０Ａ，２０Ｂは、平面視において基板２の周縁部に形成されている。複数の第１ダイオード領域２０Ａ，２０Ｂには、第１外部端子１５と電気的に接続された第１ダイオード領域２０Ａと、第２外部端子１６と電気的に接続された第１ダイオード領域２０Ｂとが含まれる。第１ダイオード領域２０Ａ，２０Ｂは、ｎ型不純物濃度が比較的低いｎ−型半導体層１１の一部を利用して形成されている。
【００２３】
第１ダイオード領域２０Ａは、より具体的には、第１外部端子１５の直下に形成されており、平面視において第１外部端子１５と重なっている。第１ダイオード領域２０Ａは、本実施形態では、平面視において基板２の長手側面５Ｂおよび短手側面５Ｃを接続する角部に近接する位置に、当該角部から間隔を空けて形成されている。第１ダイオード領域２０Ａは、基板２の第１主面３側の表層部において、第１外部端子１５の直下の任意の領域に形成されていてもよい。
【００２４】
第１ダイオード領域２０Ｂは、より具体的には、第２外部端子１６の直下に形成されており、平面視において第２外部端子１６と重なっている。第１ダイオード領域２０Ｂは、本実施形態では、平面視において基板２の長手側面５Ｂおよび短手側面５Ｄを接続する角部に近接する位置に、当該角部から間隔を空けて形成されている。第１ダイオード領域２０Ｂは、基板２の第１主面３側の表層部において、第２外部端子１６の直下の任意の領域に形成されていてもよい。
【００２５】
第１ダイオード領域２０Ａ，２０Ｂは、本実施形態では、平面視八角形状に形成されているが、平面視四角形状や平面視六角形状等の平面視八角形状以外の平面視多角形状に形成されていてもよいし、平面視円形状に形成されていてもよい。また、第１ダイオード領域２０Ａ，２０Ｂの平面視面積は任意の値に設定可能であり、基板２の第１主面３の平面視面積に対する第１ダイオード領域２０Ａ，２０Ｂの平面視面積の比は、図２から把握される比に基づいて設定されるものではない。
【００２６】
第１ダイオード領域２０Ａ，２０Ｂは、ｐ−型半導体層１３と電気的に接続されている。ｎ−型半導体層１１の一部からなる第１ダイオード領域２０Ａ，２０Ｂは、比較的低いｎ型不純物濃度を有しているから、第１ダイオード領域２０Ａ，２０Ｂとｐ−型半導体層１３との間の静電容量の低下を図ることができる。
第１ダイオード領域２０Ａおよびｐ−型半導体層１３との間の領域には、ｐｎ接合部が形成されている。第１ダイオード領域２０Ａおよびｐ−型半導体層１３の間のｐｎ接合部によって、ｐ−型半導体層１３をアノードとし、かつ第１ダイオード領域２０Ａをカソードとする第１ｐｎ接合ダイオードＤ１Ａが形成されている。第１ダイオード領域２０Ｂおよびｐ−型半導体層１３との間の領域には、ｐｎ接合部が形成されている。第１ダイオード領域２０Ｂおよびｐ−型半導体層１３の間のｐｎ接合部によって、ｐ−型半導体層１３をアノードとし、かつ第１ダイオード領域２０Ｂをカソードとする第１ｐｎ接合ダイオードＤ１Ｂが形成されている。第１ｐｎ接合ダイオードＤ１Ａおよび第１ｐｎ接合ダイオードＤ１Ｂは、ｐ−型半導体層１３を介して逆直列に接続されている。
【００２７】
図２および図３を参照して、基板２の第１主面３側の表層部には、複数（本実施形態では２つ）のダイオードセル領域２２Ａ，２２Ｂが形成されている。複数のダイオードセル領域２２Ａ，２２Ｂには、第１外部端子１５と電気的に接続された第１ダイオードセル領域２２Ａと、第２外部端子１６と電気的に接続された第２ダイオードセル領域２２Ｂとが含まれる。
【００２８】
第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂは、平面視において基板２の中央部に形成されており、かつ、第１外部端子１５および第２外部端子１６の対向方向（基板２の長手方向）に沿って互いに隣り合うように形成されている。より具体的には、第１ダイオードセル領域２２Ａは、第１外部端子１５および第２外部端子１６の間において第１外部端子１５側に形成されており、第２ダイオードセル領域２２Ｂは、第１外部端子１５および第２外部端子１６の間において第２外部端子１６側に形成されている。
【００２９】
第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂは、いずれも第１ダイオード領域２０Ａ，２０Ｂから間隔を空けて形成されている。ダイオードセル領域２２Ａ，２２Ｂは、本実施形態では、平面視八角形状に形成されているが、平面視四角形状や平面視六角形状等の平面視八角形状以外の平面視多角形状に形成されていてもよいし、平面視円形状に形成されていてもよい。
【００３０】
各ダイオードセル領域２２Ａ，２２Ｂは、基板２の第１主面３およびｐ−型半導体層１３の間の領域に形成されたｎ型不純物領域２３と、ｎ型不純物領域２３の表層部に形成されたｐ型の第２ダイオード領域２４とを含む。各ダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３は、低濃度領域２５と、高濃度領域２６とを含む。
各ダイオードセル領域２２Ａ，２２Ｂの低濃度領域２５は、ｎ型不純物濃度が比較的低いｎ−型半導体層１１の一部を利用して基板２の表層部に形成されている。ｎ−型半導体層１１の一部からなる低濃度領域２５は、比較的低いｎ型不純物濃度を有しているから、当該低濃度領域２５と第２ダイオード領域２４との間の静電容量の低下を図ることができる。
【００３１】
各ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６は、低濃度領域２５のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。各高濃度領域２６は、本実施形態では、互いに隣り合う低濃度領域２５の間において一体的に形成されている。各高濃度領域２６は、低濃度領域２５を他の領域から区画している。
各高濃度領域２６は、より具体的には、低濃度領域２５の底部を覆う第１領域２７と、低濃度領域２５の側部を覆うように第１領域２７の周縁から基板２の第１主面３に向けて延びる第２領域２８とを含む。各高濃度領域２６の第１領域２７の底部は、ｐ−型半導体層１３内に位置している。各高濃度領域２６の第１領域２７は、高濃度領域２６の第２領域２８のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。各高濃度領域２６の第１領域２７は、高濃度領域２６の第２領域２８を形成するｎ型不純物とは異なるｎ型不純物によって形成されている。各高濃度領域２６の第１領域２７は、ヒ素（Ａｓ）を含んでいてもよく、各高濃度領域２６の第２領域２８は、リン（Ｐ）を含んでいてもよい。
【００３２】
各高濃度領域２６の第２領域２８は、基板２の第１主面３とｐ−型半導体層１３との間の領域において、低濃度領域２５および第１領域２７を取り囲む無端状（本実施形態では、平面視八角環状）に形成されている。各高濃度領域２６は、基板２の第１主面３から第２主面４に向かってｎ型不純物濃度が連続的に低下する濃度プロファイルを有しており、各高濃度領域２６の第２領域２８の底部は、ｐ−型半導体層１３内に位置している。
【００３３】
より具体的には、各高濃度領域２６の第２領域２８は、基板２の第１主面３側の表層部に形成された上側領域２９と、上側領域２９とｐ−型半導体層１３との間の領域に形成された下側領域３０とを含む。各高濃度領域２６において、第２領域２８の上側領域２９は、第２領域２８の下側領域３０のｎ型不純物濃度よりも高いｎ型不純物濃度を有しており、当該上側領域２９から下側領域３０に向かってｎ型不純物濃度が連続的に低下している。各高濃度領域２６の第２領域２８では、この下側領域３０の底部がｐ−型半導体層１３内に位置している。
【００３４】
各ダイオードセル領域２２Ａ，２２Ｂにおいて、第２ダイオード領域２４は、低濃度領域２５の表層部に、当該低濃度領域２５の周縁から内側に間隔を空けて形成されている。各ダイオードセル領域２２Ａ，２２Ｂにおいて、第２ダイオード領域２４および低濃度領域２５の間の領域には、ｐｎ接合部が形成されている。
第１ダイオードセル領域２２Ａでは、第２ダイオード領域２４および低濃度領域２５の間のｐｎ接合部によって、第２ダイオード領域２４をアノードとし、低濃度領域２５をカソードとする第２ｐｎ接合ダイオードＤ２Ａが形成されている。一方、第２ダイオードセル領域２２Ｂでは、第２ダイオード領域２４および低濃度領域２５の間のｐｎ接合部によって、第２ダイオード領域２４をアノードとし、低濃度領域２５をカソードとする第２ｐｎ接合ダイオードＤ２Ｂが形成されている。第２ｐｎ接合ダイオードＤ２Ａおよび第２ｐｎ接合ダイオードＤ２Ｂは、本実施形態では、高濃度領域２６および後述する第３電極膜５７を介して逆直列に接続されている。
【００３５】
図２および図４を参照して、基板２の第１主面３側の表層部には、ツェナーダイオードセル領域３１が形成されている。ツェナーダイオードセル領域３１は、第１ダイオード領域２０Ａ，２０Ｂおよびダイオードセル領域２２Ａ，２２Ｂから間隔を空けて形成されている。ツェナーダイオードセル領域３１は、本実施形態では、第１外部端子１５および第２外部端子１６の間において、基板２の短手方向にダイオードセル領域２２Ａ，２２Ｂと対向する位置に形成されている。ツェナーダイオードセル領域３１は、ｎ＋型の第１ツェナー不純物領域３２と、ｐ型の第２ツェナー不純物領域３３とを含む。
【００３６】
第１ツェナー不純物領域３２は、基板２の第１主面３側の表層部に形成されており、第１ダイオード領域２０Ａ，２０Ｂのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。第１ツェナー不純物領域３２は、本実施形態では、平面視四角形状に形成されているが、平面視六角形状や平面視八角形状等の平面視四角形状以外の平面視多角形状に形成されていてもよいし、平面視円形状に形成されていてもよい。
【００３７】
第２ツェナー不純物領域３３は、第１ツェナー不純物領域３２およびｐ−型半導体層１３の間の領域に形成されており、第１ツェナー不純物領域３２およびｐ−型半導体層１３と電気的に接続されている。第２ツェナー不純物領域３３は、基板２の第１主面３から第２主面４に向かってｐ型不純物濃度が連続的に低下する濃度プロファイルを有しており、当該第２ツェナー不純物領域３３の底部は、ｐ−型半導体層１３内に位置している。より具体的には、第２ツェナー不純物領域３３は、ｐ＋型高濃度領域３４と、ｐ型低濃度領域３５とを含む。
【００３８】
第２ツェナー不純物領域３３のｐ＋型高濃度領域３４は、基板２の第１主面３側の表層部に形成されており、ｐ−型半導体層１３のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。第２ツェナー不純物領域３３のｐ型低濃度領域３５は、ｐ−型半導体層１３およびｐ＋型高濃度領域３４の間の領域に形成されており、ｐ−型半導体層１３のｐ型不純物濃度よりも高く、かつｐ＋型高濃度領域３４のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。第２ツェナー不純物領域３３では、ｐ＋型高濃度領域３４からｐ型低濃度領域３５に向けてｐ型不純物濃度が連続的に低下しており、当該ｐ型低濃度領域３５の底部が、ｐ−型半導体層１３内に位置している。
【００３９】
第１ツェナー不純物領域３２は、本実施形態では、ｐ＋型高濃度領域３４の表層部に形成されている。第１ツェナー不純物領域３２およびｐ＋型高濃度領域３４の間の領域には、ｐｎ接合部が形成されている。このｐｎ接合部によって、第２ツェナー不純物領域３３をアノードとし、第１ツェナー不純物領域３２をカソードとするツェナーダイオードＤＺが形成されている。
【００４０】
図３を参照して、基板２の第１主面３側の表層部において、第１ダイオード領域２０Ａおよび第１ダイオードセル領域２２Ａの間の領域、ならびに、第１ダイオード領域２０Ｂおよび第２ダイオードセル領域２２Ｂの間の領域には、それらを互いに電気的に分離するｐ型の素子分離領域３６が形成されている。
本実施形態では、第１ダイオード領域２０Ａ，２０Ｂおよびダイオードセル領域２２Ａ，２２Ｂ以外の領域のほぼ全域に、素子分離領域３６が形成されている。この構造では、素子分離領域３６は、第１ダイオード領域２０Ａ，２０Ｂの周囲およびダイオードセル領域２２Ａ，２２Ｂの周囲を取り囲んでいる。
【００４１】
素子分離領域３６は、基板２の第１主面３から露出し、かつ、ｐ−型半導体層１３と接続されるように、基板２の第１主面３およびｐ−型半導体層１３の間の領域に形成されている。素子分離領域３６は、基板２の第１主面３から第２主面４に向かってｐ型不純物濃度が連続的に低下する濃度プロファイルを有しており、当該素子分離領域３６の底部は、ｐ−型半導体層１３内に位置するように形成されている。より具体的には、素子分離領域３６は、ｐ＋型高濃度領域３７と、ｐ型低濃度領域３８とを含む。
【００４２】
素子分離領域３６のｐ＋型高濃度領域３７は、基板２の第１主面３側の表層部に形成されており、ｐ−型半導体層１３のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。素子分離領域３６のｐ型低濃度領域３８は、ｐ−型半導体層１３およびｐ＋型高濃度領域３７の間の領域に形成されており、ｐ−型半導体層１３のｐ型不純物濃度よりも高く、かつｐ＋型高濃度領域３７のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。素子分離領域３６では、ｐ＋型高濃度領域３７からｐ型低濃度領域３８に向けてｐ型不純物濃度が連続的に低下しており、当該ｐ型低濃度領域３８の底部が、ｐ−型半導体層１３内に位置している。
【００４３】
図４において述べた第２ツェナー不純物領域３３のｐ＋型高濃度領域３４およびｐ型低濃度領域３５は、素子分離領域３６のｐ＋型高濃度領域３７の一部およびｐ型低濃度領域３８の一部を利用して形成されている。
図３を参照して、本実施形態に係るチップダイオード１は、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域、ならびに、第１ダイオード領域２０Ｂとｐ−型半導体層１３との間の領域にそれぞれ形成されたｐ−型境界領域４０を含む。図３では、明瞭化のため、ドット状のハッチングによって各ｐ−型境界領域４０が示されている。各ｐ−型境界領域４０は、ｎ型不純物およびｐ型不純物を含み、当該ｐ型不純物濃度が当該ｎ型不純物のｎ型不純物濃度よりも高い領域である。各ｐ−型境界領域４０のｐ型不純物濃度は、第１ダイオード領域２０Ａのｎ型不純物濃度よりも高く、かつ、ｐ−型半導体層１３のｐ型不純物濃度よりも低い。
【００４４】
各ｐ−型境界領域４０は、ｐ型半導体層１０のｐ型不純物が第１ダイオード領域２０Ａ，２０Ｂの下方領域に拡散することによって形成されており、当該ｐ型不純物によって第１ダイオード領域２０Ａ，２０Ｂの下方領域のｎ型がｐ型に反転したｐ−型反転領域である。したがって、各ｐ−型境界領域４０は、ｐ型半導体層１０と同一のｐ型不純物を含む。
【００４５】
より具体的には、ｐ−型境界領域４０は、ｐ−型半導体層１３のｐ型不純物と同一のｐ型不純物を含み、かつ、ｐ＋＋型半導体基板１２のｐ型不純物と同一のｐ型不純物を含む。ｐ＋＋型半導体基板１２およびｐ−型半導体層１３は、本実施形態では、いずれもｐ型不純物としてのホウ素を含む。したがって、ｐ−型境界領域４０は、ｐ型不純物としてのホウ素を含む。また、各ｐ−型境界領域４０は、第１ダイオード領域２０Ａ，２０Ｂと同一のｎ型不純物を含む。第１ダイオード領域２０Ａ，２０Ｂは、本実施形態では、いずれもｎ型不純物としてのリンを含む。したがって、ｐ−型境界領域４０は、ｎ型不純物としてのリンを含む。
【００４６】
前述の第１ダイオード領域２０Ａ，２０Ｂは、ｐ−型境界領域４０を介してｐ−型半導体層１３に電気的に接続されている。第１ダイオード領域２０Ａ，２０Ｂおよびｐ−型半導体層１３の間の領域に形成されるｐｎ接合部には、第１ダイオード領域２０Ａ，２０Ｂおよびｐ−型境界領域４０の間に形成されるｐｎ接合部が含まれる。
次に、図６および図７を参照して、第１ダイオード領域２０Ａ，２０Ｂの濃度プロファイルについて説明する。図６は、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域にｐ−型境界領域４０が存在しない場合の第１ダイオード領域２０Ａの濃度プロファイルをシミュレーションにより求めた結果を示すグラフである。図７は、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域にｐ−型境界領域４０が存在する場合の第１ダイオード領域２０Ａの濃度プロファイルをシミュレーションにより求めた結果を示すグラフである。
【００４７】
第１ダイオード領域２０Ａおよび第１ダイオード領域２０Ｂの濃度プロファイルは、ほぼ等しいので、図６および図７では、第１ダイオード領域２０Ａの濃度プロファイルのみを示している。図６および図７において、縦軸は、不純物濃度であり、横軸は、基板２の第１主面３からの距離（深さ）である。
図６を参照して、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域にｐ−型境界領域４０が存在しない場合、第１ダイオード領域２０Ａおよびｐ−型半導体層１３の間のｐｎ接合部の近傍において、第１ダイオード領域２０Ａのｎ型不純物濃度が増加している。これは、オートドープ現象によって、第１ダイオード領域２０Ａ内に、ダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３のｎ型不純物（本実施形態では、リンやヒ素）が混入したためである。第１ダイオード領域２０Ａのｎ型不純物濃度が高濃度化すると、第１ダイオード領域２０Ａおよびｐ−型半導体層１３との間の静電容量が増加する。
【００４８】
これに対して、図７を参照して、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域にｐ−型境界領域４０が存在する場合では、第１ダイオード領域２０Ａは、基板２の第１主面３から第２主面４に向かってｎ型不純物濃度が連続的に低下する濃度プロファイルを有している。これは、オートドープ現象によって、第１ダイオード領域２０Ａ内に混入したダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３からのｎ型不純物（本実施形態では、リンやヒ素）が、ｐ−型境界領域４０のｐ型不純物によって相殺されたためである。
【００４９】
つまり、第１ダイオード領域２０Ａ直下のｐ型不純物濃度の濃度プロファイルから、ｐ−型境界領域４０は、第１ダイオード領域２０Ａを形成するｎ型不純物（本実施形態では、リン）に加えて、ダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３のｎ型不純物（本実施形態では、リンやヒ素）を含み、これらｎ型不純物のｎ型不純物濃度よりも高いｐ型不純物濃度を有していることが理解される。
【００５０】
このように、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域にｐ−型境界領域４０を形成することによって、第１ダイオード領域２０Ａの不所望な高濃度化を抑制できるから、第１ダイオード領域２０Ａおよびｐ−型半導体層１３の間の静電容量の増加を抑制できる。
図３を再度参照して、基板２の第１主面３上には、当該第１主面３の全域を被覆するように表面絶縁層５０が形成されている。表面絶縁層５０は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。
【００５１】
図２〜図４を参照して、表面絶縁層５０には、第１ダイオード領域２０Ａを露出させる第１コンタクト孔５１Ａと、第１ダイオード領域２０Ｂを露出させる第１コンタクト孔５１Ｂとが形成されている。第１コンタクト孔５１Ａは、第１ダイオード領域２０Ａの周縁よりも内側の領域に形成されており、第１コンタクト孔５１Ｂは、第１ダイオード領域２０Ｂの周縁よりも内側の領域に形成されている。
【００５２】
また、表面絶縁層５０には、第１ダイオードセル領域２２Ａの第２ダイオード領域２４を露出させる第２コンタクト孔５２Ａと、第２ダイオードセル領域２２Ｂの第２ダイオード領域２４を露出させる第２コンタクト孔５２Ｂとが形成されている。第２コンタクト孔５２Ａは、第１ダイオードセル領域２２Ａの第２ダイオード領域２４の周縁よりも内側の領域に形成されており、第２コンタクト孔５２Ｂは、第２ダイオードセル領域２２Ｂの第２ダイオード領域２４の周縁よりも内側の領域に形成されている。
【００５３】
また、表面絶縁層５０には、第１ダイオードセル領域２２Ａの高濃度領域２６（第２領域２８）を露出させる第３コンタクト孔５３Ａと、第２ダイオードセル領域２２Ｂの高濃度領域２６（第２領域２８）を露出させる第３コンタクト孔５３Ｂとが形成されている。第３コンタクト孔５３Ａおよび第３コンタクト孔５３Ｂは、本実施形態では、互いに隣り合う低濃度領域２５の間において一体的に形成されている。
【００５４】
第３コンタクト孔５３Ａは、第１ダイオードセル領域２２Ａ側において、高濃度領域２６の第２領域２８の周縁よりも内側の領域に形成されている。第３コンタクト孔５３Ａは、第１ダイオードセル領域２２Ａ側において、高濃度領域２６の第２領域２８の一部を露出させるように高濃度領域２６の第２領域２８に沿って形成されている。第３コンタクト孔５３Ｂは、第２ダイオードセル領域２２Ｂ側において、高濃度領域２６の第２領域２８の周縁よりも内側の領域に形成されている。第３コンタクト孔５３Ｂは、第２ダイオードセル領域２２Ｂ側において、高濃度領域２６の第２領域２８の一部を露出させるように高濃度領域２６の第２領域２８に沿って形成されている。
【００５５】
また、表面絶縁層５０には、ツェナーダイオードセル領域３１の第１ツェナー不純物領域３２を露出させる第４コンタクト孔５４が形成されている。第４コンタクト孔５４は、第１ツェナー不純物領域３２の周縁よりも内側の領域に形成されている。
図３および図５を参照して、表面絶縁層５０上には、第１電極膜５５、第２電極膜５６および第３電極膜５７が互いに間隔を空けて形成されている。
【００５６】
第１電極膜５５は、基板２の第１外部端子１５の直下の表面絶縁層５０上に配置された第１パッド電極膜５８と、第１パッド電極膜５８から第２コンタクト孔５２Ａに向けて引き出された第１引き出し電極膜５９とを含む。
第１パッド電極膜５８は、基板２の短手方向に沿って延びる長方形状に形成されている。第１パッド電極膜５８の一部は、第１コンタクト孔５１Ａに入り込み、当該第１コンタクト孔５１Ａ内において第１ダイオード領域２０Ａと電気的に接続されている。より具体的には、第１ダイオード領域２０Ａは、その表層部において、当該第１ダイオード領域２０Ａのｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型の第１接続領域６０を含み、第１パッド電極膜５８は、この第１接続領域６０との間でオーミック接合を形成している。
【００５７】
第１引き出し電極膜５９は、表面絶縁層５０上から第２コンタクト孔５２Ａに入り込み、当該第２コンタクト孔５２Ａ内において第２ダイオード領域２４と電気的に接続されている。第１引き出し電極膜５９は、第２ダイオード領域２４との間でオーミック接合を形成している。
第２電極膜５６は、基板２の第２外部端子１６の直下の表面絶縁層５０上に配置された第２パッド電極膜６１と、第２パッド電極膜６１から第２コンタクト孔５２Ｂに向けて引き出された第２引き出し電極膜６２とを含む。
【００５８】
第２パッド電極膜６１は、基板２の短手方向に沿って延びる長方形状に形成されている。第２パッド電極膜６１の一部は、第１コンタクト孔５１Ｂに入り込み、当該第１コンタクト孔５１Ｂ内において第１ダイオード領域２０Ｂと電気的に接続されている。より具体的には、第１ダイオード領域２０Ｂは、その表層部において、当該第１ダイオード領域２０Ｂのｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型の第２接続領域６３を含み、第２パッド電極膜６１は、この第２接続領域６３との間でオーミック接合を形成している。
【００５９】
第２引き出し電極膜６２は、表面絶縁層５０上から第２コンタクト孔５２Ｂに入り込み、当該第２コンタクト孔５２Ｂ内において第１ダイオード領域２０Ｂと電気的に接続されている。第２引き出し電極膜６２は、第２コンタクト孔５２Ｂとの間でオーミック接合を形成している。
第３電極膜５７は、第１電極膜５５および第２電極膜５６の間の表面絶縁層５０上において、第１電極膜５５および第２電極膜５６から間隔を空けて形成されている。第３電極膜５７は、各ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６（第２領域２８）および第１ツェナー不純物領域３２を被覆している。
【００６０】
より具体的には、第３電極膜５７は、第３コンタクト孔５３Ａに入り込み、当該第３コンタクト孔５３Ａ内において第１ダイオードセル領域２２Ａの高濃度領域２６（第２領域２８）と電気的に接続された部分を含む。また、第３電極膜５７は、第３コンタクト孔５３Ｂに入り込み、当該第３コンタクト孔５３Ｂ内において第２ダイオードセル領域２２Ｂの高濃度領域２６（第２領域２８）と電気的に接続された部分を含む。また、第３電極膜５７は、第４コンタクト孔５４に入り込み、当該第４コンタクト孔５４内で第１ツェナー不純物領域３２と電気的に接続された部分を含む。
【００６１】
第３電極膜５７は、各ダイオードセル領域２２Ａ，２Ｂの高濃度領域２６（第２領域２８）との間でオーミック接合を形成している。また、第３電極膜５７は、第１ツェナー不純物領域３２との間でオーミック接合を形成している。
図１および図３を参照して、表面絶縁層５０上には、第１電極膜５５、第２電極膜５６および第３電極膜５７を被覆するように絶縁層７０が形成されている。絶縁層７０は、表面絶縁層５０側からこの順に積層されたパッシベーション膜７１および樹脂膜７２を含む。パッシベーション膜７１は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。樹脂膜７２は、ポリイミドを含んでいてもよい。
【００６２】
絶縁層７０には、第１パッド電極膜５８の縁部を除く領域を露出させる第１パッド開口７３と、第２パッド電極膜６１の縁部を除く領域を露出させる第２パッド開口７４とが形成されている。第１パッド開口７３内には、前述の第１外部端子１５が形成されており、第２パッド開口７４内には、前述の第２外部端子１６が形成されている。
第１外部端子１５は、第１パッド開口７３内において第１電極膜５５の第１パッド電極膜５８と電気的に接続されている。これにより、第１外部端子１５は、第１電極膜５５を介して第１ダイオード領域２０Ａと電気的に接続されており、かつ、第１ダイオードセル領域２２Ａの第２ダイオード領域２４と電気的に接続されている。第１外部端子１５は、絶縁層７０から突出するように形成されており、当該絶縁層７０を被覆する被覆部を有している。第１外部端子１５は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第１パッド電極膜５８から順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
【００６３】
第２外部端子１６は、第２パッド開口７４内において第２電極膜５６の第２パッド電極膜６１と電気的に接続されている。これにより、第２外部端子１６は、第２電極膜５６を介して第１ダイオード領域２０Ｂと電気的に接続されており、かつ、第２ダイオードセル領域２２Ｂの第２ダイオード領域２４と電気的に接続されている。第２外部端子１６は、絶縁層７０から突出するように形成されており、当該絶縁層７０を被覆する被覆部を有している。第２外部端子１６は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第２パッド電極膜６１から順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
【００６４】
図１および図２を参照して、基板２の長手側面５Ａおよび短手側面５Ｄを接続する角部、および絶縁層７０において当該角部と整合する位置には、面取り部７５が形成されている。この面取り部７５により、基板２が非対称形状とされている。基板２を非対称形状とすることにより、当該基板２の形状に基づいてチップダイオード１の表裏を判定したり、チップダイオード１の実装方向等の様々な情報を取得したりすることができる。
【００６５】
次に、図８を参照して、チップダイオード１の電気的構造について説明する。図８は、図１に示すチップダイオード１の電気的構造を示す回路図である。
図８を参照して、チップダイオード１は、第１ｐｎ接合ダイオードＤ１Ａおよび第１ｐｎ接合ダイオードＤ１Ｂを含む第１逆直列回路８０と、第２ｐｎ接合ダイオードＤ２Ａおよび第２ｐｎ接合ダイオードＤ２Ｂを含む第２逆直列回路８１と、第１逆直列回路８０および第２逆直列回路８１に接続されたツェナーダイオードＤＺとを含む。
【００６６】
第１逆直列回路８０は、第１ｐｎ接合ダイオードＤ１Ａのカソードおよび第１ｐｎ接合ダイオードＤ１Ｂのカソード同士が電気的に接続されたカソード接続部８２を有している。カソード接続部８２とは、より具体的には、前述のｐ型半導体層１０（ｐ＋＋型半導体基板１２およびｐ−型半導体層１３）によって形成されている。第１逆直列回路８０において、第１ｐｎ接合ダイオードＤ１Ａのアノードは、第１外部端子１５に電気的に接続されており、第１ｐｎ接合ダイオードＤ１Ｂのアノードは、第２外部端子１６に電気的に接続されている。
【００６７】
第２逆直列回路８１は、第２ｐｎ接合ダイオードＤ２Ａのアノードおよび第２ｐｎ接合ダイオードＤ２Ｂのアノード同士が電気的に接続されたアノード接続部８３を有している。アノード接続部８３とは、より具体的には、前述の高濃度領域２６および第３電極膜５７によって形成されている。第２逆直列回路８１において、第２ｐｎ接合ダイオードＤ２Ａのカソードは、第１外部端子１５に電気的に接続されており、第２ｐｎ接合ダイオードＤ２Ｂのカソードは、第２外部端子１６に電気的に接続されている。
【００６８】
ツェナーダイオードＤＺのアノードは、第２逆直列回路８１のアノード接続部８３に接続されており、ツェナーダイオードＤＺのカソードは、第１逆直列回路８０のカソード接続部８２に接続されている。
第１外部端子１５および第２外部端子１６間に、第１外部端子１５を基準電位（たとえばグランド電位）として、所定の閾値電圧以上の電圧が印加されると、第１ｐｎ接合ダイオードＤ１Ｂ、ツェナーダイオードＤＺおよび第２ｐｎ接合ダイオードＤ２Ａを結ぶ直列回路を介して第２外部端子１６から第１外部端子１５に電流が流れる。
【００６９】
第１外部端子１５および第２外部端子１６間に、第２外部端子１６を基準電位（たとえばグランド電位）として、所定の閾値電圧以上の電圧が印加されると、第１ｐｎ接合ダイオードＤ１Ａ、ツェナーダイオードＤＺおよび第２ｐｎ接合ダイオードＤ２Ｂを結ぶ直列回路を介して第１外部端子１５から第２外部端子１６に電流が流れる。
第１外部端子１５および第２外部端子１６間の電圧（電圧降下）の絶対値が所定の閾値電圧未満の場合、第１逆直列回路８０および第２逆直列回路８１によって、第１外部端子１５および第２外部端子１６間に電流が流れるのが阻止される。
【００７０】
このような動作を実現するチップダイオード１によれば、たとえば電気回路の一部に組み込まれることによって、過電圧やＥＳＤ（Electro Static Discharge：静電気放電）等から当該電気回路を保護する保護回路を提供できる。
次に、図９を参照して、第１外部端子１５および第２外部端子１６間の静電容量について説明する。図９は、図１に示すチップダイオード１の電気的構造をコンデンサによって示した回路図である。
【００７１】
第１ｐｎ接合ダイオードＤ１Ａの静電容量および第１ｐｎ接合ダイオードＤ１Ｂの静電容量はほぼ等しく、図９ではこれらの静電容量をそれぞれＣ１で示している。また、第２ｐｎ接合ダイオードＤ２Ａの静電容量および第２ｐｎ接合ダイオードＤ２Ｂの静電容量はほぼ等しく、図９ではこれらの静電容量をそれぞれＣ２で示している。また、図９では、ツェナーダイオードＤＺの静電容量をＣＺで示している。また、図９では、第１外部端子１５および第２外部端子１６間の寄生静電容量をＣＰで示している。第１外部端子１５および第２外部端子１６間の合成容量ＣＥは、下記（１）式によって与えられる。
【００７２】
【数１】
2018056214.tif 000003
【００７３】
上記（１）式において、ＣＳは、第１ｐｎ接合ダイオードＤ１Ａ，Ｄ１Ｂの静電容量Ｃ１、第２ｐｎ接合ダイオードＤ２Ａ，Ｄ２Ｂの静電容量Ｃ２、および、ツェナーダイオードＤＺの静電容量ＣＺの合成容量である。第１ｐｎ接合ダイオードＤ１Ａ，Ｄ１Ｂの静電容量Ｃ１は、たとえば０．１ｐＦ以上０．５ｐＦ以下である。また、第２ｐｎ接合ダイオードＤ２Ａ，Ｄ２Ｂの静電容量Ｃ２は、たとえば０．０１ｐＦ以上０．５ｐＦ以下である。また、ツェナーダイオードＤＺの静電容量ＣＺは、たとえば３．０ｐＦ以上３００ｐＦ以下である。
【００７４】
ツェナーダイオードＤＺの静電容量ＣＺは、第１ｐｎ接合ダイオードＤ１Ａ，Ｄ１Ｂの静電容量Ｃ１に対して極めて大きく形成されている（Ｃ１＜＜ＣＺ）。また、ツェナーダイオードＤＺの静電容量ＣＺは、第２ｐｎ接合ダイオードＤ２Ａ，Ｄ２Ｂの静電容量Ｃ２に対して極めて大きく形成されている（Ｃ２＜＜ＣＺ）。上記（１）式の合成容量ＣＥは、下記（２）式によって近似できる。
【００７５】
【数２】
2018056214.tif 000004
【００７６】
上記（２）式に示されるように、合成容量ＣＥは、比較的小さい値である第１ｐｎ接合ダイオードＤ１Ａ，Ｄ１Ｂの静電容量Ｃ１および第２ｐｎ接合ダイオードＤ２Ａ，Ｄ２Ｂの静電容量Ｃ２に基づいて定めることができる。しかも、本実施形態では、前述のｐ−型境界領域４０により、第１ダイオード領域２０Ａ，２０Ｂのｎ型不純物濃度の増加が抑制されており、これら第１ｐｎ接合ダイオードＤ１Ａ，Ｄ１Ｂの静電容量Ｃ１および第２ｐｎ接合ダイオードＤ２Ａ，Ｄ２Ｂの静電容量Ｃ２の増加が抑えられている。したがって、第１外部端子１５および第２外部端子１６間の合成容量ＣＥの低化を図ることができる。
【００７７】
以上、本実施形態に係るチップダイオード１によれば、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域、ならびに、第１ダイオード領域２０Ｂとｐ−型半導体層１３との間の領域に、ｐ−型境界領域４０がそれぞれ形成されている。各ｐ−型境界領域４０は、ｎ型不純物およびｐ型不純物を含み、当該ｐ型不純物のｐ型不純物濃度が、当該ｎ型不純物のｎ型不純物濃度よりも高い構造を有している。より具体的には、各ｐ−型境界領域４０は、第１ダイオード領域２０Ａのｎ型不純物濃度よりも高く、かつ、ｐ−型半導体層１３のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
【００７８】
さらに具体的には、各ｐ−型境界領域４０は、ｐ型半導体層１０のｐ型不純物が第１ダイオード領域２０Ａ，２０Ｂの下方領域に拡散することによって形成されており、当該ｐ型不純物によって第１ダイオード領域２０Ａ，２０Ｂの下方領域のｎ型がｐ型に反転したｐ−型反転領域である。したがって、オートドープ現象が発生し、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域、ならびに、第１ダイオード領域２０Ｂとｐ−型半導体層１３との間の領域にｎ型不純物領域２３からのｎ型不純物が混入したとしても、当該混入したｎ型不純物をｐ−型境界領域４０のｐ型不純物によって相殺できる。
【００７９】
これにより、第１ダイオード領域２０Ａ，２０Ｂとｐ−型半導体層１３との間の領域において、ｎ型不純物濃度が高まるのを抑制できる。その結果、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の静電容量Ｃ１、および、第１ダイオード領域２０Ｂとｐ−型半導体層１３との間の静電容量Ｃ２の増加を抑制できる。よって、第１外部端子１５および第２外部端子１６間の合成容量ＣＥの低化を図ることができるチップダイオード１を提供できる。
【００８０】
また、本実施形態に係るチップダイオード１では、第１ダイオード領域２０Ａおよび第１ダイオード領域２０Ｂが、平面視において基板２の周縁部に形成されており、第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂが平面視において基板２の中央部に形成されている。これにより、基板２内の限られた領域内において、第１ダイオード領域２０Ａおよび第１ダイオードセル領域２２Ａの間、ならびに、第１ダイオード領域２０Ｂおよび第２ダイオードセル領域２２Ｂの間に比較的大きい距離を設けることができる。このような構造は、オートドープ現象によって、ダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３からのｎ型不純物が第１ダイオード領域２０Ａ，２０Ｂに混入するのを抑制する上で有効である。
【００８１】
また、本実施形態に係るチップダイオード１では、第１ダイオード領域２０Ａおよび第１ダイオードセル領域２２Ａの間の領域、ならびに、第１ダイオード領域２０Ｂおよび第２ダイオードセル領域２２Ｂの間の領域に、これらを電気的に分離する素子分離領域３６が形成されている。より具体的には、素子分離領域３６は、本実施形態では、第１ダイオード領域２０Ａおよび第１ダイオード領域２０Ｂ外の領域、ならびに、第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂ外の領域のほぼ全域に形成されている。このような構造も、オートドープ現象によって、ダイオードセル領域２２Ａ，２２Ｂのｎ型不純物領域２３からのｎ型不純物が第１ダイオード領域２０Ａ，２０Ｂに混入するのを抑制する上で有効である。
【００８２】
また、本実施形態に係るチップダイオード１では、第１ダイオード領域２０Ａが第１外部端子１５の直下に形成されており、第１ダイオード領域２０Ｂが第２外部端子１６の直下に形成されている。これにより、第１外部端子１５および第２外部端子１６の間の領域に、第１ダイオード領域２０Ａおよび第１ダイオードセル領域２２Ａを形成するスペースを設けなくて済むので、当該第１外部端子１５および第２外部端子１６の間の領域を有効活用できる。
【００８３】
本実施形態に係るチップダイオード１では、第１外部端子１５および第２外部端子１６の間の領域に、ダイオードセル領域２２Ａ，２２Ｂ、および、ツェナーダイオードセル領域３１が形成されている。したがって、基板２を大型化することなく、第１ｐｎ接合ダイオードＤ１Ａおよび第１ｐｎ接合ダイオードＤ１Ｂを含む第１逆直列回路８０と、第２ｐｎ接合ダイオードＤ２Ａおよび第２ｐｎ接合ダイオードＤ２Ｂを含む第２逆直列回路８１と、第１逆直列回路８０および第２逆直列回路８１に接続されたツェナーダイオードＤＺとを含む回路網を、共通の基板２上に作り込むことができる。
【００８４】
次に、図１０Ａ〜図１０Ｊを参照して、本実施形態に係るチップダイオード１の製造方法の一例について説明する。図１０Ａ〜図１０Ｊは、本実施形態に係るチップダイオード１の製造工程を示す模式的な縦断面図である。
図１０Ａを参照して、まず、一方主面１０ａおよび他方主面１０ｂを有し、一方主面１０ａ側のｐ型不純物濃度が他方主面１０ｂ側のｐ型不純物濃度よりも低い構造のｐ型半導体層１０が準備される。ｐ型半導体層１０は、より具体的には、シリコン製のｐ＋＋型半導体基板１２と、ｐ＋＋型半導体基板１２上に積層されたｐ−型半導体層１３を含む積層構造を有している。ｐ＋＋型半導体基板１２は、ｐ型不純物としてのホウ素を含む。ｐ−型半導体層１３は、ｐ型不純物としてのホウ素を導入しながら、ｐ＋＋型半導体基板１２の主面からシリコンをエピタキシャル成長させることによって形成される。
【００８５】
次に、ｐ型半導体層１０の一方主面１０ａ側の表層部に不純物が導入されない不純物非導入領域９０が複数設定される。複数の不純物非導入領域９０とは、より具体的には、複数の第１ダイオード領域２０Ａ，２０Ｂを形成すべき領域である。次に、ｐ型半導体層１０の一方主面１０ａ側の表層部における各不純物非導入領域９０外の領域、より具体的には、各ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６を形成すべき領域にｎ型不純物が選択的に注入される。さらに具体的には、高濃度領域２６の第１領域２７を形成すべき領域にｎ型不純物としてのヒ素が注入され、高濃度領域２６の第２領域２８（下側領域３０）を形成すべき領域にｎ型不純物としてのリンが注入される。ヒ素の注入量は、たとえば７．０×１０１５ｃｍ−２程度であり、リンの注入量は、たとえば１．０×１０１６ｃｍ−２程度である。
【００８６】
また、各不純物非導入領域９０を取り囲み、かつ、ｎ型不純物が注入される領域を取り囲むように、ｐ型半導体層１０の一方主面１０ａ側の表層部にｐ型不純物としてのホウ素が注入される。本実施形態では、各不純物非導入領域９０外の領域、および、ｎ型不純物が注入される領域外の領域のほぼ全域にｐ型不純物としてのホウ素が注入される。ホウ素の注入量は、たとえば４．５×１０１４ｃｍ−２程度である。
【００８７】
また、ｐ＋＋型半導体基板１２内のｐ型不純物（ホウ素）をｐ−型半導体層１３内に拡散させるため、ｐ型半導体層１０を加熱する熱処理工程が実行される。この熱処理工程は、たとえば１１００℃以上１２００℃以下の温度で、４時間〜５時間程度行われる。この熱処理工程によって、ｐ＋＋型半導体基板１２内のｐ型不純物（ホウ素）がｐ−型半導体層１３内に拡散し、当該ｐ−型半導体層１３のｐ型不純物濃度が高められる。
【００８８】
次に、図１０Ｂを参照して、ｎ型不純物としてのリンを導入しながら、ｐ型半導体層１０の一方主面１０ａからシリコンがエピタキシャル成長される。これにより、ｐ型半導体層１０の一方主面１０ａ上にｎ−型半導体層１１が形成される。
ｎ−型半導体層１１を形成する工程では、ｐ型半導体層１０を形成するｐ型不純物が、当該ｐ型半導体層１０の不純物非導入領域９０からエピタキシャル成長途中のｎ−型半導体層１１内に拡散する。本実施形態に係る製造方法では、図１０Ａの工程においてｐ型半導体層１０を加熱する熱処理工程を実行し、ｐ−型半導体層１３のｐ型不純物濃度が高められているから、当該熱処理工程を実行しない場合に比べて、不純物非導入領域９０からｎ−型半導体層１１内に拡散するｐ型不純物量を増加させることができる。
【００８９】
したがって、ｎ−型半導体層１１を形成する工程では、当該ｎ−型半導体層１１内に、ｐ−型半導体層１３のｐ型不純物に加えて、ｐ−型内に拡散したｐ＋＋型半導体基板１２のｐ型不純物を拡散させることができる。これにより、ｎ−型半導体層１１および各不純物非導入領域９０の間の領域に、ｎ型不純物およびｐ型不純物を含み、当該ｐ型不純物のｐ型不純物濃度が当該ｎ型不純物のｎ型不純物濃度よりも高いｐ−型境界領域４０が形成される。より具体的には、ｐ型半導体層１０の不純物非導入領域９０の直上に形成されたｎ−型半導体層１１の下方領域のｎ型がｐ型不純物によってｐ型に反転されることにより、ｐ−型反転領域としてのｐ−型境界領域４０が形成される。図１０Ｂでは、明瞭化のため、ドット状のハッチングによってｐ−型境界領域４０が示されている（以下、図１０Ｃ〜図１０Ｊにおいて同じ）。
【００９０】
また、ｎ−型半導体層１１を形成する工程では、ｐ型半導体層１０の複数の不純物非導入領域９０の直上に、ｎ−型半導体層１１の一部からなり、かつｐ−型境界領域４０を介してｐ型半導体層１０と電気的に接続された複数の第１ダイオード領域２０Ａ，２０Ｂがそれぞれ形成される。
また、ｎ−型半導体層１１を形成する工程では、ｐ型半導体層１０の一方主面１０ａ側の表層部に注入されたｎ型不純物が、エピタキシャル成長途中のｎ−型半導体層１１内に拡散する。これにより、ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６の一部（第１領域２７および第２領域２８の下側領域３０）が形成される。
【００９１】
また、ｎ−型半導体層１１を形成する工程では、ｐ型半導体層１０の一方主面１０ａ側の表層部に注入されたｐ型不純物が、エピタキシャル成長途中のｎ−型半導体層１１内に拡散する。これにより、素子分離領域３６のｐ型低濃度領域３８およびツェナーダイオードセル領域３１のｐ型低濃度領域３５（図示せず）が形成される。
図１０Ｂの工程では、各ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６の一部を形成するｎ型不純物の一部が、シリコンの成長方向と直交する方向（ｐ型半導体層１０の一方主面１０ａに沿う方向）に向けて拡散する。しかし、ｎ−型半導体層１１および各不純物非導入領域９０の間の領域に、ｎ型不純物およびｐ型不純物を含み、当該ｐ型不純物のｐ型不純物濃度が当該ｎ型不純物のｎ型不純物濃度よりも高いｐ−型境界領域４０が形成されるから、不純物非導入領域９０直上のｎ−型半導体層１１内にｎ型不純物が混入したとしても、当該混入したｎ型不純物をｐ−型境界領域４０のｐ型不純物によって相殺できる。これにより、第１ダイオード領域２０Ａとｐ−型半導体層１３との間の領域、ならびに、第１ダイオード領域２０Ｂとｐ−型半導体層１３との間の領域において、ｎ型不純物濃度が高まるのを抑制できる。
【００９２】
次に、図１０Ｃを参照して、ｎ−型半導体層１１の表層部において、素子分離領域３６およびツェナーダイオードセル領域３１を形成すべき領域に、ｐ型不純物としてのホウ素が注入される。ホウ素の注入量は、たとえば６．３×１０１５ｃｍ−２程度である。ｐ型不純物は、ダイオードセル領域２２Ａ，２２Ｂを形成すべき領域を取り囲み、かつ、複数の第１ダイオード領域２０Ａ，２０Ｂを露出させるように、ｎ−型半導体層１１の表層部に注入される。
【００９３】
次に、熱処理（ドライブイン処理）工程によって、ｎ型不純物がｎ−型半導体層１１の表層部に拡散される。熱処理（ドライブイン処理）工程は、たとえば１１００℃以上１２００℃以下の温度で、３０分〜１時間程度行われる。
次に、いわゆるリンデポ工程によって、ｎ−型半導体層１１の主面における各ダイオードセル領域２２Ａ，２２Ｂの高濃度領域２６の第２領域２８（上側領域２９）を形成すべき領域にｎ型不純物としてのリンが堆積される。その後、熱処理工程によって、ｎ−型半導体層１１の表層部にリンが拡散される。ｎ−型半導体層１１の表層部に対するリンの導入は、リンデポ工程に代えて、リンの注入によって行われてもよい。
【００９４】
次に、図１０Ｄを参照して、熱処理（ドライブイン処理）工程が実行される。この熱処理工程は、たとえば１１００℃以上１２００℃以下の温度で、４時間〜８時間程度行われる。この熱処理工程において、ｎ−型半導体層１１の表層部に拡散されたｎ型不純物が、各高濃度領域２６の第２領域２８の下側領域３０と接続される。これにより、各高濃度領域２６の第２領域２８の上側領域２９が形成される。また、これにより、各高濃度領域２６によって区画され、かつ、ｎ−型半導体層１１の一部からなる低濃度領域２５が形成される。
【００９５】
また、この熱処理工程において、ｎ−型半導体層１１の表層部に拡散されたｐ型不純物が、素子分離領域３６のｐ型低濃度領域３８およびツェナーダイオードセル領域３１のｐ型低濃度領域３５と接続される。これにより、素子分離領域３６のｐ＋型高濃度領域３７およびツェナーダイオードセル領域３１のｐ＋型高濃度領域３４（図示せず）が形成される。
【００９６】
また、図１０Ｄの熱処理工程では、ｐ型半導体層１０の不純物非導入領域９０から第１ダイオード領域２０Ａ，２０Ｂに向けてｐ型不純物がさらに拡散する。これにより、ｎ−型半導体層１１の下方領域、すなわち第１ダイオード領域２０Ａ，２０Ｂの下方領域に形成されたｐ−型境界領域４０をさらに成長させることができる。よって、図１０Ｂの熱処理工程後においても、第１ダイオード領域２０Ａとｐ型半導体層１０との間の領域、ならびに、第１ダイオード領域２０Ｂとｐ型半導体層１０との間の領域において、ｎ型不純物濃度が高まるのを抑制できる。図１０Ｄの熱処理工程は、複数回実行されてもよい。
【００９７】
次に、図１０Ｅを参照して、第１ダイオード領域２０Ａ，２０Ｂの表層部にｎ型不純物が選択的に注入および拡散されて、第１接続領域６０および第２接続領域６３が形成される。また、低濃度領域２５の表層部にｐ型不純物が選択的に注入および拡散されて、第２ダイオード領域２４が形成される。これにより、ｎ−型半導体層１１の表層部に複数のダイオードセル領域２２Ａ，２２Ｂが形成される。
【００９８】
また、図示はしないが、ｎ−型半導体層１１の表層部において、ダイオードセル領域２２Ａ，２２Ｂおよびダイオードセル領域２２Ａ，２２Ｂから間隔を空けた領域に、ｎ型不純物が注入および拡散される。これにより、第１ツェナー不純物領域３２および第２ツェナー不純物領域３３を含むツェナーダイオードセル領域３１が形成される。
次に、図１０Ｆを参照して、ｎ−型半導体層１１の主面上に表面絶縁層５０が形成される。表面絶縁層５０は、熱酸化処理によりｎ−型半導体層１１の主面を酸化することにより形成されてもよいし、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりｎ−型半導体層１１の主面に絶縁材料を堆積させることにより形成されてもよい。
【００９９】
次に、マスク（図示せず）を介するエッチングによって表面絶縁層５０の不要な部分が選択的に除去されて、第１コンタクト孔５１Ａ，５１Ｂと、第２コンタクト孔５２Ａ，５２Ｂと、第３コンタクト孔５３Ａ，５３Ｂと、第４コンタクト孔５４（図示せず）とが形成される。
次に、図１０Ｇを参照して、たとえばスパッタ法によって第１電極膜５５、第２電極膜５６および第３電極膜５７のベースとなる電極膜が、表面絶縁層５０上に形成される。次に、マスク（図示せず）を介するエッチングによって電極膜の不要な部分が選択的に除去される。これにより、所定パターンの第１電極膜５５、第２電極膜５６および第３電極膜５７が形成される。
【０１００】
次に、図１０Ｈを参照して、たとえばＣＶＤ法によって、第１電極膜５５、第２電極膜５６および第３電極膜５７を被覆するパッシベーション膜７１が表面絶縁層５０上に形成される。次に、パッシベーション膜７１を被覆するように感光性ポリイミドが塗布されて、樹脂膜７２が形成される。これにより、パッシベーション膜７１および樹脂膜７２を含む絶縁層７０が形成される。次に、樹脂膜７２が選択的に露光・現像されて、第１パッド開口７３および第２パッド開口７４に対応するパターンで開口する複数の開口９１，９２が樹脂膜７２に形成される。
【０１０１】
次に、図１０Ｉを参照して、たとえば樹脂膜７２をマスクとするエッチングによって、パッシベーション膜７１の不要な部分が除去される。これにより、第１パッド開口７３および第２パッド開口７４が絶縁層７０に形成される。
次に、図１０Ｊを参照して、たとえばめっき処理によって、第１パッド開口７３から露出する第１パッド電極膜５８上および第２パッド開口７４から露出する第２パッド電極膜６１上に、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が、それぞれ順に形成される。これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜を含む第１外部端子１５および第２外部端子１６が形成される。以上の工程を経て、チップダイオード１が製造される。
＜第２実施形態＞
図１１は、本発明の第２実施形態に係るチップダイオード１０１の模式的な上面図である。図１２は、図１１に示すXII-XII線に沿う縦断面図である。
【０１０２】
図１１および図１２を参照して、本実施形態に係るチップダイオード１０１は、第１ダイオード領域２０Ｂおよびツェナーダイオードセル領域３１を有していない点を除いて、前述の第１実施形態に係るチップダイオード１とほぼ同様の構成を有している。図１１および図１２において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
【０１０３】
本実施形態に係るチップダイオード１０１において、前述の第２外部端子１６は、当該第２外部端子１６の直下に形成されたコンタクト領域１０２を介してｐ−型半導体層１３と電気的に接続されている。コンタクト領域１０２は、前述の素子分離領域３６の一部を利用して形成されている。これにより、第２外部端子１６は、コンタクト領域１０２およびｐ−型半導体層１３を介して第１ダイオード領域２０Ａと電気的に接続されている。つまり、本実施形態に係るチップダイオード１０１は、第１ｐｎ接合ダイオードＤ１Ａのアノードが第１外部端子１５に電気的に接続され、第１ｐｎ接合ダイオードＤ１Ａのカソードが第２外部端子１６に電気的に接続された構造を有している。
【０１０４】
このような構造のチップダイオード１０１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、ツェナーダイオードセル領域３１（ツェナーダイオードＤＺ）が形成された例について説明したが、ツェナーダイオードセル領域３１（ツェナーダイオードＤＺ）が除かれてもよい。この場合、第１外部端子１５および第２外部端子１６の間において、第１逆直列回路８０および第２逆直列回路８１が並列接続された構造のチップダイオードを提供できる（図８も併せて参照）。
【０１０５】
また、前述の第１実施形態では、第１ダイオード領域２０Ａが第１外部端子１５の直下に形成され、第１ダイオード領域２０Ｂが第２外部端子１６の直下に形成された例について説明した。しかし、第１ダイオード領域２０Ａは、第１外部端子１５の直下外の領域に形成されていてもよいし、第１ダイオード領域２０Ｂは、第２外部端子１６の直下外の領域に形成されていてもよい。たとえば、第１ダイオード領域２０Ａおよび第１ダイオード領域２０Ｂは、第１外部端子１５および第２外部端子１６の間において、当該第１外部端子１５および第２外部端子１６の対向方向に沿って、第１ダイオード領域２０Ａ、ツェナーダイオードセル領域３１および第１ダイオード領域２０Ｂの順に並ぶように形成されてもよい。
【０１０６】
また、前述の第１実施形態では、第１外部端子１５の直下に１つの第１ダイオード領域２０Ａが形成され、第２外部端子１６の直下に１つの第１ダイオード領域２０Ｂが形成された例について説明した。しかし、第１外部端子１５の直下に複数（２つ以上）の第１ダイオード領域２０Ａが形成され、第２外部端子１６の直下に複数（２つ以上）の第１ダイオード領域２０Ｂが形成されていてもよい。
【０１０７】
また、前述の第２実施形態では、第１ダイオード領域２０Ａが第１外部端子１５の直下に形成された例について説明した。しかし、第１ダイオード領域２０Ａは、第１外部端子１５の直下外の領域に形成されていてもよい。
また、前述の第２実施形態では、第１外部端子１５の直下に１つの第１ダイオード領域２０Ａが形成された例について説明した。しかし、第１外部端子１５の直下に複数（２つ以上）の第１ダイオード領域２０Ａが形成されていてもよい。
【０１０８】
また、前述の各実施形態では、第１外部端子１５に１つの第１ダイオードセル領域２２Ａが電気的に接続され、第２外部端子１６に１つの第２ダイオードセル領域２２Ｂが電気的に接続された例について説明した。しかし、基板２の第１主面３側の表層部に、第１外部端子１５に電気的に接続される複数（２つ以上）の第１ダイオードセル領域２２Ａが形成され、第２外部端子１６に電気的に接続される複数（２つ以上）の第２ダイオードセル領域２２Ｂが形成されていてもよい。
【０１０９】
また、前述の各実施形態では、第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂが高濃度領域２６を介して互いに電気的に接続された例について説明した。しかし、第１ダイオードセル領域２２Ａおよび第２ダイオードセル領域２２Ｂは、高濃度領域２６を介して互いに電気的に接続されていなくてもよい。このような構成の場合、第１ダイオードセル領域２２Ａの高濃度領域２６および第２ダイオードセル領域２２Ｂの高濃度領域２６を、基板２の第１主面３上に形成された第３電極膜５７によって電気的に接続すればよい。
【０１１０】
また、前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。たとえば、本発明に係るダイオード素子は、チップダイオードに限らず、半導体チップがリード端子と共にモールド樹脂によって封止（パッケージング）された構造の半導体装置において、当該半導体チップの一部の領域に、または、当該半導体チップとして適用され得る。また、本発明に係るダイオード素子は、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の種々の集積回路が形成された半導体チップを備えた半導体装置において、当該半導体チップの一部の領域に適用され得る。
【符号の説明】
【０１１１】
１      チップダイオード
２      基板
３      基板の第１主面
４      基板の第２主面
１０    ｐ型半導体層
１１    ｎ型半導体層
１２    ｐ＋＋型半導体基板
１３    ｐ−型半導体層
１５    第１外部端子
１６    第２外部端子
２０Ａ  第１ダイオード領域
２０Ｂ  第１ダイオード領域
２３    ｎ型不純物領域
２４    第２ダイオード領域
３１    ツェナーダイオードセル領域
３２    第１ツェナー不純物領域
３３    第２ツェナー不純物領域
３６    素子分離領域
４０    ｐ−型境界領域
９２    不純物非導入領域
１０１  チップダイオード
１０２  コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１０Ｊ】
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【図１１】
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【図１２】
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