(57)【要約】【課題】高さが均一な被処理膜を備える半導体装置を提供する。【解決手段】段差部ＯＨを覆うように、かつ平面視における半導体基板ＳＵＢの中央部ＣＥＮにおいて厚く外周部ＯＵＴにおいて薄くなるように、感光性材料からなる第１塗布膜ＰＳＦが形成される。次に段差部ＯＨよりも中央部ＣＥＮ側に位置する第１パターン部ＰＳＦ１と、段差部ＯＨよりも外周部ＯＵＴ側に位置する第２パターン部ＰＳＦ２とが形成される。第１パターン部ＰＳＦ１と第２パターン部ＰＳＦ２とは、平面視における第１パターン部ＰＳＦ１の占有面積が平面視における第２パターン部ＰＳＦ２の占有面積よりも小さくなるように形成される。次に、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が加熱によりだらされる。次に、段差部ＯＨを覆うように、第２塗布膜ＬＱＦが回転塗布により形成される。【選択図】図９
2018056238.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、前記主表面上に第１段差部が形成された第１段差領域を有する半導体基板を準備する工程と、
前記第１段差領域を覆うように、かつ平面視における前記半導体基板の中央部において厚く前記中央部から外周部に向かうほど薄くなるように、感光性材料からなる第１塗布膜を形成する工程と、
前記第１塗布膜の一部を露光および現像することにより、前記第１段差領域よりも前記中央部側に位置する少なくとも１つの第１パターン部と、前記第１段差領域よりも前記外周部側に位置する少なくとも１つの第２パターン部とを、平面視における前記少なくとも１つの第１パターン部の占有面積が平面視における前記少なくとも１つの第２パターン部の占有面積よりも小さくなるように形成する工程と、
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程と、
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程の後、前記第１段差領域を覆うように、第２塗布膜を回転塗布により形成する工程と、
前記第２塗布膜の少なくとも一部を除去する工程とを備える、半導体装置の製造方法。
【請求項２】
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程の後における前記少なくとも１つの第１パターン部の厚みと前記少なくとも１つの第２パターン部の厚みとの差は、前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程の前における前記少なくとも１つの第１パターン部の厚みと前記少なくとも１つの第２パターン部の厚みとの差よりも減じられる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程では、前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部に対し加熱処理および紫外線熱硬化処理の少なくともいずれかが施される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２塗布膜を構成する材料は、非感光性材料である、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板を準備する工程では、前記第１段差領域を覆う被覆膜が形成された前記半導体基板が準備され、
前記第２塗布膜を形成する工程では、前記被覆膜上に前記第２塗布膜が形成され、
前記第２塗布膜を除去する工程では、前記第２塗布膜の少なくとも一部および前記被覆膜の少なくとも一部が除去される、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２塗布膜を除去する工程では、前記第２塗布膜の少なくとも一部および前記第１段差部の少なくとも一部を除去する、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を形成する工程では、複数の前記第１パターン部および複数の前記第２パターン部が形成される、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記複数の第１パターン部と前記複数の第２パターン部とにより、平面視において前記第１段差領域が取り囲まれる、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２塗布膜の粘度が１００ｃＰ以下である、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第２塗布膜の粘度が１０ｃＰ以下である、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、複数の第２段差部が形成された第２段差領域を有し、
前記第１段差領域には、複数の前記第１段差部が形成されており、
平面視において前記第１段差領域内に配置される複数の前記第１段差部の密度は、前記第２段差領域内に配置される複数の前記第２段差部の密度よりも大きい、請求項１に記載の半導体装置の製造方法。
【請求項１２】
主表面を有し、前記主表面上に第１段差部が形成された第１段差領域を有する半導体基板を準備する工程と、
前記第１段差領域を覆うように、かつ平面視における前記半導体基板の中央部において厚く前記中央部から外周部に向かうほど薄くなるように、感光性材料からなる第１塗布膜を形成する工程と、
前記第１塗布膜の一部を露光および現像することにより、前記第１段差領域よりも前記中央部側に位置する少なくとも１つの第１パターン部と、前記第１段差領域よりも前記外周部側に位置する少なくとも１つの第２パターン部とを、前記半導体基板の径方向に沿った断面における前記少なくとも１つの第１パターン部の前記径方向の長さが前記断面における前記少なくとも１つの第２パターン部の前記径方向の長さよりも短く、前記断面における前記少なくとも１つの第１パターン部の厚みが前記断面における前記少なくとも１つの第２パターン部の厚みよりも厚くなるように形成する工程と、
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程と、
前記少なくとも１つの第１パターン部および前記少なくとも１つの第２パターン部を加熱によりだらす工程の後、前記第１段差領域を覆うように、第２塗布膜を回転塗布により形成する工程と、
前記第２塗布膜の少なくとも一部を除去する工程とを備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
例えばメモリセルなどの複数種の回路パターンを含む半導体装置が知られている。このような半導体装置には、半導体基板の主表面に対して凸状に設けられている段差部（各種電極など）が複数形成されている。このような半導体装置の製造方法は、半導体基板上に形成される上記段差部上および上記段差部間に各種膜を成膜する工程、および当該膜を加工する工程（フォトリソグラフィ工程またはエッチバック処理工程など）を備えている。当該膜は、半導体基板の主表面上に流動性の高い材料が回転塗布されることによって形成される。
【０００３】
回転塗布されることにより形成された塗布膜を加工する工程は、例えば特開２０１０−２４５１６０号公報（特許文献１）、米国特許出願公開第２００４／００６５９１７号明細書（特許文献２）に開示されている。
【０００４】
特許文献１には、流動性の高い反射防止膜が段差の高い領域から段差の低い領域に流れて消失することに伴う問題点を解決するため半導体装置の製造方法が開示されている。特許文献１に記載の半導体装置の製造方法において、段差部としてダミー電極とポリシリコン膜とがギャップ溝を挟んで形成される。これにより、流動性の高い反射防止膜が段差部を覆うように塗布される場合に、段差の高い領域における反射防止膜の消失が抑制されている。
【０００５】
特許文献２には、上記特許文献１と異なるトランジスタ構造を有するメモリセルおよびその製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２４５１６０号公報
【特許文献２】米国特許出願公開第２００４／００６５９１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、平面視において段差部よりも半導体基板の中央部側に形成された塗布膜の膜厚は、平面視において段差部よりも半導体基板の外周部側に形成された塗布膜の厚みよりも厚くなる。つまり、上記塗布膜の上面は、半導体基板の主表面に対する高さが均一でない。そのため、上記塗布膜に覆われた被処理膜に対しエッチバック処理等の加工を行う場合、従来の半導体装置の製造方法では、高さが均一な被処理膜を備える半導体装置を得ることが困難であった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置の製造方法では、主表面を有し、主表面上に形成された第１段差部が形成された第１段差領域を有する半導体基板が準備される。複数の段差部を覆うように、かつ平面視における半導体基板の中央部において厚く外周部において薄くなるように、流動性を有する感光性材料からなる第１塗布膜が回転塗布により形成される。第１塗布膜の一部を露光および現像することにより、半導体基板の径方向において複数の段差部よりも中央部側に位置する少なくとも１つの第１パターン部と、複数の段差部よりも外周部側に位置する少なくとも１つの第２パターン部とが、平面視における少なくとも１つの第１パターン部の占有面積が平面視における少なくとも１つの第２パターン部の占有面積よりも小さくなるように形成される。第１パターン部および第２パターン部が加熱によりだらされる。第１パターン部および第２パターン部がだらされた後、複数の段差部を覆うように、流動性を有する材料からなる第２塗布膜が回転塗布により形成される。第２塗布膜の少なくとも一部が除去される。
【発明の効果】
【００１０】
前記一実施の形態によれば、高さが均一な被処理膜を備える半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の製造方法の第１工程における半導体基板を示す上面図である。
【図２】図１中の領域ＩＩの部分拡大図である。
【図３】図２中の矢印ＩＩＩ−ＩＩＩから視た断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の第３工程を示す上面図である。
【図６】図５中の矢印ＶＩ−ＶＩから視た断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の第３工程における第１塗布膜の膜厚と第１パターン部および第２パターン部の仕上がり寸法との関係を示すグラフである。
【図８】実施の形態１に係る半導体装置の製造方法の第４工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の第５工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の第６工程を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造方法の第１工程における半導体基板を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造方法の第２工程における半導体基板を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法の第３工程における半導体基板を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法の第４工程における半導体基板を示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法の第５工程における半導体基板を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法の第６工程における半導体基板を示す断面図である。
【図１７】具体例に係る半導体チップのレイアウトを示す平面図である。
【図１８】具体例に係る半導体装置の製造方法の第１工程を示す断面図である。
【図１９】具体例に係る半導体装置の製造方法の第２工程を示す断面図である。
【図２０】具体例に係る半導体装置の製造方法の第３工程を示す断面図である。
【図２１】具体例に係る半導体装置の製造方法の第４工程を示す断面図である。
【図２２】具体例に係る半導体装置の製造方法の第５工程を示す断面図である。
【図２３】具体例に係る半導体装置の製造方法の第６工程を示す断面図である。
【図２４】具体例に係る半導体装置の製造方法の第７工程を示す断面図である。
【図２５】実施の形態３に係る半導体装置の製造方法の第１工程を示す断面図である。
【図２６】実施の形態３に係る半導体装置の製造方法の第２工程を示す断面図である。
【図２７】実施の形態３に係る半導体装置の製造方法の第３工程を示す断面図である。
【図２８】実施の形態３に係る半導体装置の製造方法の第４工程を示す断面図である。
【図２９】実施の形態３に係る半導体装置の製造方法の第５工程を示す断面図である。
【図３０】実施の形態３に係る半導体装置の製造方法の第６工程を示す断面図である。
【図３１】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３２】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３３】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３４】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３５】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３６】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【図３７】実施の形態１〜３に係る半導体装置の製造方法の変形例を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１〜図１０を参照して、実施の形態１に係る半導体装置の製造方法について説明する。はじめに、図１〜３に示されるように、主表面Ｓ１を有する半導体基板ＳＵＢが準備される。図２および図３に示されるように、半導体基板ＳＵＢは、主表面Ｓ１上に複数の段差部ＯＨ（第１段差部）が形成された領域Ｒ１（第１段差領域）を有する。図２および図３に示されるように、複数の段差部ＯＨの各々は、例えば半導体基板ＳＵＢの径方向ＲＤにおいて互いに間隔を隔てて形成されている。図３に示されるように、複数の段差部ＯＨの各々は、主表面Ｓ１に対して凸状に形成されている部分である。複数の段差部ＯＨの各々は、任意の構造を有していればよく、例えば同一の構造を有している。複数の段差部ＯＨの各々は、異なる構造を有していてもよい。なお、図２〜図６および図８〜図１０において、紙面に向かって右側が半導体基板ＳＵＢの中央部ＣＥＮ側、左側が半導体基板ＳＵＢの外周部ＯＵＴ側である。
【００１４】
図２および図３に示されるように、半導体基板ＳＵＢの主表面Ｓ１上には、複数の段差部ＯＨを覆うように被覆膜ＣＭ（被処理膜）が形成されている。図３に示されるように、被覆膜ＣＭの上面Ｓ２は、複数の段差部ＯＨに応じた凹凸が形成されている部分と、複数の段差部ＯＨが形成されていない主表面Ｓ１上に形成されている平坦な部分とを有している。被覆膜ＣＭは、任意の方法により形成されていればよいが、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されている。
【００１５】
次に、図４に示されるように、被覆膜ＣＭの上面Ｓ２上に第１塗布膜ＰＳＦが形成される。第１塗布膜ＰＳＦを構成する材料は、流動性を有し、かつ固化され得る感光体材料である。第１塗布膜ＰＳＦを構成する材料は、例えばレジストである。ここで、流動性を有する材料（流動性材料）とは、半導体基板ＳＵＢを高速回転させたときに生じる遠心力を受けて濡れ広がることのできる材料、すなわちスピンコート法により塗布（回転塗布）され得る材料である。第１塗布膜ＰＳＦを構成する材料の粘度は、例えば０．１ｃＰ以上１００ｃＰ以下である。第１塗布膜ＰＳＦは、流動性を有する感光体材料が回転塗布された後、固化されることにより形成される。
【００１６】
第１塗布膜ＰＳＦは、被覆膜ＣＭの上面Ｓ２の全体を覆うように形成される。第１塗布膜ＰＳＦの膜厚は、被覆膜ＣＭの最大段差Ｈ３よりも厚い。ここで、第１塗布膜ＰＳＦの膜厚は、平坦な上面Ｓ２を有する被覆膜ＣＭ上に形成されている第１塗布膜ＰＳＦの上面Ｓ３と当該上面Ｓ２との主表面Ｓ１に垂直な方向での距離をいう。被覆膜ＣＭの最大段差Ｈ３は、被覆膜ＣＭの上面Ｓ２において、上記平坦な部分と複数の段差部ＯＨ上に位置する部分との上記垂直な方向での距離をいう。
【００１７】
第１塗布膜ＰＳＦの膜厚は、径方向ＲＤにおける位置に応じて異なっている。領域Ｒ１よりも中央部ＣＥＮ側（内側）に位置する領域上に形成された第１塗布膜ＰＳＦの一部分の膜厚は、領域Ｒ１よりも外周部ＯＵＴ側（外側）に位置する領域上に形成された第１塗布膜ＰＳＦの他の一部分の膜厚よりも厚い。領域Ｒ１よりも中央部ＣＥＮ側に位置する領域上に形成された第１塗布膜ＰＳＦの一部分は、後述する第１パターン部ＰＳＦ１が形成される部分を含む。領域Ｒ１よりも外周部ＯＵＴ側に位置する領域上に形成された第１塗布膜ＰＳＦの他の一部分は、後述する第２パターン部ＰＳＦ２が形成される部分を含む。
【００１８】
第１塗布膜ＰＳＦの膜厚は、第１塗布膜ＰＳＦが被覆膜ＣＭの全体を覆うように、かつ後述する第１パターン部ＰＳＦ１の仕上がり寸法値が第２パターン部ＰＳＦ２の仕上がり寸法値よりも小さくなるように、図７に示されるスイングカーブに基づき設定され得る（詳細は後述する）。
【００１９】
次に、図５および図６に示されるように、第１塗布膜ＰＳＦの一部が露光および現像され、複数の第１パターン部ＰＳＦ１と複数の第２パターン部ＰＳＦ２が形成される。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２の各々は、例えば被覆膜ＣＭの上面Ｓ２の上記平坦な部分上に、分散して形成されている。
【００２０】
複数の第１パターン部ＰＳＦ１は、径方向ＲＤにおいて領域Ｒ１よりも中央部ＣＥＮ側に位置する領域上に形成される。複数の第２パターン部ＰＳＦ２は、径方向ＲＤにおいて領域Ｒ１よりも外周部ＯＵＴ側に位置する領域上に形成される。好ましくは、複数の第１パターン部ＰＳＦ１のうちの１つの第１パターン部ＰＳＦ１と、複数の第２パターン部ＰＳＦ２の１つの第２パターン部ＰＳＦ２というとは、径方向ＲＤにおいて複数の段差部ＯＨの少なくとも１つを挟むように形成されている。より好ましくは、図５に示されるように、複数の第１パターン部ＰＳＦ１と、複数の第２パターン部ＰＳＦ２とは、複数の段差部ＯＨの周囲を取り囲むように形成されている。図６に示されるように、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２の各々の断面形状は、例えば矩形状である。
【００２１】
径方向ＲＤにおいて複数の段差部ＯＨの少なくとも１つを挟むように形成される、上記１つの第１パターン部ＰＳＦ１、および上記１つの第２パターン部ＰＳＦ２は、以下のような関係を有している。
【００２２】
平面視における上記１つの第１パターン部ＰＳＦ１の占有面積は、平面視における上記１つの第２パターン部ＰＳＦ２の占有面積よりも小さい。ここで平面視とは、主表面Ｓ１に直交する方向の上方から主表面Ｓ１を視ることを意味する。ここで占有面積とは、平面視において第１パターン部ＰＳＦ１または第２パターン部ＰＳＦ２が占める面積、すなわち第１パターン部ＰＳＦ１または第２パターン部ＰＳＦ２の主表面Ｓ１上への投影面積を意味する。
【００２３】
上記１つの第１パターン部ＰＳＦ１の径方向ＲＤと交差する方向における長さＬ１は、上記１つの第２パターン部ＰＳＦ２の径方向ＲＤと交差する方向における長さＬ２よりも短い。上記１つの第１パターン部ＰＳＦ１の径方向ＲＤにおける長さＷ１は、上記１つの第２パターン部ＰＳＦ２の径方向ＲＤにおける長さＷ２よりも狭い。上記１つの第１パターン部ＰＳＦ１の厚みＨ１は、上記１つの第２パターン部ＰＳＦ２の厚みＨ２よりも厚い。
【００２４】
つまり、上記１つの第１パターン部ＰＳＦ１および上記１つの第２パターン部ＰＳＦ２について、それらの平面視における占有面積の差はそれらの厚みの差に反比例するように設けられている。そのため、上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積との差は、それらの平面視における占有面積の差がそれらの厚みの差に反比例するように設けられていない場合と比べて、小さい。上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積との差は小さければ小さい程好ましい。より好ましくは上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積とは同等である。
【００２５】
なお、上記１つの第１パターン部ＰＳＦ１の厚みＨ１は、第１塗布膜ＰＳＦにおいて当該１つの第１パターン部ＰＳＦ１が形成される部分の膜厚に等しい。上記１つの第２パターン部ＰＳＦ２の厚みＨ２は、第１塗布膜ＰＳＦにおいて当該１つの第２パターン部ＰＳＦ２が形成される部分の膜厚に等しい。上記１つの第１パターン部ＰＳＦ１の厚みＨ１および上記１つの第２パターン部ＰＳＦ２の厚みＨ２は、当該１つの第１パターン部ＰＳＦ１と当該１つの第２パターン部ＰＳＦ２との間に挟まれた被覆膜ＣＭの上記最大段差Ｈ３よりも厚い。
【００２６】
複数の第１パターン部ＰＳＦ１の各々は、例えば同等の寸法および形状を有するマスクパターンを用いて形成される。複数の第２パターン部ＰＳＦ２の各々は、例えば同等の寸法および形状を有するマスクパターンを用いて形成される。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２の各々は、例えば同等のマスクパターンを用いて同等の条件で露光され、同等の条件で現像されたパターンとして形成され得る。
【００２７】
図７に示されるように、同等の寸法および形状を有するマスクパターンを用いて同等条件で露光され、かつ同等条件で現像されたパターンの仕上がり寸法値は、露光対象の感光体膜の膜厚に応じてサインカーブ状に変化する。図７の横軸は露光対象の感光体膜の膜厚を示す。図７の縦軸はパターンの仕上がり寸法値（幅および長さ）を示す。この場合、第１塗布膜ＰＳＦの膜厚（第１パターン部ＰＳＦ１の厚みＨ１および第２パターン部ＰＳＦ２の厚みＨ２）、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各寸法値は、図７に示されるスイングカーブに基づき設定され得る。
【００２８】
例えば、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の上記厚みＨ１，Ｈ２と各寸法値とは、図７に示されるスイングカーブにおいて傾きがマイナスとなる領域上の関係を満足するように、選択される。さらに、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の上記厚みＨ１，Ｈ２と各寸法値とは、次工程において変形された第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の厚みＨ４，Ｈ５（図８参照）が被覆膜ＣＭの上記最大段差Ｈ３以上となるように選択される。
【００２９】
次に、図８に示されるように、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２が加熱によりだらされる（変形される）。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２は、熱処理または紫外線熱硬化処理（ＵＶキュア）に施される。これにより、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２は、熱ダレを起して変形し、かつ変形した状態で硬化される。
【００３０】
本工程後の上記１つの第１パターン部ＰＳＦ１の厚みＨ４は、本工程前の上記１つの第１パターン部ＰＳＦ１の厚みＨ１よりも薄くなる。本工程後の上記１つの第１パターン部ＰＳＦ１の長さＷ４は、本工程前の上記１つの第１パターン部ＰＳＦ１の長さＷ１よりも広くなる。本工程後の上記１つの第２パターン部ＰＳＦ２の厚みＨ５は、本工程前の上記１つの第２パターン部ＰＳＦ２の厚みＨ２よりも薄くなる。本工程後の上記１つの第２パターン部ＰＳＦ２の幅Ｗ５は、本工程前の上記１つの第２パターン部ＰＳＦ２の幅Ｗ２よりも広くなる。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２の径方向ＲＤに沿った断面形状は、例えば矩形状から丸みを帯びた形状に変形する。好ましくは複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２の当該断面形状は、半楕円形状または半円形状に変形する。
【００３１】
本工程後の上記１つの第１パターン部ＰＳＦ１の厚みＨ４と上記１つの第２パターン部ＰＳＦ２の厚みＨ５との差は、本工程前の上記１つの第１パターン部ＰＳＦ１の厚みＨ１と上記１つの第２パターン部ＰＳＦ２の厚みＨ２との差よりも小さくなる。すなわち、本工程後の上記厚みＨ４と上記厚みＨ５との差は、第１塗布膜ＰＳＦの膜厚差よりも小さくなる。上記厚みＨ４，Ｈ５は、被覆膜ＣＭの上記最大段差Ｈ３以上となる。本工程での熱処理条件または紫外線熱硬化処理条件は、上記のような変形を生じ得る限りにおいて任意に設定され得るが、例えば加熱温度が１００℃以上２００℃以下である。
【００３２】
次に、図９に示されるように、半導体基板ＳＵＢの主表面Ｓ１上に第２塗布膜ＬＱＦが形成される。第２塗布膜ＬＱＦは、被覆膜ＣＭ、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を覆うように形成される。
【００３３】
第２塗布膜ＬＱＦは、被覆膜ＣＭ、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２により形成されている凹凸を埋め込んで平坦な上面Ｓ４を形成可能な程度の流動性を有する材料で構成されている。また、第２塗布膜ＬＱＦは、後述するエッチバック処理において被覆膜ＣＭのエッチングレートと同等のエッチングレートでエッチングされ得る材料で構成される。第２塗布膜ＬＱＦは、粘度が１００ｃＰ以下であり、好ましくは１０ｃＰ以下である。第２塗布膜ＬＱＦの粘度は、例えば第１塗布膜ＰＳＦの粘度以上である。
【００３４】
第２塗布膜ＬＱＦは、半導体装置の製造方法の他の工程において他の用途で使用されている材料で構成されていてもよい。第２塗布膜ＬＱＦは、例えばポリイミドを主成分とするポリイミド系樹脂組成物（例えばポリイミド膜として使用されているもの）を含んでいてもよい。第２塗布膜ＬＱＦは、例えばポリビニルカルバゾール、フルオレンフェノールノボラック樹脂、またはフルオレンナフトールノボラック樹脂などを含むとする樹脂組成物（例えば反射防止膜（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ、ＢＡＲＣ）として使用されているもの）を含んでいてもよい。第２塗布膜ＬＱＦは、例えばノボラック樹脂、ナフトキノンジアジド化合物などを含む感光性樹脂組成物（例えばフォトレジスト膜として使用されるもの）を含んでいてもよい。第２塗布膜ＬＱＦは、例えば、アクリル系ポリマーまたはメタクリル系ポリマーなどを含む組成物（例えばギャップフィル材として使用されるもの）を含んでいてもよい。第２塗布膜ＬＱＦを構成する材料は、上記組成物からなる群から選択される少なくとも１つを含んでいればよい。第２塗布膜ＬＱＦは、例えば上記反射防止膜のみで構成されていてもよいし、上記反射防止膜とフォトレジスト膜との積層膜として構成されていてもよい。
【００３５】
第２塗布膜ＬＱＦは、スピンコート法により半導体基板ＳＵＢの主表面Ｓ１上に塗布される。図９に示されるように、このように形成された第２塗布膜ＬＱＦの上面Ｓ４は、少なくとも１つの第１パターン部ＰＳＦ１と１つの第２パターン部ＰＳＦ２との間に挟まれた領域Ｒ１上において平坦に形成される。
【００３６】
図９に示されるように、第２塗布膜ＬＱＦの膜厚Ｈ６は、第２塗布膜ＬＱＦの上面Ｓ４が平坦に形成されるために必要な膜厚以上であり、被覆膜ＣＭの上記最大段差Ｈ３よりも厚い。第２塗布膜ＬＱＦの膜厚Ｈ６は、例えば第１パターン部ＰＳＦ１の厚みＨ４（図８参照）および第２パターン部ＰＳＦ２の厚みＨ５（図８参照）よりも厚い。ここで、第２塗布膜ＬＱＦの膜厚Ｈ６は、被覆膜ＣＭの上面Ｓ２が平坦な部分上に形成されている第２塗布膜ＬＱＦの上面Ｓ４と当該上面Ｓ２との上記垂直な方向での距離をいう。第２塗布膜ＬＱＦの膜厚Ｈ６は、例えば第２塗布膜ＬＱＦの粘度が１００ｃＰ以下である場合には３μｍ以下であり、第２塗布膜ＬＱＦの粘度が１０ｃＰ以下である場合には０．３μｍ以下である。
【００３７】
次に、図１０に示されるように、被覆膜ＣＭおよび第２塗布膜ＬＱＦの少なくとも一部が除去される。例えば、半導体基板ＳＵＢの主表面Ｓ１に対してプラズマエッチング（エッチバック処理）を行う。プラズマエッチングは、被覆膜ＣＭのエッチングレートと第２塗布膜ＬＱＦのエッチングレートとが等しく、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２のエッチングレートが第２塗布膜ＬＱＦおよび被覆膜ＣＭのエッチングレートよりも低い条件で行われる。プラズマエッチングは、被覆膜ＣＭ上に複数の段差部ＯＨの各々の一部が露出するまで行われる。このようにして形成される被覆膜ＣＭの表面Ｓ５は、図９に示される第２塗布膜ＬＱＦの上面Ｓ４の形状に沿った面となる。被覆膜ＣＭは、複数の段差部ＯＨの各々の一部（複数の段差部ＯＨの各々において主表面Ｓ１と接続されている部分を含む）を覆っており、かつ高さが均一な（平坦な）膜に加工される。その後、上記エッチバック処理後に主表面Ｓ１上に残存している第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２、および第２塗布膜ＬＱＦが除去される。このようにして、図１０に示されるように、複数の段差部ＯＨと、複数の段差部ＯＨの各々の一部を覆う平坦な被覆膜ＣＭとを備える半導体装置を得ることができる。
【００３８】
次に、実施の形態１に係る半導体装置の製造方法の作用効果について説明する。実施の形態１に係る半導体装置の製造方法は、高さが均一な（平坦化された）被覆膜ＣＭを備える半導体装置を得るためのものである。実施の形態１に係る半導体装置の製造方法では、まず、主表面Ｓ１を有し、主表面Ｓ１上に複数の段差部ＯＨが形成された領域Ｒ１を有する半導体基板ＳＵＢが準備される。次に、複数の段差部ＯＨを覆うように、かつ平面視における半導体基板ＳＵＢの中央部ＣＥＮにおいて厚く外周部ＯＵＴにおいて薄くなるように、流動性を有する感光性材料からなる第１塗布膜ＰＳＦが回転塗布により形成される。次に、第１塗布膜ＰＳＦの一部を露光および現像することにより、半導体基板ＳＵＢの径方向ＲＤにおいて複数の段差部ＯＨよりも中央部ＣＥＮ側に位置する複数の第１パターン部ＰＳＦ１と、複数の段差部ＯＨよりも外周部ＯＵＴ側に位置する複数の第２パターン部ＰＳＦ２とが形成される。このとき、第１パターン部ＰＳＦ１と第２パターン部ＰＳＦ２とは、平面視における第１パターン部ＰＳＦ１の占有面積が平面視における第２パターン部ＰＳＦ２の占有面積よりも小さくなるように形成される。次に、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が加熱によりだらされる。次に、複数の段差部ＯＨを覆うように、流動性を有する材料からなる第２塗布膜ＬＱＦが回転塗布により形成される。次に、第２塗布膜ＬＱＦの少なくとも一部が除去される。
【００３９】
従来の半導体装置の製造方法において、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が形成されていない状態で流動性材料が回転塗布される場合、複数の段差部よりも中央部側に滴下された流動性材料は当該段差部によって堰き止められて当該段差部よりも中央部側に留まり易い。また、複数の段差部よりも外周部側に滴下された、または上記中央部側から上記外周部側に流れ出た流動性材料は遠心力を受けて複数の段差部が形成されていない領域を濡れ広がり易い。その結果、複数の段差部よりも中央部側に形成された塗布膜の膜厚は、複数の段差部よりも外周部側に形成された塗布膜の膜厚よりも厚くなり易い。
【００４０】
これに対し、実施の形態１に係る半導体装置の製造方法によれば、第２塗布膜ＬＱＦを形成する工程において、複数の段差部ＯＨよりも中央部ＣＥＮ側に位置する複数の第１パターン部ＰＳＦ１と、複数の段差部ＯＨよりも外周部ＯＵＴ側に位置する複数の第２パターン部ＰＳＦ２とが形成されている。第２塗布膜ＬＱＦを構成する流動性材料は回転塗布により主に径方向ＲＤに沿って流動する。つまり、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、当該流動性材料の流動方向において複数の段差部ＯＨの前後に形成されている。
【００４１】
これにより、複数の段差部ＯＨ上に供給されかつ留まる上記流動性材料の量は、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２によって制御され得る。第１パターン部ＰＳＦ１は、それよりも中央部ＣＥＮ側からの流動性材料の過剰な供給を抑制し得る。第２パターン部ＰＳＦ２は、それよりも外周部ＯＵＴ側への流動性材料の過剰な流出を抑制し得る。その結果、領域Ｒ１上に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、上記従来の半導体装置の製造方法におけるそれと比べて、抑えられている。
【００４２】
つまり、実施の形態１に係る半導体装置の製造方法によれば、上記従来の半導体装置の製造方法と比べて、複数の段差部ＯＨ上に形成されている第２塗布膜ＬＱＦの上面Ｓ４の上記平坦性が向上されている。そのため、当該第２塗布膜ＬＱＦを用いてエッチバック処理された被覆膜ＣＭの表面Ｓ５の平坦性（表面Ｓ５と主表面Ｓ１との距離の均一性）は、上記従来の半導体装置の製造方法により形成される被覆膜のそれと比べて、向上されている。
【００４３】
さらに、実施の形態１に係る半導体装置の製造方法によれば、第１パターン部ＰＳＦ１の体積と第２パターン部ＰＳＦ２の体積との差を可能な限り小さくすることができる。具体的には、第１塗布膜ＰＳＦが回転塗布により形成されるため、領域Ｒ１よりも中央部ＣＥＮ側に位置する領域上に形成された第１塗布膜ＰＳＦの膜厚が、領域Ｒ１よりも外周部ＯＵＴ側に位置する領域上に形成された第１塗布膜ＰＳＦの膜厚よりも厚くなる。そのため、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を形成する工程において、第１パターン部ＰＳＦ１の厚みが第２パターン部ＰＳＦ２の厚みよりも厚くなるように、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が形成される。そして、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を形成する工程において、平面視における第１パターン部ＰＳＦ１の占有面積が平面視における第２パターン部ＰＳＦ２の占有面積よりも小さくなるように、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が形成される。第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各占有面積は、これらの厚みの差（第１塗布膜ＰＳＦの膜厚の径方向ＲＤでのバラつき）を考慮して、これらの体積差が小さくなるように設定される。
【００４４】
互いの体積差が小さい第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、加熱によりだらされる（変形される）と、同等程度の表面張力を受けて同等の形状に変形される。これにより、変形後の第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各厚みＨ４，Ｈ５の差が、変形前の第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各厚みＨ１，Ｈ２の差よりも小さくなり得る。
【００４５】
そのため、このような変形後の第１パターン部ＰＳＦ１と第２パターン部ＰＳＦ２との間に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、体積差が考慮されることなく形成された第１パターン部ＰＳＦ１と第２パターン部ＰＳＦ２との間に形成された第２塗布膜ＬＱＦのそれと比べて、小さい。
【００４６】
つまり、実施の形態１に係る半導体装置の製造方法によれば、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２をそれらの体積差を考慮することなく形成する半導体装置の製造方法と比べても、複数の段差部ＯＨ上に形成されている第２塗布膜ＬＱＦの上面Ｓ４の上記平坦性が向上されている。そのため、当該第２塗布膜ＬＱＦを用いてエッチバック処理された被覆膜ＣＭの表面Ｓ５の平坦性（表面Ｓ５と主表面Ｓ１との距離の均一性）は、上記半導体装置の製造方法により形成される被覆膜のそれと比べて、向上されている。
【００４７】
また、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、エッチバック処理後に半導体基板ＳＵＢ上から容易に除去することができる。そのため、実施の形態１に係る半導体装置の製造方法によれば、第２塗布膜ＬＱＦの膜厚差を低減するための構造物が最終的に得られる半導体装置上に残存するように形成される場合と比べて、当該構造物を形成するための領域を不要とすることができ、半導体装置を小型化できる。また、実施の形態１に係る半導体装置の製造方法において、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は容易に除去され得るため、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の形成領域は特に制限されるものではない。そのため、実施の形態１に係る半導体装置の製造方法によれば、主表面Ｓ１上でのパターンの配置などに関わらず適用され得る。例えば、実施の形態１に係る半導体装置の製造方法は、既存の半導体装置の設計変更など行うことなく、当該既存の半導体装置を製造するための製造方法に容易に適用され得る。
【００４８】
なお、上述のような第２塗布膜ＬＱＦの流出を抑制しなくても、第２塗布膜ＬＱＦの膜厚を被覆膜ＣＭの最大段差Ｈ３よりも十分に厚くすることによって第２塗布膜ＬＱＦの平坦性を向上させることは可能である。しかしこの場合には、第２塗布膜ＬＱＦのエッチング時間が長くなるため、半導体装置の製造コストが増大するという問題がある。また、第２塗布膜ＬＱＦにおいて中央部ＣＥＮ側に位置する部分の膜厚と第２塗布膜ＬＱＦにおいて外周部ＯＵＴ側に位置する部分の膜厚との差が、実施の形態１に係る半導体装置の製造方法によって形成される第２塗布膜ＬＱＦのそれと比べて、大きくなる。これに対し、実施の形態１に係る半導体装置の製造方法では、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２によって第２塗布膜ＬＱＦの膜厚が被覆膜ＣＭの最大段差Ｈ３よりも十分に厚くすること無く第２塗布膜ＬＱＦの平坦性を向上することができる。そのため、実施の形態１に係る半導体装置の製造方法によれば、製造コストを増大させることなく平坦性の高い被覆膜ＣＭを備える半導体装置を得ることができる。
【００４９】
上記第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を変形させる工程では、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２に対し加熱処理または紫外線熱硬化処理が施されるのが好ましい。これにより、当該処理後の第１パターン部ＰＳＦ１の厚みＨ４および第２パターン部ＰＳＦ２の厚みＨ５は、当該処理前の第１パターン部ＰＳＦ１の厚みＨ１および第２パターン部ＰＳＦ２の厚みＨ２よりも、容易に減じられ得る。
【００５０】
上記第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を変形させる工程では、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の径方向ＲＤの断面形状が半楕円形状または半円形状であるのが好ましい。このような第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、径方向ＲＤの断面形状が矩形状である第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２に対し熱処理または紫外線熱硬化処理を施すことにより、容易に形成され得る。
【００５１】
上記第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を形成する工程では、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２が形成される。複数の第１パターン部ＰＳＦ１が形成されていることにより、１つの第１パターン部ＰＳＦ１のみが形成されている場合と比べて、中央部ＣＥＮ側からの流動性材料の過剰な供給を抑制し得る。複数の第２パターン部ＰＳＦ２が形成されていることにより、１つの第２パターン部ＰＳＦ２のみが形成されている場合と比べて、外周部ＯＵＴ側への流動性材料の過剰な流出を抑制し得る。その結果、この場合における領域Ｒ１上に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各々が１つのみ形成されている場合と比べて、抑えられている。
【００５２】
上記第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を形成する工程において、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２は、複数の段差部ＯＨの周囲を断続的に取り囲むように形成されるのが好ましい。この場合、図５に示されるように、複数の第１パターン部ＰＳＦ１は、例えば径方向ＲＤと交差する第１方向において断続的に形成されている第１群の第１パターン部ＰＳＦ１と、径方向ＲＤおよび当該第１方向と交差する第２方向において断続的に形成されている第２群の第１パターン部ＰＳＦ１とに分類され得る。同様に、複数の第２パターン部ＰＳＦ２は、例えば上記第１方向において断続的に形成されている第１群の第２パターン部ＰＳＦ２と、上記第２方向において断続的に形成されている第２群の第２パターン部ＰＳＦ２とに分類され得る。第１群の第１パターン部ＰＳＦ１の１つと、第２群の第２パターン部ＰＳＦ２の１つとは、径方向ＲＤにおいて複数の段差部ＯＨの少なくとも１つを挟むように形成されている。第２群の第１パターン部ＰＳＦ１の１つと、第１群の第２パターン部ＰＳＦ２の１つとは、径方向ＲＤにおいて複数の段差部ＯＨの少なくとも他の１つを挟むように形成されている。
【００５３】
このようにすれば、第２塗布膜ＬＱＦを形成する工程において第２塗布膜ＬＱＦを構成する流動性材料が径方向ＲＤに交差する方向に沿って流動する場合にも、当該流動性材料が流動する方向における複数の段差部ＯＨの前後に第１パターン部ＰＳＦ１と第２パターン部ＰＳＦ２とが形成されている。このような第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２に取り囲まれた領域Ｒ１上に形成された第２塗布膜ＬＱＦは、高い平坦性を有している。
【００５４】
第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２と第２塗布膜ＬＱＦとはそれぞれの厚みの差が小さく設けられているのが好ましい。第１パターン部ＰＳＦ１の厚みＨ４および第２パターン部ＰＳＦ２の厚みＨ５は、例えば第２塗布膜ＬＱＦの膜厚Ｈ６の１．３倍以下であるのが好ましい。このようにすれば、例えば上記厚みＨ４および厚みＨ５が上記膜厚Ｈ６の２倍程度の場合と比べて、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２と比較的近い位置にある領域Ｒ１での第２塗布膜ＬＱＦの異常（膜厚ムラ、はじきなど）を抑制することができる。
【００５５】
なお、上記第２塗布膜ＬＱＦの膜厚Ｈ６（図９参照）は第１パターン部ＰＳＦ１の厚みＨ４（図８参照）および第２パターン部ＰＳＦ２の厚みＨ５（図８参照）よりも厚く設けられているが、これに限られるものでは無い。第２塗布膜ＬＱＦの膜厚Ｈ６は、第１パターン部ＰＳＦ１の厚みＨ４および第２パターン部ＰＳＦ２の厚みＨ５よりも薄く設けられていてもよい。この場合、第２塗布膜ＬＱＦの膜厚Ｈ６は、第１塗布膜ＰＳＦの膜厚よりも薄く設けられている。このようにしても、領域Ｒ１上に供給されかつ留まる第２塗布膜ＬＱＦを構成する流動性材料の量は、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２によって制御され得る。その結果、領域Ｒ１上に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、上記従来の半導体装置の製造方法におけるそれと比べて、抑えられている。第１塗布膜ＰＳＦの膜厚、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の寸法値は、第２塗布膜ＬＱＦの膜厚との大小関係によらず、主に図７に示されるスイングカーブを考慮して設定され得る。
【００５６】
上記第２塗布膜ＬＱＦの粘度は１００ｃＰ以下である。このようにすれば、第２塗布膜ＬＱＦは、複数の段差部ＯＨにより形成された凹凸を埋め込むことができ、かつ、その上面Ｓ４を平坦な面とすることができる。そのため、このような第２塗布膜ＬＱＦは、エッチバック処理のマスク膜に好適である。上記第２塗布膜ＬＱＦの粘度が１０ｃＰ以下であるのが好ましい。このようにすれば、第２塗布膜ＬＱＦは、複数の段差部ＯＨにより形成された凹凸を容易に埋め込むことができ、かつ、その上面Ｓ４をより平坦な面とすることができる。そのため、このような第２塗布膜ＬＱＦを用いて被覆膜ＣＭに対しエッチバック処理することにより、高さが均一な平坦性の高い被覆膜ＣＭを形成することができる。
【００５７】
なお、第１パターン部ＰＳＦ１と複数の段差部ＯＨとの間の径方向ＲＤにおける距離、および第２パターン部ＰＳＦ２と複数の段差部ＯＨとの間の径方向ＲＤにおける距離は、例えば上記被覆膜ＣＭの最大段差Ｈ３および第２塗布膜ＬＱＦの粘度などに応じて設定され得る。例えば、第１パターン部ＰＳＦ１と複数の段差部ＯＨのうち最も中央部ＣＥＮ側に位置する１つの段差部ＯＨとの間の径方向ＲＤにおける最短距離が長すぎると、第１パターン部ＰＳＦ１が形成されていることに伴う上記効果が損なわれる。第２パターン部ＰＳＦ２と複数の段差部ＯＨのうち最も外周部ＯＵＴ側に位置する１つの段差部ＯＨとの間の径方向ＲＤにおける最短距離が長すぎると、第２パターン部ＰＳＦ２が形成されていることに伴う上記効果が損なわれる。
【００５８】
（実施の形態２）
次に、図１１〜図１６を参照して、実施の形態２に係る半導体装置の製造方法について説明する。実施の形態２に係る半導体装置の製造方法は、基本的に実施の形態１に係る半導体装置の製造方法と同様の構成を備えるが、半導体基板ＳＵＢ上での複数の段差部の配置に疎密が形成されている点で異なる。
【００５９】
図１１に示されるように、半導体基板ＳＵＢは、第１領域Ｒ１（第１段差領域）と第２領域Ｒ２（第２段差領域）とを含む。第１領域Ｒ１には、複数の第１段差部ＯＨ１が形成されている。第２領域Ｒ２は、複数の第１段差部ＯＨ１よりも疎に配置された複数の第２段差部ＯＨ２が形成された第３領域Ｒ３と、段差部が形成されていない第４領域Ｒ４とを有している。第１領域Ｒ１，第２領域Ｒ２，第３領域Ｒ３および第４領域Ｒ４は、径方向ＲＤにおいて任意に配置され得る。
【００６０】
図１１に示されるように、第１領域Ｒ１と第２領域Ｒ２とは隣接している。第２領域Ｒ２は、径方向ＲＤにおいて例えば第１領域Ｒ１の周囲を取り囲むように形成されている。第２領域Ｒ２において、第３領域Ｒ３および第４領域Ｒ４はそれぞれ任意の位置に形成されていればよい。図１に示されるように、例えば第３領域Ｒ３が第１領域Ｒ１と隣接し、第４領域Ｒ４は第３領域Ｒ３よりも第１領域Ｒ１から離れた位置に形成されている。
【００６１】
なお、第２領域Ｒ２は、第３領域Ｒ３および第４領域Ｒ４の少なくともいずれか１つを含んでいればよい。第２領域Ｒ２は第４領域Ｒ４のみからなり、第２領域Ｒ２には段差部が形成されていなくてもよい（詳細は後述する）。
【００６２】
図１１に示されるように、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２は、主表面Ｓ１に対して凸状に形成されている部分であり、例えば互いに同一の構造を有している。なお、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２は、互いに異なる構造を有していてもよい。隣り合う第１段差部ＯＨ１間の最短の間隔は、隣り合う第２段差部ＯＨ２間の最短の間隔と比べて短い。また、第１領域Ｒ１と第２領域Ｒ２との境界を挟んで隣り合う第１段差部ＯＨ１と第２段差部ＯＨ２との間隔は、第１領域Ｒ１において隣り合う第１段差部ＯＨ１間の間隔よりも長い。
【００６３】
図１１に示されるように、半導体基板ＳＵＢの主表面Ｓ１上には被覆膜ＣＭが形成されている。被覆膜ＣＭは、第１段差部ＯＨ１および第２段差部ＯＨ２を覆うように形成されている。第１領域Ｒ１に形成された被覆膜ＣＭには第１段差部ＯＨ１に応じた凹凸が形成されている。第２領域Ｒ２の第３領域Ｒ３に形成された被覆膜ＣＭには第２段差部ＯＨ２に応じた凹凸が形成されている。
【００６４】
次に、図１２に示されるように、第１塗布膜ＰＳＦは、被覆膜ＣＭの上面Ｓ２の全体を覆うように形成される。第１塗布膜ＰＳＦは、第１領域Ｒ１および第２領域Ｒ２上に形成される。第１塗布膜ＰＳＦの膜厚は、被覆膜ＣＭの最大段差Ｈ３よりも厚い。
【００６５】
第１塗布膜ＰＳＦの膜厚は、径方向ＲＤにおける位置に応じて異なっている。第１段差部ＯＨ１および第２段差部ＯＨ２よりも中央部ＣＥＮ側に位置する第４領域Ｒ４上に形成された第１塗布膜ＰＳＦの一部分の膜厚は、第１段差部ＯＨ１および第２段差部ＯＨ２よりも外周部ＯＵＴ側に位置する第４領域Ｒ４上に形成された第１塗布膜ＰＳＦの他の一部分の膜厚よりも厚い。
【００６６】
次に、図１３に示されるように、第１塗布膜ＰＳＦの一部が露光および現像され、複数の第１パターン部ＰＳＦ１、複数の第２パターン部ＰＳＦ２、および複数の第３パターン部ＰＳＦ３が形成される。複数の第１パターン部ＰＳＦ１の各々は、例えば第４領域Ｒ４上に形成されている。複数の第２パターン部ＰＳＦ２の各々は、例えば第３領域Ｒ３上に形成されている。複数の第２パターン部ＰＳＦ２は、径方向ＲＤにおいて複数の第１段差部ＯＨ１よりも外周部ＯＵＴ側であって、かつ複数の第３段差部ＯＨ３よりも中央部ＣＥＮ側に形成される。複数の第３パターン部ＰＳＦ３の各々は、例えば第４領域Ｒ４上に形成されている。複数の第３パターン部ＰＳＦ３の各々は、径方向ＲＤにおいて複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２よりも外周部ＯＵＴ側に形成される。第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２、および第３パターン部ＰＳＦ３は、径方向ＲＤにおいて、中央部ＣＥＮ側から外周部ＯＵＴ側に向かって順に間隔を隔てて形成されている。
【００６７】
１つの第１パターン部ＰＳＦ１と、１つの第２パターン部ＰＳＦ２とは、径方向ＲＤにおいて複数の第１段差部ＯＨ１の少なくとも１つを挟むように形成されている。１つの第２パターン部ＰＳＦ２と、１つの第３パターン部ＰＳＦ３とは、径方向ＲＤにおいて複数の第２段差部ＯＨ２の少なくとも１つを挟むように形成されている。１つの第１パターン部ＰＳＦ１と、１つの第３パターン部ＰＳＦ３とは、径方向ＲＤにおいて複数の第１段差部ＯＨ１の少なくとも１つと、複数の第２段差部ＯＨ２の少なくとも１つとを挟むように形成されている。
【００６８】
上記１つの第１パターン部ＰＳＦ１、上記１つの第２パターン部ＰＳＦ２、および上記１つの第３パターン部ＰＳＦ３の各々の体積差は、小さければ小さい程好ましい。なお、第１塗布膜ＰＳＦの膜厚、ならびに第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２、および第３パターン部ＰＳＦ３の各寸法値は、実施の形態１に係る半導体装置の製造方法と同様に設定され得る。すなわち、上記１つの第１パターン部ＰＳＦ１の平面視における占有面積は、上記１つの第２パターン部ＰＳＦ２の平面視における占有面積よりも小さい。上記１つの第２パターン部ＰＳＦ２の平面視における占有面積は、上記１つの第３パターン部ＰＳＦ３の平面視における占有面積よりも小さい。図１３に示されるように、上記１つの第１パターン部ＰＳＦ１の厚みＨ１は、上記１つの第２パターン部ＰＳＦ２の厚みＨ２よりも厚い。上記１つの第２パターン部ＰＳＦ２の厚みＨ２は、上記１つの第３パターン部ＰＳＦ３の厚みＨ７よりも厚い。
【００６９】
次に、図１４に示されるように、複数の第１パターン部ＰＳＦ１、複数の第２パターン部ＰＳＦ２、および複数の第３パターン部ＰＳＦ３が変形され、かつ硬化される。本工程後の上記１つの第１パターン部ＰＳＦ１、上記１つの第２パターン部ＰＳＦ２、および上記１つの第３パターン部ＰＳＦ３の各厚みＨ４，Ｈ５，Ｈ８の差は、本工程前の上記１つの第１パターン部ＰＳＦ１、上記１つの第２パターン部ＰＳＦ２、および上記１つの第３パターン部ＰＳＦ３の各厚みＨ１，Ｈ２，Ｈ７の差よりも小さくなる。上記厚みＨ４，Ｈ５，Ｈ８は、被覆膜ＣＭの上記最大段差Ｈ３以上となる。
【００７０】
次に、図１５に示されるように、半導体基板ＳＵＢの主表面Ｓ１上に第２塗布膜ＬＱＦが形成される。第２塗布膜ＬＱＦは、被覆膜ＣＭ、第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２、および第３パターン部ＰＳＦ３を覆うように形成される。
【００７１】
次に、図１６に示されるように、被覆膜ＣＭおよび第２塗布膜ＬＱＦの少なくとも一部が除去される。被覆膜ＣＭは、第１領域Ｒ１において、複数の第１段差部ＯＨ１の各々の一部（複数の第１段差部ＯＨ１の各々において主表面Ｓ１と接続されている部分を含む）を覆っており、かつ高さが均一な（平坦な）膜に加工される。また、被覆膜ＣＭは、第３領域Ｒ３において、複数の第２段差部ＯＨ２の各々の一部（複数の第２段差部ＯＨ２の各々において主表面Ｓ１と接続されている部分を含む）を覆っており、かつ高さが均一な（平坦な）膜に加工される。
【００７２】
実施の形態２に係る半導体装置の製造方法によれば、実施の形態１に係る半導体装置の製造方法と基本的に同様の構成を備えているため、実施の形態１に係る半導体装置の製造方法と同様の効果を奏することができる。
【００７３】
具体的には、従来の半導体装置の製造方法において、第１領域および第２領域を有する半導体基板を用いる場合、その主表面上に回転塗布された流動性材料は第１領域から第２領域へ流れ込みやすい。そのため、当該流動性材料からなる塗布膜において、上記第２領域の近くに位置する上記第１領域上の部分の上面は、それよりも上記第２領域から離れた位置に形成された上記第１領域上の部分と比べて、上記主表面に対する高さが低くなる。
【００７４】
これに対し、実施の形態２に係る半導体装置の製造方法によれば、第２塗布膜ＬＱＦを形成する工程において、第３パターン部ＰＳＦ３が相対的に密に形成されている複数の第１段差部ＯＨ１と相対的に疎に形成されている複数の第２段差部ＯＨ２との間に形成される。そのため、第２塗布膜ＬＱＦを構成する流動性材料が第１領域Ｒ１から第２領域Ｒ２へ流れ込むことを抑制することができる。
【００７５】
さらに、実施の形態２に係る半導体装置の製造方法によれば、第１パターン部ＰＳＦ１および第３パターン部ＰＳＦ３の体積差が小さくなるようにこれらが形成されるため、第１パターン部ＰＳＦ１および第３パターン部ＰＳＦ３をそれらの体積差を考慮することなく形成する半導体装置の製造方法と比べても、複数の第１段差部ＯＨ１上に形成されている第２塗布膜ＬＱＦの上面Ｓ４の上記平坦性が向上されている。そのため、当該第２塗布膜ＬＱＦを用いてエッチバック処理された被覆膜ＣＭの表面Ｓ５の平坦性は、上記半導体装置の製造方法により形成される被覆膜のそれと比べて、向上されている。
【００７６】
さらに、実施の形態２に係る半導体装置の製造方法によれば、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３の体積差が小さくなるようにこれらが形成されるため、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３をそれらの体積差を考慮することなく形成する半導体装置の製造方法と比べても、複数の第２段差部ＯＨ２上に形成されている第２塗布膜ＬＱＦの上面Ｓ４の上記平坦性が向上されている。
【００７７】
また、第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３の各々の体積差が小さくなるようにこれらが形成されるため、それらの体積差を考慮することなくそれらを形成する半導体装置の製造方法と比べても、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２上に形成されている第２塗布膜ＬＱＦの上面Ｓ４の上記平坦性が向上されている。言い換えると、段差部の疎密に関わらず、第２塗布膜ＬＱＦの上面Ｓ４の平坦性が向上されている。そのため、当該第２塗布膜ＬＱＦを用いてエッチバック処理された被覆膜ＣＭの表面Ｓ５の平坦性は、上記半導体装置の製造方法により形成される被覆膜のそれと比べて、向上されている。
【００７８】
＜具体例＞
次に、図１７〜図２４を参照して、実施の形態１および２に係る半導体装置の製造方法の具体例について説明する。本具体例は、フラッシュメモリを備える半導体装置の製造方法である。
【００７９】
図１７に示されるように、半導体チップＣＨＰは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、アナログ回路ＡＣ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリＦＬＡＳＨおよびＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路を有している。半導体チップＣＨＰは、図１８〜図２５に示される半導体装置の製造方法によって半導体基板ＳＵＢ上に複数形成される。半導体チップＣＨＰは、径方向ＲＤにおいて複数形成される。以下、半導体基板ＳＵＢ上において、最終的にフラッシュメモリＦＬＡＳＨが形成される領域をメモリセル形成領域ＭＣＲとし、それ以外の領域であって例えばトランジスタが形成される領域を周辺領域ＰＲとする。
【００８０】
まず、図１８に示されるように、上記第１領域Ｒ１（図１１〜図１６参照）としてのメモリセル形成領域ＭＣＲに、複数のメモリセルが形成された半導体基板ＳＵＢが準備される。１つのメモリセルは、段差部ＯＨ（図２〜図１０参照）、第１段差部ＯＨ１（図１１〜図１６参照）としての１対のゲート電極構造体ＧＴを複数有している。メモリセル形成領域ＭＣＲおよび上記第４領域Ｒ４（図１１〜図１６参照）としての周辺領域ＰＲは、径方向ＲＤにおいて複数形成されている。言い換えると、メモリセル形成領域ＭＣＲは、径方向ＲＤにおいて周辺領域ＰＲに挟まれている。
【００８１】
半導体基板ＳＵＢは、例えばシリコン（Ｓｉ）の単結晶からなる基板ＳＢと、基板ＳＢにｐ型不純物が注入されることによって主表面Ｓ１から所定の深さにまで形成されたｐ型ウェルＰＷとを含んでいる。半導体基板ＳＵＢの主表面Ｓ１には、各メモリセル毎に１つのメモリソース領域ＭＳが形成されている。ゲート電極構造体ＧＴは、第１ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、側壁ゲート絶縁膜ＧＩ３，ＧＩ４、およびトンネル絶縁膜ＴＭを有している。１対のゲート電極構造体ＧＴは、メモリソース領域ＭＳを挟んで主表面Ｓ１上に配置された２つの上記ゲート電極構造体ＧＴにより構成されている。
【００８２】
具体的には、メモリセル形成領域ＭＣＲにおいて、複数のフローティングゲート電極ＦＧが主表面Ｓ１上に第１ゲート絶縁膜ＧＩ１を介して形成されている。各フローティングゲート電極ＦＧは、２つで１つのメモリソース領域ＭＳを挟むように配置されている。第１ゲート絶縁膜ＧＩ１は、例えばシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）などの単体、またはこれらの任意の組み合わせからなっている。フローティングゲート電極ＦＧは、導電性材料よりなっている。フローティングゲート電極ＦＧは、例えば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
【００８３】
各フローティングゲート電極ＦＧの一部上には、第２ゲート絶縁膜ＧＩ２を介してコントロールゲート電極ＣＧが形成されている。第２ゲート絶縁膜ＧＩ２は、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。コントロールゲート電極ＣＧは、導電性材料よりなっている。コントロールゲート電極ＣＧは、例えばドープドポリシリコンよりなっている。
【００８４】
各コントロールゲート電極ＣＧ上には、ハードマスク層ＨＭが形成されている。ハードマスク層ＨＭは、例えばシリコン窒化膜よりなっている。
【００８５】
各フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧの側壁を覆うように側壁ゲート絶縁膜ＧＩ３，ＧＩ４が形成されている。側壁ゲート絶縁膜ＧＩ３，ＧＩ４は、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００８６】
メモリソース領域ＭＳ、およびメモリソース領域ＭＳを挟むように形成された１対のフローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、側壁ゲート絶縁膜ＧＩ４上には、トンネル絶縁膜ＴＭが形成されている。トンネル絶縁膜ＴＭは、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００８７】
さらに、一対のゲート電極構造体ＧＴ（段差部ＯＨ，第１段差部ＯＨ１）間には、主表面Ｓ１を覆うように絶縁膜ＩＦが形成されている。絶縁膜ＩＦは、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００８８】
半導体基板ＳＵＢの周辺領域ＰＲには、上記ゲート電極構造体ＧＴのような高段差が形成されていない。周辺領域ＰＲには第３ゲート絶縁膜ＧＩ５が形成されている。なお、周辺領域ＰＲには、上記第２段差部ＯＨ２（図１１〜図１６参照）が形成されていてもよいし、上記ゲート電極構造体ＧＴよりも低い段差が形成されていてもよい。
【００８９】
次に、図１９に示されるように、ポリシリコン膜ＧＰ（被処理膜，被覆膜ＣＭ）が半導体基板ＳＵＢの全面上に形成される。メモリセル形成領域ＭＣＲにおいて、ポリシリコン膜ＧＰは上記ゲート電極構造体ＧＴを覆うように形成される。ポリシリコン膜ＧＰは、例えばＣＶＤ法などにより成膜されており、上記ゲート電極構造体ＧＴ上に付きまわり良く形成されている。ポリシリコン膜ＧＰは、メモリセル形成領域ＭＣＲにおいてゲート電極構造体ＧＴに応じた比較的大きな凹凸形状を有している。一方、ポリシリコン膜ＧＰは、周辺領域ＰＲにおいて第３ゲート絶縁膜ＧＩ５に応じた比較的小さな凹凸形状を有している。メモリセル形成領域ＭＣＲにおけるポリシリコン膜ＧＰの最大段差Ｈ３は、ゲート電極構造体ＧＴに応じた段差として形成される。
【００９０】
次に、図２０に示されるように、複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２が周辺領域ＰＲ上に形成される。まず、メモリセル形成領域ＭＣＲおよび周辺領域ＰＲ上に、第１塗布膜ＰＳＦが形成される。第１塗布膜ＰＳＦは、例えばノボラック樹脂、ナフトキノンジアジド化合物などを含む感光性樹脂組成物であるフォトレジスト膜、またはポリイミド系樹脂組成物であり感光剤を含む感光性ポリイミド膜である。第１塗布膜ＰＳＦは、スピナーなどによって半導体基板ＳＵＢの主表面Ｓ１上に回転塗布される。メモリセル形成領域ＭＣＲよりも中央部ＣＥＮ側に位置する周辺領域ＰＲ上に形成された第１塗布膜ＰＳＦの膜厚は、メモリセル形成領域ＭＣＲよりも外周部ＯＵＴ側に位置する周辺領域ＰＲ上に形成された第１塗布膜ＰＳＦの膜厚よりも厚い。
【００９１】
次に、第１塗布膜ＰＳＦの一部が露光、現像されることにより、周辺領域ＰＲ上に複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２が形成される。複数の第１パターン部ＰＳＦ１は、メモリセル形成領域ＭＣＲよりも中央部ＣＥＮ側に位置する周辺領域ＰＲ上に形成される。複数の第２パターン部ＰＳＦ２は、メモリセル形成領域ＭＣＲよりも外周部ＯＵＴ側に位置する周辺領域ＰＲ上に形成される。第１塗布膜ＰＳＦの膜厚、すなわち第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の各厚みは、ポリシリコン膜ＧＰの上記最大段差Ｈ３以上である。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２は、例えばメモリセル形成領域ＭＣＲの周囲を取り囲むように形成される。
【００９２】
径方向ＲＤにおいて上記ゲート電極構造体ＧＴの少なくとも１つを挟むように形成される、１つの第１パターン部ＰＳＦ１および１つの第２パターン部ＰＳＦ２は、実施の形態１に係る半導体装置の製造方法と同様の関係を有している。
【００９３】
平面視における上記１つの第１パターン部ＰＳＦ１の占有面積は、平面視における上記１つの第２パターン部ＰＳＦ２の占有面積よりも小さい。上記１つの第１パターン部ＰＳＦ１の径方向ＲＤと交差する方向における長さＬ１は、上記１つの第２パターン部ＰＳＦ２の径方向ＲＤと交差する方向における長さＬ２よりも短い。上記１つの第１パターン部ＰＳＦ１の径方向ＲＤにおける長さＷ１は、上記１つの第２パターン部ＰＳＦ２の径方向ＲＤにおける長さＷ２よりも狭い。上記１つの第１パターン部ＰＳＦ１の厚みＨ１は、上記１つの第２パターン部ＰＳＦ２の厚みＨ２よりも厚い。
【００９４】
つまり、上記１つの第１パターン部ＰＳＦ１および上記１つの第２パターン部ＰＳＦ２について、それらの占有面積の差はそれらの厚みの差に反比例するように設けられている。そのため、上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積との差は、それらの占有面積の差がそれらの厚みの差に反比例するように設けられていない場合と比べて、小さい。上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積との差は小さければ小さい程好ましい。より好ましくは上記１つの第１パターン部ＰＳＦ１の体積と上記１つの第２パターン部ＰＳＦ２の体積とは同等である。
【００９５】
次に、図２１に示されるように、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、熱処理または紫外線硬化処理（ＵＶキュア）が施される。当該処理は、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を熱ダレさせて、当該処理後のこれらの厚みＨ４，Ｈ５が当該処理前のこれらの厚みＨ１，Ｈ２よりも薄くなるように実施される。当該処理後の第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の厚みＨ４，Ｈ５は、ポリシリコン膜ＧＰの上記最大段差Ｈ３以上である。当該処理後の第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の径方向ＲＤに沿った断面形状は、例えば半円形状または半楕円形状である。
【００９６】
次に、図２２に示されるように、流動性材料からなる第２塗布膜ＬＱＦが半導体基板ＳＵＢの主表面Ｓ１上に形成される。第２塗布膜ＬＱＦを構成する材料は、感光性を有さない非感光性材料であり、例えばポリビニルカルバゾール、フルオレンフェノールノボラック樹脂、またはフルオレンナフトールノボラック樹脂などを含むとする樹脂組成物（例えば反射防止膜（ＢＡＲＣ）として使用されているもの）を含む。第２塗布膜ＬＱＦを構成する流動性材料は、スピナーなどによって半導体基板ＳＵＢの主表面Ｓ１上に塗布される。
【００９７】
このとき、第２塗布膜ＬＱＦを構成する流動性材料は、ゲート電極構造体ＧＴに起因したポリシリコン膜ＧＰの凹凸と、ポリシリコン膜ＧＰの当該凹凸と第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２とにより形成される凹凸とを埋めるように塗布され、かつ半導体基板ＳＵＢの外周部ＯＵＴ側への流出が抑制されている。
【００９８】
その結果、半導体基板ＳＵＢ上に形成される複数のメモリセル形成領域ＭＣＲ上に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、上記従来の半導体装置の製造方法におけるそれと比べて、小さい。また、１つのメモリセル形成領域ＭＣＲ内に形成される第２塗布膜ＬＱＦの膜厚の径方向ＲＤでのバラつきは、上記従来の半導体装置の製造方法におけるそれと比べて、小さい。
【００９９】
つまり、具体例に係る半導体装置の製造方法によれば、従来の半導体装置の製造方法と比べて、１つのメモリセル形成領域ＭＣＲ内においても、１つの半導体基板ＳＵＢ上に形成される複数のメモリセル形成領域ＭＣＲ間においても、第２塗布膜ＬＱＦの上面Ｓ４の平坦性（上面Ｓ４と主表面Ｓ１との距離の均一性）を向上することができる。
【０１００】
次に、図２３に示されるように、半導体基板ＳＵＢの主表面Ｓ１の全面に対しプラズマエッチング処理が実施される。好ましくは、プラズマエッチング処理前に、メモリセル形成領域ＭＣＲ以外の領域をプラズマエッチング処理から保護するための保護膜（図示しない）が形成される。保護膜は、メモリセル形成領域ＭＣＲ上に開口部を有している。保護膜を構成する材料は、例えばレジストである。保護膜の上記開口部は、例えば写真製版により形成される。このとき、第２塗布膜ＬＱＦを構成する材料が非感光性材料であるため、第２塗布膜ＬＱＦは保護膜を形成する工程の影響を受けない。
【０１０１】
プラズマエッチング処理の条件は、第２塗布膜ＬＱＦとポリシリコン膜ＧＰとを同等のエッチングレートでエッチング可能な条件であり、かつ第２塗布膜ＬＱＦおよびポリシリコン膜ＧＰのエッチングレートがゲート電極構造体ＧＴを構成する各材料のエッチングレートよりも速い条件である。これにより、メモリセル形成領域ＭＣＲでは、ポリシリコン膜ＧＰがエッチバック処理される。このとき、第２塗布膜ＬＱＦの上面Ｓ４は平坦に形成されているため、当該エッチバック処理により形成されるポリシリコン膜ＧＰの表面は第２塗布膜ＬＱＦの上面Ｓ４の形状と同等の平坦性を有する。つまり、メモリセル形成領域ＭＣＲにおいて周辺領域ＰＲに隣接する位置に形成されたポリシリコン膜ＧＰの膜厚（主表面Ｓ１に対する高さ）と、当該位置よりも周辺領域ＰＲから離れた位置に形成されたポリシリコン膜ＧＰの膜厚（高さ）とは等しい。上記エッチバック処理により形成されるポリシリコン膜ＧＰの表面は、例えば１対のゲート電極構造体ＧＴを構成する２つのハードマスク層ＨＭの間に形成される。次に、メモリセル領域ＭＣＲおよび周辺領域ＰＲにおいて残存している第２塗布膜ＬＱＦ、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を選択的に除去する。この除去処理は、例えばウエットエッチング処理により実施される。これにより、図２３に示される構造が形成される。
【０１０２】
その後、上記のようにして平坦化されたポリシリコン膜ＧＰが加工される。具体的には、メモリセル形成領域ＭＣＲにおいてメモリドレイン領域ＭＤ（図２４参照）となるべき領域および周辺領域ＰＲにおいてソース領域ＳＲ（図２４参照）およびドレイン領域ＤＲ（図２４参照）となるべき領域上に位置するポリシリコン膜ＧＰが除去される。
【０１０３】
その後、半導体基板ＳＵＢの主表面Ｓ１側からポリシリコン膜ＧＰ等をマスクとして不純物をイオン注入する。これにより、メモリセル形成領域ＭＣＴにいわゆるＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（図２４参照）が形成される。また、周辺領域ＰＲに低濃度ソース領域ＳＲ１および低濃度ドレイン領域ＤＲ１が形成される。
【０１０４】
その後、選択ゲート電極ＳＧにおいてフローティングゲート電極ＦＧと対向する側壁とは反対側の側壁を覆うように、サイドウォール絶縁膜ＳＷ（図２４参照）が形成される。また、ゲート電極ＧＭの側壁を覆うように、サイドウォール絶縁膜ＳＷ（図２４参照）が形成される。サイドウォール絶縁膜ＳＷは、例えばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【０１０５】
さらに、半導体基板ＳＵＢの主表面Ｓ１側からサイドウォール絶縁膜ＳＷ等をマスクとして不純物をイオン注入する。これにより、メモリセル形成領域ＭＣＴにおいてＬＤＤ領域よりも高い不純物濃度を有するメモリドレイン領域ＭＤ（図２４参照）が形成される。さらに、周辺領域ＰＲにおいて低濃度ソース領域ＳＲ１の不純物濃度よりも高い高濃度ソース領域ＳＲ２（図２４参照）、および低濃度ドレイン領域ＤＲ１の不純物濃度よりも高い高濃度ドレイン領域ＤＲ２（図２４参照）が形成される。このようにして、図２４に示されるように、メモリセル形成領域ＭＣＲおよび周辺領域ＰＲにおいて半導体装置の主要部分が形成される。なお、実施の形態１に係る半導体装置の製造方法は、上記具体例に示されるようにフラッシュメモリを備える半導体装置の製造方法に好適であるが、第１領域Ｒ１および第２領域Ｒ２を備える任意の半導体装置の製造方法にも好適である。
【０１０６】
（実施の形態３）
次に、図２５〜図３０を参照して、実施の形態３に係る半導体装置の製造方法について説明する。実施の形態３に係る半導体装置の製造方法は、基本的には実施の形態２に係る半導体装置の製造方法と同様の構成を備えるが、エッチバック処理の被処理膜が被覆膜ＣＭ（図２〜図１０参照）ではなく、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２である点で異なる。
【０１０７】
はじめに、図２５に示されるように、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２を有する半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、基本的には実施の形態２と同様の構成を備えるが、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２の主表面Ｓ１に対する高さが均一でない点、および被覆膜ＣＭが形成されていない点で異なっている。次に、第１塗布膜ＰＳＦが、第１領域Ｒ１の周囲を囲むように形成される。
【０１０８】
次に、図２６に示されるように、第１塗布膜ＰＳＦの一部が露光、現像されることにより、第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３が形成される。第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３は、基本的には実施の形態２と同様の構成を備える。
【０１０９】
すなわち、１つの第１パターン部ＰＳＦ１の平面視における占有面積は、１つの第２パターン部ＰＳＦ２の平面視における占有面積よりも小さい。１つの第２パターン部ＰＳＦ２の平面視における占有面積は、１つの第３パターン部ＰＳＦ３の平面視における占有面積よりも小さい。１つの第１パターン部ＰＳＦ１の厚みＨ１は、１つの第２パターン部ＰＳＦ２の厚みＨ２よりも厚い。１つの第２パターン部ＰＳＦ２の厚みＨ２は、１つの第３パターン部ＰＳＦ３の厚みＨ７よりも厚い。
【０１１０】
複数の第１パターン部ＰＳＦ１、複数の第２パターン部ＰＳＦ２、および複数の第３パターン部ＰＳＦ３の各々は、例えば同等のマスクパターンを用いて同等の条件で露光され、同等の条件で現像されたパターンとして形成され得る。
【０１１１】
次に、図２７に示されるように、第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２および第３パターン部ＰＳＦ３が変形され、かつ硬化される。本工程後の上記１つの第１パターン部ＰＳＦ１、上記１つの第２パターン部ＰＳＦ２、および上記１つの第３パターン部ＰＳＦ３の各厚みＨ４，Ｈ５，Ｈ８の差は、本工程前の上記１つの第１パターン部ＰＳＦ１、上記１つの第２パターン部ＰＳＦ２、および上記１つの第３パターン部ＰＳＦ３の各厚みＨ１，Ｈ２，Ｈ７の差よりも小さくなる。上記厚みＨ４，Ｈ５，Ｈ８は、被覆膜ＣＭの上記最大段差Ｈ３以上となる。
【０１１２】
次に、図２８に示されるように、半導体基板ＳＵＢの主表面Ｓ１上に第２塗布膜ＬＱＦが形成される。第２塗布膜ＬＱＦは、被覆膜ＣＭ、第１パターン部ＰＳＦ１、第２パターン部ＰＳＦ２、および第３パターン部ＰＳＦ３を覆うように形成される。第２塗布膜ＬＱＦの上面Ｓ４は、第１領域Ｒ１および第２領域Ｒ２に形成されている段差部ＯＨ上において平坦に形成されている。
【０１１３】
次に、図２９に示されるように、複数の第１段差部ＯＨ１，第２段差部ＯＨ２および第２塗布膜ＬＱＦの一部が除去される。例えば、半導体基板ＳＵＢの主表面Ｓ１に対してプラズマエッチング（エッチバック処理）を行う。プラズマエッチングは、第１段差部ＯＨ１、第２段差部ＯＨ２のエッチングレートと第２塗布膜ＬＱＦのエッチングレートとが等しい条件で行われる。プラズマエッチングは、被処理膜としての複数の第１段差部ＯＨ１、複数の第２段差部ＯＨ２が主表面Ｓ１に対して所定の高さになるまで行われる。このようにして形成される第１段差部ＯＨ１、第２段差部ＯＨ２の上面は、第２塗布膜ＬＱＦの上面Ｓ４の形状に沿った面となる。そのため、複数の第１段差部ＯＨ１、第２段差部ＯＨ２は、エッチバック処理により、第１領域Ｒ１および第２領域Ｒ２において主表面Ｓ１に対する高さが均一化される。
【０１１４】
次に、図３０に示されるように、上記エッチバック後に残存している第１塗布膜ＰＳＦおよび第２塗布膜ＬＱＦが除去される。このようにして、上記高さが均一化された複数の第１段差部ＯＨ１、第２段差部ＯＨ２（被処理膜）を備える半導体装置を得ることができる。
【０１１５】
＜変形例＞
次に、実施の形態１〜３に係る半導体装置の製造方法の変形例について説明する。
【０１１６】
複数の第１パターン部ＰＳＦ１、複数の第２パターン部ＰＳＦ２、および複数の第３パターン部ＰＳＦ３の各々は、例えば異なるマスクパターンを用いて形成されてもよい。複数の第１パターン部ＰＳＦ１および複数の第２パターン部ＰＳＦ２を形成する工程に用いられるフォトマスクには、第１マスクパターン（図示しない）と、第１マスクパターンよりも平面視における占有面積が大きい第２マスクパターン（図示しない）とが形成されていてもよい。この場合、第１マスクパターンと第２マスクパターンとの平面視における寸法値の差は、第１塗布膜ＰＳＦの膜厚差に基づいて図７に示されるスイングカーブ上で変動し得るパターンの仕上がり寸法値の差以下である。このようにしても、平面視における占有面積が相対的に小さい第１マスクパターンにより第１パターン部ＰＳＦ１が形成され、平面視における占有面積が相対的に大きい第２マスクパターンにより第２パターン部ＰＳＦ２が容易に形成され得る。これらの占有面積は、第１パターン部ＰＳＦ１の体積と第２パターン部ＰＳＦ２の体積との差が可能な限り小さくなるように制御され得る。このような方法は、例えば、第１塗布膜ＰＳＦの膜厚分布と図７に示されるスイングカーブとを考慮して設定される第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の寸法値では、これらの体積差を十分に小さくすることができない場合に、好適である。
【０１１７】
第１塗布膜ＰＳＦを構成する材料は、ポジ型の感光体材料であってもよし、ネガ型の感光体材料であってもよい。いずれの場合にも、第１塗布膜ＰＳＦの膜厚は、スピンコート法による塗布条件などによって容易にかつ適切に制御され得る。そのため、図７に示されるスイングカーブに基づき、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の寸法値を容易にかつ適切に制御され得る。
【０１１８】
第１パターン部ＰＳＦ１の長さＬ１と第２パターン部ＰＳＦ２のＬ２とは、等しくてもよい。この場合、第１パターン部ＰＳＦ１の幅Ｗ１が第２パターン部ＰＳＦ２の幅Ｗ２よりも広ければよい。
【０１１９】
図３１に示されるように、１つの第１パターン部ＰＳＦ１の平面形状は、長方形状であってもよい。１つの第１パターン部ＰＳＦ１の平面形状の長軸は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に沿うように形成されていてもよい。また、第１パターン部ＰＳＦ１の平面形状の長軸は、高さが均一な被処理膜を形成すべき領域の周方向に対して９０度未満の確度で傾斜する方向に沿うように形成されていてもよい。
【０１２０】
図３２に示されるように、１つの第１パターン部ＰＳＦ１の平面形状は、ジグザク状であってもよい。ジグザクの延在方向は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に対して９０度未満の確度で傾斜する方向に沿うように形成されていてもよい。また、ジグザクの延在方向は、高さが均一な被処理膜を形成すべき領域の周方向に沿うように形成されていてもよい。
【０１２１】
図３３に示されるように、１つの第１パターン部ＰＳＦ１の平面形状は、クロス状であってもよい。１つの第１パターン部ＰＳＦ１は、平面視において一方向に延在する線状部分と当該一方向と直交する他の方向に延在する線状部分とが交差した形状を有している。図３３に示されるように、１つの第１パターン部ＰＳＦ１の上記一方向は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に沿うように形成されていてもよい。また、１つの第１パターン部ＰＳＦ１の上記一方向は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に対して９０度未満の確度で傾斜する方向に沿うように形成されていてもよい。
【０１２２】
図３４および図３５に示されるように、１つの第１パターン部ＰＳＦ１の平面形状は、格子状であってもよい。１つの第１パターン部ＰＳＦ１は、平面視において一方向に延在する複数の線状部分の各々と、当該一方向と直交する他の方向に延在する複数の線状部分の各々とが交差した形状を有している。図３４に示されるように、１つの第１パターン部ＰＳＦ１の上記一方向は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に沿うように形成されていてもよい。図３５に示されるように、１つの第１パターン部ＰＳＦ１の上記一方向は、高さが均一な被処理膜を形成すべき領域（例えば第１領域Ｒ１）の周方向に対して９０度未満の確度で傾斜する方向に沿うように形成されていてもよい。
【０１２３】
図３６に示されるように、複数の第１パターン部ＰＳＦ１の各々は、平面視において市松模様状に形成されていてもよい。この場合の１つの第１パターン部ＰＳＦ１の平面形状は、図３１〜図３５に示されるいずれか１つであってもよい。
【０１２４】
なお、第２パターン部ＰＳＦ２についても、図３１〜図３６に示される第１パターン部ＰＳＦ１の構成と同様の構成を備えていてもよい。
【０１２５】
図３７に示されるように、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、少なくとも径方向ＲＤにおいて１つの段差部ＯＨを挟むように形成されていてもよい。このようにしても、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２は、第２塗布膜ＬＱＦ膜厚の径方向ＲＤでのバラつきを抑制することができる。
【０１２６】
第２塗布膜ＬＱＦは、少なくとも複数の段差部ＯＨを覆うように形成されていればよい。第２塗布膜ＬＱＦは、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２の少なくとも一部を覆うように形成されていればよい。
【０１２７】
上記第１塗布膜ＰＳＦを構成する材料は、例えばガラス転移点を示す材料であってもよい。この場合、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２を変形させる工程では、第１パターン部ＰＳＦ１および第２パターン部ＰＳＦ２が第１塗布膜ＰＳＦを構成する材料のガラス転移点以上に加熱される。これにより、第１パターン部ＰＳＦ１のおよび第２パターン部ＰＳＦ２は、容易に変形され得る。
【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２９】
本発明は、スピンコート法により半導体基板上に塗布膜を形成する工程を備える半導体装置の製造方法に特に有利に適用される。
【符号の説明】
【０１３０】
ＡＣ  アナログ回路、ＣＧ  コントロールゲート電極、ＨＭ  ハードマスク層、ＣＨＰ  半導体チップ、ＣＭ  被覆膜、ＤＲ  ドレイン領域、ＥＧ  消去ゲート電極、ＦＬＡＳＨ  フラッシュメモリ、ＧＩ１  第１ゲート絶縁膜、ＧＩ２  第２ゲート絶縁膜、ＧＩ３，ＧＩ４  側壁ゲート絶縁膜、ＧＩ５  第３ゲート絶縁膜、ＧＭ  ゲート電極、ＧＰ  ポリシリコン膜、ＩＦ  絶縁膜、ＬＱＦ  第２塗布膜、ＭＣＲ  メモリセル形成領域、ＭＤ  メモリドレイン領域、ＭＳ  メモリソース領域、ＯＨ  段差部、ＯＨ１  第１段差部、ＯＨ２  第２段差部、ＰＲ  周辺領域、ＰＳＦ  第１塗布膜、ＰＳＦ１  第１パターン部、ＰＳＦ２  第２パターン部、ＰＳＦ３  第３パターン部、ＰＷ  ｐ型ウェル、Ｒ１  第１領域、Ｒ２  第２領域、Ｒ３  第３領域、Ｒ４  第４領域、ＳＢ  基板、ＳＧ  選択ゲート電極、ＳＲ  ソース領域、ＳＵＢ  半導体基板、ＳＷ  サイドウォール絶縁膜、ＴＦ  トンネル絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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