(57)【要約】【課題】フィン型のトランジスタにより構成されたスプリットゲート型のＭＯＮＯＳメモリにおいて、フィンの形状に起因して電荷蓄積膜への電子の注入分布が偏ることを防ぎ、これにより半導体装置の信頼性を向上させる。【解決手段】フィンＦＡの上部に形成されたメモリセルを構成するメモリゲート電極ＭＧのうち、フィンＦＡの上面を覆うＯＮＯ膜ＯＮに接する部分の不純物濃度を、フィンＦＡの側面を覆うＯＮＯ膜ＯＮに接する部分の不純物濃度よりも低くする。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部と、
前記突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記突出部の前記上面上および前記突出部の側面上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に前記第２絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極からなるパターンの直下の前記突出部を前記第１方向において挟むように前記突出部の前記上面に形成された、ｎ型のソース領域およびｎ型のドレイン領域と、
を有し、
前記第１ゲート電極、前記第２ゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性記憶素子を構成し、前記突出部の前記上面を覆う前記第２絶縁膜に接する前記第２ゲート電極のｎ型不純物濃度は、前記突出部の前記側面を覆う前記第２絶縁膜に接する前記第２ゲート電極のｎ型不純物濃度よりも低い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面視で前記第２ゲート電極に隣接する前記ソース領域は、
ｎ型の第１半導体領域と、
前記第１半導体領域よりもｎ型不純物濃度が低く、前記第１半導体領域よりも前記第２ゲート電極の直下の前記突出部側に位置し、前記突出部の前記上面および前記側面に形成されたｎ型の第２半導体領域と、
を有し、
前記第２半導体領域よりもｎ型不純物濃度が低く、前記第２半導体領域よりも前記第２ゲート電極の直下の前記突出部の前記上面側に位置し、前記突出部の前記上面に形成されたｎ型の第３半導体領域をさらに有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２半導体領域には、ヒ素が導入され、前記第３半導体領域には、リンが導入されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記不揮発性記憶素子の消去動作では、ＢＴＢＴ方式で情報の消去を行う、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記不揮発性記憶素子の消去動作では、ＦＮ方式で情報の消去を行う、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２ゲート電極のうち、前記半導体基板の前記上面に沿う方向で前記突出部と隣り合う部分は、ｎ型の導電性を示し、前記突出部上の部分は、イントリンシック状態である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ゲート電極のうち、前記半導体基板の前記上面に沿う方向で前記突出部と隣り合う部分の単位体積当たりに含まれるｐ型不純物の数は、前記突出部上の部分の単位体積当たりに含まれるｐ型不純物の数よりも少ない、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ゲート電極は、
前記突出部の前記側面を覆い、前記突出部の前記上面より下に形成された第１半導体層と、
前記第１半導体層上に形成され、前記突出部の前記上面を覆う第２半導体層と、
を含み、
前記第２半導体層のｎ型不純物濃度は、前記第１半導体層のｎ型不純物濃度よりも低い、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記不揮発性記憶素子の書込み動作では、ＳＳＩ方式で情報の書込みを行う、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第２ゲート電極のｎ型不純物濃度は、前記第２ゲート電極の上面から前記第２ゲート電極の最下面に向かって徐々に高くなっている、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記突出部の前記側面を覆う前記第２絶縁膜に接する前記第２ゲート電極の下端のｎ型不純物濃度は、前記突出部の前記上面を覆う前記第２絶縁膜に接する前記第２ゲート電極のｎ型不純物濃度よりも高い、半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部と、
前記突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記突出部の前記上面上および前記突出部の側面上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に前記第２絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極からなるパターンの直下の前記突出部を前記第１方向において挟むように前記突出部の前記上面に形成された、ｎ型のソース領域およびｎ型のドレイン領域と、
を有し、
前記第１ゲート電極、前記第２ゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性記憶素子を構成し、
平面視で前記第２ゲート電極に隣接する前記ソース領域は、
ｎ型の第１半導体領域と、
前記第１半導体領域よりもｎ型不純物濃度が低く、前記第１半導体領域よりも前記第２ゲート電極の直下の前記突出部側に位置し、前記突出部の前記上面および前記側面に形成されたｎ型の第２半導体領域と、
を有し、
前記第２半導体領域よりもｎ型不純物濃度が低く、前記第２半導体領域よりも前記第２ゲート電極の直下の前記突出部の前記上面側に位置し、前記突出部の前記上面に形成されたｎ型の第３半導体領域をさらに有する、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２半導体領域には、ヒ素が導入され、前記第３半導体領域には、リンが導入されている、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記不揮発性記憶素子の消去動作では、ＢＴＢＴ方式で情報の消去を行う、半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記突出部の前記上面において、前記第３半導体領域の形成深さは、前記第２半導体領域の形成深さよりも深く、前記突出部の前記側面において、前記第３半導体領域の下端は、前記第２半導体領域の下端よりも上に位置する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減、並びに、微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（特開２００６−０４１３５４号公報）には、ＦＩＮＦＥＴにより構成されたスプリットゲート型のＭＯＮＯＳメモリが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＩＮＦＥＴにより構成されるメモリセルでは、基板上に突出する板状の半導体層（以下、フィンと呼ぶ場合がある）の特有の形状に起因して、フィンの上面近傍に電界が集中しやすい。この結果、フィンの上部と側面部とでは、ＭＯＮＯＳメモリ書込み特性に差が生じるため、メモリの書込み寿命の低下またはメモリの書込み特性の悪化が生じる。
【０００７】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、ＦＩＮＦＥＴにより構成されるＭＯＮＯＳメモリにおいて、メモリセルを構成するメモリゲート電極のうち、フィンの上に位置するメモリゲート電極の不純物濃度が、フィンの上面よりも下に位置するメモリゲート電極の不純物濃度より小さいものである。
【００１０】
また、一実施の形態である半導体装置は、ＦＩＮＦＥＴにより構成されるＭＯＮＯＳメモリにおいて、メモリセルを構成するメモリゲート電極の直下において、メモリセルを構成するソース領域と隣接するフィンの上面にリンを導入するものである。
【発明の効果】
【００１１】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す斜視図である。
【図４】図２のＡ−Ａ線における断面図である。
【図５】図２のＢ−Ｂ線における断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に示す半導体装置のＹ方向に沿う断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】本発明の実施の形態１の変形例である半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に示す半導体装置のＹ方向に沿う断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】本発明の実施の形態２である半導体装置を示す断面図である。
【図２９】図２８に示す半導体装置のＹ方向に沿う断面図である。
【図３０】本発明の実施の形態３である半導体装置を示す断面図である。
【図３１】図３０に示す半導体装置のＹ方向に沿う断面図である。
【図３２】スプリットゲート型のメモリセルの動作電圧を説明するための表である。
【図３３】比較例である半導体装置を示す断面図である。
【図３４】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）ＣＣ４、フラッシュメモリＣＣ５およびＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【００１６】
ＣＰＵ（回路）ＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行なうものである。
【００１７】
ＲＡＭ（回路）ＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００１８】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００１９】
ＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭＣＣ４とフラッシュメモリＣＣ５の相違点は、ＥＥＰＲＯＭＣＣ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリＣＣ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリＣＣ５には、ＣＰＵＣＣ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種情報が記憶されている。ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
【００２０】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器への情報の出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内への情報の入力などを行なうための回路である。
【００２１】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【００２２】
＜半導体装置のデバイス構造＞
以下に、図２〜図５を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４および図５は、本実施の形態における半導体装置の断面図である。なお、図４および図５では、ウェルの図示を省略する。
【００２３】
図２において、メモリセルアレイの平面図を示す。メモリセルアレイに複数形成されるメモリセルＭＣは、例えば図１のフラッシュメモリＣＣ５に形成されている。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。
【００２４】
メモリセル領域には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板上）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩで埋まっており、フィンＦＡの周囲は、素子分離膜ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【００２５】
フィンＦＡの下端部分は、平面視において、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。ただし、フィンＦＡの一部は、素子分離膜ＥＩよりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩにより埋め込まれているわけではない。
【００２６】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。フィンＦＡの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００２７】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００２８】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００２９】
各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ）ＰＧを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００３０】
フィンＦＡは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、図５に示すように、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡのそれぞれの側面は、半導体基板ＳＢの主面に対して斜めに傾斜している。
【００３１】
また、図２に示すように、平面視でフィンＦＡが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００３２】
図３では、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線と、制御ゲート電極ＣＧ上のキャップ絶縁膜と、メモリゲート電極上のキャップ絶縁膜との図示を省略している。メモリセル領域の半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣが形成されている。図３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在している。
【００３３】
図４は、図２のＡ−Ａ線における半導体素子の断面を示すものである。図５は、図２のＢ−Ｂ線における半導体素子の断面を示すものである。１つのフィン上には複数の素子が並んで形成されているが、図３および図４では、フィン上にメモリセルを１つのみ示している。
【００３４】
図４に示すように、制御ゲート電極ＣＧの上面は絶縁膜ＩＦ４により覆われ、メモリゲート電極ＭＧの上面は絶縁膜ＩＦ５により覆われている。絶縁膜ＩＦ４、ＩＦ５のそれぞれは、例えば窒化シリコン膜からなる。制御ゲート電極ＣＧは、例えばポリシリコン膜からなり、当該ポリシリコン膜内には、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。メモリゲート電極ＭＧは、例えばポリシリコン膜からなる。本実施の形態の主な特徴は、メモリゲート電極ＭＧ内の不純物の濃度分布にあり、当該特徴については後述する。
【００３５】
図３および図４に示すように、メモリセル領域のソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＡの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。シリサイド層Ｓ１は、素子分離膜ＥＩ上に形成されている。シリサイド層Ｓ１は、フィンＦＡの上面および側面に沿って延在する層からなる。
【００３６】
図３〜図５に示すように、フィンＦＡのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。図４に示すように、フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
【００３７】
フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ＯＮＯ膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、ＯＮＯ膜ＯＮで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面との間には、ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜ＯＮは、図４に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
【００３８】
ゲート絶縁膜ＧＦは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とからなる。窒化シリコン膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
【００３９】
つまり、ＯＮＯ膜ＯＮは、フィンＦＡの上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
【００４０】
フィンＦＡの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＦを介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介して、フィンＦＡの主面、側面および素子分離膜ＥＩの上面に沿って延在している。
【００４１】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールＳＷから露出するフィンＦＡの表面を覆っている。
【００４２】
図４に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＡの上面を挟むように、一対のソース・ドレイン領域がフィンＦＡの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＡの上面、つまりチャネル領域側に位置している。
【００４３】
ドレイン領域は、制御ゲート電極ＣＧの直下のフィンＦＡに隣接し、ソース領域は、メモリゲート電極ＭＧの直下のフィンＦＡに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域は制御ゲート電極ＣＧ側に位置し、ソース領域はメモリゲート電極側に位置する。言い換えれば、平面視において、ドレイン領域は制御ゲート電極ＣＧに隣接し、ソース領域はメモリゲート電極ＭＧに隣接する。
【００４４】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２に示すドレイン領域ＭＤに相当する。
【００４５】
フィンＦＡ上および素子分離膜ＥＩ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、フィンＦＡ、素子分離膜ＥＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域、絶縁膜ＩＦ４、ＩＦ５、サイドウォールＳＷおよびシリサイド層Ｓ１のそれぞれを覆っている。層間絶縁膜ＩＬの上面は、平坦化されている。
【００４６】
層間絶縁膜ＩＬ上には複数の配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬを貫通するコンタクトホール内に設けられたプラグＰＧを介して、メモリセルＭＣの上記ソース領域および上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧの底面は、シリサイド層Ｓ１の上面に直接接しており、プラグＰＧはシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧと、半導体からなるフィンＦＡ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００４７】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧ上の絶縁膜ＩＦ４が除去され、制御ゲート電極ＣＧの上面にシリサイド層を介してプラグが接続されている。また、メモリゲート電極ＭＧの給電領域（図示しない）では、メモリゲート電極ＭＧ上の絶縁膜ＩＦ５が除去され、メモリゲート電極ＭＧの上面にシリサイド層を介してプラグが接続されている。
【００４８】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦＩＮＦＥＴである。
【００４９】
ここで、図５に示すように、本実施の形態のメモリゲート電極ＭＧは、ゲート幅方向（図１のＹ方向）において、フィンＦＡの側面（側壁）および上面を、ＯＮＯ（Oxide Nitride Oxide）膜ＯＮを介して覆っている。つまり、メモリゲート電極ＭＧは、フィンＦＡの上面上および側面上にＯＮＯ膜ＯＮを介して形成されている。言い換えれば、半導体基板ＳＢの主面に沿うＹ方向において、フィンＦＡの側面はメモリゲート電極ＭＧと隣り合っており、半導体基板ＳＢの主面に対して垂直な方向において、フィンＦＡの上面とメモリゲート電極ＭＧとは隣り合っている。
【００５０】
本実施の形態の主な特徴として、メモリゲート電極ＭＧ内のｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は、メモリゲート電極ＭＧ内の下部よりも上部の方が小さい。これは、メモリゲート電極ＭＧ内のｎ型不純物濃度が、半導体基板ＳＢの主面に対して垂直な方向において、メモリゲート電極ＭＧの上面から下面に向かって徐々に小さくなる濃度分布を有しているためである。ここでいうメモリゲート電極ＭＧの下面とは、素子分離膜ＥＩの上面と接するメモリゲート電極ＭＧの最下面を指す。なお、濃度分布にそのようなグラデーションを有さず、例えばフィンＦＡの上面の高さを境界として、当該境界より上のメモリゲート電極ＭＧの不純物濃度が略一定であってもよく、当該境界より下の当該境界より下のメモリゲート電極ＭＧの不純物濃度が略一定であってもよい。
【００５１】
当該境界の高さの位置は、フィンＦＡの上面の高さより上方向または下方向のいずれかに多少ずれた高さに位置していても構わない。ただし、少なくとも、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接するメモリゲート電極ＭＧの下面のｎ型不純物濃度は、フィンＦＡの側面を覆うＯＮＯ膜ＯＮの側面に接するメモリゲート電極ＭＧの側面のｎ型不純物濃度よりも小さい。言い換えれば、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接するメモリゲート電極ＭＧの下面のｎ型不純物濃度の平均は、フィンＦＡの側面を覆うＯＮＯ膜ＯＮの側面に接するメモリゲート電極ＭＧの側面のｎ型不純物濃度の平均よりも小さい。
【００５２】
本実施の形態では、フィンＦＡの上面よりも上に形成されたメモリゲート電極ＭＧのｎ型不純物濃度は、フィンＦＡの上面よりも下に形成されたメモリゲート電極ＭＧのｎ型不純物濃度よりも小さい。言い換えれば、フィンＦＡの上面よりも上に形成されたメモリゲート電極ＭＧのｎ型不純物濃度の平均の濃度は、フィンＦＡの上面よりも下に形成されたメモリゲート電極ＭＧのｎ型不純物濃度の平均の濃度よりも小さい。
【００５３】
以下では、メモリゲート電極ＭＧのうち、フィンＦＡの最上面より上に形成され、フィンＦＡの最上面に接するＯＮＯ膜ＯＮの上面に接するメモリゲート電極ＭＧを上部電極と呼び、Ｙ方向においてフィンＦＡの側面にＯＮＯ膜ＯＮを介して隣り合うメモリゲート電極ＭＧを下部電極と呼ぶ。よって、メモリゲート電極ＭＧは、下部電極と、下部電極上の上部電極を備え、下部電極と上部電極との境界の位置は、例えばフィンＦＡの上面と同じ高さに位置している。
【００５４】
なお、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在するＯＮＯ膜ＯＮは、ここでいう、フィンＦＡの上面に接するＯＮＯ膜ＯＮ、フィンＦＡの上面を覆うＯＮＯ膜ＯＮ、フィンＦＡの側面に接するＯＮＯ膜ＯＮ、および、フィンＦＡの側面を覆うＯＮＯ膜ＯＮのいずれにも含まれない。
【００５５】
上部電極は、メモリゲート電極ＭＧの上面から、少なくともフィンＦＡの上面に接するＯＮＯ膜ＯＮの上面に亘って形成されている。また、下部電極は、メモリゲート電極ＭＧと素子分離膜ＥＩとの界面から、フィンＦＡの側面を覆うＯＮＯ膜ＯＮの側面の上端から下端の間のいずれかの位置の高さまでの間に亘って形成されている。
【００５６】
メモリゲート電極ＭＧは、例えばｎ型不純物が一様に導入されたポリシリコン膜を形成した後、当該ポリシリコン膜の上面側にｐ型不純物を導入することで形成された半導体膜からなる。フィンＦＡの上面よりも上側のメモリゲート電極ＭＧ内に当該ｐ型不純物を打ち込むことで、上部電極のｎ型不純物濃度は、下部電極の不純物濃度より低くなる。このため、上部電極は、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態のポリシリコン膜からなる。つまり、上部電極は、ｎ型でもなく、ｐ型でもない。すなわち、上部電極は、ｎ型の半導体でもなく、ｐ型の半導体でもない。
【００５７】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。また、イントリンシック状態とは、電子濃度と正孔濃度がほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を指す。
【００５８】
本願では、ｎ型の不純物原子の数が１×１０２０ａｔｍｓ／ｃｍ３以上である半導体を、ｎ型の導電性を示す半導体と呼ぶ。つまり、ｎ型の不純物原子の数が１×１０２０ａｔｍｓ／ｃｍ３以上である半導体領域（半導体層）は、ｎ型半導体領域（半導体層）である。また、ｎ型の不純物原子の数が１×１０１８ａｔｍｓ／ｃｍ３以上、１×１０２０ａｔｍｓ／ｃｍ３未満であって、ｐ型の導電性を示さない半導体を、ｎ型の導電性を示さないイントリンシック状態の半導体、または低濃度半導体と呼ぶ。つまり、ｎ型の不純物原子の数が１×１０１８ａｔｍｓ／ｃｍ３以上、１×１０２０ａｔｍｓ／ｃｍ３未満である半導体領域（半導体層）は、低濃度半導体領域（半導体層）である。
【００５９】
上部電極は、ｎ型の不純物原子の数が１×１０１８ａｔｍｓ／ｃｍ３以上、１×１０２０ａｔｍｓ／ｃｍ３未満であるｎ型半導体層である。下部電極は、ｎ型の不純物原子の数が１×１０２０ａｔｍｓ／ｃｍ３以上であるｎ型半導体層である。このように、上部電極は、下部電極よりもｎ型不純物濃度が低い。ここで、ｎ型の不純物原子の数が１×１０２０ａｔｍｓ／ｃｍ３以上であるか否かを基準として、ｎ型半導体層と低濃度半導体層とを区別しているのは、このｎ型不純物原子の数の値が、メモリセルＭＣが書込み動作を行う際に、メモリゲート電極ＭＧが空乏化するか否かの基準となるからである。
【００６０】
すなわち、メモリセルＭＣが書込み動作を行う際にはメモリゲート電極ＭＧに例えば１０Ｖなどの電圧が印加される。このとき、メモリゲート電極ＭＧのｎ型の不純物原子の数が１×１０２０ａｔｍｓ／ｃｍ３以上であれば、メモリゲート電極ＭＧ内に空乏層は生じにくいが、当該原子の数が１×１０２０ａｔｍｓ／ｃｍ３未満であれば、メモリゲート電極ＭＧ内に空乏層が生じやすくなる。本実施の形態では、後述するように、メモリゲート電極ＭＧ内の上部電極を、空乏層が生じやすい低濃度半導体層により構成することで、フィンＦＡの上面近傍のＯＮＯ膜ＯＮ内に偏って電子が注入されることを防ぐものである。
【００６１】
＜不揮発性メモリの動作＞
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図３２を用いて説明する。図３２は、スプリットゲート型のメモリセルの動作電圧を説明するための表である。
【００６２】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【００６３】
図３２は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３２の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板の上面のｐ型ウェルＰＷに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【００６４】
なお、図３に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の半導体領域がソース領域、制御ゲート電極ＣＧ側の半導体領域がドレイン領域である。また、図３２の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦへの電子の注入を、情報の「書込」、ホール（hole：正孔）の注入を、情報の「消去」と定義する。
【００６５】
また、図３２の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００６６】
ＳＳＩ方式は、窒化シリコン膜ＮＦ（図３参照）にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＦにフィンＦＡ内からホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、メモリゲート電極ＭＧ内から窒化シリコン膜ＮＦ内へホールをトンネリングさせることによって消去を行う動作法とみなすことができる。
【００６７】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。本願では、ＳＳＩ方式による書込みを行う場合について説明する。
【００６８】
ＳＳＩ方式の書込みでは、例えば図３２の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ中に電子を注入することで書込みを行う。
【００６９】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００７０】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００７１】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を、フィンＦＡ側から電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図３２の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＦ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００７２】
ＦＮ方式の消去では、例えば図３２の表のＢの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせ、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＦに当該ホールを注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜Ｘ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００７３】
読出し時には、例えば図３２の表のＡの欄またはＢの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７４】
＜半導体装置の効果＞
以下に、図３３に示す比較例を参照して、本実施の形態の半導体装置の効果について説明する。図３３は、比較例である半導体装置の断面図である。図３３は、図５と対応する断面図であって、フィン、ＯＮＯ膜およびメモリゲート電極を示す断面図である。図３３に示す比較例の半導体装置は、メモリゲート電極ＭＧ１のｎ型不純物濃度が、素子分離膜ＥＩの上面からメモリゲート電極ＭＧ１の上面に亘ってほぼ一様であり、メモリゲート電極ＭＧ１全体がｎ型の導電性を示すポリシリコン膜からなるものであり、この点で本実施の形態の半導体装置と異なっている。
【００７５】
ＦＩＮＦＥＴにより構成されるＭＯＮＯＳメモリのメモリセルでは、フィンの表面をチャネル領域として有する構造に起因して、特有の問題を有している。当該特有の問題の１つには、メモリセルを複数回動作させるうちに書込み速度が遅くなる問題、つまり書込み特性が悪化する問題がある。また、当該特有の問題の１つには、複数のメモリセルにより構成される不揮発性記憶装置において保証される書換え回数が少なくなる問題、つまりエンデュランスが悪化する問題がある。
【００７６】
これらの問題は、フィンが半導体基板上に突出した形状を有していることに起因して生じる。すなわち、フィンの上端を跨ぐように形成されたゲート電極を有するＦＩＮＦＥＴでは、トランジスタの動作時にフィンの上端において特に電界が強くなる特性がある。この場合、ＦＩＮＦＥＴを含むメモリセルでは、図３３に示すように、電界が強いフィンＦＡの上面近傍から、フィンＦＡの上面近傍に形成されたＯＮＯ膜ＯＮ内の窒化シリコン膜ＮＦに電子が注入されやすくなる。
【００７７】
その結果、複数回の書込み動作により、フィンＦＡの上面近傍のＯＮＯ膜ＯＮ内に集中的に電子が注入され、一方で、フィンＦＡの側面に接するＯＮＯ膜ＯＮ内には、電子が殆ど注入されない。つまり、フィンＦＡの上面を覆うＯＮＯ膜ＯＮと、フィンＦＡの側面を覆うＯＮＯ膜ＯＮとで、電子の注入分布に差が生じる。言い換えれば、ＦＩＮＦＥＴのゲート幅方向における電子の注入分布に差が生じる。
【００７８】
このようにして、フィンＦＡの上面および側面を含むフィンＦＡの表面を覆うＯＮＯ膜ＯＮのうち、フィンＦＡ上のＯＮＯ膜ＯＮに局所的に電子が注入された結果、書込み特性が悪化する問題およびエンデュランスが悪化する問題が生じる。フィンＦＡの上面近傍のＯＮＯ膜ＯＮに電子が注入されて書込みが行われると、電界が急激に弱くなるため、上記のように書込み動作が遅くなる問題が生じる。
【００７９】
これに対し、本実施の形態の半導体装置では、図４に示すメモリゲート電極ＭＧを構成する上部電極を、空乏層が生じやすい低濃度半導体層により構成することで、フィンＦＡの上面近傍のＯＮＯ膜ＯＮ内に偏って電子が注入されることを防いでいる。すなわち、フィンＦＡの上面をＯＮＯ膜ＯＮを介して覆うメモリゲート電極ＭＧのｎ型不純物濃度を、フィンＦＡの側面をＯＮＯ膜ＯＮを介して覆うメモリゲート電極ＭＧのｎ型不純物濃度よりも低くすることで、メモリセルＭＣの書込み動作時にメモリゲート電極ＭＧに電圧が印加された際、低濃度半導体層である上部電極は、ｎ型半導体層である下部電極に比べて空乏化しやすくなる。
【００８０】
これにより、フィンＦＡの上面近傍のＯＮＯ膜ＯＮへの電子の注入量を低減することができる。よって、フィンＦＡの上面を覆うＯＮＯ膜ＯＮと、フィンＦＡの側面を覆うＯＮＯ膜ＯＮとの電子の注入分布に差が生じることを防ぎ、フィンＦＡの表面を覆う窒化シリコン膜ＮＦ全体に対して、より均一に電子を注入することができる。その結果、書込み特性が悪化する問題およびエンデュランスが悪化する問題が発生することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００８１】
ここで、メモリゲート電極ＭＧを構成する下部電極と上部電極との境界、つまり、メモリゲート電極ＭＧのうち、ｎ型不純物濃度が低い領域とｎ型不純物濃度が高い領域との境界は、例えばフィンＦＡの上面と同じ高さに位置していることが望ましい。なぜならば、当該境界が、フィンＦＡの上面の位置よりも下方に位置している場合、当該境界が素子分離膜ＥＩに近付く程、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が下がるためである。つまり、下部電極と上部電極との境界がフィンＦＡの上面と略同一の高さに位置していれば、メモリトランジスタのしきい値電圧の低下を防ぎ、かつ、電子の注入分布の均一化を実現することができる。
【００８２】
例えば、当該境界が、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面と、フィンＦＡの上面との間の高さに位置していれば、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接するメモリゲート電極ＭＧをイントリンシック状態とし、フィンＦＡの側面を覆うＯＮＯ膜ＯＮに接するメモリゲート電極ＭＧをｎ型半導体層とすることができる。よって、フィンＦＡの側面を覆うＯＮＯ膜ＯＮへの電子の注入量が低減することを防ぎ、かつ、フィンＦＡの上面近傍のＯＮＯ膜ＯＮへの電子の注入量を低減することができるため、ＯＮＯ膜ＯＮの電子注入分布に差が生じることを防ぐことができる。このため、上記効果を顕著に得ることができる。
【００８３】
なお、メモリゲート電極ＭＧの一部をイントリンシック状態とすることは、ＭＯＮＯＳメモリを構成するトランジスタのしきい値電圧の上昇の原因となるようにも思える。これに対し、本発明者らは実験により、メモリゲート電極ＭＧの上部電極をｎ型半導体層からイントリンシック状態の半導体層に変更したとしても、メモリトランジスタのしきい値電圧の変動が殆ど生じないことを見出している。すなわち、メモリゲート電極ＭＧの上部電極をイントリンシック状態としても、メモリセルＭＣの特性は殆ど影響を受けない。
【００８４】
＜半導体装置の製造工程＞
以下に、図６〜図２２を用いて、本実施の形態の半導体装置の製造方法について説明する。図６〜図２２は、本実施の形態の半導体装置の形成工程中の断面図である。図６〜図９および図１６は、Ｙ方向（図２参照）に沿う断面を示す図である。図１０〜図１５および図１７〜図２２は、Ｘ方向（図２参照）に沿う断面を示す図である。図６〜図９および図１６では、ウェルの図示を省略する。また、図６〜図９では各フィンの側面を垂直に示すが、実際には、図１６に示すように、フィンの側面は、半導体基板の主面に対してテーパーを有している。
【００８５】
ここではまず、図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
【００８６】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図６は、複数の半導体膜ＳＩ１のパターンを含む断面図であり、複数の半導体膜ＳＩ１のパターンのそれぞれの短手方向に沿う断面図である。
【００８７】
次に、図７に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜からなるハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。ハードマスクＨＭ１は、平面視において各半導体膜ＳＩ１を囲むように環状に形成される。
【００８８】
続いて、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。その後、フォトリソグラフィ技術およびエッチング法を用いることで、ハードマスクＨＭ１の一部除去する。すなわち、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を残し、その他の部分、つまり、Ｙ方向に延在する部分を除去する。これにより、ハードマスクＨＭ１は環状構造ではなくなり、Ｘ方向に延在するパターンのみとなる。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
【００８９】
次に、図８に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡが形成できる。
【００９０】
次に、図９に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜からなる素子分離膜ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離膜ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
【００９１】
続いて、絶縁膜ＩＦ１、ＩＦ２を除去する。その後、素子分離膜ＥＩの上面に対しエッチング処理を施すことで、素子分離膜ＥＩの上面を、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）させる。これにより、フィンＦＡのそれぞれの側面の一部および上面を露出させる。
【００９２】
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡ内にｐ型ウェルＰＷを形成する。ｐ型ウェルＰＷは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｐ型ウェルＰＷウェルは、フィンＦＡ内の全体およびフィンＦＡの下部の半導体基板ＳＢの一部に広がって形成される。
【００９３】
次に、図１０に示すように、複数のフィンＦＡのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜からなる。続いて、絶縁膜ＩＦ３上に、フィンＦＡのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）からなり、絶縁膜ＩＦ４は、例えば窒化シリコン膜からなる。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡの上面上に半導体膜ＳＩ２が残っている。
【００９４】
次に、図１１に示すように、フィンＦＡの一部の直上を覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
【００９５】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これにより素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２からなる制御ゲート電極ＣＧが形成される。また、これにより、制御ゲート電極ＣＧとフィンＦＡとの間の絶縁膜ＩＦ３からなるゲート絶縁膜ＧＦが形成される。
【００９６】
なお、ここでは、制御ゲート電極ＣＧから露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
【００９７】
次に、図１２に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成することにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有するＯＮＯ膜ＯＮを形成する。すなわち、ＯＮＯ（Oxide Nitride Oxide）膜ＯＮは積層絶縁膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成することができる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。
【００９８】
ＯＮＯ膜ＯＮは、素子分離膜ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４からなる積層パターンの上面および側面を覆っている。なお、窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜であるが、窒化シリコン膜ＮＦの代わりに、ＨｆＳｉＯなどからなるｈｉｇｈ−ｋ膜を形成してもよい。また、酸化シリコン膜Ｘ２の代わりに、ＡｌＯ（酸化アルミニウム）膜を形成してもよい。
【００９９】
次に、図１３に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ３を形成する。半導体膜ＳＩ３は、例えばポリシリコン膜からなり、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を含む積層体の高さよりも膜厚が大きい。続いて、半導体膜ＳＩ３の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上のＯＮＯ膜ＯＮの上面を露出させる。
【０１００】
半導体膜ＳＩ３は、例えば成膜時にｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））が１×１０２０ａｔｍｓ／ｃｍ３以上導入されたｎ型半導体層として形成する。あるいは、不純物が導入されていない半導体膜ＳＩ３を形成してから、イオン注入法などを用いて半導体膜ＳＩ３にｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入してもよい。いずれにしても、半導体膜ＳＩ３は、その上面から下面に亘ってｎ型不純物がほぼ一様に導入されたｎ型半導体層である。
【０１０１】
次に、図１４に示すように、エッチバック工程を行うことで、半導体膜ＳＩ３の上面を後退させる。これにより、半導体膜ＳＩ３の上面の位置は、例えば、制御ゲート電極ＣＧの上面の位置とほぼ等しい高さとなる。
【０１０２】
次に、図１５および図１６に示すように、半導体膜ＳＩ３の上面に対して、例えばイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素）またはＢＦ２（フッ化ホウ素））を打ち込む。ここでは、半導体膜ＳＩ３内の導電型とは異なる導電型の不純物を打ち込む。ここでは、半導体基板ＳＢの主面に対して垂直な方向において、半導体膜ＳＩ３の上方から半導体膜ＳＩ３の上面に向けてイオン注入を行う。
【０１０３】
このイオン注入工程では、フィンＦＡの上面より高い領域に位置する半導体膜ＳＩ３内にｐ型不純物を打ち込み、フィンＦＡの上面より低い領域に位置する半導体膜ＳＩ３内には、ｐ型不純物が極力打ち込まれないように、注入エネルギーなどを調整する。図１６では、Ｙ方向に沿う断面であって、制御ゲート電極ＣＧ（図１５参照）と隣り合う領域の半導体膜ＳＩ３を含む断面を示している。
【０１０４】
これにより、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接する半導体膜ＳＩ３、つまり、フィンＦＡの上面上の部分の半導体膜ＳＩ３は、ｎ型およびｐ型のいずれの導電性も示さないイントリンシック状態となる。これに対し、フィンＦＡの側面を覆うＯＮＯ膜ＯＮの側面に接する半導体膜ＳＩ３の導電性、フィンＦＡの上面より下の部分の半導体膜ＳＩ３の導電性は、ｎ型のままである。すなわち、当該イオン注入工程において、当該工程前の半導体膜ＳＩ３の導電性と異なる導電性の不純物を半導体膜ＳＩ３の上面に打ち込むカウンタードーピングを行うことで、半導体膜ＳＩ３の上部分のｎ型不純物濃度は、半導体膜ＳＩ３の下部分のｎ型不純物濃度よりも小さくなる。
【０１０５】
ここでは半導体膜ＳＩ３のうち、上部分にｐ型不純物を導入しているため、半導体膜ＳＩ３を構成する各部分のうち、Ｙ方向でフィンＦＡと隣り合う部分の単位体積当たりに含まれるｐ型不純物の数は、フィンＦＡの上面上の部分の単位体積当たりに含まれるｐ型不純物の数よりも少ない。後に半導体膜ＳＩ３を加工して形成されるメモリゲート電極も、上記した半導体膜ＳＩ３と同様の構成を有する。すなわち、当該メモリゲート電極を構成する各部分のうち、Ｙ方向でフィンＦＡと隣り合う部分の単位体積当たりに含まれるｐ型不純物の数は、フィンＦＡの上面上の部分の単位体積当たりに含まれるｐ型不純物の数よりも少ない。
【０１０６】
次に、図１７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなり、絶縁膜ＩＦ４の側面および上面と、半導体膜ＳＩ３の上面とを、ＯＮＯ膜ＯＮを介して覆っている。
【０１０７】
次に、図１８に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これによりＯＮＯ膜ＯＮの上面と半導体膜ＳＩ３の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面にＯＮＯ膜ＯＮを介してサイドウォール状に残る。続いて、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、半導体膜ＳＩ３を加工する。これにより、制御ゲート電極ＣＧの両側の側面に近接する領域に半導体膜ＳＩ３が残り、制御ゲート電極ＣＧの両側の側面に近接する領域以外の領域において、フィンＦＡの上面は半導体膜ＳＩ３から露出する。
【０１０８】
制御ゲート電極ＣＧのゲート長方向（Ｘ方向）における一方の側面にＯＮＯ膜ＯＮを介して近接する半導体膜ＳＩ３は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧと並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
【０１０９】
次に、図１９に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５および半導体膜ＳＩ３を除去する。これにより、ゲート長方向において、制御ゲート電極ＣＧの一方の側面にはＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが残り、制御ゲート電極ＣＧの他方の側面は露出する。
【０１１０】
続いて、エッチングを行うことで、絶縁膜ＩＦ５およびメモリゲート電極ＭＧに覆われていないＯＮＯ膜ＯＮを除去する。これにより、絶縁膜ＩＦ４の上面、フィンＦＡの上面、フィンＦＡの側面、素子分離膜ＥＩの上面が露出する。また、メモリゲート電極ＭＧに覆われていない絶縁膜ＩＦ４の側面および制御ゲート電極ＣＧの側面が露出する。
【０１１１】
次に、図２０に示すように、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸを形成する。エクステンション領域ＥＸは、ｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことで形成することができる。
【０１１２】
次に、図２１に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば主に窒化シリコン膜からなる。当該絶縁膜は、素子分離膜ＥＩ、フィンＦＡ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
【０１１３】
続いて、ドライエッチングを行って当該絶縁膜の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＡ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの上面を露出させる。ここで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５を含む積層体の側面には、当該絶縁膜からなるサイドウォールＳＷが形成される。
【０１１４】
続いて、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷをマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。ここでは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで、フィンＦＡの上面にｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。拡散領域Ｄ１の形成工程では、エクステンション領域ＥＸを形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体基板ＳＢ内の不純物などを拡散させるため、活性化のための熱処理を行う。これにより、拡散領域Ｄ１およびエクステンション領域ＥＸなどに含まれる不純物が熱拡散する。
【０１１５】
これにより、拡散領域Ｄ１およびエクステンション領域ＥＸを含むソース・ドレイン領域を形成する。ソース・ドレイン領域および制御ゲート電極ＣＧは、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣを構成する。制御トランジスタおよびメモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦＩＮＦＥＴである。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。
【０１１６】
次に、図２２に示すように、周知のサリサイド（Salicide：Self Align silicide）プロセスを用いて、ソース・ドレイン領域を覆うシリサイド層を形成する。ここでは、まず、フィンＦＡを覆う金属膜を形成する。当該金属膜は、例えばスパッタリング法により堆積されたＮｉＰｔ膜からなる。その後、半導体基板ＳＢに対し熱処理を行うことで、フィンＦＡの表面と当該金属膜とを反応させる。これにより、拡散領域Ｄ１の上面および側面を覆うＮｉＳｉ（ニッケルシリサイド）膜からなるシリサイド層Ｓ１を形成する。
【０１１７】
続いて、半導体基板ＳＢの主面上に、例えば窒化シリコン膜からなるライナー膜（図示しない）と、酸化シリコン膜からなる層間絶縁膜ＩＬとを順に形成する。当該ライナー膜および層間絶縁膜ＩＬは、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬは、素子分離膜ＥＩ上のフィンＦＡの高さと、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４からなる積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬの上面を平坦化する。この平坦化工程では、絶縁膜ＩＦ４、ＩＦ５を露出させない。
【０１１８】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通する複数のコンタクトホールを複数形成する。コンタクトホールの底部には、ソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。また、図示していない領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の一部を露出するコンタクトホールが形成されている。
【０１１９】
続いて、各コンタクトホール内に、接続用の導電部材として、主にタングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。
【０１２０】
プラグＰＧは、メモリセルＭＣのソース領域およびドレイン領域のそれぞれに、シリサイド層Ｓ１を介して電気的に接続されている。
【０１２１】
続いて、層間絶縁膜ＩＬ上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図２２では、図面の簡略化のために、配線Ｍ１を構成するバリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧも同様である。以上の工程により、本実施の形態の半導体装置が略完成する。
【０１２２】
配線Ｍ１は、例えばいわゆるシングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。
【０１２３】
＜半導体装置の製造方法の効果＞
本実施の形態の半導体装置の製造方法では、図１〜図５を用いて説明した半導体装置と同様の効果を得ることができる。
【０１２４】
すなわち、ここでは、図１５および図１６を用いて説明したカウンタードーピング工程において、後にメモリゲート電極となる半導体膜ＳＩ３のうち、フィンＦＡの上面上の部分をイントリンシック状態の半導体層としている。これにより、図２２に示す完成したメモリセルＭＣにおいて書込み動作をする際、フィンＦＡの上面上のメモリゲート電極ＭＧである上部電極内では空乏層が発生しやすくなるため、フィンＦＡの上面近傍のＯＮＯ膜ＯＮ内に偏って電子が注入されることを抑えることができる。一方で、フィンＦＡの側面を覆うメモリゲート電極ＭＧである下部電極の導電型はｎ型を維持しているため、本実施の形態で上部電極をイントリンシック状態としても、メモリセルＭＣの書込み動作においてフィンＦＡの側面を覆うＯＮＯ膜ＯＮに電子が注入することは妨げられない。
【０１２５】
これにより、フィンＦＡの上面を覆うＯＮＯ膜ＯＮと、フィンＦＡの側面を覆うＯＮＯ膜ＯＮとの電子の注入分布に差が生じることを防ぎ、フィンＦＡの表面を覆う窒化シリコン膜ＮＦ全体に対して、より均一に電子を注入することができる。その結果、書込み特性が悪化する問題およびエンデュランスが悪化する問題が発生することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１２６】
なお、本実施の形態の半導体装置の製造方法では、ｎ型の半導体膜ＳＩ３（図１４参照）を形成してから、フィンＦＡの上面上の半導体膜ＳＩ３内にｐ型不純物を打ち込むことについて説明したが、不純物が殆ど導入されていないイントリンシック状態の半導体膜を形成した後に、当該半導体膜の上面に対し斜め方向からｎ型不純物をイオン注入法により打ち込んでもよい。すなわち、図１４に示す半導体膜ＳＩ３と同様の形状のイントリンシック状態の半導体膜を形成した場合において、例えば、半導体基板ＳＢの主面に対して垂直な方向とＹ方向（図１参照）との間の斜めの角度から当該半導体膜にイオン注入を行うことが考えられる。
【０１２７】
これにより、図１６に示す半導体膜ＳＩ３のようにフィンＦＡの側面と隣り合う半導体膜内にｎ型不純物を導入する。注入エネルギーを比較的大きく調整し、当該半導体膜の比較的深い位置にｎ型不純物を打ち込み、当該半導体膜からなるメモリゲート電極を形成すれば、本実施の形態の半導体装置と同様に、上部電極のｎ型不純物濃度が下部電極のｎ型不純物濃度よりも低いメモリゲート電極を実現することができる。よって、図１〜図２２を用いて説明した半導体装置およびその製造方法と同様の効果を得ることができる。
【０１２８】
また、図１５および図１６を用いて説明したカウンタードーピングは、図１３を用いて説明した工程の後であって、図１４を用いて説明したエッチバック工程の前に行ってもよい。
【０１２９】
また、本実施の形態ではメモリゲート電極の一部をイントリンシック状態とすることについて説明したが、必ずしもメモリゲート電極のうちの上部分をイントリンシック状態にする必要はなく、メモリゲート電極のうちの下部分に比べてｎ型不純物濃度を低くすれば、当該上部分が低濃度のｎ型半導体層であっても、本実施の形態の効果を得ることができる。
【０１３０】
＜変形例＞
図６〜図２２を用いて説明した半導体装置の製造工程では、図１５および図１６を用いて説明したように、カウンタードーピングを行うことで半導体膜ＳＩ３内の上部と下部でｎ型不純物の濃度に差を設けている。これに対し、メモリゲート電極を２つの層からなる積層構造とし、下側の層と上側の層とでｎ型不純物濃度に差を設けてもよい。
【０１３１】
以下では、図２３〜図２７を用いて、本実施の形態の変形例の半導体装置の製造方法について説明する。図２３〜図２７は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。図２６は、図１６と同様に、図２５に示す半導体装置のＹ方向に沿う断面を示すものである。
【０１３２】
本変形例では、まず、図６〜図１３を用いて説明した工程と同様の工程を行った後、図２３に示すように、半導体膜ＳＩ３の上面に対してエッチバックを行う。ここでは、図１４を用いて説明したエッチバック工程よりもエッチバックを行う時間を延長し、これにより、半導体膜ＳＩ３の上面の後退量を増大させる。このエッチバックにより、ｎ型半導体層である半導体膜ＳＩ３の上面の位置は、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面よりも低くなる。つまり、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面は半導体膜ＳＩ３から露出する。ただし、半導体膜ＳＩ３は、フィンＦＡの側面および素子分離膜ＥＩの上面を覆っている。このエッチバックにより、半導体膜ＳＩ３の上面の位置は、例えば、フィンＦＡの上面の位置と略同一の位置まで後退する。
【０１３３】
次に、図２４に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ４を形成する。半導体膜ＳＩ４は、例えばポリシリコン膜からなり、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を含む積層体の高さよりも膜厚が大きい。続いて、半導体膜ＳＩ４の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上のＯＮＯ膜ＯＮの上面を露出させる。
【０１３４】
半導体膜ＳＩ４は、例えば成膜時に包含するｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の数が１×１０１８ａｔｍｓ／ｃｍ３未満であるイントリンシック状態の半導体層からなる。つまり、半導体膜ＳＩ４のｎ型不純物濃度は、半導体膜ＳＩ４の下面に接する半導体膜ＳＩ３のｎ型不純物濃度よりも低い。半導体膜ＳＩ４は、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接している。
【０１３５】
次に、図２５および図２６に示すように、図１４を用いて説明した工程と同様のエッチバック工程を行う。これにより、半導体膜ＳＩ４の上面は、制御ゲート電極ＣＧの上面と同じ高さまで後退する。図２６に示すように、フィンＦＡの上面は半導体膜ＳＩ４に覆われ、フィンＦＡの側面は、半導体膜ＳＩ３により覆われている。
【０１３６】
次に、図２７に示すように、図１７〜図２２を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が略完成する。完成したメモリセルＭＣを構成するメモリゲート電極ＭＧは、ｎ型半導体からなる半導体膜ＳＩ３と、半導体膜ＳＩ３上に積層されたイントリンシック状態の半導体膜ＳＩ４とからなる。ただし、図２７には半導体膜ＳＩ３は示していない。半導体膜ＳＩ３は、図２６に示すように、Ｙ方向に延在するメモリゲート電極ＭＧ（図２７参照）のうち、フィンＦＡの上面よりも低い位置において、Ｙ方向に隣り合うフィンＦＡ同士の間を埋め込むように形成されている。
【０１３７】
本変形例では、図２７に示すメモリゲート電極ＭＧを半導体膜ＳＩ３およびＳＩ４からなる積層構造により構成している。ここで、フィンＦＡの上面はイントリンシック状態の半導体膜ＳＩ４に覆われ、フィンＦＡの側面はｎ型の半導体膜ＳＩ３により覆われている。このため、メモリセルＭＣの書込み動作時にフィンＦＡの上面近傍のＯＮＯ膜ＯＮに局所的に電子が注入されることを防ぐことができるため、図１〜図２２を用いて説明した半導体装置およびその製造工程と同じ効果を得ることができる。
【０１３８】
（実施の形態２）
前記実施の形態１では、メモリセルに対する情報（データ）の書込み時の動作に起因して生じる問題に着目し、当該問題を解決する半導体装置およびその製造方法について説明した。以下では、図２８および図２９を用いて、本実施の形態２の半導体装置およびその製造方法について説明する。図２８および図２９は、本実施の形態の半導体装置を示す断面図である。図２９は、図２８に示すエクステンション領域ＥＸおよび半導体領域ＰＲを含む断面であって、ゲート幅方向（Ｙ方向）に沿う断面を示すものである。なお、図２９ではエクステンション領域ＥＸ上の構造、つまり、ＯＮＯ膜、メモリゲート電極、サイドウォールおよび層間絶縁膜などの図示を省略している。
【０１３９】
本実施の形態の半導体装置は、メモリゲート電極がｎ型の半導体層のみからなる点、および、ソース領域が形成されたフィンの上面にＰ（リン）が導入された半導体領域が形成されている点で、前記実施の形態１とは異なる。
【０１４０】
すなわち、図２８に示すように、本実施の形態のメモリセルＭＣは、前記実施の形態１のメモリセルとほぼ同様の構成を有しているが、フィンＦＡの上面に、ｎ型不純物であるＰ（リン）が導入されたｎ型の半導体領域ＰＲが形成されている。半導体領域ＰＲは、メモリゲート電極ＭＧ側のエクステンション領域ＥＸおよび拡散領域Ｄ１からなるソース領域側のフィンＦＡの上面に形成されている。
【０１４１】
図２８および図２９に示すように、半導体領域ＰＲのフィンＦＡの上面からの形成深さは、エクステンション領域ＥＸのフィンＦＡの上面からの形成深さに比べて大きい。なお、エクステンション領域ＥＸは、フィンＦＡの上面および側面に形成されており、フィンＦＡの上面に沿う部分と、フィンＦＡの側面に沿う部分とを有しているのに対し、半導体領域ＰＲは、フィンＦＡの上面に沿う部分のみからなる。つまり、エクステンション領域ＥＸに含まれるＡｓ（ヒ素）は、フィンＦＡの上面および側面に打ち込まれているのに対し、半導体領域ＰＲに含まれるＰ（リン）は、フィンＦＡの上面にのみ打ち込まれている。図２９では、フィンＦＡの上面に形成された半導体領域ＰＲの下面を破線で示している。
【０１４２】
ここでいう形成深さとは、層の所定の面から当該層内に半導体領域が形成された場合において、当該面に対して垂直な方向における、半導体領域の幅を意味する。したがって、図２９に示すように、フィンＦＡの上面に形成された各半導体領域のみに着目すると、エクステンション領域ＥＸの形成深さは、半導体領域ＰＲよりも小さいといえる。フィンＦＡの側面では、フィンＦＡの上面に形成された半導体領域ＰＲの端部が露出しているに過ぎないため、フィンＦＡの側面近傍の半導体領域ＰＲとエクステンション領域ＥＸとの形成領域を比べて各半導体領域の形成深さを比較するのは不適切である。
【０１４３】
したがって、フィンＦＡの上面に形成された半導体領域ＰＲの形成深さはフィンＦＡの上面に形成されたエクステンション領域ＥＸの形成深さよりも深いが、フィンＦＡの側面において、半導体領域ＰＲの下端は、エクステンション領域ＥＸの下端よりも上に位置する。
【０１４４】
ここではエクステンション領域ＥＸより深く半導体領域ＰＲを形成することについて説明したが、半導体領域ＰＲはエクステンション領域ＥＸよりも浅く形成されていてもよい。本実施の形態は、図２８に示すように、フィンＦＡの上面において、半導体領域ＰＲがエクステンション領域ＥＸの端部を覆い、エクステンション領域ＥＸよりもメモリトランジスタのチャネル領域側に形成するものである。つまり、半導体領域ＰＲは、エクステンション領域ＥＸの端部に隣接し、エクステンション領域ＥＸよりも、メモリゲート電極ＭＧの直下のフィンＦＡの上面に近い位置に形成されていればよい。このため、半導体領域ＰＲの形成深さは、エクステンション領域ＥＸの形成深さより小さくても大きくてもよい。
【０１４５】
フィンＦＡの上面において、エクステンション領域ＥＸのｎ型不純物（Ａｓ（ヒ素））の不純物濃度は、例えば、１×１０１５ａｔｍｓ／ｃｍ２である。これに対し、半導体領域ＰＲのｎ型不純物（Ｐ（リン））の不純物濃度は、例えば、１×１０１３〜１×１０１４ａｔｍｓ／ｃｍ２である。すなわち、エクステンション領域ＥＸよりも、半導体領域ＰＲはｎ型不純物の濃度が低い。
【０１４６】
ここでエクステンション領域ＥＸを構成する不純物にＡｓ（ヒ素）を用いている理由は、Ａｓ（ヒ素）が半導体基板ＳＢ内において拡散しにくい不純物であり、形成深さが拡散領域Ｄ１に比べて小さいエクステンション領域ＥＸを形成することに適した不純物であることにある。これに対し、半導体領域ＰＲを構成する不純物にＰ（リン）を用いている理由は、Ｐ（リン）がＡｓ（ヒ素）に比べて半導体基板ＳＢ内において拡散しやすい不純物であり、イオン注入工程およびその後の熱拡散工程などにおいて、エクステンション領域ＥＸよりもチャネル領域側に半導体領域ＰＲを形成することに適した不純物であることにある。
【０１４７】
本実施の形態の半導体装置は、メモリセルＭＣの消去動作において、ＢＴＢＴ方式の消去を行うものである。つまり、図３２の表のＡの欄を参照して説明したように、フィンＦＡ（半導体基板ＳＢ）内からホールを窒化シリコン膜ＮＦ内に注入することにより、ホットホール消去を行う。
【０１４８】
このような半導体装置は、例えば、図６〜図２２を用いて説明した製造工程において、図１９を用いて説明したメモリゲート電極ＭＧの形成工程の後であって、図２１を用いて説明したサイドウォールＳＷの形成工程の前のいずれかの時点で、フィンＦＡの上面にＰ（リン）を例えばイオン注入法により導入して半導体領域ＰＲを形成することで実現することができる。つまり、半導体領域ＰＲの形成は、エクステンション領域ＥＸの形成工程の前か後に行うことができる。なお、図１５および図１６を用いて説明した工程は行っても行わなくてもよい。
【０１４９】
以下に、本実施の形態の効果について説明する。
【０１５０】
ＢＴＢＴ方式により、フィンＦＡ（半導体基板ＳＢ）内からホールを窒化シリコン膜ＮＦ内に注入することにより、ホットホール消去を行う場合、前記実施の形態１で説明した書込み動作時と同様に、フィンＦＡの上端に電界が集中し、その結果、フィンＦＡの上面の近傍ＯＮＯ膜ＯＮに集中的にホールが注入される。つまり、フィンＦＡの上面を覆うＯＮＯ膜ＯＮと、フィンＦＡの側面を覆うＯＮＯ膜ＯＮとで、消去時のホールの注入分布にばらつきが生じる。このため、消去特性が悪化する問題が生じる。
【０１５１】
当該問題は、前記実施の形態１のようにメモリゲート電極ＭＧの一部をイントリンシック状態にしても解決することはできない。なぜなら、ＢＴＢＴ方式の消去動作時にはメモリゲート電極ＭＧには負電圧が印加されるため、メモリゲート電極ＭＧの濃度を制御しても、メモリゲート電極ＭＧ内で空乏化は起こらず、フィンＦＡの電界を緩和することができないためである。
【０１５２】
そこで、本実施の形態では、ソース領域を構成するエクステンション領域ＥＸに隣接するフィンＦＡの上面に、エクステンション領域ＥＸよりも不純物濃度が低い半導体領域ＰＲを形成することにより、ソース領域の周辺の電界を緩和し、これにより、ＢＴＢＴ方式の消去動作時におけるフィンＦＡの上端の電界の緩和を可能としている。このため、消去動作時にフィンＦＡの上面で生成され、窒化シリコン膜ＮＦに注入されるホールの量を低減することができる。よって、消去時にフィンＦＡの上面近傍のＯＮＯ膜ＯＮ内に局所的にホールが注入されることを防ぎ、フィンＦＡの上面および側面を覆うＯＮＯ膜ＯＮへのホールの注入分布を均一化することができるため、消去特性の悪化を防ぐことができる。つまり、半導体装置の信頼性を向上させることができる。
【０１５３】
（実施の形態３）
以下では、図３０および図３１を用いて、本実施の形態３の半導体装置およびその製造方法について説明する。図３０および図３１は、本実施の形態の半導体装置を示す断面図である。図３０は、図４と同様にメモリセルのＸ方向に沿う断面を示すものであり、図３１は、図５と同様に、メモリゲート電極を含む断面であって、図３０に示す半導体装置のＹ方向に沿う断面を示すものである。
【０１５４】
本実施の形態の半導体装置の構造は、前記実施の形態１とほぼ同様である。ただし、本実施の形態のメモリゲート電極は、前記実施の形態１のメモリゲート電極に比べて、不純物濃度の分布が一部異なる。
【０１５５】
本実施の形態では、図３０および図３１に示すように、メモリゲート電極ＭＧは、フィンＦＡの上端近傍のメモリゲート電極ＭＧをイントリンシック状態としている点で前記実施の形態１と同様である。これに対し、本実施の形態では、素子分離膜ＥＩの上面とフィンＦＡの側面との境界（以下、フィンＦＡの側面の下端と呼ぶ）近傍のメモリゲート電極ＭＧの角部のｎ型不純物濃度は、フィンＦＡの上端近傍のメモリゲート電極ＭＧのｎ型不純物濃度よりも高ければよい。言い換えれば、メモリゲート電極ＭＧは、素子分離膜ＥＩの上面近傍の不純物濃度が高い高濃度領域と、当該高濃度領域上に位置し、不純物濃度が低い低濃度領域とにより構成されている。つまり、ここでは、フィンＦＡの側面全体を覆うメモリゲート電極ＭＧがｎ型半導体層である必要はなく、その点で前記実施の形態１とは異なっている。
【０１５６】
当該低濃度領域は、フィンＦＡの上端を覆っている。つまり、少なくとも、フィンＦＡの側面の下端近傍にＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧ（高濃度領域）の不純物濃度は、フィンＦＡの上面を覆うＯＮＯ膜ＯＮの上面に接するメモリゲート電極ＭＧ（低濃度領域）の不純物濃度よりも高い。言い換えれば、フィンＦＡの側面を覆うメモリゲート電極ＭＧの下端のｎ型不純物濃度は、フィンＦＡの上面上のメモリゲート電極ＭＧのｎ型不純物濃度よりも高い。
【０１５７】
このようなメモリセルＭＣは、例えば、低濃度領域と高濃度領域との境界が、素子分離膜ＥＩ上のフィンＦＡの側面のいずれかの位置と同じ高さに位置していることで実現することができる。また、このようなメモリセルＭＣは、例えば、上面から下面に向かって徐々にｎ型不純物濃度が高くなるような濃度分布を有するメモリゲート電極ＭＧを形成することでも実現することができる。
【０１５８】
本実施の形態の半導体装置は、メモリセルＭＣの書込み動作においてＳＳＩ方式により書込みを行い、メモリセルＭＣの消去動作において、ＦＮ方式の消去を行うものである。つまり、図３２の表のＢの欄を参照して説明したように、情報の消去時には、メモリゲート電極ＭＧに正電圧を印加し、メモリゲート電極ＭＧ内からホールを窒化シリコン膜ＮＦ内に注入することにより消去を行う。
【０１５９】
本実施の形態の半導体装置を製造する工程では、例えば、まず、図６〜図１４を用いて説明した工程と同様の工程を行った後、図１５および図１６を用いて説明したカウンタードーピングを行う。ただし、このカウンタードーピングでは、ｐ型の不純物（例えばＢ（ホウ素）またはＢＦ２（フッ化ホウ素））を前記実施の形態１よりも深い位置まで注入してもよい。なぜならば、本実施の形態は、前記実施の形態１のように、メモリセルの書込み動作を考慮して、フィンＦＡの側面を覆うＯＮＯ膜ＯＮへの電子の注入量が減らないように、フィンＦＡの側面を覆うメモリゲート電極の全体をｎ型半導体層とするものではないためである。
【０１６０】
このカウンタードーピングにより、フィンＦＡの上端近傍の半導体膜ＳＩ３はイントリンシック状態の半導体層となるが、素子分離膜ＥＩの上面近傍の半導体膜ＳＩ３内には当該ｐ型の不純物は殆ど導入されないため、素子分離膜ＥＩの上面近傍の半導体膜ＳＩ３の導電性はｎ型のまま維持される。
【０１６１】
その後は、図１７〜図２２を用いて説明した工程を行うことで、本実施の形態の半導体装置が略完成する。なお、図１５および図１６を用いて説明したカウンタードーピングは、図１３を用いて説明した工程の後であって、図１４を用いて説明したエッバック工程の前に行ってもよい。
【０１６２】
以下に、本実施の形態の効果について、図３４に比較例を示して説明する。図３４は、比較例の半導体装置を示す断面図である。
【０１６３】
図３４に示す比較例の半導体装置は、本実施の形態の半導体装置と同様に、ＳＳＩ方式で書込みを行い、ＦＮ方式で消去を行うメモリセルであり、メモリゲート電極ＭＧの全体が均一なｎ型不純物濃度を有する点を除き、本実施の形態の半導体装置と同様の構造を有している。図３４では、メモリゲート電極ＭＧ２のゲート幅方向（Ｙ方向）に沿う断面であって、メモリゲート電極ＭＧ２およびフィンＦＡを含む断面を示している。図３４では、図を分かりやすくするため、ハッチングの図示を省略している。
【０１６４】
比較例のメモリセルにおいて、書込み動作を行った場合は、フィンＦＡの上端に電界が集中するため、フィンＦＡの上面近傍の窒化シリコン膜ＮＦ内に電子が偏って注入される。これに対し、比較例のメモリセルの消去動作時には、メモリゲート電極ＭＧ２に高い正電圧が印加され、フィンＦＡの側面の下端近傍のメモリゲート電極ＭＧ２の角部に電界が集中し、当該角部にホールが発生しやすくなる。このため、フィンＦＡの側面の下端近傍の窒化シリコン膜ＮＦにホールが偏って注入される。すなわち、書込み時と消去時では、電子が注入される位置と、ホールが注入される位置とにずれ（ミスマッチ）が生じるため、消去動作が正常に行われない問題が生じる。
【０１６５】
これに対し、本実施の形態では、フィンＦＡの側面の下端近傍のメモリゲート電極ＭＧ内のｎ型不純物濃度を高めることで、消去動作時に、フィンＦＡの側面の下端近傍のメモリゲート電極ＭＧ内で生じるホールの数を低減することを可能としている。フィンＦＡの側面の下端近傍のメモリゲート電極ＭＧ内のｎ型不純物濃度に比べ、フィンＦＡの上端近傍のメモリゲート電極ＭＧ内のｎ型不純物濃度は低いため、消去動作時には、フィンＦＡの上端近傍のメモリゲート電極ＭＧ内が空乏化することでホールが生じ、窒化シリコン膜ＮＦ内に当該ホールが注入される。
【０１６６】
このように、フィンＦＡの側面の下端近傍の窒化シリコン膜ＮＦへのホールの注入量を低減することで、フィンＦＡの上面および側面を覆うＯＮＯ膜ＯＮ全体の消去時のホールの注入分布を均一化することができる。したがって、メモリセルＭＣの書込み時と消去時において、電子が注入される位置と、ホールが注入される位置とにずれが生じることを防ぐことができるため、消去動作が正常に行われなくなることを防ぐことができる。つまり、半導体装置の信頼性を向上させることができる。
【０１６７】
なお、本実施の形態ではメモリゲート電極の一部をイントリンシック状態とすることについて説明したが、必ずしもメモリゲート電極のうちの上部分をイントリンシック状態にする必要はなく、メモリゲート電極のうちの下部分に比べてｎ型不純物濃度を低くすれば、当該上部分が低濃度のｎ型半導体層であっても、本実施の形態の効果を得ることができる。
【０１６８】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６９】
例えば、前記実施の形態１〜３のそれぞれを互いに組み合わせても構わない。また、前記実施の形態１の変形例（図２３〜図２７参照）を前記実施の形態３に適用してもよい。
【符号の説明】
【０１７０】
ＣＧ    制御ゲート電極
Ｄ１    拡散領域
ＥＩ    素子分離膜
ＥＸ    エクステンション領域
ＦＡ    フィン
ＧＦ    ゲート絶縁膜
ＩＦ１〜ＩＦ５    絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    絶縁膜（ＯＮＯ膜）
Ｓ１    シリサイド層
ＳＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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