(57)【要約】【課題】メイン・フリップフロップとシャドウ・フリップフロップの出力データ信号の不一致または一致を検出することにより、メインＦＦのタイミングエラーを告知する回路（ＴＥＤＣ）の消費電力を削減する。【解決手段】ＴＥＤＣに、シャドウＦＦのパワーゲーティングを行うパワーゲーティング回路（ＰＧＣ）、およびシャドウＦＦの出力信号をリセットする回路（ＲＳＴＣ）を設ける。ＰＧＣは、エラー検出が必要になるとシャドウＦＦをアクティブ状態にし、その他のときはシャドウＦＦを省電力状態とする。ＲＳＴＣは、省電力状態でのシャドウＦＦの出力端子に一定の電圧を供給して、ＴＥＤＣの誤動作を防止する。出力端子への電圧の供給には、酸化物半導体から作製されるトランジスタが用いられる。【選択図】図１
2018196121.tif 000002
【特許請求の範囲】
【請求項１】
第１のフリップフロップと、第２のフリップフロップと、論理回路とを有し、
前記論理回路は、前記第１のフリップフロップの出力信号と前記第２のフリップフロップの出力信号が入力され、
前記第１のフリップフロップは、
第１のクロックドインバータと、第２のクロックドインバータと、第１のインバータと、
第３のクロックドインバータと、第４のクロックドインバータと、第２のインバータと、
第１のノードと、第２のノードと、
を有し、
前記第１のノードは、前記第１のクロックドインバータの入力端子と電気的に接続され、
前記第１のクロックドインバータの出力端子は、前記第２のクロックドインバータの出力端子と、前記第１のインバータの入力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のクロックドインバータの入力端子と、前記第３のクロックドインバータの入力端子と電気的に接続され、
前記第３のクロックドインバータの出力端子は、前記第４のクロックドインバータの出力端子と、前記第２のインバータの入力端子と電気的に接続され、
前記第２のノードは、前記第４のクロックドインバータの入力端子と、前記第２のインバータの出力端子と電気的に接続され、
前記第２のフリップフロップは、
第５のクロックドインバータと、第６のクロックドインバータと、第３のインバータと、第１のスイッチと、
第７のクロックドインバータと、第８のクロックドインバータと、第４のインバータと、第２のスイッチと、
第５のインバータと、第３のスイッチと、
第３のノードと、第４のノードと、
を有し、
前記第１のスイッチは、第１のトランジスタを有し、
前記第２のスイッチは、第２のトランジスタを有し、
前記第３のスイッチは、第３のトランジスタを有し、
前記第３のノードは、前記第５のクロックドインバータの入力端子と、前記第１のトランジスタのゲートと、前記第５のインバータの入力端子と電気的に接続され、
前記第５のクロックドインバータの出力端子は、前記第６のクロックドインバータの出力端子と、前記第３のインバータの入力端子と電気的に接続され、
前記第５のクロックドインバータ、前記第６のクロックドインバータ及び前記第３のインバータは、前記第１のトランジスタを介して低電源電圧が供給される配線と電気的に接続され、
前記第３のインバータの出力端子は、前記第７のクロックドインバータの入力端子と、前記第６のクロックドインバータの入力端子と、前記第２のトランジスタのゲートと電気的に接続され、
前記第７のクロックドインバータの出力端子は、前記第８のクロックドインバータの出力端子と、前記第４のインバータの入力端子と電気的に接続され、
前記第７のクロックドインバータ、前記第８のクロックドインバータ及び第４のインバータは、前記第２のトランジスタを介して低電源電圧が供給される配線と電気的に接続され、
前記第４のノードは、前記第４のインバータの出力端子と、前記第８のクロックドインバータの入力端子と電気的に接続され、
前記第５のインバータの出力端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のノードは、前記第３のトランジスタのソースまたはドレインのうち一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインのうち他方は、低電源電圧が供給される配線と電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１乃至３のトランジスタは、チャネル領域に酸化物半導体を有する、ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
遅延回路と、データ補正回路を有する半導体装置であり、
前記データ補正回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第６のインバータと、を有し、
前記データ補正回路の入力端子は、前記第１のフリップフロップの入力端子と、前記遅延回路の入力端子と電気的に接続され、
前記データ補正回路の出力端子は、前記第１のフリップフロップの出力端子と、前記論理回路の入力端子の一方と電気的に接続され、
前記論理回路の出力端子は、前記第５のトランジスタのゲートと、前記第５のトランジスタのソースまたはドレインのうち一方と、前記第６のインバータの入力端子と電気的に接続され、
前記第６のインバータの出力端子は、前記第６のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインのうち他方は、前記第６のトランジスタのソースまたはドレインのうち一方と、前記第４のトランジスタのゲートと電気的に接続され、
前記データ補正回路の入力端子は、前記第４のトランジスタのソースまたはドレインのうち一方と電気的に接続され、
前記データ補正回路の出力端子は、前記第４のトランジスタのソースまたはドレインのうち他方と電気的に接続される、ことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第４乃至６のトランジスタは、チャネル領域に酸化物半導体を有する、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその駆動方法等に関する。本発明は、特に、回路のタイミン
グエラーを検出する機能を備えた半導体装置およびその駆動方法等に関する。
【０００２】
なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を
含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しう
る装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、
照明装置及び電子機器等は全て半導体装置である。
【背景技術】
【０００３】
フリップフロップ（ＦＦ）は論理回路の１種であり、１ビットの情報を”０”または”１
”の状態として記憶する記憶回路である。ＦＦは、ＣＰＵ（中央演算装置）やＭＰＵ（マ
イクロプロセッサユニット）等のプロセッサのレジスタを構成する要素回路である。その
ため、ＦＦでタイミングエラーが生じると、プロセッサの演算結果が変わる、消費電流が
増大するなどの問題が生じ、プロセッサの誤動作を引き起こす可能性がある。
【０００４】
ＦＦのタイミングエラーとは、何らかの原因でクロック信号、あるいはデータ信号の入力
のタイミングがずれてしまい、その結果、誤った値を読み書きしてしまうことをいう。通
常、タイミングエラーは設計段階でのシミュレーションで検出し、取り除くことが可能で
ある。しかしながらプロセッサの微細化によって、熱、製造ばらつき等の動的な要因によ
る影響が大きくなり、設計段階で全てのタイミングエラーを取り除くことは困難になって
いる。
【０００５】
そこで、ＦＦの動作時にそのタイミングエラーを検出し、そのエラーを補正するための回
路が各種検討されており、例えば、カナリアＦＦ（非特許文献１）やＲａｚｏｒ  ＦＦ（
非特許文献２）等がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｋｕｎｉｔａｋｅ，Ｙ．  ｅｔ  ａｌ．，”Ｐｏｓｓｉｂｉｌｉｔｉｅｓ  ｔｏ  Ｍｉｓｓ  Ｐｒｅｄｉｃｔｉｎｇ  Ｔｉｍｉｎｇ  Ｅｒｒｏｒｓ  ｉｎ  Ｃａｎａｒｙ  Ｆｌｉｐ−Ｆｌｏｐｓ”，Ｐｒｏｃ．  ５４ｔｈ  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｄｗｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ（ＭＷＳＣＡＳ），２０１１，Ｍｐ２Ｅ−１
【非特許文献２】Ｄａｓ，Ｓ．  ｅｔ  ａｌ．，”Ａ  ｓｅｌｆ−ｔｕｎｉｎｇ  ＤＶＳ  ｐｒｏｃｅｓｓｏｒ  ｕｓｉｎｇ  ｄｅｌａｙ−ｅｒｒｏｒ  ｄｅｔｅｃｔｉｏｎ  ａｎｄ  ｃｏｒｒｅｃｔｉｏｎ”，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐ．Ｓｙｍｐ．ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，Ｊｕｎｅ  ２００５，ｐ．２５８−２６１，
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１、２で報告されているタイミングエラー検出回路には、基本的に２つのＦＦ
が用いられている。一方のＦＦの信号経路を正規のデータ信号経路とし、他方をエラー検
出用の信号経路としている。２つのＦＦから出力されるデータ信号を比較することでタイ
ミングエラーを検出している。また、タイミングエラーが検出されると、正規の信号経路
に転送されるデータ信号を補正している。エラー検出用のＦＦは、シャドウＦＦと呼ばれ
ている。
【０００８】
シャドウＦＦはエラー検出の時のみ動作させることが望ましい。しかしながら、非特許文
献１、２で報告されたエラー検出技術では、シャドウＦＦには常に電源が供給されている
ため、プロセッサの消費電流は増加してしまう。
【０００９】
本発明の一形態の課題の１つは、フリップフロップ（ＦＦ）のような記憶回路の消費電力
を削減することにある。また、本発明の一形態の課題の１つは、タイミングエラーを検出
する機能を備えた半導体装置の低消費電力化を図ることにある。
【００１０】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
本発明の一形態は、クロック入力端子、データ信号が入力される入力端子、および出力端
子を有するフリップフロップと、データ信号に応じてフリップフロップをアクティブ状態
または非アクティブ状態にするパワーゲーティング回路と、フリップフロップが非アクテ
ィブ状態のときに出力端子に第１の電源電圧を供給する機能を有するリセット回路と、を
有し、リセット回路は、第１の電源電圧を供給する配線と第１の出力端子との間を接続す
る第１のトランジスタを有し、第１のトランジスタは、データ信号に応じてオン、オフし
、チャネル幅１μｍあたりのオフ電流が室温において１０ゼプトＡ以下である半導体装置
である。
【００１２】
本発明の他の一形態は、第１のクロック信号が入力される第１のクロック入力端子、第１
のデータ信号が入力される第１の入力端子、および第１の出力端子を有する第１のフリッ
プフロップと、第１のクロック信号と周波数が同じで位相が異なる第２のクロック信号が
入力される第２のクロック入力端子、第１のデータ信号が入力される第２の入力端子、お
よび第２の出力端子を有する第２のフリップフロップと、第１の出力端子からの出力信号
と第２の出力端子からの出力信号との不一致又は一致を検出して、エラー予測信号を生成
する検出回路と、第１のデータ信号に応じて、第２のフリップフロップをアクティブ状態
または非アクティブ状態にするパワーゲーティング回路と、第２のフリップフロップが非
アクティブ状態のとき、第２の出力端子に第１の電源電圧を供給する機能を有するリセッ
ト回路と、を有し、リセット回路は、第１のデータ信号に応じてオン、オフし、第１の電
源電圧を供給する配線と、第２の出力端子間を接続する第１のトランジスタを有し、第１
のトランジスタは、酸化物半導体でチャネルが形成されているトランジスタである半導体
装置である。
【発明の効果】
【００１３】
本発明の一形態により、フリップフロップ（ＦＦ）のような記憶回路の消費電力を削減す
ることが可能になる。また、本発明の一形態により、タイミングエラーを検出する機能を
備えた半導体装置の消費電力を削減することが可能になる。
【図面の簡単な説明】
【００１４】
【図１】タイミングエラー検出回路（ＴＥＤＣ）の構成の一例を示すブロック図。
【図２】Ａ：エラー予測信号（ｅｒｒ）を生成する論理回路の構成の一例を示す回路図。Ｂ：同回路の真理値表。
【図３】Ａ：メインＦＦの構成の一例を示すブロック図。Ｂ：シャドウＦＦの構成の一例を示すブロック図。
【図４】Ａ：メインＦＦの構成の一例を示す回路図。Ｂ：シャドウＦＦの構成の一例を示す回路図。Ｃ：リセット回路（ＲＳＴＣ）の構成の一例を示す回路図。
【図５】図４Ａに対応するメインＦＦの回路図。
【図６】図４Ｂに対応するシャドウＦＦの回路図。
【図７】図１のＴＥＤＣの動作の一例を示すタイミングチャート。
【図８】ＴＥＤＣの構成の一例を示すブロック図。
【図９】ＴＥＤＣの構成の一例を示すブロック図。
【図１０】図８のＴＥＤＣの動作の一例を示すタイミングチャート。
【図１１】Ａ：データを補正するデータ補正回路（ＥＲＣＣ）を備えたＴＥＤＣの構成の一例を示すブロック図。Ｂ：ＥＲＣＣの構成の一例を示す回路図。
【図１２】プロセッサを構成するダイの構成の一例を示す断面図。
【図１３】Ａ−Ｆ：電子機器の構成の一例を示す外観図。
【発明を実施するための形態】
【００１５】
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を
有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１−図６を用いて、本実施の形態の半導体装置を説明する。本実施の形態では、半導体
装置の一例として、エラー検出回路に適用されるＦＦ、およびエラー検出回路について説
明する。
【００１８】
＜エラー検出回路（ＴＥＤＣ）の構成例１＞
図１は、エラー検出回路（ＴＥＤＣ）の構成の一例を示すブロック図である。エラー検出
回路（ＴＥＤＣ）１０１は、メイン・フリップフロップ（メインＦＦ）１１０、シャドウ
・フリップフロップ（シャドウＦＦ）１２０、および論理回路１３０を有する。
【００１９】
メインＦＦ１１０は、通常の記憶回路として機能するＦＦである。図１の例では、メイン
ＦＦ１１０は、論理回路１６０の出力データ（Ｄ０）を記憶し、また記憶しているデータ
（Ｑ０）を論理回路１６１に出力する。シャドウＦＦ１２０は、メインＦＦ１１０に入力
されるデータ信号Ｄ０のタイミングエラーを検出するために用いられるフリップフロップ
である。
【００２０】
クロック信号ＣＬＫＡは、正規の（通常の）クロック信号として使用される。クロック信
号ＣＬＫＢは、エラー検出用のクロック信号である。信号ＣＬＫＢは、クロック信号ＣＬ
ＫＡと同じ周波数で発振するクロック信号であるが、その位相が信号ＣＬＫＡに対してあ
る一定期間（量）ずれている。
【００２１】
ここでは、ＴＥＤＣ１０１を、データ信号Ｄ０の遅延を検出する回路とする。そこで、信
号ＣＬＫＢを、信号ＣＬＫＡを遅延したクロック信号とする。信号ＣＬＫＢの位相の遅延
量は、データ信号Ｑ０の遅延が許容される時間としている。
【００２２】
なお、本明細書において、クロック信号ＣＬＫＡを信号ＣＬＫＡ、またはＣＬＫＡ等と呼
ぶ場合がある。これは、他の信号、電圧、回路についても同様である。
【００２３】
論理回路１３０は入力される２つの信号を比較して、一致又は不一致であることを検出す
る機能を有する回路であり、その検出結果をエラー予測信号ｅｒｒとして出力する。
【００２４】
図１の例では、論理回路１３０をＸＯＲゲート回路としているため、論理回路１３０に入
力される２つの信号の値が不一致である場合、信号ｅｒｒはハイレベル（Ｈレベル）とな
り、一致していれば、信号ｅｒｒはローレベル（Ｌレベル）となる。
【００２５】
図２Ａに、ＸＯＲゲート回路で構成された論理回路１３０の構成例を示す。また、図２Ｂ
に、論理回路１３０（ＸＯＲ）の真理値表を示す。論理回路１３０は、２個のインバータ
（３１、３２）および、３個のＮＡＮＤゲート回路（３３−３５）で構成することができ
る。もちろん、論理回路１３０は、ＸＯＲゲート回路に限定されるものではない。
【００２６】
シャドウＦＦ１２０は、データ信号Ｄ０にタイミングエラーがある場合は動作させる必要
があるが、データ信号Ｄ０にタイミングエラーがない場合は、メインＦＦ１１０の動作に
不要な回路である。
【００２７】
そこで、本実施の形態では、メインＦＦ１１０の前段（論理回路１６０）から出力される
データ信号Ｄ０を用いて、シャドウＦＦ１２０のパワーゲーティングを行い、シャドウＦ
Ｆ１２０を必要な時にだけ動作させて、ＴＥＤＣ１０１で消費される電力を削減する。具
体的には、シャドウＦＦ１２０に、フリップフロップ（ＦＦ）１２１の他に、パワーゲー
ティング回路（ＰＧＣ）１２２、およびリセット回路（ＲＳＴＣ）１２３を設けている。
ＦＦ１２１は、メインＦＦ１１０同様な回路構成を有する。
【００２８】
ＰＧＣ１２２は、データ信号Ｄ０に応じて、ＦＦ１２１への電源電圧の供給およびその停
止を行う回路である。ＰＧＣ１２２のパワーゲーティングにより、ＦＦ１２１は、アクテ
ィブ状態と非アクティブ状態（省電力状態）とに、その動作モードが切り換えられる。
【００２９】
ＲＳＴＣ１２３は、ＦＦ１２１をリセットする機能を有する。ＲＳＴＣ１２３は、データ
信号Ｄ０に応じて、ＦＦ１２１の出力データ信号Ｑ１をリセットする回路である。
【００３０】
本実施の形態では、ＴＥＤＣ１０１は、データ信号Ｄ０の立ち上がりの遅延を検出する回
路とする。そのため、シャドウＦＦ１２０の消費電力の削減には、データ信号Ｄ０がＨレ
ベルのときは、シャドウＦＦ１２０をアクティブ状態にして、フリップフロップとして機
能させ、信号Ｄ０がＬレベルのときは、シャドウＦＦ１２０を非アクティブ状態にすれば
よい。このようにシャドウＦＦ１２０を動作させるため、信号Ｄ０の立ち上がり、および
立下りに対応して、ＰＧＣ１２２は、パワーゲーティングを行い、ＲＳＴＣ１２３はリセ
ット動作を行う。
【００３１】
＜シャドウＦＦの構成例と動作例＞
以下、図３Ａ、図３Ｂを用いて、シャドウＦＦ１２０の構成およびその動作について説明
する。
【００３２】
図３Ａは、メインＦＦ１１０の構成の一例を示すブロック図であり、図３Ｂは、シャドウ
ＦＦ１２０の構成の一例を示すブロック図である。ここでは、メインＦＦ１１０がカスケ
ード接続された２つのラッチ（ＬＡＴ−１、ＬＡＴ−２）で構成されている場合を例に（
図３Ａ参照）、シャドウＦＦ１２０の構成およびその動作について説明する。
【００３３】
図３Ｂに示すように、ＦＦ１２１は、メインＦＦ１１０と同様に、２つのラッチ（ＬＡＴ
−１、ＬＡＴ−２）を有する。ＰＧＣ１２２は、パワーゲーティング用のスイッチ（ＳＷ
−１、ＳＷ−２）を有しており、ＬＡＴ−１およびＬＡＴ−２への電源電圧の供給、およ
びその停止を行う。ＳＷ−１は、電源電圧ＶＡが供給される配線とＬＡＴ−１間を接続す
るスイッチであり、ＳＷ−２は、同配線とＬＡＴ−２間を接続するスイッチである。ＳＷ
−１、ＳＷ−２がオンになると、ＬＡＴ−１およびＬＡＴ−２には電圧ＶＡが供給される
ため、ＦＦ１２１は、アクティブ状態となり、本来のフリップフロップとして機能する。
【００３４】
ＳＷ−１は、シャドウＦＦ１２０の入力端子Ｄからの入力信号によって、オン、オフが制
御される。また、ＳＷ−２は、ＬＡＴ−１から転送された信号によって、オン、オフが制
御される。ここでは、この入力信号がＨレベル（データ値１）のとき、ＳＷ−１、ＳＷ−
２をオンになるようにする。このような構成により、データ信号Ｄ０がＨレベルのときは
、ＦＦ１２１に電源電圧ＶＡが供給され、ＦＦ１２１はアクティブ状態になる。他方、Ｌ
レベル（ローレベル）のときは、電源電圧ＶＡの供給が停止され、非アクティブ状態にな
る。よって、ＰＧＣ１２２は、データ信号Ｄ０がＬレベルからＨレベルへ遷移すると、Ｆ
Ｆ１２１への電源供給を再開し、データ信号Ｄ０がＨレベルからＬレベルに遷移すると、
ＦＦ１２１への電源供給を停止する。
【００３５】
しかしながら、ＦＦ１２１が非アクティブ状態になると、ＦＦ１２１（シャドウＦＦ１２
０）の出力ノードＮＱの電圧が不安定になり、ＴＥＤＣ１０１が誤動作し、ひいては、Ｔ
ＥＤＣ１０１を組み込んだプロセッサの誤動作を招く。そこで、ＲＳＴＣ１２３により、
ＦＦ１２１が非アクティブ状態のとき、出力ノードＮＱの電圧を設定値にリセットするリ
セット動作を行う。
【００３６】
ＲＳＴＣ１２３は、端子Ｄからの入力信号に従いオン、オフが制御されるスイッチＲＳＷ
を有する。スイッチＲＳＷは、電源電圧ＶＢが供給される配線とノードＮＱ（出力端子Ｑ
）間を接続するスイッチである。スイッチＲＳＷは、ＰＧＣ１２２のスイッチ（ＳＷ−１
、ＳＷ−２）がオンのときオフになり、それらがオフのときオンになる。よって、端子Ｄ
から入力されるデータ信号Ｄ０がＬレベルのとき、スイッチＲＳＷがオンとなり、ＲＳＴ
Ｃ１２３でリセット動作が行われる。
【００３７】
データ信号Ｄ０がＬレベルのときにリセット動作が行われるので、リセット動作によりノ
ードＮＱの電圧をＬレベルにする。そのために、電圧ＶＢはデータ値”０”に対応する低
電源電圧にする。
【００３８】
以上のように、データ信号Ｄ０がＨレベルである期間、シャドウＦＦ１２０は通常のフリ
ップフロップとして機能する。ＦＦ１２１は、信号ＣＬＫＢのタイミングに従って、デー
タ信号Ｄ０を端子Ｄから端子Ｑへ転送する。また、データ信号Ｄ０がＬレベルである期間
、シャドウＦＦ１２０は省電力モード（待機状態）となる。ＦＦ１２１は非アクティブ状
態であり、その機能を停止しており、ＲＳＴＣ１２３により、端子ＱはＬレベルの信号が
出力される。
【００３９】
ＴＥＤＣ１０１は、遅延の検出を実行する必要が生じたときのみにシャドウＦＦ１２０を
アクティブ状態にし、その必要がないときには、シャドウＦＦ１２０を非アクティブ状態
にすることが可能であるため、エラー検出機能を損なうことなくＴＥＤＣ１０１全体の消
費電力を削減することができる。
【００４０】
以下、図４Ａ−図４Ｃを参照して、メインＦＦ１１０およびシャドウＦＦ１２０の回路構
成の一例を説明する。図４Ａは、メインＦＦ１１０の構成の一例を示す回路図であり、図
３Ａのブロック図に対応する回路図である。また、図４Ｂは、シャドウＦＦ１２０の構成
の一例を示す回路図であり、図３Ｂのブロック図に対応する回路図である。また、図４Ｃ
は、ＲＳＴＣ１２３の構成の一例を示す回路図である。
【００４１】
＜＜メインＦＦの構成例＞＞
メインＦＦ１１０は、例えば、２つのラッチ（ＬＡＴ−１、ＬＡＴ−２）で構成する。入
力側のＬＡＴ−１はマスター・ラッチと呼ばれることがあり、出力側のＬＡＴ−２はスレ
ーブ・ラッチと呼ばれることがある。図４Ａの例では、ＬＡＴ−１は、インバータ２１１
、クロックドインバータ２１２およびクロックドインバータ２１３を有する。また、ＬＡ
Ｔ−２はＬＡＴ−１と同様の構成であり、インバータ２１４、クロックドインバータ２１
５およびクロックドインバータ２１６を有する。
【００４２】
＜＜シャドウＦＦの構成例＞＞
図４Ｂに示すように、ＦＦ１２１は、メインＦＦ１１０と同様な回路構成を有する。もち
ろん、メインＦＦ１１０およびＦＦ１２１は、図４Ａの回路に限定されるものではなく、
フリップフロップの機能を有していればよい。
【００４３】
＜ＰＧＣの構成例＞
ＰＧＣ１２２は、ＬＡＴ−１のクロックドインバータ（２１２、２１３）への電源電圧Ｖ
Ａの供給を制御するスイッチ２２１、およびＬＡＴ−２のクロックドインバータ（２１５
、２１６）への電源電圧ＶＡの供給を制御するスイッチ２２２を有する。クロックドイン
バータ（２１２、２１３、２１５、２１６）に、それぞれ、パワーゲーティング用のスイ
ッチを設けることもできる。パワーゲーティング用のスイッチは、ＦＦ１２１に設けられ
ている、スイッチの機能を有する論理回路（例えば、クロックドインバータ）に対して設
ければよい。
【００４４】
＜ＲＳＴＣの構成例＞
図４Ｃに示すように、ＲＳＴＣ１２３は、インバータ２１７とスイッチ２２３を有する。
スイッチ２２３は、図３ＡのスイッチＲＳＷに対応し、インバータ２１７の出力信号がＨ
レベルのときにオンになり、Ｌレベルのときにオフになるスイッチである。よって、デー
タ信号Ｄ０がＨレベルからＬレベルに遷移すると、スイッチ２２３がオフからオンとなり
、ノードＮＱの電圧がＶＢに固定される。
【００４５】
以下、図５、図６を用いて、メインＦＦ１１０およびシャドウＦＦ１２０のより具体的な
回路構成を説明する。図５は、メインＦＦ１１０の構成の一例を示す回路図であり、図４
Ａに対応する回路図である。また、図６は、シャドウＦＦ１２０の構成の一例を示す回路
図であり、図４Ｂに対応する回路図である。
【００４６】
＜＜メインＦＦの構成例＞＞
図５に示すように、メインＦＦ１１０には、高電源電圧として電圧ＶＤＤが供給され、低
電源電圧として、電圧ＶＳＳが供給される。ＶＳＳは接地電位（ＧＮＤ）とすることがで
きる。
【００４７】
ノードＮＤは、メインＦＦ１１０（ＬＡＴ−１）の入力ノードであり、ノードＮＱは、メ
インＦＦ１１０（ＬＡＴ−２）の出力ノードである。ノードＮＡは、ＬＡＴ−１の出力ノ
ードであり、ＬＡＴ−２の入力ノードでもある。
【００４８】
１０個のトランジスタ（Ｍｐ１１−Ｍｐ１５、Ｍｎ１１−Ｍｎ１５）によりラッチＬＡＴ
−１が構成される。２個のトランジスタ（Ｍｐ１１、Ｍｎ１１）は、インバータ２１１を
構成する。４個のトランジスタ（Ｍｐ１２、Ｍｐ１３、Ｍｎ１２、Ｍｎ１３）は、クロッ
クドインバータ２１２を構成する。４個のトランジスタ（Ｍｐ１４、Ｍｐ１５、Ｍｎ１４
、Ｍｎ１５）は、クロックドインバータ２１３を構成する。
【００４９】
１０個のトランジスタ（Ｍｐ２１−Ｍｐ２５、Ｍｎ２１−Ｍｎ２５）によりラッチＬＡＴ
−２が構成される。２個のトランジスタ（Ｍｐ２１、Ｍｎ２１）は、インバータ２１４を
構成する。４個のトランジスタ（Ｍｐ２２、Ｍｐ２３、Ｍｎ２２、Ｍｎ２３）は、クロッ
クドインバータ２１５を構成する。４個のトランジスタ（Ｍｐ２４、Ｍｐ２５、Ｍｎ２４
、Ｍｎ２５）は、クロックドインバータ２１６を構成する。
【００５０】
なお、クロック信号入力端子（ｃｌｋ）から入力されるクロック信号の反転信号は、メイ
ンＦＦ１１０に配置されたインバータにより生成されている。
【００５１】
＜シャドウＦＦの構成例＞
図６に示すように、シャドウＦＦ１２０は、メインＦＦ１１０に５個のトランジスタ（Ｍ
ｐ３１、Ｍｎ３１、Ｍｎ４１−Ｍｎ４３）を追加した回路になる。これらのトランジスタ
により、ＰＧＣ１２２およびＲＳＴＣ１２３が構成されている。
【００５２】
ＰＧＣ１２２は、トランジスタＭｎ４１およびトランジスタＭｎ４２を有する。スイッチ
２２１はトランジスタＭｎ４１により構成されている。トランジスタＭｎ４１は、入力ノ
ードＮＤ（入力端子Ｄ）にゲートが接続され、ＶＳＳが供給される配線にソースが接続さ
れ、トランジスタＭｎ１３、Ｍｎ１５のソースにドレインが接続されている。スイッチ２
２２はトランジスタＭｎ４２により構成されている。トランジスタＭｎ４２は、ノードＮ
Ａにゲートが接続され、ＶＳＳが供給される配線にソースが接続され、トランジスタＭｎ
２３、Ｍｎ２５のソースにドレインが接続されている。
【００５３】
ＲＳＴＣ１２３は、３個のトランジスタ（Ｍｐ３１、Ｍｎ３１、Ｍｎ４３）を有する。イ
ンバータ２１７は２個のトランジスタ（Ｍｐ３１、Ｍｎ３１）で構成され、スイッチ２２
３はトランジスタＭｎ４３で構成されている。トランジスタＭｎ４３は、インバータ２１
７の出力にゲートが接続され、ＶＳＳが供給される配線にソースが接続され、ノードＮＱ
にドレインが接続されている。
【００５４】
ノードＮＤがＨレベルになると、ＰＧＣ１２２のトランジスタ（Ｍｎ４１、Ｍｎ４２）は
オンとなり、ＲＳＴＣ１２３のトランジスタＭｎ４３はオフとなるため、シャドウＦＦ１
２０は、メインＦＦ１１０と同様に、通常のフリップフロップとして動作する。
【００５５】
ノードＮＤがＬレベルになると、ＰＧＣ１２２のトランジスタ（Ｍｎ４１、Ｍｎ４２）は
オフとなり、ＲＳＴＣ１２３のトランジスタＭｎ４３はオンになる。この状態では、クロ
ックドインバータ（２１２、２１３、２１５、２１６）へのＶＳＳの供給が停止されため
、シャドウＦＦ１２０ではフリップフロップとしての機能は停止する。他方、ＲＳＴＣ１
２３の動作により、ノードＮＱにＶＳＳが供給され、ノードＮＱがＬレベルに維持される
。
【００５６】
シャドウＦＦ１２０の出力データＱ１のデータ値は、ノードＮＱの電圧レベルにより決定
される。また、シャドウＦＦ１２０がフリップフロップとして動作しているとき（アクテ
ィブ状態）、トランジスタＭｎ４３はオフ状態である。したがって、シャドウＦＦ１２０
がアクティブ状態のとき、ノードＮＱの電圧の変動を抑制するために、トランジスタＭｎ
４３として、オフ状態でのリーク電流（オフ電流）が小さいトランジスタを用いることが
望ましい。
【００５７】
また、ＰＧＣ１２２を構成するトランジスタＭｎ４１、Ｍｎ４２も、オフ電流が小さいト
ランジスタを適用することが好ましい。これにより、非アクティブ状態（待機モード）に
おいて、リーク電流に起因するＰＧＣ１２２の電力消費が抑えられるからである。
【００５８】
本明細書では、オフ電流が低いとは、室温においてチャネル幅１μｍあたりのオフ電流が
１０ｚＡ（ゼプトＡ）以下であることをいう。トランジスタＭｎ４３のオフ電流は少ない
ほど好ましいため、この規格化されたオフ電流値が１ｚＡ以下、更に１０ｙＡ（ヨクトＡ
）以下とし、更に１ｙＡ以下であることが好ましい。
【００５９】
このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体（ＯＳ）で
形成されているトランジスタが挙げられる。本明細書では、チャネルが酸化物半導体（Ｏ
Ｓ）で形成されているトランジスタをＯＳトランジスタと呼ぶことにする。
【００６０】
ＴＥＤＣ１０１において、トランジスタＭｎ４１は、ＯＳトランジスタとし、他のトラン
ジスタは、単結晶シリコンでチャネルが形成されるトランジスタとする。あるいは、ＴＥ
ＤＣ１０１において、トランジスタＭｎ４１−Ｍｎ４３は、ＯＳトランジスタとし、他の
トランジスタは、単結晶シリコンでチャネルが形成されるトランジスタとする。なお、シ
リコンでチャネルが形成されるトランジスタをＳｉトランジスタと呼ぶことにする。
【００６１】
＜＜ＴＥＤＣの動作例＞＞
以下、図７のタイミングチャートを用いて、ＴＥＤＣ１０１の動作方法の一例を示す。図
７は、メインＦＦ１１０に図５の回路を適用し、シャドウＦＦ１２０に図６の回路を適用
した場合のタイミングチャートである。
【００６２】
ＤａｔａがＬレベルになると、シャドウＦＦ１２０において、ＰＧＣ１２２によりＦＦ１
２１への電源供給が遮断されるため、ＦＦ１２１のノードＮＡは不定となる。しかし、ノ
ードＮＡが不定になるのは、ＣＬＫＢがＬレベルの時であり、スレーブ・ラッチ（ＬＡＴ
−２）がデータラッチ動作に入っていること、トランジスタＭｎ４３によりＦＦ１２１の
出力ノードＮＱのレベルがＬレベルになることが保証されていることから、ＴＥＤＣ１０
１動作は特に問題ない。トランジスタＭｎ４３をＯＳトランジスタとすることで、トラン
ジスタＭｎ４３のリーク電流がきわめて小さくなるため、出力Ｑ１がＨレベルである期間
において、出力ノードＮＱと低電源電圧ＶＳＳが供給される配線との導通経路を遮断でき
る。
【００６３】
論理回路１３０においてエラー予測信号ｅｒｒの生成は、メインＦＦ１１０の出力データ
信号Ｑ０とシャドウＦＦ１２０の出力データＱ１のＸＯＲをとることで行われる。ＴＥＤ
Ｃ１０１では、ＣＬＫＢをＣＬＫＡよりも遅延しているため、信号ｅｒｒがＣＬＫＡと同
様に発振している状態は、Ｄ０の立ち上がりに遅延がないことを示している。つまり、図
７の信号ｅｒｒは、前段の論理回路１６０が正常に動作していることを示している。
【００６４】
本実施の形態により、必要な時に待機モードから通常モードに復帰する機能を備えたＦＦ
を提供することが可能となる。また、このＦＦをシャドウＦＦとして用いることで、従来
のエラー検出の性能を保ったまま、低消費電力なタイミングエラー検出回路を提供するこ
とができる。
【００６５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００６６】
（実施の形態２）
本実施の形態では、タイミングエラー検出回路（ＴＥＤＣ）の他の構成例について説明す
る。
【００６７】
＜ＴＥＤＣの構成例３＞
図８は、ＴＥＤＣの構成の一例を示すブロック図である。ＴＥＤＣ１０２は、ＴＥＤＣ１
０１と同様に、データ信号Ｄ０の立ち上がりの遅延を検出する機能を有する。ＴＥＤＣ１
０２は、図１のＴＥＤＣ１０１に遅延回路１４０を設けた回路に対応する。ＴＥＤＣ１０
２では、データ信号Ｄ０の立ち上がりの遅延を検出するため、遅延回路１４０を、シャド
ウＦＦ１２０のデータ信号Ｄ０の入力経路に挿入している。遅延回路１４０は、データ信
号Ｄ０を一定期間（一定量）遅延させ、遅延させたデータ信号Ｄ１をシャドウＦＦ１２０
に出力する。これにより、１つのクロック信号ＣＬＫＡでＴＥＤＣ１０２を動作させるこ
とができる。また、遅延回路１４０により、データ信号Ｄ０の遅延量を変更することで、
ＴＥＤＣ１０２でのエラー検出のタイミングを変更することができる。
【００６８】
＜ＴＥＤＣの構成例３＞
また、データ信号Ｄ０を遅延する代わりに、クロック信号ＣＬＫＡを遅延してもよい。例
えば、図９のＴＥＤＣ１０３のように、遅延回路１４１を、シャドウＦＦ１２０のクロッ
ク信号ＣＬＫＡの入力経路に挿入すればよい。遅延回路１４１により、遅延されたクロッ
ク信号（図１のＣＬＫＢに対応する）が生成され、シャドウＦＦ１２０に出力される。
【００６９】
＜ＴＥＤＣの動作例＞
図７のタイミングチャートに従って、ＴＥＤＣ１０３を動作させることができる。この場
合、クロック信号ＣＬＫＢが、遅延回路１４１で遅延されるクロック信号に対応する。
【００７０】
以下、図１０のタイミングチャートを用いて、ＴＥＤＣ１０２の動作方法の一例を示す。
図１０は、メインＦＦ１１０に図５の回路を適用し、シャドウＦＦ１２０に図６の回路を
適用した場合のタイミングチャートである。
【００７１】
遅延回路１４０は、データ信号Ｄ０を、ＣＬＫＡの１／４周期遅延したデータ信号Ｄ１を
出力する。Ｄ１がＬレベルになると、シャドウＦＦ１２０において、ＰＧＣ１２２により
ＦＦ１２１への電源供給が遮断されるため、ＦＦ１２１のノードＮＡは不定となる。しか
し、ノードＮＡが不定になるのは、ＣＬＫＡがＬレベルの時であり、スレーブ・ラッチ（
ＬＡＴ−２）がデータラッチ動作に入っていること、トランジスタＭｎ４３によりＦＦ１
２１の出力ノードＮＱがＬレベルになることが保証されていることから、ＴＥＤＣ１０２
の動作に大きな影響はない。
【００７２】
ＴＥＤＣ１０２では、遅延回路１４０を設けて、遅延されたデータ信号Ｄ１をシャドウＦ
Ｆ１２０に入力している。そのため、メインＦＦ１１０に入力されるデータ信号Ｄ０の立
ち上がりの遅延が許容範囲（図１０の例では、ＣＬＫＡの周期の凡そ１／４）であれば、
信号ｅｒｒは変化がなく、Ｌレベルとなる。図１０の信号ｅｒｒは、前段の論理回路１６
０が正常に動作していることを示している。
【００７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００７４】
（実施の形態３）
本実施の形態では、データ補正機能を備えたタイミングエラー検出回路（ＴＥＤＣ）につ
いて説明する。本実施の形態のＴＥＤＣは、ＴＥＤＣの次段に出力されるデータを補正す
るデータ補正回路（ＥＲＣＣ）を有する。
【００７５】
＜ＴＥＤＣの構成例４＞
図１１Ａは、ＴＥＤＣの構成の一例を示すブロック図であり、図１１Ｂは、ＥＲＣＣの構
成の一例を示す回路図である。図１１Ａに示すように、ＴＥＤＣ１０４は、図８のＴＥＤ
Ｃ１０２にデータ補正回路（ＥＲＣＣ）１５０を追加した回路である。
【００７６】
論理回路１３０で生成されたエラー報告信号ｅｒｒが、ＥＲＣＣ１５０のイネーブル信号
として用いられる。実施の形態２で説明したように（図８、図１０参照）、データ信号Ｄ
０に遅延があると、信号ｅｒｒがＨレベルとなる。そこで、ＥＲＣＣ１５０は、Ｈレベル
の信号ｅｒｒが入力されると、前段の論理回路１６０からの出力データ信号Ｄ０を入力端
子ＥＣｉｎから出力端子ＥＣｏｕｔに転送し、データ信号Ｑ２として、メインＦＦ１１０
のデータ信号出力経路（次段の論理回路１６１）に出力する。
【００７７】
ＴＥＤＣ１０４は、データ信号Ｄ０の立ち上がりの遅延を検出しているため信号Ｄ０の遅
延を検出したときに、ＴＥＤＣ１０４の前段（論理回路１６０）の出力は、メインＦＦ１
１０に保持されている。そのため、ＥＲＣＣ１５０のデータ信号の転送動作により、次段
（論理回路１６１）に出力されるデータ信号のタイミング遅延を回復することができる。
【００７８】
＜ＥＲＣＣの構成例＞
ＥＲＣＣ１５０の構成および動作を説明する。図１１ＢはＥＲＣＣ１５０の構成の一例を
示す回路図である。ＥＲＣＣ１５０は、３個のトランジスタ（Ｍｎ５１−Ｍｎ５３）、お
よび１個のインバータ２１８を有する。
【００７９】
トランジスタＭｎ５１は、端子ＥＣｉｎと端子ＥＣｏｕｔ間を接続するスイッチであり、
トランジスタＭｎ５１がオンになると、データ信号Ｄ０が端子ＥＣｉｎから端子ＥＣｏｕ
ｔに転送される。
【００８０】
トランジスタＭｎ５２、Ｍｎ５３は直列に接続されている。トランジスタＭｎ５２のゲー
トは端子ＥＮが接続され、トランジスタＭｎ５３のゲートはインバータ２１８の出力に接
続されている。インバータ２１８には端子ＥＮから信号ｅｒｒが入力される。したがって
、信号ｅｒｒによって、トランジスタＭｎ５２、Ｍｎ５３は、一方がオンであれば、他方
がオフになる。
【００８１】
Ｈレベルの信号ｅｒｒが端子ＥＮに入力されると、トランジスタＭｎ５２がオンになり、
トランジスタＭｎ５１をオンにする。トランジスタＭｎ５１がオンになると、データ信号
Ｄ０が端子ＥＣｉｎから端子ＥＣｏｕｔに転送され、論理回路１６１に入力される。
【００８２】
Ｌレベルの信号ｅｒｒが端子ＥＮに入力されている期間は、トランジスタＭｎ５３がオン
になり、トランジスタＭｎ５１をオフにする。データ信号Ｄ０の転送は行われないため、
論理回路１６１には、メインＦＦ１１０から出力されたデータ信号Ｑ０が入力される。
【００８３】
ＥＲＣＣ１５０の消費電力を削減するため、トランジスタ（Ｍｎ５１−Ｍｎ５３）はオフ
電流が小さいトランジスタとすることが好ましい。例えば、トランジスタ（Ｍｎ５１−Ｍ
ｎ５３）としてＯＳトランジスタを用いればよい。
【００８４】
なお、図１１Ａに示すＴＥＤＣ１０４は、ＴＥＤＣ１０２にＥＲＣＣ１５０を適用した例
になる。ＴＥＤＣ１０１、ＴＥＤＣ１０３にも、それぞれ、ＥＲＣＣ１５０を設けること
ができる。なお、図１１ＢのＥＲＣＣ１５０を用いる場合は、データ信号Ｄ０の遅延が発
生した場合に、信号ｅｒｒがＨレベルになるように、論理回路１３０を構成する。あるい
は、論理回路１３０をＸＯＲゲート回路とする場合は、論理回路１３０の出力と、ＥＲＣ
Ｃ１５０の入力（端子ＥＮ）の間に他の論理回路を設けてもよい。
【００８５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００８６】
本実施の形態では、ＴＥＤＣを組み込んだプロセッサのダイについて説明する。
【００８７】
（実施の形態４）
図１２は、ダイの積層構造の一例を示す断面図である。図１２には、代表的に、ＴＥＤＣ
（１０１−１０４）のＲＳＴＣ１２３の断面構造を示す。なお、図１２は、ダイを特定の
切断線で切った断面図ではなく、ダイの積層構造を説明するための図面である。
【００８８】
Ｓｉトランジスタ５０１、Ｓｉトランジスタ５０２は、クロックドインバータ２１３のイ
ンバータ２１７を構成している。ＯＳトランジスタ５０３は、スイッチＲＳＷとして機能
するトランジスタＭｎ４３に対応する。図１２に示すように、ダイ５００において、ＯＳ
トランジスタをＳｉトランジスタで構成される回路上に形成することで、ＴＥＤＣを設け
ることによる面積オーバーヘッドの増加を抑えることができる。
【００８９】
Ｓｉトランジスタ５０１、５０２は、単結晶Ｓｉ層を有するＳＯＩ基板から作製されてい
る。図１２において、６００は、ＳＯＩ基板の支持基板である単結晶Ｓｉウエハであり、
６０１は、埋め込み酸化物層等を含むＳＯＩ基板の絶縁層である。なお、Ｓｉトランジス
タ５０１、５０２をバルク状の単結晶Ｓｉウエハから作製してもよい。
【００９０】
Ｓｉトランジスタ５０１は、単結晶Ｓｉ層６１１、ゲート絶縁層６２１、およびゲート配
線６２２を有する。単結晶Ｓｉ層６１１には、チャネル形成領域６１２、一対のｐ型不純
物領域６１３、および一対のｐ型低濃度不純物領域６１４が形成されている。また、ゲー
ト配線６２２にはサイドウォール６２３が形成されている。
【００９１】
Ｓｉトランジスタ５０２はＳｉトランジスタ５０１と同様の構成を有する。Ｓｉトランジ
スタ５０２は、単結晶Ｓｉ層６１５、ゲート絶縁層６２１、およびゲート配線６２２を有
する。単結晶Ｓｉ層６１５には、チャネル形成領域６１６、一対のｎ型不純物領域６１７
、および一対のｐ型低濃度不純物領域６１８が形成されている。
【００９２】
Ｓｉトランジスタ５０１、５０２を覆って、絶縁層６３１が形成され、絶縁層６３１を覆
って絶縁層６３２が形成されている。絶縁層６３２上には、電極６５１−６５３が形成さ
れている。また、絶縁層６３１、絶縁層６３２には、ｐ型不純物領域６１３、およびｎ型
不純物領域６１７に達する開口が形成されている。これらの開口に、プラグ６４１−６４
４が形成されている。
【００９３】
絶縁層６３２を覆って、絶縁層６３３が形成され、絶縁層６３３上に電極６５４が形成さ
れている。絶縁層６３３には、電極６５２に達する開口が形成されており、この開口には
、プラグ６４５が形成されている。プラグ６４５により、電極６５２と電極６５４が接続
されている。
【００９４】
なお、電極６５４と同じ層に、ＯＳトランジスタ５０３のバックゲートとして機能する配
線を形成してもよい。
【００９５】
絶縁層６３３を覆って、絶縁層６３４が形成されている。絶縁層６３４上に、ＯＳトラン
ジスタ５０３が形成されている。
【００９６】
ＯＳトランジスタ５０３は、酸化物半導体層（ＯＳ層）６６０、配線６６１、配線６６２
、絶縁層６３５およびゲート配線６７１を有する。絶縁層６３５は、ゲート絶縁層を構成
する。
【００９７】
また、絶縁層６３４上には、電極６６３が形成されている。絶縁層６３４には、電極６５
４に達する開口が形成されており、この開口において、電極６６３は電極６５４に接続さ
れている。この開口の形成は、配線・電極（６６１−６６３）を構成する導電膜を形成す
る前に行えばよい。
【００９８】
ＯＳトランジスタ５０３を覆って、絶縁層６３６が形成され、絶縁層６３６を覆って絶縁
層６３７が形成されている。絶縁層６３７上に電極６８１が形成されている。絶縁層６３
５−６３７には、電極６６３、ゲート配線６７１に達する開口が形成され、この開口にお
いて、電極６８１は、電極６６３およびゲート配線６７１に接続されている。
【００９９】
絶縁層６３１−６３７は、単層の絶縁膜で、または２層以上の絶縁膜で形成することがで
きる。これら絶縁層６３１−６３７を構成する絶縁膜としては、酸化アルミニウム、酸化
マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸
化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、
酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これ
らの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い
て形成することができる。また、絶縁層６３１−６３７を構成する膜として、ポリイミド
やアクリル等の樹脂膜を形成することもできる。
【０１００】
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１０１】
ゲート電極（６２３、６２５）、プラグ（６４１−６４６）、電極６５１−６５７、配線
・電極（６６１−６６３）、および配線（６７１、６７２）は、単層の導電膜で、または
２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、
クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、
ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム
等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜
、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
【０１０２】
ＯＳトランジスタ５０３のＯＳ層６６０は単層の酸化物半導体膜で形成してもよいし、２
以上の多層の酸化物半導体膜で形成してもよい。ＯＳ層６６０を構成する酸化物半導体膜
は、少なくとも少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有す
る酸化物半導体で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化
物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物半導体、Ｚｎ−Ｍｇ酸化物
半導体、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ
酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎと
Ｚｎ以外の元素、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
【０１０３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−酸化物とは、Ｉｎ、Ｇａ、およびＺｎを含む酸化物、
という意味であり、Ｉｎ、Ｇａ、ＺｎおよびＯの原子数の比は問わない。
【０１０４】
また、ＯＳ層６６０を構成する酸化物半導体膜の結晶構造として、単結晶、微結晶、多結
晶、および非晶質が代表的である。ＯＳ層６６０は、チャネルとして機能する領域が、Ｃ
ＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜で構成されていることが好ましい。
【０１０５】
以下では、酸化物半導体膜の結晶構造について説明する。
【０１０６】
なお、以下の結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°
以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる
。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状
態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１０７】
非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸
化物半導体膜である。膜全体が完全な非晶質であり、微小領域においても結晶部を有さな
い酸化物半導体膜が典型である。
【０１０８】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも秩
序性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位
密度が低いという特徴がある。
【０１０９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【０１１０】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によってＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一
方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が起こりにくいといえる。
【０１１１】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１１２】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１１３】
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部
は配向性を有していることがわかる。ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、
一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含
まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる
大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結する
ことで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像
において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域
が観察される場合がある。
【０１１４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。このピークは、ＩｎＧａＺｎＯ４の結晶の
（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸
が被形成面または上面に概略垂直な方向を向いていることが確認できる。させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１１５】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認され
た層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１１６】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状
をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルと平行にならないこともある。
【０１１７】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１１８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１１９】
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。よって、当該ＯＳトランジスタは、信頼性が高い。半導体装置の酸化物半
導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜の
うち、二種以上を有する積層膜であってもよい。酸化物半導体膜が複数の構造を有する場
合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１２０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２１】
（実施の形態５）
実施の形態１−３の半導体装置（タイミングエラー検出回路；ＴＥＤＣ）は、ＣＰＵ、Ｍ
ＣＵ、プログラマブルロジックデバイス（代表的には、ＦＰＧＡ）の、フリップフロップ
に適用することができる。実施の形態１−３の半導体装置により、各種のプロセッサを実
現することができる。
【０１２２】
このようなプロセッサとしては、デジタル信号処理、ソフトウェア無線、アビオニクス（
通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）
、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマテ
ィクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠
鏡等、幅広い分野の電気機器のプロセッサなどがある。
【０１２３】
このような電子機器の例として、表示装置、パーソナルコンピュータ、記録媒体を備えた
画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディス
プレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム
機、携帯情報端末、電子書籍、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）
、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、
音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミ
リ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１３Ａ−図
１３Ｆに示す。
【０１２４】
図１３Ａは携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機９００は、
筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ
９０６、操作キー９０７、およびスタイラス９０８等を有する。
【０１２５】
図１３Ｂは携帯情報端末の構成の一例を示す外観図である。携帯情報端末９１０は、筐体
９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１
６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設け
られている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１
と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、接続
部９１５における筐体９１１と筐体９１２との間の角度に従って、表示部９１３における
映像を切り替える構成としてもよい。また、表示部９１３および／または表示部９１４と
してタッチパネル付の表示装置を使用してもよい。
【０１２６】
図１３Ｃはノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナ
ルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポイン
ティングデバイス９２４等を有する。
【０１２７】
図１３Ｄは、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷蔵庫９３０は、筐
体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。
【０１２８】
図１３Ｅは、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ９４０は、筐
体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９
４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表
示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部
９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６によ
り変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって
、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行う
ことができる。
【０１２９】
図１３Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車
輪９５２、ダッシュボード９５３、およびライト９５４等を有する。
【０１３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１３１】
１０１−１０４  タイミングエラー検出回路（ＴＥＤＣ）
１１０  メイン・フリップフロップ
１２０  シャドウ・フリップフロップ
１２１  フリップフロップ（ＦＦ）
１２２  パワーゲーティング回路（ＰＧＣ）
１２３  リセット回路（ＲＳＴＣ）
１３０  論理回路
１４０、１４１  遅延回路
１５０  エラー補正回路（ＥＲＣＣ）
１６０、１６１  論理回路
２１１  インバータ
２１２  クロックドインバータ
２１３  クロックドインバータ
２１４  インバータ
２１５  クロックドインバータ
２１６  クロックドインバータ
２１７  インバータ
２１８  インバータ
２２１−２２３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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