(57)【要約】【課題】ＷＥＲ（ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）が相対的に減少したＡＬＤ法を用いてシリコン窒化膜を形成することにより工程効率を向上させた、誘電膜の形成方法を提供する。【解決手段】本発明による誘電膜の形成方法は、チャンバー内に基板を提供する段階と、前記基板上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒化膜を形成するする段階と、を有し、前記シリコン窒化膜を形成する段階は、前記チャンバー内へ、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むシリコン前駆体を含む第１ガス、及び窒素成分を含む第２ガスを提供することを含む。【選択図】  図１
2018056561.tif 000002
【特許請求の範囲】
【請求項１】
チャンバー内に基板を提供する段階と、
前記基板上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒化膜を形成するする段階と、を有し、
前記シリコン窒化膜を形成する段階は、
前記チャンバー内へ、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むシリコン前駆体を含む第１ガス、及び窒素成分を含む第２ガスを提供することを含むことを特徴とする誘電膜の形成方法。
【請求項２】
前記シリコン窒化膜を形成する段階は、前記基板上にゲートを形成する段階と、
前記ゲートの側壁に前記シリコン窒化膜を形成する段階と、を含むことを特徴とする請求項１に記載の誘電膜の形成方法。
【請求項３】
前記シリコン窒化膜は、５００℃でＷＥＲ（ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）が４．５ｎｍ／ｍｉｎよりも小さいことを特徴とする請求項１に記載の誘電膜の形成方法。
【請求項４】
基板上に段差が形成された構造体を形成する段階と、
前記構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて誘電膜構造体を形成する段階と、をさらに有し、
前記誘電膜構造体を形成する段階は、シリコン窒化物を含む第１誘電膜を形成する段階を含み、
前記第１誘電膜を形成する段階は、一つのチャンバー内で、インサイチュ（ｉｎ−ｓｉｔｕ）にて、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むシリコン前駆体を含む第１ガスを提供する段階を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１誘電膜を形成する段階は、前記チャンバー内に、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含む前記第１ガスを提供する段階と、
前記チャンバー内に第１パージガスを提供して未反応の前記第１ガスを除去する段階と、
前記チャンバー内に、窒素ガスを含む第２ガスを提供する段階と、
前記チャンバー内に第２パージガスを提供して未反応の前記第２ガスを除去する段階と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記誘電膜構造体を形成する段階は、前記基板と前記第１誘電膜との間に、シリコン酸化物を含む第２誘電膜を形成する段階をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記誘電膜構造体を形成する段階は、前記基板上にＧＢＬ（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ）を形成する段階と、
前記ＧＢＬ上に前記第２誘電膜を形成する段階と、
前記第２誘電膜上に前記第１誘電膜を形成する段階と、をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記誘電膜構造体を形成する段階は、前記基板上に電荷貯蔵膜を形成する段階と、
前記電荷貯蔵膜上に前記第２誘電膜を形成する段階と、
前記第２誘電膜上に前記第１誘電膜を形成する段階と、をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１誘電膜を形成する段階は、前記基板上に第１ゲートパターン及び第２ゲートパターンを形成する段階と、
前記第１ゲートパターン及び前記第２ゲートパターンを包む絶縁膜パターンを形成する段階と、
前記第１ゲートパターンと前記第２ゲートパターンとの間の前記絶縁膜パターン内にトレンチを形成する段階と、
前記トレンチ内の側壁に前記第１誘電膜を形成する段階と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記第１誘電膜をマスク層として前記構造体をエッチングする段階をさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電膜の形成方法及びこれを用いた半導体装置の製造方法に関し、特に、工程効率を向上させた誘電膜の形成方法及びこれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、半導体素子を製造することが非常に難しくなってきている。
特に、半導体装置の製造に用いられる薄膜は、例えば、シリコン窒化膜などを基板上にステップカバレッジ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を有するように形成することが非常に難しくなってきている。
【０００３】
一方、ＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ−Ｂｕｔｙｌａｍｉｎｅ）Ｓｉｌａｎｅ）などの有機系シリコン前駆体を用いたＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜を形成する場合、ステップカバレッジは向上できるものの、有機系シリコン前駆体に含まれているＣ、Ｎ成分などにより形成されたシリコン窒化膜の膜質が劣化するおそれがあるという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体装置の薄膜製造における問題点に鑑みてなされたものであって、本発明の目的は、ＷＥＲ（ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）が相対的に減少したＡＬＤ法を用いてシリコン窒化膜を形成することにより工程効率を向上させた、誘電膜の形成方法を提供することにある。
また、本発明の他の目的は、ＷＥＲが相対的に減少したＡＬＤ法を用いてシリコン窒化膜を形成することにより工程効率を向上させた、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による誘電膜の形成方法は、チャンバー内に基板を提供する段階と、前記基板上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒化膜を形成するする段階と、を有し、前記シリコン窒化膜を形成する段階は、前記チャンバー内へ、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むシリコン前駆体を含む第１ガス、及び窒素成分を含む第２ガスを提供することを含むことを特徴とする。
【０００６】
上記目的を達成するためになされた本発明による半導体装置の製造方法は、基板上に段差が形成された構造体を形成する段階と、前記構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて誘電膜構造体を形成する段階と、をさらに有し、前記誘電膜構造体を形成する段階は、シリコン窒化物を含む第１誘電膜を形成する段階を含み、前記第１誘電膜を形成する段階は、一つのチャンバー内で、インサイチュ（ｉｎ−ｓｉｔｕ）にて、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むシリコン前駆体を含む第１ガスを提供する段階を含むことを特徴とする。
【発明の効果】
【０００７】
本発明に係る誘電膜の形成方法及び半導体装置の製造方法によれば、ＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）をシリコン前駆体として用いて生成されたシリコン窒化膜は、相対的に小さい厚さで、既存のＨＣＤＳ（ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）をシリコン前駆体として用いて生成されたシリコン窒化膜と同じ膜質特性を持ち、その結果、既存のＨＣＤＳをシリコン前駆体として用いてシリコン窒化膜を形成する場合よりも工程時間が相対的に減少するので、工程効率を向上させることができるという効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係るシリコン窒化膜の形成方法を説明するためのタイミング図である。
【図２】本発明の一実施形態に係るシリコン窒化膜の形成に関連する実験例を説明するためのグラフである。
【図３】本発明の一実施形態に係るシリコン窒化膜の形成に関連する実験例を説明するためのグラフである。
【図４】本発明の一実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図７】本発明の他の実施形態に係る半導体装置の製造方法を説明するためのＤＲＡＭセル領域のレイアウト図である。
【図８】本発明の他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図９】本発明の他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１０】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１１】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１２】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１４】本発明のまたさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１５】本発明のまたさらに他の実施形態に係る半導体装置の製造方法を説明するための工程中間段階を示す断面図である。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を順次に説明するためのフローチャートである。
【発明を実施するための形態】
【０００９】
次に、本発明に係る誘電膜の形成方法及び半導体装置の製造方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１０】
他の定義がない限り、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明の属する技術分野における通常の知識を有する者に共通して理解できる意味で使用できるであろう。また、一般に使用される辞典に定義されている用語は、明白に特に定義されていない限り、理想的又は過度に解釈されない。
【００１１】
以下、図１を参照して、本発明の幾つかの実施形態に係るシリコン窒化膜の形成方法について説明する。
図１は、本発明の一実施形態に係るシリコン窒化膜の形成方法を説明するためのタイミング図である。
【００１２】
本発明の技術的思想に基づくシリコン窒化膜の形成は、ＡＬＤ法を用いてインサイチュ（ｉｎ−ｓｉｔｕ）で形成される。
ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法は、シリコン前駆体を含む第１ガスを供給する第１段階と、反応していない第１ガスを第１パージガスを用いて除去する第２段階と、窒化ガスを含む第２ガスを供給して原子層レベルのシリコン窒化膜を形成する第３段階と、反応していない第２ガスを第２パージガスを用いて除去する第４段階とを含む。
【００１３】
具体的に、図１を参照すると、まず、反応チャンバー内に、シリコン窒化膜が形成されるべき対象体（具体的に、基板上に形成された構造体）を配置させる。
この場合、基板上に形成された構造体の幅に対する高さの比であるアスペクト比は、１０以上であり得る。
但し、本発明の技術的思想はこれに制限されるものではない。
【００１４】
次いで、適正の温度及び圧力を調節した後、シリコン前駆体を含む第１ガスをチャンバー内に供給する。
すると、対象体上にシリコン前駆体が吸着する。
ここで、シリコン前駆体は、Ｃ、Ｎ成分を含む有機系シリコン前駆体とは異なり、Ｃ、Ｎ成分を含まない化合物であり得る。
但し、本発明の技術的思想はこれに制限されるものではない。すなわち、他の幾つかの実施形態において、シリコン前駆体はＣ成分を含むことができる。
【００１５】
シリコン前駆体は、例えば、以下の化学式１で示すＨＣＤＺ（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含むことができる。
【化１】
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【００１６】
ＨＣＤＺをシリコン前駆体として使用する場合は、ＨＣＤＳ（ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）をシリコン前駆体として使用する場合よりもＷＥＲ（ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）が減少できる。
ここで、ＷＥＲは、ＤＨＦ（Ｄｉｌｕｔｅｄ  ＨＦ）、すなわち、脱イオン水（ＤＩ  ｗａｔｅｒ）を用いて希釈されたフッ酸（ＨＦ）に対するエッチング率を意味する。
【００１７】
すなわち、ＨＣＤＺをシリコン前駆体として用いて生成されたシリコン窒化膜は、ＨＣＤＳをシリコン前駆体として用いて生成されたシリコン窒化膜よりもエッチング物質に対するエッチング率が相対的に小さい。
これにより、ＨＣＤＺをシリコン前駆体として用いて生成されたシリコン窒化膜は、相対的に小さい厚さで、ＨＣＤＳをシリコン前駆体として用いて生成されたシリコン窒化膜と同じ膜質特性を持つことができる。
その結果、本発明の技術的思想に基づくＨＣＤＺをシリコン前駆体として用いてシリコン窒化膜を形成する場合は、既存のＨＣＤＳをシリコン前駆体として用いてシリコン窒化膜を形成する場合よりも工程時間が相対的に減少するので、工程効率を向上させることができる。
【００１８】
次いで、チャンバー内へ第１パージガス、例えば、Ｎ２、Ｈｅ又はＡｒガスを供給して、チャンバー内に残留する（又は未反応）のシリコンソース前駆体を除去する。
すると、対象体上に吸着したシリコン前駆体が原子層レベルで薄く形成される。
その後、チャンバー内へ窒素成分を含む窒化ガスを供給してシリコン窒化膜を形成する。
ここで、窒化ガスは、窒素（Ｎ２）、アンモニア（ＮＨ３）及び一酸化窒素（ＮＯ）の内の少なくとも一つを含むことができる。
但し、本発明の技術的思想はこれに制限されるものではない。
【００１９】
続いて、チャンバー内へ第２パージガス、例えばＮ２、Ｈｅ又はＡｒガスを供給して、チャンバー内に残留する窒化ガスを除去する。
その後、１サイクルのシリコン窒化膜形成工程が完成し、対象体上に原子層レベルのシリコン窒化膜が形成される。
その後、上記の工程を繰り返し行うことにより、対象体上に適切な厚さのシリコン窒化膜を形成することができる。
【００２０】
次いで、シリコン窒化膜の膜質を向上させるために、対象体上に適切な厚さで形成されたシリコン窒化膜を熱処理する。
ここで、熱処理は、例えば、他のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）窒化膜と同じ蒸着温度で８５０℃〜１０５０℃で行って膜質を向上させることができる。
但し、本発明の技術的思想はこれに制限されるものではない。
これにより形成されたシリコン窒化膜は、ＣＶＤ法などによって形成されたシリコン窒化膜に比べて膜質が向上できる。
本発明の技術的思想に基づいて形成されたシリコン窒化膜は、ステップカバレッジが良いので、段差のある構造体、又はアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ）の大きい構造体上にボイドなくコンフォーマルに形成できる。
【００２１】
本発明に関するより詳細な内容は、以下の具体的な実験例によって説明し、ここに記載されていない内容は、この技術分野における熟練した者であれば十分に技術的に類推することができるので、説明を省略する。
以下、図２及び図３を参照して、本発明の実施形態に係るシリコン窒化膜の形成に関連する実験例を説明する。
【００２２】
図２及び図３は、本発明の一実施形態に係るシリコン窒化膜の形成に関連する実験例を説明するためのグラフである。
【００２３】
≪実験例−ＨＣＤＺとＨＣＤＳの工程温度によるＷＥＲの測定≫
下記のような実験例及び比較例に対して実験を行った。
実験例では、ＨＣＤＺを使用するＡＬＤ法を用いてシリコン窒化膜を形成した。
これに対し、比較例では、ＨＣＤＳを使用するＡＬＤ法を用いてシリコン窒化膜を形成した。
図２を参照すると、実験例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＺを用いてシリコン窒化膜を形成し、比較例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＳを用いてシリコン窒化膜を形成した。
【００２４】
グラフｂ１、ｂ２及びｂ３は、実験例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＺを用いてシリコン窒化膜を形成するときのＷＥＲ（ｗｅｔ  ｅｔｃｈ  ｒａｔｅ）を示す。
また、グラフａ１、ａ２及びａ３は、比較例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＳを用いてシリコン窒化膜を形成するときのＷＥＲを示す。
図２に示す「ＷＥＲ」は、脱イオン水（ＤＩ  ｗａｔｅｒ）を用いて２００：１の比率で希釈されたフッ酸（ＨＦ）に対するエッチング率を意味する。
【００２５】
グラフａ１及びｂ１を参照すると、４００℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＷＥＲを示すことが分かる。
また、グラフａ２及びｂ２を参照すると、４５０℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＷＥＲを示すことが分かる。
また、グラフａ３及びｂ３を参照すると、５００℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＷＥＲを示すことが分かる。
【００２６】
具体的には、５００℃でＨＣＤＳを用いる場合には、ＷＥＲは４．５ｎｍ／ｍｉｎ以上であり、図２に示すように、略４．９ｎｍ／ｍｉｎ程度のＷＥＲを有する。
しかし、５００℃でＨＣＤＺを用いる場合には、ＷＥＲは４．５ｎｍ／ｍｉｎ未満であり、図２に示すように、略４．２ｎｍ／ｍｉｎ程度のＷＥＲを有することが分かる。
その結果、実験例に基づいてＨＣＤＺを用いてシリコン窒化膜を形成する場合には、４．５ｎｍ／ｍｉｎ未満のＷＥＲを有することが分かる。
また、ＨＣＤＳを用いる方とは異なり、ＨＣＤＺを用いることにより相対的にＷＥＲが減少し、これにより、相対的に小さい厚さで、ＨＣＤＳをシリコン前駆体として用いて生成されたシリコン窒化膜と同じ膜質特性を持つことができる。
【００２７】
≪実験例−ＨＣＤＺとＨＣＤＳの工程温度によるＧＰＣの測定≫
下記のような実験例及び比較例に対して実験を行った。
実験例では、ＨＣＤＺを使用するＡＬＤ法を用いてシリコン窒化膜を形成した。
これに対し、比較例では、ＨＣＤＳを使用するＡＬＤ法を用いてシリコン窒化膜を形成した。
図３を参照すると、実験例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＺを用いてシリコン窒化膜を形成し、比較例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＳを用いてシリコン窒化膜を形成した。
【００２８】
グラフｂ４、ｂ５及びｂ６は、実験例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＺを用いてシリコン窒化膜を形成するときのＧＰＣ（ｇｒｏｗｔｈ  ｐｅｒ  ｃｙｃｌｅ）を示す。
また、グラフａ４、ａ５及びａ６は、比較例に基づいて工程温度４００℃、４５０℃及び５００℃それぞれでＨＣＤＳを用いてシリコン窒化膜を形成するときのＧＰＣを示す。
【００２９】
グラフａ４及びｂ４を参照すると、４００℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＧＰＣを示すことが分かる。
また、グラフａ５及びｂ５を参照すると、４５０℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＧＰＣを示すことが分かる。
但し、グラフａ６及びｂ６を参照すると、５００℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方と、実験例に基づいてＨＣＤＺを用いる方とが実質的に同一のＧＰＣを示すことが分かる。
【００３０】
その結果、図２及び図３を参照すると、５００℃でシリコン窒化膜を形成する場合には、比較例に基づいてＨＣＤＳを用いる方と、実験例に基づいてＨＣＤＺを用いる方とが実質的に同一のＧＰＣを示し、比較例に基づいてＨＣＤＳを用いる方よりも、実験例に基づいてＨＣＤＺを用いる方が低いＷＥＲを示すことが分かる。
すなわち、ＨＣＤＳを用いる方とは異なり、ＨＣＤＺを用いることにより、同じ工程時間の間に、膜質特性に優れたシリコン窒化膜を形成することができることが分かる。
言い換えれば、ＨＣＤＳを用いることとは異なり、ＨＣＤＺを用いることにより、同じ膜質特性を有するシリコン窒化膜を形成するための工程時間が相対的に減少して工程効率が向上できることが分かる。
【００３１】
次に、図４〜図６を参照して、本発明の一実施形態に係る半導体装置の製造方法を説明する。
図４〜図６は、本発明の一実施形態に係る半導体装置の製造方法を説明するための図であり、具体的には、図４〜図６は、フラッシュメモリ装置の製造方法に関連する工程中間段階を示す断面図である。
【００３２】
図４を参照すると、基板１１０上にトンネル絶縁膜１３０及び電荷貯蔵膜１４０を順次形成する。
トンネル絶縁膜１３０は、電荷のトンネリングに対するエネルギーバンドギャップを提供し、例えば、シリコン酸化物、シリコン窒化物又は高誘電率物質（ｈｉｇｈ−ｋ  ｍａｔｅｒｉａｌ）を含むことができる。
ここで、高誘電率物質は、ハフニウム酸化物、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ジルコニウム酸化物などの金属酸化物などを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
例えば、トンネル絶縁膜１３０は、誘電定数（ｄｉｅｌｅｃｔｒｉｃ  ｃｏｎｓｔａｔｎｔ）だけでなく、エネルギーバンドギャップ（ｅｎｅｒｇｙ  ｂａｎｄｇａｐ）性質を考慮して、様々な物質で形成できる。
【００３３】
電荷貯蔵膜１４０は、電荷を貯蔵する役目をする。
このような電荷貯蔵膜は、例えば、フラッシュメモリ装置がフローティングゲート型である場合には、ポリシリコン膜のような導電性物質で形成でき、フラッシュメモリ装置が電荷トラップ型である場合には、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物、ハフニウム窒化酸化物、ハフニウムシリコン酸化物、タングステンドープドアルミニウム酸化物、ナノドットなどで形成できる。
【００３４】
ここで、トンネル絶縁膜１３０及び電荷貯蔵膜１４０を形成することは、例えば、基板１１０上にプレ（ｐｒｅ）トンネル絶縁膜、プレ電荷貯蔵膜及びマスク膜を順次形成し、プレトンネル絶縁膜、プレ電荷貯蔵膜及びマスク膜をパターニングして素子分離膜１２０を形成した後、マスク膜を除去することを含み得る。
しかし、本発明の技術的思想はこれに制限されるものではなく、トンネル絶縁膜１３０及び電荷貯蔵膜１４０を形成することは様々な他の方法によって実施し得ることを、本発明の属する技術分野における当業者であれば理解することができるであろう。
【００３５】
図５及び図６を参照すると、電荷貯蔵膜１４０上に、シリコン酸化物で形成された第１誘電膜１５１、シリコン酸化物とは異なる物質で形成された第２誘電膜１５２、及びシリコン酸化物で形成された第３誘電膜１５３を含む誘電膜構造体１５０を、上述した本発明の技術的思想に基づくＡＬＤ法を用いて形成する。
ここで、誘電膜構造体１５０は、フラッシュメモリ装置がフローティングゲート型である場合にはゲート間誘電膜であり、フラッシュメモリ装置が電荷トラップ型である場合にはブロッキング誘電膜であり得る。
【００３６】
以下、第２誘電膜１５２をシリコン窒化膜として誘電膜構造体１５０をインサイチュ（ｉｎ−ｓｉｔｕ）で形成する場合を例示的に説明する。
まず、チャンバー内に、電荷貯蔵膜１４０が形成された段差（あるいは凹凸）を有する半導体基板１１０を配置する。
その後、シリコン酸化物を含む第１誘電膜１５１を形成する。
次いで、適正の温度及び圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内へ供給する。
すると、第１誘電膜１５１上にシリコン前駆体が吸着する。
ここで、シリコンソース前駆体は、上述したように、例えば、ＨＣＤＺを用いる。
【００３７】
その後、上述したように、第１パージガス、第２ガス及び第２パージガスを順次供給して、第１誘電膜１５１上に、シリコン窒化物を含む原子層レベルの第２誘電膜１５２を形成する。
上記の工程を繰り返し行うことにより、第１誘電膜１５１上に適正厚さのシリコン窒化膜からなる第２誘電膜１５２を形成する。
続いて、第２誘電膜１５２上に、シリコン酸化物を含む第３誘電膜１５３を形成する。
【００３８】
これにより形成された誘電膜構造体１５０は、ステップカバレッジが良いので、アスペクト比の大きい、例えば、アスペクト比が１０以上である電荷貯蔵膜１４０間のスペースにボイドなくコンフォーマルに形成することができる。
また、第１〜第３誘電膜（１５１、１５２、１５３）をインサイチュにて形成するので、工程時間が減るなど、工程を簡単にすることができる。
次いで、誘電膜構造体１５０上にコントロールゲート１６０を形成する。
コントロールゲート１６０は、例えば、ポリシリコンで形成されるか、或いは金属電極物質、例えばＴａＮ、ＴｉＮ、ＷＮ及びＷを含むグループから選択された一つ又はその組み合わせで形成できる。
【００３９】
次に、図７〜図９を参照して、本発明の他の実施形態に係る半導体装置の製造方法を説明する。
図７〜図９は、本発明の他の実施形態に係る半導体装置の製造方法を説明するための図であり、具体的には、図７は、ＤＲＡＭセル領域のレイアウト図であり、図８、９は、ＤＲＡＭセルの半導体装置の製造方法に関連する工程中間段階を示す断面図である。
【００４０】
図７を参照すると、ＤＲＡＭセル領域のレイアウト図が示される。
基板の活性領域２１０を、ゲート２３０が水平方向に通り過ぎ、ＧＢＬ（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ）２４０が垂直方向に通り過ぎる。
基板の活性領域２１０以外の部分は、素子分離領域２２０である。
【００４１】
図８及び図９を参照すると、メモリセル領域が示される。
半導体基板の活性領域２１０上に、ビットラインとなるＧＢＬ２４０を形成する。
続いて、ＧＢＬ２４０を形成した後、ＧＢＬ２４０の側壁に、シリコン酸化物を含む第１誘電膜２５１を形成する。
この場合、第１誘電膜２５１はスペーサーの機能を行うことができる。
次いで、第１誘電膜２５１上に、シリコン窒化物を含む第２誘電膜２５２を形成する。
この場合、第２誘電膜２５２は、上述した本発明に基づくＡＬＤ法を用いて形成する。
【００４２】
具体的には、第２誘電膜２５２を形成することは、適正の温度及び圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内へ供給する。
すると、第１誘電膜２５１上にシリコン前駆体が吸着する。
ここで、シリコンソース前駆体は、上述したように、例えばＨＣＤＺを用いる。
続いて、上述したように、第１パージガス、第２ガス及び第２パージガスを順次供給して、第１誘電膜２５１上に、シリコン窒化物を含む原子層レベルの第２誘電膜２５２を形成する。
この場合、第２ガスとシリコン前駆体との反応は、熱（Ｔｈｅｒｍａｌ）及びプラズマ（Ｐｌａｓｍａ）で励起させて反応させることができる。
上記の工程を繰り返し行うことにより、第１誘電膜２５１上に、適正厚さのシリコン窒化膜からなる第２誘電膜２５２を形成する。
【００４３】
次いで、第２誘電膜２５２上に、シリコン酸化物を含む第３誘電膜２５３を形成する。
セル領域には、不純物層の形成が不要であるため、セル領域を覆う感光液パターン（図示せず）を形成する。
感光液パターン（図示せず）を除去し、第３誘電膜２５３を除去した後、第２誘電膜２５２を異方性エッチングして窒化膜スペーサーを作り、基板の活性領域２１０と接する第２誘電膜２５２を除去する。
【００４４】
次に、図１０〜図１３を参照して、本発明のさらに他の実施形態に係る半導体装置の製造方法を説明する。
図１０〜図１３は、本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための図であり、具体的には、図１０〜図１３は、積層ナノシートトランジスタ構造を有する半導体装置の製造方法に関連する工程中間段階を示す断面図である。
【００４５】
図１０を参照すると、基板３１０上に、犠牲層３２１及び半導体層３２２が交互に積層された積層構造体３２０を形成する。
積層構造体３２０のうち、基板３１０と接する犠牲層３２１は、例えばウェハーボンディング（ｗａｆｅｒ  ｂｏｎｄｉｎｇ）方式などによって、基板３１０に接合された層であり得るが、本発明の技術的思想はこれらに限定されるものではない。
【００４６】
基板３１０と接する犠牲層３２１上に、半導体層３２２と犠牲層３２１を交互に形成する。
犠牲層３２１と半導体層３２２は、例えば、エピタキシャル成長（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）方法を用いて形成できるが、本発明の技術的思想はこれに制限されるものではない。
積層構造体３２０の最上層は、例えば、犠牲層３２１であり得るが、本発明の技術的思想はこれに制限されるものではない。
【００４７】
犠牲層３２１と半導体層３２２は、互いに異なる物質を含むことができる。
犠牲層３２１と半導体層３２２は、互いに異なるエッチング選択比を有する物質を含むことができる。
犠牲層３２１は、例えば、ＳｉＧｅ又はＧｅのうちのいずれかを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
半導体層３２２は、例えば、Ｓｉ又はＩＩＩ−Ｖ族化合物半導体のうちのいずれかを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
【００４８】
次いで、積層構造体３２０上に、第１方向Ｘに延びる第１マスクパターン（図１１の符号３４１）を形成する。
第１マスクパターン（図１１の符号３４１）は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜の内の少なくとも一つを含む物質で形成できる。
第１マスクパターン３４１がシリコン窒化膜を含む場合には、第１マスクパターン３４１は、上述した本発明の技術的思想に基づくＡＬＤ法を用いて形成できる。
【００４９】
具体的に、第１マスクパターン３４１を形成することは、適正の温度及び圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。
すると、積層構造体３２０上にシリコン前駆体が吸着する。
ここで、シリコンソース前駆体は、上述したように、例えばＨＣＤＺを用いる。
続いて、上述したように、第１パージガス、第２ガス及び第２パージガスを順次供給して、積層構造体３２０上に、シリコン窒化物を含む原子層レベルの第１マスクパターン３４１を形成する。
上記の工程を繰り返し行うことにより、積層構造体３２０上に、適正厚さのシリコン窒化膜からなる第１マスクパターン３４１を形成する。
【００５０】
図１１を参照すると、第１マスクパターン３４１をマスクとして用いて積層構造体３２０をエッチングして、半導体パターン構造体３３０を形成する。
例えば、積層構造体３２０を基板３１０の上面が露出するまでエッチングすることにより、半導体パターン構造体３３０を形成する。
半導体パターン構造体３３０は、第１方向Ｘに長く延長する。
また、半導体パターン構造体３３０は、基板３１０上に交互に積層された複数の犠牲層及び複数の半導体層を含む。
【００５１】
すなわち、半導体パターン構造体３３０は、基板３１０上に形成された第１犠牲層３３１と、第１犠牲層３３１上に形成された第１半導体層３３４と、第１半導体層３３４上に形成された第２犠牲層３３２と、第２犠牲層３３２上に形成された第２半導体層３３５と、第２半導体層３３５上に形成された第３犠牲層３３３とを含むことができる。
また、積層構造体３２０をエッチングするとき、基板３１０の一部もエッチングしてアクティブ領域ＡＲを形成することができる。
また、基板３１０と第１マスクパターン３４１を覆うように層間絶縁膜を形成した後、第１マスクパターン３４１の上面が露出するまで平坦化工程を行うことにより、図１１の層間絶縁膜３５１を形成する。
続いて、半導体パターン構造体３３０上に位置する第１のマスクパターン３４１を除去する。
【００５２】
図１２を参照すると、第２マスクパターン３４２を用いてエッチング工程を行い、半導体パターン構造体３３０と交差して、第１方向Ｘ及び第２方向Ｚに対して垂直な第３方向に延長されるゲート絶縁膜３５３及び犠牲ゲート３６０を形成する。
第２マスクパターン３４２は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜の内の少なくとも一つを含む物質で形成できる。
第２マスクパターン３４２がシリコン窒化膜を含む場合、第２マスクパターン３４２は、上述した本発明の技術的思想に基づくＡＬＤ法を用いて形成できる。
これにより、犠牲ゲート３６０は、半導体パターン構造体３３０上に形成される。
また、ゲート絶縁膜３５３は、それぞれ絶縁膜３５２の側壁及び上面とフィールド絶縁膜３５４の上面に沿って形成する。
【００５３】
ここで、半導体パターン構造体３３０を覆うように絶縁膜３５２を形成することができ、絶縁膜３５２は、半導体パターン構造体３３０とゲート絶縁膜３５３との間に形成できる。
ここで、絶縁膜３５２は、例えば、酸化膜であってもよく、より具体的には、ＳｉＯ２を含むことができるが、本発明の技術的思想はこれに制限されるものではない。
ゲート絶縁膜３５３は、シリコン酸化膜であってもよく、犠牲ゲート３６０は、ポリシリコン又はアモルファスシリコンの内のいずれかであり得るが、本発明の技術的思想はこれに制限されるものではない。
【００５４】
図１３を参照すると、犠牲ゲート３６０の側壁にゲートスペーサ３７０とダミーゲートスペーサ３８０を形成する。
具体的には、犠牲ゲート３６０と半導体パターン構造体３３０を覆うスペーサー膜を基板３１０上に形成する。
スペーサー膜がシリコン窒化物を含む場合、スペーサー膜は、上述した本発明の技術的思想に基づくＡＬＤ法を用いて形成できる。
具体的には、スペーサー膜を形成することは、適正の温度及び圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。
すると、犠牲ゲート３６０と半導体パターン構造体３３０上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は、上述したように、例えばＨＣＤＺを用いることができる。
【００５５】
次いで、上述したように、第１パージガス、第２ガス及び第２パージガスを順次供給して、犠牲ゲート３６０と半導体パターン構造体３３０上に、シリコン窒化物を含む原子層レベルのスペーサー膜を形成する。
上記の工程を繰り返し行うことにより、犠牲ゲート３６０と半導体パターン構造体３３０上に、適正厚さのシリコン窒化膜からなるスペーサー膜を形成する。
続いて、スペーサー膜にエッチバック（ｅｔｃｈ−ｂａｃｋ）して、犠牲ゲート３６０の側壁にゲートスペーサ３７０とダミーゲートスペーサ３８０を形成する。
【００５６】
次に、図１４及び図１５を参照して、本発明のまたさらに他の実施形態に係る半導体装置の製造方法を説明する。
図１４及び図１５は、本発明のまたさらに実施形態に係る半導体装置の製造方法を説明するための図であり、具体的には、図１４及び図１５は、コンタクト内にスペーサーが形成された半導体装置の製造方法に関連する工程中間段階を示す断面図である。
【００５７】
図１４を参照すると、第１ゲートパターンと第２ゲートパターンは、基板４１０上に互いに離隔して形成する。
ここで、第１ゲートパターンと第２ゲートパターンは実質的に同一の構成を含む。
第１及び第２ゲートパターンそれぞれは、ゲートスペーサ４５０、絶縁膜パターン４２０、ゲート電極パターン４３０、及びキャッピングパターン４４０を含む。
絶縁膜パターン４２０は、インターフェース膜４２１とゲート絶縁膜４２２を含むことができる。
【００５８】
インターフェース膜４２１は、基板４１０とゲート絶縁膜４２２との間の不良界面を防止する役目をする。
インターフェース膜４２１は、誘電率９以下の低誘電物質層、例えば、シリコン酸化膜（ｋは約４）又はシリコン酸窒化膜（酸素原子及び窒素原子の含有量に応じて、ｋは約４〜８）を含むことができる。
インターフェース膜４２１は、例えば、化学的酸化方法、紫外線酸化（ＵＶ  ｏｘｉｄａｔｉｏｎ）方法、又はデュアルプラズマ酸化（Ｄｕａｌ  Ｐｌａｓｍａ  ｏｘｉｄａｔｉｏｎ）方法などを用いて形成できる。
【００５９】
ゲート絶縁膜４２２は、インターフェース膜４２１上に形成する。
但し、インターフェース膜４２１が存在しない場合に、ゲート絶縁膜４２２は基板４１０上に形成できる。
ゲート絶縁膜４２２は、高誘電率（ｈｉｇｈ−ｋ）を有する物質を含むことができる。
【００６０】
ゲート絶縁膜４２２は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ  ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ  ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ  ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ  ｓｔｒｏｎｔｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ  ｏｘｉｄｅ）、アルミニウム酸化物（Ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ  ｓｃａｎｄｉｕｍ  ｔａｎｔａｌｕｍ  ｏｘｉｄｅ）、及び鉛亜鉛ニオブ酸塩（ｌｅａｄ  ｚｉｎｃ  ｎｉｏｂａｔｅ）の内の少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
【００６１】
一方、ゲート絶縁膜４２２は、形成しようとする素子の種類に応じて適切な厚さに形成する。
例えば、ゲート絶縁膜４２２が、ＨｆＯ２である場合、ゲート絶縁膜４２２は約５０Å以下（約５Å〜５０Å）の厚さに形成できるが、本発明の技術的思想はこれに制限されるものではない。
【００６２】
ゲート電極パターン４３０は、仕事関数調節膜４３１とゲートメタル４３２を含む。
仕事関数調節膜４３１は、ゲート絶縁膜４２２上に形成する。
仕事関数調節膜４３１は、ゲート絶縁膜４２２と接触して形成する。
仕事関数調節膜４３１は、仕事関数の調節のために使用される。
仕事関数調節膜４３１は、例えば、メタル窒化物を含むことができる。
仕事関数調節膜４３１は、半導体装置のタイプに応じて異なる物質を含むことができる。
【００６３】
ｐ型仕事関数調節膜は、例えば、ＴｉＮ、ＷＮ、ＴａＮ、Ｒｕ、及びこれらの組み合わせの内の少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
また、ｎ型仕事関数調節膜は、例えば、Ｔｉ、Ａｇ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ及びこれらの組み合わせのうち少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
また、ｐ型仕事関数調節膜は、例えば、ＴｉＮからなる単一膜、又はＴｉＮ下部膜とＴａＮ上部膜からなる二重膜などから構成できるが、本発明の技術的思想はこれに制限されるものではない。
【００６４】
ゲートメタル４３２は、仕事関数調節膜４３１上に形成する。
ゲートメタル４３２は、図に示す如く、仕事関数調節膜４３１と接触して形成する。
すなわち、ゲートメタル４３２は、仕事関数調節膜４３１によって生成された空間を埋めるように形成する。
ゲートメタル４３２は、導電性を有する物質、例えば、Ｗ又はＡｌを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
【００６５】
キャッピングパターン４４０は、ゲートメタル４３２上に形成する。
キャッピングパターン４４０は、図に示す如く、ゲートメタル４３２と接触して形成する。
キャッピングパターン４４０は、例えば、シリコン酸化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン炭化酸窒化物（ＳｉＯＣＮ）及びこれらの組み合わせの内の少なくとも一つを含むことができる。
【００６６】
層間絶縁膜４６０は、基板４１０上に形成され、第１ゲートパターンと第２ゲートパターンを覆うように形成する。
層間絶縁膜４６０は、例えば、低誘電率物質、酸化膜、窒化膜及び酸窒化膜の内の少なくとも一つを含むことができる。
【００６７】
低誘電率物質は、例えば、ＦＯＸ（Ｆｌｏｗａｂｌｅ  Ｏｘｉｄｅ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌａｃａ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＣＤＯ（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）、キセロゲル（Ｘｅｒｏｇｅｌ）、エアロゲル（Ａｅｒｏｇｅｌ）、アモルファスフッ素化カーボン（Ａｍｏｒｐｈｏｕｓ  Ｆｌｕｏｒｉｎａｔｅｄ  Ｃａｒｂｏｎ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、パリレン（Ｐａｒｙｌｅｎｅ）、ＢＣＢ（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、ＳｉＬＫ、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、多孔性高分子材料（ｐｏｒｏｕｓ  ｐｏｌｙｍｅｒｉｃ  ｍａｔｅｒｉａｌ）、及びこれらの組み合わせを含むことができるが、本発明の技術的思想はこれに制限されるものではない。
【００６８】
第１及び第２ゲートパターンが基板４１０上に形成された後、第１及び第２ゲートパターンを覆う層間絶縁膜４６０を形成する。
続いて、第１ゲートパターンと第２ゲートパターンとの間の基板４１０を露出させるように層間絶縁膜４６０内にトレンチＴを形成する。
層間絶縁膜４６０内にトレンチＴを形成することは、例えば、ドライエッチング工程、ウェットエッチング工程、又はこれらの組み合わせで層間絶縁膜４６０の一部を除去して実現することができる。
【００６９】
図１５を参照すると、トレンチＴ内の側壁にスペーサー物質４７０をコンフォーマルに形成する。
スペーサー物質４７０がシリコン窒化膜を含む場合には、スペーサー物質４７０は、上述した本発明の技術的思想に基づくＡＬＤ法を用いて形成できる。
具体的には、トレンチＴ内の側壁にスペーサー物質４７０を形成することは、適正の温度及び圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。
すると、トレンチＴ上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は、上述したように、例えばＨＣＤＺを用いる。
【００７０】
続いて、上述したように、第１パージガス、第２ガス及び第２パージガスを順次供給して、トレンチＴ上に、シリコン窒化物を含む原子層レベルのスペーサー物質４７０をコンフォーマルに形成する。
上述の工程を繰り返し行うことにより、トレンチＴ上に、適正厚さのシリコン窒化膜からなるコンタクトスペーサーを形成する。
【００７１】
図１６は、本発明の一実施形態に係る半導体装置の製造方法を順次に説明するためのフローチャートである。
図１６で説明する半導体装置の製造方法の一部は、図１を参照して説明したのと同一である。
【００７２】
まず、原子層蒸着（ＡＬＤ）装置の反応チャンバーに、誘電膜を形成するための対象物をロードする（ステップＳ１０）。
対象物は、段差（あるいは凹凸）を有する構造物が形成された基板であり得る。
構造物には開口、例えばトレンチなどが定義できる。
開口は、少なくとも１０のアスペクト比を有することができる。
但し、本発明の技術的思想はこれに制限されるものではない。
すなわち、他の実施形態において、構造物は開口を含まなくてもよい。
ＡＬＤ装置は、反応チャンバー内の温度及び圧力などの工程条件を調節するように制御する。
【００７３】
次いで、ＡＬＤ工程によって、前駆体を含むガスが反応チャンバー内に注入される（ステップＳ２０）。
この場合、前駆体は、シリコン前駆体、例えば、ＨＣＤＺ（ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｚａｎｅ）を含む。
続いて、パージガスを用いて、誘電膜の表面に吸着していないシリコン前駆体を含むガスを除去する（ステップＳ３０）。
【００７４】
その後、反応チャンバー内に、ＨＣＤＺと反応する窒素ガスを注入する（ステップＳ４０）。
これにより、対象物の表面に、シリコンを含む窒化物層が原子層レベルで形成され、その後、反応していない窒素ガスをパージガスを用いて除去する（ステップＳ５０）。
【００７５】
上述した工程段階（ステップＳ２０、ステップＳ３０、ステップＳ４０、ステップＳ５０）は、一つのＡＬＤ工程サイクルを構成する。
次いで、所望の厚さに誘電膜が形成されたか否かの判断が行われる（ステップＳ６０）。
誘電膜が所望の厚さに形成されていない場合（いいえ）には、上述した工程段階（ステップＳ２０、ステップＳ３０、ステップＳ４０、ステップＳ５０）のサイクルが再び行われる。
誘電膜が所望の厚さに形成された場合（はい）には、対象物を反応チャンバーから取り出す、及び／又は、誘電膜上に他の層を形成する。
【００７６】
本発明に係る誘電膜の形成方法及び半導体装置の製造方法は、ＨＣＤＺを含むシリコン前駆体を用いてＡＬＤ法で誘電膜を形成することにより、既存の他のシリコン前駆体を使用することと比較して優れたステップカバレッジを実現することができる。
これにより、段差（あるいは凹凸）を有する構造体、又はアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ））の大きい構造体上にシリコン窒化膜をボイドなくコンフォーマルに形成することができる。
【００７７】
また、実験例と比較例によって詳述したように、従来の他のシリコン前駆体を使用することと比較して相対的にＷＥＲが向上し、これにより、相対的に小さい厚さで、既存の他のシリコン前駆体を使用することと実質的に同一の膜質特性を持つことができる。
その結果、本発明の技術的思想に基づくＨＣＤＺをシリコン前駆体として用いてシリコン窒化膜を形成する場合、従来のシリコン前駆体を用いてシリコン窒化膜を形成する場合よりも工程時間が相対的に減少するので、工程効率を向上させることができる。
【００７８】
以上で、本発明の技術的思想に基づくＡＬＤ法を用いた誘電膜の形成方法及び半導体装置の製造方法を例示的に説明したが、本発明の技術的思想はこれに制限されるものではない。
すなわち、ＡＬＤ法を用いて、シリコン窒化物を含む誘電膜をコンフォーマルに形成する他の誘電膜の形成方法及び半導体装置の製造方法に、本発明の技術的思想に基づくＡＬＤ法が使用できる。
【００７９】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００８０】
１１０、３１０、４１０    基板
１２０    素子分離膜
１３０    トンネル絶縁膜
１４０    電荷貯蔵膜
１５０    誘電膜構造体
１５１、２５１    第１誘電膜
１５２、２５２    第２誘電膜
１５３、２５３    第３誘電膜
１６０    コントロールゲート
２１０    基板の活性領域
２２０    素子分離領域
２３０    ゲート
２４０    ＧＢＬ（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ）
３２０    積層構造体
３２１    犠牲層
３２２    半導体層
３３０    半導体パターン構造体
３３１、３３２、３３３    （第１〜第３）犠牲層
３３４、３３５    （第１、第２）半導体層
３４１    第１マスクパターン
３４２    第２マスクパターン
３５１、４６０    層間絶縁膜
３５２    絶縁膜
３５３    ゲート絶縁膜
３５４    フィールド絶縁膜
３６０    犠牲ゲート
３７０、４５０    ゲートスペーサ
３８０    ダミーゲートスペーサ
４２０    絶縁膜パターン
４２１    インターフェース膜
４２２    ゲート絶縁膜
４３０    ゲート電極パターン
４３１    仕事関数調節膜
４３２    ゲートメタル
４４０    キャッピングパターン
４７０    スペーサー物質
ＡＲ    アクティブ領域
【図１】
2018056561.tif 000004
【図２】
2018056561.tif 000005
【図３】
2018056561.tif 000006
【図４】
2018056561.tif 000007
【図５】
2018056561.tif 000008
【図６】
2018056561.tif 000009
【図７】
2018056561.tif 000010
【図８】
2018056561.tif 000011
【図９】
2018056561.tif 000012
【図１０】
2018056561.tif 000013
【図１１】
2018056561.tif 000014
【図１２】
2018056561.tif 000015
【図１３】
2018056561.tif 000016
【図１４】
2018056561.tif 000017
【図１５】
2018056561.tif 000018
【図１６】
2018056561.tif 000019