(57)【要約】【課題】クラックが抑制された窒化物半導体層を含む積層体を提供する。【解決手段】支持基板、応力緩和層及び窒化物半導体層をこの順に含み、前記応力緩和層が導電性材料を含み、前記支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α１＜α３＜α２の関係を満たす第１の態様に係る積層体。支持基板、窒化物半導体層、応力緩和層をこの順に含み、前記応力緩和層が導電性材料を含み、前記支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α３＜α１＜α２の関係を満たす第２の態様に係る積層体。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板、応力緩和層及び窒化物半導体層をこの順に含み、
前記応力緩和層が導電性材料を含み、
前記支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α１＜α３＜α２の関係を満たす積層体。
【請求項２】
前記支持基板の室温における線膨張係数α１が１．０×１０−６〜４．５×１０−６／℃の範囲にあり、前記応力緩和層の室温における線膨張係数α２が７．０×１０−６〜２０×１０−６／℃の範囲にある請求項１に記載の積層体。
【請求項３】
前記支持基板が、Ｓｉ又は６Ｈ−ＳｉＣを含む請求項１又は２に記載の積層体。
【請求項４】
前記導電性材料がＡＢＯ３で表される酸化物（式中、Ａ、Ｂはそれぞれ金属カチオン元素である）である請求項１〜３のいずれかに記載の積層体。
【請求項５】
前記ＡＢＯ３で表される酸化物が、ＬａＮｉＯ３である請求項４に記載の積層体。
【請求項６】
前記ＡＢＯ３で表される酸化物が一軸配向している請求項４又は５に記載の積層体。
【請求項７】
前記応力緩和層のオン抵抗が０．０１ｍΩｃｍ２〜１０Ωｃｍ２である請求項１〜６のいずれかに記載の積層体。
【請求項８】
前記窒化物半導体層がＩｎ，Ａｌ，Ｇａから選ばれる１種以上とＮとの化合物を含む請求項１〜７のいずれかに記載の積層体。
【請求項９】
請求項１〜８のいずれかに記載の積層体を用いた、整流ダイオード、ＭＯＳＦＥＴ、発光ダイオード又はレーザーダイオード。
【請求項１０】
請求項１〜８のいずれかに記載の積層体を用いた、照明器具、車両、鉄道車両又はアダプター。
【請求項１１】
支持基板、窒化物半導体層、応力緩和層をこの順に含み、
前記応力緩和層が導電性材料を含み、
前記支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α３＜α１＜α２の関係を満たす積層体。
【請求項１２】
前記支持基板の室温における線膨張係数α１が６．０×１０−６〜１０×１０−６／℃の範囲にあり、前記応力緩和層の室温における線膨張係数α２が１０×１０−６〜２０×１０−６／℃の範囲にある請求項１１に記載の積層体。
【請求項１３】
前記支持基板が、サファイアを含む請求項１１又は１２に記載の積層体。
【請求項１４】
前記導電性材料がＡＢＯ３で表される酸化物（式中、Ａ、Ｂはそれぞれ金属カチオン元素である）である請求項１１〜１３のいずれかに記載の積層体。
【請求項１５】
前記ＡＢＯ３で表される酸化物が、ＬａＮｉＯ３である請求項１４に記載の積層体。
【請求項１６】
前記応力緩和層の膜厚が１ｎｍ以上、１００ｎｍ以下である請求項１１〜１５のいずれかに記載の積層体。
【請求項１７】
前記応力緩和層の仕事関数が５．０ｅＶ以上、７．０ｅＶ以下である請求項１１〜１６のいずれかに記載の積層体。
【請求項１８】
前記窒化物半導体層がＩｎ，Ａｌ，Ｇａから選ばれる１種以上とＮとの化合物を含む請求項１１〜１７のいずれかに記載の積層体。
【請求項１９】
請求項１１〜１８のいずれかに記載の積層体を用いた、発光ダイオード、レーザーダイオード又はディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層体及び当該積層体を用いたダイオードに関する。
【背景技術】
【０００２】
環境問題や省エネルギーの観点から、ＬＥＤ（発光ダイオード）や半導体レーザ等の光半導体デバイス、及びワイドバンドギャップ半導体を用いたパワーデバイスの開発が進められている。これらのデバイスに使用される半導体としては、その構成層としてＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム（ＧａＮ）ベース半導体が注目され、使われている。
【０００３】
窒化ガリウムベース半導体の結晶成長に用いられる基板としては、ＡｌＮ，ＧａＮ，ＳｉＣ，サファイア、Ｓｉ等が使用されている。
しかしながら、ＡｌＮやＧａＮの自立基板は量産技術実現の目途が今尚たっておらず、極めて高価である。ＳｉＣの自立基板もＧａＮに次いで高価であり、普及に至っていない。ＳｉはＧａＮをパワー半導体用途に普及させるための本命として期待されているが、格子定数が大きく異なるためバッファ層を積層してもＧａＮの欠陥密度（クラック）の低減には限界があり、低品質の結晶しか得られない問題があった。
【０００４】
特許文献１は、ＺｎＯ，ＭｇＯ，α−Ａｌ２Ｏ３，ＭｇＡｌ２Ｏ４、ＮｄＧａＯ３等、基板材料及び窒化物半導体材料よりも線膨張係数の大きな材料を挟んで応力を緩和する技術を開示する。しかしながら、これら材料は導電性が十分でないため、導電性基板を用いても縦方向に電流を流すことができない、もしくは高抵抗よる消費電力の増大や発熱の問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２６５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、クラックが抑制された窒化物半導体層を含む積層体を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、以下の積層体等が提供される。
１．支持基板、応力緩和層及び窒化物半導体層をこの順に含み、
前記応力緩和層が導電性材料を含み、
前記支持基板、応力緩和層及び窒化物半導体層の室温での線膨張係数をそれぞれα１、α２及びα３としたときに、α１＜α３＜α２の関係を満たす積層体。
２．前記支持基板の室温での線膨張係数α１が１．０×１０−６〜４．５×１０−６／℃の範囲にあり、前記応力緩和層の室温での線膨張係数α２が７．０×１０−６〜２０×１０−６／℃の範囲にある１に記載の積層体。
３．前記支持基板が、Ｓｉ又は６Ｈ−ＳｉＣを含む１又は２に記載の積層体。
４．前記導電性材料がＡＢＯ３で表される酸化物（式中、Ａ、Ｂはそれぞれ金属カチオン元素である）である１〜３のいずれかに記載の積層体。
５．前記ＡＢＯ３で表される酸化物が、ＬａＮｉＯ３である４に記載の積層体。
６．前記ＡＢＯ３で表される酸化物が一軸配向している４又は５に記載の積層体。
７．前記応力緩和層のオン抵抗が０．０１ｍΩｃｍ２〜１０Ωｃｍ２である１〜６のいずれかに記載の積層体。
８．前記窒化物半導体層がＩｎ，Ａｌ及びＧａから選ばれる１種以上とＮとの化合物を含む１〜７のいずれかに記載の積層体。
９．１〜８のいずれかに記載の積層体を用いた、整流ダイオード、ＭＯＳＦＥＴ、発光ダイオード又はレーザーダイオード。
１０．１〜８のいずれかに記載の積層体を用いた、照明器具、車両、鉄道車両又はアダプター。
１１．支持基板、窒化物半導体層、応力緩和層をこの順に含み、
前記応力緩和層が導電性材料を含み、
前記支持基板、応力緩和層及び窒化物半導体層の室温での線膨張係数をそれぞれα１、α２及びα３としたときに、α３＜α１＜α２の関係を満たす積層体。
１２．前記支持基板の室温での線膨張係数α１が６．０×１０−６〜１０×１０−６／℃の範囲にあり、前記応力緩和層の室温での線膨張係数α２が１０×１０−６〜２０×１０−６／℃の範囲にある１１に記載の積層体。
１３．前記支持基板が、サファイアを含む１１又は１２に記載の積層体。
１４．前記導電性材料がＡＢＯ３で表される酸化物（式中、Ａ、Ｂはそれぞれ金属カチオン元素である）である１１〜１３のいずれかに記載の積層体。
１５．前記ＡＢＯ３で表される酸化物が、ＬａＮｉＯ３である１４に記載の積層体。
１６．前記応力緩和層の膜厚が１ｎｍ以上、１００ｎｍ以下である１１〜１５のいずれかに記載の積層体。
１７．前記応力緩和層の仕事関数が５．０ｅＶ以上、７．０ｅＶ以下である１１〜１６のいずれかに記載の積層体。
１８．前記窒化物半導体層がＩｎ，Ａｌ及びＧａから選ばれる１種以上とＮとの化合物を含む１１〜１７のいずれかに記載の積層体。
１９．１１〜１８のいずれかに記載の積層体を用いた、発光ダイオード、レーザーダイオード又はディスプレイ。
【発明の効果】
【０００８】
本発明によれば、クラックが抑制された窒化物半導体層を含む積層体が提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の態様に係る積層体の一実施形態を示す概略断面図である。
【図２】本発明の第１の態様に係る積層体の他の実施形態を示す概略断面図である。
【図３】本発明のダイオードの一実施形態であるショットキーバリアダイオードを示す概略断面図である。
【図４】本発明のＭＯＳＦＥＴの一実施形態である縦型ＭＯＳＦＥＴを示す概略断面図である。
【図５】本発明のＭＯＳＦＥＴの他の実施形態である縦型ＭＯＳＦＥＴを示す概略断面図である。
【図６】本発明のダイオードの他の一実施形態である縦型発光ダイオードを示す概略断面図である。
【図７】本発明のダイオードの他の実施形態である縦型発光ダイオードを示す概略断面図である。
【図８】実施例１で製造したＬａＮｉＯ３／Ｓｉ（１００）積層体のＸＲＤチャートを示す図である。
【図９】実施例５で製造した積層体の構造を示す概略断面図である。
【図１０】実施例５で製造した積層体のサファイヤ基板のリフトオフの工程を示す概略断面図である。
【図１１】実施例５で製造した縦型ＧａＮ発光素子の構造を示す概略断面図である。
【図１２】実施例５で製造した積層体のＬａＮｉＯ３膜の表面の仕事関数の評価結果を示す図である。
【発明を実施するための形態】
【００１０】
［積層体］
本発明の第１の態様に係る積層体は、支持基板、応力緩和層及び窒化物半導体層をこの順に含み、応力緩和層が導電性材料を含む。そして、支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α１、α２及びα３が、α１＜α３＜α２の関係を満たす。
【００１１】
支持基板であるシリコンウェハ（Ｓｉ基板）上に、窒化物半導体層としてＧａＮを堆積する場合において、堆積温度は通常１０００℃以上である。このとき、ＧａＮの線膨張係数は５．５×１０−６／℃とＳｉの３．６×１０−６／℃と比較して大きいため、ＧａＮが基板よりも膨張した状態で堆積される。堆積後に室温に戻すと、ＧａＮの収縮による引っ張り応力が発生して、窒化物半導体層中に結晶欠陥が生じ、半導体性能を低下させてしまう問題があった。
本発明の第１の態様では、支持基板と窒化物半導体層の間に応力緩和層を設け、当該応力緩和層の線膨張係数α２としたときに、支持基板の線膨張係数α１と窒化物半導体層の線膨張係数α３との関係をα１＜α３＜α２を満たすようにする。当該関係を満たす応力緩和層を支持基板及び窒化物半導体層間に設けることで、応力緩和層の作用によって、線膨張係数の小さな支持基板を延伸する応力が発生し、結晶成長後の降温時に生じる窒化物半導体層の引っ張応力を緩和することができる。本発明の第１の態様に係る積層体は、窒化物半導体層中の結晶欠陥（クラック）の発生が抑制されており、優れた性能を示すことができる。
【００１２】
支持基板の線膨張係数は、化学便覧に記載の値を採用するとよく、応力緩和層及び窒化物半導体層の線膨張係数は、シリコン基板上に、それぞれ単層膜として積層し、ＸＲＲ法により測定した値を採用するとよい。
【００１３】
図１は、本発明の第１の態様に係る積層体の一実施形態を示す図である。
積層体１は、支持基板１０上に応力緩和層２０が積層しており、当該応力緩和層２０上にさらに窒化物半導体層３０が積層している。
以下、各層について説明する。
【００１４】
支持基板の構成材料としては、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）等が使用できる。これらのうち、コストの点ではＳｉが好ましく、窒化物半導体との格子整合の点ではＳｉＣが好ましい。支持基板がＳｉＣである場合、６Ｈ−ＳｉＣがより好ましい。
尚、支持基板は、これら構成材料のうちの１種のみで形成してもよく、また、２種以上を組み合わせて形成してもよい。
【００１５】
支持基板としてシリコンウェハー（Ｓｉ）を用いる場合、シリコンウェハーは表面が平滑であれば、単結晶、多結晶のいずれ構造でもよい。製法に関しても、チョクラルスキー法やフローティングゾーン法に加え、これらの再生基板、多結晶基板等、従来公知のシリコンウェハー基板をそのまま用いることができる。シリコンウェハーの大きさは４〜１２インチが好適である。
また、シリコンウェハーはドーピングの有無、種類によってｎ型、ｉ型、ｐ型が存在するが、縦方向に電流を流す上では、電気抵抗の小さいｎ型又はｐ型が好ましい。ドーパントとしては従来公知のＢ，Ｐ，Ｓｂ等を用いることができる。特に抵抗を下げたい場合は、Ａｓや赤リンをドーパントとしてもよい。
支持基板として耐熱ガラスを用いる場合、大きさは用途に応じてｃｍ〜ｍサイズまで、適宜選択することができる。
【００１６】
支持基板の厚みに特に制限はないが、製造加工等取扱いの観点から、２００〜１０００μｍが好ましい。積層体をダイオードに用いて縦方向の電気抵抗を下げる必要がある場合には、支持基板をＣＭＰ法等により研磨してもよい。
支持基板の反りが問題になる場合は、外周部を残したＴＡＩＫＯ型の構造を用いることができる。研磨は応力緩和層を積層する前に行ってもよいし、後に行ってもよい。
【００１７】
支持基板の線膨張係数α１は、好ましくは０．４×１０−６〜４．５×１０−６／℃の範囲であり、より好ましくは１．０×１０−６〜４．５×１０−６／℃の範囲である。α１が当該範囲にない場合、応力緩和層の効果を低減してしまうおそれがある。
支持基板がシリコンからなる場合、α１は例えば３．６×１０−６／℃であり、支持基板が炭化ケイ素からなる場合は、α１は例えば４．２×１０−６／℃である。
【００１８】
応力緩和層の構成材料は導電性材料であり、窒化物半導体層を構成する材料よりも線膨張係数の大きな材料であれば特に限定されない。当該導電性材料としては、酸化物、窒化物、炭化物、硫化物等が好適に使用できる。
ここで導電性材料の「導電性」は電気抵抗率で定義され、ＧａＮの低オン抵抗の特長を活かすには導電性材料の電気抵抗率が１０Ωｃｍ以下であることが好ましく、１Ωｃｍ以下であることがより好ましく、０．１Ωｃｍ以下であることがさらに好ましい。０．０１Ωｃｍ以下であることが特に好ましい。導電性材料の電気抵抗率の下限は、例えば０．０１ｍΩｃｍである。
【００１９】
応力緩和層のオン抵抗は、０．０１ｍΩｃｍ２〜１０Ωｃｍ２であると好ましい。
応力緩和層のオン抵抗は、材料固有の比抵抗に膜厚を乗じたものである。オン抵抗の簡便な評価法として、応力緩和層をガラス等の絶縁膜上に成膜し、ロレスタ（三菱化学製の４端針測定装置）等でシート抵抗を測定する。このシート抵抗値に膜厚を２乗した値を乗算してオン抵抗の指標とすることができる。
【００２０】
応力緩和層が導電性材料を含むことで、例えば支持基板が導電性のあるＳｉ基板である場合、ＧａＮ素子を縦型に使用することができる。ＧａＮ素子を縦型にできると、ＬＥＤの場合は集積度の向上、電流経路の短絡による消費電力の低減、ソース・ドレインが同一平面でなくなるために静電気放電（ＥＳＤ）の懸念を払拭することができる。このため、より高い電流密度が求められる半導体レーザ（ＬＤ）への適用にも好適である。
【００２１】
応力緩和層を構成する導電性材料のうち、導電性の高いものとして、ＩＴＯ、ＬａＮｉＯ３、ＴｉＮ、ＡＺＯ（Ａｌ２Ｏ３をドープしたＺｎＯ）、ＧＺＯ（ＧａをドープしたＺｎＯ）、ＳｎＯ２、ＡＴＯ（ＳｂをドープしたＳｎＯ２）が好ましい。
応力緩和層は、これら構成材料のうちの１種のみで形成してもよく、また、２種以上を組み合わせて形成してもよい。
【００２２】
応力緩和層が含む導電性材料は、格子整合の点で選択できる材料候補の多さから、酸化物が好ましく、ペロブスカイト構造を有する化合物であるＡＢＯ３で表される酸化物がより好ましい。ここでＡ、Ｂはそれぞれ金属カチオン元素である。
上記ＡＢＯ３で表される酸化物としては、ＬａＮｉＯ３、ＣａＴｉＯ３、ＬａＡｌＯ３、ＢｉＦｅＯ３、ＹＦｅＯ３、ＮｄＧａＯ３、ＮａＴａＯ３、ＮａＮｂＯ３、ＢａＭｎＯ３、ＳｒＴｉＯ３、ＮｂドープＳｒＴｉＯ３、ＢｉＡｌＯ３、ＰｂＳｎＯ３、ＢａＴｉＯ３、ＰｂＴｉＯ３等が挙げられ、これらのうちＬａＮｉＯ３が好ましい。
【００２３】
応力緩和層中のＡＢＯ３で表される酸化物は、一軸配向していると好ましい。ＡＢＯ３で表される酸化物が一軸配向していることで、窒化物半導体層を応力緩和層上に結晶成長するときに配向が促進されるため好ましい。
「一軸配向構造」とは、方位面がすべて同一方向の結晶構造をいう。特に本発明においては、同一の方位面を有する単一組成の多結晶構造をいう。ＡＢＯ３で表される酸化物が一軸配向構造を有することは、ＸＲＤ回折にて確認できる。
一軸配向しているＡＢＯ３で表される酸化物としては、ＬａＮｉＯ３が好ましい。
【００２４】
応力緩和層の表面平滑性については、窒化物半導体層がＧａＮである場合に、ＧａＮの結晶成長が平面方向にも促進されるレベルが求められ、Ｒａ値で５ｎｍ以下が好ましく、２ｎｍ以下がより好ましく、１ｎｍ以下がさらに好ましい。
応力緩和層の表面平滑性を上記範囲とするため、成膜後に必要に応じてラッピング、ポリッシングを行ってもよい。
尚、本明細書において「表面平滑性」とは、ＪＩＳ−Ｂ０６０１に基づく二乗平均平方根粗さＲｑ（旧ＲＭＳ）を言う。
【００２５】
応力緩和層の厚さは特に制限されないが、例えば１０ｎｍ〜１０μｍである。
【００２６】
応力緩和層の線膨張係数α２は、好ましくは７．０×１０−６〜２０×１０−６／℃の範囲である。α２が当該範囲にない場合、応力緩和層の効果を低減してしまうおそれがある。
尚、応力緩和層がＬａＮｉＯ３からなる場合、α２は例えば１２×１０−６／℃であり、応力緩和層がチタン酸ストロンチウム（ＳｒＴｉＯ３，ＳＴＯ）からなる場合は、α２は例えば１１．１×１０−６／℃である。
尚、応力緩和層と支持基板との間には、本発明の効果を損なわない範囲でＭｏ、Ｔｉ、Ｃｒ等のコンタクトメタルを挟んでもよい。
【００２７】
窒化物半導体層の構成材料は、好ましくはＩｎ，Ａｌ，Ｇａから選ばれる１種以上とＮとの化合物である。Ｉｎ，Ａｌ，Ｇａから選ばれる１種以上とＮとの化合物としては、ＧａＮ、ＡｌＮ、ＡｌＧａＮ及びＩｎＧａＮが挙げられる。これらＧａＮ、ＡｌＮ、ＡｌＧａＮ及びＩｎＧａＮは、いずれも六方晶構造をとることができる化合物である。
【００２８】
窒化物半導体層は、単層構成でも多層構成でもよい。ここで単層構成とは、１種の化合物から構成される層である。例えば窒化物半導体層が、Ｉｎ，Ａｌ，Ｇａから選ばれる１種以上とＮとの化合物からなる層である場合、当該層はエピタキシャル層であると好ましい。
【００２９】
窒化物半導体層の厚みは、本発明の積層体の用途によって適宜変更することができ、例えばダイオードとして使用する場合、１０Ｖ耐圧では、０．０３μｍ〜１．２μｍ、６０Ｖ耐圧では０．２μｍ〜１．２μｍ、６００Ｖ耐圧では２μｍ〜１２μｍが好ましい。
【００３０】
窒化物半導体層の線膨張係数α３は、α１＜α３＜α２を満たす線膨張係数であれば特に制限されない。
尚、窒化物半導体層がＧａＮからなる場合、α３は例えば５．５×１０−６／℃であり、窒化物半導体層がＡｌＮからなる場合、α３は例えば４．５×１０−６／℃である。
【００３１】
図２は、本発明の第１の態様に係る積層体の他の実施形態を示す図である。
積層体２は、支持基板１０上に応力緩和層２０が積層しており、当該応力緩和層２０上にバッファ層４０及び窒化物半導体層３０がこの順に積層している。
本発明の積層体は、支持基板、応力緩和層及び窒化物半導体層を含めばよく、支持基板、応力緩和層及び窒化物半導体層のみからなってもよいが、応力緩和層及び窒化物半導体層の間にさらにバッファ層を含んでもよい。
【００３２】
バッファ層は、例えば、欠陥密度をさらに減らした良好な結晶性の窒化物半導体層をエピタキシャル成長させる目的で設けられる層である。
バッファ層としては、低温で成膜されたＧａＮ（ＬＴ−ＧａＮ）、低温で成膜されたＡｌＮ（ＬＴ−ＡｌＮ）が挙げられる。
バッファ層の厚さは目的に応じて適宜設定するとよい。
【００３３】
本発明の第１の態様に係る積層体は、例えば支持基板上に応力緩和層を成膜し、当該応力緩和層上に窒化物半導体層を成膜することにより製造できる。
支持基板上に応力緩和層を成膜する成膜方法は特に限定されず、公知の方法を用いることができる。例えばスパッタリング法、ミストＣＶＤ法、ドクターブレード法、射出法、押出し法、熱間加圧法等のセラミックスの製法や、イオンプレーティング法、エアルゾルデポジション法等、厚膜に適した従来公知の製法を利用することができる。
支持基板上に応力緩和層を成膜する際に、基板温度を４００℃以上に設定して応力緩和層を成膜すると、一軸配向した応力緩和層を成膜することができる。
【００３４】
応力緩和層上にＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層等の窒化物半導体層を成膜する際の成膜方法は限定されないが、例えば、有機金属気相成長法（ＭＯＣＶＤ法）；Ｈｙｄｒｉｄｅ  Ｖａｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ法（ＨＶＰＥ法）等のＣＶＤ成長方法；分子線エピタキシー法（ＭＢＥ法）；スパッタエピタキシー法等によって成膜できる。また、エピタキシャル層の材質としてはＧａＮ、ＩｎＧａＮ，ＡｌＧａＮの他、これらの混晶、ｐｎ制御するためのドーピングも従来公知の方法で適用可能である。
応力緩和層上に窒化物半導体層を成膜することで、窒化物半導体層の堆積温度を１０００℃以上に設定し、堆積後に室温に戻した場合であっても、窒化物半導体層の収縮によって生じる引っ張り応力を大きく低減することができ、窒化物半導体層中に結晶欠陥が生じることを抑制することができる。
【００３５】
本発明の第２の態様に係る積層体は、支持基板、窒化物半導体層、応力緩和層をこの順に含み、応力緩和層が導電性材料を含む。そして、支持基板、応力緩和層及び窒化物半導体層の室温における線膨張係数をそれぞれα１、α２及びα３としたときに、α３＜α１＜α２の関係を満たす。
【００３６】
支持基板の構成材料がサファイアであり、当該支持基板上に窒化物半導体層としてＧａＮを堆積する場合、堆積温度は通常１０００℃以上である。サファイアの線膨張係数は、結晶面にも依存するが、６〜１０×１０−６／℃と窒化物半導体の線膨張係数よりも大きい。このため、ＧａＮを堆積後に室温に戻した場合、ＧａＮには引っ張り応力が発生し、上に凸の状態で反りが生じるおそれがある。
本発明の第２の態様では、支持基板と窒化物半導体層を含む積層体の当該窒化物半導体層の上に応力緩和層をさらに設け、支持基板（線膨張係数α１）、窒化物半導体層（線膨張係数α３）及び応力緩和層（線膨張係数α２）の線膨張係数の関係をα３＜α１＜α２を満たすようにする。当該関係を満たす支持基板、窒化物半導体層及び応力緩和層をこの順に設け、線膨張係数の大きい支持基板及び応力緩和層で窒化物半導体層を挟むことで、線膨張係数の最も小さい窒化物半導体層の反りを防ぐことができる。本発明の第２の態様に係る積層体は、窒化物半導体層中の反りの発生が抑制されており、優れた性能を示すことができる。
【００３７】
本発明の第２の態様に係る積層体の各層は、本発明の第１の態様に係る積層体の各層（支持基板、窒化物半導体層、応力緩和層）と同じものを用いることができる。また、第１の態様に係る積層体と同様にバッファ層を、支持基板と窒化物半導体層の間に設けることができ、当該バッファ層は、第１の態様に係る積層体のバッファ層と同じものを用いることができる。
本発明の第２の態様に係る積層体の製造方法は、本発明の第１の態様に係る積層体の製造方法の積層順序を変更するだけでよい。
以下、本発明の第２の態様に係る積層体の場合における、各層の好ましい要件について説明する。
【００３８】
支持基板の構成材料としては、第１の態様の積層体の支持基板の構成材料と同じものを使用できる他、サファイアも用いることができる。第２の態様の積層体では、支持基板はサファイア基板が好ましい。
サファイア基板は絶縁性であるため、例えば発光体ダイオードを設計する場合には、横型発光ダイオードしかできず、横方向の電界の広がりが不均一になりやすい。このため、レーザーリフトオフ技術を使ってサファイアを切り離し、縦型構造で用いることで、発光効率を上げることができる
支持基板がサファイアからなる場合、α１は例えば７．５×１０−６／℃である。
【００３９】
第２の態様に係る積層体の応力緩和層が含む導電性材料は、ＬａＮｉＯ３が好ましい。
例えば、支持基板がサファイア基板であって、当該サファイア基板をレーザーリフトオフを行う場合、この反りはできるだけ小さい方が好ましい。ＬａＮｉＯ３の線膨張係数は１２×１０−６／℃であることから、窒化物半導体層が線膨張係数の小さいＧａＮであっても、線膨張係数の大きなサファイアとＬａＮｉＯ３で挟むことで反りを解決することができる。
具体的には、ＧａＮである窒化物半導体層上に、ＬａＮｉＯ３を含む応力緩和層を５００℃以上の基板温度でスパッタ法で成膜すると、この反りを緩和することができる。
【００４０】
導電性材料であるＬａＮｉＯ３は、半透明電極としても機能することができる。ＬａＮｉＯ３を含む応力緩和層を、ＵＶ及び可視光を透過もしくは反射させて用いる場合、応力緩和層の膜厚は、好ましくは１ｎｍ〜１００ｎｍの範囲で適宜選択される。膜厚は、ＳＥＭ、ＴＥＭ等の電子顕微鏡により確認できる。
【００４１】
応力緩和層の仕事関数は、５．０ｅＶ以上７．０ｅＶ以下であると好ましい。
例えば、ＬａＮｉＯ３の仕事関数は５．４ｅＶと深く、導電性を有するため、ｐ−ＧａＮへの正孔注入層として最適である。
応力緩和層の仕事関数は、実施例に記載の方法により測定できる。
【００４２】
第２の態様に係る積層体では、支持基板の線膨張係数α１は、６．０×１０−６〜１０×１０−６／℃の範囲にあると好ましく、応力緩和層の線膨張係数α２は、１０×１０−６〜２０×１０−６／℃の範囲にあると好ましい。
【００４３】
［素子（デバイス）］
以下、図面を参照して本発明の積層体を用いたデバイスの実施形態を説明する。尚、デバイスの実施形態における「本発明の積層体」とは、本発明の第１の態様に係る積層体及び第２の態様に係る積層体の両方を含む意味であり、本発明の第１の態様に係る積層体及び第２の態様に係る積層体のどちらを用いてもよい。また、本発明の積層体を用いたデバイスは下記実施形態に限定されない。
＜ショットキーバリアダイオード＞
本発明の積層体を用いて、支持基板側をオーミック電極、窒化物半導体層側をショットキー電極としたショットキーバリアダイオードを作製することができる。
図３は、図１の積層体を用いたショットキーバリアダイオードの断面図である。ショットキーバリアダイオード３は、オーミック電極１１０の上に、支持基板であるＳｉ基板１０、応力緩和層であるＬａＮｉＯ３層２０、窒化物半導体層であるＧａＮ層３０が積層されている。ＧａＮ層３０の上面に絶縁層１２０を成膜してスルーホールを形成した後にショットキー電極１１１が形成されている。このショットキーバリアダイオード３では、オーミック電極１１０上に従来の高価なＧａＮ自立基板を用いず、ＬａＮｉＯ３層上に格子整合するＧａＮ耐圧層を低欠陥密度で形成しているため、量産を可能とし、産業的価値が高い。
【００４４】
＜トレンチゲートＭＯＳＦＥＴ＞
本発明の積層体を用いて、ＧａＮ側にトレンチ構造のＭＯＳＦＥＴを設計することで、縦型のＧａＮパワー素子を得ることができる。
図４は、図１の積層体を用いた縦型ＭＯＳＦＥＴの断面図である。縦型ＭＯＳＦＥＴ４は、ドレイン電極２１０上に、支持基板であるＳｉ基板１０、応力緩和層であるＬａＮｉＯ３層２０、窒化物半導体層であるＧａＮ層３０が積層され、さらにその上に、トレンチ構造２２０が形成されている。２１１はソース電極、２１２はゲート電極、２１３はチャネル領域である。トレンチ構造部分は従来公知の構造であるが、本発明の積層体をドレイン電極側に適用することで、高価なＧａＮ自立基板を用いずに縦型ＭＯＳＦＥＴ構造とし、高耐圧を実現した点で産業的価値が高い。
【００４５】
＜プレーナーゲートＭＯＳＦＥＴ＞
本発明の積層体を用いて、ＧａＮ側にプレーナ構造のＭＯＳＦＥＴを設計することで、縦型のＧａＮパワー素子を得ることができる。
図５は、図２の積層体を用いた縦型ＭＯＳＦＥＴの断面図である。縦型ＭＯＳＦＥＴ５は、ドレイン電極２１０上に、支持基板であるＳｉ基板１０、応力緩和層であるＬａＮｉＯ３層２０、バッファ層であるＬＴ−ＧａＮ層４０、窒化物半導体層であるＧａＮ層３０が積層され、さらにその上に、プレーナ構造２３０が形成されている。１２０は絶縁層、２１１はソース電極、２１２はゲート電極である。プレーナ構造部分は従来公知の構造であるが、本発明の積層体をドレイン電極側に適用することで、高価なＧａＮ自立基板を用いずに縦型ＭＯＳＦＥＴ構造とし、高耐圧を実現した点で産業的価値が高い。
【００４６】
＜縦型発光ダイオード＞
図６は、本発明の積層体を用いた縦型発光ダイオードの断面図である。
この縦型発光ダイオード６では、支持基板であるＳｉ基板１０’及び応力緩和層であるＬａＮｉＯ３層２０’上に、ＳｉをドープしたＧａＮからなる層３０’がこの順に積層しており、発光層であるＩｎＧａＮ層３２１を２つのＧａＮ層３２０で挟んだ形をとっている。この上に、ＡｌＧａＮ層３２２、マグネシウムドープＡｌＧａＮ層３２３、マグネシウムドープＧａＮ層３２４の順に積層している。そして、Ｓｉ側がｎ型電極３１０、ＧａＮ：Ｍｇ側がｐ型電極３１１で構成されている。
この発光ダイオードは従来の絶縁性サファイア基板を用いたものと異なり、縦方向に電流を流すことができる。このため電流パスを短くすることができ、消費電力の減少、発熱による界面劣化の防止、高密度化、アレイ化による高精細ディスプレイへの適用等、産業的な意義が極めて大きい。
【００４７】
図７は、本発明の積層体を用いた縦型発光ダイオードの断面図である。
この縦型発光ダイオード７では、支持基板であるＳｉ基板１０’及び応力緩和層であるＬａＮｉＯ３層２０’上に、ＡｌＮ層４０’を成膜した後に、ＳｉをドープしたＧａＮ層３０’を介して、発光層であるＩｎＧａＮ層３２１を２つのＧａＮ層３２０で挟んだ形をとっている。この上に、ＡｌＧａＮ層３２２、マグネシウムドープＡｌＧａＮ層３２３、マグネシウムドープＧａＮ層３２４の順に積層している。そして、Ｓｉ側がｎ型電極３１０、ＧａＮ：Ｍｇ側がｐ型電極３１１で構成されている。
この発光ダイオードも、従来の絶縁性サファイア基板を用いたものと異なり、縦方向に電流を流すことができる。尚、ＡｌＮは通常絶縁体であるが、成膜前に予め導電性Ａｌ２Ｏ３上に微小のＡｌの突起を形成しておくことで導電性の貫通孔が形成され、縦方向に導通可能なＡｌＮ層４０を得ることができる。
【００４８】
尚、Ｓｉ基板に積層するオーミック電極は、発光波長の光を透過する材料が好ましい。具体的には、可視領域のダイオードであればＩＴＯやインジウム亜鉛酸化物等の一般的な透明電極でよいが、紫外発光ダイオードの場合は、ＩｎＧａＯ３やＳｎドープＧａ２Ｏ３等、ＩＴＯよりもバンドギャップの広い材料を単独又はＩＴＯとの多層膜にして用いると好ましい。
このような材料を選定することで、発光層からの光をＳｉ基板側に向けて効率よく取り出すことができる。さらに、縦型構造を活かして集積化が可能となり、赤、青、緑への色変換材料と組合せて配列させることで上、高精細ディスプレイとしても好適に用いることができる。
【００４９】
本発明の積層体を用いることにより、ＧａＮ，ＡｌＧａＮ，ＡｌＮ等を含んで構成されるダイオード、ＭＯＳＦＥＴが得られる。ダイオードには、発光ダイオード、ショットキーバリアダイオード、レーザーダイオード等が含まれる。
【００５０】
本発明の素子を用いた電気回路としては、昇圧・降圧チョッパ回路、インバータ・コンバータ回路、電源回路、スイッチングレギュレータ等が挙げられ、電器機器としては、携帯電話、パソコン、エアコン、冷蔵庫、受像機、照明器具、電磁調理器等が挙げられ、車両としては、自転車、自動車、鉄道車両等が挙げられる。
また、本発明の素子を用いたディスプレイとしては、掲示板、民生用モニタ、業務用モニタ、スマートホン、携帯電話等が挙げられる。
【実施例】
【００５１】
実施例１
スパッタリングターゲットとして２インチのＬａＮｉＯ３焼結体を使用し、アルバックのスパッタリング装置ＭＰＳ−８０００に装填した。続いて支持基板である４インチＳｉウェハ（１００）面をセットし、１×１０−４Ｐａまで真空に引っ張った。Ｓｉウェハは膜厚が５２５μｍのものを使用した。基板温度を６００℃にセットし、ＲＦ５０Ｗ、Ａｒ１００％の条件でスパッタリングを実施し、膜厚２００ｎｍのＬａＮｉＯ３膜を得た。ＬａＮｉＯ３膜は応力緩和層として機能する。
得られたＬａＮｉＯ３のシート抵抗を抵抗率計（三菱化学製ロレスタ）を用いて測定した結果、５０Ω／□であった。本測定値はＳｉウェハも含めた値であるが、ＬａＮｉＯ３の方が低抵抗のため、実質的にＬａＮｉＯ３膜の電気抵抗を評価しており、膜厚から換算すると１０−３Ωｃｍに相当した。
【００５２】
次に得られたＬａＮｉＯ３／Ｓｉ（１００）積層体について、以下の条件でＸ線回折を実施し、評価した。
装置：（株）リガク製Ｕｌｔｉｍａ−ＩＩＩ
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
出力：４０ｋＶ−４０ｍＡ
２θ−θ反射法、連続スキャン（１．０°／分）
サンプリング間隔：０．０２°
スリット  ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
【００５３】
測定したＸ線回折パターンから、各結晶相のピークを特定した。その結果、ＬａＮｉＯ３（１００）、ＬａＮｉＯ３（２００）、ＬａＮｉＯ３（３００）のピークが確認され、一軸配向が示されていた。また、これらの結晶ピークは対称性が崩れており、ＬａＮｉＯ３膜に引張応力が生じていることが示されていた。
得られたＸＲＤチャートを図８に示す。
【００５４】
得られたＬａＮｉＯ３／Ｓｉ（１００）積層体をＭＯＶＰＥ装置に装着し、原料ガスとしてトリメチルガリウムとアンモニアを導入し、基板温度を１１００℃に設定して、ＬａＮｉＯ３膜上にＧａＮ膜（高温ＧａＮエピタキシャル層）を２０００ｎｍ成膜した。ＧａＮ膜は窒化物半導体層として機能する。
得られたＧａＮ／ＬａＮｉＯ３／Ｓｉ積層体の表面を光学顕微鏡で確認したところ、ＧａＮ膜中のクラックの発生が抑制されていることが確認された。
【００５５】
実施例２
ＧａＮの成膜に有機金属気相成長法の代わりに以下に示すスパッタ法を用いた他は実施例１と同様にしてＧａＮ／ＬａＮｉＯ３／Ｓｉ積層体を得た。
ＧａＮの成膜には、ＬａＮｉＯ３／Ｓｉ積層体をスパッタ装置ＭＰＳ−８０００にセットし、多結晶ＧａＮターゲット（フルウチ化学製）を用いて、１０−５Ｐａ台まで真空引きし、Ｎｅガス１００％、基板温度６００℃にてマグネトロンスパッタした。
得られたＧａＮ／ＬａＮｉＯ３／Ｓｉ積層体の表面を光学顕微鏡で確認したところ、ＧａＮ膜中のクラックの発生が抑制されていることを確認した。
【００５６】
実施例３
支持基板として６Ｈ−ＳｉＣ（以下ＳｉＣ）を用いた他は実施例１と同様にして、ＬａＮｉＯ３／ＳｉＣ積層体を得た。
次に、ＬａＮｉＯ３／ＳｉＣをＭＯＶＰＥ装置に装着し、原料ガスとしてトリメチルガリウムとアンモニアを導入し、基板温度を５００℃に設定してＬＴ−ＧａＮバッファ層を成膜した。続いて基板温度を１０５０℃に設定して厚さ２μｍのＧａＮ膜（高温ＧａＮエピタキシャル層）を成膜した。
得られたＧａＮ／ＬＴ−ＧａＮ／ＬａＮｉＯ３／ＳｉＣ積層体の表面を光学顕微鏡で確認したところ、ＧａＮ膜中のクラックの発生が抑制されていることを確認した。
【００５７】
比較例１
支持基板にサファイア基板を用いた他は実施例１と同様にして、ＧａＮ／ＬａＮｉＯ３／サファイア積層体を得た。
得られたＧａＮ／ＬａＮｉＯ３／サファイア積層体の表面を光学顕微鏡で確認したところ、クラックの発生が認められた。これはサファイアの線膨張係数が７．５、ＬａＮｉＯ３の線膨張係数が１２と、いずれもＧａＮの線膨張係数５．５よりも大きく、ＧａＮ成膜後に冷却したときにＧａＮに大きな圧縮応力が発生したためである。
【００５８】
比較例２
応力緩和層を成膜せずに、Ｓｉウェハ（１００）上に実施例１と同様にしてＧａＮ膜を直接成膜した。
得られたＧａＮ／Ｓｉ積層体の表面を光学顕微鏡で確認したところ、ＧａＮ膜中にクラックの発生が認められた。これは、Ｓｉの線膨張係数が３．６と、ＧａＮの線膨張係数５．５よりも小さく、ＧａＮ成膜後に冷却したときにＧａＮに引っ張り応力が発生したためである。
【００５９】
実施例１−３及び比較例１−２の積層体の構成を下記表１にまとめる。
【表１】
2018107431.tif 000003
【００６０】
尚、表１中の線膨張係数の値の測定は次のようにして実施した。４インチシリコンウェハー上に目的とする材料をスパッタ法で１００ｎｍ製膜し、加熱機構のついたＸ線装置にセットした。次に目的とする材料に対して特性Ｘ線（ＣｕＫα線：λ＝１．５４０５Å）を温度を変えながら入射し、反射率曲線を得た。そして反射率曲線の干渉パターンの温度依存性から目的とする材料の線膨張係数を求めた。
【００６１】
実施例４（ＬａＮｉＯ３上にＬＴ−ＧａＮの構成）
実施例１で製造したＬａＮｉＯ３／Ｓｉ（１００）積層体をＭＯＶＰＥ装置に装着し、原料ガスとしてトリメチルガリウムとアンモニアを導入し、基板温度を５５０℃に設定して、ＬａＮｉＯ３膜上にＧａＮ膜（低温ＧａＮエピタキシャル層）を５０ｎｍ成膜した。続けて、基板温度を１１００℃に設定して、低温ＧａＮ膜上に高温ＧａＮ膜（高温ＧａＮエピタキシャル層）を２０００ｎｍ成膜した。ＧａＮ膜は窒化物半導体層として機能する。
得られたＧａＮ／ＬａＮｉＯ３／Ｓｉ積層体の表面を光学顕微鏡で確認したところ、ＧａＮ膜中のクラックの発生が抑制されていることが確認された。
【００６２】
実施例５（ｐ型ＧａＮ／ＬａＮｉＯ３／ＩＴＯの構成）
サファイア基板（００６面）をＭＯＶＰＥ装置に装着し、基板温度を５５０℃に設定し,サファイア基板上にＧａＮ膜（低温ＧａＮエピタキシャル層）を５０ｎｍ成膜した。引続き基板温度を１０５０℃に設定して、低温ＧａＮ膜上に高温ＧａＮ膜（高温ＧａＮエピタキシャル層）を２００ｎｍ成膜した。続いて、ＧａＮとＩｎＧａＮの超格子膜を積層させて発光層を形成し、当該発光層上でＭｇをドープしながら、ＧａＮを成長させて、ｐ型ＧａＮ層を形成した。
この後、基板温度を６００℃に下げ、ＬａＮｉＯ３をスパッタ法により２０ｎｍ成膜した。
続いてＰｄをスパッタ法で２００ｎｍ、Ｉｎを蒸着法で６００ｎｍ成膜し、Ｃｕの薄板を被せ、１ＭＰａの圧力で２００℃、２０分間の条件でＬａＮｉＯ３上に接着し、図９に示す積層体を製造した。
【００６３】
製造した積層体について、図１０に示すように、ＹＡＧレーザーによりサファイア面に対してリフトオフを行った。ＹＡＧレーザーの照射条件は、エネルギー密度が６００ｍＪ／ｃｍ２、周波数２０Ｈｚ、レーザーのスポットサイズを３０μｍ×３０μｍとした。ＹＡＧレーザーによるリフトオフ工程において、図９に示す積層体は、ＧａＮがサファイアとＬａＮｉＯ３に挟まれている構造のため、素子全体の反りが解消され、リフトオフされたＧａＮ膜の表面は均一で非破壊状態であった。
【００６４】
サファイア基板を剥離した後、Ｔｉ，Ａｌの順にスパッタ法でｎ型電極を成膜し、図１１に示す縦型ＧａＮ発光素子を得た。この発光素子は量子井戸内で発行した光をｎ型側から取り出す構成となっている。
【００６５】
実施例５においてＬａＮｉＯ３を成膜した後、成膜チャンバーから取り出し、ＬａＮｉＯ３の表面の仕事関数を理研計器製のＡＣ−３を用いて評価した。紫外線の光量は１０ｎＷとした。結果を図１２に示す。
【符号の説明】
【００６６】
１，２  積層体
３  ショットキーバリアダイオード
４，５  縦型ＭＯＳＦＥＴ
６，７  縦型発光ダイオード
１０  支持基板
２０  応力緩和層
３０  窒化物半導体層
３０’  ＳｉドープＧａＮ層
４０  バッファ層
４０’  ＡｌＮ層
１１０  オーミック電極
１１１  ショットキー電極
１２０  絶縁層
２１０  ドレイン電極
２１１  ソース電極
２１２  ゲート電極
２１３  チャネル領域
２２０  トレンチ構造
２３０  プレーナ構造
３１０  ｎ型電極
３１１  ｐ型電極
３２０  ＧａＮ層
３２１  ＩｎＧａＮ層
３２２  ＡｌＧａＮ層
３２３  マグネシウムドープＡｌＧａＮ層
３２４  マグネシウムドープＧａＮ層
【図１】
2018107431.tif 000004
【図２】
2018107431.tif 000005
【図３】
2018107431.tif 000006
【図４】
2018107431.tif 000007
【図５】
2018107431.tif 000008
【図６】
2018107431.tif 000009
【図７】
2018107431.tif 000010
【図８】
2018107431.tif 000011
【図９】
2018107431.tif 000012
【図１０】
2018107431.tif 000013
【図１１】
2018107431.tif 000014
【図１２】
2018107431.tif 000015