(57)【要約】【課題】所望の位相差を有するパルス信号を発生させる技術を提供する。【解決手段】基準生成部３０は、リングオシレータ１０を周回する周回信号が遅延素子を通過する段数を通過段数として、基準クロックＳＣＬＫの周期を、該周期の間に計測される通過段数で表現した基準周期データＳＤを生成する。制御部４０は、基準周期データＳＤに基づき、信号を発生させるタイミングを、通過段数の積算値で表現した第１制御データＣＤ１および第２制御データＣＤ２を生成する。第１出力部５０は、第１制御データＣＤ１に対応した遅延素子を、周回信号が通過するタイミングで、第１の出力パルス信号ＰＯ１を生成する。第２出力部６０は、第２制御データＣＤ２に対応した遅延素子を、周回信号が通過するタイミングで、第２の出力パルス信号ＰＯ２を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の遅延素子をリング状に接続した構造を有するリングオシレータ（１０）と、
前記リングオシレータを周回するパルス信号である周回信号が前記遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期を、該周期の間に計測される前記通過段数で表現した基準周期データを生成する基準生成部（３０）と、
前記基準周期データに基づき、信号を発生させるタイミングを、前記通過段数の積算値で表現した第１制御データおよび第２制御データを生成する制御部（４０）と、
前記第１制御データに対応した前記遅延素子を、前記周回信号が通過するタイミングで、第１の出力パルス信号を生成する第１出力部（５０）と、
前記第２制御データに対応した前記遅延素子を、前記周回信号が通過するタイミングで、第２の出力パルス信号を生成する第２出力部（６０）と、
を備えるパルス発生装置。
【請求項２】
請求項１に記載のパルス発生装置であって、
前記第１の出力パルス信号が示すタイミングで第１の信号レベルから第２の信号レベルに変化し、前記第２の出力パルス信号が示すタイミングで前記第２の信号レベルから前記第１の信号レベルに変化する信号を生成する符号化部（７０）、
を更に備えるパルス発生装置。
【請求項３】
請求項２に記載のパルス発生装置であって、
前記符号化部が生成する信号は、パルス幅変調信号であり、
前記制御部は、
前記基準周期データに基づいて、前記パルス幅変調信号の周期を有するように設定された起点に対応する前記通過段数の積算値である起点データを生成するように構成された起点データ部（Ｓ１２０〜Ｓ１３０）と、
前記パルス幅変調信号のデューティ比に応じた、前記第１の信号レベル又は前記第２の信号レベルのいずれか一方の継続時間の半分の長さを前記通過段数で示した補正データを生成するように構成された補正データ部（Ｓ１４０）と、
前記起点データから前記補正データを減算した結果を前記第１制御データとし、前記起点データに前記補正データを加算した結果を前記第２制御データとして生成するように構成された制御データ部（Ｓ１５０）と、
を備えるパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、所望のタイミングでパルス信号を発生させる技術に関する。
【背景技術】
【０００２】
下記特許文献１には、複数の遅延素子をリング状に接続したリングオシレータを利用し、所望の時間経過に対応した通過段数に対応する遅延素子の通過タイミングでパルス信号を発生させる技術が記載されている。具体的には、周波数の安定した基準クロックの周期を、リングオシレータにおいてパルス信号が遅延素子を通過した段数（以下、通過段数）を計測する。その計測値を用いて、パルス信号を発生させる周期に対応する時間を、基準クロックの周期に対する倍率で表現する。
【０００３】
そして、倍率の整数部分に従って基準クロックをカウントすることで、基準クロックの周期を単位時間とする発生タイミングの粗調整を行う。更に、小数点部分に従って対応する遅延素子の出力を選択することで、遅延素子での遅延時間を単位時間とする発生タイミングの微調整を行う。これにより、高精度に制御された所望のタイミングでパルス信号を発生させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−２２４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、発明者の詳細な検討の結果、特許文献１に記載の従来装置では、以下の課題が見出された。即ち、従来装置を用いて、所望のパルス幅を有する可変パルス信号を発生させる場合、可変パルス信号のパルス幅に対応した位相差を有する二つのパルス信号を発生させ、この二つのパルス信号から可変パルス信号を生成する必要がある。但し、従来装置では、後のパルス信号を生成する処理は、前のパルス信号の生成後に開始されるため、後のパルス信号の生成に許容される処理時間は、可変パルス信号のパルス幅によって限定される。このため、従来装置を用いた場合、可変パルス信号のパルス幅を、パルス信号の生成に最低限必要な処理時間より短い位相差を有する連続したパルス信号、ひいては、そのような位相差に対応したパルス幅を有する可変パルス信号を発生させることができない。
【０００６】
本開示の１つの局面は、所望の位相差を有するパルス信号を発生させる技術を提供する。
【課題を解決するための手段】
【０００７】
本開示の１つの局面によるパルス発生装置は、リングオシレータ（１０）と、基準生成部（３０）と、制御部（４０）と、第１出力部（５０）と、第２出力部（６０）とを備える。
【０００８】
リングオシレータは、複数の遅延素子をリング状に接続した構造を有する。基準生成部は、リングオシレータを周回するパルス信号である周回信号が遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期を、該周期の間に計測される通過段数で表現した基準周期データを生成する。制御部は、基準周期データに基づき、信号を発生させるタイミングを、通過段数の積算値で表現した第１制御データおよび第２制御データを生成する。第１出力部は、第１制御データに対応した遅延素子を、周回信号が通過するタイミングで、第１の出力パルス信号を生成する。第２出力部は、第２制御データに対応した遅延素子を、周回信号が通過するタイミングで、第２の出力パルス信号を生成する。
【０００９】
このような構成によれば、第１の出力パルス信号および第２の出力パルス信号は、それぞれが高精度に制御された所望のタイミングで個別に生成されるため、出力パルス信号の生成に要する時間より短い間隔で、両出力パルス信号を発生させることができる。また、両出力パルス信号からは、所望のパルス幅を有する可変パルス信号あるいはパルス幅変調信号を生成することができ、そのパルス幅を、遅延素子での遅延時間を最小単位として高精度に制御することができる。
【００１０】
なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１１】
【図１】パルス発生装置の構成を示すブロック図である。
【図２】時間計測回路の構成を示すブロック図である。
【図３】制御部での処理内容を示すフローチャートである。
【図４】制御部にて算出されるデータおよび符号化部の動作を説明するタイミング図である。
【図５】デジタル制御発振回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本開示の実施形態を説明する。
［１．構成］
図１に示すパルス発生装置１は、所望のデューティ比Ｒを有するパルス幅変調信号（以下、ＰＷＭ信号）を出力ＰＯＵＴとして生成する。また、パルス発生装置１は、ＰＷＭ信号のパルス幅を、基準クロックＳＣＬＫに基づいて高精度に制御する機能を有する。
【００１３】
パルス発生装置１は、リングオシレータ１０と、カウンタ回路２０と、基準生成部３０と、制御部４０と、第１出力部５０と、第２出力部６０と、符号化部７０と、を備える。このうち、基準生成部３０は、リングオシレータ１０およびカウンタ回路２０と共に時間計測回路（即ち、ＴＤＣ）を構成する。また、第１出力部５０および第２出力部６０は、それぞれ、リングオシレータ１０と共にデジタル制御発振回路（即ち、ＤＣＯ）を構成する。つまりＴＤＣおよび２つのＤＣＯは、リングオシレータ１０を共用するように構成されている。
【００１４】
［１−１．リングオシレータ］
リングオシレータ１０は、２ｍ−１個の遅延素子を有する。ｍは１以上の整数であり、本実施形態ではｍ＝５、即ち１６個の遅延素子を有するものとして説明する。複数の遅延素子は、直列接続され、かつ、最終段の出力を初段の入力とすることでリング状に接続されている。但し、初段の遅延素子は、２入力のナンドゲートが用いられている。初段以外の遅延素子は、いずれも、直列接続された２つのインバータゲートを有する。ナンドゲートの入力端のうち、リング状の接続に使用されない側の入力端は、外部から起動信号ＳＰを入力するための入力端子に接続されている。以下では、リングオシレータ１０に属する各遅延素子の出力をＰ１−１６と表記する。なお、初段の遅延素子の出力がＰ１、最終段の遅延素子の出力がＰ１６である。
【００１５】
このように構成されたリングオシレータ１０では、起動信号ＳＰがロウレベルの時には、初段の遅延素子の出力Ｐ１は、最終段の遅延素子の出力Ｐ１６の信号レベルに関わらず常にハイレベルとなるため、出力Ｐ１−１６はいずれもハイレベルで停止した状態となる。また、起動信号ＳＰがロウレベルからハイレベルに変化するタイミングを起動タイミングとして、起動タイミングに続けて起動信号ＳＰのハイレベルが保持されると、初段の反転回路の出力Ｐ１がハイレベルからロウレベルに変化する。これに従い、各遅延素子の出力が順次ロウレベルに変化する。最終段の遅延素子の出力Ｐ１６がロウレベルに変化すると、初段の遅延素子の出力Ｐ１がロウレベルからハイレベルに変化する。これに従い、各遅延素子の出力が順次ハイレベルに変化する。最終段の遅延素子の出力Ｐ１６がハイレベルに変化すると初段の遅延素子の出力Ｐ１がハイレベルからロウレベルに変化する。以下、同様の動作を繰り返すことによって、信号レベルの反転エッジが周回し続けることになる。なお、反転エッジは、ロウレベルからハイレベルに変化するエッジと、ハイレベルからロウレベルに変化するエッジとがあり、周回する毎に切り替わる。つまり、各出力Ｐｉからは、反転エッジが２周する期間、即ち３２段分の遅延素子の遅延時間を周期とし、遅延素子での遅延量ずつ互いの位相が異なるパルス信号が出力される。iは１〜１６の整数である。以下では、リングオシレータ１０を周回するパルス信号を周回信号という。
【００１６】
［１−２．カウンタ回路］
カウンタ回路２０は、リングオシレータ１０に属する最終段の遅延素子の出力Ｐ１６をカウントクロックとして動作するｎビットのカウンタである。ｎは２以上の整数である。カウンタ回路２０は、出力Ｐ１６がロウレベルからハイレベルに変化するタイミングでカウントアップする。従って、カウンタ回路２０のカウント値ＣＮＴは、周回信号が遅延素子を３２段通過する毎に１増加する。また、カウント値ＣＮＴが最大値に達した状態でカウントアップされるとカウント値ＣＮＴは０に戻り、その後もカウント動作を継続する。
【００１７】
［１−３．ＴＤＣ］
図２に示すように、基準生成部３０は、リングオシレータ１０およびカウンタ回路２０と共にＴＤＣ２を構成する。ＴＤＣ２は、外部から入力される基準クロックＳＣＬＫの周期を計測して基準周期データＳＤを生成する。基準クロックＳＣＬＫは、水晶発振器の出力等から生成される安定性の高いクロックである。基準クロックＳＣＬＫの周期は、リングオシレータ１０に属する各遅延素子の遅延時間の数十〜数百倍程度（例えば１００ｎｓ程度）に設定される。基準周期データＳＤは、周回信号が遅延素子を通過した段数を表し、基準周期データＳＤは、基準クロックＳＣＬＫの周期を、遅延素子の遅延時間を単位時間として表現した値となる。但し、遅延素子の遅延時間は、周囲の環境や経年変化などによって変化する。つまり、ＴＤＣ２は、基準クロックＳＣＬＫの周期を計測することによって、リングオシレータ１０における遅延時間の揺らぎを計測する。
【００１８】
基準生成部３０は、ラッチ回路３１，３２，３３、エンコーダ３４、セレクタ３５、遅延回路３６を備える。なお、基準生成部３０は、例えば、特開平７−１８３８００号公報等に詳述された公知の技術であるが、その概要について説明する。
【００１９】
ラッチ回路３１は、基準クロックＳＣＬＫの立ち上がりエッジのタイミングで、リングオシレータ１０の出力Ｐ１−１６をラッチする。ラッチ回路３２は、同じく基準クロックＳＣＬＫの立ち上がりエッジのタイミングで、カウンタ回路２０のカウント値ＣＮＴをラッチする。ラッチ回路３３は、基準クロックＳＣＬＫの立ち上がりエッジのタイミングを、遅延回路３６によって遅延させたタイミングで、カウンタ回路２０のカウント値ＣＮＴをラッチする。但し、遅延回路３６は、基準クロックＳＣＬＫを、その半周期分だけ遅延させるように構成されている。
【００２０】
エンコーダ３４は、ラッチ回路３１がラッチした結果から、リングオシレータ１０を周回する周回信号の反転エッジの位置を特定し、その反転エッジの位置と、反転エッジの向き（即ち、立ち上がり又は立ち下がり）とに従って、出力Ｐ１−１６を、０〜２ｍ−１の値を表すｍビットの２進数データＥＮＣに符号化する。
【００２１】
セレクタ３５は、エンコーダ３４の出力ＥＮＣの最上位ビットの値に従い、最上位ビットの値が１の時にラッチ回路３２にラッチされたカウント値を選択し、最上位ビットの値が０の時にラッチ回路３３にラッチされたカウント値を選択する。以下では、セレクタ３５が選択したカウント値をＳＣＮＴと表記する。なお、このように異なるタイミングでラッチされたいずれかのカウント値を選択的に使用するのは、値が不安定な状態でラッチされたカウント値を、後段の処理に供給してしまうことがないようにするためである。
【００２２】
基準生成部３０は、エンコーダ３４の出力ＥＮＣを下位ビット、セレクタ３５の出力ＳＣＮＴを上位ビットとする合計ｍ＋ｎビットの基準周期データＳＤを、基準クロックＳＣＬＫの立ち上がりエッジのタイミング毎に制御部４０に供給する。
【００２３】
［１−４．制御部］
制御部４０は、基準生成部３０から基準周期データＳＤを取得し、外部からＰＷＭ信号のデューティ比Ｒを取得し、第１制御データＣＤ１および第２制御データＣＤ２を生成する。第１制御データＣＤ１は、第１出力部５０にて第１の出力パルス信号ＰＯ１を発生させるタイミングを表すＸビットのデータである。第２制御データＣＤ２は、第２出力部６０にて第２の出力パルス信号ＰＯ２を発生させるタイミングを表すＸビットのデータである。但し、Ｘはｍより大きい整数であり、生成可能なＰＷＭ信号の最大周期以上の時間を表現できる大きさに設定される。
【００２４】
制御部４０の機能は、ハードウェアである電子回路によって実現してもよい。この場合、電子回路は多数の論理回路を含むデジタル回路、又はアナログ回路、あるいはこれらの組合せによって実現してもよい。また、制御部４０の機能は、ＣＰＵ，ＲＯＭ，ＲＡＭを有するマイクロコンピュータを用いることで、ソフトウェアによって実現してもよい。この場合、制御部４０の機能は、ＣＰＵが、非遷移的実体的記録媒体（例えば、ＲＯＭやＲＡＭ等のメモリ）に格納されたプログラムを実行することにより実現される。
【００２５】
制御部４０が実行する処理について、図４のフローチャートおよび図５のタイミング図を用いて説明する。
本処理は、予め設定された一定期間毎に繰り返し実行される。
【００２６】
本処理が起動すると、制御部４０は、Ｓ１１０にて、基準周期データＳＤ［ｔ］およびデューティ比Ｒ［ｔ］を取得する。デューティ比Ｒ［ｔ］は、ＰＷＭ信号の１周期におけるハイレベル期間の割合を表す。なお、パラメータを表す記号ＳＤ，Ｒに付随する［ｔ］は、今回の処理サイクルで得られた値であることを示す。また、［ｔ−１］であれば、前記の処理サイクルで得られた値であることを示す。以下、同様である。
【００２７】
Ｓ１２０では、ＰＷＭ信号の１周期をＴｐ、基準クロックＳＣＬＫの周期をＴｓとして、Ｓ１１０で取得した基準周期データＳＤ［ｔ］に基づき、（１）式を用いてＰＷＭ周期データＴＤ［ｔ］を算出する。ＰＷＭ周期データＴＤ［ｔ］は、ＰＷＭ信号の１周期Ｔｐが通過段数の何段分に相当するかを表す。なお、Ｔｐ，Ｔｓは既知の固定値であるが、Ｓ１１０にてＳＤ［ｔ］，Ｒ［ｔ］と共に、その都度取得するようにしてもよい。
【００２８】
ＴＤ［ｔ］＝ＳＤ［ｔ］×Ｔｐ／Ｔｓ            （１）
Ｓ１３０では、前回の処理サイクルで算出された起点データＦＤ［ｔ−１］と、Ｓ１２０で算出されたＰＷＭ周期データＴＤ［ｔ］に基づき、（２）式を用いて、起点データＦＤ［ｔ］を算出する。
【００２９】
ＦＤ［ｔ］＝ＦＤ［ｔ−１］＋ＴＤ［ｔ］        （２）
Ｓ１４０では、Ｓ１１０で取得したデューティ比Ｒ［ｔ］およびＳ１２０で算出したＰＷＭ周期データＴＤ［ｔ］に基づき、（３）式を用いて、補正データΔ［ｔ］を算出する。
【００３０】
Δ［ｔ］＝ＴＤ［ｔ］×Ｒ［ｔ］／２            （３）
Ｓ１５０では、Ｓ１３０で算出された起点データＦＤ［ｔ］およびＳ１４０で算出された補正データΔ［ｔ］に基づき、（４）式を用いて、第１制御データＣＤ１［ｔ］を算出すると共に、（５）式を用いて、第２制御データＣＤ２［ｔ］を算出する。なお、算出された第１制御データＣＤ１［ｔ］は、第１出力部５０に供給され、第２制御データＣＤ２［ｔ］は第２出力部６０に供給される。
【００３１】
ＣＤ１［ｔ］＝ＦＤ［ｔ］−Δ［ｔ］            （４）
ＣＤ２［ｔ］＝ＦＤ［ｔ］＋Δ［ｔ］            （５）
但し、第１制御データＣＤ１［ｔ］は、第１の出力パルス信号ＰＯ１のタイミング、ひいてはＰＷＭ信号の１周期の境界タイミングを表し、第２制御データＣＤ２［ｔ］は、第２の出力パルス信号ＰＯ２のタイミング、ひいてはデューティ比Ｒ［ｔ］に応じて信号レベルを変化させるタイミングを表す。
【００３２】
以下では、第１制御データＣＤ１および第２制御データＣＤ２のいずれか一方を指す場合は制御データＣＤｉと表記する。また、制御データＣＤｉにおいて、下位５ビットを下位制御データＣＤＵ、下位制御データＣＤＬ以外を上位制御データＣＤＵという。
【００３３】
なお、Ｓ１２０〜Ｓ１３０が基点データ部、Ｓ１４０が補正データ部、Ｓ１５０が制御データ部に相当する。
［１−５．ＤＣＯ］
次に、第１出力部５０および第２出力部６０について説明する。
【００３４】
図３に示すように、第１出力部５０は、リングオシレータ１０と共に、ＤＣＯ３を構成する。
第１出力部５０は、加算器５１と、ラッチ回路５２と、パルスセレクタ５３と、ダウンカウンタ５４と、タイミング制御部５５と、パルス発生器５６とを備える。
【００３５】
加算器５１は、ラッチ回路５２にラッチされた６ビットのデータＬＤのうち、下位５ビット（以下、選択データ）ＬＤ１−５と、第１制御データＣＤ１の下位制御データＣＤＬとを加算し、キャリーアウトも含めた６ビットの加算データＡＤを出力する。
【００３６】
ラッチ回路５２は、加算データＡＤを、第１の出力パルス信号ＰＯ１のタイミングでラッチする。ラッチ回路５２がラッチしたデータＬＤのうち、下位５ビットは選択データＬＤ１−５として出力し、最上位ビットは加算器５１での加算演算時に生じたキャリーアウトの有無を表す切替データＬＤ６として出力する。
【００３７】
パルスセレクタ５３は、ラッチ回路５２から供給される選択データＬＤ１−５に従ってリングオシレータ１０の出力Ｐ１−１６のうちいずれか一つを選択し、サンプリングクロックＣＫとして出力する。選択データＬＤ１−５は０〜３１の値をとるため、単に出力Ｐ１−１６を選択するだけでなく、立ち上がりエッジのタイミングであるか立下りエッジのタイミングであるかも識別して選択する。
【００３８】
ダウンカウンタ５４は、第１の出力パルス信号ＰＯ１のタイミングで第１制御データＣＤ１の上位制御データＣＤＵがカウント値としてプリセットされる。ダウンカウンタ５４は、リングオシレータ１０の出力Ｐ８の立ち上がりエッジのタイミングでダウンカウント動作を実行し、カウントアウトするとアクティブレベルとなるカウントアウト信号ＣＯを出力する。カウントアウト信号ＣＯのアクティブレベルは、カウント値がプリセットされるまで維持される。
【００３９】
タイミング制御部５５は、切替データＬＤ６が０である場合、カウントアウト信号ＣＯをそのまま許可信号ＥＮとして出力し、切替データＬＤ６が１である場合、カウントアウト信号ＣＯをリングオシレータ１０の出力Ｐｉの１周期分遅延させたものを、許可信号ＥＮとして出力する。
【００４０】
パルス発生器５６は、許可信号ＥＮがアクティブレベルの時にパルスセレクタ５３からのサンプリングクロックＣＫの立ち上がりエッジのタイミングで、予め設定された一定のパルス幅を有するパルス信号である第１の出力パルス信号ＰＯ１を出力する。
【００４１】
つまり、第１出力部５０は、リングオシレータ１０を周回する周回信号が第１制御データＣＤ１で表される段数だけ、遅延素子を通過するのに要する時間を周期とする第１の出力パルス信号ＰＯ１を生成する。
【００４２】
第２出力部６０は、リングオシレータ１０と共に、ＤＣＯ４を構成する。第２出力部６０は、第１出力部５０と同様に動作し、第２制御データＣＤ２に従って、第２の出力パルス信号ＰＯ２を生成する。その詳細については説明を省略する。
【００４３】
［１−６．符号化部］
符号化部７０は、図４に示すように、第１の出力パルス信号ＰＯ１のタイミングでロウレベルからハイレベルに変化し、第２の出力パルス信号ＰＯ２のタイミングでハイレベルからロウレベルに変化する可変パルス信号、即ち、デューティ比Ｒ［ｔ］に応じたパルス幅を有するＰＷＭ信号を生成し、パルス発生装置１の出力信号ＰＯＵＴとして出力する。
【００４４】
［２．効果］
以上詳述した実施形態によれば、以下の効果を奏する。
（１）パルス発生装置１では、第１の出力パルス信号ＰＯ１および第２の出力パルス信号ＰＯ２は、第１出力部５０および第２出力部にて個別に生成されるため、出力パルス信号ＰＯｉの生成に要する時間より短い間隔で、両出力パルス信号ＰＯ１，ＰＯ２を発生させることができる。また、両出力パルス信号ＰＯ１，ＰＯ２を用いることで、所望のパルス幅を有するＰＷＭ信号を生成することができ、しかも、そのパルス幅を、遅延素子での遅延時間を最小単位として高精度に制御することができる。
【００４５】
（２）パルス発生装置１では、第１制御データＣＤ１および第２制御データＣＤ２を、ＰＷＭ信号の周期を表す起点データＦＤに、デューティ比Ｒに応じたパルス幅の半分の長さを表す補正データΔを加減算することで求めている。このため、例えば、補正データΔの下限値を設定することによって、ＰＷＭ信号のデューティ比が一定値以下になることがないようにするためのオフセットを簡単に設定することができる。
【００４６】
［３．他の実施形態］
以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００４７】
（ａ）上記実施形態では、ＴＤＣを一つだけ備える例について説明したが、これに限定されるものではない。例えば、上述の特許文献１に記載されているように二つのＴＤＣを備えていてもよい。この場合、第１出力部５０および第２出力部６０を用いて形成されるＤＣＯも、上述の特許文献１に記載されているＤＣＯに置き換えて用いればよい。
【００４８】
（ｂ）上記実施形態では、ＤＣＯを二つ備える例について説明したが、三つ以上のＤＣＯを備えていてもよい。
（ｃ）上記実施形態では、第１制御データＣＤ１および第２制御データＣＤ２を、起点データＦＤに補正データΔを加減算することで求めているが、これに限定されるものではない。例えば、起点データＦＤを第１制御データＣＤ１とし、起点データＦＤに２倍の補正データΔを加えたものを第２制御データＣＤ２とする等してもよい。
【００４９】
（ｄ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。
【００５０】
（ｅ）上述したパルス発生装置の他、当該パルス発生装置を構成要素とするシステムなど、種々の形態で本開示を実現することもできる。
【符号の説明】
【００５１】
１…パルス発生装置、２…時間計測回路（ＴＤＣ）、３，４…デジタル制御発振器（ＤＣＯ）、１０…リングオシレータ、２０…カウンタ回路、３０…基準生成部、４０…制御部、５０…第１出力部、６０…第２出力部、７０…符号化部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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