(57)【要約】【課題】  画素領域の回路面積の増大を抑制しながら、ノイズを低減した信号を出力する光電変換装置を実現する。【解決手段】  同一の配線を介して容量素子の第１ノードおよびトランジスタに接続され、値の異なる複数の電圧を同一の配線に出力する電圧制御部を有する光電変換装置である。【選択図】  図３
2018107725.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、画素とを備え、
前記画素は、
第１電極と、前記第１電極および前記半導体基板の間に配された第２電極と、前記第１電極および前記第２電極の間に配された光電変換層とを含む光電変換部と、
増幅トランジスタと、
前記第２電極と前記増幅トランジスタのゲートに接続された不純物拡散部と、
オンすることによって、前記不純物拡散部の電圧をリセットするトランジスタと、
第１ノードと第２ノードとを備え、前記第１ノードに前記不純物拡散部に接続された容量素子とを有する光電変換装置であって、
前記光電変換装置は、同一の配線を介して前記第２ノードおよび前記トランジスタに接続されるとともに、値の異なる複数の電圧を前記同一の配線に出力する電圧制御部を有することを特徴とする光電変換装置。
【請求項２】
前記画素が複数行および複数列に渡って配され、
前記複数の電圧が前記トランジスタを介して前記不純物拡散部に入力されることによって、前記増幅トランジスタのオンとオフが切り替わることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記光電変換層の蓄積期間において、前記電圧制御部は前記同一の配線に、第１電圧を供給し、
前記増幅トランジスタが信号を出力する期間において、前記電圧制御部は前記同一の配線に、前記第１電圧とは値の異なる電圧である第２電圧を供給し、
前記第１電圧が、前記増幅トランジスタがオフの状態となる電圧であることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
半導体基板と、画素と、出力線とを備え、
前記画素は、
第１電極と、前記第１電極および前記半導体基板の間に配された第２電極と、前記第１電極および前記第２電極の間に配された光電変換層とを含む光電変換部と、
増幅トランジスタと、
前記第２電極と前記増幅トランジスタのゲートに接続された不純物拡散部と、
オンすることによって、前記増幅トランジスタと前記出力線との間の電気的経路を導通させるトランジスタと、
第１ノードと第２ノードとを備え、前記第１ノードに前記不純物拡散部に接続された容量素子とを有する光電変換装置であって、
前記光電変換装置は、同一の配線を介して前記第２ノードおよび前記トランジスタのゲートに接続されるとともに、値の異なる複数の電圧を前記同一の配線に出力する電圧制御部を有することを特徴とする光電変換装置。
【請求項５】
前記光電変換層の蓄積期間において、前記電圧制御部は前記同一の配線に、第１電圧を供給し、
前記増幅トランジスタが信号を出力する期間において、前記電圧制御部は前記同一の配線に、前記第１電圧とは値の異なる電圧である第２電圧を供給することを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記光電変換層の蓄積期間において、前記電圧制御部は前記同一の配線に、第１電圧を供給し、
前記増幅トランジスタが信号を出力する期間において、前記電圧制御部は前記同一の配線に、前記第１電圧とは値の異なる電圧である第２電圧を供給することを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
【請求項７】
前記不純物拡散部は、所定の電圧が与えられる半導体領域に接して形成され、
前記第１電圧が、前記所定の電圧と略等しい電圧であることを特徴とする請求項５または６に記載の光電変換装置。
【請求項８】
前記光電変換層の電荷が、前記第２電極を介して前記不純物拡散部に蓄積されることを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
【請求項９】
前記光電変換部は、前記光電変換層と前記第２電極との間にブロッキング層を有し、
前記ブロッキング層は、蓄積期間中に前記光電変換層が前記第２電極に出力する電荷とは反対の極性の電荷の、前記第２電極から前記光電変換層への注入を抑制することを特徴とする請求項８に記載の光電変換装置。
【請求項１０】
前記光電変換部は、前記光電変換層と前記第２電極との間に絶縁層を有し、
前記光電変換層が蓄積する電荷に対応する電圧が、前記第２電極に出力されることを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
【請求項１１】
半導体基板と、画素とを備え、
前記画素は、
第１電極と、前記第１電極および前記半導体基板の間に配された第２電極と、前記第１電極および前記第２電極の間に配された光電変換層とを含む光電変換部と、
増幅トランジスタと、
前記第２電極と前記増幅トランジスタのゲートに接続された不純物拡散部と、
トランジスタと、
第１ノードと第２ノードとを備え、前記第１ノードに前記不純物拡散部に接続された容量素子とを有する光電変換装置であって、
前記光電変換装置は、値の異なる複数の電圧を前記第２ノードに出力する電圧制御部を有し、
前記複数の電圧によって、前記増幅トランジスタのオンとオフが変更されることを特徴とする光電変換装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置が出力する信号を用いて画像を生成する信号処理部とを有することを特徴とする撮像システム。
【請求項１３】
前記画素は、１つのマイクロレンズと、前記１つのマイクロレンズに対応して配された複数の前記光電変換部を有し、
前記信号処理部は、前記複数の光電変換部の一部が生成した電荷に基づく信号と、前記複数の光電変換部の他の一部が生成した電荷に基づく信号とを用いて、被写体の距離情報を生成することを特徴とする請求項１２に記載の撮像システム。
【請求項１４】
移動体であって、
請求項１〜１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づいて、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、撮像システムに関する。
【背景技術】
【０００２】
カメラのイメージセンサ等に用いられる光電変換装置として、積層型の光電変換装置が提案されている。特許文献１に記載の光電変換装置では、半導体基板に光電変換層が積層されている。光電変換層から見て入射面側には上部電極が配されている。一方、光電変換層から見て半導体基板側には画素電極が配されている。特許文献１には、リセットトランジスタとリセット制御容量を用いて、画素電極のリセット電圧を制御することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１１／０５８６８４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の光電変換装置では、画素を駆動するためのトランジスタに接続される配線とは別に、リセット制御容量を制御する制御線を設けているため、画素領域の回路面積が増大していた。
【課題を解決するための手段】
【０００５】
本発明は上記の課題を鑑みて為されたものであり、その一の態様は、半導体基板と、画素とを備え、前記画素は、第１電極と、前記第１電極および前記半導体基板の間に配された第２電極と、前記第１電極および前記第２電極の間に配された光電変換層とを含む光電変換部と、増幅トランジスタと、前記第２電極と前記増幅トランジスタのゲートに接続された不純物拡散部と、オンすることによって、前記不純物拡散部の電圧をリセットするトランジスタと、第１ノードと第２ノードとを備え、前記第１ノードに前記不純物拡散部に接続された容量素子とを有する光電変換装置であって、前記光電変換装置は、同一の配線を介して前記第２ノードおよび前記トランジスタに接続されるとともに、値の異なる複数の電圧を前記同一の配線に出力する電圧制御部を有することを特徴とする光電変換装置である。
【発明の効果】
【０００６】
本発明により、画素領域の回路面積の増大を抑制しながら、ノイズを低減した信号を出力する光電変換装置が実現できる。
【図面の簡単な説明】
【０００７】
【図１】光電変換装置の構成を示した図
【図２】列回路の構成を示した図
【図３】画素の構成を示した図
【図４】画素の平面レイアウトを示した図
【図５】画素の断面レイアウトを示した図
【図６】光電変換部に印加されるバイアスに応じた光電変換部の動作を示す図
【図７】光電変換部の動作におけるエネルギーバンド状態を示す図
【図８】画素の動作を示した図
【図９】被写体の輝度と光電変換部の動作とに対応するエネルギーバンド状態を示す図
【図１０】ＦＤ部の電圧と電流との関係を示す図
【図１１】画素ソースフォロワ回路の動作とＦＤ部の電圧との関係を示す図
【図１２】画素の動作を示した図
【図１３】画素の動作を示した図
【図１４】画素の構成を示した図
【図１５】画素の動作を示した図
【図１６】画素の構成を示した図
【図１７】画素の動作を示した図
【図１８】画素の構成を示した図
【図１９】画素の構成を示した図
【図２０】光電変換部の動作を示した図
【図２１】画素の動作を示した図
【図２２】撮像システムの構成を示した図
【図２３】撮像システムの構成を示した図
【発明を実施するための形態】
【０００８】
本発明に係る１つの実施形態は、光電変換装置である。光電変換装置は、半導体基板と、半導体基板の上に積層された光電変換層を含む。光電変換層に入射した光を電荷に光電変換するように、光電変換層は構成される。半導体基板には、光電変換層で生じた信号電荷に基づく信号を受ける回路部が配される。いくつかの実施形態においては、光電変換装置が複数の画素を含む。これらの実施形態においては、複数の画素に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅手段を含んでいてもよい。
【０００９】
図３には、光電変換装置の画素１００の等価回路が示されている。図５には、光電変換装置の画素１００の断面構造が模式的に示されている。
【００１０】
図５において、半導体基板２００の上には第１電極である上部電極１０１が配される。上部電極１０１と半導体基板２００との間に第２電極である画素電極１０５が配される。上部電極１０１と画素電極１０５との間に第２ブロッキング層１０２が配される。第２ブロッキング層１０２の下部には光電変換層１０３が配される。光電変換層１０３の下部には、第１ブロッキング層１０４が配される。
【００１１】
ここで、光電変換層１０３は入射光に対応して正孔を蓄積するものとする。第２ブロッキング層１０２は、上部電極１０１から画素電極１０５への正孔の注入を抑制する。すなわち、第２ブロッキング層１０２は、光電変換層１０３が蓄積する電荷と同じ極性の電荷の、上部電極１０１から光電変換層１０３への注入を抑制する。
【００１２】
以下では、本発明の実施形態について図面を用いて詳細に説明する。本発明は以下に説明される実施形態のみに限定されない。本発明の趣旨を超えない範囲で、以下に説明される実施形態の一部の構成が変更された変形例も、本発明の実施形態である。また、以下のいずれかの実施形態の一部の構成を、他の実施形態に追加した例、あるいは他の実施形態の一部の構成と置換した例も本発明の実施形態である。
【００１３】
（実施例１）
本実施例の光電変換装置について、図面を参照しながら説明する。
【００１４】
（光電変換装置の構成）
図１は、本実施例の光電変換装置の全体の回路構成と、上部電極１０１の配置レイアウトとを合わせて示した図である。
【００１５】
図１は、複数行および複数列に渡って配された画素１００の一部として、４行４列の行列状に配された１６個の画素１００が示されている。本実施例では４行４列の行列で説明するが、行数および列数はこれに限定されるものではない。１つの列に含まれる複数の画素１００が、１つの出力線１３０に接続される。１つの出力線１３０に対して、１つの電流源１５０が接続されている。この電流源１５０は、画素１００に電流を供給する。画素１００は、出力線１３０に、画素信号を出力する。この画素信号は、入射光に基づく信号である光信号と、画素１００のノイズ成分を主とするノイズ信号とを含む。
【００１６】
光電変換装置は、電圧制御部１１０と、行駆動回路２０１を有する。電圧制御部１１０は、行駆動回路２０１が供給する電圧Ｖｓの生成に用いる基準電圧を供給する。行駆動回路２０１は、電極駆動電圧Ｖｓ、リセット信号ｐＲＥＳ、駆動信号ｐＳＥＬを供給する。１つの行に含まれる複数の画素１００は同一のリセット信号線、駆動信号線に接続される。リセット信号線は、リセット信号ｐＲＥＳを伝達する配線である。駆動信号線は、駆動信号ｐＳＥＬを伝達する配線である。なお、図１では、異なる行に供給される駆動信号を区別するために、（ｎ）、（ｎ＋１）といったように行を表す符号を信号の末尾に付している。他の図面でも同様である。
【００１７】
図１では、上部電極１０１の平面構造を模式的に示している。１行の画素１００に対して、１つの上部電極１０１が対応して設けられている。本実施例では、それぞれの行ごとに上部電極１０１が配される。行駆動回路２０１は電圧Ｖｓを行単位で供給する。電圧Ｖｓは第１電圧と、第１電圧とは電圧値の異なる第２電圧とを含む。行駆動回路２０１は上部電極１０１に、値の異なる複数の電圧を供給する電圧供給部である。なお、異なる行に供給される電圧Ｖｓを区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。
【００１８】
光電変換装置は、列回路１４０を有する。図１では、複数列の列回路１４０を、簡易的に１つのブロックとして示しているが、実際には１つの出力線１３０に対して、１つの列回路１４０が設けられた構成となっている。
【００１９】
列駆動回路２０２は、駆動信号ＣＳＥＬを複数の列回路１４０に供給する。列駆動回路２０２は、駆動信号ＣＳＥＬを列回路１４０ごとに順次アクティブレベルとする。これにより、列駆動回路２０２は、列回路１４０を列ごとに駆動する。なお、異なる列に供給される駆動信号を区別するために、（ｍ）、（ｍ＋１）などの列を表す符号を付している。他の図面でも同様である。
【００２０】
列駆動回路２０２によって、複数の列回路１４０のそれぞれから、信号が出力アンプ部２０３に出力される。出力アンプ部２０３は、入力された信号を増幅した信号を、ＡＤ変換部２０４に出力する。ＡＤ変換部２０４は、入力された信号をデジタル信号に変換した信号を、光電変換装置の外部に信号ＤＯＵＴとして出力する。
【００２１】
（列回路の構成）
図２は、ｍ列目およびｍ＋１列目の列回路１４０の等価回路を示した図である。図２の列回路１４０は、図１に示した列回路１４０のうちの２列に対応する。
【００２２】
出力線１３０に出力された画素信号は、列アンプ３０１によって増幅される。列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳに接続されている。また、列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮに接続されている。Ｓ／Ｈスイッチ３０３およびＳ／Ｈスイッチ３０５は、それぞれ、不図示のタイミングジェネレータから出力される駆動信号ｐＴＳおよび駆動信号ｐＴＮによって制御される。このような構成により、画素１００が出力するノイズ信号に基づく信号を容量ＣＴＮが保持する。また、ノイズ信号を成分の一部として含む光信号を容量ＣＴＳが保持する。
【００２３】
容量ＣＴＳは、水平転送スイッチ３０７を介して水平出力線３１１に接続されている。容量ＣＴＮは、水平転送スイッチ３０９を介して水平出力線３１３に接続されている。水平転送スイッチ３０７、３０９は、列駆動回路２０２からの駆動信号ＣＳＥＬによって制御される。
【００２４】
水平出力線３１１と水平出力線３１３のそれぞれは出力アンプ部２０３に接続されている。出力アンプ部２０３は、水平出力線３１１の信号と水平出力線３１３の信号との差分をＡＤ変換部２０４に出力する。出力アンプ部２０３は、光信号とノイズ信号との差分を得る。これにより、光信号に含まれていたノイズ信号を、光信号から差し引いた信号を得ることができる。ＡＤ変換部２０４は、出力アンプ部２０３が出力する信号をデジタル信号に変換する。
【００２５】
なお、この例では、列回路１４０から水平転送された信号をＡＤ変換する構成としている。他の例として、各列の列回路１４０がＡＤ変換部を備えるようにしてもよい。この場合、ＡＤ変換部は、メモリやカウンタなどの、画素信号に対応するデジタル信号を保持する保持部を有する。保持部には、ノイズ信号と光信号がそれぞれデジタル信号に変換されて保持される。
【００２６】
（画素の構成）
図３（ａ）は、光電変換装置の画素１００の等価回路と、光電変換部１２０の模式図とを合わせて示した図である。図３（ｂ）は、光電変換部１２０の等価回路を示した図である。
【００２７】
図３（ａ）に示した画素１００は、図１に示した画素１００と対応する。
【００２８】
画素１００は、光電変換部１２０、増幅トランジスタ（ＳＦ  ＭＯＳ）１０６、選択トランジスタ（ＳＥＬ  ＭＯＳ）１０７、リセットトランジスタ（ＲＥＳ  ＭＯＳ）１０８、不純物拡散部であるＦＤ部を含む。
【００２９】
光電変換部１２０は、上部電極１０１、光電変換層１０３、画素電極１０５を備える。さらに光電変換部１２０は、光電変換層１０３と画素電極１０５との間に第１ブロッキング層１０４を有する。また、光電変換部１２０は、光電変換層１０３と上部電極１０１との間に第２ブロッキング層１０２を有する。
【００３０】
上部電極１０１には、行駆動回路２０１からＶｓ線１３１を介して電圧Ｖｓが供給される。
【００３１】
第１ブロッキング層１０４は、半導体材料で形成されうる。半導体材料は、シリコン、ゲルマニウム、ガリウム砒素などの無機半導体材料、および、有機半導体材料の中から選択されうる。また、光電変換層１０３を形成する半導体材料と、第１ブロッキング層１０４を形成する半導体材料とが異なっていてもよい。あるいは、光電変換層１０３を形成する半導体材料のバンドギャップと第１ブロッキング層１０４を形成する半導体材料のバンドギャップとが異なっていてもよい。バンドギャップは、伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の最低のエネルギー準位と、価電子帯（ｖａｌｅｎｃｅ  ｂａｎｄ）の最高のエネルギー準位との差である。なお、第１ブロッキング層１０４を形成する材料は半導体材料に限定されない。
【００３２】
また、光電変換層１０３と第１ブロッキング層１０４とを同じ半導体材料で形成するようにしてもよい。この場合には、光電変換層１０３と第１ブロッキング層１０４とで、半導体材料に添加する不純物の濃度を異ならせるようにすることによって、光電変換層１０３と第１ブロッキング層１０４とを形成することができる。
【００３３】
図３（ａ）のノードＢは、画素電極１０５と、容量素子１０９の一方のノードと、不純物拡散部であるＦＤ部とに接続されている。容量素子１０９は容量値Ｃｐを有する。
【００３４】
図３（ａ）のノードＣは、リセットトランジスタ１０８のドレインと、容量素子１０９の他方ノードとに接続される。さらにリセットトランジスタ１０８は、基準電圧制御部１１０に接続される。増幅トランジスタ１０６のゲートは、画素増幅部の入力ノードである。このような構成により、画素増幅部が光電変換部１２０からの信号を増幅した信号を、出力線１３０に出力する。
【００３５】
増幅トランジスタ１０６のドレインは、電源電圧Ｖｄｄ（例えば３．３Ｖ）が供給されたノードに接続される。増幅トランジスタ１０６のソースは、選択トランジスタ１０７を介して、出力線１３０に接続される。選択トランジスタ１０７がオンすることによって、電流源１５０から出力線１３０、選択トランジスタ１０７を介して増幅トランジスタ１０６に電流が供給される。これにより、増幅トランジスタ１０６と電流源１５０とによって、ソースフォロワ回路が構成される。このソースフォロワ回路を構成する増幅トランジスタ１０６は、光電変換部１２０からの信号に対応する信号を出力線１３０に出力する。画素１００の増幅トランジスタ１０６が出力した信号は、列回路１４０に入力される。つまり、選択トランジスタ１０７は、増幅トランジスタ１０６と、出力線１３０との間の電気的経路の導通と非導通とを切り替えるトランジスタである。
【００３６】
図３（ｂ）は光電変換部１２０の等価回路を示す。光電変換部１２０は、図３（ａ）のノードＡに接続された第１端子、および、ノードＢに接続された第２端子を有するフォトダイオードを形成する。
【００３７】
（光電変換部の構成）
上述した図３（ａ）、図３（ｂ）の光電変換部１２０の具体的な構成について詳細に説明する。
【００３８】
本実施例の第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２は、ホモ接合を構成するようにすることができる。つまり、第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれが、同じ半導体材料で形成されるようにすることができる。この「同じ半導体材料」とは、第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれにおいて、最も多く含まれる元素が同じであることを指している。例えば、ケイ素に対して不純物を添加することによって形成された半導体によって第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれが形成されたとする。この場合、第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれが最も多く含む元素はケイ素である。したがって、第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれが「同じ半導体材料」で形成されたと言える。
【００３９】
光電変換層１０３を構成する材料として、半導体材料、化合物半導体や有機半導体を用いることができる。半導体材料の例としては、真性の（イントリンシックな）アモルファスシリコン、低濃度のＰ型アモルファスシリコン、低濃度のＮ型アモルファスシリコンなどが挙げられる。化合物半導体の例としては、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−ＶＩ族化合物半導体や、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＩＶ族化合物半導体が挙げられる。有機半導体の例としては、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、キナクリドン、亜鉛フタロシアニン（ＺｎＰｃ）等のフタロシアニン系材料、ナフタロシアニン系材料が挙げられる。
【００４０】
さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３に用いることができる。非晶質シリコン膜、有機半導体膜、量子ドット膜は、薄膜の形成が容易である。ここで、量子ドットとは、２０．０ｎｍ以下の粒径を有する粒子を示す。
【００４１】
また、イントリンシックな半導体は、キャリア密度が少ない。よって、イントリンシックな半導体を光電変換層１０３に用いることで、広い空乏層幅を実現することが可能である。これにより、高感度化、ノイズ低減を低減した光電変換層１０３を実現することができる。
【００４２】
上部電極１０１は、不図示のマイクロレンズ層および不図示のカラーフィルタ層を介して入射した光を光電変換層１０３に透過するような材料で形成される。例えば、上部電極１０１には、ＩＴＯのようにインジウムおよびスズを含む化合物、酸化物などの透明電極を用いることができる。透明電極を用いることにより、上部電極１０１を透過することによるによる入射光の光量低下を抑制できるため、光電変換部１２０の感度の低下を抑制することができる。他の上部電極１０１の例として、所定の量の光が透過する程度の薄さを有するポリシリコンや金属を、上部電極１０１として用いてもよい。金属は酸化物に比べて電気抵抗が低いため、金属を上部電極１０１の材料に用いた場合には、酸化物の上部電極１０１に対して、消費電力の低減と駆動の高速化が可能である。
【００４３】
第１ブロッキング層１０４と、光電変換層１０３と、第２ブロッキング層１０２のそれぞれが「同じ半導体材料」で形成される場合、それぞれが含む不純物濃度を互いに異ならせるようにする。例えば、第２ブロッキング層１０２はＮ型の半導体材料で形成され、光電変換層１０３はイントリンシックな半導体で形成され、第１ブロッキング層１０４がＰ型の半導体材料で形成される。つまり、光電変換層１０３の導電型（Ｉ型）と、ブロッキング部である第１ブロッキング層１０４の導電型（Ｐ型）とが異なる。さらに、第１ブロッキング層１０４の導電型（Ｐ型）と第２ブロッキング層１０２の導電型（Ｎ型）とが異なる。
【００４４】
また、第１ブロッキング層１０４を、光電変換層１０３とは異なる材料で形成することができる。このような構成の場合、第１ブロッキング層１０４と光電変換層１０３との間にはヘテロ接合が形成される。第１ブロッキング層１０４と光電変換層１０３との材料の違いは、第１ブロッキング層１０４と光電変換層１０３との間にエネルギー障壁を生成する。したがって、このヘテロ接合により、信号電荷とは逆の極性の電荷の、光電変換層１０３から画素電極１０５への注入を抑制（ブロッキング）することができる。なお、ここで言う「異なる材料」とは、その層を形成する主たる元素が異なることを指している。
【００４５】
もしくは、光電変換層１０３とは異なる材料でブロッキング層を構成することができる。このような構成によればヘテロ接合が形成される。材料の違いによりバンドギャップが異なるため、電子および正孔のうち一方に対してのみポテンシャルバリアを形成することができる。
【００４６】
第２ブロッキング層１０２と第１ブロッキング層１０４は、光電変換部１２０がダイオード特性を有するように構成される。つまり第２ブロッキング層１０２にＮ型の半導体を用いた場合、第１ブロッキング層にはＰ型の半導体を用いる。このとき信号電荷は正孔を利用する。
【００４７】
画素電極１０５は金属などの導電部材で構成される。画素電極１０５には、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられる。このような構成によれば、画素電極１０５と、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。したがって、製造プロセスを簡略化することができる。
【００４８】
（画素の平面構造・断面構造の説明）
次に、本実施例の光電変換装置の平面構造、断面構造について説明する。
【００４９】
図４は、２行２列の行列状に配された４個の画素１００の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。ここでは画素電極１０５より上部に積層される光電変換部は省略している。
【００５０】
図５は、図４におけるＸ−Ｙの一点破線に沿った光電変換装置の画素１００の断面構造を模式的に示している。なお、図１と同じ機能を有する部分には同じ符号を付してある。トランジスタについては対応するゲート電極に符号が付されている。ここで画素電極１０５の上部に積層される光電変換部も表示している。
【００５１】
以下図４、図５を用いて画素の構造について説明する。光電変換装置は半導体基板２００を含む。本実施形態において半導体基板２００はＰ型半導体からなる。半導体基板２００に、画素トランジスタのソース領域およびドレイン領域を含めた、不図示のＮ＋型不純物半導体領域（不純物拡散部）が配される。画素トランジスタとは、例えば、増幅トランジスタ１０６、選択トランジスタ１０７、リセットトランジスタ１０８である。半導体基板２００の上に、画素トランジスタのゲート電極、および、配線を構成する導電部材を含む複数の配線層２１２が配される。画素電極部をゼロバイアス駆動するための容量素子１０９の一方のノードである第１ノード５０１、他方のノードである第２ノード５０２を示す。容量素子１０９は、第１ノード５０１、第２ノード５０２と、その間に配された層間絶縁層により構成される。
【００５２】
図４において、電圧制御線１３２から分岐する配線により、リセットトランジスタ１０８のドレインと容量素子１０９の第２ノード５０２にリセット電圧Ｖｒｅｓが供給される。具体的には、分岐点Ｐ１において、電圧制御線１３２から各画素の配線に分岐される。また、分岐点Ｐ２において、リセットトランジスタ１０８のドレインと容量素子１０９の第１２ノード５０２に分岐される。このように、本実施例の光電変換装置は、１つの電圧制御線１３２から、各画素の領域内で分岐する構造とする。分岐点Ｐ２を設けることにより、リセットトランジスタ１０８と容量素子１０９とに電圧を供給する配線を共通化することができる。これにより、本実施例の光電変換装置は、１行複数列に配された複数の画素１００に渡って配される電圧制御線１３２の本数を、減らすことができる。また、本実施例の光電変換装置は、電圧制御線１３２の本数を減らすことができるため、電圧制御部１１０が電圧制御線１３２に電圧を出力するバッファ回路を備える場合には、このバッファ回路の数も減らすことができる。
【００５３】
本実施例では、電源電圧Ｖｄｄは電源線（Ｖｄｄ線）１３５から各行の画素に供給されている。他の例として、上部電極１０１に供給される電源電圧Ｖｓが電源電圧Ｖｄｄを兼ねてもよい。これにより電源電圧Ｖｄｄを供給する電源線１３５を省略することができる。これにより、電源電圧Ｖｄｄを供給する配線の面積の分、画素領域の配線面積を縮小できる。
【００５４】
（光電変換部の機能と電子シャッター動作の説明）
次に、本実施例における画素１００の動作、ならびに、第１ブロッキング層１０４、光電変換層１０３、第２ブロッキング層１０２の機能について詳しく説明する。
【００５５】
図６は光電変換部１２０に入射光が全く入らない状態（暗時とする）における、Ｉ−Ｖ特性を示している。図６において、縦軸は上部電極１０１と画素電極１０５との間に流れる電流Ｉｄ、横軸は光電変換部１２０に印加される電圧Ｖｂを示す。この電圧Ｖｂは、上部電極１０１と画素電極１０５との間の電圧差である。電圧Ｖｆはフォトダイオードの順方向の立ち上がり電圧である。
【００５６】
光電変換部１２０が光電変換を行う場合（光電変換モード）の上部電極１０１と画素電極１０５の電圧の大小関係は、光電変換層１０３に逆バイアスが印加される関係となる。光電変換層１０３に光が入射すると、光電変換層１０３に電子と正孔が生じる。光電変換モードのバイアス条件では、光電変換層１０３に生じた正孔は画素電極１０５に移動し、電子は上部電極１０１に移動する。画素電極１０５は、この光電変換層１０３で生じた正孔を蓄積する。
【００５７】
光電変換層１０３に順バイアスが印加され、かつ立ち上がり電圧Ｖｆより高い範囲に電圧ＶｂがあるＡモードでは、上部電極１０１から光電変換層１０３に電子が注入される。
【００５８】
光電変換層１０３に順バイアスが印加され、かつ立ち上がり電圧Ｖｆより低い範囲に電圧ＶｂがあるＢモードでは、光電変換部１２０は、後述する電子シャッター動作を行う状態となる。
【００５９】
図７（ａ）、図７（ｂ）は、光電変換部１２０に印加される電圧のバイアス条件と、このバイアス条件における光電変換部１２０におけるエネルギーバンド構造とを模式的に示している。図７（ａ）は図６における光電変換モード（信号電荷を画素電極１０５が蓄積するモード）に対応する。図７（ｂ）は図６におけるＢモード（電子シャッターを行うモード）に対応する。図７（ａ）、図７（ｂ）の縦軸は、電子、正孔に対するポテンシャルを示している。図７の下に行くほど、電圧は高くなる。
【００６０】
図７（ａ）、図７（ｂ）のそれぞれは、上部電極１０１、第２ブロッキング層１０２、光電変換層１０３、第１ブロッキング層１０４、画素電極１０５のエネルギーバンドを示している。図７（ａ）では、一例として、上部電極１０１がＩＴＯ、画素電極１０５がＴｉＮｘで形成されている場合を示している。以下、他の図面に示しているエネルギーバンド図についても、特に断りのない限り、上部電極１０１および画素電極１０５の材料は図７（ａ）と同じである。
【００６１】
図７（ａ）、図７（ｂ）に示した電圧Ｅｆ１は上部電極１０１のフェルミ準位であり、電圧Ｅｆ２は画素電極１０５のフェルミ順位である。第２ブロッキング層１０２、光電変換層１０３、第１ブロッキング層１０４に関しては、伝導帯と価電子帯との間のバンドギャップが示されている。
【００６２】
図７（ａ）は、図６における光電変換モードに対応する。光電変換部１２０が光電変換を行って生成した電荷のうちの信号電荷である電子が、画素電極１０５に蓄積される状態のポテンシャルを示す。光電変換によって生じた正孔を黒丸で示しており、電子を白丸で示している。光電変換部１２０が光電変換モードとなるように、上部電極１０１に供給される電圧Ｖｓが、第１電圧である電圧Ｖｓ１（例えばＶｄｄと同じ３．３Ｖ）に設定される。逆バイアス状態にある光電変換層１０３は空乏化している。
【００６３】
光電変換層１０３で生成した電荷のうちの電子は、画素電極１０５に移動する。光電変換モードの間、画素電極１０５には、光電変換層１０３が生成した電子が蓄積されていく。この画素電極１０５に蓄積された信号電荷量に応じて、ノードＢの電圧が低下する。ノードＢの電圧の低下により、光電変換層１０３のバンド構造は、フラットバンド状態に向かって変化する。
【００６４】
なお、光電変換部１２０は第２ブロッキング層１０２を備える。これにより、上部電極１０１から光電変換層１０３への正孔の注入が抑制される。このため、上部電極１０１から光電変換層１０３に正孔が注入されることによって生じる暗電流の発生を抑えることができる。つまり、第２ブロッキング層１０２は、信号電荷と同じ極性の電荷である正孔の、上部電極１０１から光電変換層１０３への注入を抑制する第２ブロッキング部である。
【００６５】
光電変換層１０３で発生した電子は、上部電極１０１に向かって移動することによって、光電変換部１２０の外部に排出される。
【００６６】
光電変換部１２０は第１ブロッキング層１０４を備える。これにより、画素電極１０５から光電変換層１０３への電子の注入を抑制することができる。これにより、光電変換層１０３における、正孔と電子の再結合の発生を抑制することができる。よって、画素電極１０５から光電変換層１０３への電子の注入によって生じる、感度の低下が抑制される。つまり、第１ブロッキング層１０４は、信号電荷である正孔を光電変換層１０３から画素電極１０５に注入させ、信号電荷とは反対の極性の電荷である電子の光電変換層１０３から画素電極１０５への注入を抑制するブロッキング部である。なお、第１電極は上部電極１０１であり、第２電極は画素電極１０５である。
【００６７】
図７（ｂ）は、図６のＢモードに対応した光電変換部１２０のポテンシャルを示す。図６に示したＢモードでは、電子シャッター動作を実現する。光電変換の開始と、光電変換モードからＢモードへの移行の動作のそれぞれを、図１に示した全ての画素１００が同時に行うことによって、グローバル電子シャッターを実現することができる。光電変換部１２０がＢモードとなるように、上部電極１０１に供給される電圧Ｖｓが、第２電圧である電圧Ｖｓ２（例えば０Ｖ）に設定される。信号電荷が正孔であるので電圧Ｖｓ１と電圧Ｖｓ２の電圧には、Ｖｓ２＜Ｖｓ１の関係がある。
【００６８】
Ｂモードでは、光電変換層１０３はフラットバンド状態に近い状態にある。つまり、上部電極１０１からの正孔の注入はほとんど生じない。また、光電変換層１０３に印加されるバイアスが小さいため、光電変換によって生じた正孔の光電変換層１０３の外部への移動は、ほとんど生じない。光電変換層１０３で生成した電子の光電変換層１０３の外部への移動もまた、ほとんど生じない。したがって、画素電極１０５に蓄積されている正孔、電子の量の変動がほとんど生じない。この状態は、画素電極１０５に蓄積されている正孔が保持されている状態と、みなすことができる。したがって、本実施例の画素１００は、光電変換部１２０が光電変換モードからＢモードに移行することによって、光電変換部１２０の電荷蓄積期間が終了する。
【００６９】
（グローバルシャッター動作の説明）
図８は、本実施形態の光電変換装置に用いられるグローバルシャッター動作における駆動信号のタイミングチャートを示している。図８には、簡単のためｎ行目とｎ＋１行目の２行分の信号読み出し動作に対応した駆動信号が示されている。
【００７０】
時刻ｔ１から時刻ｔ２の間、光電変換部１２０を、図７（ａ）に示される光電変換モードになるように、全行の第１の電極１０１に共通電極駆動電圧Ｖｓ（ｎ）にＶｓ１（例えば３．３Ｖ）を供給する。この間全画素一括で光電変換が行われ、光信号電荷（正孔）が画素電極１０５に蓄積される（一括露光）。同時にリセット電圧Ｖｒｅｓ（ｎ）がローレベルＶ２（例えば０Ｖ）になる。このときバイアス制御容量Ｃｐ１０９を介してノードＢ、ＦＤ部の電位が振り下げられる。この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態に設定され、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジから外れる。
【００７１】
時刻ｔ２において、光電変換部１２０が、図７（ｂ）に示されるＢモードになるように、全行の上部電極１０１に電圧Ｖｓ（ｎ）としてＶｓ２（例えば１．５Ｖ）を供給する。この間、全ての画素の光電変換部の感度が、一括して実質的にゼロとなる。また同時に行選択信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１００の選択トランジスタ１０７がオンする。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。またリセット電圧Ｖｒｅｓ（ｎ）がハイレベルのＶｒ２（例えば１．５Ｖ）になる。このとき、容量素子１０９を介してノードＢ、ＦＤ部の電位が振り上げられる。後述するように、この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態から、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジに入る読み出し状態に設定される。
【００７２】
駆動信号ｐＴＳ（ｎ）が、時刻ｔ３においてハイレベルになり、時刻ｔ４においてローレベルになる。これにより、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【００７３】
時刻ｔ５において、リセット信号ｐＲＥＳ（ｎ）がハイレベルになり、時刻ｔ６において、駆動信号ｐＲＥＳ（ｎ）がローレベルになる。この間に、リセット電圧Ｖｒｅｓ（ｎ）はＶｒ２に維持されているので、ノードＢとＦＤ部の信号電荷がリセットされ、リセット電圧Ｖｒｅｓ（ｎ）の１．５Ｖに設定される。
【００７４】
その後、時刻ｔ７において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ８においてローレベルになる。これにより、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【００７５】
時刻ｔ９において、行選択信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。
【００７６】
列回路１４０に読み出されたノイズ信号Ｎと光信号Ｓは、駆動信号ＣＳＥＬに基づいて、列ごとに出力部１７０に出力される。出力部１７０は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換部（ＡＤＣ）２０４に出力する。
【００７７】
時刻ｔ１０おいて、行選択信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、ｎ＋１行目の画素１００の選択トランジスタ１０７がオンする。以降、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ１から時刻ｔ９と同様なので、説明を省略する。
【００７８】
各行の信号読み出し中、全行の上部電極１０１には電圧ＶｓとしてＶｓ２（１．５Ｖ）が印加されている。つまり、全ての画素はＢモードに設定されている。
【００７９】
以下同様に最後の行まで信号を読み出したのち、不図示のタイミングで全行のリセット電圧Ｖｒｅｓ（ｎ）が一括でＶｒ２（１．５Ｖ）に設定され、リセット信号ｐＲＥＳがハイレベルになり、所定の時間後ローレベルになる。これにより全画素のノードＢがＶｒ２（１．５Ｖ）にリセットされる（一括リセット）。読み出し期間中リセット電圧Ｖｒｅｓ（ｎ）をＶｒ２（１．５Ｖ）に維持してもよい。
【００８０】
再び時刻ｔ１のタイミングに戻り、光電変換部１２０を、図７（ａ）に示される光電変換モードになるように、全行の上部電極１０１に電圧ＶｓとしてＶｓ１（３．３Ｖ）を印加する。この電圧Ｖｓ１が上部電極１０１に印加されている間、全画素一括で光電変換モードに設定される（一括露光）。同時にリセット電圧Ｖｒｅｓ（ｎ）がローレベルＶ２（例えば０Ｖ）になる。このとき容量素子１０９を介してノードＢ、ＦＤ部の電位が振り下げられる。この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態に設定され、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジから外れる。このようにして、次のフレームの信号蓄積を行う。
【００８１】
（第１ブロッキング層１０４を備えることによる効果）
図９（ａ）〜図９（ｅ）のそれぞれを用いて、本実施例の効果を説明する。図９（ｂ）、図９（ｃ）は参考例であって、光電変換部１２０が第１ブロッキング層１０４を有しない例を示している。図９（ｄ）、図９（ｅ）は、これまでに述べてきた、光電変換部１２０が第１ブロッキング層１０４を有する例を示している。ただしここでは信号電荷として電子を利用する（電子蓄積型）場合で説明する。正孔を利用する場合も同様の効果がある。
【００８２】
図９（ａ）は、光電変換装置に入射した像を示している。Ｐ１の位置にある画素１００の光信号はダークレベルに近いレベルであり、Ｐ２の位置にある画素１００の光信号は飽和レベルに近いレベルである。このように撮像シーンによっては、１枚の像の中に、ダークレベルに近い画素Ｐ１、飽和レベルに近い画素Ｐ２が存在する。
【００８３】
参考例である図９（ｂ）、図９（ｃ）を説明する。図９（ｂ）は画素Ｐ１の光電変換部１２０のバンド構造を示している。図９（ｃ）は画素Ｐ２の光電変換部１２０のばんどこうぞうを示している。図９（ｂ）、図９（ｃ）のそれぞれにおいて示した実線は、光電変換領域におけるバンド構造を示している。図９（ｂ）、図９（ｃ）のそれぞれにおいて示した点線は、Ｂモードにおけるバンド構造を示している。
【００８４】
図９（ｂ）の画素Ｐ１の光電変換部１２０では、光電変換モードにおいて、実線で示したように、光信号による電子が画素電極１０５にほとんど蓄積されていない。よって、光電変換モードにおける、画素Ｐ１の光電変換部１２０のバンド構造は、光電変換部１２０のリセット時の逆バイアス状態に近いポテンシャルのままとなっている。
【００８５】
図９（ｃ）の画素Ｐ２の光電変換部１２０では、光電変換モードにおいて、実線で示したように、光信号による電子が画素電極１０５に蓄積され、ノードＢの電圧が低下している。よって、光電変換モードにおける、画素Ｐ２の光電変換部１２０のバンド構造は、フラットバンド状態に近い状態になっている。
【００８６】
ここで、ダークレベルに近い光信号を出力する画素Ｐ１が、Ｂモードにおいてフラットバンドとなるように電圧Ｖｓ２の電圧を設定したとする。よって、図９（ｂ）において点線で示したように、画素Ｐ１の光電変換部１２０は、Ｂモードにおいて、フラットバンド状態に近い状態になっている。
【００８７】
図９（ｃ）の画素Ｐ２の光電変換部１２０では、Ｂモードにおいて、点線で示したように、上部電極１０１の電圧が、画素電極１０５の電圧よりも相対的に高くなる。よって、光電変換部１２０がＢモードにある間、光電変換層１０３で発生する正孔が画素電極１０５に移動しやすくなる。
【００８８】
この光電変換層１０３中で発生する正孔が画素電極１０５に移動することによって、画素電極１０５に蓄積されていた電子が、消失することとなる。よって、画素Ｐ２の光信号が、本来出力すべき信号レベルから低下した信号レベルとなる。これにより、光電変換装置が出力した信号を用いて生成した画像において、高輝度の部分の輝度が低下する。つまり、画素電極１０５に蓄積されていた電子が消失せずに生成されたと仮定される画像に対して、コントラストが低下した画像が生成されることとなる。
【００８９】
本実施例の光電変換部１２０は、第１ブロッキング層１０４を有する。
【００９０】
図９（ｄ）は、本実施例の光電変換部１２０を備える画素Ｐ１のバンド構造を示している。図９（ｄ）では、図９（ｂ）と同じく、画素Ｐ１の光電変換部１２０は、Ｂモードにおいて、フラットバンド状態に近い状態になっている。
【００９１】
図９（ｅ）において、画素Ｐ２の光電変換部１２０がＢモードにある場合のバンド構造を点線で示している。光電変換層１０３で発生する正孔の光電変換層１０３から画素電極１０５への移動は、第１ブロッキング層１０４によって、抑制されている。
【００９２】
このように、光電変換部１２０が第１ブロッキング層１０４を有することによって、光電変換層１０３中で発生する正孔の画素電極１０５への移動が抑制されている。よって、図９（ｃ）では生じていた、画素電極１０５に蓄積されていた電子の消失もまた抑制される。よって、図９（ｃ）では生じていた、画素Ｐ２の光信号の信号レベルの低下もまた、抑制される。これにより、図９（ｃ）では生じていた、光電変換装置が出力した信号を用いて生成した画像における、高輝度の部分の輝度の低下もまた、抑制される。したがって、本実施例の光電変換装置は、従来の電子シャッター動作によって生じていた、画像のコントラストの低下を抑制することができる効果を有する。
【００９３】
なお、本実施例において、信号電荷が正孔であるとして説明したが、電子を信号電荷としても同じ効果が得られる。
【００９４】
（容量素子１０９と電圧制御部１１０の説明）
以下図面を用いて本発明における容量素子１０９と電圧制御部１１０の機能について詳述する。
【００９５】
図１０は画素電極１０５が接続されるＦＤ部の暗時のＩＶ特性を示す模式図である。ＦＤ部などの不純物拡散部と半導体基板は、ダイオードを構成することがある。この場合について、図１０は、縦軸をダイオードに流れる電流、横軸をダイオードにかかるバイアス電圧Ｖｂとして示した図である。
【００９６】
図１０において、点Ｐ１は逆バイアス状態を示している。また点Ｐ２はゼロバイアス状態を示している。また、点Ｐ３は順バイアス状態を示している。一般に不純物拡散部は半導体基板と電気的に分離するために点Ｐ１の逆バイアス状態に設定される。しかしながら不純物拡散部と半導体基板の間には欠陥が生じやすく、その欠陥を介してリーク電流が流れる。リーク電流は不純物拡散部と半導体基板の間に印加された逆バイアス電圧に依存するので、逆バイアス電圧が強まるにつれて、リーク電流が多くなる。図１０では、電流Ｉについて、リーク電流による成分も含めて示している。リーク電流は光電変換時（信号蓄積時）の暗電流となり、Ｓ／Ｎを劣化させるので好ましくない。
【００９７】
このリーク電流は、不純物拡散部の電圧をリセットした直後の期間である。この期間は、画素電極１０５が信号電荷の蓄積を行っている期間でもある。このリーク電流の影響を抑制するためには、不純物拡散部と半導体基板との間のバイアス電圧Ｖｂを、０Ｖである点Ｐ２に設定するのが好ましい。つまり、不純物拡散部であるＦＤ部に与えられる第１電圧と、ＦＤ部に接する半導体領域に与えられる所定の電圧とが略等しい状態とする。これをゼロバイアスリセットあるいはゼロバイアス駆動と言う。
【００９８】
図１１は増幅トランジスタ１０６および電流源１５０により構成される画素ソースフォロワ回路の入力電圧（ＦＤ部の電圧）Ｖｆｄと出力電圧Ｖｏｕｔの関係を示す模式図である。Ｖｍｉｎは画素ソースフォロワ回路がリニアリティを確保できるダイナミックレンジの最小値、Ｖｍａｘはダイナミックレンジの最大値を示す。Ｐ型半導体基板の電圧はＧＮＤ（０Ｖ）に設定されている。Ｖｍｉｎは１．５Ｖとし、Ｖｍａｘは２．５Ｖとする。
【００９９】
本実施例では、正孔を信号電荷としている。画素電極１０５、ＦＤ部のリセット電圧は、画素ソースフォロワ回路のリニアリティを確保するために、Ｖｍｉｎ以上の値にする。そこでリセット電圧を１．５Ｖとして、画素電極１０５、ＦＤ部をリセットする。画素電極１０５に集められた正孔は、ＦＤ部に蓄積される。したがって、ＦＤ部の電圧は時間の経過とともに上昇する。
【０１００】
ＦＤ部は、Ｎ型の不純物拡散部を有する。この不純物拡散部は、画素電極１０５とのコンタクト部を兼ねる。よって、ＦＤ部の不純物拡散部はＮ＋型の半導体領域として表される。
【０１０１】
画素電極１０５、ＦＤ部のリセットが解除された後のＮ＋型の不純物拡散部の電圧は１．５Ｖである。また、Ｐ型半導体基板の電圧は０Ｖである。よって、１．５Ｖの逆バイアス状態となるため、リーク電流が多く発生することとなる。
【０１０２】
一方、ゼロバイアスリセットとして、０Ｖ近傍にリセット電圧を設定すると、画素電極１０５、ＦＤ部のリセットが解除された後のＮ＋型の不純物拡散部の電圧は０Ｖ近傍の値となる。したがって、図１１に示した、画素ソースフォロワ回路のダイナミックレンジの下限であるＶｍｉｎの値を下回ることとなる。よって、画素ソースフォロワ回路からの信号の精度の高い読み出しが行えない。
【０１０３】
そこで本発明では、リセット電圧は、画素ソースフォロワ回路のダイナミックレンジに収まる値（本実施例では１．５Ｖ）に設定する。また、信号蓄積中は、容量素子１０９に供給する電圧を、電圧制御部１１０が変化させることにより、画素電極１０５、ＦＤ部の電圧を振り下げる。これによって、図１１に示した電圧Ｖｂを、０Ｖ付近にシフトさせる。そして、画素ソースフォロワ回路が信号を出力する期間には、画素電極１０５、ＦＤ部の電圧を振り上げる。これにより、ＦＤ部の電圧を、画素ソースフォロワ回路のダイナミックレンジに収まるようにすることができる。これにより、画素ソースフォロワ回路が、ＦＤ部が蓄積した正孔の量に対応する信号を精度よく出力することができる。
【０１０４】
このように、本実施例では、容量素子１０９の第２ノード５０２の電圧を、リセット時（１．５Ｖ）、信号蓄積時（０Ｖ）、読み出し時（１．５Ｖ）で変化させる。これにより、不純物拡散部と半導体基板との間で生じるリーク電流を低減しつつ、画素ソースフォロワ回路が精度よく信号を出力することができる。
【０１０５】
容量素子１０９と電圧制御部１１０によるノードＢの電圧の制御量（振り下げ幅、振り上げ幅）は、ノードＣの電圧の変化量ｄＶｒｅｓに対して、容量素子１０９の容量値ＣｐとノードＢが有する容量の容量値Ｃ２との比に応じて決まる。ノードＢの電圧の変化量ｄＶＢは、ｄＶＢ＝ｄＶｒｅｆ×Ｃｐ／（Ｃｐ＋Ｃ２）と表される。ノードＢが有する容量の容量値には、光電変換部１２０が有する容量の容量値、ノードＢ周辺の他の寄生容量の容量値を含む。本実施例においては、ノードＢが有する容量の容量値は、光電変換部１２０が有する容量の容量値が支配的である。容量素子１０９の容量値Ｃｐを適宜設計することにより、ノードＢの電圧の変化量ｄＶＢを制御することができる。
【０１０６】
本実施例では信号電荷が正孔で画素トランジスタがＮＭＯＳトランジスタの場合で説明した。他の例として、信号電荷が電子で、画素トランジスタがＰＭＯＳトランジスタの構成であっても同じ効果を得ることができる。
【０１０７】
（実施例２）
本実施例について、実施例１と異なる点を中心に説明する。
【０１０８】
実施例１の光電変換装置は、グローバルシャッター動作を行っていた。本実施例では、ローリングシャッターを行う点で、実施例１と異なる。
【０１０９】
本実施例の光電変換装置の構成は、実施例１と同じとすることができる。
【０１１０】
図１２は、本実施例の光電変換装置の動作を示したタイミング図である。図１２には、ｎ行目の読み出し動作に対応した駆動信号が示されている。一方、図１３には、ｎ行目とｎ＋１行目の２行分の信号の読み出し動作に対応した駆動信号を示している。
【０１１１】
行選択信号ｐＳＥＬは選択トランジスタ１０７のゲートに供給される。リセット電圧Ｖｒｅｓはリセットトランジスタ１０８のドレインと容量素子１０９の一方のノードに供給される。リセット信号ｐＲＥＳはリセットトランジスタ１０８のゲートに供給される。駆動信号ｐＴＳはＳ／Ｈスイッチ３０３に供給される。駆動信号ｐＴＮはＳ／Ｈスイッチ３０５に供給される。駆動信号ＣＳＥＬは列回路１４０に供給される。
【０１１２】
行選択信号ｐＳＥＬ、リセット信号ｐＲＥＳ、駆動信号ｐＴＳ、駆動信号ｐＴＮがハイレベルの時に、対応するトランジスタまたはスイッチがオンする。行選択信号ｐＳＥＬ、リセット信号ｐＲＥＳ、駆動信号ｐＴＳ、駆動信号ｐＴＮがローレベルの時に、対応するトランジスタまたはスイッチがオフする。ここで不図示の電圧Ｖｓ（ｎ）は、光電変換部１２０のノードＡに供給されている。ローリングシャッター動作では、電圧Ｖｓ（ｎ）は、光電変換部１２０が常に弱バイアス状態で光電変換モードとなるように、固定値（電源電圧Ｖｄｄと同じ３．３Ｖ）に設定される。
【０１１３】
時刻ｔ１より前の期間は、ｎ行目の画素１００の光電変換部１２０、および、ｎ＋１行目の画素１００の光電変換部１２０の画素電極１０５が信号電荷を蓄積している状態である。また、リセット電圧Ｖｒｅｓ（ｎ）はローレベルＶｒ１（例えば０Ｖ）に設定されている。これにより、ＦＤ部はゼロバイアスリセットをされた後、ゼロバイアス駆動状態となっている。
【０１１４】
時刻ｔ１において、行選択信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１００の選択トランジスタ１０７がオンする。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。
【０１１５】
時刻ｔ２において、リセット電圧Ｖｒｅｓ（ｎ）がハイレベルＶｒ２（例えば１．５Ｖ）になる。このとき、容量素子１０９を介してノードＢおよび、ＦＤ部の電圧が振り上げられる。これにより、ノードＢ、ＦＤ部はゼロバイアス駆動状態から、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジに入る読み出し状態に設定される。
【０１１６】
時刻ｔ３において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、時刻ｔ４においてローレベルになる。この間に、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【０１１７】
時刻ｔ５において、リセット信号ｐＲＥＳ（ｎ）がハイレベルになり、時刻ｔ６においてローレベルになる。この間に、リセット電圧Ｖｒｅｓ（ｎ）はＶｒ２である１．５Ｖに維持されているので、ノードＢとＦＤ部の信号電荷がこの１．５Ｖの電圧を用いてリセットされる。リセット電圧Ｖｒｅｓ（ｎ）の１．５Ｖに設定されたあと光電変換モードになる。電圧Ｖｓ（ｎ）は３．３Ｖであり、画素電極１０５の電圧は１．５Ｖなので、光電変換部１２０は逆バイアス状態となる。
【０１１８】
その後、時刻ｔ７において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ８においてローレベルになる。この間に、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。光電変換部１２０が光電変換モードになった状態で光が入射していると、光により信号電荷が生成されるので、時刻ｔ７と時刻ｔ８の間隔は狭い方がよい。本実施形態では電圧Ｖｓ（ｎ）は固定とした。他の例として、信号読み出し期間のＨＢＬＮＫ（ｎ）中は、電圧Ｖｓ（ｎ）をＶｓ２に設定して、光電変換膜を不感状態とする。この不感状態の期間に、列回路１４０の容量ＣＴＮが信号Ｎを保持するようにしてもよい。
【０１１９】
この後、ｎ行目の画素１００は、次のフレームの信号電荷の蓄積を開始する。信号電荷の蓄積中の、光電変換部１２０のエネルギーバンドの状態が、図７（ａ）に示されている。
【０１２０】
時刻ｔ９において、リセット電圧Ｖｒｅｓ（ｎ）がローレベルＶ２（例えば０Ｖ）になる。このとき容量素子１０９を介してノードＢ、ＦＤ部の電圧が振り下げられる。この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態に設定される。これにより、本実施例の光電変換装置もまた、実施例１と同じく、ＦＤ部の不純物領域と半導体基板２００と間で生じる暗電流を抑制した状態で、信号蓄積を行うことができる。
【０１２１】
時刻ｔ１０において、行選択信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。
【０１２２】
列回路１４０に読み出されたノイズ信号Ｎと光信号Ｓは、駆動信号ＣＳＥＬに基づいて、列ごとに出力部１７０に出力される。出力部１７０は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換部１８０に出力する。
【０１２３】
以降図１３に示すように、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ１から時刻ｔ８と同様なので、説明を省略する。
【０１２４】
このように、本実施例においても、実施例１と同じく、回路面積を低減しながら、ノイズの少ない信号読み出しを行うことができる。
【０１２５】
（実施例３）
本実施例の光電変換装置について、実施例２と異なる点を中心に説明する。
【０１２６】
実施例１と同じ画素構成を備えていた実施例２の光電変換装置の画素１００は、選択トランジスタ１０７を備えていた。本実施例は、画素１００が選択トランジスタ１０７を有しない構成である。本実施例では、実施例２の画素１００の選択トランジスタ１０７が行っていた、画素行の選択と非選択の切り替えを、電圧制御部１１０が出力する電圧を変更してＦＤ部に与えることによって行う。
【０１２７】
図１４は、本実施例の光電変換装置が備える画素１００の回路図である。本実施例の画素１００は、上述した通り、選択トランジスタ１０７を有しない構成である。その他の構成については、実施例２の画素１００の構成と同じである。
【０１２８】
本実施例では、電圧制御部１１０がリセットトランジスタ１０８を介してＦＤ部の電圧（ＦＤ電圧）を制御することで、行選択を行うことを特徴とする。これにより実施例１に対して選択トランジスタを省略できる。これにより、画素１００の回路面積を低減できる。また、ｐＳＥＬ制御線を省略することができることから、画素領域の配線面積もまた低減できる。
【０１２９】
図１５は、本実施例の光電変換装置に用いられるローリングシャッター動作における駆動信号のタイミングチャートを示している。以下、実施例２と異なる部分を中心にした説明を行う。
【０１３０】
時刻ｔ１において、リセット電圧Ｖｒｅｓ（ｎ）がハイレベルＶｒ２（例えば１．５Ｖ）になる。このとき容量素子１０９を介してノードＢ、ＦＤ部の電圧が振り上げられる。図１１で説明したように、この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態から、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジに入る読み出し状態に設定される。このときｎ行目の画素ソースフォロワ回路は動作状態となる。その他の行の画素ソースフォロワ回路は日動作状態となっている。つまりリセット電圧Ｖｒｅｓ（ｎ）をハイレベルＶｒ２に設定することで、ｎ行目を選択する選択動作を行っている。
【０１３１】
時刻ｔ２において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、時刻ｔ３においてローレベルになる。この間に、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む信号Ｓが、列回路１４０の容量ＣＴＳに保持される。
【０１３２】
時刻ｔ４において、リセット信号ｐＲＥＳ（ｎ）がハイレベルになり、時刻ｔ５においてローレベルになる。この間に、リセット電圧Ｖｒｅｓ（ｎ）はＶｒ２に維持されているので、ノードＢとＦＤ部の信号電荷がリセットされ、リセット電圧Ｖｒｅｓ（ｎ）の１．５Ｖに設定されたあと光電変換モードになる。電圧Ｖｓ（ｎ）は３．３Ｖであり、画素電極１０５の電圧は１．５Ｖなので、光電変換部１２０は逆バイアス状態となる。
【０１３３】
その後、時刻ｔ６において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ７においてローレベルになる。この間に、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【０１３４】
時刻ｔ８において、リセット電圧Ｖｒｅｓ（ｎ）がローレベルＶｒ１（例えば０Ｖ）になる。このとき、容量素子１０９を介してノードＢ、ＦＤ部の電圧が振り下げられる。この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態に設定される。よって、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジから外れる。これによりｎ行目の画素ソースフォロワ回路は非動作状態となり、非選択動作を実現することができる。
【０１３５】
電圧制御部１１０は、リセット電圧Ｖｒｅｓ（ｎ）の電圧をＶｒ１とＶｒ２とに切り替える動作を行う。この動作により、選択トランジスタ１０７の働きを代用できる。これにより、選択トランジスタ１０７、ｐＳＥＬ信号線を省略することができる。これにより、上述したように、画素１００の回路面積と、画素領域の配線面積とを、実施例２の光電変換装置に比べて低減することができる。
【０１３６】
（実施例４）
本実施例の光電変換装置について、実施例１と異なる点を中心に説明する。
【０１３７】
図１６に実施例２の光電変換部１２０の構成を示す。図３と同じ機能を有する部分には、同じ符号を付してある。実施例１と同じ部分については、説明を省略する。
【０１３８】
以下図を用いて本実施形態の特徴を説明する。
【０１３９】
図１６のノードＢは、増幅トランジスタ１０６のゲート電極に接続される。ノードＢはリセットトランジスタ１０８のソース電極に接続される。ノードＢは容量素子１０９の第一の端子に接続される。リセットトランジスタ１０８のドレインはリセット電圧Ｖｒｅｓに接続される。リセットトランジスタ１０８はオンすると、ＦＤ部の電圧をリセット電圧Ｖｒｅｓに設定する。本実施例では、容量素子１０９の第２ノードは、ノードＤに接続される。ノードＤは電圧制御部１１０に接続され、容量素子１０９を介してノードＢと、ＦＤ部の電圧とを制御する。またノードＤは選択トランジスタ１０７のゲートに接続されている。これにより、電圧制御部１１０は選択トランジスタのオン、オフを制御する。
【０１４０】
実施例１では、リセットトランジスタ１０８にリセット電圧Ｖｒｅｓを供給する配線と、容量素子１０９に電圧を供給する配線とを共通にしていた。本実施例では、選択トランジスタ１０７のゲートの電圧を制御する配線と、容量素子１０９に電圧を供給する配線とを共通にする。
【０１４１】
図１７は、本実施例の光電変換装置に用いられるローリングシャッター動作における駆動信号のタイミングチャートを示している。実施例２と異なる部分を中心に説明する。
【０１４２】
時刻ｔ１において、制御電圧（行選択信号）ｐＳＥＬ（ｎ）がハイレベルＶｒ２（例えば１．５Ｖ）になり、ｎ行目の画素１００の選択トランジスタ１０７がオンして、ｎ行目が選択状態になる。これにより、ｎ行目の画素１００の増幅トランジスタ１０６が信号を出力する。同時に容量素子１０９を介してノードＢ、ＦＤ部の電圧が振り上げられる。図１１で説明したように、この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態から、増幅トランジスタ１０６と電流源１５０で構成される画素ソースフォロワ回路のダイナミックレンジに入る読み出し状態に設定される。このときｎ行目の画素ソースフォロワ回路は動作状態となる。
【０１４３】
時刻ｔ４において、リセット信号ｐＲＥＳ（ｎ）がハイレベルになり、時刻ｔ５においてローレベルになる。ＦＤ部はリセット電圧Ｖｒｅｓ（ｎ）の１．５Ｖに設定される。
【０１４４】
その後、時刻ｔ６において駆動信号ｐＴＮ（ｎ）がハイレベルになり、時刻ｔ７においてローレベルになる。この間に、増幅トランジスタ１０６の閾値ばらつきを含む信号Ｎが、列回路１４０の容量ＣＴＮに保持される。
【０１４５】
時刻ｔ８において、制御電圧（行選択信号）ｐＳＥＬ（ｎ）がローレベルＶｒ１（例えば０Ｖ）になる。選択トランジスタ１０７がオフして、ｎ行目が非選択状態となる。このとき、容量素子１０９を介してノードＢ、ＦＤ部の電圧が振り下げられる。この動作によりノードＢ、ＦＤ部はゼロバイアス駆動状態に設定される。
【０１４６】
本実施例においては、選択トランジスタ１０７のゲートと容量素子１０９の第２ノードが同一の制御線ｐＳＥＬに接続される。これにより、選択トランジスタ１０７のゲートと容量素子１０９の第２ノードとを別々の制御線を用いて電圧を供給する場合に比べて、制御線の本数を減らすことができる。また、本実施例では、選択トランジスタ１０７と容量素子１０９の第２ノードは、同一の電圧制御部１１０に接続される。これにより、選択トランジスタ１０７と容量素子１０９の第２ノードとを別々の電圧制御部で制御する場合に比べて、電圧制御部の回路面積を低減することができる。
【０１４７】
なお、本実施例の光電変換装置を、実施例３のように、選択トランジスタ１０７を有しない構成に応用することもできる。
【０１４８】
図１８は、その一例を示した画素１００の回路図である。
【０１４９】
制御電圧（行選択信号）ｐＳＥＬ（ｎ）の電圧をＶｒ１、Ｖｒ２と制御する動作により、選択トランジスタの働きを代用できるので、選択トランジスタ、ｐＳＥＬ信号線を省略することができる。画素面積をさらに低減することができる。
【０１５０】
（実施例５）
本実施例の光電変換装置について、実施例１と異なる点を中心に説明する。
【０１５１】
本実施例の光電変換装置が有する画素１００の光電変換部１２０は、光電変換層１０３と画素電極１０５との間に絶縁層が挟まれた、いわゆるＭＩＳ型の光電変換部である。
【０１５２】
図１９に本実施例の光電変換部１２０の構成を示す。図３と同じ機能を有する部分には、同じ符号を付してある。実施例１と同じ部分については、説明を省略する。
【０１５３】
本実施例の光電変換部１２０は、上部電極１０１、ブロッキング層１０２、光電変換層１０３、絶縁層１１１、画素電極１０５を含む。光電変換部１２０は、いわゆるＭＩＳ型の構成となる。上部電極１０１には、所定の電圧Ｖｓが供給される。本実施例においても、光電変換層１０３が生成する信号電荷を正孔とする。上部電極１０１には、例えば３Ｖの電圧Ｖｓが供給される。
【０１５４】
増幅トランジスタ１０６のゲートは、増幅手段の入力ノードである。増幅トランジスタ１０６のゲートは、画素電極１０５に電気的に接続されている。
【０１５５】
画素電極１０５は、容量素子１０９の第１ノードに電気的に接続されている。容量素子１０９の第２ノードは、第１ノードと容量結合している。別の観点で言えば、ノードＣは容量素子１０９を介してノードＢと容量結合している。本実施例では、容量素子１０９の第２ノードに、電圧制御部１１０が接続される。電圧制御部１１０から、電圧制御線（Ｖｒｅｆ線）１３５を介して電圧Ｖｒｅｆが容量素子１０９の第２ノードとリセットトランジスタ１０８とに供給される。電圧制御部１１０は、リセットトランジスタ１０８がオフのとき、容量素子１０９の第２端子に、少なくとも第１電圧Ｖｒｅｆ１と、第１電圧Ｖｒｅｆ１とは異なる値の第２電圧Ｖｒｅｆ２を供給する。これによりノードＢの電圧の振り下げ、振り上げ動作を行う。
【０１５６】
信号電荷が正孔の場合、第２電圧Ｖｒｅｆ２は第１電圧Ｖｒｅｆ１より高い電圧である。信号電荷が正孔の場合、例えば、第１電圧Ｖｒｅｆ１は０Ｖであり、第２電圧Ｖｒｅｆ２は５Ｖである。一方、信号電荷が電子の場合では、第２電圧Ｖｒｅｆ２は第１電圧Ｖｒｅｆ１より低い電圧である。信号電荷が電子の場合、例えば、第１電圧Ｖｒｅｆ１が５Ｖであり、第２電圧Ｖｒｅｆ２が０Ｖである。
【０１５７】
リセットトランジスタ１０８のドレインは、ノードＣに接続される。リセットトランジスタ１０８のソースは、画素電極１０５、および、増幅トランジスタ１０６のゲートに接続されている。電圧制御部１１０は、リセットトランジスタ１０８がオンのとき、リセット電圧ＶｒｅｓをノードＣに供給する。このような構成により、リセットトランジスタ１０８は、ノードＢの電圧をリセット電圧Ｖｒｅｓにリセットすることができる。本実施例においては、電圧制御部１１０は、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｓの３値出力を制御する。
【０１５８】
次に、リセットトランジスタ１０８の供給するリセット電圧Ｖｒｅｓについて説明する。信号電荷が正孔の場合、リセット電圧Ｖｒｅｓは、光電変換部１２０の上部電極１０１に供給される電圧Ｖｓよりも低い電圧である。信号電荷が電子の場合、リセット電圧Ｖｒｅｓは、光電変換部１２０の上部電極１０１に供給される電圧Ｖｓよりも高い電圧である。
【０１５９】
本実施例では、ノードＣの電圧Ｖｒｅｆを制御することで、容量素子１０９を介してノードＣと結合しているノードＢの電圧を制御する。そのため、ノードＣに供給される電圧Ｖｒｅｆと、リセット電圧ＶｒｅｓあるいはノードＡに供給される電圧Ｖｓとの直流的な電圧の大小関係は、特に制限されない。
【０１６０】
次に、本実施例の光電変換装置の動作について説明する。図２０は、光電変換部１２０におけるエネルギーバンドを模式的に示している。図２１は、本実施例の光電変換装置に用いられる駆動信号のタイミングチャートを示している。
【０１６１】
図２０には、上部電極１０１、ブロッキング層１０２、光電変換層１０３、絶縁層１１１、画素電極１０５のエネルギーバンドが示されている。図２０の縦軸は電子、正孔に対するポテンシャルを表している。図２０の上に行くほど、電子に対するポテンシャルが高い。したがって、図２０の上に行くほど、電圧は低くなる。上部電極１０１、および、画素電極１０５については、自由電子のエネルギー準位が示されている。ブロッキング層１０２、および、光電変換層１０３については、伝導帯のエネルギー準位と価電子帯のエネルギー準位との間のバンドギャップが示されている。なお、光電変換層１０３と絶縁層１１１との界面における光電変換層１０３のポテンシャルを、便宜的に、光電変換層１０３の表面ポテンシャル、あるいは、単に表面ポテンシャルと呼ぶ。
【０１６２】
光電変換部１２０の動作としては、以下のステップ（１）〜（６）が繰り返し行われる。ステップ（１）は、増幅手段の入力ノードのリセットを行うステップである。ステップ（２）は、ノイズ信号Ｎの読み出し（Ｎ読み）を行うステップである。ステップ（３）は、光電変換部からの信号電荷の排出（電荷排出動作）を行うステップである。ステップ（４）は、光信号Ｓの読み出し（Ｓ読み）を行うステップである。ステップ（５）は、信号電荷の蓄積の開始前のリセットを行うステップである。ステップ（６）は、信号電荷の蓄積（蓄積動作）を行うステップである。以下、それぞれのステップについて説明する。
【０１６３】
図２０（ａ）は、ステップ（１）からステップ（２）における光電変換部１２０の状態を示している。上部電極１０１には、電圧Ｖｓが供給されている。電圧Ｖｓは、例えば、３Ｖである。光電変換層１０３と絶縁層１１１の界面には、蓄積期間中に生じた信号電荷として、白丸で示された正孔が蓄積されている。蓄積された正孔の量に応じて、光電変換層１０３の表面ポテンシャルは低くなる方向（電圧が高くなる方向）へ変化する。信号電荷として、電子が界面に蓄積される場合、蓄積される電子の量に応じて、表面ポテンシャルは高くなる方向（電圧が低くなる方向）へ変化する。また、ノードＣには第１電圧Ｖｒｅｆ１が供給されている。第１電圧Ｖｒｅｆ１は、例えば、０Ｖである。時刻ｔ１で、行選択信号ｐＳＥＬ（ｎ）がハイレベルとなり、選択トランジスタ１０７がオンとなり、読み出し行が選択される。
【０１６４】
時刻ｔ２でリセット信号ｐＲＥＳ（ｎ）がハイレベルとなり、リセットトランジスタ１０８がオンする。電圧制御部１１０により、画素電極１０５を含むノード、つまり、ノードＢの電圧がリセット電圧Ｖｒｅｓにリセットされる。同時に増幅トランジスタ１０６のゲートの電圧がリセットされる。リセット電圧Ｖｒｅｓは、例えば、１．５Ｖである。
【０１６５】
その後、時刻ｔ３で、リセット信号ｐＲＥＳ（ｎ）がローレベルとなり、リセットトランジスタ１０８がオフする。このときリセットトランジスタ１０８によるリセットノイズ（図２０のノイズｋＴＣ１）が発生する。その後ノードＢは電気的にフローティングに維持される。
【０１６６】
リセット動作による画素電極１０５の電圧の変化に応じて、光電変換層１０３の表面ポテンシャルは変化する。この時の画素電極１０５の電圧の変化の方向は、信号電荷が蓄積することによって生じた画素電極１０５の電圧の変化とは反対の方向である。そのため、信号電荷の正孔は、光電変換層１０３に蓄積されたままである。また、ブロッキング層１０２によって上部電極１０１からの正孔の注入が抑制されるため、光電変換層１０３に蓄積された信号電荷の量の変化が生じにくくなっている。
【０１６７】
時刻ｔ４で、駆動信号ｐＴＮ（ｎ）がハイレベルとなり、増幅トランジスタ１０６から出力されたリセットノイズを含むノイズ信号Ｎ（Ｖｒｅｓ＋ｋＴＣ１）が、列回路１４０の容量ＣＴＮに保持される（Ｎ読み）。時刻ｔ５で、駆動信号ｐＴＮ（ｎ）がローレベルとなり、Ｎ読み動作が終わる。
【０１６８】
図２０（ｂ）および（ｃ）は、ステップ（３）における光電変換部１２０の状態を示している。まず、時刻ｔ６で、ノードＣに第２電圧Ｖｒｅｆ２が供給される。信号電荷として正孔を用いているため、第２電圧Ｖｒｅｆ２は第１電圧Ｖｒｅｆ１より高い電圧である。第２電圧Ｖｒｅｆ２は、例えば、５Ｖである。
【０１６９】
このとき、画素電極１０５（ノードＢ）の電圧は、ノードＣの電圧の変化と同じ方向に向かって変化する。画素電極１０５の電圧の変化量ｄＶＢは、画素電極１０５に接続された容量素子１０９の容量値Ｃｐと、光電変換部１２０が有する容量の容量値Ｃ２との比に応じて決まる。ノードＣの電圧の変化量ｄＶｒｅｆに対して、画素電極１０５の電圧の変化量ｄＶＢは、ｄＶＢ＝ｄＶｒｅｆ×Ｃｐ／（Ｃｐ＋Ｃ２）と表される。なお、画素電極１０５を含むノードＢは他の容量成分を含みうる。しかし光電変換部１２０が有する容量の容量値Ｃ２は、他の容量成分に比べて十分に大きくなるように設計されるので、ノードＢの容量値は、光電変換部１２０が有する容量の容量値Ｃ２と実質的に等しいとみなすことができる。
【０１７０】
本実施例では、画素電極１０５の電圧の変化量ｄＶＢが、上部電極１０１の電圧Ｖｓとリセット電圧Ｖｒｅｓとの差（Ｖｓ−Ｖｒｅｓ）よりも十分に大きい。そのため、画素電極１０５のポテンシャルは、上部電極１０１のポテンシャルよりも低くなり、光電変換層１０３のポテンシャルの傾きが反転する。これにより、黒丸で示された電子が上部電極１０１から光電変換層１０３へ注入される。また、信号電荷として光電変換層１０３と電荷ブロッキング層２１０の界面に蓄積された正孔の全部が、ブロッキング層１０２の方へ移動する。このとき信号電荷である正孔は捕獲準位に捕獲されていないので、光電変換層１０３からブロッキング層１０２に速やかに移動することができる。そして、ブロッキング層１０２に移動した正孔は、ブロッキング層１０２の多数キャリアである電子と結合して消滅する。その結果、光電変換層１０３の正孔が光電変換層１０３から排出される。光電変換層１０３の全体が空乏化する場合には、信号電荷として蓄積された正孔の全部が排出される。
【０１７１】
次に、図２０（ｃ）に示される状態においては、時刻ｔ７で、ノードＣに第１電圧Ｖｒｅｆ１が供給される。これにより、光電変換層１０３のポテンシャルの傾きが再び反転する。そのため、図２０（ｂ）の状態の時に光電変換層１０３に注入されていた電子は、光電変換層１０３から排出される。一方、ブロッキング層１０２が、上部電極１０１から光電変換層１０３への正孔の注入を抑制する。したがって、光電変換層１０３の表面ポテンシャルは、蓄積されていた正孔の量に応じて変化する。表面ポテンシャルの変化に対応して、画素電極１０５の電圧は、リセットされた状態から、消滅した正孔の量に応じた電圧Ｖｐだけ変化する。つまり、信号電荷として蓄積された正孔の量に応じた電圧ＶｐがノードＢに現れる。蓄積された正孔の量に応じた電圧Ｖｐを、光信号成分と呼ぶ。
【０１７２】
ここで、図２０（ｃ）に示される状態の時に、時刻ｔ８で、駆動信号ｐＴＳ（ｎ）がハイレベルとなり、増幅トランジスタ１０６から出力された光信号Ｓ（Ｖｐ＋Ｖｒｅｓ＋ｋＴＣ１）が列回路１４０の容量ＣＴＳに保持される（Ｓ読み）。時刻ｔ９で、駆動信号ｐＴＳ（ｎ）がローレベルとなり、Ｓ読みが終了する。
【０１７３】
ステップ（２）で読み出されたリセット信号（Ｖｒｅｓ＋ｋＴＣ１）と、ステップ（４）で読み出された光信号Ｓ（Ｖｐ＋Ｖｒｅｓ＋ｋＴＣ１）との差分が、蓄積された信号電荷に応じた電圧Ｖｐに基づく信号（光信号成分）である。
【０１７４】
図２０（ｄ）は、ステップ（５）における光電変換部１２０の状態を示している。図２０（ｄ）において、時刻ｔ１０で、リセット信号ｐＲＥＳ（ｎ）がハイレベルとなり、リセットトランジスタ１０８がオンし、同時にＶｒｅｆ（ｎ）がリセット電圧Ｖｒｅｓに設定され、ノードＢの電圧がリセット電圧Ｖｒｅｓにリセットされる。時刻ｔ１１で、リセット信号ｐＲＥＳ（ｎ）がローレベルとなり、リセットトランジスタ１０８がオフし、同時に同時にＶｒｅｆ（ｎ）がＶｒｅｆ１に設定される。
【０１７５】
このときにも、リセットトランジスタ１０８によるリセットノイズ（図２０のノイズｋＴＣ２）が発生しうる。しかし、ここで発生するリセットノイズは、蓄積期間の終了後に、ステップ（１）のリセット動作を行うことで除去することができる。
【０１７６】
図２０（ｅ）および（ｆ）は、ステップ（６）における光電変換部１２０の状態を示している。上部電極１０１に電圧Ｖｓが供給される。上部電極１０１の電圧Ｖｓは、リセット電圧Ｖｒｅｓより高いため、光電変換層１０３の電子は上部電極１０１に排出される。一方、光電変換層１０３の正孔は、光電変換層１０３と絶縁層１１１との界面に向かって移動する。この状態で光電変換層１０３に光が入射すると、光電変換によって生じた電子正孔対のうち、正孔のみが信号電荷として光電変換層１０３に蓄積される。一定期間の蓄積を行った後、ステップ（１）〜（６）の動作が繰り返される。
【０１７７】
なお、蓄積された正孔によって光電変換層１０３の表面ポテンシャルが変化する。この表面ポテンシャルの変化に応じて、画素電極１０５の電圧は上がる。これが図２０（ｆ）ではＶｐ０で示されている。図２０（ａ）のリセット時には、上述のとおり、変化した電圧Ｖｐ０を打ち消すように、画素電極１０５の電圧が変化する。つまり、画素電極１０５の電圧が下がる。したがって、光電変換層１０３の表面ポテンシャルは高くなる方向に変化する。
【０１７８】
信号電荷が電子の場合には、第２電圧Ｖｒｅｆ２は第１電圧Ｖｒｅｆ１より低い電圧である。そのため、図２０（ａ）〜（ｆ）でのポテンシャルの傾きが反転する。それ以外の動作は同じである。
【０１７９】
本実施例のノイズ低減の効果について説明する。図２０を用いて説明した動作においては、図２０（ｂ）の状態で光電変換層１０３のポテンシャルの傾きが反転することで、蓄積した正孔の排出を行っている。光電変換層１０３のポテンシャルの傾きを反転させることができないと、排出されない電荷が生じるため、ノイズが生じる可能性がある。ここで、画素電極１０５（ノードＢ）の電圧の変化量ｄＶＢが、上部電極１０１の電圧Ｖｓとリセット電圧Ｖｒｅｓの差（Ｖｓ−Ｖｒｅｓ）に比べて大きいほど、ポテンシャルの傾きを反転させやすい。つまり、画素電極１０５の電圧の変化量ｄＶＢが、上部電極１０１の電圧Ｖｓとリセット電圧Ｖｒｅｓの差（Ｖｓ−Ｖｒｅｓ）に比べて大きいほど、ノイズを低減することができる。
【０１８０】
本実施例においても、リセットトランジスタ１０８のドレインと容量素子１０９の第２ノードが同一の電源線に接続され、また、同一の電圧制御部に接続される構成としている。これにより、本実施例に光電変換装置もまた、実施例１と同じく、画素１００の回路面積の低減と、画素領域の配線面積の低減の効果を得ることができる。
【０１８１】
（実施例７）
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図２２に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【０１８２】
本実施例は、上述した各実施例の光電変換装置を撮像装置１５０４として有する撮像システムに関する。
【０１８３】
図２２に例示した撮像システムは、レンズの保護のためのバリア１５０１、被写体の光学像を撮像装置１５０４に結像させるレンズ１５０２、レンズ１５０２を通過する光量を可変にするための絞り１５０３を有する。レンズ１５０２、絞り１５０３は撮像装置１５０４に光を集光する光学系である。また、図２２に例示した撮像システムは撮像装置１５０４より出力される出力信号の処理を行う出力信号処理部１５０５を有する。出力信号処理部１５０５は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。
【０１８４】
出力信号処理部１５０５は、撮像装置１５０４が出力する信号を用いて、画像を生成する動作を行う。
【０１８５】
図２２に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５０６、外部コンピュータ等と通信する為の外部インターフェース部１５０７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５０９、記録媒体１５０９に記録または読み出しを行うための記録媒体制御インターフェース部１５０８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御演算部１５１０、撮像装置１５０４と出力信号処理部１５０５に各種タイミング信号を出力するタイミング供給部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５０４と、撮像装置１５０４から出力された出力信号を処理する出力信号処理部１５０５とを有すればよい。
【０１８６】
全体制御演算部１５１０は、設定された露光条件に応じて、各実施例で説明した電圧Ｖｓ２のレベルを調整する制御部として動作する。例えば、設定された露光条件における画像のダイナミックレンジにおいて、中間値となる画素１００の光電変換部１２０がフラットバンド状態になるように、電圧Ｖｓ２のレベルを設定する。これにより、各実施例の光電変換装置が適用された撮像装置１５０４はＢモードを、露光条件に応じて、好適に行うことができる。
【０１８７】
また、それぞれの画素１００において、１つのマイクロレンズに対し、複数の光電変換部１２０が対応するように設けられていてもよい。出力信号処理部１５０５は、複数の光電変換部１２０のうちの一部の光電変換部が生成した電荷に基づく信号と、他方の光電変換部が生成した電荷に基づく信号とを処理する。これにより、撮像装置１５０４から被写体までの距離情報を取得することができる。つまり、出力信号処理部１５０５は、１つのマイクロレンズに対応して設けられた複数の光電変換部の一部の光電変換部が生成した電荷に基づく信号と、他の一部の光電変換部が生成した電荷に基づく信号とを用いた処理を行う。この処理により、出力信号処理部１５０５が、撮像装置１５０４から被写体までの距離情報を取得するようにすればよい。この場合、他の一部の光電変換部が生成した電荷に基づく信号を、複数の光電変換部が生成した電荷の和に基づく信号から、一部の光電変換部が生成した電荷に基づく信号を差し引くことで得るようにしてもよい。
【０１８８】
出力信号処理部１５０５は、撮像装置１５０４が形成された第１の半導体基板とは別の第２の半導体基板に設けられている。この第１の半導体基板と第２の半導体基板とはそれぞれ別々のチップとしても良いし、積層して１つのチップとしても良い。
【０１８９】
また、撮像装置１５０４として用いられる光電変換装置がＡＤ変換部２０４を備える例を説明した。他の例として、ＡＤ変換部２０４を、出力信号処理部１５０５が有するようにしてもよい。この場合には、撮像装置１５０４は、アナログ信号を出力信号処理部１５０５に出力することとなる。
【０１９０】
以上のように、本実施例の撮像システムは、撮像装置１５０４を適用して撮像動作を行うことが可能である。
【０１９１】
本実施例では、光電変換装置である撮像装置１５０４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかし、光電変換装置である撮像装置１５０４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置１５０４と出力信号処理部１５０５とが同一の半導体基板に形成されていてもよい。
【０１９２】
また、上述の各実施例で説明した電圧制御部１１０は、光電変換装置である撮像装置１５０４の外部に設けられていてもよい。
【０１９３】
（実施例８）
図２３（Ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム１０００は、上述した各実施例の光電変換装置を撮像装置１０１０として備える撮像システムである。撮像システム１０００は、撮像装置１０１０により取得された複数の画像データに対し、画像処理を行う画像処理部１０３０と、撮像システム１０００により取得された複数の画像データから視差（視差画像の位相差）の取得を行う視差取得部１０４０を有する。
【０１９４】
この視差の取得は、撮像システム１０００が、複数の撮像装置１０１０を有するステレオカメラの形態の場合には、複数の撮像装置１０１０のそれぞれから出力される信号を用いて行うことができる。また、撮像システムが、１つのマイクロレンズに対して複数の光電変換部を備える撮像装置１０１０を備える場合がある。この場合、視差取得部１０４０は、複数のフォトダイオードの一部が生成した電荷に基づく信号と、複数のフォトダイオードの他の一部が生成した電荷に基づく信号とを処理することによって視差を取得する。つまり、視差取得部１０４０は、１つのマイクロレンズに対応して設けられた複数の光電変換部の一部の光電変換部が生成した電荷に基づく信号と、他の一部の光電変換部が生成した電荷に基づく信号とを用いて視差を取得するようにすればよい。この場合、他の一部の光電変換部が生成した電荷に基づく信号を、複数の光電変換部が生成した電荷の和に基づく信号から、一部の光電変換部が生成した電荷に基づく信号を差し引くことで得るようにしてもよい。
【０１９５】
撮像システム１０００は、取得された視差に基づいて対象物までの距離を取得する距離取得部１０５０と、取得された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１０６０と、を有する。ここで、視差取得部１０４０や距離取得部１０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部１０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、距離情報取得手段は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などによって実現されてもよい。また、距離情報取得手段は、ＦＰＧＡ、ＡＳＩＣの組合せによって実現されてもよい。
【０１９６】
撮像システム１０００は車両情報取得装置１３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム１０００は、衝突判定部１０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ１４１０と接続されている。また、撮像システム１０００は、衝突判定部１０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置１４２０とも接続されている。例えば、衝突判定部１０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ１４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１４２０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１９７】
本実施形態では車両の周囲、例えば前方または後方を撮像システム１０００で撮像する。
【０１９８】
図２３（Ｂ）に、車両前方を撮像する場合の撮像システムを示した。また、上記では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１９９】
なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施例を種々組み合わせて実施することができる。
【符号の説明】
【０２００】
１００  画素
１０６  増幅トランジスタ
１０７  選択トランジスタ（トランジスタの一例）
１０８  リセットトランジスタ（トランジスタの一例）
１０９  容量素子
１１０  電圧供給部
１２０  光電変換部
１３２  ｖＲＥＳ線（同一の配線の一例）
１３４  ｐＳＥＬ線（同一の配線の一例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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