(57)【要約】【課題】テール電流によるスイッチング損失の低減を図ることができる、半導体装置およびその半導体装置のスイッチング方法を提供する。【解決手段】半導体基板２の表層部に形成されたベース領域３と、ベース領域３の表層部に、ベース領域３の周縁から間隔を開けて形成されたエミッタ領域４と、半導体基板２の基層部に、ベース領域３と間隔を開けて形成されたコレクタ領域５と、半導体基板２の表層部側の表面上に形成されたゲート酸化膜７と、ゲート酸化膜７上に形成され、少なくともベース領域３の周縁とエミッタ領域４との間の部分に対向するゲート電極８と、エミッタ領域４に接続されたエミッタ電極１０と、コレクタ領域５に接続されたコレクタ電極１１と、半導体基板２の基層部側の表面上に形成され、半導体基板２に接する絶縁膜１２と、絶縁膜１２上に形成されたキャパシタ電極１３とを含む。【選択図】図１
2018107318.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表層部に形成されたベース領域と、
前記ベース領域の表層部に、前記ベース領域の周縁から間隔を開けて形成されたエミッタ領域と、
前記半導体層の基層部に、前記ベース領域と間隔を開けて形成されたコレクタ領域と、
前記半導体層の表層部側の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、少なくとも前記ベース領域の周縁と前記エミッタ領域との間の部分に対向するゲート電極と、
前記エミッタ領域に接続されたエミッタ電極と、
前記コレクタ領域に接続されたコレクタ電極と、
前記半導体層の基層部側の表面上に形成され、前記半導体層に接する絶縁膜と、
前記絶縁膜上に形成されたキャパシタ電極とを含む、半導体装置。
【請求項２】
半導体層と、前記半導体層の表層部に形成されたベース領域と、前記ベース領域の表層部に、前記ベース領域の周縁から間隔を開けて形成されたエミッタ領域と、前記半導体層の基層部に、前記ベース領域と間隔を開けて形成されたコレクタ領域と、前記半導体層の表層部側の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくとも前記ベース領域の周縁と前記エミッタ領域との間の部分に対向するゲート電極と、前記エミッタ領域に接続されたエミッタ電極と、前記コレクタ領域に接続されたコレクタ電極と、前記半導体層の基層部側の表面上に形成され、前記半導体層に接する絶縁膜と、前記絶縁膜上に形成されたキャパシタ電極とを含む半導体装置のスイッチング方法であって、
前記ゲート電極に正電圧が印加されている状態からその正電圧の印加を停止するターンオフステップと、
前記ターンオフステップに応じて、前記キャパシタ電極に負電圧を印加する負電圧印加ステップと、
前記ゲート電極への正電圧の印加に際して、前記キャパシタ電極への負電圧の印加を停止するターンオンステップとを含む、半導体装置のスイッチング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその半導体装置のスイッチング方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、車両の走行モータを駆動するためのインバータ回路などに多用されている。
【０００３】
図４は、従来のＩＧＢＴ１０１の模式的な断面図である。図５は、図４に示されるＩＧＢＴ１０１の等価回路図である。
【０００４】
ＩＧＢＴ１０１は、Ｎ−型の半導体基板１０２（ドリフト領域）を備えている。半導体基板１０２の表層部には、Ｐ型のベース領域１０３が形成されている。ベース領域１０３の表層部には、Ｎ＋型のエミッタ領域１０４がベース領域１０３の周縁と間隔を開けて形成されている。半導体基板１０２の基層部には、Ｐ＋型のコレクタ領域１０５が形成されている。
【０００５】
半導体基板１０２上には、ゲート酸化膜１０６が形成され、ゲート酸化膜１０６上には、ゲート電極１０７が形成されている。ゲート電極１０７は、ゲート酸化膜１０６を挟んで、ベース領域１０３の周縁とエミッタ領域１０４の周縁との間の領域（チャネル領域）に対向している。また、ベース領域１０３およびエミッタ領域１０４には、エミッタ電極１０８が接続され、コレクタ領域１０５には、コレクタ電極１０９が接続されている。
【０００６】
コレクタ電極１０９がエミッタ電極１０８よりも高電位となるようにエミッタ電極１０８とコレクタ電極１０９との間に電圧が印加された状態で、ゲート電極１０７に正電圧が印加されると、エミッタ領域１０４からチャネル領域を介してドリフト領域１０２（トランジスタベース部）に電子が注入され、電子がコレクタ領域１０５に達する。コレクタ領域１０５に達した電子は、コレクタ領域１０５からドリフト領域１０２への注入を促し、これにより高抵抗のドリフト領域１０２が伝導度変調により低抵抗領域となり、コレクタ領域１０５からベース領域１０３に向かって電流が流れる。ドリフト領域１０２が低抵抗領域となるので、ＩＧＢＴでは、ＭＯＳＦＥＴと比べて大電流化および低導通損失化を達成することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−７４０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＩＧＢＴには、一般に広く知られているように、ターンオフ時にドリフト領域１０２に正孔が蓄積されていることによるテール電流が流れるため、ＭＯＳＦＥＴと比べてスイッチング損失が大きいという問題がある。
【０００９】
この問題の対策の１つに、ドリフト領域１０２を薄くして正孔の蓄積量を減らす対策が考えられるが、この対策には、絶縁耐圧の低下の背反がある。
【００１０】
また、ＩＧＢＴに流れる電流および／またはＩＧＢＴにかかる電圧を共振させる共振回路を追加して設けて、スイッチング損失を抑制する対策が考えられるが、この対策には、ＩＧＢＴとともに基板に搭載される部品点数の増加によるコストおよびサイズの増大の背反がある。
【００１１】
本発明の目的は、テール電流によるスイッチング損失の低減を図ることができる、半導体装置およびその半導体装置のスイッチング方法を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る半導体装置は、半導体層と、半導体層の表層部に形成されたベース領域と、ベース領域の表層部に、ベース領域の周縁から間隔を開けて形成されたエミッタ領域と、半導体層の基層部に、ベース領域と間隔を開けて形成されたコレクタ領域と、半導体層の表層部側の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、少なくともベース領域の周縁とエミッタ領域との間の部分に対向するゲート電極と、エミッタ領域に接続されたエミッタ電極と、コレクタ領域に接続されたコレクタ電極と、半導体層の基層部側の表面上に形成され、半導体層に接する絶縁膜と、絶縁膜上に形成されたキャパシタ電極とを含む。
【００１３】
この半導体装置は、次の方法でスイッチングさせることにより、スイッチング速度が向上し、スイッチング損失が低減する。
【００１４】
すなわち、半導体装置のスイッチング方法は、ゲート電極に電圧が印加されている状態からその電圧の印加を停止するターンオフステップと、ターンオフステップに応じて、キャパシタ電極に負電圧を印加する負電圧印加ステップと、ゲート電極への電圧の印加に際して、キャパシタ電極への負電圧の印加を停止するターンオンステップとを含む。
【００１５】
この方法によれば、エミッタ電極とコレクタ電極との間に電圧が印加された状態で、ゲート電極に正電圧が印加されると、エミッタ領域からチャネル領域および半導体層におけるベース領域とコレクタ領域との間のドリフト領域（トランジスタベース部）に電子が注入され、その電子がコレクタ領域に達する。コレクタ領域に達した電子がコレクタ領域からドリフト領域への注入を促すことにより、高抵抗のドリフト領域が伝導度変調により低抵抗領域となり（トランジスタオン）、エミッタ電極とコレクタ電極との間を電流が流れる。
【００１６】
ゲート電極への正電圧の印加の停止に応じて、キャパシタ電極に負電圧が印加される。この負電圧の印加により、ドリフト領域の正孔がキャパシタ電極と絶縁膜を挟んで対向する部分に引き寄せられる。その結果、ドリフト領域をベース電流が流れなくなり、半導体装置のオフ速度が向上する（テールが小さくなる）ので、テール電流による損失を低減することができる。
【００１７】
その後、ゲート電極に正電圧を印加する際に、キャパシタ電極への負電圧の印加が停止される。これにより、キャパシタ電極に引きつけられていた正孔、つまりキャパシタ電極、絶縁膜および半導体層（ドリフト領域）からなるＭＯＳキャパシタに蓄積されていた正孔が解放される。これにより、ドリフト領域の伝導度変調が速やかに生じ、半導体装置のオン速度が向上する。その結果、コレクタ電流の立ち上がりの遅れ損失を低減することができる。
【発明の効果】
【００１８】
本発明によれば、半導体装置のスイッチング速度を向上させ、スイッチング損失を低減させることができる。また、スイッチング損失を低減するために、ＩＧＢＴなどの半導体スイッチング素子にそのスイッチング素子を流れる電流および／または電圧を共振させる共振回路を追加した構成とは異なり、部品点数の増加がないので、コストおよびサイズの増大を抑制しつつスイッチング損失の低減を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２】図１に示される半導体装置の等価回路図である。
【図３】半導体装置のゲート電極およびキャパシタ電極に印加される電圧の波形ならびにコレクタ電流の波形を示す図である。
【図４】従来のＩＧＢＴの模式的な断面図である。
【図５】図４に示されるＩＧＢＴの等価回路図である。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
【００２１】
＜半導体装置の構成＞
図１は、本発明の一実施形態に係る半導体装置１の模式的な断面図である。図２は、半導体装置１の等価回路図である。
【００２２】
半導体装置１は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。
【００２３】
半導体装置１の基体は、Ｎ型不純物を低濃度に含むＮ−型の半導体基板２である。半導体基板２は、たとえば、シリコン基板からなる。
【００２４】
半導体基板２の表層部には、Ｐ型のベース領域３が形成されている。
【００２５】
ベース領域３の表層部には、Ｎ型不純物を高濃度に含むＮ＋型のエミッタ領域４がベース領域３の周縁と間隔を開けて形成されている。
【００２６】
半導体基板２の基層部には、その一部を除いて、ベース領域３よりもＰ型不純物を高濃度に含むＰ＋型のコレクタ領域５が形成されている。コレクタ領域５は、ベース領域３と接しておらず、ベース領域３とコレクタ領域５との間にＮ−型層６が介在されている。これにより、半導体装置１は、Ｎ−型層６をベースとする寄生トランジスタを有している。
【００２７】
半導体基板２の表層部側の表面上には、ゲート酸化膜７が形成されている。ゲート酸化膜７は、たとえば、ＳｉＯ２（酸化シリコン）からなる。
【００２８】
ゲート酸化膜７上には、ゲート電極８が形成されている。ゲート電極８は、たとえば、ドープトポリシリコン（Ｎ型不純物またはＰ型不純物がドーピングされたポリシリコン）からなる。ゲート電極８は、ゲート酸化膜７を挟んで、ベース領域３の周縁とエミッタ領域４の周縁との間の領域（チャネル領域）９に対向している。これにより、半導体装置１は、ＭＯＳＦＥＴの構成を有している。
【００２９】
また、半導体基板２の表層部側の表面上には、エミッタ電極１０が設けられている。エミッタ電極１０は、ベース領域３およびエミッタ領域４に跨がって接続されている。
【００３０】
コレクタ領域５上には、コレクタ電極１１が設けられている。
【００３１】
また、半導体基板２の基層部側の表面上には、コレクタ領域５が形成されていない領域に、絶縁膜１２が形成されている。絶縁膜１２は、たとえば、ＳｉＯ２からなる。
【００３２】
絶縁膜１２上には、キャパシタ電極１３が形成されている。キャパシタ電極１３は、コレクタ電極１１と離間して絶縁されている。これにより、半導体装置１は、Ｎ−型層６、絶縁膜１２およびキャパシタ電極１３からなるＭＯＳキャパシタを有している。キャパシタ電極１３は、たとえば、ドープトポリシリコンからなる。
【００３３】
＜スイッチング動作＞
図３は、半導体装置１のゲート電極８およびキャパシタ電極１３に印加される電圧の波形ならびにコレクタ電流の波形を示す図である。
【００３４】
コレクタ電極１１がエミッタ電極１０よりも高電位となるようにエミッタ電極１０とコレクタ電極１１との間に電圧が印加された状態で、ゲート電極８に正電圧が印加されると、エミッタ領域４からチャネル領域９およびＮ−型層６からなるドリフト領域（トランジスタベース部）に電子が注入され、その電子がコレクタ領域５に達する。コレクタ領域５に達した電子がコレクタ領域５からドリフト領域６への注入を促すことにより、高抵抗のドリフト領域６が伝導度変調により低抵抗領域となって、寄生トランジスタがオンし、エミッタ電極１０とコレクタ電極１１との間を電流が流れる。
【００３５】
ゲート電極８への正電圧の印加の停止に応じて、キャパシタ電極１３に負電圧が印加される（Ｔ１）。この負電圧の印加により、ドリフト領域６の正孔がキャパシタ電極１３と絶縁膜１２を挟んで対向する部分に引き寄せられる。その結果、ドリフト領域６をベース電流が流れなくなり、寄生トランジスタがオフになる。
【００３６】
その後、ゲート電極８に正電圧を印加する際に、キャパシタ電極１３への負電圧の印加が停止される（Ｔ２）。これにより、キャパシタ電極１３に引きつけられていた正孔、つまりＭＯＳキャパシタに蓄積されていた正孔が解放されて、寄生トランジスタがオンになる。
【００３７】
＜作用効果＞
以上のように、ゲート電極８への正電圧の印加の停止に応じて、キャパシタ電極１３に負電圧が印加されることにより、ドリフト領域６に蓄積されている正孔がキャパシタ電極１３と対向する部分に集まる。そのため、ゲート電極８への正電圧の印加の停止後、速やかに、ドリフト領域６をベース電流が流れなくなる。その結果、図３に実線で示されるコレクタ電流の波形を破線で示される従来の半導体装置（ＩＧＢＴ１０１）におけるコレクタ電流の波形と比較して理解されるように、半導体装置１のオフ速度が向上する（テールが小さくなる）。よって、テール電流による損失を低減することができる。
【００３８】
また、ゲート電極８への正電圧の印加の際には、キャパシタ電極１３への負電圧の印加が停止される。これにより、ＭＯＳキャパシタに蓄積されていた正孔が解放されてドリフト領域６に流れ込むので、ドリフト領域６の伝導度変調が速やかに生じ、図３に示される波形から理解されるように、半導体装置１のオン速度が向上する。よって、コレクタ電流の立ち上がりの遅れ損失を低減することができる。
【００３９】
＜変形例＞
以上、本発明の実施の形態について説明したが、本発明は、他の形態で実施することもでき、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００４０】
その他、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４１】
１：半導体装置
２：半導体基板（半導体層）
３：ベース領域
４：エミッタ領域
５：コレクタ領域
７：ゲート酸化膜（ゲート絶縁膜）
８：ゲート電極
９：チャネル領域
１０：エミッタ電極
１１：コレクタ電極
１２：絶縁膜
１３：キャパシタ電極
【図１】
2018107318.tif 000003
【図２】
2018107318.tif 000004
【図３】
2018107318.tif 000005
【図４】
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【図５】
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