(57)【要約】【課題】オン電流が高く、動作速度が速い半導体装置を提供する。【解決手段】トランジスタと、第１回路と、第２回路を有する半導体装置である。トランジスタは、第１ゲートおよび第２ゲートを有する。第１ゲートおよび第２ゲートは、半導体層を間に介して互いに重なる領域を有する。第１回路は、温度センサを有する。温度センサは温度情報を取得する。第１回路は第２ゲートに温度情報に応じた電圧を印加する機能を有する。第１回路はコンパレータを有することが好ましい。第２回路は第２ゲートに負電圧を印加し保持する機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタと、
第１回路と、を有し、
前記トランジスタは、第１ゲートおよび第２ゲートを有し、
前記第１ゲートおよび前記第２ゲートは、半導体層を間に介して互いに重なる領域を有し、
前記第１回路は、温度センサを有し、
前記温度センサは温度情報を取得し、
前記第１回路は、前記第２ゲートに前記温度情報に応じた電圧を印加することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１回路は、コンパレータを有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記半導体層は金属酸化物を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３の何れか一項において、
第２回路を有し、
前記第２回路は、前記第２ゲートに負電圧を印加することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第２回路は、前記負電圧を保持することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２回路は、チャネル形成領域に金属酸化物を含むトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は半導体装置に関する。
【０００２】
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
チャネル形成領域に酸化物半導体（ＯＳ：Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ）が知られている。ＯＳトランジスタを利用した様々な半導体装置が提案されている。
【０００５】
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ頻度が少なく消費電力の少ないＤＲＡＭを作製することができる。
【０００６】
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
【０００７】
これらＯＳトランジスタを用いたメモリ（以下、ＯＳメモリと呼ぶ）は、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲート（バックゲートとも言う）を設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
【０００８】
上記ＯＳメモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２及び特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−１６８６３１号公報
【特許文献２】特開２０１２−０６９９３２号公報
【特許文献３】特開２０１２−１４６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一形態は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、動作速度が速い半導体装置を提供することを課題の一とする。また、本発明の一形態は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
【００１１】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１２】
本発明の一形態は、トランジスタと、第１回路と、を有する半導体装置である。トランジスタは、第１ゲートおよび第２ゲートを有する。第１ゲートおよび第２ゲートは、半導体層を間に介して互いに重なる領域を有する。第１回路は、温度センサを有する。温度センサは温度情報を取得する。第１回路は、第２ゲートに温度情報に応じた電圧を印加する。
【００１３】
上記形態において、第１回路はコンパレータを有することが好ましい。
【００１４】
上記形態において、半導体層は金属酸化物を有することが好ましい。
【００１５】
上記形態において、第２回路を有し、第２回路は、トランジスタの第２ゲートに負電圧を印加することが好ましい。
【００１６】
上記形態において、第２回路は、負電圧を保持することができる。
【００１７】
上記形態において、第２回路は、チャネル形成領域に金属酸化物を含むトランジスタを有することが好ましい。
【発明の効果】
【００１８】
本発明の一形態により、オン電流が高い半導体装置を提供することができる。また、本発明の一形態により、動作速度が速い半導体装置を提供することができる。また、本発明の一形態により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】半導体装置の構成例を示す回路図。
【図２】電圧生成回路の構成例を示す回路図。
【図３】（Ａ）電圧保持回路の動作を説明するための回路図、（Ｂ）電圧保持回路の構成例を示す回路図。
【図４】ＯＳトランジスタのＶＧ−ＩＤ特性の温度依存性を説明するための模式図。
【図５】半導体装置の構成例を示す回路図。
【図６】半導体装置の構成例を示す回路図。
【図７】記憶装置の構造例を示すブロック図。
【図８】メモリセルの構成例を示す回路図。
【図９】半導体装置の動作例を示すタイミングチャート。
【図１０】メモリセルアレイの構造例を示すブロック図。
【図１１】メモリセルの構造例を示す回路図。
【図１２】メモリセルの構造例を示す回路図。
【図１３】メモリセルの構造例を示す回路図。
【図１４】記憶装置の構成例を示す断面図。
【図１５】トランジスタの構成例を示す断面図。
【図１６】記憶装置の構成例を示す断面図。
【図１７】記憶装置の構成例を示す上面模式図。
【図１８】抵抗素子の構成例を示す上面図。
【図１９】抵抗素子を有する記憶装置の構成例を示す断面図。
【図２０】金属酸化物の原子数比の範囲を説明する図。
【図２１】トランジスタの構成例を示す上面図及び断面図。
【図２２】トランジスタの構成例を示す上面図及び断面図。
【図２３】半導体ウエハの上面図。
【図２４】半導体装置の作製工程を示すフローチャート図及び斜視図。
【図２５】電子機器の例を示す斜視図。
【図２６】シミュレーションにより得られたトランジスタＴｒ１のＶＧ−ＩＤ特性。
【図２７】シミュレーションにより得られたトランジスタＴｒ１のＶＧ−ＩＤ特性。
【図２８】動作周波数の計算方法を説明するための図。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
【００２２】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
【００２５】
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【００２６】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
【００２７】
（実施の形態１）
〈〈半導体装置１０〉〉
図１は、本発明の一形態である半導体装置１０の構成例を示す回路図である。半導体装置１０は、電圧生成回路１１と、電圧保持回路１２と、補正回路２０を有する。電圧生成回路１１は電圧保持回路１２に電気的に接続され、電圧保持回路１２は補正回路２０と電気的に接続されている。なお、補正回路２０と電圧保持回路１２との結節点をノードＮ１１と呼称する。
【００２８】
トランジスタＭ１０は、記憶回路、演算回路、画素回路など、様々な回路に用いられるトランジスタを表している。図１は、３つのトランジスタＭ１０が図示されているが、これに限定されず半導体装置１０はさらに多くのトランジスタＭ１０と接続されていてもよい。なお、以降の説明において、トランジスタＭ１０はｎチャネル型トランジスタとして説明を行う。
【００２９】
それぞれのトランジスタＭ１０は第１ゲート及び第２ゲートを有する。これら第２ゲートは、それぞれのトランジスタＭ１０のしきい値電圧（Ｖｔｈ０）を制御する機能を有する。トランジスタＭ１０において、第１ゲートと第２ゲートとは、半導体層を間に介して互いに重なる領域を有することが好ましい。半導体装置１０は、ノードＮ１１を介して、トランジスタＭ１０の第２ゲートに電気的に接続されている。
【００３０】
半導体装置１０は、トランジスタＭ１０の第２ゲートに電圧ＶＢＧを書き込み、さらにそれを保持する機能を有する。例えば、電圧ＶＢＧとして負電位が与えられた場合、トランジスタＭ１０は第２ゲートの負電位が保持されている間、Ｖｔｈ０を高く保つことができる。トランジスタＭ１０はＶｔｈ０を高く保つことで、ノーマリーオンを防ぐことができ、トランジスタＭ１０を含む半導体装置全体の消費電力を下げることができる。例えば、トランジスタＭ１０をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
【００３１】
〈電圧生成回路１１〉
電圧生成回路１１の回路構成例を図２（Ａ）、（Ｂ）に示す。これらの回路図は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧ０が出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
【００３２】
図２（Ａ）に示す電圧生成回路１１ａは、トランジスタＭ２１乃至Ｍ２４、および容量素子Ｃ２１乃至Ｃ２４を有する。以降、トランジスタＭ２１乃至Ｍ２４はｎチャネル型トランジスタとして説明を行う。
【００３３】
トランジスタＭ２１乃至Ｍ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至Ｍ２４のゲートは、それぞれ、容量素子Ｃ２１乃至Ｃ２４が接続されている。
【００３４】
奇数段の容量素子Ｃ２１、Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
【００３５】
電圧生成回路１１ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧ０を生成する機能を有する。電圧生成回路１１ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
【００３６】
上述したトランジスタＭ２１乃至Ｍ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至Ｍ２４の逆方向電流が低減できて好ましい。
【００３７】
図２（Ｂ）に示す電圧生成回路１１ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至Ｍ３４で構成されている。その他の構成要素については、電圧生成回路１１ａの説明を援用する。
【００３８】
〈電圧保持回路１２〉
電圧保持回路１２は、トランジスタＭ１１を有する（図１）。トランジスタＭ１１は第１ゲートおよび第２ゲートを有する。第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。なお、以降の説明において、トランジスタＭ１１はｎチャネル型トランジスタとして説明を行う。
【００３９】
トランジスタＭ１１の第１端子は電圧生成回路１１に電気的に接続され、トランジスタＭ１１の第２端子はノードＮ１１に電気的に接続されている。トランジスタＭ１１の第２端子は、トランジスタＭ１１の第１ゲートおよびトランジスタＭ１１の第２ゲートに電気的に接続されている。トランジスタＭ１１はダイオードとしての機能を有する。
【００４０】
電圧保持回路１２は、電圧生成回路１１が生成した電圧ＶＢＧ０を、電圧ＶＢＧとして、トランジスタＭ１０が有する第２ゲートに印加し保持する機能を有する。なお、トランジスタＭ１１のしきい値電圧をＶｔｈ１とすると、ＶＢＧ０＝ＶＢＧ‐Ｖｔｈ１の関係が成り立つ。
【００４１】
トランジスタＭ１１は、トランジスタＭ１０の第２ゲートに電位を書き込み、保持する機能を有する。図３（Ａ）は、一例として、トランジスタＭ１０の第２ゲートに負電位（−５Ｖ）が書き込まれた例を示している。トランジスタＭ１０の第２ゲートに書き込まれた負電位はトランジスタＭ１０のＶｔｈ０をプラスにシフトさせる。トランジスタＭ１１はその第１端子をＧＮＤにすることで、書き込まれた負電位を保持し、トランジスタＭ１０はノーマリ・オフを維持することができる。
【００４２】
図３（Ａ）において、トランジスタＭ１１はＶＧが０Ｖとなる。ＶＧ＝０Ｖにおけるドレイン電流（以降、カットオフ電流と呼ぶ）が十分に小さければ、トランジスタＭ１１は電荷の流れを遮断し、電圧保持回路１２は上記負電位を長期間保持することができる。
【００４３】
トランジスタＭ１１のチャネル長は、トランジスタＭ１０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ１０のチャネル長を１μｍ未満とした場合、トランジスタＭ１１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。トランジスタＭ１１のチャネル長を長くすることで、トランジスタＭ１１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＭ１１はソースとドレイン間の耐圧を高くすることができる。トランジスタＭ１１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１１と、トランジスタＭ１０との接続を容易にすることができる。
【００４４】
トランジスタＭ１１には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【００４５】
トランジスタＭ１１はトランジスタＭ１０よりも小さいカットオフ電流が要求される。一方で、トランジスタＭ１０はトランジスタＭ１１よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタＭ１１はトランジスタＭ１０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ１０はトランジスタＭ１１よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
【００４６】
なお、トランジスタＭ１１の第２ゲートは、場合によっては省略してもよい。
【００４７】
また、電圧保持回路１２は、直列に接続された複数のトランジスタＭ１１で構成されていてもよい（図３（Ｂ））。
【００４８】
〈補正回路２０〉
図４はＯＳトランジスタのＶＧ（ゲート電圧）−ＩＤ（ドレイン電流）特性の温度依存性を示す模式図である。ＯＳトランジスタは、低温になるほどしきい値電圧がプラスにシフトしオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどしきい値電圧がマイナスにシフトしサブスレッショルド係数が増大する。その結果、カットオフ電流が増大する。
【００４９】
トランジスタＭ１０にＯＳトランジスタを用いた場合、図４に示すように、温度によってしきい値電圧（Ｖｔｈ０）が変動してしまう。低温になるほどＶｔｈ０はプラスにシフトし、高温になるほどＶｔｈ０はマイナスにシフトする。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。そのため、半導体装置１０は補正回路２０を有することが好ましい。
【００５０】
補正回路２０は、温度センサ１７および電圧制御回路１８を有する（図１参照）。
【００５１】
温度センサ１７は、半導体装置１０の温度をセンシングし、電圧ＶＳＮＳを出力する機能を有する。ＶＳＮＳはアナログデータであり、温度センサ１７がセンシングした温度に対応する。
【００５２】
温度センサ１７として、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどを用いることができる。
【００５３】
電圧制御回路１８は、参照電圧生成回路１９、コンパレータ１６、バッファ１５および容量素子１４を有する。電圧制御回路１８は、温度センサ１７から取得した温度情報に応じて、トランジスタＭ１０の第２ゲートに印加される電圧を制御する機能を有する。なお、バッファ１５は、必要に応じて複数設けてもよいし、場合によっては省略してもよい。
【００５４】
参照電圧生成回路１９は、参照電圧ＶＲＥＦを生成する機能を有する。
【００５５】
コンパレータ１６は、温度センサ１７から取得したＶＳＮＳと参照電圧生成回路から取得したＶＲＥＦを比較し、比較結果を電圧ＶＣＭＰとして出力する。ＶＣＭＰはデジタルデータであり、ＨレベルまたはＬレベルの電圧をとり得る。
【００５６】
次に、補正回路２０の動作について考える。本実施の形態では、例として、２７℃（室温）以上の高温においてＶＢＧ＝−５Ｖが与えられ、２７℃より低温においてＶＢＧ＝−４．２Ｖが与えられる場合について考える。
【００５７】
まず、温度センサ１７は２７℃（室温）においてＶＳＮＳ＝０．８Ｖを出力し、２７℃より高温において０．８Ｖより小さい電圧を出力し（ＶＳＮＳ＜０．８Ｖ）、２７℃より低温において０．８Ｖより大きい電圧（ＶＳＮＳ＞０．８Ｖ）を出力すると仮定する。また、参照電圧生成回路１９は、温度に関わらず、ＶＲＥＦ＝０．８Ｖを出力すると仮定する。また、電圧生成回路１１と電圧保持回路１２は温度に関わらずＶＢＧ＝−５Ｖを生成すると仮定する。
【００５８】
温度センサ１７が２７℃以上の高温を検知すると、ＶＳＮＳ≦ＶＲＥＦとなり、コンパレータ１６はＬレベル（ＶＣＭＰ＝０Ｖ）を出力する。その結果、半導体装置１０はＶＢＧ＝−５Ｖを維持する。
【００５９】
温度センサ１７が２７℃より低温を検知すると、ＶＳＮＳ＞ＶＲＥＦとなり、コンパレータ１６はＨレベル（ＶＣＭＰ＝１．２Ｖ）を出力する。容量素子１４との容量結合により、ノードＮ１１の電位は高くなる。例えば、ＶＢＧ＝−４．２Ｖとなる。その結果、トランジスタＭ１０のＶｔｈ０はマイナスシフトするように補正される。
【００６０】
以上の動作により、トランジスタＭ１０の第２ゲートは、高温においては低いＶＢＧ（−５Ｖ）が印加され、低温においては高いＶＢＧ（−４．２Ｖ）が印加される。その結果、トランジスタＭ１０のＶｔｈ０は温度による影響を緩和することができる。トランジスタＭ１０は高いオン電流と低いカットオフ電流の両方を維持することができる。
【００６１】
図１において、電圧制御回路１８は１つのコンパレータを有する場合を示したが、これに限定されず、電圧制御回路１８は複数のコンパレータを有してもよい。そうすることで、電圧制御回路１８は、例えば高温、中温、低温など、補正可能な温度範囲をさらに細かく設定できる。
【００６２】
半導体装置１０は、電圧保持回路１２を設けずに、電圧生成回路が生成した電圧を直接、トランジスタＭ１０の第２ゲートに印加してもよい。その場合の回路図を図５に示す。
【００６３】
図５は電圧生成回路１１に加えて電圧生成回路１３が設けられている。電圧生成回路１３は電圧生成回路１１よりも高電圧を生成する。例えば、電圧生成回路１１は−５Ｖを生成し、電圧生成回路１３は高電圧（例えば−４．２Ｖ）を生成する。
【００６４】
コンパレータ１６は電圧生成回路１１および電圧生成回路１３に電気的に接続されている。電圧生成回路１１および電圧生成回路１３は、ＶＣＭＰに応じて電圧の出力と非出力を行う。例えば、ＶＣＭＰがＬレベルのとき、電圧生成回路１１は出力を行い、電圧生成回路１３は出力を停止する。その結果、ＶＢＧとして−５Ｖが与えられる。ＶＣＭＰがＨレベルのとき、電圧生成回路１３は出力を行い、電圧生成回路１１は出力を停止する。その結果、ＶＢＧとして−４．２Ｖが与えられる。すなわち、ＶＣＭＰに応じて、電圧生成回路１１または電圧生成回路１３のどちらか一方が選択される。
【００６５】
なお、電圧生成回路１１とノードＮ１１との間、電圧生成回路１３とノードＮ１１との間にそれぞれスイッチを設け、それらのスイッチがＶＣＭＰに従ってオン／オフを行うことで、電圧生成回路の選択を行ってもよい。
【００６６】
温度センサ１７は、電圧制御回路１８をその内部に備えてもよい。その場合の回路図を図６に示す。図６において、温度センサ１７はＶＣＭＰを直接出力することができる。
【００６７】
以上、本実施の形態に示す半導体装置１０を用いることで、オン電流が高い半導体装置を提供することができる。また、動作速度が速い半導体装置を提供することができる。また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
【００６８】
（実施の形態２）
本実施の形態では、実施の形態１に記載の半導体装置１０を用いた記憶装置について説明する。
【００６９】
〈〈記憶装置１００〉〉
図７は記憶装置の構成例を示すブロック図である。図７に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、半導体装置１０、パワースイッチ（ＰＳＷ）１４１、１４２を有する。
【００７０】
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
【００７１】
コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作または読み出し動作など）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
【００７２】
メモリセルアレイ１１０は、複数のメモリセル（ＭＣ）１３０、および複数の配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
【００７３】
同じ行のメモリセル１３０は、その行の配線ＷＬ、ＮＷＬに電気的に接続される。配線ＷＬ、ＮＷＬはそれぞれワード線であり、配線ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。配線ＢＬＢは、ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリＳＭＣおよびメモリＮＶＭを有する。ＳＭＣは１ビットの相補データを記憶することができるメモリ回路である。ＮＶＭはｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。
【００７４】
半導体装置１０は負電圧（ＶＢＧ）を生成し保持する機能を有する。ＶＢＧはＮＶＭに用いられるトランジスタに印加される。ＷＡＫＥは、ＣＬＫの半導体装置１０への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが半導体装置１０へ入力され、半導体装置１０はＶＢＧを生成する。半導体装置１０の詳細は実施の形態１の記載を参酌すればよい。
【００７５】
ＳＭＣとＮＶＭとはローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）により電気的に接続されている。配線ＬＢＬは、配線ＢＬに対するローカルビット線であり、配線ＬＢＬＢは、配線ＢＬＢに対するローカルビット線である。配線ＬＢＬ、ＬＢＬＢによって、ＳＭＣとＮＶＭとは電気的に接続されている。メモリセル１３０は回路ＬＰＣを有する。ＬＰＣは、配線ＬＢＬおよび配線ＬＢＬＢをプリチャージするためのローカルプリチャージ回路である。ＬＰＣの制御信号は、周辺回路１１１で生成される。
【００７６】
周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
【００７７】
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行の配線ＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、配線ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、配線ＢＬおよび配線ＢＬＢをプリチャージする機能等を有する。
【００７８】
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータが信号ＲＤＡである。
【００７９】
ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、配線ＮＷＬを高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御される。図７では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
【００８０】
〈〈メモリセル１３０〉〉
図８に、メモリセル１３０の回路構成例を示す。
【００８１】
〈ＳＭＣ〉
ＳＭＣは、配線ＢＬ、配線ＢＬＢ、配線ＬＢＬ、配線ＬＢＬＢ、配線ＶＨＨ、および配線ＶＬＬと電気的に接続されている。
【００８２】
ＳＭＣは、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
【００８３】
トランジスタＴａｃ１により配線ＢＬと配線ＬＢＬとの間の導通状態が制御される。トランジスタＴａｃ２により配線ＢＬＢと配線ＬＢＬＢとの間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオン・オフは配線ＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路が構成される。２個のインバータには、配線ＶＨＨ、ＶＬＬによって電源電圧が供給される。
【００８４】
〈ＮＶＭ〉
図８に示すＮＶＭは、ｎ個（ｎは２以上の偶数）のＮＭＣを有する。ｎ個のＮＭＣは互いに異なる配線ＮＷＬに電気的に接続されている。また、ｎ個のＮＭＣは１本の配線ＶＣＳと電気的に接続されている。ｎ個のＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本の配線ＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
【００８５】
ＮＭＣは１ビットのデータを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。ＮＭＣは１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。ＮＭＣはトランジスタＴｒ１および容量素子Ｃｓを有する。容量素子ＣｓはＮＭＣの保持容量として機能する。配線ＶＣＳは、ＮＭＣの保持容量用の電源線であり、ここではＧＮＤが入力される。
【００８６】
トランジスタＴｒ１のゲート（第１ゲート）は、配線ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソース又はドレインの一方は配線ＬＢＬ（または配線ＬＢＬＢ）と電気的に接続されている。容量素子Ｃｓの第１端子はトランジスタＴｒ１のソース又はドレインの他方と電気的に接続され、容量素子Ｃｓの第２端子はＶＣＳと電気的に接続されている。
【００８７】
トランジスタＴｒ１は第２ゲートを有する。トランジスタＴｒ１の第２ゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、トランジスタＴｒ１の第２ゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。配線ＢＧＬの電位によって、トランジスタＴｒ１のしきい値電圧を制御することができる。その結果、トランジスタＴｒ１がノーマリーオンになることを防ぐことができる。
【００８８】
ＮＭＣ［０］乃至ＮＭＣ［ｎ−１］のうち半数は配線ＬＢＬに接続され、残りの半数は配線ＬＢＬＢに接続されている。図８に示すＮＶＭは、メモリセルのレイアウト方式として折り返し型を適用した場合の回路図である。なお、折り返し型のメモリセルに関しては、後述の図１１で再び説明を行う。
【００８９】
トランジスタＴｒ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることで、トランジスタＴｒ１のオフ電流を極めて小さくできる。
【００９０】
トランジスタＴｒ１のオフ電流を小さくすることで、ＮＭＣの保持時間を長くすることができる。オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
【００９１】
トランジスタＴｒ１にＯＳトランジスタを用いることで、ＮＭＣの保持時間を長くすることができ、ＮＭＣを不揮発性メモリ回路として用いることができる。
【００９２】
なお、ＮＭＣの数（ｎ）は８の倍数であることが好ましい。すなわち、ＮＶＭが保持できるデータのビット数は、８の倍数であることが好ましい。ＮＭＣを８の倍数とすることで、メモリセル１３０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。
【００９３】
〈ＬＰＣ〉
ＬＰＣは、配線ＰＣＬおよび配線ＶＰＣと電気的に接続されている。配線ＰＣＬは、配線ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。配線ＶＰＣはプリチャージ電圧を供給するための電源線である。ＬＰＣは、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートは配線ＰＣＬに電気的に接続されている。トランジスタＴｅｑ１は配線ＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１は配線ＬＢＬと配線ＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２は配線ＬＢＬＢと配線ＶＰＣと間の導通状態を制御する。
【００９４】
図８の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣにＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣをトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣは、配線ＬＢＬと配線ＬＢＬＢとの電位を平滑化することで、配線ＬＢＬと配線ＬＢＬＢのプリチャージを行う。
【００９５】
周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（配線ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
【００９６】
〈〈記憶装置１００の動作例〉〉
【００９７】
図９のタイミングチャートを用いて、記憶装置１００の動作例を説明する。ここでは、データの読み出し動作には、ＮＶＭの何れか１のＮＭＣを選択し、選択されたＮＭＣのデータをＳＭＣで増幅して、ＢＬ、ＢＬＢに書き込む方式が採用されている。
【００９８】
図９において、ｔ０、ｔ１等は時刻を表している。波形間に付された矢印は、記憶装置１００の動作の理解を容易にするためのものである。ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、ＶＤＤＭへのＶＤＤの供給が制御される。また、図９において、点線で表されている波形は、電位が不確定であることを示している。また、ＶＤＤＭ等の配線の低レベル（Ｌレベル）はＧＮＤである。信号線のうち、ＰＣＬ、ＷＬの高レベル（Ｈレベル）はＶＤＤであり、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。
【００９９】
なお、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭのデータの書き込みおよび読み出しが可能であれば、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＶＨＭ用のＰＳＷ１４２は設けなくてもよい（図７参照）。
【０１００】
（パワーゲーティング）
まず、記憶装置１００のパワーゲーティング動作について説明する。ｔ０−ｔ１では、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
【０１０１】
ｔ０でＰＳＷ１４１がオフになると、ＶＤＤＭの電位は下がり、やがてＧＮＤとなる。周辺回路１１１へのＶＤＤの供給が遮断されるためＷＬ、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］、ＰＣＬ、ＶＰＣもＧＮＤとなる。ｔ１でＰＳＷ１４１がオンとなると、ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。ｔ１−ｔ２が電源復帰に要する時間である。またＰＳＷ１４１をオン、オフするのと連動して、ＰＳＷ１４２もオン、オフするとよい。
【０１０２】
（初期化）
ｔ２−ｔ３では、記憶装置１００を初期状態にするための初期化動作が行われる。具体的には、ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２とされる。ビット線対（ＢＬ、ＢＬＢ）およびローカルビット線対（ＬＢＬ、ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣによって行われる。ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２がオンとなり、ＬＢＬ、ＬＢＬＢのプリチャージと電位の平滑化が行われる。
【０１０３】
（書き込み）
書き込みアクセスがあると、列ドライバ１２４によってビット線対をプリチャージ状態から浮遊状態にする。また、ＬＰＣによって、ローカルビット線対をプリチャージ状態から浮遊状態にする。これはＰＣＬをＨレベルからＬレベルにすることで行われる。
【０１０４】
次に、列ドライバ１２４によって、データＤＡ１がビット線対に書き込まれる。ここで、ＢＬがＶＤＤであれば、ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされたタイミングで、書き込み対象行のＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の何れか１本をＨレベルにする。ここでは、ＮＷＬ＿１をＨレベルにして、ＮＭＣ［１］のトランジスタＴｒ１をオンにする。また、ＮＷＬ＿１が選択された後、ＶＨＨはＶＤＤとされ、ＶＬＬはＧＮＤとされるため、ＳＭＣはアクティブとなる。また、ＮＷＬ＿１が選択された後、書き込み対象行のＷＬをＨレベルにして、トランジスタＴａｃ１、Ｔａｃ２をオンにする。なお、ＮＷＬ＿１をＨレベルにするタイミングでＷＬをＨレベルにしてもよい。
【０１０５】
トランジスタＴａｃ１、Ｔａｃ２がオンになることで、ローカルビット線対にデータＤＡ１が書き込まれる。このとき、ＳＭＣはアクティブであるので、ＳＭＣにデータＤＡ１が書き込まれる。かつ、ＮＶＭにおいて書き込み対象となっているＮＭＣ［１］のトランジスタＴｒ１はオンであるので、ＮＭＣ［１］にもデータＤＡ１が書き込まれることとなる。一定期間ＷＬをＨレベルにした後にＬレベルにする。ＷＬがＬレベルになることで、ＳＭＣとビット線対と間は非導通状態となる。この状態になったら、ＮＷＬ＿１をＬレベルにして、ＮＭＣ［１］を非選択状態に戻す。ＮＷＬ＿１をＬレベルにした後、ＶＨＨ、ＶＬＬの電位をＶＤＤ／２に戻し、ＳＭＣを非アクティブにする。ＳＭＣを非アクティブにすることで、ＳＭＣからはデータＤＡ１は消失するが、データＤＡ１はＮＭＣ［１］で長時間保持できるので、問題はない。
【０１０６】
ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージ動作を開始し、これらをＶＤＤ／２にプリチャージしている。
【０１０７】
（非アクセス）
ｔ４−ｔ５では、記憶装置１００は、ホスト装置からアクセス要求がない非アクセス状態である。ＰＣＬはＨレベルであり、ＷＬおよびＮＷＬ＿０−ＮＷＬ＿［ｎ―１］はＬレベルである。ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２である。ビット線対およびローカルビット線対はＶＤＤ／２にプリチャージされている。ｔ４−ｔ５では、ＳＭＣは動作させる必要がないので、ＶＨＨ、ＶＬＬをＶＤＤ／２にしておくことで、ＳＭＣのリーク電流を低減することができる。よって、記憶装置１００全体の消費電力を効果的に低減することができる。
【０１０８】
（読み出し）
ｔ５−ｔ６では、記憶装置１００は、ホスト装置の読み出しアクセス要求に対する動作を行っている。ここでは、ＮＶＭのＮＭＣ［１］に、ホスト装置の処理に必要なデータが記憶されていることとする。
【０１０９】
読み出しアクセスがあると、列ドライバ１２４により、ビット線対はプリチャージ状態から浮遊状態とされ、ＬＰＣにより、ローカルビット線対はプリチャージ状態から浮遊状態とされる。次に、ＮＷＬ＿１をＨレベルにして、ＮＭＣ［１］のトランジスタＴｒ１をオンにする。ローカルビット線対には、データＤＡ１が書き込まれる。ＮＷＬ＿１をＨレベルした後、ＶＨＨをＶＤＤにし、かつＶＬＬをＧＮＤにして、ＳＭＣをアクティブにする。このとき、ＳＭＣは差動増幅回路として機能し、ローカルビット線対のデータＤＡ１を増幅する。ＳＭＣをアクティブにした後、ＷＬをＨレベルにして、ローカルビット線対のデータＤＡ１をビット線対に書き込む。ビット線対に書き込まれたデータＤＡ１は列ドライバ１２４によって読み出される。
【０１１０】
読み出し動作の終了動作は、書き込み動作の場合と同様であり、初期化動作と非アクセス状態にするための動作である。まず、ＷＬをＬレベルにする。次にＮＷＬ＿１をＬレベルにする。次にＶＨＨおよびＶＬＬをＶＤＤ／２にして、ＳＭＣを非アクティブにする。また、ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージを開始する。
【０１１１】
図９の例では、書き込み動作、読み出し動作の最後に、ＰＣＬをＨレベルに遷移させてローカルビット線対のプリチャージを開始しているが、このタイミングは図９の例に限定されない。ＮＷＬ＿１がＬレベルになった時からＷＬをＨレベルにする時までの間に、ＰＣＬを立ち上げて、ローカルビット線対のプリチャージを開始すればよい。
【０１１２】
また、図９の例では、非アクセス状態では、ＰＣＬをＨレベルに維持することで、ローカルビット線対をＶＤＤ／２に固定しているが、ＰＣＬをＬレベルにして、ローカルビット線対を浮遊状態にしておいてもよい。この場合、書き込み動作、および読み出し動作の開始時に、まず、ＰＣＬをＬレベルからＨレベルにして、ローカルビット線対のプリチャージを行えばよい。
【０１１３】
〈〈メモリセルアレイのデバイス構造〉〉
記憶装置１００において、ＮＶＭのトランジスタＴｒ１はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図１０に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
【０１１４】
〈メモリセルアレイ〉
図１０の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣおよびＬＰＣがマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭがマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
【０１１５】
メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。ＣＭＯＳ型ＳＲＡＭのメモリセルと比較した場合、メモリセル１３０のビット当たりの面積をより小さくすることができる。
【０１１６】
ＮＶＭで構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭは、トランジスタＴｒ１のオン、オフの制御によって動作する。つまり、ＮＶＭはＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
【０１１７】
ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置１００はビット当たりの面積が小さいため、大容量化が容易であるので、キャッシュメモリ等に好適である。
【０１１８】
次に、ＮＶＭのレイアウト方式（折り返し型、ツインセル型、開放型）について、図１１乃至図１２を用いて説明を行う。なお、図１１乃至図１２はＮＶＭが８ビットのデータを記憶する（ＮＶＭはＮＭＣ［０］乃至ＮＭＣ［７］を有する）例を示している。
【０１１９】
〈折り返し型〉
図１１に示す回路図は、メモリセル１３０のレイアウト方式として折り返し型を適用した例である。ＳＭＣおよびＬＰＣが形成されている領域上に、ＮＭＣ［０］乃至ＮＭＣ［７］が設けられている。折り返し型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。折り返し型を適用することで、メモリセル１３０は、配線ＮＷＬの電位の変化によって、配線ＬＢＬまたは配線ＬＢＬＢに出力されるノイズを低減することができる。
【０１２０】
〈開放型〉
図１２に示す回路図は、メモリセル１３０のレイアウト方式として開放型を適用した例である。折り返し型と同様に、ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。開放型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。図１２において、１つの配線ＮＷＬに２つのＮＭＣが接続されているように見えるが、２つのＮＭＣのうち１つは隣り合うメモリセル１３０に接続されたものである。開放型はＮＭＣを高集積化することが可能で、他のレイアウト方式に比べて、記憶装置１００が記憶できるデータの容量を大きくすることができる。
【０１２１】
〈ツインセル型〉
図１３に示す回路図は、はメモリセル１３０のレイアウト方式としてツインセル型を適用した例である。図１３において、ＮＭＣは２つのトランジスタと２つの容量素子で構成されている。すなわち、ＮＭＣは相補的な２つのメモリセルを有する。ツインセル型のメモリセル１３０は、２つのメモリセルに保持された相補データを１ビットとして扱う。
【０１２２】
ＮＭＣは、一対のメモリセルを備えることで相補データを長時間保持することができる。ＮＭＣが相補データを保持していることで、ＮＭＣで保持している相補データを読み出すときには、ＳＭＣは差動増幅回路として機能することができる。このため、ツインセル型は、一対のメモリセルの一方が保持している電圧と、一対のメモリセルの他方が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。
【０１２３】
〈記憶装置１００の断面図〉
図１４は、記憶装置１００の断面図の一例を示している。図１４に示す記憶装置１００は、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４を有する。
【０１２４】
層Ｌ１は、トランジスタＭ１と、基板３００と、素子分離層３０１と、絶縁体３０２と、プラグ３１０などを有する。
【０１２５】
層Ｌ２は、絶縁体３０３と、配線３２０と、絶縁体３０４と、プラグ３１１などを有する。
【０１２６】
層Ｌ３は、絶縁体２１４と、絶縁体２１６と、トランジスタＴｒ１と、プラグ３１２と、絶縁体２８２と、配線３２１などを有する。トランジスタＴｒ１の第１ゲートは配線ＮＷＬとしての機能を有し、トランジスタＴｒ１の第２ゲートは配線ＢＧＬとしての機能を有する。図１９は、トランジスタＴｒ１としてＯＳトランジスタを用いた例を示している。
【０１２７】
層Ｌ４は、容量素子Ｃｓと、プラグ３１３と、配線ＬＢＬなどを有する。容量素子Ｃｓは導電体３２２と、導電体３２３と、絶縁体３０５で成る。
【０１２８】
次に図１５を用いてトランジスタＭ１の詳細について説明を行う。図１５（Ａ）左側はトランジスタＭ１のチャネル長方向の断面図であり、図１５（Ａ）の右側はトランジスタＭ１のチャネル幅方向の断面図を示している。
【０１２９】
トランジスタＭ１は基板３００上に設けられ、素子分離層３０１によって隣接する他のトランジスタと分離されている。素子分離層３０１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１３０】
基板３００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板３００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
【０１３１】
また、基板３００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板３００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板３００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板３００が伸縮性を有してもよい。また、基板３００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板３００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板３００を薄くすると、半導体装置を軽量化することができる。また、基板３００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板３００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板３００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板３００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板３００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板３００として好適である。
【０１３２】
本実施の形態では、一例として、基板３００に単結晶シリコンウェハを用いた例を示している。
【０１３３】
トランジスタＭ１は、ウェル３５１に設けられたチャネル形成領域３５２、不純物領域３５３及び不純物領域３５４と、該不純物領域に接して設けられた導電性領域３５５及び導電性領域３５６と、チャネル形成領域３５２上に設けられたゲート絶縁体３５８と、ゲート絶縁体３５８上に設けられたゲート電極３５７とを有する。なお、導電性領域３５５、３５６には、金属シリサイド等を用いてもよい。
【０１３４】
図１５（Ａ）において、トランジスタＭ１はチャネル形成領域３５２が凸形状を有し、その側面及び上面に沿ってゲート絶縁体３５８及びゲート電極３５７が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０１３５】
本実施の形態では、一例として、トランジスタＭ１としてＳｉトランジスタを適用した例を示している。トランジスタＭ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
【０１３６】
なお、トランジスタＭ１として、プレーナー型のトランジスタを用いてもよい。その場合の例を図１５（Ｂ）に示す。図１５（Ｂ）左側はトランジスタＭ１のチャネル長方向の断面図であり、図１５（Ｂ）の右側はトランジスタＭ１のチャネル幅方向の断面図を示している。
【０１３７】
図１５（Ｂ）に示すトランジスタＭ１は、ウェル３６１に設けられたチャネル形成領域３６２、低濃度不純物領域３７１及び低濃度不純物領域３７２と、高濃度不純物領域３６３及び高濃度不純物領域３６４と、該高濃度不純物領域に接して設けられた導電性領域３６５及び導電性領域３６６と、チャネル形成領域３６２上に設けられたゲート絶縁体３６８と、ゲート絶縁体３６８上に設けられたゲート電極３６７と、ゲート電極３６７の側壁に設けられた側壁絶縁層３６９及び側壁絶縁層３７０を有する。なお、導電性領域３６５、３６６には、金属シリサイド等を用いてもよい。
【０１３８】
再び図１４に戻る。絶縁体３０２は、層間絶縁体としての機能を有する。トランジスタＭ１にＳｉトランジスタを用いた場合、絶縁体３０２は水素を含むことが好ましい。絶縁体３０２が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。絶縁体３０２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
【０１３９】
絶縁体３０３には、基板３００またはトランジスタＭ１などから、トランジスタＴｒ１が設けられる領域に、水素や不純物が拡散しないようなバリア膜を用いることが好ましい。例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＴｒ１が有する金属酸化物に水素が拡散することで、該金属酸化物の特性が低下する場合がある。従って、トランジスタＭ１と、トランジスタＴｒ１との間に、水素の拡散を抑制する膜を用いることが好ましい。
【０１４０】
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜のことを言う。水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３０３の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３０３の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０１４１】
また、絶縁体３０４、２１４、２８２は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いてもよい。
【０１４２】
絶縁体２１６は、例えば、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０１４３】
絶縁体２８０、トランジスタＴｒ１の詳細については後述の実施の形態３で説明を行う。
【０１４４】
絶縁体３０５には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。
【０１４５】
また、絶縁体３０５は上記絶縁体の積層構造としてもよい。例えば、酸化窒化シリコンなどの絶縁破壊耐性が大きい材料と、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料の積層構造としてもよい。当該構成により、容量素子Ｃｓは、十分な容量を確保でき、且つ、静電破壊を抑制することができる。
【０１４６】
図１４に示す導電体、配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
【０１４７】
図１４の記憶装置１００は、トランジスタＴｒ１を容量素子Ｃｓの上に形成してもよい。その場合の断面図を図１６に示す。図１６に示す断面図は、層Ｌ３と層Ｌ４が図１４の断面図が異なる。
【０１４８】
図１６において、層Ｌ３は、配線３４１、容量素子Ｃｓを有する。
【０１４９】
図１６において、層Ｌ４は、プラグ３３１、プラグ３３２、プラグ３３３、プラグ３３４、配線３４２、配線３４３、配線ＢＬ、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、トランジスタＴｒ１を有する。
【０１５０】
容量素子ＣｓをトランジスタＴｒ１の下に設けることで、容量素子Ｃｓを形成する際に生じるプロセスダメージまたは水素の影響から、トランジスタＴｒ１を防ぐことができる。
【０１５１】
図１４及び図１６において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
【０１５２】
記憶装置１００は、複数のサブアレイを有していてもよい。その場合の構成例を図１７に示す。
【０１５３】
図１７は記憶装置１００の一例を示す上面模式図である。記憶装置１００は複数のサブアレイ１５０を有する。それぞれのサブアレイ１５０は、メモリセルアレイ１１０、行ドライバ１２３および列ドライバ１２４を有する。また、複数のサブアレイ１５０を囲むように、電源線１５１が配置されている。
【０１５４】
記憶装置１００において、半導体装置１０はメモリセルの外側に配置することができる。例えば、図１７の電源線１５１の下に配置することができる。そうすることで、記憶装置１００の面積オーバーヘッドを少なくすることができる。
【０１５５】
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
【０１５６】
〈〈金属酸化物〉〉
まず、ＯＳトランジスタに用いられる金属酸化物について説明する。
【０１５７】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１５８】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１５９】
次に、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１６０】
図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１６１】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０１６２】
また、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【０１６３】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０１６４】
図２０（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０１６５】
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
【０１６６】
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図２０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０１６７】
従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図２０（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１６８】
特に、図２０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳとなりやすく、キャリア移動度も高い優れた金属酸化物が得られる。
【０１６９】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１７０】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１７１】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。従って、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０１７２】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０１７３】
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１７４】
〈〈トランジスタ構造１〉〉
図２１（Ａ）および図２１（Ｂ）は、トランジスタ２００ａの上面図および断面図である。図２１（Ａ）は上面図であり、図２１（Ｂ）の左図は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２１（Ｂ）の右図は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１７５】
図２１（Ｂ）は、絶縁体２１４及び絶縁体２１６上にトランジスタ２００ａが設けられた例を示している。
【０１７６】
トランジスタ２００ａは、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）および導電体２６０と、ゲート絶縁体として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、金属酸化物２３０（金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２６０を保護する絶縁体２４１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体２８０と、を有する。
【０１７７】
トランジスタ２００ａにおいて、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０を第１ゲート、導電体２０５を第２ゲートと呼ぶ場合がある。
【０１７８】
また、金属酸化物２３０は、金属酸化物２３０ａと、金属酸化物２３０ａ上の金属酸化物２３０ｂと、金属酸化物２３０ｂ上の金属酸化物２３０ｃと、を有する。トランジスタ２００ａをオンさせると、主として金属酸化物２３０ｂに電流が流れる。金属酸化物２３０ｂはチャネル形成領域としての機能を有する。一方、金属酸化物２３０ａおよび金属酸化物２３０ｃは、金属酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０１７９】
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、金属酸化物２３０ｂの伝導帯下端のエネルギー準位と、金属酸化物２３０ａ、金属酸化物２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、金属酸化物２３０ａ、金属酸化物２３０ｃの電子親和力と、金属酸化物２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０１８０】
金属酸化物２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、または０．５ｅＶ以上、または１．０ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０１８１】
また、金属酸化物２３０ａ、金属酸化物２３０ｂおよび金属酸化物２３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
【０１８２】
金属酸化物のキャリア密度を小さくすることで、トランジスタのしきい値電圧のマイナスシフト、またはトランジスタのオフ電流を低くすることができるため好ましい。金属酸化物のキャリア密度に影響を与える因子としては、金属酸化物中の酸素欠損（Ｖｏ）、または金属酸化物中の不純物などが挙げられる。金属酸化物中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、金属酸化物中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、金属酸化物中の欠陥準位密度を制御することで、金属酸化物のキャリア密度を制御することができる。
【０１８３】
金属酸化物２３０ａおよび金属酸化物２３０ｃのキャリア密度は、例えば、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０１８４】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合、金属酸化物のキャリア密度を大きくする方が好ましい。金属酸化物のキャリア密度を大きくするには、金属酸化物の不純物濃度をわずかに高める、あるいは、金属酸化物のバンドギャップをより小さくするとよい。
【０１８５】
金属酸化物２３０ｂのキャリア密度は、金属酸化物２３０ａおよび金属酸化物２３０ｃと比較して大きいことが好ましい。
【０１８６】
金属酸化物２３０ａと金属酸化物２３０ｂとの界面、または金属酸化物２３０ｂと金属酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。具体的には、金属酸化物２３０ａと金属酸化物２３０ｂ、金属酸化物２３０ｂと金属酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物２３０ａ、金属酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０１８７】
このとき、キャリアの主たる経路は金属酸化物２３０ｂとなる。金属酸化物２３０ａと金属酸化物２３０ｂとの界面、および金属酸化物２３０ｂと金属酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１８８】
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂと比較して、導電率が十分に低い材料を用いることが好ましい。例えば、金属酸化物２３０ａ、金属酸化物２３０ｃには、図２０（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の金属酸化物を用いればよい。なお、図２０（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である原子数比を示している。
【０１８９】
特に、金属酸化物２３０ｂに図２０（Ａ）に示す領域Ａで示される原子数比の金属酸化物を用いる場合、金属酸化物２３０ａおよび金属酸化物２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である金属酸化物を用いることが好ましい。また、金属酸化物２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である金属酸化物を用いることが好適である。
【０１９０】
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０１９１】
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、金属酸化物２３０への水素の拡散を抑制することができる。なお、図２１（Ｂ）では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
【０１９２】
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００ａを構成する金属酸化物に接して設けることにより、金属酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０１９３】
絶縁体２２２は、例えば、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１９４】
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０１９５】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるしきい値電圧制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
【０１９６】
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１９７】
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を金属酸化物２３０に接して設けることにより、金属酸化物２３０中の酸素欠損を低減することができる。
【０１９８】
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、金属酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０１９９】
導電体２４０ａ、２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０２００】
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０２０１】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０２０２】
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０２０３】
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０２０４】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２０５】
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０２０６】
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００ａのしきい値電圧を大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０２０７】
導電体２６０を覆うように絶縁体２４１を設ける。絶縁体２４１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、導電体２６０が熱処理工程によって、酸化することを防ぐことができる。なお、絶縁体２４１は、導電体２６０に酸化し難い材料を用いることで、省略することができる。
【０２０８】
トランジスタ２００ａの上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、トランジスタ２００ａ近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ２００ａの酸素欠損を低減することで、信頼性を向上させることができる。
【０２０９】
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０２１０】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０２１１】
また、トランジスタ２００ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２１２】
〈〈トランジスタ構造２〉〉
図２２（Ａ）および図２２（Ｂ）は、トランジスタ２００ｂの上面図および断面図である。図２２（Ａ）は上面図であり、図２２（Ｂ）の左図は、図２２（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２２（Ｂ）の右図は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２１３】
図２２のトランジスタ２００ｂは、図２１のトランジスタ２００ａにおいて、金属酸化物２３０ａ、２３０ｂの中央部分がエッチングされたものである（図２２（Ｂ）左図参照）。
【０２１４】
図２１のトランジスタ２００ａは、金属酸化物２３０ｂにチャネルが形成されるが、図２２のトランジスタ２００ｂは金属酸化物２３０ｃにチャネルが形成される。金属酸化物２３０ｃは、金属酸化物２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｂはトランジスタ２００ａよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｂは、オン電流よりもオフ電流を重視するトランジスタに好適である。
【０２１５】
トランジスタ２００ｂはトランジスタ２００ａと同時に形成することができる。例えば、図１のトランジスタＭ１０および図８のトランジスタＴｒ１など、高いオン電流が要求されるトランジスタにトランジスタ２００ａを採用し、図１のトランジスタＭ１１など、低いオフ電流が要求されるトランジスタにトランジスタ２００ｂを採用することが好ましい。
【０２１６】
（実施の形態４）
本実施の形態では、図１の温度センサ１７に用いることが可能な抵抗素子について説明を行う。
【０２１７】
図１８は抵抗素子４００の上面図である。抵抗素子４００は、金属酸化物４０１、導電体４０２および導電体４０３を有する。また、金属酸化物４０１はその上面図において蛇行部を有する。
【０２１８】
金属酸化物４０１は温度によって抵抗率が変化する性質を有する。抵抗素子４００は、導電体４０２と導電体４０３の間に電流を流し、金属酸化物４０１の抵抗値を測定することで温度を検出することができる。
【０２１９】
図１９は図１４に示す記憶装置１００の断面図に、抵抗素子４００を組み込んだ場合の断面模式図である。ＯＳトランジスタであるトランジスタＴｒ１と同じ層Ｌ３に、抵抗素子４００が設けられている。
【０２２０】
抵抗素子４００に用いられる金属酸化物４０１は、トランジスタＴｒ１に用いられる金属酸化物２３０ｂと同じ金属酸化物によって構成される。金属酸化物４０１は、そのままでは抵抗率が高すぎて、抵抗素子として充分な機能を果たさない。そのため、金属酸化物４０１は、図１８に示す形状にエッチングされた後、抵抗率を下げるための処理が施されることが好ましい。
【０２２１】
上述の抵抗率を下げるための処理として、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスによるプラズマ処理が挙げられる。また、先述の希ガスに、酸化窒素、アンモニア、窒素または水素を導入し、混合ガスとしてプラズマ処理を行ってもよい。これら、プラズマ処理によって、金属酸化物４０１は酸素欠損が形成され、抵抗率を下げることができる。
【０２２２】
また、上述の抵抗率を下げるための処理として、窒化シリコンなど、水素を多量に含む膜を金属酸化物４０１と接するように設ける処理が挙げられる。金属酸化物４０１は水素を添加されることで、抵抗率を下げることができる。
【０２２３】
これら抵抗率を下げる処理によって、金属酸化物４０１は、室温による抵抗率を１×１０−３Ωｃｍ以上、１×１０４Ωｃｍ以下とすることができる。
【０２２４】
図１９に示すように、抵抗素子４００をトランジスタＴｒ１と同じ層に形成することで、抵抗素子４００はトランジスタＴｒ１の温度を正確に検出することができる。また、抵抗素子４００とトランジスタＴｒ１を、同じ工程で形成することができるため、それぞれ別の工程で形成する場合よりも、工程を短縮することができる。
【０２２５】
なお、抵抗素子４００の金属酸化物４０１と、トランジスタＴｒ１の金属酸化物２３０ｂを異なる金属酸化物で形成する場合、抵抗素子４００は層Ｌ４よりも上層に形成してもよい。
【０２２６】
（実施の形態５）
本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウエハ、ＩＣチップおよび電子部品の例について、図２３及び図２５を用いて説明する。
【０２２７】
〔半導体ウエハ、チップ〕
図２３（Ａ）は、ダイシング処理が行なわれる前の基板６１１の上面図を示している。基板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２には、上記実施の形態に示す半導体装置などを設けることができる。
【０２２８】
複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６１１から切り出すことができる。図２３（Ｂ）にチップ６１５の拡大図を示す。
【０２２９】
また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域６１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０２３０】
分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
【０２３１】
〔電子部品〕
チップ６１５を電子部品に適用する例について、図２４を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
【０２３２】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０２３３】
図２４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
【０２３４】
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０２３５】
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２３６】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
【０２３７】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
【０２３８】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
【０２３９】
また、完成した電子部品の斜視模式図を図２４（Ｂ）に示す。図２４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２４（Ｂ）に示す電子部品６５０は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した記憶装置または半導体装置などを用いることができる。
【０２４０】
図２４（Ｂ）に示す電子部品６５０は、例えばプリント基板６５２に設けられる。このような電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、電子機器などに用いられる。
【０２４１】
（実施の形態６）
上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用いることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置または半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約することができる。具体例を図２５に示す。
【０２４２】
図２５（Ａ）は腕時計型端末７００である。腕時計型端末７００は、筐体７０１、リュウズ７０２、表示部７０３、ベルト７０４、検知部７０５などを有する。筐体７０１は内部にバッテリ、記憶装置または半導体装置を有する。表示部７０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
【０２４３】
検知部７０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）信号受信回路等を、検知部７０５に用いることができる。
【０２４４】
例えば、検知部７０５の照度センサが検知した周囲の明るさを筐体７０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、表示部７０３の輝度を弱める。または、薄暗いと判断した場合、表示部７０３の輝度を強める。その結果、消費電力が低減された電子機器を提供することができる。
【０２４５】
図２５（Ｂ）は、携帯電話機７１０である。携帯電話機７１０は、筐体７１１、表示部７１６、操作ボタン７１４、外部接続ポート７１３、スピーカ７１７、マイク７１２などを有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機７１０は、指などで表示部７１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７１６に触れることにより行うことができる。また、操作ボタン７１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０２４６】
図２５（Ｃ）はノート型パーソナルコンピュータ７２０であり、筐体７２１、表示部７２２、キーボード７２３、ポインティングデバイス７２４等を有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。
【０２４７】
図２５（Ｄ）はゴーグル型ディスプレイ７３０である。ゴーグル型ディスプレイ７３０は、装着部７３１、筐体７３２、ケーブル７３５、バッテリ７３６、表示部７３７を有する。バッテリ７３６は装着部７３１に収納されている。表示部７３７は筐体７３２に設けられている。筐体７３２は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内蔵する。ケーブル７３５を介してバッテリ７３６から筐体７３２内の表示部７３７および電子部品に電力が供給される。表示部７３７には無線によって送信された映像等の各種の情報が表示される。
【０２４８】
ゴーグル型ディスプレイ７３０は筐体７３２にカメラを設けてもよい。カメラが使用者の眼球やまぶたの動きを検知し知ることで、使用者はゴーグル型ディスプレイ７３０を操作することができる。また、ゴーグル型ディスプレイ７３０は、装着部７３１に温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル型ディスプレイ７３０は、生体センサによって、使用者の生体情報を取得し、筐体７３２内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ７３０は、無線信号によって他の情報端末に取得した生体情報を送信してもよい。
【０２４９】
図２５（Ｅ）はビデオカメラ７４０である。ビデオカメラ７４０は、第１筐体７４１、第２筐体７４２、表示部７４３、操作キー７４４、レンズ７４５、接続部７４６等を有する。操作キー７４４およびレンズ７４５は第１筐体７４１に設けられており、表示部７４３は第２筐体７４２に設けられている。また第１筐体７４１は内部にバッテリ、記憶装置または半導体装置を有する。バッテリは第１筐体７４１の外に設けてもよい。そして、第１筐体７４１と第２筐体７４２とは、接続部７４６により接続されており、第１筐体７４１と第２筐体７４２の間の角度は、接続部７４６により変更が可能である。表示部７４３における映像を、接続部７４６における第１筐体７４１と第２筐体７４２との間の角度に従って切り替える構成としても良い。
【０２５０】
図２５（Ｆ）は自動車７５０である。自動車７５０は、車体７５１、車輪７５２、ダッシュボード７５３、ライト７５４等を有する。車体７５１は内部にバッテリ、記憶装置または半導体装置を有する。
【０２５１】
（実施の形態７）
本実施の形態では、上記実施の形態で述べたＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０２５２】
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０２５３】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２５４】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０２５５】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０２５６】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０２５７】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０２５８】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０２５９】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０２６０】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０２６１】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０２６２】
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０２６３】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０２６４】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０２６５】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０２６６】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０２６７】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０２６８】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０２６９】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０２７０】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
【０２７１】
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
【０２７２】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
【０２７３】
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
【０２７４】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
【０２７５】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０２７６】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【０２７７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【実施例】
【０２７８】
本実施例では実施の形態２に示した記憶装置１００の動作周波数についてシミュレーションを行った。
【０２７９】
記憶装置１００の動作周波数をシミュレーションするにあたって、図２１に示すトランジスタ２００ａを試作し、その電気特性からシミュレーションに必要なパラメータを抽出した。
【０２８０】
試作したトランジスタ２００ａのサイズは、Ｌ（チャネル長）＝６０ｎｍ、Ｗ（チャネル幅）＝６０ｎｍである。
【０２８１】
試作したトランジスタ２００ａにおいて、金属酸化物２３０ａは、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。金属酸化物２３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０２８２】
試作したトランジスタ２００ａにおいて、金属酸化物２３０ｂは、膜厚が１５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。金属酸化物２３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０２８３】
試作したトランジスタ２００ａにおいて、金属酸化物２３０ｃは、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。金属酸化物２３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０２８４】
本実施例では、図８のトランジスタＴｒ１として、上記トランジスタ２００ａを想定し、記憶装置１００の動作についてシミュレーションを行った。そのため、試作したトランジスタ２００ａの電気特性を測定し、シミュレーションに必要なパラメータを取得した。
【０２８５】
シミュレーションによって得られたトランジスタＴｒ１のＶＧ（ゲート電圧）‐ＩＤ（ドレイン電流）特性を図２６および図２７に示す。
【０２８６】
図２６は、バックゲート電圧をＶＢＧ＝−５Ｖと一定にし、温度を−４０℃、２７℃、８５℃と変化させたときのトランジスタＴｒ１のＶＧ−ＩＤ特性を示す。それぞれ、ＶＤ（ドレイン電圧）＝１．２Ｖとした。
【０２８７】
図２６より、トランジスタＴｒ１は低温になるほど、しきい値電圧がプラスにシフトし、オン電流が低下することが確認された。
【０２８８】
図２７は、以下の３条件におけるトランジスタＴｒ１のＶＧ−ＩＤ特性を示す。それぞれ、ドレイン電圧ＶＤ＝１．２Ｖとした。
【０２８９】
（Ａ）−４０℃、ＶＢＧ＝−５Ｖ
（Ｂ）−４０℃、ＶＢＧ＝−４．２Ｖ
（Ｃ）＋２７℃、ＶＢＧ＝−５Ｖ
【０２９０】
（Ａ）と（Ｂ）の比較より、ＶＢＧを−５Ｖから−４．２Ｖへ変化させることで、トランジスタＴｒ１のしきい値電圧が−０．２Ｖ変化することが確認された。
【０２９１】
記憶装置１００は、半導体装置１０による温度補正が行われない場合、温度に関わらずＶＢＧ＝−５Ｖが印加されているとする。その場合、図２７に示す（Ａ）の条件が、最もオン電流が低い条件と考えられる。
【０２９２】
記憶装置１００は、半導体装置１０による温度補正が行われる場合、２７℃以上の高温においてＶＢＧ＝−５Ｖが印加され（図２７（Ｃ））、２７℃未満の低温においてＶＢＧ＝−４．２Ｖ（図２７（Ｂ））が印加されているとする。その場合、図２７に示す（Ｃ）の条件が、最もオン電流の低い条件と考えられる。
【０２９３】
次に、記憶装置１００の動作周波数について計算を行った。以下に動作周波数の計算方法について説明を行う。
【０２９４】
図２８（Ａ）は、図８の容量素子ＣｓにトランジスタＴｒ１を介してデータを書き込む場合を想定している。それぞれＤはドレイン、Ｇはゲート、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶＳとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。
【０２９５】
充電が開始されてＶＳがＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２８（Ｂ）参照）。なお、本実施例において、容量素子Ｃｓの容量は３．５ｆＦ、ＶＣＳは０．５５Ｖと仮定する。
【０２９６】
時間ｔの間に容量素子Ｃｓに充電される電荷Ｑは以下の式で表される。
【０２９７】
【数１】
2018056558.tif 000003
【０２９８】
上式より、充電時間ｔｗは以下の式で表される。
【０２９９】
【数２】
2018056558.tif 000004
【０３００】
次に、トランジスタＴｒ１が容量素子Ｃｓに充電を行う場合のゲート電圧（ＶＧ＝２．９７Ｖ）とドレイン電圧（ＶＤ＝１．０８Ｖ）を仮定し、図２８（Ｃ）に示すＩＤ−ＶＳ特性をシミュレーションにより取得する。
【０３０１】
図２８（Ｃ）に示す領域Ｒ１について、式（２）の積分を行うことで、ｔｗを算出することができる。
【０３０２】
記憶装置１００の動作周波数ｆと充電時間ｔｗとの間には逆比例の関係があると仮定する。
【０３０３】
【数３】
2018056558.tif 000005
【０３０４】
式（３）においてＡは係数である。事前の測定により、記憶装置１００は１００ＭＨｚで動作する場合、充電時間は４ｎｓであることがわかっている。これより係数Ａを求める。
【０３０５】
上述の係数Ａと式（２）より得られたｔｗを式（３）に代入することで、記憶装置１００の動作周波数を算出することができる。
【０３０６】
以上の方法により、記憶装置１００の動作周波数について計算を行った。計算は温度補正を行わない場合と温度補正を行う場合のそれぞれを想定した。温度補正を行わない場合は図２７（Ａ）の条件を想定し、温度補正を行う場合は図２７（Ｃ）の条件を想定した。すなわち、それぞれの場合において、オン電流が最も低くなる条件を想定し、最低限保証できる動作周波数の値を見積もった。計算結果を以下の表に示す。
【０３０７】
【表１】
2018056558.tif 000006
【０３０８】
表１より、温度補正を行うことで、記憶装置１００の動作周波数が１００ＭＨｚから１６０ＭＨｚに向上することが見積もられた。
【０３０９】
すなわち、記憶装置１００は低温環境に置かれても、半導体装置１０を用いてＶＢＧの補正を行うことで、速度を落とすことなく動作することが確認された。
【符号の説明】
【０３１０】
１０    半導体装置、１１    電圧生成回路、１１ａ    電圧生成回路、１１ｂ    電圧生成回路、１２    電圧保持回路、１３    電圧生成回路、１４    容量素子、１５    バッファ、１６    コンパレータ、１７    温度センサ、１８    電圧制御回路、１９    参照電圧生成回路、２０    補正回路、１００    記憶装置、１１０    メモリセルアレイ、１１０Ａ    メモリセルアレイ、１１０Ｂ    メモリセルアレイ、１１１    周辺回路、１１２    コントロール回路、１１５    周辺回路、１２１    行デコーダ、１２２    列デコーダ、１２３    行ドライバ、１２４    列ドライバ、１２５    入力回路、１２６    出力回路、１３０    メモリセル、１４１    ＰＳＷ、１４２    ＰＳＷ、１５０    サブアレイ、１５１    電源線、２００ａ    トランジスタ、２００ｂ    トランジスタ、２０５    導電体、２０５ａ    導電体、２０５ｂ    導電体、２１４    絶縁体、２１６    絶縁体、２２０    絶縁体、２２２    絶縁体、２２４    絶縁体、２３０    金属酸化物、２３０ａ    金属酸化物、２３０ｂ    金属酸化物、２３０ｃ    金属酸化物、２４０ａ    導電体、２４０ｂ    導電体、２４１    絶縁体、２５０    絶縁体、２６０    導電体、２８０    絶縁体、２８２    絶縁体、３００    基板、３０１    素子分離層、３０２    絶縁体、３０３    絶縁体、３０４    絶縁体、３０５    絶縁体、３１０    プラグ、３１１    プラグ、３１２    プラグ、３１３    プラグ、３２０    配線、３２１    配線、３２２    導電体、３２３    導電体、３３１    プラグ、３３２    プラグ、３３３    プラグ、３３４    プラグ、３４１    配線、３４２    配線、３４３    配線、３５１    ウェル、３５２    チャネル形成領域、３５３    不純物領域、３５４    不純物領域、３５５    導電性領域、３５６    導電性領域、３５７    ゲート電極、３５８    ゲート絶縁体、３６１    ウェル、３６２    チャネル形成領域、３６３    高濃度不純物領域、３６４    高濃度不純物領域、３６５    導電性領域、３６６    導電性領域、３６７    ゲート電極、３６８    ゲート絶縁体、３６９    側壁絶縁層、３７０    側壁絶縁層、３７１    低濃度不純物領域、３７２    低濃度不純物領域、４００    抵抗素子、４０１    金属酸化物、４０２    導電体、４０３    導電体、６１１    基板、６１２    回路領域、６１３    分離領域、６１４    分離線、６１５    チップ、６５０    電子部品、６５２    プリント基板、６５３    半導体装置、６５４    基板、６５５    リード、７００    腕時計型端末、７０１    筐体、７０２    リュウズ、７０３    表示部、７０４    ベルト、７０５    検知部、７１０    携帯電話機、７１１    筐体、７１２    マイク、７１３    外部接続ポート、７１４    操作ボタン、７１６    表示部、７１７    スピーカ、７２０    ノート型パーソナルコンピュータ、７２１    筐体、７２２    表示部、７２３    キーボード、７２４    ポインティングデバイス、７３０    ゴーグル型ディスプレイ、７３１    装着部、７３２    筐体、７３５    ケーブル、７３６    バッテリ、７３７    表示部、７４０    ビデオカメラ、７４１    筐体、７４２    筐体、７４３    表示部、７４４    操作キー、７４５    レンズ、７４６    接続部、７５０    自動車、７５１    車体、７５２    車輪、７５３    ダッシュボード、７５４    ライト
【図１】
2018056558.tif 000007
【図２】
2018056558.tif 000008
【図３】
2018056558.tif 000009
【図４】
2018056558.tif 000010
【図５】
2018056558.tif 000011
【図６】
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【図７】
2018056558.tif 000013
【図８】
2018056558.tif 000014
【図９】
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【図１０】
2018056558.tif 000016
【図１１】
2018056558.tif 000017
【図１２】
2018056558.tif 000018
【図１３】
2018056558.tif 000019
【図１４】
2018056558.tif 000020
【図１５】
2018056558.tif 000021
【図１６】
2018056558.tif 000022
【図１７】
2018056558.tif 000023
【図１８】
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【図１９】
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【図２０】
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【図２１】
2018056558.tif 000027
【図２２】
2018056558.tif 000028
【図２３】
2018056558.tif 000029
【図２４】
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【図２５】
2018056558.tif 000031
【図２６】
2018056558.tif 000032
【図２７】
2018056558.tif 000033
【図２８】
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