(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】平面視において、第１のフィンと、第２のフィンと、メモリゲート電極ＭＧと、他のメモリゲート電極ＭＧとで囲まれる素子分離領域１０３である第１分離領域（ゲート間分離領域）に、凸部（非後退部）ｈを設け、平面視において、メモリゲート電極ＭＧと重なる素子分離領域１０３である第２分離領域（ゲート下分離領域）に、第２分離部（後退部）を設け、凸部ｈを第２分離部（後退部）より高くする。第１のフィンと、第２のフィンとを形成するために、その間の素子分離領域１０３の表面を後退させる工程において、その一部をマスク膜で覆い、凸部（非後退部）ｈを形成する。この凸部（非後退部）ｈにより、ゲート残渣によるメモリゲート電極ＭＧ間のショートを抑制する。【選択図】図３
2018056453.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィンとの間に配置された素子分離領域と、
前記第１フィン、前記素子分離領域および前記第２フィンの上に第１ゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１フィン、前記素子分離領域および前記第２フィンの上に第２ゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在し、前記第１ゲート電極と離間して配置された第２ゲート電極と、
を有し、
平面視において、前記第１フィンと、前記第２フィンと、前記第１ゲート電極と、前記第２ゲート電極とで囲まれる前記素子分離領域である第１分離領域に、第１分離部を設け、
平面視において、前記第１ゲート電極と重なる前記素子分離領域である第２分離領域に、第２分離部を設け、
前記第１分離部は、前記第２分離部より高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１分離部は、前記第１分離領域の中央部において、前記第２方向に延在する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１分離領域において、前記第１分離部の両側に第３分離部を有し、
前記第１分離部は、前記第３分離部より高い、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１分離部の表面は、前記第１ゲート電極の下方の前記第１フィンの表面より低く、その差が第１高低差である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２分離部の表面は、前記第１ゲート電極の下方の前記第１フィンの表面より低く、その差が第２高低差である、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１高低差は、前記第２高低差より小さい、半導体装置。
【請求項７】
第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィンとの間に配置された素子分離領域と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１ゲート電極と隣り合うように、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第１フィンとの間に形成された第１絶縁膜と、
前記第２ゲート電極と前記第１フィンとの間および前記第１ゲート電極と前記第２ゲート電極との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第２ゲート電極に沿って、前記第２方向に延在する他の第２ゲート電極と、
を有し、
平面視において、前記第１フィンと、前記第２フィンと、前記第２ゲート電極と、前記他の第２ゲート電極とで囲まれる前記素子分離領域である第１分離領域に、第１分離部を設け、
平面視において、前記第２ゲート電極と重なる前記素子分離領域である第２分離領域に、第２分離部を設け、
前記第１分離部は、前記第２分離部より高い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１分離部は、前記第１分離領域の中央部において、前記第２方向に延在する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１分離領域において、前記第１分離部の両側に第３分離部を有し、
前記第１分離部は、前記第３分離部より高い、半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第１分離部の表面は、前記第２ゲート電極の下方の前記第１フィンの表面より低く、その差が第１高低差である、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２分離部の表面は、前記第２ゲート電極の下方の前記第１フィンの表面より低く、その差が第２高低差である、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１高低差は、前記第２高低差より小さい、半導体装置。
【請求項１３】
請求項７記載の半導体装置において、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１ゲート電極に沿って、前記第２方向に延在する他の第１ゲート電極を有し、
平面視において、前記第１フィンと、前記第２フィンと、前記第１ゲート電極と、前記他の第１ゲート電極とで囲まれる前記素子分離領域である第４分離領域に、第４分離部を設け、
平面視において、前記第１ゲート電極と重なる前記素子分離領域である第５分離領域に、第５分離部を設け、
前記第４分離部は、前記第５分離部より高い、半導体装置。
【請求項１４】
請求項７記載の半導体装置において、
第１メモリブロック領域と、第２メモリブロック領域と、第１メモリブロック領域と第２メモリブロック領域との間の分離領域であるシャント領域と、を有し、
前記第１ゲート電極および前記第２ゲート電極は、前記第１メモリブロック領域、前記シャント領域および前記第２メモリブロック領域上に延在し、
前記シャント領域の前記第６分離部は、前記第２分離部より高い、半導体装置。
【請求項１５】
第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィンとの間に配置された素子分離領域と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１ゲート電極と隣り合うように、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第１フィンとの間に形成された第１絶縁膜と、
前記第２ゲート電極と前記第１フィンとの間および前記第１ゲート電極と前記第２ゲート電極との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第１ゲート電極に沿って、前記第２方向に延在する他の第１ゲート電極と、
を有し、
平面視において、前記第１フィンと、前記第２フィンと、前記第１ゲート電極と、前記他の第１ゲート電極とで囲まれる前記素子分離領域である第１分離領域に、第１分離部を設け、
平面視において、前記第１ゲート電極と重なる前記素子分離領域である第２分離領域に、第２分離部を設け、
前記第１分離部は、前記第２分離部より高い、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１分離部は、前記第１分離領域の中央部において、前記第２方向に延在する、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１分離領域において、前記第１分離部の両側に第３分離部を有し、
前記第１分離部は、前記第３分離部より高い、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１分離部の表面は、前記第１ゲート電極の下方の前記第１フィンの表面より低く、その差が第１高低差である、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第２分離部の表面は、前記第１ゲート電極の下方の前記第１フィンの表面より低く、その差が第２高低差である、半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第１高低差は、前記第２高低差より小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＦＩＮＦＥＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
【０００３】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、ＦＩＮ（活性領域）の側面をチャネルとして利用することにより、電流駆動力の向上を図るものである。
【０００４】
一方、不揮発性メモリの１種として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルがある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタの２つのＭＩＳＦＥＴにより構成される。これらのトランジスタにも、ＦＩＮ構造を適用することにより、メモリの特性の向上を図ることができる。
【０００５】
特開２００６−４１３５４号公報（特許文献１）には、スプリットゲート構造の不揮発性半導体装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして利用する技術が開示されている。
【０００６】
特開２００６−５４２９２号公報（特許文献２）には、選択トランジスタと、メモリトランジスタとを有するスプリットゲート型メモリセルが開示されている。そして、選択ゲート電極を素子分離絶縁膜上で物理的に離し、その離れた選択ゲート間に補助パターンを形成し、補助パターンと選択ゲート電極との間にサイドウォール電極を残す技術が開示されている。このサイドウォール電極は、メモリゲート電極への給電に利用されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４１３５４号公報
【特許文献２】特開２００６−５４２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、上記ＦＩＮ構造の採用により、メモリセルのさらなる特性の向上を検討している。その過程において、不揮発性メモリセルにＦＩＮ構造を採用するためには、その構造や製造方法について更なる改善の余地があることが判明した。
【０００９】
特に、半導体基板の凸部であるフィンを横切るゲート電極間において、ゲート加工残渣によるゲート電極間ショートが問題となる。このような問題を回避するための、メモリセルの構造や製造方法の検討が望まれる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される一実施の形態に示される半導体装置は、第１フィンと、第２フィンと、第１ゲート電極と、第２ゲート電極とで囲まれる素子分離領域である第１分離領域に、第１分離部を設ける。この第１分離部は、平面視において、第１ゲート電極と重なる素子分離領域である第２分離領域に設けられた第２分離部より、高い。
【発明の効果】
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置のメモリアレイを示す平面図である。
【図６】実施の形態１の半導体装置のメモリアレイを示す回路図である。
【図７】実施の形態１の半導体装置の構成例を示すブロック図である。
【図８】実施の形態１の半導体装置と比較例の半導体装置の構成を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】メモリゲート電極の高さと閾値電位との関係を示すグラフである。
【図２７】実施の形態２の半導体装置の構成を示す断面図である。
【図２８】実施の形態２の半導体装置の構成を示す断面図である。
【図２９】実施の形態２の半導体装置の構成を示す断面図である。
【図３０】実施の形態２の半導体装置の構成を示す断面図である。
【図３１】実施の形態２の半導体装置のメモリアレイを示す平面図である。
【図３２】実施の形態２の半導体装置の構成を示す断面図である。
【図３３】実施の形態２の応用例の半導体装置の構成を示す断面図である。
【図３４】実施の形態２の応用例の半導体装置の構成を示す平面図である。
【図３５】実施の形態３の半導体装置のメモリモジュール部の構成例を示すブロック図である。
【図３６】実施の形態３の半導体装置のメモリブロックとシャント領域を示す平面図である。
【図３７】実施の形態３の比較例の半導体装置の構成を示す断面図である。
【図３８】実施の形態３の半導体装置の構成を示す断面図である。
【図３９】実施の形態３の比較例の半導体装置の構成を示す断面図である。
【図４０】実施の形態３の半導体装置の構成を示す断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図５０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図５１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態４の半導体装置の構成を示す断面図である。
【図５３】実施の形態４の半導体装置の構成を示す断面図である。
【図５４】実施の形態４の半導体装置の構成を示す断面図である。
【図５５】実施の形態４の半導体装置の構成を示す断面図である。
【図５６】実施の形態４の半導体装置の構成を示す平面図である。
【図５７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図５８】実施の形態４の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）を有する。ここで言うトランジスタは、ＭＩＳＦＥＴとも呼ばれる。
【００２１】
（メモリセルの構造説明）
図１〜図４は、本実施の形態の半導体装置の構成を示す断面図である。図５は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図１は、図５のＡ−Ａ断面に対応し、図２は、図５のＢ−Ｂ断面、Ｃ−Ｃ断面に対応し、図３は、図５のＤ−Ｄ断面に対応する。図４は、図５のＥ−Ｅ断面に対応する。図６は、本実施の形態の半導体装置のメモリアレイを示す回路図である。図７は、本実施の形態の半導体装置の構成例を示すブロック図である。
【００２２】
図１〜図４に示すように、メモリセル（メモリ素子、素子）は、制御ゲート電極（制御ゲート電極部）ＣＧを有する制御トランジスタと、メモリゲート電極（メモリゲート電極部）ＭＧを有するメモリトランジスタとからなる。
【００２３】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有する。例えば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれ、シリコン膜よりなる。
【００２４】
そして、本実施の形態においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、直方体状のフィンＦ上に絶縁膜（ＣＧＩ、ＯＮＯ）を介して配置される。フィンＦは、半導体基板１００の上部よりなる。別の言い方をすれば、半導体基板１００は凹凸を有し、フィンＦは、半導体基板１００の凸部である。また、後述するように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である（図５参照）。図５においては、４本のフィンＦ（Ｆ１〜Ｆ４）が、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【００２５】
そして、制御ゲート電極ＣＧと半導体基板１００（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、例えば、酸化シリコン膜よりなる。
【００２６】
メモリセルは、さらに、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、酸窒化シリコン膜よりなる。
【００２７】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置されている。
【００２８】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００２９】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【００３０】
ソース領域ＭＳは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【００３１】
このような、低濃度半導体領域および高濃度半導体領域よりなるソース領域（または、ドレイン領域）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００３２】
なお、本明細書では、ドレイン領域ＭＤおよびソース領域ＭＳを動作時を基準に定義している。後述する読み出し動作時に低電圧を印加する半導体領域をソース領域ＭＳと、読み出し動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
【００３３】
また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。また、制御ゲート電極ＣＧの上部には、キャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜よりなる。
【００３４】
また、メモリセル上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。層間絶縁膜ＩＬ３中には、プラグＰ２が形成され、プラグＰ２上には、配線Ｍ２が形成されている。配線Ｍ１、Ｍ２は、例えば、埋め込み配線であり、金属などの導電性材料よりなる。ここでは、配線Ｍ１、Ｍ２は、層間絶縁膜ＩＬ２やＩＬ４中に埋め込まれている。
【００３５】
ここで、図１に示す２つのメモリセルは、ソース領域ＭＳを挟んでほぼ対称に配置される。なお、後述するように、メモリセル領域ＭＡには、さらに、複数のメモリセルが配置される。例えば、図１に示すメモリセル領域ＭＡの左側のメモリセルのさらに左にはドレイン領域ＭＤを共有するメモリセル（図示せず）が配置される。
【００３６】
このドレイン領域ＭＤを挟んで配置される制御ゲート電極ＣＧ間の領域を領域ＣＣＡとする。また、ソース領域ＭＳを挟んで配置されるメモリゲート電極ＭＧ間の領域を領域ＭＭＡとする。図１においては、領域ＭＭＡの両側に領域ＣＣＡが配置されている。この領域ＭＭＡには、メモリゲート電極ＭＧの側壁に沿って配置されている絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成領域も含むものとする。
【００３７】
上述したとおり、共有されるソース領域ＭＳおよび共有されるドレイン領域ＭＤが交互に配置されるように、図１中の左右方向（ゲート長方向）に複数のメモリセルが配置され、メモリセル群（行）を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、複数のメモリセルが配置され、メモリセル群（列）を構成している。このように、複数のメモリセルがアレイ状に形成されている。以下に、図５〜図７を参照しながら、メモリアレイについて説明する。
【００３８】
（メモリアレイ）
図５に示すように、フィンＦ（活性領域、ハッチング部）は、Ｘ方向に延在するライン状に複数設けられている。フィンＦ間は、素子分離領域（１０３）である。また、メモリアレイ（メモリブロック）の外周も素子分離領域（１０３）である（図７参照）。
【００３９】
メモリセルの制御ゲート電極ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）とメモリゲート電極ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）は、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。また、ソース線ＳＬ（ＳＬ１、ＳＬ２）は、フィンＦの上方に、フィンＦを横切るように、Ｙ方向に延在している。フィンＦ中のソース領域（ＭＳ、ｎ＋型半導体領域１１１ｂ）とソース線ＳＬとは、プラグ（コンタクトプラグ、接続部）Ｐ１を介して接続される。複数のフィンＦ上において、Ｙ方向に並んで配置されるソース領域（ＭＳ）上のプラグＰ１を接続するように、ソース線ＳＬがＹ方向に配置されている。ソース線ＳＬは、例えば、第１層目の配線（Ｍ１）である。
【００４０】
上記ソース線ＳＬに対して対称的に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが配置されている。フィンＦ中のドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）とドレイン線ＤＬ（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）とは、プラグ（コンタクトプラグ、接続部）Ｐ１、Ｐ２等を介して接続される。それぞれのフィンＦ上において、Ｘ方向に並んで配置されるドレイン領域ＭＤ上のプラグＰ２を接続するように、ドレイン線ＤＬ（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）がＸ方向に配置されている。ドレイン線ＤＬは、例えば、第２層目の配線（Ｍ２）である。
【００４１】
図６に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ソース線ＳＬ（ＳＬ１、ＳＬ２）とドレイン線ＤＬ（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）との交点にアレイ状に配置される。
【００４２】
図７に示すように、メモリセルアレイは、メモリモジュールＢ中に設けられている。例えば、メモリモジュールＢ中には、メモリブロックＭＢとシャント領域ＳＨとを有する。シャント領域ＳＨは、メモリブロックＭＢの外周やメモリブロックＭＢ間に設けられる。メモリブロックＭＢには、前述のメモリセルがアレイ状に設けられている。メモリブロックＭＢをメモリセル領域（ＭＡ）ともいう。シャント領域ＳＨは、素子分離領域（１０３）であり、メモリブロックＭＢから延在する配線（ＭＧ、ＣＧ、Ｍ１など）が配置される。
【００４３】
また、このメモリモジュールＢと周辺回路Ｄとで、本実施の形態の半導体装置が構成される。メモリモジュールＢと周辺回路Ｄの他、ＣＰＵ（Ａ）やＲＡＭ（Ｃ）などを半導体装置中に設けてもよい。
【００４４】
ここで、周辺回路Ｄには、不揮発性メモリ以外の回路が形成され、周辺回路Ｄに形成される回路としては、例えば、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などがある。なお、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などを、メモリモジュールＢのメモリブロックＭＢ間に設けてもよい。このような、周辺回路ＤやメモリブロックＭＢ間に設けられる回路の構成素子としてＭＩＳＦＥＴが挙げられる。例えば、上記メモリセルとＭＩＳＦＥＴが、同一の半導体基板上に混載される。言い換えれば、半導体基板のメモリセル領域ＭＡにメモリセルが設けられ、半導体基板の周辺回路領域ＰＡにＭＩＳＦＥＴが設けられる（図２４、図２５参照）。このＭＩＳＦＥＴの構成について以下に説明する。なお、ここでは、周辺回路領域ＰＡには、ＦＩＮ構造は適用されていない場合について説明するが、後述するように、周辺回路領域ＰＡのＭＩＳＦＥＴをＦＩＮ構造としてもよい（実施の形態４参照）。
【００４５】
（ＭＩＳＦＥＴ）
図２５に示すように、周辺回路領域ＰＡのＭＩＳＦＥＴは、半導体基板１００の上方に配置されたゲート電極（ゲート電極部）ＧＥと、ゲート電極ＧＥの両側の半導体基板１００中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極ＧＥは、例えば、制御ゲート電極ＣＧと同層の膜を用いることができる。また、ＭＩＳＦＥＴは、ゲート電極ＧＥと半導体基板１００との間に配置されたゲート絶縁膜ＧＩを有する。ゲート絶縁膜ＧＩとして、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＩとして、制御ゲート絶縁膜ＣＧＩと同層の膜を用いてもよい。
【００４６】
また、ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）、および上記ゲート電極ＧＥの上部には金属シリサイド膜ＳＩＬが形成されている。
【００４７】
また、図２５には明示していないが、ＭＩＳＦＥＴ上には、メモリセル上と同様に、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）が形成され、さらに、この層間絶縁膜中や上には、プラグＰ１、Ｐ２や配線Ｍ１、Ｍ２が形成される。
【００４８】
（メモリ動作）
次いで、メモリセルの基本的な動作の一例について説明する。メモリセルの動作として、（１）読出し動作、（２）消去動作、（３）書込み動作の３つの動作について説明する。但し、これらの動作の定義には種々のものがあり、特に消去動作と書込み動作については、逆の動作として定義されることもある。
【００４９】
（１）読出し動作
例えば、制御ゲート電極ＣＧ側のドレイン領域ＭＤに１．２Ｖ程度の正電位を与え、制御ゲート電極ＣＧに１．２Ｖ程度の正電位を与えることで、制御ゲート電極ＣＧ下のチャネルをオン状態にする。そして、メモリゲート電極ＭＧを所定の電位（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）とすることで、保持していた電荷情報を電流として読み出すことができる。
【００５０】
（２）消去動作
例えば、メモリゲート電極ＭＧに１２Ｖの電圧を印加し、制御ゲート電極ＣＧに０Ｖの電圧を印加し、メモリゲート電極ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極ＣＧ側のソース領域ＭＳに０Ｖを印加する。これによりメモリゲート電極ＭＧ側から窒化シリコン膜（中層絶縁膜１０７、電荷蓄積部）にＦＮトンネル現象によりホールを注入することで蓄積された電荷（ここでは、電子）の消去を行う（ＦＮトンネル消去方式）。
【００５１】
（３）書込み動作
例えば、メモリゲート電極ＭＧに９．５Ｖの電圧を印加し、制御ゲート電極ＣＧに０．９Ｖの電圧を印加し、メモリゲート電極ＭＧ側のソース領域ＭＳに５．７Ｖを、制御ゲート電極ＣＧ側のドレイン領域ＭＤにソース領域より低い電位、例えば０．３Ｖを印加する。これによりメモリゲート電極ＭＧの制御ゲート電極ＣＧ側の端部に集中的に電子の注入が行なわれる。この注入方式は、ＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式と呼ばれる。
【００５２】
＜凸部（非後退部）ｈについて＞
ここで、本実施の形態においては、図５に示すように、Ｘ方向に延在するライン状に複数設けられたフィンＦ間の素子分離領域（１０３）に凸部（非後退部、高所分離部）ｈを設けている。この凸部（非後退部）ｈは、図３からも明らかなように、メモリゲート電極ＭＧ間に位置する。
【００５３】
通常、フィンＦ間の素子分離領域１０３の表面は、フィンＦの表面（上面、トップ）から後退している。このフィンＦの表面と素子分離領域１０３との段差分だけ、フィンＦの側面が露出し、実効チャネル幅を向上させることができる（図２参照）。例えば、素子分離領域１０３は、フィンＦの形成領域間の半導体基板１００に、分離溝を形成し、この分離溝内に、絶縁膜を埋め込むことにより形成する。この埋め込み絶縁膜の表面を後退させることにより、フィンＦを突出させる。
【００５４】
そして、本実施の形態においては、フィンＦ間の素子分離領域１０３において、メモリゲート電極ＭＧ間に、埋め込み絶縁膜の表面を後退させない、凸部（非後退部）ｈを設けている。凸部（非後退部）ｈに対し、後退させた部分を“後退部（低所分離部）”という場合がある。
【００５５】
このように、凸部（非後退部）ｈを設けることで、メモリゲート電極ＭＧのエッチング（加工）の際、ゲート加工残渣によるメモリゲート電極ＭＧ間ショートを防止することができる。
【００５６】
図８は、本実施の形態の半導体装置と比較例の半導体装置の構成を示す断面図である。図８（Ａ）に示すように、凸部（非後退部）ｈを設けない場合、メモリゲート電極ＭＧにおいて、フィンＦの側壁に沿ってメモリゲート電極ＭＧの残渣ａが生じ得る。図８（Ａ）の右上の断面図は、図８（Ａ）の破線部の断面と対応する。
【００５７】
これに対し、本実施の形態においては、図８（Ｂ）に示すように、メモリゲート電極ＭＧ間において、メモリゲート電極ＭＧの残渣ａが生じた場合であっても、凸部（非後退部）ｈにより残渣ａが分断される。別の言い方をすれば、凸部（非後退部）ｈ上においては、フィンＦの表面と素子分離領域１０３との段差が小さくなりメモリゲート電極ＭＧの残渣ａの発生を防止することができる。これにより、メモリゲート電極ＭＧ間ショートを防止することができる。
【００５８】
このような残渣ａの発生を防止するため、オーバーエッチング量を大きくすることも考えられる。しかしながら、オーバーエッチング量を大きくすると、メモリゲート電極ＭＧの高さが減少し、高さのばらつきも大きくなる。メモリゲート電極ＭＧの高さが部分的にでも減少すると、ソース領域（ＭＳ、ｎ＋型半導体領域１１１ｂ）の形成工程などの不純物の注入工程において、不純物の突きぬけが生じ得る。これにより、メモリゲート電極ＭＧの下方に、不所望の不純物領域が形成され、閾値電位が低下する（図２６参照）。図２６は、メモリゲート電極の高さと閾値電位との関係を示すグラフである。図２６の横軸は、ＭＧ高さ［ｎｍ］であり、縦軸は、閾値電位（Ｖｔｈ［Ｖ］）である。ひし形は、標準的な注入エネルギーの場合を示し、正方形は、低エネルギーの場合を示す。この例においては、ＭＧ高さが６０ｎｍ未満では、閾値電位（Ｖｔｈ）が低下し、ＭＧ高さが５０ｎｍ未満では、閾値電位（Ｖｔｈ）が極端に低下している。このようにメモリゲート電極ＭＧの高さを維持することは、メモリセルの特性を維持または向上させる上で重要である。
【００５９】
よって、本実施の形態においては、オーバーエッチング量を抑え、メモリゲート電極ＭＧの所望の高さを維持しつつ、メモリゲート電極ＭＧ間ショートを防止することができる。
【００６０】
＜凸部（非後退部）ｈの形成領域について＞
例えば、メモリゲート電極ＭＧ間の素子分離領域１０３のすべての領域（メモリゲート間分離領域）を凸部（非後退部）ｈとしてもよい。言い換えれば、メモリゲート間分離領域の全体に、凸部（非後退部）ｈを設けてもよい。メモリゲート間分離領域は、平面視において、例えば、フィンＦ１と、フィンＦ２と、メモリゲート電極ＭＧ１と、メモリゲート電極ＭＧ２とで囲まれる、略矩形状の素子分離領域（１０３）である（図５参照）。
【００６１】
しかしながら、メモリゲート電極ＭＧのパターニング工程において、その位置ずれを考慮し、メモリゲート間分離領域のうち、中央部にのみ凸部（非後退部）ｈを設ければよい。より具体的には、上記中央部において、凸部（非後退部）ｈをＹ方向に延在するように設ければよい。この場合、凸部（非後退部）ｈの両側の部分（分離部）は、“後退部（低所分離部）”となる。
【００６２】
凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、４０ｎｍ〜５０ｎｍ程度である。凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、プラグＰ１のＸ方向の幅（長さ）の±１０ｎｍ程度とすることができる。凸部（非後退部）ｈのＹ方向の長さは、フィンＦ間の距離とすることが好ましい。ゲート加工残渣は、フィンＦのＸ方向に延在する側壁に沿って生じるため（図８（Ａ）参照）、凸部（非後退部）ｈは、フィンＦの側壁と接するように設けることが好ましい。
【００６３】
このように、メモリゲート間分離領域の一部に凸部（非後退部）ｈを設けることにより、ゲート加工残渣によるショートを防止することができる。また、メモリゲート間分離領域の一部に凸部（非後退部）ｈを設け、メモリゲート電極ＭＧに沿う素子分離領域（１０３）は、“後退部”としたので、マスクずれなどにより、メモリゲート電極ＭＧがずれて形成された場合においても、フィンＦの側面とメモリゲート電極ＭＧとが接することとなり、実効チャネル幅を向上させることができる。
【００６４】
＜素子分離領域の高さについて＞
平面視において、素子分離領域（１０３）の凸部（非後退部）ｈは、図５の灰色の部分である。また、素子分離領域（１０３）の“後退部”は、図５のフィンＦ（ハッチング部）間である略矩形のライン状の領域のうち、灰色の部分以外の部分である（図１５参照）。この“後退部”となるのは、メモリゲート間分離領域のうち凸部（非後退部）ｈの両側の領域である。また、“後退部”となるのは、各種ゲート電極と素子分離領域（１０３）との重なり領域である“ゲート下分離領域”である。“ゲート下分離領域”は、メモリゲート下分離領域と制御ゲート下分離領域がある。また、別の言い方をすれば、凸部（非後退部）ｈは、図５のフィンＦ（ハッチング部）間である略矩形のライン状の領域において、Ｘ方向に所定の間隔を置いて配置されている。
【００６５】
凸部（非後退部）ｈの高さは、“後退部”の高さより高い。
【００６６】
凸部（非後退部）ｈの高さは、フィンＦの表面（上面、トップ）の高さ（Ｈ１）と同程度である。フィンＦの表面（上面、トップ）の高さ（Ｈ１）は、メモリゲート電極ＭＧの下方のフィンの表面と言える。“後退部”の高さ（Ｈ２）は、フィンＦの表面（上面、トップ）の高さ（Ｈ１）より低い。
【００６７】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈの高さとは必ずしも同程度である必要はなく、凸部（非後退部）ｈが、フィンＦの表面（上面、トップ）より低くてもよい。上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈとの差（第１高低差）は、凸部ｈの膜減りなどにより、例えば、１０ｎｍ以上であってもよい。
【００６８】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、“後退部”の高さ（Ｈ２）との差（第２高低差）は、例えば、５０ｎｍ程度である。この第２高低差は、５０ｎｍ以上が好ましい。
【００６９】
上記第２高低差は、上記第１高低差より大きい。
【００７０】
また、ゲート加工残渣によるショートを防止するために、凸部（非後退部）ｈの高さは、“後退部”の高さから１０ｎｍ以上であることが好ましい。
【００７１】
［製法説明］
次いで、図９〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図９〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である（図１５を除く）。図１５は、本実施の形態の半導体装置の製造工程を示す平面図である。
【００７２】
半導体基板１００は、メモリセル領域ＭＡと、周辺回路領域ＰＡと、を有している。メモリセル領域ＭＡには、メモリセルが形成され、周辺回路領域ＰＡには、ＭＩＳＦＥＴが形成される。
【００７３】
まず、図９、図１０に示すように、半導体基板１００として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板を準備する。次いで、半導体基板１００を熱酸化することにより１０ｎｍ程度の酸化シリコン膜ＨＭ１を形成する。次いで、酸化シリコン膜ＨＭ１上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて１００ｎｍ程度の窒化シリコン膜ＨＭ２を堆積する。次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜ＨＭ１および窒化シリコン膜ＨＭ２をエッチングし、さらに、半導体基板１００を４００ｎｍ程度、エッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含む窒化シリコン膜ＨＭ２上に、ＣＶＤ法などを用いて１０００ｎｍ程度の酸化シリコン膜（埋め込み絶縁膜）を堆積する。次いで、酸化シリコン膜に熱処理（アニール）を施し、酸化シリコン膜を緻密化した後、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。メモリセル領域ＭＡにおいて、例えば、素子分離領域１０３は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。複数のライン状の素子分離領域１０３が、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【００７４】
次に、図１１〜図１５に示すように、メモリセル領域ＭＡの素子分離領域１０３の表面を、後退させる。例えば、図１１、図１２に示すように、周辺回路領域ＰＡを覆うフォトレジスト膜（マスク膜）ＰＲ１を形成し、このフォトレジスト膜ＰＲ１をマスクとして、メモリセル領域ＭＡの素子分離領域１０３の表面を、ドライエッチングにより、一定量後退させる（図１３、図１４）。後退量は、例えば、５０ｎｍ程度である。ここで、本実施の形態においては、メモリセル領域ＭＡの素子分離領域１０３の一部をフォトレジスト膜ＰＲ１で覆い、凸部（非後退部）ｈを設ける（図１２のＤ−Ｄ部参照）。
【００７５】
フォトレジスト膜ＰＲ１で覆う領域は、メモリゲート電極ＭＧの形成予定領域間であって、メモリゲート電極ＭＧの形成予定領域間のほぼ中央部に、例えば、４０ｎｍ〜５０ｎｍの幅で、Ｙ方向に延在する矩形状の領域である（図１５参照）。フォトレジスト膜ＰＲ１のＸ方向の幅は、例えば、後述するプラグＰ１のＹ方向の幅と同程度である。
【００７６】
これにより、Ｘ方向に延在するライン状の素子分離領域１０３上に、Ｘ方向に所定の間隔を置いて、凸部（非後退部）ｈが形成される（図１４、図１５参照）。
【００７７】
また、このエッチングにより、メモリセル領域ＭＡにおいて、素子分離領域１０３間の半導体基板１００の上部が凸部（直方体状の凸部）となる。この凸部がフィンＦとなる（図５のハッチング部および図１３参照）。即ち、ライン状の素子分離領域１０３と、ライン状のフィンＦが交互に配置される。そして、Ｘ方向に延在するライン状の素子分離領域１０３においては、凸部（非後退部）ｈと、それ以外の部分である“後退部”が設けられる。なお、周辺回路領域ＰＡにおいては、フィンＦを形成しない。即ち、周辺回路領域ＰＡの素子分離領域１０３は後退させない。このように、素子分離領域１０３を後退させない領域を覆うフォトレジスト膜ＰＲ１を利用して、凸部（非後退部）ｈの形成予定領域を覆うことにより、マスク（露光原版）を増加させることなく、凸部（非後退部）ｈを形成することができる。この後、フォトレジスト膜ＰＲ１を除去する。
【００７８】
次いで、凸部（非後退部）ｈと、周辺回路領域ＰＡの素子分離領域１０３の高さが、フィンＦの表面高さと同じになるようにエッチングする。例えば、窒化シリコン膜ＨＭ２と酸化シリコン膜ＨＭ１の膜厚分に相当する厚さだけ、凸部（非後退部）ｈと、周辺回路領域ＰＡの素子分離領域１０３をエッチングする。なお、素子分離領域１０３のオーバーエッチングを行い、凸部（非後退部）ｈと、周辺回路領域ＰＡの素子分離領域１０３の高さが、フィンＦの表面高さより低くなってもよい。前述したように、凸部（非後退部）ｈの高さは、“後退部”の高さから１０ｎｍ以上であればよい。
【００７９】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入する。これにより、フィンＦ（半導体基板１００（フィンＦ））中にｐ型不純物が導入される。ｐ型不純物の導入領域をｐ型ウエル（図示せず）という。図示しない領域に、ｎ型不純物をイオン注入することによってｎ型ウエルを形成してもよい。
【００８０】
次いで、図１６、図１７に示すように、半導体基板１００（フィンＦ）上に、絶縁膜１０４を形成する。この絶縁膜１０４は、制御ゲート絶縁膜ＣＧＩおよびゲート絶縁膜ＧＩとなる。例えば、半導体基板１００（フィンＦ）上に、２ｎｍ程度の酸化シリコン膜を熱酸化により形成する。次いで、絶縁膜１０４（ＣＧＩ、ＧＩ）上に制御ゲート電極ＣＧやゲート電極ＧＥ用のポリシリコン膜（導電性膜）１０５を形成する。例えば、絶縁膜１０４（ＣＧＩ、ＧＩ）および素子分離領域１０３上に、ＣＶＤ法などを用いて１２０ｎｍ程度のポリシリコン膜１０５（ＣＧ、ＧＥ）を形成する。次いで、ポリシリコン膜１０５（ＣＧ、ＧＥ）上にキャップ絶縁膜ＣＡＰを形成する。例えば、ポリシリコン膜１０５（ＣＧ、ＧＥ）上に、ＣＶＤ法などを用いて８０ｎｍ程度の窒化シリコン膜を形成する。
【００８１】
次いで、図１８、図１９に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜１０４とポリシリコン膜１０５の積層膜をパターニングし、制御ゲート電極ＣＧを形成する。ここで、制御ゲート電極ＣＧ間である領域ＭＭＡの両端部が、後述するメモリゲート電極ＭＧの形成領域となる。また、凸部ｈとその両側の部分が、メモリゲート電極ＭＧ間となる。
【００８２】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡのポリシリコン膜１０５上のキャップ絶縁膜ＣＡＰを除去する。なお、この際、シャント領域（ＳＨ）において、制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＡＰを除去してもよい（実施の形態３の図４５参照）。このキャップ絶縁膜ＣＡＰの除去領域には、後述する、金属シリサイド膜ＳＩＬが形成される。また、シャント領域（ＳＨ）のキャップ絶縁膜ＣＡＰの除去領域には、上記金属シリサイドＳＩＬを介してプラグＰ１が配置される（実施の形態３の図４５等参照）。よって、シャント領域（ＳＨ）のキャップ絶縁膜ＣＡＰの除去領域は、金属シリサイド膜ＳＩＬの形成予定領域であり、また、プラグＰ１の形成予定領域である。
【００８３】
次いで、図２０、図２１に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、制御ゲート電極ＣＧを含む半導体基板１００（フィンＦ）上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。ここで、図２０においては、便宜上、キャップ絶縁膜ＣＡＰ上に、下層絶縁膜（酸化シリコン膜）１０６を明示してあるが（他の実施の形態についても同様）、熱酸化膜であれば、ポリシリコン膜１０５の側壁にのみ形成され、キャップ絶縁膜ＣＡＰ上には形成されない。
【００８４】
次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８を形成する。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。
【００８５】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【００８６】
次いで、図２２、図２３に示すように、制御ゲート電極ＣＧの側壁部に、サイドウォール状のメモリゲート電極ＭＧを形成する。
【００８７】
例えば、ポリシリコン膜をエッチバックする。このエッチバック工程では、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの側壁部に、絶縁膜ＯＮＯを介して、ポリシリコン膜を、サイドウォール状（側壁膜状）に残存させることができる。なお、領域ＣＣＡの両側にポリシリコン膜が残存し、このうち一方が、メモリゲート電極ＭＧとなる。なお、他方のサイドウォール状のポリシリコン膜を、フォトリソグラフィ技術およびドライエッチング技術を用いて、除去する。
【００８８】
次いで、メモリゲート電極ＭＧをマスクとして、絶縁膜ＯＮＯ（１０６、１０７、１０８）をエッチングする。これにより、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に絶縁膜ＯＮＯ（１０６、１０７、１０８）が残存する。
【００８９】
次いで、図２４、図２５に示すように、メモリセル領域ＭＡおよび周辺回路領域ＰＡに、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜（保護膜）を堆積する。なお、この後、フォトリソグラフィ技術およびドライエッチング技術を用いて、メモリセル領域ＭＡにのみ、窒化シリコン膜（保護膜）を残存させてもよい。
【００９０】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡの絶縁膜１０４（ＧＩ）とポリシリコン膜１０５（ＧＥ）を加工し、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。その後、メモリセル領域ＭＡ上およびゲート電極ＧＥ上の上記窒化シリコン膜（保護膜）をウェットエッチングなどにより除去する。
【００９１】
次いで、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成し、周辺回路領域ＰＡにおいて、ソース、ドレイン領域ＳＤを形成する。
【００９２】
例えば、メモリゲート電極ＭＧと制御ゲート電極ＣＧをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａ、１１９ａを形成する。この際、ｎ−型半導体領域１１１ａは、メモリゲート電極ＭＧの側壁に自己整合して形成される。また、ｎ−型半導体領域１１９ａは、制御ゲート電極ＣＧの側壁に自己整合して形成される。また、ゲート電極ＧＥをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。この際、ｎ−型半導体領域１１９ａは、ゲート電極ＧＥの側壁に自己整合して形成される。
【００９３】
次いで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよびゲート電極ＧＥ上を含む半導体基板１００（フィンＦ）上に、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、側壁絶縁膜ＳＷを形成する。次いで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとゲート電極ＧＥと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂ、１１９ｂを形成する。この際、ｎ＋型半導体領域１１１ｂ、１１９ｂは、側壁絶縁膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。また、ｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成され、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される。また、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【００９４】
次いで、メモリゲート電極ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤ、周辺回路領域ＰＡのゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。この際、前述した、シャント領域（ＳＨ）の制御ゲート電極ＣＧのキャップ絶縁膜ＣＡＰの除去領域（実施の形態３の図４５参照）にも、金属シリサイド膜ＳＩＬを形成する。
【００９５】
例えば、メモリゲート電極ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤ、周辺回路領域ＰＡのゲート電極ＧＥ、シャント領域（ＳＨ）の制御ゲート電極ＣＧのキャップ絶縁膜ＣＡＰの除去領域上に、金属膜（図示せず）を形成する。次いで、半導体基板１００（フィンＦ）に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤ、周辺回路領域ＰＡのゲート電極ＧＥ、シャント領域（ＳＨ）の制御ゲート電極ＣＧのキャップ絶縁膜ＣＡＰの除去領域と上記金属膜とを反応させる。これにより、金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００９６】
この後、制御ゲート電極ＣＧやメモリゲート電極ＭＧやゲート電極ＧＥなどの上方に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などにより堆積し、必要に応じて、酸化シリコン膜の上部をＣＭＰ法などにより平坦化する。次いで、この酸化シリコン膜中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ２中の配線溝内に導電性膜を埋め込むことにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、層間絶縁膜ＩＬ３、ＩＬ４、プラグＰ２、配線Ｍ２を形成することができる（図１〜図４参照）。
【００９７】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９８】
（実施の形態２）
実施の形態１の半導体装置においては、Ｘ方向に延在するライン状に複数設けられたフィンＦ間の素子分離領域（１０３）の、隣り合うメモリゲート電極ＭＧ間に、凸部（非後退部）ｈを設けたが、隣り合う制御ゲート電極ＣＧ間に、凸部（非後退部）ｈを設けてもよい。
【００９９】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。なお、凸部（非後退部）ｈの形成位置以外の構成は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１００】
［構造説明］
本実施の形態の半導体装置も、実施の形態１の場合と同様に、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成されたＭＩＳＦＥＴとを有する。周辺回路領域ＰＡに形成されたＭＩＳＦＥＴは、実施の形態１の場合と同様であるため、その説明を省略する。
【０１０１】
（メモリセルの構造説明）
図２７〜図３０は、本実施の形態の半導体装置の構成を示す断面図である。図３１は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図２７は、図３１のＡ２−Ａ２断面に対応し、図２８は、図３１のＢ−Ｂ断面、Ｃ−Ｃ断面に対応し、図２９は、図３１のＤ２−Ｄ２断面に対応する。図３０は、図３１のＥ２−Ｅ２断面に対応する。
【０１０２】
図２７〜図３１に示すように、本実施の形態の半導体装置においても、メモリセルは、制御ゲート電極ＣＧを有する制御トランジスタと、メモリゲート電極ＭＧを有するメモリトランジスタとからなる。
【０１０３】
本実施の形態の半導体装置においては、実施の形態１と、凸部（非後退部）ｈの位置が異なる。本実施の形態の半導体装置においては、隣り合う制御ゲート電極ＣＧ間に、凸部（非後退部）ｈを設けている（図３１）。
【０１０４】
＜凸部（非後退部）ｈについて＞
本実施の形態においては、図３１に示すように、Ｘ方向に延在するライン状に複数設けられたフィンＦ間の素子分離領域（１０３）に凸部（非後退部）ｈを設けている。この凸部（非後退部）ｈは、図２９からも明らかなように、制御ゲート電極ＣＧ間に位置する。
【０１０５】
通常、フィンＦ間の素子分離領域１０３の表面は、フィンＦの表面（上面、トップ）から後退している。このフィンＦの表面と素子分離領域１０３との段差分だけ、フィンＦの側面が露出し、実効チャネル幅を向上させることができる（図２８参照）。例えば、素子分離領域１０３は、フィンＦの形成領域間の半導体基板１００に、分離溝を形成し、この分離溝内に、絶縁膜を埋め込むことにより形成する。この埋め込み絶縁膜の表面を後退させることにより、フィンＦを突出させる。
【０１０６】
そして、本実施の形態においては、フィンＦ間の素子分離領域１０３において、制御ゲート電極ＣＧ間に、埋め込み絶縁膜の表面を後退させない、凸部（非後退部）ｈを設けている。
【０１０７】
このように、凸部（非後退部）ｈを設けることで、制御ゲート電極ＣＧ間のエッチング（加工）の際、ゲート加工残渣による制御ゲート電極ＣＧ間ショートを防止することができる。
【０１０８】
図３２に示すように、制御ゲート電極ＣＧ間において、制御ゲート電極ＣＧ間の残渣が生じた場合であっても、凸部（非後退部）ｈにより残渣が分断される。別の言い方をすれば、凸部（非後退部）ｈ上においては、フィンＦの表面と素子分離領域１０３との段差が小さくなり制御ゲート電極ＣＧ間の残渣の発生を防止することができる。これにより、制御ゲート電極ＣＧ間ショートを防止することができる。図３２は、本実施の形態の半導体装置の構成を示す断面図である。
【０１０９】
＜凸部（非後退部）ｈの形成領域について＞
例えば、制御ゲート電極ＣＧ間の素子分離領域１０３のすべての領域（制御ゲート間分離領域）を凸部（非後退部）ｈとしてもよい。言い換えれば、制御ゲート間分離領域の全体に、凸部（非後退部）ｈを設けてもよい。制御ゲート間分離領域は、平面視において、例えば、フィンＦ１と、フィンＦ２と、制御ゲート電極ＣＧ１と、制御ゲート電極ＣＧ２とで囲まれる、略矩形状の素子分離領域（１０３）である（図３１参照）。
【０１１０】
しかしながら、制御ゲート電極ＣＧのパターニング工程において、その位置ずれを考慮し、制御ゲート間分離領域のうち、中央部にのみ凸部（非後退部）ｈを設ければよい。より具体的には、上記中央部において、凸部（非後退部）ｈをＹ方向に延在するように設ければよい。この場合、凸部（非後退部）ｈの両側の部分は、“後退部（低所分離部）”となる。よって、“後退部”は、制御ゲート電極下と、制御ゲート間分離領域の凸部（非後退部）ｈの両側の部分となる。
【０１１１】
凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、４０ｎｍ〜５０ｎｍ程度である。凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、プラグＰ１のＸ方向の幅（長さ）の±１０ｎｍ程度とすることができる。凸部（非後退部）ｈのＹ方向の長さは、フィンＦ間の距離とすることが好ましい。ゲート加工残渣は、フィンＦのＸ方向に延在する側壁に沿って生じるため、凸部（非後退部）ｈは、フィンＦの側壁と接するように設けることが好ましい。
【０１１２】
このように、制御ゲート間分離領域の一部に凸部（非後退部）ｈを設けることにより、ゲート加工残渣によるショートを防止することができる。また、制御ゲート間分離領域の一部に凸部（非後退部）ｈを設け、制御ゲート電極ＣＧに沿う素子分離領域（１０３）は、“後退部”としたので、マスクずれなどにより、制御ゲート電極ＣＧがずれて形成された場合においても、フィンＦの側面と制御ゲート電極ＣＧとが接することとなり、実効チャネル幅を向上させることができる。
【０１１３】
＜素子分離領域の高さについて＞
平面視において、素子分離領域（１０３）の凸部（非後退部）ｈは、図３１の灰色の部分である。また、素子分離領域（１０３）の“後退部”は、図３１のフィンＦ（ハッチング部）間である略矩形のライン状の領域のうち、灰色の部分以外の部分である。この“後退部”となるのは、制御ゲート間分離領域のうち凸部（非後退部）ｈの両側の領域である。また、“後退部”となるのは、各種ゲート電極と素子分離領域（１０３）との重なり領域である“ゲート下分離領域（メモリゲート下分離領域、制御ゲート下分離領域）”である。また、別の言い方をすれば、凸部（非後退部）ｈは、図３１のフィンＦ（ハッチング部）間である略矩形のライン状の領域において、Ｘ方向に所定の間隔を置いて配置されている。
【０１１４】
凸部（非後退部）ｈの高さは、“後退部”の高さより高い。
【０１１５】
凸部（非後退部）ｈの高さは、フィンＦの表面（上面、トップ）の高さ（Ｈ１）と同程度である。フィンＦの表面（上面、トップ）の高さ（Ｈ１）は、制御ゲート電極ＣＧの下方のフィンの表面と言える。“後退部”の高さ（Ｈ２）は、フィンＦの表面（上面、トップ）の高さ（Ｈ１）より低い。
【０１１６】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈの高さとは必ずしも同程度である必要はなく、凸部（非後退部）ｈが、フィンＦの表面（上面、トップ）より低くてもよい。上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈとの差（第１高低差）は、凸部（非後退部）ｈの膜減りなどにより、例えば、１０ｎｍ以上であってもよい。
【０１１７】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、“後退部”の高さ（Ｈ２）との差（第２高低差）は、例えば、５０ｎｍ程度である。第２高低差は、この第２高低差は、５０ｎｍ以上が好ましい。
【０１１８】
上記第２高低差は、上記第１高低差より大きい。
【０１１９】
また、ゲート加工残渣によるショートを防止するために、凸部（非後退部）ｈの高さは、“後退部”の高さから１０ｎｍ以上であることが好ましい。
【０１２０】
［製法説明］
本実施の形態の半導体装置は、実施の形態１の半導体装置を同様の工程により形成することができる。図１１〜図１５を参照しながら説明した、メモリセル領域ＭＡの素子分離領域１０３の表面を後退させる工程において、フォトレジスト膜（マスク膜）ＰＲ１を形成する位置を変えればよい。即ち、隣り合う制御ゲート電極ＣＧ間に対応する位置にフォトレジストＰＲ１を設ければよい。なお、他の工程は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１２１】
（応用例）
図２７〜図３１に示す半導体装置においては、隣り合う制御ゲート電極ＣＧ間に、凸部（非後退部）ｈを設けたが、さらに、隣り合うメモリゲート電極ＭＧ間に、凸部（非後退部）ｈを設けてもよい（図３３、図３４）。図３３、図３４は、本実施の形態の応用例の半導体装置の構成を示す断面図または平面図である。
【０１２２】
本応用例においては、図３４に示すように、Ｘ方向に延在するライン状に複数設けられたフィンＦ間の素子分離領域（１０３）に凸部（非後退部）ｈを設けている。この凸部（非後退部）ｈは、図３３からも明らかなように、制御ゲート電極ＣＧ間およびメモリゲート電極ＭＧ間に位置する。
【０１２３】
本応用例の半導体装置は、次のようにして形成することができる。例えば、実施の形態１において、図１１〜図１５を参照しながら説明した、メモリセル領域ＭＡの素子分離領域１０３の表面を後退させる工程において、制御ゲート電極ＣＧ間およびメモリゲート電極ＭＧ間に対応する位置にフォトレジストＰＲ１を設ければよい。
【０１２４】
例えば、周辺回路領域ＰＡを覆うフォトレジスト膜（ＰＲ１）に加え、メモリゲート電極ＭＧの形成予定領域間であって、メモリゲート電極ＭＧの形成予定領域間のほぼ中央部に、例えば、４０ｎｍ〜５０ｎｍの幅で、Ｙ方向に延在するように、フォトレジスト膜（ＰＲ１）を形成する。さらに、制御ゲート電極ＣＧの形成予定領域間であって、制御ゲート電極ＣＧの形成予定領域間のほぼ中央部に、例えば、４０ｎｍ〜５０ｎｍの幅で、Ｙ方向に延在するように、フォトレジスト膜（ＰＲ１）を形成する。
【０１２５】
これにより、Ｘ方向に延在するライン状の素子分離領域１０３上に、Ｘ方向に所定の間隔を置いて、凸部（非後退部）ｈが形成される。
【０１２６】
なお、他の工程は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１２７】
（実施の形態３）
実施の形態１、２の半導体装置においては、メモリアレイ中に凸部（非後退部）ｈを設ける例について説明したが、例えば、メモリブロックＭＢ間に設けられるシャント領域ＳＨに、凸部（非後退部）ｈを設けてもよい。
【０１２８】
［構造説明］
図３５は、本実施の形態の半導体装置のメモリモジュール部の構成例を示すブロック図である。図３６は、本実施の形態の半導体装置のメモリブロックとシャント領域を示す平面図である。
【０１２９】
本実施の形態の半導体装置は、図３５に示すように、メモリブロックＭＢとシャント領域ＳＨとを有する。シャント領域ＳＨは、メモリブロックＭＢの外周やメモリブロックＭＢ間に設けられる。
【０１３０】
メモリブロックＭＢには、前述のメモリセルがアレイ状に設けられている。なお、メモリブロックＭＢ中のメモリセルの構成は、実施の形態１の場合（図１〜５等参照）と同様であるため、その説明を省略する。
【０１３１】
シャント領域ＳＨは、素子分離領域（１０３）であり、メモリブロックＭＢから延在する配線（ＭＧ、ＣＧ、Ｍ１など）が配置される。例えば、図３６に示すように、一のメモリブロックＭＢ（図３６中下側のＭＢ）から他のメモリブロックＭＢ（図３６中の上側のＭＢ）へ制御ゲート電極ＣＧ１が延在している。また、同様にメモリゲート電極ＭＧ１が延在している。そして、この制御ゲート電極ＣＧ１は、シャント領域ＳＨ（素子分離領域（１０３））において、幅広部ＣＧＷを有する。また、メモリゲート電極ＭＧ１は、シャント領域ＳＨ（素子分離領域（１０３））において、幅広部ＭＧＷを有する。幅広部ＭＧＷの中心部には、制御ゲート電極ＣＧと同層の膜よりなる島状電極ＣＧｉが配置されている。
【０１３２】
上記幅広部（ＣＧＷ、ＭＧＷ）上には、プラグ（Ｐ１、図示せず）が配置される。このプラグ（Ｐ１）を介して、制御ゲート電極ＣＧ１と配線（Ｍ１、Ｍ２など）が接続される。また、このプラグ（Ｐ１）を介して、メモリゲート電極ＭＧ１と配線（Ｍ１、Ｍ２など）が接続される。
【０１３３】
なお、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２は、図３６に示すシャント領域ＳＨにおいて幅広部を有していないが、例えば、他のシャント領域（図３６中最上部や最下部に配置されるシャント領域）において、幅広部を有する。
【０１３４】
上記のシャント領域ＳＨに、凸部（非後退部）ｈを設ける、別の言い方をすれば、上記のシャント領域ＳＨを非後退部（凸部ｈ）とすることで、フォトリソグラフィ（露光）時のマージンを向上させることができる。また、フォトリソグラフィ精度の向上を図ることができる。
【０１３５】
図３７、図３９は、本実施の形態の比較例の半導体装置の構成を示す断面図である。図３８、図４０は、本実施の形態の半導体装置の構成を示す断面図である。なお、これらの断面図は、例えば、図３６のＦ−Ｆ断面部またはＧ−Ｇ断面部に対応する。
【０１３６】
例えば、図３７に示すように、上記のシャント領域ＳＨを非後退部（凸部ｈ）とせず、“後退部”とした場合、メモリブロックＭＢとシャント領域ＳＨとの間において、制御ゲート電極ＣＧの表面に段差Ｓｔが生じる。これは、メモリブロックＭＢにおいては、素子分離領域１０３とフィンＦとが微細なピッチで繰り返されるのに対し、シャント領域ＳＨには、フィンＦが形成されていないため、シャント領域ＳＨの素子分離領域１０３が低くなってしまうからである。このような段差Ｓｔがあると、フォトリソグラフィ時のマージンが低下する。
【０１３７】
即ち、パターン（制御ゲート電極ＣＧ）の一括露光（転写）において、転写する領域（メモリブロックＭＢとシャント領域ＳＨとの間）に段差（高低差）Ｓｔがある場合には、焦点（ピント）を合わせる高さ（位置）の設定が困難となる。よって、いずれかの領域において、焦点がずれ、所望のパターンが露光（転写）できない場合が生じ得る。
【０１３８】
これに対し、本実施の形態においては、図３８に示すように、シャント領域ＳＨを非後退部（凸部ｈ）とすることで、制御ゲート電極ＣＧの表面の段差Ｓｔを低減し、精度良くパターン（制御ゲート電極ＣＧ）の露光（転写）を行うことができる。
【０１３９】
なお、メモリゲート電極ＭＧ上においても、図３９に示すように、上記のシャント領域ＳＨを非後退部（凸部ｈ）とせず、“後退部”とした場合、メモリブロックＭＢとシャント領域ＳＨとの間において、メモリゲート電極ＭＧの表面に段差Ｓｔが生じる。これに対し、本実施の形態においては、図４０に示すように、シャント領域ＳＨを非後退部（凸部ｈ）とすることで、メモリゲート電極ＭＧの表面の段差Ｓｔを低減することができる。
【０１４０】
また、前述したように、制御ゲート電極ＣＧやメモリゲート電極ＭＧの幅広部（ＣＧＷ、ＭＧＷ）上には、プラグ（Ｐ１、図示せず）が配置される。このような、プラグ（Ｐ１、図示せず）を埋め込むコンタクトホールを形成する場合においても、フォトリソグラフィ時のマージンが低下する。即ち、制御ゲート電極ＣＧやメモリゲート電極ＭＧの表面に段差Ｓｔがある場合（図３７、図３９）、層間絶縁膜ＩＬ１膜厚が厚くなり、コンタクトホール深さが増加するため、フォトリソグラフィ時のマージンが低下する。これに対し、本実施の形態においては、図３８および図４０に示すように、シャント領域ＳＨを非後退部（凸部ｈ）とすることで、制御ゲート電極ＣＧやメモリゲート電極ＭＧの表面の段差Ｓｔを低減し、精度良くパターンの露光（転写）を行うことができる。このように、制御ゲート電極ＣＧやメモリゲート電極ＭＧの表面の平坦化を図ることにより、これらの電極より上層のパターン（プラグＰ１、Ｍ１、Ｐ２、Ｍ２など）を精度良く形成することができる。
【０１４１】
＜素子分離領域の高さについて＞
例えば、本実施の形態の半導体装置について、平面視において、素子分離領域（１０３）の凸部（非後退部）ｈは、図３５の灰色（ドット）の部分である。また、図３６の灰色の部分とシャント領域ＳＨの部分である。
【０１４２】
また、素子分離領域（１０３）の“後退部”は、図３６のフィンＦ（ハッチング部）間である略矩形のライン状の領域のうち、灰色の部分以外の部分である。
【０１４３】
本実施の形態においても、実施の形態１の場合と同様に、メモリブロックＭＢの凸部（非後退部）ｈの高さについて以下のことが言える。メモリブロックＭＢの凸部（非後退部）ｈの高さは、フィンＦの表面（上面、トップ）の高さ（Ｈ１）と同程度である。フィンＦの表面（上面、トップ）の高さ（Ｈ１）は、制御ゲート電極ＣＧの下方のフィンの表面と言える。“後退部”の高さ（Ｈ２）は、フィンＦの表面（上面、トップ）の高さ（Ｈ１）より低い。
【０１４４】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈの高さとは必ずしも同程度である必要はなく、凸部（非後退部）ｈが、フィンＦの表面（上面、トップ）より低くてもよい。
【０１４５】
なお、前述したように、メモリブロックＭＢにおいて、上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈとの差（第１高低差）は、凸部（非後退部）ｈの膜減りなどにより、例えば、１０ｎｍ以上であってもよい。
【０１４６】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、“後退部”の高さ（Ｈ２）との差（第２高低差）は、例えば、５０ｎｍ程度である。この第２高低差は、５０ｎｍ以上が好ましい。
【０１４７】
上記第２高低差は、上記第１高低差より大きい。
【０１４８】
また、ゲート加工残渣によるショートを防止するために、凸部（非後退部）ｈの高さは、“後退部”の高さから１０ｎｍ以上であることが好ましい。
【０１４９】
このようなメモリブロックＭＢの凸部（非後退部）ｈと、シャント領域ＳＨの凸部（非後退部）ｈとの高さを合わせてもよい。
【０１５０】
［製法説明］
本実施の形態の半導体装置は、実施の形態１の半導体装置を同様の工程により形成することができる。実施の形態１において、図１１〜図１５を参照しながら説明した、メモリブロックＭＢ（メモリセル領域ＭＡ）の素子分離領域１０３の表面を後退させる工程において、隣り合うメモリゲート電極ＭＧ間に対応する位置にフォトレジストＰＲ１を設ける他、シャント領域ＳＨに、フォトレジスト膜ＰＲ１を形成する（図４１、図４２）。この工程により、シャント領域ＳＨに、凸部（非後退部）ｈが形成される。以降は、例えば、実施の形態１の場合と同様にして、各構成部を形成することができる。図４１〜図５１は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と対応する部位には、同じ符号を付け、実施の形態１と同様の工程についてはその説明を省略する。図４１〜図５１においては、実施の形態１と対応するＥ−Ｅ部の断面が省略され、シャント領域ＳＨの断面が追加されている。
【０１５１】
次いで、絶縁膜１０４とポリシリコン膜１０５の積層膜を堆積し、パターニングすることで、制御ゲート電極ＣＧを形成する際（図４３、図４４）。この際、シャント領域ＳＨにも制御ゲート電極ＣＧを延在させ、さらに幅広部ＣＧＷを有するようにパターニングする（図３６）。また、シャント領域ＳＨのメモリゲート電極ＭＧの形成予定領域の近傍に、島状電極ＣＧｉを設けておく（図３６）。
【０１５２】
次いで、図４５に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡのポリシリコン膜１０５上のキャップ絶縁膜ＣＡＰを除去するとともに、シャント領域ＳＨに延在する制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＡＰを除去する。このキャップ絶縁膜ＣＡＰの除去領域には、後述する、金属シリサイド膜ＳＩＬが形成される。また、このシャント領域ＳＨのキャップ絶縁膜ＣＡＰの除去領域には、上記金属シリサイドＳＩＬを介してプラグＰ１が配置される。即ち、このシャント領域ＳＨのキャップ絶縁膜ＣＡＰの除去領域は、金属シリサイド膜ＳＩＬの形成予定領域であり、また、プラグＰ１（コンタクトホールＣ１）の形成予定領域である。
【０１５３】
次いで、このポリシリコン膜１０９をエッチバックすることにより、制御ゲート電極ＣＧの側壁部に、サイドウォール状のメモリゲート電極ＭＧを形成する（図４８、図４９）。この際、シャント領域ＳＨの制御ゲート電極ＣＧの側壁部にも、サイドウォール状のメモリゲート電極ＭＧが延在する。さらに、この際、上記島状電極ＣＧｉを囲むようにメモリゲート電極ＭＧが形成され、幅広部ＭＧＷとなる（図３６）。
【０１５４】
次いで、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤを実施の形態１の場合と同様に形成する。次いで、メモリゲート電極ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤ、周辺回路領域ＰＡのゲート電極ＧＥ上に、実施の形態１の場合と同様にして、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。この際、前述した、シャント領域ＳＨの制御ゲート電極ＣＧのキャップ絶縁膜ＣＡＰの除去領域にも、金属シリサイド膜ＳＩＬを形成する（図５０、図５１）。
【０１５５】
この後、実施の形態１の場合と同様にして、層間絶縁膜ＩＬ１等やプラグＰ１、Ｐ２や配線Ｍ１、Ｍ２を形成する。この際、シャント領域ＳＨの幅広部（ＣＧＷ、ＭＧＷ）上に、プラグＰ１などを形成することができる（図３８、図３６等参照）。
【０１５６】
（実施の形態４）
実施の形態１、２の半導体装置においては、メモリセルを構成するメモリトランジスタや制御トランジスタについて、隣り合うゲート電極間（ＭＧ間、ＣＧ間）に、凸部（非後退部）ｈを設けたが、２つのＭＩＳＦＥＴを有する半導体装置について、隣り合うゲート電極ＧＥ間に、凸部（非後退部）ｈを設けてもよい。
【０１５７】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１５８】
［構造説明］
図５２〜図５５は、本実施の形態の半導体装置の構成を示す断面図である。図５６は、本実施の形態の半導体装置の構成を示す平面図である。例えば、図５２は、図５６のＡ３−Ａ３断面に対応し、図５３は、図５６のＣ３−Ｃ３断面に対応し、図５４は、図５６のＤ３−Ｄ３断面に対応する。図５５は、図５６のＥ３−Ｅ３断面に対応する。
【０１５９】
図５２〜図５６に示すように、本実施の形態の半導体装置は、２本のフィンＦを横切る２つのゲート電極ＧＥ１、ＧＥ２を有する。これらのゲート電極ＧＥ１、ＧＥ２は、それぞれ、シリコン膜よりなる。
【０１６０】
そして、本実施の形態において、２つのゲート電極ＧＥ１、ＧＥ２は、直方体状のフィンＦ上にゲート絶縁膜ＧＩを介して配置される。フィンＦは、半導体基板１００の上部よりなる。別の言い方をすれば、半導体基板１００は凹凸を有し、フィンＦは、半導体基板１００の凸部である。また、後述するように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図５６においては、２本のフィンＦが、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【０１６１】
そして、ゲート電極ＧＥと半導体基板１００（フィンＦ）の間のゲート絶縁膜ＧＩは、例えば、酸化シリコン膜よりなる。
【０１６２】
また、本実施の形態の半導体装置は、さらに、半導体基板１００のフィンＦ中に形成されたソース、ドレイン領域ＳＤを有する。また、ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【０１６３】
ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、ゲート電極ＧＥ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【０１６４】
また、ソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）、およびゲート電極ＧＥの上部には金属シリサイド膜ＳＩＬが形成されている。
【０１６５】
また、ＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。層間絶縁膜ＩＬ３中には、プラグＰ２が形成され、プラグＰ２上には、配線Ｍ２が形成されている。配線Ｍ１、Ｍ２は、例えば、埋め込み配線であり、金属などの導電性材料よりなる。ここでは、配線Ｍ１、Ｍ２は、層間絶縁膜ＩＬ２やＩＬ４中に埋め込まれている。
【０１６６】
＜凸部（非後退部）ｈについて＞
ここで、本実施の形態においては、図５６に示すように、Ｘ方向に延在するライン状に複数設けられたフィンＦ間の素子分離領域（１０３）に凸部（非後退部）ｈを設けている。この凸部（非後退部）ｈは、図５４からも明らかなように、ゲート電極ＧＥ間に位置する。
【０１６７】
通常、フィンＦ間の素子分離領域１０３の表面は、フィンＦの表面（上面、トップ）から後退している。このフィンＦの表面と素子分離領域１０３との段差分だけ、フィンＦの側面が露出し、実効チャネル幅を向上させることができる（図５３参照）。例えば、素子分離領域１０３は、フィンＦの形成領域間の半導体基板１００に、分離溝を形成し、この分離溝内に、絶縁膜を埋め込むことにより形成する。この埋め込み絶縁膜の表面を後退させることにより、フィンＦを突出させる。
【０１６８】
そして、本実施の形態においては、フィンＦ間の素子分離領域１０３において、ゲート電極ＧＥ間に、埋め込み絶縁膜の表面を後退させない、凸部（非後退部）ｈを設けている。
【０１６９】
このように、凸部（非後退部）ｈを設けることで、実施の形態１の場合と同様に、ゲート電極ＧＥのエッチング（加工）の際、ゲート加工残渣によるゲート電極ＧＥ間ショートを防止することができる。
【０１７０】
＜凸部（非後退部）ｈの形成領域について＞
例えば、ゲート電極ＧＥ間の素子分離領域１０３のすべての領域（ゲート間分離領域）を凸部（非後退部）ｈとしてもよい。言い換えれば、ゲート間分離領域の全体に、凸部（非後退部）ｈを設けてもよい。ゲート間分離領域は、平面視において、例えば、２本のフィンＦ２と、ゲート電極ＧＥ１と、ゲート電極ＧＥ２とで囲まれる、略矩形状の素子分離領域（１０３）である（図５６参照）。
【０１７１】
しかしながら、ゲート電極ＧＥのパターニング工程において、その位置ずれを考慮し、ゲート間分離領域のうち、中央部にのみ凸部（非後退部）ｈを設ければよい。より具体的には、上記中央部において、凸部（非後退部）ｈをＹ方向に延在するように設ければよい。この場合、凸部（非後退部）ｈの両側の部分（分離部）は、“後退部”となる。
【０１７２】
凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、４０ｎｍ〜５０ｎｍ程度である。凸部（非後退部）ｈのＸ方向の幅（長さ）は、例えば、プラグＰ１のＸ方向の幅（長さ）の±１０ｎｍ程度とすることができる。凸部（非後退部）ｈのＹ方向の長さは、フィンＦ間の距離とすることが好ましい。ゲート加工残渣は、フィンＦのＸ方向に延在する側壁に沿って生じるため、凸部（非後退部）ｈは、フィンＦの側壁と接するように設けられることが好ましい。
【０１７３】
このように、ゲート間分離領域の一部に凸部（非後退部）ｈを設けることにより、ゲート加工残渣によるショートを防止することができる。また、ゲート間分離領域の一部に凸部（非後退部）ｈを設け、ゲート電極ＧＥに沿う素子分離領域（１０３）は、“後退部”としたので、マスクずれなどにより、ゲート電極ＧＥがずれて形成された場合においても、フィンＦの側面とゲート電極ＧＥとが接することとなり、実効チャネル幅を向上させることができる。
【０１７４】
＜素子分離領域の高さについて＞
平面視において、素子分離領域（１０３）の凸部（非後退部）ｈは、図５６の灰色の部分である。また、素子分離領域（１０３）の“後退部”は、図５６のフィンＦ（ハッチング部）間である略矩形のライン状の領域のうち、灰色の部分以外の部分である。この“後退部”となるのは、ゲート間分離領域のうち凸部（非後退部）ｈの両側の領域である。また、“後退部”となるのは、ゲート電極ＧＥと素子分離領域（１０３）との重なり領域である“ゲート下分離領域”である。
【０１７５】
凸部（非後退部）ｈの高さは、“後退部”の高さより高い。
【０１７６】
凸部（非後退部）ｈの高さは、フィンＦの表面（上面、トップ）の高さ（Ｈ１）と同程度である。フィンＦの表面（上面、トップ）の高さ（Ｈ１）は、ゲート電極ＧＥの下方のフィンの表面と言える。“後退部”の高さ（Ｈ２）は、フィンＦの表面（上面、トップ）の高さ（Ｈ１）より低い。
【０１７７】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈの高さとは必ずしも同程度である必要はなく、凸部（非後退部）ｈが、フィンＦの表面（上面、トップ）より低くてもよい。上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、凸部（非後退部）ｈとの差（第１高低差）は、凸部（非後退部）ｈの膜減りなどにより、例えば、１０ｎｍ以上であってもよい。
【０１７８】
上記フィンＦの表面（上面、トップ）の高さ（Ｈ１）と、“後退部”の高さ（Ｈ２）との差（第２高低差）は、例えば、５０ｎｍ程度である。第２高低差は、この第２高低差は、５０ｎｍ以上が好ましい。
【０１７９】
上記第２高低差は、上記第１高低差より大きい。
【０１８０】
また、ゲート加工残渣によるショートを防止するために、凸部（非後退部）ｈの高さは、“後退部”の高さから１０ｎｍ以上であることが好ましい。
【０１８１】
［製法説明］
本実施の形態の半導体装置は、例えば、実施の形態１の半導体装置と類似の工程により形成することができる。例えば、フィンＦおよび凸部（非後退部）ｈを形成した後は、実施の形態１の周辺回路領域ＰＡのＭＩＳＦＥＴと同様の工程により形成することができる。
【０１８２】
図１１〜図１５を参照しながら説明した、メモリセル領域ＭＡの素子分離領域１０３の表面を後退させる工程において、隣り合うゲート電極ＧＥ間に対応する位置にフォトレジストＰＲ１を設ける（図５７、図５８）。図５７および図５８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１８３】
これにより、ゲート電極ＧＥの形成予定領域間に、凸部（非後退部）ｈが形成される。
【０１８４】
以降は、例えば、実施の形態１の場合と同様にして、各構成部を形成することができる。
【０１８５】
例えば、半導体基板１００（フィンＦ）上に、熱酸化により酸化シリコン膜よりなるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥ用のポリシリコン膜を形成し、さらに、その上に、窒化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、ポリシリコン膜および窒化シリコン膜の積層膜を加工した後に、窒化シリコン膜を、例えばウェットエッチングにより除去する。なお、メモリセルと混載しない際には、ポリシリコン膜上への上記窒化シリコン膜の形成は省略することができる。次いで、ソース、ドレイン領域ＳＤを形成する。
【０１８６】
例えば、ゲート電極ＧＥをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。次いで、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。次いで、ゲート電極ＧＥと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１９ｂを形成する。次いで、ソース、ドレイン領域ＳＤ上、およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する（図５２参照）。
【０１８７】
この後、ゲート電極ＧＥの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ２中の配線溝内に導電性膜を埋め込むことにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、層間絶縁膜ＩＬ３、ＩＬ４、プラグＰ２、配線Ｍ２を形成することができる（図５２〜図５６参照）。
【０１８８】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９０】
例えば、実施の形態３のシャント領域の構成を実施の形態２に適用してもよい。また、実施の形態１の周辺回路領域ＰＡのＭＩＳＦＥＴに代えて、実施の形態４のＭＩＳＦＥＴを形成してもよい。また、実施の形態４のゲート電極ＧＥを、シャント領域（活性領域間の素子分離領域１０３上）まで延在させる場合において、実施の形態３のシャント領域の構成を適用してもよい。
【０１９１】
［付記１］
（ａ）第１方向に延在する第１フィン形成領域と、前記第１フィンと離間して配置され、前記第１方向に延在する第２フィン形成領域と、を有する半導体基板の、前記第１フィン形成領域と前記第２フィン形成領域との間に分離溝を形成する工程、
（ｂ）前記分離溝の内部に第１絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の一部をマスク膜で覆い、前記素子分離領域の表面を後退させることにより、非後退面を有する第１分離領域と、前記第１分離領域の両側に配置され、後退面を有する第２分離領域と、を形成する工程、
（ｄ）前記半導体基板上に導電性膜を形成し加工することにより、前記第１フィン、一方の前記第２分離領域および前記第２フィンの上方に、前記第１方向と交差する第２方向に延在するゲート電極と、前記第１フィン、他方の前記第２分離領域および前記第２フィンの上方に、前記ゲート電極に沿って、前記第２方向に延在する他のゲート電極と、を形成する工程、
を有する、半導体装置の製造方法。
【０１９２】
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ｄ）工程の前において、
前記非後退面は、前記後退面より高い、半導体装置の製造方法。
【０１９３】
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程の前記マスク膜は、前記第１フィン、前記素子分離領域および前記第２フィンの上方に、前記第２方向に延在する、半導体装置の製造方法。
【０１９４】
［付記４］
（ａ）第１方向に延在する第１フィン形成領域と、前記第１フィンと離間して配置され、前記第１方向に延在する第２フィン形成領域と、を有する半導体基板の、前記第１フィン形成領域と前記第２フィン形成領域との間に分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の一部をマスク膜で覆い、前記素子分離領域の表面を後退させることにより、非後退面を有する第１分離領域と、前記第１分離領域の両側に配置され、後退面を有する第２分離領域と、を形成する工程、
（ｄ）前記半導体基板上に第１絶縁膜を介して第１導電性膜を形成し、加工することにより、前記第１フィン、一方の前記第２分離領域および前記第２フィンの上方に、前記第２方向に延在する第１ゲート電極と、前記第１フィン、他方の前記第２分離領域および前記第２フィンの上方に、前記第１ゲート電極に沿って、前記第２方向に延在する他の第１ゲート電極と、を形成する工程、
を有する、半導体装置の製造方法。
【０１９５】
［付記５］
付記４記載の半導体装置の製造方法において、
前記（ｄ）工程により、前記第１ゲート電極と、前記他の第１ゲート電極との間に、前記非後退面を有する前記第１分離領域が配置される、半導体装置の製造方法。
【０１９６】
［付記６］
（ａ）第１方向に延在する第１フィン形成領域と、前記第１フィンと離間して配置され、前記第１方向に延在する第２フィン形成領域と、を有する半導体基板の、前記第１フィン形成領域と前記第２フィン形成領域との間に分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の一部をマスク膜で覆い、前記素子分離領域の表面を後退させることにより、非後退面を有する第１分離領域と、前記第１分離領域の両側に配置され、後退面を有する第２分離領域と、を形成する工程、
（ｄ）前記半導体基板上に第１絶縁膜を介して第１導電性膜を形成し、加工することにより、前記第１フィン、一方の前記第２分離領域および前記第２フィンの上方に、前記第２方向に延在する第１ゲート電極と、前記第１フィン、他方の前記第２分離領域および前記第２フィンの上方に、前記第１ゲート電極に沿って、前記第２方向に延在する他の第１ゲート電極と、を形成する工程、
（ｅ）前記半導体基板上に第２絶縁膜を介して第２導電性膜を形成し、加工することにより、前記第１ゲート電極に沿って前記第２方向に延在する第２ゲート電極と、前記他の第１ゲート電極に沿って前記第２方向に延在する他の第２ゲート電極と、を形成する工程、を有する、半導体装置の製造方法。
【０１９７】
［付記７］
付記６記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第２ゲート電極は、前記第１ゲート電極の側壁に前記第２絶縁膜を介して、サイドウォール状に形成される、半導体装置の製造方法。
【０１９８】
［付記８］
付記７記載の半導体装置の製造方法において、
前記（ｅ）工程により、前記第２ゲート電極と、前記他の第２ゲート電極との間に、前記非後退面を有する前記第１分離領域が配置される、半導体装置の製造方法。
【符号の説明】
【０１９９】
１００  半導体基板
１０３  素子分離領域
１０４  絶縁膜
１０５  ポリシリコン膜
１０６  下層絶縁膜
１０７  中層絶縁膜
１０８  上層絶縁膜
１０９  導電性膜
１１１ａ  ｎ−型半導体領域
１１１ｂ  ｎ＋型半導体領域
１１９ａ  ｎ−型半導体領域
１１９ｂ  ｎ＋型半導体領域
ａ  残渣
Ｂ  メモリモジュール
ＣＡＰ  キャップ絶縁膜
ＣＣＡ  領域
ＣＧ  制御ゲート電極
ＣＧ１  制御ゲート電極
ＣＧ２  制御ゲート電極
ＣＧ３  制御ゲート電極
ＣＧ４  制御ゲート電極
ＣＧｉ  島状電極
ＣＧＩ  制御ゲート絶縁膜
ＣＧＷ  幅広部
Ｄ  周辺回路
ＤＬ  ドレイン線
ＤＬ１  ドレイン線
ＤＬ２  ドレイン線
ＤＬ３  ドレイン線
ＤＬ４  ドレイン線
Ｆ  フィン
Ｆ１  フィン
Ｆ２  フィン
Ｆ３  フィン
Ｆ４  フィン
ＧＥ  ゲート電極
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＩ  ゲート絶縁膜
ｈ  凸部（非後退部、高所分離部）
Ｈ１  高さ
Ｈ２  高さ
ＨＭ１  酸化シリコン膜
ＨＭ２  窒化シリコン膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
Ｍ１  配線
Ｍ２  配線
ＭＡ  メモリセル領域
ＭＢ  メモリブロック
ＭＤ  ドレイン領域
ＭＧ  メモリゲート電極
ＭＧ１  メモリゲート電極
ＭＧ２  メモリゲート電極
ＭＧ３  メモリゲート電極
ＭＧ４  メモリゲート電極
ＭＧＷ  幅広部
ＭＭＡ  領域
ＭＳ  ソース領域
ＯＮＯ  絶縁膜
Ｐ１  プラグ
Ｐ２  プラグ
ＰＡ  周辺回路領域
ＰＲ１  フォトレジスト膜
ＳＤ  ソース、ドレイン領域
ＳＨ  シャント領域
ＳＩＬ  金属シリサイド膜
ＳＬ  ソース線
ＳＬ１  ソース線
ＳＬ２  ソース線
Ｓｔ  段差
ＳＷ  側壁絶縁膜
【図１】
2018056453.tif 000003
【図２】
2018056453.tif 000004
【図３】
2018056453.tif 000005
【図４】
2018056453.tif 000006
【図５】
2018056453.tif 000007
【図６】
2018056453.tif 000008
【図７】
2018056453.tif 000009
【図８】
2018056453.tif 000010
【図９】
2018056453.tif 000011
【図１０】
2018056453.tif 000012
【図１１】
2018056453.tif 000013
【図１２】
2018056453.tif 000014
【図１３】
2018056453.tif 000015
【図１４】
2018056453.tif 000016
【図１５】
2018056453.tif 000017
【図１６】
2018056453.tif 000018
【図１７】
2018056453.tif 000019
【図１８】
2018056453.tif 000020
【図１９】
2018056453.tif 000021
【図２０】
2018056453.tif 000022
【図２１】
2018056453.tif 000023
【図２２】
2018056453.tif 000024
【図２３】
2018056453.tif 000025
【図２４】
2018056453.tif 000026
【図２５】
2018056453.tif 000027
【図２６】
2018056453.tif 000028
【図２７】
2018056453.tif 000029
【図２８】
2018056453.tif 000030
【図２９】
2018056453.tif 000031
【図３０】
2018056453.tif 000032
【図３１】
2018056453.tif 000033
【図３２】
2018056453.tif 000034
【図３３】
2018056453.tif 000035
【図３４】
2018056453.tif 000036
【図３５】
2018056453.tif 000037
【図３６】
2018056453.tif 000038
【図３７】
2018056453.tif 000039
【図３８】
2018056453.tif 000040
【図３９】
2018056453.tif 000041
【図４０】
2018056453.tif 000042
【図４１】
2018056453.tif 000043
【図４２】
2018056453.tif 000044
【図４３】
2018056453.tif 000045
【図４４】
2018056453.tif 000046
【図４５】
2018056453.tif 000047
【図４６】
2018056453.tif 000048
【図４７】
2018056453.tif 000049
【図４８】
2018056453.tif 000050
【図４９】
2018056453.tif 000051
【図５０】
2018056453.tif 000052
【図５１】
2018056453.tif 000053
【図５２】
2018056453.tif 000054
【図５３】
2018056453.tif 000055
【図５４】
2018056453.tif 000056
【図５５】
2018056453.tif 000057
【図５６】
2018056453.tif 000058
【図５７】
2018056453.tif 000059
【図５８】
2018056453.tif 000060