(57)【要約】【課題】セルサイズを小さくできるとともに、読み出し動作時のディスターブの発生を抑制できる半導体装置およびその製造方法を提供する。【解決手段】第１メモリセルＦＭＣは記憶用トランジスタＭＴ１を有する。第２メモリセルＳＭＣは第２記憶用トランジスタＭＴ２を有する。制御ゲートＣＧは、第１メモリセルＦＭＣと第２メモリセルＳＭＣとで共有されている。制御ゲートＣＧは、平面視において、記憶用トランジスタＭＴ１の記憶ゲートＭＧ１と記憶用トランジスタＭＴ２の記憶ゲートＭＧ２との間に挟まれている。【選択図】図２
2018107300.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
第１記憶用トランジスタを有する第１メモリセルと、
第２記憶用トランジスタを有する第２メモリセルと、を備え、
前記第１記憶用トランジスタは、前記半導体基板の前記主表面上に配置された第１電荷蓄積膜と、前記第１電荷蓄積膜の上に配置された第１記憶ゲートとを有し、
前記第２記憶用トランジスタは、前記半導体基板の前記主表面上に配置された第２電荷蓄積膜と、前記第２電荷蓄積膜の上に配置された第２記憶ゲートとを有し、さらに、
前記第１メモリセルと前記第２メモリセルとで共有され、かつ前記第１記憶用トランジスタと前記第２記憶用トランジスタとを選択する制御ゲートを備え、
前記制御ゲートは、平面視において前記第１記憶ゲートと前記第２記憶ゲートとの間に挟まれている、半導体装置。
【請求項２】
前記半導体基板の前記主表面に配置され、かつ平面視において前記制御ゲートと前記第１記憶ゲートとの間に配置された第１不純物領域と、
前記第１不純物領域に電気的に接続された第１ソース配線と、
前記半導体基板の前記主表面に配置され、かつ平面視において前記制御ゲートと前記第２記憶ゲートとの間に配置された第２不純物領域と、
前記第２不純物領域に電気的に接続された第２ソース配線と、をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面に配置され、かつ平面視において前記第１不純物領域との間で前記第１記憶ゲートを挟む第３不純物領域と、
前記半導体基板の前記主表面に配置され、かつ平面視において前記第２不純物領域との間で前記第２記憶ゲートを挟む第４不純物領域と、
前記第３不純物領域に電気的に接続された第１ビット配線と、
前記第４不純物領域に電気的に接続され、かつ平面視において前記第１ビット配線と並走する第２ビット配線と、をさらに備えた、請求項２に記載の半導体装置。
【請求項４】
前記第１記憶ゲートと前記半導体基板の前記主表面との間、前記第２記憶ゲートと前記半導体基板の前記主表面との間、および前記制御ゲートと前記半導体基板の前記主表面との間の各々に、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とが順に積層されてなる積層構造が配置されている、請求項１に記載の半導体装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板の前記主表面の上に配置された第１電荷蓄積膜と、前記第１電荷蓄積膜の上に配置された第１記憶ゲートとを有する第１記憶用トランジスタと、
前記半導体基板の前記主表面の上に前記半導体基板と絶縁するように配置された制御ゲートを有する選択用トランジスタと、
第１ソース配線と、を備え、
前記第１記憶用トランジスタと前記選択用トランジスタとは、平面視において前記第１記憶ゲートと前記制御ゲートとの間に配置された第１不純物領域を共有し、
前記第１ソース配線は、前記第１不純物領域に電気的に接続されている、半導体装置。
【請求項６】
前記半導体基板の前記主表面の上に配置された第２電荷蓄積膜と、前記第２電荷蓄積膜の上に配置された第２記憶ゲートとを有する第２記憶用トランジスタと、
第２ソース配線と、をさらに備え、
前記第２記憶用トランジスタと前記選択用トランジスタとは、平面視において前記第２記憶ゲートと前記制御ゲートとの間に配置された第２不純物領域を共有し、
前記第２ソース配線は、前記第２不純物領域に電気的に接続されている、請求項５に記載の半導体装置。
【請求項７】
前記第１記憶用トランジスタ、前記第２記憶用トランジスタおよび前記選択用トランジスタとの各々のゲート絶縁膜は、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とが順に積層されてなる積層構造を有している、請求項６に記載の半導体装置。
【請求項８】
半導体基板の主表面の上に配置された第１電荷蓄積膜と、前記第１電荷蓄積膜の上に配置された第１記憶ゲートとを含む第１記憶用トランジスタを有する第１メモリセルを形成する工程と、
前記半導体基板の前記主表面の上に配置された第２電荷蓄積膜と、前記第２電荷蓄積膜の上に配置された第２記憶ゲートとを含む第２記憶用トランジスタを有する第２メモリセルを形成する工程と、
前記第１メモリセルと前記第２メモリセルとで共有され、かつ前記第１記憶用トランジスタと前記第２記憶用トランジスタとを選択する制御ゲートを形成する工程と、を備え、
前記制御ゲートは、平面視において前記第１記憶ゲートと前記第２記憶ゲートとの間に挟まれるように形成される、半導体装置の製造方法。
【請求項９】
前記第１記憶ゲートと、前記第２記憶ゲートと、前記制御ゲートとが、同一のゲート用導電層から形成された部分を含むように形成される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１記憶ゲートと前記半導体基板の前記主表面との間、前記第２記憶ゲートと前記半導体基板の前記主表面との間、および前記制御ゲートと前記半導体基板の前記主表面との間の各々に、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とが順に積層されてなる積層構造が形成される、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には、不揮発性メモリを有するものがある。不揮発性メモリとは、電源を切っても記憶情報が残る素子である。この不揮発性メモリを論理用半導体装置と同一の半導体基板上に混載することにより、高機能の半導体装置が実現され得る。このような不揮発性メモリを混載した半導体装置は、組み込み型マイクロコンピュータとして、産業機械、家電品、自動車搭載装置などに広く用いられている。
【０００３】
このような不揮発性メモリのセル構造として、選択用トランジスタと、記憶用トランジスタとの２つのトランジスタからなるセル構造がある。このようなセル構造は、たとえば特開２００４−２００５０４号公報（特許文献１）に開示されている。
【０００４】
ここで選択用トランジスタは、不揮発性メモリのセルを選択するものである。記憶用トランジスタは、電荷の蓄積によりしきい値電圧を変動させることで情報を記憶するものである。この記憶用トランジスタは、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）構造を有している。
【０００５】
また不揮発性メモリのセル構造として、電荷蓄積用のメモリ記憶用トランジスタのみからなる構造もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２００５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記２つのトランジスタから構成されるメモリセル構造においては、トランジスタが２つ必要であるためセルサイズが大きくなるという問題がある。
【０００８】
また上記１つのみのトランジスタから構成されるメモリセル構造においては、読み出し動作時にディスターブが発生するため信頼性が低いという問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一の実施の形態によれば、第１メモリセルは第１記憶用トランジスタを有する。第２メモリセルは第２記憶用トランジスタを有する。制御ゲートは、第１メモリセルと第２メモリセルとで共有されている。制御ゲートは、平面視において、第１記憶用トランジスタの第１記憶ゲートと第２記憶用トランジスタの第２記憶ゲートとの間に挟まれている。
【００１１】
他の実施の形態によれば、第１記憶用トランジスタは第１記憶ゲートを有する。選択用トランジスタは制御ゲートを有する。第１記憶用トランジスタと選択用トランジスタとは、平面視において第１記憶ゲートと制御ゲートとの間に配置された第１不純物領域を共有する。第１ソース配線は、第１不純物領域に電気的に接続されている。
【発明の効果】
【００１２】
前記一および他の実施の形態によれば、セルサイズを小さくできるとともに、読み出し動作時のディスターブの発生を抑制できる半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
【図２】図１の半導体装置のメモリセルアレイに形成されるメモリセルの回路図である。
【図３】図１の半導体装置のメモリセルアレイ領域の一部を示す平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】図３および図４に示すメモリの読出し動作（Ａ）および書込み動作（Ｂ）を説明するための図である。
【図６】図３および図４に示す半導体装置の製造方法の第１工程を示す概略断面図である。
【図７】図３および図４に示す半導体装置の製造方法の第２工程を示す概略断面図である。
【図８】図３および図４に示す半導体装置の製造方法の第３工程を示す概略断面図である。
【図９】図３および図４に示す半導体装置の製造方法の第４工程を示す概略断面図である。
【図１０】図３および図４に示す半導体装置の製造方法の第５工程を示す概略断面図である。
【図１１】図３および図４に示す半導体装置の製造方法の第６工程を示す概略断面図である。
【図１２】図３および図４に示す半導体装置の製造方法の第７工程を示す概略断面図である。
【図１３】図３および図４に示す半導体装置の製造方法の第８工程を示す概略断面図である。
【図１４】図３および図４に示す半導体装置の製造方法の第９工程を示す概略断面図である。
【図１５】図３および図４に示す半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１６】図３および図４に示す半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１７】図３および図４に示す半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１８】比較例１の構成を模式的に示す概略断面図である。
【図１９】比較例２の構成を模式的に示す概略断面図である。
【図２０】比較例１（Ａ）と、比較例２（Ｂ）と、実施の形態１（Ｃ）との構成を示す平面図である。
【図２１】比較例２においては読出し動作時にディスターブが発生することを説明するための概略断面図である。
【図２２】１つのメモリセルが記憶用トランジスタと選択用トランジスタとを含むことで読出し動作時のディスターブを抑制できることを説明するための概略断面図である。
【図２３】実施の形態２における半導体装置の読出し動作（Ａ）および書込み動作（Ｂ）を説明するための図である。
【図２４】実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図２５】実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２６】実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置ＣＨＩは、チップ状態であり、半導体基板を有している。半導体基板の主表面には、ＲＡＭ（Random  Access  Memory）、ＣＰＵ（Central  Processing  Unit）、フラッシュメモリ、電源、周辺回路などの各領域が配置されている。
【００１５】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１６】
次に、本実施の形態の半導体装置の回路構成について図２を用いて説明する。
図２に示されるように、メモリセルアレイにおいては、複数のメモリセルが行列状に配置されている。複数のメモリセルの各々は、記憶用トランジスタと、選択用トランジスタとを有している。ビット配線の延在方向において互いに隣り合う２つのメモリセルは、選択用トランジスタを共有している。具体的には以下のとおりである。
【００１７】
複数のメモリセルのうちの第１メモリセルＦＭＣは、記憶用トランジスタＭＴ１（第１記憶用トランジスタ）と、選択用トランジスタＳＴとを有している。記憶用トランジスタＭＴ１のソース／ドレインとなる１対の不純物領域の一方と、選択用トランジスタＳＴソース／ドレインとなる１対の不純物領域の一方とは、互いに電気的に接続されている。
【００１８】
記憶用トランジスタＭＴ１のソース／ドレインとなる１対の不純物領域の一方と、選択用トランジスタＳＴソース／ドレインとなる１対の不純物領域の一方との双方は、ソース配線Ｓ１（第１ソース配線）に電気的に接続されている。記憶用トランジスタＭＴ１のソース／ドレインとなる１対の不純物領域の他方はビット配線ＢＬ１（第１ビット配線）に電気的に接続されている。
【００１９】
複数のメモリセルのうちの第２メモリセルＳＭＣは、記憶用トランジスタＭＴ２（第２記憶用トランジスタ）と、選択用トランジスタＳＴとを有している。記憶用トランジスタＭＴ２のソース／ドレインとなる１対の不純物領域の一方と、選択用トランジスタＳＴソース／ドレインとなる１対の不純物領域の他方とは、互いに電気的に接続されている。
【００２０】
記憶用トランジスタＭＴ２のソース／ドレインとなる１対の不純物領域の一方と、選択用トランジスタＳＴソース／ドレインとなる１対の不純物領域の他方との双方は、ソース配線Ｓ２（第２ソース配線）に電気的に接続されている。記憶用トランジスタＭＴ２のソース／ドレインとなる１対の不純物領域の他方はビット配線ＢＬ２（第２ビット配線）に電気的に接続されている。
【００２１】
第１メモリセルＦＭＣと第２メモリセルＳＭＣとは、ビット配線ＢＬ１、ＢＬ２の各々の延在方向において互いに隣り合っている。第１メモリセルＦＭＣと第２メモリセルＳＭＣとは、選択用トランジスタＳＴを共有している。このため、ビット配線ＢＬ１、ＢＬ２の延在方向に並ぶ記憶用トランジスタＭＴ１と記憶用トランジスタＭＴ２との間には、１つの選択用トランジスタＳＴのみが配置されている。
【００２２】
上記のような第１メモリセルＦＭＣと第２メモリセルＳＭＣとの組合せが、行方向（記憶ゲートＭＧ１、ＭＧ２の延在方向）および列方向（ビット配線ＢＬ１、ＢＬ２の延在方向）に繰返し配置されている。
【００２３】
行方向に配置された複数の記憶用トランジスタのＭＴ１の各記憶ゲートＭＧ１は、互いに電気的に接続されている。また行方向に配置された複数の記憶用トランジスタのＭＴ２の各記憶ゲートＭＧ２は、互いに電気的に接続されている。また行方向に配置された複数の選択用トランジスタのＳＴの各制御ゲートＣＧは、互いに電気的に接続されている。
【００２４】
行方向に配置された複数の第１メモリセルＦＭＣの各々における記憶用トランジスタＭＴ１と選択用トランジスタＳＴとの接続部は、ソース配線Ｓ１により電気的に接続されている。行方向に配置された複数の第２メモリセルＳＭＣの各々における記憶用トランジスタＭＴ２と選択用トランジスタＳＴとの接続部は、ソース配線Ｓ２により電気的に接続されている。
【００２５】
また列方向に配置された複数の第１メモリセルＦＭＣの各々における記憶用トランジスタＭＴ１の１対の不純物領域の他方は、ビット配線ＢＬ１により電気的に接続されている。また列方向に配置された複数の第２メモリセルＳＭＣの各々における記憶用トランジスタＭＴ２の１対の不純物領域の他方は、ビット配線ＢＬ２により電気的に接続されている。
【００２６】
次に、本実施の形態の半導体装置の具体的構成について図３および図４を用いて説明する。
【００２７】
主に図４に示されるように、半導体基板ＳＵＢには、ウエル領域ＷＬが配置されている。半導体基板ＳＵＢには、ウエル領域ＷＬと接するようにチャネル形成領域ＣＨＡが配置されている。チャネル形成領域ＣＨＡは、半導体基板ＳＵＢの主表面ＭＳに位置している。
【００２８】
この半導体基板ＳＵＢの主表面ＭＳに、第１メモリセルＦＭＣと第２メモリセルＳＭＣとが配置されている。具体的には半導体基板ＳＵＢの主表面ＭＳには、第１メモリセルＦＭＣと第２メモリセルＳＭＣを構成する記憶用トランジスタＭＴ１、ＭＴ２と、選択用トランジスタＳＴとの各々が形成されている。
【００２９】
記憶用トランジスタＭＴ１は、不純物領域ＩＲ１（第１不純物領域）と、不純物領域ＩＲ３（第３不純物領域）と、ゲート絶縁膜ＧＩ１と、記憶ゲートＭＧ１（第１記憶ゲート）とを有している。
【００３０】
不純物領域ＩＲ１と不純物領域ＩＲ３とは、記憶用トランジスタＭＴ１の１対のソース／ドレインを構成している。不純物領域ＩＲ１、ＩＲ３の各々は、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。不純物領域ＩＲ１、ＩＲ３の各々は、たとえばＬＤＤ（Lightly  Doped  Drain）構造を有しており、高濃度不純物領域ＨＩと低濃度不純物領域ＬＩとを有している。不純物領域ＩＲ１、ＩＲ３の各々に接するようにシリサイド層ＳＣ１が配置されている。
【００３１】
ゲート絶縁膜ＧＩ１は、不純物領域ＩＲ１と不純物領域ＩＲ３とに挟まれる半導体基板ＳＵＢの領域上であって、半導体基板ＳＵＢの主表面上に配置されている。このゲート絶縁膜ＧＩ１は、電荷蓄積膜ＳＮ（第１電荷蓄積膜）を有している。ゲート絶縁膜ＧＩ１は、たとえば第１シリコン酸化膜ＳＯ１と、シリコン窒化膜ＳＮと、第２シリコン酸化膜ＳＯ２とが順に積層されてなる積層構造を有している。
【００３２】
記憶ゲートＭＧ１は、電荷蓄積膜ＳＮ（ゲート絶縁膜ＧＩ１）の上に配置されている。記憶ゲートＭＧ１は、導電膜ＣＬと、シリサイド層ＳＣ２とを有している。導電膜ＣＬは、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなっている。シリサイド層ＳＣ２は、この導電膜ＣＬ上に配置されている。この記憶ゲートＭＧ１の側壁には、サイドウォール形状の側壁絶縁膜ＳＷが形成されている。
【００３３】
記憶用トランジスタＭＴ２は、不純物領域ＩＲ２（第２不純物領域）と、不純物領域ＩＲ４（第４不純物領域）と、ゲート絶縁膜ＧＩ１と、記憶ゲートＭＧ２（第２記憶ゲート）とを有している。
【００３４】
不純物領域ＩＲ２と不純物領域ＩＲ４とは、記憶用トランジスタＭＴ２の１対のソース／ドレインを構成している。不純物領域ＩＲ２、ＩＲ４の各々は、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。不純物領域ＩＲ２、ＩＲ４の各々は、たとえばＬＤＤ構造を有しており、高濃度不純物領域ＨＩと低濃度不純物領域ＬＩとを有している。不純物領域ＩＲ２、ＩＲ４の各々に接するようにシリサイド層ＳＣ１が配置されている。
【００３５】
ゲート絶縁膜ＧＩ１は、不純物領域ＩＲ２と不純物領域ＩＲ４とに挟まれる半導体基板ＳＵＢの領域上であって、半導体基板ＳＵＢの主表面上に配置されている。このゲート絶縁膜ＧＩ１は、電荷蓄積膜ＳＮ（第２電荷蓄積膜）を有している。ゲート絶縁膜ＧＩ１は、たとえば第１シリコン酸化膜ＳＯ１とシリコン窒化膜ＳＮと第２シリコン酸化膜ＳＯ２とが順に積層されてなる積層構造を有している。
【００３６】
記憶ゲートＭＧ２は、電荷蓄積膜ＳＮ（ゲート絶縁膜ＧＩ１）の上に配置されている。記憶ゲートＭＧ２は、導電膜ＣＬと、シリサイド層ＳＣ２とを有している。導電膜ＣＬは、たとえばドープドポリシリコンよりなっている。シリサイド層ＳＣ２は、この導電膜ＣＬ上に配置されている。この記憶ゲートＭＧ２の側壁には、サイドウォール形状の側壁絶縁膜ＳＷが形成されている。
【００３７】
選択用トランジスタＳＴは、記憶用トランジスタＭＴ１と記憶用トランジスタＭＴ２との間に配置されている。選択用トランジスタＳＴは、不純物領域ＩＲ１と、不純物領域ＩＲ２と、ゲート絶縁膜ＧＩ２と、制御ゲートＣＧとを有している。
【００３８】
不純物領域ＩＲ１と不純物領域ＩＲ２とは、選択用トランジスタＳＴの１対のソース／ドレインを構成している。不純物領域ＩＲ１、ＩＲ２の各々は、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。
【００３９】
ゲート絶縁膜ＧＩ２は、不純物領域ＩＲ１と不純物領域ＩＲ２とに挟まれる半導体基板ＳＵＢの領域上であって、半導体基板ＳＵＢの主表面ＭＳ上に配置されている。このゲート絶縁膜ＧＩ１は、絶縁膜よりなっており、たとえばシリコン酸化膜単層である。
【００４０】
制御ゲートＣＧは、ゲート絶縁膜ＧＩ２の上に配置されている。これにより制御ゲートＣＧは、半導体基板ＳＵＢと絶縁するように配置されている。制御ゲートＣＧは、導電膜ＣＬと、シリサイド層ＳＣ２とを有している。導電膜ＣＬは、たとえばドープドポリシリコンよりなっている。シリサイド層ＳＣ２は、この導電膜ＣＬ上に配置されている。この制御ゲートＣＧの側壁には、サイドウォール形状の側壁絶縁膜ＳＷが形成されている。
【００４１】
上記のシリサイド層ＳＣ１、ＳＣ２の各々は、たとえばＮｉＳｉよりなっている。
記憶用トランジスタＭＴ１の不純物領域ＩＲ１と選択用トランジスタＳＴの不純物領域ＩＲ１とは、同じ不純物領域である。つまり、記憶用トランジスタＭＴ１と選択用トランジスタＳＴとは、不純物領域ＩＲ１を共有している。
【００４２】
また記憶用トランジスタＭＴ２の不純物領域ＩＲ２と選択用トランジスタＳＴの不純物領域ＩＲ２とは、同じ不純物領域である。つまり、記憶用トランジスタＭＴ２と選択用トランジスタＳＴとは、不純物領域ＩＲ２を共有している。
【００４３】
第１メモリセルＦＭＣと第２メモリセルＳＭＣとは、選択用トランジスタＳＴを共有している。このため、第１メモリセルＦＭＣと第２メモリセルＳＭＣとは、制御ゲートＣＧを共有している。この制御ゲートＣＧは、記憶用トランジスタＭＴ１と記憶用トランジスタＭＴ２とを選択することができる。
【００４４】
半導体基板ＳＵＢの主表面ＭＳ上に層間絶縁膜ＩＩが配置されている。層間絶縁膜ＩＩは、記憶用トランジスタＭＴ１、ＭＴ２と選択用トランジスタＳＴとを覆っている。層間絶縁膜ＩＩは、複数のコンタクトホールＣＨを有している。複数のコンタクトホールＣＨの各々はシリサイド層ＳＣ１に達している。
【００４５】
複数のコンタクトホールＣＨの各々の内部にはプラグ導電膜ＰＬが配置されている。不純物領域ＩＲ３には、プラグ導電膜ＰＬとシリサイド層ＳＣ１とを介在してビット配線ＢＬ１（第１ビット配線）が電気的に接続されている。不純物領域ＩＲ４には、プラグ導電膜ＰＬとシリサイド層ＳＣ１とを介在してビット配線ＢＬ２（第２ビット配線）が電気的に接続されている。
【００４６】
不純物領域ＩＲ１には、プラグ導電膜ＰＬとシリサイド層ＳＣ１とを介在してソース配線Ｓ１（第１ソース配線）が電気的に接続されている。不純物領域ＩＲ２には、プラグ導電膜ＰＬとシリサイド層ＳＣ１とを介在してソース配線Ｓ２（第２ソース配線）が電気的に接続されている。
【００４７】
第１メモリセルＦＭＣおよび第２メモリセルＳＭＣは、メモリセルユニットＭＣＵを構成している。列方向（ビット配線ＢＬ１、ＢＬ２の延在方向）に互いに隣り合う２つのメモリセルユニットＭＣＵは、２つのメモリセルユニットＭＣＵの境界線Ａについて対称（線対称）である。
【００４８】
一方のメモリセルユニットＭＣＵの記憶用トランジスタＭＴ１と他方のメモリセルユニットＭＣＵの記憶用トランジスタＭＴ１とは、不純物領域ＩＲ３を共有している。
【００４９】
主に図３に示されるように、平面視において、記憶ゲートＭＧ１と、記憶ゲートＭＧ２と、制御ゲートＣＧとは互いに並走するように延在している。また平面視において、ビット配線ＢＬ１とビット配線ＢＬ２とは互いに並走するように延在している。平面視において、複数のゲート（記憶ゲートＭＧ１、記憶ゲートＭＧ２、制御ゲートＣＧ）の各々と、複数のビット配線ＢＬ１、ＢＬ２の各々とは互いに交差（たとえば直交）している。
【００５０】
制御ゲートＣＧは、平面視において記憶ゲートＭＧ１と記憶ゲートＭＧ２との間に挟まれている。不純物領域ＩＲ１は、平面視において制御ゲートＣＧと記憶ゲートＭＧ１との間に挟まれている。不純物領域ＩＲ２は、平面視において制御ゲートＣＧと記憶ゲートＭＧ２との間に挟まれている。
【００５１】
記憶ゲートＭＧ１は、平面視において不純物領域ＩＲ１と不純物領域ＩＲ３との間に挟まれている。記憶ゲートＭＧ２は、平面視において不純物領域ＩＲ２と不純物領域ＩＲ４との間に挟まれている。
【００５２】
なお本開示において平面視とは、図３に示されるように半導体基板ＳＵＢの主表面ＭＳに対して直交する方向から見た視点を意味する。
【００５３】
次に、本実施の形態の半導体装置の動作について図５を用いて説明する。
以下の説明においては、記憶用トランジスタＭＴ１、ＭＴ２の電荷蓄積層であるシリコン窒化膜への電子の注入を「書込み」、ホール（正孔）の注入を「消去」とする。
【００５４】
図５（Ａ）に示されるように、記憶用トランジスタＭＴ１に記憶されたデータを読み出す際には、ビット配線ＢＬ１および制御ゲートＣＧにはたとえば電源電位ＶＤＤが印加される。またソース配線Ｓ１はたとえばＯＰＥＮとされ、記憶ゲートＭＧ１およびソース配線Ｓ２はたとえば０Ｖとされる。また記憶ゲートＭＧ２、ビット配線ＢＬ２および半導体基板ＳＵＢの各々はたとえば０Ｖとされる。
【００５５】
読出し時の記憶ゲートＭＧ１に印加する電圧を、記憶用トランジスタＭＴ１の書込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００５６】
また記憶用トランジスタＭＴ２に記憶されたデータを読み出す際には、ビット配線ＢＬ２および制御ゲートＣＧにはたとえば電源電位ＶＤＤが印加される。またソース配線Ｓ２はたとえばＯＰＥＮとされ、記憶ゲートＭＧ２およびソース配線Ｓ１はたとえば０Ｖとされる。また記憶ゲートＭＧ１、ビット配線ＢＬ１および半導体基板ＳＵＢの各々はたとえば０Ｖとされる。
【００５７】
図５（Ｂ）に示されるように、記憶用トランジスタＭＴ１にデータを書き込む際には、ビット配線ＢＬ１にたとえば−４Ｖが印加され、記憶ゲートＭＧ１にたとえば４Ｖが印加され、ソース配線Ｓ１がたとえばＯＰＥＮとされる。またソース配線Ｓ２はたとえばＯＰＥＮとされ、制御ゲートＣＧ、記憶ゲートＭＧ２およびビット配線ＢＬ２の各々はたとえば０Ｖとされ、半導体基板ＳＵＢはたとえば−４Ｖとされる。
【００５８】
ビット配線ＢＬ１と記憶ゲートＭＧ１との電位差が大きくなることにより、ビット配線ＢＬ１から電荷蓄積層であるシリコン窒化膜に電子が注入される。これにより、記憶用トランジスタＭＴ１のしきい値電圧が上昇して、書込みが行われる。
【００５９】
記憶用トランジスタＭＴ２にデータを書き込む際には、ビット配線ＢＬ２にたとえば−４Ｖが印加され、記憶ゲートＭＧ２にたとえば４Ｖが印加され、ソース配線Ｓ２がたとえばＯＰＥＮとされる。またソース配線Ｓ１はたとえばＯＰＥＮとされ、制御ゲートＣＧ、記憶ゲートＭＧ１およびビット配線ＢＬ１の各々はたとえば０Ｖとされ、半導体基板ＳＵＢはたとえば−４Ｖとされる。
【００６０】
また記憶用トランジスタＭＴ１、ＭＴ２のデータを消去する際には、ビット配線ＢＬ１、ＢＬ２、ソース配線Ｓ１、Ｓ２および半導体基板ＳＵＢにたとえば５Ｖが印加される。また記憶ゲートＭＧ１、ＭＧ２には−５Ｖが印加され、制御ゲートＣＧは０Ｖとされる。これにより、記憶用トランジスタＭＴ１、ＭＴ２の各々の電荷蓄積膜であるシリコン窒化膜から電子がビット配線ＢＬ１、Ｂｌ２、ソース配線Ｓ１、Ｓ２へ引き抜かれる。これにより、記憶用トランジスタＭＴ１、ＭＴ２の各々のしきい値電圧が低下して、消去が行われる。
【００６１】
次に、本実施の形態の半導体装置の製造方法について図６〜図１７を用いて説明する。以下においては、図３および図４に示すメモリセルを高耐圧ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタおよび低圧ＭＯＳトランジスタと共に形成する場合について説明する。
【００６２】
図６に示されるように、半導体基板ＳＵＢの主表面ＭＳに、素子分離構造ＥＩとして、たとえばＳＴＩ（Shallow  Trench  Isolation）が形成される。このＳＴＩは、半導体基板ＳＵＢの主表面ＭＳに溝ＴＲを形成し、その溝ＴＲ内を埋め込むように埋め込み絶縁膜ＢＩを埋め込むことにより形成される。
【００６３】
半導体基板ＳＵＢのウエル領域ＷＬ上にチャネル形成領域ＣＨＡが形成される。なおウエル領域ＷＬ上にチャネル形成領域ＣＨＡが形成された後に、ＳＴＩが形成されてもよい。
【００６４】
図７に示されるように、半導体基板ＳＵＢの主表面ＭＳに、絶縁膜ＧＩ２が形成される。この絶縁膜ＧＩ２は、たとえばシリコン酸化膜により形成される。
【００６５】
図８に示されるように、通常の写真製版技術およびエッチング技術により絶縁膜ＧＩ２がパターニングされる。これにより選択用トランジスタＳＴ、高耐圧ＭＯＳトランジスタおよび低圧ＭＯＳトランジスタの各形成領域に絶縁膜ＧＩ２が残存され、それ以外の絶縁膜ＧＩ２が除去される。
【００６６】
図９に示されるように、半導体基板ＳＵＢの主表面ＭＳ上に、第１シリコン酸化膜ＳＯ１とシリコン窒化膜ＳＮと第２シリコン酸化膜ＳＯ２とが順に積層される。この積層構造は、絶縁膜ＧＩ２上を覆うように形成される。
【００６７】
図１０に示されるように、通常の写真製版技術およびエッチング技術により、第２シリコン酸化膜ＳＯ２とシリコン窒化膜ＳＮと第１シリコン酸化膜ＳＯ１とが順にパターニングされる。これにより、記憶用トランジスタＭＴ１、ＭＴ２の各々の形成領域に、第１シリコン酸化膜ＳＯ１とシリコン窒化膜ＳＮと第２シリコン酸化膜ＳＯ２との積層構造が残存される。
【００６８】
図１１に示されるように、低圧ＭＯＳトランジスタの形成領域の絶縁膜ＧＩ２が除去される。
【００６９】
図１２に示されるように、露出した半導体基板ＳＵＢの主表面ＭＳが酸化される。これにより、露出した半導体基板ＳＵＢの主表面ＭＳに、シリコン酸化膜よりなる絶縁膜ＧＩが形成される。
【００７０】
図１３に示されるように、半導体基板ＳＵＢの主表面ＭＳ上に、たとえばドープドポリシリコンよりなる導電膜ＣＬが形成される。
【００７１】
図１４に示されるように、通常の写真製版技術およびエッチング技術により、導電膜ＣＬがゲートの形状となるようにパターニングされる。また第１シリコン酸化膜ＳＯ１、シリコン窒化膜ＳＮおよび第２シリコン酸化膜ＳＯ２もパターニングされる。また絶縁膜ＧＩ、ＧＩ２もパターニングされる。これによりゲート絶縁膜ＧＩ、ＧＩ１、ＧＩ２が形成される。
【００７２】
図１５に示されるように、導電膜ＣＬをマスクとして、半導体基板ＳＵＢの主表面ＭＳに不純物がイオン注入される。これにより、半導体基板ＳＵＢの主表面ＭＳに低濃度不純物領域ＬＩが形成される。
【００７３】
図１６に示されるように、各導電膜ＣＬの側壁に、サイドウォール形状の側壁絶縁膜ＳＷが形成される。導電膜ＣＬと側壁絶縁膜ＳＷとをマスクとして、半導体基板ＳＵＢの主表面ＭＳに不純物がイオン注入される。これにより、半導体基板ＳＵＢの主表面ＭＳに高濃度不純物領域ＨＩが形成される。この高濃度不純物領域ＨＩと低濃度不純物領域ＬＩとによりＬＤＤ構造の不純物領域ＩＲ、ＩＲ１〜ＩＲ４が形成される。
【００７４】
この後、不純物領域ＩＲ、ＩＲ１〜ＩＲ４の各々に接するシリサイド層ＳＣ１と、導電膜ＣＬに接するシリサイド層ＳＣ２とが形成される。これにより導電膜ＣＬとシリサイド層ＳＣ２とからなる各ゲートＭＧ１、ＭＧ２、ＣＧ、ＧＥが形成される。なおシリサイド層ＳＣ１、ＳＣ２の各々は、たとえばＮｉＳｉにより形成される。
【００７５】
上記により、記憶用トランジスタＭＴ１、ＭＴ２、選択用トランジスタＳＴ、高耐圧ＭＯＳトランジスタおよび低圧ＭＯＳトランジスタが形成される。
【００７６】
図１７に示されるように、各トランジスタを覆うように半導体基板ＳＵＢの主表面ＭＳに層間絶縁膜ＩＩが形成される。この層間絶縁膜ＩＩに、通常の写真製版技術およびエッチング技術により、複数のコンタクトホールＣＨが形成される。この複数のコンタクトホールＣＨの各々を埋め込むようにプラグ導電膜ＰＬが形成される。この後、ビット配線ＢＬ１、ＢＬ２などが形成されて図３、図４に示す本実施の形態の半導体装置が製造される。
【００７７】
次に、本実施の形態の作用効果について、図１８に示す比較例１および図１９に示す比較例２と対比して説明する。
【００７８】
図１８に示されるように、比較例１においては、１つのメモリセルが、電荷蓄積用のＭＯＮＯＳトランジスタＭＴと、メモリ選択用のトランジスタＳＴとの２つのトランジスタを含んでいる。また図１９に示されるように、比較例２においては、１つのメモリセルは１つのＭＯＮＯＳトランジスタのみからなっている。
【００７９】
図１８に示される比較例１は、１つのメモリセルが２つのトランジスタを含んでいる。このため図２０（Ａ）に示されるように、比較例１のメモリセルを２つ並べると、図２０（Ｃ）に示される本実施の形態の構成よりも、メモリセルの平面占有面積が大きくなる。
【００８０】
一方、図１９に示される比較例２は、１つのトランジスタのみからなっている。このため図２０（Ｂ）に示されるように、比較例２のメモリセルのセルサイズは、図２０（Ａ）に示される比較例１のセルサイズよりも小さくなる。しかしながら、比較例２においては読出し動作時のディスターブが発生する。
【００８１】
図２１は、比較例２において読出し動作時にディスターブが発生することを説明するための模式図である。図２１に示されるように、読み出し動作時には、記憶ゲートＭＧにワード配線ＷＤから正電位が印加される。この時、電子が半導体基板ＳＵＢから徐々に電荷蓄積膜ＳＮに注入される。これにより、ＭＯＮＯＳトランジスタＭＴのしきい値電圧が変動し、ディスターブが発生する。
【００８２】
これに対して、図２２に示されるように、１つのメモリセルが電荷蓄積用のトランジスタＭＴと、メモリ選択用のトランジスタＳＴとを含んでいる場合、読み出し動作時には、制御ゲートＣＧには正電位が印加されるが、記憶ゲートＭＧは常に０Ｖとされる。このため、読出し時には、記憶ゲートＭＧ下の電荷蓄積膜ＳＮに電子は注入されず、ディスターブの発生は抑えられる。
【００８３】
以上より本実施の形態においては、図２０（Ｃ）に示されるように、２つのメモリセルにおいて選択用トランジスタが共有されている。このため、記憶ゲートＭＧ１と記憶ゲートＭＧ２との間に挟まれるゲートは、１つの制御ゲートＣＧのみとなる。これにより２つのメモリセルを並べた場合、３つのトランジスタ（３つのゲート）が並ぶことになる。このため本実施の形態では、図２０（Ａ）に示す比較例１のように４つのトランジスタ（４つのゲート）は必要ではなく、比較例１よりもセルサイズを小さくすることができる。
【００８４】
また図３および図４に示すように、本実施の形態においては１つのメモリセルが記憶用トランジスタＭＴ１と選択用トランジスタＳＴとを含んでいる。また読み出し動作時には、図５に示されるように記憶ゲートＭＧ１、ＭＧ２の電位は０Ｖとされる。このため読出し動作時には、この記憶ゲートＭＧ１、ＭＧ２の下の電荷蓄積膜ＳＮに電子が注入されず、ディスターブの発生は抑えられる。
【００８５】
また本実施の形態においては、図３および図４に示されるように、ソース配線Ｓ１が平面視において記憶ゲートＭＧ１と制御ゲートＣＧとの間に挟まれる不純物領域ＩＲ１に電気的に接続されている。またソース配線Ｓ２が平面視において記憶ゲートＭＧ２と制御ゲートＣＧとの間に挟まれる不純物領域ＩＲ２に電気的に接続されている。これにより、第１メモリセルＦＭＣと第２メモリセルＳＭＣとの間で、ゲートとして制御ゲートＣＧのみを配置することが可能となり、２つのメモリセルＦＭＣ、ＳＭＣにおいて選択用トランジスタを共有することが可能となる。
【００８６】
また本実施の形態においては、図３に示されるように、平面視においてビット配線ＢＬ１、ＢＬ２が延在する方向に沿って、ビット配線ＢＬ１がプラグ導電膜ＰＬに接続される部分と、ビット配線ＢＬ１がプラグ導電膜ＰＬに接続される部分とが交互に配置されている。これによりビット配線ＢＬ１、Ｂｌ２の設計が容易となる。
【００８７】
（実施の形態２）
図２３に示されるように、本実施の形態は、実施の形態１と比較して、半導体装置の構成は同じであるが動作において異なっている。
【００８８】
本実施の形態においては、データの書き込みにＣＨＥ（Channel  Hot  Electron）方式が用いられる。具体的には図２３（Ｂ）に示されるように、記憶用トランジスタＭＴ１にデータを書き込む際には、ビット配線ＢＬ１がたとえば０Ｖとされ、記憶ゲートＭＧ１およびソース配線Ｓ１の各々にたとえば５Ｖが印加される。また制御ゲートＣＧ、記憶ゲートＭＧ２、ソース配線Ｓ２、ビット配線ＢＬ２および半導体基板ＳＵＢの各々はたとえば０Ｖとされる。
【００８９】
これによりチャネル領域に電流が流れる。このチャネル電流は、ソース配線Ｓ１の高電界により加速されてホットエレクトロンとなり、電荷蓄積膜ＳＮに注入される。この電荷蓄積膜ＳＮへの電子の注入により、記憶用トランジスタＭＴ１のしきい値電圧が上昇して、書込みが行われる。
【００９０】
記憶用トランジスタＭＴ２にデータを書き込む際には、ビット配線ＢＬ２がたとえば０Ｖとされ、記憶ゲートＭＧ２およびソース配線Ｓ２の各々にたとえば５Ｖが印加される。また制御ゲートＣＧ、記憶ゲートＭＧ１、ソース配線Ｓ１、ビット配線ＢＬ１および半導体基板ＳＵＢの各々はたとえば０Ｖとされる。
【００９１】
なお本実施の形態における読出し動作は図２３（Ａ）に示されるように、実施の形態１と同じであるため、その説明を繰り返さない。また本実施の形態における消去動作も、実施の形態１と同じであるため、その説明を繰り返さない。
【００９２】
（実施の形態３）
図２４に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して選択用トランジスタＳＴのゲート絶縁膜ＧＩ２の構成において異なっている。本実施の形態においては、選択用トランジスタＳＴのゲート絶縁膜ＧＩ２は、第１シリコン酸化膜ＳＯ１と、シリコン窒化膜ＳＮと、第２シリコン酸化膜ＳＯ２とが順に積層されてなる積層構造を有している。これにより、記憶用トランジスタＭＴ１、ＭＴ２および選択用トランジスタＳＴの各々のゲート絶縁膜ＧＩ１、ＧＩ２は、上記積層構造を有しており、同じ構造を有している。
【００９３】
なお、上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同じ要素については同一の符号を付し、その説明を繰り返さない。
【００９４】
本実施の形態の製造方法は、まず図６〜図７に示す実施の形態１と同様の工程を経る。この後、図８の工程において、高耐圧ＭＯＳトランジスタおよび低圧ＭＯＳトランジスタの形成領域に絶縁膜ＧＩ２が残存され、記憶用トランジスタＭＴ１、ＭＴ２および選択用トランジスタＳＴの形成領域の絶縁膜ＧＩ２が除去される。この後、本実施の形態の製造方法は、図９〜図１２に示す実施の形態１と同様の工程を経る。
【００９５】
これにより図２５に示されるように、記憶用トランジスタＭＴ１、ＭＴ２および選択用トランジスタＳＴの形成領域には、第１シリコン酸化膜ＳＯ１と、シリコン窒化膜ＳＮと、第２シリコン酸化膜ＳＯ２との積層構造が形成される。また高耐圧ＭＯＳトランジスタの形成領域には、絶縁膜ＧＩ２が形成される。また低圧ＭＯＳトランジスタの形成領域には、絶縁膜ＧＩが形成される。
【００９６】
この後、半導体基板ＳＵＢの主表面ＭＳ上に、たとえばドープドポリシリコンよりなる導電膜ＣＬが形成される。
【００９７】
図２６に示されるように、通常の写真製版技術およびエッチング技術により、導電膜ＣＬがゲートの形状となるようにパターニングされる。また第１シリコン酸化膜ＳＯ１、シリコン窒化膜ＳＮおよび第２シリコン酸化膜ＳＯ２もパターニングされる。また絶縁膜ＧＩ、ＧＩ２もパターニングされる。これによりゲート絶縁膜ＧＩ、ＧＩ１、ＧＩ２が形成される。本実施の形態では、記憶用トランジスタＭＴ１、ＭＴ２および選択用トランジスタＳＴの各々のゲート絶縁膜は、第１シリコン酸化膜ＳＯ１とシリコン窒化膜ＳＮと第２シリコン酸化膜ＳＯ２との積層構造により形成される。
【００９８】
この後、図１５〜図１７に示す実施の形態１と同様の工程が行われることにより、図２４に示す本実施の形態の半導体装置が製造される。
【００９９】
本実施の形態によれば、記憶用トランジスタＭＴ１、ＭＴ２と選択用トランジスタＳＴとの各ゲート絶縁膜ＧＩ１、ＧＩ２が同じ構造を有している。このため、記憶用トランジスタＭＴ１、ＭＴ２と選択用トランジスタＳＴとにおいてゲート絶縁膜ＧＩ１、ＧＩ２を作り分ける必要がない。よって本実施の形態では、記憶用トランジスタＭＴ１、ＭＴ２と選択用トランジスタＳＴとのゲート絶縁膜ＧＩ１、ＧＩ２を作り分けた場合と比較して、記憶ゲートＭＧ１、ＭＧ２と制御ゲートＣＧとの間の距離を縮めることが可能となる。
【０１００】
なお上記の実施の形態においては、電荷蓄積膜がたとえばシリコン窒化膜のような絶縁膜のような場合について説明したが、電荷蓄積膜はフローティングゲートような導電膜であってもよい。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
ＢＩ  埋め込み絶縁膜、  ＧＩ，ＧＩ１，ＧＩ２  ゲート絶縁膜、ＢＬ１，ＢＬ２  ビット配線、ＣＧ  制御ゲート、ＣＨ  コンタクトホール、ＣＨＡ  チャネル形成領域、ＣＨＩ  半導体装置、ＣＬ  導電膜、ＥＩ  素子分離構造、ＦＭＣ  第１メモリセル、ＧＩ，ＧＩ１，ＧＩ２  ゲート絶縁膜、ＨＩ  高濃度不純物領域、ＩＩ  層間絶縁膜、ＩＲ，ＩＲ１〜ＩＲ４  不純物領域、ＬＩ  低濃度不純物領域、ＭＣＵ  メモリセルユニット、ＭＧ１，ＭＧ２  記憶ゲート、ＭＳ  主表面、ＭＴ１，ＭＴ２  記憶用トランジスタ、ＰＬ  プラグ導電膜、Ｓ１，Ｓ２  ソース配線、ＳＣ１，ＳＣ２  シリサイド層、ＳＭＣ  第２メモリセル、ＳＮ  電荷蓄積膜（シリコン窒化膜）、ＳＯ１  第１シリコン酸化膜、ＳＯ２  第２シリコン酸化膜、ＳＴ  選択用トランジスタ、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＲ  溝、ＶＤＤ  電源電位、ＷＤ  ワード配線、ＷＬ  ウエル領域。
【図１】
2018107300.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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