(57)【要約】【課題】ボンディングワイヤのばらつきを抑え、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制する。【解決手段】回路基板Ｐ１において、並列容量Ｃ２１〜Ｃ２４を含む複数の回路パターン１１〜１４の出力と複数の第１出力パッドＰＤ２１〜ＰＤ２４が複数の第１マイクロストリップ線路Ｌ１１〜Ｌ１４によりそれぞれ接続されている。回路基板Ｐ１の複数の第１出力パッドＰＤ２１〜ＰＤ２４は複数の第２ワイヤＷ２１〜Ｗ２４を介して半導体基板２の複数のトランジスタセルＴｒ１〜Ｔｒ４の入力にそれぞれ接続されている。複数のトランジスタセルＴｒ１〜Ｔｒ４のフィンガー数は互いに同じである。一列に並んだ複数の回路パターン１１〜１４のうち両端に配置された回路パターン１１，１４に接続された第１マイクロストリップ線路Ｌ１１，Ｌ１４は他の第１マイクロストリップ線路Ｌ１２，Ｌ１３よりも長い。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力端子と、
並列容量を含む複数の回路パターンと、前記複数の回路パターンの入力にそれぞれ接続された複数の第１入力パッドと、複数の第１出力パッドと、前記複数の回路パターンの出力と前記複数の第１出力パッドをそれぞれ接続する複数の第１マイクロストリップ線路とを有する回路基板と、
複数のトランジスタセルと、前記複数のトランジスタセルの入力に接続された複数の第２入力パッドと、前記複数のトランジスタセルの出力に接続された複数の第２出力パッドとを有する半導体基板と、
出力端子と、
前記入力端子と前記複数の第１入力パッドをそれぞれ接続する複数の第１ワイヤと、
前記複数の第１出力パッドと前記複数の第２入力パッドをそれぞれ接続する複数の第２ワイヤと、
前記複数の第２出力パッドと前記出力端子をそれぞれ接続する複数の第３ワイヤとを備え、
各トランジスタセルは、複数のフィンガーが並列に接続されたものであり、ビアホールを介して裏面電極に接続されたソース電極を有し、
前記複数のトランジスタセルのフィンガー数は互いに同じであり、
一列に並んだ前記複数の回路パターンのうち両端に配置された回路パターンに接続された第１マイクロストリップ線路は他の第１マイクロストリップ線路よりも長いことを特徴とする半導体装置。
【請求項２】
前記回路基板は、前記複数の回路パターンの入力と前記複数の第１入力パッドをそれぞれ接続する複数の第２マイクロストリップ線路を有し、
一列に並んだ前記複数の回路パターンのうち両端に配置された回路パターンに接続された第２マイクロストリップ線路は他の第２マイクロストリップ線路よりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記複数のトランジスタセルの出力と前記複数の第２出力パッドをそれぞれ接続する複数の第３マイクロストリップ線路を有し、
一列に並んだ前記複数のトランジスタセルのうち両端に配置されたトランジスタセルに接続された第３マイクロストリップ線路は他の第３マイクロストリップ線路よりも長いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記回路基板は、並んで配置された第１及び第２の基板を有し、
前記第１及び第２の基板のそれぞれの両端に配置された回路パターンには、第４マイクロストリップ線路を介して第１パッドが接続され、前記第４マイクロストリップ線路よりも長い第５マイクロストリップ線路を介して第２パッドが接続され、
前記第１及び第２の基板の互いに隣接する内端に配置された回路パターンでは前記第１パッドに前記第２ワイヤが接続され、
前記第１及び第２の基板の外端に配置された回路パターンでは前記第２パッドに前記第２ワイヤが接続されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記複数の第１マイクロストリップ線路の長さは、前記複数の回路パターンの両端に近づくに従って長くなることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
一列に並んだ前記複数の回路パターンのうち両端に配置された回路パターンに接続された第１マイクロストリップ線路の特性インピーダンスは５０Ω〜２００Ωであることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
入力端子と、
複数の回路パターンと、前記複数の回路パターンの入力にそれぞれ接続された複数の第１入力パッドと、前記複数の回路パターンの出力にそれぞれ接続された複数の第１出力パッドとを有する回路基板と、
複数のトランジスタセルと、前記複数のトランジスタセルの入力に接続された複数の第２入力パッドと、前記複数のトランジスタセルの出力に接続された複数の第２出力パッドとを有する半導体基板と、
出力端子と、
前記入力端子と前記複数の第１入力パッドをそれぞれ接続する複数の第１ワイヤと、
前記複数の第１出力パッドと前記複数の第２入力パッドをそれぞれ接続する複数の第２ワイヤと、
前記複数の第２出力パッドと前記出力端子をそれぞれ接続する複数の第３ワイヤとを備え、
各トランジスタセルは、複数のフィンガーが並列に接続されたものであり、ビアホールを介して裏面電極に接続されたソース電極を有し、
前記複数のトランジスタセルのフィンガー数は互いに同じであり、
各回路パターンは、並列容量と、前記並列容量と前記第１出力パッドの間に接続された直列容量と、前記直列容量に並列に接続された抵抗とを有し、
一列に並んだ前記複数の回路パターンのうち両端に配置された回路パターンの直列容量の容量値は他の直列容量の容量値よりも大きいことを特徴とする半導体装置。
【請求項８】
前記複数の回路パターンの直列容量の容量値は、前記複数の回路パターンの両端に近づくに従って大きくなることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制することができる半導体装置に関する。
【背景技術】
【０００２】
無線通信等で用いられる電力増幅器では、ＦＥＴチップと整合回路基板を接続する手段としてボンディングワイヤが広く用いられる。一般的には、整合回路基板上にはマイクロストリップ線路からなる整合回路を配置し、ボンディングワイヤは大きな電流容量を確保するために可能な限り短く且つ並列に複数本接続される。
【０００３】
Ｌ帯又はＳ帯などの比較的周波数が低い場合には、インピーダンス整合に必要なマイクロストリップ線路の長さが長くなる。このため、電力増幅器の大型化、コストの増大につながる。従って、しばしば集中定数から構成される回路が用いられる。特に、ボンディングワイヤの有するインダクタンス成分を利用してインピーダンス変成することで、回路の小形化と低コスト化が図られる。
【０００４】
複数のボンディングワイヤを近接して複数並列に配置すると、ボンディングワイヤ間の相互インダクタンスが無視できなくなる。さらに、この相互インダクタンスは、両端に近づくにつれ小さくなることが知られている。ワイヤの有するインダクタンスは自己インダクタンスと相互インダクタンスの和で与えられる。自己インダクタンスはワイヤ長が長くなるに従い大きくなる。そのため、ＦＥＴチップと整合回路基板とを接続するボンディングワイヤの長さを全て同じにすると、相互インダクタンスの違いにより、ＦＥＴの位置により負荷インピーダンスの違いを生じる。負荷インピーダンスの違いは、アンバランス動作を生じ、飽和出力電力、利得、効率の低下、さらには発振を生じる原因となる。
【０００５】
このような問題に対し、ボンディングワイヤの長さ、高さ、本数、太さを変えることでボンディングワイヤのインダクタンスを調整する方法が提案されている（例えば、特許文献１、３参照）。また、λ／４線路をトーナメント形に配置した整合回路でも、隣り合うλ／４線路間で上述した相互インダクタンスの違いが発生することが報告されている。この問題に対しては、線路の長さを調整する方法が提案されている（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６１３４８号公報
【特許文献２】特開２００８−０２２２３５号公報
【特許文献３】特開平１１−２３８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ボンディングワイヤの長さを変える従来の方法では、両端のボンディングワイヤの小さいインダクタンスを補うために、両端のボンディングワイヤを長く又は高く設定する必要がある。一般的にハイループのボンディングワイヤはばらつきが大きくなる。また、ワイヤの本数又は太さを変える場合には、インダクタンスの値が離散的になるため、最適化が困難である。
【０００８】
また、マイクロ波電力増幅器で用いられるトランジスタの入力インピーダンスは一般的に５０Ωより低いため、インピーダンス変成のために設けられるλ／４線路の特性インピーダンスも５０Ωより低く設定される。しかし、線路の特性インピーダンスが十分に高くないとワイヤの相互インピーダンスの違いを十分に改善することはできない。従って、λ／４線路長を調整する従来の方法では、位相の不均一は改善できるものの、反射係数の不均一までは改善できないため、ＦＥＴの不均一動作の抑圧は不十分である。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的はボンディングワイヤの形状を変えずに複数のトランジスタセルの負荷インピーダンスを均一化することで、ボンディングワイヤのばらつきを抑え、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制することができる半導体装置を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、入力端子と、並列容量を含む複数の回路パターンと、前記複数の回路パターンの入力にそれぞれ接続された複数の第１入力パッドと、複数の第１出力パッドと、前記複数の回路パターンの出力と前記複数の第１出力パッドをそれぞれ接続する複数の第１マイクロストリップ線路とを有する回路基板と、複数のトランジスタセルと、前記複数のトランジスタセルの入力に接続された複数の第２入力パッドと、前記複数のトランジスタセルの出力に接続された複数の第２出力パッドとを有する半導体基板と、出力端子と、前記入力端子と前記複数の第１入力パッドをそれぞれ接続する複数の第１ワイヤと、前記複数の第１出力パッドと前記複数の第２入力パッドをそれぞれ接続する複数の第２ワイヤと、前記複数の第２出力パッドと前記出力端子をそれぞれ接続する複数の第３ワイヤとを備え、各トランジスタセルは、複数のフィンガーが並列に接続されたものであり、ビアホールを介して裏面電極に接続されたソース電極を有し、前記複数のトランジスタセルのフィンガー数は互いに同じであり、一列に並んだ前記複数の回路パターンのうち両端に配置された回路パターンに接続された第１マイクロストリップ線路は他の第１マイクロストリップ線路よりも長いことを特徴とする。
【発明の効果】
【００１１】
本発明では一列に並んだ複数の回路パターンのうち両端に配置された回路パターンに接続された第１マイクロストリップ線路は他の第１マイクロストリップ線路よりも長い。これにより、ボンディングワイヤの形状を変えずに複数のトランジスタセルの負荷インピーダンスを均一化することで、ボンディングワイヤのばらつきを抑え、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】本発明の実施の形態１に係る半導体装置の内部を示す平面図である。
【図４】本発明の実施の形態１に係る半導体装置の等価回路を示す図である。
【図５】比較例に係る半導体装置の内部を示す平面図である。
【図６】比較例に係る半導体装置の等価回路を示す図である。
【図７】相互インダクタンスの違いに対して対策を講じない場合の各ノードにおけるインピーダンスの計算結果を示す図である。
【図８】比較例の各ノードにおけるインピーダンスの計算結果を示す図である。
【図９】実施の形態１の各ノードにおけるインピーダンスの計算結果を示す図である。
【図１０】本発明の実施の形態１に係る両端に配置された回路パターンに接続されたマイクロストリップ線路の特性インピーダンスを変えて負荷インピーダンスを計算した結果を示す図である。
【図１１】本発明の実施の形態２に係る半導体装置を示す平面図である。
【図１２】本発明の実施の形態３に係る半導体装置を示す平面図である。
【図１３】本発明の実施の形態４に係る半導体装置を示す平面図である。
【図１４】本発明の実施の形態５に係る半導体装置を示す平面図である。
【図１５】本発明の実施の形態５に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＩ−ＩＩに沿った断面図である。パッケージの金属部分であるベース１上に、プリマッチ回路を有する回路基板Ｐ１と、ＧａＮなどの電解効果トランジスタを有する半導体基板Ｔ１とが設けられている。ベース１上において、回路基板Ｐ１と半導体基板Ｔ１はパッケージの側壁２で囲われている。側壁２の互いに対向する辺に入力端子ＩＮと出力端子ＯＵＴが設けられている。ワイヤＷ１１〜Ｗ１４が入力端子ＩＮと回路基板Ｐ１を接続する。ワイヤＷ２１〜Ｗ２４が回路基板Ｐ１と半導体基板Ｔ１を接続する。ワイヤＷ３１〜Ｗ３４が半導体基板Ｔ１と出力端子ＯＵＴを接続する。側壁２の内側はふた３で覆われている。
【００１５】
図３は、本発明の実施の形態１に係る半導体装置の内部を示す平面図である。図４は、本発明の実施の形態１に係る半導体装置の等価回路を示す図である。回路基板Ｐ１に、複数の回路パターン１１〜１４が設けられている。回路パターン１１〜１４は、それぞれ直列容量Ｃ１１〜Ｃ１４と、並列容量Ｃ２１〜Ｃ２４と、直列容量Ｃ１１〜Ｃ１４に並列に接続された抵抗Ｒ１１〜Ｒ１４とを有する。直列容量Ｃ１１〜Ｃ１４と抵抗Ｒ１１〜Ｒ１４が安定化回路を構成している。並列容量Ｃ２１〜Ｃ２４はインピーダンス整合回路の一部である。直列容量Ｃ１１〜Ｃ１４と並列容量Ｃ２１〜Ｃ２４はＭＩＭ（Metal Insulator Metal）キャパシタである。並列容量Ｃ２１〜Ｃ２４は表面電極と裏面電極とを接続するバイアホールを介してベース１に接続される。
【００１６】
複数の第１入力パッドＰＤ１１〜ＰＤ１４がそれぞれ複数の回路パターン１１〜１４の入力に接続されている。第１入力パッドＰＤ１１，ＰＤ１２間に抵抗Ｒ３１が接続され、第１入力パッドＰＤ１２，ＰＤ１３間に抵抗Ｒ３２が接続され、第１入力パッドＰＤ１３，ＰＤ１４間に抵抗Ｒ３３が接続されている。複数の第１マイクロストリップ線路Ｌ１１〜Ｌ１４がそれぞれ複数の回路パターン１１〜１４の出力と複数の第１出力パッドＰＤ２１〜ＰＤ２４を接続する。
【００１７】
半導体基板Ｔ１に電界効果トランジスタが設けられ、電界効果トランジスタは複数のトランジスタセルＴｒ１〜Ｔｒ４に分かれている。各トランジスタセルＴｒ１〜Ｔｒ４は、複数のフィンガーが並列に接続されたものである。複数のトランジスタセルＴｒ１〜Ｔｒ４のフィンガー数は互いに同じである。また、トランジスタセルＴｒ１〜Ｔｒ４は、ビアホールを介して裏面電極に接続されたソース電極Ｓ１〜Ｓ４を有するソース接地トランジスタである。複数の第２入力パッドＰＤ３２〜ＰＤ３４はゲートパッドであり、それぞれ複数のトランジスタセルＴｒ１〜Ｔｒ４のゲートに接続されている。複数の第２出力パッドＰＤ４１〜ＰＤ４４がそれぞれ複数のトランジスタセルＴｒ１〜Ｔｒ４のドレインに接続されている。
【００１８】
複数の第１ワイヤＷ１１〜Ｗ１４が入力端子ＩＮと複数の第１入力パッドＰＤ１１〜ＰＤ１４をそれぞれ接続する。複数の第２ワイヤＷ２１〜Ｗ２４が複数の第１出力パッドＰＤ２１〜ＰＤ２４と複数の第２入力パッドＰＤ３１〜ＰＤ３４をそれぞれ接続する。複数の第３ワイヤＷ３１〜Ｗ３４が複数の第２出力パッドＰＤ４１〜ＰＤ４４と出力端子ＯＵＴをそれぞれ接続する。並列に配置されたボンディングワイヤの高さは、隣り合うワイヤ同士で等しく設定される。
【００１９】
一列に並んだ複数の回路パターン１１〜１４のうち両端に配置された回路パターン１１，１４に接続された第１マイクロストリップ線路Ｌ１１，Ｌ１４は他の第１マイクロストリップ線路Ｌ１２，Ｌ１３よりも長い。第１マイクロストリップ線路Ｌ１１，Ｌ１４の長さと幅は、複数のトランジスタセルＴｒ１〜Ｔｒ４から見たインピーダンスが同等になるように設定される。
【００２０】
本実施の形態に係る半導体装置の動作を比較例と比較して説明する。図５は、比較例に係る半導体装置の内部を示す平面図である。図６は、比較例に係る半導体装置の等価回路を示す図である。比較例では、ワイヤＷ２１，Ｗ２４の高さがワイヤＷ２２，Ｗ２３よりも高く設定されることで、自己インダクタンスと相互インダクンスの和が全てのワイヤで均一になるように調整されている。図示を省略するが、複数の第１マイクロストリップ線路の長さは同じである。
【００２１】
図７は、相互インダクタンスの違いに対して対策を講じない場合の各ノードにおけるインピーダンスの計算結果を示す図である。図８は、比較例の各ノードにおけるインピーダンスの計算結果を示す図である。図９は、実施の形態１の各ノードにおけるインピーダンスの計算結果を示す図である。本計算では、相互インダクタンスの違いにより両端のワイヤのインダクタンスが内側のワイヤのインダクタンスに比べて２割小さく、Ｚｓ１１〜Ｚｓ１４では負荷インピーダンスの不均一は無いと仮定している。なお、図７〜９に示すスミスチャートの規格化インピーダンスは５Ωであり、図中×印はターゲットインピーダンスを示す。
【００２２】
図７から、対策を講じない場合には、ワイヤのインダクタンスの違いにより、両端のトランジスタセルの負荷インピーダンスＺｓ２１、Ｚｓ２４はターゲットインピーダンスから乖離しており、負荷インピーダンスの不均一を生じることが分かる。図８から、両端のワイヤ長を調整することで全ての負荷インピーダンスを揃えることができることが分かる。図９から、本実施の形態でも、従来技術と同様にマイクロストリップ線路を調整することで負荷インピーダンスの均一化が可能であることが分かる。
【００２３】
続いて、第１マイクロストリップ線路Ｌ１１，Ｌ１４の幅と長さの設計について説明する。ワイヤはＬ帯、Ｓ帯程度の低周波では、直列のインダクタンス成分が支配的である。直列インダクタンスはスミスチャートの等レジスタンス円上に軌跡を描く。一方でマイクロストリップ線路は線路の特性インピーダンスを中心とする円上に軌跡を描くため、厳密にはワイヤのインダクタンスの不足分をマイクロストリップ線路の追加で補うことはできない。しかし、マイクロストリップ線路の特性インピーダンスが十分に高い場合には、その差はほぼ無視できる。図１０は、本発明の実施の形態１に係る両端に配置された回路パターンに接続されたマイクロストリップ線路の特性インピーダンスを変えて負荷インピーダンスを計算した結果を示す図である。マイクロストリップ線路の長さはそれぞれ調整している。特性インピーダンスが５０、１００Ωの場合はターゲットインピーダンスをほぼ実現できているのに対して、１０Ωの場合には、ターゲットインピーダンスに対して有意差が見られる。従って、十分な負荷インピーダンスの均一性を確保するためにはマイクロストリップ線路の特性インピーダンスは５０Ω以上にする必要がある。一方で線路の特性インピーダンスが２００Ωを超える場合には、線路長に対する負荷インピーダンスの感度が高くなり過ぎる。このため、第１マイクロストリップ線路Ｌ１１，Ｌ１４の特性インピーダンスは５０Ω〜２００Ωであることが望ましい。
【００２４】
以上説明したように、本実施の形態では、一列に並んだ複数の回路パターン１１〜１４のうち両端に配置された回路パターン１１，１４に接続された第１マイクロストリップ線路Ｌ１１，Ｌ１４は他の第１マイクロストリップ線路Ｌ１２，Ｌ１３よりも長い。これにより、相互インダクタンスの小さいワイヤに、マイクロスリップ線路のインダクタンスが加算され、インダクタンスの和が等しくなり、複数のトランジスタセルＴｒ１〜Ｔｒ４から見たインピーダンスが均一になる。これにより、ボンディングワイヤの形状を変えずに複数のトランジスタセルの負荷インピーダンスを均一化することができるため、飽和電力、効率、利得を改善することができる。そして、負荷インピーダンスが均一でないことに起因する発振を抑圧できる。即ち、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制することができる。さらに、ボンディングワイヤを長く又は高くする必要がないため、ボンディングワイヤのばらつきを抑えることができ、製造コストを低減できる。また、マイクロストリップ線路の幅と長さは自由に設計することができるため、最適化設計が容易である。また、第１マイクロストリップ線路Ｌ１１，Ｌ１４を図３に示すように折り曲げて配置することで基板サイズの拡大を防ぐことができる。
【００２５】
なお、複数の第１マイクロストリップ線路Ｌ１１〜Ｌ１４の長さを複数の回路パターン１１〜１４の両端に近づくに従って長くなるように設定してもよい。これにより、両端のみマイクロストリップ線路を長くする場合に比べて、更に負荷インピーダンスの不均一を改善することができる。
【００２６】
実施の形態２．
図１１は、本発明の実施の形態２に係る半導体装置を示す平面図である。回路基板Ｐ１は、複数の回路パターン１１〜１４の入力と複数の第１入力パッドＰＤ１１〜ＰＤ１４をそれぞれ接続する複数の第２マイクロストリップ線路Ｌ２１〜Ｌ２４を有する。一列に並んだ複数の回路パターン１１〜１４のうち両端に配置された回路パターン１１，１４に接続された第２マイクロストリップ線路Ｌ２１，Ｌ２４は他の第２マイクロストリップ線路Ｌ２２，Ｌ２３よりも長い。これにより、ワイヤＷ１１，Ｗ１４の小さい相互インダクタンスを補うことができるため、実施の形態１よりも更に負荷インピーダンスの均一性を高めることができる。その他の効果は実施の形態１と同様である。なお、複数の第２マイクロストリップ線路Ｌ２１〜Ｌ２４の長さを複数の回路パターン１１〜１４の両端に近づくに従って長くなるように設定してもよい。
【００２７】
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置を示す平面図である。実施の形態２の構成に加えて、半導体基板Ｔ１は、複数のトランジスタセルＴｒ１〜Ｔｒ４の出力と複数の第２出力パッドＰＤ４１〜ＰＤ４４をそれぞれ接続する複数の第３マイクロストリップ線路Ｌ３１〜Ｌ３４を有する。一列に並んだ複数のトランジスタセルＴｒ１〜Ｔｒ４のうち両端に配置されたトランジスタセルＴｒ１，Ｔｒ４に接続された第３マイクロストリップ線路Ｌ３１，Ｌ３４は他の第３マイクロストリップ線路Ｌ３２，Ｌ３３よりも長い。これにより、ワイヤＷ３１，Ｗ３４の小さい相互インダクタンスを補うことができるため、出力負荷インピーダンスの均一性を高めることができる。その他の効果は実施の形態１，２と同様である。なお、複数の第３マイクロストリップ線路Ｌ３１〜Ｌ３４の長さを複数のトランジスタセルＴｒ１〜Ｔｒ４の両端に近づくに従って長くなるように設定してもよい。
【００２８】
実施の形態４．
図１３は、本発明の実施の形態４に係る半導体装置を示す平面図である。本実施の形態では、入力整合回路を構成する２つ回路基板Ｐ１，Ｐ２が並んで配置されている。回路基板Ｐ１，Ｐ２のレイアウトは互いに同じである。回路基板Ｐ１，Ｐ２のそれぞれの両端に配置された回路パターン１１，１４には、第４マイクロストリップ線路Ｌ１１ａ，Ｌ１４ａを介してそれぞれ第１パッドＰＤ２１ａ、ＰＤ２４ａが接続され、第４マイクロストリップ線路Ｌ１１ａ，Ｌ１４ａよりも長い第５マイクロストリップ線路Ｌ１１ｂ，Ｌ１４ｂを介して第２パッドＰＤ２１ｂ、ＰＤ２４ｂが接続されている。第４マイクロストリップ線路Ｌ１１ａ，Ｌ１４ａは第１マイクロストリップ線路Ｌ１２，Ｌ１３と同様に設計されている。第５マイクロストリップ線路Ｌ１１ｂ，Ｌ１４ｂは実施の形態１の第１マイクロストリップ線路Ｌ１１，Ｌ１４と同様に設計されている。
【００２９】
回路基板Ｐ１，Ｐ２の互いに隣接する内端に配置された回路パターンでは、短いマイクロストリップ線路に接続された第１パッドＰＤ２に第２ワイヤが接続されている。一方、回路基板Ｐ１，Ｐ２の外端に配置された回路パターンでは、長いマイクロストリップ線路に接続された第２パッドに第２ワイヤが接続されている。
【００３０】
一般的に、回路基板をパッケージに実装する場合、回路基板が細長くなるとチップ割れを生じやすくなる。この対策として細長い回路基板を２つの基板に分割して構成する方法がある。本実施の形態４では、このような場合でも一種類の回路基板を２つ並べて配置することで、チップ割れの確率を低下することができ、且つ実施の形態１と同様の効果が得られる。さらに、２つの異なるトランジスタセル数から成る半導体装置を開発する場合に、入力整合回路を構成する回路基板を共通化することができる。例えば４セルの出力電力１００Ｗ品の場合には実施の形態１の構成を採用し、例えば８セルの出力電力２００Ｗ品の場合には本実施の形態４の構成を採用することで、使用する回路基板を共有化でき、低コスト化が可能である。なお、変形例として、実施の形態２，３を併用してもよい。
【００３１】
実施の形態５．
図１４は、本発明の実施の形態５に係る半導体装置を示す平面図である。図１５は、本発明の実施の形態５に係る半導体装置を示す回路図である。本実施の形態では、実施の形態１とは異なり、直列容量Ｃ１１〜Ｃ１４が並列容量Ｃ２１〜Ｃ２４と第１出力パッドＰＤ２１〜ＰＤ２４の間に接続されている。また、相互インダクタンス補正のためのマイクロストリップ線路は無く、その代わりに直列容量Ｃ１１〜Ｃ１４の容量値を調整している。前述したように直列インダクタンスはスミスチャートの等レジスタンス円上で軌跡を描く。同様に直列容量も等レジスタンス円上で軌跡を描く。そのため、直列容量の容量値を調整することで、特定の周波数帯では負荷インピーダンスを均一化できる。
【００３２】
直列容量と直列インダクタンスでは等レジスタンス円上での周波数特性が逆向きである。そこで、一列に並んだ複数の回路パターン１１〜１４のうちインダクタンスの小さい両端に配置された回路パターン１１，１４の直列容量Ｃ１１，Ｃ１４の容量値を他の直列容量Ｃ１２，Ｃ１３の容量値よりも大きく設定する。これにより、ボンディングワイヤの形状を変えずに基本波周波数で複数のトランジスタセルの負荷インピーダンスを均一化することができる。従って、複数のトランジスタセルの不均一動作による特性の劣化と発振を抑制することができる。また、飽和電力、効率、利得を改善することができる。さらに、ボンディングワイヤを長くする必要がないため、ボンディングワイヤのばらつきを抑えることができ、製造コストを低減できる。さらに、直列容量の容量値を自由に設計できるため、最適化設計が容易である。
【００３３】
ただし、上記の効果を得るためには直列容量Ｃ１１〜Ｃ１４と第２ワイヤＷ２１〜Ｗ２４が縦接続されている必要がある。両者の間に並列容量Ｃ２１〜Ｃ２４が接続されていると、インピーダンスの軌跡が変化するため、負荷インピーダンスを均一化することができなくなる。
【００３４】
なお、複数の回路パターン１１〜１４の直列容量Ｃ１１〜Ｃ１４の容量値を複数の回路パターンの両端に近づくに従って大きくなるように設定してもよい。これにより、両端のみ直列容量の値のみを調整する場合に比べて、更に負荷インピーダンスの不均一を改善することができる。
【符号の説明】
【００３５】
１１〜１４  回路パターン、Ｃ１１〜Ｃ１４  直列容量、Ｃ２１〜Ｃ２４  並列容量、ＩＮ  入力端子、Ｌ１１〜Ｌ１４  第１マイクロストリップ線路、Ｌ２１〜Ｌ２４  第２マイクロストリップ線路、Ｌ３１〜Ｌ３４  第３マイクロストリップ線路、Ｌ１１ａ，Ｌ１４ａ  第４マイクロストリップ線路、Ｌ１１ｂ，Ｌ１４ｂ  第５マイクロストリップ線路、ＯＵＴ  出力端子、Ｐ１，Ｐ２  回路基板、ＰＤ１１〜ＰＤ１４  第１入力パッド、ＰＤ２１〜ＰＤ２４  第１出力パッド、ＰＤ２１ａ、ＰＤ２４ａ  第１パッド、ＰＤ２１ｂ、ＰＤ２４ｂ  第２パッド、ＰＤ３１〜ＰＤ３４  第２入力パッド、ＰＤ４１〜ＰＤ４４  第２出力パッド、Ｒ１１〜Ｒ１４  抵抗、Ｔｒ１〜Ｔｒ４  トランジスタセル、Ｗ１１〜Ｗ１４  第１ワイヤ、Ｗ２１〜Ｗ２４  第２ワイヤ、Ｗ３１〜Ｗ３４  第３ワイヤ
【図１】
2018056690.tif 000003
【図２】
2018056690.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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