(57)【要約】【課題】各素子のばらつきに応じた最適なデッドタイムを設定できるインテリジェントパワーモジュール及びデッドタイム設定装置。【解決手段】オンオフ時間測定器４で測定された一対のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間とオフ遅延時間の実測値を記憶するメモリ１１、メモリに記憶された各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する加算器１２、算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路１３、生成されたデッドタイムに基づき一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成するＰＷＭ生成回路１４、生成された制御信号により一対のパワースイッチング素子を駆動するドライバ３ａ，３ｂを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
上下アームにそれぞれ設けられた一対のパワースイッチング素子と、
外部のオンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、
前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、
前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、
前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、
前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路と、
を備えることを特徴とするインテリジェントパワーモジュール。
【請求項２】
前記メモリは、前記オンオフ時間測定器で測定された前記実測値に前記各々のパワースイッチング素子の温度補正値を加算した値を記憶することを特徴とする請求項１記載のインテリジェントパワーモジュール。
【請求項３】
３相モータに対応させて前記一対のパワースイッチング素子を３組備え、
前記メモリは、前記オンオフ時間測定器で測定された前記３組の一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶し、
前記算出部は、前記メモリに記憶された前記３組の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき各組毎に前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することを特徴とする請求項1又は請求項２記載のインテリジェントパワーモジュール。
【請求項４】
インテリジェントパワーモジュールと、
一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定するオンオフ時間測定器とを備え、
前記インテリジェントパワーモジュールは、
前記一対のパワースイッチング素子と、
前記オンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、
前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、
前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、
前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、
前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路と、
を備えることを特徴とするデッドタイム設定装置。
【請求項５】
前記メモリは、前記オンオフ時間測定器で測定された前記実測値に前記各々のパワースイッチング素子の温度補正値を加算した値を記憶することを特徴とする請求項４記載のデッドタイム設定装置。
【請求項６】
３相モータに対応させて前記一対のパワースイッチング素子を３組備え、
前記メモリは、前記オンオフ時間測定器で測定された前記３組の一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶し、
前記算出部は、前記メモリに記憶された前記３組の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することを特徴とする請求項４又は請求項５記載のデッドタイム設定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイサイドのパワースイッチン素子とローササイドのパワースイッチン素子のデッドタイムを生成するためのインテリジェントパワーモジュール及びデッドタイム設定装置に関する。
【背景技術】
【０００２】
パワーデバイス及びドライバＩＣを備えるインテリジェントパワーモジュール（ＩＰＭ）は、ＭＯＳＦＥＴやＩＧＢＴ（絶縁型ゲートバイポーラトランジスタ）からなる上アームのハイサイドのパワースイッチング素子と下アームのローサイドのパワースイッチング素子とで構成されている。ハイサイドのパワースイッチング素子とローサイドのパワースイッチング素子とを交互にオンさせるが、上下アームの短絡が発生しないように、上下アームがオフとなるデッドタイムＴｄを設ける必要がある。
【０００３】
このデッドタイムＴｄは、（ａ）ハイサイドのパワースイッチング素子のオフ遅延時間（ｔｏｆｆＨ）からローサイドのパワースイッチング素子のオン遅延時間（ｔｄ（ｏｎ）Ｌ）を引いた差以上である。また、デッドタイムＴｄは、（ｂ）ローサイドのパワースイッチング素子のオフ遅延時間（ｔｏｆｆＬ）からハイサイドのパワースイッチング素子のオン遅延時間（ｔｄ（ｏｎ）Ｈ）を引いた差以上を満たすように設定する必要がある。
【０００４】
また、オン遅延時間ｔｄ（ｏｎ）、オフ遅延時間ｔｏｆｆは、パワースイッチング素子を駆動するためのドライブＩＣの信号伝達時間、ゲート抵抗及びパワースイッチング素子の特性のばらつきを考慮しなければならない。
【０００５】
このため、上記（ａ）（ｂ）の条件を満たすように、各パワースイッチング素子のばらつきのワースト条件を考慮して、デッドタイムＴｄを設定していた。
【０００６】
なお、従来の技術として、特許文献１に記載の図７に示す電力用半導体モジュールが知られている。電力用半導体モジュールは、電流検出回路１１２でローサイドのパワースイッチング素子１２３に流れる電流を検出し、オフ信号ＯＦＦがアンド回路１０２に入力され、電流零検出回路１０８で零電流を検出して零検出信号がアンド回路１０２に入力された場合には、レベルシフト回路１０９を介してハイサイドのパワースイッチング素子１２１のオン動作を許可することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２０４５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記（ａ）（ｂ）の条件を満たすように、各パワースイッチング素子のばらつきのワースト条件を考慮して、デッドタイムＴｄを設定すると、製品個々に必要なデッドタイムＴｄよりも大きい値を設定することになる。このため、モータ電流歪みが大きくなり、モータ回転リップルが増大し、騒音が増加する。
【０００９】
また、特許文献１に記載の図７に示す電力用半導体モジュールでは、電流零検出回路１０８とレベルシフト回路１０９の２組が必要であるため、回路規模が大きくなり、消費電力も増加してしまう。
【００１０】
本発明の課題は、各素子のばらつきに応じた最適なデッドタイムを設定することができるインテリジェントパワーモジュール及びデッドタイム設定装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るインテリジェントパワーモジュールは、上下アームにそれぞれ設けられた一対のパワースイッチング素子と、外部のオンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路とを備えることを特徴とする。
【００１２】
本発明のデッドタイム設定装置は、インテリジェントパワーモジュールと、一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定するオンオフ時間測定器とを備え、前記インテリジェントパワーモジュールは、前記一対のパワースイッチング素子と、前記オンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、製品検査時に、個々の製品のパワースイッチング素子のオン遅延時間とオフ遅延時間とをオンオフ時間測定器で測定し、個々の製品に合わせたデッドタイム値をインテリジェントパワーモジュール内のメモリに書き込む。即ち、個々の製品に合わせたデッドタイム値を用いるので、各素子のばらつきに応じた最適なデッドタイムを設定することができる。従って、上下アームの短絡を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。
【図２】本発明の実施例１に係るインテリジェントパワーモジュールの生産工場の工程フローチャートを示す図である。
【図３】本発明の実施例１に係るデッドタイム設定装置の一対のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間及びオフ遅延時間の定義を示す図である。
【図４】本発明の実施例１に係るデッドタイム設定装置のオン遅延時間及びオフ遅延時間測定結果のメモリへの書き込みを示す図である。
【図５】本発明の実施例１に係るデッドタイム設定装置によるデッドタイムの再設定を示す図である。
【図６】本発明の実施例２に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。
【図７】従来の電力用半導体モジュールの一例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態のインテリジェントパワーモジュールを備えたデッドタイム設定装置について、図面を参照しながら詳細に説明する。
【００１６】
本発明は、デッドタイム生成回路を備えたインテリジェントパワーモジュールにおいて、インテリジェントパワーモジュールの製品組み立て後の製品電気的特性出荷検査工程において時間ｔｄ（ｏｎ）Ｈ、ｔｄ（ｏｎ）Ｌ、ｔｏｆｆＨ、ｔｏｆｆＬを測定し、その結果を用いて製品個々に最適なデッドタイム値をメモリに書き込むことで、各素子のばらつきに応じた最適なデッドタイムを設定するものである。
【００１７】
（実施例１）
図１は、本発明の実施例１に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。デッドタイム設定装置は、パワースイッチング素子のデッドタイムを生成するための回路であり、インテリジェントパワーモジュール（ＩＰＭ）１と、インテリジェントパワーモジュール１に接続されるオンオフ時間測定器４とを備えている。
【００１８】
インテリジェントパワーモジュール１は、コントローラ２、ローサイドドライバ３ａ、ハイサイドドライバ３ｂ、スイッチングデバイスとしての一対のパワースイッチング素子Ｑ１，Ｑ２を備えている。一対のパワースイッチング素子Ｑ１，Ｑ２は、ＭＯＳＦＥＴからなる。パワースイッチング素子Ｑ１，Ｑ２は、ＭＯＳＦＥＴに代えて、ＩＧＢＴであってもよい。
【００１９】
一対のパワースイッチング素子Ｑ１，Ｑ２は、直列に接続され、上アームのパワースイッチング素子Ｑ２のドレインは電源端子ＶBBに接続されている。下アームのパワースイッチング素子Ｑ１のソースはグランド端子ＬＳに接続されている。
【００２０】
オンオフ時間測定器４は、パワースイッチング素子Ｑ１のドレインとパワースイッチング素子Ｑ２のソースに接続され、一対のパワースイッチング素子Ｑ１，Ｑ２の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定し、測定されたオン遅延時間とオフ遅延時間をコントローラ２内のメモリ１１に出力する。各々のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間とオフ遅延時間の測定方法の詳細については後述する。
【００２１】
コントローラ２は、メモリ１１、加算器１２、デッドタイム生成回路１３、ＰＷＭ生成回路１４を備えている。メモリ１１は、オンオフ時間測定器４で測定された一対のパワースイッチング素子Ｑ１，Ｑ２の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶する。
【００２２】
加算器１２は、本発明の算出部に対応し、メモリ１１に記憶された各々のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間とオフ遅延時間の実測値に基づき一対のパワースイッチング素子Ｑ１，Ｑ２が共にオフとなるデッドタイム値を算出する。
【００２３】
デッドタイム生成回路１３は、加算器１２で算出されたデッドタイム値に基づきデッドタイムを生成する。ＰＷＭ生成回路１４は、本発明の制御回路に対応し、デッドタイム生成回路１３で生成されたデッドタイムに基づき一対のパワースイッチング素子Ｑ１，Ｑ２を交互にオンオフさせるためのＰＷＭ（パルス幅変調）制御信号を生成する。
【００２４】
ローサイドドライバ３ａ、ハイサイドドライバ３ｂは、本発明の駆動回路に対応し、ローサイドドライバ３ａは、ＰＷＭ生成回路１４で生成されたＰＷＭ制御信号によりパワースイッチング素子Ｑ１をオンオフさせる。ハイサイドドライバ３ｂは、ＰＷＭ生成回路１４で生成されたＰＷＭ制御信号によりパワースイッチング素子Ｑ２をオンオフさせる。
【００２５】
次に、図２に示すフローチャートを参照しながらインテリジェントパワーモジュールの生産工程を説明する。
【００２６】
まず、ウェハをウェハダイスに切断する（ステップＳ１１）。このウェハダイスがチップとなる。次に、このチップをダイマウント剤により基板に接着させる。即ち、ダイマウントが行なわれる（ステップＳ１２）。
【００２７】
次に、チップにワイヤを接着させる。即ち、ワイヤボンディングが行なわれる（ステップＳ１３）。その後、ワイヤ及びチップを樹脂で封止する（ステップＳ１４）。その後、分離／ＬＦ処理が行われる（ステップＳ１５）。ステップＳ１１〜ステップＳ１５の処理は、インテリジェントパワーモジュール１の製品組立工程である。
【００２８】
次に、インテリジェントパワーモジュール１の良品選別の検査が行われる（ステップＳ１６）。その後、インテリジェントパワーモジュール１の一対のパワースイッチング素子Ｑ１，Ｑ２の出力端子とＩＰＭ１の入力端子にオンオフ時間測定器４を接続する。そして、オンオフ時間測定器４により一対のパワースイッチング素子Ｑ１，Ｑ２のそれぞれのオン遅延時間とオフ遅延時間を測定する（ステップＳ１７）。
【００２９】
図３は、一対のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間及びオフ遅延時間の定義を示す図である。インテリジェントパワーモジュール１のスイッチング動作によって、信号入力ＩＮに対して、一対のパワースイッチング素子Ｑ１，Ｑ２のドレイン電流Ｉｃ、ドレイン−ソース間電圧Ｖｄｓに、オン遅延時間ｔｄ（ｏｎ）、オフ遅延時間ｔｏｆｆを生ずる。
【００３０】
時間遅延の原因は、ローサイドドライバ３ａ及びハイサイドドライバ３ｂの出力の遅延、一対のパワースイッチング素子Ｑ１，Ｑ２のゲート抵抗、しきい値Ｖｔｈ、入力容量Ｃｉｓｓによるものである。
【００３１】
図３に示すように、オン遅延時間ｔｄ（ｏｎ）は、信号入力ＩＮがオンした時刻からドレイン電流Ｉｃが一定値の１０％に達するまでの時間である。オフ遅延時間ｔｏｆｆは、信号入力ＩＮがオフした時刻からドレイン電流Ｉｃが一定値の１０％に達するまでの時間である。
【００３２】
次に、オンオフ時間測定器４は、インテリジェントパワーモジュール１と通信を行い、図４に示すように、一対のパワースイッチング素子Ｑ１，Ｑ２のそれぞれの測定されたオン遅延時間ｔｄ（ｏｎ）とオフ遅延時間ｔｏｆｆをメモリ１１に書き込む（ステップＳ１８）。
【００３３】
この場合、ローサイドのパワースイッチング素子Ｑ１のオン遅延時間ｔｄ（ｏｎ）Ｌとオフ遅延時間ｔｏｆｆＬと、ハイサイドのパワースイッチング素子Ｑ２のオン遅延時間ｔｄ（ｏｎ）Ｈとオフ遅延時間ｔｏｆｆＨとがメモリ１１に書き込まれる。
【００３４】
次に、図５（ａ）に示すように、加算器１２ａは、図１の加算器１２に対応し、メモリ１１に書き込まれたハイサイドのパワースイッチング素子Ｑ２のオフ遅延時間ｔｏｆｆＨから、ローサイドのパワースイッチング素子Ｑ１のオン遅延時間ｔｄ（ｏｎ）Ｌを減算し、得られた値をデッドタイム値Ｔｄとしてデッドタイム生成回路１３に出力する。
【００３５】
加算器１２ｂは、図１の加算器１２に対応し、メモリ１１に書き込まれたローサイドのパワースイッチング素子Ｑ１のオフ遅延時間ｔｏｆｆＬから、ハイサイドのパワースイッチング素子Ｑ２のオン遅延時間ｔｄ（ｏｎ）Ｈを減算し、得られた値をデッドタイム値Ｔｄとしてデッドタイム生成回路１３に出力する。
【００３６】
デッドタイム生成回路１３は、加算器１２ａからのデッドタイム値Ｔｄに基づきデッドタイム値Ｔｄ以上のデッドタイムを生成し、加算器１２ｂからのデッドタイム値Ｔｄに基づきデッドタイム値Ｔｄ以上のデッドタイムを生成する。
【００３７】
そして、ＰＷＭ生成回路１４を介して、最適化されたデッドタイムを設けたＰＷＭ信号が出力される。その後に、製品を出荷する（ステップＳ１９）。
【００３８】
このように実施例１のインテリジェントパワーモジュール１及びデッドタイム設定装置によれば、製品検査時に、個々の製品のパワースイッチング素子Ｑ１，Ｑ２のオン遅延時間とオフ遅延時間とをオンオフ時間測定器４で測定し、個々の製品に合わせたデッドタイム値をインテリジェントパワーモジュール１内のメモリ１１に書き込む。即ち、個々の製品に合わせたデッドタイム値を用いるので、各素子のばらつきに応じた最適なデッドタイムを設定することができる。従って、上下アームの短絡を防止することができる。
【００３９】
また、従来の図７に示す回路では、電流零検出回路１０７，１０８とレベルシフト回路１０９の２組が必要であったが、実施例１では、メモリ１１と加算器１２が必要となるが、電流零検出回路１０７，１０８が不要となる。従って、構成を簡単化することができる。
【００４０】
また、温度の変化によって、各々のパワースイッチング素子Ｑ１，Ｑ２の実測値が変化する。このため、オンオフ時間測定器４で測定された実測値に各々のパワースイッチング素子Ｑ１，Ｑ２に対して温度補償するための温度補正値を加算した値をメモリ１１に記憶させるようにしても良い。
【００４１】
このように実測値に温度補正値を加算して実測値を補正することで、より精度の良いデッドタイムを生成することができる。
【００４２】
また、客先の仕様によりＩＰＭのスイッチング素子のゲート抵抗を大きくし、スイッチング速度を遅くしてノイズを抑制したいモデルが存在する。この様に通常のスイッチング速度のモデルと異なるスイッチング速度の遅いモデルが混在する場合、従来ではモデル毎にデッドタイムも合わせて変更が必要であった。しかし、本実施例１によれば、製品検査時に実測値に基づくデッドタイムをメモリ１１に記憶させるため、スイッチング素子のゲート抵抗を大きくしたモデルのデッドタイム変更の工程が不要となり、管理も簡素化されるという利点がある。
【００４３】
（実施例２）
図６は、本発明の実施例２に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。図６に示す実施例２に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置は、出力負荷として３相モータに対応させて、３組の一対のパワースイッチング素子Ｑ１，Ｑ２、Ｑ３，Ｑ４、Ｑ５，Ｑ６を備えていることを特徴とする。
【００４４】
パワースイッチング素子Ｑ１，Ｑ３，Ｑ５のゲートは、ローサイドドライバ３ｃに接続され、パワースイッチング素子Ｑ２、Ｑ４、Ｑ６のゲートはハイサイドドライバ３ｄに接続されている。パワースイッチング素子Ｑ２、Ｑ４、Ｑ６のドレインは電源端子ＶBBに接続されている。パワースイッチング素子Ｑ１，Ｑ３，Ｑ５のソースは、グランド端子ＬＳ１，ＬＳ２，ＬＳ３に接続されている。
【００４５】
パワースイッチング素子Ｑ２のソースとパワースイッチング素子Ｑ１のドレインとハイサイドドライバ３ｄの出力端子は、端子Ｕに接続されている。パワースイッチング素子Ｑ４のソースとハイサイドドライバ３ｄの出力端子は、端子Ｖ１に接続されている。パワースイッチング素子Ｑ６のソースとハイサイドドライバ３ｄの出力端子は、端子Ｗ１に接続されている。パワースイッチング素子Ｑ３のドレインは、端子Ｖ２に接続されている。パワースイッチング素子Ｑ５のドレインは、端子Ｗ２に接続されている。
【００４６】
端子Ｕ、端子Ｖ１、端子Ｗ１、端子Ｖ２、端子Ｗ２は、図示しない３相モータの各端子に接続するために設けられている。
【００４７】
メモリ１１は、オンオフ時間測定器４ａで測定された３組の一対のパワースイッチング素子Ｑ１〜Ｑ６の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶する。
【００４８】
加算器１２は、メモリ１１に記憶された３組の各々のパワースイッチング素子Ｑ１〜Ｑ６のオン遅延時間とオフ遅延時間の実測値に基づき、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する。
【００４９】
このように構成された実施例２に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置によれば、３相モータに対応させて３組の一対のパワースイッチング素子Ｑ１〜Ｑ６が設けられ、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することできる。
【００５０】
従って、実施例１のインテリジェントパワーモジュールを備えたデッドタイム設定装置と同様な効果が得られるとともに、３相モータに対応する最適なデッドタイムを生成することができる。
【符号の説明】
【００５１】
１  インテリジェントパワーモジュール（ＩＰＭ）
２  コントローラ
３ａ  ローサイドドライバ
３ｂ  ハイサイドドライバ
４  オンオフ時間測定器
１１  メモリ
１２，１２ａ，１２ｂ  加算器
１３  デッドタイム生成回路
１４  ＰＷＭ生成回路
Ｑ１−Ｑ６  パワースイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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