(57)【要約】【課題】  ゲート絶縁膜に印加される電界をより効果的に緩和することができるスイッチング素子を提供する。【解決手段】  スイッチング素子であって、半導体基板と、ゲート絶縁膜と、ゲート電極  を有する。半導体基板が、第１ｎ型半導体層と、エピタキシャル層により構成されているｐ型のボディ層と、ボディ層によって第１ｎ型半導体層から分離されている第２ｎ型半導体層を有する。ゲート絶縁膜が、第１ｎ型半導体層の表面とボディ層の表面と第２ｎ型半導体層の表面に跨る範囲を覆っている。ゲート電極が、ゲート絶縁膜を介して、ボディ層に対向している。第１ｎ型半導体層とボディ層との界面が、ボディ層の端部から離れるにしたがってボディ層の深さが深くなるように傾斜した傾斜面を有する。傾斜面が、ゲート電極の下部に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子であって、
半導体基板と、
ゲート絶縁膜と、
ゲート電極、
を有し、
前記半導体基板が、
前記半導体基板の表面に露出している第１ｎ型半導体層と、
前記半導体基板の前記表面に露出しているエピタキシャル層により構成されているｐ型のボディ層と、
前記半導体基板の前記表面に露出しており、前記ボディ層によって前記第１ｎ型半導体層から分離されている第２ｎ型半導体層、
を有し、
前記ゲート絶縁膜が、前記第１ｎ型半導体層の表面と、前記第１ｎ型半導体層と前記第２ｎ型半導体層の間の前記ボディ層の表面と、前記第２ｎ型半導体層の表面に跨る範囲を覆っており、
前記ゲート電極が、前記ゲート絶縁膜を介して、前記第１ｎ型半導体層と前記第２ｎ型半導体層の間の前記ボディ層に対向しており、
前記第１ｎ型半導体層と前記ボディ層との界面が、前記ボディ層の端部から離れるにしたがって前記ボディ層の深さが深くなるように傾斜した傾斜面を有し、
前記傾斜面が、前記ゲート電極の下部に配置されている、
スイッチング素子。
【請求項２】
前記界面が、前記ゲート電極の下部において前記半導体基板の前記表面から下方向に伸び、前記半導体基板の前記表面に対する角度が８０°以上９０°以下である表層部界面を有し、
前記傾斜面が、前記表層部界面の下側に位置し、
前記傾斜面の前記半導体基板の前記表面に対する角度が６０°未満である、
請求項１のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
【０００２】
特許文献１に、第１ｎ型半導体層（ドリフト領域）と、ｐ型のボディ層と、第２ｎ型半導体層（ソース領域）を有するスイッチング素子が開示されている。第２ｎ型半導体層は、ボディ層によって第１ｎ型半導体層から分離されている。第１ｎ型半導体層と第２ｎ型半導体層とを分離している範囲のボディ層に対して、ゲート電極がゲート絶縁膜を介して対向している。このスイッチング素子では、第１ｎ型半導体層とボディ層との界面が、ボディ層の端部から離れるにしたがってボディ層の深さが深くなるように傾斜した傾斜面を有する。傾斜面は、ゲート電極の下部に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４７３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者らの研究により、ゲート電極の下部のボディ層と第１ｎ型半導体層の界面に傾斜面を設けることで、ゲート絶縁膜に印加される電界を緩和することができることが判明した。
【０００５】
上述した特許文献１のスイッチング素子では、ゲート電極の下部のボディ層と第１ｎ型半導体層の界面に傾斜面を設けられている。但し、特許文献１では、ボディ層が拡散層によって構成されている。拡散層によってボディ層が構成されている場合、ボディ層側から第１ｎ型半導体層側に向かって不純物の拡散が生じるので、傾斜面が第１ｎ型半導体層側に凸となるように湾曲した形状となる。このように傾斜面が湾曲すると、傾斜面が狭くなり、ゲート絶縁膜に印加される電界を緩和する効果が小さくなる。したがって、本明細書では、ゲート絶縁膜に印加される電界をより効果的に緩和することができるスイッチング素子を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極  を有する。前記半導体基板が、前記半導体基板の表面に露出している第１ｎ型半導体層と、前記半導体基板の前記表面に露出しているエピタキシャル層により構成されているｐ型のボディ層と、前記半導体基板の前記表面に露出しており、前記ボディ層によって前記第１ｎ型半導体層から分離されている第２ｎ型半導体層を有する。前記ゲート絶縁膜が、前記第１ｎ型半導体層の表面と、前記第１ｎ型半導体層と前記第２ｎ型半導体層の間の前記ボディ層の表面と、前記第２ｎ型半導体層の表面に跨る範囲を覆っている。前記ゲート電極が、前記ゲート絶縁膜を介して、前記第１ｎ型半導体層と前記第２ｎ型半導体層の間の前記ボディ層に対向している。前記第１ｎ型半導体層と前記ボディ層との界面が、前記ボディ層の端部から離れるにしたがって前記ボディ層の深さが深くなるように傾斜した傾斜面を有する。前記傾斜面が、前記ゲート電極の下部に配置されている。
【０００７】
このスイッチング素子では、ゲート電極の下部のボディ層と第１ｎ型半導体層の界面に傾斜面を設けられている。また、このスイッチング素子では、ボディ層がエピタキシャル層により構成されており、ボディ層側から第１ｎ型半導体層側への不純物の拡散がほとんど生じない。したがって、このスイッチング素子の構造によれば、ボディ層と第１ｎ型半導体層の界面にほとんど湾曲していない傾斜面を設けることができ、広い傾斜面を得ることができる。したがって、この構造によれば、ゲート絶縁膜に印加される電界を効果的に緩和することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１のＭＯＳＦＥＴの縦断面図。
【図２】広い傾斜面を有するＭＯＳＦＥＴの電界分布を示す図。
【図３】比較例１のＭＯＳＦＥＴの電界分布を示す図。
【図４】比較例２のＭＯＳＦＥＴの電界分布を示す図。
【図５】オン抵抗を比較するグラフ。
【図６】ゲート絶縁膜に印加される電界を比較するグラフ。
【図７】実施例１のＭＯＳＦＥＴの製造工程の説明図。
【図８】実施例１のＭＯＳＦＥＴの製造工程の説明図。
【図９】実施例１のＭＯＳＦＥＴの製造工程の説明図。
【図１０】実施例１のＭＯＳＦＥＴの製造工程の説明図。
【図１１】実施例１のＭＯＳＦＥＴの製造工程の説明図。
【図１２】実施例２のＭＯＳＦＥＴの縦断面図。
【図１３】実施例２のＭＯＳＦＥＴの製造工程の説明図。
【発明を実施するための形態】
【実施例１】
【０００９】
図１に示すＭＯＳＦＥＴ１０は、ＧａＮ半導体基板１２を有している。ＧａＮ半導体基板１２は、ＧａＮ（窒化ガリウム）を主成分とする半導体基板である。
【００１０】
ＧａＮ半導体基板１２は、複数のソース層４０、複数のボディ層４２及びドリフト層４４を有している。
【００１１】
各ソース層４０は、ｎ型領域であり、ＧａＮ半導体基板１２の上面１２ａに露出している。
【００１２】
各ボディ層４２は、ｐ型領域であり、対応するソース層４０の周囲に配置されている。各ボディ層４２は、対応するソース層４０の側面と下面を覆っている。各ボディ層４２は、ソース層４０に隣接する範囲で、ＧａＮ半導体基板１２の上面１２ａに露出している。
【００１３】
ドリフト層４４は、ｎ型領域であり、各ボディ層４２の下側に配置されている。また、一対のボディ層４２の間にもドリフト層４４が配置されている。以下では、ドリフト層４４のうちの一対のボディ層４２の間に位置する部分を、間隔部４４ａという。間隔部４４ａは、ＪＦＥＴ領域と呼ばれる場合がある。間隔部４４ａは、ＧａＮ半導体基板１２の上面１２ａに露出している。また、ドリフト層４４は、ＧａＮ半導体基板１２の下面１２ｂの略全域に露出している。ドリフト層４４は、各ボディ層４２によって、各ソース層４０から分離されている。
【００１４】
ボディ層４２とドリフト層４４の間の界面５０は、ｐｎ接合面である。ボディ層４２と間隔部４４ａの間の部分の界面５０に、傾斜面５２が設けられている。傾斜面５２は、ＧａＮ半導体基板１２の上面１２ａから斜め下方向に伸びている。傾斜面５２は、ボディ層４２の底面まで伸びている。傾斜面５２は、ボディ層４２の端部４２ａから横方向（上面１２ａと平行な方向）に沿って離れるにしたがってボディ層４２の深さ（すなわち、上面１２ａとボディ層４２の下端の間の距離）が深くなるように上面１２ａに対して傾斜している。傾斜面５２と上面１２ａの間の角度θ（ボディ層４２内で測定される角度）は、６０°未満である。ボディ層４２の底部では、界面５０が上面１２ａと略平行に伸びている。
【００１５】
ＧａＮ半導体基板１２の上面１２ａには、ゲート絶縁膜２８、ゲート電極２６、層間絶縁膜２４、コンタクトプラグ２２及び上部電極２０が配置されている。
【００１６】
ゲート絶縁膜２８は、ＧａＮ半導体基板１２の上面１２ａの一部を覆っている。ゲート絶縁膜２８は、ボディ層４２近傍のソース層４０の表面と、ソース層４０と間隔部４４ａの間のボディ層４２の表面と、間隔部４４ａの表面に跨る範囲を覆っている。各ボディ層４２のうち、ゲート絶縁膜２８に接する部分（すなわち、ソース層４０と間隔部４４ａの間のボディ層４２の表層部）は、チャネルが形成されるチャネル領域４２ｂである。ゲート絶縁膜２８は、例えば酸化シリコン等の絶縁体によって構成されている。
【００１７】
ゲート電極２６は、ゲート絶縁膜２８上に配置されている。ゲート電極２６は、ゲート絶縁膜２８を介して、ソース層４０、ボディ層４２（すなわち、チャネル領域４２ｂ）及びドリフト層４４（すなわち、間隔部４４ａ）に対向している。ゲート電極２６は、ゲート絶縁膜２８によってＧａＮ半導体基板１２から絶縁されている。
【００１８】
層間絶縁膜２４は、ゲート絶縁膜２８に覆われていない範囲の上面１２ａを覆っている。また、層間絶縁膜２４は、ゲート電極２６の表面を覆っている。層間絶縁膜２４は、例えば酸化シリコン等の絶縁体によって構成されている。
【００１９】
層間絶縁膜２４には複数のコンタクトホールが設けられており、それらのコンタクトホール内にコンタクトプラグ２２が設けられている。一部のコンタクトプラグ２２は、その下端でソース層４０に接続されており、他のコンタクトプラグ２２は、その下端でボディ層４２に接続されている。
【００２０】
上部電極２０は、層間絶縁膜２４上に配置されている。上部電極２０は、各コンタクトプラグ２２の上面に接している。上部電極２０は、コンタクトプラグ２２を介して、ソース層４０及びボディ層４２に接続されている。
【００２１】
ＧａＮ半導体基板１２の下面１２ｂには、下部電極３０が配置されている。下部電極３０は、ドリフト層４４に接続されている。
【００２２】
ゲート電極２６の電位をゲート閾値（ＭＯＳＦＥＴ１０をオンさせるのに必要な最小のゲート電位）以上まで高くすると、ボディ層４２のチャネル領域４２ｂに電子が引き寄せられることによって、チャネル領域４２ｂにチャネルが形成される。チャネルによって、ソース層４０とドリフト層４４が接続されることで、ソース層４０からドリフト層４４へ電子が流れる。ＭＯＳＦＥＴ１０では、チャネル領域４２ｂ（すなわち、ボディ層４２）がエピタキシャル層であるので、チャネル領域４２ｂに存在する結晶欠陥が少ない。したがって、このＭＯＳＦＥＴ１０は、オン抵抗が小さい。
【００２３】
また、ＭＯＳＦＥＴ１０では、チャネル領域４２ｂの下側に位置する部分の界面５０が、傾斜面５２である。このため、チャネル領域４２ｂを通過した電子が、図１の矢印１００に示すように、分散しながら下方向に流れる。これによっても、ＭＯＳＦＥＴ１０のオン抵抗が低減されている。
【００２４】
ゲート電極２６の電位をゲート閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、界面５０のｐｎ接合に逆電圧（すなわち、ドリフト層４４がボディ層４２よりも高電位となる電圧）が印加される。このため、ボディ層４２からドリフト層４４に空乏層が広がり、ドリフト層４４が空乏化する。ドリフト層４４が空乏化すると、ドリフト層４４の内部に電位分布が生じる。電位分布は、ドリフト層４４及びゲート絶縁膜２８に跨って生じる。このため、ドリフト層４４とゲート絶縁膜２８に跨って、電界が印加される。
【００２５】
図２〜４は、ＭＯＳＦＥＴがオフしているときの電位分布をシミュレーションにより算出した結果を示している。図２〜４において、破線は、等電位線を表している。なお、図２は、実施例１を模擬した広い傾斜面５２を有するＭＯＳＦＥＴにおける電位分布を示し、図３、４は比較例１、２のＭＯＳＦＥＴにおける電位分布を示している。図３に示す比較例１のＭＯＳＦＥＴでは、界面５０が傾斜面５２を有さず、ボディ層４２と間隔部４４ａの間の界面５０が上面１２ａに対して略垂直に伸びている。図４に示す比較例２のＭＯＳＦＥＴでは、界面５０が傾斜面５２を有するが、傾斜面５２がドリフト層４４側に凸となるように湾曲しており、傾斜面５２が狭い。ボディ層４２が拡散層により構成されている場合には、不純物を注入した段階で広い傾斜面５２を設けても、不純物を活性化するときにボディ層４２からドリフト層４４側にｐ型不純物が拡散するので、傾斜面５２がドリフト層４４側に向かって湾曲する。その結果、図４のように、傾斜面５２が狭くなる。図３、４では、図２に比べて、間隔部４４ａの上部のゲート絶縁膜２８の近傍で等電位線の間隔が密になっている。図２〜４から、図２のように傾斜面５２が広いと、ゲート絶縁膜２８に印加される電界が緩和されることが分かる。
【００２６】
また、図５、６は、図２のＭＯＳＦＥＴと、比較例１、２（図３、４）のＭＯＳＦＥＴの特性を比較して示している。図５は、ドレイン‐ソース間電圧ＢＶと、オン抵抗の関係を示している。図６は、ドレイン‐ソース間電圧ＢＶと、酸化膜に印加される電界の関係を表している。図５から、図２のＭＯＳＦＥＴは、比較例１、２のＭＯＳＦＥＴと同等のオン抵抗が得られることが分かる。また、図６から、ドレイン‐ソース間電圧が同等である場合には、図２のＭＯＳＦＥＴでは、比較例１、２のＭＯＳＦＥＴよりもゲート絶縁膜２８に印加される電界が低いことが分かる。以上の結果から、広い傾斜面５２を有する実施例１のＭＯＳＦＥＴ１０によれば、比較例１、２のＭＯＳＦＥＴと同等のオン抵抗を得ながら、比較例１、２のＭＯＳＦＥＴよりもゲート絶縁膜２８に印加される電界を抑制することができる。
【００２７】
次に、実施例１のＭＯＳＦＥＴ１０の製造方法について説明する。まず、図７に示すように、ＧａＮ半導体基板１２の上面１２ａに開口６０を有するマスク５８を形成する。次に、開口６０内のＧａＮ半導体基板１２の上面をエッチングすることで、凹部６２を形成する。このとき、エッチング条件を調整して、凹部６２の側面がＧａＮ半導体基板１２の上面に対して傾斜した（より詳細には、凹部６２の端部６２ａから遠ざかるに従って凹部６２の深さが深くなるように傾斜した）傾斜面６３となるように、凹部６２を形成する。例えば、マスク５８の厚みを開口６０に近い位置ほど薄くし、ガス種、圧力、ＲＦパワー等の条件を調整してマスク５８とＧａＮ半導体基板１２のエッチングレートの差を小さくすることで、傾斜面６３を形成することができる。ここでは、傾斜面６３とＧａＮ半導体基板１２の上面の間の角度θが、６０°未満となるように、凹部６２を形成する。
【００２８】
次に、マスク５０を除去し、図８に示すように、エピタキシャル成長によって、ＧａＮ半導体基板１２の上面と凹部６２内に、ｐ型のＧａＮ半導体層であるボディ層４２をエピタキシャル成長させる。以下では、ドリフト層４４とボディ層４２を含むＧａＮ半導体層全体を、ＧａＮ半導体基板１２という。
【００２９】
次に、ＧａＮ半導体基板１２の上面（すなわち、ボディ層４２の表面）をＣＭＰ（Chemical Mechanical Polishing）により研磨する。ここでは、図９に示すように、ドリフト層４４の間隔部４４ａをＧａＮ半導体基板１２の上面に露出させる。また、凹部６２内に、ボディ層４２を残存させる。
【００３０】
次に、図１０に示すように、ボディ層４２の一部に選択的にｎ型不純物イオンを注入することで、ソース層４０を形成する。
【００３１】
次に、図１１に示すように、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、ボディ層４２近傍のソース層４０の表面と、ソース層４０と間隔部４４ａの間のボディ層４２の表面と、間隔部４４ａの表面に跨る範囲を覆うように形成される。次に、図１１に示すように、ゲート絶縁膜２８の上面全体を覆うようにゲート電極２６を形成する。その後、層間絶縁膜２４、コンタクトプラグ２２、上部電極２０及び下部電極３０を形成することで、図１のＭＯＳＦＥＴ１０が完成する。
【００３２】
以上に説明したように、実施例１のＭＯＳＦＥＴ１０では、ボディ層４２がエピタキシャル層である。このため、ボディ層４２を形成するときに、ボディ層４２からドリフト層４４へｐ型不純物がほとんど拡散しない。したがって、界面５０を凹部６２と略同じ形状とすることができる。このため、ボディ層４２をエピタキシャル層とすることで、傾斜面５２を所望の形状とすることができる。すなわち、ボディ層４２をエピタキシャル層とすることで、傾斜面５２の湾曲を抑制して、傾斜面５２を広くすることができる。したがって、本実施例１のＭＯＳＦＥＴ１０は、ゲート絶縁膜２８に印加される電界を効果的に緩和することができる。
【実施例２】
【００３３】
図１２に示す実施例２のＭＯＳＦＥＴは、ボディ層４２と間隔部４４ａ（すなわち、ドリフト層４４）の間の界面５０が、表層部界面５３と傾斜面５２を有する点で実施例１のＭＯＳＦＥＴ１０とは異なる。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。表層部界面５３は、界面５０のうちの上面１２ａ近傍に位置する部分である。表層部界面５３と上面１２ａの間の角度θ１は、８０°以上９０°以下である。すなわち、表層部界面５３は、上面１２ａから下方向に略垂直に伸びている。傾斜面５２は、表層部界面５３の下側に配置されている。傾斜面５２の上端が、表層部界面５３の下端に接続されている。傾斜面５２は、ボディ層４２の端部４２ａから横方向に沿って離れるにしたがってボディ層４２の深さが深くなるように上面１２ａに対して傾斜している。傾斜面５２と上面１２ａの間の角度θ２は、６０°未満である。
【００３４】
実施例２のＭＯＳＦＥＴでは、ボディ層４２がエピタキシャル層であるので、傾斜面５２が広い。したがって、実施例２のＭＯＳＦＥＴでは、ゲート絶縁膜２８に印加される電界が緩和される。
【００３５】
また、実施例２のＭＯＳＦＥＴでは、傾斜面５２の上部に表層部界面５３が設けられている。このため、実施例１と実施例２とで間隔部４４ａの幅を同一とした場合において、傾斜面５２からソース層４０までの距離が実施例１よりも実施例２で長くなる。ＭＯＳＦＥＴがオンしている状態では、傾斜面５２を含む界面５０の周辺に局所的に空乏層が発生している。実施例２のＭＯＳＦＥＴでは、オン状態において傾斜面５２の周辺に生じている空乏層とソース層４０の間の距離が、実施例１のＭＯＳＦＥＴ１０よりも広くなる。このため、実施例２のＭＯＳＦＥＴでは、短チャネル効果が生じ難い。したがって、実施例２の構造によれば、短チャネル効果によるゲート閾値のばらつきを抑制することができる。
【００３６】
また、実施例２のように上面１２ａに対して略垂直に伸びる表層部界面５３が設けられていると、量産時されるＭＯＳＦＥＴの間において、間隔部４４ａの上面１２ａにおける幅（すなわち、実施例２において、間隔部４４ａの両側に位置する表層部界面５３の間の幅）にばらつきが生じ難い。間隔部４４ａの幅が広いと、間隔部４４ａの上部のゲート絶縁膜２８に高い電界が印加され易くなる。実施例２のＭＯＳＦＥＴの構造によれば、間隔部４４ａの幅のばらつきが抑制されるので、ゲート絶縁膜２８に印加される電界を安定して抑制することが可能となる。
【００３７】
実施例２のＭＯＳＦＥＴは、図１３に示す形状の凹部６２を形成し、その後、実施例１と同様の工程を実施することで製造することができる。図１３に示す形状の凹部６２は、最初に、実施例１と同様に図７のように凹部６２を形成し、その後に均一にＧａＮ半導体基板１２の厚み方向に沿ってエッチングが進行する条件で凹部６２をさらにエッチングすることで得ることができる。
【００３８】
なお、上述した実施例１、２では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。下部電極３０とドリフト層４４の間にｐ型層を追加することで、ＩＧＢＴの構造を得ることができる。
【００３９】
また、上述した実施例１、２では、半導体基板としてＧａＮ半導体基板を用いた。しかしながら、ＳｉＣやＳｉを主成分とする半導体基板を有するスイッチング素子に、本明細書に開示の技術を適用してもよい。但し、本明細書に開示の技術は、ＧａＮやＳｉＣ等の不純物の拡散を制御することが困難な半導体基板を用いる場合に特に有効である。
【００４０】
実施例の構成要素と請求項の構成要素との関係について説明する。実施例のドリフト層４４は、第１ｎ型半導体層の一例である。実施例のソース層４０は、第２ｎ型半導体層の一例である。
【００４１】
本明細書が開示する技術要素について、以下に説明する。
【００４２】
本明細書が開示する一例のスイッチング素子では、第１ｎ型半導体層とボディ層との界面が、ゲート電極の下部において半導体基板の表面から下方向に伸び、半導体基板の表面に対する角度が８０°以上９０°以下である表層部界面を有する。傾斜面が、表層部界面の下側に位置する。傾斜面の半導体基板の表面に対する角度が６０°未満である。
【００４３】
なお、本明細書において、半導体基板の表面に対する界面（すなわち、表層部界面または傾斜面）の角度は、ボディ層内において計測される角度を意味する。
【００４４】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４５】
１０    ：ＭＯＳＦＥＴ
１２    ：ＧａＮ半導体基板
２０    ：上部電極
２２    ：コンタクトプラグ
２４    ：層間絶縁膜
２６    ：ゲート電極
２８    ：ゲート絶縁膜
３０    ：下部電極
４０    ：ソース層
４２    ：ボディ層
４２ａ  ：端部
４２ｂ  ：チャネル領域
４４    ：ドリフト層
４４ａ  ：間隔部
５０    ：界面
５２    ：傾斜面
５３    ：表層部界面
【図１】
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【図２】
2018107336.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2018107336.tif 000008
【図７】
2018107336.tif 000009
【図８】
2018107336.tif 000010
【図９】
2018107336.tif 000011
【図１０】
2018107336.tif 000012
【図１１】
2018107336.tif 000013
【図１２】
2018107336.tif 000014
【図１３】
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