(57)【要約】      （修正有）【課題】高速動作及び低消費電力化した半導体記憶装置を提供する。さらに、単位面積あたりの記憶容量を増加させ、キャパシタの容量を増加させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ワード線ＷＬ、ビット線ＢＬ、第１のキャパシタ、第２のキャパシタ及びトランジスタを有するサブメモリセルを、二以上有するメモリセルを有する。メモリセルにおいて、サブメモリセルが積層して形成される。該トランジスタは、半導体膜を介して第１のゲート及び第２のゲートが設けられ、第１のゲート及び第２のゲートはワード線と接続され、トランジスタのソース及びドレインの一方はビット線と接続され、トランジスタのソース及びドレインの他方は第１のキャパシタ及び第２のキャパシタと接続され、サブメモリセルそれぞれにおけるトランジスタの第１のゲート及び第２のゲートが重畳し、かつ、接続する半導体記憶装置である。【選択図】図１
2018107464.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電膜と、
第２の導電膜と、
前記第１の導電膜上及び前記第２の導電膜上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第３の導電膜と、
前記第２の絶縁膜上の第４の導電膜と、を有し、
前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
前記第１の導電膜は、前記第１の絶縁膜を介して前記第１の領域と重なり、
前記第３の導電膜は、前記第２の絶縁膜を介して前記第１の領域と重なり、
前記第２の導電膜は、前記第１の絶縁膜を介して前記第２の領域と重なり、
前記第４の導電膜は、前記第２の絶縁膜を介して前記第２の領域と重なり、
前記第１の領域は、チャネル形成領域としての機能を有し、
前記第２の領域は、前記第１の領域よりも抵抗が低く、
前記第３の導電膜は、前記第１の導電膜と電気的に接続される半導体装置。
【請求項２】
第１の導電膜と、
第２の導電膜と、
前記第１の導電膜上及び前記第２の導電膜上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第３の導電膜と、
前記第２の絶縁膜上の第４の導電膜と、
前記第３の導電膜上及び前記第４の導電膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の酸化物半導体膜と、を有し、
前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
前記第１の導電膜は、前記第１の絶縁膜を介して前記第１の領域と重なり、
前記第３の導電膜は、前記第２の絶縁膜を介して前記第１の領域と重なり、
前記第２の導電膜は、前記第１の絶縁膜を介して前記第２の領域と重なり、
前記第４の導電膜は、前記第２の絶縁膜を介して前記第２の領域と重なり、
前記第１の領域は、チャネル形成領域としての機能を有し、
前記第２の領域は、前記第１の領域よりも抵抗が低く、
前記第２の酸化物半導体膜は、第３の領域と、第４の領域と、を有し、
前記第３の導電膜は、前記第３の絶縁膜を介して前記第３の領域と重なり、
前記第４の導電膜は、前記第３の絶縁膜を介して前記第４の領域と重なり、
前記第３の領域は、チャネル形成領域としての機能を有し、
前記第４の領域は、前記第３の領域よりも抵抗が低く、
前記第３の導電膜は、前記第１の導電膜と電気的に接続される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置（記憶装置またはメモリセルともいう。）には、揮発性メモリであるＤＲ
ＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。ＤＲ
ＡＭは、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することが
できる半導体記憶装置であり、単位メモリセルあたりの面積が小さく、モジュール化した
際の集積が容易であり、かつ安価に製造できる。
【０００３】
また、酸化物半導体を有するトランジスタをＤＲＡＭに用いることで、酸化物半導体の低
いオフ電流特性によって、ＤＲＡＭにおけるキャパシタに保持した電荷を長時間保持する
ことができ、リフレッシュ動作を行う周期を長くすることができる。それにより、消費電
力を低減させることができる（特許文献１参照。）。
【０００４】
また、半導体記憶装置の動作速度の高速化や記憶容量を増加させるために、微細加工技術
による高集積化が求められている。しかし、半導体記憶装置の微細加工が進むと、半導体
記憶装置に用いられるトランジスタのチャネル長は短く、ゲート絶縁層などに代表される
各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流が増加することで、消費
電力が増加してしまう。
【０００５】
また、半導体記憶装置の占有面積を縮小するために、回路レイアウトを工夫するによって
占有するセル面積の縮小化が可能である（特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１０９０８４号公報
【特許文献２】特開２００８−４２０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体記憶装置の微細化及び高集積化によって、記憶装置の高速動作及び記憶容量を増加
させることができる。しかし、例えばＤＲＡＭはトランジスタとキャパシタにより構成さ
れており、微細化及び高集積化によって、キャパシタの面積も縮小し、その容量値が小さ
くなってしまう。そのため、記憶装置における書き込み状態及び消去状態の電荷量の差が
小さくなり、記憶情報を正確に保持するのが困難となる。
【０００８】
また、酸化物半導体を用いたトランジスタは、その低いオフ電流特性によってＤＲＡＭに
おけるキャパシタに保持した電荷を長時間保持することができ、消費電力を低減させるこ
とができるが、一方オン電流は、単結晶シリコンまたは多結晶シリコンを用いたトランジ
スタと比べて小さい。そのため、記憶装置における動作速度において、不利な特性となっ
てしまう。
【０００９】
そこで本発明の一態様は、高速動作及び低消費電力化した半導体記憶装置を提供すること
を課題の一とする。
【００１０】
さらに、本発明の一態様は、単位面積あたりの記憶容量を増加させた半導体記憶装置を提
供することを課題の一とする。
【００１１】
また、半導体記憶装置におけるキャパシタの容量を増加させることを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、ワード線、ビット線、第１のキャパシタ、第２のキャパシタ及びトラ
ンジスタを有するサブメモリセルを、二以上有するメモリセルを有し、メモリセルにおい
て、サブメモリセルが積層して形成され、該トランジスタは、半導体膜を介して第１のゲ
ート及び第２のゲートが形成され、第１のゲート及び第２のゲートはワード線と接続され
、トランジスタのソース及びドレインの一方はビット線と接続され、トランジスタのソー
ス及びドレインの他方は第１のキャパシタ及び第２のキャパシタと接続され、トランジス
タの第１のゲート及び第２のゲートが重畳し、かつ接続されていることを特徴とする半導
体記憶装置である。
【００１３】
また、本発明の一態様は、上記サブメモリセルそれぞれにおける第１のキャパシタ及び第
２のキャパシタが重畳して形成されていてもよい。
【００１４】
本発明の一態様において、上記メモリセルは、平面においてマトリクス状に形成されてい
てもよい。
【００１５】
本発明の一態様は、上記トランジスタに酸化物半導体を用いる。
【００１６】
本発明の一態様は、サブメモリセルを重畳して積層することでメモリセルとすることがで
きる。これは、サブメモリセルにおけるトランジスタの活性層に酸化物半導体を用いてお
り、酸化物半導体がスパッタリング法などの堆積法により形成できるためである。サブメ
モリセルを重畳して積層させて設けることで、小面積のメモリセルを作製でき、単位面積
あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【００１７】
さらに本発明の一態様は、サブメモリセルと積層して形成されるシリコンを有するトラン
ジスタを有することができる。シリコンを有するトランジスタは、積層された半導体記憶
装置の最下層に設けることが好ましく、例えばシリコン基板を用いて形成することができ
る。また、一層に限らず、サブメモリセルの間の複数箇所に形成されていてもよい。
【００１８】
本発明の一態様は、サブメモリセルがＤＲＡＭであることを特徴とする半導体記憶装置で
ある。
【発明の効果】
【００１９】
本発明の一態様により、高いオン電流と、低いオフ電流を兼ね備えた特性を有する酸化物
半導体を有するトランジスタを用いることにより、高速動作及び低消費電力化した半導体
記憶装置を提供することができる。
【００２０】
本発明の一態様により、該サブメモリセルを重畳して複数積層させることにより、単位面
積あたりの記憶容量を増加させた半導体記憶装置を提供することができる。
【００２１】
本発明の一態様により、半導体記憶装置におけるキャパシタの容量を増加させることがで
きる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係る半導体記憶装置の一例を示す斜視図及び回路図。
【図２】本発明の一態様に係る半導体記憶装置におけるメモリセルの一例を示す上面図及び断面図。
【図３】本発明の一態様に係る半導体記憶装置におけるサブメモリセルの一例を示す上面図及び断面図。
【図４】本発明の一態様に係るメモリセルの作製工程の一例を示す断面図。
【図５】本発明の一態様に係るメモリセルの作製工程の一例を示す断面図。
【図６】本発明の一態様に係る半導体記憶装置の一例を示す上面図及び断面図。
【図７】本発明の一態様に係る半導体記憶装置を用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図８】本発明の一態様に係る半導体記憶装置を有する電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
【００２５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２６】
また本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶと
き他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、
本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２７】
また本明細書においては、トランジスタのゲートを、ゲートまたはゲート電極と呼び、そ
れらを区別しない。さらにトランジスタのソースとドレインを、ソース及びドレイン、ソ
ース領域及びドレイン領域、またはソース電極及びドレイン電極と呼び、それらを区別し
ない。
【００２８】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在しているだけである場合もある。例えば、絶縁ゲ
ート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦ
ＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに
何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、
「配線がゲートに接続する」という表現を用いることがある。
【００２９】
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について
、図１及び図２等を用いて説明する。
【００３０】
図１（Ａ）に示す本発明の一態様である半導体記憶装置３００は、トランジスタ、第１の
キャパシタ（フロントキャパシタ（Ｃｆ）ともいう。）及び第２のキャパシタ（バックキ
ャパシタ（Ｃｂ）ともいう。）からなるサブメモリセルＳＣＬを積層してメモリセルＣＬ
を形成した。メモリセルＣＬを、平面において横ａ個×縦ｂ個（ａ、ｂは自然数）のマト
リクス状に配置して構成されている。
【００３１】
サブメモリセルＳＣＬは、トランジスタ、フロントキャパシタ及びバックキャパシタから
なる記憶装置であり、つまりＤＲＡＭが構成されている。
【００３２】
ＣＬは、ｃ層（ｃは自然数）積層したＳＣＬ＿１〜ＳＣＬ＿ｃからなり、各ＳＣＬ＿ｊ（
ｊ＝１〜ｃの自然数）は、トランジスタＴｒ＿ｊ（ｊ＝１〜ｃの自然数）、Ｃｆ＿ｊ（ｊ
＝１〜ｃの自然数）及びＣｂ＿ｊ（ｊ＝１〜ｃの自然数）によって構成される。Ｔｒ＿ｊ
は、Ｔｒ＿ｊのゲート（第１のゲートまたはフロントゲートともいう。）及び、半導体膜
を介してゲートと重畳するＴｒ＿（ｊ−１）のゲート（第２のゲートまたはバックゲート
ともいう。）によって制御される、所謂デュアルゲート型トランジスタである。ただし、
Ｔｒ＿１の場合においては、バックゲートはＴｒ＿（ｊ−１）のゲートではなく、Ｔｒ＿
１の半導体膜を介してゲートと重畳する配線を、バックゲートとして用いる。なお、サブ
メモリセルにおけるトランジスタのフロントゲートとバックゲートは、電気的に接続され
ている。
【００３３】
Ｃｆ＿ｊは、Ｔｒ＿ｊにおけるフロントゲートと同材料及び同一層によって形成される、
容量電極と、Ｔｒ＿ｊのソース及びドレインの一方との間におけるゲート絶縁膜の容量に
より形成されている。Ｃｂ＿ｊは、Ｃｆ＿（ｊ―１）における容量電極と、Ｔｒ＿ｊのソ
ース及びドレインの一方との間における絶縁膜の容量によって形成されている。
【００３４】
なお、Ｃｂ＿１は、Ｔｒ＿１のソース及びドレインの一方と、ＳＣＬ＿１の下層に別に設
けた容量配線との間における絶縁膜の容量により形成させればよい。
【００３５】
図１（Ｂ）に示すように、ＳＣＬ＿１〜ＳＣＬ＿ｃからなるＣＬにおいて、回路における
接続は、例えばＳＣＬ＿１を見ると、Ｔｒ＿１のフロントゲート及びバックゲートはワー
ド線ＷＬと接続し、Ｔｒ＿１のソース及びドレインの一方はビット線ＢＬ＿１と接続し、
Ｔｒ＿１のソース及びドレインの他方はＣｆ＿１及びＣｂ＿１の一端と接続し、Ｃｆ＿１
及びＣｂ＿１の他端は接地（ＧＮＤに接続。）されている。さらに、Ｃｆ＿１の他端は、
ＳＣＬ＿２におけるＣｂ＿２の他端と接続されている。
【００３６】
また、積層されて形成されている各サブメモリセルにおけるトランジスタのゲート及びワ
ード線は接続されている。そのためワード線に信号を入れることによって、積層された各
サブメモリセルにおけるトランジスタを、同時に駆動させることができる。
【００３７】
図１（Ｂ）に示すように、Ｃｂ＿ｊの他端は、ｊが１の場合は接地されており、ｊが１よ
り大きい場合は、Ｃｆ＿（ｊ−１）の他端と接続されている。
【００３８】
トランジスタＴｒ＿ｊには、オフ電流の小さいトランジスタを用いる。例えばバンドギャ
ップが２．５ｅＶ以上のワイドギャップ半導体を用いることによって、低いオフ電流を有
するトランジスタを形成でき、特に酸化物半導体を用いることが好ましい。
【００３９】
オフ電流の小さいトランジスタをサブメモリセルに用いることで、フロントキャパシタ及
びバックキャパシタに保持された電荷が、トランジスタＴｒ＿ｊを介してリークするのを
抑制することができる。そのため、電位の保持期間が延び、ＤＲＡＭにおけるリフレッシ
ュの頻度を小さくできるため、消費電力を低減させることができる。
【００４０】
また、本実施の形態に示すトランジスタＴｒ＿ｊはフロントゲート及びバックゲートを有
する、所謂デュアルゲート型のトランジスタである。そのため、トランジスタのフロント
ゲートに閾値より大きい電圧を印加すると、トランジスタはオン状態となり、さらにバッ
クゲートにも同様の電圧が印加されていることによって、閾値がマイナスシフトする。そ
れにより、ある閾値より大きいゲート電圧におけるオン電流は、バックゲートが無いトラ
ンジスタと比べて大きくなる。また、トランジスタのフロントゲートに閾値電圧より小さ
い電圧を印加すると、トランジスタはオフ状態となり、さらにバックゲートにも同様の電
圧が印加されていることによって、閾値がプラスシフトする。それにより、ある閾値より
小さいゲート電圧におけるオフ電流は、バックゲートが無いトランジスタと比べて小さく
なる。
【００４１】
つまり、本実施の形態に示す半導体記憶装置は、酸化物半導体を有するトランジスタを用
いて、高いオン電流と、低いオフ電流を兼ね備えた構成とすることにより、高速動作及び
低消費電力化することができる。
【００４２】
さらに、各サブメモリセルにおけるキャパシタの容量を調整することによって、保持され
る電位を複数持たせることができ、それにより多値化したメモリセルを作製することがで
きる。
【００４３】
次に、メモリセルへのデータの書き込み方法及び読み出し方法について以下に説明する。
【００４４】
まず、メモリセルへのデータの書き込みはサブメモリセル毎に行うことができる。具体的
には、ワード線の電位をＶＨ（トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤ（電源電
位）を加えたよりも高い電位）とする。次に、任意に選択したビット線をＶＤＤとし、そ
れ以外のビット線をＧＮＤとする。こうすることで、選択したビット線と接続するサブメ
モリセルにあるキャパシタにＶＤＤが充電される。次に、ワード線の電位をＧＮＤとする
ことで、該当するサブメモリセルにデータが保持される。その後、サブメモリセルを変え
て、順番にデータを書き込む。以上がメモリセルのデータの書き込み方法である。
【００４５】
このようにして書き込まれたデータは、本発明の一態様に係る酸化物半導体膜を用いたト
ランジスタのオフ電流が小さいため、長い期間に渡って保持することが可能となる。
【００４６】
次に、データの読み出し方法について説明する。データの読み出しはサブメモリセル毎に
行う。まずは、任意に選択したビット線を所定の電位（定電位）とする。次に、ワード線
をＶＨとすることで、キャパシタに書き込まれたデータに対応する電位をビット線に与え
る。その後、与えられた電位をセンスアンプ（特に図示しない。）にて読み出す。なお、
データは読み出されると同時に失われるが、センスアンプの動作により増幅されて再度サ
ブメモリセルにデータを書き込むことができる。その後、サブメモリセルを変えて、順番
にデータを読み出す。以上がメモリセルのデータの読み出し方法である。
【００４７】
また、メモリセルへの書き込み及び読み出しの方法は、上記サブメモリセル毎による方法
に限らず、一括で同時に行ってもよい。
【００４８】
次に、図１に示すように、サブメモリセルＳＣＬが重畳して積層された、メモリセルＣＬ
の断面構造について、図２を用いて説明する。図２に示すメモリセルＣＬは、重畳された
ｃ個のサブメモリセルＳＣＬ＿１〜ＳＣＬ＿ｃからなり、各サブメモリセルは、トランジ
スタＴｒ＿ｊ（ｊ＝１〜ｃの自然数）、フロントキャパシタＣｆ＿ｊ（ｊ＝１〜ｃの自然
数）及びバックキャパシタＣｂ＿ｊ（ｊ＝１〜ｃの自然数）によって構成される。図２（
Ａ）にサブメモリセルＳＣＬ＿ｊの上面図、図２（Ｂ）にサブメモリセルＳＣＬ＿１〜Ｓ
ＣＬ＿ｃの断面図を示す。
【００４９】
図２（Ａ）にはサブメモリセルＳＣＬ＿ｊにおけるトランジスタＴｒ＿ｊ及びフロントキ
ャパシタＣｆ＿ｊの上面図が示されている。なお、煩雑をさけるため、バックキャパシタ
Ｃｂ＿ｊは図示されていない。また、図２（Ａ）に示すＳＣＬ＿ｊの上面図における一点
鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断
面を図２（Ｂ）に示す。
【００５０】
図２（Ｂ）に示すように、各サブメモリセルは重畳して積層されており、さらに各サブメ
モリセルを構成するトランジスタ及びキャパシタにおける各膜も、重畳して形成されてい
る。また、各サブメモリセルにおけるトランジスタのフロントゲート（バックゲートも含
む。）は、全て電気的に接続されている。
【００５１】
次に、ＳＣＬ＿１におけるＴｒ＿１、Ｃｆ＿１及びＣｂ＿１の断面構造について、図３を
用いて詳細に説明する。
【００５２】
図３（Ａ）にはサブメモリセルＳＣＬ＿１におけるトランジスタＴｒ＿１及びフロントキ
ャパシタＣｆ＿１の上面図が示されている。なお、煩雑をさけるため、バックキャパシタ
Ｃｂ＿１は図示されていない。また、図３（Ａ）に示すＳＣＬ＿１の上面図における一点
鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断
面を図３（Ｂ）に示す。
【００５３】
図３（Ｂ）に示すトランジスタＴｒ＿１は、基板１００と、基板１００上に設けられた第
１の配線１０１及び第３の配線１４０と、第１の配線１０１及び第３の配線１４０上に設
けられた第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２上に設けられた下地絶縁膜
１０４と、下地絶縁膜１０４上に設けられたチャネル形成領域１０６ａ、ソース領域及び
ドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上のゲー
ト絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０及び容量電極１３０と、ゲ
ート電極１１０及び容量電極１３０上の第２の層間絶縁膜１１２と、第２の層間絶縁膜１
１２に設けられたコンタクトホールにおいて、ソース領域及びドレイン領域１０６ｂと接
続する第２の配線１１４と、を有する。
【００５４】
また、キャパシタＣｆ＿１における容量電極１３０は、ゲート電極１１０と同材料及び同
一層により形成することができる。
【００５５】
また、キャパシタＣｂ＿１における第３の配線１４０は、第１の配線１０１と同材料及び
同一層により形成することができる。
【００５６】
また、第１の配線１０１は、トランジスタＴｒ＿１のバックゲートとして機能する。
【００５７】
なお、特に下地絶縁膜１０４を設けず、第１の層間絶縁膜１０２と兼ねる構造としても構
わない。
【００５８】
さらに、コンタクトホールの形成は、本実施の形態に示すものに限定されるものではない
。例えば、一回で複数の層を貫通するコンタクトホールを形成してもよく、また一層ずつ
複数回に分けてコンタクトホールを形成してもよい。
【００５９】
本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネ
ル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。こ
のようにソース領域及びドレイン領域１０６ｂを設けることによって、第２の配線１１４
との接触抵抗を低減することができ、それによりトランジスタのオン特性を向上させるこ
とができる。ただし、このようにソース領域及びドレイン領域１０６ｂが形成された酸化
物半導体膜１０６に限定されるものではなく、酸化物半導体膜に低抵抗の領域を設けない
構成としてもよい。
【００６０】
また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選
ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによ
って、酸化物半導体膜の抵抗値を低下させることができる。
【００６１】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、ＧａＮなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に
半導体素子が設けられたものを、基板１００として用いると好ましい。
【００６２】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００６３】
基板１００は熱処理を行ったものを用いてもよい。例えば、高温のガスを用いて熱処理を
行うＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置により
、６５０℃、１分〜５分間、熱処理を行ったものを用いればよい。なお、ＧＲＴＡにおけ
る高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理
物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時
間、熱処理を行ってもよい。
【００６４】
第１の配線１０１及び第３の配線１４０は、モリブデン、チタン、タンタル、タングステ
ン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主
成分とする合金材料を用いて形成することができる。また、第１の配線１０１として、リ
ン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシ
リサイドなどのシリサイド膜を用いてもよい。また、第１の配線１０１及び第３の配線１
４０は単層構造としてもよいし、積層構造としてもよい。
【００６５】
さらに第１の配線１０１及び第３の配線１４０は、酸化インジウム酸化スズ、酸化タング
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸
化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもで
きる。
【００６６】
第１の層間絶縁膜１０２及び下地絶縁膜１０４は、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム
、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、
酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよ
い。
【００６７】
また、第１の層間絶縁膜１０２または下地絶縁膜１０４中に含まれる水素または水分など
の不純物を除去するために、下地絶縁膜１０４の成膜後に熱処理を行うことが好ましい。
熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４５０℃以上６５０℃以下
で行う。熱処理雰囲気は、不活性雰囲気、酸化性雰囲気などで行えばよい。
【００６８】
また、第１の層間絶縁膜１０２及び下地絶縁膜１０４は十分な平坦性を有することが好ま
しい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さら
に好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａ
とすることで、酸化物半導体膜に結晶領域が形成されやすくなる。なお、Ｒａとは、ＪＩ
Ｓ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗
さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面まで
の偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
【００６９】
【数１】
2018107464.tif 000003
【００７０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，
ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦ
Ｍ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００７１】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓ
ｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００７２】
また、第１の層間絶縁膜１０２及び下地絶縁膜１０４は、加熱処理により酸素を放出する
絶縁膜を用いると好ましい。
【００７３】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏ
ｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０
ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００７４】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
【００７５】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算すること
ができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する
原子の密度の割合である。
【００７６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在す
る可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１
７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在
比率が極微量であるため考慮しない。
【００７７】
【数２】
2018107464.tif 000004
【００７８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する
。
【００７９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００８０】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【００８１】
酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供
給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果
、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリア
が捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる
。
【００８２】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から
酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含ま
れていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導
体膜の酸素欠損密度を低減することができる。
【００８３】
酸化物半導体膜１０６に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜
鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化
物半導体膜１０６を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ
）またはジルコニウム（Ｚｒ）を有することが好ましい。
【００８４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化
物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化
物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ
系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系
酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸
化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化
物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物
、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸
化物を用いることができる。
【００８６】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
【００８７】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。
【００８９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。
【００９０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【００９１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【００９３】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００９４】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができる。さらに、表面の平坦性を高めることによって、アモルファス状態の
酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な
表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１
ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成す
るとよい。
【００９５】
酸化物半導体膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉ
ｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄ
ｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜は、スパッ
タリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を
行うスパッタ装置を用いて成膜してもよい。
【００９６】
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれ
ない高純度化されたものであることが望ましい。トランジスタの製造工程において、これ
らの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択するこ
とが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す
、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表
面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０
１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【００９７】
ゲート絶縁膜１０８は、プラズマＣＶＤ法又はスパッタリング法等により形成することが
でき、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸
化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸
化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層
または積層して用いればよい。
【００９８】
また、ゲート絶縁膜１０８の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリ
ーク電流を低減できる。また、ゲート絶縁膜１０８をキャパシタに用いる場合、容量を増
加させることができるため好ましい。また、ゲート絶縁膜１０８は、単層構造としても良
いし、積層構造としても良い。
【００９９】
ゲート電極１１０及び容量電極１３０は、モリブデン、チタン、タンタル、タングステン
、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成
分とする合金材料を用いて形成することができる。また、ゲート電極１１０としてリン等
の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサ
イドなどのシリサイド膜を用いてもよい。ゲート電極１１０は、単層構造としてもよいし
、積層構造としてもよい。
【０１００】
また、ゲート電極１１０及び容量電極１３０は、酸化インジウム酸化スズ、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化
亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもでき
る。
【０１０１】
また、ゲート絶縁膜１０８と接するゲート電極１１０の一層として、窒素を含む金属酸化
物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や
、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ
膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができ
る。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕
事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧
をプラスにすることができる。
【０１０２】
第２の層間絶縁膜１１２は、下地絶縁膜１０４と同様の材料により形成する。
【０１０３】
第２の層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例
えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ
以下の厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固
定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そ
のため、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の
比誘電率及び厚さとすることが好ましい。
【０１０４】
第２の配線１１４は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（
Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を
含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブ
デン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜
の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金
属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を積層させた構
成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化
亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたも
のを用いることができる。
【０１０５】
（トランジスタの作製方法）次に、図３（Ｂ）に示したサブメモリセルＳＣＬ＿１の一点
鎖線Ａ−Ｂ断面におけるトランジスタＴｒ＿１、フロントキャパシタＣｆ＿１及びバック
キャパシタＣｂ＿１の作製方法について、図４及び図５を用いて説明する。
【０１０６】
まず、基板１００上に第１の配線１０１および第３の配線１４０を形成する（図４（Ａ）
参照。）。第１の配線１０１および第３の配線１４０は、基板１００上に導電膜を成膜し
、該導電膜を加工して第１の配線１０１および第３の配線１４０を形成する。なお、基板
１００によっては、基板１００と、第１の配線１０１及び第３の配線１４０との間に、別
途絶縁膜を設けても構わない。例えば、基板からの不純物の拡散を防止するために、ブロ
ッキング能力のあるシリコン窒化膜などを形成してもよい。
【０１０７】
なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成した
レジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
【０１０８】
なお、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方
を用いてもよい。
【０１０９】
次に、基板１００、第１の配線１０１及び第３の配線１４０上に第１の層間絶縁膜１０２
及び下地絶縁膜１０４を形成する（図４（Ｂ）参照。）。第１の層間絶縁膜１０２及び下
地絶縁膜１０４は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓ
ｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａ
ｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜すればよく、スパッタリング法を用いると好ま
しい。
【０１１０】
なお、基板１００、第１の配線１０１及び第３の配線１４０上に第１の層間絶縁膜１０２
を形成後、表面を平坦化処理することが好ましい。平坦化処理は、例えば化学的機械研磨
法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いれ
ばよい。第１の層間絶縁膜１０２の表面を平坦化させ、その後下地絶縁膜１０４を形成さ
せる。このように平坦化させることによって、後の工程にて形成される薄膜の段切れを抑
制し、またフォトリソグラフィ法における露光精度を向上させることができる。なお、第
１の層間絶縁膜１０２形成後及び下地絶縁膜１０４形成後にそれぞれ平坦化処理を行って
もよく、また下地絶縁膜１０４形成後のみ平坦化処理を行ってもよい。
【０１１１】
なお、平坦化処理としては、特に限定されないが、ＣＭＰ処理、ドライエッチング処理、
プラズマ処理などを用いることができる。
【０１１２】
また、第１の層間絶縁膜１０２または下地絶縁膜１０４に含まれる水素または水分などの
不純物を除去するために、第１の層間絶縁膜１０２または下地絶縁膜１０４の成膜後に熱
処理を行うことが好ましい。熱処理の温度は、３５０℃以上基板の歪み点未満、好ましく
は４５０℃以上６５０℃以下で行う。熱処理雰囲気は、不活性雰囲気、酸化性雰囲気など
で行えばよい。
【０１１３】
次に、下地絶縁膜１０４上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法
を用いると好ましい。
【０１１４】
酸化物半導体膜の成膜において、酸化物半導体膜中に水素又は水がなるべく含まれないよ
うにするために、酸化物半導体膜の成膜前処理として、スパッタリング装置の処理室で基
板を予備加熱し、基板１００及び下地絶縁膜１０４に吸着した水素、水分などの不純物を
脱離させることが好ましい。
【０１１５】
また、酸化物半導体膜を成膜する前に、下地絶縁膜１０４表面に平坦化処理を行ってもよ
い。
【０１１６】
プラズマ処理としては、逆スパッタリングを行うことができる。逆スパッタリングとは、
例えばアルゴン雰囲気下において、基板側にＲＦ電源を用いて電圧を印加し、基板近傍に
プラズマを形成して被処理面を改質する方法である。なお、アルゴン雰囲気に代えて窒素
、ヘリウム、酸素などを用いてもよい。
【０１１７】
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００
％の雰囲気下でスパッタリング法により成膜を行う等）により成膜することが好ましい。
【０１１８】
酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体
膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素及び水分など）の濃度を
低減し、欠陥準位を低減することができる。
【０１１９】
加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気及び乾燥空気雰囲気を１種、また
は２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気にて加熱処理を行い、そ
の後酸化性雰囲気にて加熱処理を行う。加熱処理の温度は、１５０℃以上６５０℃以下、
好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温
度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適
用すればよい。
【０１２０】
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上
、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ
以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸
素欠損密度を低減することができる。
【０１２１】
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気
で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる
。
【０１２２】
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を
行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減する
ことができる。
【０１２３】
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度
及び窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コス
トであるため量産に適している。
【０１２４】
次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図４（Ｃ）参照。）
。
【０１２５】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。酸化物半導体膜のウェットエッチングに用いるエッチング液と
しては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７
Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐ
ｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置によるドライエッチングを
行ってもよい。
【０１２６】
また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのい
ずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１２７】
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜に
おける酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半
導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させること
ができる。
【０１２８】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用い
ることができる。
【０１２９】
次に、酸化物半導体膜１０３上にゲート絶縁膜１０８を成膜する。ゲート絶縁膜１０８は
、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリ
ング法を用いると好ましい。
【０１３０】
次に、ゲート絶縁膜１０８上にレジストマスク１０７を形成する。レジストマスク１０７
は、レジスト塗布後に露光及び現像処理を行うことにより形成する。
【０１３１】
次に、レジストマスク１０７をマスクにして、酸化物半導体膜１０３に対してドーパント
を添加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化される。このよ
うに酸化物半導体膜１０３にドーパントを添加することによって、ドーパントが添加され
て低抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加されていない
チャネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される（図５（Ａ）
参照。）。
【０１３２】
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（
Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
【０１３３】
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いるこ
とができる。また、その際に基板１００を加熱しながら行ってもよい。
【０１３４】
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用
いてもよい。
【０１３５】
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以
上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うこ
とが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行って
もよい。
【０１３６】
次に、レジストマスク１０７を除去後、ゲート絶縁膜上に導電膜を成膜し、導電膜をエッ
チングにより加工してゲート電極１１０及び容量電極１３０を形成する（図５（Ｂ）参照
。）。
【０１３７】
次に、ゲート絶縁膜１０８、ゲート電極１１０及び容量電極１３０上に第２の層間絶縁膜
１１２を形成する。第２の層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法
、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０４と同様の材料によ
って形成することができる。さらに、第２の層間絶縁膜１１２にコンタクトホールを形成
し、ソース領域及びドレイン領域１０６ｂの一方の一部を露出させて、ソース領域及びド
レイン領域１０６ｂの一方と接続する第２の配線１１４を形成する（図５（Ｃ）参照。）
。
【０１３８】
また、本実施の形態におけるトランジスタ構造は、プレーナー型のトランジスタ構造を示
したが、これに限定されるものではない。酸化物半導体膜と接してソース電極及びドレイ
ン電極を形成させたトップゲートトップコンタクト型、トップゲートボトムコンタクト型
、ボトムゲートトップコンタクト型、ボトムゲートボトムコンタクト型などの構造を用い
てもよい。さらに、トランジスタの上面形状において、本実施の形態では角形の形状を示
したが、円（サークル）状などにより形成してもよい。
【０１３９】
以上に示すように、チャネル形成領域１０６ａと重畳するゲート電極１１０（フロントゲ
ートともいう。）及び第１の配線１０１（バックゲートともいう。）を有するデュアルゲ
ート構造のトランジスタＴｒ＿１を形成することができる。さらに、ソース領域及びドレ
イン領域１０６ｂの他方と容量電極１３０により形成されるフロントキャパシタＣｆ＿１
と、ソース領域及びドレイン領域１０６ｂの他方と第３の配線１４０により形成されるバ
ックキャパシタＣｂ＿１を形成することができる。
【０１４０】
本実施の形態により、酸化物半導体膜にチャネル領域を設けたトランジスタにおいて、フ
ロントゲート及びバックゲートを備えることによって、高いオン電流と、低いオフ電流を
兼ね備えた特性を有するトランジスタを提供することができる。該トランジスタを用いる
ことにより、高速動作及び低消費電力化した半導体記憶装置を提供することができる。
【０１４１】
本発明の一態様により、フロントキャパシタ及びバックキャパシタを形成することができ
、それにより半導体記憶装置におけるキャパシタの容量を増加させることができる。
【０１４２】
本発明の一態様におけるトランジスタ及びキャパシタを用いることによって、ＤＲＡＭな
ど半導体記憶装置を形成することができる。さらに該半導体記憶装置を重畳して複数積層
させることにより、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供するこ
とができる。
【０１４３】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１４４】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造の半導体記憶装置について、図６を用い
て説明する。実施の形態１との違いは、酸化物半導体を有するトランジスタを用いて形成
されるメモリセルに加え、さらにシリコンを有するトランジスタを有する半導体記憶装置
である。
【０１４５】
シリコンを有するトランジスタは、酸化物半導体を有するトランジスタと比べて電界効果
移動度が大きいことから、メモリセルの周辺回路などに用いることが好ましい。また、シ
リコンを有するトランジスタは、サブメモリセルを積層して形成されるメモリセルの下層
に設けることが好ましいが、積層されたサブメモリセルの間の層に設けてもよく、さらに
単層でも複数層を用いても構わない。
【０１４６】
本実施の形態では、最下層にシリコンを有するトランジスタを形成し、その上に実施の形
態１に示すメモリセルが積層して形成されている半導体記憶装置について説明する。
【０１４７】
図６に、本実施の形態における半導体記憶装置の上面図及び断面図を示す。図６（Ａ）に
サブメモリセルＳＣＬ＿ｊの上面図、図６（Ｂ）にサブメモリセルＳＣＬ＿１〜ＳＣＬ＿
ｃの断面図を示す。図６（Ｂ）に示すように、サブメモリセルが重畳して積層したメモリ
セルＣＬの下層に、シリコンを有するトランジスタ８００を有する層が形成されている。
【０１４８】
図６（Ａ）にはサブメモリセルＳＣＬ＿ｊにおけるトランジスタＴｒ＿ｊ及びフロントキ
ャパシタＣｆ＿ｊの上面図が示されている。なお、煩雑をさけるため、バックキャパシタ
Ｃｂ＿ｊは図示されていない。また、図６（Ａ）に示すＳＣＬ＿ｊの上面図における一点
鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断
面を図６（Ｂ）に示す。
【０１４９】
また、図６（Ｃ）に、シリコンを有するトランジスタ８００の断面図を示す。
【０１５０】
トランジスタ８００は、シリコン基板２００に設けられたチャネル形成領域２０１と、チ
ャネル形成領域２０１を挟むように設けられた不純物領域２０６と、チャネル形成領域２
０１上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電
極２１０と、ゲート電極２１０及び不純物領域上の第１の層間絶縁膜２１２と、第１の層
間絶縁膜２１２に設けたコンタクトホールにおいて不純物領域２０６と接続するソース電
極及びドレイン電極２１４と、第１の層間絶縁膜２１２、ソース電極及びドレイン電極２
１４上の第２の層間絶縁膜２１６と、を有する。
【０１５１】
また、シリコン基板２００上にはトランジスタ８００を囲むように素子分離絶縁層２０３
が設けられている。
【０１５２】
なお、ゲート電極２１０の側壁にサイドウォール絶縁膜を形成し、ＬＤＤ領域を形成する
構成としてもよい。ただし、高集積化を実現するためには、図６（Ｃ）に示すようにトラ
ンジスタ８００がサイドウォール絶縁層を有しない構成とすることが望ましい。
【０１５３】
次に、実施の形態１に示すように、トランジスタ８００における第２の層間絶縁膜２１６
上に、第１の配線１０１及び第３の配線１４０から順次形成していけばよい。
【０１５４】
以上に示すように、シリコンを有するトランジスタ８００と、該トランジスタ８００上に
積層して、実施の形態１に示したデュアルゲート型の酸化物半導体を用いたトランジスタ
Ｔｒ＿ｊを形成することができる。さらに、ソース領域及びドレイン領域１０６ｂの他方
と容量電極１３０により形成されるフロントキャパシタＣｆ＿ｊと、ソース領域及びドレ
イン領域１０６ｂの他方と第３の配線１４０により形成されるバックキャパシタＣｂ＿ｊ
を形成することができる。
【０１５５】
本実施の形態により、シリコンを有するトランジスタ８００と、酸化物半導体膜を有する
トランジスタを形成することができ、さらに酸化物半導体膜を有するトランジスタにおい
ては、フロントゲート及びバックゲートを備えることによって、高いオン電流と、低いオ
フ電流を兼ね備えた特性を有するトランジスタを提供することができる。該トランジスタ
を用いることにより、高速動作及び低消費電力化した半導体記憶装置を提供することがで
きる。
【０１５６】
本発明の一態様により、サブメモリセルにおいてフロントキャパシタ及びバックキャパシ
タを有する半導体記憶装置を形成することができ、このように２つのキャパシタを有する
ことによって、半導体記憶装置における全キャパシタの容量を増加させることができる。
【０１５７】
本発明の一態様におけるトランジスタ及びキャパシタを用いることによって、ＤＲＡＭな
ど半導体記憶装置を形成することができる。さらに該半導体記憶装置を重畳して複数積層
させることにより、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供するこ
とができる。
【０１５８】
さらに、シリコンを有するトランジスタは、酸化物半導体を有するトランジスタと比べて
電界効果移動度が大きいことから、メモリセルの周辺回路などに用いることでき、メモリ
セルと、周辺回路を同一基板において作製することができる。
【０１５９】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１６０】
（実施の形態３）
実施の形態１または実施の形態２で示した半導体記憶装置を少なくとも一部に用いてＣＰ
Ｕ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０１６１】
図７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図７（Ａ）に示すＣＰＵ
は、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉ
ｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、イ
ンタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６
、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、
書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８
９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。
ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もち
ろん、図７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣ
ＰＵはその用途によって多種多様な構成を有している。
【０１６２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０１６３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１６４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
【０１６５】
図７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジス
タ１１９６の記憶素子には、実施の形態１または実施の形態２に示す半導体記憶装置を用
いることができる。
【０１６６】
図７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が
有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか
、キャパシタによるデータの保持を行う。論理（値）を反転させる論理素子によってデー
タが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われ
る。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換え
が行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１６７】
電源停止に関しては、図７（Ｂ）または図７（Ｃ）に示すように、記憶素子群と、電源電
位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図７（Ｂ）及び図７（Ｃ）の回路の説明を行う。
【０１６８】
図７（Ｂ）及び図７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素
子に実施の形態１または実施の形態２に示すトランジスタ用いた構成の一例を示す。
【０１６９】
図７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有
する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、
実施の形態１または実施の形態２に示す記憶素子を用いることができる。記憶素子群１１
４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハ
イレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が
与えられている。
【０１７０】
図７（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップ
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１７１】
なお、図７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
【０１７２】
また、図７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができ
る。
【０１７３】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
【０１７４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０１７５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１７６】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示す半導体記憶装置及び実施の形
態３に示すＣＰＵの一種以上を含む電子機器の例について説明する。
【０１７７】
図８（Ａ）は携帯型情報端末である。図８（Ａ）に示す携帯型情報端末は、筐体９３００
と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０
４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
【０１７８】
図８（Ｂ）は、ディスプレイである。図８（Ｂ）に示すディスプレイは、筐体９３１０と
、表示部９３１１と、を具備する。
【０１７９】
図８（Ｃ）は、デジタルスチルカメラである。図８（Ｃ）に示すデジタルスチルカメラは
、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、
を具備する。
【０１８０】
図８（Ｄ）は２つ折り可能な携帯情報端末である。図８（Ｄ）に示す２つ折り可能な携帯
情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操
作スイッチ９６３８、を有する。
【０１８１】
表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとす
ることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０１８２】
本発明の一態様を用いることで、電子機器の性能を高めることができる。
【０１８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０１８４】
１００    基板
１０１    第１の配線
１０２    層間絶縁膜
１０３    酸化物半導体膜
１０４    下地絶縁膜
１０６    酸化物半導体膜
１０６ａ    チャネル形成領域
１０６ｂ    ソース領域及びドレイン領域
１０７    レジストマスク
１０８    ゲート絶縁膜
１１０    ゲート電極
１１２    層間絶縁膜
１１４    第２の配線
１３０    容量電極
１４０    第３の配線
２００    シリコン基板
２０１    チャネル形成領域
２０３    素子分離絶縁層
２０６    不純物領域
２０８    ゲート絶縁層
２１０    ゲート電極
２１２    層間絶縁膜
２１４    ドレイン電極
２１６    層間絶縁膜
３００    半導体記憶装置
８００    トランジスタ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
2018107464.tif 000005
【図２】
2018107464.tif 000006
【図３】
2018107464.tif 000007
【図４】
2018107464.tif 000008
【図５】
2018107464.tif 000009
【図６】
2018107464.tif 000010
【図７】
2018107464.tif 000011
【図８】
2018107464.tif 000012