(57)【要約】【課題】ＰＬＬを用いた発振装置において、外部から周波数指定信号を受信したときに、発振周波数を、指定された周波数に高速に切替えることができかつ位相雑音特性を良好にできる技術を提供すること。【解決手段】ＰＬＬ回路１のループフィルタとしてディジタル処理により動作するループフィルタ４を用い、ループフィルタの動作特性を決定するパラメータ値として、ＰＬＬ回路１を高速にロックさせるため第１のパラメータ値と良好な位相雑音特性が得られる第２のパラメータ値とを、周波数に対応付けて記憶部２０に記憶する。外部から周波数の指定があったときに記憶部２０からレジスタ２１、２２に夫々第１のパラメータ値及び第２のパラメータ値を読み出し、レジスタ２１、２２の切り替えにより先ずループフィルタ４に第１のパラメータ値を設定し、ＰＬＬ回路１がロックした後は第２のパラメータ値を設定する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
外部から送信される周波数指定信号にて指定された周波数の信号を出力する発振装置において、
ディジタル処理により動作し、パラメータ値により動作特性が調整されるループフィルタを用い、リファレンス発振部、位相比較部、前記ループフィルタ、電圧制御発振器及び分周器を含むＰＬＬ回路と、
前記パラメータ値であって、前記ＰＬＬ回路を速やかにロックさせるための第１のパラメータ値と位相雑音を低くするための第２のパラメータ値とが記憶されている記憶部を含み、
前記周波数指定信号を受信したときに、前記記憶部に記憶されている第１のパラメータ値を前記ループフィルタに出力し、前記ＰＬＬ回路がロックしたと判断したときに、前記記憶部に記憶されている第２のパラメータ値を前記第１のパラメータ値に代えて前記ループフィルタに出力するパラメータ値設定部と、
を備えたことを特徴とする発振装置。
【請求項２】
前記第１のパラメータ値及び第２のパラメータ値の各々は、指定される周波数または指定される周波数を含む周波数帯域と対応付けて前記記憶部に記憶され、
前記パラメータ値設定部は、前記周波数指定信号を受信したときに、前記記憶部に記憶されている、指定された周波数に対応する第１のパラメータ値を前記ループフィルタに出力し、前記ＰＬＬ回路がロックしたと判断したときに、前記記憶部に記憶されている、指定された周波数に対応する第２のパラメータ値を前記第１のパラメータ値に代えて前記ループフィルタに出力するように構成されていることを特徴とする請求項１記載の発振装置。
【請求項３】
前記ループフィルタは、入力値と係数とを掛け算する一の掛け算部と当該一の掛け算部の後段にこの順に設けられた一の加算部及び遅延回路部と、入力値と係数とを掛け算する他の掛け算部と、前記遅延回路部の出力値と前記他の掛け算部の出力値とを加算してループフィルタの出力値を出力する他の加算部と、を備え、
前記一の加算部は、前記一の掛け算部の出力値と前記遅延回路部の出力値とを加算するものであり、
ループフィルタのパラメータ値は、前記一の掛け算部の係数、前記他の掛け算部の係数及び遅延回路部の遅延時間に対応する係数であることを特徴とする請求項１または２記載の発振装置。
【請求項４】
前記記憶部から読み出される第１のパラメータ値及び第２のパラメータ値を夫々記憶し、記憶されているパラメータ値を前記ループフィルタに出力するための第１のレジスタ及び第２のレジスタと、
前記ＰＬＬ回路がロックしたと判断したときに、前記ループフィルタに接続されるレジスタを前記第１のレジスタから第２のレジスタに切替える切替え部と、を備えたことを特徴とする請求項１ないし３のいずれか一項に記載の発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）を用いた発振装置に関する。
【背景技術】
【０００２】
ＰＬＬが組み込まれた発振装置を用いたシステムの中には、外部からの周波数の指示に応じて発振装置のパラメータを変更して、指示された周波数の周波数信号を出力するものがある。このようなシステムは、レーダシステム、携帯電話システム、宇宙開発におけるロケットの制御システムなどに適用可能である。そしてシステムの中には、外部からの周波数の指示を受けてからできるだけ早く、指示に応じた周波数に切替えることが要請されるものもある。
【０００３】
一方、ＰＬＬ回路の位相雑音特性を良好にすることも当然要求されるが、周波数が指示されてからＰＬＬ回路がロックするまでの時間の短縮化と良好な位相雑音特性との双方を実現することは困難であった。例えばＰＬＬ回路のループフィルタとしてアナログのループフィルタを用いて、ループフィルタの回路定数を、ＰＬＬ回路の高速ロックが行えるように設定すると、位相雑音特性が悪くなるというトレードオフが起こることがあった。  
また動作特性の異なるループフィルタを例えば２個設けて切替える手法を採用したとすると、ループフィルタの切替え時にＰＬＬ回路が一旦アンロックとなり、結果として高速ロックを実現できなくなる。
【０００４】
特許文献１には、ディジタルフィルタを用いたループフィルタの特性周波数を入力信号の周波数増減に追従させることにより広い周波数帯域に亘り高速な応答が得られることが記載されている。また特許文献２には、従来ではループフィルタが固定定数のため、Ｃ／Ｎとロック時間の何れかを優先するしかないというトレードオフの問題を解決するために、ループフィルタとしてスイッチド・キャパシタ・フィルタ（ＳＣＦ）を用いた技術が記載されている。特許文献１、２は、ＰＬＬ回路におけるループフィルタに関連する部分の改良技術に関するものであるが、本発明の構成を示唆するものではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２７８１２６号
【特許文献２】特開２０００−２２５３２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、このような事情の下になされたものであり、ＰＬＬを用いた発振装置において、外部から周波数指定信号を受信したときに、発振周波数を、指定された周波数に高速に切替えることができかつ位相雑音特性を良好にできる技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、外部から送信される周波数指定信号にて指定された周波数の信号を出力する発振装置において、
ディジタル信号により動作し、パラメータ値により特性が調整されるループフィルタを用い、リファ
レンス発振部、位相比較部、前記ループフィルタ、電圧制御発振器及び分周器を含むＰＬＬ回路と、
前記パラメータ値であって、前記ＰＬＬ回路を速やかにロックさせるための第１のパラメータ値と位相雑音を低くするための第２のパラメータ値とが、指定される周波数と対応付けて記憶されている記憶部と、
前記周波数指定信号を受信したときに、前記記憶部に記憶されている、指定された周波数に対応する第１のパラメータ値を前記ループフィルタに出力し、前記ＰＬＬ回路がロックしたと判断したときに、前記記憶部に記憶されている、指定された周波数に対応する第２のパラメータ値を前記第１のパラメータ値に代えて前記ループフィルタに出力するパラメータ値設定部と、を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明は、ＰＬＬ回路のループフィルタとしてディジタル処理により動作するループフィルタを用い、ループフィルタの動作特性を決定するパラメータ値として、ＰＬＬ回路を高速にロックさせるため第１のパラメータ値と良好な位相雑音特性が得られる第２のパラメータ値とを用意している。そして周波数の指定があったときに、先ず第１のパラメータ値をループフィルタに設定し、ＰＬＬ回路がロックした後は、第２のパラメータ値をループフィルタに設定している。このた
め、指定された周波数に高速に切替えることができかつ低位相雑音特性を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る発振装置の全体構成を示すブロック回路図である。
【図２】上記実施形態に用いられるループフィルタを示すブロック回路図である。
【図３】上記実施形態に用いられるＰＬＬ回路の位相雑音特性を示す特性図である。
【図４】上記実施形態に用いられるＰＬＬ回路の位相雑音特性を示す特性図である。
【図５】上記実施形態に用いられるパラメータ出力部を示すブロック図である。
【図６】上記実施形態の動作フローを示すフロー図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る発振装置は、図１に示すようにＰＬＬ回路１と、ＰＬＬ回路１の動作を調整するためのパラメータ値を出力するパラメータ値出力部２と、を備えている。  
ＰＬＬ回路１は、リファレンス発振部３１、位相比較部３２、ループフィルタ４、駆動回路３３、電圧制御発振器（ＶＣＯ）３４及び分周器３５を備えている。  
リファレンス発振部３１は、例えばＤＤＳ（Direct Digital Synthesizer）を含み、電圧制御発振器３４の発振周波数が指定された周波数となるように、指定された周波数に応じた設定信号がＤＤＳに入力される。例えば、後述のパラメータ値Ｐである周波数設定値がＤＤＳに入力され、ＤＤＳからリファレンスパルスが出力される。また例えばＤＤＳの後段に分周回路が設けられていてもよく、この場合には、後述のパラメータ値Ｐの中に分周回路の分周比を決定するデータが含まれることになる。
【００１１】
位相比較部３２は、リファレンス発振部３１から出力されるリファレンスパルスの位相と分周器３５から出力されるパルスとの位相との差（位相差）を取り出し、位相差に相当するディジタル値が出力される。ループフィルタ４は、位相比較部３２から出力されるディジタル値が入力されて、積分を含むディジタル処理(演算)が行われて、処理結果(演算結果)が駆動回路３３に入力される。
【００１２】
駆動回路３３はディジタル／アナログ変換器及びアンプを含み、前記ディジタル値がアナログ値に変換されて制御電圧として電圧制御発振器３４に供給される。  
電圧制御発振器３４は、駆動回路３３から出力される制御電圧に応じた周波数の周波数信号を発振装置の出力信号として出力すると共に分周器３５に送られる。  
分周器３５は、例えばデュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタが用いられ、前段カウンタであるプリスケーラと後段の２つのカウンタの動作を規定するためのパラメータ値Ｑがパラメータ値出力部２から入力される。
【００１３】
ループフィルタ４は図２に示すように、位相比較部３２から送られるディジタルの位相差データを係数と掛け算する掛け算部（一の掛け算部）４１と、当該掛け算部４１の後段にこの順に設けられた加算部（一の加算部）４２及び遅延回路部４３と、位相差データを係数と掛け算する掛け算部（他の掛け算部）４４と、遅延回路部４３の出力値と掛け算部４４の出力値とを加算してループフィルタの出力値を出力する加算部(他の加算部)４５と、を備えている。加算部４２は、掛け算部４１の出力値と遅延回路部４３の出力値とを加算するものである。
【００１４】
遅延回路部４３は、入力値を出力するタイミングを遅らせる遅延時間に対応するパラメータ値が入力される。このパラメータ値は、遅延回路部４３と加算部４２とからなる積分回路の積分のタイミングを決定するものであり、具体的には、クロックをいくつカウントしたときに、遅延回路部４３に保持されているデータを出力するかを決定するものである。例えば遅延回路部４３はクロックパルスのカウンタを備えていて、パラメータ値により指定されたカウント数に達すると、加算部４２から出力されて保持しているデータを遅延回路部４３から出力するように構成されている。
【００１５】
掛け算部４１、４４に夫々入力される係数もパラメータ値であり、従ってループフィルタ４は、ディジタル処理により動作し、パラメータ値により動作特性が調整されるループフィルタであるということができる。
【００１６】
図３及び図４は、ループフィルタにおけるパラメータ値の組を２通りに設定した場合における、ＰＬＬ回路１の出力の位相雑音特性の一例を示している。ループフィルタ４におけるパラメータ値の組とは、掛け算部４１に入力される係数、掛け算部４４に入力される係数及び遅延回路部４３に入力されるパラメータ値を指している。パラメータ値の組を２通りに設定するとは、例えば掛け算部４１に入力される係数、掛け算部４４に入力される係数及び遅延回路部４３に入力されるパラメータ値を夫々Ａ１、Ｂ１、Ｃ１に設定した場合と夫々ａ１、ｂ１、ｃ１に設定した場合という意味である。
【００１７】
横軸はオフセット周波数（設定周波数からどれぐらい周波数が外れているかを表す値）であり、このグラフの見方は、ＰＬＬ回路１全体の位相雑音特性を示す直線のグラフ（１）の肩の部分の周波数までＰＬＬ回路１が制御されているということである。従って、図３の場合には、およそ３００Ｈｚまで制御されており（例えば電圧制御発振器３４の設定周波数が１ＭＨｚであるとすると、１ＭＨｚ±３００Ｈｚまでが制御帯域であるということ）、ＰＬＬ回路１の引き込みに要する時間はおよそ１／３００秒である。また図４の場合には、およそ３０Ｈｚまで制御されており、ＰＬＬ回路１の引き込みに要する時間はおよそ１／３０秒である。
【００１８】
一方、図３及び図４に示されている一点鎖線のグラフ（２）は、ＰＬＬ回路１をオープンループにしたときの電圧制御発振器３４の位相雑音特性であり、ＰＬＬ回路１全体の位相雑音は、（２）で示される位相雑音よりも低減することはできない。従って、図３においては、ＰＬＬ回路１全体の１００Ｈｚ以上の位相雑音特性が（２）で示される位相雑音特性よりも大きくはみ出している（劣化している）。これに対して図４においては、２０Ｈｚ以上のＰＬＬ回路１全体の位相雑音特性が（３）で示される位相雑音特性と概ね同じである。
【００１９】
即ち、図３の位相雑音特性が得られるようにループフィルタ４のパラメータ値を設定すると、周波数が指定されてからＰＬＬ回路１がロックするまでの時間は短いが、位相雑音特性が悪い。そして図４の位相雑音特性が得られるようにループフィルタ４のパラメータ値を設定すると、周波数が指定されてからＰＬＬ回路１がロックするまでの時間は長いが、位相雑音特性が良くなる。
【００２０】
そこで本実施形態では、ループフィルタ４のパラメータ値として、周波数が指定された後、ＰＬＬ回路１がロックするまでは、ロックするまでの時間が短くなるパラメータ値を用い、ＰＬＬ回路１がロックした後は、良好な位相雑音特性が得られるパラメータ値を用いることとした。  
以下の説明では、ＰＬＬ回路１がロックするまでにループフィルタ４において用いられる、掛け算部４１に入力される係数、掛け算部４４に入力される係数及び遅延回路部４３に入力されるパラメータ値を夫々パラメータ値Ａ、パラメータ値Ｂ、パラメータ値Ｃとして取り扱い、またＰＬＬ回路１がロックした後ループフィルタ４において用いられる、掛け算部４１に入力される係数、掛け算部４４に入力される係数及び遅延回路部４３に入力されるパラメータ値を夫々パラメータ値ａ、パラメータ値ｂ、パラメータ値ｃとして取り扱うこととする。更にまたパラメータ値Ａ、Ｂ、Ｃは第１のパラメータ値と呼び、パラメータ値ａ、ｂ、ｃは第２のパラメータ値と呼ぶこととする。
【００２１】
図５は、ＰＬＬ回路１にパラメータ値を出力するパラメータ値出力部２を示すブロック図である。２０は、記憶部であるフラッシュメモリなどの不揮発性メモリであり、記憶部２０には、第１のパラメータ値Ａ、Ｂ、Ｃと第２のパラメータ値ａ、ｂ、ｃとが書きこまれている。記憶部２０内の記載は、データの格納状態をイメージとして示すものであり、ｆｋ（ｋは整数）は指定された周波数、Ａｋ、Ｂｋ、Ｃｋは、第１のパラメータ値の具体的な値、ａｋ、ｂｋ、ｃｋは
第２のパラメータ値の具体的な値である。
【００２２】
周波数については周波数の高低をｆに組み合わせる数字の大小で表しており、この例では周波数の低い方から順番に並ぶ、ｆ１、ｆ２、ｆ３が指定されたときには、Ａ１、Ｂ１、Ｃ１、ａ１、ｂ１、ｃ１が割り当てられ、ｆ４、ｆ５、ｆ６が指定されたときには、Ａ４、Ｂ４、Ｃ４、ａ４、ｂ４、ｃ４が割り当てられることを示している。記憶部２０内の記載は模式的な内容であり、具体的には、指定される周波数を例えば低い方から並べたときに、連続する複数の周波数を含む複数の周波数帯域（ｆ１〜ｆ３、ｆ４〜ｆ６）の各々には、共通のパラメータ値が割り当てられていることを示している。
【００２３】
記憶部２０の右側の欄に記載されたＰは、リファレンス発振部３１から出力されるリファレンスパルスの設定周波数に対応するパラメータ値であり、Ｑは、分周器３５の分周比を決定するためのパラメータ値である。パラメータ値Ｐ、Ｑは、指定される周波数の各々に対応するパラメータ値Ｐｋ、Ｑｋが書きこまれている。
【００２４】
２１は、記憶部２０から読み出された第１のパラメータ値Ａｋ、Ｂｋ、Ｃｋを保持する第１のレジスタであり、２２は、記憶部２０から読み出された第２のパラメータ値ａｋ、ｂｋ、ｃｋを保持する第２のレジスタである。なお、各レジスタ２１、２２には、記憶部２０から読み出されたパラメータ値Ｐｋ、Ｑｋも保持される。  
２３はアドレス出力回路であり、外部から周波数指定信号を含む周波数チャネル情報が発振装置の受信部２５に入力されたときに、指定された周波数に対応する記憶部２０のアドレスを出力するように構成されている。
【００２５】
記憶部２０は、アドレス出力部２３から出力されたアドレスに対応する、即ち指定された周波数に対応するパラメータ値が読み出され、これらパラメータ値がレジスタ２１、２２に既述のように振り分けられて書きこまれる（保持される）。
【００２６】
２４は、タイマーであり、周波数チャネル情報が発振装置の受信部２５に入力されたときに作動し、所定時間経過後にタイムアップする。所定時間とは、ＰＬＬ回路１に第１のパラメータ値Ａｋ、Ｂｋ、Ｃｋ及びパラメータ値Ｐｋ、Ｑｋが入力されたとき（設定されたとき）からＰＬＬ回路１がロックするまでに要する時間を見込んだ時間に相当する。即ち、この例では、タイマー２４がタイムアップしたときに出力されるタイムアップ信号は、ＰＬＬ回路１がロックしたと判断されたときに出力される信号であるということができる。  
２６は、ＰＬＬ回路１に接続される接続元を第１のレジスタ２１と第２のレジスタ２２との間で切替えるための切替え部である。切替え部２６は、受信部２５に周波数チャネル情報が入力されたときに受信部２５から出力される受信確認信号により第１のレジスタ２１側に切り替えられ、タイマー２４から出力されるタイムアップ信号により第２のレジスタ２２側に切り替えられる。
【００２７】
次に上述実施の形態の作用について図６も参照しながら説明する。今、ＰＬＬ回路１から先に指定された周波数の周波数信号が出力されているものとする。ここであるタイミングにて周波数チャネル情報が外部から送られて受信部２５にて受信したとすると（ステップＳ１）、周波数チャネル情報に含まれる、指定された周波数に対応するパラメータ値のうち、ループフィルタ４に係る第１のパラメータ値Ａｋ、Ｂｋ、Ｃｋ及びリファレンス発振部３１に係るパラメータ値Ｐｋ並びに分周器３５に係るパラメータ値Ｑｋが、第１のレジスタ２１に読み出され、またループフィルタ４に係る第２のパラメータ値ａｋ、ｂｋ、ｃｋ及びＰｋ、Ｑｋが第２のレジスタ２２に読み出される。
【００２８】
受信部２５から受信確認信号が出力されるので、切り替え部２６は、第１のレジスタ２１側に切り替えられ、リファレンス発振部３１及び分周器３５に夫々パラメータ値Ｐｋ、Ｑｋが出力され、またループフィルタ４に第１のパラメータ値が出力される（ステップＳ２、Ｓ３）。ループフィルタ４に第１のパラメータ値が設定されることで、既述のようにＰＬＬ回路１は、ループを維持したまま高速で、指定された周波数にロックする。
【００２９】
一方、受信部２５からの受信確認信号によりタイマー２４が動作し、所定時間（既述のようにＰＬＬ回路１がロックするまでの時間を見込んだ時間）が経過した後、タイムアップ信号が出力され、切り替え部２６が第２のレジスタ２２側に切り替えられる（ステップＳ４、Ｓ５）。パラメータ値は一括して切り替えられるが、Ｐｋ、Ｑｋについては同じ値であり、リファレンス発振部３１及び分周器３５に対しては影響しない。ループフィルタ４については、第２のパラメータ値が設定されるので、これ以降は既述のようにＰＬＬ回路１は良好な位相雑音特性、低スプリアス特性で動作する。
【００３０】
上述実施形態によれば、ＰＬＬ回路１のループフィルタとしてディジタル処理により動作するループフィルタ４を用い、ループフィルタ４の動作特性を決定するパラメータ値として、ＰＬＬ回路１を高速にロックさせるため第１のパラメータ値と良好な位相雑音特性が得られる第２のパラメータ値とを用意している。そして周波数の指定があったときに、先ず第１のパラメータ値をループフィルタ４に設定し、ＰＬＬ回路１がロックした後は、第２のパラメータ値をループフィルタ４に設定している。このため、指定された周波数に高速に切替えることができかつ低位相雑音特性及び低スプリアス特性を実現することができる。
【００３１】
第１のパラメータ値から第２のパラメータ値に切り替えるタイミングとしては、ＰＬＬ回路１のロック検出回路を設けて、ロック検出信号を利用してもよい。ロック検出回路としては、例えばループフィルタ４の出力を監視し、出力値が連続して予め設定した期間閾値内に収まったことを検出したときにＰＬＬ回路１がロックしたと判断する回路を挙げることができる。上述の例にあてはめると、タイムアップ信号に代えてロック検出信号により切り替え部２６が切り替わることになる。  
ループフィルタ４に用いられる第１のパラメータ値及び第２のパラメータ値は、上述実施形態のように周波数のグループ毎（周波数帯域毎）に決められている代わりに、指定された周波数の夫々に対応して決定されていてもよいし、あるいはシステムによっては、指定される周波数のすべてに対して共通化されていてもよい。  
また上述の例では、ＰＬＬ回路を１個だけ用いているが、指定される全周波数の上限から下限までの間（帯域）が広い場合には、指定される全周波数の帯域を複数に分割し、分割された周波数帯域ごとにＰＬＬ回路が選択されるシステムであってもよい。
【符号の説明】
【００３２】
１            ＰＬＬ回路
２            パラメータ値出力部
２０          記憶部
２１、２２    レジスタ
２３          アドレス出力部
２４          タイマー
２５          受信部
２６          切替え部
３１          リファレンス発振部
３２          位相比較部
３４          電圧制御発振部
３５          分周器
４            ループフィルタ
４１、４４    掛け算部
４２、４５    加算部  
４３          遅延回路部
１１        発振回路部
１２        通信部
１３        通信速度制御部
【図１】
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【図２】
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【図３】
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【図４】
2018107585.tif 000006
【図５】
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【図６】
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