(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】不揮発性メモリを構成するメモリゲート電極ＭＧとフィンＦとの間の絶縁膜ＯＮＯ上に、高誘電体膜ＨＫを設ける。この高誘電体膜ＨＫは、フィンＦおよび素子分離領域１０３上に形成されているが、フィンＦの側面上には形成されていない。このように、フィンＦの上面および素子分離領域１０３の上面に、高誘電体膜ＨＫを設けたので、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。【選択図】図３
2018107317.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する直方体状の第１フィンと、
前記第１フィンの両側に、前記第１フィンに沿って、前記第１方向に延在する素子分離領域と、
前記第１フィンおよび前記素子分離領域の上方に、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極と前記第１フィンとの間に形成された積層体であって、その内部に電荷蓄積部を有する第１絶縁膜と、前記第１絶縁膜上に形成された高誘電体膜との前記積層体と、
を有し、
前記素子分離領域の表面は、前記第１フィンの上面より低く、
前記積層体のうち、前記高誘電体膜は、前記第１フィンおよび前記素子分離領域上に形成されているが、前記第１フィンの側面上には形成されていない、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電荷蓄積部へ電子を注入することにより、書き込みを行い、
前記電荷蓄積部へホールを注入することにより、消去を行う、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記高誘電体膜は、前記上層絶縁膜、前記中層絶縁膜および前記下層絶縁膜のうち、いずれの膜よりも誘電率が高い膜である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１フィンおよび前記素子分離領域の上方に、前記第１ゲート電極と隣り合うように、前記第２方向に延在する第２ゲート電極と、
前記第２ゲート電極と前記第１フィンとの間に形成された第２絶縁膜と、を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１絶縁膜は、前記第１ゲート電極と前記第１フィンとの間、および、前記第１ゲート電極と前記第２ゲート電極との間に形成されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ゲート電極は、サイドウォール状である、半導体装置。
【請求項９】
第１方向に延在する直方体状の第１フィンと、
前記第１フィンの両側に、前記第１フィンに沿って、前記第１方向に延在する素子分離領域と、
前記第１フィンおよび前記素子分離領域の上方に、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極と前記第１フィンとの間に形成された積層体であって、その内部に電荷蓄積部を有する第１絶縁膜と、前記第１絶縁膜上に形成された高誘電体膜との前記積層体と、
を有し、
前記素子分離領域の表面は、前記第１フィンの上面より低く、
前記積層体のうち、前記高誘電体膜の前記第１フィンの上面上の膜厚は、前記第１フィンの側面上の膜厚より大きく、前記高誘電体膜の前記素子分離領域上の膜厚は、前記第１フィンの側面上の膜厚より大きい、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記電荷蓄積部へ電子を注入することにより、書き込みを行い、
前記電荷蓄積部へホールを注入することにより、消去を行う、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記高誘電体膜は、前記上層絶縁膜、前記中層絶縁膜および前記下層絶縁膜のうち、いずれの膜よりも誘電率が高い膜である、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜である、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記第１フィンおよび前記素子分離領域の上方に、前記第１ゲート電極と隣り合うように、前記第２方向に延在する第２ゲート電極と、
前記第２ゲート電極と前記第１フィンとの間に形成された第２絶縁膜と、を有する、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１絶縁膜は、前記第１ゲート電極と前記第１フィンとの間、および、前記第１ゲート電極と前記第２ゲート電極との間に形成されている、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１ゲート電極は、サイドウォール状である、半導体装置。
【請求項１７】
（ａ）第１方向に延在する第１フィンの形成領域の両側に、前記第１フィンに沿って、前記第１方向に延在する分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の表面を後退させることにより、その側面が露出した直方体状の第１フィンを形成する工程、
（ｄ）前記第１フィンおよび前記素子分離領域上に、その内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に、高誘電体膜を形成することにより、前記第１フィンおよび前記素子分離領域上に、前記第１絶縁膜と前記高誘電体膜との積層体を形成する工程、
（ｆ）前記積層体上に第１導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記積層体を介して、前記第１方向と交差する第２方向に延在する第１ゲート電極を形成する工程、
を有し、
前記（ｅ）工程の前記高誘電体膜を形成する工程は、
（ｅ１）前記第１絶縁膜上に、前記高誘電体膜を堆積する工程、
（ｅ２）前記高誘電体膜の表面の一部を等法的にエッチングする工程、
を有し、
前記（ｅ１）工程において、前記高誘電体膜の前記第１フィンの上面上の膜厚は、前記第１フィンの側面上の膜厚より大きく、前記高誘電体膜の前記素子分離領域上の膜厚は、前記第１フィンの側面上の膜厚より大きい状態となり、
前記（ｅ２）工程において、前記高誘電体膜は、前記第１フィンおよび前記素子分離領域上に形成されているが、前記第１フィンの側面上には形成されていない状態となる、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記（ｅ１）工程および前記（ｅ２）工程を繰り返す、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｅ１）工程は、スパッタリング法により前記高誘電体膜を堆積する工程である、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜であり、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＦＩＮＦＥＴを有する不揮発性メモリに好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化に伴い、短チャネル効果の抑制と電流駆動力の確保の両立が困難になってきている。ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、ＦＩＮ（活性領域）の側面をチャネルとして利用することにより、電流駆動力の向上を図るものである。
【０００３】
一方、不揮発性メモリの１種として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルがある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタの２つのＭＩＳＦＥＴにより構成される。これらのトランジスタにも、ＦＩＮ構造を適用することにより、メモリの特性の向上を図ることができる。また、ＮＡＮＤ型フラッシュメモリにおいても、メモリトランジスタに、ＦＩＮ構造を適用することにより、メモリの特性の向上を図ることができる。
【０００４】
非特許文献１には、ＮＡＮＤ型フラッシュメモリにおいて、フィンのトップ部に電荷が注入され、その後、フィンの側面部へも電荷が注入されることが指摘されている。特に、ＦＮ書込みにおいては、１μｓ以下の早い段階においては書込みスピードが速く、その後においては書込みスピードが遅くなることが指摘されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】A High-Speed BE-SONOS NAND Flash Utilizing the Field-Enhancement Effect of FinFET, Tzu-Hsuan Hsu, et al. IEEE 2007 p.913-916
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、上記ＦＩＮ構造の採用により、メモリセルのさらなる特性の向上を検討している。その過程において、ＦＩＮ−ＭＯＮＯＳの消去後に閾値電位の変動が確認され、ディスターブなどの特性劣化が懸念されることが判明した。このように、不揮発性メモリセルにＦＩＮ構造を採用するためには、その構造や製造方法について更なる改善の余地がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本願において開示される一実施の形態に示される半導体装置は、第１ゲート電極と第１フィンとの間に形成された、その内部に電荷蓄積部を有する第１絶縁膜と、第１絶縁膜上に形成された高誘電体膜との積層体を有する。そして、積層体のうち、高誘電体膜は、第１フィンおよび素子分離領域上に形成されているが、第１フィンの側面上には形成されていない。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、第１ゲート電極と第１フィンとの間に形成された、その内部に電荷蓄積部を有する第１絶縁膜と、第１絶縁膜上に形成された高誘電体膜との積層体を有する。そして、積層体のうち、高誘電体膜の第１フィン上の膜厚は、第１フィンの側面上の膜厚より大きく、高誘電体膜の素子分離領域上の膜厚は、第１フィンの側面上の膜厚より大きい。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１フィンおよび素子分離領域上に、その内部に電荷蓄積部を有する第１絶縁膜を形成する工程、および、第１絶縁膜上に、高誘電体膜を形成することにより、第１フィンおよび素子分離領域上に、第１絶縁膜と高誘電体膜との積層体を形成する工程、を有する。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置のメモリアレイを示す平面図である。
【図５】実施の形態１の半導体装置のメモリアレイを示す回路図である。
【図６】フィンの高さの異なるメモリトランジスタのＩｄ−Ｖｍｇ測定結果を示すグラフである。
【図７】消去後におけるメモリトランジスタのＩｄ−Ｖｍｇ測定結果を示すグラフである。
【図８】比較例の半導体装置の構成を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の応用例の半導体装置の構成を示す断面図である。
【図２１】実施の形態２の半導体装置の構成を示す断面図である。
【図２２】実施の形態２の半導体装置の構成を示す断面図である。
【図２３】実施の形態２の半導体装置の構成を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態３の半導体装置の構成を示す断面図である。
【図２７】実施の形態３の半導体装置の構成を示す断面図である。
【図２８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態４の半導体装置の構成を示す断面図である。
【図３６】実施の形態４の半導体装置の構成を示す断面図である。
【図３７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態４の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）を有する。ここで言うトランジスタは、ＭＩＳＦＥＴとも呼ばれる。
【００２１】
（メモリセルの構造説明）
図１〜図３は、本実施の形態の半導体装置の構成を示す断面図である。図４は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図１は、図４のＡ−Ａ断面に対応し、図２は、図４のＢ−Ｂ断面、Ｃ−Ｃ断面に対応する。図３は、図２の左図のフィンＦ近傍の部分拡大図である。図５は、本実施の形態の半導体装置のメモリアレイを示す回路図である。
【００２２】
図１〜図４に示すように、メモリセル（メモリ素子、素子）は、制御ゲート電極（制御ゲート電極部）ＣＧを有する制御トランジスタと、メモリゲート電極（メモリゲート電極部）ＭＧを有するメモリトランジスタとからなる。なお、このように２つのトランジスタを有するデュアルゲート型セル（スプリットゲート型セル）においては、後述するメモリトランジスタのみを有するシングルゲート型セルより、読出し時のゲート電圧を小さくすることができるため、読出し速度の向上を図ることができるという特性を有する。
【００２３】
上記メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有する。例えば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれ、シリコン膜よりなる。
【００２４】
そして、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、直方体状のフィンＦ上に絶縁膜（ＣＧＩ、ＯＮＯ）を介して配置される。フィンＦは、半導体基板１００の上部よりなる。別の言い方をすれば、半導体基板１００は凹凸を有し、フィンＦは、半導体基板１００の凸部である。また、後述するように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である（図４参照）。図４においては、４本のフィンＦが、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。このフィンＦ間は、素子分離領域１０３となる。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｙ方向に延在する。
【００２５】
そして、制御ゲート電極ＣＧと半導体基板１００（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、例えば、酸化シリコン膜よりなる。
【００２６】
メモリセルは、さらに、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる（図３参照）。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、酸窒化シリコン膜よりなる。
【００２７】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置されている。
【００２８】
ここで、本実施の形態においては、絶縁膜ＯＮＯ上に高誘電体膜ＨＫを有する。ここで、高誘電体膜ＨＫは、窒化シリコン膜より誘電率の高い膜であると定義する。例えば、高誘電体膜ＨＫは、絶縁膜ＯＮＯ（１０６、１０７、１０８）を構成するいずれの膜よりも誘電率が高い膜である。
【００２９】
そして、この高誘電体膜ＨＫは、絶縁膜ＯＮＯ上であって、フィンＦの上面および素子分離領域１０３の上面に配置されているが、フィンＦの側面には配置されていない（図３参照）。このように、本実施の形態においては、絶縁膜ＯＮＯ上に上記のように高誘電体膜ＨＫを設けることで、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。詳細は、後述する。
【００３０】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する（図１参照）。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００３１】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【００３２】
ソース領域ＭＳは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【００３３】
このような、低濃度半導体領域および高濃度半導体領域よりなるソース領域（または、ドレイン領域）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００３４】
なお、本明細書では、ドレイン領域ＭＤおよびソース領域ＭＳを動作時を基準に定義している。後述する読み出し動作時に低電圧を印加する半導体領域をソース領域ＭＳと、読み出し動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
【００３５】
また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。また、制御ゲート電極ＣＧの上部には、キャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜よりなる。
【００３６】
また、メモリセル上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。層間絶縁膜ＩＬ３中には、プラグＰ２が形成され、プラグＰ２上には、配線Ｍ２が形成されている。配線Ｍ１、Ｍ２は、例えば、埋め込み配線であり、金属などの導電性材料よりなる。ここでは、配線Ｍ１、Ｍ２は、層間絶縁膜ＩＬ２やＩＬ４中に埋め込まれている。
【００３７】
ここで、図１に示す２つのメモリセルは、ソース領域ＭＳを挟んでほぼ対称に配置される。なお、後述するように、メモリセル領域ＭＡには、さらに、複数のメモリセルが配置される。例えば、図１に示すメモリセル領域ＭＡの左側のメモリセルのさらに左にはドレイン領域ＭＤを共有するメモリセル（図示せず）が配置される。
【００３８】
上述したとおり、共有されるソース領域ＭＳおよび共有されるドレイン領域ＭＤが交互に配置されるように、図１中の左右方向（ゲート長方向）に複数のメモリセルが配置され、メモリセル群（行）を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、複数のメモリセルが配置され、メモリセル群（列）を構成している。このように、複数のメモリセルがアレイ状に形成されている。以下に、図４および図５を参照しながら、メモリアレイについて説明する。
【００３９】
（メモリアレイ）
図４に示すように、フィンＦ（活性領域、ハッチング部）は、Ｘ方向に延在するライン状に複数設けられている。フィンＦ間は、素子分離領域（１０３）である（図１１参照）。
【００４０】
メモリセルの制御ゲート電極ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）とメモリゲート電極ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）は、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。また、ソース線ＳＬ（ＳＬ１、ＳＬ２）は、フィンＦの上方に、フィンＦを横切るように、Ｙ方向に延在している。フィンＦ中のソース領域（ＭＳ、ｎ＋型半導体領域１１１ｂ）とソース線ＳＬとは、プラグ（コンタクトプラグ、接続部）Ｐ１を介して接続される。複数のフィンＦ上において、Ｙ方向に並んで配置されるソース領域（ＭＳ）上のプラグＰ１を接続するように、ソース線ＳＬ（ＳＬ１、ＳＬ２）がＹ方向に配置されている。ソース線ＳＬは、例えば、第１層目の配線（Ｍ１）である。
【００４１】
上記ソース線ＳＬに対して対称的に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが配置されている。フィンＦ中のドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）とドレイン線ＤＬとは、プラグ（コンタクトプラグ、接続部）Ｐ１、Ｐ２等を介して接続される。それぞれのフィンＦ上において、Ｘ方向に並んで配置されるドレイン領域ＭＤ上のプラグＰ２を接続するように、ドレイン線ＤＬ（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）がＸ方向に配置されている。ドレイン線ＤＬは、例えば、第２層目の配線（Ｍ２）である。
【００４２】
図５に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ソース線ＳＬ（ＳＬ１、ＳＬ２）とドレイン線ＤＬ（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）との交点にアレイ状に配置される。
【００４３】
このようなメモリセルアレイの外周には、周辺回路領域（図示せず）が配置される。周辺回路領域に形成される回路としては、例えば、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などがある。
【００４４】
（メモリ動作）
次に、メモリセルの動作を説明する。「書き込み」、「消去」および「読出し」時におけるメモリセルの各部位への電圧の印加条件の一例を以下に示す。
【００４５】
「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加される電圧をＶｍｇ、ソース領域ＭＳに印加される電圧をＶｓ、制御ゲート電極ＣＧに印加される電圧をＶｃｇ、ドレイン領域ＭＤに印加される電圧をＶｄとする。また、フィン（ｐ型ウエル）Ｆに印加される電圧はＶｂである。なお、以下の条件は、電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【００４６】
本実施の形態では、絶縁膜ＯＮＯ中の電荷蓄積部である中層絶縁膜（窒化シリコン膜）１０７への電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【００４７】
書き込み…Ｖｄ＝０．３Ｖ、Ｖｃｇ＝１Ｖ、Ｖｍｇ＝９Ｖ、Ｖｓ＝５Ｖ、Ｖｂ＝０Ｖ
消去…Ｖｄ＝１Ｖ、Ｖｃｇ＝０Ｖ、Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｂ＝０Ｖ
読出し…Ｖｄ＝１Ｖ、Ｖｃｇ＝Ｖｄｄ、Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｂ＝０Ｖ
書き込み方式は、いわゆるソースサイド注入（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。例えば上記「書き込み」の欄に示すような電圧を、書き込みを行うメモリセルの各部位に印加し、絶縁膜ＯＮＯ中の電荷蓄積部である中層絶縁膜（窒化シリコン膜）１０７中に電子を注入する。ホットエレクトロンは、主としてメモリゲート電極ＭＧ下のチャネル領域で発生し、電荷蓄積部である中層絶縁膜（窒化シリコン膜）１０７に注入される。注入されたホットエレクトロンは、電荷蓄積部である中層絶縁膜（窒化シリコン膜）１０７中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【００４８】
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわち絶縁膜ＯＮＯ中の電荷蓄積部である中層絶縁膜（窒化シリコン膜）１０７に注入することにより消去を行う。例えば上記「消去」の欄に示すような電圧を、消去を行うメモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルの電荷蓄積部にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【００４９】
消去方法は、直接トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、直接トンネル現象によりホールを電荷蓄積部、すなわち絶縁膜ＯＮＯ中の中層絶縁膜（窒化シリコン膜）１０７に注入することにより消去を行う。メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば正の電圧である１２Ｖとし、フィン（ｐ型ウエル）Ｆに印加される電圧Ｖｂを、例えば０Ｖとする。これにより、メモリゲート電極ＭＧ側からホールが、上層絶縁膜１０８を介して直接トンネル現象により電荷蓄積部、すなわち中層絶縁膜１０７に注入され、これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。
【００５０】
読出し時には、例えば上記「読出し」の欄に示すような電圧を、読出しを行うメモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【００５１】
（検討事項）
次いで、本発明者による検討事項について説明する。
【００５２】
（１）フィンＦの高さの異なるメモリトランジスタＴ１、Ｔ２についてＩｄ−Ｖｍｇ特性を調べた。図６は、フィンＦの高さの異なるメモリトランジスタＴ１、Ｔ２のＩｄ−Ｖｍｇ測定結果を示すグラフである。Ｖｍｇは、メモリゲート電圧［Ｖ］を、Ｉｄは、ドレイン電流［Ａ］を示す。
【００５３】
メモリトランジスタＴ１に対し、メモリトランジスタＴ２は、実効ゲート長が約４０％長い。しかしながら、図６に示すようにオン電流（Ｖｍｇ＝８ＶでのＩｄ）の違いは約２５％である。
【００５４】
（２）消去後におけるメモリトランジスタのＩｄ−Ｖｍｇ特性を調べた。図７は、消去後におけるメモリトランジスタのＩｄ−Ｖｍｇ測定結果を示すグラフである。Ｖｍｇは、メモリゲート電圧［Ｖ］を、Ｉｄは、ドレイン電流［Ａ］を示す。
【００５５】
図７に示すように、消去後のＩｄ−Ｖｍｇ特性について、１回目の消去後のＩｄ−Ｖｍｇ特性と、２回目の消去後のＩｄ−Ｖｍｇ特性は、大きく変化する。すなわち、１回目と２回目で閾値電位が大きく変化している。また、２回目以降、すなわち２回目、３回目、４回目、５回目の閾値電位の変化は小さい。
【００５６】
また、メモリゲート電圧のスイープ範囲が大きいほど、閾値電圧の変化量は大きくなる。なお、書込み後のＩｄ−Ｖｍｇ測定では、このような現象は確認できていない。
【００５７】
（３）上記（１）、（２）の結果から、図８に示すように、消去によりフィンＦの角部（破線で囲んだ部分）に注入されたホールｈが、メモリゲート電極ＭＧの高電圧の影響を受け、半導体基板側に放出されていると考えられる。フィンＦの上面の電界強度は、側面の約４倍と見積もられる。図８は、比較例の半導体装置の構成を示す断面図である。
【００５８】
上記のようなメモリゲート電極ＭＧの高電圧の影響は、非選択セルにおいても生じる。このため、ディスターブ特性が劣化する。また、フィンＦの角部に電界が集中することで絶縁膜ＯＮＯが劣化する。
【００５９】
具体的には、書換え回数が多くなるほどメモリセルに対するストレスが蓄積し、記録したデータが時間経過とともに消えやすくなる。ここで、特定のブロック(例えばブロックＡ〜ブロックＢ)だけに繰り返して書込み消去を行ったとする。この際、書込み消去を行わないブロックにもストレスが加わる。すなわち、前述したように、書込み消去を行わないブロックにも高電圧が加わる。この影響を受けて、記録したデータが少しずつ消えていく（具体的には、閾値電圧が少しずつ低下する）。この不良は「ディスターブ(Disturb)」と呼ばれる。
【００６０】
これに対し、本実施の形態においては、図３に示すように、絶縁膜ＯＮＯ上であって、フィンＦの上面および素子分離領域１０３の上面に、高誘電体膜ＨＫを設けたので、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。また、フィンＦの側面には高誘電体膜ＨＫを設けていないので、フィンＦの側面におけるメモリ動作が高誘電体膜ＨＫにより阻害されることはない。
【００６１】
高誘電体膜ＨＫの成膜方法としては、例えば、以下に示す方法が挙げられる。まず、フィンＦ上に、絶縁膜ＯＮＯを介して高誘電体膜ＨＫを成膜する際、指向性の高い（異方性の高い）成膜方法を用いる。指向性の高い成膜方法としては、スパッタリング法がある。また、膜の指向性を高める方法として、成膜対象である半導体基板にバイアス電位を印加する、また、コリメータを利用するなどの方法がある。また、指向性の高いＣＶＤ法などを用いてもよい。
【００６２】
このような指向性の高い成膜方法により高誘電体膜ＨＫを形成した場合、平坦部であるフィンＦの上面および素子分離領域１０３の上面には厚膜が堆積し、フィンＦの側面には薄膜が堆積する（図２３参照）。
【００６３】
次いで、高誘電体膜ＨＫを等方的にエッチングすることにより、上記薄膜分の膜厚の高誘電体膜ＨＫを除去する。これにより、フィンＦの上面および素子分離領域１０３の上面には厚膜と薄膜の差分の膜厚の高誘電体膜ＨＫが残存する。
【００６４】
このような指向性の高い成膜と等方的なエッチングを繰り返すと、フィンＦの上面および素子分離領域１０３の上面にのみ、所望の膜厚の高誘電体膜ＨＫを形成することができる。
【００６５】
高誘電体膜ＨＫの膜厚としては、ＳｉＯ２膜換算で、絶縁膜ＯＮＯの１〜３倍程度とすることが好ましい。また、高誘電体膜を用いることで、高誘電体膜ＨＫの膜厚を小さくすることができる。
【００６６】
高誘電体膜ＨＫとしては、例えば、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨｆＳｉＯＮ膜などを用いることができる。
【００６７】
なお、書込み後のＩｄ−Ｖｍｇ測定では、上記のような閾値の変化は確認できていないが、微細化や印加電圧の変化に伴い、フィンＦの角部に注入された電子の保持特性が、上記ホールの場合と同様に損なわれることが懸念される。このような場合においても、本実施の形態によれば、高誘電体膜ＨＫにより、電子の保持特性が向上し、書換え耐性やディスターブ、リテンション特性を向上することができる。
【００６８】
［製法説明］
次いで、図９〜図１９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図９〜図１９は、本実施の形態の半導体装置の製造工程を示す断面図である（図１１を除く）。図１１は、本実施の形態の半導体装置の製造工程を示す平面図である。
【００６９】
まず、図９に示すように、半導体基板１００として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板を準備する。次いで、半導体基板１００を熱酸化することにより１０ｎｍ程度の酸化シリコン膜ＨＭ１を形成する。次いで、酸化シリコン膜ＨＭ１上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて１００ｎｍ程度の窒化シリコン膜ＨＭ２を堆積する。次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜ＨＭ１および窒化シリコン膜ＨＭ２をエッチングし、さらに、半導体基板１００を４００ｎｍ程度、エッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含む窒化シリコン膜ＨＭ２上に、ＣＶＤ法などを用いて１０００ｎｍ程度の酸化シリコン膜（埋め込み絶縁膜）を堆積する。次いで、酸化シリコン膜に熱処理（アニール）を施し、酸化シリコン膜を緻密化した後、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。メモリセル領域ＭＡにおいて、例えば、素子分離領域１０３は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。複数のライン状の素子分離領域１０３が、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【００７０】
次に、図１０、図１１に示すように、メモリセル領域ＭＡの素子分離領域１０３の表面を、後退させる。例えば、メモリセル領域ＭＡの素子分離領域１０３の表面を、ウェットエッチングにより、一定量後退させる。後退量は、例えば、５０ｎｍ程度である。
【００７１】
これにより、メモリセル領域ＭＡにおいて、素子分離領域１０３間の半導体基板１００の上部が凸部（直方体状の凸部）となる。この凸部がフィンＦとなる（図４のハッチング部および図１１参照）。すなわち、素子分離領域１０３の表面は、フィンＦの上面より低く、このように高低差のあるライン状の素子分離領域１０３と、ライン状のフィンＦが交互に配置される。
【００７２】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入する。これにより、フィンＦ（半導体基板１００（フィンＦ））中にｐ型不純物が導入される。ｐ型不純物の導入領域をｐ型ウエル（図示せず）という。次いで、酸化シリコン膜ＨＭ１を除去する。
【００７３】
次いで、図１２に示すように、半導体基板１００（フィンＦ）上に、絶縁膜１０４を形成する。この絶縁膜１０４は、制御ゲート絶縁膜ＣＧＩとなる。例えば、半導体基板１００（フィンＦ）上に、２ｎｍ程度の酸化シリコン膜を熱酸化により形成する。次いで、絶縁膜１０４（ＣＧＩ）上に制御ゲート電極ＣＧ用のポリシリコン膜（導電性膜）１０５を形成する。例えば、絶縁膜１０４（ＣＧＩ）および素子分離領域１０３上に、ＣＶＤ法などを用いて１２０ｎｍ程度のポリシリコン膜１０５（ＣＧ、ＧＥ）を形成する。次いで、ポリシリコン膜１０５（ＣＧ）上にキャップ絶縁膜ＣＡＰを形成する。例えば、ポリシリコン膜１０５（ＣＧ）上に、ＣＶＤ法などを用いて８０ｎｍ程度の窒化シリコン膜を形成する。
【００７４】
次いで、図１３に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜１０４とポリシリコン膜１０５の積層膜をパターニングし、制御ゲート電極ＣＧを形成する。
【００７５】
次いで、図１４、図１５に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、図１５に示すように、制御ゲート電極ＣＧを含む半導体基板１００（フィンＦ）上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４〜７ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。なお、絶縁膜ＯＮＯ（１０６、１０７、１０８）を構成する各膜の膜厚は、メモリセルの動作方法に応じて適宜変更可能である。また、絶縁膜ＯＮＯ（１０６、１０７、１０８）を構成する各々の膜種も適宜変更可能である。
【００７６】
次いで、図１６、図１７に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に高誘電体膜ＨＫを形成する。例えば、フィンＦ（絶縁膜ＯＮＯ）上に、指向性の高い（異方性の高い）成膜方法を用いて、高誘電体膜ＨＫを形成する。例えば、スパッタリング法を用いて高誘電体膜ＨＫを形成する。この成膜により、平坦部であるフィンＦの上面および素子分離領域１０３の上面には厚膜が堆積し、フィンＦの側面には薄膜が堆積する（図２３参照）。
【００７７】
次いで、高誘電体膜ＨＫを等方的にエッチングすることにより、上記フィンＦの側面に堆積した薄膜分の膜厚の高誘電体膜ＨＫを除去する。これにより、フィンＦの上面および素子分離領域１０３の上面には厚膜と薄膜の差分の膜厚の高誘電体膜ＨＫが残存する。すなわち、フィンＦの上面および素子分離領域１０３の上面にのみ、高誘電体膜ＨＫが残存し、フィンＦの側面上には高誘電体膜ＨＫが形成されていない。
【００７８】
この段階で高誘電体膜ＨＫの膜厚が不十分な場合には、指向性の高い成膜と等方的なエッチングを繰り返す。
【００７９】
次いで、図１８に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上にメモリゲート電極ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【００８０】
次いで、制御ゲート電極ＣＧの側壁部に、サイドウォール状のメモリゲート電極ＭＧを形成する。
【００８１】
例えば、ポリシリコン膜をエッチバックする。このエッチバック工程では、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの側壁部に、絶縁膜ＯＮＯを介して、ポリシリコン膜を、サイドウォール状（側壁膜状）に残存させることができる。なお、制御ゲート電極ＣＧの両側にポリシリコン膜１０９が残存し、このうち一方が、メモリゲート電極ＭＧとなる。なお、他方のサイドウォール状のポリシリコン膜は、フォトリソグラフィ技術およびドライエッチング技術を用いて、除去する。次いで、メモリゲート電極ＭＧをマスクとして、絶縁膜ＯＮＯ（１０６、１０７、１０８）等をエッチングする。これにより、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に絶縁膜ＯＮＯ（１０６、１０７、１０８）等が残存する。より具体的には、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間のうち、フィンＦの上面部には絶縁膜ＯＮＯ（１０６、１０７、１０８）と高誘電体膜ＨＫの積層膜が残存し、フィンＦの側面部には絶縁膜ＯＮＯ（１０６、１０７、１０８）が残存し、また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には絶縁膜ＯＮＯ（１０６、１０７、１０８）が残存する。
【００８２】
次いで、図１９に示すように、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成する。
【００８３】
例えば、メモリゲート電極ＭＧと制御ゲート電極ＣＧをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａ、１１９ａを形成する。この際、ｎ−型半導体領域１１１ａは、メモリゲート電極ＭＧの側壁に自己整合して形成される。また、ｎ−型半導体領域１１９ａは、制御ゲート電極ＣＧの側壁に自己整合して形成される。
【００８４】
次いで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上を含む半導体基板１００（フィンＦ）上に、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、側壁絶縁膜ＳＷを形成する。次いで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとゲート電極ＧＥと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂ、１１９ｂを形成する。この際、ｎ＋型半導体領域１１１ｂ、１１９ｂは、側壁絶縁膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。また、ｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成され、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される。
【００８５】
次いで、メモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
【００８６】
例えば、メモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、金属膜（図示せず）を形成し、半導体基板１００（フィンＦ）に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤと上記金属膜とを反応させる。これにより、金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００８７】
この後、制御ゲート電極ＣＧやメモリゲート電極ＭＧやゲート電極ＧＥなどの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ２中の配線溝内に導電性膜を埋め込むことにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、層間絶縁膜ＩＬ３、ＩｌＬ４、プラグＰ２、配線Ｍ２を形成することができる（図１、図２参照）。
【００８８】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００８９】
（応用例）
図１に示す上記実施の形態の半導体装置においては、メモリセルが形成されるメモリセル領域ＭＡしか表示していないが、メモリセル領域ＭＡの近傍には、周辺回路領域ＰＡが配置される。図２０は、本実施の形態の応用例の半導体装置の構成を示す断面図である。
【００９０】
図２０に示すように、メモリセル領域ＭＡには、前述したように不揮発性メモリとしてのメモリセルが形成されている。周辺回路領域ＰＡには、ＭＩＳＦＥＴが形成されている。なお、ここでは、周辺回路領域ＰＡには、ＦＩＮ構造ではないＭＩＳＦＥＴについて説明するが、周辺回路領域ＰＡのＭＩＳＦＥＴをＦＩＮ構造としてもよい。
【００９１】
図２０に示すように、周辺回路領域ＰＡのＭＩＳＦＥＴは、半導体基板１００の上方に配置されたゲート電極（ゲート電極部）ＧＥと、ゲート電極ＧＥの両側の半導体基板１００中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極ＧＥは、例えば、制御ゲート電極ＣＧと同層の膜を用いることができる。また、ＭＩＳＦＥＴは、ゲート電極ＧＥと半導体基板１００との間に配置されたゲート絶縁膜ＧＩを有する。ゲート絶縁膜ＧＩとして、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＩとして、制御ゲート絶縁膜ＣＧＩと同層の膜を用いてもよい。
【００９２】
また、ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、ゲート電極ＧＥの上部にも、金属シリサイド膜ＳＩＬが形成されている。
【００９３】
また、図２０には明示していないが、ＭＩＳＦＥＴ上には、メモリセル上と同様に、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）が形成され、さらに、この層間絶縁膜中や上には、プラグＰ１、Ｐ２や配線Ｍ１、Ｍ２が形成される。
【００９４】
また、図２０に示すように、メモリセル領域ＭＡと周辺回路領域ＰＡとの境界領域の素子分離領域１０３上にダミートランジスタを設けてもよい。
【００９５】
ダミートランジスタは、周辺回路領域ＰＡのＭＩＳＦＥＴと同様の構造部を有する。例えば、ゲート電極、ゲート絶縁膜、側壁絶縁膜、ゲート電極上の金属シリサイド膜ＳＩＬを有する。なお、ダミートランジスタとして、メモリセルと同様の構造部を設けてもよい。このように、素子分離領域１０３上にダミートランジスタを設けることにより、メモリセル領域ＭＡと周辺回路領域ＰＡとの境界領域において、メモリセルやＭＩＳＦＥＴを構成するパターンの疎密が緩和され、プロセスばらつきを緩和することができる。
【００９６】
また、上記ＭＩＳＦＥＴは、一般的な製造工程により形成することができる。また、ゲート絶縁膜、ゲート電極、ソース、ドレイン領域などメモリセルと同様の構成部位については、製造工程を共通化することができる。
【００９７】
（実施の形態２）
実施の形態１の半導体装置においては、フィンＦの側面の高誘電体膜ＨＫを除去したが、フィンＦの側面の高誘電体膜ＨＫを残存させてもよい。この場合、高誘電体膜ＨＫの除去工程を省略することができ、製造工程の簡素化を図ることができる。
【００９８】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。なお、高誘電体膜ＨＫの形状以外の構成は、実施の形態１の場合と同様であるため、その説明を省略する。
【００９９】
図２１〜図２３は、本実施の形態の半導体装置の構成を示す断面図である。
【０１００】
図２１〜図２３に示すように、本実施の形態の半導体装置においては、絶縁膜ＯＮＯ上に高誘電体膜ＨＫを有し、平坦部であるフィンＦの上面および素子分離領域１０３の上面においては高誘電体膜ＨＫの膜厚が大きく、フィンＦの側面においては高誘電体膜ＨＫの膜厚が小さい。
【０１０１】
このように本実施の形態の場合においても、フィンＦの上面および素子分離領域１０３の上面に、高誘電体膜ＨＫを設けたので、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。また、フィンＦの側面の高誘電体膜ＨＫは相対的に薄いので、フィンＦの側面におけるメモリ動作における高誘電体膜ＨＫの影響を低減することができる。
【０１０２】
高誘電体膜ＨＫの成膜方法としては、例えば、以下に示す方法が挙げられる。フィンＦ上に、絶縁膜ＯＮＯを介して高誘電体膜ＨＫを成膜する際、指向性の高い（異方性の高い）成膜方法を用いる。指向性の高い成膜方法としては、スパッタリング法がある。また、膜の指向性を高める方法として、成膜対象である半導体基板にバイアス電位を印加する、また、コリメータを利用するなどの方法がある。また、指向性の高いＣＶＤ法などを用いてもよい。
【０１０３】
図２４および図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。図２４、図２５に示す絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成工程までは、実施の形態１の場合と同様である。
【０１０４】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に高誘電体膜ＨＫを形成する。例えば、フィンＦ（絶縁膜ＯＮＯ）上に、指向性の高い（異方性の高い）成膜方法を用いて、高誘電体膜ＨＫを形成する。例えば、スパッタリング法を用いて高誘電体膜ＨＫを形成する。この成膜により、平坦部であるフィンＦの上面および素子分離領域１０３の上面には厚膜が堆積し、フィンＦの側面には薄膜が堆積する。また、この場合、制御ゲート電極ＣＧの側面にも薄膜が堆積する（図２４参照）。フィンＦの上面の厚膜の膜厚はｔ１であり、フィンＦの側面の薄膜の膜厚はｔ２であり、ｔ１＞ｔ２となる。また、素子分離領域１０３の上面の厚膜の膜厚はｔ３であり、ｔ３＞ｔ２となる。膜厚ｔ１は、フィンＦの上面の中央部の膜厚と、膜厚ｔ２は、フィンＦの側面の中央部の膜厚と、膜厚ｔ３は、素子分離領域１０３の中央部の膜厚として定義することができる。
【０１０５】
この薄膜の膜厚（ｔ２）はできるだけ小さい方が好ましいが、厚膜の膜厚（ｔ１またはｔ３）の１／３程度までは許容することができる。また、薄膜の膜厚（ｔ２）は、１０ｎｍ程度までは許容することができる。言い換えれば、薄膜の膜厚は、厚膜の膜厚（ｔ１またはｔ３）の１／３以下が好ましい。また、薄膜の膜厚は、１０ｎｍ以下が好ましい。
【０１０６】
以降は、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上にメモリゲート電極ＭＧとなる導電性膜（１０９）を形成するなど、実施の形態１の場合と同様にして半導体装置を製造することができる。
【０１０７】
（実施の形態３）
実施の形態１の半導体装置においては、単位セルが、メモリゲート電極ＭＧと制御ゲート電極ＣＧを有するデュアルゲート型セル（スプリットゲート型セル）を例に説明したが、メモリゲート電極ＭＧのみを有するシングルゲート型セルに、上記高誘電体膜ＨＫを適用してもよい。
【０１０８】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。なお、実施の形態１と共通の構成部には、実施の形態１と同様の符号を付け、その説明を省略する。
【０１０９】
図２６および図２７は、本実施の形態の半導体装置の構成を示す断面図である。図示するように、メモリセルは、メモリゲート電極ＭＧを有するメモリトランジスタからなり、実施の形態１のメモリセル（図１）の制御ゲート電極ＣＧを省略した構成である。
【０１１０】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置されたメモリゲート電極ＭＧを有する。例えば、メモリゲート電極ＭＧは、シリコン膜よりなる。
【０１１１】
そして、本実施の形態においては、メモリゲート電極ＭＧは、直方体状のフィンＦ上に絶縁膜ＯＮＯを介して配置される。フィンＦは、半導体基板１００の上部よりなる。フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である（図４参照）。例えば、実施の形態１の場合と同様に、４本のフィンＦが、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。このフィンＦ間は、素子分離領域１０３となる。また、メモリゲート電極ＭＧは、Ｙ方向に延在する。
【０１１２】
そして、メモリゲート電極ＭＧと半導体基板１００（フィンＦ）との間には、絶縁膜ＯＮＯ（１０６、１０７、１０８）が存在する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる（図２７参照）。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、酸窒化シリコン膜よりなる。
【０１１３】
そして、本実施の形態においては、絶縁膜ＯＮＯ上に高誘電体膜ＨＫを有する。この高誘電体膜ＨＫは、絶縁膜ＯＮＯ上であって、フィンＦの上面および素子分離領域１０３の上面に配置されているが、フィンＦの側面には配置されていない（図２７参照）。
【０１１４】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、メモリゲート電極ＭＧの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【０１１５】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【０１１６】
ソース領域ＭＳは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【０１１７】
また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１１８】
また、メモリセル上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。層間絶縁膜ＩＬ３中には、プラグＰ２が形成され、プラグＰ２上には、配線Ｍ２が形成されている。配線Ｍ１、Ｍ２は、例えば、埋め込み配線であり、金属などの導電性材料よりなる。ここでは、配線Ｍ１、Ｍ２は、層間絶縁膜ＩＬ２やＩＬ４中に埋め込まれている。
【０１１９】
このように本実施の形態の場合においても、フィンＦの上面および素子分離領域１０３の上面に、高誘電体膜ＨＫを設けたので、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。また、フィンＦの側面には高誘電体膜ＨＫを設けていないので、フィンＦの側面におけるメモリ動作が高誘電体膜ＨＫにより阻害されることはない。さらに、高誘電体膜ＨＫにより、書換え耐性やリテンション特性を向上することができる。
【０１２０】
図２８〜図３４は、本実施の形態の半導体装置の製造工程を示す断面図である。まず、実施の形態１の場合と同様にして、素子分離溝を形成し、その内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域１０３を形成する（図２８参照）。
【０１２１】
次いで、メモリセル領域ＭＡの素子分離領域１０３の表面を、後退させる。例えば、メモリセル領域ＭＡの素子分離領域１０３の表面を、ウェットエッチングにより、一定量後退させる。後退量は、例えば、５０ｎｍ程度である。
【０１２２】
これにより、メモリセル領域ＭＡにおいて、素子分離領域１０３間の半導体基板１００の上部が凸部（直方体状の凸部）となる。この凸部がフィンＦとなる（図２８参照）。
【０１２３】
次いで、半導体基板１００（フィンＦ）上に、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、図２９に示すように、半導体基板１００（フィンＦ）上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４〜７ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。なお、絶縁膜ＯＮＯ（１０６、１０７、１０８）を構成する各膜の膜厚は、メモリセルの動作方法に応じて適宜変更可能である。また、絶縁膜ＯＮＯ（１０６、１０７、１０８）を構成する各々の膜種も適宜変更可能である。
【０１２４】
次いで、図３０および図３１に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に高誘電体膜ＨＫを形成する。例えば、フィンＦ（絶縁膜ＯＮＯ）上に、指向性の高い（異方性の高い）成膜方法を用いて、高誘電体膜ＨＫを形成する。例えば、スパッタリング法を用いて高誘電体膜ＨＫを形成する。この成膜により、平坦部であるフィンＦの上面および素子分離領域１０３の上面には厚膜が堆積し、フィンＦの側面には薄膜が堆積する。
【０１２５】
次いで、高誘電体膜ＨＫを等方的にエッチングすることにより、上記薄膜分の膜厚の高誘電体膜ＨＫを除去する。これにより、フィンＦの上面および素子分離領域１０３の上面には厚膜と薄膜の差分の膜厚の高誘電体膜ＨＫが残存する。すなわち、フィンＦの上面および素子分離領域１０３の上面にのみ、高誘電体膜ＨＫが残存し、フィンＦの側面上には高誘電体膜ＨＫが形成されていない。
【０１２６】
この段階で高誘電体膜ＨＫの膜厚が不十分な場合には、指向性の高い成膜と等方的なエッチングを繰り返す。
【０１２７】
次いで、図３２に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上にメモリゲート電極ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【０１２８】
次いで、図３３に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜ＯＮＯ（１０６、１０７、１０８）とポリシリコン膜１０９の積層膜をパターニングし、メモリゲート電極ＭＧを形成する。
【０１２９】
次いで、図３４に示すように、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成する。
【０１３０】
例えば、メモリゲート電極ＭＧをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａ、１１９ａを形成する。この際、ｎ−型半導体領域１１１ａ、１１９ａは、メモリゲート電極ＭＧの側壁に自己整合して形成される。
【０１３１】
次いで、メモリゲート電極ＭＧの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、メモリゲート電極ＭＧ上を含む半導体基板１００（フィンＦ）上に、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、側壁絶縁膜ＳＷを形成する。次いで、メモリゲート電極ＭＧと制御ゲート電極ＣＧと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂ、１１９ｂを形成する。この際、ｎ＋型半導体領域１１１ｂ、１１９ｂは、側壁絶縁膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。また、ｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成され、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される。
【０１３２】
次いで、メモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
【０１３３】
この後、メモリゲート電極ＭＧの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ２中の配線溝内に導電性膜を埋め込むことにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、層間絶縁膜ＩＬ３、ＩｌＬ４、プラグＰ２、配線Ｍ２を形成することができる（図２６参照）。
【０１３４】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０１３５】
（実施の形態４）
実施の形態３の半導体装置においては、フィンＦの側面の高誘電体膜ＨＫを除去したが、フィンＦの側面の高誘電体膜ＨＫを残存させてもよい。この場合、高誘電体膜ＨＫの除去工程を省略することができ、製造工程の簡素化を図ることができる。
【０１３６】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。なお、高誘電体膜ＨＫの形状以外の構成は、実施の形態３の場合と同様であるため、その説明を省略する。
【０１３７】
図３５および図３６は、本実施の形態の半導体装置の構成を示す断面図である。
【０１３８】
図３５、図３６に示すように、本実施の形態の半導体装置においては、絶縁膜ＯＮＯ上に高誘電体膜ＨＫを有し、平坦部であるフィンＦの上面および素子分離領域１０３の上面においては高誘電体膜ＨＫの膜厚が大きく、フィンＦの側面においては高誘電体膜ＨＫの膜厚が小さい。
【０１３９】
このように本実施の形態の場合においても、フィンＦの上面および素子分離領域１０３の上面に、高誘電体膜ＨＫを設けたので、フィンＦの上面角部およびフィンＦの下面角部近傍の電界緩和を図ることができ、これにより、ディスターブ耐性を向上することができる。また、フィンＦの側面の高誘電体膜ＨＫは相対的に薄いので、フィンＦの側面におけるメモリ動作における高誘電体膜ＨＫの影響を低減することができる。
【０１４０】
高誘電体膜ＨＫの成膜方法としては、例えば、以下に示す方法が挙げられる。フィンＦ上に、絶縁膜ＯＮＯを介して高誘電体膜ＨＫを成膜する際、指向性の高い（異方性の高い）成膜方法を用いる。指向性の高い成膜方法としては、スパッタリング法がある。また、膜の指向性を高める方法として、成膜対象である半導体基板にバイアス電位を印加する、また、コリメータを利用するなどの方法がある。また、指向性の高いＣＶＤ法などを用いてもよい。
【０１４１】
図３７および図３８は、本実施の形態の半導体装置の製造工程を示す断面図である。図３７、図３８に示す絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成工程までは、実施の形態３の場合と同様である。
【０１４２】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に高誘電体膜ＨＫを形成する。例えば、フィンＦ（絶縁膜ＯＮＯ）上に、指向性の高い（異方性の高い）成膜方法を用いて、高誘電体膜ＨＫを形成する。例えば、スパッタリング法を用いて高誘電体膜ＨＫを形成する。この成膜により、平坦部であるフィンＦの上面および素子分離領域１０３の上面には厚膜が堆積し、フィンＦの側面には薄膜が堆積する。また、この場合、制御ゲート電極ＣＧの側面にも薄膜が堆積する。薄膜の膜厚（ｔ２）はできるだけ小さい方が好ましいが、厚膜の膜厚（ｔ１またはｔ３）の１／３程度までは許容することができる。また、薄膜の膜厚（ｔ２）は、１０ｎｍ程度までは許容することができる。
【０１４３】
以降は、絶縁膜ＯＮＯ（１０６、１０７、１０８）および高誘電体膜ＨＫ上にメモリゲート電極ＭＧとなる導電性膜（１０９）を形成するなど、実施の形態３の場合と同様にして半導体装置を製造することができる。
【０１４４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４５】
例えば、実施の形態１の応用例で説明したＭＩＳＦＥＴおよびダミートランジスタを、実施の形態２〜４で説明したメモリセル領域ＭＡの隣に配置してもよい。
【０１４６】
［付記１］
（ａ）第１方向に延在する第１フィンの形成領域の両側に、前記第１フィンに沿って、前記第１方向に延在する分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の表面を後退させることにより、その側面が露出した直方体状の第１フィンを形成する工程、
（ｄ）前記第１フィンおよび前記素子分離領域上に、その内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に、高誘電体膜を形成することにより、前記第１フィンおよび前記素子分離領域上に、前記第１絶縁膜と前記高誘電体膜との積層体を形成する工程、
（ｆ）前記積層体上に第１導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記積層体を介して、前記第１方向と交差する第２方向に延在する第１ゲート電極を形成する工程、
を有し、
前記（ｅ）工程において、前記高誘電体膜の前記第１フィンの上面上の膜厚は、前記第１フィンの側面上の膜厚より大きく、前記高誘電体膜の前記素子分離領域上の膜厚は、前記第１フィンの側面上の膜厚より大きい、半導体装置の製造方法。
【０１４７】
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ｅ）工程は、スパッタリング法により前記高誘電体膜を堆積する工程である、半導体装置の製造方法。
【０１４８】
［付記３］
付記２記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有する、半導体装置の製造方法。
【０１４９】
［付記４］
付記３記載の半導体装置の製造方法において、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
【０１５０】
［付記５］
付記４記載の半導体装置の製造方法において、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置の製造方法。
【０１５１】
［付記６］
（ａ）第１方向に延在する第１フィンの形成領域の両側に、前記第１フィンに沿って、前記第１方向に延在する分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の表面を後退させることにより、その側面が露出した直方体状の第１フィンを形成する工程、
（ｄ）前記第１フィンおよび前記素子分離領域上に、第１絶縁膜を介して第１導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記第１絶縁膜を介して、前記第１方向と交差する第２方向に延在する第１ゲート電極を形成する工程、
（ｅ）前記第１フィン、前記素子分離領域および前記第１ゲート電極上に、その内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に、高誘電体膜を形成することにより、前記第１フィン、前記素子分離領域および前記第１ゲート電極上に、前記第２絶縁膜と前記高誘電体膜との積層体を形成する工程、
（ｇ）前記積層体上に第２導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記積層体を介して、前記第１ゲート電極に沿って前記第２方向に延在する第２ゲート電極を形成する工程、
を有し、
前記（ｆ）工程の前記高誘電体膜を形成する工程は、
（ｆ１）前記第２絶縁膜上に、前記高誘電体膜を堆積する工程、
（ｆ２）前記高誘電体膜の表面の一部を等法的にエッチングする工程、
を有し、
前記（ｆ１）工程において、前記高誘電体膜の前記第１フィンの上面上の膜厚は、前記第１フィンの側面上の膜厚より大きく、前記高誘電体膜の前記素子分離領域上の膜厚は、前記第１フィンの側面上の膜厚より大きい状態となり、
前記（ｆ２）工程において、前記高誘電体膜は、前記第１フィンおよび前記素子分離領域上に形成されているが、前記第１フィンの側面上には形成されていない状態となる、半導体装置の製造方法。
【０１５２】
［付記７］
付記６記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記（ｆ１）工程および前記（ｆ２）工程を繰り返す、半導体装置の製造方法。
【０１５３】
［付記８］
付記７記載の半導体装置の製造方法において、
前記（ｆ１）工程は、スパッタリング法により前記高誘電体膜を堆積する工程である、半導体装置の製造方法。
【０１５４】
［付記９］
付記６記載の半導体装置の製造方法において、
前記第２絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有する、半導体装置の製造方法。
【０１５５】
［付記１０］
付記９記載の半導体装置の製造方法において、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
【０１５６】
［付記１１］
付記１０記載の半導体装置の製造方法において、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置の製造方法。
【０１５７】
［付記１２］
（ａ）第１方向に延在する第１フィンの形成領域の両側に、前記第１フィンに沿って、前記第１方向に延在する分離溝を形成する工程、
（ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離領域を形成する工程、
（ｃ）前記素子分離領域の表面を後退させることにより、その側面が露出した直方体状の第１フィンを形成する工程、
（ｄ）前記第１フィンおよび前記素子分離領域上に、第１絶縁膜を介して第１導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記第１絶縁膜を介して、前記第１方向と交差する第２方向に延在する第１ゲート電極を形成する工程、
（ｅ）前記第１フィン、前記素子分離領域および前記第１ゲート電極上に、その内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に、高誘電体膜を形成することにより、前記第１フィン、前記素子分離領域および前記第１ゲート電極上に、前記第２絶縁膜と前記高誘電体膜との積層体を形成する工程、
（ｇ）前記積層体上に第２導電性膜を形成し、加工することにより、前記第１フィンおよび前記素子分離領域上に、前記積層体を介して、前記第１ゲート電極に沿って前記第２方向に延在する第２ゲート電極を形成する工程、
を有し、
前記（ｆ）工程において、前記高誘電体膜の前記第１フィンの上面上の膜厚は、前記第１フィンの側面上の膜厚より大きく、前記高誘電体膜の前記素子分離領域上の膜厚は、前記第１フィンの側面上の膜厚より大きい、半導体装置の製造方法。
【０１５８】
［付記１３］
付記１２記載の半導体装置の製造方法において、
前記（ｆ）工程は、スパッタリング法により前記高誘電体膜を堆積する工程である、半導体装置の製造方法。
【０１５９】
［付記１４］
付記１３記載の半導体装置の製造方法において、
前記第２絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有する、半導体装置の製造方法。
【０１６０】
［付記１５］
付記１４記載の半導体装置の製造方法において、
前記上層絶縁膜および前記下層絶縁膜は、酸化シリコン膜であり、前記中層絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
【０１６１】
［付記１６］
付記１５記載の半導体装置の製造方法において、
前記高誘電体膜は、Ａｌ２Ｏ３膜、ＨｆＯ膜、Ｔａ２Ｏ５膜、ＳｉＴｉＯ３膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、または、ＨｆＳｉＯＮ膜である、半導体装置の製造方法。
【符号の説明】
【０１６２】
１００  半導体基板
１０３  素子分離領域
１０４  絶縁膜
１０５  ポリシリコン膜（導電性膜）
１０６  下層絶縁膜
１０７  中層絶縁膜
１０８  上層絶縁膜
１０９  ポリシリコン膜（導電性膜）
１１１ａ  ｎ−型半導体領域
１１１ｂ  ｎ＋型半導体領域
１１９ａ  ｎ−型半導体領域
１１９ｂ  ｎ＋型半導体領域
ＣＡＰ  キャップ絶縁膜
ＣＧ  制御ゲート電極
ＣＧ１  制御ゲート電極
ＣＧ２  制御ゲート電極
ＣＧ３  制御ゲート電極
ＣＧ４  制御ゲート電極
ＣＧＩ  制御ゲート絶縁膜
ＤＬ  ドレイン線
ＤＬ１  ドレイン線
ＤＬ２  ドレイン線
ＤＬ３  ドレイン線
ＤＬ４  ドレイン線
Ｆ  フィン
Ｆ１  フィン
Ｆ２  フィン
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ｈ  ホール
ＨＫ  高誘電体膜
ＨＭ１  酸化シリコン膜
ＨＭ２  窒化シリコン膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
Ｍ１  配線
Ｍ２  配線
ＭＡ  メモリセル領域
ＭＤ  ドレイン領域
ＭＧ  メモリゲート電極
ＭＧ１  メモリゲート電極
ＭＧ２  メモリゲート電極
ＭＧ３  メモリゲート電極
ＭＧ４  メモリゲート電極
ＭＳ  ソース領域
ＯＮＯ  絶縁膜
Ｐ１  プラグ
Ｐ２  プラグ
ＰＡ  周辺回路領域
ＳＤ  ソース、ドレイン領域
ＳＩＬ  金属シリサイド膜
ＳＬ  ソース線
ＳＬ１  ソース線
ＳＬ２  ソース線
ＳＷ  側壁絶縁膜
ｔ１  膜厚
ｔ２  膜厚
ｔ３  膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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