(57)【要約】【課題】本発明は、ディジタル回路での低消費電力化が図れ、かつアナログ回路でのノイズの影響を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。【解決手段】半導体装置の製造方法は、ゲート電極及びサイドウォールをマスクとしてディジタル側第二導電型不純物層に第二導電型の不純物を注入して第一ソース領域及び第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、ゲート電極及びサイドウォールをマスクとしてアナログ側第二導電型不純物層に第一ソース・ドレイン形成工程で注入された第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程を備えている。【選択図】図８
2018164074.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離層を形成する素子分離層形成工程と、
前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、
前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、
前記半導体基板の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、
前記第一ゲート電極をマスクとして前記第一ウェル層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層を形成するディジタル側第二導電型不純物層形成工程と、
前記第二ゲート電極をマスクとして前記第二ウェル層に第二導電型の不純物を注入して、アナログ側第二導電型不純物層を形成するアナログ側第二導電型不純物層形成工程と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、
前記第一ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層に第二導電型の不純物を注入して第一ソース領域及び第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、
前記第二ゲート電極及び前記サイドウォールをマスクとして前記アナログ側第二導電型不純物層に前記第一ソース・ドレイン形成工程で注入された前記第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程と
を備える半導体装置の製造方法。
【請求項２】
前記アナログ側第二導電型不純物層形成工程において、前記ディジタル側第二導電型不純物層形成工程よりも前記第二導電型の不純物の注入量を少なくする
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ディジタル側第二導電型不純物層形成工程において、前記第二導電型の不純物としてヒ素を用い、
前記アナログ側第二導電型不純物層形成工程において、前記第二導電型の不純物としてリンを用いる
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第二ソース・ドレイン形成工程において、前記第一ソース・ドレイン形成工程よりも前記第二導電型の不純物の注入量を少なくする
請求項１から３までのいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第二ウェル層形成工程において、前記第一導電型の不純物とともにフッ素又は炭素を共注入する
請求項１から４までのいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記アナログ側第二導電型不純物層形成工程及び前記第二ソース・ドレイン形成工程の少なくとも一方において、前記第二導電型の不純物とともにフッ素又は炭素を共注入する
請求項１から５までのいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第二ウェル層形成工程において、前記半導体基板の深さ方向に前記第一導電型の不純物の濃度が増加するように、該第一導電型の不純物を注入する
請求項１から６までのいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板に素子分離層を形成する素子分離層形成工程と、
前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、
前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、
前記アナログ回路形成領域の前記半導体基板の表面に、ノンドープ膜を選択的に成長させるノンドープ膜形成工程と、
前記ディジタル回路形成領域の前記半導体基板の表面及び前記アナログ回路形成領域の前記ノンドープ膜の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、
前記第一ウェル層及び前記第二ウェル層に前記ノンドープ膜の厚さ以下の平均飛程で第二導電型の不純物を注入して、ディジタル側第二導電型不純物層及びアナログ側第二導電型不純物層を形成する第二導電型不純物層形成工程と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、
前記第一ゲート電極、前記第二ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層及び前記アナログ側第二導電型不純物層に第二導電型の不純物を注入して、前記ディジタル側第二導電型不純物層に第一ソース領域及び第一ドレイン領域を形成し、前記アナログ側第二導電型不純物層に第二ソース領域及び第二ドレイン領域を形成するソース・ドレイン形成工程と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程と
を備える半導体装置の製造方法。
【請求項９】
第二導電型不純物層形成工程は、
前記第一ゲート電極をマスクとして前記第一ウェル層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層を形成するディジタル側第二導電型不純物層形成工程と、
前記第二ゲート電極をマスクとして前記第二ウェル層に第二導電型の不純物を注入して、アナログ側第二導電型不純物層を形成するアナログ側第二導電型不純物層形成工程と、
を備える
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース・ドレイン形成工程は、
前記第一ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層に前記第二導電型の不純物を注入して前記第一ソース領域及び前記第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、
前記第二ゲート電極及び前記サイドウォールをマスクとして前記アナログ側第二導電型不純物層に前記第一ソース・ドレイン形成工程で注入された前記第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程と、
を備える
請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、
前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、
前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、
前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、
前記第二ウェル層の表面に形成された第二ゲート絶縁膜と、
前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、
前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、
前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、
前記第二ゲート電極を挟んで前記第二ウェル層に形成され、前記第一ソース領域及び前記第一ドレイン領域よりも前記半導体基板の表面から浅い深さを有する第二導電型の第二ソース領域及び第二ドレイン領域と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜と
を備える半導体装置。
【請求項１２】
半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、
前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、
前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、
前記第二ウェル層の表面に形成されたノンドープ膜と、
前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、
前記ノンドープ膜の表面に形成された第二ゲート絶縁膜と、
前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、
前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、
前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、
前記第二ゲート電極を挟んで前記ノンドープ膜及び第二ウェル層に形成された第二導電型の第二ソース領域及び第二ドレイン領域と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜と
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル回路とアナログ回路を混載した半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ディジタル回路とアナログ回路を同一ウェハ上に混載した半導体集積回路が知られている。ディジタル回路では、高速、高密度、低消費電力が求められる。これらの項目を実現するために、一般的にＭＯＳトランジスタの微細化が図られている。微細化のためにＭＯＳトランジスタのゲート長を短くすると、短チャネル効果により閾値電圧が低下し、消費電力が急激に増加する。この消費電力の急激な増加を防ぐために、ＭＯＳトランジスタは、ハロ注入を行い、ソース領域端及びドレイン領域端の付近の不純物濃度を高くするように形成されている。その結果、ハロ注入を行ったＭＯＳトランジスタでは、ゲート長が短くなると閾値電圧が高くなるという逆短チャネル効果が生じる。
【０００３】
一方、アナログ回路では、ＭＯＳトランジスタの１／ｆノイズが製品性能に大きく影響を与えることが多い。ディジタル回路で一般的に行われているハロ注入は、１／ｆノイズを劣化させてしまう。また、１／ｆノイズは素子面積が大きいほど小さくなる。ノイズの影響が無視できない回路では、意図的にチャネル長を長くする。したがって、アナログ回路では、ディジタル回路と比べると、リーク電流は問題になりにくい。そのため、アナログ回路においては、ハロ注入のドーズ量が低減されたり、ハロ注入そのものが行われなかったりする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７８０３１号公報
【非特許文献】
【０００５】
【非特許文献１】Ｊ．Ｗ．Ｗｕ  ｅｔ  ａｌ：  ＩＥＥＥ  ＴＥＤ  ５１  （２００４）  １２６２．
【非特許文献２】Ｇ．Ｉｍｐｅｌｌｉｚｚｅｒｔ  ｅｔ  ａｌ：  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ８４  （２００４）  １８６２．
【非特許文献３】Ｔ．Ｔｓｕｎｏｍｕｒａ  ｅｔ  ａｌ：  ２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  ｐａｐｅｒｓ，  ｐ．  １１０．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ハロ注入を行わない場合でも、Ｎ型ＭＯＳトランジスタでは、逆短チャネル効果を示すことがある。これは、ソース・ドレイン領域の形成時のイオン注入により生じた格子間シリコン原子が関係した現象である。この現象は、不純物（特にボロン）の過渡増速拡散（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）と呼ばれている。ＴＥＤによりソース・ドレイン領域の端部の付近に不純物が偏析する。エクステンションあるいはソース・ドレイン領域の形成時のイオン注入によって生じた格子間シリコンとボロンとの分布の重なりが大きいほど、不純物のＴＥＤが起こる。
【０００７】
本発明の目的は、ディジタル回路での低消費電力化が図れ、かつアナログ回路でのノイズの影響を低減できる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様による半導体装置の製造方法は、半導体基板に素子分離層を形成する素子分離層形成工程と、前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、前記半導体基板の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、前記第一ゲート電極をマスクとして前記第一ウェル層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層を形成するディジタル側第二導電型不純物層形成工程と、前記第二ゲート電極をマスクとして前記第二ウェル層に第二導電型の不純物を注入して、アナログ側第二導電型不純物層を形成するアナログ側第二導電型不純物層形成工程と、前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、前記第一ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層に第二導電型の不純物を注入して第一ソース領域及び第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、前記第二ゲート電極及び前記サイドウォールをマスクとして前記アナログ側第二導電型不純物層に前記第一ソース・ドレイン形成工程で注入された前記第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程と、前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程とを備えることを特徴とする。
【０００９】
また、上記目的を達成するために、本発明の他の態様による半導体装置の製造方法は、半導体基板に素子分離層を形成する素子分離層形成工程と、前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、前記アナログ回路形成領域の前記半導体基板の表面に、ノンドープ膜を選択的に成長させるノンドープ膜形成工程と、前記ディジタル回路形成領域の前記半導体基板の表面及び前記アナログ回路形成領域の前記ノンドープ膜の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、前記第一ウェル層及び前記第二ウェル層に前記ノンドープ膜の厚さ以下の平均飛程で第二導電型の不純物を注入して、ディジタル側第二導電型不純物層及びアナログ側第二導電型不純物層を形成する第二導電型不純物層形成工程と、前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、前記第一ゲート電極、前記第二ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層及び前記アナログ側第二導電型不純物層に第二導電型の不純物を注入して、前記ディジタル側第二導電型不純物層に第一ソース領域及び第一ドレイン領域を形成し、前記アナログ側第二導電型不純物層に第二ソース領域及び第二ドレイン領域を形成するソース・ドレイン形成工程と、前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程とを備えることを特徴とする。
【００１０】
また、上記目的を達成するために、本発明の一態様による半導体装置は、半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、前記第二ウェル層の表面に形成された第二ゲート絶縁膜と、前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、前記第二ゲート電極を挟んで前記第二ウェル層に形成され、前記第一ソース領域及び前記第一ドレイン領域よりも前記半導体基板の表面から浅い深さを有し第二導電型の第二ソース領域及び第二ドレイン領域と、前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜とを備えることを特徴とする。
【００１１】
また、上記目的を達成するために、本発明の他の態様による半導体装置は、半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、前記第二ウェル層の表面に形成されたノンドープ膜と、前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、前記ノンドープ膜の表面に形成された第二ゲート絶縁膜と、前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、前記第二ゲート電極を挟んで前記ノンドープ膜及び第二ウェル層に形成された第二導電型の第二ソース領域及び第二ドレイン領域と、前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の各態様によれば、ディジタル回路での低消費電力化が図れ、かつアナログ回路でのノイズの影響を低減できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態による半導体装置１の概略構成を示す断面図である。
【図２】本発明の第１実施形態による半導体装置１を説明する図であって、ディジタル回路用Ｎ型ＭＯＳトランジスタ７及びアナログ回路用Ｎ型ＭＯＳトランジスタ９を拡大して示す断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、素子分離層形成工程を説明する図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第一ウェル層形成工程を説明する図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二ウェル層形成工程を説明する図である。
【図６】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、ゲート絶縁膜形成工程及びゲート電極形成工程を説明する図である。
【図７】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、ディジタル側第二導電型不純物層形成工程を説明する図である。
【図８】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、アナログ側第二導電型不純物層形成工程（その１）を説明する図である。
【図９】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、アナログ側第二導電型不純物層形成工程（その２）を説明する図である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、アナログ側第二導電型不純物層形成工程（その３）を説明する図である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、サイドウォール形成工程を説明する図である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第一ソース・ドレイン形成工程を説明する図である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二ソース・ドレイン形成工程（その１）を説明する図である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二ソース・ドレイン形成工程（その２）を説明する図である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二ソース・ドレイン形成工程（その３）を説明する図である。
【図１６】本発明の第１実施形態による半導体装置及び半導体装置の製造方法を説明する図であって、プロセスシミュレーションによるチャネル不純物の深さ方向分布を示すグラフである。
【図１７】本発明の第１実施形態による半導体装置及び半導体装置の製造方法を説明する図であって、図１７（ａ）はディープソースドレイン領域のヒ素分布を示す図であり、図１７（ｂ）はエクステンション端からゲート側に１０ｎｍ内側の位置のボロンの深さ方向分布を示す図である。
【図１８】本発明の第１実施形態による半導体装置及び半導体装置の製造方法を説明する図であって、エクステンション注入工程において、ソース領域側とドレイン領域側の両方にフッ素イオン注入を追加した場合の１／ｆノイズ係数比の一例を示す図である。
【図１９】本発明の第１実施形態による半導体装置及び半導体装置の製造方法を説明する図であって、ディープソースドレインのイオン注入条件を変更した場合の１／ｆノイズ係数比の一例を示す図である。
【図２０】本発明の第２実施形態による半導体装置１１の概略構成を示す断面図である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、素子分離層形成工程を説明する図である。
【図２２】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二ウェル層形成工程を説明する図である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第一ウェル層形成工程を説明する図である。
【図２４】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、アナログ回路形成領域を開口する工程を説明する図である。
【図２５】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、ノンドープ膜形成工程を説明する図である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、ゲート絶縁膜形成工程及びゲート電極形成工程を説明する図である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、第二導電型不純物層形成工程を説明する図である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、サイドウォール形成工程を説明する図である。
【図２９】本発明の第２実施形態による半導体装置の製造方法を説明する製造工程断面図であって、ソース・ドレイン領域を形成するためのディープソースドレイン領域形成工程を説明する図である。
【発明を実施するための形態】
【００１４】
本願発明者は、鋭意実験を行い、不純物（特にボロン）のＴＥＤにより形成されたソース領域及びドレイン領域のそれぞれの端部付近の不純物（特にボロン）高濃度領域が、１／ｆノイズを劣化させることを明らかにした。しかしながら、アナログ回路部分とディジタル回路部分の両方について、同じようにＴＥＤを抑制すると、ディジタル回路部分では、短チャネル効果が起こりやすくなり、高速、高密度、低消費電力といったディジタル回路に求められる特性を劣化させてしまう可能性がある。
【００１５】
そこで、本願発明者は、アナログ回路部分専用の工程を追加することにより、アナログ回路部分のＭＯＳトランジスタに関して、不純物（特にボロン）のＴＥＤを抑制し、アナログ回路に使われるＭＯＳトランジスタのノイズを低減することが可能であることを見出した。
【００１６】
以下、実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
〔第１実施形態〕
（半導体装置の概略構成）
まず、本発明の第１実施形態による半導体装置の概略構成について、図１及び図２を用いて説明する。以下、図１及び図２並びに半導体装置の製造工程を示す図３から図１５では、Ｐ型ＭＯＳトランジスタの図示は省略し、Ｎ型ＭＯＳトランジスタのみ図示する。
【００１８】
図１に示すように、本実施形態による半導体装置１は、ディジタル回路形成領域ＤＡに形成されたディジタル回路用Ｎ型ＭＯＳトランジスタ７と、アナログ回路形成領域ＡＡに形成されたアナログ回路用Ｎ型ＭＯＳトランジスタ９とを備えている。このように、半導体装置１は、ディジタル回路とアナログ回路とを混載した半導体装置である。
【００１９】
半導体装置１は、Ｎ型（第二導電型の一例）の半導体基板３を備えている。半導体基板３は、例えばＮ型半導体基板またはディープＮウェルを有するＰ型半導体基板である。半導体装置１は、半導体基板３に形成され半導体基板３をディジタル回路形成領域ＤＡ及びアナログ回路形成領域ＡＡに分離する素子分離層５を備えている。素子分離層５は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜で形成されている。
【００２０】
半導体装置１は、ディジタル回路形成領域ＤＡに形成されたＰ型（第一導電型の一例）のウェル層（第一ウェル層の一例）７１と、アナログ回路形成領域ＡＡに形成されたＰ型のウェル層（第二ウェル層の一例）９１とを備えている。ウェル層７１，９１は、半導体基板３に例えばボロン（Ｂ）をイオン注入することによって形成される。
【００２１】
半導体装置１は、ウェル層７１の表面に形成されたゲート絶縁膜（第一ゲート絶縁膜の一例）７２と、ウェル層９１の表面に形成されたゲート絶縁膜（第二ゲート絶縁膜の一例）９２とを備えている。ゲート絶縁膜７２，９２は、例えば二酸化ケイ素（ＳｉＯ２）で形成されている。
【００２２】
半導体装置１は、ゲート絶縁膜７２の表面に形成されたゲート電極（第一ゲート電極の一例）７３と、ゲート絶縁膜９２の表面に形成されたゲート電極（第二ゲート電極の一例）９３とを備えている。ゲート電極７３，９３は、例えばポリシリコンで形成されている。
【００２３】
半導体装置１は、ゲート電極７３及びゲート電極９３のそれぞれの側面に絶縁膜で形成されたサイドウォール７４及びサイドウォール９４を備えている。サイドウォール７４はゲート電極７３の側面に形成され、サイドウォール９４はゲート電極９３の側面に形成されている。サイドウォール７４，９４を形成する絶縁膜は、例えばＳｉＯ２である。
【００２４】
半導体装置１は、ゲート電極７３を挟んでウェル層７１に形成されたＮ型のソース領域（第一ソース領域の一例）７５ｓ及びドレイン領域（第一ドレイン領域の一例）７５ｄを備えている。ソース領域７５ｓは、サイドウォール７４の下方に形成されたエクステンション領域７５１と、エクステンション領域７５１に隣接して形成されたディープソース領域７５３とを備えている。ディープソース領域７５３は、エクステンション領域７５１よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。ドレイン領域７５ｄは、サイドウォール７４の下方に形成されたエクステンション領域７５２と、エクステンション領域７５２に隣接して形成されたディープドレイン領域７５４とを有している。ディープドレイン領域７５４は、エクステンション領域７５２よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。
【００２５】
半導体装置１は、ゲート電極９３を挟んでウェル層９１に形成されてソース領域７５ｓ及びドレイン領域７５ｄよりも半導体基板３の表面から浅い深さを有しＮ型のソース領域（第二ソース領域の一例）９５ｓ及びドレイン領域（第二ドレイン領域の一例）９５ｄを備えている。ソース領域９５ｓは、サイドウォール９４の下方に形成されたエクステンション領域９５１と、エクステンション領域９５１に隣接して形成されたディープソース領域９５３とを備えている。ディープソース領域９５３は、エクステンション領域９５１よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。ドレイン領域９５ｄは、サイドウォール９４の下方に形成されたエクステンション領域９５２と、エクステンション領域９５２に隣接して形成されたディープドレイン領域９５４とを有している。ディープドレイン領域９５４は、エクステンション領域９５２よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。ソース領域９５ｓ及びドレイン領域９５ｄの深さと、ソース領域７５ｓ及びドレイン領域７５ｄの深さとの関係については後述する。
【００２６】
半導体装置１は、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３の表面に形成されたシリサイド膜７６と、ソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３の表面に形成されたシリサイド膜９６とを備えている。図示は省略するが、半導体装置１は、ディジタル回路用Ｎ型ＭＯＳトランジスタ７及びアナログ回路用Ｎ型ＭＯＳトランジスタ９上に形成された保護層と、ソース領域７５ｓ、ドレイン領域７５ｄ、ゲート電極７３、ソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３上の保護層の一部を除去して形成されたコンタクトホールに埋め込まれた電極プラグと、この電極プラグに接続された配線とを備えている。シリサイド膜７６，９６は、この電極プラグとの接触抵抗を低減するために設けられている。
【００２７】
繰り返しにはなるが、半導体装置１に備えられたディジタル回路用Ｎ型ＭＯＳトランジスタ７は、半導体基板３に形成されたウェル層７１と、ウェル層７１上の一部に形成されたゲート絶縁膜７２と、ゲート絶縁膜７２上に形成されたゲート電極７３と、ゲート電極７３の側面に形成されたサイドウォール７４と、ゲート電極７３を挟んでウェル層７１に形成されたソース領域７５ｓ及びドレイン領域７５ｄと、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３上に形成されたシリサイド膜７６とを有している。
【００２８】
また、半導体装置１に備えられたアナログ回路用Ｎ型ＭＯＳトランジスタ９は、半導体基板３に形成されたウェル層９１と、ウェル層９１上の一部に形成されたゲート絶縁膜９２と、ゲート絶縁膜９２上に形成されたゲート電極９３と、ゲート電極９３の側面に形成されたサイドウォール９４と、ゲート電極９３を挟んでウェル層９１に形成されたソース領域９５ｓ及びドレイン領域９５ｄと、ソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３上に形成されたシリサイド膜９６とを有している。
【００２９】
次に、アナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ及びドレイン領域９５ｄの深さと、ディジタル回路用Ｎ型ＭＯＳトランジスタ７のソース領域７５ｓ及びドレイン領域７５ｄとの深さとの関係について図２を用いて説明する。
【００３０】
図２に示すように、ディジタル回路用Ｎ型ＭＯＳトランジスタ７に設けられたドレイン領域７５ｄのエクステンション領域７５２の深さをＤ１とし、ディープドレイン領域７５４の深さをＤ２とする。ソース領域７５ｓのエクステンション領域７５１は、エクステンション領域７５２と同じ深さを有し、ソース領域７５ｓのディープソース領域７５３は、ディープドレイン領域７５４と同じ深さを有している。また、アナログ回路用Ｎ型ＭＯＳトランジスタ９に設けられたソース領域９５ｓのエクステンション領域９５１の深さをＤ３とし、ディープソース領域９５３の深さをＤ４とする。ドレイン領域９５ｄのエクステンション領域９５２は、エクステンション領域９５１と同じ深さを有し、ドレイン領域９５ｄのディープソース領域９５３は、ディープドレイン領域９５４と同じ深さを有している。ここで、それぞれの深さは、半導体基板３表面を基準として半導体基板３内部に向かう距離である。また、それぞれの深さは、半導体基板３表面からの例えば平均深さである。
【００３１】
図２に示すように、ディジタル回路用Ｎ型ＭＯＳトランジスタ７及びアナログ回路用Ｎ型ＭＯＳトランジスタ９は、「Ｄ１＞Ｄ３」及び「Ｄ２＞Ｄ４」の関係が成り立つようにソース領域７５ｓ及びドレイン領域７５ｄ並びにソース領域９５ｓ及びドレイン領域９５ｄが形成されている。このように、半導体装置１は、ディジタル回路用Ｎ型ＭＯＳトランジスタ７のソース領域７５ｓ及びドレイン領域７５ｄよりも、アナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ及びドレイン領域９５ｄの深さを浅くして、ソース領域９５ｓ端部及びドレイン領域９５ｄ端部付近のウェル層９１のボロン濃度が相対的に低くなるようになっている。これにより、半導体装置１は、アナログ回路用Ｎ型ＭＯＳトランジスタ９でのＴＥＤを抑制できる。
【００３２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について、図１及び図２を参照しつつ、図３から図１５を用いて説明する。本実施形態では、１枚の半導体ウェハ上に複数の半導体装置が複数個、同時に形成されるが、図３から図１５では、複数の半導体装置のうちの１組のディジタル回路用Ｎ型ＭＯＳトランジスタ及びアナログ回路用Ｎ型ＭＯＳトランジスタの製造工程断面図を示す。また、図３から図１５では、理解を容易にするため、新たに形成された構成要素など（例えば、ゲート電極やレジストパターンなど）のみにハッチングが付されている。
【００３３】
まず、例えばシリコンで形成された半導体ウェハ３ｗを準備する。次に、図３に示すように、半導体ウェハ３ｗに複数の素子分離層５を形成して半導体ウェハ３ｗを素子分離した（素子分離層形成工程の一例）後に、チャネルイオン注入のスルー膜を形成する（スルー膜形成工程）。具体的にスルー膜形成工程では、半導体ウェハ３ｗを熱酸化し、素子分離層５を含み半導体ウェハ３ｗの全面にスルー膜３１となる二酸化ケイ素（ＳｉＯ２）膜を形成する。
【００３４】
次に、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のチャネル領域となる半導体ウェハ３ｗの領域にイオン注入するチャネルイオン注入工程（第一ウェル層形成工程の一例）を実施する。具体的に、チャネルイオン注入工程では、スルー膜３１の全面にレジストを塗布してパターニングする。これにより、図４に示すように、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のチャネル領域となるディジタル回路形成領域ＤＡの所定領域を開口するレジストマスクＲＭ７１を形成する。次に、レジストマスクＲＭ７１をマスクとして半導体ウェハ３ｗに第一導電型の不純物として例えばボロン（Ｂ）をイオン注入する。これにより、第一不純物層７１ａが形成される。
【００３５】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のチャネル領域となる半導体ウェハ３ｗの領域にイオン注入するチャネルイオン注入工程（第二ウェル層形成工程の一例）及び共注入を行う工程を実施する。具体的に、チャネルイオン注入工程及び共注入工程では、スルー膜３１の全面にレジストを塗布してパターニングする。これにより、図５に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のチャネル領域となるアナログ回路形成領域ＡＡの所定領域を開口するレジストマスクＲＭ９１を形成する。次に、レジストマスクＲＭ９１をマスクとして半導体ウェハ３ｗに第一導電型の不純物として例えばボロン（Ｂ）をイオン注入する。また、ボロンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、第二不純物層９１ａが形成される。なお、図４に示すイオン注入工程と、図５に示すチャネルイオン注入工程及び共注入工程は、どちらを先に行ってもよい。
【００３６】
次に、第一不純物層７１ａ及び第二不純物層９１ａをチャネル活性化する。これにより、第一不純物層７１ａの形成領域にウェル層７１が形成され、第二不純物層９１ａの形成領域にウェル層９１が形成される。本実施形態では、このチャネル活性化工程も含めて第一ウェル層形成工程の一例及び第二ウェル層形成工程の一例に相当すると看做してもよい。
【００３７】
次に、スルー膜３１を除去した後に、最終的に一部がゲート絶縁膜となる絶縁膜１２を半導体ウェハ３ｗの表面の全面に形成する（ゲート絶縁膜形成工程の一例）。
【００３８】
次に、絶縁膜１２の全面に例えばポリシリコン膜を形成する。次に、このポリシリコン膜の全面にレジストを塗布してパターニングし、ゲート電極７３，９３の形成領域にレジストが残存するレジストマスクを形成する。次に、このレジストマスクをマスクとしてポリシリコン膜をエッチングした後にレジストマスクを除去する。これにより、図６に示すように、絶縁膜１２上にゲート電極７３及びゲート電極９３が形成される（ゲート電極形成工程の一例）。その後、半導体ウェハ３ｗに対して再酸化を実行する。
【００３９】
次に、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のエクステンション領域７５１，７５２となる半導体ウェハ３ｗの領域にイオン注入するエクステンション注入工程（ディジタル側第二導電型不純物層形成工程の一例）を実施する。具体的に、エクステンション注入工程では、ゲート電極７３，９３を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図７に示すように、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のソース領域７５ｓ及びドレイン領域７５ｄとなるディジタル回路形成領域ＤＡの所定領域を少なくとも開口するレジストマスクＲＭ７５０を形成する。次に、レジストマスクＲＭ７５０をマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばヒ素（Ａｓ）をイオン注入してエクステンション注入を実施する。これにより、ゲート電極７３の両側のウェル層７１に第二導電型不純物層（ディジタル側第二導電型不純物層の一例）７５１ａ，７５２ａが形成される。
【００４０】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のエクステンション領域９５１，９５２となる半導体ウェハ３ｗの領域にイオン注入するエクステンション注入工程（アナログ側第二導電型不純物層形成工程の一例）及び共注入工程を実施する。具体的に、エクステンション注入工程及び共注入工程では、ゲート電極７３，９３を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図８に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ及びドレイン領域９５ｄとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５０ａを形成する。次に、レジストマスクＲＭ９５０ａをマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をエクステンション注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、ゲート電極９３の両側のウェル層９１に第二導電型不純物層（アナログ側第二導電型不純物層の一例）９５１ａ，９５２ａが形成される。
【００４１】
第二導電型不純物層９５１ａ，９５２ａを形成するエクステンション注入工程及び共注入工程において、第二導電型不純物層７５１ａ，７５２ａを形成するエクステンション注入工程よりも第二導電型の不純物の注入量を少なくする。その結果、図８に示すように、半導体ウェハ３ｗの表面からの深さは、第二導電型不純物層９５１ａ，９５２ａの方が第二導電型不純物層７５１ａ，７５２ａよりも浅くなる。
【００４２】
また、図８を用いて説明したように第二導電型不純物層９５１ａ，９５２ａを同時に形成するのではなく、別々に形成してもよい。すなわち、図８を参照して説明したエクステンション注入工程に代えて、以下の図９に示すソース側エクステンション注入工程及び図１０に示すドレイン側エクステンション注入工程の双方を行ってもよい。この場合、例えばノイズの影響が大きいソース側のみＴＥＤをより抑制することを目的として、ソース領域９５ｓ側及びドレイン領域９５ｄ側のそれぞれにおける第二導電型の不純物の注入量及び注入深さ、並びに共注入の有無を調整することができる。
【００４３】
例えば、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ側のエクステンション領域９５１となる半導体ウェハ３ｗの領域にイオン注入するソース側エクステンション注入工程（アナログ側第二導電側不純物層形成工程の一例）及び共注入を行う工程を実施する。具体的に、ソース側エクステンション注入工程及び共注入工程では、ゲート電極７３，９３を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図９に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５１を形成する。次に、レジストマスクＲＭ９５１をマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をイオン注入してエクステンション注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。このとき、ソース側エクステンション注入工程では、ドレイン側エクステンション注入工程と比較して不純物の注入量を少なくしたり、不純物の注入深さを浅くする。これにより、ゲート電極９３の両側の一方のウェル層９１に第二導電型不純物層９５１ａが形成される。
【００４４】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のドレイン領域９５ｄ側のエクステンション領域９５２となる半導体ウェハ３ｗの領域にイオン注入するドレイン側エクステンション注入工程（アナログ側第二導電側不純物層形成工程の一例）及び共注入を行う工程を実施する。ドレイン側エクステンション注入工程及び共注入工程では、ゲート電極７３，９３を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図１０に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のドレイン領域９５ｄとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５２を形成する。次に、レジストマスクＲＭ９５２をマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をイオン注入してエクステンション注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、ゲート電極９３の両側の他方のウェル層９１に第二導電型不純物層９５２ａが形成される。なお、図９に示すソース側エクステンション注入工程及び共注入工程と、図１０に示すドレイン側エクステンション注入工程及び共注入工程は、どちらを先に行ってもよい。また、フッ素（Ｆ）又は炭素（Ｃ）の共注入により、ドレイン側エクステンション注入工程で注入した不純物の拡散が抑制される場合がある。このため、第二導電型不純物層９５２ａ形成時には、フッ素（Ｆ）又は炭素（Ｃ）の共注入を行わず、第二導電型不純物層９５１ａ形成時のみフッ素（Ｆ）又は炭素（Ｃ）の共注入を行うようにすることが好ましい。
【００４５】
次に、半導体ウェハ３ｗに対して活性化アニールを実施し、第二導電型不純物層７５１ａ，７５２ａ及び第二導電型不純物層９５１ａ，９５２ａを活性化する。これにより、第二導電型不純物層７５１ａ，７５２ａの形成領域にエクステンション領域７５１，７５２が形成され、第二導電型不純物層９５１ａ，９５２ａの形成領域にエクステンション領域９５１，９５２が形成される。本実施形態では、この活性化アニール工程も含めてディジタル側第二導電型不純物層形成工程の一例及びアナログ側第二導電型不純物層形成工程の一例に相当すると看做してもよい。
【００４６】
次に、図１１に示すように、ゲート電極７３及びゲート電極９３のそれぞれの側面に、絶縁膜によりサイドウォール７４，９４を形成する工程（サイドウォール形成工程）を実施する。サイドウォール７４，９４は、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて絶縁膜を堆積して異方性エッチングを行うことにより形成される。
【００４７】
次に、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のディープソース領域７５３及びディープドレイン領域７５４が形成される領域を少なくとも含む領域にディープソースドレイン注入を行う工程（第一ソース・ドレイン形成工程の一例）を実施する。具体的に、ディープソースドレイン注入工程では、ゲート電極７３，９３及びサイドウォール７４，９４を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図１２に示すように、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ７のソース領域７５ｓ及びドレイン領域７５ｄとなるディジタル回路形成領域ＤＡの所定領域を少なくとも開口するレジストマスクＲＭ７５を形成する。次に、レジストマスクＲＭ７５をマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばヒ素（Ａｓ）をイオン注入してディープソースドレイン注入を実施する。これにより、ゲート電極７３の両側のウェル層７１に第二導電型ディープ不純物層７５３ａ及び第二導電型ディープ不純物層７５４ａが形成される。
【００４８】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のディープソース領域９５３及びディープドレイン領域９５４が形成される領域を少なくとも含む領域にディープソースドレイン注入工程（第二ソース・ドレイン形成工程の一例）及び共注入を行う工程を実施する。ディープソースドレイン注入工程及び共注入工程では、ゲート電極７３，９３及びサイドウォール７４，９４を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図１３に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ及びドレイン領域９５ｄとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５０ｂを形成する。次に、レジストマスクＲＭ９５０ｂをマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をディープソースドレイン注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、ゲート電極９３の両側のウェル層９１に第二導電型ディープ不純物層９５３ａ，９５４ａが形成される。
【００４９】
また、図１３を用いて説明したように第二導電型ディープ不純物層９５３ａ，９５４ａを同時に形成するのではなく、別々に形成してもよい。すなわち、図１３を参照して説明したディープソースドレイン注入工程に代えて、以下の図１４に示すディープソース注入工程及び図１５に示すディープドレイン注入工程の双方を行ってもよい。この場合、例えばノイズの影響が大きいソース側のみＴＥＤをより抑制することを目的として、ソース領域９５ｓ側及びドレイン領域９５ｄ側のそれぞれにおける第二導電型の不純物の注入量及び注入深さ、並びに共注入の有無を調整することができる。
【００５０】
例えば、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のソース領域９５ｓ側のディープソース領域９５３が形成される領域を少なくとも含む領域にディープソース注入工程（第二ソース・ドレイン形成工程の一例）及び共注入を行う工程を実施する。ディープソース注入工程及び共注入工程では、ゲート電極７３，９３及びサイドウォール７４，９４を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図１４に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のディープソース領域９５３となるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５ａを形成する。次に、レジストマスクＲＭ９５ａをマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をディープソース注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。このとき、ディープソース注入工程では、ディープドレイン注入工程と比較して不純物の注入量を少なくしたり、不純物の注入深さを浅くする。これにより、ゲート電極９３の両側の一方のウェル層９１に第二導電型ディープ不純物層９５３ａが形成される。
【００５１】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のドレイン領域９５ｄ側のディープドレイン領域９５４が形成される領域を少なくとも含む領域にディープドレイン注入工程（第二ソース・ドレイン形成工程の一例）及び共注入を行う工程を実施する。ディープドレイン注入工程及び共注入工程では、ゲート電極７３，９３及びサイドウォール７４，９４を含み絶縁膜１２の全面にレジストを塗布してパターニングする。これにより、図１５に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ９のディープドレイン領域９５４となるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクＲＭ９５ｂを形成する。次に、レジストマスクＲＭ９５ｂをマスクとして半導体ウェハ３ｗに第二導電型の不純物として例えばリン（Ｐ）をディープドレイン注入し、リンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、ゲート電極９３の両側の他方のウェル層９１に第二導電型ディープ不純物層９５４ａが形成される。なお、図１４に示すディープソース注入工程及び共注入工程と、図１５に示すディープドレイン注入工程及び共注入工程は、どちらを先に行ってもよい。また、フッ素（Ｆ）又は炭素（Ｃ）の共注入により、ディープドレイン注入工程で注入した不純物の拡散が抑制される場合がある。このため、第二導電型ディープ不純物層９５４ａ形成時には、フッ素（Ｆ）又は炭素（Ｃ）の共注入を行わず、第二導電型ディープ不純物層９５３ａ形成時のみフッ素（Ｆ）又は炭素（Ｃ）の共注入を行うようにすることが好ましい。
【００５２】
本実施形態では、アナログ回路形成領域ＡＡでのディープソースドレイン注入工程及び共注入工程、ディープソース注入工程及び共注入工程、ディープドレイン注入及び共注入工程において、ディジタル回路形成領域ＤＡでのディープソースドレイン注入工程及び共注入工程よりも第二導電型の不純物の注入量を少なくするようになっている。これにより、図２に示すように、「Ｄ１＞Ｄ３」及び「Ｄ２＞Ｄ４」の関係が成り立つようにソース領域７５ｓ及びドレイン領域７５ｄ並びにソース領域９５ｓ及びドレイン領域９５ｄが最終的に形成される。
【００５３】
ディープソース注入工程及び共注入工程と、ディープドレイン注入工程及び共注入工程は、どちらを先に行ってもよい。また、ディジタル回路形成領域ＤＡでのディープソースドレイン注入と、アナログ回路形成領域ＡＡでのディープソースドレイン注入工程及び共注入工程、ディープソース注入工程及び共注入工程、ディープドレイン注入工程及び共注入工程とは、どちらを先に行ってもよい。
【００５４】
次に、半導体ウェハ３ｗに対して活性化アニールを実施し、第二導電型ディープ不純物層７５３ａ，７５４ａ及び第二導電型ディープ不純物層９５３ａ，９５４ａを活性化する。これにより、第二導電型ディープ不純物層７５３ａの形成領域にディープソース領域７５３が形成され、第二導電型ディープ不純物層７５４ａの形成領域にディープドレイン領域７５４が形成される。また、第二導電型ディープ不純物層９５３ａの形成領域にディープソース領域９５３が形成され、第二導電型ディープ不純物層９５４ａの形成領域にディープドレイン領域９５４が形成される。その結果、図１に示すように、ゲート電極７３の両側のウェル層７１に、エクステンション領域７５１及びディープソース領域７５３を有するソース領域７５ｓと、エクステンション領域７５２及びディープドレイン領域７５４を有するドレイン領域７５ｄとが形成される。また、ゲート電極９３の両側のウェル層９１に、エクステンション領域９５１及びディープソース領域９５３を有するソース領域９５ｓと、エクステンション領域９５２及びディープドレイン領域９５４を有するドレイン領域９５ｄとが形成される。本実施形態では、この活性化アニール工程も含めて第一ソース・ドレイン形成工程の一例及び第二ソース・ドレイン形成工程の一例に相当すると看做してもよい。
【００５５】
次に、ゲート電極７３及びサイドウォール７４と、ゲート電極９３及びサイドウォール９４とをマスクにして絶縁膜１２をエッチングする。これにより、図１に示すように、ゲート電極７３及びサイドウォール７４の下方にゲート絶縁膜７２が形成され、ゲート電極９３及びサイドウォール９４の下方にゲート絶縁膜９２が形成される。
【００５６】
次に、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３並びにソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３の表面にシリサイド膜を形成する工程（シリサイド膜形成工程）を実施する。シリサイド膜形成工程では、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３並びにソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３を含み半導体ウェハ３ｗの全面に金属膜を成膜し、この金属膜にアニール処理を行う。これにより、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３並びにソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３の表面と、金属膜とが反応しシリサイドが形成される。その後、薬液処理により、不要となった金属膜を除去する。その結果、図１に示すように、ソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３上にシリサイド膜７６が形成され、ソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３上にシリサイド膜９６が形成される。
【００５７】
こうして、ディジタル回路形成領域ＤＡにディジタル回路用Ｎ型ＭＯＳトランジスタ７が形成され、アナログ回路形成領域ＡＡにアナログ回路用Ｎ型ＭＯＳトランジスタ９が形成される。
【００５８】
図示は省略するが、その後、ディジタル回路用Ｎ型ＭＯＳトランジスタ７及びアナログ回路用Ｎ型ＭＯＳトランジスタ９を含み半導体ウェハ３ｗの全面に保護層を形成する。次に、この保護層の所定領域にコンタクトホールを形成し、このコンタクトホールにソース領域７５ｓ、ドレイン領域７５ｄ及びゲート電極７３並びにソース領域９５ｓ、ドレイン領域９５ｄ及びゲート電極９３に電気的に接続される電極プラグを形成する。次に、この電極プラグに接続された配線を形成する。次に、所定箇所で切断して半導体ウェハ３ｗを個片化する。これにより、ディジタル回路用Ｎ型ＭＯＳトランジスタ７及びアナログ回路用Ｎ型ＭＯＳトランジスタ９を備える半導体装置１が完成する。
【００５９】
（アナログ回路形成領域専用のチャネルイオン注入の効果）
次に、本実施形態による半導体装置の製造方法におけるアナログ回路形成領域専用のチャネルイオン注入の効果について、図１６を用いて説明する。図１６に示すグラフの横軸は半導体基板とゲート酸化膜との界面（すなわち、半導体基板の表面）を基準（０μｍ）とする半導体基板３の深さ（μｍ）を示し、縦軸はチャネルの不純物濃度（ｃｍ−３）を示している。
【００６０】
上述のとおり、本実施形態による半導体装置の製造方法では、ウェル層９１を形成するに当たって、アナログ回路形成領域ＡＡ専用のチャネルイオン注入工程が設けられている（図５参照）。本実施形態では、アナログ回路形成領域ＡＡは、ディジタル回路形成領域ＤＡよりもチャネルドーズ量を少なくするようなっている。この他に、アナログ回路形成領域ＡＡのウェル層９１の形成工程において、半導体基板３の深さ方向に濃度が増加するように第一導電型の不純物を注入してもよい。つまり、アナログ回路形成領域ＡＡにおける第二不純物層９１ａの不純物濃度のプロファイルがレトログレード分布となるようにしてもよい。アナログ回路形成領域ＡＡにおける第二不純物層９１ａにおいて、半導体ウェハ３ｗ表面の第一導電型の不純物の濃度を半導体ウェハ３ｗ内部の第一導電型の不純物の濃度よりも下げてもよい。チャネルの不純物量が少ないほど、第一導電型の不純物のＴＥＤが起きにくくなる。また、本実施形態では、ＴＥＤをより一層抑制するために、第二不純物層９１ａの形成時にフッ素や炭素を共注入しているが、この共注入を行わなくてもＴＥＤを抑制することができる。
【００６１】
図１６に、○印を結ぶプロファイルＰ１、□印を結ぶプロファイルＰ２及び△印を結ぶプロファイルＰ３を示す。プロファイルＰ１、Ｐ２は、チャネル不純物としてボロンを用いた場合の不純物濃度分布を示し、プロファイルＰ３は、チャネル不純物としてインジウムを用いた場合の不純物濃度分布を示す。
【００６２】
図１６に示すように、プロファイルＰ２は、プロファイルＰ１よりも不純物濃度が低い。つまり、プロファイルＰ２は、アナログ回路形成領域ＡＡでのチャネルイオン注入による不純物のプロファイルと見ることができる。また、プロファイルＰ１は、ディジタル回路形成領域ＤＡでのチャネルイオン注入による不純物のプロファイルと見ることができる。このように、アナログ回路形成領域ＡＡの第二不純物層９１ａの不純物濃度をディジタル回路形成領域ＤＡの第一不純物層７１ａの不純物濃度より低くすることによって、エクステンションイオン注入やディープソースドレインイオン注入で生じる格子間シリコンとチャネル不純物との重なりを小さくすることができる。その結果、アナログ回路用Ｎ型ＭＯＳトランジスタ９でのＴＥＤを抑制することができる。
【００６３】
プロファイルＰ３は、レトログレード分布を示している。プロファイルＰ３では、ゲート酸化膜と半導体基板（シリコン基板）との界面付近の不純物濃度がプロファイルＰ２よりも低減されている。これにより、特にエクステンションイオン注入で生じる格子間シリコンとチャネル不純物との重なりを小さくすることができ、アナログ回路形成領域ＡＡでのＴＥＤを抑制することができる。
【００６４】
（エクステンション注入の効果）
次に、本実施形態による半導体装置の製造方法におけるエクステンション注入工程の効果について説明する。
上述のとおり、本実施形態による半導体装置の製造方法では、ソース領域９５ｓ及びドレイン領域９５ｄを形成するに当たって、アナログ回路形成領域ＡＡ専用のエクステンション工程が設けられている（図８参照）。本実施形態では、ディジタル回路形成領域ＤＡにはヒ素が注入され、アナログ回路形成領域ＡＡにはヒ素の代わりにリンが注入される。また、これに限られず、アナログ回路形成領域ＡＡは、ディジタル回路形成領域ＤＡよりもヒ素注入量を少なくしてもよい。これらにより、アナログ回路形成領域ＡＡにおける格子間シリコンの量を低減させることができ、ボロンのＴＥＤを抑制することができる。また、本実施形態では、ＴＥＤをより一層抑制するために、エクステンション注入とともにフッ素や炭素を共注入しているが、この共注入が行われなくてもＴＥＤを抑制することができる。
【００６５】
１／ｆノイズには、ドレイン領域側よりもソース領域側のチャネルボロン濃度分布の影響が大きい。そのため、本実施形態による半導体装置の製造方法では、図９及び図１０に示すように、ソース領域側とドレイン領域側のエクステンション注入条件が作り分けられている。特に、ドレイン領域側よりもソース領域側のＴＥＤを防ぐことは、１／ｆノイズの低減に効果的である。
【００６６】
（ディープソースドレイン注入の効果）
次に、本実施形態による半導体装置の製造方法におけるディープソースドレイン注入工程の効果について図１７を用いて説明する。図１７は、ゲート長が０．２μｍのトランジスタについて、プロセスシミュレーションにより求められた不純物分布の一例を示している。図１７（ａ）及び図１７（ｂ）に示すグラフの横軸は半導体基板３とゲート酸化膜との界面（すなわち、半導体基板の表面）を基準（０μｍ）とする半導体基板の深さ（μｍ）を示している。図１７（ａ）に示すグラフの縦軸はヒ素の濃度を示し、図１７（ｂ）に示すグラフの縦軸はボロンの濃度を示している。図１７（ａ）中の◇印を結ぶ特性Ｃ１は、ヒ素を浅く注入した場合のヒ素の分布特性を表し、図１７（ａ）中の□印を結ぶ特性Ｃ２は、ヒ素を深く注入した場合のヒ素の分布特性を表している。また、図１７（ｂ）中の◇印を結ぶ特性Ｃ３は、ヒ素を浅く注入した場合のボロンの分布特性を表し、図１７（ｂ）中の□印を結ぶ特性Ｃ４は、ヒ素を深く注入した場合のボロンの分布特性を表している。
【００６７】
上述のとおり、本実施形態による半導体装置の製造方法では、アナログ回路形成領域ＡＡ専用のディープソースドレイン工程が設けられている（図１３参照）。本実施形態では、ディジタル回路形成領域ＤＡにはヒ素が注入され、アナログ回路形成領域ＡＡにはヒ素の代わりにリンが注入される。また、これに限られず、アナログ回路形成領域ＡＡは、ディジタル回路形成領域ＤＡよりもヒ素注入量を少なくしてもよい。これらにより、アナログ回路形成領域ＡＡにおける格子間シリコンの量を低減させることができ、ボロンのＴＥＤを抑制することができる。また、本実施形態では、ＴＥＤをより一層抑制するために、エクステンション注入とともにフッ素や炭素を共注入しているが、この共注入は行われなくてもＴＥＤを抑制することができる。
【００６８】
図１４及び図１５に示すように、本実施形態による半導体装置の製造方法では、エクステンション注入と同様に、ソース領域側とドレイン領域側のエクステンション注入条件が作り分けられている。特に、ドレイン領域側よりもソース領域側のＴＥＤを防いでもよい。
【００６９】
図１７（ａ）は、図１７（ｂ）に示すボロン濃度分布が得られる場合のディープソースドレイン領域のヒ素の分布を示している。図１７（ｂ）は、エクステンション端からゲート側に１０ｎｍ内側の位置のボロンの深さ方向分布を示している。図１７（ｂ）に示すように、ディープソースドレインのヒ素を浅く打つことにより（特性Ｃ３参照）、ディープソースドレインのヒ素を深く打った場合（特性Ｃ４参照）より、ゲート絶縁膜（ＳｉＯ２）と半導体基板（Ｓｉ）との界面付近のボロン濃度が低減する。これにより、１／ｆノイズを低減することができる。
【００７０】
（実施例１）
本実施形態の実施例１による半導体装置及び半導体装置の製造方法について図１８を用いて説明する。図１８は、エクステンション注入工程において、ソース領域側とドレイン領域側の両方にフッ素イオン注入を追加した場合の１／ｆノイズ係数比の一例を示している。図１８中の「リファレンス」はフッ素イオン注入が追加されていない場合の１／ｆノイズ係数を示している。
【００７１】
図１８において、１／ｆノイズ係数（Ｋｆ）は、以下の式（１）を用いて計算されている。
Ｋｆ＝Ｓｖｇ×Ｃｏｘ×Ｗ×Ｌ×ｆ・・・（１）
【００７２】
式（１）における各記号は以下のとおりである。
Ｓｖｇ：ゲート電圧換算ノイズ
Ｃｏｘ：ゲート酸化膜容量
Ｗ：ゲート幅
Ｌ：ゲート長
ｆ：周波数
【００７３】
実施例１では、エクステンション領域の不純物にリンが使用されている。リンのドーズ量は２×１０１３ｃｍ−２であり、フッ素のドーズ量は４×１０１４ｃｍ−２である。図１８に示すように、この条件によって、エクステンション注入工程で共注入を実施することにより、逆短チャネル効果が抑制され、１／ｆノイズ係数比が約４０％低減する。
また、１×１０１４ｃｍ−２から１×１０１５ｃｍ−２の範囲のフッ素ドーズ量で、ＴＥＤ抑制によるノイズ低減率は、４０％から６０％となる。
【００７４】
（実施例２）
本実施形態の実施例２による半導体装置及び半導体装置の製造方法について図１９を用いて説明する。図１９は、ディープソースドレインのイオン注入条件（ヒ素注入量と加速エネルギー）を変更した場合の１／ｆノイズ係数比の一例を示している。図１９中の「リファレンス」は、イオン注入条件が「ヒ素の注入量：５×１０１５ｃｍ−２、加速エネルギー：８０ｋｅＶ」の場合の１／ｆノイズ係数を示している。図１９中の「逆短チャネル効果抑制」は、イオン注入条件が「ヒ素の注入量：３×１０１５ｃｍ−２、加速エネルギー：４０ｋｅＶ」の場合の１／ｆノイズ係数を示している。
【００７５】
図１９に示すように、逆短チャネル効果を抑制するイオン注入条件を変更することにより、１／ｆノイズが約４０％低減する。
【００７６】
以上説明したように、本実施形態よる半導体装置及び半導体装置の製造方法によれば、ディジタル回路用トランジスタと比較して、アナログ回路用ＭＯＳトランジスタのウェル濃度を薄くするとともに、ソース領域及びドレイン領域の不純物濃度を薄くする、又はソース領域及びドレイン領域の不純物分布を浅くする。これにより、アナログ回路用ＭＯＳトランジスタのゲート長が、ディジタル回路用ＭＯＳトランジスタの低消費電力化などが図れるゲート長と同じ長さであっても、ＴＥＤが抑制されて１／ｆノイズを低減することができる。これにより、本実施形態よる半導体装置及び半導体装置の製造方法によれば、ディジタル回路での低消費電力化が図れ、かつアナログ回路でのノイズの影響を低減できる。
【００７７】
〔第２実施形態〕
（半導体装置の概略構成）
まず、本発明の第２実施形態による半導体装置の概略構成について、図２０を用いて説明する。以下、図２０及び半導体装置の製造工程を示す図２１から図２９では、Ｐ型ＭＯＳトランジスタの図示は省略し、Ｎ型ＭＯＳトランジスタのみ図示する。
【００７８】
図２０に示すように、本実施形態による半導体装置１１は、ディジタル回路形成領域ＤＡに形成されたディジタル回路用Ｎ型ＭＯＳトランジスタ６と、アナログ回路形成領域ＡＡに形成されたアナログ回路用Ｎ型ＭＯＳトランジスタ８とを備えている。このように、半導体装置１１は、上記第１実施形態による半導体装置１と同様に、ディジタル回路とアナログ回路とを混載した半導体装置である。
【００７９】
半導体装置１１は、Ｎ型（第二導電型の一例）の半導体基板２を備えている。半導体基板２は、例えばＮ型半導体基板またはディープＮウェルを有するＰ型半導体基板である。半導体装置１１は、半導体基板２に形成され半導体基板２をディジタル回路形成領域ＤＡ及びアナログ回路形成領域ＡＡに分離する素子分離層４を備えている。素子分離層４は、例えばＳＴＩ又はＬＯＣＯＳ酸化膜で形成されている。
【００８０】
半導体装置１１は、ディジタル回路形成領域ＤＡに形成されたＰ型（第一導電型の一例）のウェル層（第一ウェル層の一例）６１と、アナログ回路形成領域ＡＡに形成されたＰ型のウェル層（第二ウェル層の一例）８１とを備えている。ウェル層６１，８１は、半導体基板２に例えばボロン（Ｂ）をイオン注入することによって形成される。
【００８１】
半導体装置１１は、Ｐ型のウェル層８１の表面に形成されたノンドープエピシリコン膜（ノンドープ膜の一例）８７を備えている。詳細は後述するが、ノンドープエピシリコン膜８７は、Ｐ型のウェル層８１上にエピタキシャル成長させることによって形成される。これにより、チャネル領域（ノンドープエピシリコン膜８７とＰ型のウェル層８１とが積層された領域）における不純物濃度のプロファイルがレトログレード分布となる。
【００８２】
半導体装置１１は、ウェル層６１の表面に形成されたゲート絶縁膜（第一ゲート絶縁膜の一例）６２と、ノンドープエピシリコン膜８７の表面に形成されたゲート絶縁膜（第二ゲート絶縁膜の一例）８２とを備えている。ゲート絶縁膜６２，８２は、例えば二酸化ケイ素（ＳｉＯ２）で形成されている。
【００８３】
半導体装置１１は、ゲート絶縁膜６２の表面に形成されたゲート電極（第一ゲート電極の一例）６３と、ゲート絶縁膜８２の表面に形成されたゲート電極（第二ゲート電極の一例）８３とを備えている。ゲート電極６３，８３は、例えばポリシリコンで形成されている。
【００８４】
半導体装置１１は、ゲート電極６３及びゲート電極８３のそれぞれの側面に絶縁膜で形成されたサイドウォール６４及びサイドウォール８４を備えている。サイドウォール６４はゲート電極６３の側面に形成され、サイドウォール８４はゲート電極８３の側面に形成されている。サイドウォール６４，８４を形成する絶縁膜は、例えばＳｉＯ２である。
【００８５】
半導体装置１１は、ゲート電極６３を挟んでウェル層６１に形成されたＮ型のソース領域（第一ソース領域の一例）６５ｓ及びドレイン領域（第一ドレイン領域の一例）６５ｄを備えている。ソース領域６５ｓは、サイドウォール６４の下方に形成されたエクステンション領域６５１と、エクステンション領域６５１に隣接して形成されたディープソース領域６５３とを備えている。ディープソース領域６５３は、エクステンション領域６５１よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。ドレイン領域６５ｄは、サイドウォール６４の下方に形成されたエクステンション領域６５２と、エクステンション領域６５２に隣接して形成されたディープドレイン領域６５４とを有している。ディープドレイン領域６５４は、エクステンション領域６５２よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。
【００８６】
半導体装置１１は、ゲート電極８３を挟んでノンドープエピシリコン膜８７及びウェル層８１に形成されたＮ型のソース領域（第二ソース領域の一例）８５ｓ及びドレイン領域（第二ドレイン領域の一例）８５ｄを備えている。ソース領域８５ｓは、サイドウォール８４の下方に形成されたエクステンション領域８５１と、エクステンション領域８５１に隣接して形成されたディープソース領域８５３とを備えている。エクステンション領域８５１は、ノンドープエピシリコン膜８７に形成されている。ディープソース領域８５３は、ウェル層８１に形成されている。エクステンション領域８５１は、ノンドープエピシリコン膜８７よりも薄く形成されている。ディープソース領域８５３は、エクステンション領域８５１よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。ドレイン領域８５ｄは、サイドウォール８４の下方に形成されたエクステンション領域８５２と、エクステンション領域８５２に隣接して形成されたディープドレイン領域８５４とを有している。エクステンション領域８５２は、ノンドープエピシリコン膜８７に形成されている。ディープドレイン領域８５４は、ウェル層８１に形成されている。エクステンション領域８５２は、ノンドープエピシリコン膜８７よりも薄く形成されている。ディープドレイン領域８５４は、エクステンション領域８５２よりも不純物（例えばヒ素（Ａｓ））の濃度が高くなっている。
【００８７】
半導体装置１１は、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３の表面に形成されたシリサイド膜６６と、ソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３の表面に形成されたシリサイド膜８６とを備えている。図示は省略するが、半導体装置１１は、ディジタル回路用Ｎ型ＭＯＳトランジスタ６及びアナログ回路用Ｎ型ＭＯＳトランジスタ８上に形成された保護層と、ソース領域６５ｓ、ドレイン領域６５ｄ、ゲート電極６３、ソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３上の保護層の一部を除去して形成されたコンタクトホールに埋め込まれた電極プラグと、この電極プラグに接続された配線とを備えている。シリサイド膜６６，８６は、この電極プラグとの接触抵抗を低減するために設けられている。
【００８８】
繰り返しにはなるが、半導体装置１１に備えられたディジタル回路用Ｎ型ＭＯＳトランジスタ６は、半導体基板２に形成されたウェル層６１と、ウェル層６１上の一部に形成されたゲート絶縁膜６２と、ゲート絶縁膜６２上に形成されたゲート電極６３と、ゲート電極６３の側面に形成されたサイドウォール６４と、ゲート電極６３を挟んでウェル層６１に形成されたソース領域６５ｓ及びドレイン領域６５ｄと、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３上に形成されたシリサイド膜６６とを有している。
【００８９】
また、半導体装置１１に備えられたアナログ回路用Ｎ型ＭＯＳトランジスタ８は、半導体基板２に形成されたウェル層８１と、ウェル層８１上の一部に形成されたノンドープエピシリコン膜８７と、ノンドープエピシリコン膜８７上に形成されたゲート絶縁膜８２と、ゲート絶縁膜８２上に形成されたゲート電極８３と、ゲート電極８３の側面に形成されたサイドウォール８４と、ゲート電極８３を挟んでノンドープエピシリコン膜８７及びウェル層９１に亘って形成されたソース領域８５ｓ及びドレイン領域８５ｄと、ソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３上に形成されたシリサイド膜８６とを有している。
【００９０】
ノンドープエピシリコン膜８７を用いることにより、アナログ回路用Ｎ型ＭＯＳトランジスタ８の不純物濃度プロファイルをレトログレード分布とすることができる。このため、ノンドープエピシリコン膜８７とゲート絶縁膜８２との界面付近の不純物濃度は、ウェル層８１上に直接ゲート絶縁膜８２を形成した場合のウェル層８１とゲート絶縁膜８２との界面付近の不純物濃度よりも低減される。このため、ノンドープエピシリコン膜８７は、エクステンション領域８５１，８５２を形成する際のイオン注入で生じる格子間シリコンとチャネル不純物との重なりを小さくすることができる。これにより、半導体装置１１は、アナログ回路形成領域ＡＡでのＴＥＤを抑制することができる。
【００９１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について、図２０を参照しつつ、図２１から図２９を用いて説明する。本実施形態では、１枚の半導体ウェハ上に複数の半導体装置が複数個、同時に形成されるが、図２１から図２９では、複数の半導体装置のうちの１組のディジタル回路用Ｎ型ＭＯＳトランジスタ及びアナログ回路用Ｎ型ＭＯＳトランジスタの製造工程断面図を示す。また、図２１から図２９では、理解を容易にするため、新たに形成された構成要素など（例えば、ゲート電極やレジストパターンなど）のみにハッチングが付されている。
【００９２】
まず、例えばシリコンで形成された半導体ウェハ２ｗを準備する。次に、図２１に示すように、半導体ウェハ２ｗに複数の素子分離層４を形成して半導体ウェハ２ｗを素子分離した（素子分離層形成工程の一例）後に、チャネルイオン注入のスルー膜を形成する（スルー膜形成工程）。具体的にスルー膜形成工程では、半導体ウェハ２ｗを熱酸化し、素子分離層４を含み半導体ウェハ２ｗの全面にスルー膜２１となる二酸化ケイ素（ＳｉＯ２）膜を形成する。
【００９３】
次に、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ８のチャネル領域となる半導体ウェハ２ｗの領域にイオン注入するチャネルイオン注入工程（第二ウェル層形成工程の一例）及び共注入を行う工程を実施する。具体的に、チャネルイオン注入工程及び共注入工程では、スルー膜２１の全面にレジストを塗布してパターニングする。これにより、図２２に示すように、最終的にアナログ回路用Ｎ型ＭＯＳトランジスタ８のチャネル領域となるアナログ回路形成領域ＡＡの所定領域を開口するレジストマスクＲＭ８１を形成する。次に、レジストマスクＲＭ８１をマスクとして半導体ウェハ２ｗに第一導電型の不純物として例えばボロン（Ｂ）をイオン注入する。また、ボロンとともにフッ素（Ｆ）又は炭素（Ｃ）を共注入する。これにより、第二不純物層８１ａが形成される。
【００９４】
詳細は後述するが、アナログ回路形成領域ＡＡには、ノンドープエピシリコン膜８７が成長されるため、半導体ウェハ２ｗのシリコン表面（すなわち第二不純物層８１ａ表面）の不純物濃度が低くなる。このため、ノンドープエピシリコン膜８７を成長させない場合のチャネルイオン注入条件と同じ条件で第二不純物層８１ａを形成すると、最終的に形成されるアナログ回路用Ｎ型ＭＯＳトランジスタ８の閾値電圧が低下する。このため、本実施形態では、アナログ回路用Ｎ型ＭＯＳトランジスタ８の閾値電圧を所望の値とするために、ノンドープエピシリコン膜８７を成長させない場合のチャネルイオン注入条件（例えば第１実施形態における第二不純物層９１ａでのチャネルイオン注入条件）よりもチャネルドーズ量を増加させる。
【００９５】
次に、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ６のチャネル領域となる半導体ウェハ２ｗの領域にイオン注入するチャネルイオン注入工程（第一ウェル層形成工程の一例）を実施する。具体的に、チャネルイオン注入工程では、スルー膜２１の全面にレジストを塗布してパターニングする。これにより、図２３に示すように、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ６のチャネル領域となるディジタル回路形成領域ＤＡの所定領域を開口するレジストマスクＲＭ６１を形成する。次に、レジストマスクＲＭ６１をマスクとして半導体ウェハ２ｗに第一導電型の不純物として例えばボロン（Ｂ）をイオン注入する。これにより、第一不純物層６１ａが形成される。なお、図２３に示すイオン注入工程と、図２２に示すチャネルイオン注入工程及び共注入工程は、どちらを先に行ってもよい。
【００９６】
次に、レジストマスクＲＭ６１を除去した後に、第一不純物層６１ａ及び第二不純物層８１ａをチャネル活性化する。これにより、第一不純物層７１ａの形成領域にウェル層６１が形成され、第二不純物層８１ａの形成領域にウェル層８１が形成される。本実施形態では、このチャネル活性化工程も含めて第一ウェル層形成工程の一例及び第二ウェル層形成工程の一例に相当すると看做してもよい。
【００９７】
次に、スルー膜２１の全面にレジストを塗布してパターニングする。これにより、図２４に示すように、アナログ回路形成領域ＡＡを開口するレジストマスクＲＭ２１を形成する。次に、レジストマスクＲＭ２１をマスクとしてアナログ回路形成領域ＡＡに形成されたスルー膜２１をリソグラフィによって除去する。これにより、図２４に示すように、アナログ回路形成領域ＡＡが開口され、ウェル層８１が露出される。
【００９８】
次に、アナログ回路形成領域ＡＡの半導体基板（すなわち半導体ウェハ２ｗ）の表面に、ノンドープエピシリコン膜８７を選択的に成長させるノンドープ膜形成工程を実施する。ノンドープ膜形成工程では、まず、ドライアッシングおよびアンモニア過酸化水素（Ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｇｅｎ−Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ  ＡＰＭ）洗浄により、レジストマスクＲＭ２１を除去する。高温ＡＰＭ洗浄は、シリコン基板表面ラフネスを増加させる。このため、本実施形態では、半導体ウェハ２ｗ表面ラフネスを増加させないために、低温でＡＰＭ洗浄が実施される。ただし、低温にすると洗浄能力が低下するため、４５℃から５５℃の範囲でＡＰＭ洗浄するとよい。
【００９９】
ＡＰＭ洗浄後、アナログ回路形成領域ＡＡのシリコン表面には１ｎｍ以下の膜厚の化学酸化膜が形成されている。このため、フッ酸洗浄によりアナログ回路形成領域ＡＡに形成された化学酸化膜を除去した後に、半導体ウェハ２ｗをエピタキシャル成長装置に搬送する。半導体ウェハ２ｗをフッ酸洗浄してからエピタキシャル成長装置に搬送する間に、アナログ回路形成領域ＡＡのシリコン表面（すなわちウェル層８１の表面）には自然酸化膜が成長する。自然酸化膜が存在した状態でノンドープエピシリコン膜が形成されると、界面準位密度の劣化、移動度の低下など、ノンドープエピシリコン膜の品質が劣化してしまう。そのため、エピタキシャル成長装置に半導体ウェハ２ｗが搬送された後に、８５０℃から９５０℃の範囲で１分間程度、水素アニールを行い、アナログ回路形成領域ＡＡのウェル層８１の表面に形成された自然酸化膜を除去する。その後に、図２４に示すように、ウェル層８１上にノンドープエピシリコン膜８７をエピタキシャル成長させる。ノンドープエピシリコン膜８７は、ウェル層８１上のみに形成され、スルー膜２１及び素子分離層４上には形成されない。
【０１００】
次に、ディジタル回路形成領域ＤＡの半導体基板（すなわち半導体ウェハ２ｗ）の表面及びアナログ回路形成領域ＡＡのノンドープエピシリコン膜８７の表面に、ゲート絶縁膜６２，８２を形成するゲート絶縁膜形成工程を実施する。
【０１０１】
ゲート絶縁膜形成工程では、図２６に示すように、ウェル層６１上に絶縁膜４２ａが形成され、ノンドープエピシリコン膜８７上面及び側面を覆う絶縁膜４２ｂが形成される。絶縁膜４２ａ及び絶縁膜４２ｂのそれぞれの一部が最終的にゲート絶縁膜となる。
【０１０２】
次に、絶縁膜４２ａ，４２ｂを含む半導体ウェハ２ｗの全面に例えばポリシリコン膜を形成する。次に、このポリシリコン膜の全面にレジストを塗布してパターニングし、最終的にゲート電極６３，８３の形成領域にレジストが残存するレジストマスクを形成する。次に、このレジストマスクをマスクとしてポリシリコン膜をエッチングした後にレジストマスクを除去する。これにより、図２６に示すように、絶縁膜４２ａの表面にゲート電極６３が形成され、絶縁膜４２ｂの表面にゲート電極８３が形成される（ゲート電極形成工程の一例）。その後、半導体ウェハ２ｗに対して再酸化を実行する。
【０１０３】
次に、最終的にディジタル回路用Ｎ型ＭＯＳトランジスタ６のエクステンション領域６５１，６５２及びアナログ回路用Ｎ型ＭＯＳトランジスタ８のエクステンション領域８５１，８５２となる半導体ウェハ２ｗの領域にイオン注入するエクステンション注入工程を形成するエクステンション注入工程（第二導電型不純物層形成工程の一例）を実施する。具体的に、エクステンション注入工程では、ゲート電極６３，８３をマスクとして、半導体ウェハ２ｗに第二導電型の不純物として例えばヒ素（Ａｓ）をイオン注入してエクステンション注入を実施する。過渡増速拡散を抑制するために、アナログ回路形成領域ＡＡでのエクステンション注入の平均飛程がノンドープエピシリコン膜８７の厚さ以下となるように、イオン注入を実施する。
【０１０４】
これにより、図２７に示すように、アナログ回路形成領域ＡＡにはゲート電極８３の両側のノンドープエピシリコン膜８７に第二導電型不純物層（アナログ側第二導電型不純物層の一例）８５１ａ，８５２ａが形成され、ディジタル回路形成領域ＤＡにはゲート電極６３の両側のウェル層６１に第二導電型不純物層（ディジタル側第二導電型不純物層の一例）６５１ａ，６５２ａが形成される。
【０１０５】
このように、エクステンション注入工程は、ゲート電極６３をマスクとしてウェル層６１に第二導電型の不純物を注入して、第二導電型不純物層６５１ａ，６５２ａを形成するディジタル側第二導電型不純物層形成工程と、ゲート電極８３をマスクとしてウェル層８１に第二導電型の不純物を注入して、第二導電型不純物層８５１ａ，８５２ａを形成するアナログ側第二導電型不純物層形成工程と、を備えている。本実施形態では、ディジタル側第二導電型不純物層形成工程およびアナログ側第二導電型不純物層形成工程は、同時に実施される。
【０１０６】
次に、半導体ウェハ２ｗに対してエクステンション不純物活性化のためのアニールを実施し、第二導電型不純物層６５１ａ，６５２ａおよび第二導電型不純物層８５１ａ，８５２ａを活性化する。これにより、第二導電型不純物層６５１ａ，６５２ａの形成領域にエクステンション領域６５１，６５２が形成され、第二導電型不純物層８５１ａ，８５２ａの形成領域にエクステンション領域８５１，８５２が形成される（図２０参照）。本実施形態では、このエクステンション不純物活性化アニール工程も含めて第二導電型不純物層形成工程の一例に相当すると看做してもよい。
【０１０７】
次に、図２８に示すように、ゲート電極６３及びゲート電極８３のそれぞれの側面に、絶縁膜によりサイドウォール６４，８４を形成する工程（サイドウォール形成工程）を実施する。サイドウォール６４，８４は、化学気相成長（ＣＶＤ）法を用いて絶縁膜を堆積して異方性エッチングを行うことにより形成される。
【０１０８】
次に、ゲート電極６３、ゲート電極８３及びサイドウォール６４，８４をマスクとしてディジタル側第二導電型不純物層及びアナログ側第二導電型不純物層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層にソース領域６５ｓ及びドレイン領域６５ｄを形成し、アナログ側第二導電型不純物層にソース領域８５ｓ及びドレイン領域８５ｄを形成するソース・ドレイン形成工程を実施する。
【０１０９】
具体的に、ソース・ドレイン形成工程では、ゲート電極６３およびサイドウォール６４をマスクとして半導体ウェハ２ｗに第二導電型の不純物として例えばヒ素（Ａｓ）をイオン注入し、ゲート電極８３およびサイドウォール８４をマスクとして半導体ウェハ２ｗに第二導電型の不純物として例えばヒ素（Ａｓ）をイオン注入してディープソースドレイン注入を実施する。これにより、図２９に示すように、ゲート電極６３の両側のウェル層６１に第二導電型ディープ不純物層６５３ａ及び第二導電型ディープ不純物層６５４ａが形成され、ゲート電極８３の両側のウェル層８１に第二導電型ディープ不純物層８５３ａ及び第二導電型ディープ不純物層８５４ａが形成される。第二導電型ディープ不純物層６５３ａ及び第二導電型ディープ不純物層６５４ａは、エクステンション領域６５１，６５２よりも深くウェル層６１に注入される。また、第二導電型ディープ不純物層８５３ａ及び第二導電型ディープ不純物層８５４ａは、ノンドープエピシリコン膜８７の厚さよりも深い位置までウェル層８１に注入される。
【０１１０】
次に、半導体ウェハ２ｗに対して活性化アニールを実施し、第二導電型ディープ不純物層６５３ａ，６５４ａ及び第二導電型ディープ不純物層８５３ａ，８５４ａを活性化する。これにより、第二導電型ディープ不純物層６５３ａの形成領域にディープソース領域６５３が形成され、第二導電型ディープ不純物層６５４ａの形成領域にディープドレイン領域６５４が形成される。また、第二導電型ディープ不純物層８５３ａの形成領域にディープソース領域８５３が形成され、第二導電型ディープ不純物層８５４ａの形成領域にディープドレイン領域８５４が形成される。その結果、図２０に示すように、ゲート電極６３の両側のウェル層６１に、エクステンション領域６５１及びディープソース領域６５３を有するソース領域６５ｓと、エクステンション領域６５２及びディープドレイン領域６５４を有するドレイン領域６５ｄとが形成される。また、ゲート電極８３の両側のウェル層８１に、エクステンション領域８５１及びディープソース領域８５３を有するソース領域８５ｓと、エクステンション領域８５２及びディープドレイン領域８５４を有するドレイン領域８５ｄとが形成される。本実施形態では、この活性化アニール工程も含めてソース・ドレイン形成工程の一例に相当すると看做してもよい。
【０１１１】
次に、ゲート電極６３及びサイドウォール６４をマスクとして絶縁膜４２ａをエッチングし、ゲート電極８３及びサイドウォール８４とをマスクとして絶縁膜４２ｂをエッチングする。絶縁膜４２ａ及び絶縁膜４２ｂは同時にエッチングされる。これにより、図２０に示すように、ゲート電極６３及びサイドウォール６４の下方にゲート絶縁膜６２が形成され、ゲート電極８３及びサイドウォール８４の下方にゲート絶縁膜８２が形成される。
【０１１２】
次に、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３並びにソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３の表面にシリサイド膜を形成する工程（シリサイド膜形成工程）を実施する。シリサイド膜形成工程では、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３並びにソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３を含み半導体ウェハ２ｗの全面に金属膜を成膜し、この金属膜にアニール処理を行う。これにより、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３並びにソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３の表面と、金属膜とが反応しシリサイドが形成される。その後、薬液処理により、不要となった金属膜を除去する。その結果、図２０に示すように、ソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３上にシリサイド膜６６が形成され、ソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３上にシリサイド膜８６が形成される。
【０１１３】
こうして、ディジタル回路形成領域ＤＡにディジタル回路用Ｎ型ＭＯＳトランジスタ６が形成され、アナログ回路形成領域ＡＡにアナログ回路用Ｎ型ＭＯＳトランジスタ８が形成される。
【０１１４】
図示は省略するが、その後、ディジタル回路用Ｎ型ＭＯＳトランジスタ６及びアナログ回路用Ｎ型ＭＯＳトランジスタ８を含み半導体ウェハ２ｗの全面に保護層を形成する。次に、この保護層の所定領域にコンタクトホールを形成し、このコンタクトホールにソース領域６５ｓ、ドレイン領域６５ｄ及びゲート電極６３並びにソース領域８５ｓ、ドレイン領域８５ｄ及びゲート電極８３に電気的に接続される電極プラグを形成する。次に、この電極プラグに接続された配線を形成する。次に、所定箇所で切断して半導体ウェハ２ｗを個片化する。これにより、ディジタル回路用Ｎ型ＭＯＳトランジスタ６及びアナログ回路用Ｎ型ＭＯＳトランジスタ８を備える半導体装置１１が完成する。
【０１１５】
以上説明したように、本実施形態による半導体装置の製造方法は、アナログ回路形成領域ＡＡの半導体ウェハ２ｗの表面に、ノンドープ膜としてのノンドープエピシリコン膜８７を選択的に成長させるノンドープ膜形成工程と、ウェル層６１及びウェル層８１にノンドープエピシリコン膜８７の厚さ以下の平均飛程で第二導電型の不純物を注入して、ウェル層６１に第二導電型不純物層６５１ａ，６５２ａを形成し、ノンドープエピシリコン膜８７に第二導電型不純物層８５１ａ，８５２ｂを形成する第二導電型不純物層形成工程とを備えている。
【０１１６】
これにより、本実施形態による半導体装置の製造方法によれば、特別な不純物注入条件などの煩雑な不純物注入工程を実施せずに、ノンドープエピシリコン膜８７とウェル層８１とでレトログレード分布の不純物濃度分布のプロファイルを形成することができる。また、本実施形態による半導体装置の製造方法によれば、レトログレード分布のノンドープ領域であるノンドープエピシリコン膜８７中に第二導電型不純物層８５１ａ，８５２ｂを形成することができる。このように、本実施形態による半導体装置の製造方法では、簡易な製造工程によって、エクステンション領域８５１，８５２を形成する際のイオン注入で生じる格子間シリコンとチャネル不純物との重なりが小さくなり、アナログ回路形成領域ＡＡでのＴＥＤを抑制することができる。
【０１１７】
本発明は、上記実施形態によらず、種々の変形が可能である。
上記第１実施形態では、エクステンション注入工程（アナログ側第二導電型不純物層形成工程の一例）及びディープソース注入工程（第二ソース・ドレイン形成工程の一例）のいずれにおいても共注入が行われるが、本発明はこれに限られない。共注入工程は、エクステンション注入工程及びディープソース注入工程のいずれか一方で行われてもよい。
【０１１８】
上記第１実施形態では、エクステンション注入工程（アナログ側第二導電型不純物層形成工程の一例）では、不純物としてリン（Ｐ）が注入されてゲート電極９３の両側のウェル層９１に第二導電型不純物層９５１ａ，９５２ａが形成されているが、本発明はこれに限られない。リン（Ｐ）に代えて例えばヒ素（Ａｓ）が注入されてもよい。この場合には、第二導電型不純物層９５１ａ，９５２ａのヒ素分布が、エクステンション注入工程（ディジタル側第二導電型不純物層形成工程の一例）で形成される第二導電型不純物層７５１ａ，７５２ａのヒ素分布よりも浅くなるようにヒ素が注入される。
【０１１９】
上記第２実施形態では、エクステンション注入工程において、ディジタル側第二導電型不純物層形成工程およびアナログ側第二導電型不純物層形成工程が同時に実施されるようになっているが、本発明はこれに限られない。例えばエクステンション注入工程において、ディジタル側第二導電型不純物層形成工程およびアナログ側第二導電型不純物層形成工程は、別個に実施されてもよい。
【０１２０】
この場合、エクステンション注入工程では、アナログ回路形成領域ＡＡにおいて過渡増速拡散の程度を低減するために、マスクを追加して、ディジタル回路形成領域ＤＡとアナログ回路形成領域ＡＡのエクステンション注入条件を別にしてもよい。つまり、ディジタル側第二導電型不純物層形成工程では、アナログ回路形成領域ＡＡを覆い、かつディジタル回路形成領域ＤＡを開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に、ゲート電極６３をマスクとして、ウェル層６１に第二導電型の不純物をイオン注入してエクステンション注入が実施される。同様に、アナログ側第二導電型不純物層形成工程では、ディジタル回路形成領域ＤＡを覆い、かつアナログ回路形成領域ＡＡを開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に、ゲート電極８３をマスクとして、ノンドープエピシリコン膜８７に第二導電型の不純物をイオン注入してエクステンション注入が実施される。
【０１２１】
さらに、アナログ回路形成領域ＡＡのソース領域側とドレイン領域側のエクステンション注入条件を別にしてもよい。この場合、アナログ側第二導電型不純物層形成工程では、ディジタル回路形成領域ＤＡおよび最終的にドレイン領域８５ｄとなるアナログ回路形成領域ＡＡの所定領域を少なくとも覆い、かつ最終的にソース領域８５ｓとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に、ノンドープエピシリコン膜８７に第二導電型の不純物をイオン注入してエクステンション注入が実施される。同様に、アナログ側第二導電型不純物層形成工程では、ディジタル回路形成領域ＤＡおよび最終的にソース領域８５ｓとなるアナログ回路形成領域ＡＡの所定領域を少なくとも覆い、かつ最終的にドレイン領域８５ｄとなるアナログ回路形成領域ＡＡの所定領域を少なくとも開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に、ノンドープエピシリコン膜８７に第二導電型の不純物をイオン注入してエクステンション注入が実施される。
【０１２２】
上記第２実施形態では、ソース・ドレイン形成工程において、ディジタル回路形成領域ＤＡおよびアナログ回路形成領域ＡＡに同時に第二導電型の不純物を注入して同時にソース領域６５ｓ及びドレイン領域６５ｄとソース領域８５ｓ及びドレイン領域８５ｄとを形成するようになっているが、本発明はこれに限られない。
【０１２３】
例えば、ソース・ドレイン形成工程は、ゲート電極６３及びサイドウォール６４をマスクとしてウェル層６１に第二導電型の不純物を注入してソース領域６５ｓ及びドレイン領域６５ｄを形成する第一ソース・ドレイン形成工程と、ゲート電極８３及びサイドウォール８４をマスクとして第二導電型不純物層８１に第一ソース・ドレイン形成工程で注入された第二導電型の不純物よりも浅く第二導電型の不純物を注入して、ソース領域８５ｓ及びドレイン領域８５ｄを形成する第二ソース・ドレイン形成工程と、を備えていてもよい。この場合、ウェル層６１に第二導電型の不純物を注入する際には、アナログ回路形成領域ＡＡを覆い、かつディジタル回路形成領域ＤＡを開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に第二導電型の不純物がウェル層６１に注入される。同様に、ウェル層８１に第二導電型の不純物を注入する際には、ディジタル回路形成領域ＤＡを覆い、かつアナログ回路形成領域ＡＡを開口するレジストマスクを半導体ウェハ２ｗの全面に形成した後に第二導電型の不純物がウェル層８１に注入される。
【０１２４】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【０１２５】
１，１１  半導体装置
１２，４２ａ，４２ｂ  絶縁膜
２，３  半導体基板
２ｗ，３ｗ  半導体ウェハ
４，５  素子分離層
６，７  ディジタル回路用Ｎ型ＭＯＳトランジスタ
８，９  アナログ回路用Ｎ型ＭＯＳトランジスタ
２１，３１  スルー膜
６１，７１，８１，９１  ウェル層
６１ａ，７１ａ  第一不純物層
６２，７２，８２，９２  ゲート絶縁膜
６３，７３，８３，９３  ゲート電極
６４，７４，８４，９４  サイドウォール
６５ｄ，７５ｄ，８５ｄ，９５ｄ  ドレイン領域
６５ｓ，７５ｓ，８５ｓ，９５ｓ  ソース領域
６６，７６，８６，９６  シリサイド膜
８１ａ，９１ａ  第二不純物層
８７  ノンドープエピシリコン膜
６５１，６５２，７５１，７５２，８５１，８５２，９５１，９５２  エクステンション領域
６５１ａ，６５２ａ，７５１ａ，７５２ａ，８５１ａ，８５２ａ，９５１ａ，９５２ａ  第二導電型不純物層
６５３，７５３，８５３，９５３  ディープソース領域
６５３ａ，６５４ａ，７５３ａ，７５４ａ，８５３ａ，８５４ａ，９５３ａ，９５４ａ  第二導電型ディープ不純物層
６５４，７５４，８５４，９５４  ディープドレイン領域
ＡＡ  アナログ回路形成領域
ＤＡ  ディジタル回路形成領域
ＲＭ２１，ＲＭ６１，ＲＭ７１，ＲＭ７５，ＲＭ８１，ＲＭ９１，ＲＭ９５ａ，ＲＭ９５ｂ，ＲＭ７５０，ＲＭ９５０ａ，ＲＭ９５０ｂ，ＲＭ９５１，ＲＭ９５２  レジストマスク
【図１】
2018164074.tif 000003
【図２】
2018164074.tif 000004
【図３】
2018164074.tif 000005
【図４】
2018164074.tif 000006
【図５】
2018164074.tif 000007
【図６】
2018164074.tif 000008
【図７】
2018164074.tif 000009
【図８】
2018164074.tif 000010
【図９】
2018164074.tif 000011
【図１０】
2018164074.tif 000012
【図１１】
2018164074.tif 000013
【図１２】
2018164074.tif 000014
【図１３】
2018164074.tif 000015
【図１４】
2018164074.tif 000016
【図１５】
2018164074.tif 000017
【図１６】
2018164074.tif 000018
【図１７】
2018164074.tif 000019
【図１８】
2018164074.tif 000020
【図１９】
2018164074.tif 000021
【図２０】
2018164074.tif 000022
【図２１】
2018164074.tif 000023
【図２２】
2018164074.tif 000024
【図２３】
2018164074.tif 000025
【図２４】
2018164074.tif 000026
【図２５】
2018164074.tif 000027
【図２６】
2018164074.tif 000028
【図２７】
2018164074.tif 000029
【図２８】
2018164074.tif 000030
【図２９】
2018164074.tif 000031
【手続補正書】
【提出日】平成30年3月26日(2018.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に素子分離層を形成する素子分離層形成工程と、
前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、
前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、
前記半導体基板の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、
前記第一ゲート電極をマスクとして前記第一ウェル層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層を形成するディジタル側第二導電型不純物層形成工程と、
前記第二ゲート電極をマスクとして前記第二ウェル層に第二導電型の不純物を注入して、アナログ側第二導電型不純物層を形成するアナログ側第二導電型不純物層形成工程と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、
前記第一ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層に第二導電型の不純物を注入して第一ソース領域及び第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、
前記第二ゲート電極及び前記サイドウォールをマスクとして前記アナログ側第二導電型不純物層に前記第一ソース・ドレイン形成工程で注入された前記第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程と
を備える半導体装置の製造方法。
【請求項２】
前記アナログ側第二導電型不純物層形成工程において、前記ディジタル側第二導電型不純物層形成工程よりも前記第二導電型の不純物の注入量を少なくする
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ディジタル側第二導電型不純物層形成工程において、前記第二導電型の不純物としてヒ素を用い、
前記アナログ側第二導電型不純物層形成工程において、前記第二導電型の不純物としてリンを用いる
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第二ソース・ドレイン形成工程において、前記第一ソース・ドレイン形成工程よりも前記第二導電型の不純物の注入量を少なくする
請求項１から３までのいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第二ウェル層形成工程において、前記第一導電型の不純物とともにフッ素又は炭素を共注入する
請求項１から４までのいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記アナログ側第二導電型不純物層形成工程及び前記第二ソース・ドレイン形成工程の少なくとも一方において、前記第二導電型の不純物とともにフッ素又は炭素を共注入する
請求項１から５までのいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第二ウェル層形成工程において、前記半導体基板の深さ方向に前記第一導電型の不純物の濃度が増加するように、該第一導電型の不純物を注入する
請求項１から６までのいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板に素子分離層を形成する素子分離層形成工程と、
前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、
前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、
前記アナログ回路形成領域の前記半導体基板の表面に、ノンドープ膜を選択的に成長させるノンドープ膜形成工程と、
前記ディジタル回路形成領域の前記半導体基板の表面及び前記アナログ回路形成領域の前記ノンドープ膜の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、
前記第一ウェル層及び前記ノンドープ膜に前記ノンドープ膜の厚さ以下の平均飛程で第二導電型の不純物を注入して、ディジタル側第二導電型不純物層及びアナログ側第二導電型不純物層を形成する第二導電型不純物層形成工程と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、
前記第一ゲート電極、前記第二ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層及び前記アナログ側第二導電型不純物層に第二導電型の不純物を注入して、前記ディジタル側第二導電型不純物層に第一ソース領域及び第一ドレイン領域を形成し、前記アナログ側第二導電型不純物層に第二ソース領域及び第二ドレイン領域を形成するソース・ドレイン形成工程と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程と
を備える半導体装置の製造方法。
【請求項９】
第二導電型不純物層形成工程は、
前記第一ゲート電極をマスクとして前記第一ウェル層に第二導電型の不純物を注入して、ディジタル側第二導電型不純物層を形成するディジタル側第二導電型不純物層形成工程と、
前記第二ゲート電極をマスクとして前記第二ウェル層に第二導電型の不純物を注入して、アナログ側第二導電型不純物層を形成するアナログ側第二導電型不純物層形成工程と、を備える
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース・ドレイン形成工程は、
前記第一ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層に前記第二導電型の不純物を注入して前記第一ソース領域及び前記第一ドレイン領域を形成する第一ソース・ドレイン形成工程と、
前記第二ゲート電極及び前記サイドウォールをマスクとして前記アナログ側第二導電型不純物層に前記第一ソース・ドレイン形成工程で注入された前記第二導電型の不純物よりも浅く第二導電型の不純物を注入して、第二ソース領域及び第二ドレイン領域を形成する第二ソース・ドレイン形成工程と、
を備える
請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、
前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、
前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、
前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、
前記第二ウェル層の表面に形成された第二ゲート絶縁膜と、
前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、
前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、
前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、
前記第二ゲート電極を挟んで前記第二ウェル層に形成され、前記第一ソース領域及び前記第一ドレイン領域よりも前記半導体基板の表面から浅い深さを有する第二導電型の第二ソース領域及び第二ドレイン領域と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜と
を備える半導体装置。
【請求項１２】
半導体基板に形成され前記半導体基板をディジタル回路形成領域及びアナログ回路形成領域に分離する素子分離層と、
前記ディジタル回路形成領域に形成された第一導電型の第一ウェル層と、
前記アナログ回路形成領域に形成された第一導電型の第二ウェル層と、
前記第二ウェル層の表面に形成されたノンドープ膜と、
前記第一ウェル層の表面に形成された第一ゲート絶縁膜と、
前記ノンドープ膜の表面に形成された第二ゲート絶縁膜と、
前記第一ゲート絶縁膜の表面に形成された第一ゲート電極と、
前記第二ゲート絶縁膜の表面に形成された第二ゲート電極と、
前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に絶縁膜で形成されたサイドウォールと、
前記第一ゲート電極を挟んで前記第一ウェル層に形成された第二導電型の第一ソース領域及び第一ドレイン領域と、
前記第二ゲート電極を挟んで前記ノンドープ膜及び第二ウェル層に形成された第二導電型の第二ソース領域及び第二ドレイン領域と、
前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面に形成されたシリサイド膜と
を備える半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、上記目的を達成するために、本発明の他の態様による半導体装置の製造方法は、半導体基板に素子分離層を形成する素子分離層形成工程と、前記半導体基板のディジタル回路形成領域に、第一導電型の不純物を注入して第一ウェル層を形成する第一ウェル層形成工程と、前記素子分離層により前記ディジタル回路形成領域と分離された前記半導体基板のアナログ回路形成領域に、第一導電型の不純物を注入して第二ウェル層を形成する第二ウェル層形成工程と、前記アナログ回路形成領域の前記半導体基板の表面に、ノンドープ膜を選択的に成長させるノンドープ膜形成工程と、前記ディジタル回路形成領域の前記半導体基板の表面及び前記アナログ回路形成領域の前記ノンドープ膜の表面に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ディジタル回路形成領域の前記ゲート絶縁膜の表面に第一ゲート電極を形成し、前記アナログ回路形成領域の前記ゲート絶縁膜の表面に第二ゲート電極を形成するゲート電極形成工程と、前記第一ウェル層及び前記ノンドープ膜に前記ノンドープ膜の厚さ以下の平均飛程で第二導電型の不純物を注入して、ディジタル側第二導電型不純物層及びアナログ側第二導電型不純物層を形成する第二導電型不純物層形成工程と、前記第一ゲート電極及び前記第二ゲート電極のそれぞれの側面に、絶縁膜によりサイドウォールを形成するサイドウォール形成工程と、前記第一ゲート電極、前記第二ゲート電極及び前記サイドウォールをマスクとして前記ディジタル側第二導電型不純物層及び前記アナログ側第二導電型不純物層に第二導電型の不純物を注入して、前記ディジタル側第二導電型不純物層に第一ソース領域及び第一ドレイン領域を形成し、前記アナログ側第二導電型不純物層に第二ソース領域及び第二ドレイン領域を形成するソース・ドレイン形成工程と、前記第一ソース領域、前記第一ドレイン領域及び前記第一ゲート電極並びに前記第二ソース領域、前記第二ドレイン領域及び前記第二ゲート電極の表面にシリサイド膜を形成するシリサイド膜形成工程とを備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
このように、エクステンション注入工程は、ゲート電極６３をマスクとしてウェル層６１に第二導電型の不純物を注入して、第二導電型不純物層６５１ａ，６５２ａを形成するディジタル側第二導電型不純物層形成工程と、ゲート電極８３をマスクとしてノンドープエピシリコン膜８７に第二導電型の不純物を注入して、第二導電型不純物層８５１ａ，８５２ａを形成するアナログ側第二導電型不純物層形成工程と、を備えている。本実施形態では、ディジタル側第二導電型不純物層形成工程およびアナログ側第二導電型不純物層形成工程は、同時に実施される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
以上説明したように、本実施形態による半導体装置の製造方法は、アナログ回路形成領域ＡＡの半導体ウェハ２ｗの表面に、ノンドープ膜としてのノンドープエピシリコン膜８７を選択的に成長させるノンドープ膜形成工程と、ウェル層６１及びノンドープエピシリコン膜８７にノンドープエピシリコン膜８７の厚さ以下の平均飛程で第二導電型の不純物を注入して、ウェル層６１に第二導電型不純物層６５１ａ，６５２ａを形成し、ノンドープエピシリコン膜８７に第二導電型不純物層８５１ａ，８５２ｂを形成する第二導電型不純物層形成工程とを備えている。