(57)【要約】【課題】スタック型のＩＩＩ−Ｖ族半導体ダイオードは、少なくとも１０19Ｎ／ｃｍ3のドーパント濃度を備えたｎ+層と、１０12〜１０16Ｎ／ｃｍ3のドーパント濃度および１０〜３００μｍの層厚を備えたｎ-層と、５×１０18〜５×１０20ｃｍ3のドーパント濃度および２μｍよりも大きい層厚を備えたｐ+層と、を有している。【解決手段】上記の層は、記載の順序で相互に並んでおり、それぞれが、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、モノリシックに形成されており、ｎ+層またはｐ+層は、基板として形成されており、ｎ-層の下面は、素材結合によって、ｎ+層の上面と結合されており、スタック型のＩＩＩ−Ｖ族半導体ダイオードは、０．５μｍよりも大きい層厚を備えた第１の欠陥層を有しており、欠陥層は、ｎ-層内に配置されており、欠陥層は、１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の間の範囲の欠陥濃度を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）であって、
−上面、下面、少なくとも１０19Ｎ／ｃｍ3のドーパント濃度および１０μｍ〜６７５μｍの層厚（Ｄ1）を備えており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ+層（１２）と、
−上面、下面、１０12〜１０16Ｎ／ｃｍ3のドーパント濃度および１０〜３００μｍの層厚（Ｄ2）を備えており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ-層（１４）と、
−上面、下面、５×１０18〜５×１０20Ｎ／ｃｍ3のドーパント濃度および２μｍよりも大きい層厚（Ｄ3）を備えており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｐ+層（１８）と、
を有しており、
−前記層は、上記の順序で相互に並んでおり、かつモノリシックに形成されており、
−前記ｎ+層（１２）または前記ｐ+層（１８）は、基板として形成されており、
−前記ｎ-層（１４）の下面は、素材結合によって、前記ｎ+層（１２）の上面と結合されている、スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）において、
前記スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）は、０．５μｍ〜５０μｍの間の層厚（Ｄ4）を備えた第１の欠陥層（１６）を有しており、
−前記第１の欠陥層（１６）は、前記ｎ-層内に配置されており、
−前記第１の欠陥層（１６）は、１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の間の範囲にある欠陥濃度を有していることを特徴とする、
スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項２】
前記第１の欠陥層（１６）から前記ｎ-層（１４）の下面までの距離（Ａ）は、前記ｎ-層（１４）の層厚（Ｄ2）の少なくとも半分であることを特徴とする、
請求項１記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項３】
前記半導体ダイオード（１０）は、第２の欠陥層（２４）を有しており、前記第２の欠陥層（２４）は、０．５μｍ〜５０μｍの間の層厚および１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の間の欠陥濃度を有しており、かつ前記第２の欠陥層（２４）から前記ｎ-層の上面までの距離は、前記ｎ-層（１４）の層厚（Ｄ2）の高々半分であることを特徴とする、
請求項１または２記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項４】
前記第１の欠陥層（１６）および／または第２の欠陥層（２４）は、それぞれ、第１の欠陥濃度を有する第１の層領域および第２の欠陥濃度を有する第２の層領域を有していることを特徴とする、
請求項１から３までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項５】
前記欠陥濃度は、前記第１の欠陥層（１６）の層厚（Ｄ4）にわたり、かつ／または第２の欠陥層（２４）の層厚にわたり、統計的な分布に従うことを特徴とする、
請求項１から４までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項６】
前記第１の欠陥層（１６）および／または第２の欠陥層（２４）は、Ｃｒおよび／またはインジウムおよび／またはアルミニウムを含有していることを特徴とする、
請求項１から５までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項７】
前記ＩＩＩ−Ｖ族半導体ダイオードは、１μｍ〜５０μｍの層厚および１０12〜１０17Ｎ／ｃｍ3のドーパント濃度を備えており、かつｎドープまたはｐドープされた中間層（２６）を有しており、前記中間層は、前記ｐ+層（１８）ならびに前記ｎ-層（１４）と素材結合により結合されていることを特徴とする、
請求項１から６までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項８】
前記ｐ+層（１８）、前記ｎ-層（１４）および前記ｎ+層（１２）から成るスタック型の層構造（１００）の全高は、高々１５０〜８００μｍであることを特徴とする、
請求項１から７までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項９】
前記ｐ+層（１８）、前記ｎ-層（１４）および前記ｎ+層（１２）から成る前記スタック型の層構造（１００）は、１ｍｍ〜１０ｍｍの間の長さの辺（Ｌ1、Ｌ2）を備えた矩形または正方形の表面を有していることを特徴とする、
請求項１から８までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項１０】
前記ｐ+層（１８）、前記ｎ-層（１４）および前記ｎ+層（１２）から成る前記スタック型の層構造（１００）は、円形または楕円形または真円形の表面を有していることを特徴とする、
請求項１から９までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項１１】
前記半導体ダイオード（１０）の前記ｐ+層（１８）が、接続コンタクト層に置換されており、前記接続コンタクト層は、金属または金属化合物を含んでいるか、もしくは金属または金属化合物から成り、かつショットキーコンタクトを形成していることを特徴とする、
請求項１から１０までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項１２】
前記ＩＩＩ−Ｖ族半導体ダイオード（１０）は、モノリシックに形成されているか、または半導体ボンディングを有していることを特徴とする、
請求項１から１１までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【請求項１３】
前記半導体ボンディングは、前記ｐ+層（１８）と前記ｎ-層（１４）との間に、またはｐ-層と前記ｎ-層（１４）との間に形成されていることを特徴とする、
請求項１２記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ−Ｖ族半導体ダイオードに関する。
【背景技術】
【０００２】
Ｇｅｒｍａｎ  Ａｓｈｋｉｎａｚｉの「ＧａＡｓ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４、第８頁および第９頁から、高圧耐性のある半導体ダイオードｐ+−ｎ−ｎ+が公知である。高圧耐性のある半導体ダイオードは、高圧耐性の他に、阻止領域における僅かな漏れ電流も低い導通抵抗も有していることが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。
【課題を解決するための手段】
【０００４】
この課題は、請求項１の特徴を備えているＩＩＩ−Ｖ族半導体ダイオードによって解決される。本発明の有利な構成は、従属請求項の対象である。
【０００５】
本発明の対象によれば、ｎ+層、ｎ-層ならびにｐ+層を備えたスタック型のＩＩＩ−Ｖ族半導体ダイオードが提供される。
【０００６】
ｎ+層は、上面、下面、少なくとも１０19Ｎ／ｃｍ3のドーパント濃度および１０μｍ〜６７５μｍの間、とりわけ５０μｍ〜４００μｍの間の層厚を有しており、ｎ+基板は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
【０００７】
ｎ-層は、上面、下面、１０12〜１０16Ｎ／ｃｍ3のドーパント濃度および１０μｍ〜３００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
【０００８】
上面、下面、５×１０18〜５×１０20Ｎ／ｃｍ3のドーパント濃度および０．５μｍ〜５０μｍの間の層厚を備えたｐ+層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
【０００９】
それらの層は、上記の順序で相互に並んでおり、またモノリシックに形成されており、ｎ+層またはｐ+層は、基板として形成されており、またｎ-層の下面は、素材結合によって、ｎ+層の上面と結合されている。
【００１０】
スタック型のＩＩＩ−Ｖ族半導体ダイオードは、さらに第１の欠陥層を含んでいる。第１の欠陥層は、０．５μｍ〜３０μｍの間の層厚を有しており、この場合、欠陥層は、ｎ-層内に配置されており、かつ欠陥層は、１×１０14Ｎ／ｃｍ3〜５×１０17Ｎ／ｃｍ3の間の範囲の欠陥濃度を有している。
【００１１】
上記の層は、液相エピタキシャルを用いて、またはＭＯＶＰＥ装置を用いて形成されることを言及しておく。
【００１２】
欠陥層を、種々のやり方で、例えば不純物原子の導入を用いてまたは注入によって形成することができ、また欠陥層内では電荷担体の再結合が達成されると解される。
【００１３】
欠陥層は可能な限り、空間電荷領域内には形成されていないことも言及しておく。とりわけ、ｎ-層の厚さは、欠陥層が空間電荷領域から距離を置いて設けられているように形成されている。
【００１４】
１つの利点は、欠陥層の導入によって、阻止領域における漏れ電流の大きさを低減することができ、その一方で、導通領域においては、素子特性はほぼ影響を受けない、ということである。特に、阻止領域においては、１，０００Ｖを超える電圧では、漏れ電流が不利なものとして表面化する。
【００１５】
さらに、漏れ電流は温度と共に大幅に増大する。欠陥層の導入によって、欠陥層を備えていないダイオードに比べて、漏れ電流を１オーダ以上低減することができる。さらに、製造プロセスは遙かにロバストになる。つまり、高いバックグラウンドドープに対して鈍感になる。
【００１６】
別の利点は、本発明によるＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、２００Ｖ〜３，３００Ｖの範囲の逆電圧における僅かな漏れ電流を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードに比べて、面積あたり低い容量および低いオン抵抗で達成できることである。これによって、３０ｋＨｚ〜０．５ＧＨｚまでのスイッチング周波数および０．５Ａ／ｍｍ2〜５Ａ／ｍｍ2までの電流密度を達成することができる。
【００１７】
別の利点は、ＩＩＩ−Ｖ族半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードに比べて廉価に製造できることである。
【００１８】
特に、本発明によるＩＩＩ−Ｖ族半導体ダイオードを、フリーホイーリングダイオードとして使用することができる。
【００１９】
本発明によるＩＩＩ−Ｖ族半導体ダイオードは、ここでは、１ｍΩ〜２００ｍΩの間の範囲の小さいオン抵抗を有していることを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの間の範囲にある。
【００２０】
本発明によるＩＩＩ−Ｖ族半導体ダイオードの別の利点は、３００℃までの高い温度耐性である。換言すれば、ＩＩＩ−Ｖ族半導体ダイオードを、高温の環境下でも使用することができる。この場合、僅かな漏れ電流は、温度の上昇と共に指数関数的に上昇することに起因して非常に有用である。
【００２１】
１つの発展形態においては、欠陥濃度が、１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の間の範囲にある。１つの別の発展形態においては、欠陥層の厚さが、０．５〜５０μｍの間である。
【００２２】
第１の実施の形態においては、第１の欠陥層からｎ-層の下面までの距離が、ｎ-層の層厚の少なくとも半分である。
【００２３】
１つの発展形態によれば、半導体ダイオードが第２の欠陥層を有しており、この第２の欠陥層は、０．５μｍ〜５０μｍの間の範囲の層厚および１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の範囲の欠陥濃度を有しており、また第２の欠陥層からｎ-層の上面までの距離は、ｎ-層の層厚の高々半分である。とりわけ、第１の欠陥層の欠陥濃度は、第２の欠陥層の欠陥濃度とは異なる。
【００２４】
１つの別の実施の形態においては、第１の欠陥層および／または第２の欠陥層は、第１の欠陥濃度を有する少なくとも１つの第１の層領域および第２の欠陥濃度を有する少なくとも１つの第２の層領域を有しており、特に第１の欠陥層および／または第２の欠陥層の層厚にわたり、統計的にはとりわけガウス分布に従う。換言すれば、欠陥濃度は、欠陥層の層厚に沿って異なる。
【００２５】
１つの別の実施の形態によれば、第１の欠陥層および／または第２の欠陥層が、Ｃｒおよび／またはインジウムおよび／またはアルミニウムを含んでいる。とりわけ、Ｃｒが、エピタキシャルプロセスの間に、ｎ-層に導入される。Ｃｒを導入することの利点は、Ｃｒの濃度によって、欠陥の数を、またそれによって再結合中心の数を、エピタキシャルプロセスを中断することなく廉価かつ簡単に調整できることにある。
【００２６】
１つの別の実施の形態においては、第１の欠陥層および／または第２の欠陥層内に、欠陥が原子または分子の注入によって、もしくは電子ビーム照射によって形成される。とりわけ、欠陥を形成するために、Ｈ2分子が、相応のエネルギおよびドーズ注入量で使用される。
【００２７】
１つの別の発展形態においては、ＩＩＩ−Ｖ族半導体ダイオードが、１μｍ〜５０μｍの層厚および１０12〜１０17Ｎ／ｃｍ3のドーパント濃度を備えており、かつｎドープまたはｐドープされた中間層を有しており、中間層は、ｐ+層ならびにｎ-層と素材結合により結合されている。
【００２８】
１つの別の実施の形態によれば、ｐ+層、ｎ-層およびｎ+層から成るスタック型の層構造の全高が、１５０〜８００μｍの間である。
【００２９】
代替的な実施の形態によれば、ｐ+層、ｎ-層およびｎ+層から成る、スタック型の層構造が、１ｍｍ〜１０ｍｍの間の長さの辺を備えた矩形または正方形の表面、もしくは円形、とりわけ楕円形または真円形の表面を有している。
【００３０】
１つの別の実施の形態によれば、半導体ダイオードのｐ+層が、接続コンタクト層に置換されており、この場合、接続コンタクト層は、金属または金属化合物を含んでいるか、もしくは金属または金属化合物から成り、またショットキーコンタクトを形成している。
【００３１】
１つの発展形態においては、ＩＩＩ−Ｖ族半導体ダイオードがモノリシックに形成されている。つまり、個別にモノリシックに形成された層が、相互に同様にモノリシックに形成されている。１つの別の実施の形態においては、ＩＩＩ−Ｖ族半導体ダイオードが、少なくとも１つの半導体ボンディングを含んでいる。
【００３２】
用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられていることを言及しておく。
【００３３】
１つの別の実施の形態においては、半導体ボンディングが、ｐ+基板、ｎ-層およびｎ+層から成るスタック型の層構造において、ｎ-層とｐ+基板との間に形成されている。
【００３４】
１つの実施の形態においては、ｐ+基板から成る層構造が、第１の部分スタックを形成しており、またｎ+層およびｎ-層から成る層構造が、第２の部分スタックを形成している。
【００３５】
１つの発展形態においては、スタック型の層構造が、ｐ+基板とｎ-層との間に配置されている中間層を有している。ここで、第１の部分スタックは、中間層を含んでいる。半導体ボンディングは、中間層とｎ-層との間に配置されている。
【００３６】
１つの発展形態においては、ｐ+基板から出発してエピタキシャルに中間層が形成されることによって、第１の部分スタックが形成される。
【００３７】
とりわけ、ｐ-層として形成された中間層は、１０13Ｎ／ｃｍ-3未満のドーパント、または１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3の間のドーパントを有している。１つの実施の形態においては、ｐ+基板が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの間の厚さまで薄くされる。
【００３８】
１つの発展形態においては、第１の部分スタックおよび第２の部分スタックが、それぞれモノリシックに形成されている。
【００３９】
１つの実施の形態においては、ｎ-基板から出発して、ｎ-基板がさらなるウェハボンディングプロセスによって第２のスタックと接合されることによって、第２のスタックが形成される。
【００４０】
さらなるプロセスステップにおいて、ｎ-基板が所望の厚さまで薄くされる。とりわけ、ｎ-基板の厚さは、５０μｍ〜２５０μｍまでの間の範囲にある。とりわけ、ｎ-基板のドーパントは、１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3の間の範囲にある。
【００４１】
ウェハボンディングの１つの利点は、厚いｎ-層を容易に形成できることにある。これによって、エピタキシャルの際の長い堆積プロセスが省略される。また、ボンディングによって、厚いｎ-層における積層欠陥の数を低減することもできる。
【００４２】
１つの別の発展形態においては、ボンディングの前に、欠陥層がとりわけ、第２の部分スタックの表面へのイオンの注入によって形成される。
【００４３】
１つの代替的な実施の形態においては、ｎ-基板が、１０10Ｎ／ｃｍ-3より高く、１０13Ｎ／ｃｍ-3未満のドーパントを有している。ドーパントを極端に低くすることによって、ｎ-基板を、真性層と解することもできる。
【００４４】
１つの発展形態においては、ｎ-基板を薄くした後に、エピタキシャルまたは高ドーズ注入によって、ｎ-基板上に、１０18Ｎ／ｃｍ-3〜５×１０19Ｎ／ｃｍ-3未満の間の範囲でｎ+層が形成される。
【００４５】
ｎ-基板を薄くすることは、とりわけＣＭＰステップを用いて、すなわち化学機械研磨を用いて行われると解される。
【００４６】
１つの別の発展形態においては、ダイオード構造の前面に補助層が設けられる。続いて、ダイオード構造の裏面が薄くされ、支持体に載置される。１つの別の発展形態においては、続いて補助層が前面から剥がされる。
【００４７】
１つの実施の形態においては、半導体ダイオードを電気的に接続するために、ｎ+基板の表面およびｐ+基板の表面がメタライジングされる。とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されたベース部と素材結合により結合される。換言すれば、アノードは、ダイオードの表面において、ｐ+層に形成されている。
【００４８】
実験の結果、ｐ-中間層とｎ-層との特定の組合せでもって、種々の逆電圧を達成できることが分かった。
【００４９】
第１のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍまでの間の厚さを有しており、かつｎ-層に関しては、４０μｍ〜９０μｍの間の厚さによって、約９００Ｖの逆電圧が生じる。
【００５０】
第２のヴァリエーションにおいては：
ｐ-中間層が、２５μｍ〜３５μｍまでの間の厚さを有しており、かつｎ-層に関しては、４０μｍ〜７０μｍの間の厚さによって、約１，２００Ｖの逆電圧が生じる。
【００５１】
第３のヴァリエーションにおいては：
ｐ-中間層が、３５μｍ〜５０μｍまでの間の厚さを有しており、かつｎ-層に関しては、７０μｍ〜１５０μｍ〜７０μｍの間の厚さによって、約１，５００Ｖの逆電圧が生じる。
【００５２】
第１〜第３のヴァリエーションにおけるダイオードは、パンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）と称することもできる。
【００５３】
第４のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍまでの間の厚さを有しており、かつｎ-層に関しては、６０μｍ〜１１０μｍの間の厚さを有している。
【００５４】
第５のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍまでの間の厚さを有しており、かつｎ-層に関しては、７０μｍ〜１４０μｍの間の厚さを有している。
【００５５】
第６のヴァリエーションにおいては：
ｐ-中間層が、３５μｍ〜５０μｍまでの間の厚さを有しており、かつｎ-層に関しては、８０μｍ〜２００μｍの間の厚さを有している。
【００５６】
第４〜第６のヴァリエーションにおけるダイオードは、「非リーチスルー型（ｎｏｎ−ｒｅａｃｈ−ｔｈｒｏｕｇｈ）」ダイオードと称することもできる。
【００５７】
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施の形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
【図面の簡単な説明】
【００５８】
【図１】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第１の実施の形態を示す。
【図２】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第２の実施の形態を示す。
【図３】図１または図２に示したＩＩＩ−Ｖ族半導体ダイオードの上面図を示す。
【図４】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第３の実施の形態を示す。
【図５】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第４の実施の形態を示す。
【図６】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第５の実施の形態を示す。
【図７】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第６の実施の形態を示す。
【図８】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第７の実施の形態を示す。
【図９】ＩＩＩ−Ｖ族半導体ダイオードの本発明による第８の実施の形態を示す。
【発明を実施するための形態】
【００５９】
図１には、基板としてのｎ+層１２と、このｎ+層１２と素材結合により結合されており、かつ低ドープされたｎ-層１４と、このｎ-層１４と素材結合により結合されているｐ+層１８と、第１のコンタクト２０と、第２のコンタクト２２と、を有している、本発明によるスタック型のＩＩＩ−Ｖ族半導体ダイオード１０の第１の実施の形態が示されている。ｎ-層１４内には、欠陥層１６が配置されている。
【００６０】
第１のコンタクト２０は、素材結合により、ｎ+層１２の下面と結合されており、他方、第２のコンタクト２２は、素材結合により、ｐ+層１８の上面と結合されている。
【００６１】
ｎ+層１２は、強くｎドープされており、１０19Ｎ／ｃｍ3のドーパント濃度を有している。ｎ+層１２の層厚Ｄ1は、１００μｍ〜６７５μｍの間にある。
【００６２】
ｎ-層１４は、１０12〜１０16Ｎ／ｃｍ3のドーパント濃度で弱くｎドープされており、１０〜３００μｍの層厚Ｄ2を有している。
【００６３】
ｐ+層１８は、１０19Ｎ／ｃｍ3のドーパント濃度で強くｐドープされており、２μｍよりも大きい層厚Ｄ3を有している。
【００６４】
欠陥層１６は、０．５μｍ〜５０μｍの間の範囲の層厚Ｄ4を有しており、１×１０13Ｎ／ｃｍ3〜５×１０16Ｎ／ｃｍ3の間の範囲の欠陥濃度を有している。
【００６５】
図２には、ＩＩＩ−Ｖ族半導体ダイオードの第２の実施の形態が図示されており、図１とは異なり、ｐ+層１８が基板として形成されており、この基板に別の層が続いている。
【００６６】
図３には、本発明によるＩＩＩ−Ｖ族半導体ダイオードの、図１に示した第１の実施の形態の上面図が示されている。以下では、図１との相異のみを説明する。
【００６７】
ｎ+基板１２と、欠陥層１６を含んでいるｎ-層１４と、ｐ+層１８と、から成る、ＩＩＩ−Ｖ族半導体ダイオード１０のスタック型の層構造１００は、矩形の外周を有しており、またそれによって、辺の長さがＬ1およびＬ2である矩形の表面も有している。層列１００の表面に配置されているコンタクト面２２は、表面の一部のみを覆っている。
【００６８】
図示していない１つの別の実施の形態では、高圧時の電界強度ピークが回避するために、スタック型の層構造１００の角が丸められている。
【００６９】
図示していない１つの別の実施の形態においては、スタック型の層構造１００の表面が円形に形成されている。これによって、電界強度の過度の上昇が非常に効果的に低減される。とりわけ、表面は真円形または楕円形に形成されている。
【００７０】
図４には、図１に示したＩＩＩ−Ｖ族半導体ダイオードの１つの発展形態が示されており、半導体ダイオード１０のｎ-層１４が、第１の実施の形態とは異なり、第２の欠陥層２４を有している。
【００７１】
図５には、図２に示したＩＩＩ−Ｖ族半導体ダイオードの１つの発展形態が示されており、半導体ダイオード１０のｎ-層１４が、第２の実施の形態とは異なり、第２の欠陥層２４を有している。
【００７２】
図６および図７には、図１に示したＩＩＩ−Ｖ族半導体ダイオードの４つの代替的な発展形態が示されており、以下では、図１との相異のみを説明する。
【００７３】
第１の実施の形態によれば、半導体ダイオードが、図６に図示されているように、弱くｐドープされた中間層２６をｎ-層１４とｐ+層１８との間に有している。代替的に、中間層２６は、図７に図示されているように、ｎドープされている。
【００７４】
図８および図９には、図２に示したＩＩＩ−Ｖ族半導体ダイオードの４つの代替的な発展形態が示されており、以下では、図２との相異のみを説明する。
【００７５】
第１の実施の形態によれば、半導体ダイオードが、図８に図示されているように、弱くｐドープされた中間層２６をｎ-層１４とｐ+層１８との間に有している。代替的に、中間層２６は、図９に図示されているように、ｎドープされている（図９ではｐドープされている）。
【図１】
2018164084.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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