(57)【要約】【課題】実施形態は、半導体ピラー中を流れる電流の低下を抑制できる半導体装置を提供する。【解決手段】半導体装置は、半導体ピラーと、制御電極と、を備える。前記半導体ピラーは、第１方向に沿って設けられた、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置する中間領域と、を含み、前記第１方向に延在する。前記制御電極は、前記中間領域に向き合う位置に絶縁膜を介して配置される。前記半導体ピラーは、前記第１方向に直交する第２方向における前記中間領域の最小幅が、前記第２方向における前記第１領域の第１幅、および、前記第２方向における前記第２領域の第２幅よりも狭くなるように設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に沿って設けられた、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置する中間領域と、を含み、前記第１方向に延在する半導体ピラーと、
前記中間領域に向き合う位置に絶縁膜を介して配置された制御電極と、
を備え、
前記半導体ピラーは、前記第１方向に直交する第２方向における前記中間領域の最小幅が、前記第２方向における前記第１領域の第１幅、および、前記第２方向における前記第２領域の第２幅よりも狭くなるように設けられる半導体装置。
【請求項２】
前記第１幅は、前記第２幅よりも広い請求項１記載の半導体装置。
【請求項３】
前記第１幅は、前記第２幅と略同一である請求項１記載の半導体装置。
【請求項４】
前記第１領域、前記第２領域および前記中間領域は同じ導電形の不純物を含み、
前記第１領域および前記第２領域に含まれる前記不純物は、前記中間領域に含まれる前記不純物よりも高濃度である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１方向に直交し、前記第２方向と交差する第３方向に延在し、前記第１領域および第２領域のいずれか一方に接続された第１配線をさらに有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第３方向における前記中間領域の最小幅は、前記第３方向における前記第１領域の第３幅、および、前記第３方向における前記第２領域の第４幅よりも狭い請求項５記載の半導体装置。
【請求項７】
前記第１領域および前記第２領域のいずれか他方に接続され、前記第１方向に延びる第２配線と、
前記第２方向に延在し、前記第２配線と交差する第３配線と、
前記第２配線と前記第３配線との間に設けられた抵抗変化膜と、
をさらに備えた請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
縦型トランジスタは、例えば、メモリセルを３次元配置した記憶装置において、下層配線と、その上部に位置するメモリセルアレイと、の間に配置される。縦型トランジスタは、下層配線からメモリセルアレイ中の配線に向かって延びる半導体ピラーと、その側面に配置されたゲート電極と、を含み、例えば、下層配線からメモリセルアレイに流れる電流を制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公報第５，２０８，１７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、半導体ピラー中を流れる電流の低下を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体ピラーと、制御電極と、を備える。前記半導体ピラーは、第１方向に沿って設けられた、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置する中間領域と、を含み、前記第１方向に延在する。前記制御電極は、前記中間領域に向き合う位置に絶縁膜を介して配置される。前記半導体ピラーは、前記第１方向に直交する第２方向における前記中間領域の最小幅が、前記第２方向における前記第１領域の第１幅、および、前記第２方向における前記第２領域の第２幅よりも狭くなるように設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を示す模式断面図である。
【図２】比較例に係る半導体装置の特性を示すグラフである。
【図３】比較例に係る半導体装置の特性を示す別のグラフである。
【図４】第１実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図５】図４に続く製造過程を模式的に示す斜視図である。
【図６】図５に続く製造過程を模式的に示す斜視図である。
【図７】第２実施形態に係る半導体装置を示す模式断面図である。
【図８】第２実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図９】図８に続く製造過程を模式的に示す斜視図である。
【図１０】図９に続く製造過程を模式的に示す斜視図である。
【図１１】第２実施形態に係る半導体装置の製造過程の一部を示す模式断面図である。
【図１２】第２実施形態の変形例に係る半導体装置の製造過程を模式的に示す斜視図である。
【図１３】第３実施形態に係る半導体装置を示す模式断面図である。
【図１４】第３実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図１５】第４実施形態に係る記憶装置を模式的に示す斜視図である。
【図１６】第４実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
図１（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を示す模式断面図である。図１（ｂ）は、図１（ａ）中に示す１Ｂ−１Ｂ線に沿った断面図である。半導体装置１は、例えば、複数のトランジスタＴｒを含み、下層配線（以下、配線１０）と、上層配線（以下、配線２０）と、の間を流れる電流をオンオフ制御する。
【００１０】
図１（ａ）に示すように、トランジスタＴｒは、例えば、Ｘ方向に延在する配線１０に沿って配置される。トランジスタＴｒは、半導体ピラー３０と、ゲート絶縁膜３３と、ゲート電極３５と、を含む。
【００１１】
半導体ピラー３０は、配線１０上に設けられた半導体層１１０と、半導体層１１０の上端に設けられた半導体層１２０と、を含む。また、半導体ピラー３０は、第１領域３０ａ（例えば、ソース領域）と、第２領域３０ｂ（例えば、ドレイン領域）と、中間領域３０ｃ（例えば、チャネル領域）と、を含む。第１領域３０ａは、配線１０に接続され、第２領域３０ｂは、配線２０に接続される。中間領域３０ｃは、第１領域３０ａと第２領域３０ｂとの間に位置する。ゲート電極３５は、ゲート絶縁膜３３を介して中間領域３０ｃと向き合う位置に配置される。第１領域３０ａおよび第２領域３０ｂは、同じ導電形の不純物を含み、例えば、中間領域３０ｃに含まれる同じ導電形の不純物よりも高濃度の不純物を含む。
【００１２】
図１（ｂ）に示すように、半導体装置１は、複数の配線１０を含み、配線１０は、絶縁膜１５を介してＹ方向に並べて配置される。半導体ピラー３０は、配線１０のそれぞれの上に設けられる。すなわち、半導体ピラー３０は、上方から見て格子状に配置される。
【００１３】
例えば、後述するように、半導体ピラー３０を構成する半導体層１１０は、上方向かってその幅が狭くなるテーパ状に形成される。このため、半導体ピラー３０は、第１領域３０ａのＹ方向の幅Ｗ１が中間領域３０ｃのＹ方向の最小幅ＷＭ１よりも広い形状を有する。さらに、第２領域３０ｂは、Ｙ方向の幅Ｗ２が中間領域３０ｃの最小幅ＷＭ１よりも広くなるように設けられる。第１領域３０ａの幅Ｗ１は、第２領域３０ｂの幅Ｗ２と略同じか、それよりも広く設けられる。また、第２領域３０ｂの幅Ｗ２は、第１領域３０ａの幅Ｗ１よりも広く設けられても良い。
【００１４】
図２（ａ）および（ｂ）は、比較例に係るトランジスタＴｒの特性を示すグラフである。横軸は時間であり、縦軸はドレイン電流Ｉｄである。比較例に係るトランジスタＴｒでは、半導体層１２０が設けられない（図１参照）。すなわち、半導体ピラー３０は、第１領域３０ａから第２領域３０ｂへ向かう方向においてＸ方向およびＹ方向の幅が狭くなるテーパ状の半導体層１１０だけを含む。
【００１５】
図２（ａ）は、第２領域３０ｂから第１領域３０ａに向かって電子が移動するようにトランジスタＴｒをバイアスした場合のドレイン電流Ｉｄの時間変化を示している。また、図２（ａ）は、第１領域３０ａと第２領域３０ｂとの間に供給される電圧（以下、ソースドレイン間電圧Ｖｄ）をパラメータとして、各Ｖｄに対する第１領域３０ａと第２領域３０ｂとの間に流れる電流（以下、ドレイン電流Ｉｄ）の経時変化を示している。
【００１６】
図２（ａ）に示すように、Ｖｄを３Ｖおよび４Ｖとした時に比べて、Ｖｄを５Ｖとした時に電流値が大きく低下する。例えば、ソースドレイン間電圧Ｖｄが高くなると、ゲート絶縁膜３３の中に取り込まれるホットエレクトロンの数が多くなり、閾値電圧の変化が大きくなるか、もしくは、ホットエレクトロンにより第２領域３０ｂの近傍に結晶欠陥が形成される。このため、ドレイン電流Ｉｄは、時間の経過と共に減少する特性を示す。
【００１７】
図２（ｂ）は、第１領域３０ａから第２領域３０ｂに向かって電子が移動するようにトランジスタＴｒをバイアスした場合のドレイン電流Ｉｄの時間変化を示している。この場合も、ソースドレイン間電圧Ｖｄをパラメータとして、ドレイン電流Ｉｄの経時変化を示している。図２（ｂ）に示す例では、図２（ａ）に示す例に比べて、より低いソースドレイン間電圧Ｖｄにおいて、ドレイン電流Ｉｄの減少が生じる。
【００１８】
図２（ａ）に示す特性と図２（ｂ）に示す特性との間のこのような違いは、半導体ピラー３０の形状に起因するものと考えられる。すなわち、比較例における半導体ピラー３０は、第２領域３０ｂの幅が第１領域３０ａよりも狭いテーパ状を有する。すなわち、図２（ｂ）に示す特性は、第１領域３０ａから幅の狭い第２領域３０ｂへ電子を移動させるようにバイアスすると、ドレイン電流Ｉｄの減少がより顕著となることを示している。
【００１９】
図３は、比較例に係るトランジスタＴｒ１、Ｔｒ２およびＴｒ３の特性を示す別のグラフである。横軸は、時間であり、縦軸は、初期値（Ｉｄ_ｉｎｉ）により規格化されたドレイン電流Ｉｄである。各トランジスタＴｒは、Ｘ方向およびＹ方向における半導体ピラー３０の幅が異なり、例えば、トランジスタＴｒ１の半導体ピラー３０は、トランジスタＴｒ２の半導体ピラー３０よりもＸ方向およびＹ方向の幅が広く、トランジスタＴｒ２の半導体ピラー３０は、トランジスタＴｒ３の半導体ピラー３０よりもＸ方向およびＹ方向の幅が広い。
【００２０】
図３に示すように、半導体ピラー３０の幅が最も小さいトランジスタＴｒ３のドレイン電流Ｉｄの低下率が最も大きく、半導体ピラー３０の幅が広くなるにつれてドレイン電流Ｉｄの低下率が小さくなる。したがって、半導体ピラー３０のＸ方向およびＹ方向の幅を広くすることにより、ドレイン電流Ｉｄの低下を抑制できることが分かる。本実施形態に係る半導体装置１では、Ｙ方向における第１領域３０ａの幅Ｗ１および第２領域３０ｂの幅Ｗ２を中間領域３０ｃにおけるＹ方向の幅ＷＭ１よりも広くすることによりドレイン電流Ｉｄの低下を抑制し、その信頼性を向上させる。
【００２１】
次に、図４（ａ）〜図６（ｃ）を参照して、第１実施形態に係る半導体装置１の製造方法を説明する。図４（ａ）〜図６（ｃ）は、半導体装置１の製造過程を模式的に示す斜視図である。
【００２２】
図４（ａ）は、Ｙに並べて配置された配線１０の上に形成された半導体層１１０およびマスク層１０３を示す斜視図である。配線１０は、Ｘ方向に延在し、絶縁膜１５がＹ方向に並んだ配線１０の間に形成されている。配線１０は、例えば、タングステン（Ｗ）を含む金属層である。絶縁膜１５は、例えば、シリコン酸化膜である。
【００２３】
半導体層１１０は、例えば、ポリシリコン層であり、ＣＶＤ（Chemical Vapor Deposition）を用いて配線１０および絶縁膜１５の上に堆積される。マスク層１０３は、例えば、ＣＶＤを用いて堆積された窒化シリコン層である。なお、半導体層１１０の上部には、例えば、その形成過程において不純物をドーピングするか、もしくは、イオン注入により不純物を導入する。また、半導体層１１０の下部には、その形成過程において不純物がドーピングされる。これにより、半導体層１１０は、その上部および下部において、両者の中間領域よりも高濃度の不純物を含むように形成される。
【００２４】
図４（ｂ）に示すように、半導体層１１０を複数の部分に分断するためにスリットＳＴ１を形成する。スリットＳＴ１は、マスク層１０３を、例えば、フォトリソグラフィを用いて所定のパターンに加工した後、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて半導体層１１０を選択的に除去することにより形成される。スリットＳＴ１は、Ｘ方向に延在し、半導体層１１０の上面から絶縁膜１５に至る深さを有するように形成される。
【００２５】
図４（ｃ）に示すように、スリットＳＴ１の内部に絶縁膜１０５を形成する。絶縁膜１０５は、例えば、シリコン酸化膜であり、スリットＳＴ１の内部を埋め込むように形成される。
【００２６】
図５（ａ）に示すように、半導体層１１０の上端１１０Ｔが絶縁膜１０５の上面よりも高いレベルに突出するように絶縁膜１０５を選択的にエッチバックする。続いて、マスク層１０３を選択的に除去し、半導体層１１０の上端１１０Ｔを露出させる。
【００２７】
図５（ｂ）に示すように、半導体層１１０の上端１１０Ｔを覆う半導体層１２０を形成する。半導体層１２０は、例えば、ＣＶＤを用いて堆積されるポリシリコン層である。また、半導体層１２０は、エピタキシャル成長されたシリコン層であっても良い。
【００２８】
図５（ｃ）に示すように、絶縁膜１０５の上に絶縁膜１０７を埋め込み、さらに、半導体層１２０および絶縁膜１０７を覆うマスク層１１５を形成する。絶縁膜１０７は、例えば、シリコン酸化膜であり、マスク層１１５は、例えば、ＣＶＤを用いて堆積される窒化シリコンを含む。
【００２９】
図６（ａ）に示すように、Ｙ方向に延在するスリットＳＴ２を形成し、絶縁膜１０５および半導体層１１０を分断する。スリットＳＴ２は、マスク層１１５を、例えば、フォトリソグラフィを用いて所定の形状に加工した後、半導体層１１０および絶縁膜１０５を異方性ＲＩＥを用いて選択的に除去することにより形成される。これにより、半導体層１１０は、四角柱状に加工される。
【００３０】
例えば、異方性ＲＩＥを用いて四角柱状に加工された半導体層１１０は、配線１０の側に位置する底部のＸ方向およびＹ方向の幅が、上端の同方向の幅よりも広いテーパ形状を有する。本実施形態では、半導体ピラー３０の上端におけるＹ方向の幅を広げるために、半導体層１１０の上端１１０Ｔを覆うように半導体層１２０を形成する。
【００３１】
図６（ｂ）に示すように、スリットＳＴ２の内壁に露出された絶縁膜１０５の側面および半導体層１１０の側面を覆う絶縁膜１３３および金属膜１３５を形成した後、スリットＳＴ２の内部に絶縁膜１１７を形成する。絶縁膜１３３および絶縁膜１１７は、例えば、シリコン酸化膜である。また、絶縁膜１３３は、酸窒化シリコンを含んでも良い。金属膜１３５には、好ましくは、窒化チタニウム、窒化タンタル、タングステン等の加工が容易な材料を用いる。
【００３２】
例えば、スリットＳＴ２の底部に絶縁膜１１９を形成した後、スリットＳＴ２の内面およびマスク層１１５の上面を覆う絶縁膜１３３および金属膜１３５を順に形成する。続いて、例えば、異方性ＲＩＥを用いることにより、スリットＳＴ２の内壁を覆う部分を残し、絶縁膜１３３および金属膜１３５のスリットＳＴ２の底面を覆う部分と、マスク層１１５の上面を覆う部分と、を選択的に除去する。その後、スリットＳＴ２の内部を埋め込むように絶縁膜１１７を形成する。絶縁膜１１９は、ゲート電極３５となる金属層１３５が配線１０に接しないように設けられるスペーサ膜である。
【００３３】
図６（ｃ）に示すように、絶縁膜１３３および金属膜１３５をそれぞれ選択的にエッチバックし、ゲート絶縁膜３３およびゲート電極３５を形成する。これにより、半導体装置１を完成させる。
【００３４】
［第２実施形態］
図７（ａ）および（ｂ）は、第２実施形態に係る半導体装置２を示す模式断面図である。図７（ｂ）は、図７（ａ）中に示す７Ｂ−７Ｂ線に沿った断面図である。半導体装置２は、配線１０の上に設けられた複数のトランジスタＴｒを含み、トランジスタＴｒは、例えば、配線１０と配線２０との間を流れる電流をオンオフ制御する。
【００３５】
図７（ａ）に示すように、トランジスタＴｒは、それぞれ半導体ピラー３０と、ゲート絶縁膜３３と、ゲート電極３５と、を含む。半導体ピラー３０は、半導体層１１０と、半導体層１３０と、を含む。半導体層１１０は、その底面において配線１０に接し、その上面において配線２０に接するように設けられる。そして、配線１０に接する底面の幅が配線２０に接する上面の幅よりも広いテーパ形状を有する。半導体層１３０は、半導体層１１０の上端１１０Ｔの側面上に設けられる。これにより、第２領域３０ｂのＸ方向の幅Ｗ４は、中間領域３０ｃのＸ方向の最小幅ＷＭ２よりも広くなる。また、第１領域３０ａのＸ方向の幅Ｗ３は、中間領域３０ｃのＸ方向の最小幅ＷＭ２よりも広い。
【００３６】
図７（ｂ）に示すように、Ｘ方向に直交するＹ−Ｚ断面では、半導体層１１０の上部に半導体層１３０が設けられない。したがって、Ｙ−Ｚ断面では、第１領域３０ａのＹ方向の幅は、中間領域３０ｃのＹ方向の最小幅よりも広くなるが、第２領域３０ｂのＹ方向の幅は、中間領域３０ｃのＹ方向の最小幅よりも狭い。
【００３７】
本実施形態では、第２領域３０ｂのＸ方向の幅Ｗ４を中間領域３０ｃのＸ方向の最小幅ＷＭ２よりも広くすることにより、ドレイン電流Ｉｄの低下を抑制し、半導体装置２の信頼性を向上させることができる。
【００３８】
次に、図８（ａ）〜図１０（ｂ）を参照して、第２実施形態に係る半導体装置２の製造方法を説明する。図８（ａ）〜図１０（ｂ）は、半導体装置２の製造過程を模式的に示す斜視図である。
【００３９】
図８（ａ）は、Ｙ方向に並べて配置された配線１０と、その上に形成された半導体層１１０と、マスク層１０３と、を示す斜視図である。配線１０は、Ｘ方向に延在し、絶縁膜１５を介してＹ方向に並べて配置される。
【００４０】
図８（ｂ）に示すように、マスク層１０３および半導体層１１０をそれぞれ複数の部分に分断したスリットＳＴ１の内部に絶縁膜１０５を形成し、その上面およびマスク層１０３の上面を覆うマスク層１１３を形成する。スリットＳＴ１は、例えば、パターニングされたマスク層１０３を用いて半導体層１１０を選択的に除去することにより形成される。半導体層１１０は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて選択的に除去される。絶縁膜１０５は、例えば、ＣＶＤを用いて堆積されるシリコン酸化膜であり、マスク層１１３は、例えば、ＣＶＤを用いて堆積されるシリコン窒化層である。
【００４１】
図８（ｃ）に示すように、半導体層１１０を四角柱状に分断するためにスリットＳＴ２を形成する。スリットＳＴ２は、マスク層１１３を、例えば、フォトリソグラフィを用いて所定のパターンに加工した後、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いてマスク層１０３、絶縁膜１０５および半導体層１１０を選択的に除去することにより形成される。
【００４２】
図９（ａ）に示すように、絶縁膜１１７、１１９、１３３および金属膜１３５をスリットＳＴ２の内部に形成する。絶縁膜１１９は、スリットＳＴ２の底部に設けられる。絶縁膜１３３および金属膜１３５は、スリットＳＴ２の内壁に露出した半導体層１１０側面および絶縁膜１０５の側面を覆うように形成される。絶縁膜１１７は、スリットＳＴ２の内部を埋め込むように形成される。
【００４３】
図９（ｂ）に示すように、絶縁膜１３３および金属膜１３５を選択的にエッチバックし、ゲート絶縁膜３３およびゲート電極３５を形成する。絶縁膜１３３および金属膜１３５は、例えば、半導体層１１０の上端１１０Ｔを露出させる位置まで除去される。この際、金属膜１３５の上端は、絶縁膜１３３の上端と同じレベルか、もしくは、絶縁膜１３３の上端よりも低いレベルに位置することが好ましい（図１１参照）。
【００４４】
図９（ｃ）に示すように、絶縁膜１１７をエッチバックし、半導体層１１０の上端１１０ＴをスリットＳＴ２の上部に露出させる。なお、図９Ｃでは、最前面側に位置する絶縁膜１１７よりも手前の部分を省略している。
【００４５】
図１０（ａ）に示すように、スリットＳＴ２の内壁に露出した半導体層１１０の上端１１０Ｔの上に半導体層１３０を形成する。半導体層１３０は、例えば、ＣＶＤを用いて堆積されるポリシリコン層である。また、半導体層１３０は、エピタキシャル成長されたシリコン層であっても良い。
【００４６】
図１０（ｂ）に示すように、スリットＳＴ２の上部を埋め込む絶縁膜１２１を形成し、さらに、絶縁膜１２３を絶縁膜１２１の上に形成する。絶縁膜１２１は、例えば、シリコン酸化膜であり、絶縁膜１２３は、例えば、シリコン窒化膜である。これにより、半導体装置２を完成させる。
【００４７】
なお、図１０（ａ）に示す工程において、絶縁膜１０３および１１３を除去し、半導体層１１０の上端１１０Ｔを露出させた後に、半導体層１３０を形成しても良い。これにより、半導体層１３０は、半導体層１１０の上面および上端１１０ＴのＸ方向の２つの側面を覆うように形成される。
【００４８】
図１１（ａ）および（ｂ）は、半導体装置２の製造過程の一部を模式的に示す斜視図である。図１１（ａ）は、図９（ｂ）に示す工程のＸ−Ｚ断面を示す模式図であり、図１１（ｂ）は、図１０（ａ）に示す工程のＸ−Ｚ断面を示す模式図である。
【００４９】
図１１（ａ）に示すように、金属膜１３５は、絶縁膜１３３よりも深くエッチバックすることが好ましい（図９（ｂ）参照）。これにより、ゲート電極３５の上端３５Ｔは、ゲート絶縁膜３３の上端３３Ｔよりも下方のレベル位置するように設けられる。
【００５０】
図１１（ｂ）に示すように、半導体層１１０の上端１１０Ｔの側面に半導体層１３０を形成した時、ゲート電極３５の上端３５Ｔは、半導体層１３０よりも下方に位置する。これにより、ゲート電極３５と半導体層１３０との間の短絡を防ぐことができる。
【００５１】
図１２（ａ）〜（ｃ）は、第２実施形態の変形例に係る半導体装置２の製造方法を模式的に示す斜視図である。図１２（ａ）は、図５（ａ）と同じ斜視図である。すなわち、半導体装置２は、図１２（ａ）に示す工程までは、半導体装置１と同じ製造過程により形成される。
【００５２】
図１２（ｂ）に示すように、絶縁膜１０５をエッチバックした部分に露出した半導体層１１０の上端１１０Ｔの側面に半導体層１３０を形成する。半導体層１３０は、例えば、ＣＶＤを用いて形成されるポリシリコン層であっても良いし、エピタキシャル成長されたシリコン層であっても良い。
【００５３】
図１２（ｃ）に示すように、絶縁膜１０５の上に絶縁膜１０７を埋め込み、絶縁膜１０３を除去して平坦化した表面上に、絶縁膜１１５を形成する。続いて、図６に示す工程を実施し、半導体装置２を完成させることができる。
【００５４】
［第３実施形態］
図１３（ａ）および（ｂ）は、第３実施形態に係る半導体装置３を示す模式断面図である。図１３（ｂ）は、図１３（ａ）中に示す１３Ｂ−１３Ｂ線に沿った断面図である。半導体装置３は、配線１０の上に設けられた複数のトランジスタＴｒを含み、トランジスタＴｒは、例えば、配線１０と配線２０との間を流れる電流をオンオフ制御する。
【００５５】
図１３（ａ）に示すように、トランジスタＴｒは、それぞれ半導体ピラー３０と、ゲート絶縁膜３３と、ゲート電極３５と、を含む。半導体ピラー３０は、半導体層１１０と、半導体層１４０と、を含む。半導体層１１０は、その底面において配線１０に接する。半導体層１４０は、半導体層１１０の上端を覆い、その上面において配線２０に接するように設けられる。半導体層１１０は、配線１０に接する底面の幅が、その上端の幅よりも広いテーパ状に設けられる。したがって、第１領域３０ａのＸ方向の幅Ｗ３は、中間領域３０ｃのＸ方向の最小幅ＷＭ２よりも広くなり、第２領域３０ｂのＸ方向の幅Ｗ４も中間領域３０ｃのＸ方向の幅ＷＭ２よりも広くなる。
【００５６】
図１３（ｂ）に示すように、Ｘ方向に直交するＹ−Ｚ断面においても、半導体層１４０は、半導体層１１０の上端を覆うように設けられる。したがって、Ｙ−Ｚ断面においても、第１領域３０ａのＹ方向の幅Ｗ１は、中間領域３０ｃのＹ方向の最小幅ＷＭ１よりも広くなり、第２領域３０ｂのＹ方向の幅Ｗ２は、中間領域３０ｃのＹ方向の最小幅ＷＭ１よりも広くなる。これにより、半導体装置３では、ドレイン電流Ｉｄの低下を抑制し、その信頼性を向上させることができる。
【００５７】
次に、図１４（ａ）〜（ｃ）を参照して、第３実施形態に係る半導体装置３の製造方法を説明する。図１４（ａ）〜（ｃ）は、半導体装置３の製造過程を模式的に示す斜視図である。また、図１４（ａ）〜（ｃ）は、図９（ｂ）に示す工程において絶縁膜１３３および金属膜１３５をエッチバックし、ゲート絶縁膜３３およびゲート電極３５を形成した後に実施される製造過程を示す斜視図である。
【００５８】
図１４（ａ）に示すように、スリットＳＴ２の内部において、ゲート電極３５が半導体層１１０の側面に向き合うように形成される。また、絶縁膜１１７および１１９は、スリットＳＴ２の内部を埋め込むように形成される。絶縁膜１１９は、スリットＳＴ２の底部に設けられる。
【００５９】
図１４（ｂ）に示すように、半導体層１１０の上端１１０Ｔを露出させる。例えば、絶縁膜１１７の上面がマスク層１０３の上面と略同じレベルに位置するように、絶縁膜１１７をエッチバックする。続いて、マスク層１０３および１１３を選択的に除去し、絶縁膜１０５の上面および半導体層１１０の上面を露出させる。さらに、絶縁膜１０５および１１７をエッチバックし、半導体層１１０の上端１１０Ｔを露出させる。この際、絶縁膜１０５および１１７のそれぞれの上面は、ゲート電極３５の上端よりも高いレベルに位置させることが好ましい。
【００６０】
図１４（ｃ）に示すように、半導体層１１０の上端１１０Ｔを覆う半導体層１４０を形成する。半導体層１４０は、例えば、ＣＶＤを用いて堆積されるポリシリコン層である。また、半導体層１４０は、エピタキシャル成長されたシリコン層であっても良い。続いて、半導体層１４０を覆う絶縁膜を形成し、半導体装置３を完成させる。
【００６１】
［第４実施形態］
図１５は、第４実施形態に係る記憶装置１００を模式的に示す斜視図である。図１５に示すように、記憶装置１００は、Ｘ方向に延在し、Ｙ方向に並んだ複数のグローバルビット線ＧＢＬと、各グローバルビット線ＧＢＬの上にそれぞれ配置された複数のトランジスタＴｒと、を含む。
【００６２】
トランジスタＴｒは、半導体ピラー３０と、ゲート絶縁膜３３と、ゲート電極３５と、を含む。半導体ピラー３０は、第１領域３０ａと第２領域３０ｂと中間領域３０ｃとを含み、第１領域３０ａは、グローバルビット線ＧＢＬに接続される。ゲート電極３５は、Ｙ方向に延在し、ゲート絶縁膜３３を介して中間領域３０ｃに向き合う。
【００６３】
記憶装置１００は、ビット線ＢＬと、ワード線ＷＬと、メモリ膜ＭＦと、をさらに有する。ビット線ＢＬは、Ｚ方向に延在し、その下端においてトランジスタＴｒの第２領域３０ｂに接続される。トランジスタＴｒは、例えば、グローバルビット線ＧＢＬとビット線ＢＬとの間を流れる電流をオンオフ制御する。ワード線ＷＬは、Ｙ方向に延在し、ビット線ＢＬに沿ってＺ方向に積層される。メモリ膜ＭＦは、ビット線ＢＬとワード線ＷＬとの間に位置し、例えば、抵抗変化材料を含む。
【００６４】
例えば、配線１０をグローバルビット線ＧＢＬとし、配線２０をビット線ＢＬとすることにより、半導体装置１〜３のいずれか１つが記憶装置１００の一部を構成する。これにより、記憶装置１００の信頼性を向上させることができる。
【００６５】
図１６（ａ）および（ｂ）は、第４実施形態に係る記憶装置１００の製造過程を模式的に示す斜視図である。この例では、半導体装置３の配線１０をグローバルビット線ＧＢＬに置き換えている。
【００６６】
図１６（ａ）に示すように、例えば、半導体装置３の上に、絶縁膜１４３、１４５および導電層１５０を積層する。絶縁膜１４３は、例えば、シリコン窒化膜であり、絶縁膜１４５は、例えば、シリコン酸化膜である。導電層１５０は、例えば、低抵抗のポリシリコン層もしくは金属層である。絶縁膜１４５および導電層１５０は、絶縁膜１４３の上に交互に積層される。
【００６７】
図１６（ｂ）に示すように、絶縁膜１４５および導電層１５０を分断するスリットＳＴ３を形成し、Ｙ方向に延びるワード線ＷＬを形成する。ワード線ＷＬは、スリットＳＴ３により分断された導電層１５０の一部である。
【００６８】
続いて、スリットＳＴ３の内部にメモリ膜ＭＦおよびビット線ＢＬを形成する。例えば、スリットＳＴ３の内部にメモリ膜ＭＦを形成した後、スリットＳＴ３の内部に絶縁膜１４７を埋め込む。さらに、絶縁膜１４７を選択的に除去し、絶縁膜１４７の上面から半導体ピラー３０に連通するメモリホールＭＨを形成する。続いて、メモリホールＭＨの内部に金属膜を埋め込み、ビット線ＢＬを形成する。これにより、記憶装置１００を完成させる。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１、２、３…半導体装置、  １０、２０…配線、  １５、１０５、１１７、１１９、１２１、１２３、１３３、１４３、１４５、１４７…絶縁膜、  ３０…半導体ピラー、  ３０ａ…第１領域、  ３０ｂ…第２領域、  ３０ｃ…中間領域、  ３３ ゲート絶縁膜、  ３５…ゲート電極、  １００…記憶装置、  １０３、１１３、１１５…マスク層、  １１０、１２０、１３０、１４０…半導体層、  １１０Ｔ…上端、  １３５…金属膜、  １５０…導電層、  ＢＬ…ビット線、  ＧＢＬ…グローバルビット線、  ＭＦ…メモリ膜、  ＭＨ…メモリホール、  ＳＴ１、ＳＴ２、ＳＴ３…スリット、  Ｔｒ…トランジスタ、  ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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