(57)【要約】【課題】再配線層のサイズの増大を抑えつつ、再配線層における信号の反射の影響を低減または除去する。【解決手段】半導体集積回路は、再配線層を介して外部接続端子と接続される半導体チップに組み込まれた半導体集積回路であって、再配線層における信号の反射の特性を測定する測定手段と、信号を再配線層に出力する出力手段と、測定の結果得られる反射の特性に基づいて、出力手段によって出力される信号の位相を調整する調整手段と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
再配線層を介して外部接続端子と接続される半導体チップに組み込まれた半導体集積回路であって、
前記再配線層における信号の反射の特性を測定する測定手段と、
信号を前記再配線層に出力する出力手段と、
測定の結果得られる反射の特性に基づいて、前記出力手段によって出力される信号の位相を調整する調整手段と、を備える半導体集積回路。
【請求項２】
前記出力手段はデータ信号とクロック信号とを出力し、
前記調整手段は、測定の結果得られる反射の特性に基づいて、クロック信号とデータ信号との位相差を調整する請求項１に記載の半導体集積回路。
【請求項３】
前記調整手段は、前記出力手段から出力され前記再配線層を通過した後のデータ信号のエッジが、前記出力手段から出力され前記再配線層を通過した後のクロック信号の対応するエッジに揃うように、クロック信号とデータ信号との位相差を調整する請求項２に記載の半導体集積回路。
【請求項４】
前記調整手段は、前記出力手段から出力され前記再配線層を通過した後のデータ信号のエッジと前記出力手段から出力され前記再配線層を通過した後のクロック信号の対応するエッジとの調整前のずれ量の大きさがしきい値を上回る場合に調整を行い、そうでない場合は調整を行わない請求項２または３に記載の半導体集積回路。
【請求項５】
前記半導体チップ、前記再配線層および前記外部接続端子は合わせてファンアウト型ウエハレベルパッケージを構成する請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記測定手段は、
測定用のパルス波を生成するパルス波生成手段と、
生成されたパルス波に対応する前記再配線層からの反射波を検知する検知手段と、を含む請求項１から５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記調整手段は、前記検知手段による検知結果を、反射が起こるタイミングと該反射の大きさとを含む反射データに変換する変換手段を含む請求項６に記載の半導体集積回路。
【請求項８】
前記調整手段は、前記再配線層を反射の無い伝送路として扱ったときの該再配線層を通過した後の信号の波形データと、前記変換手段による変換の結果得られる反射データと、を合成することで合成データを取得する合成手段と、
取得された合成データに基づいて位相の調整量を決定する決定手段と、を含む請求項７に記載の半導体集積回路。
【請求項９】
前記出力手段によって出力される信号の位相は出力のバッファの駆動力を変更することによって調整される請求項１から８のいずれか一項に記載の半導体集積回路。
【請求項１０】
前記出力手段によって出力される信号の位相は該信号の出力段に設けられたキャパシタを変更することによって調整される請求項１から９のいずれか一項に記載の半導体集積回路。
【請求項１１】
前記出力手段によって出力される信号の位相は、直列に接続された複数の遅延バッファのそれぞれから出力される信号のなかからひとつを選択することによって調整される請求項１から１０のいずれか一項に記載の半導体集積回路。
【請求項１２】
前記調整手段は、測定の結果得られる反射の特性に基づいて、前記再配線層から入力される信号の位相を調整する請求項１から１１のいずれか一項に記載の半導体集積回路。
【請求項１３】
前記再配線層から入力される信号の位相は、前記半導体集積回路の内部に設けられたインピーダンスの整合のための終端設定手段によって調整される請求項１２に記載の半導体集積回路。
【請求項１４】
再配線層を介して外部接続端子と接続される半導体チップに組み込まれた半導体集積回路であって、
前記再配線層における信号の反射の特性を測定する測定手段と、
前記再配線層から信号の入力を受ける入力手段と、
測定の結果得られる反射の特性に基づいて、前記入力手段が受ける信号の位相を調整する調整手段と、を備える半導体集積回路。
【請求項１５】
半導体チップと、
前記半導体チップと外部接続端子との間に設けられた再配線層と、を備え、
前記半導体チップは、
前記再配線層における信号の反射の特性を測定する測定手段と、
信号を前記再配線層に出力する出力手段と、
測定の結果得られる反射の特性に基づいて、前記出力手段によって出力される信号の位相を調整する調整手段と、を含む半導体デバイス。
【請求項１６】
半導体チップと、
前記半導体チップと外部接続端子との間に設けられた再配線層と、を備え、
前記半導体チップは、
前記再配線層における信号の反射の特性を測定する測定手段と、
前記再配線層から信号の入力を受ける入力手段と、
測定の結果得られる反射の特性に基づいて、前記入力手段が受ける信号の位相を調整する調整手段と、を含む半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体デバイスおよび方法に関する。
【背景技術】
【０００２】
携帯端末や無線機器などの大量生産品の市場において、より高い電気的性能や熱管理能力、さらなる低コスト化、一層の小型化・高集積化が望まれている。このような状況の中、パッケージの薄型化や集積能力の向上、技術的な性能改善といったニーズに対応可能な有力技術として、ウエハレベル／パネルレベルで部品を埋め込むパッケージ技術が注目されている。特に、ファンアウト型ウエハレベルパッケージ（Fan-Out Wafer Level Package、以下「ＦＯＷＬＰ」という）に大きな期待が寄せられており、将来的に、現在主流のフリップチップ・ボールグリッドアレイ（以下「ＦＣＢＧＡ」という）に置き換わると言われている。
【０００３】
一般的なＦＣＢＧＡでは、再配線層（Re-Distribution Layer、ＲＤＬ）を使用してダイとパッケージバンプとを接続し、パッケージ基板を使用してパッケージバンプとボールとを接続し、ボールを使用してパッケージとプリント基板とを接続するという構成を採る。これに対して、ＦＯＷＬＰでは、再配線層を使用してダイとプリント基板とを直に接続する構成をとる。
【０００４】
ＦＯＷＬＰの構成を成立させるため、ＦＯＷＬＰの再配線層は、従来のダイとパッケージバンプとを接続する機能に加え、ＦＣＢＧＡのパッケージ基板が担っていたパッケージバンプとボールとを接続する機能も追加で有する。そのため、ＦＯＷＬＰの再配線層の配線は、ＦＣＢＧＡの再配線層の配線と比較して総じて長くなる。
【０００５】
配線長が長くなった影響で、配線長が比較的短いＦＣＢＧＡでは無視できるレベルであった再配線層における信号反射を無視することができなくなってきた。特許文献１および特許文献２には、ＦＯＷＬＰの再配線層において伝送線路のインピーダンス管理やダイ・パッケージ・プリント基板の境界でのインピーダンス整合を施す技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４２１９号公報
【特許文献２】特開２０１１−２３９４６７公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１や特許文献２に記載される方法の他に、一般的なインピーダンス管理方法として、リファレンスプレーンやガードＧＮＤを設ける方法もある。しかしながら、再配線層にリファレンスプレーンやガードＧＮＤを設けると、再配線層のサイズが増大し、そもそもの狙いである小型化が阻害される。また、接合性（熱・反り）の観点からも、再配線層のサイズの増大は好ましくない。ダイやプリント基板との接合性が劣化するからである。したがって、リファレンスプレーンやガードＧＮＤ以外の方法で、再配線層における反射が半導体集積回路の動作に与える影響を低減または除去する手段が必要となる。
【０００８】
本発明はこうした課題に鑑みてなされたものであり、その目的は、再配線層のサイズの増大を抑えつつ、再配線層における信号の反射の影響を低減または除去できる技術の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は半導体集積回路に関する。この半導体集積回路は、再配線層を介して外部接続端子と接続される半導体チップに組み込まれた半導体集積回路であって、再配線層における信号の反射の特性を測定する測定手段と、信号を再配線層に出力する出力手段と、測定の結果得られる反射の特性に基づいて、出力手段によって出力される信号の位相を調整する調整手段と、を備える。
【００１０】
本発明の別の態様は、半導体デバイスである。この半導体デバイスは、半導体チップと、半導体チップと外部接続端子との間に設けられた再配線層と、を備える。半導体チップは、再配線層における信号の反射の特性を測定する測定手段と、信号を再配線層に出力する出力手段と、測定の結果得られる反射の特性に基づいて、出力手段によって出力される信号の位相を調整する調整手段と、を含む。
【００１１】
本発明のさらに別の態様は、半導体集積回路である。この半導体集積回路は、再配線層を介して外部接続端子と接続される半導体チップに組み込まれた半導体集積回路であって、再配線層における信号の反射の特性を測定する測定手段と、再配線層から信号の入力を受ける入力手段と、測定の結果得られる反射の特性に基づいて、入力手段が受ける信号の位相を調整する調整手段と、を備える。
【００１２】
本発明のさらに別の態様は、半導体デバイスである。この半導体デバイスは、半導体チップと、半導体チップと外部接続端子との間に設けられた再配線層と、を備える。半導体チップは、再配線層における信号の反射の特性を測定する測定手段と、再配線層から信号の入力を受ける入力手段と、測定の結果得られる反射の特性に基づいて、入力手段が受ける信号の位相を調整する調整手段と、を含む。
【発明の効果】
【００１３】
本発明によれば、再配線層のサイズの増大を抑えつつ、再配線層における信号の反射の影響を低減または除去できる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係る半導体集積回路が組み込まれた半導体チップのＦＯＷＬＰを模式的に示す断面図。
【図２】第１はんだボール、第２はんだボールからそれぞれ出力されるデータ信号、クロック信号を示す波形図。
【図３】図１の半導体集積回路の基本的な構成を示すブロック図。
【図４】図１の半導体集積回路における動作フローを示すチャート。
【図５】図３の電圧検知部で検知される反射波の電圧を示す模式図。
【図６】図３の電圧テーブルの一例を示すデータ構造図。
【図７】図３の遅延算出部における一連の処理の流れを示すフローチャート。
【図８】第１テーブルの一例を示すデータ構造図。
【図９】更新された第１テーブルの一例を示すデータ構造図。
【図１０】図３の参照テーブルの一例を示すデータ構造図。
【図１１】第２テーブルの一例を示すデータ構造図。
【図１２】データ設定テーブルの一例を示すデータ構造図。
【図１３】クロック設定テーブルの一例を示すデータ構造図。
【図１４】図１４（ａ）、（ｂ）は、クロック出力部の説明図。
【図１５】データ出力部の構成を示すブロック図。
【図１６】第２の実施の形態に係る半導体集積回路の基本的な構成を示すブロック図。
【図１７】クロック入力部およびデータ入力部の構成を示すブロック図。
【図１８】入出力設定テーブルの入力用の設定値の部分の一例を示すデータ構造図。
【図１９】第３の実施の形態に係る半導体集積回路の基本的な構成を示すブロック図。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態を説明する。ただし、本発明の実施の形態は以下の実施の形態に限定されるものではない。各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。
【００１６】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体集積回路が組み込まれた半導体チップ１０のＦＯＷＬＰ１２を模式的に示す断面図である。ＦＯＷＬＰ１２は半導体デバイスであり、半導体チップ１０と、再配線層１４と、封止樹脂１６と、はんだボール１８と、を備える。半導体チップ１０は、再配線層１４を介して外部接続端子である複数のはんだボール１８と電気的に接続される。
【００１７】
半導体チップ１０は、半導体集積回路で生成されたデータ信号を出力する第１Ｉ／Ｏパッド１０ａと、半導体集積回路で生成されたクロック信号を出力する第２Ｉ／Ｏパッド１０ｂと、を有する。各Ｉ／Ｏパッド１０ａ、１０ｂは、再配線層１４を介して第１はんだボール１８ａ、第２はんだボール１８ｂにそれぞれ接続される。データ信号は、データ信号のエッジがクロック信号のエッジに対応するように生成される。
【００１８】
図２は、第１はんだボール１８ａ、第２はんだボール１８ｂからそれぞれ出力されるデータ信号、クロック信号を示す波形図である。半導体集積回路を設計する際、再配線層１４は反射の無い伝送路、すなわちインピーダンスの不整合が無い伝送路として扱われる。この前提の下、第１はんだボール１８ａ、第２はんだボール１８ｂからそれぞれ出力されるデータ信号、クロック信号（以下、出力データ信号、出力クロック信号という）が図２の破線で示される理想的な波形を有するよう半導体集積回路が設計される。具体的には、第１Ｉ／Ｏパッド１０ａ、第２Ｉ／Ｏパッド１０ｂからそれぞれ出力されるデータ信号、クロック信号の遅延が調整される。
【００１９】
理想的な状態では、出力データ信号のエッジと出力クロック信号の対応するエッジとが揃う。具体的には、以下の通りである。タイミングｔｍを、出力クロック信号が動作電圧（すなわち、振幅）の半値Ｖｍを通過するタイミングとする。タイミングｔＬを、出力データ信号が半導体集積回路のローサイドのスレッショルド電圧ＶＬを通過するタイミングとする。タイミングｔＨを、出力データ信号が半導体集積回路のハイサイドのスレッショルド電圧ＶＨを通過するタイミングとする。ｔｍ−ｔＬ、ｔＨ−ｔｍがそれぞれ理想値となるようデータ信号とクロック信号との位相差が調整されている。
【００２０】
なお、本実施の形態では、ＶＬ、ＶＨをそれぞれ動作電圧の２０％、８０％とする。つまり、動作電圧を１２００ｍＶとすると、ＶＬは２４０ｍＶ、ＶＨは９６０ｍＶ、Ｖｍは６００ｍＶとなる。
【００２１】
現実には、上述の通り、再配線層１４では無視できない大きさの反射が生じる。この反射により、データ信号およびクロック信号は歪められる。図２の実線は再配線層１４における反射により歪められた出力データ信号および出力クロック信号の波形を示す。反射の影響により、タイミングｔｍはタイミングｔｍ’に、タイミングｔＬはタイミングｔＬ’に、タイミングｔＨはタイミングｔＨ’に、なる。ｔｍ’−ｔＬ’、ｔＨ’−ｔｍ’はそれぞれ理想値からずれる。
【００２２】
本実施の形態では、反射を低減するのではなく、反射は生じるものとして反射の特性を測定する。半導体集積回路は、測定された反射の特性に基づいて理想的な状態からのズレ量を推定し、そのズレが小さくなるように半導体チップ１０から出力される信号の位相を調整する。図２の例では、ｔｍ−ｔＬ＞ｔｍ’−ｔＬ’、ｔＨ−ｔｍ＜ｔＨ’−ｔｍ’であるから、クロック信号に対してデータ信号を遅らせるようそれらの信号の位相差が調整される。これにより、反射による信号への影響を低減することができる。
【００２３】
図３は、第１の実施の形態に係る半導体集積回路１０２の基本的な構成を示すブロック図である。上述の通り半導体集積回路１０２は半導体チップ１０に組み込まれており、半導体集積回路１０２と外部装置１０７との間には再配線層１４が設けられている。外部装置１０７は、プリント基板２０１と、対向集積回路２０２と、を含む。再配線層１４は、半導体集積回路１０２と外部装置１０７とを配線により接続する。具体的には、再配線層１４は半導体集積回路１０２のＩ／Ｏパッドと外部接続端子であるはんだボールとを結線し、はんだボールは外部装置１０７に含まれるプリント基板２０１のはんだバンプに取り付けられる。
【００２４】
半導体集積回路１０２は、反射測定部１０３と、タイミング調整部１０４と、入出力部１０５と、内部回路１０６と、を備える。反射測定部１０３は、再配線層１４におけるインピーダンスの不整合により生じる信号の反射の特性を測定する。反射測定部１０３は、再配線層１４に含まれる配線のうちデータ信号が通過するデータ信号配線に測定用のパルス波を出力し、該配線の反射の特性を測定してもよい。あるいはまた、反射測定部１０３は、クロック信号が通過するクロック信号配線にパルス波を出力し、該配線の反射の特性を測定してもよい。あるいはまた、反射測定部１０３は、反射測定専用の配線にパルス波を出力し、該配線の反射の特性を測定してもよい。この場合、半導体集積回路１０２は反射測定専用の配線についての測定結果を、データ信号配線やクロック信号配線に適用してもよい。タイミング調整部１０４は、反射測定部１０３での測定の結果得られる反射の特性に基づいて、入出力部１０５によって出力されるデータ信号またはクロック信号もしくはその両方の位相を調整する。例えばタイミング調整部１０４は、位相の調整量を算出する。入出力部１０５は、タイミング調整部１０４によって算出された調整量に従い、データ信号とクロック信号とを再配線層１４に出力し、かつ再配線層１４からデータ信号およびクロック信号の入力を受ける。内部回路１０６は、画像処理、圧縮・伸長処理、暗号・復号、通信処理、揮発性メモリ、不揮発性メモリなどの機能を実現する回路である。大規模半導体集積回路（Large Scale Integration、ＬＳＩ）では数十の内部回路が集積されていることが多い。
【００２５】
反射測定部１０３は、コマンド送受部４０１と、パルス波生成部４０２と、反射入出力部４０３と、電圧検知部４０４と、を含む。タイミング調整部１０４は、タイミング制御部６０１と、電圧テーブル６０２と、遅延算出部６０３と、参照テーブル６０４と、設定テーブル６０５と、を含む。入出力部１０５は、クロック出力部１００１と、データ出力部１００２と、を含む。図４は、半導体集積回路１０２における動作フローを示すチャートである。以下、図３および図４を使用して本実施の形態の全体動作を説明する。なお、本実施の形態の動作は半導体集積回路１０２が通常動作を開始する前の初期化シーケンスの中で実施される。
【００２６】
Ｓ３００では、Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔの後、タイミング制御部６０１はコマンド送受部４０１に遅延調整コマンドを送信し、コマンド送受部４０１はその遅延調整コマンドを受信する。Ｓ３０１では、コマンド送受部４０１は、遅延調整コマンドを受けて、パルス波生成部４０２に動作開始の指示を送る。指示を受けたパルス波生成部４０２は、パルス波を生成し、生成されたパルス波を反射入出力部４０３に発行する。Ｓ３０２では、反射入出力部４０３は、パルス波を受信後、再配線層１４に向けて受信されたパルス波を出力する。その後、再配線層１４を伝搬するパルス波はインピーダンスミスマッチが生じている箇所で反射波となって反射入出力部４０３に返ってくる。Ｓ３０３では、反射入出力部４０３はそのように戻ってきた反射波を受信する。
【００２７】
Ｓ３０４では、反射入出力部４０３は、受信した反射波を電圧検知部４０４に出力し、電圧検知部４０４は反射波の振幅（すなわち電圧）を検知する。Ｓ３０５では、コマンド送受部４０１は、予め設定しておいた検知期間が経過した後、検知結果を示す検知データが整ったことを示すレディ信号をタイミング調整部１０４に送信する。タイミング制御部６０１は、レディ信号を受信する。なお、検知期間は、配線長および材質の誘電率の情報に基づいて予め導出されてもよい。また、コマンド送受部４０１は不図示のカウンタ回路を用いて検知期間の経過を検出してもよい。
【００２８】
Ｓ３０６では、タイミング制御部６０１は、レディ信号に応じて、検知データを要求するためのデータ要求信号を反射測定部１０３に送る。コマンド送受部４０１は、データ要求信号を受信する。Ｓ３０７では、コマンド送受部４０１は、データ要求信号に応じて、電圧検知部４０４に対して検知データをタイミング調整部１０４に送るよう指示を出す。その指示を受けて、電圧検知部４０４はタイミング調整部１０４に検知データを送信する。タイミング制御部６０１は、電圧検知部４０４から送信されてきた検知データを電圧テーブル６０２に格納する。
【００２９】
電圧テーブル６０２への検知データの格納が完了した後、Ｓ３０８では、タイミング制御部６０１は、遅延算出部６０３に対して算出開始の指示を出す。Ｓ３０９では、算出開始の指示を受けた遅延算出部６０３は、参照テーブル６０４を使用して遅延量を算出し、結果を設定テーブル６０５に格納する。なお、遅延算出部６０３における動作の詳細は後述する。
【００３０】
Ｓ３１０では、タイミング制御部６０１は、設定テーブル６０５のデータを入出力部１０５へ送信する。入出力部１０５は受信したデータを、クロック出力部１００１、データ出力部１００２の動作モードを決定するレジスタに書き込む。これにより、クロック出力部１００１およびデータ出力部１００２から出力される信号に対する反射の影響を低減できる。
【００３１】
反射測定部１０３における反射の特性の測定で用いられる各種パラメータについて説明する。本実施の形態の前提として、半導体集積回路１０２から外部装置１０７までの配線長はおおよそ３．５ｃｍ程度であるとする。まず電圧検知部４０４における検知期間を見積もる。本実施の形態では、信号の伝搬速度を概算し、算出結果から検知に必要な期間を算出する。
【００３２】
以下、具体的に説明する。まず信号の伝搬速度を概算する。なお、本実施の形態では光速を３００×１０８ｃｍ／ｓｅｃ、実効比誘電率を３．５として概算する。実効比誘電率の値は材質によって決まるので必ずしも３．５ではない。
伝搬速度  ＝  光速／ＳＱＲＴ（実効比誘電率）  ≒  １６ｃｍ／ｎｓｅｃ
【００３３】
次に配線長３．５ｃｍを伝搬するのに要する時間を算出する。
伝搬時間  ＝  配線長／伝搬速度  ≒  ２１９ｐｓｅｃ
ここで、伝搬する信号の反射波は、反射が起きた時点ではなく、反射測定部１０３に戻ってきてから検知されるため、反射波は、反射が起きるまでの時間（片道の伝搬時間）の２倍近い時間がないと検知できない。つまり、検知期間として最低４３８ｐｓｅｃ（２１９ｐｓｅｃ×２）の長さの期間が必要となる。なお、本実施の形態では、後述の理由により余裕を見て検知期間の長さを１０００ｐｓｅｃとする。
【００３４】
また、パルス波生成部４０２が出力するパルス波の振幅とスルーレートについて、一般的に、パルス波のスルーレートが高いほど、高精度な反射検知を行うことができる。ただし、実動作時に用いられるスルーレートと大きく異なるスルーレートを用いても、実動作時にそのような反射は生じない。そのため、実動作時のスルーレートを基準にしてパルス波のスルーレートを決めれてもよい。また、パルス波の振幅は、上述のスルーレートを実現でき、かつ実動作時の振幅に近い振幅が設定されてもよい。
【００３５】
本実施の形態では、パルス波生成部４０２で生成されるパルス波の最低振幅を５００ｍＶ、電圧検知部４０４でのサンプリング周期を５０ｐｓｅｃ、実動作時のスルーレートを２０Ｖ／ｎｓ、１５Ｖ／ｎｓ、１０Ｖ／ｎｓ、５Ｖ／ｎｓの何れかであるとする。その場合、パルス波生成部４０２は、振幅が５００ｍＶ以上でかつ、立ち上がり時間が５０ｐｓｅｃより早くかつ、スルーレートが２０Ｖ／ｎｓに近いパルス波を発生する必要がある。本実施の形態では、パルス波の振幅を１０００ｍＶ、スルーレートを２０Ｖ／ｎｓとする。
【００３６】
パルス波生成部４０２は、コマンド送受部４０１から指示を受けて、振幅が１０００ｍＶでスルーレートが２０Ｖ／ｎｓのパルス波を、反射入出力部４０３を介して再配線層１４に出力する。電圧検知部４０４は、不図示のカウンタ回路などを用いて１０００ｐｓｅｃの検知期間が満了したか否かを判定し、該検知期間が満了するまでパルス波の反射電圧を検知する。
【００３７】
図５は、電圧検知部４０４で検知される反射波の電圧を示す模式図である。反射が無い場合、パルス波の振幅Ｅｉがそのまま検知され、反射が生じた場合、反射分Ｅｒだけパルス波の振幅が変化する。Ｅｒ１〜Ｅｒ６は、サンプリング周期ごとの反射の様子を表す。時刻と、その時刻における検知電圧と、を記録していくことで、再配線層１４における反射の特性を得ることができる。反射の特性は、どの時刻にどの程度の大きさの反射が存在するかを示すデータであってもよく、反射のプロファイルと表現されてもよい。
【００３８】
図３に戻り、タイミング調整部１０４をより詳細に説明する。タイミング制御部６０１は、反射測定部１０３に対して遅延調整コマンドを送り、反射測定部１０３に測定を開始させる。タイミング制御部６０１は反射測定部１０３から検知完了を示すレディ信号を受け取ると、電圧検知部４０４から検知データを取得し、電圧テーブル６０２に格納する。
【００３９】
タイミング調整部１０４での調整の対象は再配線層１４における反射である。したがって、再配線層１４より外側のプリント基板２０１や対向集積回路２０２における反射は調整外であり、その反射を示す検知データは電圧テーブル６０２に格納されなくてもよい。これにより電圧テーブル６０２の格納に必要なメモリ量を削減できる。なお、再配線層１４とプリント基板２０１との境界およびプリント基板２０１と対向集積回路２０２との境界では、相対的に大きな反射が生じるため、反射測定部１０３は反射がそれら三つの要素のうちのどれで生じたかを特定することができる。
【００４０】
本実施の形態では、説明を分かりやすくするため、再配線層１４に対応する検知期間を５０ｐｓｅｃ〜４５０ｐｓｅｃとするが、この検知期間は再配線層１４上での配線の長さに応じて決まるので、再配線層１４が異なれば異なる。また、本実施の形態では、再配線層１４とプリント基板２０１との境界およびプリント基板２０１と対向集積回路２０２との境界を確実に検出するため、検知期間を１０００ｐｓｅｃとしている。これにより、再配線層１４、プリント基板２０１、対向集積回路２０２の全ての要素における反射を検知することができる。
【００４１】
なお、伝送シミュレーションなどを用いれば、予め再配線層１４とプリント基板２０１との境界に対応するタイミングおよびプリント基板２０１と対向集積回路２０２との境界に対応するタイミングを予測することが可能である。その場合、予め、再配線層１４の反射データだけを採取できる検知期間を設定してもよい。
【００４２】
図６は、図３の電圧テーブル６０２の一例を示すデータ構造図である。電圧テーブル６０２は、検知時刻と、該検知時刻における検知電圧と、を対応付けて保持する。４５０ｐｓｅｃ以降のデータは、再配線層１４より先のプリント基板２０１のデータとなりタイミング調整部１０４における調整には不要なため本テーブルには格納されていない。本実施の形態ではサンプリング周期を５０ｐｓｅｃとし、５０ｐｓｅｃごとに電圧の検知が行われる。したがって、検知時刻は５０ｐｓｅｃ間隔となる。
【００４３】
図７は、図３の遅延算出部６０３における一連の処理の流れを示すフローチャートである。タイミング制御部６０１は遅延算出部６０３に遅延算出の指示を出し、遅延算出部６０３は図７に示される処理フローを開始する。Ｓ７０１では、遅延算出部６０３は電圧テーブル６０２からデータを読み出し、実際の反射時刻と反射量とを含む反射データに変換する。反射波は、実際に反射が起きた時刻に検知されるのではなく、反射が起きた時刻に反射波が反射測定部１０３まで戻ってくる時間を足し合わせた往復時間で検知されるため、その補正が行われる。具体的には遅延算出部６０３は検知時刻を実際の反射が起きる時刻（片道時間）に換算する。また、遅延算出部６０３は、検知電圧は反射を含む電圧であるため、反射が無い電圧から反射を含む電圧を減算し、反射量を算出する。具体的には、本実施の形態におけるパルス波の振幅は１０００ｍＶである。そのため反射が無い場合の検知電圧は１０００ｍＶとなる。例えば反射を含む検知電圧が９８３ｍＶであった場合の反射量は、１０００ｍＶ−９８３ｍＶ＝１７ｍＶと算出される。遅延算出部６０３は、電圧テーブル６０２を参照して上述の通り反射時刻と反射量とを算出し、演算用の一時的な第１テーブル６５０に格納する。図８は、第１テーブル６５０の一例を示すデータ構造図である。第１テーブル６５０は、実際の反射が起きる時刻である反射時刻と、検知電圧と、反射量と、を対応付けて保持する。
【００４４】
図７に戻り、Ｓ７０２では、遅延算出部６０３は反射量を動作電圧に合わせてスケーリングする。遅延算出部６０３は、パルス波の電圧振幅と実動作電圧の振幅とが異なる場合に、実動作電圧に合わせて反射量をスケーリングする処理を行う。パルス波の振幅と実動作電圧の振幅とが同一の場合は本処理をスキップしてもよい。本実施の形態での実動作電圧を１２００ｍＶとした場合、パルス波の振幅は１０００ｍＶである。したがって、パルス波に対応して検知される反射量（反射電圧）を１．２倍すれば、実動作時の反射電圧にスケーリングされる。遅延算出部６０３は、第１テーブル６５０を参照し、そこに保持されている反射量に上述のスケーリング処理を行うことで第１テーブル６５０を更新する。図９は、更新された第１テーブル６５０の一例を示すデータ構造図である。
【００４５】
図７に戻り、Ｓ７０３では、遅延算出部６０３は遅延算出用の参照テーブル６０４のデータを読み出し、読み出されたデータにＳ７０２で得られた結果を合成することで合成データを生成する。遅延算出部６０３は、予めシミュレーションなどで求めておいた実動作を想定した電圧波形データに、Ｓ７０２で導出した反射波形データを重畳（加算）し、反射を考慮に入れた実動作時の電圧波形データを生成する。
【００４６】
図１０は、参照テーブル６０４の一例を示すデータ構造図である。参照テーブル６０４は、伝送路シミュレーションやタイミングシミュレーションなどのシミュレーションを実施することで予め導出される。遅延算出部６０３は、参照テーブル６０４のデータに更新された第１テーブル６５０のデータを重畳した結果である合成データを、演算用の一時的な第２テーブル６５２に格納する。
【００４７】
図１１は、第２テーブル６５２の一例を示すデータ構造図である。第２テーブル６５２は、時刻と、反射が無いとした場合の波形の振幅である反射無振幅と、反射が有る場合の波形の振幅である反射込振幅と、を対応付けて保持する。図１１において、反射無振幅［ｍＶ］の列には、再配線層１４における反射が無い前提で予め行われたシミュレーションで導出された値が入っている。反射込振幅［ｍＶ］の列には、反射無振幅［ｍＶ］の列の値に、Ｓ７０２で更新された反射量を加算した値が入っている。具体的には、時刻＝５０ｐｓｅｃに対応する反射無振幅は２３４ｍＶであり、これは図１０に示される参照テーブル６０４でもその通りである。図９に示される更新後の第１テーブル６５０を参照すると、反射時刻＝５０ｐｓｅｃに対する更新後の反射量は２０ｍＶである。したがって、図１１の第２テーブル６５２において、時刻＝５０ｐｓｅｃに対応する反射込振幅は２３４ｍＶ−２０ｍＶ＝２１４ｍＶとなる。
【００４８】
本実施の形態では上述の通りＶＬは２４０ｍＶである。したがって、図１１に示される第２テーブル６５２においてＶＬに最も近い反射無振幅は２４４ｍＶとなる。したがって、反射が無いときにデータ信号がＶＬに到達するタイミングｔＬは５２ｐｓｅｃとなる。一方、図１１に示される第２テーブル６５２においてＶＬに最も近い反射込振幅は２４３ｍＶとなる。したがって、反射が有るときにデータ信号がＶＬに到達するタイミングｔＬ’は５６ｐｓｅｃとなる。
【００４９】
本実施の形態では上述の通りＶＨは９６０ｍＶである。したがって、図１１に示される第２テーブル６５２においてＶＨに最も近い反射無振幅は９５６ｍＶとなる。したがって、反射が無いときにデータ信号がＶＨに到達するタイミングｔＨは２０４ｐｓｅｃとなる。一方、図１１に示される第２テーブル６５２においてＶＨに最も近い反射込振幅は９６３ｍＶとなる。したがって、反射が有るときにデータ信号がＶＨに到達するタイミングｔＨ’までの期間の長さは２１６ｐｓｅｃとなる。
【００５０】
本実施の形態では上述の通りＶｍは６００ｍＶである。したがって、図１１に示される第２テーブル６５２においてＶｍに最も近い反射無振幅は６００ｍＶとなる。したがって、反射が無いときにクロック信号がＶｍに到達するタイミングｔｍは１２８ｐｓｅｃとなる。一方、図１１に示される第２テーブル６５２においてＶｍに最も近い反射込振幅は５９９ｍＶとなる。したがって、反射が有るときにクロック信号がＶｍに到達するタイミングｔｍ’は１３０ｐｓｅｃとなる。
【００５１】
図７に戻り、Ｓ７０４では、遅延算出部６０３は、反射の有無で、スレッショルド電圧に到達するまでの期間がどの程度ぶれるか（反射による遅延変動）を算出する。図１１にはその算出結果が示されており、ＶＬについてはｔＬ−ｔＬ’＝４ｐｓｅｃ、ＶＨについてはｔＨ−ｔＨ’＝１２ｐｓｅｃ、Ｖｍについてはｔｍ−ｔｍ’＝２ｐｓｅｃのブレ量となる。
【００５２】
Ｓ７０５では、遅延算出部６０３は、Ｓ７０４で算出された位相の調整前のブレ量の大きさから、クロック信号およびデータ信号の位相の調整を実施するか否かを判断する。具体的には、遅延算出部６０３は、反射が無い前提で行われた設計時のタイミング検証において設定されたタイミングマージンとブレ量とを比較することによって判定する。本実施の形態では、クロック信号とデータ信号とのタイミングマージンを９ｐｓｅｃとする。タイミングマージンは、データ信号がＶＨに到達するタイミングとクロック信号がＶｍに到達するタイミングとの差、およびクロック信号がＶｍに到達するタイミングとデータ信号がＶＬに到達するタイミングとの差に対して設定される。これらの差と差の設計値との差であるブレ量はタイミングマージンよりも小さいことが要求される。図１１の例で、反射が無い場合のｔＨ−ｔｍ、ｔｍ−ｔＬがそれぞれ設計値に等しい場合、
（ｔＨ’−ｔｍ’）−設計値＝
ｔＨ’−ｔｍ’−（ｔＨ−ｔｍ）＝
（ｔＨ’−ｔＨ）−（ｔｍ’−ｔｍ）＝
１２ｐｓｅｃ−２ｐｓｅｃ＝
１０ｐｓｅｃ  ＞  ９ｐｓｅｃ
となり、ブレ量がタイミングマージンを上回る。したがって、Ｓ７０５では、遅延算出部６０３はクロック信号とデータ信号との位相差の調整を実施すると判断する。
なお、ブレ量がタイミングマージンを逸脱しない場合は遅延算出部６０３は調整をしないと判断し、後述のＳ７０６、Ｓ７０７をスキップする。
【００５３】
Ｓ７０６では、遅延算出部６０３は、反射によるタイミングのブレをキャンセルするためのクロック信号とデータ信号との位相調整量を導出する。クロック信号の位相調整の影響は、データ信号の位相調整の影響よりも広範囲に渡る傾向がある。したがって、本実施の形態では、まずデータ信号の位相調整で対処し、それでも調整量が不足する場合、クロック信号の位相調整で対処する。なお、必ずしもこの方針に従う必要はない。
【００５４】
本実施の形態における信号の位相調整は、半導体集積回路１０２の信号の出力段に設けられた遅延回路やバッファやキャパシタの容量で設定される信号の遅延量を調整することで行われる。本実施の形態では、設定テーブル６０５はデータ信号用のデータ設定テーブル６０５ａとクロック信号用のクロック設定テーブル６０５ｂとを有する。
【００５５】
図１２は、データ設定テーブル６０５ａの一例を示すデータ構造図である。データ設定テーブル６０５ａは、データ遅延設定ＩＤと、バッファの駆動力と、オンダイキャパシタの容量と、それらの設定により達成される遅延量と、を対応付けて保持する。例えば、実動作時のデータ遅延設定ＩＤが、「０００１１１００」であった場合、駆動力＝８ｍＡ、オンダイ容量＝１．０ｎＦの設定が選択され、４０ｐｓｅｃの遅延が生じる。これをデータ遅延設定ＩＤ「０００１１１０１」に変更すると、駆動力＝８ｍＡ、オンダイ容量＝１．２ｎＦに設定が変更され、遅延は３５ｐｓｅｃとなる。その結果、設定変更により遅延を５ｐｓｅｃ短縮できる。この遅延設定の変更がデータ信号に適用された場合、（ｔＨ’−ｔｍ’）と設計値との差は１０ｐｓｅｃ−５ｐｓｅｃ＝５ｐｓｅｃとなって９ｐｓｅｃ未満に抑制される。これにより、タイミングマージンが満たされる。なお、データ遅延設定ＩＤを「００１１１０１１」あるいは「０００１１１１０」に変更しても、上記のように遅延を短縮し、タイミングマージンを満たすことができる。このとき、どの遅延設定を変更先として選択するかは、駆動力を変更したときの信号品質への影響とオンダイ容量を変更したときの信号品質への影響とを事前にシミュレーションで検討し、検討結果に応じて決定してもよい。なお、データ信号の遅延調整だけでは対処できない場合は、併せてクロック信号の遅延を調整してもよい。
【００５６】
図１３は、クロック設定テーブル６０５ｂの一例を示すデータ構造図である。クロック設定テーブル６０５ｂは、クロック遅延設定ＩＤと、付加遅延と、バッファの駆動力と、オンダイキャパシタの容量と、それらの設定により達成される遅延量と、を対応付けて保持する。
【００５７】
図７に戻り、Ｓ７０７では、遅延算出部６０３はＳ７０６で導出した遅延量に対応する遅延設定ＩＤを設定テーブル６０５から選択する。遅延算出部６０３は、クロック信号に関しては図１３に示されるクロック設定テーブル６０５ｂを参照して、８ビットのクロック遅延設定ＩＤのなかからひとつを選択する。遅延算出部６０３は、データ信号に関しては図１２に示されるデータ設定テーブル６０５ａを参照して、８ビットのデータ遅延設定ＩＤのなかからひとつを選択する。
【００５８】
遅延算出部６０３の処理が完了した後、タイミング制御部６０１は、遅延算出部６０３で選択された遅延設定ＩＤを入出力部１０５に送信する。これで、タイミング調整部１０４の動作は完了する。
【００５９】
図１４（ａ）、（ｂ）は、クロック出力部１００１の説明図である。図１４（ａ）はクロック出力部１００１の構成を示すブロック図であり、図１４（ｂ）は遅延クロックのイメージを示す波形図である。図１５は、データ出力部１００２の構成を示すブロック図である。なお、クロック出力部１００１やデータ出力部１００２の構成はこれに限定されず、遅延を生成できる回路であればどのような構成が採用されてもよい。
【００６０】
クロック出力部１００１は、遅延バッファ部１１０１と、クロック選択部１１０２と、クロック遅延設定部１１０３と、クロックバッファ１１０４と、を有する。遅延バッファ部１１０１は直列に接続された多段の遅延バッファを有し、入力されたクロックＣＩに対して複数の遅延クロックＣＤ０、ＣＤ１、ＣＤ２、ＣＤ３を生成する（図１４（ｂ））。複数の遅延クロックＣＤ０、ＣＤ１、ＣＤ２、ＣＤ３は、互いに所定量だけ遅延する。
【００６１】
クロック選択部１１０２は、遅延バッファ部１１０１から提供される複数の遅延クロックＣＤ０、ＣＤ１、ＣＤ２、ＣＤ３から特定の遅延クロックを選択する。クロック選択部１１０２は、クロック設定テーブル６０５ｂで選択されている付加遅延に対応する遅延クロックを選択し、クロックバッファ１１０４に出力する。具体的には、クロック選択部１１０２はタイミング調整部１０４からクロック遅延設定ＩＤを受信する。クロック選択部１１０２はクロック設定テーブル６０５ｂを参照し、受信したクロック遅延設定ＩＤに対応する付加遅延を特定する。クロック選択部１１０２は、複数の遅延クロックＣＤ０、ＣＤ１、ＣＤ２、ＣＤ３のなかから、特定された付加遅延を与える遅延クロックを選択する。図１４（ｂ）の例では、複数の遅延クロックＣＤ０、ＣＤ１、ＣＤ２、ＣＤ３はそれぞれ付加遅延０ｐｓｅｃ、２５ｐｓｅｃ、５０ｐｓｅｃ、７５ｐｓｅｃを与える。
【００６２】
クロック遅延設定部１１０３は、クロックバッファ１１０４の動作設定、例えばスルーレートを変更することで遅延を微調整する。クロック遅延設定部１１０３は、タイミング調整部１０４からクロック遅延設定ＩＤを受信する。クロック遅延設定部１１０３はクロック設定テーブル６０５ｂを参照し、受信したクロック遅延設定ＩＤに対応する駆動力およびオンダイ容量を特定する。クロック遅延設定部１１０３は、クロックバッファ１１０４の駆動力およびオンダイ容量を、特定された駆動力およびオンダイ容量に設定する。クロックバッファ１１０４はクロック選択部１１０２で選択された遅延クロックを受けてバッファリングし、クロック信号ＣＬを出力する。なお、駆動力およびオンダイ容量の調整に加えて、またはその代わりに、遅延バッファ部１１０１に含まれる各遅延バッファの動作電圧を調整してもよい。
【００６３】
データ出力部１００２は、データ遅延設定部１３０１と、データバッファ１３０２と、を有する。データ遅延設定部１３０１は、データバッファ１３０２の動作設定、例えばスルーレートを変更することでデータ信号ＤＴの遅延を調整する。データ遅延設定部１３０１は、タイミング調整部１０４からデータ遅延設定ＩＤを受信する。データ遅延設定部１３０１はデータ設定テーブル６０５ａを参照し、受信したデータ遅延設定ＩＤに対応する駆動力およびオンダイ容量を特定する。データ遅延設定部１３０１は、データバッファ１３０２の駆動力およびオンダイ容量を、特定された駆動力およびオンダイ容量に設定する。データバッファ１３０２は内部回路１０６で生成されたデータ信号ＤＩを受けてバッファリングし、データ信号ＤＴを出力する。
【００６４】
本実施の形態に係る半導体集積回路１０２によると、再配線層１４における反射の特性を測定し、測定結果に基づいて半導体集積回路１０２から出力される信号の位相を調整する。これにより、信号の反射により生じるタイミングの変動を抑制することができる。その結果、半導体集積回路１０２の動作の確実性を高めることができる。
【００６５】
通常、製造時のばらつき等により再配線層１４における反射の特性には個体差があり、高い精度で予測することは難しい。設計段階でインピーダンスマッチング等の反射対策を施したとしても、同じ理由で実機では反射の影響が無視できなくなることが多い。本実施の形態では反射を抑制するのではなく測定し、測定結果に応じてパッケージごとに適応的に信号を調整することができるので、反射の特性の予測が困難な状況でも信号品質を高めることができる。
【００６６】
（第２の実施の形態）
図１６は、第２の実施の形態に係る半導体集積回路１９０５の基本的な構成を示すブロック図である。半導体集積回路１９０５は半導体チップ１９０６に組み込まれており、半導体集積回路１９０５と外部装置１０７との間には再配線層１４が設けられている。半導体集積回路１９０５は、反射測定部１０３と、タイミング調整部１９０４と、入出力部１９０７と、内部回路１０６と、を備える。タイミング調整部１９０４は第１の実施の形態の設定テーブル６０５の代わりに入出力設定テーブル１９０３を含む。入出力部１９０７は、クロック出力部１００１と、データ出力部１００２と、クロック入力部１９０１と、データ入力部１９０２と、を含む。
【００６７】
図１７は、クロック入力部１９０１およびデータ入力部１９０２の構成を示すブロック図である。クロック入力部１９０１は、クロック終端設定部２００１と、クロック入力バッファ２００３と、を有する。データ入力部１９０２は、データ終端設定部２００２と、データ入力バッファ２００４と、を有する。
【００６８】
クロック入力バッファ２００３は、対向集積回路２０２からプリント基板２０１および再配線層１４を介して入力クロック信号ＣＬＩを受信する。クロック入力バッファ２００３は、クロック終端設定部２００１により設定される所定の終端処理を、受信した入力クロック信号ＣＬＩに施し、処理後クロック信号ＣＬＡとして内部回路１０６に送信する。終端処理により、処理後クロック信号ＣＬＡの位相が調整される。
【００６９】
入出力設定テーブル１９０３は、第１の実施の形態に示される出力用の設定値に加えて、入力される信号の位相を調整するための設定値を保持する。図１８は、入出力設定テーブル１９０３の入力用の設定値の部分１９０３ａの一例を示すデータ構造図である。入出力設定テーブル１９０３は、入力クロック信号について、入力遅延設定ＩＤと、オンダイキャパシタの容量と、遅延量と、を対応付けて保持する。入出力設定テーブル１９０３はまた、入力データ信号について、入力遅延設定ＩＤと、オンダイキャパシタの容量と、遅延量と、を対応付けて保持する。
【００７０】
図１７に戻り、タイミング調整部１９０４は反射の特性の測定結果から入力クロック信号、入力データ信号のそれぞれに付与されるべき遅延量を算出し、該遅延量に対応する入力遅延設定ＩＤを入出力設定テーブル１９０３から特定する。タイミング調整部１９０４は特定された入力遅延設定ＩＤをクロック終端設定部２００１およびデータ終端設定部２００２に通知する。
【００７１】
クロック終端設定部２００１は、入出力設定テーブル１９０３を参照し、取得したクロック用の入力遅延設定ＩＤに対応するクロック終端設定すなわちオンダイ容量を特定する。クロック終端設定部２００１は、特定された終端設定をクロック入力バッファ２００３に適用する。具体的には、クロック終端設定部２００１はクロック入力バッファ２００３のオンダイ容量を特定されたオンダイ容量に設定する。これにより、処理後クロック信号ＣＬＡに所望の位相が付与される。
【００７２】
データ入力バッファ２００４は、対向集積回路２０２からプリント基板２０１および再配線層１４を介して入力データ信号ＤＴＩを受信する。データ入力バッファ２００４は、データ終端設定部２００２により設定される所定の終端処理を、受信した入力データ信号ＤＴＩに施し、処理後データ信号ＤＴＡとして内部回路１０６に送信する。終端処理により、処理後データ信号ＤＴＡの位相が調整される。
【００７３】
データ終端設定部２００２は、入出力設定テーブル１９０３を参照し、取得したデータ用の入力遅延設定ＩＤに対応するデータ終端設定すなわちオンダイ容量を特定する。データ終端設定部２００２は、特定された終端設定をデータ入力バッファ２００４に適用する。具体的には、データ終端設定部２００２はデータ入力バッファ２００４のオンダイ容量を特定されたオンダイ容量に設定する。これにより、処理後データ信号ＤＴＡに所望の位相が付与される。
【００７４】
本実施の形態に係る半導体集積回路１９０５によると、第１の実施の形態に係る半導体集積回路１０２によって奏される作用効果と同様の作用効果が奏される。加えて、クロック入力部１９０１とデータ入力部１９０２とを設けることで、送信側だけでなく、受信側でも位相調整を行うことができる。したがって、第１の実施の形態よりも細かい位相調整を行うことができる。
【００７５】
（第３の実施の形態）
図１９は、第３の実施の形態に係る半導体集積回路２１０２の基本的な構成を示すブロック図である。半導体集積回路２１０２と外部装置１０７との間には再配線層１４が設けられている。半導体集積回路２１０２は、反射測定部２２０１と、タイミング調整部１０４と、入出力部２２０２と、内部回路１０６と、を備える。第３の実施の形態では、第１の実施の形態の反射測定部１０３からパルス波生成部４０２と反射入出力部４０３とを除去し、代わりに入出力部２２０２と通信するための第１経路２２０３および第２経路２２０４を設ける。第１経路２２０３はパルス生成コマンド用のものであり、第２経路２２０４は反射波データ用のものである。
【００７６】
入出力部２２０２は、第１の実施の形態のパルス波生成部４０２および反射入出力部４０３が実現する機能と、通常動作時の入出力機能と、反射検知動作時の入出力機能と、を切り替え可能に構成される。このような構成を採用することで、実動作用の入出力部を用いて反射測定を行うことができ、第１の実施の形態のように実動作用の入出力部とは別に反射測定用の入出力部を持つ必要がなくなる。これにより回路規模を削減できる。
【００７７】
反射測定部２２０１は、コマンド送受部４０１と、電圧検知部４０４と、を含む。入出力部２２０２は、パルス生成部２３０１と、入出力データ選択部２３０２と、データ入力部１９０２と、データ出力部１００２と、を含む。コマンド送受部４０１は、タイミング調整部１０４からのコマンドを受けて、反射測定を開始する。コマンド送受部４０１は第１経路２２０３を介してパルス生成部２３０１に、パルス発行コマンドＰＣを送信する。パルス発行コマンドＰＣを受けたパルス生成部２３０１は、指示されたパルス波を生成し、入出力データ選択部２３０２に出力する。パルス生成部２３０１はパルス発行コマンドＰＣを入出力データ選択部２３０２に出力する。
【００７８】
入出力データ選択部２３０２は、内部回路１０６によって生成されたデータおよびパルス生成部２３０１によって生成されたパルス波のうちのひとつを選択し、出力する。入出力データ選択部２３０２は、パルス発行コマンドＰＣに応じて出力するデータを切り替える。例えば、パルス発行コマンドＰＣを受けて入出力データ選択部２３０２は、パルス波を出力すると決定する。入出力データ選択部２３０２から出力されたパルス波はデータ出力部１００２に入り、データ出力部１００２から再配線層１４に出力される。なお、本実施の形態では、出力部としてデータ出力部１００２を使用したが、出力部であれば特に制約はなく、例えば、クロック出力部１００１が使用されてもよい。
【００７９】
その後、再配線層１４に出力されたパルス波は、インピーダンスの不整合が生じている箇所で反射波となって戻ってくる。反射波は、データ入力部１９０２に入力され、データ入力部１９０２から入出力データ選択部２３０２に送られる。なお、本実施の形態では、反射波をデータ入力部１９０２で受けるが、入力部であれば特に制約は無く、例えばクロック入力部１９０１で受けてもよい。
【００８０】
反射波を受けた入出力データ選択部２３０２は、第２経路２２０４を介して反射データを電圧検知部４０４に送る。以降の処理は、第１、第２の実施の形態の処理と同様である。
【００８１】
以上、実施の形態に係る半導体集積回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８２】
第１から第３の実施の形態の中で示されたテーブル値は説明を目的として設定された例示的な値であり、これに限られない。テーブル値はアプリケーション等により様々であってよい。
【００８３】
第１から第３の実施の形態において、半導体集積回路は、再配線層１４における反射の特性を測定するための測定モードと、データ信号およびクロック信号を入出力する通常動作モードと、を有してもよい。シーケンスとしては、第１の実施の形態に示されたようにパワーオンリセットの後に測定モードに入り、測定が完了し遅延設定が完了すると通常動作モードに入ってもよい。あるいはまた、半導体集積回路は、外部からのコマンドに応じて測定モードに入ってもよい。あるいはまた、半導体集積回路は、周期的に測定モードに入ってもよい。
【００８４】
第１から第３の実施の形態では、パッケージとしてＦＯＷＬＰが採用される場合を説明したが、これに限られず、再配線層を有するパッケージであれば等しく実施の形態に係る技術的思想を適用できる。例えば、ＷＬＣＳＰ（Wafer level Chip Size Package）やＦＣＢＧＡに実施の形態に係る技術的思想を適用してもよい。
【符号の説明】
【００８５】
１０  半導体チップ、  １２  ＦＯＷＬＰ、  １４  再配線層、  １６  封止樹脂、  １８  はんだボール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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