(57)【要約】【課題】  炭化ケイ素半導体デバイス及びその製造方法を提供する。【解決手段】  半導体デバイスは、第１の面から炭化ケイ素半導体本体内に延在するトレンチ構造を包含する。トレンチ構造は、トレンチ構造の下部に補助電極、及び補助電極と第１の面との間に配置されたゲート電極を包含する。シールド領域が、トレンチ構造の下部において補助電極に隣接し、及びドリフト構造と第１のｐｎ接合を形成する。【選択図】      図３Ｂ
2018164081.tif 000002
【特許請求の範囲】
【請求項１】
第１の面から炭化ケイ素半導体本体内に延在するトレンチ構造であって、前記トレンチ構造の下部の補助電極と、前記補助電極と前記第１の面との間に配置されたゲート電極とを含むトレンチ構造と、
前記トレンチ構造の前記下部の前記補助電極に隣接し、ドリフト構造と第１のｐｎ接合を形成するシールド領域と、
を含む、半導体デバイス。
【請求項２】
前記補助電極が、前記シールド領域と低オーミック接触する、請求項１に記載の半導体デバイス。
【請求項３】
前記補助電極が、前記第１の面から前記トレンチ構造の前記下部まで延在する接続部分を含む、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記ゲート電極を含む前記トレンチ構造の第１のセグメントが、前記トレンチ構造の水平長手方向に沿って前記接続部分を含む第２のセグメントと交互に存在し、前記水平長手方向が、前記第１の面と平行である、請求項３に記載の半導体デバイス。
【請求項５】
第１の負荷電極と前記第１の面との間にゲート導体構造をさらに含み、前記ゲート導体構造が、前記トレンチ構造内の前記ゲート電極の分離した部分を接続する、請求項１〜４の何れか一項に記載の半導体デバイス。
【請求項６】
前記ゲート導体構造が、前記ゲート電極に直接隣接する第１の接続部分と、前記トレンチ構造の隣り合うトレンチ構造間の前記半導体本体のメサ部分の上の第２の接続部分と、前記第１及び第２の接続部分の隣り合う接続部分を横方向に接続する第３の接続部分とを含む、請求項５に記載の半導体デバイス。
【請求項７】
前記トレンチ構造がグリッドを形成する、請求項１〜４の何れか一項に記載の半導体デバイス。
【請求項８】
前記トレンチ構造のストライプ部分間に形成されたメサ部分の水平断面が、矩形、ひし形、及び六角形の内の１つである、請求項７に記載の半導体デバイス。
【請求項９】
前記シールド領域が、前記トレンチ構造の前記下部の前記補助電極の下に配置される、請求項１〜８の何れか一項に記載の半導体デバイス。
【請求項１０】
前記トレンチ構造が、前記ゲート電極及び前記補助電極を分離する分離誘電体を含む、請求項１〜９の何れか一項に記載の半導体デバイス。
【請求項１１】
前記ドリフト構造と第２のｐｎ接合を形成し、及び前記第１の面と前記本体領域との間に形成されたソースゾーンと第３のｐｎ接合を形成する前記本体領域をさらに含む、請求項１〜１０の何れか一項に記載の半導体デバイス。
【請求項１２】
前記ソースゾーン及び前記本体領域が、前記第１の面に直接隣接する、請求項１１に記載の半導体デバイス。
【請求項１３】
前記第１の面に沿って、前記ソースゾーンが、前記本体領域の接触部分を水平に取り囲む、請求項１１又は１２に記載の半導体デバイス。
【請求項１４】
前記ドリフト構造が、低濃度にドープされたドリフトゾーンと、及び前記本体領域と前記ドリフトゾーンとの間の電流拡散ゾーンとを含み、前記電流拡散ゾーンが、横方向に前記シールド領域と隣接し、及び前記シールド領域が、前記ドリフトゾーンに隣接する、請求項１１〜１３の何れか一項に記載の半導体デバイス。
【請求項１５】
前記補助電極が、前記シールド領域に隣接する金属インタフェース層を含む、請求項１〜１４の何れか一項に記載の半導体デバイス。
【請求項１６】
第１の面から炭化ケイ素半導体本体内に延在し、並びに、それぞれトレンチ構造の第１の側壁から反対側の第２の側壁へと延在する第１及び第２のセグメントを含む、前記トレンチ構造と、
前記第１のセグメント内に形成され、及び前記トレンチ構造の下部において前記半導体本体から誘電的に絶縁されたゲート電極と、
前記第２のセグメントに形成された補助電極と、
前記トレンチ構造の前記下部の前記補助電極と隣接し、及び前記半導体本体のドリフト構造と第１のｐｎ接合を形成するシールド領域と、
前記補助電極及び前記ドリフト構造を分離するフィールド誘電体と、
を含む、半導体デバイス。
【請求項１７】
前記第１のセグメントが、第１のトレンチ構造に形成され、及び前記第２のセグメントが、第２のトレンチ構造に形成される、請求項１６に記載の半導体デバイス。
【請求項１８】
前記第１のセグメント及び前記第２のセグメントが、前記トレンチ構造の水平長手方向に沿って交互に存在し、前記水平長手方向が、前記第１の面と平行である、請求項１７に記載の半導体デバイス。
【請求項１９】
前記ドリフト構造と第２のｐｎ接合を形成し、及びソースゾーンと第３のｐｎ接合を形成する本体領域をさらに含み、前記ソースゾーンが、前記第１の面と前記本体領域との間に形成される、請求項１６〜１８の何れか一項に記載の半導体デバイス。
【請求項２０】
前記ドリフト構造が、低濃度にドープされたドリフトゾーン、及び前記本体領域と前記ドリフトゾーンとの間の電流拡散ゾーンとを含み、前記電流拡散ゾーンが、横方向に前記シールド領域に隣接し、及び前記シールド領域が、前記ドープされたドリフトゾーンに直接隣接する、請求項１９に記載の半導体デバイス。
【請求項２１】
炭化ケイ素デバイスの製造方法であって、
ドリフト層構造と第２のｐｎ接合を形成する本体層を含む炭化ケイ素基板の処理面にトレンチを形成するステップであって、前記本体層は、前記処理面と前記ドリフト層構造との間に存在し、及び前記トレンチが、前記ドリフト層構造を露出させることと、
前記トレンチの下部を通してドーパントを注入することによって、前記ドリフト層構造と第１のｐｎ接合を形成するシールド領域を形成することと、
前記トレンチの側壁上に誘電体スペーサを形成することと、
前記トレンチの下部セクションに補助電極の埋込部分を形成することであって、前記埋込部分が、前記シールド領域に隣接する、埋込部分を形成することと、
を含む方法。
【請求項２２】
前記埋込部分を形成することが、高濃度にドープされた多結晶シリコンを堆積することを含む、請求項２１に記載の方法。
【請求項２３】
選択的な酸化物成長によって、前記埋込部分の露出面上に分離誘電体を形成することをさらに含む、請求項２２に記載の方法。
【請求項２４】
前記トレンチを補助材料で充填し、及び／又は覆い、並びに、前記トレンチの前記下部を通して注入された前記ドーパントを活性化するため、及び／又は注入損傷をアニールするために前記炭化ケイ素基板を加熱することをさらに含む、請求項２０〜２３の何れか一項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
電力半導体デバイスは、高い最大電流密度と、高い電圧阻止能力とを兼ね備える。一般的な電力半導体デバイスは、負荷電流が半導体ダイの２つの向かい合った面の間を流れるように、垂直構造を有する。垂直デバイスでは、電力半導体デバイスの最大電流定格は、その面積に比例し、及び電圧阻止能力は、半導体ダイにおけるドリフト領域の高さ又は垂直延在部と正の相関がある。ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）及びＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの電力半導体スイッチでは、ゲート誘電体によって本体領域に容量結合されたゲート電極が、本体領域を流れる負荷電流を制御する。ＳｉＣのような高い固有の破壊電界強度を持つ半導体の場合に、高い阻止電圧が、ドリフト領域の特性の代わりに、ゲート誘電体の誘電強度が電力半導体デバイスの電圧阻止能力を決定し得るように、ゲート誘電体付近で強い電界を生じさせる。
【０００２】
電圧阻止能力をさらに高めるとともに、電流定格及びオン状態抵抗率に対する悪影響なしに、又は電流定格及びオン状態抵抗率に対する低い悪影響だけで、半導体デバイスのアバランシェ耐久性を向上させる必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
本開示は、第１の面から炭化ケイ素半導体本体内に延在するトレンチ構造を包含する半導体デバイスに関する。トレンチ構造は、トレンチ構造の下部に補助電極、及び補助電極と第１の面との間に配置されてもよいゲート電極を包含してもよい。シールド領域が、トレンチ構造の下部において補助電極に隣接してもよく、及びドリフト構造と第１のｐｎ接合を形成してもよい。
【０００４】
本開示はさらに、第１の面から炭化ケイ素半導体本体内に延在するトレンチ構造を包含する半導体デバイスに関する。トレンチ構造は、第１及び第２のセグメントを包含する。第１及び第２のセグメントのそれぞれは、トレンチ構造の第１の側壁から反対側の第２の側壁へと延在する。第１のセグメント内のゲート電極が、トレンチ構造の下部において半導体本体から誘電的に絶縁される。補助電極が、第２のセグメント内に形成される。シールド領域が、トレンチ構造の下部において補助電極と隣接し、及び半導体本体のドリフト構造と第１のｐｎ接合を形成する。フィールド誘電体が、補助電極及びドリフト構造を分離する。
【０００５】
本開示は、炭化ケイ素デバイスの製造方法にも関する。ドリフト層構造と第２のｐｎ接合を形成する本体層を包含する炭化ケイ素基板の処理面にトレンチが形成され、本体層は、処理面とドリフト層構造との間に存在する。トレンチは、ドリフト層構造を露出させる。トレンチの下部を通してドーパントが注入されることによって、ドリフト層構造と第１のｐｎ接合を形成するシールド領域が形成される。誘電体スペーサが、トレンチの側壁上に形成される。補助電極の埋込部分が、トレンチの下部セクションに形成され、埋込部分は、シールド領域に隣接する。
【０００６】
さらなる実施形態が、従属クレームに記載される。当業者は、以下の詳細な説明を読めば、及び添付の図面を見ることにより、追加の特徴及び利点を認識するだろう。
【０００７】
添付の図面は、本実施形態のさらなる理解をもたらすために包含され、本明細書に組み込まれ、及び本明細書の一部を構成する。図面は、本実施形態を図示し、詳細な説明と共に、実施形態の原理の説明に役立つ。さらなる実施形態及び意図された利点は、以下の詳細な説明を参照することにより、より深く理解されるようになるので、容易に認識されるだろう。
【図面の簡単な説明】
【０００８】
【図１】ある実施形態による、ゲート電極が少なくとも上部セクションに形成される第１のセグメントを備え、及び補助電極が第１の面とシールド領域との間に延在する第２のセグメントを備えたトレンチ構造を包含する半導体デバイスの一部分の概略垂直断面図である。
【図２Ａ】ある実施形態による、第１のトレンチ構造に形成された第１のセグメントと、第２のトレンチ構造に形成された第２のセグメントとを備えた半導体デバイスの一部分の概略垂直断面図である。
【図２Ｂ】さらなる実施形態による、第１のセグメントにおいて、ゲート電極が補助電極の埋込部分を半導体本体の第１の面から引き離す、半導体デバイスの一部分の概略斜視図である。
【図２Ｃ】別の実施形態による、第１及び第２のセグメントがトレンチ構造の長手方向軸に沿って交互に存在する、半導体デバイスの一部分の概略斜視図である。
【図２Ｄ】さらなる実施形態による、トレンチ構造の第１のセグメントにおいて、補助電極の埋込部分を第１の面から引き離すゲート電極を備えた、半導体デバイスの一部分の概略垂直断面図である。
【図３Ａ】ある実施形態による、ストライプ形状のトレンチ構造を備えた、半導体デバイスの一部分の概略水平断面図である。
【図３Ｂ】トレンチ構造の長手方向軸に対して直交するＢ−Ｂ線に沿った図３Ａの半導体デバイス部分の概略垂直断面図である。
【図３Ｃ】トレンチ構造の長手方向軸に沿うＣ−Ｃ線に沿った、図３Ａの半導体デバイス部分の概略垂直断面図である。
【図４Ａ】分離されたゲート電極部分を接続するゲート導体構造に関する、ある実施形態による半導体デバイスの一部分の概略平面図である。
【図４Ｂ】トレンチ構造の長手方向軸に対して直交するＢ−Ｂ線に沿った図４Ａの半導体デバイス部分の概略垂直断面図である。
【図４Ｃ】トレンチ構造の長手方向軸に対して直交するＣ−Ｃ線に沿った図４Ａの半導体デバイス部分の概略垂直断面図である。
【図４Ｄ】トレンチ電極構造の長手方向軸に沿うＤ−Ｄ線に沿った、図４Ａの半導体デバイス部分の概略垂直断面図である。
【図４Ｅ】メサ部分の長手方向軸に沿うＥ−Ｅ線に沿った、図４Ａの半導体デバイス部分の概略垂直断面図である。
【図５Ａ】法線に対して傾斜した平行な側壁を備えたトレンチ構造に関する、ある実施形態による半導体デバイスの一部分の概略平面図である。
【図５Ｂ】トレンチ構造の長手方向軸に対して直交するＢ−Ｂ線に沿った図５Ａの半導体デバイス部分の概略垂直断面図である。
【図６Ａ】平行な垂直側壁及び＜１１−２０＞結晶軸に対して平行な長手方向軸を持つトレンチ構造に関する、ある実施形態による半導体デバイスの一部分の概略平面図である。
【図６Ｂ】トレンチ構造の長手方向軸に対して直交するＢ−Ｂ線に沿った図６Ａの半導体デバイス部分の概略垂直断面図である。
【図７Ａ】平行な垂直側壁及び＜１−１００＞結晶軸に対して平行な長手方向軸を持つトレンチ構造に関する、ある実施形態による半導体デバイスの一部分の概略平面図である。
【図７Ｂ】トレンチ構造の長手方向軸に対して直交するＢ−Ｂ線に沿った図７Ａの半導体デバイス部分の概略垂直断面図である。
【図８Ａ】グリッド形状のトレンチ構造に関するある実施形態による、半導体デバイスの一部分の概略水平及び垂直断面図である。
【図８Ｂ】グリッド形状のトレンチ構造に関するある実施形態による、半導体デバイスの一部分の概略水平及び垂直断面図である。
【図９Ａ】グリッド形状のトレンチ構造に関するさらなる実施形態による、半導体デバイスの一部分の概略水平及び垂直断面図である。
【図９Ｂ】グリッド形状のトレンチ構造に関するさらなる実施形態による、半導体デバイスの一部分の概略水平及び垂直断面図である。
【図１０Ａ】さらなる実施形態による半導体デバイスの一部分の概略水平断面図である。
【図１０Ｂ】さらなる実施形態による半導体デバイスの一部分の概略水平断面図である。
【図１１】ある実施形態による、埋込シールド領域に隣接する補助電極を備えた半導体デバイスの製造方法の簡易フローチャートである。
【図１２Ａ】トレンチ形成後の、シールド領域に隣接した補助電極を備えた半導体デバイスの製造方法を示すための、半導体基板の一部分の概略垂直断面図である。
【図１２Ｂ】トレンチの垂直突起にシールド領域を形成した後の図１２Ａの半導体基板部分の概略垂直断面図である。
【図１２Ｃ】熱処理中の図１２Ｂの半導体基板部分の概略垂直断面図である。
【図１２Ｄ】犠牲酸化層の形成後の図１２Ｃの半導体基板部分の概略垂直断面図である。
【図１２Ｅ】誘電体スペーサ形成後の図１２Ｄの半導体基板部分の概略垂直断面図である。
【図１２Ｆ】トレンチの下部部分に形成された補助電極の選択的酸化後の図１２Ｅの半導体基板部分の概略垂直断面図である。
【図１２Ｇ】ゲート電極形成後の図１２Ｆの半導体基板部分の概略垂直断面図である。
【発明を実施するための形態】
【０００９】
以下の詳細な説明では、本明細書の一部を成し、及び特定の実施形態の図示として示される添付の図面が参照される。他の実施形態を利用することができ、及び本開示の範囲から逸脱することなく構造的又は論理的変更を行うことができることが理解されるものとする。例えば、ある実施形態に関して図示又は記載される特徴は、またさらなる実施形態を生み出すために他の実施形態に対して、又は他の実施形態と併せて使用することができる。本開示は、そのような変更形態及び変形形態を包含することが意図されている。例は、添付の請求項の範囲を限定するものと解釈されない特定の言語を用いて記載される。図面は、一定の縮尺ではなく、単なる例示目的のものである。別段の言明のない限り、異なる図面における対応する要素は、同じ参照符号で示される。
【００１０】
「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「包含する（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」などといった用語は、非制限的であり、これらの用語は、記載された構造、要素又は特徴の存在を示すが、追加の要素又は特徴を除外しない。冠詞「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、単数だけでなく、複数も包含することが意図される。
【００１１】
「電気的に接続された」という用語は、電気接続された要素間の永続的な低オーミック接続（例えば、当該要素間の直接的接触又は金属及び／若しくは高濃度にドープされた半導体材料を介した低オーミック接続）を表す。「電気結合された」という用語は、信号伝送に適した１つ又は複数の介在要素が、電気結合された要素（例えば、低オーミック接続を第１の状態で、及び高オーミック電気減結合を第２の状態で一時的に提供するように制御可能な要素）間に存在し得ることを包含する。
【００１２】
図面は、ドーピングの型「ｎ」又は「ｐ」の隣に「−」又は「＋」を示すことによって、相対ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域が、必ずしも同じ絶対ドーピング濃度を有するとは限らない。例えば、２つの異なる「ｎ」ドーピング領域が、同じ又は異なる絶対ドーピング濃度を有していてもよい。
【００１３】
図１は、トランジスタセルＴＣを包含する半導体デバイス５００を示す。半導体デバイス５００は、例として、ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、例えば、金属ゲートを備えたＦＥＴ並びに半導体材料に由来するゲートを備えたＦＥＴに関する通常の意味におけるＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、又はＭＣＤ（ＭＯＳ制御ダイオード）でもよく、又はそれを包含してもよい。
【００１４】
半導体デバイス５００は、炭化ケイ素（ＳｉＣ）に基づく半導体本体１００を包含する。トランジスタセルＴＣは、半導体本体１００の第１の面１０１によって定義される前面に形成される。ドリフト構造１３０は、トランジスタセルＴＣと、裏側の半導体本体１００の第２の面１０２との間に形成され、第２の面１０２は、第１の面１０１と平行である。第１及び第２の面１０１、１０２と平行な方向は、水平方向であり、第１の面１０１に直交する方向は、垂直方向を定義する。
【００１５】
ドリフト構造１３０は、第２の面１０２に直接隣接してもよい高濃度にドープされたベース部分１３９、及びトランジスタセルＴＣと高濃度にドープされたベース部分１３９との間の低濃度にドープされたドリフトゾーン１３１を包含してもよい。ドリフト構造１３０は、電流拡散ゾーンをさらに包含してもよい。電流拡散ゾーンは、本体領域１２０と、低濃度にドープされたドリフトゾーン１３１との間に配置されてもよい。電流拡散ゾーンは、ドリフトゾーン１３１よりも高いドーピング濃度を有する。
【００１６】
トレンチ構造１５０は、第１の面１０１から半導体本体１００内及びドリフト構造１３０内に延在する。半導体本体１００のメサ部分１９０は、トレンチ構造１５０に側方で直接隣接し、且つ隣り合うトレンチ構造１５０を互いに分離する。トレンチ構造１５０は、半導体本体１００に少なくとも１つのトレンチを含めばよい。本明細書を通して、トレンチは、半導体デバイス５００の電極トレンチでもよい。
【００１７】
メサ部分１９０は、ドリフト構造１３０と第２のｐｎ接合ｐｎ２を形成し、及びソースゾーン１１０と第３のｐｎ接合ｐｎ３を形成する本体領域１２０を包含し、ソースゾーン１１０は、本体領域１２０と、第１の面１０１との間にある。
【００１８】
トレンチ構造１５０は、第１のセグメント１５１及び第２のセグメント１５２を包含する。第１及び第２のセグメント１５１、１５２は、トレンチ構造１５０の第１の側壁から反対側の第２の側壁へと横方向に延在し、第１及び第２の側壁は、傾斜している（例えば、第１の面１０１に対して垂直である）。第１及び第２の側壁は、断面平面に直角に延在するトレンチ構造１５０の長辺を形成する。
【００１９】
第１のセグメント１５１は、少なくとも第１のセグメント１５１の上部セクションに形成されるゲート電極１５５を包含し、上部セクションは、第１の面１０１に向く。ゲート電極１５５が、例えば補助電極１５７の埋込部分によって、トレンチ構造１５０の下部から間隔を空けるように、ゲート電極１５５は、上部セクションだけに形成されてもよい。他の実施形態によれば、ゲート電極１５５は、第１のセグメント１５１の上部から下部へと延在し、誘電体構造（例えば、ゲート誘電体１５３又は別の誘電体の部分）が、トレンチ構造１５０の下部に沿って、ゲート電極１５５を半導体本体１００から誘電的に絶縁する。ゲート誘電体１５３は、ゲート電極１５５を半導体本体１００から電気的に分離することができる。ゲート電極１５５は、第１のセグメント１５１の両長辺のゲート誘電体１５３の２つの部分間で、第１のセグメント１５１の上部部分を完全に充填してもよい。
【００２０】
第２のセグメント１５２は、少なくとも第１の面１０１と同一平面上にある平面からトレンチ構造１５０の下部へと延在する補助電極１５７を包含する。フィールド誘電体１５９が、半導体本体１００から（例えば、ドリフト構造１３０から）補助電極１５７を側方で分離してもよい。フィールド誘電体１５９の厚さは、ゲート誘電体１５３の厚さ以上であってもよい。補助電極１５７は、トレンチ構造１５０の両長辺のフィールド誘電体１５９の部分間で、トレンチ構造１５０の下部部分を完全に充填してもよい。
【００２１】
ゲート電極１５５は、ゲート端子Ｇに電気的に接続されてもよい。ソースゾーン１１０及び本体領域１２０は、第１の負荷端子Ｌ１に電気的に接続されてもよい。補助電極１５７は、第１の負荷端子Ｌ１、半導体デバイス５００の別の端子、又は内部ドライバ若しくは電圧調整回路の出力に電気的に接続されてもよい。
【００２２】
少なくとも第２のセグメント１５２の下部のシールド領域１４０が、補助電極１５７とオーミック接触（具体的には低オーミック接触）し、及びドリフト構造１３０と第１のｐｎ接合ｐｎ１を形成する。シールド領域１４０は、少なくとも第２のセグメント１５２の垂直突起に形成されてもよく、及び補助電極１５７に直接隣接してもよい。シールド領域１４０の垂直延在部ｖ０は、少なくとも５００ｎｍ（例えば、少なくとも１．５μｍ又は少なくとも２．０μｍ）でもよい。半導体デバイス５００は、複数の分離したシールド領域１４０を含んでもよい。例えば、ドリフト構造１３０の複数の部分が、シールド領域１４０を互いに分離してもよい。複数のシールド領域１４０は、ドリフト構造１３０と複数のそれぞれの第１のｐｎ接合ｐｎ１を形成してもよい。
【００２３】
トランジスタセルＴＣは、ｐドープ本体領域１２０、ｎドープソースゾーン１１０及びｎドープドリフトゾーン１３１を備えたｎチャネル型のものでもよく、又はｎドープ本体領域１２０、ｐドープソースゾーン１１０及びｐドープドリフトゾーン１３１を備えたｐチャネルトランジスタセルでもよい。以下の説明は、ｎチャネルトランジスタセルＴＣを備えた半導体デバイス５００に関する。同様の考えが、ｐチャネルトランジスタセルＴＣを備えた半導体デバイスに当てはまる。
【００２４】
閾値電圧を超えるゲート端子Ｇの電圧は、トランジスタセルＴＣをオンにする。電界効果により、蓄積された少数電荷担体が、ゲート誘電体１５３に沿って本体領域１２０において、反転チャネルを形成する。反転チャネルは、負荷電流が本体領域１２０及び第１の負荷端子Ｌ１と第２の負荷端子Ｌ２との間を流れるように、ソースゾーン１１０をドリフト構造１３０に接続する。
【００２５】
ゲート端子Ｇの電圧が閾値電圧を下回ると、トランジスタセルＴＣがオフになる。オフ状態では、第２のｐｎ接合ｐｎ２は、逆バイアスをかけられたままであり、ドリフトゾーン１３１の垂直延在部、及び第２のｐｎ接合ｐｎ２とベース部分１３９との間のドリフトゾーン１３１のドーパント濃度が、半導体デバイス５００の電圧阻止能力を決定する。シールド領域１４０から側方に延在する空乏層が、第２の負荷端子Ｌ２の電位に対してゲート誘電体１５３をある程度シールドし、及び第１のｐｎ接合ｐｎ１において電圧破壊をクランプする。埋込補助電極１５７は、シールド領域１４０と、例えば第１の負荷端子Ｌ１との間の直接的な低オーミック接続の一部を形成する。
【００２６】
補助電極１５７は、電荷担体の移動度が高濃度にドープされた単結晶炭化ケイ素のものよりも大幅に高い材料に由来する。例えば、補助電極１５７は、金属含有層及び／若しくは高濃度にドープされた多結晶シリコンから構成されてもよく、又は金属含有層及び／若しくは高濃度にドープされた多結晶シリコンを包含してもよい。アバランシェ破壊の場合、補助電極は、低オーミック経路に沿って、及びメサ部分１９０を通る垂直の電荷担体の流れなしに、第１の負荷端子Ｌ１に対してアバランシェ電流を流出させ、電荷担体は、ソースゾーン１１０、本体領域１２０及びドリフトゾーン１３１によって形成される寄生ｎｐｎバイポーラ接合トランジスタのベース電流として有効となり得る。このようにして、シールド領域１４０と組み合わせた補助電極１５７は、半導体デバイス５００のアバランシェ耐久性を大幅に向上させる。
【００２７】
メサ部分１９０のドープ領域を通るシールド領域の接続を用いた方法と比較して、より多くの半導体材料をトランジスタの機能性に割り当てることができる。隣り合うトレンチ構造１５０間の距離が縮小されてもよく、及び反転チャネルとドリフト構造１３０との間の接続抵抗を減らすために、本体領域１２０に直接隣接するドリフト構造１３０の部分のドーパント濃度をさらに増加させることができる。
【００２８】
第１のセグメント１５１及び第２のセグメント１５２は、第１のｐｎ接合ｐｎ１に沿った空乏領域の側方延在部が、ゲート誘電体１５３において有効な電界強度を低下させるように、並べて形成される。
【００２９】
図２Ａ及び２Ｂは、第１及び第２のセグメント１５１、１５２の異なる実施形態を示し、図２Ａでは、第１及び第２のセグメント１５１、１５２が、異なるトレンチ構造１５０に形成され、図２Ｂでは、第１及び第２のセグメント１５１、１５２が、同じトレンチ構造１５０の異なるセクションに形成される。図２Ａでは、第１のセグメント１５１が、第１のトレンチ構造１５０１にのみ形成され、第２のセグメント１５２が、第２のトレンチ構造１５０２にのみ形成され、第１及び第２のトレンチ構造１５０１、１５０２は、メサ部分１９０によって互いに分離される。
【００３０】
第１及び第２のトレンチ構造１５０１、１５０２は、長手方向軸が断面平面に直交したストライプ形状でもよく、第１及び第２のトレンチ構造１５０１、１５０２は、同じ幅及び同じ垂直延在部を有していてもよい。他の実施形態によれば、第１のトレンチ構造１５０１の第１の垂直延在部ｖ１は、第２のトレンチ構造１５０２の第２の垂直延在部ｖ２よりも小さくてもよい。１つ、２つ、又はそれ以上の第１のトレンチ構造１５０１が、１対の隣り合う第２のトレンチ構造１５０２の間に配置されてもよい。
【００３１】
ゲート電極１５５は、第１の面１０１から第１のトレンチ構造１５０１の下部まで延在する。補助電極１５７は、第１の面１０１から第２のトレンチ構造１５０２の下部まで延在する。ゲート電極１５５及び補助電極１５７は、高濃度ｐドープ多結晶シリコンの１回の単一堆積プロセスによって得られてもよい。ゲート電極１５５を半導体本体１００から分離するゲート誘電体１５３は、補助電極１５７をとりわけドリフト構造１３０から側方で分離するフィールド誘電体１５９の厚さ以下の厚さを有していてもよい。
【００３２】
図２Ｂでは、第１のセグメント１５１及び第２のセグメント１５２が、トレンチ構造１５０の水平長手方向軸に沿って交互に存在する。トレンチ構造１５０の長手方向軸に沿った第２のセグメント１５２の延在部は、アバランシェ破壊が第１のｐｎ接合ｐｎ１で止められる程度に、ドリフト構造１３０に直接隣接するゲート誘電体１５３の下部部分における電界強度が低下するように選択される。分離誘電体１５６は、同じトレンチ構造１５０において、ゲート電極１５５から補助電極１５７を電気的に絶縁する。ゲート誘電体１５３は、フィールド誘電体１５９と同じ厚さを有していてもよく、又は、ゲート誘電体１５３は、フィールド誘電体１５９よりも薄くてもよい。
【００３３】
図２Ｃでは、ゲート電極１５５は、ゲート電極１５５が、トレンチ構造１５０の第１のセグメント１５１において第１の面１０１と同一平面上にある平面から補助電極１５７の埋込部分１５７１を引き離すように、補助電極１５７の埋込部分１５７１と、第１の面１０１との間に、垂直方向に沿って配置される。第１の厚さｔｈ１を持つゲート誘電体１５３は、ゲート電極１５５を少なくとも本体領域１２０から側方で分離する。第１の厚さｔｈ１よりも大きくてもよい第２の厚さｔｈ２を持つフィールド誘電体１５９は、補助電極１５７を少なくともドリフト構造１３０から側方で分離する。
【００３４】
ゲート電極１５５と半導体本体１００との間の誘電体分離は別として、ゲート電極１５５は、トレンチ構造１５０の上部セクション全体を充填してもよい。補助電極１５７は、トレンチ構造１５０の下部セクションにおけるトレンチ構造１５０の長辺の両側壁上のフィールド誘電体１５９の２つの部分間で、トレンチ構造１５０を完全に充填してもよい。
【００３５】
トレンチ構造１５０の垂直突起におけるシールド領域１４０は、少なくとも０．５μｍ（例えば、少なくとも１．５μｍ）の垂直延在部ｖ０を有していてもよい。
【００３６】
図２Ｄの断面平面に平行した平面における第２のセグメントでは、トレンチ構造１５０は、補助電極１５７を第１の負荷端子Ｌ１、補助端子、又は半導体デバイス５００の内部ネットワークノードに電気的に接続する接続構造を包含してもよい。接続構造は、深い接触でもよい。ある実施形態によれば、ゲート電極１５５及び分離誘電体１５６は、第２のセグメントには存在せず、及び補助電極の接続部分は、第１の面１０１と同一平面上にある平面と、埋込部分１５７１との間に延在する。
【００３７】
図２Ｄでは、第１のセグメント１５１は、ゲート電極１５５を包含する上部セクションと、トレンチ構造１５０の下部との間の下部セクションにおいて、補助電極の埋込部分１５７１を包含する。シールド領域１４０は、トレンチ構造１５０の水平長手方向延在部全体に沿って、連続したストライプを形成する。第２のセグメント１５２は、補助電極１５７の接続部分１５７２をさらに包含する。分離誘電体１５６は、第１のセグメント１５１において、第１の面１０１と平行に延在する水平部分を包含する。
【００３８】
図３Ａ〜３Ｃは、六方晶格子のワイドバンドギャップ半導体材料（例えば、２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、６Ｈ−ＳｉＣ、又は１５Ｒ−ＳｉＣ）に由来する半導体本体１００を包含する半導体デバイス５００を示す。ある実施形態によれば、半導体材料は、４Ｈポリタイプの炭化ケイ素（４Ｈ−ＳｉＣ）である。
【００３９】
半導体本体１００の前面の第１の面１０１は、主結晶面と一致してもよく、第１の面１０１は、平面である。あるいは、第１の面１０１の配向は、その絶対値が、少なくとも２°及び最大で１２°でもよい軸外角度α（例えば、約４°）分だけ主結晶面に対して傾斜してもよく、第１の面１０１は、平面でもよく、又は互いに対して変位し、及び軸外角度α分だけ水平平均平面に対して傾斜した平行な第１の面セクションと、第１の面セクションに対して傾斜し、及び第１の面１０１の断面ラインが鋸歯状ラインに近似するように第１の面セクションを接続する第２の面セクションとを包含してもよい。
【００４０】
平面の第１の面１０１に対して、又は鋸歯状の第１の面１０１の平均平面に対して平行な方向が、水平方向である。平面の第１の面１０１に対する、又は鋸歯状の第１の面１０１の平均平面に対する法線１０４が、垂直方向を定義する。
【００４１】
図示された実施形態では、＜０００１＞結晶軸は、軸外角度α（＞０）分だけ法線１０４に対して傾斜しており、＜１１−２０＞結晶軸は、軸外角度α分だけ水平平面に対して傾斜しており、及び＜１−１００＞結晶軸は、図３Ｂの断面平面に直交して伸びる。
【００４２】
半導体本体１００の裏側では、第２の面１０２が、第１の面１０１に対して平行に延在する。前面の第１の面１０１と、裏側の第２の面１０２との間の距離は、半導体デバイス５００の公称阻止能力と正の相関がある。第１の面１０１と、第２の面１０２との間の半導体本体１００の全厚さは、数百ｎｍ〜数百μｍの範囲内であってもよい。
【００４３】
トランジスタセルＴＣは、第１の面１０１に沿って前面に形成される。ドリフト構造１３０は、トランジスタセルＴＣを第２の面１０２から分離する。ドリフト構造１３０は、第２の面１０２に直接隣接する高濃度にドープされたベース部分１３９、及びトランジスタセルＴＣと高濃度にドープされたベース部分１３９との間に低濃度にドープされたドリフトゾーン１３１を包含してもよい。
【００４４】
高濃度にドープされたベース部分１３９は、結晶インゴットから得られた基板部分でもよく、又は結晶インゴットから得られた基板部分を包含してもよく、及び第２の面１０２に直接隣接する第２の負荷電極３２０とオーミック接触を形成する。ベース部分１３９における平均ドーパント濃度は、第２の負荷電極３２０とのオーミック接触を確実にするのに十分な高さである。半導体デバイス５００がＩＧＦＥＴである、又はＩＧＦＥＴを包含する場合、ベース部分１３９は、ドリフトゾーン１３１と同じ導電型を有する。半導体デバイス５００がＩＧＢＴである場合、ベース部分１３９は、ドリフトゾーン１３１の相補導電型を有し、又は両方の導電型のゾーンを包含する。
【００４５】
ドリフトゾーン１３１は、ベース部分１３９上にエピタキシーによって成長される層に形成されてもよい。ドリフトゾーン１３１における平均純ドーパント濃度は、１Ｅ１５ｃｍ−３〜５Ｅ１６ｃｍ−３の範囲内でもよい。ドリフト構造１３０は、さらにドープされた領域、例えば、フィールド停止ゾーン、ドリフトゾーン１３１の導電型のバリアゾーン、又はカウンタードープ領域を包含してもよい。図示された実施形態では、ドリフト構造１３０は、ベース部分１３９とは反対側のドリフトゾーン１３１に直接隣接する電流拡散ゾーン１３２を包含する。電流拡散ゾーン１３２における平均ドーパント濃度は、ドリフトゾーン１３１の平均ドーパント濃度の少なくとも１５０％（例えば、ドリフトゾーン１３１の少なくとも２倍）である。
【００４６】
ドリフトゾーン１３１は、ベース部分１３９に直接隣接してもよく、又はドリフトゾーン１３１と単極ホモ接合を成すバッファ層が、ドリフトゾーン１３１とベース部分１３９との間に直接存在してもよく（挟まれてもよく）、例として、バッファ層の垂直延在部は、約１μｍでもよく、及びバッファ層の平均ドーパント濃度は、３Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３の範囲内でもよい。バッファ層は、半導体本体１００の機械的応力を緩和させ、欠陥密度を減少させ、及び／又はドリフト構造１３０において電界の成形に貢献することができる。
【００４７】
トランジスタセルＴＣは、第１の面１０１から半導体本体１００内及びドリフト構造１３０内に延在するトレンチ構造１５０に沿って形成される。半導体本体１００のメサ部分１９０は、隣り合うトレンチ構造１５０を互いに側方で分離する。
【００４８】
第１の水平方向に沿ったトレンチ構造１５０の長手方向延在部は、第１の水平方向に直交する第２の水平方向に沿ったトレンチ構造１５０の幅よりも大きい。トレンチ構造１５０は、トランジスタセル領域の一方の側から反対側へと延在する長いストライプでもよく、トレンチ構造１５０の長さは、最大数百マイクロメートル又は数ミリメートルでもよい。他の実施形態によれば、複数の分離されたトレンチ構造１５０が、トランジスタセル領域の一方の側から反対側へと延在するラインに沿って形成されてもよい。トレンチ構造１５０の下部は、尖っていてもよく、又は丸味を帯びていてもよい。
【００４９】
トレンチ構造１５０は、等しく間隔を空けてもよく、等しい幅を有してもよく、及び規則的なパターンを形成してもよく、トレンチ構造１５０のピッチ（中心間距離）は、１μｍ〜１０μｍ（例えば、２μｍ〜５μｍ）の範囲内でもよい。トレンチ構造１５０の垂直延在部は、０．３μｍ〜５μｍの範囲内（例えば、０．５μｍ〜２μｍの範囲内）でもよい。
【００５０】
トレンチ構造１５０の長辺における側壁は、第１の面１０１に対して垂直でもよく、法線１０４に対して斜めでもよく、又は第１の面１０１までの距離が増加するにつれてテーパー状になってもよい。例えば、垂直方向に対するトレンチ構造１５０のテーパー角は、軸外角度αに等しくてもよく、又は２つの向かい合った長手方向メサ側壁の少なくとも第１のメサ側壁１９１が、高い電荷担体移動度を持つ主結晶面（例えば、｛１１−２０｝結晶面）に形成されるように、±１度以下分だけ軸外角度αから逸脱してもよい。
【００５１】
第１のメサ側壁１９１の反対側の第２のメサ側壁１９２は、軸外角度αの２倍分だけ、例えば、４度以上分だけ（例えば、約８度分だけ）主結晶面に対して傾斜してもよい。第１及び第２のメサ側壁１９１、１９２は、中間メサ部分１９０の長手方向両側にあり、及び２つの隣り合うトレンチ構造１５０に直接隣接する。
【００５２】
各メサ部分１９０は、相互接続されたセクションを備えた１つのソースゾーン１１０を包含してもよく、又はメサ部分１９０内で互いに分離しているが、メサ部分１９０に直接隣接するメサ接触構造３１５を通る低インピーダンス経路によって互いに電気的に接続される２つ以上のソースゾーン１１０を包含してもよい。ソースゾーン１１０は、少なくとも第１のメサ側壁１９１に直接隣接し、及び第２のメサ側壁１９２に直接隣接してもよく、又は第２のメサ側壁１９２から間隔を空けてもよい。
【００５３】
メサ部分１９０は、ソースゾーン１１０をドリフト構造１３０から分離する本体領域１２０をさらに包含し、本体領域１２０は、ドリフト構造１３０と第２のｐｎ接合ｐｎ２を形成し、及びソースゾーン１１０と第３のｐｎ接合ｐｎ３を形成する。本体領域１２０は、少なくとも第１のメサ側壁１９１に直接隣接し、及び第２のメサ側壁１９２に直接隣接してもよく、又は第２のメサ側壁１９２から間隔を空けてもよい。本体領域１２０の垂直延在部は、トランジスタセルＴＣのチャネル長さに相当し、及び０．２μｍ〜１．５μｍの範囲内でもよい。本体領域１２０と単極接合を成すパッシベーションゾーン１２９は、第２のメサ側壁１９２に沿って形成されてもよい。
【００５４】
メサ接触構造３１５は、中間層誘電体２１０中を延在し、並びにソースゾーン１１０及び本体領域１２０を前面の第１の負荷電極３１０に電気的に接続する。メサ接触構造３１５は、第１の面１０１上で終わってもよく、及びメサ部分１９０の水平長手方向に沿って、ソースゾーン１１０及び本体領域１２０と交互に直接接触してもよい。例えば、ソースゾーン１１０は、主に又は独占的に第１のセグメント１５１に沿って形成されてもよく、及び本体領域１２０は、主に又は独占的に第２のセグメント１５２に沿って第１の面１０１に直接隣接してもよい。
【００５５】
第１の負荷電極３１０は、ＭＣＤのアノード端子として、ＩＧＦＥＴのソース端子として、若しくはＩＧＢＴのエミッタ端子として有効となり得る第１の負荷端子Ｌ１を形成してもよく、又は第１の負荷端子Ｌ１に電気的に接続若しくは結合されてもよい。
【００５６】
第２の負荷電極３２０は、第２の面１０２及びドリフト構造１３０のベース部分１３９に直接隣接する。裏面の第２の負荷電極３２０は、ＭＣＤのカソード端子として、ＩＧＦＥＴのドレイン端子として、若しくはＩＧＢＴのコレクタ端子として有効となり得る第２の負荷端子Ｌ２を形成してもよく、又は第２の負荷端子Ｌ２に電気的に接続、若しくは結合されてもよい。
【００５７】
シールド領域１４０が、トレンチ構造１５０の下部に沿って形成されてもよく、例えば、トレンチ構造１５０の下部に直接隣接してもよい。シールド領域１４０は、ドリフト構造１３０と（例えば、ドリフトゾーン１３１と）第１のｐｎ接合ｐｎ１を形成する。シールド領域１４０は、トレンチ構造１５０の垂直中心軸に対して対称でもよい。シールド領域１４０は、完全にトレンチ構造１５０の垂直突起内に存在してもよく、又はトレンチ構造１５０の垂直突起の中心部分にのみ形成されてもよい。シールド領域１４０における平均ドーパント濃度は、１Ｅ１７ｃｍ−３〜２Ｅ１９ｃｍ−３（例えば、８Ｅ１７ｃｍ−３〜８Ｅ１８ｃｍ−３）の範囲内でもよい。
【００５８】
トレンチ構造１５０は、高濃度にドープされた（例えば、ｐドープ）多結晶シリコン及び／又は金属含有層を包含してもよく、又はそれ（ら）から構成されてもよい導電ゲート電極１５５を包含する。ゲート電極１５５は、ゲート端子を形成する、又はゲート端子に電気的に接続若しくは結合されるゲートメタライゼーションに電気的に接続されてもよい。
【００５９】
ゲート誘電体１５３は、少なくとも第１のメサ側壁１９１に沿って、ゲート電極１５５を半導体本体１００から分離する。ゲート誘電体１５３は、半導体誘電体（例えば、熱成長又は堆積された半導体酸化物（例えば、酸化ケイ素））、半導体窒化物（例えば、堆積又は熱成長された窒化ケイ素）、半導体酸窒化物（例えば、酸窒化ケイ素）、その他の堆積された誘電体材料、又はそれらの任意の組み合わせを包含してもよく、又はそれから構成されてもよい。ある実施形態によれば、ゲート誘電体１５３は、堆積後に高密度化及び部分的に窒化させた酸化ケイ素に基づく。ゲート誘電体１５３は、１．０Ｖ〜８Ｖの範囲内のトランジスタセルＴＣの閾値電圧のために形成されてもよい。
【００６０】
トレンチ構造１５０は、シールド領域１４０と低抵抗インタフェースを形成する補助電極１５７をさらに包含する。例えば、補助電極１５７は、シールド領域１４０とオーミック接触（具体的には低オーミック接触）する。ある実施形態によれば、補助電極１５７は、シールド領域１４０に直接隣接してもよい。トレンチの下部における補助電極１５７とシールド領域１４０との間のインタフェースは、第１の面１０１に平行でもよい。補助電極１５７は、高濃度にドープされた（例えば、ｐドープ）多結晶シリコン及び／又は金属含有層を包含してもよく、又はそれ（ら）から構成されてもよい。
【００６１】
補助電極１５７は、ゲート端子Ｇの電位及び第２の負荷端子Ｌ２の電位とは異なる電位に電気的に接続される。ある実施形態によれば、補助電極１５７は、第１の負荷端子Ｌ１、補助端子、又は内部ネットワークノードに電気的に接続される。
【００６２】
分離誘電体１５６は、ゲート電極１５５から補助電極１５７を分離する。フィールド誘電体１５９は、ドリフト構造１３０から補助電極１５７を側方で分離してもよい。フィールド誘電体１５９は、トレンチ構造１５０の側壁に沿って形成されてもよく、及びトレンチ下部において開口部を有していてもよい。ある例では、フィールド誘電体１５９は、トレンチ構造１５０の側壁に沿ってのみ形成され、及び開口部は、トレンチ下部全体のサイズを有していてもよい。別の実施形態によれば、フィールド誘電体１５９は、トレンチ下部に沿って延在する部分を包含してもよく、残りの開口部は、トレンチ下部全体よりも小さい。
【００６３】
フィールド誘電体１５９の厚さｔｈ２は、ゲート誘電体１５３の厚さｔｈ１よりも大きくてもよい。例えば、フィールド誘電体１５９の厚さｔｈ２は、ゲート誘電体１５３の厚さｔｈ１の少なくとも１２０％（例えば、少なくとも１５０％）でもよい。
【００６４】
分離誘電体１５６及びフィールド誘電体１５９は、同じ構成を有していてもよく、及び／又は同じ材料を包含していてもよく、あるいは、異なる構成を有していてもよく、及び／又は異なる材料を包含していてもよい。例えば、分離誘電体１５６及びフィールド誘電体１５９は、堆積された酸化ケイ素、窒化ケイ素、酸窒化ケイ素、その他の堆積された誘電体材料、又はそれらの任意の組み合わせを包含してもよい。代替的に、又は堆積層に加えて、フィールド誘電体１５９は、熱成長された酸化ケイ素又は酸窒化ケイ素を包含してもよい。フィールド誘電体１５９の誘電破壊電圧は、ゲート誘電体１５３のものよりも大幅に高い。
【００６５】
トレンチ構造１５０の第１のセグメント１５１において、ゲート電極１５５は、補助電極１５７の埋込部分１５７１と、第１の面１０１と同一平面上にある平面との間に形成される。ゲート電極１５５は、埋込部分１５７１を第１の面１０１から引き離し、ゲート電極１５５は、第１のセグメント１５１においてトレンチ構造１５０の上部セクションを完全に充填し、及びトレンチ構造１５０の長手方向と平行に延在する第１のトレンチ側壁のゲート誘電体１５３の部分から、反対側のトレンチ側壁のゲート誘電体１５３の部分へと延在する。補助電極１５７の埋込部分１５７１は、トレンチ構造１５０の下部部分を完全に充填し、及びトレンチ構造１５０の第１のトレンチ側壁上のフィールド誘電体１５９の部分から、反対側のトレンチ側壁上のフィールド誘電体１５９の部分へと延在する。
【００６６】
トレンチ構造１５０の第２のセグメント１５２では、ゲート電極１５５は、存在せず、及び補助電極１５７は、垂直経路によって第１の負荷電極に直接接続される。
【００６７】
ある実施形態によれば、補助電極１５７の接続部分１５７２が、埋込部分１５７１と、第１の面１０１との間に延在してもよく、補助接触構造３１７が、接続部分１５７２を第１の負荷電極３１０に電気的に接続する。接続部分１５７２は、第２のセグメント１５２の上部セクションを完全に充填してもよく、及びトレンチ構造１５０の第１のトレンチ側壁上のフィールド誘電体１５９の部分から、第２の反対側のトレンチ側壁上のフィールド誘電体１５９の部分へと延在してもよい。
【００６８】
第２のセグメント１５２は、トレンチ構造１５０の水平長手方向に沿って、第１のセグメント１５１と交互に存在してもよく、水平長手方向は、第１の面１０１に平行である。水平長手方向に沿って、ゲート電極１５５を持たない第２のセグメント１５２に対する、ゲート電極１５５を持つ第１のセグメント１５１の長さ比は、少なくとも５：１（例えば、少なくとも１０：１）でもよい。
【００６９】
オン状態では、パッシベーションゾーン１２９は、第２のメサ側壁１９２に沿って（これに沿って、電荷担体の移動度が、第１のメサ側壁１９１に沿った場合よりも大幅に低くてもよい）、チャネル形成を抑制することができる。オン状態では、負荷電極が、第１のメサ側壁１９１に沿ってのみ流れる。
【００７０】
阻止モードでは、第１のｐｎ接合ｐｎ１に沿って延在する空乏ゾーンが、電流拡散ゾーン１３２内へと側方に延在し、及びゲート誘電体１５３における電界強度が３．５ＭＶ／ｃｍを超えない（例えば、３ＭＶ／ｃｍを超えない）ように、第２の負荷端子Ｌ２で印加される高電圧からゲート誘電体１５３をシールドする。トレンチ構造１５０の下部において補助電極１５７を通してシールド領域１４０に電気的に接続することは、比較例のメサ部分１９０におけるｐドープ領域と比較して高効率で、アバランシェ破壊の場合に、第１のｐｎ接合ｐｎ１を通るｎドープドリフトゾーン１３１から電荷担体（例えば、ホール）を流出させる。従って、隣り合うトレンチ構造１５０間の距離は、有効トランジスタ面積が増加するように減少させることができる。
【００７１】
電圧破壊は、シールド領域１４０に沿って止められ、その結果生じる破壊電流は、ドープされた単結晶炭化ケイ素よりも良好な導電率を持つ導電材料によって吸収されることが可能である。アバランシェの場合に、メサ部分１９０を通るあらゆる電荷担体の流れの不在が、ｎドープソースゾーン１１０、ｐドープ本体領域１２０、及びｎドープドリフト構造１３０によって形成される寄生ｎｐｎバイポーラ接合トランジスタをオンにすることを完全に抑制する。
【００７２】
トレンチ構造１５０の垂直突起にシールド領域１４０を配置することにより、開口トレンチの下部を通した注入によるシールド領域１４０の形成が容易になる。その結果、深いシールド領域１４０を、比較的低い加速エネルギーで形成することができる。より高濃度にドープされた電流拡散ゾーン１３２と組み合わせた深いシールド領域１４０により、オン状態抵抗のさらなる低下を容易にする側方補償構造を得ることができる。
【００７３】
接続部分１５７２が、トレンチ構造１５０内のゲート電極１５５を、分離誘電体１５６によって接続部分１５７２から絶縁される分離したゲート部分に分割する。トレンチ構造１５０内の分離したゲート部分は、ゲート接続ラインを包含するメタライゼーション層において、互いに電気的に接続されてもよく、及び第１の負荷電極３１０を半導体本体１００から分離する中間層誘電体２１０に埋め込まれてもよい。ある実施形態によれば、トレンチ構造１５０におけるゲート電極１５５の分離したゲート部分は、ゲート電極１５５の材料のゲート導体構造１５８によって、電気的に接続されてもよく、ゲート導体構造１５８は、第１の負荷電極３１０と第１の面１０１との間の平面に形成される。
【００７４】
図４Ａ〜４Ｅは、ゲート電極１５５の分離したゲート部分を電気的に接続するゲート導体構造１５８を備えた実施形態に関する。ゲート導体構造１５８は、第１の面１０１上又は第１の面１０１の上方に配置されてもよい。
【００７５】
図４Ａは、第１のセグメント１５１のゲート電極１５５の垂直突起において、第１の接続部分１５８１と、隣り合う第２のセグメント１５２間のメサ部分１９０の垂直突起において、第２のセグメント１５２と平行に延在する第２の接続部分１５８２とを包含するゲート導体構造１５８を示す。第１及び第２の接続部分１５８１、１５８２は、互いに隣接してもよい。図示された実施形態では、第３の接続部分１５８３が、第１及び第２の接続部分１５８１、１５８２を側方で接続する。第１の接続部分１５８１は、第１のセグメント１５１のゲート電極１５５の真上にあり、及びそれに接続されてもよい。第２の接続部分１５８は、メサ部分１９０の上方にあり、及びメサ部分１９０から間隔を空けてもよい。ゲート導体構造１５８は、隔離された補助接触構造３１７及びメサ接触構造３１５用の開口部を備えたグリッドを形成してもよい。
【００７６】
図４Ｂに示されるように、ゲート導体構造１５８の第１の接続部分１５８１は、ゲート電極１５５の垂直突起内にある。高導電材料（例えば、金属含有材料）由来のソース接触プラグ３１６が、メサ部分１９０の長手方向中心軸に沿って形成されてもよく、及びメサ接触構造３１５に直接隣接してもよい。
【００７７】
ソース接触プラグ３１６は、ソースゾーン１１０を通って本体領域１２０内に延在する。アバランシェの場合でさえ、電荷担体が本体領域１２０から殆ど流出されないので、ソースゾーン１１０への低オーミック接続を提供するように、ソース接触プラグ３１６を適合させてもよい。例えば、ソース接触プラグ３１６は、アルミニウム（Ａｌ）なしで形成されてもよい。例えば、ニッケル（Ｎｉ）由来の、又は薄いニッケルシリサイド（ＮｉＳｉ）層及び例えばタングステン（Ｗ）の補強部分の組み合わせを包含するソース接触プラグ３１６が、ソースゾーン１１０に対する低オーミック接触及び本体領域１２０のフローティングを防止するのに十分に高い導電率を提供する。
【００７８】
図４Ｃは、ゲート導体構造１５８の第２の接続部分１５８２が、メサ部分１９０の垂直突起内にあることを示す。ソース接触プラグ３１６は、第２の接続部分１５８２の垂直突起内にも形成されてもよい。
【００７９】
図４Ｄによれば、補助接触構造３１７が、第２のセグメント１５２の補助電極１５７の接続部分１５７２を第１の負荷電極３１０に電気的に接続する。分離誘電体１５６は、補助電極１５７の接続部分１５７２をゲート電極１５５から側方で分離する垂直部分を包含する。
【００８０】
図４Ｅは、ゲート導体構造１５８の第２の接続部分１５８２の長手方向延在部全体を示す。埋込ソース接触プラグ３１６は、連続的に、且つメサ部分１９０の長手方向に沿って間隙なしに形成される。
【００８１】
図３Ａ及び３Ｂに図示されたような結晶方位を持つ４Ｈ−ＳｉＣ半導体本体１００において、第１のメサ側壁１９１は、第２のメサ側壁１９２よりも大幅に高い電荷担体の移動度を示してもよい。第２のメサ側壁１９２に沿った本体領域１２０を通る反転チャネルの形成は、トレンチ方向が第１の面１０１のオフオリエンテーション方向に直角である場合に、均一な閾値電圧を達成するために抑制されてもよい。例えば、全てのソースゾーン１１０が、第２のメサ側壁１９２から間隔を空け、第２のメサ側壁１９２に直接隣接する本体領域１２０の部分のドーパント濃度が、例えば図３Ｂに示されるパッシベーションゾーン１２９によって、大幅に高められてもよく、又はゲート誘電体１５３の厚さが、第１のメサ側壁１９１に沿った場合よりも、第２のメサ側壁１９２に沿って大幅に大きくてもよい。
【００８２】
図５Ａ及び５Ｂでは、第２のメサ側壁１９２が、第１のメサ側壁１９１と平行であり、及びメサ側壁１９１、１９２の両方が、電荷担体の移動度が第１及び第２のメサ側壁１９１、１９２に沿ってほぼ等しいように、軸外角度α分だけ法線１０４に対して傾斜している。例えば、図５Ａ及び５Ｂのトレンチ構造１５０は、有向のイオンビームエッチングを用いて形成されてもよく、有向のイオンビームは、軸外角度α分だけ法線１０４に対して傾斜した角度で当たる。
【００８３】
図６Ａ及び６Ｂでは、半導体デバイス５００は、ｐドープ本体領域１２０を備えたｎチャネル電界効果トランジスタである。＜０００１＞主結晶軸は、（１１−２０）主結晶面の方向に軸外角度α分だけ法線１０４に対して傾斜する。トレンチ構造１５０の水平長手方向軸が、＜１１−２０＞結晶方向の垂直平面内にあり、並びに、垂直の第１及び第２のメサ側壁１９１、１９２は、（−１１００）及び（１−１００）結晶面である。両結晶面における電荷担体の移動度は、第１及び第２のメサ側壁１９１、１９２両方の使用が、（１１−２０）結晶面に対してより低い電荷担体の移動度を過補償するように、ほぼ等しい。
【００８４】
図７Ａ及び７Ｂでは、半導体デバイス５００は、＜０００１＞主結晶軸が、＜１−１００＞結晶軸の方向に軸外角度α分だけ傾斜した、別のｎチャネル電界効果トランジスタである。トレンチ構造１５０の長手方向軸は、＜１−１００＞結晶方向と平行であり、並びに、垂直の第１及び第２のメサ側壁１９１、１９２は、ほぼ同じ電荷担体の移動度を持つ（１１−２０）及び（−１−１２０）結晶面である。
【００８５】
図７Ｂでは、補助電極１５７が、インタフェース層１５７５を包含する。インタフェース層１５７５は、シールド領域１４０との低抵抗接触（例えば、オーミック接触）の一部を形成する。例えば、インタフェース層１５７５は、シールド領域１４０と直接隣接してもよい。インタフェース層１５７５は、少なくとも５ｎｍ（例えば、少なくとも１０ｎｍ）の厚さを有してもよく、及び少なくとも１つの金属（例えば、アルミニウム）を包含してもよい。ある実施形態によれば、インタフェース層１５７５は、窒化アルミニウム又はアルミニウムチタンの層を包含する。補助電極１５７のさらなる部分が、一例として、高濃度にドープされた（例えば、ｐドープ）多結晶シリコンで作られてもよい。
【００８６】
図８Ａ及び８Ｂでは、Ｂ−Ｂ線及びＢ’−Ｂ’線に沿った断面が、１つ又は複数の詳細において（例えば、横寸法に対して、及びソースゾーン１１０の部分の有無に対して）互いに同一でもよく、又は互いに異なってもよい。
【００８７】
トレンチ構造１５０は、炭化ケイ素本体１００の前面の第１の面１０１から前記炭化ケイ素本体１００内に延在する。トレンチ構造１５０は、第２のストライプ部分１６２の第２のセットと交差する第１のストライプ部分１６１の第１のセットを包含するグリッドを形成する。あるセットのストライプ部分１６１、１６２は、互いに平行に伸びてもよく、又はあるセットは、ストライプ部分の非平行対称対を包含してもよく、対称対のストライプ部分は、中間中心軸に対して互いに対称である。
【００８８】
第１のストライプ部分１６１は、一定の距離で第２のストライプ部分１６２と交差してもよい。ストライプ部分１６１、１６２は、真っ直ぐでもよく、又は蛇行していてもよく、蛇行したストライプ部分１６１、１６２は、反復する一連の屈曲を包含してもよい。
【００８９】
図示された実施形態では、第１のストライプ部分１６１は、真っ直ぐ及び互いに平行であり、並びに、互いに平行に伸びる真っ直ぐな第２のストライプ部分１６２と直交に交差する。
【００９０】
トレンチ構造１５０は、補助電極１５７及びゲート電極１５５を包含してもよいが、ゲート電極１５５は、補助電極１５７と、第１の面１０１が広がる平面との間の垂直方向に沿って、配置されてもよい。シールド領域１４０は、トレンチ構造１５０の下部において、補助電極１５７に直接隣接してもよい。シールド領域１４０は、補助電極１５７と低オーミック接触を形成してもよく、及び炭化ケイ素本体１００のドリフト構造１３０と第１のｐｎ接合ｐｎ１を形成してもよい。
【００９１】
ドリフト構造１３０は、トレンチ構造１５０と、炭化ケイ素本体１００の裏面の第２の面１０２との間に形成されてもよく、及び低ドープドリフトゾーン１３１を包含してもよい。
【００９２】
トレンチ構造１５０の２つの隣り合う第１のストライプ形状部分１６１及び２つの隣り合う第２のストライプ形状部分１６２の間に、炭化ケイ素本体１００のメサ部分１９０が形成される。メサ部分１９０の水平断面は、一例として、矩形（例えば、正方形）、ひし形、六角形、又は八角形でもよい。水平断面の縁は、鋭くてもよく、面取りがされていてもよく、又は丸味を帯びていてもよい。
【００９３】
メサ部分１９０では、本体領域１２０が、メサ部分１９０の水平断面全体にわたって延在してもよい。本体領域１２０は、ドリフト構造１３０（例えば、低ドープドリフトゾーン１３１又は電流拡散ゾーン）と第２のｐｎ接合ｐｎ２を形成する。本体領域１２０は、ソースゾーン１１０と第３のｐｎ接合ｐｎ３を形成する。
【００９４】
ソースゾーン１１０は、本体領域１２０と第１の面１０１との間に形成されてもよい。ソースゾーン１１０及び本体領域１２０の高濃度にドープされた接触部分１２８は、ストライプ形状でもよく、並びにメサ部分１９０が小さな水平断面積を有して形成され得るように、メサ部分１９０の上面１９１に沿って並んで形成されてもよい。
【００９５】
別の実施形態によれば、ソースゾーン１１０は、メサ部分１９０の外周全体に沿って延在してもよく、及び上面１９１に沿って接触部分１２８を完全に取り囲んでもよく、本体領域１２０に形成される反転チャネルは、メサ部分１９０の外周全体に沿ってソースゾーン１１０に直接接続されてもよい。
【００９６】
接触部分１２８は、第１の面１０１から本体領域１２０の主要部分１２５まで延在してもよく、接触部分１２８は、主要部分１２５よりも高いドーパント濃度を有してもよく、及び主要部分１２５は、接触部分１２８をトレンチ構造１５０から、ドリフト構造１３０から、又はその両方から分離する。例えば、接触部分１２８における最大ドーパント濃度は、主要部分１２５における最大ドーパント濃度の少なくとも２倍でもよい。
【００９７】
ゲート誘電体１５３は、メサ部分１９０の上側セクションの外周全体に沿って形成されてもよく、上側セクションは、本体領域１２０を包含する。ゲート誘電体１５３は、酸化ケイ素から形成されてもよく、又は酸化ケイ素及び／若しくは３．９を超える誘電率を持つ誘電材料を包含してもよい。
【００９８】
半導体デバイス５００のオン状態では、反転チャネルが、メサ部分１９０の３つ以上の面上に（例えば、３つの面上に）、又はメサ部分１９０の外周全体に沿って生じてもよく、面積単位当たりの有効全チャネル幅は、ストライプ形状のメサ部分のものよりも大きくすることができる。より大きな全チャネル幅は、オン状態抵抗ＲＤＳｏｎを低下させる。
【００９９】
フィールド誘電体１５９は、補助電極１５７をドリフト構造１３０から側方で分離してもよい。フィールド誘電体１５９は、トレンチ構造１５０に沿って生じる最大電界強度に耐えるように形成されてもよく、及びゲート誘電体１５３よりも厚みがあってもよく、及び／又はゲート誘電体１５３の材料よりも低い誘電率（例えば、３．９未満）の材料を包含してもよい。例えば、フィールド誘電体１５９は、窒化ケイ素Ｓｉ３Ｎ４を包含してもよく、又は窒化ケイ素Ｓｉ３Ｎ４から構成されてもよい。
【０１００】
第１の負荷電極３１０は、メサ部分１９０の上面１９１に直接隣接してもよい。炭化ケイ素がシリコンよりも高いバンドギャップを示すので、炭化ケイ素トランジスタセルは、ラッチアップを起こしにくく、並びにソースゾーン１１０及び接触部分１２８の横方向のアライメントは、シリコンデバイスの場合と比較して、あまり重要ではない。第１の負荷電極３１０は、ソースゾーン１１０と本体領域１２０とに対して平面オーミック接触を形成してもよく、及びトレンチ接触の複雑な加工を避けることができる。
【０１０１】
補助電極１５７は、トランジスタセルＴＣを包含するトランジスタセルアレイ外のトレンチ構造１５０の端部において、及び／又はトランジスタアレイ内の選択された位置において、第１の負荷電極３１０に電気的に接続されてもよい。例えば、補助電極１５７は、トレンチ構造１５０の上部から下部へと延在する接続部分を包含してもよい。接続部分は、ストライプ部分１６１、１６２の１つにおいてゲート電極１５５を局所的に中断してもよい。接続部分は、ストライプ部分１６１、１６２の１つにおけるゲート電極１５５の局所的中断が、隣接したストライプ部分１６１、１６２におけるゲート電極１５５の連続部分によってバイパスされるように配置されてもよい。
【０１０２】
裏側の第２の負荷電極３２０は、ドリフト構造１３０のベース部分１３９に直接接触してもよい。ベース部分１３９は、第２の負荷電極３２０とオーミック接触を形成してもよく、及びドリフトゾーン１３１に直接隣接してもよい。
【０１０３】
シールド領域１４０の形状は、オン状態電流の比較的小さなカウンタードープ通路によって穿孔されるが、第２の負荷電極３２０の電位に対してシールド領域１４０が高効率で本体領域１２０をシールドできるように、残りの部分においてドリフト構造１３０に対して比較的平坦なインタフェースを持つ平らな水平層の形状でもよい。
【０１０４】
大きなカウンタードープ通路を備えた、及び／又はドリフト構造１３０とのインタフェースに段差を持つシールド構造と比較して、シールド領域１４０は、電界のより均一な分布を提供することができる。均一な電界は、半導体デバイス５００の電圧阻止能力及び放射線硬度を向上させる。
【０１０５】
効率的なシールドは、本体領域１２０の垂直延在部及びトランジスタセルの反転チャネルの長さを減少させることができるように、本体領域１２０に対する空乏ゾーンの影響も減少させる。炭化ケイ素において、反転チャネルの抵抗が、少なくとも１７００Ｖ以下の公称阻止電圧の半導体デバイスに関してオン状態抵抗を支配するので、オン状態抵抗ＲＤＳｏｎを大幅に低下させるために、効果的な層状シールド領域１４０を使用することができる。この効果は、反転チャネルにメサ部分１９０の３つ以上の面を用いることによるチャネル幅の増加を増大させる。
【０１０６】
非常に効果的なシールド領域１４０は、第２のｐｎ接合ｐｎ２に沿ったドリフト構造１３０の領域において、より高いドーピングをさらに可能にすることができる。より高いドーピングは、ドリフト構造１３０を流れるオン状態電流の横方向分布を向上させ、及びオン状態抵抗ＲＤＳｏｎをさらに低下させることができる。シールド領域１４０は、トランジスタセルＴＣの閾値電圧に対する第２の負荷電極３２０の電位の影響が低いままであるように、ドレイン誘導障壁低下（ＤＩＢＬ）をさらに低下させる。
【０１０７】
短絡状態においても、シールド領域１４０は、本体領域１２０を効果的にシールドし、及びチャネル長さの減少を少なくする。チャネル長さの減少がドレイン電流の増加をもたらすので、チャネル長さの減少を避けることによって、シールド領域は、効果的に短絡耐久性を向上させる。
【０１０８】
シールド領域１４０は、炭化ケイ素結晶外の低インピーダンス経路を通して第１の負荷電極３１０に直接接続されるので、シールド領域１４０は、効率的なボディダイオードとして使用することができる。低インピーダンス経路の電気抵抗は、トランジスタセルＴＣのスイッチングによってトリガされ得る発振を減衰させる。
【０１０９】
シールド領域１４０を通る電圧破壊は、生成されたホールが補助電極１５７を通る低オーミック経路に沿って第１の負荷電極３１０に到達することをもたらす。ゲート誘電体１５３及びフィールド誘電体１５９は、ゲート誘電体１５３及び／又はフィールド誘電体１５９に近い炭化ケイ素結晶の部分における電荷担体の生成に起因する悪影響を受けないままである。
【０１１０】
シールド領域１４０は、逆伝達容量Ｃｒｓｓをさらに低下させることができ、低Ｃｒｓｓは、さらに高速なスイッチングサイクル及び／又はより低いスイッチング損失を可能にする。一方、シールド領域１４０は、ドレイン−ソース間電圧ＶＤＳの変動及びノイズの観点から半導体デバイス５００のより安定した挙動を提供するゲート−ソース間コンデンサの一部を形成する。
【０１１１】
図９Ａ及び９Ｂでは、ゲート電極１５５は、トレンチ下部に至るまで延在し、及びフィールド誘電体１５９の部分が、シールド領域１４０をゲート電極１５５から分離する。フィールド誘電体１５９は、ゲート誘電体１５３よりも大きな厚さを有していてもよい。第１のメサ部分１９１は、トランジスタセルＴＣの本体領域１２０及びソースゾーン１１０を包含してもよい。第２のメサ部分１９２は、シールド領域１４０の導電型のダイオード領域１２７を包含してもよい。ダイオード領域１２７は、シールド領域１４０を第１の負荷電極３１０に接続してもよい。
【０１１２】
ドリフト構造１３０は、本体領域１２０に直接隣接する電流拡散ゾーン１３２を包含してもよい。電流拡散ゾーン１３２は、ドリフトゾーン１３１の導電型を有し、及びオン状態電荷担体の流れを水平に分布させる。電流拡散ゾーン１３２は、シールド領域１４０の隣り合う部分間で生じる接合電界効果を低下させることができ、又は接合電界効果の強さを調節するために使用することができる。
【０１１３】
トレンチ構造１５０は、垂直側壁、垂直方向に対して傾斜した側壁、又は隆起した側壁を有していてもよい。トレンチ構造１５０のストライプ部分１６１、１６２は、第１の面１０１までの距離が増加するにつれてテーパー状になってもよく、シールド領域１４０の隣り合う部分間の接合電界効果を低下させることができる。あるいは、トレンチ構造１５０のストライプ部分１６１、１６２は、第１の面１０１までの距離が減少するにつれてテーパー状になってもよく、シールド領域１４０の隣り合う部分間の接合電界効果及びシールド領域１４０のシールド効率をさらに増大させることができる。
【０１１４】
図１０Ａは、水平断面がひし形であるメサ部分１９０を示す。トレンチ構造１５０は、平行な第１のストライプ部分１６１と、傾斜角γで第１のストライプ部分１６１と交差する平行な第２のストライプ部分１６２とを包含し、傾斜角γは、９０°未満及び少なくとも１０°でもよい。第１のストライプ部分１６１及び第２のストライプ部分１６２は共に、真っ直ぐなストライプである。
【０１１５】
図１０Ｂは、水平断面が正六角形であるメサ部分１９０を示す。トレンチ構造１５０は、平行な第１のストライプ部分１６１と、第１のストライプ部分１６１と交差する第２のストライプ部分１６２とを包含する。第２のストライプ部分１６２のセットは、第２のストライプ部分１６２の対称対を包含し、対称対の第２のストライプ部分１６２は、中間対称軸に対して互いに対称である。第１のストライプ部分１６１のセクションは、第２のストライプ部分１６２のセクションと重なってもよい。第１のストライプ１６１及び第２のストライプ１６２は、蛇行したストライプである。
【０１１６】
図１１及び１２Ａ〜１２Ｇは、炭化ケイ素デバイスの製造方法の実施形態例を示す。炭化ケイ素デバイスは、本明細書において、具体的には、図１、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、３Ｃ、４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、５Ａ、５Ｂ、６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、８Ｂ、９Ａ、９Ｂ、１０Ａ、及び１０Ｂの実施形態に関連して記載されたような半導体デバイスでもよい。反対に、本明細書に記載される半導体デバイスは、図１１及び１２Ａ〜１２Ｇの実施形態に関連して記載される方法を用いて製造されてもよい。
【０１１７】
図１１によれば、トレンチゲート電極を包含するトランジスタセルＴＣを備えた炭化ケイ素デバイスの製造方法は、炭化ケイ素基板の処理面にトレンチを形成すること（９１２）を包含し、半導体基板は、ドリフト層と第２のｐｎ接合を形成する本体層を包含し、並びにトレンチは、本体層を通って延在し、及びドリフト層構造を露出させる。トレンチの下部を通してドーパントが注入されることによって、シールド領域が形成され（９１４）、シールド領域は、ドリフト層構造と第１のｐｎ接合を形成する。誘電体スペーサが、トレンチ７５０の両長辺に形成される（９１６）。導電材料が堆積されることにより、シールド領域と低抵抗接触を形成する補助電極の埋込部分が形成される（９１８）。本方法は、比較的少ない付加的努力で、比較的深いシールド領域を提供する。
【０１１８】
図１２Ａ〜１２Ｇは、炭化ケイ素基板７００に基づいて炭化ケイ素デバイスを製造する方法に関する。炭化ケイ素基板７００は、４Ｈ−ＳｉＣで作られてもよく、及び一例として、のこ引きによってシリコンインゴットから得られた炭化ケイ素スライスでもよい、高濃度にドープされたベース基板７０５を包含してもよい。ベース基板７０５は、例えば、高濃度にドープ（例えば、高濃度ｎドープ）されてもよい。ベース基板７０５と単極接合を形成するドリフト層構造７３０は、例えばエピタキシーによってベース基板７０５の処理面上に形成されてもよい。ドリフト層構造７３０とは反対の導電型の本体層７２０が、例えば、エピタキシーによって、又はドーパントを注入することによって、ドリフト層構造７３０の上面上に形成されてもよい。ドリフト層構造７３０の導電型のソース層７１０が、例えば、先に成長させた本体層７２０の部分にドナーを注入することによって、又は堆積によって（例えば、エピタキシーによって）、本体層７２０上に形成されてもよい。ソース層７１０は、後の処理段階で形成されてもよい。
【０１１９】
ある実施形態によれば、本体層７２０の導電型の高濃度にドープされた接触部分は、例えば、イオン注入によって形成されてもよい。接触部分は、炭化ケイ素基板７００の処理面７０１から本体層７２０に至るまで、又は本体層７２０の内部へと延在してもよい。
【０１２０】
マスク層は、ソース層７１０の処理面７０１上に、又は該当する場合、本体層７２０上に堆積される。フォトリソグラフィにより、マスク層からトレンチマスク７９０が形成される。１つのグリッド状トレンチ又は複数のストライプ形状トレンチ７５０が、トレンチマスク７９０の１つ又は複数の開口部の垂直突起に形成され、１つ又は複数のトレンチ７５０は、本体層７２０を通って、及びドリフト層構造７３０の内部へと延在する。
【０１２１】
図１２Ａは、ドリフト層構造７３０と第２のｐｎ接合ｐｎ２を形成し、及びソース層７１０と第３のｐｎ接合ｐｎ３を形成する本体層７２０を備えた炭化ケイ素基板７００を示す。トレンチ７５０は、本体層７２０を穿孔し、及びドリフト層構造７３０の上側部分内へと延在する。１つ又は複数のトレンチ７５０、及びトレンチ７５０間の、又は１つのトレンチ７５０の複数のセクション間の炭化ケイ素基板７００のメサセクション７９６の形状及び寸法に関しては、前の図面を参照して記載されたトレンチ構造及びメサ部分の形状及び寸法を参照する。
【０１２２】
ドリフト層構造７３０の導電型とは反対の導電型のドーパントが、１つ又は複数のトレンチ７５０の下部を通して注入されてもよく、トレンチマスク７９０が、注入マスクとして使用されてもよい。
【０１２３】
図１２Ｂは、１つ又は複数のトレンチ７５０の垂直突起における注入によって形成された１つ又は複数のシールド領域１４０を示す。比較的深いシールド領域１４０が、比較的穏やかな加速エネルギーで形成されてもよい。炭化ケイ素から選択的に除去可能な補助材料７９２が堆積されてもよく、及び熱処理が注入損傷をアニールし、及び／又は注入されたドーパントを活性化することによって、炭化ケイ素基板７００の結晶格子を修復してもよい。
【０１２４】
図１２Ｃは、１つ若しくは複数のトレンチ７５０を部分的若しくは完全に充填してもよい、及び／又は１つ若しくは複数のトレンチ７５０を覆ってもよい補助材料７９２を示す。補助材料７９２は、熱処理中にメサセクション７９６を安定させることができる。補助材料７９２は、除去されてもよく、及び酸化雰囲気中での熱処理により、炭化ケイ素基板７００の露出部分上に、犠牲酸化層７９４が形成されてもよい。
【０１２５】
図１２Ｄは、１つ又は複数のトレンチ７５０を覆う犠牲酸化層７９４を示す。犠牲酸化層７９４は、除去することができる。犠牲酸化層７９４の形成及び除去は、１つ又は複数のトレンチ７５０の側壁からドーパント原子を除去することができる。代替的に、又は追加的に、犠牲酸化層は、注入に先立つ酸化及び／又は堆積によって形成されてもよく、犠牲酸化層は、注入のための浮遊酸化物として有効となり得る。
【０１２６】
誘電体スペーサ７５９は、例えば、均一な厚さのコンフォーマル層の堆積及び異方性エッチングによる堆積された層の水平部分の選択的除去を包含するスペーサプロセスによって、１つ又は複数のトレンチ７５０の側壁上に形成されてもよい。
【０１２７】
図１２Ｅは、１つ又は複数のトレンチ７５０の側壁を覆い、且つ１つ又は複数のトレンチ７５０の下部は露出させたままの誘電体スペーサ７５９を示す。インタフェース層が、例えば、ニッケルアルミニウム（ＮｉＡｌ）のサリサイド化によって、１つ又は複数のトレンチ７５０の下部に形成されてもよい。さらなる導電材料が、堆積及びリセス加工され、トレンチ７５０の下部セクションにおいて、少なくとも補助電極１５７の埋込部分１５７１が形成されてもよい。リセス加工は、ＣＭＰ（化学機械研磨）を包含してもよい。分離誘電体１５６は、補助電極１５７の材料の露出面上に選択的に形成されてもよい。例えば、補助電極１５７の形成は、高濃度にドープされた多結晶シリコンの堆積を包含し、及び分離誘電体１５６の形成は、多結晶シリコンに関する成長率が、単結晶炭化ケイ素に関する成長率よりも大幅に高い酸化プロセスを包含してもよい。分離誘電体１５６を形成する前後において、埋込部分１５７１は、誘電体スペーサ７５９の露出部分を除去するためのエッチマスクとして使用することによって、誘電体スペーサ７５９の下部部分から、埋込部分１５７１をドリフト層構造７３０から側方で分離するフィールド誘電体１５９が形成されてもよい。
【０１２８】
図１２Ｆは、分離誘電体１５６で覆われ、且つフィールド誘電体１５９によってドリフト層構造７３０から側方で分離される埋込部分１５７１を示す。
【０１２９】
トレンチマスク７９０が除去されてもよく、例えば、酸化ケイ素を堆積し、堆積された酸化ケイ素を熱処理で高密度化し、及び窒素を堆積された層に導入することによって、ゲート誘電体層７５３が形成されてもよい。１つ又は複数のトレンチ７５０の上部セクションを充填するように、導電材料（例えば、高濃度にドープされた多結晶シリコン）が、堆積及びリセス加工されてもよい。リセス加工は、ＣＭＰを包含してもよい。
【０１３０】
図１２Ｇは、１つ又は複数のトレンチ７５０の上部セクションの高濃度にドープされた多結晶材料から形成されたゲート電極１５５を示す。中間層誘電体が、堆積され、及び炭化ケイ素基板７００の処理面７０１を露出させるように部分的にリセス加工されてもよい。リセス加工は、ＣＭＰを包含してもよい。
【０１３１】
本明細書において具体的な実施形態を図示及び記載したが、本発明の範囲から逸脱することなく、図示及び記載された具体的な実施形態の代わりに、様々な代替形態及び／又は均等な実施態様を代用することができることを当業者は理解するだろう。本出願は、本明細書で説明した具体的な実施形態のあらゆる改変形態又は変形形態を対象に含めるものとする。従って、本発明は、請求項及びその均等物によってのみ限定されるものとする。
【符号の説明】
【０１３２】
１００  半導体本体
１０１  第１の面
１１０  ソースゾーン
１２０  本体領域
１２８  接触部分
１３０  ドリフト構造
１３１  低濃度にドープされたドリフトゾーン
１３２  電流拡散ゾーン
１４０  シールド領域
１５０  トレンチ構造
１５１  第１のセグメント
１５２  第２のセグメント
１５５  ゲート電極
１５６  分離誘電体
１５７  補助電極
１５８  ゲート導体構造
１５９  フィールド誘電体
１６１、１６２  ストライプ部分
１９０  メサ部分
３１０  第１の負荷電極
５００  半導体デバイス
７００  炭化ケイ素基板
７０１  処理面
７２０  本体層
７３０  ドリフト層構造
７５０  トレンチ
７５９  誘電体スペーサ
７９２  補助材料
１５０１  第１のトレンチ構造
１５０２  第２のトレンチ構造
１５７１  埋込部分
１５７２  接続部分
１５７５  インタフェース層
１５８１  第１の接続部分
１５８２  第２の接続部分
１５８３  第３の接続部分
【図１】
2018164081.tif 000003
【図２Ａ】
2018164081.tif 000004
【図２Ｂ】
2018164081.tif 000005
【図２Ｃ】
2018164081.tif 000006
【図２Ｄ】
2018164081.tif 000007
【図３Ａ】
2018164081.tif 000008
【図３Ｂ】
2018164081.tif 000009
【図３Ｃ】
2018164081.tif 000010
【図４Ａ】
2018164081.tif 000011
【図４Ｂ】
2018164081.tif 000012
【図４Ｃ】
2018164081.tif 000013
【図４Ｄ】
2018164081.tif 000014
【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【外国語明細書】
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