(57)【要約】【課題】  ゲート駆動回路の耐圧性を上げることなくゲート印加電圧を上げるとともにドレイン−ソース間またはコレクタ−エミッタ間のサージ電圧を抑制することのできる絶縁ゲート型半導体装置の回路を提供することである。【解決手段】  切替回路ＳＷ１は、第１の回路Ｊ１と第２の回路Ｊ２とを有する。第１の回路Ｊ１は、ＭＯＳＦＥＴ１と異なるチャネル型のＭＯＳＦＥＴ１０と、ＭＯＳＦＥＴ１０と並列に接続されているコンデンサーＣ１０と、コンデンサーＣ１０と直列に接続されている抵抗Ｒ１０と、を有する。第２の回路Ｊ２は、ＭＯＳＦＥＴ１と同じチャネル型のＭＯＳＦＥＴ２０と、ＭＯＳＦＥＴ２０と並列に接続されているコンデンサーＣ２０と、コンデンサーＣ２０と直列に接続されている抵抗Ｒ２０と、を有する。【選択図】図１
2018164213.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を有する絶縁ゲート型半導体装置と、
前記ゲート電極に駆動電圧を印加するゲート駆動回路と、
前記ゲート駆動回路から前記駆動電圧を印加される切替回路と、
前記ゲート駆動回路に正の電圧を印加する正電圧印加部と、
前記ゲート駆動回路に負の電圧を印加する負電圧印加部と、
を有し、
前記切替回路は、
第１の回路と第２の回路とを有し、
前記第１の回路は、
前記絶縁ゲート型半導体装置と異なるチャネル型の第１の絶縁ゲート型半導体装置と、前記第１の絶縁ゲート型半導体装置と並列に接続されている第１のコンデンサーと、前記第１のコンデンサーと直列に接続されている第１の抵抗と、を有し、
前記第２の回路は、
前記絶縁ゲート型半導体装置と同じチャネル型の第２の絶縁ゲート型半導体装置と、前記第２の絶縁ゲート型半導体装置と並列に接続されている第２のコンデンサーと、前記第２のコンデンサーと直列に接続されている第２の抵抗と、を有し、
前記ゲート駆動回路の出力側は、
抵抗を介して前記ゲート電極と、前記第１の抵抗を介して前記第１の絶縁ゲート型半導体装置の第１のゲート電極と、前記第２の抵抗を介して前記第２の絶縁ゲート型半導体装置の第２のゲート電極と、に接続されており、
前記第１の回路は、
前記負電圧印加部に接続されており、
前記第２の回路は、
前記正電圧印加部と前記負電圧印加部との間に接続されていること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項２】
請求項１に記載の絶縁ゲート型半導体装置の回路において、
前記ゲート駆動回路が前記ゲート電極に正の駆動電圧を印加している場合に、
前記絶縁ゲート型半導体装置および前記第２の絶縁ゲート型半導体装置がオンするとともに前記第１の絶縁ゲート型半導体装置がオフし、
前記ゲート駆動回路が前記ゲート電極に負の駆動電圧を印加している場合に、
前記絶縁ゲート型半導体装置および前記第２の絶縁ゲート型半導体装置がオフするとともに前記第１の絶縁ゲート型半導体装置がオンすること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項３】
請求項１または請求項２に記載の絶縁ゲート型半導体装置の回路において、
前記負電圧印加部は、
ツェナーダイオードであり、
前記第１の絶縁ゲート型半導体装置のソース端子またはエミッタ端子は、
前記ツェナーダイオードのカソードに接続されており、
前記第２の絶縁ゲート型半導体装置のソース端子またはエミッタ端子は、
前記ツェナーダイオードのアノードに接続されていること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項４】
請求項１から請求項３までのいずれか１項に記載の絶縁ゲート型半導体装置の回路において、
前記絶縁ゲート型半導体装置は、
ｎチャネル型のＭＯＳＦＥＴであること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項５】
請求項１から請求項３までのいずれか１項に記載の絶縁ゲート型半導体装置の回路において、
前記絶縁ゲート型半導体装置は、
ＩＧＢＴであること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項６】
請求項１から請求項５までのいずれか１項に記載の絶縁ゲート型半導体装置の回路において、
前記第１の絶縁ゲート型半導体装置は、
ｐチャネル型のＭＯＳＦＥＴであり、
前記第２の絶縁ゲート型半導体装置は、
ｎチャネル型のＭＯＳＦＥＴであること
を特徴とする絶縁ゲート型半導体装置の回路。
【請求項７】
請求項１から請求項５までのいずれか１項に記載の絶縁ゲート型半導体装置の回路において、
前記第１の絶縁ゲート型半導体装置は、
ＩＧＢＴであり、
前記第２の絶縁ゲート型半導体装置は、
ＩＧＢＴであること
を特徴とする絶縁ゲート型半導体装置の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の技術分野は、ゲート電極を有する絶縁ゲート型半導体装置の回路に関する。
【背景技術】
【０００２】
半導体装置には、ＭＯＳＦＥＴやＩＧＢＴ等で代表されるように、ゲート電極と半導体層のとの間にゲート絶縁膜を有する絶縁ゲート型半導体装置がある。絶縁ゲート型半導体装置では、ゲート駆動回路によりゲート電極にゲート電圧を印加する。ゲート印加電圧が大きいほど、絶縁ゲート型半導体装置に大きな電流が流れる。しかし、ゲート印加電圧の変化量が大きいと、大きなサージ電圧が発生する。
【０００３】
そのため、ゲート印加電圧を大きくする技術が開発されてきている。例えば、特許文献１には、ドレイン電圧Ｖｄｓに応じてゲート充電抵抗値が変動するゲート駆動回路が開示されている。ドレイン電圧Ｖｄｓが低レベルに低下した時点で、スイッチ素子ＳＷ３がスイッチを接続する。このため、ＭＯＳＦＥＴ１のゲート充電抵抗値は低下する。これにより、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは急峻に増加する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、ＭＯＳＦＥＴがターンオンした後のゲート―ソース間電圧Ｖｇｓを上昇させることができる。しかし、ＭＯＳＦＥＴがターンオフした後にゲート―ソース間電圧Ｖｇｓが急峻に立ち下がる場合がある。この場合には、ドレイン電流Ｉｄも急激に立ち下がる。そして、ドレイン―ソース間に大きなサージ電圧が発生することがある。特許文献１の技術ではこのようなサージ電圧を抑制することができない。また、ＩＧＢＴにおいては、コレクタ−エミッタ間に大きなサージ電圧が発生することがある。
【０００６】
そこで本明細書の技術は、次の課題を解決するためのものである。その課題とは、ゲート駆動回路の耐圧性を上げることなくゲート印加電圧を上げるとともにドレイン−ソース間またはコレクタ−エミッタ間のサージ電圧を抑制することのできる絶縁ゲート型半導体装置の回路を提供することである。
【課題を解決するための手段】
【０００７】
第１の態様における絶縁ゲート型半導体装置の回路は、ゲート電極を有する絶縁ゲート型半導体装置と、ゲート電極に駆動電圧を印加するゲート駆動回路と、ゲート駆動回路から駆動電圧を印加される切替回路と、ゲート駆動回路に正の電圧を印加する正電圧印加部と、ゲート駆動回路に負の電圧を印加する負電圧印加部と、を有する。切替回路は、第１の回路と第２の回路とを有する。第１の回路は、絶縁ゲート型半導体装置と異なるチャネル型の第１の絶縁ゲート型半導体装置と、第１の絶縁ゲート型半導体装置と並列に接続されている第１のコンデンサーと、第１のコンデンサーと直列に接続されている第１の抵抗と、を有する。第２の回路は、絶縁ゲート型半導体装置と同じチャネル型の第２の絶縁ゲート型半導体装置と、第２の絶縁ゲート型半導体装置と並列に接続されている第２のコンデンサーと、第２のコンデンサーと直列に接続されている第２の抵抗と、を有する。ゲート駆動回路の出力側は、抵抗を介してゲート電極と、第１の抵抗を介して第１の絶縁ゲート型半導体装置の第１のゲート電極と、第２の抵抗を介して第２の絶縁ゲート型半導体装置の第２のゲート電極と、に接続されている。第１の回路は、負電圧印加部に接続されている。第２の回路は、正電圧印加部と負電圧印加部との間に接続されている。
【０００８】
この絶縁ゲート型半導体装置の回路においては、ゲート駆動回路の耐圧性を上げることなくゲート印加電圧を上げることができる。また、この回路では、ドレイン電流またはコレクタ電流の急激な立ち下がりを抑制することができる。そのため、ドレイン−ソース間またはコレクタ−エミッタ間のサージ電圧を抑制することができる。
【０００９】
第２の態様における絶縁ゲート型半導体装置の回路においては、ゲート駆動回路がゲート電極に正の駆動電圧を印加している場合に、絶縁ゲート型半導体装置および第２の絶縁ゲート型半導体装置がオンするとともに第１の絶縁ゲート型半導体装置がオフする。ゲート駆動回路がゲート電極に負の駆動電圧を印加している場合に、絶縁ゲート型半導体装置および第２の絶縁ゲート型半導体装置がオフするとともに第１の絶縁ゲート型半導体装置がオンする。
【００１０】
第３の態様における絶縁ゲート型半導体装置の回路においては、負電圧印加部は、ツェナーダイオードである。第１の絶縁ゲート型半導体装置のソース端子またはエミッタ端子は、ツェナーダイオードのカソードに接続されている。第２の絶縁ゲート型半導体装置のソース端子またはエミッタ端子は、ツェナーダイオードのアノードに接続されている。
【００１１】
第４の態様における絶縁ゲート型半導体装置の回路においては、絶縁ゲート型半導体装置は、ｎチャネル型のＭＯＳＦＥＴである。
【００１２】
第５の態様における絶縁ゲート型半導体装置の回路においては、絶縁ゲート型半導体装置は、ＩＧＢＴである。
【００１３】
第６の態様における絶縁ゲート型半導体装置の回路においては、第１の絶縁ゲート型半導体装置は、ｐチャネル型のＭＯＳＦＥＴである。第２の絶縁ゲート型半導体装置は、ｎチャネル型のＭＯＳＦＥＴである。
【００１４】
第７の態様における絶縁ゲート型半導体装置の回路においては、第１の絶縁ゲート型半導体装置は、ＩＧＢＴである。第２の絶縁ゲート型半導体装置は、ＩＧＢＴである。
【発明の効果】
【００１５】
本明細書の技術は、ゲート駆動回路の耐圧性を上げることなくゲート印加電圧を上げるとともにドレイン−ソース間またはコレクタ−エミッタ間のサージ電圧を抑制することのできる絶縁ゲート型半導体装置の回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態におけるＭＯＳＦＥＴの回路を示す回路図である。
【図２】第１の実施形態におけるＭＯＳＦＥＴの回路の電圧および電流を示す回路図である。
【図３】第１の実施形態におけるＭＯＳＦＥＴの回路の動作を示す回路図（その１）である。
【図４】第１の実施形態におけるＭＯＳＦＥＴの回路の動作を示す回路図（その２）である。
【図５】第１の実施形態におけるＭＯＳＦＥＴの回路の動作を示すタイミングチャートである。
【図６】従来のＭＯＳＦＥＴの回路を示す回路図である。
【図７】従来のＭＯＳＦＥＴの回路の電圧および電流を示す回路図である。
【図８】従来のＭＯＳＦＥＴの回路の動作を示すタイミングチャートである。
【図９】第１の実施形態のＭＯＳＦＥＴの回路について高速動作で設計した場合のシミュレーション結果を示すタイミングチャートである。
【図１０】第１の実施形態のＭＯＳＦＥＴの回路について低速動作で設計した場合のシミュレーション結果を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、具体的な実施形態について、絶縁ゲート型半導体装置の回路を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。
【００１８】
（第１の実施形態）
１．回路
図１は、第１の実施形態におけるＭＯＳＦＥＴの回路１００を示す回路図である。図１に示すように、回路１００は、ＭＯＳＦＥＴ１と、ゲート駆動回路ＧＤ１と、切替回路ＳＷ１と、電源Ｖ１、Ｖ２と、ツェナーダイオードＺＤ１と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、コイルＬ１と、コンデンサーＣ１と、を有する。
【００１９】
ゲート駆動回路ＧＤ１は、ＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加するためのものである。ゲート駆動回路ＧＤ１は、プッシュプル方式の回路である。ゲート駆動回路ＧＤ１は、ｎｐｎトランジスタＱ１と、ｐｎｐトランジスタＱ２と、抵抗ＲＱ１と、電源ＶＱ１と、を有する。電源ＶＱ１は、ｎｐｎトランジスタＱ１のベース端子とｐｎｐトランジスタＱ２のベース端子とに電圧を印加することができる。電源ＶＱ１は、例えば、ＰＷＭ信号に対応する電圧を印加することができる。
【００２０】
切替回路ＳＷ１は、ゲート駆動回路ＧＤ１から駆動電圧を印加される。切替回路ＳＷ１は、第１の回路Ｊ１と、第２の回路Ｊ２と、を有する。第１の回路Ｊ１は、ツェナーダイオードＺＤ１に接続されている。第２の回路Ｊ２は、電源Ｖ１とツェナーダイオードＺＤ１との間に接続されている。
【００２１】
第１の回路Ｊ１は、ｐチャネル型のＭＯＳＦＥＴ１０と、コンデンサーＣ１０と、抵抗Ｒ１０と、を有する。ＭＯＳＦＥＴ１０は、第１の絶縁ゲート型半導体装置である。ＭＯＳＦＥＴ１０のチャネル型は、ＭＯＳＦＥＴ１のチャネル型と異なっている。コンデンサーＣ１０は、第１のコンデンサーである。コンデンサーＣ１０は、ＭＯＳＦＥＴ１０と並列に接続されている。抵抗Ｒ１０は、第１の抵抗である。抵抗Ｒ１０は、コンデンサーＣ１０と直列に接続されている。
【００２２】
第２の回路Ｊ２は、ｎチャネル型のＭＯＳＦＥＴ２０と、コンデンサーＣ２０と、抵抗Ｒ２０と、を有する。ＭＯＳＦＥＴ２０は、第２の絶縁ゲート型半導体装置である。ＭＯＳＦＥＴ２０のチャネル型は、ＭＯＳＦＥＴ１のチャネル型と同じである。コンデンサーＣ２０は、第２のコンデンサーである。コンデンサーＣ２０は、ＭＯＳＦＥＴ２０と並列に接続されている。抵抗Ｒ２０は、第２の抵抗である。抵抗Ｒ２０は、コンデンサーＣ２０と直列に接続されている。
【００２３】
電源Ｖ１は、ゲート駆動回路ＧＤ１に正の電圧を印加する正電圧印加部である。
【００２４】
ツェナーダイオードＺＤ１は、ゲート駆動回路ＧＤ１に負の電圧を印加する負電圧印加部である。ツェナーダイオードＺＤ１は、コンデンサーＣ１と並列に接続されている。ツェナーダイオードＺＤ１のカソードは、抵抗Ｒ１を介して電源Ｖ１の正極側と、コンデンサーＣ１０と、ＭＯＳＦＥＴ１０のソース端子と、に接続されている。ツェナーダイオードＺＤ１のアノードは、電源Ｖ１の負極側と、電源ＶＱ１の負極側と、ｐｎｐトランジスタＱ２のコレクタ端子と、ＭＯＳＦＥＴ２０のソース端子と、コンデンサー２０と、に接続されている。
【００２５】
１−１．ＭＯＳＦＥＴ
ＭＯＳＦＥＴ１は、ゲート電極を有する絶縁ゲート型半導体装置である。ＭＯＳＦＥＴ１は、ｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１のゲート端子は、抵抗Ｒ２を介してゲート駆動回路ＧＤ１の出力側と、第１の回路Ｊ１の入力側と、第２の回路の入力側と、に接続されている。ＭＯＳＦＥＴ１のソース端子は、接地されている。ＭＯＳＦＥＴ１のドレイン端子は、コイルＬ１および抵抗Ｒ４を介して電源Ｖ２の正極側に接続されている。ここで、電源Ｖ２の負極側は接地されている。また、ＭＯＳＦＥＴ１のゲート端子とソース端子との間には抵抗Ｒ３が配置されている。
【００２６】
このように、ＭＯＳＦＥＴ１および第２の回路Ｊ２のＭＯＳＦＥＴ２０は、ｎチャネル型のＭＯＳＦＥＴである。第１の回路Ｊ１のＭＯＳＦＥＴ１０は、ｐチャネル型のＭＯＳＦＥＴである。つまり、ＭＯＳＦＥＴ１および第２の回路Ｊ２のＭＯＳＦＥＴ２０は、同じタイプのＭＯＳＦＥＴである。第１の回路Ｊ１のＭＯＳＦＥＴ１０は、ＭＯＳＦＥＴ１および第２の回路Ｊ２のＭＯＳＦＥＴ２０と異なるタイプのＭＯＳＦＥＴである。
【００２７】
１−２．ゲート駆動回路
ｎｐｎトランジスタＱ１およびｐｎｐトランジスタＱ２のベース端子は、抵抗ＲＱ１を介して電源ＶＱ１に接続されている。ｎｐｎトランジスタＱ１のエミッタ端子は、ｐｎｐトランジスタＱ２のエミッタ端子に接続されている。ｎｐｎトランジスタＱ１のエミッタ端子およびｐｎｐトランジスタＱ２のエミッタ端子は、ゲート駆動回路ＧＤ１の出力側である。ゲート駆動回路ＧＤ１の出力側は、抵抗Ｒ２を介してＭＯＳＦＥＴ１のゲート端子（ゲート電極）と、抵抗Ｒ１０を介してコンデンサーＣ１０およびＭＯＳＦＥＴ１０のゲート端子（ゲート電極）と、抵抗Ｒ２０を介してコンデンサーＣ２０およびＭＯＳＦＥＴ２０のゲート端子（ゲート電極）と、に接続されている。ｎｐｎトランジスタＱ１のコレクタ端子は、電源Ｖ１の正極側に接続されている。ｐｎｐトランジスタＱ２のコレクタ端子は、電源Ｖ１の負極側と、電源ＶＱ１の負極側と、ツェナーダイオードＺＤ１のアノードと、コンデンサーＣ１、Ｃ２０と、ＭＯＳＦＥＴ２０のソース端子と、に接続されている。
【００２８】
１−３．切替回路
１−３−１．第１の回路
第１の回路Ｊ１の入力側は、ゲート駆動回路ＧＤ１の出力側に接続されている。ゲート駆動回路ＧＤ１の出力側は、第１の回路Ｊ１の抵抗Ｒ１０を介してコンデンサーＣ１０と、ＭＯＳＦＥＴ１０のゲート端子と、に接続されている。ＭＯＳＦＥＴ１０のドレイン端子は、接地されている。ＭＯＳＦＥＴ１０のソース端子は、ツェナーダイオードＺＤ１のカソードと、抵抗Ｒ１を介して電源Ｖ１の正極側と、コンデンサーＣ１と、に接続されている。コンデンサーＣ１０の一方の端子は、ＭＯＳＦＥＴ１０のゲート端子と接続されている。コンデンサーＣ１０の他方の端子は、ＭＯＳＦＥＴ１０のソース端子と接続されている。
【００２９】
１−３−２．第２の回路
第２の回路Ｊ２の入力側は、ゲート駆動回路ＧＤ１の出力側に接続されている。ゲート駆動回路ＧＤ１の出力側は、第２の回路Ｊ２の抵抗Ｒ２０を介してコンデンサーＣ２０と、ＭＯＳＦＥＴ２０のゲート端子と、に接続されている。ＭＯＳＦＥＴ１０のドレイン端子は、接地されている。ＭＯＳＦＥＴ２０のソース端子は、ツェナーダイオードＺＤ１のアノードと、電源Ｖ１の負極側と、コンデンサーＣ１と、ｐｎｐトランジスタＱ２のコレクタ端子と、電源ＶＱ１の負極側と、に接続されている。コンデンサーＣ２０の一方の端子は、ＭＯＳＦＥＴ２０のゲート端子と接続されている。コンデンサーＣ２０の他方の端子は、ＭＯＳＦＥＴ２０のソース端子と接続されている。
【００３０】
２．回路の動作
２−１．電圧および電流
図２は、第１の実施形態におけるＭＯＳＦＥＴの回路１００の電圧および電流を示す回路図である。図２に示すように、電源Ｖ１が、ｎｐｎトランジスタＱ１のコレクタ端子とｐｎｐトランジスタＱ２のコレクタ端子との間に印加する電圧はＶｉである。ツェナーダイオードＺＤ１の電圧はＶｚである。ここで、電圧Ｖｉおよび電圧Ｖｚは正の値である。
【００３１】
ＭＯＳＦＥＴ１のゲート端子とソース端子との間のゲート―ソース間電圧はＶｇｓである。ＭＯＳＦＥＴ１のドレイン端子とソース端子との間のドレイン―ソース間電圧はＶｄｓである。ドレイン端子に流れる電流はＩｄである。
【００３２】
２−２．ＭＯＳＦＥＴのオフ時
図３に示すように、ゲート駆動回路ＧＤ１からＭＯＳＦＥＴ１のゲート端子に負電圧が印加されているときには、ＭＯＳＦＥＴ１はオフの状態である。この場合には、ＭＯＳＦＥＴ１と同じタイプのＭＯＳＦＥＴ２０もオフの状態である。一方、ＭＯＳＦＥＴ１と異なるタイプのＭＯＳＦＥＴ１０はオンの状態である。つまり、ゲート駆動回路ＧＤ１がＭＯＳＦＥＴ１のゲート電極に負の電圧を印加している場合に、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２０がオフするとともにＭＯＳＦＥＴ１０がオンする。
【００３３】
この場合には、第１の回路Ｊ１がツェナーダイオードＺＤ１を有効にする。そのため、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓは−Ｖｚである。
【００３４】
２−３．ＭＯＳＦＥＴのオン時
図４に示すように、ゲート駆動回路ＧＤ１からＭＯＳＦＥＴ１のゲート端子に閾値電圧以上の正電圧が印加されているときには、ＭＯＳＦＥＴ１はオンの状態である。この場合には、ＭＯＳＦＥＴ１と同じタイプのＭＯＳＦＥＴ２０もオンの状態である。一方、ＭＯＳＦＥＴ１と異なるタイプのＭＯＳＦＥＴ２０はオフの状態である。つまり、ゲート駆動回路ＧＤ１がＭＯＳＦＥＴ１のゲート電極に正の閾値以上の電圧を印加している場合に、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２０がオンするとともにＭＯＳＦＥＴ１０がオフする。
【００３５】
この場合には、第２の回路Ｊ２がツェナーダイオードＺＤ１を迂回する。そのため、ＭＯＳＦＥＴ１のゲート―ソース間電圧ＶｇｓはＶｉである。
【００３６】
したがって、ＭＯＳＦＥＴ１におけるゲート―ソース間電圧Ｖｇｓの最大値Ｖｉと最小値−Ｖｚとの差はＶｉ＋Ｖｚである。
【００３７】
２−４．ＭＯＳＦＥＴのタイミングチャート
図５は、第１の実施形態の回路１００におけるＭＯＳＦＥＴ１のタイミングチャートである。図５の横軸は、時間（ｓｅｃ）である。図５の上段の縦軸は、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓ（Ｖ）である。図５の中段の縦軸は、ＭＯＳＦＥＴ１のドレイン電流Ｉｄ（Ａ）である。図５の下段の縦軸は、ＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓ（Ｖ）である。
【００３８】
図５の上段に示すように、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓは、オン状態の経過後にターンオフする。ゲート―ソース間電圧Ｖｇｓは、Ｖｉから−Ｖｚまで急峻に立ち下がるのではなく、隆起波形Ｘ１を描いて段階的に下がる。これは、第２の回路Ｊ２の抵抗Ｒ２０およびコンデンサーＣ２０の時定数による。
【００３９】
このようにゲート―ソース間電圧Ｖｇｓが段階的に減少するため、図５の中段に示すように、ＭＯＳＦＥＴ１のドレイン電流Ｉｄはややなだらかに減少する。ドレイン電流Ｉｄの降下時間Ｔ１はある程度長い。
【００４０】
そして、ＭＯＳＦＥＴ１のドレイン電流Ｉｄの減少にともなって、図５の下段に示すように、ＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓがある程度立ち上がる。この場合におけるドレイン―ソース間電圧Ｖｄｓの最大値Ｖｍはそれほど大きくは無い。したがって、ドレイン―ソース間のサージ電圧は抑制されている。
【００４１】
３．従来の回路の動作
図６は、従来のＭＯＳＦＥＴの回路２００を示す回路図である。図６に示すように、回路２００は、切替回路ＳＷ１を有していない。
【００４２】
図７は、従来のＭＯＳＦＥＴの回路２００の電圧および電流を示す回路図である。図７には、電圧Ｖｉ、Ｖｚと、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓと、ＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓと、ＭＯＳＦＥＴ１のドレイン電流Ｉｄと、が示されている。
【００４３】
図８は、従来の回路２００におけるＭＯＳＦＥＴ１のタイミングチャートである。図８の横軸および縦軸は、図５と同様である。
【００４４】
図８の上段に示すように、ゲート―ソース間電圧Ｖｇｓの最大値はＶｉ−Ｖｚである。つまり、従来の回路２００におけるゲート―ソース間電圧Ｖｇｓの最大値は、本実施形態の回路１００におけるゲート―ソース間電圧Ｖｇｓの最大値よりＶｚだけ小さい。そして、ゲート―ソース間電圧Ｖｇｓの最小値は−Ｖｚである。そのため、ゲート―ソース間電圧Ｖｇｓの最大値と最小値との差は、Ｖｉである。つまり、本実施形態の回路１００のゲート―ソース間電圧Ｖｇｓの最大値と最小値との差は、従来の回路２００のゲート―ソース間電圧Ｖｇｓの最大値と最小値との差よりＶｚだけ大きい。
【００４５】
また、ゲート―ソース間電圧Ｖｇｓは、ターンオフ時に急峻に立ち下がる。本実施形態のように、隆起波形Ｘ１は存在しない。つまり、従来の回路２００においては、ゲート―ソース間電圧Ｖｇｓは、段階的に立ち下がらない。
【００４６】
そのため、図８の中段に示すように、ドレイン電流Ｉｄは、急峻に立ち下がる。そのためドレイン電流Ｉｄの降下時間Ｔ２は短い。つまり、本実施形態のドレイン電流Ｉｄの降下時間Ｔ１は、従来のドレイン電流Ｉｄの降下時間Ｔ２よりも十分に長い。
【００４７】
その結果、図８の下段に示すように、ＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓが急峻に立ち上がる。この場合におけるドレイン―ソース間電圧Ｖｄｓの最大値Ｖｎは大きい。
【００４８】
つまり、本実施形態のＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓの最大値Ｖｍは、従来のＭＯＳＦＥＴ１のドレイン―ソース間電圧Ｖｄｓの最大値Ｖｎより十分に小さい。したがって、本実施形態のドレイン―ソース間のサージ電圧は抑制されている。
【００４９】
４．回路波形
実際に設計した回路におけるシミュレーション結果について説明する。ここで、表１のように設計する。また、抵抗Ｒ１０、Ｒ２０の値を変えた回路を設計した。そして、設計した回路について各波形を計算した。
【００５０】
［表１］
Ｒ１  ：１ｋΩ
Ｒ２  ：１Ω
Ｒ３  ：１ｋΩ
Ｒ４  ：１０Ω
Ｌ１  ：１０μＨ
Ｃ１  ：４．７μＦ
Ｃ１０：１０ｎＦ
Ｃ２０：１０ｎＦ
【００５１】
図９は、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓの立ち下がりを比較的高速にした場合の各波形を示すグラフである。図９において、抵抗Ｒ１０、Ｒ２０を１０Ωとした。図９に示すように、ゲート―ソース間電圧Ｖｇｓは、やや小さい隆起波形を有する。ドレイン電流Ｉｄもややなだらかに立ち下がる。そして、ドレイン―ソース間電圧Ｖｄｓの最大値は、８２０Ｖ程度である。
【００５２】
図１０は、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓの立ち下がりを比較的低速にした場合の各波形を示すグラフである。図１０において、抵抗Ｒ１０、Ｒ２０を１００Ωとした。図１０に示すように、ゲート―ソース間電圧Ｖｇｓは、比較的大きな隆起波形を有する。ドレイン電流Ｉｄもなだらかに立ち下がる。そして、ドレイン―ソース間電圧Ｖｄｓの最大値は、５２０Ｖ程度である。
【００５３】
このように、抵抗Ｒ１０、Ｒ２０およびコンデンサーＣ１０、Ｃ２０の値を適宜選択することにより、ドレイン電流の急峻な立ち下がりを抑制し、ドレイン―ソース間電圧Ｖｄｓの最大値を小さくすることができる。つまり、サージ電圧が十分に抑制されている。
【００５４】
５．変形例
５−１．絶縁ゲート型半導体装置の種類
本実施形態のｎチャネル型のＭＯＳＦＥＴ１の代わりにＩＧＢＴを用いてもよい。これらはいずれも絶縁ゲート型半導体装置である。
【００５５】
５−２．切替回路
第１の回路Ｊ１のＭＯＳＦＥＴ１０の代わりに第１のＩＧＢＴを用いてもよい。この場合、第１の回路Ｊ１の第１のＩＧＢＴのエミッタ端子は、ツェナーダイオードＺＤ１のカソードに接続されている。
【００５６】
第２の回路Ｊ２のＭＯＳＦＥＴ２０の代わりに第２のＩＧＢＴを用いてもよい。この場合、第２の回路Ｊ２の第２のＩＧＢＴのエミッタ端子は、ツェナーダイオードＺＤ１のアノードに接続されている。
【００５７】
５−３．組み合わせ
上記の変形例を自由に組み合わせてもよい。
【００５８】
６．本実施形態のまとめ
本実施形態の回路１００は、第１の回路Ｊ１および第２の回路Ｊ２を有する切替回路ＳＷ１を有する。切替回路ＳＷ１は、ＭＯＳＦＥＴ１のターンオフ時にＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓが段階的に立ち下がるようにするための回路である。また、ＭＯＳＦＥＴ１がオン状態の場合に、切替回路ＳＷ１はツェナーダイオードＺＤ１を迂回させる。そのため、ＭＯＳＦＥＴ１がオン状態の場合に、ＭＯＳＦＥＴ１のゲート―ソース間電圧ＶｇｓはＶｉである。ＭＯＳＦＥＴ１がオフ状態の場合に、ＭＯＳＦＥＴ１のゲート―ソース間電圧Ｖｇｓは−Ｖｚである。したがって、ゲート駆動回路ＧＤ１の耐圧性が高くない場合に、ゲート―ソース間電圧Ｖｇｓの幅を大きくとることができる。
【符号の説明】
【００５９】
１００…回路
１…ＭＯＳＦＥＴ
１０…ｐチャネル型のＭＯＳＦＥＴ
２０…ｎチャネル型のＭＯＳＦＥＴ
ＧＤ１…ゲート駆動回路
ＳＷ１…切替回路
Ｑ１…ｎｐｎトランジスタ
Ｑ２…ｐｎｐトランジスタ
Ｖ１、Ｖ２、ＶＱ１…電源
ＺＤ１…ツェナーダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１０、Ｒ２０、ＲＱ１…抵抗
Ｌ１…コイル
Ｃ１、Ｃ１０、Ｃ２０…コンデンサー
【図１】
2018164213.tif 000003
【図２】
2018164213.tif 000004
【図３】
2018164213.tif 000005
【図４】
2018164213.tif 000006
【図５】
2018164213.tif 000007
【図６】
2018164213.tif 000008
【図７】
2018164213.tif 000009
【図８】
2018164213.tif 000010
【図９】
2018164213.tif 000011
【図１０】
2018164213.tif 000012