(57)【要約】      （修正有）【課題】ＥＳＤ耐性を向上させた半導体装置を提供する。【解決手段】半導体装置１は、ホストと接続可能なインターフェースと、第１ＧＮＤ層４３と、を備えた実装基板１１と、実装基板に実装された表面実装部品と、実装基板と表面実装部品とを電気的に接続した半田ボール４５と、を有する。表面実装部品は、半導体チップと、半導体チップと半田ボールとの間に位置し、第２ＧＮＤ層４８を有すると共に、半導体チップと半田ボールとを電気的に接続したパッケージ基板４１と、パッケージ基板上に設けられ、半導体チップを覆い、開口部４７を有する封止部４４と、封止部上面に設けられた第１導電部４６ａと、開口部側面に設けられ、第１導電部及び第２ＧＮＤ層に電気的に接続している第２導電部４６ｂと、を含む。第２ＧＮＤ層は、半田ボールを介して、第１ＧＮＤ層に電気的に接続される。【選択図】図５（ｂ）
2018164040.tif 000002
【特許請求の範囲】
【請求項１】
ホストと接続可能なインターフェースと、第１ＧＮＤ層と、を備えた実装基板と、
前記実装基板に実装された表面実装部品と、
前記実装基板と前記表面実装部品とを電気的に接続した半田ボールと、を有し、
前記表面実装部品は、
半導体チップと、
前記半導体チップと前記半田ボールとの間に位置し、第２ＧＮＤ層を有すると共に、
前記半導体チップと前記半田ボールとを電気的に接続したパッケージ基板と、
前記パッケージ基板上に設けられ、前記半導体チップを覆い、開口部を有する封止部
と、
前記封止部上面に設けられた第１導電部と、
前記開口部側面に設けられ、前記第１導電部及び前記第２ＧＮＤ層に電気的に接続して
いる第２導電部と、を含み、
前記第２ＧＮＤ層は、前記半田ボールを介して、前記第１ＧＮＤ層に電気的に接続され
た半導体装置。
【請求項２】
前記第１導電部と前記第２導電部は、一体となって設けられている請求項１に記載の半導
体装置。
【請求項３】
前記第１導電部または前記第２導電部は、前記封止部上面または前記開口部側面に部分的
に設けられている請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電部または前記第２導電部は、前記封止部上面または前記開口部側面の全面に
設けられている請求項１または２に記載の半導体装置。
【請求項５】
前記開口部内部は、導電体で充填されている請求項１から４のいずれか１つに記載の半導
体装置。
【請求項６】
ホストと接続可能なインターフェースと、第１ＧＮＤ層とを備えた実装基板と、
前記実装基板に実装された表面実装部品と、
前記実装基板と前記表面実装部品とを電気的に接続した半田ボールと、を有し、
前記表面実装部品は、
半導体チップと、
前記半導体チップと前記半田ボールとの間に位置し、第２ＧＮＤ層を有すると共に、
前記半導体チップと、前記半田ボールとを電気的に接続されたパッケージ基板と、
前記パッケージ基板上に設けられ、前記半導体チップを覆い、開口部を有する封止部
と、
前記封止部の内部にて、前記半導体チップ上を通過し、前記第２ＧＮＤ層に電気的に
接続する内部ワイヤーと、
を有する半導体装置。
【請求項７】
前記内部ワイヤーは、前記表面実装部品と接触していない請求項６に記載の半導体装置
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＨＤＤ（Hard Disk Drive）等の大容量記憶装置をフラッシュメモリに置き換え
たＳＳＤ（Solid State Drive）が開発されている。ＳＳＤには、ＳｉＰ(System in Pack
age)タイプのモジュールや半導体チップを樹脂で封止するＢＧＡ（Ball Grid Array）型
の半導体パッケージ等が実装されている。半導体装置のパッケージの内部は、帯電したデ
バイスが金属類に接触して起こるＣＤＭ（Charged Device Model）によるＥＳＤ（Electr
o-Static Discharge）が発生しやすい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５９００４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ＥＳＤ耐性を向上させた半導体装置を提供すること
である。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、ホストと接続可能なインターフェースと、第１ＧＮＤ層
と、を備えた実装基板と、前記実装基板に実装された表面実装部品と、前記実装基板と前
記表面実装部品とを電気的に接続した半田ボールと、を有し、前記表面実装部品は、半導
体チップと、前記半導体チップと前記半田ボールとの間に位置し、第２ＧＮＤ層を有する
と共に、前記半導体チップと前記半田ボールとを電気的に接続したパッケージ基板と、前
記パッケージ基板上に設けられ、前記半導体チップを覆い、開口部を有する封止部と、前
記封止部上面に設けられた第１導電部と、前記開口部側面に設けられ、前記第１導電部及
び前記第２ＧＮＤ層に電気的に接続している第２導電部と、を含み、前記第２ＧＮＤ層は
、前記半田ボールを介して、前記第１ＧＮＤ層に電気的に接続された半導体装置。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１の外観を示した図である。（ａ）は上面図、（ｂ）は下面図、（ｃ）は側面図である。
【図２】第１の実施形態に係る半導体装置１のシステム構成の一例を示した図である。
【図３】第１の実施形態に係る半導体装置１のＮＡＮＤメモリ１２の実装断面図である。
【図４】第１実施形態に係る半導体装置１のコントローラ１３のシステム構成の一例を示した図である。
【図５（ａ）】第１実施形態に係る半導体装置１のコントローラ１３の上面図である。
【図５（ｂ）】第１実施形態に係る半導体装置１のコントローラ１３の実装断面図である。
【図６（ａ）】第１比較例に係る半導体装置３のコントローラ５３の上面図である。
【図６（ｂ）】第１比較例に係る半導体装置３のコントローラ５３の実装断面図である。
【図７（ａ）】第１実施形態の第１変形例に係る半導体装置４のコントローラ６３の上面図である。
【図７（ｂ）】第１実施形態の第１変形例に係る半導体装置４のコントローラ６３の実装断面図である。
【図８（ａ）】第２実施形態に係る半導体装置５のコントローラ７３の上面図の透過イメージ図である。
【図８（ｂ）】第２実施形態に係る半導体装置５のコントローラ７３の実装断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材に
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００８】
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の
大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場
合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
（第１実施形態）
本発明の第１の実施例を図１から図５を用いて説明する。図１は、半導体装置１の外観
を示す。図１において、（ａ）は上面図、（ｂ）は下面図、（ｃ）は側面図である。また
、図２は、第１の実施形態に係る半導体装置１のシステム構成の一例を示す。図２に示す
ように、半導体装置１はホスト装置２と接続される。ホスト装置２は、例えばポータブル
コンピュータなどがある。
【００１０】
図１に示すように半導体装置１は、実装基板１１と不揮発性半導体記憶素子としてのＮ
ＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ１３、Ｎ
ＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ(Dyn
amic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６(Electri
cally Erasable and Programmable ROM)、電源回路１７、温度センサ１８、抵抗やコンデ
ンサ等のその他の電子部品１９を有する。
【００１１】
尚、第１の実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導
体パッケージ１０として実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、
ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つの半
導体パッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を
制御する。
【００１２】
実装基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板
であり、半導体装置１の外形寸法を規定する。実装基板１１は、第１面１１ａと、該第１
面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、実装
基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を実装基板１１の「
側面」と定義する。
【００１３】
半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、Ｄ
ＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び
抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面である。
【００１４】
一方で、本実施形態において実装基板１１の第２面１１ｂは、部品が実装されない非部
品実装面である。このように、実装基板１１とは独立に設けられた複数の部品を実装基板
１１の一方の面に集中して配置することで、実装基板１１表面からの部品の突出を片面側
のみに集めることが可能である。これにより、部品が実装基板１１の第１面１１ａと第２
面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができ
る。
【００１５】
図１に示す通り実装基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位
置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板イ
ンターフェース部、端子部、接続部）を有する。インターフェース部２１は、必ずしも実
装基板１１に設けられる必要はなく、コネクタ部品を使って実現してもよい。その場合も
、ここではインターフェース部２１として取り扱うものとする。
【００１６】
インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。イン
ターフェース部２１は、例えばホスト装置２に差し込まれ、電気的に接続される。インタ
ーフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号
及びデータ信号）をやり取りする。
【００１７】
本実施形態に係るインターフェース部２１は、例えばＰＣＩ  Ｅｘｐｒｅｓｓ（以下、
ＰＣＩｅ）の規格に則したインターフェースである。すなわち、インターフェース部２１
とホスト装置２との間には、ＰＣＩｅの規格に則した高速信号（高速差動信号）が流れる
。半導体装置１は、インターフェース部２１を介してホスト装置２から電源の供給を受け
る。
【００１８】
尚、本実施形態に係るインターフェース部２１は、必ずしもＰＣＩｅの規格に則したイ
ンターフェースではなく、例えば、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial
Advanced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳ
Ｂ（Universal Serial Bus）等の他の規格が用いられてもよい。
【００１９】
インターフェース部２１には、実装基板１１の短手方向に沿った中心位置からずれた位
置にスリット２１ｂが形成されており、ホスト装置２のコネクタに設けられた突起部など
と嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられるこ
とを防ぐことができる。
【００２０】
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電
源から半導体パッケージ１０などに必要な所定電圧を生成する。
【００２１】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。
【００２２】
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管や
データのキャッシュなどに用いられる。尚、ＤＲＡＭ１４は、例えばＳＲＡＭ等の他の揮
発性メモリが用いられても良い。
【００２３】
オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯ
Ｍ１６は、制御プログラム等を固定情報として格納している。
【００２４】
温度センサ１８は、半導体装置１の温度をコントローラ１３に通知する。尚、本実施形
態では実装基板１１に１つの温度センサ１８が搭載されており、半導体装置１の温度が温
度センサ１８によって監視される。温度センサ１８は必ずしも１つである必要は無く、例
えば複数の温度センサ１８が実装基板１１に設けられ、複数の位置における温度を監視す
る構成としても良い。
【００２５】
本実施形態において実装基板１１には、ＮＡＮＤメモリ１２、コントローラ１３、及び
ＤＲＡＭ１４等の複数種類の電子部品が実装され、それぞれの温度は、半導体装置１の動
作状態や、それぞれの電子部品にかかる負荷等によって異なる。このため厳密には、半導
体装置１の温度は均一ではない。
【００２６】
そこで、本実施形態において「半導体装置１の温度」とは、温度センサ１８が実装され
た位置で計測された温度であると定義する。換言すれば、本実施形態に「半導体装置１の
温度」とは、温度センサ１８の実装位置周辺の温度である。
【００２７】
さらに温度センサ１８は、必ずしも実装基板１１上に設けられる必要は無く、コントロ
ーラ１３の機能として設けられても良い。
【００２８】
また、温度センサ１８はＮＡＮＤメモリ１２、コントローラ１３等の半導体パッケージ
内部に実装しても良いし、半導体パッケージ表面に貼り付けられるように設けられても良
い。この場合、温度センサ１８はＮＡＮＤメモリ１２単体の温度やコントローラ１３単体
の温度を、より正確に測ることが可能となる。
【００２９】
本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。
例えば、本実施形態ではＮＡＮＤメモリ１２を実装基板１１の第１面１１ａに２つ（１２
ａ及び１２ｂ）実装した例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定され
ない。
【００３０】
図３に示すように、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ
を開示した断面を示す。ＮＡＮＤメモリ１２は、パッケージ基板３１、複数のメモリチッ
プ３２、ボンディングワイヤ３３、封止部（モールド材）３４、及び複数の半田ボール３
５を有する。
【００３１】
基板１１は、上述した通り例えば多層の配線基板であり、一部第１ＧＮＤ層４３を図示
しているが、図示しない電源層、ＧＮＤ層、及び内部配線を含み、ボンディングワイヤ３
３及び複数の半田ボール３５を介して複数の半導体メモリ３２を電気的に接続する。なお
、第１ＧＮＤ層は実装基板１１のＧＮＤ層の一例であり、必ずしも図３に示す位置にある
とは限らないとする。
【００３２】
図３に示すように、パッケージ基板３１には、複数の半田ボール３５が設けられている
。複数の半田ボール３５は、例えばパッケージ基板３１の第２面３１ｂに格子状に配置さ
れている。なお、複数の半田ボール３５は、パッケージ基板３１の第２面３１ｂの全体に
フルで配置される必要はなく、部分的に配置されてもよい。
【００３３】
また、パッケージ基板３１と半導体メモリ３２との固定や、複数の半導体メモリ３２同
士の固定は、マウントフィルム３８によって行われる。
【００３４】
尚、マウントフィルム３８は、単体でパッケージ基板３１に貼り付けられた後、メモリ
チップ３２が実装されても良い。また、例えばマウントフィルム３８は、メモリチップ３
２に用いられるウェハに貼り付けられ、当該ウェハをダイシングすることでチップ個片（
メモリチップ３２）としても良い。
【００３５】
図４は、コントローラ１３のシステム構成の一例を示す。図４に示すように、コントロ
ーラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインタ
ーフェース部１３３、及びメモリインターフェース部１３４を有する。
【００３６】
尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても
良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこ
れに限定されない。
【００３７】
バッファ１３１は、ホスト装置２から送られてくるデータがＮＡＮＤメモリ１２に書き
込まれる際に、一定量のデータを一時的に記憶したり、また、ＮＡＮＤメモリ１２から読
み出されるデータがホスト装置２へ送り出される際に、一定量のデータを一時的に記憶し
たりする。
【００３８】
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト装
置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当
領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御した
りする。
【００３９】
ホストインターフェース部１３３は、実装基板１１のインターフェース部２１と、ＣＰ
Ｕ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コ
ントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフ
ェース部１３３とホスト装置２との間には例えばＰＣＩｅに則した高速信号が流れる。
【００４０】
例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２
から信号を受け取り、実装基板１１の配線パターンから第１半田部を介して、コントロー
ラ１３のホストインターフェース部１３３と信号のやり取りを行う。
【００４１】
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッフ
ァ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮ
ＡＮＤメモリ１２との間のインターフェース処理を行う。
【００４２】
コントローラ１３から送られる信号は、メモリインターフェース部１３４から半田ボー
ル４５を介して実装基板１１の配線パターンへと伝わり、半田ボール３５からＮＡＮＤメ
モリ１２へと伝えられる。したがって、メモリインターフェース部１３４が、ＮＡＮＤメ
モリ１２と、ＣＰＵ１３２及びバッファ１３１と、の間に位置することで、配線距離が短
くなり、半導体装置１の動作安定性の向上が図られる。
【００４３】
図５（ａ）は、第１実施形態に係る半導体装置１のコントローラ１３の上面図である。
説明の便宜上、実装基板１１を省略している。また、図５（ｂ）は、第１実施形態に係る
半導体装置１のコントローラ１３の実装断面図である。図５（ｂ）に示すように、コント
ローラ１３は、パッケージ基板４１、コントローラチップ４２、封止部（モールド材）４
４、半田ボール４５、導電膜（第１導電部）４６ａ、導電膜（第２導電部）４６ｂを有す
る。基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グラン
ド（ＧＮＤ）層、及び内部配線を含み、複数の半田ボール４５を介してコントローラ１３
と電気的に接続される。なお、説明のため、図５には、第２ＧＮＤ層４８を一部図示して
いるが、一つの例であり、これに限定されない。また、電極パッドなどの導通をとる導電
性の物体を半田ボール４５と実装基板１１との間に挟んでもよい。この場合においても、
導電性の物体を基板の一部としてここでは扱うものとする。
【００４４】
パッケージ基板４１は、表面４１ａと裏面４１ｂ（実装面）とを備える。本実施形態に
おいてコントローラ１３は、パッケージ基板４１の表面４１ａ側に、コントローラチップ
４２、封止部４４を備える。また、パッケージ基板４１の裏面４１ｂ側には、半田ボール
４５が位置する。
【００４５】
コントローラチップ４２は、封止部４４に覆われている。そして、封止部４４には、開
口部４７が設けられている。導電膜４６ａは、封止部４４の上面に設けられており、導電
膜４６ｂは、開口部４７の側面に沿って設けられている。導電膜４６ｂは、パッケージ基
板４１のＧＮＤ電位（第２ＧＮＤ層４８）に接続される。また、封止部４４の上面に設け
られた導電膜４６ａは、封止部４４上面の全てを覆う必要はなく、一部であってもよい。
【００４６】
さらに、導電膜４６ａ及び導電膜４６ｂは、スパッタまたは蒸着によって形成される。
封止部４４に溜まる電荷を逃がすことができればよいため、必ずしも導電膜４６ａ及び導
電膜４６ｂは厚く設けられる必要はない。封止部４４上面には、レーザーマークを印字す
る必要があるが、薄い導電膜を張ることで凹凸部を形成して印字することや導電膜を設け
ていない領域に印字してもよい。
【００４７】
導電膜４６ａと同様に、導電膜４６ｂは、開口部４７側面の全てを覆う必要はなく、一
部であってもよい。また、導電膜４６ｂで囲まれた開口部４７の内部は、空洞であっても
、導体を挿入してもよい。なお、導電膜４６ａと導電膜４６ｂは電気的に接続されている
別のものとしてここでは扱っているが、一体としてもよい。
【００４８】
導電膜４６の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎ
ｉ）、タングステン（Ｗ）、金（Ａｕ）、（亜鉛（Ｚｎ））、銅（Ｃｕ）等の群から選ば
れる少なくとも１つを含む金属である。
【００４９】
＜作用・効果＞
ここで、第１の実施形態に係る半導体装置１の作用および効果について、説明する。説
明に当たって、コントローラ１３に着目し、具体例を用いながら説明する。
【００５０】
ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）は、半導体モジュール
内で放電電流が流れることで生じる。半導体モジュールは、局所的な発熱や電界集中に伴
い発生するＥＳＤによって破壊されることがある。ＥＳＤにはいくつかの発生要因がある
。また、これらのＥＳＤの発生要因に対する試験モデルがあり、現在適用されている試験
方法は大きく分けて、人体モデル（ＨｕｍａｎＢｏｄｙ Ｍｏｄｅｌ：ＨＢＭ）、マシン
モデル（Ｍａｃｈｉｎｅ Ｍｏｄｅｌ：ＭＭ）、デバイス帯電モデル（Ｃｈａｒｇｅｄ Ｄ
ｅｖｉｃｅ Ｍｏｄｅｌ：ＣＤＭ）の３種類がある。
【００５１】
モジュール組立工程の自動化により、デバイスが自動装置内で摩擦や静電誘導を受け、
金属類に接触する機会が増えている。このため、工程の自動化に伴い、帯電したデバイス
が金属類に接触して起こるＣＤＭによるＥＳＤが、増える傾向にある。
【００５２】
ＳＳＤは高速化が求められおり、そのためにコントローラの動作の高速化を図っている
。コントローラでは、高速に処理を行うために、キャパシタの容量を可能な限り低減させ
ている。これにより、コントローラは、低インピーダンスとなり高速動作を実現している
。一方で、ＮＡＮＤメモリは、キャパシタの容量を小さくすれば高速化できるが、キャパ
シタの情報を正しく読み取れない恐れが出る。そのため、コントローラは、ＮＡＮＤメモ
リと比較して、キャパシタの容量は小さい。つまり、コントローラは、ＮＡＮＤメモリと
比較して、キャパシタ容量が低いため、高電圧パルスとともに流れ込む電流の高周波成分
を除去がしにくく、ＥＳＤ耐性が低い構造となっている。このため、コントローラは、Ｎ
ＡＮＤメモリと比較して、ＥＳＤ耐性が求められる。
【００５３】
コントローラの多くは、封止部が樹脂により構成されている。その封止部の機能は主に
外部環境からの保護であるが、樹脂の内包対象が半導体であるため、樹脂材には絶縁体が
用いられている。絶縁体は、静電気帯電物体によって静電誘導され、封止部が絶縁体ゆえ
に帯電しやすい。このことから、パッケージ外形に露出した導電部をＧＮＤに接続（接地
）しておくことで、帯電した電荷を気中へ自然放電しやすくする（耐ＣＤＭ）。また、外
部からの接触（もしくは気中）からのＥＳＤサージを封止部の重要なコントローラに電荷
を流すことを防ぐことができる（耐ＨＢＭ、耐ＭＭ）。
【００５４】
ここで、図５に示すように、コントローラチップ４２は、封止部４４に覆われている。
封止部４４の上面には、導電膜４６ａが形成する。封止部４４の電荷は、導電膜４６ａか
ら自然放電（漏電）する。これにより、第１実施形態に係る半導体装置１のＣＤＭによる
ＥＳＤサージは、軽減する。また、外部からの高荷電体の接触（もしくは気中）からのＥ
ＳＤは、導電膜４６ａに流れる。これにより、コントローラ１３にＨＢＭやＭＭによるＥ
ＳＤの耐性を持たせることが可能である。以上から、半導体装置１においてコントローラ
チップ４２へのＥＳＤへの影響を低減することが可能である。
【００５５】
尚、本実施形態の説明の際、コントローラ１３を例として説明をしたが、コントローラ
１３に限られず、例えば図３で示したＮＡＮＤメモリ１２など、実装基板とパッケージ基
板とが接続される、表面実装型の半導体パッケージ部品であればよい。
【００５６】
次に比較例に係る半導体装置３を図６にて説明する。
【００５７】
半導体装置３に搭載されたコントローラ５３は、パッケージ基板４１、コントローラチ
ップ４２、封止部４４、半田ボール４５を有する。図６（ａ）は、比較例に係る半導体装
置３のコントローラ５３の上面図である。説明の便宜上、実装基板１１を省略している。
【００５８】
図６（ｂ）に示すように、パッケージ基板４１の下に複数の半田ボール４５が設けられ
ている。また、パッケージ基板４１の上には、コントローラチップ４２が設けられており
、コントローラチップ４２は、封止部４４に囲まれている。
【００５９】
封止部４４は、絶縁体ゆえに静電気帯電物体によって静電誘導され、帯電しやすい。ま
た、電荷を逃がす経路を有していない。そのため、封止部４４は外部の金属類との接触に
より、その電荷に起因したＥＳＤが発生しやすい。その結果コントローラチップ４２の誤
動作や損傷などの問題を引き起こす虞がある。
【００６０】
一方で、第１実施形態に係る半導体装置１は、封止部４４の外形に露出した導電膜４６
ａをＧＮＤに接続（接地）しておくことで、封止部４４に帯電した電荷を気中へ自然放電
しやすくする（耐ＣＤＭ）。これにより、ＥＳＤの発生時に、コントローラチップ４２に
入るダメージを低減することができる。
【００６１】
また外部からの接触（もしくは気中）からのＥＳＤサージを封止部内にあるコントロー
ラチップ４２に電荷を流すことなく保護（耐ＨＢＭ、耐ＭＭ）できる。導電膜４６ａが避
雷針の役目を果たし、ＥＳＤの発生時の局所的な発熱や電界集中によるコントローラチッ
プ４２の破壊を防ぐことができる。
【００６２】
また、半導体装置１では、ＥＳＤ対策用の保護素子を組み込む必要がなく、小型化を妨
げる心配がない。
【００６３】
以上より、半導体装置１では、ＥＳＤの発生によるコントローラチップ４２への影響を
軽減することが可能である。
【００６４】
（第１実施形態に係る第１変形例）
第１実施形態との差異を中心に説明する。第１実施形態の変形例に係る半導体装置４に
搭載されたコントローラ６３は、封止部４４の上面に導電膜ではなく、導電線が設けられ
ている点である。図７（ａ）は、第１実施形態の第１変形例に係る半導体装置４のコント
ローラ６３の上面図である。説明の便宜上、実装基板１１を省略している。封止部４４の
上面と開口部４７の側面に沿って導電線４７が設けられている。図７には、例として２本
の導電線４７が交わるように描写されているが、１本乃至複数本設けてあってもよい。い
ずれであっても、導電線４７は、開口部４７を通じて、パッケージ基板４１のＧＮＤ電位
に接続される。
【００６５】
図７（ｂ）に示すように、パッケージ基板４１の下に複数の半田ボール４５が設けられ
ている。
【００６６】
第１実施形態に係る半導体装置１と比較して、作製方法や効果は同様であるが、封止部
４４の上面に導電線が設けられていない面積が多く残される。そのため、封止部上に行う
、レーザーマーク印字が容易になる。また、導電膜を用いないことで、コストを抑えるこ
とが可能である。
【００６７】
（第２実施形態）
第１実施形態との差異を中心に説明する。図８に示すように、第２実施形態に係る半導
体装置５に搭載されたコントローラ７３には、封止部４４の内部にて、コントローラチッ
プ４２と接することなく、コントローラチップ４２上を通過するように内部ワイヤー４８
が配置されている。また、導電膜及び導電線を封止部４４の上面に設けていない点で第１
実施形態と異なっている。
【００６８】
図８（ａ）の第２実施形態に係る半導体装置５のコントローラ７３の上面図である。説
明の便宜上、実装基板１１を省略している。また、内部ワイヤー４８と開口部４９を透過
したイメージ図となっている。
【００６９】
半導体装置４に搭載されたコントローラ６３と同様に、封止部４４上のレーザーマーク
印字が容易になる。しかし、第１実施形態と比較してＧＮＤに接続されている内部ワイヤ
ー４８が封止部４４の外に露出していないため、外界への自然放電（漏電）は減少する。
そのため、ＣＤＭによるＥＳＤへの耐性向上効果が低減する。一方で、封止部４４内部に
張られた導電性の内部ワイヤー４８は、中枢であるコントローラチップ４２の上面を通過
するように配置されている。そのため、コントローラ６３は、ＥＳＤ発生を起こす電荷を
別経路（コントローラチップ４２を含まない）にて放電させることができる。これにより
、ＥＳＤによるコントローラチップ４２への影響を軽減することが可能である。
【００７０】
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例と
して提示したものであり、発明の範囲を限定することは意図していない。これら新規な実
施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない
範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素
の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。こ
れらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に
記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１、３、４、５：半導体装置
２：ホスト装置
１０：半導体パッケージ（表面実装部品）
１１：実装基板
１２：ＮＡＮＤメモリ
１３、５３、６３、７３：コントローラ
１４：ＤＲＡＭ
１５：オシレータ（ＯＳＣ）
１６：ＥＥＰＲＯＭ
１７：電源回路
１８：温度センサ
１９：他の電子部品
２１：インターフェース部
３１：パッケージ基板
３２：メモリチップ
３３：ボンディングワイヤ
３４：封止部
３５：半田ボール
３８：マウントフィルム
４１：パッケージ基板
４１ａ：パッケージ基板表面
４１ｂ：パッケージ基板裏面（実装面）
４２：コントローラチップ
４３：第１ＧＮＤ層
４４：封止部
４５：半田ボール
４６ａ：導電膜（第１導電部）
４６ｂ：導電膜（第２導電部）
４７：開口部
４８：第２ＧＮＤ層
４９：内部ワイヤー
１３１：バッファ
１３２：ＣＰＵ
１３３：ホストインターフェース部
１３４：メモリインターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６（ａ）】
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【図６（ｂ）】
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【図７（ａ）】
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【図７（ｂ）】
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【図８（ａ）】
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【図８（ｂ）】
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