(57)【要約】【課題】２０ｎｍおよびそれを超えるプロセス技術で、ＩＣデバイスのための小さい値の静電容量を提供するためにＦｍｏｍキャパシタを使用することは、もはや可能でない。【解決手段】金属絶縁体金属（ＭＩＭ）キャパシタを作製するための方法は、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップを含む。第１のＭＯＬ導電層は、ＭＩＭキャパシタの第１のプレート、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続を提供する。この方法は、絶縁体層をＭＩＭキャパシタの誘電層として第１のＭＯＬ導電層上に堆積するステップも含む。この方法は、第２のＭＯＬ導電層をＭＩＭキャパシタの第２のプレートとして絶縁体層上に堆積するステップをさらに含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
キャパシタを作製する方法であって、
前記キャパシタの第１のプレートとして、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続として、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップと、
絶縁体層を前記第１のＭＯＬ導電層上に堆積するステップと、
第２のＭＯＬ導電層を前記キャパシタの第２のプレートとして前記絶縁体層上に堆積するステップと
を含む方法。
【請求項２】
前記絶縁体層を堆積する前に前記第１のプレートをマスキングするステップと、
前記絶縁体層の代わりに、ｈｉｇｈ−Ｋ絶縁体層を前記第１のプレートに堆積し、パターニングするステップであり、前記第２のＭＯＬ導電層が、前記絶縁体層の代わりに、前記ｈｉｇｈ−Ｋ絶縁体層上に堆積される、ステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記第２のＭＯＬ導電層を抵抗器としてパターニングするステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記第１のプレート、前記第２のプレート、および前記第１の組のローカル相互接続に結合する第２の組のローカル相互接続をパターニングするステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記第１の組のローカル相互接続がアクティブコンタクトを備え、前記第２の組のローカル相互接続がスタッキングされたコンタクトを備える、請求項４に記載の方法。
【請求項６】
セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、ポータブルデータユニット、および／または固定位置データユニットに前記キャパシタを組み込むステップをさらに含む、請求項１に記載の方法。
【請求項７】
半導体基板と、
前記半導体基板上の第１のキャパシタプレートを備える、第１のミドルオブライン（ＭＯＬ）導電層と、
前記第１のキャパシタプレート上の絶縁体層と、
前記絶縁体層上の第２のキャパシタプレートを備える、第２のＭＯＬ導電層と、
前記第１のキャパシタプレートに結合された第１の相互接続と、
前記第２のキャパシタプレートに結合された第２の相互接続と
を備えるデバイス。
【請求項８】
前記第１の導電ＭＯＬ層が前記半導体基板上のアクティブコンタクト層を備える、請求項７に記載のデバイス。
【請求項９】
前記第２の導電ＭＯＬ層が前記半導体基板上のスタッキングされたコンタクト層を備える、請求項７に記載のデバイス。
【請求項１０】
セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項７に記載のデバイス。
【請求項１１】
半導体基板と、
前記半導体基板上の第１の電荷を記憶するための手段を備える、第１のミドルオブライン（ＭＯＬ）導電層と、
第１の電荷記憶手段上の絶縁体層と、
前記絶縁体層上の第２の電荷を記憶するための手段を備える、第２のＭＯＬ導電層と、
前記第１の電荷記憶手段に結合された第１の相互接続と、
前記第２の電荷記憶手段に結合された第２の相互接続と
を備えるデバイス。
【請求項１２】
前記第１のＭＯＬ導電層が前記半導体基板上のアクティブコンタクト層を備える、請求項１１に記載のデバイス。
【請求項１３】
前記第２のＭＯＬ導電層が前記半導体基板上のスタッキングされたコンタクト層を備える、請求項１１に記載のデバイス。
【請求項１４】
セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１１に記載のデバイス。
【請求項１５】
キャパシタを作製する方法であって、
前記キャパシタの第１のプレートとして、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続として、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップと、
絶縁体層を前記第１のＭＯＬ導電層上に堆積するステップと、
第２のＭＯＬ導電層を前記キャパシタの第２のプレートとして前記絶縁体層上に堆積するステップと
を含む方法。
【請求項１６】
前記絶縁体層を堆積する前に前記第１のプレートをマスキングするステップと、
前記絶縁体層の代わりに、ｈｉｇｈ−Ｋ絶縁体層を前記第１のプレートに堆積し、パターニングするステップであり、前記第２のＭＯＬ導電層が、前記絶縁体層の代わりに、前記ｈｉｇｈ−Ｋ絶縁体層上に堆積される、ステップと
をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第２のＭＯＬ導電層を抵抗器としてパターニングするステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記第１のプレート、前記第２のプレート、および前記第１の組のローカル相互接続に結合する第２の組のローカル相互接続をパターニングするステップをさらに含む、請求項１５に記載の方法。
【請求項１９】
前記第１の組のローカル相互接続がアクティブコンタクトを備え、前記第２の組のローカル相互接続がスタッキングされたコンタクトを備える、請求項１８に記載の方法。
【請求項２０】
セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、ポータブルデータユニット、および／または固定位置データユニットに前記キャパシタを組み込むステップをさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、キャパシタに関する。より詳細には、本開示は、金属絶縁体金属（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）（ＭＩＭ）キャパシタ、およびミドルオブライン（ＭＯＬ）導電層を使用したＭＩＭキャパシタを製造する方法に関する。
【背景技術】
【０００２】
キャパシタは、集積回路において広く使用されている。フィンガー金属酸化物金属（Ｆｉｎｇｅｒ  ｍｅｔａｌ  ｏｘｉｄｅ  ｍｅｔａｌ）（Ｆｍｏｍ）キャパシタが、現在のプロセス技術（たとえば、２８ナノメートル（ｎｍ））で使用される。しかしながら、技術が２０ｎｍおよびそれを超えてスケールダウンすると、Ｆｍｏｍキャパシタを実装するために使用されるより細くよりスリムな金属ワイヤの変化はますます激しくなり、Ｆｍｏｍ静電容量における変化が激しくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
現在の集積回路（ＩＣ）デバイスでは、有意な量の小さい値（たとえば、２０〜３０ｆＦ）のキャパシタが指定される。これは、４５ｎｍ、および２８ｎｍで始まる、以前のプロセス技術（金属ワイヤ幅／厚におけるより小さい変化（すなわち、より小さい静電容量の変化）のため）で問題ではなかったが、設計コーナーを満たしながら小さい値の静電容量を作製することはかなり困難になる。したがって、２０ｎｍおよびそれを超えるプロセス技術で、ＩＣデバイスのための小さい値の静電容量を提供するためにＦｍｏｍキャパシタを使用することは、もはや可能でない。
【０００４】
バックエンドオブライン（ｂａｃｋ  ｅｎｄ  ｏｆ  ｌｉｎｅ）（ＢＥＯＬ）層における金属絶縁体金属（ＭＩＭ）キャパシタが提案されている。しかしながら、この解決策は、高いキャパシタ密度を達成するために、３つの追加のマスク、ならびにｈｉｇｈ−Ｋ（ＨｉＫ）酸化物堆積プロセスを必要とする。
【課題を解決するための手段】
【０００５】
本開示の一態様によれば、キャパシタを作製するための方法が記載されている。この方法は、半導体基板のシャロートレンチアイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップを含む。第１のＭＯＬ導電層は、キャパシタの第１のプレート、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続を提供する。この方法は、絶縁体層をキャパシタの誘電層として第１のＭＯＬ導電層上に堆積するステップも含む。この方法は、第２のＭＯＬ導電層をキャパシタの第２のプレートとして絶縁体層上に堆積するステップをさらに含む。
【０００６】
本開示の別の態様によれば、金属絶縁体金属（ＭＩＭ）キャパシタデバイスが記載されている。ＭＩＭキャパシタデバイスは、半導体基板を含む。ＭＩＭキャパシタデバイスは、半導体基板上の第１のミドルオブライン（ＭＯＬ）導電層も含み得る。第１のＭＯＬ導電層は、ＭＩＭキャパシタの第１のプレート、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続を提供する。ＭＩＭキャパシタデバイスは、ＭＩＭキャパシタの誘電体層を提供するために、第１のキャパシタプレート上の絶縁体層も含み得る。ＭＩＭキャパシタデバイスは、絶縁体層上の第２のＭＯＬ導電層をさらに含み得る。第２のＭＯＬ導電層は、ＭＩＭキャパシタの第２のプレートを提供する。ＭＩＭキャパシタデバイスは、第１のキャパシタプレートに結合された第１の相互接続と、第２のキャパシタプレートに結合された第２の相互接続とも含み得る。
【０００７】
本開示のさらなる態様によれば、金属絶縁体金属（ＭＩＭ）キャパシタデバイスが記載されている。ＭＩＭキャパシタデバイスは、半導体基板を含む。ＭＩＭキャパシタデバイスは、半導体基板上の第１の電荷を記憶するための手段を有する、第１のミドルオブライン（ＭＯＬ）導電層も含む。ＭＩＭキャパシタデバイスは、ＭＩＭキャパシタの誘電体層を提供するために、第１のキャパシタプレート上の絶縁体層も含み得る。デバイスＭＩＭキャパシタは、第１の電荷記憶手段上に堆積された絶縁体層の第２の電荷を記憶するための手段を有する第２のＭＯＬ導電層も含み得る。
【０００８】
本開示の別の態様によれば、キャパシタを作製するための方法が記載されている。この方法は、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップを含む。第１のＭＯＬ導電層は、キャパシタの第１のプレート、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続を提供する。この方法は、絶縁体層をキャパシタの誘電層として第１のＭＯＬ導電層上に堆積するステップも含む。この方法は、第２のＭＯＬ導電層をキャパシタの第２のプレートとして絶縁体層上に堆積するステップをさらに含む。
【０００９】
上記は、続く詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり広く概説したものである。本開示のさらなる特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。本開示の特色をなすと思われる新規の特徴は、その組成と動作方法の両方について、さらなる目的および利点とともに、後続の記述を添付の図との関連で考慮したときによりよく理解されるであろう。しかしながら、図の各々は、例示および説明のみを目的として提供され、本開示の限定を定義するものとして意図されないことを明白に理解されたい。
【００１０】
本開示の特徴、性質、および利点は、以下に記載する詳細な説明を図面とともに読むとき、より明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】本開示の一態様による、ミドルオブライン相互接続層内に第１のキャパシタプレートを含む集積回路（ＩＣ）デバイスを示す断面図である。
【図２】本開示の一態様による、ミドルオブライン相互接続層の上に第２のキャパシタプレートを含む図１のＩＣデバイスを示す断面図である。
【図３】本開示の一態様による、ミドルオブライン相互接続層、および第１の誘電体層上に堆積された第２の誘電体層の上に第２のキャパシタプレートを含む図２のＩＣデバイスを示す断面図である。
【図４】本開示の一態様による、第１および第２のキャパシタプレートへの相互接続を含む図３のＩＣデバイスを示す断面図である。
【図５】本開示の一態様による、ミドルオブライン（ＭＯＬ）相互接続層を使用して金属絶縁体金属（ＭＩＭ）キャパシタを作製するための方法を示す図である。
【図６】本開示の一態様による、ミドルオブライン相互接続層内に第１のキャパシタプレートを含む集積回路（ＩＣ）デバイスを示す断面図である。
【図７】本開示の一態様による、ミドルオブライン相互接続層内の第１のキャパシタプレート上に堆積されたｈｉｇｈ−Ｋ誘電体層を含む図６のＩＣデバイスを示す断面図である。
【図８】本開示の一態様による、第１のキャパシタプレートの上のｈｉｇｈ−Ｋ誘電体層上に堆積された第２のキャパシタプレートを含む図７のＩＣデバイスを示す断面図である。
【図９】本開示の一態様による、第１の誘電体層上に堆積された第２の誘電体層を含む図８のＩＣデバイスを示す断面図である。
【図１０】本開示の一態様による、高密度キャパシタの第１および第２のキャパシタプレートへの相互接続を含む図９のＩＣデバイスを示す断面図である。
【図１１】本開示の一態様による、ミドルオブライン（ＭＯＬ）相互接続層を使用して高密度金属絶縁体金属（ＭＩＭ）キャパシタを作製するための方法を示す図である。
【図１２】本開示の一態様を有利に利用できる、例示的なワイヤレス通信システムを示す図である。  ［図１３］本開示の一態様による半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１２】
添付の図面に関連して下記に記載される詳細な説明は、様々な構成の説明として意図されており、本明細書に記載される概念が実践され得る唯一の構成を表すように意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細がなくても実行され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にすることを回避するために、周知の構造および構成要素がブロック図の形態で示されている。本明細書の説明では、「および／または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
【００１３】
本開示の一態様は、ＭＩＭ（金属絶縁体金属）キャパシタを作製するために、１つの電極として既存のミドルオブライン相互接続層、および別の電極として導電性抵抗層を使用して形成されるＭＩＭキャパシタを記載する。一構成では、ＭＩＭキャパシタの第１のプレートは、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域上に堆積された第１のミドルオブライン（ＭＯＬ）相互接続層によって提供される。この構成では、第１のＭＯＬ導電層は、半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続を提供するアクティブコンタクト（たとえば、ＭＤ１）である。キャパシタの第２のプレートは、絶縁体に堆積された第２のＭＯＬ相互接続層によって提供される。絶縁体は、第１のＭＯＬ相互接続層上に堆積されている。
【００１４】
一構成では、第２のＭＯＬ相互接続層は、キャパシタの第２のプレートを形成するために、導電層の堆積およびパターニングによって提供される。この構成では、第２の組のローカル相互接続（たとえば、スタッキングされたコンタクト（ＭＤ２））は、第１および第２のキャパシタプレートならびに第１の組のローカル相互接続（たとえば、アクティブコンタクトＭＤ１）に結合される。したがって、本開示の一態様は、追加のマスクまたは層なしにＭＩＭキャパシタを作製するために、１つの電極としてＭＯＬ相互接続層（ＭＤ１）、およびＭＯＬ導電性抵抗層（現在のプロセス技術で導入される）を使用する。本開示の別の態様では、高密度ＭＩＭキャパシタは、１つのリソグラフィ（１つのマスク）ステップおよび１つの追加のエッチングステップを含む、追加のｈｉｇｈ−Ｋ堆積を使用することによって提供される。
【００１５】
図１は、本開示の一態様による、ミドルオブライン（ＭＯＬ）相互接続層１１０内に第１のキャパシタプレートを含む集積回路（ＩＣ）デバイス１００を示す断面図を示す。典型的には、ＩＣデバイス１００は、シャロートレンチアイソレーション（ＳＴＩ）領域１０３を有する半導体基板（たとえば、シリコンウェハ）１０２を含む。ＳＴＩ領域１０３および半導体基板１０２の上に、ソース領域１０４、ドレイン領域１０６、およびゲート領域１０８を有するアクティブデバイスが形成されるアクティブ領域がある。アクティブデバイスを保護するために、約３０ｎｍの厚さを有するシリコン窒化物層１１２がアクティブ領域上に堆積される。また、ミドルオブライン（ＭＯＬ）相互接続層１１０も設けられる。
【００１６】
図１では、第１のＭＯＬ相互接続層１１０は、既存のプロセス技術を使用して半導体基板１０２上に作製される１組のアクティブ（酸化拡散（ＯＤ））コンタクト（ＭＤ１）１２０（１２０−１〜１２０−４）を含む。アクティブコンタクト１２０は、アクティブデバイスのドレイン領域およびソース領域１０４に結合される。本開示のこの態様では、第１のキャパシタプレート（電極）１３０が、半導体基板１０２のＳＴＩ領域１０３上のＭＯＬ相互接続層１１０内に画定される。ひとたび画定されると、第１のキャパシタ電極プレート１３０を形成するために、第１のＭＯＬ導電層が堆積される。第１のＭＯＬ導電層は、アクティブデバイスのソース領域１０４およびドレイン領域１０６への第１の組のローカル相互接続（アクティブコンタクト１２０）も提供する。この構成では、アクティブコンタクト１２０を形成するために使用される第１のＭＯＬ導電層は、第１のキャパシタ電極プレート１３０として、キャパシタの電極を形成するためにも使用される。第１のＭＯＬ導電層は、タングステンまたは他の同様の導電材料から構成され得る。
【００１７】
図２は、本開示の一態様による、ＭＯＬ相互接続層１１０の上に第２のキャパシタ電極プレート２５０を含む集積回路（ＩＣ）デバイス２００を示す断面図を示す。典型的には、第１の誘電体層（たとえば、酸化物層）２４０がアクティブコンタクト１２０および第１のキャパシタ電極プレート２３０の上に堆積される。第１の誘電体層２４０は、１０から１５ナノメートルの範囲の厚さを有することができる。
【００１８】
この構成では、第２のＭＯＬ導電層は、第１の誘電体層２４０の表面上に堆積される。第１のキャパシタ電極プレート２３０上に第２のキャパシタ電極プレート２５０を形成するために、第２のＭＯＬ導電層がパターニングされ、エッチングされる。この構成では、第１のキャパシタ電極プレート２３０および第２のキャパシタ電極プレート２５０から形成されるキャパシタの容量値は、第１の誘電体層２４０の厚さによって決定される。導電性抵抗器２４２も第１の誘電体層２４０上に形成される。本開示のこの態様では、第２の導電性電極を第２のキャパシタ電極プレート２５０として提供するために、ＭＯＬ導電性抵抗層の堆積およびパターニングも使用される。
【００１９】
図３は、本開示の一態様による、ＭＯＬ相互接続層１１０、および第１の誘電体層３４０上に堆積された第２の誘電体層３７０の上に第２のキャパシタ電極プレート３５０を含むＩＣデバイス３００を示す断面図を示す。この構成では、３５ナノメートルの範囲の厚さを有する第２の誘電体層３７０が第１のキャパシタ電極プレート３３０上の第１の誘電体層３４０、抵抗器３４２、および第２のキャパシタ電極プレート３５０上に堆積される。
【００２０】
図４は、本開示の一態様による、第１のキャパシタ電極プレート４３０および第２のキャパシタ電極プレート４５０への相互接続４９０−１および４９０−２を含むＩＣデバイス４００を示す断面図を示す。この構成では、第１のキャパシタ電極プレート４３０および第２のキャパシタ電極プレート４５０を露出させるために、第２の誘電体層４７０がパターニングされ、エッチングされる。このパターニングおよびエッチングは、現在のプロセス技術の一部として抵抗器４４２およびアクティブコンタクト１２０を露出させるために実行される。ひとたび露出されると、それぞれ第１のキャパシタ電極プレート４３０および第２のキャパシタ電極プレート４５０への相互接続４９０（４９０−１および４９０−２）を形成するために、第３のＭＯＬ導電層が第２の誘電体層４７０上に堆積される。
【００２１】
この構成では、第３のＭＯＬ導電層は、既存のプロセス技術を使用して、アクティブコンタクト１２０への第２の組のローカル相互接続（スタッキングされたコンタクト（ＭＤ２）４８０（４８０−１〜４８０−４））も提供する。この構成では、スタッキングされたコンタクト４８０、ならびに抵抗器への相互接続４８２および４８４を形成するために使用される第３のＭＯＬ導電層は、第１のキャパシタ電極プレート４３０への相互接続４９０−１、および第２のキャパシタ電極プレート４５０への相互接続４９０−２を形成するためにも使用される。
【００２２】
図５は、本開示の一態様による、ミドルオブライン（ＭＯＬ）導電層を使用して金属絶縁体金属（ＭＩＭ）キャパシタを作製するための方法５００を示す。ブロック５０２で、キャパシタの第１のプレートが、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域上のミドルオブライン（ＭＯＬ）相互接続層内に画定される。ブロック５０４で、キャパシタの第１のプレートを形成するために、第１のＭＯＬ導電層が堆積される。たとえば、図１に示すように、第１のキャパシタプレート（電極）１３０は、半導体基板１０２のＳＴＩ領域１０３上のＭＯＬ相互接続層１１０内に画定される。ひとたび画定されると、第１のキャパシタ電極プレート１３０を形成するために、第１のＭＯＬ導電層が堆積される。
【００２３】
図５を再度参照すると、ブロック５０６で、誘電体層が第１のＭＯＬ導電層上に堆積される。たとえば、図２に示すように、第１の誘電体層（たとえば、酸化物層）２４０がアクティブコンタクト１２０および第１のキャパシタ電極プレート２３０の上に堆積される。ブロック５０８で、第２のＭＯＬ導電層が第１の誘電体層上に堆積される。ブロック５１０で、キャパシタの第２のプレートを形成するために、第２のＭＯＬ導電性がパターニングされ、エッチングされる。たとえば、図２に示すように、第２のＭＯＬ導電層は、第１の誘電体層２４０の表面上に堆積される。第１のキャパシタ電極プレート２３０上に第２のキャパシタ電極プレート２５０を形成するために、第２のＭＯＬ導電層がパターニングされ、エッチングされる。
【００２４】
ブロック５１２で、第２の誘電体層が第２のＭＯＬ導電層上に堆積される。ブロック５１４で、第１および第２のキャパシタプレートを露出させるために、第２の誘電体層がパターニングされ、エッチングされる。ブロック５１６で、第１および第２のキャパシタプレートへの相互接続を形成するために、第３のＭＯＬ導電層が第２の誘電体層上に堆積される。第１および第２のキャパシタ電極プレートへの相互接続を形成するために、第３のＭＯＬ導電層がパターニングされる。たとえば、図４に示すように、第１のキャパシタ電極プレート４３０および第２のキャパシタ電極プレート４５０を露出させるために、第２の誘電体層４７０がパターニングされ、エッチングされる。このパターニングおよびエッチングは、現在のプロセス技術の一部として抵抗器４４２およびアクティブコンタクト１２０を露出させるために実行される。ひとたび露出されると、それぞれ第１のキャパシタ電極プレート４３０および第２のキャパシタ電極プレート４５０への相互接続４９０（４９０−１および４９０−２）を形成するために、第３のＭＯＬ導電層が第２の誘電体層４７０上に堆積される。
【００２５】
図１〜図５で説明したように、金属絶縁体金属（ＭＩＭ）キャパシタは、追加コストなしに、現在のプロセス技術で利用可能なＭＯＬ層を作製するために現在使用されているマスクおよびプロセスを使用して実装され得る。ＭＩＭキャパシタの容量値は、第１の誘電体層の厚さによって決定される。第１の誘電体層の厚さは、鋳物工場によって決定され得る。本開示の別の態様では、高密度ＭＩＭキャパシタは、たとえば、図６〜図１１で説明するように、ｈｉｇｈ−Ｋ誘電体層を提供するために、既存のプロセス技術および１つの余分のマスクを使用して形成される。
【００２６】
図６は、本開示の一態様による、ＭＯＬ相互接続層１１０内に第１のキャパシタ電極プレート６３０を含む集積回路（ＩＣ）デバイス６００を示す断面図を示す。ＩＣデバイスのこの構成は、図１に示されるＩＣデバイス１００の構成と同様であり得る。しかしながら、この構成では、第１のキャパシタ電極プレート６３０は、高密度キャパシタの第１の電極を提供する。
【００２７】
図７は、本開示の一態様による、ＭＯＬ相互接続層１１０内の第１のキャパシタ電極プレート７３０上に堆積されたｈｉｇｈ−Ｋ誘電体層７６０を含む図６のＩＣデバイス７００を示す断面図を示す。この構成では、第１の誘電体層（たとえば、酸化物層）７４０は、アクティブコンタクト１２０および第１のキャパシタ電極プレート７３０の上に堆積される。第１の誘電体層７４０は、１０から１５ナノメートルの範囲の厚さを有することができる。第１の誘電体層７４０の堆積は、図２に示される第１の誘電体層堆積と同様であり得る。しかしながら、この構成では、第１のキャパシタ電極プレート７３０を露出させるために、第１の誘電体層７４０がマスキングされ、エッチングされる。本開示のこの態様では、第１のキャパシタ電極プレート７３０が露出されると、ｈｉｇｈ−Ｋ誘電層７６０が第１の誘電体層７４０および第１のキャパシタ電極プレート７３０の露出された表面上に堆積される。ｈｉｇｈ−Ｋ誘電層７６０の厚さは、２から５ナノメートルの範囲である。
【００２８】
図８は、本開示の一態様による、ＭＯＬ相互接続層１１０上のｈｉｇｈ−Ｋ誘電体層８６０（８６０−１、８６０−２）上に堆積された第２のキャパシタ電極プレート８５０および導電性抵抗器８４２を含む図７のＩＣデバイス８００を示す断面図を示す。この構成では、第２のＭＯＬ導電層は、ｈｉｇｈ−Ｋ誘電体層８６０の表面上に堆積される。第１のキャパシタ電極プレート８３０上に第２のキャパシタ電極プレート８５０を形成し、第１の誘電体層８４０を露出させるために、第２のＭＯＬ導電層がパターニングされ、エッチングされる。この構成では、第１のキャパシタ電極プレート８３０と第２のキャパシタ電極プレート８５０との間のｈｉｇｈ−Ｋ誘電体層８６０−２の厚さの低減（たとえば、２から５ナノメートル）のため、高密度キャパシタは、第１のキャパシタ電極プレート８３０と第２のキャパシタ電極プレート８５０とから形成される。導電性抵抗器８４２も、第１の誘電体層８４０の上のｈｉｇｈ−Ｋ誘電体層８６０−１上に形成される。本開示のこの態様では、ＭＯＬ導電性抵抗層の堆積およびパターニングは、第２の導電性電極を第２のキャパシタ電極プレート８５０として提供する。
【００２９】
図９は、本開示の一態様による、第１の誘電体層９４０、抵抗器９４２、および第２のキャパシタ電極プレート９５０上に堆積された第２の誘電体層９７０を含む図８のＩＣデバイス９００を示す断面図を示す。この構成では、３５ナノメートルの範囲の厚さを有する第２の誘電体層９７０は、第１の誘電体層９４０、抵抗器９４２、第２のキャパシタ電極プレート９５０、ならびにｈｉｇｈ−Ｋ誘電体層９６０−１および９６０−２の側壁の上に堆積される。
【００３０】
図１０は、本開示の一態様による、第１のキャパシタ電極プレート１０３０および第２のキャパシタ電極プレート１０５０への相互接続１０９０−１および１０９０−２を含むＩＣデバイス１０００を示す断面図を示す。この構成では、第１のキャパシタ電極プレート１０３０および第２のキャパシタ電極プレート１０５０を露出させるために、第２の誘電体層１０７０がパターニングされ、エッチングされる。このパターニングおよびエッチングは、現在のプロセス技術の一部として抵抗器１０４２および第１の誘電体層１０４０下のアクティブコンタクト１２０を露出させるためにも実行される。ひとたび露出されると、第１のキャパシタ電極プレート１０３０への相互接続１０９０−１および第２のキャパシタ電極プレート１０５０への相互接続１０９０−２を形成するために、第３のＭＯＬ導電層が第２の誘電体層１０７０上に堆積される。
【００３１】
この構成では、第３のＭＯＬ導電層は、既存のプロセス技術を使用して、アクティブコンタクト１２０への第２の組のローカル相互接続（スタッキングされたコンタクト（ＭＤ２）１０８０（１０８０−１〜１０８０−４））も提供する。この構成では、スタッキングされたコンタクト１０８０、ならびに抵抗器１０４２への相互接続１０８２および１０８４を形成するために使用される第３のＭＯＬ導電層は、第１のキャパシタ電極プレート１０３０への相互接続１０９０−１、および第２のキャパシタ電極プレート１０５０への相互接続１０９０−２を形成するためにも使用される。抵抗器１０４２は、ｈｉｇｈ−Ｋ誘電層１０６０−１に堆積され、第２のキャパシタ電極プレート１０５０は、ｈｉｇｈ−Ｋ誘電層１０６０−２に堆積されている。
【００３２】
図１１は、本開示の一態様による、ミドルオブライン（ＭＯＬ）相互接続層を使用して金属絶縁体金属（ＭＩＭ）高密度キャパシタを作製するための方法１１００を示す。ブロック１１０２で、キャパシタの第１のプレートが、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域上のミドルオブライン（ＭＯＬ）相互接続層内に画定される。ブロック１１０４で、キャパシタの第１のプレートを形成するために、第１のＭＯＬ導電層が堆積される。たとえば、図６に示すように、第１のキャパシタプレート（電極）６３０は、半導体基板１０２のＳＴＩ領域１０３上のＭＯＬ相互接続層１１０内に画定される。ひとたび画定されると、第１のキャパシタ電極プレート６３０を形成するために、第１のＭＯＬ導電層が堆積される。
【００３３】
図１１を再度参照すると、ブロック１１０６で、第１の誘電体層が第１のＭＯＬ導電層上に堆積される。たとえば、図７に示すように、第１の誘電体層（たとえば、酸化物層）７４０がアクティブコンタクト１２０および第１のキャパシタ電極プレート７３０の上に堆積される。ブロック１１０８で、第１のキャパシタプレートを露出させるために、誘電体層がマスクされ、エッチングされる。第１のキャパシタプレートが露出されると、ブロック１１１０および図７に示すように、ｈｉｇｈ−Ｋ誘電層が第１の誘電体層７４０および第１のキャパシタ電極プレート７３０の露出された表面に堆積される。
【００３４】
ブロック１１１２で、第２のＭＯＬ導電層がｈｉｇｈ−Ｋ誘電体層上に堆積される。ブロック１１１４で、キャパシタの第２のプレートを形成するために、第２のＭＯＬ導電層がパターニングされ、エッチングされる。たとえば、図８に示すように、第２のＭＯＬ導電層は、ｈｉｇｈ−Ｋ誘電体層８６０の表面上に堆積される。第１のキャパシタ電極プレート８３０上に第２のキャパシタ電極プレート８５０を形成し、第１の誘電体層８４０を露出させるために、第２のＭＯＬ導電層がパターニングされ、エッチングされる。
【００３５】
ブロック１１１６で、第２の誘電体層が第２のＭＯＬ導電層上に堆積される。ブロック１１１８で、第１および第２のキャパシタプレートを露出させるために、第２の誘電体層がパターニングされ、エッチングされる。ブロック１１２０で、第１および第２のキャパシタプレートへの相互接続を形成するために、第３のＭＯＬ導電層が第２の誘電体層上に堆積される。たとえば、図１０に示すように、第１のキャパシタ電極プレート１０３０および第２のキャパシタ電極プレート１０５０を露出させるために、第２の誘電体層１０７０がパターニングされ、エッチングされる。このパターニングおよびエッチングは、現在のプロセス技術の一部として抵抗器１０４２およびアクティブコンタクト１２０を露出させるために実行される。ひとたび露出されると、第１のキャパシタ電極プレート１０３０への相互接続１０９０−１および第２のキャパシタ電極プレート１０５０を形成するために、第３のＭＯＬ導電層が第２の誘電体層１０７０上に堆積される。
【００３６】
一構成では、金属絶縁体金属（ＭＩＭ）キャパシタデバイスは、半導体基板上の第１の電荷を記憶するための手段を有する、第１のミドルオブライン（ＭＯＬ）導電層を含む。本開示の一態様では、第１の電荷記憶手段は、第１の電荷記憶手段によって具陳された機能を実行するように構成された第１のキャパシタプレート４３０／１０３０であり得る。デバイスは、第１の電荷記憶手段上に堆積された絶縁体層上の第２の電荷を記憶するための手段を有する第２のＭＯＬ導電層も含み得る。本開示の一態様では、第２の電荷記憶手段は、第２の電荷記憶手段によって具陳された機能を実行するように構成された第２のキャパシタプレート４５０／１０５０であり得る。別の態様では、上述の手段は、上述の手段によって具陳された機能を実行するように構成された任意のデバイスであり得る。
【００３７】
図１２は、本開示の一態様を有利に利用できる、例示的なワイヤレス通信システム１２００を示す。説明のために、図１２は、３つの遠隔ユニット１２２０、１２３０、１２５０および２つの基地局１２４０を示す。ワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることが認識されよう。遠隔ユニット１２２０、１２３０、および１２５０は、ＭＩＭキャパシタ１２２５Ａ、１２２５Ｂ、１２２５Ｃを含む。図１２は、基地局１２４０から遠隔ユニット１２２０、１２３０、および１２５０への順方向リンク信号１２８０、ならびに、遠隔ユニット１２２０、１２３０、および１２５０から基地局１２４０への逆方向リンク信号１２９０を示す。
【００３８】
図１２では、遠隔ユニット１２２０は携帯電話として示され、遠隔ユニット１２３０はポータブルコンピュータとして示され、遠隔ユニット１２５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定位置データユニットであり得る。図１２は、本開示の教示に従ったＭＩＭキャパシタ１２２５Ａ、１２２５Ｂ、１２２５Ｃを利用し得る遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。たとえば、本開示の態様によるＭＩＭキャパシタは、任意のデバイスにおいて最適に使用することができる。
【００３９】
図１３は、上記で開示したＭＩＭキャパシタデバイスなど、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション１３００は、オペレーティングシステムソフトウェア、支援ファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計用ソフトウェアを含むハードディスク１３０１を含む。設計用ワークステーション１３００はまた、回路１３１０の設計または、ＭＲＡＭなどの半導体構成要素１３１２の設計を容易にするために、ディスプレイ１３０２を含む。記憶媒体１３０４は、回路設計１３１０または半導体構成要素１３１２を有形に記憶するために提供される。回路設計１３１０または半導体構成要素１３１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイル形式で、記憶媒体１３０４に記憶され得る。記憶媒体１３０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション１３００は、記憶媒体１３０４からの入力を受け入れるか、または記憶媒体１３０４に出力を書き込むための駆動装置１３０３を含む。
【００４０】
記憶媒体１３０４に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連付けられるタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体１３０４にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路設計１３１０または半導体構成要素１３１２の設計が容易になる。
【００４１】
特定の回路について記載してきたが、当業者には、開示する実施形態を実践するために開示された回路のすべてが必要とされるわけではないことが諒解されよう。さらに、本開示に対する注目を維持するために、いくつかのよく知られた回路については説明していない。
【００４２】
本明細書に記載された方法論は、アプリケーションに依存する様々な手段によって実施され得る。たとえば、これらの方法論は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実施され得る。ハードウェア実装形態の場合、各処理ユニットは、本明細書に記載された機能を実行するように設計された、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、あるいはそれらの組合せ内で実装されてもよい。
【００４３】
ファームウェアおよび／またはソフトウェア実装形態の場合、これらの方法論は、本明細書に記載された機能を実行するモジュール（たとえば、手順、機能等）で実施され得る。命令を有形に具現化する任意の機械可読媒体またはコンピュータ可読媒体は、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサによって実行され得る。実行中のソフトウェアコードは、プロセッサによって実行される場合、本明細書で提示された異なる態様の教示における様々な方法および機能を実装する動作環境をもたらす。メモリは、プロセッサの内部またはプロセッサの外部に実装されてもよい。本明細書で使用する場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリの任意の特定のタイプもしくはメモリの数、またはメモリが記憶される媒体のタイプに限定されない。
【００４４】
本明細書で説明する方法および機能を定義するソフトウェアコードを記憶する機械可読媒体またはコンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体でもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージデバイスもしくは他の磁気ストレージデバイス、または命令もしくはデータ構造の形態の所望のプログラムコードを記憶するために使用され、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。本明細書で用いられる場合、ディスク（ｄｉｓｋ）および／またはディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク（登録商標）、およびブルーレイディスクを含み、このうち、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）は、レーザーを用いてデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００４５】
コンピュータ読取り可能な媒体における記憶に加えて、命令および／またはデータは、通信装置に含まれる送信媒体における信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含むことができる。これら命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲で概説される機能を実施させるように構成されている。
【００４６】
本教示およびそれらの利点を詳細に説明してきたが、様々な変形、代用、および変更が、添付の特許請求の範囲によって定義された本教示の技術から逸脱することなく本明細書においてなされ得ることを理解されたい。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の態様に限定されることを意図していない。当業者が本開示から容易に諒解するように、本明細書で説明する対応する態様と実質的に同じ機能を実行するまたは実質的に同じ結果を達成する、現在存在するまたは後で開発されることになる、プロセス、機械、製造品、組成物、手段、方法、またはステップは、本教示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むことが意図される。
【符号の説明】
【００４７】
１００  集積回路（ＩＣ）デバイス
１０２  半導体基板
１０３  シャロートレンチアイソレーション（ＳＴＩ）領域
１０４  ソース領域
１０６  ドレイン領域
１０８  ゲート領域
１１０  ミドルオブライン（ＭＯＬ）相互接続層
１１２  シリコン窒化物層
１２０  アクティブコンタクト
１３０  第１のキャパシタ電極プレート
２００  集積回路（ＩＣ）デバイス
２３０  第１のキャパシタ電極プレート
２４０  第１の誘電体層
２４２  導電性抵抗器
２５０  第２のキャパシタ電極プレート
３００  ＩＣデバイス
３３０  第１のキャパシタ電極プレート
３４０  第１の誘電体層
３４２  抵抗器
３５０  第２のキャパシタ電極プレート
３７０  第２の誘電体層
４００  ＩＣデバイス
４３０  第１のキャパシタ電極プレート
４４２  抵抗器
４５０  第２のキャパシタ電極プレート
４７０  第２の誘電体層
４８０  スタッキングされたコンタクト
４８２  相互接続
４８４  相互接続
４９０−１  相互接続
４９０−２  相互接続
６００  集積回路（ＩＣ）デバイス
６３０  第１のキャパシタ電極プレート
７００  ＩＣデバイス
７３０  第１のキャパシタ電極プレート
７４０  第１の誘電体層
７６０  ｈｉｇｈ−Ｋ誘電体層
８００  ＩＣデバイス
８３０  第１のキャパシタ電極プレート
８４０  第１の誘電体層
８４２  導電性抵抗器
８５０  第２のキャパシタ電極プレート
８６０  ｈｉｇｈ−Ｋ誘電体層
９００  ＩＣデバイス
９４０  第１の誘電体層
９４２  抵抗器
９５０  第２のキャパシタ電極プレート
９６０−１  ｈｉｇｈ−Ｋ誘電体層
９６０−２  ｈｉｇｈ−Ｋ誘電体層
９７０  第２の誘電体層
１０００  ＩＣデバイス
１０３０  第１のキャパシタ電極プレート
１０４０  第１の誘電体層
１０４２  抵抗器
１０５０  第２のキャパシタ電極プレート
１０６０−１  ｈｉｇｈ−Ｋ誘電層
１０６０−２  ｈｉｇｈ−Ｋ誘電層
１０７０  第２の誘電体層
１０８０  スタッキングされたコンタクト
１０８２  相互接続
１０８４  相互接続
１０９０−１  相互接続
１０９０−２  相互接続
１２００  ワイヤレス通信システム
１２２０  遠隔ユニット
１２２５Ａ  ＭＩＭキャパシタ
１２２５Ｂ  ＭＩＭキャパシタ
１２２５Ｃ  ＭＩＭキャパシタ
１２３０  遠隔ユニット
１２４０  基地局
１２５０  遠隔ユニット
１２８０  順方向リンク信号
１２９０  逆方向リンク信号
１３００  設計用ワークステーション
１３０２  ディスプレイ
１３０３  駆動装置
１３０４  記憶媒体
１３１０  回路
１３１２  半導体コンポーネント
【図１】
2018164113.tif 000003
【図２】
2018164113.tif 000004
【図３】
2018164113.tif 000005
【図４】
2018164113.tif 000006
【図５】
2018164113.tif 000007
【図６】
2018164113.tif 000008
【図７】
2018164113.tif 000009
【図８】
2018164113.tif 000010
【図９】
2018164113.tif 000011
【図１０】
2018164113.tif 000012
【図１１】
2018164113.tif 000013
【図１２】
2018164113.tif 000014
【手続補正書】
【提出日】平成30年7月19日(2018.7.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャパシタを作製する方法であって、
前記キャパシタの第１のプレートとして、ならびに半導体デバイスのソースおよびドレイン領域への第１の組のローカル相互接続として、半導体基板のシャロートレンチアイソレーション（ＳＴＩ）領域の上に第１のミドルオブライン（ＭＯＬ）導電層を堆積するステップと、
絶縁体層を前記第１のＭＯＬ導電層上に堆積するステップと、
第２のＭＯＬ導電層を前記キャパシタの第２のプレートとして前記絶縁体層上に堆積するステップと
を含む方法。
【外国語明細書】
2018164113000001.pdf