(57)【要約】【課題】高品質な分周回路を提供する。【解決手段】分周回路は、第１入力端にクロック信号が入力され、第２入力端に第１信号が入力される第１フリップフロップと、第１入力端に前記クロック信号が入力され、第２入力端に前記第１フリップフロップから出力される第２信号が入力される第２フリップフロップと、第１入力端に前記クロック信号が入力され、第２入力端に前記第２フリップフロップから出力される第３信号が入力される第３フリップフロップと、前記第３フリップフロップから出力される第４信号に基づいて前記第１信号を生成するインバータと、第１入力端に前記第４信号が入力され、第２入力端に前記第２フリップフロップから出力される第５信号が入力される排他的論理和ゲートと、を備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１入力端にクロック信号が入力され、第２入力端に第１信号が入力される第１フリップフロップと、
第１入力端に前記クロック信号が入力され、第２入力端に前記第１フリップフロップから出力される第２信号が入力される第２フリップフロップと、
第１入力端に前記クロック信号が入力され、第２入力端に前記第２フリップフロップから出力される第３信号が入力される第３フリップフロップと、
前記第３フリップフロップから出力される第４信号に基づいて前記第１信号を生成するインバータと、
第１入力端に前記第４信号が入力され、第２入力端に前記第２フリップフロップから出力される第５信号が入力される排他的論理和ゲートと、
を備える分周回路。
【請求項２】
前記第２フリップフロップは、前記クロック信号の立ち上げタイミングで前記第３信号を変化させ、前記クロック信号の立ち下げタイミングで前記第５信号を変化させる
請求項１記載の分周回路。
【請求項３】
前記第１フリップフロップは、前記クロック信号の立ち上げタイミングで前記第２信号を変化させ、
前記第３フリップフロップは、前記クロック信号の立ち上げタイミングで前記第４信号を変化させる請求項１または２に記載の分周回路。
【請求項４】
それぞれの第１入力端にクロック信号が入力されるＮ（Ｎは整数）個のフリップフロップが直列に接続される第１フリップフロップ群と、
それぞれの第１入力端に前記クロック信号が入力されるＮ個のフリップフロップが直列に接続される第２フリップフロップ群と、
第１入力端に前記クロック信号が入力され、前記第１フリップフロップ群と前記第２フリップフロップ群との間に配置される第３フリップフロップと、
前記第２フリップフロップ群の端部のフリップフロップから出力される第１信号に基づいて、前記第１フリップフロップ群の端部のフリップフロップに供給する第２信号を生成するインバータと、
第１入力端に前記第１信号が入力され、第２入力端に前記第３フリップフロップから出力される第３信号が入力される排他的論理和ゲートと、
を備える分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、分周回路に関する。
【背景技術】
【０００２】
半導体記憶装置の動作の高速化に伴い、高速に動作する分周回路が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−４８４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な分周回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態の分周回路は、第１入力端にクロック信号が入力され、第２入力端に第１信号が入力される第１フリップフロップと、第１入力端に前記クロック信号が入力され、第２入力端に前記第１フリップフロップから出力される第２信号が入力される第２フリップフロップと、第１入力端に前記クロック信号が入力され、第２入力端に前記第２フリップフロップから出力される第３信号が入力される第３フリップフロップと、前記第３フリップフロップから出力される第４信号に基づいて前記第１信号を生成するインバータと、第１入力端に前記第４信号が入力され、第２入力端に前記第２フリップフロップから出力される第５信号が入力される排他的論理和ゲートと、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る分周回路を含む半導体記憶装置を示すブロック図である。
【図２】図２は、実施形態に係る分周回路を示すブロック図である。
【図３】図３は、実施形態に係る分周回路の第２フリップフロップを示す回路図である。
【図４】図４は、実施形態に係る分周回路の第１クロックドインバータを示す回路図である。
【図５】図５は、実施形態に係る分周回路の第２クロックドインバータを示す回路図である。
【図６】図６は、実施形態に係る分周回路の第３クロックドインバータを示す回路図である。
【図７】図７は、実施形態に係る分周回路の第４クロックドインバータを示す回路図である。
【図８】図８は、実施形態に係る分周回路の第２フリップフロップの動作を示す波形図である。
【図９】図９は、実施形態に係る分周回路の動作を示す波形図である。
【図１０】図１０は、実施形態の比較例に係る分周回路を示すブロック図である。
【図１１】図１１は、実施形態の比較例に係る分周回路の動作を示す波形図である。
【発明を実施するための形態】
【０００７】
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
＜１＞実施形態    
実施形態に係る分周回路について説明する。
【０００９】
＜１−１＞構成
＜１−１−１＞メモリシステムの構成について  
本実施形態に係る分周回路を含むメモリシステムの構成について、図１を用いて説明する。
【００１０】
図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）１００及びメモリコントローラ２００を備えている。ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。メモリシステム１は、ホストデバイス（不図示）を更に備える構成であっても良い。
【００１１】
＜１−１−２＞メモリコントローラ
メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００の動作に必要なコマンドなどをＮＡＮＤ型フラッシュメモリ１００に出力する。メモリコントローラ２００は、当該コマンドをＮＡＮＤ型フラッシュメモリ１００に出力することでＮＡＮＤ型フラッシュメモリ１００からのデータの読み出し、ＮＡＮＤ型フラッシュメモリ１００へのデータの書込み、またはＮＡＮＤ型フラッシュメモリ１００のデータの消去等を行う。
【００１２】
＜１−１−３＞ＮＡＮＤ型フラッシュメモリ
図１を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００について説明する。
【００１３】
メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００とは、入出力インターフェース１０１及び制御信号入力インターフェース１０２を介して接続される。
【００１４】
入出力インターフェース１０１は、入出力制御回路１０３から供給される信号に応じてデータストローブ信号ＤＱＳ及びＢＤＱＳ（ＤＱＳの相補信号）を生成する。入出力インターフェース１０１は、データ入出力線（ＤＱ０〜ＤＱ７）からデータを出力する際に、データストローブ信号ＤＱＳ及びＢＤＱＳを出力する。そして、メモリコントローラ２００は、データストローブ信号ＤＱＳ及びＢＤＱＳのタイミングに合わせて、データ入出力線（ＤＱ０〜ＤＱ７）からデータを受信する。
【００１５】
また、入出力インターフェース１０１は、例えばコマンド入力端子、及びアドレス入力端子等を備えている。
【００１６】
制御信号入力インターフェース１０２は、メモリコントローラ２００からチップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ（ＲＥの相補信号）、ライトプロテクト信号ＢＷＰ、データストローブ信号ＤＱＳ、及びＢＤＱＳを受信する。
【００１７】
チップイネーブル信号ＢＣＥは、ＮＡＮＤ型フラッシュメモリ１００の選択信号として用いられる。
【００１８】
コマンドラッチイネーブル信号ＣＬＥは、動作コマンドをレジスタ１０４に取り込む際に使用する信号である。
【００１９】
アドレスラッチイネーブル信号ＡＬＥは、アドレス情報もしくは入力データを、レジスタ１０４に取り込む際に使用する信号である。
【００２０】
ライトイネーブル信号ＢＷＥは、入出力インターフェース１０１上のコマンド、アドレス、およびデータをＮＡＮＤ型フラッシュメモリ１００に取り込むための信号である。
【００２１】
リードイネーブル信号ＲＥは、データを入出力インターフェース１０１からシリアルに出力させる際に使用する信号である。
【００２２】
ライトプロテクト信号ＢＷＰは、ＮＡＮＤ型フラッシュメモリ１００の電源投入時、もしくは電源遮断時などの入力信号が不確定な場合に、予期できない消去や書き込みからデータを保護するために使用する。
【００２３】
図１では図示しないが、ＮＡＮＤ型フラッシュメモリ１００の内部動作状態を示すＲ／Ｂ端子、電力供給用のＶｃｃ／Ｖｓｓ／Ｖｃｃｑ／Ｖｓｓｑ端子等もＮＡＮＤ型フラッシュメモリ１００に設けられる。
【００２４】
入出力制御回路１０３は、入出力インターフェース１０１を介してメモリセルアレイ１１０から読み出したデータをメモリコントローラ２００に出力する。入出力制御回路１０３は、制御信号入力インターフェース１０２、及びロジック制御回路１０５を介して、書き込み、読み出し、消去、及びステータス・リード等の各種コマンド、アドレス、及び書き込みデータを受信する。
【００２５】
レジスタ１０４は、入出力制御回路１０３から入力されるコマンドを制御回路１０６に出力する。
【００２６】
レジスタ１０４は、例えばメモリコントローラ２００から供給されたアドレスをラッチする。そして、レジスタ１０４は、ラッチしたアドレスを内部物理アドレス（カラムアドレス及びロウアドレス）へ変換する。そしてレジスタ１０４は、カラムアドレスをカラムデコーダ１１３に供給し、且つロウアドレスをロウデコーダ１１４に供給する。
【００２７】
レジスタ１０４は、ＮＡＮＤ型フラッシュメモリ１００内部の種々の状態を外部に知らせる。レジスタ１０４は、ＮＡＮＤ型フラッシュメモリ１００がレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ（不図示）を有する。
【００２８】
ロジック制御回路１０５は、制御信号入力インターフェース１０２を介して入力される制御信号を入出力制御回路１０３及び制御回路１０６に供給する。
【００２９】
制御回路１０６は、電圧生成回路１０７、センス回路１１１、データレジスタ１１２、カラムデコーダ１１３、ロウデコーダ１１４、及びレジスタ１０４を制御する。
【００３０】
制御回路１０６は、ロジック制御回路１０５から入力される制御信号、及びコマンドレジスタ１０４を介して入力されるコマンドに応じて動作する。制御回路１０６は、データのプログラム、ベリファイ、読み出し、消去時に、昇圧回路１０７を用いて、メモリセルアレイ１１０、センス回路１１１、及びロウデコーダ１１４に所望の電圧を供給する。
【００３１】
なお、本実施形態では、入出力制御回路１０３、ロジック制御回路１０５、及び制御回路１０６を、それぞれ機能別に説明した。しかしながら、入出力制御回路１０３、ロジック制御回路１０５、及び制御回路１０６は同じハードウェア資源によって実現されても良い。
【００３２】
分周回路１０８は、受信したクロック信号を、所望の倍数だけ分周する回路である。本実施形態では、１／３分周回路として説明する。このクロック信号としては、データストローブ信号ＤＱＳでも良いし、その他の図示しない内部クロックでも良い。なお、図１では、一例としてロジック制御回路１０５内に分周回路１０８を設けているが、これに限らず、どこに設けられていても良い。分周回路１０８の詳細な説明については後述する。
【００３３】
メモリセルアレイ１１０は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ１１０は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセルとも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＣは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００３４】
メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“NVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING THE SAME”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３５】
また、メモリセルアレイ１１０の構成については、例えば、“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３６】
センス回路１１１は、データの読み出し動作時には、メモリセルトランジスタＭＣからビット線に読み出されたデータをセンスする。
【００３７】
データレジスタ１１２は、ＳＲＡＭ等で構成される。データレジスタ１１２は、メモリコントローラ２００から供給されたデータや、センス回路１１１によって検知されたベリファイ結果等を記憶する。
【００３８】
カラムデコーダ１１３は、カラムアドレス信号をデコードし、ビット線ＢＬの何れかを選択する選択信号をセンス回路１１１に出力する。
【００３９】
ロウデコーダ１１４は、ロウアドレス信号をデコードする。そして、ロウデコーダ１１４は、メモリセルアレイ１１０のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。
【００４０】
＜１−１−４＞分周回路
図２を用いて分周回路１０８について説明する。
【００４１】
分周回路１０８は、第１フリップフロップ（Ｄ−フリップフロップ）ＤＥＦ１と、第２フリップフロップ（ハーフラッチ付きＤ−フリップフロップ）ＤＥＦＨ２と、第３フリップフロップ（Ｄ−フリップフロップ）ＤＥＦ３と、第１インバータＩＮＶ１と、排他的論理和ゲートＸＯＲ１と、を備えている。
【００４２】
第１フリップフロップＤＥＦ１の第１入力端ＣＫはノードＮ１に接続され、第２入力端Ｄは、第１インバータＩＮＶ１の出力端に接続される。
【００４３】
第２フリップフロップＤＥＦＨ２の第１入力端ＣＫはノードＮ１に接続され、第２入力端Ｄは、第１フリップフロップＤＥＦ１の出力端Ｑに接続される。
【００４４】
第３フリップフロップＤＥＦ３の第１入力端ＣＫはノードＮ１に接続され、第２入力端Ｄは、第２フリップフロップＤＥＦＨ２の第２出力端Ｑに接続される。
【００４５】
第１インバータＩＮＶ１の入力端にはノードＮ２を介して第３フリップフロップＤＥＦ３の出力端Ｑが接続され、第１フリップフロップＤＥＦ１の第２入力端Ｄに入力信号を反転出力する。
【００４６】
第１フリップフロップＤＥＦ１と、第２フリップフロップＤＥＦＨ２と、第３フリップフロップＤＥＦ３と、は、入力信号に基づいて、データを記憶する。
【００４７】
排他的論理和ゲートＸＯＲ１の第１入力端ＡにはノードＮ２が接続され、第２入力端Ｂには、第２フリップフロップＤＥＦＨ２の第１出力端Ｈに接続される。排他的論理和ゲートＸＯＲ１は、入力Ａ、Ｂについて、ＢＡ・Ｂ＋Ａ・ＢＢ＝Ｙを演算出力する。ＢＡはＡの反転信号、ＢＢはＢの反転信号である。
【００４８】
＜１−１−５＞第２フリップフロップＤＥＦＨ２
次に、第２フリップフロップＤＥＦＨ２について説明する。
【００４９】
図３に示すように、第２フリップフロップＤＥＦＨ２は、第２インバータＩＮＶ２と、第３インバータＩＮＶ３と、第４インバータＩＮＶ４と、第１クロックドインバータＣＫＩＮＶ１と、第２クロックドインバータＣＫＩＮＶ２と、第３クロックドインバータＣＫＩＮＶ３と、第４クロックドインバータＣＫＩＮＶ４と、を備えている。
【００５０】
第２インバータＩＮＶ２の入力端は、ノードＮ３を介して第２フリップフロップＤＥＦＨ２の第１入力端ＣＫに接続され、入力信号をノードＮ４に反転出力する。
【００５１】
第１クロックドインバータＣＫＩＮＶ１の入力端は、ノードＮ５を介して第２フリップフロップＤＥＦＨ２の第２入力端Ｄに接続され、第１クロック入力端はノードＮ４に接続され、第２クロック入力端はノードＮ３に接続される。第１クロックドインバータＣＫＩＮＶ１は、クロック信号ＣＬＫ、反転クロック信号ＢＣＬＫに基づいて入力信号をノードＮ６に反転出力する。
【００５２】
第３インバータＩＮＶ３の入力端は、ノードＮ６に接続され、入力信号をノードＮ７に反転出力する。
【００５３】
第２クロックドインバータＣＫＩＮＶ２の入力端は、ノードＮ７に接続され、第１クロック入力端はノードＮ３に接続され、第２クロック入力端はノードＮ４に接続される。第２クロックドインバータＣＫＩＮＶ２は、クロック信号ＣＬＫ、反転クロック信号ＢＣＬＫに基づいて入力信号をノードＮ６に反転出力する。
【００５４】
第１クロックドインバータＣＫＩＮＶ１、第３インバータＩＮＶ３、及び第２クロックドインバータＣＫＩＮＶ２は、マスターラッチとして機能する。
【００５５】
ノードＮ７の電位は信号ＢＳとして、第１出力端Ｈから出力される。本例では、ノードＮ７をハーフラッチ部等とも記載する。また、信号ＢＳをハーフラッチ出力等とも記載する。
【００５６】
第３クロックドインバータＣＫＩＮＶ３の入力端は、ノードＮ７に接続され、第１クロック入力端はノードＮ３に接続され、第２クロック入力端はノードＮ４に接続される。第３クロックドインバータＣＫＩＮＶ３は、クロック信号ＣＬＫ、反転クロック信号ＢＣＬＫに基づいて入力信号をノードＮ８に反転出力する。
【００５７】
第４インバータＩＮＶ４の入力端は、ノードＮ８に接続され、入力信号をノードＮ９に反転出力する。
【００５８】
第４クロックドインバータＣＫＩＮＶ４の入力端は、ノードＮ９に接続され、第１クロック入力端はノードＮ４に接続され、第２クロック入力端はノードＮ３に接続される。第４クロックドインバータＣＫＩＮＶ４は、クロック信号ＣＬＫ、反転クロック信号ＢＣＬＫに基づいて入力信号をノードＮ８に反転出力する。
【００５９】
ノードＮ９の電位は信号ＤＳ２として、第２出力端Ｑから出力される。
【００６０】
第３クロックドインバータＣＫＩＮＶ３、第４インバータＩＮＶ４、及び第４クロックドインバータＣＫＩＮＶ４は、スレーブラッチとして機能する。
【００６１】
＜１−１−５−１＞第１クロックドインバータＣＫＩＮＶ１
次に、図４を用いて、第１クロックドインバータＣＫＩＮＶ１の回路図について説明する。
【００６２】
図４に示すように、第１クロックドインバータＣＫＩＮＶ１は、ＰＭＯＳ（P-type metal-oxide-semiconductor）トランジスタＰＴｒ１、ＰＴｒ２、及びＮＭＯＳ（N-type metal-oxide-semiconductor）トランジスタＮＴｒ１、ＮＴｒ２を備えている。
【００６３】
ＰＭＯＳトランジスタＰＴｒ１は、ノードＮ５を介してゲートに入力される信号に基づいて、ソースからドレインへと電源電圧ＶＤＤを供給する。
【００６４】
ＰＭＯＳトランジスタＰＴｒ２は、反転クロック信号ＢＣＬＫに基づいて、ソースとドレイン（ノードＮ６）とを電気的に接続する。
【００６５】
ＮＭＯＳトランジスタＮＴｒ１は、クロック信号ＣＬＫに基づいて、ドレイン（ノードＮ６）とソースとを電気的に接続する。
【００６６】
ＮＭＯＳトランジスタＮＴｒ２は、ノードＮ５を介してゲートに入力される信号に基づいて、ソースを介してドレインを接地する。
【００６７】
第１クロックドインバータＣＫＩＮＶ１は、ノードＮ５を介してゲートに入力される信号が“Ｌ(Low)”レベル（電位）、且つ反転クロック信号が“Ｌ”レベルの際に、ＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２を介してノードＮ６の電位を“Ｈ”レベルにする。第１クロックドインバータＣＫＩＮＶ１は、ノードＮ５を介してゲートに入力される信号が“Ｈ(High)”（Ｌ＜Ｈ）レベル、且つクロック信号が“Ｈ”レベルの際に、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２を介してノードＮ６の電位を“Ｌ”レベルにする。
【００６８】
＜１−１−５−２＞第２クロックドインバータＣＫＩＮＶ２
次に、図５を用いて、第２クロックドインバータＣＫＩＮＶ２の回路図について説明する。
【００６９】
図５に示すように、第２クロックドインバータＣＫＩＮＶ２は、ＰＭＯＳトランジスタＰＴｒ３、ＰＴｒ４、及びＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４を備えている。
【００７０】
ＰＭＯＳトランジスタＰＴｒ３は、ノードＮ７を介してゲートに入力される信号に基づいて、ソースからドレインへと電源電圧ＶＤＤを供給する。
【００７１】
ＰＭＯＳトランジスタＰＴｒ４は、クロック信号ＣＬＫに基づいて、ソースとドレイン（ノードＮ６）とを電気的に接続する。
【００７２】
ＮＭＯＳトランジスタＮＴｒ３は、反転クロック信号ＢＣＬＫに基づいて、ドレイン（ノードＮ６）とソースとを電気的に接続する。
【００７３】
ＮＭＯＳトランジスタＮＴｒ４は、ノードＮ７を介してゲートに入力される信号に基づいて、ソースを介してドレインを接地する。
【００７４】
第２クロックドインバータＣＫＩＮＶ２は、ノードＮ７を介してゲートに入力される信号が“Ｌ”レベル、且つクロック信号が“Ｌ”レベルの際に、ＰＭＯＳトランジスタＰＴｒ３、ＰＴｒ４を介してノードＮ６の電位を“Ｈ”レベルにする。第２クロックドインバータＣＫＩＮＶ２は、ノードＮ７を介してゲートに入力される信号が“Ｈ”レベル、且つ反転クロック信号が“Ｈ”レベルの際に、ＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４を介してノードＮ６の電位を“Ｌ”レベルにする。
【００７５】
＜１−１−５−３＞第３クロックドインバータＣＫＩＮＶ３
次に、図６を用いて、第３クロックドインバータＣＫＩＮＶ３の回路図について説明する。
【００７６】
図６に示すように、第３クロックドインバータＣＫＩＮＶ３は、ＰＭＯＳトランジスタＰＴｒ５、ＰＴｒ６、及びＮＭＯＳトランジスタＮＴｒ５、ＮＴｒ６を備えている。
【００７７】
ＰＭＯＳトランジスタＰＴｒ５は、ノードＮ７を介してゲートに入力される信号に基づいて、ソースからドレインへと電源電圧ＶＤＤを供給する。
【００７８】
ＰＭＯＳトランジスタＰＴｒ６は、クロック信号ＣＬＫに基づいて、ソースとドレイン（ノードＮ８）とを電気的に接続する。
【００７９】
ＮＭＯＳトランジスタＮＴｒ５は、反転クロック信号ＢＣＬＫに基づいて、ドレイン（ノードＮ８）とソースとを電気的に接続する。
【００８０】
ＮＭＯＳトランジスタＮＴｒ６は、ノードＮ７を介してゲートに入力される信号に基づいて、ソースを介してドレインを接地する。
【００８１】
第３クロックドインバータＣＫＩＮＶ３は、ノードＮ７を介してゲートに入力される信号が“Ｌ”レベル、且つクロック信号が“Ｌ”レベルの際に、ＰＭＯＳトランジスタＰＴｒ５、ＰＴｒ６を介してノードＮ８の電位を“Ｈ”レベルにする。第３クロックドインバータＣＫＩＮＶ３は、ノードＮ７を介してゲートに入力される信号が“Ｈ”レベル、且つ反転クロック信号が“Ｈ”レベルの際に、ＮＭＯＳトランジスタＮＴｒ５、ＮＴｒ６を介してノードＮ８の電位を“Ｌ”レベルにする。
【００８２】
＜１−１−５−４＞第４クロックドインバータＣＫＩＮＶ４
次に、図７を用いて、第４クロックドインバータＣＫＩＮＶ４の回路図について説明する。
【００８３】
図７に示すように、第４クロックドインバータＣＫＩＮＶ４は、ＰＭＯＳトランジスタＰＴｒ７、ＰＴｒ８、及びＮＭＯＳトランジスタＮＴｒ７、ＮＴｒ８を備えている。
【００８４】
ＰＭＯＳトランジスタＰＴｒ７は、ノードＮ９を介してゲートに入力される信号に基づいて、ソースからドレインへと電源電圧ＶＤＤを供給する。
【００８５】
ＰＭＯＳトランジスタＰＴｒ８は、反転クロック信号ＢＣＬＫに基づいて、ソースとドレイン（ノードＮ８）とを電気的に接続する。
【００８６】
ＮＭＯＳトランジスタＮＴｒ７は、クロック信号ＣＬＫに基づいて、ドレイン（ノードＮ８）とソースとを電気的に接続する。
【００８７】
ＮＭＯＳトランジスタＮＴｒ８は、ノードＮ９を介してゲートに入力される信号に基づいて、ソースを介してドレインを接地する。
【００８８】
第４クロックドインバータＣＫＩＮＶ４は、ノードＮ９を介してゲートに入力される信号が“Ｌ”レベル、且つクロック信号が“Ｌ”レベルの際に、ＰＭＯＳトランジスタＰＴｒ７、ＰＴｒ８を介してノードＮ８の電位を“Ｈ”レベルにする。第４クロックドインバータＣＫＩＮＶ４は、ノードＮ９を介してゲートに入力される信号が“Ｈ”レベル、且つ反転クロック信号が“Ｈ”レベルの際に、ＮＭＯＳトランジスタＮＴｒ７、ＮＴｒ８を介してノードＮ８の電位を“Ｌ”レベルにする。
【００８９】
尚、第１フリップフロップＤＥＦ１、及び第３フリップフロップＤＥＦ３の構成は、第２フリップフロップＤＥＦＨ２の構成と、略同様である。第１フリップフロップＤＥＦ１、及び第３フリップフロップＤＥＦ３は、第２フリップフロップＤＥＦＨ２の第１出力端Ｈを備えていない点で、第２フリップフロップＤＥＦＨ２と異なる。
【００９０】
＜１−２＞動作
＜１−２−１＞第２フリップフロップＤＥＦＨ２の動作
次に、図８を用いて第２フリップフロップＤＥＦＨ２の動作について説明する。
【００９１】
図８では、クロック信号ＣＬＫ、反転クロック信号ＢＣＬＫ、第１入力端Ｄ、第１出力端Ｈ、第２出力端Ｑの波形を示している。
【００９２】
本例では第１入力端Ｄの電位は、クロック信号ＣＬＫにおける３回の立ち上がりエッジ毎に変化する例について説明する。
【００９３】
［時刻Ｔａ１］
クロック信号ＣＬＫの立ち上がりエッジ、または反転クロック信号ＢＣＬＫの立ち下がりエッジのタイミングで、第１クロックドインバータＣＫＩＮＶ１により第１入力端Ｄの電位が、ノードＮ６に反転入力される。
【００９４】
時刻Ｔａ１では、第１入力端Ｄの電位が“Ｌ”レベルとなるので、第１クロックドインバータＣＫＩＮＶ１は反転クロック信号ＢＣＬＫの立ち下がりに基づいてノードＮ６を充電する。更に、第３インバータＩＮＶ３は、ノードＮ６の電位に基づき、ノードＮ７を放電する。この時点では、ノードＮ６は十分に充電されておらず、同様にノードＮ７は十分に放電されていない。
【００９５】
［時刻Ｔａ２］
クロック信号ＣＬＫの立ち下がりエッジ、または反転クロック信号ＢＣＬＫの立ち上がりエッジのタイミングで、第２クロックドインバータＣＫＩＮＶ２によりノードＮ６及びノードＮ７の電位が確定する。つまり、このタイミングで、第１出力端Ｈの電位が変化する。
【００９６】
時刻Ｔａ２では、ノードＮ７が放電されているので、第２クロックドインバータＣＫＩＮＶ２は、クロック信号ＣＬＫの立ち下がりに基づいて、ノードＮ６を充電する。上述したように、第１クロックドインバータＣＫＩＮＶ１もノードＮ６を充電しているので、ノードＮ６の電位は“Ｈ”レベルとなる。更に、第３インバータＩＮＶ３は、ノードＮ６の電位に基づき、ノードＮ７を放電するので、ノードＮ７の電位は“Ｌ”レベルとなる。つまり、このタイミングで、第１出力端Ｈの電位が“Ｌ”レベルとなる。
【００９７】
また、第３クロックドインバータＣＫＩＮＶ３によりノードＮ７の電位が、ノードＮ８に反転入力される。
【００９８】
時刻Ｔａ２では、ノードＮ７の電位が“Ｌ”レベルとなるので、第３クロックドインバータＣＫＩＮＶ３はクロック信号ＣＬＫの立ち下がりに基づいてノードＮ８を充電する。更に、第４インバータＩＮＶ４は、ノードＮ８の電位に基づき、ノードＮ９を放電する。この時点では、ノードＮ８は十分に充電されておらず、同様にノードＮ９は十分に放電されていない。
【００９９】
［時刻Ｔａ３］
クロック信号ＣＬＫの立ち上がりエッジ、または反転クロック信号ＢＣＬＫの立ち下がりエッジのタイミングで、第４クロックドインバータＣＫＩＮＶ４によりノードＮ８及びノードＮ９の電位が確定する。つまり、このタイミングで、第２出力端Ｑの電位が変化する。
【０１００】
時刻Ｔａ３では、ノードＮ９が放電されているので、第４クロックドインバータＣＫＩＮＶ４は、反転クロック信号ＢＣＬＫの立ち下がりに基づいて、ノードＮ８を充電する。上述したように、第３クロックドインバータＣＫＩＮＶ３もノードＮ８を充電しているので、ノードＮ８の電位は“Ｈ”レベルとなる。更に、第４インバータＩＮＶ４は、ノードＮ８の電位に基づき、ノードＮ９を放電するので、ノードＮ９の電位は“Ｌ”レベルとなる。つまり、このタイミングで、第２出力端Ｑの電位が“Ｌ”レベルとなる。
【０１０１】
［時刻Ｔａ７］
時刻Ｔａ７では、第１入力端Ｄの電位が“Ｈ”レベルとなるので、第１クロックドインバータＣＫＩＮＶ１はクロック信号ＣＬＫの立ち上がりに基づいてノードＮ６を放電する。更に、第３インバータＩＮＶ３は、ノードＮ６の電位に基づき、ノードＮ７を充電する。この時点では、ノードＮ６は十分に放電されておらず、同様にノードＮ７は十分に充電されていない。
【０１０２】
［時刻Ｔａ８］
時刻Ｔａ８では、ノードＮ７が充電されているので、第２クロックドインバータＣＫＩＮＶ２は、反転クロック信号ＢＣＬＫの立ち上がりに基づいて、ノードＮ６を放電する。上述したように、第１クロックドインバータＣＫＩＮＶ１もノードＮ６を放電しているので、ノードＮ６の電位は“Ｌ”レベルとなる。更に、第３インバータＩＮＶ３は、ノードＮ６の電位に基づき、ノードＮ７を充電するので、ノードＮ７の電位は“Ｈ”レベルとなる。つまり、このタイミングで、第１出力端Ｈの電位が“Ｈ”レベルとなる。
【０１０３】
時刻Ｔａ８では、ノードＮ７の電位が“Ｈ”レベルとなるので、第３クロックドインバータＣＫＩＮＶ３は反転クロック信号ＢＣＬＫの立ち上がりに基づいてノードＮ８を放電する。更に、第４インバータＩＮＶ４は、ノードＮ８の電位に基づき、ノードＮ９を充電する。この時点では、ノードＮ８は十分に放電されておらず、同様にノードＮ９は十分に充電されていない。
【０１０４】
［時刻Ｔａ９］
時刻Ｔａ９では、ノードＮ９が充電されているので、第４クロックドインバータＣＫＩＮＶ４は、クロック信号ＣＬＫの立ち上がりに基づいて、ノードＮ８を放電する。上述したように、第３クロックドインバータＣＫＩＮＶ３もノードＮ８を放電しているので、ノードＮ８の電位は“Ｌ”レベルとなる。更に、第４インバータＩＮＶ４は、ノードＮ８の電位に基づき、ノードＮ９を充電するので、ノードＮ９の電位は“Ｈ”レベルとなる。つまり、このタイミングで、第２出力端Ｑの電位が“Ｈ”レベルとなる。
【０１０５】
図８に示すように、クロック信号ＣＬＫの立ち上がり及び反転クロック信号ＢＣＬＫの立ち下がりは略同時である。また、クロック信号ＣＬＫの立ち下がり及び反転クロック信号ＢＣＬＫの立ち上がりは略同時である。そのため、簡単のため、反転クロック信号ＢＣＬＫではなくクロック信号ＣＬＫに着眼して説明する。
【０１０６】
以上のように第２フリップフロップＤＥＦＨ２では、入力信号端Ｄの電位が変化してから１回目のクロックの立ち下がりおいて、第１出力端Ｈの電位が変化する。そして、入力信号端Ｄの電位が変化してから２回目のクロックの立ち上がりおいて、第２出力端Ｑの電位が変化する。
【０１０７】
尚、第１フリップフロップＤＥＦ１、及び第３フリップフロップＤＥＦ３の動作は、第２フリップフロップＤＥＦＨ２の動作と、略同様である。第１フリップフロップＤＥＦ１、及び第３フリップフロップＤＥＦ３は、ノードＮ７からデータを出力しない点で、第２フリップフロップＤＥＦＨ２と異なる。つまり、第１フリップフロップＤＥＦ１、及び第３フリップフロップＤＥＦ３は、入力信号端Ｄの電位が変化してから２回目のクロックの立ち上がりおいて、出力端Ｑの電位が変化する。
【０１０８】
＜１−２−２＞分周回路１０８の動作
次に、図９を用いて分周回路１０８の動作について説明する。
【０１０９】
図９では、クロック信号ＣＬＫ、信号ＣＳ、ＡＳ、ＢＳ、ＹＳの波形を示している。
【０１１０】
本例では、時刻Ｔｂ１に、信号ＡＳが“Ｈ”レベルから“Ｌ”レベルに立ち下がる場合について説明する。
【０１１１】
［時刻Ｔｂ１］〜［時刻Ｔｂ２］
クロック信号ＣＬＫの立ち上がりのタイミングで第３フリップフロップＤＥＦ３は、“Ｌ”レベルの信号を出力する。信号ＡＳが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、インバータＩＮＶ１は、信号ＣＳを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。また、信号ＡＳ及びＢＳが共に“Ｌ”レベルとなるので、排他的論理和ゲートＸＯＲ１は、“Ｌ”レベルの信号ＹＳを出力する。
【０１１２】
また、第１フリップフロップＤＥＦ１に“Ｈ”レベルの信号ＣＳが記憶される。
【０１１３】
［時刻Ｔｂ３］〜［時刻Ｔｂ４］
クロック信号ＣＬＫの立ち上がりのタイミングで第１フリップフロップＤＥＦ１から“Ｈ”レベルの信号ＤＳ１が出力され、第２フリップフロップＤＥＦＨ２に“Ｈ”レベルの信号ＤＳ１が記憶される。
【０１１４】
そして、時刻Ｔｂ４のクロック信号ＣＬＫの立ち下がりのタイミングで、第２フリップフロップＤＥＦＨ２は“Ｈ”レベルの信号ＢＳを出力する。
【０１１５】
これにより、信号ＡＳが “Ｌ”レベル、信号ＢＳが“Ｈ”レベルとなるので、排他的論理和ゲートＸＯＲ１は、“Ｈ”レベルの信号ＹＳを出力する。
【０１１６】
［時刻Ｔｂ５］〜［時刻Ｔｂ６］
クロック信号ＣＬＫの立ち上がりのタイミングで第２フリップフロップＤＥＦＨ２から“Ｈ”レベルの信号ＤＳ２が出力され、第３フリップフロップＤＥＦ３に“Ｈ”レベルの信号ＤＳ２が記憶される。
【０１１７】
［時刻Ｔｂ７］〜［時刻Ｔｂ８］
クロック信号ＣＬＫの立ち上がりのタイミングで、第３フリップフロップＤＥＦ３は、“Ｈ”レベルの信号を出力する。信号ＡＳが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、インバータＩＮＶ１は、信号ＣＳを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。また、信号ＡＳ及びＢＳが共に“Ｈ”レベルとなるので、排他的論理和ゲートＸＯＲ１は、“Ｌ”レベルの信号ＹＳを出力する。
【０１１８】
また、第１フリップフロップＤＥＦ１に“Ｌ”レベルの信号ＣＳが記憶される。
【０１１９】
［時刻Ｔｂ９］〜［時刻Ｔｂ１０］
クロック信号ＣＬＫの立ち上がりのタイミングで第１フリップフロップＤＥＦ１から“Ｌ”レベルの信号ＤＳ１が出力され、第２フリップフロップＤＥＦＨ２に“Ｌ”レベルの信号ＤＳ１が記憶される。
【０１２０】
そして、時刻Ｔｂ１０のクロック信号ＣＬＫの立ち下がりのタイミングで、第２フリップフロップＤＥＦＨ２は“Ｌ”レベルの信号ＢＳを出力する。
【０１２１】
これにより、信号ＡＳが“Ｈ”レベル、信号ＢＳが“Ｌ”レベルとなるので、排他的論理和ゲートＸＯＲ１は、“Ｈ”レベルの信号ＹＳを出力する。
【０１２２】
［時刻Ｔｂ１１］〜［時刻Ｔｂ１２］
クロック信号ＣＬＫの立ち上がりのタイミングで第２フリップフロップＤＥＦＨ２から“Ｌ”レベルの信号ＤＳ２が出力され、第３フリップフロップＤＥＦ３に“Ｌ”レベルの信号ＤＳ２が記憶される。
【０１２３】
［時刻Ｔｂ１３］〜［時刻Ｔｂ１４］
分周回路１０８は、時刻Ｔｂ１〜時刻Ｔｂ２で説明した動作と同様の動作をする。
【０１２４】
以上の様に、クロック信号ＣＬＫの立ち上がりの度に、第１フリップフロップＤＥＦ１、第２フリップフロップＤＥＦＨ２、第３フリップフロップＤＥＦ３、と順に信号が伝達される。そのため、３回のクロック信号ＣＬＫの立ち下がりおきに信号ＡＳのレベルが反転する。
【０１２５】
また、信号ＢＳは、３回のクロック信号ＣＬＫの立ち下がりおきにレベルが反転する。
【０１２６】
第２フリップフロップＤＥＦＨ２の第１出力端Ｈの出力タイミングと、第２フリップフロップＤＥＦＨ２の第２出力端Ｑの出力タイミングと、はクロック信号ＣＬＫの１．５サイクル分、位相がずれる。
【０１２７】
そのため、信号ＡＳと信号ＢＳとの排他的論理和は、クロック信号ＣＬＫの周期の３倍になった信号ＹＳを得る事が出来る。
【０１２８】
＜１−３＞効果
上述した実施形態によれば、奇数倍の分周回路において、２つのＤ−フリップフロップの間にハーフラッチ付きＤ−フリップフロップが設けられている。
【０１２９】
このような分周回路によれば、ハーフラッチ付きＤ−フリップフロップのハーフラッチ出力は、分周されたクロックの１／４周期分、位相がずれた状態になる。そして、分周されたクロックと、ハーフラッチ出力のクロックの排他的論理和を取る事で奇数倍の分周クロックを生成する事が出来る。
【０１３０】
ここで、実施形態の効果を説明するために、比較例について説明する。
【０１３１】
図１０及び図１１に示すように、比較例に係る分周回路では、基準クロックＣＬＫと分周されたクロックの排他的論理和を取る事で、基準クロックが３クロックエッジ入力される間に、４クロックエッジを生成する事で１／３分周を実現する。
【０１３２】
しかし、図１１に示すように、比較例では、１つの基準クロック周期内に２つのクロックエッジが生成される。そのため、基準クロックが高速動作すると、図１１の矢印に示すように、信号ＹＳの立ち上がり期間が長くなり、１周期内に動作が終了できない問題がある。
【０１３３】
上述した実施形態に係る分周回路では、基準クロックＣＬＫの３回毎の立ち上がりエッジにおいて、第１フリップフロップＤＥＦ１と、第２フリップフロップＤＥＦＨ２と、第３フリップフロップＤＥＦ３と、が動作する事で、信号ＡＳが反転する。
【０１３４】
第２フリップフロップＤＥＦＨ２のハーフラッチ部は、基準クロックＣＬＫの３回毎の立下りエッジでデータが変化する。第２フリップフロップＤＥＦＨ２のハーフラッチ部の出力と、第３フリップフロップＤＥＦ３の出力と、はちょうど基準クロックＣＬＫの１．５サイクル分位相がずれる。そのため、信号ＢＳと信号ＡＳとの排他的論理和は、基準クロックＣＬＫの周期の３倍である信号ＹＳを得る事が出来る。
【０１３５】
このように、上述した実施形態に係る分周回路では、比較例に係る分周回路とは異なり、基準クロックＣＬＫよりも周期の長い信号ＡＳと、信号ＢＳから信号ＹＳを生成する。そのため、基準クロックＣＬＫが高速に動作しても、適切に分周する事が出来る。
【０１３６】
＜２＞変形例
なお、Ｄ−フリップフロップの個数が２Ｎ（Ｎは整数）個、ハーフラッチ付きＤ−フリップフロップが１つの場合も、ハーフラッチ付きＤ−フリップフロップを、Ｎ個のＤ−フリップフロップとＮ個のＤ−フリップフロップと間に配置する事でデューティサイクルが５０％の信号ＹＳを得る事ができる。より具体的には、上述した分周回路は、それぞれの第１入力端にクロック信号が入力されるＮ（Ｎは整数）個のＤ−フリップフロップが直列に接続される第１フリップフロップ群と、それぞれの第１入力端にクロック信号が入力されるＮ個のＤ−フリップフロップが直列に接続される第２フリップフロップ群と、第１入力端にクロック信号が入力され、第１フリップフロップ群と第２フリップフロップ群との間に配置されるハーフラッチ付きＤ−フリップフロップと、を備えても良い。
【０１３７】
また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０１３８】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０１３９】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０１４０】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０１４１】
（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０１４２】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１４３】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１４４】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１４５】
また、メモリセル間にはエアギャップを形成することができる。
【０１４６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１４７】
１…メモリシステム
１００…ＮＡＮＤ型フラッシュメモリ
１０１…入出力インターフェース
１０２…制御信号入力インターフェース
１０３…入出力制御回路
１０４…レジスタ
１０５…ロジック制御回路
１０６…制御回路
１０７…昇圧回路
１０８…分周回路
１１０…メモリセルアレイ
１１１…センス回路
１１２…データレジスタ
１１３…カラムデコーダ
１１４…ロウデコーダ
２００…メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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