(57)【要約】      （修正有）【課題】微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供する。【解決手段】半導体装置１００において、第１のトランジスタ１０１のソース電極またはドレイン電極の一方は、第１の配線１３１に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２の配線１３２に電気的に接続され、第１のトランジスタのゲート電極は、第２のトランジスタ１０２のソース電極またはドレイン電極の一方および第１の容量素子１１１の一方の電極と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第１の配線と電気的に接続され、第２のトランジスタのゲート電極は、第２の容量素子１１２の一方の電極および第５の配線１３５と接続され、第１の容量素子の他方の電極は、第３の配線１３３と電気的に接続され、第２の容量素子の他方の電極は第４の配線１３４と電気的に接続される。【選択図】図１
2018164088.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第１のトランジスタの第１のソース電極及び第１のドレイン電極の一方は、第１の配線と電気的に接続され、
前記第１のトランジスタの第１のソース電極及び第１のドレイン電極の他方は、第２の配線と電気的に接続され、
前記第１のトランジスタの第１のゲート電極は、前記第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方及び前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、第３の配線と電気的に接続され、
前記第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタの第２のゲート電極は、第４の配線と電気的に接続され、
前記第２のトランジスタの第３のゲート電極は、第５の配線と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のトランジスタの第１のソース電極及び第１のドレイン電極の一方は、第１の配線と電気的に接続され、
前記第１のトランジスタの第１のソース電極及び第１のドレイン電極の他方は、第２の配線と電気的に接続され、
前記第１のトランジスタの第１のゲート電極は、前記第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方及び前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、第３の配線と電気的に接続され、
前記第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタの第２のゲート電極は、第４の配線と電気的に接続され、
前記第２のトランジスタの第３のゲート電極は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第２の容量素子の他方の電極は、第５の配線と電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２のトランジスタは、
酸化物半導体層と、
前記酸化物半導体層上に接する領域を有する、前記第２のソース電極及び前記第２のドレイン電極と、
前記酸化物半導体層と接する領域を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体層と重なる領域を有する前記第２のゲート電極と、
前記第２のゲート電極と接する領域を有する第１の絶縁膜と、
前記第１の絶縁膜を介して、前記第２のゲート電極と重なる領域を有する前記第３のゲート電極と、を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のトランジスタのチャネル長方向において、前記第２のゲート電極の幅は、前記第３のゲート電極の幅より小さいことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
ダイオード接続した第３のトランジスタを有し、
前記第３のトランジスタは、前記第５の配線と電気的に接続されることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタ上に第２の絶縁膜を有し、
前記第２の絶縁膜上に、前記第２のトランジスタと、前記第１の容量素子と、を有し、
前記第１のゲート電極は、前記第２の絶縁膜のコンタクトホールを介して、前記第２のソース電極及び前記第２のドレイン電極と電気的に接続されることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１のトランジスタは、前記第２のトランジスタと重なる領域を有することを特徴とする半導体装置。
【請求項８】
請求項６において、
前記第２のソース電極及び前記第２のドレイン電極の延在した領域は、前記第１の容量素子の一方の電極として機能する領域を有し、
前記第１のトランジスタは、前記第１の容量素子と重なる領域を有することを特徴とする半導体装置。
【請求項９】
トランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、第１の配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記トランジスタの第１のゲート電極は、第３の配線と電気的に接続され、
前記トランジスタの第２のゲート電極は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、第２の配線と電気的に接続され、
前記第２の容量素子の他方の電極は、第４の配線と電気的に接続されることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記トランジスタは、
酸化物半導体層と、
前記酸化物半導体層上に接する領域を有する、前記ソース電極及び前記ドレイン電極と、
前記酸化物半導体層と接する領域を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体層と重なる領域を有する前記第１のゲート電極と、
前記第１のゲート電極と接する領域を有する絶縁膜と、
前記絶縁膜を介して、前記第１のゲート電極と重なる領域を有する前記第２のゲート電極と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半
導体装置、表示装置、または、発光装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。電気光学装置、半導体回路および電気機器は、半導体装置に含まれていたり
、半導体装置を有していたりする場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されて
いる。
【０００５】
また、酸化物半導体を用いたトランジスタは、オフ電流が非常に低い特徴を有しているこ
とが特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−１４１５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般的に、高集積化回路の形成においてトランジスタの微細化は必須技術である。一方、
トランジスタを微細化すると、しきい値電圧やＳ値（サブスレッショルド値）などのトラ
ンジスタの電気特性が悪化することが知られている。しきい値電圧が悪化するとゲート電
圧が０Ｖ時の電流（Ｉｃｕｔともいう）が増大し、半導体装置の消費電力の増大、または
Ｉｃｕｔが小さいことを利用した機能が失われることがある。
【０００８】
上記問題点の対策として、活性層を絶縁膜を介して上下のゲート電極で挟み、一方を動作
制御用、他方をしきい値電圧制御用とする構造が検討されている。しかしながら、活性層
が酸化物半導体層である場合、他方のゲート電極と活性層との間には、より多くの酸素を
活性層に供給するための厚い酸化物絶縁膜が形成されていることが望ましい。そのため、
所望のしきい値電圧に調整するには他方のゲート電極の電位の絶対値を大きくしなければ
ならない問題があった。
【０００９】
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構
成の半導体装置を提供することを目的の一つとする。または、本発明の一態様は、低消費
電力の半導体装置を提供することを目的の一つとする。または、本発明の一態様は、信頼
性の高い半導体装置を提供することを目的の一つとする。または、本発明の一態様は、し
きい値電圧の悪化を低減した半導体装置を提供することを目的の一つとする。または、本
発明の一態様は、電源が遮断されてもデータが保持される半導体装置を提供することを目
的の一つとする。または、目にやさしい半導体装置などを提供することを目的の一つとす
る。または、新規な半導体装置などを提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、トランジスタのゲート電極と電気的に接続された容量素子にしきい値
電圧調整用の電位を供給することのできる構成の半導体装置に関する。
【００１２】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、
第２の容量素子と、を有し、第１のトランジスタのソース電極またはドレイン電極の一方
は、第１の配線に電気的に接続され、第１のトランジスタのソース電極またはドレイン電
極の他方は、第２の配線に電気的に接続され、第１のトランジスタのゲート電極は、第２
のトランジスタのソース電極またはドレイン電極の一方および第１の容量素子の一方の電
極と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、
第１の配線と電気的に接続され、第２のトランジスタのゲート電極は、第２の容量素子の
一方の電極および第５の配線と接続され、第１の容量素子の他方の電極は第３の配線と電
気的に接続され、第２の容量素子の他方の電極は第４の配線と電気的に接続されているこ
とを特徴とする半導体装置である。
【００１３】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
【００１４】
上記第２のトランジスタは、酸化物半導体層と、酸化物半導体層と接するソース電極およ
びドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極と接するゲート絶縁
膜と、ゲート絶縁膜を介して酸化物半導体層と重畳するゲート電極を有する。
【００１５】
また、本発明の他の一態様は、トランジスタと、第１の容量素子と、第２の容量素子と、
を有し、トランジスタのソース電極またはドレイン電極の一方は、第１の配線に電気的に
接続され、トランジスタのソース電極またはドレイン電極の他方は、第１の容量素子の一
方の電極と電気的に接続され、トランジスタのゲート電極は、第２の容量素子の一方の電
極および第４の配線と電気的に接続され、第１の容量素子の他方の電極は、第２の配線と
電気的に接続され、第２の容量素子の他方の電極は、第３の配線と電気的に接続されてい
ることを特徴とする半導体装置である。
【００１６】
上記トランジスタは、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレ
イン電極と、酸化物半導体層、ソース電極およびドレイン電極と接するゲート絶縁膜と、
ゲート絶縁膜を介して酸化物半導体層と重畳するゲート電極を有する。
【００１７】
上述した二つの態様の半導体装置において、酸化物半導体層は、ゲート絶縁膜側から第３
の酸化物半導体層、第２の酸化物半導体層、第１の酸化物半導体層の順でなる積層として
もよい。
【００１８】
上記積層された酸化物半導体層において、第１の酸化物半導体層および第３の酸化物半導
体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ
以下の範囲で真空準位に近いことが好ましい。
【００１９】
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは
Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導
体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層
よりも大きいことが好ましい。
【発明の効果】
【００２０】
本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制でき
る構成の半導体装置を提供することができる。または、低消費電力の半導体装置を提供す
ることができる。または、信頼性の高い半導体装置を提供することができる。または、Ｓ
値（サブスレッショルド値）の悪化を低減した半導体装置を提供することができる。また
は、しきい値電圧の悪化を低減した半導体装置を提供することができる。または、電源が
遮断されてもデータが保持される半導体装置を提供することができる。または、目にやさ
しい半導体装置などを提供することができる。または、新規な半導体装置などを提供する
ことができる。
【００２１】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図および半導体装置のＩｄ−Ｖｇ特性を説明する図。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の回路図。
【図７】半導体装置の回路図。
【図８】半導体装置の回路図。
【図９】半導体装置の回路図。
【図１０】半導体装置の回路図。
【図１１】半導体装置の回路図。
【図１２】半導体装置の回路図。
【図１３】半導体装置の回路図。
【図１４】半導体装置の回路図。
【図１５】半導体装置の回路図。
【図１６】トランジスタを説明する上面図および断面図。
【図１７】酸化物半導体層のバンド構造を説明する図。
【図１８】トランジスタを説明する上面図および断面図。
【図１９】トランジスタを説明する上面図および断面図。
【図２０】トランジスタを説明する上面図および断面図。
【図２１】トランジスタを説明する上面図および断面図。
【図２２】トランジスタを説明する上面図。
【図２３】トランジスタを説明する上面図。
【図２４】トランジスタの作製方法を説明する図。
【図２５】トランジスタの作製方法を説明する図。
【図２６】酸化物半導体の極微電子線回折パターン。
【図２７】半導体装置のブロック図。
【図２８】記憶装置を説明する回路図。
【図２９】記憶装置の動作を説明するタイミングチャート。
【図３０】半導体装置を適用することができる電子機器を説明する図。
【図３１】半導体装置の断面図。
【発明を実施するための形態】
【００２３】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。
【００２４】
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例え
ば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがっ
て、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または
文章に示された接続関係以外のものも含むものとする。
【００２５】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
【００２６】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００２７】
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されてい
る場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路
を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり
、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。
【００２８】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
【００２９】
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る
。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体
基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プ
ラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有
する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合
わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライ
ムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ
）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表さ
れるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせ
フィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポ
リ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポ
リイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、
またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、ま
たは形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造
することができる。このようなトランジスタによって回路を構成すると、回路の低消費電
力化、または回路の高集積化を図ることができる。
【００３０】
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、
ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再
生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を
用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形
成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【００３１】
（実施の形態１）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込
み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【００３２】
図１は本発明の一態様における半導体装置の回路図である。
【００３３】
図１に示す半導体装置１００は、第１のトランジスタ１０１、第２のトランジスタ１０２
、第１の容量素子１１１、および第２の容量素子１１２を有している。第１のトランジス
タ１０１のソース電極またはドレイン電極の一方は、第１の配線１３１に電気的に接続さ
れ、該第１のトランジスタのソース電極またはドレイン電極の他方は、第２の配線１３２
に電気的に接続され、該第１のトランジスタのゲート電極は、第２のトランジスタ１０２
のソース電極またはドレイン電極の一方および第１の容量素子１１１の一方の電極と電気
的に接続され、第２のトランジスタ１０２のソース電極またはドレイン電極の他方は、第
１の配線１３１と電気的に接続され、該第２のトランジスタのゲート電極は、第２の容量
素子１１２の一方の電極および第５の配線１３５と電気的に接続され、第１の容量素子１
１１の他方の電極は、第３の配線１３３と電気的に接続され、第２の容量素子１１２の他
方の電極は、第４の配線１３４と電気的に接続されている。
【００３４】
ここで、第１のトランジスタ１０１および第２のトランジスタ１０２は、チャネル形成領
域の禁制帯幅が異なる材料で形成することが好ましい。例えば、第１のトランジスタ１０
１を酸化物半導体以外の半導体材料（シリコンなど）で形成し、第２のトランジスタ１０
２を酸化物半導体で形成することができる。酸化物半導体以外の材料を用いたトランジス
タ、例えば結晶シリコンなどを用いた場合は、高速動作が容易である。一方で、酸化物半
導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能と
する。なお、第１のトランジスタ１０１および第２のトランジスタ１０２の両方が酸化物
半導体を用いたトランジスタであってもよい。または、第１のトランジスタ１０１および
第２のトランジスタ１０２の両方が酸化物半導体以外の半導体材料（シリコンなど）を用
いたトランジスタであってもよい。
【００３５】
また、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いたトランジスタを用いる他は、半導体装置に用いら
れる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定す
る必要はない。
【００３６】
また、第１の配線１３１はビット線としての機能、第２の配線１３２は基準電位線として
の機能、第３の配線１３３は情報を読み出すためのワード線としての機能、第４の配線１
３４は情報を書き込むためのワード線としての機能、第５の配線１３５はノードＦＧ２に
電位を供給するための機能をそれぞれ有することができる。
【００３７】
なお、本実施の形態では、第１のトランジスタ１０１のソース電極またはドレイン電極の
一方、および第２のトランジスタ１０２のソース電極またはドレイン電極の他方を第１の
配線１３１に接続する形態を説明するが、どちらか一方を第６の配線（図示せず）に電気
的に接続する形態であってもよい。この場合、第１の配線１３１が有する機能の一部は第
６の配線に分割される。
【００３８】
図１に示す本発明の一態様における半導体装置は、第２のトランジスタ１０２および第２
の容量素子１１２を含む回路１２０を有することを特徴とする。回路１２０を図２（Ａ）
を用いて説明する。本実施の形態において、第２のトランジスタ１０２はチャネル形成領
域を酸化物半導体で形成したトランジスタであり、オフ電流が極めて小さい特徴を有する
。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした
場合、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ乃至数ｚＡ／μ
ｍにまで低減することができる。
【００３９】
第２のトランジスタ１０２のゲート電極には、第２の容量素子１１２の一方の電極および
第５の配線１３５が電気的に接続されている。第５の配線１３５はノードＦＧ２に電荷を
注入する機能を有する配線であり、ノードＦＧ２の電位は、Ｖｆｇ＝Ｖｆｇ０＋Ｖｆｇ１
となる。ここで、Ｖｆｇ０は注入電荷による電位で、正電荷であればＶｆｇ＞０Ｖ、負電
荷であればＶｆｇ＜０Ｖである。また、Ｖｆｇ１は第２の容量素子１１２の他方の電極に
印加する電位Ｖｇとの容量結合による電位であり、Ｖｆｇ１＝（Ｃ＿Ｉ２／Ｃ＿Ｔ）Ｖｇ
で与えられる。Ｃ＿ＴはノードＦＧ２と周辺との全容量和で、Ｃ＿Ｔ＝Ｃ＿Ｉ１＋Ｃ＿Ｉ
２＋ｘである。Ｃ＿Ｉ１はノードＦＧ２と第２のトランジスタ１０２の活性層（酸化物半
導体層）との間のゲート絶縁膜の容量であり、Ｃ＿Ｉ２はノードＦＧ２と第２の容量素子
１１２の他方の電極との間の容量である。また、ｘにはノードＦＧ２と第２のトランジス
タ１０２のソース電極またはドレイン電極間の寄生容量などが含まれる。
【００４０】
ここで、トランジスタのＩｄ−Ｖｇ特性が、図２（Ｂ）に示すように第５の配線１３５に
供給される電位Ｖｆｇ０が０ＶのときにＩｃｕｔが高い状態である場合、第５の配線１３
５を負電位（Ｖｆｇ０＜０Ｖ）、すなわちノードＦＧ２に負電荷を注入することでしきい
値電圧をプラス方向にシフトさせることができ、Ｉｃｕｔを低減させることができる。
【００４１】
ノードＦＧ２に電荷を注入し固定する方法としては、ダイオード、トランジスタ、ダイオ
ード接続したトランジスタなどの半導体素子１５０を第５の配線１３５に接続し、半導体
素子の非線形特性やスイッチングを利用する方法、またはフラッシュメモリなどと同様に
ゲート絶縁膜を介したトンネル電流を用いる方法などを用いればよい。なお、図１では、
半導体素子１５０として、ダイオード接続したエンハンスメント型トランジスタを第５の
配線１３５に接続する形態を例示している。このとき、当該トランジスタにはオフ電流の
小さい、チャネル形成領域を酸化物半導体で形成したトランジスタを用いることが好まし
い。また、ノードＦＧ２への電荷注入後に半導体素子１５０と第５の配線１３５の電気的
接続を断ち、ノードＦＧ２からの電荷のリーク量を抑える構成としてもよい。
【００４２】
トランジスタのしきい値電圧の従来の制御方法としては、トランジスタの活性層を絶縁膜
を介して上下のゲート電極で挟み、一方を動作制御用、他方をしきい値電圧制御用とする
構造を用いることが知られている。
【００４３】
ただし、活性層が酸化物半導体層である場合は、酸素欠損によってｎ型化した酸化物半導
体層に酸素を供給し、高純度真性化することがトランジスタの電気特性や信頼性向上に重
要である。したがって、他方のゲート電極と活性層との間には、より多くの酸素を活性層
に供給するための厚い酸化物絶縁膜が形成されていることが望ましい。そのため、他方の
ゲート電極と活性層との間に厚い酸化物絶縁膜が形成されている場合、所望のしきい値電
圧に調整するには、他方のゲート電極に絶対値の大きい電位を供給する必要があった。
【００４４】
本発明の一態様においては、しきい値電圧を制御するための構成をトランジスタの活性層
の一方の面側に形成するため、活性層の他方の面側には任意の膜厚の酸化物絶縁膜を形成
することができ、活性層に酸化物半導体層を用いる場合には当該酸化物半導体層の加酸素
化を十分に行うことができる。また、ゲート絶縁膜は薄く形成することができるため、ノ
ードＦＧ２に注入する電荷量が少ない場合においても、しきい値電圧を十分にシフトさせ
ることができる。
【００４５】
なお、本発明の一態様におけるトランジスタのしきい値電圧を制御する手段は、半導体装
置の個体におけるばらつきを補正するだけでなく、半導体装置の長期の使用における変動
を補正することもできる。また、本発明の一態様におけるトランジスタのしきい値電圧を
制御する手段は、半導体装置の種類を問わず、電界効果型トランジスタがスイッチング素
子として用いられる半導体装置全般に適用可能である。
【００４６】
図１に示す半導体装置１００では、第１のトランジスタ１０１のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
【００４７】
情報の書き込みおよび保持について説明する。まず、第４の配線１３４の電位を第２のト
ランジスタ１０２がオン状態となる電位にして、第２のトランジスタ１０２をオン状態と
する。このとき、第５の配線１３５の電位は０Ｖであってもよいし、しきい値電圧が小さ
くなるような電位、例えば負電位であってもよい。しきい値電圧が小さくなるような電位
を第５の配線１３５に供給すると、第２のトランジスタ１０２をオン状態とするための第
４の配線１３４に供給する電位を小さくすることができる。または、オン電流を大きくす
ることできる。したがって、半導体装置１００の動作電圧の低電圧化や書き込み速度を向
上させることができる。
【００４８】
上記動作により、第１の配線１３１の電位が、第１のトランジスタ１０１のゲート電極、
および第１の容量素子１１１に与えられる。すなわち、ノードＦＧ１には、所定の電荷が
与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗ
レベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
【００４９】
その後、第４の配線１３４の電位を第２のトランジスタ１０２がオフ状態となる電位にし
て、第２のトランジスタ１０２をオフ状態とすることにより、ノードＦＧ１に与えられた
電荷が保持される（保持）。第２のトランジスタ１０２のオフ電流は極めて小さいため、
ノードＦＧ１の電荷は長時間にわたって保持される。このとき、第２のトランジスタ１０
２のオフ状態での電流値がより小さくなるように第４の配線１３４の電位および第５の配
線１３５の電位を調整することで、ノードＦＧ１からの電荷の流出をさらに少なくするこ
とができ、長期間情報を保持することが可能となる。例えば、第５の配線１３５の電位を
Ｉｃｕｔが極力小さくなるような電位とした場合、第４の配線１３４の電位は０Ｖとすれ
ばよい。
【００５０】
次に情報の読み出しについて説明する。第２の配線１３２に所定の電位（定電位）を与え
た状態で、第３の配線１３３に適切な電位（読み出し電位）を与えると、ノードＦＧ１に
保持された電荷量に応じて、第１の配線１３１は異なる電位をとる。一般に、第１のトラ
ンジスタ１０１をｎチャネル型とすると、第１のトランジスタ１０１のゲート電極（ノー
ドＦＧ１）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは
、第１のトランジスタ１０１のゲート電極（ノードＦＧ１）にＬｏｗレベル電荷が与えら
れている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけの
しきい値電圧とは、第１のトランジスタ１０１を「オン状態」とするために必要な第３の
配線１３３の電位をいうものとする。したがって、第３の配線１３３の電位をＶｔｈ＿Ｈ
とＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、第１のトランジスタ１０１のゲート電極
（ノードＦＧ１）に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈ
レベル電荷が与えられていた場合には、第３の配線１３３の電位がＶ０（＞Ｖｔｈ＿Ｈ）
となれば、第１のトランジスタ１０１は「オン状態」となる。Ｌｏｗレベル電荷が与えら
れていた場合には、第３の配線１３３の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、第１の
トランジスタ１０１は「オフ状態」のままである。このため、第１の配線１３１の電位を
判別することで、保持されている情報を読み出すことができる。
【００５１】
なお、メモリセルをアレイ状に配置して用いる場合は、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さないメモリセルにおいては、ゲー
ト電極に与えられている電位にかかわらず、第１のトランジスタ１０１が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第３の配線１３３に与えればよい
。または、ゲート電極に与えられている電位にかかわらず、第１のトランジスタ１０１が
「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第３の配線１３３
に与えればよい。
【００５２】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期
間中に電力を供給する動作を行ってもよい。
【００５３】
また、上述した駆動方法においては、ノードＦＧ１への情報の書き込みに高い電圧を必要
とせず、第１のトランジスタ１０１の劣化の問題もない。例えば、従来の不揮発性メモリ
のような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲー
トからの電子の引き抜きを行う動作がないため、第１のトランジスタ１０１のゲート絶縁
膜の劣化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の
不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向
上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われ
るため、高速な動作も容易に実現しうる。
【００５４】
なお、第２のトランジスタ１０２のゲート電極に電荷を注入し、当該トランジスタのしき
い値電圧を制御するという意味においては、図３（Ａ）に示すように、第２のトランジス
タ１０２のバックチャネル側に第２のゲート電極を設け、第２の容量素子１１２の一方の
電極を第２のゲート電極と電気的に接続し、第２の容量素子１１２の他方の電極を第５の
配線１３５に電気的に接続する構成であってもよい。また、図３（Ｂ）に示すように、第
２の容量素子１１２を省き、第２のゲート電極が第５の配線１３５と電気的に接続する構
成であってもよい。
【００５５】
また、半導体装置１００がマトリクス状に複数配置される場合は、図４に示すように、半
導体素子１５０および第５の配線１３５を行毎に複数の半導体装置１００で共有すること
で、行毎に半導体装置１００のノードＦＧ２の電位を略同時に切り替えることができる。
【００５６】
また、図５に示すように、第２の容量素子１１２よりも容量の大きい容量素子１１２ｂを
第５の配線１３５に電気的に接続し、半導体素子１５０および第５の配線１３５を行毎に
複数の半導体装置１００で共有する構成としてもよい。当該構成では、半導体装置１００
から第２の容量素子１１２を省くことができ、行毎に半導体装置１００のノードＦＧ２の
電位を略同時に切り替えることができる。
【００５７】
なお、図４及び図５に示す回路構成に図３（Ａ）、（Ｂ）の半導体装置を適用することも
できる。
【００５８】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本発明
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
【００５９】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であり、本明細書等に記載されていると判
断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても
、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を
構成することが可能である。または、ある回路について、接続先を特定しなくても、機能
を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能である。
【００６０】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオード
など）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機
材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面
または文章において、その一部分を取り出して、発明の一態様を構成することが可能であ
るものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有
して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容
量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、
Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層
を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個
（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ
）の要素を抜き出して、発明の一態様を構成することは可能である。
【００６１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００６２】
（実施の形態２）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込
み回数にも制限が無い半導体装置について、実施の形態１に示した構成と異なる半導体装
置の説明を行う。
【００６３】
図６は本発明の一態様における半導体装置の回路図である。
【００６４】
図６に示す半導体装置２００は、トランジスタ２０１、第１の容量素子２１１、および第
２の容量素子２１２を有している。トランジスタ２０１のソース電極またはドレイン電極
の一方は、第１の配線２３１に電気的に接続され、該トランジスタのソース電極またはド
レイン電極の他方は、第１の容量素子２１１の一方の電極と電気的に接続され、該トラン
ジスタのゲート電極は、第２の容量素子２１２の一方の電極および第５の配線２３５と電
気的に接続され、第１の容量素子２１１の他方の電極は、第２の配線２３２と電気的に接
続され、第２の容量素子２１２の他方の電極は、第４の配線２３４と電気的に接続されて
いる。
【００６５】
ここで、トランジスタ２０１のチャネル形成領域は、酸化物半導体で形成することが好ま
しい。酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電
荷保持を可能とする。
【００６６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いたトランジスタを用いる他は、半導体装置に用いら
れる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定す
る必要はない。
【００６７】
また、第１の配線２３１はビット線としての機能、第２の配線２３２は基準電位線として
の機能、第４の配線２３４はワード線としての機能、第５の配線２３５はノードＦＧに電
位を供給するための機能をそれぞれ有することができる。
【００６８】
図６に示す本発明の一態様における半導体装置は、トランジスタ２０１および第２の容量
素子２１２を含む回路２２０を有することを特徴とする。回路２２０は実施の形態１で説
明した回路１２０と同様の構成であり、詳細は実施の形態１における図２（Ａ）、（Ｂ）
の説明を参照することができる。
【００６９】
図６に示す半導体装置２００では、第１の容量素子２１１の電位が保持可能という特徴を
活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００７０】
情報の書き込みおよび保持について説明する。まず、第４の配線２３４にトランジスタ２
０１がオン状態となる電位を供給し、トランジスタ２０１をオン状態とする。このとき、
第５の配線２３５の電位は０Ｖであってもよいし、しきい値電圧が小さくなるような電位
、例えば負電位であってもよい。しきい値電圧が小さくなるような電位を第５の配線２３
５に供給すると、トランジスタ２０１をオン状態とするための第４の配線２３４に供給す
る電位を小さくすることができる。または、オン電流を大きくすることできる。したがっ
て、半導体装置２００の動作電圧の低電圧化や書き込み速度を向上させることができる。
【００７１】
上記動作により、第１の配線２３１の電位が第１の容量素子２１１の一方の端子に与えら
れる（書き込み）。その後、第４の配線２３４の電位をトランジスタ２０１がオフ状態と
なる電位として、トランジスタ２０１をオフ状態とすることにより、第１の容量素子２１
１に蓄積された電荷が保持される（保持）。トランジスタ２０１のオフ電流は極めて小さ
いため、第１の容量素子２１１の一方の端子の電位は長時間にわたって保持される。この
とき、トランジスタ２０１のオフ状態での電流値がより小さくなるように第４の配線２３
４の電位および第５の配線２３５の電位を調整することで、第１の容量素子２１１からの
電荷の流出をさらに少なくすることができ、長期間情報を保持することが可能となる。例
えば、第５の配線２３５の電位をＩｃｕｔが極力小さくなるような電位とした場合、第４
の配線２３４の電位は０Ｖとすればよい。
【００７２】
次に、情報の読み出しについて説明する。トランジスタ２０１がオン状態となると、浮遊
状態である第１の配線２３１と第１の容量素子２１１とが導通し、第１の配線２３１と第
１の容量素子２１１の間で電荷が再分配される。その結果、第１の配線２３１の電位が変
化する。第１の配線２３１の電位の変化量は、第１の容量素子２１１の一方の端子の電位
（あるいは第１の容量素子２１１に蓄積された電荷）によって、異なる値をとる。
【００７３】
例えば、第１の容量素子２１１の第１の端子の電位をＶ、第１の容量素子２１１の容量を
Ｃ、第１の配線２３１が有する容量成分をＣＢ、電荷が再分配される前の第１の配線２３
１の電位をＶＢ０とすると、電荷が再分配された後の第１の配線２３１の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、半導体装置２００（メモリセル
）の状態として、第１の容量素子２１１の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）
の２状態をとるとすると、電位Ｖ１を保持している場合の第１の配線２３１の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配
線２３１の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわ
かる。
【００７４】
そして、第１の配線２３１の電位を所定の電位と比較することで、情報を読み出すことが
できる。
【００７５】
このように、図６に示す半導体装置２００は、トランジスタ２０１のオフ電流が極めて小
さいという特徴から、第１の容量素子２１１に蓄積された電荷は長時間にわたって保持す
ることができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可
能である。なお、記憶内容の保持期間中に電力を供給する動作を行ってもよい。
【００７６】
なお、トランジスタ２０１のゲート電極に電荷を注入し、当該トランジスタのしきい値電
圧を制御するという意味においては、図７（Ａ）に示すように、トランジスタ２０１のバ
ックチャネル側に第２のゲート電極を設け、第２の容量素子２１２の一方の電極を第２の
ゲート電極と電気的に接続し、第２の容量素子２１２の他方の電極を第５の配線２３５に
電気的に接続する構成であってもよい。また、図７（Ｂ）に示すように、第２の容量素子
２１２を省き、第２のゲート電極が第５の配線２３５と電気的に接続する構成であっても
よい。
【００７７】
また、半導体装置２００がマトリクス状に複数配置される場合は、図８に示すように、半
導体素子２５０および第５の配線２３５を行毎に複数の半導体装置２００で共有すること
で、行毎に半導体装置２００のノードＦＧの電位を略同時に切り替えることができる。
【００７８】
また、図９に示すように、第２の容量素子２１２よりも容量の大きい容量素子２１２ｂを
第５の配線２３５に電気的に接続し、半導体素子２５０および第５の配線２３５を行毎に
複数の半導体装置２００で共有する構成としてもよい。当該構成では。半導体装置２００
から第２の容量素子２１２を省くことができ、行毎に半導体装置２００のノードＦＧの電
位を略同時に切り替えることができる。
【００７９】
なお、図８および図９に示す回路構成に図７（Ａ）、（Ｂ）の半導体装置を適用すること
もできる。
【００８０】
また、図６乃至９に示した半導体装置２００は、当該半導体装置２００を駆動させるため
の駆動回路が形成された基板を積層することが好ましい。半導体装置２００と駆動回路を
積層することで、半導体装置の小型化を図ることができる。なお、積層する半導体装置２
００および駆動回路の数は限定しない。
【００８１】
上記駆動回路に含まれるトランジスタは、トランジスタ２０１とは異なる半導体材料を用
いて形成してもよい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シ
リコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好
ましい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタよりも高速動作が可能であり、半導体装置２００の駆動回路の構成に用いることが適
している。なお、当該駆動回路は酸化物半導体を用いて形成してもよい。また、当該駆動
回路は積層ではなく、半導体装置２００と同一基板上に形成してもよい。
【００８２】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。
【００８３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００８４】
（実施の形態３）
本実施の形態では、本発明の一態様が適用可能な半導体装置（表示装置）について説明す
る。
【００８５】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。
以下では、表示装置の一例としてＥＬ素子を用いた表示装置及び液晶素子を用いた表示装
置について説明する。
【００８６】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネル、該パネルにコン
トローラを含むＩＣなどを実装した状態にあるモジュールを含む。
【００８７】
また、以下に示す表示装置は画像表示デバイス、又は光源（照明装置含む）を指す。また
、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリン
ト配線板が設けられたモジュール又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直
接実装されたモジュールも全て表示装置に含むものとする。
【００８８】
また、以下に示す表示装置は、被検知体の接触または近接によるセンシングによって行わ
れる入力手段（タッチセンサ）を設けることができる。例えば、接触によるセンシングに
よって行われる入力手段は、抵抗膜方式、静電容量方式、赤外線方式、電磁誘導方式、表
面弾性波方式など、種々の方式を用いることができる。また、近接によるセンシングによ
って行われる入力手段は赤外線カメラなどを用いることで実施できる。
【００８９】
当該入力手段は、以下に示す表示装置上に別途設けられた、いわゆるオンセル方式として
設けてもよいし、以下に示す表示装置と一体として設けられた、いわゆるインセル方式と
して設けてもよい。
【００９０】
図１０は、ＥＬ表示装置の画素の回路図の一例である。図１０に示すＥＬ表示装置３００
は、第１のトランジスタ３０１、第２のトランジスタ３０２、第１の容量素子３１１、第
２の容量素子３１２、および発光素子３６０を有している。第１のトランジスタ３０１の
ソース電極またはドレイン電極の一方は、発光素子３６０のアノードに電気的に接続され
、該トランジスタのソース電極またはドレイン電極の他方は、第３の配線３３３に電気的
に接続され、該トランジスタのゲート電極は第２のトランジスタ３０２のソース電極また
はドレイン電極の一方および第１の容量素子３１１の一方の電極と電気的に接続され、第
２のトランジスタ３０２のソース電極またはドレイン電極の他方は、第１の配線３３１に
電気的に接続され、第２のトランジスタ３０２のゲート電極は、第２の容量素子３１２の
一方の電極および第５の配線３３５に電気的に接続され、第１の容量素子３１１の他方の
電極は、第３の配線３３３に電気的に接続され、第２の容量素子３１２の他方の電極は、
第４の配線３３４に電気的に接続され、発光素子３６０のカソードは第２の配線３３２に
電気的に接続されている。
【００９１】
ここで、第１の配線３３１は信号線としての機能、第２の配線３３２は基準電位線として
の機能、第３の配線３３３は電源線としての機能、第４の配線３３４は走査線としての機
能、第５の配線３３５はノードＦＧに電位を供給するための機能をそれぞれ有することが
できる。
【００９２】
図１２は、液晶表示装置の画素の回路図の一例である。図１２に示す液晶表示装置４００
は、トランジスタ４０１、第１の容量素子４１１、第２の容量素子４１２、および液晶素
子４６０を有している。トランジスタ４０１のソース電極またはドレイン電極の一方は、
液晶素子４６０の一方の電極および第１の容量素子４１１の一方の電極に電気的に接続さ
れ、該トランジスタのソース電極またはドレイン電極の他方は、第１の配線４３１に電気
的に接続され、該トランジスタのゲート電極は、第２の容量素子３１２の一方の電極およ
び第５の配線４３５と電気的に接続され、第１の容量素子４１１の他方の電極は、第２の
配線４３２に電気的に接続され、第２の容量素子４１２の他方の電極は、第４の配線４３
４に電気的に接続されている。
【００９３】
ここで、第１の配線４３１は信号線としての機能、第２の配線４３２は基準電位線として
の機能、第４の配線４３４は走査線としての機能、第５の配線４３５はノードＦＧに電位
を供給するための機能をそれぞれ有することができる。
【００９４】
上述したトランジスタ、特にＥＬ表示装置３００の第２のトランジスタ３０２、および液
晶表示装置４００のトランジスタ４０１は、酸化物半導体で形成することが好ましい。酸
化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流が低い電気特性により
、ノードＮＤにおける長時間の電荷保持を可能とする。
【００９５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いたトランジスタを用いる他は、表示装置に用いられ
る材料や表示装置の構造など、表示装置の具体的な構成をここで示すものに限定する必要
はない。
【００９６】
図１０に示すＥＬ表示装置３００は、第２のトランジスタ３０２および第２の容量素子３
１２を含む回路３２０を有することを特徴とする。また、図１２に示す液晶表示装置４０
０は、トランジスタ４０１および第２の容量素子４１２を含む回路４２０を有することを
特徴とする。回路３２０および回路４２０は、実施の形態１で説明した回路１２０と同様
の構成であり、詳細を実施の形態１における図２（Ａ）、（Ｂ）の説明を参照することが
できる。
【００９７】
なお、ＥＬ表示装置３００において、第２のトランジスタ３０２のゲート電極に電荷を注
入し、当該トランジスタのしきい値電圧を制御するという意味においては、図１１（Ａ）
に示すように、第２のトランジスタ３０２のバックチャネル側に第２のゲート電極を設け
、第２の容量素子３１２の一方の電極を第２のゲート電極と電気的に接続し、第２の容量
素子３１２の他方の電極を第５の配線３３５に電気的に接続する構成であってもよい。ま
た、図１１（Ｂ）に示すように、第２の容量素子３１２を省き、第２のゲート電極が第５
の配線３３５と電気的に接続する構成であってもよい。
【００９８】
また、液晶表示装置４００において、トランジスタ４０１のゲート電極に電荷を注入し、
当該トランジスタのしきい値電圧を制御するという意味においては、図１３（Ａ）に示す
ように、トランジスタ４０１のバックチャネル側に第２のゲート電極を設け、第２の容量
素子４１２の一方の電極を第２のゲート電極と電気的に接続し、第２の容量素子４１２の
他方の電極を第５の配線４３５に電気的に接続する構成であってもよい。また、図１３（
Ｂ）に示すように、第２の容量素子４１２を省き、第２のゲート電極が第５の配線４３５
と電気的に接続する構成であってもよい。
【００９９】
次に、本発明の一態様の表示装置に関して、動作の一部を説明する。なお、以下ではＥＬ
表示装置３００の要素を用いて説明するが、第２のトランジスタ３０２をトランジスタ４
０１、第４の配線３３４を第４の配線４３４、第５の配線３３５を第５の配線４３５と置
き換えることで、液晶表示装置４００の動作を説明することができる。
【０１００】
ＥＬ表示装置３００において、第２のトランジスタ３０２はスイッチング素子として機能
し、第２のトランジスタ３０２をオンとすることでノードＮＤにデータの書き込みを行い
、第２のトランジスタ３０２をオフとすることでノードＮＤのデータを保持する。
【０１０１】
第４の配線３３４に第２のトランジスタ３０２がオン状態となる電位を供給し、第２のト
ランジスタ３０２をオン状態とするとき、第５の配線３３５の電位は０Ｖであってもよい
し、しきい値電圧が小さくなるような電位、例えば負電位であってもよい。しきい値電圧
が小さくなるような電位を第５の配線３３５に供給すると、第２のトランジスタ３０２を
オン状態とするための第４の配線３３４に供給する電位を小さくすることができる。また
は、オン電流を大きくすることできる。したがって、表示装置の動作電圧の低電圧化や書
き込み速度を向上させることができる。
【０１０２】
その後、第４の配線３３４の電位を第２のトランジスタ３０２がオフ状態となる電位とし
て、第２のトランジスタ３０２をオフ状態とすることにより、ノードＮＤに蓄積された電
荷が保持される。第２のトランジスタ３０２のオフ電流は極めて小さいため、ノードＮＤ
の電荷は長時間にわたって保持される。このとき、第２のトランジスタ３０２のオフ状態
での電流値がより小さくなるように第４の配線３３４の電位および第５の配線３３５の電
位を調整することで、ノードＮＤからの電荷の流出をさらに少なくすることができ、長期
間情報を保持することが可能となる。例えば、第５の配線３３５の電位をＩｃｕｔが極力
小さくなるような電位とした場合、第４の配線３３４の電位は０Ｖとすればよい。
【０１０３】
したがって、本発明の一態様を用いることでフレームレートを落とすことができ、表示装
置の消費電力の削減をすることができる。また、低フレームレート（例えば、１Ｈｚ未満
）により画面のちらつきなどを抑えることができることから、目にやさしい表示装置を提
供することができる。
【０１０４】
また、ＥＬ表示装置３００がマトリクス状に複数配置される場合は、図１４に示すように
、半導体素子３５０および第５の配線３３５を行毎に複数のＥＬ表示装置３００で共有す
ることで、行毎にＥＬ表示装置３００のノードＮＤの電位を略同時に切り替えることがで
きる。なお、上記接続形態は、液晶表示装置４００がマトリクス状に複数配置される場合
における半導体装置４５０と第５の配線４３５との接続形態にも適用することができる。
【０１０５】
また、図１５に示すように、第２の容量素子３１２よりも容量の大きい容量素子３１２ｂ
を第５の配線３３５に電気的に接続し、半導体素子３５０および第５の配線３３５を行毎
に複数のＥＬ表示装置３００で共有する構成としてもよい。当該構成では。ＥＬ表示装置
３００から第２の容量素子３１２を省くことができ、行毎にＥＬ表示装置３００のノード
ＮＤの電位を略同時に切り替えることができる。なお、上記接続形態および容量素子の変
更は、液晶表示装置４００がマトリクス状に複数配置される場合における半導体装置４５
０と第５の配線４３５との接続形態にも適用することができる。
【０１０６】
なお、図１４および図１５に示す回路構成は、図１１（Ａ）、（Ｂ）に示すＥＬ表示装置
３００、および図１３（Ａ）、（Ｂ）に示す液晶表示装置４００にも適用することができ
る。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１０８】
（実施の形態４）
本実施の形態では、実施の形態１で説明した回路２２０に適用可能な半導体装置について
図面を用いて説明する。
【０１０９】
図１６（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。
図１６（Ａ）は上面図であり、図１６（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１６（
Ｂ）に相当する。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省
いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向と呼称する場合があ
る。
【０１１０】
図１６（Ａ）、（Ｂ）に示すトランジスタ５００は、基板５１０上に形成された下地絶縁
膜５２０、該下地絶縁膜上に形成された酸化物半導体層５３０、該酸化物半導体層上に形
成されたソース電極５４０、ドレイン電極５５０、該ソース電極、該ドレイン電極、およ
び酸化物半導体層５３０上に形成されたゲート絶縁膜５６０、該ゲート絶縁膜上に形成さ
れた第２のゲート電極５７２、ゲート絶縁膜５６０および第２のゲート電極５７２上に形
成された絶縁膜５６１、該絶縁膜５６１上に第２のゲート電極５７２と重畳するように形
成された第１のゲート電極５７１を有する。また、絶縁膜５６１および第１のゲート電極
５７１上に酸化物絶縁層５８０が形成されていてもよい。当該酸化物絶縁層は必要に応じ
て設ければよく、さらにその上部に他の絶縁層を形成してもよい。
【０１１１】
ここで、第２のゲート電極５７２、絶縁膜５６１、第１のゲート電極５７１は、図１に示
す第２の容量素子１１２の一方の電極、誘電体層、他方の電極にそれぞれ対応する。また
、第２のゲート電極５７２、ソース電極５４０、ドレイン電極５５０は、図１に示す第２
のトランジスタ１０２のゲート電極、ソース電極、ドレイン電極にそれぞれ対応する。
【０１１２】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
【０１１３】
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ５００の第１のゲート電極５７１、第２の
ゲート電極５７２、ソース電極５４０、およびドレイン電極５５０の少なくとも一つは、
上記の他のデバイスと電気的に接続されていてもよい。
【０１１４】
下地絶縁膜５２０は、基板５１０からの不純物の拡散を防止する役割を有するほか、酸化
物半導体層５３０に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であ
ることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板５
１０が他のデバイスが形成された基板である場合、下地絶縁膜５２０は、層間絶縁膜とし
ての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍ
ｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１１５】
また、酸化物半導体層５３０は、基板５１０側から第１の酸化物半導体層５３１、第２の
酸化物半導体層５３２、第３の酸化物半導体層５３３が積層された構造を有している。こ
こで、一例としては、第２の酸化物半導体層５３２には、第１の酸化物半導体層５３１お
よび第３の酸化物半導体層５３３よりも電子親和力（真空準位から伝導帯下端までのエネ
ルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯とのエネル
ギー差（イオン化ポテンシャル）から、伝導帯と価電子帯とのエネルギー差（エネルギー
ギャップ）を差し引いた値として求めることができる。
【０１１６】
なお、本実施の形態では、酸化物半導体層５３０が三層の積層である場合について説明す
るが、酸化物半導体層５３０が一層、二層または四層以上であってもよい。一層の場合は
、例えば、第２の酸化物半導体層５３２に相当する層を用いればよい。二層の場合は、例
えば、基板５１０側に第２の酸化物半導体層５３２に相当する層を用い、ゲート絶縁膜５
６０側に第１の酸化物半導体層５３１または第３の酸化物半導体層５３３に相当する層を
用いる構造、または、基板５１０側に第１の酸化物半導体層５３１または第３の酸化物半
導体層５３３に相当する層を用い、ゲート絶縁膜５６０側に第２の酸化物半導体層５３２
に相当する層を用いる構造とすればよい。四層以上である場合は、例えば、本実施の形態
で説明する三層構造の積層に対して他の酸化物半導体層を積む構成や当該三層構造におけ
るいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
【０１１７】
第１の酸化物半導体層５３１および第３の酸化物半導体層５３３は、第２の酸化物半導体
層５３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の
酸化物半導体層５３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶ
のいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範
囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０１１８】
このような構造において、第１のゲート電極５７１、または第２のゲート電極５７２に電
界を印加すると、酸化物半導体層５３０のうち、伝導帯下端のエネルギーが最も小さい第
２の酸化物半導体層５３２にチャネルが形成される。すなわち、第２の酸化物半導体層５
３２とゲート絶縁膜５６０との間に第３の酸化物半導体層５３３が形成されていることよ
って、トランジスタのチャネルをゲート絶縁膜と接しない構造とすることができる。
【０１１９】
また、第１の酸化物半導体層５３１は、第２の酸化物半導体層５３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層５３２と第１の酸化物半導体層
５３１の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあ
るため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物
半導体層５３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばら
つきを低減することができる。
【０１２０】
また、第３の酸化物半導体層５３３は、第２の酸化物半導体層５３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層５３２と第３の酸化物半導体層
５３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導
体層５３３を設けることにより、トランジスタの電界効果移動度を高くすることができる
。
【０１２１】
第１の酸化物半導体層５３１および第３の酸化物半導体層５３３には、例えば、Ａｌ、Ｔ
ｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層５３２
よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と
強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。す
なわち、第１の酸化物半導体層５３１および第３の酸化物半導体層５３３は、第２の酸化
物半導体層５３２よりも酸素欠損が生じにくいということができる。
【０１２２】
なお、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化物半導体
層５３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１
の酸化物半導体層５３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化
物半導体層５３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導
体層５３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およ
びｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ
３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、第２の酸化物半導体層５３２において、ｙ２がｘ２以上であるとトラン
ジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、
トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であること
が好ましい。
【０１２３】
また、第１の酸化物半導体層５３１および第３の酸化物半導体層５３３におけるＺｎおよ
びＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満
、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが
７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層５３２におけるＺｎおよび
Ｏを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、
Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６
６ａｔｏｍｉｃ％未満とする。
【０１２４】
第１の酸化物半導体層５３１および第３の酸化物半導体層５３３の厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層
５３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さ
らに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１２５】
第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、および第３の酸化物半導体
層５３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いる
ことができる。特に、第２の酸化物半導体層５３２にインジウムを含ませると、キャリア
移動度が高くなるため好ましい。
【０１２６】
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度
が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満である
こと、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１２７】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア
密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する
。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
したがって、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２および第３の酸
化物半導体層５３３の層中や、それぞれの界面において不純物濃度を低減させることが好
ましい。
【０１２８】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有しているこ
とが好ましい。
【０１２９】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１３０】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数
ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。なお、その場合のソース
とドレインとの間の電圧は、例えば、０．１Ｖ、５Ｖ、または、１０Ｖ程度である。
【０１３１】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域はゲート絶縁膜と接しないこと
が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネ
ルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度
が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域は
ゲート絶縁膜から離すことが好ましい。
【０１３２】
したがって、酸化物半導体層５３０を第１の酸化物半導体層５３１、第２の酸化物半導体
層５３２、第３の酸化物半導体層５３３の積層構造とすることで、トランジスタのチャネ
ルが形成される第２の酸化物半導体層５３２をゲート絶縁膜から離すことができ、高い電
界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。
【０１３３】
次に、酸化物半導体層５３０のバンド構造を説明する。バンド構造の解析は、第１の酸化
物半導体層５３１および第３の酸化物半導体層５３３に相当する層としてエネルギーギャ
ップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層５３２に相当す
る層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸
化物半導体層５３０に相当する積層を作製して行っている。なお、便宜的に当該積層を酸
化物半導体層５３０、当該積層を構成するそれぞれの層を第１の酸化物半導体層５３１、
第２の酸化物半導体層５３２、第３の酸化物半導体層５３３と称して説明する。
【０１３４】
第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化物半導体層５３
３の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲ
ＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と
価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅ
ｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  Ｖｅｒ
ｓａＰｒｏｂｅ）を用いて測定した。
【０１３５】
図１７（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップ
との差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式
的に示されるバンド構造の一部である。図１７（Ａ）は、第１の酸化物半導体層５３１お
よび第３の酸化物半導体層５３３と接して、酸化シリコン膜を設けた場合のバンド図であ
る。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の
伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層５３１の伝導帯下端のエネル
ギー、ＥｃＳ２は第２の酸化物半導体層５３２の伝導帯下端のエネルギー、ＥｃＳ３は第
３の酸化物半導体層５３３の伝導帯下端のエネルギーである。また、トランジスタを構成
する場合、ゲート電極（トランジスタ５００では第２のゲート電極５７２に相当）はＥｃ
Ｉ２を有する酸化シリコン膜に接するものとする。
【０１３６】
図１７（Ａ）に示すように、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２
、第３の酸化物半導体層５３３において、伝導帯下端のエネルギーが連続的に変化する。
これは、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化物半導
体層５３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される
。したがって、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化
物半導体層５３３は組成が異なる層の積層体ではあるが、物性的に連続であるということ
もでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
【０１３７】
主成分を共通として積層された酸化物半導体層５３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合
中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。
仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの
連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうことが
ある。
【０１３８】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要
となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等
を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真
空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜され
る基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、
ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分
や水分等を含む気体が逆流しないようにしておくことが好ましい。
【０１３９】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで
高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限
り防ぐことができる。
【０１４０】
なお、図１７（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それ
ぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する
場合、バンド構造の一部は、図１７（Ｂ）のように示される。
【０１４１】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物半導体層５３１および第３の酸
化物半導体層５３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：６：４または１：９：６（原
子数比）第２の酸化物半導体層５３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２
（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞Ｅ
ｃＳ３である場合は、第１の酸化物半導体層５３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４また
は１：９：６（原子数比）、第２の酸化物半導体層５３２にＩｎ：Ｇａ：Ｚｎ＝１：１：
１または３：１：２（原子数比）、第３の酸化物半導体層５３３にＩｎ：Ｇａ：Ｚｎ＝１
：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
【０１４２】
図１７（Ａ）、（Ｂ）より、酸化物半導体層５３０における第２の酸化物半導体層５３２
がウェル（井戸）となり、酸化物半導体層５３０を用いたトランジスタにおいて、チャネ
ルが第２の酸化物半導体層５３２に形成されることがわかる。なお、酸化物半導体層５３
０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ
Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め
込みチャネルということもできる。
【０１４３】
なお、第１の酸化物半導体層５３１および第３の酸化物半導体層５３３と、酸化シリコン
膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
。第１の酸化物半導体層５３１および第３の酸化物半導体層５３３があることにより、第
２の酸化物半導体層５３２と当該トラップ準位とを遠ざけることができる。ただし、Ｅｃ
Ｓ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体層
５３２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位
に電子が捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい
値電圧はプラス方向にシフトしてしまう。
【０１４４】
したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１
ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変
動が低減され、安定した電気特性を得ることができる。
【０１４５】
なお、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２および第３の酸化物半
導体層５３３のいずれか一つ以上の層には、結晶部が含まれることが好ましい。例えば、
第１の酸化物半導体層５３１を非晶質とし、第２の酸化物半導体層５３２および第３の酸
化物半導体層５３３を結晶部が含まれる層とする。チャネルが形成される第２の酸化物半
導体層５３２が結晶部を含むことにより、トランジスタに安定した電気特性を付与するこ
とができる。
【０１４６】
特に、第２の酸化物半導体層５３２および第３の酸化物半導体層５３３に含まれる結晶部
は、表面と略垂直な方向にｃ軸が配向した結晶であることが好ましい。
【０１４７】
また、図１６の構造のトランジスタにおいて、第３の酸化物半導体層５３３はソース電極
５４０およびドレイン電極５５０に接しており、電流を効率良く取り出すには第３の酸化
物半導体層５３３のエネルギーギャップが絶縁体のように大きくないこと、および膜厚が
薄いことが好ましい。また、酸化物半導体層５３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場
合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体層５３３は第２の
酸化物半導体層５３２よりもＩｎを少なくする組成とすることが好ましい。
【０１４８】
ソース電極５４０およびドレイン電極５５０には、酸素と結合し易い導電材料を用いるこ
とが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることがで
きる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高く
できることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し易
い導電材料には、酸素が拡散し易い材料も含まれる。
【０１４９】
酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が
、酸素と結合し易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕
著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現
象により、酸化物半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素
欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタ
のソースまたはドレインとして作用させることができる。
【０１５０】
上記ｎ型化した領域は、図１６のトランジスタの酸化物半導体層５３０中に、境界５３５
として点線で示される。境界５３５は、真性半導体領域とｎ型半導体領域の境界であり、
酸化物半導体層５３０におけるソース電極５４０またはドレイン電極５５０と接触した近
傍の領域がｎ型化した領域となる。なお、境界５３５は模式的に示したものであり、実際
には明瞭ではない場合がある。また、図１６では、境界５３５が第２の酸化物半導体層５
３２中で横方向に延びているように位置している状態を示したが、境界５３５は、第１の
酸化物半導体層５３１中、または第３の酸化物半導体層５３３中で横方向に延びるように
位置することもある。また、酸化物半導体層５３０のソース電極５４０またはドレイン電
極５５０と下地絶縁膜５２０との間に挟まれた領域の膜厚方向全体がｎ型化することもあ
る。
【０１５１】
しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生に
よってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。こ
の場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの
制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタ
を形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用いる
ことが必ずしも好ましいとはいえない。
【０１５２】
したがって、ソース電極およびドレイン電極を積層とする構造としてもよい。この場合は
、図１８（Ａ）、（Ｂ）に示すトランジスタ５０１のように、ソース電極５４０およびド
レイン電極５５０のそれぞれを覆うように、第２のソース電極５４２および第２のドレイ
ン電極５５２を酸素と結合しにくい導電材料で形成するとよい。ここで、図１８（Ａ）は
上面図であり、図１８（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１８（Ｂ）に相当する
。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示してい
る。
【０１５３】
例えば、ソース電極５４０およびドレイン電極５５０には、上述したチタン膜を用い、チ
ャネル長を定める第２のソース電極５４２および第２のドレイン電極５５２には、窒化タ
ンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、酸
素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
【０１５４】
上記酸素と結合しにくい導電材料を第２のソース電極５４２および第２のドレイン電極５
５２に用いることによって、酸化物半導体層に形成されるチャネル形成領域に酸素欠損が
形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したが
って、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
【０１５５】
なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成する
と、酸化物半導体層５３０とのコンタクト抵抗が高くなりすぎることから、図１８に示す
ように、ソース電極５４０およびドレイン電極５５０を酸化物半導体層５３０上に形成し
、ソース電極５４０およびドレイン電極５５０を覆うように第２のソース電極５４２およ
び第２のドレイン電極５５２を形成することが好ましい。
【０１５６】
このとき、ソース電極５４０およびドレイン電極５５０と酸化物半導体層５３０との接触
面積を大として酸素欠損生成によってｎ型化した領域によりコンタクト抵抗を下げ、第２
のソース電極５４２および第２のドレイン電極５５２と酸化物半導体層５３０との接触面
積は小とすることが好ましい。第２のソース電極５４２および第２のドレイン電極５５２
と酸化物半導体層５３０とのコンタクト抵抗が大きいとトランジスタの電気特性を低下さ
せる場合がある。
【０１５７】
ただし、第２のソース電極５４２および第２のドレイン電極５５２に窒化タンタルや窒化
チタンなどの窒化物を用いる場合はその限りではない。窒化物中の窒素が酸化物半導体層
５３０との界面近傍に僅かに拡散し、酸化物半導体層５３０中で窒素がドナー準位の形成
に寄与してｎ型領域を形成し、コンタクト抵抗を低下させることができる。
【０１５８】
ここで、ソース電極５４０とドレイン電極５５０との間隔は、０．８μｍ以上、好ましく
は１．０μｍ以上とする。当該間隔が０．８μｍより小さいとチャネル形成領域において
発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下してしまう
。
【０１５９】
一方、第２のソース電極５４２と第２のドレイン電極５５２との間隔は、例えば、３０ｎ
ｍ以下としても良好なトランジスタの電気特性を得ることができる。
【０１６０】
ゲート絶縁膜５６０および絶縁膜５６１には、酸化アルミニウム、酸化マグネシウム、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲ
ート絶縁膜５６０は上記材料の積層であってもよい。
【０１６１】
第１のゲート電極５７１および第２のゲート電極５７２には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、
Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることがで
きる。また、当該ゲート電極は、上記材料の積層であってもよい。
【０１６２】
絶縁膜５６１、および第１のゲート電極５７１上には酸化物絶縁層５８０が形成されてい
てもよい。当該酸化物絶縁層には、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶
縁層は上記材料の積層であってもよい。
【０１６３】
ここで、酸化物絶縁層５８０は過剰酸素を有することが好ましい。過剰酸素を含む酸化物
絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好
ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×
１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁層から放出される酸素
は絶縁膜５６１およびゲート絶縁膜５６０を経由して酸化物半導体層５３０のチャネル形
成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填す
ることができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０１６４】
以上が本発明の一態様のトランジスタである。当該トランジスタは電気特性が良好であり
、長期信頼性の高い半導体装置を提供することができる。
【０１６５】
なお、本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構造であってもよ
い。図１９（Ａ）は上面図であり、図１９（Ａ）に示す一点鎖線Ｃ１−Ｃ２の断面が図１
９（Ｂ）に相当する。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素
を省いて図示している。図１９に示すトランジスタ５０２は、図１６に示すトランジスタ
５００と第２のゲート電極５７２の形状が異なり、第２のゲート電極５７２とソース電極
５４０およびドレイン電極５５０が極力重ならない構造となっている。そのため、第２の
ゲート電極５７２とソース電極５４０およびドレイン電極５５０とのそれぞれの間に形成
される寄生容量を小さくすることができる。したがって、第１のゲート電極５７１と第２
のゲート電極５７２との間で形成される容量素子の容量が相対的に周辺の容量（寄生容量
）よりも大きくなるため、第１のゲート電極５７１に印加するゲート電圧でのトランジス
タの制御性を向上させることができる。
【０１６６】
また、本発明の一態様のトランジスタは、図２０（Ａ）、（Ｂ）に示す構造であってもよ
い。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ｄ１−Ｄ２の断面が図２
０（Ｂ）に相当する。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素
を省いて図示している。
【０１６７】
図２０に示すトランジスタ５０３はチャネルエッチ型のバックゲート構造であり、基板５
１０上に形成された下地絶縁膜５２０、該下地絶縁膜上に形成された第１のゲート電極５
７１、該下地絶縁膜および該第１のゲート電極上に形成された絶縁膜５６１、該絶縁層上
に第１のゲート電極と重畳するように形成された第２のゲート電極５７２、該第２のゲー
ト電極および絶縁膜５６１上に形成されたゲート絶縁膜５６０、該ゲート絶縁膜上に第１
のゲート電極５７１および第２のゲート電極５７２と重畳するように形成された酸化物半
導体層５３０、該酸化物半導体層上に形成されたソース電極５４０およびドレイン電極５
５０を有する。また、酸化物半導体層５３０、ソース電極、およびドレイン電極上に酸化
物絶縁層５８０が形成されていてもよい。当該酸化物絶縁層は必要に応じて設ければよく
、さらにその上部に他の絶縁層を形成してもよい。
【０１６８】
トランジスタ５０３においても、寄生容量を低減させるため、トランジスタ５０２と同様
に第２のゲート電極５７２がソース電極５４０およびドレイン電極５５０と極力重ならな
い構造とすることが好ましい。また、トランジスタ５０３では、表示装置などに用いる場
合において、第１のゲート電極５７１が遮光層となるため、バックライト等から酸化物半
導体層５３０に向かって照射される光を遮ることができる。したがって、トランジスタ５
０３の光劣化を防止することができ、信頼性の高い半導体装置を形成することができる。
【０１６９】
なお、トップゲート型トランジスタであるトランジスタ５００およびトランジスタ５０１
においても、下地絶縁膜５２０と基板５１０との間に遮光層を設けることもできる。
【０１７０】
また、本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）に示す構造であってもよ
い。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ｅ１−Ｅ２の断面が図２
１（Ｂ）に相当する。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素
を省いて図示している。
【０１７１】
図２１に示すトランジスタ５０４はチャネル保護型のバックゲート構造であり、トランジ
スタ５０３の構造に保護膜５６２を設けた構造である。保護膜５６２を設けることで、酸
化物半導体層５３０のオーバーエッチングを抑えることができる。また、エッチング工程
にドライエッチングを用いる場合は、酸化物半導体層５３０へのプラズマダメージを抑え
ることができる。したがって、トランジスタを大面積に複数形成する場合において、電気
特性のばらつきが少なく、信頼性のよいトランジスタを形成することができる。なお、保
護膜５６２は、下地絶縁膜５２０、ゲート絶縁膜５６０、絶縁膜５６１、酸化物絶縁層５
８０に適用できる材料で形成することができる。
【０１７２】
なお、酸化物半導体層５３０と同様に半導体層を形成し、その半導体層を用いて、抵抗素
子を構成することも可能である。そして、その抵抗素子を用いて、保護回路を構成するこ
とも可能である。保護回路を設けることにより、静電気などからの破壊を低減することが
出来る。
【０１７３】
また、トランジスタ５００乃至トランジスタ５０４のそれぞれの構造を示す上面図におい
ては、ソース電極５４０およびドレイン電極５５０の形状が酸化物半導体層５３０のチャ
ネル幅方向の長さよりも短い構造となっている（トランジスタ５０１においては、第２の
ソース電極５４２および第２のドレイン電極５５２も含む）。これは、酸化物半導体層５
３０のチャネル幅方向の端部をソース電極５４０またはドレイン電極５５０で覆うと、第
１のゲート電極５７１または第２のゲート電極５７２からの電界の一部が遮断され、酸化
物半導体層５３０に当該電界が印加されにくくなるためである。
【０１７４】
したがって、ソース電極５４０またはドレイン電極５５０は、上記形状であることが好ま
しいが、トランジスタの電気特性が十分に満足するならば、その限りではない。例えば、
トランジスタ５００およびトランジスタ５０１においては、図２２（Ａ）、（Ｂ）にそれ
ぞれ示すように、ソース電極５４０およびドレイン電極５５０の形状が酸化物半導体層５
３０のチャネル幅方向の長さよりも長い構造としてもよい。また、同様にトランジスタ５
０２においては、図２３（Ａ）に示す構造としてもよい。また、同様にトランジスタ５０
３およびトランジスタ５０４においては、図２３（Ｂ）に示す構造としてもよい。図２２
（Ａ）、（Ｂ）、図２３（Ａ）、（Ｂ）に示す構造とすることで、フォトリソグラフィ工
程の難度を下げることができる。
【０１７５】
ここで、実施の形態１に示す半導体装置１００（図１参照）について、図１６に示すトラ
ンジスタ５００を適用した場合の断面図の一例を図３１に示す。なお、トランジスタ５０
０は、図１における回路１２０と同一であり、当該回路に含まれる第２のトランジスタ１
０２および第２の容量素子１１２はトランジスタ５００に含まれる。
【０１７６】
図３１に示す半導体装置は、下部に第１の半導体材料を用いた第１のトランジスタ１０１
を有し、上部に第２の半導体材料を用いた第２のトランジスタ１０２および第２の容量素
子１１２を含む回路１２０（トランジスタ５００）を有している。
【０１７７】
また、第１の容量素子１１１は、一方の電極をトランジスタ５００のソース電極またはド
レイン電極、他方の電極をトランジスタ５００の第１のゲート電極、誘電体をトランジス
タ５００のゲート絶縁膜および絶縁層と同じ材料を用いる構造とすることで、トランジス
タ５００と同時に形成することができる。なお、第１の容量素子１１１は、他方の電極を
トランジスタ５００の第２のゲート電極とし、誘電体をゲート絶縁膜のみで形成すること
もできる。
【０１７８】
図３１における第１のトランジスタ１０１は、半導体材料（例えば、結晶性シリコンなど
）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように
設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。な
お、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上
、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジス
タの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイ
ン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソ
ース領域が含まれうる。
【０１７９】
基板３０００上には第１のトランジスタ１０１を囲むように素子分離絶縁層３１００が設
けられており、第１のトランジスタ１０１を覆うように絶縁層３１５０が設けられている
。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏ
ｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ
）などの素子分離技術を用いて形成することができる。
【０１８０】
例えば、基板３０００に結晶性シリコン基板を用いた場合、第１のトランジスタ１０１は
高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして
用いることで、情報の読み出しを高速に行うことができる。
【０１８１】
絶縁層３１５０上には回路１２０（トランジスタ５００）が設けられ、そのソース電極ま
たはドレイン電極の一方は延在して、第１の容量素子１１１の一方の電極として作用する
。また、当該電極は、第１のトランジスタ１０１のゲート電極と電気的に接続される。
【０１８２】
図３１に示すように、第１のトランジスタ１０１とトランジスタ５００または第１の容量
素子１１１は重畳するように形成することができるため、その占有面積を低減することが
できる。したがって、半導体装置の集積度を高めることができる。
【０１８３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１８４】
（実施の形態５）
本実施の形態では、実施の形態４で説明した図１６に示すトランジスタ５００の作製方法
について、図２４乃至図２５を用いて説明する。なお、図１８乃至図２１に示すトランジ
スタ５０１乃至トランジスタ５０４は、本実施の形態で説明するトランジスタの作製方法
およびトランジスタ５０１乃至トランジスタ５０４を説明する実施の形態を参照し、フォ
トリソグラフィ工程におけるレジストマスクの変更および工程順序を入れ替えることなど
により形成することができる。
【０１８５】
基板５１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉ
ｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が
設けられたものを用いてもよい。
【０１８６】
下地絶縁膜５２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、
酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形
成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層
５３０と接する上層は酸化物半導体層５３０への酸素の供給源となりえる酸素を含む材料
で形成することが好ましい。
【０１８７】
なお、基板５１０の表面が絶縁体であり、後に設ける酸化物半導体層５３０への不純物拡
散の影響が無い場合は、下地絶縁膜５２０を設けない構成とすることができる。
【０１８８】
次に、下地絶縁膜５２０上に第１の酸化物半導体層５３１、第２の酸化物半導体層５３２
、第３の酸化物半導体層５３３をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法また
はＰＬＤ法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層５３０を形
成する（図２４（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。
【０１８９】
第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、および第３の酸化物半導体
層５３３には、実施の形態４で説明した材料を用いることができる。例えば、第１の酸化
物半導体層５３１にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化
物、第２の酸化物半導体層５３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−
Ｇａ−Ｚｎ酸化物、第３の酸化物半導体層５３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子
数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１９０】
また、第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、および第３の酸化物
半導体層５３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ
）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが
好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすた
め、それらと共に、スタビライザーを含むことが好ましい。
【０１９１】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【０１９２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
【０１９３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａ
とＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚ
ｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０１９４】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。
【０１９５】
ただし、実施の形態４に詳細を記したように、第１の酸化物半導体層５３１および第３の
酸化物半導体層５３３は、第２の酸化物半導体層５３２よりも電子親和力が小さくなるよ
うに材料を選択する。
【０１９６】
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に
、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法
を用いることが好ましい。
【０１９７】
第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化物半導体層５３
３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：
１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化
物半導体層５３１および第３の酸化物半導体層５３３の電子親和力が第２の酸化物半導体
層５３２よりも小さくなるようにすればよい。
【０１９８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
【０１９９】
また、第２の酸化物半導体層５３２は、第１の酸化物半導体層５３１および第３の酸化物
半導体層５３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として
重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、よ
り多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同
等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物
半導体層５３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトラン
ジスタを実現することができる。
【０２００】
酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０２０１】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体
を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉ
ｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２０２】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅ
ｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができ
る場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一
辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、Ｔ
ＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、
ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を
明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため
、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さ
ないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明
確な粒界を有さないため、電子移動度の低下が小さい。
【０２０３】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形
成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。ま
た、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏ
ｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３
１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パ
ターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍ
φ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子
線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれ
ａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向
し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【０２０４】
図２６（Ａ）は、ＣＡＡＣ−ＯＳを有する試料の極微電子線回折パターンの一例である。
ここでは、試料を、ＣＡＡＣ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程
度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切
断面に垂直な方向から入射させる。図２６（Ａ）より、ＣＡＡＣ−ＯＳの極微電子線回折
パターンは、スポットが観測されることがわかる。
【０２０５】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方
向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属
原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で
、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と
記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含ま
れることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは
−５°以上５°以下の範囲も含まれることとする。
【０２０６】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳの形状（被
形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある
。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったと
きに形成される。したがって、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形
成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０２０７】
ＣＡＡＣ−ＯＳは、例えば、不純物濃度を低減することで形成することができる場合があ
る。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成
分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よ
りも酸素との結合力が強い。したがって、当該元素が酸化物半導体から酸素を奪う場合、
酸化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルな
どの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、
酸化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。したが
って、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に
含まれる不純物は、キャリア発生源となる場合がある。
【０２０８】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ
−ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面の
近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−
ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部の結晶性が低下
することがある。
【０２０９】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる
。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準
位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡ
Ｃ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重
要となる。したがって、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。ま
たは、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０２１０】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実
質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、
キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。したが
って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマ
イナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。ま
た、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いた
め、トラップ準位密度も低くなる場合がある。したがって、当該酸化物半導体をチャネル
形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
となる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するま
でに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラ
ップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性
が不安定となる場合がある。
【０２１１】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタ
は、可視光や紫外光の照射による電気特性の変動が小さい。
【０２１２】
ＣＡＡＣ−ＯＳは、例えば、ＤＣ電源を用いたスパッタリング法によって形成することが
できる。
【０２１３】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、
多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
【０２１４】
多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶粒を確認することができる
場合がある。多結晶酸化物半導体に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、
２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の
粒径であることが多い。また、多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、
結晶粒と結晶粒との境界を確認できる場合がある。また、多結晶酸化物半導体は、例えば
、ＴＥＭによる観察像で、粒界を確認できる場合がある。
【０２１５】
多結晶酸化物半導体は、例えば、複数の結晶粒を有し、当該複数の結晶粒において方位が
異なっている場合がある。また、多結晶酸化物半導体は、例えば、ＸＲＤ装置を用い、ｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピーク、
または複数種の配向を示すピークが現れる場合がある。また、多結晶酸化物半導体は、例
えば、電子線回折パターンで、スポットが観測される場合がある。
【０２１６】
多結晶酸化物半導体は、例えば、高い結晶性を有するため、高い電子移動度を有する場合
がある。したがって、多結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、
高い電界効果移動度を有する。ただし、多結晶酸化物半導体は、粒界に不純物が偏析する
場合がある。また、多結晶酸化物半導体の粒界は欠陥準位となる。多結晶酸化物半導体は
、粒界がキャリア発生源、トラップ準位となる場合があるため、多結晶酸化物半導体をチ
ャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたト
ランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合が
ある。
【０２１７】
多結晶酸化物半導体は、高温での加熱処理、またはレーザ光処理によって形成することが
できる。
【０２１８】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、
微結晶酸化物半導体と呼ぶ。
【０２１９】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認すること
ができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１
００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば
、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ
。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏ
ｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭ
による観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎ
ｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏
析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準
位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないた
め、電子移動度の低下が小さい。
【０２２０】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において
原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部と
の間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離
秩序が見られない場合がある。したがって、ｎｃ−ＯＳは、例えば、分析方法によっては
、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置
を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を
行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結
晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線
を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ
−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下
、または５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測
される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くよ
うに輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パター
ンは、例えば、当該領域内に複数のスポットが観測される場合がある。
【０２２１】
図２６（Ｂ）は、ｎｃ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここ
では、試料を、ｎｃ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となる
ように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂
直な方向から入射させる。図２６（Ｂ）より、ｎｃ−ＯＳの極微電子線回折パターンは、
円を描くように輝度の高い領域が観測され、かつ当該領域内に複数のスポットが観測され
ることがわかる。
【０２２２】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸
化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との
間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２２３】
したがって、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合があ
る。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。そのため、
ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する場
合がある。また、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、欠陥準位密度が高いため、ト
ラップ準位密度も高くなる場合がある。したがって、ｎｃ−ＯＳをチャネル形成領域に用
いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたトランジスタと比べて
、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。ただし、ｎｃ
−ＯＳは、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−Ｏ
Ｓよりも形成が容易となり、用途によっては好適に用いることができる場合がある。例え
ば、ＡＣ電源を用いたスパッタリング法などの成膜方法によってｎｃ−ＯＳを形成しても
よい。ＡＣ電源を用いたスパッタリング法は、大型基板へ均一性高く成膜することが可能
であるため、ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタを有する半導体装置は
生産性高く作製することができる。
【０２２４】
酸化物半導体は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体
を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であ
り、結晶部を有さない。または、非晶質酸化物半導体は、例えば、石英のような無定形状
態を有し、原子配列に規則性が見られない。
【０２２５】
非晶質酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶部を確認することができな
い場合がある。
【０２２６】
非晶質酸化物半導体は、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行
うと、配向を示すピークが検出されない場合がある。また、非晶質酸化物半導体膜は、例
えば、電子線回折パターンでハローパターンが観測される場合がある。また、非晶質酸化
物半導体膜は、例えば、極微電子線回折パターンでスポットを観測することができず、ハ
ローパターンが観測される場合がある。
【０２２７】
非晶質酸化物半導体は、例えば、水素などの不純物を高い濃度で含ませることにより形成
することができる場合がある。したがって、非晶質酸化物半導体は、例えば、不純物を高
い濃度で含む酸化物半導体である。
【０２２８】
酸化物半導体に不純物が高い濃度で含まれると、酸化物半導体に酸素欠損などの欠陥準位
を形成する場合がある。したがって、不純物濃度の高い非晶質酸化物半導体は、欠陥準位
密度が高い。また、非晶質酸化物半導体は、結晶性が低いためＣＡＡＣ−ＯＳやｎｃ−Ｏ
Ｓと比べて欠陥準位密度が高い。
【０２２９】
したがって、非晶質酸化物半導体は、ｎｃ−ＯＳと比べて、さらにキャリア密度が高くな
る場合がある。そのため、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタ
は、ノーマリーオンの電気特性になる場合がある。また、ノーマリーオンの電気特性が求
められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体は、
欠陥準位密度が高いため、トラップ準位密度も高くなる場合がある。したがって、非晶質
酸化物半導体をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳやｎｃ−ＯＳ
をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の
低いトランジスタとなる場合がある。ただし、非晶質酸化物半導体は、比較的不純物が多
く含まれてしまう成膜方法によっても形成することができるため、形成が容易となり、用
途によっては好適に用いることができる場合がある。例えば、スピンコート法、ゾル−ゲ
ル法、浸漬法、スプレー法、スクリーン印刷法、コンタクトプリント法、インクジェット
印刷法、ロールコート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体を
形成してもよい。したがって、非晶質酸化物半導体をチャネル形成領域に用いたトランジ
スタを有する半導体装置は生産性高く作製することができる。
【０２３０】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非
晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質
酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ
−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば
、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、
ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０２３１】
酸化物半導体は、例えば、単結晶を有してもよい。なお、単結晶を有する酸化物半導体を
、単結晶酸化物半導体と呼ぶ。
【０２３２】
単結晶酸化物半導体は、例えば、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少
ない）ため、キャリア密度を低くすることができる。したがって、単結晶酸化物半導体を
チャネル形成領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少な
い場合がある。また、単結晶酸化物半導体は、欠陥準位密度が低いため、トラップ準位密
度も低くなる場合がある。したがって、単結晶酸化物半導体をチャネル形成領域に用いた
トランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある
。
【０２３３】
酸化物半導体は、例えば、欠陥が少ないと密度が高くなる。また、酸化物半導体は、例え
ば、結晶性が高いと密度が高くなる。また、酸化物半導体は、例えば、水素などの不純物
濃度が低いと密度が高くなる。例えば、単結晶酸化物半導体は、ＣＡＡＣ−ＯＳよりも密
度が高い場合がある。また、例えば、ＣＡＡＣ−ＯＳは、微結晶酸化物半導体よりも密度
が高い場合がある。また、例えば、多結晶酸化物半導体は、微結晶酸化物半導体よりも密
度が高い場合がある。また、例えば、微結晶酸化物半導体は、非晶質酸化物半導体よりも
密度が高い場合がある。
【０２３４】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、
スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突す
ると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行
な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場
合、当該ペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態
を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０２３５】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０２３６】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減
すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃
以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２３７】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーシ
ョンが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２０
０℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状の
スパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子
の平らな面が基板に付着する。
【０２３８】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０２３９】
スパッタ用ターゲットとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用い
ることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉
末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００
℃以下の温度で加熱処理をすることで多結晶体とする。なお、Ｘ、ＹおよびＺは任意の正
数である。また、当該多結晶体の粒径は、例えば１μｍ以下など、小さいほど好ましい。
ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットに
よって適宜変更すればよい。
【０２４０】
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃
以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを
１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲
気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１
０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体
層５３２の結晶性を高め、さらに下地絶縁膜５２０、第１の酸化物半導体層５３１、およ
び第３の酸化物半導体層５３３から水素や水などの不純物を除去することができる。なお
、酸化物半導体層５３０を形成するエッチングの前に第１の加熱工程を行ってもよい。
【０２４１】
なお、酸化物半導体層５３０を積層とする場合、下層に非晶質または微結晶を形成すると
、上層にはＣＡＡＣ―ＯＳ膜が形成しやすくなる。したがって、第１の酸化物半導体層５
３１を非晶質または微結晶とし、第２の酸化物半導体層５３２をＣＡＡＣ―ＯＳ膜とする
ことが好ましい。
【０２４２】
次に、酸化物半導体層５３０上にソース電極５４０およびドレイン電極５５０となる第１
の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ
、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法など
により１００ｎｍのチタン膜を形成する。
【０２４３】
次に、第１の導電膜を酸化物半導体層５３０上で分断するようにエッチングし、ソース電
極５４０およびドレイン電極５５０を形成する（図２４（Ｂ）参照）。
【０２４４】
このとき、第１の導電膜のオーバーエッチングによって、図示したように酸化物半導体層
５３０の一部がエッチングされた形状となる。ただし、第１の導電膜と酸化物半導体層５
３０のエッチングの選択比が大きい場合は、酸化物半導体層５３０がほとんどエッチング
されない形状となる。
【０２４５】
次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様
の条件で行うことができる。第２の加熱処理により、酸化物半導体層５３０から、さらに
水素や水などの不純物を除去することができる。
【０２４６】
次に、酸化物半導体層５３０、ソース電極５４０およびドレイン電極５５０上にゲート絶
縁膜５６０を形成する（図２４（Ｃ）参照）。ゲート絶縁膜５６０には、酸化アルミニウ
ム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。
なお、ゲート絶縁膜５６０は、上記材料の積層であってもよい。ゲート絶縁膜５６０は、
スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。
【０２４７】
次に、ゲート絶縁膜５６０上に第２の導電膜を形成する。第２の導電膜としては、Ａｌ、
Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれら
を主成分とする合金材料を用いることができる。第２の導電膜は、スパッタ法などにより
形成することができる。そして、第２の導電膜をチャネル形成領域と重畳するように加工
し、第２のゲート電極５７２を形成する（図２５（Ａ）参照）。
【０２４８】
次に、ゲート絶縁膜５６０および第２のゲート電極５７２上に絶縁膜５６１を形成する。
当該絶縁層は、ゲート絶縁膜５６０に適用できる材料を用いることができ、スパッタ法、
ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０２４９】
次に、絶縁膜５６１上に第３の導電膜を形成する。第３の導電膜としては、第２の導電膜
に適用できる材料を用いることができ、スパッタ法などで形成することができる。そして
、第３の導電膜を第２のゲート電極５７２と重畳するように加工し、第１のゲート電極５
７１を形成する。（図２５（Ｂ）参照）。
【０２５０】
次に、絶縁膜５６１、第１のゲート電極５７１上に酸化物絶縁層５８０を形成する（図２
５（Ｃ）参照）。酸化物絶縁層５８０は、下地絶縁膜５２０、またはゲート絶縁膜５６０
に適用できる材料を用いることができ、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法また
はＰＬＤ法などを用いて形成することができる。酸化物絶縁層５８０は、酸化物半導体層
５３０に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。
【０２５１】
また、酸化物絶縁層５８０にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、酸化物絶縁層５８０から酸化物半導体層５３０への酸素の供給をさらに容易に
することができる。
【０２５２】
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様
の条件で行うことができる。第３の加熱処理により、下地絶縁膜５２０、ゲート絶縁膜５
６０、酸化物絶縁層５８０から過剰酸素が放出されやすくなり、酸化物半導体層５３０の
酸素欠損を低減することができる。
【０２５３】
以上の工程で、図１６に示すトランジスタ５００を作製することができる。
【０２５４】
なお、本実施の形態で説明した金属膜などは、代表的にはスパッタ法やプラズマＣＶＤ法
により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａ
ｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としては、Ｍ
ＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉ
ｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがあ
る。
【０２５５】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【０２５６】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
【０２５７】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチ
ャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば
、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すこと
で、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰
り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦ
ＥＴを作製する場合に適している。
【０２５８】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
【０２５９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２６０】
（実施の形態６）
本実施の形態では、実施の形態１で説明した半導体装置（記憶装置）を含むＣＰＵについ
て説明する。
【０２６１】
図２７は、実施の形態１で説明した回路１２０（例えば、実施の形態４で説明したトラン
ジスタ５００など）を少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図であ
る。
【０２６２】
図２７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２７に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０２６３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２６４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２６５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０２６６】
図２７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
【０２６７】
図２７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０２６８】
図２８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。
【０２６９】
ここで、回路７０２には、実施の形態１で説明した記憶装置を用いることができる。記憶
素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の第１ゲ
ート（第１のゲート電極）には接地電位（０Ｖ）、またはトランジスタ７０９がオフする
電位が入力され続ける構成とする。例えば、トランジスタ７０９の第１ゲートが抵抗等の
負荷を介して接地される構成とする。なお、トランジスタ７０９には実施の形態４で説明
したトランジスタ５００などを用いることができ、第１ゲート（第１のゲート電極）と第
２ゲート（第２のゲート電極）との間で形成される容量素子を含めてトランジスタ７０９
とよぶ。
【０２７０】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構
成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラン
ジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラン
ジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラン
ジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３
のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または
非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッ
チ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッ
チ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッ
チ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子
と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオ
フ状態）が選択される。
【０２７１】
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの
一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノ
ードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給す
ることのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の
第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。ス
イッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ
７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続さ
れる。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は
電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第
２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の
端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と
、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部
分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力
される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（Ｖ
ＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他
方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される
。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすること
ができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される
構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供
給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２７２】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極
的に利用することによって省略することも可能である。
【０２７３】
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される
。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによっ
て第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチ
の第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端
子の間は非導通状態となる。
【０２７４】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対
応する信号が入力される。図２８では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。
【０２７５】
なお、図２８では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。
【０２７６】
図２８におけるトランジスタ７０９は、実施の形態４で説明したトランジスタなどを用い
ることができる。トランジスタ７０９の第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソー
ス電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしき
い値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減す
ることができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジス
タを用いることもできる。
【０２７７】
また、図２８において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。
【０２７８】
図２８における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。
【０２７９】
以上が、記憶素子７００の構成の説明である。次いで、記憶素子７００の駆動方法につい
て説明する。
【０２８０】
記憶素子７００において、電源電圧の供給の後、データの保持時における消費電力を削減
するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法を図２９の
タイミングチャートを参照して説明する。図２９のタイミングチャートにおいて、７０１
は回路７０１に保持されているデータを示し、ＷＥは制御信号ＷＥの電位を示し、ＷＥ２
は制御信号ＷＥ２の電位を示し、ＲＤは制御信号ＲＤの電位を示し、ＳＥＬは回路７２０
における一経路の制御信号ＳＥＬの電位を示し、ＶＤＤは電源電位ＶＤＤを示す。また、
Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。なお、上記回路７２０
における一経路とは、回路７０２の出力側と回路７０１の入力側を接続する経路である。
【０２８１】
なお、以下に示す駆動方法では、図２８に示した構成において、スイッチ７０３をｎチャ
ネル型トランジスタとし、スイッチ７０４をｐチャネル型トランジスタとして、制御信号
ＲＤがハイレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が導通状
態となり、且つスイッチ７０４の第１の端子と第２の端子の間が非導通状態となり、制御
信号ＲＤがローレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が非
導通状態となり、且つスイッチ７０４の第１の端子と第２の端子の間が導通状態となる例
を示す。また、制御信号ＳＥＬがハイレベル電位の場合に回路７２０の一経路における第
１の端子と第２の端子の間が導通状態となり、制御信号ＳＥＬがローレベル電位の場合に
第１の端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ７０９を
ｎチャネル型トランジスタとして、制御信号ＷＥがハイレベル電位の場合に、トランジス
タ７０９がオン状態となり、制御信号ＷＥがローレベル電位の場合に、トランジスタ７０
９がオフ状態となる例を示す。
【０２８２】
しかしながら、本発明の一態様の半導体装置の駆動方法はこれに限定されず、以下の説明
における、スイッチ７０３、スイッチ７０４、回路７２０、トランジスタ７０９の状態が
同じとなるように、各制御信号の電位を定めることができる。
【０２８３】
まず、図２９におけるＴ１の期間の動作について説明する。Ｔ１では、電源電圧ＶＤＤが
記憶素子７００に供給されている。記憶素子７００へ電源電圧が供給されている間は、回
路７０１がデータ（図２９中、ｄａｔａＸと表記）を保持する。この際、制御信号ＳＥＬ
をローレベル電位として、回路７２０の一経路における第１の端子と第２の端子の間は非
導通状態とされる。なお、スイッチ７０３およびスイッチ７０４の第１の端子と第２の端
子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号
ＲＤはハイレベル電位であってもローレベル電位であってもよい（図２９中、Ａと表記）
。また、トランジスタ７０９の状態（オン状態、オフ状態）はどちらの状態であってもよ
い。即ち、制御信号ＷＥはハイレベル電位であってもローレベル電位であってもよい（図
２９中、Ａと表記）。Ｔ１において、ノードＭ１はどのような電位であってもよい（図２
９中、Ａと表記）。Ｔ１において、ノードＭ２はどのような電位であってもよい（図２９
中、Ａと表記）。Ｔ１の動作を通常動作と呼ぶ。また、制御信号ＷＥ２は期間を問わず定
電位とし、例えば接地電位などのローレベル電位とする。
【０２８４】
次に、図２９におけるＴ２の期間の動作について説明する。記憶素子７００への電源電圧
の供給の停止をする前に、制御信号ＷＥをハイレベル電位として、トランジスタ７０９を
オン状態とする。こうして、回路７０１に保持されたデータ（ｄａｔａＸ）に対応する信
号が、トランジスタ７０９を介してトランジスタ７１０のゲートに入力される。トランジ
スタ７１０のゲートに入力された信号は、容量素子７０８によって保持される。こうして
、ノードＭ２の電位は、回路７０１に保持されたデータに対応する信号電位（図２９中、
ＶＸと表記）となる。その後、制御信号ＷＥをローレベル電位としてトランジスタ７０９
をオフ状態とする。こうして、回路７０１に保持されたデータに対応する信号が回路７０
２に保持される。Ｔ２の間も、制御信号ＳＥＬによって、回路７２０の一経路における第
１の端子と第２の端子の間は非導通状態とされる。スイッチ７０３およびスイッチ７０４
の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であって
もよい。即ち、制御信号ＲＤはハイレベル電位であってもローレベル電位であってもよい
（図２９中、Ａと表記）。Ｔ２において、ノードＭ１はどのような電位であってもよい（
図２９中、Ａと表記）。Ｔ２の動作を電源電圧供給停止前の動作と呼ぶ。
【０２８５】
次に、図２９におけるＴ３の期間の動作について説明する。電源電圧供給停止前の動作を
行った後、Ｔ３のはじめに、記憶素子７００への電源電圧の供給を停止する。電源電圧の
供給が停止すると、回路７０１に保持されていたデータ（ｄａｔａＸ）は消失する。しか
し、記憶素子７００への電源電圧の供給が停止した後においても、容量素子７０８によっ
て回路７０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）がノー
ドＭ２に保持される。ここで、トランジスタ７０９は、チャネルが酸化物半導体層で形成
され、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）
のｎチャネル型のトランジスタを用である。したがって、記憶素子７００への電源電圧の
供給が停止した際、トランジスタ７０９のゲートには接地電位（０Ｖ）またはトランジス
タ７０９がオフとなる電位が入力され続ける構成であるため、記憶素子７００への電源電
圧の供給が停止した後も、トランジスタ７０９のオフ状態を維持することができ、容量素
子７０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。
こうして、記憶素子７００は電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保
持する。Ｔ３は、記憶素子７００への電源電圧の供給が停止している期間に対応する。
【０２８６】
次に、図２９におけるＴ４の期間の動作について説明する。記憶素子７００への電源電圧
の供給を再開した後、制御信号ＲＤをローレベル電位として、スイッチ７０４の第１の端
子と第２の端子の間を導通状態とし、スイッチ７０３の第１の端子と第２の端子の間を非
導通状態とする。この際、制御信号ＷＥはローレベル電位であり、トランジスタ７０９は
オフ状態のままである。また、制御信号ＳＥＬはローレベル電位であり、回路７２０の一
経路における第１の端子と第２の端子の間は非導通状態である。こうして、スイッチ７０
３の第２の端子およびスイッチ７０４の第１の端子に、電源電圧ＶＤＤが入力される。し
たがって、スイッチ７０３の第２の端子およびスイッチ７０４の第１の端子の電位（ノー
ドＭ１の電位）を、一定の電位（ここではＶＤＤ）にすることができる。Ｔ４の動作をプ
リチャージ動作と呼ぶ。なお、ノードＭ１の電位は、容量素子７０７によって保持される
。
【０２８７】
上記プリチャージ動作の後、Ｔ５の期間において、制御信号ＲＤをハイレベル電位とする
ことによって、スイッチ７０３の第１の端子と第２の端子の間を導通状態とし、スイッチ
７０４の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号ＷＥはロー
レベル電位のままであり、トランジスタ７０９はオフ状態のままである。また、制御信号
ＳＥＬはローレベル電位であり、回路７２０の一経路における第１の端子と第２の端子の
間は非導通状態である。容量素子７０８に保持された信号（ノードＭ２の電位ＶＸ）に応
じて、トランジスタ７１０のオン状態またはオフ状態が選択され、スイッチ７０３の第２
の端子およびスイッチ７０４の第１の端子の電位、即ちノードＭ１の電位が定まる。トラ
ンジスタ７１０がオン状態の場合、ノードＭ１には低電源電位（例えば、ＧＮＤ）が入力
される。一方、トランジスタ７１０がオフ状態の場合には、ノードＭ１の電位は、上記プ
リチャージ動作によって定められた一定の電位（例えば、ＶＤＤ）のまま維持される。こ
うして、トランジスタ７１０のオン状態またはオフ状態に対応して、ノードＭ１の電位は
ＶＤＤまたはＧＮＤとなる。例えば、回路７０１に保持されていた信号が「１」であり、
ハイレベルの電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０」に対応す
るローレベルの電位（ＧＮＤ）となる。一方、回路７０１に保持されていた信号が「０」
であり、ローレベルの電位（ＧＮＤ）に対応する場合、ノードＭ１の電位は、信号「１」
に対応するハイレベルの電位（ＶＤＤ）となる。つまり、回路７０１に記憶されていた信
号の反転信号がノードＭ１に保持されることとなる。図２９において、この電位をＶＸｂ
と表記する。つまり、Ｔ２において回路７０１から入力されたデータ（ｄａｔａＸ）に対
応する信号が、ノードＭ１の電位（ＶＸｂ）に変換される。
【０２８８】
その後、Ｔ６の期間において、制御信号ＳＥＬをハイレベル電位として、回路７２０の一
経路における第１の端子と第２の端子の間を導通状態とする。この際、制御信号ＲＤはハ
イレベル電位のままである。また、制御信号ＷＥはローレベル電位のままであり、トラン
ジスタ７０９はオフ状態のままである。すると、スイッチ７０３の第２の端子およびスイ
ッチ７０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号を、論理
素子７０６を介して反転信号とし、当該反転信号を回路７０１に入力することができる。
こうして、回路７０１は、記憶素子７００への電源電圧の供給停止前に保持していたデー
タ（ｄａｔａＸ）を再び保持することができる。
【０２８９】
また、ノードＭ１の電位は、Ｔ４におけるプリチャージ動作によって一定の電位（図２９
では、ＶＤＤ）にされた後、Ｔ５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂ
となる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸｂに定
まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、回路７０１
が元のデータを保持しなおすまでの時間を短くすることができる。
【０２９０】
以上が、記憶素子の駆動方法の説明である。
【０２９１】
本発明の一態様のける半導体装置の駆動方法では、記憶素子７００に電源電圧が供給され
ない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０
８によって保持することができる。
【０２９２】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７０
０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保た
れる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を
保持することが可能である。
【０２９３】
また、スイッチ７０３およびスイッチ７０４を設けることによって、上述したプリチャー
ジ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１
が元のデータを保持しなおすまでの時間を短くすることができる。
【０２９４】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１
０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後
、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、ま
たはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７
０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出す
ことが可能である。
【０２９５】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記
憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこと
ができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰す
ることができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または
複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑
えることができる。
【０２９６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２９７】
（実施の形態７）
本実施の形態では、実施の形態１乃至６で説明した半導体装置を用いることのできる電子
機器の例について説明する。
【０２９８】
実施の形態１乃至６で説明した半導体装置は、さまざまな電子機器（遊技機も含む）に適
用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パー
ソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ
、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、
トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳
機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、
電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディシ
ョナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫
、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診
断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防
犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エ
レベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる
。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進
する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、
電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグ
インハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電
動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小
型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や
惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図３０に示す。
【０２９９】
図３０（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み
込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力
することが可能である。本発明の一態様の半導体装置を有する記憶装置は、表示部８００
２を動作するための駆動回路に用いることが可能である。
【０３００】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを
備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様の半導体装置を有するＣ
ＰＵ、記憶装置を用いることができる。
【０３０１】
図３０（Ａ）に示す警報装置８１００は住宅用火災警報器である。警報装置８１００は、
煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロ
コンピュータ８１０１に本発明の一態様の半導体装置を有するＣＰＵ、記憶装置を用いる
ことができる。
【０３０２】
また、図３０（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディシ
ョナーは、先の実施の形態に示した半導体装置を含む電気機器の一例である。具体的に、
室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図３０
（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示して
いるが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２
００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形
態に示した半導体装置をエアコンディショナーに用いることによって省電力化を図ること
ができる。
【０３０３】
また、図３０（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示した半導体装
置を含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、
冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図３０（Ａ）で
は、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示した
半導体装置を電気冷凍冷蔵庫８３００に用いることによって省電力化が図れる。
【０３０４】
図３０（Ｂ）および図３０（Ｃ）には、電気機器の一例である電子自動車の例を示す。電
気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は
、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２
は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される
。先の実施の形態に示した半導体装置を電気自動車９７００に用いることによって省電力
化が図れる。
【０３０５】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２
は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギ
ーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図
示していないが、直流を交流に変換するインバータも内蔵される。
【０３０６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【符号の説明】
【０３０７】
１００    半導体装置
１０１    第１のトランジスタ
１０２    第２のトランジスタ
１１１    第１の容量素子
１１２    第２の容量素子
１１２ｂ    容量素子
１２０    回路
１３１    第１の配線
１３２    第２の配線
１３３    第３の配線
１３４    第４の配線
１３５    第５の配線
１５０    半導体素子
２００    半導体装置
２０１    トランジスタ
２１１    第１の容量素子
２１２    第２の容量素子
２１２ｂ    容量素子
２２０    回路
２３１    第１の配線
２３２    第２の配線
２３４    第４の配線
２３５    第５の配線
２５０    半導体素子
３００    ＥＬ表示装置
３０１    第１のトランジスタ
３０２    第２のトランジスタ
３１１    第１の容量素子
３１２    第２の容量素子
３１２ｂ    容量素子
３２０    回路
３３１    第１の配線
３３２    第２の配線
３３３    第３の配線
３３４    第４の配線
３３５    第５の配線
３５０    半導体素子
３６０    発光素子
４００    液晶表示装置
４０１    トランジスタ
４１１    第１の容量素子
４１２    第２の容量素子
４２０    回路
４３１    第１の配線
４３２    第２の配線
４３４    第４の配線
４３５    第５の配線
４５０    半導体装置
４６０    液晶素子
５００    トランジスタ
５０１    トランジスタ
５０２    トランジスタ
５０３    トランジスタ
５０４    トランジスタ
５１０    基板
５２０    下地絶縁膜
５３０    酸化物半導体層
５３１    第１の酸化物半導体層
５３２    第２の酸化物半導体層
５３３    第３の酸化物半導体層
５３５    境界
５４０    ソース電極
５４２    第２のソース電極
５５０    ドレイン電極
５５２    第２のドレイン電極
５６０    ゲート絶縁膜
５６１    絶縁膜
５６２    保護膜
５７１    第１のゲート電極
５７２    第２のゲート電極
５８０    酸化物絶縁層
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３０００    基板
３１００    素子分離絶縁層
３１５０    絶縁層
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８１００    警報装置
８１０１    マイクロコンピュータ
８１０２    検出部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2018164088.tif 000003
【図２】
2018164088.tif 000004
【図３】
2018164088.tif 000005
【図４】
2018164088.tif 000006
【図５】
2018164088.tif 000007
【図６】
2018164088.tif 000008
【図７】
2018164088.tif 000009
【図８】
2018164088.tif 000010
【図９】
2018164088.tif 000011
【図１０】
2018164088.tif 000012
【図１１】
2018164088.tif 000013
【図１２】
2018164088.tif 000014
【図１３】
2018164088.tif 000015
【図１４】
2018164088.tif 000016
【図１５】
2018164088.tif 000017
【図１６】
2018164088.tif 000018
【図１７】
2018164088.tif 000019
【図１８】
2018164088.tif 000020
【図１９】
2018164088.tif 000021
【図２０】
2018164088.tif 000022
【図２１】
2018164088.tif 000023
【図２２】
2018164088.tif 000024
【図２３】
2018164088.tif 000025
【図２４】
2018164088.tif 000026
【図２５】
2018164088.tif 000027
【図２６】
2018164088.tif 000028
【図２７】
2018164088.tif 000029
【図２８】
2018164088.tif 000030
【図２９】
2018164088.tif 000031
【図３０】
2018164088.tif 000032
【図３１】
2018164088.tif 000033