(57)【要約】【課題】可変抵抗物質層を含むメモリ素子を提供する。【解決手段】メモリ素子に係り、該メモリ素子は、可変抵抗層、及び該可変抵抗層と電気的に連結されるように位置し、下記化学式１による組成を有するカルコゲナイドスイッチング物質を含む選択素子層を含む：  ［化１］    ［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ   ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうち選択される少なくとも一種である。【選択図】図２
2018164085.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗層と、
前記可変抵抗層と電気的に連結されるように位置し、下記化学式１による組成を有するカルコゲナイドスイッチング物質を含む選択素子層と、を含むメモリ素子。
［化１］
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・・・・（１）
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項２】
前記化学式１で、Ａは、０．２５乃至０．３５の範囲にあり、Ｂは、０．４５乃至０．６５の範囲にあり、Ｃは、０．１０乃至０．２０の範囲にあることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記化学式１で、Ｘがボロン（Ｂ）であるとき、Ｕは、０．００１乃至０．２０の範囲にあり、Ｘがカーボン（Ｃ）であるとき、Ｕは、０．００１乃至０．１０の範囲にあり、Ｘが窒素（Ｎ）であるとき、Ｕは、０．０８乃至０．２０の範囲にあり、Ｘがリン（Ｐ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあり、Ｘが硫黄（Ｓ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記カルコゲナイドスイッチング物質は、前記化学式１において、ヒ素（Ａｓ）がさらに含まれた下記化学式２の組成を有することを特徴とする請求項１に記載のメモリ素子。
［化２］
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・（２）
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項５】
前記化学式２で、Ａは、０．２０乃至０．３０の範囲にあり、Ｂは、０．４５乃至０．６０の範囲にあり、Ｃは、０．０４乃至０．１８の範囲にあり、Ｄは、０．０４乃至０．１８の範囲にあることを特徴とする請求項４に記載のメモリ素子。
【請求項６】
前記カルコゲナイドスイッチング物質は、シリコン（Ｓｉ）を含まないことを特徴とする請求項１に記載のメモリ素子。
【請求項７】
前記カルコゲナイドスイッチング物質は、アンチモン（Ｓｂ）を含まないことを特徴とする請求項１に記載のメモリ素子。
【請求項８】
前記カルコゲナイドスイッチング物質は、オボニック閾値スイッチング特性を示すように構成されることを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記可変抵抗層は、前記カルコゲナイドスイッチング物質とは異なる組成を有するカルコゲナイドメモリ物質を含み、前記カルコゲナイドメモリ物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、スズ（Ｓｎ）及びセレン（Ｓｅ）によって構成された群のうちから選択された少なくとも二種を含むことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
前記カルコゲナイドメモリ物質は、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）及び酸素（Ｏ）によって構成された群のうちから選択された少なくとも一種をさらに含み、前記カルコゲナイドメモリ物質の溶融点は、８００℃より低いことを特徴とする請求項９に記載のメモリ素子。
【請求項１１】
基板上に形成され、前記基板の上面に平行である第１方向に延長される複数の第１電極ラインと、
前記複数の第１電極ライン上に形成され、前記基板の上面に平行であり、前記第１方向と異なる第２方向に延長される複数の第２電極ラインと、
前記複数の第２電極ライン上に形成され、前記第１方向に延長される複数の第３電極ラインと、
前記複数の第１電極ラインと、前記複数の第２電極ラインとの間の前記複数の第１電極ラインと、前記複数の第２電極ラインとが交差する部分、及び前記複数の第２電極ラインと、前記複数の第３電極ラインとの間の前記複数の第２電極ラインと、前記複数の第３電極ラインとが交差する部分に各々形成される複数のメモリセルと、を含み、
前記複数のメモリセル各々は、選択素子層及び可変抵抗層を含み、
前記選択素子層は、下記化学式１による組成を有するカルコゲナイドスイッチング物質を含むことを特徴とするメモリ素子。
［化１］
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ            ・・・・・・・・（１）
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項１２】
前記化学式１で、Ａは、０．２５乃至０．３５の範囲にあり、Ｂは、０．４５乃至０．６５の範囲にあり、Ｃは、０．１０乃至０．２０の範囲にあることを特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
前記化学式１において、Ｘがボロン（Ｂ）であるとき、Ｕは、０．００１乃至０．２０の範囲にあり、Ｘがカーボン（Ｃ）であるとき、Ｕは、０．００１乃至０．１０の範囲にあり、Ｘが窒素（Ｎ）であるとき、Ｕは、０．０８乃至０．２０の範囲にあり、Ｘがリン（Ｐ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあり、Ｘが硫黄（Ｓ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあることを特徴とする請求項１１に記載のメモリ素子。
【請求項１４】
前記カルコゲナイドスイッチング物質は、前記化学式１において、ヒ素（Ａｓ）がさらに含まれた下記化学式２の組成を有することを特徴とする請求項１１に記載のメモリ素子。
［化２］
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・（２）
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうち選択される少なくとも一種である。
【請求項１５】
前記化学式２で、Ａは、０．２０乃至０．３０の範囲にあり、Ｂは、０．４５乃至０．６０の範囲にあり、Ｃは、０．０４乃至０．１８の範囲にあり、Ｄは、０．０４乃至０．１８の範囲にあることを特徴とする請求項１４に記載のメモリ素子。
【請求項１６】
前記カルコゲナイドスイッチング物質は、シリコン（Ｓｉ）を含まないことを特徴とする請求項１１に記載のメモリ素子。
【請求項１７】
前記カルコゲナイドスイッチング物質は、アンチモン（Ｓｂ）を含まないことを特徴とする請求項１１に記載のメモリ素子。
【請求項１８】
カルコゲナイドメモリ物質を含む可変抵抗層と、
前記可変抵抗層と電気的に連結されるように位置し、下記化学式１又は下記化学式２による組成を有するカルコゲナイドスイッチング物質を含む選択素子層と、を含むメモリ素子。
［化１］
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ            ・・・・・・・・（１）
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種であり、
［化２］
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・（２）
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項１９】
前記化学式１で、Ａは、０．２５乃至０．３５の範囲にあり、Ｂは、０．４５乃至０．６５の範囲にあり、Ｃは、０．１０乃至０．２０の範囲にあり、
前記化学式２で、Ａは、０．２０乃至０．３０の範囲にあり、Ｂは、０．４５乃至０．６０の範囲にあり、Ｃは、０．０４乃至０．１８の範囲にあり、Ｄは、０．０４乃至０．１８の範囲にあることを特徴とする請求項１８に記載のメモリ素子。
【請求項２０】
前記カルコゲナイドスイッチング物質は、シリコン（Ｓｉ）及びアンチモン（Ｓｂ）を含まないことを特徴とする請求項１８に記載のメモリ素子。
【請求項２１】
基板上に形成され、前記基板の上面に平行である第１方向に延長される複数の第１電極ラインと、
前記複数の第１電極ライン上に形成され、前記基板の上面に平行であり、前記第１方向と異なる第２方向に延長される複数の第２電極ラインと、
前記複数の第１電極ラインと、前記複数の第２電極ラインとの間の、前記複数の第１電極ラインと、前記複数の第２電極ラインとが交差する部分に各々形成される複数のメモリセルと、を含み、
前記複数のメモリセル各々は、選択素子層及び可変抵抗層を含み、
前記選択素子層は、下記化学式１による組成を有するカルコゲナイドスイッチング物質を含むことを特徴とするメモリ素子。
［化１］
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ            ・・・・・・・・（１）
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項２２】
前記化学式１で、Ａは、０．２５乃至０．３５の範囲にあり、Ｂは、０．４５乃至０．６５の範囲にあり、Ｃは、０．１０乃至０．２０の範囲にあることを特徴とする請求項２１に記載のメモリ素子。
【請求項２３】
前記化学式１で、Ｘがボロン（Ｂ）であるとき、Ｕは、０．００１乃至０．２０の範囲にあり、Ｘがカーボン（Ｃ）であるとき、Ｕは、０．００１乃至０．１０の範囲にあり、Ｘが窒素（Ｎ）であるとき、Ｕは、０．０８乃至０．２０の範囲にあり、Ｘがリン（Ｐ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあり、Ｘが硫黄（Ｓ）であるとき、Ｕは、０．００１乃至０．０８の範囲にあることを特徴とする請求項２１に記載のメモリ素子。
【請求項２４】
前記カルコゲナイドスイッチング物質は、前記化学式１においてヒ素（Ａｓ）がさらに含まれた下記化学式２の組成を有することを特徴とする請求項２１に記載のメモリ素子。
［化２］
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・（２）
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【請求項２５】
前記化学式２で、Ａは、０．２０乃至０．３０の範囲にあり、Ｂは、０．４５乃至０．６０の範囲にあり、Ｃは、０．０４乃至０．１８の範囲にあり、Ｄは、０．０４乃至０．１８の範囲にあることを特徴とする請求項２４に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に係り、さらに詳細には、可変抵抗物質層を含むメモリ素子に関する。
【背景技術】
【０００２】
電子製品の軽薄短小の傾向により、半導体素子の高集積化への要求が高まっている。また、可変抵抗物質層及び選択素子層を含み、クロスポイント構造を有する三次元メモリ素子が提案されている。該三次元メモリ素子のための選択素子層として、オボニック（Ｏｖｏｎｉｃ）閾値スイッチング（ＯＴＳ）特性を示すカルコゲナイド物質を使用したメモリ素子が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする技術的課題は、前記メモリ素子の内でも特に低いオフ電流及び優秀な信頼性を有するメモリ素子を提供することである。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子は、可変抵抗層、及び前記可変抵抗層と電気的に連結されるように位置し、下記の化学式（１）による組成を有するカルコゲナイドスイッチング物質を含む選択素子層を含む。
［化１］
【０００５】
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・・・・（１）
【０００６】
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【０００７】
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子は、基板上に形成され、前記基板の上面に平行な第１方向に延長される複数の第１電極ライン、前記複数の第１電極ライン上に形成され、前記基板の上面に平行であり、前記第１方向と異なる第２方向に延長される複数の第２電極ライン、前記複数の第２電極ライン上に形成され、前記第１方向に延長される複数の第３電極ライン、並びに前記複数の第１電極ラインと、前記複数の第２電極ラインとの交差地点、及び前記複数の第２電極ラインと、前記複数の第３電極ラインとの交差地点に各々形成される複数のメモリセルと、を含み、前記複数のメモリセル各々は、選択素子層及び可変抵抗層を含み、前記選択素子層は、前記の化学式１による組成を有するカルコゲナイドスイッチング物質を含む。
【０００８】
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子は、カルコゲナイドメモリ物質を含む可変抵抗層、及び前記可変抵抗層と電気的に連結されるように位置し、前記化学式１又は下記化学式２による組成を有するカルコゲナイドスイッチング物質を含む選択素子層を含む。
【０００９】
［化２］
【００１０】
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・（２）

【００１１】
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【発明の効果】
【００１２】
本発明の技術的思想によるメモリ素子は、カルコゲナイドスイッチング物質を含む選択素子層を具備し、前記カルコゲナイドスイッチング物質は、ゲルマニウム（Ｇｅ）をおよそ２０乃至４０ａｔ％、セレン（Ｓｅ）をおよそ４０乃至７０ａｔ％、及びテルル（Ｔｅ）をおよそ５乃至２５ａｔ％含む。また、前記カルコゲナイドスイッチング物質は、好ましくは、シリコン（Ｓｉ）を含まない。これにより、優秀な品質の膜が形成され、従って、前記メモリ素子は、顕著に低いオフ電流、優秀な熱的安定性及び優秀な信頼性を示すことができる。
【図面の簡単な説明】
【００１３】
【図１】例示的な実施形態によるメモリ素子に係わる等価回路図である。
【図２】例示的な実施形態によるメモリ素子に係わる斜視図である。
【図３】図２の１Ｘ−１Ｘ’及び１Ｙ−１Ｙ’部分を切断して示す断面図である。
【図４】オボニック閾値スイッチング特性を有する選択素子層の電圧・電流曲線を概略的に示したグラフである。
【図５】例示的な実施形態によるカルコゲナイドスイッチング物質の組成範囲を示す三元系状態図（ｔｅｒｎａｒｙ  ｐｈａｓｅ  ｄｉａｇｒａｍ）である。
【図６】例示的な実施形態によるカルコゲナイドスイッチング物質を含むメモリ素子の特性を示すグラフである。
【図７】例示的な実施形態によるメモリ素子に係わる断面図である。
【図８】例示的な実施形態によるメモリ素子に係わる断面図である。
【図９】例示的な実施形態によるメモリ素子に係わる断面図である。
【図１０】例示的な実施形態によるメモリ素子に係わる断面図である。
【図１１】例示的な実施形態によるメモリ素子に係わる斜視図である。
【図１２】図１１の２Ｘ−２Ｘ’及び２Ｙ−２Ｙ’部分を切断して示す断面図である。
【図１３】例示的な実施形態によるメモリ素子に係わる斜視図である。
【図１４】図１３の３Ｘ−３Ｘ’及び３Ｙ−３Ｙ’部分を切断して示す断面図である。
【図１５】例示的な実施形態によるメモリ素子に係わる斜視図である。
【図１６】図１５の４Ｘ−４Ｘ’部分を切断して示す断面図である。
【図１７】例示的な実施形態による図２のメモリ素子の製造過程を示す断面図である。
【図１８】例示的な実施形態による図２のメモリ素子の製造過程を示す断面図である。
【図１９】例示的な実施形態による図２のメモリ素子の製造過程を示す断面図である。
【図２０】例示的な実施形態によるカルコゲナイドスイッチング物質を含むメモリ素子の特性を示すグラフである。
【図２１】例示的な実施形態によるカルコゲナイドスイッチング物質を含むメモリ素子の特性を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、添付された図面を参照し、本発明の技術的思想の望ましい実施形態について詳細に説明する。
【００１５】
図１は、例示的な実施形態によるメモリ素子１００に係わる等価回路図である。
【００１６】
図１を参照すれば、メモリ素子１００は、第１方向（Ｘ方向）に沿って延長され、第１方向に垂直な第２方向（Ｙ方向）に互いに離隔されたワードラインＷＬ１，ＷＬ２を含む。また、メモリ素子１００は、ワードラインＷＬ１，ＷＬ２から、第１方向と第２方向の双方に垂直な第３方向（Ｚ方向）に離隔され、第２方向に沿って延長するビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を含む。
【００１７】
メモリセルＭＣは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２との間に、各々配置される。具体的には、メモリセルＭＣは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２との交差点にも配置され、情報保存のための可変抵抗層ＭＥと、メモリセルを選択するための選択素子層ＳＷと、を含む。一方、選択素子層ＳＷは、スイッチング素子層又はアクセス素子層とも命名される。
【００１８】
メモリセルＭＣは、第３方向に沿って、同一構造で配置される。例えば、ワードラインＷＬ１とビットラインＢＬ１との間に配置されるメモリセルＭＣにおいて、選択素子層ＳＷは、ワードラインＷＬ１に電気的に連結され、可変抵抗層ＭＥは、ビットラインＢＬ１に電気的に連結され、可変抵抗層ＭＥと選択素子層ＳＷは、直列に連結される。
【００１９】
しかし、本発明の技術的思想は、これに限定されない。例えば、図１に示されているのとは異なり、メモリセルＭＣ内において、選択素子層ＳＷと可変抵抗層ＭＥの位置が変更され得る。例えば、メモリセルＭＣにおいて、可変抵抗層ＭＥがワードラインＷＬ１に連結され、選択素子層ＳＷがビットラインＢＬ１と連結される。
【００２０】
以下では、メモリ素子１００の駆動方法について簡単に説明する。ワードラインＷＬ１，ＷＬ２と、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とを介して、メモリセルＭＣの可変抵抗層ＭＥに電圧が印加され、可変抵抗層ＭＥに電流が流れる。例えば、可変抵抗層ＭＥは、第１状態と第２状態との間で可逆的に遷移することができる相変化物質層を含む。しかし、可変抵抗層ＭＥは、これに限定されず、印加された電圧によって抵抗値が異なる可変抵抗体であるならば、如何なるものを含んでもよい。例えば、選択されたメモリセルＭＣは、可変抵抗層ＭＥに印加される電圧により、可変抵抗層ＭＥの抵抗が第１状態と第２状態との間で可逆的に遷移する。
【００２１】
可変抵抗層ＭＥの抵抗変化により、メモリセルＭＣは、「０」又は「１」のようなデジタル情報を記憶でき、またメモリセルＭＣからデジタル情報を消去できる。例えば、メモリセルＭＣにおいて、高抵抗状態を「０」とし、低抵抗状態「１」として、データを書き込みできる。ここで例えば、高抵抗状態「０」から低抵抗状態「１」への書き込みを「セット（ｓｅｔ）動作」と称し、低抵抗状態「１」から高抵抗状態「０」への書き込みを「リセット（ｒｅｓｅｔ）動作」と称する。しかし、本発明の実施形態によるメモリセルＭＣは、前述の高抵抗状態「０」及び低抵抗状態「１」のデジタル情報にのみ限定されず、多様な抵抗状態を保存できる。
【００２２】
ワードラインＷＬ１，ＷＬ２、及びビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の選択により、任意のメモリセルＭＣがアドレスされ、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との間に所定信号を印加し、メモリセルＭＣをプログラミングできる。また、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を介して、電流値を測定することにより、当該メモリセルＭＣの可変抵抗層の抵抗値による情報を、プログラミングされた情報として読み取りできる。
【００２３】
図２は、例示的な実施形態によるメモリ素子に係わる斜視図であり、図３は、図２の１Ｘ−１Ｘ’及び１Ｙ−１Ｙ’部分を切断して示す断面図である。
【００２４】
図２及び図３を参照すれば、メモリ素子１００は、基板１０１上に、第１電極ライン層１１０Ｌ、第２電極ライン層１２０Ｌ及びメモリセル層ＭＣＬを含む。
【００２５】
図示されているように、基板１０１上には、層間絶縁層１０５が配置される。層間絶縁層１０５は、シリコン酸化物又はシリコン窒化物から形成され、第１電極ライン層１１０Ｌを、基板１０１から電気的に分離する役割を行う。本実施形態のメモリ素子１００において、基板１０１上に層間絶縁層１０５が配置されているが、それは、１つの例示に過ぎない。例えば、本実施形態のメモリ素子１００において、基板１０１上に集積回路層が配置されてもよく、かような集積回路層上に、メモリセルが配置されてもよい。該集積回路層は、例えば、メモリセル動作のための周辺回路、及び／又は演算などのためのコア回路を含んでもよい。参照として、基板上に周辺回路及び／又はコア回路などを含む集積回路層が配置され、該集積回路層上部に、メモリセルが配置される構造をＣＯＰ（ｃｅｌｌ  ｏｖｅｒ  ｐｅｒｉｐｈｅｒａｌ）構造という。
【００２６】
第１電極ライン層１１０Ｌは、第１方向（Ｘ方向）に相互に平行に延長する複数の第１電極ライン１１０を含む。第２電極ライン層１２０Ｌは、第１方向と交差する第２方向（Ｙ方向）に相互に平行に延長する複数の第２電極ライン１２０を含む。第１方向と第２方向は、互いに垂直に交差する。
【００２７】
メモリ素子の駆動側面において、第１電極ライン１１０は、ワードラインＷＬ（図１）に相当し、第２電極ライン１２０は、ビットラインＢＬ（図１）に相当する。また、反対に、第１電極ライン１１０がビットラインに相当し、第２電極ライン１２０がワードラインにも相当する。
【００２８】
第１電極ライン１１０及び第２電極ライン１２０は、各々金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからもなる。例えば、第１電極ライン１１０及び第２電極ライン１２０は、各々Ｗ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、又はそれらの組み合わせからなる。また、第１電極ライン１１０及び第２電極ライン１２０は、各々金属膜と、前記金属膜の少なくとも一部を覆う導電性障壁層と、を含んでもよい。前記導電性障壁層は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせからもなる。
【００２９】
メモリセル層ＭＣＬは、第１方向及び第２方向に互いに離隔された複数のメモリセル１４０（ＭＣ（図１））を含む。図示されているように、第１電極ライン１１０と第２電極ライン１２０は、互いに交差する（例えば、互いに対して垂直である）。メモリセル１４０は、第１電極ライン層１１０Ｌと第２電極ライン層１２０Ｌとの間にあって第１電極ライン１１０と第２電極ライン１２０とが交差する部分に配置される。
【００３０】
メモリセル１４０は、四角柱状のピラー（ｐｉｌｌａｒ）構造によって形成される。ここで、メモリセル１４０の構造が四角柱状に限られないことは言うまでもない。例えば、メモリセル１４０は、円柱、楕円柱、多角柱のような多様な柱形態を有する。また、形成方法によってメモリセル１４０は、下部が上部より広い構造、又は上部が下部より広い構造を有し得る。例えば、メモリセル１４０が陽刻エッチング工程を介して形成される場合、下部が上部より広い構造を有する。また、メモリセル１４０がダマシン（ｄａｍａｓｃｅｎｅ）工程によって形成される場合には、上部が下部より広い構造を有する。ここで、陽刻エッチング工程又はダマシン工程において、エッチングを精密に制御し、側面がほぼ垂直になるように物質層をエッチングすることにより、上部と下部との広さの差を実質解消できるということは言うまでもない。図２及び図３を含み、以下の全ての図面において、メモリセル１４０の側面が垂直である形態として図示されているが、それは、図示の便宜のためのものであり、メモリセル１４０は、下部が上部より広い構造、又は上部が下部より広い構造を有し得る。
【００３１】
メモリセル１４０は、各々下部電極層１４１、選択素子層１４３、中間電極層１４５、加熱（ｈｅａｔｉｎｇ）電極層１４７、可変抵抗層１４９及び上部電極層１４８を含む。上下の位置関係を考慮しない場合、下部電極層１４１は、第１電極層とも呼ばれ、中間電極層１４５及び加熱電極層１４７は、第２電極層とも呼ばれ、上部電極層１４８は、第３電極層とも呼ばれる。
【００３２】
一部実施形態で、可変抵抗層１４９（ＭＥ（図１））は、非晶質（ａｍｏｒｐｈｏｕｓ）状態と結晶質（ｃｒｙｓｔａｌｌｉｎｅ）状態との間で可逆的に変化する相変化物質を含む。例えば、可変抵抗層１４９は、可変抵抗層１４９の両端に印加される電圧によって発生するジュール熱（Ｊｏｕｌｅ  ｈｅａｔ）により、相（ｐｈａｓｅ）が可逆的に変化し、かような相変化によって抵抗が変化する物質を含む。具体的には、前記相変化物質は、非晶質相で高抵抗状態になり、結晶質相で低抵抗状態にもなる。高抵抗状態を「０」と定義し、低抵抗状態「１」と定義することにより、可変抵抗層１４９にデータが保存される。
【００３３】
一実施形態において、可変抵抗層１４９は、相変化物質として、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含む。例えば、可変抵抗層１４９は、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）を含んでもよい。ここで使用される「ハイフン（−）」表示の化学的組成表記は、或る特定の混合物又は化合物に含まれた元素を表示し、表示された元素を含む全ての化学式構造を示すことができる。例えば、Ｇｅ−Ｓｂ−Ｔｅは、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ２Ｓｂ２Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、又はＧｅ１Ｓｂ４Ｔｅ７などの物質の総称である。
【００３４】
可変抵抗層１４９は、前述のＧｅ−Ｓｂ−Ｔｅ（ＧＳＴ）以外にも、多様なカルコゲナイド物質を含む。例えば、可変抵抗層１４９は、カルコゲナイド物質として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、スズ（Ｓｎ）及びセレン（Ｓｅ）のうちから選択された少なくとも二つ又はその組み合わせを含み得る。
【００３５】
可変抵抗層１４９をなす各元素は、多様な化学的組成比（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を有する。各元素の化学的組成比により、可変抵抗層１４９の結晶化温度、溶融点、結晶化エネルギーによる相変化速度、及び情報保有力（ｒｅｔｅｎｔｉｏｎ）が調節される。例示的な実施形態において、可変抵抗層１４９を構成するカルコゲナイド物質の溶融点は、およそ５００℃乃至およそ８００℃でもある。
【００３６】
また、可変抵抗層１４９は、ボロン（Ｂ）、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）のうちから選択された少なくとも１つの不純物をさらに含み得る。前記不純物により、メモリ素子１００の駆動電流が変化する。また、可変抵抗層１４９は、金属をさらに含み得る。例えば、可変抵抗層１４９は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、タリウム（Ｔｌ）及びポロニウム（Ｐｏ）のうちから選択された少なくとも一つを含む。かような金属物質は、可変抵抗層１４９の電気伝導性及び熱伝導性を増大し、それにより、結晶化速度を速め、セット速度を速める。また、前記金属物質は、可変抵抗層１４９の情報保有力特性を向上できる。
【００３７】
可変抵抗層１４９は、互いに異なる物性を有する２以上の層が積層された多層構造を有し得る。複層の数又は厚みは、自由に選択される。複層間には、バリア層がさらに形成され得る。前記バリア層は、複層間において、各層の物質の他層への拡散を防止する役割を行う。即ち、該バリア層は、複層間で後続層を形成するとき、先行層の拡散を低減する。
【００３８】
また、可変抵抗層１４９は、互いに異なる物質を含む複層が相互に積層される超格子（ｓｕｐｅｒ−ｌａｔｔｉｃｅ）構造を有する場合がある。例えば、可変抵抗層１４９は、Ｇｅ−Ｔｅからなる第１層と、Ｓｂ−Ｔｅからなる第２層と、が相互に積層される構造を含み得る。但し、前記第１層及び第２層の物質は、前記Ｇｅ−Ｔｅ及びＳｂ−Ｔｅに限定されず、前述の多様な物質を各々含み得る。
【００３９】
以上、可変抵抗層１４９として相変化物質を例示したが、本発明の技術的思想は、それに限定されない。メモリ素子１００の可変抵抗層１４９は、抵抗変化特性を有する多様な物質を含み得る。
【００４０】
一実施形態において、可変抵抗層１４９が遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｏｘｉｄｅ）を含む場合、メモリ素子１００は、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）になる。該遷移金属酸化物を含む可変抵抗層１４９は、プログラム動作により、少なくとも１つの電気的通路が、可変抵抗層１４９内に生成、又は消滅する。前記電気的通路が生成された場合に可変抵抗層１４９は、低い抵抗値を有し、前記電気的通路が消滅した場合、可変抵抗層１４９は、高い抵抗値を有することになる。かような可変抵抗層１４９の抵抗値差を利用し、メモリ素子１００は、データを保存できる。
【００４１】
可変抵抗層１４９が遷移金属酸化物からなる場合、前記遷移金属酸化物は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｍｎ、Ｙ、Ｎｉ、Ｃｏ、Ｚｎ、Ｎｂ、Ｃｕ、Ｆｅ又はＣｒのうちから選択された少なくとも１つの金属を含む。例えば、前記遷移金属酸化物は、Ｔａ２Ｏ５−ｘ、ＺｒＯ２−ｘ、ＴｉＯ２−ｘ、ＨｆＯ２−ｘ、ＭｎＯ２−ｘ、Ｙ２Ｏ３−ｘ、ＮｉＯ１−ｙ、Ｎｂ２Ｏ５−ｘ、ＣｕＯ１−ｙ又はＦｅ２Ｏ３−ｘのうちから選択された少なくとも１つの物質からなる単一層又は多重層からなる。前述の物質において、ｘ及びｙは、各々０≦ｘ≦１．５及び０≦ｙ≦０．５の範囲内で選択されるが、それらに限定されない。
【００４２】
例示的な実施形態において、可変抵抗層１４９が磁性体からなる２個の電極と、それら２個の磁性体電極間に介在される誘電体と、を含むＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）構造を有する場合、メモリ素子１００は、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）になる。
【００４３】
ここで、前記２個の電極は各々磁化固定（ｐｉｎｎｅｄ＿ｍａｇｎｅｔｉｚａｔｉｏｎ）層及び磁化自由（ｆｒｅｅ＿ｍａｇｎｅｔｉｚａｔｉｏｎ）層であり、それらの間に介在された前記誘電体は、トンネルバリア層である。前記磁化固定層は、一方向に固定された磁化方向を有し、前記磁化自由層は、前記磁化固定層の磁化方向に、平行又は反平行になるように変更可能な磁化方向を有する。前記磁化固定層及び前記磁化自由層の磁化方向は、前記トンネルバリア層の一面に平行であるが、それに限定されず、前記磁化固定層及び前記磁化自由層の磁化方向が、前記トンネルバリア層の一面に垂直である場合もある。
【００４４】
前記磁化自由層の磁化方向が、前記磁化固定層の磁化方向と平行である場合、可変抵抗層１４９は第１の抵抗値を有する。一方、前記磁化自由層の磁化方向が、前記磁化固定層の磁化方向に反平行である場合、可変抵抗層１４９は、第２の抵抗値を有する。かような抵抗値の差を利用し、メモリ素子１００は、データを保存できる。前記磁化自由層の磁化方向は、プログラム電流内電子のスピントルク（ｓｐｉｎ  ｔｏｒｑｕｅ）によっても変更される。
【００４５】
前記磁化固定層及び前記磁化自由層は、磁性物質を含む。このとき、前記磁化固定層は、前記磁化固定層内強磁性物質の磁化方向を固定させる反強磁性物質をさらに含む。前記トンネルバリア層は、Ｍｇ、Ｔｉ、Ａｌ、ＭｇＺｎ及びＭｇＢのうちから選択されたいずれか１つの酸化物からなるが、それに限定されない。
【００４６】
選択素子層１４３、（ＳＷ（図１））は、電流の流れを制御することができる電流調整層でもある。選択素子層１４３は、選択素子層１４３両端にかかった電圧の大きさによって抵抗が変化する物質層を含む。例えば、選択素子層１４３は、オボニック閾値スイッチング（ＯＴＳ：ｏｖｏｎｉｃ  ｔｈｒｅｓｈｏｌｄ  ｓｗｉｔｃｈｉｎｇ）物質を含む。ＯＴＳ物質を基にする選択素子層１４３の機能について簡単に説明すれば、選択素子層１４３に、閾値電圧ＶＴより低い電圧が印加されるとき、選択素子層１４３は、電流が殆ど流れていない高抵抗状態を維持し、選択素子層１４３に、閾値電圧ＶＴより大きい電圧が印加されるとき、低抵抗状態になって電流が流れ始める。また、選択素子層１４３を介して流れる電流が維持電流（ｈｏｌｄｉｎｇ  ｃｕｒｒｅｎｔ）より小さくなるとき、選択素子層１４３は、高抵抗状態に変化する。一方、選択素子層１４３のオボニック閾値スイッチング特性は、今後、図４を参照して詳細に説明する。
【００４７】
選択素子層１４３は、ＯＴＳ物質として、例えばカルコゲナイドスイッチング物質を含む。例示的な実施形態において、選択素子層１４３は、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）及びテルル（Ｔｅ）を含む三元系（ｔｅｒｎａｒｙ）カルコゲナイドスイッチング物質を含み、選択的には、前記三元系カルコゲナイドスイッチング物質に添加元素（Ｘ）がさらに含まれる。例えば、選択素子層１４３は、下記化学式１による組成を有するカルコゲナイドスイッチング物質を含む。
［化１］
［ＧｅＡＳｅＢＴｅＣ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・・・・（１）
ここで、０．２０≦Ａ≦０．４０であり、０．４０≦Ｂ≦０．７０であり、０．０５≦Ｃ≦０．２５であり、Ａ＋Ｂ＋Ｃ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【００４８】
例示的な実施形態において、前記三元系カルコゲナイドスイッチング物質は、およそ２０乃至およそ４０原子パーセント（ａｔ％）のゲルマニウム（Ｇｅ）を含む（即ち、前記化学式１で、Ａは、およそ０．２０乃至およそ０．４０である）。ここでは、ＧｅＡＳｅＢＴｅＣの組成を有するカルコゲナイドスイッチング物質を、三元系カルコゲナイドスイッチング物質と称する。、化学式１による組成を有するカルコゲナイドスイッチング物質は、前記三元系カルコゲナイドスイッチング物質に、添加元素（Ｘ）がさらに含まれた組成を有する。一部例示において、前記三元系カルコゲナイドスイッチング物質は、およそ２５乃至およそ３５ａｔ％のゲルマニウム（Ｇｅ）を含む（即ち、前記化学式１で、Ａは、およそ０．２５乃至およそ０．３５である）。
【００４９】
ゲルマニウム（Ｇｅ）が前記カルコゲナイドスイッチング物質内に含まれるとき、前記カルコゲナイドスイッチング物質の熱的安定性が向上する一方、安定したスイッチング特性が具現される。前記三元系カルコゲナイドスイッチング物質が、ゲルマニウム（Ｇｅ）をおよそ２０ａｔ％より少なく含むとき、前記カルコゲナイドスイッチング物質の熱的安定性が相対的に低くなる。何故ならば、ゲルマニウム（Ｇｅ）の含量がおよそ２０ａｔ％より少ないとき、前記三元系カルコゲナイドスイッチング物質は、およそ１５０℃以下の低い揮発温度を有し、従って、クロスポイント構造を有するメモリ素子に使用されるほどに十分に優秀な熱的安定性を維持できない。
一方、前記三元系カルコゲナイドスイッチング物質がゲルマニウム（Ｇｅ）をおよそ４０ａｔ％より多く含むとき、前記カルコゲナイドスイッチング物質は、安定したスイッチング特性を具現できない。何故ならば、ゲルマニウム（Ｇｅ）の含量が、およそ４０ａｔ％より多いとき、前記カルコゲナイドスイッチング物質の結晶化温度が低くなるので、前記カルコゲナイドスイッチング物質の漏れ電流が増加してスイッチが完全にオフされず、それにより、安定したスイッチング特性を具現できない。
【００５０】
例示的な実施形態において、前記三元系カルコゲナイドスイッチング物質は、およそ４０乃至およそ７０ａｔ％のセレン（Ｓｅ）を含む（即ち、前記化学式１で、Ｂは、およそ０．４０乃至およそ０．７０である）。一部例示において、前記三元系カルコゲナイドスイッチング物質は、およそ４５乃至およそ６５ａｔ％のセレン（Ｓｅ）を含む（即ち、前記化学式１で、Ｂは、およそ０．４５乃至およそ０．６５である）。セレン（Ｓｅ）が前記カルコゲナイドスイッチング物質内に所定含量で含まれるとき、前記カルコゲナイドスイッチング物質の漏れ電流（又はオフ電流）を低減する。
例えば、前記三元系カルコゲナイドスイッチング物質がセレン（Ｓｅ）をおよそ４０ａｔ％より多く含むとき、前記カルコゲナイドスイッチング物質のオフ電流が低減する。しかし、前記三元系カルコゲナイドスイッチング物質がセレン（Ｓｅ）をおよそ７０ａｔ％超えて含む場合、安定したスイッチング特性を具現するために、前記三元系カルコゲナイドスイッチング物質内に含まれるべきゲルマニウム（Ｇｅ）の含量が減少し、それにより、前記カルコゲナイドスイッチング物質の熱的安定性が低下してしまう。
【００５１】
例示的な実施形態において、前記三元系カルコゲナイドスイッチング物質は、およそ５乃至およそ２５ａｔ％のテルル（Ｔｅ）を含む（即ち、前記化学式１で、Ｃは、およそ０．０５乃至およそ０．２５である）。一部例示において、前記三元系カルコゲナイドスイッチング物質は、およそ１０乃至およそ２０ａｔ％のテルル（Ｔｅ）を含む（例えば、前記化学式１で、Ｃは、およそ０．１０乃至およそ０．２０である）。テルル（Ｔｅ）が前記カルコゲナイドスイッチング物質内に所定含量で含まれるとき、前記カルコゲナイドスイッチング物質の耐久性が向上する一方、安定したスイッチング特性が具現される。
例えば、前記三元系カルコゲナイドスイッチング物質が、テルル（Ｔｅ）を、およそ５ａｔ％より多く含むとき、前記カルコゲナイドスイッチング物質の耐久性が向上する。しかし前記三元系カルコゲナイドスイッチング物質がテルル（Ｔｅ）をおよそ２５ａｔ％超えて含む場合、前記カルコゲナイドスイッチング物質の漏れ電流が増加してスイッチが完全にオフされず、それにより、安定したスイッチング特性を具現できない。
【００５２】
例示的な実施形態による前記三元系カルコゲナイドスイッチング物質は、シリコン（Ｓｉ）を含まない方が好ましい。カルコゲナイドスイッチング物質がシリコンを含む場合、優秀な膜品質の選択素子層１４３を形成し難くなる。例えば、選択素子層１４３を形成するために、カルコゲナイドスイッチング物質を焼結（ｓｉｎｔｅｒｉｎｇ）してターゲットを形成し、例えば、物理気相蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を使用し、アルゴンガスの衝突により、前記ターゲットから、カルコゲナイドスイッチング物質の膜を基板上に形成する。
しかし、前記カルコゲナイドスイッチング物質にシリコンが含まれる場合、前記ターゲット形成過程において、前記ターゲット内でシリコン粒子が塊になって分離したり、ポア（ｐｏｒｅ）が発生したりしやすく、それにより、選択素子層１４３内にシリコン粒子が塊になって分離して存在してしまう。従って、選択素子層１４３が不均一な組成分布、及び／又は不均一な厚みを有し、選択素子層１４３の膜品質が劣悪になってしまう。しかし、例示的な実施形態による前記三元系カルコゲナイドスイッチング物質は、シリコン（Ｓｉ）を含まず、それにより、優秀な品質のターゲットが形成され、前記ターゲットを利用して形成された選択素子層１４３は、優秀な膜品質を有する。
【００５３】
例示的な実施形態による前記三元系カルコゲナイドスイッチング物質は、アンチモン（Ｓｂ）を含まない。カルコゲナイドスイッチング物質がアンチモン（Ｓｂ）を含む場合、前記カルコゲナイドスイッチング物質の結晶化温度が低下してしまう。従って、前記カルコゲナイドスイッチング物質の熱的安定性が低下し、前記カルコゲナイドスイッチング物質を使用し、クロスポイント構造のメモリ素子を製造するための工程において、前記カルコゲナイドスイッチング物質が損傷されたり劣化したりしてしまう。しかし、例示的な実施形態による前記三元系カルコゲナイドスイッチング物質は、アンチモン（Ｓｂ）を含まず、前記カルコゲナイドスイッチング物質は、熱的安定性にすぐれる。
【００５４】
例示的な実施形態において、前述の化学式１でのように、前記カルコゲナイドスイッチング物質は、およそ０乃至およそ２０ａｔ％の添加元素（Ｘ）をさらに含む（即ち、前記化学式１でＵは、およそ０．００乃至およそ０．２である）。一部例示において、前記カルコゲナイドスイッチング物質は、添加元素（Ｘ）として、およそ０．１乃至およそ２０ａｔ％のボロン（Ｂ）か、およそ０．１乃至およそ１０ａｔ％のカーボン（Ｃ）か、およそ８乃至２０ａｔ％の窒素（Ｎ）か、およそ０．１乃至およそ８ａｔ％のリン（Ｐ）か、およそ０．１乃至およそ８ａｔ％の硫黄（Ｓ）か、の何れかをさらに含む。前記カルコゲナイドスイッチング物質が添加元素（Ｘ）を含むことにより、前記カルコゲナイドスイッチング物質内に含有されたゲルマニウム（Ｇｅ）、セレン（Ｓｅ）及びテルル（Ｔｅ）各々の含量が、添加元素（Ｘ）含量によって低減される。
【００５５】
他の例示的な実施形態において、選択素子層１４３は、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）及びテルル（Ｔｅ）を含み、ヒ素（Ａｓ）をさらに含むカルコゲナイドスイッチング物質を含む。例えば、選択素子層１４３は、下記化学式２による組成を有するカルコゲナイドスイッチング物質を含んでもよい。
［化２］
［ＧｅＡＳｅＢＴｅＣＡｓＤ］（１−Ｕ）［Ｘ］Ｕ      ・・・・・・・・・・（２）
ここで、０．２０≦Ａ≦０．３５であり、０．４５≦Ｂ≦０．６５であり、０．０４≦Ｃ≦０．１８であり、０．０＜Ｄ≦０．１８であり、Ａ＋Ｂ＋Ｃ＋Ｄ＝１であり、０．０≦Ｕ≦０．２０であり、Ｘは、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種である。
【００５６】
例示的な実施形態において、前述の化学式２でのように、前記カルコゲナイドスイッチング物質は、およそ０乃至およそ１８ａｔ％のヒ素（Ａｓ）を含む（即ち、前記化学式２で、Ｄは、およそ０．０乃至およそ０．１８である）。一部例示において、前記カルコゲナイドスイッチング物質は、およそ２０乃至およそ３０ａｔ％のゲルマニウム（Ｇｅ）、およそ４５乃至およそ６０ａｔ％のセレン（Ｓｅ）、およそ４乃至およそ１８ａｔ％のテルル（Ｔｅ）、及びおよそ４乃至１８ａｔ％のヒ素（Ａｓ）を含む（即ち、前記化学式２で、Ａは、およそ０．２０乃至およそ０．３０の範囲にあり、Ｂは、およそ０．４５乃至およそ０．６０の範囲にあり、Ｃは、およそ０．０４乃至およそ０．１８の範囲にあり、Ｄは、およそ０．０４乃至およそ０．１８の範囲にある）。
【００５７】
前記カルコゲナイドスイッチング物質に含まれたヒ素（Ａｓ）は、前記カルコゲナイドスイッチング物質の熱的安定性を向上させる。例えば、ヒ素（Ａｓ）は、前記カルコゲナイドスイッチング物質の揮発温度及び／又は結晶化温度を上昇させ、それにより、カルコゲナイドスイッチング物質を含む選択素子層１４３の熱的安定性が向上する。即ち、前記カルコゲナイドスイッチング物質は、相対的に高い揮発温度及び結晶化温度を有するので、前記カルコゲナイドスイッチング物質を使用し、クロスポイント構造のメモリ素子を製造するための工程において、前記カルコゲナイドスイッチング物質の損傷又は劣化などが防止される。一方、例示的な実施形態による前記カルコゲナイドスイッチング物質の漏れ電流特性及び熱的安定性は、下記図６、図２０、及び図２１を参照してさらに説明する。
【００５８】
前述のように、選択素子層１４３は、化学式１又は化学式２による組成を有するカルコゲナイドスイッチング物質を含む。その結果、前記カルコゲナイドスイッチング物質は、シリコンを含まないことにより、優秀な膜品質を有し。また、前記カルコゲナイドスイッチング物質は、安定したスイッチング特性、低いオフ電流、優秀な熱的安定性、及び優秀な耐久性を具現できる。
【００５９】
加熱電極層１４７は、中間電極層１４５と可変抵抗層１４９との間に、可変抵抗層１４９とコンタクトするように配置される。加熱電極層１４７は、セット動作又はリセット動作において、可変抵抗層１４９を加熱する。かような加熱電極層１４７は、可変抵抗層１４９と反応せずに、可変抵抗層１４９を相変化させるに十分な熱を発生できる導電物質を含む。加熱電極層１４７は、炭素系の導電物質を含んでもよい。一実施形態において、加熱電極層１４７は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、炭素（Ｃ）、シリコンカーバイド（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、炭窒化物（ＣＮ）、チタン炭窒化物（ＴｉＣＮ）、タンタル炭窒化物（ＴａＣＮ）、或いはそれらの組み合わせである高融点金属、又はそれらの窒化物からもなる。但し、加熱電極層１４７の材質は、前記物質に限定されない。
【００６０】
下部電極層１４１、中間電極層１４５及び上部電極層１４８は、電流通路の機能を行う層であり、導電性物質から形成される。例えば、下部電極層１４１、中間電極層１４５及び上部電極層１４８は、各々金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからもなる。例えば、下部電極層１４１、中間電極層１４５、及び上部電極層１４８は、各々、炭素（Ｃ）、チタン窒化物（ＴｉＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、チタン炭窒化物（ＴｉＣＮ）、チタンカーボンシリコン窒化物（ＴｉＣＳｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）及びタングステン窒化物（ＷＮ）のうちから選択された少なくとも一つを含み得るが、それらに限定されない。
【００６１】
下部電極層１４１と上部電極層１４８は、選択的に形成される。言い替えれば、下部電極層１４１と上部電極層１４８は、省略可能である。しかし、選択素子層１４３及び可変抵抗層１４９が、第１電極ライン１１０及び第２電極ライン１２０と直接コンタクトすることによって発生しうる汚染や接触不良などを防止するために、下部電極層１４１及び上部電極層１４８は各々、第１電極ライン１１０と選択素子層１４３との間、及び第２電極ライン１２０と可変抵抗層１４９との間に配置される。
【００６２】
一方、中間電極層１４５は、加熱電極層１４７から熱が選択素子層１４３に伝達されることを防止するために具備されなければならない。一般的に、選択素子層１４３は、非晶質状態のカルコゲナイドスイッチング物質を含む場合がある。しかし、メモリ素子１００のダウンスケーリング傾向により、可変抵抗層１４９、選択素子層１４３、加熱電極層１４７、中間電極層１４５の厚み、幅及びそれらの間の距離が低減する。従って、メモリ素子１００の駆動過程において、加熱電極層１４７が発熱し、可変抵抗層１４９を相変化させるとき、それに隣接して配置される選択素子層１４３にも、前述の発熱による影響が加えられる。例えば、隣接した加熱電極層１４７からの熱により、選択素子層１４３が部分的に結晶化されるというような選択素子層１４３の劣化及び損傷が発生しうる。
よって例示的な実施形態においては、加熱電極層１４７の熱が、選択素子層１４３に伝達されないように、中間電極層１４５が厚く形成される。即ち、図２及び図３においては、中間電極層１４５が、下部電極層１４１や上部電極層１４８と類似した厚みに形成されているが、前記熱遮断機能のために、中間電極層１４５は、下部電極層１４１や上部電極層１４８より厚く形成される。例えば、中間電極層１４５は、およそ１０ｎｍ乃至およそ１００ｎｍほどの厚みを有するが、それに限定されない。
【００６３】
例示的な実施形態において、中間電極層１４５は、熱遮断機能のために、少なくとも１つの熱的障壁（ｔｈｅｒｍａｌ  ｂａｒｒｉｅｒ）層を含んでもよい。中間電極層１４５が２層以上の熱的障壁層を含む場合、中間電極層１４５は、熱的障壁層と電極物質層とが交互に積層される構造を有する。
【００６４】
第１電極ライン１１０の間には、第１絶縁層１６０ａが配置され、メモリセル層ＭＣＬのメモリセル１４０の間には、第２絶縁層１６０ｂが配置される。また、第２電極ライン１２０の間には、第３絶縁層１６０ｃが配置される。第１絶縁層１６０ａ、第２絶縁層１６０ｂ、及び第３絶縁層１６０ｃは、同一物質の絶縁層から形成されるか、或いは少なくとも１層は、異なる物質の絶縁層から形成される。かような第１絶縁層１６０ａ、第２絶縁層１６０ｂ及び第３絶縁層１６０ｃは、例えば、酸化物又は窒化物の誘電体物質から形成され、各層の素子を互いに電気的に分離する機能が可能である。一方、第２絶縁層１６０ｂの代わりに、エアギャップ（図示せず）が形成される場合もある。エアギャップが形成される場合、前記エアギャップとメモリセル１４０との間に、所定厚を有する絶縁ライナ（図示せず）が形成される場合がある。
【００６５】
一般的に、カルコゲナイド物質を選択素子として使用するメモリ素子においては、前記カルコゲナイド物質の結晶化温度が低く、一般的なメモリ素子製造工程を活用できないので、三次元クロスポイント積層構造のメモリ素子の製造が困難であるという問題点がある。また、前記カルコゲナイド物質が、比較的大きいオフ電流を有することにより、一度に動作させることができるメモリセルの個数が少なく、耐久性がすぐれないという問題点がある。しかし、本発明の例示的な実施形態によるメモリ素子１００は、化学式１又は化学式２による組成を有するカルコゲナイドスイッチング物質を含む選択素子層１４３を含み、前記カルコゲナイドスイッチング物質は、安定したスイッチング特性、低いオフ電流、優秀な熱的安定性、及び優秀な耐久性を具現できる。従って、メモリ素子１００は、優秀な信頼性を有する三次元クロスポイント積層構造を具現できる。
【００６６】
図４は、オボニック閾値スイッチング特性を有する選択素子層の電圧・電流曲線を概略的に示したグラフである。
【００６７】
図４を参照すれば、第１曲線６１は、選択素子層１４３（図３）に電流が流れない状態の電圧・電流関係を示す。ここで、選択素子層１４３は、第１電圧レベル６３の閾値電圧ＶＴを有するスイッチング素子として作用することができる。電圧と電流とが０の状態から電圧が徐々に上昇するとき、電圧が閾値電圧ＶＴ（即ち、第１電圧レベル６３）に逹するまで、選択素子層１４３には、殆ど電流が流れない。しかし、電圧が閾値電圧ＶＴを超えるや否や、選択素子層１４３に流れる電流が急増し、選択素子層１４３に印加される電圧は、飽和電圧ＶＳ（即ち、第２電圧レベル６４）まで低下する。
【００６８】
第２曲線６２は、選択素子層１４３に電流が流れる状態での電圧・電流関係を示す。選択素子層１４３に流れる電流が第１電流レベル６６より大きくなるにつれ、選択素子層１４３に印加される電圧は、第２電圧レベル６４より若干上昇する。例えば、選択素子層１４３に流れる電流が、第１電流レベル６６から第２電流レベル６７相当に上昇する間、選択素子層１４３に印加される電圧は、第２電圧レベル６４から微小に上昇する。即ち、選択素子層１４３を介して、電流が一旦、流れることになれば、選択素子層１４３に印加される電圧は、飽和電圧ＶＳにほぼ維持される。もし電流が維持電流レベル（即ち、第１電流レベル６６）以下に低減すれば、選択素子層１４３は、元の抵抗状態に転換され、電圧が閾値電圧ＶＴに上昇するまで、電流を効果的にブロッキングすることができる。
【００６９】
図４に示されているように、メモリ素子がオフ状態であるとき（例えば、閾値電圧ＶＴより低い所定電圧が印加される状態）でも、少量の電流が流れる。かようなオフ状態の漏れ電流が大きいほど、一度に動作させることができるメモリセルの個数が少なく、安定したスイッチング特性を具現できず、三次元クロスポイント構造のメモリ素子を具現し難いという問題点がある。しかし、本発明の例示的な実施形態による選択素子層１４３は、化学式１又は化学式２による組成を有するカルコゲナイドスイッチング物質を含む。従って、選択素子層１４３は、安定したスイッチング特性と、低いオフ電流を有するので、メモリ素子１００は、優秀な信頼性を有する三次元クロスポイント積層構造を具現できる。
【００７０】
以下では、図５、及び図６、図２０、及び図２１を参照し、例示的な実施形態によるカルコゲナイドスイッチング物質を含むメモリ素子の特性について詳細に述べる。
【００７１】
図５は、例示的な実施形態によるカルコゲナイドスイッチング物質の組成範囲を示す三元系状態図（ｔｅｒｎａｒｙ  ｐｈａｓｅ  ｄｉａｇｒａｍ）である。
【００７２】
図５を参照すれば、例示的な実施形態によるカルコゲナイドスイッチング物質は、前記化学式１による第１組成範囲Ｒ１及び第２組成範囲Ｒ２を有することができる。例えば、第１組成範囲Ｒ１は、およそ２０乃至４０ａｔ％のゲルマニウム（Ｇｅ）、およそ４０乃至７０ａｔ％のセレン（Ｓｅ）、及びおよそ５乃至およそ２５ａｔ％のテルル（Ｔｅ）を含む三元系カルコゲナイドスイッチング物質の組成に対応し、第２組成範囲Ｒ２は、およそ２５乃至３５ａｔ％のゲルマニウム（Ｇｅ）、およそ４５乃至６５ａｔ％のセレン（Ｓｅ）、及びおよそ１０乃至およそ２０ａｔ％のテルル（Ｔｅ）を含む三元系カルコゲナイドスイッチング物質の組成に対応する。
【００７３】
図６、図２０、及び図２１は、例示的な実施形態によるカルコゲナイドスイッチング物質を含むメモリ素子の特性を示すグラフである。
【００７４】
図６、図２０、及び図２１には各々、第２組成範囲Ｒ２の三元系カルコゲナイドスイッチング物質のオフ電流６Ａ＿Ｒ２、揮発温度６Ｂ＿Ｒ２及び耐久性６Ｃ＿Ｒ２を各々図示している。図６、図２０、及び図２１において、オフ電流６Ａ＿Ｒ２、揮発温度６Ｂ＿Ｒ２及び耐久性６Ｃ＿Ｒ２各々の数値は、任意の単位として記載されている。
【００７５】
図６を参照すれば、第２組成範囲Ｒ２の三元系カルコゲナイドスイッチング物質は、その組成範囲の実質的に全体面積にわたって顕著に低いオフ電流を示す。例えば、第２組成範囲Ｒ２の三元系カルコゲナイドスイッチング物質は、数十ｐＡオーダーのオフ電流を有し、それは、従来のオボニック閾値スイッチング（ＯＴＳ）特性を有するカルコゲナイド物質を介して得られるオフ電流に比べ、顕著に低いレベルに相当する。また、それは、従来のダイオードタイプのスイッチング素子において得られる顕著に低いレベルに相当する。
【００７６】
図２０及び図２１を参照すれば各々、第２組成範囲Ｒ２の三元系カルコゲナイドスイッチング物質は、優秀な熱的安定性及び耐久性を呈する。特に、図２０を参照すれば、ゲルマニウム（Ｇｅ）の含量が、少なくとも、およそ２５ａｔ％からおよそ３５ａｔ％まで増加すると共に、前記三元系カルコゲナイドスイッチング物質の揮発温度が上昇することを確認できる。
【００７７】
また、図２１を参照すれば、テルル（Ｔｅ）の含量が、少なくとも、およそ１０ａｔ％からおよそ２０ａｔ％まで増加し、且つ／又はゲルマニウム（Ｇｅ）の含量が少なくとも、およそ２５ａｔ％からおよそ３５ａｔ％まで増加すると共に、前記三元系カルコゲナイドスイッチング物質の耐久性が向上することを確認できる。
【００７８】
前述のように、本発明の例示的な実施形態によるカルコゲナイドスイッチング物質は、ゲルマニウム（Ｇｅ）を、およそ２０乃至４０ａｔ％、セレン（Ｓｅ）をおよそ４０乃至７０ａｔ％、及びテルル（Ｔｅ）をおよそ５乃至２５ａｔ％含む。前記カルコゲナイドスイッチング物質は、ゲルマニウム（Ｇｅ）を、およそ２０乃至４０ａｔ％含むことにより、優秀な熱的安定性及び低いオフ電流を保有でき、セレン（Ｓｅ）を、およそ４０乃至７０ａｔ％含むことにより、オフ電流を低減でき、テルル（Ｔｅ）を、およそ５乃至２５ａｔ％含むことにより、向上した耐久性を保有できる。また、前記カルコゲナイドスイッチング物質は、シリコンを含まず、それにより、優秀な膜品質の選択素子層１４３が形成される。従って、本発明に係る前記メモリ素子は、顕著に低いオフ電流、優秀な熱的安定性、及び優秀な信頼性を呈示できる。
【００７９】
図７乃至図１０は、例示的な実施形態によるメモリ素子に係わる断面図であり、図３の断面図に対応する。図２及び図３で既に説明した内容は、簡単に説明するか、或いは省略する。
【００８０】
図７を参照すれば、本実施形態のメモリ素子１００ａは、下部電極層１４１及び選択素子層１４３がダマシン構造として形成されるという点で、図３のメモリ素子１００と異なる。具体的には、本実施形態のメモリ素子１００ａでは、下部電極層１４１及び選択素子層１４３は、ダマシン工程によって形成され、中間電極層１４５、加熱電極層１４７、可変抵抗層１４９及び上部電極層１４８は、陽刻エッチング工程を介して形成される。それにより、下部電極層１４１及び選択素子層１４３は、下部に行くほど幅が狭くなる構造を有する。
【００８１】
また、本実施形態のメモリ素子１００ａには、下部電極層１４１及び選択素子層１４３の側面に、下部スペーサ１５２が形成される。本実施形態のメモリ素子１００ａにおいて、下部電極層１４１及び選択素子層１４３がダマシン工程によって形成されるとき、トレンチ内側壁に予め下部スペーサ１５２が形成され、その後、下部電極層１４１及び選択素子層１４３が形成される。
それにより、本実施形態のメモリ素子１００ａは、下部電極層１４１及び選択素子層１４３の側面に、下部スペーサ１５２を含む。ここで、下部スペーサ１５２が省略可能であることは言うまでもない。
【００８２】
図８を参照すれば、本実施形態のメモリ素子１００ｂは、可変抵抗層１４９がダマシン構造に形成されるという点で、図３のメモリ素子１００と異なる。具体的には、本実施形態のメモリ素子１００ｂにおいて、下部電極層１４１、選択素子層１４３、中間電極層１４５、加熱電極層１４７及び上部電極層１４８は、陽刻エッチングによって形成され、可変抵抗層１４９は、ダマシン工程によって形成される。また、本実施形態のメモリ素子１００ｂにおいて、可変抵抗層１４９の側面に、上部スペーサ１５５が形成される。かような上部スペーサ１５５は、先の図７のメモリ素子１００ａの下部スペーサ１５２を形成する方法と同一方法によって形成される。例えば、絶縁層（図示せず）上にトレンチを形成し、トレンチ内側壁に上部スペーサ１５５を形成した後、残ったトレンチを可変抵抗層１４９物質で充填することによって形成する。ここで、上部スペーサ１５５が省略可能であることは言うまでもない。
【００８３】
図９を参照すれば、本実施形態のメモリ素子１００ｃは、可変抵抗層１４９がダマシン構造に形成されるが、「Ｌ」字形構造に形成されるという点で、図８のメモリ素子１００ｂと異なる。具体的には、本実施形態のメモリ素子１００ｃにおいて、下部電極層１４１、選択素子層１４３、中間電極層１４５、加熱電極層１４７及び上部電極層１４８は、陽刻エッチングによって形成され、可変抵抗層１４９は、ダマシン工程によって形成される。
【００８４】
一方、本実施形態のメモリ素子１００ｃにおいても、可変抵抗層１４９の側面に、上部スペーサ１５５が形成される。但し、可変抵抗層１４９が「Ｌ」字形構造に形成されることにより、上部スペーサ１５５は、非対称構造に形成される。可変抵抗層１４９を、ダマシン工程により、「Ｌ」字形構造に形成する方法について簡単に説明すれば、まず、加熱電極層１４７上に、上部スペーサ形成用絶縁層を形成し、前記絶縁層に、トレンチを形成する。前記トレンチは、隣接するメモリセル１４０に、共にオーバーラップされるように広く形成する。次に、トレンチ内部及び絶縁層上に、可変抵抗層を構成する第１物質層で薄く形成した後、前記第１物質層上に、上部スペーサを構成する第２物質層を形成する。その後、前記絶縁層の上面が露出されるように、化学的機械的研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ工程などを介して平坦化する。平坦化後、メモリセル１４０に整列されるマスクパターンを形成し、前記マスクパターンを利用して、第１物質層と第２物質層とをエッチングすることにより、「Ｌ」字形構造の可変抵抗層１４９及び上部スペーサ１５５を形成できる。
【００８５】
図１０を参照すれば、本実施形態のメモリ素子１００ｄは、可変抵抗層１４９がダッシュ（ｄａｓｈ）構造に形成されるという点で、図９のメモリ素子１００ｃと異なる。ダッシュ構造の可変抵抗層１４９は、「Ｌ」字形構造で形成する方法と類似した方法によっても形成される。例えば、前記トレンチ内部及び絶縁層上に、可変抵抗層１４９を構成する第１物質層を薄く形成した後、異方性エッチングを介して、トレンチ側壁だけに前記第１物質層を残す。その後、残った前記第１物質層を覆うように、第２物質層を形成する。その後、前記絶縁層の上面が露出されるように、ＣＭＰ工程などを介して平坦化する。平坦化後、メモリセル１４０に整列されるマスクパターンを形成し、前記マスクパターンを利用して、前記第２物質層をエッチングすることにより、ダッシュ構造の可変抵抗層１４９及び上部スペーサ１５５を形成できる。
【００８６】
図１１は、例示的な実施形態によるメモリ素子に係わる斜視図であり、図１２は、図１１の２Ｘ−２Ｘ’及び２Ｙ−２Ｙ’部分を切断して示す断面図である。図２及び図３で既に説明した内容は、簡単に説明するか、或いは省略する。
【００８７】
図１１及び図１２を参照すれば、メモリ素子２００は、基板１０１上に、第１電極ライン層１１０Ｌ、第２電極ライン層１２０Ｌ、第３電極ライン層１３０Ｌ、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２を含む。
【００８８】
図示されているように、基板１０１上には、層間絶縁層１０５が配置される。第１電極ライン層１１０Ｌは、第１方向（Ｘ方向）に相互に平行に延長する複数の第１電極ライン１１０を含む。第２電極ライン層１２０Ｌは、第１方向に垂直な第２方向（Ｙ方向）に相互に平行に延長する複数の第２電極ライン１２０を含む。また、第３電極ライン層１３０Ｌは、第１方向（Ｘ方向）に相互に平行に延長する複数の第３電極ライン１３０を含む。一方、第３電極ライン１３０は、第３方向（Ｚ方向）における位置のみが異なるが、延長方向や配置構造において、第１電極ライン１１０と実質的に同一である。従って、第３電極ライン１３０は、第３電極ライン層１３０Ｌの第１電極ラインとされる。
【００８９】
メモリ素子２００の駆動側面において、第１電極ライン１１０と第３電極ライン１３０は、図１のワードラインＷＬに相当し、第２電極ライン１２０は、図１のビットラインＢＬに相当する。また、反対に、第１電極ライン１１０と第３電極ライン１３０とがビットラインＢＬに相当し、第２電極ライン１２０がワードラインＷＬにも相当する。第１電極ライン１１０と第３電極ライン１３０とがワードラインＷＬに相当する場合、第１電極ライン１１０は、下部ワードラインに相当し、第３電極ライン１３０は、上部ワードラインに相当し、第２電極ライン１２０は、下部ワードラインと上部ワードラインｔｐに共有されるので、共通ビットラインに相当する。
【００９０】
第１電極ライン１１０、第２電極ライン１２０及び第３電極ライン１３０は、各々金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからなる。また、第１電極ライン１１０、第２電極ライン１２０、及び第３電極ライン１３０は、各々金属膜と、前記金属膜の少なくとも一部を覆う導電性障壁層と、を含み得る。
【００９１】
第１メモリセル層ＭＣＬ１は、第１方向及び第２方向に互いに離隔された複数の第１メモリセル１４０−１を含む。第２メモリセル層ＭＣＬ２は、第１方向及び第２方向に互いに離隔された複数の第２メモリセル１４０−２を含む。図示されているように、第１電極ライン１１０と第２電極ライン１２０は、互いに交差し、第２電極ライン１２０と第３電極ライン１３０は、互いに交差する。第１メモリセル１４０−１は、第１電極ライン層１１０Ｌと第２電極ライン層１２０Ｌとの間にあって、第１電極ライン１１０と第２電極ライン１２０とが交差する部分に配置される。第２メモリセル１４０−２は、第２電極ライン層１２０Ｌと第３電極ライン層１３０Ｌとの間にあって、第２電極ライン１２０と第３電極ライン１３０とが交差する部分に配置される。
【００９２】
第１メモリセル１４０−１は、下部電極層１４１−１、選択素子層１４３−１、中間電極層１４５−１、加熱電極層１４７−１、可変抵抗層１４９−１、及び上部電極層１４８−１を含む。
【００９３】
第２メモリセル１４０−２は、下部電極層１４１−２、選択素子層１４３−２、中間電極層１４５−２、加熱電極層１４７−２、可変抵抗層１４９−２、及び上部電極層１４８−２を含む。
【００９４】
第１メモリセル１４０−１と第２メモリセル１４０−２との構造は実質的に同一である。
【００９５】
第１電極ライン１１０の間には、第１絶縁層１６０ａが配置され、第１メモリセル層ＭＣＬ１の第１メモリセル１４０−１の間には、第２絶縁層１６０ｂが配置される。また、第２電極ライン１２０の間には、第３絶縁層１６０ｃが配置され、第２メモリセル層ＭＣＬ２の第２メモリセル１４０−２の間には、第４絶縁層１６０ｄが配置され、第３電極ライン１３０の間には、第５絶縁層１６０ｅが配置される。第１絶縁層１６０ａ乃至第５絶縁層１６０ｅは、同一物質の絶縁層から形成されるか、或いは少なくとも１層、異なる物質の絶縁層によって形成される。
かような第１絶縁層１６０ａ乃至第５絶縁層１６０ｅは、例えば、酸化物又は窒化物の誘電体物質から形成され、各層の素子を互いに電気的に分離する。一方、第２絶縁層１６０ｂ及び第４絶縁層１６０ｄのうち少なくとも１層の代わりに、エアギャップ（図示せず）が形成され得る。該エアギャップが形成される場合、前記エアギャップと第１メモリセル１４０−１との間、及び／又は前記エアギャップと第２メモリセル１４０−２との間に、所定厚を有する絶縁ライナ（図示せず）が形成され得る。
【００９６】
本実施形態のメモリ素子２００は、基本的には、図２及び図３の構造のメモリ素子１００を反復して積層した構造を有する。しかし、本実施形態のメモリ素子２００の構造は、それらに限定されない。例えば、本実施形態のメモリ素子２００は、図７乃至図１０に例示された多様な構造のメモリ素子１００ａ乃至１００ｄが積層された構造を有し得る。
【００９７】
図１３は、例示的な実施形態によるメモリ素子に係わる斜視図であり、図１４は、図１３の３Ｘ−３Ｘ’及び３Ｙ−３Ｙ’部分を切断して示す断面図である。図２、図３、図１１及び図１２で既に説明した内容は、簡単に説明するか、或いは省略する。
【００９８】
図１３及び図１４を参照すれば、本実施形態のメモリ素子３０）は、積層された４層のメモリセル層ＭＣＬ１，ＭＣＬ２，ＭＣＬ３，ＭＣＬ４を含む４層構造を有する。具体的には、第１電極ライン層１１０Ｌと第２電極ライン層１２０Ｌとの間に、第１メモリセル層ＭＣＬ１が配置され、第２電極ライン層１２０Ｌと第３電極ライン層１３０Ｌとの間に、第２メモリセル層ＭＣＬ２が配置される。第３電極ライン層１３０Ｌ上に、第２層間絶縁層１７０が形成され、第２層間絶縁層１７０上に、第１上部電極ライン層２１０Ｌ、第２上部電極ライン層２２０Ｌ、第３上部電極ライン層２３０Ｌが配置される。第１上部電極ライン層２１０Ｌは、第１電極ライン１１０と同一構造の第１上部電極ライン２１０を含み、第２上部電極ライン層２２０Ｌは、第２電極ライン１２０と同一構造の第２上部電極ライン２２０を含み、第３上部電極ライン層２３０Ｌは、第３電極ライン１３０又は第１電極ライン１１０と同一構造の第３上部電極ライン２３０を含んでもよい。第１上部電極ライン層２１０Ｌと第２上部電極ライン層２２０Ｌとの間に、第１上部メモリセル層ＭＣＬ３が配置され、第２上部電極ライン層２２０Ｌと第３上部電極ライン層２３０Ｌとの間に、第２上部メモリセル層ＭＣＬ４が配置される。
【００９９】
例示的な実施形態において、第１上部メモリセル層ＭＣＬ３は、第１方向及び第２方向に互いに離隔されて配置された複数の第１上部メモリセル２４０−１を含んでもよい。第２上部メモリセル層ＭＣＬ４は、第１方向及び第２方向に互いに離隔されて配置される複数の第２上部メモリセル２４０−２を含む。
【０１００】
第１上部メモリセル２４０−１は、下部電極層２４１−１、選択素子層２４３−１、中間電極層２４５−１、加熱電極層２４７−１、可変抵抗層２４９−１及び上部電極層２４８−１を含む。
【０１０１】
第２上部メモリセル２４０−２は、下部電極層２４１−２、選択素子層２４３−２、中間電極層２４５−２、加熱電極層２４７−２、可変抵抗層２４９−２及び上部電極層２４８−２を含む。
【０１０２】
第１上部メモリセル２４０−１と第２上部メモリセル２４０−２の構造は、実質的に同一である。
【０１０３】
第１電極ライン層１１０Ｌ乃至第３電極ライン層１３０Ｌ、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２は、図２、図３、図１１及び図１２で説明した通りである。また、第１上部電極ライン層２１０Ｌ乃至第３上部電極ライン層２３０Ｌ、第１上部メモリセル層ＭＣＬ３及び第２上部メモリセル層ＭＣＬ４も、第１層間絶縁層１０５の代わりに、第２層間絶縁層１７０上に配置されるという点を除いては、第１電極ライン層１１０Ｌ乃至第３電極ライン層１３０Ｌ、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２と実質的に同一である。
【０１０４】
本実施形態のメモリ素子３０は、基本的には、図２及び図３の構造のメモリ素子１００を反復して積層した構造を有する。しかし、本実施形態のメモリ素子３０の構造は、それに限定されない。例えば、本実施形態のメモリ素子３０は、図７乃至図１０に例示された多様な構造のメモリ素子１００ａ乃至１００ｄが積層された構造を有し得る。
【０１０５】
図１５は、例示的な実施形態によるメモリ素子に係わる斜視図であり、図１６は、図１５の４Ｘ−４Ｘ’部分を切断して示す断面図である。図２、図３、図１１及び図１２で既に説明した内容は、簡単に説明するか、或いは省略する。
【０１０６】
図１５及び図１６を参照すれば、メモリ素子４００は、基板１０１上の第１レベルに形成された駆動回路領域４１０、基板１０１上の第２レベルに形成された第１メモリセル層ＭＣＬ１、及び第２メモリセル層ＭＣＬ２を含む。
【０１０７】
ここで、用語「レベル」は、基板１０１から垂直方向（Ｚ方向（図１５及び図１６））に沿う高さを意味する。基板１０１上において、前記第１レベルは、前記第２レベルよりも基板１０１にさらに近い。
【０１０８】
駆動回路領域４１０は、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２のメモリセルを駆動するための周辺回路又は駆動回路が配置される領域である。例えば、駆動回路領域４１０に配置される周辺回路は、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２に／から入力／出力されるデータを高速で処理できる回路である。例えば、前記周辺回路は、ページバッファ（ｐａｇｅ  ｂｕｆｆｅｒ）、ラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ  ｃｉｒｃｕｉｔ）、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、データイン／アウト回路（ｄａｔａ  ｉｎ／ｏｕｔ  ｃｉｒｃｕｉｔ）又はロウデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）などからなる。
【０１０９】
基板１０１には、素子分離膜１０４により、駆動回路用活性領域ＡＣが定義される。基板１０１の活性領域ＡＣ上には、駆動回路領域４１０を構成する複数のトランジスタＴＲが形成される。複数のトランジスタＴＲは、各々ゲートＧ、ゲート絶縁膜ＧＤ及びソース／ドレイン領域ＳＤを含む。ゲートＧの両側壁は、絶縁スペーサ１０６により覆われ、ゲートＧ上及び絶縁スペーサ１０６上に、エッチング停止膜１０８が形成される。エッチング停止膜１０８は、素子分離膜１０４の上面１０１Ｔ上にも形成される。エッチング停止膜１０８は、基板１０１上において、素子分離膜１０４の上面１０１Ｔと直接接触する。エッチング停止膜１０８は、例えばシリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
【０１１０】
エッチング停止膜１０８上に、複数の層間絶縁膜４１２Ａ，４１２Ｂ，４１２Ｃが順次に積層される。複数の層間絶縁膜４１２Ａ，４１２Ｂ，４１２Ｃは、シリコン酸化物、シリコン酸窒化物、シリコン酸窒化物などを含む。
【０１１１】
駆動回路領域４１０は、複数のトランジスタＴＲに電気的に連結される多層配線構造４１４を含む。多層配線構造４１４は、複数の層間絶縁膜４１２Ａ，４１２Ｂ，４１２Ｃによって相互に絶縁される。
【０１１２】
多層配線構造４１４は、例えば、基板１０１上に順次に積層され、相互に電気的に連結される第１コンタクト４１６Ａ、第１配線層４１８Ａ、第２コンタクト４１６Ｂ及び第２配線層４１８Ｂを含む。例示的な実施形態において、第１配線層４１８Ａ及び第２配線層４１８Ｂは、金属、導電性金属窒化物、金属シリサイド、又はそれらの組み合わせからなる。例えば、第１配線層４１８Ａ及び第２配線層４１８Ｂは、タングステン、モリブデン、チタン、コバルト、タンタル、ニッケル、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイドのような導電物質を含む。
【０１１３】
図１６において、多層配線構造４１４が、第１配線層４１８Ａ及び第２配線層４１８Ｂを含む２層の配線構造を有するように例示されているが、本発明の技術的思想は、図１６に示された実施例に限定されない。例えば、駆動回路領域４１０のレイアウト、ゲートＧの種類及び配列により、多層配線構造４１４が、３層又はそれ以上の多層配線構造を有し得る。
【０１１４】
複数の層間絶縁膜４１２Ａ，４１２Ｂ，４１２Ｃ上には、層間絶縁層１０５が形成される。第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２は、層間絶縁層１０５上に配置される。
【０１１５】
図示されていないが、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２と駆動回路領域４１０との間を連結する配線構造物（図示せず）が、層間絶縁層１０５を貫通して配置され得る。
【０１１６】
例示的な実施形態によるメモリ素子４００によれば、駆動回路領域４１０上部に、第１メモリセル層ＭＣＬ１及び第２メモリセル層ＭＣＬ２が配置されることにより、メモリ素子４００の集積度がさらに高くなる。
【０１１７】
図１７乃至図１９は、例示的な実施形態による図２のメモリ素子の製造過程を示す断面図である。
【０１１８】
図１７を参照すれば、まず、基板１０１上に、層間絶縁層１０５を形成する。層間絶縁層１０５は、例えば、シリコン酸化物又はシリコン窒化物から形成される。ここで、層間絶縁層１０５の材質が、前記物質に限定されないことは言うまでもない。層間絶縁層１０５上に、第１方向（Ｘ方向）に延長され、互いに離隔された複数の第１電極ライン１１０を具備した第１電極ライン層１１０Ｌを形成する。第１電極ライン１１０は、陽刻エッチング工程又はダマシン工程によって形成される。第１電極ライン１１０の材質については、図２及び図３の説明部分で説明した通りである。第１電極ライン１１０の間には、第１方向に延長される第１絶縁層１６０ａが配置される。
【０１１９】
第１電極ライン層１１０Ｌ上及び第１絶縁層１６０ａ上に、下部電極用物質層１４１ｋ、選択素子用物質層１４３ｋ、中間電極用物質層１４５ｋ、加熱電極用物質層１４７ｋ、可変抵抗用物質層１４９ｋ及び上部電極用物質層１４８ｋを順次に積層し、積層構造体１４０ｋを形成する。積層構造体１４０ｋを構成する各物質層の材質や機能などは、図２及び３の説明部分で説明通りである。
【０１２０】
前記選択素子用物質層１４３ｋは、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）及びテルル（Ｔｅ）を含み、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種を、選択的に添加元素（Ｘ）として含むカルコゲナイドスイッチング物質（例えば、化学式１によるカルコゲナイドスイッチング物質（図２））を含むターゲットを利用し、物理気相蒸着（ＰＶＤ）工程により形成する。
又は、前記選択素子用物質層１４３ｋは、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、テルル（Ｔｅ）及びヒ素（Ａｓ）を含み、ボロン（Ｂ）、カーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、リン（Ｐ）及び硫黄（Ｓ）によって構成された群のうちから選択された少なくとも一種を、選択的に添加元素（Ｘ）として含むカルコゲナイドスイッチング物質（例えば、化学式２によるカルコゲナイドスイッチング物質（図２））を含むターゲットを利用し、ＰＶＤ工程により形成する。他の実施形態において、前記選択素子用物質層１４３ｋは、前記化学式１又は前記化学式２によるカルコゲナイドスイッチング物質を含むソースを利用し、化学気相蒸着工程（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程又は原子層蒸着（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程で形成する。
【０１２１】
前記化学式１及び化学式２によるカルコゲナイドスイッチング物質は、シリコンを含まない。もし前記カルコゲナイドスイッチング物質に、シリコンが含まれる場合、前記ターゲット形成過程において、前記ターゲット内でシリコン粒子が塊になって分離され易く、及び／又は、ポアが生じ易く、それにより、選択素子用物質層１４３ｋ内に、シリコン粒子が塊になって分離して存在し、及び／又は、ポアが形成され、選択素子用物質層１４３ｋの膜品質が優秀ではなくなる。しかし、前記化学式１及び化学式２によるカルコゲナイドスイッチング物質がシリコンを含まないので、前記ＰＶＤ工程によって形成された選択素子用物質層１４３ｋは、優秀な膜品質を有する。
【０１２２】
図１８を参照すれば、積層構造体１４０ｋ（図１７）形成後、積層構造体１４０ｋ上に、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に互いに離隔されたマスクパターン（図示せず）を形成する。その後、前記マスクパターンを利用し、第１絶縁層１６０ａの上面の一部と第１電極ライン１１０の上面の一部とが露出されるように、積層構造体１４０ｋをエッチングし、複数のメモリセル１４０を形成する。
【０１２３】
メモリセル１４０は、前記マスクパターンの構造により、第１方向及び第２方向に互いに離隔され、下部の第１電極ライン１１０に電気的にも連結される。また、メモリセル１４０は、各々下部電極層１４１、選択素子層１４３、中間電極層１４５、加熱電極層１４７、可変抵抗層１４９及び上部電極層１４８を含む。メモリセル１４０の形成後、残ったマスクパターンは、アッシング（ａｓｈｉｎｇ）工程及びストリップ（ｓｔｒｉｐ）工程を介して除去される。
【０１２４】
前述のメモリセル１４０の形成方法は、陽刻エッチング工程によるものでもある。しかし、メモリセル１４０の形成方法は、陽刻エッチング工程に限定されない。本発明の実施形態において、メモリセル１４０は、ダマシン工程によって形成され得る。例えば、メモリセル１４０のうち可変抵抗層１４９をダマシン工程で形成する場合、絶縁物質層をまず形成した後、前記絶縁物質層をエッチングし、加熱電極層１４７の上面を露出させるトレンチを形成する。その後、トレンチに相変化物質を充填し、ＣＭＰ工程などを利用して平坦化することにより、可変抵抗層１４９を形成する。
【０１２５】
図１９を参照すれば、メモリセル１４０の間を充填する第２絶縁層１６０ｂを形成する。第２絶縁層１６０ｂは、第１絶縁層１６０ａと同一であるか、或いは、相異なる酸化物又は窒化物から形成される。メモリセル１４０の間を完全に充填するように、絶縁物質層を十分な厚みに形成し、ＣＭＰ工程などを介して平坦化し、上部電極層１４８の上面が露出されるようにすることにより、第２絶縁層１６０ｂを形成する。
【０１２６】
その後、第２電極ライン層のための導電層を形成し、エッチングを介してパターニングすることにより、第２電極ライン１２０を形成する。第２電極ライン１２０は、第２方向（Ｙ方向）に延長され、互いに離隔される。第２電極ライン１２０の間には、第２方向に延長される第３絶縁層１６０ｃが配置される。前述の第２電極ライン１２０の形成方法は、陽刻エッチング工程による方法である。しかし、第２電極ライン１２０の形成方法は、陽刻エッチング工程に限定されない。例えば、第２電極ライン１２０は、ダマシン工程によって形成され得る。第２電極ライン１２０をダマシン工程で形成する場合、メモリセル１４０上及び第２絶縁層１６０ｂ上に絶縁物質層を形成した後、前記絶縁物質層をエッチングし、第２方向に延長させ、可変抵抗層１４９の上面を露出させるトレンチを形成する。その後、トレンチに導電物質を充填して平坦化することにより、第２電極ライン１２０を形成する。場合によっては、メモリセル１４０の間を充填する絶縁物質層を厚く形成して平坦化させた後、前記絶縁物質層にトレンチを形成し、第２電極ライン１２０を形成する。かような場合、第２絶縁層と第３絶縁層は、同一物質で一体型（ｏｎｅ−ｂｏｄｙ  ｔｙｐｅ）に形成される。
【０１２７】
以上、図面及び明細書で例示的な実施形態が開示された。本明細書において、特定の用語を使用して実施形態について説明したが、それらは、本開示の技術的思想を説明する目的のためのみに使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によってのみ決められるものである。
【産業上の利用可能性】
【０１２８】
本発明の可変抵抗物質層を含むメモリ素子は、例えば、電子製品関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１２９】
６１        第１曲線
６２        第２曲線
６３        第１電圧レベル（閾値電圧ＶＴ）
６４        第２電圧レベル（飽和電圧ＶＳ）
６６        第１電流レベル（維持電流レベル）
６７        第２電流レベル
１００，２００，３００，４００        メモリ素子
１００ａ、１００ｂ、１００ｃ、１００ｄ        メモリ素子
１０１        基板
１０１Ｔ        素子分離膜の上面
１０４        素子分離膜
１０５        層間絶縁層
１０６        絶縁スペーサ
１０８        エッチング停止膜
１１０        第１電極ライン
１１０Ｌ        第１電極ライン層
１２０        第２電極ライン
１２０Ｌ        第２電極ライン層
１３０        第３電極ライン
１３０Ｌ        第３電極ライン層
１４０        メモリセル（ＭＣ）
１４０−１、１４０−２        第１、第２メモリセル
１４０ｋ        積層構造体
１４１        下部電極層、第１電極層
１４１ｋ        下部電極用物質層
１４３        選択素子層（ＳＷ）
１４３ｋ        選択素子用物質層
１４５        中間電極層
１４５ｋ        中間電極用物質層
１４７        加熱電極層
１４７ｋ        加熱電極用物質層
１４５＋１４７        第２電極層
１４８        上部電極層、第３電極層
１４８ｋ        上部電極用物質層
１４９        可変抵抗層（ＭＥ）
１４９ｋ        可変抵抗用物質層
１５２        下部スペーサ
１５５        上部スペーサ
１６０ａ、１６０ｂ、１６０ｃ        第１、第２、第３絶縁層
１６０ｄ、１６０ｅ        第４、第５絶縁層
１７０        第２層間絶縁層
２１０        第１上部電極ライン
２１０Ｌ        第１上部電極ライン層
２２０        第２上部電極ライン
２２０Ｌ        第２上部電極ライン層
２３０        第３上部電極ライン
２３０Ｌ        第３上部電極ライン層
２４０−１、２４０−２        第１、第２上部メモリセル
４１０        駆動回路領域
４１２Ａ，４１２Ｂ，４１２Ｃ        層間絶縁膜
４１４        多層配線構造
４１６Ａ        第１コンタクト
４１６Ｂ        第２コンタクト
４１８Ａ        第１配線層
４１８Ｂ        第２配線層
ＢＬ        ビットライン
Ｇ        ゲート
ＧＤ        ゲート絶縁膜
ＳＤ        ソース／ドレイン領域
ＭＣ        メモリセル
ＭＥ        可変抵抗層
ＳＤ        ソース／ドレイン領域
ＳＷ        選択素子層（スイッチング素子層、アクセス素子層）
ＴＲ        トランジスタ
ＭＣＬ        メモリセル層
ＭＣＬ１，ＭＣＬ２、ＭＣＬ３，ＭＣＬ４        第１、第２、第３、第４メモリセル層
ＷＬ        ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2018164085.tif 000018
【図１７】
2018164085.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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