(57)【要約】【課題】集積回路内のメモリにＤ／Ａ変換すべきデータを書き込むためのクロックとＤ／Ａ変換器を動作させるためのクロック（Ｄ／Ａ変換器に供給されるクロック）との間の位相が変動しても、正確なアナログ出力を得ることができる技術を提供すること。【解決手段】ＦＰＧＡ１に、データを先入れ先出しするＦＩＦＯメモリ３を設け、第１のクロック供給路６から供給されたＷクロックによりメモリ３の書き込みアドレスを指定してデータの書き込みを行う。また第２のクロック供給路７からＤ／Ａ変換器２に供給されたＲ１クロックによりＤ／Ａ変換を行うと共に、当該Ｄ／Ａ変換器２から出力されたＲ２クロックにより、メモリ３の読み出しアドレスを指定してデータを読み出す。【選択図】  図１
2018037864.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック供給路及び当該第１のクロック供給路とは異なる第２のクロック供給路と、
前記第１のクロック供給路が接続される、ディジタル信号処理を行う集積回路と、
前記第２のクロック供給路が接続され、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器と、
前記第２のクロック供給路から前記ディジタル／アナログ変換器に供給され、当該ディジタル／アナログ変換器を通ったクロックを前記集積回路に供給するための第３のクロック供給路と、を備え、
前記集積回路は、
データが書きこまれた順序に従ってデータを読み出して前記ディジタル／アナログ変換器の入力データを得るためのメモリと、    
前記メモリにおけるデータの書き込みを行うアドレスを、前記第１のクロック供給路から供給されたクロックに同期して出力するライトアドレスカウンタと、
前記メモリにおけるデータの読み出しを行うアドレスを、前記第３のクロック供給路から供給されたクロックに同期して出力するリードアドレスカウンタと、を備えると共に、前記メモリへの書き込みのタイミング信号及び読み出しのタイミング信号として夫々前記第１のクロック供給路から供給されるクロック及び第３のクロック供給路から供給されるクロックが使用されることを特徴とするデータ処理装置。
【請求項２】
前記第２のクロック供給路から供給されるクロックは、第１のクロック供給路から供給されるクロックよりも周波数の純度が高いことを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記第１のクロック供給路及び第２のクロック供給路には夫々バッファ回路が設けられると共に、第２のクロック供給路にはクロックの周波数の純度を高めるためのフィルタ回路が設けられ、各バッファ回路の入力側は共通のクロック供給源に接続されていることを特徴とする請求項２記載のデータ処理回路。
【請求項４】
前記第１のクロック供給路及び第２のクロック供給路から供給されるクロックの周波数は、２００ＭＨｚ以上であることを特徴とする請求項１ないし３のいずれか一項に記載のデータ処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理を行う集積回路にて生成された信号をＤ／Ａ（ディジタル／アナログ）変換部にてアナログ信号に変換する技術分野に関する。
【背景技術】
【０００２】
ディジタル信号処理を行う集積回路にて生成された信号をＤ／Ａ変換部（ＤＡＣ）にてアナログ信号に変換する例として、ＦＰＧＡ（Field Programmable Gate Alley）にて生成された信号をアナログ信号に変換する例が挙げられる。より具体的な例としては、ＤＤＳ（Direct  Digital  Synthesizer  ：ディジタル直接合成発振器）を挙げることができ、ＤＤＳは、ＦＰＧＡ内の波形データメモリから波形データを読み出し、この波形データをＤ／Ａ変換部にてアナログ信号に変換してアナログ波形を出力する。ＤＤＳは例えば発振器のＰＬＬに取り込まれるリファレンスパルスを生成するための周波数信号例えば正弦波信号を出力し、発振回路部の発振周波数に応じた周波数設定値をディジタル値でＤＤＳに入力することにより、発振周波数の調整が行われる。
【０００３】
Ｄ／Ａ変換部はアナログ信号を生成することから、良好なアナログ特性を得るためには、純度の高いクロック、即ち位相雑音の低いクロックを使用する必要がある。これに対してＦＰＧＡはディジタル信号を扱うのでＤ／Ａ変換部ほど高い純度のクロックは要求されない。このため、Ｄ／Ａ変換部に供給されるクロックとＦＰＧＡに供給されるクロックとは互いに別の信号が用いられることがある。
【０００４】
しかしながら２系統のクロックを用いると、外気温などの影響により、Ｄ／Ａ変換部に供給されるクロックとＦＰＧＡに供給されるクロックとの位相関係が変動するおそれがあり、特にクロックの周波数が例えば２００ＭＨｚ以上の高い周波数においては、正常にインターフェイスをとるのがタイミング的に困難になってくる。。  
一方、Ｄ／Ａ変換部は、Ｄ／Ａ変換の動作のためのクロックの立ち上がりに対して、ディジタルデータがどれくらいの時間前に確定（発生）し、どれくらい後までホールドされているか、についての仕様が決められている。前者の時間はセットアップ時間であり、後者の時間はホールド時間である。ＦＰＧＡでは例えばレジスタにデータを書き込み、Ｄ／Ａ変換部は、レジスタに保持されているデータをアナログ信号に変換する。従ってディジタルデータの確定は、ＦＰＧＡにて使用されているクロックにより行われ、ディジタルデータのホールド時間はＤ／Ａ変換部に供給されるクロックにより決まってくる。
【０００５】
このため両クロックの位相が変動すると、セットアップ時間及びホールド時間を満足できなくなり、Ｄ／Ａ変換部から正しいアナログ値が出力されなくなる。このことは、データ処理の高速化が進むと、セットアップ時間及びホールド時間を満足することができる両クロックの許容位相差が厳しくなることを意味しており、装置の置かれる環境の安定化など厳しい制約が課せられるか、あるいは安定した出力、例えば安定した発振器の発振出力を得ることが困難になる。
【０００６】
特許文献１の従来技術の項目には、波形データを一旦ＦＩＦＯ（First In First Out）メモリに格納してからＤＡＣに出力する構成が記載されているが、基準クロックをＦＩＦＯメモリに対する書き込み用及び読み出し用として用いると共に、ＤＡＣのクロックとしても使用している。このためクロック周波数が高くなると、ＦＩＦＯメモリに読み出し用のクロックを供給するための信号路とＤＡＣにクロックを供給するための信号路との間で環境温度差などにより遅延の程度に差異が生じ、結果として両クロックの位相が変動する。そしてＤＡＣにクロックを供給するための信号路にクロックの純度を高めるための回路を設けた場合には、一層両クロックの位相が変動しやすくなる。この結果上述の課題が持ち上がってくることから、データ処理の高速化に対処できる構成ではない。
【０００７】
特許文献２には、水晶発振器の発振出力をＤ／Ａ変換回路に供給すると共にメモリからのデータの読み出しに使用している技術が記載されているが、この構成ではクロック周波数が高くなると、外気温などにより、Ｄ／Ａ変換回路に供給されるクロックとメモリの読み出しに使用するクロックとの間で位相が大きく変動してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０５−２６５６５８号公報（段落０００３、０００４及び図５）
【特許文献２】特開平０９−７３７２８号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ディジタル信号処理を行う集積回路に供給されるクロックとＤ／Ａ変換器に供給されるクロックとの位相がずれることによりアナログ出力の正確性が損なわれることを課題とし、集積回路内のメモリにＤ／Ａ変換すべきデータを書き込むためのクロックとＤ／Ａ変換器を動作させるためのクロック（Ｄ／Ａ変換器に供給されるクロック）との間の位相が変動しても、正確なアナログ出力を得ることができる技術を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、第１のクロック供給路及び当該第１のクロック供給路とは異なる第２のクロック供給路と、
前記第１のクロック供給路が接続される、ディジタル信号処理を行う集積回路と、
前記第２のクロック供給路が接続され、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器と、
前記第２のクロック供給路から前記ディジタル／アナログ変換器に供給され、当該ディジタル／アナログ変換器を通ったクロックを前記集積回路に供給するための第３のクロック供給路と、を備え、
前記集積回路は、
データが書きこまれた順序に従ってデータを読み出して前記ディジタル／アナログ変換器の入力データを得るためのメモリと、    
前記メモリにおけるデータの書き込みを行うアドレスを、前記第１のクロック供給路から供給されたクロックに同期して出力するライトアドレスカウンタと、
前記メモリにおけるデータの読み出しを行うアドレスを、前記第３のクロック供給路から供給されたクロックに同期して出力するリードアドレスカウンタと、を備えると共に、前記メモリへの書き込みのタイミング信号及び読み出しのタイミング信号として夫々前記第１のクロック供給路から供給されるクロック及び第３のクロック供給路から供給されるクロックが使用されることを特徴とする。
【発明の効果】
【００１１】
本発明は、データが書きこまれた順序に従ってデータを読み出すメモリを用い、Ｄ／Ａ変換器に供給され、当該Ｄ／Ａ変換器内を通ったクロックをメモリのリードアドレスカウンタ及び読み出し用のクロックとして使用している。このため読み出しのためのクロックとＤ／Ａ変換器の動作クロックとは、位相差の変動がほとんどないか全くない。従って集積回路内のメモリにＤ／Ａ変換すべきデータを書き込むためのクロックとＤ／Ａ変換器を動作させるためのクロックとの間の位相が変動しても、正確なアナログ出力を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の全体構成を示すブロック図である。
【図２】本発明の実施形態に用いられるメモリ内のデータと書きこまれるデータと読み出されるデータとの関係を示す説明図である。
【図３】本発明の実施形態に使用されるクロックと、メモリに書きこまれるデータと、メモリから読み出されるデータとの関係を示すタイムチャートである。
【発明を実施するための形態】
【００１３】
図１は本発明の実施形態に係るデータ処理装置を示しており、このデータ処理装置は、例えばＰＬＬを用いた発振回路におけるリファレンスパルスを生成するＤＤＳとして構成されている。ＤＤＳは、ＦＰＧＡ１とＤ／Ａ変換器（ＤＡＣ）２とを備えており、ＦＰＧＡ１とＤ／Ａ変換器２とは各々互いに異なるパッケージ内に回路部分を設けて構成され、回路基板に装着されている。
【００１４】
ＦＰＧＡ１は、データが書きこまれた順序に従ってデータを読み出す、先入れ先出し機能を備えたメモリ（ＦＩＦＯメモリ）３と、メモリ３のデータの書き込み先のアドレスを指定するライトアドレスカウンタ３１と、メモリ３のデータの読み出し元のアドレスを指定するリードアドレスカウンタ３２と、図示しない波形データメモリと、を備えている。
【００１５】
ＦＰＧＡ１には、クロック入力端子１１及び１２が設けられ、一方のクロック入力端子１１には内部クロック信号路が接続されていて、当該内部クロック信号路からカウンタ用クロック信号路４１と書き込み用クロック（Ｗクロック）信号路４２とが分岐されている。ライトアドレスカウンタ３１は、カウンタ用クロック信号路４１から供給されるクロックに同期してメモリ３に書き込み先のアドレスを出力し、メモリ３は、書き込み用クロック信号路４２から供給されるＷクロックに基づいて、図示しない波形データメモリから読み出される波形データが前記アドレスに書き込まれる。
【００１６】
他方のクロック入力端子１２には、内部クロック信号路が接続されていて、当該内部クロック信号路からカウンタ用クロック信号路４３と読み出し用クロック（Ｒ２クロック）信号路４４とが分岐されている。リードアドレスカウンタ３２は、カウンタ用クロック信号路４３から供給されるクロックに同期してメモリ３に読み出し元のアドレスを出力し、メモリ３は、読み出し用クロック信号路４４から供給されるクロック（Ｒ２クロック）に基づいて、前記読み出し元のアドレスから例えば３２ビットのデータが読み出される。
【００１７】
前記回路基板には、基準クロック源５から送られるクロックを伝送するためのクロック供給路５０が設けられ、このクロック供給路５０は、第１のクロック供給路６及び第２のクロック供給路７に分岐されている。基準クロック源５とは、例えばＤＤＳの外部の発振器に相当し、クロックの周波数は例えば２００ＭＨｚ以上であり、例えば２５０ＭＨｚである。第１のクロック供給路６及び第２のクロック供給路７には、夫々バッファ回路５１、５２が設けられている。ＦＰＧＡ１内ではディジタル処理が行われることから、ノイズが発生しやすく、このノイズが第１のクロック供給路６及び第２のクロック供給路７を介してＤ／Ａ変換器２内に回り込まないようにバッファ回路５１、５２により絶縁されている。第２のクロック供給路７におけるバッファ回路５２の後段には、クロックの周波数の純度を上げるための（位相雑音を低く抑えるための）回路であるフィルタ回路５３例えばバンドパスフィルタが設けられている。
【００１８】
第１のクロック供給路６の下流端は、ＦＰＧＡ１のクロック入力端子１１に接続されている。第２のクロック供給路７の下流端は、Ｄ／Ａ変換器２のクロック入力端子２１に接続されている。バッファ回路５１、５２は、ＦＰＧＡ１のクロック入力端子１１とＤ／Ａ変換器２のクロック入力端子２１との間の絶縁をとるために設けられている。またＤ／Ａ変換器２は、クロックに含まれる位相雑音が大きいと(クロックの純度が低いと)、Ｄ／Ａ変換の正確性が低くなることから、既述のようにフィルタ回路５３が設けられている。
【００１９】
Ｄ／Ａ変換器２内（Ｄ／Ａ変換器２のパッケージ内）には、クロック入力端子２１に接続された内部クロック信号路から第１の分岐路２２及び第２の分岐路２３が分岐されている。  
Ｄ／Ａ変換器２は、例えばアナログに変換すべきディジタル信号の各ビットに対応する単位抵抗を直列に接続した直列回路に基準電圧を印加し、基準電圧を各単位抵抗により分圧すると共に、分圧ラインに設けたスイッチ回路２３であるフリップフロップの一方の入力端子及び他方の入力端子に夫々クロック及びビット信号を供給する、抵抗ストリングタイプのものを使用することができる。この場合第１の分岐路２２は、各フリップフロップの一方の入力端子に接続される。図１において符号２０を付したブロックは、各単位抵抗の分圧ラインに設けられたフリップフロップをまとめて模式的に示したものである。
【００２０】
第２の分岐路２３の下流端はクロック出力端子２４が設けられており、前記回路基板には、Ｄ／Ａ変換器２のクロック出力端子２４とＦＰＧＡ１の他方のクロック入力端子１２とを接続する第３のクロック供給路８が設けられている。従ってＤ／Ａ変換器２から出力されたクロックが第３のクロック供給路８を介してＦＰＧＡ１内に供給され、既述のようにしてメモリ３内のデータの読み出しに使用される。また第１の分岐路２２及び第２の分岐路２３には夫々バッファ回路２５、２６が接続されていて、ＦＰＧＡ１からＤ／Ａ変換器２内のフリップフロップ２０にノイズが回り込まないように両者を絶縁している。
【００２１】
次に上述実施形態の作用について説明する。既述のように図１に示すデータ処理装置は、後段の発振器のＰＬＬ回路のリファレンスパルスを出力するものであり、ＦＰＧＡ１には、発振器の出力周波数の設定値（周波数指令値）が入力される。ＦＰＧＡ１内では、第１のクロック供給路６を介してクロック入力端子１１から入力されたＷクロックにより周波数指令値に応じて図示しない波形データメモリから波形生成データを読み出すと共に、当該Ｗクロックによりライトアドレスカウンタ４１からメモリ３の書き込みアドレスが出力され、図示しない波形データメモリから読み出された例えば３２ビットの波形生成データが当該アドレスに書きこまれる。なお波形データにより生成される波形の周波数は、１クロックごとのアドレスの増加数あるいは減少数（アドレスの飛び数）により決まることから、周波数指令値に応じた飛び数で波形データアドレスを指定して波形データが読み出される。
【００２２】
こうしてメモリ３内にＷクロックのタイミングに同期してデータが順次書き込まれていく。一方、第２のクロック供給路７を介してＤ／Ａ変換器２内に供給されたＲ１クロックは、第２の分岐路２３、クロック出力端子２４、第３のクロック供給路８を介してＦＰＧＡ１の他方のクロック入力端子１２に入力される。クロック入力端子１２に入力されたクロックであるＲ２クロックによりリードアドレスカウンタ３２からメモリ３の読み出しアドレスが指定され、Ｒ２クロックによりメモリ３から当該アドレスに書き込まれている例えば３２ビットのデータが読み出される。
【００２３】
メモリ３はＦＩＦＯメモリであることから、Ｗクロックによりメモリ３に書き込まれた順番に従って（先に書き込まれたデータから順番に）、Ｒ２クロックによりメモリ３からデータが読み出される。そしてＤ／Ａ変換器２においては、第２のクロック供給路７から入力端子２１を介して供給されたＲ１クロックがＤ／Ａ変換を行うための回路に供給され、例えば既述のフリップフロップ２０に供給され、メモリ３から読み出された例えば３２ビットのディジタルデータが当該Ｒ１クロックに同期してアナログ信号(アナログ電圧)に変換されて出力される。こうして周波数指令値に応じた周波数の例えば正弦波がＤ／Ａ変換器２から出力される。
【００２４】
ここで発明の理解を容易にするために、便宜上メモリ３にて使用されるアドレスがＡ１〜Ａ５であるとして、Ｗクロック、Ｒ２クロック、メモリ３のアドレスおよびデータの間の関係を図２に示しておく。図２では、メモリ３にて使用される記憶領域内のデータの並びが時系列で上から順に記載されている。ｋは整数であって、基準クロック源５０から供給されクロックの番号を特定するために使用している。第２のクロック供給路７においては、クロックの純度を上げるための回路が設けられていることから、信号の絶対遅延が発生し、このためＲ２クロックは、Ｗクロックに対して２クロック分の遅れが発生しているものとする。
【００２５】
図２の１段目では、ｋ番目のＷクロックによりアドレスＡ１にデータＤ５が書き込まれ、ｋ−２番目のＲ２クロックにより、既にアドレスＡ４に書き込まれているデータＤ３が読み出される状態を示している。そして２段目に記載しているように、続くｋ＋１番目のＷクロックによりアドレスＡ２にデータＤ６が書き込まれ、ｋ−１番目のＲ２クロックにより、アドレスＡ５からデータＤ４が読み出される。更に３段目に記載しているように、ｋ＋２番目のＷクロックによりアドレスＡ３にデータＤ７が書き込まれ、ｋ番目のＲ２クロックにより、先頭のアドレスＡ１に戻って当該アドレスＡ１からデータＤ５が読み出される。以降同様にしてＷクロック及びＲ２クロックによりメモリ３に対するデータの書き込み、読み出しの様子が７段目までに亘って記載している。なお、書き込みアドレスがＡ５まで進むと、次はアドレスＡ１に戻って、続くデータが書き込まれる。即ちメモリ３では、いわばリング状にデータが書き込まれている。
【００２６】
図３は、図２に示したクロックとデータの書き込み、読み出しとの関係をタイムチャートとして示したものである。図３において例えばｋ番目のＷクロックとｋ番目のＲ１クロックとの位相関係が多少変動したとしても、Ｒ１クロックにてＤ／Ａ変換を行うためのデータＤ５は、ｋ番目のＷクロックにより書き込まれている。しかも当該データＤ５を読み出すためのＲ２クロックは、Ｄ／Ａ変換器２を通ってからＦＰＧＡ１に供給されるので、Ｒ１クロックとの間で位相の変動は起こらないか、あるいは仮に起こったとしても極くわずかである。このためＤ／Ａ変換における決められたセットアップ時間とホールド時間とは常に確保される。
【００２７】
またＷクロックとＲ１クロックとの間で位相が大きく変動したとしても、例えばＲ１クロックの位相がＷクロックに対して早まったとしても、例えばＤ５の読み出しがｋ番目のＲ２クロックに代えてｋ＋１番目のＲ２クロックにより行われると共にｋ＋１番目のＲ１クロックによりＤ／Ａ変換が行われる。従って、Ｄ／Ａ変換器２においては、タイミングエラーが起こることなく、ディジタルデータを順番にアナログ信号に変換することができる。
【００２８】
このように上述の実施形態によれば、ＦＰＧＡ１に供給されるクロックとＤ／Ａ変換器２に供給されるクロックとの間で環境温度などに起因して位相が変動しても、セットアップ時間とホールド時間と
を確保することができる。従って、高速なデータ処理においても、即ちクロック周波数が高くなっても、正確なアナログ出力を得ることができることから、高速処理が必要な装置に特に好適である。
【００２９】
上述の例ではＤ／Ａ変換器２の方式として抵抗ストリングタイプのものを例に挙げているが、この方式に限定されるものではない。また集積回路はＦＰＧＡ１に限られるものではないし、また本発明のデータ処理装置は、ＰＬＬのリファレンスパルスを生成するものに限定されない。
【符号の説明】
【００３０】
１          ＦＰＧＡ
２          Ｄ／Ａ変換器
２０        フリップフロップ
３          メモリ
３１        ライトアドレスカウンタ        
３２        リードアドレスカウンタ        
１２        通信部
１３        通信速度制御部
５          基準クロック源
５３        フィルタ回路
６          第１のクロック供給路
７          第２のクロック供給路
８          第３のクロック供給路
【図１】
2018037864.tif 000003
【図２】
2018037864.tif 000004
【図３】
2018037864.tif 000005