(57)【要約】【課題】容量膜の面積の設計の自由度の低下を抑制しつつ、ＭＩＭ容量素子の容量密度を向上させることの可能な半導体装置を提供する。【解決手段】第一層間絶縁膜２上に、下部電極１１、下部容量膜１２、中部電極１３、上部容量膜１４及び上部電極１５の順に積層してなる積層構造を備えた半導体装置１００において、下部電極１１は、下部容量膜１２、中部電極１３、上部容量膜１４及び上部電極１５で覆われず下部電極用のビア１６と導通する導通領域を有し、中部電極１３は、上部容量膜１４及び上部電極１５で覆われず中部電極用のビア１７と導通する導通領域を有し、上部容量膜１４及び上部電極１５は、下部容量膜１２及び中部電極１３を介さずに下部電極１１上に積層される積層領域を有し、上部電極１５は、積層領域に上部電極用のビア１８と導通する導通領域を有する。【選択図】      図３
2018037626.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に、下層側から、下部電極、下部容量膜、中部電極、上部容量膜及び上部電極を積層してなる積層構造と、
前記積層構造を覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記下部電極に導通する下部電極用ビア、前記中部電極に導通する中部電極用ビア及び前記上部電極に導通する上部電極用ビアを含む複数のビアと、を備え、
前記下部電極は、前記下部容量膜、前記中部電極、前記上部容量膜及び前記上部電極で覆われず前記下部電極用ビアと導通する導通領域を有し、
前記中部電極は、前記上部容量膜及び前記上部電極で覆われず前記中部電極用ビアと導通する導通領域を有し、
前記上部容量膜及び前記上部電極は、前記下部容量膜及び前記中部電極を介さずに前記下部電極上に積層される積層領域を有し、前記上部電極は、前記積層領域に前記上部電極用ビアと導通する導通領域を有することを特徴とする半導体装置。
【請求項２】
前記中部電極及び前記上部電極は、上面視で前記下部電極内に含まれる長方形であって、
前記下部容量膜及び前記中部電極と前記上部容量膜及び前記上部電極とは、それぞれの両端どうしが互いに重ならないように交差していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
絶縁膜上に下部電極を形成する工程と、
前記下部電極の上に下部容量膜と中部電極とをこの順に積層し、前記下部電極の、下部電極用ビアと導通する導通領域を除く領域を覆うようにパターニングする工程と、
前記中部電極及び前記下部電極の上に上部容量膜と上部電極とをこの順に積層し、前記中部電極のうちの中部電極用ビアと導通する導通領域と前記下部電極のうちの前記下部電極用ビアと導通する導通領域とを除く領域を覆うようにパターニングする工程と、
前記下部電極、前記下部容量膜、前記中部電極、前記上部容量膜及び前記上部電極を覆う層間絶縁膜を積層する工程と、
前記下部電極の前記導通領域に導通する前記下部電極用ビアと、前記中部電極の前記導通領域に導通する前記中部電極用ビアと、前記上部電極に導通する前記上部電極用ビアとを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の配線層内部に形成される容量素子として、図１に示すＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｒ−Ｍｅｔａｌ）容量素子がある。このＭＩＭ容量素子は、半導体基板１０１上に、層間絶縁膜１０２及び下部電極１０３がこの順に積層され、下部電極１０３の上に容量膜１０４及び上部電極１０５がこの順に積層されて、容量膜１０４を、下部電極１０３と上部電極１０５とで挟んだＭＩＭ容量素子１１０が形成されている。そして、層間絶縁膜１０２の上に、下部電極１０３、容量膜１０４、上部電極１０５を覆うように層間絶縁膜１０６が積層され、層間絶縁膜１０６に、下部電極１０３に導通するビア１０７と、上部電極１０５に導通するビア１０８とが形成されている。つまり、図１に示すように、断面視で、下部電極１０３の上に、下部電極１０３よりも幅の狭い容量膜１０４と上部電極１０５との積層体が配置され、下部電極１０３の上、及び上部電極１０５の上に、これらに導通するビア１０７及び１０８が形成されている。
【０００３】
ところで、一般的にＭＩＭ容量素子には、単位レイアウト面積あたりの容量（以下、容量密度と略称することがある）が高いこと、ＭＩＭ容量素子に印加された電圧に対して容量密度が変動せず、電荷量と電圧との間に線形性が保たれること、が求められる。なお、ＭＩＭ容量素子の容量密度は、印加電圧に対してその一乗に比例する項と二乗に比例する項と定数項の和として表されることが知られており、前者の比例係数は一次電圧係数、後者の比例係数は二次電圧係数と呼ばれる。
【０００４】
これらの要求に対して、個々の課題を解決するために様々な取り組みがなされている。
例えば、ＭＩＭ容量素子の容量密度を高めるため、従来からＭＩＭ容量素子の容量膜として使われてきた酸化シリコンＳｉＯに替わり、誘電率の高い窒化シリコンＳｉＮや酸化ハフニウムＨｆＯの導入が進んでいる。
【０００５】
一方、ＭＩＭ容量素子を積層することによって、容量密度を高める方法も提案されている。例えば、米国特許出願公開第２００３／０１９７２１５号明細書（特許文献１）及び特開２０１２−１６４７１４号公報（特許文献２）には、図２に示すように、同一の配線層内部にＭＩＭ容量素子を積層し、容量密度を増加させた半導体装置が開示されている。図２に示す半導体装置は、半導体基板１１１上に、層間絶縁膜１１２及び下部電極１１３がこの順に積層され、下部電極１１３の上に、下部容量膜１１４及び中部電極１１５がこの順に積層されて、下部容量膜１１４を下部電極１１３及び中部電極１１５で挟んだ下部ＭＩＭ容量素子１１６が形成される。さらに、中部電極１１５の上に、上部容量膜１１７及び上部電極１１８がこの順に積層されて、上部容量膜１１７を中部電極１１５及び上部電極１１８で挟んだ上部ＭＩＭ容量素子１１９が形成される。そして、層間絶縁膜１１２の上に、下部電極１１３、下部容量膜１１４、中部電極１１５、上部容量膜１１７、及び上部電極１１８を覆うように、層間絶縁膜１２０が積層され、層間絶縁膜１２０に、下部電極１１３に導通するビア１２１と、中部電極１１５に導通するビア１２２と、上部電極１１８に導通するビア１２３とが形成されている。つまり、図２に示すように、断面視で、下部電極１１３の上に、この下部電極１１３よりも幅の狭い、下部容量膜１１４と中部電極１１５の積層体が配置されて下部ＭＩＭ容量素子１１６が形成され、さらに、中部電極１１５の上に、この中部電極１１５よりも幅の狭い、上部容量膜１１７と上部電極１１８との積層体が配置されて上部ＭＩＭ容量素子１１９が形成されている。そして、下部電極１１３の上、中部電極１１５の上、上部電極１１８の上に、これらに導通するビア１２１、１２２及び１２３が形成されている。
【０００６】
また、ＭＩＭ容量素子の二次電圧係数を低下させて線形性を向上させるために、特開２００２−１５１６４９号公報（特許文献３）では正の二次電圧係数を有する窒化シリコンＳｉＮと負の二次電圧係数を有する酸化シリコンＳｉＯの性質を利用し、これらを絶縁容量膜とするＭＩＭ容量素子を並列接続することが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００３／０１９７２１５号明細書
【特許文献２】特開２０１２−１６４７１４号公報
【特許文献３】特開２００２−１５１６４９号公報
【特許文献４】特開２００４−２５３４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、ＭＩＭ容量素子の容量密度を向上させる方法や、線形性を向上させる方法として数々の方法が提案されているが、これらの特性は同時に向上させることが好ましい。
しかしながら、ＭＩＭ容量素子を積層させる場合、図２に示すように、下部ＭＩＭ容量素子１１６の一部である中部電極１１５の上に、上部ＭＩＭ容量素子１１９の一部である上部容量膜１１７及び上部電極１１８の積層体が形成され、下部電極１１３、中部電極１１５、上部電極１１８の順に、面積が小さくなるように階段状に形成されている。そして、下部電極１１３の、中部電極１１５が形成されていない領域、つまり階段部分にビア１２１が形成され、中部電極１１５の、上部電極１１８が形成されていない階段部分にビア１２２が形成されている。
【０００９】
そのため、上面視で、上部電極１１８の面積、つまり上部ＭＩＭ容量素子１１９の上面の面積は、中部電極１１５の面積、つまり、下部ＭＩＭ容量素子１１６の上面の面積から製造マージン１２５を、中部電極１１５の全周にわたって差し引いた面積以下にしなければならない。ここで製造マージン１２５とは、図２に示すように、中部電極１１５上の上部電極１１８が積層されていない領域を指し、中部電極１１５上から上部容量膜１１７と上部電極１１８を有する積層体及びビア１２２が脱落しない為に設けられている。
【００１０】
そして、このような製造マージン１２５を確保しなければならないという制約があるため、ＭＩＭ容量素子を積層することによる容量密度の増加が阻害されるだけでなく、上部ＭＩＭ容量素子１１９の上面（上部電極１１８の上面）の面積と下部ＭＩＭ容量素子１１６の上面（中部電極１１５の上面）の面積とを自由に設計することができない。そのため、二次電圧係数の特性の異なる二つのＭＩＭ容量素子を並列接続することで、ＭＩＭ容量素子の電荷量と電圧との間の線形性の向上を図る方法にあっては、ＭＩＭ容量素子の面積を調整することで線形性の向上を図るようにしているため、線形性の確保に影響を与える可能性がある。
【００１１】
特に、図２に記載の積層したＭＩＭ容量素子によって、図１に示す積層されていないＭＩＭ容量素子と同じ容量値を得ようとした場合、下部ＭＩＭ容量素子１１６のレイアウト面積が小さくなるので、下部ＭＩＭ容量素子１１６上に形成する上部ＭＩＭ容量素子１１９の面積に対する製造マージン１２５による制約の影響を著しく受けることになる。
本発明は係る問題点に鑑みてなされたものであって、容量膜の面積の設計の自由度の低下を抑制しつつ、ＭＩＭ容量素子の容量密度を向上させることの可能な半導体装置及び半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様による半導体装置によれば、絶縁膜上に、下層側から、下部電極、下部容量膜、中部電極、上部容量膜及び上部電極を積層してなる積層構造と、積層構造を覆う層間絶縁膜と、層間絶縁膜内に形成され、下部電極に導通する下部電極用ビア、中部電極に導通する中部電極用ビア及び上部電極に導通する上部電極用ビアを含む複数のビアと、を備え、下部電極は、下部容量膜、中部電極、上部容量膜及び上部電極で覆われず下部電極用ビアと導通する導通領域を有し、中部電極は、上部容量膜及び上部電極で覆われず中部電極用ビアと導通する導通領域を有し、上部容量膜及び上部電極は、下部容量膜及び中部電極を介さずに下部電極上に積層される積層領域を有し、上部電極は、積層領域に上部電極用ビアと導通する導通領域を有する半導体装置、が提供される。
【発明の効果】
【００１３】
本発明の一態様による半導体装置によれば、ＭＩＭ容量素子の容量膜の面積の設計の自由度の低下を抑制しつつ、ＭＩＭ容量素子の容量密度を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】従来のＭＩＭ容量素子の一例を示す断面図である。
【図２】従来の積層したＭＩＭ容量素子の一例を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の一例を示す平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図３のＢ−Ｂ断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図７】図６の製造工程の続きを示す断面図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。また、以下の説明において参照する図は、ＭＩＭ容量素子を含む半導体装置の構成を説明するためのものであり、図示される各部の大きさや厚さ、寸法等は、実際の寸法関係と異なる場合がある。
【００１６】
図３は、本発明の一実施形態に係る半導体装置の一例を示す上面図である。また、図４は、図３のＡ−Ａ断面を示す模式図、図５は、図３のＢ−Ｂ断面を示す模式図である。
本発明の一実施形態に係る半導体装置１００はシリコン基板１上に積層された第一層間絶縁膜２の上に、下部電極１１と下部容量膜１２と中部電極１３と上部容量膜１４と上部電極１５とがこの順に積層された積層構造１０を備え、この積層構造１０を覆うように第二層間絶縁膜５が形成されている。積層構造１０が、下部ＭＩＭ容量素子３と上部ＭＩＭ容量素子４とを構成している。
【００１７】
シリコン基板１は、図３に示すように上面視で略正方形である。このシリコン基板１全面に、第一層間絶縁膜２が形成されている。
下部ＭＩＭ容量素子３は、図４に示すように、第一層間絶縁膜２の上に形成される下部電極１１と、下部電極１１の上に積層される下部容量膜１２と、下部容量膜１２の上に積層される中部電極１３とを含む。
【００１８】
下部電極１１は、図３に示すように、上面視で略正方形に形成される。
下部容量膜１２は略長方形を有し、上面視で、下部電極１１の略中央部に、下部容量膜１２の各辺と下部電極１１の各辺とが略平行となるように配置され、且つ、下部容量膜１２の長手方向の長さは、下部容量膜１２の端部が、上面視で下部電極１１の端部よりも多少内側となる長さに設定される。
【００１９】
中部電極１３は、上面視で、下部電極１１と同一形状を有する。
上部ＭＩＭ容量素子４は、図５に示すように、中部電極１３と、中部電極１３の上に形成される上部容量膜１４と、上部容量膜１４の上に形成される上部電極１５とを含む。
上部容量膜１４は、図３に示すように、上面視で下部容量膜１２と同等幅を有する略長方形を有し、中部電極１３の長手方向中央部で中部電極１３と交差し、中部電極１３を跨いで上部容量膜１４の長手方向の両端が下部電極１１に直接積層されるように、中部電極１３及び下部電極１１に亙って配置される。また、上部容量膜１４は、上部容量膜１４の各辺と下部電極１１の各辺とが平行となるように配置され、上部容量膜１４の長手方向の長さは、上面視で、上部容量膜１４の端部が下部電極１１の端部よりも多少内側となる長さに設定される。
【００２０】
上部電極１５は、上面視で、上部容量膜１４と同一幅を有し、上部容量膜１４に沿って中部電極１３を跨いで積層される。
第一層間絶縁膜２の上には、下部電極１１、中部電極１３及び上部電極１５を覆うように第二層間絶縁膜５が積層され、第二層間絶縁膜５に、下部電極１１と導通するビア（下部電極用ビア）１６、中部電極１３と導通するビア（中部電極用ビア）１７、上部電極１５と導通するビア（上部電極用ビア）１８が形成されている。具体的には、ビア１６は、図３に示すように、下部電極１１の、下部容量膜１２、中部電極１３、上部容量膜１４及び上部電極１５で覆われていない領域（下部電極用ビアと導通する導通領域）ａ１に形成される。ビア１７は、中部電極１３の、上部容量膜１４及び上部電極１５で覆われていない領域（中部電極用ビアと導通する導通領域）ａ２に形成される。ビア１８は、上部容量膜１４及び上部電極１５が、下部容量膜１２及び中部電極１３を介さずに下部電極１１上に積層される積層領域ａ３に含まれる上部電極１５内の領域（上部電極用ビアと導通する導通領域）ａ４に形成される。
【００２１】
上部電極１５、中部電極１３及び下部電極１１は、例えば窒化チタンＴｉＮ、チタンＴｉ、窒化タンタルＴａＮ、タンタルＴａ等で構成される。上部容量膜１４及び下部容量膜１２は例えば酸化シリコンＳｉＯ、窒化シリコンＳｉＮ等で構成される。
ビア１６〜１８は、例えばタングステンＷやアルミＡｌで構成される。また、第一層間絶縁膜２及び第二層間絶縁膜５は例えば酸化シリコンＳｉＯで構成される。
【００２２】
ここで、上部容量膜１４と下部容量膜１２として、二次電圧係数の異なる誘電体を用い、上部ＭＩＭ容量素子４及び下部ＭＩＭ容量素子３を備えたＭＩＭ容量素子全体の電圧依存係数が零となるように、上部容量膜１４及び下部容量膜１２の面積を調整することで、ＭＩＭ容量素子全体の線形性を向上させることができる。
つまり、特許文献３に詳細に記載されているように、上部容量膜１４及び下部容量膜１２として、例えば、正の二次電圧係数を有する窒化シリコンＳｉＮと負の二次電圧係数を有する酸化シリコンＳｉＯを用い、二次電圧係数が零となるように、上部容量膜１４及び下部容量膜１２の面積を調整する。これにより、上部ＭＩＭ容量素子４及び下部ＭＩＭ容量素子３を備えたＭＩＭ容量素子全体の電圧依存性が零となるようにすることができ、結果的に、ＭＩＭ容量素子全体の線形性を向上させることができる。
【００２３】
また、上面視で、上部電極１５を、中部電極１３を跨いで上部容量膜１４を介して下部電極１１と重なるように配置し、上面視で上部電極１５が中部電極１３と重ならない部分では、上部電極１５の上面と中部電極１３の上面とが略同程度の高さとなるようにし、この部分にビア１８を形成している。このような構成とすることで、ビア１７とビア１８とは同等の深さとすることができる。ここで、特許文献４に詳細に記載されているように、例えばビア形成のためのビアホールをプラズマエッチング等の手段で形成した場合、ビア１７とビア１８との深さが異なる場合には、その差分だけより長い時間、上部容量膜１４に対して、プラズマ誘起ダメージが加わることになる。しかしながら、ビア１７とビア１８との深さが同一となるようにしているため、上部容量膜１４に対してプラズマ誘起ダメージが加わる時間をより短縮することができる。その結果、プラズマ誘起ダメージが加わることに起因して、上部容量膜１４が劣化し、ＭＩＭ容量素子の信頼性劣化が生じることを抑制することができる。
【００２４】
ここで、上部電極１５、中部電極１３の膜厚は上部容量膜１４の膜厚よりも十分厚く、また上部電極１５、中部電極１３は互いに同程度の膜厚であることが望ましい。このような構成とすることで、ビア１７及び１８の深さがより均一化され、ＭＩＭ容量素子としての半導体装置１００全体の信頼性をより向上させることができる。
さらに、上部電極１５を、中部電極１３の両端は覆わずに中部電極１３を跨いで配置し、且つ上部電極１５の両端が、上面視で中部電極１３及び下部容量膜１２とは重ならずに上部容量膜１４を介して下部電極１１と重なるように配置し、中部電極１３の両端に中部電極１３用のビア１７、上部電極１５の両端に上部電極１５用のビア１８、下部電極１１の、中部電極１３及び上部電極１５が形成されていない領域に下部電極１１用のビア１６を形成するようにしている。そのため、中部電極１３及び上部電極１５は、それぞれの両端部分が重ならない形状であり、端部にビア１６〜１８を形成することができる形状であればよい。つまり、中部電極１３と上部電極１５とは上面視で同一形状であってもよく、また中部電極１３の方が上部電極１５よりも大きくてもよい。
【００２５】
したがって、図２に示した従来の積層されたＭＩＭ容量素子のように、順に面積が小さくなるように、下部電極１１３、中部電極１１５、上部電極１１８を階段状に積み重ね、各電極の縁部分にビアを形成する場合に比較して、各電極における面積の制約を軽減することができる。つまり、本実施形態における半導体装置１００では、上部電極１５の面積は、中部電極１３の面積から、上部電極１５及び上部容量膜１４の積層体が、中部電極１３から脱落しないための製造マージンを、従来のように、上層にいくほど面積が小さくなるように、下部ＭＩＭ容量素子及び上部ＭＩＭ容量素子を積層した場合に比較して、より大きな値とすることができ、設計の自由度が増す。
【００２６】
そのため、上部ＭＩＭ容量素子４及び下部ＭＩＭ容量素子３として異なる絶縁容量膜を組み合わせることによりＭＩＭ容量素子の線形性を確保する際に、面積調整をより容易に行うことができる。その結果、線形性をより高精度に確保することができ、ＭＩＭ容量素子の容量密度を増加させることができる。
次に、本発明の一実施形態に係る半導体装置の製造方法を、図６及び図７を伴って説明する。
【００２７】
まず、図６（ａ）に示すようにシリコン基板１上に、図示しない半導体素子を形成した後、第一層間絶縁膜２を例えばＣＶＤ法により堆積させる。ここで、薄膜抵抗の下地を平坦化させる目的で、ＣＭＰ法等により第一層間絶縁膜２の表面を研磨しても良い。
次に、図６（ｂ）に示すように、第一層間絶縁膜２の上に、下部電極１１を例えばスパッタ法で成膜し、下部電極１１を、フォトリソグラフィとエッチングによってパターニングする。
【００２８】
次いで、図６（ｃ）に示すように、下部電極１１の上に、下部容量膜１２と中部電極１３とをこの順に成膜し、下部容量膜１２及び中部電極１３の積層体をフォトリソグラフィ及びエッチングを行うことによりパターニングする。このとき、下部容量膜１２及び中部電極１３の積層体が、図３に示すように、上面視で長方形となり、下部電極１１の中央部付近に配置されるようにパターニングする。
【００２９】
次に、図７（ａ）に示すように、中部電極１３及び下部電極１１を覆うように上部容量膜１４及び上部電極１５を成膜する。その後、上部容量膜１４及び上部電極１５の積層体を、フォトリソグラフィ及びエッチングを行うことによりパターニングする。このとき、図３に示すように、上面視で、中部電極１３の両端は覆わずに中部部を跨ぎ、上部容量膜１４及び上部電極１５の積層体が、中部電極１３と中央部分で交差し、且つ上部容量膜１４が下部電極１１上に直接積層された状態にパターニングする。
【００３０】
以上のパターニング工程では金属である中部電極１３及び上部電極１５と絶縁体である下部容量膜１２及び上部容量膜１４とをエッチングするが、下部容量膜１２及び上部容量膜１４を完全にエッチングしないことで、下部容量膜１２及び上部容量膜１４を、中部電極１３及び下部電極１１に対するハードマスクとして流用し、既にパターニングした電極に対する意図しないエッチングを防止することができる。すなわち、上部容量膜１４、上部電極１５をパターニングする際に例えば、上部容量膜１４の一部を中部電極１３上に残すことで、既にパターニングした中部電極１３へのエッチングを防ぐことができる。
【００３１】
続いて、図７（ｂ）に示すように、第一層間絶縁膜２上に、下部電極１１、下部容量膜１２、中部電極１３、上部容量膜１４及び上部電極１５を覆うように第二層間絶縁膜５を、例えばＣＶＤ法により堆積させる。そして、図４及び図５に示すように、上面視で、下部容量膜１２及び中部電極１３の積層体部分を除いた、下部電極１１と上部容量膜１４と上部電極１５とが積層された部分に、上部電極１５に導通する上部電極１５用のビア１８を形成する。また、上面視で、上部容量膜１４及び上部電極１５の積層体部分を除いた、下部電極１１と下部容量膜１２と中部電極１３とが積層された部分に、中部電極１３に導通する中部電極１３用のビア１７を形成する。同様に、上面視で、中部電極１３及び上部電極１５が形成されていない下部電極１１部分に、下部電極１１に導通する、下部電極１１用のビア１６を形成する。
【００３２】
これにより、図３〜図５に示す、下部ＭＩＭ容量素子３及び上部ＭＩＭ容量素子４が積層されたＭＩＭ容量素子を有する半導体装置１００が形成される。
なお、上記実施形態においては、中部電極１３及び上部電極１５が、図３に示すように上面視で同等形状となる長方形であり、これらがその中央部で直交するように配置した場合について説明したがこれに限るものではない。例えば、中部電極１３及び下部容量膜１２の積層体と、上部電極１５及び上部容量膜１４との積層体とがそれぞれの一端のみで重なるように、Ｌ字状に配置された場合であっても適用することができる。また、中部電極１３及び下部容量膜１２の積層体と、上部電極１５及び上部容量膜１４との積層体とは異なる幅であってもよく、また、下部容量膜１２が下部電極１１に直接積層されている部分の面積と、上部容量膜１４が下部電極１１に直接積層されている部分の面積とは一致しなくてよい。また、下部電極１１は上面視で正方形でなくともよく、同様に、中部電極１３と下部容量膜１２との積層体及び、上部電極１５と上部容量膜１４との積層体は長方形でなくともよい。
【００３３】
以上、本発明の一実施形態を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００３４】
１  シリコン基板
２  第一層間絶縁膜
５  第二層間絶縁膜
１１  下部電極
１２  下部容量膜
１３  中部電極
１４  上部容量膜
１５  上部電極
１６〜１８  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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