(57)【要約】【課題】回路規模の縮小化とフリーラン周波数補正の時間短縮化を実現する。【解決手段】位相比較器１と、チャージポンプ回路２と、ローパスフィルタ３と、ＶＣＯ４と、注入同期型ＶＣＯ６と、注入同期型１／３分周器８と、注入同期型１／４分周器９と、１／５分周器１０と、可変分周器１１とを備えるＰＬＬ回路において、位相比較器１に入力する基準周波数信号ｆ１を分周した周波数信号ｆ２の周波数で決まる所定期間Ｔ１の間、１／５分周器１０の出力周波数信号ｆ８のパルスをカウントするカウンタ１４と、カウンタ１４のカウント値Ｐ１に応じて、注入同期型１／４分周器９→注入同期型１／３分周器８→注入同期型ＶＣＯ６→ＶＣＯ４の順序でそれぞれのフリーラン周波数を補正するシーケンサ１６とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第１ＶＣＯと、該第１ＶＣＯで発振した周波数信号を注入同期信号として入力して前記第１ＶＣＯで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第２ＶＣＯと、該第２ＶＣＯで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第１ＶＣＯの発振周波数と同じ周波数に分周する注入同期型の第１分周器と、前記第１ＶＣＯで発振した周波数信号又は前記第１分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第２分周器と、前記基準周波数信号を分周する固定の第３分周器とを備え、前記第２分周器の出力周波数信号をそのまま又は第１任意数だけ分周して前記帰還周波数信号とするＰＬＬ回路において、
前記第３分周器で分周された周波数信号の周波数で決まる所定期間の間、前記第２分周器の出力周波数信号又は前記第２分周器の出力周波数信号を第２任意数だけ分周した周波数信号のパルスをカウントするカウンタと、
該カウンタのカウント値に応じて、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を個々に補正するシーケンサと、
を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、前記シーケンサは、
前記第１ＶＣＯ、前記第２ＶＣＯ、及び前記第１分周器の出力を前記ＰＬＬ回路から分離した状態で、前記第２分周器をフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第２分周器のフリーラン周波数を補正する第１処理と、
該第１処理の後に、前記第１ＶＣＯ及び前記第２ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１分周器をフリーラン発振させた状態で、前記第１分周器の出力周波数信号をフリーラン周波数が補正済の前記第２分周器に注入して、そのとき得られる前記カウンタのカウント値に応じて前記第１分周器のフリーラン周波数を補正する第２処理と、
該第２処理の後に、前記第１ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１及び第２分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第２ＶＣＯをフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第２ＶＣＯのフリーラン周波数を補正する第３処理と、
該第３処理の後に、前記第１分周器の出力を前記ＰＬＬ回路から分離し、前記第２分周器を補正済のフリーラン周波数で発振させた状態で、前記第１ＶＣＯを固定電圧でフリーラン発振させて、前記第１ＶＣＯの出力周波数を前記第２分周器に入力させ、そのとき得られる前記カウンタのカウント値に応じて前記第１ＶＣＯのフリーラン周波数を補正する第４処理と、
をコンピュータに実行させるプログラムを有することを特徴とするＰＬＬ回路。
【請求項３】
請求項２に記載のＰＬＬ回路において、
前記プログラムに、前記第４処理の後に、前記ＰＬＬ回路のロックアップと前記第１ＶＣＯの出力周波数信号を注入信号とする前記第２ＶＣＯのロックアップとを同時に行う第５処理を加えたことをを特徴とするＰＬＬ回路。
【請求項４】
基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第１ＶＣＯと、該第１ＶＣＯで発振した周波数信号を注入同期信号として入力して前記第１ＶＣＯで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第２ＶＣＯと、該第２ＶＣＯで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第１ＶＣＯの発振周波数と同じ周波数に分周する注入同期型の第１分周器と、前記第１ＶＣＯで発振した周波数信号又は前記第１分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第２分周器と、前記基準周波数信号を分周する固定の第３分周器とを備え、前記第２分周器の出力周波数信号をそのまま又は第１任意数だけ分周して前記帰還周波数信号とするＰＬＬ回路の、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を補正するＰＬＬ回路の周波数補正方法において、
前記第３分周器で分周された周波数信号の周波数で決まる所定期間の間の、前記第２分周器の出力周波数信号又は前記第２分周器の出力周波数信号を第２任意数だけ分周した周波数信号のパルス数に応じて、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を個々に補正することを特徴とするＰＬＬ回路の周波数補正方法。
【請求項５】
請求項４に記載のＰＬＬ回路の周波数補正方法において、
前記第１ＶＣＯ、前記第２ＶＣＯ、及び前記第１分周器の出力を前記ＰＬＬ回路から分離した状態で、前記第２分周器をフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第２分周器のフリーラン周波数を補正する第１処理と、
該第１処理の後に、前記第１ＶＣＯ及び前記第２ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１分周器をフリーラン発振させた状態で、前記第１分周器の出力周波数信号をフリーラン周波数が補正済の前記第２分周器に注入して、そのとき得られる前記パルス数に応じて前記第１分周器のフリーラン周波数を補正する第２処理と、
該第２処理の後に、前記第１ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１及び第２分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第２ＶＣＯをフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第２ＶＣＯのフリーラン周波数を補正する第３処理と、
該第３処理の後に、前記第１分周器の出力を前記ＰＬＬ回路から分離し、前記第２分周器を補正済のフリーラン周波数で発振させた状態で、前記第１ＶＣＯを固定電圧でフリーラン発振させて、前記第１ＶＣＯの出力周波数を前記第２分周器に入力させ、そのとき得られる前記パルス数に応じて前記第１ＶＣＯのフリーラン周波数を補正する第４処理と、
を有することを特徴とするＰＬＬ回路の周波数補正方法。
【請求項６】
請求項５に記載のＰＬＬ回路の周波数補正方法において、
前記第４処理の後に、前記ＰＬＬ回路のロックアップと前記第１ＶＣＯの出力周波数信号を注入信号とする前記第２ＶＣＯのロックアップとを同時に行う第５処理を有することを特徴とするＰＬＬ回路の周波数補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機の６０ＧＨｚ帯のローカル信号の生成に好適なＰＬＬ(Phase Locked Loop)回路及びその周波数補正方法に関する。
【背景技術】
【０００２】
ミリ波帯と呼ばれる６０ＧＨｚ帯を使用するような無線通信機を小型、低消費電力で設計する場合は、ダイレクトコンバージョン方式のアーキテクチャが採用されている。ダイレクトコンバージョン方式では、ベースバンド信号帯域を直接６０ＧＨｚ帯にアップコンバートして送信し、あるいは６０ＧＨｚ帯の受信信号を直接ベースバンド帯域にダウンコンバートするが、これらを実現するには、６０ＧＨｚ帯のローカル信号が必要となる。
【０００３】
ローカル信号は、通信に要求されるＳＮＲ（信号対雑音比）を満足させるために、高精度、低位相雑音が求められるため、一般的には、電圧制御発振器（以下、ＶＣＯ：Voltage Controlled Oscllator)、分周器、位相比較器、チャージポンプ回路、ローパスフィルタ（以下、ＬＰＦ：Low pass filter）をループ接続して構成されるＰＬＬ回路を用いて、生成される。
【０００４】
ＶＣＯを低位相雑音化するためには、ＬＣ発振回路で構成するのが一般的であるが、Ｌ（コイル）を用いると、６０ＧＨｚ帯という高周波領域においては、表皮効果から実抵抗が増加し、そのＱが劣化してしまう。ＬＣ発振回路においては、コンデンサのＱに対してコイルのＱが小さいため、ＬＣ発振回路のＱはコイルのＱが支配的となる。このため、６０ＧＨｚ帯という高周波領域でＬＣ発振回路を使用すると、位相雑音特性が大きく劣化してしまい、６４ＱＡＭ変調のように多値化するとき大きな問題となる。
【０００５】
このようなことから、ＶＣＯの位相雑音特性が劣化している場合、ＰＬＬ回路自体を低位相雑音化するには、ループ帯域を高周波側へ広げる必要があるが、ループ帯域幅は位相比較器の周波数より十分低い値にする必要があるため、限界値が存在する。このため、ＶＣＯの位相雑音をＰＬＬ回路では十分抑圧することができず、６４ＱＡＭ変調のように多値化するとき所望の位相雑音特性を得ることができない。
【０００６】
そこで、これらの問題を解決する手段として、低周波のＶＣＯを使用したＰＬＬ回路によって２０ＧＨｚ帯の周波数信号を生成し、その２０ＧＨｚ帯の周波数信号を高周波帯発振の注入同期型ＶＣＯに入力して、４逓倍した低位相雑音の６０ＨＧｚ帯の周波数信号を生成し、これをローカル信号として使用することが提案されている（非特許文献１）。これは、６４ＱＡＭ変調のように多値化する場合に好適である。
【０００７】
また、ＰＬＬ回路の低消費電力化の観点から、分周器として注入同期型分周器（ＩＬＦＤ：Injection Locked Frequency Divider）が採用されることがある。注入同期型分周器は注入信号の立ち上がりエッジによる位相引き込み（プリング現象）を利用するトポロジであり、低位相雑音且つ低消費電力に適した分周器として知られている。
【０００８】
以上の注入同期型ＶＣＯや注入同期型分周器を正常動作させるには、それらのフリーラン周波数を予め所望の周波数に調整する必要があるが、それらのフリーラン発振周波数はウェハプロセス変動や周囲環境変化により変動する。そのため、ウェハプロセス変動や周囲環境変化による周波数変動量を補正する技術が必要となっている。その技術としては、例えば、特許文献１に記載のものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第５８４１９９３号公報
【非特許文献１】"A 64QAM 60GHz CMOS Transceiver with 4-Channel Bonding" IEEE International Solid-State Circuits Conference (ISSCC),San Francisco CA. pp.346-347,Feb.2014
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、ウェハプロセス変動や周囲環境変化に対する補正手段として上記した従来技術を組み合わせると、次のようなＰＬＬ回路が構成される。
【００１１】
すなわち、基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振するＶＣＯと、該ＶＣＯで発振した周波数信号を注入信号として入力して分周する注入同期型分周器と、該注入同期型分周器の出力信号を分周して前記帰還周波数信号とする通常の分周器とでＰＬＬループを形成し、ＶＣＯの出力周波数信号を注入同期信号として入力してそのＶＣＯで発振した周波数信号の整数倍の周波数信号を発振する注入同期型ＶＣＯを接続し、その注入同期型ＶＣＯの出力周波数信号をローカル信号として出力するＰＬＬ回路が構成される。
【００１２】
そして、注入同期型分周器→ＶＣＯ→分周器注入同期型ＶＣＯの順序で、それらのフリーラン周波数補正を行うことが容易に想像できる。
【００１３】
しかしながら、この手法では、図１１の（ｂ）に示すように、時間Ｔ２１で注入同期型分周器のフリーラン周波数補正を行い、時間Ｔ２２でＶＣＯのフリーラン周波数補正を行い、その後に時間Ｔ２３でＰＬＬ回路のロックアップを待ち、さらに時間Ｔ２４で注入同期型ＶＣＯの注入同期ＶＣＯのフリーラン周波数補正を行い、その後に、時間Ｔ２５で注入同期型ＶＣＯのロックアップを待つ必要がある。ロックアップのための時間Ｔ２３、Ｔ２５は、時間Ｔ２１，Ｔ２２、Ｔ２４に比べてかなり長い時間である。
【００１４】
このように、長い時間のかかるロックアップ時間を２重に待つ必要があるので、結果として周波数補正が完了するまでにかかる時間が長くなる。また、この場合は、ＰＬＬループのフリーラン周波数補正に対応した補正シーケンスとそのＰＬＬループから外れている注入同期型ＶＣＯのフリーラン周波数の補正に対応した補正シーケンスが別個に必要となる。このため、回路規模の増大を招き、結果として消費電力の増大とチップコストの増大を招いてしまう問題がある。
【００１５】
本発明の目的は、回路規模の増大を防いで低消費電力化を実現するとともに、フリーラン周波数の補正時間を大幅に短縮でき、最終的なロックアップまでの時間を短縮できるようにしたＰＬＬ回路及びその周波数補正方法を提供することである。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、請求項１にかかる発明のＰＬＬ回路は、基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第１ＶＣＯと、該第１ＶＣＯで発振した周波数信号を注入同期信号として入力して前記第１ＶＣＯで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第２ＶＣＯと、該第２ＶＣＯで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第１ＶＣＯの発振周波数と同じ周波数に分周する注入同期型の第１分周器と、前記第１ＶＣＯで発振した周波数信号又は前記第１分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第２分周器と、前記基準周波数信号を分周する固定の第３分周器とを備え、前記第２分周器の出力周波数信号をそのまま又は第１任意数だけ分周して前記帰還周波数信号とするＰＬＬ回路において、前記第３分周器で分周された周波数信号の周波数で決まる所定期間の間、前記第２分周器の出力周波数信号又は前記第２分周器の出力周波数信号を第２任意数だけ分周した周波数信号のパルスをカウントするカウンタと、該カウンタのカウント値に応じて、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を個々に補正するシーケンサと、を有することを特徴とする。
【００１７】
請求項２にかかる発明は、請求項１に記載のＰＬＬ回路において、前記シーケンサは、前記第１ＶＣＯ、前記第２ＶＣＯ、及び前記第１分周器の出力を前記ＰＬＬ回路から分離した状態で、前記第２分周器をフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第２分周器のフリーラン周波数を補正する第１処理と、該第１処理の後に、前記第１ＶＣＯ及び前記第２ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１分周器をフリーラン発振させた状態で、前記第１分周器の出力周波数信号をフリーラン周波数が補正済の前記第２分周器に注入して、そのとき得られる前記カウンタのカウント値に応じて前記第１分周器のフリーラン周波数を補正する第２処理と、該第２処理の後に、前記第１ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１及び第２分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第２ＶＣＯをフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第２ＶＣＯのフリーラン周波数を補正する第３処理と、該第３処理の後に、前記第１分周器の出力を前記ＰＬＬ回路から分離し、前記第２分周器を補正済のフリーラン周波数で発振させた状態で、前記第１ＶＣＯを固定電圧でフリーラン発振させて、前記第１ＶＣＯの出力周波数を前記第２分周器に入力させ、そのとき得られる前記カウンタのカウント値に応じて前記第１ＶＣＯのフリーラン周波数を補正する第４処理と、をコンピュータに実行させるプログラムを有することを特徴とする。
【００１８】
請求項３にかかる発明は、請求項２に記載のＰＬＬ回路において、前記プログラムに、前記第４処理の後に、前記ＰＬＬ回路のロックアップと前記第１ＶＣＯの出力周波数信号を注入信号とする前記第２ＶＣＯのロックアップとを同時に行う第５処理を加えたことをを特徴とする。
【００１９】
請求項４にかかる発明のＰＬＬ回路の周波数補正方法は、基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第１ＶＣＯと、該第１ＶＣＯで発振した周波数信号を注入同期信号として入力して前記第１ＶＣＯで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第２ＶＣＯと、該第２ＶＣＯで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第１ＶＣＯの発振周波数と同じ周波数に分周する注入同期型の第１分周器と、前記第１ＶＣＯで発振した周波数信号又は前記第１分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第２分周器と、前記基準周波数信号を分周する固定の第３分周器とを備え、前記第２分周器の出力周波数信号をそのまま又は第１任意数だけ分周して前記帰還周波数信号とするＰＬＬ回路の、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を補正するＰＬＬ回路の周波数補正方法において、前記第３分周器で分周された周波数信号の周波数で決まる所定期間の間の、前記第２分周器の出力周波数信号又は前記第２分周器の出力周波数信号を第２任意数だけ分周した周波数信号のパルス数に応じて、前記第１ＶＣＯ、前記第２ＶＣＯ、前記第１分周器、及び前記第２分周器のフリーラン周波数を個々に補正することを特徴とする。
【００２０】
請求項５にかかる発明は、請求項４に記載のＰＬＬ回路の周波数補正方法において、前記第１ＶＣＯ、前記第２ＶＣＯ、及び前記第１分周器の出力を前記ＰＬＬ回路から分離した状態で、前記第２分周器をフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第２分周器のフリーラン周波数を補正する第１処理と、該第１処理の後に、前記第１ＶＣＯ及び前記第２ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１分周器をフリーラン発振させた状態で、前記第１分周器の出力周波数信号をフリーラン周波数が補正済の前記第２分周器に注入して、そのとき得られる前記パルス数に応じて前記第１分周器のフリーラン周波数を補正する第２処理と、該第２処理の後に、前記第１ＶＣＯの出力を前記ＰＬＬ回路から分離し、且つ前記第１及び第２分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第２ＶＣＯをフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第２ＶＣＯのフリーラン周波数を補正する第３処理と、該第３処理の後に、前記第１分周器の出力を前記ＰＬＬ回路から分離し、前記第２分周器を補正済のフリーラン周波数で発振させた状態で、前記第１ＶＣＯを固定電圧でフリーラン発振させて、前記第１ＶＣＯの出力周波数を前記第２分周器に入力させ、そのとき得られる前記パルス数に応じて前記第１ＶＣＯのフリーラン周波数を補正する第４処理と、を有することを特徴とする。
【００２１】
請求項６にかかる発明は、請求項５に記載のＰＬＬ回路の周波数補正方法において、前記第４処理の後に、前記ＰＬＬ回路のロックアップと前記第１ＶＣＯの出力周波数信号を注入信号とする前記第２ＶＣＯのロックアップとを同時に行う第５処理を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、第１ＶＣＯ、第２ＶＣＯ、第１分周器、及び第２分周器のフリーラン周波数を、それらのフリーラン周波数に対応した周波数信号についてのパルスの所定時間内の数によって計測して補正するので、その検出を共用することができ、回路規模の増大化を防ぐことができ、チップコストの低減と低消費電流化に大きく貢献できる。また、第１ＶＣＯのロックアップ時に第２ＶＣＯのロックアップも同時に行うことができ、補正時間の増大による電力消費を削減することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例のＰＬＬ回路の回路図である。
【図２】（ａ）は図１のＰＬＬ回路の分周器１３の詳細回路図、（ｂ）は図１のＰＬＬ回路の分周器１２、分周器１３の動作波形図、（ｃ）は計測、補正、確認の説明図である。
【図３】（ａ）は図１のＰＬＬ回路のシーケンサ１５の内部構成を示すブロック図、（ｂ）は図１のＰＬＬ回路のシーケンサ１５によるフリーラン周波数補正のフローチャートである。
【図４】図１のＰＬＬ回路のシーケンサ１５によるＶＣＯ４、６、分周器８、９のフリーラン周波数補正のフローチャートである。
【図５】図１のＰＬＬ回路の注入同期型１／４分周器９の回路図である。
【図６】（ａ）、（ｂ）は図１のＰＬＬ回路の注入同期型１／３分周器９の特性図である。
【図７】図１のＰＬＬ回路の注入同期型１／３分周器８の回路図である。
【図８】（ａ）、（ｂ）は図１のＰＬＬ回路の注入同期型１／３分周器８の特性図である。
【図９】図１のＰＬＬ回路の注入同期型ＶＣＯ６の回路図である。
【図１０】図１のＰＬＬ回路の注入同期型ＶＣＯ４の回路図である。
【図１１】（ａ）は図４のフローチャートを使用してＰＬＬ回路のフリーラン周波数の補正を行うタイムテーブル、（ｂ）は従来のＰＬＬ回路のフリーラン周波数の補正を行うタイムテーブルである。
【発明を実施するための形態】
【００２４】
＜実施例＞
図１に本発明のＰＬＬ回路の１つの実施例を示す。図１において、１は入力する基準周波数信号ｆ１（３６ＭＨｚ）と帰還周波数信号ｆ９の位相を比較する比較器、２は位相比較器１から出力する位相進み信号又は位相遅れ信号に応じた電圧信号を出力するチャージポンプ回路、３はチャージポンプ回路２から出力する信号から高周波成分を除去するローパスフィルタ、４はローパスフィルタ３の出力電圧に応じた周波数信号ｆ４（２０ＧＨｚ帯）を発振するＶＣＯである。
【００２５】
５はＶＣＯの出力周波数信号ｆ４を増幅するバッファ回路、６はバッファ回路５から出力する周波数信号ｆ４を注入同期信号としてその注入同期信号の所定逓倍数（３倍）の高周波信号ｆ５（６０ＧＨｚ帯）を発振する注入同期型ＶＣＯである。本実施例ＰＬＬ回路では、この注入同期型ＶＣＯ６の発振周波数信号ｆ５をローカル信号として図示しない送受信機に出力する。
【００２６】
７は注入同期型ＶＣＯ６の出力発振周波数信号ｆ５を増幅するバッファ回路、８はバッファ回路７から出力する周波数信号ｆ５を注入同期信号として入力して３分周した周波数信号ｆ６（２０ＨＧｚ帯）を発振する注入同期型１／３分周器である。
【００２７】
９はＶＣＯ４から出力する周波数信号ｆ４又は注入同期型１／３分周器８から出力する周波数信号ｆ６を注入同期信号として入力して４分周した周波数信号ｆ７（５ＨＧｚ帯）を発振する注入同期型１／４分周器、１０は注入同期型１／４分周器９から出力する周波数信号ｆ７を５分周した周波数ｆ８信号（１ＨＧｚ帯）にする固定の１／５分周器、１１は１／５分周器１０から出力する周波数信号ｆ８を基準周波数信号ｆ１（３６ＭＨｚ）になるよう分周して位相比較器１の前記した帰還周波数信号ｆ９とする可変分周器である。
【００２８】
１２は基準周波数信号ｆ１（３６ＭＨ）を１２８分周して周波数信号ｆ２（２８１．２５ｋＨｚ）にする１／１２８分周器、１３は１／１２８分周器１２から出力する周波数信号ｆ２を１／２分周してデューティ比が５０％の周波数信号ｆ３を生成する１／２分周器、１４は１／２分周器１３から出力する周波数信号ｆ３のパルス幅（周波数ｆ３の周期の１／２、つまり周波数ｆ２の周期）の期間に１／５分周器１０から入力する周波数信号ｆ８のパルス数をカウントするカウンタである。
【００２９】
１／２分周器１３は、図２（ａ）に示すように、ＤＦＦ回路１３１とインバータ１３２で構成されている。前段の１／１２８分周器１２によって基準周波数信号ｆ１（＝３６ＭＨｚ）を１２８分周した周波数信号ｆ２（＝２８１．２５ｋＨｚ）が得られ、その周期Ｔ１は１／ｆ２（≒３．５５５μｓｅｃ）である。この周波数信号ｆ２が１／２分周器１３において２分周されることにより、デューティ比が５０％の周波数信号ｆ３となる。この周波数信号ｆ３のパルス幅Ｔ１は、図２（ｂ）に示すように、周波数信号ｆ２の周期に対応したパルス幅信号となり、カウンタ１４にイネーブル信号として入力する。カウンタ１４はこの周期Ｔ１の期間に１／５分周器１０から入力する周波数信号ｆ８のパルス数をカウントする。
【００３０】
周期Ｔ１の期間にカウンタ１４に入力する周波数ｆ８のパルス数Ｐ１は、
Ｐ１＝（１／ｆ２）／（１／ｆ８）
＝（１２８／ｆ１）／（１／ｆ８）
＝１２８×（ｆ８／ｆ１）                                  （１）
で求まるので、ＶＣＯ４の発振周波数ｆ４を２０．１６ＨＧｚとした場合の周波数ｆ８の期待値を１．００８ＧＨｚとすると、
Ｐ１＝１２８×（１．００８×１０9）／（３６×１０6 ）
＝３５８４
となる。つまり、１／２分周器１０から出力する周波数信号ｆ８の期待（目標）周波数が１．００８ＧＨｚのときのカウントＰ１は３５８４となり、これが期待カウント値Ｐ０となる。
【００３１】
そして、カウント値が１だけ増えてＰ１＝３５８５となったときの周波数信号ｆ８’は、式（１）から、
ｆ８’＝Ｐ１×ｆ１×（１／１２８）                            （２）
＝３５８５×３６×１０6 ／１２８＝１．００８２８１２５ＧＨｚ
となる。つまり、カウンタ１４の１カウントは２８１．２５ｋＨｚを示すことになり、カウンタ１４は２８１．２５ｋＨｚの分解能を有することになる。これを誤差で表せば、１カウント当たりの周波数ｆ８の検出誤差Ｅ１は、
Ｅ１＝｛（ｆ８’−ｆ８）／ｆ８｝×１００（％）
＝０．０２７９（％）
となり、きわめて高精度で周波数ｆ８を検出することができる。ＶＣＯ４の発振周波数ｆ４は２０．１６ＧＨｚ帯であるので、その周波数ｆ４の１カウント当たりの検出誤差Ｅ２は、
Ｅ２＝２０．１６ＧＨｚ×０．０００２７９＝５．６２ＭＨｚ
となる。
【００３２】
１５はシーケンサであり、フリーラン周波数補正時にカウンタ１４が時間Ｔ１だけ周波数ｆ８のパルスをカウントしたカウント値Ｐ１と期待カウント値Ｐ０との差分を求めて、現在の補正対象となっているＶＣＯ４、注入同期型ＶＣＯ６、注入同期型１／３分周器８、又は注入同期型１／４分周器９に、フリーラン周波数の補正信号を出力する。また、その補正処理のために、スイッチＳＷ１〜ＳＷ４のＯＮ／ＯＦＦ、バッファ回路５、７、注入同期型１／３分周器８のＯＮ／ＯＦＦの切替信号を出力する。
【００３３】
図３（ａ）はシーケンサ１６におけるフリーラン周波数補正の機能ブロックであり、カウンタ１４のカウント値Ｐ１を判定するカウント値判定部１５１と、得られたカウント値Ｐ１に応じてフリーラン周波数の補正信号を出力する制御部１５２を備える。
【００３４】
図３（ｂ）は制御部１５２での補正処理のフローチャートである。フリーラン周波数補正が開始される（Ｓ１）と、現在のカウント値Ｐ１が図２（ｃ）の時刻ｔ１で判定され（Ｓ２）、そのカウント値Ｐ１が期待カウント値Ｐ０であれば終了する（Ｓ３）。しかし、そうでない場合は、得られたカウント値Ｐ１と期待カウント値Ｐ０との差分（Ｐ１−Ｐ０）を検出し（Ｓ４）、その差分に応じてフリーラン周波数の補正値を出力し（Ｓ５）、図２（ｃ）の時刻ｔ１〜ｔ２の期間で補正が行われる。そして、次のカウント期間Ｔ１が経過した時刻ｔ３において確認が行われ、Ｐ１＝Ｐ０であれば補正が完了する（Ｓ３）。
【００３５】
フリーラン周波数の補正を行う際、後記する図５、図７の分周回路ではバイアス切替方式を採用しているので、差分（Ｐ１−Ｐ０）に応じてバイアス電圧を調整して行う。また、後記する図９、図１０のＶＣＯではキャパシタバンク切替方式を採用しているので、キャパシタバンク回路のステップ周波数をＦｓ（ＭＨｚ）とすると、
α・（Ｐ１−Ｐ０）／（Ｆｓ×１００）                            （３）
の計算式からその整数部を算出して、得られた整数値に応じた補正を行う。なお、αはＶＣＯ４とＰＬＬ回路との関係で決まる定数である。例えば、α＝１１２５、Ｆｓ＝５５ＭＨｚ、Ｐ１＝３６００の例では、式（３）は、
[１１２５／（５５×１００）]×（３６００−３５８４）＝３（小数点以下切下）
となり、キャパシタバンクを現在のステップから３段切り替えることになる。このようにして、ほとんどの補正処理は最長でも時刻ｔ３の時点で完了する。つまり、補正に要する時間は、通常では最長３×Ｔ１（≒１０．６６５μｓｅｃ）となる。ただし、補正はＰ１＝Ｐ０になるまで行われるので、３×Ｔ１を超える場合もあり得る。
【００３６】
そして、ＶＣＯ４の周波数ｆ４、注入同期型ＶＣＯ６の周波数ｆ５、注入同期型１／３分周器８の周波数ｆ６、注入同期型１／３分周器９の周波数ｆ７は、注入同期型１／４分周器９の周波数信号ｆ８となったときに、同じ周波数帯であり、この周波数帯の周波数がカウンタ１４に入力するので、カウンタ１４を利用したこの図３に示す補正処理は、ＶＣＯ４、注入同期型ＶＣＯ６、注入同期型１／３分周器８、及び注入同期型１／４分周器９のフリーラン周波数の補正に共通に使用される。
【００３７】
図４はシーケンサ１５によって、注入同期型１／４分周器９→注入同期型１／３分周器８→注入同期型ＶＣＯ６→ＶＣＯ４の順序で、それらのフリーラン周波数の補正処理を行うプログラムのフローチャートである。このプログラムの各処理は、コンピュータによって実行される。
【００３８】
＜注入同期型１／４分周器９のフリーラン周波数の補正（第１処理）＞
補正処理が開始される（Ｓ１１）と、まず注入同期型１／４分周器９のフリーラン周波数の補正が行われる。このときは、スイッチＳＷ１〜ＳＷ４のすべてをＯＦＦに設定し、且つバッファ回路５の動作をＯＦＦさせて（Ｓ１２）、ＶＣＯ４、注入同期型ＶＣＯ６、及び注入同期型１／３分周器８の出力をＰＬＬ回路から分離した状態で、注入同期型１／４分周器９をフリーラン発振させる（Ｓ１３）。そして、その注入同期型１／４分周器９の出力周波数信号を１／５分周器１０で５分周して周波数信号ｆ８としてカウンタ１４に入力させる。
【００３９】
そして、カウンタ１４で期間Ｔ１の内に得られたカウント値Ｐ１をシーケンサ１５において図３で説明したように判定し、周波数信号ｆ８（注入同期型１／４分周器９のフリーラン周波数の１／５）が期待周波数であるときのカウント値Ｐ０と比較し、Ｐ１がＰ０になるように、注入同期型１／４分周器９の発振周波数を補正信号で補正する（Ｓ１４、Ｓ１５）。
【００４０】
図５に注入同期型１／４分周器９の回路構成を示す。Ｍ１〜Ｍ１４はＮＭＯＳトランジスタ、Ｒ１，Ｒ２はバイアス抵抗、Ｒ３〜Ｒ１０は負荷抵抗である。ＶＤＤは高電位電源電圧、ＶＳＳは低電位電源電圧、ＶＢ１，ＶＢ２はバイアス電圧である。この注入同期型１／４分周器９は差動型であるので、注入周波数信号ｆ６と発振（出力）周波数信号ｆ７は差動信号となっている。
【００４１】
ここでは、図６（ａ）に示すように、バイアス電圧ＶＢ１、ＶＢ２を制御することで、注入同期型１／４分周器９の発振フリーラン周波数を変化させる。そして、図６（ｂ）に示すように、出力周波数ｆ７（実際にはカウンタ１４に入力する周波数信号ｆ８）が期待周波数になるロック範囲に入るように、そのフリーラン周波数を補正する。
【００４２】
このように補正することにより、実際の使用時に前段回路から入力する周波数信号ｆ６の周波数がロック範囲に入るようにすれば、出力周波数ｆ７が入力周波数ｆ６の１／４の周波数になる。
【００４３】
＜注入同期型１／３分周器９のフリーラン周波数の補正（第２処理）＞
図４に戻って、注入同期型１／４分周器９のフリーラン周波数の補正が完了すると、注入同期型１／３分周器９のフリーラン周波数の補正が行われる。このときは、スイッチＳＷ１〜ＳＷ３をＯＦＦに設定し、スイッチＳＷ４をＯＮに設定する。且つバッファ回路７も動作をＯＦＦさせて（Ｓ１６）、ＶＣＯ４、注入同期型ＶＣＯ６の出力をＰＬＬ回路から分離した状態で、注入同期型１／３分周器８をフリーラン発振させる（Ｓ１７）。そして、その注入同期型１／３分周器９の出力周波数信号を、フリーラン周波数補正済の注入同期型１／４分周器９で４分周し、さらに１／５分周器１０で５分周して、周波数信号ｆ８としてカウンタ１４に入力さる。
【００４４】
そして、カウンタ１４で期間Ｔ１の内に得られたカウント値Ｐ１をシーケンサ１５において図３で説明したように判定し、周波数信号ｆ８（注入同期型１／４分周器９のフリーラン周波数の１／５）が期待周波数であるときのカウント値Ｐ０と比較し、Ｐ１がＰ０になるように、注入同期型１／４分周器９の発振周波数を補正信号で補正する（Ｓ１８、Ｓ１９）。
【００４５】
図７に注入同期型１／３分周器８の回路構成を示す。Ｍ２１〜Ｍ３４はＮＭＯＳトランジスタ、Ｒ２１，Ｒ２２はバイアス抵抗、Ｌ１〜Ｌ８は負荷である。ここでは、高周波を扱うので、負荷として抵抗ではなくコイルＬ１〜Ｌ８を使用している。ＶＢ３，ＶＢ４はバイアス電圧である。この注入同期型１／３分周器８は差動型であるので、注入周波数信号ｆ５と発振周波数信号ｆ６は差動信号となっている。
【００４６】
ここでは、図８（ａ）に示すように、バイアス電圧ＶＢ３、ＶＢ４を制御することで、注入同期型１／３分周器８の発振フリーラン周波数を変化させる。そして、図８（ｂ）に示すように、出力周波数ｆ６（実際にはカウンタ１４に入力する周波数信号ｆ８）が所定の周波数になるロック範囲に入るように、そのフリーラン周波数を補正する。
【００４７】
このように補正することにより、実際の使用時に前段回路から入力する周波数信号ｆ６の周波数がロック範囲に入るようにすれば、出力周波数ｆ６が入力周波数ｆ５の１／３の周波数になる。
【００４８】
＜注入同期型ＶＣＯ６のフリーラン周波数の補正（第３処理）＞
図４に戻って、注入同期型１／３分周器８のフリーラン周波数の補正が完了すると、注入同期型ＶＣＯ６のフリーラン周波数の補正が行われる。このときは、スイッチＳＷ１，ＳＷ２をＯＦＦに設定し、スイッチＳＷ３，ＳＷ４をＯＮに設定し、且つバッファ回路７を動作をＯＮさせて（Ｓ２０）、ＶＣＯ６をＰＬＬ回路から分離した（バッファ回路５はステップＳ１２でＯＦＦになっている。）状態で、注入同期型ＶＣＯ８をフリーラン発振させる（Ｓ２１）。そして、その注入同期型ＶＣＯ６の発振周波数信号を、フリーラン周波数補正済の注入同期型１／３分周器８で３分周し、フリーラン周波数補正済の注入同期型１／４分周器９で４分周し、さらに１／５分周器１０で５分周して、周波数信号ｆ８としてカウンタ１４に入力させる。
【００４９】
そして、カウンタ１４で期間Ｔ１の内に得られたカウント値Ｐ１をシーケンサ１５において図３で説明したように判定し、周波数信号ｆ８（注入同期型１／４分周器９のフリーラン周波数の１／４）が期待周波数であるときのカウント値Ｐ０と比較し、Ｐ１がＰ０になるように、注入同期型１／４分周器９の発振周波数を補正信号で補正する（Ｓ２２、Ｓ２３）。
【００５０】
図９に注入同期型ＶＣＯ６の回路構成を示す。Ｍ４１〜Ｍ５２はＮＭＯＳトランジスタ、Ｒ４１は制御電圧ＶＣ１を入力させる入力抵抗、Ｒ４２〜Ｒ４９はバイアス抵抗、Ｌ９〜Ｌ１０はタンク回路用コイル、ＶＤ１〜ＶＤ４は制御電圧ＶＣ１によって容量が変化する可変容量ダイオード、Ｃ１〜Ｃ１０はカップリングキャパシタである。また、６１は発振周波数帯切替用キャパシタバンク回路であり、ｎ個（ｎは任意の整数）のキャパシタＣ１１１〜Ｃ１１ｎ、ｎ個のキャパシタＣ１２〜Ｃ１２ｎ、ｎ個のスイッチＳＷ５１〜ＳＷ５ｎで構成されている。６２も発振周波数帯切替用キャパシタバンク回路であり、ｎ個のキャパシタＣ３１１〜Ｃ３１ｎ、ｎ個のキャパシタＣ４２〜Ｃ４２ｎ、ｎ個のスイッチＳＷ６１〜ＳＷ６ｎで構成されている。ＶＢ５，ＶＢ６はバイアス電圧である。この注入同期型ＶＣＯ６は差動型であるので、入力周波数信号ｆ４と出力周波数ｆ５は差動信号となっている。また、送受信機に出力するローカル信号は、直交信号Ｉ，Ｑとして出力される。この直交信号Ｉ，Ｑも差動信号である。
【００５１】
ここでは、制御電圧ＶＣ１を固定した状態で、発振周波数帯切替用キャパシタバンク回路６１、６２のキャパシタを切り替えることにより注入同期型ＶＣＯ６のフリーラン周波数を変化させる。フリーラン周波数の微調整は、前記した制御電圧ＶＣ１によって行う。
【００５２】
このように補正することによって、実際の使用時に前段回路から周波数信号ｆ４が注入されることにより、発振周波数ｆ５が注入周波数信号の周波数ｆ４の３逓倍の周波数になる。
【００５３】
＜ＶＣＯ４のフリーラン周波数の補正（第４処理）＞
図４に戻って、注入同期型ＶＣＯ６のフリーラン周波数の補正が完了すると、ＶＣＯ４のフリーラン周波数の補正が行われる。このときは、スイッチＳＷ３，ＳＷ４をＯＦＦに設定し、且つバッファ回路７の動作をＯＦＦさせるとともに注入同期型１／３分周器８の動作をＯＦＦにして（Ｓ２４）、注入同期型ＶＣＯ６の出力をＰＬＬ回路から分離し、さらにバッファ回路５の動作をＯＮにした状態で（Ｓ２５）、フリーラン周波数の補正済の注入同期型ＶＣＯ６のロックアップを開始する（Ｓ２６）。
【００５４】
そして、位相比較器１の比較論理を固定するとともにチャージポンプ回路２の出力インピーダンスを高インピーダンスにし（Ｓ２７）、スイッチＳＷ１をＯＮしてＶＤＤ／２の電圧をローパスフィルタ３に入力して（Ｓ２８）、ＶＣＯ４を固定の制御電圧ＶＤＤ／２でフリーラン発振させる（Ｓ２９）と、ＶＣＯ４がほぼ中間周波数で発振する。そのＶＣＯ４の発振周波数信号を、ＯＮしているスイッチＳＷ２を経由してフリーラン周波数補正済の注入同期型１／４分周器９で４分周し、さらに１／５分周器１０で５分周して、周波数信号ｆ８としてカウンタ１４に入力させる。
【００５５】
そして、カウンタ１４で期間Ｔ１の内に得られたカウント値Ｐ１をシーケンサ１５において図３で説明したように判定し、周波数信号ｆ８（注入同期型１／４分周器９のフリーラン周波数の１／４）が期待周波数であるときのカウント値Ｐ０と比較し、Ｐ１がＰ０になるように、ＶＣＯ４の発振周波数を補正信号で補正する（Ｓ３０、Ｓ３１）。ＶＣＯ４のフリーラン周波数が目標の周波数になった後は、ＰＬＬ回路のロックアップが開始される（Ｓ３２）。
【００５６】
図１０にＶＣＯ４の回路構成を示す。Ｍ６１〜Ｍ６３はＮＭＯＳトランジスタ、Ｒ５０は制御電圧ＶＣ２を入力させる入力抵抗、Ｌ１１はタンク回路用コイル、ＶＤ５、ＶＤ６は制御電圧ＶＣ２によって容量が変化する可変容量ダイオード、Ｃ１５、Ｃ１６はカップリングキャパシタである。また、４１は発振周波数帯切替用キャパシタバンク回路であり、ｎ個のキャパシタＣ１７１〜Ｃ１７ｎ、ｎ個のキャパシタＣ１８１〜Ｃ１８ｎ、ｎ個のスイッチＳＷ７１〜ＳＷ７ｎで構成されている。ＶＢ７はバイアス電圧である。このＶＣＯ４は差動型であるので、発振周波数信号ｆ４は差動信号となっている。
【００５７】
ここでは、制御電圧ＶＣ２を固定しておいて、発振周波数帯切替用キャパシタバンク回路４１のキャパシタをスイッチＳＷ７１〜ＳＷ７ｎで切り替えることによりＶＣＯ４の発振フリーラン周波数を変化させる。このように補正することにより、実際の使用時に制御電圧ＶＣ２に応じた既定の発振周波数ｆ５の信号が発振される。
【００５８】
＜ロックアップ動作（第５処理）＞
注入同期型ＶＣＯ６のフリーラン周波数の補正が完了した後は、その注入同期型ＶＣＯ６は補正済の周波数でフリーラン発振を開始しており、その後、ＶＣＯ４のフリーラン周波数の補正が完了するとＰＬＬ回路のロックアップ（Ｓ３２）が開始するが、このとき注入同期型ＶＣＯ６もＶＣＯ４の発振周波数でロックアップされる。つまり、ＶＣＯ４と注入同期型ＶＣＯ６のロックアップが同時に行われる。
【００５９】
上述したように、本実施例では、注入同期型１／４分周器９→注入同期型１／３分周器８→注入同期型ＶＣＯ８→ＶＣＯ４の順序でフリーラン周波数の補正を行うので、ＶＣＯ４のフリーラン周波数の補正が完了してから、ＰＬＬロックアップと注入同期型ＶＣＯ８のロックアップを同時に行うことができる。
【００６０】
すなわち、図１１（ａ）に示すように、注入同期型１／４分周器９→注入同期型１／３分周器８→注入同期型ＶＣＯ６→ＶＣＯ４の順序でそれぞれのフリーラン周波数補正を行う時間Ｔ１１〜Ｔ１４は、図２（ｂ）を用いて前述したように、通常では最大でもそれぞれ３×Ｔ１（≒１０．６６５μｓｅｃ）であるが、注入同期型ＶＣＯ６、ＶＣＯ４のロックアップ時間はそれらよりも数倍近く長く（例えば、ループ帯域を１００ｋＨｚとしたときは４０μｓｅｃ）かかる。本実施例のシーケンスでは、このロックアップ時間Ｔ１５を共通化できるので、補正開始からロック完了までにかかる時間を短く（１０．６６２μｓｅｃ×４＋４０μｓｅｃ＝８２．６４８μｓｅｃ）することができる。
【００６１】
注入同期型１／３分周器８を使用しないでＰＬＬ回路を構成した場合のフリーラン周波数の補正は、図１１（ｂ）を用いて前述したように、注入同期型分周器のフリーラン周波数補正→ＶＣＯのフリーラン周波数補正→ＰＬＬロックアップ→注入同期型ＶＣＯのフリーラン周波数補正→注入同期型ＶＣＯのロックアップの順序で行わなければならない。このため、ＰＬＬロックアップと注入同期型ＶＣＯのロックアップを時間Ｔ２３、Ｔ２５で個別に行う必要があるので、補正開始からロック完了までの時間が、本実施例の場合よりも長く（１０．６６２μｓｅｃ×３＋４０μｓｅｃ×２＝１１１．９８９μｓｅｃ）かかる。
【符号の説明】
【００６２】
１：位相比較器、２：チャージポンプ回路、３：ローパスフィルタ、４：ＶＣＯ、５：バッファ回路、６：注入同期型ＶＣＯ、７：バッファ回路、８：注入同期型１／３分周器、９：注入同期型１／４分周器、１０：１／５分周器、１１：可変分周器、１２：１／１２８分周器、１３：１／２分周器、１３１：ＤＦＦ回路、１３２：インバータ、１４：カウンタ、１５：シーケンサ
【図１】
2018026620.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2018026620.tif 000011
【図１０】
2018026620.tif 000012
【図１１】
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