(57)【要約】【課題】デジタルアナログ変換器（ＤＡＣ）終端回路を提供する。【解決手段】本開示の実施形態は、デジタルアナログ変換器（ＤＡＣ）終端回路を提供することができる。単一のまたは複数の並列インピーダンスネットワークは、ＤＡＣのＡＣインピーダンスを低減し、ＤＡＣ速度を上げ、ＤＡＣのセトリング時間を低減するために、ＤＡＣに連結することができる。並列インピーダンスネットワークは、終端の特定のケースでのＤＡＣ端子のうちの１つ以上に、またはＤＡＣ内のノードに連結することができる。一例において、ＤＡＣ基準端子でのＡＣインピーダンスを低減し、速度を上げ、セトリング時間を低減するために、ＤＡＣ端子と並列に連結された単一の終端インピーダンス経路と一緒に、片側Ｔ型終端を使用することができる。一例において、複数のインピーダンスネットワークをＨ型ブリッジ終端ソリューションにおいて使用することができ、これは、高電圧レンジを有する、または高電圧レンジ内の高分解能ＤＡＣに有用であり得る。【選択図】図２Ａ
2018191292.tif 000002
【特許請求の範囲】
【請求項１】
並列インピーダンスネットワークを有するデジタルアナログ変換器（ＤＡＣ）回路であって、
異なる電圧レベルを印加するための一対の電圧基準ノードと、
複数の電圧信号を発生するために前記電圧基準ノード間を連結するためのインピーダンスストリング内に配置されたインピーダンス素子と、
少なくとも第１の終端インピーダンス素子および第２の終端インピーダンス素子を備える終端インピーダンス経路であって、前記終端インピーダンス経路は、前記電圧基準ノードと、前記インピーダンスストリングをシャントして連結された少なくとも前記第２の終端インピーダンス素子との間に連結されている、終端インピーダンス経路と、
デジタル信号を受信し、それに応答して、前記デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために、前記複数の発生された電圧信号のうちの１つ以上を選択的に連結するように構成されているスイッチングネットワークと、を備える、ＤＡＣ回路。
【請求項２】
前記第１の終端インピーダンス素子は、前記電圧基準ノードの１つ、および前記インピーダンスストリングと直列に連結される、請求項１に記載のＤＡＣ回路。
【請求項３】
前記終端インピーダンス経路は、前記インピーダンスストリングと直列に、かつ前記第２の終端インピーダンス素子をシャントして連結される、少なくとも第３の終端インピーダンス素子をさらに備える、請求項１に記載のＤＡＣ回路。
【請求項４】
前記電圧基準ノード間に連結された複数の終端インピーダンス素子を備える第２の終端インピーダンス経路をさらに備え、前記終端インピーダンス経路の少なくとも一部分は、前記インピーダンスストリングを介して前記第２の終端インピーダンス経路の少なくとも一部分をシャントしている、請求項１に記載のＤＡＣ回路。
【請求項５】
前記終端インピーダンス経路および前記第２の終端インピーダンス経路における前記終端インピーダンス素子は、前記ＤＡＣ回路の直線性を微調するための可変インピーダンスを提供するように構成されている、請求項４に記載のＤＡＣ回路。
【請求項６】
前記電圧レベルは、電圧源によって供給される、請求項１に記載のＤＡＣ回路。
【請求項７】
前記電圧レベルは、前記終端インピーダンス経路に連結された電流源によって発生される、請求項１に記載のＤＡＣ回路。
【請求項８】
前記終端インピーダンス経路は、第４の終端インピーダンス素子をさらに備え、前記第４の終端インピーダンス素子は、前記第１および第２の終端インピーダンス素子と直列であり、かつ前記インピーダンスストリングをシャントしている、請求項３に記載のＤＡＣ回路。
【請求項９】
前記第２の終端インピーダンス素子および前記第３の終端インピーダンス素子は、前記第４および第１の終端インピーダンス素子と直列に連結された第５の終端インピーダンス素子に結合される、請求項８に記載のＤＡＣ回路。
【請求項１０】
前記第１の終端インピーダンス素子および前記第５の終端インピーダンス素子の一方または両方は、可変インピーダンスを提供するように構成されている、請求項９に記載のＤＡＣ回路。
【請求項１１】
前記第１の終端インピーダンス素子、前記第２の終端インピーダンス素子、および前記第４の終端インピーダンス素子のうちの１つ内のノードは、前記インピーダンスストリング内のノードをシャントして連結される、請求項１０に記載のＤＡＣ回路。
【請求項１２】
複数の並列インピーダンスネットワークを有するデジタルアナログ変換器（ＤＡＣ）回路であって、
異なる電圧レベルを印加するための一対の電圧基準ノードと、
少なくとも第１の終端インピーダンス素子および第２の終端インピーダンス素子を備える第１の終端インピーダンス経路であって、前記第１の終端インピーダンス経路は、前記電圧基準ノード間に連結される、第１の終端インピーダンス経路と、
少なくとも第３の終端インピーダンス素子および第４の終端インピーダンス素子を備える第２の終端インピーダンス経路であって、前記第２の終端インピーダンス経路は、前記電圧基準ノード間に、かつ前記第１の終端インピーダンス経路をシャントして連結される、第２の終端インピーダンス経路と、
複数の電圧信号を発生するために、前記第１の終端インピーダンス経路と前記第２の終端インピーダンス経路との間を連結するためのインピーダンスストリング内に配置された第１の複数のインピーダンス素子と、
デジタル信号を受信し、それに応答して、合成アナログ電圧ＤＡＣ出力信号を発生するために複数の発生された電圧信号のうちの１つ以上を選択的に連結するように構成されているスイッチングネットワークであって、前記ＤＡＣ出力信号は前記デジタル信号のアナログ表現を提供する、スイッチングネットワークと、を備える、ＤＡＣ回路。
【請求項１３】
前記第１の終端インピーダンス経路の少なくとも第１の部分は、前記第２の終端インピーダンス経路の少なくとも第１の部分をシャントして連結される、請求項１２に記載のＤＡＣ回路。
【請求項１４】
前記第１の終端インピーダンス経路の第２の部分は、前記第２の終端インピーダンス経路の第２の部分をシャントして連結される、請求項１３に記載のＤＡＣ回路。
【請求項１５】
第２のインピーダンスストリング内に配置された第２の複数のインピーダンス素子をさらに備え、前記第２のインピーダンスストリングは、前記インピーダンスストリングをシャントして連結される、請求項１３に記載のＤＡＣ回路。
【請求項１６】
前記インピーダンスストリングの一部分は、前記第２のインピーダンスストリングの一部分をシャントして連結される、請求項１５に記載のＤＡＣ回路。
【請求項１７】
前記インピーダンスストリングの前記一部分は、電流源を介して前記第２のインピーダンスストリングの前記一部分をシャントして連結される、請求項１６に記載のＤＡＣ回路。
【請求項１８】
デジタルアナログ変換器（ＤＡＣ）回路の交流（ＡＣ）インピーダンスを低減するための方法であって、
インピーダンスストリングの第１のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第１の終端インピーダンス素子を介して、一対の電圧基準信号の第１の電圧基準信号を受信するように、インピーダンスストリングを、スイッチング回路を介して構成することと、
シャントＡＣ動作モード中に前記インピーダンスストリングの第２のＡＣ終端インピーダンスを低減するために、前記終端インピーダンス経路の第２の終端インピーダンス素子をシャントして連結されている間に、前記一対の電圧基準信号の第２の電圧基準信号を受信するように、前記インピーダンスストリングを、前記スイッチング回路を介して構成することと、
前記第１の電圧基準信号および前記第２の電圧基準信号を印加することに応答して、複数の電圧基準信号を発生することと、
デジタルデータを含むデジタル信号を受信することと、
前記デジタル信号に応答して、前記デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために、前記複数の発生された電圧信号のうちの１つ以上を選択的に連結することと、を含む、方法。
【請求項１９】
前記第１の電圧基準信号および前記第２の電圧基準信号を受信するように第２の終端インピーダンス経路を構成することをさらに含み、前記第２の終端インピーダンス経路は、前記電圧基準ノード間に連結された複数の終端インピーダンス素子を備える、請求項１８に記載の方法。
【請求項２０】
前記終端インピーダンス経路の少なくとも一部分は、前記インピーダンスストリングを介して、前記第２の終端インピーダンス経路の少なくとも一部分をシャントしている、請求項１９に記載の方法。
【請求項２１】
前記デジタルデータに基づいて、前記シャントＡＣ動作モードから直列低電力動作モードに切り替えることをさらに含み、
前記低電力動作モード中に、前記インピーダンスストリングは、前記終端インピーダンス経路の前記第２の終端インピーダンス素子と直列に連結されている間に、前記一対の電圧基準信号の前記第２の電圧基準信号を受信するように構成されている、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、２０１７年５月４日に出願された米国仮特許出願第６２／５０１，４１６号優先権の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、概して、デジタルアナログ変換器（ＤＡＣ）の分野に関する。より具体的には、本開示は、ＤＡＣ終端回路に関する。
【背景技術】
【０００３】
デジタルアナログ変換器（ＤＡＣ）は、当該技術分野において周知であり、デジタル入力信号を対応する出力アナログ信号に復号するために使用される。入力デジタル信号に対応する出力アナログ電圧が生成される電圧モードで動作するように構成されたＤＡＣは、典型的には、その出力を増幅器（例えば、演算駆動増幅器）によってバッファさせる。
【０００４】
ＤＡＣの出力レンジは、ＤＡＣ設計および実施にとって重要な考慮事項である。図１は、様々なＤＡＣレンジ変更ソリューションを有するＤＡＣ回路例を図示する。図１を参照すると、ＤＡＣ回路１００、１０２、および１０４が図示されている。ＤＡＣ回路１００は、ＤＡＣインピーダンスストリング１１０およびバッファ増幅器１１４を含む。ＤＡＣインピーダンスストリング１１０は、複数のＲ／２Ｒ分圧器鎖を使用するＲ／２ＲＤＡＣなどのラダーＤＡＣであってもよい。この点に関しては、ＤＡＣ回路１００は、Ｒ／２Ｒレンジスケーリングを含む。増幅器１１４の前のＤＡＣ１１０出力をさらにスケーリングするために、ＤＡＣの出力に任意選択の利得抵抗器１１２を使用することができる。
【０００５】
ＤＡＣ回路１０２は、ＤＡＣインピーダンスストリング（ＲＤＡＣ）１１８、バッファ増幅器１２０、および利得抵抗器１１６を含む。ＤＡＣインピーダンスストリング１１８は、複数のＲ／２Ｒ分圧器鎖を使用するＲ／２ＲＤＡＣとすることができる。利得抵抗器１１６は、抵抗ＲＤＡＣと等しくすることができ、ＤＡＣインピーダンスストリング１１８と直列に連結することができる。この点に関し、ＤＡＣ回路１０２は、デュアルストリングレンジスケーリングを含み、ＤＡＣ出力レンジは、ＤＡＣインピーダンスストリング１１８内で、およびまたは利得抵抗器１１６を使用してスケーリングすることができる。
ＤＡＣ回路１０４は、デュアルストリングレンジ選択を使用する。より具体的には、ＤＡＣインピーダンスストリング１２４は、第１の利得抵抗器１２２および第２の利得抵抗器１２６に直列に連結される。第１の利得抵抗器１２２は、ＤＡＣインピーダンスストリング１２４の出力レンジを縮小するために使用することができ、第２の利得抵抗器１２６は、ＤＡＣインピーダンスストリング１２４の出力レンジをシフトアップするために使用することができる。
【０００６】
図１に図示するＤＡＣ回路終端オプションは、直列接続された抵抗器に起因する特定の欠点を有する。より具体的には、図１に図示するＤＡＣ回路は、出力インピーダンスの増加を特徴とすることができ、ＤＡＣ速度（例えば、セトリング速度）を制限し、出力ノイズおよびグリッチングを増加させる。
【発明の概要】
【０００７】
本開示の実施形態は、並列インピーダンスネットワークなどのデジタルアナログ変換器（ＤＡＣ）終端回路を提供することができる。並列インピーダンスネットワークを有するＤＡＣ回路は、異なる電圧レベルを印加するための一対の電圧基準ノード、および複数の電圧信号を発生するために電圧基準ノード間を連結するためのインピーダンスストリング内に配置されたインピーダンス素子を含むことができる。ＤＡＣ回路は、少なくとも第１の終端インピーダンス素子と第２の終端インピーダンス素子とを含む終端インピーダンス経路も含むこともできる。終端インピーダンス経路は、電圧基準ノードおよびインピーダンスストリングをシャントして連結された少なくとも第２の終端インピーダンス素子の間に連結される。ＤＡＣ回路はまた、デジタル信号を受信し、それに応答して、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために複数の発生された電圧信号の１つ以上を選択的に連結するように構成されたスイッチングネットワークを含むこともできる。
【０００８】
特定の実施形態では、複数の並列インピーダンスネットワークを有するＤＡＣ回路は、異なる電圧レベルを印加するための一対の電圧基準ノード、第１の終端インピーダンス経路、および第２の終端インピーダンス経路を含む。第１の終端インピーダンス経路は、少なくとも第１の終端インピーダンス素子と第２の終端インピーダンス素子とを含み、第１の終端インピーダンス経路は電圧基準ノード間に連結される。第２の終端インピーダンス経路は、少なくとも第３の終端インピーダンス素子と第４の終端インピーダンス素子とを含む。第２の終端インピーダンス経路は、電圧基準ノード間に連結され、かつ第１の終端インピーダンス経路をシャントする。ＤＡＣ回路は、複数の電圧信号を発生するために、第１の終端インピーダンス経路と第２の終端インピーダンス経路との間を連結するためにインピーダンスストリング内に配置された第１の複数のインピーダンス素子をさらに含むことができる。ＤＡＣ回路は、デジタル信号を受信し、それに応答して、合成アナログ電圧ＤＡＣ出力信号を発生するために複数の発生された電圧信号の１つ以上を選択的に連結するように構成されたスイッチングネットワークをさらに含むことができ、ＤＡＣ出力信号はデジタル信号のアナログ表現を提供する。
【０００９】
特定の実施形態では、デジタルアナログ変換器（ＤＡＣ）回路の交流（ＡＣ）インピーダンスを低減する方法が提供される。本方法は、インピーダンスストリングの第１のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第１の終端インピーダンス素子を介して一対の電圧基準信号の第１の電圧基準信号を受信するようにインピーダンスストリングを構成することを含むことができる。本方法は、シャントＡＣ動作モード中にインピーダンスストリングの第２のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第２の終端インピーダンス素子をシャントして連結されている間に、一対の電圧基準信号の第２の電圧基準信号を受信するようにインピーダンスストリングを構成することをさらに含むことができる。本方法は、第１の電圧基準信号および第２の電圧基準信号を印加することに応答して、複数の電圧基準信号を発生することをさらに含むことができる。本方法は、デジタルデータを含むデジタル信号を受信することをさらに含むことができる。方法は、デジタル信号に応答して、複数の発生された電圧信号の１つ以上を選択的に連結して、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生することをさらに含むことができる。
【００１０】
別の例では、埋め込まれたセンサシステムの処理ユニット上で実行されるとき、処理ユニットが本明細書で説明される方法の１つ以上のステップを実行することを引き起こす命令を含むための少なくとも１つのコンピュータ可読記憶媒体を提供することができる。処理ユニットは、クラウドベースまたはエッジベースのコンピューティング環境に関連付けることができる。処理ユニットは、コントローラ、マイクロコントローラ、マイクロコンピュータまたはミニコンピュータ、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、および中央処理装置（ＣＰＵ）を含むことができる。処理ユニットは、単一のユニットではなく、分散処理ネットワーク（例えば、クラウドネットワーク）を介して達成することもできる。
【００１１】
この概要は、本特許出願の主題の概要を提供することを意図している。本発明の排他的または包括的な説明を提供することを意図するものではない。詳細な説明が、本特許出願に関するさらなる情報を提供するために含まれる。
【図面の簡単な説明】
【００１２】
【図１】様々なＤＡＣレンジ変更ソリューションを備えたＤＡＣ回路例を図示する。
【図２Ａ】一実施形態例による、基準端子間の片側終端ネットワークを有するＤＡＣを示す。
【図２Ｂ】一実施形態例による、基準端子間の電流源を使用する片側終端ネットワークを有するＤＡＣを示す。
【図３】実施形態例による、単一または複数のシャントノードを有する基準端子間の片側終端ネットワークを使用するＤＡＣ例を示す。
【図４】実施形態例による、可変減衰を有する片側終端ネットワークを使用するＤＡＣ例を示す。
【図５】実施形態例による、ＤＡＣの両側の基準ノート間に別個の終端インピーダンス経路を有する両側終端ネットワークを使用するＤＡＣ例を示す。
【図６】実施形態例による、可変減衰を有し、ネットワーク間に任意選択の並列終端経路を有する両側終端ネットワーク使用するＤＡＣ例を示す。
【図７】一実施形態例による、片側終端インピーダンスネットワークを使用して、直列ＤＣモードとシャントＡＣモードとの間の切り替えをするＤＡＣ回路のマルチモード動作を示す。
【図８】一実施形態例による、片側終端インピーダンスネットワークおよび複数のシャントノードを使用して、直列ＤＣモードとシャントＡＣモードとの間の切り替えをするＤＡＣ回路のマルチモード動作を示す。
【図９】実施形態例による、ＤＡＣ内シャントを有する片側終端ネットワークを使用するＤＡＣ例を示す。
【図１０】一実施形態例による、ＤＡＣ回路の交流（ＡＣ）インピーダンスを低減するための機能例のフローチャートを示す。
【００１３】
図面では、必ずしも一定の縮尺で描かれておらず、同様の数字は異なる図で類似の構成要素を示すものとする。異なる文字接尾辞を有する同様の数字は、同様の構成要素の異なる事例を表わすものとする。図面は、本明細書で論じられる様々な実施形態を、例として、ただし限定するものではなく、一般的に図示する。
【発明を実施するための形態】
【００１４】
提案された技術によれば、ＤＡＣの交流（ＡＣ）インピーダンスを低減し、ＤＡＣ速度を増加させ、ＤＡＣおよびシステムのセトリング時間を低減し、および、それ以外では、ＤＡＣ伝達関数（例えば、コード依存ネットワーク構成および較正能力に関連付けた）を変更するために、１つ以上の並列インピーダンスネットワークをＤＡＣに連結することができる。１つ以上の並列インピーダンスネットワーク（または終端インピーダンス経路）は、終端の特定の場合に１つ以上のＤＡＣ端子に連結することができる。一例において、並列インピーダンスネットワーク内の１つ以上のノードをＤＡＣモジュール内のノードに連結することができる。一例において、ＤＡＣ基準端子のＡＣインピーダンスを低減し、速度を上げ、セトリング時間を低減するために、片側Ｔ型終端は、ＤＡＣ基準端子と並列に連結された単一の終端インピーダンス経路で使用することができる。一例において、高電圧レンジの高分解能ＤＡＣに有用であり得るＨ型ブリッジ終端ソリューションに複数のインピーダンスネットワークを使用することができる。１つ以上の抵抗（または他のインピーダンス）を各終端インピーダンス経路内で使用することができる。一例において、各終端インピーダンス経路内のインピーダンスを可変にして、より広いＤＡＣダイナミックレンジのために可変ＤＡＣレンジを達成することができる。
【００１５】
図２Ａは、一実施形態例による、基準端子間の片側終端ネットワークを有するＤＡＣを示す。図２Ａを参照して、ＤＡＣ回路２００Ａは、インピーダンスストリング２０８（ＲＤＡＣと略記される）、バッファ増幅器２１０、および終端インピーダンス経路を形成する利得抵抗器２０２Ａおよび２０４を含む。図２Ａに見られるように、利得抵抗器２０２Ａおよび２０４によって形成される終端インピーダンス経路は、基準電圧を発生する基準ノード間に連結することができ、ノードの１つを接地に連結することができる。一例において、Ｒ利得１ＡおよびＲ利得１Ｂは、Ｔ型構成でＤＡＣインピーダンスストリング２０８と連結することができる。より具体的には、Ｒ利得１ＡはＤＡＣインピーダンスストリング２０８と直列に連結することができ、Ｒ利得１ＢはＤＡＣインピーダンスストリング２０８と並列に連結することができる。Ｒ利得１Ｂが非常に高い事例では、ＤＡＣ回路２００Ａは、図１のＤＡＣ回路１０４と同様になる。Ｒ利得１ＡおよびＲ利得１ＢがＤＡＣインピーダンスストリング２０８の抵抗（ＲＤＡＣ）よりも小さい事例では、出力電圧信号Ｖｄａｃは、Ｒ利得１Ａ：Ｒ利得１Ｂの比によって主に設定される。
【００１６】
一例において、ＤＡＣインピーダンスストリング２０８の出力レンジをシフトするために、第３の利得抵抗器２０６（Ｒ利得２）をＤＡＣインピーダンスストリング２０８と直列に、そして利得抵抗器２０４をシャントして連結することができる。Ｒ利得１Ａ、Ｒ利得１Ｂ、およびＲ利得２が０に近い事例では、ＤＡＣ回路２００Ａの最大出力抵抗はＲＤＡＣ／２であり、ＤＡＣ回路２００Ａに対してインピーダンスハードリミットをもたらす。
【００１７】
この点に関して、Ｒ利得１ＡおよびＲ利得１Ｂ（同時にＲ利得２、もし使用するなら）の値が低いと、ＤＡＣ回路２００ＡのＡＣインピーダンスの低下をもたらし、同時にＤＡＣノイズの減少、セトリング時間の低減（すなわち、ＤＡＣ速度は増加）、およびグリッチングをもたらす。
【００１８】
一例において、ＤＡＣインピーダンスストリング２０８は、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号の第１の表現を発生するために、デジタル信号を受信し、複数の発生された電圧信号（例えば、ＤＡＣインピーダンスストリング２０８内の複数のインピーダンス素子によって発生された電圧信号）の１つ以上を選択的に連結するように構成されたスイッチングネットワーク２０９を含むことができる。アナログ電圧ＤＡＣ出力信号の第１の表現は、バッファ増幅器２１０によってバッファすることができ、前記バッファ増幅器は、アナログ電圧出力信号（例えば、Ｖｄａｃ）の第２の表現を出力することができる。
【００１９】
一例において、スイッチングネットワークは、ＭＯＳスイッチ、ＣＭＯＳ、ＦｉｎＦＥＴ、ゲートオールアラウンド（ＧＡＡ）ＭＯＳスイッチ、マイクロ電気機械スイッチ（ＭＥＭＳ）、およびナノ電気機械スイッチ（ＮＥＭＳ）などの１つ以上のスイッチ、同時に他のタイプのスイッチを含むことができる。
【００２０】
図２Ｂは、一実施形態例による、基準端子間の電流源を使用する片側終端ネットワークを有するＤＡＣを示す。図２Ｂを参照して、ＤＡＣ終端インピーダンス経路内の利得抵抗器２０２Ａの代わりに電流源２０２Ｂが使用されている点を除いて、ＤＡＣ回路２００Ｂは、図２ＡのＤＡＣ回路２００Ａと同じ素子を含む。一例において、電流源２０２ＢはＤＡＣ回路２００Ｂの外部にあることができ、基準端子の少なくとも１つに連結することができる。この点に関して、基準ノードは、目標基準レベルを達成するために、電圧レベル、電流源、または他のタイプの能動回路によって駆動されることができる。
【００２１】
図３は、実施形態例による、単一または複数のシャントノードを有する基準端子間の片側終端ネットワークを使用するＤＡＣ例を示す。図３を参照して、片側終端ネットワークを使用する様々なＤＡＣ回路３０２〜３０８が図示されている。例えば、ＤＡＣ回路３０２は、インピーダンスストリング３１４（ＲＤＡＣとして指し示される全抵抗／インピーダンスを有する）および終端インピーダンス経路を形成する利得抵抗器３１０および３１２を含む。図３に見られるように、利得抵抗器２０２Ａ（Ｒ利得１Ａ）および２０４（Ｒ利得１Ｂ）によって形成された終端インピーダンス経路は、Ｔ型構成でＤＡＣインピーダンスストリング３１４と連結することができる。より具体的には、シャントノード３１６で、Ｒ利得１Ａ３１０をＤＡＣインピーダンスストリング３１４と直列に連結することができ、Ｒ利得１Ｂ３１２を、ＤＡＣインピーダンスストリング３１４と並列に連結することができる。
【００２２】
以下は、ＤＡＣ回路３０２の回路解析例である：
Ｒ利得２＝０と仮定すると（図３に見られるように、Ｒ利得２はＤＡＣ回路３０２で使用されない）、ＤＡＣ分割（またはスケーリング）係数ｍは次のように定義することができる：
【００２３】
（Ｒｄａｃ／／Ｒ利得１ｂ）／（（Ｒｄａｃ／／Ｒ利得１ｂ）＋Ｒ利得１ａ）＝１／ｍ
さらに、Ｒ利得１ａ＝Ｒ利得、Ｒ利得１ｂ＝ｋ＊Ｒ利得、およびＲ利得＝ｋ２＊Ｒｄａｃと仮定する（すなわち、Ｒ利得１ａはＤＡＣインピーダンスに対してスケーリングされる）。係数ｍの式を解くと、設計選択に依存して以下の解を提供する：
【数１】
2018191292.tif 000003
【００２４】
結果のＲ利得１ｂの式は、ＤＡＣストリングインピーダンス（Ｒｄａｃ３１４）が制限的選択であることを指し示し、これは、終端ネットワークインピーダンス（Ｒ利得１ａおよびＲ利得１ｂ）を設計する際に最初に考慮することができる。
【００２５】
一例において、ＤＡＣストリングインピーダンス（Ｒｄａｃ３１４）は、全回路インピーダンスに等しいことができる（すなわち、Ｒｔｏｔａｌ＝Ｒｄａｃで、再構成または分割が起きていないＤＡＣ回路３０２の基準入力に現れる）。結果として得られるインピーダンス式は次のとおりである：
【数２】
2018191292.tif 000004
図３を参照して、ＤＡＣ回路３０４は、Ｔ型構成で連結された終端インピーダンス経路を形成するインピーダンスストリング３２２（ＲＤＡＣとして指し示される全抵抗／インピーダンスを有する）および利得抵抗器３１８、３２０、かつ３２４を含む。より具体的には、シャントノード３２６において、利得インピーダンスＲ利得１Ａ３１８は、ＤＡＣインピーダンスストリング３２２および利得インピーダンスＲ利得２３２４と直列に連結することができ、Ｒ利得１Ｂ３２０は、ＤＡＣインピーダンスストリング３２２をシャントして連結することができる。
【００２６】
以下は、ＤＡＣ回路３０４の回路解析例である：
ＤＡＣ回路３０４の分割（またはスケーリング）係数ｍは次のように定義することができる：
（（Ｒｄａｃ＋Ｒ利得２）／／Ｒ利得１ｂ）／（（（（Ｒｄａｃ＋Ｒ利得２）／／Ｒ利得１ｂ）＋Ｒ利得１ａ）＝１／ｍ、
ここで、
Ｒ利得１ａ＝Ｒ利得＝ｋ２＊Ｒｄａｃ、
Ｒ利得１ｂ＝ｋ＊Ｒ利得、
Ｒ利得２＝ｋ３＊Ｒ利得、
Ｒｄａｃ＋Ｒ利得２＝ｋ４＊Ｒｄａｃ
【００２７】
ＤＡＣ回路３０２の上記解析は、Ｒｄａｃをｋ４＊Ｒｄａｃに置き換えて再利用することができる。この点に関して、最小のＤＡＣ出力レベルは、分割比ｍとＲｄａｃ：Ｒ利得２比の組み合わせになっている。それによって、利得抵抗Ｒ利得２は、最小ＤＡＣ出力レベル上のオフセットを生み出すために使用できるが、ノイズの追加とＤＡＣ帯域幅の削減を伴う。
【００２８】
利得抵抗Ｒ利得２は、ＤＡＣインピーダンスストリング抵抗ＲＤＡＣとの関係で、次のように表現できる：Ｒ利得２＝ＲＤＡＣ＊ＶＺＳ／（ＶＦＳ−ＶＺＳ）およびＲＤＡＣ＋Ｒ利得２＝ＲＤＡＣ＊ＶＦＳ／（ＶＦＳ−ＶＺＳ）＝ＲＤＡＣ＊ｋ４、ここで、ｋ４はゼロスケールの新しいスカラであって、ｋ４＝ＶＦＳ／（ＶＦＳ−ＶＺＳ）であり、ＶｚｓおよびＶｆｓはそれぞれゼロスケールおよびフルスケール電圧である。終端インピーダンス経路の設計考慮事項の例には、Ｒｄａｃおよびｋ４を選択することによって特定のレベルのＤＡＣパワーとノイズを設定して、ターゲット出力レベルを定義することを含むことができる。ＤＡＣ速度が十分である構成では、直列減衰（例えば、ＤＡＣインピーダンスストリングと直列の抵抗）で十分かもしれない。ＤＡＣ速度が不十分な構成では、速度を向上させる（例えば、追加のインピーダンス素子を使用せずに同じインピーダンスストリングを再使用することによって、任意選択的に新しい、追加回路を使用することによって、または特定の回路をバイパスすることによって減少した回路のセットを使用することによって）ために、追加の終端インピーダンスがＤＡＣ回路３０４に追加されてもよい。
【００２９】
一例において、ＤＡＣ回路３０４は、ＤＡＣの線形性を変更することなく、ＤＡＣインピーダンスストリング３２２の底部のＡＣインピーダンスを改善するために、追加のシャントを（例えば、ライン３２７によって指し示される位置に）使用することができる。例えば、ＤＡＣインピーダンスストリング３２２内の中点は、ＤＡＣインピーダンスストリング３２２と並列の終端インピーダンスストリング内のポイント（例えば、利得抵抗器３２０内の中点）をシャントして連結することができる。別の例では、ＤＡＣインピーダンスストリング３２２および利得抵抗器３２４の中点は、ＤＡＣインピーダンスストリング３２２と並列である終端インピーダンスストリング内のポイントをシャントして連結することができる。すでに並列に（またはシャント）接続されているＤＡＣインピーダンスストリング間の付加的な連結は、中間コードでＡＣインピーダンス（Ｚ）を下げ、同時にＤＡＣの直流（ＤＣ）性能およびＤＡＣ回路の積分非直線性（ＩＮＬ）に強い影響を与えるために使用することができる。
【００３０】
以下は、ＤＡＣ回路３０４のＡＣインピーダンス（Ｚ）例である。これは、正の電圧基準と負の基準レベルとして使用されるゼロボルトを有し、正の基準からＤＡＣインピーダンスＲｄａｃの頂部端子への減衰係数はｍ（例えば、２分割に対してはｍ＝２）と指定することができる単一電源の例である。Ｒｔｏｔａｌは、基準端子間の全インピーダンスまたは等価インピーダンスを指定するものとする。Ｒ利得２は、Ｒｄａｃオフセット抵抗器を指し示す。所与のＲｄａｃ、ＲｔｏｔａｌおよびＲｄａｃ減衰係数（ｍ）に対して、Ｒ利得２は次のように決定することができる：
Ｒ利得１ａ＝Ｒｔｏｔａｌ＊（ｍ−１）／ｍ（すなわち、Ｒ利得１ａは基準レンジの減衰を行う）、
Ｒ利得１ｂ／／（Ｒｄａｃ＋Ｒ利得２）＝Ｒｔｏｔａｌ／ｍ（ＤＡＣ減衰ネットワークの第２の部分）。
【００３１】
Ｒ利得１ａは、ｍおよびＲｔｏｔａｌによって定義することができ、Ｒ利得１ｂは、ｍ、Ｒｔｏｔａｌ、およびＲｄａｃによって定義することができ、次式のとおりである：Ｒ利得１ｂ＝Ｒｔｏｔａｌ＊（Ｒｄａｃ＋Ｒ利得２）／（ｍ＊（Ｒｄａｃ＋Ｒ利得２）−Ｒｔｏｔａｌ）。
【００３２】
Ｒｄａｃの頂部のＡＣインピーダンス（Ｚ＿ｄａｃｔｏｐ）は、Ｒ利得１ａ／／Ｒ利得１ｂ／／（Ｒｄａｃ＋Ｒ利得２）である。Ｒ利得１ｂ／／（Ｒｄａｃ＋Ｒ利得２）⇒Ｒｔｏｔａｌ／ｍ（減衰係数ｍの定義による）。Ｒ利得１ａ／／Ｒ利得１ｂ／／（Ｒｄａｃ＋Ｒ利得２）⇒Ｒｔｏｔａｌ＊（ｍ−１）／ｍ／／Ｒｔｏｔａｌ／ｍ⇒Ｚ＿ｄａｃｔｏｐ＝Ｒｔｏｔａｌ＊（ｍ−１）／ｍ２。
【００３３】
上記のＺ解は、所与のＲｄａｃ値に対するＡＣインピーダンスを低減する（追加のネットワーク電力を犠牲にして）ために使用することができる。
【００３４】
図３を参照して、ＤＡＣ回路３０６は、インピーダンスストリング３３４、３３６、および３３８（Ｒｄａｃ１ａ、Ｒｄａｃ１ｂ、およびＲｄａｃ１ｃとして指し示される全抵抗／インピーダンスを有する）および、ＡＣインピーダンス（Ｚ）を低下させるためのＤＡＣインピーダンスストリングと共に２つのシャントノード３４０および３４２を有して終端インピーダンス経路を形成する利得抵抗器３２８、３３０、および３３２を含む。
【００３５】
図３に見られるように、回路３０４の利得抵抗器は、回路３０６を得るために（ノード３４０および３４２でシャント接続を適用する前に）分解することができる。より具体的には、Ｒｄａｃ１ｂをＲｄａｃ１ｂ１３３０とＲｄａｃ１ｂ２３３２に分離することができる。Ｒｄａｃ（３２２）および＋Ｒ利得２（３２４）はＲｄａｃ１およびＲｄａｃ２（３３８）に分離することができ、Ｒ利得２は任意選択である。Ｒｄａｃ１はＲｄａｃ１ａ（３３４）およびＲｄａｃ１ｂ（３３６）に分離することができる。回路３０２（Ｒ利得２＝０）の上記解析から：
【数３】
2018191292.tif 000005
【００３６】
一例において、ＤＡＣ回路３０６は、同じ頂部および底部終端抵抗、すなわち、Ｒｄａｃ１ａ＝Ｒ利得１ｂ２／／Ｒｄａｃ２、をとって平衡をとることができる。この場合、出力電圧（Ｖ出力）は、Ｒｄａｃ１ａおよびＲｄａｃ１ｂインピーダンスストリングの中心（すなわち、Ｒｄａｃ１ａ＝Ｒｄａｃ１ｂ）から発生させることができる。
【００３７】
Ｒ利得２＝０の例では、ＤＡＣ回路３０６の抵抗は、ＤＡＣコア（Ｒｄａｃ）によって設定することができる。Ｒｄａｃ１ａ抵抗器は、
【数４】
2018191292.tif 000006
となるように、減衰（ｍ）およびＲｄａｃによって設定することができる。限定的な場合、ｍ＝１（減衰なし）かつＲ利得１ａ＝０（すなわち、それが存在しない）では：
【数５】
2018191292.tif 000007
【００３８】
一例において、回路３０４のＲ利得２（および回路３０６のＲｄａｃ２）はゼロにすることができ、Ｒ利得１ａ、Ｒ利得１ｂ１およびＲ利得１ｂ２によって形成された終端インピーダンスストリングを使用する同等のＤＡＣ回路３０８をもたらし、ＤＡＣインピーダンス３５０（Ｒｄａｃ１ａおよびＲｄａｃ１ｂによって形成される）間に２つのシャントノード３５２および３５４を有する。Ｒｄａｃストリングの第２の端子（３３６）は、シャントノード３５４で第１の減衰ネットワーク（Ｒ利得１ｂ１３４６によって形成される終端インピーダンスストリング）に連結される。この点に関して、Ｒ利得１ｂ２３３２は、ＤＡＣ回路３０８に見られるように、ＤＡＣインピーダンスストリング３５０の頂部および底部のＡＣインピーダンスを低減するために、１つのインピーダンスネットワーク（Ｒ利得１ｂ２／／Ｒ利得２３４８）としてＲ利得２と合併することができる。Ｒｄａｃストリング３５０の底部をシャントノード３５４を介してＲ利得１ｂ１３４６の等価点に連結することは、ＩＮＬに影響を与えないが、ＤＡＣ回路３０８の終点の正確さおよび精度に影響を及ぼし、同時にＡＣインピーダンス（Ｚ）を低減する。この場合、Ｒ利得１ｂ２およびＲ利得２は、インピーダンスストリング３４８として一緒に合併され、その結果、性能改善ならびに面積および部品コストの節減をもたらす
【００３９】
ＤＡＣ回路３０４に関連して、ＡＣインピーダンスＺを最小にすることに基づいて抵抗器スプリット（およびシャントノード３４０および３４２の位置）を実行することができる。例えば、比率Ｒ利得１ｂ１：Ｒ利得１ｂ２およびＲｄａｃ１：Ｒｄａｃ２は比率最適化で決定することができる。一例において、両方の比率が同じであってもよい。
【００４０】
ＤＡＣインピーダンスストリング抵抗Ｒｄａｃおよびｍは、Ｒ利得１ａおよびＲ利得１ｂを限定することができる。
【００４１】
以下は、ＤＡＣ回路３０４（図３）と比較してＤＡＣ回路１０４（図１）に関連する回路解析である。直列連結ＤＡＣ回路１０４に対して、基準電圧は１．８Ｖであり、ＤＡＣ出力レンジは０．２Ｖから１Ｖである。ＲＤＡＣ減衰係数ｍ１ａ（Ｒｄａｃの頂部の）およびｍ２ａ（Ｒｄａｃの底部の）は次のとおりである：
ｍ１ａ＝（Ｒ利得１＋ＲＤＡＣ  ＋Ｒ利得２）／（ＲＤＡＣ  ＋Ｒ利得２）＝９／／５＝１．８、
（ＲＤＡＣ＋Ｒ利得２）＝１／ｍ１ａ＊（Ｒ利得１＋ＲＤＡＣ＋Ｒ利得２）、
Ｒ利得１＝（ＲＤＡＣ＋Ｒ利得２）＊（ｍ１ａ−１）、
ｍ２ａ＝Ｒ利得２／（Ｒ利得１＋ＲＤＡＣ  ＋Ｒ利得２）＝１／９、
ｍ１ａに関連するＲｔｏｔａｌ（Ｖｒｅｆ端子間の負荷）のＲ利得１部分は：
Ｒ利得１＝Ｒｔｏｔａｌ＊（ｍ１ａ−１）／ｍ１ａ、
Ｖ出力比４：４：１→Ｒ利得１：ＲＤＡＣ：Ｒ利得２、Ｒの数は詳細設計で定義される、
ＲＤＡＣ＝Ｒ利得１およびＲ利得＝Ｒ利得１／４（４：４：１比のため）、例えば、Ｒ利得１＝６４Ｒ、ＲＤＡＣ＝６４Ｒ、Ｒ利得２＝１６Ｒ。
【００４２】
ＤＡＣ回路３０４の単一シャントノード（３２６）設計に関連して：
Ｒｄａｃの頂部の減衰はｍ１ｂ＝（Ｒ利得１Ａ＋Ｒ利得１Ｂ／／（ＲＤＡＣ＋Ｒ利得２））／（Ｒ利得１Ｂ／／（ＲＤＡＣ＋Ｒ利得２））、
Ｒｄａｃの底部の減衰はｍ２ｂ＝Ｒ利得２／（ＲＤＡＣ＋Ｒ利得２）／ｍ１ｂ、
Ｒ利得２＝（ｍ１＊ｍ２／（１−ｍ１＊ｍ２））＊ＲＤＡＣ＝ｋ２＊ＲＤＡＣ（ｋ２は、式を単純化するために事前定義することができる）、同じ回路を再使用する場合：：Ｒ利得１＝Ｒ利得１Ａ＋Ｒ利得１Ｂ
Ｒ利得１＝ｋ＊ＲＤＡＣ、Ｒ利得１Ａ＝ｋ１＊ＲＤＡＣ、Ｒ利得１Ｂ＝Ｒ利得１−Ｒ利得１Ａ＝（ｋ−ｋ１）＊ＲＤＡＣと仮定すると、式は、出力電圧を目標と等しくする回路に基づいて解く（またはｋ１をスイープする）ことができる：
ｍ１ｂ＝［ｋ１＊ＲＤＡＣ＋（ｋ−ｋ１）＊ＲＤＡＣ／／（ＲＤＡＣ＋ｋ２＊ＲＤＡＣ）］／［（ｋ−ｋ１）＊ＲＤＡＣ／／（ＲＤＡＣ＋ｋ２＊ＲＤＡＣ）］。簡略化の後：
ｍ１ｂ＝｛ｋ１＊ＲＤＡＣ＋（ｋ−ｋ１）＊（１＋ｋ２）／［（ｋ−ｋ１）＋（１＋ｋ２）］＊ＲＤＡＣ｝／｛（ｋ−ｋ１）＊（１＋ｋ２）／［（ｋ−ｋ１）＋（１＋ｋ２）］＊ＲＤＡＣ｝、
ｍ１ｂ＝ｋ１＊［１／（１＋ｋ２）＋１／（ｋ−ｋ１）］＋１、
ｋ１に関して再整理し、Ｒ利得１Ａの設計スカラ解は以下となる：
ｋ１２＋（１＋ｋ２）＊ｋ１−（ｍ１−１）＊（ｋ−ｋ１）＊（１＋ｋ２）＝０、および
ｋ１２−［ｍ１＊（１＋ｋ２）＋ｋ］＊ｋ１−（ｍ１−１）＊（１＋ｋ２）＊ｋ＝０。ｋ１を得るために式を解いた後：
ｂ＝−ｍ１＊（１＋ｋ２）−ｋ、ａ＝１、ｃ＝（ｍ１−１）＊（１＋ｋ２）＊ｋ、および
二次方程式解：ｋ１＝［−ｂ＋ｓｑｒｔ（ｂ２−４＊ａ＊ｃ）］／２／ａまたは［−ｂ−ｓｑｒｔ（ｂ２−４＊ａ＊ｃ）］／２／ａ。この場合、ｍ１＝１．８、ｍ２＝１／９、ｋ２＝１／４、およびｋ１≒０．３４である。Ｒ利得１Ｂが負の値（すなわち、虚数値）になるため、１つの解を除去することができる。したがって、解はＲ利得１Ａ≒２２Ｒ、Ｒ利得１Ｂ＝４２Ｒ、Ｒ利得２＝１６（Ｒ利得１＝Ｒ利得１Ａ＋Ｒ利得１Ｂ（＝６４Ｒ）という制約は保持することができる）である。
【００４３】
ＤＡＣ回路１０４に対して：ＲＤＡＣの頂部のＡＣインピーダンスは、Ｒ利得１／／（ＲＤＡＣ＋Ｒ利得２）≒３５．５Ｒであり、合成抵抗（基準端子間の等価Ｒｌｏａｄ）は、Ｒ利得１＋ＲＤＡＣ＋Ｒ利得２＝１４４Ｒであり、ＲＤＡＣ頂部でのＡＣインピーダンス／基準負荷抵抗は、Ｚ／Ｒｌｏａｄ＝３５．５／１４４≒０．２５である。
【００４４】
ＤＡＣ回路３０４に対して：ＲＤＡＣの頂部のＡＣインピーダンスは、Ｒ利得１Ａ／／［Ｒ利得１Ｂ／／（ＲＤＡＣ＋Ｒ利得２）］≒１２Ｒであり、合成抵抗（基準端子間の等価Ｒｌｏａｄ）は、Ｒ利得１Ａ＋Ｒ利得１Ｂ／／（ＲＤＡＣ＋Ｒ利得２）≒４９．５Ｒであり、ＲＤＡＣ頂部でのＡＣインピーダンス／基準負荷抵抗は、Ｚ／Ｒｌｏａｄ＝１２／４９．５≒０．２５である。
【００４５】
図４は、実施形態例による、可変減衰を有する片側終端ネットワークを使用するＤＡＣ例を示す。図４を参照して、ＤＡＣ回路４０２は、ＤＡＣインピーダンスストリング４１２、および終端インピーダンス経路を形成する利得抵抗器４０６、４０８、かつ４１０を含む。終端インピーダンス経路は、２つのシャントノード４１４および４１６でＡＣインピーダンスを低下させるためのＤＡＣインピーダンスストリング４１２でシャントされている。一例において、利得抵抗器４０６、４０８、および４１０の１つ以上は、ＤＡＣ回路４０２の付加的微調のための可変インピーダンスを提供することができる。図４に示すように、利得抵抗器４０６および４１０は、可変抵抗器またはデジタルポテンショメータを含むことができる。
【００４６】
以下は、片側、２端子（例えば、２つのシャントノード４１４／４１６）ＤＡＣ回路４０２に対するＡＣインピーダンスである。下記の解析の目的のために、Ｒ利得１ａ４０６、Ｒ利得１ｂ１４０８、およびＲ利得１ｂ２４１０は、Ｒ利得１ａ＊、Ｒ利得１ｃ、およびＲ利得１ｂ＊として指定されている。Ｒｄａｃ減衰係数の頂部はｍ１と指定され、Ｒｄａｃ減衰係数の底部はｍ２と指定され、Ｒｔｏｔａｌは基準端子間の全または等価インピーダンスである。所与のＲｄａｃ、Ｒｔｏｔａｌ、減衰係数（ｍ１およびｍ２）、およびＲ利得２に対して：
Ｒ利得１ａ＊＝Ｒｔｏｔａｌ＊（ｍ１−１）／ｍ１（すなわち、Ｒ利得１ａ＊は、上部基準レンジ減衰を行う）。
【００４７】
Ｒ利得１ｂ＊＝Ｒｔｏｔａｌ／ｍ２（すなわち、Ｒ利得１ｂ＊は、下部基準レンジ減衰を行う）。
【００４８】
Ｒ利得１ａは、ｍおよびＲｔｏｔａｌで定義することができ、Ｒ利得１ｂは、Ｍ、ＲｔｏｔａｌおよびＲｄａｃによって次のように定義できる：Ｒ利得１ｂ＝Ｒｔｏｔａｌ／ｍ２。
【００４９】
Ｒｄａｃの頂部のＡＣインピーダンス（Ｚ＿ｄａｃｔｏｐ）は、Ｒ利得１ａ＊／／（（Ｒ利得１ｃ／／Ｒｄａｃ）＋Ｒ利得１ｂ＊）であり、
（Ｒ利得１ｃ／／Ｒｄａｃ）＋Ｒ利得１ｂ＊）＝＞Ｒｔｏｔａｌ／ｍ１（すなわち、減衰係数ｍ１定義によって）、
Ｒ利得１ａ＊／／（Ｒｔｏｔａｌ／ｍ１）＝＞Ｒｔｏｔａｌ＊（ｍ１−１）／ｍ１／／（Ｒｔｏｔａｌ／ｍ１）＝＞Ｚ＿ｄａｃｔｏｐ＝Ｒｔｏｔａｌ＊（ｍ１−１）／ｍ１２。
【００５０】
Ｒｄａｃの底部のＡＣインピーダンス（Ｚ＿ｄａｃｂｏｔ）＝＞Ｒ利得１ｂ＊／／（（Ｒ利得１ｃ／／Ｒｄａｃ）＋Ｒ利得１ａ＊）、
（（Ｒ利得１ｃ／／Ｒｄａｃ）＋Ｒ利得１ａ＊）＝＞Ｒｔｏｔａｌ＊（ｍ２−１）／ｍ２（減衰係数ｍ２の定義によって）、
Ｒ利得１ｂ＊／／（Ｒｔｏｔａｌ＊（ｍ２−１）／ｍ１）＝＞（Ｒｔｏｔａｌ／ｍ２）／／（Ｒｔｏｔａｌ＊（ｍ２−１）／ｍ２）＝＞Ｚ＿ｄａｃｂｏｔ＝Ｒｔｏｔａｌ＊（ｍ２−１）／ｍ２２。
【００５１】
従来の減衰ネットワークがＲｄａｃによってより制限され得る所与のＲｄａｃ値に対してＡＣインピーダンスを低減する（追加のネットワーク電力を犠牲にして）ために、ＤＡＣ回路４０２に対する上記のソリューションを使用することができる。
【００５２】
一例において、ＤＡＣ直線性性能をさらに改善し、ＡＣインピーダンスを低減するために、ＤＡＣインピーダンスストリング内の追加のシャント連結（すなわち、ＤＡＣ内シャント）を使用することができる。ＤＡＣ回路４０４は、終端インピーダンスストリングおよびＤＡＣインピーダンスストリング間の複数のシャント連結（例えば、ノード４３０、４３２、および４３４において）を使用する。ゲイン抵抗Ｒ利得１ｂおよびＲ利得２は、最適化されて、単一のゲイン抵抗Ｒ利得１ｂ２４２４に合併されて表わされており、それは性能改善および面積節減を可能にする。利得抵抗器Ｒ利得１ｂ１は、２つの利得抵抗４２０および４２２にスプリットされている。同様に、ＤＡＣインピーダンスストリング抵抗は２つの等しい抵抗４２６および４２８にスプリットされている。ノード４３２におけるＤＡＣ内シャントは、ＤＡＣインピーダンスストリングの中点とＲ利得１ｂ１抵抗の中点とを連結する。ノード４３２におけるＤＡＣ内シャントは、ＤＡＣインピーダンスストリングの中点とＲ利得１ｂ１抵抗の中点とを結合する。ＤＡＣ内シャントは、ノード４３２における中点シャントに加えて（またはその代わりに）ＤＡＣインピーダンスストリングに沿って他の点（例えば、１／４または３／４）で使用することもできる。
【００５３】
１つのＤＡＣ内シャント（または複数のシャント）を使用することは、ＤＡＣの非直線性に影響を与える可能性がある。積分非直線性（ＩＮＬ）エラーは、コードごとの終点調整ＤＣ伝達関数（ＴＦ）エラーとして定義できる。微分非線形性（ＤＮＬ）は、連続コード間の終点調整ＤＣＴＦエラーの差（または後続コード間のＩＮＬの差）を報告する。
【００５４】
ＤＡＣ内シャント回路（例えば、回路４０４内のノード４３２での）は、ＤＡＣコードレンジ内のＤＡＣ素子と並列に動作することができ、こうしてＤＡＣ伝達関数に影響を及ぼす。シャント素子は、Ｒｄａｃ素子とは異なる整合を有する可能性があり、ＤＡＣ回路４０４を設計する際に、ベストプラクティス抵抗整合回路設計およびレイアウト設計最適化技術を用いることができる。Ｒ利得１ｂ１／２素子がＲｄＡＣインピーダンス素子に関して互いに整合しない事例では、ＩＮＬ性能は低下する可能性がある。逆に、シャントデバイスが、Ｒｄａｃインピーダンス素子に関してＤＡＣ回路よりもより良く互いに整合する場合（または、ＤＡＣインピーダンスストリング素子が、より高い精度を提供するためにトリミングされ、微調され、またはデジタル較正される（例えば、較正ＤＡＣ４０５を介して）場合）、ＤＡＣ直線性性能は、ＤＡＣ内シャントネットワーク（例えば、シャントノード４３２での）によって改善することができる。したがって、ＡＣインピーダンスを低減するためにシャントネットワークを使用し、セトリング性能を向上させる場合、ＤＣ精度の検証と最適化を行うことができ、通常のベストプラクティスとしてシミュレーション検証によってチェックされる。
【００５５】
一例において、較正能力を提供するために、追加の電流源／シンクＤＡＣ４０５がＤＡＣインピーダンスストリング４２６〜４２８に連結されてもよい。
【００５６】
図５は、実施形態例による、ＤＡＣの両側の基準ノード間に別個の終端インピーダンス経路を有する両側終端ネットワークを使用するＤＡＣ例を示す。一例において、ＡＣインピーダンスを低減し、ＤＡＣのセトリング速度を向上させ、同時に差動電圧出力を発生してＤＡＣにＤＡＣ終端オプションを提供するために両側終端ネットワークを使用するができる。図５を参照して、ＤＡＣ回路５０２は、利得抵抗器５０８および５１０によって形成された第１の終端インピーダンス経路、および利得抵抗器５１２および５１４によって形成された第２の終端インピーダンス経路を含むことができる。２つの終端インピーダンス経路は、シャントノード５１８および５２０でＤＡＣインピーダンスストリング５１６を介してシャントして連結され、Ｈ型ブリッジ設計を形成する。一例において、ＤＡＣ回路５０２の出力レンジは、抵抗器５０８、５１０、５１２、および５１４の代わりに可変抵抗器またはデジタルポテンショメータを使用することによってさらに改善することができる。この点に関して、ＤＡＣ分解能は、特に、マルチストリングインピーダンスがＤＡＣ回路５０２内で使用される事例において、増加させることができる。一例において、Ｈ型ブリッジＤＡＣ回路５０２は、２つの終端インピーダンス経路内のインピーダンスが、ＤＡＣ入力でのまたはＤＡＣネットワークをわたる電圧を縮小するために使用できるような高電圧アプリケーション用に構成することができる。
【００５７】
一例において、ＤＡＣインピーダンスストリング５１６は、ＤＡＣ伝達関数を達成するための機能のキー属性として、サブストリングの受動的「ローディング効果」を使用することができるマルチストリングＤＡＣインピーダンスを含むことができる。したがって、インピーダンスネットワーク連結（例えば、ノード５１８および５２０を介する）は、性能を劣化させないように、または非機能性を引き起こさないように、これを考慮に入れることができる。
【００５８】
マルチストリングＤＡＣが使用される事例では、追加のインピーダンスネットワークの追加のために変更されたマルチストリングＤＡＣの「ローディング効果」を増大させるためにスイッチング回路を追加することができる（例えば、ＤＡＣデジタルコードによって定義されるような、スイッチドレジスタネットワークおよび／またはスイッチド電流）。ローディング効果のバリエーションは、較正と合併することもできる（ローディング効果は、ＤＣ精度較正回路の要件に関連して小さくてもよい）。
【００５９】
一例において、ＤＡＣ設計および終端オプションを決定するために以下の考慮事項を使用することができる。インピーダンスストリングベースのＤＡＣ設計は、より低い電力になる傾向があり、直列素子接続（例えば、直列連結抵抗）による高分解能では特にそうである。ＤＡＣコアが電力、面積、速度（およびその他の）制約と共に設計されている事例では、ＤＡＣコアが特定の実施に対して十分高速であるかどうか、抵抗／インピーダンスストリングベースのＤＡＣコア速度増加が必要かどうかを判断することができる。追加の考慮事項には、多段式のＤＡＣがより高い分解能で必要とされるか、または高電圧アプリケーションに対して必要かどうかを含めることができる。より低い電力で１つの基準レベルに向かってより高い分解能が望まれる場合、単一終端インピーダンスネットワークソリューション（例えば、図４の回路）が有用であり得る（単一またはデュアルシャントノード連結オプションが高速化に対して使用され得る）。Ｈ型ブリッジ（デュアル終端インピーダンスストリング）ソリューション（例えば、図５）は、高速化に有用であり、第２の端子のＡＣインピーダンスのさらなる低減を可能にする。Ｈ型ブリッジソリューションは、広い電圧レンジ内の小さいＬＳＢサイズ、高分解能に対して、および高電圧（ＨＶ）レンジ内で低電圧ＤＡＣを有するＤＭＯＳソリューションに対してさらに有用性であり得る。
【００６０】
一例において、Ｈ型ブリッジＤＡＣ回路内の終端インピーダンスストリング間の追加の連結を、ＡＣインピーダンスをさらに低減し、ＤＡＣ出力レンジを操作するために使用することができる。例えば、ＤＡＣ回路５０４は、利得抵抗５２２、５２４、および５２６によって形成された第１の終端インピーダンスストリング、および利得抵抗５２８、５３０、および５３２によって形成された第２の終端インピーダンスストリングを含むことができる。追加のシャント連結は、利得抵抗５２２および５２８の底部、ならびに利得抵抗５２４および５３０の底部に作ることができる。
【００６１】
ＤＡＣ回路５０６は、回路５０４と等価であると考えることができ、デュアル終端インピーダンスストリングは等価インピーダンスを有する単一の終端インピーダンスストリングに変換されている。より具体的には、終端インピーダンス５４０は、シャントで連結された終端インピーダンス５２２および５２８と等価である。同様に、終端インピーダンス５４２および５４４は、終端インピーダンス５２４、５３０、および５２６、５３２とそれぞれ等価である。回路５０４内の２つの終端インピーダンス経路間の連結は、ＤＡＣ回路５０６内のデュアルシャントノード５４８および５５０によって反映することができ、それはＤＡＣインピーダンスストリング５４６をシャントして連結し、終端インピーダンスストリングはインピーダンス５４０、５４２、および５４４によって形成される。
【００６２】
図６は、実施形態例による、可変減衰を有し、ネットワーク間に任意選択の並列終端経路を有する両側終端ネットワークを使用するＤＡＣ例を示す。図６を参照して、デュアル終端インピーダンスストリングＤＡＣ回路５０２に基づいて構成することができるＤＡＣ回路６０２が図示されている。より具体的には、利得抵抗６１８および６２０によって形成される第１の終端インピーダンスストリングは、利得抵抗５０８および５１０によって形成される終端インピーダンスストリングに対応する。同様に、利得抵抗６２２および６２４によって形成される第２の終端インピーダンスストリングは、利得抵抗５１２および５１４によって形成される終端インピーダンスストリングに対応する。ＤＡＣインピーダンスストリング５１６は、等価インピーダンスストリング６２６および６２８に分離することができ、これらはシャントノード６３２および６３４を介して両方の終端インピーダンス経路に連結される。
【００６３】
一例において、追加のＤＡＣインピーダンス経路６３０を導入することができ、これは、インピーダンスストリング６２６および６２８によって形成されたＤＡＣインピーダンス経路をシャントして連結される。追加のインピーダンス経路６３０は、ＤＡＣ速度をさらに増加させるために使用することができる。しかしながら、ＤＡＣの直線性に悪影響を与える可能性がある。ＤＡＣの直線性をさらに改善するために、ノート６３６において、インピーダンスストリング６２６、６２８および６３０の間に追加のシャント連結を行うことができる。一例において、ノード６３６の中点シャントは電流源を含むことができる。
【００６４】
一例において、ＤＡＣ回路は、動作モード間を切り替えるように構成することができ、本明細書に記載されている１つ以上のＤＡＣ回路設計を使用することができる。ＤＡＣ回路スイッチングソリューション例が、図７および図８を参照して図示されている。
【００６５】
図７は、一実施形態例による、片側終端インピーダンスネットワークを使用して、直列ＤＣモードおよびシャントＡＣモード間の切り替えをするＤＡＣ回路のマルチモード動作を示す。図７を参照して、ＤＡＣ回路は、ＤＡＣ回路７００に関連付けられた低電力、直列ＤＣモードおよびＤＡＣ回路７０２に関連付けられたシャントＡＣモード間を切り替えるように構成することができる。ＤＡＣ回路７００および７０２は、ＤＡＣ回路１４０および３０４とそれぞれ同様である。より具体的には、ＤＡＣ回路７００は、バッファ増幅器７１０に連結されたＤＡＣインピーダンスストリング７０６と直列に連結された利得抵抗器７０４および０８を含む。ＤＡＣ回路７０２は、利得抵抗器７１４および７１６によって形成される終端インピーダンスストリングを含み、利得抵抗器７１６は、シャントノード７２２でＤＡＣインピーダンスストリング７１８をシャントして連結されている。任意選択の利得抵抗器７２０は、ＤＡＣインピーダンスストリング７１８と直列に連結することができる。
【００６６】
図７を参照して、ＤＡＣ回路７００および７０２に関連付けられたＤＡＣ動作モード間の切り替えは、必要なときに、低い回路コストで、最小電力および高速動作を可能にする。図７に図示された例において、ＤＡＣ機能が実質的に同じ出力レンジを提供している間に、動作モード間の切り替えを達成することができる。
【００６７】
図８は、一実施形態例による、片側終端インピーダンスネットワークおよび複数のシャントノードを使用して、直列ＤＣモードとシャントＡＣモードとの間の切り替えをするＤＡＣ回路のマルチモード動作を示す。図８を参照して、ＤＡＣ回路８０２は、図４のＤＡＣ回路４０４と同様であることができる。一例において、ＤＡＣ動作モードは、ＤＡＣ回路７００に関連付けられた直列ＤＣモードおよびＤＡＣ回路８０２に関連付けられたシャントＡＣモード間で切り替えることができる。ＤＡＣ回路８０２は、複数のシャントノード（例えば、８１８、８２０、および８２２）でＤＡＣインピーダンスストリング８１４および８１６をシャントして連結されている利得抵抗８０６、８０８、８１０、および８１２によって形成された終端インピーダンス経路を含むことができる。図８に見られるように、Ｒ利得２７０８は、利得抵抗８０６、８０８、８１０、および８１２によって形成された終端インピーダンスストリングのシャントネットワークに合併されている。
【００６８】
一例において、さらなる電力削減を可能にするために、異なるＤＡＣ動作モードで異なる減衰を使用することができる。信号鎖は、所望の場合には、キー信号出力ポイントにおいて実質的に同じ出力レベルを生み出すために（例えば、バッファ増幅器フィードバックネットワークを介して）変更することができ、低電力モードまたは回路（例えば、高抵抗フィードバックネットワークおよび／または代替増幅器）を使用してさらなる電力を節約する。増幅器および他の低電力技術における動的に調整されたバイアスを使用することもできる。システムマイクロアーキテクチャレベルは、この柔軟性（例えば、２分割、２システムによる利得（シャントモードまたは構成で）を８分割で８直列による利得の低電力モードに交換）を活用することができる。
【００６９】
一例において、Ｒ利得１ｂ８１２は、低電力／低速／ＤＣモードの間にシャント経路を３つの状態にする直列スイッチ（図８には表わさず）を使用することができる。
【００７０】
一例において、ＤＡＣ動作モード間の差異は、ＡＭＳ補正ソリューションのＤＡＣ補正を使用して、１つ以上の較正技術を使用して較正されてもよく、−  例えば、両方のモード間の差異をサンプリング、測定、および実質的にゼロにする（例えば、スイッチトキャパシタＳＡＲまたはシステム内の既存のＡＤＣ機能を再使用して）。一例において、フルスケール不整合などのレンジ外不整合誤差を較正するために、任意選択の較正ＤＡＣ（例えば、７１２、７２４および８２４）をＤＡＣに連結することができる。一例において、これはフォアグランド較正（例えば、パワーオン時、工場較正時の）であってもよく、または較正は、差異を較正するために、必要に応じてまたは使用ベースで行うことができる。一例において、電流モード較正は、バイポーラまたはユニポーラであることができ、適切なモードを第２のケースに整合させる（例えば、電流源は、より高い公称フルスケールレベルを有する第２のモードの電圧を「補充する」ために使用される）。一例において、ＡＭＳ較正は、複数のノードで使用することができる（例えば、両方のＤＡＣ端末は、終点較正を実行することができる）。追加ポイントを較正することもできる。一例において、較正ＤＡＣは、任意選択的にそれと並列のシャント（シャント較正ＤＡＣ内にシャントを有するソリューションの反復バージョン）を有することもできる。一例において、較正ＤＡＣは、部品点数削減のための１つ以上のマルチストリングＤＡＣ（例えば、小さな較正レンジ内で、小コストで、中〜高精度較正に有用な、１５または１３個の抵抗器を有する２ストリング較正ＤＡＣ）を含むことができる。
【００７１】
一例において、ＤＡＣ回路７００は、ＤＡＣ減衰＝ｍ１、増幅器閉ループ利得≒Ｇ１＊ｍ１、増幅器フィードバックネットワークインピーダンス＝Ｚ１、およびＧ１はスカラ（例えば、１）、によって特徴付けることができる。ＤＡＣ回路８０２は、ＤＡＣアッテネーション＝ｍ２、増幅器閉ループ利得≒Ｇ２＊ｍ２、増幅器フィードバックネットワークインピーダンス＝Ｚ２、およびＧ２はスカラ（必ずしもＧ１に等しいとは限らない）によって特徴付けることができる。
【００７２】
一例において、電力回路７００におけるより低いＤＡＣ電力のために、追加の直列インピーダンスが使用されてもよく、それは、ＤＡＣコア信号レンジの減衰の増加をもたらす可能性がある。出力信号レンジは、バッファ増幅器（または信号鎖の他の場所）の閉ループ利得（ＣＬＧ）の増加によって出力で回復することができる。一例において、電力をさらに低減するために、この構成では低電力増幅器または低電力モードを使用することもできる。別の例では、より高いインピーダンスの低電力フィードバックネットワークを使用してもよい。
【００７３】
ＤＡＣ回路８０２は、（好ましくは）より低いＡＣインピーダンスを提供するためにシャント構成でより低い減衰（ｍ２）を使用するので、より高速で使用することができる。増幅器（または信号鎖）は、より低いＣＬＧを使用することができ、図８に図示する構成において、より低いインピーダンスおよびより広い帯域幅のフィードバックネットワークを使用することもできる。一例において、より低いインピーダンスが望まれるとき、すべてのインピーダンス素子を使用することはできない。
【００７４】
図９は、実施形態例による、ＤＡＣ内シャントを有する片側終端ネットワークを使用するＤＡＣ例を示す。図９を参照して、複数のシャントノードソリューションを有する単一の終端インピーダンスストリングがＤＡＣ回路９０２として図示されており、それは、図８のＤＡＣ回路８０２と同じである。ＤＡＣ回路９０２は、複数のシャントノード（例えば、９１８、９２０、および９２２）でＤＡＣインピーダンスストリング９１４および９１６をシャントして連結された利得抵抗９０６、９０８、９１０、および９１２によって形成される終端インピーダンス経路を含むことができる。
【００７５】
一例において、シャントノード９２０におけるＤＡＣ内シャントは、ＤＡＣ回路に伝達される入力データ信号に基づくコード依存シャントとすることができる。より具体的には、ＤＡＣ回路９０２に対応するＤＡＣ回路９２４および９２６は、終端インピーダンスが直列（ＤＡＣ回路９２４）または並列（ＤＡＣ回路９２６）で連結されているコード依存導入を使用する。
【００７６】
ＤＡＣ回路９２４は、複数のシャントノード（例えば、９５０、９５２、および９５４）でＤＡＣインピーダンスストリング９４６および９４８をシャントして連結された利得抵抗９２８、９３０、９３２および９３４によって形成される終端インピーダンス経路を含むことができる。ノード９５２と利得抵抗器９３０および９３２間の中点との間のＤＡＣ内シャントは、コード依存スイッチ９４０および９４２によって活性化される直列抵抗器９３６および９３８によって形成されるインピーダンスストリングを使用するコード依存シャントとすることができる。
【００７７】
ＤＡＣ回路９２６は、複数のシャントノード（例えば、９７８、９８０、および９８２）でＤＡＣインピーダンスストリング９７４および９７６をシャントして連結された利得抵抗９５６、９５８、９６０、９６２、および９６４によって形成される終端インピーダンス経路を含むことができる。ノード９８０と利得抵抗器９５８〜９６０および９６０〜９６２間の中点との間のＤＡＣ内シャント接続は、コード依存スイッチ９７０、９７２によってそれぞれ活性化される並列抵抗器９６６、９６８を使用するコード依存シャント接続とすることができる。
【００７８】
図１０は、一実施形態例による、ＤＡＣ回路の交流（ＡＣ）インピーダンスを低減するための機能例のフローチャートを示す。図１０を参照して、デジタルアナログ変換器（ＤＡＣ）回路の交流（ＡＣ）インピーダンスを低減する方法例１０００は、インピーダンスストリング（例えば、図２の２０８）が、終端インピーダンス経路の第１の終端インピーダンス素子（例えば、２０２Ａ）を介して一対の電圧基準信号の第１の電圧基準信号を受信するように構成されるとき、インピーダンスストリングの第１のＡＣ終端インピーダンスを低減するために、１００２で開始することができる。１００４で、インピーダンスストリングは、シャントＡＣ動作モード中にインピーダンスストリングの第２のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第２の終端インピーダンス素子（例えば、２０４）をシャントして連結している間に、一対の電圧基準信号の第２の電圧基準信号を受信するように構成することができる。１００６で、第１の電圧基準信号および第２の電圧基準信号の印加に応答して、複数の電圧基準信号を発生（例えば、ＤＡＣインピーダンスストリング２０８およびスイッチングネットワーク２０９によって）することができる。１００８で、デジタルデータを含むデジタル信号（例えば、ＤＡＣインピーダンスストリング２０８およびスイッチングネットワーク２０９によって受信されたデジタル信号）を受信することができる。１０１０で、デジタル信号に応答して、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために、複数の発生された電圧信号の１つ以上を選択的に連結することができる。任意選択的に、１０１２で、シャントＡＣ動作モード（例えば、ＤＡＣ回路７００によって実行されるような）から直列直流（ＤＣ）動作モード（例えば、ＤＡＣ回路７０２によって実行されるような）への切り替えは、デジタルデータに基づいて実行することができる。ＤＣ電流（低電力）動作モード中に、インピーダンスストリング（例えば、７１８）は、終端インピーダンス経路の終端インピーダンス素子（例えば、７２０）と直列に連結されている間に、一対の電圧基準信号の第２の電圧基準信号を受信するように構成することができる。一例において、ＤＣおよびＡＣ動作モード間の切り替えは、データ経路（例えば、１０１０からの入力）に基づいてではなく、ユーザコマンドまたはプロセッサからのコマンドに基づいて（例えば、１つ以上の他の設計またはデータ処理の考慮事項に基づいて）行うことができる。
【００７９】
様々な注記と態様
態様１は、並列インピーダンスネットワークを有するデジタルアナログ変換器（ＤＡＣ）回路であって、前記ＤＡＣ回路は、異なる電圧レベルを印加するための一対の電圧基準ノードと、複数の電圧信号を発生するために電圧基準ノード間を連結するためのインピーダンスストリング内に配置されたインピーダンス素子と、少なくとも第１の終端インピーダンス素子および第２の終端インピーダンス素子を備える終端インピーダンス経路であって、前記終端インピーダンス経路は、電圧基準ノードと、インピーダンスストリングをシャントして連結された少なくとも第２の終端インピーダンス素子との間に連結されている、終端インピーダンス経路と、デジタル信号を受信し、それに応答して、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために、複数の発生された電圧信号のうちの１つ以上を選択的に連結するように構成されているスイッチングネットワークと、を備える。
【００８０】
態様２において、態様１の主題は、第１の終端インピーダンス素子は、電圧基準ノードの１つ、およびインピーダンスストリングと直列に連結されていることを任意選択的に含む。
【００８１】
態様３において、態様１〜２のいずれか１つ以上の主題は、終端インピーダンス経路が、インピーダンスストリングと直列に、かつ第２の終端インピーダンス素子をシャントして連結される、少なくとも第３の終端インピーダンス素子をさらに備えることを任意選択的に含む。
【００８２】
態様４において、態様１〜３のいずれか１つ以上の主題は、電圧基準ノード間に連結された複数の終端インピーダンス素子を備える第２の終端インピーダンス経路を任意選択的に含み、終端インピーダンス経路の少なくとも一部分は、インピーダンスストリングを介して第２の終端インピーダンス経路の少なくとも一部分をシャントしている。
【００８３】
態様５において、態様４の主題は、終端インピーダンス経路および第２の終端インピーダンス経路の終端インピーダンス素子が、ＤＡＣ回路の直線性を微調するための可変インピーダンスを提供するように構成されていることを任意選択的に含む。
【００８４】
態様６において、態様１〜５のいずれか１つ以上の主題は、電圧レベルが電圧源によって供給されることを任意選択的に含む。
【００８５】
態様７において、態様１〜６のいずれか１つ以上の主題は、電圧レベルが終端インピーダンス経路に連結された電流源によって発生されることを任意選択的に含む。
【００８６】
態様８において、態様３〜７のいずれか１つ以上の主題は、終端インピーダンス経路が第４の終端インピーダンス素子をさらに備え、第４の終端インピーダンス素子は、第１および第２の終端インピーダンス素子と直列であり、かつインピーダンスストリングをシャントしていることを任意選択的に含む。
【００８７】
態様９において、態様８の主題は、第２の終端インピーダンス素子および第３の終端インピーダンス素子が、第４および第１の終端インピーダンス素子と直列に連結された第５の終端インピーダンス素子に結合されることを任意選択的に含む。
【００８８】
態様１０において、態様９の主題は、第１の終端インピーダンス素子および第５の終端インピーダンス素子の一方または両方が、可変インピーダンスを提供するように構成されていることを任意選択的に含む。
【００８９】
態様１１において、態様１０の主題は、第１の終端インピーダンス素子、第２の終端インピーダンス素子、および第４の終端インピーダンス素子のうちの１つ内のノードが、インピーダンスストリング内のノードをシャントして連結されることを任意選択的に含む。
態様１２は、複数の並列インピーダンスネットワークを有するデジタルアナログ変換器（ＤＡＣ）回路であって、前記ＤＡＣ回路は、異なる電圧レベルを印加するための一対の電圧基準ノードと、少なくとも第１の終端インピーダンス素子および第２の終端インピーダンス素子を備える第１の終端インピーダンス経路であって、前記第１の終端インピーダンス経路は、電圧基準ノード間に連結される、第１の終端インピーダンス経路と、少なくとも第３の終端インピーダンス素子および第４の終端インピーダンス素子を備える第２の終端インピーダンス経路であって、前記第２の終端インピーダンス経路は、電圧基準ノード間に、かつ第１の終端インピーダンス経路をシャントして連結される、第２の終端インピーダンス経路と、複数の電圧信号を生成するために、第１の終端インピーダンス経路と第２の終端インピーダンス経路との間を連結するためのインピーダンスストリング内に配置された第１の複数のインピーダンス素子と、デジタル信号を受信し、それに応答して、合成アナログ電圧ＤＡＣ出力信号を発生するために複数の発生された電圧信号のうちの１つ以上を選択的に連結するように構成されているスイッチングネットワークであって、前記ＤＡＣ出力信号はデジタル信号のアナログ表現を提供する、スイッチングネットワークと、を備える。
【００９０】
態様１３において、態様１２の主題は、第１の終端インピーダンス経路の少なくとも第１の部分が、第２の終端インピーダンス経路の少なくとも第１の部分をシャントして連結されることを任意選択的に含む。
【００９１】
態様１４において、態様１３の主題は、第１の終端インピーダンス経路の第２の部分が、第２の終端インピーダンス経路の第２の部分をシャントして連結されることを任意選択的に含む。
【００９２】
態様１５において、態様１３〜１４のいずれか１つ以上の主題は、第２のインピーダンスストリング内に配置された第２の複数のインピーダンス素子を任意選択的に含み、前記第２のインピーダンスストリングは、インピーダンスストリングをシャントして連結される。
【００９３】
態様１６において、態様１５の主題は、インピーダンスストリングの一部分が、第２のインピーダンスストリングの一部分をシャントして連結されることを任意選択的に含む。
【００９４】
態様１７において、態様１６の主題は、インピーダンスストリングの一部分が、電流源を介して第２のインピーダンスストリングの一部分をシャントして連結されることを任意選択的に含む。
【００９５】
態様１８は、デジタルアナログ変換器（ＤＡＣ）回路の交流（ＡＣ）インピーダンスを低減するための方法であって、前記方法は、インピーダンスストリングの第１のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第１の終端インピーダンス素子を介して、一対の電圧基準信号の第１の電圧基準信号を受信するように、インピーダンスストリングを構成することと、シャントＡＣ動作モード中にインピーダンスストリングの第２のＡＣ終端インピーダンスを低減するために、終端インピーダンス経路の第２の終端インピーダンス素子をシャントして連結されている間に、一対の電圧基準信号の第２の電圧基準信号を受信するようにインピーダンスストリングを構成することと、第１の電圧基準信号および第２の電圧基準信号を印加することに応答して、複数の電圧基準信号を発生することと、デジタルデータを含むデジタル信号を受信することと、デジタル信号に応答して、デジタル信号のアナログ表現を提供する合成アナログ電圧ＤＡＣ出力信号を発生するために、複数の発生された電圧信号のうちの１つ以上を選択的に連結することと、を含む。
【００９６】
態様１９において、態様１８の主題は、第１の電圧基準信号および第２の電圧基準信号を受信するように第２の終端インピーダンス経路を構成することを任意選択的に含み、前記第２の終端インピーダンス経路は、電圧基準ノード間に連結された複数の終端インピーダンス素子を備える。
【００９７】
態様２０において、態様１９の主題は、終端インピーダンス経路の少なくとも一部分が、インピーダンスストリングを介して、第２の終端インピーダンス経路の少なくとも一部分をシャントしていることを任意選択的に含む。
【００９８】
態様２１において、態様１８〜２０のいずれか１つ以上の主題は、デジタルデータに基づいて、シャントＡＣ動作モードから直列低電力動作モードに切り替えることを任意選択的に含み、前記低電力動作モード中に、インピーダンスストリングは、終端インピーダンス経路の第２の終端インピーダンス素子と直列に連結されている間に、一対の電圧基準信号の第２の電圧基準信号を受信するように構成されている。本明細書に記載される非限定的な態様の各々は、独立することができ、または１つ以上の他の態様と様々な並べ替えまたは組み合わせで結合することができる。
【００９９】
上記の詳細な説明は、詳細な説明の一部を形成する添付の図面の参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を表わす。これらの実施形態は、本明細書では「例」または「態様」とも呼ばれる。そのような態様は、図示または説明されたものに加えて素子を含むことができる。しかしながら、本発明者は、図示または説明された素子のみが提供される例も考えに入れる。さらに、本発明者は、特定の態様（またはその１つ以上の態様）に関連するか、または本明細書に図示または説明された他の態様（またはその１つ以上の態様）に関連して、図示または説明された素子の任意の組み合わせまたは並べ替えを使用する態様（またはその１つ以上の態様）も考えに入れる。
【０１００】
本書と参考によって組み込まれた任意の文書との間に矛盾する使用がある事象では、この文書の使用方法が統制する。
【０１０１】
本明細書では、用語「１つの（ａ）」または「１つの（ａｎ）」は、特許文書において一般的であるように、「少なくとも１つ」または「１つ以上」の他の事例または用途とは無関係に、１つまたは１つ以上を含むように使用される。本明細書において、「または（ｏｒ）」という用語は、特に指示しない限り、「ＡまたはＢ」は、「ＡであってＢでない」、「ＢであってＡでない」、および「ＡかつＢ」を含むように、非排他的論理和に言及するために使用される。本明細書では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」および「その中で（ｉｎ  ｗｈｉｃｈ）」は、それぞれの用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」の平易な英語の等価物として使用される。また、以下の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、拡張可能であり、すなわち、請求項におけるそのような用語の後に列挙された素子に加えて素子を含むシステム、装置、物品、組成、処方、またはプロセスが、依然としてその請求の範囲内にあるとみなされる。さらに、以下の特許請求の範囲において、「第１の」、「第２の」および「第３の」などの用語は単にラベルとして使用され、それらの対象に数値的な要件を課すことを意図しない。
【０１０２】
本明細書で記載される方法の態様は、少なくとも部分的に機械的にまたはコンピュータで実施され得る。いくつかの態様は、上記態様に記載の方法を実行するように電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。そのような方法の実施は、マイクロコード、アセンブリ言語コード、高水準言語コード、等などのコードを含めることができる。そのようなコードは、様々な方法を実行するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の部分を形成してもよい。さらに、一態様では、コードは、実行中または他の時などに、１つ以上の揮発性、非一時的、または不揮発性の実体的コンピュータ可読媒体に実体的に格納することができる。これらの実体的コンピュータ可読媒体の例は、ハードディスク、取り外し可能磁気ディスク、取り外し可能光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、などを含むことができるが、それらに限定されるものではない。
【０１０３】
上記の記載は例示的なものであり、限定的なものではない。例えば、上記の例（またはその１つ以上の態様）は、互いに組み合わせて使用されてもよい。当業者が上記の説明を検討することにより、他の実施形態を使用することができる。読者が技術的開示の性質を迅速に確認できるようにするために、３７．Ｃ．Ｆ．Ｒ  §１．７２（ｂ）に準拠して要約が提供されている。それは、請求項の範囲または意味を解釈または制限するために使用されるものではないという理解の下で提出されている。また、上記の詳細な説明において、開示を合理化するために様々な特徴をグループ化してもよい。これは、請求されていない開示された特徴が、いずれかの請求項に不可欠であることを意図していると解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態のすべての特徴よりも少なくてもよい。したがって、以下の請求項は、例または実施形態として詳細な説明に組み込まれており、各請求項は別個の実施形態として独自の立場をとり、そのような実施形態は、様々な組み合わせまたは並べ替えで互いに結合することができると考えられる。本発明の範囲は、そのような特許請求の範囲が権利を与えられる等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。
【符号の説明】
【０１０４】
１００、１０２、１０４  回路
１１０  インピーダンスストリング
１１２  利得抵抗器
１１４  増幅器
１１６  利得抵抗器
１１８  インピーダンスストリング
１２０  バッファ増幅器
１２２  利得抵抗器
１２４  インピーダンスストリング
１２６  利得抵抗器
２００  回路
２０２Ａ  利得抵抗器
２０４、２０６  利得抵抗器
２０８  インピーダンスストリング
２０９  スイッチングネットワーク
２１０  バッファ増幅器
３０２〜３０８  回路
３１０、３１２  利得抵抗器
３１４  インピーダンスストリング
３１６  シャントノード
３１８、３２０  利得抵抗器
３２２  インピーダンスストリング
３２４  利得抵抗器
３２６  シャントノード
３２７  ライン
３２８、３３０  利得抵抗器
３３４、３３６  インピーダンスストリング
３４０、３４２  ノード
３４８、３５０  インピーダンスストリング
３５２、３５４  シャントノード
４０２、４０４  回路
４０６、４０８、４１０  利得抵抗器
４１２  インピーダンスストリング
４１４、４１６  シャントノード
４２０、４２２  利得抵抗
４２２  利得抵抗
４２６、４２７、４２８  インピーダンスストリング
４２８  抵抗
４３０、４３２  ノード
５０２、５０４、５０６  回路
５０８、５１０、５１２、５１４  抵抗器
５１６  インピーダンスストリング
５１８、５２０  ノード
５４０、５４２、５４４  終端インピーダンス
５４６  インピーダンスストリング
５４８、５５０  デュアルシャントノード
６０２  回路
６１８〜６２４  利得抵抗
６２６、６２８  インピーダンスストリング
６３０  インピーダンス経路
６３２、６３４  シャントノード
６３６  ノード
７００  電力回路
７００、７０２  回路
７０４  利得抵抗器
７０６  インピーダンスストリング
７１０  バッファ増幅器
７１４、７１６  利得抵抗器
７１８  インピーダンスストリング
７２０  利得抵抗器
７２２  シャントノード
８０２  回路
８０６、８０８、８１０  利得抵抗
８１４、８１６  インピーダンスストリング
９０２  回路
９０６、９０８、９１０  利得抵抗
９１４、９１６  インピーダンスストリング
９２０  シャントノード
９２４、９２６  回路
９３０、９３２  利得抵抗器
９３６、９３８  直列抵抗器
９４０、９４２  コード依存スイッチ
９４６、９４８  インピーダンスストリング
９５２  ノード
９５８  利得抵抗器
９５９、９６０、９６１、９６２  利得抵抗器
９６６、９６８  並列抵抗器
９７０、９７２  コード依存スイッチ
９７４、９７６  インピーダンスストリング
９８０  ノード
【図１】
2018191292.tif 000008
【図２Ａ】
2018191292.tif 000009
【図２Ｂ】
2018191292.tif 000010
【図３】
2018191292.tif 000011
【図４】
2018191292.tif 000012
【図５】
2018191292.tif 000013
【図６】
2018191292.tif 000014
【図７】
2018191292.tif 000015
【図８】
2018191292.tif 000016
【図９】
2018191292.tif 000017
【図１０】
2018191292.tif 000018
【外国語明細書】
2018191292000001.pdf