(57)【要約】      （修正有）【課題】ゲート抵抗を低減する半導体装置を提供する。【解決手段】半導体装置１００は、ゲートプラグ１３とコンタクトプラグ１１が互いに平行に配置されており、ゲートプラグよりもコンタクトプラグの方がＺ方向において高さは高い。多層配線で、ゲートプラグとコンタクトプラグが短絡せずにコンタクトプラグの面積を大きくとることが可能となる。また半導体装置は、ゲートプラグを有することで、ゲート電極６の面積を大きくとることができる。更にゲートプラグがメタルであるために抵抗率を低くでき、ゲート抵抗を低減することができ、互いに平行に配置されていることで単工程で形成することが可能となる。【選択図】図２
2018170425.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第１電極との間に設けられ、第２導電形の第２半導体領域と
、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と
、
前記第４半導体領域と前記第２電極との間に設けられた、第１導電形の第５半導体領域
と、
前記第１半導体領域と前記第２電極との間に複数設けられた第１絶縁膜と、
前記第２電極と、前記第１半導体領域との間に位置し、前記第１絶縁膜を介して複数設
けられた第３電極と、
前記第４半導体領域と前記第２電極の間に位置し、前記第４半導体領域及び前記第２電
極に電気的に接続する第４電極と、
前記第５半導体領域と前記第２電極との間に設けられた第２絶縁膜と、
前記第４半導体領域と、前記第５半導体領域と、前記第４電極に接する第２導電形の第
６半導体領域と、
前記第３電極と前記第２電極の間に位置し、前記第３電極と接して、前記第２絶縁膜と
前記第４電極の界面方向に伸びた第５電極と、を具備し、
前記第１電極と前記第２半導体領域の界面方向における前記第５電極の幅は、前記第３
電極の幅よりも小さい半導体装置。
【請求項２】
前記第５電極と前記第２電極との最短距離は、
前記第４電極と前記第２電極との最短距離よりも長い請求項１に記載の半導体装置。
【請求項３】
前記第４電極は、溝部を有し、２層構造となっている請求項１から２のいずれか１つに
記載の半導体装置。
【請求項４】
前記第４電極は、前記第５半導体領域内部まで形成されている請求項１から３のいずれ
か１つに記載の半導体装置。
【請求項５】
前記第５電極は、前記第３電極の伝導体内部まで形成されている請求項１から４のいず
れか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御用の半導体装置として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏ
ｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  
Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）などが用いら
れている。チップサイズの大きな素子では、ゲート抵抗が大きいと、スイッチング時にオ
ン、オフの遅延が素子内で生じ、破壊が発生することがある。また、スイッチング損失を
増加させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９１７２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート抵抗を低減できる半導体装置を提供すること
である。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極
との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第１電極
との間に設けられ、第２導電形の第２半導体領域と、前記第１半導体領域と前記第２電極
との間に設けられた第２導電形の第４半導体領域と、前記第４半導体領域と前記第２電極
との間に設けられた、第１導電形の第５半導体領域と、前記第１半導体領域と前記第２電
極との間に複数設けられた第１絶縁膜と、前記第２電極と、前記第１半導体領域との間に
位置し、前記第１絶縁膜を介して複数設けられた第３電極と、前記第４半導体領域と前記
第２電極の間に位置し、前記第４半導体領域及び前記第２電極に電気的に接続する第４電
極と、前記第５半導体領域と前記第２電極との間に設けられた第２絶縁膜と、前記第４半
導体領域と、前記第５半導体領域と、前記第４電極に接する第２導電形の第６半導体領域
と、前記第３電極と前記第２電極の間に位置し、前記第３電極と接して、前記第２絶縁膜
と前記第４電極の界面方向に伸びた第５電極と、を具備し、前記第１電極と前記第２半導
体領域の界面方向における前記第５電極の幅は、前記第３電極の幅よりも小さい半導体装
置。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置１００の引き出し配線部を図示した上面図である。
【図２】図２は、図１のＡ−Ａ’における模式的断面図である。
【図３】図３は、比較例に係る半導体装２００の図２に対応する模式的断面図である。
【図４】図４は、第２の実施形態に係る半導体装置３００の図２に対応する模式的断面図である。
【図５】図５は、第３の実施形態に係る半導体装置４００の図２に対応する模式的断面図である。
【図６】図６は、第４の実施形態に係る半導体装置５００の図２に対応する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材に
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００８】
なお、図面での部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
【０００９】
（第１実施形態）
本発明の第１実施形態について、図１、図２を用いて説明する。図１は、第１実施形態
に係る半導体装置１００の引き出し配線部を図示した上面図である。本明細書では、本発
明の実施形態をＩＧＢＴ構造で説明を行うが、これは一例であり、ＩＥＧＴ、ＭＯＳＦＥ
Ｔ構造を有する半導体装置であってもよい。また、半導体装置がＭＯＳＦＥＴである場合
、第２電極はエミッタ電極ではなくソース電極となる。
【００１０】
以下に表す図には、半導体装置の方向を表すために三次元座標（ＸＹＺ座標系）を導入
している。Ｘ方向（第１方向）とＹ方向（第２方向）は、互いに同一平面において直交し
ている。また、Ｚ方向（第３方向）は、Ｘ方向とＹ方向に直交している。図２は、図１の
Ａ−Ａ’における模式的断面図である。
【００１１】
まず、第１実施形態に係る半導体装置１００の構成を説明する。図２に示すように、半
導体装置１００は、コレクタ電極１、エミッタ電極２、ｐ＋形コレクタ領域３、ｎ形ドリ
フト領域４、ゲート絶縁膜５、ゲート電極６、ｎ−形ドリフト領域７、ｐ形ベース領域８
、ｎ＋形エミッタ領域９、酸化膜１０、コンタクトプラグ１１、ｐ＋形コンタクト領域１
２、ゲートプラグ１３を具備する。なお、ｎ形ドリフト領域４、ｎ−形ドリフト領域７は
、１つの半導体領域（第１半導体領域）として扱ってもよい。
【００１２】
第１実施形態に係る半導体装置１００は、上下電極構造を有している。半導体装置１０
０は、コレクタ電極１（第１電極）と、エミッタ電極２（第２電極）と、を備える。コレ
クタ電極１からエミッタ電極２へ向かう方向がＺ方向となる。
【００１３】
半導体装置１００においては、コレクタ電極１とエミッタ電極２との間に、ｐ＋形コレ
クタ領域３が設けられており、ｐ＋形コレクタ領域３はコレクタ電極１と電気的に接続し
ている。また、エミッタ電極２とｐ＋形コレクタ領域３との間には、ｎ形ドリフト領域４
が設けられている。
【００１４】
Ｚ方向において、ｎ形ドリフト領域４とエミッタ電極２との間には、ｎ−形ドリフト領
域７、ｐ形ベース領域８、ｎ＋形エミッタ領域９が順に設けられている。
【００１５】
ｐ形ベース領域８とエミッタ電極２との間には、ｎ＋形エミッタ領域９が設けられてい
る。ｐ形ベース領域８及びｎ＋形エミッタ領域９の内部には、ｐ＋形コンタクト領域１２
が設けられている。
【００１６】
また、ｎ−形ドリフト領域７、ｐ形ベース領域８、及びｎ＋形エミッタ領域９には、ゲ
ート絶縁膜５を介してゲート電極６が接している。ゲート電極６は、Ｘ方向、及びＺ方向
に延在している。また、ゲート電極６は、Ｙ方向において複数設けられている。
【００１７】
また、ｎ＋形エミッタ領域９の一部とエミッタ電極２の間には、酸化膜１０が設けられ
ている。
【００１８】
ゲートプラグ１３はゲート電極６上に設けられており、Ｚ方向に延在している。また、
ゲートプラグ１３はゲート電極６、ゲート絶縁膜５、および酸化膜１０に隣接しており、
ゲート電極６と電気的に接続している。
【００１９】
コンタクトプラグ１１はｎ＋形エミッタ領域９の一部上、およびｐ＋形コンタクト領域
１２上に設けられている。また、コンタクトプラグ１１のＺ方向における一端はｎ＋形エ
ミッタ領域９とｐ＋形コンタクト領域１２と電気的に接続され、コンタクトプラグ１１の
他端はエミッタ電極２と電気的に接続されている。すなわち、コンタクトプラグ１１は、
エミッタ電極２と、ｎ＋形エミッタ領域９の一部およびｐ＋形コンタクト領域１２との間
に位置している。
【００２０】
また、図１に示す引き出し部１７から、外部電極に接続するためのゲート配線が引き出
される。
【００２１】
ここで、各構成要素の材料の一例を説明する。
【００２２】
コレクタ電極１とエミッタ電極２との間に設けられた複数の半導体領域のそれぞれの主
成分は、例えば、ケイ素（Ｓｉ）である。複数の半導体領域のそれぞれの主成分は、シリ
コン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。ｎ＋形、ｎ形、ｎ−
形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される
。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される
。また、半導体装置１００において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得
られる。
【００２３】
コレクタ電極１の材料およびエミッタ電極２の材料は、例えば、アルミニウム（Ａｌ）
、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、銅（Ｃｕ）、金（Ａｕ）等
の群から選ばれる少なくとも１つを含む金属である。ゲート電極６の材料は、例えば、ポ
リシリコンを含む。また、ゲート絶縁膜５の材料は、例えば、シリコン酸化物、シリコン
窒化物等を含む。
【００２４】
また、コンタクトプラグ１１とゲートプラグ１３は、タングステン（Ｗ）等を含む。
【００２５】
＜作用及び効果＞
ここで、本実施形態による作用および効果について、図２を用いて説明する。
【００２６】
第１の実施形態に係る半導体装置１００におけるＩＧＢＴの作用を説明する。図２には
、ＩＧＢＴ部がオン状態となっている際の動作も合わせて簡易的に図示してある。
【００２７】
エミッタ電極２よりもコレクタ電極１に高い電位を印加し、ゲート電極６に閾値電位（
Ｖｔｈ）以上の電位を供給する。この場合、ゲート絶縁膜５に沿ったｐ形ベース領域８の
表面にｎ形チャネル領域が形成され、ＩＧＢＴ部がオン状態になる。つまり、ｎ＋形エミ
ッタ領域９から、ｐ形ベース領域８、ｎ−形ドリフト領域７、ｎ形ドリフト領域４、ｐ＋
形コレクタ領域３の順に電子電流（ｅ）が流れる。それに伴い、ｐ＋形コレクタ領域３か
らｎ形ドリフト領域４、ｎ−形ドリフト領域７、ｐ形ベース領域８、ｐ＋形コンタクト領
域１２、コンタクトプラグ１１の順に正孔電流（ｈ）が流れる。
【００２８】
半導体装置１００は、ゲートプラグ１３とコンタクトプラグ１１が互いに平行に配置さ
れており、ゲートプラグ１３よりもコンタクトプラグ１１の方がＺ方向において高さは高
い。これにより、多層配線で、ゲートプラグ１３とコンタクトプラグ１１が短絡せずにコ
ンタクトプラグ１１の面積を大きくとることが可能となる。
【００２９】
また、半導体装置１００は、ゲートプラグ１３を有することで、ゲート電極６の面積を
大きくとることができる。更にゲートプラグがメタルであるために抵抗率を低くでき、ゲ
ート抵抗を低減することができる。また、ゲートプラグ１３とコンタクトプラグ１１が互
いに平行に配置されていることで、単工程で形成することが可能となる。
【００３０】
また、ゲート電極６上のゲートプラグ１３の幅が、ゲート電極６の幅よりも細くなって
いることで、ゲート酸化膜５とゲートプラグ１３が反応しゲート耐量を悪化させる影響を
低減することができる。
【００３１】
次に、比較例に係る半導体装置２００の作用について説明する。
【００３２】
図３に示すように、比較例に係る半導体装置２００の模式的断面図を示す。比較例に係
る半導体装置２００は、コレクタ電極１、エミッタ電極２、ｐ＋形コレクタ領域３、ｎ形
ドリフト領域４、ゲート絶縁膜５、ゲート電極６、ｎ−形ドリフト領域７、ｐ形ベース領
域８、ｎ＋形エミッタ領域９、酸化膜１０、コンタクトプラグ１１、ｐ＋形コンタクト領
域１２を具備する。
【００３３】
比較例に係る半導体装置２００は、上下電極構造を有している。半導体装置２００は、
コレクタ電極１（第１電極）と、エミッタ電極２（第２電極）と、を備える。コレクタ電
極１からエミッタ電極２へ向かう方向がＺ方向となる。
【００３４】
比較例に係る半導体装置２００が、第１の実施例に係る半導体装置１００と異なる点は
、ゲートプラグ１３の有無である。
【００３５】
比較例に係る半導体装置２００は、ゲートプラグ１３を有さず、ゲート電極６が配線さ
れているため、ゲート抵抗が大きく、スイッチング時にオンとオフの遅延が素子内で生じ
てしまう。また、これにより電流密度が不均一となり破壊が発生しやすい。
【００３６】
一方で、本発明の第１実施形態に係る半導体装置１００は、ゲートプラグ１３を設ける
ことで、ゲート電極６の体積を大きくし、かつ、ゲートプラグをメタルにすることで低抵
抗化を図っている。また、ゲートプラグ１３は、ゲート電極６よりもＹ方向において厚さ
が薄くなっている。ゲートプラグの高さ分、ソースプラグとの対向面積が大きくなるため
、ゲート・ソース間容量Ｃｇｓが大きくなり、Ｃｇｄ／Ｃｇｓ比率が低下する。このため
、スイッチング時の高速化を図ることができる。
【００３７】
次に、第２の実施形態に係る半導体装置３００の作用について説明する。
【００３８】
次に第２の実施形態に係る半導体装置３００は、第１の実施形態に係る半導体装置１０
０と同様に、上下電極構造を有している。半導体装置３００が、第１の実施例に係る半導
体装置１００と異なる点は、コンタクトプラグ１１に溝部１６が設けられている点である
。
【００３９】
半導体装置３００のコンタクトプラグ１１は２層構造となっている。溝部１６は、１層
目と２層目との合わせズレに有利となっている。これは、コンタクトプラグ１１の加工に
おいて、コンタクトプラグ１１の溝下と溝上の合わせズレのマージンを確保することがで
き、コンタクトプラグ１１の抵抗をより低減することもできる。
【００４０】
次に、第３の実施形態に係る半導体装置３００の作用について説明する。
【００４１】
第３の実施形態に係る半導体装置４００は、第１の実施形態に係る半導体装置１００と
同様に、上下電極構造を有している。半導体装置４００が、第１の実施例に係る半導体装
置１００と異なる点は、コンタクトプラグ１１がｎ＋形エミッタ領域９に及ぶ深さまで形
成されている点である。
【００４２】
半導体装置４００は、コンタクトプラグ１１の形成部をトレンチコンタクトとすること
で、キャリアの引き抜き効率を上げている。これにより、破壊に強い素子構造を形成する
ことが可能となる。
【００４３】
次に、第４の実施形態に係る半導体装置５００の作用について説明する。
【００４４】
第４の実施形態に係る半導体装置５００は、第１の実施形態に係る半導体装置１００と
同様に、上下電極構造を有している。半導体装置５００が、第１の実施例に係る半導体装
置１００と異なる点は、ゲートプラグ１３がゲート電極６内部の伝導体中にまで形成され
ている点である。
【００４５】
ゲート電極６の内部のポリシリコンとゲートプラグ１３の接触面積を大きくすることで
、ゲート抵抗を低減することが可能となる。
【００４６】
本発明の実施形態と変形例を説明したが、これらの実施形態及び変形例は、例として提
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１  コレクタ電極（第１電極）
２  エミッタ電極（第２電極）
３  ｐ＋形コレクタ領域（第２半導体領域）
４  ｎ形ドリフト領域（第１半導体領域）
５  ゲート絶縁膜（第１絶縁膜）
６  ゲート電極（第３電極）
７  ｎ−形ドリフト領域（第３半導体領域）
８  ｐ形ベース領域（第４半導体領域）
９  ｎ＋形エミッタ領域（第５半導体領域）
１０  酸化膜（第２絶縁膜）
１１  コンタクトプラグ（第４電極）
１２  ｐ＋形コンタクト領域（第６半導体領域）
１３  ゲートプラグ（第５電極）
１４  ソース配線
１５  ゲート引き回し配線
１６  溝部
１７  引き出し部
１００、２００、３００、４００、５００  半導体装置
【図１】
2018170425.tif 000003
【図２】
2018170425.tif 000004
【図３】
2018170425.tif 000005
【図４】
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【図５】
2018170425.tif 000007
【図６】
2018170425.tif 000008