(57)【要約】【課題】  制御安定性を維持しつつ、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴを提供する。【解決手段】  ＨＢＴは、対向する第１及び第２主面を有する半導体基板と、半導体基板の第１主面側に順に積層されたコレクタ層、ベース層、及びエミッタ層と、を備え、コレクタ層は、複数の金属原子が結合して成る金属微粒子が分散された第１半導体層を含む。【選択図】図１
2018026406.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１及び第２主面を有する半導体基板と、
前記半導体基板の前記第１主面側に順に積層されたコレクタ層、ベース層、及びエミッタ層と、
を備え、
前記コレクタ層は、複数の金属原子が結合して成る金属微粒子が分散された第１半導体層を含む、ヘテロ接合バイポーラトランジスタ。
【請求項２】
前記コレクタ層は、前記第１半導体層と前記ベース層との間に第２半導体層をさらに含み、
前記第２半導体層はＧａＡｓを主成分として含む、請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記コレクタ層は、前記第１半導体層と前記ベース層との間に第３半導体層をさらに含み、
前記第３半導体層はＡｌＧａＡｓを主成分として含む、請求項１又は２記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記ヘテロ接合バイポーラトランジスタは、
前記半導体基板の前記第２主面側にコレクタ電極をさらに備える、請求項１〜３のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項５】
前記ヘテロ接合バイポーラトランジスタは、
前記半導体基板と前記コレクタ層との間にサブコレクタ層をさらに備え、
前記サブコレクタ層は、前記ヘテロ接合バイポーラトランジスタと隣接して形成された他のヘテロ接合バイポーラトランジスタが備えるサブコレクタ層と分離されて形成され、
前記他のヘテロ接合バイポーラトランジスタは、前記コレクタ層上であって、前記半導体基板の前記第１主面側に順に積層されたベース層及びエミッタ層を備える、請求項４記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記半導体基板は、前記第１主面から前記第２主面に貫通する貫通部を含み、
前記コレクタ電極は、前記半導体基板の前記貫通部の内部に形成されることにより前記ヘテロ接合バイポーラトランジスタの前記サブコレクタ層と接する、請求項５記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
前記金属微粒子がＡｓを主成分として含む、請求項１〜６のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項８】
前記第１半導体層がＧａＡｓを主成分として含む、請求項１〜７のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項９】
前記エミッタ層は、ＩｎＧａＰ又はＡｌＧａＡｓのいずれかを主成分として含む、請求項１〜８のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項１０】
前記ベース層は、ＧａＡｓ、ＩｎＧａＡｓ、又はＧａＡｓＳｂのいずれかを主成分として含む、請求項１〜９のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項１１】
前記半導体基板は、ＧａＡｓを主成分として含む、請求項１〜１０のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
携帯電話等の移動体通信機において、基地局へ送信する無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。ＨＢＴにおいては、高周波のＲＦ信号の増幅時に、コレクタ電圧の変動に応じてベース・コレクタ間容量が変動し、歪み特性が悪化することがある。従って、歪み特性の改善のため、コレクタ電圧の変動に対してベース・コレクタ間容量の変動が小さい（すなわち、ベース・コレクタ間容量のコレクタ電圧依存性が低い）ことが求められる。例えば、特許文献１には、コレクタ層のドーピングプロファイルを工夫することにより、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／００５０３７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されるＨＢＴでは、複雑なドーピングプロファイルに従ってコレクタ層が形成されるため、コレクタ層の製造時におけるドーピング工程が複雑となり、制御安定性に欠け、量産時に歩留まりが低下するという問題がある。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、制御安定性を維持しつつ、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するため、本発明の一側面に係るＨＢＴは、対向する第１及び第２主面を有する半導体基板と、半導体基板の第１主面側に順に積層されたコレクタ層、ベース層、及びエミッタ層と、を備え、コレクタ層は、複数の金属原子が結合して成る金属微粒子が分散された第１半導体層を含む。
【発明の効果】
【０００７】
本発明によれば、制御安定性を維持しつつ、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係るＨＢＴ１００Ａの断面図である。
【図２Ａ】一般的なＨＢＴを用いた電力増幅回路の回路図の一例である。
【図２Ｂ】一般的なＨＢＴのコレクタ電圧Ｖｃとコレクタ電流Ｉｃとの関係を示すグラフである。
【図２Ｃ】一般的なＨＢＴのコレクタ層における空乏層の広がりの様子を示す模式図である。
【図３】一般的なＨＢＴのベース・コレクタ間電圧Ｖｂｃとベース・コレクタ間容量Ｃｂｃとの関係のシミュレーション結果を示すグラフである。
【図４Ａ】Ａｓ微粒子が分散されたＧａＡｓの透過型電子顕微鏡写真である。
【図４Ｂ】Ａｓ微粒子が分散されたＧａＡｓの透過型電子顕微鏡写真の拡大図である。
【図５Ａ】１つのＡｓ微粒子及びその周辺領域の模式図である。
【図５Ｂ】複数のＡｓ微粒子及びその周辺領域の模式図である。
【図６】本発明の第１実施形態の変形例に係るＨＢＴ１００Ｂの断面図である。
【図７】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの断面図である。
【図８】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｄの部分断面図である。
【図９Ａ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｂ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｃ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｄ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｅ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｆ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｇ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｈ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図９Ｉ】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。
【図１０】本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造時における基板温度を示すグラフである。
【図１１】本発明の第２実施形態に係るＨＢＴ１００Ｅの断面図である。
【図１２】本発明の第２実施形態の変形例に係るＨＢＴ１００Ｆの断面図である。
【図１３】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの断面図である。
【図１４Ａ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｂ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｃ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｄ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｅ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｆ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｇ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｈ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｉ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｊ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｋ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【図１４Ｌ】本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１０】
まず、図１〜図５Ｂを参照しつつ、本発明の第１実施形態に係るＨＢＴについて説明する。図１は、本発明の第１実施形態に係るＨＢＴ１００Ａの断面図である。ＨＢＴ１００Ａは、半導体基板１上に形成され、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、コンタクト層６，７、電極、及び配線等を含む。
【００１１】
半導体基板１は、例えばＧａＡｓで構成されており、Ｙ軸と平行な幅方向と、Ｘ軸と平行な奥行方向と、Ｚ軸と平行な厚さ方向とを有している。また、半導体基板１は、ＸＹ平面に平行な面であって、対向する第１主面（Ｚ軸正方向側）及び第２主面（Ｚ軸負方向側）を有する。半導体基板１の材料はＧａＡｓに限られず、Ｓｉ、ＩｎＰ、ＳｉＣ、ＧａＮ等であってもよい。
【００１２】
半導体基板１の第１主面側に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、コンタクト層６、及びコンタクト層７の各層がこの順でＺ軸正方向に積層されている。なお、以下に示される材料、ドーピング濃度、及び膜厚等は例示であり、これに限られない。
【００１３】
サブコレクタ層２は、半導体基板１上に形成されている。サブコレクタ層２の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。サブコレクタ層２は、コレクタ層３とともにコレクタとして機能している。
【００１４】
コレクタ層３（第１半導体層）は、サブコレクタ層２上に形成されている。コレクタ層３の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、サブコレクタ層２及びコレクタ層３は、例えばＧａＡｓを主成分として含有している。
【００１５】
なお、サブコレクタ層及びコレクタ層は、ｎ型半導体であってもｐ型半導体であってもよい。サブコレクタ層及びコレクタ層がｎ型半導体である場合は、ＨＢＴはｎｐｎトランジスタとなる。また、サブコレクタ層及びコレクタ層がｐ型半導体である場合は、ＨＢＴはｐｎｐトランジスタとなる。ただし、ＧａＡｓは電子移動度よりもホール移動度が低いため（電子移動度は０．８５ｍ2／Ｖｓ程度、ホール移動度は０．０４ｍ2／Ｖｓ程度である。）、ｐｎｐトランジスタより周波数特性が良いという観点から、ｎｐｎトランジスタである方が好ましい。なお、半導体層をｎ型にするためには、Ｓｉ、Ｓ、Ｓｅ、Ｔｅ、Ｓｎ等のドーパントをドープし、ｐ型にするためには、Ｃ、Ｍｇ、Ｂｅ、Ｚｎ等のドーパントをドープする。本実施形態では、サブコレクタ層２がｎ型半導体であり、コレクタ層３がアンドープ層であるものとする。具体的には、例えば、サブコレクタ層２は、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚６００ｎｍであり、コレクタ層３は、膜厚１．０μｍである。なお、コレクタ層３は、ｎ型のドーピング原子（例えば、Ｓｉ等）をドーピング濃度１×１０17ｃｍ-3以下にドーピングしたｎ型半導体であってもよい。コレクタ層３の構成の詳細については後述する。
【００１６】
ベース層４は、コレクタ層３上に形成されている。ベース層４の材料は特に限定されないが、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＧａＡｓＰＢｉ、ＧａＩｎＮＡｓ、ＧａＡｓＢｉ、ＧａＡｓＮ、ＧａＡｓＢｉＮ等の材料でもよく、またこれらを組み合わせた多層ベース構造、又は組成傾斜ベース構造あるいはドーピング濃度傾斜ベース構造等でもよい。本実施形態では、ベース層４は、例えば、サブコレクタ層２及びコレクタ層３と同様にＧａＡｓを主成分として含有している。
【００１７】
また、ベース層４の主成分とされるＧａＡｓは、ｎ型半導体であっても、ｐ型半導体であってもよい。本実施形態では、サブコレクタ層２がｎ型半導体であるため、ベース層４のＧａＡｓはｐ型半導体である。ベース層４は、Ｃドーピング濃度５×１０19ｃｍ-3、膜厚９６ｎｍである。
【００１８】
エミッタ層５は、ベース層４上に形成されている。エミッタ層５の材料は、半導体であれば特に限定されないが、例えば、ＩｎＧａＰ、ＡｌＧａＡｓ等の材料であってもよい。本実施形態では、エミッタ層５は、ベース層４とヘテロ接合をなすため、ベース層４の主成分と格子整合する材料を主成分とした半導体で構成されることが好ましい。本実施形態では、エミッタ層５は、例えば、ＩｎＧａＰを主成分として含有するｎ型半導体であり、ＩｎＰモル比０．４８、Ｓｉドーピング濃度４×１０17ｃｍ-3、膜厚３５ｎｍである。
【００１９】
エミッタ層５上の一部には、コンタクト層６，７が形成されている。コンタクト層６は、例えば、ＧａＡｓを主成分として含有するｎ型半導体であり、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚５０ｎｍである。コンタクト層７は、例えば、ＩｎＧａＡｓを主成分として含有するｎ型半導体であり、ＩｎＡｓモル比０．５、Ｓｉドーピング濃度１×１０19ｃｍ-3、膜厚５０ｎｍである。なお、ＨＢＴ１００Ａは、コンタクト層６，７のいずれかを備えていなくてもよく、またこれらのコンタクト層とは異なる半導体層を備えていてもよい。
【００２０】
コレクタ電極８は、サブコレクタ層２上でコレクタ層３を挟んでサブコレクタ層２の幅方向（Ｙ軸方向）の両側にそれぞれ（一対）形成されている。なお、コレクタ電極８は、サブコレクタ層２上で、コレクタ層３のいずれか一方側に形成されていてもよい。コレクタ電極８の材料は特に限定されないが、例えばＡｕＧｅ／Ｎｉ／Ａｕ等である。本実施形態においては、コレクタ電極８は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）である。なお、「／」は、積層構造を表す。例えば、「ＡｕＧｅ／Ｎｉ」は、ＡｕＧｅ上にＮｉが積層された構造を示している。以下の説明においても同様である。
【００２１】
ベース電極９は、ベース層４上に形成されている。ベース電極９の材料は特に限定されないが、例えばＴｉ／Ｐｔ／Ａｕ等である。本実施形態においては、ベース電極９は、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）である。
【００２２】
エミッタ電極１０は、コンタクト層７上に形成されている。エミッタ電極１０の材料は特に限定されないが、例えばＭｏ／Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ、ＡｕＧｅ／Ｎｉ／Ａｕ等である。本実施形態においては、エミッタ電極１０は、Ｍｏ（膜厚１０ｎｍ）／Ｔｉ（膜厚５ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚２００ｎｍ）である。
【００２３】
コレクタ配線１１、ベース配線１２、及びエミッタ配線１３は、各々、コレクタ電極８、ベース電極９、及びエミッタ電極１０上に形成されている。
【００２４】
ここで、コレクタ層３の説明をする前に、図２Ａ〜２Ｃ及び図３を参照しつつ、ＨＢＴのベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性について説明する。図２Ａは、一般的なＨＢＴを用いた電力増幅回路の回路図の一例であり、図２Ｂは、一般的なＨＢＴのコレクタ電圧Ｖｃとコレクタ電流Ｉｃとの関係を示すグラフであり、図２Ｃは、一般的なＨＢＴのコレクタ層における空乏層の広がりの様子を示す模式図である。なお、図２Ｂに示されるグラフにおいて、縦軸はコレクタ電流Ｉｃ（ｍＡ）、横軸はコレクタ電圧Ｖｃ（Ｖ）を示しており、当該グラフはベース電流を変化させた場合のＶｃ−Ｉｃ特性を示している。
【００２５】
図２Ａに示される電力増幅回路２００は、高周波信号源２０１、キャパシタ２０２，２０３、インダクタ２０４，２０５、ＨＢＴ２０６、負荷抵抗２０７、ベースバイアス電源２０８、及びコレクタバイアス電源２０９を備える。電力増幅回路２００において、高周波信号源２０１から出力されるＲＦ信号は、キャパシタ２０２を通じて、エミッタ接地されたＨＢＴ２０６のベースに供給される。ＨＢＴ２０６は、コレクタからＲＦ信号を増幅した増幅信号を出力する。ここで、図２Ｂに示されるように、ＨＢＴ２０６のコレクタ電圧Ｖｃ及びコレクタ電流Ｉｃは、負荷抵抗２０７によって決まる負荷線２３０上の動作点をとる。当該動作点におけるコレクタ層の構造について説明する。
【００２６】
図２Ｃは、ＨＢＴ２０６の動作点の一例である動作点２３２，２３４（図２Ｂ参照）において、コレクタ層の空乏層の広がりの様子を示している。具体的には、模式図２４０は、図２Ｂに示される動作点２３２でのコレクタ層における空乏層２４２の広がりを示し、模式図２５０は、図２Ｂに示される動作点２３４でのコレクタ層における空乏層２５２の広がりを示している。動作点２３２においては、コレクタ電圧Ｖｃが比較的低いため（図２Ｂ参照）、ベース・コレクタ接合（すなわち、ｐｎ接合）にかかる逆方向バイアスが小さく、コレクタ層における空乏層幅２４４は比較的狭い。一方、動作点２３４においては、コレクタ電圧Ｖｃが比較的高いため（図２Ｂ参照）、ベース・コレクタ接合（すなわち、ｐｎ接合）にかかる逆方向バイアスが大きく、コレクタ層における空乏層幅２５４は比較的広い。このように、一般的なＨＢＴにおいては、コレクタ電圧Ｖｃの変動に応じてコレクタ層における空乏層幅が変動する。
【００２７】
次に、当該空乏層幅とベース・コレクタ間容量との関係について説明する。εをコレクタ層の材料の比誘電率、ε0を真空の誘電率、Ｓをベース・コレクタ接合面積、Ｗをコレクタ層における空乏層幅とする。ベース層のドーピング濃度がコレクタ層のドーピング濃度に比べて充分に高い場合、ベース・コレクタ間容量Ｃｂｃは近似的に下記の式（１）によって表される。
Ｃｂｃ＝ε×ε0×（Ｓ／Ｗ）    （１）
【００２８】
式（１）から、コレクタ層における空乏層幅Ｗが狭くなると、ベース・コレクタ間容量Ｃｂｃが大きくなり、コレクタ層における空乏層幅Ｗが広くなると、ベース・コレクタ間容量Ｃｂｃが小さくなることが分かる。
【００２９】
以上より、コレクタ電圧の変動に応じてコレクタ層における空乏層幅Ｗが変動し、当該空乏層幅Ｗの変動に応じてベース・コレクタ間容量Ｃｂｃの容量値も変動する。具体的には、コレクタ電圧が高くなるとベース・コレクタ間容量Ｃｂｃが減少し、コレクタ電圧が低くなるとベース・コレクタ間容量Ｃｂｃが増加する。上述の原理により、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性が発生する。
【００３０】
図３は、一般的なＨＢＴのベース・コレクタ間電圧Ｖｂｃとベース・コレクタ間容量Ｃｂｃとの関係のシミュレーション結果を示すグラフである。本シミュレーションでは、一般的なＨＢＴのうち、積層されたサブコレクタ層、コレクタ層、及びベース層から成る構造（すなわち、ｐｎ接合のダイオードと同様の構造である。）において、サブコレクタ層とベース層との間に電圧を印加するものとする。図３に示すグラフにおいて、縦軸はベース・コレクタ間容量Ｃｂｃ（Ｆ／ｃｍ2）、横軸はベース・コレクタ間電圧Ｖｂｃ（Ｖ）を示している。なお、サブコレクタ層をＧａＡｓから成るｎ型半導体（Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚６００ｎｍ）とし、コレクタ層をＧａＡｓから成るｎ型半導体（膜厚１．０μｍ）とし、ベース層をＧａＡｓから成るｐ型半導体（Ｃドーピング濃度５×１０19ｃｍ-3、膜厚９６ｎｍ）とし、コレクタ層のＳｉドーピング濃度を、１×１０16ｃｍ-3、５×１０15ｃｍ-3、１×１０15ｃｍ-3、５×１０14ｃｍ-3としている。また、ドーピング原子の活性化率（すなわち、自由電子濃度とドーピング濃度の比）を１としている。
【００３１】
図３より、コレクタ層のドーピング濃度が低いほど、ベース・コレクタ間容量Ｃｂｃの電圧依存性が小さくなることが分かる。また、特にコレクタ層のドーピング濃度が１×１０16ｃｍ-3又は５×１０15ｃｍ-3の場合は、ベース・コレクタ間電圧Ｖｂｃが高くなるとともにベース・コレクタ間容量Ｃｂｃが極端に増大しており、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性が高いことが分かる。従って、コレクタ層のドーピング濃度を１×１０15ｃｍ-3以下とすれば、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性を低減させることができるといえる。しかし、コレクタ層の製造工程（例えば、エピタキシャル成長による結晶成長工程）においては、成長雰囲気からの不純物の取り込みが発生するため、コレクタ層のドーピング濃度が１×１０15ｃｍ-3以下となるように不純物制御を行うことは困難である。この点、本発明におけるコレクタ層３の構成の詳細について、以下に説明する。
【００３２】
本実施形態においては、金属微粒子を分散させたＧａＡｓをコレクタ層として用いている。ここで、本明細書における「金属」とは、金属元素のみならず、非金属元素のうち金属に似た性質を持つ元素（いわゆる半金属元素）も含むものとする。半金属元素は、金属性の電気伝導を示す元素であり、例えばホウ素（Ｂ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）等がある。また、本明細書における「微粒子」とは、複数の原子が結合して成る微粒子のことをいい、原子単体を含まない。以下の説明においては、金属微粒子の一例として、複数のＡｓ原子が結合して成るＡｓ微粒子を用いて説明する。
【００３３】
図４Ａ及び図４Ｂは、Ａｓ微粒子が分散されたＧａＡｓの透過型電子顕微鏡写真であり、図４Ｂは図４Ａに示される領域４００の拡大図である。図４Ａ及び図４Ｂに示されるように、ＧａＡｓマトリックス４０２内にＡｓ微粒子４０４が分散されて存在する。Ａｓ微粒子４０４の大きさは、例えば、直径１８〜２２ｎｍ程度である。
【００３４】
図５Ａは、１つのＡｓ微粒子及びその周辺領域の模式図であり、図５Ｂは、複数のＡｓ微粒子及びその周辺領域の模式図である。図５Ａに示されるように、ＧａＡｓマトリックス５０１にＡｓ微粒子５０２が存在している。ここで、Ａｓ微粒子５０２は金属に似た性質を持つため、ＧａＡｓマトリックス５０１とＡｓ微粒子５０２との界面がショットキー接合５０３となり、当該界面の周囲に空乏層５０４が発生する。また、図５Ｂに示されるように、ＧａＡｓ内に複数のＡｓ微粒子５０２が分散されて存在する場合、各々のＡｓ微粒子５０２の周囲に発生した空乏層５０４が重なり合い、ＧａＡｓ全体が空乏化する。従って、Ａｓ微粒子を分散させたＧａＡｓをコレクタ層に用いることにより、ベース・コレクタ接合に印加される逆方向バイアスの大きさに依存せずに、空乏層幅を広げることができる。
【００３５】
コレクタ層における空乏層は、例えば、サブコレクタ層まで到達するように形成される。ここで、サブコレクタ層のドーピング濃度が比較的高い（本実施形態においては、５×１０18ｃｍ-3程度）場合は、ベース・コレクタ接合に印加される逆方向バイアスが増加しても、サブコレクタ層に到達した空乏層がサブコレクタ層を超えて広がることはほぼない。すなわち、コレクタ層は、コレクタ電圧の大きさに依存せずに完全空乏化を維持することができる。以上より、Ａｓ微粒子を分散させたＧａＡｓをコレクタ層として用いることにより、コレクタ層のドーピング濃度が比較的高濃度（例えば、１×１０16ｃｍ-3程度以上）であっても、コレクタ層における空乏層幅のコレクタ電圧依存性を低減させることができる。従って、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性を低減させることができる。
【００３６】
上述の構成により、ＨＢＴ１００Ａは、特許文献１に示されるように複雑なドーピングプロファイルに従ってコレクタ層を形成することなく、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性を低減させることができる。すなわち、ＨＢＴの量産時における制御安定性を維持し、歩留まりを向上させつつ、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴを提供することができる。
【００３７】
図６は、本発明の第１実施形態の変形例に係るＨＢＴ１００Ｂの断面図である。ＨＢＴ１００Ｂは、図１に示されるＨＢＴ１００Ａと比較して、コレクタ層３が第１コレクタ層３ａ及び第２コレクタ層３ｂを含む。なお、第１コレクタ層３ａは、図１に示されるコレクタ層３と同様であるため、詳細な説明は省略する。
【００３８】
第２コレクタ層３ｂ（第２半導体層）は、第１コレクタ層３ａ（第１半導体層）とベース層４の間に形成されている。第２コレクタ層３ｂの材料は特に限定されないが、例えば、ＧａＡｓを主成分として含有するｎ型半導体であり、Ｓｉドーピング濃度７×１０17ｃｍ-3、膜厚１０ｎｍである。第２コレクタ層３ｂは、バイアス電圧が印加されない状態であっても、ベース・コレクタ接合の領域に発生するビルトインポテンシャル（内蔵電位）により空乏化している。なお、第２コレクタ層３ｂのドーピング濃度は、第１コレクタ層３ａのドーピング濃度より高くてもよい。また、第２コレクタ層３ｂの膜厚は、ベース層４の膜厚よりも薄くてもよい。
【００３９】
本実施形態においては、第１コレクタ層３ａとベース層４との間に第２コレクタ層３ｂが挿入されることにより、電流密度の増大に伴いコレクタ層３とベース層４との接合部分の空間電荷領域がコレクタ層３側へ押し出される、いわゆるカーク（Ｋｉｒｋ）効果が抑制される。従って、電力増幅率の低下、又は遮断周波数の低下等のＨＢＴの高周波特性の劣化が抑制される。
【００４０】
このような構成においても、ＨＢＴ１００Ｂは、ＨＢＴ１００Ａと同様の効果を得ることができる。また、ＨＢＴ１００Ｂは、第２コレクタ層３ｂを備えることによりカーク効果が抑制され、高周波特性の劣化が抑制される。
【００４１】
図７は、本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの断面図である。ＨＢＴ１００Ｃは、図６に示されるＨＢＴ１００Ｂと比較して、コレクタ層３が、第１コレクタ層３ａと第２コレクタ層３ｂとの間に、バリア層３ｃを含む。
【００４２】
バリア層３ｃ（第３半導体層）は、第１コレクタ層３ａ（第１半導体層）と第２コレクタ層３ｂ（第２半導体層）との間に形成されている。バリア層３ｃの材料は特に限定されないが、例えば、ＡｌＧａＡｓを主成分として含有するアンドープ層であり、ＡｌＡｓモル比０．３、膜厚３０ｎｍである。また、バリア層３ｃの膜厚は、ベース層４の膜厚よりも薄くてもよい。
【００４３】
第１コレクタ層３ａには、点欠陥が比較的多く含まれ得る。当該点欠陥がＨＢＴの通電動作によりベース層４まで拡散すると、ベース層４における電子と正孔の再結合が増加し、電流利得の低下やＨＢＴの信頼性の低下を招くことがある。この点、本実施形態においては、バリア層３ｃが第１コレクタ層３ａとベース層４との間に挿入されることにより、点欠陥がベース層４まで拡散されることが防止される。従って、電流利得の低下やＨＢＴの信頼性の低下が抑制される。なお、当該点欠陥の拡散防止の効果を上げるため、バリア層３ｃのＡｌＡｓモル比は０．３以上とすることが好ましい。
【００４４】
このような構成においても、ＨＢＴ１００Ｃは、ＨＢＴ１００Ｂと同様の効果を得ることができる。また、ＨＢＴ１００Ｃにおいては、ＨＢＴ１００Ａ，１００Ｂに比べ、電流利得の低下が抑制され、ＨＢＴの信頼性が向上する。なお、ＨＢＴ１００Ｃは、バリア層３ｃが第２コレクタ層３ｂの上（Ｚ軸正方向側）に形成されていてもよく、また、第２コレクタ層３ｂを備えていなくてもよい。
【００４５】
図８は、本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｄの部分断面図である。ＨＢＴ１００Ｄは、図７に示されるＨＢＴ１００Ｃと比較して、バリア層３ｃが階層構造を成している。
【００４６】
バリア層３ｃは、複数のバリア層３ｄ，３ｅを含む。具体的には、バリア層３ｄ，３ｅは、それぞれ交互に積層され超格子を形成している。バリア層３ｄ，３ｅの材料は特に限定されないが、例えば、バリア層３ｄがＡｌＧａＡｓを主成分として含有するアンドープ層（ＡｌＡｓモル比０．３、膜厚５ｎｍ）であり、バリア層３ｅがＧａＡｓを主成分として含有するアンドープ層（膜厚５ｎｍ）である。なお、バリア層３ｄのＡｌＡｓモル比は０．３以上であることが好ましい。また、各バリア層３ｄ，３ｅの数は特に限定されない。
【００４７】
このような構成においても、ＨＢＴ１００Ｄは、ＨＢＴ１００Ｂと同様の効果を得ることができる。また、ＨＢＴ１００Ｄは、ＨＢＴ１００Ｃと同様に、バリア層３ｃが第１コレクタ層３ａとベース層４との間に挿入されることにより、ベース層４への点欠陥の拡散が防止される。従って、電流利得の低下が抑制され、ＨＢＴの信頼性が向上する。なお、ＨＢＴ１００Ｄは、バリア層３ｃが第２コレクタ層３ｂの上（Ｚ軸正方向側）に形成されていてもよく、また、第２コレクタ層３ｂを備えていなくてもよい。
【００４８】
次に、図９Ａ〜９Ｉを参照しつつ、本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法について説明する。ここで、図９Ａ〜９Ｉは、本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造方法の手順を示す図である。図９Ａ〜９Ｉに示される図は、図７におけるＨＢＴ１００Ｃの断面図と同様の方向を示しており、一例として、隣接する２つのＨＢＴ１００Ｃ（ＨＢＴ１００Ｃ−１，ＨＢＴ１００Ｃ−２）を製造する場合を示している。なお、以下の説明において各要素の材料の詳細については、上述の説明と同様であるため省略する。
【００４９】
まず、図９Ａに示されるように、半導体基板１０１上に、サブコレクタ層１０２、第１コレクタ層１０３ａ、バリア層１０３ｃ、第２コレクタ層１０３ｂ、ベース層１０４、エミッタ層１０５、及びコンタクト層１０６，１０７をこの順に成膜し、積層部材を得る。当該積層には、例えば、ガスソース分子線エピタキシー法（ガスソースＭＢＥ法）等を用いる。
【００５０】
次に、図９Ｂに示されるように、コンタクト層１０７の上の所定領域に、エミッタ電極１１０を形成する。エミッタ電極の形成は、例えば、フォトリソグラフィ、蒸着、リフトオフ法等を用いることができる。
【００５１】
次に、図９Ｃに示されるように、所定領域におけるコンタクト層１０７，１０６を除去し、エミッタ層１０５の表面（エミッタ層１０５におけるＺ軸正方向の主面。以下の説明においても同様とする。）を露出させる。当該除去には、例えば、フォトリソグラフィ（フォトレジストは図示せず）及びウェットエッチング法を用いることができる。なお、ウェットエッチング液の組性は、リン酸：過酸化水素水：水＝１：２：４０としてもよく、これによりエミッタ層１０５の表面でエッチングを停止させることができる。このように、エミッタ層１０５は、エッチングを停止させる機能を有していてもよい。
【００５２】
次に、図９Ｄに示されるように、コンタクト層１０６の両側に、エミッタ層１０５を貫通してベース層１０４に到達するベース電極１０９を形成する。ベース電極の形成は、例えば、フォトリソグラフィ、蒸着、リフトオフ法等を用いることができる。
【００５３】
次に、図９Ｅに示されるように、不要なエミッタ層１０５を除去し、ベース層１０４の表面を露出させる。当該除去には、例えば、ウェットエッチング法を用いることができる。なお、ウェットエッチング液は塩酸としてもよく、これによりベース層１０４の表面でエッチングを停止させることができる。
【００５４】
次に、図９Ｆに示されるように、図９Ｅにおけるフォトレジストをマスクとして、ベース層１０４、第２コレクタ層１０３ｂ、バリア層１０３ｃ、及び第１コレクタ層１０３ａを除去し、サブコレクタ層１０２の表面を露出させる。当該除去には、例えば、ウェットエッチング法を用いることができる。ウェットエッチング法を用いる場合、例えば、ウェットエッチング液の組性をリン酸：過酸化水素水：水＝１：２：４０として、時間制御によってエッチングを行ってもよい。
【００５５】
次に、図９Ｇに示されるように、サブコレクタ層１０２上の所定領域にコレクタ電極１０８を形成する。コレクタ電極は、例えば、ベース電極と同様の方法により形成される。
【００５６】
次に、図９Ｈに示されるように、２つのＨＢＴを電気的に分離するためのアイソレーション溝１２０を形成する。アイソレーション溝１２０は、例えば、サブコレクタ層１０２を貫通して半導体基板１０１に到達している。アイソレーション溝は、例えば、フォトリソグラフィ及びウェットエッチング法を用いて形成される。ウェットエッチング法を用いる場合、例えば、ウェットエッチング液の組性をリン酸：過酸化水素水：水＝１：２：４０として、時間制御によってエッチングを行ってもよい。また、２つのＨＢＴの電気的な分離として、アイソレーション溝の代わりに、イオン注入等の他の方法によって分離領域を形成してもよい。
【００５７】
最後に、図９Ｉに示されるように、コレクタ電極同士を接続するコレクタ配線１１１、ベース電極同士を接続するベース配線１１２、及びエミッタ電極同士を接続するエミッタ配線１１３を形成する。当該配線は、例えば、ベース電極と同様の方法により形成される。
【００５８】
次に、図１０を参照しつつ、エピタキシャル成長により半導体基板１０１上に多層膜が形成されるとき（図９Ａ参照）の温度シーケンスについて説明する。図１０は、本発明の第１実施形態の他の変形例に係るＨＢＴ１００Ｃの製造時における基板温度を示すグラフである。図１０に示されるグラフにおいて、縦軸は半導体基板１０１の設定温度（℃）を示し、横軸は時間を示している。本実施形態においては、半導体基板１０１はガスソースＭＢＥ装置に導入され、温度調整される。
【００５９】
まず、半導体基板１０１を６００℃に加熱し、半導体基板１０１の表面の酸化物を昇温脱離させて清浄表面を得る（図１０のＳ１）。次に半導体基板１０１を５５０℃に降温し、サブコレクタ層１０２を形成する（図１０のＳ２）。次に、半導体基板１０１を３００℃に降温し、第１コレクタ層１０３ａを形成する（図１０のＳ３）。この時点において、第１コレクタ層１０３ａは低温成長のアンドープ層である。次に、半導体基板１０１を７００℃に昇温し、Ｓ３において形成された第１コレクタ層１０３ａをアニール処理する（図１０のＳ４）。これにより、第１コレクタ層１０３ａ内にＡｓ微粒子が析出し、ＧａＡｓ内にＡｓ微粒子が分散された層となる。次に、半導体基板１０１を５５０℃に降温し、バリア層１０３ｃ、第２コレクタ層１０３ｂ、ベース層１０４、エミッタ層１０５、コンタクト層１０６を順に形成する（図１０のＳ５）。次に、半導体基板１０１を４５０℃に降温し、コンタクト層１０７を形成する（図１０のＳ６）。最後に、半導体基板１０１を冷却し、ガスソースＭＢＥ装置から取り出す。
【００６０】
上述の製造方法により、ＨＢＴ１００Ｃを製造することができる。なお、ＨＢＴ１００Ｃの製造方法はこれに限られない。
【００６１】
次に、図１１を参照しつつ、本発明の第２実施形態に係るＨＢＴ１００Ｅについて説明する。図１１は、本発明の第２実施形態に係るＨＢＴ１００Ｅの断面図である。ＨＢＴ１００Ｅは、図１に示されるＨＢＴ１００Ａと比較して、半導体基板の第２主面側（Ｚ軸負方向側）にコレクタ電極、及びコレクタ配線を備える点において相違する。なお、以下の説明においてはＨＢＴ１００Ａと異なる点のみ説明し、ＨＢＴ１００Ａと同様の構成については省略する。
【００６２】
サブコレクタ層２´は、半導体基板１´とコレクタ層３´との間に形成されている。同一半導体基板上に複数のＨＢＴが配列されて形成される場合、サブコレクタ層２´は、各ＨＢＴに対応する領域ごとに分離されて形成されていてもよい（図１１参照）。すなわち、サブコレクタ層２´は、ＨＢＴ１００Ｅと隣接する他のＨＢＴが備えるサブコレクタ層と分離されて形成される。
【００６３】
コレクタ層３´は、半導体基板１´上において、分離されて形成されたサブコレクタ層２´を覆うように形成されている。コレクタ層３´は、隣接するＨＢＴ間において共有されていてもよい。この場合、ＨＢＴ１００Ｅに隣接する他のＨＢＴは、ＨＢＴ１００Ｅと同様の構成とすることができる。コレクタ層３´のその他の構成については、図１に示されるコレクタ層３と同様であるため、詳細な説明は省略する。
【００６４】
本実施形態においては、半導体基板１´の第２主面側（Ｚ軸負方向側）にコレクタ電極８´及びコレクタ配線１１´が形成されている。半導体基板１´は、第１主面から第２主面に貫通するバイアホール１４（貫通部）を備える（図１１参照）。当該バイアホール１４が形成された領域は、半導体基板１´とコレクタ層３´に挟まれたサブコレクタ層２´の一部が露出する。コレクタ電極８´及びコレクタ配線１１´は、半導体基板１´に形成されたバイアホール１４の内部に入り込むように、半導体基板１´の形状に沿って形成されている。これにより、コレクタ電極８´は、バイアホール１４において上述のサブコレクタ層２´の露出部と接することとなる。従って、コレクタ層３´は、サブコレクタ層２´、コレクタ電極８´、及びコレクタ配線１１´を通じて、ＨＢＴ１００Ｅの外部と電気的に接続可能となる。
【００６５】
このような構成においても、ＨＢＴ１００Ｅは、ＨＢＴ１００Ａと同様の効果を得ることができる。また、ＨＢＴ１００Ｅにおいては、コレクタ電極８´が半導体基板１´の第２主面側に形成される。これにより、複数のＨＢＴが配列されて形成される場合において、各サブコレクタ層の両側にコレクタ電極を形成するための領域が不要となる。従って、ＨＢＴ１００Ａ〜１００Ｄに比べてチップサイズが縮小され、チップコストが低下する。さらに、ＨＢＴ１００Ｅは、サブコレクタ層２´がＨＢＴごとに分離されて形成されている。また、コレクタ層３´は、完全空乏化されているため抵抗値が比較的高い。これにより、隣接するＨＢＴ間にアイソレーション溝（図９Ｉ参照）を形成するための領域が不要となる。従って、このような理由によっても、ＨＢＴ１００Ａ〜１００Ｄに比べてチップサイズが縮小され、チップコストが低下する。
【００６６】
図１２は、本発明の第２実施形態の変形例に係るＨＢＴ１００Ｆの断面図である。ＨＢＴ１００Ｆは、図１１に示されるＨＢＴ１００Ｅと比較して、コレクタ層３´が第１コレクタ層３ａ´及び第２コレクタ層３ｂ´を含む。なお、第１コレクタ層３ａ´及び第２コレクタ層３ｂ´は、それぞれ、図１１に示されるコレクタ層３´及び図６に示される第２コレクタ層３ｂと同様であるため、詳細な説明は省略する。
【００６７】
このような構成においても、ＨＢＴ１００Ｆは、ＨＢＴ１００Ｅと同様の効果を得ることができる。また、ＨＢＴ１００Ｆは、第２コレクタ層３ｂ´を備えることによりカーク効果が抑制され、高周波特性の劣化が抑制される。
【００６８】
図１３は、本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの断面図である。ＨＢＴ１００Ｇは、図１２に示されるＨＢＴ１００Ｆと比較して、コレクタ層３´が、第１コレクタ層３ａ´と第２コレクタ層３ｂ´との間に、バリア層３ｃ´を含む。なお、バリア層３ｃ´は、図７に示されるバリア層３ｃと同様であるため、詳細な説明は省略する。
【００６９】
このような構成においても、ＨＢＴ１００Ｇは、ＨＢＴ１００Ｆと同様の効果を得ることができる。また、ＨＢＴ１００Ｇにおいては、ＨＢＴ１００Ｅ，１００Ｆに比べ、電流利得の低下が抑制され、ＨＢＴの信頼性が向上する。なお、ＨＢＴ１００Ｇは、バリア層３ｃ´が第２コレクタ層３ｂ´の上（Ｚ軸正方向側）に形成されていてもよく、また、第２コレクタ層３ｂ´を備えていなくてもよい。
【００７０】
次に、図１４Ａ〜１４Ｌを参照しつつ、本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法について説明する。ここで、図１４Ａ〜１４Ｌは、本発明の第２実施形態の他の変形例に係るＨＢＴ１００Ｇの製造方法の手順を示す図である。図１４Ａ〜１４Ｌに示される図は、図１３におけるＨＢＴ１００Ｇの断面図と同様の方向を示したものであり、一例として、隣接する２つのＨＢＴ１００Ｇ（ＨＢＴ１００Ｇ−１，ＨＢＴ１００Ｇ−２）を製造する場合を示している。なお、以下の説明においては、各要素の材料の詳細については、上述の説明と同様であるため省略する。また、説明の便宜上、ＨＢＴ１００Ｇを構成する要素のうち、ＨＢＴ１００Ｃを構成する要素に相当する要素については、図９Ａ〜９Ｉに示されるＨＢＴ１００Ｃの製造方法の説明において用いた符号と同様の符号を用いる。
【００７１】
まず、図１４Ａに示されるように、半導体基板１０１上に、サブコレクタ層１０２を成膜する。当該積層には、例えば、ガスソース分子線エピタキシー法（ガスソースＭＢＥ法）等を用いる。
【００７２】
次に、図１４Ｂに示されるように、所定領域におけるサブコレクタ層１０２を除去し、半導体基板１０１の表面を露出させる。当該除去には、例えば、フォトリソグラフィ（フォトレジストは図示せず）及びウェットエッチング法を用いることができる。なお、ウェットエッチング液の組性は、リン酸：過酸化水素水：水＝１：２：４０としてもよい。
【００７３】
次に、図１４Ｃに示されるように、半導体基板１０１上に、第１コレクタ層１０３ａ、バリア層１０３ｃ、第２コレクタ層１０３ｂ、ベース層１０４、エミッタ層１０５、及びコンタクト層１０６，１０７をこの順に成膜し、積層部材を得る。当該積層には、例えば、ガスソース分子線エピタキシー法（ガスソースＭＢＥ法）等を用いる。
【００７４】
次に、図１４Ｄ〜１４Ｇに示されるように、エミッタ電極１１０及びベース電極１０９の形成、及び不要なエミッタ層１０５の除去を行う。これらの製造方法は、図９Ｂ〜９Ｅに示されるＨＢＴ１００Ｃの製造方法と同様であるため、詳細な説明は省略する。
【００７５】
次に、図１４Ｈに示されるように、図１４Ｇにおけるフォトレジストをマスクとして、ベース層１０４、第２コレクタ層１０３ｂ、及びバリア層１０３ｃを除去し、第１コレクタ層１０３ａの表面を露出させる。当該除去には、例えば、ウェットエッチング法を用いることができる。ウェットエッチング法を用いる場合、例えば、ウェットエッチング液の組性をリン酸：過酸化水素水：水＝１：２：４０として、時間制御によってエッチングを行ってもよい。
【００７６】
次に、図１４Ｉに示されるように、ベース電極同士を接続するベース配線１１２、及びエミッタ電極同士を接続するエミッタ配線１１３を形成する。当該配線は、例えば、ベース電極と同様の方法により形成される。
【００７７】
次に、図１４Ｊに示されるように、半導体基板１０１を第２主面（Ｚ軸負方向側の主面）から研磨し、薄層化する。半導体基板１０１の厚さは、例えば、５０μｍ程度とする。
【００７８】
次に、図１４Ｋに示されるように、半導体基板１０１の第２主面から、サブコレクタ層１０２に到達するバイアホール１１４を形成する。当該バイアホールの形成には、例えば、フォトリソグラフィ（フォトレジストは図示せず）及びドライエッチング法を用いることができる。
【００７９】
最後に、図１４Ｌに示されるように、バイアホール１１４内にコレクタ電極１０８を形成した後、その上（Ｚ軸負方向側）にコレクタ電極同士を接続するコレクタ配線１１１を形成する。コレクタ電極及びコレクタ配線は、例えば、ベース電極と同様の方法により形成される。
【００８０】
上述の製造方法により、ＨＢＴ１００Ｇを製造することができる。なお、ＨＢＴ１００Ｇの製造方法はこれに限られない。
【００８１】
以上、本発明の例示的な実施形態について説明した。ＨＢＴ１００Ａ〜１００Ｇは、半導体基板１，１´上に順に積層されたコレクタ層３，３´、ベース層４、及びエミッタ層５を備え、コレクタ層３，３´は、複数の金属原子が結合して成る金属微粒子が分散されている。これにより、複雑なドーピングプロファイルに従うことなく、コレクタ電圧に依らずコレクタ層３，３´における空乏層幅を広げることができる。従って、ＨＢＴの量産時における制御安定性を維持しつつ、ベース・コレクタ間容量のコレクタ電圧依存性が低下するＨＢＴを提供することができる。
【００８２】
また、ＨＢＴ１００Ｂ〜１００Ｄ，１００Ｆ，１００Ｇは、第１コレクタ層３ａ，３ａ´とベース層４との間に、ＧａＡｓを主成分として含む第２コレクタ層３ｂ，３ｂ´をさらに含む。これにより、カーク効果が抑制され、高周波特性の劣化が抑制される。
【００８３】
また、ＨＢＴ１００Ｃ，ＨＢＴ１００Ｄ，ＨＢＴ１００Ｇは、第１コレクタ層３ａ，３ａ´とベース層４との間に、ＡｌＧａＡｓを主成分として含むバリア層３ｃ，３ｃ´をさらに含む。これにより、第１コレクタ層３ａ，３ａ´に含まれ得る点欠陥がベース層４まで拡散されることが防止される。従って、電流利得の低下やＨＢＴの信頼性の低下が抑制される。
【００８４】
また、ＨＢＴ１００Ｅ〜ＨＢＴ１００Ｇは、コレクタ電極８´が、半導体基板１´の第２主面側に形成される。これにより、複数のＨＢＴが配列されて形成される場合において、各サブコレクタ層の両側にコレクタ電極を形成するための領域が不要となる。従って、ＨＢＴ１００Ａ〜１００Ｄに比べてチップサイズが縮小され、チップコストが低下する。
【００８５】
また、ＨＢＴ１００Ｅ〜ＨＢＴ１００Ｇは、サブコレクタ層２´が隣接するＨＢＴのサブコレクタ層と分離されて形成される。また、コレクタ層３´は、隣接するＨＢＴ間において共有される。これにより、隣接するＨＢＴ間にアイソレーション溝を形成するための領域が不要となる。従って、ＨＢＴ１００Ａ〜１００Ｄに比べてチップサイズが縮小され、チップコストが低下する。
【００８６】
また、ＨＢＴ１００Ｅ〜ＨＢＴ１００Ｇは、半導体基板１´にバイアホール１４が形成され、当該バイアホール１４の内部にコレクタ電極８´が形成されることによりサブコレクタ層２´と接する。なお、半導体基板１´及びコレクタ電極８´の構成はこれに限られない。
【００８７】
また、第１コレクタ層３ａ，３ａ´に含まれる金属微粒子の材料は特に限定されるものではないが、例えば、Ａｓを主成分として含んでいてもよい。
【００８８】
また、各半導体層の材料は特に限定されるものではないが、第１コレクタ層３ａ，３ａ´は、例えばＧａＡｓを主成分として含み、エミッタ層５は、例えばＩｎＧａＰ又はＡｌＧａＡｓのいずれかを主成分として含み、ベース層４は、例えばＧａＡｓ、ＩｎＧａＡｓ、又はＧａＡｓＳｂのいずれかを主成分として含み、半導体基板１，１´は、例えばＧａＡｓを主成分として含んでいてもよい。
【００８９】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９０】
１，１´，１０１  半導体基板
２，２´，１０２  サブコレクタ層
３，３´  コレクタ層
３ａ，３ａ´，１０３ａ  第１コレクタ層
３ｂ，３ｂ´，１０３ｂ  第２コレクタ層
３ｃ，３ｃ´，３ｄ，３ｅ，１０３ｃ  バリア層
４，１０４  ベース層
５，１０５  エミッタ層
６，７，１０６，１０７  コンタクト層
８，８´，１０８  コレクタ電極
９，１０９  ベース電極
１０，１１０  エミッタ電極
１１，１１´，１１１  コレクタ配線
１２，１１２  ベース配線
１３，１１３  エミッタ配線
１４，１１４  バイアホール
１００Ａ〜１００Ｇ  ＨＢＴ
１２０  アイソレーション溝
２００  電力増幅回路
２０１  高周波信号源
２０２，２０３  キャパシタ
２０４，２０５  インダクタ
２０７  負荷抵抗
２０８  ベースバイアス電源
２０９  コレクタバイアス電源
２４２，２５２，５０４  空乏層
４０２，５０１  ＧａＡｓマトリックス
４０４，５０２  Ａｓ微粒子
５０３  ショットキー接合
【図１】
2018026406.tif 000003
【図２Ａ】
2018026406.tif 000004
【図２Ｂ】
2018026406.tif 000005
【図２Ｃ】
2018026406.tif 000006
【図３】
2018026406.tif 000007
【図４Ａ】
2018026406.tif 000008
【図４Ｂ】
2018026406.tif 000009
【図５Ａ】
2018026406.tif 000010
【図５Ｂ】
2018026406.tif 000011
【図６】
2018026406.tif 000012
【図７】
2018026406.tif 000013
【図８】
2018026406.tif 000014
【図９Ａ】
2018026406.tif 000015
【図９Ｂ】
2018026406.tif 000016
【図９Ｃ】
2018026406.tif 000017
【図９Ｄ】
2018026406.tif 000018
【図９Ｅ】
2018026406.tif 000019
【図９Ｆ】
2018026406.tif 000020
【図９Ｇ】
2018026406.tif 000021
【図９Ｈ】
2018026406.tif 000022
【図９Ｉ】
2018026406.tif 000023
【図１０】
2018026406.tif 000024
【図１１】
2018026406.tif 000025
【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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【図１４Ｋ】
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【図１４Ｌ】
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