(57)【要約】【課題】チップに沿って配線を形成したときの応力を緩和することを課題とする。【解決手段】半導体装置は、少なくとも第１チップと第２チップとを対向させて積層した半導体装置であって、前記第１チップは、チップ本体と、少なくとも前記チップ本体に到達している第１の接続部と、少なくとも前記チップ本体に到達しているとともに前記第１の接続部の電気的な接続先となる第２の接続部と、前記第１チップにおいて、前記チップ本体との間に絶縁層を介し、前記第１の接続部と前記第２の接続部から分断された状態で設けられている独立配線と、を備え、前記第２チップは、一端部が前記第１の接続部と接続されているとともに他端部が前記独立配線の一端部と接続されている第１接続配線と、一端部が前記独立配線の他端部と接続されているとともに他端部が前記第２の接続部と接続されている第２接続配線と、を備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
少なくとも第１チップと第２チップとを対向させて積層した半導体装置であって、
前記第１チップは、チップ本体と、少なくとも前記チップ本体に到達している第１の接続部と、少なくとも前記チップ本体に到達しているとともに前記第１の接続部の電気的な接続先となる第２の接続部と、前記第１チップにおいて、前記チップ本体との間に絶縁層を介し、前記第１の接続部と前記第２の接続部から分断された状態で設けられている独立配線と、を備え、
前記第２チップは、一端部が前記第１の接続部と接続されているとともに他端部が前記独立配線の一端部と接続されている第１接続配線と、一端部が前記独立配線の他端部と接続されているとともに他端部が前記第２の接続部と接続されている第２接続配線と、を備えた半導体装置。
【請求項２】
前記第１の接続部は、前記チップ本体を貫通している電極であり、前記第２の接続部は、前記チップ本体の表面に形成されている回路形成層に配置されている電極である請求項１に記載の半導体装置。
【請求項３】
少なくとも前記第１チップは、前記チップ本体の一部として周囲にモールド部を備え、前記第１の接続部は、前記モールド部を貫通している電極であり、前記第２の接続部は、前記チップ本体の表面に形成されている回路形成層に配置されている電極である請求項１に記載の半導体装置。
【請求項４】
前記独立配線の一端部と前記第１接続配線の他端部とはピラー部を介して接合され、前記独立配線の他端部と前記第２接続配線の一端部とはピラー部を介して接合されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記独立配線の一端部と前記第１接続配線の他端部とは直接接合され、前記独立配線の他端部と前記第２接続配線の一端部とは直接接合されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記独立配線の厚さは、前記第１チップの前記チップ本体の厚さの十分の一以上である請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書開示の発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、多層構造の再配線を備えた半導体装置や、多層配線基板が知られている（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４５０５号公報
【特許文献２】特開２００２−１７６２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、昨今、例えば、ＴＳＶ（Through Si Via）を形成したＬＳＩ（large-scale integrated circuit）のチップを三次元的に積層する構造が知られている。このような構造では、チップ内の構造や設計上の制約からＴＳＶを形成できない領域がある。この場合、例えば、積層されたチップへの電力供給のため、チップの表面に沿わせた配線を形成する必要がある。同様の問題は、ＴＭＶ（Through Mold Via）を用いた疑似ＳｏＣ（System On Chip）等、複数のチップを３次元的に積層した構造においても生じ得ると考えられる。
【０００５】
このようにチップに沿って配線を形成すると、配線に生じる応力によってチップが変形することが考えられる。チップの変形量が大きいと、チップを３次元的に積層することが困難となる場合がある。配線が厚かったり、長かったりすると、発生する応力も大きくなり、薄化してチップ化する前の厚い状態の基板であっても、ウェハの反りが大きくなる。ウェハの反りが大きくなると、配線上にバンプを形成することが困難となる。
【０００６】
また、３次元的なチップの積層が実施された場合であっても、接合部に内部応力がかかり、半導体装置の信頼性が低下する可能性がある。
【０００７】
このようにチップに沿って配線を形成しようとすると、種々の問題が生じると考えられるが、いずれの特許文献もこれらの問題を解決するものとはなっていない。
【０００８】
１つの側面では、本明細書開示の半導体装置は、チップに沿って配線を形成したときの応力を緩和することを課題とする。
【課題を解決するための手段】
【０００９】
本明細書開示の半導体装置は、少なくとも第１チップと第２チップとを対向させて積層した半導体装置であって、前記第１チップは、チップ本体と、少なくとも前記チップ本体に到達している第１の接続部と、少なくとも前記チップ本体に到達しているとともに前記第１の接続部の電気的な接続先となる第２の接続部と、前記第１チップにおいて、前記チップ本体との間に絶縁層を介し、前記第１の接続部と前記第２の接続部から分断された状態で設けられている独立配線と、を備え、前記第２チップは、一端部が前記第１の接続部と接続されているとともに他端部が前記独立配線の一端部と接続されている第１接続配線と、一端部が前記独立配線の他端部と接続されているとともに他端部が前記第２の接続部と接続されている第２接続配線と、を備えている。
【発明の効果】
【００１０】
本明細書開示の半導体装置によれば、チップに沿って配線を形成したときの応力を緩和することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は第１実施形態の半導体装置の概略構成を示す説明図である。
【図２】図２は第１実施形態の半導体装置が備える最下層チップと中間層チップの概略構成を示す説明図である。
【図３】図３は第１実施形態の半導体装置が備える最下層チップと中間層チップを分離した状態で示す説明図である。
【図４】図４は図２における領域Ｘ１を拡大して示す説明図である。
【図５】図５は図２における領域Ｘ２を拡大して示す説明図である。
【図６】図６（Ａ）〜図６（Ｄ）は第１実施形態の半導体装置の製造工程の一部を示す説明図である。
【図７】図７（Ａ）〜図７（Ｃ）は第１実施形態の半導体装置の製造工程の一部を示す説明図である。
【図８】図８（Ａ）、図８（Ｂ）は第１実施形態の半導体装置の製造工程の一部を示す説明図である。
【図９】図９（Ａ）、図９（Ｂ）は第１実施形態の半導体装置の製造工程の一部を示す説明図であるは。
【図１０】図１０（Ａ）〜図１０（Ｃ）は第１実施形態の半導体装置の製造工程の一部を示す説明図であるは。
【図１１】図１１（Ａ）、図１１（Ｂ）はマイクロバンプの位置ずれが生じる様子を模式的に示す説明図である。
【図１２】図１２（Ａ）はマイクロバンプの位置ずれへの対処の一例を示す説明図であり、図１２（Ｂ）はマイクロバンプの位置ずれへの対処の他の例を示す説明図である。
【図１３】図１３は第２実施形態の半導体装置が備える最下層チップと中間層チップを示す説明図である。
【図１４】図１４は第３実施形態の半導体装置が備える最下層チップと中間層チップを示す説明図である。
【図１５】図１５は第４実施形態の半導体装置が備える中間層チップを示す説明図である。
【図１６】図１６は比較例の半導体装置の概略構成を示す説明図である。
【図１７】図１７（Ａ）は比較例の半導体装置が備える中間層チップの図１７（Ｂ）におけるＡ−Ａ線断面図であり、図１７（Ｂ）は比較例の半導体装置が疎なる中間層チップの平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。
【００１３】
（第１実施形態）
まず、本実施形態の半導体装置１の説明に先立って、比較例の半導体装置５００について図１６乃至図１７（Ｂ）を参照しつつ説明する。図１６は比較例の半導体装置の概略構成を示す説明図である。図１７（Ａ）は比較例の半導体装置が備える中間層チップの図１７（Ｂ）におけるＡ−Ａ線断面図であり、図１７（Ｂ）は比較例の半導体装置が疎なる中間層チップの平面図である。
【００１４】
半導体装置５００は、複数のチップが積層されている。すなわち、半導体装置５００は、最下層チップ５１０、中間層チップ５２０及び最上層チップ５３０を積層した状態で備えている。ここで、中間層チップ５２０に着目する。中間層チップ５２０は、チップ本体５２１を備える。チップ本体５２１の一面側には、回路形成層５２１ａが設けられている。中間層チップ５２０には、複数のＴＳＶ５２２が設けられている。各ＴＳＶ５２２の端部には、はんだによるマイクロバンプ５２６が形成されており、このマイクロバンプ５２６を介して最下層チップ５１０や最上層チップ５３０と電気的に接続されている。
【００１５】
また、回路形成層５２１ａには、電極５２１ａ２が設けられている。電極５２１ａ２は、複数のＴＳＶ５２２のうちの一つと電気的に接続される。このとき、電極５２１ａ２とＴＳＶ５２２とは、チップ本体５２１の表面に沿って設けられている配線５２５を介して接続されている。この配線５２５は、チップ本体５２１に設けられている回路形成層５２１ａに電源を供給するために設けられている。このような配線５２５は、チップ本体５２１に沿って設けられ、しかも、電極５２１ａ２とＴＳＶ５２２とは、共にチップ本体５２１に到達している。このため、例えば、配線５２５が熱によって伸縮することで配線５２５とチップ本体５２１の表面との接合部に応力が生じる。このような応力は、チップ本体５２１を反らせる原因となる。例えば、配線５２５の厚さが１０μｍ以上である場合、チップ本体５２１を薄化する前のＳｉ（シリコン）基板の厚さが７７５μｍ程度であっても、ウェハに反りが生じることがある。このような現象は、中間層チップ５２０と他のチップとの積層を困難なものとしたり、製品の信頼性を低下させたりする。なお、配線５２５が電源を供給するためのものではなく、例えば、信号線である場合にも、同様に応力に起因する問題が生じることがある。
【００１６】
このようにチップ本体５２１の表面に配線５２５を設けることによって生じる応力を緩和するために、例えば、チップ本体５２１と配線５２５との間に絶縁膜を介装する構造を採用することが考えられる。しかしながら、配線５２５の端部は、それぞれ、チップ本体５２１に到達している電極５２１ａ２とＴＳＶ５２２とに接続されているため、チップ本体５２１の変形を抑制する効果はさほど期待できないと考えられる。
【００１７】
また、チップ本体５２１の表面に配線５２５を設けることによって生じる応力を緩和するために、例えば、配線５２５をチップ本体５２１と平行となる平面内において、つづら折り状に設けることが考えられる。しかしながら、配線５２５をつづら折り状に設けると、配線５２５の占有面積が大きくなり、３次元集積等の高密度に配線とバンプを配置する構造には適していない。
【００１８】
以下、このような比較例と比較しつつ、本実施形態の半導体装置１につき、図１乃至図５を参照して説明する。図１は第１実施形態の半導体装置の概略構成を示す説明図である。図２は第１実施形態の半導体装置が備える最下層チップと中間層チップの概略構成を示す説明図である。図３は第１実施形態の半導体装置が備える最下層チップと中間層チップを分離した状態で示す説明図である。図４は図２における領域Ｘ１を拡大して示す説明図である。図５は図２における領域Ｘ２を拡大して示す説明図である。なお、以下の説明において、上下方向を各図に示した方向として説明する。
【００１９】
本実施形態の半導体装置１は、いわゆる３Ｄ（three dimensions）積層構造を有する。半導体装置１は、積層された最下層チップ１０、中間層チップ２０及び最上層チップ３０を備える。中間層チップ２０と最下層チップ１０とは対向させて積層した状態となっている。最上層チップ３０と中間層チップ２０とは対向させて積層した状態となっている。積層されたこれらのチップは、Ｃ４バンプ３を介して、パッケージ基板２上に設けられている基板電極２ａに電気的に接続されている。積層されたチップのうち、中間層チップ２０を第１チップとすると、最下層チップ１０が第２チップとなる。また、最上層チップ３０を第１チップとすると、中間層チップ２０が第２チップとなる。以下の説明では、主として中間層チップ２０を第１チップとし、最下層チップ１０を第２チップとした場合について説明する。
【００２０】
図１を参照すると、最下層チップ１０は、チップ本体１１を備える。チップ本体１１の下面側には、回路形成層１１ａが設けられている。回路形成層１１ａには、電極１１ａ２が設けられている。また、チップ本体１１には、チップ本体１１を貫通している電極、すなわち、ＴＳＶ１２が複数設けられている。チップ本体１１の下面側には、ＵＢＭ（Under Barrier Metal）１４が設けられている。ＵＢＭ１４の上面側には、電極１１ａ２やＴＳＶ１２が電気的に接続されている。ＵＢＭ１４の下面側は、Ｃ４バンプ３を介して基板電極２ａに電気的に接続されている。回路形成層１１ａの下面側には、第１絶縁層１３が設けられており、ＵＢＭ１４の一部が第１絶縁層１３に埋没した状態となっている。
【００２１】
図３や、図５を参照すると、チップ本体１１の上面側には、第１接続配線１５及び第２接続配線１６が設けられている。チップ本体１１の上面側には、第２絶縁層１７が設けられており、第１接続配線１５及び第２接続配線１６は、第２絶縁層１７内に埋設されている。第１接続配線１５の一端部１５ａと他端部１５ｂには、それぞれピラー部１５ａ１、１５ｂ１が形成されている。同様に、第２接続配線１６の一端部１６ａと他端部１６ｂには、それぞれピラー部１６ａ１、１６ｂ１が形成されている。
【００２２】
図１乃至図５を参照すると、中間層チップ２０は、チップ本体２１を備える。チップ本体２１の下面側には、回路形成層２１ａが設けられている。回路形成層２１ａには、電極２１ａ２が設けられている。また、チップ本体２１には、ＴＳＶ２２が複数設けられている。ＴＳＶ２２は、チップ本体２１を貫通しているため、チップ本体２１に到達した状態となっている。ＴＳＶ２２は、複数設けられているが、これらの一部が第１の接続部に相当する。電極２１ａ２は、チップ本体２１に形成されている回路形成層２１ａに設けられているため、チップ本体２１に到達した状態となっている。このような電極２１ａ２は、第２の接続部に相当する。
【００２３】
中間層チップ２０の回路形成層２１ａの下面側には、第１絶縁層２３が設けられている。第１絶縁層２３は、後に説明するように、その製造工程において、まず、回路形成層２１ａと接している第１層２３ａが形成される。
【００２４】
中間層チップ２０は、電極２１ａ２やＴＳＶ２２の端部に設けられているピラー部２４を備えている。ピラー部２４には、はんだによるマイクロバンプ２６が形成されており、中間層チップ２０は、このマイクロバンプ２６を介して最下層チップ１０や最上層チップ３０と電気的に接続されている。
【００２５】
図４を参照すると、中間層チップ２０は、チップ本体２１との間に第１絶縁層２３を介し、第１の接続部に相当するＴＳＶ２２と、第２の接続部に相当する電極２１ａ２から分断された状態で設けられている独立配線２５を備えている。独立配線２５は、チップ本体２１の下面側に設けられている第１絶縁層２３の第１層２３ａに支持された状態で配置されている。すなわち、独立配線２５は、チップ本体２１に到達しておらず、第１層２３ａ上で、伸縮することができる。独立配線２５は、ＴＳＶ２２及び電極２１ａ２とも分断されているため、独立配線２５の伸縮は周囲に拘束されることはない。この結果、独立配線２５の伸縮に伴う応力は生じない。
【００２６】
独立配線２５の一端部２５ａには、ピラー部２５ａ１が設けられている。独立配線２５の他端部２５ｂには、ピラー部２５ｂ１が設けられている。ピラー部２５ａ１はマイクロバンプ２６を介して第１接続配線１５の他端部１５ｂと電気的に接続される。ピラー部２５ｂ１は、第２接続配線１６の一端部１６ａと接続される。
【００２７】
第１接続配線１５の一端部１５ａは、マイクロバンプ２６を介してＴＳＶ２２と電気的に接続される。第２接続配線１６の他端部１６ｂは、マイクロバンプ２６を介して電極５１ａ２と電気的に接続される。これにより、ＴＳＶ２２と電極２１ａ２とは電気的に接続される。すなわち、ＴＳＶ２２と電極２１ａ２とは、第１接続配線１５、独立配線２５及び第２接続配線１６を介して電気的に接続される。このように、半導体装置１では、中間層チップ２０に設けられている電極２１ａ２とＴＳＶ２２とを電気的に接続するため、対向させて積層されている最下層チップ１０に設けられた第１接続配線１５及び第２接続配線１６を経由している。これにより、同一チップ内に配置されている第１の接続部と第２の接続部とを電気的に接続する際に、配線が生じさせる応力の影響を受けることがない。なお、本実施形態における独立配線２５の厚さは、１０μｍであり、チップ本体２１の厚さは、５０μｍである。すなわち、独立配線２５の厚さは、チップ本体２１の厚さの十分の一以上となっている。独立配線２５は、電力供給や信号送信の要求から、チップ本体２１の厚さの十分の一以上の厚さが求められる場合がある。このような場合であっても、本実施形態の半導体装置１では、独立配線２５の伸縮に起因する応力の影響を受けることがない。また、独立配線２５の長さが、長い場合、例えば、中間層チップ２０に設けられているＴＳＶ２２や電極２１ａ２の最小ピッチの３倍以上となっても独立配線２５の伸縮に起因する応力の影響を受けることがない。
【００２８】
中間層チップ２０は、チップ本体２１の回路形成層２１ａが設けられている面と反対側に面に第２絶縁層２７が設けられると共に、第１接続配線２８と第２接続配線２９とが設けられている。最上層チップ３０を第１チップとし、中間層チップ２０を第２チップとした場合に、第１接続配線２８は、最下層チップ１０における第１接続配線１５に相当し、第２接続配線２９は、最下層チップ１０における第２接続配線１６に相当する。第１接続配線２８及び第２接続配線２９は、それぞれ、後に説明する電極３１ａ２と電気的に接続される。
【００２９】
つぎに、再び図１を参照すると、最上層チップ３０は、チップ本体３１を備える。チップ本体３１の下面側には、回路形成層３１ａが設けられている。回路形成層３１ａには、複数の電極３１ａ２が設けられている。また、最上層チップ３０は、チップ本体３１との間に絶縁層３３を介して設けられている独立配線３５を備える。独立配線３５の一端部と他端部は、それぞれ、第１接続配線２８と第２接続配線２９に電気的に接続される。この独立配線３５は、最上層チップ３０を第１チップとし、中間層チップ２０を第２チップとした場合に、中間層チップ２０と最下層チップ１０との関係における独立配線２５と同様に機能を有する。すなわち、最上層チップに設けられている任意の２つの電極３１ａ２をそれぞれ第１の接続部、第２の接続部としたとき、これらの２つの電極３１ａ２は、第１接続配線２８、独立配線３５及び第２接続配線２９を介して電気的に接続される。
【００３０】
つぎに、図６（Ａ）乃至図１０（Ｃ）を参照しつつ、本実施形態の半導体装置１の製造方法について説明する。図６（Ａ）乃至図８（Ｂ）は中間層チップ２０の製造工程を示し、図９（Ａ）で最下層チップ１０の製造工程を示し、図９（Ｂ）で最上層チップ３０の製造工程を示している。そして、図１０（Ａ）乃至図１０（Ｂ）で各チップを積層する工程を示している。なお、本実施形態では、Ｖｉａ  Ｌａｓｔ方式に則った製造方法について説明するが、半導体装置１の製造は、この方法に限定されるものではなく、従来周知の方法を用いて製造することができる。
【００３１】
まず、図６（Ａ）を参照すると、薄化前Ｓｉウェハ２１１の下面側に回路形成層２１ａを設ける。回路形成層２１ａには、電極２１ａ２や配線２１ａ１が設けられている。配線２１ａ１は、後に形成されるＴＳＶ２２を受けるためのものである。なお、かかる工程では、最終組み立て後に下面となる側を上面となるように設置して加工が施される。薄化前Ｓｉウェハ２１１は、一例として、７７５μｍ厚、直径３００ｍｍのものを準備する。
【００３２】
つぎに、図６（Ｂ）を参照すると、回路形成層２１ａの下面に絶縁樹脂を塗布して第１絶縁層２３の第１層２３ａを形成する。ここで、絶縁樹脂は、低弾性率の材料が選定されている。低弾性率の素材としては、例えば、エポキシ、シリコン、ウレタン、ビスマレイミド樹脂等を挙げることができる。低弾性率であることにより、後に施工される独立配線２５の伸縮に適応しやすくなる。独立配線２５の伸縮に適応することで、応力の発生を抑制することができる。なお、絶縁樹脂として、熱可塑性を備える樹脂を選定することもできる。独立配線が延びるような温度となったときに、塑性変形を許容することで、応力の発生を抑制することができるためである。
【００３３】
絶縁樹脂は、感光性の場合は、露光と現像後におよそ２００℃で１時間の熱処理を行って硬化させる。硬化後の第１層２３ａの膜厚は５μｍ程度とする。非感光性の樹脂の場合は、材料塗布後に硬化させ、ドライエッチングやレーザ等を用いて開口部２３ａ１を形成する。本実施形態では非感光性の樹脂を採用し、ドライエッチングを用いた。
【００３４】
つぎに、図６（Ｃ）を参照すると、銅（Ｃｕ）を用い、ピラー部２４の一部となる第１層２４ａや独立配線２５をメッキ形成する。本実施形態では、セミアディティブ法を用いたが、従来周知に他の方法を用いてもよい。本実施形態では、具体的に、Ｃｕ／Ｔｉ（チタン）のシード層をスパッタで形成後、レジストを用いてメッキパターンを形成する。そして、電解メッキを用いてＣｕを例えば１０μｍ堆積させる。そして、レジスト剥離後に配線間のシード層をウェットエッチング等によって除去し、パターンを電気的に分離する。このとき、第１層２４ａは、電極２１ａ２上や配線２１ａ１上に設けられる。一方、独立配線２５は、第１絶縁層２３の第１層２３ａにのみ支持される態様、すなわち、薄化前Ｓｉウェハとの間には、第１層２３ａのみが存在する態様で設けられる。
【００３５】
つぎに、図６（Ｄ）を参照すると、第１層２３ａを形成した材料と同一の材料によりを塗布し、第２層２３ｂを形成することで、第１絶縁層２３を形成する。硬化後の第２層２３ｂの膜厚は１０μｍ程度とする。第２層２３ｂには、第１層２３ａと同様の手法で、開口部２３ｂ１を形成する。
【００３６】
つぎに、図７（Ａ）を参照すると、ピラー部２４の第２層２４ｂを形成するとともに、独立配線２５と接続されるピラー部２５ａ１、２５ｂ１を形成する。ピラー部２４の第２層２４ｂ、ピラー部２５ａ１、２５ｂ１は、Ｃｕで形成する。そして、これらの端部にＳｎＡｇ（錫銀）によりマイクロバンプ２６を形成する。これらのピラー部２５ａ１等及びマイクロバンプ２６は、セミアディティブ法を用いて形成する。そして、パターン分離後、例えば、２５０℃で１分の条件でリフローを行い、マイクロバンプの頭部を丸める。第１絶縁層２３から露出したピラー部２５ａ１等の高さは、マイクロバンプ２６の高さは、それぞれ１０μｍ程度である。
【００３７】
つぎに、図７（Ｂ）を参照して、薄化前Ｓｉウェハ２１１を薄化する。具体的に、第１絶縁層２３が設けられている面側に仮接着剤４２を用いてサポートウェハ４１を装着する。そして、バックグラインド及びＣＭＰ（Chemical Mechanical Polishing）を用いて、薄化前Ｓｉウェハ２１１を薄化する。薄化後のＳｉウェハ２１１は、チップ本体２１となる。チップ本体２１は、回路形成層２１ａを除いた厚さが５０μｍとされている。
【００３８】
つぎに、図７（Ｃ）を参照して、ＴＳＶ２２を形成する。ＴＳＶ２２は、回路形成層２１ａとは反対側の面から形成する。ＴＳＶ２２を形成するとき、チップ本体２１の表面に絶縁層を形成し、エッチングを用いてＴＳＶ２２用の貫通孔を形成する。なお、この際形成される絶縁層は、非常に薄いため、説明の都合上、図７（Ｃ）には、表れていない。貫通孔を形成した後は、貫通孔の内周壁面にも絶縁膜を形成する。そして、電解メッキを用いて貫通孔内部にＣｕを埋め込む。そして、チップ本体２１の表面に広がっているＣｕをＣＭＰで除去することで、各ＴＳＶ２２を分離した状態とする。なお、絶縁層は、ＳｉＯ２とし、ＣＶＤ（chemical vapor deposition）法を用い、チップ本体２１の表面には１μｍの厚さ、ＴＳＶ２２の内周壁面へは１００ｎｍの厚さで施工する。
【００３９】
つぎに、図８（Ａ）を参照しつつ、チップ本体２１の上面側に第１接続配線２８や第２接続配線２９等を形成する。第１接続配線２８や第２接続配線２９等の形成は、図６（Ｂ）乃至図７（Ａ）を参照しつつ説明した工程と共通するので、その詳細な説明は省略する。
【００４０】
つぎに、図８（Ｂ）を参照して、サポートウェハ４１を除去する。そして、ダイシングによってチップを個片化することで、中間層チップ２０を得ることができる。
【００４１】
つぎに、図９（Ａ）を参照しつつ、最下層チップ１０の加工について説明する。最下層チップ１０は、中間層チップ２０とは別個に回路形成層１１ａを形成したＳｉウェハ上に第１絶縁層１３及び第２絶縁層１７を設ける。さらに、図１に示したＣ４バンプ３を受けるためのＵＢＭ１４を形成する。ＵＢＭ１４は、例えば、０．０２μｍ厚のＡｕ（金）層と、４．０μｍ厚のＮｉ（ニッケル）層を備えた積層膜として形成する。そして、第１接続配線１５や第２接続配線１６等を形成し、個片化する。これらの工程については、図７（Ｂ）乃至図８（Ｂ）を参照しつつ説明した工程と共通するので、その詳細な説明は省略する。なお、第１絶縁層１３は、中間層チップ２０における第１絶縁層２３等とは異なり、低弾性であることは求められない。これは、第１絶縁層１３は、配線の伸縮に対応しなくてもよいためである。
【００４２】
つぎに、図９（Ｂ）を参照して、最上層チップ３０の加工について説明する。最上層チップ３０は、中間層チップ２０、最下層チップ１０とは別個に回路形成層３１ａを形成したＳｉウェハに独立配線３５等を形成する。独立配線３５等の形成は、図６（Ｂ）乃至図７（Ａ）を参照しつつ説明した工程と共通するので、その詳細な説明は省略する。そして、Ｓｉウェハの上面側をバックグラインドによって、薄化し、ダイシングによって個片化することで、最上層チップ３０を得る。Ｓｉウェハを薄化することで得られるチップ本体３１の厚さは３００μｍである。
【００４３】
つぎに、図１０（Ａ）及び図１０（Ｂ）を参照して、中間層チップ２０と最上層チップ３０とを積層し、接合する。両者の接合は、マイクロバンプ２６を介して行う。接合は、リフローを用い、２５０℃で１分の程度の熱処理を実施する。
【００４４】
つぎに、図１０（Ｃ）を参照して、中間層チップ２０と最下層チップ１０とを積層し、接合する。両者の接合は、マイクロバンプ２６を介して行う。接合は、リフローを用い、２５０℃で１分の程度の熱処理を実施する。なお、本実施形態における最下層チップ１０、中間層チップ２０及び最上層チップ３０は、同じ大きさであるが、例えば、下層になるほど、寸法を大きくするようにしてもよい。また、本実施形態では、３層としているが、層の数をさらに増やしてもよい。
【００４５】
最下層チップ１０、中間層チップ２０及び最上層チップ３０を積層した後は、図１に示すように、積層されたこれらのチップをパッケージ基板２に接合し、隙間をアンダーフィル５０で埋めることで、本実施形態の半導体装置１を得ることができる。
【００４６】
本実施形態の半導体装置１によれば、独立配線２５、３５等は、自由に伸縮できるため、チップに沿って配線を形成したときの応力を緩和することができる。なお、例えば、本実施形態の独立配線２５は、図１１（Ａ）、図１１（Ｂ）に示すように、自由に伸縮できるため、マイクロバンプ２６の位置がずれることが想定される。そこで、このような現象に対処すべく、例えば、図１２（Ａ）に示すように、予め伸縮を想定した寸法とした第１接続配線１５´や第２接続配線１６´を装備するようにしてもよい。また、図１２（Ｂ）に示すように、他のマイクロバンプ２６よりも寸法を大きくしたマイクロバンプ２６´を装備するようにしてもよい。
【００４７】
（第２実施形態）
つぎに、図１３を参照しつつ、第２実施形態について、説明する。図１３は第２実施形態の半導体装置が備える最下層チップと中間層チップを示す説明図である。第２実施形態では、独立配線１２５の一端部１２５ａと第１接続配線１１５の他端部１１５ｂとはピラー部１２５ａ１、１１５ｂ１を介して接合されている。また、独立配線１２５の他端部１２５ｂと第２接続配線１１６の一端部１１６ａとはピラー部１２５ｂ１、１１６ａ１を介して接合されている。すなわち、接合部において、マイクロバンプ２６が廃止され、いわゆるＣｕ−Ｃｕのダイレクトボンディングによって接合されている。これにより、半導体装置の厚さを抑えることができる。
【００４８】
（第３実施形態）
つぎに、図１４を参照しつつ、第３実施形態について、説明する。図１４は第３実施形態の半導体装置が備える最下層チップと中間層チップを示す説明図である。第３実施形態では、独立配線２２５の一端部２２５ａと第１接続配線２１５の他端部２１５ｂとは直接接合されている。また、独立配線２２５の他端部２２５ｂと第２接続配線２１６の一端部２１６ａとは直接接合されている。すなわち、接合部分において、マイクロバンプ２６が廃止されているだけでなく、ピラー部も廃止されている。このような接合とすることで、半導体装置の厚さを抑えることができる。なお、図１４に示す例では、独立配線２２５は第１絶縁層２２３上に設置されており、独立配線２２５の周囲に絶縁層は廃止されている。同様に、第１接続配線２１５及び第２接続配線２１６は第１絶縁層２１３上に設置されており、第１接続配線２１５及び第２接続配線２１６の周囲の絶縁層は廃止されている。
【００４９】
（第４実施形態）
つぎに、図１５を参照しつつ、第４実施形態について説明する。図１５は第４実施形態の半導体装置が備える中間層チップを示す説明図である。第４実施形態は、半導体装置を、疑似ＳｏＣとした例である。第４実施形態では、中間層チップ３２０は、チップ本体３２１の一部としてモールド部３０１を備える。そして、第１実施形態等とは異なり、第１の接続部として、モールド部３０１を貫通している電極であるＴＭＶ（Through Mold Via）３２２が設けられている。チップ本体３２１には回路形成層３２１ａが設けられており、電極３２１ａ２が配置されている。この電極３２１ａ２が第２の接続部に相当する。第４実施形態では、第１実施形態等と同様に、ＴＭＶ３２２と電極３２１ａ１から分断されている独立配線３２５を備えている。ＴＭＶ３２２と電極３２１ａ１は、図１５では、省略されている他のチップが備える第１接続配線、第２接続配線及び独立配線３２５を介して電気的に接続される。この点は、第１実施形態等と同様である。すなわち、このように、ＴＭＶ３２２を備えた半導体装置においても、チップに沿って配線を形成したときの応力を緩和することができる。
【００５０】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【符号の説明】
【００５１】
１  半導体装置
１０  最下層チップ
１２  ＴＳＶ
１３  第１絶縁層
１５  第１接続配線
１６  第２接続配線
２０  中間層チップ
２２  ＴＳＶ
２４  ピラー部
２５、３５  独立配線
２８  第１接続配線
２９  第２接続配線
３０  最上層チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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