(57)【要約】【課題】高集積化に伴う半導体装置の動作特性の劣化を防止する。【解決手段】メモリセルＭＣは、半導体基板ＳＢの一部分からなるフィンＦＡの上面および側壁の上に、ゲート絶縁膜ＧＦを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧの片方の側面に隣接する位置に、制御ゲート電極ＣＧの片方の側面並びにフィンＦＡの上面および側壁の上にＯＮＯ膜ＯＮを介して形成されたメモリゲート電極ＭＧと、を備える。さらに、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ｎ型の多結晶シリコンからなり、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間に第１金属膜ＭＥ１が介在し、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間に第２金属膜ＭＥ２が介在し、第１金属膜ＭＥ１の仕事関数は第２金属膜ＭＥ２の仕事関数よりも大きい。【選択図】図２
2018037503.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１領域に、
前記半導体基板の一部分であって、前記半導体基板の主面に沿う第１方向に延在する複数の第１突出部と、
前記第１突出部の上面および側壁の上に第１絶縁膜を介して形成された、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極の片方の側面に隣接して形成された、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間および前記第１突出部と前記第２ゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、
前記第１ゲート電極の前記第１方向の片側で前記第２ゲート電極と反対側に位置する前記第１突出部および前記第２ゲート電極の前記第１方向の片側で前記第１ゲート電極と反対側に位置する前記第１突出部に形成された、前記第１導電型と異なる第２導電型の第１ソース・ドレイン領域と、
から構成されるメモリセルを有し、
前記第１ゲート電極および前記第２ゲート電極は、前記第２導電型の多結晶シリコンからなり、
前記第１絶縁膜と前記第１ゲート電極との間に第１金属膜が介在し、前記第２絶縁膜と前記第２ゲート電極との間に第２金属膜が介在し、
前記第１金属膜の第１仕事関数と前記第２金属膜の第２仕事関数とが互いに異なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１仕事関数は、前記第２仕事関数よりも大きい、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１金属膜および前記第２金属膜は、窒化チタンからなり、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚よりも厚い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１金属膜の膜厚は、５ｎｍ以上、かつ、５０ｎｍ以下である、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１金属膜は、モリブデン、ルテニウム、チタン、ロジウム、イリジウムまたは白金からなり、前記第２金属膜は、クロム、スズ、亜鉛、バナジウム、ニオブ、アルミニウム、銀、カドミウム、インジウム、ジルコニウム、タンタル、ハフニウムまたはランタンからなる、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１導電型はｎ型、前記第２導電型はｐ型であり、
前記第１仕事関数は、前記第２仕事関数よりも小さい、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１金属膜および前記第２金属膜は、窒化チタンからなり、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚よりも薄い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１金属膜の膜厚は、１ｎｍ以上、かつ、５ｎｍ以下である、半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第１金属膜は、クロム、スズ、亜鉛、バナジウム、ニオブ、アルミニウム、銀、カドミウム、インジウム、ジルコニウム、タンタル、ハフニウムまたはランタンからなり、前記第２金属膜は、モリブデン、ルテニウム、チタン、ロジウム、イリジウムまたは白金からなる、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記半導体基板の前記第１領域とは異なる第２領域に、
前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第３方向に延在する複数の第２突出部と、
前記第２突出部の上面および側壁の上に第３絶縁膜を介して形成された、前記半導体基板の前記主面に沿って前記第３方向と直交する第４方向に延在する第３ゲート電極と、
前記第３ゲート電極の前記第３方向の両側に位置する前記第２突出部に形成された第２ソース・ドレイン領域と、
から構成されるトランジスタを有し、
前記第３絶縁膜は、ＳｉＯ２よりも誘電率が高い絶縁膜であり、
前記第３ゲート電極は、金属を含む、半導体装置。
【請求項１１】
（ａ）主面に第１領域および第２領域を有する第１導電型の半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の前記主面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部を形成する工程、
（ｃ）前記第２領域の前記半導体基板の前記主面に第２溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第２方向に延在する複数の第２突出部を形成する工程、
（ｄ）前記第１溝内を埋め込む第１素子分離領域と、前記第２溝内を埋め込む第２素子分離領域とを形成する工程、
（ｅ）前記第１突出部の上面および側壁の上に順に積層され、前記半導体基板の前記主面に沿って前記第１方向と直交する第３方向に延在する、第１絶縁膜、第１金属膜、および前記第１導電型と異なる第２導電型の多結晶シリコンからなる第１ゲート電極を形成する工程、
（ｆ）前記第１ゲート電極の片方の側面に隣接する位置に、前記第１ゲート電極の前記片方の側面並びに前記第１突出部の上面および側壁の上に順に積層され、前記第３方向に延在する、電荷蓄積膜を含む第２絶縁膜、第２金属膜、および前記第２導電型の多結晶シリコンからなる第２ゲート電極を形成する工程、
（ｇ）前記第１ゲート電極の前記第１方向の片側で前記第２ゲート電極と反対側に位置する前記第１突出部および前記第２ゲート電極の前記第１方向の片側で前記第１ゲート電極と反対側に位置する前記第１突出部に、前記第２導電型の第１ソース・ドレイン領域を形成する工程、
（ｈ）前記第２突出部の上面および側壁の上に順に積層され、前記半導体基板の前記主面に沿って前記第２方向と直交する第４方向に延在する、第３絶縁膜および第３ゲート電極を形成する工程、
（ｉ）前記第３ゲート電極の前記第２方向の両側に位置する前記第２突出部に、第２ソース・ドレイン領域を形成する工程、
を有し、
前記第１金属膜の第１仕事関数と前記第２金属膜の第２仕事関数とが互いに異なる、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１仕事関数は、前記第２仕事関数よりも大きい、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１金属膜および前記第２金属膜は、窒化チタンからなり、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１金属膜の膜厚は、５ｎｍ以上、かつ、５０ｎｍ以下である、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記第１金属膜は、モリブデン、ルテニウム、チタン、ロジウム、イリジウムまたは白金からなり、前記第２金属膜は、クロム、スズ、亜鉛、バナジウム、ニオブ、アルミニウム、銀、カドミウム、インジウム、ジルコニウム、タンタル、ハフニウムまたはランタンからなる、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記第１導電型はｎ型、前記第２導電型はｐ型であり、
前記第１仕事関数は、前記第２仕事関数よりも小さい、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第１金属膜および前記第２金属膜は、窒化チタンからなり、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚よりも薄い、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１金属膜の膜厚は、１ｎｍ以上、かつ、５ｎｍ以下である、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記第１金属膜は、クロム、スズ、亜鉛、バナジウム、ニオブ、アルミニウム、銀、カドミウム、インジウム、ジルコニウム、タンタル、ハフニウムまたはランタンからなり、前記第２金属膜は、モリブデン、ルテニウム、チタン、ロジウム、イリジウムまたは白金からなる、半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、
前記第３絶縁膜は、ＳｉＯ２よりも誘電率が高い絶縁膜であり、
前記第３ゲート電極は、金属を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えばフィン（Ｆｉｎ）状の半導体部により構成されるフィン型トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）を有する半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板と選択ゲート電極との間に、酸化シリコンまたは酸窒化シリコンからなる絶縁膜と、金属酸化物または金属シリケートからなる金属元素含有層と、から構成される絶縁膜を有する不揮発性メモリのメモリセルが特開２００８−４１８３２号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４１８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フィン型チャネルを有するスプリットゲート型メモリセルでは、空乏層の幅はフィンの幅で決まるため、フィンの幅が小さくなると、しきい値電圧が低下するという課題がある。この対策として、フィンの不純物濃度を高くすることが考えられるが、チャネルの抵抗が増加して移動度が低下するため、駆動力の低下などが生じる。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、半導体基板の一部分からなるフィンの上面および側壁の上に第１絶縁膜を介して形成された制御ゲート電極と、制御ゲート電極の片方の側面に隣接して形成されたメモリゲート電極と、制御ゲート電極とメモリゲート電極との間およびフィンとメモリゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、を有する。そして、制御ゲート電極およびメモリゲート電極は、ｎ型の多結晶シリコンからなり、第１絶縁膜と制御ゲート電極との間に第１金属膜が介在し、第２絶縁膜とメモリゲート電極との間に第２金属膜が介在し、第１金属膜の仕事関数は第２金属膜の仕事関数よりも大きい。
【０００７】
一実施の形態による半導体装置の製造方法は、半導体基板の一部分からなる複数のフィンを形成する工程と、互いに隣り合うフィンの間に絶縁膜を埋め込み、素子分離領域を形成する工程と、フィンの上面および側壁の上に順に積層され、第１絶縁膜、第１金属膜、およびｎ型の多結晶シリコンからなる制御ゲート電極を形成する工程と、を有する。さらに、制御ゲート電極の片方の側面に隣接する位置に、制御ゲート電極の側面並びにフィンの上面および側壁の上に順に積層され、電荷蓄積膜を含む第２絶縁膜、第２金属膜、およびｎ型の多結晶シリコンからなるメモリゲート電極を形成する工程と、を有し、第１金属膜の仕事関数は第２金属膜の仕事関数よりも大きい。
【発明の効果】
【０００８】
一実施の形態によれば、高集積化に伴う半導体装置の動作特性の劣化を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態による半導体装置のメモリセル領域を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図１のＣ−Ｃ線に沿った断面図である。
【図５】（ａ）および（ｂ）はそれぞれ、比較例３による選択トランジスタのゲート構造のバンド図および実施の形態による選択トランジスタのゲート構造のバンド図である。
【図６】仕事関数と窒化チタン膜の膜厚との関係を示すグラフ図である。
【図７】実施の形態による半導体装置（メモリセル領域およびロジック領域）の製造工程を説明する断面図である。
【図８】図７に続く、半導体装置の製造工程を説明する断面図である。
【図９】図８に続く、半導体装置の製造工程を説明する断面図である。
【図１０】図９に続く、半導体装置の製造工程を説明する断面図である。
【図１１】図１０に続く、半導体装置の製造工程を説明する断面図である。
【図１２】図１１に続く、半導体装置の製造工程を説明する断面図である。
【図１３】図１２に続く、半導体装置の製造工程を説明する断面図である。
【図１４】図１３に続く、半導体装置の製造工程を説明する断面図である。
【図１５】図１４に続く、半導体装置の製造工程を説明する断面図である。
【図１６】図１５に続く、半導体装置の製造工程を説明する断面図である。
【図１７】図１６に続く、半導体装置の製造工程を説明する断面図である。
【図１８】図１７に続く、半導体装置の製造工程を説明する断面図である。
【図１９】図１８に続く、半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く、半導体装置の製造工程を説明する断面図である。
【図２１】図２０に続く、半導体装置の製造工程を説明する断面図である。
【図２２】図２１に続く、半導体装置の製造工程を説明する断面図である。
【図２３】図２２に続く、半導体装置の製造工程を説明する断面図である。
【図２４】実施の形態の第１変形例によるメモリセルの断面図である。
【図２５】金属の仕事関数を示すグラフ図である。
【図２６】実施の形態の第２変形例によるメモリセルの断面図である。
【図２７】（ａ）および（ｂ）はそれぞれ、実施の形態の第２変形例による選択トランジスタのゲート構造のバンド図およびメモリトランジスタのゲート構造のバンド図である。
【図２８】実施の形態の第３変形例によるメモリセルの断面図である。
【図２９】実施の形態の第４変形例によるメモリセルの断面図である。
【図３０】比較例１によるメモリセルの断面図である。
【図３１】比較例２によるメモリセルの断面図である。
【図３２】（ａ）および（ｂ）はそれぞれ、比較例３によるメモリセルのゲート長方向の断面図およびゲート幅方向の断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
（本発明者らが比較検討を行った半導体装置）
まず、本実施の形態による半導体装置およびその製造方法がより明確になると思われるため、本発明者らが比較検討を行った半導体装置における課題について詳細に説明する。
【００１７】
＜比較例１＞
図３０は、比較例１のプレーナ型チャネルを有するスプリットゲート型メモリセルのゲート長方向の断面図である。図中、符号ＣＧは制御ゲート電極、符号ＣＳは電荷蓄積膜を含む絶縁膜、符号ＩＲ１はゲート絶縁膜、符号ＭＧはメモリゲート電極、符号ＳＢは半導体基板および符号ＳＤはソース・ドレイン領域である。
【００１８】
メモリセルＲＭＣ１の制御ゲート電極ＣＧと半導体基板ＳＢとの間には、酸化シリコンまたは酸窒化シリコンからなるゲート絶縁膜ＩＲ１が形成されている。
【００１９】
しかし、世代が進み、例えばゲート絶縁膜ＩＲ１の厚さが３ｎｍ以下、制御ゲート電極ＣＧのゲート長が１００ｎｍ以下となると、制御ゲート電極ＣＧのしきい値電圧を上げるために、半導体基板ＳＢの不純物濃度を高くする必要がある。しかし、半導体基板ＳＢの不純物濃度を高くすると、ディスターブ（メモリセルの書き換え、読出し動作時に各ノードに印加される電圧によって蓄積電荷が変動する現象）、制御ゲート電極ＣＧのしきい値電圧のばらつきおよび駆動力の悪化などが顕著となる。
【００２０】
＜比較例２＞
図３１は、比較例２のプレーナ型チャネルを有するスプリットゲート型メモリセルのゲート長方向の断面図である（特許文献１参照）。図中、符号ＣＧは制御ゲート電極、符号ＣＳは電荷蓄積膜を含む絶縁膜、符号ＩＲ２はゲート絶縁膜、符号ＩＲ２ａは絶縁膜、符号ＩＲ２ｂは金属元素含有層、符号ＭＧはメモリゲート電極、符号ＳＢは半導体基板および符号ＳＤはソース・ドレイン領域である。
【００２１】
メモリセルＲＭＣ２の制御ゲート電極ＣＧと半導体基板ＳＢとの間には、酸化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＲ２ａと、金属酸化物または金属シリケートからなる金属元素含有層ＩＲ２ｂとの積層膜からなるゲート絶縁膜ＩＲ２が形成されている。金属元素含有層ＩＲ２ｂと制御ゲート電極ＣＧを構成する多結晶シリコン膜との接合面において起きるフェルミレベルピニングを利用して、制御ゲート電極ＣＧのしきい値電圧を制御することができる。
【００２２】
この場合、半導体基板ＳＢの不純物濃度を高くすることなく、制御ゲート電極ＣＧのしきい値電圧を上げることができるので、ディスターブ、制御ゲート電極ＣＧのしきい値電圧のばらつきおよび駆動力の悪化などを回避することができる。
【００２３】
しかし、（１）金属元素含有層ＩＲ２ｂの厚さの制御が難しい、（２）制御できるしきい値電圧の範囲が狭い、（３）書込み時および消去時に金属元素含有層ＩＲ２ｂが電荷をトラップして、選択トランジスタの特性劣化が起きる虞がある、などの課題を有している。
【００２４】
＜比較例３＞
図３２（ａ）および（ｂ）はそれぞれ、比較例３のフィン型チャネルを有するスプリットゲート型メモリセルのゲート長方向の断面図およびゲート幅方向の断面図である。図中、符号ＣＧは制御ゲート電極、符号ＣＳは電荷蓄積膜を含む絶縁膜、符号ＥＩは素子分離領域、符号ＦＡはフィン、符号ＩＲ３はゲート絶縁膜、符号ＭＧはメモリゲート電極、符号ＳＢは半導体基板および符号ＳＤはソース・ドレイン領域である。
【００２５】
フィン型チャネルを有するメモリセルＲＭＣ３は、完全空乏型の動作が可能であり、Ｓ値が小さい、不純物ゆらぎを原因とする制御ゲート電極ＣＧのしきい値電圧のばらつきが小さい、駆動力が大きいなどの利点を有している。
【００２６】
しきい値電圧（Ｖｔｈ）は、式（１）で表される。
【００２７】
Ｖｔｈ＝Ｖｆｂ＋２Φｆ＋Ｑｂ／Ｃｏｘ                    式（１）
ここで、Ｖｆｂはフラットバンド電圧、Φｆは空乏層電位、Ｑｂは空乏層内の固定電荷量、Ｃｏｘはゲート容量である。
【００２８】
また、空乏層内の固定電荷量（Ｑｂ）は、式（２）で表される。
【００２９】
Ｑｂ＝ｑ×Ｎａ×ｔｓ                                    式（２）
ここで、ｑは電子の電荷量、Ｎａはアクセプタ濃度、ｔｓは空乏層の幅である。
【００３０】
フィン型チャネルの場合、空乏層の幅ｔｓはフィンＦＡの幅ｔで決まるため、フィンＦＡの幅ｔが小さくなると、しきい値電圧が低下するという課題がある。この対策として、フィンＦＡの不純物濃度を高くすることが考えられるが、チャネルの抵抗が増加して移動度が低下するため、駆動力の低下などが生じて、フィン型チャネルの効果を失ってしまう。
【００３１】
（実施の形態）
≪半導体装置の構造≫
本実施の形態による半導体装置は、フィン型チャネルを有するスプリットゲート型メモリセルを備えており、当該メモリセルは、互いにソース・ドレイン領域を共有する選択トランジスタとメモリトランジスタとにより構成されている。
【００３２】
本実施の形態による半導体装置の構造について、図１〜図４を用いて説明する。図１は、本実施の形態による半導体装置のメモリセル領域を示す平面図である。図２は、図１のＡ−Ａ線に沿った断面図である。図３は、図１のＢ−Ｂ線に沿った断面図である。図４は、図１のＣ−Ｃ線に沿った断面図である。
【００３３】
図２に示すＡ−Ａ線に沿った断面は、フィンの延在方向に沿う断面である。図３に示すＢ−Ｂ線に沿った断面は、フィン上の制御ゲート電極の延在方向に沿う断面である。図４に示すＣ−Ｃ線に沿った断面は、フィン上のメモリゲート電極の延在方向に沿う断面である。なお、図１では、ソース・ドレイン領域、層間絶縁膜、各ゲート電極上のシリサイド層などの図示を省略している。
【００３４】
図１〜図４に示すように、メモリセル（不揮発性メモリセル）ＭＣは、半導体基板ＳＢの一部分であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。
【００３５】
フィンＦＡは、半導体基板ＳＢの主面に沿うｘ方向に沿って延在する半導体層のパターンであって、ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うｙ方向におけるフィンＦＡの幅は、ｘ方向のフィンＦＡの幅に比べて著しく小さい。半導体基板ＳＢは、例えば単結晶シリコンからなる。
【００３６】
フィンＦＡは、ｙ方向に互いに離間して複数並んで配置されている。図１では、ｙ方向に並ぶフィンＦＡを３つのみ示しているが、フィンＦＡは、ｙ方向においてさらに多く並んで配置されていてもよい。
【００３７】
また、ｘ方向においても複数のフィンＦＡが並んで配置されていてもよいし、長さ、幅および高さを有する突出部であれば、その形状は問わない。例えば平面視において蛇行するパターンも含まれる。また、フィンＦＡの並び方も問わない。
【００３８】
複数のフィンＦＡ同士の間には、半導体基板ＳＢの主面側に溝Ｄ１が形成されている。素子分離領域ＥＩは、溝Ｄ１を埋め込む絶縁膜であり、例えば酸化シリコンからなる。但し、素子分離領域ＥＩは溝Ｄ１を完全に埋め込んではおらず、素子分離領域ＥＩの上面からフィンＦＡの一部分が突出している。素子分離領域ＥＩの上面から露出するフィンＦＡの高さは、例えば４０ｎｍ〜１００ｎｍ程度である。
【００３９】
本実施の形態では、半導体基板ＳＢの一部分を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。
【００４０】
すなわち、フィンＦＡとは、半導体基板ＳＢの主面側において半導体基板ＳＢの上方へ突出する半導体パターンであり、ｘ方向に延在する突出部である。フィンＦＡには、ｐ型不純物（例えばホウ素（Ｂ））を含むｐ型ウェルＰＷＳが、後述するソース・ドレイン領域に比べて深く形成されている。
【００４１】
図１〜図４に示すように、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、選択トランジスタのｙ方向に延在する制御ゲート電極ＣＧおよびメモリトランジスタのｙ方向に延在するメモリゲート電極ＭＧが形成されている。
【００４２】
制御ゲート電極ＣＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にゲート絶縁膜ＧＦを介して形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコンからなり、制御ゲート電極ＣＧは、例えばｎ型不純物が導入された多結晶シリコンからなる。
【００４３】
さらに、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間には、第１金属膜ＭＥ１が形成されており、選択トランジスタは、ゲート絶縁膜ＧＦと、第１金属膜ＭＥ１と、ｎ型の多結晶シリコンからなる制御ゲート電極ＣＧと、から構成されるゲート構造を有する。第１金属膜ＭＥ１は、例えば窒化チタン（ＴｉＮ）からなる。また、第１金属膜ＭＥ１の厚さは、例えば５ｎｍ〜５０ｎｍが適切な範囲であると考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、５ｎｍ〜７ｎｍの範囲が最も好適と考えられる。
【００４４】
第１金属膜ＭＥ１の仕事関数（第１仕事関数）は、相対的に大きく、例えばシリコン（Ｓｉ）の真性フェルミレベル（４．６ｅＶ）以上としている。これにより、選択トランジスタのしきい値電圧を高くすることができる（エンハンスメント型）。なお、第１金属膜ＭＥ１を設けた選択トランジスタのゲート構造の効果については、後述する≪半導体装置の特徴および効果≫において詳細に説明する。
【００４５】
ｘ方向における制御ゲート電極ＣＧの一方の側面はサイドウォールスペーサＳＷにより覆われ、他方の側面には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。サイドウォールスペーサＳＷは、例えば窒化シリコン、酸化シリコンまたはそれらの積層膜からなる。ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜であり、メモリゲート電極ＭＧは、例えばｎ型不純物が導入された多結晶シリコンからなる。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）であり、メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることで、メモリセルＭＣのしきい値電圧を変化させることができる。
【００４６】
メモリゲート電極ＭＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側面とに沿って連続的に形成されたＬ字型の断面を有する。
【００４７】
さらに、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間には、第２金属膜ＭＥ２が形成されており、メモリトランジスタは、ＯＮＯ膜ＯＮと、第２金属膜ＭＥ２と、ｎ型の多結晶シリコンからなるメモリゲート電極ＭＧと、から構成されるゲート構造を有する。第２金属膜ＭＥ２は、第１金属膜ＭＥ１と同じ金属材料、例えば窒化チタン（ＴｉＮ）からなる。
【００４８】
但し、第２金属膜ＭＥ２の厚さは、第１金属膜ＭＥ１の厚さより薄く、第２金属膜ＭＥ２の仕事関数（第２仕事関数）は、相対的に小さく、例えばシリコン（Ｓｉ）の真性フェルミレベル（４．６ｅＶ）未満としている。これにより、メモリトランジスタのしきい値電圧を低くすることができる（ディプリート型）。なお、第２金属膜ＭＥ２を設けたメモリトランジスタのゲート構造の効果については、後述する≪半導体装置の特徴および効果≫において詳細に説明する。
【００４９】
ｘ方向におけるメモリゲート電極ＭＧの側面であって、ＯＮＯ膜ＯＮと接していない方の側面は、サイドウォールスペーサＳＷにより覆われている。また、メモリゲート電極ＭＧおよび第２金属膜ＭＥ２は、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
【００５０】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層ＳＩが形成されている。シリサイド層ＳＩは、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなる。シリサイド層ＳＩは、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面のそれぞれに対し接続されるコンタクトプラグ（図示しない）と、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの接続抵抗を低減するために設けられている。
【００５１】
ｘ方向における制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側のフィンＦＡには、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、エクステンション領域ＥＸは拡散層ＤＦよりも浅く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下に近い位置に配置されている。
【００５２】
このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００５３】
また、制御ゲート電極ＣＧ側に位置するエクステンション領域ＥＸを囲むように、ｐ型不純物濃度が導入されてなるハロー領域ＨＡが形成されている。ハロー領域ＨＡを設けることにより、エクステンション領域ＥＸの空乏層がチャネル方向へ広がることを抑制することができる。
【００５４】
制御ゲート電極ＣＧと、フィンＦＡに形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造の選択トランジスタを構成している。また、メモリゲート電極ＭＧと、フィンＦＡに形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のメモリトランジスタを構成している。
【００５５】
本実施の形態による１つのメモリセルＭＣは、書込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリセルであり、互いにソース・ドレイン領域を共有する選択トランジスタとメモリトランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域、およびメモリゲート電極ＭＧの近傍のソース領域を有している。さらに、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡは、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでおり、当該チャネルは、フィン型チャネルである。
【００５６】
また、図２〜図４に示すように、素子分離領域ＥＩの上面、フィンＦＡの上面および側壁、並びにサイドウォールスペーサＳＷの側壁などは、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬは、例えば酸化シリコンからなる。なお、図示はしていないが、層間絶縁膜ＩＬと、素子分離領域ＥＩの上面、フィンＦＡの上面および側壁、並びにサイドウォールスペーサＳＷの側壁との間には、薄い絶縁膜が形成されており、当該絶縁膜は、例えば窒化シリコンからなる。層間絶縁膜ＩＬ、サイドウォールスペーサＳＷ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一の平面において平坦化されている。
【００５７】
図示はしていないが、層間絶縁膜ＩＬおよびメモリセルＭＣのそれぞれの上部は、層間絶縁膜により覆われている。また、図示はしていないが、層間絶縁膜ＩＬと、層間絶縁膜ＩＬ上の当該層間絶縁膜とを貫通する複数のコンタクトプラグが形成されており、当該コンタクトプラグは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびソース・ドレイン領域に電気的に接続されている。また、図示はしていないが、当該コンタクトプラグ上には配線が形成されている。
【００５８】
≪半導体装置の特徴および効果≫
本実施の形態による半導体装置の主な特徴について、以下に詳細に説明する。
【００５９】
図５（ａ）および（ｂ）はそれぞれ、前述の比較例３による選択トランジスタのゲート構造のバンド図および本実施の形態による選択トランジスタのゲート構造のバンド図である。
【００６０】
図５（ａ）は、ｐ型の単結晶シリコン（Ｓｉ）からなる半導体基板と、酸化シリコン（ＳｉＯ２）膜と、ｎ型の多結晶シリコン（Ｓｉ）膜と、からなる比較例３のゲート構造におけるバンド図を示している。また、図５（ｂ）は、ｐ型の単結晶シリコン（Ｓｉ）からなる半導体基板と、酸化シリコン（ＳｉＯ２）膜と、金属膜と、ｎ型の多結晶シリコン（Ｓｉ）膜（図示は省略）と、からなる本実施の形態のゲート構造におけるバンド図を示している。金属膜は、窒化チタン（ＴｉＮ）膜であり、その膜厚は、例えば５ｎｍ程度である。
【００６１】
図５（ａ）に示すように、比較例３では、ｎ型の多結晶シリコン膜の仕事関数は、伝導帯のバンドレベルの４．０５ｅＶに近い。一方、図５（ｂ）に示すように、本実施の形態では、窒化チタン膜の仕事関数は、シリコンの真性フェルミレベルとほぼ同じ４．６ｅＶである。この場合、半導体基板を構成するシリコンのバンドの曲がりが小さくなるので、比較例３の場合よりも高い電圧をかけないと反転層は形成されない。これにより、本実施の形態による選択トランジスタのしきい値電圧を、比較例３による選択トランジスタのしきい値電圧よりも、例えば０．５Ｖ程度高くすることができる。
【００６２】
図６は、仕事関数と窒化チタン膜の膜厚との関係を示すグラフ図である。
【００６３】
図６に示すように、窒化チタン膜の仕事関数は、膜厚に依存する。従って、窒化チタン膜の膜厚を変えることにより、窒化チタン膜の仕事関数を制御することが可能であり、シリコンの価電子帯から伝導帯に渡る範囲の仕事関数を得ることができる。例えば窒化チタン膜の膜厚が５ｎｍ程度において、窒化チタン膜の仕事関数は４．６ｅＶ程度となる。すなわち、窒化チタン膜の膜厚を制御することにより、所望する選択トランジスタのしきい値電圧を得ることができる。
【００６４】
フィン型チャネルでは、空乏層の幅はフィンの幅で決まるため、フィンの幅が小さくなると、しきい値電圧が低下するという課題がある。しかし、金属膜を形成し、制御ゲート電極側の仕事関数を制御することにより、フィンの不純物濃度を高くすることなく、しきい値電圧を高くすることができるので、フィン型チャネルの特徴である、Ｓ値が小さい、不純物ゆらぎを原因とする制御ゲート電極のしきい値電圧のばらつきが小さい、駆動力が大きいなどの効果を維持することができる。
【００６５】
なお、比較例２では、金属酸化膜層を用いることにより選択トランジスタのしきい値電圧を制御しているが、金属酸化膜層の場合、１原子層以下という薄膜が必要となるため、膜厚制御性に問題がある。これに対して、本実施の形態では、金属膜を用いることにより選択トランジスタのしきい値電圧を制御しており、例えば窒化チタン膜の場合、５ｎｍ〜５０ｎｍ程度の膜厚を制御すればよいので、安定した膜厚制御性が得られる。
【００６６】
これまで、選択トランジスタのゲート構造について説明したが、メモリトランジスタのゲート構造においても同様である。金属膜を形成し、メモリゲート電極側の仕事関数を制御することにより、フィンの不純物濃度を変更することなく、所望するメモリトランジスタのしきい値電圧を得ることができる。
【００６７】
ところで、選択トランジスタでは、メモリ動作を制御するため、オン／オフが必要であり、しきい値電圧を高くする必要がある。すなわち、選択トランジスタは、エンハンスメント型が望ましい。一方、メモリトランジスタでは、後述するＳＳＩ方式の書込みを行う場合、しきい値電圧を低くする必要がある。すなわち、メモリトランジスタは、ディプリート型が望ましい。
【００６８】
前述したように、窒化チタン膜の仕事関数は、膜厚に依存する（図６参照）。従って、図２に示したメモリセルＭＣにおいて、選択トランジスタをエンハンスメント型とし、メモリトランジスタをディプリート型とする場合は、選択トランジスタでは、例えば仕事関数が４．６ｅＶ以上となる膜厚の窒化チタン膜によって第１金属膜ＭＥ１を形成し、メモリトランジスタでは、例えば仕事関数が４．６ｅＶ未満となる膜厚の窒化チタン膜によって第２金属膜ＭＥ２を形成する。これにより、フィンの不純物濃度を変更することなく、選択トランジスタでは、しきい値電圧を高く、メモリトランジスタでは、しきい値電圧を低く設定することができる。
【００６９】
なお、本実施の形態では、メモリセルＭＣはｎチャネル型ＭＩＳＦＥＴであり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｎ型の多結晶シリコンにより構成している。このため、制御ゲート電極ＣＧ側の第１金属膜ＭＥ１を、仕事関数が、例えば４．６ｅＶ以上の相対的に厚い窒化チタン膜で形成し、メモリゲート電極ＭＧ側の第２金属膜ＭＥ２を、仕事関数が、例えば４．６ｅＶ未満の相対的に薄い窒化チタン膜で形成した。
【００７０】
しかし、メモリセルＭＣが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｐ型の多結晶シリコン膜により構成したｐチャネル型ＭＩＳＦＥＴの場合は、上記組み合わせとは異なる。すなわち、制御ゲート電極ＣＧ側の第１金属膜ＭＥ１を、仕事関数が、例えば４．６ｅＶ以下の相対的に薄い窒化チタン膜で形成し、メモリゲート電極ＭＧ側の第２金属膜ＭＥ２を、仕事関数が、例えば４．６ｅＶより大きい相対的に厚い窒化チタン膜で形成する。この場合、第１金属膜ＭＥ１の膜厚は、例えば１ｎｍ〜５ｎｍが適切な範囲であると考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。
【００７１】
≪半導体装置の動作≫
本実施の形態による半導体装置のうち、主に不揮発性メモリセルの動作について説明する。
【００７２】
本実施の形態によるメモリセルは、ＭＩＳＦＥＴ構造を有し、ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをＭＩＳＦＥＴのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ、記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態によるメモリセルのように、スプリットゲート型のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリがある。
【００７３】
メモリセルの「書込み」および「消去」を行う動作法として、例えばＳＳＩ（Source Side Injection）方式、ＢＴＢＴ（Band To Band Tunneling）方式およびＦＮ（Fowler Nordheim）方式などがある。
【００７４】
ＳＳＩ方式は、トラップ性絶縁膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、トラップ性絶縁膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、エレクトロンまたはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、トラップ性絶縁膜にＦＮトンネル効果によりエレクトロンを注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、トラップ性絶縁膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。
【００７５】
以下、ＳＳＩ方式による書込みを行い、ＦＮ方式による消去を行う場合について、図２を参照しながら説明する。すなわち、トラップ性絶縁膜（例えば図２に示すＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１）へのエレクトロンの注入を「書込み」、ホールの注入を「消去」と定義する。
【００７６】
ＳＳＩ方式の書込みでは、書込みを行う選択メモリセルの各部位にそれぞれ書込み動作電圧を印加し、選択メモリセルのトラップ性絶縁膜中にホットエレクトロンを注入することで書込みを行う。
【００７７】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極および制御ゲート電極）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極の下のトラップ性絶縁膜にホットエレクトロンが注入される。注入されたホットエレクトロンは、トラップ性絶縁膜中のトラップ準位に捕獲され、その結果、選択メモリセルのしきい値電圧が上昇する。すなわち、選択メモリセルは書込み状態となる。
【００７８】
ＦＮ方式の消去では、消去を行う選択メモリセルの各部位にそれぞれ消去動作電圧を印加し、選択メモリセルにおいて、メモリゲート電極からホールをトンネリングさせ、トラップ性絶縁膜にホールを注入することで消去を行う。この際、ホールはメモリゲート電極からＦＮトンネリング（ＦＮトンネル効果）によりトラップ性絶縁膜中に注入され、トラップ性絶縁膜中のトラップ準位に捕獲され、その結果、選択メモリセルのしきい値電圧が低下する。すなわち、選択メモリセルは消去状態となる。
【００７９】
読出し時には、読出しを行う選択メモリセルの各部位にそれぞれ読出し動作電圧を印加する。読出し時のメモリゲート電極に印加する電圧を、書込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００８０】
≪半導体装置の製造方法≫
本実施の形態による半導体装置の製造方法について、図７〜図２３を用いて説明する。図７〜図２３は、本実施の形態による半導体装置の製造工程を説明する断面図である。
【００８１】
図７〜図２３には、図１に示すメモリセル領域１ＡのＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図およびＣ−Ｃ線に沿った断面図、並びにロジック領域１Ｂに形成されるＭＩＳＦＥＴ構造を有する低耐圧なｎチャネル型ＭＩＳトランジスタのゲート長方向に沿った断面図およびゲート幅方向に沿った断面図を示す。
【００８２】
まず、図７に示すように、半導体基板ＳＢを用意する。続いて、メモリセル領域１Ａにおいて半導体基板ＳＢの主面を含む一部分からなるフィンＦＡと、フィンＦＡの周囲の溝Ｄ１とを形成し、ロジック領域１Ｂにおいて半導体基板ＳＢの主面を含む一部分からなるフィンＦＢと、フィンＦＢの周囲の溝Ｄ２とを形成する。溝Ｄ１，Ｄ２のそれぞれの深さは、例えば１２０ｎｍ〜２５０ｎｍ程度である。すなわち、半導体基板ＳＢの主面側において半導体基板ＳＢの上方に突出する板状のフィンＦＡ，ＦＢを形成する。ここで、メモリセル領域１ＡにおけるフィンＦＡのｙ方向の幅は、例えば２０ｎｍ〜５０ｎｍ程度であり、素子分離領域ＥＩのｙ方向の幅は、例えば９０ｎｍである。
【００８３】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて溝Ｄ１，Ｄ２のそれぞれの内側を絶縁膜により埋め込む。当該絶縁膜は、例えば酸化シリコンからなる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて当該絶縁膜を研磨する。これにより、メモリセル領域１Ａおよびロジック領域１Ｂの当該絶縁膜の上面を平坦化して、溝Ｄ１，Ｄ２のそれぞれに埋め込まれた素子分離領域ＥＩを構成する。
【００８４】
次に、図８に示すように、等方性のドライエッチングを用いて素子分離領域ＥＩの上面を後退させることで、ｘ方向に延在するフィンＦＡ，ＦＢのそれぞれの側壁を素子分離領域ＥＩから露出させる。素子分離領域ＥＩの上面から露出するフィンＦＡ，ＦＢの高さは、例えば４０ｎｍ〜６０ｎｍ程度である。なお、素子分離領域ＥＩの上面に対する等方性のドライエッチングは、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれに対して別々に行ってもよい。この場合は、エッチングを行わない方の領域をレジストパターンで覆った状態でエッチングを行う。
【００８５】
次に、図９に示すように、メモリセル領域１ＡのフィンＦＡおよびロジック領域１ＢのフィンＦＢを含む半導体基板ＳＢに、ｐ型不純物（例えばホウ素（Ｂ））を打ち込む。これにより、メモリセル領域１Ａにｐ型ウェルＰＷＳを形成し、ロジック領域１Ｂにｐ型ウェルＰＷを形成する。
【００８６】
次に、図１０に示すように、素子分離領域ＥＩの上面から露出するフィンＦＡ，ＦＢのそれぞれの上面および側壁を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化法を用いて形成することができ、例えば酸化シリコンからなる。絶縁膜ＩＦ１はフィンＦＡ，ＦＢのそれぞれの上面および側壁を覆っており、素子分離領域ＥＩの上面は絶縁膜ＩＦ１から露出している。絶縁膜ＩＦ１の厚さは、例えば１ｎｍ〜２ｎｍ程度である。
【００８７】
次に、図１１に示すように、素子分離領域ＥＩおよび絶縁膜ＩＦ１の上に、例えば第１金属膜ＭＥ１を形成する。第１金属膜ＭＥ１は、例えば窒化チタン膜であり、その厚さは、例えば５ｎｍ〜５０ｎｍ程度である。
【００８８】
次に、図１２に示すように、第１金属膜ＭＥ１上に、例えばＣＶＤ法を用いて多結晶シリコン膜ＰＳ１を形成した後、多結晶シリコン膜ＰＳ１の上面をＣＭＰ法などにより研磨する。フィンＦＡ，ＦＢのそれぞれの上面から多結晶シリコン膜ＰＳ１の上面までの多結晶シリコン膜ＰＳ１の厚さは、例えば６０ｎｍ〜１５０ｎｍ程度である。
【００８９】
次に、図１３に示すように、レジストパターン（図示しない）をマスクとしたドライエッチングにより、メモリセル領域１Ａの多結晶シリコン膜ＰＳ１、第１金属膜ＭＥ１および絶縁膜ＩＦ１を加工する。このとき、当該レジストパターンによりロジック領域１Ｂを覆った状態でパターニングを行う。これにより、フィンＦＡの直上に、多結晶シリコン膜ＰＳ１、第１金属膜ＭＥ１および絶縁膜ＩＦ１からなる積層パターンを形成する。このパターニングにより、多結晶シリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成し、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＦを形成する。その後、当該レジストパターンを除去する。
【００９０】
第１金属膜ＭＥ１および制御ゲート電極ＣＧからなる積層パターンはｙ方向に延在し、複数のフィンＦＡの上部をゲート絶縁膜ＧＦを介して跨ぐように配置されている（図１参照）。メモリセル領域１Ａにおいて、当該積層パターンが形成された箇所以外の領域では、上記ドライエッチングによりメモリセル領域１Ａの多結晶シリコン膜ＰＳ１、第１金属膜ＭＥ１および絶縁膜ＩＦ１が除去されたことにより、フィンＦＡの上面および側壁並びに素子分離領域ＥＩの上面が露出している。
【００９１】
次に、図１４に示すように、露出するフィンＦＡの上面および側壁並びに制御ゲート電極ＣＧの上面および側面を熱酸化法を用いて酸化する。これにより、露出するフィンＦＡの上面および側壁並びに制御ゲート電極ＣＧの上面および側面を覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。図１４では、フィンＦＡの上面から制御ゲート電極ＣＧの側面に亘って連続的に形成された酸化シリコン膜Ｘ１を示しているが、ゲート絶縁膜ＧＦの側面に酸化シリコン膜Ｘ１が形成されていなくてもよい。
【００９２】
次に、例えばＣＶＤ法を用いて酸化シリコン膜Ｘ１および素子分離領域ＥＩの上に、窒化シリコン膜Ｎ１を形成する。窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ性絶縁膜として機能する。なお、ここでは、トラップ性絶縁膜として窒化シリコン膜Ｎ１を形成することについて説明したが、トラップ性絶縁膜としては窒化シリコン膜Ｎ１に限らず、例えばハフニウムシリケート（ＨｆＳｉＯ）からなる絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。
【００９３】
半導体基板ＳＢ側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側面に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にｘ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。
【００９４】
なお、ＯＮＯ膜ＯＮは、原則、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜を言うが、説明の便宜上、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜をＯＮＯ膜ＯＮと言うこともある。
【００９５】
次に、図１５に示すように、ＯＮＯ膜ＯＮ上に、例えば第２金属膜ＭＥ２を形成する。第２金属膜ＭＥ２は、例えば窒化チタン膜であり、その厚さは、例えば２ｎｍ程度である。
【００９６】
次に、第２金属膜ＭＥ２上に、例えばＣＶＤ法を用いて多結晶シリコン膜ＰＳ２を形成する。多結晶シリコン膜ＰＳ２の厚さは、少なくとも制御ゲート電極ＣＧの厚さ以上の大きさを有する。ここでは、多結晶シリコン膜ＰＳ２を、制御ゲート電極ＣＧの膜厚よりも大きい膜厚で形成することで、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２を含む積層膜を覆う。
【００９７】
次に、図１６に示すように、異方性のドライエッチングにより、多結晶シリコン膜ＰＳ２を加工する。これにより、制御ゲート電極ＣＧの両側には、ＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２を介して多結晶シリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。但し、制御ゲート電極ＣＧの一方の側面に隣接するメモリゲート電極ＭＧは、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成されていないフィンＦＡの上面および側壁並びに素子分離領域ＥＩの上面には、第２金属膜ＭＥ２が露出している。
【００９８】
次に、レジストパターンをマスクとしたドライエッチングにより、制御ゲート電極ＣＧの一方の側面に隣接するメモリゲート電極ＭＧを除去する。これにより、制御ゲート電極ＣＧの他方の側面に隣接するメモリゲート電極ＭＧが残る。続いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側並びに制御ゲート電極ＣＧの上面に露出する第２金属膜ＭＥ２を除去し、さらに、ＯＮＯ膜ＯＮを除去する。
【００９９】
すなわち、ＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２は、メモリゲート電極ＭＧとフィンＦＡとの間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にのみ残る。従って、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側の領域において、フィンＦＡの上面および側壁並びに素子分離領域ＥＩの上面が露出する。また、ロジック領域１Ｂにおいて多結晶シリコン膜ＰＳ１の上面が露出する。続いて、後にフィンＦＡに対して行う不純物注入工程において、フィンＦＡがダメージを受けることを防ぐことなどを目的として、フィンＦＡの上面および側壁に対して酸化処理を行ってもよい。
【０１００】
これにより、フィンＦＡの上面および側壁には、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２を介して隣接するメモリゲート電極ＭＧと、を有するパターンが形成される。また、フィンＦＡの上面、つまり半導体基板ＳＢの主面に沿って延在するＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２と、制御ゲート電極ＣＧの側面に沿って延在するＯＮＯ膜ＯＮおよび第２金属膜ＭＥ２とはそれぞれ連続的に形成されており、Ｌ字型の断面を有している。
【０１０１】
次に、図１７に示すように、メモリセル領域１Ａを覆い、ロジック領域１Ｂの一部分を露出するレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとしたドライエッチングにより、ロジック領域１Ｂの多結晶シリコン膜ＰＳ１を加工する。これにより、フィンＦＢの直上に、多結晶シリコン膜ＰＳ１からなるダミーゲート電極ＤＧを形成する。ダミーゲート電極ＤＧの両側の領域では、フィンＦＢの上面および側壁並びに素子分離領域ＥＩの上面が露出する。すなわち、フィンＦＢの上面および側壁には、絶縁膜ＩＦ１および第１金属膜ＭＥ１を介してダミーゲート電極ＤＧが形成されている。ダミーゲート電極ＤＧは、後の工程において除去される擬似的なゲート電極であり、完成した半導体装置には残らない。その後、当該レジストパターンを除去する。
【０１０２】
次に、フィンＦＡ，ＦＢのそれぞれの上面にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側のフィンＦＡに形成される。また、ロジック領域１Ｂのエクステンション領域ＥＸは、ダミーゲート電極ＤＧの両側のフィンＦＢに形成される。さらに、フィンＦＡ，ＦＢのそれぞれに対してｐ型不純物（例えばホウ素（Ｂ））を打ち込み、ハロー領域ＨＡを形成する。
【０１０３】
次に、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン、窒化シリコンまたはそれらの積層膜からなる。続いて、ドライエッチングにより、フィンＦＡ，ＦＢのそれぞれの上面および側壁を当該絶縁膜から露出させる。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側の側面に、当該絶縁膜からなるサイドウォールスペーサＳＷが形成される。また、ロジック領域１Ｂでは、ダミーゲート電極ＤＧの両側の側面に、当該絶縁膜からなるサイドウォールスペーサＳＷが形成される。
【０１０４】
次に、フィンＦＡ，ＦＢのそれぞれの上面にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側のフィンＦＡに形成される。また、ロジック領域１Ｂの拡散層ＤＦは、ダミーゲート電極ＤＧの両側のフィンＦＢに形成される。
【０１０５】
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはダミーゲート電極ＤＧよりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸおよび拡散層ＤＦの不純物を活性化させるため、必要に応じて熱処理を行う。
【０１０６】
なお、ここでは、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、ロジック領域１Ｂに形成するトランジスタに比べて高耐圧なメモリセルを形成するメモリセル領域１Ａでは、ソース・ドレイン領域の不純物濃度をロジック領域１Ｂのソース・ドレイン領域の不純物濃度よりも大きくすることが考えられる。よって、メモリセル領域１Ａのエクステンション領域ＥＸおよび拡散層ＤＦの形成工程と、ロジック領域１Ｂのエクステンション領域ＥＸおよび拡散層ＤＦの形成工程とを別々に行ってもよい。また、ここでは、イオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の両側のフィンＦＡ，ＦＢのそれぞれの上面および側壁にエピタキシャル成長法を用いて形成してもよい。
【０１０７】
次に、図１８に示すように、半導体基板ＳＢ上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）またはコバルト（Ｃｏ）からなる金属膜を形成する。その後、熱処理を行って、当該金属膜と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面並びに当該金属膜とメモリセル領域１Ａのソース・ドレイン領域を構成する拡散層ＤＦの上面とを反応させる。
【０１０８】
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面並びにメモリセル領域１Ａのソース・ドレイン領域を構成する拡散層ＤＦの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなるシリサイド層ＳＩ１を形成する。続いて、未反応の金属膜をウェットエッチングなどにより除去する。
【０１０９】
次に、図１９に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５ｎｍ〜２０ｎｍの膜厚を有する窒化シリコンからなる絶縁膜（図示しない）と、例えば酸化シリコンからなる層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、ゲート絶縁膜ＧＦ、第１金属膜ＭＥ１および制御ゲート電極ＣＧからなる積層膜よりも大きい膜厚を有している。
【０１１０】
次に、図２０に示すように、層間絶縁膜ＩＬの上面を、例えばＣＭＰ法を用いて研磨することで平坦化する。上記研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。つまり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ、並びにＯＮＯ膜ＯＮ、第２金属膜ＭＥ２、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬのそれぞれの上面は、略同一平面において平坦化され、同じ高さに揃えられる。この際、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層ＳＩ１は除去される。
【０１１１】
これにより、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンの両側に形成された一対のソース・ドレイン領域と、から構成されるスプリットゲート型のメモリセルＭＣが形成される。すなわち、制御ゲート電極ＣＧを含む選択トランジスタと、メモリゲート電極ＭＧを含むメモリトランジスタとから構成されるＭＯＮＯＳ型の不揮発性メモリセルが形成される。
【０１１２】
メモリセル領域１Ａの制御ゲート電極ＣＧは、フィンＦＡおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＡの上部を跨ぐようにｙ方向に延在し、素子分離領域ＥＩから突出する複数のフィンＦＡ同士の間を埋め込むように形成されている（図１参照）。また、ロジック領域１Ｂのダミーゲート電極ＤＧは、フィンＦＢおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＢの上部を跨ぐようにｙ方向に延在し、素子分離領域ＥＩから突出する複数のフィンＦＢ同士の間を埋め込むように形成されている。
【０１１３】
次に、図２１に示すように、レジストパターン（図示しない）によりメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護した状態で、ウェットエッチングにより、ロジック領域１Ｂのダミーゲート電極ＤＧを除去する。続いて、第１金属膜ＥＭ１および絶縁膜ＩＦ１を除去する。なお、絶縁膜ＩＦ１は除去せず、後の工程でロジック領域１Ｂに形成するゲート絶縁膜ＧＩの一部分として用いてもよい。上記除去工程により、ロジック領域１Ｂでは、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ１を除去した領域に溝が形成される。その後、当該レジストパターンを除去する。
【０１１４】
次に、半導体基板ＳＢ上に、例えばＡＬＤ（Atomic layer Deposition：原子層堆積）法を用いて絶縁膜ＩＦ２を形成した後、絶縁膜ＩＦ２上に、例えばスパッタリング法を用いて金属膜ＭＥを形成することで、絶縁膜ＩＦ２および金属膜ＭＥからなる積層膜により当該溝内を埋め込む。
【０１１５】
次に、図２２に示すように、例えばＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ上の余分な絶縁膜ＩＦ２および金属膜ＭＥを除去し、層間絶縁膜ＩＬ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。これにより、ロジック領域１Ｂに、当該溝内に埋め込まれた絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩと、当該溝内にゲート絶縁膜ＧＩを介して埋め込まれた金属膜ＭＥからなるゲート電極ＧＥとを形成する。
【０１１６】
これにより、ゲート電極ＧＥと、ゲート電極ＧＥの両側のフィンＦＢに形成された一対のソース・ドレイン領域と、から構成されるトランジスタＱ１が形成される。トランジスタＱ１は、選択トランジスタまたはメモリトランジスタのいずれよりも低い電圧で駆動する低耐圧のＭＩＳＦＥＴであり、メタルゲート電極を有する。ゲート絶縁膜ＧＩを構成する絶縁膜には、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜などの金属酸化物膜を用いることができる。すなわち、ゲート絶縁膜ＧＩは、酸化シリコン（ＳｉＯ２）膜よりも誘電率が高いｈｉｇｈ−ｋ膜（高誘電率膜）である。
【０１１７】
ゲート電極ＧＥを構成する金属膜ＭＥは、例えば２層の積層膜により構成される。当該積層膜は、半導体基板ＳＢ側から順に積層された下層金属膜および上層金属膜を有する。当該下層金属膜は、例えばチタンアルミニウム（ＴｉＡｌ）膜からなり、当該上層金属膜は、例えばアルミニウム（Ａｌ）からなる。また、当該下層金属膜および当該上層金属膜の間に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜またはそれらの積層膜を介在させて、トランジスタＱ１のしきい値電圧を調整しても良い。なお、図２１および図２２では、当該下層金属膜および当該上層金属膜を１つの金属膜として示している。
【０１１８】
ゲート絶縁膜ＧＩは、当該溝内において、ゲート電極ＧＥの底面および側面を覆っている。なお、図２１を用いて説明した工程において絶縁膜ＩＦ１を除去した場合、ゲート絶縁膜ＧＩを形成する前に酸化処理を行うことで、当該溝の底面に新たな絶縁膜を形成し、当該絶縁膜をゲート絶縁膜ＧＩの一部分として用いてもよい。また、ここでは、ダミーゲート電極ＤＧの除去後にｈｉｇｈ−ｋ膜を形成することについて説明したが、図１２を用いて説明したダミーゲート電極ＤＧを構成する多結晶シリコン膜ＰＳ１を形成する工程の前であって、図８を用いて説明した工程の後にｈｉｇｈ−ｋ膜を形成し、当該ｈｉｇｈ−ｋ膜をロジック領域１Ｂのゲート絶縁膜ＧＩとして残してもよい。
【０１１９】
次に、図２３に示すように、ロジック領域１Ｂのゲート電極ＧＥの上面を絶縁膜ＩＦ３により覆った後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層ＳＩ２を形成する。
【０１２０】
絶縁膜ＩＦ３は、例えばＣＶＤ法により形成された酸化シリコンからなる。ここでは、メモリセル領域１Ａおよびロジック領域１Ｂを覆うように絶縁膜ＩＦ３を形成した後、パターニングを行うことでメモリセル領域１Ａの絶縁膜ＩＦ３を除去する。これにより、ロジック領域１Ｂの層間絶縁膜ＩＬ、サイドウォールスペーサＳＷおよびゲート電極ＧＥのそれぞれの上面を覆う絶縁膜ＩＦ３が残る。
【０１２１】
次に、半導体基板ＳＢ上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）またはコバルト（Ｃｏ）からなる金属膜を形成する。その後、熱処理を行って、当該金属膜と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面とを反応させる。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなるシリサイド層ＳＩ２を形成する。
【０１２２】
次に、未反応の金属膜をウェットエッチングなどにより除去する。これにより、層間絶縁膜ＩＬおよび絶縁膜ＩＦ３が露出する。ここでは、ゲート電極ＧＥを絶縁膜ＩＦ３により覆っているため、メタルゲート電極であるゲート電極ＧＥが上記ウェットエッチングにより除去されることを防ぐことができる。また、ゲート電極ＧＥの上面上にはシリサイド層ＳＩ２は形成されない。
【０１２３】
この後、図示はしていないが、層間絶縁膜ＩＬ上にさらに層間絶縁膜を形成し、それらの層間絶縁膜を貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極ＧＥなどに接続された複数のコンタクトプラグ（接続部）を形成することで、本実施の形態による半導体装置が完成する。
【０１２４】
なお、前述した半導体装置の製造方法では、ｎチャネル型ＭＩＳＦＥＴで構成されるメモリセルＭＣの製造方法について説明したが、ｐチャネル型ＭＩＳＦＥＴで構成されるメモリセルも同様に形成することができる。この場合は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｐ型の多結晶シリコン膜によって形成し、制御ゲート電極ＣＧ側の第１金属膜ＭＥ１を相対的に薄い窒化チタン膜で形成し、メモリゲート電極ＭＧ側の第２金属膜ＭＥ２を相対的に厚い窒化チタン膜で形成する。第１金属膜ＭＥ１を構成する窒化チタン膜の厚さは、例えば１ｎｍ〜５ｎｍ程度である。
【０１２５】
このように、本実施の形態によれば、フィンＦＡの不純物濃度を高くすることなく、制御ゲート電極ＣＧのしきい値電圧を高くすることができるので、フィン型チャネルの特徴である、Ｓ値が小さい、不純物ゆらぎを原因とする制御ゲート電極ＣＧのしきい値電圧のばらつきが小さい、駆動力が大きいなどの効果を維持することができる。
【０１２６】
≪第１変形例≫
本実施の形態の第１変形例による半導体装置について、図２４および図２５を用いて説明する。図２４は、本実施の形態の第１変形例によるメモリセルの断面図である。図２５は、金属の仕事関数を示すグラフ図である。
【０１２７】
前述の実施の形態によるｎチャネル型ＭＩＳＦＥＴで構成されるメモリセルＭＣでは、選択トランジスタにおいて、制御ゲート電極ＣＧとゲート絶縁膜ＧＦとの間に第１仕事関数を有する第１金属膜ＭＥ１を形成し、メモリトランジスタにおいて、メモリゲート電極ＭＧとＯＮＯ膜ＯＮとの間に第１仕事関数よりも小さい第２仕事関数を有する第２金属膜ＭＥ２を形成した（図２〜図４参照）。ここで、第１金属膜ＭＥ１および第２金属膜ＭＥ２は同一の金属材料、例えば窒化チタン膜から形成され、第１金属膜ＭＥ１の膜厚を第２金属膜ＭＥ２の膜厚よりも厚くすることにより、第１仕事関数を第２仕事関数よりも大きくした。
【０１２８】
本実施の形態の第１変形例によるｎチャネル型ＭＩＳＦＥＴで構成されるメモリセルＭＣ１では、図２４に示すように、メモリセルＭＣとほぼ同様である。すなわち、選択トランジスタにおいて、制御ゲート電極ＣＧとゲート絶縁膜ＧＦとの間に第３仕事関数を有する第３金属膜ＭＥ３を形成し、メモリトランジスタにおいて、メモリゲート電極ＭＧとＯＮＯ膜ＯＮとの間に第３仕事関数よりも小さい第４仕事関数を有する第４金属膜ＭＥ４を形成する。しかし、第３金属膜ＭＥ３と第４金属膜ＭＥ４とを互いに異なる金属材料によって形成することにより、第３仕事関数を第４仕事関数よりも大きくしている。
【０１２９】
図２４に示すように、選択トランジスタにおいて、制御ゲート電極ＣＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にゲート絶縁膜ＧＦを介して形成されている。さらに、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間には、第３仕事関数を有する第３金属膜ＭＥ３が形成されており、選択トランジスタは、ゲート絶縁膜ＧＦと、第３金属膜ＭＥ３と、ｎ型の多結晶シリコンからなる制御ゲート電極ＣＧと、から構成されるゲート構造を有する。
【０１３０】
第３金属膜ＭＥ３は、例えばシリコンの真性フェルミレベル（４．６ｅＶ）以上の相対的に大きい第３仕事関数を有している。これにより、半導体基板ＳＢ側のエネルギーバンドの曲がりが小さくなるので、選択トランジスタのしきい値電圧を高くすることができる（エンハンスメント型）。
【０１３１】
また、図２４に示すように、メモリトランジスタにおいて、メモリゲート電極ＭＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にＯＮＯ膜ＯＮを介して形成されている。さらに、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間には、第４仕事関数を有する第４金属膜ＭＥ４が形成されており、メモリトランジスタは、ＯＮＯ膜ＯＮと、第４金属膜ＭＥ４と、ｎ型の多結晶シリコンからなるメモリゲート電極ＭＧと、から構成されるゲート構造を有する。
【０１３２】
第４金属膜ＭＥ４は、例えばシリコンの真性フェルミレベル（４．６ｅＶ）未満の相対的に小さい第４仕事関数を有している。これにより、半導体基板ＳＢ側のエネルギーバンドの曲がりが大きくなるので、メモリトランジスタのしきい値電圧を低くすることができる（ディプリート型）。
【０１３３】
図２５に示すように、金属の仕事関数は互いに異なっている。第３金属膜ＭＥ３としては、仕事関数が４．６ｅＶ以上である、例えばモリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）または白金（Ｐｔ）などが用いられる。また、第４金属膜ＭＥ４としては、仕事関数が４．６ｅＶ未満である、例えばクロム（Ｃｒ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）またはランタン（Ｌａ）などが用いられる。但し、第３金属膜ＭＥ３および第４金属膜ＭＥ４の仕事関数は、その膜厚によっても変わるため、その膜厚の最適化が必要である。
【０１３４】
なお、本実施の形態の第１変形例では、メモリセルＭＣ１はｎチャネル型ＭＩＳＦＥＴであり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｎ型の多結晶シリコンにより構成している。このため、前述したように、制御ゲート電極ＣＧ側の第３金属膜ＭＥ３には、仕事関数が相対的に大きい金属材料（例えば４．６ｅＶ以上）を選択し、メモリゲート電極ＭＧ側の第４金属膜ＭＥ４には、仕事関数が相対的に小さい金属材料（例えば４．６ｅＶ未満）を選択した。
【０１３５】
しかし、メモリセルＭＣ１が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｐ型の多結晶シリコン膜により構成したｐチャネル型ＭＩＳＥＦＥＴの場合は、上記組み合わせとは異なる。すなわち、制御ゲート電極ＣＧ側の第３金属膜ＭＥ３には、仕事関数が相対的に小さい金属材料（例えば４．６ｅＶ未満）を選択し、メモリゲート電極ＭＧ側の第４金属膜ＭＥ４には、仕事関数が相対的に大きい金属材料（例えば４．６ｅＶ以上）を選択する。
【０１３６】
また、本実施の形態の第１変形例による半導体装置は、図７〜図２３を用いて説明した半導体装置の製造方法と同様にして形成することができる。すなわち、メモリセルＭＣの第１金属膜ＭＥ１および第２金属膜ＭＥ２に代えて、メモリセルＭＣ１では、第３金属膜ＭＥ３および第４金属膜ＭＥ４をそれぞれ形成する。
【０１３７】
このように、本実施の形態の第１変形例によれば、フィン型チャネルの効果を維持できることに加えて、第３金属膜ＭＥ３の第３仕事関数および第４金属膜ＭＥ４の第４仕事関数の選択の幅が広がることにより、しきい値電圧の制御性が向上するなどの効果が得られる。
【０１３８】
≪第２変形例≫
本実施の形態の第２変形例による半導体装置について、図２６および図２７を用いて説明する。図２６は、本実施の形態の第２変形例によるフィンの延在方向に沿うメモリセルの断面図である。図２７（ａ）および（ｂ）はそれぞれ、本実施の形態の第１変形例による選択トランジスタのゲート構造のバンド図およびメモリトランジスタのゲート構造のバンド図である。
【０１３９】
本実施の形態の第２変形例によるメモリセルＭＣ２が、前述の実施の形態によるメモリセルＭＣと相違する点は、メモリトランジスタのゲート構造である。
【０１４０】
図２６に示すように、選択トランジスタにおいて、制御ゲート電極ＣＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にゲート絶縁膜ＧＦを介して形成されている。さらに、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間には、第５仕事関数を有する第５金属膜ＭＥ５が形成されており、選択トランジスタは、ゲート絶縁膜ＧＦと、第５金属膜ＭＥ５と、ｎ型の多結晶シリコンからなる制御ゲート電極ＣＧと、から構成されるゲート構造を有する。
【０１４１】
第５金属膜ＭＥ５は、図２７（ａ）に示すように、例えばシリコンの伝導帯のバンドレベル（４．０５ｅＶ）よりも大きい、例えば４．６ｅＶ以上の第５仕事関数を有している。これにより、半導体基板ＳＢ側のエネルギーバンドの曲がりが小さくなるので、選択トランジスタのしきい値電圧を高くすることができる（エンハンスメント型）。第５金属膜ＭＥ５を、例えば窒化チタン膜で形成した場合は、その厚さは、例えば５ｎｍ〜５０ｎｍ程度とすることが好ましい。
【０１４２】
また、図２６に示すように、メモリトランジスタにおいて、メモリゲート電極ＭＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にＯＮＯ膜ＯＮを介して形成されている。しかし、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間には、金属膜は形成されておらず、メモリトランジスタは、ＯＮＯ膜ＯＮと、ｎ型の多結晶シリコンからなるメモリゲート電極ＭＧと、から構成されるゲート構造を有する。
【０１４３】
メモリゲート電極ＭＧを構成するｎ型の多結晶シリコンの仕事関数は、図２７（ｂ）に示すように、シリコンの伝導帯のバンドレベル（４．０５ｅＶ）に近いことから、メモリトランジスタのしきい値電圧を低くすることができる（ディプリート型）。
【０１４４】
なお、本実施の形態の第２変形例では、メモリセルＭＣ２はｎチャネル型ＭＩＳＦＥＴであり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｎ型の多結晶シリコンにより構成している。このため、前述したように、制御ゲート電極ＣＧ側の第５金属膜ＭＥ５には、仕事関数が、シリコンの伝導帯のバンドレベル（４．０５ｅＶ）よりも大きい、例えば４．６ｅＶ程度の金属材料を選択した。
【０１４５】
しかし、メモリセルＭＣ２が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをｐ型の多結晶シリコン膜により構成したｐチャネル型ＭＩＳＥＦＥＴの場合は、制御ゲート電極ＣＧ側の第５金属膜ＭＥ５に、仕事関数がシリコンの価電子帯のバンドレベル（５．１６ｅＶ）よりも小さい、例えば４．６ｅＶ以下の金属材料を選択する。第５金属膜ＭＥ５を、例えば窒化チタン膜で形成した場合は、その厚さは、例えば１ｎｍ〜５ｎｍ程度とすることが好ましい。
【０１４６】
このように、本実施の形態の第２変形例によれば、フィン型チャネルの効果を維持できることに加えて、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間に金属膜を形成しないことから、半導体装置の製造工程の短縮を図ることができるなどの効果が得られる。
【０１４７】
≪第３変形例≫
本実施の形態の第３変形例による半導体装置について、図２８を用いて説明する。図２８は、本実施の形態の第３変形例によるメモリセルの断面図である。
【０１４８】
前述の実施の形態によるメモリセルＭＣは、半導体基板ＳＢの一部分であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成したが（図２〜図４参照）、本実施の形態の第３変形例によるメモリセルＭＣ３は、ＳＯＩ（Silicon on Insulator）基板に形成する。
【０１４９】
第３変形例によるメモリセルＭＣ３は、図２８に示すように、例えばｐ型の単結晶シリコンからなる半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された、例えば酸化シリコンからなるＢＯＸ（Buried Oxide）層ＢＸと、ＢＯＸ層ＢＸ上に形成されたｐ型の単結晶シリコンからなる半導体層（ＳＯＩ層とも言う）ＳＬと、からなるＳＯＩ基板の主面に形成されている。
【０１５０】
選択トランジスタにおいて、制御ゲート電極ＣＧは、半導体層ＳＬ上にゲート絶縁膜ＧＦを介して形成されている。さらに、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間には、第６仕事関数を有する第６金属膜ＭＥ６が形成されており、選択トランジスタは、ゲート絶縁膜ＧＦと、第６金属膜ＭＥ６と、ｎ型の多結晶シリコンからなる制御ゲート電極ＣＧと、から構成されるゲート構造を有する。
【０１５１】
第６金属膜ＭＥ６は、例えばシリコンの伝導帯のバンドレベル（４．０５ｅＶ）よりも大きい、例えば４．６ｅＶ以上の第６仕事関数を有している。これにより、半導体基板ＳＵＢ側のエネルギーバンドの曲がりが小さくなるので、選択トランジスタのしきい値電圧を高くすることができる（エンハンスメント型）。第６金属膜ＭＥ６を、例えば窒化チタン膜で形成した場合は、その厚さは、例えば５ｎｍ〜５０ｎｍ程度とすることが好ましい。
【０１５２】
また、メモリトランジスタにおいて、メモリゲート電極ＭＧは、半導体層ＳＬ上にＯＮＯ膜ＯＮを介して形成されている。しかし、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間には、金属膜は形成されておらず、メモリトランジスタは、ＯＮＯ膜ＯＮと、ｎ型の多結晶シリコンからなるメモリゲート電極ＭＧと、から構成されるゲート構造を有する。
【０１５３】
メモリゲート電極ＭＧを構成するｎ型の多結晶シリコンの仕事関数は、シリコンの伝導帯のバンドレベル（４．０５ｅＶ）に近いことから、メモリトランジスタのしきい値電圧を低くすることができる（ディプリート型）。
【０１５４】
このように、本実施の形態の第３変形例によれば、メモリセルＭＣ３をＳＯＩ基板に形成した場合であっても、半導体層ＳＬの不純物濃度を高くすることなく、メモリセルＭＣ３のしきい値電圧を制御することが可能となるので、メモリセルＭＣ３の動作特性の最適化が図り易くなる。
【０１５５】
≪第４変形例≫
本実施の形態の第４変形例による半導体装置について、図２９を用いて説明する。図２９は、本実施の形態の第４変形例によるメモリセルの断面図である。
【０１５６】
前述の実施の形態によるメモリセルＭＣは、半導体基板ＳＢの一部分であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成したが（図２〜図４参照）、本実施の形態の第４変形例によるメモリセルは、前述の第３変形例と同様に、ＳＯＩ基板に形成する。
【０１５７】
第４変形例によるメモリセルＭＣ４は、図２９に示すように、第３変形例によるメモリセルＭＣ３と同様に、ＳＯＩ基板の主面に形成されている。
【０１５８】
選択トランジスタにおいて、制御ゲート電極ＣＧは、半導体層ＳＬ上にゲート絶縁膜ＧＦを介して形成されている。さらに、ゲート絶縁膜ＧＦと制御ゲート電極ＣＧとの間には、第７仕事関数を有する第７金属膜ＭＥ７が形成されており、選択トランジスタは、ゲート絶縁膜ＧＦと、第７金属膜ＭＥ７と、ｎ型の多結晶シリコンからなる制御ゲート電極ＣＧと、から構成されるゲート構造を有する。
【０１５９】
第７金属膜ＭＥ７は、例えばシリコンの真性フェルミレベル（４．６ｅＶ）以上の相対的に大きい第７仕事関数を有している。これにより、半導体基板ＳＵＢ側のエネルギーバンドの曲がりが小さくなるので、選択トランジスタのしきい値電圧を高くすることができる（エンハンスメント型）。
【０１６０】
また、メモリトランジスタにおいて、メモリゲート電極ＭＧは、半導体層ＳＬ上にＯＮＯ膜ＯＮを介して形成されている。さらに、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間には、第８仕事関数を有する第８金属膜ＭＥ８が形成されており、メモリトランジスタは、ＯＮＯ膜ＯＮと、第８金属膜ＭＥ８と、ｎ型の多結晶シリコンからなるメモリゲート電極ＭＧと、から構成されるゲート構造を有する。
【０１６１】
第８金属膜ＭＥ８は、例えばシリコンの真性フェルミレベル（４．６ｅＶ）未満の相対的に小さい第８仕事関数を有している。これにより、半導体基板ＳＵＢ側のエネルギーバンドの曲がりが大きくなるので、メモリトランジスタのしきい値電圧を低くすることができる（ディプリート型）。
【０１６２】
第７金属膜ＭＥ７と第８金属膜ＭＥ８は、同じ金属材料、例えば窒化チタン膜により形成してもよく、または互いに異なる金属材料により形成してもよい。第７金属膜ＭＥ７および第８金属膜ＭＥ８を窒化チタン膜により形成した場合は、第７金属膜ＭＥ７の膜厚は、第８金属膜ＭＥ８の膜厚よりも厚く、例えば５ｎｍ〜５０ｎｍ程度である。
【０１６３】
このように、本実施の形態の第４変形例によれば、メモリセルＭＣ４をＳＯＩ基板に形成した場合であっても、半導体層ＳＬの不純物濃度を高くすることなく、メモリセルＭＣ４のしきい値電圧を制御することが可能となるので、メモリセルＭＣ４の動作特性の最適化が図り易くなる。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６５】
本発明は少なくとも以下の実施の形態を含む。
【０１６６】
［付記１］
ｐ型の半導体基板の第１領域に、
前記半導体基板の一部分であって、前記半導体基板の主面に沿う第１方向に延在する複数の第１突出部と、
前記第１突出部の上面および側壁の上に第１絶縁膜を介して形成された、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極の片方の側面に隣接して形成された、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間および前記第１突出部と前記第２ゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、
前記第１ゲート電極の前記第１方向の片側で前記第２ゲート電極と反対側に位置する前記第１突出部および前記第２ゲート電極の前記第１方向の片側で前記第１ゲート電極と反対側に位置する前記第１突出部に形成された、ｎ型の第１ソース・ドレイン領域と、
から構成されるメモリセルを有し、
前記第１ゲート電極および前記第２ゲート電極は、ｎ型の多結晶シリコンからなり、
前記第１絶縁膜と前記第１ゲート電極との間に金属膜が介在し、
前記金属膜の仕事関数は、４．０５ｅＶよりも大きい、半導体装置。
【０１６７】
［付記２］
付記１記載の半導体装置において、
前記金属膜は、窒化チタンからなり、
前記金属膜の膜厚は、５ｎｍ以上、かつ、５０ｎｍ以下である、半導体装置。
【０１６８】
［付記３］
ｎ型の半導体基板の第１領域に、
前記半導体基板の一部分であって、前記半導体基板の主面に沿う第１方向に延在する複数の第１突出部と、
前記第１突出部の上面および側壁の上に第１絶縁膜を介して形成された、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極の片方の側面に隣接して形成された、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間および前記第１突出部と前記第２ゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、
前記第１ゲート電極の前記第１方向の片側で前記第２ゲート電極と反対側に位置する前記第１突出部および前記第２ゲート電極の前記第１方向の片側で前記第１ゲート電極と反対側に位置する前記第１突出部に形成された、ｐ型の第１ソース・ドレイン領域と、
から構成されるメモリセルを有し、
前記第１ゲート電極および前記第２ゲート電極は、ｐ型の多結晶シリコンからなり、
前記第１絶縁膜と前記第１ゲート電極との間に金属膜が介在し、
前記金属膜の仕事関数は、５．１６ｅＶよりも小さい、半導体装置。
【０１６９】
［付記４］
付記３記載の半導体装置において、
前記金属膜は、窒化チタンであり、
前記金属膜の膜厚は、１ｎｍ以上、かつ、５ｎｍ以下である、半導体装置。
【０１７０】
［付記５］
半導体基板と、前記半導体基板上の埋め込み絶縁膜と、前記埋め込み絶縁膜上のｐ型の半導体層と、から構成されるＳＯＩ基板の第１領域に、
前記半導体層の上面上に第１絶縁膜を介して形成された、前記半導体層の主面に沿って第１方向に延在する第１ゲート電極と、
前記第１ゲート電極の片方の側面に隣接して形成された、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間および前記半導体層と前記第２ゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、
前記第１ゲート電極の片側で前記第２ゲート電極と反対側に位置する前記半導体層および前記第２ゲート電極の片側で前記第１ゲート電極と反対側に位置する前記半導体層に形成された、ｎ型の第１ソース・ドレイン領域と、
から構成されるメモリセルを有し、
前記第１ゲート電極および前記第２ゲート電極は、ｎ型の多結晶シリコンからなり、
前記第１絶縁膜と前記第１ゲート電極との間に金属膜が介在し、
前記金属膜の仕事関数は、４．０５ｅＶよりも大きい、半導体装置。
【０１７１】
［付記６］
付記５記載の半導体装置において、
前記金属膜は、窒化チタンであり、
前記金属膜の膜厚は、５ｎｍ以上、かつ、５０ｎｍ以下である、半導体装置。
【０１７２】
［付記７］
半導体基板と、前記半導体基板上の埋め込み絶縁膜と、前記埋め込み絶縁膜上のｐ型の半導体層と、から構成されるＳＯＩ基板の第１領域に、
前記半導体層の上面上に第１絶縁膜を介して形成された、前記半導体層の主面に沿って第１方向に延在する第１ゲート電極と、
前記第１ゲート電極の片方の側面に隣接して形成された、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間および前記半導体層と前記第２ゲート電極との間に形成された、電荷蓄積膜を含む第２絶縁膜と、
前記第１ゲート電極の片側で前記第２ゲート電極と反対側に位置する前記半導体層および前記第２ゲート電極の片側で前記第１ゲート電極と反対側に位置する前記半導体層に形成された、ｎ型の第１ソース・ドレイン領域と、
から構成されるメモリセルを有し、
前記第１ゲート電極および前記第２ゲート電極は、ｎ型の多結晶シリコンからなり、
前記第１絶縁膜と前記第１ゲート電極との間に第１金属膜が介在し、前記第２絶縁膜と前記第２ゲート電極との間に第２金属膜が介在し、
前記第１金属膜の第１仕事関数は、前記第２金属膜の第２仕事関数よりも大きい、半導体装置。
【０１７３】
［付記８］
付記７記載の半導体装置において、
前記第１金属膜および前記第２金属膜は、窒化チタンからなり、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚よりも厚い、半導体装置。
【０１７４】
［付記９］
付記８記載の半導体装置において、
前記第１金属膜の膜厚は、５ｎｍ以上、かつ、５０ｎｍ以下である、半導体装置。
【０１７５】
［付記１０］
付記７記載の半導体装置において、
前記第１金属膜は、モリブデン、ルテニウム、チタン、ロジウム、イリジウムまたは白金であり、前記第２金属膜は、クロム、スズ、亜鉛、ニオブ、アルミニウム、銀、インジウム、ジルコニウム、タンタル、ハフニウムまたはランタンである、半導体装置。
【符号の説明】
【０１７６】
１Ａ  メモリセル領域
１Ｂ  ロジック領域
ＢＸ  ＢＯＸ層
ＣＧ  制御ゲート電極
ＣＳ  電荷蓄積膜を含む絶縁膜
Ｄ１，Ｄ２  溝
ＤＦ  拡散層
ＤＧ  ダミーゲート電極
ＥＩ  素子分離領域
ＥＸ  エクステンション領域
ＦＡ，ＦＢ  フィン
ＧＥ  ゲート電極
ＧＦ  ゲート絶縁膜
ＧＩ  ゲート絶縁膜
ＨＡ  ハロー領域
ＩＦ１〜ＩＦ３  絶縁膜
ＩＬ  層間絶縁膜
ＩＲ１〜ＩＲ３  ゲート絶縁膜
ＩＲ２ａ  絶縁膜
ＩＲ２ｂ  金属元素含有層
ＭＣ，ＭＣ１〜ＭＣ４  メモリセル
ＭＥ，ＭＥ１〜ＭＥ８  金属膜
ＭＧ  メモリゲート電極
Ｎ１  窒化シリコン膜
ＯＮ  ＯＮＯ膜
ＰＳ１，ＰＳ２  多結晶シリコン膜
ＰＷ，ＰＷＳ  ｐ型ウェル
Ｑ１  トランジスタ
ＲＭＣ１〜ＲＭＣ３  メモリセル
ＳＢ  半導体基板
ＳＤ  ソース・ドレイン領域
ＳＩ，ＳＩ１，ＳＩ２  シリサイド層
ＳＬ  半導体層
ＳＵＢ  半導体基板
ＳＷ  サイドウォールスペーサ
Ｘ１，Ｘ２  酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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