(57)【要約】【課題】ＳｉＣウェハの第１オリフラよりも精度の高い、炭化珪素半導体基板の結晶軸方向を示す手段を提供する。【解決手段】炭化珪素基板１おもて面に第１導電型または第２導電型の第１エピタキシャル成長層２、３が設けられ、第１エピタキシャル成長層２、３上に、炭化珪素基板１の結晶軸方向を誤差１°以内の範囲で示す目印が設けられる。この目印は、炭化珪素基板１のおもて面に第１導電型または第２導電型の第１エピタキシャル成長層２、３を形成し、第１エピタキシャル成長層２、３から積層欠陥２１を検出し、検出した積層欠陥２１から炭化珪素基板１の結晶軸方向を確認して、炭化珪素基板１上に作成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素基板のおもて面に設けられた、第１導電型または第２導電型の炭化珪素からなるエピタキシャル成長層を備え、
前記エピタキシャル成長層上に、前記炭化珪素基板の結晶軸方向を誤差１°以内の範囲で示す目印が設けられていることを特徴とする炭化珪素半導体基体。
【請求項２】
前記目印は、前記炭化珪素基板の結晶軸方向を誤差０．５°以内の範囲で示すことを特徴とする請求項１に記載の炭化珪素半導体基体。
【請求項３】
前記目印は、前記炭化珪素基板の端部に設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体基体。
【請求項４】
前記炭化珪素基板のポリタイプが、４Ｈ−ＳｉＣであることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体基体。
【請求項５】
炭化珪素基板のおもて面に第１導電型または第２導電型の炭化珪素からなるエピタキシャル成長層を形成する第１工程と、
前記エピタキシャル成長層から積層欠陥を検出する第２工程と、
検出した前記積層欠陥から前記炭化珪素基板の結晶軸方向を確認する第３工程と、
確認した前記結晶軸方向を示す目印を作成する第４工程と、
を含むことを特徴とする炭化珪素半導体基体の結晶軸合わせ方法。
【請求項６】
前記第２工程は、前記積層欠陥が検出されない場合、前記エピタキシャル成長層に傷をつけ、紫外線を照射することで、前記積層欠陥を出現させることを特徴とする請求項５に記載の炭化珪素半導体基体の結晶軸合わせ方法。
【請求項７】
前記傷をつける場所は、前記半導体基板の結晶軸方向を示す第１オリエンテーションフラットと垂直な位置に設けられた第２オリエンテーションフラットから所定の距離内にあることを特徴とする請求項６に記載の炭化珪素半導体基体の結晶軸合わせ方法。
【請求項８】
前記第３工程は、前記積層欠陥の１辺を基準にして前記炭化珪素基板の結晶軸方向を確認することを特徴とする請求項５〜７のいずれか一つに記載の炭化珪素半導体基体の結晶軸合わせ方法。
【請求項９】
炭化珪素基板のおもて面に第１導電型の炭化珪素からなる第１エピタキシャル成長層を形成する第１工程と、
前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に第２導電型の炭化珪素からなる第２エピタキシャル成長層を形成する第２工程と、
前記第２エピタキシャル成長層から積層欠陥を検出する第３工程と、
検出した前記積層欠陥から前記炭化珪素基板の結晶軸方向を確認する第４工程と、
確認した前記結晶軸方向を示す目印を作成する第５工程と、
前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第６工程と、
前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第７工程と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極を形成する第８工程と、
前記第１半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第９工程と、
前記炭化珪素基板の裏面に第２電極を形成する第１０工程と、
を備え、
前記第７工程は、前記トレンチの側壁を、前記結晶軸方向を示す目印に基づき前記結晶軸方向と平行に形成することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー半導体素子においては、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などが炭化珪素（ＳｉＣ）を用いて作製（製造）されている。
【０００３】
従来、４Ｈ−ＳｉＣ（四層周期六方晶の炭化珪素）からなる炭化珪素基板表面に各種パターンを形成するときは、ＳｉＣウェハの第１オリエンテーションフラット（以降、第１オリフラと略する）が示す結晶軸方向＜１１−２０＞を基準としてパターンを形成している。例えば、トレンチ構造を有する縦型ＭＯＳＦＥＴを作製する際、第１オリフラと平行な方向に、トレンチの側壁を形成している。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【０００４】
例えば、半導体基板に、（１１０）面に垂直な（−１１１）面、若しくは（１−１−１）面で切断されたオリエンテーションフラットを形成することで、トレンチの側面を容易に（−１１１）面若しくは（１−１−１）面とすることができる技術がある（特許文献１参照）。また、オリエンテーションフラットを、シリコンウエハの表面の法線方向をなす結晶軸に直交する別の結晶軸のいずれか１つをその法線方向とし、トレンチの長手方向を、オリエンテーションフラットの法線方向と平行、又は当該法線方向と直交する、別の結晶軸の他方と平行にする技術がある（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３３２４６２号公報
【特許文献２】特開平１１−１３５５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、第１オリフラが示す結晶軸の精度は、１°以内や５°以内の範囲の保証で、ウェハメーカーにより異なる。さらに、同じウェハメーカーの基板でも結晶のインゴットによって基板の本来の結晶軸と第１オリフラが示す結晶軸とは角度ずれがあり、ウェハ個々に異なる。このため、第１オリフラを基準にしてパターンを形成すると、本来の基板の結晶軸とパターンに角度ずれが生じる場合がある。さらに、半導体装置製造時のマスクずれ、露光のずれにより角度ずれの誤差が積算される。
【０００７】
例えば、トレンチ構造を有する縦型ＭＯＳＦＥＴでは、第１オリフラと平行、つまり結晶軸方向＜１１−２０＞と平行にトレンチを形成する。図１２は、従来の炭化珪素半導体基体上に形成したトレンチを示す上面図である。図１２（ａ）は、第１オリフラと結晶軸方向＜１１−２０＞とが一致している場合であり、トレンチの側壁には４Ｈ−ＳｉＣのｍ面が現れ、トレンチの底には４Ｈ−ＳｉＣのＳｉ面が現れる。図１２（ｂ）は、第１オリフラと結晶軸方向＜１１−２０＞とのずれがある場合であり、トレンチの側壁には４Ｈ−ＳｉＣのｍ面だけでなく、４Ｈ−ＳｉＣのａ面も現れる。図１２（ｃ）は、第１オリフラと結晶軸方向＜１１−２０＞とにさらにずれがある場合であり、トレンチの側壁にはａ面が現れる面積が増加する。
【０００８】
ここで、図１３は、従来の炭化珪素半導体基体上に形成したトレンチにおける電子の移動を示す図である。図１３において、矢印は電流経路を示し、この電流経路は、トレンチが形成された際のチャネル領域でオン時に電流が流れる経路である。図１３（ａ）は、トレンチの側壁がｍ面のトレンチ（ｍで示す点線の部分）とトレンチの側壁がａ面のトレンチ（ａで示す点線の部分）を示す斜視図である。図１３（ｂ）は、トレンチの側壁がａ面のトレンチを示す断面図である。具体的には、図１３（ｂ）は、図１３（ａ）の実線で囲まれた部分Ｍの断面図である。
【０００９】
炭化珪素半導体はオフ角があるため、ａ面はトレンチの左右でＳｉ面（４°オフ）に対する角度が変化する。例えば、図１３（ｂ）に示すように、トレンチの左側壁ＬはＳｉ面側に５°傾斜し、トレンチの右側壁ＲはＳｉ面側に１３°傾斜する。一方、ｍ面はトレンチの左右で傾斜角度は同じである。
【００１０】
ここで、図１４は、従来の炭化珪素半導体基体での電子の移動度を示すグラフである。縦軸は、μＦＥ（チャネル移動度）を示し、横軸は、ゲート電圧Ｖｇを示す。図１４において、Ｌ１は、Ｓｉ面側に５°傾斜したａ面の電子の移動度を示し、Ｌ２は、Ｓｉ面側に９°傾斜したｍ面の電子の移動度を示し、Ｌ３は、Ｓｉ面側に１３°傾斜したａ面の電子の移動度を示す。図１４に示すように、Ｓｉ面側に５°傾斜するａ面と、Ｓｉ面側に１３°傾斜するａ面とでは、同じａ面であっても、電子の移動度が異なることが分かる。
【００１１】
このため、第１オリフラと結晶軸方向＜１１−２０＞とのずれがあると、トレンチの側壁にａ面が現れ、トレンチの左右の側壁の傾斜角度が異なるようになり、トレンチの左右で電子の移動度が異なり、電気的特性が左右で揃わなくなる。この電気的特性の差が半導体装置の特性に影響を及ぼし、半導体装置の特性にばらつきが生じるようになる。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、ＳｉＣウェハの第１オリフラよりも精度の高い結晶軸方向を示すことができる炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基体は、次の特徴を有する。炭化珪素半導体基体は、炭化珪素基板のおもて面に設けられた、第１導電型または第２導電型の炭化珪素からなるエピタキシャル成長層を備え、前記エピタキシャル成長層上に、前記炭化珪素基板の結晶軸方向を誤差１°以内の範囲で示す目印が設けられている。
【００１４】
また、この発明にかかる炭化珪素半導体基体は、上述した発明において、前記目印は、前記炭化珪素基板の結晶軸方向を誤差０．５°以内の範囲で示すことを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体基体は、上述した発明において、前記目印は、前記炭化珪素基板の端部に設けられていることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体基体は、上述した発明において、前記炭化珪素基板のポリタイプが、４Ｈ−ＳｉＣであることを特徴とする。
【００１７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基体の結晶軸合わせ方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型または第２導電型の炭化珪素からなるエピタキシャル成長層を形成する第１工程を行う。次に、前記エピタキシャル成長層から積層欠陥を検出する第２工程を行う。次に、検出した前記積層欠陥から前記炭化珪素基板の結晶軸方向を確認する第３工程を行う。次に、確認した前記結晶軸方向を示す目印を作成する第４工程を行う。
【００１８】
また、この発明にかかる炭化珪素半導体基体の結晶軸合わせ方法は、上述した発明において、前記第２工程は、前記積層欠陥が検出されない場合、前記エピタキシャル成長層に傷をつけ、紫外線を照射することで、前記積層欠陥を出現させることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体基体の結晶軸合わせ方法は、上述した発明において、前記傷をつける場所は、前記半導体基板の結晶軸方向を示す第１オリエンテーションフラットと垂直な位置に設けられた第２オリエンテーションフラットから所定の距離内にあることを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体基体の結晶軸合わせ方法は、上述した発明において、前記第３工程は、前記積層欠陥の１辺を基準にして前記炭化珪素基板の結晶軸方向を確認することを特徴とする。
【００２１】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の炭化珪素からなる第１エピタキシャル成長層を形成する第１工程を行う。次に、前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に第２導電型の炭化珪素からなる第２エピタキシャル成長層を形成する第２工程を行う。次に、前記第２エピタキシャル成長層から積層欠陥を検出する第３工程を行う。次に、検出した前記積層欠陥から前記炭化珪素基板の結晶軸方向を確認する第４工程を行う。次に、確認した前記結晶軸方向を示す目印を作成する第５工程を行う。次に、前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第６工程を行う。次に、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第７工程を行う。次に、前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極を形成する第８工程を行う。次に、前記第１半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第９工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第１０工程を行う。前記第７工程は、前記トレンチの側壁を、前記結晶軸方向を示す目印に基づき前記結晶軸方向と平行に形成する。
【００２２】
上述した発明によれば、炭化珪素半導体基体上に炭化珪素基板の結晶軸方向＜１１−２０＞を誤差の範囲１°以内、より好ましくは０．５°以内で示す目印が設けられている。この目印に基づいて、炭化珪素半導体基体表面に各種パターンを形成することができる。この目印に基づいて、例えばトレンチパターンを形成した場合、トレンチパターンを十分高い精度で結晶軸方向＜１１−２０＞と平行に形成できる。このため、トレンチの側壁にａ面が現れることがなくなり、ｍ面のみになり、トレンチの側壁の移動度が、左側壁と右側壁とで同じになり、半導体装置の特性に影響を及ぼすことがなくなる。これにより、半導体装置の特性のばらつきを抑え、歩留まりの向上や製品の信頼性を向上することができる。また、各種パターンを形成する際、第１オリフラで結晶軸方向＜１１−２０＞を合わせる必要がなくなるため、ウェハメーカーにより第１オリフラの精度が異なるという問題も解消できる。
【発明の効果】
【００２３】
本発明にかかる炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法によれば、ＳｉＣウェハの第１オリフラよりも精度の高い結晶軸方向を示す手段を提供できるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる炭化珪素半導体基体の構造を示す断面図および上面図である。
【図２】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法の概要を示すフローチャートである。
【図３】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図４】実施の形態にかかる炭化珪素半導体基体における積層欠陥の一例を示す画像である。
【図５】実施の形態にかかる炭化珪素半導体基体における結晶軸合わせ方法の結晶軸方向確認の一例を示す画像である。
【図６】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図７】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図８】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図９】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図１０】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図１１】実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図１２】従来の炭化珪素半導体基体上に形成したトレンチを示す上面図である。
【図１３】従来の炭化珪素半導体基体上に形成したトレンチにおける電子の移動度を示す図である。
【図１４】従来の炭化珪素半導体基体上での電子の移動度を示すグラフである。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体基体の構造を示す断面図および上面図である。図１（ａ）は、炭化珪素半導体基体の構造を示す断面図である。炭化珪素半導体基体は、４Ｈ−ＳｉＣからなる炭化珪素からなるｎ+型半導体基板（以下、ｎ+型炭化珪素基板とする）１上に炭化珪素半導体層をエピタキシャル成長させてなる半導体ウェハ、または当該半導体ウェハを個片化した半導体チップである。具体的には、図１（ａ）に示すように、炭化珪素半導体基体は、ｎ+型炭化珪素基板１上にｎ型ドリフト層２およびｐ型ベース層３となる各炭化珪素層を順にエピタキシャル成長させてなる。
【００２７】
また、図１（ｂ）は、炭化珪素半導体基体の上面図である。炭化珪素半導体基体には、ｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を示す目印が設けられている。例えば、ｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を誤差の範囲１°以内、より好ましくは０．５°以内で示す目印２５が設けられている。図１（ｂ）では、目印２５である２つの点を結ぶ直線２４は、例えば、ｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞と平行または垂直であり、この直線２４によりｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を確認できる。図１（ｂ）では、目印として２つの点２５を設けたが、結晶軸方向を確認できれば、他の形状であってもかまわない。例えば、結晶軸方向を示す直線を目印として作成することもできる。
【００２８】
次に、実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法について、図２〜図１１を参照して説明する。図２は、実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法の概要を示すフローチャートである。また、図３、図６〜図１１は、実施の形態にかかる炭化珪素半導体基体の結晶軸合わせ方法における炭化珪素半導体装置の製造途中の状態を示す断面図である。
【００２９】
まず、４Ｈ−ＳｉＣからなるｎ+型炭化珪素基板１に、ＳｉＣエピタキシャル膜を形成する（ステップＳ１）。例えば、ＳｉＣエピタキシャル膜として、ｎ型ドリフト層（第１エピタキシャル成長層）２、ｐ型ベース層（第２エピタキシャル成長層）３を以下のように形成する。ｎ+型炭化珪素基板１を有機溶剤超音波洗浄、ＲＣＡ（強酸および高塩基溶液を用いたウェット洗浄）洗浄等を行って、十分に清浄な表面状態とする。次に、ｎ+型炭化珪素基板１の上の主面（Ｓｉ面）または裏面（Ｃ面）に、ｎ型の不純物、例えば、ホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などをドーピングして、ｎ型ドリフト層２をエピタキシャル成長させる。
【００３０】
次に、ｎ型ドリフト層２上に、ｐ型の不純物、例えば、窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをドーピングして、ｐ型ベース層３を例えば１０μｍの厚さまでエピタキシャル成長させる。ここまでの状態が図３に記載される。
【００３１】
次に、ＳｉＣエピタキシャル膜から帯状または三角形状の積層欠陥が検出されるか否かを確認する（ステップＳ２）。積層欠陥は、フォトルミネッセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）イメージング装置でＳｉＣウェハの全体を観察して、ＳｉＣエピタキシャル膜から帯状または三角形状の積層欠陥を検出する。例えば、フォトルミネッセンスイメージング装置でフォトルミネッセンス発光を撮影し、撮影した画像から積層欠陥を検出する。図４は、実施の形態にかかる炭化珪素半導体基体における積層欠陥の一例を示す画像である。図４では、三角形状の積層欠陥２１が２つ存在していることが確認できる。
【００３２】
積層欠陥が検出された場合（ステップＳ２：Ｙｅｓ）、ステップＳ４に進む。一方、積層欠陥が検出されない場合（ステップＳ２：Ｎｏ）、ＳｉＣエピタキシャル膜に積層欠陥を形成する（ステップＳ３）。例えば、ウェハ端部の表面に傷をつけて高輝度ＵＶ（Ｕｌｔｒａ  Ｖｉｏｌｅｔ：紫外線）を数１０Ｗ／ｃｍ2の強度で照射し、意図的に帯状積層欠陥または三角形状の欠陥を出現させてもよい。ここで、ウェハ端部とは、ＳｉＣウェハ上に半導体チップが形成されないウェハの周辺部である。このため、積層欠陥が形成されても、半導体チップに影響がない。より具体的に、傷をつける場所は、第１オリフラと垂直な位置に設けられた第２オリエンテーションフラット２６（図５参照）から所定の距離、例えば１０ｍｍ以内にあることが好ましい。これは、傷から発生した積層欠陥は、第１オリフラに垂直に伸びる帯状積層欠陥を含むため、傷つける場所は、第１オリフラを下にした場合のＳｉＣウェハの左右両端近辺が望ましいためである。
【００３３】
また、ＳｉＣエピタキシャル膜に傷をつけるために用いる機器は種々変更可能である。例えば、超微小硬さ測定機（ナノインデンター：Ｎａｎｏ  Ｉｎｄｅｎｔｅｒ）によりＳｉＣエピタキシャル膜を凹ませることで傷をつけてもよいし、ダイアモンドペンによりＳｉＣエピタキシャル膜を引っ掻くことで傷をつけてもよい。
【００３４】
次に、ｎ+型炭化珪素基板１の結晶軸方向を確認する（ステップＳ４）。ＳｉＣエピタキシャル膜上の積層欠陥の１辺は、結晶軸方向を反映して表れる。より具体的には、積層欠陥の１辺は、結晶軸方向＜１１−２０＞と垂直になっている。このため、積層欠陥の一辺から、正確な結晶軸方向＜１１−２０＞を確認することができる。このため、ステップＳ２で検出した、またはステップＳ３で形成した積層欠陥の１辺がわかるように印を設けることで、ｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を確認できるようになる。例えば、積層欠陥の１辺がわかるような印を誤差１°以内に設けることで、当該印によりｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を誤差の範囲１°以内で示すことができる。より好ましくは、積層欠陥の１辺がわかるような印を誤差０．５°以内に設けることで、当該印によりｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞を誤差の範囲０．５°以内で示すことができる。
【００３５】
図５は、実施の形態にかかる炭化珪素半導体基体における結晶軸合わせ方法の結晶軸方向確認の一例を示す画像である。結晶軸方向確認では、まず、第１オリフラ２２より結晶軸方向＜１１−２０＞のだいたいの方向を見当付ける。図５では、第１オリフラ２２より結晶軸方向＜１１−２０＞はｘ軸方向であることが分かる。次に、結晶軸方向＜１１−２０＞と垂直な積層欠陥の辺を確認する。積層欠陥の１辺は、結晶軸方向＜１１−２０＞と垂直になるため、積層欠陥の辺の中で、見当付けた方向に一番近い辺が、結晶軸方向＜１１−２０＞と垂直な辺である。例えば、図４では、結晶軸方向＜１１−２０＞はｘ軸方向であるため、積層欠陥２１の辺のなかでｘ軸と垂直なｙ軸に近いのは、辺２３である。このようにして、結晶軸方向＜１１−２０＞を確認することができる。なお、図５は、三角形状の積層欠陥の例であるが、帯状積層欠陥の場合も帯状の１辺から結晶軸方向を確認することができる。
【００３６】
次に、結晶軸方向を示す目印を作成する（ステップＳ５）。例えば、ステップＳ４で確認した結晶軸方向に基づいて、ウェハ端部にレーザー等で目印を作成する。図５の例では、辺２３を延長した点線２４上のウェハ端部に目印として２つの点２５を作成する。図５では、辺２３を延長した点線２４上に目印を作成したが、これに限らない。例えば、辺２３を延長した点線２４と平行な線上に目印を作成してもよい。
【００３７】
次に、酸化シリコン（ＳｉＯ2）膜４を成膜する（ステップＳ６）。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等で、ｐ型ベース層３の上にＳｉＯ2膜４を成膜する。膜厚はトレンチ形成するドライエッチングパターンをマスクにするのに必要な厚さである。例えば、ＳｉＯ2膜４の膜厚は、ドライエッチングでなくならない程度の厚さにする。ここまでの状態が図６に記載される。
【００３８】
次に、フォトレジスト５を塗布し、パターニングする（ステップＳ７）。例えば、フォトレジスト５をＳｉＯ2膜４上に塗布し、フォトマスクで露光してトレンチ部分をパターニングする。この際、ステップＳ５で作成した結晶軸方向＜１１−２０＞を示す目印に基づいて、マスクのパターンをｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞とずれないように角度を合わせる。ここまでの状態が図７に記載される。
【００３９】
次に、ＳｉＯ2膜４をドライエッチングする（ステップＳ８）。例えば、フォトレジスト５をマスクとし、ＳｉＯ2膜４を、ｐ型ベース層３が露出するまでドライエッチングする。ここまでの状態が図８に記載される。
【００４０】
次に、トレンチ１８を形成する（ステップＳ９）。例えば、フォトレジスト５を剥離して、パターニングされたＳｉＯ2膜４をマスクとして、所望の深さまで、例えば、ｐ型ベース層３を貫通して、ｎ型ドリフト層２に達する深さまで、ドライエッチングしてトレンチ１８を形成する。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図９に記載される。
【００４１】
次に、ＳｉＯ2膜４を剥離する（ステップＳ１０）。例えば、マスクのＳｉＯ2膜４をフッ化水素（ＨＦ）等で剥離して、ｎ+型炭化珪素基板１をよく洗浄する。これまでの工程により、トレンチ１８の側壁を、ｎ+型炭化珪素基板１の結晶軸方向＜１１−２０＞と平行の方向に形成することができる。このため、トレンチ１８の側壁は、ｍ面だけが露出するようになり、ａ面が露出することがなくなる。ここまでの状態が図１０に記載される。
【００４２】
次に、ＭＯＳ構造を形成する（ステップＳ１１）。例えば、ＭＯＳＦＥＴ、ＳＪ（Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）トランジスタ、ＩＧＢＴなどそれぞれデバイスによって必要な製造プロセスを行う。具体的に、ＭＯＳＦＥＴを製造する場合は、以下のようになる。
【００４３】
まず、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層３の表面層に、ｐ++型コンタクト領域８を選択的に形成する。例えば、ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
【００４４】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層３の表面層にｐ++型コンタクト領域８に接するようにｎ++型ソース領域（第１半導体領域）７を選択的に形成する。例えば、ｎ++型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ++型ソース領域７とｐ++型コンタクト領域８との形成順序を入れ替えてもよい。ｎ++型ソース領域７とｐ++型コンタクト領域８は、トレンチ１８を形成する前に形成してもよい。
【００４５】
次に、炭化珪素半導体基体のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００４６】
次に、ゲート電極１０を覆うように、炭化珪素半導体基体のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出させる。
【００４７】
次に、層間絶縁膜１１を覆うようにバリアメタルを形成してパターニングし、ｎ++型ソース領域７およびｐ++型コンタクト領域８を再度露出させる。次に、ｎ++型ソース領域７に接するように、ソース電極１２を形成する。ソース電極（第１電極）１２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００４８】
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極１３のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極（第２電極）１３を形成する。このようにして、図１１に示すＭＯＳＦＥＴが完成する。
【００４９】
上述の実施の形態では、炭化珪素基板表面に形成される各種パターンとして、縦型ＭＯＳＦＥＴのトレンチを例に説明してきたが、トレンチ以外のパターンにも適用可能である。例えば、プレーナ型のＭＯＳＦＥＴにおいて、ストライプ構造を形成する際に、ストライプ構造の方向を結晶軸方向＜１１−２０＞を示す目印に基づいて、確認することができる。
【００５０】
また、結晶軸方向を示す目印や積層欠陥を発生させるための傷は、ウェハ端部に形成していたが、ウェハ中央部に形成してもよい。この場合、目印や傷がある部分をダイシングで使わないようにすればよい。
【００５１】
以上、説明したように、実施の形態によれば、炭化珪素半導体基体上に炭化珪素基板の結晶軸方向＜１１−２０＞を誤差の範囲１°以内、より好ましくは０．５°以内で示す目印が設けられている。この目印に基づいて、炭化珪素基板表面に各種パターンを形成することができる。この目印に基づいて、例えばトレンチパターンを形成した場合、トレンチパターンを十分高い精度で結晶軸方向＜１１−２０＞と平行に形成できる。このため、トレンチの側壁にａ面が現れることがなくなり、ｍ面のみになり、トレンチの側壁の移動度が左側壁と右側壁とで同じになり、半導体装置の特性に影響を及ぼすことがなくなる。これにより、半導体装置の特性のばらつきを抑え、歩留まりの向上や製品の信頼性を向上することができる。また、各種パターンを形成する際、第１オリフラで結晶軸方向＜１１−２０＞を合わせる必要がなくなるため、ウェハメーカーにより第１オリフラの精度が異なるという問題も解消できる。
【００５２】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴなどが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５３】
以上のように、本発明にかかる炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００５４】
１  ｎ+型炭化珪素基板
２  ｎ型ドリフト層
３  ｐ型ベース層
４  ＳｉＯ2膜
５  フォトレジスト
７  ｎ++型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
１８  トレンチ
２１  積層欠陥
２２  第１オリエンテーションフラット
２３  結晶軸方向＜１１−２０＞を示す辺
２４  結晶軸方向＜１１−２０＞を示す直線
２５  結晶軸方向＜１１−２０＞を示す目印
２６  第２オリエンテーションフラット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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