(57)【要約】【課題】モジュール化した際の一体性を高めつつ、半導体集積回路の信頼性を向上できる技術を提供する。【解決手段】半導体集積回路４０ａは、第１導電型の半導体基板１と、半導体基板１の上部に設けられた第２導電型の第１ウェル領域２と、第１ウェル領域２の上部に設けられた第１導電型の第２ウェル領域３と、第１ウェル領域２の直下の半導体基板１の下部に第１ウェル領域２から離間して設けられた絶縁層１０と、絶縁層１０の下に設けられた裏面電極層１１と、を備える。【選択図】図１
2018037443.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上部に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域の上部に設けられた第１導電型の第２ウェル領域と、
前記第１ウェル領域の直下の前記半導体基板の下部に前記第１ウェル領域から離間して設けられた絶縁層と、
前記絶縁層の下に設けられた裏面電極層と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１ウェル領域の上部に設けられた第１導電型の第１主電極領域及び第２主電極領域を有する第１能動素子と、前記第２ウェル領域の上部に設けられた第２導電型の第３主電極領域及び第４主電極領域を有する第２能動素子と、を更に備え、
前記第１能動素子及び前記第２能動素子によって、電力変換用ブリッジ回路のハイサイド駆動回路が構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１ウェル領域には第１電位が印加され、
前記第２ウェル領域には第１電位とは異なる第２電位が印加されることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１ウェル領域と前記絶縁層との間の距離は、前記第１ウェル領域に前記第１電位を印加し、前記第２ウェル領域に第２電位を印加したときに、前記半導体基板と前記第１ウェル領域とのｐｎ接合界面部から広がる空乏層が、前記絶縁層から離間する長さであることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記半導体基板の上部に前記第１ウェル領域から離間して設けられ、かつ基準電位が印加される第１導電型の分離領域を更に備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記半導体基板の上部の前記第１ウェル領域と前記分離領域の間に設けられた第２導電型の耐圧領域を更に備えることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
第１導電型の半導体基板と、
前記半導体基板の上部に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域の上部に設けられた第１導電型の第２ウェル領域と、
前記第１ウェル領域の直下の前記半導体基板の下部に前記第１ウェル領域から離間して設けられた絶縁層と、
前記絶縁層の下に設けられた裏面電極層と、を有する半導体集積回路と、
前記半導体集積回路を、表面に設けられた導電層の上に搭載する絶縁回路基板と、
前記導電層及び前記裏面電極層の間に介在し前記裏面電極層及び前記導電層を接合する接合層と、
を備えることを特徴とする半導体モジュール。
【請求項８】
前記第１ウェル領域の上部に設けられた第１導電型の第１主電極領域及び第２主電極領域を有する第１能動素子と、
前記第２ウェル領域の上部に設けられた第２導電型の第３主電極領域及び第４主電極領域を有する第２能動素子と、
を更に備えることを特徴とする請求項７に記載の半導体モジュール。
【請求項９】
前記絶縁回路基板の上に搭載され、前記第１能動素子及び前記第２能動素子によって駆動制御されるスイッチング素子を更に備えることを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
前記半導体集積回路及び前記スイッチング素子は、同じ高さで搭載されていることを特徴とする請求項９に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特に電力用スイッチング素子の制御用ＩＣとして用いることができる高耐圧ＩＣ（以下「ＨＶＩＣ」と称する。）を備えた電力用の半導体集積回路及びこの半導体集積回路を搭載した半導体モジュールに関する。
【背景技術】
【０００２】
従来、低容量のインバータでは、主に、電力変換用ブリッジ回路のスイッチング素子をＨＶＩＣにより駆動する。ＨＶＩＣは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路等を備える。ＨＶＩＣは、例えば電力変換用ブリッジ回路の高圧側のスイッチング素子に接続され、入力端子から入力された信号に応じて、スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、ＨＶＩＣからの信号を受けた高圧側のスイッチング素子が動作することで電力変換が行われる。
【０００３】
電力変換用ブリッジ回路による電力変換の過程で、例えばマイナス電位から数百Ｖにも及ぶ非常に変動幅の大きな電位がＨＶＩＣに印加されると、ＨＶＩＣに様々なノイズが入力され、ＨＶＩＣの誤動作や動作不能、或いは破壊等が引き起こされる場合がある。そのためＨＶＩＣの設計では、こうしたノイズに耐えられるノイズ耐量を実現し、信頼性を向上させることが重要である。
【０００４】
半導体集積回路の信頼性を向上させる技術として、高耐圧ＩＣチップを、絶縁性接着剤を介して、回路基板のアイランド（ダイパッド）に搭載する方法が開示されている（特許文献１参照。）。特許文献１の場合、寄生トランジスタがオンして短絡状態となり、半導体基板の縦方向に貫通電流が流れても、高耐圧ＩＣチップが絶縁性接着剤によりアイランドと電気的に絶縁されているので、貫通電流がアイランド側に流れないとされている。しかし特許文献１の場合、絶縁性接着剤の層と金属性のアイランドとの接着性が十分に考慮されていないため、高耐圧ＩＣチップを回路基板に接合してモジュール化した際の一体性が弱いという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０８８６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記した問題に着目して為されたものであって、モジュール化した際の一体性を高めつつ、信頼性を向上させた半導体集積回路、及びこの半導体集積回路を搭載した半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る半導体集積回路のある態様は、（ａ）第１導電型の半導体基板と、（ｂ）半導体基板の上部に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられた第１導電型の第２ウェル領域と、（ｄ）第１ウェル領域の直下の半導体基板の下部に第１ウェル領域から離間して設けられた絶縁層と、（ｅ）絶縁層の下に設けられた裏面電極層と、を備えることを要旨とする。
【０００８】
また本発明に係る半導体モジュールのある態様は、（ｆ）第１導電型の半導体基板と、半導体基板の上部に設けられた第２導電型の第１ウェル領域と、第１ウェル領域の上部に設けられた第１導電型の第２ウェル領域と、第１ウェル領域の直下の半導体基板の下部に第１ウェル領域から離間して設けられた絶縁層と、絶縁層の下に設けられた裏面電極層と、を有する半導体集積回路と、（ｇ）半導体集積回路を、表面に設けられた導電層の上に搭載する絶縁回路基板と、（ｈ）導電層及び裏面電極層の間に介在し裏面電極層及び導電層を接合する接合層と、を備えることを要旨とする。
【発明の効果】
【０００９】
従って本発明によれば、モジュール化した際の一体性を高めつつ、信頼性を向上させた半導体集積回路、及びこの半導体集積回路を搭載した半導体モジュールを提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体集積回路の構成の概略を模式的に説明する断面図である。
【図２】本発明の実施の形態に係る半導体集積回路のハイサイド駆動回路の構成の概略を模式的に説明する断面図である。
【図３】本発明の実施の形態に係る半導体集積回路のハイサイド駆動回路にＶＳ電位及びＶＢ電位を印加した際の空乏層の状態を模式的に説明する断面図である。
【図４】本発明の実施の形態に係る半導体集積回路を搭載した半導体モジュールの内部構成の概略を、上側のケースを除いた状態で模式的に説明する平面図である。
【図５】図４中のＡ−Ａ線方向から見た断面図である。
【図６】本発明の実施の形態に係る半導体集積回路が接続された電力変換部の概略を模式的に説明する回路図である。
【図７】本発明の実施の形態に係る半導体集積回路の寄生素子を流れる電流の状態を説明する断面図である。
【図８】比較例に係る半導体集積回路の寄生素子を流れる電流の状態を説明する断面図である。
【発明を実施するための形態】
【００１１】
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１３】
また本明細書において「第１主電極領域」及び「第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
【００１４】
「第２主電極領域」及び「第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域及び第３主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。
【００１５】
また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また本明細書及び添付図面においては、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。またｎ＋とｎ＋のように同じ表記であっても、必ずしも同じ不純物濃度であることが示されている訳ではない。
【００１６】
（半導体集積回路の構造）
本発明の実施の形態に係る半導体集積回路４０ａは、比較的低容量のインバータ等において用いられるＨＶＩＣであり、例えば６００Ｖ〜１２００Ｖ程度の電圧に耐えて動作する電力変換用ブリッジ回路の制御用ＩＣである。半導体集積回路４０ａは、図１に示すように、低濃度の第１導電型（ｐ−型）の半導体基板１と、図１中の左上側に示すように、この半導体基板１の上部に設けられた第２導電型（ｎ型）の第１ウェル領域２と、を備える。
【００１７】
更に本発明の実施の形態に係る半導体集積回路４０ａは、第１ウェル領域２の上部に設けられたｐ型の第２ウェル領域３と、第１ウェル領域２の直下の半導体基板１の下部に第１ウェル領域２から離間して設けられた絶縁層１０と、絶縁層１０の下に設けられた裏面電極層１１と、を備える。また半導体集積回路４０ａは、図１中の右上側に示すように、半導体基板１の上部に第１ウェル領域２から離間して設けられたｎ型の第３ウェル領域２２と、この第３ウェル領域２２の上部に設けられたｐ型の第４ウェル領域２３と、を備える。
【００１８】
第１ウェル領域２の周囲には、比較的低濃度のｎ型（ｎ−）の耐圧領域４が設けられている。また第１ウェル領域２と第３ウェル領域２２との間には、いずれもｐ型の第１分離領域５及び第２分離領域６が設けられている。すなわち本発明の実施の形態に係る半導体集積回路４０ａは、半導体基板１上に自己分離技術及び接合分離技術を用いて作製されている。なお、第２分離領域６は必須ではない。
【００１９】
半導体基板１は、例えば比抵抗が１００Ωｃｍ程度以上の単結晶シリコン（Ｓｉ）のバルク基板である。第１ウェル領域２の上部の一部には、高濃度（ｎ＋）のｎ型の第１コンタクト領域８が、第２ウェル領域３と離間して選択的に設けられている。第１コンタクト領域８の上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、第１コンタクト電極８ａが設けられている。導電性プラグの符号の表示は省略する。
【００２０】
第２ウェル領域３の上部には、図２に示すように、高濃度のｎ型の第１主電極領域（ソース領域）６１及び第２主電極領域（ドレイン領域）６２がそれぞれ設けられている。第２ウェル領域３のソース領域６１及びドレイン領域６２のそれぞれの上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、ソース電極６３及びドレイン電極６４が設けられている。またソース領域６１及びドレイン領域６２の間に位置する第２ウェル領域３の上の層間絶縁膜２０の内側には、ゲート電極６５がゲート絶縁膜を介して設けられ、ｐＭＯＳＦＥＴが実現されている。ゲート絶縁膜の符号の表示は省略する。
【００２１】
また第１ウェル領域２の上部で、第２ウェル領域３と離間した位置には、高濃度のｐ型の第３主電極領域（ソース領域）７１及び第４主電極領域（ドレイン領域）７２がそれぞれ設けられている。第１ウェル領域２のソース領域７１及びドレイン領域７２のそれぞれの上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、ソース電極７３及びドレイン電極７４が設けられている。またソース領域７１及びドレイン領域７２の間に位置する第１ウェル領域２の上の層間絶縁膜２０の内側には、ゲート電極７５がゲート絶縁膜を介して設けられ、ｎＭＯＳＦＥＴが実現されている。
【００２２】
第１ウェル領域２のｎＭＯＳＦＥＴと第２ウェル領域３のｐＭＯＳＦＥＴとからなるＣＭＯＳ回路でハイサイド駆動回路が構成されている。第１コンタクト電極８ａにはＶＢ電位が印加され、第２コンタクト電極１４ａにはＶＳ電位が印加される。ハイサイド駆動回路は、ＶＳ電位を基準電位とすると共にＶＢ電位を電源電位として動作する。
【００２３】
第２ウェル領域３の上部の一部には、第２コンタクト領域１４が選択的に設けられている。第２コンタクト領域１４の上面には、第１コンタクト電極８ａと同様に、第２コンタクト電極１４ａが、層間絶縁膜２０を貫通して設けられた導電性プラグを介して設けられている。
【００２４】
第１ウェル領域２は、例えばリン（Ｐ）等のｎ型の不純物元素が、半導体基板１の上面側に比較的深い厚みで拡散された半導体層である。第１ウェル領域２の不純物濃度は、例えば１×１０１４〜１０１７／ｃｍ３程度である。第２ウェル領域３は、例えばホウ素（Ｂ）等のｐ型の不純物元素が、半導体基板１の上面側に比較的浅い厚みで拡散された半導体層である。第２ウェル領域３の不純物濃度は、例えば１×１０１４〜１０１８／ｃｍ３程度である。
【００２５】
第１コンタクト領域８は、第１ウェル領域２よりも高い不純物濃度（ｎ＋）のｎ型の半導体層である。第２コンタクト領域１４は、第２ウェル領域３よりも高い不純物濃度（ｐ＋）のｐ型の半導体層である。第１コンタクト電極８ａ及び第２コンタクト電極１４ａは、例えばアルミニウム（Ａｌ）膜等の導電性膜を採用できる。
【００２６】
第３ウェル領域２２の上部の一部には、ｐ型の第４ウェル領域２３が設けられている。また第３ウェル領域２２の上部の一部には、高濃度（ｎ＋）のｎ型の第３コンタクト領域２８が、第４ウェル領域２３と離間して選択的に設けられている。第３コンタクト領域２８の上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、第３コンタクト電極２８ａが設けられている。
【００２７】
また図示を省略するが、第３ウェル領域２２の内側の第４ウェル領域２３と離間した位置にはｎＭＯＳＦＥＴが設けられると共に、第４ウェル領域２３の内部にはｐＭＯＳＦＥＴが設けられ、ハイサイド駆動回路と同様にＣＭＯＳ回路が実現されている。第３ウェル領域２２の内部のＣＭＯＳ回路により、ローサイド駆動回路が構成される。ローサイド駆動回路の第３コンタクト電極２８ａにはＶＣＣ電位が印加され、第４コンタクト電極２４ａにはＧＮＤ電位が印加される。ローサイド駆動回路は、ＧＮＤ電位を基準電位とすると共にＶＣＣ電位を電源電位として動作する。
【００２８】
第４ウェル領域２３の上部の一部には、第４コンタクト領域２４が選択的に設けられている。第４コンタクト領域２４の上面には、第３コンタクト電極２８ａと同様に、第４コンタクト電極２４ａが、層間絶縁膜２０を貫通して設けられた導電性プラグを介して設けられている。
【００２９】
第３ウェル領域２２は、第１ウェル領域２と同様に、リン（Ｐ）等のｎ型の不純物元素が、半導体基板１の上面側に比較的深い厚みで拡散された半導体層である。第３ウェル領域２２の不純物濃度は、例えば１×１０１４〜１０１７／ｃｍ３程度である。第４ウェル領域２３は、第２ウェル領域３と同様に、ホウ素（Ｂ）等のｐ型の不純物元素が、半導体基板１の上面側に比較的浅い厚みで拡散された半導体層である。第４ウェル領域２３の不純物濃度は、例えば１×１０１４〜１０１８／ｃｍ３程度である。
【００３０】
第３コンタクト領域２８は、第３ウェル領域２２よりも高い不純物濃度（ｎ＋）のｎ型の半導体層である。第４コンタクト領域２４は、第４ウェル領域２３よりも高い不純物濃度（ｐ＋）のｐ型の半導体層である。第３コンタクト電極２８ａ及び第４コンタクト電極２４ａは、いずれも第１コンタクト電極８ａと同様に、例えばＡｌ膜等を採用できる。尚、説明の便宜のため、図１中では、半導体基板１の上面に設けられた層間絶縁膜２０の上側に位置するパッシベーション膜等の図示を省略する。
【００３１】
耐圧領域４は、例えば平面パターンでリング状又は額縁状であって内側のハイサイド駆動回路を囲むように設けられている。耐圧領域４は、ハイサイド駆動回路で用いられる第１ウェル領域２よりも低い不純物濃度に設定されている。
【００３２】
第１分離領域５は、耐圧領域４と同様に、例えば平面パターンでリング状又は額縁状であって内側のハイサイド駆動回路を囲むように設けられている。第１分離領域５は、半導体基板１よりも高い不純物濃度に設定されている。第１分離領域５の上部の一部には、高濃度（ｐ＋）のｐ型の第１分離コンタクト領域１５が設けられている。
【００３３】
第１分離コンタクト領域１５の上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、第１分離コンタクト電極１５ａが設けられている。第１分離コンタクト電極１５ａは、第１コンタクト電極８ａと同様に、例えばＡｌ膜等である。耐圧領域４及び第１分離領域５により高耐圧接合終端領域（ＨＶＪＴ）が実現されている。
【００３４】
第２分離領域６は、第１分離領域５と同様に、第１分離領域５と、ローサイド駆動回路で用いられる第３ウェル領域２２とから離間して設けられている。第２分離領域６の上部の一部には、高濃度（ｐ＋）のｐ型の第２分離コンタクト領域１６が設けられている。第２分離コンタクト領域１６の上面には、層間絶縁膜２０を貫通して設けられた導電性プラグを介して、第２分離コンタクト電極１６ａが設けられている。第２分離コンタクト電極１６ａは、第１分離コンタクト電極１５ａと同様に、例えばＡｌ膜等である。第１分離コンタクト電極及び第２分離コンタクト電極は接地される。
【００３５】
絶縁層１０は、例えば酸化シリコン膜（ＳｉｘＯｙ）、窒化シリコン膜（ＳｉｘＮｙ）、ポリイミド膜等の絶縁体を含む膜で実現でき、本発明の実施の形態に係る半導体集積回路４０ａではＳｉＯ２膜が採用されている。絶縁層１０は、半導体基板１の内部で裏面電極層１１の上に配置されることにより、ＨＶＩＣの寄生素子の裏面電極層１１を介した電流を低減する。絶縁層１０は、例えばプラズマＣＶＤや常圧ＣＶＤ等の成膜技術を用いて作製できる。
【００３６】
図３に示すように、第１ウェル領域２と絶縁層１０との間の距離ｄは、半導体基板１と第１ウェル領域２とのｐｎ接合界面部から広がる空乏層８０が、絶縁層１０から離間する長さとなるように設定される。図３中には、第１ウェル領域２にＶＢ電位を印加し、第２ウェル領域３にＶＳ電位を印加したときに拡がる空乏層８０の状態が、破線で例示されている。なお、耐圧低下の恐れを許容できる場合は、空乏層８０が絶縁層１０に届く構成とすることもできる。
【００３７】
ここでＨＶＩＣの耐圧仕様としては、主に６００Ｖ仕様と１２００Ｖ仕様とがある。ＶＳ電位が６００Ｖの場合の空乏層の長さは１５０μｍ程度であり、ＶＳ電位が１２００Ｖの場合の空乏層の長さは２００μｍ程度である。そのため、第１ウェル領域２の底面と絶縁層１０との間の距離ｄを、６００Ｖ仕様の場合は１５０μｍ程度以上とし、１２００Ｖ仕様の場合は２００μｍ程度以上とすることが好ましい。
【００３８】
すなわち、例えば第１ウェル領域２の深さが１０μｍ程度であれば、ＨＶＩＣが６００Ｖ仕様の場合、半導体基板１の厚さを１６０μｍ程度以上とすることが好ましい。またＨＶＩＣが１２００Ｖ仕様の場合、半導体基板１の厚さを２１０μｍ程度以上とすることが好ましい。
【００３９】
裏面電極層１１は、ＨＶＩＣの裏面全面に、例えばスパッタリング法等により形成されている。裏面電極層１１は、ＨＶＩＣと絶縁回路基板３０との接合性を高めるバッファとして機能する。裏面電極層１１は、Ａｌ層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層及び金（Ａｕ）層を有する。Ａｌ層、Ｔｉ層およびＮｉ層は、それぞれ、アルミニウム、チタン、ニッケルをそれぞれ主成分として含む合金層も含むものとする。
【００４０】
Ｔｉ層は、Ｓｉとの接着性に優れ、Ｓｉと電気的にオーミック接合を形成する。Ｎｉ層は、下面側の接合層３２ａとの接合に用いられる。Ａｕ層は、はんだ付けが完了するまでの間、Ｎｉ層の酸化を防止するために用いられる。本発明の実施の形態に係る裏面電極層１１は、Ｔｉ層、Ｎｉ層及びＡｕ層にＡｌ層を加え、上から下にＡｌ／Ｔｉ／Ｎｉ／Ａｕ層として形成されている。
【００４１】
本発明の実施の形態に係る半導体集積回路４０ａは、図１に示したように、上面に導体層３１ａを有する絶縁回路基板３０の上に、接合層３２ａを介して搭載されている。図４中には、図１に示した半導体集積回路４０ａと等価な４個の半導体集積回路４０ａ〜４０ｄを搭載した絶縁回路基板３０の上面が例示されている。
【００４２】
絶縁回路基板３０は、図５に示すように、各種の素子が上側に配置される複数の導体層３１ａ〜３１ｃを、回路パターンとして備えるプリント基板である。素子は、接合層３２ａ〜３２ｃによって導体層３１ａ〜３１ｃと電気的に接続される。接合層３２ａは、はんだや銀ペースト等の導電性を有する接合部材を採用できる。本発明の実施の形態に係る半導体集積回路の接合層３２ａは、はんだ層である。
【００４３】
図４中の左側に示すように、４個の半導体集積回路４０ａ〜４０ｄは、６個のスイッチング素子Ｓ１〜Ｓ６を駆動制御するために、絶縁回路基板３０上で、半導体集積回路４０ａ〜４０ｄ用の導体層３１ａの上に、接合層３２ａを介して搭載されている。６個のスイッチング素子Ｓ１〜Ｓ６は電力用のＩＧＢＴであり、図４中の右側に示すように、３相の電力変換用ブリッジ回路を構成するように絶縁回路基板３０上でスイッチング素子Ｓ１〜Ｓ６用の導体層及び接合層３２ｂを介して搭載されている。
【００４４】
６個のスイッチング素子Ｓ１〜Ｓ６には、それぞれ対応する６個の還流ダイオードＦＷＤ１〜ＦＷＤ６が接続して設けられている。尚、スイッチング素子Ｓ１〜Ｓ６及び還流ダイオードＦＷＤ１〜ＦＷＤ６をそれぞれ接続するボンディングワイヤーや回路パターンの図示は省略する。
【００４５】
６個の還流ダイオードＦＷＤ１〜ＦＷＤ６は、図４及び図５に示すように、絶縁回路基板３０の上で、還流ダイオード用の導体層３１ｃ及び接合層３２ｃを介して搭載される。６個のスイッチング素子Ｓ１〜Ｓ６及び６個の還流ダイオードＦＷＤ１〜ＦＷＤ６は電力変換用のブリッジ回路を構成する。
【００４６】
このように１枚の絶縁回路基板３０上に半導体集積回路４０ａ、スイッチング素子Ｓ１〜Ｓ６及び還流ダイオードＦＷＤ１〜ＦＷＤ６が実装されることによりインテリジェントパワーモジュール（ＩＰＭ）が実現される。図５に示したように、半導体集積回路４０ａ用の導体層３１ａ、スイッチング素子Ｓ１用の導体層３１ｂ及び還流ダイオードＦＷＤ１用の導体層３１ｃは、いずれもほぼ同じ厚みである。絶縁回路基板３０上には、半導体集積回路４０ａ〜４０ｄ、スイッチング素子Ｓ１〜Ｓ６及び還流ダイオードＦＷＤ１〜ＦＷＤ６が、いずれもほぼ同じ高さに搭載される。
【００４７】
図６中には、ブリッジ回路の一相分である電力変換部を実現する高圧側（ハイサイド側）のスイッチング素子Ｓ１及び低圧側（ローサイド側）のスイッチング素子Ｓ２が例示されている。高圧側のスイッチング素子Ｓ１及び低圧側のスイッチング素子Ｓ２は正極側である高圧の主電源Ｖ（Ｈ）と、この主電源Ｖ（Ｈ）の負極側であるグランド（ＧＮＤ）電位との間に直列に接続されている。
【００４８】
高圧側のスイッチング素子Ｓ１及び低圧側のスイッチング素子Ｓ２には、それぞれ対応する還流ダイオードＦＷＤ１，ＦＷＤ２が逆並列に接続されている。高圧側のスイッチング素子Ｓ１と低圧側のスイッチング素子Ｓ２の接続点５１は電力変換部の出力点である。接続点５１には、負荷５７として例えばモータ等が接続される。
【００４９】
図６に示すように、半導体集積回路４０ａには、入力端子４１、出力端子４２、ＶＳ端子４３、ＶＢ端子４４、ＶＣＣ端子４５及びＧＮＤ端子４６が接続されている。入力端子４１には図示を省略するマイコン等が接続されており、入力信号が入力される。出力端子４２は、高圧側のスイッチング素子Ｓ１のゲートに接続されている。図６中の半導体集積回路４０ａは、高圧側のスイッチング素子Ｓ１のみを駆動し、低圧側のスイッチング素子Ｓ２を駆動しない駆動回路として機能する。
【００５０】
ＶＢ端子４４には第１電位としてのＶＢ電位が印加される。ＶＢ電位は、半導体集積回路４０ａに印加される最高電位である。ＶＢ電位は、ノイズの影響を受けていない通常状態では、半導体集積回路４０ａのＶＢ端子４４とＶＳ端子４３に接続されたブートストラップコンデンサ等の電源により、ＶＳ電位よりも１５Ｖ程度高く保たれている。
【００５１】
ＶＳ端子４３は、高圧側のスイッチング素子Ｓ１と低圧側のスイッチング素子Ｓ２との接続点５１に接続される。ＶＳ端子４３には第２電位としてのＶＳ電位が印加される。ＶＳ電位は、電力変換の過程で、０Ｖから数百Ｂの間で変化し、マイナスの電位になる場合もある。ＧＮＤ端子４６にはＧＮＤ電位が印加される。ＧＮＤ電位は半導体集積回路４０ａにおける共通電位であると共に、基準電位とされる。ＶＣＣ端子４５にはＶＣＣ電位が印加される。ＶＣＣ電位は半導体集積回路４０ａにおける電源電位とされる。
【００５２】
図示を省略するが、半導体集積回路４０ａにはローサイドレベルの信号を生成するための制御回路が内部に搭載されている。ＧＮＤ電位及びＶＣＣ電位により、高圧側のスイッチング素子Ｓ１をオン・オフするためのローサイドレベルの信号が生成される。このローサイドレベルの信号は、図１中の右側に示したローサイド駆動回路を介して出力される。また図１中の左側に示したハイサイド駆動回路は、ローサイド駆動回路と接続され、ローサイド駆動回路から受け取った信号を元に出力端子４２から駆動信号を出力する。
【００５３】
次に、本発明の実施の形態に係る半導体集積回路４０ａの動作を説明する。まず、高圧側のスイッチング素子Ｓ１がオンからオフに変わった直後、ＶＳ端子４３がＧＮＤ電位より低いマイナス電位になり、ＨＶＩＣの誤動作や動作不能、或いは破壊を引き起こすノイズが入力される場合がある。この場合のＶＳ端子４３に印加されるマイナス電位を「負電圧サージ」と称する。負電圧サージの絶対値は、スイッチング素子を流れる電流が大きいほど大きくなる。そのため、大電流を扱うスイッチング素子に対応するには、ＨＶＩＣの負電圧サージ耐量を向上させる必要がある。
【００５４】
一方、図７に示すように、自己分離技術を用いた本発明の実施の形態に係る半導体集積回路４０ａには、第１分離領域５及び耐圧領域４間に形成された第１寄生ダイオードＰＤ１、及び、半導体基板１及び第１ウェル領域２間に形成された第２寄生ダイオードＰＤ２が存在する。負電圧サージにより、第１寄生ダイオードＰＤ１及び第２寄生ダイオードＰＤ２がオンした場合、半導体集積回路４０ａの上面側及び下面側のそれぞれの電流経路において、第１寄生ダイオードＰＤ１及び第２寄生ダイオードＰＤ２に流れる電流が生じようとする。
【００５５】
図７中には、裏面電極層１１を経由しない電流経路として、第１経路Ｒ１、第２経路Ｒ２及び第３経路Ｒ３が、それぞれ破線で例示されている。第１経路Ｒ１では、電流は、基板表面上のＧＮＤ端子４６から金属等の配線を経由して第１寄生ダイオードＰＤ１に到達する。
【００５６】
第２経路Ｒ２では、電流は、第２分離領域６側から、半導体基板１及び第１分離領域５を経由して、第１寄生ダイオードＰＤ１に到達する。第３経路Ｒ３では、電流は、第１分離領域５側から耐圧領域４の下の半導体基板１の領域を経由して、第１ウェル領域２に到達する。負電圧サージが生じると、裏面電極層１１を経由しない第１経路Ｒ１〜第３経路Ｒ３においては、一定の電流が流れる。
【００５７】
一方、図７中には、裏面電極層１１を経由する電流経路として、第４経路Ｒ４、第５経路Ｒ５及び第６経路Ｒ６が、それぞれ白抜き矢印で例示されている。第４経路Ｒ４は、図８に示すように、絶縁層１０が無い場合には、電流がｐ型の第１分離領域５側から、半導体基板１及び周囲より低抵抗である裏面電極層１１を経由して第２寄生ダイオードＰＤ２に到達する経路である。
【００５８】
第５経路Ｒ５は、第４経路Ｒ４の場合と同様に、絶縁層１０が無い場合には、電流がｐ型の第２分離領域６側から、半導体基板１及び周囲より低抵抗である裏面電極層１１を経由して第２寄生ダイオードＰＤ２に到達する経路である。第６経路Ｒ６は、絶縁層１０が無い場合には、電流が絶縁回路基板３０側から裏面電極層１１を経由して第２寄生ダイオードＰＤ２に到達する経路である。図７に示すように、第４経路Ｒ４、第５経路Ｒ５及び第６経路Ｒ６には、いずれも経路の途中に絶縁層１０が設けられていることにより、負電圧サージにより裏面電極層１１を介して流れる電流が低減される。
【００５９】
（比較例）
一方、比較例に係る半導体集積回路４０ｚの場合、図８に示すように、半導体基板１と裏面電極層１１の間に絶縁層１０が設けられていない。そのため、負電圧サージの絶対値が大きいと、第１寄生ダイオードＰＤ１及び第２寄生ダイオードＰＤ２がオンし、第４経路Ｒ４、第５経路Ｒ５及び第６経路Ｒ６を介して、ＧＮＤ端子４６側やＶＢ端子４４側へ流れる電流が大きくなる。
【００６０】
図８中には、第４経路Ｒ４を流れる第１分離領域５側からの電流と、第５経路Ｒ５を流れる第２分離領域６側からの電流とが、周囲より低抵抗である裏面電極層１１を経由して、いずれも第２寄生ダイオードＰＤ２に到達した状態が例示されている。また第６経路Ｒ６を流れる絶縁回路基板３０側からの電流が、裏面電極層１１を経由して第２寄生ダイオードＰＤ２に到達している。
【００６１】
このように大きなサージ電流が流れると、ハイサイド駆動回路の中に構造的に形成される寄生トランジスタや寄生サイリスタがオンすることにより、回路の誤動作が生じる場合や局所的な破壊に至る場合がある。またこのサージ電流が半導体集積回路４０ａのローサイド駆動回路に流れ込み、ローサイド駆動回路の誤動作や破壊を引き起こす場合もある。
【００６２】
本発明の実施の形態に係る半導体集積回路４０ａによれば、半導体基板１と裏面電極層１１の間に絶縁層１０が設けられているため、負電圧サージにより生じる、裏面電極層１１を介して流れる電流を低減できる。また絶縁層１０及び接合層３２ａの間に接着性を高めるバッファとして機能する裏面電極層１１が設けられているため、ＨＶＩＣを絶縁回路基板３０に搭載した際の一体性が高められている。よってモジュール化した際の一体性を高めつつ、ノイズ耐量を高めて回路の誤動作や破壊が抑制された、高い信頼性を備えた半導体集積回路４０ａを提供できる。
【００６３】
ここで負電圧サージによるサージ電流が大きい程、回路に引き起こす不具合の程度が大きくなる。特に、図７中に第２寄生ダイオードＰＤ２として示したような、基板縦方向の寄生素子は面積が比較的大きく大電流が流れ易い。本発明の実施の形態に係る半導体集積回路４０ａによれば、ハイサイド駆動回路の直下の位置に絶縁層１０が設けられているので、基板縦方向に形成される寄生素子の動作が確実に抑制され、不具合の程度を軽減できる。
【００６４】
また、絶縁回路基板３０の導体層のパターンがＧＮＤに配線された状態で、サージ等において、ＶＢ＜ＶＳの電位関係が生じた場合、第２ウェル領域３をエミッタ、第１ウェル領域２をベース及び半導体基板１をコレクタとした寄生ＰＮＰトランジスタがオンする。そのため、ハイサイド駆動回路の基板縦方向に大電流が流れ、ＨＶＩＣが破壊される可能性が生じる。
【００６５】
しかし本発明の実施の形態に係る半導体集積回路４０ａによれば、絶縁層１０によって基板縦方向の電流を低減し、基板横方向の基板抵抗を介して電流が流れるように制御される。すなわち寄生ＰＮＰトランジスタのコレクタ抵抗が増加するため、ＶＢ＜ＶＳの電位関係が生じた場合に、ＨＶＩＣの破壊を効果的に抑制できる。
【００６６】
また絶縁層１０を設けなくても、例えばハイサイド駆動回路をＨＶＪＴから離間して配置したり、ＨＶＪＴとローサイド駆動回路との間にＧＮＤピックアップを設けたりといった、レイアウト調整を行うことにより、負電圧サージ耐量を向上させる方法がある。しかしこの方法ではレイアウトルールが複雑化し、レイアウト制約が多くなる等の煩雑さが生じるという問題がある。本発明の実施の形態に係る半導体集積回路４０ａによれば、半導体基板１と裏面電極層１１の間に絶縁層１０を設けることにより、負電圧サージ耐量を向上できるので、半導体基板１の表面構造の既存レイアウトを変更する必要がない。
【００６７】
また本発明の実施の形態に係る半導体集積回路４０ａによれば、図５に示したように、半導体集積回路４０ａを、絶縁回路基板３０上でスイッチング素子Ｓ１及び還流ダイオードＦＷＤ１と同じ階層に接合可能である。また裏面電極層１１をバッファとして用いることにより、接合層３２ａとしてはんだが採用できるので、スイッチング素子Ｓ１及び還流ダイオードＦＷＤ１等と同じはんだ付けプロセスを実行できる。
【００６８】
はんだ付けプロセスは、実装作業上で汎用性の高いＡｌ等を導電層とした回路パターンとの相性がよい。すなわち半導体集積回路４０ａの実装作業と、スイッチング素子Ｓ１〜Ｓ６等の実装作業との共通化が促進されることにより、不要な接合作業を削減し、製造作業の効率化を図ることができる。
【００６９】
また本発明の実施の形態に係る半導体集積回路４０ａの絶縁層１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板又は通常のＳｉの半導体基板１のいずれを用いても実現可能である。しかし通常の半導体基板１の裏面に公知の成膜技術を用いて絶縁層１０を形成する方が、ＳＯＩ基板を使用する場合より低コストであるため好ましい。
【００７０】
またＳＯＩ基板を用いて、例えば６００Ｖ程度以上の高耐圧のパワーＩＣであるＨＶＩＣを作製すると、５μｍ程度の厚い厚みを有する埋め込み絶縁膜（ＢＯＸ）が必要となる。そのため基板の反りが顕著になり、アライメントの不良、フォーカスぼけ等、半導体集積回路４０ａの製造工程上の不具合が誘発される場合がある。
【００７１】
またＳＯＩ基板の場合、通常、予め、埋め込み絶縁膜に空乏層が届く状態、すなわち埋め込み絶縁膜に耐圧を背負わせた状態で、半導体基板１としての目標とする耐圧が達成されるように設計されている。そのため、耐圧を背負わせない通常の半導体基板１に絶縁層１０を設ける方が、絶縁層１０をサージ電流の防止用としてシンプルに実現して強度を高める点で有利である。
【００７２】
（その他の実施の形態）
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
【００７３】
例えば、図１〜図８に示した半導体集積回路４０ａの半導体基板１としては、Ｓｉの半導体基板１を用いたが、これに限定されず、ＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体を用いた半導体基板１が用いられてもよい。また図４中では、電力用のスイッチング素子Ｓ１〜Ｓ６としてＩＧＢＴを例示したが、スイッチング素子としてはＩＧＢＴに限定されず、ＭＯＳＦＥＴ等他の電力用スイッチング素子でも構わない。
【００７４】
また図１に示したように本発明の実施の形態に係る半導体集積回路４０ａの絶縁層１０は、半導体基板１の下面の全面に設けられていたが、これに限定されず、半導体基板１の下面のうちハイサイド駆動回路の直下に対応する領域にのみ設けてもよい。図１中の左右方向の両端に位置する、ＨＶＪＴの下側やローサイド駆動回路の下側に設けられることを必須としない。図７で説明したように、半導体基板１と第１ウェル領域２の間の寄生素子に流れるサージ電流の経路のうちハイサイド駆動回路の直下を流れる電流を阻害できるように、少なくとも半導体基板１の下面のハイサイド駆動回路の直下に絶縁層１０が設けられることが好ましい。
【００７５】
また本発明の実施の形態に係る裏面電極層１１はＡｌ／Ｔｉ／Ｎｉ／Ａｕの複合層として説明したが、これに限定されず、例えばＴｉ層のみからなる単層構造であっても裏面電極層１１を実現できる。また裏面電極層１１は３層構造又は４槽構造に限定されず、例えばＴｉＮ層等の２層構造でもよいし、或いは５層以上の構造でもよい。またＡｌは裏面電極層１１の構成に必須な材料ではない。裏面電極層１１を構成する材料としては、上側で裏面電極層１１と接合する絶縁層１０との密着性或いは接合性を考慮して設定することが好ましい。
【００７６】
以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７７】
１    半導体基板
２    第１ウェル領域
３    第２ウェル領域
４    耐圧領域
５    第１分離領域
６ａ  第２分離領域
８    第１コンタクト領域
８ａ  第１コンタクト電極
１０  絶縁層
１１  裏面電極層
１４  第２コンタクト領域
１４ａ  第２コンタクト電極
１５  第１分離コンタクト領域
１５ａ  第１分離コンタクト電極
１６  第２分離コンタクト領域
１６ａ  第２分離コンタクト電極
２０  層間絶縁膜
２２  第３ウェル領域
２３  第４ウェル領域
２４  第４コンタクト領域
２４ａ  第４コンタクト電極
２８  第３コンタクト領域
２８ａ  第３コンタクト電極
３０  絶縁回路基板
３１ａ〜３１ｃ  導体層
３２ａ〜３２ｃ  接合層
４０ａ〜４０ｄ，４０ｚ  半導体集積回路
４１  入力端子
４２  出力端子
４３  ＶＳ端子
４４  ＶＢ端子
４５  ＶＣＣ端子
４６  ＧＮＤ端子
５１  接続点
５７  負荷
６１  ソース領域
６２  ドレイン領域
６３  ソース電極
６４  ドレイン電極
６５  ゲート電極
７１  ソース領域
７２  ドレイン領域
７３  ソース電極
７４  ドレイン電極
７５  ゲート電極
８０  空乏層
ＦＷＤ１〜ＦＷＤ６  還流ダイオード
ＰＤ１  第１寄生ダイオード
ＰＤ２  第２寄生ダイオード
Ｒ１〜Ｒ６  第１経路〜第６経路
Ｓ１〜Ｓ６  スイッチング素子
ｄ    距離
【図１】
2018037443.tif 000003
【図２】
2018037443.tif 000004
【図３】
2018037443.tif 000005
【図４】
2018037443.tif 000006
【図５】
2018037443.tif 000007
【図６】
2018037443.tif 000008
【図７】
2018037443.tif 000009
【図８】
2018037443.tif 000010