(57)【要約】【課題】デジタル回路の高速クロックによりＡ／Ｄ変換器の変換動作に及ぼされる悪影響を抑制して、Ａ／Ｄ変換のＳ／Ｎ比やＴＨＤが劣化することを防止する。【解決手段】低速クロックφ１、φ２及び高速クロックφ３を発生するクロック発生器１０と、該クロック発生器１０で発生した低速クロックφ１、φ２を利用してアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２０と、クロック発生器１０で発生した高速クロックφ３を利用して少なくともＡ／Ｄ変換器２０から出力するデジタル信号を処理するデジタル回路３０とを備えたアナログデジタル混在回路において、高速クロックφ３は、その高速クロックφ３によりデジタル回路３０で発生するクロックノイズがＡ／Ｄ変換器２０の変換動作に悪影響を及ぼす期間だけ、停止しているようにした。【選択図】図３
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【特許請求の範囲】
【請求項１】
低速クロック及び高速クロックを発生するクロック発生器と、該クロック発生器で発生した前記低速クロックを利用してアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記クロック発生器で発生した前記高速クロックを利用して少なくとも前記Ａ／Ｄ変換器から出力する前記デジタル信号を処理するデジタル回路とを備えたアナログデジタル混在回路において、
前記高速クロックは、前記高速クロックにより前記デジタル回路で発生するクロックノイズが前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間だけ、停止していることを特徴とするアナログデジタル混在回路。
【請求項２】
請求項１に記載のアナログデジタル混在回路において、
前記Ａ／Ｄ変換器は、前記低速クロックを使用したスイッチトキャパシタ利用のＡ／Ｄ変換器であり、
前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間は、前記低速クロックの周期の終了間際の所定期間であることを特徴とするアナログデジタル混在回路。
【請求項３】
請求項２に記載のアナログデジタル混在回路において、
前記低速クロックの周期の終了間際の所定期間は、前記クロックノイズが大きいほど長く設定されることを特徴とするアナログデジタル混在回路。
【請求項４】
請求項３に記載のアナログデジタル混在回路において、
前記クロックノイズの大きさは、前記デジタル回路の処理プログラムの内容に基づいて判定されることを特徴とするアナログデジタル混在回路。
【請求項５】
請求項２、３又は４に記載のアナログデジタル混在回路において、
前記低速クロックの周期の終了間際の所定期間が予め設定された期間より長いとき、前記所定期間以外の期間で動作する前記高速クロックの周波数が、より高い周波数に切り替えられることを特徴とするアナログデジタル混在回路。
【請求項６】
請求項５に記載のアナログデジタル混在回路において、
前記デジタル回路は、前記高速クロックの周波数がより高い周波数に切り替えられるとき、そこに供給される電源電圧がより高い電圧に切り替えられ、又はそこに組み込まれているトランジスタの閾値がより小さい値に切り替えられることを特徴とするアナログデジタル混在回路。
【請求項７】
請求項１乃至６のいずれか１つに記載のアナログデジタル混在回路において、
前記デジタル回路は、前記高速クロックが停止している期間は、そこに供給される電源が遮断され、又はそこに組み込まれているトランジスタの閾値がより大きい値に切り替えられることを特徴とするアナログデジタル混在回路。
【請求項８】
請求項１乃至６のいずれか１つに記載のアナログデジタル混在回路において、
前記高速クロックが停止している期間は、前記デジタル回路に組み込まれる所定回路がディセーブルに制御されることを特徴とするアナログデジタル混在回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とデジタル回路が混在する回路にかかり、特に、デジタル回路の動作に起因するクロックノイズがアナログ回路のＡ／Ｄ変換器の変換動作に及ぼす影響を抑制したアナログデジタル混在回路に関する。
【背景技術】
【０００２】
図６に従来のアナログデジタル混在回路を示す。このアナログデジタル混在回路は、Ａ／Ｄ変換用の２相低速クロックφ１、φ２及びその２相低速クロックφ１、φ２よりも高速の高速クロックφ３を生成するクロック発生器４０と、そのクロック発生器４０で発生した２相低速クロックφ１、φ２を利用してアナログ入力信号Ｖｉｎを１ビットストリームの信号Ｄｉｎに変換するスイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器２０と、クロック発生器４０で発生した高速クロックφ３を利用してＡ／Ｄ変換器２０から入力するデジタル信号Ｄｉｎ及び図示しない別の入力データ信号をデジタル処理するＣＰＵ、ＭＰＵ、ＤＳＰ等を備えたデジタル回路５０とを備えている。
【０００３】
スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器２０は、図７に示すように、アナログ入力信号Ｖｉｎをサンプリングするサンプリング回路２１と、サンプリングしたアナログ入力信号Ｖｉｎを積分する積分器２２と、積分器２２の出力電圧を基準値Ｖｒｅｆ１と比較することで１ビットストリームデータＤｉｎにデジタル化する量子化器２３と、出力する１ビットストリームデータＤｉｎをアナログの電圧に変換してサンプリング回路２１の出力側に戻すＤ／Ａ変換器２４とで構成されている。
【０００４】
サンプリング回路２１は、キャパシタＣ１と、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４で構成される。スイッチＳ１、Ｓ４は低速クロックφ１が“Ｈ”のときＯＮして入力電圧ＶｉｎをキャパシタＣ１に充電し、“Ｌ”のときＯＦＦする。スイッチＳ２、Ｓ３は低速クロックφ２が“Ｈ”のときＯＮしてキャパシタＣ１の電荷を積分器２２に転送し、“Ｌ”のときＯＦＦする。積分器２２はオペアンプＯＰ１とキャパシタＣ２で構成されている。量子化器２３は、比較電圧Ｖｒｅｆ１（＝０Ｖ）が入力する比較器ＣＰ１で構成されている。Ｄ／Ａ変換器２４は、キャパシタＣ３と、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９からなるスイッチトキャパシタ回路で構成されている。スイッチＳ６、Ｓ７は低速クロックφ１が“Ｈ”のときＯＮして基準電圧Ｖｒｅｆ２又は０ＶをキャパシタＣ３に充電し、“Ｌ”のときＯＦＦする。スイッチＳ５、Ｓ８は低速クロックφ２が“Ｈ”のときＯＮしてキャパシタＣ３の電圧を積分器２２に転送し、“Ｌ”のときＯＦＦする。スイッチＳ９は量子化器２３から出力する１ビットストリームのデジタル信号Ｄｉｎが“Ｈ”のとき電圧Ｖｒｅｆ２を選択し、“Ｌ”のとき接地電圧を選択する。この種のＡ／Ｄ変換器は、特許文献１に記載がある。
【０００５】
図８にこのＡ／Ｄ変換器２０の動作波形を示す。入力する２相低速クロックφ１、φ２は１８０度位相が異なったクロックであり、通常では、両者が同時に“Ｈ”にならないようにデッドタイムが設定されているが、ここでは省略した。ここで、スイッチＳ９が基準電圧Ｖｅｆ２を選択していて、入力電圧Ｖｉ＝０ＶのときのＤ／Ａ変換器２４の動作について説明する。
【０００６】
低速クロックφ１が“Ｈ”のときは、スイッチＳ６、Ｓ７がＯＮになって、キャパシタＣ３に電圧Ｖｒｅｆ２の充電が行われ、低速クロックφ２が“Ｈ”のときはスイッチＳ５、Ｓ８がＯＮになって、キャパシタＣ３の電荷が積分器２２に入力することで、積分器２２のキャパシタＣ２の電圧Ｖｃ２が、理想的には図８のＶｃ２（ノイズ無）に示すように変化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３９１６７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、デジタル回路３０に入力する高速クロックφ３は、２相低速クロックφ１、φ２に比べて高速であるため、この高速クロックφ３により動作するデジタル回路３０においてクロックノイズが発生し、このクロックノイズがアナログデジタル混在回路の共通の電源ラインに混入することで、Ａ／Ｄ変換器２０の積分器２２のキャパシタＣ２の電圧Ｖｃ２に印加して量子化器２３の量子化に影響を与え、Ａ／Ｄ変換のＳ／Ｎ比やＴＤＨ（全高調波ひずみ）が悪化するという問題があった。
【０００９】
これは、デジタル回路３０を構成するそれぞれのトランジスタが高速クロックφ３に同期してＯＮ／ＯＦＦし、その都度電源間に間欠電流が流れるので、動作するトランジスタの数が多くなるほどその間欠電流が大きくなり、そのとき電源インピーダンスが有限であることから、間欠電流によって電源電圧が変動するからである。
【００１０】
この電源電圧の変動は、容量結合を通じてＡ／Ｄ変換器２０にクロックノイズとして混入する。容量結合を通じたクロックノイズは、サンプリング回路２１、積分器２２、量子化器２３、Ｄ／Ａ変換器２４の動作に影響を与える。また、トランジスタのバックゲート電圧が変動することでそのトランジスタの閾値の変動を引き起こして、オペアンプＯＰ１やコンパレータＣＰ１の動作に影響を与える。このように、アナログデジタル混在回路、とりわけ同一の半導体集積回路に作成されたアナログデジタル混在回路では、デジタル回路５０を動作させるための高速クロックφ３によるクロックノイズによってＡ／Ｄ変換器２０が大きな影響を受ける。
【００１１】
ここで、Ｄ／Ａ変換器２４が動作している場合の積分器２２のキャパシタＣ２の電圧Ｖｃ２に着目してみる（入力アナログ電圧Ｖｉｎは０Ｖと仮定する）と、図８のＶｃ２（ノイズ有）に示すように、低速クロックφ１、φ２の周期Ｔ１において、その電圧Ｖｃ２に高速クロックφ３によるクロックノイズが重畳すると、周期Ｔ１の終了間際で大きな影響を受けて、量子化時点の電圧Ｖｃ２の値がクロックノイズの振幅によって大きく変動し、これがＡ／Ｄ変換精度に大きな影響を与える。
【００１２】
本発明の目的は、Ａ／Ｄ変換器の変換動作に対するデジタル回路の高速クロックによる悪影響を抑制したデジタルアナログ混在回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明は、低速クロック及び高速クロックを発生するクロック発生器と、該クロック発生器で発生した前記低速クロックを利用してアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記クロック発生器で発生した前記高速クロックを利用して少なくとも前記Ａ／Ｄ変換器から出力する前記デジタル信号を処理するデジタル回路とを備えたアナログデジタル混在回路において、前記高速クロックは、前記高速クロックにより前記デジタル回路で発生するクロックノイズが前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間だけ、停止していることを特徴とする。
【００１４】
請求項２にかかる発明は、請求項１に記載のアナログデジタル混在回路において、前記Ａ／Ｄ変換器は、前記低速クロックを使用したスイッチトキャパシタ利用のＡ／Ｄ変換器であり、前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間は、前記低速クロックの周期の終了間際の所定期間であることを特徴とする。
【００１５】
請求項３にかかる発明は、請求項２に記載のアナログデジタル混在回路において、前記２相低速クロックの周期の終了間際の所定期間は、前記クロックノイズが大きいほど長く設定されることを特徴とする。
【００１６】
請求項４にかかる発明は、請求項３に記載のアナログデジタル混在回路において、前記クロックノイズの大きさは、前記デジタル回路の処理プログラムの内容に基づいて判定されることを特徴とする。
【００１７】
請求項５にかかる発明は、請求項２、３又は４に記載のアナログデジタル混在回路において、前記２相低速クロックの周期の終了間際の所定期間が予め設定された期間より長いとき、前記所定期間以外の期間で動作する前記高速クロックの周波数が、より高い周波数に切り替えられることを特徴とする。
【００１８】
請求項６にかかる発明は、請求項５に記載のアナログデジタル混在回路において、前記デジタル回路は、前記高速クロックの周波数がより高い周波数に切り替えられるとき、そこに供給される電源電圧がより高い電圧に切り替えられ、又はそこに組み込まれているトランジスタの閾値がより小さい値に切り替えられることを特徴とする。
【００１９】
請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載のアナログデジタル混在回路において、前記デジタル回路は、前記高速クロックが停止している期間は、そこに供給される電源が遮断され、又はそこに組み込まれているトランジスタの閾値がより大きい値に切り替えられることを特徴とする。
【００２０】
請求項８にかかる発明は、請求項１乃至６のいずれか１つに記載のアナログデジタル混在回路において、前記高速クロックが停止している期間は、前記デジタル回路に組み込まれる所定回路がディセーブルに制御されることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、デジタル回路で高速クロックにより発生するクロックノイズがＡ／Ｄ変換器の変換動作に悪影響を及ぼす期間だけ、その高速クロックが停止するので、Ａ／Ｄ変換動作に与える悪影響を抑制してＳ／Ｎ比やＴＨＤの悪化を防止し、Ａ／Ｄ変換精度を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】（ａ）、（ｂ）はスイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器のサンプリング動作の波形図である。
【図２】本発明の第１実施例のアナログデジタル混在回路の構成ブロック図である。
【図３】図１のアナログデジタル混在回路のＡ／Ｄ変換器の一部の動作波形図である。
【図４】本発明の第２実施例のアナログデジタル混在回路の構成ブロック図である。
【図５】図４のアナログデジタル混在回路のＡ／Ｄ変換器の一部の動作波形図である。
【図６】従来のアナログデジタル混在回路の構成ブロック図である。
【図７】スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器の構成を示すブロック図である。
【図８】図７のデルタシグマＡ／Ｄ変換器の動作波形図である。
【発明を実施するための形態】
【００２３】
図１に、Ｄ／Ａ変換器２４のスイッチトキャパシタ動作によるキャパシタＣ２のサンプリング時の電圧Ｖｃ２の波形を示す。高速クロックφ３の影響を受けないときは、低速クロックφ１の周期Ｔ１のキャパシタＣ２の電圧Ｖｃ２が、図１（ａ）に示すように変化するものとする。この例では、電圧Ｖｃ２は、目標値（Ｖｒｅｆ２＝０ｄＢ）に収束するまでの目標値との差分が、例えば、クロック周期Ｔ１の９０％終了の時点で−１２０ｄＢ、７５％終了の時点で−１００ｄＢ、６０％終了の時点で−８０ｄＢである。高速クロックφ３によるクロックノイズは、電圧Ｖｃ２の変化のすべての時点においてその電圧Ｖｃ２に同じ振幅で重畳する。
【００２４】
したがって、図１（ａ）のように電圧Ｖｃ２が変化する場合には、高速クロックφ３によるクロックノイズの重畳成分の振幅が−１００ｄＢのときは、クロック周期Ｔ１の７５％終了時点以降で高速クロックφ３を停止すれば、それからクロック周期Ｔ１終了時点までクロックノイズが消滅するので、電圧Ｖｃ２を目標値Ｖｒｅｆ２に正常に収束させることができる。また、クロックノイズの重畳成分の振幅が−８０ｄＢのときは、クロック周期Ｔ１の６０％終了時点以降で高速クロックφ３を停止すれば、同様にして、電圧Ｖｃ２を目標値に正常に収束させることができる。
【００２５】
図１（ｂ）に、クロックノイズが重畳している場合において、クロック周期Ｔ１の６０％終了時点で高速クロックφ３を停止したときの電圧Ｖｃ２の波形を示した。図１（ｂ）では、高速クロックφ３を停止した時点以降の期間では、それまでクロックノイズが重畳していた電圧Ｖｃ２は、波形ａ又はｂのように変化して、目標値である電圧Ｖｒｅｆ２に収束する。
【００２６】
以上はＤ／Ａ変換器２４の動作による場合であるが、サンプリング回路２１による動作でも同様である。このようにして、Ａ／Ｄ変換動作に悪影響を与えるクロック周期Ｔ１の終了間際の所定の時点以降で高速クロックφ３を停止させることにより、電圧Ｖｃ２を正常に目標値に収束させることができる。
【００２７】
高速クロックφ３の停止を開始するタイミングについては、電圧Ｖｃ２に重畳する高速クロックφ３によるクロックノイズの最大振幅に対応して、固定的に設定することもできるが、デジタル回路３０の動作内容に応じて設定することもできる。この場合、デジタル回路３０が高速クロックφ３によりＯＮ／ＯＦＦするトランジスタの数が多いときは、クロックノイズの振幅が大きくなるのでその開始タイミングを早め、少ないときはクロックノイズの振幅が小さくなるので遅くする。
【００２８】
＜第１実施例＞
図２に本発明の第１実施例のデジタル回路の機能ブロック図を示す。１０はクロック発生器であり、２相低速クロックφ１、φ２と高速クロックφ３を生成するが、高速クロックφ３は制御信号Ｓ１を入力することによって出力が停止可能に構成されている。２０は図７で説明した回路構成を備えたＡ／Ｄ変換器である。３０はＣＰＵ、ＭＰＵ、ＤＳＰ等を備えたデジタル回路であり、Ａ／Ｄ変換器２０から出力する１ビットストリームの入力データＤｉｎ及び図示しない別のデジタル信号を入力して、高速クロックφ３によって所定のデジタル処理を行う。また、このデジタル回路３０は内部にクロックパターン生成回路３１を備え、そのクロックパターン生成回路３１からクロック発生器１０に向けて、前記した制御信号Ｓ１を出力する。
【００２９】
図３に図２のＡ／Ｄ変換器２０のＤ／Ａ変換器２４と積分器２２の動作波形を示す。２相低速クロックφ１、φ２は図８で説明したものと同じであり、クロックφ１の“Ｈ”期間でサンプリングが行われ、クロックφ２の“Ｈ”期間で積分が行われ、クロックφ２の終了タイミングで量子化が行われる。また、デジタル回路３０から出力する制御信号Ｓ１によって、クロック発生器１０における処理クロックφ１の出力が一時的に停止する。その停止期間は、クロックφ１の“Ｈ”期間の終了間際の期間Ｔａと、クロックφ２の“Ｈ”期間の終了間際の期間Ｔｂである。これらの期間Ｔａ、Ｔｂは、低速クロックφ１、φ２の周期Ｔ１の例えば６０〜１００％の期間である。
【００３０】
これらの期間Ｔａ、Ｔｂでは高速クロックφ３が発生しないので、その期間Ｔａ、Ｔｂでは電源電圧に高速クロックφ３によるクロックノイズが重畳することはない。このため、Ａ／Ｄ変換器２０におけるサンプリング波形や積分波形が高速クロックφ３の影響を受けることが防止され、サンプリング、積分、量子化の精度を向上させることができる。
【００３１】
ところで、この期間Ｔａ、Ｔｂは、高速クロックφ３が停止しているので、デジタル回路３０はデータ処理を行うことができないことになる。しかし、Ａ／Ｄ変換器２０から出力するデータ信号Ｄｉｎは、適当なレジスタを使用して一時的に保存することで、期間Ｔａ、Ｔｂ以外のタイミングで受け渡しができるので、Ａ／Ｄ変換器２０からデジタル回路３０へのデータ転送については高速クロックφ３の停止による影響を受けないようにすることができる。ただ、デジタル回路３０のデータ処理では、必要に応じて高速クロックφ３の停止を考慮したプログラムを作成しておく。
【００３２】
また、期間Ｔａ、Ｔｂの長さについては、高速クロックφ３によるクロックノイズの振幅に応じて調整することができる。クロックノイズの振幅は、デジタル回路３０における単位時間当たりのデータ処理量の大きさにほぼ比例する。また、データ処理量の大きさはその処理を実行するプログラムから解析して判定することができる。つまり、クロックノイズの振幅を実行プログラムの内容に基づいて判定することができる。したがって、予め期間Ｔａ、Ｔｂの長さを複数種類だけＲＯＭ等のテーブルに用意しておいて、そのとき実行するデータ処理のプログラムの内容に応じて期間Ｔａ、Ｔｂの長さをそのテーブルから抽出し、クロックパターン生成回路３１によりその抽出した期間Ｔａ、Ｔｂに対応した制御信号Ｓ１を生成すれば、デジタル回路３０におけるデータ処理量変更によってクロックノイズの振幅が変化しても、そのクロックノイズの影響を回避して、Ａ／Ｄ変換器２０を所定の変換精度に保つことができる。
【００３３】
また、デジタル回路３０では、高速クロックφ３が停止している期間Ｔａ、Ｔｂを除く期間でデータ処理を行うことになり、このためデータ処理に遅延が生じることがある。そこで、その遅延を補償するためには、その高速クロックφ３の周波数をその遅延を見込んで従来よりも高く設定しておけばよいが、この場合はデジタル回路３０が動作するときは常に高速動作することになり、消費電力が大きくなる。これを回避するには、期間Ｔａ、Ｔｂが予め設定した所定期間よりも長くなる場合に、高速クロックφ３の周波数を従来より高い周波数に切り替えればよい。このときは、同時にデジタル回路３０の電源電圧を高くしたり、トランジスタのバックゲート電圧を調整してその閾値を小さくすることで、高速動作の実現をアシストすることができる。
【００３４】
逆に、高速クロックφ３が停止している期間Ｔａ、Ｔｂでは、デジタル回路３０の電源を遮断したり、トランジスタのバックゲート電圧を調整することでその閾値を大きくしてリーク電流を削減し、消費電力を削減することもできる。
【００３５】
＜第２実施例＞
図４に本発明の第２実施例のアナログデジタル混在回路を示す。本実施例では、デジタル回路３０からクロック発生器１０に対してクロックφ３を停止するための制御信号Ｓ１を出力すると共に、そのクロック発生器１０からデジタル回路３０のメモリ回路３２に対して、制御信号Ｓ１に応じてイネーブル信号ＥＮを出力するようにしたものである。
【００３６】
デジタル回路３０に搭載されているメモリ回路３２は、複数端子が同時に駆動されるので比較的大きな電流変化が発生し、ノイズが大きくなる。そこで、本実施例では、期間Ｔａ、Ｔｂにおいて、イネーブル信号ＥＮをディセーブルに設定して、メモリ回路３２を確実に動作停止できるようにしている。図５に本実施例のアナログデジタル混在回路の動作波形図を示した。なお、イネーブル信号ＥＮで制御する回路はメモリ回路３２に限られるものではない。
【００３７】
＜その他の実施例＞
以上説明した実施例では、高速クロックφ３を、デジタル回路３０で発生させた制御信号Ｓ１によってクロック発生器１０において停止させる場合を説明したが、クロック発生器１０からデジタル回路３０に入力する経路あるいはデジタル回路３０の内部において、停止させるようにしてもよい。また、アナログデジタル混在回路に組み込まれるＡ／Ｄ変換器２０として、スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器を使用する場合について説明したが、高速クロックφ３によるクロックノイズの影響をうける他の方式のＡ／Ｄ変換器を使用するアナログデジタル混在回路についても、同様に本発明を適用して、同様な作用効果を得ることができる。
【符号の説明】
【００３８】
１０：クロック発生器、２０：スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器、３０：デジタル回路、４０：クロック発生器、５０：デジタル回路
２１：サンプリング回路、２２：積分回路、２３：量子化回路、２４：Ｄ／Ａ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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