(57)【要約】【課題】任意の書き込み時間を設定でき、かつ複数の書き込み時間から１つが選択できる半導体メモリ回路装置を提供する。【解決手段】半導体メモリ回路装置１００は、メモリセルアレイＭＣＡ、トリミングパラメータ領域ＴＰＡ、行デコーダ、列デコーダＣＤ、及びセンスアンプＳＡを備える。メモリセルアレイへの情報の書き込み時間はカウンタ回路ＣＯＵＮＴＥＲで生成される第１カウンタ出力ＣＯＵ１、第２カウンタ出力ＣＯＵ２で設定される。第１カウンタ出力ＣＯＵ１、第２カウンタ出力ＣＯＵ２のどちらかを選択するかは、トリミングパラメータ領域ＴＰＡに格納された情報に基づきセレクタＳＥで切り換える。【選択図】図１
2018037125.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成するオシレータ回路と、前記クロック信号をカウントし、第１カウンタ出力及び第２カウンタ出力を出力するカウンタ回路と、選択された前記第１カウンタ出力または前記第２カウンタ出力に基づき電気的書き込み時間が設定されメモリセルアレイ、トリミングパラメータ領域及びセンスアンプを備えるメモリ回路部と、前記トリミングパラメータ領域から読み出されるトリミング情報を前記センスアンプを介して記憶するラッチ回路と、前記第１カウンタ出力及び前記第２カウンタ出力が入力され、前記ラッチ回路の出力に基づき前記第１カウンタ出力及び前記第２カウンタ出力のいずれか一方を出力するセレクタ回路とを備え、前記第１カウンタ出力または前記第２カウンタ出力の選択は前記トリミング情報に基づき切り換えられる半導体メモリ回路装置。
【請求項２】
前記書き込み時間は前記第１カウンタ出力で設定される第1書込時間ＴＷ１と前記第２カウンタ出力で設定される第２書込時間ＴＷ２が用意され、前記第１書込時間ＴＷ１と前記第２書込時間ＴＷ２との間には、ＴＷ２／ＴＷ１＝０．６〜０．７の関係を持たせた請求項１に記載の半導体メモリ回路装置。
【請求項３】
前記第１書込時間ＴＷ１の最大値は５ｍｓであり、ＴＷ１＝５ｍｓに設定されるとき前記第２書込時間ＴＷ２＝３．５ｍｓに設定される請求項２に記載の半導体メモリ回路装置。
【請求項４】
前記オシレータ回路は、前記第１カウンタ出力または前記第２カウンタ出力に同期したオシレータイネーブル信号が印加される期間に前記クロック信号を生成する請求項１〜請求項３のいずれか一項に記載の半導体メモリ回路装置。
【請求項５】
前記半導体メモリ回路装置は、さらにバッファ回路とチャージポンプ回路を備え、前記バッファ回路は前記クロック信号と前記オシレータイネーブル信号との論理積に基づきバッファ回路イネーブル信号を生成し、前記チャージポンプ回路は前記バッファ回路イネーブル信号によって駆動され、前記チャージポンプ回路の出力によって、前記メモリ回路部が駆動される請求項１〜請求項４のいずれか一項に記載の半導体メモリ回路装置。
【請求項６】
前記オシレータ回路は定電流で駆動されるインバータで構成されるリングオシレータである請求項５に記載の半導体メモリ回路装置。
【請求項７】
前記定電流はバンドギャップ型の基準電圧回路に結合される定電流回路で生成される請求項５に記載の半導体メモリ回路装置。
【請求項８】
前記カウンタ回路はＤフリップフロップで構成される請求項５に記載の半導体メモリ回路装置。
【請求項９】
請求項１〜請求項８のいずれか一項に記載の半導体メモリ回路装置の駆動方法であって、
前記メモリ回路部に情報を書き込みする前に、スタートコンディション、オペコード入力、アドレス入力、データ出力、及びストップコンディションの命令がこの順序で実行される半導体メモリ回路装置の駆動方法。
【請求項１０】
前記オペコード入力の区間に前記トリミング情報を、前記センスアンプを介して前記ラッチ回路に記憶させ、その後前記アドレス入力を実行する請求項９に記載の半導体メモリ回路装置の駆動方法。
【請求項１１】
前記アドレス入力の後に前記データ出力と前記ストップコンディションをこの順序で実行し、前記ストップコンディションを実行した後にオシレータイネーブル信号によって前記オシレータ回路をオンさせて前記セレクタを切替えた後に前記オシレータイネーブル信号の前記オシレータ回路への印加を停止し、その後前記メモリ回路部に対して前記書き込みを実行する請求項１０に記載の半導体メモリ回路装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイにトリミングパラメータ領域を備えた半導体メモリ回路装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、例えばＥＥＰＲＯＭ等の不揮発性メモリにおいては、高書換回数、高速書換・消去、大容量化など性能要求が年々強まってきている。こうした各種各様の要望はユーザーによって異なり、特定のユーザーの要求に応えようとすると異なる他のユーザーの要求には応えられないという不具合に直面する。特に高書換回数と、高速書換とはトレードオフの関係にあり、両者の課題を同時に克服するためには困難が伴なう。一般的に高書換回数、すなわち書き換え回数を延ばすにはメモリセルの閾値電圧を十分に広く確保する必要があり、このために書き換え時間を短縮することには困難が伴なう。
【０００３】
特許文献１は、多ユーザーから要望される異なる性能の不揮発性メモリを搭載した半導体集積回路装置を提供するとしている。こうした目的を達成するために、消去及び書き込み可能な不揮発性メモリと、この不揮発性メモリの主要な性能を決定する第１のトリミングを実施するための第１のトリミング調整情報を格納するレジスタと、第１のトリミング情報が反映された第１のトリミング回路とを備える。
【０００４】
特許文献２は、任意の書き込み時間を設定できるＥＥＰＲＯＭを提供するとしている。こうした目的を達成するために、トリミングデータを記憶する記憶手段と、この記憶手段からトリミングデータを読み出す読み出し手段と、読み出されたトリミングデータを入力し、このトリミングデータに応じて状態が変化するトリミング手段とを有し、このトリミング手段の状態に応じて回路装置の動作が設定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１１００３４号公報
【特許文献２】特開平８−２２１９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１は、仕様が異なる多ユーザーに対応できるとしているが、異なるチップ、すなわち製品ごとに異なる複数のウエーハを用意しなければならない。特許文献２は、書き込み時間を任意に設定できるとしているが、あらかじめ設定された２つの書き込み時間を容易に切り換えることはできない。
【０００７】
本発明は比較的に簡便な回路によって書き込み時間が任意に設定でき、かつ容易に切り換えることができる半導体メモリ回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体メモリ回路装置は上記の課題を克服するために
（ａ）クロック信号を生成するオシレータ回路
（ｂ）クロック信号をカウントし、第１カウンタ出力及び第２カウンタ出力を出力するカウンタ回路
（ｃ）選択された前記第１カウンタ出力または前記第２カウンタ出力に基づき電気的書き込み時間が設定されメモリセルアレイ、トリミングパラメータ領域及びセンスアンプを備えるメモリ回路部
（ｄ）トリミングパラメータ領域から読み出されるトリミング情報を前記センスアンプを介して記憶するラッチ回路、
（ｅ）第１カウンタ出力及び第２カウンタ出力が入力され、ラッチ回路の出力に基づき第１カウンタ出力及び第２カウンタ出力のいずれか一方を出力するセレクタ
とを備える。
そして、第１カウンタ出力または第２カウンタ出力の選択はトリミング情報に基づき切り換えられる。
【０００９】
また、本発明の一態様の半導体メモリ回路装置は、書き込み時間は第１カウンタ出力で設定される第1書込時間ＴＷ１と第２カウンタ出力で設定される第２書込時間ＴＷ２が用意され、第１書込時間ＴＷ１と第２書込時間ＴＷ２との間には、ＴＷ２／ＴＷ１＝０．６〜０．７の関係が与えられている。
【００１０】
また、本発明の一態様の半導体メモリ回路装置は、第１書込時間ＴＷ１の最大値は５ｍｓに設定され、ＴＷ１＝５ｍｓに設定されるとき第２書込時間ＴＷ２＝３．５ｍｓに設定される。
【００１１】
また、本発明の一態様の半導体メモリ回路装置において、オシレータ回路は、第１カウンタ出力または第２カウンタ出力に同期したオシレータイネーブル信号が印加される期間に前記クロック信号を生成する。
【００１２】
また、本発明の一態様の半導体メモリ回路装置は、さらにバッファ回路とチャージポンプ回路を備え、バッファ回路はクロック信号とオシレータイネーブル信号との論理積に基づきバッファ回路イネーブル信号を生成し、チャージポンプ回路はバッファ回路イネーブル信号によって駆動され、チャージポンプ回路の出力によって、メモリ回路部が駆動される。
【００１３】
また、本発明の一態様の半導体メモリ回路装置において、オシレータ回路は定電流で駆動されるインバータで構成されたリングオシレータで構成されている。
【００１４】
また、本発明の一態様の半導体メモリ回路装置において、定電流はバンドギャップ型基準電圧回路に結合される定電流回路で生成される。
【００１５】
また、本発明の一態様の半導体メモリ回路装置において、カウンタ回路はＤフリップフロップで構成される。
【００１６】
また、本発明の別の発明である半導体メモリ回路装置の駆動方法は、メモリ回路部に情報を書き込みする前に、スタートコンディション、オペコード入力、アドレス入力、データ出力、及びストップコンディションのインストラクションがこの順序で実行される。
【００１７】
また、本発明の半導体メモリ回路装置の駆動方法の一態様では、オペコード入力の区間にトリミング情報を、センスアンプを介してラッチ回路に記憶させ、その後アドレス入力を実行する。
【００１８】
また、本発明の半導体メモリ回路装置の駆動方法の一態様では、アドレス入力の後にデータ出力とストップコンディションをこの順序で実行し、ストップコンディションを実行した後にオシレータイネーブル信号によって、オシレータ回路をオンさせてセレクタを切替えた後にオシレータイネーブル信号のオシレータ回路への印加を停止し、その後メモリ回路部に対して書き込みを実行する。
【発明の効果】
【００１９】
本発明の半導体メモリ回路装置は、トリミングパラメータ領域に格納したトリミング情報に基づき第１書込時間と、この第1書込時間と異なる第２書込時間のいずれか一方を容易に切り換えることができる。これによって高書換回数及び高速書換のいずれか一方を容易に選択できる。
【図面の簡単な説明】
【００２０】
【図１】本発明にかかる半導体メモリ回路装置を示す回路図である。
【図２Ａ】図１の半導体メモリ回路装置に第１の書き込み方法（書き込み時間：５ｍｓ）を施したときの主なノードの信号波形図を示す。
【図２Ｂ】図１の半導体メモリ回路装置に第２の書き込み方法（書き込み時間：３．５ｍｓ）を施したときの主なノードの信号波形図を示す。
【図３】図１に示す半導体メモリ回路装置を、第１の書き込み方法と第２の書き込み方法を施すフローを示す。
【発明を実施するための形態】
【００２１】
（本発明の実施の形態）
図１は、本発明にかかる半導体メモリ回路装置を示す回路図である。半導体メモリ回路装置１００は、大きくはメモリ回路部ＭＥＭＯＲＹ、ロジック回路ＬＯＧＩＣ、オシレータ回路ＯＳＣ、バッファ回路ＢＵＦＦ、チャージポンプ回路ＣＰを備える。メモリ回路部ＭＥＭＯＲＹはメモリセルアレイＭＣＡ、トリミングパラメータ領域ＴＰＡ、列デコーダＣＤ、行デコーダＲＤ、及びセンスアンプＳＡを備える。論理回路ＬＯＧＩＣはカウンタ回路ＣＯＵＮＴＥＲ及びイネーブル信号生成回路ＯＥＮを備える。論理回路ＬＯＧＩＣから列デコーダＣＤ、行デコーダＲＤにそれぞれ書き込み情報が印加されるが説明の便宜上これらの情報伝達経路は割愛している。
【００２２】
オシレータ回路ＯＳＣは、トランジスタＱ１〜Ｑ９、抵抗Ｒ１、ダイオードＤ１,Ｄ２、定電流源ＣＣ、増幅手段ＡＭＰ、キャパシタＣ１〜Ｃ３、及びインバータＩＮＶ１１を備える。
【００２３】
オシレータ回路ＯＳＣは、トランジスタＱ１,Ｑ２、抵抗Ｒ１、ダイオードＤ１,Ｄ２で構成されるバンドギャップ型基準電圧回路を備える。こうしたトランジスタ、抵抗、ダイオード、及び増幅手段は温度依存性を補償できるバンドギャップ型基準電圧回路として当業者には良く知られている。増幅手段ＡＭＰによって、トランジスタＱ１,Ｑ２のゲートが所定の電圧に保持される。増幅手段ＡＭＰには入力インピーダンスが極めて大きく、かつ増幅度の極めて大きなオペアンプを採用する。
【００２４】
トランジスタＱ３と定電流源ＣＣで定電流回路が構成される。トランジスタＱ３のゲートは増幅手段ＡＭＰの出力及びトランジスタＱ１,Ｑ２のゲートに接続され、そのドレインには定電流源ＣＣが接続されている。
【００２５】
トランジスタＱ４,Ｑ５は１段目のインバータを構成している。１段目のインバータは後段のインバータと共にリングオシレータの一部を構成している。トランジスタＱ５の負荷がトランジスタＱ４であり、トランジスタＱ４は定電流源ＣＣで生成された定電流をトランジスタＱ５に供給する。１段目のインバータの出力すなわちトランジスタＱ５のドレインと接地電位ＧＮＤとの間にはキャパシタＣ１が接続されている。キャパシタＣ１によって１段目のインバータの遅延時間が調整され、遅延時間の設定によってリングオシレータ全体の発振周波数が設定されている。
【００２６】
トランジスタＱ６,Ｑ７は２段目のインバータを構成している。２段目のインバータも前段及び後段のインバータと共にリングオシレータの一部を構成している。トランジスタＱ７の負荷がトランジスタＱ６であり、トランジスタＱ６は定電流源ＣＣで生成された定電流をトランジスタＱ７に供給する。トランジスタＱ７のゲートは１段目のインバータの出力であるトランジスタＱ５のドレインに接続されている。トランジスタＱ７のドレインと接地電位ＧＮＤとの間にはキャパシタＣ２が接続されている。キャパシタＣ２によって２段目のインバータの遅延時間が調整され、１段目のインバータの遅延時間と共にリングオシレータの発振周波数が設定されている。
【００２７】
トランジスタＱ８,Ｑ９は３段目のインバータを構成している。３段目のインバータは前段の２段目、１段目と共にリングオシレータの一部を構成している。トランジスタＱ９の負荷がトランジスタＱ８であり、トランジスタＱ８は定電流源ＣＣで生成された定電流をトランジスタＱ９に供給する。トランジスタＱ９のゲートは２段目のインバータの出力であるトランジスタＱ７のドレインに接続されている。トランジスタＱ９のドレインと接地電位ＧＮＤとの間にはキャパシタＣ３が接続されている。キャパシタＣ３によって３段目のインバータの遅延時間が調整され、前段の２段目及び１段目のインバータの遅延時間と共にリングオシレータの発振周波数が設定されている。
【００２８】
トランジスタＱ９の出力すなわちドレインはトランジスタＱ５の入力すなわちゲートに結合されている。すなわち、３段目のインバータの出力が１段目のインバータの入力に接続されインバータ全体に正帰還がかかるように回路構成が施されている。良く知られたことではあるがインバータでリングオシレータを構成するには奇数段のインバータを用意し、最終段のインバータの出力を初段のインバータの入力側に帰還することで得られる。本発明ではリングオシレータを３段のインバータで構成したが、５段、７段等で構成してもよい。なお、遅延時間を調整するために用意したキャパシタＣ１,Ｃ２及びＣ３は所定の発振周波数に調整するために用意したものであるので不可欠な回路要素ではない。なお、１段目〜３段目のインバータの負荷として定電流源を採用したが、これに限定されない。例えば、良く知られたＣＭＯＳインバータやＭＯＳトランジスタを用いた能動負荷や抵抗を用いた受動負荷としてもよい。
【００２９】
オシレータ回路ＯＳＣはバンドギャップ型基準電圧回路、定電流回路、及び定電流回路で駆動されるインバータで構成したリングオシレータを備えているので発振周波数の変動を小さく抑えることができる。
【００３０】
オシレータ回路ＯＳＣから出力されるクロック信号ＣＬＫはインバータＩＮＶ１１を介して２つの回路部に印加される。１つはカウンタ回路ＣＯＵＮＴＥＲであり、もう１つはバッファ回路ＢＵＦＦである。
【００３１】
カウンタ回路ＣＯＵＮＴＥＲはメモリ回路部ＭＥＭＯＲＹへの書き込み時間を決めるいわゆるタイマー回路機能としての役割を有する。図１に示すカウンタ回路ＣＯＵＮＴＥＲは模式的に示したものであって、当業者にはこうした回路構成とは異なる種々のカウンタ回路を用意すること、さらにそれらの回路の接続に変形を加えることも可能であろう。
【００３２】
タイマー回路機能は、例えばフリップフロップＦＦ１,ＦＦ２,ＦＦ３・・・ＦＦｎで構成されている。各フリップフロップは例えばＤ型フリップフロップで構成されている。フリップフロップＦＦ１の入力端子にはクロック信号ＣＬＫが入力される。フリップフロップＦＦ１のＱ出力はインバータＩＮＶ１を介してＤ入力端子に印加される。またフリップフロップＦＦ１のＱ出力は後段のフリップフロップＦＦ２の入力端子に印加される。フリップフロップＦＦ２のＱ出力はインバータＩＮＶ２を介してフリップフロップＦＦ２のＤ入力端子に印加される。またフリップフロップＦＦ２のＱ出力は後段のフリップフロップＦＦ３の入力端子に印加される。フリップフロップＦＦ３のＱ出力はインバータＩＮＶ３を介してフリップフロップＦＦ３のＤ入力端子に印加される。
【００３３】
フリップフロップＦＦ３の後段には図示しないフリップフロップが結合され、それらフリップフロップのＱ出力（不図示）はフリップフロップＦＦｎの入力端子に印加されている。フリップフロップＦＦｎのＱ出力はインバータＩＮＶｎを介してフリップフロップＦＦｎＤ入力端子に印加される
【００３４】
フリップフロップＦＦ３のＱ出力は第１カウンタ出力ＣＯＵ１として取り出されセレクタＳＥの一方の入力端子に印加される。フリップフロップＦＦｎのＱ出力は第２カウンタ出力ＣＯＵ２として取り出されセレクタＳＥの他方の入力端子に印加される。第１カウンタ出力ＣＯＵ１の時間は例えば３．５ｍｓに、第２カウンタ出力ＣＯＵ２の時間は例えば５．０ｍｓにそれぞれ設定されている。これらのカウント時間はメモリ回路部ＭＥＭＯＲＹへの情報書き込み時間として利用される。
【００３５】
メモリ回路部ＭＥＭＯＲＹへの情報書き込み時間の設定、及びセレクタＳＥで選択対象とする時間の数はフリップフロップの段数及び各フリップフロップの出力とセレクタＳＥとの回路接続によって逐次設定することができる。
【００３６】
イネーブル信号生成回路ＯＥＮは、イネーブル信号ＥＮＯを元にしてオシレータ回路イネーブル信号ＥＮＯ１及びバッファ回路イネーブル信号ＥＮＯ２を生成する。イネーブル信号ＥＮＯ、オシレータイネーブル信号ＥＮＯ１、及びバッファ回路イネーブル信号ＥＮＯ２は第１カウンタ出力ＣＯＵ１及び第２カウンタ出力ＣＯＵ２に同期している。オシレータイネーブル信号ＥＮＯ１は例えばＰチャネル型ＭＯＳトランジスタＱ１,Ｑ２,Ｑ３,Ｑ４,Ｑ６及びＱ６の共通ゲートをプルアップまたはプルダウン、すなわち、これらトランジスタ共通ゲートをローレベル及びハイレベル（電源Ｖｃｃ）のいずれか一方に固定するように用いる。共通ゲートの電位がプルダウンされると、オシレータ回路ＯＳＣはイネーブル状態になり、プルアップされるとディスエーブル状態となる。
【００３７】
セレクタＳＥのセレクタ出力ＳＥＯは３．５ｍｓまたは５．０ｍｓのいずれか一方に選択されたものとなるが、どちらが選択されるかはセレクタＳＥに印加される選択信号ＳＥＳによって決定される。選択信号ＳＥＳはラッチ回路ＬＡＴＣＨの出力に基づき決定される。
【００３８】
ラッチ回路ＬＡＴＣＨは簡便なＤ型フリップフロップで構成されている。ラッチ回路ＬＡＴＣＨのＤ入力にはセンスアンプ出力ＳＡＯが印加されている。ラッチ回路ＬＡＴＣＨの入力には例えばイネーブル信号ＥＮＯやオシレータイネーブル信号ＥＮＯ１を印加する。
【００３９】
バッファ回路ＢＵＦＦは、論理積回路ＡＮＤ、インバータＩＮＶ１２, インバータＩＮＶ１３で構成される。論理積回路ＡＮＤは、セレクタＳＥで選択された第１カウンタ出力ＣＯＵ１または第２カウンタ出力ＣＯＵ２に合った期間にクロック信号ＣＬＫをチャージポンプ回路ＣＰに供給する第１の役割とチャージポンプＣＰを適切に動かす信号を生成するための第２の役割を有している。論理積回路ＡＮＤは第１の役割を、インバータＩＮＶ１２,１３は第２の役割をそれぞれ有している。
【００４０】
チャージポンプ回路ＣＰは良く知られた昇圧回路の１つである。チャージポンプ回路ＣＰはメモリ回路部ＭＥＭＯＲＹを駆動するためにピーク値が例えば１６Ｖのパルス電圧を生成する。比較的高い電圧を生成させるためにチャージポンプ回路ＣＰは、トランジスタＱ１０,Ｑ１１,Ｑ１２及びＱ１３等が縦続接続されており、これらの縦続接続点とパルス信号線ＣＰＬ１,ＣＰＬ２との間にキャパシタＣ４,Ｃ５,Ｃ６及びＣ７等が結合されている。キャパシタＣ４〜Ｃ７の大きさはそれぞれ数ｐＦ程度である。トランジスタＱ１０〜Ｑ１３は例えばｎチャネル型ＭＯＳトランジスタで構成され、各トランジスタはゲートとソースが共通接続されたいわゆるダイオード構成を成している。パルス信号線ＣＰＬ１とパルス信号線ＣＰＬ２には互いに極性が反転されたパルス信号が印加される。チャージポンプ回路ＣＰの出力ＣＰＯは、メモリ回路部ＭＥＭＯＲＹの行デコーダＲＤ、列デコーダＣＤ及びメモリセルアレイＭＣＡに印加される。
【００４１】
メモリ回路部ＭＥＭＯＲＹは例えば電気的に書き込み、消去が可能な不揮発性メモリである。例えばＥＥＰＲＯＭで構成され、メモリセルアレイＭＣＡ、トリミングパラメータ領域ＴＰＡ、行デコーダＲＤ、列デコーダＣＤ及びセンスアンプＳＡで構成されている。
【００４２】
トリミングパラメータ領域ＴＰＡには、セレクタＳＥで第１カウンタ出力ＣＯＵ１及び第２カウンタ出力ＣＯＵ２のいずれか一方を選択するためのトリミング情報が格納されている。トリミング情報は、例えば「データ０」及び「データ１」であり、それぞれ第１カウンタ出力ＣＯＵ１及び第２カウンタ出力ＣＯＵ２を選択する。トリミングパラメータ領域ＴＰＡへのアクセスは、論理回路ＬＯＧＩＣからトリミングパラメータ領域ＴＰＡ用の行デコーダＲＤ及び列デコーダＣＤを介して実行される。
【００４３】
トリミング情報用の「データ０」及び「データ１」は、トリミングパラメータ領域ＴＰＡ用のビットラインＢＬを介してセンスアンプＳＡに取り込まれ、センスアンプＳＡからセンスアンプ出力ＳＡＯとしてラッチ回路ＬＡＴＣＨに印加される。
【００４４】
図２Ａはメモリ回路部ＭＥＭＯＲＹへの情報の書き込みを第１書込時間ＴＷ１（５ｍｓ）に設定したときの図１の主なノードの信号波形を示す。以下、図１を参照して図２Ａを説明する。図２Ａ（ａ）はオシレータ回路イネーブル信号ＥＮＯ１を模式的に示す。オシレータ回路イネーブル信号ＥＮＯ１がハイレベルＨの区間にオシレータ回路ＯＳＣがイネーブル状態すなわちオン状態に置かれる。オシレータ回路イネーブル信号ＥＮＯ１がハイレベルＨの区間にメモリ回路部ＭＥＭＯＲＹへの書き込みが実行される。オシレータ回路イネーブル信号ＥＮＯ１のハイレベルＨの時間は、図１に示したフリップフロップＦＦｎのＱ出力から取り出される第１カウンタ出力ＣＯＵ１の時間とほぼ同じである。
【００４５】
図２Ａ（ｂ）は、オシレータ回路ＯＳＣの出力段であるインバータＩＮＶ１１から出力されるクロック信号ＣＬＫを示す。クロック信号ＣＬＫは、オシレータ回路ＯＳＣがイネーブル状態すなわち図２Ａ（ａ）に示した第１書込時間ＴＷ１においてのみ発生するようにしている。こうした回路構成によって、オシレータ回路ＯＳＣ及び半導体メモリ回路装置１００全体の省電力化を図っている。クロック信号ＣＬＫの周波数は例えば数百ＫＨｚから数ＭＨｚの間で設定されている。
【００４６】
図２Ａ（ｃ）は、バッファ回路イネーブル信号ＥＮＯ２を示す。バッファ回路イネーブル信号ＥＮＯ２はイネーブル信号生成回路ＯＥＮで生成される。バッファ回路イネーブル信号ＥＮＯ２はバッファ回路ＢＵＦＦをイネーブル及びディスエーブル状態に設定するために用意されている。バッファ回路ＢＵＦは、後段のチャージポンプ回路ＣＰを適切にかつ省電力で駆動するために用意されている。
【００４７】
図２Ａ（ｄ）は、チャージポンプ回路ＣＰの出力を示す。チャージポンプ出力ＣＰＯはメモリ回路部ＭＥＭＯＲＹを駆動するために行デコーダＲＤ、列デコーダＣＤ、及びメモリセルアレイＭＣＡに供給される。チャージポンプ出力ＣＰＯがハイレベルＨの区間においてメモリ回路部ＭＥＭＯＲＹに対してイレース（消去）及びライト（書込み）の動作が実行される。
【００４８】
図２Ｂはメモリ回路部ＭＥＭＯＲＹへの情報の書き込みを第２書込時間ＴＷ２（３．５ｍｓ）に設定したときの図１の主なノードの信号波形を示す。以下、図１を参照して図２Ｂを説明する。図２Ｂ（ａ）はオシレータ回路イネーブル信号ＥＮＯ１を模式的に示す。オシレータ回路イネーブル信号ＥＮＯ１がハイレベルＨの区間にオシレータ回路ＯＳＣがイネーブル状態すなわちオン状態に置かれる。オシレータ回路イネーブル信号ＥＮＯ１がハイレベルＨの区間にメモリ回路部ＭＥＭＯＲＹへの書き込みが実行される。オシレータ回路イネーブル信号ＥＮＯ１の時間は、図１に示したフリップフロップＦＦ３のＱ出力から取り出される第２カウンタ出力ＣＯＵ２の時間とほぼ同じである。
【００４９】
図２Ｂ（ｂ）は、オシレータ回路ＯＳＣの出力段であるインバータＩＮＶ１１から出力されるクロック信号ＣＬＫを示す。クロック信号ＣＬＫは、オシレータ回路ＯＳＣがイネーブル状態すなわち図２Ｂ（ａ）に示した第２書込時間ＴＷ２においてのみ発生するようにしている。こうした回路構成によって、オシレータ回路ＯＳＣ及び半導体メモリ回路装置１００全体の省電力化を図っている。クロック信号ＣＬＫの周波数は例えば数百ＫＨｚから数ＭＨｚの間で設定されている。
【００５０】
図２Ｂ（ｃ）は、バッファ回路イネーブル信号ＥＮＯ２を示す。バッファ回路イネーブル信号ＥＮＯ２はイネーブル信号生成回路ＯＥＮで生成される。バッファ回路イネーブル信号ＥＮＯ２はバッファ回路ＢＵＦＦをイネーブル及びディスエーブル状態に設定するために用意されている。バッファ回路ＢＵＦは、後段のチャージポンプＣＰを適切にかつ省電力で駆動するために用意されている。
【００５１】
図２Ｂ（ｄ）は、チャージポンプ回路ＣＰの出力を示す。チャージポンプ出力ＣＰＯはメモリ回路部ＭＥＭＯＲＹを駆動するために行デコーダＲＤ、列デコーダＣＤ、及びメモリセルアレイＭＣＡに供給される。チャージポンプ出力ＣＰＯがハイレベルＨの区間においてメモリ回路部ＭＥＭＯＲＹに対してイレース（消去）及びライト（書込み）の動作が実行される。
【００５２】
ここで、図２Ａでの第１書込時間ＴＷ１と、図２Ｂでの第２書込時間ＴＷ２との関係について説明する。第１書込時間ＴＷ１及び第２書込時間ＴＷ２の大きさは半導体メモリ回路装置を製造、提供する側で随時設定されうるものである。しかし、本発明者は、書き込み時間が５ｍｓを超えるとユーザー側に書き込み時の時間が長いという印象を与えてしまい半導体メモリ回路装置の製造、販売の競争力に影響を与えることが分かった。本来、書き込み時間が長いほどメモリセルの情報「０」と「１」での閾値電圧幅を大きくとれ両者間での閾値電圧のマージンが広がるので好ましい。しかし、前に述べたように高書換回数と高速書換えの間にはトレードオフの関係があり、高書換回数を優先させるために書き込み（書き換え）時間を５ｍｓを超えて設定すると、高速書き換えが実現できなくなるので書き込み時間の最大値は５ｍｓであることが経験則で分かった。また、本発明の一実施形態では第２書込時間ＴＷ２を３．５ｍｓに設定してみた。本来、半導体メモリ回路装置の高速動作を実現するためには第２書込時間ＴＷ２は３．５ｍｓよりもさらに短い時間が好ましいといえる。しかし、書き込み時間を３．５ｍｓよりもさらに短くすると、メモリセルの情報「０」と「１」での閾値電圧幅が小さくなり、両者間での閾値電圧のマージンが狭まるので好ましくないことを知見した。
【００５３】
本発明者が実験を重ねた結果、書き込み時間が許容できる最も長いのは５ｍｓであり、書き込み時間が短いのは５ｍｓの０．６〜０．７の範囲である、３ｍｓから５ｍｓであり好ましくは３．５ｍｓであることを知見した。
【００５４】
図３は、図１に示した半導体メモリ回路装置１００に、図２Ａ、図２Ｂにそれぞれ示した第１書込時間ＴＷ１及び第２書込時間ＴＷ２で情報の書き込みを実行する際の１つの処理、駆動フローを示す。以下、図１、図２Ａ、及び図２Ｂを参照して図３について説明する。
【００５５】
図３には、第１書込方式Ｙ１及び第２書込方式Ｙ２の２つの書き込み方式を示している。第１書込方式Ｙ１は、図２Ａに示した第１書込時間ＴＷ１＝５ｍｓで書き込みを実行する。第１書込方式Ｙ１（ＴＷ１）は、書き込み回数に重点をおいた、いわゆる高書換回数を優先させる書き込み方式である。第２書込方式Ｙ２（ＴＷ２）は、図２Ｂに示した第２書込時間ＴＷ２＝３．５ｍｓで書き込みを実行する。第２書込方式Ｙ２（ＴＷ２）は、書き込み時間を優先させる、いわゆる高速書換えを実現させる書き込み方式である。
【００５６】
ステップＳ１００は、スタートコンディションである。スタートコンディションでは通信の開始を示すいわゆるスタートビットが論理回路ＬＯＧＩＣに入力される。ステップＳ１００では例えばスタートビット「１」が入力される。
【００５７】
ステップＳ２００は、オペコード入力を実行する。オペコード入力では例えば、２ビットの例えば「０１」が入力される。
【００５８】
ステップＳ３００は、アドレス入力を実行する。アドレス入力では例えば６ビットのアドレスが入力される。
【００５９】
ステップＳ４００は、データ出力である、データ出力では、ステップＳ３００で指定されたアドレスからデータを出力する。
【００６０】
ステップＳ５００は、ストップコンディションである。ストップコンディションは、ステップＳ１００〜Ｓ４００までの一連のインストラクションが終わったことを告げるとともに、次のスタートビットが判別されるステップである。
【００６１】
ステップＳ６００は、書き込み開始を示す。書き込み開始を受け、ロジック回路ＬＯＧＩＣＣからメモリセルアレイＭＣＡへの書き込みが行デコーダＲＤ、列デコーダＣＤを介して実行される。ステップＳ６００での各部の信号波形が図２Ａ及び図２Ｂに示されている。
【００６２】
第１書込方式Ｙ１では、ステップＳ６００の「書き込み開始」に至るまでの間ステップＳ１００、ステップＳ２００、ステップＳ３００、ステップＳ４００、及びステップ５００がこの順で実行される。
【００６３】
また第１書込方式Ｙ１では、ステップＳ５００の「ストップコンディション」からステップＳ６００の「ストップコンディション」に至るまでの間、ステップＳ５２０、ステップ５４０の２つの処理が実行される。なお、この２つのステップはステップＳ５００のストップコンディションの後に実行せずに、例えばステップＳ２００の「オペコード入力」の直後に実行してもよい。
【００６４】
図３において、第２書込方式Ｙ２（ＴＷ２）は、本発明の一実施の形態では、第２書込時間ＴＷ２（３．５ｍｓ）で実行されるとして示している。ここで第２書込方式Ｙ２（ＴＷ２）の駆動、処理フローを説明するが、第１書込方式Ｙ１と異なる箇所について説明する。
【００６５】
ステップ２２０は、「トリミングデータ読み出し」を実行する。「トリミングデータ読み出し」とはトリミングパラメータ領域ＴＰＡに格納されたトリミング情報を読み出し、その情報をセンスアンプＳＡに取り込むことである。トリミング情報は第２書込時間ＴＷ２を指定するための情報である。
【００６６】
ステップＳ２４０はトリミング情報をラッチ回路ＬＡＴＣＨに記憶する。ラッチ回路ＬＡＴＣＨに記憶された情報はセレクタＳＥに印加される。ラッチ回路ＬＡＴＣＨに記憶される情報は「１」または「０」である。
【００６７】
ステップ５６０はラッチ回路ＬＡＴＣＨに記憶された情報に基づきセレクタＳＥが第１カウンタ出力ＣＯＵ１を第２カウンタ出力ＣＯＵ２に切り換えて出力する。
【００６８】
図３に示した駆動、処理フローは、第１書込方式Ｙ１（ＴＷ１）をデフォルトとして設定し、第２書込方式Ｙ２（ＴＷ）を選択する際には、トリミングパラメータ領域ＴＰＡからトリミング情報を読み出して切り換える方式を示したものである。すなわち通常は、高書換回数を優先させ、高速書換えを選択する際にはトリミングパラメータ領域ＴＰＡにアクセスするようにしたが、この逆であってもよい。すなわち、通常は書き込み時間が３．５ｍｓ（ＴＷ２）に設定され、オプションとして書き込み時間を５ｍｓに選ぶようにしてもよい。いずれにしても本発明は、書き込み時間が調整でき、かつ複数の書き込み時間の１つを容易にできるものとなる。
【産業上の利用可能性】
【００６９】
以上説明したように本発明の半導体メモリ回路装置及びその駆動方法は、高書換回数及び高速書換えを要望するユーザーに簡単に適応させることができるので、産業上の利用可能性は極めて高い。
【符号の説明】
【００７０】
１００  半導体メモリ回路装置
ＡＮＤ  論理積回路
ＢＥＮ  バッファ回路イネーブル信号
ＢＬ  ビットライン
ＢＵＦＦ  バッファ回路
ＣＤ  列デコーダ
Ｃ１〜Ｃ７  キャパシタ
ＣＬＫ  クロック信号
ＣＯＵ１  第１カウンタ出力
ＣＯＵ２  第２カウンタ出力
ＣＯＵＮＴＥＲ  カウンタ
ＣＰ  チャージポンプ回路
ＣＰＬ１  第１チャージポンプ信号
ＣＰＬ２  第２チャージポンプ信号
ＣＰＯ  チャージポンプ出力信号
ＥＮＯ  イネーブル信号
ＥＮＯ１  オシレータイネーブル信号
ＥＮＯ２  バッファ回路イネーブル信号
ＦＦ１〜ＦＦｎ  Ｄフリップフロップ
ＩＮＶ1〜ＩＮＶｎ  インバータ
ＩＮＶ１２,ＩＮＶ１３  インバータ
ＬＡＴＣＨ  ラッチ回路
ＬＯＧＩＣ  論理回路
ＭＣＡ  メモリセルアレイ
ＭＥＭＯＲＹ  メモリ回路部
ＯＥＮ  イネーブル信号生成回路
ＯＳＣ  オシレータ回路
Ｑ１〜Ｑ１３  トランジスタ
ＲＤ  行デコーダ
ＳＡ  センスアンプ
ＳＡＯ  センスアンプ出力信号
ＳＥ  セレクタ
ＳＥＳ  選択信号
ＴＰＡ  トリミングパラメータ領域
ＴＷ１  第１書込時間
ＴＷ２  第２書込時間
Ｙ１  第１書込方式
Ｙ２  第２書込方式
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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