(57)【要約】      （修正有）【課題】酸化物半導体トランジスタを積層して作製された記憶装置において、特性が均一な酸化物半導体トランジスタを提供する。【解決手段】第１の下地絶縁膜１０２上に、第１のチャネル形成領域を有する第１の酸化物半導体層１０３を形成する。第１の酸化物半導体層に第１の熱処理を行い、第１のソース電極、第１のドレイン電極、第１のゲート絶縁膜１０５、第１のゲート電極１０６を形成して、第１のトランジスタ１００を形成する。第１のトランジスタ上に絶縁層を形成し、絶縁層上に、第２のチャネル形成領域を有する第２の酸化物半導体層１１３を形成する。第２の酸化物半導体層に第２の熱処理を行い、第２のソース電極、第２のドレイン電極、第２のゲート絶縁膜１１５、第２のゲート電極１１６を形成して、第２のトランジスタを形成する。第１のチャネル形成領域の長さは、第２のチャネル形成領域の長さより短い。【選択図】図１
2018037675.tif 000002
【特許請求の範囲】
【請求項１】
前記第１の酸化物半導体層上の第１のソース電極及び第１のドレイン電極と、
前記第１のソース電極上及び第１のドレイン電極上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の第１のゲート電極と、
前記第１のゲート電極上の第１の絶縁膜と、
前記第１の絶縁膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の酸化物半導体層と、
前記第２の酸化物半導体層上の第２のソース電極及び第２のドレイン電極と、
前記第２のソース電極上及び前記第２のドレイン電極上の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の第２のゲート電極と、
前記第２のゲート電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第４の絶縁膜と、
前記第４の絶縁膜上の第１の電極、第２の電極、及び第３の電極と、を有し、
前記第２の酸化物半導体層は、前記第１の酸化物半導体層とは重ならず、
前記第１の電極は、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜が有する第１開口部を介して、前記第１のゲート電極と接続され、
前記第１開口部は、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜に設けられ、
前記第２の電極は、第２開口部を介して、前記第１のソース電極及び前記第１のドレイン電極の一方と接続され、
前記第２開口部は、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜に設けられ、
前記第３の電極は、第３開口部を介して、前記第２のソース電極及び前記第２のドレイン電極の一方と接続され、
前記第３開口部は、第３の絶縁膜及び前記第４の絶縁膜に設けられ、
前記第１の電極、前記第２の電極及び前記第３の電極は、それぞれ、前記第１の酸化物半導体層を有する第１のトランジスタのチャネル幅方向に延びており、
前記第１の電極、前記第２の電極及び前記第３の電極は、それぞれ、前記第２の酸化物半導体層を有する第２のトランジスタのチャネル幅方向に延びており、
前記第２開口部及び前記第３開口部のそれぞれは、前記第１の酸化物半導体層及び前記第２の酸化物半導体層とは重ならず、
上面からみた場合において、前記第２開口部と前記第３開口部を結ぶ線は、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に位置し、
前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される発明の一態様は、半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、コンピュータシステム技術の分野においては、処理を行っていない場合に装置内部
における電力の供給を停止し、装置に対する入力操作が行われた場合等、処理の必要が生
じた場合に、瞬時に電力の供給を再開することにより、待機時における消費電力を削減す
る電力制御技術が開発されている（特許文献１参照）。
【０００３】
特に、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央演算処理装置）
に不揮発性素子を積極的に活用して、超低消費電力化を実現するためのコンピューティン
グ技術が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の不揮発性素子として、酸化物半導体層を活性層として有するトランジスタ（以下「
酸化物半導体トランジスタ」と呼ぶ）を用いて半導体装置を作製すると、データを長時間
にわたって保持可能な半導体装置を得ることができる。以下にその詳細を説明する。
【０００６】
なお、本明細書中において、酸化物半導体層中のソース電極と接する領域をソース領域と
言い、酸化物半導体層中のドレイン電極と接する領域をドレイン領域という。酸化物半導
体層中のソース領域及びドレイン領域の間の領域で、ゲート電極と重畳する領域を、チャ
ネル形成領域という。
【０００７】
また本明細書において、活性層とは、チャネル形成領域、ソース領域およびドレイン領域
を含めた半導体層のことをさす。
【０００８】
また本明細書において、チャネル形成領域の長さ（以下「チャネル長」という）とは、チ
ャネル形成領域のキャリアが流れる方向の長さをいう。またチャネル形成領域の幅（以下
「チャネル幅」という）は、チャネル形成領域のキャリアが流れる方向とは垂直な方向の
長さをいう。
【０００９】
酸化物半導体トランジスタは、オフ状態でのリーク電流（以下「オフ電流」という）が、
極めて低い。なお、オフ電流とは、トランジスタがオフ状態のとき、例えばソース電位を
基準としたときのゲート電位Ｖｇとの電位差がしきい値電圧以下のときのドレイン電流Ｉ
ｄとする。
【００１０】
なお本明細書において、しきい値電圧とは、飽和領域にて、ゲート電位Ｖｇに対するドレ
イン電流Ｉｄの平方根の傾きが最大になったときのゲート電位の値と定義する。
【００１１】
オフ電流が極めて小さい酸化物半導体トランジスタは、ソースまたはドレインの一方と電
気的に接続されたノードの電荷を長時間にわたって保持することが可能である。このよう
なオフ電流がきわめて小さい酸化物半導体トランジスタを用いた半導体装置は、データを
長時間にわたって保持可能な半導体装置となる。別言すれば、このようなオフ電流がきわ
めて小さい酸化物半導体トランジスタを用いた半導体装置は、不揮発性の半導体装置であ
るといえる。
【００１２】
このような酸化物半導体トランジスタを三次元的に階層化して積層することで、当該酸化
物半導体トランジスタを用いた半導体装置の面積を小さくすることができる。
【００１３】
ところが、酸化物半導体層において酸素欠損はドナーとなり、酸化物半導体層中にキャリ
アである電子を生成する。酸化物半導体トランジスタのチャネル形成領域を含む酸化物半
導体層に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、酸
化物半導体トランジスタのしきい値電圧をマイナス方向にシフトさせる要因となる。
【００１４】
そのため、酸化物半導体層の酸素欠損を低減し、酸化物半導体トランジスタの電気的特性
を安定化させるために、酸化物半導体層に酸素を添加することが好適である。酸化物半導
体層に酸素を添加することにより、酸化物半導体トランジスタのしきい値電圧をプラス方
向にシフトさせることができる。
【００１５】
酸化物半導体層に酸素を添加する方法として、当該酸化物半導体層の上下のいずれか、又
はその両方に、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在
する絶縁層、例えば酸化珪素層を形成し、熱処理により当該酸化珪素層から酸化物半導体
層へ酸素を供給する方法が挙げられる。
【００１６】
熱処理により当該酸化珪素層から酸化物半導体層へ酸素を供給する方法では、熱処理時間
が長いほど、当該酸化珪素層から酸化物半導体層へ供給される酸素量は多くなる。酸化物
半導体層へ供給される酸素量が多くなるほど、酸化物半導体層中の酸素欠損密度を低減可
能であり、その結果、酸化物半導体トランジスタのしきい値電圧のプラス方向へのシフト
量が大きくなる。
【００１７】
しかしながら、酸化物半導体トランジスタを三次元的に階層化して積層すると、下階層に
形成された酸化物半導体トランジスタ（先に形成された酸化物半導体トランジスタ）の熱
処理時間は、下階層に形成された酸化物半導体トランジスタの形成の際に行われる熱処理
時間と、上階層に形成された酸化物半導体トランジスタ（後に形成された酸化物半導体ト
ランジスタ）の形成の際に行われる熱処理時間との和となる。そのため、下階層に形成さ
れた酸化物半導体トランジスタの熱処理時間は、上階層に形成された酸化物半導体トラン
ジスタの熱処理時間よりも長くなる。
【００１８】
下階層と上階層の酸化物半導体トランジスタへの熱処理時間が異なると、酸化物半導体層
に添加される酸素の量が異なる恐れが生じる。酸化物半導体層に添加される酸素の量が異
なると、酸化物半導体トランジスタのしきい値電圧のシフト量が異なり、下階層と上階層
で特性の異なる酸化物半導体トランジスタが作製されてしまう恐れが生じる。
【００１９】
下階層と上階層で特性の異なる酸化物半導体トランジスタを用いて半導体装置を作製する
と、半導体装置の信頼性が低下する恐れが生じる。
【００２０】
以上を鑑みて、開示される発明の一態様では、酸化物半導体トランジスタを三次元的に階
層化して積層する半導体装置において、電気特性が均一な酸化物半導体トランジスタを得
ることを課題の一とする。
【課題を解決するための手段】
【００２１】
開示される発明の一態様では、熱処理時間が同じであった場合に、より低いしきい値電圧
を有するトランジスタを下階層に（先に）形成し、より高いしきい値電圧を有するトラン
ジスタを上階層に（後に）形成する。
【００２２】
熱処理時間が同じであった場合に、より低いしきい値電圧を有するトランジスタが下階層
に（先に）形成し、より高いしきい値電圧を有するトランジスタを上階層に（後に）形成
すると、下階層に形成されたトランジスタの熱処理時間は、上階層に形成されたトランジ
スタの熱処理時間よりも長くなる。
【００２３】
当該下階層に形成された酸化物半導体トランジスタに、より長い熱処理を行うことにより
、上階層に形成され、熱処理時間が短い酸化物半導体トランジスタと同様のしきい値電圧
を得ることが可能である。しきい値電圧のような電気的特性を均一にすることにより、信
頼性の高い半導体装置を得ることが可能である。
【００２４】
例えば、熱処理時間が同じであった場合に、より低いしきい値電圧を有するトランジスタ
としてチャネル長の短いトランジスタ、より高いしきい値電圧を有するトランジスタとは
、チャネル長の長いトランジスタが挙げられる。チャネル長の短いトランジスタを下階層
に形成して熱処理時間を長く取り、チャネル長の長いトランジスタを上階層に形成して熱
処理時間を短く取ることで、どちらのトランジスタのしきい値電圧を同様にすることが可
能である。
【００２５】
また、熱処理がより必要なトランジスタを下階層に形成することにより、全体の熱処理時
間を変えることなく、当該熱処理がより必要なトランジスタの熱処理時間を長く取ること
が可能になる。熱処理時間が長いと、原子の配列がより安定化するので、トランジスタの
電気特性が向上するという利点がある。
【００２６】
上述のように酸化物半導体トランジスタは、オフ電流が極めて小さいため、多階層の半導
体装置の消費電力を低減することが可能である。
【００２７】
開示される発明の一態様は、層中に少なくとも化学量論的組成比を超える量の酸素が存在
する第１の下地絶縁膜上に、第１の酸化物半導体層を形成し、当該第１の酸化物半導体層
に第１の熱処理を行うことにより、当該第１の下地絶縁膜から当該第１の酸化物半導体層
に酸素を供給し、当該第１の熱処理が行われた当該第１の酸化物半導体層に接して第１の
導電膜を形成し、当該第１の導電膜の一部を除去し、第１のソース電極及び第１のドレイ
ン電極を形成し、当該第１の酸化物半導体層、当該第１のソース電極、及び当該第１のド
レイン電極を覆って、第１のゲート絶縁膜を形成し、当該第１の酸化物半導体層及び当該
第１のゲート絶縁膜上に、第１のゲート電極を形成して、第１のトランジスタを形成し、
当該第１のゲート絶縁膜及び当該第１のゲート電極を覆って、層間絶縁膜を形成し、当該
層間絶縁膜上に、層中に少なくとも化学量論的組成比を超える量の酸素が存在する第２の
下地絶縁膜を形成し、当該第２の下地絶縁膜上に、第２の酸化物半導体層を形成し、当該
第１の酸化物半導体層及び当該第２の酸化物半導体層に第２の熱処理を行うことにより、
当該第１の下地絶縁膜から当該第１の酸化物半導体層に、及び、当該第２の下地絶縁膜か
ら当該第２の酸化物半導体層に酸素を供給し、当該第２の熱処理が行われた当該第２の酸
化物半導体層に接して第２の導電膜を形成し、当該第２の導電膜の一部を除去し、第２の
ソース電極及び第２のドレイン電極を形成し、当該第２の酸化物半導体層、当該第２のソ
ース電極、及び当該第２のドレイン電極を覆って、第２のゲート絶縁膜を形成し、当該第
２の酸化物半導体層及び当該第２のゲート絶縁膜上に、第２のゲート電極を形成して、第
２のトランジスタを形成することを特徴とする半導体装置の作製方法に関する。
【００２８】
開示される発明の一態様において、当該第１の下地絶縁膜及び当該第２の下地絶縁膜は、
それぞれ、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又は、酸化ガリウムを有
することを特徴とする。
【００２９】
開示される発明の一態様において、当該第１のトランジスタのチャネル形成領域の長さは
、当該第２のトランジスタのチャネル形成領域の長さよりも短いことを特徴とする。
【００３０】
開示される発明の一態様において、当該第１のトランジスタのしきい値電圧と、第２のト
ランジスタのしきい値電圧は同じであることを特徴とする。
【発明の効果】
【００３１】
開示される発明の一態様により、酸化物半導体トランジスタを三次元的に階層化して積層
する半導体装置において、電気特性が均一な酸化物半導体トランジスタを得ることができ
る。
【図面の簡単な説明】
【００３２】
【図１】半導体装置の断面図及び平面図。
【図２】半導体装置の作製工程を示す断面図。
【図３】半導体装置の作製工程を示す断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の作製工程を示す断面図。
【図６】半導体装置の断面図。
【図７】半導体装置の断面図。
【図８】半導体装置の断面図。
【図９】半導体装置の平面図及び回路図。
【図１０】Ｖｇ−Ｉｄ特性を示す図。
【図１１】ＣＰＵを説明する回路図。
【図１２】ＰＬＤを説明する図。
【図１３】電気機器の例を示す図。
【図１４】電気機器の例を示す図。
【図１５】電気機器の例を示す図。
【発明を実施するための形態】
【００３３】
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し
、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書
に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限
定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機
能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。また、同様のも
のを指す際には同じハッチパターンを使用し、特に符号を付さない場合がある。
【００３４】
なお本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能
する素子及び装置全般を指し、電子回路、表示装置、発光装置、記憶装置等を含む電気装
置およびその電気装置を搭載した電気機器をその範疇とする。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲等は、説明を分かりやすくする
ために、実際の位置、大きさ、範囲等を表していない場合がある。このため、開示する発
明は、必ずしも、図面等に開示された位置、大きさ、範囲等に限定されない。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」等の序数は、構成要素の混同を
避けるために付すものであり、数的に限定するものではないことを付記する。
【００３７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合等も含む。
【００３８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、
本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができ
るものとする。
【００３９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
等のスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する
素子等が含まれる。
【００４０】
本明細書等において厚さに関する「略等しい」の用語は、完全に等しい場合のみでなく、
実質的に等しい場合をも含む趣旨で用いる。例えば、「略等しい」には、完全に等しい場
合と比較して半導体装置の特性に与える影響が無視できる程度の差（特性に与える影響が
５％以下）である場合や、意図せずに僅かに研磨された場合（研磨量が５ｎｍ未満程度の
場合）等が含まれる。
【００４１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極
」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００４２】
［実施の形態１］
図１（Ａ）に、チャネル長が異なる酸化物半導体トランジスタを積層した、多階層構造を
有する半導体装置の断面を示す。また図１（Ｂ）は当該半導体装置の平面図であり、図１
（Ａ）は、図１（Ｂ）のＸ１−Ｘ２の断面図である。図１に示す第１のトランジスタ１０
０及び第２のトランジスタ１１０は、トップゲート構造であり、酸化物半導体層を活性層
として有する酸化物半導体トランジスタの一例である。
【００４３】
図１に示されるように、第１の下地絶縁膜１０２が設けられた絶縁表面を有する基板１０
１上に、下階層に設けられる（先に形成される）酸化物半導体トランジスタ（第１のトラ
ンジスタ１００）、第２の層間絶縁膜１０８を介して第１のトランジスタ１００上に設け
られた、上階層に設けられる（後に形成される）酸化物半導体トランジスタ（第２のトラ
ンジスタ１１０）が積層されている。
【００４４】
本実施の形態では、より低いしきい値電圧を有するトランジスタ（第１のトランジスタ１
００）として、チャネル長の短いトランジスタを用いる。また本実施の形態では、より高
いしきい値電圧を有するトランジスタ（第２のトランジスタ１１０）として、チャネル長
の長いトランジスタを用いる。チャネル長の短い第１のトランジスタ１００を下階層に形
成して熱処理時間を長く取り、チャネル長の長い第２のトランジスタ１１０を上階層に形
成して熱処理時間を短く取ることで、どちらのトランジスタのしきい値電圧を同様にする
ことが可能である。
【００４５】
なお、熱処理時間が同じであった場合に、より低いしきい値電圧を有するトランジスタ、
及び、より高いしきい値電圧を有するトランジスタの別の例として、酸化物半導体層中の
酸素欠損密度が高いトランジスタ、及び、酸化物半導体層中の酸素欠損密度が低いトラン
ジスタが挙げられる。このように、熱処理時間が同じであった場合に、しきい値電圧が異
なるトランジスタの例として、チャネル長を変えたトランジスタや酸素欠損密度の違うト
ランジスタが挙げられるが、これに限定されず、その他の構成を変えることにより、しき
い値電圧が異なるトランジスタを形成してもよい。
【００４６】
図１に示される第１のトランジスタ１００は、第１の下地絶縁膜１０２が設けられた絶縁
表面を有する基板１０１上に、第１の酸化物半導体層１０３、第１の酸化物半導体層１０
３に接する第１のソース電極又は第１のドレイン電極の一方である電極１０４ａ、並びに
、第１のソース電極又は第１のドレイン電極の他方である電極１０４ｂを有している。ま
た図１に示される第１のトランジスタ１００は、第１の酸化物半導体層１０３、電極１０
４ａ、及び、電極１０４ｂを覆う第１のゲート絶縁膜１０５を有している。また図１に示
される第１のトランジスタ１００は、第１のゲート絶縁膜１０５を介して第１の酸化物半
導体層１０３上に設けられた第１のゲート電極１０６を有している。第１のゲート絶縁膜
１０５及び第１のゲート電極１０６を覆って、第１の層間絶縁膜１０７及び第２の層間絶
縁膜１０８が設けられている。また、第１の層間絶縁膜１０７、第２の層間絶縁膜１０８
、後述する第２の下地絶縁膜１１２、第２のゲート絶縁膜１１５、第３の層間絶縁膜１１
７、及び第４の層間絶縁膜１１８に設けられた開口部を介して、第１のゲート電極１０６
と電気的に接続される電極１０９が、第４の層間絶縁膜１１８上に設けられている。また
、第１の層間絶縁膜１０７、第２の層間絶縁膜１０８、後述する第２の下地絶縁膜１１２
、第２のゲート絶縁膜１１５、第３の層間絶縁膜１１７、及び第４の層間絶縁膜１１８に
設けられた開口部を介して、電極１０４ｂと電気的に接続される電極１４９が、第４の層
間絶縁膜上に設けられている。なお電極１０４ａと電気的に接続される電極を、電極１０
９及び電極１４９と同様に、第４の層間絶縁膜上に設けてもよい。
【００４７】
第１の層間絶縁膜１０７及び第２の層間絶縁膜１０８上に、第２のトランジスタ１１０が
設けられている。図１に示す第２のトランジスタ１１０は、第２の下地絶縁膜１１２上に
、第２の酸化物半導体層１１３、第２の酸化物半導体層１１３に接する第２のソース電極
又は第２のドレイン電極の一方である電極１１４ａ、並びに、第２のソース電極又は第２
のドレイン電極の他方である電極１１４ｂを有している。また図１に示される第２のトラ
ンジスタ１１０は、第２の酸化物半導体層１１３、電極１１４ａ、及び、電極１１４ｂを
覆う第２のゲート絶縁膜１１５を有している。また図１に示される第２のトランジスタ１
１０は、第２のゲート絶縁膜１１５を介して第２の酸化物半導体層１１３上に設けられた
第２のゲート電極１１６を有している。第２のゲート絶縁膜１１５及び第２のゲート電極
１１６を覆って、第３の層間絶縁膜１１７及び第４の層間絶縁膜１１８が設けられている
。また、第２のゲート絶縁膜１１５、第３の層間絶縁膜１１７、及び第４の層間絶縁膜１
１８に設けられた開口部を介して、電極１１４ａと電気的に接続される電極１５９が、第
４の層間絶縁膜１１８上に設けられている。なお、第２のゲート電極１１６及び電極１１
４ｂと電気的に接続される電極を、電極１５９と同様に、第４の層間絶縁膜１１８上に設
けてもよい。
【００４８】
第４の層間絶縁膜１１８上には、さらに図示しない配線層が設けられていてもよい。
【００４９】
なお本実施の形態に示す第１の下地絶縁膜１０２は、第１の下層下地絶縁膜１０２ａ及び
第１の上層下地絶縁膜１０２ｂの積層により構成する例を示している。また第２の下地絶
縁膜１１２は、第２の下層下地絶縁膜１１２ａ及び第２の上層下地絶縁膜１１２ｂの積層
により構成する例を示している。
【００５０】
また本実施の形態に示す第１のゲート絶縁膜１０５は、第１の下層ゲート絶縁膜１０５ａ
及び第１の上層ゲート絶縁膜１０５ｂの積層により構成する例を示している。また第２の
ゲート絶縁膜１１５は、第２の下層ゲート絶縁膜１１５ａ及び第２の上層ゲート絶縁膜１
１５ｂの積層により構成する例を示している。
【００５１】
第１の酸化物半導体層１０３の下部に接する第１の上層下地絶縁膜１０２ｂ、及び、第２
の酸化物半導体層１１３の下部に接する第２の上層下地絶縁膜１１２ｂは、層中（バルク
中）に少なくとも化学量論的組成比を超える量の酸素が存在する絶縁層であると、第１の
酸化物半導体層１０３及び第２の酸化物半導体層１１３のそれぞれに酸素を供給すること
ができ、当該酸化物半導体層中の酸素欠陥を補填することができる。
【００５２】
例えば、第１の上層下地絶縁膜１０２ｂ及び第２の上層下地絶縁膜１１２ｂとして、酸化
シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような第１の
上層下地絶縁膜１０２ｂ及び第２の上層下地絶縁膜１１２ｂを用いることで、第１の酸化
物半導体層１０３及び第２の酸化物半導体層１１３のそれぞれに酸素を供給することがで
き、当該酸化物半導体層の特性を良好にすることができる。
【００５３】
なお、第１の上層下地絶縁膜１０２ｂ及び第２の上層下地絶縁膜１１２ｂだけでなく、第
１の酸化物半導体層１０３の上部に接する第１の下層ゲート絶縁膜１０５ａ、及び、第２
の酸化物半導体層１１３の上部に接する第２の下層ゲート絶縁膜１１５ａのそれぞれを、
層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在する絶縁層とす
ると、第１の酸化物半導体層１０３及び第２の酸化物半導体層１１３のそれぞれに酸素を
供給することができ、当該酸化物半導体層の特性を良好にすることができる。
【００５４】
第１の下層下地絶縁膜１０２ａ、第１の上層ゲート絶縁膜１０５ｂ、第１の層間絶縁膜１
０７は、水素、水分、水素化物、または水酸化物等の不純物や、酸素に対するバリア性を
有する絶縁層であることが好ましい。上記絶縁層にバリア性を有する材料を適用すること
で、外部からの不純物の混入を防ぐとともに、第１の酸化物半導体層１０３、第１の上層
下地絶縁膜１０２ｂ、第１の下層ゲート絶縁膜１０５ａからの酸素の脱離を防ぐことがで
きる。
【００５５】
また、第２の下層下地絶縁膜１１２ａ、第２の上層ゲート絶縁膜１１５ｂ、第３の層間絶
縁膜１１７は、水素、水分、水素化物、または水酸化物等の不純物や、酸素に対するバリ
ア性を有する絶縁層であることが好ましい。上記絶縁層にバリア性を有する材料を適用す
ることで、外部からの不純物の混入を防ぐとともに、第２の酸化物半導体層１１３、第２
の上層下地絶縁膜１１２ｂ、第２の下層ゲート絶縁膜１１５ａからの酸素の脱離を防ぐこ
とができる。
【００５６】
基板１０１は、石英基板、又はガラス基板等を用いる。本実施の形態では、基板１０１と
してガラス基板を用いる。
【００５７】
第１の下地絶縁膜１０２のうち、第１の下層下地絶縁膜１０２ａは、上述のように、水素
、水分、水素化物、または水酸化物等の不純物や、酸素に対するバリア性を有する絶縁層
であることが好ましい。このような絶縁層として、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸
化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。特
に、酸化アルミニウムは、水素、水分、水素化物、または水酸化物等の不純物や、酸素に
対するバリア性が高いので好適である。
【００５８】
なお、本明細書において、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多
いものを指し、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものを指
すものとする。ここで、酸素及び窒素の含有量は、ラザフォード後方散乱法（ＲＢＳ：Ｒ
ｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）また
は水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定するものとする。
【００５９】
第１の下地絶縁膜１０２のうち、第１の上層下地絶縁膜１０２ｂは、上述のように、層中
（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在する絶縁層であるこ
とが好ましい。第１の上層下地絶縁膜１０２ｂとして、プラズマＣＶＤ法又はスパッタリ
ング法等により、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウ
ム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又
はこれらの混合材料を用いて形成することができる。なお第１の上層下地絶縁膜１０２ｂ
及び第１の下層下地絶縁膜１０２ａの材料が同じ場合であっても、第１の上層下地絶縁膜
１０２ｂは、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在す
ることが好ましい。このような第１の上層下地絶縁膜１０２ｂを形成するために、例えば
、絶縁層を成膜後、当該絶縁層に酸素を添加してもよい。本実施の形態では、第１の下地
絶縁膜１０２として、膜厚３００ｎｍの酸化シリコン膜を用いる。
【００６０】
第１の酸化物半導体層１０３に用いる酸化物半導体としては、少なくともインジウム（Ｉ
ｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザ
ーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライ
ザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウ
ム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）
を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有するこ
とが好ましい。
【００６１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６２】
例えば、第１の酸化物半導体層１０３として、酸化インジウム、酸化スズ、酸化亜鉛、二
元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物
、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−
Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚ
ｎ系酸化物を用いることができる。
【００６３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００６４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用い
てもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）
で表記される材料を用いてもよい。
【００６５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６６】
本実施の形態に開示する酸化物半導体には、単結晶酸化物半導体、多結晶（ポリクリスタ
ルともいう。）酸化物半導体、または非晶質酸化物半導体の他に、ＣＡＡＣ−ＯＳ（Ｃ  
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）を用いることができる。
【００６７】
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、
非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶
部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏ
ｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確で
はない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう
）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑
制される。
【００６８】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有
し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列
している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい
。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる
こととする。
【００６９】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ
−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面
の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ
−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化す
ることもある。
【００７０】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）
によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ
−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜する
ことにより、または成膜後に加熱処理等の結晶化処理を行うことにより形成される。
【００７１】
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を
低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００７２】
なお、第１の酸化物半導体層１０３を構成する酸素の一部は窒素で置換されてもよい。
【００７３】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７４】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現できる。また、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００７５】
本実施の形態では、第１の酸化物半導体層１０３として、膜厚１０ｎｍのＩｎ−Ｇａ−Ｚ
ｎ系酸化物（ＩＧＺＯとも表記する）膜を用いる。
【００７６】
上述のように、本明細書では、酸化物半導体層中のソース電極と接する領域をソース領域
といい、酸化物半導体層中のドレイン電極と接する領域をドレイン領域という。酸化物半
導体層中のソース領域及びドレイン領域の間の領域で、ゲート電極と重畳する領域を、チ
ャネル形成領域という。よって図１において、第１の酸化物半導体層１０３、並びに、第
１のソース電極及び第１のドレイン電極である電極１０４ａ及び電極１０４ｂが接する領
域が、第１のソース領域及び第１のドレイン領域となる。また図１において、第１のソー
ス領域及び第１のドレイン領域の間の領域で、第１のゲート電極１０６と重畳する領域が
第１のチャネル形成領域となる。
【００７７】
第１のソース電極及び第１のドレイン電極である電極１０４ａ及び電極１０４ｂの材料と
して、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）
、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカ
ンジウム（Ｓｃ）等から選ばれた元素を含む金属膜、または上述した元素を成分とする金
属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることが
できる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）等の低抵抗な金属膜の下側又は上側の
一方または双方にチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル
（Ｔａ）等の高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン
膜、窒化タングステン膜）を積層させた構成としても良い。低抵抗な金属膜の下側又は上
側の一方または双方に、高融点金属膜またはそれらの金属窒化物膜を積層すると、低抵抗
な金属膜の金属の移動（拡散）を阻害できるので好適である。すなわち、電極１０４ａ及
び電極１０４ｂのそれぞれを、第１の導電層、第２の導電層である金属膜、及び第３の導
電層の積層とし、第２の導電層として低抵抗な導電層を用いる。第１の導電層及び第３の
導電層の少なくとも一方に、第２の導電層の金属の移動を阻害できる材料を用いる。また
、第２の導電層上の第３の導電層は、当該第２の導電層の端部を覆う構成にすると、第２
の導電層の端部からの金属の移動を抑制することができるので好適である。
【００７８】
例えば電極１０４ａ及び電極１０４ｂそれぞれとして、タングステン（Ｗ）、銅（Ｃｕ）
、窒化タンタルを積層したものを用い、低抵抗な銅（Ｃｕ）を、銅の移動を阻害するタン
グステン（Ｗ）及び窒化タンタルで挟めばよい。
【００７９】
また、電極１０４ａ及び電極１０４ｂそれぞれとしては、導電性の金属酸化物で形成して
も良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ
２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと
略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物
に酸化シリコンを含ませたものを用いることができる。
【００８０】
本実施の形態では、電極１０４ａ及び電極１０４ｂとして、膜厚３０ｎｍのタングステン
膜を用いる。
【００８１】
第１のゲート絶縁膜１０５は、第１の酸化物半導体層１０３に近い方から、層中（バルク
中）に少なくとも化学量論的組成比を超える量の酸素が存在する絶縁層、及び、水素、水
分、水素化物、または水酸化物等の不純物や、酸素に対するバリア性を有する絶縁層の積
層とする。すなわち、第１の下層ゲート絶縁膜１０５ａは、層中（バルク中）に少なくと
も化学量論的組成比を超える量の酸素が存在する絶縁層であり、第１の上層ゲート絶縁膜
１０５ｂは、水素、水分、水素化物、または水酸化物等の不純物や、酸素に対するバリア
性を有する絶縁層である。第１のゲート絶縁膜１０５を、このような絶縁層の積層とする
ことで、第１の酸化物半導体層１０３に酸素を供給、かつ、第１の酸化物半導体層１０３
からの酸素の脱離を抑制することができる。
【００８２】
第１の下層ゲート絶縁膜１０５ａの材料として、第１の上層下地絶縁膜１０２ｂと同様の
材料を用いることができる。また第１の上層ゲート絶縁膜１０５ｂの材料として、第１の
下層下地絶縁膜１０２ａと同様の材料を用いることができる。
【００８３】
本実施の形態では、第１のゲート絶縁膜１０５として、膜厚２０ｎｍの窒化酸化シリコン
膜を用いる。
【００８４】
第１のゲート電極１０６の材料として、モリブデン、チタン、タンタル、タングステン、
アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、上述した元素を成分
とする金属窒化物材料、または上述した元素を成分とする合金材料等を用いることができ
る。また、第１のゲート電極１０６として、リン等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体層、ニッケルシリサイド等のシリサイド膜を用いてもよい
。第１のゲート電極１０６は、単層構造としてもよいし、積層構造としてもよい。
【００８５】
また、第１のゲート電極１０６の材料は、酸化インジウム酸化スズ、酸化タングステンを
含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含
むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、
酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用することもできる。また
、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００８６】
また、第１のゲート電極１０６の材料として、窒素を含む金属酸化物、具体的には、窒素
を含むＩｎ−Ｇａ−Ｚｎ系金属酸化物や、窒素を含むＩｎ−Ｓｎ系金属酸化物や、窒素を
含むＩｎ−Ｇａ系金属酸化物や、窒素を含むＩｎ−Ｚｎ系金属酸化物や、窒素を含む酸化
錫や、窒素を含む酸化インジウムや、金属窒化膜（ＩｎＮ、ＳｎＮ等）を用いることがで
きる。これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有し、第１のゲート電極１
０６として用いた場合、第１のトランジスタ１００の電気特性のしきい値電圧をプラス方
向にシフトさせることができる。
【００８７】
本実施の形態において、第１のゲート電極１０６として、膜厚３０ｎｍの窒化タンタル膜
及び膜厚１３５ｎｍのタングステン膜を積層したものを用いる。
【００８８】
第１の層間絶縁膜１０７は、水素、水分、水素化物、または水酸化物等の不純物や、酸素
に対するバリア性を有する材料を用いることが好ましい。第１の層間絶縁膜１０７は、第
１の上層下地絶縁膜１０２ｂ及び第１の下層ゲート絶縁膜１０５ａと同様の材料を用いる
ことができる。
【００８９】
第２の層間絶縁膜１０８は、これまで基板１０１上に形成された層により生じる凹凸を平
坦化できる厚さで形成する。本実施の形態では、第２の層間絶縁膜１０８として酸化窒化
シリコンを４６０ｎｍの厚さで形成する。
【００９０】
第２の層間絶縁膜１０８の形成後、第２の層間絶縁膜１０８に酸素を供給して第２の層間
絶縁膜１０８を酸素過剰な状態とすると、第２の層間絶縁膜１０８から第１の酸化物半導
体層１０３へ酸素を供給できるので好適である。
【００９１】
本実施の形態では、第１の層間絶縁膜１０７として、膜厚７０ｎｍの酸化アルミニウムを
用いる。また第２の層間絶縁膜１０８として、膜厚４６０ｎｍの窒化酸化シリコン膜を用
いる。
【００９２】
第２の層間絶縁膜１０８上には、第２の下層下地絶縁膜１１２ａ及び第２の上層下地絶縁
膜１１２ｂが設けられている。第２の下層下地絶縁膜１１２ａ及び第２の上層下地絶縁膜
１１２ｂは、それぞれ、第１の下層下地絶縁膜１０２ａ及び第１の上層下地絶縁膜１０２
ｂと同様に設ければよい。
【００９３】
なお、本実施の形態では、第１の層間絶縁膜１０７及び第２の層間絶縁膜１０８上に、第
２の下地絶縁膜１１２（第２の下層下地絶縁膜１１２ａ及び第２の上層下地絶縁膜１１２
ｂ）を設ける構成について説明したが、これに限定されない。第１の層間絶縁膜１０７及
び第２の層間絶縁膜１０８が、第２の下地絶縁膜１１２（第２の下層下地絶縁膜１１２ａ
及び第２の上層下地絶縁膜１１２ｂ）の機能を果たす場合は、第２の下地絶縁膜１１２を
設けなくてもよい。
【００９４】
本実施の形態では、第２の下地絶縁膜１１２として、膜厚３３０ｎｍの酸化シリコン膜を
用いる。
【００９５】
第２の酸化物半導体層１１３は、第１の酸化物半導体層１０３と同様に設ければよい。本
実施の形態では、第２の酸化物半導体層１１３として、膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ
系酸化物（ＩＧＺＯとも表記する）膜を用いる。
【００９６】
上述のように、本明細書では、酸化物半導体層中のソース電極と接する領域をソース領域
といい、酸化物半導体層中のドレイン電極と接する領域をドレイン領域という。酸化物半
導体層中のソース領域及びドレイン領域の間の領域で、ゲート電極と重畳する領域を、チ
ャネル形成領域という。よって図１において、第２の酸化物半導体層１１３、並びに、第
２のソース電極及び第２のドレイン電極である電極１１４ａ及び電極１１４ｂが接する領
域が、第２のソース領域及び第２のドレイン領域となる。また図１において、第２のソー
ス領域及び第２のドレイン領域の間の領域で、第２のゲート電極１１６と重畳する領域が
第２のチャネル形成領域となる。
【００９７】
第１のトランジスタ１００のチャネル長Ｌ１は、第２のトランジスタ１１０のチャネル長
Ｌ２よりも短い。詳細は後述するが、第１のトランジスタ１００に行われる熱処理時間は
、第２のトランジスタ１１０に行われる熱処理時間よりも長い。これにより、第１のトラ
ンジスタ１００の第１の酸化物半導体層１０３に供給される酸素の量が、第２のトランジ
スタ１１０の第２の酸化物半導体層１１３よりも多くなる。そのため、第１のトランジス
タ１００のしきい値電圧のプラス方向へのシフト量は、第２のトランジスタ１１０よりも
多くなる。このように、チャネル長が短い第１のトランジスタ１００の熱処理時間を、チ
ャネル長が長いトランジスタの熱処理時間よりも長くすることにより、第１のトランジス
タ１００及び第２のトランジスタ１１０のしきい値電圧を同様にすることができる。よっ
て第１のトランジスタ１００及び第２のトランジスタ１１０の電気的特性を均一化するこ
とが可能となる。
【００９８】
第２のゲート絶縁膜１１５は、第２の酸化物半導体層１１３に近い方から、層中（バルク
中）に少なくとも化学量論的組成比を超える量の酸素が存在する絶縁層、及び、水素、水
分、水素化物、または水酸化物等の不純物や、酸素に対するバリア性を有する絶縁層の積
層とする。すなわち、第２の下層ゲート絶縁膜１１５ａは、層中（バルク中）に少なくと
も化学量論的組成比を超える量の酸素が存在する絶縁層であり、第２の上層ゲート絶縁膜
１１５ｂは、水素、水分、水素化物、または水酸化物等の不純物や、酸素に対するバリア
性を有する絶縁層である。第２のゲート絶縁膜１１５を、このような絶縁層の積層とする
ことで、第２の酸化物半導体層１１３に酸素を供給、かつ、第２の酸化物半導体層１１３
からの酸素の脱離を抑制することができる。
【００９９】
第２の下層ゲート絶縁膜１１５ａの材料として、第１の下層ゲート絶縁膜１０５ａと同様
の材料を用いることができる。また第２の上層ゲート絶縁膜１１５ｂの材料として、第１
の上層ゲート絶縁膜１０５ｂと同様の材料を用いることができる。
【０１００】
本実施の形態では、第２のゲート絶縁膜１１５として、膜厚２０ｎｍの窒化酸化シリコン
膜を用いる。
【０１０１】
第２のゲート電極１１６の材料として、第１のゲート電極１０６と同様の材料を用いるこ
とができる。本実施の形態において、第２のゲート電極１１６として、膜厚３０ｎｍの窒
化タンタル膜及び膜厚１３５ｎｍのタングステン膜を積層したものを用いる。
【０１０２】
第３の層間絶縁膜１１７及び第４の層間絶縁膜１１８は、それぞれ、第１の層間絶縁膜１
０７及び第２の層間絶縁膜１０８と同様の材料を用いて形成することができる。本実施の
形態では、第３の層間絶縁膜１１７として、膜厚７０ｎｍの酸化アルミニウム膜、及び、
第４の層間絶縁膜１１８として、膜厚４６０ｎｍの窒化酸化シリコン膜を用いる。
【０１０３】
なお本実施の形態の第１のトランジスタ１００及び第２のトランジスタ１１０において、
活性層として機能する酸化物半導体層上に、酸化物半導体層に接してソース電極及びドレ
イン電極を設けているが、本実施の形態はこれに限定されない。当該ソース電極及びドレ
イン電極は、酸化物半導体層の下に、酸化物半導体層に接して設けられていてもよい。
【０１０４】
本実施の形態により、酸化物半導体トランジスタを三次元的に階層化して積層する半導体
装置において、電気特性が均一な酸化物半導体トランジスタを得ることができる。
【０１０５】
［実施の形態２］
本実施の形態では、実施の形態１で述べた半導体装置の作製方法について述べる。
【０１０６】
まず、基板１０１上に、第１の下層下地絶縁膜１０２ａ及び第１の上層下地絶縁膜１０２
ｂを有する第１の下地絶縁膜１０２を形成する（図２（Ａ）参照）。
【０１０７】
第１の下地絶縁膜１０２（第１の下層下地絶縁膜１０２ａ及び第１の上層下地絶縁膜１０
２ｂ）は、上述の材料を用い、例えばプラズマＣＶＤ法又はスパッタリング法等により形
成する。なお上述のように、第１の下層下地絶縁膜１０２ａとして、熱酸化膜を用いる場
合は、例えば、基板１０１として単結晶シリコン基板を用いて、酸素を含む雰囲気や水蒸
気を含む雰囲気中で、９００℃乃至１２００℃で数時間の熱処理を行うことで、基板１０
１の表面に熱酸化膜を形成することができる。
【０１０８】
第１の下地絶縁膜１０２形成時の温度は、基板１０１が耐えうる温度以下で、より高いほ
うが好ましい。例えば、基板１０１を２５℃以上２５０℃以下の温度、好ましくは、５０
℃以上１５０℃以下に加熱しながら第１の下地絶縁膜１０２を形成する。なお、第１の下
地絶縁膜１０２形成時の温度は一定であることが好ましい。例えば、第１の下地絶縁膜１
０２の形成を、基板１０１を１００℃に加熱して行う。
【０１０９】
また、第１の下地絶縁膜１０２の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、また
は超乾燥エア窒素雰囲気下において、加熱処理を行ってもよい。加熱処理により第１の下
地絶縁膜１０２に含まれる水素、水分、水素化物、または水酸化物等の濃度を低減するこ
とができる。加熱処理度は、基板１０１が耐えうる温度以下で、より高い温度で行うこと
が好ましい。具体的には、第１の下地絶縁膜１０２の成膜温度以上、基板１０１の歪点以
下で行うことが好ましい。
【０１１０】
なお、第１の下地絶縁膜１０２の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望まし
い。
【０１１１】
第１の上層下地絶縁膜１０２ｂの層中（バルク中）に少なくとも化学量論的組成比を超え
る量の酸素が存在するためには、第１の上層下地絶縁膜１０２ｂに酸素を供給してもよい
。
【０１１２】
酸素の供給により、第１の上層下地絶縁膜１０２ｂを構成する元素と水素の間の結合、或
いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と
反応することで水を生成するため、酸素の供給後に加熱処理を行うと、不純物である水素
または水酸基が、水として脱離しやすくなる。このため、第１の上層下地絶縁膜１０２ｂ
へ酸素を供給した後に加熱処理を行ってもよい。その後、さらに第１の上層下地絶縁膜１
０２ｂに酸素を供給し、第１の上層下地絶縁膜１０２ｂを酸素過剰な状態としてもよい。
また、第１の上層下地絶縁膜１０２ｂへの酸素の供給と加熱処理は、それぞれを交互に複
数回行ってもよい。また、加熱処理と酸素の供給を同時に行ってもよい。
【０１１３】
次に、第１の下地絶縁膜１０２上に第１の酸化物半導体層１２３をスパッタリング法によ
り形成する（図２（Ｂ）参照）。
【０１１４】
第１の酸化物半導体層１２３の形成工程において、第１の酸化物半導体層１２３に水素、
又は水がなるべく含まれないようにするために、第１の酸化物半導体層１２３の成膜の前
処理として、スパッタリング装置の予備加熱室で第１の下地絶縁膜１０２が形成された基
板を予備加熱し、基板１０１及び第１の下地絶縁膜１０２に吸着した水素、水分等の不純
物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポン
プが好ましい。
【０１１５】
第１の下地絶縁膜１０２において第１の酸化物半導体層１２３が接して形成される領域に
、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例
えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる
。
【０１１６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素等を用いてもよい。逆スパッタリン
グを行うと、第１の下地絶縁膜１０２の表面に付着している粉状物質（パーティクル、ご
みともいう）を除去することができる。
【０１１７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、第１の下地絶縁膜１０２表面の凹凸状態に合わせて適宜設定すればよい。
【０１１８】
平坦化処理は、例えば、第１の下地絶縁膜１０２として用いる酸化シリコン層表面に化学
的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌｉｓｈｉｎｇ：ＣＭＰ）
により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室
温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６
ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン層表面における平均面粗さ（Ｒａ）を
約０．１５ｎｍとすればよい。
【０１１９】
なお、第１の酸化物半導体層１２３を形成するためのスパッタリングガスは、希ガス（代
表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また
、スパッタリングガスには、水素、水、水酸基または水素化物等の不純物が除去された高
純度ガスを用いることが好ましい。
【０１２０】
なお、第１の酸化物半導体層１２３は、酸素が多く含まれるような条件（例えば、酸素１
００％の雰囲気下でスパッタリング法により成膜を行う等）で形成して、酸素を多く含む
または酸素が過飽和な状態（好ましくは酸化物半導体が結晶状態における化学量論的組成
比に対し、酸素の含有量が過剰な領域が含まれている状態）とすることが好ましい。
【０１２１】
例えば、スパッタリング法を用いて第１の酸化物半導体層１２３を形成する場合、スパッ
タリングガスの酸素の占める割合が多い条件で行うことが好ましく、スパッタリングガス
を酸素ガス１００％として行うことが好ましい。
【０１２２】
第１の酸化物半導体層１２３は、銅、アルミニウム、塩素等の不純物がほとんど含まれな
い高純度化されたものであることが望ましい。トランジスタの製造工程において、これら
の不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択すること
が好ましい。具体的には、第１の酸化物半導体層１２３の銅濃度は１×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、第１の
酸化物半導体層１２３のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、第１の酸化物半導体層１２３の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下
とする。
【０１２３】
また、第１の酸化物半導体層１２３中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウ
ム（Ｋ）等のアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×
１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１
５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下
、好ましくは１×１０１５ｃｍ−３以下とすることが好ましい。
【０１２４】
本実施の形態においては、第１の酸化物半導体層１２３として、ＡＣ電源装置を有するス
パッタリング装置を用いたスパッタリング法により、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系
酸化物（ＩＧＺＯ）を形成する。スパッタリング法で作製するためのターゲットとしては
、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物ターゲットを
用いる。
【０１２５】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、成膜した第１の酸化物半導体層１２３は緻密な膜とすることができる。
【０１２６】
第１の酸化物半導体層１２３を、成膜する際に用いるスパッタリングガスは水素、水、水
酸基又は水素化物等の不純物が除去された高純度ガスを用いることが好ましい。
【０１２７】
まず、減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を
除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基
板１０１に設けられた第１の下地絶縁膜１０２上に第１の酸化物半導体層１２３を成膜す
る。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポ
ンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排
気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。ク
ライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）等水素原子を
含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室
で成膜した第１の酸化物半導体層１２３に含まれる不純物の濃度を低減できる。
【０１２８】
また、第１の下地絶縁膜１０２と第１の酸化物半導体層１２３を大気に解放せずに連続的
に形成してもよい。第１の下地絶縁膜１０２と第１の酸化物半導体層１２３とを大気に曝
露せずに連続して形成すると、第１の下地絶縁膜１０２表面に水素や水分等の不純物が付
着することを防止することができる。
【０１２９】
第１の酸化物半導体層１２３形成後に、第１の下地絶縁膜１０２（特に第１の上層下地絶
縁膜１０２ｂ）から第１の酸化物半導体層１２３へ酸素を供給するための熱処理を行う。
熱処理において、加熱温度は１５０℃以上４５０℃以下、熱処理時間を熱処理時間Ｔ１と
する。熱処理時間Ｔ１は、１時間以上１５時間以下とする。
【０１３０】
酸素供給のための熱処理は、第１の酸化物半導体層１２３の形成後であれば、島状の第１
の酸化物半導体層１０３の形成前に行ってもよく、形成後に行ってもよい。
【０１３１】
熱処理は大気雰囲気中、又は減圧雰囲気中等で行うことができる。例えば、熱処理装置の
一つである電気炉に第１の下地絶縁膜１０２及び第１の酸化物半導体層１２３を形成した
基板１０１を導入し、第１の酸化物半導体層１２３に対して大気雰囲気中２００℃におい
て１時間の加熱処理を行う。
【０１３２】
次いで、第１の酸化物半導体層１２３を島状に加工して、島状の第１の酸化物半導体層１
０３を形成する。次いで、当該島状の第１の酸化物半導体層１０３及び第１の下地絶縁膜
１０２を覆う第１の導電膜１２４を形成する（図２（Ｃ）参照）。
【０１３３】
第１の導電膜１２４として、上述の第１のソース電極及び第１のドレイン電極である電極
１０４ａ及び電極１０４ｂの材料の膜を、スパッタリング法等で形成する。本実施の形態
では、第１の導電膜１２４として、膜厚３０ｎｍのタングステン膜をスパッタリング法に
て形成する。
【０１３４】
次いで、第１の導電膜１２４の一部を除去することにより、第１のソース電極及び第１の
ドレイン電極である電極１０４ａ及び電極１０４ｂを形成する（図２（Ｄ）参照）。より
具体的には、第１の導電膜１２４上にレジストマスクを形成し、当該レジストマスクを用
いて、第１の導電膜１２４の一部を選択的にエッチングする。第１の導電膜１２４の一部
を選択的にエッチング後、当該レジストマスクを除去して、第１のソース電極及び第１の
ドレイン電極である電極１０４ａ及び電極１０４ｂを形成する。第１の導電膜１２４の一
部を選択的にエッチングして形成される電極１０４ａ及び電極１０４ｂ間の距離を、第１
の距離Ｄ１とする。すなわち、第１のソース電極及び第１のドレイン電極である電極１０
４ａ及び電極１０４ｂは、第１の距離Ｄ１離れて形成される。
【０１３５】
次いで、第１の酸化物半導体層１０３、第１のソース電極及び第１のドレイン電極である
電極１０４ａ及び電極１０４ｂを覆って、第１のゲート絶縁膜１０５を形成する（図２（
Ｆ）参照）。
【０１３６】
なお、第１のゲート絶縁膜１０５の被覆性を向上させるために、第１の酸化物半導体層１
０３表面にも上記平坦化処理を行ってもよい。特に第１のゲート絶縁膜１０５として膜厚
の薄い絶縁層を用いる場合、第１の酸化物半導体層１０３表面の平坦性が良好であること
が好ましい。
【０１３７】
第１のゲート絶縁膜１０５の厚さは、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、
ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができ
る。また、第１のゲート絶縁膜１０５は、スパッタリングターゲット表面に対し、概略垂
直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装
置を用いて成膜してもよい。
【０１３８】
なお、第１のゲート絶縁膜１０５として、酸化シリコン膜または、酸化窒化シリコンをＣ
ＶＤ法で形成する際、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的に
は１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大
きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加する
ことで行うことが好ましい。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加するこ
とで行うこともできる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的
に印加される連続発振とすることができる。１ＧＨｚ以上のマイクロ波を用いて形成した
酸化シリコン膜または、酸化窒化シリコンは、第１のゲート絶縁膜１０５の膜中および第
１の酸化物半導体層１０３との界面の固定電荷が、通常のプラズマＣＶＤで成膜した酸化
シリコン膜、または酸化窒化シリコンより少ない。そのためトランジスタの閾値電圧等の
電気特性の信頼を高くすることができる。
【０１３９】
また、第１のゲート絶縁膜１０５は、単層でも積層でもよいが、第１の酸化物半導体層１
０３に近い方から順に、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸
素が存在する絶縁層（第１の下層ゲート絶縁膜１０５ａ）、及び、水素、水分、水素化物
、または水酸化物等の不純物や、酸素に対するバリア性を有する絶縁層（第１の上層ゲー
ト絶縁膜１０５ｂ）の積層であると、第１の酸化物半導体層１０３に酸素を供給、かつ、
第１の酸化物半導体層１０３からの酸素の脱離を抑制することができるので好適である。
本実施の形態では、第１のゲート絶縁膜１０５として、第１の下層ゲート絶縁膜１０５ａ
と第１の上層ゲート絶縁膜１０５ｂの積層を用いる。
【０１４０】
また、第１のゲート絶縁膜１０５を形成する前に、酸素、一酸化二窒素、もしくは希ガス
（代表的にはアルゴン）等を用いたプラズマ処理により、第１の酸化物半導体層１０３の
表面に付着した水分や有機物等の不純物を除去することが好ましい。
【０１４１】
次に、第１のゲート絶縁膜１０５上に、第１のゲート電極１０６を形成するための第２の
導電膜１２６を形成する（図２（Ｆ）参照）。本実施の形態では、第２の導電膜１２６と
して、膜厚２０ｎｍの窒化タンタル膜及び膜厚１３５ｎｍのタングステン膜を積層する。
【０１４２】
次いで、フォトリソグラフィ工程により、第２の導電膜１２６の一部を選択的にエッチン
グして、第１のゲート幅Ｇ１を有する第１のゲート電極１０６を形成する（図３（Ａ）参
照）。
【０１４３】
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマ
スクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程
が含まれているものとする。
【０１４４】
第２の導電膜１２６の一部を選択的にエッチングして、第１のゲート電極１０６を形成す
るためのレジストマスクは、印刷法やインクジェット法で形成してもよい。レジストマス
クをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減で
きる。
【０１４５】
また、第１のゲート電極１０６を形成するためのエッチングは、ドライエッチング法でも
ウェットエッチング法でもよく、両方を用いてもよい。なお、微細なパターンを形成する
ためには、異方性エッチングが可能なドライエッチング法を用いることが好ましい。
【０１４６】
第２の導電膜１２６のエッチングをドライエッチング法で行う場合は、エッチングガスと
してハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例とし
ては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四
塩化炭素（ＣＣｌ４）等を代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫
黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）等を代
表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また
用いるエッチング用ガスに不活性ガスを添加してもよい。また、ドライエッチング法とし
ては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（
Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチ
ング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条
件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電
極温度等）を適宜調節する。
【０１４７】
次に、第１のゲート絶縁膜１０５及び第１のゲート電極１０６を覆って、第１の層間絶縁
膜１０７及び第２の層間絶縁膜１０８を形成する（図３（Ｂ）参照）。以上のようにして
、第１のトランジスタ１００が作製される。
【０１４８】
図３（Ｂ）に示す第１のトランジスタ１００では、第１のソース電極及び第１のドレイン
電極のである電極１０４ａ及び電極１０４ｂとの距離である第１の距離Ｄ１は、第１のゲ
ート電極１０６のゲート幅Ｇ１よりも短い。そのため、第１のトランジスタ１００におい
て、第１のチャネル形成領域の長さＬ１（チャネル長Ｌ１）は、第１のソース電極及び第
１のドレイン電極である電極１０４ａ及び電極１０４ｂの距離である第１の距離Ｄ１と同
等である。
【０１４９】
第１の層間絶縁膜１０７は、第１の上層ゲート絶縁膜１０５ｂ、第１の下層下地絶縁膜１
０２ａと同様の材料及び方法で形成することができる。第１の層間絶縁膜１０７は、酸化
アルミニウム等の、水素、水分、水素化物、または水酸化物等の不純物や、酸素に対する
バリア性を有する材料を用いることが好ましい。本実施の形態では、第１の層間絶縁膜１
０７としてスパッタリング法により酸化アルミニウム膜を膜厚７０ｎｍの厚さで形成する
。さらに、酸化アルミニウムを高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ
／ｃｍ３以上）とすることによって、第１のトランジスタ１００に安定な電気特性を付与
することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（Ｘ
ＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１５０】
また、第２の層間絶縁膜１０８は、これまで基板１０１上に形成された層により生じる凹
凸を平坦化できる厚さで形成する。本実施の形態では、第２の層間絶縁膜１０８としてＣ
ＶＤ法により酸化窒化シリコン膜を膜厚４６０ｎｍの厚さで形成する。
【０１５１】
第２の層間絶縁膜１０８の形成後、第２の層間絶縁膜１０８に酸素を供給して第２の層間
絶縁膜１０８を酸素過剰な状態とすると、第２の層間絶縁膜１０８から第１の酸化物半導
体層１０３へ酸素を供給できるので好適である。
【０１５２】
第１の層間絶縁膜１０７及び第２の層間絶縁膜１０８を形成後、第１の下地絶縁膜１０２
と同様の材料及び同様の工程にて、第２の下地絶縁膜１１２（第２の下層下地絶縁膜１１
２ａ及び第２の上層下地絶縁膜１１２ｂ）を形成する。ただし、上述のように、第１の層
間絶縁膜１０７及び第２の層間絶縁膜１０８が、第２の下地絶縁膜１１２（第２の下層下
地絶縁膜１１２ａ及び第２の上層下地絶縁膜１１２ｂ）として機能するのであれば、第２
の下地絶縁膜１１２は形成しなくてもよい。
【０１５３】
第２の下地絶縁膜１１２上に、又は、第２の下地絶縁膜１１２を形成しない場合は、第２
の層間絶縁膜１０８上に、第２の酸化物半導体層１３３を形成する（図３（Ｂ）参照）。
第２の酸化物半導体層１３３は、第１の酸化物半導体層１２３と同様の材料及び同様の工
程で形成すればよい。
【０１５４】
第２の酸化物半導体層１３３形成後に、第２の下地絶縁膜１１２（特に第２の上層下地絶
縁膜１１２ｂ）から第２の酸化物半導体層１３３へ酸素を供給するための熱処理を行う。
熱処理において、熱処理温度は１５０℃以上４５０℃以下、熱処理時間を熱処理時間Ｔ２
とする。熱処理時間Ｔ２は、１時間以上１５時間以下とする。
【０１５５】
第１の酸化物半導体層１２３又は島状の第１の酸化物半導体層１０３の熱処理時間は、熱
処理時間Ｔ１及び熱処理時間Ｔ２の和である。一方、第２の酸化物半導体層１３３又は後
の工程で形成される島状の第２の酸化物半導体層１１３の熱処理時間は、熱処理時間Ｔ２
である。すなわち、第１の酸化物半導体層１２３又は島状の第１の酸化物半導体層１０３
の方が、第２の酸化物半導体層１３３又は島状の第２の酸化物半導体層１１３よりも熱処
理時間が長い。熱処理時間が長いと、層中（バルク中）に少なくとも化学量論的組成比を
超える量の酸素が存在する絶縁層（第１の酸化物半導体層１２３の場合は第１の上層下地
絶縁膜１０２ｂ、第２の酸化物半導体層１３３の場合は第２の上層下地絶縁膜１１２ｂ）
から供給される酸素の量が増大する。よって、第１の酸化物半導体層１２３又は島状の第
１の酸化物半導体層１０３に供給される酸素の量は、第２の酸化物半導体層１３３又は島
状の第２の酸化物半導体層１１３に供給される酸素の量は多い。トランジスタの活性層と
して機能する酸化物半導体層に供給される酸素の量が多いと、トランジスタのしきい値電
圧のプラス方向へのシフト量が多くなる。これにより、第１のトランジスタ１００のしき
い値電圧のプラス方向へのシフト量は、第２のトランジスタ１１０よりも多くなる。
【０１５６】
酸素供給のための加熱処理は、第２の酸化物半導体層１３３の形成後であれば、島状の第
２の酸化物半導体層１１３の形成前に行ってもよく、形成後に行ってもよい。
【０１５７】
加熱処理は大気雰囲気中、又は減圧雰囲気中等で行うことができる。例えば、加熱処理装
置の一つである電気炉に第２の酸化物半導体層１３３までの積層構造を形成した基板１０
１を導入し、第２の酸化物半導体層１３３に対して大気雰囲気中２００℃において５時間
の加熱処理を行う。
【０１５８】
次いで、第２の酸化物半導体層１３３を島状に加工して、島状の第２の酸化物半導体層１
１３を形成する。次いで、当該島状の第２の酸化物半導体層１１３に接して第３の導電膜
１３４を形成する（図３（Ｄ）参照）。第３の導電膜１３４は、第１の導電膜１２４と同
様の材料及び同様の工程で形成すればよい。
【０１５９】
次いで、第３の導電膜１３４の一部を除去することにより、第２のソース電極及び第２の
ドレイン電極である電極１１４ａ及び電極１１４ｂを形成する（図４（Ａ）参照）。第３
の導電膜１３４の一部を除去して第２のソース電極及び第２のドレイン電極である電極１
１４ａ及び電極１１４ｂを形成する方法については、第１のソース電極及び第１のドレイ
ン電極である電極１０４ａ及び電極１０４ｂと同様に形成すればよい。第３の導電膜１３
４の一部を選択的にエッチングして形成される電極１１４ａ及び電極１１４ｂ間の距離を
、第２の距離Ｄ２とする。すなわち、第２のソース電極及び第２のドレイン電極である電
極１１４ａ及び電極１１４ｂは、第２の距離Ｄ２離れて形成される。
【０１６０】
次いで、第２の酸化物半導体層１１３、第２のソース電極及び第２のドレイン電極である
電極１１４ａ及び電極１１４ｂを覆って、第２のゲート絶縁膜１１５を形成する（図４（
Ｂ）参照）。第２のゲート絶縁膜１１５は、第１のゲート絶縁膜１０５と同様の材料及び
同様の工程で形成すればよい。
【０１６１】
次に、第２のゲート絶縁膜１１５上に、第２のゲート電極１１６を形成するための第４の
導電膜１３６を形成する（図４（Ｃ）参照）。第４の導電膜１３６は、第２の導電膜１２
６と同様の材料及び同様の工程で形成すればよい。
【０１６２】
次いで、フォトリソグラフィ工程により、第４の導電膜１３６の一部を選択的にエッチン
グして、第２のゲート幅Ｇ２を有する第２のゲート電極１１６を形成する（図５（Ａ）参
照）。第４の導電膜１３６の一部を選択的にエッチングして、第２のゲート電極１１６を
形成する方法については、第１のゲート電極１０６と同様の方法で形成すればよい。
【０１６３】
次に、第２のゲート絶縁膜１１５及び第２のゲート電極１１６を覆って、第３の層間絶縁
膜１１７及び第４の層間絶縁膜１１８を形成する（図５（Ｂ）参照）。第３の層間絶縁膜
１１７及び第４の層間絶縁膜１１８は、第１の層間絶縁膜１０７及び第２の層間絶縁膜１
０８と同様に形成すればよい。以上のようにして、第２のトランジスタ１１０が作製され
る。
【０１６４】
図５（Ｂ）に示す第２のトランジスタ１１０では、第２のソース電極及び第２のドレイン
電極である電極１１４ａ及び電極１１４ｂとの距離である第２の距離Ｄ２は、第２のゲー
ト電極１１６のゲート幅Ｇ２よりも短い。そのため、第２のトランジスタ１１０において
、第２のチャネル形成領域の長さＬ２（チャネル長Ｌ２）は、第２のソース電極及び第２
のドレイン電極である電極１１４ａ及び電極１１４ｂの距離である第２の距離Ｄ２と同等
である。
【０１６５】
上述のように第１のトランジスタ１００に行われる熱処理時間は、第２のトランジスタ１
１０に行われる熱処理時間よりも長い。これにより、第１のトランジスタ１００の第１の
酸化物半導体層１０３に供給される酸素の量が、第２のトランジスタ１１０の第２の酸化
物半導体層１１３よりも多くなる。そのため、第１のトランジスタ１００のしきい値電圧
のプラス方向へのシフト量は、第２のトランジスタ１１０よりも多くなる。一方、第１の
トランジスタ１００のチャネル長Ｌ１は、第２のトランジスタ１１０のチャネル長Ｌ２よ
りも短い。トランジスタのチャネル長が短くなるほど、トランジスタのしきい値電圧がマ
イナス方向にシフトする。
【０１６６】
本実施の形態では、熱処理時間が長い第１のトランジスタ１００のチャネル長Ｌ１を、熱
処理時間が短い第２のトランジスタ１１０のチャネル長Ｌ２よりも短くなるように作製す
る。これにより、第１のトランジスタ１００及び第２のトランジスタ１１０のしきい値電
圧を同様にすることができる。よって第１のトランジスタ１００及び第２のトランジスタ
１１０の電気的特性を均一化することが可能となる。
【０１６７】
第４の層間絶縁膜１１８を形成後、第１の層間絶縁膜１０７、第２の層間絶縁膜１０８、
第２の下地絶縁膜１１２、第２のゲート絶縁膜１１５、第３の層間絶縁膜１１７、及び、
第４の層間絶縁膜１１８それぞれの一部を除去して、第１のゲート電極１０６に達する開
口部を形成する（図示せず）。第４の層間絶縁膜１１８上に導電膜を形成し、当該導電膜
の一部をエッチング等で除去することにより、第４の層間絶縁膜１１８上に、当該開口部
を介して第１のゲート電極１０６に達する電極１０９を形成することができる（図１参照
）。なお、必要であれば、第４の層間絶縁膜１１８上に、他の電極と電気的に接続する配
線層を設けてもよい。
【０１６８】
なお本実施の形態の第１のトランジスタ１００及び第２のトランジスタ１１０の作製方法
において、活性層として機能する酸化物半導体層形成後に、酸化物半導体層に接してソー
ス電極及びドレイン電極を形成するが、本実施の形態はこれに限定されない。当該ソース
電極及びドレイン電極を形成後、当該ソース電極及びドレイン電極に接して、当該酸化物
半導体層を形成してもよい。
【０１６９】
さらに階層化を進め３階層以上の多階層の半導体装置を作製する場合には、第４の層間絶
縁膜１１８を形成後、さらに下地絶縁膜を形成し、同様の手順で多階層の半導体装置を作
製すればよい。
【０１７０】
本実施の形態により、酸化物半導体トランジスタを三次元的に階層化して積層する半導体
装置において、電気特性が均一な酸化物半導体トランジスタを得ることができる。
【０１７１】
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２で述べた半導体装置とは異なる構成を
有する半導体装置について述べる。
【０１７２】
本実施の形態１及び実施の形態２に示す酸化物半導体トランジスタは、ゲート絶縁膜を介
して酸化物半導体層の片側にだけ存在するゲート電極を少なくとも有していればよいが、
本実施の形態の酸化物半導体トランジスタでは、酸化物半導体層を間に挟んで存在する一
対のゲート電極を有していてもよい。酸化物半導体トランジスタが、酸化物半導体層を間
に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には信号線が接
続され、他方のゲート電極（バックゲートともいう）は、電気的に絶縁しているフローテ
ィングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者
の場合、一対の電極に、同じ高さの電位が与えられていてもよいし、バックゲートにのみ
接地電位等の固定の電位が与えられていてもよい。バックゲートに与える電位の高さを制
御することで、酸化物半導体トランジスタのしきい値電圧を制御することができる。酸化
物半導体トランジスタのしきい値電圧を制御することにより、酸化物半導体トランジスタ
をノーマリオフに維持することが容易となる。
【０１７３】
図６に、図１とは異なる構成を有する半導体装置の断面を示す。図６に示される半導体装
置において、第１のトランジスタ１２０は、図１に示す第１のトランジスタ１００に、第
１の酸化物半導体層１０３を挟んで第１のゲート電極１０６の反対側（基板１０１側）に
別のゲート電極（第１のバックゲート１２１）を設けたものである。第１のバックゲート
１２１を設けることにより、第１のトランジスタ１００のしきい値電圧を制御することが
より容易となる。また第１のバックゲート１２１を設けた場合、第１の下地絶縁膜１０２
（第１の下層下地絶縁膜１０２ａ及び第１の上層下地絶縁膜１０２ｂ）は、ゲート絶縁膜
としても機能する。
【０１７４】
また図６に示される半導体装置において、第２のトランジスタ１３０は、図１に示す第２
のトランジスタ１１０に、第２の酸化物半導体層１１３を挟んで第２のゲート電極１１６
の反対側（第２の層間絶縁膜１０８側）に別のゲート電極（第２のバックゲート１３１）
を設けたものである。第２のバックゲート１３１を設けることにより、第２のトランジス
タ１３０のしきい値電圧を制御することがより容易となる。また第２のバックゲート１３
１を設けた場合、第２の下地絶縁膜１１２（第２の下層下地絶縁膜１１２ａ及び第２の上
層下地絶縁膜１１２ｂ）は、ゲート絶縁膜としても機能する。
【０１７５】
本実施の形態により、酸化物半導体トランジスタを三次元的に階層化して積層する半導体
装置において、電気特性が均一な酸化物半導体トランジスタを得ることができる。
【０１７６】
［実施の形態４］
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構成を有する半導体装置に
ついて述べる。
【０１７７】
図７に、図１及び図６とは異なる構成の半導体装置の断面を示す。図１及び図６に示す酸
化物半導体トランジスタは、ソース電極及びドレイン電極の距離が、ゲート電極のゲート
幅よりも短いので、チャネル形成領域の長さ（チャネル長）は、ソース電極及びドレイン
電極間の距離がチャネル長と等しい。一方、図７に示す酸化物半導体トランジスタでは、
ゲート電極のゲート幅がソース電極及びドレイン電極の距離よりも短いので、ゲート電極
のゲート幅がチャネル長と等しくなる。
【０１７８】
上述のように、本明細書中において、酸化物半導体層中のソース電極と接する領域である
ソース領域、及び、酸化物半導体層中のドレイン電極と接する領域であるドレイン領域と
の間の領域で、ゲート電極と重畳する領域を、チャネル形成領域という。本実施の形態に
おいて、チャネル形成領域の長さ（チャネル長）とは、ソース電極及びドレイン電極の距
離、並びに、ゲート電極のゲート幅のうち、どちらか短い方となる。
【０１７９】
図７（Ａ）に示す半導体装置において、第１のトランジスタ１２５は、ゲート幅が第１の
ソース電極及び第１のドレイン電極である電極１０４ａ及び電極１０４ｂ間の距離よりも
短い第１のゲート電極１４６を有している。第１のトランジスタ１２５において、チャネ
ル形成領域のチャネル長Ｌ３は、第１のゲート電極１４６のゲート幅と同等である。
【０１８０】
また図７（Ａ）に示す半導体装置において、第２のトランジスタ１３５は、ゲート幅が第
２のソース電極及び第２のドレイン電極である電極１１４ａ及び電極１１４ｂ間の距離よ
りも短い第２のゲート電極１５６を有している。第２のトランジスタ１３５において、チ
ャネル形成領域のチャネル長Ｌ４は、第２のゲート電極１５６のゲート幅と同等である。
【０１８１】
図１に示す第１のトランジスタ１００及び第２のトランジスタ１１０と同様に、図７（Ａ
）に示される第１のトランジスタ１２５のチャネル長Ｌ３は、第２のトランジスタ１３５
のチャネル長よりも短い。しかしながら、先に作製される第１のトランジスタ１２５の熱
処理時間は、後に作製される第２のトランジスタ１３５の熱処理時間よりも長い。これに
より、第１のトランジスタ１２５の第１の酸化物半導体層１０３に供給される酸素の量が
、第２のトランジスタ１３５の第２の酸化物半導体層１１３よりも多くなる。そのため、
第１のトランジスタ１２５のしきい値電圧のプラス方向へのシフト量は、第２のトランジ
スタ１３５よりも多くなる。これにより、第１のトランジスタ１２５及び第２のトランジ
スタ１３５のしきい値電圧を同様にすることができる。よって第１のトランジスタ１２５
及び第２のトランジスタ１３５の電気的特性を均一化することが可能となる。
【０１８２】
図７（Ｂ）に示す第１のトランジスタ１２７及び第２のトランジスタ１３７は、それぞれ
、図７（Ａ）に示す第１のトランジスタ１２５及び第２のトランジスタ１３５にバックゲ
ートを設けた例である。
【０１８３】
図７（Ｂ）に示す第１のトランジスタ１２７は、第１の酸化物半導体層１０３を挟んで第
１のゲート電極１４６の反対側（基板１０１側）に別のゲート電極（第１のバックゲート
１２２）を設けたものである。第１のバックゲート１２２を設けることにより、第１のト
ランジスタ１２７のしきい値電圧を制御することがより容易となる。また第１のバックゲ
ート１２２を設けた場合、第１の下地絶縁膜１０２（第１の下層下地絶縁膜１０２ａ及び
第１の上層下地絶縁膜１０２ｂ）は、ゲート絶縁膜としても機能する。
【０１８４】
図７（Ｂ）に示す第２のトランジスタ１３７は、第２の酸化物半導体層１１３を挟んで第
２のゲート電極１５６の反対側（第２の層間絶縁膜１０８側）に別のゲート電極（第２の
バックゲート１３２）を設けたものである。第２のバックゲート１３２を設けることによ
り、第２のトランジスタ１３７のしきい値電圧を制御することがより容易となる。また第
２のバックゲート１３２を設けた場合、第２の下地絶縁膜１１２（第２の下層下地絶縁膜
１１２ａ及び第２の上層下地絶縁膜１１２ｂ）は、ゲート絶縁膜としても機能する。
【０１８５】
なお、図７（Ａ）及び図７（Ｂ）に示す第１の酸化物半導体層１０３及び第２の酸化物半
導体層１１３それぞれにおいて、チャネル形成領域とソース領域の間の領域、及び、チャ
ネル形成領域とドレイン領域の間の領域をオフセット領域という。
【０１８６】
図７（Ａ）に示す第１のトランジスタ１２５及び第２のトランジスタ１３５のそれぞれ、
並びに、図７（Ｂ）に示す第１のトランジスタ１２７及び第２のトランジスタ１３７のそ
れぞれにおいて、上述のオフセット領域を設けることにより、ゲート電極とソース電極間
に生じる寄生容量を低減することができる。また、ゲート電極とドレイン電極間に生じる
寄生容量を低減することができる。
【０１８７】
また、第１の酸化物半導体層１０３及び第２の酸化物半導体層１１３それぞれに、第１の
ゲート電極１０６及び第２のゲート電極１１６それぞれをマスクとして、酸化物半導体の
導電性を変化させる不純物元素が添加される場合は、ソース領域及びチャネル形成領域と
の間のオフセット領域、並びに、ドレイン領域及びチャネル形成領域との間のオフセット
領域に、自己整合的に低抵抗領域が形成される。当該低抵抗領域が形成されると、第１の
トランジスタ１２５及び第２のトランジスタ１３５のそれぞれ、並びに、第１のトランジ
スタ１２７及び第２のトランジスタ１３７のそれぞれのオン抵抗を低減し、動作速度を向
上させることができる。
【０１８８】
なお本実施の形態では、第１のトランジスタ及び第２のトランジスタと、２つの酸化物半
導体トランジスタを積層（集積化）した例について説明したが、酸化物半導体トランジス
タの数はこれに限定されない。酸化物半導体トランジスタを３つ以上積層して、多階層の
半導体装置を作製する場合は、上階層に設けられる酸化物半導体トランジスタほどチャネ
ル長が長くなるように作製すればよい。
【０１８９】
本実施の形態により、酸化物半導体トランジスタを三次元的に階層化して積層する半導体
装置において、電気特性が均一な酸化物半導体トランジスタを得ることができる。
【０１９０】
［実施の形態５］
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込
み回数にも制限の無い半導体装置（記憶装置）について説明する。
【０１９１】
図８及び図９に、酸化物半導体とは異なる禁制帯幅を持つ半導体を用いたトランジスタ、
及び、酸化物半導体トランジスタを三次元的に階層化して積層する半導体装置の構成を示
す。図８に、当該半導体装置の断面図を、図９（Ａ）に当該半導体装置の平面図を、図９
（Ｂ）に当該半導体装置の回路図をそれぞれ示す。ここで、図８は、図９（Ａ）のＡ−Ｂ
、及びＣ−Ｄにおける断面に相当する。なお、図９（Ａ）においては、図８に示す半導体
装置の一部の構成要素の記載を省略している。
【０１９２】
図８に示す半導体装置は、下から順に、酸化物半導体とは異なる禁制帯幅を持つ半導体を
用いたトランジスタ（第３のトランジスタ６６０とする）、酸化物半導体層を用いた第１
のトランジスタ１００、第３のトランジスタ６６０と同様の構造を有する第４のトランジ
スタ６７０、酸化物半導体層を用い、第１のトランジスタ１００よりチャネル長の長い第
２のトランジスタ１１０を積層（集積化）した半導体装置である。
【０１９３】
図８では、図１に示す第１のトランジスタ１００及び第２のトランジスタ１１０を用いた
が、第１のトランジスタ１００及び第２のトランジスタ１１０の代わりに、図６に示す第
１のトランジスタ１２０及び第２のトランジスタ１３０、図７（Ａ）に示す第１のトラン
ジスタ１２５及び第２のトランジスタ１３５、又は、図７（Ｂ）に示す第１のトランジス
タ１２７及び第２のトランジスタ１３７を用いてもよいのは言うでもない。
【０１９４】
ここで、第３のトランジスタ６６０の半導体層は、酸化物半導体とは異なる禁制帯幅を持
つ半導体で形成される層である。このような半導体として、例えば、シリコンが挙げられ
る。酸化物半導体層以外の半導体層を用いたトランジスタは、高速動作が容易である。一
方で、酸化物半導体層を用いたトランジスタは、その特性により長時間の電荷保持を可能
とする。
【０１９５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、半導
体装置に用いられる材料や半導体装置の構造等、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
【０１９６】
図８における第３のトランジスタ６６０は、酸化物半導体層とは異なる禁制帯幅を持つ半
導体層（例えば、シリコン等）を含む基板６００に設けられたチャネル形成領域６１６と
、チャネル形成領域６１６を挟むように設けられた不純物領域６２０と、チャネル形成領
域６１６上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に設けられたゲー
ト電極６１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を
有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある
。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領
域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において
、ソース電極との記載には、ソース領域が含まれうる。
【０１９７】
基板６００上には第３のトランジスタ６６０を囲むように素子分離絶縁層６０６が設けら
れており、第３のトランジスタ６６０を覆うように絶縁層６３０が設けられている。なお
、第３のトランジスタ６６０において、ゲート電極６１０の側面に側壁絶縁層（サイドウ
ォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域６２０としてもよい。
なお、素子分離絶縁層６０６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  
Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等
の素子分離技術を用いて形成することができる。
【０１９８】
単結晶半導体基板を用いた第３のトランジスタ６６０は、高速動作が可能である。このた
め、当該トランジスタを読み出し用のトランジスタとして用いることで、情報（データ）
の読み出しを高速に行うことができる。第３のトランジスタ６６０を覆うように絶縁層を
２層形成し、第１のトランジスタ１００及び容量素子６６４の形成前の処理として、該絶
縁層２層にＣＭＰ処理を施して、平坦化した絶縁層６３０を形成し、同時にゲート電極６
１０の上面を露出させる。
【０１９９】
絶縁層６３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化
窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウム等の無機絶縁材料を用いる
ことができる。絶縁層６３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成
することができる。
【０２００】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法等の湿式法によって絶縁層６
３０を形成してもよい。
【０２０１】
なお、本実施の形態において、絶縁層６３０として酸化シリコン膜を用いる。
【０２０２】
絶縁層６３０表面において、酸化物半導体層６４４形成領域に、平坦化処理を行うことが
好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（
好ましくは絶縁層６３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層６３０上に酸化物
半導体層６４４を形成する。
【０２０３】
なお不純物領域６２０は、絶縁層６３０、後述する第１の下層下地絶縁膜１０２ａ、及び
、第１の上層下地絶縁膜１０２ｂに設けられた開口部を介して、第１の上層下地絶縁膜１
０２ｂ上に設けられた電極６５３と電気的に接続されている。電極６５３は、電極１０４
ａ及び電極１０４ｂと同様の材料及び同様の工程にて形成される。
【０２０４】
第１のトランジスタ１００の電極１０４ａと第３のトランジスタ６６０のゲート電極６１
０は、第１の下層下地絶縁膜１０２ａ及び第１の上層下地絶縁膜１０２ｂに設けられた開
口部を介して電気的に接続されている。
【０２０５】
また、第１の下層ゲート絶縁膜１０５ａ、第１の上層ゲート絶縁膜１０５ｂ、第１の層間
絶縁膜１０７、及び第２の層間絶縁膜１０８を介して、第１のトランジスタ１００の電極
１０４ａと重畳する領域には、配線６５４が設けられており、電極１０４ａ、第１の下層
ゲート絶縁膜１０５ａ、第１の上層ゲート絶縁膜１０５ｂ、第１の層間絶縁膜１０７、及
び第２の層間絶縁膜１０８、配線６５４とによって、容量素子６６４が構成される。すな
わち、第１のトランジスタ１００の電極１０４ａは、容量素子６６４の一方の電極として
機能し、配線６５４は、容量素子６６４の他方の電極として機能する。なお、容量素子６
６４を設けない構成とすることもできる。
【０２０６】
第１のトランジスタ１００及び容量素子６６４の上には、第２の酸化物半導体層１１３を
活性層とする第２のトランジスタ１１０が設けられている。第２のトランジスタ１１０の
電極１１４ｂは、第１の下層ゲート絶縁膜１０５ａ、第１の上層ゲート絶縁膜１０５ｂ、
第１の層間絶縁膜１０７、第２の層間絶縁膜１０８、第２の下層下地絶縁膜１１２ａ、及
び、第２の上層下地絶縁膜１１２ｂに設けられた開口部を介して、第３のトランジスタ６
６０と同様の構造を有する第４のトランジスタ６７０のゲート電極６１０と電気的に接続
されている。なお、第４のトランジスタ６７０の構造は第３のトランジスタ６６０の構造
と同様のため、詳細な説明は省略する。
【０２０７】
また、第２の下層ゲート絶縁膜１１５ａ、第２の上層ゲート絶縁膜１１５ｂ、第３の層間
絶縁膜１１７、及び第４の層間絶縁膜１１８を介して、第２のトランジスタ１１０の電極
１１４ｂと重畳する領域には、配線６７４が設けられており、電極１１４ｂ、第２の下層
ゲート絶縁膜１１５ａ、第２の上層ゲート絶縁膜１１５ｂ、第３の層間絶縁膜１１７、及
び第４の層間絶縁膜１１８と、配線６７４とによって、容量素子６８４が構成される。す
なわち、第２のトランジスタ１１０の電極１１４ｂは、容量素子６８４の一方の電極とし
て機能し、配線６７４は、容量素子６８４の他方の電極として機能する。なお、容量素子
６８４を設けない構成とすることもできる。
【０２０８】
また第２のトランジスタ１１０及び容量素子６８４上には、絶縁層６５２が設けられてい
る。また絶縁層６５２上に必要に応じて配線を設けてもよい。
【０２０９】
図８及び図９（Ａ）において、第１のトランジスタ１００及び第３のトランジスタ６６０
、並びに、第２のトランジスタ１１０及び第４のトランジスタ６７０は、それぞれ、少な
くとも一部が重畳するように設けられている。例えば、第３のトランジスタ６６０のソー
ス領域またはドレイン領域と、第１のトランジスタ１００の第１の酸化物半導体層１０３
の一部が重畳するように設けられているのが好ましい。また、例えば、第１のトランジス
タ１００及び容量素子６６４が、第３のトランジスタ６６０の少なくとも一部と重畳する
ように設けられている。例えば、容量素子６６４の配線６５４は、第３のトランジスタ６
６０のゲート電極６１０と少なくとも一部が重畳して設けられている。このような平面レ
イアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、
高集積化を図ることができる。
【０２１０】
以上のような構成とすることで、高速動作性能を有する、酸化物半導体とは異なる禁制帯
幅を用いたトランジスタ、及び、オフ電流が極めて小さい、酸化物半導体層を用いたトラ
ンジスタとを三次元的に階層化した、低消費電力化が可能な高速動作の半導体装置（記憶
装置）を得ることができる。
【０２１１】
次に、図８及び図９（Ａ）に対応する回路構成の一例を図９（Ｂ）に示す。
【０２１２】
図９（Ｂ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）と第３のトランジスタ６６０のソ
ース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）と第３のトランジス
タ６６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌ
ｉｎｅ）と第１のトランジスタ１００のソース電極またはドレイン電極の一方とは、電気
的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、第１のトランジスタ１００のゲート
電極とは、電気的に接続されている。そして、第３のトランジスタ６６０のゲート電極と
、第１のトランジスタ１００のソース電極またはドレイン電極の一方は、容量素子６６４
の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子６６４
の電極の他方は電気的に接続されている。
【０２１３】
図９（Ｂ）に示す半導体装置では、第３のトランジスタ６６０のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、データの書き込み、保持、読み出しが可能
である。
【０２１４】
データの書き込み及び保持について説明する。まず、第４の配線の電位を、第１のトラン
ジスタ１００がオン状態となる電位にして、第１のトランジスタ１００をオン状態とする
。これにより、第３の配線の電位が、第３のトランジスタ６６０のゲート電極、及び容量
素子６６４に与えられる。すなわち、第３のトランジスタ６６０のゲート電極には、所定
の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以
下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
その後、第４の配線の電位を、第１のトランジスタ１００がオフ状態となる電位にして、
第１のトランジスタ１００をオフ状態とすることにより、第３のトランジスタ６６０のゲ
ート電極に与えられた電荷が保持される（保持）。
【０２１５】
第１のトランジスタ１００のオフ電流は極めて小さいため、第３のトランジスタ６６０の
ゲート電極の電荷は長時間にわたって保持される。
【０２１６】
次にデータの読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、第３のトランジスタ６６０
のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、第
３のトランジスタ６６０をｎチャネル型とすると、第３のトランジスタ６６０のゲート電
極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、第
３のトランジスタ６６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけ
のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、第３のトランジスタ６６０を「オン状態」とするために必要な第５の配線の電位をいう
ものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０
とすることにより、第３のトランジスタ６６０のゲート電極に与えられた電荷を判別でき
る。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の
配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、第３のトランジスタ６６０は「オン状態」
となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔ
ｈ＿Ｌ）となっても、第３のトランジスタ６６０は「オフ状態」のままである。このため
、第２の配線の電位を見ることで、保持されているデータを読み出すことができる。
【０２１７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルのデータのみを読
み出せることが必要になる。このようにデータを読み出さない場合には、ゲート電極の状
態にかかわらず第３のトランジスタ６６０が「オフ状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかか
わらず第３のトランジスタ６６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌ
より大きい電位を第５の配線に与えればよい。
【０２１８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたりデータを保持するこ
とが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたってデータを保持することが可能である。
【０２１９】
また、本実施の形態に示す半導体装置では、情報（データ）の書き込みに高い電圧を必要
とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティ
ングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要が
ないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に
係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限
はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によっ
て、情報（データ）の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２２０】
上述のように、酸化物半導体トランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、酸化物半導体トランジスタをオフ状態とすることで、酸化物半導体ト
ランジスタのソースまたはドレインの一方と電気的に接続されたノードの電荷（データ）
を長時間にわたって保持することが可能となる。
【０２２１】
以上、本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等を適宜組
み合わせて用いることができる。
【０２２２】
［実施の形態６］
本実施の形態では、実施の形態５で述べた半導体装置を有するＣＰＵ（Ｃｅｎｔｒａｌ  
Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）について、以下に説明する。
【０２２３】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉ
ｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ
１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジ
スタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ
Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（Ｒ
ＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板等
を用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても
よい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎ
ず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２２４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２２５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２２６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
【０２２７】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、複数のメモリセルが設けられてい
る。レジスタ１１９６の複数のメモリセルのそれぞれとして、図９（Ｂ）に示した半導体
装置を用いることができる。
【０２２８】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２２９】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明
を行う。
【０２３０】
図１１（Ｂ）に示す半導体装置は、スイッチング素子１１４１と、メモリセル１１４２を
複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には
、図９（Ｂ）に示す半導体装置を用いることができる。メモリセル群１１４３が有する各
メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖ
ＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２に
は、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２３１】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体トランジスタを用い
ており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチン
グが制御される。当該酸化物半導体トランジスタとして、図１に示す第１のトランジスタ
１００、図１に示す第２のトランジスタ１１０、図６に示す第１のトランジスタ１２０、
図６に示す第２のトランジスタ１３０、図７（Ａ）に示す第１のトランジスタ１２５、図
７（Ａ）に示す第２のトランジスタ１３５、図７（Ｂ）に示す第１のトランジスタ１２７
、又は、図７（Ｂ）に示す第２のトランジスタ１３７を用いてもよい。
【０２３２】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
【０２３３】
また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
【０２３４】
また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、半導体
装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各
メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２３５】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボード等の入力装置への
情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費
電力を低減することができる。
【０２３６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２３７】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子
）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向
きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素
子である。したがって、本実施の形態で示す酸化物半導体等のワイドバンドギャップ半導
体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係
る半導体装置との対比を示す。
【０２３８】
【表１】
2018037675.tif 000003
【０２３９】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微小とはいえ、メモリの大容量化によって消費電力が増大してしまうとい
った問題がある。
【０２４０】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
【０２４１】
さらに、ＭＴＪ素子はビット当たりの材料コストから見ても高価である。
【０２４２】
一方、上述の酸化物半導体等のワイドバンドギャップ半導体を用いたトランジスタは、チ
ャネルを形成する半導体が金属酸化物であること以外は、素子構造や動作原理がシリコン
ＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受
けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路
と非常に整合性が良いといえる。
【０２４３】
また、上述の酸化物半導体等のワイドバンドギャップ半導体を用いたトランジスタとシリ
コンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニ
クスデバイスに比べて、耐熱性、３Ｄ化（三層以上の積層構造化）、磁界耐性、書き込み
電力量等多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、複数のプ
ロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについ
て競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシ
ステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。
【０２４４】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いた半
導体装置を利用することで、半導体装置の省電力化が実現可能となる。
【０２４５】
以上、本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等を適宜組
み合わせて用いることができる。
【０２４６】
［実施の形態７］
実施の形態６ではＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａ
ｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍ
ａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。本実施の形態におい
ては、トランジスタの階層構造を用いたＦＰＧＡに代表されるプログラマブル論理デバイ
ス（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ：ＰＬＤ）について説明する
。
【０２４７】
ＰＬＤは、製造後に購入者や設計者が構成を設定（コンフィギュレーション）することが
できる集積回路であり、出荷後に部分的に設計を再構築することができる。プログラム可
能な論理コンポーネントである論理ブロックを複数有し、これらを相互接続する再構築が
可能な配線層を有する。これにより複数の論理ブロックを組み合わせて複雑な論理回路を
構成することができ、また再構成することができる。
【０２４８】
論理ブロックは、例えば、ルックアップテーブル（ＬＵＴ）等を用いて構成されている。
ルックアップテーブルは、入力信号に対して、設定データに応じた演算処理を行い出力信
号とする。ここで、設定データは、各論理ブロックに対応して設けられた記憶回路に記憶
される。つまり、当該記憶回路に記憶されたデータに応じて、ルックアップテーブルは異
なる演算処理を行うことができる。そのため、論理ブロックの機能は、当該記憶回路に特
定の設定データを記憶させることで特定することができる。
【０２４９】
上記の当該ルックアップテーブルの設定データ等をコンフィギュレーションデータと呼ぶ
。また、各論理ブロックに対応して設けられ、コンフィギュレーションデータを記憶する
記憶回路をコンフィギュレーションメモリと呼ぶ。更に、コンフィギュレーションデータ
をコンフィギュレーションメモリに記憶させることをコンフィギュレーションと呼ぶ。特
に、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換
える（更新）することをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じ
た回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム
）し、コンフィギュレーションを行うことで実現できる。
【０２５０】
ＰＬＤは、一般には、ＰＬＤを有する半導体装置の動作を停止した状態でコンフィギュレ
ーションを行う（静的コンフィギュレーション）。一方、ＰＬＤの特徴をより活かすため
、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）
こともできる。
【０２５１】
ＰＬＤは、バグの修正や設計仕様の変更を現場で行うことが可能であり、開発期間や製造
期間を短縮することができ、低コストで製造することができる。
【０２５２】
従来のＰＬＤ９８００は、図１２（Ａ）に示すように、格子状に配置された複数の論理ブ
ロック９８０１、複数の論理ブロック９８０１間に設けられた縦横に延びる複数の配線９
８０４、及び配線９８０４の交点に設けられた複数のスイッチ９８０５とを有する。
【０２５３】
論理ブロック９８０１は、基本回路として、例えば図１２（Ｂ）のような構成を有する。
ＰＬＤの論理を構成するルックアップテーブル（ＬＵＴ）９８０６はＳＲＡＭ９８０２を
有する。図１２（Ｂ）に示すルックアップテーブルは４入力１出力の例であり、４ビット
の入力から１ビットの出力を得る任意の論理回路を構成することができる。フリップフロ
ップ９８０７は、順序回路を構成し、セレクタ９８０８は、順序回路動作と組み合わせ回
路動作を切り換える。
【０２５４】
スイッチ９８０５はトランスファゲート（アナログスイッチ）等により形成され、論理ブ
ロック９８０１におけるＳＲＡＭ９８０２のルックアップテーブルによってオン又はオフ
が決定され、論理ブロック９８０１の任意の接続を実現する。
【０２５５】
本実施の形態においては、ルックアップテーブルに用いるＳＲＡＭ９８０２の代わりに、
実施の形態５で説明した酸化物半導体トランジスタを用いた記憶装置で構成する。これに
より、三次元的に階層化して積層されたＰＬＤを実現できる。
【０２５６】
従来構造においては、図１２（Ａ）に示すように論理ブロックは二次元的に配列していた
。このため、論理回路や配線を形成する領域が限られ、論理ブロックに形成することがで
きる機能が制限されていた。このため、より高度な論理回路を論理ブロック内に構成する
ためには、素子や配線等のさらなる微細化が求められ、コスト増につながっていた。
【０２５７】
しかし、上述したように、例えばルックアップテーブルに用いるＳＲＡＭを酸化物半導体
トランジスタに代え、該酸化物半導体トランジスタを上階層に形成すると、その分下階層
の領域に付加的な回路構成を配置することが可能になる。
【０２５８】
また、平面的に配置が困難な電気回路を上階層と合わせて作り込むことで、より各階層の
回路配置が簡素化され、高密度な集積化を図ることができる。
【０２５９】
特に、開示される発明の一態様で示すトランジスタの階層構造をＰＬＤに用いる場合、実
施の形態５において説明したような、高速動作性能を有し、酸化物半導体とは異なる禁制
帯幅を持つ半導体を用いたトランジスタ、及び、オフ電流が極めて小さい、酸化物半導体
を用いたトランジスタとを組み合わせることが好ましい。酸化物半導体膜を用いたトラン
ジスタを２階層以上の多階層構造とすることで、高密度に集積化した論理ブロックを形成
することができる。
【０２６０】
以上、本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等を適宜組
み合わせて用いることができる。
【０２６１】
［実施の形態８］
先の実施の形態で説明された半導体装置は、さまざまな電気機器（遊技機も含む）に適用
することができる。電気機器としては、テレビ、モニタ等の表示装置、照明装置、デスク
トップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇ
ｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）等の記録媒体に記憶された静止画又は動画を
再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホン
ステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動
車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声
入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波
加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナー等の空調設備、
食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍
冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、等が挙
げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業
用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジン
や、非水系二次電池からの電力を用いて電動機により推進する移動体等も、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電気機器の具体例を図１３に示す。
【０２６２】
図１３（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。先
の実施の形態に示した多階層の半導体装置は、表示部９００３の駆動回路等に適用するが
できる。
【０２６３】
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指等で触れることで、画面操作や、情報を入力すること
ができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操
作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセン
サ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせること
ができる。
【０２６４】
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
【０２６５】
図１３（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装
着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３
０２５等が設けられている。先の実施の形態に示した多階層の半導体装置は、本体３０２
１に内蔵されているメモリやＣＰＵ等に適用するができる。
【０２６６】
さらに、図１３（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持た
せ、携帯電話と連携させれば、乗用車等を運転しながらワイヤレスによるハンズフリーで
の会話も可能である。
【０２６７】
図１３（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、先の実施の形態に示した多階層の半導体装置は、ＣＰＵ
等に用いることにより作製される。あるいは、本体９２０１に含まれるメモリ等に、先の
実施の形態に示した多階層の半導体装置を適用することができる。
【０２６８】
図１４（Ａ）及び図１４（Ｂ）は２つ折り可能なタブレット型端末である。図１４（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０２６９】
図１４（Ａ）及び図１４（Ｂ）に示すような携帯機器においては、画像データの一時記憶
等にメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。当該メモリに、先の実施の
形態に示した多階層の半導体装置を適用することができる。
【０２７０】
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部
９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
９６３１ａの全ての領域がタッチパネルの機能を有する構成としてもよい。例えば、表示
部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂ
を表示画面として用いることができる。
【０２７１】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラス等でふれることで表
示部９６３１ｂにキーボードボタン表示することができる。
【０２７２】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
【０２７３】
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示等の表示の向きを切り
替え、白黒表示やカラー表示の切り替え等を選択できる。省電力モード切り替えスイッチ
９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量
に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけ
でなく、ジャイロ、加速度センサ等の傾きを検出するセンサ等の他の検出装置を内蔵させ
てもよい。
【０２７４】
また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
【０２７５】
図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリ９６３５、ＤＣＤＣコンバータ９６３６を有す
る。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリ９６３５、Ｄ
ＣＤＣコンバータ９６３６を有する構成について示している。
【０２７６】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２７７】
また、この他にも図１４（Ａ）及び図１４（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像等）を表示する機能、カレンダー、日付又は時刻等を表
示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機
能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することが
できる。
【０２７８】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の一面又は二面に効率的なバッテリ９６３５の充電を行う構成とすることがで
きるため好適である。なおバッテリ９６３５としては、リチウム二次電池を用いると、小
型化を図れる等の利点がある。
【０２７９】
また、図１４（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１４（Ｃ
）にブロック図を示し説明する。図１４（Ｃ）には、太陽電池９６３３、バッテリ９６３
５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表
示部９６３１について示しており、バッテリ９６３５、ＤＣＤＣコンバータ９６３６、コ
ンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１４（Ｂ）に示す充放電制御回路９
６３４に対応する箇所となる。
【０２８０】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリ９６３５を充電するための電圧となるようＤＣＤＣ
コンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電
池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３
７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３
１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリ９６３５
の充電を行う構成とすればよい。
【０２８１】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）等の他の発電手段によるバッテ
リ９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信し
て充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成とし
てもよい。
【０２８２】
図１５（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。先の実施の形態に示した多階層の半導体装置を、情報通信を
行うためのＣＰＵやメモリに適用することが可能である。図１５（Ａ）では、先の実施の
形態に示した多階層の半導体装置をＣＰＵ８００４に適用する例を示している。
【０２８３】
表示部８００２は、液晶表示装置、有機ＥＬ素子等の発光素子を各画素に備えた発光装置
、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ
）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の、半導体表示装置を用い
ることができる。
【０２８４】
テレビジョン装置８０００は、受信機やモデム等を備えていてもよい。テレビジョン装置
８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介
して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受
信者）又は双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うこと
も可能である。
【０２８５】
図１５（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、先の実施の形態に示したＣＰＵを用いた電気機器の一例である。具体的に、室内機
８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１５（Ａ）
において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、
ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。あるいは、室内機８２００と
室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示
したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の
高いエアコンディショナーを実現できる。
【０２８６】
図１５（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１５（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。
【０２８７】
図１５（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図
示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の
実施の形態に示したＣＰＵを電気自動車９７００のＣＰＵに用いることができる。
【０２８８】
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止等）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷
情報等）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０
２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネル
ギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、
図示していないが、直流を交流に変換するインバータも内蔵される。
【０２８９】
以上、本実施の形態に示す構成、方法等は、他の実施の形態に示す構成、方法等を適宜組
み合わせて用いることができる。
【実施例】
【０２９０】
図１０（Ａ）及び図１０（Ｂ）に、チャネル長が長い酸化物半導体トランジスタ及びチャ
ネル長の短い酸化物半導体トランジスタにおいて、ゲート電極に印加されるゲート電位Ｖ
ｇ及びドレイン電流Ｉｄとの関係（以下「Ｖｇ−Ｉｄ特性」という）を示す。
【０２９１】
図１０（Ａ）は、チャネル長９．９μｍ、チャネル形成領域の幅（チャネル幅）１０μｍ
の酸化物半導体トランジスタのＶｇ−Ｉｄ特性を示している。一方、図１０（Ｂ）は、チ
ャネル長０．２５μｍ、チャネル幅１０μｍの酸化物半導体トランジスタのＶｇ−Ｉｄ特
性を示している。
【０２９２】
図１０（Ａ）で用いた、チャネル長が長い（９．９μｍ）酸化物半導体トランジスタは、
ゲート電位Ｖｇが０Ｖの時オフ状態であるノーマリオフのトランジスタである。一方、図
１０（Ｂ）で用いた、チャネル長が短い（０．２５μｍ）酸化物半導体トランジスタは、
ゲート電位Ｖｇが０Ｖの時オン状態であるノーマリオンのトランジスタとなる。このよう
に、チャネル長が短くなるほど、しきい値電圧が低くなる。
【０２９３】
以上本実施例により、チャネル長の短いトランジスタは、より低いしきい値電圧を有し、
チャネル長の長いトランジスタは、より高いしきい値電圧を有することが確認された。
【符号の説明】
【０２９４】
１００    第１のトランジスタ
１０１    基板
１０２    第１の下地絶縁膜
１０２ａ    第１の下層下地絶縁膜
１０２ｂ    第１の上層下地絶縁膜
１０３    第１の酸化物半導体層
１０４ａ    電極
１０４ｂ    電極
１０５    第１のゲート絶縁膜
１０５ａ    第１の下層ゲート絶縁膜
１０５ｂ    第１の上層ゲート絶縁膜
１０６    第１のゲート電極
１０７    第１の層間絶縁膜
１０８    第２の層間絶縁膜
１０９    電極
１１０    第２のトランジスタ
１１２    第２の下地絶縁膜
１１２ａ    第２の下層下地絶縁膜
１１２ｂ    第２の上層下地絶縁膜
１１３    第２の酸化物半導体層
１１４ａ    電極
１１４ｂ    電極
１１５    第２のゲート絶縁膜
１１５ａ    第２の下層ゲート絶縁膜
１１５ｂ    第２の上層ゲート絶縁膜
１１６    第２のゲート電極
１１７    第３の層間絶縁膜
１１８    第４の層間絶縁膜
１２０    第１のトランジスタ
１２１    第１のバックゲート
１２２    第１のバックゲート
１２３    第１の酸化物半導体層
１２４    第１の導電膜
１２５    第１のトランジスタ
１２６    第２の導電膜
１２７    第１のトランジスタ
１３０    第２のトランジスタ
１３１    第２のバックゲート
１３２    第２のバックゲート
１３３    第２の酸化物半導体層
１３４    第３の導電膜
１３５    第２のトランジスタ
１３６    第４の導電膜
１３７    第２のトランジスタ
１４６    第１のゲート電極
１４９    電極
１５６    第２のゲート電極
１５９    電極
６００    基板
６０６    素子分離絶縁層
６０８    ゲート絶縁膜
６１０    ゲート電極
６１６    チャネル形成領域
６２０    不純物領域
６３０    絶縁層
６５２    絶縁層
６５３    電極
６５４    配線
６６０    第３のトランジスタ
６６４    容量素子
６７０    第４のトランジスタ
６７４    配線
６８４    容量素子
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３０２１    本体
３０２２    固定部
３０２３    表示部
３０２４    操作ボタン
３０２５    外部メモリスロット
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９０００    テーブル
９００１    筐体
９００２    脚部
９００３    表示部
９００４    表示ボタン
９００５    電源コード
９０３３    留め具
９０３４    表示モード切り替えスイッチ
９０３５    電源スイッチ
９０３６    省電力モード切り替えスイッチ
９０３８    操作スイッチ
９２０１    本体
９２０２    筐体
９２０３    表示部
９２０４    キーボード
９２０５    外部接続ポート
９２０６    ポインティングデバイス
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリ
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    キーボード表示切り替えボタン
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
９８００    ＰＬＤ
９８０１    論理ブロック
９８０２    ＳＲＡＭ
９８０４    配線
９８０５    スイッチ
９８０６    ＬＵＴ
９８０７    フリップフロップ
９８０８    セレクタ
【図１】
2018037675.tif 000004
【図２】
2018037675.tif 000005
【図３】
2018037675.tif 000006
【図４】
2018037675.tif 000007
【図５】
2018037675.tif 000008
【図６】
2018037675.tif 000009
【図７】
2018037675.tif 000010
【図８】
2018037675.tif 000011
【図９】
2018037675.tif 000012
【図１０】
2018037675.tif 000013
【図１１】
2018037675.tif 000014
【図１２】
2018037675.tif 000015
【図１３】
2018037675.tif 000016
【図１４】
2018037675.tif 000017
【図１５】
2018037675.tif 000018