(57)【要約】      （修正有）【課題】的確に膜厚制御が行われたＳｉＣ半導体装置およびその製造方法を提供する。【解決手段】ｐ型ベース領域３の膜厚を測定する際に、ｐ型ベース領域３およびｎ-型ドリフト層２を成長させたｎ+型基板１に対してｐ型ベース領域３側から赤外光を照射する。そして、ｐ型ベース領域３とｎ-型ドリフト層２との界面の反射光ではなく、ｎ-型ドリフト層２とｎ+型基板１との界面の反射光およびｐ型ベース領域３の表面からの反射光の干渉光を測定する。このように、ｐ型ベース領域３とｎ-型ドリフト層２との合計膜厚である二層膜厚Ｔ２を測定する。二層膜厚Ｔ２からｎ-型ドリフト層２である一層膜厚を差し引く演算することで、ｐ型ベース領域３の膜厚を算出する。【選択図】図５
2018037533.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素にて形成された下地層（１）上に、４〜１４μｍの厚みの第１エピタキシャル膜（２）が形成された構造を用意することと、
前記第１エピタキシャル膜の表面側から赤外光を照射し、前記第１エピタキシャル膜と前記下地層との界面からの反射光と前記第１エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第１エピタキシャル膜の膜厚となる第１膜厚（Ｔ１）を測定することと、
前記第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜（３）を形成することと、
前記第２エピタキシャル膜の表面側から赤外光を照射し、前記第１エピタキシャル膜と前記下地層との界面からの反射光と前記第２エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第１エピタキシャル膜と前記第２エピタキシャル膜の合計膜厚となる第２膜厚（Ｔ２）を測定することと、
前記第２膜厚から前記第１膜厚を差し引くことで前記第２エピタキシャル膜の膜厚を算出し、該第２エピタキシャル膜の膜厚を制御することと、を含む炭化珪素半導体装置の製造方法。
【請求項２】
前記第１エピタキシャル膜に対してイオン注入を行うことでイオン注入層（５ｂ）を形成することを含み、
前記イオン注入層を形成することの後に、前記第２エピタキシャル膜を形成することを行う請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１エピタキシャル膜が形成された構造を用意することとして、前記下地層として、第１または第２導電型の基板（１）を用い、該基板の上に前記第１エピタキシャル膜として、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（２）を形成することと、
前記第２エピタキシャル膜を形成することとして、前記ドリフト層の上に第２導電型のベース領域（３）を形成することと、
前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されるソース領域（４）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
前記基板の裏面側に、ドレイン電極（１１）を形成することと、を含んでいる請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ソース領域を形成することは、前記ベース領域の上に前記ソース領域をエピタキシャル成長させることであり、
前記ソース領域を第３エピタキシャル膜として、
前記第３エピタキシャル膜の表面側から赤外光を照射し、前記第１エピタキシャル膜と前記下地層との界面からの反射光と前記第３エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第１エピタキシャル膜と前記第２エピタキシャル膜および前記第３エピタキシャル膜の合計膜厚となる第３膜厚（Ｔ３）を測定することと、
前記第３膜厚から前記第２膜厚を差し引くことで前記第３エピタキシャル膜の膜厚を算出することと、を含む請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素にて形成された下地層（１）上に、４〜１４μｍの厚みの第１エピタキシャル膜（２〜４）が形成された構造を用意することと、
前記第１エピタキシャル膜の表面側から赤外光を照射し、前記第１エピタキシャル膜と前記下地層との界面からの反射光と前記第１エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第１エピタキシャル膜の膜厚となる第１膜厚（Ｔ３）を測定することと、
前記第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜（５０）を成長させることと、
前記第２エピタキシャル膜の表面側から赤外光を照射し、前記第１エピタキシャル膜と前記下地層との界面からの反射光と前記第２エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第１エピタキシャル膜と前記第２エピタキシャル膜の合計膜厚となる第２膜厚（Ｔ４）を測定することと、
前記第２膜厚から前記第１膜厚を差し引くことで前記第２エピタキシャル膜の膜厚を算出することと、
算出された膜厚分、前記第２エピタキシャル膜をエッチバックして除去することと、を含む炭化珪素半導体装置の製造方法。
【請求項６】
前記第２エピタキシャル膜を成長させることの前に、前記第１エピタキシャル膜に対してトレンチ（５ａ）を形成することを含み、前記第２エピタキシャル膜を成長させることでは前記トレンチ内に前記第２エピタキシャル膜を埋め込み、
前記第２エピタキシャル膜をエッチバックして除去することでは、算出された膜厚分、前記第２エピタキシャル膜をエッチバックして除去することで、前記トレンチ内にのみ第２エピタキシャル膜を残す請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１エピタキシャル膜が形成された構造を用意することとして、前記下地層として、第１または第２導電型の基板（１）を用い、該基板の上に前記第１エピタキシャル膜として、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（２）と、第２導電型のベース領域（３）と、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されるソース領域（４）とを順にエピタキシャル成長させることを含み、
前記トレンチを形成することとして、前記ソース領域から前記ベース領域を貫通して前記ドリフト層に達するように前記トレンチを形成し、
前記第２エピタキシャル膜を成長させることとして、前記第二エピタキシャル膜として第２導電型層（５０）をエピタキシャル成長させたのち、前記エッチバックして除去することとして、前記トレンチ内に前記第２導電型層を残すことで第２導電型のディープ層（５）を形成することを含み、
さらに、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
前記基板の裏面側に、ドレイン電極（１１）を形成することと、を含んでいる請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
下地層を構成する第１または第２導電型の炭化珪素にて構成された基板（１）と、
前記基板の上に形成され、第１導電型の炭化珪素のエピタキシャル膜によって構成されたドリフト層（２）と、
前記ドリフト層（２）の上に形成され、第２導電型の炭化珪素のエピタキシャル膜によって構成されたベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
前記ソース領域に電気的に接続されるソース電極（９）と、
前記基板の裏面と電気的に接続されるドレイン電極（１１）とを有する縦型ＭＯＳＦＥＴを備え、
前記ドリフト層の膜厚が５〜１４μｍとされていると共に前記ベース領域の膜厚が０．５〜２．０μｍとされ、前記ゲートトレンチの前記ベース領域の底部からの突き出し量が０．２〜０．４μｍとされている炭化珪素半導体装置。
【請求項９】
前記ソース領域がエピタキシャル膜によって構成されており、前記ドリフト層と前記ベース領域および前記ソース領域の合計膜厚（Ｔ３）が５〜１６μｍとされている請求項８に記載の炭化珪素半導体装置。
【請求項１０】
前記ドリフト層には、前記ゲートトレンチよりも深いトレンチ（５ａ）が形成されており、該トレンチ内に第２導電型のディープ層（５）が配置されている請求項８または９に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造の際には、各部の膜厚が適正な値となるように、膜厚測定が行われている。その膜厚測定には、フーリエ変換赤外分光法（Fourier Transform Infrared Spectroscopy、以下、略してＦＴＩＲという）が用いられている（例えば、特許文献１参照）。ＦＴＩＲでは、例えば膜厚測定の対象となる薄膜に対して赤外光を照射すると共に、下地と薄膜との界面や薄膜の表面からの反射光の干渉光を測定し、干渉光をフーリエ変換することで各反射光のスペクトルを得て、薄膜の膜厚測定を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１３／０６１４１７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＦＴＩＲではある程度決まった膜厚範囲でないと膜厚測定を行うことができないため、ＳｉＣ半導体装置のように、イオン注入層やエピタキシャル層が複数存在する構成においては、各層の膜厚を的確に測定することが困難である。特に、エピタキシャル膜を下地となるＳｉＣの上に形成する場合、下地となるＳｉＣとエピタキシャル膜の不純物濃度の差が少ないことから、エピタキシャル膜の膜厚を測定することができなかった。また、膜厚評価目的で付加的にエピタキシャル膜のないモニタ基板を用いる場合にも測定対象となる薄膜の目標膜厚が薄いと、センターバースト領域と重なって正確なスペクトルを得ることができず、さらに高精度な膜厚測定を行うことが困難になる。このため、所望の膜厚に制御されたＳｉＣ半導体装置を得ることができなかった。
【０００５】
本発明は上記点に鑑みて、的確に膜厚制御が行われたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置の製造方法では、炭化珪素にて形成された下地層（１）上に、４〜１４μｍの厚みの第１エピタキシャル膜（２）が形成された構造を用意することと、第１エピタキシャル膜の表面側から赤外光を照射し、第１エピタキシャル膜と下地層との界面からの反射光と第１エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第１エピタキシャル膜の膜厚となる第１膜厚（Ｔ１）を測定することと、第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜（３）を形成することと、第２エピタキシャル膜の表面側から赤外光を照射し、第１エピタキシャル膜と下地層との界面からの反射光と第２エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第１エピタキシャル膜と第２エピタキシャル膜の合計膜厚となる第２膜厚（Ｔ２）を測定することと、第２膜厚から第１膜厚を差し引くことで第２エピタキシャル膜の膜厚を算出することと、を含んでいる。
【０００７】
このように、４〜１４μｍの厚みの第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜を形成する場合、高い精度で第１膜厚を測定しつつ、第２膜厚を測定できる。このため、第２膜厚から第１膜厚を差し引くことで第２エピタキシャル膜の膜厚を精度良く算出することが可能となる。したがって、的確に膜厚制御が行われたＳｉＣ半導体装置を製造することができる。
【０００８】
請求項５に記載のＳｉＣ半導体装置の製造方法では、炭化珪素にて形成された下地層（１）上に、４〜１４μｍの厚みの第１エピタキシャル膜（２〜４）が形成された構造を用意することと、第１エピタキシャル膜の表面側から赤外光を照射し、第１エピタキシャル膜と下地層との界面からの反射光と第１エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第１エピタキシャル膜の膜厚となる第１膜厚（Ｔ３）を測定することと、第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜（５０）を成長させることと、第２エピタキシャル膜の表面側から赤外光を照射し、第１エピタキシャル膜と下地層との界面からの反射光と第２エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第１エピタキシャル膜と第２エピタキシャル膜の合計膜厚となる第２膜厚（Ｔ４）を測定することと、第２膜厚から第１膜厚を差し引くことで第２エピタキシャル膜の膜厚を算出することと、算出された膜厚分、第２エピタキシャル膜をエッチバックして除去することと、を含んでいる。
【０００９】
このように、第２エピタキシャル膜をエッチバックする場合にも、第２エピタキシャル膜の膜厚を精度良く測定できることが必要である。この場合にも、４〜１４μｍの厚みの第１エピタキシャル膜の上に０．５〜２．０μｍの厚みの第２エピタキシャル膜を形成する場合、高い精度で第１膜厚を測定しつつ、第２膜厚を測定できる。このため、第２膜厚から第１膜厚を差し引くことで第２エピタキシャル膜の膜厚を精度良く算出することが可能となる。したがって、的確に第２エピタキシャル膜の膜厚分をエッチバックでき、的確に膜厚制御が行われたＳｉＣ半導体装置を製造することができる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】図２に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】ｎ-型ドリフト層の膜厚測定の様子を示した断面図である。
【図５】ｐ型ベース領域の膜厚測定の様子を示した断面図である。
【図６】平均膜厚と繰り返し精度σとの関係を示した図である。
【図７】第３実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、ＭＯＳＦＥＴが形成されたものである。ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここではＭＯＳＦＥＴのみ図示してある。
【００１４】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４が順にエピタキシャル成長させられている。
【００１５】
ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされ、厚さが５〜１４μｍとされている。
【００１６】
また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3程度とされ、厚みが０．５〜２μｍで構成されている。ｎ+型ソース領域４は、ｎ-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５〜２μｍ程度で構成されている。なお、ｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４の膜厚については任意に設定してあるが、これらの合計膜厚が５〜１６μｍの範囲内となるようにしている。
【００１７】
ｎ+型ソース領域４やｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ-型ドリフト層２に複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19ｃｍ3、幅０．７μｍ、深さがｐ型ベース領域３とｎ+型ソース領域４の合計膜厚よりも０．４μｍ以上深くなるように構成されている。
【００１８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ+型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００１９】
さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。
【００２０】
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９などが形成されている。ソース電極９は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極９は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられている。
【００２１】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。このようなＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このようなＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００２２】
このように構成されたＳｉＣ半導体装置では、ｎ+型基板１の上に形成されるｎ-型ドリフト層２については５〜１４μｍと比較的厚いことから、周知のＦＴＩＲによる膜厚測定を行うことが可能となる。すなわち、ｎ-型ドリフト層２を成長させたｎ+型基板１に対してｎ-型ドリフト層２側から赤外光を照射し、ｎ-型ドリフト層２とｎ+型基板１との界面およびｎ-型ドリフト層２の表面からの反射光の干渉光を測定する。そして、その干渉光をフーリエ変換することで各反射光のスペクトルを得て、ｎ-型ドリフト層２の膜厚測定を行うことができる。
【００２３】
ところが、ｎ-型ドリフト層２の上に形成されるｐ型ベース領域３およびｎ+型ソース領域４については、０．５〜２．０μｍと非常に膜厚が薄い。このため、ｐ型ベース領域３については、下地となるｎ-型ドリフト層２とｐ型ベース領域３との界面やｐ型ベース領域３の表面からの反射によって膜厚を測定することができない。同様に、ｎ+型ソース領域４については、下地となるｐ型ベース領域３とｎ+型ソース領域４との界面やｎ+型ソース領域４の表面からの反射によって膜厚を測定することができない。
【００２４】
しかしながら、後述する手法によってｐ型ベース領域３とｎ+型ソース領域４の膜厚を測定することで、これらを小さな膜厚バラツキで形成できている。このため、ｎ+型ソース領域４の表面から形成されるゲートトレンチ６のｐ型ベース領域３の底面からの突き出し量を正確に設定でき、例えば０．２〜０．４μｍの範囲内に収めることが可能となる。ゲートトレンチ６の突き出し量は、大きすぎるとｎ+型基板１からの距離が短くなって逆バイアスに対する耐圧低下に繋がることから、上記範囲内に収められることで、逆バイアスに対する信頼性を確保できる。よって、ｐ型ベース領域３の厚みを的確に設定できることで低オン抵抗が図れ、かつ、ゲートトレンチ６の突き出し量を的確に設定できることで高逆バイアス信頼性を確保することも可能となる。
【００２５】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図２および図３に示す製造工程中の断面図を参照して説明する。
【００２６】
〔図２（ａ）に示す工程〕
まず、半導体基板として、ｎ+型基板１を用意する。そして、このｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を順にエピタキシャル成長させる。このとき、ｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を成膜する際に、それぞれの膜厚を計測する工程を行っている。
【００２７】
まず、ｎ-型ドリフト層２を５〜１４μｍの膜厚で成膜したのちｎ-型ドリフト層２の膜厚（以下、一層膜厚Ｔ１という）の測定工程を行う。具体的には、図４に示すように、ｎ-型ドリフト層２を成長させたｎ+型基板１に対してｎ-型ドリフト層２側から赤外光を照射し、ｎ-型ドリフト層２とｎ+型基板１との界面およびｎ-型ドリフト層２の表面からの反射光の干渉光を測定する。そして、その干渉光をフーリエ変換することで各反射光のスペクトルを得て、一層膜厚Ｔ１の測定を行うことができる。このとき、ｎ-型ドリフト層２を５〜１４μｍの膜厚で形成していることから、ＦＴＩＲによって一層膜厚Ｔ１を的確に測定することができ、所望の膜厚になっていることを的確に確認することができる。
【００２８】
続いて、ｎ-型ドリフト層２の上にｐ型ベース領域３を０．５〜２μｍ成膜したのちｐ型ベース領域３の膜厚測定工程を行う。具体的には、図５に示すように、ｐ型ベース領域３およびｎ-型ドリフト層２を成長させたｎ+型基板１に対してｐ型ベース領域３側から赤外光を照射する。そして、ｐ型ベース領域３とｎ-型ドリフト層２との界面の反射光ではなく、ｎ-型ドリフト層２とｎ+型基板１との界面の反射光およびｐ型ベース領域３の表面からの反射光の干渉光を測定する。このようにすれば、ｐ型ベース領域３とｎ-型ドリフト層２との合計膜厚（以下、二層膜厚Ｔ２という）を測定することが可能となる。したがって、二層膜厚Ｔ２から先ほど測定した一層膜厚Ｔ１を差し引いたＴ２−Ｔ１を演算することで、ｐ型ベース領域３の膜厚を算出することができる。
【００２９】
ここで、ＦＴＩＲの膜厚測定については、繰り返し精度が求められる。繰り返し精度とは、下地上に薄膜を成膜ときに、繰り返し薄膜の膜厚測定を行ったときの測定結果のバラツキが少なくなることを意味している。繰り返し精度が高く、測定結果のバラツキが小さければ、薄膜を成膜したときの膜厚測定精度が高い。
【００３０】
この繰り返し精度の膜厚依存性について調べたところ、図６に示す結果が得られた。具体的には、面内における平均膜厚がおよそ２μｍ、６μｍ、１０μｍ、１６μｍ、２２μｍとなるエピタキシャル膜を成膜した基板を用意し、ＦＴＩＲにて繰り返しエピタキシャル膜の膜厚測定を行った。その結果、平均膜厚が２μｍや２０μｍの場合には、繰り返し精度が０．０２μｍ程度となったが、５〜１６μｍの間においては繰り返し精度が０．０１以下となった。特に、平均膜厚が５〜１０μｍの間においては、繰り返し精度が０．００５μｍ以下という高い精度となった。
【００３１】
この結果より、測定対象となるエピタキシャル膜の膜厚が少なくとも５〜１６μｍの範囲内であれば、高い繰り返し精度を得ることが可能と言え、エピタキシャル膜を成膜したときの膜厚測定精度を０．０１μｍに抑えることが可能になることが判る。そして、ｎ-型ドリフト層２を５〜１４μｍの膜厚に設定することで、一層膜厚Ｔ１の測定精度を最大でも０．０１μｍに抑えることができる。
【００３２】
さらに、ｎ-型ドリフト層２の上にｐ型ベース領域３を成膜したとき、ｐ型ベース領域３が０．５〜２μｍの膜厚であることから、二層膜厚Ｔ２が１４．５〜１６μｍとなる。このため、二層膜厚Ｔ２の膜厚測定精度についても最大でも０．０１μｍに抑えることができる。したがって、二層膜厚Ｔ２の膜厚測定精度が最大０．０１μｍ、一層膜厚Ｔ１の膜厚測定精度が最大０．０１μｍであることから、二層膜厚Ｔ２から一層膜厚Ｔ１を差し引いて得られるｐ型ベース領域３の膜厚測定精度は最大でも０．０２μｍとなる。
【００３３】
よって、このような手法によってｐ型ベース領域３の膜厚の測定工程を行うことで、ｐ型ベース領域３の膜厚を０．０２μｍ以下の膜厚測定精度で評価することが可能となり、ｐ型ベース領域３を所望の膜厚とすることが可能となる。
【００３４】
さらに、ｎ-型ドリフト層２の膜厚を５〜１０μｍの範囲内とし、かつ、ｎ-型ドリフト層２とｐ型ベース領域３の合計膜厚も５〜１０μｍの範囲内となるようにすれば、一層膜厚Ｔ１と二層膜厚Ｔ２の膜厚測定精度がそれぞれ最大でも０．００５μｍとなる。したがって、この場合には、ｐ型ベース領域３の膜厚を０．０１μｍ以下の膜厚測定精度で評価することが可能となり、より高い精度でｐ型ベース領域３を所望の膜厚とすることが可能となる。
【００３５】
この後、ｐ型ベース領域３の上にｎ+型ソース領域４を０．５〜２．０μｍ成膜する。そして、ｎ+型ソース領域４の膜厚測定工程を行う。この場合にも、ｎ+型ソース領域４側から赤外光を照射し、ｎ+型ソース領域４とｐ型ベース領域３との界面の反射光ではなく、ｎ-型ドリフト層２とｎ+型基板１との界面の反射光およびｎ+型ソース領域４の表面からの反射光の干渉光を測定する。このようにすれば、ｎ+型ソース領域４とｐ型ベース領域３およびｎ-型ドリフト層２との合計膜厚（以下、三層膜厚Ｔ３という）を測定することが可能となる。したがって、三層膜厚Ｔ３から先ほど測定した二層膜厚Ｔ２を差し引いたＴ３−Ｔ２を演算することで、ｎ+型ソース領域４の膜厚を算出することができる。
【００３６】
このとき、三層膜厚Ｔ３が５〜１６μｍの範囲内となるように、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４それぞれの膜厚を設定すれば、ｎ+型ソース領域４の膜厚を０．０２μｍ以下の膜厚測定精度で評価することが可能となる。したがって、ｎ+型ソース領域４を所望の膜厚とすることが可能となる。
【００３７】
さらに、二層膜厚Ｔ２を５〜１０μｍの範囲内とし、かつ、三層膜厚Ｔ３も５〜１０μｍの範囲内となるようにすれば、二層膜厚Ｔ２と三層膜厚Ｔ３のバラツキがそれぞれ最大でも０．００５μｍとなる。したがって、この場合には、ｎ+型ソース領域４の膜厚を０．０１μｍ以下の膜厚測定精度で評価することが可能となり、より高い精度でｎ+型ソース領域４を所望の膜厚とすることが可能となる。
【００３８】
このようにして、ｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を成膜することで、これらを高精度制御された膜厚で形成することが可能となる。
【００３９】
〔図２（ｂ）に示す工程〕
次に、ｎ+型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、所定幅のトレンチ５ａを形成する。
【００４０】
〔図２（ｃ）に示す工程〕
マスクを除去した後、ｐ型層５０を成膜する。このとき、埋込エピにより、トレンチ５ａ内にｐ型層５０が埋め込まれることになるが、トレンチ５ａを幅が狭いライン状で形成していることから、トレンチ５ａ内にｐ型層５０を確実に埋め込むことが可能になる。
【００４１】
〔図２（ｄ）に示す工程〕
ドライエッチングによってｐ型層５０のうちｎ+型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、ｐ型ディープ層５が形成される。
【００４２】
〔図３（ａ）に示す工程〕
ｎ+型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。
【００４３】
このとき、上記したようにｐ型ベース領域３やｎ+型ソース領域４を高精度制御された膜厚で形成できていることから、ゲートトレンチ６を形成したときに、ｐ型ベース領域３の低部からの突き出し量を正確に設定することが可能となる。例えば、上記したようにｐ型ベース領域３を０．５〜２μｍとし、ｎ+型ソース領域４を０．５〜２μｍとしている。このため、ゲートトレンチ６の深さをｐ型ベース領域３とｎ+型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行えば、ゲートトレンチ６のｐ型ベース領域３の底部の突き出し量を０．２〜０．４μｍに的確に調整できる。
【００４４】
〔図３（ｂ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。
【００４５】
〔図３（ｃ）に示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５およびｎ+型ソース領域４を露出させるコンタクトホールを形成する。
【００４６】
〔図３（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９を形成する。
【００４７】
この後の工程については図示しないが、ｎ+型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００４８】
以上説明したように、本実施形態のようにしてｐ型ベース領域３やｎ+型ソース領域４を形成することで、これらを高精度制御された膜厚で形成することができる。これにより、的確に膜厚制御が行われたＳｉＣ半導体装置とすることが可能となる。
【００４９】
そして、ｐ型ベース領域３の厚みを的確に設定できることにより、ｐ型ベース領域３を必要以上に厚く形成することが無くなり、低オン抵抗を図ることができる。さらに、ｐ型ベース領域３やｎ+型ソース領域４の膜厚を的確に設定できることで、ゲートトレンチ６の突き出し量を的確に設定することが可能となって、高逆バイアス信頼性を確保することが可能となる。
【００５０】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して膜厚測定の対象を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
上記第１実施形態では、ｐ型ベース領域３やｎ+型ソース領域４の膜厚測定について説明したが、ここではエッチバック時のｐ型ディープ層５の膜厚測定、換言すればエッチバック量の測定について、第１実施形態と同様のＦＴＩＲを用いる。
【００５２】
すなわち、第１実施形態で説明した図２（ｃ）に示す工程において、トレンチ５ａを形成した後、ｐ型層５０を成膜することでトレンチ５ａ内にｐ型層５０を埋め込むようにしているが、このときにｎ+型ソース領域４上にもｐ型層５０が形成されることになる。このときのｎ+型ソース領域４上におけるｐ型層５０の膜厚測定にＦＴＩＲを用いる。このｐ型層５０の膜厚を的確に測定することで、ｐ型層５０のエッチバック量を正確に規定することができる。
【００５３】
具体的には、図２（ａ）に示す工程において、ｎ+型基板１の主表面上にｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を順にエピタキシャル成長させたときに、三層膜厚Ｔ３を測定する。このとき、予めｎ+型基板１の主表面上にｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を順にエピタキシャル成長させたトリプルエピ基板を用意しても良い。そして、図２（ｂ）および図２（ｃ）に示す工程を行う。これにより、トレンチ５ａ内を埋め込むようにｐ型層５０が形成され、かつ、ｎ+型ソース領域４の上にもｐ型層５０が形成される。ここで、ｐ型層５０の膜厚測定工程を行う。
【００５４】
まず、図２（ｃ）中に記載したように、ｎ-型ドリフト層２、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ型層５０の合計膜厚（以下、四層膜厚Ｔ４という）を測定する。そして、四層膜厚Ｔ４から三層膜厚Ｔ３を差し引いたＴ４−Ｔ３を演算することで、ｐ型層５０の膜厚を算出することができる。
【００５５】
また、このとき、三層膜厚Ｔ３が５〜１６μｍの範囲内となるようにしつつ、四層膜厚Ｔ４も５〜１６μｍの範囲となるように、ｎ-型ドリフト層２、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ型層５０それぞれの膜厚を設定する。これにより、ｐ型層５０の膜厚を０．０２μｍ以下の膜厚測定精度で評価することが可能となる。さらに、三層膜厚Ｔ３を５〜１０μｍの範囲内とし、かつ、四層膜厚Ｔ４も５〜１０μｍの範囲内となるようにすれば、三層膜厚Ｔ３と四層膜厚Ｔ４のバラツキがそれぞれ最大でも０．００５μｍとなる。したがって、この場合には、ｐ型層５０の膜厚を０．０１μｍ以下の膜厚測定精度で評価することが可能となる。
【００５６】
このため、ｐ型層５０をエッチバックする際にはエッチング時間などのエッチング条件に基づいて高い精度でｎ+型ソース領域４の表面からｐ型層５０のみをその膜厚分だけ除去することが可能となる。
【００５７】
さらに、エッチバック時に、エッチング表面に対して赤外光を照射し、ＦＴＩＲによりｎ-型ドリフト層２とｎ+型基板１との界面からエッチング表面までの膜厚（以下、エッチング表面膜厚Ｔ５という）を測定することもできる。その場合、エッチング表面膜厚Ｔ５から三層膜厚Ｔ３を差し引いたＴ５−Ｔ３を演算することで、ｐ型層５０の残り量を把握できる。したがって、エッチバック時の測定によってｐ型層５０の残渣が確認されるようであれば、再びエッチバックを行うということを繰り返すようにすれば、より高い精度でエッチバックを行うことが可能となり、より的確にｐ型層５０のみを除去することが可能となる。
【００５８】
これにより、エッチバック後におけるｎ+型ソース領域４の厚み変動を抑制でき、その結果、ｎ+型ソース領域４の表面からゲートトレンチ６を形成するときに、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量を的確に設定することができる。
【００５９】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して膜厚測定の前にイオン注入層が形成されている点が異なっているがその他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６０】
上記第１実施形態では、トレンチ５ａに対してｐ型層５０を成膜し、エッチバックすることによってｐ型ディープ層５を形成したが、ｐ型ディープ層５をイオン注入によって形成することもできる。ただし、ｐ型ディープ層５をイオン注入によって形成する場合、ＳｉＣではイオン注入の飛程が短くなることから、例えばエピタキシャル膜を成膜する毎にイオン注入を行うようにするのが好ましい。
【００６１】
具体的には、図７（ａ）に示すように、ｎ-型ドリフト層２を形成した後に、ｐ型ディープ層５の形成予定領域が開口する図示しないマスクを配置してイオン注入を行うことで、ｐ型ディープ層５のうちの下層部５ｂを形成する。その後、図７（ｂ）に示すように、ｐ型ベース領域３を形成し、さらにｎ+型ソース領域４を形成する。このとき、第１実施形態で説明した方法によって、ｐ型ベース領域３を形成した後にｐ型ベース領域３の膜厚測定工程を行ったり、ｎ+型ソース領域４を形成した後にｎ+型ソース領域４の膜厚測定工程を行う。これにより、ｐ型ベース領域３やｎ+型ソース領域４の膜厚を的確に測定することが可能となる。
【００６２】
そして、図７（ｃ）に示すように、ｎ+型ソース領域４の上にｐ型ディープ層５の形成予定領域が開口する図示しないマスクを配置してイオン注入を行うことで、ｐ型ディープ層５のうちのコンタクト部５ｃを形成する。このとき、コンタクト部５ｃについては、少なくともｐ型ベース領域３に接するように形成されていれば、同じ導電型であることから、下層部５ｂと導通させられるため、下層部５ｂと接していなくても良い。
【００６３】
このように、ｐ型ディープ層５をイオン注入によって形成することもできる。この場合、ｐ型ベース領域３やｎ+型ソース領域４の膜厚測定工程を行う際に、その下にイオン注入層が形成された状態となっている。このようなイオン注入層が形成されている構造だと膜厚測定が行えなくなる場合もあるが、上記方法によれば、イオン注入層が形成されているか否かに関係なく、的確にｐ型ベース領域３の膜厚やｎ+型ソース領域４の膜厚を測定することができる。したがって、ｐ型ディープ層５の少なくとも一部をイオン注入によって形成したイオン注入層などが存在していても、的確な膜厚測定を行うことが可能となり、上記第１実施形態と同様の効果を得ることができる。
【００６４】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６５】
例えば、上記第１実施形態では、下地層としてｎ+型基板１、第１エピタキシャル膜としてｎ-型ドリフト層２、第２エピタキシャル膜としてｐ型ベース領域３を例に挙げた。しかしながら、これは単なる一例を挙げたに過ぎず、下地層の上に第１エピタキシャル膜と第２エピタキシャル膜とが積層される構造において、第２エピタキシャル膜の膜厚を測定する際に上記したＦＴＩＲによる膜厚測定工程を行うことができる。さらに、第３エピタキシャル膜としてｎ+型ソース領域４を例に挙げたが、これも一例を挙げたに過ぎない。このような第３エピタキシャル膜の膜厚を測定する場合も、上記したＦＴＩＲによる膜厚測定工程を行うことができる。なお、第１、第３実施形態の場合、一層膜厚Ｔ１が第１膜厚、二層膜厚Ｔ２が第２膜厚、三層膜厚Ｔ３が第３膜厚に相当する。
【００６６】
また、上記第２実施形態では、下地としてｎ+型基板１、第１エピタキシャル膜としてｎ-型ドリフト層２とｐ型ベース領域３およびｎ+型ソース領域４の積層膜、第２エピタキシャル膜としてｐ型層５０を例に挙げた。しかしながら、これについても単なる一例を挙げたに過ぎず、下地層の上に第１エピタキシャル膜を形成し、この上に第２エピタキシャル膜を積層する構造において、第２エピタキシャル膜の膜厚を測定する場合に上記したＦＴＩＲによる膜厚測定工程を行うことができる。なお、第２実施形態の場合、三層膜厚Ｔ３が第１膜厚、四層膜厚Ｔ４が第２膜厚に相当する。
【００６７】
また、上記第１実施形態では、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４の形成後にＦＴＩＲによる膜厚測定を行うようにしている。これに対して、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４を成膜するためのエピタキシャル成長装置内にＦＴＩＲによる膜厚測定機構を備えるようにすれば、これらの成膜中に各膜厚を測定することも可能となる。これにより、より的確に膜厚制御を行うことが可能となる。同様に、上記第２実施形態では、ｐ型層５０のエッチバック後にＦＴＩＲによる膜厚測定を行うようにしている。これに対して、ｐ型層５０をエッチバックするためのエッチング装置内にＦＴＩＲによる膜厚測定機構を備えるようにすれば、ｐ型層５０の成膜中にその膜厚を測定することも可能となる。これにより、より的確に膜厚制御を行うことが可能となる。
【００６８】
また、上記第１実施形態等では、ＳｉＣ半導体装置に備えられる素子としてＭＯＳＦＥＴを例に挙げて説明したが、ＭＯＳＦＥＴに限らず他の素子を形成するものであっても良い。さらに、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
【符号の説明】
【００６９】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ型ディープ層
５ａ  トレンチ
６    ゲートトレンチ
７    ゲート絶縁膜
８    ゲート電極
５０  ｐ型層
【図１】
2018037533.tif 000003
【図２】
2018037533.tif 000004
【図３】
2018037533.tif 000005
【図４】
2018037533.tif 000006
【図５】
2018037533.tif 000007
【図６】
2018037533.tif 000008
【図７】
2018037533.tif 000009