(57)【要約】【課題】  アンチヒューズメモリの読出し不良を低減することができる半導体装置を提供する。【解決手段】  実施の一様態は、半導体基板上に配され、第１端子に接続されたトランジスタと、前記半導体基板上に配され、前記トランジスタと第２端子の間に接続されたアンチヒューズ素子と、前記半導体基板上に配され、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板上に配され、アンチヒューズ素子に書き込まれた情報を読み出す際に、前記並列抵抗素子のバラツキの影響を低減するように作用する調整部と、を有する半導体装置に関する。【選択図】  図１
2018170472.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配され、第１電位の第１端子に接続されたトランジスタと、
前記半導体基板上に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、
前記半導体基板上に配され、前記第１端子と前記トランジスタとの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板上に配され、トランジスタを有し、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部と、
を有する半導体装置。
【請求項２】
前記電流供給部を介して前記第２端子に接続された第２抵抗素子を有する請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗素子と前記第２抵抗素子は拡散抵抗であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電流供給部のトラジスタは、カレントミラー回路を構成する第１トランジスタと第２トランジスタを有し、
前記第１トランジスタ及び前記第２トランジスタのソース及びドレインの一方には、外部から電圧が印加され、
前記第１トランジスタ及び前記第２トランジスタのゲートは、前記第１トランジスタのソース及びドレインの他方に接続され、
前記第１トランジスタのソース及びドレインの他方は、前記第２抵抗素子を介して前記第２端子と電位の異なる端子に接続され、
前記第２トランジスタのソース及びドレインの他方は、前記第２端子にせつぞくされていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記電流供給部と前記第２端子の間に接続されたスイッチを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチは、前記アンチヒューズ素子に情報が書き込まれるときはオフ状態となり、前記アンチヒューズ素子に記憶されている情報が読みだされるときはオン状態となるよう制御されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電流供給部が、前記第１端子と前記トランジスタとの間に接続されている請求項１に記載の半導体装置。
【請求項８】
前記アンチヒューズ素子の導通状態の時に、前記トランジスタが飽和領域で動作し、前記アンチヒューズ素子が非導通状態の時に、前記トランジスタが線形領域で動作することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電流供給部が、前記アンチヒューズ素子の書き込み時に第１の電流量を供給し、前記アンチヒューズ素子の読みだし時に第２の電流量を供給するように構成され、前記第１の電流量は前記第２の電流量よりも大きいことを特徴とする請求項７、及び８のいずれか１項に記載の半導体装置。
【請求項１０】
前記電流供給部に含まれる前記トランジスタは、ゲートに印加される電圧に応じて供給する電流量が制御されるように構成されたことを特徴とする請求項７、８、及び９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板上に配され、第１電位の第１端子に接続されたトランジスタと、
前記半導体基板上に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、
前記半導体基板上に配され、前記第１端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板上に配され、外部から電流が供給される第３端子と、
前記第３端子と前記第２端子との間に接続された第３抵抗素子と、
を有する半導体装置。
【請求項１２】
前記第１抵抗素子と前記第３抵抗素子は拡散抵抗であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１抵抗素子と前記第３抵抗素子は、前記半導体基板において前記トランジスタが配される面に対する平面視において、長さ、及び幅が等しいことを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記アンチヒューズ素子及び前記第１抵抗素子を有するメモリ部を複数有し、
複数の前記電流供給部を有し、
前記複数のメモリ部は第１メモリ部及び第２メモリ部を有し、
前記複数の電流供給部は、第１電流供給部及び第２電流供給部を有し、
前記第１メモリ部は、前記第１電流供給部及び前記第２電流供給部のうち、前記第１メモリ部が有する前記並列抵抗素子からの接続配線の距離が短い方に接続されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
半導体基板上に配され、第１端子に接続されたトランジスタと、
前記半導体基板上に配され、前記トランジスタと第２端子の間に接続されたアンチヒューズ素子と、
前記半導体基板上に配され、前記第１端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板上に配され、アンチヒューズ素子に書き込まれた情報を読み出す際に、前記第１抵抗素子のばらつきの影響を低減するように作用する調整部と、
を有する半導体装置。
【請求項１６】
前記調整部は、前記半導体基板上に配され、トランジスタを有し、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部を含むことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記電流供給部は、可変電流源であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記電流供給部を介して前記第２端子に接続された第２抵抗素子を有する請求項１６に記載の半導体装置。
【請求項１９】
前記調整部は、外部から電流が供給される第３端子、及び前記第２端子と前記第３端子の間に接続される第３抵抗を有することを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
液体を吐出するための複数の吐出用素子と、
前記複数の吐出用素子と電気的に接続された制御回路と、
前記制御回路と電気的に接続された請求項１乃至１９のいずれか１項に記載の半導体装置と、
を有する液体吐出ヘッド用基板。
【請求項２１】
前記吐出用素子は、ヒータであることを特徴とする請求項２０に記載の液体吐出ヘッド用基板。
【請求項２２】
請求項２０または２１に記載の液体吐出ヘッド用基板と、
前記液体吐出ヘッド用基板の前記複数の吐出用素子のそれぞれ異なる１つに対応するように配された複数の吐出口と、
を有する記録部と、
前記記録部に取り付けられたインク容器と、
を有する液体吐出ヘッド
【請求項２３】
請求項２２に記載の液体吐出ヘッドと、
前記液体吐出ヘッドが搭載されるキャリッジと、
前記キャリッジを移動するためのガイドと、
を有する液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一様態は、アンチヒューズ素子を備えた半導体装置、液体吐出ヘッド用基板、液体吐出ヘッド、または液体吐出装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、製品完成後に、チップＩＤや設定パラメータ等の製品固有情報を記録するためＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリが用いられている。ＯＴＰメモリには、ヒューズ素子とアンチヒューズ素子を用いた２種類がある。アンチヒューズ素子を用いた従来技術として、特許文献１の構成が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−５８１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アンチヒューズメモリ素子に並列に接続されている抵抗の抵抗値の製造バラツキ、および環境や印字状況による温度変化に伴う変化により読出し不良が生じることがある。
【課題を解決するための手段】
【０００５】
本発明の一様態は、半導体基板上に配され、第１電位の第１端子に接続されたトランジスタと、前記半導体基板上に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、前記半導体基板上に配され、前記第１端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板上に配され、トランジスタを有し、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部と、を有する半導体装置に関する。
【０００６】
また、本発明の別の一様態は、半導体基板上に配され、第１電位の第１端子に接続されたトランジスタと、前記半導体基板上に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、前記半導体基板上に配され、前記第１端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板上に配され、外部から電流が供給される第３端子と、前記第３端子と前記第２端子との間に接続された第３抵抗素子と、を有する半導体装置に関する。
【０００７】
また、本発明の一様態は、半導体基板上に配され、第１端子に接続されたトランジスタと、前記半導体基板上に配され、前記トランジスタと第２端子の間に接続されたアンチヒューズ素子と、前記半導体基板上に配され、前記第１端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板上に配され、アンチヒューズ素子に書き込まれた情報を読み出す際に、前記並列抵抗素子のバラツキの影響を低減するように作用する調整部と、を有する半導体装置に関する。
【発明の効果】
【０００８】
アンチヒューズメモリの書き込みおよび読出し不良を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の構成の一例を説明する回路図
【図２】半導体装置の一例の一部を説明する断面図
【図３】半導体装置の一例の一部を説明する回路図
【図４】液体吐出ヘッド用基板の回路構成の一例を説明する図
【図５】液体吐出ヘッド、液体吐出装置の一例を説明する図
【図６】液体吐出ヘッドの一例を説明する概念図
【図７】半導体装置の一例を説明する回路図
【図８】半導体装置の一例を説明する回路図
【図９】半導体装置の一例を説明する回路図
【発明を実施するための形態】
【００１０】
（実施の形態１）
図１は、半導体装置の回路構成の一例であり、アンチヒューズ素子に情報が書込まれる前の状態を示している。
【００１１】
本実施の形態の半導体装置は、トランジスタＭＰ１、トランジスタＭＮ１、トランジスタＭＤ１、アンチヒューズ素子１１、及び抵抗素子Ｒｐ（抵抗部）を有するメモリ部１０、及び第１端子ＶＨを有する。本実施の形態においては、情報の書き込み動作によって、アンチヒューズ素子１１の抵抗値が変化する。アンチヒューズ素子１１とは、情報が書き込まれる前には第１の抵抗値を持ち、情報が書き込まれた後には、第１の抵抗値よりも小さい第２の抵抗値を持つような素子である。第１の抵抗値は大きいほうが好ましい。理想的には、第１の抵抗値は無限大であってもよい。また、第１の抵抗値と第２の抵抗値との差が大きいほうが好ましい。例えば、アンチヒューズ素子１１は、情報が書き込まれる前は、容量素子Ｃａとして機能し、情報書き込み後は、抵抗素子として機能する。図１は、アンチヒューズ素子１１に情報が書き込まれる前の状態を示しているため、アンチヒューズ素子１１は、容量素子Ｃａの回路記号で表される。
【００１２】
このような構成により、アンチヒューズ素子１１の抵抗値の変化に基づいて、アンチヒューズ素子１１に書き込まれた情報を読み出すことができる。本明細書において、抵抗値は、直流抵抗として求めることができる。
【００１３】
図１において、トランジスタＭＰ１はＰ型トランジスタであり、トランジスタＭＮ１はＮ型トランジスタであり、トランジスタＭＰ１及びトランジスタＭＮ１のゲートには制御信号Ｓｉｇが入力されるよう構成されている。
【００１４】
また、トランジスタＭＰ１のソース及びドレインの一方の端子及びバックゲートには電源電圧ＶＤＤが供給され、もう一方の端子は、トランジスタＭＮ１のソース及びドレインの一方の端子及びトランジスタＭＤ１のゲートに接続されている。トランジスタＭＮ１のもう一方の端子及びバックゲートは、グランド配線ＧＮＤに接続されている。トランジスタＭＰ１及びトランジスタＭＮ１は、ロジック回路（図１ではインバータ）を形成する。
【００１５】
トランジスタＭＤ１は、高耐圧トランジスタであり、アンチヒューズ素子１１への電圧の印加を制御する。例えば、トランジスタＭＤ１は、ＮＭＯＳトランジスタとすることができる。ここで高耐圧トランジスタとは、ロジック回路に用いられるトランジスタ（トランジスタＭＰ１やトランジスタＭＮ１など）より高い耐圧を有するトランジスタである。高耐圧トランジスタは、制御部等の一般のロジック回路のトランジスタでは耐えられないような大きな電圧が印加されても故障しないよう形成されていることが好ましい。また、ロジック回路を構成するトランジスタＭＰ１及びトランジスタＭＮ１を、トランジスタＭＤ１より低い耐圧のトランジスタとすることで、ロジック回路を高速で動作させることができる。
【００１６】
アンチヒューズ素子１１は、トランジスタＭＤ１を介して第２電位の第２端子Ｂに接続されている。アンチヒューズ素子１１としては、例えば、ＭＯＳ構造（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ構造）を有するアンチヒューズ素子を用いることができる。抵抗素子Ｒｐは、トランジスタＭＤ１を介して第２端子Ｂに接続され、アンチヒューズ素子１１と並列に接続されている。アンチヒューズ素子１１及び抵抗素子Ｒｐは、第１電位の第１端子ＶＨに接続されている。
【００１７】
第１端子ＶＨ及び第２端子Ｂは、メモリ部１０と外部の素子を電気的に接続するためのパッドであり、アンチヒューズ素子１１に電圧を印加するため、または電圧を測定するための端子である。例えば、第１端子ＶＨの電位は、情報書込み時には、高電圧Ｖｈ（例えば、３２Ｖ等）とすることができる。また、アンチヒューズ素子１１が書き込み状態にあるか否かの読み取り時には、第１端子ＶＨの電圧を検出して判定することができる。第２端子Ｂの電位は、例えば接地電位（グランド電位）とすることができる。
【００１８】
具体的な接続としては、トランジスタＭＤ１のソース及びドレインの一方の端子は、アンチヒューズ素子１１の一方の端子及び抵抗素子Ｒｐの一方の端子に接続される。トランジスタＭＤ１の他方の端子は、接地電位である第２端子Ｂに接続されている。アンチヒューズ素子１１の他方の端子は、抵抗素子Ｒｐの他方の端子と接続され、第１端子ＶＨに接続されている。
【００１９】
トランジスタＭＤ１がオフ状態にある場合、アンチヒューズ素子と並列に配されている抵抗素子Ｒｐは、アンチヒューズ素子１１となる容量素子Ｃａの一方の端子と他方の端子の電位をほぼ同電位にする。
【００２０】
次に、書込み時の動作を説明する。アンチヒューズ素子１１に情報を書込むときは、書き込みたいアンチヒューズ素子１１に対応する制御信号ＳｉｇをＬｏレベルの信号（例えば接地電位の信号）とすることにより、トランジスタＭＤ１をオン状態にする。これにより、アンチヒューズ素子１１のゲート絶縁膜に、高電圧Ｖｈが印加される。その結果、アンチヒューズ素子１１のゲート絶縁膜が絶縁破壊されることで、アンチヒューズ素子１１の抵抗値が大きく下がる。よって、書き込み前、アンチヒューズ素子１１は容量素子Ｃａであったのに対し、書き込み後、アンチヒューズ素子１１は抵抗素子となる。
【００２１】
次に、読出し時の動作を説明する。読出しを行いたいアンチヒューズ素子１１に対応する制御信号ＳｉｇをＬｏレベルの信号（例えば接地電位の信号）とすることにより、トランジスタＭＤ１をオン状態にする。この状態で、アンチヒューズ素子１１または抵抗素子Ｒｐ、あるいはその両方に電流を供給する。アンチヒューズ素子１１の抵抗値は、情報が書き込まれているか否かによって異なる。よって、アンチヒューズ素子１１および抵抗素子Ｒｐによる合成抵抗は、情報が書き込まれているか否かによって異なる。結果として、この時の並列抵抗素子Ｒｐの両端子の電位も、情報が書き込まれているか否かによって異なる。
【００２２】
例えば、図１において、アンチヒューズ素子１１は、情報が書き込まれる前の容量素子の状態のため、アンチヒューズ素子１１の抵抗は、並列抵抗Ｒｐの抵抗と比べて非常に大きくなる。よって、並列抵抗素子Ｒｐの抵抗が、並列抵抗素子Ｒｐの両端の間の電圧降下に対する支配的な要因となる。一方、情報が書き込まれている場合、アンチヒューズ素子１１の抵抗は、並列抵抗Ｒｐと比べて非常に小さくなる。よって、アンチヒューズ素子１１の抵抗が、並列抵抗素子Ｒｐの両端の電圧降下する支配的な要因となる。
【００２３】
ここで、並列抵抗素子Ｒｐは、抵抗が、情報書き込み後のアンチヒューズ素子１１の抵抗より十分大きな値となるよう構成されている。よって、アンチヒューズ素子１１に情報が書き込まれている方が、情報が書き込まれていない場合より、並列抵抗素子Ｒｐの両端の間の電圧降下が小さい。すなわち、並列抵抗素子Ｒｐの一方の端子または他方の端子の電圧が、情報が着込まれているか否かによって異なる。
【００２４】
したがって、トランジスタＭＤ１をオン状態としたときの並列抵抗素子Ｒｐの一方の端子または他方の端子の電圧を測定することで、アンチヒューズ素子１１が書き込まれているか否かに関する情報を読み取ることができる。
【００２５】
並列抵抗素子Ｒｐをアンチヒューズ素子１１の書き込み後の抵抗値より十分に高く設定することで、アンチヒューズが書き込まれている場合と書き込まれていない場合の電圧差を大きくすることができ、読み取り精度を向上させることができる。
【００２６】
ここで、並列抵抗素子Ｒｐの抵抗が、製造バラツキ等により、設計値からずれ、半導体装置毎に異なることがある。並列抵抗素子Ｒｐの抵抗が設計値からずれると、読みだされる電圧の値も変わる。よって、アンチヒューズ素子１１が書き込まれているか否かを判定する際、書き込まれていると判定される電圧でも、実際には書き込まれていない、またはその逆の現象が起きる可能性が生じ、読み取り精度が低下する可能性がある。
【００２７】
そこで、アンチヒューズ素子１１の情報を読み出す際、並列抵抗素子Ｒｐの抵抗のバラツキ（設定値からのずれ）の影響を低減する調整部を半導体装置が有する構成とすることで、読出し時の信頼性を向上させることが可能である。
【００２８】
調整部としては、抵抗素子Ｒｐと同じ基板上に配され、抵抗素子Ｒｐのバラツキ（ずれ）を相殺するような電流を供給するように構成されている電流供給部を用いることができる。
【００２９】
具体的には、トランジスタＭＰ３およびトランジスタＭＰ４を含む電流供給部が、調整部として機能する。電流供給部がトランジスタを含むことによって、抵抗素子Ｒｐのバラツキ（ずれ）を相殺するような電流を供給することが可能である。
【００３０】
例えば、このような電流供給部に抵抗素子Ｒｐと同じ基板上に配された付加的な抵抗素子を接続することで、当該電流供給部は付加的な抵抗素子の抵抗値に応じた電流を出力する。付加的な抵抗素子と並列抵抗Ｒｐは同じ基板上に形成されるため、互いに似たような特性のバラツキ（ずれ）を持つ。結果、電流供給部が、抵抗素子Ｒｐのバラツキ（ずれ）を相殺するような電流を供給することができる。
【００３１】
別の例としては、温度センサにより測定された抵抗素子Ｒｐの温度に応じて、電流供給部の出力する電流を変化させることで、抵抗素子Ｒｐの抵抗値の変化に関係なく精度よく読み出しを行うことが可能となる。
【００３２】
さらに別の例としては、電流供給部の出力する電流を用いてトラジスタＭＤ１の動作条件を制御することで、抵抗素子Ｒｐのばらつきに関係なく精度よく読み出しを行うことが可能となる。このように、トランジスタを有する電流供給部が同じ基板上に配されることにより、読出し時の信頼性を向上させることができる。
【００３３】
また、調整部の別の例として、抵抗素子Ｒｐのバラツキ（ずれ）を、分圧を用いて相殺するよう構成された抵抗素子を用いることができる。この例では、抵抗素子Ｒｐと同じ基板上に抵抗素子が配されることで、調整部の機能が実現されうる。そのため、上述のような電流供給部を用いる必要がない。
【００３４】
以上に説明したように、本実施の形態によれば、アンチヒューズ素子１１の情報を読み出す際、並列抵抗素子Ｒｐの抵抗のバラツキ（設定値からのずれ）の影響を低減する調整部を半導体装置が有する構成とすることで、読出し時の信頼性を向上させることが可能である。以降の実施の形態では、調整部の具体的な構成についてさらに詳細に説明する。
【００３５】
（実施の形態２）
図１を用いて、読出し時にアンチヒューズ素子１１及び抵抗素子Ｒｐに供給する電流量を並列抵抗素子Ｒｐの抵抗値に合わせて変化させることで読出し時の信頼性低下を防ぐ例について説明する。ここでは、アンチヒューズ素子１１の情報を読み出す際、並列抵抗素子Ｒｐの抵抗のバラツキ（設定値からのずれ）の影響を低減する調整部として、抵抗素子Ｒｐと同じ基板上に配された電流供給部３０１を有する例を示す。
【００３６】
図１において、半導体装置は、アンチヒューズ素子１１及び並列抵抗素子Ｒｐを有するメモリ部１０、スイッチＳＷ、及びアンチヒューズ素子１１及び並列抵抗素子Ｒｐに電流を供給する電流供給部３０１を有する。電流供給部３０１は、電流生成用の抵抗Ｒｉと、電流源であるカレントミラーを構成するトランジスタＭＰ３及びＭＰ４を有し、並列抵抗素子Ｒｐと同一の半導体基板上に形成される。スイッチＳＷは、電流供給部と第１端子ＶＨの間に接続されている。
【００３７】
トラジスタＭＰ３とトランジスタＭＰ４のソースおよびバックゲートは、アナログ電源ＶＤＤＡに接続され、各々のゲートは互いに接続され、かつトランジスタＭＰ３のドレインに接続されている。トランジスタＭＰ３のドレインは電流生成用の抵抗Ｒｉに接続され、電流生成用の抵抗Ｒｉのもう一端は接地されている。トランジスタＭＰ４のドレインはスイッチＳＷに接続され、スイッチＳＷのもう一端はＣａおよびＲｐに接続される。よって、電流生成用の抵抗Ｒｉにより決まる電流がカレントミラーによりアンチヒューズ素子１１及び並列抵抗Ｒｐに供給される。スイッチＳＷは、例えば高耐圧ＭＯＳで構成することができる。
【００３８】
スイッチＳＷは、アンチヒューズ素子１１が書き込まれる時は、高電圧が印加されるため、オフ状態となりアンチヒューズ素子１１に記憶されている情報が読みだされる時は、オン状態となるよう不図示の制御部によって制御される。
【００３９】
図１に示す半導体装置の書込み時の動作について、具体的に説明する。
【００４０】
スイッチＳＷをＯＦＦ状態とし、制御信号ＳｉｇにＬｏｗレベルの信号を入力する。これにより、トランジスタＭＤ１がオン状態となり、アンチヒューズ素子１１が容量素子Ｃａの状態から、抵抗素子の状態に変化する。このように、電流供給部３０１と第１端子ＶＨにスイッチＳＷを接続することで、書き込み時の高電圧が電流供給部３０１に印加されるのを防ぐことができる。また意図しないＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による非常に高いサージ電荷の侵入に対する保護素子や電流制限抵抗を第１端子ＶＨに接続されるノードに配置してもよい（図示しない）。
【００４１】
次に、読出し時の動作を説明する。読出しを行いたいアンチヒューズ素子１１に対応するスイッチＳＷをオン状態とし、制御信号ＳｉｇにＬｏｗレベルの信号（例えば接地電位の信号）を入力してトランジスタＭＤ１をオン状態にする。電流供給部３０１から、電流がスイッチＳＷを介して容量素子Ｃａであるアンチヒューズ素子１１及び並列抵抗素子Ｒｐに流れ、第１端子ＶＨの電圧は、該電流値及びアンチヒューズ素子１１及び抵抗素子Ｒｐに応じた値となる。この時の電流値は、電流生成用の抵抗Ｒｉの抵抗値によって規定される電流である。
【００４２】
アンチヒューズ素子１１が書き込み前の容量素子である場合、第１端子ＶＨには、並列抵抗素子Ｒｐの抵抗値とドランジスタＭＤ１のオン抵抗との合成抵抗分の電圧が生じる。一方、アンチヒューズ素子１１が書き込み後である場合、第１端子ＶＨには、アンチヒューズ素子１１の書き込み後の抵抗値と並列抵抗素子Ｒｐの抵抗値とトランジスタＭＤ１のオン抵抗との合成抵抗分の電圧が生じる。よって、第１端子ＶＨの電圧を測定することで、アンチヒューズ素子１１が書き込みされているか否かを読みだすことができる。
【００４３】
実施の形態１で説明したように、抵抗素子Ｒｐの抵抗値を、情報書き込み後のアンチヒューズ素子１１の抵抗値より十分高く設定する。これにより、アンチヒューズ素子１１に情報が書き込まれている場合と書き込まれていない場合の電圧差を、書き込み有無を判断するのに十分な大きさとすることができ、読み取り精度を向上させることができる。
【００４４】
アンチヒューズ素子に記録する情報は、チップＩＤや設定パラメータ等の製品固有情報であり、これらは、製品出荷時に工場にて検査機等を用いて書込みが行われる。或は、製品本体に搭載され、ユーザが製品の使用開始後に情報を書込む場合は、製品本体から高電圧Ｖｈに相当する電圧が供給される。
【００４５】
並列抵抗素子Ｒｐは書き込み前後の抵抗値の差を大きくするために数十ｋΩ〜の抵抗であることが好ましく、高抵抗素子として、例えば拡散を使った拡散抵抗を用いることができる。しかしながら拡散抵抗の抵抗値は製造バラツキが大きい。また、温度による変化が大きく１０００ｐｐｍ／℃以上の温度係数を持つ。
【００４６】
アンチヒューズ素子１１及び抵抗素子Ｒｐの抵抗値は、書き込み前、抵抗素子Ｒｐの抵抗値が支配的であることから、アンチヒューズ素子１１に書き込みが行われていない状態での該抵抗値は、温度により変化することになる。上述の通り、抵抗素子Ｒｐの抵抗値に応じて、情報の書き込みの有無による読み出し電位の値が変化する。そのため抵抗素子Ｒｐの抵抗値の変化が大きいと、書き込み、あるいは、読出しを正確に行うことが困難になる可能性がある。
【００４７】
例えば、並列抵抗素子Ｒｐの抵抗値における製造バラツキが±５０％、温度特性が４０００ｐｐｍ／℃の場合について説明する。並列抵抗素子Ｒｐの温度特性が４０００ｐｐｍ／℃のため、並列抵抗素子Ｒｐの抵抗値は０〜１００℃の温度変化で４０％変化する。よって、５０℃を中心とした場合、並列抵抗素子Ｒｐの抵抗値は、バラツキがない（設計値からの変動がない）抵抗を基準として、−２０％〜＋２０％の範囲でばらつく。更に、製造バラツキが±５０％であることから、並列抵抗素子Ｒｐの抵抗値は、製造バラツキと温度バラツキを合わせると、バラツキがない（設計値からの変動がない）抵抗を基準として、−６０％〜＋８０％の範囲でばらつくことになる。
【００４８】
アンチヒューズ素子１１の書き込み前において、アンチヒューズ素子１１は容量とみなせる。よって、並列接続されたアンチヒューズ素子１１と並列抵抗素子Ｒｐの抵抗値は、並列抵抗素子Ｒｐの抵抗値が支配的であることから、書き込み前の抵抗値が製造バラツキと温度変化により−６０％〜＋８０％の範囲で、半導体装置毎に異なることになる。この変化は読出し時の信頼性の低下を招く。よって、本実施の形態では、抵抗素子Ｒｐが配される基板上に電流供給部を配することで、読出し時の信頼性を向上させている。
【００４９】
具体的には、本実施の形態では、読出し時にアンチヒューズ素子１１及び並列抵抗Ｒｐに供給する電流量を、並列抵抗素子Ｒｐの抵抗値に合わせて変化させることで、読出し時の信頼性低下を抑制する構成としている。本実施の形態において、読出し時に供給する電流量を決める抵抗である電流生成用の抵抗Ｒｉの構成は並列抵抗素子Ｒｐと同一の構成を有する。同一の構成とは、同一プロセスで形成された拡散抵抗であり、具体的には、並列抵抗素子Ｒｐを形成するための不純物導入工程にて同時に電流生成用の抵抗Ｒｉが形成される領域にも不純物が導入される。よって、同一の構成を有する並列抵抗Ｒｐと電流生成用の抵抗Ｒｉとは、同じ不純物濃度を有する。また、並列抵抗Ｒｐと電流生成用の抵抗Ｒｉとは、幅や長さを同じであることが好ましい。
【００５０】
トランジスタＭＰ３、トランジスタＭＰ４、及びトランジスタＭＤ１のオン抵抗は、電流生成用の抵抗Ｒｉ及び並列抵抗素子Ｒｐに対して十分に小さい。この時、アンチヒューズ素子１１が未書き込み時（アンチヒューズ素子１１が容量の状態）の、読出し時の第１端子ＶＨの電圧ＶＨｏｕｔは次式で表される。
ＶＨｏｕｔ＝Ｃ×Ｒｐ／Ｒｉ
ここで、Ｃは定数（≒ＶＤＤＡ）
【００５１】
列抵抗素子Ｒｐと電流生成の抵抗Ｒｉは、同一のプロセスで形成されている（同一の構成を有する）ため、設計値や理論値からのずれがあるとしても、両抵抗は同程度のずれを有する。よって、上の式より、並列抵抗素子Ｒｐ及び電流生成の抵抗Ｒｉがバラツキ（ずれ）を有したとしても、温度が同じ環境であれば、バラツキが互いに相殺することから、電圧ＶＨｏｕｔは並列抵抗素子Ｒｐ及び電流生成抵抗Ｒｉのバラツキに依存しない。よって、アンチヒューズ素子１１の読み出し時に、製造バラツキや温度バラツキの影響を抑制、または除去することができる。
【００５２】
実際にはトランジスタＭＰ３、トランジスタＭＰ４、及びドランジスタＭＤ１の特性バラツキも影響するが、拡散抵抗のバラツキに対して非常にバラツキ量が小さいことから書込みおよび読出し不良を大幅に低減することができる。
【００５３】
並列抵抗素子Ｒｐと電流生成用の抵抗Ｒｉの相対バラツキを低減するため、本実施の形態では、並列抵抗及び電流生成用抵抗Ｒｉを同一の拡散抵抗で幅や長さが同じ構成としたが、読出し電圧のバラツキを低減できればよく、これに限定されない。また、本実施の形態では電流供給部３０１として図１に示す回路構成を説明したが、その電流量が並列抵抗素子Ｒｐと相間があり、結果として読出し電圧バラツキを低減する構成であればいかなる構成であってもよい。例えば、半導体装置が温度センサを有する構成とし、電流供給部を、該温度センサの結果に基づいて抵抗素子Ｒｐの温度によるバラツキ（ずれ）を低減するような電流を供給する構成としてもよい。
【００５４】
次に、図２に図１で示す容量素子Ｃａ、抵抗素子Ｒｐ、及びトランジスタＭＤ１の断面構造の具体例を示す。
【００５５】
半導体基板１１０において、Ｐ型シリコン基板１００上に、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂ、及び１０２ｃが形成されている。Ｐウエル領域１０１は、ロジック回路を構成するＮＭＯＳトランジスタのＰウエルと同じ工程で形成することができる。また、Ｎウエル領域１０２ａ、１０２ｂ、及び１０２ｃは、ロジック回路を構成するＰＭＯＳトランジスタのＮウエルと同じ工程で形成することができる。
【００５６】
なお、Ｐ型シリコン基板１００に対するＮウエル領域の不純物濃度は、Ｎウエル領域１０２ａ、１０２ｂ、及び１０２ｃとＰ型シリコン基板１００とのブレイクダウン電圧が、高電圧Ｖｈより高くなる濃度となっている。また、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂ、及び１０２ｃの不純物濃度は、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂとのブレイクダウン電圧が、高電圧Ｖｈより高くなる濃度となっている。
【００５７】
Ｐウエル領域１０１及びＮウエル領域１０２ａ、１０２ｂ、及び１０２ｃに、フィールド酸化膜１０３、高濃度のＮ型拡散領域１０６ａ〜１０６ｅ、及び高濃度Ｐ型拡散領域１０７が形成されている。フィールド酸化膜１０３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で形成することができる。
【００５８】
高耐圧ＮＭＯＳトランジスタであるトランジスタＭＤ１の構成を説明する。ゲート電極１０５ａは、ゲート絶縁膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル形成領域となる。
【００５９】
高濃度のＮ型拡散領域１０６ａはトランジスタＭＤ１のソースであって、高濃度Ｐ型拡散領域１０７はバックゲート電極である。Ｎウエル領域１０２ａは、ドレインの電界緩和領域として、ゲート電極１０５ａの下部まで延在している部分を有する。Ｎウエル領域１０２ａ内に形成された高濃度のＮ型拡散領域１０６ｂが、トランジスタＭＤ１のドレイン電極となる。
【００６０】
更に、ゲート電極１０５ａのドレイン側は、Ｎウエル領域１０２内に形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。これにより、トランジスタＭＤ１がＯＦＦ状態、すなわち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧Ｖｈまで上昇しても、ゲート−ドレイン耐圧が確保できる。
【００６１】
次に、アンチヒューズ素子１１の構造を説明する。アンチヒューズ素子１１は、上部電極、下部電極、及びその間の絶縁層を有する。たとえば、Ｎウエル領域１０２ｂの上にゲート絶縁膜１０４を介して設けられた電極１０５ｂが、アンチヒューズ素子１１の上部電極として機能する。また、Ｎウエル領域１０２ｂにおいて、高濃度のＮ型拡散領域１０６ｃに接続され、半導体基板１１０のトラジスタＭＤ１等の素子が配される面に対する平面視で、上部電極と重複する部分が、下部電極として機能する。なお、トラジスタＭＤ１、アンチヒューズ素子１１、及び抵抗素子Ｒｐ等の素子が配される面に対する平面視とは、例えば、トラジスタＭＤ１のチャネル形成領域の表面に対する平面視である。
【００６２】
図２では、Ｎウエル領域１０２ｂの、平面視において上部電極と重ならない領域のみに高濃度のＮ型拡散領域１０６ｃが形成されているが、高濃度のＮ型拡散領域１０６ｃはこれに限定されない。例えば、上部電極と重複する部分の一部、または重複する部分全域に高濃度のＮ型拡散領域１０６ｂが形成されている工程としてもよい。平面視において上部電極と重なる領域に高濃度のＮ型拡散領域１０６ｃも形成されている場合には、高濃度のＮ型拡散領域１０６ｃの重複部分もアンチヒューズ素子１１の下部電極として機能する。
【００６３】
さらに、図２では、アンチヒューズ素子１１の下部電極がトランジスタＭＤ１のドレインに接続されているが、上部電極が第３のトランジスタＭＤ１のドレインに接続され、下部電極が高電圧Ｖｈに接続されていてもよい。
【００６４】
ゲート絶縁膜１０４は、ロジック回路を構成するトランジスタＭＰ１及びＭＮ１のゲート絶縁膜の形成工程で形成することができ、例えば酸化膜で形成することができる。また、電極１０５ａ、１０５ｂは、例えばポリシリコン層とすることができる。ポリシリコン層、高濃度のＮ型拡散領域１０６ａ〜１０６ｃ、及び、高濃度Ｐ型拡散領域１０７は、低耐圧ロジック回路を構成するトランジスタＭＰ１及びＭＮ１の、各要素の形成工程と同じ工程で形成することができる。
【００６５】
このように、アンチヒューズ素子１１ＭＯＳ構造を有するアンチヒューズ素子であり、アンチヒューズ素子１１への書き込みを制御するトランジスタがＭＯＳトランジスタである。よって、アンチヒューズ素子とトランジスタを同じ工程で形成することができる。このため、少ない工程数で安価に半導体装置を形成することができる。
【００６６】
高濃度のＰ型拡散領域１０７、Ｎ型拡散領域１０６ａ〜１０６ｅ、及びフィールド酸化膜１０３上には複数のコンタクト部１０８が設けられた絶縁膜が設けられ、絶縁膜上には、導電層１０９ａ〜１０９ｅが設けられている。導電層１０９ａ〜１０９ｅは、例えばアルミ等の金属から形成することができる。なお、導電層１０９ａ〜１０９ｅと各電極、配線は、電気的に接続されていれば、その製造手法、材料、および構造は限定されない。
【００６７】
図２では、アンチヒューズ素子１１として、下部電極及び上部電極がＮウエル領域とポリシリコンで形成される容量素子を例として示しているが、アンチヒューズ素子１１はこの構造に限定されず、例えばＰＭＯＳトランジスタを用いた容量素子であってもよい。アンチヒューズ素子１１の下部電極及び上部電極の一方が一方の端子、他方が他方の端子として機能する。
【００６８】
抵抗素子Ｒｐは、半導体基板１１０内の半導体領域である、Ｎウエル領域１０２ｃを有し、１０９ｄおよび１０９ｅの導電層に、それぞれ高濃度のＮ型拡散領域１０６ｄおよび１０６ｅを介して接続される。抵抗素子Ｒｐはこの構造に限定されない。例えば、導電層による抵抗体、ポリシリコンによる抵抗体が、抵抗素子Ｒｐとして用いられてもよい。
【００６９】
絶縁膜は、トランジスタＭＤ１や抵抗素子Ｒｐ等を覆うように半導体基板１１０上に形成された絶縁体層であり、例えば酸化シリコンからなる。また絶縁体層は、これに限定されず、窒化シリコンや炭化シリコンからなっていてもよく、これらの積層や混合物層でもよい。
【００７０】
導電層１０９ａは、コンタクト部１０８を介してトランジスタＭＤ１のソースとバックゲートに接続されており、接地電位が与えられる。導電層１０９ｂは、コンタクト部１０８を介してトランジスタＭＤ１のドレイン電極とアンチヒューズ素子１１の下部電極に接続されている。導電層１０９ｃは、コンタクト部１０８を介してアンチヒューズ素子１１の上部電極に接続され、不図示の部分で第１端子ＶＨに接続されている。導電層１０９ｃは、書込み時には、第１端子ＶＨを介して高電圧Ｖｈが印加される。導電層１０９ｄは導電層１０９ｃと接続され（図示しない）、導電層１０９ｅは導電層１０９ｂと接続される（図示しない）。
【００７１】
（実施の形態３）
本実施の形態では、上記実施の形態で示したメモリ部１０を複数配置した場合の例を示す。
【００７２】
図３は、本実施の形態に係る半導体装置の回路構成であり、アンチヒューズ素子１１に情報が書込まれる前の状態を示している。図３では、半導体装置は、アンチヒューズ素子１１である容量素子Ｃａ、並列抵抗素子Ｒｐ、及びトランジスタＭＤ１を含むメモリ部１０を複数有する。また、電流供給部３０１を複数有する。ここで、実施の形態１で記載した並列抵抗素子Ｒｐのバラツキを補正するために電流供給部３０１の電流量を決める電流生成用の抵抗Ｒｉを並列抵抗素子Ｒｐと同じ構成とする。
【００７３】
この時、並列抵抗素子Ｒｐと電流生成用の抵抗Ｒｉの基板上の位置が大きく離れていると、電流生成用の抵抗Ｒｉと、該抵抗Ｒｉから離れた位置に形成される並列抵抗素子Ｒｐの、製造バラツキに起因する抵抗値の差が大きくなる。加えて位置により温度が異なる場合は、温度バラツキに起因する抵抗値の差が発生する。これらは読出し精度の低下につながる。
【００７４】
本実施の形態では、複数のアンチヒューズ素子１１を配置する際に、読出し時に使用する電流供給部３０１を複数（ここでは２つ）配置し、並列抵抗素子Ｒｐからの接続配線の距離が短い方の電流供給部３０１を用いて読出しを行う。これにより、並列抵抗素子Ｒｐと電流生成用の抵抗Ｒｉの製造バラツキや温度バラツキによる抵抗値の差を低減することが可能となり、読出し精度が向上する。
【００７５】
本実施の形態では説明のため、半導体装置が電流供給部３０１を２つ有する例を示したが、許容されるバラツキに応じてより多くの電流供給部３０１を有していてもよい。本実施の形態の構成により、アンチヒューズ素子１１を有するメモリ部１０を複数有する半導体装置においても、読出し精度の低下を抑制することができる。
【００７６】
（実施の形態４）
本実施の形態では、上記実施の形態に記載の半導体装置の適用例として、半導体装置を記録装置に適用した例について説明する。
【００７７】
図４は、第１乃至第３の実施の形態のいずれかに記載の半導体装置（メモリ部１０）を有する液体吐出ヘッド用基板の回路構成の一例を示す。液体吐出ヘッド用基板は、メモリ部１０及び論理回路ＮＡＮＤ回路と、記録ユニット２０１を有する。
【００７８】
メモリ部１０は、トランジスタＭＰ１及びトランジスタＭＮ１からなるインバータ、トランジスタＭＤ１、アンチヒューズ素子Ｃａ、抵抗素子Ｒｐを有する。また、記録ユニット２０１は、吐出用素子であるヒータＲｈ（電気熱変換素子）と、ヒータＲｈを駆動する駆動部（例えば、トランジスタＭＤ２及び論理積回路ＡＮＤ）と、を有する。ヒータＲｈを駆動することにより、即ち、ヒータＲｈを通電させて熱を発生させることにより、記録剤が吐出され、記録を行うことが可能である。
【００７９】
制御回路２０３は、例えば、不図示のシフトレジスタやラッチ回路等によって構成することができる。制御回路２０３には、例えば、不図示のホストＰＣ等を介して、クロック信号ＣＬＫ、画像データ信号ＤＡＴＡ、ラッチ信号ＬＴ、ヒータ制御信号ＨＥが入力されてもよい。また、論理積回路ＡＮＤ及びＮＡＮＤ、並びに制御回路２０３には、ロジック用の電源電圧として、第１の電源電圧として電源電圧ＶＤＤ（例えば、３〜５Ｖ）が供給される。記録ユニット２０１とメモリ部１０は、それぞれ制御回路２０３に電気的に接続されている。
【００８０】
ここで、制御回路２０３は、例えば、其々がｎ個の記録ユニット２０１を有するｍ個のグループについて、グループごとに記録ユニット２０１の動作を制御してヒータＲｈを駆動する時分割駆動を為しうる。時分割駆動は、制御回路２０３が、ｍビットのブロック選択信号２０４と、ｎビットの時分割選択信号２０５とを出力して為されうる。
【００８１】
論理積回路ＡＮＤには、対応するブロック選択信号２０４及び時分割選択信号２０５が入力され、それに応答してトランジスタＭＤ２を導通状態にし、トランジスタＭＤ２と直列に接続されたヒータＲｈを駆動する。ここで、記録ユニット２０１には、ヒータ駆動用の電源電圧として第２の電源電圧ＶＨ１（例えば、２４Ｖ）が供給され、接地電位をＧＮＤとする。
【００８２】
論理積回路ＮＡＮＤには、制御信号２０６及び時分割選択信号２０５が入力され、それに応じた信号がインバータからトランジスタＭＤ１に出力され、トランジスタＭＤ１の導通状態／非導通状態が切り替えられる。メモリ部１０には、アンチヒューズ素子Ｃａに情報を書き込むための第３の電源電圧が供給され、接地電位をＧＮＤとする。
【００８３】
第１端子ＶＨには、電流供給部３０１がスイッチＳＷを介して接続される。トランジスタＭＰ３とＭＰ４のソースおよびバックゲートは、例えばアナログ電源ＶＤＤＡに接続され、各々のゲートは接続され、かつトランジスタＭＰ３のドレインに接続されている。トランジスタＭＰ３のドレインは、電流生成用の抵抗Ｒｉに接続され、電流生成用の抵抗Ｒｉのもう一端は接地されている。トランジスタＭＰ４のドレインは、スイッチＳＷに接続される。
【００８４】
図５を参照しながら、上記液体吐出ヘッド用基板を液体吐出装置に搭載した例について、インクジェット記録方式のものを例示して説明する。しかし、液体吐出装置はこの形態には限定されず、例えば、溶融型や昇華型等の熱転写方式の液体吐出装置についても同様である。液体吐出装置は、例えば、記録機能のみを有するシングルファンクションプリンタであっても良いし、例えば、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタであっても良い。また、液体吐出装置は、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であっても良い。
【００８５】
「記録」は、記録媒体上に画像、模様、パターン、構造物等、人間が視覚で知覚し得るように顕在化したものを形成する場合だけでなく、媒体の加工を行う場合をも含みうる。「記録媒体」とは、一般的な液体吐出装置で用いられる紙のみならず、布、プラスチック・フィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、記録剤を付することが可能なものをも含みうる。「記録剤」は、記録媒体に付されることにより、画像、模様、パターン等の形成又は記録媒体の加工に供されうるインク等の液体だけでなく、記録剤の処理（例えば、記録剤が含有する色剤の凝固又は不溶化）に供されうる液体をも含みうる。
【００８６】
図５（ａ）は、液体吐出ヘッド１８１０の主要部を示している。液体吐出ヘッド１８１０は、インク供給口１８０３を備える。上述の実施の形態のヒータＲｈは、発熱部１８０６として示されている。図５（ａ）に示すように、基体１８０８は、複数の吐出口１８００に連通した液路１８０５を形成するための流路壁部材１８０１と、インク供給口１８０３を有する天板１８０２とを組み付けることにより、液体吐出ヘッド１８１０を構成できる。この場合、インク供給口１８０３から注入されるインクが内部の共通液室１８０４へ蓄えられてそれぞれの液路１８０５へ供給され、その状態で基体１８０８、発熱部１８０６を駆動することで、吐出口１８００からインクの吐出がなされる。
【００８７】
図５（ｂ）は、このような液体吐出ヘッド１８１０の全体構成を示す図である。液体吐出ヘッド１８１０は、上述した複数の吐出口１８００、実施の形態１または２の液体吐出ヘッド用基板３００を有する記録部１８１１と、この記録部１８１１に供給するためのインクを保持するインク容器１８１２とを備えている。インク容器１８１２は、境界線Ｋを境に記録部１８１１に着脱可能に設けられている。液体吐出ヘッド１８１０には、図５（ｃ）に示す液体吐出装置に搭載された時にキャリッジ側からの電気信号を受け取るための電気的コンタクト（不図示）が設けられている。この電気信号に基づいて発熱部１８０６が発熱する。インク容器１８１２内部には、インクを保持するために繊維質状若しくは多孔質状のインク吸収体が設けられており、これらのインク吸収体によってインクが保持されている。
【００８８】
図５（ｂ）に示す液体吐出ヘッド１８１０をインクジェット方式の液体吐出装置の本体に装着し、本体から液体吐出ヘッド１８１０へ付与される信号をコントロールする。このような構成により、高速記録、高画質記録を実現できるインクジェット方式の液体吐出装置を提供することができる。以下、このような液体吐出ヘッド１８１０を用いたインクジェット方式の液体吐出装置について説明する。
【００８９】
図５（ｃ）は、本発明に係る実施形態のインクジェット方式の液体吐出装置１９００を示す外観斜視図である。図５（ｃ）において、液体吐出ヘッド１８１０は、駆動モータ１９０１の正逆回転に連動して駆動力伝達ギア１９０２、１９０３を介して回転するリードスクリュー１９０４の螺旋溝１９２１に対して係合するキャリッジ１９２０上に搭載されている。このような構成により、液体吐出ヘッド１８１０は、駆動モータ１９０１の駆動力によってキャリッジ１９２０と共にガイド１９１９に沿って矢印ａ又はｂ方向に往復移動可能となっている。不図示の記録媒体給送装置によってプラテン１９０６上に搬送される記録用紙Ｐ用の紙押え板１９０５は、キャリッジ移動方向に沿って記録用紙Ｐをプラテン１９０６に対して押圧する。
【００９０】
フォトカプラ１９０７、１９０８は、キャリッジ１９２０に設けられたレバー１９０９のフォトカプラ１９０７、１９０８が設けられた領域での存在を確認して駆動モータ１９０１の回転方向の切換等を行うためのホームポジション検知手段である。支持部材１９１０は液体吐出ヘッド１８１０の全面をキャップするキャップ部材１９１１を支持し、吸引手段１９１２はキャップ部材１９１１内を吸引し、キャップ内開口１９１３を介して液体吐出ヘッド１８１０の吸引回復を行う。移動部材１９１５は、クリーニングブレード１９１４を前後方向に移動可能にし、クリーニングブレード１９１４及び移動部材１９１５は、本体支持板１９１６に支持されている。クリーニングブレード１９１４は、図示の形態でなく周知のクリーニングブレードを本実施の形態に適用してもよい。また、レバー１９１７は、吸引回復の吸引を開始するために設けられ、キャリッジ１９２０と係合するカム１９１８の移動に伴って移動し、駆動モータ１９０１からの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。液体吐出ヘッド１８１０に設けられた発熱部１８０６に信号を供給し、駆動モータ１９０１等の各機構の駆動制御を司る記録制御部（不図示）は、装置本体側に設けられている。
【００９１】
上述のような構成のインクジェット方式の液体吐出装置１９００は、記録媒体給送装置によってプラテン１９０６上に搬送される記録用紙Ｐに対し、液体吐出ヘッド１８１０が記録用紙Ｐの全幅にわたって往復移動しながら記録を行う。液体吐出ヘッド１８１０は、前述の実施例の液体吐出用基板を用いているため、インクの吐出精度の向上と、低電圧での駆動とを両立することが可能となる。
【００９２】
次に、上述した装置の記録制御を実行するための制御回路の構成について説明する。図５（ｄ）はインクジェット方式の液体吐出装置１９００の制御回路の構成を示すブロック図である。制御回路は、記録信号が入力するインタフェース１７００、ＭＰＵ（マイクロプロセッサ）１７０１、プログラムＲＯＭ１７０２、ダイナミック型のＲＡＭ（ランダムアクセスメモリ）１７０３と、ゲートアレイ１７０４とを備えている。プログラムＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ダイナミック型のＲＡＭ１７０３は、上記記録信号やヘッドに供給される記録データ等の各種データを保存する。ゲートアレイ１７０４は、液体吐出ヘッド部１７０８に対する記録データの供給制御を行う。ゲートアレイ１７０４は、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。さらにこの制御回路は、液体吐出ヘッド部１７０８を搬送するためのキャリアモータ１７１０と、記録紙搬送のための搬送モータ１７０９と、を備える。また、この制御回路は、液体吐出ヘッド部１７０８を駆動するヘッドドライバ１７０５、搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動するためのモータドライバ１７０６、１７０７を備えている。
【００９３】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されるとともに、ヘッドドライバ１７０５に送られた記録データに従って液体吐出ヘッドが駆動され、印字が行われる。
【００９４】
また、上記記録装置は、３Ｄデータを有し、３次元の像を形成する装置としても用いることができる。
【００９５】
図６に図４に示す液体吐出ヘッド用基板の回路構成の配置図を示す。基板の中央にインクが流れる穴であるインク供給口３０２が配置され、インク供給口３０２の両側に記録ユニット２０１が複数配置される。さらに基板の長辺端部にメモリユニット２０２が複数配置されている。電流供給部３０１は基板に複数個配置されている。
【００９６】
記録ユニットは発熱するため、記録情報により基板内の温度の分布が異なる場合がある。またインク供給口３０２は基板に対し熱伝導率が低いため、インク供給口に対して左右で温度差が大きくなる傾向がある。記録装置の記録速度を向上させるためには記録ユニット２０１の数を増やすことが効果的であるが一方で長辺方向の長さが長くなるため基板内で並列抵抗素子Ｒｐのバラツキが大きくなる。図６に示すように電流供給部３０１を複数配置することで、上記の場合にも、並列抵抗素子Ｒｐのバラツキによる読み出し精度低下を抑制することができる。
【００９７】
このように、実施の形態１または２の半導体装置を液体吐出装置に適用することにより、メモリ素子であるアンチヒューズ素子１１の読出し不良を低減することができる。また、後述の実施の形態４乃至６に記載の半導体装置のいずれかを液体吐出装置に適用する場合も、同様に適用することができ、その場合にも、アンチヒューズ素子１１の読み出し精度の低下を抑制することができる。
【００９８】
（実施の形態５）
本実施の形態では、調整部が抵抗素子Ｒｐのバラツキ（ずれ）を、分圧を用いて相殺するよう構成された抵抗素子Ｒｒを有する例について説明する。
【００９９】
図７は、本実施の形態に係る半導体装置の回路構成の一例であり、アンチヒューズ素子１１に情報が書込まれる前の状態を示している。本実施の形態において、半導体装置は、読み出し時、並列抵抗素子Ｒｐの抵抗に応じて読出し条件を変更する調整部として、外部から電流が供給される電源端子ＩＤと第１端子ＶＨとの間に接続された抵抗素子Ｒｒを有する。実施の形態１と同様の構成、機能、効果の部分については、説明を省略する。
【０１００】
図７において、第１端子ＶＨは読出し調整用の抵抗素子Ｒｒを介して電源端子ＩＤに接続される。読出し調整用の抵抗素子Ｒｒは、実施の形態１の電流生成用の抵抗素子Ｒｉと同様、並列抵抗素子Ｒｐと同一の構成を有し、ここでは、拡散抵抗である。読出し時は電源端子ＩＤに電圧Ｖｉｄを印加し、第１端子ＶＨの電圧ＶＨｏｕｔを外部から読み取る。アンチヒューズ素子１１に情報が書き込まれる前の読出し電圧ＶＨｏｕｔは、トランジスタＭＤ１のオン抵抗を並列抵抗素子Ｒｐの抵抗に比べて非常に小さくしているため、下記の式で表される。
ＶＨｏｕｔ＝Ｖｉｄ×Ｒｐ／（Ｒｒ＋Ｒｐ）
【０１０１】
読み出し調整用の抵抗Ｒｒと並列抵抗素子Ｒｐは、同一のプロセスで形成されている（同一の構成を有する）ため、設計値や理論値からのずれがあるとしても、同程度のずれを有する。よって、上の式より並列抵抗素子Ｒｐおよび読出し抵抗素子Ｒｒがバラツキ（ずれ）を有したとしても、温度が同じ環境であれば、バラツキが互いに相殺することから、電圧ＶＨｏｕｔは並列抵抗素子Ｒｐおよび読出し調整用の抵抗素子Ｒｒのバラツキに依存しない。よって、アンチヒューズ素子１１の読み出し時に、製造バラツキや温度バラツキの影響を抑制、または除去することができる。
【０１０２】
実際にはトランジスタＭＰ３、トランジスタＭＰ４、及びドランジスタＭＤ１の特性バラツキも影響するが、拡散抵抗のバラツキに対して非常にバラツキ量が小さいことから読出し不良を大幅に低減することができる。
【０１０３】
並列抵抗素子Ｒｐと読み出し調整用の抵抗Ｒｒの相対バラツキを低減するため、本実施の形態では同一の拡散抵抗で幅や長さが同じ構成としたが、読出し電圧のバラツキを低減できればよく、並列抵抗及び読み出し調整用の抵抗素子Ｒｒは、これに限定されない。
【０１０４】
（実施の形態６）
本実施の形態では、調整部が、抵抗素子Ｒｐと同じ基板上に配され、トランジスタを有する電流供給部の例について説明する。具体的には、電流供給部が、トラジスタＭＤ１の動作条件を制御することで、抵抗素子Ｒｐのバラツキに関係なく精度よく読み出しを行うことを可能とするよう構成されている例について説明する。
【０１０５】
図８に、本実施の形態に係る半導体装置の回路構成の一例を示す。本実施の形態では、半導体装置は、読み出し時に並列抵抗素子Ｒｐの抵抗のバラツキ（設計値からのずれを含む）を低減するように機能する調整部として、トラジスタを有する電流供給部を有する。本実施の形態における電流供給部は、トランジスタＭＤ１に接続された可変電流源１３とすることができる。なお、図８は、アンチヒューズ素子１１に情報が書込まれる前の状態を示している。尚、本実施の形態において、実施の形態１と重複する構成、機能、効果の説明は省略する。
【０１０６】
本実施の形態では、可変電流源１３とトラジスタＭＤ１との間にある出力端子ＶＯの電圧を測定することでアンチヒューズ素子１１に情報が書き込まれている状態か否かに関する情報を取得する。具体的には、トランジスタＭＤ１が、線形領域で動作しているか、飽和領域で動作しているか、という違いに起因する出力端子ＶＯの電圧の違いから、書き込み有無を判断することができるように構成されている。
【０１０７】
図８において、可変電流源１３は、出力端子ＶＯを介してトランジスタＭＤ１に接続されている。具体的には、トランジスタＭＤ１のソースおよびバックゲートは、出力端子ＶＯに接続され、出力端子ＶＯは可変電流源１３に接続されている。
【０１０８】
まず、書き込み時の動作について説明する。アンチヒューズ素子１１に情報を書き込む時は、制御信号ＳｉｇとしてＬｏレベルの信号を入力することにより、トランジスタＭＤ１をオン状態にする。また、第１端子ＶＨに高電圧Ｖｈ（例えば２４Ｖ）を印加し、可変電流源１３に設定される電流値をＩＡ（例えば２．４ｍＡ）とする。
【０１０９】
これにより、アンチヒューズ素子１１を構成するゲート絶縁膜に、Ｖｈ相当の高電圧が印加される事になる。したがって、アンチヒューズ素子１１である容量素子Ｃａのゲート絶縁膜が破壊され、アンチヒューズ素子１１に情報が書込まれる。
【０１１０】
次に、読出し時の動作を説明する。読出しを行いたいアンチヒューズ素子１１に対応する制御信号ＳｉｇとしてＬｏレベルの信号を入力することにより、トランジスタＭＤ１のゲートに電源電圧ＶＤＤを印加し、トランジスタＭＤ１をオン状態とする。さらに、第１端子ＶＨに電源電圧ＶＤＤあるいはアナログ電源ＶＤＤＡからの電圧が印加され、可変電流源１３の設定電流をＩＢ（例えば１００ｕＡ）とする。
【０１１１】
本実施の形態では、アンチヒューズ素子１１に情報が書き込まれている場合はトランジスＭＤ１が飽和領域で動作し、アンチヒューズ素子１１に情報が書き込まれていない場合には、トランジスタＭＤ１が線形領域で動作する。これを満たすように、読み出し時の第１端子ＶＨの電圧、トラジスタＭＤ１のゲートの電圧、可変電流源１３に設定される電流値等を設定する。
【０１１２】
トランジスタＭＤ１は、ソース―ドレイン間電圧Ｖｄｓの方が、ゲート―ドレイン間電圧Ｖｇｓから閾値Ｖｔｈを引いた値より大きいとき、飽和領域で動作する。すなわち、以下の飽和領域の時の式を満たすとき、飽和領域で動作する。
Ｖｄｓ≧Ｖｇｓ−Ｖｔｈ
【０１１３】
また、ソース―ドレイン間電圧Ｖｄｓの方が、ゲート―ドレイン間電圧Ｖｇｓから閾値Ｖｔｈを引いた値より小さいとき、線形領域で動作する。すなわち、以下の線形領域の時の式を満たすとき、線形領域で動作する。
Ｖｄｓ≦Ｖｇｓ−Ｖｔｈ
【０１１４】
トランジスタＭＤ１のゲートの電圧は、トランジスタＭＰ１およびトランジスタＭＮ１のなすロジック回路（インバータ）の出力によって制御される。つまり、図８の例では、ロジック回路の電源電圧ＶＤＤがトランジスタＭＤ１のゲートに供給される。一方、トランジスタＭＤ１のドレインの電圧は、アンチヒューズ素子１１および抵抗素子Ｒｐの電圧降下によって決まる。そこで、本実施形態は、トランジスタＭＤ１のドレインの電圧の観点から、情報の書き込み状態に応じて、トランジスタＭＤ１が飽和領域で動作する場合と線形領域で動作する場合とを選択できるように構成される。基本的には、抵抗素子Ｒｐでの電圧降下が小さいと、トランジスタＭＤ１が飽和領域で動作しやすくなる。また、抵抗素子Ｒｐでの電圧降下が大きいと、トランジスタＭＤ１が線形領域で動作しやすくなる。
【０１１５】
第１端子ＶＨの電圧が電源電圧ＶＤＤの場合を例として、読み出し時の動作を説明する。
【０１１６】
アンチヒューズ素子１１に情報が書き込まれている場合、抵抗素子Ｒｐよりアンチヒューズ素子１１の抵抗値の方が十分低いため、アンチヒューズ素子１１の抵抗値が、第１端子ＶＨとトランジスタＭＤ１のドレインとの間の電圧降下に対する支配的な要因となる。電圧降下の量は、アンチヒューズ素子１１の抵抗値と電流源１３の電流の設定値ＩＢによって制御される。よって、アンチヒューズ素子１１での電圧降下、及びアンチヒューズ素子１１の情報書き込み後の抵抗のバラツキを考慮し、アンチヒューズ素子１１の抵抗が最も大きいときであっても、トランジスタＭＤ１が上述の飽和領域の時の式を満たすように、電流源１３の設定値ＩＢを決める。
【０１１７】
これにより、アンチヒューズ素子１１に情報が書き込まれている場合、トランジスタＭＤ１が飽和領域で動作する半導体装置を得ることができる。
【０１１８】
一方、アンチヒューズ素子１１が書き込み前の状態、すなわち容量素子Ｃａである場合、抵抗素子Ｒｐの抵抗がアンチヒューズ素子１１の抵抗より十分小さい。この場合、抵抗素子Ｒｐの抵抗値が、第１端子ＶＨとトランジスタＭＤ１のドレインとの間の電圧降下に対する支配的な要因となる。
【０１１９】
電流値がＩＢを想定した場合に、トランジスタＭＤ１が上記線形領域の式を満たすように、抵抗素子Ｒｐの抵抗値を決めることで、トランジスタＭＤ１を線形領域で動作させることができる。このときに、抵抗素子Ｒｐのバラツキのうち、最小の抵抗値を持つ場合を考慮することで、安定的にトランジスタＭＤ１を線形領域で動作させることが可能となる。
【０１２０】
抵抗素子Ｒｐが製造バラツキや温度変化によるバラツキ（設計値からのずれ）を有していても、アンチヒューズ素子１１の書き込み有無によってトランジスタＭＤ１が線形領域で動作するか飽和領域で動作するかが決まる。
【０１２１】
トランジスタＭＤ１が飽和領域で動作しているときは、トランジスタＭＤ１はソースフォロアとして機能するため、出力端子ＶＯの電圧はトランジスタＭＤ１のゲートの電圧に応じた値となる。この電圧は、任意に設定できるため、線形領域で動作しているときよりも高くすることができる。トランジスタＭＤ１が線形領域で動作しているときは、出力端子ＶＯの電圧は、トランジスタＭＤ１およびトランジスタＭＮ２が所定の動作点に定まるように低下する。所定の動作点とは、トランジスタＭＮ２の出力するドレイン電流と、トランジスタＭＤ１の出力するドレイン電流とが等しくなるように、各トランジスタのゲート・ソース間電圧、および、ドレイン・ソース間電圧が定まった状態である。この時、出力端子ＶＯの電圧が、第２端子の電圧を、１）抵抗素子Ｒｐおよびアンチヒューズ素子１１の合成抵抗、２）トランジスタＭＤ１のソース・ドレイン間抵抗、および、３）トランジスタＭＮ２のソース・ドレイン間抵抗で分圧した値となる。
【０１２２】
そこで、トランジスタＭＤ１が飽和領域で動作しているときの出力端子ＶＯの電圧と、線形領域で動作しているときの出力端子ＶＯの電圧の間を基準の電圧と設定する。これにより、出力端子ＶＯの電圧と基準の電圧を比較することで、トランジスタＭＤ１が飽和領域で動作しているのか、線形領域で動作しているのかを判定することができる。この時の出力端子ＶＯの電圧は、抵抗素子Ｒｐのバラツキの影響を受けない。
【０１２３】
したがって、本実施の形態の半導体装置では、抵抗素子Ｒｐが製造バラツキや温度変化によるバラツキ（設計値からのずれ）によらず、アンチヒューズ素子１１の書き込み有無を精度よく読みだすことができる。
【０１２４】
なお、トランジスタＭＤ１の閾値Ｖｔｈも、製造バラツキ等を有するが、書き込み後のアンチヒューズ素子１１及び抵抗素子Ｒｐのバラツキ（ずれ）に比べ十分小さい。よって、書き込み後のアンチヒューズ素子１１及び抵抗素子Ｒｐのバラツキ（ずれ）を考慮すれば、アンチヒューズ素子１１の書き込み状態を精度よく読みだすことができる。
【０１２５】
（実施の形態７）
本実施の形態に係る半導体装置は、実施の形態５で示した１ｂｉｔに対応するメモリ部１０を、複数有する。この例を図９に示す。他の実施の形態と同様の構成、機能、効果の部分については説明を省略する。
【０１２６】
図９において、第１端子ＶＨと出力端子ＶＯ、各メモリ部１０に共通して接続されている。また可変電流源１３の例として、可変電圧源でゲート電圧が制御されたＮＭＯＳトランジスタで構成する例について説明する。
【０１２７】
まず、書き込み動作を説明する。
【０１２８】
複数のアンチヒューズ素子１１に同時情報を書き込む時は、対応するトランジスタＭＤ１のゲート電圧に不図示の複数のロジック回路により電源電圧ＶＤＤを印加することでオン状態とする。さらに、第１端子ＶＨに高電圧Ｖｈ（例えば２４Ｖ）を接続すると共に、トランジスタＭＮ２が一定以上の電流をシンク出来るように、Ｖｂｉａｓの電圧を設定する。より好適には、複数のアンチヒューズ素子１１を書き込むのに十分なシンク電流を供給するために、Ｖｂｉａｓは電源電圧ＶＤＤの電源或いはアナログ電源ＶＤＤＡに接続される。これでもなおシンク電流が不足する場合は、情報を書き込むメモリ部１０のトランジスタＭＤ１のゲート駆動を時分割にて行い、個別にトランジスタｍＤ１をオン状態にする。
【０１２９】
一方、書き込まないアンチヒューズ素子１１に対応するトランジスタＭＤ１は不図示の複数のロジック回路によていＯＦＦ状態とされる。トランジスタＭＤ１があることで、書き込み動作時の出力端子ＶＯの電圧は、不図示のロジック回路の電源電圧を超える事が無い。即ち可変電流源１３に使用するトランジスタＭＮ２は、ドレインが高耐圧に耐えうる高耐圧トランジスタ（例えばＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｉｏｎ  ＭＯＳ  ｔｒａｎｓｉｓｏｔ）である必要は無いため、実装面積を小さくできる。
【０１３０】
次に、読出し時の動作を説明する。
【０１３１】
図９では、読出しはメモリ部１０毎に個別に行われる。例えば、読出すアンチヒューズ素子１１が書き込まれていな状態（容量素子Ｃａ）の場合、対応するトランジスタＭＤ２のゲートに不図示のロジック回路を通して電源電圧ＶＤＤを印加し、トランジスタＭＤ２をオン状態とする。この時、書き込メモリ素子に対応するトランジスタＭＤ２以外のトランジスタＭＤ２のゲートに、例えば接地電圧を印加してそれら複数のトランジスタＭＤ２をＯＦＦ状態とする。
【０１３２】
さらに、出力端子ＶＯに電源電圧ＶＤＤあるいはアナログ電源ＶＤＤＡが接続されると共に、可変電流源１３が一定電流をシンクできるように、Ｖｂｉａｓを設定する。これ以降は、実施の形態５で示した読み出しと同様の動作にて、メモリ部１０のアンチヒューズ素子１１の書き込みに関する情報を読み出すことができる。
【０１３３】
本実施の形態では、トランジスタＭＤ１が線形領域で動作しているか、飽和領域で動作しているかにより、アンチヒューズ素子１１が書き込まれているか否かによる出力の電圧値をはっきりと異ならせることができる。よって、並列抵抗素子Ｒｐの抵抗値が、製造バラツキや温度によりメモリ部１０毎にばらついた（設定値とずれた）としても、アンチヒューズ素子１１が書き込まれているか否かについて、読み出し精度が低下するのを効果的に抑制することができる。
【符号の説明】
【０１３４】
１０  メモリ部
ＭＤ１  トラジスタ
１１  アンチヒューズ素子
Ｒｐ  並列抵抗
３０１  電流供給部
【図１】
2018170472.tif 000003
【図２】
2018170472.tif 000004
【図３】
2018170472.tif 000005
【図４】
2018170472.tif 000006
【図５】
2018170472.tif 000007
【図６】
2018170472.tif 000008
【図７】
2018170472.tif 000009
【図８】
2018170472.tif 000010
【図９】
2018170472.tif 000011
【手続補正書】
【提出日】平成30年7月17日(2018.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に配され、第１電位の第１端子に接続されたトランジスタと、
前記半導体基板に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、
前記半導体基板に配され、前記第２端子と前記トランジスタとの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板に配された電流供給トランジスタを含み、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部と、
を有する半導体装置。
【請求項２】
前記電流供給部は前記第２端子に接続され、
前記電流供給部を介して前記第２端子に接続された第２抵抗素子を有する請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗素子と前記第２抵抗素子は拡散抵抗であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電流供給部の前記電流供給トランジスタは、カレントミラー回路を構成する第１トランジスタと第２トランジスタを含み、
前記第１トランジスタのソース及び前記第２トランジスタのソースには、外部から電圧が印加され、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートは、前記第１トランジスタのドレインに接続され、
前記第１トランジスタのドレインは、前記第２抵抗素子を介して、前記第１電位の端子に接続され、
前記第２トランジスタのドレインは、前記第２端子に接続されていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記電流供給部と前記第２端子の間に接続されたスイッチを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチは、前記アンチヒューズ素子に情報が書き込まれるときはオフ状態となり、前記アンチヒューズ素子に記憶されている情報が読みだされるときはオン状態となるよう制御されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電流供給部が、前記第１端子と前記トランジスタとの間に接続されている請求項１に記載の半導体装置。
【請求項８】
前記アンチヒューズ素子の導通状態の時に、前記トランジスタが飽和領域で動作し、前記アンチヒューズ素子が非導通状態の時に、前記トランジスタが線形領域で動作することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電流供給部が、前記アンチヒューズ素子の書き込み時に第１の電流量を供給し、前記アンチヒューズ素子の読みだし時に第２の電流量を供給するように構成され、
前記第１の電流量は前記第２の電流量よりも大きいことを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記電流供給部に含まれる前記電流供給トランジスタは、ゲートに印加される電圧に応じて供給する電流量が制御されるように構成されたことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板に配され、第１電位の第１端子に接続されたトランジスタと、
前記半導体基板に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、
前記半導体基板に配され、前記第２端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板に配され、外部から電流が供給される第３端子と、
前記第３端子と前記第２端子との間に接続された第２抵抗素子と、
を有する半導体装置。
【請求項１２】
前記第１抵抗素子と前記第２抵抗素子は拡散抵抗であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１抵抗素子と前記第２抵抗素子は、前記半導体基板において前記トランジスタが配される面に対する平面視において、長さ、及び幅が等しいことを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記アンチヒューズ素子及び前記第１抵抗素子をそれぞれが含む複数のメモリ部を有し、
複数の前記電流供給部を有し、
前記複数のメモリ部は、第１メモリ部及び第２メモリ部を有し、
前記複数の電流供給部は、第１電流供給部及び第２電流供給部を有し、
前記第１メモリ部は、前記第１電流供給部及び前記第２電流供給部のうち、前記第１メモリ部が有する前記並列抵抗素子からの接続配線の距離が短い方に接続されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
半導体基板と、
前記半導体基板に配され、第１端子に接続されたトランジスタと、
前記半導体基板に配され、前記トランジスタと第２端子の間に接続されたアンチヒューズ素子と、
前記半導体基板に配され、前記第２端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、
前記半導体基板に配され、アンチヒューズ素子に書き込まれた情報を読み出す際に、前記第１抵抗素子のばらつきの影響を低減するように作用する調整部と、
を有する半導体装置。
【請求項１６】
前記半導体基板に配された電流供給トランジスタを含み、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部を、前記調整部は含むことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記電流供給部は、可変電流源であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記電流供給部を介して前記第２端子に接続された第２抵抗素子を有する請求項１６に記載の半導体装置。
【請求項１９】
前記調整部は、外部から電流が供給される第３端子、及び前記第２端子と前記第３端子の間に接続される第２抵抗素子を含むことを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
液体を吐出するための複数の吐出用素子と、
前記複数の吐出用素子と電気的に接続された制御回路と、
前記制御回路と電気的に接続された請求項１乃至１９のいずれか１項に記載の半導体装置と、
を有する液体吐出ヘッド用基板。
【請求項２１】
前記吐出用素子は、ヒータであることを特徴とする請求項２０に記載の液体吐出ヘッド用基板。
【請求項２２】
請求項２０または２１に記載の液体吐出ヘッド用基板と、
前記液体吐出ヘッド用基板の前記複数の吐出用素子のそれぞれ異なる１つに対応するように配された複数の吐出口と、
を有する記録部と、
前記記録部に取り付けられたインク容器と、を
有する液体吐出ヘッド
【請求項２３】
請求項２２に記載の液体吐出ヘッドと、
前記液体吐出ヘッドが搭載されるキャリッジと、
前記キャリッジを移動するためのガイドと、
を有する液体吐出装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の一様態は、半導体基板と、前記半導体基板に配され、第１電位の第１端子に接続されたトランジスタと、前記半導体基板に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、前記半導体基板に配され、前記第２端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板に配された電流供給トランジスタを含み、前記アンチヒューズ素子及び前記第１抵抗素子に電流を供給する電流供給部と、を有する半導体装置に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
また、本発明の別の一様態は、半導体基板と、前記半導体基板に配され、第１電位の第１端子に接続されたトランジスタと、前記半導体基板に配され、前記第１電位と異なる第２電位の第２端子と前記トランジスタとの間に接続されたアンチヒューズ素子と、前記半導体基板に配され、前記第２端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板に配され、外部から電流が供給される第３端子と、前記第３端子と前記第２端子との間に接続された第２抵抗素子と、を有する半導体装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、本発明の一様態は、半導体基板と、前記半導体基板に配され、第１端子に接続されたトランジスタと、前記半導体基板に配され、前記トランジスタと第２端子の間に接続されたアンチヒューズ素子と、前記半導体基板に配され、前記第２端子と前記トランジスタの間で、前記アンチヒューズ素子と並列に接続された第１抵抗素子と、前記半導体基板に配され、アンチヒューズ素子に書き込まれた情報を読み出す際に、前記第１抵抗素子のバラツキの影響を低減するように作用する調整部と、を有する半導体装置に関する。