(57)【要約】【課題】低消費電力化が可能な増幅回路を実現する。【解決手段】帰還用アンプ３０は、一方の入力信号が入力される入力端子ＩＮＰと、他方の入力信号が入力される入力端子ＩＮＮと、入力端子ＩＮＰ，ＩＮＮ側にアノードが接続されたダイオード対５３と、ダイオード対５３のカソードにそれぞれ接続され、ダイオード対５３のそれぞれに電流を供給するバイアス電流源５４と、ダイオード対５３のカソードに接続され、ダイオード対５３のカソードに生じた信号の差信号を増幅するＣＭＯＳ構成のオペアンプ５６と、オペアンプ５６の入出力間に接続された容量素子５７と、オペアンプ５６と入力端子ＩＮＰ，ＩＮＮとの間に設けられ、入力信号を増幅するバイポーラトランジスタ対６３ａ，６３ｂを含む差動アンプ５２とを備え、バイアス電流源５４は、カレントミラー回路部５５を含む。【選択図】図２
2018191068.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の差信号を増幅する増幅回路であって、
前記２つの入力信号のうち一方の入力信号が入力される第１の入力端子と、
前記２つの入力信号のうち他方の入力信号が入力される第２の入力端子と、
前記第１及び第２の入力端子側にアノードが接続された第１及び第２のダイオード素子と、
前記第１及び第２のダイオード素子のカソードにそれぞれ接続され、前記第１及び第２のダイオード素子のそれぞれに電流を供給する第１及び第２のバイアス電流源と、
前記第１及び第２のダイオード素子のカソードに接続され、前記第１及び第２のダイオード素子のカソードに生じた信号の差信号を増幅するＣＭＯＳ構成の演算増幅器と、
前記演算増幅器の入出力間に接続された容量素子と、
前記演算増幅器と前記第１及び第２の入力端子との間に設けられ、前記２つの入力信号を増幅するバイポーラトランジスタ対を含む差動増幅器と、
を備え、
前記第１及び第２のバイアス電流源は、カレントミラー回路を含む、
増幅回路。
【請求項２】
前記第１及び第２の入力端子と、前記第１及び第２のダイオード素子との間に設けられたＲＣフィルタをさらに備える、
請求項１記載の増幅回路。
【請求項３】
前記第１及び第２のバイアス電流源は、３段構成のカレントミラー回路を含む、
請求項１又は２記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅する増幅回路に関するものである。
【背景技術】
【０００２】
光通信において使用される光受信器は、フォトダイオード等の受光素子と、その受光素子から出力される電流を電圧に変換するトランスインピーダンスアンプと、トランスインピーダンスアンプの自動オフセット制御のための帰還アンプ（増幅回路）とを備えることが一般的である。帰還アンプとしては、入力端子とオペアンプとの間に逆バイアスされた状態で接続されて高抵抗素子として用いられるダイオードと、オペアンプの入出力間に接続される帰還容量と、を備えるものが知られている（下記特許文献１参照。）。このダイオードと帰還容量とで構成されるローパスフィルタによって、帰還アンプによる自動オフセット制御の安定動作が実現される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，２３０，４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
光受信器に用いられる帰還アンプは、トランスインピーダンスアンプの出力オフセットを小さくし、広帯域の信号の増幅を可能にするため、利得が大きく（例えば、６０ｄＢ以上）、かつ、遮断周波数が低い（例えば、１０〜１００Ｈｚ）ことが求められる。上記特許文献１に記載の構成では、遮断周波数を低くするために差動アンプの前に高抵抗素子を設けており、それにより差動アンプの入力電流は比較的小さい値に絞られる。そのため、差動アンプは、入力電流が小さくても動作するように、ダーリントン接続したヘテロバイポーラトランジスタ（ＨＢＴ）によって構成されている。しかし、ダーリントン接続によって構成された差動アンプは比較的高い電源電圧を必要とするため、低消費電力化には適していない。
【０００５】
そこで、本発明は、かかる課題に鑑みてなされたものであり、低消費電力化が可能な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一側面に係る増幅回路は、２つの入力信号の差信号を増幅する増幅回路であって、２つの入力信号のうち一方の入力信号が入力される第１の入力端子と、２つの入力信号のうち他方の入力信号が入力される第２の入力端子と、第１及び第２の入力端子側にアノードが接続された第１及び第２のダイオード素子と、第１及び第２のダイオード素子のカソードにそれぞれ接続され、第１及び第２のダイオード素子のそれぞれに電流を供給する第１及び第２のバイアス電流源と、第１及び第２のダイオード素子のカソードに接続され、第１及び第２のダイオード素子のカソードに生じた信号の差信号を増幅するＣＭＯＳ構成の演算増幅器と、演算増幅器の入出力間に接続された容量素子と、演算増幅器と第１及び第２の入力端子との間に設けられ、２つの入力信号を増幅するバイポーラトランジスタ対を含む差動増幅器と、を備え、第１及び第２のバイアス電流源は、カレントミラー回路を含む。
【発明の効果】
【０００７】
本発明によれば、低消費電力化が可能な増幅回路を実現できる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る増幅回路が内蔵されるトランスインピーダンスアンプの構成を示す回路図である。
【図２】実施形態に係る増幅回路の詳細構成を示す回路図である。
【図３】変形例にかかる増幅回路の詳細構成を示す回路図である。
【図４】比較例にかかる増幅回路の回路図である。
【発明を実施するための形態】
【０００９】
本発明の一側面に係る増幅回路は、２つの入力信号の差信号を増幅する増幅回路であって、２つの入力信号のうち一方の入力信号が入力される第１の入力端子と、２つの入力信号のうち他方の入力信号が入力される第２の入力端子と、第１及び第２の入力端子側にアノードが接続された第１及び第２のダイオード素子と、第１及び第２のダイオード素子のカソードにそれぞれ接続され、第１及び第２のダイオード素子のそれぞれに電流を供給する第１及び第２のバイアス電流源と、第１及び第２のダイオード素子のカソードに接続され、第１及び第２のダイオード素子のカソードに生じた信号の差信号を増幅するＣＭＯＳ構成の演算増幅器と、演算増幅器の入出力間に接続された容量素子と、演算増幅器と第１及び第２の入力端子との間に設けられ、２つの入力信号を増幅するバイポーラトランジスタ対を含む差動増幅器と、を備え、第１及び第２のバイアス電流源は、カレントミラー回路を含む。
【００１０】
このような増幅回路によれば、第１及び第２の入力端子に入力された２つの入力信号が、それぞれ、バイポーラトランジスタ対を含む差動増幅器と、アノードからカソードに向けて電流が供給された第１及び第２のダイオード素子とを経由して、入出力間に容量素子が接続されたＣＭＯＳ構成の演算増幅器に入力される。その結果、演算増幅器から２つの入力信号の差信号が高利得で増幅されて出力される。このとき、入力端子側にバイポーラトランジスタ対を含む差動増幅器を備えることで入力オフセットが低減されるとともに、第１及び第２のダイオード素子と容量素子とによって低遮断周波数の低域通過フィルタが構成されることにより、広帯域信号の増幅時における安定した自動オフセット制御が可能とされる。加えて、このような構成によれば、電源電圧を低くできる結果低消費電力化が可能とされる。
【００１１】
上述した増幅回路においては、第１及び第２の入力端子と、第１及び第２のダイオード素子との間に設けられたＲＣフィルタをさらに備える、ことが好適である。こうすれば、広帯域の入力信号に対して低遮断周波数で安定した自動オフセット制御が可能となる。
【００１２】
また、第１及び第２のバイアス電流源は、３段構成のカレントミラー回路を含む、ことも好適である。この場合、比較的小さな電流を第１及び第２のダイオードに低電力で供給することができ、回路全体の低消費電力化が容易に実現できる。
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
【００１４】
図１は、実施形態に係る増幅回路が含まれるトランスインピーダンスアンプの構成を示す回路図である。図１に示すトランスインピーダンスアンプ１は、光通信用の光受信器に内蔵され、フォトダイオード等の受光素子から出力される電流（光電流）を電圧信号に変換する回路部である。トランスインピーダンスアンプ１は、受光素子からの電流が入力される入力端子ＩＮと、変換回路１０と、差動アンプ２０と、帰還用アンプ（増幅回路）３０と、ローパスフィルタ４０と、電流源（バイパス回路）５０と、出力端子ＯＵＴＰ，ＯＵＴＮとを備える。
【００１５】
変換回路１０は、アンプ１０ａと抵抗素子１０ｂとを含み、アンプ１０ａの入力に入力端子ＩＮが接続され、アンプ１０ａの入力と出力との間に抵抗素子１０ｂが接続されている。抵抗素子１０ｂは、アンプ１０ａの出力信号をアンプ１０ａの入力信号に帰還する。この変換回路１０は、受光素子からの電流（光電流）を電圧信号に変換する。差動アンプ２０の一方の入力（例えば、非反転入力）はアンプ１０ａの出力に接続され、差動アンプ２０の他方の入力（例えば、反転入力）には参照電圧Ｖｒｅｆが入力されている。さらに、差動アンプの２つの出力（例えば、非反転出力と反転出力）がそれぞれ、出力端子ＯＵＴＰ，ＯＵＴＮに接続される。この差動アンプ２０は、変換回路１０から出力された電圧信号と参照電圧Ｖｒｅｆとの差信号を生成し、その差信号を増幅して、出力端子ＯＵＴＰ及びＯＵＴＮの間に差動出力信号として出力する。例えば、出力端子ＯＵＴＰから出力される信号は正相信号であり、出力端子ＯＵＴＮから出力される信号は逆相信号であり、正相信号と逆相信号とは互いに位相が反転した相補信号となっている。すなわち、時間の経過に伴って正相信号が増加するときは逆相信号は減少し、反対に正相信号が減少するときは逆相信号は増加する。また、一方がピーク値（あるいは２値信号のハイレベル）になるときは、他方はボトム値（あるいは２値信号のローレベル）になる。帰還用アンプ３０は、正相信号と逆相信号との差信号を増幅し、その差信号をローパスフィルタ４０を経由して電流源５０（バイパス回路）の制御用信号として出力する。電流源５０は、帰還用アンプ３０の生成した差信号に応じた可変の電流を生成し、その電流を入力端子ＩＮから分岐（バイパス）させて引き込む。このような回路構成により、出力端子ＯＵＴＰ，ＯＵＴＮから出力される正相信号および逆相信号のオフセットを安定化させるための自動オフセット制御が実現される。ここで、このトランスインピーダンスアンプ１において出力オフセットを小さくして広帯域の信号を増幅するためには、帰還用アンプ３０において、利得を大きくし（例えば、６０ｄＢ以上）、かつ、遮断周波数を低くする（例えば、１０〜１００Ｈｚ程度）ことが必要とされる。
【００１６】
次に、帰還用アンプ３０の詳細構成について説明する。図２は、実施形態に係る帰還用アンプ３０の構成を示す回路図である。図２に示す帰還用アンプ３０は、例えば、ＳｉＧｅ  ＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）の半導体プロセスによって形成された回路であり、２つの入力信号として正相信号および逆相信号がそれぞれ入力される入力端子ＩＮＰ，ＩＮＮと、差信号を出力する出力端子ＯＵＴと、入力側ＲＣフィルタ５１と、差動アンプ（差動増幅器）５２と、ダイオード対５３と、バイアス電流源５４と、カレントミラー回路部５５と、オペアンプ（演算増幅器）５６と、容量素子（ミラー容量）５７とを有している。
【００１７】
入力側ＲＣフィルタ５１は、入力端子ＩＮＰ，ＩＮＮとダイオード対５３との間に設けられ、抵抗素子６１ａ，６１ｂと容量素子６２とを含んでいる。抵抗素子６１ａ，６１ｂの一端は、それぞれ、入力端子ＩＮＰ，ＩＮＮに電気的に接続され、容量素子６２は、抵抗素子６１ａの他端と抵抗素子６１ｂの他端との間に電気的に接続されている。この入力側ＲＣフィルタ５１は、正相信号および逆相信号の低周波数成分を通過させる低域通過フィルタ（ローパスフィルタ）として機能する。
【００１８】
差動アンプ５２は、オペアンプ５６と入力端子ＩＮＰ，ＩＮＮとの間に設けられたバイポーラトランジスタ対を含む差動アンプであって、バイポーラトランジスタ６３ａ，６３ｂと、抵抗素子６４ａ，６４ｂ，６４ｃ，６４ｄと、電流源６５とを含む。バイポーラトランジスタ６３ａは、そのベース端子が抵抗素子６１ａの他端に電気的に接続され、そのコレクタ端子には抵抗素子６４ａを介して正のバイアス電圧ＶＣＣ（第１の電源電圧）が印加されている。バイポーラトランジスタ６３ｂは、そのベース端子が抵抗素子６１ｂの他端に電気的に接続され、そのコレクタ端子には抵抗素子６４ｂを介してバイアス電圧ＶＣＣが印加されている。さらに、バイポーラトランジスタ６３ａ，６３ｂのエミッタ端子には電流源６５の一端が接続され、電流源６５の他端には負のバイアス電圧ＶＥＥ（第２の電源電圧）が印加されている。なお、電流源６５の他端は、負のバイアス電圧ＶＥＥの代わりに、電気的に接地されていても良い。この差動アンプ５２は、入力側ＲＣフィルタ５１を通過した正相信号および逆相信号の差信号を増幅して、増幅した差信号の逆相信号を、トランジスタ６３ａのコレクタ端子から出力する。抵抗素子６４ｃの一端はトランジスタ６３ａのコレクタ端子に接続され、抵抗素子６４ｄの一端はトランジスタ６３ｂのコレクタ端子に接続される。抵抗素子６４ｃ、６４ｄのそれぞれの他端は互いに接続され、トランジスタ６３ａのコレクタ端子から出力される逆相信号の（時間的）平均値を出力する。抵抗素子６４ｃ、６４ｄは同じ抵抗値を持つように設定される。このような構成によって、トランジスタ６３ｂのコレクタ端子は、トランジスタ６３ａのコレクタ端子から出力される逆相出力と位相が反対の正相信号を生成する。従って、抵抗素子６４ｃ、６４ｄの互いに接続された他端は、正相信号と逆相信号との中間電位を生成し、それは逆相信号の平均値に相当する。なお、バイアス電圧ＶＣＣとバイアス電圧ＶＥＥとの電圧差を小さくすると増幅回路３０の消費電力が低くなるため、増幅回路３０の低消費電力化には、バイアス電圧ＶＣＣとバイアス電圧ＶＥＥとの間の電圧差は、増幅回路３０の正常が動作に動作する限り、小さく設定できることが好ましい。
【００１９】
ダイオード対５３は、２つのバイポーラトランジスタ６６ａ，６６ｂを含んでいる。バイポーラトランジスタ６６ａは、そのベース端子及びコレクタ端子が共通にバイポーラトランジスタ６３ａのコレクタ端子に電気的に接続されている。また、バイポーラトランジスタ６６ｂは、そのベース端子及びコレクタ端子が共通に抵抗素子６４ｃ，６４ｄの他端に電気的に接続されている。このようにあるバイポーラトランジスタのベース端子がそのバイポーラトランジスタのコレクタ端子に接続されている接続形態（ダイオード接続）により、バイポーラトランジスタ６６ａ，６６ｂは、それぞれ、ダイオード素子として振る舞い、バイポーラトランジスタ６６ａ，６６ｂのベース端子及びコレクタ端子がダイオード素子のアノードとして機能し、バイポーラトランジスタ６６ａ，６６ｂのエミッタ端子がダイオード素子のカソードとして機能する。これらのバイポーラトランジスタ６６ａ，６６ｂには、バイアス電流源５４から微小電流が供給されることにより高抵抗の抵抗素子として作用する。バイポーラトランジスタ６６ａのコレクタ端子は、バイポーラトランジスタ６３ａの出力する逆相信号をバイポーラトランジスタ６６ａのコレクタ端子−エミッタ端子間に生じる電圧降下分だけレベルをシフトして出力する。また、バイポーラトランジスタ６６ｂのコレクタ端子は、抵抗素子６４ｃ，６４ｄの他端が出力する逆相信号の平均値をバイポーラトランジスタ６６ｂのコレクタ端子−エミッタ端子間に生じる電圧降下分だけレベルをシフトして出力する。
【００２０】
バイアス電流源５４は、２つのバイポーラトランジスタ６７ａ，６７ｂを含んでいる。バイポーラトランジスタ６７ａは、そのコレクタ端子がバイポーラトランジスタ６６ａのエミッタ端子（ダイオードのカソードに相当する）に電気的に接続され、バイポーラトランジスタ６７ａのエミッタ端子にはバイアス電圧ＶＥＥが印加される。バイポーラトランジスタ６７ｂは、そのコレクタ端子がバイポーラトランジスタ６６ｂのエミッタ端子（ダイオードのカソードに相当する）に電気的に接続され、バイポーラトランジスタ６７ｂのエミッタ端子にはバイアス電圧ＶＥＥが印加される。これらのバイポーラトランジスタ６７ａ，６７ｂは、それらのベース端子に電気的に接続されたカレントミラー回路部５５の働きにより、ダイオード接続されたバイポーラトランジスタ６６ａ，６６ｂのコレクタ−エミッタ間（ダイオードのアノード−カソード間に相当する）に微小電流を供給するバイアス電流源として動作する。なお、バイアス電圧ＶＥＥ（第２の電源電圧）の電圧は、バイアス電圧ＶＣＣ（第１の電源電圧）の電圧よりも低ければ良く、必ずしも負電圧である必要は無い。例えば、バイアス電圧ＶＣＣが正のときに、バイアス電圧ＶＥＥは接地電位であっても良い。
【００２１】
カレントミラー回路部５５は、一対のｎ型ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタであるトランジスタ６８ａ，６８ｂと、一対のｐ型ＭＯＳトランジスタであるトランジスタ６９ａ，６９ｂと、バイポーラトランジスタ７０とを含む。トランジスタ６８ａは、そのゲート端子及びドレイン端子が共通に入力端子ＩＮ０に接続され、トランジスタ６８ａのソース端子にはバイアス電圧ＶＥＥが印加される。入力端子ＩＮ０（電流設定端子）には、外部から基準電流Ｉ０が入力される。トランジスタ６８ｂは、そのゲート端子がトランジスタ６８ａのゲート端子及びドレイン端子に電気的に接続され、トランジスタ６８ｂのソース端子にはバイアス電圧ＶＥＥが印加される。また、トランジスタ６９ａは、そのゲート端子及びドレイン端子が共通にトランジスタ６８ｂのドレイン端子に電気的に接続され、トランジスタ６９ａのソース端子にはバイアス電圧ＶＣＣが印加される。トランジスタ６９ｂは、そのゲート端子がトランジスタ６９ａのゲート端子及びドレイン端子に電気的に接続され、トランジスタ６９ｂのソース端子にはバイアス電圧ＶＣＣが印加される。また、バイポーラトランジスタ７０は、そのベース端子及びコレクタ端子が共通にトランジスタ６９ｂのドレイン端子に電気的に接続され、バイポーラトランジスタ７０のエミッタ端子にはバイアス電圧ＶＥＥが印加される。さらに、バイポーラトランジスタ７０のベース端子及びコレクタ端子は、バイアス電流源５４のバイポーラトランジスタ６７ａ，６７ｂのベース端子にも接続されている。このような構成のカレントミラー回路部５５においては、トランジスタ６８ａ，６８ｂにより一つ目のカレントミラー回路が構成され、トランジスタ６９ａ，６９ｂによって二つ目のカレントミラー回路が構成され、バイポーラトランジスタ７０とバイポーラトランジスタ６７ａ，６７ｂのそれぞれとによって三つ目のカレントミラー回路が構成される。結果として３段構成のカレントミラー回路が構成される。詳細には、カレントミラー回路部５５により、基準電流Ｉ０を基に、トランジスタ６８ａとトランジスタ６８ｂとのサイズ比、トランジスタ６９ａとトランジスタ６９ｂとのサイズ比、及びバイポーラトランジスタ７０とバイポーラトランジスタ６７ａ，６７ｂとのサイズ比に対応した微小電流Ｉ０ａ，Ｉ０ｂが、バイポーラトランジスタ６７ａ，６７ｂのコレクタ−エミッタ間に生成される。例えば、トランジスタ６８ａとトランジスタ６８ｂとのサイズ比をｐ：１（ｐは正の実数）、トランジスタ６９ａとトランジスタ６９ｂとのサイズ比をｑ：１（ｑは正の実数）、及びバイポーラトランジスタ７０とバイポーラトランジスタ６７ａ，６７ｂのそれぞれとのサイズ比をｒ：１（ｒは正の実数）と設定すると、ダイオード接続されたバイポーラトランジスタ６６ａ，６６ｂには基準電流Ｉ０の1／（ｐ×ｑ×ｒ）の大きさの直流電流がそれぞれ供給される。このように、カレントミラー回路部５５によって、基準電流Ｉ０の電流値に応じた微小電流を生成することができる。
【００２２】
オペアンプ５６は、ＣＭＯＳ（Complimentary Metal-Oxide-Semiconductor）回路によって構成された差動増幅器（演算増幅器）であり、２つの入力端子５６ａ，５６ｂに入力された信号の差信号を増幅して出力端子５６ｃから出力する回路部である。オペアンプ５６において、入力端子５６ａ（非反転入力端子）はダイオード対５３のうちのダイオード接続されたバイポーラトランジスタ６６ｂのエミッタ端子（カソード）に接続され、入力端子５６ｂ（反転入力端子）はダイオード対５３のうちのダイオード接続されたバイポーラトランジスタ６６ａのエミッタ端子（カソード）に接続され、出力端子５６ｃは、帰還用アンプ３０の出力端子ＯＵＴに接続されている。このような構成により、オペアンプ５６は、ダイオード対５３のカソードに生じた逆相信号とその平均値との差信号を高利得で増幅して出力する。
【００２３】
容量素子（ミラー容量）５７は、オペアンプ５６の出力端子５６ｃと入力端子５６ｂ（反転入力端子）との間に接続されている。ここで、入力端子５６ｂに入力する信号が増加するときに出力端子５６ｃから出力される信号は減少し、入力端子５６ｂに入力する信号が減少するときに出力端子５６ｃから出力される信号は増加するというように、入力端子５６ｂに入力する信号に対して出力端子５６ｃから出力する信号は反転増幅される。容量素子５７は、このように反転増幅が行われる入力端子と出力端子との間に接続される。後述するように容量素子５７をこのように接続することによって、ミラー効果によって等価的に大きな容量値（ミラー容量）を得ることができる。この容量素子５７と高抵抗の抵抗素子として機能するダイオード対５３との組み合わせにより、入力される信号のうちの低周波数成分のみを通過させる低域通過フィルタが実現される。
【００２４】
上述した帰還用アンプ３０によれば、入力端子ＩＮＰ，ＩＮＮに入力された正相信号および逆相信号が、それぞれ、バイポーラトランジスタ対を含む差動アンプ５２と、アノードからカソードに向けて微小電流が供給されたダイオード対５３とを経由して、入出力間に容量素子５７が接続されたＣＭＯＳ回路によって構成されたオペアンプ５６に入力される。その結果、オペアンプ５６から正相信号と逆相信号との差信号が高利得で増幅されて出力される。このとき、入力端子ＩＮＰ，ＩＮＮ側にバイポーラトランジスタ対を含む差動アンプ５２を備えることで入力オフセットが低減される。詳細には、差動アンプ５２が無い場合には、帰還用アンプ３０の入力オフセットはオペアンプ５６を構成するＣＭＯＳ回路のＭＯＳＦＥＴの閾値電圧のミスマッチ（特性ばらつき）が要因となり比較的大きくなる。これに対して、差動アンプ５２を備える場合には、帰還用アンプ３０の入力オフセットは差動アンプ５２のＮＰＮバイポーラトランジスタ対のベース−エミッタ間電圧ＶＢＥのミスマッチが要因となるが、それはＣＭＯＳの閾値電圧のミスマッチよりも小さいため、帰還用アンプ３０の入力オフセットを低減することができる。具体的には、差動アンプ５２を備えることにより、例えば、入力オフセットを５０ｍＶ程度から数ｍＶ程度に低減できる。それとともに、ダイオード対５３と容量素子５７とによって低遮断周波数の低域通過フィルタが構成されることにより、広帯域信号の増幅時における安定した自動オフセット制御が可能とされる。加えて、このような構成によれば、電源電圧（バイアス電圧ＶＣＣとバイアス電圧ＶＥＥとの電圧差）を低くできる結果低消費電力化が可能とされる。
【００２５】
また、上述した帰還用アンプ３０においては、入力端子ＩＮＰ，ＩＮＮとダイオード対５３との間に入力側ＲＣフィルタ５１が設けられている。このような構成とすれば、広帯域の入力信号に対して低遮断周波数でさらに安定した自動オフセット制御が可能となる。また、帰還用アンプ３０においては、ダイオード対５３が入力信号に対してピークホールド回路として働くことでオフセットを生じさせる場合があるが、入力側ＲＣフィルタ５１が設けられることでそのことが抑制される。
【００２６】
また、ダイオード対５３には３段構成のカレントミラー回路によって微小電流が供給されている。この場合、ダイオード対５３に含まれるダイオード（ダイオード接続されたバイポーラトランジスタ６６ａ，６６ｂ）に微小電流を供給することによって高抵抗素子として作用させるとともに、例えばダーリントン接続されたバイポーラトランジスタのような比較的高い電源電圧を必要とする回路素子を使用しないため、帰還用アンプ３０の低消費電力化が容易に実現できる。
【００２７】
ここで、本実施形態の帰還用アンプ３０における遮断周波数を評価する。オペアンプ５６による容量素子５７のミラー容量Ｃｍは、容量素子５７の単体の容量値をＣ、オペアンプ５６の電圧利得を−Ａ倍とすると、Ｃｍ＝Ｃ×（１＋Ａ）と計算される。電圧利得６０ｄＢ（Ａ＝１０００に相当する）、Ｃ＝５０ｐＦ、ダイオード対５３のうちの１つのダイオードの抵抗値Ｒ＝５００ＫΩに設定した場合、ミラー容量Ｃｍ＝５０ｎＦとなり、遮断周波数ｆｃは、下記式；
ｆｃ＝１／（２π・Ｒ・Ｃｍ）≒６Ｈｚ
と見積もられる。容量素子５７の容量値Ｃ＝５０ｐＦは、ＭＩＭ（Metal-Insulator-Metal）容量によって半導体チップ上に容易に形成可能な値である。図１に示したようにトランスインピーダンスアンプ内の負帰還用に帰還用アンプ３０が用いられる場合には、ｆｃが１０〜１００Ｈｚの範囲となるように、電圧利得、容量値Ｃ、及び抵抗値Ｒが設定されることが好ましい。
【００２８】
さらに、本実施形態において帰還用アンプ３０を採用することによる作用・効果を、比較例と比較しつつ説明する。
【００２９】
図４は、比較例にかかる帰還用アンプ９３０の構成を示す図である。図４に示す比較例にかかる帰還用アンプ９３０は、ＩｎＰ  ＨＢＴ（Heterojunction  Bipolar  Transistor）の半導体プロセスによって形成された回路である。帰還用アンプ９３０は、帰還用アンプ３０に比較して、入力側ＲＣフィルタ５１とダイオード対５３との間に差動アンプ５２を備えておらず、ダイオード対５３に微小電流を供給する回路部としてダーリントン接続されたバイポーラトランジスタ対８１を備え、２つの入力信号を差動増幅するために２段の差動アンプ８２，８４を備えている。
【００３０】
詳細には、バイポーラトランジスタ対８１は、それぞれ２段構成でダーリントン接続された２組のバイポーラトランジスタ８１ａ，８１ｂ及びバイポーラトランジスタ８１ｃ、８１ｄを含み、１組のバイポーラトランジスタ８１ａ，８１ｂは、バイポーラトランジスタ６６ａのエミッタ端子と差動アンプ８２の一方の入力との間に設けられ、１組のバイポーラトランジスタ８１ｃ，８１ｄは、バイポーラトランジスタ６６ｂのエミッタ端子と差動アンプ８２の他方の入力との間に設けられている。２段構成でダーリントン接続されたトランジスタ８１ａ，８１ｂは、トランジスタ８１ａのベースがトランジスタ６６ａのエミッタ端子に電気的に接続され、トランジスタ８１ａのエミッタがトランジスタ８１ｂのベースに接続され、トランジスタ８１ｂのエミッタがトランジスタ８２ａのベースに電気的に接続される。トランジスタ８１ａ，８１ｂ、および８２ａのそれぞれのベース端子とエミッタ端子間は、０．６〜０．８Ｖより大きい電位差が必要であり、トランジスタ８１ａのコレクタ端子はトランジスタ８１ａのベース端子よりも高い電位にする必要がある。従って、２段構成でダーリントン接続されたトランジスタ８１ａ，８１ｂを差動アンプ８２の入力に接続していることで、高い電源電圧が必要となる。差動アンプ８２は、一対のバイポーラトランジスタ８２ａ，８２ｂと、それらのコレクタ端子側に設けられた抵抗素子８２ｃ，８２ｄと、それらのエミッタ端子側に接続された電流源８２ｅを含む。同様に、差動アンプ８４は、一対のバイポーラトランジスタ８４ａ，８４ｂと、それらのコレクタ端子側に設けられた抵抗素子８４ｃ，８４ｄと、それらのエミッタ端子側に接続された電流源８４ｅを含む。これらの差動アンプ８２，８４は、ダーリントン接続されたバイポーラトランジスタ対８１の後段において、それらの間にエミッタフォロア回路８３を挟んだ状態で直列に接続されている。エミッタフォロア回路８３は、差動アンプ８２の一方の出力を差動アンプ８４に入力するためのバイポーラトランジスタ８３ａと電流源８３ｃとを有する回路部と、差動アンプ８２の他方の出力を差動アンプ８４に入力するためのバイポーラトランジスタ８３ｂと電流源８３ｄとを有する回路部とを含む。さらに、帰還用アンプ９３０は、容量素子（ミラー容量）５７ａ，５７ｂを含んでいる。容量素子５７ａは、その一端がバイポーラトランジスタ８５ａと電流源８５ｃとを有するエミッタフォロワ回路を介して差動アンプ８４の一方の出力と接続され、その他端がバイポーラトランジスタ８１ａのベース端子に接続される。容量素子５７ｂは、その一端がバイポーラトランジスタ８５ｂと電流源８５ｄとを有するエミッタフォロワ回路を介して差動アンプ８４の他方の出力と接続され、その他端がバイポーラトランジスタ８１ｃのベース端子に接続される。差動アンプ８４の一方の出力は、バイポーラトランジスタ８６ａと電流源８６ｂを有するエミッタフォロワ回路を介して出力端子ＯＵＴと接続される。
【００３１】
上記構成の比較例においては、２つのトランジスタを縦積みにしたダーリントン接続されたトランジスタ対８１によってダイオード対５３に微小電流を供給するようにしているので、上述したように高い電源電圧が必要となる。また、電流源８２ｅ、８４ｅの供給する電流を定常的に流す差動アンプ２段を用いて高利得の差動増幅を実現しているため消費電流を大きく下げることは困難である。その結果、消費電力が実施形態の構成に比較して増大する傾向にある。
【００３２】
なお、本発明は上述した実施形態に限定されるものではない。
【００３３】
図３は、変形例にかかる帰還用アンプ３０Ａの構成を示す図である。図３に示す変形例にかかる帰還用アンプ３０Ａは、差動アンプ５２が入力端子ＩＮＰ、ＩＮＮに入力された２つの入力信号の差信号を増幅して、増幅された信号の正相信号と逆相信号を出力する点及び差動出力の構成のオペアンプ５６Ａを備える点で図２に示した帰還用アンプ３０の構成と異なる。なお、図３において、図１に図示された抵抗素子６４ｃ，６４ｄは、差動アンプ５２によって増幅された正相信号および逆相信号の平均値を出力しないため、省かれている。オペアンプ５６Ａは、２つの出力端子５６ｃ，５６ｄを有し、２つの入力端子５６ａ，５６ｂに入力された信号の差信号を増幅することにより、互いに位相が反転した２つの差動信号を生成し、これらの差動信号をそれぞれ出力端子５６ｃ，５６ｄを経由して出力端子ＯＵＴＰ，ＯＵＴＮから出力する。さらに、帰還用アンプ３０Ａは、差動出力の構成に対応して２つの容量素子５７ａ，５７ｂを備えている。この容量素子５７ａは、オペアンプ５６の出力端子５６ｃと入力端子５６ｂとの間に接続され、容量素子５７ｂは、オペアンプ５６の出力端子５６ｄと入力端子５６ａとの間に接続される。このようにして、反転増幅された信号を出力する出力端子をその反転増幅の入力端子に容量素子５７ａ（あるいは５７ｂ）を介して接続することによって大きなミラー容量を得ることができる。
【００３４】
このような変形例によれば、広帯域信号の差動増幅時における安定した自動オフセット制御が可能とされるとともに、電源電圧を低くできる結果低消費電力化が可能とされる。
【００３５】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【符号の説明】
【００３６】
３０，３０Ａ…帰還用アンプ（増幅回路）、５１…入力側ＲＣフィルタ、５２…差動アンプ（差動増幅器）５３…ダイオード対（第１及び第２のダイオード素子）、５４…バイアス電流源（第１及び第２のバイアス電流源）、５５…カレントミラー回路部、５６，５６Ａ…オペアンプ（演算増幅器）、５７，５７ａ，５７ｂ…容量素子（ミラー容量）、６３ａ，６３ｂ…バイポーラトランジスタ対、ＩＮＰ…入力端子（第１の入力端子）、ＩＮＮ…入力端子（第２の入力端子）、ＯＵＴ，ＯＵＴＰ，ＯＵＴＮ…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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