(57)【要約】【課題】シリコン貫通ビアを介して複数の半導体基板が積層された半導体集積回路において、リーク電流を抑制する。【解決手段】シリコン基板には、Ｐ型不純物およびＮ型不純物のうち一方が所定濃度まで注入される。複数のチャネルには、シリコン基板の一方の面においてＰ型不純物およびＮ型不純物のうち他方が所定濃度より多く注入される。電極は、複数のチャネルのそれぞれに形成される。ウェル層には、シリコン基板の他方の面と前記複数のチャネルとの間においてシリコン基板と同一の不純物が所定濃度より多く注入される。【選択図】図１
2018026444.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型不純物およびＮ型不純物のうち一方が所定濃度まで注入されたシリコン基板と、
前記シリコン基板の一方の面において前記Ｐ型不純物および前記Ｎ型不純物のうち他方が前記所定濃度より多く注入された複数のチャネルと、
前記複数のチャネルのそれぞれに形成された電極と、
前記シリコン基板の他方の面と前記複数のチャネルとの間において前記シリコン基板と同一の不純物が前記所定濃度より多く注入されたウェル層と
を具備する半導体集積回路。
【請求項２】
前記シリコン基板には、前記Ｐ型不純物が注入され、
前記複数のチャネルには、前記Ｎ型不純物が注入され、
前記ウェル層には、前記Ｐ型不純物が注入される
請求項１記載の半導体集積回路。
【請求項３】
前記シリコン基板には、前記Ｎ型不純物が注入され、
前記複数のチャネルには、前記Ｐ型不純物が注入され、
前記ウェル層には、前記Ｎ型不純物が注入される
請求項１記載の半導体集積回路。
【請求項４】
前記シリコン基板を貫通するシリコン貫通ビアをさらに具備する
請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体集積回路に関する。詳しくは、複数の半導体基板を積層した半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ（Large Scale Integration）システムの高密度化、高機能化を実現するために、複数の半導体基板を積層する実装技術がよく用いられている。例えば、複数のトランジスタが設けられたロジック基盤と、フォトダイオードが設けられたセンサ基板とを積層した固体撮像素子が提案されている（例えば、特許文献１参照。）。このような積層型の固体撮像素子において、半導体基板同士を電気的に接続する際には、ワイヤボンディングやシリコン貫通ビア（ＴＳＶ：Through Silicon Via）が利用される。これらの技術のうち、基板間を最短距離で接続することができることや、半導体基板を薄くすることができることから、ＴＳＶが注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１９５２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、ＴＳＶにより半導体基板同士を接続する場合、ＴＳＶの長さに合わせて半導体基板を研磨して薄肉化する必要がある。しかしながら、その研磨により基板に格子欠陥が生じ、この格子欠陥を介して、隣接するトランジスタのチャネル間にリーク電流が流れてしまうという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、シリコン貫通ビアを介して複数の半導体基板が積層された半導体集積回路において、リーク電流を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、Ｐ型不純物およびＮ型不純物のうち一方が所定濃度まで注入されたシリコン基板と、上記シリコン基板の一方の面において上記Ｐ型不純物および上記Ｎ型不純物のうち他方が上記所定濃度より多く注入された複数のチャネルと、上記複数のチャネルのそれぞれに形成された電極と、上記シリコン基板の他方の面と上記複数のチャネルとの間において上記シリコン基板と同一の不純物が上記所定濃度より多く注入されたウェル層とを具備する半導体集積回路である。これにより、複数のチャネルとウェル層との接合面に空乏層が形成されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記シリコン基板には、上記Ｐ型不純物が注入され、上記複数のチャネルには、上記Ｎ型不純物が注入され、上記ウェル層には、上記Ｐ型不純物が注入されてもよい。これにより、Ｐ型のチャネルとＮ型のウェル層との接合面に空乏層が形成されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記シリコン基板には、上記Ｎ型不純物が注入され、上記複数のチャネルには、上記Ｐ型不純物が注入され、上記ウェル層には、上記Ｎ型不純物が注入されてもよい。これにより、Ｎ型のチャネルとＰ型のウェル層との接合面に空乏層が形成されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記シリコン基板を貫通するシリコン貫通ビアをさらに具備してもよい。これにより、シリコン基板が他の基板と接合されるという作用をもたらす。
【発明の効果】
【００１０】
本技術によれば、複数の半導体基板が積層された半導体集積回路において、リーク電流を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の断面図の一例である。
【図３】本技術の第１の実施の形態におけるＰウェル層が全面に形成された固体撮像素子の断面図の一例である。
【図４】比較例の固体撮像素子の断面図の一例である。
【図５】本技術の第１の実施の形態の変形例における固体撮像素子の断面図の一例である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（チャネルの下方にＰウェル層を形成した例）
２．変形例
【００１３】
＜１．第１の実施の形態＞
［固体撮像素子の構成例］
図１は、第１の実施の形態における固体撮像素子１００の一構成例を示すブロック図である。この固体撮像素子１００は、垂直駆動回路１１０、画素アレイ部１２０、制御回路１３０、カラム信号処理部１４０、水平駆動回路１５０および出力回路１６０を備える。なお、固体撮像素子１００は、特許請求の範囲に記載の半導体集積回路の一例である。
【００１４】
画素アレイ部１２０には、２次元格子状に複数の画素１２１が配置される。以下、所定の方向に配列された画素１２１の集合を「行」と称し、行に垂直な方向に配列された画素１２１の集合を「列」と称する。
【００１５】
垂直駆動回路１１０は、行を順に駆動して画素信号を出力させるものである。制御回路１３０は、固体撮像素子１００に入力された制御信号に従って、固体撮像素子１００全体を制御するものである。この制御信号は、例えば、撮像のタイミングを示す垂直同期信号や、露光量を指示する信号を含む。
【００１６】
カラム信号処理部１４０には、列ごとに信号処理回路１４１が設けられる。信号処理回路１４１は、対応する列からの画素信号に対して所定の信号処理を実行するものである。信号処理として、例えば、ＡＤ（Analog to Digital）変換処理やＣＤＳ(Correlated Double Sampling)処理が実行される。
【００１７】
水平駆動回路１５０は、信号処理回路１４１を制御して画素信号を出力回路１６０へ出力させるものである。出力回路１６０は、信号処理回路１４１からの画素信号を固体撮像素子１００の外部に出力するものである。
【００１８】
図２は、第１の実施の形態における固体撮像素子１００の一構成例を示すブロック図である。この固体撮像素子１００は、受光側基板２２６と、Ｐ型基板２２５と、配線層２２４とを備える。
【００１９】
受光側基板２２６は、その一方の面に入射光が照射される基板である。この受光側基板２２６の受光面において、光電変換部２２３が形成される。また、受光面にカラーフィルタやマイクロレンズが形成される。カラーフィルタ等は、図２において省略されている。
【００２０】
Ｐ型基板２２５は、受光側基板２２６の両面のうち受光面に対向する面に積層された基板である。このＰ型基板２２５には、所定濃度のＰ型不純物が注入されている。なお、Ｐ型基板２２５は、特許請求の範囲に記載のシリコン基板の一例である。
【００２１】
Ｐ型基板２２５の両面のうち配線層２２４側の面において、ＤＮＷ（Deep N-Well）層２１８および２１９などの複数のＤＮＷ層が形成される。これらのＤＮＷ層は、Ｐ型基板２２５の不純物濃度よりも高い濃度のＮ型不純物が注入された層である。
【００２２】
また、ＤＮＷ層２１８とＤＮＷ層２１９との間には、素子を分離するためのＳＴＩ（Shallow Trench Isolation）２１４が形成される。そして、ＤＮＷ層２１８には、Ｐ型不純物の注入によりソース２１１およびドレイン２１３が形成される。また、ＤＮＷ層２１９にも、Ｐ型不純物の注入によりソース２１５およびドレイン２１７が形成される。さらにソース２１１とドレイン２１３との間にゲート２１２が形成され、ソース２１５とドレイン２１７との間にゲート２１６が形成される。なお、ソース２１１、ゲート２１２、ドレイン２１３、ソース２１５、ゲート２１６およびドレイン２１７は、特許請求の範囲に記載の電極の一例である。
【００２３】
上述のＤＮＷ層２１８、ソース２１１、ゲート２１２およびドレイン２１３全体で、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとして機能する。ＤＮＷ層２１８は、そのＭＯＳトランジスタのチャネルとして用いられる。また、ＭＯＳトランジスタは、例えば、電荷量を初期化するリセットトランジスタや、行を選択する選択トランジスタとして用いられる。この他、ＭＯＳトランジスタは、画素信号を増幅する増幅トランジスタや、電荷を転送する転送トランジスタとして用いられる。ＤＮＷ層２１９、ソース２１５、ゲート２１６およびドレイン２１７も同様にＭＯＳトランジスタとして機能する。なお、ＤＮＷ層２１８および２１９は、特許請求の範囲に記載のチャネルの一例である。
【００２４】
ＤＮＷ層２１８とＰ型基板２２５の受光側の面との間には、Ｐウェル層２２０が形成され、ＤＮＷ層２１９とＰ型基板２２５の受光側の面との間にもＰウェル層２２１が形成される。これらのＰウェル層２２０および２２１は、Ｐ型基板２２５不純物濃度よりも高い濃度のＰ型不純物の注入により形成される。なお、Ｐウェル層２２０および２２１は、特許請求の範囲に記載のウェル層の一例である。
【００２５】
また、Ｐ型基板２２５には、基板に垂直な方向に沿って貫通孔が形成され、その貫通孔にシリコン貫通ビア２２２が挿入される。このシリコン貫通ビア２２２により、受光側基板２２６、Ｐ型基板２２５および配線層２２４が接続される。このシリコン貫通ビア２２２の挿入の前において、Ｐ型基板２２５の受光側の面は研磨され、シリコン貫通ビア２２２の長さに合わせて薄肉化される。
【００２６】
配線層２２４には、配線２１０が設けられる。この配線２１０を介してＭＯＳトランジスタや光電変換部２２３の間で信号が伝送される。この配線２１０と、ＭＯＳトランジスタと、光電変換部２２３とを含む回路は、図１における画素１２１として機能する。
【００２７】
なお、図２において、Ｐウェル層（２２０および２２１）をＤＮＷ層（２１８および２１９）の下方にのみ形成しているが、図３に例示するようにＰウェル層を、Ｐ型基板２２５の受光側の面の全面にＰウェル層を形成してもよい。
【００２８】
また、Ｐ型基板２２５を固体撮像素子１００に設けているが、トランジスタを用いる半導体集積回路であれば、固体撮像素子１００以外の回路にＰ型基板２２５を設けることもできる。
【００２９】
図４は、Ｐウェル層２２０および２２１を設けない比較例の固体撮像素子の断面図の一例である。同図において×印が記載された面は、シリコン貫通ビア２２２の挿入前に研磨された面を示す。この面において、研磨により格子欠陥が生じる。Ｐウェル層２２０および２２１が無いと、その格子欠陥を介して隣接するＤＮＷ層の一方から他方にリーク電流が流れるおそれがある。
【００３０】
これに対して、Ｐウェル層２２０および２２１を設けた固体撮像素子１００では、Ｐウェル層２２０とＤＮＷ層２１８との接合面に空乏層が生じる。同様にＰウェル層２２１とＤＮＷ層２１９との接合面にも空乏層が生じる。これらの空乏層の電位が障壁として働き、リーク電流の発生を抑制することができる。
【００３１】
このように、本技術の第１の実施の形態によれば、ＤＮＷ層２１８および２１９とＰ型基板２２５の受光側の面との間にＰウェル層２２０および２２１を設けたため、ＤＮＷ層およびＰウェル層の接合面に空乏層を形成させることができる。この空乏層の電位障壁により、ＤＮＷ層２１８および２１９間のリーク電流を抑制することができる。
【００３２】
［変形例］
上述の第１の実施の形態では、Ｐ型基板２２５にＮ型のＭＯＳトランジスタを設けていたが、Ｎ型基板にＰ型のＭＯＳトランジスタを設けることもできる。この第１の実施の形態の変形例の固体撮像素子１００は、Ｎ型基板にＰ型のＭＯＳトランジスタを設けた点において第１の実施の形態と異なる。
【００３３】
図５は、第１の実施の形態の変形例における固体撮像素子１００の断面図の一例である。この第１の実施の形態の変形例の固体撮像素子１００には、Ｐ型基板２２５の代わりにＮ型基板２３５が設けられる。また、Ｎ型基板２３５には、ＤＮＷ層２１８および２１９の代わりに、ＤＰＷ（Deep P-Well）層２３１および２３２が形成される。そして、Ｐウェル層２２０および２２１の代わりに、Ｎウェル層２３３および２３４が形成される。
【００３４】
このように、本技術の第１の実施の形態の変形例によれば、ＤＰＷ層２３１および２３２とＮ型基板２３５の受光側の面との間にＮウェル層２３３および２３４を設けたため、ＤＰＷ層およびＮウェル層の接合面に空乏層を形成させることができる。この空乏層の電位障壁により、ＤＰＷ層２３１および２３２間のリーク電流を抑制することができる。
【００３５】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００３６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００３７】
なお、本技術は以下のような構成もとることができる。
（１）Ｐ型不純物およびＮ型不純物のうち一方が所定濃度まで注入されたシリコン基板と、
前記シリコン基板の一方の面において前記Ｐ型不純物および前記Ｎ型不純物のうち他方が前記所定濃度より多く注入された複数のチャネルと、
前記複数のチャネルのそれぞれに形成された電極と、
前記シリコン基板の他方の面と前記複数のチャネルとの間において前記シリコン基板と同一の不純物が前記所定濃度より多く注入されたウェル層とを具備する半導体集積回路。
（２）前記シリコン基板には、前記Ｐ型不純物が注入され、
前記複数のチャネルには、前記Ｎ型不純物が注入され、
前記ウェル層には、前記Ｐ型不純物が注入される
前記（１）記載の半導体集積回路。
（３）前記シリコン基板には、前記Ｎ型不純物が注入され、
前記複数のチャネルには、前記Ｐ型不純物が注入され、
前記ウェル層には、前記Ｎ型不純物が注入される
前記（１）記載の半導体集積回路。
（４）前記シリコン基板を貫通するシリコン貫通ビアをさらに具備する
前記（１）から（３）のいずれかに記載の半導体集積回路。
【符号の説明】
【００３８】
１００  固体撮像素子
１１０  垂直駆動回路
１２０  画素アレイ部
１２１  画素
１３０  制御回路
１４０  カラム信号処理部
１４１  信号処理回路
１５０  水平駆動回路
１６０  出力回路
２１１、２１５  ソース
２１２、２１６  ゲート
２１３、２１７  ドレイン
２１４  ＳＴＩ
２１８、２１９  ＤＮＷ層
２２０、２２１  Ｐウェル層
２２２  シリコン貫通ビア
２２３  光電変換部
２２４  配線層
２２５  Ｐ型基板
２２６  受光側基板
２３１、２３２  ＤＰＷ層
２３３、２３４  Ｎウェル層
２３５  Ｎ型基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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