(57)【要約】【課題】伝送路での特性インピーダンスの乱れを低減し、より高い動作周波数を実現する。【解決手段】判定帰還型等化器３は、対象信号を入力する入力部１１と、入力部１１に接続される直線状の整合伝送路１２と、入力部１１から整合伝送路１２を介して入力される信号の符号を識別する識別器１３と、識別器１３の出力信号に重み付けを付加した帰還信号を整合伝送路１２に帰還する複数段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄと、入力される信号に一定時間の遅延を与える遅延回路１５Ａ，１５Ｂ，１５Ｃとを備える。整合伝送路１２は、入力部１１と識別器１３との間に対する帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの出力が整合し、かつ帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ毎の出力が整合するように長さと太さが設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
対象信号を入力する入力部（１１）と、
前記入力部に接続される直線状の伝送路からなる整合伝送路（１２）と、
前記整合伝送路の出力側に接続され、前記入力部から前記整合伝送路を介して入力される信号の符号を識別する識別器（１３）と、
前記整合伝送路に対して所定間隔おきに接続され、前記識別器からの信号に重み付けを付加した帰還信号を前記整合伝送路に負帰還する複数段の帰還回路（１４）と、
前記識別器から見て前記帰還回路の２段目以降のそれぞれに接続され、入力される信号に一定時間の遅延を与える遅延回路（１５）とを備え、
前記整合伝送路は、前記入力部と前記識別器との間に対する前記複数段の帰還回路の出力が整合し、かつ前記帰還回路毎の出力が整合するように長さと太さが設定されることを特徴とする判定帰還型等化器。
【請求項２】
前記複数段の帰還回路（１４）は、前記整合伝送路（１２）に対し、前記入力部（１１）と前記識別器（１３）との間に等間隔に並設することを特徴とする請求項１記載の判定帰還型等化器。
【請求項３】
前記整合伝送路（１２）には、当該整合伝送路のインダクタ成分で容量成分を打ち消すための特性インピーダンスが設定されたインダクタ調整部（１７）が形成されることを特徴とする請求項１又は２記載の判定帰還型等化器。
【請求項４】
請求項１〜３の何れかの判定帰還型等化器（３）を用いた誤り率測定装置（１）であって、
被測定物（Ｗ）に入力されるパターン信号を発生するパターン発生部（２）と、
請求項１又は２記載の判定帰還型等化器（３）と、
前記パターン発生部から前記被測定物を介して前記判定帰還型等化器の入力部（１１）に前記パターン信号が入力したときの識別器（１３）の識別結果に基づいてビット誤り率を測定する誤り率測定部（４）とを備え、
前記判定帰還型等化器の複数段の帰還回路（１４）は、前記誤り率測定部（４）が測定したビット誤り率の結果に基づいて重み付けが可変されることを特徴とする誤り率測定装置。
【請求項５】
請求項１〜３の何れかの判定帰還型等化器（３）を用いた判定帰還型等化方法であって、
前記入力部（１１）と前記識別器（１３）との間に対する前記複数段の帰還回路（１４）の出力が整合し、かつ前記帰還回路毎の出力が整合するように前記整合伝送路（１２）の長さと太さを設定して形成するステップを含むことを特徴とする判定帰還型等化方法。
【請求項６】
前記整合伝送路（１２）に対し、前記入力部（１１）と前記識別器（１３）との間に前記複数段の帰還回路（１４）を等間隔に並設して形成するステップを含むことを特徴とする請求項５記載の判定帰還型等化方法。
【請求項７】
前記整合伝送路（１２）に形成されるインダクタ調整部（１７）の特性インピーダンスを設定して当該整合伝送路のインダクタ成分で容量成分を打ち消すステップを含むことを特徴とする請求項５又は６記載の判定帰還型等化方法。
【請求項８】
請求項５〜７の何れかの判定帰還型等化方法を用いた誤り率測定方法であって、
被測定物からのパターン信号を前記入力部（１１）に入力したときの前記識別器（１３）の識別結果に基づいてビット誤り率を測定するステップと、
前記測定したビット誤り率の結果に基づいて複数段の帰還回路（１４）の重み付けを可変するステップとを含むことを特徴とする誤り率測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定の遅延時間の波形をフィードバックして信号を波形整形する判定帰還型等化器及び判定帰還型等化方法に関するとともに、これら判定帰還型等化器及び判定帰還型等化方法を用いて被測定物（ＤＵＴ：Device Under Test ）のビット誤り率を測定する誤り率測定装置及び誤り率測定方法に関する。
【背景技術】
【０００２】
各種のディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。また、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとしては、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。
【０００３】
そして、上述したディジタル通信装置において、測定対象となる被測定物に対して固定データを含むテスト信号を送信し、被測定物を介して入力される被測定信号と基準となる参照信号とをビット単位で比較して、被測定信号のビット誤り率を測定する装置として、例えば下記特許文献１に開示される誤り率測定装置が知られている。
【０００４】
ところで、近年におけるディジタル通信装置を用いた高速シリアル通信では、伝送路損失の周波数依存性などによる符号間干渉（ＩＳＩ：Intersymbol interference）によりデータ受信端でのアイパターンが閉口してビット誤り率が悪化することが知られている。
【０００５】
ここで、従来、上述したＩＳＩを除去する代表的な非線形等化器としては、例えば下記特許文献２に開示されるような判定帰還型等化器が知られている。
【０００６】
判定帰還型等化器は、識別器が受信信号を判定した結果に対応した後続ＩＳＩ量を後続ビットに負帰還してＩＳＩを除去する波形等化技術であり、後続ビットに負帰還する帰還信号を発生する帰還回路や帰還信号に一定時間の遅延を与える遅延回路の段数（タップ数）を増やすことで精度の向上を図ることが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２７４４７４号公報
【特許文献２】国際特開ＷＯ２０１０／０５３１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の判定帰還型等化器は、集中定数による設計に基づいて例えばシリコンのＣ−ＭＯＳベースで作成され、例えば２〜３ＧＨｚの周波数帯域の信号を対象としており、例えば数十ＧＨｚまでの広帯域の信号については考慮していなかった。このため、従来の判定帰還型等化器では、伝送路の容量成分などがそのまま加算されてしまい、遅延回路や帰還回路の段数が多くなるにつれ、各帰還回路から伝送路までの距離も長くなり、各回路の線路長の差によるスキューが生じる。これにより、伝送路の特性インピーダンスの乱れが大きくなり、伝送路を伝搬される信号が反射してしまい、より高い動作周波数を実現するのが困難であった。その結果、従来の判定帰還型等化器を誤り率測定装置に採用した場合には、例えば数十ＧＨｚまでの広帯域の信号を高精度に測定することができなかった。
【０００９】
そこで、本発明は上記問題点に鑑みてなされたものであって、従来よりも高い動作周波数を実現することができる判定帰還型等化器及び判定帰還型等化方法を提供することを目的とするとともに、この判定帰還型等化器及び判定帰還型等化方法を用いて、より高精度な誤り率測定を行うことができる誤り率測定装置及び誤り率測定方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の請求項１に記載された判定帰還型等化器は、対象信号を入力する入力部１１と、
前記入力部に接続される直線状の伝送路からなる整合伝送路１２と、
前記整合伝送路の出力側に接続され、前記入力部から前記整合伝送路を介して入力される信号の符号を識別する識別器１３と、
前記整合伝送路に対して所定間隔おきに接続され、前記識別器からの信号に重み付けを付加した帰還信号を前記整合伝送路に負帰還する複数段の帰還回路１４と、
前記識別器から見て前記帰還回路の２段目以降のそれぞれに接続され、入力される信号に一定時間の遅延を与える遅延回路１５とを備え、
前記整合伝送路は、前記入力部と前記識別器との間に対する前記複数段の帰還回路の出力が整合し、かつ前記帰還回路毎の出力が整合するように長さと太さが設定されることを特徴とする。
【００１１】
請求項２に記載された判定帰還型等化器は、請求項１の判定帰還型等化器において、
前記複数段の帰還回路１４は、前記整合伝送路１２に対し、前記入力部１１と前記識別器１３との間に等間隔に並設することを特徴とする。
【００１２】
請求項３に記載された判定帰還型等化器は、請求項１又は２の判定帰還型等化器において、
前記整合伝送路１２には、当該整合伝送路のインダクタ成分で容量成分を打ち消すための特性インピーダンスが設定されたインダクタ調整部１７が形成されることを特徴とする。
【００１３】
請求項４に記載された誤り率測定装置は、請求項１又は２の判定帰還型等化器を用いた誤り率測定装置であって、
請求項１〜３の何れかの判定帰還型等化器３を用いた誤り率測定装置１であって、
被測定物Ｗに入力されるパターン信号を発生するパターン発生部２と、
請求項１又は２記載の判定帰還型等化器３と、
前記パターン発生部から前記被測定物を介して前記判定帰還型等化器の入力部１１に前記パターン信号が入力したときの識別器１３の識別結果に基づいてビット誤り率を測定する誤り率測定部４とを備え、
前記判定帰還型等化器の複数段の帰還回路１４は、前記誤り率測定部４が測定したビット誤り率の結果に基づいて重み付けが可変されることを特徴とする。
【００１４】
請求項５に記載された判定帰還型等化方法は、請求項１〜３の何れかの判定帰還型等化器３を用いた判定帰還型等化方法であって、
前記入力部１１と前記識別器１３との間に対する前記複数段の帰還回路１４の出力が整合し、かつ前記帰還回路毎の出力が整合するように前記整合伝送路１２の長さと太さを設定して形成するステップを含むことを特徴とする。
【００１５】
請求項６に記載された判定帰還型等化方法は、請求項５の判定帰還型等化方法において、
前記整合伝送路１２に対し、前記入力部１１と前記識別器１３との間に前記複数段の帰還回路１４を等間隔に並設して形成するステップを含むことを特徴とする。
【００１６】
請求項７に記載された判定帰還型等化方法は、請求項５又は６の判定帰還型等化方法を用いた誤り率測定方法であって、
前記整合伝送路１２に形成されるインダクタ調整部１７の特性インピーダンスを設定して当該整合伝送路のインダクタ成分で容量成分を打ち消すステップを含むことを特徴とする。
【００１７】
請求項８に記載された誤り率測定方法は、請求項５〜７の何れかの判定帰還型等化方法を用いた誤り率測定方法であって、
請求項５〜７の何れかの判定帰還型等化方法を用いた誤り率測定方法であって、
被測定物からのパターン信号を前記入力部１１に入力したときの前記識別器１３の識別結果に基づいてビット誤り率を測定するステップと、
前記測定したビット誤り率の結果に基づいて複数段の帰還回路１４の重み付けを可変するステップとを含むことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、複数段の帰還回路同士の距離（中心間距離）が一定となるので、各帰還回路から整合伝送路までを等長に配線することができ、帰還回路同士の特性インピーダンスの整合を取ることができる。
【００１９】
また、整合伝送路の接続点の入力側と出力側に形成したインダクタ調整部の特性インピーダンスを設定し、整合伝送路のインダクタ成分で整合伝送路の容量成分を打ち消すので、信号の反射が減り、より高い周波数での動作を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る判定帰還型等化器を含む誤り率測定装置のブロック構成図である。
【図２】本発明に係る判定帰還型等化器のタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【００２２】
図１に示すように、本実施の形態の誤り率測定装置１は、例えば各種のディジタル通信装置などの被測定物（ＤＵＴ）Ｗのビット誤り率を測定するもので、パターン発生部２、判定帰還型等化器３、誤り率測定部４を含んで概略構成される。
【００２３】
パターン発生部２は、被測定物Ｗの測定（例えば、ビット誤り率の測定）を行うときに、被測定物Ｗに入力する「０」，「１」の組み合わせからなる既知パターンのパターン信号（テスト信号）を発生する。さらに説明すると、パターン発生部２は、例えばＰＲＢＳ（Pseudo-random bit sequence：擬似ランダム・ビット・シーケンス）パターン発生部とプログラマブルパターン発生部を含んで構成される。ＰＲＢＳパターン発生部は、被測定物Ｗに入力する既知パターンのテスト信号として、ＰＲＢＳパターンを発生する。また、プログラマブルパターン発生部は、被測定物Ｗに入力する既知パターンのテスト信号として、任意のパターンからなるプログラマブルパターンを発生する。
【００２４】
判定帰還型等化器３は、判定（非線形関数）を帰還ループに含む等化器として、クロック信号の１周期分を１周期とするフルレートクロック動作にて一定の遅延時間の波形をフィードバックして信号を波形整形するものであり、入力部１１、整合伝送路１２、識別器１３、帰還回路１４、遅延回路１５、制御部１６を含んで構成される。
【００２５】
入力部１１は、パターン発生部２から被測定物Ｗを介して入力される信号（０，１パターン信号）を増幅するバッファアンプで構成される。入力部１１は、例えば図２（ａ）に示すように、パターン発生部２から被測定物Ｗを介して入力される信号（０，１パターン信号）を、制御部１６にて可変制御されたゲインによって増幅し、この増幅した信号を対象信号として整合伝送路１２に入力する。なお、入力部１１のゲインは、予めプリセット値（固定値）を設定しておき、制御部１６にて可変制御を行わない構成としてもよい。
【００２６】
整合伝送路１２は、板状誘電体基板の表面に導体箔を直線状に形成したコプレーナ線路からなり、一端が入力部１１に接続され、他端が識別器１３に接続された直線状の伝送路で構成される。
【００２７】
整合伝送路１２は、後述する複数段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの出力側とそれぞれ接続される複数の接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４を有し、入力部１１からの対象信号と帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄからの帰還信号とを各接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４において加減算を行う加減算器の機能を有し、例えば図２（ｆ）に示すような加減算信号を識別器１３に入力する。
【００２８】
整合伝送路１２は、入力部１１と識別器１３との間に対する複数段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの出力が整合し、かつ帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ毎の出力が整合するように、その長さと太さがそれぞれ設定される。
【００２９】
整合伝送路１２には、整合伝送路１２の容量成分を打ち消すためのインダクタ調整部１７が形成される。インダクタ調整部１７は、導体箔のパターンからなり、接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４の入力側と出力側に形成される複数（図１の例では５個）のインダクタ調整部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅからなる。インダクタ調整部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅは、例えば５０Ω系の伝送路の場合、５０Ωよりも高い特性インピーダンス（例えば７０〜８０Ω）に設定される。
【００３０】
識別器１３は、入力部１１から整合伝送路１２を介して入力される信号（加減算信号）と予め設定される閾値との比較により、整合伝送路１２からの信号の符号が「０」か「１」かを識別して判定する。すなわち、識別器１３は、整合伝送路１２からの信号が閾値以上であれば符号を「１」と判定し、整合伝送路からの信号が閾値より低ければ符号を「０」と判定し、例えば図２（ｂ）に示すような判定信号を出力する。この識別器１３の判定結果に基づく判定信号は、誤り率測定部４に入力されるとともに、後述する帰還回路１４Ａ及び遅延回路１５Ａに入力される。
【００３１】
帰還回路１４は、整合伝送路１２に伝送される後続ビットに負帰還する帰還信号を発生するアンプであり、識別器１３側からの信号に重み付けを付加した帰還信号を発生して整合伝送路１２の接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４に入力する。
【００３２】
帰還回路１４は、図１に示すように、入力部１１の出力と識別器１３の入力との間の直線状の整合伝送路１２の接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４に対し、物理的に等間隔に並設された４段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを備える。これら４段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ同士の距離（中心間の距離：Ｌ）を一定として板状誘電体基板上に配置し、各帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄから整合伝送路１２までを等長に配線する。これにより、帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ同士の特性インピーダンスの整合を取ることができる。
【００３３】
帰還回路１４Ａは、入力側が識別器１３に接続され、出力側が整合伝送路１２の接続点Ｐ１に接続された識別器１３から見て１段目の回路である。帰還回路１４Ａは、予め設定されたゲインが制御部１６からの制御信号により可変制御され、識別器１３から入力される判定信号に対し、可変制御されたゲインの増幅により重み付けされた信号（例えば図２（ｄ）に示す信号）を帰還信号として整合伝送路１２の接続点Ｐ１に負帰還する。この際、帰還信号は、位相方向のずれによるジッタを防ぐため、クロック信号の１周期の半分（０．５ＵＩ）以内で識別器１３から整合伝送路１２の接続点Ｐ１に負帰還される。
【００３４】
帰還回路１４Ｂは、入力側が後述する遅延回路１５Ａに接続され、出力側が整合伝送路１２の接続点Ｐ２に接続された識別器１３から見て２段目の回路である。帰還回路１４Ｂは、予め設定されたゲインが制御部１６からの制御信号により可変制御され、識別器１３から遅延回路１５Ａを介して遅延入力される判定信号に対し、可変制御されたゲインの増幅により重み付けされた信号（例えば図２（ｅ）に示す信号）を帰還信号として整合伝送路１２に負帰還する。
【００３５】
帰還回路１４Ｃは、入力側が後述する遅延回路１５Ｂに接続され、出力側が整合伝送路１２の接続点Ｐ３に接続された識別器１３から見て３段目の回路である。帰還回路１４Ｃは、予め設定されたゲインが制御部１６からの制御信号により可変制御され、識別器１３から遅延回路１５Ａ，１５Ｂを介して遅延入力される判定信号に対し、可変制御されたゲインの増幅により重み付けされた信号を帰還信号として整合伝送路１２に負帰還する。
【００３６】
帰還回路１４Ｄは、入力側が後述する遅延回路１５Ｃに接続され、出力側が整合伝送路１２の接続点Ｐ４に接続された識別器１３から見て４段目の回路である。帰還回路１４Ｄは、予め設定されたゲインが制御部１６からの制御信号により可変制御され、識別器１３から遅延回路１５Ａ，１５Ｂ，１５Ｃを介して遅延入力される判定信号に対し、可変制御されたゲインの増幅により重み付けされた信号を帰還信号として整合伝送路１２に負帰還する。
【００３７】
なお、帰還回路１４を構成する帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのゲインは、予めプリセット値による固定値を個々に設定しておき、制御部１６にて可変制御を行わない構成としてもよい。また、図１の例では、帰還回路１４を４段構成として説明したが、これに限定されるものではなく、遅延回路１５よりも１段多い２以上の自然数の段数で帰還回路１４を設ける構成とすればよい。
【００３８】
遅延回路１５は、入力される信号に一定時間の遅延を与える回路であり、３段の遅延回路１５Ａ，１５Ｂ，１５Ｃを備える。
【００３９】
遅延回路１５Ａは、入力側が識別器１３に接続され、出力側が帰還回路１４Ｂ及び遅延回路１５Ｂに接続される。遅延回路１５Ａは、識別器１３から入力される信号に対し、図２（ｇ）に示すクロック信号の１周期分の遅延を与えた遅延信号（例えば図２（ｃ）に示す信号）を帰還回路１４Ｂ及び遅延回路１５Ｂに出力する。
【００４０】
遅延回路１５Ｂは、入力側が遅延回路１５Ａに接続され、出力側が帰還回路１４Ｃ及び遅延回路１５Ｃに接続される。遅延回路１５Ｂは、遅延回路１５Ａから遅延入力される信号に対し、さらにクロック信号の１周期分の遅延を与えた遅延信号を帰還回路１４Ｃ及び帰還回路１４Ｃに出力する。
【００４１】
遅延回路１５Ｃは、入力側が遅延回路１５Ｂに接続され、出力側が帰還回路１４Ｄに接続される。遅延回路１５Ｃは、遅延回路１５Ｂから遅延入力される信号に対し、さらにクロック信号の１周期分の遅延を与えた遅延信号を帰還回路１４Ｄに出力する。
【００４２】
なお、遅延回路１５は、入力される信号に対してクロック信号の１周期分の遅延を与えることが可能なパッシブ回路やディジタル回路で構成されるが、電流が流せて感度が良く、クロック信号によるタイミング制御が可能なＤ型フリップフロップ回路で構成するのが好ましい。また、図１の例では、遅延回路１５を３段構成として説明したが、これに限定されるものではなく、帰還回路１４よりも１段少ない１以上の自然数の段数で遅延回路１５を設ける構成とすればよい。
【００４３】
制御部１６は、誤り率測定部４からのビット誤り率の結果に基づく対象信号のアイパターンの開口量に応じて入力部１１および帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのゲインを可変制御するための制御信号を入力部１１および複数段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのそれぞれに出力する。
【００４４】
誤り率測定部４は、識別器１３からの判定信号と、被測定物Ｗに入力したテスト信号とのビット比較により被測定物Ｗから受信した信号のビット誤り率を算出し、算出したビット誤り率の結果を制御部１６に出力する。
【００４５】
そして、上述した構成による誤り率測定装置１では、パターン発生部２から被測定物Ｗを介して例えば図２（ａ）に示すような０，１パターン信号が判定帰還型等化器２の入力部１１に入力される。
【００４６】
判定帰還型等化器２では、被測定物Ｗからの０，１パターン信号を対象信号とし、対象信号のビット誤り率の結果に基づいてゲインが可変制御された複数段の帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄからの帰還信号を整合伝送路１２の接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４に負帰還させて対象信号の振幅を変え、対象信号のアイパターンを時間経過とともに開口させる。
【００４７】
このように、判定帰還型等化器２は、複数段の帰還回路１４（１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ）同士の距離が一定となるので、各帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄから整合伝送路１２までを等長に配線することができ、帰還回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ同士の特性インピーダンスの整合を取ることができる。
【００４８】
また、整合伝送路１２の接続点Ｐ１，Ｐ２，Ｐ３，Ｐ４の入力側と出力側に形成されたインダクタ調整部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅの特性インピーダンスを設定し、整合伝送路１２のインダクタ成分で整合伝送路１２の容量成分と整合をとるので、信号の反射が減り、より高い周波数での動作（例えば３２Ｇｂｐｓの動作）を実現することができる。
【００４９】
以上、本発明に係る判定帰還型等化器及び判定帰還型等化方法と誤り率測定装置及び誤り率測定方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。
【符号の説明】
【００５０】
１  誤り率測定装置
２  パターン発生部
３  判定帰還型等化器
４  誤り率測定部
１１  入力部
１２  整合伝送路
１３  識別器
１４（１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ）  帰還回路
１５（１５Ａ，１５Ｂ，１５Ｃ）  遅延回路
１６  制御部
１７（１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ）  インダクタ調整部
Ｌ  帰還回路の中心間の距離
Ｐ１，Ｐ２，Ｐ３，Ｐ４  接続点
Ｗ  被測定物（ＤＵＴ）
【図１】
2018037843.tif 000003
【図２】
2018037843.tif 000004