(57)【要約】【課題】半導体装置の性能低下を抑制する。【解決手段】電界効果トランジスタＱ１が形成される活性領域ＡＣＴ１の幅が、電界効果トランジスタＱ２が形成される活性領域ＡＣＴ２の幅よりも小さい場合、電界効果トランジスタＱ１のせり上げソース層ＥＰ（Ｓ１）の表面の高さは、電界効果トランジスタＱ２のせり上げソース層ＥＰ（Ｓ２）の表面の高さよりも高い。また、電界効果トランジスタＱ１のせり上げドレイン層ＥＰ（Ｄ１）の表面の高さは、電界効果トランジスタＱ２のせり上げドレイン層ＥＰ（Ｄ２）の表面の高さよりも高い。【選択図】図６
2018037692.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１活性領域に形成された第１電界効果トランジスタ、
（ｂ）第２活性領域に形成された第２電界効果トランジスタ、
を備え、
前記第１電界効果トランジスタは、
（ａ１）前記第１活性領域内に互いに離間して形成された第１ソース領域および第１ドレイン領域、
（ａ２）前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル領域、
（ａ３）前記第１チャネル領域上に形成された第１ゲート絶縁膜、
（ａ４）前記第１ゲート絶縁膜上に形成された第１ゲート電極、
（ａ５）前記第１ソース領域上に形成された第１せり上げソース層、
（ａ６）前記第１ドレイン領域上に形成された第１せり上げドレイン層、
を有し、
前記第２電界効果トランジスタは、
（ｂ１）前記第２活性領域内に互いに離間して形成された第２ソース領域および第２ドレイン領域、
（ｂ２）前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル領域、
（ｂ３）前記第２チャネル領域上に形成された第２ゲート絶縁膜、
（ｂ４）前記第２ゲート絶縁膜上に形成された第２ゲート電極、
（ｂ５）前記第２ソース領域上に形成された第２せり上げソース層、
（ｂ６）前記第２ドレイン領域上に形成された第２せり上げドレイン層、
を有する、半導体装置であって、
前記第１ゲート電極のゲート幅方向における前記第１活性領域の幅は、前記第２ゲート電極のゲート幅方向における前記第２活性領域の幅よりも小さく、
断面視において、前記第１せり上げソース層の表面の高さは、前記第２せり上げソース層の表面の高さよりも高く、かつ、前記第１せり上げドレイン層の表面の高さは、前記第２せり上げドレイン層の表面の高さよりも高く、
平面視において、前記第１ゲート電極の前記ゲート幅方向における前記第１せり上げソース層の幅は、前記第２ゲート電極の前記ゲート幅方向における前記第２せり上げソース層の幅よりも小さく、かつ、前記第１ゲート電極の前記ゲート幅方向における前記第１せり上げドレイン層の幅は、前記第２ゲート電極の前記ゲート幅方向における前記第２せり上げドレイン層の幅よりも小さく、
平面視において、前記第１せり上げソース層および前記第１せり上げドレイン層は、第１酸化膜で境界されており、
平面視において、前記第２せり上げソース層および前記第２せり上げドレイン層は、第２酸化膜で境界されており、
前記第１酸化膜の幅は、前記第２酸化膜の幅よりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１せり上げソース層の表面の高さとは、前記第１せり上げソース層の表面のうちの最も高い位置での高さであり、かつ、前記第２せり上げソース層の表面の高さとは、前記第２せり上げソース層の表面のうちの最も高い位置での高さであり、
前記第１せり上げドレイン層の表面の高さとは、前記第１せり上げドレイン層の表面のうちの最も高い位置での高さであり、かつ、前記第２せり上げドレイン層の表面の高さとは、前記第２せり上げドレイン層の表面のうちの最も高い位置での高さである、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１せり上げソース層は、表層に形成されたシリサイド膜を含み、
前記第２せり上げソース層は、表層に形成されたシリサイド膜を含み、
前記第１せり上げドレイン層は、表層に形成されたシリサイド膜を含み、
前記第２せり上げドレイン層は、表層に形成されたシリサイド膜を含む、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体装置は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層とからなるＳＯＩ基板を有し、
前記第１活性領域および前記第２活性領域は、前記ＳＯＩ基板の前記シリコン層に形成されている、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、同じ機能を有する回路の構成要素である、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記回路は、ロジック回路である、半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記回路は、ＳＲＡＭである、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、互いに異なる機能を有する回路の構成要素である、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭの構成要素であり、
前記第２電界効果トランジスタは、ロジック回路の構成要素である、半導体装置。
【請求項１０】
（ａ）第１活性領域に形成された第１電界効果トランジスタ、
（ｂ）第２活性領域に形成された第２電界効果トランジスタ、
を備え、
前記第１電界効果トランジスタは、
（ａ１）前記第１活性領域内に互いに離間して形成された第１ソース領域および第１ドレイン領域、
（ａ２）前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル領域、
（ａ３）前記第１チャネル領域上に形成された第１ゲート絶縁膜、
（ａ４）前記第１ゲート絶縁膜上に形成された第１ゲート電極、
（ａ５）前記第１ソース領域上に形成された第１せり上げソース層、
（ａ６）前記第１ドレイン領域上に形成された第１せり上げドレイン層、
を有し、
前記第２電界効果トランジスタは、
（ｂ１）前記第２活性領域内に互いに離間して形成された第２ソース領域および第２ドレイン領域、
（ｂ２）前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル領域、
（ｂ３）前記第２チャネル領域上に形成された第２ゲート絶縁膜、
（ｂ４）前記第２ゲート絶縁膜上に形成された第２ゲート電極、
（ｂ５）前記第２ソース領域上に形成された第２せり上げソース層、
（ｂ６）前記第２ドレイン領域上に形成された第２せり上げドレイン層、
を有する、半導体装置であって、
前記第１ゲート電極のゲート幅方向における前記第１活性領域の幅は、前記第２ゲート電極のゲート幅方向における前記第２活性領域の幅よりも小さく、
断面視において、前記第１せり上げソース層の厚さは、前記第２せり上げソース層の厚さよりも厚く、かつ、前記第１せり上げドレイン層の厚さは、前記第２せり上げドレイン層の厚さよりも厚く、
平面視において、前記第１ゲート電極の前記ゲート幅方向における前記第１せり上げソース層の幅は、前記第２ゲート電極の前記ゲート幅方向における前記第２せり上げソース層の幅よりも小さく、かつ、前記第１ゲート電極の前記ゲート幅方向における前記第１せり上げドレイン層の幅は、前記第２ゲート電極の前記ゲート幅方向における前記第２せり上げドレイン層の幅よりも小さく、
平面視において、前記第１せり上げソース層および前記第１せり上げドレイン層は、第１酸化膜で境界されており、
平面視において、前記第２せり上げソース層および前記第２せり上げドレイン層は、第２酸化膜で境界されており、
前記第１酸化膜の幅は、前記第２酸化膜の幅よりも大きい、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１せり上げソース層の厚さとは、前記第１せり上げソース層のうちの最も厚い部分での厚さであり、かつ、前記第２せり上げソース層の厚さとは、前記第２せり上げソース層のうちの最も厚い部分での厚さであり、
前記第１せり上げドレイン層の厚さとは、前記第１せり上げドレイン層のうちの最も厚い部分での厚さであり、かつ、前記第２せり上げドレイン層の厚さとは、前記第２せり上げドレイン層のうちの最も厚い部分での厚さである、半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第１せり上げソース層は、表層に形成されたシリサイド膜を含み、
前記第２せり上げソース層は、表層に形成されたシリサイド膜を含み、
前記第１せり上げドレイン層は、表層に形成されたシリサイド膜を含み、
前記第２せり上げドレイン層は、表層に形成されたシリサイド膜を含む、半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記半導体装置は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層とからなるＳＯＩ基板を有し、
前記第１活性領域および前記第２活性領域は、前記ＳＯＩ基板の前記シリコン層に形成されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記シリコン層の上面を基準とした前記第１せり上げソース層の厚さは、前記シリコン層の上面を基準とした前記第２せり上げソース層の厚さよりも厚く、かつ、前記シリコン層の上面を基準とした前記第１せり上げドレイン層の厚さは、前記シリコン層の上面を基準とした前記第２せり上げドレイン層の厚さよりも厚い、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記埋め込み絶縁層の上面を基準とした前記第１せり上げソース層の厚さは、前記埋め込み絶縁層の上面を基準とした前記第２せり上げソース層の厚さよりも厚く、かつ、前記埋め込み絶縁層の上面を基準とした前記第１せり上げドレイン層の厚さは、前記埋め込み絶縁層の上面を基準とした前記第２せり上げドレイン層の厚さよりも厚い、半導体装置。
【請求項１６】
請求項１０に記載の半導体装置において、
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、同じ機能を有する回路の構成要素である、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記回路は、ロジック回路である、半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記回路は、ＳＲＡＭである、半導体装置。
【請求項１９】
請求項１０に記載の半導体装置において、
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、互いに異なる機能を有する回路の構成要素である、半導体装置。
【請求項２０】
請求項１０に記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭの構成要素であり、
前記第２電界効果トランジスタは、ロジック回路の構成要素である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、活性領域に形成された電界効果トランジスタを備える半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−４５３９４号公報（特許文献１）には、シリコン（Ｓｉ）を選択成長することによって、ソース領域上およびドレイン領域上にせり上げシリコン層をエピタキシャル成長する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、電界効果トランジスタは、素子分離領域で区画された活性領域に形成されるが、半導体装置の製造工程で実施される酸化工程（熱処理工程）によって、素子分離領域に接する活性領域の端部が酸化され、活性領域の幅が設計値よりも狭くなってしまうことが生じるおそれがある。この場合、電界効果トランジスタの電流が低下して性能が低下してしまうことから、半導体装置の性能低下を抑制する観点から改善の余地が存在する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における半導体装置は、第１電界効果トランジスタが形成される第１活性領域の幅が、第２電界効果トランジスタが形成される第２活性領域の幅よりも小さい場合、第１電界効果トランジスタの第１せり上げソース層の表面の高さは、第２電界効果トランジスタの第２せり上げソース層の表面の高さよりも高い。また、第１電界効果トランジスタの第１せり上げドレイン層の表面の高さは、第２電界効果トランジスタの第２せり上げドレイン層の表面の高さよりも高い。
【０００７】
上述した半導体装置の構成を実現する一実施の形態における半導体装置の製造方法は、ジクロロシランと塩化水素とを原料ガスに含む同一条件の選択エピタキシャル成長法で、第１せり上げソース層と、第１せり上げドレイン層と、第２せり上げソース層と、第２せり上げドレイン層とを同時に形成する工程を有する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態における半導体チップのレイアウト構成例を示す図である。
【図２】ＳＲＡＭのメモリセルを示す等価回路図である。
【図３】複数のＳＲＡＭ形成領域のそれぞれに形成されている電界効果トランジスタの平面構成を示す図である。
【図４】熱処理工程によって、活性領域の端部への酸化膜の侵食が生じた後の電界効果トランジスタの平面構成を示す図である。
【図５】実施の形態において、複数のＳＲＡＭ形成領域のそれぞれに形成された電界効果トランジスタの平面構成を示す図である。
【図６】図５のＡ１−Ａ１線で切断した断面図と、図５のＡ２−Ａ２線で切断した断面図とを並べて示す図である。
【図７】図５のＢ１−Ｂ１線で切断した断面図と、図５のＢ２−Ｂ２線で切断した断面図とを並べて示す図である。
【図８】実施の形態における半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】ジクロロシランに起因する成膜レートのサイズ依存性と、塩化水素に起因するエッチングレートのサイズ依存性とが等しい場合の例を示すグラフである。
【図１５】ジクロロシランに起因する成膜レートのサイズ依存性が、塩化水素に起因するエッチングレートのサイズ依存性よりも大きい場合の例を示すグラフである。
【図１６】図１３に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】変形例における電界効果トランジスタの平面構成を示す図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態）
＜半導体チップの構成例＞
本実施の形態における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００１６】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００１７】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００１８】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００１９】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２０】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２１】
本実施の形態における半導体チップＣＨＰは、上記のように構成されており、以下では、半導体チップＣＨＰに形成された様々な回路のうち、特に、ＲＡＭ２を構成するＳＲＡＭと、ＣＰＵ１を構成するロジック回路とに着目して説明することにする。
【００２２】
＜ＳＲＡＭの構成および動作＞
まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２は、本実施の形態におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用トランジスタＱｄ１、Ｑｄ２、一対の負荷用トランジスタＱｐ１、Ｑｐ２および一対の転送用トランジスタＱｔ１、Ｑｔ２により構成されている。駆動用トランジスタＱｄ１、Ｑｄ２および転送用トランジスタＱｔ１、Ｑｔ２はｎチャネル型電界効果トランジスタで構成され、負荷用トランジスタＱｐ１、Ｑｐ２はｐチャネル型電界効果トランジスタで構成されている。
【００２３】
メモリセルＭＣを構成する上記６個のトランジスタのうち、駆動用トランジスタＱｄ１および負荷用トランジスタＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用トランジスタＱｄ２および負荷用トランジスタＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用トランジスタＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用トランジスタＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００２４】
さらに、転送用トランジスタＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用トランジスタＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用トランジスタＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用トランジスタＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００２５】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用トランジスタＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用トランジスタＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００２６】
転送用トランジスタＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用トランジスタＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用トランジスタＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００２７】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用トランジスタＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００２８】
＜ロジック回路の構成＞
上述したＣＰＵ１は、ロジック回路から構成されるが、任意の機能を有するロジック回路は、インバータ回路と、ＮＡＮＤ回路と、ＮＯＲ回路との組み合わせによって実現することができる。すなわち、ＣＰＵ１を構成するロジック回路は、インバータ回路と、ＮＡＮＤ回路と、ＮＯＲ回路とを含んでいる。そして、ＣＰＵ１は、インバータ回路の動作と、ＮＡＮＤ回路の動作と、ＮＯＲ回路の動作の組み合わせによって、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうことができる。
【００２９】
＜改善の余地＞
上述したＳＲＡＭやロジック回路には、電界効果トランジスタが使用されるが、この電界効果トランジスタは、素子分離領域で区画された活性領域に形成される。ここで、ＳＲＡＭやロジック回路に使用される電界効果トランジスタは、微細化された低耐圧トランジスタから構成されるが、半導体チップには、例えば、図１に示すように、外部回路とのインターフェイスを取るためのＩ／Ｏ回路６も形成される。このＩ／Ｏ回路６には、高耐圧トランジスタが使用される。つまり、図１に示す半導体チップＣＨＰには、互いに種類の異なる低耐圧トランジスタと高耐圧トランジスタが形成されることになる。このとき、高耐圧トランジスタのゲート絶縁膜の膜厚は、耐圧を確保するため、低耐圧トランジスタのゲート絶縁膜の膜厚よりも厚くなっている。そして、ゲート絶縁膜の形成は、例えば、熱酸化法に代表される酸化工程（熱処理工程）で実施される。このため、低耐圧トランジスタと高耐圧トランジスタの両方が含まれている半導体装置の製造工程においては、膜厚の薄い低耐圧トランジスタのゲート絶縁膜を形成するだけでなく、膜厚の厚い高耐圧トランジスタのゲート絶縁膜も形成する必要があり、酸化工程が増加することになる。
【００３０】
この結果、素子分離領域で区画されている活性領域では、上述した酸化工程の増加によって、素子分離領域との境界から活性領域の端部への酸化膜の侵食が生じやすく、活性領域の面積（サイズ）が小さくなる現象が生じるおそれが高くなる。そして、この現象が生じると、例えば、ゲート幅方向の活性領域の幅が狭くなる結果、電界効果トランジスタの電流が低下し、電界効果トランジスタの性能低下が引き起こされる。さらには、複数のトランジスタのそれぞれが形成されている活性領域ごとに酸化膜の侵食の程度は異なると考えられる。このことは、複数のトランジスタのそれぞれが形成されている活性領域の幅が異なることになることを意味し、これによって、複数のトランジスタに流れる電流にばらつきが生じることになる。特に、ＳＲＡＭを構成する微細化された複数の低耐圧トランジスタで電流ばらつきが増大すると、動作マージンの低下や歩留り低下を招きやすくなる。
【００３１】
このように、例えば、ＳＲＡＭやロジック回路を構成する低耐圧トランジスタと、Ｉ／Ｏ回路を構成する高耐圧トランジスタとが形成されている半導体装置では、酸化工程（熱処理工程）が増加することに起因して、素子分離領域で区画されている活性領域の面積がばらつきやすくなる。特に、同一のサイズの活性領域に形成されている同じ機能の回路で使用される複数の電界効果トランジスタでは、本来同じ電流が流れるはずであるが、活性領域のサイズにばらつきが生じると、電流値がばらつくことになり、半導体装置の性能低下を引き起こすことになる。特に、同じ機能の回路がＳＲＡＭである場合、ＳＲＡＭの動作の信頼性が低下することになる。このことは、同じ機能の回路がＳＲＡＭである場合に限らず、例えば、同じ機能の回路がロジック回路である場合にも、ロジック回路の動作信頼性の低下を招くことになる。したがって、同じ機能の回路が形成され、かつ、低耐圧トランジスタと高耐圧トランジスタが形成されている半導体装置においては、特に、同じ機能の回路に使用される複数の電界効果トランジスタ間に引き起こされる電流ばらつきを低減する観点から改善の余地がある。
【００３２】
以下に、この改善の余地について、例えば、同じ機能の回路（ＳＲＡＭ）に使用される複数の電界効果トランジスタを例に挙げて説明する。図３は、ＳＲＡＭ形成領域ＳＲＲ１とＳＲＡＭ形成領域ＳＲＲ２のそれぞれに形成されている電界効果トランジスタの平面構成を示す図である。図３において、ＳＲＡＭ形成領域ＳＲＲ１には、例えば、電界効果トランジスタＱ１が形成され、ＳＲＡＭ形成領域ＳＲＲ２には、電界効果トランジスタＱ２が形成されている。具体的に、図３に示すように、電界効果トランジスタＱ１は、素子分離領域ＳＴＩ１で区画された矩形形状の活性領域ＡＣＴ１に形成されている。つまり、電界効果トランジスタＱ１は、活性領域ＡＣＴ１上を図３のｙ方向に延在するゲート電極ＧＥ１と、活性領域ＡＣＴ１内において、ゲート電極ＧＥ１を挟むように形成されたソース領域ＳＲ１およびドレイン領域ＤＲ１とを有している。このとき、ゲート電極ＧＥ１のゲート幅方向（ｙ方向）における活性領域ＡＣＴ１の幅はＷ０となっている。
【００３３】
同様に、電界効果トランジスタＱ２は、素子分離領域ＳＴＩ２で区画された矩形形状の活性領域ＡＣＴ２に形成されている。つまり、電界効果トランジスタＱ２は、活性領域ＡＣＴ２上を図３のｙ方向に延在するゲート電極ＧＥ２と、活性領域ＡＣＴ２内において、ゲート電極ＧＥ２を挟むように形成されたソース領域ＳＲ２およびドレイン領域ＤＲ２とを有している。このとき、ゲート電極ＧＥ２のゲート幅方向（ｙ方向）における活性領域ＡＣＴ２の幅はＷ０となっている。すなわち、図３に示すように、電界効果トランジスタＱ１が形成されている活性領域ＡＣＴ１の幅（Ｗ０）と、電界効果トランジスタＱ２が形成されている活性領域ＡＣＴ２の幅（Ｗ０）は同一になっている。
【００３４】
ところが、半導体装置の製造工程では、様々な熱処理工程（酸化工程）が実施される。この結果、図４に示すように、素子分離領域ＳＴＩ１で区画されている活性領域ＡＣＴ１と、素子分離領域ＳＴＩ２で区画されている活性領域ＡＣＴ２では、熱処理工程によって、活性領域ＡＣＴ１の端部や活性領域ＡＣＴ２の端部への酸化膜の侵食が生じ、活性領域ＡＣＴ１の面積や活性領域ＡＣＴ２の面積が設計値よりも小さくなる現象が生じる。そして、この現象が生じると、例えば、ゲート幅方向の活性領域ＡＣＴ１の幅や活性領域ＡＣＴ２の幅が狭くなる結果、電界効果トランジスタＱ１や電界効果トランジスタＱ２の電流が低下し、電界効果トランジスタＱ１や電界効果トランジスタＱ２の性能低下が引き起こされる。さらには、活性領域ＡＣＴ１と活性領域ＡＣＴ２の形成場所が異なるため、活性領域ＡＣＴ１と活性領域ＡＣＴ２において、酸化膜の侵食の程度は異なると考えられる。例えば、図４に示すように、電界効果トランジスタＱ１が形成されている活性領域ＡＣＴ１の幅はＷ１となり、かつ、電界効果トランジスタＱ２が形成されている活性領域ＡＣＴ２の幅はＷ２となる（Ｗ１＜Ｗ２）。これにより、電界効果トランジスタＱ１を流れる電流は、電界効果トランジスタＱ２を流れる電流よりも小さくなる。つまり、電界効果トランジスタＱ１に流れる電流と電界効果トランジスタＱ２を流れる電流との間にばらつきが生じることになる。このように、本来同じ電流が流れるはずの電界効果トランジスタＱ１と電界効果トランジスタＱ２で電流値がばらつくことになり、ＳＲＡＭの動作の信頼性が低下することになる。したがって、上述した電界効果トランジスタＱ１および電界効果トランジスタＱ２のように同じ機能の回路に使用される複数の電界効果トランジスタが形成されている半導体装置においては、半導体装置の信頼性を向上して性能向上を図る観点から改善の余地がある。
【００３５】
そこで、本実施の形態では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明することにする。本実施の形態においては、ＳＯＴＢトランジスタを例に挙げて、本実施の形態における技術的思想を説明することにする。ただし、本実施の形態における技術的思想は、ＳＯＴＢトランジスタに限らず、せり上げ層を形成するバルクトランジスタにも適用することができる。
【００３６】
＜ＳＯＴＢトランジスタ＞
上述したＳＲＡＭやロジック回路には、電界効果トランジスタが使用される。電界効果トランジスタは、通常、単結晶シリコンからなる半導体基板（シリコン基板）上に形成され、このような電界効果トランジスタは、バルクトランジスタと呼ばれる。
【００３７】
ＳＲＡＭやロジック回路に使用される電界効果トランジスタは、微細化された低耐圧トランジスタから構成されるが、低耐圧トランジスタの性能向上を図る観点から、近年では、低耐圧トランジスタをバルクトランジスタから構成するのではなく、ＳＯＩ（Silicon On Insulator）基板上に形成されたＳＯＴＢ（Silicon On Thin Buried Oxide）トランジスタと呼ばれるトランジスタから構成する場合がある。
【００３８】
例えば、ＳＯＩ基板は、シリコンからなる支持基板上に埋め込み絶縁層が形成され、この埋め込み絶縁層上に薄いシリコン層（ＳＯＩ層）が形成された構造をしており、この薄いシリコン層に形成された電界効果トランジスタがＳＯＴＢトランジスタと呼ばれる。
【００３９】
このＳＯＴＢトランジスタによれば、薄いシリコン層に形成されるチャネル領域にほとんど導電型不純物を導入しないため、不純物ばらつきに起因するしきい値電圧（Ｖｔｈ）や電流などの特性ばらつきをバルクトランジスタよりも低減できる利点が得られる。このことから、ＳＯＴＢトランジスタは、特性ばらつきが小さいことによって、大規模集積回路、特にＳＲＡＭにおいて、バルクトランジスタよりも低電圧動作が可能であるという優れた特徴を有している。さらに、ＳＯＴＢトランジスタは、埋め込み絶縁層の下にある支持基板をバックゲートに使用する、いわゆるダブルゲートトランジスタを構成しているため、短チャネル特性に優れており、微細化に適したトランジスタということができる。
【００４０】
ところが、ＳＯＴＢトランジスタが形成されているシリコン層は薄いため、（１）ソース領域やドレイン領域の抵抗が高くなり、この寄生抵抗によって、ＳＯＴＢトランジスタを流れる電流が低下したり、（２）ソース領域の表層やドレイン領域の表層にシリサイド膜を充分に形成できないおそれがある。そこで、ＳＯＴＢトランジスタでは、この不都合を回避するため、ソース領域上やドレイン領域上に、例えば、エピタキシャル成長法によって、せり上げ層を形成することが行なわれている。
【００４１】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、例えば、上述したＳＯＴＢトランジスタに着目し、ＳＯＴＢトランジスタに形成されるせり上げ層を利用して、同じ機能の回路に使用される複数の電界効果トランジスタ間に引き起こされる電流ばらつきを低減する技術的思想である。具体的に、本実施の形態における基本思想は、同じ機能の回路に使用される複数の電界効果トランジスタであって、同じサイズ（面積）の活性領域のそれぞれに形成される複数の電界効果トランジスタを対象としている。そして、本実施の形態における基本思想は、設計値では同じサイズの活性領域であるが、半導体装置の製造工程で加えられる熱処理工程（酸化工程）によって、それぞれの活性領域での酸化膜による侵食が異なることを前提としている。このような前提構成によって、相対的に幅の小さな活性領域に第１電界効果トランジスタが形成され、かつ、相対的に幅の大きな活性領域に第２電界効果トランジスタが形成されることになる。ここで、本実施の形態における基本思想は、上述した第１電界効果トランジスタに形成される第１せり上げ層の厚さを、上述した第２電界効果トランジスタに形成される第２せり上げ層の厚さよりも厚くする思想である。
【００４２】
＜実施の形態における半導体装置の平面構成＞
以下では、本実施の形態における基本思想を具現化した半導体装置の構成について説明し、その後、本実施の形態における半導体装置の特徴について説明することにする。
【００４３】
図５は、例えば、ＳＲＡＭが形成されているＳＲＡＭ形成領域ＳＲＲ１に形成されたＳＯＴＢトランジスタからなる電界効果トランジスタＱ１と、ＳＲＡＭ形成領域ＳＲＲ２に形成されたＳＯＴＢトランジスタからなる電界効果トランジスタＱ２の平面構成を示す図である。つまり、図５には、例えば、同じ機能の回路（ＳＲＡＭ）を構成する電界効果トランジスタＱ１と電界効果トランジスタＱ２とが図示されている。
【００４４】
図５において、電界効果トランジスタＱ１は、素子分離領域ＳＴＩ１で区画された矩形形状の活性領域ＡＣＴ１に形成されている。つまり、電界効果トランジスタＱ１は、活性領域ＡＣＴ１上を図５のｙ方向に延在するゲート電極ＧＥ１と、活性領域ＡＣＴ１内において、ゲート電極ＧＥ１を挟むように形成されたソース領域ＳＲ１およびドレイン領域ＤＲ１とを有している。このとき、活性領域ＡＣＴ１のｙ方向の幅はＷ１である。そして、ソース領域ＳＲ１上には、せり上げソース層ＥＰ（Ｓ１）が形成されており、このせり上げソース層ＥＰ（Ｓ１）と電気的に接続するようにプラグＰＬＧが形成されている。同様に、ドレイン領域ＤＲ１上には、せり上げドレイン層ＥＰ（Ｄ１）が形成されており、このせり上げドレイン層ＥＰ（Ｄ１）と電気的に接続するようにプラグＰＬＧが形成されている。これにより、電界効果トランジスタＱ１においては、ソース領域ＳＲ１とせり上げソース層ＥＰ（Ｓ１）によってソースが構成され、ドレイン領域ＤＲ１とせり上げドレイン層ＥＰ（Ｄ１）によってドレインが構成される。
【００４５】
同様に、図５において、電界効果トランジスタＱ２は、素子分離領域ＳＴＩ２で区画された矩形形状の活性領域ＡＣＴ２に形成されている。つまり、電界効果トランジスタＱ２は、活性領域ＡＣＴ２上を図５のｙ方向に延在するゲート電極ＧＥ２と、活性領域ＡＣＴ２内において、ゲート電極ＧＥ２を挟むように形成されたソース領域ＳＲ２およびドレイン領域ＤＲ２とを有している。このとき、活性領域ＡＣＴ２のｙ方向の幅はＷ２（Ｗ２＞Ｗ１）である。そして、ソース領域ＳＲ２上には、せり上げソース層ＥＰ（Ｓ２）が形成されており、このせり上げソース層ＥＰ（Ｓ２）と電気的に接続するようにプラグＰＬＧが形成されている。同様に、ドレイン領域ＤＲ２上には、せり上げドレイン層ＥＰ（Ｄ２）が形成されており、このせり上げドレイン層ＥＰ（Ｄ２）と電気的に接続するようにプラグＰＬＧが形成されている。これにより、電界効果トランジスタＱ２においては、ソース領域ＳＲ２とせり上げソース層ＥＰ（Ｓ２）によってソースが構成され、ドレイン領域ＤＲ２とせり上げドレイン層ＥＰ（Ｄ２）によってドレインが構成される。
【００４６】
＜実施の形態における半導体装置の断面構成＞
続いて、本実施の形態における半導体装置の断面構成について説明する。図６は、図５のＡ１−Ａ１線で切断した断面図と、図５のＡ２−Ａ２線で切断した断面図とを並べて示す図である。具体的に、図６には、図５のＳＲＡＭ形成領域ＳＲＲ１に形成されている電界効果トランジスタＱ１の平面図におけるＡ１−Ａ１線で切断した断面図と、図５のＳＲＡＭ形成領域ＳＲＲ２に形成されている電界効果トランジスタＱ２の平面図におけるＡ２−Ａ２線で切断した断面図とが示されている。
【００４７】
まず、ＳＲＡＭ形成領域ＳＲＲ１に形成されている電界効果トランジスタＱ１の断面構造について説明する。図６の左図において、例えば、シリコンなどの半導体基板からなる支持基板１Ｓ上に、例えば、酸化シリコン膜からなる埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上に、例えば、シリコンからなるシリコン層が形成されている。この支持基板１Ｓと埋め込み絶縁層ＢＯＸとシリコン層とからなる基板がＳＯＩ基板である。ＳＯＩ基板のシリコン層には、素子分離領域ＳＴＩ１が形成されており、この素子分離領域ＳＴＩ１で区画されたシリコン層が活性領域ＡＣＴ１となる。活性領域ＡＣＴ１には、互いに離間するようにソース領域ＳＲ１とドレイン領域ＤＲ１が形成されており、ソース領域ＳＲ１とドレイン領域ＤＲ１とに挟まれるようにチャネル領域ＣＨが形成されている。そして、チャネル領域ＣＨ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜からなるゲート絶縁膜ＧＯＸが形成されており、ゲート絶縁膜ＧＯＸ上にゲート電極ＧＥ１が形成されている。このゲート電極ＧＥ１は、例えば、ポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから構成されている。続いて、ゲート電極ＧＥ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【００４８】
ソース領域ＳＲ１は、ゲート電極ＧＥ１と整合する低濃度不純物拡散領域ＥＸ１と、低濃度不純物拡散領域ＥＸ１の外側に形成され、かつ、サイドウォールスペーサＳＷと整合する高濃度不純物拡散領域ＮＲ１とから構成されている。低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型半導体領域から形成され、低濃度不純物拡散領域ＥＸ１の不純物濃度は、高濃度不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。
【００４９】
ドレイン領域ＤＲ１は、ゲート電極ＧＥ１と整合する低濃度不純物拡散領域ＥＸ１と、低濃度不純物拡散領域ＥＸ１の外側に形成され、かつ、サイドウォールスペーサＳＷと整合する高濃度不純物拡散領域ＮＲ１とから構成されている。低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型半導体領域から形成され、低濃度不純物拡散領域ＥＸ１の不純物濃度は、高濃度不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。
【００５０】
次に、ソース領域ＳＲ１上には、せり上げソース層ＥＰ（Ｓ１）が形成され、ドレイン領域ＤＲ１上には、せり上げドレイン層ＥＰ（Ｄ１）が形成されている。せり上げソース層ＥＰ（Ｓ１）およびせり上げドレイン層ＥＰ（Ｄ１）は、例えば、エピタキシャル成長法で形成されたシリコンからなるエピタキシャル層と、エピタキシャル層の表層に形成されたシリサイド膜ＳＬとから構成される。シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５１】
ここで、ソース領域ＳＲ１とせり上げソース層ＥＰ（Ｓ１）とによってソースが形成され、ドレイン領域ＤＲ１とせり上げドレイン層ＥＰ（Ｄ１）とによってドレインが形成されることになる。
【００５２】
以上のようにして、本実施の形態における電界効果トランジスタＱ１が形成されている。そして、この電界効果トランジスタＱ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、せり上げソース層ＥＰ（Ｓ１）あるいはせり上げドレイン層ＥＰ（Ｄ１）に達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内壁には、バリア導体膜として機能するチタン／窒化チタン膜が形成され、さらに、コンタクトホールＣＮＴは、タングステン膜で埋め込まれている。つまり、コンタクトホールＣＮＴ内には、バリア導体膜とタングステン膜とからなるプラグＰＬＧが形成されている。そして、プラグＰＬＧが形成された層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２には、プラグＰＬＧと電気的に接続する配線Ｌ１が形成されている。この配線Ｌ１は、例えば、銅配線から形成することができるが、アルミニウム配線から形成することもできる。
【００５３】
次に、ＳＲＡＭ形成領域ＳＲＲ２に形成されている電界効果トランジスタＱ２の断面構造について説明する。図６の右図において、例えば、ＳＯＩ基板のシリコン層には、素子分離領域ＳＴＩ２が形成されており、この素子分離領域ＳＴＩ２で区画されたシリコン層が活性領域ＡＣＴ２となる。活性領域ＡＣＴ２には、互いに離間するようにソース領域ＳＲ２とドレイン領域ＤＲ２が形成されており、ソース領域ＳＲ２とドレイン領域ＤＲ２とに挟まれるようにチャネル領域ＣＨが形成されている。そして、チャネル領域ＣＨ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜からなるゲート絶縁膜ＧＯＸが形成されており、ゲート絶縁膜ＧＯＸ上にゲート電極ＧＥ２が形成されている。このゲート電極ＧＥ２は、例えば、ポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから構成されている。続いて、ゲート電極ＧＥ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【００５４】
ソース領域ＳＲ２は、ゲート電極ＧＥ２と整合する低濃度不純物拡散領域ＥＸ１と、低濃度不純物拡散領域ＥＸ１の外側に形成され、かつ、サイドウォールスペーサＳＷと整合する高濃度不純物拡散領域ＮＲ１とから構成されている。低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型半導体領域から形成され、低濃度不純物拡散領域ＥＸ１の不純物濃度は、高濃度不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。
【００５５】
ドレイン領域ＤＲ２は、ゲート電極ＧＥ２と整合する低濃度不純物拡散領域ＥＸ１と、低濃度不純物拡散領域ＥＸ１の外側に形成され、かつ、サイドウォールスペーサＳＷと整合する高濃度不純物拡散領域ＮＲ１とから構成されている。低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型半導体領域から形成され、低濃度不純物拡散領域ＥＸ１の不純物濃度は、高濃度不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。
【００５６】
次に、ソース領域ＳＲ２上には、せり上げソース層ＥＰ（Ｓ２）が形成され、ドレイン領域ＤＲ２上には、せり上げドレイン層ＥＰ（Ｄ２）が形成されている。せり上げソース層ＥＰ（Ｓ２）およびせり上げドレイン層ＥＰ（Ｄ２）は、例えば、エピタキシャル成長法で形成されたシリコンからなるエピタキシャル層と、エピタキシャル層の表層に形成されたシリサイド膜ＳＬとから構成される。シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５７】
ここで、ソース領域ＳＲ２とせり上げソース層ＥＰ（Ｓ２）とによってソースが形成され、ドレイン領域ＤＲ２とせり上げドレイン層ＥＰ（Ｄ２）とによってドレインが形成されることになる。
【００５８】
以上のようにして、本実施の形態における電界効果トランジスタＱ２が形成されている。そして、この電界効果トランジスタＱ２を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、せり上げソース層ＥＰ（Ｓ２）あるいはせり上げドレイン層ＥＰ（Ｄ２）に達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内壁には、バリア導体膜として機能するチタン／窒化チタン膜が形成され、さらに、コンタクトホールＣＮＴは、タングステン膜で埋め込まれている。つまり、コンタクトホールＣＮＴ内には、バリア導体膜とタングステン膜とからなるプラグＰＬＧが形成されている。そして、プラグＰＬＧが形成された層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２には、プラグＰＬＧと電気的に接続する配線Ｌ１が形成されている。この配線Ｌ１は、例えば、銅配線から形成することができるが、アルミニウム配線から形成することもできる。
【００５９】
続いて、図７は、図５のＢ１−Ｂ１線で切断した断面図と、図５のＢ２−Ｂ２線で切断した断面図とを並べて示す図である。具体的に、図７には、図５のＳＲＡＭ形成領域ＳＲＲ１に形成されている電界効果トランジスタＱ１の平面図におけるＢ１−Ｂ１線で切断した断面図と、図５のＳＲＡＭ形成領域ＳＲＲ２に形成されている電界効果トランジスタＱ２の平面図におけるＢ２−Ｂ２線で切断した断面図とが示されている。
【００６０】
まず、図７において、ＳＲＡＭ形成領域ＳＲＲ１に形成されている電界効果トランジスタＱ１の断面構造について説明する。図７の左図において、例えば、ＳＯＩ基板のシリコン層には、素子分離領域ＳＴＩ１が形成されており、この素子分離領域ＳＴＩ１で区画されたシリコン層が活性領域ＡＣＴ１となる。活性領域ＡＣＴ１には、ｎ型半導体領域であるドレイン領域ＤＲ１が形成されており、このドレイン領域ＤＲ１上にせり上げドレイン層ＥＰ（Ｄ１）が形成されている。そして、せり上げドレイン層ＥＰ（Ｄ１）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、せり上げドレイン層ＥＰ（Ｄ１）に達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内壁には、バリア導体膜として機能するチタン／窒化チタン膜が形成され、さらに、コンタクトホールＣＮＴは、タングステン膜で埋め込まれている。つまり、コンタクトホールＣＮＴ内には、バリア導体膜とタングステン膜とからなるプラグＰＬＧが形成されている。そして、プラグＰＬＧが形成された層間絶縁膜ＩＬ１上には、例えば、銅配線からなる配線Ｌ１が形成されている。
【００６１】
続いて、図７において、ＳＲＡＭ形成領域ＳＲＲ２に形成されている電界効果トランジスタＱ２の断面構造について説明する。図７の右図において、例えば、ＳＯＩ基板のシリコン層には、素子分離領域ＳＴＩ２が形成されており、この素子分離領域ＳＴＩ２で区画されたシリコン層が活性領域ＡＣＴ２となる。活性領域ＡＣＴ２には、ｎ型半導体領域であるドレイン領域ＤＲ２が形成されており、このドレイン領域ＤＲ２上にせり上げドレイン層ＥＰ（Ｄ２）が形成されている。そして、せり上げドレイン層ＥＰ（Ｄ２）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、せり上げドレイン層ＥＰ（Ｄ２）に達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内壁には、バリア導体膜として機能するチタン／窒化チタン膜が形成され、さらに、コンタクトホールＣＮＴは、タングステン膜で埋め込まれている。つまり、コンタクトホールＣＮＴ内には、バリア導体膜とタングステン膜とからなるプラグＰＬＧが形成されている。そして、プラグＰＬＧが形成された層間絶縁膜ＩＬ１上には、例えば、銅配線からなる配線Ｌ１が形成されている。
【００６２】
＜本実施の形態における特徴＞
以上のようにして、本実施の形態における半導体装置が構成されている。次に、本実施の形態における特徴点について説明する。例えば、図５および図６に示すように、本実施の形態における特徴点は、設計値では同じサイズの活性領域であるが、半導体装置の製造工程で加えられる熱処理工程（酸化工程）によって、それぞれの活性領域での酸化膜による侵食が異なることを前提としている。すなわち、本実施の形態における特徴点は、図５および図６に示すように、素子分離領域ＳＴＩ１で区画された相対的に幅の小さな活性領域ＡＣＴ１に形成される電界効果トランジスタＱ１と、素子分離領域ＳＴＩ２で区画された相対的に幅の大きな活性領域ＡＣＴ２に形成される電界効果トランジスタＱ２を含む半導体装置が前提となる。例えば、図５において、ゲート電極ＧＥ１のゲート幅方向（ｙ方向）における活性領域ＡＣＴ１の幅（Ｗ１）が、ゲート電極ＧＥ２のゲート幅方向（ｙ方向）における活性領域ＡＣＴ２の幅（Ｗ２）よりも小さい構造が前提となる。そして、この前提のもと、本実施の形態における特徴点は、図６に示すように、電界効果トランジスタＱ１に形成されるせり上げソース層ＥＰ（Ｓ１）の高さを、電界効果トランジスタＱ２に形成されるせり上げソース層ＥＰ（Ｓ２）の高さよりも高くし、かつ、電界効果トランジスタＱ１に形成されるせり上げドレイン層ＥＰ（Ｄ１）の高さを、電界効果トランジスタＱ２に形成されるせり上げドレイン層ＥＰ（Ｄ２）の高さよりも高くする点にある。
【００６３】
これにより、本実施の形態によれば、図５および図６に示すように、電界効果トランジスタＱ１では、活性領域ＡＣＴ１の幅（Ｗ１）が相対的に小さいことによって、電界効果トランジスタＱ１に流れる電流は、電界効果トランジスタＱ２を流れる電流よりも小さくなるが、せり上げソース層ＥＰ（Ｓ１）の高さおよびせり上げドレイン層ＥＰ（Ｄ１）の高さが高くなるため、ソース／ドレインの抵抗が小さくなる。なぜなら、せり上げソース層ＥＰ（Ｓ１）の高さおよびせり上げドレイン層ＥＰ（Ｄ１）の高さが高くなると、チャネル領域ＣＨとプラグＰＬＧとの間の距離は長くなるが、ソース／ドレインの断面積（電流が流れる方向と交差する方向の断面積）が大きくなるからである。すなわち、前者の影響よりも後者の影響の方が大きく、この結果、ソース／ドレインの抵抗が小さくなるのである。一方、電界効果トランジスタＱ２では、活性領域ＡＣＴ２の幅（Ｗ２）が相対的に大きいことによって、電界効果トランジスタＱ２に流れる電流は、電界効果トランジスタＱ１を流れる電流よりも大きくなるが、せり上げソース層ＥＰ（Ｓ２）およびせり上げドレイン層ＥＰ（Ｄ２）の高さが低くなるため、ソース／ドレインの抵抗が大きくなる。なぜなら、せり上げソース層ＥＰ（Ｓ２）の高さおよびせり上げドレイン層ＥＰ（Ｄ２）の高さが低くなると、チャネル領域ＣＨとプラグＰＬＧとの間の距離は短くなるが、ソース／ドレインの断面積（電流が流れる方向と交差する方向の断面積）が小さくなるからである。すなわち、前者の影響よりも後者の影響の方が大きく、この結果、ソース／ドレインの抵抗が大きくなるのである。
【００６４】
この結果、本実施の形態によれば、電界効果トランジスタＱ１では、活性領域ＡＣＴ１の幅（Ｗ１）が小さいことに起因して、電界効果トランジスタＱ２よりも電流が減少するが、せり上げソース層ＥＰ（Ｓ１）の高さおよびせり上げドレイン層ＥＰ（Ｄ１）の高さを高くすることによる抵抗の低下によって、この電流の減少が抑制される。一方、電界効果トランジスタＱ２では、活性領域ＡＣＴ２の幅（Ｗ２）が大きいことに起因して、電界効果トランジスタＱ１よりも電流の減少が小さいが、せり上げソース層ＥＰ（Ｓ２）の高さおよびせり上げドレイン層ＥＰ（Ｄ２）の高さを低くすることによる抵抗の増加によって、電界効果トランジスタＱ１よりも電流の減少が加速される。したがって、本実施の形態によれば、せり上げソース層ＥＰ（Ｓ１）の高さをせり上げソース層ＥＰ（Ｓ２）の高さよりも高くし、かつ、せり上げドレイン層ＥＰ（Ｄ１）の高さをせり上げドレイン層ＥＰ（Ｄ２）の高さよりも高くすることにより、電界効果トランジスタＱ１における電流の減少量と、電界効果トランジスタＱ２における電流の減少量とが近づく方向にバランス補正することができる。
【００６５】
このことは、本実施の形態によれば、電界効果トランジスタＱ１と電界効果トランジスタＱ２との間で生じる電流ばらつきを抑制できる効果が得られることを意味する。これによって、本実施の形態によれば、電界効果トランジスタＱ１と電界効果トランジスタＱ２とを含む半導体装置の性能低下を抑制することができるのである。
【００６６】
ここで、本実施の形態における特徴点は、せり上げソース層ＥＰ（Ｓ１）の表面の高さを、せり上げソース層ＥＰ（Ｓ２）の表面の高さよりも高くし、かつ、せり上げドレイン層ＥＰ（Ｄ１）の表面の高さを、せり上げドレイン層ＥＰ（Ｄ２）の表面の高さよりも高くする点にあるが、「せり上げ層」は、「高さ」が一定になるように形成されるとは限らない。すなわち、せり上げソース層ＥＰ（Ｓ１）とせり上げソース層ＥＰ（Ｓ２）とせり上げドレイン層ＥＰ（Ｄ１）とせり上げドレイン層ＥＰ（Ｄ２）とを総称して「せり上げ層」と呼ぶことにする。この場合、この「せり上げ層」の表面の高さは、例えば、図６では、一定の高さで平坦に形成されるように図示されているが、実際のデバイス構造では、「せり上げ層」の高さは、一定の高さではなく、凹凸形状で形成される場合も存在すると考えられる。「せり上げ層」の高さが一定の場合は、せり上げソース層ＥＰ（Ｓ１）の表面の高さが、せり上げソース層ＥＰ（Ｓ２）の表面の高さよりも高く、かつ、せり上げドレイン層ＥＰ（Ｄ１）の表面の高さが、せり上げドレイン層ＥＰ（Ｄ２）の表面の高さよりも高いという構造は、明確に立証することができる。一方、「せり上げ層」の高さが、一定の高さではなく、凹凸形状で形成される場合には、「せり上げ層」の「高さ」がばらつくため、上述した特徴点を立証することが困難になる場合も考えられる。そこで、本実施の形態において、例えば、「せり上げ層」の高さが、一定の高さではなく、凹凸形状で形成される場合、本明細書において、「せり上げ層」の表面の高さとは、凹凸形状を有する「せり上げ層」の表面のうちの最も高い位置での高さを言うものとする。すなわち、せり上げソース層ＥＰ（Ｓ１）の表面の高さとは、せり上げソース層ＥＰ（Ｓ１）の表面のうちの最も高い位置での高さであり、かつ、せり上げソース層ＥＰ（Ｓ２）の表面の高さとは、せり上げソース層ＥＰ（Ｓ２）の表面のうちの最も高い位置での高さである。同様に、せり上げドレイン層ＥＰ（Ｄ１）の表面の高さとは、せり上げドレイン層ＥＰ（Ｄ１）の表面のうちの最も高い位置での高さであり、かつ、せり上げドレイン層ＥＰ（Ｄ２）の表面の高さとは、せり上げドレイン層ＥＰ（Ｄ２）の表面のうちの最も高い位置での高さである。これにより、「せり上げ層」の高さが、一定の高さではなく、凹凸形状で形成される場合においても、本実施の形態における特徴点が明確化されることになる。
【００６７】
また、上述した本実施の形態における特徴点は、別の表現で表現することもできる。すなわち、本実施の形態における特徴点は、せり上げソース層ＥＰ（Ｓ１）の厚さが、せり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、せり上げドレイン層ＥＰ（Ｄ１）の厚さが、せり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚いということもできる。この場合、「せり上げ層」は、表層に形成されたシリサイド膜を含む。つまり、せり上げソース層ＥＰ（Ｓ１）は、表層に形成されたシリサイド膜を含み、せり上げソース層ＥＰ（Ｓ２）は、表層に形成されたシリサイド膜を含む。同様に、せり上げドレイン層ＥＰ（Ｄ１）は、表層に形成されたシリサイド膜を含み、せり上げドレイン層ＥＰ（Ｄ２）は、表層に形成されたシリサイド膜を含む。これにより、せり上げソース層ＥＰ（Ｓ１）の厚さが、せり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、せり上げドレイン層ＥＰ（Ｄ１）の厚さが、せり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚い構成において、それぞれの「せり上げ層」の厚さには、シリサイド膜も含む厚さの場合にも成立することになる。つまり、せり上げソース層ＥＰ（Ｓ１）の厚さが、せり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、せり上げドレイン層ＥＰ（Ｄ１）の厚さが、せり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚いという特徴構成は、「せり上げ層」の表層にシリサイド膜が形成されていない段階の構造で成立するとともに、「せり上げ層」の表層にシリサイド膜が形成された後の段階での構造でも成立する。
【００６８】
さらに、例えば、本実施の形態において、電界効果トランジスタＱ１および電界効果トランジスタＱ２は、ＳＯＩ基板上に形成されている。したがって、せり上げソース層ＥＰ（Ｓ１）の厚さが、せり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、せり上げドレイン層ＥＰ（Ｄ１）の厚さが、せり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚いという構成において、厚さの基準は、例えば、ＳＯＩ基板のシリコン層の上面とすることができる。この場合、上述した本実施の形態における特徴点は、シリコン層の上面を基準としたせり上げソース層ＥＰ（Ｓ１）の厚さが、シリコン層の上面を基準としたせり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、シリコン層の上面を基準としたせり上げドレイン層ＥＰ（Ｄ１）の厚さが、シリコン層の上面を基準としたせり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚いと表現することができる。
【００６９】
また、厚さの基準は、例えば、ＳＯＩ基板の埋め込み絶縁層の上面とすることができる。この場合、上述した本実施の形態における特徴点は、埋め込み絶縁層の上面を基準としたせり上げソース層ＥＰ（Ｓ１）の厚さが、埋め込み絶縁層の上面を基準としたせり上げソース層ＥＰ（Ｓ２）の厚さよりも厚く、かつ、埋め込み絶縁層の上面を基準としたせり上げドレイン層ＥＰ（Ｄ１）の厚さが、埋め込み絶縁層の上面を基準としたせり上げドレイン層ＥＰ（Ｄ２）の厚さよりも厚いと表現することができる。
【００７０】
なお、例えば、電界効果トランジスタＱ１および電界効果トランジスタＱ２は、通常の半導体基板上に形成されるバルクトランジスタであってもよく、この場合、「せり上げ層」の厚さの基準は、半導体基板の表面とすることができる。
【００７１】
＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下にその製造方法について図面を参照しながら説明することにする。本実施の形態における半導体装置の製造方法では、上述した半導体装置の特徴構成を実現するにあたって、以下の点に特徴点がある。すなわち、同一条件の選択エピタキシャル成長法で、図６に示すソース領域ＳＲ１上にせり上げソース層ＥＰ（Ｓ１）が形成され、かつ、ドレイン領域ＤＲ１上にせり上げドレイン層ＥＰ（Ｄ１）が形成され、かつ、ソース領域ＳＲ２上にせり上げソース層ＥＰ（Ｓ２）が形成され、かつ、ドレイン領域ＤＲ２上にせり上げドレイン層ＥＰ（Ｄ２）が同時に形成される。つまり、本実施の形態における半導体装置の製造方法では、選択エピタキシャル成長法で形成される「せり上げ層」の厚さが、特定の成膜条件では、下地層となる活性領域のサイズ（面積）が狭いほど、活性領域上に形成される「せり上げ層」の厚さが厚くなる新規な現象を利用して、上述した半導体装置の特徴構成を実現する。
【００７２】
以下に、本実施の形態における半導体装置の製造方法について詳細に説明する。まず、図８に示すように、シリコンからなる支持基板１Ｓと、支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩからなるＳＯＩ基板を用意する。このとき、ＳＯＩ基板は、略円盤形状をした半導体ウェハの状態になっている。そして、ＳＯＩ基板のシリコン層ＳＩに素子間を分離する素子分離領域を形成する。この素子分離領域は、素子が互いに干渉しないようにするために設けられる。具体的に、ＳＲＡＭ形成領域ＳＲＲ１には、素子分離領域ＳＴＩ１が形成され、ＳＲＡＭ形成領域ＳＲＲ２には、素子分離領域ＳＴＩ２が形成される。これらの素子分離領域ＳＴＩ１および素子分離領域ＳＴＩ２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩ１および素子分離領域ＳＴＩ２を形成している。すなわち、ＳＯＩ基板のシリコン層ＳＩにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにＳＯＩ基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、ＳＯＩ基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩ１および素子分離領域ＳＴＩ２を形成することができる。これにより、ＳＲＡＭ形成領域ＳＲＲ１では、ＳＯＩ基板のシリコン層ＳＩに、素子分離領域ＳＴＩ１によって区画された活性領域ＡＣＴ１が形成され、ＳＲＡＭ形成領域ＳＲＲ２では、ＳＯＩ基板のシリコン層ＳＩに、素子分離領域ＳＴＩ２によって区画された活性領域ＡＣＴ２が形成される。ここで、ＳＲＡＭ形成領域ＳＲＲ１に形成される活性領域ＡＣＴ１のサイズ（面積）と、ＳＲＡＭ形成領域ＳＲＲ２に形成される活性領域ＡＣＴ２のサイズ（面積）は同じである。
【００７３】
次に、図９に示すように、ＳＯＩ基板のシリコン層ＳＩ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸに窒素を導入させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物がシリコン層ＳＩ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、ＳＯＩ基板をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、ＳＯＩ基板のシリコン層ＳＩに酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中でＳＯＩ基板を熱処理し、ゲート絶縁膜ＧＯＸに窒素を導入させることによっても同様の効果を得ることができる。
【００７４】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）を使用することができる。また、酸化ハフニウム膜にアルミニウムを添加したＨｆＡｌＯ膜を使用してもよい。さらに、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００７５】
ここで、図９に示すＳＲＡＭ形成領域ＳＲＲ１やＳＲＡＭ形成領域ＳＲＲ２には、低耐圧トランジスタが形成されるが、ＳＯＩ基板の他の領域にはＩ／Ｏ領域があり、このＩ／Ｏ領域には、低耐圧トランジスタよりも耐圧の高い高耐圧トランジスタが形成される。このとき、高耐圧トランジスタのゲート絶縁膜ＧＯＸの膜厚は、耐圧を確保するため、低耐圧トランジスタのゲート絶縁膜ＧＯＸの膜厚よりも厚くなっている。そして、ゲート絶縁膜ＧＯＸの形成は、例えば、熱酸化法に代表される酸化工程（熱処理工程）で実施される。このため、低耐圧トランジスタと高耐圧トランジスタの両方が含まれている半導体装置の製造工程においては、膜厚の薄い低耐圧トランジスタのゲート絶縁膜ＧＯＸを形成するだけでなく、膜厚の厚い高耐圧トランジスタのゲート絶縁膜ＧＯＸも形成する必要があり、酸化工程が増加することになる。
【００７６】
この結果、素子分離領域ＳＴＩ１で区画されている活性領域ＡＣＴ１では、上述した酸化工程の増加によって、素子分離領域ＳＴＩ１との境界から活性領域ＡＣＴ１の端部への酸化膜の侵食が生じやすく、活性領域ＡＣＴ１の面積（サイズ）が小さくなる現象が生じる。同様に、素子分離領域ＳＴＩ２で区画されている活性領域ＡＣＴ２では、上述した酸化工程の増加によって、素子分離領域ＳＴＩ２との境界から活性領域ＡＣＴ２の端部への酸化膜の侵食が生じやすく、活性領域ＡＣＴ２の面積（サイズ）が小さくなる現象が生じる。ここで、酸化膜の侵食は場所によってばらつくと考えられることから、図９では、例えば、ＳＲＡＭ形成領域ＳＲＲ１に形成されている活性領域ＡＣＴ１のサイズが、ＳＲＡＭ形成領域ＳＲＲ２に形成されている活性領域ＡＣＴ２のサイズよりも小さくなっているように図示されている。つまり、高耐圧トランジスタのゲート絶縁膜ＧＯＸを形成する酸化工程の追加によって、ＳＲＡＭ形成領域ＳＲＲ１に形成されている活性領域ＡＣＴ１のサイズと、ＳＲＡＭ形成領域ＳＲＲ２に形成されている活性領域ＡＣＴ２のサイズにばらつきが生じることになる。
【００７７】
その後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
【００７８】
そして、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜ＰＦ１を加工することにより、ＳＲＡＭ形成領域ＳＲＲ１にゲート電極ＧＥ１を形成し、ＳＲＡＭ形成領域ＳＲＲ２にゲート電極ＧＥ２を形成する。ここで、ゲート電極ＧＥ１やゲート電極ＧＥ２を構成するポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極ＧＥ１の仕事関数値やゲート電極ＧＥ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型電界効果トランジスタのしきい値電圧を低減することができる。
【００７９】
続いて、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＳＲＡＭ形成領域ＳＲＲ１においては、ゲート電極ＧＥ１に整合した浅い低濃度不純物拡散領域ＥＸ１を形成し、ＳＲＡＭ形成領域ＳＲＲ２においては、ゲート電極ＧＥ２に整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。この浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域である。そして、図１１に示すように、互いに離間する一対の浅い低濃度不純物拡散領域ＥＸ１に挟まれる領域がチャネル領域ＣＨとなる。
【００８０】
次に、図１２に示すように、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、ＳＲＡＭ形成領域ＳＲＲ１においては、サイドウォールスペーサＳＷをゲート電極ＧＥ１の両側の側壁に形成し、ＳＲＡＭ形成領域ＳＲＲ２においては、サイドウォールスペーサＳＷをゲート電極ＧＥ２の両側の側壁に形成する。サイドウォールスペーサＳＷは、例えば、酸化シリコン膜の単層膜から形成されるが、これに限らず、窒化シリコン膜や酸窒化シリコン膜を使用してもよい。また、窒化シリコン膜、酸化シリコン膜および酸窒化シリコン膜のいずれかを組み合わせた積層膜からなるサイドウォールスペーサＳＷを形成してもよい。
【００８１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＳＲＡＭ形成領域ＳＲＲ１およびＳＲＡＭ形成領域ＳＲＲ２のそれぞれの領域において、サイドウォールスペーサＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、ｎ型半導体領域である。ＳＲＡＭ形成領域ＳＲＲ１においては、この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってソース領域ＳＲ１が形成される。また、ＳＲＡＭ形成領域ＳＲＲ１においては、深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってドレイン領域ＤＲ１が形成される。同様に、ＳＲＡＭ形成領域ＳＲＲ２においても、深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってソース領域ＳＲ２が形成される。また、ＳＲＡＭ形成領域ＳＲＲ２においても、深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってドレイン領域ＤＲ２が形成される。
【００８２】
このようにソース領域ＳＲ１とドレイン領域ＤＲ１とを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲ１およびドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造とすることができる。同様に、ソース領域ＳＲ２とドレイン領域ＤＲ２とを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲ２およびドレイン領域ＤＲ２をＬＤＤ構造とすることができる。以上のようにして、深い高濃度不純物拡散領域ＮＲ１を形成した後、ＳＯＩ基板に対して、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００８３】
次に、図１３に示すように、ジクロロシランと塩化水素とを原料ガスに含む同一条件の選択エピタキシャル成長法により、ＳＲＡＭ形成領域ＳＲＲ１においては、ソース領域ＳＲ１上にせり上げソース層ＥＰ（Ｓ１）を形成し、かつ、ドレイン領域ＤＲ１上にせり上げドレイン層ＥＰ（Ｄ１）を形成する。同時に、ＳＲＡＭ形成領域ＳＲＲ２においては、ソース領域ＳＲ２上にせり上げソース層ＥＰ（Ｓ２）を形成し、かつ、ドレイン領域ＤＲ２上にせり上げドレイン層ＥＰ（Ｄ２）を形成する。このとき、本実施の形態における半導体装置の製造工程では、下地層となる活性領域のサイズ（面積）が狭いほど、活性領域上に形成される「せり上げ層」の厚さが厚くなる新規な現象が生じる。つまり、本実施の形態では、ＳＲＡＭ形成領域ＳＲＲ１に形成されている活性領域ＡＣＴ１のサイズが、ＳＲＡＭ形成領域ＳＲＲ２に形成されている活性領域ＡＣＴ２のサイズよりも小さい。このため、本実施の形態によれば、せり上げソース層ＥＰ（Ｓ１）の高さは、せり上げソース層ＥＰ（Ｓ２）の高さよりも高くなり、かつ、せり上げドレイン層ＥＰ（Ｄ１）の高さは、せり上げドレイン層ＥＰ（Ｄ２）の高さよりも高くなる。
【００８４】
以下に、上述した新規な現象が生じるメカニズムについての推測について説明する。本実施の形態における選択エピタキシャル成長法では、ジクロロシランと塩化水素とを含む原料ガスが使用されている。このとき、ジクロロシランは、シリコンの成膜材料として機能する一方、塩化水素は、エッチング材料として機能する。すなわち、本実施の形態で使用している選択エピタキシャル成長法では、シリコンを堆積しながら、同時に、一部をエッチングすることにより、カバレッジの良好な膜を形成している。
【００８５】
ここで、相対的にサイズ（面積）の小さな活性領域ＡＣＴ１と、相対的にサイズ（面積）の大きな活性領域ＡＣＴ２上に、上述した選択エピタキシャル成長法でシリコンを堆積することを考える。例えば、同じ量の原料ガスが、それぞれ、活性領域ＡＣＴ１と活性領域ＡＣＴ２に供給されるとする。この場合、サイズの小さな活性領域ＡＣＴ１においては、単位面積当たりの原料ガスの量が、サイズの大きな活性領域ＡＣＴ２よりも多くなる。このことは、ジクロロシランに起因するシリコンの成膜量は、サイズの大きな活性領域ＡＣＴ２よりも、サイズの小さな活性領域ＡＣＴ１の方が多くなることを意味している。同時に、塩化水素に起因するシリコンのエッチング量も、サイズの大きな活性領域ＡＣＴ２よりも、サイズの小さな活性領域ＡＣＴ１の方が多くなることになる。つまり、ジクロロシランに起因する成膜レートと、塩化水素に起因するエッチングレートとは、活性領域のサイズが大きくなるほど小さくなるというサイズ依存性を有していることになる。すなわち、ジクロロシランに起因する成膜レートの活性領域サイズに対するサイズ依存性は、活性領域サイズが大きくなるにしたがって成膜レートが小さくなる依存性である。同様に、塩化水素に起因するエッチングレートの活性領域サイズに対するサイズ依存性は、活性領域サイズが大きくなるにしたがってエッチングレートが小さくなる依存性である。
【００８６】
このとき、図１４に示すように、ジクロロシランに起因する成膜レートのサイズ依存性と、塩化水素に起因するエッチングレートのサイズ依存性が等しいとすると、例えば、成膜レートとエッチングレートのいずれもがサイズ依存性を有しているとしても、活性領域幅（Ｗ１）のときの成膜レートとエッチングレートとの差で表される堆積膜厚（Ｔ）と、活性領域幅（Ｗ２）のときの成膜レートとエッチングレートとの差で表される堆積膜厚（Ｔ）は、等しくなる。
【００８７】
この点に関し、本発明者が検討したところ、ジクロロシランは成膜原料として消費されるため、サイズ依存性が強いと考えられる一方、塩化水素は原料として消費されるわけでなく、同じ塩化水素が何回もエッチングに関与することができると考えられるため、消費されにくく、サイズ依存性が弱いと考えられる。このことは、特定の成膜条件では、ジクロロシランに起因する成膜レートの活性領域サイズに対するサイズ依存性が、塩化水素に起因するエッチングレートの活性領域サイズに対するサイズ依存性よりも大きくなる現象が顕在化することが考えられる。この場合、図１５に示すように、活性領域幅（Ｗ１）のときの成膜レートとエッチングレートとの差で表される堆積膜厚（Ｔ１）は、活性領域幅（Ｗ２）のときの成膜レートとエッチングレートとの差で表される堆積膜厚（Ｔ２）よりも大きくなる。したがって、ジクロロシランに起因する成膜レートの活性領域サイズに対するサイズ依存性が、塩化水素に起因するエッチングレートの活性領域サイズに対するサイズ依存性よりも大きくなる成膜条件によれば、下地層となる活性領域のサイズ（面積）が狭いほど、活性領域上に形成される「せり上げ層」の厚さを厚くすることができる。
【００８８】
具体的な成膜条件としては、例えば、ジクロロシランと塩化水素とを含む原料ガスを使用する選択エピタキシャル成長工程を、６５０℃以上９００℃以下の加熱温度で、かつ、１３３．３Ｐａ（１ｔｏｒｒ）以上５０×１３３．３Ｐａ（５０ｔｏｒｒ）以下の圧力で実施する場合を挙げることができる。さらに、望ましくは、７００℃以上８５０℃以下の加熱温度で、かつ、１０×１３３．３Ｐａ（１０ｔｏｒｒ）の圧力で実施する場合を挙げることができる。
【００８９】
その後、図１６に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ＳＲＡＭ形成領域ＳＲＲ１においては、ゲート電極ＧＥ１に直接接するようにコバルト膜が形成され、ＳＲＡＭ形成領域ＳＲＲ２においては、ゲート電極ＧＥ２に直接接するようにコバルト膜が形成される。さらに、ＳＲＡＭ形成領域ＳＲＲ１とＳＲＡＭ形成領域ＳＲＲ２のいずれの領域においても、深い高濃度不純物拡散領域ＮＲ１にコバルト膜が直接接する。コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、ＳＯＩ基板に対して熱処理を施すことにより、ＳＲＡＭ形成領域ＳＲＲ１においては、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。同様に、ＳＲＡＭ形成領域ＳＲＲ２においては、ゲート電極ＧＥ２を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極ＧＥ１およびゲート電極ＧＥ２は、ポリシリコン膜ＰＦ１とシリサイド膜ＳＬとの積層構造となる。シリサイド膜ＳＬは、ゲート電極ＧＥ１やゲート電極ＧＥ２の低抵抗化のために形成される。同様に、ＳＲＡＭ形成領域ＳＲＲ１とＳＲＡＭ形成領域ＳＲＲ２のいずれの領域でも、上述した熱処理により、深い高濃度不純物拡散領域ＮＲ１の表面において、シリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ＳＲＡＭ形成領域ＳＲＲ１では、ソース領域ＳＲ１およびドレイン領域ＤＲ１の低抵抗化を図ることができるとともに、ＳＲＡＭ形成領域ＳＲＲ２では、ソース領域ＳＲ２およびドレイン領域ＤＲ２の低抵抗化を図ることができる。そして、未反応のコバルト膜はＳＯＩ基板上から除去される。
【００９０】
なお、本実施の形態では、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜からシリサイド膜ＳＬを形成してもよい。
【００９１】
以上のようにして、本実施の形態によれば、ＳＲＡＭ形成領域ＳＲＲ１に電界効果トランジスタＱ１を製造し、かつ、ＳＲＡＭ形成領域ＳＲＲ２に電界効果トランジスタＱ２を製造することができる。その後、図１７に示すように、電界効果トランジスタＱ１および電界効果トランジスタＱ２を形成したＳＯＩ基板上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。
【００９２】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通して、ＳＲＡＭ形成領域ＳＲＲ１では、ソース領域ＳＲ１あるいはドレイン領域ＤＲ１に達するコンタクトホールＣＮＴを形成し、ＳＲＡＭ形成領域ＳＲＲ２では、ソース領域ＳＲ２あるいはドレイン領域ＤＲ２に達するコンタクトホールＣＮＴを形成する。
【００９３】
そして、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程でコンタクトホールＣＮＴに埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００９４】
続いて、コンタクトホールＣＮＴを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成する。
【００９５】
その後、図６に示すように、層間絶縁膜ＩＬ１およびプラグＰＬＧ上に、薄い炭窒化シリコン膜と厚い酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ２のパターニングを行い、炭窒化シリコン膜をエッチングストッパとして酸化シリコン膜をエッチングする。続いて、炭窒化シリコン膜をエッチングすることで、層間絶縁膜ＩＬ２に配線溝を形成する。
【００９６】
続いて、配線溝内に窒化タンタルまたはタンタル等のバリアメタル膜を形成し、バリアメタル膜上に銅を主成分とする導電性膜をめっき法等によって形成する。その後、配線溝外部の銅膜とバリアメタル膜をＣＭＰ法等によって除去することにより、層間絶縁膜ＩＬ２に埋め込まれた配線Ｌ１が完成する。この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。以上のようにして、本実施の形態における半導体装置を製造することができる。
【００９７】
本実施の形態における半導体装置の製造方法によれば、工程を複雑化させることなく、ジクロロシランと塩化水素を原料ガスに含み、かつ、同一条件の選択エピタキシャル成長法によって、自動的に本実施の形態における半導体装置の特徴構成を実現することができる。すなわち、本実施の形態における半導体装置の製造方法によれば、熱処理工程に起因する活性領域のサイズにばらつきが生じる場合であっても、ばらつきに起因する電流ばらつきが少なくなる方向に活性領域のサイズに応じた「せり上げ層」の膜厚が自動的に調整される。このため、本実施の形態における半導体装置の製造方法によれば、歩留り低下を招くことなく、半導体装置の性能低下を抑制することができる。
【００９８】
＜変形例＞
実施の形態では、同じ機能の回路に使用される複数のトランジスタにおいて、設計値では同じサイズの活性領域に形成されるが、半導体装置の製造工程で加えられる熱処理工程（酸化工程）によって、それぞれの活性領域での酸化膜による侵食が異なり、これによって生じる複数のトランジスタでの電流ばらつきを「せり上げ層」の厚さを変えることにより低減する例について説明した。本変形例では、異なる機能の回路に使用される複数のトランジスタが異なるサイズの活性領域に形成されることを前提として、異なるサイズの活性領域のそれぞれに形成する「せり上げ層」の厚さを変える例について説明する。
【００９９】
例えば、ＳＲＡＭに使用される電界効果トランジスタのサイズと、ロジック回路に使用される電界効果トランジスタは、ともに低耐圧トランジスタから構成されるが、ＳＲＡＭのシュリンク化が進んでいることから、ＳＲＡＭに使用される電界効果トランジスタのサイズは、ロジック回路に使用される電界効果トランジスタのサイズよりも小さい。このことは、ＳＲＡＭに使用される電界効果トランジスタが形成される活性領域のサイズが、ロジック回路に使用される電界効果トランジスタが形成される活性領域のサイズよりも小さくなることを意味する。
【０１００】
そして、このような構成においても、半導体装置の製造工程で加えられる熱処理工程（酸化工程）によって、活性領域ＡＣＴ１と活性領域ＡＣＴ３のそれぞれでの酸化膜による侵食が生じると考えられる。例えば、電界効果トランジスタＱ１が形成されている活性領域ＡＣＴ１の幅は、Ｗ１ＡからＷ１Ｂ（Ｗ１Ｂ＜Ｗ１Ａ）となり、電界効果トランジスタＱ３が形成されている活性領域ＡＣＴ３の幅は、Ｗ３ＡからＷ３Ｂ（Ｗ３Ｂ＜Ｗ３Ａ）となる。ここで、侵食の影響は、活性領域自体のサイズが小さいほど大きくなる。つまり、活性領域への酸化膜の侵食によって引き起こされる電流の低下は、ロジック回路に使用される電界効果トランジスタＱ３よりも、ＳＲＡＭに使用される電界効果トランジスタＱ１で環著になるものと考えられる。
【０１０１】
そこで、本変形例では、ＳＲＡＭに使用される電界効果トランジスタＱ１の「せり上げ層」の厚さを、ロジック回路に使用される電界効果トランジスタＱ３の「せり上げ層」の厚さよりも厚く形成している。具体的に、図１８は、ＳＲＡＭ形成領域ＳＲＲに形成されている電界効果トランジスタＱ１と、ロジック回路形成領域ＬＯＲに形成されている電界効果トランジスタＱ３の平面構成を示す図である。図１８において、ＳＲＡＭ形成領域ＳＲＲでは、電界効果トランジスタＱ１が、素子分離領域ＳＴＩ１で区画された矩形形状の活性領域ＡＣＴ１に形成されている。つまり、電界効果トランジスタＱ１は、活性領域ＡＣＴ１上を図１８のｙ方向に延在するゲート電極ＧＥ１と、活性領域ＡＣＴ１内において、ゲート電極ＧＥ１を挟むように形成されたソース領域ＳＲ１およびドレイン領域ＤＲ１とを有している。このとき、ゲート電極ＧＥ１のゲート幅方向（ｙ方向）における活性領域ＡＣＴ１の幅はＷ１となっている。
【０１０２】
そして、ソース領域ＳＲ１上には、せり上げソース層ＥＰ（Ｓ１）が形成されており、このせり上げソース層ＥＰ（Ｓ１）と電気的に接続するようにプラグＰＬＧが形成されている。同様に、ドレイン領域ＤＲ１上には、せり上げドレイン層ＥＰ（Ｄ１）が形成されており、このせり上げドレイン層ＥＰ（Ｄ１）と電気的に接続するようにプラグＰＬＧが形成されている。これにより、電界効果トランジスタＱ１においては、ソース領域ＳＲ１とせり上げソース層ＥＰ（Ｓ１）によってソースが構成され、ドレイン領域ＤＲ１とせり上げドレイン層ＥＰ（Ｄ１）によってドレインが構成される。
【０１０３】
一方、図１８において、ロジック回路形成領域ＬＯＲでは、電界効果トランジスタＱ３が、素子分離領域ＳＴＩ３で区画された矩形形状の活性領域ＡＣＴ３に形成されている。つまり、電界効果トランジスタＱ３は、活性領域ＡＣＴ３上を図１８のｙ方向に延在するゲート電極ＧＥ３と、活性領域ＡＣＴ３内において、ゲート電極ＧＥ３を挟むように形成されたソース領域ＳＲ３およびドレイン領域ＤＲ３とを有している。このとき、ゲート電極ＧＥ３のゲート幅方向（ｙ方向）における活性領域ＡＣＴ３の幅はＷ３（Ｗ１＜Ｗ３）となっている。すなわち、図１８に示すように、電界効果トランジスタＱ１が形成されている活性領域ＡＣＴ１の幅（Ｗ１）は、電界効果トランジスタＱ３が形成されている活性領域ＡＣＴ３の幅（Ｗ３）よりも小さくなっている。
【０１０４】
そして、ソース領域ＳＲ３上には、せり上げソース層ＥＰ（Ｓ３）が形成されており、このせり上げソース層ＥＰ（Ｓ３）と電気的に接続するようにプラグＰＬＧが形成されている。同様に、ドレイン領域ＤＲ３上には、せり上げドレイン層ＥＰ（Ｄ３）が形成されており、このせり上げドレイン層ＥＰ（Ｄ３）と電気的に接続するようにプラグＰＬＧが形成されている。これにより、電界効果トランジスタＱ３においては、ソース領域ＳＲ３とせり上げソース層ＥＰ（Ｓ３）によってソースが構成され、ドレイン領域ＤＲ３とせり上げドレイン層ＥＰ（Ｄ３）によってドレインが構成される。
【０１０５】
ここで、本変形例では、図１８に示すように、電界効果トランジスタＱ１に形成されるせり上げソース層ＥＰ（Ｓ１）の高さを、電界効果トランジスタＱ３に形成されるせり上げソース層ＥＰ（Ｓ３）の高さよりも高くし、かつ、電界効果トランジスタＱ１に形成されるせり上げドレイン層ＥＰ（Ｄ１）の高さを、電界効果トランジスタＱ３に形成されるせり上げドレイン層ＥＰ（Ｄ３）の高さよりも高くしている。
【０１０６】
これにより、本変形例によれば、ＳＲＡＭ形成領域ＳＲＲに形成されている電界効果トランジスタＱ１では、活性領域ＡＣＴ１の幅（Ｗ１）が相対的に小さいことによって、電界効果トランジスタＱ１に流れる電流は小さくなるが、せり上げソース層ＥＰ（Ｓ１）の高さおよびせり上げドレイン層ＥＰ（Ｄ１）の高さが高くなるため、ソース／ドレインの抵抗が小さくなる。この結果、本変形例によれば、電界効果トランジスタＱ１では、活性領域ＡＣＴ１の幅（Ｗ１）が小さいことに起因して、電流の減少が顕著になるが、せり上げソース層ＥＰ（Ｓ１）の高さおよびせり上げドレイン層ＥＰ（Ｄ１）の高さを高くすることによる抵抗の低下によって、この電流の減少が抑制される。
【０１０７】
このように、本変形例においては、活性領域ＡＣＴ３のサイズが大きな電界効果トランジスタＱ３と、活性領域ＡＣＴ１のサイズが小さな電界効果トランジスタＱ１とが存在する構成において、電流低下が顕著となる活性領域ＡＣＴ１の小さな電界効果トランジスタＱ１に形成される「せり上げ層」の厚さを厚くしている。これにより、活性領域ＡＣＴ１のサイズの小さなＳＲＡＭで顕著となる電流の減少を効果的に抑制することができる。
【０１０８】
なお、本変形例における半導体装置の製造方法は、実施の形態における半導体装置の製造方法と同様である。特に、本変形例では、活性領域ＡＣＴ３のサイズが大きな電界効果トランジスタと、活性領域ＡＣＴ１のサイズが小さな電界効果トランジスタとが存在することが前提である。このため、素子分離領域を形成する工程においては、例えば、電界効果トランジスタＱ１のゲート電極ＧＥ１のゲート幅方向における活性領域ＡＣＴ１の幅が、電界効果トランジスタＱ３のゲート電極ＧＥ３のゲート幅方向における活性領域ＡＣＴ３の幅よりも小さくなるように、素子分離領域で活性領域ＡＣＴ１および活性領域ＡＣＴ３が区画される。
【０１０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１１０】
１  ＣＰＵ
１Ｓ  支持基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
Ａ  蓄積ノード
ＡＣＴ１  活性領域
ＡＣＴ２  活性領域
ＡＣＴ３  活性領域
Ｂ  蓄積ノード
ＢＯＸ  埋め込み絶縁層
ＣＨ  チャネル領域
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＤＬ  データ線
／ＤＬ  データ線
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＤＲ３  ドレイン領域
ＥＰ（Ｄ１）  せり上げドレイン層
ＥＰ（Ｄ２）  せり上げドレイン層
ＥＰ（Ｄ３）  せり上げドレイン層
ＥＰ（Ｓ１）  せり上げソース層
ＥＰ（Ｓ２）  せり上げソース層
ＥＰ（Ｓ３）  せり上げソース層
ＥＸ１  低濃度不純物拡散領域
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＥ３  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＮＶ１  ＣＭＯＳインバータ
ＩＮＶ２  ＣＭＯＳインバータ
ＬＯＲ  ロジック回路形成領域
Ｌ１  配線
ＭＣ  メモリセル
ＮＲ１  高濃度不純物拡散領域
ＰＦ１  ポリシリコン膜
ＰＬＧ  プラグ
Ｑｄ１  駆動用トランジスタ
Ｑｄ２  駆動用トランジスタ
Ｑｐ１  負荷用トランジスタ
Ｑｐ２  負荷用トランジスタ
Ｑｔ１  転送用トランジスタ
Ｑｔ２  転送用トランジスタ
Ｑ１  電界効果トランジスタ
Ｑ２  電界効果トランジスタ
Ｑ３  電界効果トランジスタ
ＳＩ  シリコン層
ＳＬ  シリサイド膜
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＲ３  ソース領域
ＳＲＲ  ＳＲＡＭ形成領域
ＳＲＲ１  ＳＲＡＭ形成領域
ＳＲＲ２  ＳＲＡＭ形成領域
ＳＴＩ１  素子分離領域
ＳＴＩ２  素子分離領域
ＳＴＩ３  素子分離領域
ＳＷ  サイドウォールスペーサ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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