(57)【要約】【課題】セルサイズを大きくすることなく、抵抗変化素子の保持時間のバラツキを抑えることができるようにすること。【解決手段】抵抗変化素子に書き込み電圧を印加した後に、抵抗変化素子及び参照抵抗素子に、書き込み電圧よりも低い第１読み出し電圧を印加したときに、抵抗変化素子を流れる電流が参照抵抗素子を流れる電流よりも高いか否かを判定し、抵抗変化素子及び参照抵抗素子に、書き込み電圧よりも低く、かつ、第１読み出し電圧とは異なる第２読み出し電圧を印加したときに、抵抗変化素子を流れる電流が参照抵抗素子を流れる電流よりも高いか否かを判定し、前記２つの判定結果に基づいて抵抗変化素子で正常に書き込みが行われたか否かを判定する。【選択図】図１１
2018170065.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、
参照用に所定の抵抗値に設定された参照抵抗素子と、
前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とを比較することが可能な制御部と、
を備え、
前記制御部は、
前記抵抗変化素子に書き込み電圧を印加した後に、
前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低い第１読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第１判定処理と、
前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低く、かつ、前記第１読み出し電圧とは異なる第２読み出し電圧を印加したときに前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第２判定処理と、
前記第１判定処理及び前記第２判定処理の各結果に基づいて前記抵抗変化素子で正常に書き込みが行われたか否かを判定する第３判定処理と、
を行う、
不揮発性記憶装置。
【請求項２】
前記第３判定処理では、前記第１判定処理及び前記第２判定処理のそれぞれで前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いと判定されたときに、前記抵抗変化素子で正常に書き込みが行われたと判定する、
請求項１記載の不揮発性記憶装置。
【請求項３】
前記第３判定処理では、前記第１判定処理及び前記第２判定処理の一方又は両方で前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高くないと判定されたときに、前記抵抗変化素子で正常に書き込みが行われなかったと判定する、
請求項１又は２記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化素子と第１アクセストランジスタとが直列に接続されたメモリセルが２次元状に配置された抵抗変化メモリセルアレイと、
前記参照抵抗素子と第２アクセストランジスタとが直列に接続された参照抵抗セルが１次元状に配置された参照抵抗セルアレイと、
前記第１アクセストランジスタ及び前記第２アクセストランジスタを制御することにより、前記抵抗変化メモリセルアレイ及び前記参照抵抗セルアレイからそれぞれ１つの抵抗変化素子及び参照抵抗素子を選択するセル選択回路と、
を備え、
前記制御部は、前記セル選択回路、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択する、
請求項１乃至３のいずれか一に記載の不揮発性記憶装置。
【請求項５】
同じ行の前記第１アクセストランジスタ及び前記第２アクセストランジスタの各ゲート電極のそれぞれと電気的に接続された複数のワード線と、
同じ列の前記抵抗変化素子と電気的に接続された複数の第１ビット線と、
各参照抵抗素子と電気的に接続された第２ビット線と、
を備え、
前記セル選択回路は、
前記複数のワード線の中から１つのワード線を選択することが可能なロウデコーダと、
前記複数の第１ビット線の中から１つのビット線を選択し、かつ、前記第２ビット線を選択することが可能なカラムデコーダと、
を備え、
前記制御部は、前記ロウデコーダ、前記カラムデコーダ、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択する、
請求項４記載の不揮発性記憶装置。
【請求項６】
前記制御部は、
選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とを比較することが可能な読み出し回路と、
前記読み出し回路及び前記セル選択回路を制御する制御回路と、
を備え、
前記制御回路は、
前記セル選択回路、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択し、かつ、
前記読み出し回路を介して、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加し、
前記読み出し回路は、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とに基づいて前記第１判定処理、前記第２判定処理、及び、前記第３判定処理を行う、
請求項４又は５記載の不揮発性記憶装置。
【請求項７】
前記読み出し回路は、
選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とに基づいて前記第１判定処理及び前記第２判定処理を行うことが可能なセンスアンプと、
前記センスアンプでの前記第１判定処理の結果を一時的に保持することが可能なレジスタと、
前記レジスタに保持された前記第１判定処理の結果、及び、前記センスアンプでの前記第２判定処理の結果に基づいて前記第３判定処理の結果を出力する論理回路と、
を備え、
前記制御回路は、
前記センスアンプを介して、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加し、かつ、
前記レジスタで前記第１判定処理の結果を保持するタイミングを制御する、
請求項６記載の不揮発性記憶装置。
【請求項８】
前記レジスタは、Ｄ型フリップフロップである、
請求項７記載の不揮発性記憶装置。
【請求項９】
前記論理回路は、ＡＮＤ回路である、
請求項７又は８記載の不揮発性記憶装置。
【請求項１０】
第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子を備える不揮発性記憶装置の検査方法であって、
前記不揮発性記憶装置は、参照用に所定の抵抗値に設定された参照抵抗素子を備え、
前記抵抗変化素子に書き込み電圧を印加した後に、
前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低い第１読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第１判定ステップと、
前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低く、かつ、前記第１読み出し電圧とは異なる第２読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第２判定ステップと、
前記第１判定ステップ及び前記第２判定ステップの各結果に基づいて前記抵抗変化素子で正常に書き込みが行われたか否かを判定する第３判定ステップと、
を含む不揮発性記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を用いた不揮発性記憶装置及びその検査方法に関する。
【背景技術】
【０００２】
抵抗変化素子は、２つの金属電極（第１電極と第２電極）に挟まれた抵抗変化層から構成される。抵抗変化層の抵抗は、両電極間に電圧を印加することにより可逆的に変化する。抵抗が低い状態（ＯＮ状態）においては、抵抗変化層中に金属架橋または酸素欠損が電圧の印加により形成される。一方、抵抗が高い状態（ＯＦＦ状態）へ遷移する際には、ＯＮ状態に遷移する電圧とは逆の電圧を印加することにより、抵抗変化層に形成されていた上記の金属架橋または酸素欠損の一部または全部が取り除かれる。電圧を印加しない場合、各状態は保持され、抵抗値は不揮発的に保たれる。
【０００３】
このような抵抗変化の不揮発性は、不揮発性メモリや、不揮発性プログラマブルロジックにおける不揮発性スイッチなどに利用されている。不揮発性メモリや不揮発性スイッチでは、１０年以上の間、抵抗値が保持されていることが求められる。また、ＯＮ状態とＯＦＦ状態の違いを読み出すには、ＯＮ／ＯＦＦ抵抗値の差が大きいことが望ましい。不揮発性メモリでは１桁、不揮発性スイッチでは４桁以上の抵抗比が必要である。抵抗変化素子を不揮発性メモリとして用いたものとして、例えば、抵抗変化素子を用いて構成されたクロスポイント型メモリセルアレイを有する不揮発性記憶装置がある（特許文献１参照）。
【０００４】
前記ＯＮ状態の抵抗（ＯＮ抵抗）は、ＯＦＦからＯＮ状態へ遷移する際に流れる電流によって制御することができる。ここで、非特許文献１の式（１）にあるように、ＯＮ抵抗（Ｒ）と制御電流（ＩＣ）の逆数との間に比例関係がある。ＯＮ抵抗を低くするには、書込み時の制御電流を大きくすればよい。典型的には、１ｋΩのＯＮ抵抗を得るには、０．５ｍＡ程度の電流が必要である。一方、ＯＦＦ状態に遷移する場合には、ＯＮ状態へ遷移する際に流れる電流と同程度の電流が必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】再公表特許第２０１３／１４５７３３号
【非特許文献】
【０００６】
【非特許文献１】D. Ielmini et al., "Universal Reset Characteristics of Unipolar and Bipolar Metal-Oxide RRAM", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO. 10, OCTOBER 2011
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者により与えられる。
【０００８】
ＯＮ抵抗は、保持時間と相関があることが発明者らによって分かっている。ＯＮ抵抗が低いほど、保持時間は長くなる。一方で、ＯＮ抵抗を低くするためには、上述するように大きな書き込み電流、つまり、大きなトランジスタが必要であり、1個あたりのメモリやスイッチのサイズ（セルサイズ）が大きくなってしまう。
【０００９】
一方で、同じＯＮ抵抗を備えた抵抗変化素子であっても保持特性にバラツキがあることも発明者らによって分かっている。多数個の抵抗変化素子を備える記憶装置の動作時間１０年間を保証するためには、保持時間が最短である１０年を上回っている必要があり、保持時間のバラツキが大きいと、より低いＯＮ抵抗、すなわち、より高い書き込み電流が必要となる。その結果、セルサイズが大きくなってしまう。
【００１０】
ところで、不揮発性メモリや不揮発性プログラマブルロジックには、多数（例えば、１メガ個以上）の抵抗変化素子が搭載される。搭載されたすべての抵抗変化素子の特性が揃っていることが望ましく、特に、保持特性は信頼性に係わり、重要である。しかしながら、ＯＮ状態と、ＯＦＦ状態とを比較するとＯＮ状態の保持時間が短く、ＯＦＦ状態の方が安定状態であり、ＯＮ状態の保持時間のバラツキが問題となる。ＯＮ状態の保持時間は、上述したとおり、抵抗変化素子のＯＮ抵抗と相関があり、ＯＮ抵抗が低いものが保持時間が長くなる傾向がある。一方、ＯＮ抵抗が同等であっても、少数個の抵抗変化素子の保持時間が期待に反して短くなる不具合が発生している。また、本不具合は予め予測することが難しい。
【００１１】
本発明の主な課題は、セルサイズを大きくすることなく、抵抗変化素子の保持時間のバラツキを抑えることができる不揮発性記憶装置及びその検査方法を提供することである。
【課題を解決するための手段】
【００１２】
第１の視点に係る不揮発性記憶装置は、第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子と、参照用に所定の抵抗値に設定された参照抵抗素子と、前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とを比較することが可能な制御部と、を備え、前記制御部は、前記抵抗変化素子に書き込み電圧を印加した後に、前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低い第１読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第１判定処理と、前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低く、かつ、前記第１読み出し電圧とは異なる第２読み出し電圧を印加したときに前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第２判定処理と、前記第１判定処理及び前記第２判定処理の各結果に基づいて前記抵抗変化素子で正常に書き込みが行われたか否かを判定する第３判定処理と、を行う。
【００１３】
第２の視点に係る不揮発性記憶装置の検査方法は、第１電極と第２電極の間に抵抗変化層が配置され、前記第１電極と前記第２電極との間に書き込み電圧を印加することにより、前記第１電極と前記第２電極との間の抵抗が可逆的に変化する抵抗変化素子を備える不揮発性記憶装置の検査方法であって、前記不揮発性記憶装置は、参照用に所定の抵抗値に設定された参照抵抗素子を備え、前記抵抗変化素子に書き込み電圧を印加した後に、前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低い第１読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第１判定ステップと、前記抵抗変化素子及び前記参照抵抗素子に、前記書き込み電圧よりも低く、かつ、前記第１読み出し電圧とは異なる第２読み出し電圧を印加したときに、前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いか否かを判定する第２判定ステップと、前記第１判定ステップ及び前記第２判定ステップの各結果に基づいて前記抵抗変化素子で正常に書き込みが行われたか否かを判定する第３判定ステップと、を含む。
【発明の効果】
【００１４】
前記第１〜第２の視点によれば、セルサイズを大きくすることなく、抵抗変化素子の保持時間のバラツキを抑えることができ、信頼性が向上する。
【図面の簡単な説明】
【００１５】
【図１】実施形態１に係る不揮発性記憶装置において用いられる抵抗変化メモリセルの構成を示した模式図である。
【図２】実施形態１に係る不揮発性記憶装置において用いられる参照抵抗セルの構成を示した模式図である。
【図３】実施形態１に係る不揮発性記憶装置において用いられる抵抗変化素子に高密度架橋部が形成されたときの（Ａ）構成図、（Ｂ）電流電圧特性を示したグラフである。
【図４】実施形態１に係る不揮発性記憶装置において用いられる抵抗変化素子に低密度架橋部が形成されたときの（Ａ）構成図、（Ｂ）電流電圧特性を示したグラフである。
【図５】実施形態１に係る不揮発性記憶装置の一部の構成を示した回路図である。
【図６】実施形態１に係る不揮発性記憶装置における読み出し回路の詳細な構成を示した回路図である。
【図７】実施形態１に係る不揮発性記憶装置における読み出し回路の各信号の動作を模式的に示したタイミングチャートである。
【図８】実施形態１に係る不揮発性記憶装置における抵抗変化素子がＯＮ状態の時の電流電圧特性のバリエーションを示したグラフである。
【図９】実施形態１に係る不揮発性記憶装置の動作を模式的に示したフローチャートである。
【図１０】実施形態２に係る不揮発性記憶装置の一部の構成を示した回路図である。
【図１１】実施形態２に係る不揮発性記憶装置の動作を模式的に示したフローチャートである。
【発明を実施するための形態】
【００１６】
以下、実施形態について図面を参照しつつ説明する。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。なお、下記の実施形態は、あくまで例示であり、本発明を限定するものではない。また、以降の説明で参照する図面等のブロック間の接続線は、双方向及び単方向の双方を含む。一方向矢印については、主たる信号（データ）の流れを模式的に示すものであり、双方向性を排除するものではない。
【００１７】
［実施形態１］
実施形態１に係る不揮発性記憶装置について説明する。
【００１８】
まず、実施形態１に係る不揮発性記憶装置において用いられる抵抗変化メモリセル及び参照抵抗セルについて図面を用いて説明する。図１は、実施形態１に係る不揮発性記憶装置において用いられる抵抗変化メモリセルの構成を示した模式図である。図２は、実施形態１に係る不揮発性記憶装置において用いられる参照抵抗セルの構成を示した模式図である。図３は、実施形態１に係る不揮発性記憶装置において用いられる抵抗変化素子に高密度架橋部が形成されたときの（Ａ）構成図、（Ｂ）電流電圧特性を示したグラフである。図４は、実施形態１に係る不揮発性記憶装置において用いられる抵抗変化素子に低密度架橋部が形成されたときの（Ａ）構成図、（Ｂ）電流電圧特性を示したグラフである。
【００１９】
図１を参照すると、抵抗変化メモリセル１は、抵抗変化素子１０とアクセストランジスタ２０とが直列に接続された構成となっている。
【００２０】
抵抗変化素子１０は、第１電極１１と第２電極１３との間に抵抗変化層１２が配置された積層構造体の素子である（図１参照）。抵抗変化素子１０は、第１電極１１と第２電極１３との間に書き込み電圧を印加することにより、第１電極１１と第２電極１３との間の抵抗が可逆的に変化する。第１電極１１は、対応するビット線（例えば、図５のＢＬ１〜ＢＬｍのいずれか）に電気的に接続される。第２電極１３は、アクセストランジスタ２０のドレイン電極に電気的に接続される。
【００２１】
抵抗変化素子１０には、電圧の印加により抵抗変化層１２中に金属架橋部（図３（Ａ）の１４、図４（Ａ）の１５）が形成される金属架橋型と、酸素欠損部（図示せず）が形成される酸素欠損型と、がある。第１電極１１には、金属材料を用いることができ、例えば、銅、ニッケル、コバルト、鉄、チタン、バナジウム、クロム、ジルコニウム、ニオブ、ハフニウム、タンタル、タングステン等を用いることができる。同じく、第２電極１３には、第１電極１１に用いられる金属材料よりもイオン化傾向が低い金属材料、第１電極１１に用いられる金属材料と同じ金属材料を用いることができ、例えば、ルテニウム、白金、ロジウム、パラジウム、銀、オスニウム、イリジウム、金等を用いることができる。同じく、抵抗変化層１２には、金属酸化物を用いることができ、例えば、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ニッケル等を用いることができる。なお、以下では、第１電極１１を銅とし、第２電極１３をルテニウムとし、抵抗変化層１２を酸化タンタルとして説明する。
【００２２】
アクセストランジスタ２０は、抵抗変化メモリセル１の抵抗変化素子１０にアクセスするためのトランジスタ（スイッチ）である（図１参照）。アクセストランジスタ２０は、抵抗変化素子１０への書き込み時の電流を制御し、２次元アレイにおいて、ただ１つの抵抗変化メモリセル１を選択するために利用される。アクセストランジスタ２０には、例えば、ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いることができる。アクセストランジスタ２０のゲート電極は、対応するワード線（例えば、図５のＷＬ１〜ＷＬｎのいずれか）に電気的に接続される。アクセストランジスタ２０のドレイン電極は、抵抗変化素子１０の第２電極１３に電気的に接続される。アクセストランジスタ２０のソース電極は、接地に電気的に接続される。
【００２３】
以上のような抵抗変化素子１０では、第１電極１１に正の電圧を印加すると、第１電極１１中の金属（例えば、銅）が電気化学反応によって金属イオン（例えば、銅イオン）となり、抵抗変化層１２（例えば、酸化タンタル）中に注入される。その後、抵抗変化層１２中に注入された金属イオンは、電界によって抵抗変化層１２中を移動し、第２電極１３（例えば、ルテニウム）側から注入された電子と結合して、金属となって抵抗変化層１２中に析出する。金属の析出によって抵抗変化層１２の抵抗が高抵抗（ＯＦＦ抵抗）から低抵抗（ＯＮ抵抗）へと変化する。抵抗変化層１２の抵抗が低抵抗へと変化すると、抵抗変化素子１０に印加されていた電圧が減少し、抵抗変化素子１０に直列に接続されたアクセストランジスタ２０から入力された電圧の大半が抵抗変化素子１０に印加されることになる。第１電極１１の金属をイオン化したり、析出するのに必要な電圧が小さくなることで、第１電極１１の金属の析出が止まり、抵抗値が固定化する。第１電極１１の金属の析出が止まる際に流れる電流は、アクセストランジスタ２０の飽和電流に等しいことから、抵抗変化素子１０の抵抗が規定される。
【００２４】
抵抗変化層１２中で第１電極１１の金属が析出する地点は、電界が最も強いところと考えられるが、抵抗変化層１２の局所的な膜厚、電極表面の凹凸などの構造的なバラツキがあるために、抵抗変化素子１０間で一定ではない。電界が不均一であると、析出した金属原子の間隔は一定ではなくバラツキを伴う。発明者らは、異なる抵抗変化素子１０のＯＮ抵抗が等しい場合であっても、ＯＮ抵抗の温度依存性が異なることを見出している。また、抵抗変化素子１０の電流・電圧特性においても、線形性が異なることも分かっている。温度が高くなるにつれてＯＮ抵抗が大きくなる場合は、抵抗の発現原因である散乱要因はフォノン散乱であり、金属架橋は金属的な伝導特性を示すといえる。この時の電流・電圧特性は線形であり、電流は電圧に対して比例の関係にある（図３（Ｂ）参照）。
【００２５】
一方、温度が高くなるにつれてＯＮ抵抗が小さくなる場合は、電子濃度が高温で大きくなっており、半導体的な伝導特性を示している。このときの電流・電圧特性は非線形であり、電流は電圧に対して比例の関係にはなく、電圧を増やすにつれて比例関係で期待される電流値とは異なる電流が流れる（図４（Ｂ）参照）。
【００２６】
金属的な伝導を示す場合は、抵抗変化層１０中の金属原子間の間隔が短く、金属の密度が高いと考えられる。つまり、金属の架橋は、その直径は小さく、金属の密度が高い（図３（Ａ）の高密度金属架橋部１４参照）。一方、半導体的な温度依存性を示す場合には、金属原子間の間隔が大きく、金属原子の密度が比較的小さいと考えられる。つまり、金属の架橋は、その直径が大きく、金属の密度が低いといえる（図４（Ａ）の低密度金属架橋部１５参照）。
【００２７】
金属架橋部のＯＮ抵抗は、抵抗変化層１２の膜厚が一定とすると、金属原子の太さとその密度によって決まる。また、ＯＮ状態の保持特性は、金属原子の密度が高い場合が優れており、金属原子の密度が低い場合は、保持特性は悪い。これらの金属原子の密度の差が、保持特性のバラツキの原因となっている。つまり、抵抗変化素子１０のＯＮ抵抗の保持時間のバラツキは、抵抗変化層１２中の金属架橋部の安定性と関係しているといえる。この点は、酸素欠損型の抵抗変化素子でも同様なことがいえる。
【００２８】
ところで、通常の抵抗変化素子のＯＮ／ＯＦＦ状態の読み出しでは、一定の電圧を印加して、電流の大小により読み取ることができる。しかしながら、このような読み出し方法では、金属原子の密度の差まで読み出すことはできない。密度の違いを読み取るには、2つの異なる電圧で電流を測定することで可能となる。
【００２９】
図２を参照すると、参照抵抗セル２は、参照抵抗素子３０とアクセストランジスタ４０とが直列に接続された構成となっている。
【００３０】
参照抵抗素子３０は、参照用に所定の抵抗値に設定された素子である（図２参照）。参照抵抗素子３０は、抵抗値を一定に保つことが可能な抵抗材料を用いることができ、例えば、ポリシリコン等を用いることができる。参照抵抗素子３０の抵抗値は、例えば、１ｋΩ程度とすることができる。参照抵抗素子３０の一端は、ビット線（例えば、図５のＢＬｒｅｆ）に電気的に接続される。参照抵抗素子３０の他端は、アクセストランジスタ４０のドレイン電極に電気的に接続される。
【００３１】
アクセストランジスタ４０は、参照抵抗セル２の参照抵抗素子３０にアクセスするためのトランジスタ（スイッチ）である（図２参照）。アクセストランジスタ４０には、例えば、ｎ型ＭＯＳＦＥＴを用いることができる。アクセストランジスタ４０のゲート電極は、ワード線（例えば、図５のＷＬ１〜ＷＬｎ）に電気的に接続される。アクセストランジスタ４０のドレイン電極は、参照抵抗素子３０の他端に電気的に接続される。アクセストランジスタ４０のソース電極は、接地に電気的に接続される。
【００３２】
図３を参照すると、電流電圧特性が線形型の抵抗変化素子１０の構成及び電流電圧特性が示されている。抵抗変化素子１０の抵抗は、ある電圧を印加した際に流れる電流と、同じ電圧を印加されている参照抵抗素子（図２の３０）に流れる電流と、を比較することにより、ＯＮとＯＦＦ状態を区別することができる。抵抗変化素子１０の電流電圧特性が線形型であれば、どのような印加電圧であっても抵抗変化素子１０を流れる電流は、参照抵抗素子３０を流れる電流よりも大きい（図３（Ｂ）、図８（Ａ）参照）か、同じか、あるいは、小さい（図８（Ｂ）参照）かのいずれかとなる。そのため、電流電圧特性が線形型の抵抗変化素子１０では、ＯＮとＯＦＦの区別は印加電圧よって変わらない。つまり、参照抵抗素子３０には、印加電圧Ｖ１を印加した場合は電流Ｉ１が流れ、電圧Ｖ２を印加した場合は電流Ｉ２が流れるが、電流電圧特性が線形型の抵抗変化素子１０の場合には、抵抗変化素子１０を流れる電流はＩ１及びＩ２よりも大きい（図８（Ａ）参照）か、同じか、あるいは、小さいか（図８（Ｂ）参照）のいずれかとなる。
【００３３】
図４を参照すると、電流電圧特性が非線形型の抵抗変化素子１０の構成及び電流電圧側性が示されている。電流電圧特性が非線形型の場合、抵抗変化素子１０を流れる電流と参照抵抗素子（図２の３０）を流れる電流の大小関係は、印加電圧によって異なる。参照抵抗素子３０には、印加電圧Ｖ１を印加した場合は電流Ｉ１が流れ、電圧Ｖ２を印加した場合は電流Ｉ２が流れるが、電流電圧特性が非線形型の抵抗変化素子１０の場合には、抵抗変化素子１０を流れる電流はＩ１及びＩ２との大小関係は異なる。ただし、Ｖ１及びＶ２を適切に選ぶ必要があり、Ｖ１とＶ２の値が近い場合や、両者が十分大きい場合にはＩ１及びＩ２との大小関係が同じであることもある。
【００３４】
次に、実施形態１に係る不揮発性記憶装置の構成について図面を用いて説明する。図５は、実施形態１に係る不揮発性記憶装置の一部の構成を示した回路図である。
【００３５】
不揮発性記憶装置１００は、不揮発性メモリとして図１に示した抵抗変化素子１０を有する記憶装置である（図５参照）。不揮発性記憶装置１００は、抵抗変化メモリセルアレイ３と、参照抵抗セルアレイ４と、ロウデコーダ５１と、カラムデコーダ５２と、読み出し回路６０と、書き込み回路７０と、制御回路８０と、を備える。
【００３６】
抵抗変化メモリセルアレイ３は、複数の抵抗変化メモリセル１が２次元状に配置された部分である（図５参照）。図５では、抵抗変化メモリセルアレイ３は、抵抗変化メモリセル１がＮ行Ｍ列に配置されている。抵抗変化メモリセル１（抵抗変化素子１０、アクセストランジスタ２０）の構成は、前述したとおりである（図１参照）。抵抗変化メモリセルアレイ３では、同じ列にある各抵抗変化メモリセル１の抵抗変化素子１０の一端は、対応するビット線（図５ではＢＬ１〜ＢＬｍのいずれか１つ）を介してカラムデコーダ５２と電気的に接続されている。また、抵抗変化メモリセルアレイ３では、同じ行にある各抵抗変化メモリセル１のアクセストランジスタ２０のゲート電極は、対応するワード線（図５ではＷＬ１〜ＷＬｎのいずれか１つ）を介してロウデコーダ５１と電気的に接続されている。抵抗変化メモリセルアレイ３内にある各抵抗変化メモリセル１のアクセストランジスタ２０のソース電極は、接地に電気的に接続されている。
【００３７】
参照抵抗セルアレイ４は、図２に示した複数の参照抵抗セル２が１次元状に配置された部分である（図５参照）。図５では、参照抵抗セルアレイ４は、参照抵抗セル２がＮ行１列に配置されている。参照抵抗セル２（参照抵抗素子３０、アクセストランジスタ４０）の構成は、前述したとおりである（図２参照）。参照抵抗セルアレイ４では、各参照抵抗セル２の参照抵抗素子３０の一端は、ビット線ＢＬｒｅｆを介してカラムデコーダ５２と電気的に接続されている。また、参照抵抗セルアレイ４では、参照抵抗セル２のアクセストランジスタ４０のゲート電極は、対応するワード線（図５ではＷＬ１〜ＷＬｎのいずれか１つ）を介してロウデコーダ５１と電気的に接続されている。参照抵抗セルアレイ４内にある各参照抵抗セル２のアクセストランジスタ４０のソース電極は、接地に電気的に接続されている。
【００３８】
ロウデコーダ５１は、ｎ行に並んだ複数のワード線ＷＬ１〜ＷＬｎの中から１つのワード線を選択することが可能なデコーダである。ロウデコーダ５１は、カラムデコーダ５２との協働により、抵抗変化メモリセルアレイ３及び参照抵抗セルアレイ４の中からそれぞれ１つの抵抗変化素子１０及び参照抵抗素子３０を選択するセル選択回路として機能する。ロウデコーダ５１は、制御回路８０からのＡＤＤ信号に従って、ワード線ＷＬ１〜ＷＬｎの中から１つのワード線を選択し、選択されたワード線を介して、選択されたワード線に電気的に接続されたアクセストランジスタ２０、４０に電圧を印加する。これにより、ウデコーダ５１は、抵抗変化メモリセルアレイ３及び参照抵抗セルアレイ４の中から１つの行にある抵抗変化メモリセル１（抵抗変化素子１０、アクセストランジスタ２０）及び参照抵抗セル２（参照抵抗素子３０、アクセストランジスタ４０）を選択することができる。カラムデコーダ５１は、図６では、ワード線ＷＬ１を選択している。
【００３９】
カラムデコーダ５２は、ｍ列に並んだ複数のビット線ＢＬ１〜ＢＬｍの中から１つのビット線を選択することが可能なデコーダである。カラムデコーダ５２は、ビット線ＢＬｒｅｆを選択することも可能である。カラムデコーダ５２は、ロウデコーダ５１との協働により、抵抗変化メモリセルアレイ３及び参照抵抗セルアレイ４の中からそれぞれ１つの抵抗変化素子１０を選択するセル選択回路として機能する。カラムデコーダ５２は、ｍ列に並んだカラムトランジスタ５２ａと、カラムトランジスタ５２ｂと、を有する。カラムデコーダ５２は、制御回路８０からのＡＤＤ信号に従って、カラムトランジスタ５２ａのいずれか１つのゲート電極に電圧を印加することによりビット線ＢＬ１〜ＢＬｍの中から１つのビット線を選択し、選択されたビット線を介して、選択されたビット線に電気的に接続された抵抗変化素子１０と読み出し回路６０及び書き込み回路７０とを電気的に接続させる。また、カラムデコーダ５２は、制御回路８０の制御に従って、カラムトランジスタ５２ｂのゲート電極に電圧を印加することによりビット線ＢＬｒｅｆを選択し、選択されたビット線ＢＬｒｅｆを介して、選択されたビット線ＢＬｒｅｆに電気的に接続された参照抵抗素子３０と読み出し回路６０とを電気的に接続させる。カラムデコーダ５２は、図６では、ビット線ＢＬ２を選択し、かつ、ビット線ＢＬｒｅｆを選択している。
【００４０】
読み出し回路６０は、抵抗変化素子１０及び参照抵抗素子３０の抵抗値を読み出すことが可能な回路である（図５参照）。読み出し回路６０は、選択された抵抗変化素子１０及び参照抵抗素子３０に読み出し電圧を印加することが可能である。また、読み出し回路６０は、選択された抵抗変化素子１０を流れる電流と参照抵抗素子３０を流れる電流とを比較することが可能である。読み出し回路６０は、制御回路８０の制御を受けて、選択された抵抗変化素子１０及び参照抵抗素子３０の読み出しを制御する。
【００４１】
読み出し回路６０は、抵抗変化素子１０に書き込み電圧を印加した後に、以下のような処理を行う。読み出し回路６０は、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低い第１読み出し電圧を印加したときに、抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定する第１判定処理を行う。また、読み出し回路６０は、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低く、かつ、第１読み出し電圧とは異なる第２読み出し電圧を印加したときに抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定する第２判定処理を行う。さらに、読み出し回路６０は、第１判定処理及び第２判定処理の各結果に基づいて抵抗変化素子１０で正常に書き込みが行われたか否かを判定する第３判定処理を行う。なお、第２読み出し電圧は、第１読み出し電圧よりも低くすることができる。第３判定処理では、第１判定処理及び第２判定処理のそれぞれで抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いと判定されたときに、抵抗変化素子１０で正常に書き込みが行われたと判定する。また、第３判定処理では、第１判定処理及び第２判定処理の一方又は両方で抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高くないと判定されたときに、抵抗変化素子１０で正常に書き込みが行われなかったと判定する。なお、読み出し回路６０の詳細な構成については、後述する。
【００４２】
書き込み回路７０は、選択された抵抗変化素子１０に書き込み電圧を印加することが可能な回路である。書き込み回路７０は、制御回路８０の制御を受けて、選択された抵抗変化素子１０に書き込みを制御する。
【００４３】
制御回路８０は、ロウデコーダ５１、カラムデコーダ５２、読み出し回路６０、及び、書き込み回路７０を制御する回路である。制御回路８０は、ロウデコーダ５１、カラムデコーダ５２、アクセストランジスタ２０、４０を介して、抵抗変化素子１０及び参照抵抗素子３０を選択する。制御回路８０は、読み出し回路６０を介して、選択された抵抗変化素子１０及び参照抵抗素子３０へ読み出し電圧を印加する。制御回路８０は、読み出し回路６０での第３判定処理で抵抗変化素子１０で正常に書き込みが行われなかったと判定されたときに、対応する抵抗変化素子１０に再度、前記書き込み電圧を印加する処理を行う。制御回路８０は、書き込み回路７０を介して、選択された抵抗変化素子１０へ書き込み電圧を印加する。
【００４４】
次に、実施形態１に係る不揮発性記憶装置における読み出し回路の詳細な構成について図面を用いて説明する。図６は、実施形態１に係る不揮発性記憶装置における読み出し回路の詳細な構成を示した回路図である。
【００４５】
読み出し回路６０は、クランプスイッチ６１と、センスアンプ６５と、レジスタ６６と、論理回路６７と、を備える（図６参照）。
【００４６】
クランプスイッチ６１は、カラムデコーダ５２とセンスアンプ６５との電気的接続を切り替えるスイッチである（図６参照）。クランプスイッチ６１は、クランプトランジスタ６１ａと、クランプトランジスタ６１ｂと、を有する。
【００４７】
クランプトランジスタ６１ａは、カラムデコーダ５２のカラムトランジスタ５２ａとセンスアンプ６５のＩＮＡ端子とを電気的に接続することが可能なトランジスタである（図６参照）。クランプトランジスタ６１ａのドレイン電極は、センスアンプ６５のＩＮＡ端子と電気的に接続されている。クランプトランジスタ６１ａのソース電極は、カラムデコーダ５２の各カラムトランジスタ５２ａのドレイン電極と電気的に接続されている。クランプトランジスタ６１ａのゲート電極は、制御回路（図５の８０）と接続され、制御回路８０から電圧ＶＢＩＡＳが印加されることでカラムデコーダ５２のカラムトランジスタ５２ａとセンスアンプ６５のＩＮＡ端子とを電気的に接続する。
【００４８】
クランプトランジスタ６１ｂは、カラムデコーダ５２のカラムトランジスタ５２ｂとセンスアンプ６５のＩＮＢ端子とを電気的に接続することが可能なトランジスタである（図６参照）。クランプトランジスタ６１ｂのドレイン電極は、センスアンプ６５のＩＮＢ端子と電気的に接続されている。クランプトランジスタ６１ｂのソース電極は、カラムデコーダ５２のカラムトランジスタ５２ｂのドレイン電極と電気的に接続されている。クランプトランジスタ６１ｂのゲート電極は、制御回路（図５の８０）と接続され、制御回路８０から電圧ＶＢＩＡＳが印加されることでカラムデコーダ５２のカラムトランジスタ５２ｂとセンスアンプ６５のＩＮＢ端子とを電気的に接続する。
【００４９】
センスアンプ６５は、選択された抵抗変化素子１０に流れる電流と、参照抵抗素子３０に流れる電流と、を増幅する回路である（図６参照）。センスアンプ６５のＩＮＡ端子は、クランプトランジスタ６１ａ、カラムトランジスタ５２ａを介して、選択された抵抗変化素子１０と電気的に接続することが可能である。センスアンプ６５のＩＮＢ端子は、クランプトランジスタ６１ｂ、カラムトランジスタ５２ｂを介して、選択された参照抵抗素子３０と電気的に接続することが可能である。センスアンプ６５のＳＯＵＴ端子は、論理回路６７の入力端子の一方、及び、レジスタ６６の入力端子のそれぞれと電気的に接続されている。センスアンプ６５のＲＤ端子は、制御回路（図５の８０）と電気的に接続されている。
【００５０】
センスアンプ６５は、制御回路８０からのＲＤ信号が入力されることにより、選択された抵抗変化素子１０及び参照抵抗素子３０に、ＲＤ信号の電圧ＶＲＤに応じた読み出し電圧を、選択された抵抗変化素子１０及び参照抵抗素子３０に印加し、選択された抵抗変化素子１０に流れる電流と、参照抵抗素子３０に流れる電流と、を比較する。センスアンプ６５は、ビット線ＢＬ１〜ＢＬｍのいずれか１つ（図６ではＢＬ２）及びビット線ＢＬｒｅｆと接続されたＩＮＡ端子及びＩＮＢ端子の２つの電流（ｉｃｅｌｌ及びｉｒｅｆ）の大小によって“Ｈｉｇｈ”（電源電圧レベル）または“Ｌｏｗ”（接地レベル）の論理レベルのＳＯＵＴ信号をＳＯＵＴ端子から出力する。ｉｃｅｌｌ＞ｉｒｅｆの場合にはＳＯＵＴ端子から“Ｈｉｇｈ”が出力され、ｉｃｅｌｌ＜ｉｒｅｆの場合にはＳＯＵＴ端子から“Ｌｏｗ”が出力される。ここで、ｉｃｅｌｌは、抵抗変化素子１０に流れる電流である。また、ｉｒｅｆは、参照抵抗素子３０に流れる電流である。ｉｃｅｌｌ及びｉｒｅｆは、それぞれ印加電圧ＶＲＤに比例する。これにより、センスアンプ６５は、前記第１判定処理及び前記第２判定処理を行うことが可能である。
【００５１】
レジスタ６６は、センスアンプ６５の比較の結果を一時的に保持する回路である（図６参照）。レジスタ６６の入力端子は、センスアンプ６５のＳＯＵＴ端子と電気的に接続されている。レジスタ６６のＳＥ端子は、制御回路（図５の８０）と電気的に接続されている。レジスタ６６のＤＯＵＴ端子は、論理回路６７の他方の入力端子に電気的に接続されている。レジスタ６６には、例えば、Ｄ型フリップフロップを用いることができる。レジスタ６６は、制御回路８０からのＳＥ信号に応じて、センスアンプ６５から出力されたＳＯＵＴ信号（第１判定処理の結果）を保持するタイミングが制御される。レジスタ６６は、制御回路８０からＳＥ端子に入力されたＳＥ信号の立ち上がりエッジに同期して、センスアンプ６５から出力されたＳＯＵＴ信号（Ｈｉｇｈ又はＬｏｗ）をラッチし、ＤＯＵＴ端子から論理回路６７に向けて“Ｈｉｇｈ”または“Ｌｏｗ”を出力する。これにより、レジスタ６６は、センスアンプ６５での第１判定処理の結果を一時的に保持することが可能である。
【００５２】
論理回路６７は、レジスタ６６から出力されたＤＯＵＴ信号と、センスアンプ６５から出力されたＳＯＵＴ信号と、に基づいて論理結果を出力する回路である（図６参照）。論理回路６７の一方の入力端子は、センスアンプ６５のＳＯＵＴ端子と電気的に接続されている。論理回路６７の他方の入力端子は、レジスタ６６のＤＯＵＴ端子と電気的に接続されている。論理回路６７のＲＯＵＴ端子は、制御回路（図５の８０）と電気的に接続されている。論理回路６７には、例えば、ＡＮＤ回路を用いることができる。論理回路６７は、レジスタ６６に保持された第１判定処理の結果、及び、センスアンプ６５での第２判定処理の結果に基づいて第３判定処理の結果を出力する。
【００５３】
次に、実施形態１に係る不揮発性記憶装置における読み出し回路の動作について図面を用いて説明する。図７は、実施形態１に係る不揮発性記憶装置における読み出し回路の各信号の動作を模式的に示したタイミングチャートである。なお、不揮発性記憶装置１００の構成部については図５及び図６を参照されたい。
【００５４】
図７は、図６の読み出し回路６０内の信号のタイミングチャートを示している。ＡＤＤ信号はロウデコーダ５１及びカラムデコーダ５２に入力されるアドレス信号、ＲＤ信号はセンスアンプ６５からビット線ＢＬ２及びビット線ＢＬｒｅｆに印加される電圧を決める信号、ＳＯＵＴ信号はセンスアンプ６５から出力される信号、ＳＥ信号はレジスタ６６に入力される信号、ＤＯＵＴ信号はレジスタ６６から出力される信号、ＲＯＵＴ信号は論理回路６７から出力される信号である。なお、ここではクランプスイッチ６１には電圧ＶＢＩＡＳが印加されているものとする。
【００５５】
先ず、時刻Ｔ０において、ロウデコーダ５１及びカラムデコーダ５２にＡＤＤ信号が入力され、ロウデコーダ５１及びカラムデコーダ５２により１組の抵抗変化素子１０及び参照抵抗素子３０が選択される。その結果、抵抗変化素子１０及び参照抵抗素子３０がセンスアンプ６５と電気的に接続される。なお、ここでは、選択された抵抗変化素子１０は図４の電流電圧特性が非線形型の場合について述べる。
【００５６】
次に、時刻Ｔ１において、センスアンプ６５にＲＤ信号として振幅ＶＲ１の電圧が入力されると、選択された抵抗変化素子１０及び参照抵抗素子３０に第１読み出し電圧Ｖ１が印加される。このとき、配線抵抗及びアクセストランジスタ２０、４０、カラムトランジスタ５２ａ、５２ｂ、クランプトランジスタ６１ａ、６１ｂにおける電圧降下により、センスアンプ６５に印加される電圧から０．４Ｖ程度小さい電圧が抵抗変化素子１０及び参照抵抗素子３０に印加されることになる。また、センスアンプ６５から抵抗変化素子１０に至る経路の電気特性を、センスアンプ６５から参照抵抗素子３０に至る経路の電気特性と等しくする。ここで、第１読み出し電圧Ｖ１は、書き込み電圧よりも低い電圧に設定される。例えば、書き込み電圧は３Ｖ程度、第１読み出し電圧Ｖ１は１Ｖ程度である。第１読み出し電圧Ｖ１の印加によって、抵抗変化素子１０及び参照抵抗素子３０には各抵抗に応じてｉｃｅｌｌ及びｉｒｅｆの電流がセンスアンプ６５に流れる。センスアンプ６５では、両電流の比較が行われる。図４にあるように、第１読み出し電圧Ｖ１のときにｉｃｅｌｌ＞ｉｒｅｆであるから、ＳＯＵＴ信号は“Ｈｉｇｈ”となる。
【００５７】
次に、時刻Ｔ２において、レジスタ６６は、ＳＥ信号の立ち上がりエッジによってＳＯＵＴ信号をラッチし、ラッチされたＳＯＵＴ信号に対応するＤＯＵＴ信号が出力される。このとき、ラッチされたＳＯＵＴ信号は“Ｈｉｇｈ”であるからＤＯＵＴ信号は“Ｈｉｇｈ”となる。
【００５８】
次に、時刻Ｔ３において、センスアンプ６５にＲＤ信号として振幅ＶＲ２の電圧が入力されると、選択された抵抗変化素子１０及び参照抵抗素子３０に第２読み出し電圧Ｖ２が印加される。ここでは、振幅ＶＲ１の電圧が入力された場合と同様に、電圧降下によって振幅ＶＲ２よりも低い第２読み出し電圧Ｖ２が抵抗変化素子１０及び参照抵抗素子３０に印加されることになる。ここで、第２読み出し電圧Ｖ２は、書き込み電圧よりも低く、かつ、第１読み出し電圧はＶ１よりも低い電圧に設定される。例えば、書き込み電圧は３Ｖ程度、読み出し電圧Ｖ１は１Ｖ程度、第２読み出し電圧Ｖ２は０．５Ｖ程度である。第２読み出し電圧Ｖ２の印加によって、抵抗変化素子１０及び参照抵抗素子３０には各抵抗に応じてｉｃｅｌｌ及びｉｒｅｆの電流がセンスアンプ６５に流れる。センスアンプ６５では、両電流の比較が行われる。図４にあるように、第２読み出し電圧Ｖ２のときにｉｃｅｌｌ＜ｉｒｅｆであるから、ＳＯＵＴ信号は“Ｌｏｗ”となる。このとき、ＤＯＵＴ信号は“Ｈｉｇｈ”のままである。
【００５９】
最後に、論理回路６７にＤＯＵＴ信号（“Ｈｉｇｈ”）及びＳＯＵＴ信号（“Ｌｏｗ”）が入力されると、ＡＮＤ論理によりＲＯＵＴ信号は“Ｌｏｗ”となる。
【００６０】
ＲＯＵＴ信号が“Ｌｏｗ”の場合は、図８にあるように、抵抗変化素子１０の電流電圧特性が非線形型の場合（図８（Ｃ）、（Ｄ）参照）、または、抵抗変化素子１０の電流電圧特性が線形型であって、かつ、抵抗変化素子１０の抵抗が参照抵抗素子３０の抵抗よりも大きい場合である（図８（Ｂ）参照）。これら図８（Ｂ）、（Ｃ）、（Ｄ）の場合は、保持時間が短いため、再度、書き込みを行って、電流電圧特性が図８（Ａ）のようになるまで繰り返す。図８（Ａ）の場合は、図７のＳＯＵＴ信号及びＲＯＵＴ信号の波形において破線で示した通り、ＤＯＵＴ信号が“Ｈｉｇｈ”であって振幅ＶＲ２の電圧を印加した時にｉｃｅｌｌ＞ｉｒｅｆとなるので、ＳＯＵＴ信号は“Ｈｉｇｈ”となり、ＡＮＤ論理の結果、ＲＯＵＴ信号は“Ｈｉｇｈ”となる。
【００６１】
次に、実施形態１に係る不揮発性記憶装置の動作について図面を用いて説明する。図８は、実施形態１に係る不揮発性記憶装置における抵抗変化素子がＯＮ状態の時の電流電圧特性のバリエーションを示したグラフである。図９は、実施形態１に係る不揮発性記憶装置の動作を模式的に示したフローチャートである。なお、不揮発性記憶装置１００の構成部については図５及び図６を参照されたい。
【００６２】
まず、選択された抵抗変化素子１０に書き込み電圧を印加した後、制御回路８０は、ロウデコーダ５１、カラムデコーダ５２、アクセストランジスタ２０、４０を介して、書き込み電圧が印加された抵抗変化素子１０と同じ抵抗変化素子１０、及び、当該抵抗変化素子１０と同じ行の参照抵抗素子３０を選択し、読み出し回路６０のセンスアンプ６５を介して、選択された抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低い第１読み出し電圧Ｖ１を印加する（ステップＡ１）。
【００６３】
次に、読み出し回路６０のセンスアンプ６５は、第１読み出し電圧Ｖ１を印加したときに抵抗変化素子１０を流れる電流ｉｃｅｌｌが参照抵抗素子３０を流れる電流ｉｒｅｆよりも高いか否かを判定（第１判定）する（ステップＡ２）。
【００６４】
次に、制御回路８０は、読み出し回路６０のレジスタ６６にて、第１判定の結果を保持させる（ステップＡ３）。
【００６５】
次に、制御回路８０は、読み出し回路６０のセンスアンプ６５を介して、選択された抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低く、かつ、第１読み出し電圧Ｖ１とは異なる第２読み出し電圧Ｖ２を印加する（ステップＡ４）。
【００６６】
次に、読み出し回路６０のセンスアンプ６５は、第２読み出し電圧Ｖ２を印加したときに抵抗変化素子１０を流れる電流ｉｃｅｌｌが参照抵抗素子３０を流れる電流ｉｒｅｆよりも高いか否かを判定（第２判定）する（ステップＡ５）。
【００６７】
次に、読み出し回路６０の論理回路６７は、第１判定及び第２判定の各結果がｉｃｅｌｌ＞ｉｒｅｆであるか否か（抵抗変化素子１０で正常に書き込みが行われたか否か）を判定（第３判定）する（ステップＡ６）。
【００６８】
第３判定でｉｃｅｌｌ＞ｉｒｅｆであると判定された場合（ステップＡ６のＹＥＳ）、読み出し回路６０の論理回路６７は、抵抗変化素子１０で正常に書き込みが行われたと判定し（ステップＡ７）、“Ｈｉｇｈ”のＲＯＵＴ信号を論理回路８０に向けて出力し、その後、終了する。
【００６９】
第３判定でｉｃｅｌｌ＞ｉｒｅｆでないと判定された場合（ステップＡ６のＮＯ）、読み出し回路６０の論理回路６７は、抵抗変化素子１０で正常に書き込みが行われなかったと判定し（ステップＡ８）、“Ｌｏｗ”のＲＯＵＴ信号を制御回路８０に向けて出力する。
【００７０】
次に、制御回路８０は、“Ｌｏｗ”のＲＯＵＴ信号を受けると、ロウデコーダ５１、カラムデコーダ５２、アクセストランジスタ２０を介して、第３判定で正常に書き込みが行われなかったと判定された抵抗変化素子１０と同じ抵抗変化素子１０を選択し、読み出し回路６０のセンスアンプ６５を介して、選択された抵抗変化素子１０に書き込み電圧を印加し（ステップＡ９）、その後、ステップＡ１に戻る。
【００７１】
実施形態１によれば、書き込み電圧よりも低い２つの読み出し電圧Ｖ１、Ｖ２を抵抗変化素子１０に印加することによって抵抗変化素子１０で正常に書き込みが行われたか否かを判定し、正常に書き込みが行われていなければ正常な書き込み状態にすることができる。これにより、抵抗変化素子１０に大きな書き込み電流を流す必要がなくなり、装置のサイズを大きくすることなく、抵抗変化素子１０の保持時間のバラツキを抑えることができ（特に、保持時間が短くなる抵抗変化素子をなくすことができ）、信頼性が向上する。
【００７２】
［実施形態２］
実施形態２に係る不揮発性記憶装置について図面を用いて説明する。図１０は、実施形態２に係る不揮発性記憶装置の一部の構成を示した回路図である。
【００７３】
不揮発性記憶装置１００は、不揮発性メモリとして抵抗変化素子１０を有する記憶装置である。不揮発性記憶装置１００は、抵抗変化素子１０と、参照抵抗素子３０と、制御部９０と、を備える。
【００７４】
抵抗変化素子１０は、第１電極１１と第２電極１３の間に抵抗変化層１２が配置され、第１電極１１と第２電極１３との間に書き込み電圧を印加することにより、第１電極１１と第２電極１３との間の抵抗が可逆的に変化する素子である。
【００７５】
参照抵抗素子３０は、参照用に所定の抵抗値に設定された素子である。
【００７６】
制御部９０は、抵抗変化素子１０及び参照抵抗素子３０に電圧を印加することが可能であるとともに、抵抗変化素子１０を流れる電流と参照抵抗素子３０を流れる電流とを比較することが可能な機能部である。制御部９０は、抵抗変化素子１０に書き込み電圧を印加した後に、以下のような処理を行う。
【００７７】
制御部９０は、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低い第１読み出し電圧を印加したときに、抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定する第１判定処理を行う。また、制御部９０は、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低く、かつ、第１読み出し電圧とは異なる第２読み出し電圧を印加したときに抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定する第２判定処理を行う。さらに、制御部９０は、第１判定処理及び第２判定処理の各結果に基づいて抵抗変化素子１０で正常に書き込みが行われたか否かを判定する第３判定処理を行う。
【００７８】
次に、実施形態２に係る不揮発性記憶装置の動作について図面を用いて説明する。図１１は、実施形態２に係る不揮発性記憶装置の動作を模式的に示したフローチャートである。なお、不揮発性記憶装置１００における構成部については図１０を参照されたい。
【００７９】
まず、制御部９０は、抵抗変化素子１０に書き込み電圧を印加した後、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低い第１読み出し電圧を印加したときに、抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定（第１判定）する（ステップＢ１）。
【００８０】
次に、制御部９０は、抵抗変化素子１０及び参照抵抗素子３０に、書き込み電圧よりも低く、かつ、第１読み出し電圧とは異なる第２読み出し電圧を印加したときに、抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いか否かを判定（第２判定）する（ステップＢ２）。
【００８１】
最後に、制御部９０は、第１判定及び第２判定の各結果に基づいて抗変化素子１０で正常に書き込みが行われたか否かを判定（第３判定）する（ステップＢ３）。第３判定では、第１判定及び第２判定のそれぞれで抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高いと判定されたときに、抵抗変化素子１０で正常に書き込みが行われたと判定する。また、第３判定では、第１判定及び第２判定の一方又は両方で抵抗変化素子１０を流れる電流が参照抵抗素子３０を流れる電流よりも高くないと判定されたときに、抵抗変化素子１０で正常に書き込みが行われなかったと判定する。
【００８２】
実施形態２によれば、抵抗変化素子１０への書き込み後に、抵抗変化素子１０及び参照抵抗素子３０に流れる各電流を比較して抵抗変化素子１０で正常に書き込みが行われたか否かを判定することができるので、抵抗変化素子１０に大きな書き込み電流を流す必要がなくなり、セルサイズを大きくすることなく、抵抗変化素子の保持時間のバラツキを抑えることができる。
【００８３】
（付記）
本発明では、前記第１の視点に係る不揮発性記憶装置の形態が可能である。
【００８４】
前記第１の視点に係る不揮発性記憶装置において、前記第２読み出し電圧は、前記第１読み出し電圧よりも低い。
【００８５】
前記第１の視点に係る不揮発性記憶装置において、前記第３判定処理では、前記第１判定処理及び前記第２判定処理のそれぞれで前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高いと判定されたときに、前記抵抗変化素子で正常に書き込みが行われたと判定する。
【００８６】
前記第１の視点に係る不揮発性記憶装置において、前記第３判定処理では、前記第１判定処理及び前記第２判定処理の一方又は両方で前記抵抗変化素子を流れる電流が前記参照抵抗素子を流れる電流よりも高くないと判定されたときに、前記抵抗変化素子で正常に書き込みが行われなかったと判定する。
【００８７】
前記第１の視点に係る不揮発性記憶装置において、前記制御部は、前記第３判定処理で前記抵抗変化素子で正常に書き込みが行われなかったと判定されたときに、対応する前記抵抗変化素子に再度、前記書き込み電圧を印加する処理を行う。
【００８８】
前記第１の視点に係る不揮発性記憶装置において、前記抵抗変化素子と第１アクセストランジスタとが直列に接続されたメモリセルが２次元状に配置された抵抗変化メモリセルアレイと、前記参照抵抗素子と第２アクセストランジスタとが直列に接続された参照抵抗セルが１次元状に配置された参照抵抗セルアレイと、前記第１アクセストランジスタ及び前記第２アクセストランジスタを制御することにより、前記抵抗変化メモリセルアレイ及び前記参照抵抗セルアレイからそれぞれ１つの抵抗変化素子及び参照抵抗素子を選択するセル選択回路と、を備え、前記制御部は、前記セル選択回路、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択する。
【００８９】
前記第１の視点に係る不揮発性記憶装置において、同じ行の前記第１アクセストランジスタ及び前記第２アクセストランジスタの各ゲート電極のそれぞれと電気的に接続された複数のワード線と、同じ列の前記抵抗変化素子と電気的に接続された複数の第１ビット線と、各参照抵抗素子と電気的に接続された第２ビット線と、を備え、前記セル選択回路は、前記複数のワード線の中から１つのワード線を選択することが可能なロウデコーダと、前記複数の第１ビット線の中から１つのビット線を選択し、かつ、前記第２ビット線を選択することが可能なカラムデコーダと、を備え、前記制御部は、前記ロウデコーダ、前記カラムデコーダ、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択する。
【００９０】
前記第１の視点に係る不揮発性記憶装置において、前記制御部は、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とを比較することが可能な読み出し回路と、前記読み出し回路及び前記セル選択回路を制御する制御回路と、を備え、前記制御回路は、前記セル選択回路、前記第１アクセストランジスタ、及び、前記第２アクセストランジスタを介して、電圧を印加する前記抵抗変化素子及び前記参照抵抗素子を選択し、かつ、前記読み出し回路を介して、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加し、前記読み出し回路は、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とに基づいて前記第１判定処理、前記第２判定処理、及び、前記第３判定処理を行う。
【００９１】
前記第１の視点に係る不揮発性記憶装置において、前記読み出し回路は、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加することが可能であるとともに、前記抵抗変化素子を流れる電流と前記参照抵抗素子を流れる電流とに基づいて前記第１判定処理及び前記第２判定処理を行うことが可能なセンスアンプと、前記センスアンプでの前記第１判定処理の結果を一時的に保持することが可能なレジスタと、前記レジスタに保持された前記第１判定処理の結果、及び、前記センスアンプでの前記第２判定処理の結果に基づいて前記第３判定処理の結果を出力する論理回路と、を備え、前記制御回路は、前記センスアンプを介して、選択された前記抵抗変化素子及び前記参照抵抗素子に電圧を印加し、かつ、前記レジスタで前記第１判定処理の結果を保持するタイミングを制御する。
【００９２】
前記第１の視点に係る不揮発性記憶装置において、前記レジスタは、Ｄ型フリップフロップである。
【００９３】
前記第１の視点に係る不揮発性記憶装置において、前記論理回路は、ＡＮＤ回路である。
【００９４】
前記第１の視点に係る不揮発性記憶装置において、前記読み出し回路は、前記カラムデコーダと前記センスアンプとの間の各配線にクランプトランジスタをさらに備え、前記制御回路は、前記クランプトランジスタを制御する。
【００９５】
前記第１の視点に係る不揮発性記憶装置において、前記制御部は、選択された前記抵抗変化素子に前記書き込み電圧を印加することが可能な書き込み回路をさらに備え、前記制御回路は、前記書き込み回路を介して、選択された前記抵抗変化素子への前記書き込み電圧を印加する。
【００９６】
本発明では、前記第２の視点に係る不揮発性記憶装置の検査方法の形態が可能である。
【００９７】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択（必要により不選択）が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【００９８】
１  抵抗変化メモリセル
２  参照抵抗セル
３  抵抗変化メモリセルアレイ
４  参照抵抗セルアレイ
１０  抵抗変化素子
１１  第１電極
１２  抵抗変化層
１３  第２電極
１４  高密度金属架橋部
１５  低密度金属架橋部
２０  アクセストランジスタ（第１アクセストランジスタ）
３０  参照抵抗素子
４０  アクセストランジスタ（第２アクセストランジスタ）
５１  ロウデコーダ
５２  カラムデコーダ
５２ａ、５２ｂ  カラムトランジスタ
６０  読み出し回路
６１  クランプスイッチ
６１ａ、６１ｂ  クランプトランジスタ
６５  センスアンプ
６６  レジスタ
６７  論理回路
７０  書き込み回路
８０  制御回路
９０  制御部
１００  不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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