(57)【要約】【課題】ビアホール径の拡大および薄膜導体の膜厚増大を伴わずに、ビアと薄膜導体との接触面積が増大し、ビアと薄膜導体との接触抵抗のばらつきが低減された接続構造を有する半導体装置を提供する。【解決手段】半導体装置１は、半導体基板２上の絶縁膜４に形成されたビア７による第一導体５と第二導体６との接続構造を有する。第一導体５は薄膜状である。接続構造は、第一導体５が存在する絶縁膜４内に、薄膜状で、第一導体５と接触状態で重なる部分およびビア７と接触する部分を有する第三導体８を備える。第三導体８の平面視での面積がビア７の平面視での面積よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に形成されたビアによる第一導体と第二導体との接続構造を有する半導体装置であって、
前記第一導体は薄膜状であり、
前記接続構造は、前記第一導体が存在する絶縁膜内に、薄膜状で、前記第一導体と接触状態で重なる部分および前記ビアと接触する部分を有する第三導体を備え、前記第三導体の平面視での面積が、前記ビアの平面視での面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第三導体は、前記ビア用のビアホールを形成する際のエッチストップ層である請求項１記載の半導体装置。
【請求項３】
前記第一導体は薄膜抵抗である請求項１または２記載の半導体装置。
【請求項４】
前記第三導体上に前記第一導体が形成されている請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
半導体基板上の第一層間絶縁膜上に前記第三導体を構成する薄膜を形成した後に、当該薄膜をパターニングして前記第三導体を形成する第三導体形成工程と、
前記第三導体形成工程後の前記半導体基板上に前記第一導体を構成する薄膜を形成した後に、当該薄膜をパターニングして前記第一導体を形成する第一導体形成工程と、
前記第一導体形成工程後の前記半導体基板上に第二層間絶縁膜を形成した後に、前記第二層間絶縁膜の前記第三導体上に、フォトリソグラフィおよびエッチングにより前記第三導体をエッチストップ層としてビアホールを形成するビアホール形成工程と、
前記ビアホール形成工程後に、前記ビアホール内に前記ビアをなす導体を堆積するビア形成工程と、
前記ビア形成工程後の前記半導体基板上の前記ビアの位置に前記第二導体を形成する第二導体形成工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板上の絶縁膜に形成されたビアによる第一導体と第二導体との接続構造を有する。薄膜状の第一導体および第二導体としては、半導体基板上の絶縁膜に薄膜を形成した後に、この薄膜をパターニングすることで形成された配線層や薄膜抵抗が挙げられる。ビアは、半導体基板面に対して垂直に延びるビアホールを、フォトリソグラフィおよびエッチングにより絶縁膜に形成した後、ビアホール内に導体を堆積することで形成される。
【０００３】
例えば、特許文献１〜３には、オーディオＬＳＩ用の薄膜抵抗の抵抗値を高精度に制御する方法が提案されている。これらの提案は、いずれも薄膜抵抗の抵抗値を安定させるための方法であるが、より高精度の抵抗体とするためには、薄膜抵抗とビアとの接触抵抗を精度良く制御する必要がある。その対策として、ビアホールの加工寸法のばらつきを抑制することが挙げられる。
【０００４】
ビアホールの加工寸法のばらつきが接触抵抗に及ぼす影響は、ビアホール径（ビアホールの半導体基板面と平行な断面積、平面視での面積）が大きく薄膜抵抗とビアとの接触面積が大きい程、相対的に小さくなる。そのため、ビアと薄膜抵抗との接触面積を増大させることで、接触抵抗を高精度に制御することができる。しかし、ビアホール径を大きくすることで様々な問題点が生じる。
そのため、ビアホール径を拡大することなく、ビアと配線との接触面積を増大させる方法が提案されている（例えば、特許文献４〜６を参照）。この方法を薄膜抵抗に応用する場合には、薄膜抵抗の膜厚を厚く形成する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５６３３６４９号公報
【特許文献２】特開２０１１−１３８９９４号公報
【特許文献３】特開２０１１−１３８９９３号公報
【特許文献４】特開平２−３０８５５２号公報
【特許文献５】国際公開第２００５／３４２３４号パンフレット
【特許文献６】特開２００８−７２０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、一般に、薄膜抵抗の膜厚が増大するとシート抵抗が減少するため、所望の抵抗値を得るためには薄膜抵抗の面積を大きくする必要があり、この点が問題になる。よって、半導体装置が有するビアによる接続構造には、ビアホール径の拡大を伴わないだけでなく薄膜導体（薄膜状の導体）の膜厚増大をも伴わずに、ビアと薄膜導体との接触面積を増大することが望まれている。
この発明の課題は、ビアホール径の拡大および薄膜導体の膜厚増大を伴わずに、ビアと薄膜導体との接触面積が増大し、ビアと薄膜導体との接触抵抗のばらつきが低減された接続構造を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、この発明の一態様の半導体装置は、半導体基板上の絶縁膜に形成されたビアによる第一導体と第二導体との接続構造を有する半導体装置であって、第一導体は薄膜状であり、接続構造が以下の特徴を有するものである。
接続構造は、第一導体が存在する絶縁膜内に、薄膜状で、第一導体と接触状態で重なる部分およびビアと接触する部分を有する第三導体を備え、第三導体の平面視での面積がビアの平面視での面積よりも大きい。
【発明の効果】
【０００８】
この発明の一態様によれば、ビア径の拡大および薄膜導体の膜厚増大を伴わずに、ビアと薄膜導体との接触面積が増大し、ビアと薄膜導体との接触抵抗のばらつきが低減された接続構造を有する半導体装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】第一実施形態の半導体装置を示す断面図である。
【図２】第一実施形態の半導体装置が有する接続構造における薄膜抵抗とビアと第三導体層との関係を示す平面図である。
【図３】第一実施形態の半導体装置の製造方法を説明する断面図である。
【図４】第二実施形態の半導体装置を示す断面図である。
【図５】第三実施形態の半導体装置を示す断面図である。
【図６】第四実施形態の半導体装置を示す断面図である。
【図７】第四実施形態の半導体装置が有する接続構造における薄膜抵抗とビアと第三導体層との関係を示す平面図である。
【図８】第四実施形態の半導体装置の製造方法を説明する断面図である。
【図９】第五実施形態の半導体装置を示す断面図である。
【図１０】第五実施形態の半導体装置の製造方法を説明する断面図である。
【図１１】第六実施形態の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について説明するが、この発明は以下に示す実施形態に限定されない。以下に示す実施形態では、この発明を実施するために技術的に好ましい限定がなされているが、この限定はこの発明の必須要件ではない。
なお、以下の説明において参照する図は、接続構造の構成を説明するためのものであり、図示される各部の大きさや厚さ、寸法等は、実際の寸法関係と異なる場合がある。
【００１１】
［第一実施形態］
＜構成＞
図１に示すように、第一実施形態の半導体装置１は、シリコン基板（半導体基板）２と、第一層間絶縁膜３と、第二層間絶縁膜４と、薄膜抵抗（第一導体）５と、配線層（第二導体）６と、ビア７と、第三導体層（第三導体）８を有する。
シリコン基板２の表面には、トランジスタなどの半導体素子が形成されている。第一層間絶縁膜３はシリコン基板２の直上に形成されている。第二層間絶縁膜４は、シリコン基板２上に第一層間絶縁膜３を介して形成されている。
薄膜抵抗５、ビア７、および第三導体層８は、第二層間絶縁膜４内に存在する。配線層６は、第二層間絶縁膜４の上面４１に形成されている。第三導体層８は、第一層間絶縁膜３の上面３１に形成されている。薄膜抵抗５は、第一層間絶縁膜３の上面３１と第三導体層８の上面に形成されている。
【００１２】
なお、図１では、半導体装置１の配線層６より上側の部分が省略されているが、省略されている部分は通常の構造を有する。例えば、第二層間絶縁膜４の上に配線層６を覆う絶縁膜を有し、ビアを介して配線層６が絶縁膜上の電極と接続されている。
半導体装置１は、図１に示す範囲に二個の接続構造を有する。二個の接続構造は、薄膜抵抗５と、二個の配線層６と、二個のビア７と、二個の第三導体層８からなる。
二個のビア７は、薄膜抵抗５と二個の配線層６とをそれぞれ接続するための導体であって、第二層間絶縁膜４内に形成された各ビアホール７１内に配置されている。二個の第三導体層８は、二個の配線層６の真下となる位置にそれぞれ形成されている。
【００１３】
薄膜抵抗５は、二個の第三導体層８と接触状態で重なる部分を有する。ビア７の下部は、薄膜抵抗５の第三導体層８と重なる部分を貫通して、ビア７の下面が第三導体層８の上面に接触している。つまり、第三導体層８は、薄膜抵抗５と接触状態で重なる部分およびビア７と接触する部分を有する。第三導体層８は薄膜抵抗５と重ならない部分も有する。また、ビア７の下部の側面と薄膜抵抗５の貫通穴とが接触している。なお、第三導体層８は薄膜抵抗５と全て重なっていてもよい。
この接続構造における薄膜抵抗５とビア７と第三導体層８との関係を、図２に平面図で示す。図２に示すように、第三導体層８の平面視での面積（以下、「平面積」と称する。）は、ビア７の平面積の二倍以上である。
【００１４】
この実施形態の半導体装置１において、第一層間絶縁膜３と第二層間絶縁膜４はシリコン酸化膜からなる。薄膜抵抗５は窒化タンタル（ＴａＮ）からなる。ビアホール７１の底面には、底面側からチタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層とからなるバリアメタルが形成されている。ビアホール７１内のバリアメタルの上にタングステン（Ｗ）からなるビア７が形成されている。また、第三導体層８はチタンからなり、ビア７のバリアメタルの最下層であるチタン層と接触している。
【００１５】
＜作用、効果＞
第一実施形態の半導体装置が有する接続構造では、薄膜抵抗５の下に第三導体層８が存在し、ビア７が薄膜抵抗５を貫通し、ビア７の下面が第三導体層８と接触している。
これにより、ビア７と薄膜抵抗５の実効的な接触面積は、第三導体層８と薄膜抵抗５との接触面積（図２の網かけ部の面積）となる。そして、ビア７と薄膜抵抗５の実効的な接触面積は、ビア７の平面積より大きい。よって、この接続構造であれば、第三導体層８を設けず薄膜抵抗５の上面にビア７を接触させる従来の接続構造と比較して、実効的な接触面積が大きくなる。その結果、ビアホール７１と第三導体層８とで加工寸法のばらつきが同じ程度の場合、この接続構造であれば、そのばらつきが接触抵抗に及ぼす影響を相対的に小さくすることができる。
【００１６】
つまり、第一実施形態の半導体装置が有する接続構造によれば、ビア７の平面積の拡大および薄膜抵抗５の膜厚増大を伴わずに、ビア７と薄膜抵抗５との実効的な接触面積が増大し、ビア７と薄膜抵抗５との接触抵抗のばらつきが低減される。そして、このばらつきが低減されることにより、ビア７と薄膜抵抗５との接触抵抗が精度良く制御される。
また、第三導体層８とビア７との接触面が同じ材質面であるため、異なる材質面である場合と比較して第三導体層８とビア７との接触抵抗が小さくなる。
【００１７】
＜製法＞
第一実施形態の半導体装置は、以下の方法で製造することができる。
先ず、シリコン基板２の表面にトランジスタ等の半導体素子（図示せず）を形成した後、シリコン酸化膜からなる第一層間絶縁膜３を例えばＣＶＤ法により堆積させる。図３（ａ）はこの状態を示す。なお、第一層間絶縁膜３の上面３１は薄膜抵抗５および第三導体層８の下地面となるため、この状態で、第一層間絶縁膜３の上面３１をＣＭＰ法などにより研磨して平坦化してもよい。
【００１８】
次に、第一層間絶縁膜３の上面３１にチタン膜（第三導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、このチタン膜をフォトリソグラフィとエッチングによってパターニングする。これにより、第一層間絶縁膜３の上面３１に、所定の隙間を開けて二個の第三導体層８を形成する。この工程が第三導体形成工程に相当する。
次に、第一層間絶縁膜３の上面３１に、窒化タンタル膜（第一導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、この窒化タンタル膜をフォトリソグラフィとエッチングによってパターニングする。これにより、第一層間絶縁膜３の上面３１と二個の第三導体層８の上に薄膜抵抗５を形成する。この工程が第一導体形成工程に相当する。図３（ｂ）は第一導体形成工程後の状態を示す。
【００１９】
なお、第三導体層８および薄膜抵抗５のパターニングには犠牲膜を用いても良い。その場合には、先ず、第三導体層８または薄膜抵抗５を構成する薄膜を形成した後、例えば、酸化シリコン膜や窒化シリコン膜をＣＶＤ法などにより形成し、この膜をフォトリソグラフィとエッチングによりパターニングする。次に、フォトリソグラフィで使用したレジストをアッシングした後、パターニングされた酸化シリコン膜や窒化シリコン膜をマスクとして第三導体層８または薄膜抵抗５をエッチングしてパターニングする。
【００２０】
次に、図３（ｂ）の状態のシリコン基板２上に、シリコン酸化膜からなる第二層間絶縁膜４を例えばＣＶＤ法により堆積させる。次に、第二層間絶縁膜４および薄膜抵抗５の二個の第三導体層８上に、第三導体層８をエッチストップ層として、フォトリソグラフィとエッチングによってビアホール７１を形成する。この工程がビアホール形成工程である。図３（ｃ）はビアホール形成工程後の状態を示す。
次に、図３（ｃ）の状態のビアホール７１内に、バリアメタルとして、チタンと窒化チタンをこの順に積層した後、ビア形成材料であるタングステンを例えばＣＶＤ法やスパッタ法で堆積する。この工程がビア形成工程である。
【００２１】
次に、ビア形成工程後のシリコン基板２上に、第二層間絶縁膜４の上面４１およびビア７の上面にアルミニウム膜（第二導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、このアルミニウム膜をフォトリソグラフィとエッチングによってパターニングする。これにより、ビア７の上面を含む第二層間絶縁膜４の上面４１に配線層（第二導体）６を形成する。この工程が第二導体形成工程に相当する。
【００２２】
＜製法の効果＞
薄膜抵抗の表面がエッチング雰囲気に晒されると、薄膜抵抗の抵抗値などの特性が変動することが知られている。これに対して、この実施形態の方法では、図３（ｂ）に示すように、フォトリソグラフィおよびエッチングからなるパターニングで第三導体層８を形成した後に、フォトリソグラフィおよびエッチングからなるパターニングで薄膜抵抗５を形成する。よって、薄膜抵抗５の表面がエッチング雰囲気に晒されないため、薄膜抵抗５の特性変動が抑制される。
【００２３】
［第二実施形態］
図４に示すように、第二実施形態の半導体装置１Ａが有する接続構造では、第三導体層８の薄膜抵抗５で覆われていない部分にビア７が接触している。ビア７が第三導体層８のみと接触し、薄膜抵抗５と接触しない。つまり、ビア７と薄膜抵抗５が第三導体層８を介して接続されている。これ以外の点は第一実施形態と同じである。この場合も、ビア７と薄膜抵抗５の実効的な接触面積は、第三導体層８と薄膜抵抗５との接触面積となる。
第二実施形態の半導体装置１Ａが有する接続構造は、第一実施形態の半導体装置１が有する接続構造と同じ効果を有するとともに、第一実施形態の半導体装置１が有する接続構造と比較して、ビア７と薄膜抵抗５の実効的な接触面積はビア７の平面積のばらつきによる影響を受けなくなるので、ビア７と薄膜抵抗５の接触抵抗をより精度良く制御することができる、という効果も有する。
【００２４】
［第三実施形態］
図５に示すように、第三実施形態の半導体装置１Ｂが有する接続構造では、ビア７が第三導体層８を貫通し、第一層間絶縁膜３内の上部にも存在する。これ以外の点は第一実施形態と同じである。この場合も、ビア７と薄膜抵抗５の実効的な接触面積は、第三導体層８と薄膜抵抗５との接触面積となる。
第三実施形態の半導体装置１Ｂが有する接続構造は、第一実施形態の半導体装置１が有する接続構造と同じ効果を有するとともに、ビア７の下面と第三導体層８の上面が接触していた第一実施形態の半導体装置１が有する接続構造と比較して、第三導体層８の膜厚が、ビア７が第三導体層８を貫通する箇所の側面積がビア７の底面積より大きくなるような厚さの場合に、ビア７と第三導体層８の接触面積が大きいため、接触抵抗をより低減させることができるという効果も有する。
【００２５】
［第四実施形態］
＜構成＞
図６に示すように、第四実施形態の半導体装置１Ｃが有する接続構造では、薄膜抵抗５が第一層間絶縁膜３の上面３１のみに形成され、薄膜抵抗５の上に二個の第三導体層８が形成されている。第三導体層８の全体が薄膜抵抗５と重なっている。ビア７は第三導体層８のみと接触し、薄膜抵抗５と接触しない。つまり、ビア７と薄膜抵抗５が第三導体層８を介して接続されている。これ以外の点は第一実施形態と同じである。
【００２６】
＜作用、効果＞
この接続構造における薄膜抵抗５とビア７と第三導体層８との関係を、図７に平面図で示す。この接続構造の場合は、ビア７と薄膜抵抗５の実効的な接触面積は、第三導体層８の平面積（図７の網かけ部分）になる。そして、第三導体層８の平面積はビア７の平面積より大きく、その全てが薄膜抵抗５と重なっている。よって、この接続構造であれば、第三導体層８を設けず薄膜抵抗５の上面にビア７を接触させる従来の接続構造と比較して、実効的な接触面積が大きくなる。
第四実施形態の半導体装置１Ｃが有する接続構造は、第一実施形態の半導体装置１が有する接続構造と同じ効果を有するとともに、第一実施形態の半導体装置１が有する接続構造と比較して、第三導体層８と重なる部分で薄膜抵抗５に段差が形成されないため、段差による寄生抵抗が発生せず、薄膜抵抗５の抵抗値をより精度良く制御することができる、という効果も有する。
【００２７】
＜製法＞
第四実施形態の半導体装置１Ｃは、図８に示す方法で得ることができる。
先ず、第一実施形態の半導体装置１と同様にして、シリコン基板２上に第一層間絶縁膜３を形成する。次に、第一層間絶縁膜３の上面３１に、窒化タンタル膜（第一導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、この窒化タンタル膜をフォトリソグラフィとエッチングによってパターニングする。これにより、第一層間絶縁膜３の上面３１の上に薄膜抵抗５を形成する。
次に、薄膜抵抗５の上面にチタン膜（第三導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、このチタン膜をフォトリソグラフィとエッチングによってパターニングする。これにより、薄膜抵抗５の上面に、所定の隙間を開けて二個の第三導体層８を形成する。図８（ａ）は、この工程後の状態を示す。
【００２８】
次に、図８（ａ）の状態のシリコン基板２上に、シリコン酸化膜からなる第二層間絶縁膜４を例えばＣＶＤ法により堆積させる。次に、第二層間絶縁膜４の二個の第三導体層８上に、第三導体層８をエッチストップ層として、フォトリソグラフィとエッチングによってビアホール７１を形成する。この工程がビアホール形成工程である。図８（ｂ）はビアホール形成工程後の状態を示す。
次に、第一実施形態の方法と同じ方法で、図８（ｂ）状態のビアホール７１内に、バリアメタルおよびビアを形成した後、第一実施形態の方法と同じ方法で、ビア７の上面を含む第二層間絶縁膜４の上面４１に配線層（第二導体）６を形成する。
【００２９】
［第五実施形態］
＜構成＞
図９に示すように、第五実施形態の半導体装置１Ｄは、シリコン基板（半導体基板）２と、第一層間絶縁膜３と、第二層間絶縁膜４と、下部電極層（第一導体）５１と、絶縁層４３と、上部電極層（第一導体）５２と、配線層（第二導体）６と、下部ビア７ａと、上部ビア７ｂと、下部第三導体層（第三導体）８１と、上部第三導体層（第三導体）８２を有する。
シリコン基板２の表面には、トランジスタなどの半導体素子が形成されている。第一層間絶縁膜３はシリコン基板２の直上に形成されている。第二層間絶縁膜４は、シリコン基板２上に第一層間絶縁膜３を介して形成されている。
絶縁層４３は、下部電極層５１と上部電極層５２の間に配置されている。つまり、半導体装置１Ｄは、下部電極層５１、絶縁層４３、および上部電極層５２からなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｒ−Ｍｅｔａｌ）容量９を有する。
【００３０】
下部ビア７ａは、第一層間絶縁膜３内に形成されている。ＭＩＭ容量９、上部ビア７ｂ、下部第三導体層８１，および上部第三導体層８２は、第二層間絶縁膜４内に存在する。配線層６は、第二層間絶縁膜４の上面４１に形成されている。下部第三導体層８１は、第一層間絶縁膜３の上面３１に形成されている。下部第三導体層８１の上に下部電極層５１が重ねて形成されている。上部第三導体層８２は上部電極層５２の上に重ねて形成されている。下部第三導体層８１および上部第三導体層８２の平面形状は、ＭＩＭ容量９の平面形状と同じであり、下部第三導体層８１および上部第三導体層８２の全体がＭＩＭ容量９と重なっている。
【００３１】
なお、図９では、半導体装置１Ｄの配線層６より上側の部分が省略されているが、省略されている部分は通常の構造を有する。例えば、第二層間絶縁膜４の上に配線層６を覆う絶縁膜を有し、ビアを介して配線層６が絶縁膜上の電極と接続されている。
半導体装置１Ｄは、図９に示す範囲に二個の接続構造を有する。二個の接続構造の一方は、ＭＩＭ容量９の下部電極層５１とシリコン基板２の表面に形成された導体（第二導体、図示せず）との接続構造である。他方は、ＭＩＭ容量９の上部電極層５２と配線層（第二導体）６との接続構造である。下部電極層５１とシリコン基板２の表面に形成された導体とは、下部第三導体層８１および第一層間絶縁膜３内に形成された下部ビア７ａで接続されている。上部電極層５２と配線層６とは、上部第三導体層８２および第二層間絶縁膜４内に形成された上部ビア７ｂで接続されている。
【００３２】
下部第三導体層８１の平面積は下部ビア７ａの平面積より大きい。上部第三導体層８２の平面積は上部ビア７ｂの平面積より大きい。
この実施形態の半導体装置１Ｄにおいて、第一層間絶縁膜３と第二層間絶縁膜４はシリコン酸化膜からなる。下部電極層５１および上部電極層５２は窒化チタン（ＴｉＮ）膜からなる。ビアホール７１ａ，７１ｂの底面には、底面側からチタン（Ｔｉ）層と窒化チタン層とからなるバリアメタルが形成されている。ビアホール７１ａ，７１ｂ内のバリアメタルの上に、タングステン（Ｗ）からなる下部ビア７ａ、上部ビア７ｂが形成されている。
【００３３】
下部第三導体層８１はタングステンからなり、下部ビア７ａをなすタングステンと接触している。また、上部第三導体層８２はチタンからなり、上部ビア７ｂのバリアメタルの最下層であるチタン層と接触している。つまり、下部第三導体層８１の材質は下部ビア７ａの最上部の材質と同じにしている。また、上部第三導体層８２の材質は上部ビア７ｂの最下部の材質と同じにしている。
【００３４】
＜作用、効果＞
第五実施形態の半導体装置１Ｄが有する接続構造では、下部ビア７ａと下部電極層５１が下部第三導体層８１を介して接続されている。また、上部ビア７ｂと上部電極層５２が上部第三導体層８２を介して接続されている。
この接続構造の場合、下部ビア７ａと下部電極層５１との実効的な接触面積は、下部第三導体層８１の平面積になる。同様に、上部ビア７ｂと上部電極層５２との実効的な接触面積は、上部第三導体層８２の平面積になる。そして、下部第三導体層８１および上部第三導体層８２の平面積は下部ビア７ａおよび上部ビア７ｂの平面積より大きく、その全てが下部電極層５１および上部電極層５２と重なっている。
【００３５】
よって、この接続構造であれば、下部電極層５１および上部電極層５２に直接、下部ビア７ａおよび上部ビア７ｂを接触させる従来の接続構造と比較して、実効的な接触面積が大きくなる。その結果、ビアホール７１ａ，７１ｂ、下部第三導体層８１、および上部第三導体層８２における加工寸法のばらつきが同じ程度の場合、この接続構造であれば、そのばらつきの接触抵抗への影響を相対的に小さくすることができる。
【００３６】
つまり、第五実施形態の半導体装置が有する接続構造によれば、下部ビア７ａおよび上部ビア７ｂの平面積の拡大と下部電極層５１および上部電極層５２の膜厚増大を伴わずに、下部ビア７ａおよび上部ビア７ｂと下部電極層５１および上部電極層５２との接触面積が増大し、下部ビア７ａおよび上部ビア７ｂと下部電極層５１および上部電極層５２との接触抵抗のばらつきが低減される。そして、このばらつきが低減されることにより、下部ビア７ａおよび上部ビア７ｂと下部電極層５１および上部電極層５２との接触抵抗が精度良く制御される。
【００３７】
また、下部第三導体層８１および上部第三導体層８２と下部ビア７ａおよび上部ビア７ｂとの接触面が同じ材質面であるため、異なる材質面である場合と比較して下部第三導体層８１および上部第三導体層８２と下部ビア７ａおよび上部ビア７ｂとの接触抵抗が小さくなる。
さらに、第五実施形態の半導体装置１Ｄでは、ＭＩＭ容量９を構成する下部電極層５１および上部電極層５２の両方について、ビア（下部ビア７ａおよび上部ビア７ｂ）による接続が、第三導体層（下部第三導体層８１および上部第三導体層８２）を介したものとなっている。これにより、下部電極層５１および上部電極層５２と下部ビア７ａおよび上部ビア７ｂとによる接触抵抗を減少させることができる。
なお、下部電極層５１および上部電極層５２のいずれかのみについて、ビアによる接続が第三導体層を介したものである場合でも、両電極層がビアで直接接続されているものと比較して、電極層とビアとによる接触抵抗を設計値に近づけることができる。
【００３８】
＜製法＞
第五実施形態の半導体装置は、以下の方法で製造することができる。
先ず、シリコン基板２の表面にトランジスタ等の半導体素子（図示せず）を形成した後、シリコン酸化膜からなる第一層間絶縁膜３を例えばＣＶＤ法により堆積させる。次に、次に、第一層間絶縁膜３の上記半導体素子を構成する導体の上側となる位置に、フォトリソグラフィとエッチングによってビアホール７１ａを形成する。
次に、ビアホール７１ａ内に、バリアメタルとして、チタンと窒化チタンをこの順に積層した後、ビア形成材料であるタングステンを例えばＣＶＤ法やスパッタ法で堆積する。次に、第一層間絶縁膜３の上面３１をＣＭＰ法などにより研磨して平坦化する。図１０（ａ）はこの工程後の状態を示す。
【００３９】
次に、第一層間絶縁膜３の上面３１にタングステン膜（下部第三導体層８１を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成する。次に、このタングステン膜の上に窒化チタン膜（下部電極層５１を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成する。次に、シリコン酸化膜（絶縁層４３を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成する。次に、このシリコン酸化膜の上に窒化チタン膜（上部電極層５２を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成する。次に、チタン膜（上部第三導体層８２を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成する。
【００４０】
次に、このようにして第一層間絶縁膜３の上面３１に積層された積層膜をフォトリソグラフィとエッチングによってパターニングする。これにより、第一層間絶縁膜３の上面３１に、下部第三導体層８１、下部電極層５１と絶縁層４３と上部電極層５２からなるＭＩＭ容量９、および上部第三導体層８２が、この順に形成された状態となる。図１０（ｂ）はこの状態を示す。
次に、図１０（ｂ）の状態のシリコン基板２上に、シリコン酸化膜からなる第二層間絶縁膜４を例えばＣＶＤ法により堆積させる。次に、第二層間絶縁膜４の上部第三導体層８２上に、上部第三導体層８２をエッチストップ層として、フォトリソグラフィとエッチングによってビアホール７１ｂを形成する。図１０（ｃ）は、この工程後の状態を示す。
【００４１】
次に、図１０（ｃ）の状態のビアホール７１ｂ内に、バリアメタルとして、チタンと窒化チタンをこの順に積層した後、ビア形成材料であるタングステンを例えばＣＶＤ法やスパッタ法で堆積する。
次に、第二層間絶縁膜４の上面４１および上部ビア７ｂの上面にアルミニウム膜（第二導体を構成する薄膜）を、例えばＣＶＤ法やスパッタ法で形成した後に、このアルミニウム膜をフォトリソグラフィとエッチングによってパターニングする。これにより、上部ビア７ｂの上面を含む第二層間絶縁膜４の上面４１に配線層（第二導体）６を形成する。
【００４２】
なお、第一層間絶縁膜３の上面３１に積層された積層膜（下部第三導体層８１、下部電極層５１、絶縁層４３、上部電極層５２、上部第三導体層８２をそれぞれ構成する薄膜からなる積層膜）のパターニングには、第一実施形態の方法と同様に、犠牲膜を用いても良い。また、下部第三導体層８１、下部電極層５１、絶縁層４３、上部電極層５２、および上部第三導体層８２の形成は、各層毎に、各層を構成する薄膜を形成した後にパターニングすることで行ってもよいし、複数層毎に行ってもよい。
【００４３】
［第六実施形態］
図１１に示すように、第六実施形態の半導体装置１Ｅが有する接続構造では、下部電極層５１が第二層間絶縁膜４の上面４１の配線層６と、下部第三導体層８１を介してビア７ｃにより接続されている。下部第三導体層８１の平面形状はＭＩＭ容量９の平面形状より大きく、下部第三導体層８１がＭＩＭ容量９からはみ出ている。下部第三導体層８１のＭＩＭ容量９からはみ出ている部分の上に、下部第三導体層８１用のビア７ｃを設けている。第二層間絶縁膜４にビア７ｃ用のビアホール７１ｃを設けている。この場合、ビア７ｃと下部電極層５１の実効的な接触面積は、下部電極層５１の平面積となる。
【００４４】
ビアホール７１ｃの底面には、底面側からチタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層とからなるバリアメタルが形成されている。ビアホール７１ｃ内のバリアメタルの上にタングステン（Ｗ）からなるビア７ｃが形成されている。下部第三導体層８１はチタンからなり、ビア７ｃのバリアメタルの最下層であるチタン層と接触している。つまり、下部第三導体層８１の材質はビア７ｃの最下部の材質と同じにしている。
上記以外の点は第五実施形態と同じである。
【００４５】
第六実施形態の半導体装置１Ｅが有する接続構造は、第五実施形態の半導体装置１Ｄが有する接続構造と同じ効果を有するとともに、第五実施形態の半導体装置１Ｅが有する接続構造と比較して、ビアホール７１ｂ、７１ｃをドライエッチングにより形成する際に、下部電極層５１と上部電極層５２の両方にプラズマからの荷電粒子が入射するので、絶縁層４３に電圧がかかることなく、ＭＩＭ容量９の信頼性が向上する、という効果も有する。
【００４６】
［備考］
上記実施形態は、第一導体が薄膜抵抗５である例（第一乃至第四実施形態）と、第一導体が容量の下部電極層５１および上部電極層５２である例を示しているが、第一導体はこれらに限定されず、例えば、インダクタ素子や配線であってもよい。インダクタ素子や配線の場合、第一導体は、例えばアルミニウム（Ａｌ）で構成される。
また、薄膜抵抗５の材料は窒化タンタルに限定されず、例えばシリコンクロム（ＳｉＣｒ）であってもよい。
【００４７】
ビアの材料は、タングステンに限定されず、例えば、アルミニウム（Ａｌ）であってもよい。ビアホール内のバリアメタルもチタンと窒化チタンとの積層構造に限定されない。ビアホール内にバリアメタルが形成されていなくてもよい。
第一層間絶縁膜３と第二層間絶縁膜４は、シリコン酸化膜以外の材料で形成されていてもよい。
また、下部電極層５１および上部電極層５２の材料は窒化チタンに限定されず、例えばチタンであってもよい。
また、絶縁層４３はシリコン酸化膜以外の材料（例えばシリコン窒化膜）で形成されていてもよい。
【符号の説明】
【００４８】
１  半導体装置
２  シリコン基板（半導体基板）
３  第一層間絶縁膜
４  第二層間絶縁膜
４３  絶縁層
５  薄膜抵抗（第一導体）
５１  下部電極層（第一導体）
５２  上部電極層（第一導体）
６  配線層（第二導体）
７  ビア
７ａ  下部ビア
７ｂ  上部ビア
７ｃ  ビア
７１  ビアホール
７１ａ  ビアホール
７１ｂ  ビアホール
７１ｃ  ビアホール
８  第三導体層（第三導体）
８１  下部第三導体層（第三導体）
８２  上部第三導体層（第三導体）
９  ＭＩＭ容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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