(57)【要約】【課題】複数の光電変換部の信号を加算して読み出す際に、当該加算した以降の処理回路において適正な信号処理を行える仕組みを提供する。【解決手段】複数の光電変換部であるＰＤ１２ａ及び１２ｂを備え、このうちのＰＤ１２ａで生成された電荷を他のＰＤ１２ｂに蓄積することが可能に構成された画素１０が、アレイ状に複数設けられた画素アレイ１０１と、画素１０ごとに、ＰＤ１２ａに蓄積された電荷に基づく第１の信号と、ＰＤ１２ａ及び１２ｂに蓄積された電荷に基づく第２の信号とを読み出して出力する列信号処理回路２０と、列信号処理回路２０から画素１０ごとに出力された第２の信号の値が所定の閾値に達した場合、当該第２の信号に係る画素である該当画素１０において、列信号処理回路２０からから出力された第１の信号の値とＰＤ１２ｂの飽和特性に基づく飽和特性値とを用いて、当該第２の信号の値を補正する補正部４０を備える。【選択図】図１
2018026760.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換部を備え、前記複数の光電変換部のうちの１つの光電変換部である第１の光電変換部で生成された電荷を前記複数の光電変換部のうちの前記第１の光電変換部を除く第２の光電変換部に蓄積することが可能に構成された画素が、アレイ状に複数設けられた画素アレイと、
前記画素アレイに設けられた複数の画素における画素ごとに、前記第１の光電変換部に蓄積された電荷に基づく第１の信号と、前記第１の光電変換部を含む前記複数の光電変換部に蓄積された電荷に基づく第２の信号とを読み出して出力する読み出し手段と、
前記読み出し手段から前記画素ごとに出力された前記第２の信号の値が所定の閾値に達した場合、当該第２の信号に係る画素である該当画素において、前記読み出し手段から出力された前記第１の信号の値と、前記第２の光電変換部の飽和特性に基づく飽和特性値とを用いて、当該第２の信号の値を補正する補正手段と
を有することを特徴とする撮像装置。
【請求項２】
前記補正手段は、前記第１の信号の値と前記飽和特性値とを加算して加算値を算出し、前記第２の信号の値を前記加算値に置き換える補正を行うことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記補正手段は、前記画素アレイに設けられた複数の画素における画素ごとに前記飽和特性値を取得することが可能に構成されており、前記該当画素における前記飽和特性値を取得して前記補正を行うことを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記補正手段は、前記画素アレイに設けられた複数の画素における所定の画素グループごとに当該所定の画素グループを代表する１つの前記飽和特性値を取得することが可能に構成されており、前記該当画素が属する前記所定の画素グループにおける前記飽和特性値を取得して前記補正を行うことを特徴とする請求項１または２に記載の撮像装置。
【請求項５】
前記補正手段は、前記画素アレイに設けられた複数の画素における全画素を代表する１つの前記飽和特性値を取得することが可能に構成されており、前記飽和特性値を取得して前記補正を行うことを特徴とする請求項１または２に記載の撮像装置。
【請求項６】
前記飽和特性値を記憶する記憶手段を更に有し、
前記補正手段は、前記記憶手段から前記飽和特性値を取得して前記補正を行うことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記画素は、１つのマイクロレンズを更に備えており、
前記複数の光電変換部は、それぞれ、前記マイクロレンズを介して撮影レンズの異なる瞳領域に対応して設けられていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
複数の光電変換部を備え、前記複数の光電変換部のうちの１つの光電変換部である第１の光電変換部で生成された電荷を前記複数の光電変換部のうちの前記第１の光電変換部を除く第２の光電変換部に蓄積することが可能に構成された画素が、アレイ状に複数設けられた画素アレイを具備する撮像装置の駆動方法であって、
前記画素アレイに設けられた複数の画素における画素ごとに、前記第１の光電変換部に蓄積された電荷に基づく第１の信号と、前記第１の光電変換部を含む前記複数の光電変換部に蓄積された電荷に基づく第２の信号とを読み出し手段で読み出して出力する読み出し工程と、
前記読み出し手段から前記画素ごとに出力された前記第２の信号の値が所定の閾値に達した場合、当該第２の信号に係る画素である該当画素において、前記読み出し手段から出力された前記第１の信号の値と、前記第２の光電変換部の飽和特性に基づく飽和特性値とを用いて、当該第２の信号の値を補正する補正工程と
を有することを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの画素に複数の光電変換部が設けられた撮像装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
昨今のデジタルカメラには、１つの画素に複数の光電変換部（光電変換素子）を設けることにより、様々な機能を持たせたイメージセンサが搭載されている。例えば、複数の光電変換部が１つのマイクロレンズを共有し、撮影レンズの瞳を分割して受光させる構造とすることによって、従来のように撮像信号を得るだけでなく、焦点検出に必要な信号を得ることも可能なイメージセンサが登場している。
【０００３】
このように１つの画素に複数の光電変換部を設けたイメージセンサでは、光電変換部の倍化に伴って、その読み出し時間が増加してしまうという不具合が生じる。この不具合に対応すべく、特許文献１には、１つの画素に２つの光電変換部を設けた撮像装置において、読み出し時間の増加を抑制する手法が提案されている。
【０００４】
具体的に、特許文献１には、リセット信号と第１の光電変換部の信号とをそれぞれ読み出した後に、リセットをせずに第２の光電変換部の信号を加算して読み出し、第２の光電変換部の信号を、加算信号から第１の光電変換部の信号を減算することにより求める技術が記載されている。そして、かかる技術によれば、第１及び第２の光電変換部の信号においてリセット信号を共通に使用できるため、リセット信号の読み出しを１回分短縮することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１０６１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、複数の光電変換部の信号を加算して読み出す際に、当該加算した以降の処理回路のダイナミックレンジを超えて回路飽和を引き起こし、適正な信号処理を行えないおそれがあるという問題があった。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、複数の光電変換部の信号を加算して読み出す際に、当該加算した以降の処理回路において適正な信号処理を行える仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の撮像装置は、複数の光電変換部を備え、前記複数の光電変換部のうちの１つの光電変換部である第１の光電変換部で生成された電荷を前記複数の光電変換部のうちの前記第１の光電変換部を除く第２の光電変換部に蓄積することが可能に構成された画素が、アレイ状に複数設けられた画素アレイと、前記画素アレイに設けられた複数の画素における画素ごとに、前記第１の光電変換部に蓄積された電荷に基づく第１の信号と、前記第１の光電変換部を含む前記複数の光電変換部に蓄積された電荷に基づく第２の信号とを読み出して出力する読み出し手段と、前記読み出し手段から前記画素ごとに出力された前記第２の信号の値が所定の閾値に達した場合、当該第２の信号に係る画素である該当画素において、前記読み出し手段から出力された前記第１の信号の値と、前記第２の光電変換部の飽和特性に基づく飽和特性値とを用いて、当該第２の信号の値を補正する補正手段とを有する。
また、本発明は、上述した撮像装置の駆動方法を含む。
【発明の効果】
【０００９】
本発明によれば、複数の光電変換部の信号を加算して読み出す際に、当該加算した以降の処理回路において適正な信号処理を行うことが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る撮像装置の概略構成の一例を示す図である。
【図２】本発明の実施形態を示し、図１に示す１つの画素及び１つの列信号処理回路の内部構成の一例を示す図である。
【図３】本発明の実施形態を示し、図１に示す画素制御回路からｎ行目の画素に供給される各種の信号のタイミングチャートの一例を示す図である。
【図４】本発明の実施形態を示し、図２に示すＰＤ、転送スイッチ、並びに、ＦＤの各ポテンシャル障壁の一例を模式的に示す図である。
【図５】本発明の実施形態を示し、図２に示す画素への光の入射光量と、それに対応する列信号処理回路（ＡＤＣ回路）の出力値との関係の一例を示す特性図である。
【図６】本発明の実施形態を示し、図１及び図２に示す補正部の機能構成の一例を示す図である。
【図７】本発明の実施形態に係る撮像装置の駆動方法を示し、図６に示す補正判定処理部において行われる処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下に、図面を参照しながら、本発明を実施するための形態（実施形態）について説明する。
【００１２】
図１は、本発明の実施形態に係る撮像装置１００の概略構成の一例を示す図である。
撮像装置１００は、図１に示すように、画素アレイ１０１、列信号処理回路２０、画素制御回路３０、及び、補正部４０を有して構成されている。
【００１３】
画素アレイ１０１は、複数の光電変換部（光電変換素子）であるフォトダイオード（以下、「ＰＤ」と記載する）１２ａ及び１２ｂを備えた画素１０が、アレイ状に複数設けられたものである。ここで、本実施形態においては、画素１０は、複数の光電変換部であるＰＤ１２ａ及び１２ｂのうちの１つのＰＤ（第１の光電変換部：例えばＰＤ１２ａ）で生成された電荷を、複数の光電変換部であるＰＤ１２ａ及び１２ｂのうちの当該第１の光電変換部に相当するＰＤを除くＰＤ（第２の光電変換部：例えばＰＤ１２ｂ）に蓄積することが可能に構成されている。また、図１に示すそれぞれの画素１０には、ＰＤ１２ａ及び１２ｂを覆うように配置された１つのマイクロレンズ１１が構成されている。なお、図１に示す画素アレイ１０１では、６行×４列の画素１０を設けた例について示している。また、図１に示す画素アレイ１０１では、画素１０の行数の表記として図１に示す最上行をｎ行目としている。
【００１４】
列信号処理回路２０は、画素アレイ１０１における画素１０を列単位で接続する複数の垂直出力線２１に対応して複数設けられており、対応する列の画素１０から出力された信号の処理を行う。この画素１０から列信号処理回路２０への信号の出力は、画素制御回路３０による各画素１０に対する選択パルス信号φＳＥＬにより制御される。
【００１５】
画素制御回路３０は、画素アレイ１０１における画素１０を行単位で制御するものであり、具体的には、信号φＲＥＳ，φＴＸａ，φＴＸｂ及びφＳＥＬを供給することにより、画素１０の信号出力を制御する。なお、図１においては、「ｎ行目の信号φＲＥＳ」を、添字ｎを付して「信号φＲＥＳ（ｎ）」と記載している。信号φＴＸａ，φＴＸｂ，φＳＥＬについても同様である。
【００１６】
補正部４０は、複数の列信号処理回路２０から出力された信号について、必要に応じて補正処理を行い、撮像装置１００の外部に出力を行う。
【００１７】
図２は、本発明の実施形態を示し、図１に示す１つの画素１０及び１つの列信号処理回路２０の内部構成の一例を示す図である。この図２において、図１に示す構成と同様の構成については同じ符号を付している。
【００１８】
画素１０は、マイクロレンズ１１、ＰＤ１２ａ及び１２ｂ、転送スイッチ１３ａ及び１３ｂ、フローティングディフュージョン（以下、「ＦＤ」と記載する）１４、増幅ＭＯＳアンプ１５、選択スイッチ１６、及び、リセットスイッチ１７を有して構成されている。また、画素１０に入力される信号φＴＸａ，φＴＸｂ、φＳＥＬ及びφＲＥＳは、図１に示す画素制御回路３０から供給されるものである。
【００１９】
ＰＤ１２ａ及び１２ｂは、撮像装置１００の外部等から、撮像装置１００の撮影レンズ（不図示）、及び、マイクロレンズ１１を順次通過して入射した光に応じた電荷を発生させ蓄積する光電変換部である。このＰＤ１２ａ及び１２ｂは、それぞれ、マイクロレンズ１１を介して上述した撮影レンズ（不図示）の異なる瞳領域に対応して設けられている。また、ＰＤ１２ａ及び１２ｂは、一方のＰＤにその飽和量以上の電荷が発生した場合に、他方のＰＤ１２に優先的に漏れ出すように、その境界に係るポテンシャル障壁が他の境界に対して低く設定されている。これにより、本実施形態における画素１０は、上述したように、一方のＰＤで生成された電荷を他方のＰＤに蓄積することが可能に構成されている。
【００２０】
転送スイッチ１３ａ及び１３ｂは、それぞれ、そのゲート端子に入力される転送パルス信号φＴＸａ及びφＴＸｂによって駆動され、それぞれ、ＰＤ１２ａ及び１２ｂに蓄積されている電荷を共通のＦＤ１４に転送する。
【００２１】
ＦＤ１４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。
【００２２】
増幅ＭＯＳアンプ１５は、ソースフォロアとして機能し、そのゲートにはＦＤ１４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ１５は、そのドレインが電源線ＶＤＤに接続され、また、そのソースが選択スイッチ１６に接続されている。
【００２３】
選択スイッチ１６は、そのゲートに入力される選択パルス信号φＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ１５に接続され、また、そのソースが垂直出力線２１に接続されている。具体的に、選択スイッチ１６は、選択パルス信号φＳＥＬがアクティブレベル（ハイレベル）となった場合に導通状態になり、対応する増幅ＭＯＳアンプ１５のソースが垂直出力線２１に電気的に接続される。
【００２４】
リセットスイッチ１７は、そのドレインが電源線ＶＤＤに接続され、そのソースがＦＤ１４に接続されている。このリセットスイッチ１７は、そのゲートに入力されるリセットパルス信号φＲＥＳによって駆動され、ＦＤ１４に蓄積されている電荷を除去する。
【００２５】
また、列信号処理回路２０は、図２に示すように、垂直出力線２１、定電流源２２、ＣＤＳ回路２３、及び、ＡＤＣ回路（ＡＤ変換回路）２４を有して構成されている。
【００２６】
垂直出力線２１は、画素アレイ１０１における画素１０を列単位で接続する配線である。
【００２７】
定電流源２２は、垂直出力線２１に接続され、垂直出力線２１を通して選択スイッチ１６で選択された増幅ＭＯＳアンプ１５に定電流を供給することにより、増幅ＭＯＳアンプをソースフォロアとして機能させる。そして、この際、増幅ＭＯＳアンプ１５は、垂直出力線２１を通して、ＦＤ１４の電圧信号を列信号処理回路２０に出力する。ここで、増幅ＭＯＳアンプ１５は、リセットパルス信号φＲＥＳによってＦＤ１４がリセットされた状態の場合には、リセット信号を出力する。また、増幅ＭＯＳアンプ１５は、転送パルス信号φＴＸａによってＦＤ１４にＰＤ１２ａの電荷が入力された状態の場合には、ＰＤ１２ａの光電変換信号を含む転送信号Ａを出力する。その後、増幅ＭＯＳアンプ１５は、転送パルス信号φＴＸｂによってＦＤ１４にＰＤ１２ｂの電荷が重ねて入力された状態の場合には、ＰＤ１２ａの光電変換信号及びＰＤ１２ｂの光電変換信号が加算された信号を含む転送信号Ａ＋Ｂを出力する。
【００２８】
ＣＤＳ回路２３は、画素１０から出力されたリセット信号を基準電圧Ｖｃｌｍｐにクランプし、転送信号Ａとリセット信号との差分である撮像信号Ａ、及び、転送信号Ａ＋Ｂとリセット信号との差分である撮像信号Ａ＋Ｂを、ＡＤＣ回路２４に対して出力する。
【００２９】
ＡＤＣ回路２４は、ＣＤＳ回路２３から入力されたアナログの各種の信号をデジタルの各種の信号に変換し、これを補正部４０に出力する。ここで、ＡＤＣ回路２４は、所定の出力可能な出力最大値Ｄｍａｘが定められており、その最大値に対応した入力値Ａｍａｘを超える入力があった場合、その出力が出力最大値Ｄｍａｘにクリップされる。
【００３０】
なお、必要に応じて、ＣＤＳ回路２３にアナログアンプを設けて、入力された信号を増幅してＡＤＣ回路２４に対して出力してもよい。また、本実施形態では、図１及び図２に示すように、ＡＤＣ回路２４を画素アレイ１０１における画素１０の列ごとに設けているが、実際には各列から入力される信号を順次ＡＤ変換可能な回路が１つ以上あればよい。
【００３１】
次に、画素１０から、リセット信号、転送信号Ａ、及び、転送信号Ａ＋Ｂを出力させる際の画素制御回路３０の動作について、図３を用いて説明する。
図３は、本発明の実施形態を示し、図１に示す画素制御回路３０からｎ行目の画素１０に供給される各種の信号のタイミングチャートの一例を示す図である。
【００３２】
図３の時刻ｔ１では、画素制御回路３０からｎ行目の画素１０に供給される選択パルス信号φＳＥＬ（ｎ）が"Ｈ"となり、ｎ行目の画素１０は、各々が対応する垂直出力線２１に対して信号出力を行う。同時に、時刻ｔ１では、画素制御回路３０からｎ行目の画素１０に供給されるリセットパルス信号φＲＥＳ（ｎ）が"Ｈ"となり、ｎ行目の画素１０は、ＦＤ１４の不要電荷を排し、ＦＤ１４の電位をリセットする。
【００３３】
時刻ｔ２では、画素制御回路３０からｎ行目の画素１０に供給されるリセットパルス信号φＲＥＳ（ｎ）が"Ｌ"となり、ｎ行目の画素１０は、増幅ＭＯＳアンプ１５によってＦＤ１４のリセット信号を垂直出力線２１に出力する。そして、垂直出力線２１に出力されたリセット信号は、列信号処理回路２０に入力され、ＣＤＳ回路２３によって基準電圧Ｖｃｌｍｐにクランプされる。
【００３４】
時刻ｔ３では、画素制御回路３０からｎ行目の画素１０に供給される転送パルス信号φＴＸａ（ｎ）が"Ｈ"となる。この場合、ｎ行目の画素１０は、ＰＤ１２ａに蓄積された信号電荷をＦＤ１４に転送し、ＦＤ１４は、ＰＤ１２ａの信号電荷に応じた信号電位を増幅ＭＯＳアンプ１５のゲートに入力する。
【００３５】
時刻ｔ４では、画素制御回路３０からｎ行目の画素１０に供給される転送パルス信号φＴＸａ（ｎ）が"Ｌ"となる。この場合、ｎ行目の画素１０の増幅ＭＯＳアンプ１５は、ＰＤ１２ａの電荷を転送した後のＦＤ１４の信号電位を転送信号Ａとして、垂直出力線２１に出力する。そして、垂直出力線２１に出力された転送信号Ａは、列信号処理回路２０に入力され、クランプ処理やＡＤ変換処理を経て、補正部４０に出力される。
【００３６】
時刻ｔ５では、画素制御回路３０からｎ行目の画素１０に供給される転送パルス信号φＴＸｂ（ｎ）が"Ｈ"となる。この場合、ｎ行目の画素１０は、ＰＤ１２ｂに蓄積された信号電荷をＦＤ１４に転送し、ＦＤ１４は、ＰＤ１２ｂの信号電荷が加算された信号電位を増幅ＭＯＳアンプ１５のゲートに入力する。
【００３７】
時刻ｔ６では、画素制御回路３０からｎ行目の画素１０に供給される転送パルス信号φＴＸｂ（ｎ）が"Ｌ"となる。この場合、ｎ行目の画素１０の増幅ＭＯＳアンプ１５は、ＰＤ１２ｂの電荷を転送した後のＦＤ１４の信号電位を転送信号Ａ＋Ｂとして、垂直出力線２１に出力する。そして、垂直出力線２１に出力された転送信号Ａ＋Ｂは、列信号処理回路２０に入力され、クランプ処理やＡＤ変換処理を経て、補正部４０に出力される。
【００３８】
時刻ｔ７では、画素制御回路３０からｎ行目の画素１０に供給される選択パルス信号φＳＥＬ（ｎ）が"Ｌ"となり、ｎ行目の画素１０は、各々が対応する垂直出力線２１から電気的に切断される。
【００３９】
以上のような制御により、画素制御回路３０は、それぞれの画素１０に対して、リセット信号、転送信号Ａ、及び、転送信号Ａ＋Ｂを連続して出力させる信号出力動作を行う。なお、本実施形態では転送パルス信号φＴＸａ（ｎ）と転送パルス信号φＴＸｂ（ｎ）を異なるタイミングで供給する動作を示したが、転送パルス信号φＴＸａ（ｎ）は時刻ｔ６まで"Ｈ"としてもよいし、同一のタイミングで"Ｈ"としてもよい。ここで、同一タイミングで"Ｈ"とした場合には、ＰＤ１２ａ及びＰＤ１２ｂを１つのＰＤとして扱うことが可能となる。また、時刻ｔ４と時刻ｔ５の間でリセットパルス信号φＲＥＳ（ｎ）を再度"Ｈ"としてリセット信号を読み出す動作を行うようにしてもよい。
【００４０】
次に、ＰＤ１２ａとＰＤ１２ｂとの境界に設けられるポテンシャル障壁の機能について、図４を用いて説明する。
図４は、本発明の実施形態を示し、図２に示すＰＤ１２ａ及び１２ｂ、転送スイッチ１３ａ及び１３ｂ、並びに、ＦＤ１４の各ポテンシャル障壁の一例を模式的に示す図である。
【００４１】
図４において、ポテンシャル障壁Ｖａｂは、ＰＤ１２ａとＰＤ１２ｂとの間に設けられており、転送パルス信号φＴＸａ及びφＴＸｂが"Ｌ"の際の転送スイッチ１３ａ及び１３ｂのポテンシャル障壁Ｖｔｘよりも低くなっている。また、図４では図示してはいないが、ＰＤ１２ａ及び１２ｂを取り囲む外側のポテンシャル障壁に対しても、ポテンシャル障壁Ｖａｂの方が低くなるように設けられ、総じてポテンシャル障壁Ｖａｂが最も低くなるよう設けられているものとする。このため、以下の説明では、ＰＤ１２ａ及び１２ｂを取り囲む外側のポテンシャル障壁をポテンシャル障壁Ｖｔｘと同等と扱って説明を行う。また図４に示すＦＤ１４は、説明のために、１組のＰＤ１２ａ及び１２ｂ、並びに、転送スイッチ１３ａ及び１３ｂに対応する１つのＦＤ１４を、左右に２つ重複して記載している。
【００４２】
図４（ａ１）に示すように、例えばＰＤ１２ａに入射する光量がＰＤ１２ｂよりも多く、ポテンシャル障壁Ｖａｂを超える電荷がＰＤ１２ａに発生した場合、ポテンシャル障壁Ｖａｂを超えたＰＤ１２ａの電荷は、ＰＤ１２ｂに流れ込む。なお、以下の説明では、ポテンシャル障壁Ｖａｂを超える電荷がＰＤに発生した状態を「サブピクセル飽和」と称することにする。
【００４３】
この図４（ａ１）に示す場合よりも更に多い光が入射すると、図４（ｂ１）に示すように、ＰＤ１２ｂもサブピクセル飽和に達すると、ＰＤ１２ａからの電荷の流入は止まる。
【００４４】
この図４（ｂ１）に示す場合よりも更に多い光が入射すると、図４（ｃ１）に示すように、ポテンシャル障壁Ｖｔｘに達するまで、それぞれのＰＤ１２ａ及び１２ｂにおいて発生電荷の蓄積が行われる。
【００４５】
なお、図４（ａ１）、図４（ｂ１）、図４（ｃ１）のＦＤ１４は、リセットスイッチ１７によってリセットされた状態であり、この際のＦＤ１４は、増幅ＭＯＳアンプ１５及び選択スイッチ１６を介して、リセット信号を出力している状態となる。
【００４６】
次いで、図４（ａ１）、図４（ｂ１）、図４（ｃ１）の状態から、転送パルス信号φＴＸａがオンすることにより、一部の電荷がＦＤ１４に転送されている状態となり、これを示したものが、それぞれ、図４（ａ２）、図４（ｂ２）、図４（ｃ２）である。
【００４７】
ここで、図４（ａ２）及び図４（ｂ２）では、ＰＤ１２ａに蓄積された電荷がＦＤ１４に転送される。これに対し、図４（ｃ２）では、ＰＤ１２ａに蓄積された電荷に加えて、先に読み出すことによりＰＤ１２ｂに蓄積された電荷のうち、ポテンシャル障壁Ｖａｂを超えた電荷がＦＤ１４に転送される。言い換えれば、ＰＤ１２ｂのサブピクセル飽和分の電荷量を残して、それ以外の全ての電荷がＦＤ１４に転送されている。なお、図４（ａ２）、図４（ｂ２）、図４（ｃ２）のとき、ＦＤ１４は、増幅ＭＯＳアンプ１５及び選択スイッチ１６を介して、転送信号Ａを出力している状態となる。
【００４８】
次いで、図４（ａ２）、図４（ｂ２）、図４（ｃ２）の状態から、転送パルス信号φＴＸａがオフし、転送パルス信号φＴＸｂがオンすることにより、残りの電荷がＦＤ１４に転送された状態が、それぞれ、図４（ａ３）、図４（ｂ３）、図４（ｃ３）である。
【００４９】
ここで、図４（ａ３）、図４（ｂ３）、図４（ｃ３）は、ともに、全ての電荷がＦＤ１４に転送されて加算された状態であり、この際のＦＤ１４は、増幅ＭＯＳアンプ１５及び選択スイッチ１６を介して、転送信号Ａ＋Ｂを出力している状態となる。
【００５０】
図５は、本発明の実施形態を示し、図２に示す画素１０への光の入射光量と、それに対応する列信号処理回路２０（ＡＤＣ回路２４）の出力値との関係の一例を示す特性図である。
【００５１】
画素１０から出力されたリセット信号は、ＣＤＳ回路２３によって基準電圧Ｖｃｌｍｐにクランプされる。その後、ＣＤＳ回路２３は、転送信号Ａとリセット信号との差分である撮像信号Ａと、転送信号Ａ＋Ｂとリセット信号との差分である撮像信号Ａ＋Ｂを、ＡＤＣ回路２４に対して出力する。なお、図５では、説明を簡単にするため、基準電圧ＶｃｌｍｐのＡＤ変換結果の出力値を０として扱っている。
【００５２】
そして、ＡＤＣ回路２４は、ＣＤＳ回路２３から入力されたアナログの各種の信号をデジタルの各種の信号に変換する。なお、ＡＤＣ回路２４には、上述したように、出力が可能な出力最大値Ｄｍａｘが設けられており、この出力最大値Ｄｍａｘに対応する入射光量を超える入力があった場合、出力される値は、出力最大値Ｄｍａｘにクリップされる。ここで、出力最大値Ｄｍａｘとは、例えば１４ｂｉｔのデジタル変換であれば１６３８３が出力最大値Ｄｍａｘである。
【００５３】
撮像信号Ａ＋Ｂの入出力特性は、入射光量に比例した電荷がＦＤ１４に転送され、その比例関係を保ったままＣＤＳ回路２３を経てＡＤＣ回路２４に入力されるため、図５に示すように出力最大値Ｄｍａｘにクリップされる光量に到達するまでは線形の性質を示す。
【００５４】
これに対して、撮像信号Ａの入出力特性は、図４を用いて上述したように、ＦＤ１４に転送される電荷が入射光量に比例しないため、挙動が撮像信号Ａ＋Ｂとは異なる。ここで、図５に示す入射光量が０〜Ｌ（ａ）の時、Ｌ（ａ）〜Ｌ（ｂ）の時、Ｌ（ｂ）〜の時の場合にそれぞれ分け、この入射光量Ｌ（ａ）及びＬ（ｂ）を以下のように定義する。
【００５５】
具体的に、入射光量Ｌ（ａ）は、図４（ａ１）に示すように、ＰＤ１２ａに入射する光量がＰＤ１２ｂよりも多く、ＰＤ１２ａが先にサブピクセル飽和に達し、ポテンシャル障壁Ｖａｂを超えた電荷がＰＤ１２ｂに流入し始める光量とする。また、入射光量Ｌ（ｂ）は、図４（ｂ１）に示すように、続いて、ＰＤ１２ｂがサブピクセル飽和に達し、ＰＤ１２ａからの電荷の流入が止まる光量とする。
【００５６】
ここで、入力光量が０〜Ｌ（ａ）の時には、図４（ａ２）のように、ＰＤ１２ａに入射した光量に応じた電荷量がＦＤ１４に転送されるため、ＰＤ１２ａの入射光量に比例した出力が得られる。
【００５７】
また、入力光量がＬ（ａ）〜Ｌ（ｂ）の時には、図４（ｂ２）のように、ＰＤ１２ａのサブピクセル飽和分の電荷量がＦＤ１４に転送されるため、入射光量に対し、一定の出力が得られる。
【００５８】
また、入力光量がＬ（ｂ）〜の時には、図４（ｃ２）のように、ＰＤ１２ａ及び１２ｂのポテンシャル障壁Ｖａｂを超えた分の電荷と、ＰＤ１２ａのサブピクセル飽和分の電荷量の合計量がＦＤ１４に転送される。この際、ＰＤ１２ａのサブピクセル飽和分の電荷量は一定であり、ポテンシャル障壁Ｖａｂを超えた分の電荷は、ＰＤ１２ａ及び１２ｂの双方に入射する光量に依存するので、得られる出力は、ＰＤ１２ａ及び１２ｂの入射光量に比例する。
【００５９】
ここで、ＡＤＣ回路２４の出力が、丁度、出力最大値Ｄｍａｘに達する入射光量を、撮像信号ＡについてはＭ（ａ）、撮像信号Ａ＋ＢについてはＭ（ａ＋ｂ）とすると、図４（ｃ１）の状態の入射光量Ｌ（ｃ）は、Ｍ（ａ＋ｂ）＜Ｌ（ｃ）＜Ｍ（ａ）と扱える。
【００６０】
よって、撮像信号Ａは、出力最大値Ｄｍａｘにクリップされることなく所望の値が出力されるが、一方で撮像信号Ａ＋Ｂは、ＡＤＣ回路２４のダイナミックレンジを超えてしまい、出力が出力最大値Ｄｍａｘにクリップされてしまうため、所望の値が取得できない。しかしながら、この時の撮像信号Ａ及びＡ＋Ｂの差分は、ＰＤ１２ｂのサブピクセル飽和分の電荷量に基づくものである。このため、本実施形態では、この特性を利用して、予めＰＤ１２ｂのサブピクセル飽和分の電荷量のみをＡＤ変換した出力値を記憶しておき、これを撮像信号ＡのＡＤ変換結果の出力値に足すことにより、撮像信号Ａ＋ＢのＡＤ変換結果の出力値を算出する。ここで、予めＰＤ１２ｂのサブピクセル飽和分の電荷量のみをＡＤ変換した出力値は、例えば、図５のＳ（ｂ）に相当するものである。
【００６１】
以上の点を踏まえて、本実施形態において、撮像信号Ａ＋ＢのＡＤ変換結果の出力値が出力最大値Ｄｍａｘに到達し、所望の値が得られない場合等の処理について説明する。
【００６２】
図６は、本発明の実施形態を示し、図１及び図２に示す補正部４０の機能構成の一例を示す図である。
【００６３】
この図６に示す補正部４０には、ＡＤＣ回路２４から出力された撮像信号Ａ＋Ｂと、ＡＤＣ回路２４から出力された撮像信号Ａが入力される。ここで、本実施形態においては、ＡＤＣ回路２４から出力された撮像信号Ａは、ＰＤ１２ａ（第１の光電変換部）に蓄積された電荷に基づく「第１の信号」に相当する。また、本実施形態においては、ＡＤＣ回路２４から出力された撮像信号Ａ＋Ｂは、１つの画素１０に形成された複数の光電変換部であるＰＤ１２ａ及びＰＤ１２ｂに蓄積された電荷に基づく「第２の信号」に相当する。また、本実施形態においては、例えば、図２の画素１０におけるＦＤ１４以降の後段の処理回路、及び、図２に示す列信号処理回路２０は、画素１０ごとに、上述した撮像信号Ａ（第１の信号）と、上述した撮像信号Ａ＋Ｂ（第２の信号）とを読み出して出力する「読み出し手段」に相当する。
【００６４】
図６に示すように、補正部４０は、信号分岐部４１、メモリ４２、加算部４３、及び、補正判定処理部４４を有して構成されている。
【００６５】
信号分岐部４１は、ＡＤＣ回路２４から入力された信号を、撮像信号Ａ（第１の信号６０１）と、撮像信号Ａ＋Ｂ（第２の信号６０２）とに分岐する。
【００６６】
メモリ４２は、１つの画素１０に形成された複数の光電変換部であるＰＤ１２ａ及びＰＤ１２ｂのうち、第１の光電変換部であるＰＤ１２ａを除くＰＤ１２ｂ（第２の光電変換部）のサブピクセル飽和分の電荷量をＡＤ変換した出力値を予め記憶する記憶手段である。ここで、このメモリ４２に記憶されている出力値は、「第２の光電変換部の飽和特性に基づく飽和特性値」に相当する。
【００６７】
加算部４３は、撮像信号Ａ（第１の信号６０１）の値と、メモリ４２に記憶されているＰＤ１２ｂのサブピクセル飽和分の電荷量をＡＤ変換した出力値（第２の光電変換部の飽和特性に基づく飽和特性値）を加算して、加算値を算出する。この加算値は、本実施形態においては、図５に示す撮像信号Ａ＋Ｓ（ｂ）に相当するものである。
【００６８】
補正判定処理部４４は、撮像信号Ａ＋Ｂ（第２の信号６０２）の値が所定の閾値である出力最大値Ｄｍａｘに達したか否かを判定する。そして、補正判定処理部４４は、撮像信号Ａ＋Ｂ（第２の信号６０２）の値が出力最大値Ｄｍａｘに達したと判定した場合、当該撮像信号Ａ＋Ｂ（第２の信号６０２）の値を加算部４３で算出された結果得られた加算値に置き換える補正をして信号出力を行う。また、補正判定処理部４４は、撮像信号Ａ＋Ｂ（第２の信号６０２）の値が出力最大値Ｄｍａｘに達していない（即ち、当該撮像信号Ａ＋Ｂの値が出力最大値Ｄｍａｘ未満）と判定した場合には、信号値の補正は行わずに当該撮像信号Ａ＋Ｂをそのまま出力する。
【００６９】
この補正判定処理部４４による上述した補正を行うことにより、図５に示すように、撮像信号Ａ＋Ｂの最大出力値は、出力最大値Ｄｍａｘから、出力最大値Ｄｍａｘ＋Ｓ（ｂ）に拡大され、それに対応する入射光量もＭ（ａ＋ｂ）からＭ（ａ）に向上する。なお、ＡＤＣ回路２４が出力最大値Ｄｍａｘ＝１６３８３の１４ｂｉｔデジタル変換の場合、補正部４０は、１５ｂｉｔにｂｉｔ拡張して出力する。この場合、補正部４０は、少なくとも内部的に、１５ｂｉｔのデータ処理を行える機能を有している必要がある。
【００７０】
図７は、本発明の実施形態に係る撮像装置１００の駆動方法を示し、図６に示す補正判定処理部４４において行われる処理手順の一例を示すフローチャートである。この図７に示すフローチャートの処理を開始する際には、ＡＤＣ回路２４を含む、上述した読み出し手段において、図６に示す撮像信号Ａ（第１の信号６０１）と撮像信号Ａ＋Ｂ（第２の信号６０２）の読み出し及び出力の工程が既に行われているものとする。
【００７１】
また、図７は、１つの画素１０からの１組の撮像信号Ａ（第１の信号６０１）及び撮像信号Ａ＋Ｂ（第２の信号６０２）に対する処理を示しているが、本実施形態においては、画素アレイ１０１に形成されている全ての画素１０の信号について行われるものとする。
【００７２】
まず、ステップＳ７０１において、補正判定処理部４４は、撮像信号Ａ＋ＢのＡＤ変換結果の出力値である第２の信号６０２の値が、所定の閾値である出力最大値Ｄｍａｘに達したか否かを判定する。
【００７３】
ステップＳ７０１の判定の結果、撮像信号Ａ＋ＢのＡＤ変換結果の出力値である第２の信号６０２の値が、所定の閾値である出力最大値Ｄｍａｘに達した場合には（Ｓ７０１／ＹＥＳ）、ステップＳ７０２に進む。
ステップＳ７０２に進むと、補正判定処理部４４は、出力最大値Ｄｍａｘに達した第２の信号６０２の値を、加算部４３において撮像信号ＡのＡＤ変換結果の出力値である第１の信号６０１の値とメモリ４２に記憶されているＰＤ１２ｂのサブピクセル飽和分の電荷量をＡＤ変換した出力値（第２の光電変換部の飽和特性に基づく飽和特性値）とを加算した結果得られた加算値に、置き換える補正をして信号出力を行う。このステップＳ７０２が終了した場合、当該１つの画素１０の信号に対する処理は終了となり、図７のフローチャートの処理が終了する。
【００７４】
一方、ステップＳ７０１の判定の結果、撮像信号Ａ＋ＢのＡＤ変換結果の出力値である第２の信号６０２の値が、所定の閾値である出力最大値Ｄｍａｘに達していない場合には（Ｓ７０１／ＮＯ）、ステップＳ７０３に進む。
ステップＳ７０３に進むと、補正判定処理部４４は、信号値の補正は行わずに、撮像信号Ａ＋ＢのＡＤ変換結果の出力値である第２の信号６０２の値をそのまま出力する。このステップＳ７０３が終了した場合、当該１つの画素１０の信号に対する処理は終了となり、図７のフローチャートの処理が終了する。
【００７５】
そして、本実施形態においては、画素アレイ１０１に形成されている全ての画素１０の信号について、図７に示すフローチャートの処理を行う。
【００７６】
なお、図６のメモリ４２に予め記憶しておくＰＤ１２ｂのサブピクセル飽和分の電荷量をＡＤ変換した出力値（第２の光電変換部の飽和特性に基づく飽和特性値）Ｓ（ｂ）は、別の手段で測定された値とすることができる。ここで、測定する手段とは、例えば、図５に示す入射光量がＬ（ｂ）〜Ｍ（ａ＋ｂ）の間となるような均一輝度面の被写体を撮影し、撮像信号Ａ＋Ｂと撮像信号Ａとの差分を算出することにより、上述したＳ（ｂ）を求めることができる。
【００７７】
また、例えば、図３に示すタイミングチャートのうち、時刻ｔ１〜時刻ｔ２の期間でも、転送パルス信号φＴＸａ（ｎ）も"Ｈ"とし、画素１０の全面が十分飽和する被写体を撮影することにより、上述したＳ（ｂ）を求めることもできる。この際、時刻ｔ１〜時刻ｔ２の期間でも、転送パルス信号φＴＸａ（ｎ）も"Ｈ"とすることにより、ＰＤ１２ａ及び１２ｂに蓄積されたポテンシャル障壁Ｖａｂを超える電荷と、ＰＤ１２ａに蓄積された電荷とは、時刻ｔ１〜時刻ｔ２の間に転送スイッチ１３ａ、リセットスイッチ１７を通して排出される。なお、ここでは、図３に示す時刻ｔ１〜時刻ｔ２の期間としたが、他にも、蓄積期間中にリセットパルス信号φＲＥＳ（ｎ）と転送パルス信号φＴＸａ（ｎ）を"Ｈ"として、ＰＤ１２ａ及び１２ｂに蓄積されたポテンシャル障壁Ｖａｂを超える電荷とＰＤ１２ａに蓄積された電荷とを常時排出させてもよい。
【００７８】
これらの動作によって、以降の読み出し動作で、ＰＤ１２ｂのサブピクセル飽和分のみの電荷量をＡＤ変換し、上述したＳ（ｂ）を取得することができる。そして、得られた上述したＳ（ｂ）をフレームメモリに格納することにより、これをメモリ４２として使用することが可能である。
【００７９】
ここでは、メモリ４２に、画素アレイ１０１に設けられた複数の画素１０における各画素ごとに、ＰＤ１２ｂのサブピクセル飽和分の電荷量をＡＤ変換した出力値（第２の光電変換部の飽和特性に基づく飽和特性値）Ｓ（ｂ）が記憶されている場合を考える。この場合、補正部４０は、メモリ４２から、図７のステップＳ７０１で肯定判定（Ｓ７０１／ＹＥＳ）された撮像信号Ａ＋Ｂ（第２の信号６０２）を出力した該当画素の上述したＳ（ｂ）を取得して、図７のステップＳ７０２における補正を行う態様を採る。
【００８０】
なお、本実施形態においては、この態様に限定されるものではなく、メモリ４２のメモリ容量の削減等の観点から、メモリ４２に記憶する上述したＳ（ｂ）を以下の変形例１及び変形例２としてもよい。
【００８１】
メモリ４２に記憶するＳ（ｂ）の変形例１は、当該Ｓ（ｂ）の値が、例えば、画素１０のレイアウト等のパターンに起因している場合を想定したものである。この場合、メモリ４２には、当該パターンに応じた所定の画素グループごとに、当該所定の画素グループを代表する１つのＳ（ｂ）を記憶する。この際、所定の画素グループを代表する１つのＳ（ｂ）としては、例えば、当該所定の画素グループを構成する画素１０のＳ（ｂ）の平均値を使用することができる。この場合、補正部４０は、メモリ４２から、図７のステップＳ７０１で肯定判定（Ｓ７０１／ＹＥＳ）された撮像信号Ａ＋Ｂ（第２の信号６０２）を出力した該当画素が属する所定の画素グループの上述したＳ（ｂ）を取得して、図７のステップＳ７０２における補正を行う態様を採る。
【００８２】
メモリ４２に記憶するＳ（ｂ）の変形例２は、画素アレイ１０１に設けられた全ての画素１０におけるＰＤ１２ｂのサブピクセル飽和分の電荷量をＡＤ変換した出力値Ｓ（ｂ）のバラつきが少なく、補正対象となる高輝度部で発生する光ショットノイズと比べて無視できる場合に有効なものである。この場合、メモリ４２には、画素アレイ１０１に設けられた全画素１０を代表する１つのＳ（ｂ）を記憶する。この際、全画素１０を代表する１つのＳ（ｂ）としては、例えば、全画素１０のＳ（ｂ）の平均値を使用することができる。この場合、補正部４０は、メモリ４２から、上述したＳ（ｂ）を取得して、図７のステップＳ７０２における補正を行う態様を採る。
【００８３】
上述した例では、補正判定処理部４４による補正判定処理の際に用いる所定の閾値として、出力最大値Ｄｍａｘを適用した例について説明を行ったが、本実施形態においてはこれに限定されるものではない。ここで、本実施形態においては、ＰＤ１２ａ及び１２ｂが共にサブピクセル飽和に達していれば、撮像信号Ａ＋Ｂを補正で求めることが可能である。したがって、本実施形態においては、所定の閾値は、出力最大値Ｄｍａｘに限らず、図５に示すＡＤ変換出力値がＳ（ａ＋ｂ）〜Ｄｍａｘの間であれば、任意に設定可能である。
【００８４】
また、上述した例では、ＦＤ１４に複数の光電変換部であるＰＤ１２ａ及び１２ｂの信号を続けて転送して加算した際に、ＡＤＣ回路２４が回路飽和となる場合を想定した例について説明したが、本実施形態においてはこれに限定されるものではない。例えば、ＣＤＳ回路２３が回路飽和となる等についても同様の効果が期待でき、この場合も、本実施形態に適用可能である。また。ＣＤＳ回路２３やＡＤＣ回路２４のダイナミックレンジには余裕があるが、代わりにＦＤ１４が飽和することも考えられる。ここで、ＦＤ１４の飽和とは、光電変換部であるＰＤ１２ａ及びＰＤ１２ｂの信号を転送した際に、完全電荷転送が不可能となる状況を指し、とりわけ転送信号Ａ＋ＢはＦＤ１４で加算して読み出すため、完全電荷転送ができず、正しく読み出せない可能性が高まる。この際、完全電荷転送が不可能となる場合のＦＤ１４の電圧をＶｆｄ、電圧ＶｆｄのＡＤ変換値をＳｆｄとおくと、補正部４０の補正判定基準である所定の閾値をＡＤ変換値Ｓｆｄとする。これにより、補正部４０は、撮像信号Ａ＋ＢがＡＤ変換値Ｓｆｄを超えていた場合に、上述した例と同様に撮像信号Ａから求めることが可能である。この例は、高感度撮影時のＳＮ向上のためにＦＤ１４の容量が小さく設計された撮像装置１００に対して有効であり、低感度撮影時に本実施形態の補正処理を行うことにより、高感度撮影時のＳＮ向上と低感度撮影時のダイナミックレンジ確保の双方に貢献できる。
【００８５】
本実施形態においては、１つの画素１０に設けられた複数のＰＤ１２ａ及び１２ｂのいずれかのＰＤ１２に飽和量以上の電荷が発生した場合に、他のＰＤ１２に優先的に漏れ出すようにＰＤ間のポテンシャル障壁を、他のポテンシャル障壁に対して低く設けている。このような構造とすることにより、画素１０の全でのＰＤ１２の信号が飽和した際に、いずれか１つのＰＤ１２（第１の光電変換部）の信号を読み出し、且つ、当該第１の光電変換部に相当するＰＤを除く他のＰＤ（第２の光電変換部）の飽和特性に基づく飽和特性値を予め記憶しておくことにより、当該全でのＰＤ１２の信号の加算値を算出することができる。
【００８６】
このため、上述した例では、１つの画素１０に２つの光電変換部であるＰＤ１２ａ及び１２ｂを設けた例について説明したが、本実施形態においては、１つの画素１０に３つ以上の光電変換部を設けた撮像装置１００にも適用可能である。ここでは、１つの画素１０に３つの光電変換部であるＰＤ１２ａ、ＰＤ１２ｂ及びＰＤ１２ｃを設けた場合の例について説明する。この場合、補正部４０は、上述した例を同様に、上述した第１の信号として撮像信号Ａを入力し、また、上述した第２の信号として撮像信号Ａ＋Ｂ＋Ｃを入力する。そして、この場合、メモリ４２は、１つの画素１０に形成された３つの光電変換部であるＰＤ１２ａ、ＰＤ１２ｂ及びＰＤ１２ｃのうち、第１の光電変換部であるＰＤ１２ａを除くＰＤ１２ｂ及びＰＤ１２ｃ（第２の光電変換部）のサブピクセル飽和分の電荷量をＡＤ変換した出力値を予め記憶する形態を採る。そして、補正判定処理部４４は、撮像信号Ａ＋Ｂ＋Ｃ（第２の信号）の値が所定の閾値に達したか否かを判定する。そして、補正判定処理部４４は、撮像信号Ａ＋Ｂ＋Ｃ（第２の信号）の値が所定の閾値に達したと判定した場合、当該撮像信号Ａ＋Ｂ＋Ｃ（第２の信号）の値を加算部４３で算出された結果得られた加算値に置き換える補正をして信号出力を行う形態を採る。この際、加算部４３は、撮像信号ＡのＡＤ変換結果の出力値である第１の信号６０１の値と、メモリ４２に記憶されているＰＤ１２ｂ及びＰＤ１２ｃのサブピクセル飽和分の電荷量をＡＤ変換した出力値（第２の光電変換部の飽和特性に基づく飽和特性値）とを加算する形態を採る。
１つの画素１０に４つ以上の光電変換部を設ける場合も、上述した１つの画素１０に３つの光電変換部を設ける場合と同様の手法により、第２の信号の信号値の補正処理を行うことができる。
【００８７】
本実施形態に係る撮像装置１００では、補正部４０は、撮像信号Ａ＋Ｂ（第２の信号）の値が所定の閾値に達した場合、当該第２の信号に係る画素である該当画素において、列信号処理回路２０から出力された撮像信号Ａ（第１の信号６０１）の値とメモリ４２に記憶されているＰＤ１２ｂ（第２の光電変換部）の飽和特性に基づく飽和特性値とを用いて（これらの値を加算して）、当該撮像信号Ａ＋Ｂ（第２の信号）の値を補正するようにしている。
かかる構成によれば、複数の光電変換部であるＰＤ１２ａ及びＰＤ１２ｂの信号を加算して読み出す際に、当該加算した以降の処理回路において適正な信号処理を行うことが可能となる。
【００８８】
（その他の実施形態）
本発明は、上述の実施形態の１以上の機能（例えば、図６に示す補正部４０の機能構成）を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
このプログラム及び当該プログラムを記憶したコンピュータ読み取り可能な記憶媒体は、本発明に含まれる。
【００８９】
なお、上述した本発明の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。即ち、本発明はその技術思想、または、その主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９０】
１０：画素、１１：マイクロレンズ、１２ａ，１２ｂ：フォトダイオード、２０：列信号処理回路、２１：垂直出力線、３０：画素制御回路、４０：補正部、１００：撮像装置１００、１０１：画素アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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