(57)【要約】【課題】ノイズ特性や感度特性を犠牲にすることなく行えるシェーディング補正を実現する。【解決手段】二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、を備え、複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する、ことを特徴とする固体撮像素子。【選択図】図７
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【特許請求の範囲】
【請求項１】
二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、
前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、
を備え、
複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する、
ことを特徴とする固体撮像素子。
【請求項２】
二次元配列の中心部の前記画素と周辺部の前記画素とで前記変換効率が相違する、請求項１に記載の固体撮像素子。
【請求項３】
前記第１画素と前記第２画素は、前記画素を構成するトランジスタ素子、フローティングディフュージョン及びメタル配線の少なくとも１つにおいて構造が相違する、
請求項１に記載の固体撮像素子。
【請求項４】
前記第１画素と前記第２画素は、前記メタル配線の形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、請求項３に記載の固体撮像素子。
【請求項５】
前記第１画素と前記第２画素は、前記トランジスタ素子のゲートの形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、請求項３に記載の固体撮像素子。
【請求項６】
前記第１画素と前記第２画素は、前記フローティングディフュージョンの形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、請求項３に記載の固体撮像素子。
【請求項７】
前記第１画素と前記第２画素は、前記トランジスタ素子のゲート絶縁膜厚みが相違する、請求項３に記載の固体撮像素子。
【請求項８】
前記第１画素と前記第２画素は、前記フローティングディフュージョンを構成する拡散層のＮ型不純物の濃度が相違する、請求項１に記載の固体撮像素子。
【請求項９】
二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、
前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、
を有し、
複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する固体撮像素子、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子及び電子機器に関する。
【背景技術】
【０００２】
従来、シェーディング補正は、アナログ／デジタル変換後の画像信号に対して行うことが一般的である。例えば、特許文献１には、画角位置毎のシェーディング補正量を規定した補正テーブルを予め作成して保持し、デジタル変換後の出力データに対し、前記補正テーブルを参照して行うデジタルゲイン補正により実現されるシェーディング補正について開示されている。
【０００３】
また、集光構造を利用して予め画素の出力値をコントロールしてシェーディング補正を行う技術についても開示がある（例えば、特許文献２）。特許文献２に開示された技術においては、オンチップレンズの集光効率（レンズ径等）を変更することによりシェーディング補正を行っている。具体的には、画素領域の中央部のように感度の高い光電変換領域に比べて画素領域の周辺部のように感度の高い光電変換領域の方の集光効率を低くすることにより、画素領域全体の感度を略均等に調整している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１７９７３５号公報
【特許文献２】特開２００５−１９７３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に記載の技術によれば、アナログ／デジタル変換後の画像信号に対して画角毎に係数をかけるデジタル処理によりシェーディング補正を行うことになる。例えば画角端に位置する画素が出力する画像信号が中央に位置する画素が出力する画像信号に対して１／２になるシェーディング（像高が低い中央画素ほど感度が高く、像高が高い周辺画素ほど感度が低い）を補正する場合、信号とノイズの関係は図２４に示すような関係となる。
【０００６】
なお、図２４に示す例では、飽和電子数を６０００ｅ−，アナログ／デジタル変換係数を０．３５ｍＶ／ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）、暗時ランダムノイズを１２０μＶ・ｒｍｓ（ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ  ｖａｌｕｅ）とした。また、Ｓ／Ｎ算出の基準信号を１２８倍ゲイン時（フルコードの１／１０の出力（６０００ｅ−／１２８／１０ ＝ ４．７ｅ−））としてある。
【０００７】
図２４（ａ）は、シェーディングを示している。同図においては、中央画素の出力が４．７ｅ−に対して、画角端画素の出力が２．３ｅ−となるシェーディングを想定している。図２４（ａ）に示す値がＳ／Ｎ算出時の「Ｓ」に相当する。
【０００８】
図２４（ｂ）は、画角内の光ショットノイズを示す。光ショットノイズは、図２４（ａ）に示す出力値の平方根に相当する。図２４（ｃ）は、暗時ノイズを示す。暗時ノイズは、何れの画素の出力にも同程度に重畳されるため、画角内で均一の値（２ｅ−）となっている。図２４（ｄ）は、光ショットノイズ、暗時ランダムノイズを合わせたトータルノイズの画角内分布である。トータルノイズの画角内分布は、両ノイズの二乗和の平方根になる。図２４（ｄ）に示す値がＳ／Ｎ算出時の「Ｎ」に相当する。
【０００９】
図２４（ｅ）は、図２４（ａ）に示す「Ｓ」及び図２４（ｄ）に示す「Ｎ」を用いて算出したＳ／Ｎ比（２０Ｌｏｇ（Ｓ／Ｎ））を示す。デジタル演算後の出力値が略均一になるようにデジタルゲイン補正を行った場合は、補正を行わない場合のＳ／Ｎ比と変わらない。そのため、像高が高い画素のＳ／Ｎ比の悪化が顕著である。
【００１０】
他方、上述した特許文献２に記載の技術では、オンチップレンズの集光効率の変更によってシェーディング補正を行うため、周辺画素に対して最高の集光効率を実現した場合、中央画素については最高の集光効率よりも劣る集光効率を適用することになる。例えば、画角端の画素の出力が中央の画素の出力に対して１／２になるシェーディングを補正する場合、中央の画素のオンチップレンズの集光効率は、最高の集光効率を適用した場合の半分の集光効率となり、中央の画素の信号が半分になってＳ／Ｎ比において大きな損をすることになる。
【００１１】
本技術は、前記課題に鑑みてなされたもので、ノイズ特性や感度特性を犠牲にすることなく行えるシェーディング補正を提案するものである。
【課題を解決するための手段】
【００１２】
本技術の態様の１つは、二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、を備え、複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する、ことを特徴とする固体撮像素子である。
【００１３】
なお、以上説明した固体撮像素子や撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記固体撮像素子や撮像装置を備える撮像システムとしても実現可能である。
【発明の効果】
【００１４】
本技術によれば、ノイズ特性や感度特性を犠牲にすることなく行えるシェーディング補正を実現することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１５】
【図１】固体撮像素子の構成を示すブロック図である。
【図２】画素の回路構成を説明する図である。
【図３】ＡＤ変換部の構成を示す図である。
【図４】固体撮像素子の要部構造を断面的に示した図である。
【図５】固体撮像素子の画素の構造の一例を示す図である。
【図６】本実施形態に係るシェーディング補正の効果を説明する図である。
【図７】ＦＤ配線の配線幅調整により行うＥＶ変換効率の調整を説明する図である。
【図８】同層配線の配線幅調整により行うＥＶ変換効率の調整を説明する図である。
【図９】ＦＤ配線と同層配線の位置関係調整により行うＥＶ変換効率の調整を説明する図である。
【図１０】同層配線のレイアウト調整により行うＥＶ変換効率の調整を説明する図である。
【図１１】異層配線の配線幅調整により行うＥＶ変換効率の調整を説明する図である。
【図１２】異層配線のレイアウト調整により行うＥＶ変換効率の調整を説明する図である。
【図１３】ＦＤ配線を異層へ移動して行うＥＶ変換効率の調整を説明する図である。
【図１４】増幅トランジスタのサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図１５】転送ゲート電極のサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図１６】リセットトランジスタ、選択トランジスタの位置調整により行うＥＶ変換効率の調整を説明する図である。
【図１７】リセットゲート電極及び選択ゲート電極のサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図１８】増幅トランジスタのチャネルサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図１９】フローティングディフュージョンの第１領域のサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図２０】フローティングディフュージョンＦＤの第２領域のサイズ調整により行うＥＶ変換効率の調整を説明する図である。
【図２１】増幅トランジスタのゲート絶縁膜の厚み調整により行うＥＶ変換効率の調整を説明する図である。
【図２２】固体撮像素子の製造方法の概略流れを示す図である。
【図２３】撮像装置の構成を示すブロック図である。
【図２４】従来のシェーディング補正を説明する図である。
【発明を実施するための形態】
【００１６】
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
【００１７】
（１）第１の実施形態：
図１は、固体撮像素子１００の構成を示すブロック図である。本実施形態では、固体撮像装置として、Ｘ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。以下、図１を参照しつつＣＭＯＳイメージセンサとしての固体撮像装置の具体的な一例について説明する。
【００１８】
図１において、固体撮像素子１００は、画素部１２１、垂直駆動部１２２、アナログ／デジタル変換部１２３（ＡＤ変換部１２３）、参照信号生成部１２４、水平駆動部１２５、通信・タイミング制御部１２６及び信号処理部１２７を備えている。
【００１９】
画素部１２１には、光電変換部としてのフォトダイオードを含む複数の画素ＰＸが二次元配列されている。画素部１２１の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けられる。なお、画素ＰＸの具体的な回路構成については後述する。
【００２０】
画素部１２１には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、長さ方向が図の左右方向（画素行の画素配列方向／水平方向）に沿うように配線され、図の上下方向に等間隔で配置されている。垂直信号線ＶＳＬｍは、長さ方向が図の上下方向（画素列の画素配列方向／垂直方向）に沿うように配線され、図の左右方向に等間隔で配置されている。
【００２１】
画素駆動線ＨＳＬｎの一端は、垂直駆動部１２２の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍは各列の画素ＰＸに接続されており、その一端は、ＡＤ変換部１２３に接続されている。垂直駆動部１２２や水平駆動部１２５は、通信・タイミング制御部１２６の制御の下、画素部１２１を構成する各画素ＰＸからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な接続については、画素ＰＸの説明とともに後述する。
【００２２】
通信・タイミング制御部１２６は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１００の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１００の内部情報を含むデータを外部へ出力する。
【００２３】
通信・タイミング制御部１２６は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部１２２、水平駆動部１２５、ＡＤ変換部１２３、参照信号生成部１２４、信号処理部１２７、等）に供給する。
【００２４】
垂直駆動部１２２は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部１２２は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。
【００２５】
垂直駆動部１２２は、読み出し走査と掃き出し走査が可能である。
読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００２６】
掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００２７】
水平駆動部１２５は、通信・タイミング制御部１２６の出力するクロックに同期してＡＤ変換部１２３を構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部１２３は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部１２５の制御に従って水平信号線Ｌｔｒｆに出力する。
【００２８】
水平駆動部１２５は、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部１２３の個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。
【００２９】
このようにしてＡＤ変換部１２３から出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部１２７へ入力される。信号処理部１２７は、画素部１２１からＡＤ変換部１２３を経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。
【００３０】
また、信号処理部１２７は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１００の外部に出力される。
【００３１】
参照信号生成部１２４は、ＤＡＣ（Ｄｉｇｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を備えており、通信・タイミング制御部１２６から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐを生成する。参照信号Ｖｒａｍｐは、通信・タイミング制御部１２６から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部１２３の個々のＡＤＣ回路に供給される。
【００３２】
ＡＤ変換部１２３は、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間に参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧（画素電圧）との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログの画素電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部１２３の具体例については後述する。
【００３３】
図２は、画素ＰＸの回路構成を説明する図である。
【００３４】
同図には一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素ＰＸは、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ）を備えている。
【００３５】
フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＧのドレインに接続される。
【００３６】
画素ＰＸには、垂直駆動部１２２のリセット信号生成回路や各種ドライバから、信号Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００３７】
転送トランジスタＴＧのゲートには、転送ゲート信号を伝送するための信号線Ｌｔｒｇが接続される。転送トランジスタＴＧのドレインは、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＰのゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００３８】
転送トランジスタＴＧは、ゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００３９】
リセットトランジスタＲＳＴのゲートには、リセット信号を伝送するための信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＲＳＴは、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＲＳＴはオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。
【００４０】
増幅トランジスタＡＭＰは、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＳＥＬのドレインに接続されている。
【００４１】
選択トランジスタＳＥＬは、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬｍに接続される。選択トランジスタＳＥＬは、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００４２】
選択トランジスタＳＥＬがオンすると、増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧を垂直信号線ＶＳＬｍに出力する。垂直信号線ＶＳＬｍを通じて各画素ＰＸから出力された電圧は、ＡＤ変換部１２３に入力される。
【００４３】
なお、画素ＰＸの回路構成は、図２に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。例えば、他の４トランジスタ方式の構成としては、増幅トランジスタＡＭＰと定電圧源ＶＤＤとの間に選択トランジスタＳＥＬを配置した構成が挙げられる。
【００４４】
図３は、ＡＤ変換部１２３の構成を示す図である。同図に示すように、ＡＤ変換部１２３を構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器１２３ａやカウンタ１２３ｂと、ラッチ１２３ｃを備えている。
【００４５】
比較器１２３ａは、２つの入力端子Ｔ１，Ｔ２と１つの出力端子Ｔ３を備えている。一方の入力端子Ｔ１は、参照信号生成部１２４から参照信号Ｖｒａｍｐを入力され、他方の入力端子Ｔ２は、画素ＰＸから垂直信号線ＶＳＬｍを通して出力されるアナログの画素信号（以下、画素信号Ｖｖｓｌと記載する。）を入力されている。
【００４６】
比較器１２３ａは、これら参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌを比較する。比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌの大小関係が入れ替わると、出力端子Ｔ３の出力が、ハイレベルとローレベルの間で反転する。
【００４７】
カウンタ１２３ｂは、通信・タイミング制御部１２６からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、通信・タイミング制御部１２６の出力する制御信号（例えば、クロック信号ＣＬＫの入力有無等）と比較器１２３ａの出力反転とに基づいて特定する。
【００４８】
また、カウンタ１２３ｂは、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡＤ変換する。具体的には、カウンタ１２３ｂは、通信・タイミング制御部１２６の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間はダウンカウントを行う。そして、このダウンカウントにより得られたカウント値を初期値とし、垂直信号線ＶＳＬｍから画素信号に相当するアナログ信号が出力されている間にアップカウントを行う。
【００４９】
このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値となる。すなわち、垂直信号線ＶＳＬｍを通して画素ＰＸからＡＤ変換部１２３へ入力されたアナログの画素信号に相当するデジタル値をリセット成分によって較正した値となる。
【００５０】
カウンタ１２３ｂが生成したデジタル値はラッチ１２３ｃに記憶され、水平走査部の制御に従って順次にラッチ１２３ｃから出力され、水平信号線Ｌｔｒｆを介して信号処理部１２７へ出力される。
【００５１】
図４は、固体撮像素子１００の要部構造を断面的に示した図である。なお、本実施形態では、裏面照射型のＣＭＯＳイメージセンサを例に取り説明を行うが、表面照射型のＣＭＯＳイメージセンサであってもむろん構わない。
【００５２】
同図に示す固体撮像素子１００は、裏面照射型のＣＭＯＳイメージセンサであり、例えば、シリコンによる半導体基板２００に複数の画素ＰＸが配列された画素領域２１０（いわゆる、撮像領域）と、画素領域２１０の周辺に配置された周辺回路部（不図示）とを形成して構成される。
【００５３】
画素トランジスタは、基板表面２００Ａの側に形成され、図４ではゲート電極２１２を示して模式的に画素トランジスタの存在を示している。各フォトダイオードＰＤは不純物拡散層による素子分離領域２１３で分離される。
【００５４】
半導体基板２００の画素トランジスタが形成された表面側に層間絶縁膜２１５を介して複数の配線２１４を形成した配線層２３０が形成される。従って、裏面照射型では、配線２１４はフォトダイオードＰＤの位置に関係なく形成することができる。
【００５５】
半導体基板２００のフォトダイオードＰＤが臨む裏面２００Ｂ上には、平坦化膜２１７が形成され、平坦化膜２１７の上面には、フォトダイオードＰＤそれぞれに対応するようにカラーフィルタ２１８が形成される。本実施形態においては、カラーフィルタ２１８として、赤、緑、青の３原色をベイヤー配列した構成を例に取って説明を行う。
【００５６】
カラーフィルタ２１８は、例えば、赤、青、緑の３原色で構成され、赤カラーフィルタ２１８Ｒは、可視光領域の長波長域の赤色光（約６００〜７００ｎｍ）を透光しつつ、赤色光以外の光を吸収する赤色材を含有して構成され、緑カラーフィルタ２１８Ｇは、可視光領域の中波長域の緑色光（約５００〜６００ｎｍ）を透光しつつ、緑色光以外の光を吸収する緑色材を含有して構成され、青カラーフィルタ２１８Ｂは、可視光領域の短波長領域の青色光（約４００〜５００ｎｍ）を透光しつつ、青色光以外の光を吸収する青色材を含有して構成される。カラーフィルタ２１８の上面には、フォトダイオードＰＤそれぞれに対応するようにマイクロレンズ２１９が形成される。
【００５７】
マイクロレンズ２１９は、図４に示すように、半導体基板２００の裏面２００Ｂ側であって、カラーフィルタ２１８の上方に設けられている。マイクロレンズ２１９は、画素領域２１０に配列された複数のフォトダイオードＰＤに対応するように、複数が、同一形状で配置されている。マイクロレンズ２１９は、受光面ＪＳからカラーフィルタ２１８の側へ向かう方向において、中心が縁よりも厚く形成された凸型レンズであって、入射光を各フォトダイオードＰＤの受光面の略中心へ集光して透過するように構成されている。
【００５８】
このように、カラーフィルタ２１８およびマイクロレンズ２１９は画素ＰＸ毎に設けられており、集光レンズ１１１からの入射光が、マイクロレンズ２１９およびカラーフィルタ２１８を介して、対応するフォトダイオードＰＤの受光面に入射される。
【００５９】
図５は、固体撮像素子１００の画素ＰＸの構造の一例を示す図である。図５（ａ）は、画素ＰＸの要部を示す概略平面図、図５（ｂ）は、図５（ａ）に示すＸ−Ｘ線に沿う断面図、図５（ｃ）は、図５（ａ）に示すＹ−Ｙ線に沿う断面図である。
【００６０】
図５には、各画素ＰＸのフォトダイオード１つ毎にフローティングディフュージョンを設ける構成を示してあるが、１つのフローティングディフュージョンを共有する画素の数は様々に変更可能であり、例えば４つのフォトダイオードで１つのフローティングディフュージョンを共有する４画素共有構成や２つのフォトダイオードで１つのフローティングディフュージョンを共有する２画素共有構成としてもよい。２画素共有構成や４画素共有構成の場合、転送トランジスタはフォトダイオード毎に１つずつ設けられ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタは共有単位毎に１つずつ設けられる。
【００６１】
固体撮像素子１００の厚み方向において、画素ＰＸは、半導体基板２００の上に配線層２３０を積層して形成した構造である。
【００６２】
配線層２３０は、半導体基板２００側から順に、画素トランジスタ（転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ）のゲート電極が形成されるゲート層２３１、ゲート層２３１よりも上層に設けられるメタル配線が形成される第１メタル層２３２、第１メタル層２３２よりも上層に設けられるメタル配線が形成される第２メタル層２３３、半導体基板２００やゲート層２３１と第１メタル層２３２との間に設けられる第１層間絶縁層２３４、第１メタル層２３２と第２メタル層２３３との間に設けられる第２層間絶縁層２３５、を含んで構成される。ゲート電極やフローティングディフュージョンＦＤと第１メタル層２３２のメタル配線との間を接続するコンタクトは第１層間絶縁層２３４を貫通して形成され、第２メタル層２３３のメタル配線と第１メタル層２３２のメタル配線との間を接続する貫通電極は第２層間絶縁層２３５を貫通して形成される。
【００６３】
半導体基板２００には、配線層２３０寄りの部位にＰ型のウェル領域２０１が形成されている。ウェル領域２０１には、フォトダイオードＰＤ、フローティングディフュージョンＦＤ及びトランジスタ素子としての各種画素トランジスタのソース／ドレイン領域が形成される。なお、画素トランジスタのゲート電極は、半導体基板２００との間に不図示のゲート絶縁膜を挟んで配線層２３０側に形成される。
【００６４】
フォトダイオードＰＤは、ウェル領域２０１の表面寄りの部位に形成される高不純物濃度のＰ型半導体領域と、このＰ型半導体領域の奥側に隣接してウェル領域２０１内に形成されるＮ型半導体領域とにより構成されるＰＮ接合を有する。
【００６５】
フローティングディフュージョンＦＤは、ウェル領域２０１内に高不純物濃度のＮ型半導体領域として形成される。本実施形態では、フローティングディフュージョンＦＤは、平面視において、フォトダイオードＰＤの形成領域を挟んで一方側に形成される第１領域ＦＤ１と、フォトダイオードＰＤの形成領域を挟んで他方側に形成される第２領域ＦＤ２とを有する。フォトダイオードＰＤと第１領域ＦＤ１と第２領域ＦＤ２はウェル領域２０１において互いに離間して形成されている。フォトダイオードＰＤの形成領域を挟んで第２領域ＦＤ２と同じ側には、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが形成されている。
【００６６】
第１領域ＦＤ１は転送トランジスタＴＧを介してフォトダイオードＰＤに接続されている。第１領域ＦＤ１と第２領域ＦＤ２はコンタクトＣｔ１、Ｃｔ２，Ｃｔ３及び第１メタル層２３２に形成されるメタル配線としてのＦＤ配線Ｌ０を介して増幅ゲート電極Ｇａｍｐに接続されている。なお、図に示すＦＤ配線Ｌ０は途中に３股分岐構造を有するが、分岐構造を設けず、コンタクトＣｔ１、Ｃｔ２，Ｃｔ３の何れか２つを互いに接続する２つの配線の組み合わせで構成してもよい。また、フローティングディフュージョンＦＤを第２領域ＦＤ２のみで構成し、第２領域ＦＤ２とフォトダイオードＰＤの間を転送トランジスタＴＧを介して接続し、第２領域ＦＤ２と増幅ゲート電極Ｇａｍｐを接続する配線のみでＦＤ配線Ｌ０を構成してもよい。
【００６７】
転送トランジスタＴＧは、フローティングディフュージョンＦＤとフォトダイオードＰＤの間に設けられる。転送トランジスタＴＧのゲート電極である転送ゲート電極Ｇｔｇは、フローティングディフュージョンＦＤとフォトダイオードＰＤの間のウェル領域２０１の上層のゲート層２３１に形成される。転送ゲート電極Ｇｔｇは、不図示のゲート絶縁膜を介して、フローティングディフュージョンＦＤとフォトダイオードＰＤの間のウェル領域２０１を覆うように設けられている。
【００６８】
リセットトランジスタＲＳＴは、第２領域ＦＤ２と定電圧部ＶＤＤの間に設けられる。定電圧部ＶＤＤは、ウェル領域２０１内に高不純物濃度のＮ型半導体領域として形成され、リセットトランジスタＲＳＴのドレイン及び増幅トランジスタＡＭＰのドレインも兼ねる。リセットトランジスタＲＳＴのゲート電極であるリセットゲート電極Ｇｒｓｔは、第２領域ＦＤ２と定電圧部ＶＤＤの間のウェル領域２０１の上層のゲート層２３１に形成される。リセットゲート電極Ｇｒｓｔは、不図示のゲート絶縁膜を介して、第２領域ＦＤ２と定電圧部ＶＤＤの間のウェル領域２０１を覆うようにゲート層２３１に設けられている。定電圧部ＶＤＤは、不図示のコンタクトやメタル配線、ビア等を介して定電圧源ＶＤＤに接続されている。
【００６９】
増幅トランジスタＡＭＰは、定電圧部ＶＤＤと拡散層２０２の間に設けられる。拡散層２０２は、ウェル領域２０１内に高不純物濃度のＮ型半導体領域として形成され、リセットトランジスタＲＳＴのソース及び選択トランジスタＳＥＬのドレインも兼ねる。定電圧部ＶＤＤと拡散層２０２の間のウェル領域２０１の上層には、ゲート層２３１に増幅ゲート電極Ｇａｍｐが形成される。増幅ゲート電極Ｇａｍｐは、不図示のゲート絶縁膜を介して、定電圧部ＶＤＤと拡散層２０２の間のウェル領域２０１を覆うようにゲート層２３１に設けられている。
【００７０】
選択トランジスタＳＥＬは、拡散層２０２と拡散層２０３の間に設けられる。拡散層２０３は、ウェル領域２０１内に高不純物濃度のＮ型半導体領域として形成されており、選択トランジスタＳＥＬのソースを構成する。拡散層２０２と拡散層２０３の間のウェル領域２０１の上層のゲート層２３１には選択ゲート電極Ｇｓｅｌが形成される。選択ゲート電極Ｇｓｅｌは、不図示のゲート絶縁膜を介して、拡散層２０２と拡散層２０３の間のウェル領域２０１を覆うようにゲート層２３１に設けられている。拡散層２０３は、不図示のコンタクトやメタル配線、ビア等を介して垂直信号線ＶＳＬｍに接続されている。
【００７１】
その他、同じ画素ＰＸ内に配設されるＦＤ配線Ｌ０以外のメタル配線のうち、第１メタル層２３２に形成される配線を同層配線Ｌ１と呼び、第２メタル層２３３に形成される配線を異層配線Ｌ２と呼ぶことにする。
【００７２】
以上のように、固体撮像素子１００を構成する画素ＰＸは、フォトダイオードＰＤで発生する電子を、画素トランジスタ及びフローティングディフュージョンＦＤ及びＦＤ配線Ｌ０を介して出力し、アナログ電圧として出力する構成となっている。垂直信号線ＶＳＬｍに出力されたアナログ電圧は、上述したＡＤ変換部１２３においてデジタル信号に変換される。
【００７３】
ここで、固体撮像素子１００は、フォトダイオードＰＤが出力する単位量電子をアナログ電圧へ変換する変換効率（以下、ＥＶ変換効率と記載する。）が互いに異なる画素ＰＸを含んで構成される。例えば、固体撮像素子１００を構成する各画素ＰＸは、光学系や撮像系の特性に起因する入射光強度の違い（以下、輝度ムラと記載する）があり、各画素ＰＸはこの輝度ムラに応じて調整されたＥＶ変換効率を有する。すなわち、輝度ムラにより感度低下する画素ＰＸについてＥＶ変換効率を上昇させたり、輝度ムラにより感度向上する画素ＰＸについてＥＶ変換効率を低下させたりする。
【００７４】
より具体的な一例としては、画素領域２１０の中心部に位置する第１画素としての画素ＰＸ１と周辺部に位置する第２画素としての画素ＰＸ２とでＥＶ変換効率を相違させることが考えられる。すなわち、画素領域２１０の周辺部に位置する画素ＰＸ２は、一般的に、画素領域２１０の中心部に位置する画素ＰＸ１に比べて入射光強度が低いため、画素ＰＸ２のＥＶ変換効率を上昇させたり、画素ＰＸ１のＥＶ変換効率を低下させたりすることで、画素ＰＸ２の感度と画素ＰＸ１の感度とを近づけることができる。
【００７５】
ＥＶ変換効率の調整方法としては、画素ＰＸを構成する転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、フローティングディフュージョンＦＤ及びメタル配線の少なくとも１つにおける構造や特性を調整することにより行う。転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、フローティングディフュージョンＦＤ及びメタル配線の構造を変更すると、画素ＰＸ内のフローティングディフュージョンＦＤの容量（以下、「ＦＤ容量」と記載する。）が変化し、画素ＰＸのＥＶ変換効率が変化する。すなわち、画素ＰＸ内のＦＤ容量が減少するとＥＶ変換効率が向上し、ＦＤ容量が増大するとＥＶ変換効率が低下する。また、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、フローティングディフュージョンＦＤ及びメタル配線の特性を変更すると、画素ＰＸのＥＶ変換効率が変化する。
【００７６】
このように、画素ＰＸのＥＶ変換効率の調整を利用してシェーディング補正を行った場合の感度特性やノイズ特性は、図６に示すようになる。なお、同図には、上述した図２４に示した従来のシェーディング補正の場合のデータを「シェーディング補正前」として対比して示してある。
【００７７】
図６に示す例では、ＥＶ変換効率を、シェーディングに合わせて、中央から画角端へ向けて６０μＶ／ｅ−から１２０ｕＶ／ｅ−へと段階的に変えている。なお、同図に示す例では、図２４に示す例と同様に、飽和電子数を６０００ｅ−，アナログ／デジタル変換係数を０．３５ｍＶ／ＬＳＢ、暗時ランダムノイズを１２０μＶ・ｒｍｓ，シェーディングを中央に対し画角端の出力が１／２、Ｓ／Ｎ算出の基準信号を１２８倍ゲイン時（フルコードの１／１０の出力（６０００ｅ−／１２８／１０ ＝ ４．７ｅ−）としてある。
【００７８】
図６（ａ）は、シェーディングを示す図である。同図に示すように、中央画素の出力が４．７ｅ−に対して、画角端画素の出力は２．３ｅ−となっているシェーディングを想定する。この値がＳ／Ｎ算出時の「Ｓ」に相当する。
【００７９】
図６（ｂ）は、画角内の光ショットノイズであり、図６（ａ）に示す出力値の平方根に相当する。図６（ｃ）は、暗時ノイズを示す図である。上述したように、ＥＶ変換効率を中央から画角端へ向けて６０μＶ／ｅ−から１２０ｕＶ／ｅ−へと段階的に変えているため、暗時ノイズ（ｅ−）は、画角内で均一に発生するノイズ（１２０μＶ・ｒｍｓ）に対し、電子数表記で、中央画素では２ｅ−、画角端画素では１ｅ−となる。図６（ｄ）は、光ショットノイズ、暗時ランダムノイズを合わせたトータルノイズの画角内分布である。トータルノイズの画角内分布は、両ノイズの二乗和の平方根になる。この値がＳ／Ｎ算出時の「Ｎ」になる。図６（ｄ）から、画角端のトータルノイズが従来に比べて減少していることが分かる。
【００８０】
図６（ｅ）は、図６（ａ）に示す「Ｓ」及び図６（ｄ）に示す「Ｎ」を用いて算出したＳ／Ｎ比（２０Ｌｏｇ（Ｓ／Ｎ））を示す。図６（ｅ）に示す例では、画角端のＳ／Ｎ比が１．８ｄＢ向上している。このように、本実施形態に係るシェーディング補正によれば、シェーディングに合わせて画素のＥＶ変換効率を調整して実現しているので、暗時ノイズ（ＬＳＢ・ｒｍｓ）が増大する事がない。また、集光構造を利用したシェーディング補正のように、画素領域中央の信号量の減少を伴うこともない。従って、シェーディング補正に伴う画質（Ｓ／Ｎ比）の悪化がない。
【００８１】
以下、ＥＶ変換効率の調整方法について具体例を説明する。図７〜図２１は、ＥＶ変換効率の調整方法を説明する図であり、図５に示す画素構造と比較して何れかの部位の構造又は特性を画素毎に調整してＥＶ変換効率を調整してある。なお、構造又は特性を調整する単位は画素に限らず、画素領域２１０をエリア分割してエリア単位である一定の同じ構造又は特性となるように調整してもよい。
【００８２】
図７は、ＦＤ配線Ｌ０の配線幅を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べてＦＤ配線Ｌ０の配線幅を太くしてある。ＦＤ配線Ｌ０の配線幅を太くすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。逆に、ＦＤ配線Ｌ０の配線幅を細くすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。
【００８３】
図８は、同層配線Ｌ１の配線幅を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて同層配線Ｌ１の配線幅を太くしてある。同層配線Ｌ１の配線幅を太くすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。逆に、同層配線Ｌ１の配線幅を細くすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。
【００８４】
図９は、ＦＤ配線Ｌ０と同層配線Ｌ１の位置関係を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べてＦＤ配線Ｌ０と同層配線Ｌ１の配線間距離を接近してある。ＦＤ配線Ｌ０と同層配線Ｌ１の配線間距離を接近させると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。逆に、ＦＤ配線Ｌ０と同層配線Ｌ１の配線間距離を離間させると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。
【００８５】
図１０は、同層配線Ｌ１のレイアウトを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて同層配線Ｌ１に枝配線を追加してある。同層配線Ｌ１に枝配線を追加すると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００８６】
図１１は、異層配線Ｌ２の配線幅を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて異層配線Ｌ２の配線幅を太くしてある。異層配線Ｌ２の配線幅を太くすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。逆に、異層配線Ｌ２の配線幅を細くすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。
【００８７】
図１２は、異層配線Ｌ２のレイアウトを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて異層配線Ｌ２に枝配線を追加してある。異層配線Ｌ２に枝配線を追加すると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００８８】
図１３は、ＥＶ変換効率の調整が必要な画素についてＦＤ配線Ｌ０を配線密度が異なる異層に移動してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造におけるＦＤ配線Ｌ０が形成される層に比べて、配線密度が低い層（半導体基板２００に近い層）に移動してＦＤ配線Ｌ０を形成してある。ＦＤ配線Ｌ０を配線密度の低い層に移動して形成すると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、ＦＤ配線Ｌ０を配線密度の高い層に移動して形成すると画素ＰＸ内のＦＤ容量が増加してＥＶ変換効率を低下させることができる。
【００８９】
図１４は、増幅トランジスタＡＭＰのサイズ（増幅ゲート電極Ｇａｍｐのサイズ）を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて、増幅トランジスタＡＭＰのサイズ（増幅ゲート電極Ｇａｍｐのサイズ）を小さくしてある。増幅トランジスタＡＭＰのサイズ（増幅ゲート電極Ｇａｍｐのサイズ）を小さくすると選択トランジスタＳＥＬと増幅トランジスタＡＭＰの間の容量が低下し、リセットトランジスタＲＳＴと増幅トランジスタＡＭＰの間の容量が低下し、増幅トランジスタＡＭＰと他のノード配線間容量が低下するため、画素ＰＸ内のＦＤ容量が低下して、ＥＶ変換効率を向上させることができる。逆に、増幅トランジスタＡＭＰのサイズ（増幅ゲート電極Ｇａｍｐのサイズ）を大きくすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９０】
図１５は、転送ゲート電極Ｇｔｇのサイズを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて転送ゲート電極Ｇｔｇのサイズ（フォトダイオードＰＤとフローティングディフュージョンＦＤとの隙間を接続する方向の幅）を小さくしてある。この例では転送ゲート電極Ｇｔｇのサイズを小さくするとフローティングディフュージョンＦＤの第１領域ＦＤ１の面積を拡大でき、ＦＤ拡散容量が増大し、ＥＶ変換効率を低下させることができる。逆に、転送ゲート電極Ｇｔｇのサイズを大きくするとフローティングディフュージョンＦＤの第１領域ＦＤ１の面積が縮小し、ＦＤ拡散容量が低下してＥＶ変換効率を向上させることができる。
【００９１】
図１６は、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬの位置を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて増幅トランジスタＡＭＰとの距離が広がるように、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬの位置を変更してある。増幅トランジスタＡＭＰとリセットトランジスタＲＳＴや選択トランジスタＳＥＬとの距離が広がると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、増幅トランジスタＡＭＰとリセットトランジスタＲＳＴや選択トランジスタＳＥＬとの距離が近づくと画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９２】
図１７は、リセットゲート電極Ｇｒｓｔ及び選択ゲート電極Ｇｓｅｌのサイズを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べてリセットゲート電極Ｇｒｓｔや選択ゲート電極Ｇｓｅｌのサイズを小さく（特に、増幅トランジスタＡＭＰとの距離が広がるように）してある。リセットゲート電極Ｇｒｓｔや選択ゲート電極Ｇｓｅｌのサイズを小さくすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、リセットゲート電極Ｇｒｓｔや選択ゲート電極Ｇｓｅｌのサイズを大きくすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９３】
図１８は、増幅トランジスタＡＭＰのチャネルサイズ（Ｗ長）を画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて増幅トランジスタＡＭＰのチャネルサイズが小さくなるようにしてある。増幅トランジスタＡＭＰのチャネルサイズを小さくすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、増幅トランジスタＡＭＰのチャネルサイズを大きくすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９４】
図１９は、フローティングディフュージョンＦＤの第１領域ＦＤ１のサイズを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて、第１領域ＦＤ１のサイズを縮小してある。第１領域ＦＤ１のサイズを縮小すると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、第１領域ＦＤ１のサイズを拡張すると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９５】
図２０は、フローティングディフュージョンＦＤの第２領域ＦＤ２のサイズを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて、第２領域ＦＤ２のサイズを縮小してある。第２領域ＦＤ２のサイズを縮小すると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、第２領域ＦＤ２のサイズを拡張すると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９６】
図２１は、増幅トランジスタＡＭＰのゲート絶縁膜の厚みを画素毎に調整してＥＶ変換効率を調整する例である。同図では、図５に示す画素構造に比べて、増幅トランジスタＡＭＰのゲート絶縁膜の厚みを厚く形成してある。増幅トランジスタＡＭＰのゲート絶縁膜の厚みを厚くすると画素ＰＸ内のＦＤ容量が低下するため、ＥＶ変換効率を向上させることができる。逆に、増幅トランジスタＡＭＰのゲート絶縁膜の厚みを薄くすると画素ＰＸ内のＦＤ容量が増大するため、ＥＶ変換効率を低下させることができる。
【００９７】
その他、高不純物濃度のＮ型半導体領域として形成されるフローティングディフュージョンＦＤのＮ型不純物の濃度を画素毎に調整してＥＶ変換効率を調整することもできる。例えば、図５に示す画素に比べて、フローティングディフュージョンＦＤのＮ型不純物の濃度を低くする。フローティングディフュージョンＦＤのＮ型不純物の濃度を低くするとフローティングディフュージョンＦＤの拡散容量が減少するため、画素ＰＸのＥＶ変換効率を向上させることができる。逆に、フローティングディフュージョンＦＤのＮ型不純物の濃度を低くするとフローティングディフュージョンＦＤの導電率（特性）が低下するため、画素ＰＸのＥＶ変換効率を低下させることができる。
【００９８】
以上説明したように、画素ＰＸを構成する転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、フローティングディフュージョンＦＤ及びメタル配線の少なくとも１つにおける構造や特性を調整することにより、ＥＶ変換効率を調整することが可能である。なお、図７〜図２１に示した構造や特性は一例であり、図７〜図２１に示した構造の調整を組み合わせて実施してもよいし、画素ＰＸ内のＥＶ変換効率を変化させる他の構造や特性の調整を採用してもよい。
【００９９】
（２）第２の実施形態： 
次に、上述した固体撮像素子１００の製造方法について説明する。図２２は、固体撮像素子１００の製造方法の概略流れを示す図である。本実施形態は、実際に固体撮像素子１００を製造する工程の前工程として行われるものであり、各画素のＥＶ変換効率の調整を行う流れを説明するものである。
【０１００】
まず、ＥＶ変換効率の調整を行う対象となる固体撮像素子１００の各画素についてのシェーディング量を特定する（Ｓ１）。シェーディング量の特定は、テスト用モジュールを作成して実測により行ってもよいし、シミュレーションにより行ってもよい。このシェーディング量の測定には、固体撮像素子１００の入射光を集光するレンズ特性と、光学フィルム等の光学フィルタの特性とが特定されている必要が有る。すなわち、各画素に対する入射光の入射角と分光分布が判明すれば、ＥＶ変換効率を調整する前のシェーディング量を特定することができる。
【０１０１】
次に、特定されたシェーディング量に基づいて、各画素のＥＶ変換効率の調整量を決定する（Ｓ２）。上述した画素の各構造の調整によって調整されるＥＶ変換効率の程度は、予め実測やシミュレーションによって特定しておく。従って、各画素に適用すべきＥＶ変換効率の調整量が決定しさえすれば、どの構造や特性を調整すれば所望のＥＶ変換効率を実現できるか予測することができる。
【０１０２】
次に、各画素に必要と予測された構造や特性の調整を適用したテスト用モジュールにてシェーディング量の低下を実測、又は、各画素に必要と予測された構造や特性の調整を適用したシミュレーションにてシェーディング量の低下を検証する（Ｓ３）。シェーディング量の調整が不十分な場合は、ＥＶ変換効率の調整量を再調整し（Ｓ２）、シェーディング量の低下を再検証する（Ｓ３）。その後、シェーディング量の調整量が目標値に達するまで、ステップＳ２、Ｓ３の工程を繰り返し行う。
【０１０３】
その後、固体撮像素子１００の各製造工程で使用する製品用のマスクを作成し、そのマスクを用いて実際に固体撮像素子１００を製造する（Ｓ４）。このようにして作製されたマスクには、ステップＳ２で設定したＥＶ変換効率を実現する画素構造が反映されており、例えば、画素領域の中央部の画素部分のマスク形状と周辺部の画素部分のマスク形状とが相違している。このようにして作製された固体撮像素子１００は、画素ＰＸから出力されるアナログ電圧の段階でシェーディングが補正された状態であり、ＡＤ変換部よりも後段においてシェーディング補正を行わずに輝度ムラが改善されている。このため、ノイズ特性や感度特性を犠牲にすることなくシェーディング補正を行うことができる。
【０１０４】
（３）第３の実施形態：
図２３は、固体撮像素子１００を備える撮像装置３００の構成を示すブロック図である。同図に示す撮像装置３００は、電子機器の一例である。
【０１０５】
なお、撮像装置は、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般を指す。むろん、画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像装置を含めてモジュール化されていてもよい。
【０１０６】
図２３において、撮像装置３００は、レンズ群を含む光学系３１１、固体撮像素子１００、固体撮像素子１００の出力信号を処理する信号処理回路としてのＤＳＰ３１３（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ３１４、表示装置３１５、記録装置３１６、操作系３１７、電源系３１８及び制御部３１９を備えている。
【０１０７】
ＤＳＰ３１３、フレームメモリ３１４、表示装置３１５、記録装置３１６、操作系３１７、電源系３１８及び制御部３１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。
【０１０８】
光学系３１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００の撮像面上に結像する。固体撮像素子１００は、光学系３１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ３１３に入力され、適宜に各種の画像処理を行った後、フレームメモリ３１４に記憶されたり、記録装置３１６の記録媒体に記録されたり、表示装置３１５に出力されたりする。
【０１０９】
表示装置３１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１００によって撮像された動画や静止画、その他の情報を表示する。記録装置３１６は、固体撮像素子１００によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ)やＨＤ（Ｈａｒｄ  Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。
【０１１０】
操作系３１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を、通信バスを介して各部３１３，３１４，３１５，３１６，３１８，３１９へ送信する。電源系３１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部３１２，３１３，３１４，３１５，３１６，３１７，３１９）へ適宜に供給する。
【０１１１】
制御部３１９は、演算処理を行うＣＰＵや撮像装置３００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部３１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部３１３，３１４，３１５，３１６，３１７，３１８を制御する。また、制御部３１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。
【０１１２】
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１１３】
そして、本技術は、以下のような構成を取ることができる。
【０１１４】
（１）
二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、
前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、
を備え、
複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する、
ことを特徴とする固体撮像素子。
【０１１５】
（２）
二次元配列の中心部の前記画素と周辺部の前記画素とで前記変換効率が相違する、前記（１）に記載の固体撮像素子。
【０１１６】
（３）
前記第１画素と前記第２画素は、前記画素を構成するトランジスタ素子、フローティングディフュージョン及びメタル配線の少なくとも１つにおいて構造が相違する、
前記（１）又は前記（２）に記載の固体撮像素子。
【０１１７】
（４）
前記第１画素と前記第２画素は、前記メタル配線の形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、前記（３）に記載の固体撮像素子。
【０１１８】
（５）
前記第１画素と前記第２画素は、前記トランジスタ素子のゲートの形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、前記（３）又は前記（４）に記載の固体撮像素子。
【０１１９】
（６）
前記第１画素と前記第２画素は、前記フローティングディフュージョンの形状、サイズ及びレイアウトの少なくとも１つの構造が相違する、前記（３）〜前記（５）の何れか１つに記載の固体撮像素子。
【０１２０】
（７）
前記第１画素と前記第２画素は、前記トランジスタ素子のゲート絶縁膜厚みが相違する、前記（３）〜前記（６）の何れか１つに記載の固体撮像素子。
【０１２１】
（８）
前記第１画素と前記第２画素は、前記フローティングディフュージョンを構成する拡散層のＮ型不純物の濃度が相違する、前記（１）〜前記（７）の何れか１つに記載の固体撮像素子。
【０１２２】
（９）
二次元配列され、フォトダイオードで発生する電子に応じたアナログ電圧をそれぞれ出力する複数の画素と、
前記画素が出力するアナログ電圧をデジタル信号に変換するＡＤ変換部と、
を有し、
複数の前記画素を構成する第１画素と第２画素との間で、前記フォトダイオードが出力する単位量電子を前記アナログ電圧へ変換する変換効率が相違する固体撮像素子、
を備えることを特徴とする電子機器。
【符号の説明】
【０１２３】
１００…固体撮像素子、１１１…集光レンズ、１２１…画素部、１２２…垂直駆動部、１２３…アナログデジタル変換部、１２３…ＡＤ変換部、１２３ａ…比較器、１２３ｂ…カウンタ、１２３ｃ…ラッチ、１２４…参照信号生成部、１２５…水平駆動部、１２６…タイミング制御部、１２７…信号処理部、２００…半導体基板、２００Ａ…基板表面、２００Ｂ…裏面、２０１…ウェル領域、２０２…拡散層、２０３…拡散層、２１０…画素領域、２１２…ゲート電極、２１３…素子分離領域、２１４…配線、２１５…層間絶縁膜、２１７…平坦化膜、２１８…カラーフィルタ、２１９…マイクロレンズ、２３０…配線層、２３１…ゲート層、２３２…第１メタル層、２３３…第２メタル層、２３４…第１層間絶縁層、２３５…第２層間絶縁層、３００…撮像装置、３１１…光学系、３１３…ＤＳＰ、３１４…フレームメモリ、３１５…表示装置、３１６…記録装置、３１７…操作系、３１８…電源系、３１９…制御部、ＡＭＰ…増幅トランジスタ、Ｃｔ１〜Ｃｔ３…コンタクト、ＦＤ…フローティングディフュージョン、ＦＤ１…第１領域、ＦＤ２…第２領域、Ｇｔｇ…転送ゲート電極、Ｇａｍｐ…増幅ゲート電極、Ｇｒｓｔ…リセットゲート電極、Ｇｓｅｌ…選択ゲート電極、ＨＳＬｎ…画素駆動線、ＪＳ…受光面、Ｌ０…ＦＤ配線、Ｌ１…層配線、Ｌ２…異層配線、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、ＰＤ…フォトダイオード、ＰＸ…画素、ＰＸ１…画素、ＰＸ２…画素、ＲＳＴ…リセットトランジスタ、ＳＥＬ…選択トランジスタ、Ｔ１…入力端子、Ｔ２…入力端子、Ｔ３…出力端子、ＴＧ…転送トランジスタ、ＶＤＤ…定電圧源、ＶＤＤ…定電圧部、ＶＳＬｍ…垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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