(57)【要約】【課題】ノイズ指数等の電気的特性に優れた高周波半導体増幅回路を提供する。【解決手段】高周波半導体増幅回路は、ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、ＳＯＩ基板上に配置され、第１トランジスタにカスコード接続される第２トランジスタと、ＳＯＩ基板上に配置され、第１トランジスタのゲート電圧、第２トランジスタのゲート電圧、および第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備える。バイアス生成回路は、第１トランジスタの閾値電圧を第２電圧とし、第１トランジスタのゲート−ソース間電圧に対するドレイン電流の平方根の変化を表す曲線をゲート−ソース間電圧で二階微分した曲線の最大値に対応するゲート−ソース間電圧を第３電圧としたときに、第１トランジスタのゲート電圧を第２電圧と第３電圧との間の電圧であって、第１トランジスタのドレイン−ソース間電圧より小さい電圧に設定する、高周波半導体増幅回路。【選択図】図１
2018037801.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲート電圧、前記第２トランジスタのゲート電圧、および前記第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、前記第１トランジスタの閾値電圧を第２電圧とし、前記第１トランジスタのゲート−ソース間電圧に対するドレイン電流の平方根の変化を表す曲線を前記ゲート−ソース間電圧で二階微分した曲線の最大値に対応するゲート−ソース間電圧を第３電圧としたときに、前記第１トランジスタのゲート電圧を前記第２電圧と前記第３電圧との間の電圧であって、前記第１トランジスタのドレイン−ソース間電圧より小さい電圧に設定する、高周波半導体増幅回路。
【請求項２】
前記第１トランジスタのドレイン−ソース間電圧は、インパクトイオン化により正孔が前記第１トランジスタのボディ領域に蓄積される現象が生じる電圧よりも低くなるように設定される、請求項１に記載の高周波半導体増幅回路。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタのボディはフローティング状態である、請求項１または２に記載の高周波半導体増幅回路。
【請求項４】
前記第１トランジスタのボディはフローティング状態であり、
前記第２トランジスタのボディは、前記第２トランジスタのソースに接続されている、請求項１または２に記載の高周波半導体増幅回路。
【請求項５】
前記バイアス生成回路は、前記第１トランジスタのドレイン−ソース間電圧と前記第２トランジスタのドレイン−ソース間電圧とが等しくなるように前記第１トランジスタのゲート電圧と前記第２トランジスタのゲート電圧とを制御する、請求項１乃至４のいずれか一項に記載の高周波半導体増幅回路。
【請求項６】
ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲート電圧、前記第２トランジスタのゲート電圧、および前記第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、
前記第１トランジスタとカレントミラー回路を構成する第３トランジスタと、
前記第２トランジスタとカレントミラー回路を構成する第４トランジスタと、
前記第１電圧と、前記第１トランジスタのゲート電圧よりも大きい固定電圧である第２電圧とを生成する電源回路と、
前記第３トランジスタのドレイン電圧が前記第２電圧に一致するように負帰還制御を行う第１差動増幅回路と、を備え、
前記第３トランジスタのドレイン−ソース間電流と、前記第４トランジスタのドレイン−ソース間電流とは等しい、高周波半導体増幅回路。
【請求項７】
前記第４トランジスタのソース電圧が前記第２電圧に一致するように負帰還制御を行う第２差動増幅回路を備える、請求項６に記載の高周波半導体増幅回路。
【請求項８】
前記第３トランジスタおよび第４トランジスタのボディはフローティング状態である、請求項６または７に記載の高周波半導体増幅回路。
【請求項９】
前記第３トランジスタのボディはフローティング状態であり、
前記第４トランジスタのボディは、前記第４トランジスタのソースに接続されている、請求項５または６に記載の高周波半導体増幅回路。
【請求項１０】
前記第１トランジスタおよび前記第３トランジスタのゲート長は、前記第２トランジスタおよび前記第４トランジスタのゲート長よりも小さく、
前記第１トランジスタおよび前記第３トランジスタのゲート絶縁膜の膜厚は、前記第２トランジスタおよび前記第４トランジスタのゲート絶縁膜の膜厚よりも小さい、請求項６乃至９のいずれか一項に記載の高周波半導体増幅回路。
【請求項１１】
入力電源電圧を前記電源回路に供給するか否かを切り替える第５トランジスタと、
前記第５トランジスタがオフからオンに遷移するのに要する時間を調整するソフトスタート回路と、を備える、請求項６乃至１０のいずれか一項に記載の高周波半導体増幅回路。
【請求項１２】
前記バイアス生成回路は、前記第１トランジスタのドレイン電流が一定の条件下で前記第１トランジスタのトランスコンダクタンスが最大になる前記第１トランジスタのドレイン−ソース間電圧になるように、前記第１トランジスタおよび前記第２トランジスタのゲート電圧を生成する、請求項１乃至１０のいずれか一項に記載の高周波半導体増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体増幅回路に関する。
【背景技術】
【０００２】
近年、高周波低雑音増幅器をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成できる。
【０００３】
しかしながら、ＳＯＩプロセスで作製した高周波低雑音増幅器の電気的特性（特に、ノイズ指数ＮＦ）をＳｉＧｅプロセス並に優れたものにするのは容易ではない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０５８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、ノイズ指数等の電気的特性に優れた高周波半導体増幅回路を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態では、ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲート電圧、前記第２トランジスタのゲート電圧、および前記第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、前記第１トランジスタの閾値電圧を第２電圧とし、前記第１トランジスタのゲート−ソース間電圧に対するドレイン電流の平方根の変化を表す曲線を前記ゲート−ソース間電圧で二階微分した曲線の最大値に対応するゲート−ソース間電圧を第３電圧としたときに、前記第１トランジスタのゲート電圧を前記第２電圧と前記第３電圧との間の電圧であって、前記第１トランジスタのドレイン−ソース間電圧より小さい電圧に設定する、高周波半導体増幅回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態による高周波半導体増幅回路のブロック図。
【図２】理想的なMOSFETモデル（LEVEL1)のＧm／Ｉdd 対Ｖgs 特性を示すグラフ。
【図３】ＦＥＴ１Ａのｓｑｒｔ(Ｉds)対Ｖgs特性を示すグラフ。
【図４】ｓｑｒｔ(Ｉds)のＶgsに対する二階微分関数を示すグラフ。
【図５Ａ】一般的なバルクシリコンのＩds−Ｖds特性の一例を示すグラフ。
【図５Ｂ】Ｉds一定条件（５０μＡ）下でのＧm−Ｖds特性を示すグラフ。
【図６Ａ】ＳＯＩ上のＮＭＯＳトランジスタのＩds−Ｖds特性の一例を示すグラフ。
【図６Ｂ】図５Ａと同じＮＭＯＳトランジスタのＧｍ−Ｖds特性の一例を示すグラフ。
【図７】ＭＯＳトランジスタのドレイン−ソース間電圧とソース接地のＭＯＳトランジスタのノイズ指数の最小値との関係を示すグラフ。
【図８】一比較例によるカスコード増幅回路とバイアス生成回路の回路図。
【図９】図１のバイアス生成回路の内部構成の一例を示す回路図。
【図１０】図９のバイアス生成回路の一具体例を示す回路図。
【図１１Ａ】抵抗とキャパシタを設けない場合のＦＥＴ２ＡのＶgs2、Ｖds2の電圧波形図。
【図１１Ｂ】抵抗とキャパシタを設けない場合のＦＥＴ１ＡのＶgs1、Ｖds1の電圧波形図。
【図１１Ｃ】抵抗とキャパシタを設けた場合のＦＥＴ２Ａのゲート−ソース間電圧Ｖgs2、ドレイン−ソース間電圧Ｖds2の電圧波形図。
【図１１Ｄ】抵抗とキャパシタを設けた場合のＦＥＴ１Ａのゲート−ソース間電圧Ｖgs1、ドレイン−ソース間電圧Ｖds1の電圧波形図。
【図１２】第２の実施形態による高周波ＬＮＡのブロック図。
【図１３】図９のバイアス生成回路の内部構成の一例を示す回路図。
【図１４】図１０のバイアス生成回路の一具体例を示す回路図。
【図１５】第２の実施形態によるＦＥＴ２Ａのレイアウト図。
【図１６】第２の実施形態によるＦＥＴ１Ａのレイアウト図。
【図１７】第３の実施形態による高周波ＬＮＡ１のブロック図。
【図１８】図１４のバイアス生成回路の内部構成の一例を示す回路図。
【図１９】図１５のバイアス生成回路の一具体例を示す回路図。
【図２０】図１５および図１６のバイアス生成回路の要部を示す回路図。
【図２１】第４の実施形態による高周波半導体増幅回路１のブロック図。
【図２２】第４の実施形態によるバイアス生成回路３の内部構成の一例を示す回路図。
【図２３】図１９のバイアス生成回路３の一具体例を示す回路図。
【図２４】第１〜第４の実施形態をまとめた図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態を説明する。具体的な実施形態を説明する前に、ＳｉＧｅプロセスで作製したＭＯＳトランジスタと、ＳＯＩプロセスで作製したＭＯＳトランジスタとの電気的特性について説明する。
【０００９】
トランジスタのノイズ指数ＮＦや利得に直接関係する指標として、トランスコンダクタンスＧmがある。消費電流をＩddとすると、バイポーラトランジスタのＧm／Ｉddは、動作点によらず一定になる。一般に、ＭＯＳＦＥＴのＧm／Ｉddは、ＳｉＧｅプロセスで作製したトランジスタのＧm／Ｉddよりも低く、かつその値はゲート電圧に応じて大きく変化する。
【００１０】
バイポーラトランジスタのＧmは次式で与えられる。
【００１１】
Ｇm＝(ｋＴ／ｑ)Ｉdd    …（１）
【００１２】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。
【００１３】
一方、理想的なＭＯＳＦＥＴモデル（ＬＥＶＥＬ１）を想定すると、その飽和領域におけるＧmは次式で与えられる。
【００１４】
Ｇm＝√(２Ｉdd・μ・Ｃox・Ｗg／Ｌg)    …（２）
【００１５】
ここで、μは電子移動度、Ｃoxはゲート容量、Ｗgはゲート幅、Ｌgはゲート長である。
【００１６】
（２）式からわかるように、ＭＯＳＦＥＴにおけるＧmを所望の値にするには、ゲート容量、ゲート幅およびゲート長などの素子定数と、ゲート−ソース間電圧Ｖgsやドレイン−ソース間電圧Ｖds等のバイアス条件とをともに最適化する必要がある。そこで、本実施形態は、素子定数とバイアス条件の最適化を行うものである。
【００１７】
（第１の実施形態）
図１は第１の実施形態による高周波半導体増幅回路１のブロック図である。図１の高周波半導体増幅回路１は、高周波ＬＮＡ（Low Noise Amplifier）１とも呼ばれる。図１の高周波ＬＮＡ１は、共通のＳＯＩ基板上にＣＭＯＳプロセスで作製されるものである。図１の高周波ＬＮＡ１は、カスコード増幅回路２と、バイアス生成回路３とを備えている。
【００１８】
カスコード増幅回路２は、Ｎ型トランジスタＦＥＴ１Ａ（第１トランジスタ）と、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴ２Ａと、インダクタＬ１，Ｌ２と、抵抗Ｒ１と、キャパシタＣ１，Ｃ２，Ｃ３とを有する。ＦＥＴ１ＡとＦＥＴ２Ａはカスコード接続されている。
【００１９】
なお、本明細書では、Ｎ型またはＰ型のＭＯＳトランジスタをＦＥＴ、ＮＭＯＳ、ＰＭＯＳなどと表記するが、いずれもＣＭＯＳプロセスで形成されるトランジスタであり、ゲート長やゲート酸化膜厚に違いはあるものの、構造上の本質的な違いはない。
【００２０】
ＦＥＴ１Ａのゲートには、キャパシタＣ１と外付けのインダクタＬinを介して高周波入力信号を入力する入力端子ＲＦinが接続されている。キャパシタＣ１は直流成分カット用のために設けられている。また、ＦＥＴ１Ａのゲートには、バイアス生成回路３で生成されたバイアス電圧ＶB1が入力されている。ＦＥＴ１Ａのソースは、インダクタＬ１を介して接地されており、ＦＥＴ１Ａはソース接地回路である。
【００２１】
ＦＥＴ２Ａのゲートには、バイアス生成回路３で生成されたバイアス電圧ＶB2が入力されている。ＦＥＴ２ＡのソースはＦＥＴ１Ａのドレインに接続されている。ＦＥＴ２Ａのドレインには、キャパシタＣ３を介して、高周波入力信号を増幅した高周波信号を出力する出力端子ＲＦoutが接続されている。ＦＥＴ２Ａのドレインには、並列接続された抵抗Ｒ１とインダクタＬ２を介して、バイアス生成回路３からの内部電圧Ｖdd_intが供給されている。抵抗Ｒ１は安定化のために設けられている。インダクタＬ２とキャパシタＣ３は出力端子ＲＦoutの特性インピーダンスの調整のために設けられている。
【００２２】
バイアス生成回路３には、イネーブル信号ＥＮを入力する端子と外部電源電圧Ｖddを入力する端子とが設けられている。バイアス生成回路３に外部電源電圧Ｖddが入力され、かつイネーブル信号ＥＮが例えばハイのときに、バイアス生成回路３は、バイアス電圧ＶB1、ＶB2と内部電圧Ｖdd_intとを生成する。
【００２３】
図１の高周波ＬＮＡ１内のカスコード増幅回路２とバイアス生成回路３は、同一のＳＯＩ基板上に作製されてワンチップ化されており、このチップに外付けされるインダクタＬinと、キャパシタＣ２と、インダクタＬ１とによって、入力整合とノイズ整合が取られている。
【００２４】
高周波ＬＮＡ１の重要な特性指標は利得とノイズ指数ＮＦである。一般にバイアス電流Ｉddを大きくすれば、利得とＮＦは改善する。また利得が増大するほどＮＦは減少する。例えば利得に関しては、利得／Ｉddが大きいことが求められる。一般には、利得／Ｉddが良好（大きい）ほど、ＮＦ／Ｉddも良好（小さく）になる。
【００２５】
図２は理想的なMOSFETモデル（LEVEL1)のＧm／Ｉds対Ｖgs 特性である。Ｇmは利得に直接影響を与えるパラメータであるので、利得／Ｉddを大きくするためには、図２から分かるようにＶgs値はなるべく低い方が良い。ところが、図２では、サブスレッショルド特性は考慮されていないため、Ｖgs値がサブスレッショルド領域に設定されると、実際のMOSFETはＢ級動作に近くなり、線形性において劣化する。
【００２６】
更に、バイアス回路による電流制御が困難になる、具体的にはバイアス電流のばらつきが大きくなるという問題が生じる。なぜならば、サブスレッショルド領域では、ＩddはＶgsの指数関数となり、僅かなＶB1の変動がＩddを大きく変えてしまうからである。
【００２７】
そこで、ＶgsはＶthよりは高く、しかし、より低い値に設定するのが望ましい。具体的には以下のように設定すればよい。
【００２８】
まず、Ｖthの定義を説明する。図３はＦＥＴ１Ａのｓｑｒｔ(Ｉds)対Ｖgs特性を示している。図３中のＶgs1はｓｑｒｔ(Ｉds)のＶgsに対する一階微分が最大となるＶgsの値である。Ｖgs1における接線のｘ切片がＶthと定義される。図３からわかるように、Ｖth＝０．３４Ｖである。ＦＥＴ１Ａのゲート電圧ＶB1は、閾値電圧Ｖthよりも高い電圧に設定されるべきであるが、ドレイン電流Ｉdsの平方根の値の変化が線形となる手前に設定するのが望ましい。Ｉdsの平方根の値の変化が線形となる領域は、Ｇm／Ｉdsが小さいからである。
【００２９】
図４はｓｑｒｔ(Ｉds)のＶgsに対する二階微分関数である。その最大値を与えるＶgsをＶgs2と定義する。
【００３０】
本実施形態は、Ｖth＜ＶB1＜Ｖgs2に設定することを第１の特徴とする。これにより、低消費電流でありながら利得が高く、ＮＦの低い高周波ＬＮＡ１を実現することができる。また、線形性に優れ、バイアス電流のばらつきも小さくできる。
【００３１】
第２の特徴は、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1に対する要件である。一般のバルクシリコンであれば、電源電圧や素子耐圧の範囲内でＶdsを高くすることが望ましい。しかしながら、ＳＯＩ上のＭＯＳトランジスタの場合にはそうはならないことを発明者らは見出した。以下、そのことについて説明する。
【００３２】
まず、バルクシリコン上に形成されたＮＭＯＳトランジスタの直流特性について説明する。図５Ａは一般的なバルクシリコンのＩds−Ｖds特性の一例を示すグラフである。図５Ａは、線形領域と飽和領域を有する一般的な特性を示している。図５Ｂは、図５Ａと同じＮＭＯＳトランジスタのＩds一定条件（５０μＡ）下でのＧm−Ｖds特性を示すグラフである。飽和領域におけるドレインコンダクタンスＧdが仮にゼロであったとすれば、飽和領域でのＧmは一定になる。しかしながら、図５Ａから明らかなように、実際には有限のＧdが存在するため、飽和領域においても、Ｇmは若干のＶds依存性を有し、Ｖdsが大きいほどＧmが大きくなる。
【００３３】
次に、ＳＯＩ上のＮＭＯＳトランジスタの特性について説明する。図６ＡはＳＯＩ上のＮＭＯＳトランジスタのＩds−Ｖds特性の一例を示すグラフである。ここでは、ゲート酸化膜厚＝２．５ｎｍ、ゲート長＝０．１４μｍ、ゲート幅＝５μｍとしている。図６Ａからわかるように、ドレイン電流Ｉdsが急激に増大するキンクが発生している。キンクは、ドレイン近傍の強い電界により電子が高いエネルギを得てインパクトイオン化を引き起こし、ホットキャリアとして発生したホールがボディ領域に蓄積して、基板浮遊効果が起きることにより生じる。
【００３４】
図６Ｂは図６Ａと同じＮＭＯＳトランジスタのＧｍ−Ｖds特性の一例を示すグラフである。ここでは、Ｉdsは一定（５０μＡ）としている。図５Ｂと異なり図６Ｂでは、Ｖds＝０．８Ｖ付近でＧｍ値がピークを持った特性になっている。このピークはノイズ指数ＮＦの観点からは重要な意味を持つ、すなわちホットキャリアが発生すると、ＮＦが劣化してしまうことを示している。
【００３５】
このように、図６Ｂに示すＧｍのピーク特性は、ホットキャリア発生によることは明らかである。また、ホットキャリア発生有無の境界は、Ｇmが最大となるＶdsと考えることができる。
【００３６】
図７は、ＭＯＳトランジスタのドレイン−ソース間電圧Ｖds1と、ソース接地のＭＯＳトランジスタの最小雑音指数ＮＦminとの関係を示すグラフである。ここで、ＮＦminとは、ノイズ整合したときのノイズ指数ＮＦの値である。図７のＭＯＳトランジスタのゲート幅Ｗgは、図５Ｂのゲート幅Ｗgの４０倍の２mmであり、Ｉds＝２ｍＡである。すなわち、単位ゲート幅のドレイン電流は、図５Ｂと同じである。
【００３７】
図７からわかるように、ドレイン−ソース間電圧Ｖds1＝０．８Ｖ程度のときに最小雑音指数ＮＦminが最小になっている。。Ｖds1＝０．８ＶのときのＶgsは０．３４６Ｖである。
【００３８】
以上のことから、所定の消費電流においてＧmが最大となるＶds1に設定することで、ノイズ指数ＮＦを最小化できることがわかる。
【００３９】
上述した第１および第２の特徴は、高周波ＬＮＡ１の本体であるカスコード増幅回路２のソース接地のＦＥＴ１Ａのバイアス点に関するものである。本実施形態は、第１と第２の特徴を実現するバイアス生成回路３をも提供する。以下、バイアス生成回路３の回路構成について説明する。
【００４０】
まずは、一比較例によるバイアス生成回路３ａを説明する。図８は一比較例によるカスコード増幅回路２ａとバイアス生成回路３ａの回路図である。図８では、ＦＥＴ１Ａと、ＦＥＴ１ＡのレプリカＦＥＴであるＦＥＴ１Ｂとによるカレントミラー回路にて、バイアス生成回路３が構成されている。ＦＥＴ１Ｂは、ＦＥＴ１Ａとゲート幅Ｗｇのみが異なり、ＦＥＴ１ＡのＷｇはＦＥＴ１ＢのＷｇのＫ倍（Ｋは例えば１００）に設定されている。ＦＥＴ１Ｂのドレイン電流は電流源７ａから供給される電流Ｉｂであり、ＦＥＴ１Ａのドレイン電流はＫ・Ｉｂとなる。よって、Ｋを調整するだけでカスコード増幅回路２ａのバイアス電流を設定可能となる。
【００４１】
しかしながら、上記のカレントミラー動作が成立するのはＦＥＴ１ＡとＦＥＴ１Ｂのドレインコンダクタンスが十分小さい必要がある。
【００４２】
本実施形態は、高い利得と低いＮＦを実現するため、ＦＥＴ１ＡとＦＥＴ１Ｂには微細ＭＯＳＦＥＴを用いることを前提としている。一般に、微細ＭＯＳＦＥＴのドレインコンダクタンスは大きい。すなわち、Ｖgsが同じでもＶdsが異なればドレイン電流が異なってしまう。
【００４３】
図８のようなカレントミラー回路ではＦＥＴ１ＡのＶdsとＦＥＴ１ＢのＶdsが一致する保証はないので、電流比は１：Ｋにはならない。すなわち、カスコード増幅回路２ａのバイアス電流ＩddをＫで設定することが出来ない。言うまでもなく、Ｉddは重要な指標であり、正確に設定できないことは問題である。
【００４４】
また、上述のように、図８のカレントミラー回路ではＦＥＴ１ＢのＶdsを所望の値（例えば０．８Ｖ）に設定することは出来ない、すなわち第２の特徴を実現できない。
【００４５】
さらに、第１の特徴を実現するのも困難である。なぜならば、図８において、ＦＥＴ１ＢのＶgsをＶthと前記Ｖgs2の間に設定したとしても、ＦＥＴ１ＡのＶgsがＶthとＶgs2の間に設定される保証はないからである。その理由は、図３と図４の特性はＶdsによって変わるためである。
【００４６】
そこで、本実施形態では、バイアス生成回路３の第１の実施形態として図９と図１０を提供する。図９と図１０のバイアス生成回路３であれば、ＦＥＴ１ＡとＦＥＴ１ＢのＶdsは一致するので、理想的なカレントミラーが実現され、Ｉddを正確に設定することができる。それに伴い、第１の特徴を実現できる。また、Ｖref2がＦＥＴ１ＡのＶdsとなるので第２の特徴を実現することができる。
【００４７】
以下、本実施形態のバイアス生成回路３を具体的に説明する。図９は図１のバイアス生成回路３の内部構成の一例を示す回路図である。図９のバイアス生成回路３は、電源回路４と、イネーブル制御回路５と、ソフトスタート回路６と、電流源７と、第１レプリカ回路８と、第２レプリカ回路９とを有する。
【００４８】
電源回路４は、外部電源電圧から２種類の内部電圧Ｖdd_int、Ｖdd_int／２を生成する。内部電圧Ｖdd_int／２は、内部電圧Ｖdd_intの半分の電圧レベルを有する。
【００４９】
イネーブル制御回路５は、インバータ１１と、Ｎ型トランジスタＮＭＯＳ１とを有する。インバータ１１は、イネーブル信号ＥＮがハイになると、ロウを出力する。このとき、ＮＭＯＳ１はオフする。すなわち、ＮＭＯＳ１は、イネーブル信号ＥＮがロウのときにオンする。バイアス生成回路３の出力電圧は、ＮＭＯＳ１がオンすると接地電位（０Ｖ）になり、ＮＭＯＳ１がオフすると、電源回路４で生成された内部電圧Ｖdd_intになる。
【００５０】
ソフトスタート回路６は、Ｐ型トランジスタ（第５トランジスタ）ＰＭＯＳ１と、抵抗Ｒ２とキャパシタＣ４とを有する。ＰＭＯＳ１のゲートに、抵抗Ｒ２とキャパシタＣ４の各一端が接続されている。抵抗Ｒ２の他端は、イネーブル制御回路５内のインバータ１１の出力ノードに接続されている。キャパシタＣ４の他端は接地されている。ＰＭＯＳ１のソースには外部電源電圧Ｖddが入力され、ドレインは電源回路４の電源電圧ノードに接続されている。イネーブル信号ＥＮがロウからハイに遷移した際、ＰＭＯＳ１が急峻にオン状態に遷移してしまうと、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖds1、Ｖds2が一時的に大きくなる。このため、ソフトスタート回路６では、ＰＭＯＳ１のゲートに抵抗Ｒ２とキャパシタＣ４を接続することで、イネーブル信号ＥＮ／の立ち下がり波形を鈍らせている。このように、ソフトスタート回路６を設けることで、イネーブル信号ＥＮがイネーブル状態になった直後の過渡応答期間において、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖds1、Ｖds2が一時的に大きくなることが抑制される。
【００５１】
電流源７は、イネーブル信号ＥＮがハイのときに、電源回路４で生成された内部電圧Ｖdd_intを用いて、第１レプリカ回路８に供給される電流Ｉb1と、第２レプリカ回路９に供給される電流Ｉb3とを生成する。電流Ｉb3は、第２レプリカ回路９内のカレントミラー回路で折り返されて、ＦＥＴ２Ｂに供給される電流Ｉb2となる。電流源７は、イネーブル信号ＥＮがロウのときには、電流Ｉb1、Ｉb3の生成を停止する。
【００５２】
第１レプリカ回路８は、ＦＥＴ１Ａとカレントミラー回路を構成するＮ型トランジスタ（第３トランジスタ）ＦＥＴ１Ｂと、第１差動増幅回路１２と、キャパシタＣB1と、抵抗ＲB1とを有する。ＦＥＴ１Ｂのドレインには、電流源７からの電流Ｉb1が供給される。ＦＥＴ１Ｂのソースは接地されている。ＦＥＴ１Ｂのゲートには、第１差動増幅回路１２の出力ノードが接続されている。第１差動増幅回路１２の正側入力端子にはＦＥＴ１Ｂのドレイン電圧が入力され、負側入力端子には内部電圧Ｖdd_int／２が入力されている。第１差動増幅回路１２は、ＦＥＴ１Ｂのドレイン電圧が内部電圧Ｖdd_int／２に一致するように負帰還制御を行う。第１差動増幅回路１２の出力電圧は、ＦＥＴ１Ｂのゲートに供給されるとともに、抵抗ＲB1を介して、バイアス電圧ＶB1としてＦＥＴ１Ａのゲートにも供給される。ＦＥＴ１Ｂのボディは、ＦＥＴ１Ａと同様にフローティング状態である。
【００５３】
第２レプリカ回路９は、ＦＥＴ２Ａとカレントミラー回路を構成するＮ型トランジスタ（第４トランジスタ）ＦＥＴ２Ｂと、第２差動増幅回路１３と、ＦＥＴ２Ｂにカスコード接続されたＮ型トランジスタＮＭＯＳ２と、このＮＭＯＳ２とカレントミラー回路を構成するＮ型トランジスタＮＭＯＳ３とを有する。ＦＥＴ２Ｂのボディは、ＦＥＴ２Ａと同様にフローティング状態である。
【００５４】
ＦＥＴ２Ｂのドレインには、内部電圧Ｖdd_int（第１電圧）が供給されている。ＦＥＴ２ＢのソースはＮＭＯＳ２のドレインに接続されている。ＮＭＯＳ２のソースは接地されている。ＮＭＯＳ３のドレインには、電流源７からの電流Ｉb3が供給されており、ＮＭＯＳ３とカレントミラー回路を構成するＮＭＯＳ２のドレインには電流Ｉb2が流れる。また、ＮＭＯＳ２とカスコード接続されているＦＥＴ２Ｂのドレインにも同じ電流Ｉb2が流れる。
【００５５】
第２差動増幅回路１３の正側入力端子には内部電圧Ｖdd_int／２（第２電圧）が入力され、負側入力端子にはＦＥＴ２Ｂのソース電圧が入力されている。第２差動増幅回路１３は、ＦＥＴ２Ｂのソース電圧が内部電圧Ｖdd_int／２に一致するように負帰還制御を行う。第２差動増幅回路１３の出力電圧は、ＦＥＴ２Ｂのゲートに供給されるとともに、抵抗ＲB3を介して、バイアス電圧ＶB2としてＦＥＴ２Ａのゲートにも供給される。
【００５６】
抵抗ＲＢ１、ＲＢ３とキャパシタＣＢ１、ＣＢ３は、高周波信号がバイアス生成回路３に入り込まないようにするためのものである。
【００５７】
電流Ｉb1は、電流Ｉb2と等しくなるように、すなわち電流Ｉb1＝Ｉb2＝Ｉbとなるように設定されている。上記の構成により、ＦＥＴ１ＢとＦＥＴ２Ｂのドレイン−ソース間電圧はＶdd_int／２となり、ドレイン電流はＩbとなる。
【００５８】
上述したように、ＦＥＴ１ＡとＦＥＴ１Ｂはカレントミラー回路を構成し、ＦＥＴ２ＡとＦＥＴ２Ｂもカレントミラー回路を構成している。よって、以下の（３）式が成り立つ。
【００５９】
ＦＥＴ１Ｂのゲート幅／ＦＥＴ１Ａのゲート幅
＝ＦＥＴ２Ｂのゲート幅／ＦＥＴ２Ａのゲート幅    …（３）
【００６０】
上述したように、ＦＥＴ１Ｂのドレイン電圧がＶdd_int／２であることから、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1＝Ｖdd_int／２である。なお、ＦＥＴ１Ｂのドレイン電圧であるＶdd_int／２は、ＦＥＴ１Ａのゲート電圧よりも大きい固定電圧である。また、ＦＥＴ２Ｂのドレイン電圧がＶdd_int／２であることから、ＦＥＴ２Ａのドレイン−ソース間電圧Ｖds2＝Ｖdd_int−Ｖdd_int／２＝Ｖdd_int／２となる。これらの関係から、以下の（４）式が得られる。
【００６１】
Ｖds1＝Ｖds2    …（４）
【００６２】
図１０は図９のバイアス生成回路３の一具体例を示す回路図である。図１０の電流源７は、スタートアップ回路１４と、一対のＰ型トランジスタＰＭＯＳ２、ＰＭＯＳ３と、一対のＮ型トランジスタＮＭＯＳ４、ＮＭＯＳ５と、抵抗Ｒsと、Ｐ型トランジスタＰＭＯＳ４と、Ｎ型トランジスタＮＭＯＳ６とを有する。
【００６３】
ＮＭＯＳ４のドレインはＰＭＯＳ２のドレインに接続され、ＮＭＯＳ５のドレインはＰＭＯＳ３のドレインに接続されている。ＮＭＯＳ５のソースと接地ノードとの間に抵抗Ｒsが接続されている。ＰＭＯＳ３のドレインとＮＭＯＳ５のドレインは、ＰＭＯＳ４のゲートに接続されている。ＮＭＯＳ６のドレインとゲートは接続されており、ダイオードとして機能する。
【００６４】
スタートアップ回路１４は、イネーブル信号ＥＮがハイのときに、ハイ電圧（内部電圧Ｖdd_int）を出力する。スタートアップ回路１４がハイ電圧を出力すると、ＮＭＯＳ４とＮＭＯＳ５がオンし、ＰＭＯＳ３のドレインとＮＭＯＳ５のドレインとの接続ノードの電圧が下がり、ＦＥＴ１Ｂに電流Ｉb1が供給され、かつＮＭＯＳ３に電流Ｉb3が供給される。
【００６５】
ここで、ＮＭＯＳ４とＮＭＯＳ５は、サブスレッショルド領域で動作するように抵抗Ｒsが設定されている。サブスレッショルド領域とは、ゲート電圧が閾値電圧以下または閾値電圧近辺であり、チャネル領域が弱反転状態の場合を示している。この場合のＰＭＯＳ３のドレイン電流Ｉbiasは、近似的に以下の（５）式で表される。
【００６６】
Ｉbias＝(ｋＴ／ｑ)Ｌｎ(ｎ)／Ｒs    …（５）
【００６７】
ここで、ｋはボルツマン定数、ｑは素電荷、Ｔは絶対温度、Ｌｎは自然対数であり、ｎは例えば４に設定される。
【００６８】
図１０の電源回路４は、バンドギャップリファレンス回路１５と、第３差動増幅回路１６と、Ｐ型トランジスタＰＭＯＳ５と、抵抗Ｒx1、Ｒx2、Ｒx3と、キャパシタＣf1、Ｃsとを有する。ＰＭＯＳ５のソースはＰＭＯＳ１のドレインに接続され、ＰＭＯＳ５のドレインと接地ノードとの間には、抵抗Ｒx1、Ｒx2、Ｒx3が直列接続されている。ＰＭＯＳ５のドレイン電圧は内部電圧Ｖdd_intである。キャパシタＣsは、ＰＭＯＳ５のドレインと接地ノードとの間に接続される出力対地容量である。キャパシタＣf1は、第３差動増幅回路１６の出力ノードとＰＭＯＳ５のドレインとの間に接続される安定化容量である。
【００６９】
第３差動増幅回路１６の正側入力端子には、内部電圧Ｖdd_intを抵抗Ｒx1、Ｒx2、Ｒx3で分圧した電圧が入力される。第３差動増幅回路１６の負側入力端子には、バンドギャップリファレンス回路１５で生成された基準電圧Ｖrefが入力されている。これにより、内部電圧Ｖdd_intは、以下の（６）式を満たすように、第３差動増幅回路１６にて負帰還制御される。
【００７０】
Ｖdd_int＝Ｖref×(Ｒx1＋Ｒx2＋Ｒx3)／(Ｒx1＋Ｒx2)    …（６）
【００７１】
内部電圧Ｖdd_intは、例えば１．６Ｖに設定される。
【００７２】
また、本実施形態では、Ｒx1＝Ｒx2＋Ｒx3としており、Ｒx1とＲx2の接続点の電圧は、Ｖdd_int／２になる。
【００７３】
本実施形態におけるＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのボディ（ボディ）は、電気的にフローティング状態である。以下では、ボディがフローティング状態のＭＯＳトランジスタをＦタイプと呼ぶ。ＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ｂ以外のＭＯＳトランジスタのボディは、ソースに接続されている。以下では、ボディがソースに接続されたＭＯＳトランジスタはＢ−Ｓ接続タイプと呼ぶ。
【００７４】
本実施形態では、ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのゲート酸化膜厚Ｔoxを等しくし、かつゲート長Ｌgも等しくしている。これらゲート酸化膜厚Ｔoxとゲート長Ｌgは、製造プロセスの限界値に設定されており、例えば、Ｔox＝２．５ｎｍ、Ｌg＝０．１４μｍである。
【００７５】
このように、ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂに微細MOSFETを用いることで、良好なノイズ指数ＮＦを実現することができる。一方、本実施形態では、その他のＭＯＳトランジスタのゲート酸化膜厚Ｔox_dcをすべて等しくし、かつＰＭＯＳトランジスタのゲート長Ｌg_pをすべて等しくし、かつＮＭＯＳトランジスタのゲート長Ｌg_nをすべて等しくしている。これらＴox_dc、Ｌg_p、Ｌg_nは例えば、Ｔox_dc＝９ｎｍ、Ｌg_p＝０．３５ｎｍ、Ｌg_n＝１μｍである。
【００７６】
ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂ以外のＭＯＳトランジスタのゲート酸化膜厚とゲート長を大きくし、かつＢ−Ｓ接続タイプにすることで、ゲート−ソース間電圧Ｖgsやドレイン−ソース間電圧Ｖdsの最大許容電圧は大きくなる。よって、電源電圧Ｖddの最大許容電圧を例えば３．５Ｖにまで大きく設定できる。
【００７７】
ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのゲート酸化膜厚Ｔoxとゲート長Ｌgを製造プロセスにおける最小値に設定しても、それだけでは良好なＮＦを実現することはできない。適切なバイアス電圧を供給する必要がある。
【００７８】
次に、ソフトスタート回路６内のＰＭＯＳ１のゲートに接続された抵抗Ｒ２とキャパシタＣ４を設けた意義についてシミュレーション結果を用いて説明する。図１１Ａは抵抗Ｒ２とキャパシタＣ４を設けない場合のＦＥＴ２ＡのＶgs2、Ｖds2の電圧波形図、図１１Ｂは抵抗Ｒ２とキャパシタＣ４を設けない場合のＦＥＴ１ＡのＶgs1、Ｖds1の電圧波形図である。一方、図１１Ｃは抵抗Ｒ２とキャパシタＣ４を設けた場合のＦＥＴ２Ａのゲート−ソース間電圧Ｖgs2、ドレイン−ソース間電圧Ｖds2の電圧波形図、図１１Ｄは抵抗Ｒ２とキャパシタＣ４を設けた場合のＦＥＴ１Ａのゲート−ソース間電圧Ｖgs1、ドレイン−ソース間電圧Ｖds1の電圧波形図である。図１１Ｃと図１１Ｄでは、抵抗Ｒ２＝１１５ｋΩ、キャパシタＣ４＝１．５ｐＦとした。
【００７９】
図１１Ａ〜図１１Ｄでは、ブレークダウンしないＦＥＴモデルを用いた。また、電源電圧Ｖddは３．５Ｖとした。図１１Ａと図１１Ｂに示すように、抵抗Ｒ２とキャパシタＣ４を設けない場合には、Ｖds1とＶds2のピーク電圧が２Ｖを超えてしまう。例えば、Ｖds2のピーク電圧は２．３２Ｖになる。一方、図１１Ｃと図１１Ｄに示すように、抵抗Ｒ２とキャパシタＣ４を設ける場合には、ピーク電圧は２Ｖ以下になる。
【００８０】
本実施形態では、ノイズＮＦを小さくするために、ゲート長０．１４μｍの微細構造のＦＥＴ１ＡとＦＥＴ２Ａを用いているが、ドレイン耐圧は２Ｖ程度と低くなってしまう。しかしながら、上述したように、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を設けることで、イネーブル状態に変化する直後の過渡応答期間においても、Ｖdsは２Ｖを超えなくなる。
【００８１】
このように、本実施形態では、ＳＯＩ上に形成される微細構造のＦＥＴ１ＡとＦＥＴ２Ａをカスコード接続して高周波ＬＮＡ１を構成し、ＦＥＴ１ＡのＧm／Ｉdsができるだけ大きくなるように、ＦＥＴ１ＡをＶth＜ＶB1＜Ｖgs2で動作させている。また、本実施形態では、ＦＥＴ１ＡとＦＥＴ１Ｂのドレイン電圧を、ＦＥＴ１Ａのゲート電圧よりも大きい固定電圧にしている。これにより、ＮＦに優れた高周波ＬＮＡ１が得られる。また、本実施形態によれば、高周波スイッチと高周波ＬＮＡ１を共通のＳＯＩ基板上に形成でき、ワンチップ化が可能となる。
【００８２】
さらに、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を設けることで、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース間電圧Ｖds1、Ｖds2のピーク電圧を抑制でき、ＦＥＴ１ＡとＦＥＴ２Ａを微細構造にしたとしても、Ｖds1、Ｖds2のピーク電圧をドレイン耐圧以下に抑制できる。
【００８３】
（第２の実施形態）
第２の実施形態は、ＦＥＴ２Ａのボディをソースに接続したものである。
【００８４】
図１２は第２の実施形態による高周波ＬＮＡ１のブロック図である。図１２の高周波ＬＮＡ１は、以下の４つの点で、図１とは異なっている。
【００８５】
１）ＦＥＴ２Ａのボディはソースに接続されている。
２）ＦＥＴ２Ａのゲート酸化膜厚Ｔox2はＦＥＴ１Ａのゲート酸化膜厚Ｔox1より大きい。
３）ＦＥＴ２Ａのゲート長Ｌg2はＦＥＴ１Ａのゲート長Ｌg1より大きい。
４）ＦＥＴ２Ａのドレイン−ソース間電圧Ｖds2はＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1より大きい。
【００８６】
なお、図１２のＦＥＴ１ＡのＶds1は、ＦＥＴ１Ａのゲート電圧ＶB1より大きい点では図１と共通する。
【００８７】
図１２の高周波ＬＮＡ１は、上記４）のようにＶds2＞Ｖds1とすることで、図１の高周波ＬＮＡ１よりも線形性を改善できる。また、Ｖds2を大きくしても、上記１）〜３）の相違点により、ＦＥＴ２Ａがブレークダウンするおそれはなくなる。
【００８８】
なお、ゲート接地となるＦＥＴ２Ａのノイズ指数ＮＦは、ＦＥＴ１Ａのノイズ指数ＮＦより大きいが、高周波ＬＮＡ１のＮＦはほぼ初段のＮＦで決まるため、図１の高周波ＬＮＡ１に対するノイズ指数ＮＦの劣化は僅かである。このように、第２の実施形態による高周波ＬＮＡ１は、ノイズ指数ＮＦの僅かな劣化を許容することによって、線形性を改善することができる。
【００８９】
図１３は図１２のバイアス生成回路３の内部構成の一例を示す回路図である。図１３のバイアス生成回路３は、以下の２つの点で、図２とは異なっている。
【００９０】
５）ＦＥＴ２Ｂのボディはソースに接続されている。
６）電源回路４は、内部電圧Ｖdd_intの他に、電流源７用の電源電圧Ｖdd_biasと、基準電圧Ｖref2とを生成する。基準電圧Ｖref2は、Ｖdd_int／２より小さい電圧である。この基準電圧Ｖref2は、第１差動増幅回路１２と第２差動増幅回路１３の基準電圧として用いられる。
【００９１】
電源回路４は、外部電源電圧Ｖddが高い場合には、内部電圧Ｖdd_intを高くする。より詳細には、例えば、Ｖdd≦２．８Ｖの場合にはＶdd_int＝Ｖddとし、Ｖdd＞２．８Ｖの場合にはＶdd_int＝２．８Ｖとする。
【００９２】
電源回路４で生成された内部電圧Ｖdd_intを電流源７の電源電圧として使用すると、電流Ｉb1、Ｉb2のＶdd依存性が生じてしまう。そこで、図１３では、電源回路４で生成された電圧Ｖdd_biasを電流源７の電源電圧として使用する。この電圧Ｖdd_biasは、１．８Ｖ程度に制限される電圧である。これにより、少なくとも外部電源電圧Ｖddが１．８Ｖ以上では、電流ＩbのＶdd依存性がなくなる。
【００９３】
図１４は図１３のバイアス生成回路３の一具体例を示す回路図である。図１４のバイアス生成回路３は、図１０の構成に加えて、第４差動増幅回路１７と、キャパシタＣf2と、Ｐ型トランジスタＰＭＯＳ６と、抵抗Ｒ３，Ｒ４とを備えている。
【００９４】
図１０と同様に、第３差動増幅回路１６は、ＰＭＯＳ５のドレイン電圧を、抵抗Ｒx1、Ｒx2、Ｒx3で抵抗分圧した電圧を負帰還制御しているが、ＰＭＯＳ５のドレイン電圧はＶdd_biasとして、電流源７、第１差動増幅回路１２および第２差動増幅回路１３の電源電圧として用いられる。また、抵抗Ｒx1と抵抗Ｒx2の接続ノードの電圧は、図１０と同様に、第１差動増幅回路１２の負側入力端子と第２差動増幅回路１３の正側入力端子に入力される基準電圧Ｖref2として用いられる。
【００９５】
ＰＭＯＳ６は、ＰＭＯＳ１にカスコード接続されている。ＰＭＯＳ６のドレインと接地ノードとの間には、抵抗Ｒ３とＲ４が直列接続されている。第４差動増幅回路１７の負側入力端子にはバンドギャップリファレンス回路１５から出力された基準電圧Ｖrefが入力され、正側入力端子には抵抗Ｒ３とＲ４の接続ノードの電圧が入力される。第４差動増幅回路１７の出力信号は、ＰＭＯＳ６のゲートに入力される。また、第４差動増幅回路１７の出力信号は、安定化容量であるキャパシタＣf2を介して内部電圧Ｖdd_intとして出力される。
【００９６】
図１５は第２の実施形態によるＦＥＴ２Ａのレイアウト図である。図１５のＦＥＴ２Ａは、マルチフィンガ型のポリシリコンゲート２１を有する。図１５はフィンガ数が６の例を示しているが、フィンガ数やフィンガ長は任意である。例えば、フィンガ長は５μｍ、フィンガ数は４０に設定される。ポリシリコンゲート２１の配置に合わせて、ドレイン配線２２とソース配線２３は櫛形形状に配置されている。
【００９７】
ポリシリコンゲート２１の上には、ゲート配線２４が配置され、ポリシリコンゲート２１とゲート配線２４とは複数のコンタクト２５で導通が取られている。また、ドレイン配線２２は、その下方のドレイン領域と複数のコンタクト２５で導通が取られている。同様に、ソース配線２３は、その下方のソース領域と複数のコンタクト２５で導通が取られている。図１５の破線は、ドレイン領域、チャネル領域およびソース領域の下方に配置されるボディ領域２６を示している。ボディ領域２６とソース配線２３とはコンタクト２５で導通が取られており、これにより、ＦＥＴ２Ａは、Ｂ−Ｓ接続タイプになる。
【００９８】
図１６は第２の実施形態によるＦＥＴ１Ａのレイアウト図である。図１５と同様に、図１６のＦＥＴ１Ａは、マルチフィンガ型のポリシリコンゲート２１を有する。ポリシリコンゲート２１は、各フィンガの長手方向の両側で各フィンガを支持するＨ型のゲート構造である。これにより、ゲート抵抗がより低減し、ノイズ指数ＮＦを低減できる。図１６のＦＥＴ１Ａのボディはフローティング状態である点で図１５のＦＥＴ２Ａとは異なっている。
【００９９】
なお、図１６のＦＥＴ１Ａのレイアウトは、第１の実施形態によるＦＥＴ１ＡとＦＥＴ２Ａにも適用可能である。
【０１００】
このように、第２の実施形態では、ＦＥＴ２Ａのボディをソースに接続している。これにより、ＦＥＴ２Ａのボディの寄生容量が増加し、利得帯域幅積ｆTが低下するとともに、ノイズ指数ＮＦが増大する。その一方で、ドレイン耐圧は高くなる。また、本実施形態では、ＦＥＴ２Ａのゲート酸化膜厚Ｔox2をＦＥＴ１Ａのゲート酸化膜厚Ｔox1より大きくし、かつＦＥＴ２Ａのゲート長Ｌg2をＦＥＴ１Ａのゲート長Ｌg1より大きくしている。Ｌg2を大きくすることで、よりドレイン耐圧が高くなり、Ｔox2を高くすることで、よりゲート耐圧も高くなる。例えば、ＦタイプのＦＥＴ２ＡがＬg＝０．１４μｍ、Ｔox＝２．５ｎｍである場合、ＶdsとＶgsがともに許容されるＶdd_intの最大値は１．６Ｖ程度であるのに対して、Ｂ−ＳタイプのＦＥＴ２ＡがＬg＝０．２５μｍ、Ｔox＝６ｎｍである場合、Ｖdd_intの最大値は３Ｖ程度になる。これにより、高周波ＬＮＡ１の電圧振幅をより大きくすることができる。
【０１０１】
（第３の実施形態）
第３の実施形態は、第２の実施形態よりもバイアス生成回路３の内部構成を簡略化したものである。
【０１０２】
図１７は第３の実施形態による高周波ＬＮＡ１のブロック図である。図１７の高周波ＬＮＡ１は、図１２と比べて、バイアス生成回路３の内部構成が異なる他は共通する。
【０１０３】
図１８は図１７のバイアス生成回路３の内部構成の一例を示す回路図である。図１８のバイアス生成回路３内の第２レプリカ回路９は、ＦＥＴ２Ｂと、抵抗ＲB3と、キャパシタＣB3とを有し、図１３の第２差動増幅回路１３、ＮＭＯＳ２およびＮＭＯＳ３は省略されている。
【０１０４】
ＦＥＴ２Ｂのソースは、ＦＥＴ１Ｂのドレインに接続されている。ＦＥＴ２Ｂのドレインには、電流源７からの電流Ｉbが供給される。この電流Ｉbは、ＦＥＴ２Ｂのドレイン−ソース間を通って、ＦＥＴ１Ｂのドレイン−ソース間に流れる。
【０１０５】
ＦＥＴ１ＡとＦＥＴ１Ｂのゲート幅の比は、ＦＥＴ２ＡとＦＥＴ２Ｂのゲート幅の比と等しく設定されている。
【０１０６】
図１９は図１８のバイアス生成回路３の一具体例を示す回路図である。図１９のバイアス生成回路３は、ＰＭＯＳ５のドレインと接地ノードとの間にカスコード接続されるＰ型トランジスタＰＭＯＳ７、ＦＥＴ２ＢおよびＦＥＴ１Ｂを有する。ＰＭＯＳ５のドレイン電圧Ｖdd_biasに応じた電流Ｉbが、ＰＭＯＳ７のドレイン−ソース間、ＦＥＴ２Ｂのドレイン−ソース間、およびＦＥＴ１Ｂのドレイン−ソース間に流れる。
【０１０７】
図１８および図１９において、ソース接地のＦＥＴ１ＢとＦＥＴ１Ａは、ゲート幅以外は同一の素子定数を有し、かつＦＥＴ１ＢのゲートはＦＥＴ１Ａのゲートに接続されており、カレントミラー回路を構成している。ＦＥＴ１ＢとＦＥＴ１Ａのゲート幅比は、１：Ｋ（Ｋは例えば１００）である。また、ＦＥＴ１Ｂのゲートには、第１差動増幅回路１２の出力信号が入力されている。
【０１０８】
第１差動増幅回路１２の正側入力端子はＦＥＴ１Ｂのドレインに接続され、負側入力端子には電源回路４から出力される基準電圧Ｖref2が入力されている。以下では、Ｖref2＝０．８Ｖとする。第１差動増幅回路１２とＦＥＴ１Ｂは負帰還回路を構成しており、ＦＥＴ１Ｂのドレイン−ソース間電圧は０．８Ｖになる。
【０１０９】
ＦＥＴ２Ｂはダイオード接続されており、そのソースはＦＥＴ１Ｂのドレインに接続されている。ＦＥＴ２Ｂのドレイン電圧とゲート電圧はともにＶB2である。
【０１１０】
ＦＥＴ２ＢとＦＥＴ２Ａはゲート幅以外は同一の素子定数を有し、ＦＥＴ２Ｂのゲート幅とＦＥＴ２Ａのゲート幅の比は、１：Ｋである。ＦＥＴ２Ｂのドレインには、電流源７から電流Ｉbが供給されている。ＦＥＴ２ＢとＦＥＴ２Ａのゲート長は、ＦＥＴ１Ａのゲート長よりも大きく、ＦＥＴ２ＢとＦＥＴ２Ａの飽和特性は良好である（Ｇdが小さい）。
【０１１１】
図２０は図１８および図１９のバイアス生成回路３の要部を示す回路図である。図２０では、ＦＥＴ１Ｂ、ＦＥＴ２Ｂ、ＦＥＴ１Ａ、ＦＥＴ２Ａのドレイン電流をそれぞれ、Ｉds1B、Ｉds2B、Ｉds1A、Ｉds2Aとしている。ドレイン電流Ｉds1Bは、以下の（８）式に示すように、ゲート−ソース間電圧とドレイン−ソース間電圧の関数Ｆで表すことができる。
【０１１２】
Ｉds1B＝Ｆ(Ｖgs1，０．８)＝Ｉb    …（８）
【０１１３】
Ｉds2Bは、Ｇd＝０を仮定しているため、以下の（９）式に示すように、ゲート−ソース間電圧のみの関数Ｇで表すことができる。
【０１１４】
Ｉds2B＝Ｇ(Ｖgs2B)＝Ｉb    …（９）
【０１１５】
ここで、関数ＦとＧの括弧内は引数を表している。
【０１１６】
同様に、Ｉds1AとＩds2Aはそれぞれ、以下の（１０）式と（１１）式で表される。
【０１１７】
Ｉds1A＝Ｋ・Ｆ(Ｖgs1，Ｖds1)    …（１０）
Ｉds2A＝Ｋ・Ｇ(Ｖgs2)    …（１１）
【０１１８】
上記の（９）式を変形すると、以下の（１２）式が得られる。
【０１１９】
Ｖgs2B＝Ｇ-1(Ｉb)    …（１２）
【０１２０】
ここで、Ｇ-1は関数Ｇの逆関数である。
【０１２１】
また、以下の（１３）式が成り立つ。
【０１２２】
Ｖgs2＝０．８＋Ｖgs2B−Ｖds1    …（１３）
【０１２３】
（１３）式に（１２）式を代入すると、以下の（１４）式が得られる。
【０１２４】
Ｖgs2＝Ｇ-1(Ｉb)＋０．８−Ｖds1    …（１４）
【０１２５】
（１４）式を（１１）式に代入すると、以下の（１５）式が得られる。
【０１２６】
Ｉds2A＝Ｋ・Ｇ(Ｇ-1(Ｉb)＋０．８−Ｖds1)    …（１５）
【０１２７】
Ｉds1A＝Ｉds2Aであるため、以下の（１６）式が成り立つ。
【０１２８】
Ｋ・Ｆ(Ｖgs1，Ｖds1)＝Ｋ・Ｇ(Ｇ-1(Ｉb)＋０．８−Ｖds1)    …（１６）
【０１２９】
ここで、Ｉbは設計上与えられる定数である。また、Ｖgs1は、（８）式からわかるように、関数ＦとＩbで一意に決定される。
【０１３０】
よって、（１６）式はＶds1を変数とする方程式である。
【０１３１】
ここで、（１６）式の解をＶds1＝０．８と仮定すると、（１６）式の左辺＝Ｆ(Ｖgs1，０．８)となり、（８）式より、（１６）式の左辺＝Ｉbとなる。
【０１３２】
また、（１０）式の右辺＝Ｇ(Ｇ-1(Ｉb)＝Ｉbとなる。
【０１３３】
このことから、上記の仮定は正しいことがわかる。すなわち、Ｖds1＝０．８となる。
【０１３４】
ＦＥＴ１ＢとＦＥＴ１Ａでは、ゲート−ソース間電圧とドレイン−ソース間電圧がともに等しいため、以下の（１７）式が成り立つ。
【０１３５】
Ｉds1A＝Ｋ・Ｉb    …（１７）
【０１３６】
（１７）式から、カスコード接続されたＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース間の電流は、Ｖddに依存せず、ＩbとＫのみに依存する。
【０１３７】
このように、第３の実施形態は、第２の実施形態よりも第２レプリカ回路９の内部構成を簡略化したため、バイアス生成回路３の回路規模を縮小できる。
【０１３８】
（第４の実施形態）
第４の実施形態は、第１の実施形態によるバイアス生成回路３内の第２レプリカ回路９を、第３の実施形態と同様に簡略化したものである。
【０１３９】
図２１は第４の実施形態による高周波半導体増幅回路１のブロック図である。図２１の高周波半導体増幅回路１は、バイアス生成回路３の内部構成が異なる他は、図１と同様である。
【０１４０】
図２２は第４の実施形態によるバイアス生成回路３の内部構成の一例を示す回路図である。図２２のバイアス生成回路３は、図９と比べて、第２レプリカ回路９の内部構成が異なっている。図２２の第２レプリカ回路９は、図１８と同様に、ＦＥＴ２Ｂと、抵抗ＲB3と、キャパシタＣB3とを有し、図９の第２差動増幅回路１３、ＮＭＯＳ２およびＮＭＯＳ３は省略されている。図２２の第２レプリカ回路９の動作は、図１８の第２レプリカ回路９と同様である。
【０１４１】
ＦＥＴ１ＡのＶds1とＦＥＴ２ＡのＶds2とは等しく、かつＶdd_int＝１．６Ｖ一定である。このため、電流源７の電源電圧はＶdd_intとしている。
【０１４２】
図２３は図２２のバイアス生成回路３の一具体例を示す回路図である。図２３のバイアス生成回路３は、上述したように、電流源７の電源電圧をＶdd_intとするため、図２０のバイアス生成回路３内のＶdd_biasを生成する回路部分が不要となり、図２０のバイアス生成回路３よりも簡略化できる。
【０１４３】
このように、第４の実施形態によれば、第１の実施形態よりも、バイアス生成回路３の回路規模を縮小できる。
【０１４４】
上述した第１〜第４の実施形態をまとめると、図２４のようになる。図２４では、第１および第２の実施形態が採用する第２レプリカ回路９をType-Aと表記し、第３および第４の実施形態が採用する簡略化された第２レプリカ回路９をType-Bと表記している。図２４中の「−」は、任意（don't care）であることを示している。
【０１４５】
第１〜第４の実施形態に共通の特徴は、ＦＥＴ１Ａのゲート電圧ＶB1がＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1より小さいことである。これは、ＦＥＴ１ＡをＶth＜ＶB1＜Ｖgs2の範囲で動作させることを意味する。これにより、Ｇm／Ｉdsを大きく設定できる。
【０１４６】
第１の実施形態と第４の実施形態は、ＦＥＴ１ＡとＦＥＴ２ＡがともにＦタイプである。第２の実施形態と第３の実施形態は、ＦＥＴ１ＡがＦタイプで、ＦＥＴ２ＡがＢ−Ｓ接続タイプである。
【０１４７】
第１の実施形態と第２の実施形態は、第２レプリカ回路９が簡略化されていないＴｙｐｅ−Ａである。第３の実施形態と第４の実施形態は、第２レプリカ回路９が簡略化されているＴｙｐｅ−Ｂである。
【０１４８】
図２４に示すように、第１の実施形態の主要な変形例としてＭａｉｎ１が、それ以外の変形例としてｓｕｂ１−１、ｓｕｂ１−２、ｓｕｂ１−３がある。Ｍａｉｎ１は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶdd_int／２を出力するか否かも任意である。ｓｕｂ１−１は、Ｍａｉｎ１に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ１−２は、ｓｕｂ１−１に対して、Ｔox1＝Ｔox2かつＬg1＝Ｌg2の条件と、Ｖds1＝Ｖds2の条件とを付加したものである。ｓｕｂ１−３は、Ｍａｉｎ１に対して、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。
【０１４９】
第１の実施形態におけるすべての変形例において、ＦＥＴ１ＡとＦＥＴ２Ａは微細構造であるため、ノイズＮＦが良好になり、ＦＥＴ１ＡとＦＥＴ２ＡのドレインコンダクタンスＧdが大きくても、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1を最適化できる。
【０１５０】
図２４に示すように、第２の実施形態の主要な変形例としてＭａｉｎ２が、それ以外の変形例としてｓｕｂ２−１、ｓｕｂ２−２がある。Ｍａｉｎ２は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＜Ｔox2かつＬg1＜Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であるが、Ｖds1＜Ｖds2であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶref2（＝０．８Ｖ）を出力するか否かも任意である。ｓｕｂ２−１は、Ｍａｉｎ２に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ２−２は、Ｍａｉｎ２に対して、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を付加したものである。
【０１５１】
第２の実施形態におけるすべての変形例において、ノイズ指数ＮＦは第１の実施形態よりも若干劣化するおそれはあるが、Ｖds2が大きくなるため、線形性は改善する。
【０１５２】
図２４に示すように、第３の実施形態の主要な変形例としてＭａｉｎ３が、それ以外の変形例としてｓｕｂ３−１、ｓｕｂ３−２がある。Ｍａｉｎ３は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＜Ｔox2かつＬg1＜Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であるが、Ｖds1＜Ｖds2であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶref2（＝０．８Ｖ）を出力するか否かも任意である。ｓｕｂ３−１は、Ｍａｉｎ３に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ３−２は、Ｍａｉｎ３に対して、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を付加したものである。
【０１５３】
第３の実施形態におけるすべての変形例において、ノイズ指数ＮＦは第１の実施形態よりも若干劣化するおそれはあるが、Ｖds2が大きくなるため、線形性は改善する。また、第２レプリカ回路９を簡略化するため、回路規模を縮小できる。
【０１５４】
図２４に示すように、第４の実施形態の主要な変形例としてＭａｉｎ４が、それ以外の変形例としてｓｕｂ４−１、ｓｕｂ４−２、ｓｕｂ４−３がある。Ｍａｉｎ４は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＝Ｔox2かつＬg1＝Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶdd_int／２を出力するか否かも任意である。ｓｕｂ４−１は、Ｍａｉｎ４に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ４−２は、Ｍａｉｎ４に対して、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。ｓｕｂ４−３は、Ｍａｉｎ４に対して、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長の大小関係を任意とし、Ｖds1とＶds2の大小関係も任意とし、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。
【０１５５】
第４の実施形態におけるすべての変形例において、ＦＥＴ１ＡとＦＥＴ２Ａは微細構造であるため、ノイズＮＦが良好になり、ＦＥＴ１ＡとＦＥＴ２ＡのドレインコンダクタンスＧdが大きくても、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1を最適化できる。また、第２レプリカ回路９を簡略化するため、回路規模を縮小できる。
【０１５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５７】
１  高周波半導体増幅回路、２  カスコード増幅回路、３  バイアス生成回路、４  電源回路、５  イネーブル制御回路、６  ソフトスタート回路、７  電流源、８  第１レプリカ回路、９  第２レプリカ回路、１１  インバータ、１２  第１差動増幅回路、１３  第２差動増幅回路、１４  スタートアップ回路、１５  バンドギャップリファレンス回路、１６  第３差動増幅回路、１７  第４差動増幅回路、２１  ポリシリコンゲート、２２  ドレイン配線、２３  ソース配線、２４  ゲート配線、２５  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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