(57)【要約】【課題】フローティングゲート及び接点の抵抗を低減し、得られる製品の性能、信頼性及び歩留まりを更に高めるために、バッファ酸化層を形成することなくメモリデバイスを製造する方法を提供する。【解決手段】メモリデバイスを製造する方法が提供される。本方法では、第１ゲート誘電体層が第１領域内の基板上に形成される。第２ゲート誘電体層が第２及び第３領域内の基板上に形成される。第１導電層が基板上に形成される。第１誘電体層が直接第１導電層上に形成される。第２領域内の第１誘電体層の一部分、第１導電層の一部分、及び第２ゲート誘電体層の一部分が除去される。第３導電層及び第２ゲート誘電体層が第２領域内の基板上に順次に形成される。第３導電層及び第２誘電体層が基板上に順次に形成される。絶縁分離構造が基板内に形成される。ここで、絶縁分離構造は第２の誘電体層を貫通し、基板内にまで延在する。【選択図】図１Ｋ
2018037631.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスを製造する方法であって、前記方法は、
第１領域と第２領域と第３領域に分割された基板を準備するステップと、
前記第１領域内の前記基板上に第１ゲート誘電体層を形成するステップと、
前記第２領域及び前記第３領域内の前記基板上に第２ゲート誘電体層を形成するステップと、
前記基板上に第１導電層を形成するステップと、
前記第１導電層上に直接第１誘電体層を形成するステップと、
前記第２領域内の前記基板の表面を部分的に露出させるために、前記第２領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップと、
前記第２領域内の前記基板上に第３ゲート誘電体層及び第２導電層を順次に形成するステップと、
前記基板上に第３導電層及び第２誘電体層を順次に形成するステップと、
前記基板内に、前記第２誘電体層を貫通して基板にまで達する複数の分離構造を形成するステップと、
を備える方法。
【請求項２】
前記第１導電層は前記第１誘電体層に直接接触している、請求項１記載の方法。
【請求項３】
前記第３ゲート誘電体層及び前記第２導電層を形成するステップにおいて、溝が前記第２領域内の前記基板に同時に形成され、前記分離構造の一つを形成する方法は、トレンチを形成するために前記溝の上部の前記第２誘電体層及び前記第３導電層のみならず前記溝の周囲の前記基板及び前記第１導電層も除去するステップと前記トレンチを分離材料層で満たすステップとを含む、請求項１又は２記載の方法。
【請求項４】
前記第３領域内の前記第２ゲート誘電体層はトンネル誘電体層である、請求項１−３の何れかに記載の方法。
【請求項５】
前記第２領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップは、
前記第３領域内の前記基板の表面を部分的に露出させるために、前記第３領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップを更に含む、
請求項１又は２記載の方法。
【請求項６】
前記第２領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップは、
前記第３領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップを更に含み、前記第３領域内の前記第３ゲート誘電体層はトンネル誘電体層である、
請求項５記載の方法。
【請求項７】
前記第２領域及び前記第３領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップにおいて、一つの溝が前記第２領域内の前記基板に同時に形成されるとともに、別の溝が前記第３領域内の前記基板に同時に形成され、前記分離構造の一つを形成する方法は、２つのトレンチを形成するために前記溝の上部の前記第２誘電体層及び前記第３導電層のみならず前記溝の周囲の前記基板及び前記第１導電層も除去するステップと前記トレンチを分離材料層で満たすステップとを含む、請求項６記載の方法。
【請求項８】
前記第１ゲート誘電体層を形成する前に、
第１導電型の深いウェルを前記第３領域内の前記基板内に形成するステップと、
第２導電型の第１ウェルを前記深いウェル上に形成するステップと、
前記第１導電型の２つの高電圧ウェルを前記深いウェルの両側にそれぞれ形成するステップと、
を更に備える、請求項１−７のいずれかに記載の方法。
【請求項９】
前記第１ゲート誘電体層の厚さ、前記第２ゲート誘電体層の厚さ及び前記第３ゲート誘電体層の厚さは互いに異なる、請求項１−８のいずれかに記載の方法。
【請求項１０】
前記第１ゲート誘電体層の厚さは１０ｎｍ〜４０ｎｍである、請求項１−９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスを製造する方法に関し、より詳しくはメモリデバイスの製造方法に関する。
【背景技術】
【０００２】
科学技術の進歩に伴い、半導体デバイスのコストを低減するとともに製造ステップを簡略化するために同じチップ上のセル領域及び周辺領域内にコンポーネントを集積するのが主流になってきている。トリプルゲート酸化層製造方法は同じチップ上のセル領域及び周辺領域内にコンポーネントを集積する方法の一つである。
【０００３】
しかしながら、従来のトリプルゲート酸化層製造方法では、バッファ酸化層がフローティングゲート間に残存しやすく、フローティングゲートの抵抗値の増加をまねく。続いてフローティングゲート上の接点の抵抗値も増加する可能性があり、得られる製品の性能、信頼性及び歩留まりが悪化し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、フローティングゲート及び接点の抵抗を低減し、得られる製品の性能、信頼性及び歩留まりを更に高めるために、バッファ酸化層を形成することなくメモリデバイスを製造する方法を提供することにある。
【０００５】
本明細書で与えられるメモリデバイスを製造する方法はバッファ酸化層を形成するステップを含まないため、製造プロセスを簡略化することができ、製造コストを低減することができる。
【課題を解決するための手段】
【０００６】
本発明の一実施形態では、メモリデバイスを製造する方法は下記のステップを含む。第１領域と第２領域と第３領域に分割された基板が用意される。第１ゲート誘電体層が第１領域内の基板上に形成される。第２ゲート誘電体層が第２及び第３領域内の基板上に形成される。第１導電層が基板上に形成される。第１誘電体層が直接第１導電層上に形成される。第２領域内の基板の表面を部分的に露出させるために、第２領域内の第１誘電体層の一部分、第１導電層の一部分、及び第２ゲート誘電体層の一部分が部分的に除去される。第３ゲート誘電体層及び第２導電層が第２領域内の基板上に順次に形成される。第３導電層及び第２誘電体層が基板上に順次に形成される。絶縁分離構造が基板内に形成される。ここで、絶縁分離構造は第２の誘電体層を貫通し、基板内にまで延在する。
【０００７】
上述したように、本明細書で与えられるメモリデバイスの製造方法では、コンポーネントを同じチップ上のセル領域及び周辺領域内に集積するためにトリプルゲート酸化層製造プロセスが実行される。このトリプルゲート酸化層製造プロセスは、フローティングゲート間にバッファ酸化層が残存する問題を回避するために、バッファ酸化層を形成するステップを含まない。本明細書で与えられるメモリデバイスの製造方法を適用することによって、得られる製品の性能、信頼性及び歩留まりを高めることができる。その上、従来の方法に比べて、本明細書で与えられるメモリデバイスの製造方法はバッファ酸化層を形成するステップを含まないため、製造プロセスを簡略化でき、製造コストを低減できる。
【０００８】
本発明の上記の特徴及び利点をより分かりやすくするために、いくつかの実施形態を添付図面を参照して以下に詳細に説明する。
【０００９】
添付図面は本発明の更なる理解を与えるために本明細書に組み込まれ、本明細書の一部分を構成する。図面は本発明の模範的な実施形態を示し、詳細な説明とともに本発明の原理を説明するのに役立つ。
【図面の簡単な説明】
【００１０】
【図１】図１Ａ−１Ｋは本発明の第１の実施形態によるメモリデバイスの製造方法を示す概略断面図である。
【図２】図２Ａ−２Ｋは本発明の第２の実施形態によるメモリデバイスの製造方法を示す概略断面図である。
【図３】本発明の第１の実施形態によるメモリデバイスの製造方法を示すフローチャートである。
【図４】本発明の第２の実施形態によるメモリデバイスの製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下の実施形態において、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。例えば、本実施形態において、第１導電型はＮ型であり、第２導電型はＰ型である。例えば、Ｐ型ドーパントはホウ素であり、Ｎ型ドーパントはリン又はヒ素である。
【００１２】
図１Ａ及び図３につき説明すると、基板４００を準備するためにステップ１０１が実行される。基板４００は、例えばＳｉ，Ｇｅ，ＳｉＧｅ，ＧａＰ，ＧａＡｓ，ＳｉＣ，ＳｉＧｅＣ，ＩｎＡｓ及びＩｎＰからなる群から選ばれる少なくとも一つの材料を含み得る。本発明の一実施形態では、基板４００はＳＯＩ基板であってもよい。基板４００はセル領域５００（例えば、第３領域）及び周辺領域６００を有する。具体的にいうと、周辺領域６００は、高電圧デバイス領域６１０（例えば、第１領域）と、低電圧デバイス領域６２０（例えば、第２領域）を含む。
【００１３】
本発明の一実施形態によれば、基板４００はセル領域５００内に、第１導電型の深いウェル４１０、第２導電型の第１ウェル４２０、第１導電型の第２高電圧ウェル４４０を含み得る。基板４００は高電圧デバイス領域６１０内に、第２導電型の第１高電圧ウェル４３０を含み得る。基板４００は低電圧デバイス領域６２０内に、第１導電型の第１低電圧ウェル４５０と第２導電型の第２低電圧ウェル４６０を含み得る。他の実施形態では、例えば基板４００はセル領域５００、高電圧デバイス領域６１０、低電圧デバイス領域６２０内に、異なる導電型のウェル及びそれらの組み合わせを含んでもよい。
【００１４】
具体的には、深いウェル４１０はセル領域５００内の基板４００内に位置し得る。深いウェル４１０は、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。例えば、一実施形態では、深いウェル４１０に注入されるドーパントはリン又はヒ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１０００ｋｅＶ〜４０００ｋｅＶである。
【００１５】
第１ウェル４２０は深いウェル４１０の上に位置し、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。例えば、一実施形態では、第１ウェル４２０に注入されるドーパントはホウ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１０ｋｅＶ〜１０００ｋｅＶである。
【００１６】
第２高電圧ウェル４４０は第２導電型の２つの第２高電圧ウェル４４２及び４４４を含んでよい。２つの第２高電圧ウェル４４２及び４４４は深いウェル４１０及び第１ウェル４２０の両側にそれぞれ位置する。即ち、深いウェル４１０及び第１ウェル４２０は２つの第２高電圧ウェル４４２及び４４４の間に位置する。第２高電圧ウェル４４２及び４４４は、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。一実施形態では、第２高電圧ウェルウェル４４２及び４４４に注入されるドーパントはリン又はヒ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１０ｋｅＶ〜２０００ｋｅＶである。
【００１７】
第１高電圧ウェル４３０は高電圧デバイス領域６１０内の基板４００内に位置する。第１高電圧ウェル４３０は、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。例えば、一実施形態では、第１高電圧ウェル４３０に注入されるドーパントはホウ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１０ｋｅＶ〜１０００ｋｅＶである。
【００１８】
第１低電圧ウェル４５０は低電圧デバイス領域６２０内の基板４００内に位置する。第１低電圧ウェル４５０は、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。例えば、一実施形態では、第１低電圧ウェル４５０に注入されるドーパントはリン又はヒ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１ｋｅＶ〜１０００ｋｅＶである。
【００１９】
第２低電圧ウェル４６０は第１高電圧ウェル４３０と第１低電圧ウェル４５０の間に位置する。第２低電圧ウェル４６０は、パターン化マスク層を形成し、イオン注入プロセスを実行することによって形成し得る。例えば、一実施形態では、第２低電圧ウェル４６０に注入されるドーパントはホウ素であり、ドーパントドーズは１×１０１０／ｃｍ２〜１×１０１４／ｃｍ２であり、注入エネルギーは１ｋｅＶ〜１０００ｋｅＶである。
【００２０】
図１Ａ及び図３に示すように、高電圧デバイス領域６１０内の基板４００上に高電圧ゲート誘電体層５１０（例えば第１ゲート誘電体層）を形成するためにステップＳ１０２が実行される。高電圧ゲート誘電体層５１０は、例えば酸化シリコン層、酸窒化シリコン層又は窒化シリコン層としてもよく、高電圧ゲート誘電体層５１０を形成する方法はシリコンの局部酸化法を実行するステップを含み得る。本発明の一実施形態では、高電圧ゲート誘電体層５１０の厚さは３０ｎｍ〜７０ｎｍである。
【００２１】
ステップＳ１０２において、トンネル誘電体層５２０（例えば第２ゲート誘電体層）がセル領域５００及び低電圧デバイス領域６２０内の基板４００の上に形成される。トンネル誘電体層５２０は、例えば酸化シリコン層、酸窒化シリコン層又は窒化シリコン層としてもよく、トンネル誘電体層５２０を形成する方法は、化学気相堆積法、in-situ気相成長法、低圧フリーラジカル酸化法、又は炉酸化法としてもよい。本発明の一実施形態では、トンネル誘電体層５２０の厚さは５ｎｍ〜９ｎｍである。
【００２２】
次に、基板４００の上に第１導電層５３０を形成するためにステップＳ１０３が実行される。第１導電層５３０は、例えばドープポリシリコン層、アンドープポリシリコン層、又はその組み合わせとしてもよく、第１導電層５３０を形成する方法は、化学気相堆積法、低圧化学気相堆積法、又は炉酸化法としてもよい。本発明の一実施形態では、第１導電層５３０は１０ｎｍ〜４０ｎｍである。
【００２３】
ステップＳ１０３において、第１誘電体層５５０が第１導電層５３０の上に直接形成される。特に、第１誘電体層５５０及び第１導電層５３０は互いに直接接触し、第１誘電体層５５０と第２導電層５３０の間に酸化層は存在しない。本発明の一実施形態によれば、第１誘電体層５５０は窒化シリコン層とし、第１誘電体層５５０を形成する方法は化学気相堆積法とし得る。本発明の一実施形態では、第１誘電体層５５０の厚さは１０ｎｍ〜４０ｎｍである。第１誘電体層５５０の小さい厚さのために、第１誘電体層５５０に由来する応力インパクトは無視できる。
【００２４】
図１Ｂを参照すると、パターン化マスク層４７０が基板４００上に形成される。パターン化マスク層４７０は炭素又はフォトレジスト材料を含み得る。パターン化マスク層４７０は低電圧デバイス領域６２０内の第１誘電体層５５０を部分的に露出する。
【００２５】
図１Ｃ及び図３を参照すると、ステップＳ１０４において、低電圧デバイス領域６２０内の第１誘電体層５５０の一部分及び第１導電層５３０の一部分を順次に除去してトンネル誘電体層５２０の表面を露出させるためにエッチングプロセスが実行される。パターン化マスク層４７０はその後除去される。本発明の一実施形態では、パターン化マスク層４７０を除去する方法は、パターン化マスク層４７０を高密度プラズマでアッシングし、その後ウェット洗浄を実行するステップを含み得る。
【００２６】
図１Ｄ及び図３を参照すると、ステップＳ１０４において、低電圧デバイス領域６２０内のトンネル誘電体層５２０の一部分を除去するためにウェットエッチングプロセスが実行される。本発明の一実施形態では、ウェットエッチングプロセスで使用するエッチャントは、例えばフッ化水素酸、フッ化水素酸蒸気、硝酸及びフッ化水素酸を含有する混合溶液、熱リン酸（１５０℃〜２００℃）、又は硫酸及びフッ化水素酸を含有する混合溶液を含み得る。具体的に言うと、前記ウェットエッチングプロセスにおいて、第１導電層５３０の一部分及び第１導電層５３０の下のトンネル誘電体層５２０の一部分が、残存する第１導電層５３０の側面及び残存するトンネル誘電体層５２０の側面でエッチングされて、凹部Ｒ１が形成され得る。
【００２７】
図１Ｅ及び図３を参照すると、低電圧ゲート誘電体層５６０（例えば第３ゲート誘電体層）を基板４００上に形成するためにステップ１０４が実行される。低電圧ゲート誘電体層５６０は第１誘電体層５５０の表面及び低電圧デバイス領域６２０内の基板４００の上面の一部分を覆う。即ち、低電圧ゲート誘電体層５６０は残存する第１導電層５３０の側面及び残存するトンネル誘電体層５２０の側面を覆わない。本発明の一実施形態では、低電圧ゲート誘電体層５６０は例えば酸化シリコン層、酸窒化シリコン層又は窒化シリコン層であってもよく、低電圧ゲート誘電体層５６０を形成する方法は、化学気相堆積法、in-situ気相成長法、低圧ラジカル酸化法、又は炉酸化法であってもよい。本発明の一実施形態では、低電圧誘電体層５６０の厚さは２ｎｍ〜９ｎｍである。
【００２８】
図１Ｅ、図１Ｆ及び図３を参照すると、ステップＳ１０４において、第２導電層５７０が基板４００の上に形成される。詳しく言えば、第２導電層５７０は低電圧ゲート誘電体層５６０の表面、残存する第１導電層５３０の側面及び残存するトンネル誘電体層５２０の側面を覆う。即ち、第２導電層５７０は低電圧ゲート誘電体層５６０の表面上にコンフォーマルに形成され、凹部Ｒ１を埋める。本発明の一実施形態によれば、第２導電層５７０は、例えばドープポリシリコン層、アンドープポリシリコン層、又はその組み合わせを含んでもよく、第２導電層５７０を形成する方法は、化学気相堆積法、低圧化学気相堆積法、又は炉酸化法であってもよい。本発明の一実施形態では、第２導電層５７０は１０ｎｍ〜４０ｎｍである。
【００２９】
図１Ｇ及び図３を参照すると、パターン化マスク層４８０が基板４００上に形成される。パターン化マスク層４８０は炭素又はフォトレジスト材料を含み得る。本発明の一実施形態では、パターン化マスク層４８０は隣接する第２導電層５７０と距離Ｄ１だけ離間される。距離Ｄ１は例えば１００ｎｍ〜３００ｎｍである。
【００３０】
図１Ｇ、図１Ｈ及び図３を参照すると、ステップＳ１０５において、セル領域５００及び高電圧デバイス領域６１０内の第２導電層５７０、低電圧ゲート誘電体層５６０及び第１誘電体層５５０を順次に除去して第１導電層５３０の表面を露出させるためにエッチングプロセスが実行される。このエッチングプロセス中に、低電圧ゲート誘電体層５６０の表面にコンフォーマルに形成された第２導電層５７０を完全に除去するために、パターン化マスク層４８０により覆われていない第１低電圧ウェル４５０（即ち基板４００）の一部分がエッチング損失のために除去される。従って、溝Ｒ２が第１低電圧ウェル４５０の一部分に形成される。この時点で、第１導電層５３０の側面、トンネル誘電体層５２０の側面、第１低電圧ウェル４５０の上面及び溝Ｒ２は相まって階段状開口部４８５を形成する。パターン化マスク層４８０はその後除去される。本発明の一実施形態では、パターン化マスク層４８０を除去する方法は、パターン化マスク層４８０を高密度プラズマでアッシングし、その後ウェット洗浄を実行するステップを含み得る。
【００３１】
図１Ｉ及び図３を参照すると、第３導電層５８０及び第２誘電体層５９０を基板４００上に順次に形成して階段状開口部４８５を埋めるためにステップＳ１０６が実行される。第３導電層５８０は、例えばドープポリシリコン層、アンドープポリシリコン層、又はその組み合わせを含んでもよく、第３導電層５８０を形成する方法は、化学気相堆積法、低圧化学気相堆積法、又は炉酸化法であってもよい。本発明の一実施形態では、第３導電層５８０は５０ｎｍ〜１５０ｎｍである。第２誘電体層５９０は例えば酸化シリコン層、酸窒化シリコン層又は窒化シリコン層であってもよく、第２誘電体層５９０を形成する方法は、化学気相堆積法、物理気相堆積法、熱酸化法、又は炉酸化法であってもよい。本発明の一実施形態では、第２誘電体層５９０の厚さは１０ｎｍ〜１００ｎｍである。
【００３２】
図１Ｉ、図１Ｊ及び図３を参照すると、基板４００に複数のトレンチ１９を形成するためにステップＳ１０７が実行され、トレンチ１９は第２誘電体層５９を貫通して基板４００にまで達する。詳しく言えば、トレンチ１９は基板４００内に、セル領域５００、高電圧デバイス領域６１０及び低電圧デバイス領域６２０の周囲に形成される。セル領域５００と高電圧デバイス領域６１０との間のトレンチを例にとり説明する。本発明の一実施形態では、トレンチ１９を形成するために、パターンマスク層（図示せず）が基板４００上に形成され、基板４００の一部分並びに第２誘電体層５９０の一部分、第３導電層５８０の一部分、第１導電層５３０の一部分、高電圧ゲート誘電体層５１０の一部分、トンネル誘電体層５２０の一部分及び低電圧ゲート誘電体層５６０の一部分が除去される。
【００３３】
図１Ｊ、図１Ｋ及び図３に示されるように、分離構造４９０がトレンチ１９内に形成される。具体的に言うと、分離材料層（例えば、高密度プラズマ酸化層又はスピンオンガラス）がトレンチ１９を満たすように基板４００上に形成される。基板４００上の分離材料層は基板４００上の第２誘電体層５９０を露出させるために化学機械研磨によって平坦化される。その後、メモリアレイがセル領域４００内に形成される。図１Ｋに示す分離構造４９０の上面と第２誘電体層５９０の上面は同一平面ではないが、本発明に対する限定と解釈すべきではない。別の実施形態では、分離構造４９０の上面は例えば第２誘電体層５９０の上面と同一平面にしてもよい。
【００３４】
図２Ａ、図４、図１Ａ及び図３を参照すると、第２の実施形態で与えられるメモリデバイスの製造プロセスは第１の実施形態で与えられるメモリデバイスの製造方法に類似する。即ち、ステップＳ１０１はステップＳ２０１に類似し、ステップＳ１０２はステップＳ２０２に類似し、ステップＳ１０３はステップＳ２０３に類似する。これらの類似のステップは以前の段落で説明されているため、これ以上の説明は以後省略する。これらの２つの実施形態の差異は以下で説明される。第１の実施形態では、ステップＳ１０２に示されるように、トンネル誘電体層５２０が低電圧デバイス領域６２０（即ち、第２領域）及びセル領域５００内の基板４００上に形成され、第２の実施形態では、ステップＳ２０２に示されるように、低電圧ゲート誘電体層５６０が低電圧デバイス領域６２０（即ち、第２領域）及びセル領域５００内の基板４００上に形成される。
【００３５】
図２Ｂを参照すると、パターン化マスク層４７０が基板４００上に形成される。パターン化マスク層４７０は、例えば炭素又はフォトレジスト材料を含み得る。パターン化マスク層４７０はセル領域５００及び低電圧デバイス領域６２０内の第１誘電体層５５０の表面を部分的に露出させる。
【００３６】
図２Ｃ及び図４を参照すると、ステップＳ２０４において、セル領域５００及び低電圧デバイス領域６２０内の第１誘電体層５５０の一部分及び第１導電層５３０の一部分を順次に除去して低電圧ゲート誘電体層５６０（即ち、第２ゲート誘電体層）の表面を露出させるためにエッチングプロセスが実行される。その後パターン化マスク層４７０は除去される。
【００３７】
図２Ｄ及び図４を参照すると、ステップＳ２０４において、セル領域５００内の低電圧ゲート誘電体層５６０を除去するためにウェットエッチングプロセスが実行される。前記ウェットエッチングプロセスにおいて、第１導電層５３０の一部分及び第１導電層５３０の下部の低電圧ゲート誘電体層５６０の一部分が残存する第１導電層５３０の側面及び残存する低電圧ゲート誘電体層５６０の側面で除去されるために凹部Ｒ３が形成され得る。
【００３８】
図２Ｅ及び図４に示すように、基板４００上にトンネル誘電体層５２０（即ち、第３ゲート誘電体層）を形成するためにステップＳ２０４が実行される。トンネル誘電体層５２０は第１誘電体層５５０の表面及び基板４００の上面の一部分を覆う。即ち、トンネル誘電体層５２０は残存する第１導電層５３０の側面を覆わない。
【００３９】
図２Ｅ，図２Ｆ及び図４を参照すると、ステップＳ２０４において、第２導電層５７０が基板４００上に形成される。具体的には、第２導電層５７０はトンネル誘電体層５２０の表面及び残存する第１導電層５３０の側面を覆う。即ち、第２導電層５７０はトンネル誘電体層５２０の表面にコンフォーマルに形成され、凹部Ｒ３を埋める。
【００４０】
図２Ｇを参照すると、パターン化マスク層４８０が基板４００上に形成される。詳しく言うと、パターン化マスク層４８０はセル領域５００及び低電圧デバイス領域６２０内の第２導電層５７０の表面を部分的に覆う。本発明の一実施形態によれば、パターン化マスク層４８０は隣接する第２導電層５７０と距離Ｄ２だけ離間される。距離Ｄ２は例えば１００ｎｍ〜３００ｎｍとし得る。
【００４１】
図２Ｇ、図２Ｈ及び図４を参照すると、ステップＳ２０５において、パターン化マスク層４８０で覆われてない第２導電層５７０、トンネル誘電体層５２０及び第１誘電体層５５０を順次に除去して第１導電層５３０の表面を露出させるためにエッチングプロセスが実行される。このエッチングプロセス中に、第１導電層５３０の側面にコンフォーマルに形成された第２導電層５７０を完全に除去するために、パターン化マスク層４８０で覆われてない第１ウェル４２０の一部分、第１低電圧ウェル４５０の一部分及び第２低電圧ウェル４６０（即ち、基板４００）の一部分がエッチング損失のために除去される。従って、一つの溝Ｒ４が第１ウェル４２０に形成され、別の溝Ｒ４が第１低電圧ウェル４５０内に形成される。この時点において、第２導電層５７０の一側壁、トンネル誘電体層５２０の一側壁、第１ウェル４２０の表面及び一つの溝Ｒ４が相まって階段状の開口部４８５ａを構成し、第２導電層５７０の別の側壁、トンネル誘電体層５２０の別の側壁、第１低電圧ウェル４５０の表面及び別の溝Ｒ４が相まって階段状の開口部４８５ｂを構成する。その後パターン化マスク層４８０は除去される。
【００４２】
図２Ｉ及び図４を参照すると、基板４００上に第３導電層５８０及び第２誘電体層５９０を順次に形成して開口４８５ａ及び４８５ｂを完全に埋めるためにステップＳ２０６が実行される。
【００４３】
図２Ｊ及び図４を参照すると、基板４００に複数のトレンチ１９を形成するためにステップＳ２０７が実行され、トレンチ１９は第２誘電体層５９０を貫通して基板４００にまで達する。具体的には、トレンチ１９は基板４００内に、セル領域５００、高電圧デバイス領域６１０及び低電圧デバイス領域６２０の周囲に形成される。
【００４４】
図２Ｋ及び図４を参照すると、ステップＳ２０７において、分離構造４９０がトレンチ１９内に形成される。分離構造４９０は基板４００内にセル領域５００、高電圧デバイス領域６１０及び低電圧デバイス領域６２０の周囲に形成され、セル領域５００、高電圧デバイス領域６１０及び低電圧デバイス領域６２０内のコンポーネントを電気的に絶縁するように構成され得る。その後メモリアレイがセル領域５００に形成される。
【００４５】
本明細書で与えられるメモリデバイスを製造する方法はバッファ酸化層を形成するステップを含まないことに注意されたい。従って、本実施形態によれば、第１導電層５３０と第３導電層５８０（即ち、フローティングゲート）の間の残留バッファ層の問題を回避することができる。その一方で、製造プロセスを簡略化することができ、生産コストを低減することができる。
【００４６】
更に、第２の実施形態で与えられるメモリデバイスの製造方法によれば、高電圧ゲート誘電体層５１０が形成された後に低電圧ゲート誘電体層５６０が形成される（即ち、ステップＳ２０２）。その後、トンネル誘電体層５２０がステップＳ２０４において形成される。トンネル誘電体層５２０は高電圧ゲート誘電体層５１０及び低電圧ゲート誘電体層５６０が形成された後に形成されるため、トンネル誘電体層５２０の表面の品質は複数のフォトリトグラフィ及びエッチングプロセスによって低減されず、製品の信頼性を向上させることができる。
【００４７】
更に、本明細書で与えられるメモリデバイスの製造方法における製造ステップの実行順序は本発明において制限されない。例えば、本明細書で与えられるメモリデバイスの製造方法では、高電圧ゲート誘電体層５１０は低電圧ゲート誘電体層５６０を形成する前に形成し、その後トンネル誘電体層５２０を形成してもよく、或いは高電圧ゲート誘電体層５１０を最初に形成し、その後でトンネル誘電体層５２０を形成し、その後低電圧ゲート誘電体層５６０を形成してもよい。
【００４８】
要するに、本明細書で与えられるメモリデバイスの製造方法では、同じチップ上のセル領域及び周辺領域内にコンポーネントを集積するためにトリプルゲート酸化層製造プロセスが実行される。トリプルゲート酸化層製造プロセスは、フローティングゲート間の残留バッファ層の問題を回避するためにバッファ酸化層を形成するステップを含まない。本明細書で与えられるメモリデバイスの製造方法を利用することによって、フローティングゲート及び接点の抵抗を低減することができ、得られる製品の性能、信頼性及び歩留まりを高めることができる。更に、従来の方法に比べて、本明細書で与えられるメモリデバイスの製造方法はバッファ酸化層を形成するステップを含まず、よって製造プロセスを簡略化することができ、製造コストを低減することができる。
【産業上の利用可能性】
【００４９】
本開示のメモリデバイスの製造方法では、同じチップ上のセル領域及び周辺領域内にコンポーネントを集積するためにトリプルゲートオキサイド製造プロセスが実行される。トリプルゲートオキサイド製造プロセスは、フローティングゲート間の残留バッファ層の問題を回避するためにバッファ酸化層を形成するステップを含まない。本開示のメモリデバイスの製造方法を利用することによって、フローティングゲート及び接点の抵抗を低減することができ、得られる製品の性能、信頼性及び歩留まりを高めることができる。結果として、本開示のメモリデバイスはＭＰ３プレーヤ、スマートフォン、タブレットコンピュータ、携帯情報端末（ＰＤＡ）などの様々な電子機器に使用することができる。
【符号の説明】
【００５０】
１９    トレンチ
４００    基板
４１０    深いウェル
４２０    第１ウェル
４３０    第１高電圧ウェル
４４０，４４２，４４４    第２高電圧ウェル
４５０    第１低電圧ウェル
４６０    第２低電圧ウェル
４７０，４８０    マスク層
４８５，４８５ａ，４８５ｂ    階段状開口
４９０    分離構造
５００    セル領域
５１０    高電圧ゲート誘電体層
５２０    トンネル誘電体層
５３０    第１導電層
５５０    第１誘電体層
５６０    低電圧ゲート誘電体層
５７０    第２導電層
５８０    第３導電層
５９０    第２誘電体層
６００    周辺領域
６１０    高電圧デバイス領域
６２０    低電圧デバイス領域
Ｄ１，Ｄ２    距離
Ｒ１，Ｒ３    凹部
Ｒ２，Ｒ４    溝
Ｓ１０１−Ｓ１０７，Ｓ２０１−Ｓ２０７    ステップ
【図１Ａ】
2018037631.tif 000003
【図１Ｂ】
2018037631.tif 000004
【図１Ｃ】
2018037631.tif 000005
【図１Ｄ】
2018037631.tif 000006
【図１Ｅ】
2018037631.tif 000007
【図１Ｆ】
2018037631.tif 000008
【図１Ｇ】
2018037631.tif 000009
【図１Ｈ】
2018037631.tif 000010
【図１Ｉ】
2018037631.tif 000011
【図１Ｊ】
2018037631.tif 000012
【図１Ｋ】
2018037631.tif 000013
【図２Ａ】
2018037631.tif 000014
【図２Ｂ】
2018037631.tif 000015
【図２Ｃ】
2018037631.tif 000016
【図２Ｄ】
2018037631.tif 000017
【図２Ｅ】
2018037631.tif 000018
【図２Ｆ】
2018037631.tif 000019
【図２Ｇ】
2018037631.tif 000020
【図２Ｈ】
2018037631.tif 000021
【図２Ｉ】
2018037631.tif 000022
【図２Ｊ】
2018037631.tif 000023
【図２Ｋ】
2018037631.tif 000024
【図３】
2018037631.tif 000025
【図４】
2018037631.tif 000026
【手続補正書】
【提出日】平成29年12月4日(2017.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスを製造する方法であって、前記方法は、順に行う
第１領域と第２領域と第３領域に分割された基板を準備するステップと、
前記第１領域内の前記基板上に第１ゲート誘電体層を形成するステップと、
前記第２領域及び前記第３領域内の前記基板上に第２ゲート誘電体層を形成するステップと、
前記第１ゲート誘電体層及び第２ゲート誘電体層上に第１導電層を形成するステップと、
前記第１導電層上に直接第１誘電体層を形成するステップと、
前記第２領域内の前記基板の表面を部分的に露出させるために、前記第２領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップと、
前記基板上に第３ゲート誘電体層及び第２導電層を順次に形成するステップと、
前記第１領域及び第３領域の前記第２導電層、前記第３ゲート誘電体層及び前記第１誘電体層を除去し、前記第１導電層を露出させるステップと、
前記第１領域及び第３領域の露出した前記第１導電層、並びに、第２領域の前記第２導電層、前記基板の部分的に露出した表面、及び前記第１導電層の一部分上に第３導電層及び第２誘電体層を順次に形成するステップと、
前記基板内に、前記第２誘電体層を貫通して基板にまで達する複数の分離構造を形成するステップと、
を備え、
前記第１領域及び第２領域は、周辺領域であり、前記第３領域は、セル領域であり、前記第３導電層は、フローティングゲートである方法。
【請求項２】
前記第１導電層は前記第１誘電体層に直接接触している、請求項１記載の方法。
【請求項３】
前記第３ゲート誘電体層及び前記第２導電層を形成するステップにおいて、溝が前記第２領域内の前記基板に同時に形成され、前記分離構造の一つを形成する方法は、トレンチを形成するために前記溝の上部の前記第２誘電体層、前記第３導電層及び前記第２ゲート誘電体層のみならず前記溝の周囲の前記基板及び前記第１導電層も除去するステップと前記トレンチを分離材料層で満たすステップとを含む、請求項１又は２記載の方法。
【請求項４】
前記第３領域内の前記第２ゲート誘電体層はトンネル誘電体層である、請求項１−３の何れかに記載の方法。
【請求項５】
前記第２領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップは、
前記第３領域内の前記基板の表面を部分的に露出させるために、前記第３領域内の前記第１誘電体層の一部分、前記第１導電層の一部分及び前記第２ゲート誘電体層の一部分を除去するステップを更に含む、
請求項１又は２記載の方法。
【請求項６】
前記第２領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップは、
前記第３領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップを更に含み、前記第３領域内の前記第３ゲート誘電体層はトンネル誘電体層である、
請求項５記載の方法。
【請求項７】
前記第２領域及び前記第３領域内の前記基板上に前記第３ゲート誘電体層及び前記第２導電層を順次に形成するステップにおいて、一つの溝が前記第２領域内の前記基板に同時に形成されるとともに、別の溝が前記第３領域内の前記基板に同時に形成され、前記分離構造の一つを形成する方法は、２つのトレンチを形成するために前記溝の上部の前記第２誘電体層、前記第３導電層及び前記第２ゲート誘電体層のみならず前記溝の周囲の前記基板及び前記第１導電層も除去するステップと前記トレンチを分離材料層で満たすステップとを含む、請求項６記載の方法。
【請求項８】
前記第１ゲート誘電体層を形成する前に、
第１導電型の深いウェルを前記第３領域内の前記基板内に形成するステップと、
第２導電型の第１ウェルを前記深いウェル上に形成するステップと、
前記第１導電型の２つの高電圧ウェルを前記深いウェルの両側にそれぞれ形成するステップと、
を更に備える、請求項１−７のいずれかに記載の方法。
【請求項９】
前記第１ゲート誘電体層の厚さ、前記第２ゲート誘電体層の厚さ及び前記第３ゲート誘電体層の厚さは互いに異なる、請求項１−８のいずれかに記載の方法。
【請求項１０】
前記第１誘電体層の厚さは１０ｎｍ〜４０ｎｍである、請求項１−９のいずれかに記載の方法。