(57)【要約】      （修正有）【課題】ダミー柱と複数のレーストラック柱とを含む縦型半導体装置を提供する。【解決手段】半導体材料のダミー柱が、第１の横方向に延びる。半導体材料を含む複数のレーストラック柱２０８が、ダミー柱を囲む。複数のレーストラック柱の各々が、第１の横方向に延びた第１の線形区域と、第１の丸みを帯びた区域とを含んでレーストラック形状を形成する。複数のレーストラック柱が、第１のレーストラック柱２１０と第２のレーストラック柱２１２とを含む。第１のレーストラック柱が、ダミー柱の近くに配置され、第２のレーストラック柱が、第１のレーストラック柱を囲む。第１のレーストラック柱が、ダミー柱と第２のレーストラック柱との間に配置される。半導体装置が、ダミー柱を囲み、第１のレーストラック柱とダミー柱との間に配置された第１のスペーシング領域２２０を含む複数のスペーシング領域２１８を含む。【選択図】図２Ａ
2018037653.tif 000002
【特許請求の範囲】
【請求項１】
第１の横方向に延びた半導体材料のダミー柱と、
前記ダミー柱を囲む前記半導体材料を含む複数のレーストラック柱であって、
前記複数のレーストラック柱の各々が、前記第１の横方向に延びた第１の線形区域と第１の丸みを帯びた区域とを含み、レーストラック形状を形成し、
前記複数のレーストラック柱が、
前記ダミー柱の近くに配置された第１のレーストラック柱と、
前記第１のレーストラック柱を囲む第２のレーストラック柱であって、
前記第１のレーストラック柱が、前記ダミー柱と前記第２のレーストラック柱との間に配置された、
前記第２のレーストラック柱と、
を含む、
前記複数のレーストラック柱と、
第１のスペーシング領域と第２のスペーシング領域とを含む複数のスペーシング領域であって、
前記第１のスペーシング領域が、前記ダミー柱を囲み、前記第１のレーストラック柱と前記ダミー柱との間に配置され、
前記第２のスペーシング領域が、前記第１のレーストラック柱を囲み、前記第１のレーストラック柱と前記第２のレーストラック柱との間に配置された、
前記複数のスペーシング領域と、
を備える、半導体装置。
【請求項２】
前記第１のレーストラック柱の第１の内縁部と前記第２のレーストラック柱の第２の内縁部との間の距離が、前記複数のレーストラック柱のピッチに対応し、
前記第１のレーストラック柱の前記第１の丸みを帯びた区域が、前記ピッチを２で割って３倍したものに等しい最小曲率半径をもつ、
請求項１に記載の半導体装置。
【請求項３】
前記第１のレーストラック柱の前記最小曲率半径が、２１マイクロメートルである、
請求項２に記載の半導体装置。
【請求項４】
前記ダミー柱と前記第１のレーストラック柱との間の第１の距離が、一定であり、
前記第１の距離が、前記第１のスペーシング領域の第１の幅に等しい、
請求項１に記載の半導体装置。
【請求項５】
前記第１のレーストラック柱と前記第２のレーストラック柱との間の第２の距離が、一定であり、
前記第２の距離が、前記第２のスペーシング領域の第２の幅に等しく、
前記第１の幅が、前記第２の幅とは異なる、
請求項４に記載の半導体装置。
【請求項６】
前記複数のスペーシング領域が、前記第２のレーストラック柱を囲む第３のスペーシング領域を含み、
前記第２のレーストラック柱が、前記第２のスペーシング領域と前記第３のスペーシング領域との間に配置された、
請求項１に記載の半導体装置。
【請求項７】
前記第１のスペーシング領域と前記第２のスペーシング領域と前記第３のスペーシング領域とが、誘電体材料を含み、
前記第１のスペーシング領域と前記第２のスペーシング領域とが、前記第１のレーストラック柱を電気的に絶縁するように配置され、
前記第２のスペーシング領域と前記第３のスペーシング領域とが、前記第２のレーストラック柱を電気的に絶縁するように配置された、
請求項６に記載の半導体装置。
【請求項８】
前記半導体装置が、高電圧縦型トランジスタであり、
前記第２のレーストラック柱の第１の表面の近くで前記第２のレーストラック柱内に配置された第１の導電型のソース領域と、
前記第２のレーストラック柱内に配置された第２の導電型の本体領域と、
前記第２のレーストラック柱内に配置された前記第１の導電型のドレイン領域であって、
前記本体領域が、前記ソース領域と前記ドレイン領域との間に配置された、
前記ドレイン領域と、
前記第３のスペーシング領域内に配置されたゲート電極であって、
前記ゲート電極が、前記第２のレーストラック柱の近くで前記誘電体材料内に配置され、
ゲート酸化物が、前記ゲート電極と前記本体領域との間に配置された、
前記ゲート電極と、
を含む、
請求項７に記載の半導体装置。
【請求項９】
前記半導体装置の絶縁破壊電圧が、前記第１のレーストラック柱の最小曲率半径により規定されるように、前記第１のレーストラック柱が、前記第２のレーストラック柱に電気的に結合された、
請求項８に記載の半導体装置。
【請求項１０】
前記誘電体材料により囲まれた複数のフィールドプレートをさらに備え、
前記複数のフィールドプレートが、前記第３のスペーシング領域内に配置された第１のフィールドプレートを含み、
前記第１のフィールドプレートが、前記第２のレーストラック柱の近くで前記誘電体材料内に配置され、前記ゲート電極が、前記第１のフィールドプレートと前記本体領域との間に配置された、
請求項８に記載の半導体装置。
【請求項１１】
前記レーストラック形状が、４か所で屈曲した回転対称である、
請求項１に記載の半導体装置。
【請求項１２】
前記複数のレーストラック柱の各々が、第２の線形区域と第３の線形区域と第４の線形区域とをさらに含み、
前記第１の線形区域と前記第２の線形区域とが、前記第１の横方向に延び、
前記第３の線形区域と前記第４の線形区域とが、第２の横方向に延び、
前記第１の横方向が、前記第２の横方向に直交する、
請求項１０に記載の半導体装置。
【請求項１３】
前記複数のレーストラック柱の各々が、第２の丸みを帯びた区域と第３の丸みを帯びた区域と第４の丸みを帯びた区域とをさらに含み、
前記第１のレーストラック柱の前記第１の丸みを帯びた区域と前記第２の丸みを帯びた区域と前記第３の丸みを帯びた区域と前記第４の丸みを帯びた区域とが、同一のそれぞれの曲率半径をもつ、
請求項１１に記載の半導体装置。
【請求項１４】
前記複数のレーストラック柱が、第３のレーストラック柱と第４のレーストラック柱とを含み、
前記第３のレーストラック柱が、前記第２のレーストラック柱と前記第４のレーストラック柱との間に配置され、
前記複数のスペーシング領域に含まれる第４のスペーシング領域が、前記第３のレーストラック柱を囲み、
前記第４のスペーシング領域が、前記第３のレーストラック柱と前記第４のレーストラック柱との間に配置された、
請求項１に記載の半導体装置。
【請求項１５】
複数のスタジアム構造物を備え、
前記複数のスタジアム構造物における各スタジアム構造物が、
第１の横方向に延びた半導体材料のダミー柱と、
前記ダミー柱を囲む前記半導体材料を含む複数のレーストラック柱であって、
前記複数のレーストラック柱の各々が、
前記第１の横方向に延びた前記第１の線形区域と、
第１の丸みを帯びた区域と、
を含み、
レーストラック形状を形成し、
前記複数のレーストラック柱が、
前記ダミー柱の近くに配置された第１のレーストラック柱と、
前記第１のレーストラック柱を囲む第２のレーストラック柱であって、
前記第１のレーストラック柱が、前記ダミー柱と前記第２のレーストラック柱との間に配置された、
前記第２のレーストラック柱と、
を含む、
前記複数のレーストラック柱と、
第１のスペーシング領域と第２のスペーシング領域とを含む複数のスペーシング領域であって、
前記第１のスペーシング領域が、前記ダミー柱を囲み、前記第１のレーストラック柱と前記ダミー柱との間に配置され、
前記第２のスペーシング領域が、前記第１のレーストラック柱を囲み、前記第１のレーストラック柱と前記第２のレーストラック柱との間に配置された、
前記複数のスペーシング領域と、
を含む、
高電圧システム。
【請求項１６】
前記複数のスタジアム構造物が、第１のスタジアム構造物と第２のスタジアム構造物と第３のスタジアム構造物とを含み、
前記第１のスタジアム構造物が、前記第２のスタジアム構造物と平行であり、
前記第３のスタジアム構造物が、前記第１のスタジアム構造物に直交する、
請求項１５に記載の高電圧システム。
【請求項１７】
前記複数のスタジアム構造物が、第１のスタジアム構造物と第２のスタジアム構造物と第３のスタジアム構造物とを含み、
前記半導体材料のインターフェース柱が、前記第１のスタジアム構造物と前記第２のスタジアム構造物と前記第３のスタジアム構造物との間に配置された、
請求項１５に記載の高電圧システム。
【請求項１８】
前記複数のスタジアム構造物が、第１のスタジアム構造物と第２のスタジアム構造物と第３のスタジアム構造物とを含み、
前記第１のスタジアム構造物の第１の面積が、前記第２のスタジアム構造物の第２の面積に実質的に等しく、
前記第３のスタジアム構造物の第３の面積が、前記第１の面積と前記第２の面積とに実質的に等しい、
請求項１５に記載の高電圧システム。
【請求項１９】
前記複数のスタジアム構造物の各々が、独立した半導体装置を形成し、
前記独立した半導体装置が、トランジスタまたはダイオードのうちの少なくとも１つを含む、
請求項１５に記載の高電圧システム。
【請求項２０】
前記複数のスタジアム構造物が、第１のスタジアム構造物を含み、
前記第１のスタジアム構造物内における前記第１のレーストラック柱の第１の内縁部と、前記第１のスタジアム構造物内における前記第２のレーストラック柱の第２の内縁部と、の間の距離が、前記第１のスタジアム構造物の前記複数のレーストラック柱のピッチに対応し、
前記第１のスタジアム構造物内における前記第１のレーストラック柱の前記第１の丸みを帯びた区域が、前記ピッチを２で割って３倍したものに等しい最小曲率半径をもつ、
請求項１５に記載の高電圧システム。
【請求項２１】
前記複数のスタジアム構造物の各々に含まれる前記複数のレーストラック柱の各々が、
前記複数のレーストラック柱の各々内に配置された第１の導電型のソース領域と、
前記複数のレーストラック柱の各々内に配置された第２の導電型の本体領域と、
前記複数のレーストラック柱の各々内に配置された前記第１の導電型のドレイン領域であって、
前記本体領域が、前記ソース領域と前記ドレイン領域との間に配置された、
前記ドレイン領域と、
前記複数のスペーシング領域の各々内に配置された誘電体材料により囲まれたゲート電極と、
を含む、
請求項１５に記載の高電圧システム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１６年８月３０日に出願された米国仮特許出願第６２／３８１，４４７号の利益を主張する。
【０００２】
本発明は、概して、半導体装置に関し、特に、限定するわけではないが、縦型半導体装置に関する。
【背景技術】
【０００３】
モーター駆動装置、無停電電源、および、ソーラーインバーターなどの高電圧用途は、電力半導体装置を使用し得る、例えば、電力ダイオード、電力金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ−ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）、サイリスタなど、用途の特定の要求に応じて様々な電力半導体装置が利用可能である。
【０００４】
電力半導体装置の性能の尺度は、動作電流および電圧、入力および出力インピーダンス、スイッチング速度、逆バイアス絶縁破壊電圧などを含み得る。使用される電力半導体装置の種類は、これらの性能の尺度に部分的に基づき得る。コストおよび装置面積などの別の因子も、使用される電力半導体装置の種類の決定に寄与し得る。
【０００５】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００６】
【図１】本発明の教示に従った、例示的な縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ：ｈｉｇｈ−ｖｏｌｔａｇｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の断面図である。
【図２Ａ】本発明の教示に従った、例示的な半導体装置の上から見た図を示す。
【図２Ｂ】本発明の教示に従った、図２Ａに示す例示的な半導体装置の拡大された一部分を示す。
【図３】本発明の教示に従った、例示的な半導体装置の上から見た図を示す。
【図４Ａ】本発明の教示に従った、例示的な半導体装置の上から見た図を示す。
【図４Ｂ】本発明の教示に従った、図４Ａに示す例示的な半導体装置の拡大された一部分を示す。
【発明を実施するための形態】
【０００７】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、必ずしも一定の縮尺で描かれないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の構成要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
【０００８】
以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項を記載する。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
【０００９】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、必ずしもすべてが同じ実施形態または例に関するわけではない。さらに、特定の特徴、構造または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれるわけではないこととが理解される。
【００１０】
本明細書全体にわたって、いくつかの専門用語が使用される。これらの用語は、本明細書で特に規定されない限り、または、それらの使用される文脈がそうではないと明示的に示唆しない限り、それらが属する分野におけるそれらの通常の意味をもつ。本明細書を通して元素名と元素記号と（例えば、Ｓｉとシリコンと）が相互に置き換えて使用され得るが、両方が同じ意味をもつことが留意されなければならない。
【００１１】
図１は、本発明の教示に従った、例示的な縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ）１００の断面図である。ＨＶＦＥＴ１００は、基板１０２、レーストラック柱１０３（半導体材料を含む）、絶縁材料１２０、絶縁材料１３０、フィールドプレート１２２、フィールドプレート１３２、ゲート電極１２４、ゲート電極１３４、ゲート酸化物１１６、およびゲート酸化物１２６を含む。レーストラック柱１０３は、ソース領域１１２、ソース領域１１４、中央領域１１０、本体領域１０６、およびドレイン領域１０４を含む。
【００１２】
ＨＶＦＥＴ１００は、装置が「オフ」状態にあるときに、印加される高電圧（例えば、数百ボルト）をサポートまたはブロックする縦型装置構造を利用する。レーストラック柱１０３は、基板１０２上または基板１０２内に配置された半導体材料のメサまたは柱であり得る。レーストラック柱１０３は、第１の導電型のソース領域１１２、第１の導電型のソース領域１１４、第２の導電型の中央領域１１０、第２の導電型の本体領域１０６、および、第１の導電型のドレイン領域１０４を含み得る。
【００１３】
一例において、ドレイン領域１０４は、Ｎ＋ドープシリコン基板１０２上に形成されたＮ型ドープシリコンの拡張ドレインである。基板１０２は、高濃度にドープされて、完成した半導体装置１００における基板１０２の底部の近くに位置するドレイン電極（この例において、Ｎ−拡張ドレイン領域１０４）を通って流れる電流に対する抵抗を最小化し得る。本体領域１０６と中央領域１１０とは、Ｐ型ドープシリコンである。ソース領域１１２とソース領域１１４とは、Ｎ＋ドープシリコンである。ソース領域１１２とソース領域１１４とは、中央領域１１０により互いから横方向に分離される。ソース領域１１２、ソース領域１１４、および中央領域１１０は、レーストラック柱１０３の上面付近に形成される。図示されるように、本体領域１０６は、ドレイン領域１０４とソース領域１１２、ソース領域１１４、および中央領域１１０との間に配置され、ドレイン領域１０４とソース領域１１２、ソース領域１１４、および中央領域１１０とを縦方向に分離する。
【００１４】
他の一例において、レーストラック柱１０３は、基板１０２からシリコンウエハの上面まで延びたエピタキシャル層であり得る。（ドレイン領域１０４を含む）レーストラック柱１０３の構成部分のドーピング濃度は、線形な勾配をもち得、実質的に一様な電界分布を示す拡張ドレイン領域を生成する。線形な勾配は、ドレイン領域１０４の上面の下方におけるいずれかの点、または、他の例において、レーストラック柱１０３において終了し得る。
【００１５】
一例において、ドレイン領域１０４、本体領域１０６、ソース領域１１２、ソース領域１１４、および中央領域１１０は、集合的に、レーストラック柱１０３の断面を形成し、シリコン材料の柱またはメサ（本開示において両方の用語が同義語として使用される）を形成する。レーストラック柱１０３の両側１１８に縦溝が形成され得る。縦溝は、絶縁材料１２０と絶縁材料１３０とを形成する誘電体材料（例えば、酸化物）により充填され得る。レーストラック柱１０３の高さと幅とに加えて、隣接した縦溝の間隔が、半導体装置１００の絶縁破壊電圧要件により決定され得る。様々な例において、レーストラック柱１０３は、約３０マイクロメートルから１２０マイクロメートルの範囲内の縦方向高さ（厚さ）をもつ。他の一例において、ダイ上に約１マイクロメートル×１マイクロメートルで形成されたＨＶＦＥＴは、約６０マイクロメートルの縦方向厚さをもつレーストラック柱１０３を含み得る。さらなる例として、ダイ上において各側部に２〜４ミリメートルで形成されたＨＶＦＥＴ構造は、約３０マイクロメートルの厚さのレーストラック柱構造物を含み得る。特定の例において、非常に高い絶縁破壊電圧（例えば、６００〜８００Ｖ）を達成するために、レーストラック柱１０３の横幅は、確実に製造され得る程度に狭い（例えば、約０．４マイクロメートルから０．８マイクロメートルの幅）。
【００１６】
他の一例において、（図１に示されるように）レーストラック柱１０３の横幅にわたってソース領域１１２とソース領域１１４との間に中央領域１１０を配置する代わりに、ソース領域１１２または本体領域が、レーストラック柱１０３の横方向長さにわたってレーストラック柱１０３の上部において交互に形成され得る。言い換えると、図１に示されるものなどの所与の断面は、どこで断面が形成されるかに応じて、レーストラック柱１０３の全横幅にわたって延びたＮ型ドープしたソース領域１１２とＰ型ドープした本体領域１０６とのいずれかを含む。このような例において、各ソース領域１１２は、両側において（レーストラック柱１０３の横方向長さに沿って）本体領域１０６に隣接する。同様に、各本体領域１０６は、両側において（レーストラック柱１０３の横方向長さに沿って）ソース領域１１２に隣接する。
【００１７】
絶縁材料１２０と絶縁材料１３０とは、二酸化ケイ素、窒化ケイ素、または他の適切な誘電体材料を含み得る。絶縁材料１２０と絶縁材料１３０とは、熱成長および化学蒸着を含む様々なよく知られた方法を使用して形成され得る。フィールドプレート１２２およびフィールドプレート１３２は、それぞれ、絶縁材料１２０および絶縁材料１３０内に配置される。続いて、フィールドプレート１２２とフィールドプレート１３２とが、基板１０２とレーストラック柱１０３とから十分に絶縁される。フィールドプレート１２２とフィールドプレート１３２とは、高濃度にドープされた多結晶シリコン、金属（または、金属合金）、シリサイド、または他の適切な材料を含む伝導性材料により形成され得る。完成した半導体装置１００構造物において、フィールドプレート１２２とフィールドプレート１３２とは、通常、ＨＶＦＥＴ１００がオフ状態にあるとき（すなわち、ドレイン領域１０４が高電圧に高められたとき）、電荷に関してドレイン領域１０４を空乏化するために使用され得る容量性プレートとして機能する。一実施形態において、レーストラック柱１０３の側壁１１８からフィールドプレート１２２およびフィールドプレート１３２をそれぞれ分離する絶縁材料１２０および絶縁材料１３０の横方向厚さは、約４マイクロメートルである。
【００１８】
ＨＶＦＥＴ１００の溝ゲート構造物は、ゲート電極１２４とゲート電極１３４とを含み、それぞれ、フィールドプレート１２２とフィールドプレート１３２との間で、レーストラック柱１０３の両側において、絶縁材料１２０および絶縁材料１３０内に配置される。ゲート酸化物１１６およびゲート酸化物１２６は、それぞれ、本体領域１０６に隣接したレーストラック柱１０３の側壁１１８からゲート電極１２４およびゲート電極１３４を分離し得る。ゲート酸化物１１６とゲート酸化物１２６とは、高品質の薄い（例えば、約５００オングストロームの厚さの）誘電体材料を含み得る。ゲート電極１２４とゲート電極１３４とは、多結晶シリコン、または任意の他の適切な材料を含み得る。一例において、ゲート電極１２４とゲート電極１３４とは、約１．５マイクロメートルの横幅と、約３．５マイクロメートルの深さとをもつ。
【００１９】
一例において、ゲート電極１２４および／またはゲート電極１３４への適切な電圧の印加は、半導体材料を通して縦方向に、すなわち、（ソース領域１１２とソース領域１１４とに近い）本体領域１０６の上面と、（ドレイン領域１０４に近い）本体領域１０６の底面との間に電流が流れ得るように、本体領域１０６の縦側壁部１１８に沿って導電チャネルが形成されることをもたらす。
【００２０】
図２Ａは、本発明の教示に従った、１つの例示的な半導体装置２００の上から見た図を示す。半導体装置２００は、ダミー柱２０４、（第１のレーストラック柱２１０、第２のレーストラック柱２１２、第３のレーストラック柱２１４、および第４のレーストラック柱２１６を含む）複数のレーストラック柱２０８、（第１のスペーシング領域２２０、第２のスペーシング領域２２２、第３のスペーシング領域２２４、第４のスペーシング領域２２６、および第５のスペーシング領域２２８を含む）複数のスペーシング領域２１８、および境界縁部２３０を含む。
【００２１】
図示されるように、（半導体材料を含む）ダミー柱２０４は、第１の横方向に延びる。（半導体材料を含む）複数のレーストラック柱２０８は、ダミー柱２０４を囲む。第１のレーストラック柱２１０は、ダミー柱２０４の近くに配置され、ダミー柱２０４と第２のレーストラック柱２１２との間に配置され、第２のレーストラック柱２１２は、第１のレーストラック柱２１０とダミー柱２０４とを囲み、第３のレーストラック柱２１４は、第２のレーストラック柱２１２、第１のレーストラック柱２１０、およびダミー柱２０４を囲む、などとなっている。第２のレーストラック柱２１２は、第１のレーストラック柱２１０と第３のレーストラック柱２１４との間に配置される。第３のレーストラック柱２１４は、第２のレーストラック柱２１２と第４のレーストラック柱２１６との間に配置される。半導体装置２００では、４つのレーストラック柱（２１０、２１２、２１４、および２１６）のみが示されるが、任意の数のレーストラック柱が含まれ得ることが理解される。複数のレーストラック柱２０８における個々のレーストラック柱（２１０、２１２、２１４、および２１６）とダミー柱２０４とが、複数のスペーシング領域２１８に含まれるスペーシング領域により互いから分離される。第１のスペーシング領域２２０は、ダミー柱２０４を囲み、第１のレーストラック柱２１０とダミー柱２０４との間に配置され、第２のスペーシング領域２２２は、第１のレーストラック柱２１０を囲み、第１のレーストラック柱２１０と第２のレーストラック柱２１２との間に配置され、第３のスペーシング領域２２４は、第２のレーストラック柱２１２を囲み、第２のレーストラック柱２１２と第３のレーストラック柱２１４との間に配置され、第４のスペーシング領域２２６は、第３のレーストラック柱２１４を囲み、第３のレーストラック柱２１４と第４のレーストラック柱２１６との間に配置される、などとなっている。半導体装置２００は、半導体装置２００の外周を形成する境界縁部２３０を含み得る。
【００２２】
一例において、ダミー柱２０４と第１のレーストラック柱２１０との間における第１の距離は、第１の距離が、第１のスペーシング領域２２０の第１の幅に等しくなるように一定である。第１のレーストラック柱２１０と第２のレーストラック柱２１２との間における第２の距離も、第２の距離が第２のスペーシング領域２２２の第２の幅に等しくなるように、一定であり得る。第１のスペーシング領域２２０の第１の幅は、第２のスペーシング領域２２２の第２の幅とは異なり得る。しかし、他の例において、第１の幅と第２の幅とは、同じであり得る。
【００２３】
他の一例において、第１のスペーシング領域２２０、第２のスペーシング領域２２２、および第３のスペーシング領域２２４は、誘電体材料を含む。第１のスペーシング領域２２０と第２のスペーシング領域２２２とは、第１のレーストラック柱２１０を電気的に絶縁するように配置される。第２のスペーシング領域２２２と第３のスペーシング領域２２４とは、第２のレーストラック柱２１２を電気的に絶縁するように配置される。簡潔であるように、第１のスペーシング領域２２０、第２のスペーシング領域２２２、および第３のスペーシング領域２２４のみが説明される。しかし、複数のスペーシング領域２１８の各々が誘電体材料を含み得ることが理解される。２つの隣接したスペーシング領域がそれらの間に配置されたレーストラック柱を電気的に絶縁するように、２つの隣接したスペーシング領域はいずれも誘電体材料を含み得ることがさらに理解される。
【００２４】
一例において、半導体装置２００は、図１に示されるＨＶＦＥＴ１００と同様の高電圧縦型トランジスタである。明確にするために、複数のレーストラック柱２０８および複数のスペーシング領域２１８内に配置された個々の構成要素は、図２Ａに示されない。いくつかの例において、複数のレーストラック柱２０８の各々が、第１の導電型のソース領域、第２の導電型の本体領域、第１の導電型のドレイン領域、第２の導電型の中央領域、および第１の導電型のドレイン領域を含み得る。さらに、本発明の教示に従って、複数のフィールドプレート、ゲート電極、およびゲート酸化物が、誘電体材料により囲まれ得、複数のスペーシング領域２１８の各々内に配置され得る。
【００２５】
一例において、図１に示されるＨＶＦＥＴ１００は、第２のレーストラック柱２１２、第２のスペーシング領域２２２、および第３のスペーシング領域２２４の断面図を表し得る。第２のレーストラック柱２１２の上面は、ソース領域１１２とソース領域１１４との間に配置された中央領域１１０を含み得る。第２のレーストラック柱２１２は、ソース領域１１２／１１４とドレイン領域１０４との間に配置された本体領域１０６をさらに含み得る。中央領域１１０、ソース領域１１２、およびソース領域１１４は、第２のレーストラック柱２１２の第１の表面の近くに配置され得る。一例において、第２のレーストラック柱２１２の第１の表面は、基板１０２の反対側の上面である。絶縁材料１２０は、第２のスペーシング領域２２２内に配置された誘電体材料に対応し得る。同様に、絶縁材料１３０は、第３のスペーシング領域２２６内に配置された誘電体材料に対応し得る。ゲート電極１３４は、第２のレーストラック柱２１２の近くで絶縁材料１３０内において第３のスペーシング領域２２６の上面付近に配置され得る。ゲート酸化物１２６は、第２のレーストラック柱２１２の本体領域１０６とゲート電極１３４との間において第３のスペーシング領域２２４内に配置され得る。第１のフィールドプレート１３２は、第２のレーストラック柱２１２の近くで第３のスペーシング領域２２４の絶縁材料１３０内に配置され得る。ゲート電極１３４は、第１のフィールドプレート１３２と本体領域１０６との間に配置され得る。この例において、図１は、図２Ａに示す第２のレーストラック柱２１２、第２のスペーシング領域２２２、および第３のスペーシング領域２２６の構成部分を含む断面図を表す。しかし、図１は、複数のレーストラック柱２０８におけるレーストラック柱（２１０、２１２、２１４、２１６）の各々と、複数のスペーシング領域２１８における対応する隣接したスペーシング領域（２２０、２２２、２２４、２２６、２２８）との断面図を同様に表し得ることが理解される。さらに、個々の断面が示されるが、示される断面構造がダミー柱２０４の長さに直交する方向において繰り返されながら、半導体装置２００の構造物が半導体ダイにわたって広がり得ることが理解される。
【００２６】
図２Ｂは、本発明の教示に従った、図２Ａに示される例示的な半導体装置２００の拡大された一部分２５０を示す。拡大された一部分２５０は、ダミー柱２０４、第１のレーストラック柱２１０、第２のレーストラック柱２１２、第３のレーストラック柱２１４、第４のレーストラック柱２１６、第１のスペーシング領域２２０、第２のスペーシング領域２２２、第３のスペーシング領域２２４、第４のスペーシング領域２２６、および第５のスペーシング領域２２８を含む。第１のレーストラック柱２１０は、第１の内縁部２０７、第１の外縁部２０９、第１の丸みを帯びた区域２７０、および第１の線形区域２７２を含む。第２のレーストラック柱２１２は、第２の内縁部２１１、第２の外縁部２１３、第１の丸みを帯びた区域２８０、および第１の線形区域２８２を含む。
【００２７】
ダミー柱２０４は、横方向強度を提供することにより、半導体装置２００の屈曲を避けることに役立ち得る。ダミー柱２０４は、物理的な設計要求により規定される最小幅をもち得る。複数のレーストラック柱２０８は、ダミー柱２０４の面積を最小化することに役立ち得る。他の一例において、ダミー柱２０４は、複数のレーストラック柱２０８とは異なる組成物または材料を含み得る。ダミー柱２０４のために使用される材料は、複数のレーストラック柱２０８の側面にある絶縁材料により誘起される縦方向応力を緩和するために、シリコンの熱膨張係数に近い熱膨張係数をもたなければならないか、または、複数のスペーシング領域２１８内に配置された絶縁材料の熱膨張係数とは十分に異ならなければならない。
【００２８】
図示されるように、複数のレーストラック柱２０８の各々が、第１の横方向に延びた第１の線形区域と第１の丸みを帯びた区域とを含み、レーストラック形状を形成する。例えば、第１のレーストラック柱２１０は、第１の線形区域２７２と第１の丸みを帯びた区域２７０とを含む。同様に、第２のレーストラック柱２１２は、第１の線形区域２８２と第１の丸みを帯びた区域２８２とを含む。第１の線形区域２７２と第１の線形区域２８２とは、第１の横方向に延びる。簡潔であるように、複数のレーストラック柱２０８における各レーストラック柱の第１の線形区域と第１の丸みを帯びた区域とが説明される。しかし、図２Ａに示されるように、各レーストラック柱のレーストラック形状は、閉ループを形成し、従って、各レーストラック柱（２１０、２１２、２１４、および２１６）は、第２の線形区域および第２の丸みを帯びた区域などの他のセグメントを含み得ることが理解される。
【００２９】
図２Ｂを再度参照すると、複数のレーストラック柱２０８の各々の第１の丸みを帯びた区域は、曲率半径をもつ。レーストラック柱の第１の丸みを帯びた区域の曲率半径は、そのレーストラック柱の第１の丸みを帯びた区域に接する円の半径である。例えば、第１のレーストラック柱２１０の幅が、第１の内縁部２０７と第１の外縁部２０９とを形成する。内側曲率半径（ＲＩＮＮＥＲ）２６４は、第１の丸みを帯びた区域２７０の第１の内縁部２０７に接する円に基づく。同様に、外側曲率半径（ＲＯＵＴＥＲ）２６６は、第１の丸みを帯びた区域２７０の第１の外縁部２０９に接する円に基づく。ＲＯＵＴＥＲ２６６とＲＩＮＮＥＲ２６４との平均は、平均曲率半径（ＲＭＥＡＮ）２６８である。幾何学的見地から、ＲＭＥＡＮ２６８は、第１のレーストラック柱２１０の第１の丸みを帯びた区域２７０の幅の中点に接する円の曲率半径に対応する。
【００３０】
一例において、ダミー柱２０４は、第１の丸みを帯びた区域２６０をさらに含み得る。第１の丸みを帯びた区域２６０は、半円を形成し得、中心２６２をもつ第１の丸みを帯びた区域２６０に接する円により規定された曲率半径をもち得る。一例において、（第１のレーストラック柱２１０、第２のレーストラック柱２１２、第３のレーストラック柱２１４、および第４のレーストラック柱２１６を含む）複数のレーストラック柱の第１の丸みを帯びた区域は、中心２６２を共有する接する円により規定された曲率半径をもつ。
【００３１】
第１のレーストラック柱２１０の第１の内縁部２０７と第２のレーストラック柱２１２の第２の内縁部２１１との間の距離２１５は、複数のレーストラック柱２０８のピッチに対応し得る。例えば、第１のレーストラック柱２１０のピッチは、約２１マイクロメートルであり得る。一例において、第１のレーストラック柱２１０の第１の丸みを帯びた区域２７０は、ピッチを２で割って３倍したものに等しい最小曲率半径をもつ。最小曲率半径は、第１の丸みを帯びた区域２７０の絶対最小値ではなく、第１のレーストラック柱２１０における第１の丸みを帯びた区域２７０の最小ＲＭＥＡＮ２６８であり得る。一例において、半導体装置２００の絶縁破壊電圧が第１のレーストラック柱２１０の最小半径により規定されるように、第１のレーストラック柱２１０は、第２のレーストラック柱２１２に電気的に結合される。他の例において、複数のレーストラック柱２０８が並列に電気的に結合されて、半導体装置２００の能力を担う全電流を増やし得る。一例において、第１のレーストラック柱２１０の曲率半径は、約７マイクロメートルであり、半導体装置２００は、約５５０Ｖの絶縁破壊電圧をもつ。他の一例において、複数のレーストラック柱２０８の丸みを帯びた区域の各々が、同一の曲率半径をもつ。レーストラック柱において実質的に同じ曲率半径をもつことは、絶縁破壊なだれ電流をより一様に分散することに役立ち得、半導体装置２００のより良好な信頼性を提供し得る。
【００３２】
図３は、本発明の教示に従った、例示的な高電圧半導体装置システム３００の上から見た図を示す。高電圧システム３００は、（第１のスタジアム構造物３１０、第２のスタジアム構造物３２０、および第３のスタジアム構造物３３０を含む）、複数のスタジアム構造物を含む。複数のスタジアム構造物の各々（３１０、３２０、および３３０）は、上述の半導体装置２００と同一または類似の特徴を含む。
【００３３】
示される例において、第１のスタジアム構造物３１０は、第２のスタジアム構造物３２０と平行である。さらに、第１のスタジアム構造物３１０と第２のスタジアム構造物３２０とは、第３のスタジアム構造物３３０に直交し得る。半導体材料のインターフェース柱３４０は、第１のスタジアム構造物３１０、第２のスタジアム構造物３２０、および第３のスタジアム構造物３３０の間に配置される。インターフェース柱３４０は、長尺レーストラック形トランジスタセグメント内に応力緩和をもたらし得る。２つ以上の区域への半導体装置システム３００のセグメント分けまたは分割は、ダイの長さにわたる機械的応力を緩和する。この応力は、複数のレーストラック柱の側面にある絶縁材料により誘起され、通常、複数のレーストラック柱の各々の丸みを帯びた区域に集中する。従って、半導体装置システム３００を２つ以上の区域にセグメント分けすることにより機械的応力を緩和することは、複数のレーストラック柱の望ましくないゆがみと、応力によりもたらされるシリコンへの損傷（例えば、転位）とを防ぐ。他の一例において、インターフェース柱３４０は、複数のレーストラック柱および／またはそれぞれのダミー柱とは異なる組成物または材料を含み得る。インターフェース柱３４０のために使用される材料は、複数のレーストラック柱の側面にある絶縁材料により誘起される縦方向応力を緩和するために、シリコンの熱膨張係数に近い熱膨張係数をもたなければないか、または、絶縁材料の熱膨張係数とは十分に異ならなければならない。
【００３４】
一例において、第１のスタジアム構造物３１０の第１の面積は、境界縁部３１２により規定され得る。第２のスタジアム構造物３２０の第２の面積は、境界縁部３２２により規定され得る。スタジアム構造物３３０の第３の面積は、境界縁部３３２により規定され得る。第１のスタジアム構造物３１０の第１の面積は、第２のスタジアム構造物３２０の第２の面積と実質的に等しい値であり得、第３のスタジアム構造物３３０の第３の面積は、第１の面積および第２の面積と実質的に等しい値であり得る。
【００３５】
他の一例において、複数のスタジアム構造物の各々（３１０、３２０、および３３０）は、独立した半導体装置を形成する。独立した半導体装置は、トランジスタまたはダイオードの少なくとも１つを含み得、例えば、ＩＧＢＴを含む。一例において、高電圧半導体装置システム３００内における複数のスタジアム構造物のうちの少なくとも１つが、約２１マイクロメートルの平均曲率半径をもち、６４０Ｖの絶縁破壊電圧をもつ。
【００３６】
図４Ａは、本発明の教示に従った、例示的なシステム４００の上から見た図を示す。システム４００は、（第１のスタジアム構造物４１０、第２のスタジアム構造物４２０、第３のスタジアム構造物４３０、および第４のスタジアム構造物４４０を含む）複数のスタジアム構造物を含む。複数のスタジアム構造物の各々は、半導体材料のそれぞれのダミー柱を含む。例えば、第１のスタジアム構造物４１０はダミー柱４１２を含み、第２のスタジアム構造物４２０はダミー柱４２２を含み、第３のスタジアム構造物４３０はダミー柱４３２を含み、第４のスタジアム構造物４４０はダミー柱４４２を含む。複数のスタジアム構造物（４１０、４２０、４３０、および４４０）は、半導体材料のインターフェース柱４５０が複数のスタジアム構造物の各々（４１０、４２０、４３０、および４４０）の間に配置されるように、２×２の正方形マトリックスで構成され得る。
【００３７】
システム４００は、図３に示す上述のシステム３００と同様である。例えば、システム３００およびシステム４００の複数のスタジアム構造物における各スタジアム構造物は、４か所で屈曲した回転対称なレーストラック形状をもつ。システム４００の複数のスタジアム構造物の各々は、半導体装置２００と同一または類似の特徴を含み得る。上述の半導体装置に対するシステム４００の１つの違いは、複数のレーストラック柱の構成および形状である。例えば、システム４００のレーストラック形状は、正方形に類似した形状を形成する、半導体装置２００のレーストラック形状は、長方形に類似した形状を形成する。さらに、レーストラック形状は、長方形または正方形に限定されないことが理解される。例えば、実質的に六角形のレーストラック形状が使用され得る。さらに、六角形のレーストラック柱は、６か所で屈曲した回転対称であり得る。
【００３８】
示される例において、スタジアム構造物の各々（４１０、４２０、４３０、４４０）内における複数のレーストラック柱の各々が、第１の線形区域、第２の線形区域、第３の線形区域、および第４の線形区域を含む。第１の線形区域と第２の線形区域とは、第１の横方向に延び、第３の線形区域と第４の線形区域とは、第２の横方向に延びる。第１の横方向は、第２の横方向に直交する。図示されるように、複数のレーストラック柱の各々が、第１の丸みを帯びた区域、第２の丸みを帯びた区域、第３の丸みを帯びた区域、および第４の丸みを帯びた区域をさらに含む。
【００３９】
図４Ｂは、本発明の教示に従った、第１のスタジアム構造物４１０と、図４Ａに示す例示的な半導体装置の第１のスタジアム構造物４１０の拡大された一部分４５０を示す。第１のスタジアム構造物４１０は、ダミー柱４１２と、複数のレーストラック柱（４７０、４７２、４７４、４７６、および４７８）とを含む一例において、第１のレーストラック柱４７０の第１の丸みを帯びた区域、第２の丸みを帯びた区域、第３の丸みを帯びた区域、および第４の丸みを帯びた区域は、同一のそれぞれの曲率半径をもつ。第１のスタジアム構造物４１０のセグメント４５０は、前述の半導体装置２００と同様の構造物を示す。例えば、第５のレーストラック柱４７８の丸みを帯びた区域は、内側曲率半径（ＲＩＮＮＥＲ）４６４、外側曲率半径（ＲＯＵＴＥＲ）４６６、および平均曲率半径（ＲＭＥＡＮ）４６８をもち、これらすべてが、共通の中心４６２を共有する接する円を形成する。第１のスタジアム構造物４１０の面積は、境界縁部４４４により規定され得る。（第２のスタジアム構造物４２０、第３のスタジアム構造物４３０、および第４のスタジアム構造物４４０を含む）スタジアム構造物は、境界縁部により規定された面積をさらに含み得る。第１のスタジアム構造物４１０、第２のスタジアム構造物４２０、第３のスタジアム構造物４３０、および第４のスタジアム構造物４４０の面積は、同じであり得るか、または、実質的に同様である。
【００４０】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【図１】
2018037653.tif 000003
【図２Ａ】
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【図２Ｂ】
2018037653.tif 000005
【図３】
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【図４Ａ】
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【図４Ｂ】
2018037653.tif 000008
【外国語明細書】
HIGH VOLTAGE VERTICAL SEMICONDUCTOR DEVICE WITH MULTIPLE SILICON PILLARS IN A RACETRACK ARRANGEMENT

CROSS-REFERENCE TO RELATED APPLICATION
[0001]   This application claims the benefit of U. S. Provisional Application No. 62/381,447, filed on August 30, 2016.
FIELD OF THE DISCLOSURE
[0002]   The present invention relates generally to semiconductor devices and in particular, but not exclusively, relates to vertical semiconductor devices.
BACKGROUND INFORMATION
[0003]   High-voltage applications such as motor drives, uninterruptible power supplies, and solar inverters may use power semiconductor devices. A variety of power semiconductor devices are available depending on the specific requirements of the application, such as power diodes, power metal-oxide-semiconductor field-effect transistors (MOSFET), bipolar-junction transistors (BJT), insulated gate bipolar transistors (IGBT), thyristors, etc.
[0004]   Performance metrics of power semiconductor devices may include operating current and voltage, input and output impedance, switching speed, reverse-bias breakdown voltage, etc. The type of power semiconductor device utilized may be based in part on these performance metrics. Additional factors such as cost and device area may also contribute to the determination of the type of power semiconductor device utilized.
BRIEF DESCRIPTION OF THE DRAWINGS
[0005]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0006]   FIG. 1 is a cross sectional illustration of an example vertical high-voltage field-effect transistor (HVFET), in accordance with the teachings of the present invention.
[0007]   FIG. 2A illustrates an overhead view of an example semiconductor device, in accordance with the teachings of the present invention.
[0008]   FIG. 2B illustrates a magnified sub-portion of the example semiconductor device of FIG. 2A, in accordance with the teachings of the present invention.
[0009]   FIG. 3 illustrates an overhead view of an example semiconductor device, in accordance with the teachings of the present invention.
[0010]   FIG. 4A illustrates an overhead view of an example semiconductor device, in accordance with the teachings of the present invention.
[0011]   FIG. 4B illustrates a magnified sub-portion of the example semiconductor device of FIG. 4A, in accordance with the teachings of the present invention.
[0012]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings. Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale. For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0013]   In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention. It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention. In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0014]   Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention. Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example. Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples. Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0015]   Throughout this specification, several terms of art are used. These terms are to take on their ordinary meaning in the art from which they come, unless specifically defined herein or the context of their use would clearly suggest otherwise. It should be noted that element names and symbols may be used interchangeably through this document (e.g., Si vs. silicon); however, both have identical meaning.
[0016]   FIG. 1 is a cross sectional illustration of an example vertical high-voltage field-effect transistor (HVFET) 100, in accordance with the teachings of the present invention. HVFET 100 includes substrate 102, racetrack pillar 103 (including semiconductor material), insulating material 120, insulating material 130, field plate 122, field plate 132, gate electrode 124, gate electrode 134, gate oxide 116, and gate oxide 126. Racetrack pillar 103 includes source region 112, source region 114, middle region 110, body region 106, and drain region 104.
[0017]   HVFET 100 employs a vertical device structure that supports or blocks an applied high-voltage (e.g., several hundred volts) when the device is in the “off” state. Racetrack pillar 103 may be a mesa or pillar of the semiconductor material disposed on or in substrate 102. Racetrack pillar 103 may include source region 112 of a first conductivity type, source region 114 of the first conductivity type, middle region 110 of a second conductivity type, body region 106 of the second conductivity type, and drain region 104 of the first conductivity type. 
[0018]   In one example, drain region 104 is an extended drain of N-type doped silicon formed on an N+ doped silicon substrate 102. Substrate 102 may be heavily doped to minimize resistance to current flowing through the drain electrode (in this example, N- extended drain region 104), which is located proximate to the bottom of substrate 102 in the completed semiconductor device 100. Body region 106 and middle region 110 are P doped silicon. Source region 112 and source region 114 are N+ doped silicon. Source region 112 and source region 114 are laterally separated from each other by middle region 110. Source region 112, source region 114, and middle region 110 are formed near the top surface of racetrack pillar 103. As illustrated, body region 106 is disposed between, and vertically separates, drain region 104 from source region 112, source region 114, and middle region 110.
[0019]   In another example, racetrack pillar 103 may be an epitaxial layer that extends from substrate 102 to a top surface of a silicon wafer. The doping concentration of the portion of racetrack pillar 103 (which includes drain region 104), may be linear graded to produce an extended drain region that exhibits a substantially uniform electric-field distribution. Linear grading may stop at some point below the top surface of drain region 104, or in other examples, racetrack pillar 103.
[0020]   In one example, drain region 104, body region 106, source region 112, source region 114, and middle region 110 collectively form a cross-section of racetrack pillar 103 and form a pillar or mesa (both terms are used synonymously in the present disclosure) of silicon material. Vertical trenches may be formed on opposite sides 118 of racetrack pillar 103. The vertical trenches may be filled with a dielectric material (e.g., oxide) that makes up insulating material 120 and insulating material 130. The height and width of racetrack pillar 103, as well as the spacing between adjacent vertical trenches, may be determined by the breakdown voltage requirements of semiconductor device 100. In various examples, racetrack pillar 103 has a vertical height (thickness) in a range of about 30 micrometers to 120 micrometers. In another example, a HVFET formed on a die approximately 1 micrometer by 1 micrometer may have a racetrack pillar 103 with a vertical thickness of about 60 micrometers. By way of further example, a HVFET structure formed on a die having 2-4 millimeters on each side may have a racetrack pillar structure of approximately 30 micrometers thick. In certain examples, the lateral width of racetrack pillar 103 is as narrow as can be reliably manufactured (e.g., about 0.4 micrometers to 0.8 micrometers wide) in order to achieve a very high breakdown voltage (e.g., 600-800 V).
[0021]   In another example, instead of arranging middle region 110 between source region 112 and source region 114 across the lateral width of racetrack pillar 103 (as illustrated in FIG. 1), source region 112 or body region may be alternately formed at the top of racetrack pillar 103 across the lateral length of racetrack pillar 103. In other words, a given cross-sectional view, such as that shown in FIG. 1, would have either source region 112 with N-doping, or body region 106 with P-doping, that extends across the full lateral width of racetrack pillar 103, depending upon where the cross-section is taken. In such an example, each source region 112 is adjoined on both sides (along the lateral length of racetrack pillar 103) by body region 106. Similarly, each body region 106 is adjoined on both sides (along the lateral length of racetrack pillar 103) by source region 112.
[0022]   Insulating material 120 and insulating material 130 may comprise silicon dioxide, silicon nitride, or other suitable dielectric materials. Insulating material 120 and insulating material 130 may be formed using a variety of well-known methods, including thermal growth and chemical vapor deposition. Field plate 122 and field plate 132 are disposed within insulating material 120 and insulating material 130, respectively. Subsequently, field plate 122 and field plate 132 are fully insulated from substrate 102 and racetrack pillar 103. Field plate 122 and field plate 132 may be formed from a conductive material comprising a heavily doped polysilicon, a metal (or metal alloys), a silicide, or other suitable materials. In the completed semiconductor device 100 structure, field plate 122 and field plate 132 normally function as capacitive plates that may be used to deplete drain region 104 of charge when HVFET 100 is in the off state (i.e., when drain region 104 is raised to a high voltage). In one embodiment, the lateral thickness of insulating material 120 and insulating material 130 that respectively separate field plate 122 and field plate 132 from sidewall 118 of racetrack pillar 103 is approximately 4 micrometers.
[0023]   The trench gate structure of HVFET 100 includes gate electrode 124 and gate electrode 134, each respectively disposed in insulating material 120 and insulating material 130 on opposite sides of racetrack pillar 103 between field plate 122 and field plate 132. Gate oxide 116 and gate oxide 126 may each respectively separate gate electrode 124 and gate electrode 134 from sidewalls 118 of racetrack pillar 103 adjacent to body region 106. Gate oxide 116 and gate oxide 126 may comprise a high-quality, thin (e.g., approximately 500 angstoms thick) dielectric material. Gate electrode 124 and gate electrode 134 may comprise polysilicon, or some other suitable material. In one example, gate electrode 124 and gate electrode 134 have a lateral width of approximately 1.5 micrometers and a depth of about 3.5 micrometers.
[0024]   In one example, application of an appropriate voltage to gate electrode 124 and/or gate electrode 134 causes a conductive channel to form along the vertical sidewall portion 118 of body region 106 such that current may flow vertically through the semiconductor material, i.e., between a top surface of body region 106 (proximate to source region 112 and source region 114) and a bottom surface of body region 106 (proximate to drain region 104). 
[0025]   FIG. 2A illustrates an overhead view of one example semiconductor device 200 in accordance with the teachings of the present invention. Semiconductor device 200 includes dummy pillar 204, a plurality of racetrack pillars 208 (including first racetrack pillar 210, second racetrack pillar 212, third racetrack pillar 214, and fourth racetrack pillar 216), a plurality of spacing regions 218, (including first spacing region 220, second spacing region 222, third spacing region 224, fourth spacing region 226, and fifth spacing region 228), and boundary edge 230.
[0026]   As illustrated, dummy pillar 204 (including the semiconductor material) extends in a first lateral direction. Plurality of racetrack pillars 208 (including the semiconductor material) surrounds dummy pillar 204. First racetrack pillar 210 is disposed proximate to dummy pillar 204 and is arranged between dummy pillar 204 and second racetrack pillar 212; second racetrack pillar 212 surrounds first racetrack pillar 210 and dummy pillar 204; third racetrack pillar 214 surrounds second racetrack pillar 212, first racetrack pillar 210, and dummy pillar 204, etc. Second racetrack pillar 212 is disposed between first racetrack pillar 210 and third racetrack pillar 214. Third racetrack pillar 214 is disposed between second racetrack pillar 212 and fourth racetrack pillar 216. While only four racetrack pillars (210, 212, 214, and 216) are illustrated in semiconductor device 200, it is appreciated that any number of racetrack pillars may be included. Individual racetrack pillars (210, 212, 214, and 216) in the plurality of racetrack pillars 208 and dummy pillar 204 are separated from each other by spacing regions included in plurality of spacing regions 218. First spacing region 220 surrounds dummy pillar 204 and is disposed between first racetrack pillar 210 and dummy pillar 204; second spacing region 222 surrounds first racetrack pillar 210 and is disposed between first racetrack pillar 210 and second racetrack pillar 212; third spacing region 224 surrounds second racetrack pillar 212 and is disposed between second racetrack pillar 212 and third racetrack pillar 214; fourth spacing region 226 surrounds third racetrack pillar 214 and is disposed between third racetrack pillar 214 and fourth racetrack pillar 216, etc. Semiconductor device 200 may have a boundary edge 230 to form a perimeter of semiconductor device 200. 
[0027]   In one example, a first distance between dummy pillar 204 and first racetrack pillar 210 is constant such that the first distance is equal to a first width of first spacing region 220. A second distance between first racetrack pillar 210 and second racetrack pillar 212 may also be constant such that the second distance is equal to a second width of second spacing region 222. The first width of first spacing region 220 may be different than second width of second spacing region 222. However, in other examples, the first width and the second width may be the same.
[0028]   In another example, first spacing region 220, second spacing region 222, and third spacing region 224 include dielectric material. First spacing region 220 and second spacing region 222 are disposed to electrically isolate first racetrack pillar 210. Second spacing region 222 and third spacing region 224 are disposed to electrically isolate second racetrack pillar 212. For the sake of brevity only first spacing region 220, second spacing region 222, and third spacing region 224 are discussed. However, it is appreciated that each of the plurality of spacing regions 218 may include dielectric material. It is further appreciated that any two adjacent spacing regions may include dielectric material such that the two adjacent spacing regions electrically isolate a racetrack pillar disposed between them.
[0029]   In one example, semiconductor device 200 is a high-voltage vertical transistor similar to the HVFET 100 illustrated in FIG. 1. For purposes of clarity, the individual components disposed within plurality of racetrack pillars 208 and plurality of spacing regions 218 are not illustrated in FIG. 2A. In some examples, each of the plurality of racetrack pillars 208 may include a source region of a first conductivity type, a body region of a second conductivity type, a drain region of the first conductivity type, a middle region of the second conductivity type, and a drain region of the first conductivity type. Additionally, a plurality of field plates, gate electrodes, and gate oxides may be surrounded by dielectric material and disposed in each of the plurality of spacing regions 218, in accordance with the teachings of the present invention.
[0030]   In one example, HVFET 100 illustrated in FIG. 1 may represent as a cross-sectional view of second racetrack pillar 212, second spacing region 222, and third spacing region 224. A top surface of second racetrack pillar 212 may include middle region 110 disposed between source region 112 and source region 114. Second racetrack pillar 212 may also include body region 106 disposed between source region 112/114 and drain region 104. Middle region 110, source region 112, and source region 114 may be disposed proximate to a first surface of second racetrack pillar 212. In one example, the first surface of second racetrack pillar 212 is a top surface opposite of substrate 102. Insulating material 120 may correspond to dielectric material disposed within second spacing region 222. Similarly, insulating material 130 may correspond to dielectric material disposed within third spacing region 226. Gate electrode 134 may be disposed near a top surface of third spacing region 226 within insulating material 130 proximate to second racetrack pillar 212. Gate oxide 126 may be disposed within third spacing region 224 between body region 106 of second racetrack pillar 212 and gate electrode 134. A first field plate 132 may be disposed within insulating material 130 of third spacing region 224 proximate to second racetrack pillar 212. Gate electrode 134 may be disposed between first field plate 132 and body region 106. In this example, FIG. 1 represents a cross-sectional view which includes portions of second racetrack pillar 212, second spacing region 222, and third spacing region 226 of FIG. 2A. However, it is appreciated that FIG. 1 may similarly represent a cross-sectional view of each of the racetrack pillars (210, 212, 214, 216) in the plurality of racetrack pillars 208 and the corresponding adjacent spacing regions (220, 222, 224, 226, 228) in the plurality of spacing regions 218. Furthermore, it is appreciated that while an individual cross-section is illustrated, the structure of semiconductor device 200 may extend across the semiconductor die, with the illustrated cross-section structure being repeated in a direction perpendicular to length of dummy pillar 204.
[0031]   FIG. 2B illustrates a magnified sub-portion 250 of the example semiconductor device 200 illustrated in FIG. 2A, in accordance with the teachings of the present invention. Magnified sub-portion 250 includes dummy pillar 204, first racetrack pillar 210, second racetrack pillar 212, third racetrack pillar 214, fourth racetrack pillar 216, first spacing region 220, second spacing region 222, third spacing region 224, fourth spacing region 226, and fifth spacing region 228. First racetrack pillar 210 includes first inner edge 207, first outer edge 209, first rounded section 270, and first linear section 272. Second racetrack pillar 212 includes second inner edge 211, second outer edge 213, first rounded section 280, and first linear section 282.
[0032]   Dummy pillar 204 may help avoid flexing of semiconductor device 200 by providing a lateral strength. Dummy pillar 204 may have a minimum width, governed by physical design considerations. The plurality of racetrack pillars 208 may help minimize the area of dummy pillar 204. In another example, dummy pillar 204 may have a different composition or material than the plurality of racetrack pillars 208. The material utilized for dummy pillar 204 should have a thermal coefficient of expansion close to that of silicon, or be sufficiently different from that of the insulating material disposed within the plurality of spacing regions 218 so as to relieve the length-wise stress induced by the insulting material flanking the plurality of racetrack pillars 208.
[0033]   As illustrated, each of the plurality of racetrack pillars 208 has a first linear section, which extends in the first lateral direction, and a first rounded section to form a racetrack shape. For example, first racetrack pillar 210 includes first linear section 272 and first rounded section 270. Similarly, second racetrack pillar 212 includes first linear section 282 and first rounded section 282. First linear section 272 and first linear section 282 extend in the first lateral direction. For the sake of brevity, a first linear section and first rounded section of each racetrack pillar in the plurality of racetrack pillars 208 is discussed. However, it is appreciated that the racetrack shape of each racetrack pillar, as illustrated in FIG. 2A, forms a closed loop and thus each racetrack pillar (210, 212, 214, and 216) may include other segments such as a second linear section and a second rounded section. 
[0034]   Referring back to FIG. 2B, the first rounded section of each of the plurality of racetrack pillars 208 has a radius of curvature. The radius of curvature of a first rounded section of a racetrack pillar is the radius of a circle tangential to the first rounded section of that racetrack pillar. For example, a width of first racetrack pillar 210 forms first inner edge 207 and first outer edge 209. Inner radius of curvature (RINNER) 264 is based on a circle tangential to first inner edge 207 of first rounded section 270. Likewise, outer radius of curvature (ROUTER) 266 is based on a circle tangential to first outer edge 209 of first rounded section 270. The average of ROUTER 266 and RINNER 264 is the mean radius of curvature (RMEAN) 268. From a geometric perspective, RMEAN 268 corresponds to the radius of curvature of a circle tangential to the mid-point of the width of the first rounded section 270 of first racetrack pillar 210. 
[0035]   In one example, dummy pillar 204 may also have a first rounded section 260. First rounded section 260 may form a semicircle and have a radius of curvature defined by a circle tangential to first rounded section 260 having a center 262. In one example, first rounded sections of the plurality of racetrack pillars (including first racetrack pillar 210, second racetrack pillar 212, third racetrack pillar 214, and fourth racetrack pillar 216) have radii of curvature defined by tangential circles sharing center 262.
[0036]   A distance 215 between first inner edge 207 of first racetrack pillar 210 and second inner edge 211 of second racetrack pillar 212 may correspond to a pitch of plurality of racetrack pillars 208. For example, the pitch of first racetrack pillar 210 may be approximately 21 micrometers. In one example, first rounded section 270 of first racetrack pillar 210 has a minimum radius of curvature equal to three times the pitch divided by two. The minimum radius of curvature may be a minimum RMEAN 268 of first rounded section 270 in first racetrack pillar 210 rather than an absolute minimum of first rounded section 270. In one example, first racetrack pillar 210 is electrically coupled to second racetrack pillar 212 such that a breakdown voltage of semiconductor device 200 is determined by a minimum radius of first racetrack pillar 210. In other examples, the plurality of racetrack pillars 208 may be electrically coupled in parallel to increase the total current carrying capacity of semiconductor device 200. In one example, the radius of curvature of first racetrack pillar 210 is approximately 7 micrometers and semiconductor device 200 has a breakdown voltage of approximately 550 V. In another example, each of the rounded sections of the plurality of racetrack pillars 208 has an equivalent radius of curvature. Having substantially the same radius of curvature in a racetrack pillar may help distribute the breakdown avalanche current more evenly, providing a better reliability of semiconductor device 200.
[0037]   FIG. 3 illustrates an overhead view of an example high voltage semiconductor device system 300, in accordance with the teachings of the present invention. High voltage system 300 includes a plurality of stadium structures (including first stadium structure 310, second stadium structure 320, and third stadium structure 330). Each of the plurality of stadium structures (310, 320, and 330) includes the same or similar features as semiconductor device 200 discussed above. 
[0038]   In the illustrated example, first stadium structure 310 is parallel to second stadium structure 320. First stadium structure 310 and second stadium structure 320 may also be perpendicular to third stadium structure 330. An interface pillar 340 of the semiconductor material is disposed between first stadium structure 310, second stadium structure 320, and third stadium structure 330. Interface pillar 340 may introduce stress-relief in the elongated racetrack shaped transistor segments. Segmenting or breaking the semiconductor device system 300 into two or more sections relieves mechanical stress across the length of the die. This stress is induced by the insulating material flanking the plurality of racetrack pillars and normally concentrates at the rounded sections of each of the plurality of racetrack pillars. Relieving mechanical stress by segmenting the semiconductor device system 300 into two or more sections thus prevents undesirable warping of the plurality of racetrack pillars and damage (e.g., dislocations) to the silicon caused by stress. In another example, interface pillar 340 may have a different composition or material than the plurality of racetrack pillars and/or the respective dummy pillars. The material utilized for the interface pillar 340 should have a thermal coefficient of expansion close to that of silicon, or be sufficiently different from that of the insulating material so as to relieve the length-wise stress induced by the insulting material flanking the plurality of racetrack pillars.
[0039]   In one example, a first area of first stadium structure 310 may be determined by boundary edge 312. A second area of second stadium structure 320 may be determined by boundary edge 322. A third area of stadium structure 330 may be determined by boundary edge 332. The first area of first stadium structure 310 may be substantially equal to the second area of second stadium structure 320 and the third area of third stadium structure 330 may be substantially equal to the first area and the second area.
[0040]   In another example, each of the plurality of stadium structures (310, 320, and 330) form separate semiconductor devices. The separate semiconductor devices may include at least one of a transistor or a diode, including for example, an IGBT. In one example, at least one of the plurality of stadium structures in high voltage semiconductor device system 300 has a mean radius of curvature of approximately 21 micrometers and has a breakdown voltage of 640 V.
[0041]   FIG. 4A illustrates an overhead view of an example system 400, in accordance with the teachings of the present invention. System 400 includes a plurality of stadium structures (including first stadium structure 410, second stadium structure 420, third stadium structure 430, and fourth stadium structure 440). Each of the plurality of stadium structures includes a respective dummy pillar of the semiconductor material. For example, first stadium structure 410 includes dummy pillar 412, second stadium structure 420 includes dummy pillar 422, third stadium structure 430 includes dummy pillar 432, and fourth stadium structure 440 includes dummy pillar 442. Plurality of stadium structures (410, 420, 430, and 440) may be arranged in a two-by-two square matrix such that an interface pillar 450 of the semiconductor material is disposed between each of the plurality of stadium structures (410, 420, 430, and 440). 
[0042]   System 400 is similar to previously illustrated system 300 of FIG. 3. For example, each stadium structure in the plurality of stadium structures of system 300 and system 400 has a racetrack shape with four-fold rotational symmetry. Each of the plurality of stadium structures of system 400 may include the same or similar features as semiconductor device 200. One difference of system 400 to previously discussed semiconductor devices is the arrangement and shape of the plurality of racetrack pillars. For example, the racetrack shape of system 400 forms a shape similar to a square, while the racetrack shape of semiconductor device 200 forms a shape similar to a rectangle. Furthermore, it is appreciated that the racetrack shape is not limited to a rectangular or square shape. For example a racetrack shape having a substantially hexagonal shape may be utilized. A hexagonal shape racetrack pillar may also have six-fold rotational symmetry.
[0043]   In the illustrated example, each of the plurality of racetrack pillars in each of the stadium structures (410, 420, 430, 440) includes a first linear section, a second linear section, a third linear section, and a fourth linear section. The first linear section and the second linear section extend in the first lateral direction, while the third linear section and the fourth linear section extend in a second lateral direction. The first lateral direction being perpendicular to the second lateral direction. As illustrated, each of the plurality of racetrack pillars further includes a first rounded section, a second rounded section, a third rounded section, and a fourth rounded section. 
[0044]   FIG. 4B illustrates first stadium structure 410 and a magnified sub-portion 450 of first stadium structure 410 of the example semiconductor device of FIG. 4A, in accordance with the teachings of the present invention. First stadium structure 410 includes dummy pillar 412 and a plurality of racetrack pillars (470, 472, 474, 476, and 478). In one example, the first rounded section, the second rounded section, the third rounded section, and the fourth rounded section of first racetrack pillar 470 have equivalent respective radii of curvature. Segment 450 of first stadium structure 410 illustrates a structure similar to previously described semiconductor device 200. For example, a rounded section of fifth racetrack pillar 478 has an inner radius of curvature (RINNER) 464, an outer radius of curvature (ROUTER) 466, and a mean radius of curvature (RMEAN) 468 which all form tangential circles sharing a common center 462. An area of first stadium structure 410 may be defined by boundary edge 444. Stadium structures (including second stadium structure 420, third stadium structure 430, and fourth stadium structure 440) may also have an area defined by a boundary edge. The area of first stadium structure 410, second stadium structure 420, third stadium structure 430, and fourth stadium structure 440 may be the same or substantially similar.
[0045]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed. While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention. Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention. 
CLAIMS
What is claimed is:
1.             A semiconductor device comprising:
a dummy pillar of semiconductor material that extends in a first lateral direction; 
a plurality of racetrack pillars including the semiconductor material surrounding the dummy pillar, wherein each of the plurality of racetrack pillars has a first linear section, that extends in the first lateral direction, and a first rounded section to form a racetrack shape, and wherein the plurality of racetrack pillars includes:
a first racetrack pillar disposed proximate to the dummy pillar; and
a second racetrack pillar surrounding the first racetrack pillar, wherein the first racetrack pillar is disposed between the dummy pillar and the second racetrack pillar; and
a plurality of spacing regions including a first spacing region and a second spacing region, wherein the first spacing region surrounds the dummy pillar and is disposed between the first racetrack pillar and the dummy pillar, and wherein the second spacing region surrounds the first racetrack pillar and is disposed between the first racetrack pillar and the second racetrack pillar. 
2.             The semiconductor device of claim 1, wherein a distance between a first inner edge of the first racetrack pillar and a second inner edge of the second racetrack pillar corresponds to a pitch of the plurality of racetrack pillars, and wherein the first rounded section of the first racetrack pillar has a minimum radius of curvature equal to three times the pitch divided by two.
3.             The semiconductor device of claim 2, wherein the minimum radius of curvature of the first racetrack pillar is twenty one micrometers.
4.             The semiconductor device of claim 1, wherein a first distance between the dummy pillar and the first racetrack pillar is constant, and wherein the first distance is equal to a first width of the first spacing region.
5.             The semiconductor device of claim 4, wherein a second distance between the first racetrack pillar and the second racetrack pillar is constant, and wherein the second distance is equal to a second width of the second spacing region, and wherein the first width is different than the second width.
6.             The semiconductor device of claim 1, wherein the plurality of spacing regions includes a third spacing region that surrounds the second racetrack pillar, and wherein the second racetrack pillar is disposed between the second spacing region and the third spacing region. 
7.             The semiconductor device of claim 6, wherein the first spacing region, the second spacing region, and the third spacing region include dielectric material, wherein the first spacing region and the second spacing region are disposed to electrically isolate the first racetrack pillar, and wherein the second spacing region and the third spacing region are disposed to electrically isolate the second racetrack pillar.
8.             The semiconductor device of claim 7, wherein the semiconductor device is a high-voltage vertical transistor and includes:
a source region of a first conductivity type disposed within the second racetrack pillar proximate to a first surface of the second racetrack pillar;
a body region of a second conductivity type disposed within the second racetrack pillar; 
a drain region of the first conductivity type disposed within the second racetrack pillar, wherein the body region is disposed between the source region and the drain region; and
a gate electrode disposed within the third spacing region, wherein the gate electrode is disposed within the dielectric material proximate to the second racetrack pillar, and wherein a gate oxide is disposed between the gate electrode and the body region.
9.             The semiconductor device of claim 8, wherein the first racetrack pillar is electrically coupled to the second racetrack pillar such that a breakdown voltage of the semiconductor device is determined by a minimum radius of curvature of the first racetrack pillar.
10.           The semiconductor device of claim 8, further comprising a plurality of field plates surrounded by the dielectric material, the plurality of field plates including a first field plate disposed within the third spacing region, wherein the first field plate is disposed within the dielectric material proximate to the second racetrack pillar, and wherein the gate electrode is disposed between the first field plate and the body region.
11.           The semiconductor device of claim 1, wherein the racetrack shape has four-fold rotational symmetry.
12.           The semiconductor device of claim 10, wherein each of the plurality of racetrack pillars further includes a second linear section, a third linear section, and a fourth linear section, wherein the first linear section and the second linear section extend in the first lateral direction, and wherein the third linear section and the fourth linear section extend in a second lateral direction, and wherein the first lateral direction is perpendicular to the second lateral direction.
13.           The semiconductor device of claim 11, wherein each of the plurality of racetrack pillars further includes a second rounded section, a third rounded section, and a fourth rounded section, and wherein the first rounded section, the second rounded section, the third rounded section, and the fourth rounded section of the first racetrack pillar have equivalent respective radii of curvature. 
14.           The semiconductor device of claim 1, wherein the plurality of racetrack pillars includes a third racetrack pillar and a fourth racetrack pillar, wherein the third racetrack pillar is disposed between the second racetrack pillar and the fourth racetrack pillar, and wherein a fourth spacing region included in the plurality of spacing regions surrounds the third racetrack pillar, and wherein the fourth spacing region is disposed between the third racetrack pillar and the fourth racetrack pillar.
15.           A high voltage system comprising:
a plurality of stadium structures, wherein each stadium structure in the plurality of stadium structures includes:
a dummy pillar of semiconductor material that extends in a first lateral direction; 
a plurality of racetrack pillars including the semiconductor material surrounding the dummy pillar, wherein each of the plurality of racetrack pillars has a first linear section, that extends in the first lateral direction, and a first rounded section to form a racetrack shape, and wherein the plurality of racetrack pillars includes:
a first racetrack pillar disposed proximate to the dummy pillar; and
a second racetrack pillar surrounding the first racetrack pillar, wherein the first racetrack pillar is disposed between the dummy pillar and the second racetrack pillar; and
a plurality of spacing regions including a first spacing region and a second spacing region, wherein the first spacing region surrounds the dummy pillar and is disposed between the first racetrack pillar and the dummy pillar, and wherein the second spacing region surrounds the first racetrack pillar and is disposed between the first racetrack pillar and the second racetrack pillar. 
16.           The high voltage system of claim 15, wherein the plurality of stadium structures includes a first stadium structure, a second stadium structure, and a third stadium structure, wherein the first stadium structure is parallel to the second stadium structure, and wherein the third stadium structure is perpendicular to the first stadium structure.
17.           The high voltage system of claim 15, wherein the plurality of stadium structures includes a first stadium structure, a second stadium structure, and a third stadium structure, and wherein an interface pillar of the semiconductor material is disposed between the first stadium structure, the second stadium structure, and the third stadium structure.
18.           The high voltage system of claim 15, wherein the plurality of stadium structures includes a first stadium structure, a second stadium structure, and a third stadium structure, wherein a first area of the first stadium structure is substantially equal to a second area of the second stadium structure, and wherein a third area of the third stadium structure is substantially equal to the first area and the second area.
19.           The high voltage system of claim 15, wherein each of the plurality of stadium structures forms separate semiconductor devices, and wherein the separate semiconductor devices include at least one of a transistor or a diode.
20.           The high voltage system of claim 15, wherein the plurality of stadium structures includes a first stadium structure, and wherein a distance between a first inner edge of the first racetrack pillar in the first stadium structure and a second inner edge of the second racetrack pillar in the first stadium structure corresponds to a pitch of the plurality of racetrack pillars of the first stadium structure, and wherein the first rounded section of the first racetrack pillar in the first stadium structure has a minimum radius of curvature equal to three times the pitch divided by two.
21.           The high voltage system of claim 15, wherein each of the plurality of racetrack pillars included in each of the plurality of stadium structures includes:
a source region of a first conductivity type disposed within each of the plurality of racetrack pillars;
a body region of a second conductivity type disposed within each of the plurality of racetrack pillars; 
a drain region of the first conductivity type disposed within each of the plurality of racetrack pillars, wherein the body region is disposed between the source region and the drain region; and
a gate electrode surrounded by a dielectric material disposed within each of the plurality of spacing regions.
ABSTRACT OF THE DISCLOSURE
A semiconductor device including a dummy pillar and a plurality of racetrack pillars. The dummy pillar of semiconductor material extends in a first lateral direction. The plurality of racetrack pillars, including the semiconducting material, surrounds the dummy pillar. Each of the plurality of racetrack pillars has a first linear section, which extends in the first lateral direction, and a first rounded section to form a racetrack shape. The plurality of racetrack pillars includes a first racetrack pillar and a second racetrack pillar. The first racetrack pillar is disposed proximate to the dummy pillar and the second racetrack pillar surrounds the first racetrack pillar. The first racetrack pillar is disposed between the dummy pillar and the second racetrack pillar. The semiconductor device includes a plurality of spacing regions including a first spacing region that surrounds the dummy pillar and is disposed between the first racetrack pillar and the dummy pillar. 
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