(57)【要約】【課題】  発振回路の起動時に適正なクロック信号を出力できる回路装置、発振器、電子機器及び移動体等を提供すること。【解決手段】  回路装置１００は、第１の発振回路１０と、第２の発振回路７０と、第１の発振回路１０の出力信号ＯＳＱに基づくクロック信号を出力するクロック信号出力回路２０と、クロック信号出力回路２０の出力制御を行う出力制御回路３０と、を含む。出力制御回路３０は、第２の発振回路７０の出力信号ＯＳＣＲに基づいてカウント処理を行うカウンター部３２を有し、カウンター部３２は、カウント処理の結果に基づいてクロック信号出力回路２０に対してクロック信号の出力イネーブル信号ＱＥＮを出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
発振子を発振させる第１の発振回路と、
第２の発振回路と、
前記第１の発振回路の出力信号に基づくクロック信号を出力するクロック信号出力回路と、
前記クロック信号出力回路の出力制御を行う出力制御回路と、
を含み、
前記出力制御回路は、
前記第２の発振回路の出力信号に基づいてカウント処理を行うカウンター部を有し、
前記カウンター部は、
前記カウント処理の結果に基づいて、前記クロック信号出力回路に対して前記クロック信号の出力イネーブル信号を出力することを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記出力制御回路は、
前記カウンター部のカウントイネーブル信号を生成するカウントイネーブル信号生成回路を有し、
前記カウンター部は、
前記カウントイネーブル信号がアクティブになったときに前記カウント処理を開始することを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置において、
前記第２の発振回路は、
前記カウントイネーブル信号がアクティブになったときに発振動作を開始し、その後、前記出力イネーブル信号がアクティブになったときに前記発振動作を停止することを特徴とする回路装置。
【請求項４】
請求項２又は３に記載の回路装置において、
前記カウントイネーブル信号生成回路は、
前記第１の発振回路の前記出力信号に基づいて前記カウントイネーブル信号を生成することを特徴とする回路装置。
【請求項５】
請求項２乃至４のいずれか一項に記載の回路装置において、
前記カウンター部は、
前記カウントイネーブル信号がアクティブになったときに、前記カウント処理を開始し、前記カウント処理におけるカウント値が所与の設定値に達したときに、前記出力イネーブル信号をアクティブにすることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
前記第２の発振回路は、ＣＲ発振回路であることを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の回路装置において、
前記第２の発振回路の発振周波数は、前記第１の発振回路の発振周波数より低いことを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
デューティー補正モードに設定されたときは、前記出力制御回路は、前記カウント処理の結果に基づく前記出力イネーブル信号を前記クロック信号出力回路に出力し、
デューティー補正モードに設定されていないときは、前記出力制御回路は、前記出力イネーブル信号をアクティブレベルに固定することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置において、
電源電圧が印加されてから前記第１の発振回路の発振周波数が許容周波数偏差内になるまでの期間をＴ１とし、前記電源電圧が印加されてから前記出力イネーブル信号がアクティブになるまでの期間をＴ２としたときに、Ｔ２＜Ｔ１であることを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の回路装置において、
前記カウンター部は、
前記第２の発振回路の前記出力信号に基づいてカウント動作を行うカウンターと、
リセット信号がアクティブであるときに、前記出力イネーブル信号を非アクティブにし、前記リセット信号が非アクティブになった後に前記カウンターの出力信号がアクティブになったときに、前記出力イネーブル信号をアクティブにする出力回路と、
を有することを特徴とする回路装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の回路装置と、
前記発振子と、
を含むことを特徴とする発振器。
【請求項１２】
請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１３】
請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、発振器、電子機器及び移動体等に関する。
【背景技術】
【０００２】
従来より、ＴＣＸＯ（temperature compensated crystal oscillator）、ＯＣＸＯ（oven controlled crystal oscillator）、ＳＰＸＯ（Simple Packaged Crystal Oscillator）等の発振器が知られている。例えばＴＣＸＯは、水晶振動子がもつ発振周波数の温度特性を補償することにより、環境温度の変化に対して安定した発振周波数が得られるようにした発振器である。
【０００３】
このような発振器では、起動（発振開始）時に徐々に発振信号が成長して発振の安定状態に移行していくため、起動時において種々の制御を行う場合がある。このような技術として、例えば特許文献１〜３に開示される技術がある。特許文献１では、発振回路が、発振信号を積分する積分回路と、積分回路に積分された電荷を放電する放電回路とを有し、その積分回路の積分電圧が所定電圧に達した場合に、発振信号に基づくクロック信号を出力する。特許文献２では、発振信号のパルス数をカウンターによりカウントし、そのカウント値が所定数に達するまでは発振回路のバイアス電流を増加させて発振回路の起動を加速させ、カウント値が所定数に達した場合には発振回路のバイアス電流を低減する。
【０００４】
また特許文献３では、カウンターにより発振器の発振クロックをカウントし、発振クロックが予め定めた周波数に達したことを検出した際に、クロックを出力する。特許文献３では、ＣＲ発振器によりカウンターのカウント動作、リセット動作を制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９３４９９号公報
【特許文献２】特開２００９−１５１６００号公報
【特許文献３】特開平１０−４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような発振器において、環境変動やプロセス変動があった場合に、起動時に適正な（例えば適正なデューティー等の）クロック信号を出力できないおそれがあるという課題がある。
【０００７】
例えば上記の特許文献１のように、従来技術として発振回路の出力信号を積分してクロック信号の出力を制御するものがある。しかしながら、アナログ的な処理でクロック信号の出力を制御しているので、環境温度の広い変動範囲やプロセスばらつき等に対応することが困難であり、仕様を満たす適正なクロック信号を起動時に出力することが難しい。例えば、発振信号がある程度成長してくると積分電圧が所定電圧に達してクロック信号が出力されるが、そのとき発振信号の成長が十分でないと適正なデューティーのクロック信号が得られない可能性がある。この起動時のデューティーが、環境温度の広い変動範囲やプロセスばらつき等によって変動し、仕様を満たせない可能性がある。例えば、車載用途等では環境温度の変動が大きく、広い温度範囲に対応する必要がある。
【０００８】
また上記の特許文献２のように、発振回路の起動時の制御にカウンターを用いる従来技術がある。しかしながら、特許文献２ではカウンターは発振回路の起動を早める制御に用いられている。
【０００９】
また上記の特許文献３のように、発振器のクロックをカウントする従来技術がある。しかしながら、特許文献３ではカウンターは周波数が所望値に達したか否かの検出に用いられており、デューティーに関する開示はない。また特許文献３では、ＣＲ発振器の出力はカウンターのカウント動作、リセット動作を制御するものであり、ＣＲ発振器の出力がカウント対象となっていない。
【課題を解決するための手段】
【００１０】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【００１１】
本発明の一態様は、発振子を発振させる第１の発振回路と、第２の発振回路と、前記第１の発振回路の出力信号に基づくクロック信号を出力するクロック信号出力回路と、前記クロック信号出力回路の出力制御を行う出力制御回路と、を含み、前記出力制御回路は、前記第２の発振回路の出力信号に基づいてカウント処理を行うカウンター部を有し、前記カウンター部は、前記カウント処理の結果に基づいて、前記クロック信号出力回路に対して前記クロック信号の出力イネーブル信号を出力する回路装置に関係する。
【００１２】
本発明の一態様によれば、第２の発振回路の出力信号に基づくカウント処理の結果に基づいて、クロック信号出力回路に対してクロック信号の出力イネーブル信号が出力される。このように、カウンター部によりクロック信号の出力制御が行われることで、発振回路（第１の発振回路）の起動時に適正な発振状態となるまでの時間を確保できる。これにより、環境変動やプロセス変動等があった場合にも、発振回路の起動時に適正なクロック信号を出力できる。
【００１３】
また本発明の一態様では、前記出力制御回路は、前記カウンター部のカウントイネーブル信号を生成するカウントイネーブル信号生成回路を有し、前記カウンター部は、前記カウントイネーブル信号がアクティブになったときに前記カウント処理を開始してもよい。
【００１４】
このようにすれば、適正なタイミングでカウント処理を開始することが可能になる。
【００１５】
また本発明の一態様では、前記第２の発振回路は、前記カウントイネーブル信号がアクティブになったときに発振動作を開始し、その後、前記出力イネーブル信号がアクティブになったときに前記発振動作を停止してもよい。
【００１６】
このようにすれば、第２の発振回路の発振動作を適正な期間で行うことができ、カウント漏れの発生抑止、或いは消費電力の低減等が可能になる。
【００１７】
また本発明の一態様では、前記カウントイネーブル信号生成回路は、前記第１の発振回路の前記出力信号に基づいて前記カウントイネーブル信号を生成してもよい。
【００１８】
このようにすれば、第１の発振回路の出力信号に基づいてカウントイネーブル信号を生成することで、第１の発振回路の出力信号に基づいてカウント処理を開始させることができる。即ち、第１の発振回路の出力信号（第１の発振回路の発振状態）が所定の条件を満たした場合に、カウント処理を開始でき、適正にカウント処理を実行できるようになる。
【００１９】
また本発明の一態様では、前記カウンター部は、前記カウントイネーブル信号がアクティブになったときに、前記カウント処理を開始し、前記カウント処理におけるカウント値が所与の設定値に達したときに、前記出力イネーブル信号をアクティブにしてもよい。
【００２０】
このようにすれば、カウントイネーブル信号がアクティブになってからクロック信号の出力を開始するまでの期間の長さが、第２の発振回路の出力信号のパルス数のカウントにより制御される。即ち、第１の発振回路の起動時に適正な発振状態となるまでの時間を確保できる。
【００２１】
また本発明の一態様では、前記第２の発振回路は、ＣＲ発振回路であってもよい。
【００２２】
このようにすれば、第２の発振回路をＣＲ発振回路により実現することが可能になる。
【００２３】
また本発明の一態様では、前記第２の発振回路の発振周波数は、前記第１の発振回路の発振周波数より低くてもよい。
【００２４】
このようにすれば、第１の発振回路の出力信号に基づいてカウント処理を行う場合に比べて、カウンター部の回路規模を削減すること等が可能になる。
【００２５】
また本発明の一態様では、デューティー補正モードに設定されたときは、前記出力制御回路は、前記カウント処理の結果に基づく前記出力イネーブル信号を前記クロック信号出力回路に出力し、デューティー補正モードに設定されていないときは、前記出力制御回路は、前記出力イネーブル信号をアクティブレベルに固定してもよい。
【００２６】
このようにすれば、第２の発振回路及びカウンター部を用いたクロック信号の出力制御を実行するか否かを、モード設定により切り替えることが可能になる。
【００２７】
また本発明の一態様では、電源電圧が印加されてから前記第１の発振回路の発振周波数が許容周波数偏差内になるまでの期間をＴ１とし、前記電源電圧が印加されてから前記出力イネーブル信号がアクティブになるまでの期間をＴ２としたときに、Ｔ２＜Ｔ１であってもよい。
【００２８】
このようにすれば、第１の発振回路の発振周波数が安定する前にクロック信号の出力を開始する際に、出力開始時からデューティーの安定したクロック信号を出力できる。即ち、発振周波数が安定する前のクロック信号が何らかの処理に用いられる際に、当該処理でのエラー発生を抑制すること等が可能になる。
【００２９】
また本発明の一態様では、前記カウンター部は、前記第２の発振回路の出力信号に基づいてカウント動作を行うカウンターと、リセット信号がアクティブであるときに、前記出力イネーブル信号を非アクティブにし、前記リセット信号が非アクティブになった後に前記カウンターの出力信号がアクティブになったときに、前記出力イネーブル信号をアクティブにする出力回路と、を有してもよい。
【００３０】
このようにすれば、リセット信号が非アクティブになると第１の発振回路が起動され、その後にカウントイネーブル信号がアクティブになり、カウンターの出力信号がアクティブになり、出力回路により出力イネーブル信号がアクティブにされる。これにより、第１の発振回路が起動された場合にカウントイネーブル信号生成回路を動作させ、適正なデューティーのクロック信号が得られるだけの時間が経過した後に出力イネーブル信号をアクティブにできる。
【００３１】
また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記発振子と、を含む発振器に関係する。
【００３２】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００３３】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００３４】
【図１】本実施形態の回路装置の構成例。
【図２】本実施形態の回路装置の動作を説明するための波形図。
【図３】第１の発振回路の出力信号とクロック信号の波形の比較例。
【図４】電源が立ち上がってからのクロック信号の振幅及び周波数の時間変化例。
【図５】本実施形態における第１の発振回路の出力信号とクロック信号の波形の一例。
【図６】出力制御回路の第１の詳細な構成例。
【図７】出力制御回路の第２の詳細な構成例。
【図８】第２の詳細な構成例の出力制御回路の動作を説明するための波形例。
【図９】カウンターの詳細な構成例。
【図１０】出力制御回路の変形例、及びその変形例を適用した場合の回路装置の構成例。
【図１１】クロック信号出力回路の詳細な構成例。
【図１２】選択回路の詳細な構成例。
【図１３】第１の発振回路の詳細な構成例。
【図１４】第２の発振回路の詳細な構成例。
【図１５】本実施形態における信号波形例。
【図１６】デューティー補正モードに設定されていないときの信号波形例。
【図１７】本実施形態の回路装置の第１の詳細な構成例。
【図１８】本実施形態の回路装置の第２の詳細な構成例。
【図１９】発振器の構成例。
【図２０】電子機器の構成例。
【図２１】移動体の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．回路装置
図１は、本実施形態の回路装置１００の構成例である。回路装置１００は、第１の発振回路１０、第２の発振回路７０、クロック信号出力回路２０（出力バッファー）、出力制御回路３０を含む。回路装置１００は、例えば集積回路装置（半導体チップ）で実現される。そして、回路装置１００と発振子ＸＴＡＬをパッケージに収納することで発振器が実現される。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３７】
第１の発振回路１０は、発振子ＸＴＡＬを用いて発振信号を生成する回路である。具体的には、第１の発振回路１０は、第１、第２の振動子用端子（振動子用パッド）を介して発振子ＸＴＡＬに接続される。そして第１の発振回路１０は、発振子ＸＴＡＬを発振させることで、発振信号を生成する。例えばＴＣＸＯやＯＣＸＯでは、検出温度に応じた制御電圧（発振周波数の温度特性を補償する電圧）が第１の発振回路１０に入力され、第１の発振回路１０は、その制御電圧に対応する発振周波数で発振子ＸＴＡＬを発振させる。或いはＳＰＸＯでは、発振周波数の電圧制御を行わずに、発振子ＸＴＡＬの固有振動数で発振子ＸＴＡＬを発振させる。例えば第１の発振回路１０は、発振信号を生成する発振部（発振回路本体）と、その発振信号をバッファリングして出力信号ＯＳＱを出力するバッファーと、を含む。
【００３８】
発振子ＸＴＡＬは、例えば圧電振動子である。具体的には発振子ＸＴＡＬは例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば発振子ＸＴＡＬは、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子、或いは恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子、或いはシンプルパッケージ水晶発振器（ＳＰＸＯ）に内蔵されている振動子などであってもよい。また発振子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。発振子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。発振子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【００３９】
第２の発振回路７０は、第１の発振回路１０の発振周波数よりも低い発振周波数で発振動作を行って出力信号ＯＳＣＲを出力する回路である。即ち、第２の発振回路７０の発振周波数は、第１の発振回路１０の発振周波数より低い。第２の発振回路７０は、ＣＲ発振回路であってもよい。発振子ＸＴＡＬとして水晶振動子を用いる例であれば、第１の発振回路１０の発振周波数は数十ＭＨｚ程度であるのに対し、第２の発振回路７０（ＣＲ発振回路）の発振周波数は、数百ＫＨｚ程度である。ただし、第１の発振回路１０、第２の発振回路７０の発振周波数は種々の変形実施が可能である。
【００４０】
クロック信号出力回路２０は、第１の発振回路１０の出力信号ＯＳＱに基づいてクロック信号ＣＬＫＯを出力する。具体的には、出力信号ＯＳＱ或いは出力信号ＯＳＱを分周した信号をバッファリング（外部負荷を駆動するための増幅）し、そのバッファリングした信号をクロック信号ＣＬＫＯとして出力する。例えばクロック信号出力回路２０は、出力信号ＯＳＱとその分周信号のいずれかを選択する選択回路と、その選択回路の出力をバッファリングするバッファーとを含む。なお、選択回路が省略されてもよい。バッファーは、例えばクリップドサイン波の或いはＣＭＯＳ信号レベルのクロック信号ＣＬＫＯを出力する。クリップドサイン波の信号は、サイン波の上下が所定電圧レベル（例えば電源電圧レベル）にクリップされた信号である。
【００４１】
出力制御回路３０は、クロック信号出力回路２０の出力制御を行う。即ち、クロック信号ＣＬＫＯを出力状態（アクティブ）にするか非出力状態（非アクティブ）にするかを制御する。非出力状態では、クロック信号出力回路２０は例えば固定電圧レベルのクロック信号ＣＬＫＯを出力してもよいし、或いは出力ノード（クロック信号ＣＬＫＯが出力されるノード）をハイインピーダンス状態にしてもよい。
【００４２】
出力制御回路３０は、第２の発振回路７０の出力信号ＯＳＣＲに基づいてカウント処理を行うカウンター部３２と、第１の発振回路１０の出力信号ＯＳＱに基づいてカウンター部３２のカウントイネーブル信号ＣＥＮを生成するカウントイネーブル信号生成回路３４と、を有する。そしてカウンター部３２は、カウントイネーブル信号ＣＥＮがアクティブになったときにカウント処理を開始し、そのカウント処理の結果に基づいてクロック信号出力回路２０に対してクロック信号ＣＬＫＯの出力イネーブル信号ＱＥＮを出力する。具体的には、カウントイネーブル信号生成回路３４は、第１の発振回路１０の起動時における過渡的な発振状態をモニターし、そのモニター結果が所定条件（発振が成長したと判断できる条件）を満たした場合に、カウントイネーブル信号ＣＥＮをアクティブにする。カウンター部３２が行うカウント処理は、カウンターによるカウント動作（カウント値のカウントアップ又はカウントダウン）とそれ以外の信号処理（デジタル信号処理）とを含むことができる。例えば、カウンター部３２は、カウント動作と、そのカウント値に基づいて出力イネーブル信号ＱＥＮを出力する処理とを行う。そしてクロック信号出力回路２０は、出力イネーブル信号ＱＥＮがアクティブになった場合に、出力信号ＯＳＱに基づくクロック信号ＣＬＫＯを出力する（クロック信号ＣＬＫＯを出力状態にする）。なお、カウンター部３２は回路装置１００の制御回路（例えば図１７の制御回路１３０）に含まれてもよい。
【００４３】
図２は、本実施形態の回路装置１００の動作を説明するための波形図である。図２では、出力信号ＯＳＱとクロック信号ＣＬＫＯの波形を、それらの電圧振幅（ピーク−ピーク間の電圧）の波形で示している。
【００４４】
図２のＡ１に示すように、第１の発振回路１０が発振子ＸＴＡＬの駆動を開始すると発振信号の振幅が徐々に大きくなっていき、その発振信号をバッファリングした出力信号ＯＳＱの振幅も徐々に大きくなっていく。Ａ２に示すように、出力信号ＯＳＱの振幅が所定のレベルに達するとカウントイネーブル信号ＣＥＮが非アクティブ（例えばハイレベル、第１論理レベル）からアクティブ（ローレベル、第２論理レベル）に変化する。カウントイネーブル信号ＣＥＮがアクティブになるとカウンター部３２によるカウント処理が行われる。これにより、Ａ３に示すように、カウントイネーブル信号ＣＥＮがアクティブになってから期間ＴＫＤの後に出力イネーブル信号ＱＥＮが非アクティブ（例えばローレベル、第２論理レベル）からアクティブ（ハイレベル、第１論理レベル）になる。この期間ＴＫＤは、カウント処理により設けられる所与の長さの期間である。出力イネーブル信号ＱＥＮがアクティブになると、Ａ４に示すように、クロック信号ＣＬＫＯが出力される。
【００４５】
図３は、第１の発振回路１０の出力信号ＯＳＱとクロック信号ＣＬＫＯの波形の比較例である。図３には、例えば図２のＡ５に示すような、第１の発振回路１０が起動する過程での波形を示す。本実施形態では、実際にはクロック信号ＣＬＫＯの出力が開始されていないが、ここでは比較例としてクロック信号ＣＬＫＯが出力されているものとする。
【００４６】
第１の発振回路１０が起動する過程では、発振信号の振幅が徐々に大きくなっていく途中なので（最大振幅に達していないので）、出力信号ＯＳＱはロー幅に比べてハイ幅が狭いパルス状の信号となる。パルスの高さは、発振振幅が大きくなるに従って高くなっていく。このような出力信号ＯＳＱをバッファリングしたクロック信号ＣＬＫＯは、出力信号ＯＳＱのデューティーを反映して、デューティーが５０％から大きくずれたものとなる。ここで、デューティーは、１周期の長さに対するハイ幅（ハイレベルの期間の長さ）の割合である。図３の例では、クロック信号ＣＬＫＯは出力信号ＯＳＱの論理レベルを反転させたものになっている。この場合、出力信号ＯＳＱのデューティーが５０％よりも大幅に小さいことに対応して、クロック信号ＣＬＫＯのデューティーが５０％よりも大幅に大きくなる。
【００４７】
従来の発振回路の起動時における制御では、例えば発振信号を積分して積分電圧が所定電圧となった場合にクロック信号の出力を開始させている。このようなアナログ処理のみによる制御では、クロック信号のデューティーが５０％付近に安定するまで（発振信号の振幅が最大振幅に達するまで）の十分な時間を確保することが難しい。そのため、図３のようなデューティーが５０％から大きくずれた状態でクロック信号の出力が開始される可能性がある。そして、アナログ処理は温度変動やプロセス変動等の影響を受けやすいため、クロック信号の出力が開始された時点でのデューティーがばらつき、仕様の範囲内に収めることが難しくなる。例えば、上記の積分電圧が所定の電圧に達するという条件を満たすまでの時間が、温度変動やプロセス変動等の影響でばらつき、その結果としてクロック信号のデューティーがばらつく可能性がある。
【００４８】
図４は、本実施形態の回路装置１００の起動期間における電源電圧、クロック信号ＣＬＫＯの電圧振幅、及び第１の発振回路１０の発振周波数ｆの時間変化を説明する図である。図４のＣ１が電源投入のタイミングであり、これにより第１の発振回路１０が発振子ＸＴＡＬの駆動を開始する。第１の発振回路１０の発振周波数ｆは、駆動開始直後は所望値（標準値、基準値）ｆｃに対して誤差があり、時間の経過とともにｆｃに収束していく。ここで、後段のＩＣ（例えば図２０の処理部５２０）において、周波数精度の高いクロック信号ＣＬＫＯが必要になることがある。例えば、後段のＩＣがＧＰＳ受信機に含まれるＩＣ（狭義にはＲＦ部を構成するＲＦＩＣ）である場合、クロック信号ＣＬＫＯは、ＧＰＳアンテナが受信した信号の復調に用いられるため、高い周波数精度が求められる。そのため、回路装置１００は、電源が立ち上がってから（電源電圧が印加されてから）所定期間Ｔ１内に、第１の発振回路１０の発振周波数が許容周波数偏差（Ｃ２）内になる、という要求を満たすように構成される。ここでのＴ１は状況に応じて異なるが、例えば数ｍｓｅｃ程度の時間である。また、許容周波数偏差も状況に応じて異なるが、例えば数ｐｐｍ程度のばらつきである。
【００４９】
このＴ１の期間は、電源立ち上がりから出力信号ＯＳＱの振幅が十分大きくなる（図２のＡ２，Ａ５）までの期間に比べて長い。よって、回路装置１００は、発振周波数が許容周波数偏差内に収まっていない状態でも、クロック信号ＣＬＫＯを後段のＩＣに対して出力可能である。後段のＩＣは、発振周波数が所望値ｆｃに十分近づいてから（期間Ｔ１の経過後に）、ＧＰＳ信号の受信等の本処理を開始する。Ｔ１経過前のタイミングで後段のＩＣがクロック信号ＣＬＫＯを用いた処理を行わないのであれば、図３を用いて説明したクロック信号のデューティーばらつきが発生したとしても大きな問題とならない。
【００５０】
しかし、後段のＩＣによっては、本処理の開始前に前処理を行うことも考えられる。前処理では、ＧＰＳ信号受信等の本処理に比べて、クロック信号の周波数精度が低くても問題とならない。よって、例えば後段のＩＣは、回路装置１００からのクロック信号ＣＬＫＯの出力開始に対応して前処理を開始し、Ｔ１の期間の経過後に本処理に移行する。このような例では、図３に示したクロック信号のデューティーばらつきが問題となる。例えば、クロック信号のパルス幅が狭いことでクロック検出に失敗する、或いは立ち上がりと立ち下がりの両方を用いる処理を行う場合にクロック検出タイミングが適正なものにならないといった要因により、後段ＩＣの前処理においてエラーが発生するおそれがある。
【００５１】
この点、本実施形態によれば、カウントイネーブル信号生成回路３４からのカウントイネーブル信号ＣＥＮがアクティブになった場合に、カウンター部３２によりカウント処理が行われる。そして、そのカウント処理に基づいて出力イネーブル信号ＱＥＮがアクティブにされた場合に、クロック信号出力回路２０がクロック信号ＣＬＫＯを出力する。これにより、クロック信号のデューティー（発振信号の振幅）が５０％付近に安定するまでの十分な時間を確保することが可能となる。即ち、第１の発振回路１０の起動時において発振が成長したと判断された時点においてカウントイネーブル信号ＣＥＮがアクティブとなり、その後のカウント処理によって期間ＴＫＤが経過した後にクロック信号ＣＬＫＯの出力を開始できる。この期間ＴＫＤにより、クロック信号ＣＬＫＯの出力開始時におけるデューティーが５０％付近となる十分な時間が確保される。また、カウントイネーブル信号ＣＥＮの生成は例えばアナログ処理で実現されるが、更にカウント処理（デジタル処理）を組み合わせたことで、温度変動やプロセス変動等の影響を低減できる。即ち、それらの影響によるデューティーのばらつきを低減し、仕様の範囲内に収めることが可能となる。
【００５２】
なお、クロック信号のデューティーが５０％付近に安定するまでの時間は、上記Ｔ１に比べて十分短く、マージンを持たせたとしても例えば数百μｓｅｃ程度の時間を設ければよい。これは言い換えれば、電源電圧が印加されてから出力イネーブル信号ＱＥＮがアクティブになるまでの期間をＴ２としたときに、Ｔ２＜Ｔ１であるといえる。なおＴ２は、電源が立ち上がってからＣＥＮがアクティブとなるまでの期間と、期間ＴＫＤの長さの和を考えればよい。
【００５３】
図５は、本実施形態における第１の発振回路１０の出力信号ＯＳＱとクロック信号ＣＬＫＯの波形の一例である。図５には、例えば図２のＡ６に示すような、第１の発振回路１０の起動後に発振が十分に安定した時点での波形を示す。
【００５４】
第１の発振回路１０が起動してから十分に時間が経過すると（例えば発振振幅が最大振幅に達すると）、第１の発振回路１０の出力信号ＯＳＱはロー幅とハイ幅が同程度となり、そのデューティーは５０％付近となる。このような出力信号ＯＳＱをバッファリングしたクロック信号ＣＬＫＯは、出力信号ＯＳＱのデューティーを反映して、デューティーが５０％付近になる。
【００５５】
本実施形態では、温度変動やプロセス変動等の影響を考慮して、クロック信号ＣＬＫＯの出力開始時に５０％付近（或いは仕様を満たす範囲）のデューティーが得られる期間ＴＫＤの長さを設定しておく。特に、本実施形態では相対的に発振周波数の低い第２の発振回路７０の出力信号ＯＳＣＲをカウントすることで期間ＴＫＤを設定する。よって、比較的シンプルな構成のカウンター部３２を用いた場合にも、期間ＴＫＤの長さをある程度長くすること、即ち十分なマージンを持たせることが可能になる。そのため、温度変動やプロセス変動等の影響があっても、クロック信号ＣＬＫＯの出力開始時に適正なデューティーのクロック信号を出力できる。
【００５６】
以上のように、アナログ処理のみで起動時の制御を行った場合に比べて、カウント処理を組み合わせたことで適正なクロック信号ＣＬＫＯが実現される。一方、逆にカウンター部３２のみでクロック信号ＣＬＫＯの出力制御を行った場合を考える。カウンター部３２は、第１の発振回路１０とは異なる第２の発振回路７０の出力信号ＯＳＣＲでカウント処理を行うため、この場合、カウント処理の開始タイミングと、第１の発振回路１０の出力信号ＯＳＱの状況が対応せず、カウント処理が適正に実行されない可能性がある。カウント処理が適正に実行されないと、出力イネーブル信号ＱＥＮがアクティブになるタイミングが出力信号ＯＳＱの状況を考慮したものとならず、正確な制御を実現できなくなる。
【００５７】
この点、本実施形態によれば、カウントイネーブル信号生成回路３４がカウントイネーブル信号ＣＥＮを生成する。これにより、カウントイネーブル信号ＣＥＮがアクティブになった後にカウント処理が開始されるので、カウント処理が適正に実行される状態となってからカウント処理を開始させることが可能となる。これにより、出力イネーブル信号ＱＥＮがアクティブになるタイミングが適正なものとなり、正確な制御を実現できる。
【００５８】
より具体的には、カウントイネーブル信号生成回路３４は、第１の発振回路１０の出力信号ＯＳＱに基づいてカウントイネーブル信号ＣＥＮを生成する。
【００５９】
図６等で後述するように、カウントイネーブル信号生成回路３４は、出力信号ＯＳＱをアナログ処理するアナログ回路（例えばフィルター等）と、そのアナログ回路の出力に基づいてカウントイネーブル信号ＣＥＮをアクティブにするか否かを判定する判定部（例えば論理反転回路、シュミットトリガー回路等）を含むことができる。
【００６０】
このように第１の発振回路１０の出力信号ＯＳＱに基づいて例えばアナログ処理等によりカウントイネーブル信号ＣＥＮを生成することで、出力信号ＯＳＱに基づいてカウント処理を開始させることができる。即ち、出力信号ＯＳＱが所定の条件を満たした場合（例えばアナログ回路の出力が所定の信号レベルになった場合）に、カウント処理を開始できる。これにより、第２の発振回路７０の出力信号ＯＳＣＲによるカウント処理を、出力信号ＯＳＱの状況に応じたタイミングで開始でき、適正にカウント処理を実行できるようになる。
【００６１】
また本実施形態では、カウンター部３２は、カウントイネーブル信号ＣＥＮがアクティブになったときに、カウント処理を開始する。そしてカウンター部３２は、カウント処理におけるカウント値が所与の設定値に達したときに、出力イネーブル信号ＱＥＮをアクティブにする。即ち、図２で上述した期間ＴＫＤの長さは、第２の発振回路７０の出力信号ＯＳＣＲのパルス数をカウントし始めてから、そのカウント値が所与の設定値になるまでの期間の長さである。例えば、カウンター部３２は線形帰還シフトレジスターを含み、そのバイナリーデータ（カウント値）のいずれかのビット（例えば最上位ビット）を出力イネーブル信号ＱＥＮとして出力してもよい。或いは、カウンター部３２はカウンターと判定部とを含み、判定部が、カウンターからのカウント値と所与の設定値とを比較し、カウント値と所与の設定値が一致したと判定した場合に出力イネーブル信号ＱＥＮをアクティブにしてもよい。
【００６２】
このようにすれば、カウントイネーブル信号ＣＥＮがアクティブになってからクロック信号ＣＬＫＯの出力を開始するまでの期間ＴＫＤが、出力信号ＯＳＣＲ（発振信号）のパルス数のカウントにより制御される。第２の発振回路７０の発振周波数は、第１の発振回路１０の発振周波数に比べて小さく、例えば１／１００程度のオーダーである。そのため、第１の発振回路１０の出力信号ＯＳＱをカウントする例と比較した場合、設定値を小さくしても、期間ＴＫＤの長さを確保することが可能になる。言い換えれば、カウンター部３２（カウンター３１）の回路規模を相対的に小さくすることが可能である。
【００６３】
なお、所与の設定値は、ハードウェア的に決まっていてもよいし（例えば上記の線形帰還シフトレジスターの例）、或いはレジスター設定により設定されるものであってもよい。或いは、製造時等に不揮発性メモリーに書き込まれた情報により所与の設定値が設定されてもよい。或いは、回路装置１００の内部で所与の設定値が生成されてもよい（例えば後述する温度センサーを用いた例）。
【００６４】
２．出力制御回路の第１の詳細な構成例
以下、回路装置１００の各部の詳細について説明する。図６は、出力制御回路３０の第１の詳細な構成例である。図６では、カウントイネーブル信号生成回路３４は、平滑化回路３６（平滑化フィルター）、検出回路３８を含む。カウンター部３２は、カウンター３１、出力回路３３を含む。なお、本実施形態は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００６５】
まずカウントイネーブル信号生成回路３４について説明する。平滑化回路３６は、第１の発振回路１０の出力信号ＯＳＱを平滑化し、その平滑化した信号を出力信号ＦＬＱとして出力する。具体的には、平滑化回路３６は、第１の発振回路１０の発振周波数付近の成分を出力信号ＯＳＱから低減させることにより、ＤＣ的な（発振周波数に比べて十分に遅い帯域の）信号を出力する。例えば平滑化回路３６は、発振周波数よりも十分低い（例えば１／５以下）カットオフ周波数を有するローパスフィルターである。図６の例では、平滑化回路３６は抵抗素子ＲＣとキャパシターＣＣとを含み、１次のパッシブローパスフィルターである。なお、平滑化回路３６はこれに限定されず、２次以上のフィルターやアクティブフィルターであってもよい。
【００６６】
このように、第１の発振回路１０の出力信号ＯＳＱを平滑化してＤＣ的な信号に変換することにより、第１の発振回路１０の発振状態（起動時における発振の成長度合い）をモニターできるようになる。即ち、発振振幅に応じて、平滑化回路３６の出力信号ＦＬＱの電圧レベル（信号レベル）が変化するので、その電圧レベルをモニター信号として用いることができる。
【００６７】
検出回路３８は、平滑化回路３６の出力信号ＦＬＱに基づいて検出動作を行い、カウントイネーブル信号ＣＥＮを出力する。即ち、検出回路３８は、出力信号ＦＬＱに基づいて出力信号ＦＬＱの電圧レベルの検出動作を行い、発振の成長度合いをモニターする。そして、その検出結果に基づいてカウントイネーブル信号ＣＥＮを生成する。
【００６８】
上述のように、平滑化回路３６の出力信号ＦＬＱの電圧レベルは発振振幅により変化する。そのため、出力信号ＦＬＱに基づいて検出動作を行うことで、カウント処理を開始できる発振振幅になったことを検出でき、その検出結果に基づいてカウントイネーブル信号ＣＥＮをアクティブにすることが可能になる。
【００６９】
具体的には、検出回路３８は、平滑化回路３６の出力信号ＦＬＱの電圧レベルが所与の電圧レベルを超えた場合に、カウントイネーブル信号ＣＥＮをアクティブにする。例えば、所与の電圧レベルは、最大の発振振幅に対応する出力信号ＦＬＱの電圧レベルの１／２（望ましくは２／３、更に望ましくは３／４）より大きい。
【００７０】
第１の発振回路１０の発振が成長して出力信号ＯＳＱの振幅が大きくなるほど、平滑化回路３６の出力信号ＦＬＱの電圧レベルが大きくなる。そのため、出力信号ＦＬＱの電圧レベルが所与の電圧レベルを超えたことを検出することで、所望の発振振幅まで発振が成長した場合に、カウントイネーブル信号ＣＥＮをアクティブにできる。
【００７１】
検出回路３８は、論理反転回路ＩＶＣ１と、シュミットトリガー回路ＳＨＣとを含む。論理反転回路ＩＶＣ１は、平滑化回路３６の出力信号ＦＬＱが入力される。例えば論理反転回路ＩＶＣ１はインバーターであるが、これに限定されず、ＮＡＮＤ回路（入力の一方が「１」の場合）やＮＯＲ回路（入力の一方が「０」の場合）等であってもよい。シュミットトリガー回路ＳＨＣは、論理反転回路ＩＶＣ１の出力信号ＩＶＣＱが入力され、カウントイネーブル信号ＣＥＮを出力する。
【００７２】
このようにすれば、平滑化回路３６の出力信号ＦＬＱの電圧レベルが論理反転回路ＩＶＣ１のロジカル閾値を超えたときに、論理反転回路ＩＶＣ１の出力信号ＩＶＣＱの論理レベルがハイレベルからローレベルに変化する。即ち、平滑化回路３６の出力信号ＦＬＱが論理反転回路ＩＶＣ１に入力されることで、出力信号ＦＬＱの電圧レベルが所与の電圧レベル（ロジカル閾値）を超えたか否かを判定できる。
【００７３】
また、平滑化回路３６の出力信号ＦＬＱには発振周波数の成分が残っていたり、ノイズが含まれている可能性がある。そうすると、論理反転回路ＩＶＣ１の出力信号ＩＶＣＱの変化が１回のエッジにならない（論理レベルがばたつく。ロジカル閾値付近で出力信号ＩＶＣＱの論理レベルがハイレベルとローレベルを繰り返す）可能性がある。この点、本実施形態ではシュミットトリガー回路ＳＨＣを用いることで、カウントイネーブル信号ＣＥＮをハイレベル（非アクティブ）からローレベル（アクティブ）へ適正に変化させることができる。
【００７４】
なお、論理反転回路ＩＶＣ１の駆動能力は非常に小さく設定されている。即ち、論理反転回路ＩＶＣ１は小さいサイズ（小さいＷ／Ｌ）のトランジスターで構成される。具体的には、発振周波数の成分を低減できるような駆動能力に設定され、平滑化回路３６の出力信号ＦＬＱに含まれる発振周波数の成分を低減できるようになっている。これにより、論理反転回路ＩＶＣ１の出力信号ＩＶＣＱの論理レベルのばたつきを低減できる。
【００７５】
次にカウンター部３２について説明する。カウンター部３２のカウンター３１は、第２の発振回路７０の出力信号ＯＳＣＲに基づいてカウント動作を行う。具体的には、カウンター３１は、出力信号ＯＳＣＲのパルス数をカウントする。例えばカウンター３１は単純なシフトレジスターや、線形帰還シフトレジスターで構成される。そしてシフトレジスターや線形帰還シフトレジスターのいずれかの内部信号を出力信号ＣＴＱとして出力する。或いは、カウンター３１は更にデコーダーを含み、デコーダーがカウント値をデコードして出力信号ＣＴＱを出力してもよい。出力信号ＣＴＱは、カウント値が所与の設定値となった場合に非アクティブ（ハイレベル、第１論理レベル）からアクティブ（ローレベル、第２論理レベル）に変化する信号である。
【００７６】
出力回路３３は、リセット信号ＰＯＲがアクティブ（リセット状態、例えばローレベル）である場合に、出力イネーブル信号ＱＥＮを非アクティブにする。出力回路３３は、リセット信号ＰＯＲが非アクティブ（リセット解除状態、例えばハイレベル）になった後にカウンター３１の出力信号ＣＴＱがアクティブになった場合に、出力イネーブル信号ＱＥＮをアクティブにする。リセット信号ＰＯＲは、例えばパワーオンリセット信号や、或いは回路装置１００の外部（ＣＰＵ等）から供給されるリセット信号や、或いは回路装置１００の制御回路が生成するリセット信号である。
【００７７】
リセット信号ＰＯＲが非アクティブになると第１の発振回路１０が起動され（発振を開始し）、その後にカウントイネーブル信号ＣＥＮがアクティブになり、カウンター３１の出力信号ＣＴＱがアクティブになり、出力回路３３により出力イネーブル信号ＱＥＮがアクティブにされる。これにより、第１の発振回路１０が起動された場合に（のみ）カウントイネーブル信号生成回路３４を動作させ、適正なデューティーのクロック信号ＣＬＫＯが得られるだけの時間が経過した後に出力イネーブル信号ＱＥＮをアクティブにできる。
【００７８】
出力回路３３は、例えばＲＳラッチ（Reset-Setラッチ）である。即ち、リセット信号ＰＯＲがアクティブの場合にはＲＳラッチがリセット状態であり、出力イネーブル信号ＱＥＮは非アクティブに維持される。一方、非アクティブになるとＲＳラッチのリセットが解除され、カウンター３１の出力信号ＣＴＱが非アクティブの場合は、出力イネーブル信号ＱＥＮは非アクティブであり、出力信号ＣＴＱがアクティブに変化するとＲＳラッチがラッチ動作を行って出力イネーブル信号ＱＥＮがアクティブになる。
【００７９】
このようにＲＳラッチを用いることで、出力回路３３の動作が実現される。即ち、リセット信号ＰＯＲが非アクティブになった後にカウンター３１の出力信号ＣＴＱがアクティブになった場合に、出力イネーブル信号ＱＥＮをアクティブにできる。
【００８０】
なお、出力回路３３はＲＳラッチに限定されず、例えばクロック信号に基づいてラッチ動作を行うラッチ回路であってもよい。この場合、例えば第１の発振回路１０の出力信号ＯＳＱに基づいてラッチ動作を行ってもよい。或いは、カウンター３１の出力信号ＣＴＱに対して何らかの信号処理を行って出力イネーブル信号ＱＥＮを出力する処理回路（ロジック回路）であってもよい。
【００８１】
３．出力制御回路の第２の詳細な構成例
図７は、出力制御回路３０の第２の詳細な構成例である。図７では、カウントイネーブル信号生成回路３４の検出回路３８は、インバーターＩＶＣ２、ＮＡＮＤ回路ＮＡＣ（否定論理積回路）、シュミットトリガー回路ＳＨＣを含む。なお、本実施形態は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８２】
本実施形態では、検出回路３８は、出力イネーブル信号ＱＥＮがアクティブになった場合にカウントイネーブル信号ＣＥＮを非アクティブにする。具体的には、平滑化回路３６の出力信号ＦＬＱと、出力イネーブル信号ＱＥＮがインバーターＩＶＣ２により論理反転された信号とがＮＡＮＤ回路ＮＡＣに入力され、ＮＡＮＤ回路ＮＡＣの出力信号ＮＡＣＱがシュミットトリガー回路ＳＨＣに入力される。
【００８３】
このようにすれば、出力イネーブル信号ＱＥＮからカウントイネーブル信号ＣＥＮへの帰還により、出力イネーブル信号ＱＥＮが非アクティブからアクティブになった場合にカウンター部３２（出力制御回路３０）の動作をディセーブルにできる。第１の発振回路１０の起動の後に一旦クロック信号ＣＬＫＯの出力が開始されれば、その後はクロック信号ＣＬＫＯの出力制御は必要がないので、本実施形態のようにカウンター部３２の動作をディセーブルにしてもよい。そして、カウンター部３２の動作をディセーブルにすることで無駄な消費電力を削減し、回路装置１００の消費電力を低減できる。
【００８４】
図８は、図７の出力制御回路３０の動作を説明するための波形例（電圧波形例）である。
【００８５】
図８のＢ１に示すように、第１の発振回路１０の出力信号ＯＳＱの振幅が大きくなるに従って、平滑化回路３６の出力信号ＦＬＱの電圧レベルが上昇する。発振周波数の成分は平滑化回路３６で減衰するものの、一部が通過するので出力信号ＦＬＱは発振周波数で振動している。
【００８６】
リセット信号ＰＯＲがアクティブから非アクティブになったとき（第１の発振回路１０が起動されたとき）、出力イネーブル信号ＱＥＮはローレベル（非アクティブ）である。平滑化回路３６の出力信号ＦＬＱの電圧レベルがロジカル閾値を超えるまでは、論理レベルとしてはローレベルなので、Ｂ３に示すようにＮＡＮＤ回路ＮＡＣの出力信号ＮＡＣＱはハイレベルである。
【００８７】
平滑化回路３６の出力信号ＦＬＱの電圧レベルがロジカル閾値を超えると、Ｂ４に示すようにＮＡＮＤ回路ＮＡＣの出力信号ＮＡＣＱがハイレベルからローレベルに変化する。平滑化回路３６の出力信号ＦＬＱには発振周波数の成分が残っているが、ＮＡＮＤ回路ＮＡＣの駆動能力が低くなっているので、一種のローパスフィルターのような働きをして出力信号ＮＡＣＱのスパイクの発生等が抑制されている。ＮＡＮＤ回路ＮＡＣの出力信号ＮＡＣＱがハイレベルからローレベルに変化すると、Ｂ５に示すように、シュミットトリガー回路ＳＨＣの出力信号であるカウントイネーブル信号ＣＥＮがハイレベル（非アクティブ）からローレベル（アクティブ）に変化する。
【００８８】
カウンター３１のカウント値が所与の設定値に達して出力イネーブル信号ＱＥＮがローレベル（非アクティブ）からハイレベル（アクティブ）に変化すると、Ｂ６に示すようにＮＡＮＤ回路ＮＡＣの出力信号ＮＡＣＱがローレベルからハイレベルに変化する。これによりＢ７に示すようにカウントイネーブル信号ＣＥＮがローレベル（アクティブ）からハイレベル（非アクティブ）に変化する。
【００８９】
４．カウンター
図９は、カウンター３１の詳細な構成例である。カウンター３１は、クロックドインバーターＣＩＤ、インバーターＩＶＤ１、ＩＶＤ２、ＩＶＥ１〜ＩＶＥ３、トランジスターＰＴＤ（Ｐ型トランジスター、第１導電型トランジスター）、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６を含む。なお、本実施形態は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００９０】
カウントイネーブル信号ＣＥＮがハイレベル（非アクティブ）の場合、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６はリセット状態となる。また、クロックドインバーターＣＩＤの出力がハイインピーダンス状態となり、トランジスターＰＴＤがオンになり、インバーターＩＶＤ１の入力が電源ＶＲＤの電圧レベル（ハイレベル）となる。即ち、第２の発振回路７０の出力信号ＯＳＣＲはフリップフロップ回路ＦＦＤ１〜ＦＦＤ６に入力されない。このように、カウントイネーブル信号ＣＥＮがハイレベルの場合にはカウンター３１は非動作状態となっている。
【００９１】
カウントイネーブル信号ＣＥＮがローレベル（アクティブ）になると、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６のリセットが解除され、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６が動作状態となる。また、トランジスターＰＴＤがオフになり、クロックドインバーターＣＩＤとインバーターＩＶＤ１を介して、第２の発振回路７０の出力信号ＯＳＣＲがフリップフロップ回路ＦＦＤ１に入力される。これにより、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６が第２の発振回路７０の出力信号ＯＳＣＲに基づいて動作するようになる。
【００９２】
フリップフロップ回路ＦＦＤ１は、反転出力信号ＱＢが入力信号Ｄとして帰還されるとともに、次段のフリップフロップ回路ＦＦＤ２のクロックに入力される。フリップフロップ回路ＦＦＤ２〜ＦＦＤ５も同様であり、反転出力信号ＱＢが入力信号Ｄとして帰還されるとともに、次段のフリップフロップ回路のクロックに入力される。また、フリップフロップ回路ＦＦＤ６は、反転出力信号ＱＢが入力信号Ｄとして帰還され、出力信号ＱがインバーターＩＶＥ３を介して、カウンター３１の出力信号ＣＴＱとして出力される。即ち、フリップフロップ回路ＦＦＤ１〜ＦＦＤ６は、６段のバイナリーカウンターであり、入力である第２の発振回路７０の出力信号ＯＳＣＲを２６−１＝３２分周する分周回路と考えることもできる。カウンター３１の出力信号ＣＴＱは、第２の発振回路７０の出力信号ＯＳＣＲのカウントを開始してから、３２クロックカウントしたときに、ローレベルからハイレベルへと切り替わる。
【００９３】
図９のカウンター３１により、カウントイネーブル信号ＣＥＮがアクティブとなってから、所定の期間ＴＫＤの経過後に、出力イネーブル信号ＱＥＮをアクティブにすることが可能になる。例えば、第２の発振回路７０の発振周波数が２６０ｋＨｚであれば、期間ＴＫＤの長さはおよそ１２３μｓｅｃとなる。
【００９４】
なお、第１の発振回路１０の出力信号ＯＳＱをカウンター３１でカウントする変形実施も考えられる。ただし、第１の発振回路１０の発振周波数は、第２の発振回路７０の発振周波数に比べて大きい。そのため、上記変形実施を行う場合、カウンター３１によるカウント可能な最大値（分周回路と考えたときの分周比）を本実施形態に比べて大きくする必要があり、カウンター３１の回路規模が大きくなってしまう。また、カウンター３１の回路規模を大きくしない場合、期間ＴＫＤが短くなってしまい、デューティーが安定しないうちにクロック信号ＣＬＫＯが出力されてしまうおそれがある。
【００９５】
つまり本実施形態の手法は、６段のバイナリーカウンター等のシンプルな回路構成のカウンター３１により、デューティーが安定するのに十分な長さの期間ＴＫＤを確保できるという点で利点が大きい。なお、図９の構成はカウンター３１の一例であり、具体的な回路構成は種々の変形実施が可能である。
【００９６】
５．出力制御回路の変形例
図１０は、出力制御回路３０の変形例、及びその変形例を適用した場合の回路装置１００の構成例である。図１０では、回路装置１００が、出力制御回路３０、温度センサー４０、設定部５０、Ａ／Ｄ変換部６０、温度補償部１５０（温度補償回路）を含む。また出力制御回路３０のカウンター部３２が、カウンター３５、出力回路３３を含む。なお、本実施形態は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、温度センサー４０やＡ／Ｄ変換部６０は回路装置１００の外部に設けられてもよい。
【００９７】
上述したように、カウンター部３２は、カウント処理におけるカウント値が所与の設定値に達した場合に、出力イネーブル信号ＱＥＮをアクティブにする。本変形例では、所与の設定値が可変になっている。即ち、設定部５０が設定値ＳＴＣを可変に設定し、その設定値ＳＴＣをカウンター３５に出力し、カウンター３５が、カウント値と設定値ＳＴＣとを比較し、カウント値が設定値ＳＴＣに達したと判定した場合に出力イネーブル信号ＱＥＮ（出力信号ＣＴＱ）をアクティブにする。
【００９８】
第１の発振回路１０の起動から適正なクロック信号ＣＬＫＯ（例えば適正なデューティーのクロック信号）が得られるまでの時間は、環境要因等によって変わる可能性がある。この点、本変形例によれば、種々の環境要因等に応じて適切な所与の設定値（即ち図２の期間ＴＫＤ）を設定できる。
【００９９】
例えば、本変形例では回路装置１００の環境温度（温度センサー４０が検出した温度）に応じて所与の設定値を可変に設定する。具体的には、温度補償部１５０は、温度センサー４０からの温度検出信号ＶＴに基づいて、第１の発振回路１０の発振周波数の温度補償を行う。このような温度補償を行う場合において、所与の設定値は、温度検出信号ＶＴに基づいて可変に設定される。図１０では、温度検出信号ＶＴの電圧レベルをＡ／Ｄ変換部６０がＡ／Ｄ変換し、そのＡ／Ｄ変換結果である温度検出データＤＶＴを出力する。設定部５０は、温度検出データＤＶＴに基づいて設定値ＳＴＣを出力する。例えば、温度検出データＤＶＴと設定値ＳＴＣを対応付けたルックアップテーブルを参照して設定値ＳＴＣを出力する。或いは、温度検出データＤＶＴから設定値ＳＴＣを求める演算処理を行って設定値ＳＴＣを出力してもよい。
【０１００】
環境温度（例えば発振子ＸＴＡＬの温度）が変化すると、第１の発振回路１０の起動から適正なクロック信号ＣＬＫＯが得られるまでの時間が変化する。この点、本変形例によれば、温度センサー４０からの温度検出信号ＶＴに基づいて適切な所与の設定値（即ち図２の期間ＴＫＤ）を設定できる。例えば、温度が高いほど、所与の設定値を大きくし、図２の期間を長くする。
【０１０１】
なお、以上では環境温度に応じて所与の設定値を可変に設定する場合を例に説明したが、これに限定されない。例えば、発振子ＸＴＡＬや回路装置１００の個体差（プロセス変動等）に応じて所与の設定値を可変に設定する等、種々の環境要因に応じた設定手法を想定できる。また、以上では、温度センサー４０が検出した温度に基づいて設定部５０が所与の設定値を設定する場合を例に説明したが、これに限定されない。例えば、回路装置１００の外部（ＣＰＵ等）からのレジスター設定により、所与の設定値が可変に設定されてもよい。或いは、製造時等に不揮発性メモリーに所与の設定値が書き込まれることで、所与の設定値が可変に設定されてもよい。
【０１０２】
６．クロック信号出力回路
図１１は、クロック信号出力回路２０の詳細な構成例である。クロック信号出力回路２０は、選択回路２２（セレクター）、分周回路２４、出力バッファー２６、スイッチ回路ＳＷＢを含む。
【０１０３】
分周回路２４は、第１の発振回路１０の出力信号ＯＳＱを分周し、その分周した信号を分周信号ＢＫＱとして出力する。例えば分周回路２４の分周比は１／２或いは１／４等である。出力イネーブル信号ＱＥＮが非アクティブである場合、選択回路２２は、ハイインピーダンス出力状態であり、スイッチ回路ＳＷＢは、選択回路２２の出力（出力信号ＳＬＱ）を所与の電圧レベルに設定する。例えば、所与の電圧レベルは電源ＶＲＢ（高電位側電源）の電圧レベルである。出力イネーブル信号ＱＥＮがアクティブである場合、選択回路２２は、第１の発振回路１０の出力信号ＯＳＱと分周信号ＢＫＱとのいずれかを選択し、その選択した信号を出力信号ＳＬＱとして出力する。
【０１０４】
具体的には、スイッチ回路ＳＷＢは、トランジスターＴＰＢ１（Ｐ型トランジスター、第１導電型トランジスター）である。出力イネーブル信号ＱＥＮがローレベル（アクティブ）の場合、トランジスターＴＰＢ１がオフになり、選択回路２２が選択した信号が出力バッファー２６に入力されるようになる。
【０１０５】
選択回路２２は、出力イネーブル信号ＱＥＮがアクティブである場合において選択信号ＳＥＬに基づいて第１の発振回路１０の出力信号ＯＳＱと分周信号ＢＫＱとのいずれかを選択する。選択信号ＳＥＬは、例えば回路装置１００の制御回路（例えば図１７の制御回路１３０）から入力される。例えば、製造時等に不揮発性メモリーに選択信号ＳＥＬの情報が記憶されており、その情報に基づいて制御回路が選択信号ＳＥＬを出力する。
【０１０６】
出力バッファー２６は、インバーターＩＶＢ１〜ＩＶＢ３、トランジスターＴＰＢ２（Ｐ型トランジスター、第１導電型トランジスター）、トランジスターＴＮＢ１、ＴＮＢ２（Ｎ型トランジスター、第２導電型トランジスター）を含む。この出力バッファー２６では、トランジスターＴＰＢ２、ＴＮＢ１、ＴＮＢ２が負荷を駆動してクロック信号ＣＬＫＯを出力する。これらのトランジスターの電源ＶＣＬは、例えば１Ｖ程度の低い電圧である。そのため、トランジスターＴＰＢ２、ＴＮＢ１を並列に（トランスファーゲートのように）接続し、駆動能力を確保している。上述したように出力バッファー２６は、クリップドサイン波のクロック信号ＣＬＫＯを出力する。
【０１０７】
本実施形態によれば、出力イネーブル信号ＱＥＮが非アクティブの場合には、スイッチ回路ＳＷＢにより出力バッファー２６の入力電圧レベルが固定されるので、クロック信号ＣＬＫＯを非アクティブ（非出力状態）にできる。一方、出力イネーブル信号ＱＥＮがアクティブの場合には、選択回路２２により選択された第１の発振回路１０の出力信号ＯＳＱ又は分周信号ＢＫＱが出力バッファー２６に入力されるので、クロック信号ＣＬＫＯをアクティブ（出力状態）にできる。
【０１０８】
７．選択回路
図１２は、選択回路２２の詳細な構成例である。選択回路２２は、インバーターＩＶＦ１〜ＩＶＦ３、トランジスターＴＰＦ１〜ＴＰＦ７（Ｐ型トランジスター、第１導電型トランジスター）、トランジスターＴＮＦ１〜ＴＮＦ７（Ｎ型トランジスター、第２導電型トランジスター）を含む。
【０１０９】
ここで、トランジスターＴＰＦ１、ＴＰＦ２、ＴＮＦ１で構成される回路を回路ＣＣＦ１と呼ぶこととする。インバーターＩＶＦ２、トランジスターＴＰＦ３、ＴＰＦ４、ＴＮＦ２、ＴＮＦ３で構成される回路を回路ＣＣＦ２と呼ぶこととする。トランジスターＴＰＦ５、ＴＰＦ６、ＴＮＦ４で構成される回路を回路ＣＣＦ３と呼ぶこととする。インバーターＩＶＦ３、トランジスターＴＰＦ７、ＴＮＦ５で構成される回路をスイッチ回路ＳＷＦと呼ぶこととする。
【０１１０】
出力イネーブル信号ＱＥＮがローレベル（非アクティブ）の場合、回路ＣＣＦ１のトランジスターＴＮＦ１がオンになるので、回路ＣＣＦ１の出力がローレベルになる。そうすると、回路ＣＣＦ２のトランジスターＴＰＦ４、ＴＮＦ２がオフになり、回路ＣＣＦ２の出力がハイインピーダンス状態となる。また、回路ＣＣＦ３のトランジスターＴＮＦ４がオンになるので、回路ＣＣＦ３の出力がローレベルになる。そうすると、スイッチ回路ＳＷＦのトランジスターＴＰＦ７、ＴＮＦ５がオフになる。以上により、選択回路２２の出力はハイインピーダンス状態となる。
【０１１１】
出力イネーブル信号ＱＥＮがハイレベル（アクティブ）の場合、選択信号ＳＥＬに応じて動作が異なる。即ち、選択信号ＳＥＬがローレベルの場合、回路ＣＣＦ１のトランジスターＴＰＦ１、ＴＰＦ２がオンになるので、回路ＣＣＦ１の出力がハイレベルになる。そうすると、回路ＣＣＦ２のトランジスターＴＰＦ４、ＴＮＦ２がオンになり、回路ＣＣＦ２が第１の発振回路１０の出力信号ＯＳＱをバッファリングして出力する。また、回路ＣＣＦ３の出力ノードと低電位側電源との間に設けられたトランジスターＴＮＦ７がオンになるので、回路ＣＣＦ３の出力がローレベルになり、スイッチ回路ＳＷＦのトランジスターＴＰＦ７、ＴＮＦ５がオフになる。以上により、選択回路２２の出力信号ＳＬＱは第１の発振回路１０の出力信号ＯＳＱとなる。
【０１１２】
一方、出力イネーブル信号ＱＥＮがハイレベルで、選択信号ＳＥＬがハイレベルの場合、回路ＣＣＦ１の出力ノードと低電位側電源との間に設けられたトランジスターＴＮＦ６がオンになるので、回路ＣＣＦ１の出力がローレベルになる。そうすると、回路ＣＣＦ２のトランジスターＴＰＦ４、ＴＮＦ２がオフになり、回路ＣＣＦ２の出力がハイインピーダンス状態となる。また、回路ＣＣＦ３のトランジスターＴＰＦ５、ＴＰＦ６がオンになるので、回路ＣＣＦ３の出力がハイレベルになる。そうすると、スイッチ回路ＳＷＦのトランジスターＴＰＦ７、ＴＮＦ５がオンになり、スイッチ回路ＳＷＦが分周信号ＢＫＱを通過させる。以上により、選択回路２２の出力信号ＳＬＱは分周信号ＢＫＱとなる。
【０１１３】
８．第１の発振回路
図１３は、第１の発振回路１０の詳細な構成例である。第１の発振回路１０は、発振部１２（発振回路本体）、バッファー１４（増幅部）を含む。
【０１１４】
発振部１２は、トランジスターＴＰＡ１、ＴＰＡ２（Ｐ型トランジスター、第１導電型トランジスター）と抵抗素子ＲＡ２で構成されるカレントミラー回路（電流源）を含む。このカレントミラー回路は、抵抗素子ＲＡ２に流れる電流ＩＲＡをミラーして、バイアス電流ＩＢＡを出力する。
【０１１５】
また発振部１２は、バイポーラートランジスターＴＲＡ、抵抗素子ＲＡ１、キャパシターＣＡ１〜ＣＡ３、バラクターＣＶＡ１、ＣＶＡ２（可変容量ダイオード、可変容量キャパシター）を含む。バイポーラートランジスターＴＲＡのコレクター端子は端子ＸＯ（パッド）を介して発振子ＸＴＡＬの一端に接続され、ベース端子は端子ＸＩ（パッド）を介して発振子ＸＴＡＬの他端に接続される。バイポーラートランジスターＴＲＡには、発振子ＸＴＡＬの発振により生じたベース−エミッター間電流が流れる。ベース−エミッター間電流が増加すると、コレクター−エミッター間電流が増加し、バイアス電流ＩＢＡのうち抵抗素子ＲＡ１に分岐するバイアス電流が減少するので、コレクター電圧ＶＣＡが低下する。一方、ベース−エミッター間電流が減少すると、コレクター−エミッター間電流が減少し、バイアス電流ＩＢＡのうち抵抗素子ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＡが上昇する。コレクター電圧ＶＣＡは発振子ＸＴＡＬにフィードバックされるので、発振子ＸＴＡＬが発振する。
【０１１６】
発振子ＸＴＡＬの発振周波数は温度特性をもっており、その温度特性は、温度補償部１５０が発生した温度補償用電圧ＶＣＯＭＰにより補償される。即ち、温度補償用電圧ＶＣＯＭＰはバラクターＣＶＡ１、ＣＶＡ２の一端に入力され、その温度補償用電圧ＶＣＯＭＰによりバラクターＣＶＡ１、ＣＶＡ２の容量値が制御される。バラクターＣＶＡ１、ＣＶＡ２の他端はバイポーラートランジスターＴＲＡのベース端子、コレクター端子に接続されている。バラクターＣＶＡ１、ＣＶＡ２の容量値が変化すると発振ループの共振周波数が変化するので、発振子ＸＴＡＬの温度特性による発振周波数の変動が補償される。
【０１１７】
なお、本実施形態の第１の発振回路１０は図１３の構成に限定されず、種々の発振回路を採用することが可能である。また、図１３ではＣＶＡ１、ＣＶＡ２を可変容量キャパシターとする場合を例に説明したが、本実施形態はこれに限定されず、ＣＶＡ１、ＣＶＡ２の一方のみを、温度補償用電圧ＶＣＯＭＰで制御される可変容量キャパシターとしてもよい。
【０１１８】
バッファー１４は、キャパシターＣＡ４、抵抗素子ＲＡ３、インバーターＩＶＡ１、ＩＶＡ２を含む。インバーターＩＶＡ１にはキャパシターＣＡ４を介してコレクター電圧ＶＣＡ（発振信号）が入力される。抵抗素子ＲＡ３を介してインバーターＩＶＡ１の出力が入力に帰還されており、これによってインバーターＩＶＡ１の入力のバイアス点が制御されている。インバーターＩＶＡ２は、インバーターＩＶＡ１の出力をバッファリングし、そのバッファリングした信号を出力信号ＯＳＱとして出力する。
【０１１９】
９．第２の発振回路
図１４は、第２の発振回路７０の詳細な構成例である。第２の発振回路７０は、差動増幅回路ＡＭＰ１と、抵抗Ｒ１〜Ｒ４と、キャパシターＣ１と、Ｐ型トランジスターＰＴＤ１と、Ｎ型トランジスターＮＴＤ１と、ＮＡＮＤ回路ＮＡＤ３と、インバーターＩＶＧ１と、レベルシフターＬＳ１，ＬＳ２を含む。
【０１２０】
差動増幅回路ＡＭＰ１の出力端子と、反転入力端子との間に、帰還抵抗である抵抗Ｒ３が設けられる。また反転入力端子と低電位側電源との間にキャパシターＣ１が設けられる。反転入力端子と低電位側電源との間に、キャパシターＣ１と並列にＮ型トランジスターＮＴＤ１が設けられる。
【０１２１】
電源ＶＲＥ（高電位側電源）と低電位側電源との間に、Ｐ型トランジスターＰＴＤ１と、抵抗Ｒ１，Ｒ２が直列に設けられ、抵抗Ｒ１と抵抗Ｒ２の間のノードが、差動増幅回路ＡＭＰ１の非反転入力端子に接続される。
【０１２２】
カウントイネーブル信号ＣＥＮが、レベルシフターＬＳ１に入力される。レベルシフターＬＳ１は、端子Ｏからカウントイネーブル信号ＣＥＮを電源ＶＲＥレベルにシフトさせた信号を出力する。またレベルシフターＬＳ１は、端子ＸＯからカウントイネーブル信号ＣＥＮを電源ＶＲＥレベルにシフトし、且つ極性を反転させた信号を出力する。即ち、端子Ｏからの信号は、カウントイネーブル信号ＣＥＮがアクティブ（ローレベル）の時にローレベルとなり、端子ＸＯからの信号は、カウントイネーブル信号ＣＥＮがアクティブ（ローレベル）の時にハイレベルとなる。
【０１２３】
端子Ｏからの信号は、差動増幅回路ＡＭＰ１のイネーブル端子、Ｐ型トランジスターＰＴＤ１のゲート端子、Ｎ型トランジスターＮＴＤ１のゲート端子に供給される。端子ＸＯからの信号は、ＮＡＮＤ回路ＮＡＤ３の一方の入力端子に供給される。
【０１２４】
カウントイネーブル信号ＣＥＮがアクティブ（ローレベル）になると、レベルシフターＬＳ１の端子Ｏから出力される信号により、差動増幅回路ＡＭＰ１がイネーブル状態となり、第２の発振回路７０（ＣＲ発振回路）もイネーブル状態となる。具体的には、差動増幅回路ＡＭＰ１の出力で抵抗Ｒ３を通してキャパシターＣ１を充放電することで、発振が行われる。
【０１２５】
イネーブル状態では、レベルシフターＬＳ１の端子ＸＯから出力される信号はハイレベルとなるため、ＮＡＮＤ回路ＮＡＤ３はインバーターとして機能する。抵抗Ｒ３とキャパシターＣ１による発振信号は、ＮＡＮＤ回路ＮＡＤ３とインバーターＩＶＧ１を介してレベルシフターＬＳ２に入力され、レベルシフト後の信号が、第２の発振回路７０の出力信号ＯＳＣＲとして出力される。
【０１２６】
一方、カウントイネーブル信号ＣＥＮが非アクティブ（ハイレベル）になると、Ｎ型トランジスターＮＴＤ１がオン、Ｐ型トランジスターＰＴＤ１がオフになる。これにより、キャパシターＣ１に溜まった電荷がディスチャージされるとともに、差動増幅回路ＡＭＰ１の非反転入力が低電位側電源にプルダウンされる。また、レベルシフターＬＳ１の端子ＸＯから出力される信号はローレベルとなるため、ＮＡＮＤ回路ＮＡＤ３の出力がハイレベルに固定され、第２の発振回路７０の出力信号ＯＳＣＲはローレベルに固定される。
【０１２７】
以上のように、第２の発振回路７０は、カウントイネーブル信号ＣＥＮがアクティブになったときに発振動作を開始してもよい。このようにすれば、第２の発振回路７０をカウンター部３２でのカウント開始に合わせて開始できる。そのため、カウントの開始が遅れてしまうことを抑制できるし、カウントが不要な状況で発振動作を行うことで消費電力が増大することも抑制できる。
【０１２８】
また、一旦クロック信号ＣＬＫＯの出力が開始されれば、その後はカウンター部３２によるカウント処理は不要であり、第２の発振回路７０は動作する必要性が低い。よって第２の発振回路７０は、発振動作の開始後（カウントイネーブル信号ＣＥＮがアクティブになった後）、出力イネーブル信号ＱＥＮがアクティブになったときに発振動作を停止してもよい。このようにすれば、第２の発振回路７０での消費電力を抑制することが可能になる。
【０１２９】
図１５は、以上の制御を踏まえた第１の発振回路１０の出力信号ＯＳＱ、カウントイネーブル信号ＣＥＮ、第２の発振回路７０の出力信号ＯＳＣＲ、クロック信号ＣＬＫＯの波形例である。図２で上述したように、第１の発振回路１０の発振が成長したと判断された時点において、カウントイネーブル信号ＣＥＮがアクティブ（ローレベル）となる（Ｄ１）。第２の発振回路７０は、カウントイネーブル信号ＣＥＮがアクティブとなったことをトリガーに発振を開始する（Ｄ２）。そして、第２の発振回路７０の出力信号ＯＳＣＲによるカウントが設定値（例えば３２）に達したタイミングで、出力イネーブル信号ＱＥＮがアクティブとなり、クロック信号ＣＬＫＯの出力が開始される（Ｄ３）。第２の発振回路７０は、出力イネーブル信号ＱＥＮがアクティブとなったことをトリガーに発振動作を停止する（Ｄ４）。
【０１３０】
１０．モード切り替え
以上では出力制御回路３０により、クロック信号の出力開始時からデューティーを安定させる制御手法について説明した。ただし、本実施形態の回路装置１００は、常に上記制御を実行する必要はない。例えば回路装置１００は、上記制御を行う動作モードであるデューティー補正モードの設定／非設定を切り替え可能に構成されてもよい。
【０１３１】
デューティー補正モードに設定されたときは、出力制御回路３０は、カウント処理の結果に基づく出力イネーブル信号ＱＥＮをクロック信号出力回路２０に出力する。一方、デューティー補正モードに設定されていないときは、出力制御回路３０は、出力イネーブル信号ＱＥＮをアクティブレベルに固定する。
【０１３２】
図１６は、デューティー補正モードに設定されていないときの、第１の発振回路１０の出力信号ＯＳＱ、カウントイネーブル信号ＣＥＮ、第２の発振回路７０の出力信号ＯＳＣＲ、クロック信号ＣＬＫＯの波形例である。この場合、出力イネーブル信号ＱＥＮがアクティブレベルに固定されるため、第１の発振回路１０の発振がある程度成長した時点において、クロック信号の出力が開始される（Ｅ１）。クロック信号ＣＬＫＯは、出力開始直後の期間（Ｅ２）では図３に示したようにデューティーは安定しておらず、所定時間経過後（Ｅ３）に図５に示したようにデューティーが安定する。つまりデューティー補正モードに設定されていないときは、デューティーが安定していないクロック信号の出力が許容される。
【０１３３】
この場合、カウンター部３２、カウントイネーブル信号生成回路３４、及び第２の発振回路７０は動作をする必要がない。そのため、図１６に示したように、カウントイネーブル信号ＣＥＮは非アクティブ（ハイレベル）に固定され（Ｅ４）、第２の発振回路７０は発振動作を行わない（Ｅ５）。このようにすれば、回路装置１００の消費電力を低減することが可能になる。
【０１３４】
デューティー補正モードの設定／非設定は、レジスター設定により切り替えられてもよい。例えばレジスターの所与のビットが“１”（第１論理レベル、ハイレベル）である場合には、デューティー補正モードに設定され、当該所与のビットが“０”（第２論理レベル、ローレベル）の場合に、デューティー補正モードに設定されない。このようにすれば、レジスター設定により、状況に応じて出力制御回路３０の動作を変更することが可能になる。
【０１３５】
１１．回路装置の詳細な構成例
図１７は、本実施形態の回路装置１００の第１の詳細な構成例である。なお以下では回路装置１００をＴＣＸＯ（又はＯＣＸＯ）に適用する場合を例に説明するが、これに限定されず、温度補償を行わない場合にも、上述した実施形態の手法は適用可能である。
【０１３６】
回路装置１００は、温度センサー４０、温度補償部１５０（温度補償回路）、制御回路１３０、記憶部１４０（不揮発性メモリー）、第１の発振回路１０、クロック信号出力回路２０、出力制御回路３０、第２の発振回路７０を含む。なお回路装置の構成は図１７の構成には限定されず、その一部の構成要素を省略したり（例えば温度センサー４０、温度補償部１５０等）、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３７】
制御回路１３０は、回路装置１００の各部の制御を行う。また制御回路１３０は、回路装置１００の外部（例えばＣＰＵ等）とのインターフェース処理なども行う。制御回路１３０は、例えばゲートアレイ等のロジック回路により実現される。
【０１３８】
記憶部１４０は、回路装置１００の動作に必要な各種の情報を記憶する。例えば温度補償部１５０が温度補償処理を行うために必要な情報（温度補償用の多項式の係数）等を記憶する。この情報は、例えば回路装置１００の製造時や、回路装置１００と発振子ＸＴＡＬをパッケージした発振器の製造時等において、外部（例えばテスト装置）から書き込まれる。
【０１３９】
温度補償部１５０は、温度センサー４０からの温度検出信号ＶＴ（温度検出電圧）に基づいて、第１の発振回路１０の発振周波数の温度補償を実現するための温度補償用電圧ＶＣＯＭＰを発生して、その温度補償用電圧ＶＣＯＭＰを第１の発振回路１０に出力する。例えば発振子ＸＴＡＬが有する発振周波数の温度特性をテスト装置で測定し、その温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）３次又は５次の多項式（近似式）を求める。そして、その多項式の係数を記憶部１４０に書き込んでおく。温度補償部１５０が温度補償を行う際には、制御回路１３０が多項式の係数を記憶部１４０から読み出して温度補償部１５０に出力し、その係数に基づいて温度補償部１５０が、発振周波数の温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）温度補償用電圧ＶＣＯＭＰを発生させる。例えば、３次の多項式を例にとると、温度補償部１５０は、１次の成分を発生させる１次成分発生回路と、３次の成分を発生させる３次成分発生回路と、１次発生回路の出力を増幅する１次成分増幅回路と、３次成分発生回路の出力を増幅する３次成分増幅回路と、１次、３次成分増幅回路の出力を加算して温度補償用電圧ＶＣＯＭＰを出力する加算回路と、を含む。
【０１４０】
温度センサー４０は、回路装置１００（半導体チップ）の温度を検出するセンサーである。例えば、温度センサー４０は、ダイオード（ＰＮ接合）等で構成できる。この場合、ダイオードの順方向電圧の温度依存性を用いて温度検出を行う。即ち、ダイオードの順方向電圧に基づいて温度検出信号ＶＴを出力する。なお、温度センサー４０はこれに限定されず、サーミスター等の種々の温度センサーを採用できる。また、周波数温度特性が異なる２つの発振回路を用い、発振周波数の差分に基づいて温度を検出する構成も本発明に包含される。この場合、発振回路は発振子を用いた発振回路であってもよく、リングオシレーターやＲＣ発振回路などでもよい。また、発振回路の一方として、発振信号を生成するための第１の発振回路１０を利用してもよい。
【０１４１】
図１８は、本実施形態の回路装置１００の第２の詳細な構成例である。図１８は、デジタル信号処理により温度補償を行う、いわゆるデジタルＴＣＸＯ（或いはデジタルＯＣＸＯ）の構成例である。図１８の回路装置１００は、温度センサー４０、Ａ／Ｄ変換部６０（Ａ／Ｄ変換回路）、処理部１６０（ＤＳＰ部、処理回路）、記憶部１４０（不揮発性メモリー）、発振信号生成回路１７０、クロック信号出力回路２０、出力制御回路３０、第２の発振回路７０を含む。なお回路装置の構成は図１８の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４２】
Ａ／Ｄ変換部６０は、温度検出信号ＶＴをＡ／Ｄ変換し、そのＡ／Ｄ変換したデジタルデータを温度検出データＤＶＴとして出力する。Ａ／Ｄ変換方式としては、例えば逐次比較型、二重積分型、フラッシュ型、パイプライン型等を想定できる。
【０１４３】
処理部１６０は、種々のデジタル信号を行って周波数制御データＤＤＳを生成し、その周波数制御データＤＤＳを発振信号生成回路１７０に出力する。例えば処理部１６０は、温度補償部１６２を含む。温度補償部１６２は、温度検出データＤＶＴに基づいて温度補償処理を行い、発振子ＸＴＡＬが有する発振周波数の温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）周波数制御データＤＤＳを生成する。温度補償処理では、発振周波数の温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）３次又は５次の多項式に基づいて周波数制御データＤＤＳを演算している。この多項式の係数は、図１７と同様にして製造時等に記憶部１４０に書き込まれる。
【０１４４】
発振信号生成回路１７０は、発振子ＸＴＡＬと周波数制御データＤＤＳを用いて発振信号（出力信号ＯＳＱ）を生成する。具体的には、発振子ＸＴＡＬを用いて、周波数制御データＤＤＳに対応する発振周波数の発振信号（出力信号ＯＳＱ）を生成する。例えば、発振信号生成回路１７０は、Ｄ／Ａ変換回路８０、第１の発振回路１０（ＶＣＯ）を含む。Ｄ／Ａ変換回路８０は、周波数制御データＤＤＳをＤ／Ａ変換し、そのＤ／Ａ変換した電圧を温度補償用電圧ＶＣＯＭＰとして第１の発振回路１０に出力する。第１の発振回路１０は、温度補償用電圧ＶＣＯＭＰに対応した発振周波数で発振子ＸＴＡＬを発振させる。
【０１４５】
１２．発振器、電子機器、移動体
図１９は、本実施形態の回路装置を含む発振器４００の構成例である。図１９に示すように、発振器４００は、発振子４２０（振動子）と回路装置５００を含む。発振子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして発振子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。
【０１４６】
図２０は、本実施形態の回路装置を含む電子機器の構成例である。この電子機器は、回路装置５００、水晶振動子等の発振子４２０、アンテナＡＮＴ、通信部５１０（通信装置）、処理部５２０（処理装置）を含む。また操作部５３０（操作装置）、表示部５４０（表示装置）、記憶部５５０（メモリー）を含むことができる。発振子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図２０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４７】
図２０の電子機器としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。
【０１４８】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１４９】
図２１は、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。
【０１５０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体等の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１５１】
１０…第１の発振回路、１２…発振部、１４…バッファー、
２０…クロック信号出力回路、２２…選択回路、２４…分周回路、
２６…出力バッファー、３０…出力制御回路、３１…カウンター、３２…カウンター部、
３３…出力回路、３４…カウントイネーブル信号生成回路、３５…カウンター、
３６…平滑化回路、３８…検出回路、４０…温度センサー、５０…設定部、
６０…Ａ／Ｄ変換部、７０…第２の発振回路、８０…Ｄ／Ａ変換回路、
１００…回路装置、１３０…制御回路、１４０…記憶部、１５０…温度補償部、
１６０…処理部、１６２…温度補償部、１７０…発振信号生成回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…発振器、４１０…パッケージ、４２０…発振子、５００…回路装置、
５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、
ＡＭＰ１…差動増幅回路、ＡＮＴ…アンテナ、ＣＥＮ…カウントイネーブル信号、
ＣＩＤ…クロックドインバーター、ＣＬＫＯ…クロック信号、
ＦＦＤ１〜ＦＦＤ６…フリップフロップ回路、ＬＳ１，ＬＳ２…レベルシフター、
ＯＳＱ…発振回路の出力信号、ＯＳＣＲ…第２の発振回路の出力信号、
ＱＥＮ…出力イネーブル信号、ＳＨＣ…シュミットトリガー回路、ＸＴＡＬ…発振子
【図１】
2018191038.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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