(57)【要約】      （修正有）【課題】共通の半導体基板に閾値電圧が異なる２以上の素子領域を作り分ける製造方法と半導体装置を提供する。【解決手段】半導体基板１０の上面に、第１領域１０Ａでは幅広であり第２素子体領域１０Ｂでは幅狭であるトレンチ４０Ａ、４０Ｂを形成する。トレンチの内部に導電物質を充填し、その導電物質をエッチングした後に、半導体基板の上面から不純物を注入してボディ層１４Ａ、１８Ａ、１４Ｂ、１８Ｂを形成する。幅広トレンチ４０Ａの側面に接するボディ層の不純物濃度は薄くなって閾値電圧が低くなる。幅狭トレンチ４０Ｂの側面に接するボディ層の不純物濃度は濃くなって閾値電圧が高くなる。【選択図】図３
2018026511.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面に、前記上面から前記半導体基板の深部側に延びるとともに第１領域では幅広であり第２領域では幅狭であるトレンチを形成する工程と、
前記トレンチの内面に絶縁膜を形成する工程と、
前記内面が前記絶縁膜で覆われた前記トレンチの内部に導電物質を充填する工程と、
前記トレンチの内部に充填した前記導電物質の上面が前記半導体基板の前記上面よりも前記深部側に低下するまで、前記導電物質を前記半導体基板の前記上面側からエッチングする工程と、
前記導電物質をエッチングした後に、前記半導体基板の前記上面から所定の深さ範囲に不純物を注入し、前記絶縁膜を介して前記導電物質に対向する領域の導電型が前記導電物質に印加する電位によって反転する濃度の不純物層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
メイン領域における閾値電圧がセンス領域における閾値電圧より低いという関係にある半導体装置を製造する方法であり、
前記メイン領域を前記第１領域とし、
前記センス領域を前記第２領域とし、
前記充填する工程で、前記トレンチの内部に充填した前記導電物質の上面が前記半導体基板の前記上面より高くなるまで充填することを特徴とする請求項１に記載の製造方法。
【請求項３】
閾値電圧が低い第１領域と閾値電圧が高い第２領域が共通の半導体基板に形成されている半導体装置であって、前記第１領域と前記第２領域の各々が、
前記半導体基板の上面に臨む位置に形成されている第１導電型の第１半導体領域と、
前記第１半導体領域の深部側に形成されており、前記第１半導体領域に接する第２導電型の第２半導体層と、
前記第２半導体層の深部側に形成されており、前記第２半導体層によって前記第１半導体領域から分離されている第１導電型の第３半導体層と、
前記半導体基板の前記上面から前記第１半導体領域と前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、
前記トレンチの内面を覆う絶縁膜と、
前記トレンチの内部に配置されており、前記絶縁膜によって前記半導体基板から絶縁されている導電物質と、
を備えており、
前記半導体基板を平面視したときに、前記第１領域に形成されている前記トレンチは幅広であり、前記第２領域に形成されている前記トレンチは幅狭であり、
前記第１領域における前記導電物質の上面が、前記第２領域における前記導電物質の上面より、前記半導体基板の深部側に位置している、
半導体装置。
【請求項４】
前記第１領域がメイン領域であり、
前記第２領域がセンス領域であり、
前記第２半導体層の第２導電型不純物濃度のピーク深さが、前記トレンチに近づくにつれて前記半導体基板の深部側にシフトするように分布しており、
前記第１領域におけるシフト量が前記第２領域におけるシフト量より大きいことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、半導体装置とその製造方法を開示する。
【０００２】
特許文献１に、共通の半導体基板にメイン領域とセンス領域が設けられている半導体装置が開示されている。その半導体装置では、メイン領域内に形成する半導体構造を構成するエミッタ領域またはボディコンタクト領域の面積を、センス領域内に形成するエミッタ領域またはボディコンタクト領域の面積から変化させることによって、メイン領域での閾値電圧をセンス領域での閾値電圧より低くする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１４／０１３６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、エミッタ領域またはボディコンタクト領域の面積を変化させることによって、共通の半導体基板内に閾値電圧が異なる半導体構造群を作り分ける。種々の事情によって、エミッタ領域またはボディコンタクト領域の面積を変化させることが難しい場合がある。本発明者らは、上記手法とは異なる新たな手法によって、共通の半導体基板内に閾値電圧が異なる半導体構造群を作り分ける技術を検討した。
【０００５】
本明細書では、共通の半導体基板内に閾値電圧が異なる半導体構造群を作り分ける新たな製造方法と、半導体装置を開示する。
【課題を解決するための手段】
【０００６】
本明細書で開示する製造方法は、共通の半導体基板に閾値電圧が異なる半導体構造群を作り分ける方法であり、共通半導体基板の上面にその上面から半導体基板の深部側に延びるとともに第１領域では幅広であり第２領域では幅狭であるトレンチを形成する工程と、トレンチの内面に絶縁膜を形成する工程と、内面が絶縁膜で覆われたトレンチの内部に導電物質を充填する工程と、トレンチの内部に充填した導電物質の上面が半導体基板の上面より深部側に低下するまで、その導電物質を半導体基板の上面側からエッチングする工程と、そのエッチング工程後に半導体基板の上面から所定の深さ範囲に不純物を注入し、絶縁膜を介して導電物質に対向する領域の導電型が導電物質に印加する電圧によって反転する濃度の不純物層（いわゆるボディ層またはベース層）を形成する工程を備えている。なお、不純物注入工程の実施時に、トレンチ内の導電物質の上面が絶縁膜によって被覆されていてもよい。
【０００７】
汎用的なエッチング方法によると、幅広トレンチ内に充填した導電物質のエッチング速度は幅狭トレンチ内に充填した導電物質のエッチング速度より高速であることから、上記の製造方法によると、エッチング工程の終了時点で、幅広トレンチ内の導電物質の上面と半導体基板の上面間の距離が長いのに対して、幅狭トレンチ内の導電物質の上面と半導体基板の上面間の距離が短い関係なり、その関係で不純物を注入することになる。この場合、トレンチの側面に対向する範囲の不純物濃度は、幅広トレンチの側面では薄く、幅狭トレンチの側面では濃くなる。幅広トレンチを利用する半導体構造の閾値電圧は低くなり、幅狭トレンチを利用する半導体構造の閾値電圧は高くなる。
【０００８】
上記製造方法によると、エミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合でも、共通の半導体基板に閾値電圧が異なる半導体構造群を作り分けることが可能となる。なお本方法は、エミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合にのみ有用性を持つものでなく、エミッタ領域またはボディコンタクト領域の面積を変えるのに代えて、あるいはエミッタ領域またはボディコンタクト領域の面積を変えるのに加えて実施する場合にも有用である。
【０００９】
本製造方法によって、メイン領域における閾値電圧がセンス領域における閾値電圧より低いという関係にある半導体装置を製造することができる。このためには、メイン領域を第１領域とし、センス領域を第２領域とし、トレンチの内部に充填した導電物質の上面が半導体基板の上面より高くなるまで充填しておいてからエッチングすることが好ましい。
トレンチの内部に残存する導電物質は、チャネルとなる領域の深さ範囲に残存すればよく、トレンチの上端まで充填する必要はない。従って充填工程の際に、トレンチの上端まで充填する必要はなく、導電物質の上面が半導体基板の上面より深部側に位置している間に充填を終了し、その後にエッチングしてもよい。それでも、幅広トレンチ内では導電物質の上面と半導体基板の上面間の距離が長いのに対して、幅狭トレンチ内では導電物質の上面と半導体基板の上面間の距離が短い関係が得られ、前者と後者とで閾値電圧を変えることができる。
ただし、性能が安定した半導体装置を量産する場合は、トレンチの内部に充填した導電物質の上面が半導体基板の上面より高くなるまで充填し、その後にエッチングし、トレンチの内部に充填した導電物質の上面が半導体基板の上面より深部側に低下するまで導電物質をエッチングすることが好ましい。
【００１０】
本明細書で開示する技術によって、閾値電圧が低い第１領域と閾値電圧が高い第２領域が共通半導体基板に形成されている新規な半導体装置が得られる。この半導体装置の第１領域および第２領域の各々は、下記の構成を備えている。
半導体基板の上面に臨む位置に形成されている第１導電型の第１半導体領域と、第１半導体領域の深部側に形成されているとともに第１半導体領域に接する第２導電型の第２半導体層と、第２半導体層の深部側に形成されているとともに第２半導体層によって第１半導体領域から分離されている第１導電型の第３半導体層と、半導体基板の上面から第１半導体領域と第２半導体層を貫通して第３半導体層に達するトレンチを備えている。トレンチの内面は絶縁膜で覆われており、内面が絶縁膜で覆われたトレンチの内部に導電物質が配置されている。トレンチ内の導電物質は、絶縁膜によって半導体基板から絶縁されており、ゲート電極となる。
半導体基板を平面視したとき、第１領域に形成されているトレンチは幅広であり、第２領域に形成されている前記トレンチは幅狭である。また、第１領域における導電物質の上面は、第２領域における導電物質の上面より半導体基板の深部側に位置している。第２半導体層と第３半導体層は、直接に接していてもよいし、その間に他の層が挿入されていてもよい。
【００１１】
上記の半導体装置によって、第１領域がメイン領域であり、第２領域がセンス領域であり、メイン領域の閾値電圧がセンス領域の閾値電圧よりも低い半導体装置を得ることができる。上記の半導体装置を汎用の製造方法によって製造すると、トレンチ内の導電物質の上面は半導体基板の上面から深部側にシフトしている関係となる。その関係で不純物を所定の深さ範囲に注入すると、不純物濃度のピーク深さ（最も高濃度となる深さ）がトレンチに近づくにつれて半導体基板の深部側にシフトする関係となる。この際に、幅広トレンチ内の導電物質の上面は半導体基板の上面から深部側に大きくシフトしているのに対し、幅狭トレンチ内の導電物質の上面は半導体基板の上面から深部側に小さくシフトしている関係となる。それを反映し、幅広トレンチの近傍では、トレンチに接近するにつれてピーク深さが大きくシフトするのに対し、幅狭トレンチの近傍では、トレンチに接近するにつれてピーク深さが小さくシフトする。すなわち、第２導電型不純物濃度のピーク深さが、トレンチに近づくにつれて半導体基板の深部側にシフトする関係が得られ、第１領域におけるシフト量が第２領域におけるシフト量よりも大きいという関係が得られる。その関係にあると、幅広トレンチを利用するメイン領域での閾値電圧は低く、幅狭トレンチを利用するセンス領域での閾値電圧は高くなる。
【００１２】
本明細書に記載する技術は、ｎチャネル半導体装置にもｐチャネル半導体装置にも適用することができる。ｎチャンネル半導体装置の場合は閾値電圧がプラスであるのに対し、ｐチャンネル半導体装置の場合は閾値電圧がマイナスである。後者の場合、「閾値電圧が低い」という表現は、マイナスの閾値電圧の絶対値が小さいことを意味する。
【図面の簡単な説明】
【００１３】
【図１】実施例の半導体装置の回路図である。
【図２】実施例の半導体装置の平面図である。
【図３】実施例の半導体装置の断面図であり、図２のＩＩＩ−ＩＩＩ線に対応する。
【図４】実施例の半導体装置の平面図の拡大図であり、図２の領域ＩＶに対応する。
【図５】実施例の半導体装置の拡大断面図であり、図３の領域Ｖに対応する。
【図６】実施例の半導体装置の拡大断面図であり、図３の領域ＶＩに対応する。
【図７】実施例の半導体装置の拡大断面図であり、領域Ｖの第１ボディ層の形状を示したものである。
【図８】実施例の半導体装置の拡大断面図であり、領域ＶＩの第１ボディ層の形状を示したものである。
【図９】リセス部の深さと、閾値電圧の関係を示した図である。
【図１０】実施例の半導体装置の製造方法を説明する図であって、トレンチ形成工程後の半導体装置の断面図である。
【図１１】実施例の半導体装置の製造方法を説明する図であって、トレンチに導電物質を充填した後の半導体装置の断面図である。
【図１２】実施例の半導体装置の製造方法を説明する図であって、トレンチに充填した導電物質をエッチングした後の半導体装置の断面図である。
【図１３】実施例の半導体装置の製造方法を説明する図であって、キャップ絶縁膜形成工程後の半導体装置の断面図である。
【図１４】実施例の半導体装置の製造方法を説明する図であって、上面側拡散層形成工程後の半導体装置の断面図である。
【図１５】実施例の半導体装置の製造方法を説明する図であって、層間絶縁膜とエミッタ電極形成工程後の半導体装置の断面図である。
【図１６】トレンチの短手方向の幅と、エッチング速度の関係を示した図である。
【発明を実施するための形態】
【００１４】
下記に説明する実施例の主要な特徴を最初に整理しておく。
（特徴１）半導体基板を平面視したとき、メイン領域におけるエミッタ領域の輪郭とセンス領域におけるエミッタ領域の輪郭が一致している。
（特徴２）半導体基板を平面視したとき、メイン領域におけるボディコンタクト領域の輪郭とセンス領域におけるボディコンタクト領域の輪郭が一致している。
（特徴３）半導体装置は、縦型のトレンチゲート型のＩＧＢＴである。
（特徴４）半導体装置は、縦型のトレンチゲート型のＦＥＴである。
（特徴５）半導体基板を断面視したときに、メイン領域とセンス領域の間で、エミッタ領域の深さ、ドリフト層の深さ、バッファ層の深さ、コレクタ層の深さの各々が等しい。
（特徴６）第２半導体層（ボディ層）と第３半導体層（ドリフト層）が接している。
（特徴７）第２半導体層（第１ボディ層）と第３半導体層（ドリフト層）の間に、キャリア蓄積層と第２ボディ層が導入されている。
【実施例】
【００１５】
図１は、実施例の半導体装置１の回路図の概略を示す。半導体装置１は、メインエミッタ電極２２、センス上面電極５４、センスエミッタ電極２４、コレクタ電極２８、ゲートパッド２６、電流値出力パッド５０を有する。メインエミッタ電極２２とコレクタ電極２８は、一対のメイン主電極であり、その間にメインスイッチング素子ＳＷＡ（この実施例ではＩＧＢＴ）が挿入されている。センス上面電極５４とコレクタ電極２８は、一対のセンス主電極であり、その間にセンススイッチング素子ＳＷＢ（この実施例ではＩＧＢＴ）が挿入されている。センスエミッタ電極２４とセンス上面電極５４の間に、電流検出抵抗Ｒ１が挿入されている。電流検出抵抗Ｒ１の電圧降下は、センス上面電極５４を流れる電流値に比例する。電流値出力パッド５０には、センス上面電極５４を流れる電流値に対応する電圧が生じる。電流値出力パッド５０の電圧はゲート電圧制御回路５２に伝達され、ゲート電圧制御回路５２は電流値出力パッド５０の電圧を加味してゲート電圧を生成し、そのゲート電圧をゲートパッド２６に伝える。ゲートパッド２６は、メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢの各々のゲート電極に接続されている。メインエミッタ電極２２とセンス上面電極５４は外部電源６４に接続され、コレクタ電極２８は負荷５６に接続される。
【００１６】
メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢの並列回路は、外部電源６４から負荷５６に供給する電力を制御する。メインスイッチング素子ＳＷＡを流れる電流値と、センススイッチング素子ＳＷＢを流れる電流値は比例する。後者に比例する電圧がゲート電圧制御回路５２に伝達される。後者の電圧が過剰電流に対応する値になると、ゲート電圧制御回路５２は過剰電流からメインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢを保護するゲート電圧を出力する。後記するように、メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢの素子構造は、閾値電圧が相違する他は、同じ特性である。メインスイッチング素子ＳＷＡの通電面積に比してセンススイッチング素子ＳＷＢの通電面積は小さく、電流検出抵抗Ｒ１を流れる電流は微弱である。メインスイッチング素子ＳＷＡが形成されている範囲がメイン領域１０Ａであり、センススイッチング素子ＳＷＢが形成されている範囲がセンス領域１０Ｂである。メインエミッタ電極２２は、メイン領域１０Ａ内に形成されている上面電極でもあり、センスエミッタ電極２４は、センス領域１０Ｂ内に形成されている上面電極でもある。
本実施例では、電流検出抵抗Ｒ１が半導体装置１内に形成されているが、電流検出抵抗Ｒ１は半導体装置１の外部に配置してもよい。ゲート電圧制御回路５２（またはその一部）を半導体装置１の内部に形成してもよい。
【００１７】
図２は、実施例の半導体装置１の上面を平面視した図を示す。半導体装置１は、半導体基板１０を有する。半導体基板１０の上面１０ａには、複数個に分割されたメインエミッタ電極２２、センス上面電極５４、電流値出力パッド５０、ゲートパッド２６と、センスエミッタ電極２４が形成されている。半導体基板１０の下面には、図２では図示しないコレクタ電極２８が形成されている。メインエミッタ電極（メイン上面電極）２２が形成されている範囲がメイン領域１０Ａに対応し、センスエミッタ電極２４が形成されている範囲がセンス領域１０Ｂに対応する。センス領域１０Ｂの面積は、メイン領域１０Ａの面積よりも小さい。
センスエミッタ電極２４とセンス上面電極５４は、図２では図示されない電流検出抵抗Ｒ１を介して接続されている。使用時には、外部電源６４をメインエミッタ電極２２とセンス上面電極５４に接続し、コレクタ電極２８（図１参照）を負荷５６に接続し、ゲート電圧制御回路５２を電流値出力パッド５０とゲートパッド２６に接続する。センスエミッタ電極２４の一部を、電流値出力パッド５０としてもよい。
【００１８】
図３は、図２のＩＩＩ−ＩＩＩ線に対応した断面図である。メインエミッタ電極２２が形成されているメイン領域１０Ａに対応する範囲の半導体基板１０にメインスイッチング素子ＳＷＡが形成されており、センスエミッタ電極２４が形成されているセンス領域１０Ｂに対応する範囲の半導体基板１０にセンススイッチング素子ＳＷＢが形成されている。メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢは、半導体素子２０を構成する。メイン領域１０Ａとセンス領域１０Ｂの間には、スイッチング素子が形成されていない分離領域１０Ｃが存在する。
【００１９】
本実施例では、後記するトレンチ４０の幅が、メインスイッチング素子ＳＷＡでは広くセンススイッチング素子ＳＷＢでは狭い点を除外すれば、他の点ではメインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢで異なる点がない。メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢを区別して説明する場合は、前者にはＡの添え字を付し、後者にはＢの添え字を付して説明する。区別する必要がない事象については添え字Ａ，Ｂを省略して説明する。
【００２０】
メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢはＩＧＢＴであり、図３に示すように、半導体基板１０内に、エミッタ領域１２、ボディコンタクト領域１５、第１ボディ層（上部ボディ層）１４、キャリア蓄積層１６、第２ボディ（下部ボディ層）層１８、ドリフト層３２、バッファ層３４及びコレクタ層３６が形成されている。
【００２１】
エミッタ領域１２はｎ型であり、半導体基板１０の上面１０ａに臨む範囲に形成されている。図４に示すように、エミッタ領域１２は、後記する絶縁トレンチゲート１４０に直交する方向に長く延びている。メイン領域１０Ａ内の各エミッタ領域１２Ａの輪郭形状とセンス領域１０Ｂ内の各エミッタ領域１２Ｂの輪郭形状は等しい。
【００２２】
図３に示すように、ボディコンタクト領域１５は高濃度のｐ型不純物を有するｐ＋型領域であり、半導体基板１０の上面１０ａに臨む範囲に形成されている。図４に示すように、ボディコンタクト領域１５は、絶縁トレンチゲート１４０に直交する方向に長く延びている。メイン領域１０Ａ内の各ボディコンタクト領域１５Ａの輪郭形状とセンス領域１０Ｂ内の各ボディコンタクト領域１５Ｂの輪郭形状は等しい。
【００２３】
図３に示すように、第１ボディ層１４は、ボディコンタクト領域１５よりｐ型不純物濃度が低いｐ型領域である。第１ボディ層１４は、エミッタ領域１２とボディコンタクト領域１５の下側に形成されている。第１ボディ層１４はボディコンタクト領域１５に導通しており、同電位に維持される。
【００２４】
キャリア蓄積層１６はｎ型領域である。キャリア蓄積層１６は、第１ボディ層１４の下側に形成されており、第１ボディ層１４によってエミッタ領域１２から分離されている。キャリア蓄積層１６は、後記する第２ボディ層１８によってドリフト層３２からも分離されている。キャリア蓄積層１６は、第１ボディ層１４と第２ボディ層１８とを分離する中間領域である。
【００２５】
第２ボディ層１８は、第１ボディ層１４よりもｐ型不純物濃度が低いｐ型領域である。第２ボディ層１８は、キャリア蓄積層１６の下側に形成されており、キャリア蓄積層１６によって第１ボディ層１４から分離されている。
【００２６】
ドリフト層３２は、低濃度のｎ型不純物を含有するｎ型領域である。ドリフト層３２は、第２ボディ層１８の下側に形成されており、第２ボディ層１８によってキャリア蓄積層１６から分離されている。
【００２７】
バッファ層３４は、高濃度のｎ型不純物を含有するｎ型領域である。バッファ層３４は、ドリフト層３２の下側に形成されている。
【００２８】
コレクタ層３６は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ層３６は、バッファ層３４の下側に形成されている。コレクタ層３６は、半導体基板１０の下面に臨む範囲の全面に形成されている。コレクタ層３６は、コレクタ電極２８に接続されている。
【００２９】
図３に示すように、半導体基板１０の上面１０ａには、上面１０ａから半導体基板の深部側に向けて延びる複数のトレンチ４０が形成されている。図４に示すように、各トレンチ４０は、互いに平行に伸びている。各トレンチ４０の内面は、ゲート絶縁膜４２で覆われている。各トレンチ４０の内部には、ゲート電極４４が配置されている。ゲート電極４４は、導電物質で構成されており、ゲート絶縁膜４２によって半導体基板１０から絶縁されている。ゲート電極４４の上面４９１は、キャップ絶縁膜４６で覆われている。またキャップ絶縁膜４６の上面４９２には、層間絶縁膜４７が形成されている。各々のゲート電極４４は、ゲートパッド２６に接続されている（図１、図２参照）。トレンチ４０、ゲート絶縁膜４２、ゲート電極４４、キャップ絶縁膜４６及び層間絶縁膜４７を総称して、絶縁トレンチゲート１４０と称する。
【００３０】
メイン領域１０Ａに形成されているトレンチ４０Ａは幅広であり、メイン領域１０Ａに形成されている幅広のゲート電極を４４Ａと表記し、幅広の絶縁トレンチゲートを１４０Ａと表記する。センス領域１０Ｂに形成されているトレンチ４０Ｂは幅狭であり、センス領域１０Ｂに形成されている幅狭のゲート電極を４４Ｂと表記し、幅狭の絶縁トレンチゲートを１４０Ｂと表記する。
【００３１】
メインエミッタ電極（メイン上面電極）２２は、キャップ絶縁膜４６と層間絶縁膜４７によってゲート電極４４Ａから絶縁されている。同様に、センスエミッタ電極２４は、キャップ絶縁膜４６Ｂと層間絶縁膜４７Ｂによってゲート電極４４Ｂから絶縁されている。半導体基板１０の下面には、コレクタ電極２８が形成されている。
【００３２】
エミッタ領域１２はトレンチ４０の側面のゲート絶縁膜４２と接しており、メイン領域１０Ａ内のエミッタ領域１２Ａはメインエミッタ電極（メイン上面電極）２２に導通し、センス領域１０Ｂ内のエミッタ領域１２Ｂはセンスエミッタ電極２４に導通している。
メイン領域１０Ａ内のボディコンタクト領域１５Ａはメインエミッタ電極（メイン上面電極）２２に導通し、センス領域１０Ｂ内のボディコンタクト領域１５Ｂはセンスエミッタ電極２４に導通している。
第１ボディ層１４は、エミッタ領域１２の下側において、トレンチ４０の側面のゲート絶縁膜４２に接している。キャリア蓄積層１６は、第１ボディ層１４の下側において、トレンチ４０の側面のゲート絶縁膜４２に接している。第２ボディ層１４は、キャリア蓄積層１６の下側において、トレンチ４０の側面のゲート絶縁膜４２に接している。ドリフト層３２は、第２ボディ層１４の下側において、トレンチ４０の側面及び底面のゲート絶縁膜４２に接している。
トレンチ４０は、半導体基板１０の上面１０ａから、エミッタ領域１２、第１ボディ層１４、キャリア蓄積層１６、第２ボディ層１４を貫通してドリフト層３２に達している。
【００３３】
図５は、図３の領域Ｖに対応しており、メイン領域１０Ａの拡大断面図である。図６は、図３の領域ＶＩに対応しており、センス領域１０Ｂの拡大断面図である。図５と図６の倍率は等しい。
図５に示すように、ゲート電極４４Ａの上面４９１Ａは、半導体基板１０の上面１０ａより下側に位置しており、キャップ絶縁膜４６Ａの上面４９２Ａも半導体基板１０の上面１０ａより下側に位置している。このため、ゲート電極４４Ａ上には、半導体基板１０の上面１０ａに対して凹んだリセス部４８Ａが形成されている。同様に、図６に示すように、ゲート電極４４Ｂの上面４９１Ｂは、半導体基板１０の上面１０ａより下側に位置しており、キャップ絶縁膜４６Ｂの上面４９２Ｂも半導体基板１０の上面１０ａより下側に位置している。このため、ゲート電極４４Ｂ上には、半導体基板１０の上面１０ａに対して凹んだリセス部４８Ｂが形成されている。図５、図６に示すように、トレンチ４０Ａの短手方向の幅ＷＡは、トレンチ４０Ｂの短手方向の幅ＷＢよりも広い。それに対応して、ゲート電極４４Ａの上面４９１Ａは、ゲート電極４４Ｂの上面４９１Ｂよりも半導体基板１０の下面側に位置している。メイン領域１０Ａとセンス領域１０Ｂにおいて、キャップ絶縁膜４６の厚さが略同一であるため、キャップ絶縁膜４６Ａの上面４９２Ａは、キャップ絶縁膜４６Ｂの上面４９２Ｂよりも半導体基板１０の下面側に位置している。
すなわち、半導体基板１０の上面１０ａとゲート電極４４Ａの上面４９１Ａとの間の距離ＥＡは、半導体基板１０の上面１０ａとゲート電極４４Ｂの上面４９１Ｂとの間の距離ＥＢより長い。半導体基板１０の上面１０ａとキャップ絶縁膜４６Ａの上面４９２Ａとの間の距離ＤＡは、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ｂの上面４９２Ｂとの間の距離ＤＢより長い。リセス部４８Ａの深さが距離ＤＡに相当し、リセス部４８Ｂの深さが距離ＤＢに相当する。
図５と図６では、リセス部４８Ａ，４８Ｂに層間絶縁膜４７Ａ，４７Ｂを形成した後の状態を示しており、この状態ではリセス部４８Ａ，４８Ｂが存在しない。層間絶縁膜４７Ａ，４７Ｂの形成前には、リセス部４８Ａ，４８Ｂが存在している。
【００３４】
図５に示すように、メイン領域１０Ａではゲート電極４４Ａ上にリセス部４８Ａが形成されており、センス領域１０Ｂではゲート電極４４Ｂ上にリセス部４８Ｂが形成されている状態で（すなわち、層間絶縁膜４７Ａ，４７Ｂの形成前に）、半導体基板１０の上面からｐ型不純物をイオン注入し、第１ボディ層１４を形成する。このとき、第１ボディ層１４へのイオン注入濃度が、リセス部４８Ａ，４８Ｂの形状の影響を受ける。図７と図８に示すように、半導体基板１０の上面１０ａから注入されたｐ型不純物は、リセス部４８Ａ，４８Ｂの存在に起因して、リセス部４８Ａ，４８Ｂの直下とその近傍では半導体基板１０内に深く侵入して停止する。すなわち、ゲート電極４４Ａ，４４Ｂの近傍に位置する半導体基板１０内では、ゲート電極４４Ａ，４４Ｂに接近するほど不純物が深くまで侵入して停止する現象が生じる。不純物濃度が最大となる深さは、ゲート電極４４Ａ，４４Ｂに近づくにつれて深くなるようにシフトし、第１ボディ層１４の下面は、ゲート電極４４Ａ，４４Ｂに近づくにつれて深くなる。このように、第１ボディ層１４の深さが、ゲート電極４４Ａ，４４Ｂの接近するほど厚くなる。半導体基板を平面視したときの単位面積当たりの不純物注入量は一様であることから、第１ボディ層１４の不純物濃度はゲート電極４４Ａ，４４Ｂに近づくにつれて薄くなる。
【００３５】
図７と図８に示すように、半導体基板１０の上面１０ａとゲート電極４４Ａの上面４９１Ａとの間の距離ＥＡは、半導体基板１０の上面１０ａとゲート電極４４Ｂの上面４９１Ｂとの間の距離ＥＢより長い。メイン領域１０Ａとセンス領域１０Ｂにおいて、キャップ絶縁膜４６の厚さが略同一であるため、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ａの上面４９２Ａとの間の距離ＤＡは、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ｂの上面４９２Ｂとの間の距離ＤＢより長い。すなわち、メイン領域１０Ａ内のリセス部４８Ａの深さＤＡは、センス領域１０Ｂ内のリセス部４８Ｂの深さＤＢよりも深い。そのため、リセス部４８Ａの直下とその近傍では、リセス部４８Ｂの直下とその近傍よりも、不純物が深く侵入して停止する。不純物濃度が最大となる深さは、ゲート電極４４Ａ，４４Ｂに近づくにつれて深くなるようにシフトする。メイン領域１０Ａ内のリセス部４８Ａの深さＤＡが、センス領域１０Ｂ内のリセス部４８Ｂの深さＤＢより深いために、そのシフト量は、メイン領域１０Ａ内では大きく、センス領域１０Ｂ内では小さい。第１ボディ層１４の不純物濃度がゲート電極４４に近づくにつれて薄くなる程度は、メイン領域１０Ａにおいて大きく、センス領域１０Ｂにおいて小さい。従って、メイン領域１０Ａ内の第１ボディ層１４Ａの幅Ｄ１Ａの部分（チャネルが形成される領域）のｐ型不純物濃度は、センス領域１０Ｂ内の第１ボディ層１４Ｂの幅Ｄ１Ｂの部分（チャネルが形成される領域）のｐ型不純物濃度よりも低い。この結果、メイン領域１０Ａの閾値電圧はセンス領域１０Ｂの閾値電圧よりも低くなる。図９に、リセス部の深さと、閾値電圧の関係の一例を示す。上記で説明したように、リセス部の深さが深いほど、ｐ型不純物濃度が低くなる。すなわち、リセス部の深さが深いほど、閾値電圧が低くなる。
【００３６】
上記したように、メインスイッチング素子ＳＷＡは、メインエミッタ電極２２、エミッタ領域１２Ａ、ボディコンタクト領域１５Ａ、第１ボディ層１４Ａ、キャリア蓄積層１６Ａ、第２ボディ層１８Ａ、絶縁トレンチゲート１４０Ａ、ドリフト層３２、バッファ層３４、コレクタ層３６、コレクタ電極２８によって構成されている。センススイッチング素子ＳＷＢは、センスエミッタ電極２４、エミッタ領域１２Ｂ、ボディコンタクト領域１５Ｂ、第１ボディ層１４Ｂ、キャリア蓄積層１６Ｂ、第２ボディ層１８Ｂ、絶縁トレンチゲート１４０Ｂ、ドリフト層３２、バッファ層３４、コレクタ層３６、コレクタ電極２８によって構成されている。メインスイッチング素子ＳＷＡは、ゲート電極４４Ａに印加されるゲート電圧に基づいて、コレクタ電極２８とメインエミッタ電極２２の間を流れる電流をスイッチングする。センススイッチング素子ＳＷＢは、ゲート電極４４Ｂに印加されるゲート電圧に基づいて、コレクタ電極２８とセンスエミッタ電極２４の間を流れる電流をスイッチングする。
【００３７】
次に、半導体装置１の製造方法を説明する。
（トレンチ形成工程）
ＲＩＥ法を用いたエッチングによって、図１０に示すように、半導体基板の上面１０ａにトレンチ４０Ａ及びトレンチ４０Ｂを形成する。メイン領域１０Ａには、幅広のトレンチ４０Ａを形成し、センス領域１０Ｂには、幅狭のトレンチ４０Ｂを形成する。トレンチ４０Ａの短手方向の幅ＷＡは、トレンチ４０Ｂの短手方向の幅ＷＢよりも広い。
【００３８】
（ゲート絶縁膜形成工程）
トレンチ４０Ａ及びトレンチ４０Ｂを形成したら、半導体基板１０を熱処理して、半導体基板１０の上面１０ａとトレンチ４０Ａ及びトレンチ４０Ｂの内面に犠牲酸化膜を形成する。その後、犠牲酸化膜をエッチングで除去する。犠牲酸化膜を除去したら、再度、半導体基板１０を熱処理し、半導体基板１０の上面１０ａとトレンチ４０Ａ及びトレンチ４０Ｂの内面にシリコン酸化膜を形成する。トレンチ４０内のシリコン酸化膜が、ゲート絶縁膜４２となる。
【００３９】
（ゲート電極形成工程）
ゲート絶縁膜４２を形成したら、ＣＶＤ法によって半導体基板１０上にポリシリコン（導電物質の実施例）を堆積させる。このとき、トレンチ４０Ａ及びトレンチ４０Ｂ内にポリシリコンが充填される。図１１に示すように、トレンチ４０Ａ及びトレンチ４０Ｂ内に充填したポリシリコンの上面が半導体基板１０の上面１０ａよりも高くなるまで、ポリシリコンを堆積する。
【００４０】
ポリシリコンを堆積させたら、トレンチ４０Ａ及びトレンチ４０Ｂの外部のポリシリコンをＣＤＥ法等のエッチングによって除去する。図１２に示すように、トレンチ４０Ａ内に残存させたポリシリコンがゲート電極４４Ａとなる。トレンチ４０Ｂ内に残存させたポリシリコンがゲート電極４４Ｂとなる。ゲート電極４４Ａ及びゲート電極４４Ｂは、その上面４９１が半導体基板１０の上面１０ａから凹んだ位置に存在するように形成する。ここで、図１６に、トレンチの短手方向の幅と、エッチング速度との関係の一例を示す。トレンチの短手方向の幅が広い程、エッチング速度は速い。トレンチ４０Ａの短手方向の幅ＷＡは、トレンチ４０Ｂの短手方向の幅ＷＢよりも広い。このため、トレンチ４０Ａ内のエッチング速度はトレンチ４０Ｂ内のエッチング速度より速い。すなわち、ゲート電極４４Ａの上面４９１Ａは、ゲート電極４４Ｂの上面４９１Ｂよりも深くに位置する。したがって、半導体基板１０の上面１０ａとゲート電極４４Ａの上面４９１Ａとの間の距離ＥＡは、半導体基板１０の上面１０ａとゲート電極４４Ｂの上面４９１Ｂとの間の距離ＥＢよりも長い。
【００４１】
（キャップ絶縁膜形成工程）
ゲート電極４４Ａ及びゲート電極４４Ｂを形成したら、半導体基板１０を熱処理する。これにより、ゲート電極４４Ａの上面４９１Ａにキャップ絶縁膜４６Ａを形成する。同様に、ゲート電極４４Ｂの上面４９１Ｂにキャップ絶縁膜４６Ｂを形成する。これによって、半導体基板１０の断面構造が、図１３に示す構造となる。半導体基板１０の上面１０ａとゲート電極４４Ａの上面４９１Ａとの間の距離ＥＡは、半導体基板１０の上面１０ａとゲート電極４４Ｂの上面４９１Ｂとの間の距離ＥＢよりも長い。メイン領域１０Ａとセンス領域１０Ｂにおいて、キャップ絶縁膜４６の厚さが略同一であるため、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ａの上面４９２Ａとの間の距離ＤＡは、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ｂの上面４９２Ｂとの間の距離ＤＢよりも長い。本実施例では、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ａの上面４９２Ａとの間の段差をリセス部４８Ａと称する。同様に、半導体基板１０の上面１０ａとキャップ絶縁膜４６Ｂの上面４９２Ｂとの間の段差をリセス部４９Ｂと称する。リセス部４８Ａの深さが距離ＤＡに相当し、リセス部４８Ｂの深さが距離ＤＢに相当する。従って、メイン領域１０Ａ内のリセス部４８Ａの深さＤＡは、センス領域１０Ｂ内のリセス部４８Ｂの深さＤＢよりも深い。
【００４２】
（イオン注入工程）
半導体基板１０の上面１０ａ側から、キャリア蓄積層１６に対応する深さにｎ型不純物を注入する（キャリア蓄積層注入工程）。すなわち、注入したｎ型不純物がキャリア蓄積層１６に対応する深さ範囲内で停止するように、加速電圧を調整して注入する。
次に、半導体基板１０の上面１０ａ側から、第２ボディ層１８に対応する深さにｐ型不純物を注入する（第２ボディ層注入工程）。すなわち、注入したｐ型不純物が第２ボディ層１８に対応する深さ範囲内で停止するように、加速電圧を調整して注入する。次に、半導体基板１０の上面１０ａ側から、第１ボディ層１４に対応する深さにｐ型不純物を注入する（第１ボディ層注入工程）。すなわち、注入したｐ型不純物が第１ボディ層１４に対応する深さ範囲内で停止するように、加速電圧を調整して注入する。なお、第１ボディ層注入工程では、第２ボディ層注入工程よりも高濃度にｐ型不純物を注入する。第１ボディ層１４に反転層が形成されるのに先立って第２ボディ層１８が反転するので、実質的な閾値電圧は第１ボディ層１４によって決められる。その第１ボディ層１４のトレンチ４０の側面に対応する領域の不純物濃度は、前記したように、メイン領域１０Ａで薄く、センス領域１０Ｂで濃くなる。第１ボディ層１４の不純物濃度は、絶縁膜４２を介してゲート電極４４に対向する領域の導電型が、ゲート電極４４に加える電圧によって、ｐ型からｎ型に反転する濃度とする。
次に、半導体基板１０の上面１０ａ側から、エミッタ領域１２に対応する深さ（すなわち、最表層部）にｎ型不純物を注入する（エミッタ領域注入工程）。
次に、半導体基板１０の上面１０ａ側から、ボディコンタクト領域１５に対応する深さ（すなわち、最表層部）にｐ型不純物を注入する（ボディコンタクト領域注入工程）。
【００４３】
（熱拡散工程）
イオン注入が終了したら、半導体基板１０を熱処理する。熱処理を行うと、注入した不純物が、拡散するとともに活性化する。これによって、図１４に示す半導体領域が完成する。
【００４４】
熱拡散工程が終了したら、リセス４８を充填する層間絶縁膜４７を形成する。その後にメインエミッタ電極２２とセンスエミッタ電極２４を形成する。以上によって、図１５の状態が得られる。さらに、半導体基板の表面に、図示しない実装用電極と絶縁膜等を形成する。なおエミッタ電極２２，２４、実装用電極、絶縁膜等の形成は、下記する下面側拡散層形成工程後に実施してもよい。
【００４５】
（下面側拡散層形成工程）
次に、半導体基板の下面からイオン注入して熱拡散を行うことによって、図３に示したバッファ層３４とコレクタ層３６を形成する。次に、半導体基板の裏面にコレクタ電極２８を形成する。その後、半導体基板１０をダイシングして分割する。これによって、図３に示した半導体装置が完成する。なおエミッタ電極２２，２４と図示しない実装用電極と絶縁膜等は、コレクタ電極２８の形成工程と相前後して形成してもよい。
【００４６】
以上に説明したように、上記の製造方法によれば、チャネルが形成される領域における第１ボディ層１４Ａのｐ型不純物濃度を、チャネルが形成される領域における第１ボディ層１４Ｂのｐ型不純物濃度よりも低い半導体装置１を製造することができる。
【００４７】
次に半導体装置１の動作について説明する。メインスイッチング素子ＳＷＡとセンススイッチング素子ＳＷＢがオンすると、負荷５６と外部電源６４（図１参照）の間に電流が流れる。電流の大部分は、メインスイッチング素子ＳＷＡ（すなわち、メインエミッタ電極２２）を経由して流れる。電流の一部は、センススイッチング素子ＳＷＢ（すなわち、センス上面電極５４）を経由して流れる。センススイッチング素子ＳＷＢに流れる電流は、電流検出抵抗Ｒ１の両端の電位差によって測定することができる。また、メインスイッチング素子ＳＷＡに流れる電流とセンススイッチング素子ＳＷＢに流れる電流の比は、メイン領域１０Ａとセンス領域１０Ｂにそれぞれ形成される総チャネル長の比と略等しい。したがって、センススイッチング素子ＳＷＢの電流を検出することで、メインスイッチング素子ＳＷＡの電流を検出することができる。
【００４８】
半導体装置１では、チャネルが形成されるメイン領域１０Ａ内の第１ボディ層１４Ａのｐ型不純物濃度が、チャネルが形成されるセンス領域１０Ｂ内の第１ボディ層１４Ｂのｐ型不純物濃度よりも低い。すなわち、センススイッチング素子ＳＷＢの閾値電圧が、メインスイッチング素子ＳＷＡの閾値電圧よりも大きい。これにより、センススイッチング素子ＳＷＢよりもメインスイッチング素子ＳＷＡが早期にターンオンする。従って、センススイッチング素子ＳＷＢへの電流集中を抑制できる。よって、メインスイッチング素子ＳＷＡに流れる電流が過大であると誤検出することを防止できる。
【００４９】
なお、上記の実施例では、メインスイチング素子ＳＷＡ及びセンススイッチング素子ＳＷＢとして、ＩＧＢＴを例示したが、ＦＥＴであってもよい。
【００５０】
上記の実施例では、ゲート電極４４の上面４９１にキャップ絶縁膜４６を形成した構造について説明したが、ゲート電極４４の上面４９１にキャップ絶縁膜４６を形成せずに、ゲート電極４４の上面４９１に直接、層間絶縁膜４７を形成してもよい。この場合、半導体基板１０の上面１０ａとゲート電極４４Ａの上面４９１Ａとの間の段差がリセス部４８Ａに対応する。同様に、半導体基板１０の上面１０ａとゲート電極４４Ｂの上面４９１Ｂとの間の段差がリセス部４９Ｂに対応する。
【００５１】
以上、実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５２】
１        ：半導体装置
１０      ：半導体基板
１０ａ    ：上面
１０Ａ    ：メイン領域
１０Ｂ    ：センス領域
１０Ｃ    ：分離領域
１２      ：エミッタ領域（第１半導体領域）
１４      ：第１ボディ層（第２半導体層）
１５      ：ボディコンタクト領域
１６      ：キャリア蓄積層
１８      ：第２ボディ層
２０      ：半導体素子
２２      ：メインエミッタ電極（メイン上面電極）
２４      ：センスエミッタ電極
２６      ：ゲートパッド
２８      ：コレクタ電極
３２      ：ドリフト層（第３半導体層）
３４      ：バッファ層
３６      ：コレクタ層
４０      ：トレンチ
４２      ：ゲート絶縁膜
４４      ：ゲート電極
４６      ：キャップ絶縁膜
４７      ：層間絶縁膜
４８      ：リセス部
５０      ：電流値出力パッド
５２      ：ゲート電圧制御回路
５４      ：センス上面電極
５６      ：負荷
６４      ：外部電源
１４０    ：絶縁トレンチゲート
４９１    ：ゲート電極４４の上面
４９２    ：キャップ絶縁膜４６の上面
ＳＷＡ    ：メインスイッチング素子
ＳＷＢ    ：センススイッチング素子
Ｒ１      ：電流検出抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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