(57)【要約】      （修正有）【課題】高周波化を実現する半導体装置の製造方法及び半導体装置を提供する。【解決手段】半導体装置１Ａの製造方法は、半導体層２０の表面にゲート電極４１を形成するゲート電極形成工程と、ゲート電極４１が形成された半導体層２０に不純物原子を注入し、半導体層２０の上部のゲート電極４１に対応する領域に隣接する領域に、注入された不純物原子を有する注入層２３を形成する注入層形成工程と、を有する。注入層２３は、ゲート電極４１側の端部が、ゲート電極４１に対応する領域の境界線上に位置するように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の表面にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記半導体層に不純物原子を注入し、前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に前記注入された不純物原子を有する注入層を形成する注入層形成工程と、を有する、
半導体装置の製造方法。
【請求項２】
前記注入層形成工程において、前記注入層は、前記ゲート電極側の端部が、前記ゲート電極に対応する領域の境界線上に位置するように形成される、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極形成工程において、前記ゲート電極は、前記半導体層の表面に接触する接触基部と、前記半導体層との間に誘電体層が介設されたフィールドプレートとを有するように形成される、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層の表面に前記ゲート電極と間隔を空けてソース電極を形成するソース電極形成工程と、
前記半導体層の表面に前記ソース電極と反対側に前記ゲート電極と間隔を空けてドレイン電極を形成するドレイン電極形成工程と、を有し、
前記ゲート電極形成工程において、前記接触基部は、前記ドレイン電極との距離が前記ソース電極との距離よりも長く、前記フィールドプレートは、前記ソース電極側よりも前記ドレイン電極側の長さが長くなるように、非対称に形成される、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極形成工程において、前記ゲート電極は、高電位の電極側に上方に向けて斜めに延びる傾斜部を有し、当該傾斜部と前記半導体層との間に空間を有するように形成される、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記注入層形成工程において、前記半導体層への前記不純物原子の注入は、イオン注入法またはプラズマドーピング法によって行われる、
請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
半導体層と、
前記半導体層の表面に形成されたゲート電極と、
前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に形成され、不純物原子が注入された注入層と、を備える、
半導体装置。
【請求項８】
前記ゲート電極は、前記半導体層の表面に接触する接触基部と、前記半導体層との間に誘電体層が介設されたフィールドプレートとを有し、
前記注入層は、前記ゲート電極側の端部が、前記フィールドプレートの端部の直下に位置するように設けられた、
請求項７に記載の半導体装置。
【請求項９】
前記半導体層の表面に前記ゲート電極と間隔を空けて形成されたソース電極と、
前記半導体層の表面において、前記ソース電極と反対側に前記ゲート電極と間隔を空けて形成されたドレイン電極と、を備え、
前記接触基部は、前記ドレイン電極との距離が前記ソース電極との距離よりも長く、前記フィールドプレートは、前記ソース電極側よりも前記ドレイン電極側の長さが長くなるように、非対称に形成された、
請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極は、高電位の電極側に上方に向けて斜めに延びる傾斜部を有し、当該傾斜部と前記半導体層との間に空間を有するように形成された、
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置は半導体スイッチを有する。半導体スイッチには、多くの場合、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が使用される。電界効果トランジスタは、ゲート電極、ソース電極、及びドレイン電極を備える。これらの電極は基体となる半導体層に配置される。半導体層は、ソース電極が配置されるソース領域、及びドレイン電極が配置されるドレイン領域を備える。
【０００３】
ソース領域及びドレイン領域は、半導体層にイオンを注入することにより形成される（以下、半導体層のイオンが注入された領域をイオン注入層という）。一般的に、イオン注入層は、フォトレジストでイオンを注入しない領域（例えば、ゲート電極配置予定の領域）をマスクし、マスクされていない領域に不純物イオンを注入することにより形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５８６６２号公報
【特許文献２】特開２００７−１８９２１３号公報
【特許文献３】特開２００９−２８３９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の高周波化には電界効果トランジスタの高周波化が必要となる。電界効果トランジスタの高周波化のためには、電界効果トランジスタを低オン抵抗化することが望ましい。しかしながら、従来の電界効果トランジスタは、高いレベルでの低オン抵抗化が実現されていないので、半導体装置を高周波化することが困難となっている。
【０００６】
本発明が解決しようとする課題は、半導体装置の高周波化を実現することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法は、
半導体層の表面にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記半導体層に不純物原子を注入し、前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に前記注入された不純物原子を有する注入層を形成する注入層形成工程と、を有する。
また実施形態の半導体装置は、
半導体層と、
前記半導体層の表面に形成されたゲート電極と、
前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に形成され、不純物原子が注入された注入層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体装置の構成を示す図である。
【図２】図１に示す半導体装置のゲート電極付近の拡大図である。
【図３】実施形態の半導体装置の製造方法を示すフローチャートである。
【図４Ａ】実施形態の半導体装置の製造方法を説明するための図である。
【図４Ｂ】実施形態の半導体装置の製造方法を説明するための図である。
【図４Ｃ】実施形態の半導体装置の製造方法を説明するための図である。
【図４Ｄ】実施形態の半導体装置の製造方法を説明するための図である。
【図４Ｅ】実施形態の半導体装置の製造方法を説明するための図である。
【図４Ｆ】実施形態の半導体装置の製造方法を説明するための図である。
【図５】第１の変形例の半導体装置の構成を示す図である。
【図６】第２の変形例の半導体装置の構成を示す図である。
【図７Ａ】第２の変形例の半導体装置の製造方法を説明するための図である。
【図７Ｂ】第２の変形例の半導体装置の製造方法を説明するための図である。
【図７Ｃ】第２の変形例の半導体装置の製造方法を説明するための図である。
【図７Ｄ】第２の変形例の半導体装置の製造方法を説明するための図である。
【図７Ｅ】第２の変形例の半導体装置の製造方法を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、発明を実施するための形態について図面を参照しながら説明する。なお、図中、同一または同等の部分には同一の符号を付す。
【００１０】
半導体装置１Ａは、例えばＨＥＭＴ（High Electron Mobility Transistor：光電子移動度トランジスタ）構造の電力増幅器である。半導体装置１Ａは、図１に示すように、基板１０と、半導体層２０と、誘電体層３０と、ゲート電極４１と、ソース電極４２と、ドレイン電極４３と、を備える。
【００１１】
基板１０は、半導体層２０を積層するための基板である。基板１０は、例えば、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、窒化ガリウム、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、ガリウムヒ素（ＧａＡｓ）等の半絶縁性材料から構成される。
【００１２】
半導体層２０は、電子走行層２１とバリア層２２とを備える。電子走行層２１は、ガリウムナイトライド（ＧａＮ）等から構成され、基板１０の表面に積層される。バリア層２２は、または窒化アルミニウムガリウム（ＡｌＧａＮ）等から構成され、電子走行層２１の表面に積層される。なお、電子走行層２１、バリア層２２は、多層構造であってもよい。
【００１３】
バリア層２２は、電子走行層２１よりもバンドギャップが大きく、電子走行層２１とともにヘテロ接合構造を形成する。また、電子走行層２１の一部（バリア層２２との界面付近）およびバリア層２２は、不純物原子（ドーパント）が注入された注入層２３を有する。
【００１４】
注入層２３は、図２に示すように、電子走行層２１におけるバリア層２２との界面付近とバリア層２２とにおいて、ゲート電極４１に対応する領域Ｒ１に隣接する領域に形成される。ゲート電極４１に対応する領域Ｒ１とは、ゲート電極４１が積層される方向Ｘにゲート電極４１と対向して重なる領域を指す。また、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成される。つまり、注入層２３は、電子走行層２１のバリア層２２との界面付近とバリア層２２とにおいて領域Ｒ１を除く領域（領域Ｒ１の外側）に形成される。なお、半導体層２０（電子走行層２１、バリア層２２）への不純物原子の注入は、イオン注入法またはプラズマドーピング法によって行われる。また、注入層２３は、電子走行層２１とバリア層２２の界面付近に不純物原子の濃度のピークがくるように形成されるのが好ましい。
【００１５】
電子走行層２１とバリア層２２とによってヘテロ接合構造が形成されることにより、電子走行層２１とバリア層２２との界面には２ＤＥＧ（2 Dimensional Electron Gas：二次元電子ガス）が発生する領域（以下、２ＤＥＧチャネルと称する）が設けられる。また、バンドギャップの大きいバリア層２２に注入層２３が形成されることにより、高いチャネル移動度および低オン抵抗が両立される。
【００１６】
誘電体層３０は、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、シリコン窒化アルミニウム（ＡｌＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜から構成される。誘電体層３０は、バリア層２２、ゲート電極４１、ソース電極４２、およびドレイン電極４３を覆って保護する。
【００１７】
ゲート電極４１は、バリア層２２の表面に形成される。また、ゲート電極４１は、接触基部４１ａと、フィールドプレート４１ｂとを備える。
【００１８】
接触基部４１ａは、ゲート電極４１の底部中央に形成される。接触基部４１ａは、誘電体層３０に形成された開口部３１を通ってバリア層２２の表面に接触するように形成され、バリア層２２との間でショットキー接合を形成する。接触基部４１ａは、電子走行層２１とバリア層２２との界面に設けられた２ＤＥＧチャネルを制御することにより、ソース電極４２とドレイン電極４３の間の電子の流れを制御する。
【００１９】
フィールドプレート４１ｂは、接触基部４１ａからソース電極４２側またはドレイン電極４３側にひさし状にせり出されて設けられている。フィールドプレート４１ｂは、バリア層２２との間に誘電体層３０が介設され、接触基部４１ａの電界集中を緩和する。
【００２０】
ソース電極４２およびドレイン電極４３は、ゲート電極４１を間に挟んで、バリア層２２の表面左右の位置に形成される。ソース電極４２およびドレイン電極４３は、電流の出入口となる電極であり、ＴｉＡｌ（チタンアルミニウム）等の金属から構成される。また、ソース電極４２およびドレイン電極４３は、２ＤＥＧチャネルとの間でオーミック接触が得られるように形成される。
【００２１】
ソース電極４２は、ゲート電極４１と間隔を空けて設けられ、ドレイン電極４３は、ソース電極４２と反対側でゲート電極４１と間隔を空けて設けられる。ソース電極４２およびドレイン電極４３は、それぞれゲート電極４１との間に誘電体層３０が設けられる。
【００２２】
以上のように構成された半導体装置１Ａの製造工程について、以下、図３および図４Ａ〜図４Ｆを参照して説明する。
【００２３】
はじめに、図４Ａに示すように、基板１０の上には、電子走行層２１、バリア層２２が順次積層され、さらにバリア層２２の表面には誘電体層３０Ａが形成される（ステップＳ１０１）。電子走行層２１、バリア層２２は、例えばエピタキシャル成長等の結晶成長法により基板１０の上に積層され、誘電体層３０Ａは、例えば化学気相蒸着（ＣＶＤ：Chemical Vapor Deposition）によりバリア層２２の上に積層される（ステップＳ１０１）。
【００２４】
次に、誘電体層３０Ａの表面にはフォトレジストＭが被覆される。そして、図４Ｂに示すように、ゲート電極４１が形成される部分は、フォトレジストＭに転写されたマスクパターンに従って除去される。さらに、誘電体層３０Ａにおいて、ゲート電極４１の接触基部４１ａが形成される部分には開口部３１が形成される。開口部３１はエッチング等によって形成される。このようにして、ゲート電極４１が設けられる領域ＧＲ（ゲート領域）が形成される（ステップＳ１０２）。
【００２５】
ゲート領域ＧＲおよびフォトレジストＭには、図４Ｃに示すように、ゲート電極４１を構成する金属が蒸着等される。これにより、接触基部４１ａおよびフィールドプレート４１ｂを有するゲート電極４１がバリア層２２の上に形成される（ステップＳ１０３）。ゲート電極４１が形成された後、フォトレジストＭはリフトオフ（除去）される。
【００２６】
つづいて、図４Ｄに示すように、半導体層２０の上部にはイオン注入法等によって不純物原子が注入される（ステップＳ１０４）。これにより、バリア層２２の表面から電子走行層２１とバリア層２２との界面付近（電子走行層２１の上部）まで注入層２３が形成される。
【００２７】
より具体的には、不純物原子の注入はゲート電極４１がバリア層２２の上に形成された状態で行われるので、ゲート電極４１をマスクとして注入層２３が形成される。つまり、注入層２３は、ゲート電極４１の位置に応じて、その領域が決定され、セルフアライメントによって形成される。
【００２８】
これにより、図２に示したように、注入層２３は、ゲート電極４１に対応する領域Ｒ１に隣接する領域に形成される。また、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成される。つまり、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、フィールドプレート４１ｂの端部の直下に位置するように設けられる。
【００２９】
注入層２３が形成された後はアニール処理が施される。アニール処理は、例えば、１０００〜１５００℃の範囲で行われる。アニール処理が施されることにより、不純物原子の注入によって生じた半導体層２０の損傷が回復され、不純物原子がドーパントとして活性化される。
【００３０】
その後、半導体層２０の上にはソース電極４２およびドレイン電極４３が形成される（ステップＳ１０５）。図４Ｅに示すように、誘電体層３０Ａにおいて、ソース電極４２およびドレイン電極４３が形成される部分はエッチング等によって除去され、当該除去された部分にソース電極４２およびドレイン電極４３が蒸着等されて形成される。
【００３１】
そして最後に、図４Ｆに示すように、バリア層２２、ゲート電極４１、ソース電極４２、およびドレイン電極４３には、誘電体層３０が覆われ、表面が全体にわたって誘電体層３０によって保護される。
以上のステップＳ１０１〜Ｓ１０６によって、図１に示した半導体装置１Ａが製造される。
【００３２】
以上、説明したように、本実施形態によれば、半導体層２０の上にゲート電極４１が形成された状態で不純物原子が注入されるので、注入層２３をセルフアライメントによって形成できる。特に、注入層２３は、半導体層２０において、図２に示したように、ゲート電極４１に対応するＲ１に隣接する領域に形成され、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成されるので、半導体装置１Ａの低オン抵抗化を図ることができ、これにより、半導体装置１Ａの高周波性能を向上させることができる。
【００３３】
（変形例１）
なお、上記実施形態のゲート電極４１の接触基部４１ａは、図１に示したように、ソース電極４２とドレイン電極４３との中央に位置し、ソース電極４２、ドレイン電極４３の各端部との間隔は等しい。一方、図５に示すように、半導体装置１Ｂの接触基部４１ａは、ドレイン電極４３との距離がソース電極４２との距離よりも長く、フィールドプレート４１ｂは、ソース電極４２側よりもドレイン電極４３側の長さが長くなるように、非対称に形成されてもよい。
【００３４】
このようなゲート電極４１が半導体層２０（バリア層２２）の表面に形成された状態で不純物原子が注入されることにより、注入層２３は、ソース電極４２側の領域Ｒ２１よりもドレイン電極４３側の領域Ｒ２２がゲート電極４１の接触基部４１ａから離れて形成される。つまり、ゲート電極４１（Ｇ）のドレイン電極４３（Ｄ）側には不純物原子が注入されていない領域（イオン非注入領域）を広くとる。このように、領域Ｒ２２（高電位側の領域）がゲート電極４１の接触基部４１ａから離れた位置に形成される構造とすることにより、ゲート電極４１とドレイン電極４３との間の耐圧性が向上する。
【００３５】
（変形例２）
また、半導体装置１Ｃは、図６に示すように、ゲート電極４１が傾斜部４１ｃを有するように形成されてもよい。傾斜部４１ｃは、ドレイン電極４３側に上方に向けて斜めに延び、半導体層２０（バリア層２２）との間に空間Ｓを設ける。このようなゲート電極４１が半導体層２０（バリア層２２）の表面に形成された状態で不純物原子が注入されることにより、注入層２３は、ソース電極４２側の領域Ｒ２１よりもドレイン電極４３側の領域Ｒ２２がゲート電極４１の接触基部４１ａから離れて形成される。つまり、ゲート電極４１（Ｇ）のドレイン電極４３（Ｄ）側には不純物原子が注入されていない領域（イオン非注入領域）を広くとる。このように、領域Ｒ２２（高電位側の領域）がゲート電極４１の接触基部４１ａから離れた位置に形成される構造とすることにより、ゲート電極４１とドレイン電極４３との間の耐圧性が向上する。また、半導体層２０（バリア層２２）との間に空間Ｓを設けることにより、半導体層２０（バリア層２２）との間に生じ得る寄生容量が抑制される。
【００３６】
このようなゲート電極４１を半導体層２０の表面に形成する場合、例えば、図７Ａに示すように、誘電体層３０Ａの表面に被覆されたフォトレジストＭのうち、ゲート電極４１が形成される部分がフォトレジストＭに転写されたマスクパターンによって除去される。これにより、除去された後のフォトレジストＭには、傾斜部４１ｃが形成される部分に上方に傾斜する傾斜面が形成される。その後は、図７Ｂ〜図７Ｅに示すように、上記実施形態で説明した工程と同様の工程を経ることにより、図６に示した半導体装置１Ｃが製造される。
【００３７】
その他、これまでの説明において、半導体装置１Ａ〜１Ｃは、ＨＥＭＴ構造の電力増幅器を例に説明したが、半導体層２０の上にゲート電極４１を形成する構造を有するものであれば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を有する他の半導体装置においても適用可能である。他の半導体装置としては、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等がある。なお、半導体層２０とゲート電極４１との間には絶縁膜が介設されてもよい。
【００３８】
以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３９】
１Ａ、１Ｂ、１Ｃ…半導体装置
１０…基板
２０…半導体層
２１…電子走行層
２２…バリア層
２３…注入層
３０，３０Ａ…誘電体層（絶縁膜）
３１…開口部
４１…ゲート電極
４１ａ…接触基部
４１ｂ…フィールドプレート
４１ｃ…傾斜部
４２…ソース電極
４３…ドレイン電極
Ｓ…空間
Ｍ…フォトレジスト
Ｅ１、Ｅ２、Ｅ３、Ｅ４…端部
【図１】
2018037567.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７Ａ】
2018037567.tif 000014
【図７Ｂ】
2018037567.tif 000015
【図７Ｃ】
2018037567.tif 000016
【図７Ｄ】
2018037567.tif 000017
【図７Ｅ】
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