(57)【要約】【課題】容易かつ低コストでインターポーザとプリント基板とが接続された半導体パッケージおよびその製造方法を提供する。【解決手段】半導体パッケージ１０は、インターポーザ１３と、インターポーザ１３が載置されたプリント基板（ＰＣＢ）１４と、を備える。また、半導体パッケージ１０は、インターポーザ１３とＰＣＢ１４との間に設けられ、インターポーザ１３とＰＣＢ１４とを接着するダイボンド材１５と、インターポーザ１５とＰＣＢ１４とを電気的に接続するボンディングワイヤー１６ａ、１６ｂと、インターポーザ１３側のボンディングワイヤー１６ａ、１６ｂのボンディング箇所の鉛直下方において、インターポーザ１３およびＰＣＢ１４のいずれか一方に設けられ、他方へ向けて突出する突起部１８と、を備える。そして、ダイボンド材１５と突起部１８との間に空隙が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
無機インターポーザと、当該無機インターポーザが載置されたプリント基板と、を備える半導体パッケージであって、
前記無機インターポーザと前記プリント基板との間に設けられ、前記無機インターポーザと前記プリント基板とを接着するダイボンド材と、
前記無機インターポーザと前記プリント基板とを電気的に接続するボンディングワイヤーと、
前記無機インターポーザ側の前記ボンディングワイヤーのボンディング箇所の鉛直下方において、前記無機インターポーザおよび前記プリント基板のいずれか一方に設けられ、他方へ向けて突出する突起部と、を備え、
前記ダイボンド材と前記突起部との間に空隙が形成されていることを特徴とする半導体パッケージ。
【請求項２】
前記ダイボンド材は、前記無機インターポーザにおける前記プリント基板に対向する面の中央領域に設けられていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記突起部は、前記無機インターポーザおよび前記プリント基板のうち前記他方に固定されていないことを特徴とする請求項１または２に記載の半導体パッケージ。
【請求項４】
前記ボンディングワイヤーのボンディング箇所の周辺を覆う、柔軟性を有する封止材をさらに備えることを特徴とする請求項１から３のいずれか１項に記載の半導体パッケージ。
【請求項５】
前記無機インターポーザは、シリコン（Ｓｉ）インターポーザであることを特徴とする請求項１から４のいずれか１項に記載の半導体パッケージ。
【請求項６】
前記無機インターポーザ上に並列して実装されたロジック層およびメモリ層を有し、
前記ロジック層と前記メモリ層とは、前記無機インターポーザ上に形成された配線を介して電気的に接続されており、
前記ロジック層と前記プリント基板、および前記メモリ層と前記プリント基板とは、それぞれ前記ボンディングワイヤーを介して電気的に接続されていることを特徴とする請求項１から５のいずれか１項に記載の半導体パッケージ。
【請求項７】
無機インターポーザと、当該無機インターポーザが載置されたプリント基板と、を備える半導体パッケージの製造方法であって、
前記無機インターポーザと前記プリント基板とを、ボンディングワイヤーにより電気的に接続する工程と、
前記無機インターポーザ側の前記ボンディングワイヤーのボンディング箇所の鉛直下方において、前記無機インターポーザおよび前記プリント基板のいずれか一方に、他方へ向けて突出する突起部を形成する工程と、
前記無機インターポーザと前記プリント基板との間に、前記突起部との間に空隙を形成してダイボンド材を配置し、当該ダイボンド材により前記無機インターポーザと前記プリント基板とを接着する工程と、を含むことを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板上にインターポーザが接続された半導体パッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、映像の高画質化やディスプレイ解像度の向上により、ＧＰＵ、ＣＰＵ、ＳｏＣ（システムオンチップ）等の集積回路（ロジックチップ）に求められる処理量が増加している。ロジックチップとＤＲＡＭ等のメモリとの間で高速かつ広帯域にアクセス可能とするための技術として、ＴＳＶ（Through Silicon Via）技術を用いてロジックチップに複数のメモリをスタックする３Ｄ実装が提案されている。
しかしながら、３Ｄ実装ではロジックチップ側にもＴＳＶが必要であることに価格面等で困難性がある。そこで、ロジックチップとメモリとをインターポーザ上に並列配置し、両者をインターポーザ上に形成された回路を介して接続する２．５Ｄ実装が次期量産可能性の高い代替案として提案されている。この方式であれば、ロジックチップ側にＴＳＶは必要無い。
例えば、特許文献１には、２．５Ｄ実装の半導体パッケージとして、複数のメモリダイが積層されたメモリスタックとシステム要素（ＳｏＣ）とがシリコンインターポーザを介して接続された構成が開示されている。ここで、シリコンインターポーザは、非シリコン基板に結合される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１５−５０２６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２．５Ｄ実装の半導体パッケージにおいては、ロジックチップとメモリとが並列配置されたインターポーザを、プリント基板上に実装する必要がある。その構造の一例を図６に示す。
図６に示す半導体パッケージ１００は、ＧＰＵ、ＣＰＵ、ＳｏＣ等のロジックチップにより構成されるロジック層１１１と、ＤＲＡＭ等のメモリがスタックされたメモリ層１１２と、インターポーザ１１３と、プリント基板１１４と、を備える。メモリ層１１２は、積層された複数（図６では４つ）のメモリダイ１１２１〜１１２４を有し、これらメモリダイ１１２１〜１１２４は、マイクロバンプ１１２ａとＴＳＶ１１２ｂとを備えた配線構造によって接続されている。
【０００５】
ロジック層１１１とメモリ層１１２とは、インターポーザ１１３上に並列して配置され、インターポーザ１１３の表面上に形成された配線（不図示）を介して電気的に接続されている。これにより、ロジック層１１１とメモリ層１１２との間で高速かつ広帯域なアクセスを可能としている。一方で、インターポーザ１１３とプリント基板１１４とは、バンプ１１３ａによって接続されている。インターポーザ１１３にはＴＳＶ１１３ｂが形成されており、ロジック層１１１とプリント基板１１４、およびメモリ層１１２とプリント基板１１４とは、それぞれバンプ１１３ａおよびＴＳＶ１１３ｂを介して接続されている。
しかしながら、上記の半導体パッケージ１００においては、インターポーザ１１３に貫通孔や両面配線を形成する必要があり、これらの加工に伴い製造コストが嵩んでしまう。
そこで、本発明は、容易かつ低コストでインターポーザとプリント基板とが接続された半導体パッケージおよびその製造方法を提供することを課題としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る半導体パッケージの一態様は、無機インターポーザと、当該無機インターポーザが載置されたプリント基板と、を備える半導体パッケージであって、前記無機インターポーザと前記プリント基板との間に設けられ、前記無機インターポーザと前記プリント基板とを接着するダイボンド材と、前記無機インターポーザと前記プリント基板とを電気的に接続するボンディングワイヤーと、前記無機インターポーザ側の前記ボンディングワイヤーのボンディング箇所の鉛直下方において、前記無機インターポーザおよび前記プリント基板のいずれか一方に設けられ、他方へ向けて突出する突起部と、を備え、前記ダイボンド材と前記突起部との間に空隙が形成されている。
このように、無機インターポーザとプリント基板との電気的接続にワイヤーボンディング法を用いる。したがって、無機インターポーザにＴＳＶを形成する必要がなく、その分のコストアップを回避することができる。また、無機インターポーザとプリント基板との物理的接続にダイボンド材を用いるので、無機インターポーザとプリント基板とを容易に結合することができる。
【０００７】
さらに、無機インターポーザのボンディング箇所の鉛直下方に突起部を設け、ボンディング材と突起部との間に空隙を形成する。つまり、ダイボンド材は、無機インターポーザのプリント基板と対向する面の一部に形成する。このように、無機インターポーザとプリント基板とをダイボンド材によって全面接着しない構成とするので、無機インターポーザとプリント基板との線膨張係数の差によって無機インターポーザに応力がかかることを抑制し、当該応力による無機インターポーザの破損を回避することができる。
また、無機インターポーザのボンディング箇所の鉛直下方に突起部を設けるので、無機インターポーザにボンディング荷重がかかった場合に、突起部が無機インターポーザを支持することができる。無機インターポーザのボンディング箇所の鉛直下方が空隙である場合、ボンディング荷重によって無機インターポーザが破損するおそれがあるが、上記のように突起部を設けることで、これを回避することができる。
【０００８】
また、上記の半導体パッケージにおいて、前記ダイボンド材は、前記無機インターポーザにおける前記プリント基板に対向する面の中央領域に設けられていてもよい。この場合、無機インターポーザとプリント基板との線膨張係数の差に起因する、無機インターポーザ周縁部における伸縮量の差を小さく抑えることができる。したがって、無機インターポーザとプリント基板との間に発生する応力を抑制し、無機インターポーザの破損を回避することができる。
さらに、上記の半導体パッケージにおいて、前記突起部は、前記無機インターポーザおよび前記プリント基板のうち前記他方に固定されていないことが好ましい。このように、無機インターポーザの周縁部（ボンディング箇所）は、プリント基板に対して相対的に移動可能であることが好ましい。これにより、温度変化によって無機インターポーザやプリント基板が伸縮した場合に、両者の間に応力が発生することを防止し、無機インターポーザが破損することを確実に防止することができる。
【０００９】
また、上記の半導体パッケージにおいて、前記ボンディングワイヤーのボンディング箇所の周辺を覆う、柔軟性を有する封止材をさらに備えてもよい。この場合、封止材によってボンディングワイヤーがむき出しになることを防止することができ、ボンディングワイヤーを適切に保護することができる。また、柔軟性を有する封止材を適用することで、温度変化によって無機インターポーザやプリント基板が伸縮した場合に柔軟に対応することができ、ボンディングワイヤーのボンディング不良を回避することができる。
さらに、上記の半導体パッケージにおいて、前記無機インターポーザは、シリコン（Ｓｉ）インターポーザであってよい。このように、プリント基板との線膨張係数の差が大きいＳｉインターポーザであっても、ワイヤーボンディングとダイボンド材とを用いたプリント基板への接続が可能である。
【００１０】
さらにまた、上記の半導体パッケージにおいて、前記無機インターポーザ上に並列して実装されたロジック層およびメモリ層を有し、前記ロジック層と前記メモリ層とは、前記無機インターポーザ上に形成された配線を介して電気的に接続されており、前記ロジック層と前記プリント基板、および前記メモリ層と前記プリント基板とは、それぞれ前記ボンディングワイヤーを介して電気的に接続されていてもよい。
このように、２．５Ｄ実装の半導体パッケージにおいて、容易かつ低コストで無機インターポーザとプリント基板とを接続することができる。ロジック層とメモリ層とは、無機インターポーザ上に並列して実装され、無機インターポーザ上に形成された配線を介して電気的に接続されるため、ロジック層とメモリ層との間では高速かつ広帯域なアクセスを実現することができる。
【００１１】
また、本発明に係る半導体パッケージの製造方法の一態様は、無機インターポーザと、当該無機インターポーザが載置されたプリント基板と、を備える半導体パッケージの製造方法であって、前記無機インターポーザと前記プリント基板とを、ボンディングワイヤーにより電気的に接続する工程と、前記無機インターポーザ側の前記ボンディングワイヤーのボンディング箇所の鉛直下方において、前記無機インターポーザおよび前記プリント基板のいずれか一方に、他方へ向けて突出する突起部を形成する工程と、前記無機インターポーザと前記プリント基板との間に、前記突起部との間に空隙を形成してダイボンド材を配置し、当該ダイボンド材により前記無機インターポーザと前記プリント基板とを接着する工程と、を含む。
これにより、容易かつ低コストで無機インターポーザとプリント基板とを接続した半導体パッケージを製造することができる。
【発明の効果】
【００１２】
本発明の半導体パッケージでは、無機インターポーザとプリント基板との電気的接続にワイヤーボンディング法を用い、物理的接続にダイボンド材を用いる。したがって、容易かつ低コストでインターポーザとプリント基板とが接続することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態における半導体パッケージの構造を示す図である。
【図２】ダイボンド材の設置領域の一例を示す図である。
【図３】半導体パッケージの製造方法を示す図である。
【図４】ボンディング用バンプの一例を示す図である。
【図５】基板を全面接着した場合の問題点を説明する図である。
【図６】従来の２．５Ｄ実装の半導体パッケージの構造を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
（第一の実施形態）
図１は、本実施形態における半導体パッケージ１０の構造を示す図である。
半導体パッケージ１０は、ロジック層１１と、メモリ層１２と、ロジック層とメモリ層との間を接続するインターポーザ１３と、そのインターポーザ１３が実装されるプリント基板（Printed Circuit Board：ＰＣＢ）１４と、を備える。この半導体パッケージ１０は、ロジック層１１とメモリ層１２とがインターポーザ１３上に並列配置された、２．５Ｄ実装の半導体パッケージである。
【００１５】
ロジック層１１は、例えばＧＰＵ、ＣＰＵなどのプロセッサユニットチップ、もしくはシステムオンチップ（ＳｏＣ）により構成されている。
メモリ層１２は、例えばＤＲＡＭ等のメモリにより構成されており、必要な容量に応じて必要な数のメモリダイがスタックされている。図１では、メモリ層１２が４つのＤＲＡＭをスタックしている例を示している。本実施形態では、メモリ層１２を構成する最上のＤＲＡＭから順に、第１のメモリ層１２１、第２のメモリ層１２２、第３のメモリ層１２３、第４のメモリ層１２４という。
インターポーザ１３は、例えばＳｉインターポーザであり、シリコン基板上に配線やパッド等（不図示）が形成された構成を有する。このインターポーザ１３は、ロジック層１１およびメモリ層１２とＰＣＢ１４とを接続するために、ロジック層１１およびメモリ層１２を支持し、ＰＣＢ１４上に載置される。
【００１６】
ロジック層１１とインターポーザ１３とは、ロジック層１１の下面に形成されたマイクロバンプアレイ１１ａと、インターポーザ１３上に形成された配線やパッドとによって接続されている。
また、メモリ層１２の第１〜第４のメモリ層１２１〜１２４は、マイクロバンプアレイ１２ａとＴＳＶ１２ｂとを備えた配線構造によってフリップチップのように接続されている。マイクロバンプアレイ１２ａは、メモリ層１２の各層を結合するためのインターフェイスであり、ＴＳＶ１２ｂは、メモリ層１２の各層を積層方向に貫通する貫通電極である。
【００１７】
具体的には、第１のメモリ層１２１と第２のメモリ層１２２とは、第１のメモリ層１２１の下面に形成されたマイクロバンプアレイ１２ａと、第２のメモリ層１２２に形成されたＴＳＶ１２ｂとが接続されることによって、互いに接続されている。第２のメモリ層１２２と第３のメモリ層１２３、および第３のメモリ層１２３と第４のメモリ層１２４についても同様である。なお、第２〜第４のメモリ層１２２〜１２４には、それぞれＴＳＶ１２ｂが形成されているが、第１のメモリ層１２１にはＴＳＶ１２ｂは必要ない。
また、第４のメモリ層１２４とインターポーザ１３とは、第４のメモリ層１２４の下面に形成されたマイクロバンプアレイ１２ａと、インターポーザ１３上に形成された配線やパッドとによって接続されている。
【００１８】
ロジック層１１とメモリ層１２とは、インターポーザ１３上に形成された配線を介して電気的に接続されている。より詳細には、インターポーザ１３上に形成された配線の一端が、ロジック層１１の下面に形成された複数のマイクロバンプ１１ａの一部に接続され、インターポーザ１３上に形成された配線の他端が、第４のメモリ層１２４の下面に形成された複数のマイクロバンプ１２ａのうちの一部に接続されている。
そして、ロジック層１１のその他のマイクロバンプ１１ａは、インターポーザ１３上の電極に接続され、当該電極は、後述するボンディングワイヤー１６ａがボンディングされるインターポーザ１３上のパッドに接続されている。同様に、第４のメモリ層１２４のその他のマイクロバンプ１２ａは、インターポーザ１３上の電極に接続され、当該電極は、後述するボンディングワイヤー１６ｂがボンディングされるインターポーザ１３上のパッドに接続されている。
【００１９】
インターポーザ１３とＰＣＢ１４とは、ダイボンド材１５によって接着されている。このように、本実施形態では、インターポーザ１３をＰＣＢ１４にフリップチップ実装するのではなく、ダイボンド材１５によって両者を物理的に結合する。
ダイボンド材１５は、インターポーザ１３のＰＣＢ１４に対向する面における一部のみに設けられている。例えば、図２に示すように、ＰＣＢ１４を上方（図１の上方向）から見たとき、ダイボンド材１５は、インターポーザ１３の中央領域のみに設けられている。
ダイボンド材１５が設けられる領域は、例えばインターポーザ１３が一辺５０ｍｍの矩形形状である場合、一辺１０ｍｍの矩形領域とする。なお、ダイボンド材１５の設置領域の形状は、矩形形状に限定されるものではなく、例えば円形等であってもよい。
【００２０】
図１に戻り、インターポーザ１３とＰＣＢ１４とは、例えば金（Ａｕ）等の金属からなるボンディングワイヤー１６ａおよび１６ｂによって接続されている。ボンディングワイヤー１６ａが接続されるインターポーザ１３上のパッドは、ロジック層１１の下面に形成された、上記その他のマイクロバンプ１１ａが接続された電極に接続されている。つまり、ロジック層１１は、ボンディングワイヤー１６ａによってＰＣＢ１４に電気的に接続されている。
【００２１】
同様に、ボンディングワイヤー１６ｂが接続されるインターポーザ１３上のパッドは、第４のメモリ層１２４の下面に形成された、上記その他のマイクロバンプ１２ａが接続された電極に接続されている。つまり、メモリ層１２は、ボンディングワイヤー１６ｂによってＰＣＢ１４に電気的に接続されている。
ロジック層１１とＰＣＢ１４とを接続するボンディングワイヤー１６ａは、ロジック層１１の信号線、電源線およびグランド線として機能する。また、メモリ層１２とＰＣＢ１４とを接続するボンディングワイヤー１６ｂは、メモリ層１２の電源線およびグランド線として機能する。
【００２２】
また、ボンディングワイヤー１６ａおよび１６ｂを含むボンディング箇所の周辺は、例えばシリコン樹脂等の柔軟性のある封止材１７によって封止されている。なお、封止材１７は、ボンディング箇所の周辺を覆っていればよく、インターポーザ１３とＰＣＢ１４との間に充填されていなくてもよい。
さらに、ボンディングワイヤー１６ａおよび１６ｂのインターポーザ１３側のボンディング箇所の鉛直下方には、それぞれ突起部１８が形成されている。突起部１８は、例えばＰＣＢ１４におけるインターポーザ１３と対向する面上に、インターポーザ１３に向けて突出するように形成されている。本実施形態では、突起部１８は、ＰＣＢ１４の上面に固定され、インターポーザ１３の下面とは接触していないものとする。この突起部１８は、例えば、配線用のバンプと同様に形成することで容易に実現することができる。
【００２３】
なお、突起部１８は、配線用のバンプを構成する金属などの導体である必要はなく、例えば樹脂などにより構成されていてもよい。また、突起部１８は、複数のボンディング箇所にそれぞれ対応するように、所定間隔をもって複数の点状に形成してもよいし、複数のボンディング箇所を網羅するように、例えば直線状に形成してもよい。
さらに、突起部１８は、インターポーザ１３の下面に固定されていなければ、インターポーザ１３の下面に接触していてもよい。また、突起部１８は、インターポーザ１３の下面に、ＰＣＢ１４に向けて突出するように形成されていてもよい。但し、この場合にも、突起部１８は、インターポーザ１３の下面に固定され、ＰＣＢ１４の上面とは固定されないようにすることが好ましい。
【００２４】
次に、半導体パッケージ１０の製造方法について、図３（ａ）〜図３（ｄ）を用いて説明する。なお、図３（ａ）〜図３（ｄ）においては、便宜上、インターポーザ１３よりも上層の構造については図示を省略している。
先ず、図３（ａ）に示すように、ＰＣＢ１４上に突起部１８を形成し、突起部１８との間に空隙が形成されるようにダイボンド材１５を設ける。なお、ダイボンド材１５は、フィルム状接着剤であってもよいし、ペースト状接着剤であってもよい。そして、ダイボンド材１５によってインターポーザ１３とＰＣＢ１４とを接着する。これにより、インターポーザ１３とＰＣＢ１４が重ね合された領域の一部（中央部分）にダイボンド材１５が設置され、インターポーザ１３の周縁部は浮いた状態となる。つまり、この状態では、突起部１８はインターポーザ１３の下面に対して接触していない、又は接触していても固定されていない。
【００２５】
次に、不図示のインターポーザ１３上のボンディング用のパッドと、不図示のＰＣＢ１４上のボンディング用のパッドとをワイヤーボンディングにより接続する。インターポーザ１３上のパッドにボンディングする場合、図３（ｂ）に示すように、キャピラリー２０をインターポーザ１３上のボンド位置へ下降させ、荷重や熱等を加えて第１ボンドを形成する。
このとき、ボンディング荷重は、インターポーザ１３の周縁部にかかる。本実施形態では、ダイボンド材１５は、インターポーザ１３の中央領域のみに配置されており、また、ダイボンド材１５には（フィルムであっても、ペーストであっても）多少の可撓性がある。そのため、ボンディング荷重がかけられたインターポーザ１３は、わずかに傾き、インターポーザ１３上のボンド位置の鉛直下方に設けられた突起部１８に当接する。このとき、突起部１８は、インターポーザ１３を下面側から支持する。したがって、インターポーザ１３上に適切に第１ボンドを形成することができる。
【００２６】
インターポーザ１３に第１ボンドを形成した後、キャピラリー２０は上昇し、インターポーザ１３上のボンド位置からループを形成しながらＰＣＢ１４上のボンド位置へ移動し、ＰＣＢ１４上のボンド位置へ下降する。そして、同様にＰＣＢ１４上に第２ボンドを形成する。このようにして、図３（ｃ）に示すように、ボンディングワイヤー１６ａおよび１６ｂを形成する。なお、インターポーザ１３にボンディング荷重がかかっている間は、インターポーザ１３の下面は突起部１８に当接するが、ボンディングが終了すると両者は離間する。
【００２７】
ワイヤーボンディングが終了した後は、図３（ｄ）に示すように、ボンディングワイヤー１６ａおよび１６ｂを含むボンディング箇所の周辺を封止材１７により封止する。このとき、図４に示すように、ＰＣＢ１４上に形成された突起部１８がインターポーザ１３から離間した状態で、ボンディングワイヤー１６ａおよび１６ｂが封止される。
ここで、封止材１７は、上述したように柔軟性を有する弾性材料により構成されている。したがって、図４に示す封止状態では、インターポーザ１３とＰＣＢ１４とは相対的に移動可能となっている。
【００２８】
ロジック層１１とメモリ層１２とを備える２．５Ｄ実装の半導体パッケージ１０において、高速かつ広帯域なアクセスが必要なのは、あくまでロジック層１１とメモリ層１２との間である。インターポーザ１３−ＰＣＢ１４間の配線は、外部からロジック層１１への信号線や、ロジック層１１およびメモリ層１２の電源線およびグランド線などであり、必ずしもインターポーザ１３とＰＣＢ１４とを高速かつ広帯域に接続する必要は無い。つまり、インターポーザ１３とＰＣＢ１４とをＴＳＶを用いて接続する必要は無い。
本発明者は、この点に着目し、インターポーザ１３とＰＣＢ１４とはワイヤーボンディング法によって電気的に接続することとした。そして、インターポーザ１３とＰＣＢ１４との物理的な固定は、いわゆるフリップチップ実装ではなく、ダイボンド材１５等の接着剤を用いた接着とすることとした。
【００２９】
このように、本実施形態における半導体パッケージ１０においては、インターポーザ１３にＴＳＶを形成する必要がない。そのため、その分のコストアップを回避することができる。
また、インターポーザ１３とＰＣＢ１４との結合は、ダイボンド材１５によって行うこととし、ダイボンド材１５は、インターポーザ１３の全面に設けるのではなく、インターポーザ１３の一部にのみ設けることとした。
インターポーザ１３とＰＣＢ１４との線膨張係数の差は大きく、図５に示すように両基板間の全面をダイボンド材１５で接着してしまうと、温度変化によりインターポーザ１３およびＰＣＢ１４が伸縮したときの応力によってインターポーザ１３が破損してしまうという問題がある。なお、図５は、温度低下によりＰＣＢ１４がインターポーザ１３よりも大きく収縮し、反りが発生した状態を示している。
２．５Ｄ実装では、３Ｄ実装とは異なり、ロジック層１１とメモリ層１２とを平面上に並列配置する必要がある。そのため、必要とされるインターポーザ１３の面積も当然大きくなり、これに伴ってＰＣＢ１４の面積も大きくなる。すなわち、インターポーザ１３とＰＣＢ１４との間に発生する上記応力の問題は、３Ｄ実装の半導体パッケージと比べてより顕著である。
【００３０】
そこで、本実施形態では、インターポーザ１３とＰＣＢ１４との間の間隙の一部にダイボンド材１５を設置し、両者を接着する。これにより、インターポーザ１３とＰＣＢ１４との線膨張係数の差によってインターポーザ１３に応力がかかることを抑制し、当該応力によるインターポーザ１３の破損を回避することができる。
また、インターポーザ１３とＰＣＢ１４とが重ね合わせられた領域の中央部分にのみダイボンド材１５を設置するので、インターポーザ１３とＰＣＢ１４との線膨張係数の差に起因する、インターポーザ１３の周縁部における伸縮量の差を小さく抑えることができる。したがって、インターポーザ１３とＰＣＢ１４との間に発生する応力を抑制し、インターポーザ１３の破損を適切に回避することができる。また、ボンディングワイヤー１６ａ，１６ｂにかかるテンションも最小限に抑えることができる。
【００３１】
さらに、本実施形態では、インターポーザ１３のボンディング箇所の鉛直下方に突起部１８を形成し、ワイヤーボンドの際のみ突起部１８がインターポーザ１３を支持するようにする。つまり、突起部１８は、インターポーザ１３およびＰＣＢ１４のいずれか一方にのみ固定され、他方とは接触していないか、接触していても固定されないように構成する。
ダイボンド材１５はインターポーザ１３の一部（中央領域）のみにしか配置されていないため、突起部１８を配置せず、ワイヤーボンドする際に、インターポーザ１３の鉛直下方が空隙であると、ボンディング荷重によってインターポーザ１３が割れてしまう場合がある。本実施形態では、インターポーザ１３のボンディング箇所の鉛直下方に突起部１８を形成し、ワイヤーボンド時に突起部１８がインターポーザ１３を支持可能に構成するので、上述したようなワイヤーボンド時におけるインターポーザ１３の破損を確実に回避することができる。
【００３２】
また、突起部１８がインターポーザ１３とＰＣＢ１４とに固定されていると、インターポーザ１３とＰＣＢ１４との間の線膨張係数の差によって発生する応力により、突起部１８の固定部分が破損するおそれがある。突起部１８を、インターポーザ１３およびＰＣＢ１４のいずれか一方のみに固定する構成とすることで、上記破損を確実に回避することができる。
また、突起部１８は、配線用のバンプと同様に形成することができる。したがって、突起部１８をＰＣＢ１４上（もしくはインターポーザ１３上）に予め一体に形成する必要がなく、容易に実現可能である。
【００３３】
さらに、インターポーザ１３とＰＣＢ１４との線膨張係数の差が大きいため、温度変化によってインターポーザ１３とＰＣＢ１４とを接続するボンディングワイヤー１６ａおよび１６ｂにかかるテンションは大きく増減する。本実施形態では、この点を考慮し、ボンディング箇所の周辺をシリコン樹脂のような柔らかい材料からなる封止材１７によって封止する。したがって、上記のテンションの増減に柔軟に対応することができるとともに、ワイヤーボンディング箇所のむき出しを防止し保護することができる。
なお、上記実施形態においては、インターポーザ１３がＳｉインターポーザである場合について説明したが、これに限定されるものではない。プリント基板（ＰＣＢ）との線膨張係数の差が大きく、応力によって割れやすいという点ではガラスインターポーザも同様であり、この種の無機インターポーザ全般に適用することができる。
【符号の説明】
【００３４】
１０…半導体パッケージ、１１…ロジック層、１２…メモリ層、１３…インターポーザ、１４…プリント基板（ＰＣＢ）、１５…ダイボンド材、１６ａ，１６ｂ…ボンディングワイヤー、１７…封止材、１８…突起部
【図１】
2018037465.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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