(57)【要約】【課題】高性能で、かつ高信頼性を有する半導体装置を提供する。【解決手段】半導体装置は、ｎ＋＋型のソース領域１０３と離間し、かつ、ｎ−型のエピタキシャル層１０１とｐ型の第１ボディ層１０２とに跨って、ｎ−型のエピタキシャル層１０１の上面からｐ型の第１ボディ層１０２よりも浅く形成されたｎ＋型の電流拡散層１０５と、ｎ＋型の電流拡散層１０５の直下にｐ型の第１ボディ層１０２よりも浅く形成されたｐ型の第２ボディ層１０４と、を有する。さらに、ｎ＋＋型のソース領域１０３、ｐ型の第１ボディ層１０２およびｎ＋型の電流拡散層１０５に亘って延在する、ｐ型の第１ボディ層１０２よりも浅いトレンチ１０６が形成されており、トレンチ１０６の内部にゲート絶縁膜１１０を介して設けられたゲート電極１１１は、平面視においてｐ型の第１ボディ層１０２およびｐ型の第２ボディ層１０４からなる領域の内側に設けられている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有する第１導電型の基板と、
前記第１主面上に形成された前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の上面から前記エピタキシャル層に、前記第１主面に沿う第１方向に互いに離間して形成された、前記第１主面に沿って前記第１方向と直交する第２方向に延在する前記第１導電型と異なる第２導電型の複数の第１ボディ層と、
前記エピタキシャル層の上面から前記第１ボディ層内に、前記第１ボディ層の端部と離間して形成された、前記第２方向に延在する前記第１導電型のソース領域と、
前記ソース領域と離間し、かつ、前記エピタキシャル層と前記第１ボディ層との界面を跨いで前記エピタキシャル層の上面から前記第１ボディ層よりも浅く形成された、前記第２方向に延在する前記第１導電型の電流拡散層と、
前記電流拡散層の直下に前記第１ボディ層よりも浅く形成された、前記第２方向に延在する前記第２導電型の第２ボディ層と、
前記ソース領域、前記第１ボディ層および前記電流拡散層に亘って前記第１方向に延在し、前記第２方向に互いに離間して形成された複数のトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２主面から前記基板内に形成された前記第１導電型のドレイン領域と、
を有し、
前記トレンチの前記エピタキシャル層の上面からの深さは、前記第１ボディ層の前記エピタキシャル層の上面からの第１深さよりも浅く、
前記ゲート電極は、平面視において前記第１ボディ層および前記第２ボディ層からなる領域の内側に設けられている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ボディ層の一部であって、平面視において前記第１ボディ層と重ならない部分の前記第１方向の幅は、０．１μｍ以上、２μｍ以下である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２ボディ層の最大不純物濃度は、１×１０１７ｃｍ−３以上、かつ、１×１０１９ｃｍ−３以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記電流拡散層上に、前記ゲート絶縁膜の膜厚よりも厚い絶縁膜を有し、
前記絶縁膜上に、前記ゲート絶縁膜を介して前記ゲート電極の端部が位置している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記電流拡散層の上部に、前記第２導電型の電界緩和層を有する、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１方向と前記第２方向とからなる水平面に直交する第３方向において、前記電流拡散層を挟む前記電界緩和層と前記第２ボディ層との距離は、０．１μｍ以上、１μｍ以下である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記電流拡散層の上部および互いに向かい合う前記電流拡散層の間の前記エピタキシャル層の上部に、前記第２導電型の電界緩和層を有する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記電流拡散層の上部および互いに向かい合う前記電流拡散層の間の前記エピタキシャル層の上部に形成された、前記第２導電型の電界緩和層と、
前記電界緩和層および前記電流拡散層に接し、互いに向かい合う前記電流拡散層の間の前記エピタキシャル層に形成された、前記第１導電型の半導体領域と、
を有し、
前記半導体領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高く、前記ソース領域の不純物濃度よりも低い、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記半導体領域の不純物濃度は、１×１０１５ｃｍ−３以上、かつ、１×１０１８ｃｍ−３以下である、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記半導体領域の前記エピタキシャル層の上面からの深さは、前記第１ボディ層の前記第１深さと同じか、または前記第１深さよりも深い、半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記半導体領域の前記エピタキシャル層の上面からの深さは、前記第１ボディ層の前記第１深さよりも浅く、かつ、前記第２ボディ層の前記エピタキシャル層の上面からの第２深さと同じか、または前記第２深さよりも深い、半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記半導体領域の前記エピタキシャル層の上面からの深さは、前記第２ボディ層の前記エピタキシャル層の上面からの深さよりも浅い、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記基板は、炭化珪素を材質とする、半導体装置。
【請求項１４】
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程、
（ｂ）前記基板の前記第１主面とは反対面の第２主面から前記基板に前記第１導電型の不純物を導入して、前記第１導電型のドレイン領域を形成する工程、
（ｃ）前記エピタキシャル層の上面上に第１マスクを形成し、前記第１マスクを介して前記第１導電型と異なる第２導電型の不純物を前記エピタキシャル層にイオン注入することにより、前記第１主面に沿う第１方向に互いに離間して、前記第１主面に沿って前記第１方向と直交する第２方向に延在する前記第２導電型の複数の第１ボディ層を形成する工程、
（ｄ）前記エピタキシャル層の上面上に第２マスクを形成し、前記第２マスクを介して前記第１導電型の不純物を前記エピタキシャル層にイオン注入することにより、前記第１ボディ層内に、前記第１ボディ層の端部と離間して、前記第２方向に延在する前記第１導電型のソース領域を形成する工程、
（ｅ）前記エピタキシャル層の上面上に第３マスクを形成し、前記第３マスクを介して前記第２導電型の不純物を前記エピタキシャル層にイオン注入することにより、前記ソース領域と離間して、前記エピタキシャル層と前記第１ボディ層との界面を跨いで前記第２方向に延在する前記第２導電型の第２ボディ層を前記第１ボディ層よりも浅く形成する工程、
（ｆ）前記第３マスクを介して前記第１導電型の不純物を前記エピタキシャル層にイオン注入することにより、前記第２方向に延在する前記第２導電型の電流拡散層を前記第２ボディ層よりも浅く形成する工程、
（ｇ）前記ソース領域、前記第１ボディ層および前記電流拡散層に亘って前記第１方向に延在し、前記第２方向に互いに離間する複数のトレンチを形成する工程、
（ｈ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
（ｉ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記トレンチは、前記第１ボディ層の前記エピタキシャル層の上面からの深さよりも浅く形成され、
前記ゲート電極は、平面視において前記第１ボディ層および前記第２ボディ層からなる領域の内側に形成される、半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置をスイッチング素子として備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスにより構成される半導体装置およびその製造方法、並びに電力変換装置に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、国際特許公開ＷＯ  ２０１０／１１０２４６号（特許文献１）、特開２０１５−１５４６４号公報（特許文献２）および国際特許公開ＷＯ  ２０１５／１７７９１４号（特許文献３）がある。
【０００３】
国際特許公開ＷＯ  ２０１０／１１０２４６号（特許文献１）には、半導体層に、その表面から掘り下げることにより、互いに隣り合う２つのソース領域の間に跨るトレンチが形成され、ゲート絶縁膜により、トレンチの内面が被覆され、ゲート電極は、半導体層の表面に対向する表面対向部およびトレンチに埋設された埋設部を有した半導体装置が記載されている。
【０００４】
特開２０１５−１５４６４号公報（特許文献２）には、（０００１）配向ＳｉＣ基板上に配置された炭化ケイ素（ＳｉＣ）ドリフト層を含む半導体素子が記載されている。ＳｉＣドリフト層は、半導体素子のチャネル長に対して平行に配向した複数の反復形状を含む非平面の表面を有し、チャネル領域は、ＳｉＣドリフト層の特定の結晶面内に配置されている。
【０００５】
国際特許公開ＷＯ  ２０１５／１７７９１４号（特許文献３）には、ソース領域とボディ層と電流拡散層とに延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際特許公開ＷＯ  ２０１０／１１０２４６号
【特許文献２】特開２０１５−１５４６４号公報
【特許文献３】国際特許公開ＷＯ  ２０１５／１７７９１４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワー半導体デバイスにより構成される半導体装置では、短チャネル効果を抑制しながら、チャネル寄生抵抗を下げる必要がある。その有効な手段としてボディ層の一部にトレンチを形成し、新たに電流拡散層をＪＦＥＴ領域の上部に形成する方法があるが（例えば特許文献３参照）、オフ時にＪＦＥＴ領域において等電位線が歪むなどの問題があり、パワー半導体デバイスにおける更なる改良が必要であった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、ｎ−型のエピタキシャル層の上面からｎ−型のエピタキシャル層に形成されたｐ型の第１ボディ層と、ｎ−型のエピタキシャル層の上面からｐ型の第１ボディ層内に形成されたｎ＋＋型のソース領域と、を有する。さらに、ｎ＋＋型のソース領域と離間し、かつ、ｎ−型のエピタキシャル層とｐ型の第１ボディ層との界面を跨いでｎ−型のエピタキシャル層の上面からｐ型の第１ボディ層よりも浅く形成されたｎ＋型の電流拡散層と、ｎ＋型の電流拡散層の直下にｐ型の第１ボディ層よりも浅く形成されたｐ型の第２ボディ層と、を有する。さらに、ｎ＋＋型のソース領域、ｐ型の第１ボディ層およびｎ＋型の電流拡散層に亘って延在するトレンチ、を有する。そして、トレンチの深さは、ｐ型の第１ボディ層の深さよりも浅く、トレンチの内部にゲート絶縁膜を介して設けられたゲート電極は、平面視においてｐ型の第１ボディ層およびｐ型の第２ボディ層からなる領域の内側に設けられている。
【発明の効果】
【０００９】
本発明によれば、高性能で、かつ高信頼性を有する半導体装置を提供することができる。さらに、電力変換装置の高性能化を実現することができる。
【００１０】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】実施例１によるＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置が搭載された半導体チップの上面図である。
【図２】実施例１によるＳｉＣパワーＭＩＳＦＥＴの平面図である。
【図３】実施例１によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図４】実施例１によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図（図２のＡ−Ａ線に沿った断面図）である。
【図５】実施例１によるＳｉＣパワーＭＩＳＦＥＴのチャネル幅に並行な方向の断面図（図２のＢ−Ｂ線に沿った断面図）である。
【図６】実施例１による半導体装置の製造方法を説明する工程図である。
【図７】実施例１による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図８】図７に続く、半導体装置の製造工程中の断面図である。
【図９】図８に続く、半導体装置の製造工程中の断面図である。
【図１０】図９に続く、半導体装置の製造工程中の断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の平面図である。
【図１４】図１３のＣ−Ｃ線に沿った断面図である。
【図１５】図１３のＤ−Ｄ線に沿った断面図である。
【図１６】図１３〜図１５に続く、半導体装置の製造工程中の断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の断面図である。
【図２２】図２１に続く、半導体装置の製造工程中の断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の断面図である。
【図２４】実施例２によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【図２５】実施例２による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの平面図である。
【図２６】図２５のＥ−Ｅ線に沿った断面図である。
【図２７】図２５のＦ−Ｆ線に沿った断面図である。
【図２８】図２５〜図２７に続く、半導体装置の製造工程中の断面図である。
【図２９】実施例３によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図３０】実施例３による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の断面図である。
【図３２】実施例４によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図３３】実施例４による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の断面図である。
【図３５】実施例５によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図３６】実施例５による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図３７】図３６に続く、半導体装置の製造工程中の断面図である。
【図３８】実施例５の第１変形例によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図３９】実施例５の第１変形例による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図４０】実施例５の第２変形例によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【図４１】実施例５の第２変形例による半導体装置の製造工程を説明するＳｉＣパワーＭＩＳＦＥＴの断面図である。
【図４２】実施例６による電力変換装置（インバータ）の一例を示す回路図である。
【図４３】実施例７による電力変換装置（インバータ）の一例を示す回路図である。
【図４４】実施例８による電気自動車の構成の一例を示す概略図である。
【図４５】実施例８による昇圧コンバータの一例を示す回路図である。
【図４６】実施例９による鉄道車両に備わるコンバータおよびインバータの一例を示す回路図である。
【発明を実施するための形態】
【００１２】
なお、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
まず、本実施の形態による半導体装置の構造が明確となると思われるため、本発明者らが見出した半導体装置において生じる課題について、以下に詳細に説明する。
【００１４】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（MetalInsulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【００１５】
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【００１６】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【００１７】
ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、チャネル寄生抵抗である。チャネル寄生抵抗を低減するには、チャネル長を短くする短チャネル化が有効である。しかし、短チャネル化が進むと、短チャネル効果によりドレイン電圧に対するドレイン電流が十分に飽和しなくなる。このため、例えば対アームがターンオフ破壊した場合または誤パルスで短絡した場合に、高い飽和電流がＳｉＣパワーＭＩＳＦＥＴに流れて、ＳｉＣパワーＭＩＳＦＥＴが破壊するという問題が生じる。
【００１８】
従って、短チャネル効果を抑止しながら、チャネル寄生抵抗を低減する必要がある。有効な手段として、例えば高チャネル移動度化が挙げられる。しかし、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴのチャネル面となるＳｉ（０００１）面のチャネル移動度は、ＳｉパワーＭＩＳＦＥＴと比較すると１／５程度と極めて低い。
【００１９】
この問題を解決するために、特許文献１，２には、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴにおいて、ボディ層の一部およびボディ層の外部にトレンチを形成し、実効的なチャネル幅を広くする方法が開示されている。また、チャネル寄生抵抗を低減するために、高チャネル移動度が得られる（１１−２０）面または（１−１００）面の利用が検討されている。（１１−２０）面または（１−１００）面などの高チャネル移動度が得られる面を利用するには、（０００１）面のＳｉＣ基板にトレンチ型構造のＭＩＳＦＥＴを形成する必要がある。しかし、トレンチは、ゲート絶縁膜およびゲート電極の一部が耐圧を支えるボディ層だけではなく、ボディ層を貫通してドリフト層にも形成されるため、ゲート絶縁膜に絶縁耐圧を越える電界が印加されて、ゲート絶縁膜が絶縁破壊に至る虞がある。
【００２０】
特許文献３には、トレンチをボディ層の内部に形成し、新たに電流拡散層をＪＦＥＴ領域の上部に形成することで、オフ時にゲート絶縁膜に印加される電界を下げる方法が開示されている。また、ＪＦＥＴ領域より不純物濃度が高い電流拡散層の一部が、ＳｉＣ基板の裏面に形成されたドレイン電極と直接対向することから、オフ時にボディ層の下部においてＳｉＣ基板の主面に沿って水平になだらかに変化する等電位線は、ＪＦＥＴ領域において大きく歪み、特許文献１，２に開示されたＳｉＣパワーＭＩＳＦＥＴよりゲート絶縁膜に印加される電界を低減することができる。しかし、その電界の低減は十分とは言えない。さらに、ＪＦＥＴ領域より不純物濃度が高い電流拡散層が不用意に広いため、オフ時に空乏層が伸びにくく、スイッチング速度の低下または誤点弧を引き起こす可能性がある。
【００２１】
そこで、本発明者らは、上記の問題を解決するために、電流拡散層およびその周辺構造を検討した。本発明の目的は、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴにおいて、高チャネル移動度が期待できるトレンチ構造を用い、さらにＪＦＥＴ領域における等電位線の歪みを抑えることにより、高性能および高信頼性を有する半導体装置およびその製造方法を提供することにある。さらに、当該半導体装置を用いた小型、高性能および高信頼性を有する電力変換装置、並びに当該電力変換装置を用いた３相モータシステムを提供する。さらには、当該３相モータシステムを用いた軽量、高性能および高信頼性を有する自動車および鉄道車両を提供する。
【実施例１】
【００２２】
≪半導体装置≫
本実施例１によるＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置が搭載された半導体チップについて、図１を用いて説明する。図１は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置が搭載された半導体チップの平面図である。
【００２３】
図１に示すように、半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において上記アクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limiting Ring：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ＋＋型のガードリング４が形成されている。
【００２４】
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域およびチャネル領域などが形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００２５】
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００２６】
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴは、平面視においてストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
【００２７】
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのｎ＋＋型のソース領域およびボディ層電位固定領域はソース配線用電極２に接続されている。ソース配線用電極２は絶縁膜に設けられたソース開口部７を通じて外部配線と接続されている。ゲート配線用電極８は、ソース配線用電極２と離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極８は絶縁膜に設けられたゲート開口部５を通じて外部配線と接続されている。また、ＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
【００２８】
次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２〜図５を用いて説明する。図２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの平面図である。図３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。図４は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図（図２のＡ−Ａ線に沿った断面図）である。図５は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴのチャネル幅に並行な方向の断面図（図２のＢ−Ｂ線に沿った断面図）である。
【００２９】
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板１０７の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１０７よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０１が形成されており、ｎ＋型のＳｉＣ基板１０７とｎ−型のエピタキシャル層１０１とからＳｉＣエピタキシャル基板１００が構成されている。ｎ−型のエピタキシャル層１０１はドリフト層として機能する。ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍ程度である。
【００３０】
ｎ−型のエピタキシャル層１０１の上面から所定の深さを有して、ｎ−型のエピタキシャル層１０１内には、ｙ方向（チャネル幅に並行な方向、チャネル幅に沿った方向）に延在するｐ型の第１ボディ層（ウェル領域）１０２が形成されている。
【００３１】
また、ｐ型の第１ボディ層１０２内には、ｎ−型のエピタキシャル層１０１の上面から所定の深さを有し、ｐ型の第１ボディ層１０２の端部から離間して、ｙ方向に延在するｎ＋＋型のソース領域１０３が形成されている。
【００３２】
また、ｐ型の第１ボディ層１０２内には、ｎ−型のエピタキシャル層１０１の上面から所定の深さを有して、ｐ型の第１ボディ層１０２の電位を固定するｐ＋＋型のボディ層電位固定領域１０９が形成されている。
【００３３】
また、ｎ＋＋型のソース領域１０３とｘ方向（チャネル長に並行な方向、チャネル長に沿った方向）に離間し、ｎ−型のエピタキシャル層１０１とｐ型の第１ボディ層１０２とに跨り、さらに、ｎ−型のエピタキシャル層１０１の上面から所定の深さを有して、ｙ方向に延在するｎ＋型の電流拡散層１０５が形成されている。また、ｎ＋型の電流拡散層１０５の直下に、ｙ方向に延在するｐ型の第２ボディ層１０４が形成されている。ｎ＋型の電流拡散層１０５のｎ−型のエピタキシャル層１０１の上面からの深さおよびｐ型の第２ボディ層１０３のｎ−型のエピタキシャル層１０１の上面からの深さは、ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さよりも浅い。
【００３４】
ｘ方向に互いに向かい合うｐ型の第１ボディ層１０２の間隔は、ｘ方向に互いに向かい合うｎ＋型の電流拡散層１０５の間隔およびｐ型の第２ボディ層１０４の間隔よりも大きく、平面視においてｎ＋型の電流拡散層１０５がｐ型の第１ボディ層１０２と重なっていない領域およびｐ型の第２ボディ層１０４がｐ型の第１ボディ層１０２と重なっていない領域がある。
【００３５】
さらに、ｎ＋＋型のソース領域１０３から、ｐ型の第１ボディ層１０２を亘って、ｎ＋型の電流拡散層１０５にかかるようにｘ方向に延在するトレンチ１０６が形成されている。トレンチ１０６の底面はｐ型の第１ボディ層１０２に接している。トレンチ１０６の内壁（側面および底面）には、ゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上には、ゲート電極１１１が形成されている。但し、ゲート電極１１１は、ｘ方向に互いに向かい合うｎ＋型の電流拡散層１０５に挟まれたｎ−型のエピタキシャル層１０１の上方には形成されておらず、ゲート電極１１１のｘ方向の端部は、ｎ＋型の電流拡散層１０５またはｐ型の第２ボディ層１０４の上方に位置している。すなわち、ゲート電極１１１は、平面視においてｐ型の第１ボディ層１０２およびｐ型の第２ボディ層１０４からなる領域の内側に形成されている。
【００３６】
ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．５〜２μｍ程度である。ｎ＋＋型のソース領域１０３のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．１〜１μｍ程度である。ｐ＋＋型のボディ層電位固定領域１０９のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．１〜０．５μｍ程度である。
【００３７】
ｎ＋型の電流拡散層１０５のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．１〜１μｍ程度である。ｐ型の第２ボディ層１０４のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．１〜１．５μｍ程度である。ｐ型の第２ボディ層１０４がｐ型の第１ボディ層１０２と重なっていない領域の幅Ｗ１は、例えば０．１〜２μｍ程度である。
【００３８】
トレンチ１０６のｎ−型のエピタキシャル層１０１の上面からの深さは、ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さよりも浅く、例えば０．１〜１．５μｍ程度である。トレンチ１０６のｘ方向の長さは、例えば１〜３μｍ程度である。トレンチ１０６のｙ方向の長さは、例えば０．１〜２μｍ程度であり、トレンチ１０６のｙ方向の間隔は、例えば０．１〜２μｍ程度である。
【００３９】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなり、同様に、「ｐ−」、「ｐ」、「ｐ＋」、「ｐ＋＋」の順にｐ型不純物の不純物濃度は高くなる。
【００４０】
ｎ＋型のＳｉＣ基板１０７の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ−型のエピタキシャル層１０１の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ型の第１ボディ層１０２の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３であり、ｐ型の第１ボディ層１０２の最大不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３である。
【００４１】
また、ｎ＋＋型のソース領域１０３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ＋型の電流拡散層１０５の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｐ型の第２ボディ層１０４の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３であり、ｐ型の第２ボディ層１０４の最大不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３である。ｐ＋＋型のボディ層電位固定領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００４２】
チャネル領域は、トレンチ１０６のｘ方向に沿った側面および底面に露出するｐ型の第１ボディ層１０２の表面である。また、ＪＦＥＴ領域１０は、ｘ方向に互いに向かい合うｐ型の第２ボディ層１０４に挟まれたｎ−型のエピタキシャル層１０１およびｘ方向に互いに向かい合うｐ型の第１ボディ層１０２に挟まれたｎ−型のエピタキシャル層１０１である。
【００４３】
チャネル領域上にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上にはゲート電極１１１が形成されている。但し、前述したように、ゲート電極１１１は、ｘ方向に互いに向かい合うｎ＋型の電流拡散層１０５に挟まれたｎ−型のエピタキシャル層１０１の上方には形成されず、ゲート電極１１１のＪＦＥＴ領域１０側の端部は、ゲート絶縁膜１１０を介してｎ＋型の電流拡散層１０５上にある。なお、図４および図５に示す符号１０８はドレイン領域、符号１１２は層間絶縁膜、符号１１３は金属シリサイド層、符号１１４はソース配線用電極、符号１１５は金属シリサイド層、符号１１６はドレイン配線用電極であり、これらについては、後述する半導体装置の製造方法において説明する。
【００４４】
次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴について、図３を用いて説明する。
【００４５】
図３に示すように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、トレンチ１０６のｘ方向に沿った側面および底面に露出するｐ型の第１ボディ層１０２の表面がチャネル領域となる。これにより、例えば４°オフＳｉ（０００１）面の基板を用いた場合、（１１−２）面または（１−１００）面をチャネル面として利用することができる。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ−型のエピタキシャル層１０１の上面、すなわち、（０００１）面をチャネル面とするＳｉＣパワーＭＩＳＦＥＴと比較して、高いチャネル移動度が期待できる。
【００４６】
また、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、トレンチ１０６を形成することによって、トレンチ１０６を形成しないＳｉＣパワーＭＩＳＦＥＴと比較して、チャネル幅が大きくなり、高い電流密度が期待できる。また、トレンチ１０６はｐ型の第１ボディ層１０２の深さよりも浅い範囲内に形成され、トレンチ１０６の底面はｐ型の第１ボディ層１０２に囲まれている。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｐ型の第１ボディ層１０２から露出したトレンチ部分があるトレンチ型のＳｉＣパワーＭＩＳＦＥＴと比較して、耐圧保持時にトレンチ１０６の内壁に形成されたゲート絶縁膜１１０にかかる電界を緩和することができる。
【００４７】
また、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ＋型の電流拡散層１０５の不純物濃度は、ｎ−型のエピタキシャル層１０１からなるＪＦＥＴ領域１０の不純物濃度よりも高い。しかし、ｎ＋型の電流拡散層１０５の直下にｐ型の第２ボディ層１０４が形成されているので、等電位線は、ｎ＋型の電流拡散層１０５の影響を受けず、オフ時にｐ型の第１ボディ層１０２の下部からｐ型の第２ボディ層１０４の下部まで、ｎ＋型のＳｉＣ基板１０７の主面に沿って水平になだらに変化する。従って、ゲート絶縁膜１１０に印加される電界を十分に低減することができる。さらに、ｎ＋型の電流拡散層１０５は、オフ時に空乏層が伸びにくい高い不純物濃度を有するが、ｐ型の第２ボディ層１０４の直上のみに形成し、その面積を必要最小限に抑えていることから帰還容量を小さくすることができる。従って、スイッチング速度が向上し、誤点弧を防止することができる。
【００４８】
このように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、高いチャネル移動度および広いチャネル幅を有することから高い電流密度が得られ、かつ、ゲート絶縁膜１１０の高い信頼性が得られる。さらに、ｎ＋型の電流拡散層１０５の面積を必要最小限に抑えることにより、スイッチング時に生じるミラー効果が低減して、スイッチング損失を下げることが可能である。また、誤点弧を防止することができる。これらのことから、高性能で、かつ高信頼性を有する、ＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置を提供することができる。
【００４９】
≪半導体装置の製造方法≫
本実施例１による半導体装置の製造方法について、図６〜図２３を用いて工程順に説明する。図６は、本実施例１による半導体装置の製造方法を説明する工程図である。図７〜図１２は、本実施例１による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。図１３は、本実施例１による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴの平面図である。図１４〜図２３は、本実施例１による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図であり、図１４は、図１３のＣ−Ｃ線に沿った断面図、図１５は、図１３のＤ−Ｄ線に沿った断面図である。
【００５０】
＜工程Ｐ１＞
まず、図７に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０７を用意する。ｎ＋型のＳｉＣ基板１０７には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０７はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０７の表面はＳｉ面またはＣ面のどちらでもよい。
【００５１】
次に、ｎ＋型のＳｉＣ基板１０７の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０１を形成する。ｎ−型のエピタキシャル層１０１には、ｎ＋型のＳｉＣ基板１０７の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０１の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０７とｎ−型のエピタキシャル層１０１とから構成されるＳｉＣエピタキシャル基板１００が形成される。
【００５２】
＜工程Ｐ２＞
次に、ｎ＋型のＳｉＣ基板１０７の裏面（第２主面）から所定の深さを有して、ｎ＋型のＳｉＣ基板１０７の裏面にｎ＋型のドレイン領域１０８を形成する。ｎ＋型のドレイン領域１０８の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５３】
次に、図８に示すように、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１〜３μｍ程度である。素子形成領域におけるマスクＭ１１の幅は、例えば１〜５μｍ程度である。マスク材料としては無機材料の酸化珪素（ＳｉＯ２）膜、珪素（Ｓｉ）膜または窒化珪素（ＳｉＮ）膜、あるいは有機材料のレジスト膜またはポリイミド膜を用いることができる。
【００５４】
次に、マスクＭ１１越しに、ｎ−型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入する。これにより、ｎ−型のエピタキシャル層１０１の素子形成領域にｐ型の第１ボディ層１０２を形成する。なお、同時に周辺形成領域にｐ型のフローティング・フィールド・リミッティング・リング（図示は省略）を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
【００５５】
ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．５〜２μｍ程度である。また、ｐ型の第１ボディ層１０２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ型の第１ボディ層１０２の最大不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００５６】
次に、図９に示すように、マスクＭ１１を除去した後、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１２を形成する。マスクＭ１２は、例えば酸化珪素（ＳｉＯ２）膜で形成する。マスクＭ１２の厚さは、例えば０．５〜３μｍ程度である。マスクＭ１２の寸法でチャネル長が決まり、チャネル長となる方向のマスクＭ１２の幅は、例えば０．１〜２μｍ程度である。
【００５７】
次に、図１０に示すように、マスクＭ１２を残したまま、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１３を形成する。マスクＭ１３は、例えばレジスト膜で形成する。マスクＭ１３の厚さは、例えば１〜４μｍ程度である。マスクＭ１３の開口部分は、ｎ＋＋型のソース領域１０３形成部およびマスクＭ１２の一部に設けられている。なお、マスクＭ１３には、ｐ型のフローティング・フィールド・リミッティング・リングの外周であって、ｎ＋＋型のガードリングが形成される領域にも開口部分が設けられている。
【００５８】
次に、マスクＭ１２およびマスクＭ１３越しに、ｐ型の第１ボディ層１０２にｎ型不純物、例えば窒素（Ｎ）原子またはリン（Ｐ）原子をイオン注入する。これにより、ｐ型の第１ボディ層１０２内にｎ＋＋型のソース領域１０３を形成し、周辺形成領域にｎ＋＋型のガードリング（図示は省略）を形成する。
【００５９】
次に、図１１に示すように、マスクＭ１３を除去した後、マスクＭ１２を残したまま、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１４を形成する。マスクＭ１４は、例えばレジスト膜で形成する。マスクＭ１４の厚さは、例えば１〜４μｍ程度である。マスクＭ１４の開口部分は、ｎ＋型の電流拡散層１０５形成部、ｐ型の第２ボディ層１０４形成部およびマスクＭ１２の一部に設けられている。
【００６０】
次に、マスクＭ１２およびマスクＭ１４越しに、ｎ−型のエピタキシャル層１０１およびｐ型の第１ボディ層１０２にｐ型不純物をイオン注入して、ｐ型の第２ボディ層１０４を形成する。続いて、ｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。
【００６１】
次に、図１２に示すように、マスクＭ１２およびマスクＭ１４を除去する。続いて、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１５を形成する。マスクＭ１５は、例えばレジスト膜で形成する。マスクＭ１５の厚さは、例えば０．５〜３μｍ程度である。マスクＭ１５の開口部分は、ｐ＋＋型のボディ層電位固定領域１０９形成部に設けられている。
【００６２】
次に、マスクＭ１５越しに、ｐ型の第１ボディ層１０２にｐ型不純物をイオン注入して、ｐ＋＋型のボディ層電位固定領域１０９を形成する。ｐ＋＋型のボディ層電位固定領域１０９のｎ−型のエピタキシャル層１０１の上面からの深さは、例えば０．１〜０．５μｍ程度である。ｐ＋＋型のボディ層電位固定領域１０９の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００６３】
＜工程Ｐ３＞
次に、マスクＭ１５を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１００の表面および裏面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１００の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１００に、例えば１５００℃以上の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１００にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００６４】
＜工程Ｐ４＞
次に、図１３、図１４および図１５に示すように、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１６を形成する。マスクＭ１６は、例えばレジスト膜で形成する。図１４は、図１３のＣ−Ｃ線に沿った断面図であり、図１５は、図１３のＤ−Ｄ線に沿った断面図である。マスクＭ１６の厚さは、例えば０．５〜３μｍ程度である。マスクＭ１６の開口部分は、トレンチ１０６形成部に設けられている。
【００６５】
次に、ドライエッチング法によりｎ−型のエピタキシャル層１０１を加工して、ｎ＋＋型のソース領域１０３から、ｐ型の第１ボディ層１０２を亘って、ｎ＋型の電流拡散層１０５にかかるように延在するトレンチ１０６を形成する。トレンチ１０６は、ｐ型の第１ボディ層１０２の深さよりも浅く形成される。トレンチ１０６の深さは、例えば０．１〜１．５μｍ程度である。トレンチ１０６のチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチ１０６のチャネル幅に並行な方向の長さは、例えば０．１〜２μｍ程度である。トレンチ１０６のチャネル幅に並行な方向の間隔は、例えば０．１〜２μｍ程度である。
【００６６】
＜工程Ｐ５＞
次に、図１６に示すように、マスクＭ１６を除去した後、ｎ−型のエピタキシャル層１０１の上面およびトレンチ１０６の内壁（側面および底面）にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法を用いて形成され、例えば酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【００６７】
次に、図１７に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【００６８】
次に、図１８に示すように、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１７を形成する。マスクＭ１７は、例えばレジスト膜で形成する。マスクＭ１７の開口部分は、ゲート電極１１１形成部以外の領域に設けられている。次に、ドライエッチング法により多結晶珪素（Ｓｉ）膜１１１Ａを加工して、ゲート電極１１１を形成する。この時、互いに向かい合うｐ型の第１ボディ層１０２に挟まれたＪＦＥＴ領域の上方の多結晶珪素（Ｓｉ）膜１１１Ａは除去する。
【００６９】
次に、マスクＭ１７を除去した後、例えば９００℃の温度で３０分程度のドライ酸化熱処理を施して、ゲート電極１１１をライト酸化する。
【００７０】
＜工程Ｐ６＞
次に、図１９に示すように、ゲート電極１１１およびゲート絶縁膜１１０を覆うように、ｎ−型のエピタキシャル層１０１の上面に、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
【００７１】
次に、図２０に示すように、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１８を形成する。マスクＭ１８は、例えばレジスト膜で形成される。マスクＭ１８の開口部分は、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９に設けられている。次に、ドライエッチング法により層間絶縁膜１１２およびゲート絶縁膜１１０を加工して、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９に達する開口部ＣＮＴを形成する。
【００７２】
次に、図２１に示すように、マスクＭ１８を除去した後、開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。
【００７３】
金属シリサイド層１１３は、例えば以下の手順により形成することができる。まず、層間絶縁膜１１２および開口部ＣＮＴの内壁（側面および底面）を覆うように、ｎ−型のエピタキシャル層１０１の上面に、例えばスパッタリング法により第１金属膜を堆積する。第１金属膜は、例えばニッケル（Ｎｉ）である。第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃程度のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のエピタキシャル層１０１とを反応させて、開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。金属シリサイド層１１３は、例えばニッケルシリサイド（ＮｉＳｉ）層である。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００７４】
次に、マスクを用いたドライエッチング法により層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部（図示は省略）を形成する。
【００７５】
次に、図２２に示すように、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部ＣＮＴ、並びにゲート電極１１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１１２上に第２金属膜を堆積する。第２金属膜は、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜である。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。
【００７６】
次に、マスクを用いたトライエッチング法により第２金属膜を加工して、開口部ＣＮＴ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９と電気的に接続するソース配線用電極１１４、並びにゲート電極１１１と開口部（図示は省略）を通して電気的に接続するゲート配線用電極（図示は省略）を形成する。
【００７７】
次に、ソース配線用電極１１４およびゲート配線用電極を覆うように、パッシベーション膜（図示は省略）を形成する。パッシベーション膜は、例えば酸化珪素（ＳｉＯ２）膜またはポリイミド膜からなる。
【００７８】
次に、パッシベーション膜を加工して、ソース配線用電極１１４の上面を露出するソース開口部（図示は省略）およびゲート配線用電極の上面を露出するゲート開口部（図示は省略）を形成する（図１参照）。
【００７９】
次に、ＳｉＣエピタキシャル基板１００の裏面（ｎ＋型のドレイン領域１０８）に、例えばスパッタリング法により第３金属膜を堆積する。第３金属膜の厚さは、例えば０．１μｍ程度である。
【００８０】
次に、図２３に示すように、レーザーシリサイド化熱処理を施すことにより、第３金属膜とｎ＋型のドレイン領域１０８と反応させて、ｎ＋型のドレイン領域１０８を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６は、例えばチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜とからなる積層膜からなり、その厚さは、例えば０．５〜１μｍ程度である。
【００８１】
その後、ソース配線用電極１１４、ゲート配線用電極およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
【００８２】
このように、本実施例１によれば、ＳｉＣパワーＭＩＳＦＥＴにおいて、高い電流密度が得られ、かつ、ゲート絶縁膜の高い信頼性が得られる。さらに、スイッチング時に生じるミラー効果が低減して、スイッチング損失を下げることが可能である。また、誤点弧を防止することができる。これらのことから、高性能で、かつ高信頼性を有する、複数のＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置を提供することができる。
【実施例２】
【００８３】
本実施例２と前述の実施例１との相違点は、トレンチ１０６を形成する際に用いるハードマスクをフィールド酸化膜として残している点である。
【００８４】
≪半導体装置≫
本実施例２によるＳｉＣパワーＭＩＳＦＥＴの構造について、図２４を用いて説明する。図２４は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【００８５】
図２４に示すように、トレンチ１０６を形成した際に用いたハードマスクをフィールド酸化膜１１７として残すことによって、ｎ＋型の電流拡散層１０５と、ｎ＋型の電流拡散層１０５の上方に位置するゲート電極１１１との間にフィールド酸化膜１１７とゲート絶縁膜１１０とが挟まれるので、両者間の絶縁性の高い構造が得られる。その結果、本実施例２によるＳｉＣパワーＭＩＳＦＥＴでは、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【００８６】
≪半導体装置の製造方法≫
本実施例２による半導体装置の製造方法について、図２５〜図２８を用いて説明する。図２５は、本実施例２による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴの平面図である。図２６〜図２８は、本実施例２による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図であり、図２６は、図２５のＥ−Ｅ線に沿った断面図、図２７は、図２５のＦ−Ｆ線に沿った断面図である。
【００８７】
なお、トレンチ１０６を形成するまでの工程（図７〜図１２を用いて説明した製造過程）は、前述の実施例１と同様であるため、その説明を省略する。
【００８８】
図２５〜図２７に示すように、トレンチ１０６を形成するためのハードマスクとフィールド酸化膜を兼用するフィールド酸化膜１１７を形成する。フィールド酸化膜１１７には、例えば酸化珪素（ＳｉＯ２）膜を用いる。フィールド酸化膜１１７の厚さは、例えば０．１〜１μｍ程度である。フィールド酸化膜１１７には、後の工程においてトレンチ１０６が形成される領域に開口部が設けられている。
【００８９】
次に、ドライエッチング法によりｎ−型のエピタキシャル層１０１を加工して、ｎ＋＋型のソース領域１０３から、ｐ型の第１ボディ層１０２を亘って、ｎ＋型の電流拡散層１０５にかかるように延在するトレンチ１０６を形成する。トレンチ１０６は、ｐ型の第１ボディ層１０２の深さよりも浅く形成される。トレンチ１０６の深さは、例えば０．１〜１．５μｍ程度である。トレンチ１０６のチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチ１０６のチャネル幅に並行な方向の長さは、例えば０．１〜２μｍ程度である。トレンチ１０６のチャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜２μｍ程度である。
【００９０】
次に、図２８に示すように、フィールド酸化膜１１７を除去することなくフィールド酸化膜１１７の上面およびトレンチ１０６の内壁（側面および底面）にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【００９１】
その後は、前述の実施例１と同様の製造過程により、図２４に示す本実施例２によるＳｉＣパワーＭＩＳＦＥＴが略完成する。
【００９２】
このように、本実施例２によるＳｉＣパワーＭＩＳＦＥＴは、トレンチ１０６の上部角部とゲート電極１１１との間に、相対的に厚い絶縁膜が挟まれた構造を有するので、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【実施例３】
【００９３】
本実施例３と前述の実施例１との相違点は、ｎ＋型の電流拡散層１０５の上部にｐ型の電界緩和層を形成している点である。
【００９４】
≪半導体装置≫
本実施例３によるＳｉＣパワーＭＩＳＦＥＴの構造について、図２９を用いて説明する。図２９は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【００９５】
図２９に示すように、ｎ＋型の電流拡散層１０５の上部にｐ型の電界緩和層１１８が設けられている。ｐ型の電界緩和層１１８を形成することによって、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【００９６】
≪半導体装置の製造方法≫
本実施例３による半導体装置の製造方法について、図３０および図３１を用いて説明する。図３０および図３１は、本実施例３による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【００９７】
なお、ｎ＋型の電流拡散層１０５およびｐ型の第２ボディ層１０４を形成するまでの工程（図７〜図１１を用いて説明した製造過程）は、前述の実施例１と同様であるため、その説明を省略する。
【００９８】
図３０に示すように、前述の実施例１と同様に、マスクＭ１２を残したまま、マスクＭ１４を形成する。マスクＭ１４は、例えばレジスト膜で形成する。マスクＭ１４の厚さは、例えば１〜４μｍ程度である。マスクＭ１４の開口部分は、ｐ型の電界緩和層１１８形成部、ｎ＋型の電流拡散層１０５形成部、ｐ型の第２ボディ層１０４形成部およびマスクＭ１２の一部に設けられている。
【００９９】
次に、マスクＭ１２およびマスクＭ１４越しに、ｎ−型のエピタキシャル層１０１およびｐ型の第１ボディ層１０２にｐ型不純物をイオン注入して、ｐ型の第２ボディ層１０４を形成する。続いて、ｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。続いて、ｐ型不純物をイオン注入して、ｐ型の電界緩和層１１８を形成する。ｐ型の電界緩和層１１８の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｎ＋型の電流拡散層１０５を挟むｐ型の電界緩和層１１８とｐ型の第２ボディ層１０４との距離は、０．１〜１μｍ程度である。
【０１００】
その後は、前述の実施例１と同様の製造過程により、図３１に示す本実施例３によるＳｉＣパワーＭＩＳＦＥＴが略完成する。
【０１０１】
このように、本実施例３によるＳｉＣパワーＭＩＳＦＥＴは、ｐ型の第１ボディ層１０２と電気的につながるｐ型の電界緩和層１１８をｎ＋型の電流拡散層１０５の上部に有しているので、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【実施例４】
【０１０２】
本実施例４と前述の実施例１との相違点は、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型の電界緩和層を形成している点である。
【０１０３】
≪半導体装置≫
本実施例４によるＳｉＣパワーＭＩＳＦＥＴの構造について、図３２を用いて説明する。図３２は、本実施例４によるのＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【０１０４】
図３２に示すように、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型の電界緩和層１１９が設けられている。ｐ型の電界緩和層１１９を形成することによって、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【０１０５】
≪半導体装置の製造方法≫
本実施例４による半導体装置の製造方法について、図３３および図３４を用いて説明する。図３３および図３４は、本実施例４による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【０１０６】
なお、ｎ＋型の電流拡散層１０５およびｐ型の第２ボディ層１０４を形成するまでの工程（図７〜図１１を用いて説明した製造過程）は、前述の実施例１と同様であるため、その説明を省略する。
【０１０７】
まず、前述の実施例１と同様に、マスクＭ１２を残したまま、マスクＭ１４を形成する（図１１参照）。マスクＭ１４は、例えばレジスト膜で形成する。マスクＭ１４の厚さは、例えば、１〜４μｍ程度である。マスクＭ１４の開口部分は、ｐ型の電界緩和層１１８形成部、ｎ＋型の電流拡散層１０５形成部、ｐ型の第２ボディ層１０４形成部およびマスクＭ１２の一部に設けられている。
【０１０８】
次に、マスクＭ１２およびマスクＭ１４越しに、ｎ−型のエピタキシャル層１０１およびｐ型の第１ボディ層１０２にｐ型不純物をイオン注入して、ｐ型の第２ボディ層１０４を形成する。続いて、ｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。続いて、ｐ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５の上部にｐ型の電界緩和層１１８を形成する（図３０参照）。ｐ型の電界緩和層１１８の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１０９】
次に、図３３に示すように、マスクＭ１２およびマスクＭ１４を除去する。続いて、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ１９を形成する。マスクＭ１９は、例えばレジスト膜で形成する。マスクＭ１９の厚さは、例えば１〜４μｍ程度である。マスクＭ１９の開口部分は、互いに向かい合うｐ型の第１ボディ層１０２の間に位置するＪＦＥＴ領域の上方に設けられている。
【０１１０】
次に、マスクＭ１９越しに、互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型不純物をイオン注入して、ｐ型の電界緩和層１１８Ａを形成する。ｐ型の電界緩和層１１８Ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。これにより、ｎ＋型の電流拡散層１０５の上部に形成されたｐ型の電界緩和層１１８と、互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部に形成されたｐ型の電界緩和層１１８Ａと、からなるｐ型の電界緩和層１１９が形成される。
【０１１１】
その後は、前述の実施例１と同様の製造過程により、図３４に示す本実施例４によるＳｉＣパワーＭＩＳＦＥＴが略完成する。
【０１１２】
このように、本実施の形態４によるＳｉＣパワーＭＩＳＦＥＴは、ｐ型の第１ボディ層１０２と電気的につながるｐ型の電界緩和層１１９を、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部（ＪＦＥＴ領域の上方）に有している。これにより、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【実施例５】
【０１１３】
本実施の形態５と前述の実施例１との相違点は、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型の電界緩和層を形成している点である。さらに、これに加えて、互いに向かい合うｐ型の第１ボディ層１０２の間、互いに向かい合うｐ型の第２ボディ層１０４の間および互いに向かい合うｎ＋型の電流拡散層１０５の間であってｐ型の電界緩和層が形成されていないｎ−型のエピタキシャル層１０１に、ｎ型の高濃度領域を形成している点である。
【０１１４】
≪半導体装置≫
本実施例５によるＳｉＣパワーＭＩＳＦＥＴの構造について、図３５を用いて説明する。図３５は、本実施例５によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。
【０１１５】
図３５に示すように、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型の電界緩和層１１９が設けられている。ｐ型の電界緩和層１１９を形成することによって、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
【０１１６】
さらに、互いに向かい合うｐ型の第１ボディ層１０２の間、互いに向かい合うｐ型の第２ボディ層１０４の間および互いに向かい合うｎ＋型の電流拡散層１０５の間であってｐ型の電界緩和層１１９が形成されていないｎ−型のエピタキシャル層１０１に、ｎ型の高濃度領域１２０が設けられている。ｎ型の高濃度領域１２０の不純物濃度は、ｎ−型のエピタキシャル層１０１の不純物濃度よりも高く、例えば１×１０１５〜１×１０１８ｃｍ−３の範囲である。また、ｎ型の高濃度領域１２０のｎ−型のエピタキシャル層１０１の上面からの深さは、ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さと同じか、またはそれよりも深い。
【０１１７】
ｎ型の高濃度領域１２０を形成することによって、寄生抵抗の一つであるＪＦＥＴ抵抗を低減することが可能となる。一般に、ｎ型の高濃度領域１２０の不純物濃度が高い場合には、ゲート絶縁膜１１０にかかる電界が高くなる傾向にある。しかし、本実施例５では、ｐ型の第２ボディ層１０４およびｎ型の高濃度領域１２０の上部にｐ型の電界緩和層１１９が形成されていることから、ゲート絶縁膜１１０にかかる電界を低減することができる。
【０１１８】
≪半導体装置の製造方法≫
本実施例５による半導体装置の製造方法について、図３６および図３７を用いて説明する。図３６および図３７は、本実施例５による半導体装置の製造工程におけるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【０１１９】
なお、ｎ＋型の電流拡散層１０５およびｐ型の第２ボディ層１０４を形成するまでの工程（図７〜図１１）は、前述の実施例１と同様であるため、その説明を省略する。
【０１２０】
まず、前述の実施例１と同様に、マスクＭ１２を残したまま、マスクＭ１４を形成する（図１１参照）。マスクＭ１４は、例えばレジスト膜で形成する。マスクＭ１４の厚さは、例えば、１〜４μｍ程度である。マスクＭ１４の開口部分は、ｐ型の電界緩和層１１８形成部、ｎ＋型の電流拡散層１０５形成部、ｐ型の第２ボディ層１０４形成部およびマスクＭ１２の一部に設けられている。
【０１２１】
次に、マスクＭ１２およびマスクＭ１４越しに、ｎ−型のエピタキシャル層１０１およびｐ型の第１ボディ層１０２にｐ型不純物をイオン注入して、ｐ型の第２ボディ層１０４を形成する。続いて、ｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。続いて、ｐ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５の上部にｐ型の電界緩和層１１８を形成する（図３０参照）。ｐ型の電界緩和層１１８の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１２２】
次に、図３６に示すように、マスクＭ１２およびマスクＭ１４を除去する。続いて、ＳｉＣエピタキシャル基板１００の表面上にマスクＭ２０を形成する。マスクＭ２０は、例えばレジスト膜で形成する。マスクＭ２０の厚さは、例えば１〜４μｍ程度である。マスクＭ２０の開口部分は、互いに向かい合うｐ型の第１ボディ層１０２の間に位置するＪＦＥＴ領域の上方に設けられている。
【０１２３】
次に、マスクＭ２０越しに、ｎ−型のエピタキシャル層１０１にｎ型不純物をイオン注入して、ｎ型の高濃度領域１２０を形成する。ｎ型の高濃度領域１２０の不純物濃度は、例えば１×１０１５〜１×１０１８ｃｍ−３の範囲である。また、ｎ型の高濃度領域１２０のｎ−型のエピタキシャル層１０１の上面からの深さは、ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さよりも深い。
【０１２４】
続いて、互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部にｐ型不純物をイオン注入して、ｐ型の電界緩和層１１８Ａを形成する（図３３参照）。ｐ型の界緩和層１１８Ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。これにより、ｎ＋型の電流拡散層１０５の上部に形成されたｐ型の電界緩和層１１８と、互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部に形成されたｐ型の電界緩和層１１８Ａと、からなるｐ型の電界緩和層１１９が形成される。
【０１２５】
その後は、前述の実施例１と同様の製造過程により、図３７に示す本実施例５によるＳｉＣパワーＭＩＳＦＥＴが略完成する。
【０１２６】
このように、本実施の形態５によるＳｉＣパワーＭＩＳＦＥＴは、ｐ型の第１ボディ層１０２と電気的につながるｐ型の電界緩和層１１９を、ｎ＋型の電流拡散層１０５の上部および互いに向かい合うｎ＋型の電流拡散層１０５の間のｎ−型のエピタキシャル層１０１の上部（ＪＦＥＴ領域の上方）に有している。これにより、前述の実施例１に示したＳｉＣパワーＭＩＳＦＥＴよりも、オフ時にゲート絶縁膜１１０にかかる電界を低減することが可能となる。さらに、ゲート電極１１１とｎ＋型の電流拡散層１０５との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。これに加えて、ｎ−型のエピタキシャル層１０１よりも不純物濃度が高いｎ型の高濃度領域１２０を形成することによって、寄生抵抗の一つであるＪＦＥＴ抵抗を低減することが可能となる。
【０１２７】
（実施例５の第１変形例）
本実施例５の第１変形例によるＳｉＣパワーＭＩＳＦＥＴについて、図３８および図３９を用いて説明する。図３８は、本実施例５の第１変形例によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。図３９は、本実施例５の第１変形例によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【０１２８】
図３８および図３９に示すように、本実施例５の第１変形例によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ型の高濃度領域１２０Ａのｎ−型のエピタキシャル層１０１の上面からの深さが、ｐ型の第１ボディ層１０２のｎ−型のエピタキシャル層１０１の上面からの深さよりも浅く、かつ、ｐ型の第２ボディ層１０４のｎ−型のエピタキシャル層１０１の上面からの深さと同じか、またはそれよりも深い。高耐圧素子の場合、ｎ−型のエピタキシャル層１０１の不純物濃度が低く、ｐ型の第１ボディ層１０２が深く形成されやすい。従って、ｎ型の高濃度領域１２０Ａの深さを、ｐ型の第１ボディ層１０２の深さよりも浅くすることにより、プロセスが容易となり、また、製造価格を下げることが可能となる。
【０１２９】
（実施例５の第２変形例）
本実施例５の第２変形例によるＳｉＣパワーＭＩＳＦＥＴについて、図４０および図４１を用いて説明する。図４０は、本実施例５の第２変形例によるＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。図４１は、本実施例５の第２変形例によるＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向の断面図である。
【０１３０】
図４０および図４１に示すように、本実施例５の第２変形例によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ型の高濃度領域１２０Ｂのｎ−型のエピタキシャル層１０１の上面からの深さが、ｐ型の第２ボディ層１０４のｎ−型のエピタキシャル層１０１の上面からの深さよりも浅い。高耐圧素子の場合、ｎ−型のエピタキシャル層１０１の不純物濃度が低く、ｐ型の第１ボディ層１０２が深く形成されやすい。従って、ｎ型の高濃度領域１２０Ｂの深さを、ｐ型の第２ボディ層１０４の深さよりも浅くすることにより、プロセスが容易となり、また、製造価格を下げることが可能となる。
【実施例６】
【０１３１】
前述の実施例１から実施例５において説明した複数のＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置は、電力変換装置に用いることができる。
【０１３２】
本実施例６による電力変換装置について、図４２を用いて説明する。図４２は、本実施例６による電力変換装置（インバータ）の一例を示す回路図である。
【０１３３】
図４２に示すように、インバータ８０２は、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ８０４とダイオード８０５とを有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）８０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されており（上アーム）、負荷８０１の入力電位と接地電位（ＧＮＤ）との間にも、ＳｉＣパワーＭＩＳＦＥＴ素子８０４とダイオード８０５とが逆並列に接続されている（下アーム）。
【０１３４】
つまり、負荷８０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ８０４と２つのダイオード８０５とが設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ８０４と６つのダイオード８０５とが設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ８０４のゲート電極には制御回路８０３が接続されており、この制御回路８０３によってＳｉＣパワーＭＩＳＦＥＴ８０４が制御されている。従って、インバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４を流れる電流を制御回路８０３で制御することにより、負荷８０１を駆動することができる。
【０１３５】
インバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４の機能について以下に説明する。
【０１３６】
負荷８０１、例えばモータを制御駆動させるためには、所望の電圧の正弦波を負荷８０１に入力する必要がある。制御回路８０３はＳｉＣパワーＭＩＳＦＥＴ８０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ８０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
【０１３７】
このように、本実施例６によれば、ＳｉＣパワーＭＩＳＦＥＴ８０４に、前述の実施例１から実施例５において説明した半導体装置を用いることにより、ＳｉＣパワーＭＩＳＦＥＴ８０４が高性能な分、例えばインバータ８０２などの電力変換装置を高性能化することができる。また、ＳｉＣパワーＭＩＳＦＥＴ８０４は長期の信頼性を有することから、インバータ８０２などの電力変換装置の使用年数を長期化することができる。
【０１３８】
また、電力変換装置は、３相モータシステムに用いることができる。図４２に示した負荷８０１は３相モータであり、インバータ８０２に、前述の実施例１から実施例５において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化および使用年数の長期化を実現することができる。
【実施例７】
【０１３９】
前述の実施例１から実施例５において説明した複数のＳｉＣパワーＭＩＳＦＥＴにより構成される半導体装置は、電力変換装置に用いることができる。
【０１４０】
本実施例７による電力変換装置について、図４３を用いて説明する。図４３は、本実施例７による電力変換装置（インバータ）の一例を示す回路図である。
【０１４１】
図４３に示すように、インバータ９０２は、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ９０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）９０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ９０４が接続されており（上アーム）、負荷９０１の入力電位と接地電位（ＧＮＤ）との間にも、ＳｉＣパワーＭＩＳＦＥＴ素子９０４が接続されている（下アーム）。
【０１４２】
つまり、負荷９０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ９０４が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ９０４が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ９０４のゲート電極には制御回路９０３が接続されており、この制御回路９０３によってＳｉＣパワーＭＩＳＦＥＴ９０４が制御されている。従って、インバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４を流れる電流を制御回路９０３で制御することにより、負荷９０１を駆動することができる。
【０１４３】
インバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４の機能について以下に説明する。
【０１４４】
本実施例７でも、ＳｉＣパワーＭＩＳＦＥＴ９０４の機能の１つとして、前述の実施例６と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施例７では、ＳｉＣパワーＭＩＳＦＥＴ９０４は、前述の実施例６で説明したダイオード８０５の役割も担う。インバータ９０２において、例えばモータのように、負荷９０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ９０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。前述の実施例６では、この役割をダイオード８０５が担う。一方、本実施例７では、この役割をＳｉＣパワーＭＩＳＦＥＴ９０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣパワーＭＩＳＦＥＴ９０４のゲートをオンし、ＳｉＣパワーＭＩＳＦＥＴ９０４を逆導通させる方法である。
【０１４５】
従って、還流時の導通損失は、ダイオードの特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ９０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴ９０４が共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ９０４のドリフト層とｐ型のボディ層によって形成される内蔵ＰＮダイオードが駆動する。但し、炭化珪素（ＳｉＣ）のキャリアの走行距離は珪素（Ｓｉ）のキャリアの走行距離より短く、不動作時間の間の損失は小さい。例えば前述の実施例６のダイオード８０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【０１４６】
このように、本実施例７によれば、ＳｉＣパワーＭＩＳＦＥＴ９０４に、前述の実施例１から実施例５において説明した半導体装置を用いることにより、ＳｉＣパワーＭＩＳＦＥＴ９０４が高性能な分、例えば還流時の損失も小さくできる。また、ダイオードを使わないため、インバータ９０２などの電力変換装置を小型化することができる。さらに、ＳｉＣパワーＭＩＳＦＥＴ９０４は長期の信頼性を有することから、インバータ９０２などの電力変換装置の使用年数を長期化することができる。
【０１４７】
また、電力変換装置は、３相モータシステムに用いることができる。図４３に示した負荷９０１は３相モータであり、インバータ９０２に、前述の実施例１から実施例５において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化および使用年数の長期化を実現することができる。
【実施例８】
【０１４８】
前述の実施例６または実施例７において説明した電力変換装置（３相モータシステム）は、ハイブリット自動車、電気自動車または燃料電池自動車などの自動車に用いることができる。
【０１４９】
本実施例８による自動車について、図４４および図４５を用いて説明する。図４４は、本実施例８による電気自動車の構成の一例を示す概略図である。図４５は、本実施例８による昇圧コンバータの一例を示す回路図である。
【０１５０】
図４４に示すように、電気自動車は、駆動輪１００１ａおよび駆動輪１００１ｂが接続された駆動軸１００２に動力を入出力可能とする３相モータ１００３と、３相モータ１００３を駆動するためのインバータ１００４と、バッテリ１００５と、を備える。さらに、この電気自動車は、昇圧コンバータ１００８と、リレー１００９と、電子制御ユニット１０１０と、を備え、昇圧コンバータ１００８は、インバータ１００４が接続された電力ライン１００６と、バッテリ１００５が接続された電力ライン１００７と、に接続されている。
【０１５１】
３相モータ１００３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１００４には、前述の実施例６または実施例７において説明したインバータを用いることができる。
【０１５２】
図４５に示すように、昇圧コンバータ１００８は、インバータ１０１３に、リアクトル１０１１および平滑用コンデンサ１０１２が接続された構成からなる。インバータ１０１３は、例えば前述の実施例７において説明したインバータと同様であり、インバータ１０１３内の素子構成も同じである。図４５では、例えば前述の実施例７のようにＳｉＣパワーＭＩＳＦＥＴ１０１４で構成された回路図を示している。
【０１５３】
図４４に示した電子制御ユニット１０１０は、マイクロプロセッサと、記憶装置と、入出力ポートと、を備えており、３相モータ１００３のロータ位置を検出するセンサからの信号、またはバッテリ１００５の充放電値などを受信する。そして、インバータ１００４、昇圧コンバータ１００８およびリレー１００９を制御するための信号を出力する。
【０１５４】
このように、本実施例８によれば、インバータ１００４および昇圧コンバータ１００８に、前述の実施例６または実施例７において説明した３相モータシステムを用いることができる。また、３相モータ１００３およびインバータ１００４などからなる３相モータシステムに、前述の実施例６または実施例７において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化および省スペース化を図ることができる。
【０１５５】
なお、本実施例８では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ１００５が燃料電池スタックとなった燃料電池自動車にも、前述の実施例６または実施例７において説明した３相モータシステムを適用することができる。
【実施例９】
【０１５６】
前述の実施例６または実施例７において説明した電力変換装置（３相モータシステム）は、鉄道車両に用いることができる。
【０１５７】
本実施例９による鉄道車両について、図４６を用いて説明する。図４６は、本実施例９による鉄道車両に備わるコンバータおよびインバータの一例を示す回路図である。
【０１５８】
図４６に示すように、鉄道車両には、架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス１１０９を介して電圧が１．５ｋＶまで降圧され、コンバータ１１０７で交流から直流に変換される。さらに、キャパシタ１１０８を介してインバータ１１０２で直流から交流に変換されて、負荷１１０１である３相モータを駆動する。
【０１５９】
コンバータ１１０７内の素子構成は、前述の実施例６のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、または、前述の実施例７のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。図４６では、例えば前述の実施例７のようにＳｉＣパワーＭＩＳＦＥＴ１１０４単独で構成された回路図を示している。また、図４６では、前述の実施例６または実施例７において説明した制御回路は省略している。また、図４６中、符号ＲＴは線路、符号ＷＨは車輪を示す。
【０１６０】
このように、本実施例９によれば、コンバータ１１０７に、前述の実施例６または実施例７において説明した３相モータシステムを用いることができる。また、負荷１１０１、インバータ１１０２および制御回路からなる３相モータシステムに、前述の実施例６または実施例７において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、並びに床下部品の小型化および軽量化を図ることができる。
【０１６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６２】
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【符号の説明】
【０１６３】
１  半導体チップ
２  ソース配線用電極
３  フローティング・フィールド・リミッティング・リング
４  ガードリング
５  ゲート開口部
７  ソース開口部
８  ゲート配線用電極
１０  ＪＦＥＴ領域
１００  ＳｉＣエピタキシャル基板
１０１  エピタキシャル層
１０２  第１ボディ層
１０３  ソース領域
１０４  第２ボディ層
１０５  電流拡散層
１０６  トレンチ
１０７  ＳｉＣ基板
１０８  ドレイン領域
１０９  ボディ層電位固定領域
１１０  ゲート絶縁膜
１１１  ゲート電極
１１１Ａ  多結晶珪素膜
１１２  層間絶縁膜
１１３  金属シリサイド層
１１４  ソース配線用電極
１１５  金属シリサイド層
１１６  ドレイン配線用電極
１１７  フィールド酸化膜
１１８，１１８Ａ，１１９  電界緩和層
１２０，１２０Ａ，１２０Ｂ  高濃度領域
８０１  負荷
８０２  インバータ
８０３  制御回路
８０４  ＳｉＣパワーＭＩＳＦＥＴ
８０５  ダイオード
９０１  負荷
９０２  インバータ
９０３  制御回路
９０４  ＳｉＣパワーＭＩＳＦＥＴ
１００１ａ，１００１ｂ  駆動輪
１００２  駆動軸
１００３  ３相モータ
１００４  インバータ
１００５  バッテリ
１００６，１００７  電力ライン
１００８  昇圧コンバータ
１００９  リレー
１０１０  電子制御ユニット
１０１１  リアクトル
１０１２  平滑用コンデンサ
１０１３  インバータ
１０１４  ＳｉＣパワーＭＩＳＦＥＴ
１１０１  負荷
１１０２  インバータ
１１０４  ＳｉＣパワーＭＩＳＦＥＴ
１１０７  コンバータ
１１０８  キャパシタ
１１０９  トランス
ＣＮＴ  開口部
Ｍ１１〜Ｍ２０  マスク
ＯＷ  架線
ＰＧ  パンタグラフ
ＲＴ  線路
ＷＨ  車輪
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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