(57)【要約】【課題】スイッチによる排他的な切り替え制御をすることなく出力イネーブルの制御を実現できる、少なくともシリアルインターフェースおよび出力イネーブル機能を持つ発振回路、発振器、電子機器および移動体を提供する。【解決手段】発振素子（水晶振動子２６）を発振させて発振信号１２４を生成する発振回路１２であって、少なくとも周波数を含む発振信号１２４の特性を制御する特性制御データが入力されるとともに、発振信号の出力を制御する第１の出力制御信号が入力される第１の端子Ｔ７を備えている。【選択図】図１
2018170788.tif 000002
【特許請求の範囲】
【請求項１】
発振素子を発振させて発振信号を生成する発振回路であって、
少なくとも周波数を含む前記発振信号の特性を制御する特性制御データが入力されるとともに、前記発振信号の出力を制御する第１の出力制御信号が入力される第１の端子を備えている発振回路。
【請求項２】
前記発振信号の出力を制御する第２の出力制御信号が入力される第２の端子を備えている、請求項１に記載の発振回路。
【請求項３】
前記特性制御データおよび前記第１の出力制御信号が記憶される記憶部を含む、請求項１または２に記載の発振回路。
【請求項４】
前記記憶部に記憶された前記特性制御データおよび前記第１の出力制御信号に基づいて、前記発振信号の特性および前記発振信号の出力が制御される、請求項３に記載の発振回路。
【請求項５】
前記発振信号を生成する発振部と、
前記発振部から前記発振信号が入力される出力バッファーと、を含み、
前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記出力バッファーからの出力を停止させて、前記発振信号の出力を停止する、請求項１から４のいずれか１項に記載の発振回路。
【請求項６】
前記発振信号を生成する発振部と、
前記発振部から前記発振信号が入力される出力バッファーと、を含み、
前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記発振部の動作を停止させて、前記発振信号の出力を停止する、請求項１から４のいずれか１項に記載の発振回路。
【請求項７】
前記発振信号を出力する複数の出力端子を備え、
前記第１の出力制御信号は、複数ビットの値のデータであり、
前記複数ビットの値のそれぞれの値により、前記複数の出力端子からの前記発振信号の出力を独立に制御する、請求項１から６のいずれか１項に記載の発振回路。
【請求項８】
請求項１から７のいずれか１項に記載の発振回路と、
前記発振素子と、
を含む発振器。
【請求項９】
請求項１から７のいずれか１項に記載の発振回路、または請求項８に記載の発振器
を含む電子機器。
【請求項１０】
請求項１から７のいずれか１項に記載の発振回路、または請求項８に記載の発振器
を含む移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、発振器、電子機器および移動体に関する。
【背景技術】
【０００２】
近年、シリアルインターフェースを備えた発振器が用いられることがある。このような発振器では、発振器内のレジスターをシリアルインターフェースから入力される信号により操作することで、例えばＰＬＬ（phase locked loop）の逓倍数設定等を変更して出力周波数を変えるといった使い方が可能である。
【０００３】
このような発振器ではシリアルインターフェース用の端子が必要になるが、一般的に発振器は小型であることが求められている。例えば、特許文献１の発明は、水晶振動子の検査端子と発振器の機能端子とをスイッチで切り替えて兼用することで小型化を実現している。ここで、特許文献１の発明の実施形態において、機能端子はスタンバイ端子であるが、これは出力イネーブル端子と機能が同じで論理が逆の端子である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０１０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の発明では、兼用端子を切り替えるのにスイッチの制御が必要である。つまり、発振器の外部からスイッチを制御するための信号を与える必要があるので、スイッチ制御のための回路や配線を用意しなくてはならず、切り替えの処理が冗長になる、発振器を制御するための配線が増える等の問題がある。
【０００６】
本発明は、以上の事を鑑みてなされたものであり、本発明のいくつかの態様によれば、スイッチによる排他的な切り替え制御をすることなく出力イネーブルの制御（発振信号を出力するか否かの制御）を実現できる、少なくともシリアルインターフェースおよび出力イネーブル機能を持つ発振回路、発振器、電子機器および移動体を提供することができる。
【課題を解決するための手段】
【０００７】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。
【０００８】
［適用例１］
本適用例に係る発振回路は、発振素子を発振させて発振信号を生成する発振回路であって、少なくとも周波数を含む前記発振信号の特性を制御する特性制御データが入力されるとともに、前記発振信号の出力を制御する第１の出力制御信号が入力される第１の端子を備えている。
【０００９】
ここで、特性制御データは、発振信号の特性を制御するのに用いられるデータである。発振信号の特性は、周波数をはじめとして、例えば振幅、波形等も含まれる。本適用例に係る発振回路は、例えばＰＬＬを含む場合に、帰還ループの分周器の分周比、ＶＣＯ（Voltage-Controlled Oscillator：電圧制御発振器）の変換利得等を、特性制御データによって変更することで、発振信号の特性を制御してもよい。
【００１０】
本適用例に係る発振回路は、特性制御データが、シリアルデータによって第１の端子に入力されるので、パラレルデータが入力される場合と比較して端子数を少なくすることができる。そして、本適用例に係る発振回路は、第１の出力制御信号も、特性制御データと同じように第１の端子に入力される。このとき、スイッチで排他的な切り替え制御をすることをせずに、第１の出力制御信号に基づいて出力イネーブルの制御（発振信号を出力するか停止するかの制御）を実現できる。したがって、スイッチ制御のための回路や配線を必要とせず、切り替えの処理が冗長になる、発振器を制御するための配線が増えるといった問題も生じない。
【００１１】
また、本適用例に係る発振回路は、特性制御データと第１の出力制御信号とを同じシリアルデータで受け取り、同じ通信部の処理に集約させることができる。そのため、本適用例に係る発振回路は、特性制御データによる発振信号の特性の変更と、第１の出力制御信号に基づく発振信号の出力のタイミングの前後関係を容易に関連付けることが可能である。
【００１２】
［適用例２］
上記適用例に係る発振回路において、前記発振信号の出力を制御する第２の出力制御信号が入力される第２の端子を備えていてもよい。
【００１３】
本適用例に係る発振回路によれば、第２の端子を有しており、発振信号の出力を制御する第２の出力制御信号を第２の端子から受け取ることができる。このとき、第２の端子からの第２の出力制御信号は、第１の出力制御信号と同じように出力イネーブルの制御を実現できる。第１の出力制御信号を用いて出力イネーブルの制御を実現する場合と、第２の出力制御信号を用いて出力イネーブルの制御を実現する場合とでは、発振回路の外部から制御開始を指示してから発振信号が出力される（または出力が停止される）までの時間が異なる場合がある。
【００１４】
よって、本適用例に係る発振回路によれば、第１の出力制御信号と第２の出力制御信号とを使い分けることで、発振信号が出力される（または出力が停止される）までの時間も選択することができる。例えば、特性制御データが更新されている場合、第１の出力制御信号を用いるならば、少なくとも特性制御データの更新が完了するまで発振信号を出力（または発振信号の出力を停止）することはできない。しかし、第２の出力制御信号を用いるならば、特性制御データが更新されているか否かにかかわらず、直ちに発振信号を出力（または発振信号の出力を停止）することが可能である。
【００１５】
［適用例３］
上記適用例に係る発振回路において、前記特性制御データおよび前記第１の出力制御信号が記憶される記憶部を含んでもよい。
【００１６】
［適用例４］
上記適用例に係る発振回路において、前記記憶部に記憶された前記特性制御データおよび前記第１の出力制御信号に基づいて、前記発振信号の特性および前記発振信号の出力が制御されてもよい。
【００１７】
本適用例に係る発振回路によれば、特性制御データおよび第１の出力制御信号が記憶される記憶部（例えばレジスター等）を含む。また、記憶部の値に基づいて、発振信号の特性および発振信号の出力が制御される。特性制御データおよび第１の出力制御信号が記憶部の値として集約されるため、例えば発振回路の外部から記憶部を参照することで、発振信号の特性および出力状態を把握できる。そのため、例えば本適用例に係る発振回路を制
御するプログラムを簡略化することができる。
【００１８】
［適用例５］
上記適用例に係る発振回路において、前記発振信号を生成する発振部と、前記発振部から前記発振信号が入力される出力バッファーと、を含み、前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記出力バッファーからの出力を停止させて、前記発振信号の出力を停止してもよい。
【００１９】
本適用例に係る発振回路によれば、第１の出力制御信号の指示内容に従って、出力バッファーを制御する。具体的には、第１の端子に発振信号の出力の停止を指示する第１の出力制御信号が入力されて、出力バッファーから出力される信号を停止させて、発振信号の出力を停止させる。このとき、発振信号を生成する発振部は動作を継続しているため、再び発振信号の出力を指示された場合に、素早く発振信号の出力を再開することができる。
【００２０】
［適用例６］
上記適用例に係る発振回路において、前記発振信号を生成する発振部と、前記発振部から前記発振信号が入力される出力バッファーと、を含み、前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記発振部の動作を停止させて、前記発振信号の出力を停止してもよい。
【００２１】
本適用例に係る発振回路によれば、第１の出力制御信号の指示内容に従って、発振部の動作を制御する。具体的には、第１の端子に発振信号の出力の停止を指示する第１の出力制御信号が入力されて、例えば発振部への電源供給を行わないことで発振部の動作を停止させて、発振信号の出力を停止させる。発振信号を出力しない場合に、発振部の動作を停止させるので、消費電力を低減することができる。
【００２２】
［適用例７］
上記適用例に係る発振回路において、前記発振信号を出力する複数の出力端子を備え、前記第１の出力制御信号は、複数ビットの値のデータであり、前記複数ビットの値のそれぞれの値により、前記複数の出力端子からの前記発振信号の出力を独立に制御してもよい。
【００２３】
本適用例に係る発振回路によれば、第１の出力制御信号はシリアルデータであるので、そのデータサイズによらず第１の端子だけで受け取ることができる。よって、発振信号を出力する複数の出力端子を含む場合、入力端子（例えば、上記の第２の端子）の数を増やさずに、複数の出力端子から発振信号を出力するか出力を停止するかを第１の出力制御信号で独立に制御することが可能である。なお、発振信号を出力するとは、発振信号をそのまま出力するだけでなく、所定の変換を行って（例えば差動出力に変換して）出力することも含む。「複数ビットの値」とは２ビット以上の値であり、「複数ビットの値のそれぞれの値」とは各ビットの値である。
【００２４】
［適用例８］
本適用例に係る発振器は、前記適用例に係る発振回路と、前記発振素子と、を含む。
【００２５】
［適用例９］
本適用例に係る電子機器は、前記適用例に係る発振回路、または前記適用例に係る発振器を含む。
【００２６】
［適用例１０］
本適用例に係る移動体は、前記適用例に係る発振回路、または前記適用例に係る発振器
を含む。
【００２７】
本適用例に係る発振器、電子機器、移動体によれば、特性制御データおよび第１の出力制御信号が第１の端子に入力される発振回路を含む。そのため、スイッチで排他的な切り替え制御をすることをせずに、第１の出力制御信号に基づいて出力イネーブルの制御を実現できる。また、特性制御データによる発振信号の特性の変更と、第１の出力制御信号に基づく発振信号の出力のタイミングの前後関係を容易に関連付けることが可能であり、制御プログラムを簡略化することができる。
【図面の簡単な説明】
【００２８】
【図１】第１実施形態の発振回路を含む発振器のブロック図。
【図２】図２（Ａ）は従来例の発振回路を含む発振器の外観図、図２（Ｂ）は第１実施形態の発振回路を含む発振器の外観図。
【図３】第２実施形態の発振回路を含む発振器のブロック図。
【図４】図４（Ａ）は第２実施形態の発振回路を含む発振器の外観図、図４（Ｂ）は第２実施形態の発振回路を含む発振器の別の外観図。
【図５】第３実施形態の発振回路を含む発振器のブロック図。
【図６】第３実施形態の発振回路を含む発振器の外観図。
【図７】図７（Ａ）、図７（Ｂ）は１線式シリアル通信が可能な場合の発振器の外観図。
【図８】従来例の発振回路を含む発振器のブロック図。
【図９】電子機器の機能ブロック図。
【図１０】電子機器の外観の一例を示す図。
【図１１】移動体の一例を示す図。
【図１２】整数分周ＰＬＬを用いた発振回路の構成例を示す図。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３０】
１．発振回路、発振器
１．１．第１実施形態
１．１．１．全体構成について
図１は、第１実施形態の発振回路１２を含む発振器２００のブロック図である。発振回路１２は、発振素子を発振させて発振信号１２４を生成する発振部２２０と、発振部２２０から発振信号１２４が入力されて所定の出力形式に変換して出力する出力制御部２２１と、外部からシリアルデータが入力される通信部２２２と、入力されたシリアルデータによって外部からデータ内容が更新可能なレジスターを含む記憶部２２３と、を含む。なお、記憶部２２３は外部からデータ内容が更新可能なものであれば、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリーなどの書き換え可能な種々の公知の不揮発性メモリーで構成されていてもよいし、不揮発性メモリーとレジスターとを含んで構成されていてもよい。
【００３１】
本実施形態では、発振素子としてはＡＴカットの水晶振動子２６を用いているが、これに限定されるものではなく、例えばＳＣカットの水晶振動子、音叉型水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
【００３２】
発振回路１２は発振器２００の一部を構成する。発振器としては、ＴＣＸＯ（temperat
ure compensated crystal oscillator：温度補償型発振器）、ＶＣＸＯ（voltage-controlled crystal oscillator：電圧制御型発振器）、ＯＣＸＯ（oven-controlled crystal oscillator：恒温型発振器）といった圧電発振器（水晶発振器等）や、ＳＡＷ発振器、シリコン発振器、原子発振器等が挙げられる。本実施形態では、発振回路１２が、特に温度補償等を行わない水晶発振器であるＳＰＸＯ（Simple Packaged Crystal Oscillator）の一部を構成するとして説明する。このとき、発振器２００と発振回路１２の構成要素の違いは水晶振動子２６だけであるため、以下では特に断ることなく、発振器２００についての説明をもって、発振回路１２の説明とすることがある。
【００３３】
図１のように、発振回路１２は集積回路（Integrated Circuit、ＩＣ）化されて、水晶振動子２６と接続するための端子Ｔ１、Ｔ２を備えていてもよい。ここで、端子Ｔ１側の入力信号をＸＩ、端子Ｔ２側の出力信号をＸＯとする。発振回路１２は、発振信号１２４を差動出力するための端子Ｔ３、Ｔ４を備えていてもよい。ここで、端子Ｔ３側の非反転出力信号をＯＵＴＰ、端子Ｔ４側の反転出力信号をＯＵＴＮとする。発振回路１２は、それぞれ電源電圧ＶＣＣ、接地電圧ＧＮＤを供給するための端子Ｔ５、Ｔ６を備えていてもよい。発振回路１２は、２線式のシリアルインターフェースの端子Ｔ７、Ｔ８を備えていてもよい。本実施形態ではシリアルインターフェースの方式としてＩ２Ｃ（Inter-Integrated Circuit）を用いており、端子Ｔ７側のシリアルデータをＳＤＡ、端子Ｔ８側のシリアルクロックをＳＣＬとする。また、発振回路１２は、発振信号１２４を差動出力させるか否かを制御する第２の出力制御信号ＯＥ２を受け取るための端子Ｔ９を備えていてもよい。
【００３４】
なお、発振回路１２は水晶振動子２６を含めて一体化されて、パッケージングされた発振器２００を構成してもよい。このとき、水晶振動子２６と接続される端子Ｔ１、Ｔ２以外の端子Ｔ３〜Ｔ９は、そのまま発振器２００の端子として用いられてもよい。また、２線式のシリアルインターフェースではなく、例えばＳＰＩ（Serial Peripheral Interface）といった３線式のシリアルインターフェースが用いられてもよいし、例えば１−ＷＩＲＥ（登録商標）といった１線式のシリアルインターフェースが用いられてもよい。また、本実施形態では、発振信号１２４を差動出力しているが、シングルエンド出力であってもよい。
【００３５】
１．１．２．発振部について
発振部２２０は、水晶振動子２６を発振させて基発振信号１２２（発振信号１２４の基となる信号）を生成するメイン回路部と、フラクショナルＮ−ＰＬＬ（図１のｆｐｌｌ）と、デルタシグマ変調器１２２０と、フラクショナルＮ−ＰＬＬから受け取った信号を分周して発振信号１２４として出力する出力分周器ＯＤを含む。
【００３６】
メイン回路部は、アナログ反転増幅器として機能する帰還抵抗２８を備えたインバーター２４と、発振安定化容量４３、４４と、振幅制限抵抗２９とが、図１のように接続されて構成されている。インバーター２４の入力側、出力側は、それぞれ端子Ｔ１、Ｔ２を介して水晶振動子２６と接続されており、水晶振動子２６を発振させて基発振信号１２２を生成する。
【００３７】
フラクショナルＮ−ＰＬＬ（図１のｆｐｌｌ）は、ＶＣＯ１２１４の出力を分周する分周器１２１５の分周比を切り替えることにより、平均的には整数ＮＩＮＴとＮＩＮＴ＋１との間の小数である分周比を実現するＰＬＬである。フラクショナルＮ−ＰＬＬはＰＦＤ１２１１（Phase Frequency Detector：位相周波数比較器）、ＣＰ１２１２（Charge Pump：チャージポンプ）、ＬＰＦ１２１３（Low-pass filter：ローパスフィルター）、ＶＣＯ１２１４、分周器１２１５を含む。また、デルタシグマ変調器１２２０は、分周器１２１５の分周比の切り替えを指示する信号を生成する。
【００３８】
ＰＦＤ１２１１は、基準信号として基発振信号１２２を受け取り、分周器１２１５から受け取る帰還信号との位相差を検出し、位相差に応じてＵＰ信号、ＤＯＷＮ信号を出力する。ＣＰ１２１２は、ＵＰ信号、ＤＯＷＮ信号に応じた値の電流を出力する。ＬＰＦ１２１３は、その電流から高周波雑音成分を取り除き、電圧に変換する事でＶＣＯ１２１４を制御する。ＶＣＯ１２１４はＬＰＦ１２１３から出力される制御用電圧に応じて出力周波数を変化させる。分周器１２１５はＶＣＯ１２１４の出力信号を分周してＰＦＤ１２１１へ帰還信号として出力する。
【００３９】
デルタシグマ変調器１２２０は、分周比の設定により、分周器１２１５における分周比を、ＮＩＮＴとＮＩＮＴ＋１とで時間的に切り替える。基準信号（基発振信号１２２）の周波数をＦＲＥＦ、分周比の整数部分をＮＩＮＴ、分数部分（小数点以下の部分）をＮＦＲＡＣ／２ｍとすると、ＶＣＯ１２１４の出力信号の周波数ＦＶＣＯは、以下の式（１）で表される。
【００４０】
【数１】
2018170788.tif 000003
なお、“ｍ”はＮＦＲＡＣのビット数であり、ＮＦＲＡＣ／２ｍは１未満の値となる。例えば、ＮＦＲＡＣは２４ビット（ｍ＝２４）の値であってもよい。また、ＮＩＮＴは例えば６ビットの値であってもよい。
【００４１】
また、デルタシグマ変調器１２２０を用いることによって、非周期的に分周比を切り替えることができるため、切り替えの周期に応じた固有のスプリアスであるフラクショナルスプリアスが生じ難いという利点がある。なお、デルタシグマ変調器１２２０に代えてアキュムレータを用いるアキュムレータ型のフラクショナルＮ−ＰＬＬが使用されてもよい。
【００４２】
出力分周器ＯＤは、フラクショナルＮ−ＰＬＬから受け取った信号を分周して発振信号１２４として出力する。出力分周器ＯＤの分周比をＯＤＩＶとすると、発振信号１２４の周波数ＦＯは、以下の式（２）で表される。
【００４３】
【数２】
2018170788.tif 000004
【００４４】
１．１．３．通信部および記憶部について
上記のように、発振信号１２４の周波数ＦＯは、式（２）のパラメーターであるＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶによって変化させることができる。このことは、発振回路１２で様々な周波数の発振信号１２４を生成することを可能にし、ユーザーにとって使い勝手のよい発振回路１２を提供する。ここで、端子の数を大きく増加させることなく、これらのパラメーターを更新するために、本実施形態の発振回路１２ではシリアルインターフェースの方式として２線式のシリアル通信であるＩ２Ｃを用いる。
【００４５】
通信部２２２は、受け取ったシリアルデータをパラレルに変換し、また、発振回路１２から出力するデータをシリアルデータに変換する。図１のように、通信部２２２は式（２）のパラメーターを受け取ると、記憶部２２３に出力し、パラメーターを更新する。記憶
部２２３には、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶのそれぞれを記憶するレジスターが含まれており、そのレジスターの値を更新することがパラメーターを更新することになる。
【００４６】
例えば、デルタシグマ変調器１２２０は、ＮＩＮＴおよびＮＦＲＡＣを記憶したレジスターの値を内部信号１２６として受け取ることで分周比の設定を把握し、分周器１２１５における分周比をＮＩＮＴとＮＩＮＴ＋１とで時間的に切り替える。また、例えば出力分周器ＯＤは、ＯＤＩＶを記憶したレジスターの値を内部信号１２７として受け取り、フラクショナルＮ−ＰＬＬから受け取った信号を分周して発振信号１２４を生成する。
【００４７】
なお、発振信号１２４の特性としては、周波数ＦＯ以外にも例えば振幅、波形等が挙げられ、これらの特性を変更できるパラメーターが記憶部２２３でレジスターに記憶されてもよい。例えば、記憶部２２３は、ＶＣＯ（Voltage-Controlled Oscillator：電圧制御発振器）の変換利得を定めるパラメーターを記憶するレジスターを含んでいてもよい。ここで、シリアルデータＳＤＡのうち、このような発振信号１２４の特性を制御するのに用いられるパラメーターを、後述する第１の出力制御信号ＯＥ１と区別して特性制御データと呼ぶ。
【００４８】
１．１．４．出力制御部について
出力制御部２２１は、発振信号１２４を出力バッファーＯＢＵＦによって差動信号に変換して出力する。本実施形態の発振回路１２は、端子Ｔ３から非反転出力信号ＯＵＴＰを、端子Ｔ４から反転出力信号ＯＵＴＮを出力する。そして、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力するか否かは、出力イネーブル信号ＯＥＦで制御される。本実施形態の発振回路１２では、出力イネーブル信号ＯＥＦがハイレベル（“１”）の場合に非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力し、出力イネーブル信号ＯＥＦがローレベル（“０”）の場合に非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力しない。例えば、発振信号１２４の振幅が十分に大きくなっておらず不安定な状態では、出力イネーブル信号ＯＥＦを“０”にして、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力されない、すなわち非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を停止させるように制御することができる。
【００４９】
出力制御部２２１は、第１の出力制御信号ＯＥ１と第２の出力制御信号ＯＥ２とを受け取るＯＲ回路の出力を出力イネーブル信号ＯＥＦとする。図１のように、第２の出力制御信号ＯＥ２は、端子Ｔ９（本発明の第２の端子に対応）から入力される信号である。一方、第１の出力制御信号ＯＥ１は、特性制御データと同じようにシリアルデータＳＤＡとして端子Ｔ７（本発明の第１の端子に対応）から入力されて、記憶部２２３のレジスターに記憶された信号である。第１の出力制御信号ＯＥ１および第２の出力制御信号ＯＥ２の少なくとも一方が“１”の場合、出力イネーブル信号ＯＥＦが“１”となり、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力される。
【００５０】
ここで、比較のために従来例の発振回路１０１２について説明する。図８は、従来例の発振回路１０１２を含む発振器１２００のブロック図である。なお、図１と同じ要素には同じ符号を付しており説明を省略する。
【００５１】
図８のように、従来例の発振回路１０１２では、端子Ｔ９から入力される第２の出力制御信号ＯＥ２が、バッファーを介して、そのまま出力イネーブル信号ＯＥＦとなる。発振回路１０１２の外部で、第２の出力制御信号ＯＥ２を、例えば“０”から“１”へと変化させると、直ちに非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力される。つまり、遅延の少ない出力制御が可能である。
【００５２】
しかし、従来例の発振回路１０１２では、出力イネーブル信号ＯＥＦ（すなわち、第２
の出力制御信号ＯＥ２）とＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶといったパラメーターとは互いに無関係に設定される。そのため、例えば、ＮＦＲＡＣを更新し、更新したＮＦＲＡＣに従う周波数の非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力したい場合、第２の出力制御信号ＯＥ２を“０”から“１”へと変化させるタイミングをＮＦＲＡＣの更新に合わせて調整する（遅延させる）必要がある。例えば、ＮＦＲＡＣの更新と、第２の出力制御信号ＯＥ２の“０”から“１”への変化を同時に行った場合、更新前のＮＦＲＡＣに従った周波数の非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力されてしまう可能性があるからである。しかし、第２の出力制御信号ＯＥ２と特性制御データは、入力される端子も異なり、制御プログラム自体が別々であることが予想される。そのため、これらを関連づけてタイミングを合わせることは一般に困難である。また、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶといったパラメーターの更新がない場合には第２の出力制御信号ＯＥ２が変化するタイミングを遅延させなくてもよい。そのため、従来例の第２の出力制御信号ＯＥ２の制御は、常に特性制御データの更新状況を把握して場合分けを行う必要があり、制御が複雑になるとの問題がある。
【００５３】
ここで、再び図１を参照すると、本実施形態の発振回路１２は、第１の出力制御信号ＯＥ１によって出力バッファーＯＢＵＦを制御可能である。第１の出力制御信号ＯＥ１は、特性制御データと同じようにシリアルデータＳＤＡとして端子Ｔ７から入力されて、記憶部２２３のレジスターに記憶される信号である。そのため、本実施形態の発振回路１２では、特性制御データと同じプログラムを用いて第１の出力制御信号ＯＥ１の値を変更することが可能である。このことは、特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力のタイミングの前後関係を容易に関連付けることを可能にし、従来例の発振回路１０１２における問題を解決するものである。また、特性制御データによる発振信号１２４の特性の変更時には、発振部２２０の動作が不安定になるため、例えば、発振信号１２４の振幅が過大になったり、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが異常発振を起こして周波数が大幅にずれてしまう可能性がある。本実施形態では、特性制御データによる発振信号１２４の特性の変更時に、第１の出力制御信号ＯＥ１が“０”である場合には、出力イネーブル信号ＯＥＦを“０”にして、出力バッファーＯＢＵＦの動作を停止させることで非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を停止させたあとで、特性制御データによる発振信号１２４の特性の変更を行うことができるので、例えば発振器２００と接続されている外部機器に過大な振幅の信号や周波数のずれた信号を出すことを防止でき、発振器２００を搭載した電子機器の誤動作を低減したり、電子機器の信頼性を上げることができる。
【００５４】
なお、本実施形態の発振回路１２は、第２の出力制御信号ＯＥ２に基づいて非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力させることも可能である。そのため、本実施形態の発振回路１２は、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶといったパラメーターの更新を伴わない場合には、第２の出力制御信号ＯＥ２を用いることで、直ちに非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力することが可能である。
【００５５】
図２（Ａ）は、従来例の発振回路１０１２を含む発振器１２００の外観図である。発振器１２００は、１番から８番までの端子を有する。１番の端子には発振回路１０１２の端子Ｔ９が割り当てられ、第２の出力制御信号ＯＥ２が入力される。２番の端子はＮＣ（Non Connection）ピンである。３番、６番の端子には、それぞれ発振回路１０１２の端子Ｔ６、Ｔ５が割り当てられ、それぞれ接地電圧ＧＮＤ、電源電圧ＶＣＣが供給される。４番、５番の端子には、それぞれ発振回路１０１２の端子Ｔ３、Ｔ４が割り当てられ、それぞれ非反転出力信号ＯＵＴＰ、反転出力信号ＯＵＴＮが出力される。７番、８番の端子には、それぞれ発振回路１０１２の端子Ｔ７、Ｔ８が割り当てられ、それぞれＩ２ＣバスのシリアルデータＳＤＡ、シリアルクロックＳＣＬとして用いられる。発振器１２００では、
発振器１２００の内部で出力イネーブル信号ＯＥＦとして使用される第２の出力制御信号ＯＥ２を、１番の端子から入力する必要がある。なお、発振回路１０１２の端子Ｔ１、Ｔ２は水晶振動子２６と接続されており、発振器１２００の内部に閉じている。
【００５６】
図２（Ｂ）は本実施形態の発振回路１２を含む発振器２００の外観図である。なお、図２（Ａ）と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２では、従来例の発振回路１０１２とは異なり、特性制御データと同じ端子Ｔ７から第１の出力制御信号ＯＥ１を入力して非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を制御することができる。
【００５７】
そのため、第２の出力制御信号ＯＥ２は必要に応じて使用されればよく、使用されなくてもよい。そこで、第２の出力制御信号ＯＥ２を、発振回路１２の内部でプルアップ（またはプルダウン）することで、図２（Ｂ）のように１番の端子（発振回路１２の端子Ｔ９が割り当てられる）をＮＣピンとすることができる。このとき、発振器２００が実装される基板上で１番の端子を配線する必要がないため、従来例の発振回路１０１２を含む発振器１２００と比べて、ユーザーにとって使い勝手のよい発振器２００を実現できる。
【００５８】
以上のように、本実施形態の発振回路１２、および発振回路１２を含む発振器２００は、シリアルインターフェースを有し、シリアルインターフェースに入力されるシリアルデータである第１の出力制御信号ＯＥ１に基づいて、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を制御可能であって、スイッチによる排他的な切り替え制御をすることなく出力イネーブル信号ＯＥＦの制御を行う。このとき、シリアルインターフェースに入力されるシリアルデータである特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力のタイミングの前後関係を容易に関連付けることが可能である。また、従来からの第２の出力制御信号ＯＥ２が割り当てられる端子については、ＮＣピンとすることも可能である。
【００５９】
１．２．第２実施形態
図３は、第２実施形態の発振回路１２を含む発振器２００のブロック図である。図１と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第１実施形態の発振回路１２と異なり、第１の出力制御信号ＯＥ１によって、水晶振動子２６を発振させて基発振信号１２２を生成するメイン回路部の動作を制御する。図３では出力イネーブル信号ＯＥＦ（図１参照）の表記を省略しているが、本実施形態の発振回路１２の出力バッファーＯＢＵＦはイネーブル状態である。なお、出力バッファーＯＢＵＦについて、イネーブル状態とは非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力される状態であり、ディスエーブル状態とは非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮが出力されない状態である。
【００６０】
本実施形態の発振回路１２は、第１の出力制御信号ＯＥ１を記憶する記憶部２２３のレジスターの値が“０”の場合、増幅器として機能するインバーター２４へのレギュレーター電圧Ｖｒｅｇの供給を停止する。このとき、メイン回路部は、水晶振動子２６を発振させず、基発振信号１２２を生成しない。そのため、発振回路１２は、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力しないことになる。
【００６１】
ここで、第１実施形態の発振回路１２は、第１の出力制御信号ＯＥ１が“０”であっても、メイン回路部を停止させることはなかった。そのため、第１の出力制御信号ＯＥ１が“１”に変化した場合に、直ちに非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮを出力することができる一方で、常にメイン回路部で電力を消費していた。本実施形態の発振回路１２は、第１の出力制御信号ＯＥ１が“０”の場合に、メイン回路部を停止させる
ので消費電力を低減することが可能である。本実施形態の発振回路１２は、基発振信号１２２とレジスターに記憶された第１の出力制御信号ＯＥ１とが入力される２入力のＡＮＤ回路ａ１を含む。そして、ＰＦＤ１２１１は、基準信号としてＡＮＤ回路ａ１の出力を受け取る。ＡＮＤ回路ａ１を含むことで、第１の出力制御信号ＯＥ１を記憶する記憶部２２３のレジスターの値が“０”の場合でも、ＰＦＤ１２１１の入力が不定になることを防止できる。また、本実施形態の発振回路１２は、発振信号１２４とレジスターに記憶された第１の出力制御信号ＯＥ１とが入力される２入力のＡＮＤ回路ａ２を含む。そして、出力バッファーＯＢＵＦはＡＮＤ回路ａ２の出力を差動出力に変換する。ＡＮＤ回路ａ２を含むことで、第１の出力制御信号ＯＥ１を記憶する記憶部２２３のレジスターの値が“０”の場合でも、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの値が一意に決まるのでユーザーにとって扱いやすい発振回路１２となる。なお、別の実施形態として、第１の出力制御信号ＯＥ１を出力イネーブル信号ＯＥＦとして併用してもよい。つまり、第１の出力制御信号ＯＥ１が“０”の場合に、メイン回路部を停止するとともに、出力バッファーＯＢＵＦをディスエーブル状態にしてもよい。
【００６２】
また、本実施形態の発振回路１２は、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力制御を第１の出力制御信号ＯＥ１のみで行う。つまり、第１実施形態の発振回路１２とは異なり、第２の出力制御信号ＯＥ２を用いない。そのため、第２の出力制御信号ＯＥ２に必要であった端子（図１の端子Ｔ９）を省略でき、端子数を減らすことでサイズの小さい発振回路１２を実現できる。また、第２の出力制御信号ＯＥ２に割り当てられていた端子を、別の用途に使用することも可能である。
【００６３】
図４（Ａ）、図４（Ｂ）は本実施形態の発振回路１２を含む発振器２００の外観を例示する図である。なお、図１〜図３と同じ要素については同じ符号を付しており説明を省略する。図４（Ａ）は１番から６番までの端子を有する６ピンのパッケージを用いる発振器２００の外観図である。第１実施形態の発振回路１２を含む発振器２００（図２（Ｂ）参照）では８ピンのパッケージを用いていたが、本実施形態では第２の出力制御信号ＯＥ２に割り当てられていた端子を省略できるので、図２（Ｂ）のＮＣピンとともに省略することで、６ピンのパッケージを用いることができる。そのため、発振器２００の小型化が可能であり、ワイヤボンディングの数を減らせることによる信頼性の向上とコスト削減の効果もある。
【００６４】
また、図４（Ｂ）は１番から８番までの端子を有する８ピンのパッケージを用いる発振器２００の外観図である。この例では、パッケージのピン数の削減をするのではなく、電源を強化している。つまり、電源電圧ＶＣＣ、接地電圧ＧＮＤを供給するための端子が２つではなく、１番〜３番および６番の端子の４つになっている。例えば、電源電圧ＶＣＣを１番の端子および６番の端子に供給して電源を強化することができる。ここで、これらの端子を発振器２００が実装される基板のレイアウトに合わせて選択的に使用することも可能である。例えば、ある基板では長い配線が不要であるように１番の端子を選択して（１番の端子だけに）電源電圧ＶＣＣを供給し、別の基板では６番の端子を選択して（６番の端子だけに）電源電圧ＶＣＣを供給するような使い方が可能である。つまり、図４（Ｂ）の発振器２００は、電源の端子を選択使用することが可能であるため、ユーザーにとっても使い勝手がよい。
【００６５】
以上のように、本実施形態の発振回路１２、および発振回路１２を含む発振器２００は、シリアルインターフェースを有し、シリアルインターフェースに入力されるシリアルデータである第１の出力制御信号ＯＥ１に基づいて、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を制御可能であって、スイッチによる排他的な切り替え制御をすることなく出力イネーブル信号ＯＥＦの制御を行う。このとき、シリアルインターフェースに入力されるシリアルデータである特性制御データによる発振信号１２４の特性の変更と
、第１の出力制御信号ＯＥ１に基づく非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力のタイミングの前後関係を容易に関連付けることが可能である。また、第２の出力制御信号ＯＥ２を用いないため、その端子を省略すれば小型化が可能であり、その端子を他の用途に割り当てれば性能や使い勝手を向上させることができる。
【００６６】
１．３．第３実施形態
図５は、第３実施形態の発振回路１２を含む発振器２００のブロック図である。図１、図３と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第１実施形態の発振回路１２と異なり、独立に制御可能な複数の出力バッファーＯＢＵＦ１、ＯＢＵＦ２を含む。このとき、従来例の発振回路１０１２（図８参照）のように、第２の出力制御信号ＯＥ２によって複数の出力バッファーＯＢＵＦ１、ＯＢＵＦ２を独立に制御しようとすると、複数の端子が必要になる。しかし、本実施形態の発振回路１２は、第１の出力制御信号ＯＥ１を用いることで、端子数を増やさずに、複数の出力バッファーＯＢＵＦ１、ＯＢＵＦ２を独立に制御できる。
【００６７】
図５のように、出力制御部２２１は出力バッファーＯＢＵＦ１および出力バッファーＯＢＵＦ２を含む。出力バッファーＯＢＵＦ１は、出力イネーブル信号ＯＥＦ１が“１”の場合に非反転出力信号ＯＵＴＰ１および反転出力信号ＯＵＴＮ１を出力し、出力イネーブル信号ＯＥＦ１が“０”の場合に非反転出力信号ＯＵＴＰ１および反転出力信号ＯＵＴＮ１を出力しない。また、出力バッファーＯＢＵＦ２は、出力イネーブル信号ＯＥＦ２が“１”の場合に非反転出力信号ＯＵＴＰ２および反転出力信号ＯＵＴＮ２を出力し、出力イネーブル信号ＯＥＦ２が“０”の場合に非反転出力信号ＯＵＴＰ２および反転出力信号ＯＵＴＮ２を出力しない。
【００６８】
なお、本実施形態では出力バッファーの数は２つであるが、これに限るものではなく、例えば３つ以上であってもよい。また、本実施形態では複数の出力バッファーへ入力される信号は同じであり、具体的には発振部２２０からの発振信号１２４であるが、それぞれに異なる信号が入力されてもよい。例えば、別の実施形態の発振回路１２として、出力バッファーＯＢＵＦ１へ入力される信号を生成する発振部２２０と、出力バッファーＯＢＵＦ２へ入力される信号を生成する別の発振部２２０とを含む構成もあり得る。
【００６９】
記憶部２２３は、複数の出力イネーブル信号に対応する複数ビットのレジスターを含む。本実施形態では、レジスターＯＥ１１に記憶された値が出力イネーブル信号ＯＥＦ１となり、レジスターＯＥ１２に記憶された値が出力イネーブル信号ＯＥＦ２となる。このとき、レジスターＯＥ１１、レジスターＯＥ１２はそれぞれ１ビットであり、第１の出力制御信号ＯＥ１はこれら２ビットの値（本発明の複数ビットの値に対応）を含む信号である。第１の出力制御信号ＯＥ１はシリアルデータＳＤＡとして端子Ｔ７から入力されるので、複数ビットの値を含んでいても発振回路１２の端子数を増加させるものではない。つまり、本実施形態の発振回路１２は、第１の出力制御信号ＯＥ１を用いることで、端子数を増やさずに、複数の出力バッファーＯＢＵＦ１、ＯＢＵＦ２を独立に制御できる。例えば、第１の出力制御信号ＯＥ１が２ビットの値“０１”を含み、レジスターＯＥ１１に“０”が、レジスターＯＥ１２に“１”が記憶されたとする。このとき、出力バッファーＯＢＵＦ１はディスエーブル状態であるが、出力バッファーＯＢＵＦ２についてはイネーブル状態となる。
【００７０】
図６は本実施形態の発振回路１２を含む発振器２００の外観を例示する図である。なお、図１〜図５と同じ要素については同じ符号を付しており説明を省略する。図６は１番から８番までの端子を有する８ピンのパッケージを用いる発振器２００の外観図である。第１実施形態の発振回路１２を含む発振器２００（図２（Ｂ）参照）と比較すると、本実施形態では第２の出力制御信号ＯＥ２に割り当てられていた端子を省略できるので、ＮＣピ
ン（図２（Ｂ）参照）と合わせて２つの端子を他の用途に割り当てることが可能である。そこで、１番の端子と２番の端子を、２つめの出力バッファーＯＢＵＦ２からの差動出力信号（反転出力信号ＯＵＴＮ２、非反転出力信号ＯＵＴＰ２）に割り当てて、８ピンのパッケージで２組の差動出力を行う発振器２００を実現できる。
【００７１】
以上のように、本実施形態の発振回路１２、および発振回路１２を含む発振器２００は、シリアルインターフェースを有し、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を制御可能であって、スイッチによる排他的な切り替え制御をすることなく出力イネーブル信号ＯＥＦの制御を行う。このとき、特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力のタイミングの前後関係を容易に関連付けることが可能である。また、第２の出力制御信号ＯＥ２を用いないため、端子数を増やすことなく、複数の出力バッファーＯＢＵＦ１、ＯＢＵＦ２を独立に制御できる。また、従来例で第２の出力制御信号ＯＥ２に割り当てられていた端子を出力端子として用いることで、少ない端子数のパッケージで複数の出力を備える発振器２００を実現できる。
【００７２】
１．４．変形例
第１〜第３実施形態の発振回路１２、および発振回路１２を含む発振器２００では、２線式のシリアルインターフェース（具体的にはＩ２Ｃ）を用いていたが、これを１線式のシリアルインターフェースにすることで、さらに１端子を削減して小型化が可能になる。１線式のシリアルインターフェースとしては、例えば１−ＷＩＲＥ（登録商標）を用いることが可能である。
【００７３】
図７（Ａ）、図７（Ｂ）は、１線式のシリアルインターフェースを用いた場合の発振器２００の外観の例を表す図である。なお、図１〜図６と同じ要素については同じ符号を付しており説明を省略する。図７（Ａ）は１番から６番までの端子を有する６ピンのパッケージを用いる発振器２００の外観図である。例えば図４（Ａ）の発振器２００と比較すると、２番の端子（図７（Ａ）の１ＷＳ）だけでシリアル通信が可能であるため、１番目の端子に別の機能を割り当てることが可能である。例えば、図７（Ａ）の発振器２００が制御電圧ＶＣによって発振信号１２４の周波数調整が可能である場合、制御電圧ＶＣを１番目の端子に割り当てることが可能である。よって、図４（Ａ）の発振器２００と比べると、本変形例では、さらに機能を追加することができる。
【００７４】
また、図７（Ｂ）は１番から４番までの端子を有する４ピンのパッケージを用いる発振器２００の外観図である。発振器２００が差動出力でなく、シングルエンド出力ＯＵＴを用いる場合、４つの端子だけでシリアル通信も備えた小型の発振器２００を実現できる。
【００７５】
２．電子機器
本実施形態の電子機器３００について、図９〜図１０を用いて説明する。なお、図１〜図８と同じ要素については同じ番号、符号を付しており説明を省略する。
【００７６】
図９は、電子機器３００の機能ブロック図である。電子機器３００は、発振回路１２と水晶振動子２６とを含む発振器２００、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、電子機器３００は、図９の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
【００７７】
発振器２００は、クロックパルスをＣＰＵ３２０だけでなく各部に供給する（図示は省略）。なお、発振器２００は、発振回路１２と水晶振動子２６とが一体化されてパッケー
ジングされた発振器であってもよい。
【００７８】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振回路１２が出力するクロックパルスを用いて各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。
【００７９】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【００８０】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【００８１】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【００８２】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【００８３】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。
【００８４】
そして、音出力部３８０は、スピーカー等の音を出力する装置である。
【００８５】
上記の通り、発振器２００が含む発振回路１２は、クロックパルスとして発振信号１２４を生成し、スイッチで排他的な切り替え制御をすることをせずに、第１の出力制御信号ＯＥ１に基づいて出力イネーブルの制御を実現できる。また、特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく発振信号１２４の出力のタイミングの前後関係を容易に関連付けることが可能であり、制御プログラム（例えばＣＰＵ３２０が実行する）を簡略化することができる。
【００８６】
電子機器３００としては種々のものが考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【００８７】
図１０は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、発振回路１
２を含むことで、スイッチで排他的な切り替え制御をすることをせずに、第１の出力制御信号ＯＥ１に基づいて出力イネーブルの制御を実現できる。また、特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく発振信号１２４の出力のタイミングの前後関係を容易に関連付けることが可能であり、制御プログラムを簡略化することができる。
【００８８】
３．移動体
本実施形態の移動体４００について、図１１を用いて説明する。図１１は、本実施形態の移動体４００の一例を示す図（上面図）である。図１１に示す移動体４００は、発振回路４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０、４３０、４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体４００は、図１１の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
【００８９】
発振回路４１０は、上記の発振回路１２に対応し、不図示の水晶振動子２６と接続されて使用されるが、発振器２００に置き換えてもよい。その他の構成要素の詳細な説明は省略するが、移動体４００の移動に必要な制御を行うため高い信頼性が要求される。例えば、バッテリー４５０の他に、バックアップ用バッテリー４６０を備えることで信頼性を高めている。
【００９０】
発振回路４１０が出力するクロックパルスについても、不安定な場合には確実に出力を停止する必要がある。発振回路４１０は、発振回路１２を含むことで、スイッチで排他的な切り替え制御をすることをせずに、第１の出力制御信号ＯＥ１に基づいて出力イネーブルの制御を実現できる。また、特性制御データによる発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく発振信号１２４の出力のタイミングの前後関係を容易に関連付けることが可能である。
【００９１】
このような移動体４００としては種々のものが考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【００９２】
４．その他
本発明は、上記の実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。
【００９３】
例えば、図１２は、第１実施形態の発振回路１２で、フラクショナルＮ−ＰＬＬ（図１のｆｐｌｌ）を整数分周ＰＬＬ（図１２のｐｌｌ）に置き換えた構成を示す図である。整数分周ＰＬＬは、整数分周する分周器１２１５Ａを含み、デルタシグマ変調器１２２０は不要である。よって、第１実施形態と異なり、記憶部２２３はＮＩＮＴおよびＮＦＲＡＣを記憶するレジスターを含まない。このような構成の発振回路１２も、シリアルインターフェースを有し、非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力を制御可能であって、スイッチによる排他的な切り替え制御をすることなく出力イネーブル信号ＯＥＦの制御を行う。そして、特性制御データ（図１２の例ではＯＤＩＶ）による発振信号１２４の特性の変更と、第１の出力制御信号ＯＥ１に基づく非反転出力信号ＯＵＴＰおよび反転出力信号ＯＵＴＮの出力のタイミングの前後関係を容易に関連付けることが可能である。
【００９４】
また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９５】
１２  発振回路、２４  インバーター、２６  水晶振動子、２８  帰還抵抗、２９  振幅制限抵抗、４３  発振安定化容量、４４  発振安定化容量、１２２  基発振信号、１２４
発振信号、１２６  内部信号、１２７  内部信号、２００  発振器、２２０  発振部、２２１  出力制御部、２２２  通信部、２２３  記憶部、３００  電子機器、３２０  ＣＰＵ、３３０  操作部、３４０  ＲＯＭ、３５０  ＲＡＭ、３６０  通信部、３７０  表示部、３８０  音出力部、４００  移動体、４１０  発振回路、４２０  コントローラー、４３０  コントローラー、４４０  コントローラー、４５０  バッテリー、４６０  バックアップ用バッテリー、１０１２  発振回路、１２００  発振器、１２１１  ＰＦＤ、１２１２  ＣＰ、１２１３  ＬＰＦ、１２１４  ＶＣＯ、１２１５  分周器、１２１５Ａ
分周器、１２２０  デルタシグマ変調器、ａ１  ＡＮＤ回路、ａ２  ＡＮＤ回路、ＧＮＤ  接地電圧、ＯＢＵＦ  出力バッファー、ＯＢＵＦ１  出力バッファー、ＯＢＵＦ２  出力バッファー、ＯＤ  出力分周器、ＯＥ１  第１の出力制御信号、ＯＥ２  第２の出力制御信号、ＯＥＦ  出力イネーブル信号、ＯＥＦ１  出力イネーブル信号、ＯＥＦ２  出力イネーブル信号、ＯＵＴ  シングルエンド出力、ＯＵＴＮ  反転出力信号、ＯＵＴＮ１
反転出力信号、ＯＵＴＮ２  反転出力信号、ＯＵＴＰ  非反転出力信号、ＯＵＴＰ１  非反転出力信号、ＯＵＴＰ２  非反転出力信号、ＳＣＬ  シリアルクロック、ＳＤＡ  シリアルデータ、Ｔ１〜Ｔ９  端子、ＶＣ  制御電圧、ＶＣＣ  電源電圧、Ｖｒｅｇ  レギュレーター電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成30年8月2日(2018.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
発振素子を発振させて発振信号を生成する発振回路であって、
前記発振信号が出力される第３の端子と、
少なくとも周波数を含む前記発振信号の特性を制御する特性制御データが入力されるとともに、前記第３の端子からの前記発振信号の出力を制御する第１の出力制御信号が入力される第１の端子と、
前記第３の端子からの前記発振信号の出力を制御する第２の出力制御信号が入力される第２の端子と、を備えている発振回路。
【請求項２】
前記特性制御データおよび前記第１の出力制御信号が記憶される記憶部を含む、請求項１に記載の発振回路。
【請求項３】
前記記憶部に記憶された前記特性制御データおよび前記第１の出力制御信号に基づいて、前記発振信号の特性および前記発振信号の出力が制御される、請求項２に記載の発振回路。
【請求項４】
前記発振信号を生成する発振部と、
前記発振部から前記発振信号が入力される出力バッファーと、を含み、
前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記出力バッファーからの出力を停止させて、前記発振信号の出力を停止する、請求項１から３のいずれか１項に記載の発振回路。
【請求項５】
前記発振信号を生成する発振部と、
前記発振部から前記発振信号が入力される出力バッファーと、を含み、
前記第１の端子に前記発振信号の出力の停止を指示する前記第１の出力制御信号が入力されて、前記発振部の動作を停止させて、前記発振信号の出力を停止する、請求項１から３のいずれか１項に記載の発振回路。
【請求項６】
前記発振信号を出力する複数の出力端子を備え、
前記第１の出力制御信号は、複数ビットの値のデータであり、
前記複数ビットの値のそれぞれの値により、前記複数の出力端子からの前記発振信号の出力を独立に制御する、請求項１から５のいずれか１項に記載の発振回路。
【請求項７】
請求項１から６のいずれか１項に記載の発振回路と、
前記発振素子と、
を含む発振器。
【請求項８】
請求項１から６のいずれか１項に記載の発振回路、または請求項７に記載の発振器
を含む電子機器。
【請求項９】
請求項１から６のいずれか１項に記載の発振回路、または請求項７に記載の発振器
を含む移動体。