(57)【要約】【課題】放熱性の優れた半導体デバイスを提供する。【解決手段】半導体デバイス１は、トランジスタが形成されたチップと、トランジスタのドレーン端子又はコレクタ端子からなる第１端子、及びソース端子又はエミッタ端子からなる第２端子の一方に接続され、チップの裏面に一列に並んで配置された複数の端子電極からなる第１電極群２０と、第１端子及び第２端子の他方に接続され、第１電極群２０を跨いで千鳥配置された複数の端子電極からなる第２電極群３０と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
トランジスタが形成されたチップと、
前記トランジスタのドレーン端子又はコレクタ端子からなる第１端子、及びソース端子又はエミッタ端子からなる第２端子の一方に接続され、前記チップの裏面に一列に並んで配置された複数の端子電極からなる第１電極群と、
前記第１端子及び前記第２端子の他方に接続され、前記第１電極群を跨いで千鳥配置された複数の端子電極からなる第２電極群と、
を備える半導体デバイス。
【請求項２】
前記第１電極群の少なくとも一方の側方において、前記チップに接続された前記第２電極群と、前記チップに隣接する隣接チップに接続された第２電極群とが、前記第１電極群に沿って交互に配置されている請求項１に記載の半導体デバイス。
【請求項３】
前記第１電極群及び前記第２電極群を構成する複数の端子電極は、前記複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形となるように配置されている請求項１又は２に記載の半導体デバイス。
【請求項４】
前記トランジスタのゲート端子又はベース端子に接続された電極が、前記第１電極群及び前記第２電極群の延出方向の外側に配置されている請求項１から３のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体デバイスに関する。
【背景技術】
【０００２】
従来、トランジスタ等の半導体素子が広く利用されてきたが、半導体素子は通電に応じて自己発熱するため、放熱性を高める検討がなされてきた。このような半導体素子の放熱性を改善する技術として、例えば下記に出典を示す特許文献１に記載のものがある。
【０００３】
特許文献１に記載の半導体装置は、半導体素子と放熱体とを備え、半導体素子と放熱体とで、熱伝導性の第１シートと第２シートとを挟むように構成される。これにより、半導体素子と放熱体との間におけるボイドや剥離の発生を抑制したり、これらに起因する熱抵抗の増大を抑制し、半導体素子で発生した熱を放熱体へ効率良く伝達できるようにしている。また、半導体素子の過熱を抑制し、半導体素子、及び半導体素子を備える半導体装置の破損を防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、半導体デバイス（特に、パワーＭＯＳＦＥＴ）を構造で区分した場合、縦型構造と横型構造の２種類に分類できることが知られている（ＣＱ出版「トランジスタ技術」２００４年８月号１４０頁等）。このような横型構造の半導体デバイスにあっては、発熱部は配線側（パターン印刷部）に位置し、縦型構造のようにチップの両面で冷却効果を得ることが容易ではない。例えば、冷却効果を高めるべく、基板に熱伝導性の優れた材料を用いたり、基板の表面と裏面とを貫通配線で繋ぎ、基板の両面に熱を拡散させるように構成したりすることが考えられる。しかしながら、基板の材料の中には熱伝導性が悪く、且つ、貫通穴を形成する穴加工ができないような強度を有する材料があり、係る場合、発熱部は配線エリア側に偏ってしまう。このため、却って放熱性が悪化する可能性がある。
【０００６】
そこで、放熱性の優れた半導体デバイスが求められる。
【課題を解決するための手段】
【０００７】
本発明に係る半導体デバイスの特徴構成は、トランジスタが形成されたチップと、前記トランジスタのドレーン端子又はコレクタ端子からなる第１端子、及びソース端子又はエミッタ端子からなる第２端子の一方に接続され、前記チップの裏面に一列に並んで配置された複数の端子電極からなる第１電極群と、前記第１端子及び前記第２端子の他方に接続され、前記第１電極群を跨いで千鳥配置された複数の端子電極からなる第２電極群と、を備えている点にある。
【０００８】
このような特徴構成とすれば、例えば熱伝導率が低い基板を用いてトランジスタを形成している場合であっても、チップの一方の面に複数の端子電極を形成することにより、チップから基板への放熱性を向上させることができる。また、例えばＧａＮデバイスのように電流がチップの表面にのみ流れるような横型構造の半導体デバイスにおいても放熱性を高めることができるので、本特徴構成は有効である。このように、上記構成により、放熱性の優れた半導体デバイスを実現することが可能となる。
【０００９】
また、前記第１電極群の少なくとも一方の側方において、前記チップに接続された前記第２電極群と、前記チップに隣接する隣接チップに接続された第２電極群とが、前記第１電極群に沿って交互に配置されていると好適である。
【００１０】
このような構成とすれば、第２電極群において端子電極を千鳥配置して空いた領域に隣接するチップの第２電極群を配置できるので、互いに隣接するチップ同士でスペースを有効に活用することができる。このため、互いに隣接するチップの端子電極同士を近づけて配置することができるので、複数のチップを集積した半導体デバイスにおいて、端子電極の集積密度を高めることができる。したがって、チップから基板への熱伝導性を向上することができるので、半導体デバイスの放熱性を高めることが可能となる。
【００１１】
また、前記第１電極群及び前記第２電極群を構成する複数の端子電極は、前記複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形となるように配置されていると好適である。
【００１２】
このような構成とすれば、複数の端子電極の集積度を向上することができる。したがって、更にチップから基板への熱伝導量を大きくすることができるので、半導体デバイスの放熱性を更に向上することが可能となる。
【００１３】
また、前記トランジスタのゲート端子又はベース端子に接続された電極が、前記第１電極群及び前記第２電極群の延出方向の外側に配置されていると好適である。
【００１４】
このような構成とすれば、トランジスタのゲート端子又はベース端子に接続された電極を介しても、チップから基板への熱伝導を行うことが可能となる。したがって、半導体デバイスの放熱性を向上することが可能となる。また、上記のように構成することで、発熱し易い端子が接続された第１端子や第２端子同士をチップの中央部に集約することができ、より放熱効果を高めることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】半導体デバイスに形成されるトランジスタの断面図である。
【図２】半導体デバイスの側面図である。
【図３】半導体デバイスが有する端子電極の配置を示した図である。
【図４】半導体デバイスのパターンを示した図である。
【図５】図４における部分Ａの拡大図である。
【発明を実施するための形態】
【００１６】
本発明に係る半導体デバイスは、半導体デバイスを構成するトランジスタからの熱を効率良く放熱することができるように構成される。以下、本実施形態の半導体デバイス１について説明する。
【００１７】
半導体デバイス１は、トランジスタ２が形成されたチップ１０を備えている（図１参照）。トランジスタ２とは、ＭＯＳ−ＦＥＴ（metal-oxide-semiconductor field-effect transistor）や、バイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のような半導体ウエハ上に形成されたスイッチ動作が可能な素子である。したがって、トランジスタ２が形成されたチップ１０とは、これらの素子が形成された半導体ウエハを所定のサイズにダイシングしたものが相当する。本実施形態では、トランジスタ２としてＭＯＳ−ＦＥＴの例を挙げて説明する。
【００１８】
図１には、ＭＯＳ−ＦＥＴの一例として、ＧａＮ（窒化ガリウム）を用いたＭＯＳ−ＦＥＴ（以下「ＧａＮトランジスタ」とする）の断面図が示される。図１のＧａＮトランジスタでは、サファイア基板上にＧａＮ層が形成され、更に、当該ＧａＮ層上にバッファ層としてＡｌＧａＮ層が形成される。更に、ＡｌＧａＮ層上にＧａＮ層が形成される。また、ＧａＮトランジスタをノーマリーオフ型のデバイスとするために、公知のデュアルゲート構造が採用される。図１の例では、絶縁物（例えば二酸化ケイ素）により互いに絶縁された状態で、ソース端子Ｓ、ドレーン端子Ｄ、ゲート端子Ｇ１，Ｇ２が形成される。
【００１９】
ここで、ＧａＮトランジスタは、チャネルが横方向に（すなわち、ＧａＮ層の面方向と平行に）形成され、所謂「横型構造」となる。このため、発熱部分（図２の破線部参照）が、チップ１０におけるソース端子Ｓ、ドレーン端子Ｄ、ゲート端子Ｇ１，Ｇ２の各端子が形成された面に集中する。本実施形態の半導体デバイス１では、図２に示されるように、発熱部分がプリント基板３に対向するように、ソース端子Ｓ、ドレーン端子Ｄ、ゲート端子Ｇ１，Ｇ２の各端子と接続された複数の端子電極を介してプリント基板３に実装し、プリント基板３への熱伝達を効率良く行うことができるように構成されている。
【００２０】
図３には、半導体デバイス１を裏面から見た図が示される。また、理解を容易にするために、端子電極の名称を付した部分拡大図も示される。半導体デバイス１の裏面とは、半導体デバイス１が有する面のうち、プリント基板３に対向する面が相当する。図３に示されるように、半導体デバイス１は第１電極群２０と第２電極群３０とを備えて構成される。
【００２１】
本実施形態では、第１電極群２０は、トランジスタ２のドレーン端子Ｄからなる第１端子に接続され、チップ１０の裏面に一列に並んで配置された複数の端子電極から構成される。すなわち、チップ１０の裏面において一列に配置された、「Ｄ１」を付して示される複数の端子電極が第１電極群２０に相当する。図３の例では、「Ｄ１」を付して示される端子電極は９個（黒丸で示した端子電極）あるが、これらの端子電極は単一のチップ１０が有する一つのドレーン端子Ｄに対して並列に接続される。
【００２２】
ここで、本実施形態の半導体デバイス１は、１８個のトランジスタ２を備えて構成される。図３において、「Ｄ＊（ただし、＊は１〜１８の整数である）」を付して示される端子電極も上述した第１電極群２０を構成し、夫々、所定のトランジスタ２のドレーン端子Ｄに並列に接続される。
【００２３】
第２電極群３０は、トランジスタ２のソース端子Ｓからなる第２端子に接続され、第１電極を跨いで千鳥配置された複数の端子電極から構成される。すなわち、チップ１０の裏面において、「Ｓ１」を付して示される複数の端子電極が第２電極群３０に相当する。図３の例では、「Ｓ１」を付して示される端子電極は８個（白丸内に点を付して示した端子電極）あるが、これらの端子電極は単一のチップ１０が有する一つのソース端子Ｓに対して並列に接続される。
【００２４】
これらの８個の「Ｓ１」を付して示される端子電極は、第１電極群２０の延出方向の一方側から他方側に向けて、一列に並んで配置された第１電極群２０を中心として、第１電極群２０の一方側の側方と他方側の側方とを交互に位置を変えながら配置される。また、第１電極群２０の延出方向に直交する方向に沿って第２電極群３０を見た場合、第２電極群３０を構成する「Ｓ１」を付して示される端子電極が、第１電極群２０を構成する「Ｄ１」を付して示される端子電極と重複しない位置に配置される。
【００２５】
このような構成により、トランジスタ２のソース端子Ｓとドレーン端子Ｄとを複数の端子電極を介してプリント基板３と接続し、熱伝導性を向上することができる。したがって、トランジスタ２により生じた熱をプリント基板３に伝導し、トランジスタ２の放熱性を高めることが可能となる。
【００２６】
なお、半導体デバイス１が有する複数のトランジスタ２の夫々のソース端子Ｓに接続される端子電極は「Ｓ＊」を付して示される。ただし、＊は１〜１８の整数である。これらの端子電極も、第２電極群３０を構成する。
【００２７】
ここで、図３では、夫々のトランジスタ２のドレーン端子Ｄに接続された複数の端子電極は、「Ｄ＊（ただし、＊は１〜１８の整数）」を付して示されるが、これらの端子電極からなる第１電極群２０は、各トランジスタ２に接続される端子電極毎に一列に並んで配置される。また、この時、図３に示されるように、夫々のトランジスタ２のドレーン端子Ｄに接続された複数の端子電極からなる第１電極群２０は、互いに平行に配置される。
【００２８】
また、第１電極群２０の少なくとも一方の側方において、チップ１０のトランジスタ２に接続された第２電極群３０と、チップ１０に隣接する隣接チップのトランジスタ２に接続された第２電極群３０とが、第１電極群２０に沿って交互に配置されている。第１電極群２０の少なくとも一方の側方とは、例えば「Ｄ１」を付して示される端子電極からなる第１電極群２０に着目した場合、「Ｄ２」を付して示される端子電極からなる第１電極群２０が配置された側である。図３に示されるように、第１電極群２０に着目した場合、「Ｄ２」を付して示される端子電極からなる第１電極群２０が配置された側では、「Ｓ１」を付して示される端子電極と、「Ｓ２」を付して示される端子電極とが、「Ｄ１」を付して示される端子電極からなる第１電極群２０に沿って交互に配置される。
【００２９】
また、同様に、例えば「Ｄ２」を付して示される端子電極からなる第１電極群２０に着目した場合、「Ｄ３」を付して示される端子電極からなる第１電極群２０が配置された側では、「Ｓ２」を付して示される端子電極と、「Ｓ３」を付して示される端子電極とが、「Ｄ２」を付して示される端子電極からなる第１電極群２０に沿って交互に配置される。符号「Ｄ３」〜「Ｄ１７」を付して示される端子電極からなる第１電極群２０についても同様に構成される。ただし、「Ｄ１」及び「Ｄ１８」を付して示される端子電極からなる第１電極群２０については、隣接チップが第１電極群２０の一方の側方しかないので、他方側はこの限りではない。
【００３０】
ここで、図３において「ｎｃ」と付されている電極は、トランジスタ２の端子と接続されていない電極である。図３を前記直交する方向に沿って見た場合、各トランジスタ２のドレーン端子Ｄに接続された端子電極は、「Ｄ１」〜「Ｄ１８」まで順番に並んで配置される。一方、各トランジスタ２のソース端子Ｓに接続された端子電極は、「Ｓ１」〜「Ｓ１８」まで順番に並んで配置され、「Ｓ１」の手前、或いは「Ｓ１８」の奥側に「ｎｃ」の電極（端子電極）が配置される。
【００３１】
また、本実施形態では、第１電極群２０及び第２電極群３０を構成する複数の端子電極は、複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Ｔとなるように配置されている。「第１電極群２０及び第２電極群３０を構成する複数の端子電極」とは、上述した「Ｓ＊」及び「Ｄ＊」を付して示される全ての端子電極である。ただし、＊は１〜１８までの整数である。「複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画」とは、所定の端子電極と、当該端子電極に隣接する２つの端子電極とを仮に繋いだ場合に形成される区画であり、且つ、当該区画が最小となるものである。具体的には、図３に拡大して示されるような例えば「Ｄ１」が付された端子電極と、当該端子電極から見て右斜め下に位置する「Ｓ２」が付された端子電極と、左斜め下に位置する「Ｓ１」が付された端子電極と、を仮想的に繋いで形成された区画が相当し、この区画が正三角形Ｔとなるように夫々の端子電極が配置される。これにより、端子電極の配置密度を高めることができ、トランジスタ２とプリント基板３との接触面積を広くすることが可能となる。したがって、トランジスタ２の放熱性を向上することが可能となる。
【００３２】
なお、図３では、上述した最小区画となる正三角形Ｔを構成する１つの辺が、第１電極群２０の延出方向に直交する方向と平行になるように複数の端子電極が配置されているが、最小区画となる正三角形Ｔを構成する１つの辺が、第１電極群２０の延出方向と平行になるように複数の端子電極を配置しても良い。
【００３３】
また、図３に示されるように、トランジスタ２のゲート端子Ｇ１，Ｇ２に接続された電極は、第１電極群２０及び第２電極群３０の延出方向の外側に配置される。ここで、本実施形態では、トランジスタ２は、デュアルゲート構造が採用されたＧａＮトランジスタであり、ゲート端子Ｇ１，Ｇ２を有する。「Ｄ１」が付された端子電極に接続されたドレーン端子Ｄを有するトランジスタ２は、ゲート端子Ｇ１が「Ｇ１１」が付された端子電極に接続され、ゲート端子Ｇ２が「Ｇ２１」が付された端子電極に接続される。同様に、「Ｄ＊」が付された端子電極に接続されたドレーン端子Ｄを有するトランジスタ２は、ゲート端子Ｇ１が「Ｇ１＊」が付された端子電極に接続され、ゲート端子Ｇ２が「Ｇ２＊」が付された端子電極に接続される。ただし、＊は１〜１８の整数である。これらの「Ｇ１＊」及び「Ｇ２＊」が付された端子電極は、第１電極群２０及び第２電極群３０の延出方向の外側に配置される。
【００３４】
図４には、半導体デバイス１の裏面の部分拡大図が示される。図４に示されるように、複数の端子電極は、３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Ｔとなるように配置されている。
【００３５】
図５には、図４において破線で囲んだ部分Ａを拡大した図が示される。「Ｓ７」が付された端子電極はパターン７と電気的に接続され、絶縁体６で囲まれている。パターン８は、図示しない「Ｄ８」が付された端子電極と接続され、絶縁体６で囲まれている。パターン７とパターン８との間には、夫々が互いに絶縁体６で仕切られた状態で、所定のゲート端子Ｇ１，Ｇ２と夫々電気的に接続されたパターン１１，１２が形成される。図４及び図５に示されるように、各パターンは、蛇行して形成される。これにより、各端子の幅を長くすることができる。したがって、インピーダンスを低減することが可能となる。
【００３６】
〔その他の実施形態〕
上記実施形態では、第１電極群２０はドレーン端子Ｄに接続された複数の端子電極からなり、第２電極群３０はソース端子Ｓに接続された複数の端子電極からなるとして説明したが、第１電極群２０がソース端子Ｓに接続された複数の端子電極からなり、第２電極群３０がドレーン端子Ｄに接続された複数の端子電極からなるように構成することも可能である。
【００３７】
上記実施形態では、トランジスタ２がＭＯＳ−ＦＥＴであるとして説明したが、トランジスタ２がバイポーラトランジスタやＩＧＢＴの場合であっても本発明を適用することは可能である。係る場合、第１電極群２０はコレクタ端子及びエミッタ端子の一方に接続された複数の端子電極からなり、第２電極群３０はコレクタ端子及びエミッタ端子の他方に接続された複数の端子電極からなるように構成すると良い。
【００３８】
上記実施形態では、トランジスタ２が、デュアルゲート構造が採用されたＧａＮトランジスタであるとして説明したが、デュアルゲート構造でないＧａＮトランジスタに適用することも可能であるし、ＧａＮ以外の材料を用いたＭＯＳ−ＦＥＴに適用することも可能である。
【００３９】
上記実施形態では、第１電極群２０の一方の側方において、チップ１０のトランジスタ２に接続された第２電極群３０と、チップ１０に隣接する隣接チップのトランジスタ２に接続された第２電極群３０とが、第１電極群２０に沿って交互に配置されているとして説明したが、チップ１０のトランジスタ２に接続された第２電極群３０と、チップ１０に隣接する隣接チップのトランジスタ２に接続された第２電極群３０とが、第１電極群２０に沿って交互に配置されないように構成することも可能である。
【００４０】
上記実施形態では、第１電極群２０及び第２電極群３０を構成する複数の端子電極は、複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Ｔとなるように配置されているとして説明したが、第１電極群２０及び第２電極群３０を構成する複数の端子電極は、複数の端子電極のうちの３つの端子電極を仮想的に繋いで形成される最小区画の上面視が正三角形Ｔ以外の形状となるように配置することも可能である。
【００４１】
上記実施形態では、トランジスタ２のゲート端子Ｇ１，Ｇ２に接続された電極が、第１電極群２０及び第２電極群３０の延出方向の外側に配置されているとして説明したが、トランジスタ２のゲート端子Ｇ１，Ｇ２に接続された電極が、第１電極群２０及び第２電極群３０の延出方向の外側以外の位置に配置されるように構成することも可能である。また、トランジスタ２が、バイポーラトランジスタやＩＧＢＴの場合には、ベース端子に接続された電極が、第１電極群２０及び第２電極群３０の延出方向の外側に配置されるように構成することも可能である。
【００４２】
本発明は、トランジスタを有する半導体デバイスに用いることが可能である。
【符号の説明】
【００４３】
１：半導体デバイス
２：トランジスタ
１０：チップ
２０：第１電極群
３０：第２電極群
Ｄ：ドレーン端子
Ｓ：ソース端子
Ｔ：正三角形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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