(57)【要約】      （修正有）【課題】ＩＩＩ−Ｖ族半導体材料層をＩＶ族半導体基板上に成長させた高効率多接合光起電デバイスを提供する。【解決手段】ＩＩＩ−Ｖ族半導体材料層３とＩＶ族半導体材料基板１との間に界面８を備え、ＩＶ族半導体材料の層には界面近傍に薄いシリコン拡散バリヤ６が設けられている。このシリコン拡散バリヤは、Ｖ族原子のＩＶ族半導体材料層への拡散を制御し、ＩＶ族半導体材料層はｎ型にドープされる。ｎ型ドープ領域４は、上記のＩＶ族半導体材料層において、優れた太陽電池特性を有するｐ−ｎ接合部となる。【選択図】図２
2018026580.tif 000002
【特許請求の範囲】
【請求項１】
半導体層（複数）から形成された光を吸収する２つ以上のセルを有する多接合光起電デバイスであって、
シリコンゲルマニウムまたはシリコンゲルマニウム錫の材料からなる第１のセルと、
シリコンゲルマニウム錫からなる第２のセルと、を備え、
前記第１のセルのシリコンゲルマニウムまたはシリコンゲルマニウム錫、および前記第２のセルのシリコンゲルマニウム錫は、ガリウム砒素に格子整合されていることを特徴とする多接合光起電デバイス。
【請求項２】
請求項１に記載の多接合光起電デバイスにおいて、
ガリウム砒素からなるセルをさらに備えることを特徴とする多接合光起電デバイス。
【請求項３】
請求項１または２に記載の多接合光起電デバイスにおいて、
ガリウム砒素に格子整合されたインジウムガリウム燐からなるセルをさらに備えることを特徴とする、多接合光起電デバイス。
【請求項４】
請求項１乃至３のいずれか１項に記載の多接合光起電デバイスにおいて、
ガリウム砒素に格子整合されたアルミニウムガリウム砒素からなるセルをさらに備えることを特徴とする多接合光起電デバイス。
【請求項５】
請求項１乃至４のいずれか１項に記載の多接合光起電デバイスにおいて、
ガリウム砒素に格子整合されたアルミニウムインジウムガリウム砒素からなるセルをさらに備えることを特徴とする多接合光起電デバイス。
【請求項６】
請求項１乃至５のいずれか１項に記載の多接合光起電デバイスにおいて、
ガリウム砒素の基板を備え、前記セルの前記半導体層（複数）は、前記基板の上に格子整合されていることを特徴とする多接合光起電デバイス。
【請求項７】
請求項１乃至６のいずれか１項に記載の多接合光起電デバイスにおいて、
ガリウム砒素に格子整合された基板を備え、前記半導体層（複数）は、前記基板の上にあって前記基板に格子整合されていることを特徴とする多接合光起電デバイス。
【請求項８】
請求項１乃至７のいずれか１項に記載の多接合光起電デバイスにおいて、
前記第１のセルはシリコンゲルマニウムからなることを特徴とする多接合光起電デバイス。
【請求項９】
請求項１乃至８のいずれか１項に記載の多接合光起電デバイスにおいて、
前記光起電デバイスは、太陽電池セルであることを特徴とする多接合光起電デバイス
【請求項１０】
多接合光起電デバイスを製造する方法であって、
ガリウム砒素の基板またはガリウム砒素に格子整合された他の材料を準備するステップと、
シリコンゲルマニウムまたは前記基板に格子整合されたシリコンゲルマニウム錫からなる第１のセルを成長させるステップと、
前記第１の光吸収セルに格子整合されたシリコンゲルマニウム錫からなる第２のセルを成長させるステップと、
を備えることを特徴とする方法。
【請求項１１】
請求項１０に記載の方法において、
ガリウム砒素からなるセルを成長させるステップを備えることを特徴とする方法。
【請求項１２】
請求項１０または１１に記載の方法において、
ガリウム砒素に格子整合されたインジウムガリウム燐からなるセルを成長させるステップを備えることを特徴とする方法。
【請求項１３】
請求項１０乃至１２のいずれか１項に記載の方法において、
ガリウム砒素に格子整合されたアルミニウムガリウム砒素からなるセルを成長させるステップを備えることを特徴とする方法。
【請求項１４】
請求項１０乃至１２のいずれか１項に記載の方法において、
ガリウム砒素に格子整合されたアルミニウムインジウムガリウム燐からなるセルを成長させるステップを備えることを特徴とする方法。
【請求項１５】
請求項１０乃至１４のいずれか１項に記載の方法において、
２つの隣接する前記セルの間に少なくともさらにもう１つの層を設けるステップを備え、当該少なくともさらにもう１つの層は、ガリウム砒素に格子整合されていることを特徴とする方法。
【請求項１６】
請求項１０乃至１５のいずれか１項に記載の方法において、
前記基板を除去するステップを備えることを特徴とする方法。
【請求項１７】
請求項１０乃至１６のいずれか１項に記載の方法において、
前記第１のセルはシリコンゲルマニウム材料からなることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、太陽電池を含む光起電デバイスに関する。
【背景技術】
【０００２】
光起電装置のよく知られた１つのタイプは、直列に接続された２つ以上のセルを有し、半導体材料の垂直方向の積層体から形成されており、各々のセルは、異なるバンドギャップを有するｐ−ｎ接合部を含んでおり、これらの接合部は、このデバイスに当たる光のスペクトルの異なる部分を吸収するのに用いられている（タンデムセル）。多接合光起電デバイスは、現在使用されているものはゲルマニウム基板に作製されている。
【０００３】
図１は、このようなデバイスの下側のセルの典型的な構造を示す。ｐ型ゲルマニウム（Ｇｅ)基板１が準備され、このデバイスの第１のｐ−ｎ接合部２が、III-V族の半導体材料の層３をこのゲルマニウム基板の上に成長させ、これら２つの層は界面８で接している。この層３は、この技術分野では核形成層と呼ばれている。プロセス中に用いられる高い温度では、V族の原子は、この核形成層３から界面を通過してゲルマニウム基板に拡散し、ゲルマニウムの表面の下の位置でｐ−ｎ接合部２を形成する。V属の原子は、ゲルマニウム中でｎ型のドーパントとして機能するので、これらが充分な濃度で拡散するとｎ型領域４が形成され、この接合部が形成される。（ｎ型領域４のもう一方の境界は、当然ながらIII-V族の材料とIV族の材料との間の界面８である。）III-V族の層３は、ｎ型であるので、これとIV族のｎ型領域４との間は低抵抗のコンタクト部となっている。V族の原子の拡散深さのコントロールは、ｐ−ｎ接合部の品質を決定する重要な点であり、浅い接合部であることが好ましい。拡散は、さらなる他の半導体層５の核形成層３と共にこれらの成長およびアニーリング（および他の処理）の温度および時間でコントロールされる。このさらなる半導体の層５は、スペクトルの異なる部分を吸収するための１つ以上のさらなるｐ−ｎ接合部を形成するために設けられる。図１のようなボトムセルを有する多接合太陽電池の例は、特許文献１および２に記載されている。
【０００４】
非特許文献１は、１９９０年に発行されている。非特許文献１（論文）の著者は、フォトトランジスタおよび空孔に基づいてドーピングを変化させた構造に興味をもっており、この論文自体は、ゲルマニウムで過成長したガリウム−砒素エピタキシャル層で形成されたダイオードの研究について論じている。この基本的なダイオードは、マイクロプラズマによって助長される、低品質な試料の非均質性によって引き起こされ、マイクロプラズマによって助長される絶縁破壊により損傷されるが、著者らはこれはＧａＡｓの空孔（これは逆にＧａおよびＡｓのＧｅへの外方拡散で生じる）によると示唆している。これを回避するために厚さ１０Åの疑似モルフィックなシリコンの中間層が設けられた。（ゲルマニウムはｐ型であり、Ｇａが５×１０18ｃｍ-3の濃度でドープされた。接合部でのＧａＡｓは、これより低く、シリコンを用いて５×１０16ｃｍ-3の濃度にドープされた。）とりわけこれは所定の深さとなるようにコントロールされてよい。
【０００５】
太陽電池セルは、電力を発生するのに用いられ、好ましくは太陽光で発生される。これらの太陽電池セルには、太陽光が直接照射され、または効率を改善するための、太陽光をセルに集光する集光器を用いて照射される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６３８０６０１号
【特許文献２】米国特許公開公報２００２／００４０７２７号
【非特許文献】
【０００７】
【非特許文献１】論文"Si as a diffusion barrier in Ge／GeAs heterojunctions"、著者 S. Strite, M.S.Unlu, K. Adomi, and H. Morkoc (Appl. Phys Lett.  56(17))
【発明の概要】
【０００８】
本発明によれば、半導体材料が準備され、この半導体材料は、シリコン以外のＩＶ族半導体材料層と、少なくとも１種類のＩＩＩ族の原子と少なくとも１種類のＶ族の原子とから生成され、ＩＶ族半導体層との界面を有するＩＩＩ−Ｖ族半導体材料層と、ＩＩＩ−Ｖ族半導体層とＩＶ族半導体層の間の界面か、または、この界面から離間した、ＩＶ族半導体層か、またはＩＩＩ−Ｖ族半導体層におけるシリコン層と、この界面と接しかつＩＩＩ−Ｖ族半導体層を形成する、少なくとも１種類のＶ族原子でドープされたＩＶ族半導体層におけるＶ族でドープされたｎ型の領域と、を備える。
【０００９】
このシリコン層は、Ｖ族原子がＩＶ族層へ拡散することを（これを低減することによって）コントロールし、これによってＩＶ族層のドーピングをその深さおよび濃度に関してコントロールする。さらに、Ｓｉ層の厚さを変えることにより、異なる条件でドーピングを変化させることができる。このようにして、ＩＶ族層のドーピングは、所望にコントロールすることができる。
【００１０】
このＩＶ族半導体層における、Ｖ族でドープされたｎ型の領域の部分は、シリコン層の特定の側にあり、このシリコン層の反対側にあるＩＩＩ−Ｖ族半導体層部分を形成するものの少なくとも１種類のＶ族原子でドープされてよい。
【００１１】
このシリコン層の特定の側にあるＩＶ族半導体層の部分をドーピングする、Ｖ族原子の少なくとも一部は、このシリコン層の反対側にあるＩＩＩ−Ｖ族層の部分からもたらされてよい。
【００１２】
ＩＶ族半導体層における、Ｖ族でドープされたｎ型領域は、界面と接するＩＩＩ−Ｖ族半導体層の領域を形成するＶ族原子の少なくとも１種類でドープされてよい。
【００１３】
半導体層におけるＶ族でドープされた領域は、ＩＶ族の層におけるｐ型領域を有するｐ−ｎ接合部となってよい。
【００１４】
界面におけるＩＩＩ−Ｖ族材料は、ｎ型であってよい。
【００１５】
このＩＩＩ−Ｖ族材料層は、ｎ型であってよい。
【００１６】
代替として、ＩＶ族層においてＶ族でドープされた領域とＩＩＩ−Ｖ族層とは、界面におけるトンネルダイオードを形成してよい。界面におけるＩＩＩ−Ｖ族材料は、ｐ型でドープされていてよい。
【００１７】
ＩＶ族半導体材料層は、ゲルマニウムであってよく、またはシリコンーゲルマニウムであってよく、またはシリコン−ゲルマニウム−錫であってよい。
【００１８】
ＩＩＩ−Ｖ族材料は、Ａｌ，Ｇａ，Ｉｎの内の１つ以上のＩＩＩ族原子を含んでよく、Ｐ，Ａｓ，Ｓｂ，Ｂｉの内の１つ以上のＶ族原子を含んでよい。このＩＩＩ−Ｖ族材料は、ＩｎＧａＡｓＰ，ＡｌＧａＡｓ，ＡｌＧａＡｓＰ，ＧａＡｓ，ＧａＡｓＰ，ＡｌＡｓ，ＩｎＧａＰ，ＩｎＧａＡｓ，ＡｌＩｎＧａＡｓ，ＡｌＩｎＧａＰからなるグループから選択された材料を含んでよい。
【００１９】
ＩＶ族層は、シリコン層とＩＩＩ−Ｖ族半導体層との間に、ＩＶ族のエピタキシャル半導体層を備えてよい。
【００２０】
ＩＩＩ−Ｖ族半導体層は、シリコン層とＩＶ族半導体層との間に、ＩＩＩ−Ｖ族のエピタキシャル半導体層を備えてよい。
【００２１】
ＩＶ族半導体層は、基板層と、この基板層の上に成長したエピタキシャル層とを備えてよい。
【００２２】
好ましくは、シリコン層は７．５Å以下かまたは３原子層以下の厚さを有する。このシリコン層は、１原子層以下であってよく、あるいは１原子層未満であってよい。
【００２３】
界面と接するＩＩＩ−Ｖ族半導体層のドーピング濃度は、１ｃｍ3当りの原子数が１×１０17個より多くてよく、または１ｃｍ3当りの原子数が１×１０18個より多くてよく、または１ｃｍ3当りの原子数が１×１０18個と５×１０18個の間であってよい。
【００２４】
ＩＶ族半導体層における、Ｖ族でドープされたｎ型領域のＶ族原子のドーピング濃度は、１ｃｍ3当りの原子数が１×１０17個より多くてよく、または１ｃｍ3当りの原子数が１×１０18個より多くてよく、または１ｃｍ3当りの原子数が６×１０18個より多くてよい。
【００２５】
Ｖ族原子でドープされていないＩＶ族半導体層のドーピング濃度は、１ｃｍ3当りの原子数が４×１０18個より少なくてよく、または１ｃｍ3当りの原子数が５×１０16個と２×１０18個との間であってよく、または１ｃｍ3当りの原子数が１×１０17個と１×１０18個との間であってよい。
【００２６】
本発明による半導体材料は、第１のＩＩＩ−Ｖ族層との界面に対しＩＶ族層の反対側にある、ＩＶ族半導体層との界面を有する第２のＩＩＩ−Ｖ族半導体材料の層を備えてよく、この第２のＩＩＩ−Ｖ族半導体層とＩＶ族半導体層との間の界面に第２のシリコン層を備えてよい。
【００２７】
また本発明は、本発明による半導体材料を備えた、光を吸収する光起電デバイスを提供する。
【００２８】
この光起電デバイスは、複数の光吸収セルを備えてよく、これらの内１つ以上は本発明による半導体材料を備えている。この複数のセルの１つは、この複数のセルの他の１つと異なるバンドギャップを有してよい。この光吸収セルは、光を吸収するｐ−ｎダイオードであってよい。この光起電デバイスは、太陽電池であってよい。
【００２９】
本発明は、さらに半導体材料を製造する、以下のステップを含む方法を提供する。
−シリコン以外のＩＶ族半導体材料層を準備するステップ。
−少なくとも１種類のＩＩＩ族の原子と少なくとも１種類のＶ族の原子とから生成され、ＩＶ族半導体層との界面を有するＩＩＩ−Ｖ族半導体材料層を設けるステップ。
−ＩＩＩ−Ｖ族半導体層とＩＶ族半導体層との間の界面か、または、この界面から離間した、ＩＶ族半導体層か、またはＩＩＩ−Ｖ族半導体層においてシリコン層を設けるステップ。
−ＩＩＩ−Ｖ材料層からのＶ族原子をシリコン層を通ってＩＶ族材料にドープし、界面と接するＩＶ族半導体層において、Ｖ族でドープされたｎ型領域を形成するステップ。
【００３０】
Ｖ族原子の拡散は、ＩＶ族層におけるｐ−ｎ接合部を形成してよい。
【００３１】
Ｖ族原子の拡散は、既にｎ型となっているＩＶ族層の領域で行われてよく、高濃度のｎ型ドーパントを有する、ｎ型ドープ領域が形成される。
【００３２】
ＩＩＩ−Ｖ族層は、ＩＶ族層の上あるいはシリコン層の上に直接成長されてよい。
【００３３】
本発明による材料あるいは、本発明の方法によって製造された材料は、以下のステップによる太陽光を用いた発電に使用される。
−これらの材料で形成された太陽電池セルを準備するステップ。
−この太陽電池に太陽光を照射するステップ。この方法は太陽電電池に照射するための太陽光を集光するステップを備えてよい。
【００３４】
本発明の第２の態様においては、半導体層から形成された２つ以上の光吸収セルを有する多接合光起電デバイスが提供され、このデバイスは以下のものを備える。
−シリコンゲルマニウムまたはシリコンゲルマニウム錫の材料からなる第１のセル。
−シリコンゲルマニウム錫からなる第２のセル。
ここで第１のセルのシリコンゲルマニウムまたはシリコン−ゲルマニウム錫、および第２のセルのシリコンゲルマニウム錫は、ガリウム砒素に格子整合されている。
【００３５】
多接合光起電デバイスは、さらにガリウム砒素材料のセルを備えてよい。
【００３６】
この多接合光起電デバイスは、さらにガリウム砒素に格子整合されたインジウムガリウム燐のセルを備えてよい。
【００３７】
この多接合光起電デバイスは、さらに、ガリウム砒素に格子整合されたアルミニウムインジウム砒素のセル、あるいはガリウム砒素に格子整合されたアルミニウムインジウムガリウムリンのセルを備えてよい。
【００３８】
この多接合光起電デバイスは、ガリウム砒素の基板を備えてよく、セルの半導体層はこの基板の上に格子整合されている。代替として、この多接合光起電デバイスは、ガリウム砒素に格子整合された基板を備えてよく、半導体層はこの基板の上に格子整合されている。
【００３９】
この光起電デバイスは、太陽電池であってよい。
【００４０】
好ましくは、第１のセルはシリコンゲルマニウム材料からなる。
【００４１】
また本発明のこの第２の態様は、以下のステップを備える多接合光起電デバイスの製造方法を提供する。
−ガリウム砒素の基板またはガリウム砒素に格子整合された他の材料を準備するステップ。
−シリコンゲルマニウムまたは上記基板に格子整合されたシリコンゲルマニウム錫からなる第１のセルを成長させるステップ。
−この第１の光吸収セルに格子整合されたシリコンゲルマニウム錫からなる第２のセルを成長させるステップ。
【００４２】
この方法は、ガリウム砒素のセルを成長させるステップを備えてよい。
【００４３】
この方法は、ガリウム砒素に格子整合されたインジウムガリウムリンのセルを成長させるステップを備えてよい。
【００４４】
この方法は、ガリウム砒素に格子整合されたアルミニウムガリウム砒素の光吸収層を成長させるステップを備えてよい。
【００４５】
この方法は、ガリウム砒素に格子整合されたアルミニウムインジウムガリウム燐のセルを成長させるステップを備えてよい。
【００４６】
この方法は、２つの隣接する上記のセルの間に少なくともさらにもう１つの層を設けるステップを備えてよく、この少なくともさらにもう１つの層は、ガリウム砒素に格子整合されている。
【００４７】
この方法は、基板を除去するステップを備えてよい。
【図面の簡単な説明】
【００４８】
本発明の実施例を、これに付随する以下の図を参照して説明する。
【図１】公知の多接合光起電デバイスセルの下側のセルの半導体層の断面を示す図である。
【図２】本発明による多接合光起電デバイスセルの第１の実施例の下側のセルの半導体層の断面を示す図である。
【図３】本発明による多接合光起電デバイスセルの第２の実施例の下側のセルの半導体層の断面を示す図である。
【図４】本発明による多接合光起電デバイスセルの第３の実施例の下側のセルの半導体層の断面を示す図である。
【図５】本発明による多接合光起電デバイスセルの第４の実施例の下側のセルの半導体層の断面を示す図である。
【図６】本発明による多接合光起電デバイスセルの第５の実施例の下側のセルの半導体層の断面を示す図である。
【図７】本発明による多接合光起電デバイスセルの第６の実施例の下側のセルの半導体層の断面を示す図である。
【図８】本発明によるシリコン層を有する半導体層構造とこのシリコン層を有しない半導体層構造とを比較する２次イオン分析図である。
【図９】本発明によるデバイスのもう１つの実施例を示す図である。
【図９Ａ】図９Ａは、図９のデバイスのセルにおける本発明の使用の実施例を示す図である。
【図９Ｂ】図９Ｂは、図９のデバイスのセルにおける本発明の使用の実施例を示す図である。
【図１０Ａ】基板間にＳｉＧｅ層のトランスファ層を有する本発明の実施例を形成する方法を示す図である。
【図１０Ｂ】基板間にＳｉＧｅ層のトランスファ層を有する本発明の実施例を形成する方法を示す図である。
【図１０Ｃ】基板間にＳｉＧｅ層のトランスファ層を有する本発明の実施例を形成する方法を示す図である。
【図１０Ｄ】基板間にＳｉＧｅ層のトランスファ層を有する本発明の実施例を形成する方法を示す図である。
【図１１】本発明のデバイスを用いたもう１つの実施例を示す図である。
【図１１Ａ】本発明の方法の使用の実施例を示す図である。
【図１１Ｂ】本発明の方法の使用の実施例を示す図である。
【図１１Ｃ】本発明の方法の使用の実施例を示す図である。
【図１１Ｄ】本発明の方法の使用の実施例を示す図である。
【図１２】本発明を用いたトンネルダイオードの実施例を示す図である。
【図１３】ＳｉＧｅＳｎ合金のバンドギャップおよび格子定数を示すグラフであり、ＧａＡｓおよびＧｅに格子整合され得ることを示すとともに、これにより生じるバンドギャップを示している。
【発明を実施するための形態】
【００４９】
本発明による光起電デバイスの第１の実施例が図２に示されている。この図は、点線で示す１つ以上のｐ−ｎ接合部を形成する半導体層５（もしこれが存在すれば）をさらに含む、下側のセルの層の断面を示す。全般的に、この構造は図１に示すものと類似している。たとえばゲルマニウムである、ｐ型のＩＶ族半導体基板１が、この基板上に成長されたｎ型のＩＩＩ−Ｖ族半導体の層３と共に準備され、これら２つの層は再び界面８で面している。また、ここでもＶ族原子はＩＩＩ−Ｖ族層３から界面８に隣接するｎ型領域４を形成するＩＶ族層に拡散し、これによりその領域が残りのＩＶ属材料のｐ型部分と面するようなｐ−ｎ接合部２を生成する。しかしながら、まず薄いシリコン層６が、層３とＩＶ族基板１との間に設けられる。（特定のＩＶ族半導体材料の可能性については後述するが、材料はシリコンそのものではない。ＩＩＩ−Ｖ族材料の可能性についても後述する。）
【００５０】
図３は、第２の実施例を示し、ここではＩＩＩ−Ｖ族材料の核形成層３がＳｉ層６の上に成長される前に、まずＩＶ族半導体（シリコン以外）のエピタキシャル層７がこのＳｉ層の上に成長される。通常この層７は、この層が成長する時に最初にｐ型またはｎ型でドープされてよい。
【００５１】
これら２つの実施例では、シリコン層６は、Ｖ族原子が層３からＩＶ族材料に拡散することをコントロールしている。このシリコンは、Ｖ族の拡散に対するバリヤとして機能し、デバイスを形成するのに使用される同じプロセス条件の組み合わせでは、このｐ−ｎ接合部２は浅くなる。すなわちこのｐ−ｎ接合部の位置は、ＩＶ族半導体と核形成層との間の界面８にさらに近くなる。このバリヤは完全ではない。このバリヤは、Ｖ族がＶ族原子の供給源であるＩＩＩ−Ｖ族の材料から、Ｓｉバリヤの反対側にあるＩＶ族材料への拡散を排除するというよりむしろ低減するものである。このバリヤの厚さの設定は、ｐ−ｎ接合部２の深さのコントロールに用いることができる。
【００５２】
これら２つの実施例において、バリヤ６の好ましい厚さはシリコンの３単原子層（７．５Å）以下である。実際には、これは完全な１単原子層より薄くともよい。シリコン層には張力が発生する（これはシリコン層がＩＶ族半導体の格子定数と整合しようとするためである）ので、この３原子単層は、シリコン層の好ましい最大厚である。上記の限界厚の上では、転位がシリコンにおける張力を緩和するように形成され、これらの転位はデバイス性能に対し不利となり得る。また、３原子単層までの範囲は、光起電デバイスに好適な接合深さとなる。
【００５３】
第２の実施例（図３）では、ＩＶ族のエピ層７の厚さは、好ましくはＶ族原子がデバイスのプロセス中に、ＩＶ属半導体材料の材料を拡散通過する距離を越えないようにすべきである。これはこの距離を越えると、Ｓｉバリヤを横断するＶ族原子が極小となるからである。通常この距離は１μｍ未満であり、使用されるＶ族種およびデバイスを処理するステップの温度に依存する。
（なお、図３の実施例に関し、通常ｐ−ｎ接合部２は、シリコンバリヤ６のＩＩＩ−Ｖ層側と反対の側にあり、本発明は通常バリヤ６がＶ族原子の拡散を制限するが、このバリヤを通過してＩＶ族材料をｎ型に変換するには十分でない場合を含むものであり、このｐ−ｎ接合部は、このバリヤかまたはこのバリヤの近傍*にある。（*ｐ−ｎ接合部はもちろん数単原子層のバリヤより大きい領域を有している。））
【００５４】
図４および５は、それぞれ第１および第２の実施例と同じ層（図２および３）を有する第３および第４の実施例を示すが、ＩＶ族半導体のｐ型エピタキシャル層１０は、まずシリコン層６およびＩＩＩ−Ｖ層３が成長される前に設けられる。この特定の実施例では、エピ層１０は、基板１の上に成長されるが、中間層を有することが可能である。エピ層として層１０を有することは、またＩＶ族半導体における接合部のドーピングの厚さおよびプロファイルを正確にコントロールするのに役立つ。好ましくは、ここに示すように、層１０は基板１（またはＩＶ族材料の中間層）におけるよりもむしろこのＩＶ族層でｐ−ｎ接合部２がエピ層を形成するのに十分な厚さであるが、前者を排除するものではない。なお、しかしながら、ＩＶ族エピ層１０は他の材料の上でも成長され得るので、基板１は必ずしもＩＶ族である必要はない。
【００５５】
図６および７は、それぞれ第１および第３の実施例（図２および４）と同じ層を有する第５および第６の実施例であるが、シリコン層６およびＩＩＩ−Ｖ族の主層３が成長される前に、まず最初にＩＩＩ−Ｖ族半導体材料のｎ型エピタキシャル層９が設けられる。ここでもシリコン層はＶ族原子の拡散をコントロールするバリヤ６として機能し、Ｖ族原子が層３からこのバリヤ６の反対側にあるＩＶ族材料に拡散することをコントロールする。ＩＶ族材料はまた、層９からのＶ族原子によってもドープされる。このＳｉバリヤは、このバリヤの他の側のＩＩＩ−Ｖ族層からのＩＶ族層へのドーピングレベルに対し顕著な差を設けるために存在するのであり、このためこのＩＩＩ−Ｖ族エピ層９は、デバイスのプロセス条件下でＶ族原子が層３から層９を通って拡散するような距離より薄くなるはずである。
【００５６】
ｐ−ｎ接合部が形成される材料として用いられるＩＶ族半導体材料の例はゲルマニウムである。ゲルマニウム基板もまた容易に入手可能である。基板としてのゲルマニウムの方位は僅かに（１００）および（１１１）からずれていることが好ましい。（正確な結晶面からずらされた基板は従来技術で知られている。）
【００５７】
ゲルマニウム以外のＩＶ族半導体が使用されてもよく、シリコン−ゲルマニウムおよびシリコン−ゲルマニウム−錫のように用いてよい。ＳｉＧｅおよびＳｉＧｅＳｎは、ベース基板としては入手できないが、ＧａＡｓに格子整合して成長させることができる。このようなＳｉＧｅまたはＳｉＧｅＳｎは、本発明で用いる前に、元のＧａＡｓ基板から取り外して、より安価な基板にとりつけてもよい。このプロセスの例を以下に後述する。少なくとも０．０４に達する成分量ｘを有し、場合によってはｘ＝０．０６以上であるＳｉxＧｅ1-xが用いられてよいが、好ましくはｘは０．０１≦ｘ≦０．０３の範囲である。これに対応したＳｉxＧｅ1-xのＧａＡｓとの格子不整合は、約ｘ＝０．０１８における格子整合条件から離れる方向でｘの０．０１の変化に対し約０．０４％となる。図１３は、ＳｉＧｅＳｎ合金のバンドギャップおよび格子定数を示すグラフであり、ＳｉＧｅＳｎのバンドギャップ範囲０．６６−１．１ｅＶでＧａＡｓに格子整合され得ることを示している。これはまたＳｉＧｅＳｎがＧｅに格子整合され得ることを示し、Ｇｅの格子定数が極めてＧａＡｓの格子定数に近いため、ＳｉＧｅＳｎがＧｅに格子整合され得るバンドギャップ範囲は、上記のＳｉＧｅＳｎのＧａＡＳへの格子整合の場合と類似している。ＳｉＧｅＳｎは、ＳｉのＳｎに対する比が約４：１のところでＧａＡｓに格子整合される。たとえばＳｉの割合が２％で、Ｓｎの割合が０．５％のところでは、これらはＧａＡｓに格子整合された場合より大きなバンドギャップをもたらし、Ｓｉの割合が８％で、Ｓｎの割合が２％のところでは、このバンドギャップは大きくなり、これらの割合がさらに大きくなると、このバンドギャップはさらに大きくなり、たとえば限界値である８０％のＳｉおよび２０％のＳｎでは、この材料のバンドギャップは約１．１ｅＶとなる。
【００５８】
従来技術で知られているように、核形成層３は、ＩｎＧａＡｓやＩｎＧａＰのような、種々のＩＩＩ−Ｖ族材料から製造することができる。他の材料には、ＩｎＧａＡｓＰ，ＡｌＧａＡｓ，ＡｌＧａＡｓＰ，ＧａＡｓ，ＧａＡｓＰ，ＡｌＡｓ，ＩｎＧａＰ，ＩｎＧａＡｓ，ＡｌＩｎＧａＡｓ，ＡｌＩｎＧａＰ，等がある。これらはまた、Ｓｂ（またはＢｉでもよい）を材料のＶ族原子（の１つ）として含むようなものを含む。従来技術で知られているように、これらの材料の殆どは、ゲルマニウム，シリコン，またはシリコン−ゲルマニウム，シリコン−ゲルマニウム−錫の少なくとも１つに格子整合あるいはほぼ格子整合されて成長され得る。
【００５９】
これらの材料の多くは、Ｖ族原子としてＡｓおよび／またはＰを含んでいる。なお、ＡｓおよびＰは共にＩＩＩ−Ｖ族材料からＩＶ族材料に拡散し、ＩＶ族材料に対し、少なくともＧｅに対してはＡｓはＰよりも遠くまでかつ速く拡散する。２つ以上のＩＩＩ−Ｖ族エピタキシャル層があるところ（たとえば図６および７の実施例はエピタキシャル層３および９を有する）では、これらの層が、ベース材料を形成し、かつまた堆積中に行われるドーピングにおけるＩＩＩ族およびＶ族の原子に関して同じ組成を有していることが好ましい。しかしながら、異なる組成も可能であり、これはＩＶ族領域でのドーピングプロファイルをコントロールするのに有用である。実際、層中の異なる組成もまた除外されるものではない。
【００６０】
同様に、２つ以上のＩＶ族エピタキシャル層があるところ（たとえば図５の実施例）では、上述のたとえばＩＶ族材料の堆積中におけるＶ族の拡散の前のこれらの層が、ベース材料を形成し、かつまた堆積中に行われるドーピングにおけるＩＶ族の原子に関して同じ組成を有することが好ましい。しかしながら、異なる組成も可能である。実際、層中の異なる組成および／またはドーピングもまた除外されるものではない。
【００６１】
しかしながら、従来技術でエピタキシャル層に対してしばしば行われるように、このエピ層および基板が同じベース材料であった場合でも、ＩＶ族エピ層および基板（図４，５、および７）では異なるドーピングであることが好ましい。
【００６２】
上記のＧａＡｓ上に成長されたＳｉＧｅおよびＳｉＧｅＳｎの例で示唆されているように、ＩＶ族層１０の材料は、非ＩＶ族材料の基板の上に成長されることができる。
【００６３】
使用可能または好ましい幾つかのドーピング濃度は以下の通りである。ＩＶ族層との界面にあるＩＩＩ−Ｖ族層では、このドーピング濃度は通常１ｃｍ3当たりの原子数が１×１０17個であり、さらに好ましくは１ｃｍ3当たりの原子数が１×１０18個であり、さらにもっと好ましくは１ｃｍ3当たりの原子数が１×１０18個と５×１０18個の間である。ＩＶ族半導体層におけるドーピングを形成する、拡散されたＶ族原子の数は、通常１ｃｍ3当りの原子数が１×１０17個より多く、好ましくは１ｃｍ3当りの原子数が１×１０18個より多く、そして１ｃｍ3当りの原子数が６×１０18個より多くてよい。IV族層の残りの（Ｖ族原子が顕著に拡散していない）部分については、ドーピング濃度は、通常１ｃｍ3当りの原子数が４×１０18個より小さく、好ましくは、１ｃｍ3当りの原子数が５×１０16個と２×１０18個の間であり、さらに好ましくは１×１０17個と１×１０18個の間である。
【００６４】
このシリコン層６および他の層は、従来の技術を用いて成長させることができる。以下のように幾つかの方法は可能である。
【００６５】
たとえばこのシリコン層は、ＩＩＩ−Ｖ族層のエピタキシーに用いられる従来のＭＯＣＶＤ反応炉（このような装置は多接合光起電デバイスのＩＩＩ−Ｖ族のエピタキシに従来より用いられている）で成長させることができる。（ＩＶ族半導体材料の例として）ゲルマニウム基板は、直接ＭＯＣＶＤ反応炉に設置でき、またシリコンおよびＩＩＩ−Ｖ族層を共に成長させるのに使用することができるので、この方法は、とりわけ第１の実施例（図２）に適合しているが、この実施例に限定するものではない。シリコンはこのような反応炉においてドーパント源として用いられので、したがって、直接ゲルマニウム基板にシリコンを堆積するために、ＩＩＩ−Ｖ族核形成層を堆積する前に、シリコンを堆積することができる。
【００６６】
シリコン層６は、ゲルマニウム、シリコンおよびシリコン-ゲルマニウムまたはシリコン-ゲルマニウム-錫を成長させるＣＶＤ堆積装置でエピタキシャル成長させることができる。ゲルマニウム等の基板は、まずこの装置に設置され、またさらにシリコンおよびGeエピタキシャル層６および７を成長させることができるので、この方法は、とりわけ第２の実施例（図３）に適合しているが、この実施例に限定するものではない。次に加工対象物は、ＭＯＣＶＤ反応炉（好ましくはマルチチャンバシステム（cluster tool arrangement）を用いてゲルマニウムエピタキシャル層７が清浄なままとなるようにする）に移動されてＩＩＩ−Ｖ族層３が堆積される。
【００６７】
ＭＢＥをＩＩＩ−Ｖ族材料またはシリコンの堆積に用いてもよい。
【００６８】
図８は、２次イオン質量分析器を用いて、ＩｎＧａＡｓ／Ｇｅ接合部を有する多接合タンデムセルデバイスの試料で、直接界面に本発明によるシリコン層を有するボトムセル（ａ）とこれを有しないボトムセル（ｂ）とを比較してプロットしたものである。縦軸は、ＧｅにおけるＡｓ原子の濃度を１ｃｍ3当たりの原子数で示してあり、横軸は、Ｇｅ層の深さをμで示している。このグラフは、シリコン層を有する場合は、ＩｎＧａＡｓ層に拡散するＡｓドーパント濃度がＧｅ層の１μｍの深さに閉じ込められていることを示しており（（ａ））、これに対してＳｉ層を用いないコントロールの場合（ただし他のプロセス条件は同一）は、Ａｓ原子が約４μｍを貫通していることを示している（（ｂ））。さらに、Ａｓ原子の濃度は、Ｓｉ層を有している試料では低くなっている。これらの所見は、Ｓｉ層がＡｓの拡散のバリヤとして機能することを示している。同様の結果は、異なるＶ族原子を有するＩＩＩ−Ｖ族半導体材料を用いても得られる。
【００６９】
本発明によるシリコン層を有する三重接合光起電構造の試料は、シリコン層を有しない場合に比べて１ｓｕｎで照射された場合の最大出力および開路電圧（ＶOC）を増加させるのに有効であると評価されている。
【００７０】
図９は、本発明を用いた、多接合太陽電池のもう１つの実施例を示し、ここでは全てのセルが示されている。この図は本発明のデバイスのセルのタンデム構成を示している（各々のセルは様々の半導体層で出来ているが、これら詳細は示されていない）。このデバイスは、ＧａＡｓ基板９１からスタートし、本発明に基づいて、この基板にＳｉＧｅセル９２が成長される（したがってｐ−ｎ接合部、Ｓｉ拡散バリヤ層およびこの上のドーピングを行うＩＩＩ−Ｖ族層（たとえばＧａＩｎＰ）を有するＳｉＧｅ層を備えるが、これらのいずれも図のセル９２には詳細には示されていない）。この上にＧａＡｓセル９４およびＩｎＧａＰセル９６が設けられる。トンネルダイオード９３および９５はそれぞれ、ＳｉＧｅセルとＧａＡｓセルとの間、およびＧａＡｓセルとＩｎＧａＰセルとの間でセル間の抵抗を低減する。最後のウィンドウ層９７は、デバイスを保護するが、光入射を可能とし、デバイスの金属コンタクトライン９９は、デバイスで生成された電流を集電する。最後に反射防止膜９８が、このウィンドウを被覆する。
【００７１】
図９Ａは、図９のボトムセル９２および基板９１の例を詳細に示す（ただしもちろんこの例を使用することは、図９の特定な実施例に限定することではない。）。この例は図４の実施例の構造を有し、ＧａＡｓの基板１を有している。この上にＧａＡｓに概ね（または正確に）格子整合されたｐ型ＳｉＧｅのエピ層１０が成長される。この上にＳｉ拡散バリヤ６が成長され、この上にＩＩＩ−Ｖ族核形成層３が成長され、これもまた概ね（または正確に）ＳｉＧｅに格子整合される。Ｖ族原子は、層３の堆積およびこれに続く処理のステップの条件下で、バリヤ６でコントロールされて層３からＳｉＧｅに拡散し、このＳｉＧｅをドーピングして界面８に隣接したｎ型領域４を形成し、これによりＳｉＧｅ層１０にｐ−ｎ接合部２が形成される。このＳｉＧｅ層１０の同様な例として、代わりにこの層はＳｉＧｅＳｎで形成される。
【００７２】
このデバイスでは、ＧａＡｓ基板１からのＶ族原子を用いたＳｉＧｅ（またはＳｉＧｅＳｎ）のドーピングに、潜在的な問題がある。すなわちＡｓ原子によってＳｉＧｅがｐ型からｎ型にオーバードーピングされて、ＳｉＧｅ層１０と基板１との間の界面の近傍でｐ−ｎ接合部を形成するのである。
【００７３】
この対策は以下の２つの方法で行われる。第一の方法では、ＳｉＧｅがｐ型のままであるように、拡散を抑えるように、もう１つのＳｉバリヤ１４が、界面に設けられてよい。（このＳｉバリヤには、７．５Åまたは３原子層の厚さが好ましい。この制限は、上記の試料のように、ＳｉがＧｅに良く似たＧａＡｓ基板の格子定数に対して成長されることによる。）
【００７４】
この問題を回避するもう１つの方法は、以降の処理のステップが実行される前に、ＳｉＧｅを異なる基板の上にトランスファすることである。このトランスファは、以下に説明するように、発明者らの国際特許出願の国際公報ＷＯ２０１００９４９１９で２０１０年８月２６日に公開されており、この内容は本発明に組み込まれるものである。
【００７５】
この方法では、Ｇｅを含む先躯体（たとえばＧｅＨ4，ＧｅＣｌ4，等）およびＳｉを含む先躯体（たとえばＳｉＨ4，ＳｉＨ2Ｃｌ2，ＳｉＨＣｌ3，ジシラン，等）のキャリヤガスとの混合ガスを用いて、ＳｉＧｅ層１０をＧａＡｓ基板１の上にエピタキシープロセスを用いて格子整合されて成長させることができる。このＳｉＧｅ層１０は、これに限定するものではないが、ジボランを含む、ガス状または固体のドーピング源を用いて処理中（ｉｎ−ｓｉｔｕ）にドープされてよい。この層１０は、たとえば、大気圧または１〜１０００Ｔｏｒｒに減圧され、温度３５０℃〜８００℃で成長されてよい。ＧａＡｓの基板の範囲として、ｐ型，ｎ型および準絶縁体を含むものが用いられてよく、ウェーハはエピタキシーの前にこの処理とは別に（ｅｘ−ｓｉｔｕ）または処理中にクリーニングされてよい。ＳｉＧｅ層１０の結晶度特性は、たとえば格子整合の検査は、Ｘ線回析技術を用いて測定されてよく、層の厚さは通常角度可変のエリプソメータ分光を用いて測定されてよいが、また他の方法も可能である。
【００７６】
このプロセスでは、ＧａＡｓ基板とＳｉＧｅ層１０との間の材料組成交換が、良好なエッチング停止部として機能するヘテロ界面を生成し、ＧａＡｓ基板が都合よく除去され、ＳｉＧｅ層１０の滑らかな表面が的確に生じることを可能にする。ＧａＡｓ基板の一部は、もしこれが速やかなあるいは容易または安価な製造プロセスであれば、機械的手段によって除去されてよい。たとえば、ＧａＡｓ基板が５００μｍ厚であれば、約４００μｍは、研磨によって除去されてよく、これによってＧａＡｓ材料はさらに容易に回収されて再利用することができる。最後の１００μｍは、選択的ウェットエッチングにより除去されてよい。
【００７７】
この方法を使用して生成される光起電セル構造は、基板の厚みが取り除かれているために、軽量にすることができる。これはとりわけ宇宙分野での応用に重要である。適合する可撓性、熱特性、または他の所望の機械的または電気的特性を有する他の分野にも提供することができる。基板をヒートシンクに交換すると、基板は熱流を低減するように機能しないので、デバイスからの熱伝導をさらに効率的にすることができる。このヒートシンクまたは他の金属ベース層は、そのままデバイス底部への導電性電極として機能する。
【００７８】
図１０Ａ〜１０Ｄに１つの特定の方法を示す。ＧａＡｓ基板１からスタートし、上記で説明したように、また図１０Ａに示すように、ＳｉＧｅ層１０がエピタキシャル成長される。次にＧａＡｓ基板以外の薄層以外を除去するためにトランスファ技術が用いられる。この層トランスファは、スマートカット（Ｓｍａｒｔ  Ｃｕｔ；登録商標）等の特許の剥離技術を用いて行われ、ＧａＡｓ基板の開裂面１２が丁度ＳｉＧｅ層１０の下に形成される。この開裂面１２は、イオンビーム打ち込み技術を用いて、水素またはヘリウム原子を、このビームエネルギで規定される正確な深さ、たとえば１．５μｍまでの深さに堆積させて形成されてよく、本発明の条件ではＳｉＧｅ層の厚さがほぼこの厚さである場合にこの技術が実用的となる。
【００７９】
次に代替ベース１３がＳｉＧｅ層１０に貼り付けられる。図１０Ｂに示すように、この代替ベースは、ＳｉＧｅ層がＳｉＯ２層に貼り付けられるように、酸化されたシリコンウェーハであってよい。ただし他のベースとして上述のような金属ヒートシンクが用いられてもよい。使用可能な他のベースの一部としては金属製、ガラスおよび半導体のベースがあり、これらはそれ自体が既に、金属、半導体および絶縁体の材料から選択された２つ以上の層を備えてよく、光起電接合部のような能動素子を１つ以上有していてもよい。次にこのＧａＡｓバルク基板は、この構造体から分離され、僅かに残ったＧａＡｓ層が、たとえば選択ウェットエッチングにより除去され、上記で説明した酸化シリコンウェーハのような代替ベースの上に、図１０Ｃに示すようにＳｉＧｅ層１０が残る。次にこのデバイスの後の層、たとえばＳｉバリヤ６およびＩＩＩ−Ｖ族層３およびこれに続く層５が、図１０Ｄに示すように形成される。
【００８０】
上記で説明した技術の変形例の１つには、下側のＳｉＧｅ層内で、基板の界面の真上の開裂面を形成することがある。層トランスファの後で、このトランスファされたＳｉＧｅは、さらなる必要な処理のために既に露出されている。ＧａＡｓ基板の上に残っている残渣ＳｉＧｅは、ＳｉＧｅに選択的に作用しかつＧａＡｓには作用しないウェットエッチを用いて、少なくとも部分的に除去されてよく、再使用可能なＧａＡｓ基板が残される。
【００８１】
多種多様な異なった代替ベースが図１０Ｄの構造に可能であり、これらはそれ自体が既に、金属、半導体および絶縁体の材料から選択された２つ以上の層を備えてよく、光起電接合部のような能動素子を１つ以上有していてもよい。初期に形成されたＧａＡｓ基板上のＳｉＧｅ層は、開裂または剥離に続く残渣ＧａＡｓの正確な除去の理想的なエッチング停止部となる。
【００８２】
図１１は、本発明を用いた多接合太陽電池セルのもう１つの例を示す。これは５個の太陽電池セルを示しており、ここでも全セルはタンデム型に接続されている。これらは、基板から順番に、Ｇｅセル１１１，もう１つのＧｅセル１１２，ＧａＩｎＡｓセル１１３，ＡｌＧａＩｎＡｓセル１１４およびＡｌＧａＩｎＰセル１１５（高濃度ｎ型コンタクト層１１６および金属ライン１１７）である。このデバイスでは、本発明はＧｅセル１１２を形成することに使用されており、このセルは上のセル１１３のＩＩＩ−Ｖ族材料との界面を有し、Ｓｉ拡散バリヤ６がセル１１２とセル１１３との間の界面に設けられるように、Ｖ族ドーパントを供給する。
【００８３】
図１１Ａは、図１１のボトムセルの例１１１，１１２の例を詳細に示すが、ただしもちろんこの例を使用することは、図１１の特定な実施例に限定することではない。
【００８４】
最下部のセル１１１は、ｐ型のＩＶ族基板１（たとえばＧｅ）を有し、この上にｎ型のＩＶ族エピ層（例えばＧｅ）が成長されて第１のｐ−ｎ接合部を形成する。次のセル１１２への低抵抗コンタクトを設けるために、次にトンネルダイオードの層１６が堆積される。この上にｐ型のＩＶ族材料（たとえばＧｅ）のエピ層１０が形成され、これに続いてシリコン拡散バリヤ６およびＩＩＩ−Ｖ族エピ層３が形成されて、上記の例のように、エピ層３からバリヤ６を通って拡散されたＶ族原子でドープされたエピ層１０のｎ型材料４と、ＩＶ族層１０の残渣との間にｐ−ｎ接合部を形成し、これによってセル１１２が形成される。
【００８５】
図１１Ｂは、図１１Ａと類似したもう１つの例を示す。この例ではしかしながら、第１のセルは、基板を含んでいないが、基板１の上にｐ型で（通常は基板に格子整合されて）成長された、追加のＩＶ族エピ層１７とこの上に成長されたｎ型のＩＶ族層１５とから出来ており、この第１のセルのｐ−ｎ接合部を形成する。
【００８６】
図１１Ｂの例で示す特定の例では、基板の材料は（図１１Ｂ（および図１１Ｃ）に記載されているように）ＧａＡｓである。これらのＩＶ族層は、好ましくは通常この基板に格子整合されて成長され、この例ではＳｉＧｅおよびＳｉＧｅＳｎである。ＳｉＧｅは、格子がＧａＡｓに整合された場合は、０．６６ｅＶのバンドギャップを与え、ＳｉＧｅＳｎは、これより大きい、〜１．１ｅＶまでのバンドギャップを与える。もし、ＧａＡｓへの格子整合を維持したまま、０．６６ｅＶより大きい２つのバンドギャップが必要であれば、最下部のセル１１１およびこの次のセル１１２は共にＳｉＧｅＳｎで作ることができるが、必要なバンドギャップをもたらすように互いに異なる組成で作られる。
【００８７】
図１１Ｃは、さらにもう１つの例を示す。この例は、図１１Ｂに類似しているが、基板がＩＩＩ−Ｖ族材料である場合にＩＶ族材料層１７における好ましくないｐ−ｎ接合部の形成を避けるために、追加のＳｉ拡散バリヤ１４が（図９Ｂの例のように）設けられている。
【００８８】
図１１Ｄは、多接合太陽電池のもう１つの例を示す。図１１Ｂおよび１１Ｃの例のように、ＳｉＧｅまたはＳｉＧｅＳｎの第１のセルがＧａＡｓ基板の上に設けられ、この上にＳｉＧｅＳｎの第２のセルが設けられている。この例では、さらに３つのセルが設けられており、これらもタンデム型で設けられている。第２のセルの上の第３のＧａＡｓセル、この第３のセルの上の第４のＩｎＧａＰセル、およびこの第４のセルの上の第５のＡｌＩｎＧａＰセルである。これらのセルは全てＧａＡｓ基板に格子整合されている。（ＡｌＧａＡｓは、厳密にはＧａＡｓと同じ格子定数を有していないが、充分に格子整合できるように殆ど同じ格子定数となっており、このＡｌＧａＡｓ層は、歪みが転位により開放されることが起きるような臨界厚より薄くなっているので、僅かな歪みとなっている。これはガリウムに対するアルミニウムの割合の成分範囲の全てで適用される。この例では、他の材料はＧａＡｓと正確に格子整合する成分となっており、この成分が優先的に用いられる。）例として、これらのセルのバンドギャップは第１のセルから最後のセルまで順番に、０．７ｅＶ，１．０ｅＶ，１．４ｅＶ，１．８ｅＶ，２．０ｅＶである。したがって、各々のセルはデバイスに当たる光のスペクトルの異なる部分を吸収する。必要があれば、このデバイスには、他の例で説明したように、Ｓｉバリヤ、トンネルダイオード、ウィンドウ層等が設けられる。また、図１０Ａ〜１０Ｄを参照して説明したように、この基板は除去されてよい。さらに、これらのセルの材料は、ＧａＡｓそのものの上に成長されなくともよく、ＧａＡｓに格子整合された他の基板の上に成長されてよい。他の層がこれらの光吸収セルの間に用いられてよく、これらはたとえば、トンネルダイオードであり、好ましくはこれらのセルと格子整合されており、また同様に好ましくは基板と格子整合されている。
【００８９】
図１２は本発明のもう１つの態様の例の層を示す。ここでは、ＩＶ族層１０'とＩＩＩ−Ｖ族層３'との間のＳｉ拡散バリヤ６は、Ｖ族原子がこのバリヤを通ってＩＶ族材料に拡散することをコントロールする。このＩＶ族材料は既にｎ型であり、したがって、生成される拡散領域４'は高濃度でｎ型ドープされている。この例では、層３'および層４'はトンネルダイオードを形成する。
【００９０】
図１２に示す例は、ＩＶ族の光電セルに組み合わせたトンネルダイオードをを示す。ｐ型のＩＶ族基板１が準備され、この上にｎ型のＩＶ族エピ層１０'が成長され、この接合部は光起電セルとなる。この上に薄いＳｉ拡散バリヤ６が設けられ、この上に高濃度ドープされたＩＩＩ−Ｖ族層３'が設けられる。このＩＩＩ−Ｖ族層３'のＶ族原子は、バリヤを通って拡散し、高濃度ドープされたｎ＋＋領域４'を形成する。この上に他の層５、たとえば他の太陽電池セルがたとえばＩＩＩ−Ｖ族材料で成長されてよい。高濃度ドープされたＩＶ族ｎ＋＋領域４'および高濃度ドープされたＩＩＩ−Ｖ族ｐ＋＋層３'は、低抵抗トンネルダイオード１６を形成し、これは、層１と層１０'との間のｐ−ｎ接合部で生成された光電流が、大きな抵抗損失を受けずに上の層に導電されることを可能にする。
【００９１】
上記の例と同様に、このシリコンバリヤは必ずしも厳密にＩＶ族材料とＩＩＩ−Ｖ族材料との間の界面にある必要はなく、Ｖ族原子の拡散に影響を与えるように一方の側に距離を置いて設けられてよい。
【００９２】
上記の例においては、これらのサブセルは、ＧａＡｓ基板（すなわち、ＧａＡｓに格子整合された基板、またはこの構造の格子定数に適合した他の基板）の上に逆順に設けられてよく、大きなバンドギャップのセルからスタートし、これに続くセルでは順にバンドギャップが小さくなり、最後がたとえばＳｉＧｅ／ＳｉＧｅＳｎセルとなる。最も大きなギャップのセルと基板との間に、犠牲層が設けられ、これらのセルが取り外されて適合した手段またはヒートシンクにトランスファされてよく、最も狭いバンドギャップのセルが基板に隣接し、最も広いバンドギャップのセルが入射光を最初に受けるように反転されてよい。
【００９３】
典型的には太陽電池セルである、これらの材料を用いたデバイスは、通常は最初に必要な層または少なくともそれらの一部を有する半導体材料が準備されて製造される。材料は、通常半導体ウェーハ全体に渡り均一に製造されている。この材料は次にリソグラフィー技術により加工され、個々のデバイスおよび接続部が形成される。材料の製造はしばしば、リソグラフィー工程およびパッケージ工程を行う製造者と異なる製造者によって行われる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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