(57)【要約】【課題】処理能力を向上できる。【解決手段】  実施形態に係る半導体記憶装置は、少なくとも第１及び第２閾値分布にそれぞれ対応する第１及び第２データのいずれかを記憶可能な複数のメモリセルＭＴを含むメモリセルアレイ１１と、複数のメモリセルに共通に接続されたワード線ＷＬと、読み出し動作を行う制御回路１７とを含む。制御回路１７は、第１データを読み出す場合、ワード線ＷＬに少なくとも第１乃至第３電圧を印加して少なくとも３回の読み出しを行い、第２データを読み出す場合、第１データの読み出し結果に基づいて、ワード線ＷＬに第４電圧を印加して読み出しを行う。【選択図】図９
2018037123.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１及び第２閾値分布にそれぞれ対応する第１及び第２データのいずれかを記憶可能な複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに共通に接続されたワード線と、
読み出し動作を行う制御回路と
を備え、
前記制御回路は、
前記第１データを読み出す場合、前記ワード線に少なくとも第１乃至第３電圧を印加して少なくとも３回の読み出しを行い、
前記第２データを読み出す場合、前記第１データの読み出し結果に基づいて、前記ワード線に第４電圧を印加して読み出しを行う
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリセルにそれぞれ接続された複数のビット線と、
前記複数のビット線に接続されたセンスアンプと
を更に備え、
前記センスアンプは、前記複数のメモリセルから読み出されたデータを用いてオン状態にある前記複数のメモリセルの個数をカウントするカウンタを含み、
前記制御回路は、前記少なくとも３回の読み出しを行った際の前記カウンタのカウント値に基づいて、前記第１乃至第３電圧のいずれかを選択する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１データの読み出し結果と前記第４電圧との関係を示すテーブルを有し、前記第１データの読み出し結果と前記テーブルとに基づいて、前記第４電圧を決定する
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１データを読み出す場合、前記ワード線に、選択された前記第１乃至第３電圧のいずれかを印加して読み出しを行う
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記テーブルは、書き換え可能である
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
半導体記憶装置とコントローラとを含むメモリシステムであって、
前記半導体記憶装置は、
少なくとも第１及び第２閾値分布にそれぞれ対応する第１及び第２データのいずれかを記憶可能な複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに共通に接続されたワード線と、
読み出し動作を行う制御回路と
を備え、
前記制御回路は、前記コントローラが発行する第１コマンドに応じて、
前記第１データを読み出す場合、前記ワード線に少なくとも第１乃至第３電圧を印加して少なくとも３回の読み出しを行い、
前記第２データを読み出す場合、前記第１データの読み出し結果に基づいて、前記ワード線に第４電圧を印加して読み出しを行う
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
処理能力を向上できる半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、少なくとも第１及び第２閾値分布にそれぞれ対応した第１及び第２データのいずれかを記憶可能な複数のメモリセルを含むメモリセルアレイと、複数のメモリセルに共通に接続されたワード線と、読み出し動作を行う制御回路とを含む。制御回路は、第１データを読み出す場合、ワード線に少なくとも第１乃至第３電圧を印加して少なくとも３回の読み出しを行い、第２データを読み出す場合、第１データの読み出し結果に基づいて、ワード線に第４電圧を印加して読み出しを行う。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置のブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールのブロック図である。
【図６】図６は、第１実施形態に係る半導体記憶装置におけるトラッキングリードの説明図である。
【図７Ａ】図７Ａは、第１実施形態に係る半導体記憶装置の備える読み出し電圧に関するテーブルである。
【図７Ｂ】図７Ｂは、第１実施形態に係る半導体記憶装置の備える読み出し電圧に関するテーブルである。
【図７Ｃ】図７Ｃは、第１実施形態に係る半導体記憶装置の備える読み出し電圧に関するテーブルである。
【図８】図８は、第１実施形態に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。
【図９】図９は、第１実施形態に係る半導体記憶装置における読み出し動作を示すフローチャートである。
【図１０】図１０は、第１実施形態に係る半導体記憶装置における読み出し動作時の選択ワード線の電圧を示すタイミングチャートである。
【図１１】図１１は、リードディスターブの説明図である。
【図１２】図１２は、データリテンションの説明図である。
【図１３】図１３は、第２実施形態に係る半導体記憶装置における読み出し動作を示すフローチャートである。
【図１４】図１４は、第２実施形態に係る半導体記憶装置における読み出し動作時の選択ワード線の電圧を示すタイミングチャートである。
【図１５】図１５は、第３実施形態に係る半導体記憶装置における読み出し動作を示すフローチャートである。
【図１６】図１６は、第３実施形態に係る半導体記憶装置における読み出し動作時の選択ワード線の電圧を示すタイミングチャートである。
【図１７】図１７は、第４実施形態に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。
【図１８】図１８は、第４実施形態に係るメモリシステムにおける読み出し動作を示すフローチャートである。
【図１９】図１９は、第５実施形態に係るメモリシステムにおける読み出し動作を示すフローチャートである。
【図２０】図２０は、第６実施形態に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。
【図２１】図２１は、第６実施形態に係るメモリシステムにおける読み出し動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について
１．１．１  メモリシステムの構成について
まず、図１を用いてメモリシステムの構成について説明する。図１にはメモリシステムのブロック図が示されている。図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１０、及びコントローラ２０を備えている。
【００１０】
ＮＡＮＤ型フラッシュメモリ１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリ１０の構成の詳細については後述する。
【００１１】
コントローラ２０は、外部の図示せぬホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１０に対して読み出し、書き込み、及び消去等を命令する。またコントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０におけるメモリ空間を管理する。
【００１２】
図１に示すようにコントローラ２０は、プロセッサ（ＣＰＵ）２１、内蔵メモリ（ＲＡＭ）２２、ＥＣＣ回路２３、ＮＡＮＤインターフェイス回路２４、バッファメモリ２５、及びホストインターフェイス回路２６を備えている。
【００１３】
プロセッサ２１は、コントローラ２０全体の動作を制御する。例えばプロセッサ２１は、ホスト機器から受信した書き込み命令に応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。この動作は、読み出し及び消去の場合についても同様である。
【００１４】
内蔵メモリ２２は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２１の作業領域として使用される。内蔵メモリ２２は、ＮＡＮＤ型フラッシュメモリ１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１５】
ＥＣＣ回路２３は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２３は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２３は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【００１６】
ＮＡＮＤインターフェイス回路２４は、ＮＡＮＤ型フラッシュメモリ１０と接続され、ＮＡＮＤ型フラッシュメモリ１０との通信を司る。例えばＮＡＮＤインターフェイス回路２４は、ＮＡＮＤ型フラッシュメモリ１０との間で入出力信号Ｉ／Ｏを送信及び受信する。例えば、コントローラ２０がＮＡＮＤ型フラッシュメモリ１０に送信する入出力信号Ｉ／ＯはコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータＤＡＴを含み、コントローラ２０がＮＡＮＤ型フラッシュメモリ１０から受信する入出力信号Ｉ／Ｏはステータス情報ＳＴＳ、及び読み出しデータＤＡＴを含んでいる。
【００１７】
バッファメモリ２５は、コントローラ２０がＮＡＮＤ型フラッシュメモリ１０及びホスト機器から受信したデータ等を一時的に保持する。
【００１８】
ホストインターフェイス回路２６は、図示せぬホストバスを介してホスト機器と接続され、ホスト機器との通信を司る。例えばホストインターフェイス回路２６は、ホスト機器から受信した命令及びデータをそれぞれ、プロセッサ２１及びバッファメモリ２５に転送する。
【００１９】
１．１．２  半導体記憶装置の構成について
次に、図２を用いてＮＡＮＤ型フラッシュメモリ１０の構成について説明する。図２にはＮＡＮＤ型フラッシュメモリ１０のブロック図が示されている。図２に示すようにＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。なお、図２の例では、説明を簡略化するために、各回路間の接続の一部が示されている。
【００２０】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタの集合であり、例えばデータの消去単位となる。各メモリセルトランジスタは、ＭＬＣ（Multi-Level Cell）方式を適用することにより、複数ビットのデータを記憶することができる。
【００２１】
センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介してコントローラ２０に出力する。またセンスアンプモジュール１２は、コントローラ２０から入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００２２】
またセンスアンプモジュール１２は、カウンタＣＴ、及びビット線毎に設けられた複数のセンスアンプユニット（図示せず）を備えている。カウンタＣＴは、読み出したデータのオンセル数、すなわちオン状態にあるメモリセルトランジスタＭＴの個数をカウントし、このカウント結果をシーケンサ１７に転送する。センスアンプユニットについての詳細は後述する。
【００２３】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルトランジスタに対応するワード線を選択する。そしてロウデコーダ１３は、選択ワード線及び非選択ワード線にそれぞれ必要な電圧を印加する。
【００２４】
入出力回路１４は、コントローラ２０との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１４は、コントローラ２０から受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとしてコントローラ２０に送信する。
【００２５】
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。ステータスレジスタ１５Ａは、ステータス情報ＳＴＳを保持する。またステータスレジスタ１５Ａは、シーケンサ１７の指示に応じてこのステータス情報ＳＴＳを入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に転送する。コマンドレジスタ１５Ｃは、入出力回路１４からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ１５Ｃは、コマンドＣＭＤをシーケンサ１７に転送する。
【００２６】
ロジック制御回路１６は、コントローラ２０から各種制御信号を受信し、入出力回路１４及びシーケンサ１７を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行してＮＡＮＤ型フラッシュメモリ１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行してＮＡＮＤ型フラッシュメモリ１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８の入力及び出力を入出力回路１４に指示する信号である。信号／ＷＰは、例えば電源のオン／オフ時にＮＡＮＤ型フラッシュメモリ１０を保護状態するための信号である。
【００２７】
シーケンサ１７は、ＮＡＮＤ型フラッシュメモリ１０全体の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５Ｃから転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路１９等を制御し、データの書き込み動作、読み出し動作等を実行する。さらにシーケンサ１７は、異なる読み出し電圧を用いた複数回の読み出し動作の結果に基づいて、最適な読み出し電圧の補正値を算出することができる。この動作の詳細については後述する。
【００２８】
またシーケンサ１７は、レジスタＲＥＧを備えている。レジスタＲＥＧには、例えば読み出し動作時にワード線に印加する電圧に関連するテーブルが保持され、シーケンサ１７はこのテーブルを参照して読み出し動作時の電圧を設定できる。尚、レジスタＲＥＧに保持された読み出しテーブルは、例えばセットフィーチャー（set feature）と呼ばれるパラメータ書き込み動作により書き換えることが可能である。
【００２９】
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＹ／(／ＢＹ)を生成し、この信号をコントローラ２０に送信する。信号ＲＹ／(／ＢＹ)は、ＮＡＮＤ型フラッシュメモリ１０がレディ状態であるか、ビジー状態であるかをコントローラ２０に通知する信号である。レディ状態はコントローラ２０からの命令を受け付ける状態であり、ビジー状態はコントローラ２０からの命令を受け付けない状態である。また信号ＲＹ／(／ＢＹ)は、レディ／ビジー制御回路１８が、その出力に接続されたトランジスタＴｒのオン／オフを制御することによって生成される。例えば信号ＲＹ／(／ＢＹ)は、ＮＡＮＤ型フラッシュメモリ１０がデータの読み出し等の動作中には “Ｌ”レベルとされ（ビジー状態）、これらの動作が完了すると“Ｈ”レベルとされる（レディ状態）。
【００３０】
電圧生成回路１９は、シーケンサ１７の指示に基づいて各種電圧を生成する。そして電圧生成回路１９は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３等に供給する。
【００３１】
１．１．３  メモリセルアレイの構成
次に、図３を用いてメモリセルアレイ１１の構成について説明する。図３はメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成が示されている。図３に示すようにブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。
【００３２】
各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されず、任意の数にすることができる。
【００３３】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。またメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ１及びＳＴ２のゲートはそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳに共通接続されている。同様に、同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００３４】
またメモリセルアレイ１１内において、同一列にあるＮＡＮＤストリングＮＳにおける選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。
【００３５】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合を「ページ」と呼ぶ。従って、例えば１つのメモリセルトランジスタＭＴに３ビットのデータを記憶させる場合、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合には３ページ分のデータが記憶される。以下、上位ビットに対応するページを上位ページ（upper page）、中位ビットに対応するページを中位ページ（middle page）、下位ビットに対応するページを下位ページ（lower page）と呼ぶ。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを保持可能な場合について説明するが、２ビット以上のデータが保持可能であれば良い。
【００３６】
また「ページ」は、データ領域及び冗長領域を含んでいる。データ領域は、外部の電子機器がＮＡＮＤ型フラッシュメモリ１０に保存しようとするデータを書き込む領域である。冗長領域は、例えばデータ領域に関するデータを書き込むための領域である。
【００３７】
尚、以上で説明したメモリセルトランジスタＭＴの閾値分布は、例えば図４に示すものとなる。図４には、３ビットデータに対応するメモリセルトランジスタＭＴの閾値分布、及び読み出し動作時に用いる電圧が示されている。図４の縦軸及び横軸はそれぞれ、メモリセルトランジスタＭＴの数及び閾値電圧Ｖｔｈに対応している。
【００３８】
図４に示すように、メモリセルトランジスタＭＴが３ビットのデータを保持する場合、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値電圧の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。
【００３９】
“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値電圧は電圧ＶｆｙＡよりも小さく、正または負の値を有する。
【００４０】
“Ａ”〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶｆｙＡ以上であり、且つ電圧ＶｆｙＢ未満である（但し、ＶｆｙＢ＞ＶｆｙＡ）。“Ｂ”レベルに含まれる閾値電圧は、電圧ＶｆｙＢ以上であり、且つ電圧ＶｆｙＣ未満である（但し、ＶｆｙＣ＞ＶｆｙＢ）。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶｆｙＣ以上であり、且つ電圧ＶｆｙＤ未満である（但し、ＶｆｙＤ＞ＶｆｙＣ）。“Ｄ”レベルに含まれる閾値電圧は、電圧ＶｆｙＤ以上であり、且つ電圧ＶｆｙＥ未満である（但し、ＶｆｙＥ＞ＶｆｙＤ）。“Ｅ”レベルに含まれる閾値電圧は、電圧ＶｆｙＥ以上であり、且つ電圧ＶｆｙＦ未満である（但し、ＶｆｙＦ＞ＶｆｙＥ）。“Ｆ”レベルに含まれる閾値電圧は、電圧ＶｆｙＦ以上であり、且つ電圧ＶｆｙＧ未満である（但し、ＶｆｙＧ＞ＶｆｙＦ）。そして、“Ｇ”レベルに含まれる閾値電圧は、電圧ＶｆｙＧ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（但し、ＶＲＥＡＤ＞ＶｆｙＧ）。なお、電圧ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読み出し動作時及び書き込み動作時に非選択ワード線ＷＬに印加され、メモリセルトランジスタＭＴをオン状態とさせる電圧である。
【００４１】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”〜“１１１”に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持できる。この３ビットデータの各ビットをそれぞれ、上位ビット（upper bit）、中位ビット（middle bit）、及び下位ビット（lower bit）と呼ぶことがある。
【００４２】
以下、本実施形態では、“Ｅｒ”〜“Ｇ”レベルに対するデータの割り当てを、“Ｅｒ”レベルのデータは“１１１”とし、“Ａ”レベルのデータは“１１０”とし、“Ｂ”レベルのデータは“１００”とし、“Ｃ”レベルのデータは“０００”とし、“Ｄ”レベルのデータは“０１０”とし、“Ｅ”レベルのデータは“０１１”とし、“Ｆ”レベルのデータは“００１”とし、“Ｇ”レベルのデータは“１０１”とする。なお、各レベルに対するデータの割り当ては、任意に設定可能である。
【００４３】
なお、図４では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えば書き込み動作の後、データリテンション、あるいは読み出し動作時のリードディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。
【００４４】
１．１．４  センスアンプモジュールの構成
次に、図５を用いてセンスアンプモジュール１２の構成について説明する。図５は、センスアンプモジュール１２の回路図である。図５に示すようにセンスアンプモジュール１２は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（Ｌ−１））を含む。
【００４５】
各センスアンプユニットＳＡＵはそれぞれ、カウンタＣＴとデータを送受信可能なように接続されている。また各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、ＵＤＬ、及びＸＤＬを備えている。これらセンスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。
【００４６】
センスアンプ部ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出しデータが“０”であるか“１”であるかを判断する。具体的には、例えばシーケンサ１７が生成する制御信号ＳＴＢがアサートされるタイミングで、センスアンプユニットＳＡＵは読み出しデータを確定する。また書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
【００４７】
ラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、及びＵＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが確定させた読み出しデータ、及び書き込み時にラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、及びＵＤＬのいずれかに転送される。
【００４８】
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵとコントローラ２０との間のデータの入出力に用いられる。つまりコントローラ２０から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡに転送される。また、ラッチ回路ＳＤＬ、ＬＤＬ、ＭＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡのデータは、ラッチ回路ＸＤＬを介してコントローラ２０に転送される。
【００４９】
尚、センスアンプモジュール１２の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
【００５０】
１．２  読み出し動作
次に、読み出し動作について説明する。本実施形態におけるＮＡＮＤ型フラッシュメモリ１０は、ノーマルリード、トラッキングリード、及びシフトリードを実行することができる。読み出し動作では、これらの動作のいずれか又は複数が選択されることによりデータが読み出される。
【００５１】
ノーマルリードは通常の読み出しシーケンスであり、予め設定された読み出し電圧を用いてデータを読み出す。例えば、“Ａ”レベルの読み出しの場合、読み出し電圧ＶｆｙＡが用いられる。トラッキングリードは、最適な読み出し電圧を求めるために１つのレベルに対して複数の読み出し電圧を用いる読み出しシーケンスである。例えば“Ａ”レベルの読み出しの場合、電圧ＶｆｙＡを含む複数の読み出し電圧が用いられる。シフトリードは、補正した読み出し電圧を用いた読み出しシーケンスである。
【００５２】
１．２．１  トラッキングリード
次に、図６を用いてトラッキングリードの詳細について説明する。図６は、“Ａ”レベルの読み出しにトラッキングリードを適用する場合の読み出し電圧の一例を示している。
【００５３】
メモリセルトランジスタＭＴの閾値電圧は、書き込み動作後のデータリテンション、あるいは読み出し動作時のリードディスターブ等の影響を受ける。例えば、メモリセルトランジスタＭＴの閾値分布は、リードディスターブの影響で高くなり、メモリセルトランジスタＭＴから電荷が抜けるデータリテンションの影響で低くなる。このような影響を受けるとメモリセルトランジスタＭＴの閾値分布は、例えば図６の破線に示すように広がる場合がある。トラッキングリードは、このように閾値分布が広がり、例えばノーマルリードではデータを正確に読み出すことができなくなった場合に実行される。
【００５４】
トラッキングリードでは、読み出し電圧の補正値を算出するために、図６に示すような例えば５つの読み出し電圧ＶｔｒＡ１〜ＶｔｒＡ５を用いた読み出し動作が実行される。電圧ＶｔｒＡ１〜ＶｔｒＡ５の電圧値はそれぞれ異なり、その電圧値の範囲が隣り合う閾値分布の谷を含むように設定される。例えば“Ａ”レベルの読み出しの場合、ＶｔｒＡ１＜ＶｆｙＡ＜ＶｔｒＡ５の関係にある。以下、読み出し電圧ＶｔｒＡ３＝ＶｆｙＡの場合について説明する。シーケンサ１７は、電圧ＶｔｒＡ１〜ＶｔｒＡ５の読み出し結果に基づいて、最適な読み出し電圧を選択する。なお、１つのレベルのトラッキングリードに対する読み出し回数（電圧のステップ数）は任意である。
【００５５】
具体的には、トラッキングリードにおける読み出し動作毎に、カウンタＣＴがオンセル数をカウントして、このオンセル数の情報をシーケンサ１７に転送する。より具体的には、例えば“Ａ”レベルの読み出しにおいて、カウンタＣＴは、電圧ＶｔｒＡ１〜ＶｔｒＡ５のそれぞれで読み出したオンセル数ＯＡ１〜ＯＡ５をシーケンサ１７に転送する。そしてシーケンサ１７は、オンセル数の変化量をそれぞれ計算する。例えばシーケンサ１７は、電圧ＶｔｒＡ１で読み出した場合のオンセル数ＯＡ１と、電圧ＶｔｒＡ２で読み出した場合のオンセル数ＯＡ２との差分（｜ＯＡ１−ＯＡ２｜）を計算する。同様に、電圧ＶｔｒＡ２及びＶｔｒＡ３で読み出した場合のオンセル数の差分（｜ＯＡ２−ＯＡ３｜）と、電圧ＶｔｒＡ３及びＶｔｒＡ４で読み出した場合のオンセル数の差分（｜ＯＡ３−ＯＡ４｜）と、電圧ＶｔｒＡ４及びＶｔｒＡ５で読み出した場合のオンセル数の差分（｜ＯＡ４−ＯＡ５｜）とが計算される。そしてシーケンサ１７は、これらの計算結果に基づいて読み出し電圧を設定する。
【００５６】
より具体的には、オンセル数の変化量に対して所定の基準値が設けられ、シーケンサ１７はオンセル数の変化量が基準値を超えた場合をフェイルとし、基準値以下の場合をパスとする。このようにオンセル数の変化量をある閾値を持って確認することにより、メモリセルトランジスタＭＴの閾値分布が大まかにどのような形状になっているのかを知ることができる。
【００５７】
例えば、オンセル数の変化量が電圧ＶｔｒＡ１及びＶｔｒＡ２におけるオンセル数の差分（｜ＯＡ１−ＯＡ２｜）と、電圧ＶｔｒＡ２及びＶｔｒＡ３におけるオンセル数の差分（｜ＯＡ２−ＯＡ３｜）とでパスし、電圧ＶｔｒＡ３及びＶｔｒＡ４におけるオンセル数の差分（｜ＯＡ３−ＯＡ４｜）と、電圧ＶｔｒＡ４及びＶｔｒＡ５におけるオンセル数の差分（｜ＯＡ４−ＯＡ５｜）とでフェイルした場合、“Ａ”レベルの読み出しの閾値分布の谷はオンセルの変化量が小さい電圧ＶｔｒＡ１及びＶｔｒＡ３間にあることが分かる。この場合、シーケンサ１７は最適な読み出し電圧としては、例えば電圧ＶｔｒＡ２を選択する。
【００５８】
なお、他のレベルの読み出しについても、同様にトラッキングリードを実行できる。例えば“Ｂ”レベルの読み出しでは、５つの電圧ＶｔｒＢ１〜ＶｔｒＢ５を用いたトラッキングリードを実行できる。この場合、電圧ＶｔｒＢ１〜ＶｔｒＢ５と電圧ＶｆｙＢとは、電圧ＶｔｒＢ１＜ＶｆｙＢ＜ＶｔｒＢ５の関係にある。
【００５９】
１．２．２  シフトリード
次に、図７Ａ〜図７Ｃを用いてシフトリードについて説明する。本実施形態では、１つのページの読み出しにおいて、複数のレベルの読み出しを行う場合、シーケンサ１７は、１つのレベルのトラッキングリードの結果と、レジスタＲＥＧに保持された読み出し電圧に関するテーブルとに基づいて、当該ページの他のレベルの読み出し電圧を設定する。そして、シーケンサ１７は、設定した読み出し電圧に基づいてシフトリードを実行する。図７Ａ〜図７Ｃのテーブルは、下位ページ、中位ページ、上位ページにおけるトラッキングリードと読み出し電圧との関係をそれぞれ示している。
【００６０】
図７Ａに示すように、下位ページ読み出しの場合、“Ａ”レベル及び“Ｅ”レベルの読み出しが必要となる。例えば“Ａ”レベルのトラッキングリードの結果に基づいて“Ｅ”レベルの読み出し電圧が設定される。例えば“Ａ”レベルの読み出し電圧がＶｔｒＡ２の場合、“Ｅ”レベルの読み出し電圧は“ＶｆｙＥ−Ｖｅ１”とされる。なお、図７Ａの例では、“Ａ”レベルのトラッキングリードの結果に基づいて、“Ｅ”レベルの読み出しを設定する場合を示しているが、先に“Ｅ”レベルの読み出しでトラッキングリードを実行し、その結果に基づいて、“Ａ”レベルの読み出し電圧を設定しても良い。例えば、“Ｅ”レベルのシフト量の方が“Ａ”レベルのシフト量よりも大きい場合に、“Ｅ”レベルのトラッキングリードを実行しても良い。更に、電圧ＶｔｒＡ１〜ＶｔｒＡ５の各電圧間のステップ幅と、電圧“ＶｆｙＥ−Ｖｅ２”〜“ＶｆｙＥ＋Ｖｅ２”の各電圧間のステップ幅とは同じでも良く、異なっていても良い。読み出し電圧のステップ幅は、リードディスターブ及びデータリテンションによる各レベルのデータのシフト量に応じて任意に設定できる。中位ページ及び上位ページも同様である。
【００６１】
図７Ｂに示すように、中位ページ読み出しの場合、“Ｂ”レベル、“Ｄ”レベル、及び“Ｆ”レベルの読み出しが必要となる。例えば“Ｂ”レベルのトラッキングリードの結果に基づいて“Ｄ”レベル及び“Ｆ”レベルの読み出し電圧が設定される。例えば“Ｂ”レベルの読み出し電圧がＶｔｒＢ２の場合、“Ｄ”レベルの読み出し電圧は“ＶｆｙＤ−Ｖｄ１”とされ、“Ｆ”レベルの読み出し電圧は“ＶｆｙＦ−Ｖｆ１”とされる。なお、図７Ｂの例では、“Ｂ”レベルのトラッキングリードの結果に基づいて、“Ｄ”レベル及び“Ｆ”レベルの読み出しを設定する場合を示しているが、先に“Ｄ”レベルあるいは“Ｆ”レベルの読み出しでトラッキングリードを実行し、その結果に基づいて他のレベルの読み出し電圧を設定しても良い。
【００６２】
図７Ｃに示すように、上位ページ読み出しの場合、“Ｃ”レベル及び“Ｇ”レベルの読み出しが必要となる。例えば“Ｃ”レベルのトラッキングリードの結果に基づいて“Ｇ”レベルの読み出し電圧が設定される。例えば“Ｃ”レベルの読み出し電圧がＶｔｒＣ２の場合、“Ｇ”レベルの読み出し電圧は“ＶｆｙＧ−Ｖｇ１”とされる。なお、図７Ｃの例では、“Ｃ”レベルのトラッキングリードの結果に基づいて、“Ｇ”レベルの読み出しを設定する場合を示しているが、先に“Ｇ”レベルの読み出しでトラッキングリードを実行し、その結果に基づいて、“Ｃ”レベルの読み出し電圧を設定しても良い。
【００６３】
１．２．３  コントローラの動作について
次に、図８を用いてコントローラ２０の動作について説明する。コントローラ２０は、外部機器から読み出しの指示を受けると、読み出し動作に関するコマンドセットを発行して、ＮＡＮＤ型フラッシュメモリ１０に送信する。
【００６４】
具体的には、まずコントローラ２０は、リードコマンド“００ｈ”を発行し、コマンドラッチイネーブル信号ＣＬＥをアサートする（“Ｈ”レベルにする）。コマンド“００ｈ”は、読み出しの為のアドレス入力受付コマンドに相当し、ＮＡＮＤ型フラッシュメモリ１０にデータの読み出し動作を命令するコマンドである。
【００６５】
次に、コントローラ２０は、例えば５サイクルに渡ってアドレス情報ＡＤＤを発行し、アドレスラッチイネーブル信号ＡＬＥをアサートする（“Ｈ”レベルにする）。このアドレス情報ＡＤＤは、読み出す対象のアドレスを指定するものである。なお、アドレス情報ＡＤＤのサイクル数は任意である。
【００６６】
次に、コントローラ２０は、コマンド“３０ｈ”を発行し、コマンドラッチイネーブル信号ＣＬＥをアサートする（“Ｈ”レベルにする）。コマンド“３０ｈ”は、直前に送信されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいてＮＡＮＤ型フラッシュメモリ１０にデータの読み出しを実行させるためのコマンドである。
【００６７】
コントローラ２０は、コマンド、アドレス情報ＡＤＤを発行する度に、ライトイネーブル信号／ＷＥをアサートする（“Ｌ”レベルにする）。よって、ライトイネーブル信号／ＷＥが“Ｌ”レベルに立ち下がる度に、信号（アドレス情報ＡＤＤあるいはコマンドＣＭＤ）がＮＡＮＤ型フラッシュメモリ１０に取り込まれる。
【００６８】
次に、ＮＡＮＤ型フラッシュメモリ１０は、コマンド“３０ｈ”に応答して、読み出しを開始し、ビジー状態となる（ＲＹ／（／ＢＹ）＝“Ｌ”）。
【００６９】
その後、ＮＡＮＤ型フラッシュメモリ１０がレディ状態に復帰すると、コントローラ２０は、リードイネーブル信号／ＲＥを“Ｌ”レベルでアサートする。リードイネーブル信号／ＲＥが立ち下がる度に、読み出したデータＤＡＴが、ＮＡＮＤ型フラッシュメモリ１０からコントローラ２０へ転送される。なお、図８の例ではコントローラ２０に転送されるデータを１サイクルとしたが、複数のサイクルであっても良い。
【００７０】
１．２．３  半導体記憶装置における読み出し動作の流れ
次に、図９を用いてＮＡＮＤ型フラッシュメモリ１０における読み出し動作の流れについて説明する。
【００７１】
図９に示すように、まずＮＡＮＤ型フラッシュメモリ１０は、コントローラ２０からコマンドセット（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を受信する（ステップＳ１０）。より具体的には、ＮＡＮＤ型フラッシュメモリ１０の入出力回路１４は、受信したコマンドＣＭＤ及びアドレス情報ＡＤＤをそれぞれ、コマンドレジスタ１５Ｃ及びアドレスレジスタ１５Ｂに転送する。アドレスレジスタ１５Ｂは、カラムアドレス信号ＣＡをセンスアンプモジュール１２に送信し、ロウアドレス信号ＲＡをロウデコーダ１３に送信する。コマンドレジスタ１５ＣにコマンドＣＭＤが格納されると、シーケンサ１７の制御に応じて、レディ／ビジー制御回路１８は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにする。そしてシーケンサ１７は、対応するページの読み出しを実行する。
【００７２】
シーケンサ１７は、１つのレベルについてトラッキングリードを実行する（ステップＳ１１）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルのトラッキングリードを実行する。そして、シーケンサ１７は、“Ａ”レベルの読み出しについて最適な読み出し電圧を選択し、最適な読み出し電圧で読み出したデータを例えばラッチ回路ＬＤＬに格納する。例えば、“Ａ”レベルの読み出し後、“Ｅｒ”レベルのデータに対応するラッチ回路ＬＤＬには、“１”データが保存され、“Ａ”〜“Ｇ”レベルのデータに対応するラッチ回路ＬＤＬには、”０”データが保存されている。
【００７３】
次に、シーケンサ１７は、１つのレベルのトラッキングリードの結果と、図７Ａ〜図７Ｃに示した読み出し電圧に関するテーブルとに基づいて、当該ページの他のレベルの読み出し電圧を設定する（ステップＳ１２）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、図７Ａに示す“Ａ”レベルで選択した読み出し電圧と、読み出し電圧に関するテーブルとに基づいて、“Ｅ”レベルの読み出し電圧を設定する。例えば、“Ａ”レベルのトラッキングリードの結果、電圧ＶｔｒＡ２が選択されると、シーケンサ１７は、“Ｅ”レベルの読み出し電圧として、電圧“ＶｆｙＥ−Ｖｅ１”を選択する。
【００７４】
次に、シーケンサ１７は、当該ページの他のレベルのシフトリードを実行する（ステップＳ１３）。より具体的には、例えば下位ページ読み出しの場合、シーケンサ１７は、“Ｅ”レベルのシフトリードを実行し、ラッチ回路ＬＤＬのデータを更新する。例えば、“Ｅ”レベルの読み出しデータの反転データを上書き（ＯＲ演算）することにより、“Ｅｒ”、“Ｅ”〜“Ｇ”レベルのデータに対応するラッチ回路ＬＤＬには、“１”データが保存され、“Ａ”〜“Ｄ”レベルのデータに対応するラッチ回路ＬＤＬには“０”データが保存される。
【００７５】
次に、シーケンサ１７は、読み出したデータをコントローラ２０に送信する（ステップＳ１４）。より具体的には、ＮＡＮＤ型フラッシュメモリ１０の入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴをコントローラ２０に送信する。読み出しデータＤＡＴがコントローラ２０に送信されると、レディ／ビジー制御回路１８はレディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにする。これにより、読み出し動作が終了する。
【００７６】
１．２．３  読み出し動作時の選択ワード線の電圧
次に、図１０を用いて読み出し時の選択ワード線の電圧について説明する。図１０の例は、下位ページの読み出しにおいて、“Ａ”レベルについてトラッキングリードを実行し、その結果に基づいて“Ｅ”レベルのシフトリードを実行する場合を示している。
【００７７】
図１０に示すように、時刻ｔ１において、シーケンサ１７は、“Ａ”レベルのトラッキングリードを開始する。ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶｔｒＡ１を印加する。選択ワード線ＷＬｓｅｌに電圧ＶｔｒＡ１が印加されている時刻ｔ１〜ｔ２の間にシーケンサ１７が信号ＳＴＢをアサートすると、センスアンプモジュール１２によってデータが読み出される。
【００７８】
同様に、時刻ｔ２〜ｔ６の間、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶｒｔＡ２〜ＶｔｒＡ５を順に印加する。選択ワード線ＷＬｓｅｌに電圧ＶｔｒＡ２〜ＴｔｒＡ５が印加されているそれぞれのタイミングでシーケンサ１７は信号ＳＴＢをアサートし、センスアンプモジュール１２にデータを読み出す。
【００７９】
シーケンサ１７は、電圧ＶｔｒＡ１〜ＶｔｒＡ５に対応して読み出されたデータ（オンセル数）から、最適な読み出し電圧を選択する。そして、選択された“Ａ”レベルの読み出し電圧と、読み出し電圧に関するテーブルとに基づいて“Ｅ”レベルの読み出し電圧を設定する。
【００８０】
時刻ｔ６〜ｔ７の間、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに、シーケンサ１７が設定した“Ｅ”レベルの読み出し電圧、すなわち電圧“ＶｆｙＥ−Ｖｅ２”、“ＶｆｙＥ−Ｖｅ１”、“ＶｆｙＥ”、“ＶｆｙＥ＋Ｖｅ１”、“ＶｆｙＥ＋Ｖｅ２”のいずれかを印加する。この間に、シーケンサ１７は信号ＳＴＢをアサートし、センスアンプモジュール１２に“Ｅ”レベルのデータを読み出す。
【００８１】
時刻ｔ７において、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶＳＳを印加する。シーケンサ１７は、読み出し動作のリカバリ処理を行い、読み出し動作が終了する。
【００８２】
１．３  本実施形態に係る効果について
本実施形態に係る半導体記憶装置によれば、処理能力を向上することができる。以下、本効果について詳述する。
【００８３】
半導体記憶装置では、読み出し動作時の誤書き込み（電荷蓄積層への電荷注入）によるリードディスターブや、書き込み動作から時間が経過すると電荷蓄積層から電荷が抜けるによるデータリテンション等の影響により、メモリセルトランジスタの閾値分布が本来あるべき位置からシフトしたり、広がったりする。
【００８４】
図１１は、リードディスターブによりメモリセルトランジスタの閾値分布がシフトする例を示している。図１１の例では、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布を示している。図１１に示すように、リードディスターブの影響により、各レベルの閾値電圧は高くなる。リードディスターブによる“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値電圧のシフト量を、それぞれＶｒｄＡ、ＶｒｄＢ、及びＶｒｄＣとする。すると、下位レベルの方が、閾値電圧と電圧ＶＲＥＡＤとの電圧差が大きく電荷が注入されやすい、すなわちリードディスターブの影響を強く受けるため、ＶｒｄＡ＞ＶｒｄＢ＞ＶｒｄＣの関係にある。
【００８５】
図１２は、データリテンションによりメモリセルトランジスタの閾値分布がシフトする例を示している。図１２の例では、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布を示している。図１２に示すように、データリテンションにより各レベルの閾値電圧は低くなる。データリテンションによる“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値電圧のシフト量を、それぞれＶｄｒＡ、ＶｄｒＢ、及びＶｄｒＣとする。すると、上位レベルの方が、電荷蓄積層に多くの電荷を取り込んでいるため電荷の抜ける量が相対的に多くなる、すなわちデータリテンションの影響を強く受けるため、ＶｄｒＡ＜ＶｄｒＢ＜ＶｄｒＣの関係にある。
【００８６】
このようにリードディスターブやデータリテンションによる閾値分布のシフト量は、閾値分布のレベルに依存する。閾値分布のレベルとシフト量の関係を予め把握しておくことにより、１つのレベルにおけるシフト量から、他のレベルのシフト量を予測することができる。
【００８７】
そこで、本実施形態に係る半導体記憶装置は、読み出し対象となるページについて複数のレベルの読み出しを行う場合、１つのレベルについてトラッキングリードを実行する。そして、トラッキングリードの結果と、読み出し電圧に関するテーブルから、他のレベルの読み出し電圧を設定し、この読み出し電圧を用いてシフトリードを実行する。これにより、全てのレベルにおいてトラッキングリードを実行する必要がなくなるため、トラッキングリードによる読み出し動作の処理時間の増加を抑制できる。よって、半導体記憶装置の処理能力を向上できる。
【００８８】
更に、トラッキングリードとシフトリードとにより、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上させることができる。
【００８９】
更に、トラッキングリードの回数を低減できるため、リードディスターブの影響を低減できる。すなわち、リードディスターブによる閾値電圧のシフトを抑制できる。よって、データの信頼性を向上させることができる。
【００９０】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、トラッキングリードで読み出し電圧を設定した後、読み出し対象となるページのシフトリードを行う場合について説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００９１】
２．１  半導体記憶装置における読み出し動作の流れ
まず、図１３を用いてＮＡＮＤ型フラッシュメモリ１０における読み出し動作の流れについて説明する。
【００９２】
図１３に示すように、まずＮＡＮＤ型フラッシュメモリ１０は、コントローラ２０からコマンドセット（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を受信する（ステップＳ１０）。
【００９３】
シーケンサ１７は、１つのレベルについてトラッキングリードを実行する（ステップＳ１１）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルのトラッキングリードを実行する。
【００９４】
次に、シーケンサ１７は、トラッキングリードの結果と、読み出し電圧に関するテーブルに基づいて、当該ページの読み出し対象となるレベルの読み出し電圧を設定する（ステップＳ１２’）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルの読み出し電圧（例えば電圧ＶｔｒＡ２）と、“Ｅ”レベルの読み出し電圧（例えば電圧“ＶｆｙＥ−Ｖｅ１”）を設定する。
【００９５】
次に、シーケンサ１７は、読み出し対象となるページのシフトリードを実行する（ステップＳ１３’）。より具体的には、例えば下位ページ読み出しの場合、シーケンサ１７は、“Ａ”レベルと“Ｅ”レベルのシフトリードを実行し、ラッチ回路ＬＤＬにデータを保存する。
【００９６】
次に、シーケンサ１７は、読み出したデータをコントローラ２０に送信する（ステップＳ１４）。
【００９７】
２．２  読み出し動作時の選択ワード線の電圧
次に、図１４を用いて読み出し時の選択ワード線の電圧について説明する。図１４の例は、下位ページの読み出しにおいて、“Ａ”レベルについてトラッキングリードを実行し、その結果に基づいて“Ａ”レベルと“Ｅ”レベルのシフトリードを実行する場合を示している。
【００９８】
図１４に示すように、時刻ｔ１〜ｔ６の間、図１０の時刻ｔ１〜ｔ６と同様に、シーケンサ１７は、“Ａ”レベルのトラッキングリードを行う。
【００９９】
シーケンサ１７は、電圧ＶｔｒＡ１〜ＶｔｒＡ５に対応して読み出されたデータから、“Ａ”レベルと“Ｅ”レベルの最適な読み出し電圧を設定する。
【０１００】
時刻ｔ６〜ｔ７の間、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶＳＳを印加する。
【０１０１】
時刻ｔ７〜ｔ８の間、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに、シーケンサ１７が設定した“Ａ”レベルの読み出し電圧を印加する。この間に、シーケンサ１７は信号ＳＴＢをアサートし、センスアンプモジュール１２に“Ａ”レベルのデータを読み出す。
【０１０２】
時刻ｔ８〜ｔ９の間、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに、シーケンサ１７が設定した“Ｅ”レベルの読み出し電圧を印加する。この間に、シーケンサ１７は信号ＳＴＢをアサートし、センスアンプモジュール１２に“Ｅ”レベルのデータを読み出す。
【０１０３】
時刻ｔ９において、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶＳＳを印加する。シーケンサ１７は、読み出し動作のリカバリ処理を行い、読み出し動作が終了する。
【０１０４】
２．３  本実施形態に係る効果について
本実施形態に係る半導体記憶装置によれば、第１実施形態と同様の効果を得ることができる。
【０１０５】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、１つレベルのトラッキングリードの結果に基づいて、他のレベルのトラッキングリードの条件を設定する場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【０１０６】
３．１  半導体記憶装置における読み出し動作の流れ
まず、図１５を用いてＮＡＮＤ型フラッシュメモリ１０における読み出し動作の流れについて説明する。
【０１０７】
図１５に示すように、まずＮＡＮＤ型フラッシュメモリ１０は、コントローラ２０からコマンドセット（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を受信する（ステップＳ１０）。
【０１０８】
シーケンサ１７は、１つのレベルについてトラッキングリードを実行する（ステップＳ１１）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルのトラッキングリードを実行する。そして、シーケンサ１７は、“Ａ”レベルの読み出しについて最適な読み出し電圧を選択し、最適な読み出し電圧で読み出したデータを例えばラッチ回路ＬＤＬに格納する。
【０１０９】
次に、シーケンサ１７は、トラッキングリードの結果と、読み出し電圧に関するテーブルに基づいて、当該ページの読み出し対象となる他のレベルのトラッキングリードの読み出し電圧条件（以下、「トラッキング条件」と呼ぶ）を設定する（ステップＳ１２’ ’）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルの読み出し電圧に基づいて、“Ｅ”レベルのトラッキング条件を設定する。“Ａ”レベルの読み出し結果を用いることにより、“Ｅ”レベルのトラッキングリードにおける読み出し回数を、“Ａ”レベルのトラッキングリードにおける読み出し回数よりも少なくできる。
【０１１０】
次に、シーケンサ１７は、読み出し対象となる他のレベルのトラッキングリードを実行する（ステップＳ１３’ ’）。より具体的には、例えば下位ページ読み出しの場合、シーケンサ１７は、“Ｅ”レベルのトラッキングリードを実行する。そして、シーケンサ１７は、“Ｅ”レベルの読み出しについて最適な読み出し電圧を選択し、最適な読み出し電圧で読み出したデータに基づいて、ラッチ回路ＬＤＬのデータを更新する。
【０１１１】
次に、シーケンサ１７は、読み出したデータをコントローラ２０に送信する（ステップＳ１４）。
【０１１２】
３．２  読み出し動作時の選択ワード線の電圧
次に、図１６を用いて読み出し時の選択ワード線の電圧について説明する。図１６の例は、下位ページの読み出しにおいて、“Ａ”レベルのトラッキングリード時に８回の読み出しを実行し、その結果に基づいて“Ｅ”レベルのトラッキングリード時に３回の読み出しを実行する場合を示している。
【０１１３】
図１６に示すように、時刻ｔ１〜ｔ９の間、シーケンサ１７は、“Ａ”レベルのトラッキングリードを行う。より具体的には、シーケンサ１７は、電圧ＶｔｒＡ１〜ＶｔｒＡ８に対応して８回の読み出しを行う。
【０１１４】
シーケンサ１７は、電圧ＶｔｒＡ１〜ＶｔｒＡ８に対応して読み出されたデータから、最適な読み出し電圧を選択する。そして、選択された“Ａ”レベルの読み出し電圧と、読み出し電圧に関するテーブルとに基づいて、“Ｅ”レベルのトラッキング条件を設定する。図１６の例では、電圧ＶｔｒＥ１〜ＶｔｒＥ３が選択されている。
【０１１５】
時刻ｔ６〜ｔ１２の間、シーケンサ１７は、“Ｅ”レベルのトラッキングリードを行う。より具体的には、シーケンサ１７は、電圧ＶｔｒＥ１〜ＶｔｒＥ３に対応して３回の読み出しを行う。そして、シーケンサ１７は、電圧ＶｔｒＥ１〜ＶｔｒＥ３に対応して読み出されたデータから、最適な読み出し電圧を選択する。
【０１１６】
時刻ｔ１２において、ロウデコーダ１３は、選択ワード線ＷＬｓｅｌに電圧ＶＳＳを印加する。シーケンサ１７は、読み出し動作のリカバリ処理を行い、読み出し動作が終了する。
【０１１７】
３．３  本実施形態に係る効果について
本実施形態に係る半導体記憶装置は、読み出し対象となるページについて複数のレベルの読み出しを行う場合、１つのレベルについてトラッキングリードを実行する。そして、トラッキングリードの結果と、読み出し電圧に関するテーブルから、他のレベルのトラッキングリードを実行する際の読み出し電圧を設定する。これにより、他のレベルのトラッキングリードを実行する場合、予測される最適値付近の読み出し電圧を用いてトラッキングリードを実行できる。従ってトラッキングリードにおける読み出し回数を低減できるため、他のレベルのトラッキングリードによる読み出し動作の処理時間の増加を抑制できる。よって、半導体記憶装置の処理能力を向上できる。
【０１１８】
更に本実施形態に係る構成では、例えば、メモリセルトランジスタＭＴのサイズのばらつき、あるいはメモリセルトランジスタＭＴの特性変動等により、閾値分布のシフト量がレベル毎にばらついた場合においても、各レベルに最適な読み出し電圧を設定できる。従って、誤読み出しを抑制し、半導体記憶装置の信頼性を向上させることができる
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第１実施形態と異なる点は、コントローラ２０の指示によりＮＡＮＤ型フラッシュメモリ１０がトラッキングリードを実行する点である。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
【０１１９】
４．１  コントローラの動作について
まず、図１７を用いてコントローラ２０の動作について説明する。第１実施形態の図８と異なる点は、リードコマンド“００ｈ”を発行する前に、プレフィックスコマンド“ＸＸｈ”を発行している点である。コマンド“ＸＸｈ”は、ＮＡＮＤ型フラッシュメモリ１０にトラッキングリードを命令するコマンドである。ＮＡＮＤ型フラッシュメモリ１０は、コマンド“ＸＸｈ”を受信した場合、トラッキングリードを実行し、コマンド“ＸＸｈ”を受信していない場合は、ノーマルリードを実行する。
【０１２０】
４．２  読み出し動作の全体の流れについて
次に、図１８を用いて読み出し動作の全体の流れについて説明する。図１８の例は、ノーマルリードで正常にデータを読み出せなかったページに対してトラッキングリードを実行する場合について説明する。
【０１２１】
まず、コントローラ２０は、ホストインターフェイス回路２６を介して外部機器からの読み出しアクセスを受信する（ステップＳ１００）。プロセッサ２１は、ノーマルリードを実行するためのコマンドセット（コマンド及びアドレス情報ＡＤＤ）を発行し、ＮＡＮＤインターフェイス回路２４を介して、ＮＡＮＤ型フラッシュメモリ１０に送信する（ステップＳ１０１）。すなわち、プロセッサ２１は、プレフィックスコマンド“ＸＸｈ”を発行せずにリードコマンド“００ｈ”を発行する。
【０１２２】
次に、ＮＡＮＤ型フラッシュメモリ１０のシーケンサ１７は、ノーマルリードを実行する（ステップＳ１０２）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベルの読み出し電圧ＶｆｙＡ、及び“Ｅ”レベルの読み出し電圧ＶｆｙＥを用いた読み出し動作を実行し、読み出しデータをコントローラ２０に送信する。
【０１２３】
次に、コントローラ２０は、読み出しデータを、例えばバッファメモリ２５に保持させる。そして、ＥＣＣ回路２３は、ＥＣＣ処理を実施し、ＥＣＣ処理のパス／フェイルの判定を行う（ステップＳ１０３）。
【０１２４】
ＥＣＣ処理をパスした場合（ステップＳ１０４＿Ｙｅｓ）、当該ページのＥＣＣ処理は終了となる。そして、プロセッサ２１は、訂正処理されたデータを、ホストインターフェイス回路２６から外部機器に送信し、読み出し動作は完了する。
【０１２５】
一方、ＥＣＣ処理をフェイルした場合（ステップＳ１０４＿Ｎｏ）、すなわち、不良ビット数が規定数よりも多く、規定数以下まで不良ビットを訂正できなかった場合、プロセッサ２１は、トラッキングリード（及びシフトリード）を実行するためのコマンドセットを発行し、ＮＡＮＤインターフェイス回路２４を介して、ＮＡＮＤ型フラッシュメモリ１０に送信する（ステップＳ１０５）。すなわち、プロセッサ２１は、プレフィックスコマンド“ＸＸｈ”を発行後、リードコマンド“００ｈ”を発行する。
【０１２６】
次に、ＮＡＮＤ型フラッシュメモリ１０のシーケンサ１７は、トラッキングリードを実行する（ステップＳ１０６）。より具体的には、例えば第１実施形態に示すように、１つのレベルに対してトラッキングリードを実行し、他のレベルは、トラッキングリードに基づいて設定された読み出し電圧を用いたシフトリードを実行する。シーケンサ１７は、トラッキングリード及びシフトリードが終了すると、読み出しデータをコントローラ２０に送信する。
【０１２７】
次に、コントローラ２０は、ステップＳ１０３と同様に、ＥＣＣ処理を実行する（ステップＳ１０７）。
【０１２８】
ＥＣＣ処理をパスした場合（ステップＳ１０８＿Ｙｅｓ）、当該ページのＥＣＣ処理は終了となる。そして、プロセッサ２１は、訂正処理されたデータを、ホストインターフェイス回路２６から外部機器に送信し、読み出し動作は完了する。
【０１２９】
一方、ＥＣＣ処理をフェイルした場合（ステップＳ１０８＿Ｎｏ）、プロセッサ２１は、同該ページからのデータの読み出し動作は失敗したと判断し、外部機器にその旨を報告する。
【０１３０】
４．３  本実施形態に係る効果について
本実施形態に係るメモリシステムによれば、第１乃至第３実施形態と同様の効果を得ることができる。
【０１３１】
更に本実施形態に係る構成では、コントローラ２０がトラッキングリードの実行を指示することができる。従って、コントローラ２０は、トラッキングリードが必要と判断した場合に、トラッキングリードを実行させることができる。よって、トラッキングリードの実行頻度を低減し、読み出し動作の処理時間の増加を抑制できる。よって、メモリシステムの処理能力を向上できる。
【０１３２】
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第４実施形態と異なる点は、コントローラ２０は、前回の読み出し情報に基づいて、トラッキングリードの要否を判断する点である。以下、第４実施形態と異なる点についてのみ説明する。
【０１３３】
５．１  読み出し動作の全体の流れについて
次に、図１９を用いて読み出し動作の全体の流れについて説明する。
【０１３４】
コントローラ２０は、外部機器からの読み出しアクセスを受信する（ステップＳ１００）と、例えば内蔵メモリ２２に保存された前回の読み出し情報を参照し（ステップＳ１１０）、ノーマルリード及びトラッキングリードのいずれかを選択する。前回の読み出し情報とは、前回同該ページの読み出しをおこなった際に、トラッキングリードを実行したか否かに関する情報である。
【０１３５】
プロセッサ２１は、前回トラッキングリードを実行している場合（ステップＳ１１１＿Ｙｅｓ）、ノーマルリードを省略してステップＳ１０５のトラッキングリードを選択する。
【０１３６】
一方で、プロセッサ２１は、前回トラッキングリードを実行していない場合（ステップＳ１１１＿Ｎｏ）、ステップＳ１０１のノーマルリードを選択する。以降の処理は第３実施形態と同様である。
【０１３７】
５．２  本実施形態に係る効果について
本実施形態に係る半導体記憶装置によれば、第１乃至第４実施形態と同様の効果を得ることができる。
【０１３８】
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第４実施形態と異なる点は、第４実施形態の図１８で説明したステップＳ１８において、ＥＣＣ処理を失敗した場合に、フルトラッキングリードを実行する点である。フルトラッキングリードとは、読み出し対象となるページについて複数のレベルの読み出しを行う場合、読み出し対象となる全てのレベルについてトラッキングリードを実行するものである。フルトラッキングリードでは、他のレベルの読み出し結果を参照せずに、予め設定された読み出し電圧値に基づいて各レベルのトラッキングリードが実行される。以下、第４実施形態と異なる点についてのみ説明する。
【０１３９】
６．１  コントローラの動作について
まず、図２０を用いてコントローラ２０の動作について説明する。第４実施形態の図１７と異なる点は、リードコマンド“００ｈ”を発行する前に、プレフィックスコマンド“ＹＹｈ”を発行している点である。コマンド“ＹＹｈ”は、ＮＡＮＤ型フラッシュメモリ１０にフルトラッキングリードを命令するコマンドである。ＮＡＮＤ型フラッシュメモリ１０は、コマンド“ＹＹｈ”を受信した場合、フルトラッキングリードを実行する。
【０１４０】
６．２  読み出し動作の全体の流れについて
次に、図２１を用いて読み出し動作の全体の流れについて説明する。図２１のステップＳ１００〜Ｓ１０８は、第４実施形態の図１８と同じである。以下、図１８と異なる点についてのみ説明する。
【０１４１】
コントローラ２０は、ステップＳ１０８において、ＥＣＣ処理をフェイルした場合、フルトラッキングリードを実行するためのコマンドセットを発行し、ＮＡＮＤインターフェイス回路２４を介して、ＮＡＮＤ型フラッシュメモリ１０に送信する（ステップＳ１２０）。すなわち、プロセッサ２１は、プレフィックスコマンド“ＹＹｈ”を発行してからリードコマンド“００ｈ”を発行する。
【０１４２】
次に、ＮＡＮＤ型フラッシュメモリ１０のシーケンサ１７は、フルトラッキングリードを実行する（ステップＳ１２１）。より具体的には、例えば下位ページの読み出しの場合、シーケンサ１７は、“Ａ”レベル及び“Ｅ”レベルのトラッキングリードを実行し、読み出しデータをコントローラ２０に送信する。
【０１４３】
次に、コントローラ２０は、読み出しデータを、例えばバッファメモリ２５に保持させる。そして、ＥＣＣ回路２３は、ＥＣＣ処理を実施し、ＥＣＣ処理のパス／フェイルの判定を行う（ステップＳ１２２）。
【０１４４】
ＥＣＣ処理をパスした場合（ステップＳ１２３＿Ｙｅｓ）、当該ページのＥＣＣ処理は終了となる。そして、プロセッサ２１は、訂正処理されたデータを、ホストインターフェイス回路２６から外部機器に送信し、読み出し動作は完了する。
【０１４５】
一方、ＥＣＣ処理をフェイルした場合（ステップＳ１２３＿Ｎｏ）、プロセッサ２１は、同該ページからのデータの読み出し動作は失敗したと判断し、外部機器にその旨を報告する。
【０１４６】
６．３  本実施形態に係る効果について
本実施形態に係るメモリシステムによれば、第１乃至第５実施形態と同様の効果を得ることができる。
【０１４７】
なお、フルトラッキングリードの代わりに、第３実施形態を適用しても良い。
【０１４８】
７．変形例等  
上記実施形態に係る半導体記憶装置は、少なくとも第１及び第２閾値分布(“A”, “E”レベル@図10)にそれぞれ対応した第１及び第２データのいずれかを記憶可能な複数のメモリセル(MT@図3)を含むメモリセルアレイ(11@図2)と、複数のメモリセルに共通に接続されたワード線(WL@図3)と、読み出し動作を行う制御回路(17@図3)とを含む。制御回路は、第１データを読み出す場合(“A”レベル@図10)、ワード線に少なくとも第１乃至第３電圧(例えばVtrA2〜VtrA4@図10)を印加して少なくとも３回の読み出しを行い、第２データを読み出す場合(“E”レベル@図10)、第１データの読み出し結果に基づいて、ワード線に第４電圧(例えば“VfyE−Ve1”@図7A)を印加して読み出しを行う。
【０１４９】
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１５０】
例えば、第４実施形態において、プロセッサ２１は、前回の読み出し情報に基づいて、ノーマルリード及びトラッキングリードのいずれかを選択したが、例えば、メモリセルトランジスタＭＴの書き換え回数に応じて、トラッキングリードを選択しても良い。
【０１５１】
更に、上記実施形態は平面型ＮＡＮＤ型フラッシュメモリに限定されず、半導体基板上方にメモリセルが積層された三次元積層型ＮＡＮＤ型フラッシュメモリにも適用できる。更には、ＮＡＮＤ型フラッシュメモリに限定されず、２ビット以上のデータを保持可能な記憶素子を用いた半導体記憶装置においても適用できる。
【０１５２】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【０１５４】
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
【０１５５】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
【０１５６】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
【０１５７】
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
【０１５８】
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
【０１５９】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
【０１６０】
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１６１】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
【０１６２】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
【０１６３】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
【０１６４】
（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
【０１６５】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
【０１６６】
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１６７】
また、メモリセル間にはエアギャップを形成することができる。
【符号の説明】
【０１６８】
１…メモリシステム、１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…入出力回路、１５…レジスタ、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、２０…コントローラ、２１…プロセッサ、２２…内蔵メモリ、２３…ＥＣＣ回路、２４…ＮＡＮＤインターフェイス回路、２５…バッファメモリ、２６…ホストインターフェイス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2018037123.tif 000019
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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