(57)【要約】【課題】絶縁ゲート型電界効果トランジスタの１／ｆノイズを低減する。【解決手段】半導体装置１は、半導体基板２の表層部に設けられたウエル領域５と、ウエル領域５の表層部に互に離間して配置されたソース領域１４Ｓ及びドレイン領域１５Ｄと、ソース領域１４Ｓとドレイン領域１５Ｄとの間に設けられたチャネル領域６と、チャネル領域６上にゲート絶縁膜７を介して設けられたゲート電極８とを備えている。そして、ゲート電極８のゲート長は１．５μｍ未満であり、チャネル領域６はチャネル不純物としてインジウムを含み、チャネル領域６の表面とチャネル不純物の濃度ピーク位置との距離は２０ｎｍ以上７０ｎｍ以下であり、チャネル不純物の濃度は、チャネル不純物の濃度ピーク位置からチャネル領域の表面に向かうにつれて徐々に減少する。【選択図】図１
2018170332.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層部に設けられたウエル領域と、
前記ウエル領域の表層部に互に離間して配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極とを備え、
前記ゲート電極のゲート長は、１．５μｍ未満であり、
前記チャネル領域は、チャネル不純物としてインジウムを含み、
前記チャネル領域の表面と前記チャネル不純物の濃度分布ピーク位置との距離は、２０ｎｍ以上７０ｎｍ以下であり、
前記チャネル不純物の濃度は、前記チャネル不純物の濃度ピーク位置から前記チャネル領域の表面に向かうにつれて徐々に減少する半導体装置。
【請求項２】
前記チャネル領域の界面準位密度は、３．０×１０９ｃｍ−２以上１．０×１０１０ｃｍ−２未満である請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の側面に設けられたサイドウォールスペーサと、
前記ゲート電極、前記ソース領域及び前記ドレイン領域のそれぞれの表面に設けられたシリサイド層とを更に備える請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板の表層部にウエル不純物をイオン注入する工程と、
前記半導体基板の表層部に、チャネル不純物としてインジウムイオンを注入する工程と、
前記ウエル不純物及び前記インジウムイオンを注入した後の前記半導体基板に第１の熱処理を施す工程と、
前記第１の熱処理が施された前記半導体基板の表層部上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜を形成する工程の後に、前記ポリシリコン膜が形成された前記半導体基板に第２の熱処理を施す工程と、
前記ポリシリコン膜にゲート不純物をイオン注入し、前記ポリシリコン膜をパターニングし、前記半導体基板に第３の熱処理を施して電極幅が１．５μｍ未満のゲート電極を形成する工程とを備える半導体装置の製造方法。
【請求項５】
前記第２の熱処理は、９６５℃以上１１２５℃以下の温度で行う請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の熱処理は、１５秒以上６０秒以下の範囲で行う請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極をマスクにして、前記半導体基板の表層部にエクステンション不純物をイオン注入し、第４の熱処理を施して前記エクステンション不純物を含むエクステンション領域を形成する工程と、
前記ゲート電極の側面にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクにして、コンタクト不純物を前記エクステンション不純物よりも深く注入し、前記半導体基板に第５の熱処理を施すことにより、コンタクト不純物を含むコンタクト領域を形成する工程とを更に備える請求項４から６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極及び前記コンタクト領域のそれぞれの表面にシリサイド層を形成する工程を更に備える請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、アナログ回路を構成する絶縁ゲート型電界効果トランジスタを備えた半導体装置及びその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載されるアナログ回路では、絶縁ゲート型電界効果トランジスタとして例えばＭＯＳＦＥＴが使用されている。アナログ回路の高性能化を図るためには、ＭＯＳＦＥＴの１／ｆノイズを低減することが有効である。そして、ＭＯＳＦＥＴの１／ｆノイズを低減するためには、
（１）ゲート絶縁膜とシリコン基板との界面準位密度の低減
（２）チャネル領域での深さ方向と横方向の両方の不純物濃度低減
（３）ゲート電極の仕事関数ばらつき低減
（４）寄生抵抗の低減
などが有効であることが知られている。
【０００３】
特許文献１には、界面準位密度を低減する手法として、ゲート電極となるポリシリコン膜を成膜した後にランプアニールを追加する手法（以下、追加ランプアニールと呼ぶ）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−４９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者らは、追加ランプアニールの手法においては、上記「（２）チャネル領域での深さ方向と横方向の両方の不純物濃度低減」に関して好ましくない影響を与えることを見出した。ｎチャネル導電型ＭＯＳＦＥＴのチャネル領域を形成するためのチャネル不純物イオンとしては、二フッ化ボロンイオン（ＢＦ２＋）を使用することが多い。図１７に、追加ランプアニール処理の有無について、チャネル領域でのボロンの深さ方向濃度分布をシミュレーションで調べた結果を示す。ここでは、追加ランプアニールを、１１００℃で６０秒間とする条件で行った。図中、Ｃ１が追加ランプアニール無しの場合のデータ、Ｃ２が追加ランプアニール有りの場合のデータである。
【０００６】
図１７に示すように、追加ランプアニールにより、ゲート絶縁膜とシリコン基板との界面（ゲート絶縁膜と接するシリコン基板表面：ゲート絶縁膜／Ｓｉ界面）でボロン濃度が増加することが分かる（データＣ２）。また、ボロンの横方向濃度分布に関しては、エクステンション領域およびソース、ドレイン領域の形成時の不純物イオン注入の影響を受ける。この不純物イオン注入によりシリコン基板内で格子間シリコン（Ｓｉ）が放出され、その後の活性化アニールで過渡増速拡散（Transient enhanced diffusion：ＴＥＤ）が起こり、ボロンがソース領域及びドレイン領域のそれぞれの端部（エクステンション領域の端部）に偏析する。チャネル領域のボロンと格子間シリコンとの分布の重なりが大きいほど、ボロンイオンのＴＥＤが起こり易くなる。
【０００７】
追加ランプアニールにより、更なるノイズ低減効果を得るためには、チャネル領域を形成するためのチャネル不純物としてのボロンがゲート絶縁膜とシリコン基板との界面付近に拡散してＴＥＤが起き易くなることを防ぐことが必要である。
本発明の目的は、絶縁ゲート型電界効果トランジスタの１／ｆノイズを低減することが可能な技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る半導体装置は、半導体基板の表層部に設けられたウエル領域と、ウエル領域の表層部に互に離間して配置されたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に設けられたチャネル領域と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極とを備えている。そして、ゲート電極のゲート長は１．５μｍ未満であり、チャネル領域はチャネル不純物としてインジウムを含み、チャネル領域の表面とチャネル不純物の濃度分布ピーク位置との距離は２０ｎｍ以上７０ｎｍ以下である。そして、チャネル不純物の濃度分布は、チャネル不純物の濃度ピーク位置からチャネル領域の表面に向かうにつれて徐々に減少する。
【０００９】
また、上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板の表層部にウエル不純物イオンを注入する工程と、半導体基板の表層部にチャネル不純物イオンとしてインジウムイオンを注入する工程と、ウエル不純物イオン及びインジウムイオンを注入した後の半導体基板に第１の熱処理を施す工程と、第１の熱処理が施された半導体基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にポリシリコン膜を形成する工程と、ポリシリコン膜を形成する工程の後に、ポリシリコン膜が形成された半導体基板に第２の熱処理を施す工程と、ポリシリコン膜にゲート不純物イオンを注入し、ポリシリコン膜をパターニングし、半導体基板に第３の熱処理を施して電極幅が１．５μｍ未満のゲート電極を形成する工程とを備える。
【発明の効果】
【００１０】
本発明の一態様によれば、絶縁ゲート型電界効果トランジスタの１／ｆノイズを低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す要部断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図９】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図１３】本発明の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、チャネル領域のインジウムの深さ方向濃度分布をシミュレーションで調べた結果を示すグラフである。
【図１４】本発明の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、チャネル不純物としてインジウムを用いた場合とボロンを用いた場合との閾値電圧Ｖｔｈのゲート長Ｌｇ依存性を示すグラフである。
【図１５】本発明の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、チャネル不純物としてボロンを用いた場合とインジウムを用いた場合のチャネル領域での界面準位密度を調べた結果を示す図である。
【図１６】本発明の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、１／ｆノイズ特性の比較結果を示すグラフである。
【図１７】追加ランプアニールの有無について、チャネル領域でのボロンの深さ方向濃度分布をシミュレーションで調べた結果を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態を詳細に説明する。なお、発明の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
また、図面を見易くすめため、図１ではシリコン基板上の層間絶縁膜や配線の図示を省略している。
また、以下の実施形態では、絶縁ゲート型電界効果トランジスタとしてゲート絶縁膜が酸化シリコン膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置に本発明を適用した例について説明する。
【００１３】
（半導体装置の概略構成）
まず、本発明の一実施形態に係る半導体装置１の概略構成について、図１を用いて説明する。
図１に示すように、本発明の一実施形態に係る半導体装置１は、半導体基板として、例えば単結晶のシリコン基板２を備えている。シリコン基板２は、第１導電型（ｎ型）基板またはディープＮウエルを有する第２導電型（ｐ型）基板である。また、半導体装置１は、アナログ回路を構成する絶縁ゲート型電界効果トランジスタとして、例えばｎチャネル導電型のＭＯＳＦＥＴ−Ｑｎを備えている。ＭＯＳＦＥＴ−Ｑｎは、シリコン基板２の表層部の素子形成領域に設けられている。シリコン基板２の素子形成領域は、シリコン基板２の表層部の素子分離領域に設けられた素子分離層３によって区画され、他の素子形成領域と絶縁分離されている。素子分離層３は、これに限定されないが、例えば周知のＳＴＩ（Shallow Trench Isolation）技術によって形成されている。ＳＴＩ技術による素子分離層３は、シリコン基板２の表層部の素子分離領域に浅溝（例えば４００ｎｍ程度の深さの溝）を形成し、その後、シリコン基板２の表層部上の全面に例えば酸化シリコン膜からなる素子分離用絶縁膜をＣＶＤ（Chemical Vapor Deposition）法で形成し、その後、素子分離用絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Chemical Mechanical Polishing）法で平坦化することによって形成される。素子分離層３は、選択熱酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）によって形成することもできる。
【００１４】
シリコン基板２の表層部の素子形成領域には、第２導電型（ｐ型）のウエル領域５が設けられ、このウエル領域５の表層部にはＭＯＳＦＥＴ−Ｑｎが構成されている。
ＭＯＳＦＥＴ−Ｑｎは、ウエル領域５の表層部に互いに離間して配置されたソース領域１４Ｓ及びドレイン領域１５Ｄと、ソース領域１４Ｓとドレイン領域１５Ｄとの間に設けられたチャネル領域６と、チャネル領域６上にゲート絶縁膜７を介して設けられたゲート電極８とを備えている。
ソース領域１４Ｓは、ｎ型のエクステンション領域９及びｎ型のコンタクト領域（ディープソース領域）１２を含む構成になっている。ドレイン領域１５Ｄは、ｎ型のエクステンション領域１０及びｎ型のコンタクト領域（ディープドレイン領域）１３を含む構成になっている。エクステンション領域９，１０は、ゲート電極８に整合して形成されている。コンタクト領域１２，１３は、ゲート電極８の側面に設けられたサイドウォールスペーサ１１に整合して形成されている。エクステンション領域９，１０は、短チャネル効果を低減するため、また、寄生抵抗を低減するために、コンタクト領域１２，１３よりも浅い領域に、高不純物濃度で形成されている。コンタクト領域１２，１３は、ソース領域及びドレイン領域に接続される配線とのコンタクト抵抗を低減する目的でエクステンション領域９，１０よりも高不純物濃度で形成されている。
【００１５】
チャネル領域６は、ウエル領域５の表層部に設けられたチャネル不純物層６Ｂのうち、ソース領域とドレイン領域との間に設けられた領域である。チャネル不純物層６Ｂは、ＭＯＳＦＥＴ−Ｑｎの閾値電圧Ｖｔｈを調節するためにシリコン基板２の表層部に注入されたチャネル不純物イオンによって形成されている。チャネル不純物イオンとしては、ｐ型を呈するボロンイオン（Ｂ＋）や二フッ化ボロン（ＢＦ２＋）と比較して質量が大きい（拡散係数が小さい）不純物イオン、例えばインジウムイオン（Ｉｎ＋）を用いている。すなわち、チャネル領域６は、インジウムを含んでいる。チャネル領域６には、ゲート電極８に印加される電圧によって制御され、ソース領域１４Ｓとドレイン領域１５Ｄとを電気的に結ぶチャネル（電流経路）が形成される。
【００１６】
ゲート絶縁膜７は、例えば熱酸化法による二酸化シリコン（ＳｉＯ２）膜で形成されている。ゲート絶縁膜７としては、シリコン酸化窒化膜（ＳｉＯＮ）またはシリコン窒化膜（Ｓｉ３Ｎ４）や、原子層堆積法（ＡＬＤ）による高誘電率絶縁膜を用いることもできる。特に低１／ｆノイズが要求される絶縁ゲート型電界効果トランジスタにおいては、界面準位密度が小さい二酸化シリコン膜を用いることが好ましい。
ゲート電極８は例えばポリシリコン膜からなり、このポリシリコン膜には成膜後に抵抗値を低減するゲート不純物イオンとして例えばリンイオン（Ｐ＋）またはヒ素イオン（Ａｓ＋）が注入されている。
ゲート電極８、コンタクト領域１２，１３のそれぞれの表面にはシリサイド層（金属・半導体反応層）１６が設けられている。シリサイド層１６は、例えばサリサイド技術により、サイドウォールスペーサ１１に整合して形成されている。シリサイド層１６としては、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）等を用いることができる。
【００１７】
ここで、後で詳細に説明するが、ゲート電極８のゲート長は、１．５μｍ未満であり、１μｍ以下が好ましく、更に０．５μｍ以下がより好ましい。また、チャネル領域６の表面（シリコン基板２とゲート絶縁膜７と間の界面）と、このチャネル領域６の不純物濃度分布のピーク位置との距離は、２０ｎｍ以上７０ｎｍ以下である。そして、チャネル領域６の界面準位密度は、３．０×１０９ｃｍ−２以上１．０×１０１０ｃｍ−２未満である。チャネル領域６でのインジウム不純物の濃度は、チャネル不純物の濃度ピーク位置からチャネル領域６の表面に向かうにつれて徐々に減少する濃度分布になっている。一方、エクステンション注入を行った場合、格子間シリコンは、チャネル領域６の表面付近に濃度分布のピークを有するとともに、エクステンション注入の加速エネルギーに応じた深さに分布する。格子間シリコンの分布は、エクステンション領域９，１０の不純物（ヒ素）の分布とほぼ同様となる。後述するエクステンション不純物イオン注入時の加速エネルギーの場合、エクステンション不純物および格子間シリコンは、チャネル領域６の表面付近に濃度分布のピークを有するとともに、チャネル領域６の表面からの深さが２０ｎｍ以上５０ｎｍ以下の領域に分布する。
このため、チャネル領域６におけるインジウムの濃度分布のピーク位置を２０ｎｍ以上７０ｎｍ以下とすることにより、チャネル領域６におけるチャネル不純物（インジウム）と格子間シリコンとの分布の重なりが小さくなり、ＴＥＤが抑制される。
【００１８】
（半導体装置の製造方法）
次に、本発明の一実施形態に係る半導体装置１の製造方法について、図２から図１２を用いて説明する。
まず、半導体基板としてシリコン基板２を準備する。
次に、図２に示すように、シリコン基板２の表層部の素子形成領域を区画する素子分離層３を形成する。素子分離層３は、例えば周知のＳＴＩ技術によって形成する。
次に、図２に示すように、シリコン基板２の表層部の素子形成領域上に酸化シリコン膜からなるスルー膜４を例えば熱酸化法で形成する。
【００１９】
次に、図３に示すように、スルー膜４を通してシリコン基板２の表層部の素子形成領域にウエル不純物イオンとして例えばｐ型を呈するボロンイオン（Ｂ＋）を選択的に注入する。ボロンイオン（Ｂ＋）の注入は、例えばドーズ量が１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２程度、加速エネルギーが３０ｋｅＶ〜６０ｋｅＶ程度の条件で行う。この工程において、図３に示すように、シリコン基板２の表層部に、ボロンイオンによるウエル不純物イオン注入領域５Ａが形成される。
次に、図４に示すように、スルー膜４を通してシリコン基板２の表層部の素子形成領域に、ＭＯＳＦＥＴ−Ｑｎの閾値電圧調節用のチャネル不純物イオンとしてｐ型を呈するインジウムイオン（Ｉｎ＋）を選択的に注入する。インジウムイオン（Ｉｎ＋）の注入は、例えばドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２程度、加速エネルギーが８０ｋｅＶ〜１２０ｋｅＶ程度の条件で行う。この工程において、図４に示すように、シリコン基板２の表層部に、インジウムイオンによるチャネル不純物イオン注入領域６Ａが形成される。このチャネル不純物イオン注入領域６Ａは、ウエル不純物イオン注入領域５Ａよりも浅く形成される。
【００２０】
次に、ウエル不純物イオンとしてのボロンイオン及びチャネル不純物イオンとしてのインジウムイオンを注入した後のシリコン基板２にボロンイオン及びインジウムイオンを活性化させる第１の熱処理としての活性化アニールを施す。この工程において、図５に示すように、ウエル不純物イオンとしてボロンイオンが注入されたウエル不純物イオン注入領域５Ａでｐ型のウエル領域５が形成される。また、チャネル不純物イオンとしてインジウムイオンが注入されたチャネル不純物イオン注入領域６Ａにより、チャネル領域として使用されるｐ型のチャネル不純物層６Ｂが形成される。チャネル不純物層６Ｂは、ウエル領域５よりも浅く形成される。
【００２１】
次に、スルー膜４を除去した後、図６に示すように、シリコン基板２の表層部の素子形成領域に二酸化シリコン膜からなるゲート絶縁膜７を熱酸化法で形成する。
次に、図６に示すように、ゲート絶縁膜７上を含むシリコン基板２の表層部上の全面にゲート材としてノンドープのポリシリコン膜８ＡをＣＶＤ法で形成する。
ここで、ゲート電極８のゲート材としてポリシリコン膜８Ａを堆積させる場合、そのポリシリコン膜８Ａはドナー元素及びアクセプター元素の各濃度が検出限界値以下（例えば、各不純物濃度が１×１０１６ｃｍ−３以下であり、理想的にはゼロ）であるノンドープポリシリコン膜とすることが必須である。その理由は、ゲート材としてのポリシリコン膜８Ａ中にアクセプター元素等が存在する場合、次工程で高温の熱処理を行うことで、ポリシリコン膜８Ａ中からゲート絶縁膜７やシリコン基板２へ、アクセプター元素等が染み出てしまい、ＭＯＳＦＥＴ−Ｑｎの閾値Ｖｔｈを変動させてしまう等の悪影響を及ぼす可能性があるからである。つまり、この一実施形態における「ノンドープポリシリコン膜」とは、膜を堆積する際にドープするためのゲート不純物と一緒に堆積させたり、ノンドープシリコン膜に対してゲート不純物が注入されたりしていないシリコン膜のことである。
【００２２】
次に、ポリシリコン膜８Ａを形成した後に、ポリシリコン膜８Ａが形成されたシリコン基板２に第２の熱処理としての高温の追加アニールを施す。追加アニールは、例えばＲＴＡ（Rapid Thermal Anneal）法によって行う。換言すれば、この追加アニールは、ノンドープポリシリコン膜にゲート不純物が注入されていないノンドープ状態で実施される。また、この追加アニールは、例えば窒素（Ｎ２）と酸素（Ｏ２）とを含む混合ガス雰囲気中で行う。この工程において、追加アニールを、アニール温度が９６５℃以上１１２５℃以下、アニール時間が１５秒以上６０秒以下の範囲の条件下で行うことにより、ゲート絶縁膜７における界面準位密度を低減し、１／ｆノイズを効果的に低減することができる。
【００２３】
次に、シリコン基板２に追加アニールを施した後、図６に示すように、ポリシリコン膜８Ａの全面にゲート不純物イオンを注入する。ゲート不純物イオンとしては、ｎ型を呈するリンイオン（Ｐ＋）またはヒ素イオン（Ａｓ＋）等のドナー元素イオン、又はｐ型を呈するボロンイオン（Ｂ＋）等のアクセプター元素イオンを用いる。目的に応じてドナー元素イオン或いはアクセプター元素イオンを打ち分けてもよい。このゲート不純物イオンの注入は、上述の追加アニールの実施後に行っているので、ゲート材としてのポリシリコン膜８Ａからシリコン基板２側へのゲート不純物の染み出しを発生させずに、ＭＯＳＦＥＴ−Ｑｎの１／ｆノイズに悪影響を及ぼすゲート電極の空乏化を抑制することが可能となる。
【００２４】
次に、ゲート不純物が注入されたポリシリコン膜８Ａを電極幅が１．５μｍ以下となるようにパターニングする。そして、ゲート電極エッジの電界集中による信頼性劣化を防ぐために、第３の熱処理として、例えば、窒素と酸素とを含む混合ガス雰囲気中で、８５０℃、４０分の再酸化を行う。この再酸化工程では、ポリシリコン膜８Ａ中のゲート不純物がシリコン基板２側へ染み出ない処理条件とする。この工程により、図７に示すように、ゲート不純物が注入されたポリシリコン膜８Ａからなるゲート電極８がゲート絶縁膜７上に形成される。
次に、ゲート電極８をマスクにして、図８に示すように、シリコン基板２の表層部の素子形成領域にエクステンション不純物イオンとして例えばｎ型を呈するヒ素イオン（Ａｓ＋）を選択的に注入する。ヒ素イオンの注入は、例えばドーズ量が５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２程度、加速エネルギーが３ｋｅＶ〜１０ｋｅＶ程度の条件で行う。この工程において、図８に示すように、シリコン基板２の表層部に、ヒ素イオンによるエクステンション不純物イオン注入領域９Ａ，１０Ａが形成される。
【００２５】
次に、エクステンション不純物イオンとしてのヒ素イオンを注入した後のシリコン基板２にヒ素イオンを活性化させる第４の熱処理としての活性化アニールを施す。この工程において、図９に示すように、エクステンション不純物イオンとしてヒ素イオンが注入されたエクステンション不純物イオン注入領域９Ａ，１０Ａでｎ型のエクステンション領域９，１０が形成される。このエクステンション領域９，１０は、チャネル不純物層６Ｂの表層部にゲート電極８に整合して形成される。
ここで、エクステンション不純物であるヒ素は、活性化アニールで深さ方向及び横方向に若干拡散するので、エクステンション領域９とエクステンション領域１０との間の距離はゲート電極８の電極幅よりも短くなる。このエクステンション領域９，１０間の距離はＭＯＳＦＥＴ−Ｑｎの実効ゲート長となり、ＭＯＳＦＥＴ−Ｑｎの物理的ゲート長Ｌｇよりも２０ｎｍ前後短くなる。
【００２６】
次に、図１０に示すようにゲート電極８の側面にサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１は、ゲート電極８上を含むシリコン基板２の表層部上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、この絶縁膜にＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ１１はゲート電極８に整合して形成される。
次に、ゲート電極８及びサイドウォールスペーサ１１をマスクにして、図１１に示すように、シリコン基板２の表層部の素子形成領域にコンタクト不純物イオンとして例えばｎ型を呈するヒ素イオン（Ａｓ＋）を選択的に注入する。このヒ素イオンの注入は、例えばドーズ量が１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２程度、加速エネルギーが４０ｋｅＶ〜１００ｋｅＶ程度の条件で行う。この工程において、図１１に示すように、シリコン基板２の表層部に、ヒ素イオンによるコンタクト不純物イオン注入領域１２Ａ，１３Ａが形成される。
【００２７】
次に、コンタクト不純物イオンとしてのヒ素イオンを注入した後のシリコン基板２に、ヒ素イオンを活性化させる第５の熱処理としての活性化アニールを施す。この工程において、図１２に示すように、コンタクト不純物としてヒ素が注入されたコンタクト不純物イオン注入領域１２Ａ，１３Ａでｎ型のコンタクト領域１２，１３が形成される。このコンタクト領域１２，１３は、チャネル不純物層６Ｂの表層部にサイドウォールスペーサ１１に整合して形成される。また、コンタクト領域１２，１３は、エクステンション領域９，１０よりも深く形成される。
この工程により、エクステンション領域９及びコンタクト領域１２からなるソース領域１４Ｓが形成されると共に、エクステンション領域１０及びコンタクト領域１３からなるドレイン領域１５Ｄが形成される。
【００２８】
次に、ゲート電極８及びコンタクト領域１２，１３のそれぞれの表面にシリサイド層１６を形成する。シリサイド層１６は、自然酸化膜を除去してゲート電極８及びコンタクト領域１２，１３のそれぞれの表面を露出させた後、これらの表面上を含むシリコン基板２上の全面に高融点金属膜をスパッタ法で形成し、その後、ゲート電極８、コンタクト領域１２，１３のそれぞれのシリコンと高融点金属膜の金属とを熱処理により反応させて金属・半導体反応層を形成し、その後、金属・半導体反応層以外の未反応の高融点金属膜を選択的に除去し、その後、熱処理を施して金属・半導体反応層の構造を安定化させることによって形成される。
【００２９】
この工程により、図１に示すＭＯＳＦＥＴ−Ｑｎがほぼ完成する。このようにして形成されたＭＯＳＦＥＴ−Ｑｎは、ソース領域とドレイン領域との間のチャネル領域６は、チャネル不純物としてインジウムを有している。チャネル領域６は、チャネル不純物層６Ｂのうち、ソース領域とドレイン領域との間に形成された領域である。
この後、図示は省略するが、ＭＯＳＦＥＴ−Ｑｎ上を含むシリコン基板２上の全面に層間絶縁膜を形成し、その後、層間絶縁膜にＭＯＳＦＥＴ−Ｑｎのゲート電極８、ソース領域１４Ｓ及びドレイン領域１５Ｄのそれぞれの表面を露出するコンタクトホールを形成し、その後、コンタクトホール内に導電性プラグを埋め込む。次に、層間絶縁膜上に導電性プラグと接続される配線を形成し、その後、配線を覆うようにして層間絶縁膜上に保護膜を形成することにより、アナログ回路を構成するＭＯＳＦＥＴ−Ｑｎを備えた半導体装置１がほぼ完成する。
【００３０】
（１／ｆノイズ特性）
次に、ｎチャネル導電型のＭＯＳＦＥＴ−Ｑｎの１／ｆノイズ特性について、図１３から図１７を用いて説明する。
図１３は、チャネル領域６のインジウムの深さ方向濃度分布をシミュレーションで調べた結果を示すグラフである。図１３において、１０５０℃で３０秒（データＡ１）、１０５０℃で６０秒（データＡ２）、１１００℃で６０秒（データＡ３）の３パターンの追加アニール条件を示している。また、追加アニールを実施しない場合（データＡ４）も示している。
【００３１】
図１３から明らかなように、図１７と異なり、インジウムは追加アニールによってゲート絶縁膜７とシリコン基板２との界面（ゲート絶縁膜／Ｓｉ界面）に析出しない。特に、熱処理温度が高い、及び熱処理時間が長いほど、インジウムはゲート絶縁膜／Ｓｉ界面に析出しない。このことは、チャネル不純物としてのインジウムと、ゲート材としてのポリシリコン成膜後の追加アニールとのインテグレーションは、界面準位密度の低減とＴＥＤの抑制とを両立することができ、チャネル不純物としてのボロンと、ゲート材としてのポリシリコン成膜後の追加アニールとのインテグレーションと比較して、１／ｆノイズ特性の観点で有効である。
また、チャネル領域６の表面とインジウムの濃度ピーク位置との距離は、データＡ１〜Ａ３の何れにおいても２０ｎｍ以上７０ｎｍ以下である。
【００３２】
図１４は、チャネル不純物としてインジウムを用いた場合（データＢ１）とボロンを用いた場合（データＢ２）との閾値電圧Ｖｔｈのゲート長Ｌｇ依存性を示すグラフである。
図１４から明らかなように、チャネル不純物としてインジウムを用いた場合は、チャネル不純物としてボロンを用いた場合よりも、ゲート長を小さくした時の閾値電圧の増加量が小さく、逆短チャネル特性が小さい。このことは、エクステンション領域９，１０の端部にチャネル不純物が偏析しにくくなっていることを示している。
【００３３】
図１５は、チャネル不純物としてボロンを用いた場合とインジウムを用いた場合の界面準位密度を調べた結果を示す図である。
図１５から明らかなように、チャネル不純物としてボロンを用いた場合とインジウムを用いた場合のどちらにおいても、追加アニールにより界面準位密度は低減する。従って、追加アニールを実施することにより、１×１０１０ｃｍ−２以下の界面準位密度を実現できる。また、追加アニールの条件を１１００℃，６０秒とした場合は、５×１０９ｃｍ−２の界面準位密度を実現できる。
【００３４】
図１６は、１／ｆノイズ特性の比較結果を示すグラフである。ゲート長Ｌｇを横軸にして、チャネル不純物としてボロンを用いた場合とインジウムを用いた場合の１／ｆノイズ比較をプロットしている。
図１６から明らかなように、ゲート長Ｌｇ＝２μｍでは、チャネル不純物としてボロンを用いた場合よりもインジウムを用いた場合の方が１／ｆノイズ特性か悪化する。一方、ゲート長Ｌｇ＝１．５μｍ以下の領域では、チャネル不純物としてインジウムを用いた場合の方が１／ｆノイズが低減している。インジウムを用いたチャネル領域６はレトログレード分布であることにより、サブスレッショルドスウィングがボロンを用いたチャネル領域よりも劣化する。このことは、インジウムを用いたチャネル領域６の方で電流経路が細くなり易いことを示しており、１／ｆノイズ特性に対して悪影響を与える。短チャネル素子においては、エクステンション領域端の不純物濃度の影響が大きくなる。しかしながら、この一実施形態のＭＯＳＦＥＴ−Ｑｎでは、エクステンション領域端の濃度の影響が、電流経路が細くなることの影響を上回り、１／ｆノイズ特性が改善される。
【００３５】
以上のことから、チャネル不純物としてインジウムを用いることと、ゲート材としてのポリシリコン成膜後に追加アニールを実施することにより、ゲート長Ｌｇ＝１．５μｍ以下のＭＯＳＦＥＴ−Ｑｎにおいて、１／ｆノイズを低減させることができる。ノイズ低減効果はゲート長Ｌｇ＝１μｍ以下で顕著になり、ゲート長Ｌｇ＝０．５μｍの場合は３７％、ゲート長Ｌｇ＝０．２μｍの場合は５０％の低減率が得られた。
従って、本発明の一実施形態に係る半導体装置１及びその製造方法によれば、ＭＯＳＦＥＴ−Ｑｎの１／ｆノイズを低減することができる。また、アナログ回路でのノイズの影響を低減することができる。
【００３６】
なお、上述の一実施形態では、絶縁ゲート型電界効果トランジスタとして、ゲート絶縁膜が二酸化シリコン膜からなるＭＯＳＦＥＴ−Ｑｎを備えた半導体装置１について説明した。しかしながら、本発明はこれに限定されるものではなく、絶縁ゲート型電界効果トランジスタとして、ゲート絶縁膜がシリコン窒化膜や高誘電率絶縁膜等で構成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に適用することができる。
以上、本発明を上記一実施形態に基づき具体的に説明したが、本発明は上記一実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００３７】
１…半導体装置
２…シリコン基板
３…素子分離層
４…スルー膜
５…ウエル領域
５Ａ…ウエル不純物イオン注入領域
６…チャネル領域
６Ａ…チャネル不純物イオン注入領域
６Ｂ…チャネル不純物層
７…ゲート絶縁膜
８…ゲート電極
９，１０…エクステンション領域
９Ａ，１０Ａ…エクステンション不純物イオン注入領域
１１…サイドウォールスペーサ
１２，１３…コンタクト領域
１２Ａ，１３Ａ…コンタクト不純物イオン注入領域
１４Ｓ…ソース領域
１５Ｄ…ドレイン領域
１６…シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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