(57)【要約】【課題】高い電界効果移動度を有するトランジスタを提供する。または、電気特性の安定したトランジスタを提供する。または、オフ時（非導通時）の電流の小さいトランジスタを提供する。または、当該トランジスタを有する半導体装置を提供する。【解決手段】、半導体と、半導体の上面と接する領域、および半導体の側面と接する領域を有するソース電極およびドレイン電極と、半導体と接する領域を有するゲート絶縁膜と、ゲート絶縁膜を介して半導体と面する領域を有するゲート電極と、を有し、半導体は、ソース電極およびドレイン電極と接する領域より、ソース電極およびドレイン電極と接しない領域の、チャネル幅方向の長さが短い半導体装置である。【選択図】図１
2018191004.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体と、
前記第１の半導体の上面と接するソース電極及びドレイン電極と、
前記第１の半導体の上面、前記ソース電極の上面及び前記ドレイン電極の上面と接する第２の半導体と、
前記第２の半導体の上面と接する領域を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１の半導体及び前記第２の半導体と面する領域を有するゲート電極と、を有し、
前記第１の半導体は、前記ソース電極および前記ドレイン電極と接する領域より、前記ソース電極および前記ドレイン電極と接しない領域の、チャネル幅方向の長さが短く、
前記第１の半導体は、前記ソース電極および前記ドレイン電極と接する領域より、前記ソース電極および前記ドレイン電極と接しない領域が薄いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の半導体及び前記第２の半導体が酸化物半導体であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本
発明の一態様は、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プ
ロセッサに関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記
憶装置、プロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照
明装置、蓄電装置、記憶装置、プロセッサの駆動方法に関する。特に、本発明の一態様は
、酸化物半導体を含む半導体装置、表示装置、または発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
【背景技術】
【０００３】
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用
する場合、大面積基板への形成技術が確立されている非晶質シリコンを用いると好適であ
る。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する
場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると
好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光
処理を行うことで形成する方法が知られる。
【０００４】
近年は、酸化物半導体が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有
する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成
するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体を用い
たトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の
表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を
改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００６】
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク特性
を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
【０００７】
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果
移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−２５７１８７号公報
【特許文献３】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高い電界効果移動度を有するトランジスタを提供することを課題の一とする。または、電
気特性の安定したトランジスタを提供することを課題の一とする。または、オフ時（非導
通時）の電流の小さいトランジスタを提供することを課題の一とする。または、当該トラ
ンジスタを有する半導体装置を提供することを課題の一とする。または、新規な半導体装
置を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、半導体と、半導体の上面と接する領域、および半導体の側面と接する
領域を有するソース電極およびドレイン電極と、半導体と接する領域を有するゲート絶縁
膜と、ゲート絶縁膜を介して半導体と面する領域を有するゲート電極と、を有し、半導体
は、ソース電極およびドレイン電極と接する領域より、ソース電極およびドレイン電極と
接しない領域の、チャネル幅方向の長さが短い半導体装置である。
【００１２】
または、半導体は、ソース電極およびドレイン電極と接する領域より、ソース電極および
ドレイン電極と接しない領域が薄い上述の半導体装置である。
【００１３】
または、半導体が酸化物半導体である上述の半導体装置である。
【００１４】
または、本発明の一態様は、半導体と、半導体の上面と接する領域、および半導体の側面
と接する領域を有するソース電極およびドレイン電極と、半導体と接する領域を有するゲ
ート絶縁膜と、ゲート絶縁膜を介して半導体と面する領域を有するゲート電極と、を有す
る半導体装置の作製方法であって、半導体を覆う導電膜を形成した後、導電膜を半導体上
で分割することで、半導体の上面と接する領域、および側面と接する領域を有するソース
電極およびドレイン電極を形成し、ソース電極およびドレイン電極をマスクとして、半導
体のソース電極およびドレイン電極と接しない領域における厚さを薄く、かつチャネル幅
方向の長さを短くする半導体装置の作製方法である。
【発明の効果】
【００１５】
高い電界効果移動度を有するトランジスタを提供することができる。または、電気特性の
安定したトランジスタを提供することができる。または、オフ時の電流の小さいトランジ
スタを提供することができる。または、当該トランジスタを有する半導体装置を提供する
ことができる。または、新規な半導体装置などを提供することができる。なお、これらの
効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これら
の効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項な
どの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から効
果を抽出することが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図３】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図４】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図６】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図７】本発明の一態様に係る半導体装置の断面図および回路図。
【図８】本発明の一態様に係る記憶装置の回路図。
【図９】本発明の一態様に係るＲＦＩＤタグのブロック図。
【図１０】本発明の一態様に係るＲＦＩＤタグの使用例を示す図。
【図１１】本発明の一態様に係るＣＰＵを示すブロック図。
【図１２】本発明の一態様に係る記憶素子の回路図。
【図１３】本発明の一態様に係る表示装置の上面図および回路図。
【図１４】本発明の一態様に係る表示モジュールを説明する図。
【図１５】本発明の一態様に係る電子機器を示す図。
【図１６】計算に使用した構造を示す図。
【図１７】計算によって得られたＶｇ−Ｉｄ特性を示す図。
【図１８】計算によって得られた電流密度の分布を示す図。
【図１９】酸化物半導体のナノビーム電子回折パターンを示す図。
【図２０】透過電子回折測定装置の一例を示す図。
【図２１】透過電子回折測定による構造解析の一例を示す図。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
【００１８】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
【００１９】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００２０】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２１】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
【００２２】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
【００２３】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が
低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体
である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元
素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水
素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素な
どがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成
する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物
としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族
元素などがある。
【００２４】
＜トランジスタの構造＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
【００２５】
＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図で
ある。図１（Ａ）は上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２
、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いて図示している。
【００２６】
図１（Ａ）および図１（Ｂ）に示すトランジスタは、基板４００上の凸部を有する絶縁膜
４０２と、絶縁膜４０２の凸部上の半導体４０６と、半導体４０６の上面および側面と接
する導電膜４１６ａおよび導電膜４１６ｂと、半導体４０６上、導電膜４１６ａ上および
導電膜４１６ｂ上の絶縁膜４１２と、絶縁膜４１２の上面に接し、半導体４０６の上面お
よび側面に面する導電膜４０４と、導電膜４１６ａ上、導電膜４１６ｂ上および導電膜４
０４上の絶縁膜４１８と、を有する。なお、絶縁膜４０２が凸部を有さなくても構わない
。なお、導電膜４０４は、トランジスタのゲート電極として機能する。また、絶縁膜４１
２は、トランジスタのゲート絶縁膜として機能する。また、導電膜４１６ａおよび導電膜
４１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。
【００２７】
図１に示すように、半導体４０６は、導電膜４１６ａおよび導電膜４１６ｂと重なる領域
において、導電膜４１６ａおよび導電膜４１６ｂと重ならない領域よりも厚い。言い換え
ると、半導体４０６は、導電膜４１６ａおよび導電膜４１６ｂと重ならない領域において
、導電膜４１６ａおよび導電膜４１６ｂと重なる領域よりも薄い。
【００２８】
また、半導体４０６は導電膜４１６ａおよび導電膜４１６ｂと重なる領域において、導電
膜４１６ａおよび導電膜４１６ｂと重ならない領域よりも、一点鎖線Ａ３−Ａ４方向が長
い。言い換えると、半導体４０６は導電膜４１６ａおよび導電膜４１６ｂと重ならない領
域において、導電膜４１６ａおよび導電膜４１６ｂと重なる領域よりも、一点鎖線Ａ３−
Ａ４方向が短い。
【００２９】
なお、トランジスタのチャネル形成領域に着目すると、一点鎖線Ａ３−Ａ４方向をチャネ
ル幅方向と言い換えることができる。チャネル幅方向は、短辺方向、幅方向または短手方
向と言い換えてもよい。同様に、一点鎖線Ａ１−Ａ２方向をチャネル長方向と言い換える
ことができる。チャネル長方向は、長辺方向または長手方向と言い換えてもよい。
【００３０】
なお、チャネル長とは、上面図において、半導体とゲート電極とが重なる領域における、
ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）
との距離をいう。すなわち、図１（Ａ）では、チャネル長は、半導体４０６と導電膜４０
４とが重なる領域における、導電膜４１６ａと導電膜４１６ｂとの距離となる。チャネル
幅とは、半導体とゲート電極とが重なる領域における、ソースとドレインとが平行に向か
い合っている長さをいう。すなわち、図１（Ａ）では、チャネル幅は、半導体４０６と導
電膜４０４とが重なる領域における、導電膜４１６ａと導電膜４１６ｂとが平行に向かい
合っている長さをいう。
【００３１】
このように、図１に示す半導体は、導電膜４１６ａおよび導電膜４１６ｂと接する領域が
大きく、導電膜４１６ａおよび導電膜４１６ｂと接しない領域（チャネル形成領域）が小
さい形状（亜鈴状（ダンベル状）、ひょうたん状）である。したがって、ゲート電極から
の電界をチャネル形成領域全体に行き渡らせやすく、かつソース電極およびドレイン電極
に係る接触抵抗を小さくできる形状を有する。即ち、図１に示すトランジスタは、導通時
の抵抗（オン抵抗ともいう。）が低いためにオン電流が高く、非導通時の抵抗（オフ抵抗
）が高いためにオフ電流の低いトランジスタとなる。
【００３２】
また、導電膜４０４の電界によって、半導体４０６を電気的に取り囲むことができる（導
電膜の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎ
ｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０
６の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、
トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ること
ができる。
【００３３】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、
より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０
ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【００３４】
なお、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全
部）は、半導体４０６などの半導体の、表面、側面、上面、または／および下面の少なく
とも一部（または全部）に設けられている。
【００３５】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および、下面の少
なくとも一部（または全部）と、接している。または、導電膜４１６ａ（または／および
導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６などの半導体の少
なくとも一部（または全部）と、接している。
【００３６】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および、下面の少
なくとも一部（または全部）と、電気的に接続されている。または、導電膜４１６ａ（ま
たは／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６など
の半導体の少なくとも一部（または全部）と、電気的に接続されている。
【００３７】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）に、近接して配置されている。または、導電膜４１６ａ（また
は／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６などの
半導体の少なくとも一部（または全部）に、近接して配置されている。
【００３８】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の横側に配置されている。または、導電膜４１６ａ（または／
および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６などの半導
体の少なくとも一部（または全部）の横側に配置されている。
【００３９】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の斜め上側に配置されている。または、導電膜４１６ａ（また
は／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６などの
半導体の少なくとも一部（または全部）の斜め上側に配置されている。
【００４０】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６などの半導体の、表面、側面、上面、または／および下面の少な
くとも一部（または全部）の上側に配置されている。または、導電膜４１６ａ（または／
および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６などの半導
体の少なくとも一部（または全部）の上側に配置されている。
【００４１】
基板４００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを用い
てもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、
シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓ
ｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が配
置されたものを用いてもよい。
【００４２】
絶縁膜４０２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００４３】
半導体４０６としては、シリコン膜、ゲルマニウム膜などの第１４族半導体膜、炭化シリ
コン膜、ケイ化ゲルマニウム膜、ヒ化ガリウム膜、リン化インジウム膜、セレン化亜鉛膜
、硫化カドミウム膜、酸化物半導体膜などの化合物半導体膜、および有機半導体膜などを
用いればよい。半導体４０６は、単層、または積層で用いればよい。
【００４４】
なお、半導体４０６としては、酸化物半導体を用いると好ましい。酸化物半導体の具体例
については後述する。
【００４５】
導電膜４１６ａおよび導電膜４１６ｂとしては、例えば、アルミニウム、チタン、クロム
、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀
、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いれば
よい。
【００４６】
絶縁膜４１２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００４７】
導電膜４０４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタング
ステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００４８】
絶縁膜４１８としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００４９】
絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有する。ここで、半導
体４０６が酸化物半導体である場合、絶縁膜４０２は、半導体４０６に酸素を供給する役
割を担うことができる。したがって、絶縁膜４０２は酸素を含む絶縁膜であることが好ま
しい。例えば、化学量論的組成よりも多い酸素を含む絶縁膜であることがより好ましい。
【００５０】
＜酸化物半導体について＞
以下では、半導体４０６に適用可能な酸化物半導体について詳細に説明する。
【００５１】
半導体４０６に適用可能な酸化物半導体は、インジウムを含む酸化物である。酸化物は、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物
半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、
イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ
素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モ
リブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどが
ある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元
素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物
のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜
鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
【００５２】
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例
えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
【００５３】
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネ
ルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上
３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【００５４】
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジスタ
の電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密
度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×
１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３
未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃
度も低減することが好ましい。
【００５５】
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。そのため、酸化物半導体と絶縁膜４０２との間におけるシリコン濃度を、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。ま
た、酸化物半導体と絶縁膜４１２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１
×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００５６】
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある
。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、
酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化
物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００５７】
また、酸化物半導体の水素濃度を低減するために、絶縁膜４０２の水素濃度を低減すると
好ましい。絶縁膜４０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ
３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体の窒素濃度を低減するために、絶縁膜４０２の窒素濃度を低減する
と好ましい。絶縁膜４０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／
ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下と
する。
【００５８】
また、酸化物半導体の水素濃度を低減するために、絶縁膜４１２の水素濃度を低減すると
好ましい。絶縁膜４１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ
３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体の窒素濃度を低減するために、絶縁膜４１２の窒素濃度を低減する
と好ましい。絶縁膜４１２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／
ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下と
する。
【００５９】
以下では、酸化物半導体の構造について説明する。
【００６０】
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌ
ｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体などをいう。
【００６１】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【００６２】
ＣＡＡＣ−ＯＳは、複数の結晶部を有する酸化物半導体の一つであり、ほとんどの結晶部
は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−Ｏ
Ｓに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に
収まる大きさの場合も含まれる。
【００６３】
ＣＡＡＣ−ＯＳを透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒ
ｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶
粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００６４】
ＣＡＡＣ−ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）
すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の
各層は、ＣＡＡＣ−ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
【００６５】
一方、ＣＡＡＣ−ＯＳを、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ
観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していること
を確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない
。
【００６６】
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測
される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線
を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（
図１９（Ａ）参照。）。
【００６７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳの結晶部は配向性を有してい
ることがわかる。
【００６８】
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置
を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れ
る場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されること
から、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直
な方向を向いていることが確認できる。
【００６９】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【００７０】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として
試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属
されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近
傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００７１】
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規
則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な
方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００７２】
なお、結晶部は、ＣＡＡＣ−ＯＳを形成した際、または加熱処理などの結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上
面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳの形状
をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面また
は上面の法線ベクトルと平行にならないこともある。
【００７３】
また、ＣＡＡＣ−ＯＳ中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結
晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の
領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−Ｏ
Ｓに不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶
化度の異なる領域が形成されることもある。
【００７４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法に
よる解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる
場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有
さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
【００７５】
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
【００７６】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
【００７７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
【００７８】
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
【００７９】
次に、微結晶酸化物半導体について説明する。
【００８０】
微結晶酸化物半導体は、ＴＥＭによる観察像では、明確に結晶部を確認することができな
い場合がある。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、ま
たは１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下
、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ
）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観
察像では、結晶粒界を明確に確認できない場合がある。
【００８１】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがっ
て、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合があ
る。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用い
て構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピーク
が検出されない。また、ｎｃ−ＯＳは、結晶部よりも大きいプローブ径（例えば５０ｎｍ
以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパタ
ーンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近
いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポッ
トが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように
（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビ
ーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図
１９（Ｂ）参照。）。
【００８２】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡ
Ｃ−ＯＳと比べて欠陥準位密度が高くなる。
【００８３】
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−
ＯＳのうち、二種以上を有してもよい。
【００８４】
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が
可能となる場合がある。
【００８５】
図２０（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の
試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室
２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子
回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィル
ム室２２を有さなくても構わない。
【００８６】
また、図２０（Ｂ）に、図２０（Ａ）で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が
、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過し
た電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光
板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターン
を測定することができる。
【００８７】
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影
することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線
と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７
５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影
される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかって
いれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメ
ラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィル
ム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３
２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【００８８】
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダ
は、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質
２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は
、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ
以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる
精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すれば
よい。
【００８９】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
【００９０】
例えば、図２０（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置を
変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することがで
きる。このとき、物質２８がＣＡＡＣ−ＯＳであれば、図１９（Ａ）に示したような回折
パターンが観測される。または、物質２８がｎｃ−ＯＳであれば、図１９（Ｂ）に示した
ような回折パターンが観測される。
【００９１】
ところで、物質２８がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様
の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の
範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率とも
いう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡ
ＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好
ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳと異なる回折パターンが観測される領
域を非ＣＡＡＣ化率と表記する。
【００９２】
一例として、形成直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃
加熱処理後のＣＡＡＣ−ＯＳを有する各試料の上面に対し、スキャンしながら透過電子回
折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パ
ターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、Ｃ
ＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線
を用いた。
【００９３】
各試料におけるＣＡＡＣ化率を図２１に示す。形成直後および３５０℃加熱処理後と比べ
て、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温
度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡ
ＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほ
とんどはｎｃ−ＯＳと同様の回折パターンであった。したがって、加熱処理によって、ｎ
ｃ−ＯＳと同様の構造を有する領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化し
ていることが示唆される。
【００９４】
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能とな
る場合がある。
【００９５】
酸化物半導体は、酸化物半導体の積層膜であってもよい。例えば、酸化物半導体は、２層
構造、３層構造であってもよい。
【００９６】
例えば、酸化物半導体が３層構造の場合について、図１（Ｃ）を用いて説明する。
【００９７】
酸化物半導体層４０６ｂ（中層）は、上述の酸化物半導体についての記載を参照する。酸
化物半導体層４０６ａ（下層）および酸化物半導体層４０６ｃ（上層）は、酸化物半導体
層４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半
導体である。酸化物半導体層４０６ｂを構成する酸素以外の元素一種以上、または二種以
上から酸化物半導体層４０６ａおよび酸化物半導体層４０６ｃが構成されるため、酸化物
半導体層４０６ａと酸化物半導体層４０６ｂとの界面、および酸化物半導体層４０６ｂと
酸化物半導体層４０６ｃとの界面において、界面準位が形成されにくい。
【００９８】
なお、酸化物半導体層４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１０
０ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔ
ｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％以上とする。また、酸化物半導体層４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎお
よびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以
上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍ
が６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層４０６ｃがＩｎ−Ｍ−Ｚｎ酸化
物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０
ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏ
ｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層４０６ｃは、
酸化物半導体層４０６ａと同種の酸化物を用いても構わない。
【００９９】
ここで、酸化物半導体層４０６ａと酸化物半導体層４０６ｂとの間には、酸化物半導体層
４０６ａと酸化物半導体層４０６ｂとの混合領域を有する場合がある。また、酸化物半導
体層４０６ｂと酸化物半導体層４０６ｃとの間には、酸化物半導体層４０６ｂと酸化物半
導体層４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる
。そのため、酸化物半導体層４０６ａ、酸化物半導体層４０６ｂおよび酸化物半導体層４
０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続
接合ともいう。）バンド構造となる。
【０１００】
酸化物半導体層４０６ｂは、酸化物半導体層４０６ａおよび酸化物半導体層４０６ｃより
も電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層４０６ｂとして、酸化物
半導体層４０６ａおよび酸化物半導体層４０６ｃよりも電子親和力の０．０７ｅＶ以上１
．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅ
Ｖ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下
端のエネルギーとの差である。
【０１０１】
このとき、ゲート電極に電界を印加すると、酸化物半導体層４０６ａ、酸化物半導体層４
０６ｂ、酸化物半導体層４０６ｃのうち、電子親和力の大きい酸化物半導体層４０６ｂに
チャネルが形成される。
【０１０２】
また、トランジスタのオン電流を高くするためには、酸化物半導体層４０６ｃの厚さは小
さいほど好ましい。例えば、酸化物半導体層４０６ｃは、１０ｎｍ未満、好ましくは５ｎ
ｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層４０６ｃは、チャネ
ルの形成される酸化物半導体層４０６ｂへ、隣接する絶縁膜を構成する酸素以外の元素（
シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体
層４０６ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層４０６
ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とす
る。
【０１０３】
また、信頼性を高めるためには、酸化物半導体層４０６ａは厚く、酸化物半導体層４０６
ｃは薄いことが好ましい。具体的には、酸化物半導体層４０６ａの厚さは、２０ｎｍ以上
、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以
上とする。酸化物半導体層４０６ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、
さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、隣接する絶
縁膜と酸化物半導体層４０６ａとの界面からチャネルの形成される酸化物半導体層４０６
ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より
好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合
があるため、酸化物半導体層４０６ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ
以下、さらに好ましくは８０ｎｍ以下とする。
【０１０４】
例えば、酸化物半導体層４０６ｂと酸化物半導体層４０６ａとの間におけるシリコン濃度
を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする
。また、酸化物半導体層４０６ｂと酸化物半導体層４０６ｃとの間におけるシリコン濃度
を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする
。
【０１０５】
また、酸化物半導体層４０６ｂの水素濃度を低減するために、酸化物半導体層４０６ａお
よび酸化物半導体層４０６ｃの水素濃度を低減すると好ましい。酸化物半導体層４０６ａ
および酸化物半導体層４０６ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ
／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１
０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下
とする。また、酸化物半導体層４０６ｂの窒素濃度を低減するために、酸化物半導体層４
０６ａおよび酸化物半導体層４０６ｃの窒素濃度を低減すると好ましい。酸化物半導体層
４０６ａおよび酸化物半導体層４０６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
【０１０６】
上述の３層構造は酸化物半導体の一例である。例えば、酸化物半導体層４０６ａまたは酸
化物半導体層４０６ｃのない２層構造としても構わない。
【０１０７】
＜トランジスタ構造１の作製方法＞
以下では、図１に示したトランジスタの作製方法について、図２乃至図５を用いて説明す
る。なお、図２（Ａ）、図３（Ａ）、図４（Ａ）および図５（Ａ）には、トランジスタの
上面図を示し、図２（Ｂ）、図３（Ｂ）、図４（Ｂ）および図５（Ｂ）には、それぞれの
一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する断面図を示す。
【０１０８】
まず、基板４００上に絶縁膜４０２を形成する。絶縁膜４０２は、スパッタリング法、化
学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子
線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパ
ルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子
層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形
成すればよい。
【０１０９】
なお、絶縁膜４０２を積層膜で構成する場合には、それぞれの層を、上記のような形成方
法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＣＶＤ法で形成し、２
層目をＡＬＤ法で形成してもよい。または、１層目をスパッタリング法で形成し、２層目
をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによ
って、各層に異なる機能や性質を持たせることができる。そして、それらの層を積層する
ことによって、積層膜全体として、より適切な膜を構成することができる。
【０１１０】
つまり、ｎ層目の層を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目を、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成する
（ｎは自然数）。なお、ｎ層目の層と、ｎ＋１層目の層とで、形成方法が同じでも異なっ
ていてもよい。なお、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい。また
は、すべての層において、形成方法が同じでもよい。
【０１１１】
または、基板４００としてシリコン基板を用いた場合、絶縁膜４０２となる絶縁膜は、熱
酸化法によって形成してもよい。
【０１１２】
次に、絶縁膜４０２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。
ＣＭＰ処理を行うことで、絶縁膜４０２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下
、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下
のＲａとすることで、半導体４０６の結晶性が向上する場合がある。Ｒａは原子間力顕微
鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１１３】
次に、半導体４０６を形成する（図２参照。）。
【０１１４】
半導体４０６となる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて形成すればよい。
【０１１５】
半導体４０６となる半導体をエッチングし、半導体４０６を形成する場合、半導体４０６
の加工面にダメージが入らないようエッチングすることが好ましい。例えば、ドライエッ
チング法を用いて、中性ビームエッチングを行えばよい。中性ビームであることから、電
荷によるチャージアップが起こらず、また低エネルギーであるため、低ダメージでエッチ
ングすることが可能となる。または、半導体４０６が結晶である場合、結晶面によってエ
ッチレートが異なることを利用したウェットエッチング法を用いても構わない。ウェット
エッチング法を用いることにより、加工面へのダメージを低減することができる。
【０１１６】
例えば、ＣＶＤ法を用いることで、組成が連続的に変化した半導体４０６となる半導体を
形成してもよい。
【０１１７】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅ
ｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶ
Ｄ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔ
ａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ
）法に分けることができる。
【０１１８】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。ＴＣＶＤ法は、プラズマを用いな
いため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
【０１１９】
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例
えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜
を形成することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しな
がら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜する
ことができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて
成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くする
ことができる。したがって、トランジスタの生産性を高めることができる。ＭＯＣＶＤ法
を用いることが可能な成膜装置の具体例については後述する。
【０１２０】
または、例えば、スパッタリング法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法を用いて組成が連続
的に変化した膜を成膜してもよい。
【０１２１】
絶縁膜４０２は、半導体４０６と接する。したがって半導体４０６となる半導体の成膜時
に、絶縁膜４０２へダメージを与えない形成方法を用いると好ましい。即ち、該半導体の
成膜には、例えば、ＭＯＣＶＤ法などを用いると好ましい。
【０１２２】
なお、半導体４０６を積層膜で構成する場合には、それぞれの層を、スパッタリング法、
ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例
えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。ま
たは、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目
をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成して
もよい。このように、それぞれ、異なる形成方法を用いることによって、各層に異なる機
能や性質を持たせることができる。そして、それらの層を積層することによって、積層膜
全体として、より適切な膜を構成することができる。
【０１２３】
つまり、半導体４０６を積層膜で構成する場合には、例えば、ｎ層目の層を、スパッタリ
ング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の層
を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成する
場合、ｎ層目の層と、ｎ＋１層目の層とで、形成方法が異なっていてもよい（ｎは自然数
）。なお、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい。または、すべて
の層において、形成方法が同じでもよい。
【０１２４】
なお、半導体４０６、または半導体４０６の積層膜の内の少なくとも一つの層と、絶縁膜
４０２、または絶縁膜４０２の積層膜の内の少なくとも一つの層とは、同じ形成方法を用
いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせ
ずに形成することができる。その結果、不純物の混入を防ぐことができる。これにより、
同じチャンバーで形成することができる。その結果、不純物の混入を防ぐことができる。
このように、半導体４０６と絶縁膜４０２の場合だけでなく、近接して配置されている別
々の層において、同じ形成方法を用いてもよい。ただし、本発明の一態様に係る半導体装
置の作製方法は、これらに限定されない。
【０１２５】
次に、導電膜４１６ａおよび導電膜４１６ｂを形成する。
【０１２６】
導電膜４１６ａおよび導電膜４１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよい。
【０１２７】
導電膜４１６ａおよび導電膜４１６ｂは、導電膜４１６ａおよび導電膜４１６ｂとなる導
電膜を形成した後で、該導電膜の一部をエッチングすることで形成される。この後、半導
体４０６の導電膜４１６ａおよび導電膜４１６ｂと重ならない領域をエッチングする。ま
た、半導体４０６の側面がエッチングされうる条件を選択することで、チャネル幅方向に
も半導体４０６を縮小することができる（図３参照。）。なお、該導電膜の形成時に、半
導体４０６へダメージを与えない形成方法を用いると好ましい。即ち、該導電膜の形成に
は、ＭＣＶＤ法などを用いると好ましい。
【０１２８】
なお、導電膜４１６ａおよび導電膜４１６ｂを積層膜で構成する場合には、それぞれの層
を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方
法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング
法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成
してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成して
もよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層
目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることに
よって、各層に異なる機能や性質を持たせることができる。そして、それらの層を積層す
ることによって、積層膜全体として、より適切な膜を構成することができる。
【０１２９】
つまり、導電膜４１６ａおよび導電膜４１６ｂを積層膜で構成する場合には、例えば、ｎ
層目の層を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、Ｍ
ＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で
形成し、ｎ＋１層目の層を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、
ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくと
も１つの方法で形成し、ｎ層目の層と、ｎ＋１層目の層とで、形成方法が異なっていても
よい（ｎは自然数）。なお、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい
。または、すべての層において、形成方法が同じでもよい。
【０１３０】
なお、導電膜４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の
積層膜の内の少なくとも一つの層と、半導体４０６、または半導体４０６の積層膜の内の
少なくとも一つの層とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を
用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純
物の混入を防ぐことができる。または、例えば、半導体４０６と接する導電膜４１６ａ（
導電膜４１６ｂ）と、導電膜４１６ａ（導電膜４１６ｂ）と接する半導体４０６とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。このように、半導体４０６と導電膜４１６ａ（
導電膜４１６ｂ）の場合だけでなく、近接して配置されている別々の層において、同じ形
成方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これら
に限定されない。
【０１３１】
なお、導電膜４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の
積層膜の内の少なくとも一つの層と、半導体４０６、または半導体４０６の積層膜の内の
少なくとも一つの層と、絶縁膜４０２、または絶縁膜４０２の積層膜の内の少なくとも一
つの層とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。
これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐ
ことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定さ
れない。
【０１３２】
次に、絶縁膜４１２を形成する。
【０１３３】
絶縁膜４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法など
を用いて形成すればよい。
【０１３４】
なお、絶縁膜４１２を積層膜で構成する場合には、それぞれの層を、スパッタリング法、
ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例
えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。ま
たは、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目
をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成して
もよい。このように、それぞれ、異なる形成方法を用いることによって、各層に異なる機
能や性質を持たせることができる。そして、それらの層を積層することによって、積層膜
全体として、より適切な膜を構成することができる。
【０１３５】
つまり、絶縁膜４１２を積層膜で構成する場合には、例えば、ｎ層目の層を、スパッタリ
ング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の層
を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、
ｎ層目の層と、ｎ＋１層目の層とで、形成方法が異なっていてもよい（ｎは自然数）。な
お、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい。または、すべての層に
おいて、形成方法が同じでもよい。
【０１３６】
なお、絶縁膜４１２、または絶縁膜４１２の積層膜の内の少なくとも一つの層と、導電膜
４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の積層膜の内の
少なくとも一つの層とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を
用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純
物の混入を防ぐことができる。または、例えば、絶縁膜４１２と接する導電膜４１６ａ（
導電膜４１６ｂ）と、導電膜４１６ａ（導電膜４１６ｂ）と接する絶縁膜４１２とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。
【０１３７】
なお、絶縁膜４１２、または絶縁膜４１２の積層膜の内の少なくとも一つの層と、導電膜
４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の積層膜の内の
少なくとも一つの層と、半導体４０６、または半導体４０６の積層膜の内の少なくとも一
つの層と、絶縁膜４０２、または絶縁膜４０２の積層膜の内の少なくとも一つの層とは、
同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、
大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる
。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【０１３８】
次に、導電膜４０４を形成する（図４参照。）。
【０１３９】
導電膜４０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて形成すればよい。
【０１４０】
絶縁膜４１２は、トランジスタのゲート絶縁膜として機能する。したがって導電膜４０４
は、導電膜４０４となる導電膜の形成時に、絶縁膜４１２へダメージを与えない形成方法
を用いると好ましい。即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
【０１４１】
なお、導電膜４０４を積層膜で構成する場合には、それぞれの層を、スパッタリング法、
ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例
えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。ま
たは、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目
をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成して
もよい。このように、それぞれ、異なる形成方法を用いることによって、各層に異なる機
能や性質を持たせることができる。そして、それらの層を積層することによって、積層膜
全体として、より適切な膜を構成することができる。
【０１４２】
つまり、導電膜４０４を積層膜で構成する場合には、例えば、ｎ層目の層を、スパッタリ
ング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の層
を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、
ｎ層目の層と、ｎ＋１層目の層とで、形成方法が異なっていてもよい（ｎは自然数）。な
お、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい。または、すべての層に
おいて、形成方法が同じでもよい。
【０１４３】
なお、導電膜４０４、または導電膜４０４の積層膜の内の少なくとも一つの層と、絶縁膜
４１２、または絶縁膜４１２の積層膜の内の少なくとも一つの層とは、同じ形成方法を用
いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせ
ずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例え
ば、絶縁膜４１２と接する導電膜４０４と、導電膜４０４と接する絶縁膜４１２とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。
【０１４４】
なお、導電膜４０４、または導電膜４０４の積層膜の内の少なくとも一つの層と、絶縁膜
４１２、または絶縁膜４１２の積層膜の内の少なくとも一つの層と、導電膜４１６ａ（導
電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の積層膜の内の少なくとも一
つの層と、半導体４０６、または半導体４０６の積層膜の内の少なくとも一つの層と、絶
縁膜４０２、または絶縁膜４０２の積層膜の内の少なくとも一つの層とは、同じ形成方法
を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさ
せずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本
発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【０１４５】
次に、絶縁膜４１８を形成する。
【０１４６】
絶縁膜４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法など
を用いて形成すればよい。
【０１４７】
なお、絶縁膜４１８を積層膜で構成する場合には、それぞれの層を、スパッタリング法、
ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例
えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。ま
たは、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１
層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目
をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成して
もよい。このように、それぞれ、異なる形成方法を用いることによって、各層に異なる機
能や性質を持たせることができる。そして、それらの層を積層することによって、積層膜
全体として、より適切な膜を構成することができる。
【０１４８】
つまり、絶縁膜４１８を積層膜で構成する場合には、例えば、ｎ層目の層を、スパッタリ
ング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の層
を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、
ｎ層目の層と、ｎ＋１層目の層とで、形成方法が異なっていてもよい（ｎは自然数）。な
お、ｎ層目の層とｎ＋２層目の層とで、形成方法が同じでもよい。または、すべての層に
おいて、形成方法が同じでもよい。
【０１４９】
なお、絶縁膜４１８、または絶縁膜４１８の積層膜の内の少なくとも一つの層と、導電膜
４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の積層膜の内の
少なくとも一つの層とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を
用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純
物の混入を防ぐことができる。または、例えば、絶縁膜４１８と接する導電膜４１６ａ（
導電膜４１６ｂ）と、導電膜４１６ａ（導電膜４１６ｂ）と接する絶縁膜４１８とは、同
じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その
結果、不純物の混入を防ぐことができる。
【０１５０】
なお、絶縁膜４１８、または絶縁膜４１８の積層膜の内の少なくとも一つの層と、導電膜
４１６ａ（導電膜４１６ｂ）、または導電膜４１６ａ（導電膜４１６ｂ）の積層膜の内の
少なくとも一つの層と、半導体４０６、または半導体４０６の積層膜の内の少なくとも一
つの層と、絶縁膜４０２、または絶縁膜４０２の積層膜の内の少なくとも一つの層と、絶
縁膜４１２、または絶縁膜４１２の積層膜の内の少なくとも一つの層とは、同じ形成方法
を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさ
せずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本
発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【０１５１】
以上のようにして、本発明の一態様に係るトランジスタを作製することができる。
【０１５２】
＜トランジスタ構造１の変形例＞
また、図５（Ａ）に示すように、上面図は図１（Ａ）と同様であって、図５（Ｂ）に示す
断面図のように絶縁膜４１２下に酸化物半導体層４０７を配置しても構わない。酸化物半
導体層４０７としては、酸化物半導体層４０６ｃとして示した半導体を用いればよい。そ
の場合、半導体４０６を、図５（Ｃ）に示すような積層膜とすればよい。図５（Ｃ）に示
す酸化物半導体層４０６ａおよび酸化物半導体層４０６ｂについては、図１（Ｃ）につい
ての説明を参照する。なお、そのほかの構成については、図１に示したトランジスタにつ
いての記載を参照する。
【０１５３】
＜トランジスタ構造２＞
図６（Ａ）および図６（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図で
ある。図６（Ａ）は上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２
、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図６（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いて図示している。
【０１５４】
図６（Ａ）および図６（Ｂ）に示すトランジスタは、基板６００上の導電膜６１４と、導
電膜６１４上の絶縁膜６０２と、絶縁膜６０２上の半導体６０６と、半導体６０６上面お
よび側面と接する導電膜６１６ａおよび導電膜６１６ｂと、半導体６０６上、導電膜６１
６ａ上および導電膜６１６ｂ上の絶縁膜６１２と、絶縁膜６１２の上面に接し、半導体６
０６の上面および側面に面する導電膜６０４と、を有する。なお、基板６００と導電膜６
１４の間に絶縁膜を有しても構わない。なお、導電膜６１４または／および導電膜６０４
は、トランジスタのゲート電極として機能する。また、絶縁膜６０２または／および絶縁
膜６１２は、トランジスタのゲート絶縁膜として機能する。また、導電膜６１６ａおよび
導電膜６１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。
【０１５５】
なお、トランジスタを覆って、保護絶縁膜を有しても構わない。保護絶縁膜は、絶縁膜４
１８についての記載を参照する。
【０１５６】
なお、トランジスタは、導電膜６０４によってｓ−ｃｈａｎｎｅｌ構造を形成していても
構わない。
【０１５７】
また、基板６００は基板４００についての記載を参照する。また、導電膜６１４は導電膜
４０４についての記載を参照する。また、絶縁膜６０２は絶縁膜４１２についての記載を
参照する。また、半導体６０６は半導体４０６についての記載を参照する。また、導電膜
６１６ａおよび導電膜６１６ｂは、導電膜４１６ａおよび導電膜４１６ｂについての記載
を参照する。また、絶縁膜６１２は、絶縁膜４１２についての記載を参照する。また、導
電膜６０４は、導電膜４０４についての記載を参照する。
【０１５８】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【０１５９】
＜回路＞
以下では、本発明の一態様のトランジスタを利用した回路の一例について説明する。
【０１６０】
［断面構造］
図７（Ａ）に本発明の一態様の半導体装置の断面図を示す。図７（Ａ）に示す半導体装置
は、下部に第１の半導体を用いたトランジスタ２２００を有し、上部に第２の半導体を用
いたトランジスタ２１００を有している。図７（Ａ）では、第２の半導体を用いたトラン
ジスタ２１００として、図１で例示したトランジスタを適用した例を示している。
【０１６１】
第１の半導体は、第２の半導体と異なるエネルギーギャップを持つ半導体を用いてもよい
。例えば、第１の半導体を酸化物半導体以外の半導体とし、第２の半導体を酸化物半導体
としてもよい。第１の半導体として単結晶シリコンを用いた場合は、高速動作をすること
に適したトランジスタ２２００とすることができる。また、第２の半導体として酸化物半
導体を用いた場合は、オフ電流を低くすることに適したトランジスタ２１００とすること
ができる。
【０１６２】
なお、トランジスタ２２００は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路
によって適切なトランジスタを用いる。また、トランジスタ２１００または／およびトラ
ンジスタ２２００として、上述したトランジスタや図７（Ａ）に示したトランジスタを用
いなくても構わない場合がある。
【０１６３】
図７（Ａ）に示す半導体装置は、絶縁膜２２０１および絶縁膜２２０７を介して、トラン
ジスタ２２００の上部にトランジスタ２１００を有する。また、トランジスタ２２００と
トランジスタ２１００の間には、配線として機能する複数の導電膜２２０２が配置されて
いる。また各種絶縁膜に埋め込まれた複数の導電膜２２０３により、上層と下層にそれぞ
れ配置された配線や電極が電気的に接続されている。また、該半導体装置は、トランジス
タ２１００上の絶縁膜２２０４と、絶縁膜２２０４上の導電膜２２０５と、トランジスタ
２１００のソース電極およびドレイン電極と同一層に（同一工程を経て）形成された導電
膜２２０６と、を有する。
【０１６４】
複数のトランジスタを積層した構造とすることにより、高密度に複数の回路を配置するこ
とができる。
【０１６５】
ここで、トランジスタ２２００に用いる第１の半導体に単結晶シリコンを用いた場合、ト
ランジスタ２２００の第１の半導体の近傍の絶縁膜の水素濃度が高いことが好ましい。該
水素により、シリコンのダングリングボンドを終端させることで、トランジスタ２２００
の信頼性を向上させることができる。一方、トランジスタ２１００に用いる第２の半導体
に酸化物半導体を用いた場合、トランジスタ２１００の第２の半導体の近傍の絶縁膜の水
素濃度が低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一
つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。した
がって、単結晶シリコンを用いたトランジスタ２２００、および酸化物半導体を用いたト
ランジスタ２１００を積層する場合、これらの間に水素をブロックする機能を有する絶縁
膜２２０７を配置することは両トランジスタの信頼性を高めるために有効である。
【０１６６】
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁膜を、単層で
、または積層で用いればよい。
【０１６７】
また、酸化物半導体を用いたトランジスタ２１００を覆うように、トランジスタ２１００
上に水素をブロックする機能を有する絶縁膜を形成することが好ましい。絶縁膜としては
、絶縁膜２２０７と同様の絶縁膜を用いることができ、特に酸化アルミニウム膜を適用す
ることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に
対して膜を透過させない遮断効果が高い。したがって、トランジスタ２１００を覆う絶縁
膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半
導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止
することができる。
【０１６８】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型のトランジスタなどとす
ることができる。その場合の断面図の例を、図７（Ｄ）に示す。半導体基板２２１１の上
に、絶縁層２２１２が配置されている。半導体基板２２１１は、先端の細い凸部（フィン
ともいう。）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。該絶縁膜
は、凸部を形成するときのマスクとして機能する。なお、凸部は、先端が細くなくてもよ
く、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体
基板２２１１の凸部の上には、ゲート絶縁膜２２１４が配置され、その上には、ゲート電
極２２１３が配置されている。半導体基板２２１１には、ソース領域およびドレイン領域
２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を
示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基
板を加工して、凸型の半導体領域を形成しても構わない。
【０１６９】
［回路構成例］
上記回路において、トランジスタ２１００やトランジスタ２２００の電極の接続を異なら
せることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導
体装置を用いることにより実現できる回路構成の例を説明する。
【０１７０】
〔ＣＭＯＳインバータ〕
図７（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトラ
ンジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ
インバータの構成を示している。
【０１７１】
〔ＣＭＯＳアナログスイッチ〕
また図７（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞ
れのソースとドレインを接続した構成を示している。このような構成とすることで、いわ
ゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０１７２】
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図８に
示す。
【０１７３】
図８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半
導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トラ
ンジスタ３３００としては、上述したトランジスタを用いることができる。
【０１７４】
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３
００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容
を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレ
ッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置
となる。
【０１７５】
図８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接
続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。
また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に
接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されてい
る。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ド
レインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００
５は容量素子３４００の電極の他方と電気的に接続されている。
【０１７６】
図８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という
特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である
。
【０１７７】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、ト
ランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異
なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という
。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トラン
ジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とす
ることにより、ノードＦＧに電荷が保持される（保持）。
【０１７８】
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわた
って保持される。
【０１７９】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
【０１８０】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
【０１８１】
図８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図８（Ａ）に示し
た半導体装置と異なる。この場合も図８（Ａ）に示した半導体装置と同様の動作により情
報の書き込みおよび保持動作が可能である。
【０１８２】
図８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ
３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００と
が導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果
、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素
子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、
異なる値をとる。
【０１８３】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると
、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１８４】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
【０１８５】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
【０１８６】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
【０１８７】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁膜の劣化といっ
た問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモ
リで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体
装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが
行われるため、高速な動作が可能となる。
【０１８８】
＜ＲＦＩＤタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図９を
用いて説明する。
【０１８９】
本発明の一態様に係るＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に情報を記憶し
、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような
特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
高い信頼性が要求される。
【０１９０】
ＲＦＩＤタグの構成について図９を用いて説明する。図９は、ＲＦＩＤタグの構成例を示
すブロック図である。
【０１９１】
図９に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調
回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有して
いる。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方
向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これによ
り、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防
止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができ
る。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行
う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電
波方式の３つに大別される。ＲＦＩＤタグ８００は、そのいずれの方式に用いることも可
能である。
【０１９２】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化すること
で入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側に
は、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内
部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御す
るための回路である。
【０１９３】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
【０１９４】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
【０１９５】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
【０１９６】
なお、上述の各回路は、適宜、取捨することができる。
【０１９７】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に
係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグ
に好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力
（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最
大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が
不足し、誤動作または誤書込みが生じることを抑制することができる。
【０１９８】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。
【０１９９】
＜ＲＦＩＤタグの使用例＞
以下では、本発明の一態様に係るＲＦＩＤタグの使用例について図１０を用いて説明する
。ＲＦＩＤタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券
類、証書類（運転免許証や住民票等、図１０（Ａ）参照。）、包装用容器類（包装紙やボ
トル等、図１０（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図１０（Ｂ）参照
。）、乗り物類（自転車等、図１０（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類
、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器
（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしく
は各物品に取り付ける荷札（図１０（Ｅ）および図１０（Ｆ）参照。）等に設けて使用す
ることができる。
【０２００】
本発明の一態様に係るＲＦＩＤタグ４０００は、表面に貼る、または埋め込むことにより
、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージで
あれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦ
ＩＤタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自
体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、ま
たは証書類等に本発明の一態様に係るＲＦＩＤタグ４０００により、認証機能を付与する
ことができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容
器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の
一態様に係るＲＦＩＤタグ４０００を取り付けることにより、検品システム等のシステム
の効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩ
Ｄタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めること
ができる。
【０２０１】
以上のように、本発明の一態様に係るＲＦＩＤタグは、上述したような各用途に用いるこ
とができる。
【０２０２】
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。
【０２０３】
図１１は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。
【０２０４】
図１１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図１１に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図１１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０２０５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２０６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２０７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０２０８】
図１１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
【０２０９】
図１１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０２１０】
図１２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していてもよい。
【０２１１】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
【０２１２】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０２１３】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
【０２１４】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０２１５】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
【０２１６】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図１２では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
【０２１７】
なお、図１２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
【０２１８】
また、図１２において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体または基板１１９０にチャ
ネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン
基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００
に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタと
することもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャ
ネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタ
は酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラン
ジスタとすることもできる。
【０２１９】
図１２における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
【０２２０】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
【０２２１】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
【０２２２】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０２２３】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
【０２２４】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０２２５】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉ
ｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２２６】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０２２７】
［構成例］
図１３（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図１３（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図１３（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
【０２２８】
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、
ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと同一
工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素
や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／およ
び信頼性の高い表示装置となる。
【０２２９】
アクティブマトリクス型表示装置の一例を図１３（Ａ）に示す。表示装置の基板５０００
上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００
３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信
号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路
５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と
信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている
。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともい
う）に電気的に接続されている。
【０２３０】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
【０２３１】
〔液晶表示装置〕
また、画素の回路構成の一例を図１３（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
【０２３２】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
【０２３３】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０
１３には、異なるゲート信号を与えることができるように分離されている。一方、データ
線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とト
ランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０
１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、
または／および信頼性の高い液晶表示装置を提供することができる。
【０２３４】
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電
気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電
極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を
有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０２３５】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジ
スタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線
５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトラ
ンジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０２３６】
また、容量配線５０１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０２３７】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
【０２３８】
なお、本発明の一態様に係る表示装置は、図１３（Ｂ）に示す画素回路に限定されない。
例えば、図１３（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ
スタ、センサ、または論理回路などを追加してもよい。
【０２３９】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図１３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
【０２４０】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２４１】
図１３（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適
用することができる。
【０２４２】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０２４３】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
【０２４４】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の
高い有機ＥＬ表示装置となる。
【０２４５】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に設定される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
【０２４６】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
【０２４７】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２４８】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２４９】
なお、本発明の一態様に係る表示装置は、図１３（Ｃ）に示す画素構成に限定されない。
例えば、図１３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トラン
ジスタまたは論理回路などを追加してもよい。
【０２５０】
図１３で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（
第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構
成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電
極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構
成とすればよい。
【０２５１】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図１４
を用いて説明を行う。
【０２５２】
図１４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
セル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８
０１１、タッチパネル８００４などを有さない場合もある。
【０２５３】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０２５４】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８０
０６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２５５】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６
に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチ
パネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に
光センサを設け、光学式のタッチパネルとすることも可能である。または、セル８００６
の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能
である。
【０２５６】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０２５７】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
【０２５８】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
もよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる
場合には、バッテリー８０１１を有さなくてもよい。
【０２５９】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
【０２６０】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２６１】
図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０２６２】
図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加する
ことができる。
【０２６３】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
【０２６４】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
【０２６５】
図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。
【０２６６】
図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
【実施例１】
【０２６７】
本実施例では、トランジスタの半導体の形状による電気特性の違いを、デバイスシミュレ
ーションによって計算した。
【０２６８】
計算は、ｓｙｎｏｐｓｙｓ社のＳｅｎｔａｕｒｕｓを用い、３Ｄ構造で行った。図１６に
、計算で用いたトランジスタの構造を示す。なお、図１６（Ａ）は、トランジスタの上面
図である。図１６（Ａ）に示す一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する
断面図を図１６（Ｂ）に示す。
【０２６９】
図１６（Ｂ）に示すトランジスタは、絶縁膜１０２と、絶縁膜１０２上の酸化物半導体層
１０６ａと、酸化物半導体層１０６ａ上の凸部および凹部を有する酸化物半導体層１０６
ｂと、酸化物半導体層１０６ｂの凸部の上面、酸化物半導体層１０６ｂの凸部の側面、酸
化物半導体層１０６ａの側面および絶縁膜１０２の側面と接する導電膜１１６ａおよび導
電膜１１６ｂと、酸化物半導体層１０６ｂの凹部の上面、酸化物半導体層１０６ｂの凹部
の側面、酸化物半導体層１０６ａの側面および絶縁膜１０２の側面と接する酸化物半導体
層１０７と、酸化物半導体層１０７を介して、酸化物半導体層１０６ｂの凹部の上面、酸
化物半導体層１０６ｂの凹部の側面、酸化物半導体層１０６ａの側面および絶縁膜１０２
の側面と面する絶縁膜１１２と、絶縁膜１１２および酸化物半導体層１０７を介して、酸
化物半導体層１０６ｂの凹部の上面、酸化物半導体層１０６ｂの凹部の側面、酸化物半導
体層１０６ａの側面および絶縁膜１０２の側面と面する導電膜１０４と、を有する。
【０２７０】
なお、図示するように、酸化物半導体層１０６ｂと、導電膜１１６ａまたは導電膜１１６
ｂとの間にはｎ型化領域（ｎと表記）を配置した。
【０２７１】
図１６（Ａ）に示すように、酸化物半導体層１０６ｂの凹部における一点鎖線Ｆ１−Ｆ２
方向（チャネル長方向、長辺方向または長手方向ともいう。）の長さをＬ１、酸化物半導
体層１０６ｂの凹部における一点鎖線Ｆ３−Ｆ４方向（チャネル幅方向、短辺方向または
短手方向ともいう。）の長さをＷ１とする。また、酸化物半導体層１０６ｂの凸部および
凹部を合わせたときの一点鎖線Ｆ１−Ｆ２方向の長さをＬ２とする。また、酸化物半導体
層１０６ｂの凸部における一点鎖線Ｆ３−Ｆ４方向の長さをＷ２とする。なお、酸化物半
導体層１０６ｂにおける凹部から見て凸部の迫り出し量（はみ出し量ともいう。）は、上
下で同じとしている。
【０２７２】
また、図１６（Ｂ）に示すように、酸化物半導体層１０６ｂの凸部の高さと、凹部の高さ
と、の差（凹部の深さともいう。）をｔとする。また、酸化物半導体層１０６ａおよび酸
化物半導体層１０６ｂの界面の高さと、酸化物半導体層１０６ａおよび酸化物半導体層１
０６ｂと重ならない領域における絶縁膜１１２および導電膜１０４の界面の高さ（ここで
は絶縁膜１１２の厚さに相当する。）と、の差をｈとする。したがって、ｈが正の値をと
るとき、図１６に示すトランジスタはｓ−ｃｈａｎｎｅｌ構造とみなせる。
【０２７３】
なお、ｔには、Ｗ２とＷ１との差とを与えている。
【０２７４】
特に断りがない場合、絶縁膜１０２については、絶縁膜４０２についての記載を参照する
。また、酸化物半導体層１０６ａについては、酸化物半導体層４０６ａについての記載を
参照する。また、酸化物半導体層１０６ｂとしては、酸化物半導体層４０６ｂについての
記載を参照する。また、導電膜１１６ａおよび導電膜１１６ｂについては、導電膜４１６
ａおよび導電膜４１６ｂについての記載を参照する。また、酸化物半導体層１０７につい
ては、酸化物半導体層４０７についての記載を参照する。また、絶縁膜１１２については
、絶縁膜４１２についての記載を参照する。また、導電膜１０４については、導電膜４０
４についての記載を参照する。
【０２７５】
下表に計算に用いた条件を示す。
【０２７６】
【表１】
2018191004.tif 000003
【０２７７】
図１７は、計算によるトランジスタのＶｇ−Ｉｄ特性である。図１７（Ａ）にはドレイン
電圧Ｖｄが１ＶにおけるＶｇ−Ｉｄ特性を示し、図１７（Ｂ）にはドレイン電圧Ｖｄが０
．１ＶにおけるＶｇ−Ｉｄ特性を示す。カーブの左にｔの値を示す。上述したように、ｔ
には、Ｗ２とＷ１との差が与えられる。また、Ｗ２は４０ｎｍである。したがって、ｔが
０ｎｍであればＷ１は４０ｎｍであり、ｔが１０ｎｍであればＷ１は３０ｎｍであり、ｔ
が２０ｎｍであればＷ１は２０ｎｍであり、ｔが３０ｎｍであればＷ１は１０ｎｍである
。
【０２７８】
図１７より、ｔが大きくなるにしたがって（Ｗ１が小さくなるにしたがって）、Ｖｇ−Ｉ
ｄ特性が向上することがわかった。具体的には、ドレイン電流Ｉｄの立ち上がり始めるゲ
ート電圧Ｖｇが正の値に近づく。また、サブスレッショルドスイング値（Ｓ値ともいう。
）が小さくなることがわかった。即ち、同じゲート電圧Ｖｇで比較した場合、トランジス
タのオフ時のドレイン電流が小さくなることが示された。
【０２７９】
ドレイン電流Ｉｄの立ち上がり始めるゲート電圧Ｖｇが正の値に近づき、Ｓ値が小さくな
った理由としては、トランジスタのチャネル形成領域が縮小することで、ゲート電極によ
る電界の効きが向上したためと考えられる。
【０２８０】
図１８は、ｔが０ｎｍ（左図）または３０ｎｍ（右図）における酸化物半導体層１０６ｂ
の電流密度の計算結果を示す断面図である。なお、ゲート電圧Ｖｇとして−３Ｖを印加し
、ドレイン電圧Ｖｄとして１Ｖを印加した。
【０２８１】
図１８より、ｔが０ｎｍにおいては、酸化物半導体層１０６ｂ中のゲート電極として機能
する導電膜１０４から遠い領域の電流密度が高くなることがわかった。一方、ｔが３０ｎ
ｍにおいては、酸化物半導体層１０６ｂの全体で電流密度が低くなることがわかった。
【０２８２】
この結果からも、ｔを大きくすることで、ゲート電圧Ｖｇの効きが向上することで、トラ
ンジスタのオフ時におけるドレイン電流Ｉｄを小さくできることがわかる。
【０２８３】
本実施例より、本発明の一態様に係るトランジスタは、電気特性の優れたトランジスタで
あることがわかる。
【符号の説明】
【０２８４】
１０    電子銃室
１２    光学系
１４    試料室
１６    光学系
１８    カメラ
２０    観察室
２２    フィルム室
２４    電子
２８    物質
３２    蛍光板
１０２    絶縁膜
１０４    導電膜
１０６ａ    酸化物半導体層
１０６ｂ    酸化物半導体層
１０７    酸化物半導体層
１１２    絶縁膜
１１６ａ    導電膜
１１６ｂ    導電膜
４００    基板
４０２    絶縁膜
４０４    導電膜
４０６    半導体
４０６ａ    酸化物半導体層
４０６ｂ    酸化物半導体層
４０６ｃ    酸化物半導体層
４０７    酸化物半導体層
４１２    絶縁膜
４１６ａ    導電膜
４１６ｂ    導電膜
４１８    絶縁膜
６００    基板
６０２    絶縁膜
６０４    導電膜
６０６    半導体
６１２    絶縁膜
６１４    導電膜
６１６ａ    導電膜
６１６ｂ    導電膜
８００    ＲＦＩＤタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    導電膜
２２０３    導電膜
２２０４    絶縁膜
２２０５    導電膜
２２０６    導電膜
２２０７    絶縁膜
２２１１    半導体基板
２２１２    絶縁層
２２１３    ゲート電極
２２１４    ゲート絶縁膜
２２１５    ソース領域およびドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦＩＤタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ソース電極またはドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2018191004.tif 000004
【図２】
2018191004.tif 000005
【図３】
2018191004.tif 000006
【図４】
2018191004.tif 000007
【図５】
2018191004.tif 000008
【図６】
2018191004.tif 000009
【図７】
2018191004.tif 000010
【図８】
2018191004.tif 000011
【図９】
2018191004.tif 000012
【図１０】
2018191004.tif 000013
【図１１】
2018191004.tif 000014
【図１２】
2018191004.tif 000015
【図１３】
2018191004.tif 000016
【図１４】
2018191004.tif 000017
【図１５】
2018191004.tif 000018
【図１６】
2018191004.tif 000019
【図１７】
2018191004.tif 000020
【図１８】
2018191004.tif 000021
【図１９】
2018191004.tif 000022
【図２０】
2018191004.tif 000023
【図２１】
2018191004.tif 000024