(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】メモリ領域１Ａの半導体基板ＳＢ上にメモリ素子のゲート絶縁膜用の絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上に低耐圧ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上に高耐圧ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜ＧＦ１が形成された構造を得た後、ゲート電極用の膜を形成する。それから、そのゲート電極用の膜をパターニングすることにより、メモリ素子と低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴの各ゲート電極を形成する。絶縁膜ＧＦ２形成工程は、絶縁膜ＭＺ形成工程の後で行い、絶縁膜ＧＦ１形成工程は、絶縁膜ＭＺ形成工程の前に行う。【選択図】図１１
2018026457.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）不揮発性のメモリ素子を形成するための第１領域と、第１トランジスタを形成するための第２領域と、第２トランジスタを形成するための第３領域と、を含む半導体基板を用意する工程、
（ｂ）前記第１、第２および第３領域の前記半導体基板上に、前記第１トランジスタのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記第１絶縁膜を除去し、前記第２および第３領域の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記第１領域の前記半導体基板上と、前記第２および第３領域の前記第１絶縁膜上とに、前記メモリ素子のゲート絶縁膜用の第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２および第３領域の前記第２絶縁膜を除去し、前記第１領域の前記第２絶縁膜を残す工程、
（ｆ）前記（ｅ）工程後、前記第３領域の前記第１絶縁膜を除去し、前記第１領域の前記第２絶縁膜と前記第２領域の前記第１絶縁膜とを残す工程、
（ｇ）前記（ｆ）工程後、前記第３領域の前記半導体基板上に、前記第２トランジスタのゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第２絶縁膜上と、前記第２領域の前記第１絶縁膜上と、前記第３領域の前記第３絶縁膜上とに、第１の膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１の膜をパターニングすることにより、前記メモリ素子用の第１ゲート電極と前記第１トランジスタ用の第２ゲート電極と前記第２トランジスタ用の第３ゲート電極とを形成する工程、
を有し、
前記第１ゲート電極は、前記第１領域の前記半導体基板上に前記第２絶縁膜を介して形成され、
前記第２ゲート電極は、前記第２領域の前記半導体基板上に前記第１絶縁膜を介して形成され、
前記第３ゲート電極は、前記第３領域の前記半導体基板上に前記第３絶縁膜を介して形成され、
前記第２ゲート電極と前記半導体基板との間に介在する前記第１絶縁膜の厚さは、前記第３ゲート電極と前記半導体基板との間に介在する前記第３絶縁膜の厚さよりも厚く、
前記第１ゲート電極と前記半導体基板との間に介在する前記第２絶縁膜は、第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜と、前記第５絶縁膜上の第６絶縁膜とを含む積層膜からなり、
前記第５絶縁膜は、電荷蓄積機能を有する絶縁膜である、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜からなり、
前記第３絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第３絶縁膜は、それぞれ熱酸化法により形成される、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記第４絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第５絶縁膜は、窒化シリコン膜からなり、
前記第６絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第４絶縁膜および前記第６絶縁膜のそれぞれのバンドギャップは、前記第５絶縁膜のバンドギャップよりも大きい、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１の膜は、シリコン膜からなる、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２および第３領域の前記第２絶縁膜は、ウェットエッチングにより除去される、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程後、
（ｊ）前記第１領域の前記半導体基板に前記メモリ素子のソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記第１トランジスタのソースまたはドレイン用の第２半導体領域を形成し、前記第３領域の前記半導体基板に前記第２トランジスタのソースまたはドレイン用の第３半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程で用意された前記半導体基板において、前記第１および第３領域の前記半導体基板は、支持基板と前記支持基板上の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ構造を有し、前記第２領域の前記半導体基板は、前記絶縁層と前記半導体層を有さずに前記支持基板からなり、
前記（ｂ）工程では、前記第１および第３領域の前記半導体層上と、前記第２領域の前記支持基板上とに、前記第１絶縁膜が形成され、
前記（ｄ）工程では、前記第１領域の前記半導体層上と、前記第２および第３領域の前記第１絶縁膜上とに、前記第２絶縁膜が形成され、
前記（ｇ）工程では、前記第３領域の前記半導体層上に前記第３絶縁膜が形成され、
前記第１ゲート電極は、前記第１領域の前記半導体層上に前記第２絶縁膜を介して形成され、
前記第２ゲート電極は、前記第２領域の前記支持基板上に前記第１絶縁膜を介して形成され、
前記第３ゲート電極は、前記第３領域の前記半導体層上に前記第３絶縁膜を介して形成される、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程で用意された前記半導体基板において、前記第３領域の前記半導体基板は、支持基板と前記支持基板上の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ構造を有し、前記第１および第２領域の前記半導体基板は、前記絶縁層と前記半導体層を有さずに前記支持基板からなり、
前記（ｂ）工程では、前記第３領域の前記半導体層上と、前記第１および第２領域の前記支持基板上とに、前記第１絶縁膜が形成され、
前記（ｄ）工程では、前記第１領域の前記支持基板上と、前記第２および第３領域の前記第１絶縁膜上とに、前記第２絶縁膜が形成され、
前記（ｇ）工程では、前記第３領域の前記半導体層上に前記第３絶縁膜が形成され、
前記第１ゲート電極は、前記第１領域の前記支持基板上に前記第２絶縁膜を介して形成され、
前記第２ゲート電極は、前記第２領域の前記支持基板上に前記第１絶縁膜を介して形成され、
前記第３ゲート電極は、前記第３領域の前記半導体層上に前記第３絶縁膜を介して形成される、半導体装置の製造方法。
【請求項１１】
（ａ）不揮発性のメモリ素子を形成するための第１領域と、第１トランジスタを形成するための第２領域と、第２トランジスタを形成するための第３領域と、第３トランジスタを形成するための第４領域と、を含む半導体基板を用意する工程、
（ｂ）前記第１、第２、第３および第４領域の前記半導体基板上に、前記第１トランジスタのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記第３領域の前記第１絶縁膜を除去し、前記第１、第２および第４領域の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記第３領域の前記半導体基板上に、前記第２トランジスタのゲート絶縁膜用の第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１領域の前記第１絶縁膜を除去し、前記第２および第４領域の前記第１絶縁膜と前記第３領域の前記第２絶縁膜とを残す工程、
（ｆ）前記（ｅ）工程後、前記第１領域の前記半導体基板上と、前記第２および第４領域の前記第１絶縁膜上と、前記第３領域の前記第２絶縁膜上とに、前記メモリ素子のゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２、第３および第４領域の前記第３絶縁膜を除去し、前記第１領域の前記第３絶縁膜を残す工程、
（ｈ）前記（ｇ）工程後、前記第４領域の前記第１絶縁膜を除去し、前記第１領域の前記第３絶縁膜と前記第２領域の前記第１絶縁膜と前記第３領域の前記第２絶縁膜とを残す工程、
（ｉ）前記（ｈ）工程後、前記第４領域の前記半導体基板上に、前記第３トランジスタのゲート絶縁膜用の第４絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の前記第３絶縁膜上と、前記第２領域の前記第１絶縁膜上と、前記第３領域の前記第２絶縁膜上と、前記第４領域の前記第４絶縁膜上とに、第１の膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第１の膜をパターニングすることにより、前記メモリ素子用の第１ゲート電極と前記第１トランジスタ用の第２ゲート電極と前記第２トランジスタ用の第３ゲート電極と前記第３トランジスタ用の第４ゲート電極とを形成する工程、
を有し、
前記第１ゲート電極は、前記第１領域の前記半導体基板上に前記第３絶縁膜を介して形成され、
前記第２ゲート電極は、前記第２領域の前記半導体基板上に前記第１絶縁膜を介して形成され、
前記第３ゲート電極は、前記第３領域の前記半導体基板上に前記第２絶縁膜を介して形成され、
前記第４ゲート電極は、前記第４領域の前記半導体基板上に前記第４絶縁膜を介して形成され、
前記第２ゲート電極と前記半導体基板との間に介在する前記第１絶縁膜の厚さは、前記第３ゲート電極と前記半導体基板との間に介在する前記第２絶縁膜の厚さよりも厚く、
前記第３ゲート電極と前記半導体基板との間に介在する前記第２絶縁膜の厚さは、前記第４ゲート電極と前記半導体基板との間に介在する前記第４絶縁膜の厚さよりも厚く、
前記第１ゲート電極と前記半導体基板との間に介在する前記第３絶縁膜は、第５絶縁膜と、前記第５絶縁膜上の第６絶縁膜と、前記第６絶縁膜上の第７絶縁膜とを含む積層膜からなり、
前記第６絶縁膜は、電荷蓄積機能を有する絶縁膜である、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜からなり、
前記第２絶縁膜は、酸化シリコン膜からなり、
前記第４絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜は、それぞれ熱酸化法により形成される、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記第５絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第６絶縁膜は、窒化シリコン膜からなり、
前記第７絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記第５絶縁膜および前記第７絶縁膜のそれぞれのバンドギャップは、前記第６絶縁膜のバンドギャップよりも大きい、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記第１の膜は、シリコン膜からなる、半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第２、第３および第４領域の前記第３絶縁膜は、ウェットエッチングにより除去される、半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、
前記（ｋ）工程後、
（ｌ）前記第１領域の前記半導体基板に前記メモリ素子のソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記第１トランジスタのソースまたはドレイン用の第２半導体領域を形成し、前記第３領域の前記半導体基板に前記第２トランジスタのソースまたはドレイン用の第３半導体領域を形成し、前記第４領域の前記半導体基板に前記第３トランジスタのソースまたはドレイン用の第４半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜などのトラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００４−２００５０４号公報（特許文献１）には、不揮発性記憶素子を有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２００５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置において、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、不揮発性のメモリ素子を形成するための第１領域と、第１トランジスタを形成するための第２領域と、第２トランジスタを形成するための第３領域と、を含む半導体基板を用意する。それから、第１領域の半導体基板上にメモリ素子のゲート絶縁膜用の第２絶縁膜が形成され、第２領域の半導体基板上に第１トランジスタのゲート絶縁膜用の第１絶縁膜が形成され、第３領域の半導体基板上に第２トランジスタのゲート絶縁膜用の第３絶縁膜が形成された構造を得る。第１絶縁膜は、第３絶縁膜よりも厚い。その後、第１、第２および第３ゲート電極用の膜を形成してこれをパターニングすることにより、メモリ素子用の第１ゲート電極と第１トランジスタ用の第２ゲート電極と第２トランジスタ用の第３ゲート電極とを形成する。第３絶縁膜形成工程は、第２絶縁膜形成工程の後で行い、第１絶縁膜形成工程は、第２絶縁膜形成工程の前に行う。
【０００８】
一実施の形態によれば、半導体装置の製造方法は、不揮発性のメモリ素子を形成するための第１領域と、第１トランジスタを形成するための第２領域と、第２トランジスタを形成するための第３領域と、第３トランジスタを形成するための第４領域と、を含む半導体基板を用意する。それから、第１領域の半導体基板上にメモリ素子のゲート絶縁膜用の第３絶縁膜が形成され、第２領域の半導体基板上に第１トランジスタのゲート絶縁膜用の第１絶縁膜が形成され、第３領域の半導体基板上に第２トランジスタのゲート絶縁膜用の第２絶縁膜が形成され、第４領域の半導体基板上に第３トランジスタのゲート絶縁膜用の第４絶縁膜が形成された構造を得る。第１絶縁膜は第２絶縁膜よりも厚く、第２絶縁膜は第４絶縁膜よりも厚い。その後、第１、第２、第３および第４ゲート電極用の膜を形成してこれをパターニングすることにより、メモリ素子用の第１ゲート電極と第１トランジスタ用の第２ゲート電極と第２トランジスタ用の第３ゲート電極と第３トランジスタ用の第４ゲート電極とを形成する。第４絶縁膜形成工程は、第３絶縁膜形成工程の後で行い、第１絶縁膜形成工程と第２絶縁膜形成工程とは、第３絶縁膜形成工程の前に行う。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】第１検討例の半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】第２検討例の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３６】図３５と同じ半導体装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７と同じ半導体装置の製造工程中の要部断面図である。
【図３９】図３７に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９と同じ半導体装置の製造工程中の要部断面図である。
【図４１】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１と同じ半導体装置の製造工程中の要部断面図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３と同じ半導体装置の製造工程中の要部断面図である。
【図４５】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５と同じ半導体装置の製造工程中の要部断面図である。
【図４７】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７と同じ半導体装置の製造工程中の要部断面図である。
【図４９】図４７に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９と同じ半導体装置の製造工程中の要部断面図である。
【図５１】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１と同じ半導体装置の製造工程中の要部断面図である。
【図５３】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３と同じ半導体装置の製造工程中の要部断面図である。
【図５５】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５と同じ半導体装置の製造工程中の要部断面図である。
【図５７】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７と同じ半導体装置の製造工程中の要部断面図である。
【図５９】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図６０】図５９と同じ半導体装置の製造工程中の要部断面図である。
【図６１】図５９に続く半導体装置の製造工程中の要部断面図である。
【図６２】図６１と同じ半導体装置の製造工程中の要部断面図である。
【図６３】図６１に続く半導体装置の製造工程中の要部断面図である。
【図６４】図６３と同じ半導体装置の製造工程中の要部断面図である。
【図６５】図６３に続く半導体装置の製造工程中の要部断面図である。
【図６６】図６５と同じ半導体装置の製造工程中の要部断面図である。
【図６７】図６５に続く半導体装置の製造工程中の要部断面図である。
【図６８】図６７と同じ半導体装置の製造工程中の要部断面図である。
【図６９】図６７に続く半導体装置の製造工程中の要部断面図である。
【図７０】図６９と同じ半導体装置の製造工程中の要部断面図である。
【図７１】図６９に続く半導体装置の製造工程中の要部断面図である。
【図７２】図７１と同じ半導体装置の製造工程中の要部断面図である。
【図７３】図７１に続く半導体装置の製造工程中の要部断面図である。
【図７４】図７３と同じ半導体装置の製造工程中の要部断面図である。
【図７５】図７３に続く半導体装置の製造工程中の要部断面図である。
【図７６】図７５と同じ半導体装置の製造工程中の要部断面図である。
【図７７】図７５に続く半導体装置の製造工程中の要部断面図である。
【図７８】図７７と同じ半導体装置の製造工程中の要部断面図である。
【図７９】図７７に続く半導体装置の製造工程中の要部断面図である。
【図８０】図７９と同じ半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。
【００１５】
本実施の形態の半導体装置の製造方法を、図１〜図２３を参照して説明する。図１〜図２３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１〜図２３には、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの要部断面図が示されており、メモリ領域１Ａに不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が、それぞれ形成される様子が示されている。
【００１６】
ここで、メモリ領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリ素子が形成される予定の領域である。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、半導体基板ＳＢの主面において、周辺回路が形成される予定の領域である。
【００１７】
メモリ領域１Ａに形成される不揮発性メモリのメモリ素子ＭＣは、シングルゲート型のメモリ素子である。このメモリ素子ＭＣは、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いている。また、メモリ素子ＭＣは、ｎチャネル型のトランジスタ（すなわちｎチャネル型のＭＩＳＦＥＴ）であるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタ（すなわちｐチャネル型のＭＩＳＦＥＴ）とすることもできる。
【００１８】
また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００１９】
但し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂは、周辺回路用の低耐圧のＭＩＳＦＥＴ２が形成される予定の領域であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、周辺回路用の高耐圧のＭＩＳＦＥＴ３が形成される予定の領域である。
【００２０】
なお、高耐圧のＭＩＳＦＥＴ３の動作電圧は、低耐圧のＭＩＳＦＥＴ２の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴ２は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴである。後述するように、高耐圧のＭＩＳＦＥＴ３のゲート絶縁膜の厚さは、低耐圧のＭＩＳＦＥＴ２のゲート絶縁膜の厚さよりも厚い。
【００２１】
メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、同じ半導体基板ＳＢに存在している。すなわち、メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
【００２２】
また、本実施の形態においては、メモリ領域１Ａにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリ領域１Ａに形成することもできる。同様に、本実施の形態においては、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成することもでき、また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成することもできる。同様に、本実施の形態においては、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成することもでき、また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成することもできる。
【００２３】
半導体装置を製造するには、図１に示されるように、まず、例えば１〜１８Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する。
【００２４】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
【００２５】
すなわち、エッチングなどにより半導体基板ＳＢの主面に素子分離溝（素子分離用の溝）を形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝を埋めるように半導体基板ＳＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝の外部の不要な絶縁膜を除去し、かつ素子分離溝内に絶縁膜を残すことにより、素子分離溝を埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。
【００２６】
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。メモリ領域１Ａにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてメモリ素子ＭＣが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ３が形成される。
【００２７】
次に、図２に示されるように、半導体基板ＳＢのメモリ領域１Ａにｐ型ウエルＰＷ１を、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにｐ型ウエルＰＷ２を、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｐ型ウエルＰＷ３を形成する。
【００２８】
ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とｐ型ウエルＰＷ３とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００２９】
なお、必要に応じてｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３よりも深いｎ型ウエル（図示せず）を形成してからｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３を形成してもよい。
【００３０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面の自然酸化膜を除去することによって、半導体基板ＳＢの表面を洗浄して清浄化する。これにより、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）の表面（シリコン面）が露出される。
【００３１】
次に、図３に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面も含む）に絶縁膜ＧＦ１を形成する。
【００３２】
絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１は、好ましくは酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を更に堆積して絶縁膜ＧＦ１を形成することもできる。絶縁膜ＧＦ１は、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上と、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上とに、形成される。図３には、素子分離領域ＳＴ上にも絶縁膜ＧＦ１が形成されている場合が示されているが、絶縁膜ＧＦ１を熱酸化法で形成した場合は、素子分離領域ＳＴ上には絶縁膜ＧＦ１は形成されない。絶縁膜ＧＦ１としての酸化シリコン膜の膜厚（形成膜厚）は、好ましくは５ｎｍ以上、例えば７〜８ｎｍ程度とすることができる。
【００３３】
次に、図４に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＧＦ１上に、マスク層としてフォトレジストパターンＲＰ１をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されるが、メモリ領域１Ａには形成されない。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１はフォトレジストパターンＲＰ１で覆われるが、メモリ領域１Ａの絶縁膜ＧＦ１は、フォトレジストパターンＲＰ１で覆われずに露出される。
【００３４】
次に、フォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングすることにより、メモリ領域１Ａの絶縁膜ＧＦ１を除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際のエッチングには、ウェットエッチングを好適に用いることができる。エッチング液としては、絶縁膜ＧＦ１がエッチングされやすく、絶縁膜ＧＦ１に比べて半導体基板ＳＢがエッチングされにくいエッチング液を用いることが好ましく、例えばフッ酸を好適に用いることができる。メモリ領域１Ａでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）が露出される。その後、フォトレジストパターンＲＰ１は除去し、図５にはこの段階が示されている。
【００３５】
次に、図６に示されるように、半導体基板ＳＢの主面上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この際、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成される。絶縁膜ＭＺは、積層絶縁膜である。ここで、積層絶縁膜とは、複数の絶縁膜からなる積層膜に対応している。
【００３６】
絶縁膜ＭＺは、メモリ領域１Ａに形成されるメモリ素子ＭＣのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜からなる。絶縁膜ＭＺ１は、好ましくは酸化シリコン膜からなり、絶縁膜ＭＺ２は、好ましくは窒化シリコン膜からなり、絶縁膜ＭＺ３は、好ましくは酸化シリコン膜からなる。酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３７】
絶縁膜ＭＺ形成工程は、絶縁膜ＭＺ１形成工程と絶縁膜ＭＺ２形成工程と絶縁膜ＭＺ３形成工程とを有している。絶縁膜ＭＺ形成工程は、次のようにして行うことができる。
【００３８】
すなわち、まず、絶縁膜ＭＺ１を形成する（絶縁膜ＭＺ１形成工程を行う）。
【００３９】
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができる。この際の熱酸化処理には、ＲＴＯ（Rapid Thermal Oxidation）酸化を用いれば、より好ましい。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば１〜３ｎｍ程度とすることができる。他の形態として、熱酸化により酸化シリコン膜（絶縁膜ＭＺ１）を形成した後に、熱窒化処理またはプラズマ窒化処理を行うことで、その酸化シリコン膜（絶縁膜ＭＺ１）を窒化して、窒素を導入することもでき、その場合は、絶縁膜ＭＺ１は、酸窒化シリコン膜により構成される。
【００４０】
絶縁膜ＭＺ１形成工程（絶縁膜ＭＺ１を形成する熱酸化処理）を行うと、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に、絶縁膜ＭＺ１が形成される。絶縁膜ＭＺ１形成工程を行う直前の段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの最表面は絶縁膜ＧＦ１であるため、絶縁膜ＭＺ１形成工程（絶縁膜ＭＺ１を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＭＺ１が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。また、絶縁膜ＭＺ１を熱酸化法で形成した場合は、素子分離領域ＳＴ上には絶縁膜ＭＺ１は形成されない。
【００４１】
それから、絶縁膜ＭＺ２を形成する（絶縁膜ＭＺ２形成工程を行う）。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば５〜１３ｎｍ程度とすることができる。この窒化シリコン膜は、一貫で形成しても、複数回に分けて形成してもよい。
【００４２】
絶縁膜ＭＺ２形成工程を行うと、メモリ領域１Ａでは、絶縁膜ＭＺ１上に絶縁膜ＭＺ２が形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ１上に絶縁膜ＭＺ２が形成される。また、素子分離領域ＳＴ上にも、絶縁膜ＭＺ２は形成され得る。
【００４３】
それから、絶縁膜ＭＺ３を形成する（絶縁膜ＭＺ３形成工程を行う）。絶縁膜ＭＺ３は、酸化シリコン膜からなり、ＣＶＤ法または熱酸化法あるいはその両方により、形成することができる。絶縁膜ＭＺ３としての酸化シリコン膜の膜厚（形成膜厚）は、例えば２〜４ｎｍ程度とすることができる。
【００４４】
絶縁膜ＭＺ３形成工程を行うと、メモリ領域１Ａでは、絶縁膜ＭＺ２上に絶縁膜ＭＺ３が形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでも、絶縁膜ＭＺ２上に絶縁膜ＭＺ３が形成される。また、素子分離領域ＳＴ上の絶縁膜ＭＺ２上にも、絶縁膜ＭＺ３は形成され得る。
【００４５】
このようにして絶縁膜ＭＺ形成工程が行われる。絶縁膜ＭＺ形成工程が終了すると、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とが下から順に形成されるため、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上には、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成された状態になる。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ１上に、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成された状態になる。また、素子分離領域ＳＴ上には、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成された状態になる。すなわち、メモリ領域１Ａの絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺは、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００４６】
絶縁膜ＭＺ１，ＭＺ３のそれぞれのバンドギャップの大きさ（幅）は、絶縁膜ＭＺ２のバンドギャップの大きさ（幅）よりも大きい。具体的には、酸化シリコン膜からなる絶縁膜ＭＺ１，ＭＺ３のバンドギャップは８〜９ｅＶ程度であり、これは、窒化シリコン膜（絶縁膜ＭＺ２）のバンドギャップ（５．５ｅＶ程度）よりも大きい。
【００４７】
次に、図７および図８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す工程を行う。この工程は、具体的には、次のように行うことができる。
【００４８】
すなわち、図７に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジストパターンＲＰ２をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ２は、メモリ領域１Ａには形成されるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されない。このため、メモリ領域１Ａの絶縁膜ＭＺはフォトレジストパターンＲＰ２で覆われるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺはフォトレジストパターンＲＰ２で覆われずに露出される。
【００４９】
それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁膜ＭＺ３をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ３を除去する。この際のエッチングには、ウェットエッチングを用いることが好ましく、エッチング液としては、窒化シリコン膜（ＭＺ２）に比べて酸化シリコン膜（ＭＺ３）を高選択比でエッチングできるエッチング液、例えばフッ酸を好適に用いることができる。すなわち、絶縁膜ＭＺ３がエッチングされやすく、絶縁膜ＭＺ３に比べて絶縁膜ＭＺ２がエッチングされにくいエッチング液を用いて、絶縁膜ＭＺ３を選択的にエッチングして除去する。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ３は、エッチングされて除去されるが、メモリ領域１Ａの絶縁膜ＭＺ（絶縁膜ＭＺ３，ＭＺ２，ＭＺ１を含む）はフォトレジストパターンＲＰ２で覆われているため、除去されずに残存する。
【００５０】
それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁膜ＭＺ２をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ２を除去する。この際のエッチングには、ウェットエッチングを用いることが好ましく、エッチング液としては、酸化シリコン膜（絶縁膜ＧＦ１，ＭＺ１，ＭＺ３）に比べて窒化シリコン膜（絶縁膜ＭＺ２）を高選択比でエッチングできるエッチング液、例えば熱リン酸を好適に用いることができる。すなわち、絶縁膜ＭＺ２がエッチングされやすく、絶縁膜ＭＺ２に比べて絶縁膜ＧＦ１，ＭＺ３がエッチングされにくいエッチング液を用いて、絶縁膜ＭＺ２を選択的にエッチングして除去する。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ２は、エッチングされて除去されるが、メモリ領域１Ａの絶縁膜ＭＺ（絶縁膜ＭＺ３，ＭＺ２，ＭＺ１を含む）はフォトレジストパターンＲＰ２で覆われているため、除去されずに残存する。その後、フォトレジストパターンＲＰ２は除去する。図８は、この段階に対応している。
【００５１】
他の形態として、フォトレジストパターンＲＰ２をエッチングマスクとして用いて低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ３をウェットエッチングして除去した後、フォトレジストパターンＲＰ２を除去し、その後に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ２をウェットエッチングして除去することもできる。図８は、この段階に対応する。この場合、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ２をウェットエッチングする際には、メモリ領域１Ａでは絶縁膜ＭＺ３が露出しているが、絶縁膜ＭＺ２に比べて絶縁膜ＧＦ１，ＭＺ３がエッチングされにくいエッチング液、例えば熱リン酸を使用しているため、メモリ領域１Ａで絶縁膜ＭＺ３がエッチングされるのを抑制または防止できる。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺ２をウェットエッチングして除去するとともに、メモリ領域１Ａで絶縁膜ＭＺ３を層状に残存させることができる。
【００５２】
このようにして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す工程が行われる。これにより、図８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＭＺが除去されたため、絶縁膜ＧＦ１が露出され、一方、メモリ領域１Ａでは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが残存した構造が得られる。
【００５３】
また、上記フォトレジストパターンＲＰ２の端部（側面）は、素子分離領域ＳＴ上に位置している。他の形態として、フォトレジストパターンＲＰ２の端部（側面）が素子分離領域ＳＴ上に位置していない場合もあり得るが、その場合は、フォトレジストパターンＲＰ２の端部（側面）は、メモリ領域１Ａの活性領域上に位置している。但し、その場合でも、後述のゲート電極ＭＧ（メモリ素子ＭＣ用のゲート電極）を形成する予定の領域には絶縁膜ＭＺが残存するように、フォトレジストパターンＲＰ２を形成する必要がある。このため、フォトレジストパターンＲＰ２は、後述のゲート電極ＭＧを形成する予定の領域を覆うことになる。
【００５４】
次に、図９に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジストパターンＲＰ３をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ３は、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂには形成されない。このため、メモリ領域１Ａの絶縁膜ＭＺはフォトレジストパターンＲＰ３で覆われ、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１はフォトレジストパターンＲＰ３で覆われるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１はフォトレジストパターンＲＰ３で覆われずに露出される。
【００５５】
次に、フォトレジストパターンＲＰ３をエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１を除去し、メモリ領域１Ａの絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際のエッチングには、ウェットエッチングを好適に用いることができる。エッチング液としては、絶縁膜ＧＦ１がエッチングされやすく、絶縁膜ＧＦ１に比べて半導体基板ＳＢがエッチングされにくいエッチング液を用いることが好ましく、例えばフッ酸を好適に用いることができる。低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）が露出される。その後、フォトレジストパターンＲＰ３は除去し、図１０には、この段階が示されている。
【００５６】
次に、図１１に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ２を形成する。
【００５７】
絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ２は、好ましくは酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができる。絶縁膜ＧＦ２の形成膜厚は、上記図３の工程における絶縁膜ＧＦ１の形成膜厚よりも薄く、例えば１〜４ｎｍ程度とすることができる。絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に、絶縁膜ＧＦ２が形成される。また、絶縁膜ＧＦ２形成工程を行う直前の段階で、メモリ領域１Ａの最表面は絶縁膜ＭＺ３であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの最表面は絶縁膜ＧＦ１である。このため、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、メモリ領域１Ａでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＭＺ３の厚さが増加し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。なお、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３のうち、絶縁膜ＧＦ２形成工程で影響を受ける（厚さが増加する）のは、絶縁膜ＭＺ３であり、絶縁膜ＭＺ１は、絶縁膜ＭＺ２で覆われていることで酸素が供給されないため、酸化工程の影響を受けにくく、厚さはほとんど増加しない。
【００５８】
このようにして、図１１の構造が得られる。図１１の構造においては、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成されている。
【００５９】
次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極形成用の膜（導電膜）として、シリコン膜ＰＳを形成する。メモリ領域１Ａでは、シリコン膜ＰＳは絶縁膜ＭＺ上に形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、シリコン膜ＰＳは絶縁膜ＧＦ２上に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、シリコン膜ＰＳは絶縁膜ＧＦ１上に形成される。シリコン膜ＰＳは、メモリ素子ＭＣ用のゲート電極ＭＧを形成するための膜と、ＭＩＳＦＥＴ２用のゲート電極ＧＥ１を形成するための膜と、ＭＩＳＦＥＴ３用のゲート電極ＧＥ２を形成するための膜と、を兼ねている。
【００６０】
シリコン膜ＰＳは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳの膜厚は、好ましくは３０〜２００ｎｍ、例えば１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。シリコン膜ＰＳにｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳの成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。
【００６１】
次に、図１３に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ，ＧＥ１，ＧＥ２を形成する。このパターニング工程は、例えば次のようにして行うことができる。
【００６２】
すなわち、まず、シリコン膜ＰＳ上にフォトレジストパターン（図示せず）をフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンは、メモリ領域１Ａでは、ゲート電極ＭＧ形成予定領域に形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、ゲート電極ＧＥ１形成予定領域に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、ゲート電極ＧＥ２形成予定領域に形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図１３には、この段階が示されている。
【００６３】
このようにして、シリコン膜ＰＳがパターニングされ、図１３に示されるように、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧ，ＧＥ１，ＧＥ２が形成される。ゲート電極ＭＧは、メモリ領域１Ａの絶縁膜ＭＺ上に形成され、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２上に形成され、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１上に形成される。すなわち、ゲート電極ＭＧは、メモリ領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺを介して形成される。また、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２を介して形成され、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１を介して形成される。
【００６４】
他の形態として、シリコン膜ＰＳを形成した後、シリコン膜ＰＳ上にキャップ絶縁膜用の絶縁膜を形成してから、その絶縁膜とシリコン膜との積層膜をパターニングすることにより、ゲート電極ＭＧ，ＧＥ１，ＧＥ２を形成することもできる。この場合、ゲート電極ＭＧ，ＧＥ１，ＧＥ２のそれぞれの上にキャップ絶縁膜が形成されることになる。
【００６５】
次に、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２を覆うように、オフセットスペーサＯＳ形成用の絶縁膜（例えば酸化シリコン膜、あるいは窒化シリコン膜と酸化シリコン膜との積層膜など）をＣＶＤ法などを用いて形成してから、このオフセットスペーサＯＳ形成用の絶縁膜を、異方性エッチング技術によりエッチバックする。これにより、図１４に示されるように、ゲート電極ＭＧ，ＧＥ１，ＧＥ２のそれぞれの側壁上にオフセットスペーサ（側壁絶縁膜）ＯＳが形成される。他の形態として、オフセットスペーサＯＳの形成を省略することもできる。
【００６６】
次に、図１５に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジストパターンＲＰ４をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ４は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、メモリ領域１Ａを露出する。
【００６７】
次に、図１５に示されるように、メモリ領域１Ａにおいて、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ３，ＭＺ２をエッチングにより除去する。この際のエッチングには、異方性のドライエッチングを用いることができる。具体的には、まず、絶縁膜ＭＺ３に比べて絶縁膜ＭＺ２がエッチングされにくい条件で、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ３をエッチングして除去してから、絶縁膜ＭＺ２に比べて絶縁膜ＭＺ１がエッチングされにくい条件で、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ２をエッチングして除去する。絶縁膜ＭＺ１は、エッチングストッパ膜として機能させ、層状に残存させることが好ましい。なお、ゲート電極ＭＧで覆われる部分の絶縁膜ＭＺ（絶縁膜ＭＺ３，ＭＺ２，ＭＺ１）は、エッチングされずに残存する。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、フォトレジストパターンＲＰ４で覆われているため、エッチングされない。
【００６８】
次に、図１６に示されるように、イオン注入法などにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域ＥＸ１を形成する。
【００６９】
すなわち、メモリ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＭＧの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ１を形成する。このｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際には、ゲート電極ＭＧおよびオフセットスペーサＯＳがマスクとして機能することができるため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＭＧの側壁上のオフセットスペーサＯＳに対して自己整合して形成される。このイオン注入の際、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、フォトレジストパターンＲＰ４で覆われているため、ｎ型不純物は注入されない。その後、フォトレジストパターンＲＰ４は除去する。
【００７０】
次に、図１７に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジストパターンＲＰ５をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ５は、メモリ領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂを覆い、高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出する。
【００７１】
次に、図１７に示されるように、イオン注入法などにより、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ−型半導体領域ＥＸ３を形成する。
【００７２】
すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるｐ型ウエルＰＷ３のゲート電極ＧＥ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ３を形成する。このｎ−型半導体領域ＥＸ３を形成するためのイオン注入の際には、ゲート電極ＧＥ２およびオフセットスペーサＯＳがマスクとして機能することができるため、ｎ−型半導体領域ＥＸ３は、ゲート電極ＧＥ２の側壁上のオフセットスペーサＯＳに対して自己整合して形成される。その後、フォトレジストパターンＲＰ５は除去する。
【００７３】
次に、図１８に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジストパターンＲＰ６をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ６は、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出する。
【００７４】
次に、図１８に示されるように、イオン注入法などにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ−型半導体領域ＥＸ２を形成する。
【００７５】
すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ２を形成する。このｎ−型半導体領域ＥＸ２を形成するためのイオン注入の際には、ゲート電極ＧＥ１およびオフセットスペーサＯＳがマスクとして機能することができるため、ｎ−型半導体領域ＥＸ２は、ゲート電極ＧＥ１の側壁上のオフセットスペーサＯＳに対して自己整合して形成される。その後、フォトレジストパターンＲＰ６は除去する。
【００７６】
また、メモリ領域１Ａのｎ−型半導体領域ＥＸ１と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ−型半導体領域ＥＸ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ−型半導体領域ＥＸ３とのうちの任意の組み合わせを、同じイオン注入工程で形成することも可能である。
【００７７】
次に、図１９に示されるように、ゲート電極ＭＧ，ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する。
【００７８】
サイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて形成してから、この絶縁膜を異方性エッチング技術によりエッチバックする。これにより、図１９に示されるように、ゲート電極ＭＧ，ＧＥ１，ＧＥ２の側壁上に選択的にサイドウォールスペーサＳＷ形成用の絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。
【００７９】
低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＧＦ１と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＧＦ２とは、サイドウォールスペーサＳＷを形成する際のエッチバック工程で、除去され得る。また、メモリ領域１Ａにおけるゲート電極ＭＧおよびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＭＺ１も、サイドウォールスペーサＳＷを形成する際のエッチバック工程で、除去され得る。
【００８０】
次に、図２０に示されるように、イオン注入法などにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域ＳＤ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ＋型半導体領域ＳＤ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ＋型半導体領域ＳＤ３を形成する。
【００８１】
すなわち、メモリ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＭＧおよびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ１を形成する。このｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際には、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することができるため、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。従って、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤ１が形成されることになる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。
【００８２】
また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ２を形成する。このｎ＋型半導体領域ＳＤ２を形成するためのイオン注入の際には、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することができるため、ｎ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。従って、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）において、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤ２が形成されることになる。ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。
【００８３】
また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるｐ型ウエルＰＷ３のゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ３を形成する。このｎ＋型半導体領域ＳＤ３を形成するためのイオン注入の際には、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することができるため、ｎ＋型半導体領域ＳＤ３は、ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。従って、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）において、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤ３が形成されることになる。ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
【００８４】
メモリ領域１Ａのｎ＋型半導体領域ＳＤ１と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ＋型半導体領域ＳＤ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ＋型半導体領域ＳＤ３とは、同じイオン注入工程で形成することもできるが、異なるイオン注入工程で形成することも可能である。
【００８５】
また、他の形態として、ｎ＋型半導体領域ＳＤ１をｎ−型半導体領域ＥＸ１よりも浅く形成することもできる。その場合は、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１に包み込まれるように形成される。また、ｎ＋型半導体領域ＳＤ３をｎ−型半導体領域ＥＸ３よりも浅く形成することもできる。その場合は、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３に包み込まれるように形成される。
【００８６】
次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００８７】
このようにして、メモリ領域１Ａにメモリ素子ＭＣが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が形成される。ゲート電極ＭＧがメモリ素子ＭＣのゲート電極として機能し、ゲート電極ＭＧの下の絶縁膜ＭＺが、メモリ素子ＭＣのゲート絶縁膜として機能する。また、ゲート電極ＧＥ１がＭＩＳＦＥＴ２のゲート電極として機能し、ゲート電極ＧＥ１の下の絶縁膜ＧＦ２が、ＭＩＳＦＥＴ２のゲート絶縁膜として機能する。また、ゲート電極ＧＥ２がＭＩＳＦＥＴ３のゲート電極として機能し、ゲート電極ＧＥ２の下の絶縁膜ＧＦ１が、ＭＩＳＦＥＴ３のゲート絶縁膜として機能する。
【００８８】
また、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、メモリ素子ＭＣのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に、ＭＩＳＦＥＴ２のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）に、ＭＩＳＦＥＴ３のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。
【００８９】
次に、図２１に示されるように、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、次のようにして形成することができる。
【００９０】
まず、必要に応じてエッチングを行うことにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面とゲート電極ＭＧ，ＧＥ１，ＧＥ２の上面とを清浄化（露出）させる。それから、半導体基板ＳＢの主面上に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３およびゲート電極ＭＧ，ＧＥ１，ＧＥ２の各上部を上記金属膜と反応させる。これにより、図２１に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３およびゲート電極ＭＧ，ＧＥ１，ＧＥ２の各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図２１には、この段階の断面図が示されている。金属シリサイド層ＳＬを形成したことで、ゲート電極ＭＧ，ＧＥ１，ＧＥ２やｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３のコンタクト抵抗や拡散抵抗などを低抵抗化することができる。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
【００９１】
次に、図２２に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその窒化シリコン膜上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＩＬ１の形成後、必要に応じて、絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法で研磨して平坦化することもできる。
【００９２】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１にコンタクトホールを形成する。それから、そのコンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＩＬ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、ｎ＋型半導体領域Ｓ１，ＳＤ２，ＳＤ３上の金属シリサイド層ＳＬあるいはゲート電極ＭＧ，ＧＥ１，ＧＥ２上の金属シリサイド層ＳＬなどと電気的に接続される。
【００９３】
次に、図２３に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３あるいはゲート電極ＭＧ，ＧＥ１，ＧＥ２などと電気的に接続される。
【００９４】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９５】
以上のようにして、本実施の形態の半導体装置が製造される。
【００９６】
＜半導体装置の構造について＞
本実施の形態の半導体装置は、不揮発性のメモリ素子ＭＣを備えた半導体装置であり、このメモリ素子ＭＣは、シングルゲート型のメモリ素子であり、半導体基板ＳＢのメモリ領域１Ａに形成されている。
【００９７】
具体的には、図２０などに示されるように、メモリ素子ＭＣは、メモリ領域１Ａの半導体基板ＳＢ上（ｐ型ウエルＰＷ１上）に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極（メモリゲート電極）ＭＧと、を有している。すなわち、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面上には、電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺを介して、ゲート電極ＭＧが形成されている。メモリ素子ＭＣは、更に、ゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）とを有している。
【００９８】
半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧとの間に介在する絶縁膜ＭＺは、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、を含む積層膜（積層絶縁膜）からなる。
【００９９】
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、絶縁膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
【０１００】
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
【０１０１】
絶縁膜ＭＺにおいて、絶縁膜ＭＺ２上の絶縁膜ＭＺ３と絶縁膜ＭＺ２の下の絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１と絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができるが、絶縁膜ＭＺ１としては、酸窒化シリコン膜を用いてもよい。
【０１０２】
メモリ素子ＭＣは、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタである。メモリ素子ＭＣは、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電荷を蓄積または保持することにより、情報の記憶が可能である。
【０１０３】
例えば、メモリ素子ＭＣの書き込み動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することによりメモリ素子ＭＣを書き込み状態とする。ここでは、半導体基板（ｐ型ウエルＰＷ１）から絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することにより、メモリ素子ＭＣを書き込み状態とすることができる。また、メモリ素子ＭＣの消去動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣを消去状態とする。ここでは、ゲート電極ＭＧから絶縁膜ＭＺ中の絶縁膜ＭＺ２にホールを注入することにより、メモリ素子ＭＣを消去状態とすることができる。消去動作時におけるゲート電極ＭＧから絶縁膜ＭＺ中の絶縁膜ＭＺ２への電荷（ここではホール）の注入は、ＦＮ（Fowler Nordheim）トンネリングを利用して行うことができる。メモリ素子ＭＣの読み出し動作時には、メモリ素子ＭＣのしきい値電圧が書き込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣが書き込み状態と消去状態のいずれの状態であるかを判別することができる。
【０１０４】
本実施の形態の半導体装置は、半導体基板ＳＢの低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された低耐圧のＭＩＳＦＥＴ２と、半導体基板ＳＢの高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された高耐圧のＭＩＳＦＥＴ３とも、備えている。
【０１０５】
具体的には、図２０などに示されるように、低耐圧のＭＩＳＦＥＴ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上（ｐ型ウエルＰＷ２上）に形成された絶縁膜ＧＦ２と、絶縁膜ＧＦ２上に形成されたゲート電極ＧＥ１と、を有している。すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ２を介して、ゲート電極ＧＥ１が形成されている。低耐圧のＭＩＳＦＥＴ２は、更に、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２）とを有している。
【０１０６】
また、図２０などに示されるように、高耐圧のＭＩＳＦＥＴ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上（ｐ型ウエルＰＷ３上）に形成された絶縁膜ＧＦ１と、絶縁膜ＧＦ１上に形成されたゲート電極ＧＥ２と、を有している。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ１を介して、ゲート電極ＧＥ２が形成されている。高耐圧のＭＩＳＦＥＴ３は、更に、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ３中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３）とを有している。
【０１０７】
高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在する絶縁膜ＧＦ１の厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２の厚さよりも厚い。このため、ＭＩＳＦＥＴ３の耐圧は、ＭＩＳＦＥＴ２の耐圧よりも、高くなっている。
【０１０８】
＜検討例について＞
本発明者が検討した検討例について説明する。
【０１０９】
図２４〜図２８は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。図２４〜図２８を参照して、第１検討例の製造工程について説明する。
【０１１０】
上記図２の構造を得た後、第１検討例の場合は、図２４に示されるように、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上に、絶縁膜ＭＺを形成する。この絶縁膜ＭＺは、絶縁膜ＭＺ１（酸化シリコン膜）と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２（窒化シリコン膜）と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３（酸化シリコン膜）との積層膜からなる。
【０１１１】
それから、図２５に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す。この際、メモリ領域１Ａを覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出するようなフォトレジストパターン（図示せず）をエッチングマスクとして用いることができる。
【０１１２】
それから、図２６に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ２，ＰＷ３）の表面に絶縁膜ＧＦ１（酸化シリコン膜）を形成する。
【０１１３】
絶縁膜ＧＦ１形成工程（絶縁膜ＧＦ１を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２，ＰＷ３）の表面（シリコン面）上に絶縁膜ＧＦ１が形成され、また、メモリ領域１Ａでは、絶縁膜ＧＦ１が形成される代わりに、絶縁膜ＭＺ３の厚さが増加する。
【０１１４】
それから、図２７に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するようなフォトレジストパターン（図示せず）をエッチングマスクとして用いることができる。
【０１１５】
それから、図２８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ２（酸化シリコン膜）を形成する。
【０１１６】
絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に絶縁膜ＧＦ２が形成され、メモリ領域１Ａでは、絶縁膜ＧＦ２が形成される代わりに絶縁膜ＭＺ３の厚さが増加し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに絶縁膜ＧＦ１の厚さが増加する。
【０１１７】
このようにして、図２８の構造が得られる。図２８では、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成されている。上記図１１の場合と同様に、図２８の場合も、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された絶縁膜ＧＦ１の厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された絶縁膜ＧＦ２の厚さよりも厚い。
【０１１８】
その後、第１検討例の場合も、上記図１２〜図２３の工程が行われるが、ここではその図示および説明は省略する。
【０１１９】
図２９〜図３４は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図である。図２９〜図３４を参照して、第２検討例の製造工程について説明する。
【０１２０】
上記図２の構造を得た後、第２検討例の場合は、図２９に示されるように、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上に、絶縁膜ＧＦ１（酸化シリコン膜）を形成する。
【０１２１】
それから、図３０に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングにより除去し、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するようなフォトレジストパターン（図示せず）をエッチングマスクとして用いることができる。
【０１２２】
それから、図３１に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ２（酸化シリコン膜）を形成する。
【０１２３】
絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に絶縁膜ＧＦ２が形成され、また、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに絶縁膜ＧＦ１の厚さが増加する。
【０１２４】
それから、図３２に示されるように、メモリ領域１Ａの絶縁膜ＧＦ１をエッチングにより除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、メモリ領域１Ａを露出するようなフォトレジストパターン（図示せず）を、エッチングマスクとして用いることができる。
【０１２５】
それから、図３３に示されるように、半導体基板ＳＢの主面上に絶縁膜ＭＺを形成する。この際、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成される。メモリ領域１Ａの絶縁膜ＭＺは、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ１上の絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ２上の絶縁膜ＭＺ３（酸化シリコン膜）との積層膜からなるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺは、絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ２上の絶縁膜ＭＺ３（酸化シリコン膜）との積層膜からなる。
【０１２６】
それから、図３４に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す。この際、メモリ領域１Ａを覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出するようなフォトレジストパターン（図示せず）を、エッチングマスクとして用いることができる。
【０１２７】
このようにして、図３４の構造が得られる。図３４では、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成されている。上記図１１の場合と同様に、図３４の場合も、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された絶縁膜ＧＦ１の厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された絶縁膜ＧＦ２の厚さよりも厚い。
【０１２８】
その後、第２検討例の場合も、上記図１２〜図２３の工程が行われるが、ここではその図示および説明は省略する。
【０１２９】
＜検討の経緯について＞
本発明者は、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２およびＭＩＳＦＥＴ３とを、同じ半導体基板ＳＢ上に形成する技術について検討している。この場合、不揮発性のメモリ素子ＭＣのゲート電極（ＭＧ）を形成するためのシリコン膜と、ＭＩＳＦＥＴ２，３のゲート電極（ＧＥ１，ＧＥ２）を形成するためのシリコン膜とを、別々に用意することも考えられるが、これは、半導体装置の製造工程を複雑化させてしまい、半導体装置の製造コストの増加を招いてしまう。
【０１３０】
そこで、本発明者は、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２，３とを、同じ半導体基板ＳＢ上に形成する上で、共通の膜（上記シリコン膜ＰＳに対応）を用いて不揮発性のメモリ素子ＭＣのゲート電極（ＭＧ）とＭＩＳＦＥＴ２のゲート電極（ＧＥ１）とＭＩＳＦＥＴ３のゲート電極（ＧＥ２）とを形成できる技術について、検討している。そのためには、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのそれぞれにゲート絶縁膜用の絶縁膜が形成された構造を得た後に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２形成用の膜（上記シリコン膜ＰＳに対応）を形成することが必要になる。
【０１３１】
すなわち、上記図１１、図２８および図３４のように、メモリ領域１Ａにメモリ素子ＭＣのゲート絶縁膜用の絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１ＢにＭＩＳＦＥＴ２用のゲート絶縁膜用の絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１ＣにＭＩＳＦＥＴ３用のゲート絶縁膜用の絶縁膜ＧＦ１が形成された構造を得る必要がある。この構造を得た後に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２形成用の膜（上記シリコン膜ＰＳに対応）を形成してそれをパターニングすることで、メモリ素子ＭＣのゲート電極ＭＧとＭＩＳＦＥＴ２のゲート電極ＧＥ１とＭＩＳＦＥＴ３のゲート電極ＧＥ２とを形成することができる。
【０１３２】
しかしながら、メモリ領域１Ａに絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに絶縁膜ＧＦ１が形成された構造を得るには、様々な工程が考えられるが、各絶縁膜ＭＺ，ＧＦ１，ＧＦ２の形成順によって種々の不具合が発生する虞があることが、本発明者の検討により分かった。
【０１３３】
例えば、上記図２４〜図２８の第１検討例の場合は、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ１形成工程を行い、その更に後で絶縁膜ＧＦ２形成工程を行っている。このため、第１検討例の場合は、絶縁膜ＭＺ形成工程（図２４）、絶縁膜ＭＺ除去工程（図２５）、絶縁膜ＧＦ１形成工程（図２６）、絶縁膜ＧＦ１除去工程（図２７）、および絶縁膜ＧＦ２形成工程（図２８）を、この順で行うことになる。このような工程順で絶縁膜ＭＺ，ＧＦ１，ＧＦ２を形成する第１検討例の場合は、次のような不具合が生じる虞がある。
【０１３４】
すなわち、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ２形成工程とでは、絶縁膜ＧＦ１形成工程の方が、形成する絶縁膜（酸化シリコン膜）の厚さが厚いため、酸化作用がより強い工程である。このため、第１検討例のように絶縁膜ＭＺを形成した後に絶縁膜ＧＦ１形成工程を行ってしまうと、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ１形成工程の影響を受けてしまうが、これは、メモリ領域１Ａに形成するメモリ素子ＭＣの特性上、よくない。例えば、メモリ領域１Ａの絶縁膜ＭＺのうちの絶縁膜ＭＺ３が、絶縁膜ＧＦ１形成工程で酸化されて厚さが厚くなってしまうが、絶縁膜ＭＺ３の厚さが厚くなり過ぎると、メモリ領域１Ａに形成するメモリ素子ＭＣの特性を低下させる虞がある。例えば、絶縁膜ＭＺ３の厚さが厚くなると、メモリ素子ＭＣにおいて、ゲート電極ＭＧから絶縁膜ＭＺの絶縁膜ＭＺ２中へ電荷を注入させにくくなってしまう。また、絶縁膜ＧＦ１形成工程でメモリ領域１Ａの絶縁膜ＭＺ３の厚さが厚くなる場合には、その厚さの増加量は制御しにくい。このため、第１検討例のように絶縁膜ＭＺを形成した後に絶縁膜ＧＦ１形成工程を行うことは、絶縁膜ＭＺの厚さ（特に絶縁膜ＭＺ３の厚さ）のばらつきを招き、ひいてはメモリ素子ＭＣの特性のばらつきを招いてしまう。これは、半導体装置の信頼性の低下につながる。
【０１３５】
また、上記図２９〜図３４の第２検討例の場合は、絶縁膜ＧＦ１形成工程の後に絶縁膜ＧＦ２形成工程を行い、その更に後で絶縁膜ＭＺ形成工程を行っている。このため、第２検討例の場合は、絶縁膜ＧＦ１形成工程（図２９）、絶縁膜ＧＦ１除去工程（図３０）、絶縁膜ＧＦ２形成工程（図３１）、絶縁膜ＧＦ１除去工程（図３２）、絶縁膜ＭＺ形成工程（図３３）、および絶縁膜ＭＺ除去工程（図３４）を、この順で行うことになる。このような工程順で絶縁膜ＭＺ，ＧＦ１，ＧＦ２を形成する第２検討例の場合は、次のような不具合が生じる虞がある。
【０１３６】
すなわち、第２検討例のように絶縁膜ＭＺ，ＧＦ１，ＧＦ２のうち絶縁膜ＭＺを最後に形成してしまうと、絶縁膜ＭＺ形成工程（図３３）の後に、図３４のように低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺを除去する必要がある。しかしながら、この場合、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、絶縁膜ＧＦ２上の絶縁膜ＭＺをエッチングで除去しようとすると、絶縁膜ＧＦ２も多少エッチングされてしまう虞がある。すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、絶縁膜ＧＦ２上の絶縁膜ＭＺをエッチングで除去しようとすると、絶縁膜ＭＺを除去するためのエッチング液に絶縁膜ＧＦ２がさらされてしまうため、絶縁膜ＧＦ２がエッチングされるのを完全に防止することは難しく、絶縁膜ＧＦ２も多少エッチングされてしまう虞がある。しかしながら、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２は厚さが薄いため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＭＺを除去する際のエッチングによって絶縁膜ＧＦ２が受ける影響は大きい。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＭＺを除去する際のエッチングによって絶縁膜ＧＦ２がエッチングされる場合、そのエッチング量は制御しにくい。このため、第２検討例のように絶縁膜ＧＦ２を形成した後に絶縁膜ＭＺ形成工程を行うことは、図３４の段階の絶縁膜ＧＦ２の厚さのばらつき（すなわちＭＩＳＦＥＴ２のゲート絶縁膜の厚さのばらつき）を招き、ひいてはＭＩＳＦＥＴ２の特性のばらつきを招いてしまう。これは、半導体装置の信頼性の低下につながる。
【０１３７】
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２およびＭＩＳＦＥＴ３とを、同じ半導体基板ＳＢ上に形成するが、共通の膜（上記シリコン膜ＰＳに対応）を用いてメモリ素子ＭＣのゲート電極ＭＧとＭＩＳＦＥＴ２のゲート電極ＧＥ１とＭＩＳＦＥＴ３のゲート電極ＧＥ２とを形成していることである。このため、メモリ領域１Ａにメモリ素子ＭＣのゲート絶縁膜用の絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１ＢにＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１ＣにＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜ＧＦ１が形成された構造（図１１）を得てから、ゲート電極ＭＧ，ＧＥ１，ＧＥ２形成用の膜（シリコン膜ＰＳ）を形成する。
【０１３８】
本実施の形態の主要な特徴のうちの他の一つは、絶縁膜ＭＺ，ＧＦ１，ＧＦ２のうち、絶縁膜ＧＦ１を形成した後で、絶縁膜ＭＺを形成し、更にその後で、絶縁膜ＧＦ２を形成していることである。すなわち、絶縁膜ＧＦ１形成工程の後に絶縁膜ＭＺ形成工程を行い、その更に後で絶縁膜ＧＦ２形成工程を行っている。このため、本実施の形態の場合は、絶縁膜ＧＦ１形成工程（図３）、絶縁膜ＧＦ１除去工程（図５）、絶縁膜ＭＺ形成工程（図６）、絶縁膜ＭＺ除去工程（図８）、絶縁膜ＧＦ１除去工程（図１０）、および絶縁膜ＧＦ２形成工程（図１１）を、この順で行うことになる。これにより、上記第１検討例および第２検討例に関連して説明したような問題を改善することができる。
【０１３９】
すなわち、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ２形成工程とでは、絶縁膜ＧＦ１形成工程の方が、形成する絶縁膜（酸化シリコン膜）の厚さが厚いため、酸化作用がより強い工程である。このため、上記第１検討例のように、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ１形成工程を行ってしまうと、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ１形成工程の影響を受けてしまい、メモリ素子ＭＣの特性に悪影響を及ぼす虞があり、また、メモリ素子ＭＣの特性がばらつく虞がある。
【０１４０】
それに対して、本実施の形態では、絶縁膜ＭＺ形成工程の前に絶縁膜ＧＦ１形成工程を行っているため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ１形成工程の影響を受けずに済む。このため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ１形成工程の影響を受けることに起因した不具合を防止することができる。
【０１４１】
また、本実施の形態では、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ２形成工程を行っているため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ２形成工程の影響を受ける可能性がある。しかしながら、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ２形成工程とでは、絶縁膜ＧＦ２形成工程の方が、形成する絶縁膜（酸化シリコン膜）の厚さ薄いため、酸化作用がより弱い工程である。このため、本実施の形態では、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ２形成工程を行っているが、形成する絶縁膜ＧＦ２の厚さが薄いため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ２形成工程で受ける影響は、生じたとしても大きくはなく限定的であるため、不具合は生じにくい。
【０１４２】
また、上記第２検討例のように絶縁膜ＭＺ，ＧＦ１，ＧＦ２のうち絶縁膜ＭＺを最後に形成した場合、絶縁膜ＭＺ形成工程（図３３）の後に、図３４のように低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングで除去する必要があり、その際のエッチングで、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２もエッチングされてしまう虞がある。これは、図３４の段階の絶縁膜ＧＦ２の厚さのばらつき、すなわちＭＩＳＦＥＴ２のゲート絶縁膜の厚さのばらつきを招き、ひいてはＭＩＳＦＥＴ２の特性のばらつきを招いてしまう。
【０１４３】
それに対して、本実施の形態では、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ２形成工程を行っている。すなわち、本実施の形態では、絶縁膜ＭＺ，ＧＦ１，ＧＦ２のうち、絶縁膜ＧＦ２を最後に形成している。このため、絶縁膜ＭＺ形成工程（図６）の後に、図８のように低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺを除去する必要があるが、この段階では、絶縁膜ＧＦ２はまだ形成されていない。このため、絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺを除去する際のエッチングによる影響を受けずに済む。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚さを、所望の厚さに的確に制御することができるため、ＭＩＳＦＥＴ２のゲート絶縁膜（絶縁膜ＧＦ２）の厚さを、所望の厚さに的確に制御することができ、ＭＩＳＦＥＴ２の特性がばらつくのを抑制または防止することができる。
【０１４４】
また、本実施の形態では、絶縁膜ＧＦ１形成工程の後に絶縁膜ＭＺ形成工程を行っている。このため、絶縁膜ＭＺ形成工程（図６）の後に、図８のように低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングで除去する必要があり、その際のエッチングで、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１も多少エッチングされてしまう虞がある。しかしながら、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１は、その後除去されるため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングで除去する際に多少エッチングされたとしても、不具合は生じずに済む。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１は、後でＭＩＳＦＥＴ３のゲート絶縁膜となる膜であるが、厚さが厚いため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングで除去する際に多少エッチングされたとしても、不具合は生じにくい。すなわち、絶縁膜ＧＦ１は形成時の膜厚が比較的厚いため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺを除去する際のエッチングによって絶縁膜ＧＦ１が受ける影響は、生じたとしても大きくはなく限定的であるため、不具合は生じにくい。つまり、厚い絶縁膜ＧＦ１と薄い絶縁膜ＧＦ２のうち、絶縁膜ＭＺ除去時のエッチングの影響を受けた場合に、その影響が相対的に大きいのは、厚さが薄い絶縁膜ＧＦ２であるため、本実施の形態では、絶縁膜ＧＦ２形成工程よりも前に、絶縁膜ＭＺ形成工程を行うことで、厚さが薄い絶縁膜ＧＦ２が、絶縁膜ＭＺ除去時のエッチングの影響を受けずに済むようにしているのである。
【０１４５】
このように、本実施の形態では、絶縁膜ＧＦ１と絶縁膜ＧＦ２のうち、厚さが厚い絶縁膜ＧＦ１を、絶縁膜ＭＺ形成工程の前に形成し、厚さが薄い絶縁膜ＧＦ２を、絶縁膜ＭＺ形成工程の後に形成している。これにより、絶縁膜ＧＦ１形成工程が絶縁膜ＭＺに影響を及ぼすのを防止できるため、メモリ素子ＭＣのゲート絶縁膜を所望の構造に的確に制御することができる。このため、メモリ素子ＭＣの所望の特性を的確に得ることができ、また、メモリ素子ＭＣの特性がばらつくのを的確に防止することができる。また、絶縁膜ＭＺ除去工程が、薄い絶縁膜ＧＦ２に影響を及ぼすのを防止できるため、その薄い絶縁膜ＧＦ２をゲート絶縁膜として用いたＭＩＳＦＥＴ２の所望の特性を的確に得ることができ、また、ＭＩＳＦＥＴ２の特性がばらつくのを的確に防止することができる。従って、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２およびＭＩＳＦＥＴ３とを備える半導体装置の性能を向上させることができ、また、信頼性を向上させることができる。
【０１４６】
また、上記第２検討例の場合は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングで除去した後に、シリコン膜ＰＳを形成することになるが、絶縁膜ＭＺ除去時のエッチングで低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２にピンホールが形成されてしまうと、ＭＩＳＦＥＴ２のゲート電極ＧＥ１とチャネル領域と間でリーク電流を招く虞がある。
【０１４７】
それに対して、本実施の形態の場合は、絶縁膜ＧＦ２形成工程の後に、シリコン膜ＰＳを形成する。このため、絶縁膜ＭＺ除去時のエッチングで絶縁膜ＧＦ１にピンホールが形成されたとしても、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）で、絶縁膜ＧＦ１のピンホールを修復することができる。このため、ＭＩＳＦＥＴ２，３のゲート絶縁膜にピンホールが生じるのを的確に防止することができるため、ＭＩＳＦＥＴ２，３において、ゲート電極とチャネル領域との間でリーク電流が生じるのを抑制または防止することができる。従って、半導体装置の信頼性を更に向上させることができる。
【０１４８】
（実施の形態２）
本実施の形態２の半導体装置の製造方法を、図３５〜図５８を参照して説明する。図３５〜図５８は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図３５〜図５８には、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｄの要部断面図が示されている。
【０１４９】
ここで、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃについては、上記実施の形態１と同様であるが、中耐圧ＭＩＳＦＥＴ形成領域１Ｄは、周辺回路用の中耐圧のＭＩＳＦＥＴ４が形成される予定の領域である。なお、高耐圧のＭＩＳＦＥＴ３の動作電圧は、中耐圧のＭＩＳＦＥＴ４の動作電圧よりも高く、中耐圧のＭＩＳＦＥＴ４の動作電圧は、低耐圧のＭＩＳＦＥＴ２の動作電圧よりも高い。後述するように、高耐圧のＭＩＳＦＥＴ３のゲート絶縁膜の厚さは、中耐圧のＭＩＳＦＥＴ４のゲート絶縁膜の厚さよりも厚く、中耐圧のＭＩＳＦＥＴ４のゲート絶縁膜の厚さは、低耐圧のＭＩＳＦＥＴ２のゲート絶縁膜の厚さよりも厚い。
【０１５０】
メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄとは、同じ半導体基板ＳＢに存在している。すなわち、メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
【０１５１】
半導体装置を製造するには、半導体基板（半導体ウエハ）ＳＢを用意してから、図３５および図３６に示されるように、半導体基板ＳＢの主面に活性領域を規定する素子分離領域ＳＴを形成する。それから、半導体基板ＳＢのメモリ領域１Ａにｐ型ウエルＰＷ１を、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにｐ型ウエルＰＷ２を、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｐ型ウエルＰＷ３を、中耐圧ＭＩＳＦＥＴ形成領域１Ｄにｐ型ウエルＰＷ４を、イオン注入法を用いて形成する。これにより、上記図２に相当する図３５および図３６の構造が得られる。
【０１５２】
次に、半導体基板ＳＢの表面を洗浄して清浄化してから、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４の表面も含む）に絶縁膜ＧＦ１を形成する。これにより、上記図３に相当する図３７および図３８の構造が得られる。絶縁膜ＧＦ１は、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上と、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上と、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）上とに、形成される。上記実施の形態１と同様に、絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１の形成法や材料については、上記実施の形態１と同様である。絶縁膜ＧＦ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば９〜１３ｎｍ程度とすることができる。
【０１５３】
次に、メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆い、かつ中耐圧ＭＩＳＦＥＴ形成領域１Ｄを露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングする。このエッチングにより、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ１を除去し、メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ４）の表面（シリコン面）が露出される。この際のエッチングには、ウェットエッチングを好適に用いることができ、エッチング液としては例えばフッ酸を好適に用いることができる。その後、フォトレジストパターンは除去し、図３９および図４０にはこの段階が示されている。
【０１５４】
次に、図４１および図４２に示されるように、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）の表面に絶縁膜ＧＦ３を形成する。
【０１５５】
絶縁膜ＧＦ３は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴ４のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ３は、好ましくは酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができる。絶縁膜ＧＦ３の形成膜厚は、上記図３７および図３８の工程における絶縁膜ＧＦ１の形成膜厚よりも薄く、例えば７〜８ｎｍ程度とすることができる。絶縁膜ＧＦ３形成工程（絶縁膜ＧＦ３を形成する熱酸化処理）を行うと、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）の表面（シリコン面）上に、絶縁膜ＧＦ３が形成される。また、絶縁膜ＧＦ３形成工程（絶縁膜ＧＦ３を形成する熱酸化処理）を行うと、メモリ領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとでは、絶縁膜ＧＦ３が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。
【０１５６】
次に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄとを覆い、かつメモリ領域１Ａを露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングする。このエッチングにより、メモリ領域１Ａの絶縁膜ＧＦ１を除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１と中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ３とを残す。メモリ領域１Ａでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）が露出される。この際のエッチングには、ウェットエッチングを好適に用いることができ、エッチング液としては例えばフッ酸を好適に用いることができる。その後、フォトレジストパターンは除去し、図４３および図４４にはこの段階が示されている。
【０１５７】
次に、図４５および図４６に示されるように、半導体基板ＳＢの主面上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この際、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に絶縁膜ＭＺが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上の絶縁膜ＧＦ３上に絶縁膜ＭＺが形成される。絶縁膜ＭＺの構成や形成法については、上記実施の形態１と同様である。このため、メモリ領域１Ａの絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺと同様に、絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。上記実施の形態１と同様に、絶縁膜ＭＺ１，ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。
【０１５８】
次に、図４７および図４８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す工程を行う。この工程は、上記実施の形態１（上記図７および図８の工程）と同様にして行うことができる。
【０１５９】
具体的には、次のように行うことができる。
【０１６０】
まず、メモリ領域１Ａを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄとを露出するようなフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＭＺ３をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺ３を除去する。この際のエッチングには、ウェットエッチングを用いることが好ましく、エッチング液としては、上記実施の形態１と同様のもの（例えばフッ酸）を用いることができる。それから、上記フォトレジストパターンをエッチングマスクとして用いて絶縁膜ＭＺ２をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺ２を除去する。この際のエッチングには、ウェットエッチングを用いることが好ましく、エッチング液としては、上記実施の形態１と同様のもの（例えば熱リン酸）を用いることができる。その後、上記フォトレジストパターンは除去する。
【０１６１】
他の形態として、上記フォトレジストパターンを用いて低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺ３を除去した後、上記フォトレジストパターンを除去し、その後に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺ２を除去することもできる。この場合、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺ２をウェットエッチングで除去するが、その際には、絶縁膜ＭＺ２に比べて絶縁膜ＧＦ１，ＭＺ３がエッチングされにくいエッチング液（例えば熱リン酸）を使用しているため、メモリ領域１Ａで絶縁膜ＭＺ３がエッチングされるのを抑制または防止できる。
【０１６２】
このようにして、図４７のように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＭＺが除去されたために絶縁膜ＧＦ１が露出され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、絶縁膜ＭＺが除去されたために絶縁膜ＧＦ３が露出され、メモリ領域１Ａでは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが残存した構造が得られる。
【０１６３】
次に、メモリ領域１Ａと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄとを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングして除去する。このエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１を除去し、メモリ領域１Ａの絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１と中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ３とを残す。低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）が露出される。この際のエッチングには、ウェットエッチングを好適に用いることができ、エッチング液としては例えばフッ酸を好適に用いることができる。その後、フォトレジストパターンは除去し、図４９および図５０にはこの段階が示されている。
【０１６４】
次に、図５１および図５２に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ２を形成する。
【０１６５】
上記実施の形態１と同様に、絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ２の形成法や材料については、上記実施の形態１と同様である。絶縁膜ＧＦ２の形成膜厚は、上記図４１および図４２の工程における絶縁膜ＧＦ３の形成膜厚よりも薄く、例えば１〜４ｎｍ程度とすることができる。絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に、絶縁膜ＧＦ２が形成される。また、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、メモリ領域１Ａでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＭＺ３の厚さが増加し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＧＦ１の厚さが増加し、中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＧＦ３の厚さが増加する。
【０１６６】
このようにして、図５１および図５２の構造が得られる。図５１および図５２の構造においては、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上に絶縁膜ＧＦ３が形成されている。この段階で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１の厚さは、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ３の厚さよりも厚く、また、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ３の厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚さよりも厚い。
【０１６７】
次に、図５３および図５４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３形成用の膜（導電膜）として、シリコン膜ＰＳを形成する。シリコン膜ＰＳの形成法や材料については、上記実施の形態１と同様である。メモリ領域１Ａでは、シリコン膜ＰＳは絶縁膜ＭＺ上に形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、シリコン膜ＰＳは絶縁膜ＧＦ２上に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、シリコン膜ＰＳは絶縁膜ＧＦ１上に形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、シリコン膜ＰＳは絶縁膜ＧＦ３上に形成される。
【０１６８】
次に、図５５および図５６に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３を形成する。このパターニング工程は、上記実施の形態１と同様にして行うことができる。ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３は、パターニングされたシリコン膜ＰＳからなる。
【０１６９】
ゲート電極ＭＧは、メモリ領域１Ａの絶縁膜ＭＺ上に形成され、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２上に形成され、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１上に形成され、ゲート電極ＧＥ３は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＦ３上に形成される。すなわち、ゲート電極ＭＧは、メモリ領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺを介して形成され、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２を介して形成される。また、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１を介して形成され、ゲート電極ＧＥ３は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上に絶縁膜ＧＦ３を介して形成される。
【０１７０】
他の形態として、シリコン膜ＰＳ上にキャップ絶縁膜用の絶縁膜を形成してから、その絶縁膜とシリコン膜との積層膜をパターニングすることにより、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３のそれぞれの上にキャップ絶縁膜を形成することもできる。
【０１７１】
以降の工程は、上記実施の形態１の上記図１４〜図２３の工程と基本的には同じである。
【０１７２】
すなわち、上記実施の形態１の上記図１４の工程と同様にして、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３のそれぞれの側壁上にオフセットスペーサＯＳを必要に応じて形成してから、上記実施の形態１の上記図１５の工程と同様にして、メモリ領域１Ａにおいて、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ３，ＭＺ２をエッチングにより除去する。それから、上記図１６〜図１８の工程と同様にして、イオン注入法を用いて、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を形成する。ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。ｎ−型半導体領域ＥＸ４を形成する際には、ゲート電極ＧＥ３およびオフセットスペーサＯＳがマスクとして機能することにより、ｎ−型半導体領域ＥＸ４は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）において、ゲート電極ＧＥ３の両側（ゲート長方向での両側）に形成される。
【０１７３】
それから、上記図１９の工程と同様にして、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３のそれぞれの側壁上にサイドウォールスペーサＳＷを形成する。それから、上記図２０の工程と同様にして、イオン注入法を用いて、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を形成する。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。ｎ＋型半導体領域ＳＤ４を形成する際には、ゲート電極ＧＥ３とその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することにより、ｎ＋型半導体領域ＳＤ４は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）において、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）に形成される。その後、活性化アニールを行う。このようにして、図５７および図５８の構造が得られる。
【０１７４】
このようにして、メモリ領域１Ａにメモリ素子ＭＣが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄに中耐圧のＭＩＳＦＥＴ４が形成される。メモリ素子ＭＣと低耐圧のＭＩＳＦＥＴ２と高耐圧のＭＩＳＦＥＴ３の各構成については、上記実施の形態１で説明したのと基本的には同じである。ゲート電極ＧＥ３が中耐圧のＭＩＳＦＥＴ４のゲート電極として機能し、ゲート電極ＧＥ３の下の絶縁膜ＧＦ３が、ＭＩＳＦＥＴ４のゲート絶縁膜として機能する。ｎ−型半導体領域ＥＸ４とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ４とにより、ＭＩＳＦＥＴ４のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。ゲート電極ＧＥ２と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ１の厚さは、ゲート電極ＧＥ３と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ３の厚さよりも厚く、ゲート電極ＧＥ３と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ３の厚さは、ゲート電極ＧＥ１と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ２の厚さよりも厚い。
【０１７５】
その後、上記実施の形態１と同様にして上記金属シリサイド層ＳＬ、上記絶縁膜ＩＬ１、上記プラグＰＧ，上記絶縁膜ＩＬ２および上記配線Ｍ１が形成されるが、ここではその図示および繰り返しの説明は省略する。
【０１７６】
本実施の形態２においても、上記実施の形態１と同様の技術思想を適用して製造工程を工夫することにより、上記実施の形態１で説明したような効果を得ることができる。
【０１７７】
すなわち、本実施の形態２では、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２，３，４とを、同じ半導体基板ＳＢ上に形成するが、共通の膜（上記シリコン膜ＰＳに対応）を用いてそれらのゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３を形成している。このため、メモリ領域１Ａに絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに絶縁膜ＧＦ１が形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄに絶縁膜ＧＦ３が形成された構造（図５１および図５２）を得てから、ゲート電極ＭＧ，ＧＥ１，ＧＥ２，ＧＥ３形成用の膜（シリコン膜ＰＳ）を形成する。
【０１７８】
そして、本実施の形態２では、絶縁膜ＭＺ，ＧＦ１，ＧＦ２，ＧＦ３のうち、最初に絶縁膜ＧＦ１を形成し、その後で絶縁膜ＧＦ３を形成し、その後で絶縁膜ＭＺを形成し、更にその後で、絶縁膜ＧＦ２を形成している。これにより、上記第１検討例および第２検討例に関連して説明したような問題を改善することができる。
【０１７９】
すなわち、絶縁膜ＧＦ１，ＧＦ２，ＧＦ３のうち、絶縁膜ＧＦ１が最も厚く、絶縁膜ＧＦ３が次に厚く、絶縁膜ＧＦ２が最も薄い。このため、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ２形成工程と絶縁膜ＧＦ３形成工程とでは、絶縁膜ＧＦ１形成工程が、酸化作用が最も強い工程であり、絶縁膜ＧＦ３形成工程が、酸化作用が次に強い工程であり、絶縁膜ＧＦ２形成工程が、酸化作用が最も弱い工程である。このため、本実施の形態２では、絶縁膜ＧＦ１形成工程を行い、その後に絶縁膜ＧＦ３形成工程を行った更に後に、絶縁膜ＭＺ形成工程を行っている。これにより、メモリ領域１Ａの絶縁膜ＭＺが、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ３形成工程の影響を受けずに済む。このため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ１形成工程や絶縁膜ＧＦ３形成工程の影響を受けることに起因した不具合（上記第１検討例に関連して説明したような不具合）を防止することができる。
【０１８０】
また、本実施の形態２では、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ２形成工程を行っているため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ２形成工程の影響を受ける可能性がある。しかしながら、絶縁膜ＧＦ２形成工程では、形成する絶縁膜ＧＦ２の厚さが薄いため、メモリ領域１Ａの絶縁膜ＭＺが絶縁膜ＧＦ２形成工程で受ける影響は、生じたとしても大きくはなく限定的であるため、不具合は生じにくい。
【０１８１】
また、本実施の形態２とは異なり、絶縁膜ＭＺ，ＧＦ１，ＧＦ２，ＧＦ３のうち絶縁膜ＭＺを最後に形成した場合を仮定する。この場合、絶縁膜ＭＺ形成工程の後に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺをエッチングで除去する必要があり、その際のエッチングで、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２もエッチングされてしまう虞がある。これは、上記第２検討例に関連して説明したように、絶縁膜ＧＦ２の厚さのばらつき、すなわちＭＩＳＦＥＴ２のゲート絶縁膜の厚さのばらつきを招き、ひいてはＭＩＳＦＥＴ２の特性のばらつきを招いてしまう。
【０１８２】
それに対して、本実施の形態２では、絶縁膜ＭＺ形成工程の後に絶縁膜ＧＦ２形成工程を行っている。このため、絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃと中耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＭＺを除去する際のエッチングによる影響を受けずに済む。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚さを、所望の厚さに的確に制御することができるため、ＭＩＳＦＥＴ２のゲート絶縁膜（絶縁膜ＧＦ２）の厚さを、所望の厚さに的確に制御することができ、ＭＩＳＦＥＴ２の特性がばらつくのを抑制または防止することができる。
【０１８３】
このように、本実施の形態２では、絶縁膜ＧＦ１，ＧＦ２，ＧＦ３のうち、厚さが最も薄い絶縁膜ＧＦ２を絶縁膜ＭＺ形成工程の後に形成し、それ以外の絶縁膜ＧＦ１，ＧＦ３を、絶縁膜ＭＺ形成工程の前に形成している。これにより、絶縁膜ＧＦ１形成工程と絶縁膜ＧＦ３形成工程とが絶縁膜ＭＺに影響を及ぼすのを防止できるため、メモリ素子ＭＣのゲート絶縁膜を所望の構造に的確に制御することができる。このため、メモリ素子ＭＣの所望の特性を的確に得ることができ、また、メモリ素子ＭＣの特性がばらつくのを的確に防止することができる。また、絶縁膜ＭＺ除去工程が、薄い絶縁膜ＧＦ２に影響を及ぼすのを防止できるため、その薄い絶縁膜ＧＦ２をゲート絶縁膜として用いたＭＩＳＦＥＴ２の所望の特性を的確に得ることができ、また、ＭＩＳＦＥＴ２の特性がばらつくのを的確に防止することができる。従って、不揮発性のメモリ素子ＭＣと、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴ２，３，４を備える半導体装置の性能を向上させることができ、また、信頼性を向上させることができる。
【０１８４】
また、本実施の形態２の場合は、絶縁膜ＧＦ２形成工程の後に、シリコン膜ＰＳを形成するため、絶縁膜ＭＺ除去時のエッチングで絶縁膜ＧＦ１，ＧＦ３にピンホールが形成されたとしても、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）で、絶縁膜ＧＦ１，ＧＦ３のピンホールを修復することができる。このため、ＭＩＳＦＥＴ２，３，４のゲート絶縁膜にピンホールが生じるのを的確に防止することができる。従って、半導体装置の信頼性を向上させることができる。
【０１８５】
上記実施の形態１と本実施の形態２をまとめると、次のようになる。
【０１８６】
すなわち、不揮発性のメモリ素子（ＭＣ）と、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳＦＥＴとを同じ半導体基板（ＳＢ）上に形成する。この場合、メモリ素子（ＭＣ）と上記複数種類のＭＩＳＦＥＴのゲート電極は、共通の膜（上記シリコン膜ＰＳに対応）を用いて形成する。このため、メモリ素子と上記複数種類のＭＩＳＦＥＴのそれぞれを形成するための領域に、それぞれ相応しいゲート絶縁膜が形成された構造（上記図１１の構造または図５１および図５２の構造）を得る必要がある。ここで、上記複数種類のＭＩＳＦＥＴのうち、最も薄いゲート絶縁膜を有するＭＩＳＦＥＴを、低耐圧トランジスタと称することとする。低耐圧トランジスタのゲート絶縁膜用の絶縁膜（上記絶縁膜ＧＦ２に対応）は、メモリ素子（ＭＣ）のゲート絶縁膜用の絶縁膜（上記絶縁膜ＭＺに対応）を形成した後で形成する。そして、上記複数種類のＭＩＳＦＥＴのうち、低耐圧トランジスタ以外のＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜（上記絶縁膜ＧＦ１，ＧＦ３に対応）は、メモリ素子（ＭＣ）のゲート絶縁膜用の絶縁膜（上記絶縁膜ＭＺに対応）を形成する前に形成する。これにより、低耐圧トランジスタのゲート絶縁膜の厚さを、所望の厚さに的確に制御することができ、また、メモリ素子（ＭＣ）のゲート絶縁膜を所望の構造に的確に制御することができるため、半導体装置の性能や信頼性を向上させることができる。
【０１８７】
（実施の形態３）
本実施の形態３の半導体装置の製造方法を、図５９〜図８０を参照して説明する。図５９〜図８０は、本実施の形態３の半導体装置の製造工程中の要部断面図である。図５９〜図８０には、メモリ領域１Ａ１、メモリ領域１Ａ２、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの要部断面図が示されている。
【０１８８】
本実施の形態３は、上記実施の形態１において、上記半導体基板ＳＢの代わりにＳＯＩ基板１０を用いた場合に対応している。
【０１８９】
まず、図５９および図６０に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１０を用意（準備）する。
【０１９０】
ＳＯＩ基板１０は、支持基板としての半導体基板（支持基板）１１と、半導体基板１１の主面上に形成された絶縁層（埋め込み絶縁膜）１２と、絶縁層１２の上面上に形成された半導体層１３と、を有している。
【０１９１】
半導体基板１１は、絶縁層１２と絶縁層１２よりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板１１は、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。絶縁層１２は、好ましくは酸化シリコン膜であり、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層１３は、単結晶シリコンなどからなる。
【０１９２】
次に、ＳＯＩ基板１０に素子分離領域（図示せず）を形成する。この素子分離領域は、半導体層１３および絶縁層１２を貫通して底部が半導体基板１１に達する溝を形成してから、その溝に絶縁膜（例えば酸化シリコン膜）を埋め込むことにより、形成される。それから、メモリ領域１Ａ１および高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体層１３および絶縁層１２を、フォトリソグラフィ技術およびエッチング技術を用いて除去する。この際、メモリ領域１Ａ２および低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３と絶縁層１２とは、除去せずに残存させる。これにより、図６１および図６２の構造が得られる。
【０１９３】
この段階のＳＯＩ基板１０を基板１０Ａと称することとする。基板１０Ａは、不揮発性のメモリ素子ＭＣを形成するためのメモリ領域１Ａ１，１Ａ２と、低耐圧のＭＩＳＦＥＴ２を形成するための低耐圧ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧のＭＩＳＦＥＴ３を形成するための高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを有している。メモリ領域１Ａ１，１Ａ２のぞれぞれは、上記実施の形態１におけるメモリ領域１Ａに相当するものである。
【０１９４】
ここで、基板１０Ａのメモリ領域１Ａ１および高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、半導体層１３および絶縁層１２が除去されて半導体基板１１で構成され、基板１０Ａのメモリ領域１Ａ２および低耐圧ＭＩＳＦＥＴ形成領域１Ｂは、ＳＯＩ構造（半導体基板１１と絶縁層１２と半導体層１３との積層構造）が維持されている。すなわち、基板１０Ａのメモリ領域１Ａ２および低耐圧ＭＩＳＦＥＴ形成領域１Ｂは、半導体基板１１と半導体基板１１上の絶縁層１２と絶縁層１２上の半導体層１３とが積層された積層構造（ＳＯＩ構造）を有した領域であり、基板１０Ａのメモリ領域１Ａ１および高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、厚み全体が半導体基板１１で構成された領域である。以下では、基板１０Ａの主面（または表面）と言うときは、メモリ領域１Ａ２と低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３の主面（または表面）およびメモリ領域１Ａ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板１１の主面（または表面）と同義である。
【０１９５】
次に、メモリ領域１Ａ１の半導体基板１１にｐ型ウエルＰＷ１１を、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板１１にｐ型ウエルＰＷ１２を、イオン注入法を用いて形成する。また、必要に応じて、メモリ領域１Ａ２の半導体基板１１と低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板１１とに、それぞれｐ型ウエル（図示せず）をイオン注入法を用いて形成することもできる。
【０１９６】
次に、基板１０Ａの表面を洗浄して清浄化してから、基板１０Ａの表面に絶縁膜ＧＦ１を形成する。これにより、上記図３に相当する図６３および図６４の構造が得られる。絶縁膜ＧＦ１は、メモリ領域１Ａ１の半導体基板１１（ｐ型ウエルＰＷ１１）上と、メモリ領域１Ａ２の半導体層１３上と、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３上と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板１１（ｐ型ウエルＰＷ１２）上とに、形成される。上記実施の形態１と同様に、絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１の形成法、材料および膜厚については、上記実施の形態１と同様である。
【０１９７】
次に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、かつメモリ領域１Ａ１，１Ａ２を露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングする。このエッチングにより、メモリ領域１Ａ１，１Ａ２の絶縁膜ＧＦ１を除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。メモリ領域１Ａ１では、半導体基板１１（ｐ型ウエルＰＷ１１）の表面（シリコン面）が露出され、メモリ領域１Ａ２では、半導体層１３の表面（シリコン面）が露出される。この際のエッチングには、ウェットエッチングを好適に用いることができ、エッチング液としては例えばフッ酸を好適に用いることができる。その後、フォトレジストパターンは除去し、図６５および図６６にはこの段階が示されている。
【０１９８】
次に、図６７および図６８に示されるように、基板１０Ａの主面上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この際、メモリ領域１Ａ１では、半導体基板１１（ｐ型ウエルＰＷ１１）の表面（シリコン面）上に絶縁膜ＭＺが形成され、メモリ領域１Ａ２では、半導体層１３の表面（シリコン面）上に絶縁膜ＭＺが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ１上に絶縁膜ＭＺが形成される。絶縁膜ＭＺの構成や形成法については、上記実施の形態１と同様である。このため、メモリ領域１Ａ１，１Ａ２の絶縁膜ＭＺは、絶縁膜ＭＺ１とその上の絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなる。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺは、絶縁膜ＭＺ２とその上の絶縁膜ＭＺ３との積層膜からなる。
【０１９９】
次に、図６９および図７０に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａ１，１Ａ２の絶縁膜ＭＺを残す工程を行う。この工程は、上記実施の形態１（上記図７および図８の工程）と同様にして行うことができるので、ここではその繰り返しの説明は省略する。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＭＺが除去されたために絶縁膜ＧＦ１が露出される。
【０２００】
次に、メモリ領域１Ａ１，１Ａ２および高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングして除去する。このエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１を除去し、メモリ領域１Ａ１，１Ａ２の絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体層１３の表面（シリコン面）が露出される。この際のエッチングには、ウェットエッチングを好適に用いることができ、エッチング液としては例えばフッ酸を好適に用いることができる。その後、フォトレジストパターンは除去し、図７１および図７２にはこの段階が示されている。
【０２０１】
次に、図７３および図７４に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３の表面に絶縁膜ＧＦ２を形成する。
【０２０２】
上記実施の形態１と同様に、絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ２の形成法、材料および膜厚については、上記実施の形態１と同様である。また、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、メモリ領域１Ａ１，１Ａ２では、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＭＺ３の厚さが増加し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。
【０２０３】
このようにして、図７３および図７４の構造が得られる。図７３および図７４の構造においては、メモリ領域１Ａ１では、半導体基板１１（ｐ型ウエルＰＷ１１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成され、メモリ領域１Ａ２では、半導体層１３上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体層１３上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板１１（ｐ型ウエルＰＷ１２）上に絶縁膜ＧＦ１が形成されている。この段階で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１の厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚さよりも厚い。
【０２０４】
次に、図７５および図７６に示されるように、半導体基板ＳＢの主面（主面全面）上に、上記実施の形態１と同様のシリコン膜ＰＳを形成する。シリコン膜ＰＳは、ゲート電極ＭＧ１，ＭＧ２，ＧＥ１，ＧＥ２形成用の膜（導電膜）である。メモリ領域１Ａ１，１Ａ２では、シリコン膜ＰＳは絶縁膜ＭＺ上に形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、シリコン膜ＰＳは絶縁膜ＧＦ２上に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、シリコン膜ＰＳは絶縁膜ＧＦ１上に形成される。
【０２０５】
次に、図７７および図７８に示されるように、上記実施の形態１と同様にシリコン膜ＰＳをパターニングすることにより、ゲート電極ＭＧ１，ＭＧ２，ＧＥ１，ＧＥ２を形成する。なお、ゲート電極ＭＧ１，ＭＧ２は、上記実施の形態１のゲート電極ＭＧに相当するものであるが、メモリ領域１Ａ１に形成されたゲート電極ＭＧがゲート電極ＭＧ１であり、メモリ領域１Ａ２に形成されたゲート電極ＭＧがゲート電極ＭＧ２である。
【０２０６】
ゲート電極ＭＧ１は、メモリ領域１Ａ１の絶縁膜ＭＺ上に形成され、ゲート電極ＭＧ２は、メモリ領域１Ａ２の絶縁膜ＭＺ上に形成され、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２上に形成され、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１上に形成される。すなわち、ゲート電極ＭＧ１は、メモリ領域１Ａ１において、半導体基板１１（ｐ型ウエルＰＷ１１）上に絶縁膜ＭＺを介して形成され、ゲート電極ＭＧ２は、メモリ領域１Ａ２において、半導体層１３上に絶縁膜ＭＺを介して形成される。また、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体層１３上に絶縁膜ＧＦ２を介して形成され、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板１１（ｐ型ウエルＰＷ１２）上に絶縁膜ＧＦ１を介して形成される。他の形態として、ゲート電極ＭＧ１，ＭＧ２，ＧＥ１，ＧＥ２のそれぞれの上にキャップ絶縁膜を形成することもできる。
【０２０７】
以降の工程は、上記実施の形態１の上記図１４〜図２３の工程と基本的には同じであり、上記図１４〜図２３の工程と同様の工程を行って、図７９および図８０の構造が得られる。すなわち、ゲート電極ＭＧ１，ＭＧ２，ＧＥ１，ＧＥ２のそれぞれの側壁上にオフセットスペーサＯＳを必要に応じて形成してから、イオン注入法を用いてｎ−型半導体領域ＥＸ１ａ，ＥＸ１ｂ，ＥＸ２，ＥＸ３を形成する。それから、ゲート電極ＭＧ１，ＭＧ２，ＧＥ１，ＧＥ２のそれぞれの側壁上にサイドウォールスペーサＳＷを形成してから、イオン注入法を用いてｎ＋型半導体領域ＳＤ１ａ，ＳＤ１ｂ，ＳＤ２，ＳＤ３を形成する。
【０２０８】
なお、ｎ−型半導体領域ＥＸ１ａ，ＥＸ１ｂは、上記実施の形態１のｎ−型半導体領域ＥＸ１に相当するものであるが、メモリ領域１Ａ１に形成されたｎ−型半導体領域ＥＸ１がｎ−型半導体領域ＥＸ１ａであり、メモリ領域１Ａ２に形成されたｎ−型半導体領域ＥＸ１がｎ−型半導体領域ＥＸ１ｂである。また、ｎ＋型半導体領域ＳＤ１ａ，ＳＤ１ｂは、上記実施の形態１のｎ＋型半導体領域ＳＤ１に相当するものであるが、メモリ領域１Ａ１に形成されたｎ＋型半導体領域ＳＤ１がｎ＋型半導体領域ＳＤ１ａであり、メモリ領域１Ａ２に形成されたｎ＋型半導体領域ＳＤ１がｎ＋型半導体領域ＳＤ１ｂである。
【０２０９】
ｎ−型半導体領域ＥＸ１ａおよびｎ＋型半導体領域ＳＤ１ａは、メモリ領域１Ａ１の半導体基板１１（ｐ型ウエルＰＷ１１）に形成され、ｎ−型半導体領域ＥＸ１ｂおよびｎ＋型半導体領域ＳＤ１ｂは、メモリ領域１Ａ２の半導体層１３に形成される。また、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３に形成され、ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板１１（ｐ型ウエルＰＷ１２）に形成される。その後、活性化アニールを行う。このようにして、図７９および図８０の構造が得られる。
【０２１０】
このようにして、メモリ領域１Ａ１とメモリ領域１Ａ２とにそれぞれメモリ素子ＭＣが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が形成される。
【０２１１】
その後、上記実施の形態１と同様にして上記金属シリサイド層ＳＬ、上記絶縁膜ＩＬ１、上記プラグＰＧ，上記絶縁膜ＩＬ２および上記配線Ｍ１が形成されるが、ここではその図示および繰り返しの説明は省略する。
【０２１２】
本実施の形態３においても、上記実施の形態１と同様に、絶縁膜ＭＺ形成工程（図６７および図６８）の前に絶縁膜ＧＦ１形成工程（図６３および図６４）を行い、絶縁膜ＭＺ形成工程（図６７および図６８）の後で前に絶縁膜ＧＦ２形成工程（図７３および図７４）を行っている。これにより、上記実施の形態１で説明したような効果を得ることができる。簡単に説明すると、絶縁膜ＧＦ１形成工程が絶縁膜ＭＺに影響を及ぼすのを防止できるため、メモリ素子ＭＣのゲート絶縁膜を所望の構造に的確に制御することができ、メモリ素子ＭＣの特性がばらつくのを的確に防止することができる。また、絶縁膜ＭＺ除去工程が薄い絶縁膜ＧＦ２に影響を及ぼすのを防止できるため、ＭＩＳＦＥＴ２の特性がばらつくのを的確に防止することができる。従って、半導体装置の性能を向上させることができ、また、信頼性を向上させることができる。
【０２１３】
更に、本実施の形態３では、以下のような効果も得ることができる。
【０２１４】
すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体層１３上に絶縁膜ＧＦ１を形成した後に絶縁膜ＭＺが形成されるため、絶縁膜ＭＺ形成工程で低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体層１３が消費されずに済む。このため、図７３および図７４の段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける半導体層１３の厚さを確保しやすい。
【０２１５】
また、本実施の形態３では、図７３および図７４の段階で、メモリ領域１Ａ２と低耐圧ＭＩＳＦＥＴ形成領域１Ｂとで半導体層１３の厚さをほぼ同じにすることができる。このため、メモリ領域１Ａ２のｎ−型半導体領域ＥＸ１ｂ形成用のイオン注入工程と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ−型半導体領域ＥＸ２形成用のイオン注入工程とを共通化しやすくなる。また、メモリ領域１Ａ２のｎ＋型半導体領域ＳＤ１ｂ形成用のイオン注入工程と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ＋型半導体領域ＳＤ２形成用のイオン注入工程とを共通化しやすくなる。
【０２１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１７】
１Ａ  メモリ領域
１Ｂ  低耐圧ＭＩＳＦＥＴ形成領域
１Ｃ  高耐圧ＭＩＳＦＥＴ形成領域
ＧＥ１，ＧＥ２，ＭＧ  ゲート電極
ＳＢ  半導体基板
ＧＦ１，ＧＦ２，ＭＺ  絶縁膜
【図１】
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【図２】
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【図３】
2018026457.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018026457.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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