(57)【要約】【課題】駆動対象のスイッチング素子を含む並列回路の一巡インダクタンスの相違に起因するサージ電圧のばらつきを抑制可能とした、ゲート駆動回路を提供する。【解決手段】直流電源１０１に接続され、かつ、互いに並列接続された複数のＭＯＳＦＥＴ等のスイッチング素子１１６，１２６を駆動するためのゲート駆動回路において、スイッチング素子１１６，１２６のうち、直流電源１０１に近い位置にあるスイッチング素子１１６のスイッチング速度を他方のスイッチング素子１２６のスイッチング速度よりも遅くする。具体的には、スイッチング素子１１６の補助ソース端子を通るゲート信号経路に、抵抗１５６を挿入する。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源に接続され、かつ、互いに並列接続された複数の前記スイッチング素子を駆動するためのゲート駆動回路において、
前記複数のスイッチング素子のうち、前記直流電源に近い位置にあるスイッチング素子のスイッチング速度を、前記直流電源から遠い位置にある他のスイッチング素子のスイッチング速度よりも遅くしたことを特徴とするゲート駆動回路。
【請求項２】
直流電源に接続され、かつ、互いに並列接続された複数の前記スイッチング素子を駆動するためのゲート駆動回路において、
前記複数のスイッチング素子のうち、当該スイッチング素子と前記直流電源とを含む回路の一巡インダクタンスが小さい方のスイッチング素子のスイッチング速度を、前記一巡インダクタンスが大きい他のスイッチング素子のスイッチング速度よりも遅くしたことを特徴とするゲート駆動回路。
【請求項３】
請求項１または２に記載したゲート駆動回路において、
前記スイッチング速度を遅くする方のスイッチング素子の補助出力端子を通るゲート信号経路に、抵抗を挿入したことを特徴とするゲート駆動回路。
【請求項４】
請求項１〜３の何れか１項に記載したゲート駆動回路において、
互いに並列接続された前記複数のスイッチング素子を一括して駆動することを特徴としたゲート駆動回路。
【請求項５】
請求項１〜３の何れか１項に記載したゲート駆動回路において、
互いに並列接続された前記複数のスイッチング素子を、個別に駆動することを特徴としたゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴやＩＧＢＴ等の電圧駆動型の半導体スイッチング素子を駆動するためのゲート駆動回路に関するものである。
【背景技術】
【０００２】
この種のゲート駆動回路は、従来から種々提供されている。
例えば、図３は、特許文献１に記載されたゲート駆動回路とほぼ同様に構成された第１の従来技術を示している。
【０００３】
図３において、１０１は直流電源、１１６,１２６,１３６,１４６は駆動対象であるＭＯＳＦＥＴ等の半導体スイッチング素子、１１０,１２０,１３０,１４０は駆動信号Ｓ０，Ｓ１，Ｓ２，Ｓ３がそれぞれ入力されるゲート駆動回路、１１１,１１２, １２１,１２２, １３１,１３２, １４１,１４２はコンデンサ、１１３,１１４, １２３,１２４, １３３,１２４, １４３,１４４はトランジスタ、１１５,１２５,１３５,１４５は抵抗、１１７,１２７,１３７,１４７,１９１〜１９４は配線インダクタンス、１９５,１９６は短絡線である。
図示するように、スイッチング素子１１６，１２６の並列回路とスイッチング素子１３６，１４６の並列回路とは直列に接続され、ゲート駆動回路１１０,１２０,１３０,１４０は、スイッチング素子１１６,１２６,１３６,１４６にそれぞれ対応させて個別に設けられている。
【０００４】
この従来技術では、並列接続されたスイッチング素子１１６,１２６、または１３６，１４６の駆動タイミングのアンバランスに起因する過電流の誤検出や発熱の集中を防止するため、各ゲート端子間を短絡線１９５，１９６によりそれぞれ接続して駆動タイミングを合わせている。
【０００５】
また、図４は特許文献２に記載された第２の従来技術を示している。
図４において、２００は単一のゲート駆動回路（図示せず）から駆動信号Ｓ０が供給される電流制御回路、２０１〜２０３は駆動対象であるＩＧＢＴ等の半導体スイッチング素子、２０４〜２０６は互いに抵抗値が異なるゲート抵抗、２０７はダイオードである。なお、Ｖｏｕｔはスイッチング素子２０１〜２０３の並列回路の両端電圧、Ｉｏｕｔは出力電流を示す。
【０００６】
この従来技術では、放熱板上の各スイッチング素子２０１〜２０３の配置に応じて、冷却能力が高い素子のゲート抵抗値を大きくし、冷却能力が低い素子のゲート抵抗を小さくしている。このようにスイッチング素子の冷却特性に応じてゲート抵抗値を異ならせることにより、各素子を順次、オン・オフさせてスイッチング時の全体的な電流変化率（ｄｉ／ｄｔ）を小さくし、サージ電圧の抑制や素子温度の均一化を可能にしている。
【０００７】
更に、図５は特許文献３に記載された第３の従来技術を示している。
図５において、３００は駆動信号Ｓ０が入力される信号発生回路、３０１は遅延回路、３０２は切替部、３０３，３０４はスイッチ、３１１,３２１はゲート駆動回路、３１２,３２２は駆動対象であるＩＧＢＴ等の半導体スイッチング素子である。
【０００８】
この従来技術では、スイッチング素子３１２,３２２に対応して個別に設けられたゲート駆動回路３１１,３２１に対し、遅延回路３０１、切替部３０２及びスイッチ３０３，３０４の動作によって異なるタイミングで制御信号を与えることにより、素子の発生損失を均等化させて一部の素子への熱集中を緩和している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３６９４９６号公報（図１等）
【特許文献２】特開２００６−１９１７７４号公報（図２,図３等）
【特許文献３】特開２００９−１７７２７号公報（図１等）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
さて、図６は、電力変換装置の主回路において、図３〜図５に示したように複数のスイッチング素子が並列に接続されている場合の概略的な斜視図である。図６において、１１は直流電源、１２は冷却フィン、１３,１４は互いに並列に接続されたスイッチング素子、１５,１６は主回路導体である。
【００１１】
図示するように、直流電源１１から主回路導体１５,１６を介してスイッチング素子１３,１４に至る配線長が異なるため、各スイッチング素子１３,１４と直流電源１１とを含む一巡回路の配線インダクタンス（以下、単に一巡インダクタンスともいう）には差が生じる。このことは、第１の従来技術としての図３における、配線インダクタンス１９２，１９４からも明らかである。
すなわち、上述した一巡インダクタンスの差により、スイッチング素子のオン・オフに伴って発生するサージ電圧にばらつきが生じ、一部のスイッチング素子に過電圧が印加される場合がある。
【００１２】
第１の従来技術では、短絡線１９５,１９６を追加するという簡単な構成により、並列接続されたスイッチング素子の駆動タイミングを揃えて過電流の誤検出や発熱の集中を防止できるものの、一巡インダクタンスの相違によるサージ電圧のばらつき等については、何ら考慮されていない。
【００１３】
また、第２の従来技術は、スイッチング損失とサージ電圧とのトレードオフ関係を踏まえて、スイッチング素子の冷却特性に応じてベース抵抗値を異ならせることにより、スイッチング損失の均一化、熱集中やサージ電圧の抑制を図るものである。更に、第３の従来技術は、スイッチング素子の駆動タイミングをずらして熱集中を緩和することを目的としている。
しかしながら、これら第２,第３の従来技術においても、一巡インダクタンスの相違による影響については特に考慮されていない。加えて、第３の従来技術では、信号発生回路３００の構成が複雑であり、コスト高になるという問題があった。
【００１４】
そこで、本発明の解決課題は、スイッチング素子及び直流電源を含む回路の一巡インダクタンスの相違に起因したサージ電圧のばらつきを、簡単な構成によって抑制可能としたゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、請求項１に係る発明は、直流電源に接続され、かつ、互いに並列接続された複数の前記スイッチング素子を駆動するためのゲート駆動回路において、
前記複数のスイッチング素子のうち、前記直流電源に近い位置にあるスイッチング素子のスイッチング速度を、前記直流電源から遠い位置にある他のスイッチング素子のスイッチング速度よりも遅くしたことを特徴とする。
【００１６】
請求項２に係る発明は、直流電源に接続され、かつ、互いに並列接続された複数の前記スイッチング素子を駆動するためのゲート駆動回路において、
前記複数のスイッチング素子のうち、当該スイッチング素子と前記直流電源とを含む回路の一巡インダクタンスが小さい方のスイッチング素子のスイッチング速度を、前記一巡インダクタンスが大きい他のスイッチング素子のスイッチング速度よりも遅くしたことを特徴とする。
【００１７】
請求項３に係る発明は、請求項１または２に記載したゲート駆動回路において、前記スイッチング速度を遅くする方のスイッチング素子の補助出力端子を通るゲート信号経路に、抵抗を挿入したことを特徴とする。
【００１８】
なお、請求項４または請求項５に記載するように、請求項１〜３の何れか１項に記載したゲート駆動回路は、互いに並列接続された前記複数のスイッチング素子を一括して駆動するものでも良いし、あるいは個別に駆動するものでも良い。
【発明の効果】
【００１９】
本発明によれば、並列接続された複数のスイッチング素子のスイッチング速度を調整し、スイッチング素子のオン・オフに伴って発生するサージ電圧のばらつきを抑制することにより、一部の素子の過熱や破壊を防止することができる。
また、本発明では、図５に示した従来技術等に比べて回路構成が簡単であり、コストの低減にも寄与する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である
【図３】特許文献１に記載された第１の従来技術を示す回路図である。
【図４】特許文献２に記載された第２の従来技術を示す回路図である。
【図５】特許文献３に記載された第３の従来技術を示す回路図である。
【図６】電力変換装置の主回路の概略的な斜視図である。
【発明を実施するための形態】
【００２１】
以下、図に沿って本発明の実施形態を説明する。
図１は、本発明の第１実施形態を示す回路図である。この実施形態において、ゲート駆動回路を除く主回路の構成は図３と実質的に同一である。
【００２２】
すなわち、図１における直流電源１０１の正負両極間には、駆動対象である半導体スイッチング素子１１６，１２６の並列回路と半導体スイッチング素子１３６，１４６の並列回路とが直列に接続されている。ここでは、スイッチング素子１１６，１２６，１３６，１４６にＭＯＳＦＥＴを用いているが、ＩＧＢＴであっても良い。
１９２，１９４は、スイッチング素子１１６，１２６の間、及び、スイッチング素子１３６，１４６の間に存在する配線インダクタンスである。
なお、図１では、スイッチング素子１１６，１２６，１３６，１４６のオン・オフによって直流電力が供給される負荷を省略してある。
【００２３】
本実施形態においては、直流電源１０１からスイッチング素子１１６，１３６を通る回路の一巡インダクタンスに比べて、直流電源１０１からスイッチング素子１２６，１４６を通る回路の一巡インダクタンス（配線インダクタンス１９２，１９４を含む）の方が大きくなることに着目して、スイッチング速度を調整する。すなわち、互いに並列接続されているスイッチング素子のスイッチング速度について、直流電源１０１に近い側のスイッチング素子１１６を他方のスイッチング素子１２６よりも遅くし、同様に、直流電源１０１に近い側のスイッチング素子１３６を他方のスイッチング素子１４６よりも遅くする。
これにより、後述するごとく、スイッチング素子のターンオン時、ターンオフ時に発生するサージ電圧のばらつきを抑制することができる。
【００２４】
並列接続されたスイッチング素子のスイッチング速度を異ならせるための具体的手段として、図１では、スイッチング素子１１６，１２６を一括して駆動するゲート駆動回路１５０、及び、スイッチング素子１３６，１４６を一括して駆動するゲート駆動回路１６０を、以下のように構成する。
【００２５】
まず、上アーム側のゲート駆動回路１５０は、駆動信号Ｓ０１がベース端子に入力される相補型のトランジスタ１５３，１５４と、これらのトランジスタ１５３，１５４の直列回路の両端に接続されたコンデンサ１５１，１５２の直列回路と、トランジスタ１５３，１５４の両エミッタ端子とスイッチング素子１１６，１２６のゲート端子との間に接続された抵抗１５５と、コンデンサ１５１，１５２同士の接続点とスイッチング素子１１６の補助出力端子（補助ソース端子、ＩＧＢＴにおいては補助エミッタ端子）との間に接続された抵抗１５６と、を備えている。なお、他方のスイッチング素子１２６の補助ソース端子は、抵抗１５６を介さずにコンデンサ１５１，１５２同士の接続点に接続されている。
【００２６】
下アーム側のゲート駆動回路１６０も、上アーム側のゲート駆動回路１５０と同様に構成されており、駆動信号Ｓ０２がベース端子に入力される相補型のトランジスタ１６３，１６４と、これらの直列回路の両端に接続されたコンデンサ１６１，１６２の直列回路と、トランジスタ１６３，１６４の両エミッタ端子とスイッチング素子１３６，１４６のゲート端子との間に接続された抵抗１６５と、コンデンサ１６１，１６２同士の接続点とスイッチング素子１３６の補助ソース端子との間に接続された抵抗１６６と、を備えている。なお、他方のスイッチング素子１４６の補助ソース端子は、抵抗１６６を介さずにコンデンサ１６１，１６２同士の接続点に接続されている。
【００２７】
次に、この実施形態の動作を説明する。
まず、スイッチング素子１１６，１３６の補助ソース端子に接続された抵抗１５６，１６６は、スイッチング素子１１６，１３６のゲート電流を制限するほか、以下に述べるように、主回路電流が補助ソース端子を介してゲート線に回り込むのを抑制する作用を果たす。
【００２８】
例えば、スイッチング素子１１６，１２６を流れる主回路電流の経路は、本来のソース端子→出力端子という経路以外に、自己のソース端子→自己の補助ソース端子→ゲート線→他方の補助ソース端子→出力端子という経路があり、スイッチング素子１１６，１２６のゲート線には、インピーダンス比に従って主回路電流が回り込む。従って、スイッチング素子１１６の補助ソース端子に抵抗１５６を接続することで、上記の回り込み電流を低減することができる。
下アーム側のゲート駆動回路１６０に設けられた抵抗１６６の作用も、上記の抵抗１５６の作用と同様である。
【００２９】
次に、例えば上アームのスイッチング素子１１６，１２６のオン・オフ時の動作は、以下のとおりである。
スイッチング素子１１６，１２６のターンオン時には、下アームのスイッチング素子の寄生ダイオードの容量（寄生容量）を充電する電流によるｄｉ／ｄｔと、スイッチング素子１１６及び直流電源１０１を含む回路の一巡インダクタンス、または、スイッチング素子１２６及び直流電源１０１を含む回路の一巡インダクタンスとの積により、いわゆるリカバリサージが発生する。
【００３０】
この時、直流電源１０１から遠いスイッチング素子１２６はスイッチング速度そのものは高速であるが、大きな一巡インダクタンスにより主回路電流の増大が抑制されてｄｉ／ｄｔが小さくなるので、下アーム側の素子に発生するリカバリサージ電圧は小さくなる。
また、直流電源１０１に近いスイッチング素子１１６を含む回路では、一巡インダクタンスが小さいと共に、補助ソース端子側に抵抗１５６が接続されているためスイッチングが遅く、主回路電流の増大が抑制されるため、前記同様にｄｉ／ｄｔが小さくなって下アーム側の素子に発生するリカバリサージ電圧が小さくなる。
【００３１】
これにより、スイッチング素子１１６及び直流電源１０１を含む回路と、スイッチング素子１２６及び直流電源１０１を含む回路との間で一巡インダクタンスが異なるにも関わらず、それぞれの下アーム側で発生するリカバリサージ電圧を同等のレベルに調整することができる。
【００３２】
一方、スイッチング素子１１６，１２６のターンオフ時には、遮断電流によるｄｉ／ｄｔと、スイッチング素子１１６及び直流電源１０１を含む回路の一巡インダクタンス、または、スイッチング素子１２６及び直流電源１０１を含む回路の一巡インダクタンスとの積により、サージが発生する。
この時、直流電源１０１から遠いスイッチング素子１２６を含む回路では、一巡インダクタンスは大きいものの、速いタイミングでターンオフが開始されるため遮断電流値は小さい。従って、ｄｉ／ｄｔが小さくなり、サージ電圧が抑制される。
また、直流電源１０１に近いスイッチング素子１１６を含む回路では、補助ソース端子側に抵抗１５６が接続されているのでスイッチングタイミングが遅く、遮断電流値が大きくなってｄｉ／ｄｔが大きくなるものの、一巡インダクタンスが小さいことによりサージ電圧が抑制される。
【００３３】
上記のように、スイッチング素子１１６及び直流電源１０１を含む回路と、スイッチング素子１２６及び直流電源１０１を含む回路との一巡インダクタンスに差があるにも関わらず、スイッチング素子１１６，１２６によるターンオフサージ電圧を同等のレベルに調整することができる。
【００３４】
図示されていないが、各アームを構成するスイッチング素子の並列接続数が３以上である場合にも、本発明は適用可能である。この場合には、スイッチング素子の補助ソース端子に接続される抵抗の抵抗値を、直流電源１０１に近いほど大きくなるように設定すれば良い。
また、本発明は、ゲート駆動回路や主回路スイッチング素子のモジュール構成に関わらず適用可能である。
【００３５】
更に、本発明は、図１のように、並列接続されたスイッチング素子１１６，１２６及び同１３６，１４６を、それぞれ単一のゲート駆動回路１５０，１６０により駆動する場合だけでなく、各スイッチング素子を個別のゲート駆動回路により駆動する場合にも適用することができる。
【００３６】
図２は、このような観点に基づく本発明の第２実施形態を示すものであり、その構成は、図３の従来技術から短絡線１９５，１９６を除去した回路に相当しているため、各部の参照符号には図３と同じ符号を付してある。
【００３７】
但し、一巡インダクタンスが小さい側のスイッチング素子１１６，１３６に対するゲート駆動回路１１０，１３０のゲート抵抗１１５，１３５を、一巡インダクタンスが大きい側のスイッチング素子１２６，１４６に対するゲート駆動回路１２０，１４０のゲート抵抗１２５，１４５よりもそれぞれ大きい値に設定してスイッチング速度を遅くすることが必要である。これにより、第１実施形態と同様に、スイッチング素子のオン・オフ時におけるサージ電圧のばらつきを抑制することができる。
【産業上の利用可能性】
【００３８】
本発明は、ＭＯＳＦＥＴやＩＧＢＴ等、電圧駆動型の各種半導体スイッチング素子のゲート駆動回路として利用することができる。
【符号の説明】
【００３９】
１０１：直流電源
１１６，１２６，１３６，１４６：半導体スイッチング素子
１１０，１２０，１３０，１４０，１５０，１６０：ゲート駆動回路
１１１，１１２，１２１，１２２，１３１，１３２，１４１，１４２，１５１，１５２，１６１，１６２：コンデンサ
１１３，１１４，１２３，１２４，１３３，１３４，１４３，１４４，１５３，１５４，１６３，１６４：トランジスタ
１１５，１２５，１３５，１４５，１５５，１５６，１６５，１６６：抵抗
１７０，１８０：上下アーム部
１１７，１２７，１３７，１４７，１９１，１９２，１９３，１９４：配線インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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