(57)【要約】      （修正有）【課題】消費電力を抑制することのできる集積回路および電子機器を提供する。【解決手段】第１配線１３５１に接続された第１端子と第２配線１３３１に接続された第２端子とを有する第１スイッチ素子１０１１と、第１配線に接続された第３端子と第３配線１３３２に接続された第４端子を有する第２スイッチ素子１０１２と、ソースおよびドレインの一方が第１配線に接続された第１トランジスタ２０１と、第２制御端子Ｖｂｓｔ１に接続された第５端子と第２配線に接続された第６端子と第１制御端子Ｗｅに接続された第７端子と第８端子と、を有する。第１制御端子からの第１制御信号に応じて第５および第６端子のうちの一方と第８端子を接続する選択回路２７１と、第８端子に接続された第９端子と第１配線に接続される第１０端子と出力端子に接続される第１１端子とを有する論理回路２３１とを備えている。【選択図】図１１
2018037783.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線と交差する第２および第３配線と、
前記第２配線に接続された第１入力端子と、
前記第３配線に接続された第２入力端子と、
第１制御端子と、
第２制御端子と、
出力端子と、
前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続された第１端子と、前記第２配線に接続された第２端子とを有する第１スイッチ素子と、
前記第１配線と前記第３配線との交差領域に設けられ、前記第１配線に接続された第３端子と、前記第３配線に接続された第４端子とを有する第２スイッチ素子と、
ソースおよびドレインの一方が前記第１配線に接続された第１トランジスタと、
前記第２制御端子に接続された第５端子と、前記第２配線に接続された第６端子と、前記第１制御端子に接続された第７端子と、第８端子と、を有し、前記第１制御端子からの第１制御信号に応じて前記第５および第６端子のうちの一方と前記第８端子を接続する選択回路と、
前記第８端子に接続された第９端子と、前記第１配線に接続される第１０端子と、前記出力端子に接続される第１１端子と、を有する論理回路と、
を備えた集積回路。
【請求項２】
第１配線と、
前記第１配線と交差する第２および第３配線と、
前記第２配線に接続された第１入力端子と、
前記第３配線に接続された第２入力端子と、
第１制御端子と、
出力端子と、
前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続された第１端子と、前記第２配線に接続された第２端子とを有する第１スイッチ素子と、
前記第１配線と前記第３配線との交差領域に設けられ、前記第１配線に接続された第３端子と、前記第３配線に接続された第４端子とを有する第２スイッチ素子と、
ソースおよびドレインの一方が前記第１配線に接続された第１トランジスタと、
前記第２配線に接続された第５端子と、前記第１配線に接続された第６端子と、前記出力端子に電気的に接続された第７端子と、を有し、前記第１制御端子からの第１制御信号に応じて前記第５および第６端子のうちの一方と前記第７端子を接続する選択回路と、
を備えた集積回路。
【請求項３】
第１配線と、
前記第１配線と交差する第２および第３配線と、
前記第２配線に接続された第１入力端子と、
前記第３配線に接続された第２入力端子と、
第１制御端子と、
出力端子と、
前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続された第１端子と、前記第２配線に接続された第２端子とを有する第１スイッチ素子と、
前記第１配線と前記第３配線との交差領域に設けられ、前記第１配線に接続された第３端子と、前記第３配線に接続された第４端子とを有する第２スイッチ素子と、
ソースおよびドレインの一方が前記第１配線に接続された第１トランジスタと、
前記第１制御端子に接続された第５端子と、前記第１配線に接続された第６端子と、前記出力端子に電気的に接続された第７端子と、を有する論理回路と、
を備えた集積回路。
【請求項４】
ソースおよびドレインの一方が前記第２配線に接続された第２トランジスタと、
ソースおよびドレインの一方が前記第３配線に接続された第３トランジスタと、
を更に備えた請求項１乃至３のいずれかに記載の集積回路。
【請求項５】
前記第１トランジスタのゲートに接続された第１ドライバと、
前記第１トランジスタのソースおよびドレインの他方に接続され電源を供給する第１電源回路と、
前記第２および第３トランジスタのそれぞれのゲートに接続された第２ドライバと、
前記第２および第３トランジスタのそれぞれのソースおよびドレインの他方に接続され、前記ソースおよびドレインの他方に電源を供給する第２電源回路と、
を備えた請求項４記載の集積回路。
【請求項６】
前記第１入力端子に電気的に接続された入力端子と、前記第２配線に電気的に接続された出力端子と、を有する第１インバータと、
前記第２入力端子に電気的に接続された入力端子と、前記第３配線に電気的に接続された出力端子と、を有する第２インバータと、
前記第１インバータの入力端子と前記第１入力端子との間に配置された第１トランスファゲートと、
前記第２インバータの入力端子と前記第２入力端子との間に配置された第２トランスファゲートと、
前記第２配線を選択する信号を受ける入力端子と、前記第１インバータの入力端子に接続された出力端子を有し、第２制御信号に応じて動作する第３インバータと、
前記第３配線を選択する信号を受ける入力端子と、前記第２インバータの入力端子に接続された出力端子を有し、前記第２制御信号に応じて動作する第４インバータと、
を備えた請求項１乃至３のいずれかに記載の集積回路。
【請求項７】
前記第１トランジスタのゲートに接続された第１ドライバと、
前記第１トランジスタのソースおよびドレインの他方に接続され電源を供給する第１電源回路と、
前記第３および第４インバータの入力端子に接続された第２ドライバと、
を備えた請求項６記載の集積回路。
【請求項８】
前記論理回路はＮＡＮＤゲートである請求項１乃至７のいずれかに記載の集積回路。
【請求項９】
前記第１および第２スイッチ素子は、抵抗変化素子またはアンチヒューズ素子である請求項１乃至７のいずれかに記載の集積回路。
【請求項１０】
請求項１乃至９のいずれかに記載の集積回路と、
プログラムを記憶するメモリと、
前記メモリに記憶されたプログラムにしたがって、前記集積回路に対して処理を実行するプロセッサと、
を備えた電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路および電子機器に関する。
【背景技術】
【０００２】
ＦＰＧＡ(Field Programmable Gate Array)は任意の論理機能を実現することができる集積回路である。ＦＰＧＡは、任意の論理演算を行う論理ブロック(ＬＢ（Logic Block)）と、論理ブロック間の配線の接続を切り替えるスイッチブロック（ＳＢ(Switches Block)）とを有している。論理ブロックは少なくとも１つのルックアップテーブル回路（以下、ＬＵＴ(Look Up Table)回路とも云う）を有し、このＬＵＴ回路は入力に応じてメモリに記憶された値を出力する。このメモリを書き換えることで、ＬＵＴ回路に配線の切り替え機能を実装することができる。
【０００３】
スイッチブロックは配線間の接続の切り替えを行い、機能としてはマルチプレクサ回路（以下、ＭＵＸ回路とも云う）である。ＭＵＸ回路は入力端子のうちの１つの入力端子を選択して出力端子に接続する機能を持つ。スイッチブロックは、少なくとも１つのＭＵＸ回路を有する。全ての入力端子が全ての出力端子に接続可能であるスイッチブロックは、クロスポイント型スイッチブロックと呼ばれる。
【０００４】
このクロスポイント型スイッチブロックは、後述するように、トランジスタのゲートリークによる消費電力が大きいという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第９，２６４，０４４号明細書
【特許文献２】特開平３−１５７０１７号公報
【特許文献３】国際公開第９７／４７０８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、消費電力を抑制することのできる集積回路および電子機器を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による集積回路は、第１配線と、前記第１配線と交差する第２および第３配線と、前記第２配線に接続された第１入力端子と、前記第３配線に接続された第２入力端子と、第１制御端子と、第２制御端子と、出力端子と、前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続された第１端子と、前記第２配線に接続された第２端子とを有する第１スイッチ素子と、前記第１配線と前記第３配線との交差領域に設けられ、前記第１配線に接続された第３端子と、前記第３配線に接続された第４端子とを有する第２スイッチ素子と、ソースおよびドレインの一方が前記第１配線に接続された第１トランジスタと、前記第２制御端子に接続された第５端子と、前記第２配線に接続された第６端子と、前記第１制御端子に接続された第７端子と、第８端子と、を有し、前記第１制御端子からの第１制御信号に応じて前記第５および第６端子のうちの一方と前記第８端子を接続する選択回路と、前記第８端子に接続された第９端子と、前記第１配線に接続される第１０端子と、前記出力端子に接続される第１１端子と、を有する論理回路と、を備えている。
【図面の簡単な説明】
【０００８】
【図１】ＦＰＧＡの構成を示すブロック図。
【図２】論理ブロックの構成の一例を示すブロック図。
【図３Ａ】ハードマクロの一例を示す図。
【図３Ｂ】ハードマクロの他の例を示す図。
【図４】ＭＵＸを備えたスイッチブロックの一例を示す図。
【図５】クロスポイント型スイッチブロックの一例を示す図。
【図６】２端子スイッチ素子を用いたクロスポイント型スイッチブロックの一具体例を示す図。
【図７】図６に示すスイッチブロックの書き込みの一例を説明する図。
【図８】図６に示すスイッチブロックの一例を示す図。
【図９】第１実施形態の集積回路を示す回路図。
【図１０】ＮＡＮＤゲートの一具体例を示す回路図。
【図１１】第２実施形態の集積回路を示す回路図。
【図１２】第２実施形態において、書き込み時、動作時、およびテスト時における各端子に印加される信号を示す図。
【図１３】書き込み回路を含む第２実施形態の集積回路を示す回路図。
【図１４】第２実施形態におけるテストを説明する図。
【図１５】第２実施形態におけるテストを説明する図。
【図１６】第２実施形態におけるテストを説明する図。
【図１７】第２実施形態の第１変形例による集積回路を示す回路図。
【図１８】第２実施形態の第２変形例による集積回路を示す回路図。
【図１９】第２実施形態の第３変形例による集積回路を示す回路図。
【図２０】第２実施形態の第３変形例において、書き込み時、動作時、およびテスト時における各端子に印加される信号を示す図。
【図２１】書き込み回路を含む第２実施形態の第３変形例の集積回路を示す回路図。
【図２２】第３実施形態による電子機器を示すブロック図。
【発明を実施するための形態】
【０００９】
発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１０】
まず、一般的なＦＰＧＡの構成について説明する。図１に示すように、一般に、ＦＰＧＡ１００は、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。
【００１１】
また、各スイッチブロック１３０は、論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はそれぞれのコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
【００１２】
論理ブロック１２０は、図２に示すように、ルックアップテーブル回路１２２（以下、ＬＵＴ回路１２２ともいう）と、メモリ１２４と、を有し、これらＬＵＴ回路１２２は入力に応じて上記メモリ１２４に記憶された情報を出力する。このメモリ１２４に記憶された情報を書き換えることで、ＬＵＴ回路１２２に任意の機能を実装することができる。
【００１３】
その他に、論理ブロック１２０は、フリップフロップ回路１２６ａ，１２６ｂと、ハードマクロ１２８と、を含むこともある。フリップフロップ回路１２６ａはＬＵＴ回路１２２の出力端子に接続され、フリップフロップ回路１２６ｂは論理ブロック１２０の入力端子に直接接続される。ここで、ハードマクロ１２８とは、予め設計された回路群のことである。例えば、図３Ａに示すように、ハードマクロ１２８の一例として、ＡＮＤゲート１２９ａと、ＸＯＲゲート１２９ｂとで構成された半加算器１２８ａが挙げられる。また他の例として、半加算器１２８ａ、１２８ｂ、ＯＲゲート１２９ｃとで構成された全加算器１２８ｂが挙げられる。
【００１４】
スイッチブロック１３０は、複数のマルチプレクサ回路（以下、ＭＵＸ回路ともいう）を含む。スイッチブロック１３０の一例を図４に示す。このスイッチブロック１３０は、２個のＭＵＸ回路１３１ａ、１３１ｂを有し、これらのＭＵＸ回路１３１ａ、１３１ｂはそれぞれ、複数の配線１３３１〜１３３１０に接続された複数の入力端子のうち１つの入力端子を選択し、この選択した入力端子を配線１３５１，１３５２に接続された出力端子にそれぞれ接続する機能を持つ。このように、スイッチブロック１３０は出力端子を複数有する。
【００１５】
他の例のスイッチブロック１３０を図５に示す。この図５に示すスイッチブロック１３０は、マトリクス状に配列されたスイッチ回路１４０を有し、同一行に配置されたスイッチ回路１４０は１つの出力配線に接続される。例えば、図５において、上から第２ｉ−１（ｉ＝１，・・・，６）行に配列された複数のスイッチ回路１４０は、左に向かって信号が出力される行配線１３５２ｉ−１に接続され、第２ｉ行に配列された複数のスイッチ回路１４０は、右に向かって信号が出力される行配線１３５２ｉに接続される。また、左から第２ｊ−１（ｊ＝１，・・・，５）に配置されたスイッチ回路１４０は、列配線１３３２ｊ−１に接続され、第２ｊ列に配置されたスイッチ回路１４０は、列配線１３３２ｊに接続される。すなわち、スイッチ回路１４０は、配線１３３１〜１３３１０と、行配線１３５１〜１３５１２との交差領域に設けられる。各スイッチ回路１４０は、列配線１３３１〜１３３１０のうちの対応する一つの配線と、行配線１３５１〜１３５１２のうちの対応する一つの配線との接続の有無を決定する。なお、例えば、上から第１行に配列されたスイッチ回路１４０と、第２行に配列されたスイッチ１回路４０は、図４に示すＭＵＸ回路１３１ａ、１３１ｂと同じ機能を有する。
【００１６】
このように、図５に示すスイッチブロック１３０は、全ての入力が全ての出力に任意に接続可能である。このように配線と配線との交差領域に配置され、スイッチ回路を有し、全ての入力が全ての出力に任意に接続可能であるスイッチブロックをクロスポイント型スイッチブロックと呼ぶ。
【００１７】
また、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)トランジスタを用いたＭＵＸ回路も知られている。しかし、このＭＵＸ回路は、入力数の増加に対する面積増加が大きいため、全てのスイッチブロックへの入力を、ＭＵＸ回路を介して入力せず、間引いて入力するアーキテクチャを採用している場合もある。
【００１８】
２端子スイッチ素子として、例えば抵抗変化素子またはアンチヒューズ素子を用いることで、面積の増加を抑えることが可能になる。抵抗変化素子としては、例えばＭＴＪ(Magnetic Tunnel Junction)素子、酸化還元型抵抗変化素子、イオン伝導型抵抗変化素子、または相変化素子などが挙げられる。また、アンチヒューズ素子として、例えばゲート酸化膜破壊型トランジスタなどのＯＴＰ(One Time Programmable)素子が挙げられる。
【００１９】
２端子スイッチ素子をスイッチ回路として用いたクロスポイント型スイッチブロックの一具体例を図６に示す。このスイッチブロック１３０は、２端子スイッチ素子１０ｉｊ（ｉ、ｊ＝１，２，３，４）と、ｐチャネルトランジスタ２０１〜２０４と、インバータ２２１〜２２４と、インバータ２４１〜２４４と、ｎチャネルトランジスタ２５１〜２５４と、ｎチャネルトランジスタ２６１〜２６４と、インバータ２４ｊ（ｊ＝１，２，３，４）に入力する入力端子Ｉｎｊと、インバータ２２ｉ（ｉ＝１，２，３，４）から出力される出力端子Ｏｕｔｉと、を有する。
【００２０】
入力端子Ｉｎｊ（ｊ＝１，２，３，４）はインバータ２４ｊおよびトランジスタ２５ｊを介して列配線１３３ｊに接続される。出力端子Ｏｕｔｉ（ｉ＝１，２）はインバータ２２ｉを介して行配線１３５ｉに接続される。
【００２１】
また、２端子スイッチ素子１０ｉｊ（ｉ、ｊ＝１，２，３，４）は、列配線１３３ｊと行配線１３５ｉとの交差領域に設けられ、２つの端子のうちの一方の端子が列配線１３３ｊに接続され、他方の端子が行配線１３５ｉに接続される。
【００２２】
トランジスタ２０ｉ（ｉ＝１，２，３，４）は、ソースおよびドレインの一方が行配線１３５ｉに接続され、他方に信号ＶＲｉが印加され、ゲートに行選択信号Ｒｓｅｌｅｃｔｉを受ける。トランジスタ２５ｊ（ｊ＝１，２，３，４）は、ゲートに信号Ｖｂｓｔ１を受ける。トランジスタ２６ｊ（ｊ＝１，２，３，４）は、ソースおよびドレインの一方が列配線１３３ｊに接続され、他方が信号ＶＣｊに接続され、ゲートに列選択信号Ｃｓｅｌｅｃｔｊを受ける。
【００２３】
このように構成されたスイッチブロックの書き込みの例について図７を参照して説明する。この書き込みは、スイッチ素子１０１１に書き込みを行う場合の例である。行選択信号Ｒｓｅｌｅｃｔ１にトランジスタ２０１がオン状態になる電圧、例えばＶｓｓを与え、列選択信号Ｃｓｅｌｅｃｔ１にトランジスタ２６１がオン状態になる電圧、例えばＶｄｄを与える。続いて、オン状態になっているトランジスタ２０１のソースに書き込み電圧ＶＲ１を与え、オン状態になっているトランジスタ２６１のソースに電圧ＶＣ１を与える。この電圧ＶＣ１は、スイッチ素子１０１１の両端子間に印加される電圧（＝ＶＲ１−ＶＣ１）がスイッチ素子１０１１に書き込みを行うための閾値電圧より大きくなる電圧である。すなわち、
閾値電圧＜ＶＲ１−ＶＣ１
となる。これにより、スイッチ素子１０１１への書き込みを行うことができる。それ以外のスイッチ素子の両端子には書き込み防止電圧Ｖｉｎｈｉｂｉｔを与え、書き込みを行う以外のスイッチ素子への誤書込みを防止する。ここで、書き込み防止電圧Ｖｉｎｈｉｂｉｔは、
閾値電圧＞ＶＲ１−Ｖｉｎｈｉｂｉｔ、かつ、
閾値電圧＞Ｖｉｎｈｉｂｉｔ−ＶＣ１
を満たす。
【００２４】
なお、入力側のインバータ２４１〜２４４からはこれらの電圧がリークしてしまうため、トランジスタ２５１〜２５４が必要であり、書き込み時は、これらのトランジスタ２５１〜２５４をオフ状態としてインバータ２４１〜２４４から分離する。出力側のインバータ２２１〜２２４は、これらのインバータを構成するトランジスタのゲートが行配線１３５１〜１３５４に接続されているため、電圧がリークする心配はない。ただし、書き込み電圧ＶＲ１〜ＶＲ４が上記インバータを構成するトランジスタのゲート破壊電圧よりも高電圧であった場合、書き込み動作でインバータ２２１〜２２４が破壊されてしまう。
【００２５】
そこで、図８に示すように行配線１３５ｉ（ｉ＝１，２，３，４）とインバータ２２ｉとの間にカットオフトランジスタ２１ｉが設けられる。カットオフトランジスタ２１ｉ（ｉ＝１，２，３，４）は、ゲートに与えられた信号Ｖｂｓｔ２と、書き込み電圧ＶＲｉとの電位差がゲート破壊電圧より低ければ、カットオフトランジスタ２１ｉのゲートの破壊を防ぐことができる。更に、カットオフトランジスタ２１ｉ（ｉ＝１，２，３，４）の閾値電圧をＶｔｈとすると、インバータ２２ｉには
Ｖｂｓｔ２-Ｖｔｈ
までしか電圧が印加されないため、Ｖｂｓｔ２がインバータ２２ｉ（ｉ＝１，２，３，４）を構成するトランジスタのゲート破壊電圧より低ければ、インバータ２２ｉ（ｉ＝１，２，３，４）の破壊も防ぐことができる。
【００２６】
この２端子スイッチ素子周辺の回路構成に関しては知られている。この回路構成には２つの問題点がある。１つはカットオフトランジスタの消費電力である。カットオフトランジスタはｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳともいう）である必要がある。これは、ｐチャンネルＭＯＳＦＥＴ（以下ｐＭＯＳとも云う）においては、ソース／ドレインと基板が順方向ダイオードであるため、書き込み時に基板電圧以上の電圧がソース／ドレインに印加されると基板方向で電流が流れ、書き込み電圧が低下してしまうため、ｐＭＯＳは用いることができない。しかし、ｎＭＯＳにおいては、ゲート電圧−Ｖｔｈまでしか電圧を伝搬できない。このため、動作速度の劣化とインバータの貫通リークを防ぐために、カットオフトランジスタのゲートには通常の動作電圧Ｖｄｄよりも高い電圧をかけなければならない。これにより、ゲートとソース／ドレインとの間およびゲートと基板との間に印加される高電圧が、ゲートリーク電流を増大させる。
【００２７】
２つ目はクロスポイント型スイッチブロック周辺の回路のテストが困難ということである。特に上述したアンチヒューズ型素子を用いた場合、ユーザーが書き込むまでは周辺のＣＭＯＳ回路の動作は確認できない。また、抵抗変化メモリを用いた場合であっても、既存のＦＰＧＡで使用されているＳＲＡＭメモリに比較すれば書き込み／消去の動作速度はかなり遅いことが予想され、チップテストの時間コストを増大させる可能性がある。
【００２８】
そこで、本発明者達は、鋭意研究に勤めた結果、リーク電流を抑制し、低消費電力が可能な集積回路を得ることができた。この集積回路を以下に実施形態として説明する。
【００２９】
（第１実施形態）
第１実施形態による集積回路を図９に示す。この第１実施形態の集積回路は、例えば、ＦＰＧＡに用いられるスイッチブロック１３０を含む。このスイッチブロック１３０は、図８に示すスイッチブロック１３０において、カットオフトランジスタ２１１〜２１４およびインバータ２２１〜２２４の代わりに論理回路２３１〜２３４を設けた構成を有している。以下の実施形態では、論理回路２３１〜２３４としては、例えばＮＡＮＤゲートが用いられる。しかし、ＡＮＤゲート等を用いてもよい。
【００３０】
このように構成された第１実施形態のスイッチブロック１３０は、２端子スイッチ素子１０ｉｊ（ｉ、ｊ＝１，２，３，４）と、ｐチャネルトランジスタ２０１〜２０４と、ＮＡＮＤゲート２３１〜２３４と、インバータ２４１〜２４４と、ｎチャネルトランジスタ２５１〜２５４と、ｎチャネルトランジスタ２６１〜２６４と、インバータ２４ｊ（ｊ＝１，２，３，４）に入力する入力端子Ｉｎｊと、ＮＡＮＤゲート２３ｉ（ｉ＝１，２，３，４）から出力される出力端子Ｏｕｔｉと、を有する。
【００３１】
ＮＡＮＤゲート２３ｉ（ｉ＝１，２，３，４）は、２つの入力端子のうちの一方の入力端子が書き込みイネーブル信号Ｗｅを受け、他方の入力端子が行配線１３５ｉに接続される（図９および図１０の左側参照）。このＮＡＮＤゲート２３ｉ（ｉ＝１，２，３，４）は、図１０の右側に示すように、直列に接続されたｐチャネルトランジスタ２３ａ、ｎチャネルトランジスタ２３ｂ、２３ｃと、ｐチャネルトランジスタ２３ｄと、を備えている。トランジスタ２３ｃのゲートとトランジスタ２３ｄのゲートは、書き込みイネーブル信号Ｗｅを受け、トランジスタ２３ａのゲートとトランジスタ２３ｂのゲートは、行配線１３５ｉから書き込み電圧Ｖｗｒｉｔｅを受ける。トランジスタ２３ｄのドレインは、トランジスタ２３ａのドレインに接続される。
【００３２】
このように構成されたＮＡＮＤゲート２３ｉ（ｉ＝１，２，３，４）において、書き込みイネーブル信号ＷｅがＬｏｗレベル（“０”レベル）のとき、電源電圧Ｖｄｄより大きな電圧である書き込み電圧Ｖｗｒｉｔｅがゲートに印加されるトランジスタ２３ａ、２３ｂの共通接続ノードに、トランジスタ２３ｄを介して電圧、例えば電源電圧Ｖｄｄが印加される。トランジスタ２３ｂは書き込み電圧Ｖｗｒｉｔｅによってオンしてチャネルが形成されるため、トランジスタ２３ｂのソースおよびドレインは同電位となる。トランジスタ２３ａのソースには常に電源Ｖｄｄが供給されており、基板電位も電源Ｖｄｄが供給されている。これにより、書き込み電圧Ｖｗｒｉｔｅがゲートに印加されるトランジスタ２３ｂとトランジスタ２３ａのゲート酸化膜は上述した印加電圧により書き込みに必要な電位差を下回ることになり、破壊を防ぐことができる。動作時は書き込みイネーブル信号ＷｅをＨｉｇｈレベル（“１”レベル）にすることで、ＮＡＮＤゲート２３ｉ（ｉ＝１，２，３，４）はインバータ動作する。
【００３３】
以上説明したことから、トランジスタ２３ａ、２３ｂにおいては、ゲートリークが発生するのを抑制することが可能となり、消費電力を増加させることなく、高電圧からトランジスタ２３ａ、２３ｂを保護することができる。すなわち、第１実施形態の集積回路においては、消費電力を抑制することができる。
【００３４】
（第２実施形態）
第２実施形態による集積回路を図１１に示す。この第２実施形態の集積回路は、図９に示す第１実施形態の集積回路１３０において、テスト回路２７１〜２７４を新たに設けた構成を有している。テスト回路２７ｉ（ｉ＝１，２，３，４）は、マルチプレクサ（選択回路）であって、２つの入力端子のうちの一方の入力端子が信号Ｖｂｓｔ１を受け、他方の入力端子が例えば配線１３３ｉに接続され、出力端子がＮＡＮＤゲート２３ｉの２つの入力端子のうちの一つに接続される。なお、テスト回路２７ｉ（ｉ＝１，２，３，４）の上記他方の入力端子は、列配線１３３ｉ以外の他の３個の列配線１３３２〜１３３４のうちの１つの配線に接続されてもよい。この場合、テスト回路２７１〜２７４の上記他方の入力端子は、列配線１３３１〜１３３４のうちの互いに異なる配線に接続される。そして、テスト回路２７ｉ（ｉ＝１，２，３，４）は、書き込みイネーブル信号Ｗｅに基づいて、２つの入力端子のうちの１つの入力端子を選択し、この選択した入力端子を出力端子に接続する。このため、テスト回路２７ｉ（ｉ＝１，２，３，４）を設けることにより、上記他方の入力端子と、この入力端子に接続された配線、例えば列配線１３３ｉとを接続する配線１３７ｉは、バイパスとなり、上記列配線１３３ｉに接続されたスイッチ素子を通過しない短絡線１３７ｉとなる。このようにテスト回路２７１〜２７４を設けることにより、スイッチ素子に書き込みが行われない状態でも、スイッチ素子の周辺回路のテストを行うことができる。
【００３５】
これらのテスト回路２７１〜２７４を備えた第２実施形態の集積回路における書き込み時、通常動作時、およびテスト時の動作について、図１２を参照して説明する。図１２は、書き込み時、動作時、およびテスト時における各端子に印加される信号を示す図である。
【００３６】
（書き込み）
まず書き込み時は、書き込みイネーブル信号ＷｅをＬｏｗ（０）とする。書き込み時なので信号Ｖｂｓｔ１もＬｏｗ（０）となる。行選択信号Ｒｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）を全てＬｏｗ（０）とし、列選択信号Ｃｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）を全てＨｉｇｈ（１）とし、書き込みを行うスイッチ素子が接続される行配線１３５ｉに与える信号ＶＲｉを書き込み電圧Ｖｗｒｉｔｅとし、他の行配線に与える信号ＶＲを書き込み防止電圧Ｖｉｎｈｉｂｉｔとし、書き込みを行うスイッチ素子が接続される列配線に与える信号ＶＣは電圧Ｖｓｓとし、他の列配線に与える信号ＶＣは書き込み防止電圧Ｖｉｎｈｉｂｉｔとする（図１２）。
【００３７】
これにより、テスト回路２７ｉ（ｉ＝１，２，３，４）はＮＡＮＤゲート２３ｉに信号Ｖｂｓｔ１すなわち信号「０」を送り、図１０に示す第１実施形態で説明した回路保護状態となる。ここで、書き込み時は入力端子Ｉｎ１〜Ｉｎ４からの信号を遮断しなければならず信号Ｖｂｓｔ１が０となるので、この信号Ｖｂｓｔ１を利用しているが、別の信号を用いてもよい。
【００３８】
（通常動作）
次に通常動作時は、信号Ｖｂｓｔ１をＨｉｇｈ（１）とし、書き込みイネーブル信号ＷｅをＬｏｗ（０）とする。行選択信号Ｒｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）を全てＨｉｇｈ（１）とし、列選択信号Ｃｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）を全てＬｏｗ（０）とし、信号ＶＲ１〜ＶＲ４を電源電圧Ｖｄｄとし、信号ＶＣ１〜ＶＣ４を電圧Ｖｓｓとする（図１２）。
【００３９】
これにより、テスト回路２７ｉ（ｉ＝１，２，３，４）はＮＡＮＤゲート２３ｉに信号Ｖｂｓｔ１すなわち信号「１」を送り、ＮＡＮＤゲート２３ｉが配線１３５ｉからの信号を出力するようにする。すなわち、ＮＡＮＤゲート２３１〜２３４は、図１０に示す第１実施形態で説明したインバータ動作状態となり、入力端子Ｉｎ１〜Ｉｎ４からの信号がスイッチ素子を介してＮＡＮＤゲート２３１〜２３４に入力される。
【００４０】
（テスト）
テスト時は、書き込みイネーブル信号ＷｅをＨｉｇｈ（１）とし、信号Ｖｂｓｔ１をＨｉｇｈ（１）とし、行選択信号Ｒｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）は全てＬｏｗ（０）とし、列選択信号Ｃｓｅｌｅｃｔｉ（ｉ＝１，２，３，４）は全てＬｏｗ（０）とし、信号ＶＲ１〜ＶＲ４には電源電圧Ｖｄｄを印加し、信号ＶＣ１〜ＶＣ４には電圧Ｖｓｓを印加する（図１２）。
【００４１】
書き込みイネーブル信号ＷｅをＨｉｇｈ（１）としたことにより、テスト回路２７１〜２７４は、短絡線を選択する。そして、全ての行選択線Ｒｓｅｌｅｃｔ１〜Ｒｓｅｌｅｃｔ４をＬｏｗ（０）にし、全ての信号ＶＲ１〜ＶＲ４から電源Ｖｄｄすなわち信号「１」がＮＡＮＤゲート２３１〜２３４に供給されることでＮＡＮＤゲート２３１〜２３４が短絡線に対してインバータ動作するようになる。
【００４２】
以上により、スイッチ素子を書き込まずに入力端子Ｉｎ１〜Ｉｎ４からの信号を出力端子Ｏｕｔ１〜Ｏｕｔ４から出力することが可能となり、クロスポイント型スイッチブロック周辺の回路のテストを行うことができる。
【００４３】
次に、上記第２実施形態の集積回路において書き込み回路を含む構成を図１３に示す。図１３に示す集積回路は、図１１に示すスイッチブロック１３０と、行選択ドライバ２１０と、行書き込み電源選択回路（電源回路）２１２と、列選択ドライバ２２０と、列書き込み電源選択回路（電源回路）２２２と、を備えている。
【００４４】
行書き込み電源選択回路２１２はトランジスタ２０１〜２０４のゲートに接続され、選択信号に応じてトランジスタ２０１〜２０４のゲートの１つに書き込み電圧Ｖｗｒｉｔｅを与え、他のゲートに書き込み防止電圧Ｖｉｎｈｉｂｉｔを与える。
【００４５】
列書き込み電源選択回路２２２は、トランジスタ２６１〜２６４のゲートに接続され、選択信号に応じてトランジスタ２６１〜２６４のゲートの１つにＶｓｓを、残りゲートに書き込み防止電圧Ｖｉｎｈｉｂｉｔを与える。
【００４６】
行選択ドライバ２１０および列選択ドライバ２２０の出力は、スイッチ素子が、ＭＴＪ(Magnetic Tunnel Junction)素子、酸化還元型抵抗変化素子、イオン伝導型抵抗変化素子、相変化素子などの抵抗変化素子であれば、同一のスイッチブロック内はそれぞれ同電位の信号が入力される。すなわち、書き込みを行いたいスイッチブロックの行選択ドライバ２１０の出力は全てＬｏｗ（０）、列選択ドライバ２２０の出力は全てＨｉｇｈ（１）となり、書き込みを行わないスイッチブロックの行選択ドライバの出力は全てＨｉｇｈ（１）、列選択ドライバの出力は全てＬｏｗ（０）となる。これらの切り替えは選択信号に応じて行われる。
【００４７】
実際のテストの例について図１４乃至図１６を参照して説明する。スイッチブロック１３０は複数の入出力端子を有している。例えば図１４に示すように、スイッチブロック１３０は、複数の入力端子ＩｎＷ１、ＩｎＥ１、ＩｎＮ１、ＩｎＳ１と、複数の出力端子ＯｕｔＷ１、ＯｕｔＥ１、ＯｕｔＮ１、ＯｕｔＳ１と、を有している。それぞれの入出力端子は他のスイッチブロックの入出力端子と接続される。なお、図１４においては、説明を簡単にするため、図１３に示すトランジスタ２０１〜２０４およびトランジスタ２５１〜２５４を省略している。
【００４８】
このような入出力端子に対して、図１５に示すように信号がパスする。例えば、信号が入力端子ＩｎＷ１を介してインバータ２４２に入力すると、矢印に示すように、列配線１３３２、配線１３７２、テスト回路２７２、ＮＡＮＤゲート２３２を介して信号が出力端子ＯｕｔＥ１から出力される。この信号を受けた別の第２スイッチブロックがまた別の第３スイッチブロックに信号をパスすることを繰り返す。これを図１６に示すように、観測可能なパッド６０ａ、６０ｂ、６０ｃ、６０ｄ間で信号を観測し、その動作を確認することが可能となる。複数の配線に関しては、それぞれの配線に対してパッドを接続できない場合は、図１６に示すようにマルチプレクサ回路５０ａ、５０ｂ、５０ｃ、５０ｄによって切り替えを行う。
【００４９】
（第１変形例）
上述の場合は、スイッチブロックについて説明したが、スイッチブロックに接続されたロジックは、例えば図１７に示す第１変形例の集積回路のように、ルックアップテーブル回路１２２と、このルックアップテーブル回路１２２の出力端子に接続されたスキャン機能つきフリップフロップ１２６がある。この図１７に示す第１変形例の集積回路は、図１５に示す集積回路において、行配線１３５５〜１３５７と、短絡線１３７５〜１３７７と、テスト回路２７５〜２７７と、ＮＡＮＤゲート２３５〜２３７と、行配線１３５５〜１３５７と列配線１３３１〜１３３４との交差領域に設けられたスイッチ素子１０５１〜１０７４と、新たに設けた構成を有している。
【００５０】
短絡線１３７ｉ（ｉ＝５，６，７）は、一端が列配線１３３ｉに接続される。テスト回路２７ｉ（ｉ＝５，６，７）は、２つの入力端子の一方が図１３に信号Ｖｂｓｔ１を受け、他方の入力端子が短絡線１３７ｉの他端に接続され、出力端子がＮＡＮＤゲート２３ｉの２つの入力端子の一つに接続される。ＮＡＮＤゲート２３ｉ＋４（ｉ＝１，２，３）は、他方の入力端子が行配線１３５ｉ＋４に接続され、出力端子から信号ＬＵＴｉｎｉが出力される。
【００５１】
このように構成したことにより、スキャン機能付きフリップフロップ１２６を用いて、ルックアップテーブル回路１２２の動作を確認することができる。図１７に示す短絡線１３７ｉ（ｉ＝１，２，３，４，５，６，７）は列配線１３３ｉに接続されていたが、他の列配線に接続されていてもよい。この場合、短絡線１３７１〜１３７７は、互いに異なる列配線に接続される。
【００５２】
（第２変形例）
もし、スイッチ素子の書き込み電圧が周辺回路を破壊する電圧未満であれば、図１８に示す第２変形例の集積回路のように、ＮＡＮＤゲート２３１〜２３４の代わりにインバータ２２１〜２２４を用いても良い。
【００５３】
（第３変形例）
書き込み防止電圧Ｖｉｎｈｉｂｉｔとしてもし電源電圧を用いることが可能である場合、図１９に示す第３変形例の集積回路のように構成してもよい。この第３変形例の集積回路は、図１１に示す第２実施形態の集積回路において、トランジスタ２５１〜２５４およびトランジスタ２６１〜２６４を削除するとともに、トランスファゲート３２１〜３２４と、ｐチャネルトランジスタ３４１〜３４４と、インバータ３６１〜３６４と、を新たに設けた構成を有している。
【００５４】
トランスファゲート３２ｊ（ｊ＝１，２，３，４）は、入力端子Ｉｎｉとインバータ２４ｉの入力端子との間に配置される。トランジスタ３４ｊ（ｊ＝１，２，３，４）は、ゲートにイネーブル信号Ｗｅ２を受け、ソースに電源Ｖｄｄが接続される。インバータ３６ｊ（ｊ＝１，２，３，４）は、トランジスタ３４ｊのドレインからの信号に基づいて動作し、入力端子に列選択信号Ｃｓｅｌｅｃｔｊを受け、出力端子がインバータ２４ｊの入力端子に接続される。
【００５５】
このように構成された第３変形例の集積回路における書き込み時、通常動作時、およびテスト時の動作について、図２０を参照して説明する。図２０は、書き込み時、動作時、およびテスト時における各端子に印加される信号を示す図である。
【００５６】
（書き込み）
書き込み時は、まずイネーブル信号Ｗｅ１をＬｏｗ（０）、イネーブル信号Ｗｅ２をＬｏｗ（０）、行選択信号Ｒｓｅｌｅｃｔ１〜Ｒｓｅｌｅｃｔ４をＬｏｗ（０）、書き込みを行うスイッチ素子が接続される行配線１３５ｉに与える信号ＶＲｉを書き込み電圧Ｖｗｒｉｔｅとし、他の行配線に与える信号ＶＲを書き込み防止電圧Ｖｉｎｈｉｂｉｔとし、書き込みを行うスイッチ素子の列選択信号ＣｓｅｌｅｃｔはＬｏｗ（０）とし、他の列選択信号はＨｉｇｈ（１）とする（図２０）。
【００５７】
イネーブル信号Ｗｅ１をＬｏｗ（０）とすることで、テスト回路２７ｉ（ｉ＝１，２，３，４）はＮＡＮＤゲート２３ｉに信号Ｗｅ２すなわち信号「０」を送り、図１１に示す第２実施形態で説明した回路保護状態となる。
【００５８】
イネーブル信号Ｗｅ２は上述した図１１における信号Ｖｂｓｔ１と同様にＬｏｗ（０）となるためここでは兼用しているが、これは別信号を用いても良い。
【００５９】
（通常動作）
次に通常動作時は、イネーブル信号Ｗｅ１をＬｏｗ（０）、イネーブル信号Ｗｅ２をＨｉｇｈ（１）、全ての行選択信号Ｒｓｅｌｅｃｔ１〜Ｒｓｅｌｅｃｔ４をＨｉｇｈ（１）、全ての信号ＶＲ１〜ＶＲ４をＶｄｄ、全ての列選択信号Ｃｓｅｌｅｃｔ１〜Ｃｓｅｌｅｃｔ４をＶｓｓとする（図２０）。
【００６０】
イネーブル信号Ｗｅ２をＨｉｇｈ（１）とすることで、テスト回路２７ｉ（ｉ＝１，２，３，４）はＮＡＮＤゲート２３ｉに信号「０」を送り、ＮＡＮＤゲート２３ｉが配線１３５ｉからの信号を出力するようにする。すなわち、ＮＡＮＤゲート２３１〜２３４は、図１０に示す第１実施形態で説明したインバータ動作状態となり、入力端子Ｉｎ１〜Ｉｎ４からの信号がスイッチ素子を介してＮＡＮＤゲート２３１〜２３４に入力される。
【００６１】
また、書き込み信号を受けるインバータ３６ｊ（ｊ＝１，２，３，４）の電源側をトランジスタ３４ｊで遮断するため、列選択信号ＣｓｅｌｅｃｔｊがＬｏｗ（０）であればこのインバータ３６ｊはフローティング状態となり入力信号を妨げない。
【００６２】
（テスト）
テスト時は、イネーブル信号Ｗｅ１をＨｉｇｈ（１）、イネーブル信号Ｗｅ２をＨｉｇｈ（１）、全ての行選択信号Ｒｓｅｌｅｃｔ１〜Ｒｓｅｌｅｃｔ４をＬｏｗ（０）、全ての信号ＶＲ１〜ＶＲ４をＶｄｄ、全ての列選択信号Ｃｓｅｌｅｃｔ１〜Ｃｓｅｌｅｃｔ４をＶｓｓとする（図２０）。
【００６３】
イネーブル信号Ｗｅ１をＨｉｇｈ（１）にすることで短絡線１３７１〜１３７４が選択される。このとき、全ての行選択信号Ｒｓｅｌｅｃｔ１〜Ｒｓｅｌｅｃｔ４をＬｏｗ（０）にし、全ての信号ＶＲ１〜ＶＲ４から電源電圧Ｖｄｄすなわち信号「１」を供給する。これにより、図１１に示す第２実施形態と同様に、ＮＡＮＤゲート２３１〜２３４が短絡線１３７１〜１３７４に対してインバータ動作するようになる。
【００６４】
以上により、スイッチ素子を書き込まずに入力端子Ｉｎ１〜Ｉｎ４からの信号を出力端子Ｏｕｔ１〜Ｏｕｔ４から出力することが可能となり、クロスポイント型スイッチブロック周辺の回路のテストを行うことができる。
【００６５】
この第３変形例の集積回路において書き込み回路を含む構成を図２１に示す。図２１に示す集積回路は、図１９に示す集積回路と、行選択ドライバ２１０と、行書き込み電源選択回路２１２と、列選択ドライバ２２０と、を備えている。行選択ドライバ２１０は、トランジスタ２０１〜２０４のゲートに接続される。行書き込み電源選択回路２１２は、トランジスタ２０１〜２０４のソースに接続される。列選択ドライバ２２０は、インバータ３６１〜３６４の入力端子に接続され、列選択信号Ｃｓｅｌｅｃｔ１〜Ｃｓｅｌｅｃｔ４を出力する。
【００６６】
行書き込み電源選択回路２１２は選択信号に応じて出力端子のうち１つに書き込み電圧Ｖｗｒｉｔｅを、残り出力端子に書き込み防止電圧Ｖｉｎｈｉｂｉｔを与える。行選択ドライバ２１０および列選択ドライバ２２０の出力は、スイッチ素子１０１１〜１０４４が、ＭＴＪ(Magnetic Tunnel Junction)素子、酸化還元型抵抗変化素子、イオン伝導型抵抗変化素子、相変化素子などの抵抗変化素子であれば、同一のスイッチブロック内はそれぞれ同電位の信号が入力される。すなわち、書き込みを行いたいスイッチブロックの行選択ドライバの出力は全てＬｏｗ（０）、列選択ドライバ２２０の出力は全てＨｉｇｈ（１）となり、書き込みを行わないスイッチブロックの行選択ドライバ２１０の出力は全てＨｉｇｈ（１）、列選択ドライバ２２０の出力は全てＬｏｗ（０）となる。これらの切り替えは選択信号に応じて行われる。
【００６７】
一方、スイッチ素子がアンチヒューズ型である場合、誤った書き込みが行われる可能性が低いため、書き込み防止電圧Ｖｉｎｈｉｂｉｔを与えずフローティング状態とすることも考えられる。すなわち、行書込み電源選択回路２１２は全ての出力端子に書き込み電源を印加しておき、行選択ドライバ２１０にて、選択する行配線をＬｏｗ（０）、非選択の行配線をＨｉｇｈ（１）とする。書き込み防止電圧Ｖｉｎｈｉｂｉｔを使用しないことで、電源の種類が減ることにより、回路構成の単純化が可能となる。
【００６８】
以上説明したように、第２実施形態も第１実施形態と同様に、消費電力を抑制することができる。
【００６９】
（第３実施形態）
第３実施形態による電子機器を図２２に示す。この第３実施形態の電子機器は、第１および第２実施形態およびそれらの変形例のいずれかの集積回路を含む回路３００と、マイクロプロセッサ（以下、ＭＰＵ(Micro-Processing Unit)とも云う）３２０と、メモリ３４０と、インターフェイス（Ｉ／Ｆ）３６０とを備えており、これらの構成要素は、バス線３８０を介して接続されている。
【００７０】
ＭＰＵ３２０はプログラムに従い動作する。メモリ３４０は、ＭＰＵ３２０が動作するためのプログラムが予め記憶される。また、メモリ３４０はＭＰＵ３２０が動作する際のワークメモリとしても用いられる。Ｉ／Ｆ３６０は、ＭＰＵ３２０の制御に従い外部の機器と通信を行う。
【００７１】
この第３実施形態も第１および第２実施形態およびそれらの変形例と同様の効果を奏することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１０１１〜１０４４・・・２端子スイッチ素子、２０１〜２０４・・・トランジスタ、２１１〜２１４・・・カットオフトランジスタ、２２１〜２２４・・・インバータ、２３１〜２３４・・・ＮＡＮＤゲート（論理回路）、２４１〜２４４・・・インバータ、２５１〜２５４・・・トランジスタ、２６１〜２６４・・・トランジスタ、２７１〜２７７・・・テスト回路（マルチプレクサ）、５０ａ〜５０ｄ・・・マルチプレクサ回路、６０ａ〜６０ｄ・・・パッド、１００・・・ＦＰＧＡ、１１０・・・基本ブロック、１２０・・・論理ブロック、１２２・・・ＬＵＴ、１２４・・・メモリ、１２６，１２６ａ，１２６ｂ・・・ＦＦ、１２８・・・ハードマクロ、１２８ａ，１２８ａ１，１２８ａ２・・・半加算器、１２８ｂ・・・全加算器、１２９ａ・・・ＡＮＤゲート、１２９ｂ・・・ＸＯＲゲート、１２９ｃ・・・ＯＲゲート、１３０・・・スイッチブロック、１３１ａ，１３１ｂ・・・ＭＵＸ回路、１３３１〜１３３４・・・列配線、１３５１〜１３５７・・・行配線、Ｉｎ１〜Ｉｎ４・・・入力端子、Ｏｕｔ１〜Ｏｕｔ４・・・出力端子、２１０・・・行選択ドライバ、２１２・・・行書き込み電源選択回路、２２０・・・列選択ドライバ、２２２・・・列書き込み電源選択回路
【図１】
2018037783.tif 000003
【図２】
2018037783.tif 000004
【図３Ａ】
2018037783.tif 000005
【図３Ｂ】
2018037783.tif 000006
【図４】
2018037783.tif 000007
【図５】
2018037783.tif 000008
【図６】
2018037783.tif 000009
【図７】
2018037783.tif 000010
【図８】
2018037783.tif 000011
【図９】
2018037783.tif 000012
【図１０】
2018037783.tif 000013
【図１１】
2018037783.tif 000014
【図１２】
2018037783.tif 000015
【図１３】
2018037783.tif 000016
【図１４】
2018037783.tif 000017
【図１５】
2018037783.tif 000018
【図１６】
2018037783.tif 000019
【図１７】
2018037783.tif 000020
【図１８】
2018037783.tif 000021
【図１９】
2018037783.tif 000022
【図２０】
2018037783.tif 000023
【図２１】
2018037783.tif 000024
【図２２】
2018037783.tif 000025