(57)【要約】【課題】ＳｉＣ  ｎ+型基板を使って、ｐ+／ｐ-／ｎ+型構造を実現し、さらに周辺耐圧領域の形成がＳｉＣでも容易に可能になる。【解決手段】第１導電型の第１半導体層１上、第１半導体層１より不純物濃度の低い第１導電型の第３半導体層３が設けられる。第３半導体層３の、第１半導体層１側に対して反対側に第２導電型の第２半導体層２が設けられる。第１半導体層１の、第３半導体層３側に対して反対側に第１電極１０が設けられる。第２半導体層２の、第３半導体層３側に対して反対側に第２電極１１が設けられる。第２半導体層２の厚さは、９μｍ以下である。【選択図】図１
2018170392.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に設けられた、前記第１半導体層より不純物濃度の低い第１導電型の第３半導体層と、
前記第３半導体層の、前記第１半導体層側に対して反対側に設けられた、第２導電型の第２半導体層と、
前記第１半導体層の、前記第３半導体層側に対して反対側に設けられた第１電極と、
前記第２半導体層の、前記第３半導体層側に対して反対側に設けられた第２電極と、
を備え、
前記第２半導体層の厚さは、９μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記第１半導体層と前記第１電極との間に、前記第１半導体層より不純物濃度の高い第１導電型の第４半導体層と、
前記第２半導体層と前記第２電極との間に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体層と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３半導体層の不純物濃度が、１．０×１０16／ｃｍ3以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２半導体層の不純物濃度が、１．０×１０16／ｃｍ3以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第３半導体層の厚さは、前記第２半導体層の厚さを超えないことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第３半導体層の厚さは、２μｍ以上であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記半導体層の半導体材料は、炭化珪素であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
第１導電型の第１半導体層上に、前記第１半導体層より不純物濃度の低い第１導電型の第３半導体層を形成する第１工程と、
前記第３半導体層の、前記第１半導体層側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第１半導体層の、前記第３半導体層側に対して反対側に第１電極を形成する第３工程と、
前記第２半導体層の、前記第３半導体層側に対して反対側に第２電極を形成する第４工程と、
を含み、
前記第２工程では、前記第２半導体層の厚さを、９μｍ以下に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン（Ｓｉ）単結晶が用いられている。シリコンパワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、ＰｉＮダイオード（Ｐ−ｉｎｔｒｉｎｓｉｃ−Ｎ  ｄｉｏｄｅ）やバイポーラトランジスタ、さらに、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、いわゆるバイポーラ型デバイスである。これら素子は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）は、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、シリコンＩＧＢＴやパワーＭＯＳＦＥＴなどの改良に力が注がれ、現在ではほぼシリコン材料物性限界に近いところまで開発が進んできた。
【０００３】
また、パワー半導体素子の観点からの材料検討も行われ、炭化珪素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。というのも、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることから、パワー半導体用途で今後の伸長が大きく期待される。特に、耐圧１０ｋＶを超えるような電力ならびにパルスパワーなどの超高耐圧用途では、バイポーラデバイスであるＰｉＮダイオードへの期待も集まっている。
【０００４】
パルスパワー用途では、非常に短時間で高電圧のパルス電圧を必要としている。このパルス電圧を発生させるためにダイオードの逆回復特性を利用するのが一般的である。通常の高耐圧ダイオードであるＰｉＮダイオードは、素子の破壊防止ならびにノイズ発生防止の観点から、その逆回復動作時の電圧・電流波形は、いわゆるソフトリカバリ波形が好まれる。これはパルスパワー用途で望まれる波形とは全く逆のもので、逆回復電流を小さく抑え、かつ電圧の発生も極力小さくするというものである。世の中に存在するＰｉＮダイオードはほとんどがこのソフトリカバリ動作を目指した設計となっている。したがって、このソフトリカバリ特性を得るために設計されたＰｉＮダイオードをパルスパワーに適用しても、当然ながら所望の特性を得ることができない。
【０００５】
以上の理由から、このパルスパワー用途に用いられているスイッチング素子にＰｉＮダイオードを用いる例は少なく、クライストロンやサイラトロンなどの真空管が主に使われている。これは、パルスパワー用途の電源に用いられるスイッチング素子には、例えば１０，０００Ｖを超える超高電圧が印加されるが、現在主流のシリコンＰｉＮダイオードではなかなかこれだけの高電圧に耐えることが極めて少ない。そのため前述したクライストロンやサイラトロンが用いられている。しかしながら、これらクライストロンやサイラトロンは高速・高電圧パルスを発生することは可能ではあるが、もともとは真空管のため、そのメンテナンスに極めて手間がかかること、寿命が短いこと、さらには非常に高価であることが課題となっている。よって、何とか半導体をスイッチング素子に適用するという試みもされている。
【０００６】
例えば、シリコンＰｉＮ構造を用いた、Ｄｒｉｆｔ  Ｓｔｅｐ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（ドリフトステップ回復ダイオード：ＤＳＲＤ）が開発され（例えば、非特許文献１参照）、一部加速器の電源に搭載されているようである。このＤＳＲＤは通常多く市販されているシリコンＰｉＮダイオードとは異なる設計となっており、例えばＰｉＮ構造のｐ型層の拡散深さが１００μｍ以上の深い層になっている。通常のＰｉＮダイオードでは、上記ｐ型層は数μｍ（おおよそ５μｍ以下）となっており、この深い層の形成が高速パルス発生のキーポイントとなっている。しかしながら、パルスパワー用途では、このスイッチング素子に大きな電圧が印加されるため、ＤＳＲＤを適用する場合には素子を例えば１０個程度直列に接続し印加される超高電圧に耐えるような設計にしなくてはならない。これにより、１０，０００Ｖを超える超高電圧には耐えるものの、電流導通時の抵抗が大きくなってしまい電源としての効率が低下することが課題となる。
【０００７】
さらに、最近では炭化珪素を半導体材料として用いたＰｉＮダイオードの研究も行われている。例えば、ロシアのグループは、ｎ+型ＳｉＣ基板上に高電圧保持層であるｐ-型層をエピタキシャル成長させ、さらにその上にｐ+型層を形成する構造（ｐ+／ｐ-／ｎ+型構造）を発表している（例えば、非特許文献２、３参照）。図１１は、従来のＳｉＣ−ＰｉＮダイオードの構造を示す断面図である。図１１において、符号１０１〜１０６は、それぞれ、ｎ+型炭化珪素基板、ｎ-型炭化珪素層、ｐ型炭化珪素層、ｐ+型炭化珪素層、アノード電極およびカソード電極である。
【０００８】
また、符号１１１〜１１６は、それぞれ、ｐ+型炭化珪素基板、ｐ-型炭化珪素層、ｎ型炭化珪素層、ｎ+型炭化珪素層、アノード電極およびカソード電極である。ＳｉＣを使ったＰｉＮダイオードの場合、高速・高電圧パルスを発生させるためのＰｉＮダイオードの設計として、図１１（ａ）に示す通常のｐ+／ｎ-／ｎ+型構造よりも、図１１（ｂ）に示すｐ+／ｐ-／ｎ+型構造のほうが良いということが知られている（例えば、非特許文献４参照）。これはＳｉＣではシリコンのように不純物層を、１００μｍといった深い層を拡散で形成することが困難なため、前述のシリコンＤＳＲＤのような構造が不可能であり、そのため同様の効果を得るためにｐ+／ｐ-／ｎ+型構造を、不純物を拡散しないプロセスで作成している。
【０００９】
非特許文献３によると、パルス電圧の立ち上がり時間が９００ｐｓｅｃと高速で、しかもピーク電圧１０，０００Ｖを超える高電圧パルスを発生させることに成功している。しかしながら、これらの文献で示された素子構造では、前述のシリコンＤＳＲＤ同様、８個の素子を直列に接続した構造となっており、電流導通時の抵抗も高い。非特許文献２によると、このＳｉＣ−ＰｉＮダイオードのｎ+型基板上に形成された前記ｐ-型層の厚さを９μｍとしている。その結果、一素子当たりの素子耐圧はシリコン素子並みの１，０００Ｖ程度低いため、８個の素子を直列に接続しなくてはならない。
【００１０】
前記ｐ-型層を例えば、１００μｍのような厚膜に形成しなかった理由は、ｐｎ接合の形成されている深さと、素子耐圧を保持する周辺耐圧領域の形成に関係がある。図１２は、従来のＳｉＣ−ＰｉＮダイオードの周辺耐圧領域の構造を示す断面図である。図１２に示すように、高耐圧半導体素子は、素子構造が形成されオン状態のときに電流が流れる活性領域２０の他に、活性領域２０の周囲を囲んで耐圧を保持する周辺耐圧領域３０を形成しなくてはならない。周辺耐圧領域３０は、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造として、隣接して配置した第１ＪＴＥ領域１１７、第２ＪＴＥ領域１１８が設けられている。
【００１１】
また、第２ＪＴＥ領域１１８の外側（チップ端部側）にチャネルストッパとして機能するｎ+型領域１１９が設けられている。ＳｉＣの場合は不純物の拡散プロセスが使えないので、図１２に示すようにＳｉＣの一部をメサエッチングして周辺耐圧領域３０を形成する。この時重要なことが、素子耐圧を保持するｐｎ接合までの深さをエッチングしなくてはならないことである。ＳｉＣは非常にエッチングが難しい材料であることが知られており、特に２０μｍ以上のエッチングプロセスは不可能に近い。非特許文献２に記載された素子も、ｐ-型層が例えば１００μｍと厚ければ一素子で耐圧１０，０００Ｖ以上を保持できる能力は理屈上あるが、ｐｎ接合が素子表面から１００μｍと深くなってしまうため、実際の素子を作るとなると周辺耐圧領域３０を形成する際のＳｉＣのエッチングが事実上できない。そのため、ｐ-型層の厚さをエッチングが可能な約９μｍと設定している。
【００１２】
本来であれば、ＳｉＣ  ｐ+型基板を使えばその上に厚いｐ-型層（例えば、１００μｍ）／薄いｎ型層（例えば、２μｍ）を形成することで、ｐｎ接合は表面からわずか２μｍのところに形成され、上記のような問題は発生しない。しかし現在実用に供するだけの、例えば直径４インチ以上の、大口径で低抵抗のＳｉＣ  ｐ+型基板は存在していない。よって、現在使用できるＳｉＣ  ｎ+型基板を使ってｐ+／ｐ-／ｎ+型構造を実現しようとすると上述のように耐圧保持層であるｐ-型層の厚さを厚くできず、一素子で高耐圧特性が示せないため、前述のような素子を積層する構造にする必要が出てくるのである。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｉ．Ｖ．Ｇｒｅｋｈｏｖ  ｅｔ  ａｌ，Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．２８，ｐｐ．５９７−５９９，（１９８５）
【非特許文献２】Ａ．Ｖ．Ａｆａｎａｓｙｅｖ  ｅｔ  ａｌ，ＭａｔｅｒｉａｌＳｃｉｅｎｃｅＦｏｒｕｍ，ｖｏｌ．８２１−８２３，ｐｐ．６３２−６３５，（２０１５）
【非特許文献３】Ｖ．Ａ．ｌｌｙｉｎ  ｅｔ  ａｌ，Ａｂｓｔｒａｃｔ  ｏｆ  ＩＣＳＣＲＭ２０１５
【非特許文献４】Ｉ．Ｖ．Ｇｒｅｋｈｏｖ  ｅｔ  ａｌ，Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．４７，ｐｐ．１７６９−１７７４，（２００３）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特に高耐圧用途で今後の伸長が大きく期待される。しかしながら、実用に供するだけの大口径で低抵抗のＳｉＣ  ｐ+型基板は存在しない。従って、この発明は、ＳｉＣ  ｎ+型基板を使って、ｐ+／ｐ-／ｎ+型構造を実現し、さらに周辺耐圧領域の形成をＳｉＣでも容易に可能にする半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層上に、前記第１半導体層より不純物濃度の低い第１導電型の第３半導体層が設けられる。前記第３半導体層の、前記第１半導体層側に対して反対側に、第２導電型の第２半導体層が設けられる。前記第１半導体層の、前記第３半導体層側に対して反対側に第１電極が設けられる。前記第２半導体層の、前記第３半導体層側に対して反対側に第２電極が設けられる。前記第２半導体層の厚さは、９μｍ以下である。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層と前記第１電極との間に、前記第１半導体層より不純物濃度の高い第１導電型の第４半導体層と、前記第２半導体層と前記第２電極との間に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体層と、をさらに備えることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の不純物濃度が、１．０×１０16／ｃｍ3以下であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の不純物濃度が、１．０×１０16／ｃｍ3以下であることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の厚さは、前記第２半導体層の厚さを超えないことを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の厚さは、２μｍ以上であることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体層の半導体材料は、炭化珪素であることを特徴とする。
【００２３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体層上に、前記第１半導体層より不純物濃度の低い第１導電型の第３半導体層を形成する第１工程を行う。次に、前記第３半導体層の、前記第１半導体層側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第１半導体層の、前記第３半導体層側に対して反対側に第１電極を形成する第３工程を行う。次に、前記第２半導体層の、前記第３半導体層側に対して反対側に第２電極を形成する第４工程を行う。前記第２工程では、前記第２半導体層の厚さを、９μｍ以下に形成する。
【００２４】
上述した発明によれば、ｐ型炭化珪素層（第２導電型の第２半導体層）の厚さを、薄く、例えば９μｍに設定することで、高電圧を保持するｐｎ接合がＳｉＣのエッチング素子表面から約１０μｍ程度のところに位置できる。このため、素子が作成しやすく高耐圧特性を有し低オン抵抗で、なおかつ高速パルスを発生できるＳｉＣ  ＰｉＮダイオードが可能となる。これにより、素子を直列に多段に接続することなく、より少ない素子数で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生するパルスパワー用途向けの超高耐圧ＰｉＮダイオードが可能となる。
【発明の効果】
【００２５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、ＳｉＣ  ｎ+型基板を使って、ｐ+／ｐ-／ｎ+型構造を実現し、さらに周辺耐圧領域の形成がＳｉＣでも容易に可能になるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図５】実施例１にかかるＳｉＣ−ＰｉＮダイオードと従来のＰｉＮダイオードとの電気特性の測定結果を示す表である。
【図６】実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスシミュレーションの解析結果を示すグラフである。
【図７】実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスの解析回路の一例を示す図である。
【図８】実施例２にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。
【図９】実施例３にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。
【図１０】実施例４にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。
【図１１】従来のＳｉＣ−ＰｉＮダイオードの構造を示す断面図である。
【図１２】従来のＳｉＣ−ＰｉＮダイオードの周辺耐圧領域の構造を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２８】
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【００２９】
図１に示すように、実施の形態にかかる半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域２０と、活性領域２０の周囲を囲む周辺耐圧領域３０と、を備える。活性領域２０は、オン状態のときに電流が流れる領域である。周辺耐圧領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００３０】
炭化珪素基体４０は、ｎ+型炭化珪素基板（第１導電型の第１半導体層）１のおもて面に、ｎ-型炭化珪素層（第１導電型の第３半導体層）３と、ｐ型炭化珪素層（第２導電型の第２半導体層）２を順に積層してなる。
【００３１】
活性領域２０には、炭化珪素基体４０にｐ型炭化珪素層２とｎ-型炭化珪素層３からなるｐｎ接合が設けられている。周辺耐圧領域３０は、全域にわたって、ｐ+型炭化珪素層５とｐ型炭化珪素層２が除去され、炭化珪素基体４０のおもて面に周辺耐圧領域３０を活性領域２０よりも低くした（カソード側に凹ませた）段差３１が形成され、段差３１の底面３１ａにｎ-型炭化珪素層３が露出されている。また、周辺耐圧領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした第１ＪＴＥ領域６、第２ＪＴＥ領域７が隣接して設けられている。また、第２ＪＴＥ領域７の外側（チップ端部側）にチャネルストッパとして機能するｎ+型領域８が設けられている。
【００３２】
ｎ+型炭化珪素基板１は、入手が容易なＳｉＣ  ｎ+型基板であり、ｎ+型炭化珪素基板１のおもて面には、ｎ+型炭化珪素基板１よる不純物濃度の低いｎ-型炭化珪素層３が設けられる。ｎ-型炭化珪素層３上に、ｐ型炭化珪素層２が設けられる。周辺耐圧領域を形成する際のＳｉＣメサエッチングを可能にするため、ｐ型炭化珪素層２の厚さは、薄く、例えば９μｍに設定される。また、ｎ+型炭化珪素基板１の裏面には、カソード電極１０が設けられ、ｐ型炭化珪素層２の表面にアノード電極１１が設けられる。
【００３３】
さらに、電流導通時の抵抗を下げるために、アノード電極１１またはカソード電極１０と半導体層のコンタクト抵抗を低減する必要がある。そのため、実施の形態では、ｐ型炭化珪素層２とアノード電極１１の間にｐ型炭化珪素層２より高不純物濃度のｐ+型炭化珪素層（第２導電型の第５半導体層）５が設けられる。さらには、ｎ+型炭化珪素基板１とカソード電極１０の間にｎ+型炭化珪素基板１より高不純物濃度のｎ+型炭化珪素層（第１導電型の第４半導体層）４が設けられる。
【００３４】
フィールド酸化膜９は、炭化珪素基体４０のおもて面側の全面に設けられている。アノード電極１１は、フィールド酸化膜９に開口されたコンタクトホールを介して、ｐ+型炭化珪素層５に接する。
【００３５】
このように、実施の形態の半導体装置は、ＳｉＣ  ｎ+型基板を活用し、高電圧を保持するｐｎ接合がＳｉＣのエッチング素子表面から約１０μｍ程度のところに位置している。さらに、実施の形態の半導体装置では、高電圧保持層であるｎ-型炭化珪素層３を設けたｐ+／ｐ-／ｎ-／ｎ+型構造を実現できる。
【００３６】
ここで、実施の形態の半導体装置では、ｎ-型炭化珪素層３とｐ型炭化珪素層２の濃度をできるだけ低く設定する。具体的な数値は、実施例２、４で詳細に説明する。これにより、ＰｉＮダイオードの逆回復スイッチング時に大きな電圧が印加される際、低電圧印加時でも空乏層がいわゆるパンチスルーし、その結果高速で大きな電圧を発生することとなる。さらに、素子耐圧は高くできることから、一素子で高耐圧化が図られ、なおかつ高速で高電圧パルスを発生できる。また、ｐｎ接合がＳｉＣのエッチング素子表面から約１０μｍ程度のところに位置していることから、周辺耐圧領域形成時のＳｉＣメサエッチングに必要な深さが１０μｍ程度と十分プロセス可能なレベルで、その結果、素子が作成しやすく高耐圧特性を有し低オン抵抗で、なおかつ高速パルスを発生できるＳｉＣ−ＰｉＮダイオードが可能となる。
【００３７】
（実施の形態にかかる半導体装置の製造方法）
実施の形態にかかる半導体装置の製造方法について、半導体材料として炭化珪素を用い、縦型ＰｉＮダイオードを作製（製造）する場合を例に説明する。図２〜４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図２〜４には、１枚の炭化珪素ウェハ上に作りこまれる複数の半導体チップのうちの１個の有効チップとなる領域の製造途中の状態を示す。
【００３８】
まず、図２に示すように、ｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面の上に、ｎ-型炭化珪素層３となる炭化珪素エピタキシャル層を堆積する。次に、ｎ-型炭化珪素層３上に、ｐ型炭化珪素層２となる炭化珪素エピタキシャル層を堆積する。ここまでの状態が図３に記載される。
【００３９】
次に、ｎ型不純物のイオン注入により、ｎ+型炭化珪素基板１の裏面に、ｎ+型炭化珪素層４を形成する。次に、フォトリソグラフィおよびドライエッチングにより、周辺耐圧領域３０におけるｐ+型炭化珪素層５およびｐ型炭化珪素層２の表面をメサエッチングし、ｎ-型炭化珪素層３を露出させる。エッチング深さｈが例えば１０μｍ程度であれば、通常のドライエッチングプロセスで容易に可能である。次に、ｎ型不純物のイオン注入により、周辺耐圧領域３０のｎ-型炭化珪素層３の表面層に、第１ＪＴＥ領域６、第２ＪＴＥ領域７を選択的に形成する。次に、ｎ型不純物のイオン注入により、周辺耐圧領域３０のｎ-型炭化珪素層３の表面層に、ｎ+型領域８を選択的に形成する。
【００４０】
次に、ｐ型不純物のイオン注入により、ｐ型炭化珪素層２の表面層に、ｐ+型炭化珪素層５を選択的に形成する。次に、活性化アニールを実施する。次に、炭化珪素基体４０のおもて面側の全面にフィールド酸化膜９を成膜する。ここまでの状態が図４に記載される。次に、フィールド酸化膜９にコンタクトホールを形成し、アルミニウム（Ａｌ）をｐ+型炭化珪素層５の表面に成膜することで、アノード電極１１を形成する。次に、ニッケル（Ｎｉ）をｎ+型炭化珪素層４の裏面に成膜して、熱処理することでカソード電極１０を形成する。このようにして、図１に示す縦型ＰｉＮダイオードが完成する。
【００４１】
（実施例１）
実施例１では、半導体材料として炭化珪素を用いた縦型ＰｉＮダイオードを作製した。ｎ+型炭化珪素基板１として、ウェハ径４インチ、厚さおよそ３５０μｍの不純物として窒素を２×１０19／ｃｍ3程度含む低抵抗ＳｉＣ半導体を用いた。ｎ+型炭化珪素基板１の結晶学的面指数は（０００１）に対して４°ほど傾いた面の上に窒素を５．０×１０15／ｃｍ3程度を含むｎ-型炭化珪素層３を８μｍ程度、さらにその上にアルミニウムを１．０×１０16／ｃｍ3程度含むｐ型炭化珪素層２を９μｍ程度それぞれエピタキシャル成長させた。
【００４２】
次に、ｎ+型炭化珪素基板１の表面に、深さおよそ０．３μｍのｎ+型炭化珪素層４を、窒素をイオン注入することで形成した。このｎ+型炭化珪素層４は濃度５．０×１０19／ｃｍ3となるようにした。ｎ+型炭化珪素層４はその後のカソード電極１０とのコンタクト抵抗を低減するために設けた層である。
【００４３】
次に、周辺耐圧領域３０作成のプロセスに入る。周辺耐圧領域３０を形成する部分を、ドライエッチング法で深さ１０．０μｍ、ベベル角度θ（図１参照）約４５°でメサエッチングをした。エッチング深さ１０．０μｍであれば、通常のドライエッチングプロセスで可能である。将来、ＳｉＣドライエッチングプロセスが向上し１０．０μｍを超える深さまで容易にエッチングができれば、ｐ型炭化珪素層２の厚さを厚くすることは可能であるが、現状のプロセス能力を考慮し実施例１ではｐ型炭化珪素層２の厚さを９μｍに設定した。
【００４４】
次に、第１ＪＴＥ領域６、第２ＪＴＥ領域７形成のためアルミニウムのイオン注入を行った。深さはおよそ０．３μｍで、濃度は２．０×１０17／ｃｍ3とした。次に、ｐ型炭化珪素層２の表面にｐ+型炭化珪素層５を、アルミニウムをイオン注入法と熱処理することで形成、保護膜（不図示）を表面に付加した素子が完成した。このｐ+型炭化珪素層５は、アノード電極１１とのコンタクト抵抗を低減するために設けた層である。
【００４５】
このように作成した実施例１のチップサイズは４ｍｍ角であり、素子耐圧はおよそ３，２００Ｖと十分な値を示した。また、電流導通時のオン電圧Ｖｆ（電流Ｉ＝１０Ａ，電流密度Ｊ＝１００Ａ/ｃｍ2）は、Ｖｆ＝２．９Ｖ（＠Ｒｏｏｍ  Ｔｅｍｐｅｒａｔｕｒｅ）となった。スイッチング時に印加される１０ｋＶに耐え得るには、実施例１の素子を４個直列につなげる必要（１２．８ｋＶ＝３，２００Ｖ×４）がある。
【００４６】
図５は、実施例１にかかるＳｉＣ−ＰｉＮダイオードと従来のＰｉＮダイオードとの電気特性の測定結果を示す表である。図５において、実施例１は、実施例１の素子を４個直列につなげた場合であり、従来例１は、非特許文献１に準拠した構成のシリコンＤＳＲＤであり、従来例２は、非特許文献２、３に準拠した構成のＳｉＣダイオードである。図５に示すように、実施例１では、オン電圧（順方向電圧降下）は１１．６Ｖとなり、これはＳｉＣを８段直列につないだ素子のオン電圧Ｖｆ値  Ｖｆ＝２０Ｖ以上にくらべて格段に小さくなっており（例えば、非特許文献３参照）、実施例１の素子は低抵抗化が実現できていることを確認した。また、実施例１の素子を、多段接続のシリコンＤＳＲＤ（従来例１）ならびにＳｉＣダイオード特性（従来例２）と比較した結果、図５に示すように１０ｋＶ以上の素子耐圧を維持しつつ、約１Ｖも低オン電圧で、より高速スイッチング特性を実現した。
【００４７】
次に、図５のピークパルス電圧とパルス立ち上がり時間について説明する。図６は、実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスシミュレーションの解析結果を示すグラフである。また、図７は、実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスの解析回路の一例を示す図である。図７において、ＤＳＲＤを実施例１の素子にして、シミュレーションを行った。なお、図６の波形を計算するため図７の回路は、以下の参考文献１に記載の図を参考にした。また、図６では、横軸は時間を示し、単位はｎｓである。また、左縦軸は、パルス電圧を示し、単位はＶであり、右縦軸は、電流密度を示し、単位は、Ａ/ｃｍ2である。
【００４８】
なお、シミュレーションでは、１０ｋＶ以上の印加電圧にも耐えられるように、実施例１の素子を４個直列にして解析した。その結果、図６に示すようにピークパルス電圧１２，３００Ｖ，立ち上がり時間８２０ｐｓｅｃの超高電圧で高速パルス発生が確認された。
【００４９】
（参考文献１）ＬＭ．Ｍｅｒｅｎｓｋｙ  ｅｔ  ａｌ，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＰＬＡＳＭＡＳＣＩＥＮＣＥ，ＶＯＬ．４１，ＮＯ．１１，ＮＯＶＥＭＢＥＲ２０１３
【００５０】
（実施例２）
実施例２では、実施例１と同様の製造工程で、ｎ-型炭化珪素層３の不純物濃度を変えた素子を作成した。ｎ-型炭化珪素層３の不純物濃度を５×１０15／ｃｍ3から濃度を増やし、１×１０17／ｃｍ3までのものを用意した。厚さは８μｍ固定としスイッチング評価を実施した。なお素子直列数は、実施例１と同様４個とした。
【００５１】
図８は、実施例２にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。図８に示すように、ｎ-型炭化珪素層３の不純物濃度を高くすると、素子耐圧は徐々に減少しなおかつ、ピークパルス電圧、パルス立ち上がり時間はそれぞれ低く、ならびに遅くなっていることがわかる。これは、ＰｉＮダイオードの逆方向電圧印加時の空乏層の拡がりが遅くなるためである。また、５×１０15／ｃｍ3以下の不純物濃度の膜を形成することは、現状極めて困難であるため、実施例２では下限をこの値に設定している。なお、オン電圧はすべての条件でほぼ１２．０Ｖと変化なかったため図８には記載していない。
【００５２】
図８に示すように、１０ｋＶ以上の印加電圧にも耐えられ、ピークパルス電圧１０，０００Ｖ以上、パルス立ち上がり時間１ｎｓｅｃ以下の超高電圧での高速パルス発生には、ｎ-型炭化珪素層３の不純物濃度を１×１０16／ｃｍ3以下にすればよいことがわかる。
【００５３】
（実施例３）
実施例３では、実施例１、２と同様の製造工程で、ｎ-型炭化珪素層３の厚さを変えた素子を作成した。ｎ-型炭化珪素層３の厚さを０μｍから２０μｍまで増やしたものを用意した。ｎ-型炭化珪素層３の不純物濃度は５×１０15／ｃｍ3固定とした。図９は、実施例３にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。
【００５４】
図９に示すように、ｎ-型炭化珪素層３の厚さが２μｍ以上で素子耐圧が急激に向上することがわかる。これは低濃度のｎ-型炭化珪素層３が存在することで空乏層がｎ-型炭化珪素層３側にも拡がり始めるため電界強度が低減されるためである。さらにｎ-型炭化珪素層３の厚さを厚くすると素子耐圧は向上するが、９μｍを超えた領域から、別の特性であるパルス立ち上がり時間が急激に遅くなることがわかる。これは、ダイオードの逆回復動作の初期の段階から空乏層がｐｎ接合を中心に拡がることによるものと考えられる（例えば、以下参考文献２参照）。このことから、ｐ型炭化珪素層２の厚さは、９μｍであるため、ｎ-型炭化珪素層３がｐ型炭化珪素層２の厚さを超えたところからパルス立ち上がり時間が急激に遅くなることがわかる。
【００５５】
（参考文献２）：白井、他,平成２８年第７７回応用物理学会秋季学術講演会、１３−１９８、１５ｐ−Ｃ３０２−１７）。
【００５６】
（実施例４）
実施例４では、実施例１、２と同様の製造工程で、ｐ型炭化珪素層２の不純物濃度を変えた素子を作成した。ｐ型炭化珪素層２の不純物濃度を５×１０15／ｃｍ3から１×１０17／ｃｍ3までのものを用意した。また、ｐ型炭化珪素層２の厚さは９μｍ、ｎ-型炭化珪素層３の不純物濃度は５×１０15／ｃｍ3、厚さは８μｍ固定とした。
【００５７】
図１０は、実施例４にかかるＳｉＣ−ＰｉＮダイオードの電気特性の測定結果を示す表である。図１０に示すように、ｐ型炭化珪素層２の不純物濃度により、パルス立ち上がり時間はほとんど変わらないものの、ｐ型炭化珪素層２の不純物濃度が１×１０16／ｃｍ3を超えると素子耐圧が急激に劣化することがわかる。これは、空乏層がｐ型炭化珪素層２への拡がりが鈍るため電界強度が高くなってしまうためである。
【００５８】
このため、１０ｋＶ以上の印加電圧にも耐えられ、ピークパルス電圧１０，０００Ｖ以上、パルス立ち上がり時間１ｎｓｅｃ以下の超高電圧での高速パルス発生には、ｐ型炭化珪素層２の不純物濃度を１×１０16／ｃｍ3以下にすればよいことがわかる。
【００５９】
以上、説明したように、実施の形態によれば、ｐ型炭化珪素層の厚さを、薄く、例えば９μｍに設定することで、高電圧を保持するｐｎ接合がＳｉＣのエッチング素子表面から約１０μｍ程度のところに位置できる。このため、素子が作成しやすく高耐圧特性を有し低オン抵抗で、なおかつ高速パルスを発生できるＳｉＣ  ＰｉＮダイオードが可能となる。これにより、素子を直列に多段に接続することなく、より少ない素子数で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生するパルスパワー用途向けの超高耐圧ＰｉＮダイオードが可能となる。
【００６０】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
【産業上の利用可能性】
【００６１】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化珪素を半導体として用いた縦型ＰｉＮダイオードに適している。
【符号の説明】
【００６２】
１  ｎ+型炭化珪素基板
２  ｐ型炭化珪素層
３  ｎ-型炭化珪素層
４  ｎ+型炭化珪素層
５  ｐ+型炭化珪素層
６  第１ＪＴＥ領域
７  第２ＪＴＥ領域
８  ｎ+型領域
９  フィールド酸化膜
１０  カソード電極
１１  アノード電極
２０  活性領域
３０  周辺耐圧領域
４０  炭化珪素基体
１０１  ｎ+型炭化珪素基板
１０２  ｎ-型炭化珪素層
１０３  ｐ型炭化珪素層
１０４  ｐ+型炭化珪素層
１０５、１１５  アノード電極
１０６、１１６  カソード電極
１１１  ｐ+型炭化珪素基板
１１２  ｐ-型炭化珪素層
１１３  ｎ型炭化珪素層
１１４  ｎ+型炭化珪素層
１１７  第１ＪＴＥ領域
１１８  第２ＪＴＥ領域
１１９  ｎ+型領域
【図１】
2018170392.tif 000003
【図２】
2018170392.tif 000004
【図３】
2018170392.tif 000005
【図４】
2018170392.tif 000006
【図５】
2018170392.tif 000007
【図６】
2018170392.tif 000008
【図７】
2018170392.tif 000009
【図８】
2018170392.tif 000010
【図９】
2018170392.tif 000011
【図１０】
2018170392.tif 000012
【図１１】
2018170392.tif 000013
【図１２】
2018170392.tif 000014