(57)【要約】【課題】半導体装置の高周波化を実現する。【解決手段】実施形態の半導体装置１の製造方法は、半導体層２０にゲート電極４１を形成するゲート電極形成工程と、ソース電極４２と接続するソースフィールドプレート４４の一部がゲート電極４１の上部に位置するようにソースフィールドプレート４４を形成するフィールドプレート形成工程と、少なくともソースフィールドプレート４４をマスクとして半導体層２０のソース領域２３ｓとなる領域及びドレイン領域２３ｄとなる領域にイオン注入を行うイオン注入工程と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層にゲート電極を形成するゲート電極形成工程と、
フィールドプレートの一部が前記ゲート電極の上部に位置するように前記フィールドプレートを形成するフィールドプレート形成工程と、
少なくとも前記フィールドプレートをマスクとして前記半導体層のソース領域となる領域及びドレイン領域となる領域にイオン注入を行うイオン注入工程と、を有する、
半導体装置の製造方法。
【請求項２】
前記フィールドプレートは、ソース電極と接続するソースフィールドプレートであり、
前記ドレイン領域は前記ゲート電極を挟んで前記ソース領域の反対側に位置しており、
前記フィールドプレート形成工程では、前記フィールドプレートの前記ソース領域側の端が前記ゲート電極の前記ソース領域側の端より前記ドレイン領域側に位置するように、かつ、前記フィールドプレートの前記ドレイン領域側の端が前記ゲート電極の前記ドレイン領域側の端より前記ドレイン領域側に位置するように、前記フィールドプレートを形成し、
前記イオン注入工程では、前記フィールドプレート及び前記ゲート電極をマスクとして前記ソース領域となる領域及び前記ドレイン領域となる領域にイオン注入を行う、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フィールドプレートは、ソース電極と接続するソースフィールドプレートであり、
前記フィールドプレート形成工程では、前記ゲート電極の前記ドレイン領域側の端より前記ドレイン領域側に伸びる延伸部を前記フィールドプレートに形成し、
前記イオン注入工程では、前記延伸部が形成された前記フィールドプレート及び前記ゲート電極をマスクとして前記ソース領域となる領域及び前記ドレイン領域となる領域にイオン注入を行う、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層の表面は誘電体層で覆われており、
前記フィールドプレート形成工程では、前記延伸部が前記半導体層の表面にある前記誘電体層から離間するように、前記フィールドプレートを形成する、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記フィールドプレート形成工程では、前記延伸部と、前記半導体層の表面にある前記誘電体層の表面との離間量が、前記ゲート電極から離れるほど大きくなるように前記フィールドプレートを形成する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
ソース領域及びドレイン領域が形成された半導体層と、
前記ソース領域と前記ドレイン領域との間に位置するゲート電極と、
前記ゲート電極の上部にその一部が位置するフィールドプレートと、を備え、
前記ソース領域及び前記ドレイン領域はイオン注入層であり、
前記ソース領域の前記ゲート電極側の端は、前記ゲート電極若しくは前記フィールドプレートの前記ソース領域側の端と平面視で一致しており、
前記ドレイン領域の前記ゲート電極側の端は、前記フィールドプレートの前記ドレイン領域側の端と平面視で一致している、
半導体装置。
【請求項７】
前記フィールドプレートは、前記ソース電極と接続するソースフィールドプレートであり、
前記ゲート電極の前記ソース領域側の端は前記フィールドプレートのソース領域側の端より前記ソース領域側に位置しており、かつ、前記フィールドプレートの前記ドレイン領域側の端は前記ゲート電極の前記ドレイン領域側の端より前記ドレイン領域側に位置しており、
前記ソース領域の前記ゲート電極側の端は、前記ゲート電極の前記ソース領域側の端と平面視で一致しており、
前記ドレイン領域の前記ゲート電極側の端は、前記フィールドプレートの前記ドレイン領域側の端と平面視で一致している、
請求項６に記載の半導体装置。
【請求項８】
前記フィールドプレートは、前記ソース電極と接続するソースフィールドプレートであり、前記ドレイン領域側に伸びる延伸部を備え、
前記ドレイン領域の前記ゲート電極側の端は、前記延伸部の前記ソース領域側の端と平面視で一致している、
請求項６又は７に記載の半導体装置。
【請求項９】
前記半導体層の表面は誘電体層で覆われており、
前記延伸部は前記半導体層の表面にある前記誘電体層から離間している、
請求項８に記載の半導体装置。
【請求項１０】
前記延伸部は、前記ゲート電極から離れるほど前記半導体層の表面にある前記誘電体層の表面との離間量が大きくなっている、
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置は半導体スイッチを有する。半導体スイッチには、多くの場合、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が使用される。電界効果トランジスタは、ゲート電極、ソース電極、及びドレイン電極を備える。これらの電極は基体となる半導体層に配置される。半導体層は、ソース電極が配置されるソース領域、及びドレイン電極が配置されるドレイン領域を備える。
【０００３】
ソース領域及びドレイン領域は、半導体層にイオンを注入することにより形成される（以下、半導体層のイオンが注入された領域をイオン注入層という）。一般的に、イオン注入層は、フォトレジストでイオンを注入しない領域（例えば、ゲート電極配置予定の領域）をマスクし、マスクされていない領域に不純物イオンを注入することにより形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５８６６２号公報
【特許文献２】特開２００７−１８９２１３号公報
【特許文献３】特開２００９−２８３９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の高周波化には電界効果トランジスタの高周波化が必要となる。電界効果トランジスタの高周波化のためには、電界効果トランジスタを低オン抵抗化することが望ましい。しかしながら、従来の電界効果トランジスタは、高いレベルでの低オン抵抗化が実現されていないので、半導体装置を高周波化することが困難となっている。
【０００６】
本発明が解決しようとする課題は、半導体装置の高周波化を実現することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法は、半導体層にゲート電極を形成するゲート電極形成工程と、フィールドプレートの一部がゲート電極の上部に位置するようにフィールドプレートを形成するフィールドプレート形成工程と、少なくともフィールドプレートをマスクとして半導体層のソース領域となる領域及びドレイン領域となる領域にイオン注入を行うイオン注入工程と、を有する。
【０００８】
また、実施形態の半導体装置は、ソース領域及びドレイン領域が形成された半導体層と、ソース領域とドレイン領域との間に位置するゲート電極と、ゲート電極の上部にその一部が位置するフィールドプレートと、を備える。ソース領域及びドレイン領域はイオン注入層である。ソース領域のゲート電極側の端は、ゲート電極若しくはフィールドプレートのソース領域側の端と平面視で一致している。ドレイン領域のゲート電極側の端は、フィールドプレートのドレイン領域側の端と平面視で一致している。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の半導体装置を示す図である。
【図２】図１に示す半導体装置のゲート電極付近の拡大図である。
【図３】実施形態１の半導体装置の製造方法を示すフローチャートである。
【図４Ａ】半導体層を備えたベースを示す図である。
【図４Ｂ】半導体層の表面に誘電体層が形成された様子を示す図である。
【図４Ｃ】半導体層の表面にゲート電極が形成された様子が示す図である。
【図４Ｄ】ゲート電極が形成された半導体層がゲート電極とともに誘電体層で覆われた様子を示す図である。
【図４Ｅ】ゲート電極の上部にソースフィールドプレートが形成された様子を示す図である。
【図４Ｆ】半導体層にソース領域及びドレイン領域が形成された様子を示す図である。
【図４Ｇ】半導体層の表面にソース電極及びドレイン電極が形成された様子を示す図である。
【図５】実施形態２の半導体装置を示す図である。
【図６】図５に示す半導体装置のゲート電極付近の拡大図である。
【図７】実施形態２の半導体装置の製造方法を示すフローチャートである。
【図８Ａ】フォトレジストで半導体層表面の誘電体層を覆った様子が示す図である。
【図８Ｂ】ゲート電極の上部にソースフィールドプレートが形成された様子を示す図である。
【図８Ｃ】半導体層にソース領域及びドレイン領域が形成された様子を示す図である。
【図８Ｄ】半導体層の表面にソース電極及びドレイン電極が形成された様子を示す図である。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための形態について図面を参照しながら説明する。なお、図中、同一または同等の部分には同一の符号を付す。
【００１１】
（実施形態１）
実施形態１の半導体装置１は、１又は複数の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を備える。図１は、半導体装置１が備えるＦＥＴ部分の断面模式図である。図１には、ＦＥＴの一例として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor)が示されている。ＨＥＭＴは、ヘテロ接合ＦＥＴ（ＨＦＥＴ：Hetero Field Effect Transistor）と呼ばれることもある。
【００１２】
半導体装置１は、基板１０と、半導体層２０と、誘電体層３０と、ゲート電極４１と、ソース電極４２と、ドレイン電極４３と、ソースフィールドプレート４４と、を備える。
【００１３】
基板１０は、半導体層２０を積層するための半絶縁性の基板である。基板１０は、例えば、炭化ケイ素（ＳｉＣ）基板である。勿論、基板１０の材料は、炭化ケイ素に限定されず、例えば、サファイア、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、シリコン、ＧａＡｓであってもよい。基板材料は、装置設計者が任意に選択可能である。
【００１４】
半導体層２０は、ＦＥＴの基体となる半導体である。半導体層２０は、異なる半導体がヘテロ接合されて形成される。例えば、半導体層２０は、電子走行層２１とバリア層２２とが、ヘテロ接合されて形成される。電子走行層２１は、例えば、アンドープのＧａＮであり、バリア層２２は、アンドープのＡｌＧａＮである。電子は、ピエゾ分極と自発分極により供給される。なお、バリア層２２は、多層構造であってもよい。例えば、バリア層２２は、ＧａＮ層、ＡｌＧａＮ層を複数組み合わせた構造であってもよい。
【００１５】
本実施形態の半導体装置１は、半導体層２０に、ソース領域２３ｓ及びドレイン領域２３ｄを有している。ソース領域２３ｓ及びドレイン領域２３ｄは、ドナーが高濃度にドープされた領域である。本実施形態のソース領域２３ｓ及びドレイン領域２３ｄは、不純物イオンが注入されたイオン注入層である。不純物イオンは、電子走行層２１の一部（バリア層２２との界面付近）とバリア層２２に注入されている。不純物イオンは、例えば、電子走行層２１とバリア層２２の界面付近にイオン濃度のピークがくるよう注入される。
【００１６】
ソース領域２３ｓの上部にはソース電極４２が配置されており、ソース領域２３ｓの上部にはソース電極４２が配置されている。ソース領域２３ｓ及びドレイン領域２３ｄは、それらの間にゲート電極４１が位置するよう配置されている。すなわち、ドレイン領域２３ｄはゲート電極４１を挟んでソース領域２３ｓの反対側に位置している。なお、上部とは、半導体装置１の配置に関わらず、半導体層２０の積層方向（基板１０から見た半導体層２０のある方向）のことをいう。図１の例であれば、上部とは、矢印で示す方向のことである。半導体装置１を垂直に配置したときは、図面右方向或いは左方向が上部となる。
【００１７】
ソース領域２３ｓ及びドレイン領域２３ｄは、セルフアライメントにより形成される。セルフアライメントとは、イオン注入層の形成工程等のマスクが必要な工程において、電極、フィールドプレート等の構成部品をそのままマスクとして使用することをいう。ソース領域２３ｓ及びドレイン領域２３ｄは、ゲートフィールドプレートを有するゲート電極４１及び／又はソースフィールドプレート４４をマスクとして不純物イオンを注入することにより形成される。
【００１８】
図２は、ゲート電極４１付近の拡大図である。ソース領域２３ｓ及びドレイン領域２３ｄは、ゲート電極４１及び／又はソースフィールドプレート４４をマスクとしたセルフアライメントにより形成される。そのため、ソース領域２３ｓのゲート電極４１側の端Ｅ３は、ゲート電極４１若しくはソースフィールドプレート４４のソース領域２３ｓ側の端Ｅ１と平面視で一致しており、また、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ソースフィールドプレート４４のドレイン領域２３ｄ側の端Ｅ２と平面視で一致している。
【００１９】
図２の例では、ゲート電極４１のソース領域２３ｓ側の端Ｅ１は、ソースフィールドプレート４４のソース領域２３ｓ側の端よりソース領域２３ｓ側に位置している。そのため、ソース領域２３ｓのゲート電極４１側の端Ｅ３は、ソースフィールドプレート４４の端ではなく、ゲート電極４１の端Ｅ１と平面視で一致する。ソースフィールドプレート４４がゲート電極４１をすべて覆いかぶさっている場合（図示なし）、ソース領域２３ｓのゲート電極４１側の端Ｅ３は、ソースフィールドプレート４４のソース領域２３ｓ側の端と平面視で一致する。また、ソースフィールドプレート４４のドレイン領域２３ｄ側の端Ｅ２は、ゲート電極４１のドレイン領域２３ｄ側の端よりドレイン領域２３ｄ側に位置している。そのため、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ゲート電極４１の端ではなく、ソースフィールドプレート４４の端Ｅ２と平面視で一致する。なお、平面視とは、半導体装置を電極側（図２の例であれば、白抜き矢印で示す方向）から見ることをいう。
【００２０】
誘電体層３０は、半導体層２０の表面を覆う絶縁膜である。誘電体層３０は、例えば、二酸化シリコン（ＳｉＯ２）等の酸化膜、或いは、窒化シリコン（ＳｉＮ）等の窒化膜である。誘電体層３０は、酸化膜と窒化膜を組み合わせたものであってもよい。なお、誘電体層３０の材料は、ＳｉＯ２及びＳｉＮに限定されない。誘電体層３０の材料は、ＡｌＳｉＮ、ＳｉＯＮ等、他の誘電体材料であってもよい。
【００２１】
ゲート電極４１は、ソース−ドレイン間の電子の流れを制御する電極である。本実施形態のＦＥＴの場合、電子走行層２１とバリア層２２の界面（ヘテロ接合界面）に二次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）が形成される。ゲート電極４１は、二次元電子ガスの濃度を制御することにより、ソース−ドレイン間の電子の流れを制御する。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）の場合、ゲート電極と半導体層との間に絶縁膜を要する。しかしながら、本実施形態のＦＥＴはＨＥＭＴであるので、ゲート電極４１は半導体層２０に直接接触している。この接触はショットキー接触である。ゲート電極が半導体層にショットキー接触するのは、ＪＦＥＴ（Junction FET）やＭＥＳＦＥＴ（Metal Semiconductor FET）も同様である。
【００２２】
ゲート電極４１は、ソース電極４２側（以下、単にソース側という。）に延びるゲートフィールドプレート４１ａを有している。また、ゲート電極４１は、ドレイン電極４３側（以下、単にドレイン側という。）に延びるゲートフィールドプレート４１ｂを有している。ゲートフィールドプレート４１ａ、４１ｂにより、ゲート電極端への電界の集中がゲートフィールドプレート４１ａ、４１ｂに分散する。これにより、ＦＥＴの耐圧が向上する。
【００２３】
ソース電極４２及びドレイン電極４３は、電流の入口或いは出口となる電極である。ソース電極４２及びドレイン電極４３は、半導体層２０とオーミック接触している。本実施形態のＦＥＴ（ＨＥＭＴ）の場合、ドレイン電極４３からソース電極４２に電流が流れる。すなわち、ソース電極４２よりもドレイン電極４３に高い電圧が印加される。ドレイン電極４３に高い電圧が印加されるのは、他のＮチャネル型のＦＥＴでも同様である。
【００２４】
ソースフィールドプレート４４は、ゲート電極端への電界集中を緩和するためのソースフィールドプレートである。ソースフィールドプレート４４は、不図示の導体（ソースフィールドプレート４４そのものを含む。）を介してソース電極４２と電気的に接続されている。
【００２５】
ソースフィールドプレート４４は、ゲート電極４１の上部に誘電体層３０を介して配置されている。ソースフィールドプレート４４は、高い電圧が印加されるドレイン側に偏って配置されている。より具体的には、ソースフィールドプレート４４のソース側の端は、ゲート電極４１のソース側の端Ｅ１よりドレイン側に位置しており、ソースフィールドプレート４４のドレイン側の端Ｅ２は、ゲート電極４１のドレイン側の端よりドレイン側に位置している。
【００２６】
ソースフィールドプレート４４は、電界集中をより緩和できるように、ゲート電極４１のドレイン側の端部を覆うように配置されている。なお、電界集中緩和効果の少ないソース側には、ソースフィールドプレート４４は配置されていない。これは、ソースフィールドプレート４４とゲート電極４１との容量結合による、ＦＥＴの特性への影響を少なくするためである。
【００２７】
次に、このような構成を有する半導体装置１の製造方法について説明する。
【００２８】
図３は、半導体装置１の製造方法を示すフローチャートである。また、図４Ａ〜図４Ｇは、各製造工程での半導体装置１を示す図である。以下、図３、及び図４Ａ〜図４Ｇを参照しながら、半導体装置１の製造方法について説明する。
【００２９】
なお、以下の説明では、半導体装置１の製造者（以下、単に「製造者」という。）が半導体装置１を製造するものとして説明するが、半導体装置１は、制御装置（プロセッサ）により制御された装置により製造されてもよい。この場合、「製造者」は「製造装置」或いは「制御装置（プロセッサ）」と言い換えることができる。
【００３０】
まず、製造者はＦＥＴのベース１００を用意する。図４Ａはベース１００の一例を示す図である。ベース１００は、基板１０の上に半導体層２０を積層したものである。ベース１００は、基板１０の上に電子走行層２１及びバリア層２２を結晶成長（例えば、エピタキシャル成長）等により積み重ねることにより形成される。
【００３１】
次に、製造者は、図４Ｂに示すように、半導体層２０の表面に誘電体層３０Ａを形成する（ステップＳ１０１）。例えば、誘電体層３０Ａは、化学気相蒸着（ＣＶＤ：Chemical Vapor Deposition）により形成される。このとき、製造者は、ゲート電極４１を配置する位置に開口Ｈを形成する。開口Ｈは、ドライエッチング等により形成されてもよい。勿論、開口Ｈを形成する方法はこれに限定されない。例えば、製造者は、半導体層２０の表面に誘電体層３０Ａを形成した後に、該当部分をウェットエッチング等により除去することにより開口Ｈを形成してもよい。
【００３２】
次に、製造者は、半導体層２０の表面にゲート電極４１を形成する（ステップＳ１０２）。ゲート電極４１は、例えば、蒸着やスパッタリングにより形成される。図４Ｃには、リフトオフによりゲート電極４１が形成された様子が示されている。製造者は、例えば、次に示す方法でゲート電極４１を形成してもよい。
【００３３】
まず、製造者は、半導体層２０の表面（若しくは誘電体層３０Ａの表面）のうち、ゲート電極４１を形成しない部分をフォトレジストＭ１で覆う。その後、製造者は、半導体層２０の表面、誘電体層３０Ａの表面、及びフォトレジストＭ１の表面に金属を蒸着させる。そして、製造者は、半導体層２０表面及び誘電体層３０Ａの表面からフォトレジストＭ１を除去（リフトオフ）する。これにより、半導体層２０の表面にゲート電極４１が形成される。
【００３４】
次に、製造者は、ゲート電極４１が形成された半導体層２０の表面を誘電体層３０Ｂで覆う（ステップＳ１０３）。このとき、製造者は、ゲート電極４１も誘電体層３０Ｂで覆う。表面を誘電体層３０Ｂで覆う方法は、ステップＳ１０１に示した方法と同じであってもよい。図４Ｄは、半導体層２０の表面を誘電体層３０Ｂで覆った様子を示している。
【００３５】
次に、製造者は、ゲート電極４１の上部にソースフィールドプレート４４を形成する（ステップＳ１０４）。ソースフィールドプレート４４は、例えば、蒸着やスパッタリングにより形成される。図４Ｅには、リフトオフによりソースフィールドプレート４４が形成された様子が示されている。製造者は、例えば、次の方法でソースフィールドプレート４４を形成する。
【００３６】
まず、製造者は、誘電体層３０Ｂの表面のうち、ソースフィールドプレート４４を配置しない部分をフォトレジストＭ２で覆う。このとき、製造者は、ソースフィールドプレート４４のソース領域側（以下、単にソース側という。）の端Ｅ５がゲート電極４１のソース側の端Ｅ１よりドレイン領域側（以下、単にドレイン側という。）に位置するように、かつ、ソースフィールドプレート４４のドレイン側の端Ｅ２がゲート電極４１のドレイン側の端Ｅ６よりドレイン側に位置するように、フォトレジストＭ２を形成する。図４Ｅの例であれば、製造者は、端Ｅ５及び端Ｅ２の位置にフォトレジストＭ２の端部が位置するようにフォトレジストＭ２を形成する。
【００３７】
フォトレジストＭ２が形成されたら、製造者は、誘電体層３０Ｂの表面に金属を蒸着させる。その後、製造者は、誘電体層３０Ｂの表面からフォトレジストＭ２を除去（リフトオフ）する。これにより、ゲート電極４１の上部にソースフィールドプレート４４が形成される。
【００３８】
次に、半導体層２０にソース領域２３ｓ及びドレイン領域２３ｄを形成する。ソース領域２３ｓ及びドレイン領域２３ｄはイオン注入により形成される（ステップＳ１０５）。このとき、製造者は、セルフアライメントによりソース領域２３ｓ及びドレイン領域２３ｄを形成する。より具体的には、製造者は、ゲート電極４１及びソースフィールドプレート４４をマスクとして、半導体層２０のソース領域２３ｓとなる領域及びドレイン領域２３ｄとなる領域に不純物イオンを注入することによりソース領域２３ｓ及びドレイン領域２３ｄを形成する。
【００３９】
図４Ｆは、半導体層２０にソース領域２３ｓ及びドレイン領域２３ｄが形成された様子を示す図である。セルフアライメントによりソース領域２３ｓが形成されるので、ソース領域２３ｓのゲート電極４１側の端Ｅ３は、ゲート電極４１のソース領域２３ｓ側の端Ｅ１と平面視で一致する。また、セルフアライメントによりドレイン領域２３ｄが形成されるので、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ソースフィールドプレート４４のドレイン領域２３ｄ側の端Ｅ２と平面視で一致する。
【００４０】
ソース領域２３ｓ及びドレイン領域２３ｄの形成後、注入イオンは、活性化アニールにより活性化される。活性化アニールは、１０００℃から１５００℃の高い温度で行われてもよい。活性化アニールにより、イオン注入による注入損傷が回復するとともに、注入された不純物がドナーとして活性化される。
【００４１】
次に、製造者は、ソース領域２３ｓの表面にソース電極４２を形成する。さらに、製造者は、ドレイン領域２３ｄの表面にドレイン電極４３を形成する（ステップＳ１０６）。ソース電極４２及びドレイン電極４３は、例えば、次のように形成される。
【００４２】
まず、製作者は、ソース電極４２及びドレイン電極４３の形成予定場所にある誘電体層３０Ｂをエッチング等により取り除く。そして、製作者は、蒸着やスパッタリング等によりソース電極４２及びドレイン電極４３を形成する。ソース電極４２及びドレイン電極４３の形成方法は、ステップＳ１０２で説明した方法と同様であってもよい。図４Ｇは、半導体層２０の表面にソース電極４２及びドレイン電極４３が形成された様子を示す図である。
【００４３】
ソース電極４２及びドレイン電極４３が形成されたら、製作者は、ソース電極４２及びドレイン電極４３が形成された半導体層２０の表面を誘電体層３０で覆う。表面を覆う方法は、ステップＳ１０１に示した方法と同じであってもよい。これにより、図１に示す半導体装置１が完成する。
【００４４】
従来のＦＥＴは、フォトレジストをマスクとしてイオン注入層が形成される。そのため、イオン注入層の位置は、電極の端を基準として決まるのではなく、フォトレジストの端を基準として決まる。フォトレジストの配置の精度はＦＥＴの大きさに対してそれほどよくない。そのため、イオン注入層の位置はゲート電極の位置に対して精度の悪いものとなる。ゲート電極の大きさ／配置のバラつきも併せて考慮すると、製造者は、ゲート電極の配置領域（イオン非注入領域）の大きさを、電極の大きさに対してある程度余裕を持たさざるを得ない。こうなると、イオン注入層の位置はゲート電極の位置に対して大きく離れざるを得ず、その結果、ＦＥＴのスイッチＯＮ抵抗は高いものとなる。結果として、ＦＥＴの高いレベルでの高周波化は困難となる。
【００４５】
しかしながら、本実施形態によれば、製造者は、ゲート電極４１及びソースフィールドプレート４４を形成後、イオン注入層（ソース領域２３ｓ及びドレイン領域２３ｄ）をセルフアライメントにより形成している。より具体的には、製造者は、図４Ｆに示すように、ゲート電極４１及びソースフィールドプレート４４をマスクとしたイオン注入によりソース領域２３ｓ及びドレイン領域２３ｄを形成している。そのため、ソース領域２３ｓ及びドレイン領域２３ｄの位置は、フォトレジストの端ではなく、電極の端を基準として精度よく定まる。本実施形態では、ソース領域２３ｓのゲート電極４１側の端Ｅ３は、ゲート電極４１のソース領域２３ｓ側の端Ｅ１と平面視で一致しており、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ソースフィールドプレート４４のドレイン領域２３ｄ側の端Ｅ２と平面視で一致している。これにより、ＦＥＴのスイッチＯＮ抵抗が安定して低くなるので、半導体装置１の高周波化が実現する。
【００４６】
なお、本実施形態のＦＥＴは、ドレイン−ゲート間に大きな電位差が生じる。そのため、ドレイン領域２３ｄとゲート電極４１とが接近していると、半導体装置１の耐圧が低くなる恐れがある。しかしながら、ソースフィールドプレート４４のドレイン領域２３ｄ側の端Ｅ２はゲート電極４１のドレイン側の端Ｅ６よりドレイン領域２３ｄ側に位置している。上述したように、ドレイン領域２３ｄはソースフィールドプレート４４を使ったセルフアライメントにより形成されるので、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ソースフィールドプレート４４がドレイン領域２３ｄ側に突出している分、ゲート電極４１から離間したものとなる。ゲート電極４１とドレイン領域２３ｄとが極端に接近しないので、半導体装置１の耐圧は高い。
【００４７】
（実施形態２）
実施形態１では、ソースフィールドプレート４４をドレイン領域２３ｄ側に突出させることにより、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４をゲート電極４１から離間させた。実施形態２では、ソースフィールドプレート４４をドレイン領域２３ｄ側にさらに延伸することにより、半導体装置１の耐圧性をさらに高める。
【００４８】
実施形態２の半導体装置２は、１又は複数の電界効果トランジスタを備える。図５は、半導体装置２が備えるＦＥＴ部分の断面模式図である。図５に示したＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ)である。半導体装置２が備えるＦＥＴの構成は、実施形態１の半導体装置１が備えるＦＥＴの構成と略同じである。しかしながら、ソースフィールドプレート４４の一部がドレイン側に延伸している点が実施形態１とは異なっている。
【００４９】
図６は、ゲート電極４１付近の拡大図である。ソースフィールドプレート４４は、実施形態１と同様に、ゲート電極４１の上部に誘電体層３０を介して配置されている。ソースフィールドプレート４４は、ゲート電極４１のドレイン側の端よりドレイン側に伸びる延伸部４４ａを備えている。延伸部４４ａはソースフィールドプレート４４の一部である。ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、延伸部４４ａのドレイン領域２３ｄ側の端Ｅ２と平面視で一致している。
【００５０】
なお、ソースフィールドプレート４４に延伸部４４ａを設けた場合、延伸部４４ａと半導体層２０とが容量結合することにより、ＦＥＴの特性に大きく影響を与える恐れがある。本実施形態の場合、延伸部４４ａは半導体層２０の表面の誘電体層３０から離間している。より具体的には、延伸部４４ａは、半導体層２０の表面近くからドレイン側に向けて上方向に斜めに延伸している。これにより、延伸部４４ａと半導体層２０の表面の誘電体層３０との間には空間Ｓ（空気層）が形成されることになる。空気の誘電率は低いので、延伸部４４ａと半導体層２０との容量結合による、ＦＥＴの特性への影響は緩和される。
【００５１】
次に、このような構成を有する半導体装置２の製造方法について説明する。
【００５２】
図７は、半導体装置２の製造方法を示すフローチャートである。また、図８Ａ〜図８Ｄは、各製造工程での半導体装置２を示す図である。以下、図７、及び図８Ａ〜図８Ｄを参照しながら、半導体装置２の製造方法について説明する。以下の説明では、実施形態１で使用した一部図面（図４Ａ〜図４Ｄ）も使用する。
【００５３】
なお、以下の説明では、半導体装置２の製造者（以下、単に「製造者」という。）が半導体装置２を製造するものとして説明する。実施形態１と同様に「製造者」は「製造装置」或いは「制御装置（プロセッサ）」と言い換えることができる。
【００５４】
まず、製造者は、図４Ａに示すような、ＦＥＴのベース１００を用意する。そして、製造者は、図４Ｂに示すように、半導体層２０の表面に誘電体層３０Ａを形成する（ステップＳ２０１）。このとき、製造者は、ゲート電極４１を配置する位置に開口Ｈを形成する。そして、製造者は、図４Ｃに示すように、半導体層２０の表面にゲート電極４１を形成する（ステップＳ２０２）。その後、製造者は、図４Ｄに示すように、ゲート電極４１が形成された半導体層２０の表面を誘電体層３０Ｂで覆う（ステップＳ２０３）。誘電体層３０Ａ、３０Ｂ、開口Ｈ、及びゲート電極４１を形成する方法は、実施形態１のステップＳ１０１〜Ｓ１０３で説明した方法と同じであるので、説明を省略する。
【００５５】
次に、製造者は、ゲート電極４１の上部にソースフィールドプレート４４を形成する（ステップＳ２０４）。ソースフィールドプレート４４は、例えば、蒸着やスパッタリングにより形成される。製造者は、例えば、次の方法でソースフィールドプレート４４を形成する。
【００５６】
まず、製造者は、誘電体層３０Ｂの表面のうち、ソースフィールドプレート４４を配置しない部分をフォトレジストＭ３で覆う。図８Ａには、フォトレジストＭ３で誘電体層３０Ｂの表面を覆った様子が示されている。このとき、製造者は、延伸部４４ａが半導体層２０の表面にある誘電体層３０から離間するようにフォトレジストＭ３を形成する。例えば、製造者は、ゲート電極４１のドレイン側に位置するフォトレジストＭ３の端面Ｍ３ａが、ドレイン側に傾斜するようフォトレジストＭ３を形成する。言い換えると、製造者は、ゲート電極４１から離れるほど、延伸部４４ａと誘電体層３０表面との離間量が大きくなるようフォトレジストＭ３を形成する。
【００５７】
このとき、製造者は、実施形態１のステップＳ１０４と同様に、端Ｅ５及び端Ｅ２の位置にフォトレジストＭ３の端部が位置するようにフォトレジストＭ３を形成する。端Ｅ５は、ゲート電極４１のソース側の端Ｅ１とドレイン側の端Ｅ６の間に位置しており、端Ｅ２はゲート電極４１のドレイン側の端Ｅ６よりドレイン側に位置している。
【００５８】
フォトレジストＭ３が形成されたら、製造者は、誘電体層３０Ｂの表面に金属を蒸着させる。図８Ｂには、金属が蒸着された様子が示されている。その後、製造者は、誘電体層３０Ｂの表面からフォトレジストＭ３を除去（リフトオフ）する。これにより、ゲート電極４１の上部に、延伸部４４ａを備えたソースフィールドプレート４４が形成される。図８Ｂを見れば分かるように、延伸部４４ａは、ゲート電極４１から離れるほど、誘電体層３０表面との離間量が大きくなっている。
【００５９】
次に、半導体層２０にソース領域２３ｓ及びドレイン領域２３ｄを形成する(ステップＳ２０５）。実施形態１と同様に、製造者は、ゲート電極４１及びソースフィールドプレート４４をマスクとして、半導体層２０のソース領域２３ｓとなる領域及びドレイン領域２３ｄとなる領域に不純物イオンを注入することによりソース領域２３ｓ及びドレイン領域２３ｄを形成する。
【００６０】
図８Ｃは、半導体層２０にソース領域２３ｓ及びドレイン領域２３ｄが形成された様子を示す図である。セルフアライメントによりドレイン領域２３ｄが形成されるので、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、延伸部４４ａのドレイン領域２３ｄ側の端Ｅ２と平面視で一致する。ソース領域２３ｓ及びドレイン領域２３ｄの形成後、注入イオンは、活性化アニールにより活性化される。
【００６１】
次に、製造者は、ソース領域２３ｓの表面にソース電極４２を形成する。さらに、製造者は、ドレイン領域２３ｄの表面にドレイン電極４３を形成する（ステップＳ２０６）。ソース電極４２、及びドレイン電極４３を形成する方法は、実施形態１のステップＳ２０６で説明した方法と同じである。図８Ｄには、半導体層２０の表面にソース電極４２及びドレイン電極４３が形成された様子が示されている。ソース電極４２及びドレイン電極４３が形成されたら、製作者は、ソース電極４２及びドレイン電極４３が形成された半導体層２０の表面を誘電体層３０で覆う。これにより、図５に示す半導体装置２が完成する。
【００６２】
本実施形態によれば、ソース領域２３ｓのゲート電極４１側の端Ｅ３の位置及びドレイン領域２３ｄのゲート電極４１側の端Ｅ４の位置が精度よく定まるので、ＦＥＴのスイッチＯＮ抵抗を低くできる。スイッチＯＮ抵抗が低くなるので半導体装置１の高周波化が実現する。
【００６３】
また、ドレイン領域２３ｄのゲート電極４１側の端Ｅ４は、ソースフィールドプレート４４の延伸部４４ａの分だけさらにゲート電極４１から離間したものとなる。従って、半導体装置２の耐圧はさらに高くなる。例えソースフィールドプレート４４に延伸部４４ａを設けたとしても、延伸部４４ａは半導体層２０の表面の誘電体層３０から離間している。これにより、延伸部４４ａと半導体層２０の表面の誘電体層３０との間には空間Ｓが形成される。空気の誘電率は低いので、延伸部４４ａと半導体層２０との容量結合による、ＦＥＴの特性への影響は小さい。
【００６４】
しかも、製造者は、延伸部４４ａと誘電体層３０表面との離間量がゲート電極４１から離れるほど大きくなるように、ソースフィールドプレート４４を形成している。すなわち、延伸部４４ａは、ゲート電極４１から離れるほど、誘電体層３０表面との離間量が大きくなるように、斜めに上方に向けて延伸している。これにより、半導体装置１は、電界が集中するゲート電極４１の端の近くにソースフィールドプレート４４を位置させつつも、ゲート電極４１の端から離れるほど誘電体層３０表面の空気層が厚くなる。よって、半導体装置１は、高い電界緩和効果を得つつも、ソースフィールドプレート４４と半導体層２０との容量結合によるＦＥＴの特性への影響も小さい。
【００６５】
上述の各実施形態はそれぞれ一例を示したものであり、種々の変更及び応用が可能である。
【００６６】
例えば、上述の各実施形態では、半導体装置１、２は、１又は複数の電界効果トランジスタ（ＦＥＴ）を備えるものとしたが、半導体装置１がＦＥＴそのものであってもよい。また、半導体装置１は、１又は複数のＦＥＴを使用して製造される装置（例えば、インバータ）であってもよい。勿論、半導体装置１、２は、１又は複数のＦＥＴを備えた半導体チップ（半導体パッケージ）であってもよい。
【００６７】
また、上述の各実施形態では、半導体装置１、２が備えるＦＥＴは、ＨＥＭＴであるものとしたが、ＦＥＴは、ＨＥＭＴに限定されない。例えば、半導体装置１、２が備えるＦＥＴは、ＪＦＥＴ、ＭＥＳＦＥＴ、或いはＭＯＳＦＥＴであってもよい。半導体装置１、２が複数のＦＥＴを備える場合、複数のＦＥＴはそれぞれ異なる種類のＦＥＴであってもよい。
【００６８】
ＦＥＴがＨＥＭＴでない場合、半導体層２０、ソース領域２３ｓ、及びドレイン領域２３ｄの構造は適宜変更する。例えば、半導体装置１はＮチャネル型のＭＯＳＦＥＴなのであれば、ソース領域２３ｓ及びドレイン領域は、ドナーが高濃度にドープされた領域ではなく、単にドナーがドープされたＮ型半導体であってもよい。半導体層２０の他の部分はアクセプタがドープされたＰ型半導体であってもよい。また、半導体装置１が備えるＦＥＴがＰチャネル型のＭＯＳＦＥＴの場合、ソース領域２３ｓ及びドレイン領域は、アクセプタがドープされたＰ型半導体であってもよい。半導体層２０の他の部分はドナーがドープされたＮ型半導体であってもよい。
【００６９】
ＦＥＴがＨＥＭＴでない場合も、ソース領域２３ｓ及びドレイン領域２３ｄを形成する方法は、実施形態１、２で示した方法と同様である。すなわち、ソース領域２３ｓ及びドレイン領域２３ｄを形成する方法は、ステップＳ１０５やステップＳ２０５で説明したように、ゲート電極４１及び／又はソースフィールドプレート４４をマスクとしたイオン注入である。
【００７０】
また、上述の実施形態では、延伸部４４ａは、半導体層２０の表面近くからドレイン側或いはソース側に向けて上方向に斜めに延伸しているものとしたが、延伸部４４ａと半導体層２０との間に空気層が形成されるのであれば、延伸部４４ａの延伸は必ずしも斜めでなくてもよい。例えば、延伸部４４ａは、半導体層２０表面の誘電体層３０から離れた位置から、ドレイン側或いはソース側に向けて、誘電体層３０の表面と平行に延伸していてもよい。
【００７１】
また、ソースフィールドプレート４４の構造は、一段フィールドプレート構造に限定されない。例えば、ソースフィールドプレート４４の構造は、多段フィールドプレート構造であってもよい。
【００７２】
また、上述の実施形態では、ソースフィールドプレート４４は、ソース側とドレイン側のいずれかに偏っているものとしたが、製造者は、ゲート電極４１全体を覆うようにソースフィールドプレート４４を形成してもよい。例えば、製造者は、ソースフィールドプレート４４のドレイン側の端がゲート電極４１のドレイン側の端よりドレイン側に位置するように、かつ、ソースフィールドプレート４４のソース側の端がゲート電極４１のソース側の端よりソース側に位置するようにソースフィールドプレート４４を形成してもよい。この場合、ソース領域２３ｓのゲート電極４１側の端は、ソースフィールドプレート４４のソース側の端と平面視で一致し、ドレイン領域２３ｄのゲート電極４１側の端は、ソースフィールドプレート４４のドレイン側の端と平面視で一致する。
【００７３】
また、上述の各実施形態では、ゲート電極４１は、ゲートフィールドプレート４１ａ、４１ｂを備えるものとした。しかしながら、ゲート電極４１は、ゲートフィールドプレート４１ａ、４１ｂを備えていなくてもよい。また、ゲート電極４１は、ゲートフィールドプレート４１ａ及びゲートフィールドプレート４１ｂのいずれか一方ののみ備えていてもよい。例えば、ゲート電極４１は、ドレイン側に延伸するゲートフィールドプレート４１ｂのみ備えていてもよい。また、ゲートフィールドプレート４１ａおよびゲートフィールドプレート４１ｂの延伸長は同じでなくてもよい。例えば、ゲートフィールドプレート４１ｂのドレイン側への延伸長は、ゲートフィールドプレート４１ａのソース側への延伸長より長くてもよい。
【００７４】
また、上述の各実施形態では、電子走行層２１はＧａＮ層であり、バリア層２２はＡｌＧａＮ層であるものとしたが、電子走行層２１及びバリア層２２はこの例に限定されない。例えば、電子走行層２１はアンドープのＧａＡｓであり、バリア層２２はｎ型のＡｌＧａＡｓ（ＧａＡｓとＡｌＧａＡｓの系では分極による電子供給は期待できないのでＡｌＧａＡｓをｎ型とする）であってもよい。
【００７５】
本実施形態の半導体装置は次のようにも表現されうる。勿論、実施形態の半導体装置はこれに限定されるものではない。実施形態の半導体装置は、半導体基板上に形成されたゲート電極、ドレイン電極、ソース電極を有し、かつその表面の少なくとも一部を被覆する絶縁体薄膜と、絶縁体薄膜上にソース電極方向に伸延されたゲートフィールドプレートを有し、かつゲート電極とドレイン電極の間の絶縁体薄膜上に形成され、配線層によりソース電極に電気的に接続されるフィールドプレート電極とを有し、かつイオン注入により形成されたソース領域およびドレイン領域を有し、かつソース領域のゲート電極側の端は、ゲートフィールドプレートのソース領域側の端と平面視で一致しており、かつドレイン領域のゲート電極側の端は、ソースフィールドプレートのドレイン領域側の端と平面視で一致している。
【００７６】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１、２…半導体装置
１０…基板
２０…半導体層
２１…電子走行層
２２…バリア層
２３ｓ…ソース領域（イオン注入層）
２３ｄ…ドレイン領域（イオン注入層）
３０、３０Ａ、３０Ｂ…誘電体層（絶縁膜）
４１…ゲート電極
４１ａ、４１ｂ…ゲートフィールドプレート
４２…ソース電極
４３…ドレイン電極
４４…ソースフィールドプレート
４４ａ…延伸部
１００…ベース
Ｓ…空間（空気層）
Ｍ１〜Ｍ３…フォトレジスト
Ｅ１〜Ｅ６…端
【図１】
2018037565.tif 000003
【図２】
2018037565.tif 000004
【図３】
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【図４Ａ】
2018037565.tif 000006
【図４Ｂ】
2018037565.tif 000007
【図４Ｃ】
2018037565.tif 000008
【図４Ｄ】
2018037565.tif 000009
【図４Ｅ】
2018037565.tif 000010
【図４Ｆ】
2018037565.tif 000011
【図４Ｇ】
2018037565.tif 000012
【図５】
2018037565.tif 000013
【図６】
2018037565.tif 000014
【図７】
2018037565.tif 000015
【図８Ａ】
2018037565.tif 000016
【図８Ｂ】
2018037565.tif 000017
【図８Ｃ】
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【図８Ｄ】
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