(57)【要約】      （修正有）【課題】チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとするインバータ回路を提供する。【解決手段】空間電荷捕獲部１１は、駆動トランジスタ１０のチャネル領域、前記チャネル領域の近傍領域、前記チャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部のいずれかに設けられ、空間電荷を捕獲するとともに放出する。可変寄生容量１２は、前記駆動トランジスタ１０のドレイン電極１０ａと出力端子１０ｂとの間に電気的に接続され、金属配線１２ａと絶縁膜１２ｂと金属電極１２ｃとで構成され、前記金属配線１２ａの帯電量が、前記駆動トランジスタ１０のゲート電極１０ｃに電気的に接続された入力端子１０ｄの入力電圧Ｖｉｎ（Ｖ）に同期して変動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電界効果型の駆動トランジスタを含むインバータ回路であって、
前記駆動トランジスタのチャネル領域、前記チャネル領域の近傍領域、前記チャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部のいずれかに設けられ、空間電荷を捕獲するとともに放出する空間電荷捕獲部と、
前記駆動トランジスタのドレイン電極と出力端子との間に電気的に接続され、金属配線と絶縁膜と金属電極とで構成され、前記金属配線の帯電量が、前記駆動トランジスタのゲート電極に電気的に接続された入力端子の入力電圧に同期して変動する可変寄生容量と、
を備えるインバータ回路。
【請求項２】
前記駆動トランジスタをＳｉ−ＭＯＳＦＥＴとし、前記空間電荷捕獲部として、当該Ｓｉ−ＭＯＳＦＥＴのチャネル領域を、空間電荷を捕獲するとともに放出することが可能なＤＮＡとした
請求項１に記載のインバータ回路。
【請求項３】
前記空間電荷捕獲部として、前記駆動トランジスタのチャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部に、極薄シリコン窒化膜、又は極薄アルミ酸化膜の極薄絶縁膜を設ける
請求項１に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路に関し、詳しくは、チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとするインバータ回路に関する。
【背景技術】
【０００２】
近年、ＤＮＡ（Ｄｅｏｘｙｒｉｂｏｎｕｃｌｅｉｃ  Ａｃｉｄ）をチャネルとするＳｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の素子物理の研究が行われている（非特許文献１−３）。
【０００３】
本発明者は、λファージ由来の約５０ｋｂの直鎖状のＤＮＡ（以下、λ−ＤＮＡと称する）を、ＭＯＳＦＥＴのソース電極とドレイン電極との間に架橋することにより、ホール電流をゲート電圧で制御出来ること、低温において、静電現象と異なるチャネル電流の遮断現象及び階段現象が生じることを見出している（非特許文献４）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S. Takagi, et al., Nanoscale 4(2012)1975 -1977.
【非特許文献２】N. Matsuo, et al., JJAP. 51(2012)04DD13-1-4.
【非特許文献３】S. Maeno, et al., IEICE Electronics Express 11(2014)1-6.
【非特許文献４】N. Matsuo, et al., IEEE EDL. 37(2016)224-227.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、パーソナルコンピュータ等の電子機器に搭載されているインバータ回路には、駆動トランジスタ側にｎ型Ｓｉ−ＭＯＳＦＥＴを配置し、負荷トランジスタ側にｐ型Ｓｉ−ＭＯＳＦＥＴを配置する相補型ＭＯＳＦＥＴ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳＦＥＴ:ＣＭＯＳＦＥＴ）が使用されている。相補型ＭＯＳＦＥＴは、消費電力が少ない、製造コストが安い等の利点から、電子機器のＣＰＵ、ＤＲＡＭ、ＳＲＡＭ、不揮発メモリー、半導体集積回路等に殆ど採用されている。
【０００６】
しかしながら、ＣＭＯＳＦＥＴを使用したインバータ回路では、入力電圧の変化に伴い、出力電圧が高電圧（ｈｉｇｈ）から低電圧（ｌｏｗ）に切り替わる時にのみ、電流がｎ型Ｓｉ−ＭＯＳＦＥＴとｐ型Ｓｉ−ＭＯＳＦＥＴとの間のチャネル領域を介して電源側から接地側に瞬間的に流れる。この瞬間的な電流の発生により、大きな消費電力が生じる。そのため、ＣＭＯＳＦＥＴを使用したインバータ回路では、この消費電力の発生を防止することは出来ないという課題がある。
【０００７】
そこで、本発明は、前記課題を解決するためになされたものであり、チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとするインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、鋭意研究を重ねた結果、本発明に係る新規なインバータ回路を完成させた。即ち、本発明は、電界効果型の駆動トランジスタを含むインバータ回路であって、空間電荷捕獲部と、可変寄生容量と、を備える。空間電荷捕獲部は、前記駆動トランジスタのチャネル領域、前記チャネル領域の近傍領域、前記チャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部のいずれかに設けられ、空間電荷を捕獲するとともに放出する。可変寄生容量は、前記駆動トランジスタのドレイン電極と出力端子との間に電気的に接続され、金属配線と絶縁膜と金属電極とで構成され、前記金属配線の帯電量が、前記駆動トランジスタのゲート電極に電気的に接続された入力端子の入力電圧に同期して変動する。
【０００９】
又、本発明は、前記駆動トランジスタをＳｉ−ＭＯＳＦＥＴとし、前記空間電荷捕獲部として、当該Ｓｉ−ＭＯＳＦＥＴのチャネル領域を、空間電荷を捕獲するとともに放出することが可能なＤＮＡとする。又、本発明は、前記空間電荷捕獲部として、前記駆動トランジスタのチャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部に、極薄シリコン窒化膜、又は極薄アルミ酸化膜の極薄絶縁膜を設ける。
【発明の効果】
【００１０】
本発明では、チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るインバータ回路の回路図である。
【図２】本発明の実施形態に係るインバータ回路の入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性を示す模式図である。
【図３】本発明の他の実施形態に係るインバータ回路の回路図である。
【図４】第一の実施例に係るＤＮＡ／Ｓｉ−ＭＯＳＦＥＴの模式図を示す。
【図５】第一の実施例に係るＳｉ−ＭＯＳＦＥＴのスリットを平面から見た光学顕微鏡写真画像（図５（ａ））と、第一の実施例に係るＳｉ−ＭＯＳＦＥＴのスリットを正面から見た断面ＳＥＭ画像（図５（ｂ））とである。
【図６】第一の実施例に係るインバータ回路を平面から見た光学顕微鏡写真画像である。
【図７】第一の実施例に係るインバータ回路の入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性を示すグラフである。
【図８】第二の実施例に係るＴＤＴＦＴの断面模式図を示す。
【図９】第二の実施例に係るＴＤＴＦＴを平面から見た光学顕微鏡写真画像である。
【図１０】第二の実施例に係るＴＤＴＦＴのＡｌ／極薄シリコン窒化膜／ｐｏｌｙ−Ｓｉ膜の電流電圧特性を示すグラフである。
【発明を実施するための形態】
【００１２】
以下に、添付図面を参照して、本発明に係るインバータ回路の実施形態について説明し、本発明の理解に供する。尚、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定する性格のものではない。
【００１３】
図１は、本発明の実施形態に係るインバータ回路の回路図である。本発明は、図１に示すように、電界効果型の駆動トランジスタ１０を含むインバータ回路１であって、空間電荷捕獲部１１と、可変寄生容量１２と、を備える。空間電荷捕獲部１１は、前記駆動トランジスタ１０のチャネル領域、前記チャネル領域の近傍領域、前記チャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部のいずれかに設けられ、空間電荷を捕獲するとともに放出する。可変寄生容量１２は、前記駆動トランジスタ１０のドレイン電極１０ａと出力端子１０ｂとの間に電気的に接続され、金属配線１２ａ/絶縁膜１２ｂ/金属電極１２ｃで構成され、前記金属配線１２ａの帯電量が、前記駆動トランジスタ１０のゲート電極１０ｃに電気的に接続された入力端子１０ｄの入力電圧Ｖｉｎ（Ｖ）（入力ゲート電圧）に同期して変動する。
【００１４】
例えば、可変寄生容量１２の絶縁膜１２ｂに電気的に接続された金属端子１２ｃが入力端子１０ｄに電気的に接続され、金属端子１２ｃの電圧ＶＡＬ（Ｖ）が入力端子１０ｄの入力電圧Ｖｉｎ（Ｖ）に等しくなる。尚、前記駆動トランジスタ１０のソース電極１０ｅは、接地されている。
【００１５】
これにより、チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとすることが可能となる。即ち、空間電荷捕獲部１１を設けることで、空間電荷捕獲部１１が捕獲及び放出する空間電荷（帯電量）により、金属配線１２ａに電位を生じさせ、駆動トランジスタ１０は、ｐ型及びｎ型の両方の特性を兼ね備えるアンビポーラ（ａｍｂｉｐｏｌａｒ）特性を有する。そして、可変寄生容量１２を設けることで、金属配線１２ａの電位は、入力電圧Ｖｉｎ（Ｖ）とともに変化し、それが出力電圧Ｖｏｕｔ（Ｖ）となる。
【００１６】
そのため、入力電圧Ｖｉｎ（Ｖ）を変化させる過程において、金属配線１２ａに電気的に接続される１３の電源電圧ＶＤＤ（Ｖ）と無関係に、入力電圧Ｖｉｎ（Ｖ）と出力電圧Ｖｏｕｔ（Ｖ）の変換が生じる。つまり、電源電圧ＶＤＤ（Ｖ）がゼロであっても、入力電圧Ｖｉｎ（Ｖ）と出力電圧Ｖｏｕｔ（Ｖ）の変換が生じるのである。その結果、インバータ回路１において、駆動トランジスタ１０のチャネル領域を介して瞬間的な電流が生じずに、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ（Ｖ）の変換を消費電力ゼロで行うことが可能となる。
【００１７】
図２は、本発明の実施形態に係るインバータ回路の入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性を示す模式図である。具体的には、空間電荷捕獲部１１が空間電荷を捕獲し、この帯電量をＱ１１（Ｃ）とし、金属配線１２ａの帯電量をＱ１２ａ（Ｃ）とする。すると、金属配線１２ａの帯電量Ｑ１２ａ（Ｃ）は、トランジスタ１０の入力電圧Ｖｉｎ（Ｖ）により変動される。ここで、図２に示すように、｜Ｑ１１｜＞｜Ｑ１２ａ｜の場合は、Ｖｏｕｔ（Ｖ）＜０Ｖとなり、｜Ｑ１１｜＝｜Ｑ１２ａ｜の場合は、Ｖｏｕｔ（Ｖ）＝０Ｖとなり、｜Ｑ１１｜＜｜Ｑ１２ａ｜の場合は、Ｖｏｕｔ（Ｖ）＞０Ｖとなる。この現象は、金属配線１２ａに電気的に接続される電源端子１３の電源電圧ＶＤＤ（Ｖ）と無関係に生じるため、電源電圧ＶＤＤ（Ｖ）をゼロとしても良い。そのため、インバータ回路１において、駆動トランジスタ１０のチャネル領域での瞬間的な電流を一切生じさせずに、入力電圧Ｖｉｎ（Ｖ）と出力電圧Ｖｏｕｔ（Ｖ）の変換を行うことが可能となるのである。
【００１８】
本発明者は、これらの現象が生じた理由として、駆動トランジスタ１０の空間電荷捕獲部１１が電荷の捕獲及び放出を行うことにより、空間電荷の可変領域を形成すること、帯電量が入力電圧Ｖｉｎ（Ｖ）に同期して変動する可変寄生容量１２を形成したこと、駆動トランジスタ１０がアンビポーラ（ａｍｂｉｐｏｌａｒ）特性を有すること、と考えている。
【００１９】
尚、図２に示すインバータ回路の入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性は模式図であり、本発明の構成の部材を適宜設計変更することで、良く知られるインバータ回路の入力電圧−出力電圧特性を示すインバータ回路を構成することが出来る。
【００２０】
ここで、インバータ回路１が相補型ＭＯＳＦＥＴである場合は、駆動トランジスタ１０に直列に接続されたｎ型の負荷トランジスタ１４（ｎ型Ｓｉ−ＭＯＳＦＥＴ）を更に備え、負荷トランジスタ１４のソース電極１４ａは、金属配線１２ａに電気的に接続され、負荷トランジスタ１４のドレイン電極１４ｂは、電源端子１３に電気的に接続され、負荷トランジスタ１４のゲート電極１４ｃは、入力端子１０ｄに電気的に接続される。本発明は、一般的に使用されている相補型ＭＯＳＦＥＴに適用可能である。
【００２１】
又、駆動トランジスタ１０の空間電荷捕獲部１１の構成に特に限定は無い。例えば、駆動トランジスタ１０をＳｉ−ＭＯＳＦＥＴとし、このチャネル領域を、空間電荷を捕獲するとともに放出することが可能なＤＮＡで構成することが出来る。これにより、ＤＮＡのグアニン塩基のπ電子雲近傍に電子が捕獲され、チャネル領域を負に帯電し、金属配線１０ａに電位を生じさせる。
【００２２】
又、駆動トランジスタ１０のチャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部に、極薄シリコン窒化膜、又は極薄アルミ酸化膜の極薄絶縁膜を設けることが出来る。ここで、極薄とは、電子又は正孔のキャリアがトンネル効果で透過可能な厚みを意味し、例えば、１ｎｍ以上１０ｎｍ以下の厚みである。又、駆動トランジスタ１０が、ソース・ドレインのうち、前記チャネル領域と接しない領域の端部に極薄シリコン窒化膜、又は極薄アルミ酸化膜の極薄絶縁膜を設けたトンネルダイエレクトリックＴＦＴ（Ｔｕｎｎｅｌ  Ｄｉｅｌｅｃｔｒｉｃ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：  ＴＤＴＦＴ）である場合、ＴＤＴＦＴは極薄絶縁膜により電圧に対する電流密度にヒステリシスを有するため、極薄絶縁膜が電子を捕獲し放出する。そのため、ＴＤＴＦＴを駆動トランジスタ１０として用いてインバータ回路１を構成しても、本発明の作用効果を奏することになる。
【００２３】
又、空間電荷捕獲部１１は、駆動トランジスタ１０のチャネル領域に空間電荷を捕獲して、可変寄生容量１２の帯電量と差異を生じさせればよいことから、チャネル領域、チャネル領域の近傍領域、チャネル領域の端部、又はソース・ドレインのうち、前記チャネル領域と接しない領域の端部のいずれかに設ければ良い。又、空間電荷捕獲部１１は、チャネル領域、チャネル領域の近傍領域、チャネル領域の端部のいずれかに設けられる場合、前記チャネル領域の全部又は一部に設けられても構わない。空間電荷捕獲部１１のサイズは、チャネル領域のサイズやインバータ回路の入出力特性、論理反転閾値等に応じて適宜設計される。
【００２４】
又、上述では、駆動トランジスタ１０をｐ型Ｓｉ−ＭＯＳＦＥＴとし、負荷トランジスタ１４をｎ型Ｓｉ−ＭＯＳＦＥＴとして構成したが、この構成に限定する必要は無く、例えば、駆動トランジスタ１０をｎ型Ｓｉ−ＭＯＳＦＥＴとし、負荷トランジスタ１４をｐ型Ｓｉ−ＭＯＳＦＥＴとして構成しても構わない。
【００２５】
図３は、本発明の他の実施形態に係るインバータ回路の回路図である。本発明では、空間電荷捕獲部１１を含む駆動トランジスタ１０及び可変寄生容量１２の構成が主であるため、図３に示すように、負荷トランジスタ１４が無くても、本発明の作用効果を得ることが出来る。
【００２６】
本発明は、低消費電力を極限まで低減させるための集積回路の素子構造として有効であり、電力を消費しないインバータ回路のデバイスとして有用である。又、本発明は、集積回路の他に、それを応用した電子デバイスの全てに適用することが出来る。
【実施例】
【００２７】
以下、実施例等によって本発明を具体的に説明するが、本発明はこれにより限定されるものではない。
【００２８】
先ず、第一の実施例として、チャネル領域をＤＮＡとするＤＮＡ／Ｓｉ−ＭＯＳＦＥＴを駆動トランジスタとしたインバータ回路を作製した。図４は、第一の実施例に係るＤＮＡ／Ｓｉ−ＭＯＳＦＥＴの模式図を示す。先ず、膜厚０．３５μｍのＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を熱酸化し、エッチングにより６０ｎｍにする。次に、リソグラフィーとドライエッチングによりＤＮＡ／Ｓｉ−ＭＯＳＦＥＴを形成するＳｉ島と、負荷トランジスタの活性領域であるＳｉ細線を形成する。そして、電子線リソグラフィーによりＳｉ島の所定位置に、長さがＷ（１００μｍ）であり、幅がＬ（１２０ｎｍ）である細線状のスリットが形成され、スリットを挟んで、Ｓｉのドレイン電極と、Ｓｉのソース電極とが形成される。ドレイン電極の真上には、Ａｌの金属膜が形成され、これは接地される。一方、ソース電極の真上には、Ａｌの金属膜が形成され、負荷トランジスタ活性領域と電気的に接続される。
【００２９】
図５（ａ）は、第一の実施例に係るＳｉ−ＭＯＳＦＥＴのスリットを平面から見た光学顕微鏡写真画像であり、図５（ｂ）は、第一の実施例に係るＳｉ−ＭＯＳＦＥＴのスリットを正面から見た断面ＳＥＭ画像である。ここで、ドレイン電極側及びソース電極側のスリットのＳｉ面にＡＧＥ（ａｌｌｙｌ  ｇｌｙｃｉｄｙｌ  ｅｔｈｅｒ）を形成させ、更に、ＰＣＲ（ｐｏｌｙｍｅｒａｓｅ  ｃｈａｉｎ  ｒｅａｃｔｉｏｎ）法により作製した所定の長さ（塩基数が４５０ｂｐ）のＤＮＡをドレイン電極側及びソース電極側のＡＧＥに架橋した。ＡＧＥは１ｎｍの長さである。
【００３０】
図６は、第一の実施例に係るインバータ回路を平面から見た光学顕微鏡写真画像である。アンビポーラ型ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴに直列にｎ型Ｓｉ−ＭＯＳＦＥＴ（負荷トランジスタ）が接続され、第一の実施例に係るインバータ回路が提供された。ここで、ｎ型Ｓｉ−ＭＯＳＦＥＴのチャネル幅Ｗは１０μｍであり、チャネル長Ｌは５８０μｍである。インバータ回路のゲート電極は基板電極であり、アンビポーラ型ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴのソース電極及びドレイン電極、ｎ型Ｓｉ−ＭＯＳＦＥＴの活性領域にのみＳＯＩを使用した。ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴ及びｎ型Ｓｉ−ＭＯＳＦＥＴのゲート酸化膜厚とＡｌの金属配線の直下の絶縁膜厚は、共に１１００ｎｍとした。Ａｌの金属配線の直下に絶縁膜を設けて寄生容量を形成し、絶縁膜をゲート電極に電気的に接続して、寄生容量がゲート電極の入力電圧に同期して変化するようにした。このように構成したインバータ回路において入力電圧と出力電圧との関係を測定した。
【００３１】
図７は、第一の実施例に係るインバータ回路の入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性を示すグラフである。図７に示すように、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎが−４．０Ｖ〜６．８Ｖにおいて急激に増減し（δＶｏｕｔ＝０．７４Ｖ）、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの変換が生じていることが理解される。ここで、電源電圧ＶＤＤが３Ｖの場合と０Ｖの場合において入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ特性を測定したが、この入出力特性に殆ど変化が無いことが理解される。
【００３２】
ここで、第一の実施例に係るインバータ回路の入出力特性を説明すると、ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴのＤＮＡは、負に帯電したグアニン塩基に起因して電子が捕獲されるトラップを有し、空間電荷捕獲部に相当し、この帯電量をＱＤＮＡとする。一方、ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴと可変寄生容量とのＡｌの金属配線の帯電量をＱＡＬとする。すると、｜ＱＤＮＡ｜＞｜ＱＡＬ｜の場合は、Ｖｏｕｔ（Ｖ）＜０Ｖとなり、｜ＱＤＮＡ｜＝｜ＱＡＬ｜の場合は、Ｖｏｕｔ（Ｖ）＝０Ｖとなり、｜ＱＤＮＡ｜＜｜ＱＡＬ｜の場合は、Ｖｏｕｔ（Ｖ）＞０Ｖとなる。ここで、図７において、入力電圧Ｖｉｎがｎ型Ｓｉ−ＭＯＳＦＥＴの閾値の４．５Ｖ以降の場合に、電源電圧ＶＤＤが３Ｖと０Ｖにおいて出力電圧Ｖｏｕｔに僅かな差異が生じたのは、電源電圧ＶＤＤ＝０Ｖでは、Ａｌの金属配線の電位は０よりも大きいものの、アンビポーラ型ＤＮＡ／Ｓｉ−ＭＯＳＦＥＴとｎ型Ｓｉ−ＭＯＳＦＥＴに貫通電流が生じなかったが、電源電圧ＶＤＤ＝３Ｖでは、貫通電流が生じることで、出力電圧Ｖｏｕｔに降下の差を生じさせたと考えることが出来る。いずれにしても、電源電圧ＶＤＤが３Ｖと０Ｖにおいて同等の入出力特性を示したことは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ（Ｖ）の変換においてＤＮＡ／Ｓｉ−ＭＯＳＦＥＴのＤＮＡを介して瞬間的な電流が生じないことを示している。従って、第一の実施例に係るインバータ回路では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ（Ｖ）の変換を消費電力ゼロで行うことが可能である。
【００３３】
次に、第二の実施例として、ソース・ドレインのうち、前記チャネル領域と接しない領域の端部に極薄シリコン窒化膜を設けたＴＤＴＦＴを用いてインバータ回路を作製した。図８は、第二の実施例に係るＴＤＴＦＴの断面模式図を示す。ＴＤＴＦＴでは、ｎ＋型のＳｉのゲート電極の直上にフィールド酸化膜及びゲート酸化膜が形成され、ゲート酸化膜の直上にｐｏｌｙ−Ｓｉ膜が形成され、ゲート酸化膜の一方の端部の直上にｎ＋型のＳｉのソース半導体膜が形成され、ゲート酸化膜の他方の端部の直上にｎ＋型のＳｉのドレイン半導体膜が形成される。そして、フィールド酸化膜、ソース半導体膜、ｐｏｌｙ−Ｓｉ膜、ドレイン半導体膜の全ての直上に極薄絶縁膜の極薄シリコン窒化膜（ＳｉＮｘ）が形成され、ソース半導体膜及びドレイン半導体膜と対向し、極薄シリコン窒化膜（ＳｉＮｘ）の直上にＡｌの金属配線が形成される。同時に、Ｓｉ基板の裏面にもＡｌ膜が形成される。他の表面の領域は、ＰＶフィルム（ＳｉＯ２）が形成される。
【００３４】
図９は、第二の実施例に係るＴＤＴＦＴを平面から見た光学顕微鏡写真画像である。極薄シリコン窒化膜（ＳｉＮｘ）の膜厚は１．７ｎｍであり、ソース半導体膜とドレイン半導体膜との間にｐｏｌｙ−Ｓｉ膜のチャネル領域が設けられ、極薄シリコン窒化膜の位置は、作製容易の観点から、ソース・ドレインのうち、前記チャネル領域と接しない領域の端部とした。即ち、極薄シリコン窒化膜は、ソース半導体膜とＡｌの金属配線との間と、ドレイン半導体膜とＡｌの金属配線との間にそれぞれ形成した。ソース半導体膜とドレイン半導体膜は細線状であり、上方には、複数のコンタクトホールを直列に形成し、Ａｌの金属配線と接続するようにした。
【００３５】
図１０は、第二の実施例に係るＴＤＴＦＴのＡｌ／極薄シリコン窒化膜／ｐｏｌｙ−Ｓｉ膜の電流電圧特性を示すグラフである。電流電圧特性では、印加する電圧を０Ｖから−４Ｖまで変化させてから−４Ｖから０Ｖまで戻した際に出力される電流を測定しているが、図１０に示すように、ヒステリシスが観測されている。これは、極薄シリコン窒化膜が電圧の変化に伴い電子を捕獲及び放出しており、極薄シリコン窒化膜が空間電荷捕獲部の機能を有することを示している。そのため、空間電荷捕獲部を有する駆動トランジスタとしてＴＤＴＦＴを用いることが出来る。ＴＤＴＦＴに可変寄生容量を設けることで、第二の実施例に係るインバータ回路を作製すれば、電源電圧が０Ｖであっても、入力電圧と出力電圧が反転する入出力特性を得ることが出来る。
【産業上の利用可能性】
【００３６】
以上のように、本発明に係るインバータ回路は、集積回路はもちろん、電子デバイスの全てに有用であり、チャネル領域の電荷捕獲及び寄生容量の制御により消費電力をゼロとするインバータ回路として有効である。
【符号の説明】
【００３７】
１  インバータ回路
１０  駆動トランジスタ
１１  空間電荷捕獲部
１２  可変寄生容量
１３  電源電圧の電源端子
１４  負荷トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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