(57)【要約】      （修正有）【課題】短絡状態をより早期に検出することができる短絡検出装置を提供する。【解決手段】装置１において、短絡検出装置３は、ゲート駆動回路２から半導体素子１１に入力されるゲート電圧を検出する電圧検出回路３０と、ゲート駆動回路２にターンオン信号が入力されてから半導体素子１１のミラー期間が開始するまでの遷移期間において、半導体素子１１のゲート電圧が第１基準電圧以上になったときに半導体素子１１の短絡状態を検出する短絡検出回路３２と、を備える。【選択図】図１
2018191484.tif 000002
【特許請求の範囲】
【請求項１】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの遷移期間において、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備える短絡検出装置。
【請求項２】
前記第１基準電圧は、ミラー電圧未満である請求項１に記載の検出装置。
【請求項３】
前記短絡検出回路は、前記半導体素子のゲート電圧が、前記遷移期間後に第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する請求項１または２に記載の検出装置。
【請求項４】
前記第２基準電圧は、ミラー電圧以上である請求項３に記載の検出装置。
【請求項５】
前記短絡検出回路は、前記半導体素子のゲート電圧が、オン期間の全期間にわたって第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する請求項１または２に記載の検出装置。
【請求項６】
前記第２基準電圧は、前記半導体素子の順バイアス電圧よりも大きい請求項５に記載の検出装置。
【請求項７】
前記遷移期間は、前記半導体素子のゲート電圧がゲート閾値電圧以上になってから、
前記ミラー期間が開始するまでの期間である請求項１〜６の何れか１項に記載の検出装置。
【請求項８】
前記半導体素子に前記ターンオン信号が入力されて予め定められた第１期間が経過してから、予め定められた第２期間が経過するまでを前記遷移期間として特定するタイミング特定部を備える請求項１〜７の何れか一項に記載の検出装置。
【請求項９】
正側電源線および負側電源線の間に直列に接続された半導体素子と、
請求項１〜８の何れか一項に記載の短絡検出装置と、
を備える装置。
【請求項１０】
前記半導体素子のゲートを駆動するゲート駆動回路をさらに備える請求項９に記載の装置。
【請求項１１】
前記短絡検出装置により短絡状態が検出されたことに応じて前記正側電源線および前記負側電源線の間に流れる電流を遮断する遮断回路をさらに備える請求項９または１０に記載の装置。
【請求項１２】
前記正側電源線および前記負側電源線の間に前記半導体素子と他の半導体素子が直列に接続された直列接続回路をさらに備える請求項９〜１１の何れか一項に記載の装置。
【請求項１３】
他の短絡検出装置をさらに備え、
前記短絡検出装置は、前記他の半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記半導体素子がターンオンされることに応じて短絡状態を検出し、
前記他の短絡検出装置は、前記半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記他の半導体素子がターンオンされることに応じて短絡状態を検出する請求項１２に記載の装置。
【請求項１４】
前記半導体素子は、ワイドバンドギャップ半導体素子である請求項９〜１３の何れか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短絡検出装置および装置に関する。
【背景技術】
【０００２】
従来、電源線間に直列に接続された２つの半導体素子の各ゲートを駆動する装置では、電源線間の短絡を検出する様々な技術が提案されている（例えば、特許文献１参照）。
特許文献１  特開２０１５−５３７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
異常により短絡状態となる時間はなるべく短く抑えることが望まれる。特許文献１記載の検出方法では、ミラー期間終了以降に短絡状態を検出するため半導体素子が破壊することがありうる。また、今後、ワイドバンドギャップ半導体素子等の短絡耐量が小さい半導体素子を用いることも考えると、短絡状態をより早期に検出することが望まれる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、短絡検出装置を提供してよい。短絡検出装置は、ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路を備えてよい。短絡検出装置は、ゲート駆動回路にターンオン信号が入力されてから半導体素子のミラー期間が開始するまでの遷移期間において、半導体素子のゲート電圧が第１基準電圧以上になったときに半導体素子の短絡状態を検出する短絡検出回路を備えてよい。
【０００５】
第１基準電圧は、ミラー電圧未満でよい。
短絡検出回路は、半導体素子のゲート電圧が、遷移期間後に第２基準電圧以上になったときに、半導体素子の短絡状態を検出してよい。
【０００６】
第２基準電圧は、ミラー電圧以上でよい。
短絡検出回路は、半導体素子のゲート電圧が、オン期間の全期間にわたって第２基準電圧以上になったときに、半導体素子の短絡状態を検出してよい。
【０００７】
第２基準電圧は、半導体素子の順バイアス電圧よりも大きくてよい。
遷移期間は、半導体素子のゲート電圧がゲート閾値電圧以上になってから、ミラー期間が開始するまでの期間でよい。
【０００８】
短絡検出装置は、半導体素子にターンオン信号が入力されて予め定められた第１期間が経過してから、予め定められた第２期間が経過するまでを遷移期間として特定するタイミング特定部を備えてよい。
【０００９】
本発明の第２の態様においては、装置を提供してよい。装置は、正側電源線および負側電源線の間に直列に接続された半導体素子を備えてよい。装置は、第１の態様の短絡検出装置を備えてよい。
【００１０】
装置は、半導体素子のゲートを駆動するゲート駆動回路をさらに備えてよい。
装置は、短絡検出装置により短絡状態が検出されたことに応じて正側電源線および負側電源線の間に流れる電流を遮断する遮断回路をさらに備えてよい。
【００１１】
装置は、正側電源線および負側電源線の間に半導体素子と他の半導体素子が直列に接続された直列接続回路をさらに備えてよい。
【００１２】
装置は、他の短絡検出装置をさらに備えてよい。短絡検出装置は、他の半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに半導体素子がターンオンされることに応じて短絡状態を検出してよい。他の短絡検出装置は、半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに他の半導体素子がターンオンされることに応じて短絡状態を検出してよい。
半導体素子は、ワイドバンドギャップ半導体素子でよい。
【００１３】
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る装置を示す。
【図２】装置の動作を示す。
【図３】装置の動作波形の一例を示す。
【図４】装置の動作波形の他の例を示す。
【図５】第１検出期間における装置の動作波形の他の例を示す。
【図６】第１検出期間における装置の動作波形のさらに他の例を示す。
【発明を実施するための形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態に係る装置１を示す。なお、図中、白抜きの矢印記号は電圧または電流を示す。
【００１７】
装置１は、一例としてモータ駆動用または電力供給用に用いられる電力変換装置の１アーム分であり、正側電源線１０１および負側電源線１０２と、電源出力端子１０５との接続を切り換えることで電源出力端子１０５から交流電圧を出力する。
【００１８】
ここで、正側電源線１０１および負側電源線１０２の間には例えば６００〜８００Ｖの直流電圧Ｅｄが印加されている。また、正側電源線１０１および負側電源線１０２には、それぞれ配線長に応じた配線インダクタンス１０１１、１０２１が存在する。
【００１９】
装置１は、正側の半導体素子１１および負側の半導体素子１２と、正側の半導体素子１１に対応付けられたゲート駆動回路２、検出装置３および遮断装置４と、負側の半導体素子１２に対応付けられたゲート駆動回路５、検出装置６および遮断装置７とを備える。なお、負側のゲート駆動回路５、検出装置６および遮断装置７の構成はそれぞれ正側のゲート駆動回路２、検出装置３および遮断装置４と同様であるため、説明を省略する。
【００２０】
第１半導体素子１１および第２半導体素子１２は、正側電源線１０１および負側電源線１０２の間に直列に順次接続されている。第１半導体素子１１および第２半導体素子１２の中点には電源出力端子１０５が接続されている。
【００２１】
第１半導体素子１１および第２半導体素子１２は、後述のゲート駆動回路２によってオン／オフが切り換えられるスイッチ素子である。一例として、第１半導体素子１１および第２半導体素子１２は、電力変換装置における下アームおよび上アームであってよい。
【００２２】
第１半導体素子１１および第２半導体素子１２の少なくとも一方は、ワイドバンドギャップ半導体素子でよい。ワイドバンドギャップ半導体素子とは、シリコン半導体素子よりもバンドギャップが大きい半導体素子であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどを含む半導体素子である。ワイドバンドギャップ半導体素子は、シリコン半導体素子よりもスイッチング速度を向上させることが可能である。
【００２３】
また、本実施形態では、第１半導体素子１１および第２半導体素子１２はＭＯＳＦＥＴであり、正側電源線１０１の側がカソードである寄生ダイオードを有している。なお、第１半導体素子１１および第２半導体素子１２はＩＧＢＴまたはバイポーラトランジスタなど、他の種類の半導体素子でもよい。
【００２４】
ゲート駆動回路２は、入力信号Ｓ０に含まれるターンオン信号およびターンオフ信号に基づいて第１半導体素子１１のゲートを駆動する。例えば、ゲート駆動回路２は、第１半導体素子１１および第２半導体素子１２を交互にオン状態にする場合に、第２半導体素子１２がターンオフされてオフ状態に切り替えられた後に半導体素子１１をターンオンする。なお、本実施形態では一例として、半導体素子１１をオン状態にする場合には入力信号Ｓ０がハイにされ、オフ状態にする場合には入力信号Ｓ０がローにされる。
【００２５】
ゲート駆動回路２は、ＡＮＤ回路２０およびトーテムポール回路２２を有してよい。
【００２６】
ＡＮＤ回路２０は、ゲート駆動回路２に対する入力信号Ｓ０と、後述の遮断装置４からの信号との論理積演算を行って入力信号Ｓ０を補正し、第１半導体素子１１のゲートに対するゲート信号Ｓ１として出力する。例えば、ＡＮＤ回路２０は、両者がハイの場合にはゲート信号Ｓ１としてハイ信号（オン信号）を出力し、少なくとも一方がローの場合にはゲート信号Ｓ１としてロー信号（オフ信号）を出力する。ＡＮＤ回路２０はゲート信号Ｓ１をトーテムポール回路２２に供給する。
【００２７】
トーテムポール回路２２は、ＡＮＤ回路２０からのゲート信号Ｓ１を増幅してよい。トーテムポール回路２２は、ゲート抵抗２１を介してゲート信号Ｓ１を第１半導体素子１１に供給する。
【００２８】
なお、以上のゲート駆動回路２においてゲート抵抗２１は、トーテムポール回路２２と検出装置３との間ではなく、ＡＮＤ回路２０およびトーテムポール回路２２の間に設けられてもよい。
【００２９】
検出装置３は、半導体素子１１の短絡状態を検出する。例えば、検出装置３は、半導体素子１２がオン状態であるときに半導体素子１１がターンオンされることに応じて短絡状態を検出する。また、検出装置３は、半導体素子１１がオン状態であるときに半導体素子１２がターンオンされることに応じて短絡状態を検出する。半導体素子１１の短絡状態とは、一例として正側電源線１０１および負側電源線１０２の間の短絡状態であってよい。検出装置３は、電圧検出回路３０と、タイミング特定部３１と、短絡検出回路３２とを備える。
【００３０】
電圧検出回路３０は、ゲート駆動回路２から半導体素子１１に入力されるゲート電圧を検出する。例えば、電圧検出回路３０は、ゲート駆動回路２の出力端子に接続されてゲート電圧を検出してよい。電圧検出回路３０は、検出したゲート電圧を短絡検出回路３２における後述のコンパレータ３２５に供給してよい。なお、本実施形態では一例として、電圧検出回路３０は、ローパスフィルタ３０２を有してよい。ローパスフィルタ３０２は、半導体素子１１のゲート電圧（本実施形態では一例としてゲート駆動回路２と半導体素子１１との間の配線の電圧）の高周波成分をカットする。
【００３１】
タイミング特定部３１は、半導体素子１１にターンオン信号が入力されてから半導体素子１１がオフからオンに切り替わるまでの遷移期間の少なくとも一部を第１検出期間として特定する。例えば、半導体素子１１固有のゲート電圧閾値以上であってミラー期間の電圧値近傍に達するまでの期間を第１検出期間としてもよい。タイミング特定部３１は、現時点が第１検出期間であるか否かを示す期間特定信号Ｓ３を短絡検出回路３２における後述の基準電圧設定部３２３に供給してよい。例えば、タイミング特定部３１は、第１検出期間の間に継続してハイ信号を基準電圧設定部３２３に供給してよい。
【００３２】
なお、本実施形態においては、第１検出期間以外の期間は第２検出期間とされる。但し、タイミング特定部３１が遷移期間後の少なくとも一部の期間を第２検出期間として特定してもよい。
【００３３】
短絡検出回路３２は、検出期間において半導体素子１１のゲート電圧が基準電圧以上になったことに応じて半導体素子１１の短絡状態を検出する。例えば、短絡検出回路３２は、第１検出期間ではゲート電圧が第１基準電圧Ｖｒｅｆ１に達したことに応じて短絡状態を検出し、第２検出期間では第２基準電圧Ｖｒｅｆ２以上にゲート電圧が達したことに応じて短絡状態を検出してよい。第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２は互いに異なってよい。
【００３４】
短絡検出回路３２は、基準電圧設定部３２３およびコンパレータ３２５を有してよい。
【００３５】
基準電圧設定部３２３は、タイミング特定部３１からの期間特定信号Ｓ３に応じて第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２の何れか一方を選択してコンパレータ３２５に供給する。基準電圧設定部３２３は、２つのスイッチ３２３１，３２３２と、基準電圧源３２３３，３２３４とを有してよい。
【００３６】
スイッチ３２３１，３２３２は、タイミング特定部３１による第１検出期間の特定結果に応じてオンまたはオフに設定される。例えば、スイッチ３２３１とスイッチ３２３２とは択一的にオンに設定されてよい。本実施形態においては一例として、スイッチ３２３１にはタイミング特定部３１からの信号がそのまま供給され、第１検出期間に閉じるよう設定されてよい。また、スイッチ３２３２にはタイミング特定部３１からの信号がＮＯＴ回路３２３０を介して供給され、第２検出期間に閉じるよう設定されてよい。
【００３７】
スイッチ３２３１は後述の基準電圧源３２３３とコンパレータ３２５との間に接続されてよい。スイッチ３２３２は後述の基準電圧源３２３４とコンパレータ３２５との間に接続されてよい。
【００３８】
基準電圧源３２３３，３２３４はそれぞれ、スイッチ３２３１，３２３２およびグランドの間に接続されており、第１基準電圧Ｖｒｅｆ１，第２基準電圧Ｖｒｅｆ２をコンパレータ３２５に供給する。
【００３９】
コンパレータ３２５は、ゲート電圧よりも基準電圧が高いか否かを判定することで、短絡状態を検出する。例えば、基準電圧設定部３２３がスイッチ３２３１をオンに設定した場合には、コンパレータ３２５はゲート電圧よりも第１基準電圧Ｖｒｅｆ１が高いか否かを判定してよい。また、基準電圧設定部３２３がスイッチ３２３２をオンに設定した場合には、コンパレータ３２５はゲート電圧よりも第２基準電圧Ｖｒｅｆ２が高いか否かを判定してよい。本実施形態では一例として、コンパレータ３２５は、ゲート電圧が基準電圧よりも高い場合には短絡状態を検出してハイ信号を出力してよい。また、コンパレータ３２５は、ゲート電圧が基準電圧以下である場合には短絡状態を検出せずにロー信号を出力してよい。コンパレータ３２５は判定結果、つまり短絡状態の検出結果を示す信号を遮断装置４に供給してよい。
【００４０】
遮断装置４は、短絡状態が検出された場合に半導体素子１１に流れる電流を遮断する。遮断装置４は、ホールド回路４１、ＮＯＴ回路４２および遮断回路４３を有する。
【００４１】
ホールド回路４１は、コンパレータ３２５からの出力信号を保持し、短絡検知信号Ｓ２として出力する。例えば、ホールド回路４１は、ピークホールド回路であってよく、コンパレータ３２５からハイ信号が出力された場合にはこれを保持してハイ信号を出力してよい。ホールド回路４１は、短絡検知信号Ｓ２をＮＯＴ回路に供給してよい。
【００４２】
ＮＯＴ回路４２は、ハイ信号およびロー信号を反転して出力する。例えば、検出装置３により短絡状態が検出され短絡検知信号Ｓ２としてハイ信号が出力された場合には、ＮＯＴ回路４２は、ハイ信号をロー信号に反転させる。また、検出装置３により短絡状態が検出されずに短絡検知信号Ｓ２としてロー信号が出力された場合には、ＮＯＴ回路４２は、ロー信号をハイ信号に反転してよい。
【００４３】
ＮＯＴ回路４２は、反転後の短絡検知信号Ｓ２を遮断回路４３と、上述のゲート駆動回路２のＡＮＤ回路２０とに供給してよい。なお、反転後の短絡検知信号Ｓ２がＡＮＤ回路２０に供給されることにより、短絡状態の検出時にはゲート駆動回路２に入力されるハイ信号（オン信号）がＡＮＤ回路２０によりロー信号（オフ信号）に補正されてゲートに供給される。一方、短絡状態が検出されない場合には、ゲート駆動回路２への入力信号Ｓ０がそのままＡＮＤ回路２０からゲートに供給される。
【００４４】
遮断回路４３は、短絡検出回路３２により短絡状態が検出されたことに応じて正側電源線１０１および負側電源線１０２の間に流れる電流を遮断する。本実施形態では一例として、遮断回路４３は、正側電源線１０１および負側電源線１０２間が短絡してＮＯＴ回路４２からロー信号が供給されることに応じて半導体素子１１のゲートソース間を短絡し、半導体素子１１をターンオフさせる。
【００４５】
なお、以上の装置１のうち、検出装置３，６および／または遮断装置４，７は半導体素子１１，１２が設けられた基板に対して接続されてよい。また、装置１は全体として１つのパッケージ内に収容されてよい。
【００４６】
以上の装置１によれば、遷移期間では半導体素子１１のゲート電圧が第１基準電圧Ｖｒｅｆ１以上になったことに応じて短絡状態が検出され、遷移期間以外の第２検出期間ではゲート電圧が第２基準電圧Ｖｒｅｆ２以上になったことに応じて短絡状態が検出される。従って、遷移期間中の短絡状態だけではなく、遷移期間後の短絡状態を検出することができる。例えば、半導体素子１２の故障等により半導体素子１１のターンオンと同時に発生する短絡状態と、半導体素子１１が定常オン状態であるときに半導体素子１２の誤制御等により発生する短絡状態とをそれぞれ検出することができる。よって、短絡状態の発生タイミングに関わらず、短絡状態を早期に検出することができる。
【００４７】
また、短絡状態が検出されたことに応じて正側電源線１０１および負側電源線１０２の間に流れる電流が遮断されるので、大電流による素子破壊を防止することができる。
【００４８】
図２は、装置１の動作を示す。なお、この動作は、半導体素子１１に対するターンオン信号が装置１に入力されることで開始する。
【００４９】
まず、タイミング特定部３１が、半導体素子１１にターンオン信号が入力されてから半導体素子１１がオンに切り替わるまでの遷移期間の少なくとも一部を第１検出期間として特定する（ステップＳ１）。例えば、タイミング特定部３１は、半導体素子１１にターンオン信号が入力されてから、予め定められた第２期間が経過するまでを第１検出期間として特定してよい。また、タイミング特定部３１は、半導体素子１１にターンオン信号が入力されて予め定められた第１期間が経過してから、予め定められた第２期間が経過するまでを第１検出期間として特定してもよい。本実施形態では一例として、タイミング特定部３１は、ターンオン信号が入力されてからミラー期間が開始するまでの遷移期間の少なくとも一部を第１検出期間として特定している。ここで、ミラー期間とは、ミラー効果によりゲート電圧が一定値（ミラー電圧、ゲートプラトー電圧、ゲートクランプ電圧）にクランプされる期間である。遷移期間の始期は半導体素子１１のドレインソース電圧が低下し始める時点以降であってよい。
【００５０】
なお、半導体素子１１がオンに切り替わるタイミング、つまり遷移期間の終期は、例えばゲート電圧がゲート閾値電圧を超えて半導体素子１１がターンオンし始めた以降のタイミングであってよい。一例として、遷移期間の終期は、半導体素子１１のドレインソース間に電流が流れることで半導体素子１２の寄生ダイオードがオフ状態に移行し始めるタイミング、つまりミラー期間の開始タイミングであってよい。また、遷移期間の終期は、半導体素子１２の寄生ダイオードが完全にオフ状態になるタイミング、つまりミラー期間の終了タイミングであってもよい。また、遷移期間の終期は、半導体素子１１のゲートソース電圧が順バイアス電圧に達するタイミングであってもよい。順バイアス電圧とは、半導体素子１１に流すことを許容する最大電流に応じて定められたゲートソース電圧であってよい。または、ゲートが許容する最大電圧に応じて定められてもよい。
【００５１】
次に、検出装置３が遷移期間内の第１検出期間に半導体素子１１の短絡状態を検出し（ステップＳ３）、短絡状態が検出されたか否かを判定する（ステップＳ５）。例えば、検出装置３は、第１検出期間において半導体素子１１のゲート電圧が第１基準電圧Ｖｒｅｆ１以上になったことに応じて短絡状態を検出してよい。
【００５２】
ステップＳ５において短絡状態が検出されたと判定された場合（ステップＳ５；Ｙｅｓ）には遮断装置４は、半導体素子１１に流れる電流を遮断する（ステップＳ１１）。例えば、遮断装置４は、半導体素子１１のゲートソース間を短絡してゲート電位を下げることで半導体素子１１をターンオフしてもよいし、ゲート駆動回路２に対する入力信号Ｓ０をロー信号（オフ信号）に補正することで半導体素子１１をターンオフしてもよい。そして、ステップＳ１１が終了したら、装置１は動作を終了する。
【００５３】
また、ステップＳ５において短絡状態が検出されないと判定した場合（ステップＳ５；Ｎｏ）には、検出装置３が遷移期間後の第２検出期間に半導体素子１１の短絡状態を検出し（ステップＳ７）、短絡状態が検出されたか否かを判定する（ステップＳ９）。例えば、検出装置３は、半導体素子１１のゲート電圧が第２基準電圧Ｖｒｅｆ２以上になったことに応じて短絡状態を検出してよい。
【００５４】
ステップＳ９において短絡状態が検出されたと判定された場合（ステップＳ９；Ｙｅｓ）には装置１は上述のステップＳ１１に処理を移行する。
【００５５】
また、ステップＳ９において短絡状態が検出されないと判定した場合（ステップＳ９；Ｎｏ）には、装置１は動作を終了する。
【００５６】
以上の動作によれば、半導体素子１１にターンオン信号が入力されてからミラー期間が開始するまでの遷移期間において半導体素子１１のゲート電圧が第１基準電圧Ｖｒｅｆ１以上になったことに応じて半導体素子１１の短絡状態が検出される。従って、ミラー期間前に短絡状態を検出することができるため、ミラー期間後に短絡状態を検出する場合と比較して検出タイミングを早めることができる。
【００５７】
図３は、装置１の動作波形の一例を示す。装置１は、図３の動作波形により、半導体素子１２の故障等に起因して半導体素子１１のターンオン時に発生する短絡を検出して電流を遮断する。なお、図中、「ゲート電圧」の実線の波形は正側電源線１０１および負側電源線１０２の間が短絡した場合の波形を示し、破線の波形は短絡しない場合の波形を示す。
【００５８】
まず、時点ｔ１からハイとなる入力信号Ｓ０が装置１に入力される（入力信号Ｓ０の波形参照）。入力信号Ｓ０はＡＮＤ回路２０およびタイミング特定部３１に供給される。
【００５９】
入力信号Ｓ０が供給されると、ＡＮＤ回路２０はゲート信号Ｓ１を半導体素子１１のゲートに供給する。ここで、入力信号Ｓ０が入力された時点では短絡が検知されておらず遮断装置４からＡＮＤ回路２０にハイ信号が供給されている。そのため、ＡＮＤ回路２０は入力信号Ｓ０をそのままゲート信号Ｓ１として半導体素子１１のゲートに供給する（ゲート信号Ｓ１の波形参照）。これにより、半導体素子１１のゲート電圧Ｖｇｓが上昇して時点ｔ２でゲート閾値Ｖｔｈ（一例として５ｖ）を超え、半導体素子１１がターンオンし始める（ゲート電圧の波形参照）。
【００６０】
一方、入力信号Ｓ０としてターンオン信号が供給されると、タイミング特定部３１が遷移期間内の第１検出期間を特定する。ここで、本実施形態では一例として、入力信号Ｓ０に応じて正側電源線１０１および負側電源線１０２の間が短絡せずに半導体素子１１がオンになる場合には、時点ｔ４〜ｔ６の期間でゲート電圧Ｖｇｓがミラー電圧Ｖｍにクランプされる（ゲート電圧の破線波形参照）。そのため、本実施形態では一例として、タイミング特定部３１は、遷移期間（例えば時点ｔ１〜ｔ６の期間）における第１検出期間として、ミラー期間の終了前までの時点ｔ１〜ｔ５の期間を特定する。そして、タイミング特定部３１は、時点ｔ１〜ｔ５の第１検出期間にハイとなる期間特定信号Ｓ３を基準電圧設定部３２３に供給する（期間特定信号Ｓ３の波形参照）。
【００６１】
次に、基準電圧設定部３２３は、期間特定信号Ｓ３に基づいて時点ｔ１〜ｔ５の第１検出期間では第１基準電圧Ｖｒｅｆ１をコンパレータ３２５に供給する（基準電圧の波形参照）。ここで、第１基準電圧Ｖｒｅｆ１は、順バイアス電圧＋Ｖｇｓ（一例として１５〜１８ｖ）以下であってよい（ゲート電圧の波形参照）。例えば、第１基準電圧Ｖｒｅｆ１は、短絡を生じずに半導体素子１１がターンオンされる場合の第１検出期間でのゲート電圧よりも高く、短絡を生じて半導体素子１１がターンオンされる場合の第１検出期間でのゲート電圧よりも低い電圧であってよい。
【００６２】
次に、コンパレータ３２５が第１検出期間においてゲート電圧Ｖｇｓおよび第１基準電圧Ｖｒｅｆ１を比較することで短絡状態を検出し、ホールド回路４１が検出結果を保持して短絡検知信号Ｓ２として出力する。本実施形態では一例として、半導体素子１２が故障してオン状態になっていることにより時点ｔ３でゲート電圧Ｖｇｓが第１基準電圧Ｖｒｅｆ１を超えて短絡状態が検出されるため、短絡検知信号Ｓ２は時点ｔ３からハイとなる（短絡検知信号Ｓ２の波形参照）。
【００６３】
そして、遮断装置４は、短絡状態が検出されたことに応じて正側電源線１０１および負側電源線１０２の間に流れる電流を遮断する。例えば、ＮＯＴ回路４２が短絡検知信号Ｓ２の反転信号をＡＮＤ回路２０に供給し、ＡＮＤ回路２０からゲートへのゲート信号Ｓ１を時点ｔ２５からローにさせることで、半導体素子１１をターンオフする（ゲート信号Ｓ１の波形参照）。
【００６４】
図４は、装置１の動作波形の他の例を示す。装置１は、図４の動作波形により、半導体素子１１が定常オン状態であるときに半導体素子１２の誤制御等により発生する短絡を検出して電流を遮断する。なお、図３と同内容の波形、動作については説明を省略する。
【００６５】
まず、時点ｔ１〜ｔ４の第１検出期間では短絡状態が検出されないため、第１検出期間の後の第２検出期間において基準電圧設定部３２３が第２基準電圧Ｖｒｅｆ２をコンパレータ３２５に供給する（基準電圧の波形参照）。ここで、第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１よりも高くてよく、順バイアス電圧＋Ｖｇｓよりも高くてよい（ゲート電圧の波形参照）。第２基準電圧Ｖｒｅｆ２はミラー電圧以上でよい。
【００６６】
次に、コンパレータ３２５が第２検出期間においてゲート電圧Ｖｇｓおよび第２基準電圧Ｖｒｅｆ２を比較することで短絡状態を検出し、ホールド回路４１が検出結果を保持して短絡検知信号Ｓ２として出力する。本実施形態では一例として、半導体素子１２が誤ってターンオンされることにより時点ｔ６でゲート電圧Ｖｇｓが順バイアス電圧＋Ｖｇｓを超えた後、時点ｔ７で第２基準電圧Ｖｒｅｆ２を超えて短絡状態が検出される（ゲート電圧の波形参照）。そのため、短絡検知信号Ｓ２は時点ｔ７からハイとなる（短絡検知信号Ｓ２の波形参照）。なお、ゲート電圧Ｖｇｓの上昇は、短絡により半導体素子１１のドレインソース電圧Ｖｄｓが上昇することに伴い、帰還容量Ｃｇｄを介した充電電流がゲート側に流れ込むために生じてよい。
【００６７】
そして、遮断装置４は、短絡状態が検出されたことに応じて正側電源線１０１および負側電源線１０２の間に流れる電流を遮断する。例えば、ＮＯＴ回路４２が短絡検知信号Ｓ２の反転信号をＡＮＤ回路２０に供給し、ＡＮＤ回路２０からゲートへのゲート信号Ｓ１を時点ｔ６からローにさせることで、半導体素子１１をターンオフしてよい（ゲート信号Ｓ１の波形参照）。
【００６８】
図５は、第１検出期間における装置１の動作波形の他の例を示す。この動作例においては、半導体素子１２がオン状態となっていないため、半導体素子１１のターンオンによる短絡が生じない。なお、図５では、入力信号Ｓ０、短絡検知信号Ｓ２、ゲート信号Ｓ１などの図示を省略している。また、図５中、Ｃｇｓ、Ｃｄｇで示した期間は、容量Ｃｇｓ、Ｃｄｇの充電期間を示す。また、ＩＦＷＤおよびＶＦＷＤは半導体素子１１の寄生ダイオードにおける電流値および電圧値を示す。
【００６９】
まず、半導体素子１１をオンにする入力信号Ｓ０がゲートに供給されることにより、半導体素子１１のゲート電圧Ｖｇｓが時点ｔ１１から上昇し始めて、ゲートソース間の容量Ｃｇｓを充電する。これに伴いゲート電流Ｉｇが上昇する。また、ゲートドレイン間の容量Ｃｇｄが充電される。なお、後述の時点ｔ１２までは半導体素子１１がオンになっていないので、ソースドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄ、寄生ダイオードの電流ＩＦＷＤは一定値のままでよい。
【００７０】
次に、時点ｔ１２においてゲートソース間の電圧Ｖｇｓがゲート閾値電圧Ｖｔｈに達すると、半導体素子１１がオンし始め、ソースドレイン間の電圧Ｖｄｓの下降、ドレイン電流Ｉｄの上昇、負の領域での寄生ダイオード電流ＩＦＷＤの上昇が開始する。なお、時点ｔ１２から後述の時点ｔ１３の期間ではゲートソース間の容量Ｃｇｓと、ゲートドレイン間の容量Ｃｇｄとの充電が同時進行してよい。また、配線インダクタンス１０１１と半導体素子１１の内部インダクタンスによりソースドレイン間の電圧ＶｄｓはΔＶ＝Ｌ・ｄＩ／ｄｔだけ下降してよい。また、寄生ダイオードの両端の電圧ＶＦＷＤはゼロ以上となってよい。
【００７１】
次に、時点ｔ１３においてゲートソース間の電圧Ｖｇｓがミラー電圧Ｖｍ（一例として１２ｖ）に達し、Ｃｉｎ＝Ｃｇｓ＋（１＋Ａｖ）・Ｃｇｄ（但し、Ｃｉｎは入力容量、Ａｖは増幅率）のミラー効果が生じるミラー期間が開始する。また、時点ｔ１３から電流ＩＦＷＤがゼロとなり、寄生ダイオードがオフ状態になり始める。これに伴い、ドレイン電流Ｉｄは飽和して一定値に維持され、ソースドレイン間の電圧Ｖｄｓは急峻に下降し、寄生ダイオードの両端の電圧ＶＦＷＤは急峻に上昇する。ゲートソース間の電圧Ｖｇｓはミラー電圧に維持される。
【００７２】
次に、時点ｔ１４において寄生ダイオードが完全にオフ状態となる。また、時点ｔ１５においてミラー期間が終了する。これに伴い、時点ｔ１５〜ｔ１６の期間ではゲートソース間の電圧Ｖｇｓが順バイアス電圧に達するまで容量Ｃｇｓが充電される。そして、時点ｔ１６以降ではゲートソース間の電圧Ｖｇｓが順バイアス電圧＋Ｖｇｓに維持されてオン状態が継続する。なお、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｔｈ（一例として５ｖ）に達した時点ｔ１２から、ゲート電圧Ｖｇｓが順バイアス電圧（一例として１５〜１８ｖ）に達する時点ｔ１６までの期間の長さは数１００ｎｓであってよい。
【００７３】
なお、以上の動作においては、入力信号Ｓ０としてターンオン信号が供給されることに応じて、ミラー期間が開始するまでの期間（一例として時点ｔ１２〜ｔ１３）が第１検出期間として特定されてよい。また、第１基準電圧Ｖｒｅｆ１はミラー電圧Ｖｍ未満であってよい。但し、この動作例においては、半導体素子１２がオン状態となっていないため、短絡が検知されずに半導体素子１１がオン状態となる。
【００７４】
図６は、第１検出期間における装置１の動作波形のさらに他の例を示す。この動作例においては、半導体素子１２が故障等によりオン状態となっており、半導体素子１１のターンオンによって短絡が生じる。なお、図５と同内容の波形、動作については説明を省略する。
【００７５】
まず、時点ｔ１２においてゲートソース間の電圧Ｖｇｓがゲート閾値電圧Ｖｔｈに達すると、半導体素子１１がオンし始め、ソースドレイン間の電圧Ｖｄｓの下降、ドレイン電流Ｉｄの上昇が開始する。また、配線インダクタンス１０１１と半導体素子１１の内部インダクタンスによりソースドレイン間の電圧ＶｄｓはΔＶ＝Ｌ・ｄＩ／ｄｔだけ下降する。但し、本動作例では半導体素子１２がオン状態となっているためにドレイン電流Ｉｄが飽和せずに上昇を継続し、ソースドレイン間の電圧Ｖｄｓが時点ｔ１３から再び上昇して正側電源線１０１および負側電源線１０２の間の直流電圧Ｅｄに達し、半導体素子１１が短絡状態となる。また、ゲートソース間の電圧Ｖｇｓはミラー電圧を超えて上昇し、時点ｔ１３で順バイアス電圧＋Ｖｇｓに達する。
【００７６】
ここで、半導体素子１１が短絡状態の場合、例えば正側電源線１０１および負側電源線１０２の間が短絡状態となる場合には半導体素子１１の寄生ダイオードがオフにされない。これにより、寄生ダイオードをターンオフする過程での発生電圧がないため、図５の場合と比較して時点ｔ１２〜ｔ１３の期間でのソースドレイン電圧Ｖｄｓが高くなる。そのため、ゲートドレイン間の容量Ｃｇｄが十分に充電されずＣｉｎ＝Ｃｇｓ＋（１＋Ａｖ）・Ｃｇｄのミラー効果が生じずにＣｉｎ≒Ｃｇｓのままでゲートソース間の容量Ｃｇｓが充電される。これにより、時点ｔ１２〜ｔ１３の期間においてゲートソース間の電圧Ｖｇｓは図５の場合と比較して高くなる。
【００７７】
よって、本動作例では第１検出期間（本実施形態では一例として時点ｔ１２〜ｔ１３の期間）において、ゲート電圧Ｖｇｓと、ミラー電圧Ｖｍよりも低い第１基準電圧Ｖｒｅｆ１との比較により短絡状態が検出される。一例として、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｔｈ（一例として５ｖ）に達した時点ｔ１２から１００ｎｓの経過時点でゲート電圧Ｖｇｓが第１基準電圧Ｖｒｅｆ１（一例として１２ｖ）以上となり、短絡状態が検出されてよい。
【００７８】
なお、上記の実施形態においては、装置１は２つの半導体素子１１，１２を備えることとして説明したが、これらの一方を備えなくてもよいし、これらの一方に代えて他の素子を備えてもよい。また、この場合には、装置１は２つのゲート駆動回路２，５、２つの検出装置３，６および２つの遮断装置４，７のうち一方のみを備えてよい。
【００７９】
また、検出装置３は第１検出期間および第２検出期間で短絡の検出を行うこととして説明したが、第１検出期間のみで検出を行ってもよい。この場合には、タイミング特定部３１により特定された第１検出期間のみでゲート電圧をローパスフィルタ３０２に供給するアナログスイッチが検出装置３に具備されてよい。
【００８０】
また、また、検出装置３は第１検出期間および第２検出期間でコンパレータ３２５に入力される基準電圧を切り換えて各期間で短絡検出を行うこととして説明したが、他の態様で短絡を検出してもよい。例えば、常に第１基準電圧Ｖｒｅｆ１が入力される第１のコンパレータを第１検出期間で駆動して短絡を検出させると共に、常に第２基準電圧が入力される第２のコンパレータを第２検出期間で駆動して短絡を検出させてもよい。この場合、第２のコンパレータは第２検出期間に限らず常時駆動されてもよいし、半導体素子１１のオン期間の全期間にわたって駆動されてもよい。第２基準電圧は半導体素子１１の順バイアス電圧よりも大きくてよい。
【００８１】
また、検出装置３は遷移期間の少なくとも一部を検出期間として特定するタイミング特定部３１を有することとして説明したが、有しないこととしてもよい。例えば、検出装置３は短絡検出回路３２により遷移期間の全期間にわたって、または遷移期間内の少なくとも一部の期間において短絡状態を検出してもよい。
【００８２】
また、遮断装置４はホールド回路４１によってコンパレータ３２５からの出力信号を保持し、遮断回路４３により半導体素子１１のゲートソース間を短絡することで半導体素子１１をターンオフさせることとして説明したが、他の機構でターンオフさせることとしてもよい。
【符号の説明】
【００８３】
１  装置、２  ゲート駆動回路、３  検出装置、４  遮断装置、５  ゲート駆動回路、６  検出装置、７  遮断装置、１１  半導体素子、１２  半導体素子、２０  ＡＮＤ回路、２１  ゲート抵抗、２２  トーテムポール回路、３０  電圧検出回路、３１  タイミング特定部、３２  短絡検出回路、４１  ホールド回路、４２  ＮＯＴ回路、４３  遮断回路、１０１  正側電源線、１０２  負側電源線、１０５  電源出力端子、３０２  ローパスフィルタ、３２３  基準電圧設定部、３２５  コンパレータ、１０１１  配線インダクタンス、１０２１  配線インダクタンス、３２３０  ＮＯＴ回路、３２３１  スイッチ、３２３２  スイッチ、３２３３  基準電圧源、３２３４  基準電圧源
【図１】
2018191484.tif 000003
【図２】
2018191484.tif 000004
【図３】
2018191484.tif 000005
【図４】
2018191484.tif 000006
【図５】
2018191484.tif 000007
【図６】
2018191484.tif 000008
【手続補正書】
【提出日】平成29年8月14日(2017.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部のみにおいて、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記第１基準電圧は、ミラー電圧未満である短絡検出装置。
【請求項２】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
少なくとも、前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部において、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記短絡検出回路は、前記半導体素子のゲート電圧が、前記遷移期間後に、前記第１基準電圧より高い第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する短絡検出装置。
【請求項３】
前記第２基準電圧は、ミラー電圧以上である請求項２に記載の短絡検出装置。
【請求項４】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
少なくとも、前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部において、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記短絡検出回路は、前記半導体素子のゲート電圧が、オン期間の全期間にわたって、前記第１基準電圧より高い第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する短絡検出装置。
【請求項５】
前記第２基準電圧は、前記半導体素子の順バイアス電圧よりも大きい請求項４に記載の短絡検出装置。
【請求項６】
前記遷移期間は、前記半導体素子のゲート電圧がゲート閾値電圧以上になってから、
前記ミラー期間が開始するまでの期間である請求項１〜５の何れか１項に記載の短絡検出装置。
【請求項７】
前記半導体素子に前記ターンオン信号が入力されて予め定められた第１期間が経過してから、予め定められた第２期間が経過するまでを前記遷移期間として特定するタイミング特定部を備える請求項１〜６の何れか一項に記載の短絡検出装置。
【請求項８】
正側電源線および負側電源線の間に直列に接続された半導体素子と、
請求項１〜７の何れか一項に記載の短絡検出装置と、
を備える装置。
【請求項９】
前記半導体素子のゲートを駆動するゲート駆動回路をさらに備える請求項８に記載の装置。
【請求項１０】
前記短絡検出装置により短絡状態が検出されたことに応じて前記正側電源線および前記負側電源線の間に流れる電流を遮断する遮断回路をさらに備える請求項８または９に記載の装置。
【請求項１１】
前記正側電源線および前記負側電源線の間に前記半導体素子と他の半導体素子が直列に接続された直列接続回路をさらに備える請求項８〜１０の何れか一項に記載の装置。
【請求項１２】
他の短絡検出装置をさらに備え、
前記短絡検出装置は、前記他の半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記半導体素子がターンオンされることに応じて短絡状態を検出し、
前記他の短絡検出装置は、前記半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記他の半導体素子がターンオンされることに応じて短絡状態を検出する請求項１１に記載の装置。
【請求項１３】
前記半導体素子は、ワイドバンドギャップ半導体素子である請求項８〜１２の何れか一項に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
なお、以上の動作においては、入力信号Ｓ０としてターンオン信号が供給されることに応じて、ミラー期間が開始するまでの期間（一例として時点ｔ１２〜ｔ１２'）が第１検出期間として特定されてよい。また、第１基準電圧Ｖｒｅｆ１はミラー電圧Ｖｍ未満であってよい。但し、この動作例においては、半導体素子１２がオン状態となっていないため、短絡が検知されずに半導体素子１１がオン状態となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
よって、本動作例では第１検出期間（本実施形態では一例として時点ｔ１２〜ｔ１２'の期間）において、ゲート電圧Ｖｇｓと、ミラー電圧Ｖｍよりも低い第１基準電圧Ｖｒｅｆ１との比較により短絡状態が検出される。一例として、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｔｈ（一例として５ｖ）に達した時点ｔ１２から１００ｎｓの経過時点でゲート電圧Ｖｇｓが第１基準電圧Ｖｒｅｆ１（一例として１２ｖ）以上となり、短絡状態が検出されてよい。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2018191484.tif 000009
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2018191484.tif 000010
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2018191484.tif 000011
【手続補正書】
【提出日】平成29年10月13日(2017.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部のみにおいて、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記第１基準電圧は、ミラー電圧未満である短絡検出装置。
【請求項２】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
少なくとも、前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部において、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記短絡検出回路は、前記半導体素子のゲート電圧が、前記遷移期間後に、前記第１基準電圧より高い第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する短絡検出装置。
【請求項３】
前記第２基準電圧は、ミラー電圧以上である請求項２に記載の短絡検出装置。
【請求項４】
ゲート駆動回路から半導体素子に入力されるゲート電圧を検出する電圧検出回路と、
少なくとも、前記ゲート駆動回路にターンオン信号が入力されてから前記半導体素子のミラー期間が開始するまでの期間である遷移期間の少なくとも一部において、前記半導体素子のゲート電圧が第１基準電圧以上になったときに前記半導体素子の短絡状態を検出する短絡検出回路と、
を備え、
前記短絡検出回路は、前記半導体素子のゲート電圧が、オン期間の全期間にわたって、前記第１基準電圧より高い第２基準電圧以上になったときに、前記半導体素子の短絡状態を検出する短絡検出装置。
【請求項５】
前記第２基準電圧は、前記半導体素子の順バイアス電圧よりも大きい請求項４に記載の短絡検出装置。
【請求項６】
前記遷移期間における前記半導体素子の短絡状態の検出期間は、前記半導体素子のゲート電圧がゲート閾値電圧以上になってから、前記ミラー期間が開始するまでの期間である請求項１〜５の何れか１項に記載の短絡検出装置。
【請求項７】
前記半導体素子に前記ターンオン信号が入力されて予め定められた第１期間が経過してから、予め定められた第２期間が経過するまでを前記遷移期間における前記半導体素子の短絡状態の検出期間として特定するタイミング特定部を備える請求項１〜６の何れか一項に記載の短絡検出装置。
【請求項８】
正側電源線および負側電源線の間に直列に接続された半導体素子と、
請求項１〜７の何れか一項に記載の短絡検出装置と、
を備える装置。
【請求項９】
前記半導体素子のゲートを駆動するゲート駆動回路をさらに備える請求項８に記載の装置。
【請求項１０】
前記短絡検出装置により短絡状態が検出されたことに応じて前記正側電源線および前記負側電源線の間に流れる電流を遮断する遮断回路をさらに備える請求項８または９に記載の装置。
【請求項１１】
前記正側電源線および前記負側電源線の間に前記半導体素子と他の半導体素子が直列に接続された直列接続回路をさらに備える請求項８〜１０の何れか一項に記載の装置。
【請求項１２】
他の短絡検出装置をさらに備え、
前記短絡検出装置は、前記他の半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記半導体素子がターンオンされることに応じて短絡状態を検出し、
前記他の短絡検出装置は、前記半導体素子がオン状態、またはオン状態からオフ状態への遷移期間中であるときに前記他の半導体素子がターンオンされることに応じて短絡状態を検出する請求項１１に記載の装置。
【請求項１３】
前記半導体素子は、ワイドバンドギャップ半導体素子である請求項８〜１２の何れか一項に記載の装置。