(57)【要約】【課題】入力ＤＥ信号の周期変動に対して安定動作可能なタイミングコントローラを提供する。【解決手段】内部ＤＥ信号の生成方法が提供される。入力ＤＥ信号のロー区間の基準値ＴＬ＿ＭＩＮをあらかじめ規定しておく（Ｓ１００）。画像データを構成するピクセルデータおよび入力ＤＥ信号を受信する（Ｓ１０４）。ラインごとに入力ＤＥ信号のハイ区間ＴＨを測定する（Ｓ１０６）。ｉ番目のラインにおけるハイ区間の測定値ＴＨおよびロー区間の基準値ＴＬ＿ＭＩＮそれぞれを１／Ｎ倍し、（ｉ＋１）番目のラインにおける内部ＤＥ信号のハイ区間ＴＨ’、ロー区間ＴＬ’とする（Ｓ１０８、Ｓ１０２）。【選択図】図４
2018031926.tif 000002
【特許請求の範囲】
【請求項１】
画像データを構成するピクセルデータおよび入力データイネーブル信号を受信するタイミングコントローラであって、
前記入力データイネーブル信号の水平ブランク区間の基準値を保持するメモリと、
ラインごとに前記入力データイネーブル信号の水平アクティブ区間を測定する解像度検出器と、
Ｎ個（Ｎ≧２）の連続するパルスを含む内部データイネーブル信号を生成する内部データイネーブル信号発生器と、
を備え、
第１モードにおいて、前記内部データイネーブル信号の各パルスのアクティブ区間は、ひとつ前のラインにおいて測定された前記水平アクティブ区間の１／Ｎ倍であり、前記各パルスのブランク区間は、前記水平ブランク区間の基準値の１／Ｎ倍であることを特徴とするタイミングコントローラ。
【請求項２】
前記基準値は、前記入力データイネーブル信号の水平ブランク区間の最小値にもとづいていることを特徴とする請求項１に記載のタイミングコントローラ。
【請求項３】
第２モードにおいて、前記解像度検出器は、ラインごとに前記入力データイネーブル信号の水平ブランク区間を測定可能であり、
前記第２モードにおいて、前記内部データイネーブル信号の各パルスのアクティブ区間は、ひとつ前のラインにおいて測定された前記水平アクティブ区間の１／Ｎ倍であり、前記各パルスのブランク区間は、ひとつ前のラインにおいて測定された前記水平ブランク区間の１／Ｎ倍であり、
前記第１モードと前記第２モードが選択可能であることを特徴とする請求項１または２に記載のタイミングコントローラ。
【請求項４】
前記基準値を書き換え可能に保持するレジスタをさらに備えることを特徴とする請求項１から３のいずれかに記載のタイミングコントローラ。
【請求項５】
前記基準値は、不揮発性メモリに格納されていることを特徴とする請求項１から３のいずれかに記載のタイミングコントローラ。
【請求項６】
デュアルゲート用の内部データイネーブル信号を生成する場合にＮ＝２、トリプルゲート用の内部データイネーブル信号を生成する場合にＮ＝３であることを特徴とする請求項１から５のいずれかに記載のタイミングコントローラ。
【請求項７】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から６のいずれかに記載のタイミングコントローラ。
【請求項８】
請求項１から７のいずれかに記載のタイミングコントローラを備えることを特徴とする電子機器。
【請求項９】
タイミングコントローラにおける内部データイネーブル信号の生成方法であって、
入力データイネーブル信号のロー区間の基準値ＴＬ＿ＭＩＮをあらかじめ規定しておくステップと、
前記タイミングコントローラが画像データを構成するピクセルデータおよび入力データイネーブル信号を受信するステップと、
ラインごとに前記入力データイネーブル信号のハイ区間ＴＨを測定するステップと、
ｉ番目のラインにおけるハイ区間の測定値ＴＨおよび前記ロー区間の前記基準値ＴＬ＿ＭＩＮそれぞれを１／Ｎ倍し、（ｉ＋１）番目のラインにおける内部データイネーブル信号のハイ区間ＴＨ’、ロー区間ＴＬ’とするステップと、
を備えることを特徴とする生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフィックコントローラからの画像データを受け、ゲートドライバ、ソースドライバに情報を伝送するタイミングコントローラに関する。
【背景技術】
【０００２】
図１は、画像表示システムのブロック図である。画像表示システム１００は、液晶パネルや有機ＥＬパネルなどのディスプレイパネル１０２と、ゲートドライバ１０４、ソースドライバ１０６、グラフィックコントローラ１１０およびタイミングコントローラ２００を備える。グラフィックコントローラ１１０は、ディスプレイパネル１０２に表示すべき画像データを生成する。この画像データに含まれるピクセル（ＲＧＢ）データは、シリアル形式でタイミングコントローラ２００に伝送される。ケーブルはコネクタ１１２において着脱可能であってもよい。
【０００３】
画像データを構成する１ライン分のＲＧＢデータは、Ｉｎｐｕｔ＿ＤＥ信号がハイレベルの間（水平アクティブ区間）、伝送される。Ｉｎｐｕｔ＿ＤＥ信号がローレベルの間（水平ブランク区間）、ＲＧＢデータは無効である。タイミングコントローラ２００は、Ｉｎｐｕｔ＿ＤＥ信号にもとづいて、各種、制御信号、タイミング信号（同期信号）を生成する。
【０００４】
タイミングコントローラ２００が生成する同期信号のひとつとして、内部データイネーブル（Ｉｎｔｅｒｎａｌ＿ＤＥ）信号が例示される。たとえばデュアルゲートパネルを駆動するタイミングコントローラ２００は、Ｉｎｐｕｔ＿ＤＥ信号を実質的に二分割したデータイネーブル（Ｈａｌｆ＿ＤＥ）信号を生成し、Ｈａｌｆ＿ＤＥ信号にもとづいて内部カウンタを制御し、各種ゲート信号や制御信号を生成する。またトリプルゲートパネルを駆動するタイミングコントローラ２００は、Ｉｎｐｕｔ＿ＤＥ信号を実質的に三分割したデータイネーブル（Ｔｒｉｐｌｅ＿ＤＥ）信号を生成し、Ｔｒｉｐｌｅ＿ＤＥ信号にもとづいて内部カウンタを制御し、各種ゲート信号や制御信号を生成する。
【０００５】
図２は、タイミングコントローラ２００が受信する入力データイネーブル信号およびタイミングコントローラ２００が生成する内部データイネーブル信号を示すタイムチャートである。Ｈａｌｆ＿ＤＥ信号を生成する手法として、以下の方式（以下、検討方式という）が考えられる。なお、各時間（区間）の長さは、ピクセルクロックの周期を単位して表す。
・あるラインにおけるＩｎｐｕｔ＿ＤＥ信号の水平アクティブ区間Ｈａｃｔｉｖｅ（ハイ区間ＴＨ）および水平ブランク区間Ｈｂｌａｎｋ（ロー区間ＴＬ）を測定
・演算によって、ハイ区間ＴＨ、ロー区間ＴＬそれぞれを１／２倍し、次のラインのＨａｌｆ＿ＤＥ信号のアクティブ区間（ハイ区間）ＴＨ’、ブランク区間（ロー区間）ＴＬ’とする。
【０００６】
図２の例では、先頭の第１ラインにおいて、Ｉｎｐｕｔ＿ＤＥ信号のハイ区間ＴＨは９６０サイクル、ロー区間ＴＬは１２０サイクル、周期Ｈｔｏｔａｌは９６０＋１２０＝１０８０サイクルとなっている。
【０００７】
したがって次の第２ラインにおけるＨａｌｆ＿ＤＥ信号のハイ区間ＴＨ’は４８０サイクル、ロー区間ＴＬ’は６０サイクルであり、それが１ラインの間、２回発生する。
第２ラインにおいてもＩｎｐｕｔ＿ＤＥ信号の各区間が測定され、第３ラインのＨａｌｆ＿ＤＥ信号の各区間の長さが決定される。
【０００８】
Ｔｒｉｐｌｅ＿ＤＥ信号については、演算によって、水平アクティブ区間Ｈａｃｔｉｖｅ、水平ブランク区間Ｈｂｌａｎｋそれぞれを１／３倍し、次のラインのＴｒｉｐｌｅ＿ＤＥ信号のハイ区間ＴＨ”、ロー区間ＴＬ”とすればよい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−７８０２７号公報
【特許文献２】特開２００７−９６９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者は、上述のＨａｌｆ＿ＤＥ信号、Ｔｒｉｐｌｅ＿ＤＥ信号の生成方法について検討した結果、以下の課題を認識するに至った。
図３は、検討方式の問題点を説明する図である。Ｉｎｐｕｔ＿ＤＥ信号の周期は必ずしもラインごとに同一であるとは限らず、ライン毎に変動しうる。この例では、先頭の第１ラインにおいて、Ｉｎｐｕｔ＿ＤＥ信号のハイ区間ＴＨは９６０サイクル、ロー区間ＴＬは２６０サイクル、周期は９６０＋２６０＝１２２０サイクルとなっている。したがって次の第２ラインにおけるＨａｌｆ＿ＤＥ信号のハイ区間ＴＨ’は４８０サイクル、ロー区間ＴＬ’は１３０サイクルであり、それが１ラインの間、２回発生する。
【００１１】
第２ラインの周期Ｈｔｏｔａｌが第１ラインのそれより短くなったとする。この例では、第２ラインのＩｎｐｕｔ＿ＤＥ信号のハイ区間ＴＨは９６０サイクル、ロー区間ＴＬは１２０サイクル、周期Ｈｔｏｔａｌは９６０＋１２０＝１０８０サイクルとなっている。
【００１２】
そうすると、第２ラインのＨａｌｆ＿ＤＥ信号の２回目のネガティブエッジが現れるより先に、第３ラインのＨａｌｆ＿ＤＥ信号の１回目のポジエッジが現れるため、一点鎖線で囲んだ箇所において、２つのＨａｌｆ＿ＤＥ信号が結合してしまう。２つのＨａｌｆ＿ＤＥ信号が結合すると、１回分のＨａｌｆ＿ＤＥ信号が欠落するため、デュアルゲートのパネルを正しく駆動できなくなる。
【００１３】
同様の問題はＴｒｉｐｌｅ＿ＤＥ信号の生成時にも生じうる。
【００１４】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、Ｉｎｐｕｔ＿ＤＥ信号の周期変動に対して安定動作可能なタイミングコントローラの提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様は、画像データを構成するピクセルデータおよび入力データイネーブル信号を受信するタイミングコントローラに関する。タイミングコントローラは、入力データイネーブル信号の水平ブランク区間の基準値を保持するメモリと、ラインごとに入力データイネーブル信号の水平アクティブ区間を測定する解像度検出器と、Ｎ個（Ｎ≧２）の連続するパルスを含む内部データイネーブル信号を生成する内部データイネーブル信号発生器と、を備える。第１モードにおいて、内部データイネーブル信号の各パルスのアクティブ区間は、ひとつ前のラインにおいて測定された水平アクティブ区間の１／Ｎ倍であり、各パルスのブランク区間は、水平ブランク区間の基準値の１／Ｎ倍である。
【００１６】
この態様によると、入力データイネーブル信号の周期が大きく変動するプラットフォームにおいて、１ラインごとに、内部データイネーブル信号がＮ個の独立したパルスを含むことが可能となり、安定動作が可能となる。
【００１７】
入力データイネーブル信号の水平ブランク区間の基準値は、入力データイネーブル信号の水平ブランク区間の最小値にもとづいていることが望ましい。
基準値を小さくすればするほど、入力データイネーブル信号の周期減少に対する安定性は高められるが、その反面、入力データイネーブル信号の周期が正常であるときに、内部データイネーブル信号に含まれるＮ個のパルスの周期が不均一となる。基準値を入力データイネーブル信号の水平ブランク区間の最小値にもとづいて規定することで、パルスの消失を防止しつつも、Ｎ個のパルスの周期の均一性を改善できる。
【００１８】
第２モードにおいて、解像度検出器は、ラインごとに入力データイネーブル信号の水平ブランク区間を測定可能であってもよい。第２モードにおいて、内部データイネーブル信号の各パルスのアクティブ区間は、ひとつ前のラインにおいて測定された水平アクティブ区間の１／Ｎ倍であり、各パルスのブランク区間は、ひとつ前のラインにおいて測定された水平ブランク区間の１／Ｎ倍であってもよい。タイミングコントローラは、第１モードと第２モードが選択可能であってもよい。
入力データイネーブル信号の周期が安定したプラットフォームにおいては第２モードを選択することにより、より安定した動作が可能となる。
【００１９】
タイミングコントローラは、基準値を書き換え可能に保持するレジスタをさらに備えてもよい。基準値は、不揮発性メモリに格納されていてもよい。
【００２０】
デュアルゲート用の内部データイネーブル信号を生成する場合にＮ＝２、トリプルゲート用の内部データイネーブル信号を生成する場合にＮ＝３であってもよい。
【００２１】
タイミングコントローラは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２２】
本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかのタイミングコントローラを備える。
【００２３】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明のある態様によれば、安定性を改善できる。
【図面の簡単な説明】
【００２５】
【図１】画像表示システムのブロック図である。
【図２】タイミングコントローラが受信する入力データイネーブル信号およびタイミングコントローラが生成する内部データイネーブル信号を示すタイムチャートである。
【図３】検討方式の問題点を説明する図である。
【図４】実施の形態に係る内部データイネーブル信号の発生方法を示すフローチャートである。
【図５】図５（ａ）〜（ｃ）は、Ｎ＝２，３のときのＩｎｔｅｒｎａｌ＿ＤＥ信号を示すタイムチャートである。
【図６】Ｉｎｐｕｔ＿ＤＥ信号の周期が変動したときの動作波形図である。
【図７】実施の形態に係るタイミングコントローラを備えるディスプレイ装置のブロック図である。
【図８】電子機器を示す斜視図である。
【発明を実施するための形態】
【００２６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２８】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２９】
図４は、実施の形態に係る内部データイネーブル信号（Ｉｎｔｅｒｎａｌ＿ＤＥ信号）の発生方法を示すフローチャートである。なおフローチャートに示される各処理の順序は、処理に支障や矛盾が生じない限りにおいて入れ換えることができる。
【００３０】
図４を参照し、Ｉｎｔｅｒｎａｌ＿ＤＥ信号のハイ区間、ロー区間の制御を説明する。はじめにＩｎｐｕｔ＿ＤＥ信号の水平ブランク区間Ｈｂｌａｎｋの基準値ＴＬ＿ＳＰＥＣが規定される（Ｓ１００）。この基準値ＴＬ＿ＳＰＥＣは、Ｉｎｐｕｔ＿ＤＥ信号の周期の変動を考慮したときの最小値にもとづいていることが好ましい。たとえば基準値ＴＬ＿ＳＰＥＣは、Ｉｎｐｕｔ＿ＤＥ信号の水平ブランク区間のスペック上の最小値そのものであってもよいし、スペック上の最小値に所定値を減算した値であってもよいし、あるいは最小値に所定の係数（Ｋ＜１）を乗じた値であってもよい。この基準値ＴＬ＿ＳＰＥＣは、タイミングコントローラ２００の設計者ではなく、タイミングコントローラ２００を備える電子機器や表示装置の設計者が、グラフィックコントローラＩＣのスペックを考慮して規定すればよい。
【００３１】
実施の形態に係るタイミングコントローラ２００には、パラメータＮが導入される。パラメータＮは、１ラインに含まれるＩｎｔｅｒｎａｌ＿ＤＥ信号のパルス数を表す。たとえばデュアルゲートのパネルを駆動するプラットフォームにおいてはＮ＝２、トリプルゲートのパネルを駆動するプラットフォームにおいてはＮ＝３を用いることができ、Ｎ＝２のときのＩｎｔｅｒｎａｌ＿ＤＥ信号をＨａｌｆ＿ＤＥ信号、Ｎ＝３のときのＩｎｔｅｒｎａｌ＿ＤＥ信号をＴｒｉｐｌｅ＿ＤＥ信号とも称する。
【００３２】
Ｉｎｔｅｒｎａｌ＿ＤＥ信号のブランク区間ＴＬ’は以下の式で規定される（Ｓ１０２）。
ＴＬ’＝ＴＬ＿ＳＰＥＣ／Ｎ
【００３３】
続いて、画像データの伝送が開始される（Ｓ１０４）。そうすると、グラフィックコントローラＩＣからタイミングコントローラに対して、Ｉｎｐｕｔ＿ＤＥ信号およびＲＧＢデータ（ピクセルデータ）が供給される。
【００３４】
タイミングコントローラは、ライン毎に、Ｉｎｐｕｔ＿ＤＥ信号の水平アクティブ区間Ｈａｃｔｉｖｅ（＝ＴＨ）を測定する（Ｓ１０６）。第ｉラインの測定値ＴＨをＴＨ［ｉ］と表記する。
【００３５】
第ｉ＋１ラインのＩｎｔｅｒｎａｌ＿ＤＥ信号のアクティブ区間Ｈａｃｔｉｖｅ（＝ＴＨ’）が計算される（Ｓ１０８）。
ＴＨ’[ｉ＋１]＝ＴＨ［ｉ］／Ｎ
【００３６】
そしてライン番号ｉがインクリメントされ（Ｓ１１０）、同じ処理が繰り返され、水平アクティブ区間ＴＨ’［ｉ］がライン毎に更新されていく。
【００３７】
タイミングコントローラは、図４のフローチャートで規定されるアクティブ区間ＴＨ’［ｉ］（すなわちハイ区間）と、ブランク区間ＴＬ’（ロー区間）にもとづいて、Ｉｎｔｅｒｎａｌ＿ＤＥ信号を発生する。具体的にはタイミングコントローラは、ｉ番目のラインにおいて、連続するＮ個のパルスを含むＩｎｔｅｒｎａｌ＿ＤＥ信号を発生する。各パルスのハイ区間はＴＨ[ｉ]’であり、ロー区間はＴＬ’である。Ｎ個のパルスの発生後、次のｉ＋１番目のラインまで時間が余る場合には、最後のロー区間（ブランク区間）が引き延ばされる。
【００３８】
図５（ａ）はＩＮＰＵＴ＿ＤＥ信号を、図５（ｂ）、（ｃ）はＮ＝２，３のときのＩｎｔｅｒｎａｌ＿ＤＥ信号を示す波形図である。ｉ番目のラインにおいて、タイミングコントローラは、ＴＨ’［ｉ］のハイレベル（アクティブ区間）と、ＴＬ’のローレベルを有するパルス２０２を、Ｎ個繰り返して発生する。Ｎ個のパルス２０２の後の余剰期間２０４は、ローレベルとなる。
【００３９】
以上が実施の形態に係るＩｎｔｅｒｎａｌ＿ＤＥ信号の生成方法である。続いてその利点を説明する。図６は、Ｉｎｐｕｔ＿ＤＥ信号の周期が変動したときの動作波形図である。
【００４０】
この例では、Ｉｎｐｕｔ＿ＤＥ信号の水平ブランク区間Ｈｂｌａｎｋの基準値ＴＬ＿ＳＰＥＣは６０サイクルである。
【００４１】
Ｉｎｐｕｔ＿ＤＥ信号の水平アクティブ区間Ｈａｃｔｉｖｅ（ハイ区間ＴＨ）は複数のラインにわたって一定（９６０サイクル）であるが、水平ブランク区間Ｈｂｌａｎｋ（ロー区間）が、２６０，１２０，２００サイクルと変動している。その結果、Ｉｎｐｕｔ＿ＤＥ信号の周期は、図３と同様に１２２０，１０８０，１１６０サイクルと変動している。
【００４２】
図６に示すように、実施の形態に係るＩｎｔｅｒｎａｌ＿ＤＥ信号の生成方法によれば、Ｉｎｐｕｔ＿ＤＥ信号の周期が短くなるラインにおいて、Ｉｎｔｅｒｎａｌ＿ＤＥ信号のパルスが消失するのを防止することができ、安定動作が可能となる。
【００４３】
基準値ＴＬ＿ＳＰＥＣを小さくすればするほど、Ｉｎｐｕｔ＿ＤＥ信号の周期減少に対する安定性は高められるが、その反面、ＩＮＰＵＴ＿ＤＥ信号の周期が正常であるときに、Ｎ番目のパルスのブランク区間が長くなってしまい、Ｉｎｔｅｒｎａｌ＿ＤＥ信号に含まれるＮ個のパルスの周期が不均一となる。上述したように基準値ＴＬ＿ＳＰＥＣをＩｎｐｕｔ＿ＤＥ信号の水平ブランク区間Ｈｂｌａｎｋの最小値（スペック値）にもとづいて規定することで、パルスの消失を防止しつつも、Ｎ個のパルスの周期の均一性を改善できる。
【００４４】
本発明は、図４のフローチャートとして把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４５】
図７は、実施の形態に係るタイミングコントローラ２００を備えるディスプレイ装置１００のブロック図である。ディスプレイ装置１００は、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６、タイミングコントローラ２００を備える。
【００４６】
ソースドライバ１０６は、ディスプレイパネル１０２の複数のデータ線に、輝度に応じた電圧を印加する。ゲートドライバ１０４は、ＬＣＤパネルの複数の走査線を順に選択する。
【００４７】
ディスプレイ装置１００は、画像ソース、たとえばコンピュータのグラフィックコントローラ（グラフィックスプロセッサ）１１０やテレビ受像器のチューナユニットなどと、ＨＤＭＩ（登録商標）規格、ＤＶＩ（登録商標）規格、ＤｉｓｐｌａｙＰｏｒｔ（登録商標）規格などのデジタルインタフェースを介して接続されている。そしてクロックラインとデータラインを介した２線シリアル伝送によって、ディスプレイパネル１０２に表示すべき画像データがグラフィックコントローラ１１０からディスプレイ装置１００へと伝送される。
【００４８】
タイミングコントローラ２００は、グラフィックコントローラ１１０からＬＣＤパネル３０２に表示すべき画像データを受ける。タイミングコントローラ２００は、ディスプレイパネル１０２の解像度に応じたドライバ制御信号（タイミングパルス）を発生し、画像データとともにゲートドライバ１０４およびソースドライバ１０６へと供給する。
【００４９】
タイミングコントローラ２００は、入力インタフェース部２１２、ロジック部２１４、画像用の出力インタフェース部２１６、解像度検出器２１８、内部ＤＥ信号発生器２２０、タイミング信号発生器２２２、タイミング信号用の出力インタフェース部２２４を備える。
【００５０】
入力インタフェース部２１２は、グラフィックコントローラ１１０からの画像データを受け、ＲＧＢの画像データＲＧＢと、ピクセルクロックＣＬＫ、Ｉｎｐｕｔ＿ＤＥ信号、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃを取得して、それらをロジック部２１４へと出力する。ロジック部２１４は、画像データＲＧＢに必要な信号処理を施し、出力インタフェース部２１６へと出力する。
【００５１】
画像用の出力インタフェース部２１６は、ソースドライバ１０６とＲＳＤＳ規格（Reduced Swing Differential Signaling）やＬＶＤＳ規格（Low Voltage Differential Signaling）のバスを介して接続されており、画素ごとの画像データ（ＲＧＢデータ）を順に出力する。
【００５２】
ロジック部２１４は入力された信号にもとづいて、各フレームの所定のタイミングにおいてアサートされる基準信号ＲＥＦを発生し、タイミング信号発生器２２２へと出力する。
【００５３】
解像度検出器２１８には、Ｉｎｐｕｔ＿ＤＥ信号が入力されている。解像度検出器２１８は、ラインごとにＩｎｐｕｔ＿ＤＥ信号の水平アクティブ区間Ｈａｃｔｉｖｅ（＝ＴＨ）を測定する。解像度検出器２１８は、カウンタを用いて区間の時間長を測定することができる。カウンタは、ピクセルクロックを基準としてハイ区間ＴＨを測定してもよいし、ピクセルクロックを逓倍して得られる内部システムクロック（不図示）を基準としてハイ区間ＴＨを測定してもよい。
【００５４】
メモリ２２６は、Ｉｎｐｕｔ＿ＤＥ信号の水平ブランク区間の基準値ＴＬ＿ＳＰＥＣを保持する。メモリ２２６は、タイミングコントローラ２００に内蔵されるレジスタであってもよい。この場合、タイミングコントローラ２００が起動するたびに、外部のプロセッサがこのレジスタに基準値ＴＬ＿ＳＰＥＣを書き込めばよい。あるいはメモリ２２６には、タイミングコントローラ２００に外付けされる不揮発性メモリからロードされた基準値ＴＬ＿ＳＰＥＣが格納されてもよい。
【００５５】
内部ＤＥ信号発生器２２０は、ラインごとに、Ｎ個（Ｎ≧２）の連続するパルスを含むＩｎｔｅｒｎａｌ＿ＤＥ信号を生成する。内部ＤＥ信号発生器２２０は、第１モードにおいて、ｉ番目のラインのＩｎｔｅｒｎａｌ＿ＤＥ信号に含まれるＮ個パルスのアクティブ区間ＴＨ’は、ひとつ前のｉ−１番目のラインにおいて測定された水平アクティブ区間ＴＨ［ｉ−１］の１／Ｎ倍である。また各パルスのブランク区間（ロー区間）ＴＬ’は、水平ブランク区間の基準値ＴＬ＿ＳＰＥＣの１／Ｎ倍である。
【００５６】
タイミング信号発生器２２２は、内部ＤＥ信号発生器２２０が生成したＩｎｔｅｒｎａｌ＿ＤＥ信号をトリガーとして、複数のドライバ制御信号を生成する。当業者には各ドライバ制御信号の名称および記号が、メーカによって異なる場合があることが理解される。
【００５７】
１．ソースドライバに対するドライバ制御信号
１．１  スタートパルス（ＳＴＨ）
ソースドライバ１０６およびゲートドライバ１０４はそれぞれ、ディスプレイパネル１０２のパネルサイズ（解像度）に応じて、複数個がカスケード接続される。タイミングコントローラ２００から出力された画像データおよびドライバ制御信号は、複数のソースドライバ１０６を順に経由していく。複数のソースドライバ１０６は、スタートパルスＳＴＨをシフトレジスタのように順に先送りする。スタートパルスＳＴＨが入力されているソースドライバ１０６が、画像データを取り込む。
【００５８】
１．２  ラッチパルス（ＬＯＡＤ）
ラッチパルスＬＯＡＤは、１走査ラインごとにアサートされる。ソースドライバ１０６は、ラッチパルスＬＯＡＤがアサートされると、１走査線分の画像データを取り込む。
【００５９】
１．３  交流化信号（ＰＯＬ）
ソースドライバ１０６は、極性を交互に反転しながらディスプレイパネル１０２を駆動する。交流化信号ＰＯＬによってソースドライバ１０６の極性が決定される。
【００６０】
２．ゲートドライバに対するドライバ制御信号
２．１  垂直シフト方向入出力信号（ＳＴＶ）
カスケード接続された複数のゲートドライバ１０４へと供給される。垂直シフト方向入出力信号ＳＴＶは、複数のゲートドライバ１０４によって順にシフトされる。
【００６１】
２．２  垂直転送クロック（ＣＰＶ）
各ゲートドライバ１０４は、入力された上述の垂直シフト方向入出力信号ＳＴＶを、この垂直転送クロックＣＰＶのポジティブエッジのタイミングで取り込む。
【００６２】
２．３  出力イネーブル（ＯＥ）
ゲートドライバ１０４の出力端子の状態を制御するデータである。出力イネーブルＯＥがアサートされると、走査線ＳＬに駆動電圧が印加され、ネゲートされると走査線ＳＬの電位が固定される。
【００６３】
ドライバ制御信号のパルス幅や発生タイミングは、パネルの解像度に応じて固有の値に定められる。ドライバ制御信号は、出力インタフェース部２２４を介して、ソースドライバ１０６およびゲートドライバ１０４へと供給される。
【００６４】
タイミングコントローラ２００は、上述の第１モードに加えて、第２モードを選択可能とすることが好ましい。
第２モードにおいて、解像度検出器２１８は、ラインごとにＩｎｐｕｔ＿ＤＥ信号の水平ブランク区間Ｈｂｌａｎｋ（ロー区間ＴＬ）を測定可能である。
【００６５】
内部ＤＥ信号発生器２２０は、第２モードにおいて、Ｉｎｔｅｒｎａｌ＿ＤＥ信号の各パルスのアクティブ区間（ハイ区間）ＴＨ’を、ひとつ前のラインにおいて測定された水平アクティブ区間ＴＨの１／Ｎ倍とし、各パルスのブランク区間（ロー区間）ＴＬ’を、ひとつ前のラインにおいて測定された水平ブランク区間ＴＬの１／Ｎ倍とする。
【００６６】
Ｉｎｐｕｔ＿ＤＥ信号の周期変動が小さいプラットフォームにおいて、第１モードで動作させると、ひとつのラインのＩｎｔｅｒｎａｌ＿ＤＥ信号のＮ番目のパルスのブランク区間が、１〜Ｎ−１番目のパルスのブランク区間より長くなる。このようなプラットフォームでは、第２モードを選択することで、複数のパルスのブランク区間の長さを揃えることができる。
【００６７】
最後に、タイミングコントローラ２００の用途を説明する。
図８は、電子機器５００を示す斜視図である。図８の電子機器５００は、ノートＰＣやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵されたグラフィックコントローラ１１０、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６を備える。タイミングコントローラ２００とグラフィックコントローラ１１０の間には、差動トランスミッタ、伝送路および差動レシーバを含む伝送装置１２０が設けられてもよい。
【００６８】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６９】
１００…ディスプレイ装置、１０２…ＬＣＤパネル、１０４…ゲートドライバ、１０６…ソースドライバ、２００…タイミングコントローラ、２１２…入力インタフェース部、２１４…ロジック部、２１６…出力インタフェース部、２１８…解像度検出器、２２０…内部ＤＥ信号発生器、２２２…タイミング信号発生器、２２４…出力インタフェース部、２２６…メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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