(57)【要約】【課題】本発明の実施形態は、キャパシタの充放電による消費電力を削減することができる遅延回路等を提供する。【解決手段】本発明の一実施形態としての遅延回路は、第１の入力信号に基づく第１の出力信号を出力する第１の出力端子を有する第１の論理回路と、定常状態において、前記第１の出力信号を反転させた第２の出力信号を出力する第２の出力端子を有する第２の論理回路と、一端が第１の電位に接続された第１および第２のキャパシタと、前記第１の出力端子および前記第２の出力端子の一方に前記第１のキャパシタを接続し、残りの一方に前記第２のキャパシタを接続する接続回路と、を備え、前記接続回路は、入力された第１の接続制御信号に基づき、前記第１のキャパシタの接続先と、前記第２のキャパシタの接続先とを入れ替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力信号に基づく第１の出力信号を出力する第１の出力端子を有する第１の論理回路と、
定常状態において、前記第１の出力信号を反転させた第２の出力信号を出力する第２の出力端子を有する第２の論理回路と、
一端が第１の電位に接続された第１および第２のキャパシタと、
前記第１の出力端子および前記第２の出力端子の一方に前記第１のキャパシタを接続し、残りの一方に前記第２のキャパシタを接続する接続回路と、
を備え、
前記接続回路は、入力された第１の接続制御信号に基づき、前記第１のキャパシタの接続先と、前記第２のキャパシタの接続先とを入れ替える
遅延回路。
【請求項２】
前記第１の入力信号の電位が、所定の値から変化してから再び前記所定の値に戻るまでの間に、前記第１の接続制御信号の電位が変化する
請求項１に記載の遅延回路。
【請求項３】
前記接続回路は、
前記第１の接続制御信号に基づき、前記第１の出力端子と、前記第１のキャパシタの他端との接続状態を切り替える第１のスイッチと、
前記第１の接続制御信号に基づき、前記第２の出力端子と、前記第２のキャパシタの他端との接続状態を切り替える第２のスイッチと、
前記第１の接続制御信号を反転させた第２の接続制御信号に基づき、前記第１の出力端子と、前記第２のキャパシタの他端との接続状態を切り替える第３のスイッチと、
前記第２の接続制御信号に基づき、前記第２の出力端子と、前記第１のキャパシタの他端との接続状態を切り替える第４のスイッチと、
を備える
請求項１または２に記載の遅延回路。
【請求項４】
前記第１の論理回路および前記第２の論理回路の少なくとも一方に接続され、流れる電流を増減する電流源
をさらに備える
請求項１ないし３のいずれか一項に記載の遅延回路。
【請求項５】
前記接続回路が、前記第１のキャパシタの接続先と、前記第２のキャパシタの接続先とを入れ替えるのと同じタイミングで、前記第１の出力端子または前記第２の出力端子と、第２の電位との接続状態を切り替える第５のスイッチ
をさらに備える
請求項１ないし４のいずれか一項に記載の遅延回路。
【請求項６】
第２の入力信号に基づき、前記第１の入力信号と、第３の接続制御信号とを出力する第１の信号制御回路と、
前記第３の接続制御信号に基づき、前記第１の接続制御信号を出力する分周回路と、
をさらに備える
請求項５に記載の遅延回路。
【請求項７】
前記第２の出力信号に基づき、前記第１の入力信号と、第３の接続制御信号を出力する第２の信号制御回路と、
前記第３の接続制御信号に基づき、前記第１の接続制御信号を出力する分周回路と、
をさらに備える
請求項５に記載の遅延回路。
【請求項８】
請求項１ないし７のいずれか一項に記載の遅延回路と、
前記第１の入力信号と、前記遅延回路からの第３の出力信号と、に基づき、パルス波を出力するフリップフロップ回路と、
を備える
パルス発生回路。
【請求項９】
請求項１ないし６のいずれか一項に記載の遅延回路と、
前記第１の入力信号と、前記遅延回路からの第３の出力信号と、に基づき、パルス波を出力するフリップフロップ回路と、
前記遅延回路からの第３の出力信号に基づき、前記第１の入力信号を出力する第３の信号制御回路と、
を備える
発振回路。
【請求項１０】
請求項７に記載の遅延回路と、
前記第１の入力信号と同じ信号と、前記遅延回路からの第３の出力信号と、に基づき、パルス波を出力するフリップフロップ回路と、
を備える
発振回路。
【請求項１１】
前記第２の信号制御回路、または前記第３の信号制御回路は、
入力された稼働制御信号にさらに基づき、前記第１の入力信号を出力する
請求項９または１０に記載の発振回路。
【請求項１２】
第３の入力信号と参照信号とに基づき、前記第３の入力信号を昇圧させた第４の出力信号を出力するブーストコンバータであって、
前記第４の出力信号と、前記参照信号とを比較した比較信号を前記稼働制御信号として受け取り、第５の出力信号を出力する請求項１１に記載の発振回路
を備え、
前記第５の出力信号に基づき、前記第４の出力信号の電位の上昇を停止させる
ブーストコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、遅延回路、発振回路、およびブーストコンバータに関する。
【背景技術】
【０００２】
出力信号の立ち上がり時間を、入力信号の立ち上がり時間よりも遅延させる遅延回路において、当該遅延回路に含まれる、キャパシタ等から構成される論理回路は、入力信号が入力される前と、信号処理により出力信号が出力された後とでは、状態が異なる。そのため、信号処理後の状態から初期状態に戻す処理が行われる。
【０００３】
キャパシタには、初期状態がＬｏｗであり信号処理後にＨｉｇｈ状態を維持するキャパシタと、初期状態がＨｉｇｈであり信号処理後にＬｏｗ状態を維持するキャパシタとの２種類がある。例えば、反転論理回路（インバータ）の入力と出力などである。従来の遅延回路では、キャパシタの状態を初期状態に戻す場合、ＨｉｇｈからＬｏｗへ戻すときはキャパシタが放電され、ＬｏｗからＨｉｇｈへ戻すときはキャパシタが充電される。しかし、キャパシタの状態を初期状態に戻すための充放電により、消費電力が増加するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８２９７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、キャパシタの充放電による消費電力を削減することができる遅延回路等を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態としての遅延回路は、第１の入力信号に基づく第１の出力信号を出力する第１の出力端子を有する第１の論理回路と、定常状態において、前記第１の出力信号を反転させた第２の出力信号を出力する第２の出力端子を有する第２の論理回路と、一端が第１の電位に接続された第１および第２のキャパシタと、前記第１の出力端子および前記第２の出力端子の一方に前記第１のキャパシタを接続し、残りの一方に前記第２のキャパシタを接続する接続回路と、を備え、前記接続回路は、入力された第１の接続制御信号に基づき、前記第１のキャパシタの接続先と、前記第２のキャパシタの接続先とを入れ替える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る遅延回路の概略構成の一例を示すブロック図。
【図２】第１の実施形態に係る遅延回路内部の電位の波形を示す図。
【図３】第２の実施形態に係る遅延回路の概略構成の一例を示すブロック図。
【図４】第３の実施形態に係る遅延回路の概略構成の一例を示すブロック図。
【図５】第３の実施形態に係る遅延回路内部の電位の波形を示す図。
【図６】第４の実施形態に係る遅延回路の概略構成の一例を示すブロック図。
【図７】第４の実施形態に係る遅延回路内部の電位の波形を示す図。
【図８】第５の実施形態に係るパルス発生回路の概略構成の一例を示すブロック図。
【図９】第５の実施形態に係るパルス発生回路内部の電位の波形を示す図。
【図１０】第６の実施形態に係る発振回路の概略構成の一例を示すブロック図。
【図１１】第６の実施形態に係る発振回路内部の電位の波形を示す図。
【図１２】第７の実施形態に係る発振回路の概略構成の一例を示すブロック図。
【図１３】第７の実施形態に係る発振回路内部の電位の波形を示す図。
【図１４】第８の実施形態に係る発振回路の概略構成の一例を示すブロック図。
【図１５】第９の実施形態に係るブーストコンバータの概略構成の一例を示すブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態について説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る遅延回路の概略構成の一例を示すブロック図である。第１の実施形態に係る遅延回路（ＤＬＹ１）は、４つのインバータ（ＩＮＶ１からＩＮＶ４まで）と、２つのキャパシタ（Ｃ１およびＣＳ２）と、分周回路（ＤＶＣ）と、接続切替回路（ＣＳＣ）とを備える。接続切替回路ＣＳＣは、４つのスイッチ（ＳＷ１からＳＷ４まで）と、１つのインバータ（ＩＮＶ５）とを備える。
【００１０】
なお、上記の構成は一例であり、本実施形態と同様の効果を実現することができるならば、他の構成要素が含まれていてもよいし、記載の構成要素を省いてもよい。例えば、構成要素間の接続関係は、直接的に接続されていてもよいし、他の論理回路を介して間接的に接続されていてもよい。また、本説明における論理回路は、１つの論理素子で構成されていてもよいし、複数の論理素子で構成されていてもよい。
【００１１】
また、下記の説明において、各論理回路に入力される入力信号をＩＳと、各論理回路から出力される出力信号をＯＳと、記載する。いずれの論理回路の入力信号または出力信号であるかは、ＩＳまたはＯＳの後の添え字にて表す。例えば、インバータＩＮＶ１の入力信号は、ＩＳＩＮＶ１と記載する。また、特殊な用途に用いられる信号を、当該信号等を意味する添え字付のＳで表す。例えば、ＤＬＹ１に入力されるリセット信号をＳＲＳＴと記載する。リセット信号ＳＲＳＴは、遅延回路ＤＬＹ１の状態を元に戻すための信号である。
【００１２】
遅延回路ＤＬＹ１は、入力信号ＩＳＤＬＹ１と、リセット信号ＳＲＳＴとを受取り、出力信号ＯＳＤＬＹ１を出力する。遅延回路ＤＬＹ１に予め定められた遅延時間により、出力信号ＯＳＤＬＹ１の電位が変化する時刻は、入力信号ＩＳＤＬＹ１の電位が変化する時刻よりも後になる。
【００１３】
遅延回路ＤＬＹ１により、出力信号ＯＳＤＬＹ１の電位が、入力信号ＩＳＤＬＹ１の電位に遅れて変化した後、つまり遅延回路ＤＬＹ１による信号処理後は、遅延回路ＤＬＹ１の内部の電位が変化する。一般的な遅延回路は、内部のキャパシタを充放電することにより、電位の変化を元の状態に戻す。一方、遅延回路ＤＬＹ１は、接続切替回路ＣＳＣによる接続先の切替により、遅延回路ＤＬＹ１内部の電位を元の状態に戻す。遅延回路ＤＬＹ１の内部の電位の変化については後述する。なお、遅延回路ＤＬＹ１による信号処理を、遅延処理と記載する。
【００１４】
インバータＩＮＶ１からＩＮＶ４は、図１のように従属接続されている。遅延回路ＤＬＹ１が受け取った入力信号ＩＳＤＬＹ１は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４の順に処理されて、最終的に、遅延回路ＤＬＹ１の出力信号ＯＳＤＬＹ１として、インバータＩＮＶ４から出力される。なお、インバータＩＮＶ３およびＩＮＶ４は、入力信号ＩＳＤＬＹ１と出力信号ＯＳＤＬＹ１との電位差、および遅延処理の時間を調整するために備えられているが、特になくともよい。
【００１５】
なお、インバータは入力信号の反転信号を出力する素子であるが、インバータが属する回路内の負荷のインピーダンスが低い時は、インバータの出力信号は速やかに反転信号とならず、遅延時間が生じる。このインバータの出力信号が反転信号となるまでを過渡状態と称し、インバータの出力信号が反転信号となった後を定常状態と称する。一般的な遅延回路では、本実施形態のように負荷としてキャパシタが接続され、意図的に過渡状態を長くすることにより、遅延時間が調整される。
【００１６】
また、インバータの出力信号の電位がＨｉｇｈであるかＬｏｗであるかは、インバータに予め定められた反転閾値と入力電位との比較により決定される。入力電位が反転閾値よりも高い場合は、インバータの出力信号の電位はＬｏｗとなる。入力電位が反転閾値よりも低い場合は、インバータの出力信号の電位はＨｉｇｈとなる。反転閾値は設計可能であるが、一般的にインバータを駆動する電位のおよそ半分とされる。
【００１７】
また、インバータＩＮＶ１（第１の論理回路）の出力端子と、インバータＩＮＶ２（第２の論理回路）の入力端子との接続点をＰ１と記載する。インバータＩＮＶ２の出力端子と、インバータＩＮＶ３の入力端子との接続点をＰ２と記載する。定常状態において、接続点Ｐ１における電位ＶＰ１と、接続点Ｐ２における電位ＶＰ２は、インバータＩＮＶ２の処理により逆となる。
【００１８】
２つのキャパシタＣ１およびＣ２は、一端がグラウンド電位（基準電位）に接続されている。キャパシタＣ１およびＣ２の他端は、接続切替回路ＣＳＣを介して、接続点Ｐ１またはＰ２に接続されている。詳細は後述する。
【００１９】
分周回路ＤＶＣは、外部からリセット信号ＳＲＳＴを受取る。分周回路ＤＶＣは、リセット信号ＳＲＳＴに基づき、接続制御信号（第１の接続制御信号）を接続切替回路ＣＳＣへ出力する。接続制御信号をＳＣＳＣと記載する。接続制御信号ＳＣＳＣは、接続切替回路ＣＳＣ内のスイッチＳＷ１から４までの接続状態を切り替えるための信号として用いられる。
【００２０】
具体的には、分周回路ＤＶＣは、リセット信号ＳＲＳＴの電位がＬｏｗからＨｉｇｈに切り替わった際に、接続制御信号ＳＣＳＣの電位を反転させる。なお、外部から直接接続制御信号ＳＣＳＣが遅延回路ＤＬＹ１に入力されてもよく、その場合は、分周回路ＤＶＣはなくともよい。
【００２１】
接続切替回路ＣＳＣは、キャパシタＣ１およびＣ２を、接続点Ｐ１またはＰ２に接続させる。但し、キャパシタＣ１およびＣ２の接続先は必ず異なる。すなわち、接続切替回路ＣＳＣは、接続点Ｐ１およびＰ２の一方にキャパシタＣ１を接続し、残りの一方にキャパシタＣ２を接続する。定常状態において、接続点Ｐ１の電位と、接続点Ｐ２の電位は逆であるため、キャパシタＣ１の電位と、キャパシタＣ２の電位も、逆となる。
【００２２】
また、接続切替回路ＣＳＣは、入力された接続制御信号ＳＣＳＣに基づき、キャパシタＣ１の接続先と、キャパシタＣ２の接続先とを入れ替える。具体的には、接続制御信号ＳＣＳＣの電位が反転された場合に入れ替えが行われる。電位の反転はリセット信号ＳＲＳＴによるため、リセット信号ＳＲＳＴは、接続先の入れ替えを指示するための信号でもある。接続切替回路ＣＳＣは、例えば、キャパシタＣ１の接続先が接続点Ｐ１でキャパシタＣ２の接続先が接続点Ｐ２の場合は、キャパシタＣ１の接続先を接続点Ｐ２に、キャパシタＣ２の接続先を接続点Ｐ１に、入れ替える。この入れ替えは、キャパシタＣ１およびＣ２が充放電することなく、遅延回路ＤＬＹ１の内部の電位の変化を元の状態に戻すためのものである。詳細は後述する。
【００２３】
接続切替回路ＣＳＣの動作の詳細について説明する。接続切替回路ＣＳＣは、接続制御信号ＳＣＳＣを、スイッチＳＷ１およびＳＷ２に送る。接続制御信号ＳＣＳＣは、スイッチＳＷ１およびＳＷ２を短絡または開放させるための信号として用いられる。また、接続制御信号ＳＣＳＣはインバータＩＮＶ５へ入力される。ＩＮＶ５は、接続制御信号ＳＣＳＣを反転させた信号を出力する。接続制御信号ＳＣＳＣを反転させた信号は、スイッチＳＷ３およびＳＷ４を短絡または開放させるための信号として用いられる。以降、ＳＷ１およびＳＷ２の接続制御信号をＳＣＳＣ１と記載し、ＳＷ３およびＳＷ４の接続制御信号をＳＣＳＣ２と記載する。ゆえに、接続制御信号ＳＣＳＣ１は、接続制御信号ＳＣＳＣと同じ信号であり、接続制御信号ＳＣＳＣ２の電位が反転した信号である。
【００２４】
スイッチＳＷ１は、接続点Ｐ１と、キャパシタＣ１の他端との間に存在し、接続制御信号ＳＣＳＣ１に基づき、接続点Ｐ１とキャパシタＣ１との接続状態を切り替える。スイッチＳＷ２は、接続点Ｐ２と、キャパシタＣ２の他端との間に存在し、接続制御信号ＳＣＳＣ１に基づき、接続点Ｐ１とキャパシタＣ２との接続状態を切り替える。スイッチＳＷ３は、接続点Ｐ１と、キャパシタＣ２の他端との間に存在し、接続制御信号ＳＣＳＣ２に基づき、接続点Ｐ１とキャパシタＣ２との接続状態を切り替える。スイッチＳＷ４は、接続点Ｐ２と、キャパシタＣ１の他端との間に存在し、接続制御信号ＳＣＳＣ２に基づき、接続点Ｐ２とキャパシタＣ１との接続状態を切り替える。これにより、接続切替回路ＣＳＣが、接続制御信号ＳＣＳＣに基づき、キャパシタＣ１の接続先と、キャパシタＣ２の接続先とを入れ替えることができる。
【００２５】
次に、遅延回路ＤＬＹ１の動差について説明する。図２は、第１の実施形態に係る遅延回路内部の電位の波形を示す図である。信号、接続点などの電位を、当該信号などを意味する添え字付のＶで表すものとする。図２では、上から順に、入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１と、接続点Ｐ１の電位ＶＰ１と、接続点Ｐ２の電位ＶＰ２と、出力信号ＯＳＤＬＹ１の電位ＶＯＳＤＬＹ１と、キャパシタＣ１の電位ＶＣ１と、キャパシタＣ２の電位ＶＣ２と、リセット信号ＳＲＳＴの電位ＶＳＲＳＴと、接続制御信号ＳＣＳＣ１の電位ＶＳＣＳＣ１と、接続制御信号ＳＣＳＣ２の電位ＶＳＣＳＣ２と、が示されている。
【００２６】
時刻ｔ１１以前における遅延回路ＤＬＹ１の電位の状態を初期状態とする。図２の例では、初期状態において、電位ＶＩＳＤＬＹ１と、電位ＶＰ２と、電位ＶＯＳＤＬＹ１とは、Ｌｏｗであり、電位ＶＰ１はＨｉｇｈである。なお、図２の例では、電位ＶＩＳＤＬＹ１がＨｉｇｈのとき電位ＶＩＳＤＬＹ１の値は遅延回路ＤＬＹ１を駆動させる電源電位ＶＤＤである。電位ＶＩＳＤＬＹ１がＬｏｗのとき、電位ＶＩＳＤＬＹ１の値はグラウンド電位ＶＧＮＤである。
【００２７】
但し、電位ＶＣ１および電位ＶＣ２は、初期状態において、２つの電位が反対であればよく、いずれがＨｉｇｈでもＬｏｗでもよい。図２の例では、時刻ｔ１１以前において、電位ＶＣ１がＨｉｇｈ、電位ＶＣ２がＬｏｗであるが、遅延処理後に初期状態に戻したときに、電位ＶＣ１がＬｏｗ、電位ＶＣ２がＨｉｇｈであってもよい。この場合は、キャパシタＣ１およびＣ２の接続先が時刻ｔ１１以前と逆であるということであり、この場合でも遅延回路ＤＬＹ１の動作は同じである。
【００２８】
時刻ｔ１１において、電位ＶＩＳＤＬＹ１がＨｉｇｈとなると、電位ＶＰ１が下がり始める。ゆえに、時刻ｔ１１において、遅延回路ＤＬＹ１は過渡状態となる。電位ＶＰ１がインバータＩＮＶ２の反転閾値を下回る時刻をｔ１２とすると、時刻ｔ１２以降は、インバータＩＮＶ２により、電位ＶＰ２が上昇する。電位ＶＰ２がインバータＩＮＶ３の反転閾値を上回る時刻をｔ１３とすると、時刻ｔ１３において、インバータＩＶＮ１３の出力信号の電位がＬｏｗとなり、インバータＩＮＶ４の出力信号の電位がＨｉｇｈとなる。つまり時刻ｔ１３において、出力信号ＯＳＤＬＹ１の電位ＶＯＳＤＬＹ１がＨｉｇｈとなり、電位ＶＯＳＤＬＹ１はＶＧＮＤから電源電位ＶＤＤとなる。
【００２９】
遅延回路の遅延時間は、キャパシタＣ１およびＣ２により、調整することができる。例えば、図２の例において、時刻ｔ１１からｔ１２までの時間は、電位ＶＳＣＳＣ１がＨｉｇｈであることから、キャパシタＣ１が接続点Ｐ１つまりインバータＩＮＶ１の出力端子と接続されている。ゆえに、キャパシタＣ１のキャパシタンスが大きいと、電位ＶＰ１の減少度は小さく、時刻ｔ１１から時刻ｔ１２までの時間が長くなる。また、キャパシタＣ２のキャパシタンスが大きいと、電位ＶＰ２の増大度は小さく、時刻ｔ１２から時刻ｔ１３までの時間が長くなる。このように、予めキャパシタＣ１およびＣ２のキャパシタンスを調整することにより、時刻ｔ１１からｔ１２までの時間と、時刻ｔ１２からｔ１３までの時間が調整できるため、遅延回路の遅延時間を定めることができる。
【００３０】
次に、遅延処理後の動作について説明する。入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１は、図２に示すように、時刻ｔ１５においてＬｏｗに変化し、時刻ｔ１７において再びＨｉｇｈに戻るとする。この場合、時刻ｔ１５からｔ１７までの間に、遅延回路のＤＬＹ１の状態を初期状態に戻す必要がある。ゆえに、時刻ｔ１５からｔ１７までの間に、リセット信号ＳＲＳＴの電位ＶＳＲＳＴがＨｉｇｈになるようにする。
【００３１】
時刻ｔ１６において、リセット信号ＳＲＳＴの電位ＶＳＲＳＴがＨｉｇｈになったとする。これにより、電位ＶＳＣＳＣ１と、電位ＶＳＣＳＣ２との値が入れ替わる。そして、スイッチＳＷ１およびＳＷ２がオフとなり、スイッチＳＷ３およびＳＷ４がオンとなる。ゆえに、キャパシタＣ１は接続点Ｐ２に、キャパシタＣ２は接続点Ｐ１に接続される。
【００３２】
接続点Ｐ１の電位ＶＰ１は、接続先の切替前はＬｏｗであったが、Ｈｉｇｈの電位を有するキャパシタＣ２に接続されたことにより、時刻ｔ１６において、Ｈｉｇｈとなる。接続点Ｐ２の電位ＶＰ２は、接続先の切替前はＨｉｇｈであったが、Ｌｏｗの電位を有するキャパシタＣ１に接続されたことにより、時刻ｔ１６において、Ｌｏｗとなる。つまり、電位ＶＰ１および電位ＶＰ２は、それぞれ初期状態に戻ることとなる。これにより、遅延回路ＤＬＹ１を初期状態に戻すことができる。
【００３３】
なお、図２の例では、初期状態の接続点Ｐ１の電位ＶＰ１をＬｏｗとしたが、初期状態の接続点Ｐ１の電位ＶＰ１をＨｉｇｈとしてもよい。ゆえに、接続点Ｐ１の電位ＶＰ１が所定の値から変化してから再び前記所定の値に戻るまでの間に、接続制御信号ＳＣＳＣ１の電位が変化すれば、遅延回路ＤＬＹ１が遅延処理後に初期状態に戻ることになる。
【００３４】
なお、本実施形態では、入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１がＬｏｗになる時刻ｔ１５から、リセット信号ＳＲＳＴの電位ＶＳＲＳＴがＨｉｇｈになる時刻ｔ１６までの時間が短いと想定する。ゆえに、本実施形態では、遅延回路ＤＬＹ１内部の電位変動はほとんど生じないとして、電位変動は無視する。
【００３５】
また、本実施形態では、キャパシタＣ１およびＣ２の容量は、インバータＩＮＶ１およびＩＮＶ２の出力容量よりも十分に大きいように設計することにより、接続を入れ替えた時に生じる電荷移動による電位変動を無視できるようにする。
【００３６】
以上のように、第１の実施形態では、遅延回路ＤＬＹ１の遅延処理後に、電位が異なるキャパシタＣ１およびＣ２の接続先を切り替えることにより、充放電させることなく、遅延回路ＤＬＹ１の内部の電位の変化を初期状態に戻すことができる。これにより、充放電を行う場合と比べて、消費電力を削減することができる。また、キャパシタＣ１およびＣ２の容量に基づき、遅延時間を調整することができる。
【００３７】
（第２の実施形態）
図３は、第２の実施形態に係る遅延回路の概略構成の一例を示すブロック図である。第２の実施形態に係る遅延回路（ＤＬＹ２）は、第１の実施形態に係る遅延回路ＤＬＹ１に対し、２つの電流源（ＣＳ１およびＣＳ２）をさらに備える。なお、図３の例では、２つの電流源ＣＳ１およびＣＳ２が備えられているが、いずれか１つでもよい。これまでの実施形態と同様の部分は、説明を省略する。以降の実施形態の説明においても、これまでの実施形態と同様の部分は、説明を省略する。
【００３８】
電流源ＣＳ１は、インバータＩＮＶ１とグラウンド電位ＶＧＮＤとの間に接続される。また、電流源ＣＳ２は、インバータＩＮＶ２と電源電位ＶＤＤとの間に接続される。
【００３９】
電流源ＣＳ１およびＣＳ２は、流れる電流を増減することができる。ゆえに、遅延回路ＤＬＹ２は、キャパシタＣ１へ充電される電流量と、キャパシタＣ２から放電される電流量を調整することができる。これにより、キャパシタＣ１およびＣ２の過渡状態の時間を増減することができる。すなわち、遅延回路の遅延時間を調整できる。
【００４０】
また、電流源ＣＳ１およびＣＳ２は、インバータが反転する際に流れる貫通電流を削減することができる。これにより、遅延回路ＤＬＹ２の消費電力を削減することができる。
【００４１】
以上のように、第２の実施形態では、電流源ＣＳ１またはＣＳ２により、遅延回路ＤＬＹ２の遅延時間を調整することができる。ゆえに、遅延回路ＤＬＹ２の設計の自由度を上げることができる。また、貫通電流を削減することにより、遅延回路ＤＬＹ２の消費電力を削減することができる。
【００４２】
（第３の実施形態）
これまでの実施形態では、入力信号ＩＳＤＬＹ１の電位がＬｏｗになってから、リセット信号ＳＲＳＴの電位がＨｉｇｈになるまでの時間が短いと想定し、遅延回路ＤＬＹ１内部の電位変動を無視した。また、キャパシタＣ１およびＣ２の容量が、インバータＩＮＶ１およびＩＮＶ２の出力容量よりも十分に大きく、電荷移動による電位変動を無視できるとした。第３の実施形態では、これらの電位変動が無視できない場合を想定する。
【００４３】
図４は、第３の実施形態に係る遅延回路の概略構成の一例を示すブロック図である。第３の実施形態に係る遅延回路（ＤＬＹ３）は、これまでの実施形態に係る遅延回路に対し、２つのスイッチ（ＳＷ５およびＳＷ６）をさらに備える。なお、図４の例では、第１の実施形態を基に描かれているが、他の実施形態でもよい。以降の実施形態の説明においても、特に記載がなければ、第１の実施形態を基に描かれていても、他の実施形態を基にしてもよい。また、図４では、２つのスイッチＳＷ５およびＳＷ６が備えられているが、いずれか１つでもよい。
【００４４】
スイッチＳＷ５は、インバータＩＮＶ１の出力端子と、電源電位ＶＤＤとの間に存在する。スイッチＳＷ６は、インバータＩＮＶ２の出力端子と、グラウンド電位ＶＧＮＤとの間に存在する。
【００４５】
スイッチＳＷ５およびＳＷ６には、リセット信号ＳＲＳＴが入力される。リセット信号ＳＲＳＴは、スイッチＳＷ５およびＳＷ６を短絡または開放させるための信号として用いられる。つまり、スイッチＳＷ５は、リセット信号ＳＲＳＴに基づき、インバータＩＮＶ１の出力端子と、電源電位ＶＤＤとの接続状態を切り替える。また、スイッチＳＷ６は、リセット信号ＳＲＳＴに基づき、インバータＩＮＶ２の出力端子と、グラウンド電位ＶＧＮＤとの接続状態を切り替える。
【００４６】
図５は、第３の実施形態に係る遅延回路内部の電位の波形を示す図である。入力信号ＩＳＤＬＹ３の電位ＶＩＳＤＬＹ３がＬｏｗになる時刻ｔ３５から、リセット信号ＳＲＳＴの電位ＶＳＳＲＳＴがＨｉｇｈになる時刻ｔ３６までの間、インバータＩＮＶ１の出力信号の電位がＨｉｇｈであるため、接続点Ｐ１の電位ＶＰ１と、接続点Ｐ１に接続されたキャパシタＣ１の電位ＶＣ１は少しずつ増加する。なお、電位ＶＰ１が増加しても、電位ＶＰ１がインバータＩＮＶ２の反転閾値を下回っている間は、インバータＩＮＶ２の出力信号の電位はＨｉｇｈであるため、接続点Ｐ２の電位ＶＰ２および接続点Ｐ２に接続されたキャパシタＣ２の電位ＶＣ２は変動しない。
【００４７】
時刻ｔ３６において、リセット信号ＳＲＳＴの電位ＳＳＲＳＴがＨｉｇｈになると、第１の実施形態と同様に、接続制御信号ＳＣＳＣ１の電位ＶＳＣＳＣ１と、接続制御信号ＳＣＳＣ２の電位ＶＳＣＳＣ２とが入れ替わり、キャパシタＣ１およびＣ２の接続先が入れ替わる。これにより、電位が高いキャパシタＣ２に接続された接続点Ｐ１の電位ＶＰ１は瞬時に増加する。また、電位が低いキャパシタＣ１に接続された接続点Ｐ２の電位ＶＰ２は瞬時に減少する。しかし、スイッチＳＷ５がないと、電荷移動による電位変動のため、電位ＶＰ１の値は電源電位ＶＤＤまで増加しない。また、スイッチＳＷ６がないと、時刻ｔ３６までに電位Ｖｃ１が増加したため、電位ＶＰ２の値はグラウンド電位ＶＧＮＤまで減少しない。ゆえに、この状態は、初期状態と異なる。
【００４８】
一方、本実施形態では、時刻ｔ３６において、リセット信号ＳＲＳＴと同期して、スイッチＳＷ５がオンとなる。これにより、電源電位ＶＤＤがインバータＩＮＶ１の出力端子に接続されるため、電位ＶＰ１は電源電位ＶＤＤまで増加する。また、時刻ｔ３６において、リセット信号ＳＲＳＴと同期して、スイッチＳＷ６がオンとなる。これにより、グラウンド電位ＶＧＮＤがインバータＩＮＶ２の出力端子に接続されるため、電位ＶＰ２はグラウンド電位ＶＧＮＤまで減少する。ゆえに、本実施形態では、初期状態に戻ることとなる。
【００４９】
以上のように、本実施形態によれば、接続切替回路ＣＳＣがキャパシタＣ１およびＣ２の接続先を入れ替えるのと同じタイミングで、スイッチＳＷ５またはスイッチＳＷ６が切り替わる。これにより、電位変動を無視できない場合においても、遅延回路ＤＬＹ３を初期状態に戻すことができる。
【００５０】
（第４の実施形態）
これまでの実施形態では、リセット信号ＳＲＳＴは外部から入力されるものであるため、外部と調整を取る必要がある。第４の実施形態では、リセット信号ＳＲＳＴが内部で生成される。
【００５１】
図６は、第４の実施形態に係る遅延回路の概略構成の一例を示すブロック図である。本実施形態に係る遅延回路（ＤＬＹ４）は、これまでの実施形態に係る遅延回路に対し、第１の信号制御回路（ＳＣＣ１）をさらに備える。信号制御回路ＳＣＣ１は、２つのインバータ（ＩＮＶ１６および１７）と、１つのＡＮＤ回路（Ａ１）とを備える。
【００５２】
信号制御回路ＳＣＣ１は、遅延回路ＤＬＹ４への入力信号ＩＳＤＬＹ４を受け取る。信号制御回路ＳＣＣ１は、遅延回路ＤＬＹ４への入力信号ＩＳＤＬＹ４に基づき、入力信号ＩＳＤＬＹ１と、リセット信号ＳＲＳＴとを遅延回路ＤＬＹ１へ出力する。
【００５３】
信号制御回路ＳＣＣ１の内部について説明する。インバータＩＮＶ６およびＩＮＶ７は直列に接続される。インバータＩＮＶ６およびＩＮＶ７との接続点をＰ３と記載する。インバータＩＮＶ７の出力端子は、インバータＩＮＶ１の入力端子に接続される。ゆえに、インバータＩＮＶ１には、インバータＩＮＶ７の出力信号が入力される。
【００５４】
ＡＮＤ回路Ａ１は、２つの入力信号を受け取る。１つは入力信号ＩＳＤＬＹ４であり、もう１つは、入力信号ＩＳＤＬＹ４の反転信号である。図６の例では、ＡＮＤ回路Ａ１の第１の入力端子がインバータＩＮＶ６の入力端子と接続され、ＡＮＤ回路Ａ１の第２の入力端子が接続点Ｐ３と接続されている。ＡＮＤ回路は、２つの入力信号に基づくＡＮＤ演算により、リセット信号ＳＲＳＴを生成し、遅延回路ＤＬＹ１の分周回路ＤＶＣに出力する。このようにして、リセット信号ＳＲＳＴが遅延回路ＤＬＹ４の内部にて生成される。
【００５５】
図７は、第４の実施形態に係る遅延回路内部の電位の波形を示す図である。図７に示すように、時刻ｔ４０１と時刻ｔ４０８において、入力信号ＩＳＤＬＹ４の電位ＶＩＳＤＬＹ４がＬｏｗからＨｉｇｈとなる。インバータＩＮＶ６により、時刻ｔ４０１と時刻ｔ４０８よりも遅れて、時刻ｔ４０２と時刻ｔ４０９に、接続点Ｐ３の電位ＶＰ３は、ＨｉｇｈからＬｏｗとなる。したがって、時刻ｔ４０１から時刻ｔ４０２までの間と、時刻ｔ４０８から時刻ｔ４０９までの間は、ＡＮＤ回路Ａ１のＡＮＤ演算がＨｉｇｈとなるため、リセット信号ＳＲＳＴの電位ＶＳＲＳＴがＨｉｇｈとなる。
【００５６】
一方、入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１は、インバータＩＮＶ６およびＩＮＶ７により、時刻ｔ４０１と時刻ｔ４０８よりも遅れて、時刻ｔ４０３と時刻ｔ４１０にＬｏｗからＨｉｇｈとなる。このように、電位ＶＩＳＤＬＹ１がＬｏｗからＨｉｇｈとなる前に、電位ＶＳＲＳＴがＬｏｗからＨｉｇｈに変化する。ゆえに、電位ＶＩＳＤＬＹ１がＬｏｗからＨｉｇｈとなる前に、初期状態に戻すことができる。
【００５７】
以上のように、第４の実施形態では、遅延回路ＤＬＹ４への入力信号ＩＳＤＬＹ４に基づきリセット信号ＳＲＳＴが出力され、入力信号ＩＳＤＬＹ１の電位がＨｉｇｈからＬｏｗに変化してから、再びＨｉｇｈに変化するまでに、リセット信号ＳＲＳＴの電位が変化する。これにより、調整されたタイミングで外部よりリセット信号ＳＲＳＴを受け取らずとも、遅延回路の状態を初期状態に戻すことができる。
【００５８】
（第５の実施形態）
本実施形態では、これまでの実施形態に係る遅延回路を含むパルス発生回路を示す。図８は、第５の実施形態に係るパルス発生回路の概略構成の一例を示すブロック図である。本実施形態に係るパルス発生回路（ＰＬＳ）は、これまでの実施形態に係る遅延回路と、フリップフロップ回路（ＦＦＣ）とを備える。フリップフロップ回路ＦＦＣは、２つのインバータ（ＩＮＶ８およびＩＮＶ９）と、２つのＡＮＤ回路（Ａ２およびＡ３）と、ＳＲフリップフロップ（ＳＲＦＦ）とを備える。
【００５９】
本実施形態のパルス発生回路ＰＬＳは、入力信号ＩＳＰＬＳを受け取り、パルス信号である出力信号ＯＳＰＬＳを出力する。入力信号ＩＳＰＬＳは、遅延回路ＤＬＹ１に入力される。リセット信号ＳＲＳＴは、第１の実施形態の遅延回路ＤＬＹ１のように外部から取得されてもよいし、第４の実施形態の遅延回路ＤＬＹ４のように内部で生成されてもよい。
【００６０】
フリップフロップ回路ＦＦＣは、遅延回路ＤＬＹ１からの出力信号ＯＳＤＬＹ１と、パルス発生回路ＰＬＳへの入力信号ＩＳＰＬＳとを受け取り、出力信号ＯＳＦＦＣを出力する。出力信号ＯＳＰＬＳと力信号ＯＳＦＦＣは同じ信号を意味する。
【００６１】
フリップフロップ回路ＦＦＣの内部について説明する。インバータＩＮＶ８の入力端子には、入力信号ＩＳＰＬＳが入力される。また、インバータＩＮＶ８の入力端子は、ＡＮＤ回路Ａ２の第１の入力端子と接続されており、入力信号ＩＳＰＬＳがＡＮＤ回路Ａ２にも入力される。インバータＩＮＶ８の出力端子はＡＮＤ回路Ａ２の第２の入力端子と接続される。ゆえに、ＡＮＤ回路Ａ２には、インバータＩＮＶ８の出力信号も入力される。
【００６２】
インバータＩＮＶ９の入力端子には、遅延回路ＤＬＹ１の出力信号ＯＳＤＬＹ１が入力される。また、インバータＩＮＶ９の入力端子は、ＡＮＤ回路Ａ３の第１の入力端子と接続されており、出力信号ＯＳＤＬＹ１がＡＮＤ回路Ａ３にも入力される。インバータＩＮＶ９の出力端子はＡＮＤ回路Ａ３の第２の入力端子と接続される。ゆえに、ＡＮＤ回路Ａ３には、インバータＩＮＶ９の出力信号も入力される。
【００６３】
ＳＲフリップフロップＳＲＦＦには、ＡＮＤ回路Ａ２の出力信号がセット端子（図８のＳ）に、ＡＮＤ回路Ａ３の出力信号がリセット端子（図８のＲ）に入力される。セット端子に入力された信号をＩＳＳＲＦＦ１と、リセット端子に入力された信号をＩＳＳＲＦＦ２と、記載する。ＳＲフリップフロップＳＲＦＦは、信号ＩＳＳＲＦＦ１とＩＳＳＲＦＦ２とに基づき、出力信号ＯＳＦＦＣを出力する。
【００６４】
図９は、第５の実施形態に係るパルス発生回路内部の電位の波形を示す図である。時刻ｔ５０１において、入力信号ＩＳＰＬＳの電位ＶＩＳＰＬＳがＨｉｇｈになるとする。また時刻ｔ５０２において、電位ＶＩＳＰＬＳがＨｉｇｈになったことにより、インバータＩＮＶ８からの出力信号の電位がＬｏｗになるとする。そうすると、ＡＮＤ回路Ａ２から出力される、セット端子への入力信号ＩＳＳＲＦＦ１の電位ＶＩＳＳＲＦＦ１が、時刻ｔ５０１からｔ５０２までの間において、Ｈｉｇｈとなる。また、電位ＶＩＳＳＲＦＦ１がＨｉｇｈとなったため、時刻ｔ５０１において、出力信号ＯＳＦＦＣの電位ＶＯＳＦＦＣもＨｉｇｈに切り替わる。
【００６５】
遅延回路ＤＬＹ１の遅延処理により、電位ＶＩＳＰＬＳがＨｉｇｈになった時刻ｔ５０１に遅れて、時刻ｔ５０４に、出力信号ＯＳＤＬＹ１の電位ＶＯＳＤＬＹ１がＨｉｇｈになるとする。また時刻ｔ５０５において、電位ＶＯＳＤＬＹ１がＨｉｇｈになったことにより、インバータＩＮＶ９からの出力信号がＬｏｗになるとする。そうすると、ＡＮＤ回路Ａ３から出力される、リセット端子への入力信号ＩＳＳＲＦＦ２の電位ＶＩＳＳＲＦＦ２は、時刻ｔ５０４からｔ５０５までの間において、Ｈｉｇｈとなる。これにより、時刻ｔ５０４において、電位ＶＯＳＦＦＣは、ＨｉｇｈからＬｏｗへ切り変わる。
【００６６】
上記のようにして、時刻ｔ５０１からｔ５０４までの間において、パルス波が生成される。時刻ｔ５０１は、遅延回路ＤＬＹ１が受け取る入力信号ＩＳＰＬＳの電位ＶＩＳＰＬＳがＨｉｇｈになった時刻である。時刻ｔ５０４は、遅延回路ＤＬＹ１からの出力信号ＯＳＰＬＳの電位ＶＯＳＰＬＳがＨｉｇｈになった時刻である。したがって、遅延回路ＤＬＹ１の遅延時間により、パルス波のパルス幅を調整することができる。
【００６７】
以上のように、第５の実施形態に係るパルス発生回路は、低消費電力であり、内部の遅延回路の遅延時間に応じたパルス幅のパルス波を出力することができる。
【００６８】
（第６の実施形態）
本施形態では、第５の実施形態に係るパルス発生回路を含む発振回路を示す。図１０は、第６の実施形態に係る発振回路の概略構成の一例を示すブロック図である。第６の実施形態に係る発振回路（ＥＯＳ１）は、第５の実施形態のパルス発生回路ＰＬＳと、第２の信号制御回路（ＳＣＣ２）とを備える。信号制御回路ＳＣＣ２は、新たな遅延回路（ＤＬＹ５）と、インバータ（ＩＮＶ１０）とを備える。遅延回路ＤＬＹ５は、これまでの実施形態に係る遅延回路でもよいし、異なる遅延回路でもよい。
【００６９】
発信回路ＥＯＳ１では、パルス発生回路ＰＬＳに含まれる遅延回路ＤＬＹ１の入力信号ＩＳＤＬＹ１が外部から入力されずに、遅延回路ＤＬＹ１の出力信号ＯＳＤＬＹ１から生成される。また、発信回路ＥＯＳ１は、パルス発生回路ＰＬＳと同様、内部の遅延回路の遅延時間に応じたパルス幅の出力信号ＯＳＥＯＳ１（ＯＳＦＦＣ）を出力する。
【００７０】
なお、図１０の例では、発信回路ＥＯＳ１は遅延回路ＤＬＹ１を含むため、外部からリセット信号ＳＲＳＴを受取るが、発信回路ＥＯＳ１が遅延回路ＤＬＹ４を含む場合は、リセット信号ＳＲＳＴは、発信回路ＥＯＳ１内部で生成される。外部からリセット信号ＳＲＳＴを入力される場合は、リセット信号ＳＲＳＴは、出力信号ＯＳＦＦＣ等と同期して入力されればよい。
【００７１】
信号制御回路ＳＣＣ２は、遅延回路ＤＬＹ１からの出力信号ＯＳＤＬＹ１を受け取る。信号制御回路ＳＣＣ２は、出力信号ＯＳＤＬＹ１に基づき、入力信号ＩＳＤＬＹ１を遅延回路ＤＬＹ１へ出力する。すなわち、信号制御回路ＳＣＣ２は、遅延回路ＤＬＹ１からの出力信号ＯＳＤＬＹ１をループさせる。
【００７２】
信号制御回路ＳＣＣ２の内部について説明する。遅延回路ＤＬＹ５と、インバータＩＮＶ１０と、は直列に接続される。遅延回路ＤＬＹ５の入力端子は、遅延回路ＤＬＹ１の出力端子と接続される。ゆえに、遅延回路ＤＬＹ１からの出力信号ＯＳＤＬＹ１は、遅延回路ＤＬＹ５の遅延時間ほど遅れて、インバータＩＮＶ１０に入力される。
【００７３】
インバータＩＮＶ１０は、遅延回路ＤＬＹ５により遅延させられた出力信号ＯＳＤＬＹ１を反転した信号を出力する。インバータＩＮＶ１０の出力端子は、インバータＩＮＶ１の入力端子に接続される。ゆえに、インバータＩＮＶ１０の出力信号は、遅延回路ＤＬＹ１の入力信号ＩＳＤＬＹ１となる。インバータＩＮＶ１０の出力端子と、インバータＩＮＶ１の入力端子との接続点をＰ４と記載する。
【００７４】
また、インバータＩＮＶ８の入力端子と、ＡＮＤ回路Ａ２の第１の入力端子は、接続点Ｐ４に接続される。ゆえに、第５の実施形態と同様、インバータＩＮＶ１０の出力信号つまり入力信号ＩＳＤＬＹ１が、インバータＩＮＶ８と、ＡＮＤ回路Ａ２に入力される。
【００７５】
図１１は、第６の実施形態に係る発振回路内部の電位の波形を示す図である。時刻ｔ６０１からｔ６０４において、発振回路ＥＯＳ１内部の遅延回路ＤＬＹ１と、フリップフロップ回路ＦＦＣとの動さおよび電位の変化は、第５の実施形態における入力信号ＩＳＰＬＳの電位ＶＩＳＰＬＳが接続点Ｐ４の電位ＶＰ４と代わった以外は、同じである。したがって、遅延回路ＤＬＹ１の遅延時間により、ＳＲフリップフロップの出力信号ＯＳＦＦＣの電位ＶＯＳＦＦＣがＨｉｇｈである期間が定まる。
【００７６】
また、遅延回路ＤＬＹ１の出力信号ＯＳＤＬＹ１は、遅延回路ＤＬＹ５へ入力されて、遅延回路ＤＬＹ５の遅延時間を経過した後に、インバータＩＮＶ１０に入力される。そして、インバータＩＮＶ１０により、接続点Ｐ４の電位ＶＰ４が変化する。図１１の例では、遅延回路ＤＬＹ５の遅延時間により、時刻ｔ６０４においてＨｉｇｈとなった電位ＶＯＳＤＬＹ１の影響が時刻ｔ６０７に生じ、時刻ｔ６０７において電位ＶＰ４がＬｏｗに切り替わる。
【００７７】
電位ＶＰ４がＬｏｗに切り替わることは、遅延回路ＤＬＹ１の入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１がＬｏｗに切り替わったことを意味する。ゆえに、時刻ｔ６０７の後の時刻ｔ６０８にリセット信号ＳＲＳＴが入力されている。リセット信号ＳＲＳＴにより、出力信号電位ＶＯＳＤＬＹ１がＬｏｗに切り替わる。
【００７８】
電位ＶＯＳＤＬＹ１がＬｏｗに切り替わると、遅延回路ＤＬＹ５の遅延時間後に、電位ＶＰ４が再びＨｉｇｈに変化する。図１１では、時刻ｔ６０８から遅れた時刻ｔ６１０に、電位ＶＰ４が再びＨｉｇｈになる。これにより、再び、時刻ｔ６１０にＳＲフリップフロップＳＲＦＦへの入力信号ＩＳＦＦ１の電位ＶＩＳＦＦ１がＨｉｇｈとなり、電位ＶＯＳＦＦＣがＨｉｇｈとなる。
【００７９】
このように、遅延回路ＤＬＹ５により、時刻ｔ６０４から遅れた時刻ｔ６０７と、時刻ｔ６０８から遅れた時刻ｔ６１０に、接続点Ｐ４の電位が切り替わることで、ＳＲフリップフロップＳＲＦＦの出力信号ＯＳＦＦの電位が、時刻ｔ６０４から時刻ｔ６１０まで、Ｌｏｗとなる。ゆえに、遅延回路ＤＬＹ５の遅延時間に基づき、ＳＲフリップフロップの出力信号ＯＳＦＦＣがＬｏｗである期間が定まる。
【００８０】
以上のように、第６の実施形態に係るパルス発生回路は、低消費電力であり、内部の２つの遅延回路の遅延時間に応じたパルス幅のパルス波を出力することができる。
【００８１】
（第７の実施形態）
本実施形態では、リセット信号ＳＲＳＴを内部で生成する発振回路を示す。図１２は、第７の実施形態に係る発振回路の概略構成の一例を示すブロック図である。第７の実施形態に係る発振回路（ＥＯＳ２）は、第６の実施形態の発信回路の第２の信号制御回路が、インバータＩＮＶ１１と、ＡＮＤ回路Ａ４とをさらに備える。
【００８２】
発振回路ＥＯＳ２は、遅延回路ＤＬＹ１の出力信号ＯＳＤＬＹ１から、リセット信号ＳＲＳＴを生成する。ゆえに、第６の実施形態と異なり、発振回路ＥＯＳ２に含まれる２つの遅延回路のうち、遅延回路ＤＬＹ５ではない方の遅延回路は、第１から第３の実施形態の遅延回路いずれでもよいが、入力信号ＩＳＤＬＹ１からリセット信号ＳＲＳＴを生成する第４の実施形態の遅延回路ＤＬＹ４ではないものとする。
【００８３】
インバータＩＮＶ１１の入力端子と、ＡＮＤ回路Ａ４の第１の入力端子とは、遅延回路ＤＬＹ５とインバータＩＮＶ１０との間に接続される。また、インバータＩＮＶ１１の出力端子は、ＡＮＤ回路Ａ４の第１の入力端子と接続される。これにより、インバータＩＮＶ１１の出力信号は、ＡＮＤ４の第２の入力信号となる。ＡＮＤ回路Ａ４の出力信号は、リセット信号ＳＲＳＴとして、分周回路ＤＶＣに入力される。
【００８４】
図１３は、第７の実施形態に係る発振回路内部の電位の波形を示す図である。接続点Ｐ４の電位ＶＰ４は、第６の実施形態と同様、出力信号ＯＳＤＬＹ１の電位ＶＯＳＤＬＹ１と、ＤＬＹ５の遅延時間と、に基づく。図１３の例では、電位ＶＯＳＤＬＹ１は時刻ｔ７０４にＬｏｗからＨｉｇｈになる。遅延回路ＤＬＹ５の出力信号は、時刻ｔ７０４から遅れた時刻ｔ７０７に、インバータＩＮＶ１０に送られる。これにより、インバータＩＮＶ１０の出力先の接続点Ｐ４の電位ＶＰ４は、時刻ｔ７０４から遅れた時刻ｔ７０７に、ＨｉｇｈからＬｏｗになる。
【００８５】
一方、本実施形態のリセット信号ＳＲＳＴも、出力信号ＯＳＤＬＹ１の電位ＶＯＳＤＬＹ１と、ＤＬＹ５の遅延時間と、に基づく。ＬｏｗからＨｉｇｈに切り替わった遅延回路ＤＬＹ５の出力信号は、時刻ｔ７０４から遅れた時刻ｔ７０７に、インバータＩＮＶ１１とＡＮＤ回路Ａ４に送られる。インバータＩＮＶ１１の出力信号の電位は即時にＬｏｗとならないため、時刻ｔ７０７においてＡＮＤ回路Ａ４の出力信号の電位は、Ｈｉｇｈとなる。ＡＮＤ回路Ａ４の出力信号は、リセット信号ＳＲＳＴとして、分周回路ＤＶＣに送られるため、時刻ｔ７０７において、リセット信号ＳＲＳＴの電位ＶＳＲＳＴは、Ｈｉｇｈとなる。このようにして、ＤＬＹ１の入力信号ＩＳＤＬＹ１の立ち下がり時と、リセット信号ＳＲＳＴの立ち上がり時とが同期する。したがって、入力信号ＩＳＤＬＹ１の電位ＶＩＳＤＬＹ１がＬｏｗとなってからＨｉｇｈとなるまでの間に、リセット信号ＳＲＳＴが分周回路ＤＶＣに入力され、電位ＶＩＳＤＬＹ１がＨｉｇｈとなる前に、発振回路を初期状態に戻すことができる。
【００８６】
なお、本実施形態は、フリップフロップ回路ＦＦＣを外してもよい。フリップフロップ回路ＦＦＣを外した場合でも、遅延回路ＤＬＹ１の動作に変更はない。フリップフロップ回路ＦＦＣを外した回路は、第１から第３の実施形態の遅延回路いずれかに対し、第３の信号制御回路（ＳＣＣ３）をさらに備えた遅延回路または発振回路とも言える。逆に、本実施形態は、当該遅延回路と、フリップフロップ回路ＦＦＣを備えた発振回路とも言える。
【００８７】
以上のように、第７の実施形態では、遅延回路ＤＬＹ１からの出力信号ＯＳＤＬＹ１からリセット信号ＳＲＳＴが生成され、遅延回路ＤＬＹ１への入力信号ＩＳＤＬＹ１がＬｏｗから再びＨｉｇｈになる前に、発振回路の状態を初期状態に戻すことができる。
【００８８】
（第８の実施形態）
本実施形態の発振回路は、外部からの信号に基づき、動作の開始または停止を行う。動作の開始または停止を指示する外部からの信号を、稼働制御信号ＳＳＴＰと記載する。
【００８９】
図１４は、第８の実施形態に係る発振回路の概略構成の一例を示すブロック図である。本実施形態に係る発振回路ＥＯＳ３は、第６または７の実施形態の発信回路に対し、ＡＮＤ回路Ａ５をさらに備える。
【００９０】
ＡＮＤ回路Ａ５の第１の入力端子には、稼働制御信号ＳＳＴＰが入力される。ＡＮＤ回路Ａ５の第２の入力端子は、インバータＩＮＶ１０の出力端子と接続される。これにより、ＡＮＤ回路Ａ５の第２の入力端子に、インバータＩＮＶ１０の出力信号が入力される。ＡＮＤ回路Ａ５の出力端子は、接続点Ｐ４と接続される。ゆえに、ＡＮＤ回路Ａ５の出力信号は、遅延回路ＤＬＹ１への入力信号ＩＳＤＬＹ１およびフリップフロップ回路ＦＦＣへの第１の入力信号ＩＳＦＦＣ１として用いられる。
【００９１】
遅延回路ＤＬＹ１への入力信号ＩＳＤＬＹ１の電位は、インバータＩＮＶ１０の出力信号の電位とストップ信号ＳＳＴＰの電位とのＡＮＤ演算により、定められる。ゆえに、ストップ信号ＳＳＴＰの電位がＨｉｇｈのときは、インバータＩＮＶ１０の出力信号と、入力信号ＩＳＤＬＹ１は同期する。したがって、ストップ信号ＳＳＴＰがＨｉｇｈのときは、発振回路ＥＯＳ３は、第６または７の実施形態と同様に、動作する。
【００９２】
一方、ストップ信号ＳＳＴＰの電位がＬｏｗの時は、インバータＩＮＶ１０の出力信号によらずに、入力信号ＩＳＤＬＹ１の電位はＬｏｗとなる。第６または７の実施形態では、入力信号ＩＳＤＬＹ１の電位がＬｏｗとなっても、遅延回路ＤＬＹ１および遅延回路ＤＬＹ５の遅延時間を経過した後に、インバータＩＮＶ１０の反転処理により、入力信号ＩＳＤＬＹ１の電位がＨｉｇｈになる。しかし、ストップ信号ＳＳＴＰの電位がＬｏｗで維持されると、入力信号ＩＳＤＬＹ１の電位もＬｏｗのままとなる。これにより、発振回路ＥＯＳ３は発振しなくなる。したがって、ストップ信号ＳＳＴＰにより、発振回路ＥＯＳ３の稼働および停止を制御することができる。
【００９３】
以上のように、第８の実施形態に係る発振回路は、ストップ信号ＳＳＴＰに基づき、稼働および停止を制御することができる。
【００９４】
（第９の実施形態）
本実施形態では、第８の実施形態に係る発振回路を含むブーストコンバータを示す。図１５は、第９の実施形態に係るブーストコンバータの概略構成の一例を示すブロック図である。本実施形態に係るブーストコンバータ（ＢＳＴ）は、インダクタＬと、ダイオードＤと、比較器ＣＭＰと、第８の実施形態の発信回路ＥＯＳ３と、スイッチＳＷ７とを備える。
【００９５】
ブーストコンバータＢＳＴは、入力信号ＩＳＢＳＴと、参照信号ＳＲＥＦとを外部から受け取る。ブーストコンバータＢＳＴは、入力信号ＩＳＢＳＴを徐々に昇圧させて、入力信号ＩＳＢＳＴの電位よりも電位が高い出力信号ＯＳＢＳＴを出力する。出力信号ＯＳＢＳＴの電位が、参照信号ＳＲＥＦの電位よりも大きくなった場合、昇圧が停止する。この昇圧が、第８の実施形態に係る発振回路ＥＯＳ３からの出力信号に基づき、行われる。なお、ブーストコンバータは、グラウンド電位ＶＧＮＤと接続されている。
【００９６】
インダクタＬの入力端子には、入力信号ＩＳＢＳＴが入力される。インダクタＬの出力端子は、ダイオードＤの入力端子と接続される。
【００９７】
ダイオードＤの入力端子には、インダクタＬの出力信号が入力される。ダイオードＤの出力端子から出力信号ＯＳＢＳＴが出力される。またダイオード１の出力端子は、比較器ＣＭＰの第１の入力端子と接続される。
【００９８】
比較器ＣＭＰは、第１の入力端子から出力信号ＯＳＢＳＴと、第２の入力端子から参照信号ＳＲＥＦと、受け取る。比較器ＣＭＰは、参照信号ＳＲＥＦの電位と、出力信号ＯＳＢＳＴの電位とを比較し、比較信号を出力する。参照信号ＳＲＥＦの電位がより低い場合は、比較信号の電位はＨｉｇｈとする。参照信号ＳＲＥＦの電位がより高い場合は、比較信号はＬｏｗとする。
【００９９】
発振回路ＥＯＳ３は、比較信号をストップ信号ＳＳＴＰとして受け取る。参照信号ＳＲＥＦの電位がより低い場合は、発振回路ＥＯＳ３は発振し、ＨｉｇｈとＬｏｗを定期的に切り替えて出力する。参照信号ＳＲＥＦの電位がより低くなると、発振回路ＥＯＳ３は発振を停止し、Ｌｏｗを出力し続ける。
【０１００】
スイッチＳＷ５は一端がダイオードの入力端子と、他端がグラウンドと接続される。また、発振回路の出力信号は、スイッチＳＷ５の接続制御信号となる。参照信号ＳＲＥＦの電位がより低い場合は、発振回路ＥＯＳ３がＨｉｇｈとＬｏｗを定期的に切り替えて出力するため、スイッチＳＷ５は短絡と開放を繰り返す。これにより、昇圧が行われる。また、参照信号ＳＲＥＦの電位がより低くなると、発振回路ＥＯＳ３は発振を停止し、Ｌｏｗを出力し続けるため、スイッチＳＷ５は開放されたままとなる。これにより、昇圧が停止される。
【０１０１】
このようにして、発振回路ＥＯＳ３により、ブーストコンバータＢＳＴの昇圧が制御される。なお、発振回路ＥＯＳ３の出力信号に基づき、ブーストコンバータＢＳＴの出力信号ＯＳＢＳＴの電位の上昇が停止されれば、ブーストコンバータＢＳＴの構成は特に限られるものではない。
【０１０２】
なお、電源回路の構成要素として、本実施形態のブーストコンバータを用いてもよい。
【０１０３】
以上のように、第９の実施形態に係るブーストコンバータは、第８の実施形態にかかる発振回路を用いることにより、低消費電力のブーストコンバータとすることができる。
【０１０４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０５】
Ａ  ＡＮＤ回路
ＢＳＴ  ブーストコンバータ
Ｃ  キャパシタ
ＣＭＰ  比較器
ＣＳ  電流源
ＣＳＣ  接続切替回路
Ｄ  ダイオード
ＤＬＹ  遅延回路
ＤＶＣ  分周回路
ＥＯＳ  発振回路
ＦＦＣ  フリップフロップ回路
ＩＮＶ  インバータ
ＩＳＢＳＴ  ブーストコンバータからの入力信号
ＩＳＤＬＹ  遅延回路への入力信号
ＩＳＥＯＳ  発振回路への入力信号
ＩＳＦＦＣ  フリップフロップ回路への入力信号
ＩＳＰＬＳ  パルス発生回路への入力信号
ＩＳＳＲＦＦＣ  ＳＲフリップフロップへの入力信号
Ｌ  インダクタ
ＯＳＢＳＴ  ブーストコンバータからの出力信号
ＯＳＤＬＹ  遅延回路からの出力信号
ＯＳＥＯＳ  発振回路からの出力信号
ＯＳＦＦＣ  フリップフロップ回路からの出力信号
ＯＳＰＬＳ  パルス発生回路からの出力信号
ＯＳＳＲＦＦ  ＳＲフリップフロップからの出力信号
Ｐ  接続点
ＰＬＳ  パルス発生回路
ＳＣＳＣ  接続制御信号
ＳＲＥＦ  参照信号
ＳＲＳＴ  リセット信号
ＳＳＴＰ  ストップ信号
ＳＣＣ  信号制御回路
ＳＲＦＦ  ＳＲフリップフロップ
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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