(57)【要約】      （修正有）【課題】オン−ダイターミネーションの静的な制御を通じて消耗電力を減少し、信号品位を向上する。【解決手段】複数のメモリランクを含むマルチ−ランクシステムのオン−ダイターミネーションの制御のために、パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路を初期状態にイネーブルする。前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルする。前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路をディスエーブルする。【選択図】図１
2018200739.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリランクを含むマルチ−ランクシステムのオン−ダイターミネーションの制御方法であって、
パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路を初期状態にイネーブルするステップと、
前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルするステップと、
前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路をディスエーブルするステップと、
を含むことを特徴とする、オン−ダイターミネーションの制御方法。
【請求項２】
前記複数のメモリランクのオン−ダイターミネーション回路は、前記初期状態において全て同一の第１抵抗値を有することを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項３】
前記書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルするステップは、
前記書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路を、前記第１抵抗値を有する前記初期状態にそのまま維持するステップを含むことを特徴とする、請求項２に記載のオン−ダイターミネーションの制御方法。
【請求項４】
前記書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルするステップは、
前記書込み動作を遂行する間中、前記複数のメモリランクのうち、前記書込みターゲットメモリランクのオン−ダイターミネーション回路の抵抗値を前記第１抵抗値から第２抵抗値に変更するステップを含むことを特徴とする、請求項２に記載のオン−ダイターミネーションの制御方法。
【請求項５】
前記書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルするステップは、
前記書込み動作を遂行する間中、前記複数のメモリランクのうち、前記書込みターゲットメモリランクを除外したノン−ターゲットメモリランクのオン−ダイターミネーション回路を、前記第１抵抗値を有する前記初期状態にそのまま維持するステップをさらに含むことを特徴とする、請求項４に記載のオン−ダイターミネーションの制御方法。
【請求項６】
前記読出し動作を遂行する間中、前記複数のメモリランクのうち、前記読出しターゲットメモリランクを除外したノン−ターゲットメモリランクのオン−ダイターミネーション回路をイネーブルするステップをさらに含むことを特徴とする、請求項２に記載のオン−ダイターミネーションの制御方法。
【請求項７】
前記読出し動作を遂行する間中、前記ノン−ターゲットメモリランクのオン−ダイターミネーション回路をイネーブルするステップは、
前記読出し動作を遂行する間中、前記ノン−ターゲットメモリランクのオン−ダイターミネーション回路を、前記第１抵抗値を有する前記初期状態にそのまま維持するステップを含むことを特徴とする、請求項６に記載のオン−ダイターミネーションの制御方法。
【請求項８】
前記複数のメモリランクのオン−ダイターミネーション回路は、前記複数のメモリランクのデータ入出力ピンを終端するための回路であることを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項９】
前記複数のメモリランクのオン−ダイターミネーション回路は、前記データ入出力ピンを通じてのデータ入出力動作がない時間区間にも前記初期状態を維持することを特徴とする、請求項８に記載のオン−ダイターミネーションの制御方法。
【請求項１０】
前記複数のメモリランクのうち、前記書込みターゲットメモリランク又は前記読出しターゲットメモリランクを除外してなるノン−ターゲットメモリランクのオン−ダイターミネーション回路は、メモリコントローラからのメモリアクセスコマンドに関わらず一定の抵抗値を有することを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項１１】
前記ノン−ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値は、前記複数のメモリランクに各々含まれるモードレジスタに格納された値に基づいて決定されることを特徴とする、請求項１０に記載のオン−ダイターミネーションの制御方法。
【請求項１２】
前記書込みターゲットメモリランクのオン−ダイターミネーション回路の抵抗値と、前記複数のメモリランクのうちの前記書込みターゲットメモリランクを除外してなるノン−ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値とは同一に設定されることを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項１３】
前記書込みターゲットメモリランクのオン−ダイターミネーション回路の抵抗値と、前記複数のメモリランクのうちの前記書込みターゲットメモリランクを除外してなるノン−ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値とは互いに異なるように設定されることを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項１４】
前記書込みターゲットメモリランクのオン−ダイターミネーション回路の抵抗値は、前記ノン−ターゲットメモリランクの抵抗値より大きく設定されることを特徴とする、請求項１３に記載のオン−ダイターミネーションの制御方法。
【請求項１５】
前記複数のメモリランクのうち、前記書込みターゲットメモリランク又は前記読出しターゲットメモリランクのみが前記書込み動作又は前記読出し動作を遂行するためにパワーダウンモードからノーマル動作モードに切り換えられ、前記複数のメモリランクのうち、前記書込みターゲットメモリランク又は前記読出しターゲットメモリランクを除外したノン−ターゲットメモリランクは前記パワーダウンモードをそのまま維持することを特徴とする、請求項１に記載のオン−ダイターミネーションの制御方法。
【請求項１６】
メモリ装置のオン−ダイターミネーションの制御方法であって、
パワーオン時、前記メモリ装置のオン−ダイターミネーション回路を、第１抵抗値を有する初期状態にイネーブルするステップと、
前記メモリ装置に対する書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をイネーブルするステップと、
前記メモリ装置に対する読出し動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をディスエーブルするステップと、
を含むことを特徴とする、オン−ダイターミネーションの制御方法。
【請求項１７】
前記書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をイネーブルするステップは、
前記書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路を、前記第１抵抗値を有する前記初期状態にそのまま維持するステップを含むことを特徴とする、請求項１６に記載のオン−ダイターミネーションの制御方法。
【請求項１８】
前記書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をイネーブルするステップは、
前記書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路の抵抗値を前記第１抵抗値から第２抵抗値に変更するステップを含むことを特徴とする、請求項１６に記載のオン−ダイターミネーションの制御方法。
【請求項１９】
複数のメモリランクと、
前記複数のメモリランクを制御するメモリコントローラと、を含み、
パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路は初期状態にイネーブルされ、
前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路はイネーブルされ、
前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路はディスエーブルされることを特徴とする、マルチ−ランクシステム。
【請求項２０】
前記複数のメモリランクのうち、前記書込みターゲットメモリランク又は前記読出しターゲットメモリランクを除外してなるノン−ターゲットメモリランクのオン−ダイターミネーション回路は、前記メモリコントローラからのメモリアクセスコマンドに関わらず一定の抵抗値を有することを特徴とする、請求項１９に記載のマルチ−ランクシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳しくは、オン−ダイターミネーションの制御方法、これを遂行する装置及びシステムに関する。
【背景技術】
【０００２】
オン−ダイターミネーション（ｏｎ−ｄｉｅ＿ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）は、送信装置と受信装置との間のインタフェースにおける信号反射（ｓｉｇｎａｌ＿ｒｅｆｌｅｃｔｉｏｎ）を最小化することによって、信号品位（ｓｉｇｎａｌ＿ｉｎｔｅｇｒｉｔｙ）を向上するために導入された。ＯＤＴ回路は、転送線のインピーダンスとマッチングされたターミネーション抵抗（ｔｅｒｍｉｎａｔｉｏｎ＿ｒｅｓｉｓｔｏｒ）を提供することによって、信号反射を抑制できる。しかし、信号品位の向上のためにＯＤＴを具現する場合、消耗電力が増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
前記の問題点を解決するためになされた本発明の一目的は、消耗電力を減少し、信号品位を向上するできるオン−ダイターミネーションの制御方法を提供することにある。
【０００４】
また本発明の一目的は、消耗電力を減少し、信号品位を向上するできるオン−ダイターミネーションの制御方法を遂行するシステムを提供することにある。
【課題を解決するための手段】
【０００５】
前記の一目的を達成するために、本発明の実施形態に従う複数のメモリランクを含むマルチ−ランクシステムのオン−ダイターミネーションの制御方法は、パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路を初期状態にイネーブルするステップ、前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルするステップ、及び前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路をディスエーブルするステップを含む。
【０００６】
前記の一目的を達成するために、本発明の実施形態に係るメモリ装置のオン−ダイターミネーションの制御方法は、パワーオン時、前記メモリ装置のオン−ダイターミネーション回路を、第１抵抗値を有する初期状態にイネーブルするステップ、前記メモリ装置に対する書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をイネーブルするステップ、及び前記メモリ装置に対する読出し動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をディスエーブルするステップを含む。
【０００７】
前記の一目的を達成するために、本発明の実施形態に係るマルチ−ランクシステムは、複数のメモリランク及び前記複数のメモリランクを制御するメモリコントローラを含む。パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路は初期状態にイネーブルされ、前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路はイネーブルされ、前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路はディスエーブルされる。
【発明の効果】
【０００８】
本発明の実施形態に係るマルチオン−ダイターミネーションの制御方法、これを遂行する装置及びシステムは、ターゲットメモリランク及びノン−ターゲットメモリランクのオン−ダイターミネーション回路のイネーブルされた初期状態を維持し、かつ読出し動作の対象となる読出しターゲットメモリランクのオン−ダイターミネーション回路のみをディスエーブルする静的制御を通じて消耗電力を減少し、信号品位を向上できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係るオン−ダイターミネーションの制御方法を示すフローチャートである。
【図２】本発明の実施形態に係るオン−ダイターミネーションの制御方法を示すタイミング図である。
【図３】本発明の実施形態に係るマルチ−ランクシステムを示すブロック図である。
【図４】図３のマルチ−ランクシステムに含まれるメモリ装置の一実施形態を示すブロック図である。
【図５】図４のメモリ装置に含まれるデータ入出力回路の一実施形態を示すブロック図である。
【図６】図５のデータ入出力回路に含まれるオン−ダイターミネーション回路の一実施形態を示す回路図である。
【図７】本発明の実施形態に係る書込み動作でのオン−ダイターミネーションの制御方法を示す図である。
【図８】本発明の実施形態に係る書込み動作でのオン−ダイターミネーションの制御方法を示す図である。
【図９】本発明の実施形態に係る書込み動作でのオン−ダイターミネーションの制御方法を示す図である。
【図１０】本発明の実施形態に係る読出し動作でのオン−ダイターミネーションの制御方法を示す図である。
【図１１】本発明の実施形態に係る読出し動作でのオン−ダイターミネーションの制御方法を示す図である。
【図１２】本発明の実施形態に係るオン−ダイターミネーションの制御方法に適用される抵抗設定の一実施形態を示す図である。
【図１３】図１２の抵抗設定に相応する書込み動作でのオン−ダイターミネーション回路の等価抵抗を説明するための図である。
【図１４】図１２の抵抗設定に相応する読出し動作でのオン−ダイターミネーション回路の等価抵抗を説明するための図である。
【図１５】センター−タップターミネーション（ＣＴＴ：ｃｅｎｔｅｒ−ｔａｐｐｅｄ＿ｔｅｒｍｉｎａｔｉｏｎ）を説明するための図である。
【図１６】センター−タップターミネーション（ＣＴＴ：ｃｅｎｔｅｒ−ｔａｐｐｅｄ＿ｔｅｒｍｉｎａｔｉｏｎ）を説明するための図である。
【図１７】第１シュード−オープン（擬似オープン）ドレイン（ＰＯＤ：ｐｓｅｕｄｏ−ｏｐｅｎ＿ｄｒａｉｎ）ターミネーションを説明するための図である。
【図１８】第１シュード−オープンドレイン（ＰＯＤ：ｐｓｅｕｄｏ−ｏｐｅｎ＿ｄｒａｉｎ）ターミネーションを説明するための図である。
【図１９】第２シュード−オープンドレインターミネーションを説明するための図である。
【図２０】第２シュード−オープンドレインターミネーションを説明するための図である。
【図２１】本発明の実施形態に係るオン−ダイターミネーションの制御方法に適用される抵抗設定の一実施形態を示す図である。
【図２２】本発明の一実施形態に係るＣＡＳコマンドを示す図である。
【図２３】本発明の実施形態に係るオン−ダイターミネーションのためのモードレジスタを説明するための図である。
【図２４】本発明の実施形態に係るオン−ダイターミネーションのためのモードレジスタを説明するための図である。
【図２５】本発明の一実施形態に係る積層型メモリ装置の構造を示す図である。
【図２６】本発明の実施形態に係るメモリ装置をモバイルシステムに応用した例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を使用し、同一の構成要素に対して重複した説明は省略する。
【００１１】
図１は本発明の実施形態に係るオン−ダイターミネーションの制御方法を示すフローチャートであり、図２は本発明の実施形態に係るオン−ダイターミネーションの制御方法を示すタイミング図である。
【００１２】
図１及び図２には複数のメモリランクを含むマルチ−ランクシステムのオン−ダイターミネーションの制御方法が図示されている。マルチ−ランクシステムに対しては図３を参照して後述する。
【００１３】
図１を参照すると、パワーオン時、前記複数のメモリランクのオン−ダイターミネーション回路を初期状態にイネーブルする（Ｓ１００）。前記複数のメモリランクのうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、前記複数のメモリランクのオン−ダイターミネーション回路をイネーブルする（Ｓ２００）。前記複数のメモリランクのうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路をディスエーブルする（Ｓ３００）。
【００１４】
メモリアクセス動作は書込み動作（ｗｒｉｔｅ＿ｏｐｅｒａｔｉｏｎ）及び読出し動作（ｒｅａｄ＿ｏｐｅｒａｔｉｏｎ）を含み、前記メモリアクセス動作はその他のモードレジスタ書込み動作、モードレジスタ読出し動作、リフレッシュ動作などとは区別される。書込み動作の場合には複数のメモリランクは、書込み動作の対象となる書込みターゲットメモリランク及びそれ以外のノン−ターゲットメモリランクに区分される。読出し動作の場合には複数のメモリランクは、読出し動作の対象となる読出しターゲットメモリランク及びそれ以外のノン−ターゲットメモリランクに区分される。以下、前記書込みターゲットメモリランク又は読出しターゲットメモリランクは何れも単にターゲットメモリランクと称される。
【００１５】
図２を参照すると、マルチ−ランクシステムがパワーオンされる時点Ｔ１で、全てのメモリランクのオン−ダイターミネーション回路を初期状態にイネーブルする。一実施形態で、前記複数のメモリランクのオン−ダイターミネーション回路は前記初期状態で全て同一の第１抵抗値を有する。図２にはオン−ダイターミネーション回路の初期状態へのイネーブル時点がパワーオン時点と一致するものとして図示されているが、パワーオン過程が完了した後、一定の時差をおいてオン−ダイターミネーション回路が初期状態にイネーブルされ得る。
【００１６】
書込み動作が遂行される時間区間（ｔｉｍｅ＿ｉｎｔｅｒｖａｌ）Ｔ２〜Ｔ３及びＴ４〜Ｔ５で、書込みターゲットメモリランク及びノン−ターゲットメモリランクを含む全てのメモリランクのオン−ダイターミネーション回路はイネーブルされた状態を維持する。一実施形態で、書込み動作が遂行される間中、書込みターゲットメモリランク及びノン−ターゲットメモリランクを含む全てのメモリランクのオン−ダイターミネーション回路は、前記第１抵抗値を有する前記初期状態をそのまま維持する。他の実施形態で、書込み動作が遂行される間中、書込みターゲットメモリランクは、前記第１抵抗値から第２抵抗値へ変更され、ノン−ターゲットメモリランクのオン−ダイターミネーション回路は前記第１抵抗値を有する前記初期状態をそのまま維持する。
【００１７】
読出し動作が遂行される時間区間Ｔ６〜Ｔ７で、読出しターゲットメモリランクのオン−ダイターミネーション回路はディスエーブルされ、ノン−ターゲットメモリランクのオン−ダイターミネーションはイネーブルされる。一実施形態で、読出し動作が遂行される間中、ノン−ターゲットメモリランクのオン−ダイターミネーション回路は、前記第１抵抗値を有する前記初期状態をそのまま維持する。
図２には読出しターゲットメモリランクのオン−ダイターミネーション回路がディスエーブルされる時間区間と読出し動作が遂行される時間区間とが一致するものとして図示されているが、読出しターゲットメモリランクのオン−ダイターミネーション回路がディスエーブルされる時間区間は読出し動作が遂行される時間区間に含まれ得る。即ち、少なくともデータ入出力ピンを通じてデータが実際に入出力される間のみ、読出しターゲットメモリランクのオン−ダイターミネーション回路がディスエーブルされれば充分であり得る。
【００１８】
マルチ−ランクシステムがパワー−オフされる時点Ｔ８で、電力供給が中断され、全てのメモリランクのオン−ダイターミネーション回路がディスエーブルされる。
【００１９】
ターゲットメモリランクのオン−ダイターミネーション回路のみをイネーブルし、ノン−ターゲットメモリランクのオン−ダイターミネーション回路をディスエーブルする場合には、ノン−ターゲットメモリランクにインジェクション（注入）された信号の伝搬波動（ｗａｖｅ）が終端されないのでジッター（ｊｉｔｔｅｒ）を発生させ、信号品位が低下することがある。一方、本発明の実施形態に係るオン−ダイターミネーションの制御方法では、書込みターゲットメモリランクの場合を除いては、オン−ダイターミネーションを常にイネーブルすることによって、信号品位を向上できる。ノン−ターゲットメモリランクのオン−ダイターミネーション回路を常にイネーブルしても後述するシュード−オープンドレインターミネーションの場合にはスタンバイ電力消耗が発生しない。
【００２０】
一方、ノン−ターゲットメモリランクのオン−ダイターミネーション回路を書込み動作ではイネーブルし、読出し動作ではディスエーブルする場合には、全てのメモリランクが書込みコマンド及び読出しコマンドを受信してデコーディングするように待機しなければならないので、パワーダウンモードへの進入が困難になり、スタンバイ電力が増加する。一方、本発明の実施形態に係るオン−ダイターミネーションの制御方法では、ノン−ターゲットメモリランクに対する書込み動作及び読出し動作全てに対してオン−ダイターミネーション回路のイネーブル状態を維持するので、パワーダウンモードへの進入が容易であり、従って、スタンバイ電力を減少できる。一実施形態で、複数のメモリランクはメモリコントローラから提供されるランク選択信号の各々に基づいて自身がターゲットメモリランクに該当するか否かが分かる。この場合、スタンバイ状態では全てのメモリランクがパワーダウンモードに進入し、活性化（イネーブル）されたランク選択信号に相応するターゲットメモリランクのみパワーダウンモードからノーマル動作モードにウェークアップできる。残りのノン−ターゲットメモリランクは、オン−ダイターミネーションのイネーブル状態を変更する必要がないので、パワーダウンモードをそのまま維持できる。
【００２１】
このように、本発明の実施形態に係るマルチオン−ダイターミネーションの制御方法、これを遂行する装置、及びシステムは、ターゲットメモリランク及びノン−ターゲットメモリランクのオン−ダイターミネーション回路のイネーブルされた初期状態を維持し、かつ読出し動作の対象となる読出しターゲットメモリランクのオン−ダイターミネーション回路のみをディスエーブルする静的制御を通じて消耗電力を減少し、信号品位を向上できる。
【００２２】
図１及び２を参照して、マルチ−ランクシステムのオン−ダイターミネーションの制御方法を説明したが、本発明の実施形態は単一ランクシステム又は１つのメモリ装置を含むシステムにも適用できる。
【００２３】
単一ランクシステムの場合には１つのメモリランク又は１つのメモリ装置が書込み動作又は読出し動作時、常にターゲットメモリランクに該当する。本発明の実施形態に従って、パワーオン時、前記メモリ装置のオン−ダイターミネーション回路を初期状態にイネーブルすることができる。メモリ装置のオン−ダイターミネーションの制御方法として、前記メモリ装置に対する書込み動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をイネーブルする。前記メモリ装置に対する読出し動作を遂行する間中、前記メモリ装置のオン−ダイターミネーション回路をディスエーブルする。
【００２４】
図３は、本発明の実施形態に係るマルチ−ランクシステムを示すブロック図である。
【００２５】
図３を参照すると、マルチ−ランクシステム１０は、メモリコントローラ２０及びメモリサブシステム３０を含む。メモリサブシステム３０は複数のメモリランク（ＭＲＫ１〜ＭＲＫＭ）を含み、メモリランク（ＭＲＫ１〜ＭＲＫＭ）の各々は少なくとも１つのメモリ装置（ＭＥＭ）を含む。メモリコントローラ２０とメモリサブシステム３０は相互間の通信のためのインタフェースを各々含む。前記インタフェースは、コマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、制御信号（ＣＴＲＬ）などを転送するためのコントロールバス及びデータ（ＤＡＴＡ）を転送するためのデータバスを通じて連結される。
一実施形態で、コマンド（ＣＭＤ）はアドレス（ＡＤＤＲ）を含むと見做される。メモリコントローラ２０は、メモリサブシステム３０を制御するためのコマンド信号（ＣＭＤ）及び制御信号（ＣＴＲＬ）を発生し、メモリコントローラ２０の制御に従ってメモリサブシステム３０にデータ（ＤＡＴＡ）が書込まれるか、又はメモリサブシステム３０からデータ（ＤＡＴＡ）が読出される。
本発明の実施形態に従って、パワーオン時、メモリランク（ＲＮＫ１〜ＲＮＫＭ）のオン−ダイターミネーション回路は初期状態にイネーブルされ、メモリランク（ＭＲＫ１〜ＭＲＫＭ）のうち、書込みターゲットメモリランクに対する書込み動作を遂行する間中、メモリランク（ＭＲＫ１〜ＭＲＫＭ）のオン−ダイターミネーション回路はイネーブルされ、メモリランク（ＭＲＫ１〜ＭＲＫＭ）のうち、読出しターゲットメモリランクに対する読出し動作を遂行する間中、前記読出しターゲットメモリランクのオン−ダイターミネーション回路はディスエーブルされる。
【００２６】
図４は、図３のマルチ−ランクシステムに含まれるメモリ装置の一実施形態を示すブロック図である。
【００２７】
図４を参照すると、メモリ装置４００は、制御ロジック４１０、アドレスレジスタ４２０、バンク制御ロジック４３０、ロウアドレスマルチプレクサ（ＲＡ＿ＭＵＸ）４４０、リフレッシュカウンター４４５、ロウデコーダ４６０、カラムデコーダ４７０、メモリセルアレイ４８０、センスアンプ部４８５、入出力ゲーティング回路４９０、及びデータ入出力回路５００を含む。
【００２８】
メモリセルアレイ４８０は、複数のバンクアレイ４８０ａ〜４８０ｈを含む。ロウデコーダ４６０は複数のバンクアレイ４８０ａ〜４８０ｈに各々連結された複数のバンクロウデコーダ４６０ａ〜４６０ｈを含み、カラムデコーダ４７０は複数のバンクアレイ４８０ａ〜４８０ｈに各々連結された複数のカラムデコーダ４７０ａ〜４７０ｈを含み、センスアンプ部４８５は複数のバンクアレイ４８０ａ〜４８０ｈに各々連結された複数のセンスアンプ４８５ａ〜４８５ｈを含む。
【００２９】
アドレスレジスタ４２０は、メモリコントローラからバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）、ロウアドレス（ＲＯＷ＿ＡＤＤＲ）、及びカラムアドレス（ＣＯＬ＿ＡＤＤＲ）を含むアドレス（ＡＤＤ）を受信する。アドレスレジスタ４２０は、受信されたバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）をバンク制御ロジック４３０に提供し、受信されたロウアドレス（ＲＯＷ＿ＡＤＤＲ）をロウアドレスマルチプレクサ（ＲＡ＿ＭＵＸ）４４０に提供し、受信されたカラムアドレス（ＣＯＬ＿ＡＤＤＲ）をカラムデコーダ４７０に提供する。
【００３０】
バンク制御ロジック４３０は、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に応答してバンク制御信号を生成する。前記バンク制御信号に応答して、複数のバンクロウデコーダ４６０ａ〜４６０ｈのうち、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に相応するバンクロウデコーダが活性化され、複数のバンクカラムデコーダ４７０ａ〜４７０ｈのうち、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に相応するバンクカラムデコーダが活性化される。
【００３１】
ロウアドレスマルチプレクサ４４０は、アドレスレジスタ２２０からロウアドレス（ＲＯＷ＿ＡＤＤＲ）を受信し、リフレッシュカウンター４４５からリフレッシュロウアドレス（ＲＥＦ＿ＡＤＤＲ）を受信する。ロウアドレスマルチプレクサ４４０は、ロウアドレス（ＲＯＷ＿ＡＤＤＲ）又はリフレッシュロウアドレス（ＲＥＦ＿ＡＤＤＲ）をロウアドレス（ＲＡ）として選択的に出力することができる。ロウアドレスマルチプレクサ４４０から出力されたロウアドレス（ＲＡ）はバンクロウデコーダ４６０ａ〜４６０ｈに各々印加される。
【００３２】
バンクロウデコーダ４６０ａ〜４６０ｈのうち、バンク制御ロジック４３０により活性化されたバンクロウデコーダは、ロウアドレスマルチプレクサ４４０から出力されたロウアドレス（ＲＡ）をデコーディングして前記ロウアドレスに相応するワードラインを活性化する。例えば、前記活性化されたバンクロウデコーダはロウアドレスに相応するワードラインにワードライン駆動電圧を印加する。
【００３３】
カラムデコーダ４７０は、カラムアドレスラッチ（図示せず）を含む。カラムアドレスラッチは、アドレスレジスタ４２０からカラムアドレス（ＣＯＬ＿ＡＤＤＲ）を受信し、受信されたカラムアドレス（ＣＯＬ＿ＡＤＤＲ）を一時的に格納する。また、カラムアドレスラッチは、バストモード（ｂｕｒｓｔｍｏｄｅ）で、受信されたカラムアドレス（ＣＯＬ＿ＡＤＤＲ）を徐々に増加する。カラムアドレスラッチは一時的に格納された又は徐々に増加したカラムアドレス（ＣＯＬ＿ＡＤＤＲ）をバンクカラムデコーダ４７０ａ〜４７０ｈに各々印加する。
【００３４】
バンクカラムデコーダ４７０ａ〜４７０ｈのうち、バンク制御ロジック４３０により活性化されたバンクカラムデコーダは、入出力ゲーティング回路４９０を通じてバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）及びカラムアドレス（ＣＯＬ＿ＡＤＤＲ）に相応するセンスアンプを活性化する。
【００３５】
入出力ゲーティング回路４９０は、入出力データをゲーティングする回路と共に、入力データマスクロジック、バンクアレイ４８０ａ〜４８０ｈから出力されたデータを格納するための読出しデータラッチ、及びバンクアレイ４８０ａ〜４８０ｈにデータを書込むための書込みドライバを含む。
【００３６】
バンクアレイ４８０ａ〜４８０ｈのうち、１つのバンクアレイから読出されるデータ（ＤＱ）は前記１つのバンクアレイに相応するセンスアンプにより感知され、前記読出しデータラッチに格納される。前記読出しデータラッチに格納されたデータ（ＤＱ）は、データ入出力回路５００を通じてメモリコントローラ２０に提供される。バンクアレイ４８０ａ〜４８０ｈのうち、１つのバンクアレイに書き込まれるデータ（ＤＱ）は、前記メモリコントローラ２０からデータ入出力回路５００に提供される。データ入出力回路５００に提供されたデータ（ＤＱ）は、前記書込みドライバを通じて前記１つのバンクアレイに書込まれる。
【００３７】
制御ロジック４１０は、メモリ装置４００の動作を制御する。例えば、制御ロジック４１０はメモリ装置４００が書込み動作又は読出し動作を遂行するように制御信号を生成する。制御ロジック４１０は、メモリコントローラから受信されるコマンド（ＣＭＤ）をデコーディングするコマンドデコーダ４１１及びメモリ装置４００の動作条件を設定するためのモードレジスタ（ｍｏｄｅ＿ｒｅｇｉｓｔｅｒ）４１２を含む。
【００３８】
図５は、図４のメモリ装置に含まれるデータ入出力回路５００の一実施形態を示すブロック図である。
【００３９】
図５を参照すると、データ入出力回路５００は、オン−ダイターミネーション（ＯＤＴ）回路３００、データ入出力ピン６００、送信ドライバ（ＤＲ）７１０、及び受信バッファ（ＢＦ）７２０を含む。送信ドライバ７１０は読出しデータに基づいてデータ入出力ピン６００を駆動し、受信バッファ７２０はデータ入出力ピン６００を通じて提供される書込みデータを受信する。
【００４０】
ＯＤＴ回路３００は、終端制御部３１０及び終端抵抗部３５０を含む。
終端抵抗部３５０はデータ入出力ピン６００に連結され、データ入出力ピン６００に連結された転送線に終端抵抗を提供する。本発明の実施形態に係るオン−ダイターミネーションの制御方法は、メモリコントローラ２０とメモリ装置３０との間の双方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）通信を遂行する入出力ピンのオン−ダイターミネーションを制御する場合に適用できる。従って、本発明の実施形態に係るオン−ダイターミネーションの制御方法は、データ入出力ピン６００だけでなくデータストローブ（ｄａｔａ＿ｓｔｒｏｂｅ）ピン、データマスク（ｄａｔａｍａｓｋ）ピン、終端データストローブ（ｔｅｒｍｉｎａｔｉｏｎ＿ｄａｔａ＿ｓｔｒｏｂｅ）ピンのオン−ダイターミネーションにも適用できる。メモリコントローラ２０からメモリ装置３０への単方向通信を遂行するアドレス及びコマンドピンに対するオン−ダイターミネーションは、本発明の範疇から除外される。ここで、“ピン”という用語は、集積回路に対する電気的相互接続を幅広く示すものであって、例えばパッド又は集積回路上の他の電気的接触点を含む。
【００４１】
終端抵抗部３５０は、電源電圧とデータ入出力ピン６００との間に終端抵抗を提供するプル−アップターミネーション動作及び／又は接地電圧と入出力ピン６００との間に終端抵抗を提供するプル−ダウンターミネーション動作を遂行する。プル−アップターミネーション動作及びプル−ダウンターミネーション動作の双方を遂行するセンター−タップターミネーション（ＣＴＴ：ｃｅｎｔｅｒ−ｔａｐｐｅｄ＿ｔｅｒｍｉｎａｔｉｏｎ）は図１５及び図１６を参照して後述し、プル−ダウンターミネーション動作のみを遂行する第１シュード−オープンドレイン（ＰＯＤ：ｐｓｅｕｄｏ−ｏｐｅｎ＿ｄｒａｉｎ）ターミネーションは図１７及び図１８を参照して後述し、プル−アップターミネーション動作のみを遂行する第２シュード−オープンドレインターミネーションは図１９及び図２０を参照して後述する。
【００４２】
一方、図５には終端抵抗部３５０が別途に備えられた実施形態を図示したが、別の実施形態に従っては、送信ドライバ（ＤＲ）７１０内の信号ドライバ（図示せず）自体が終端抵抗の役割を遂行する。例えば、データ書込み動作時、受信バッファ７２０はイネーブルされてデータを受信し、送信ドライバ（ＤＲ）７１０はデータを転送せず、終端抵抗部の役割を遂行する。
【００４３】
終端抵抗部３５０が前記プル−アップターミネーション動作を遂行する場合、データ入出力ピン６００に連結された前記転送線の電圧は電源電圧に維持される。これによって、前記転送線にローレベルを有するデータが転送される時のみに終端抵抗部３５０及び前記転送線に電流が流れる。一方、終端抵抗部３５０が前記プル−ダウンターミネーション動作を遂行する場合、データ入出力ピン６００に連結された前記転送線の電圧は接地電圧に維持される。これによって、前記転送線にハイレベルを有するデータが転送される時のみに終端抵抗部３５０及び前記転送線に電流が流れる。
【００４４】
終端制御部３１０は、ストレングス（ｓｔｒｅｎｇｔｈ）コード（ＳＣＤ）及び出力イネーブル信号（ＯＥＮ）に基づいて終端抵抗部３５０を制御する終端制御信号（ＴＣＳ）を生成することができる。
【００４５】
一実施形態で、ストレングスコード（ＳＣＤ）はデータレート（ｄａｔａ＿ｒａｔｅ）に関連する複数ビットである。ここで、データレートはメモリ装置の動作周波数（ｏｐｅｒａｔｉｎｇ＿ｆｒｅｑｕｅｎｃｙ）、即ちデータ入出力ピン６００を通じて送受信されるデータのトグルレートを意味する。図２３及び図２４を参照して後述するように、複数ビットのストレングスコード（ＳＣＤ）は図４のモードレジスタ４１２に格納された値に基づいて提供される。
【００４６】
出力イネーブル信号（ＯＥＮ）は、データ入出力ピン６００に連結された転送線を通じてデータが出力される読出しモード（ｒｅａｄ＿ｍｏｄｅ）において活性化される。出力イネーブル信号（ＯＥＮ）が活性化された場合、終端制御部３１０は前記終端抵抗を提供しないように終端抵抗部３５０を制御する終端制御信号（ＴＣＳ）を生成する。例えば、終端制御部３１０は活性化された出力イネーブル信号（ＯＥＮ）に応答して所定のロジックレベルを有する終端制御信号（ＴＣＳ）を生成し、終端抵抗部３５０は前記所定のロジックレベルを有する終端制御信号（ＴＣＳ）に応答して終端抵抗部３５０とデータ入出力ピン６００の電気的な連結を切断する。このように、終端抵抗部３５０とデータ入出力ピン６００との電気的な連結が切断された時、オン−ダイターミネーション回路３００又は終端抵抗部３５０が「ディスエーブルされた」と言われる。
【００４７】
書込みモードにおいて出力イネーブル信号（ＯＥＮ）が不活性化（ディスエーブル）された場合、終端制御部３１０は前記終端抵抗を提供するように終端抵抗部３５０を制御する終端制御信号（ＴＣＳ）を生成する。終端制御部３１０はストレングスコード（ＳＣＤ）に応答して前記終端抵抗の抵抗値を可変するように終端制御信号（ＴＣＳ）のロジックレベルを変更する。
【００４８】
図６は、図５のデータ入出力回路に含まれるオン−ダイターミネーション回路の一実施形態を示す回路図である。
【００４９】
図６を参照すると、オン−ダイターミネーション回路３００はプルアップ終端制御部３３０、プルダウン終端制御部３４０、プルアップ終端抵抗部３６０、及びプルダウン終端抵抗部３７０を含むことができる。
【００５０】
プルアップ終端制御部３３０は第１〜第３選択器３３４〜３３６を含み、プルダウン終端制御部３４０は第４〜第６選択器３４４〜３４６を含む。プルアップ終端抵抗部３６０は、第１〜第３のＰＭＯＳトランジスタ３６１〜３６３及び第１〜第３抵抗（Ｒ１、Ｒ２、Ｒ３）を含む。第１〜第３のＰＭＯＳトランジスタ３６１〜３６３は電源電圧（ＶＤＤＱ）に連結され、第１〜第３抵抗（Ｒ１、Ｒ２、Ｒ３）は各々第１〜第３のＰＭＯＳトランジスタ３６１〜３６３の各々とデータ入出力ピン６００との間に連結される。プルダウン終端抵抗部３７０は、第１〜第３のＮＭＯＳトランジスタ３７１〜３７３及び第４〜第６抵抗（Ｒ４、Ｒ５、Ｒ６）を含むる。第１〜第３のＮＭＯＳトランジスタ３７１〜３７３は各々接地電圧（ＶＳＳＱ）に連結され、第４〜第６抵抗（Ｒ４、Ｒ５、Ｒ６）は第１〜第３のＮＭＯＳトランジスタ３７１〜３７３の各々とデータ入出力ピン６００との間に連結される。
【００５１】
第１〜第３選択器３３４〜３３６の各々は選択信号として出力イネーブル信号（ＯＥＮ）を受信し、電源電圧（ＶＤＤＱ）を第１入力信号として受信し、第１〜第３ストレングスコードビット（ＳＣＤ１、ＳＣＤ２、ＳＣＤ３）を第２入力信号として受信することができる。第４〜第６選択器３４４〜３４６の各々は選択信号として出力イネーブル信号（ＯＥＮ）を受信し、接地電圧（ＶＳＳＱ）を第１入力信号として受信し、第４〜第６ストレングスコードビット（ＳＣＤ４、ＳＣＤ５、ＳＣＤ６）を第２入力信号として受信することができる。
【００５２】
読出しモードで出力イネーブル信号（ＯＥＮ）が活性化されれば、第１〜第３選択器３３４〜３３６の各々はハイレベルの第１〜第３終端制御信号（ＴＣＳ１、ＴＣＳ２、ＴＣＳ３）を出力し、第４〜第６選択器３４４〜３４６の各々はローレベルの第４〜第６終端制御信号（ＴＣＳ４、ＴＣＳ５、ＴＣＳ６）を出力する。従って、ハイレベルの第１〜第３終端制御信号（ＴＣＳ１、ＴＣＳ２、ＴＣＳ３）により第１〜第３のＰＭＯＳトランジスタ３６１〜３６３がターン−オフされ、ローレベルの第４〜第６終端制御信号（ＴＣＳ４、ＴＣＳ５、ＴＣＳ６）により第１〜第３のＮＭＯＳトランジスタ３７１〜３７３がターン−オフされる。これによって、データ入出力ピン６００は電源電圧（ＶＤＤＱ）及び接地電圧（ＶＳＳＱ）から電気的に遮断される。結果的に、読出しモードでオン−ダイターミネーション回路３００はディスエーブルされる。
【００５３】
書込みモードで出力イネーブル信号（ＯＥＮ）が不活性化されれば、第１〜第３選択器３３４〜３３６の各々は第１〜第３ストレングスコードビット（ＳＣＤ１、ＳＣＤ２、ＳＣＤ３）を第１〜第３終端制御信号（ＴＣＳ１、ＴＣＳ２、ＴＣＳ３）としてプルアップ終端抵抗部３６０に出力し、第４〜第６選択器３４４〜３４６の各々は第４〜第６ストレングスコードビット（ＳＣＤ４、ＳＣＤ５、ＳＣＤ６）を第４〜第６終端制御信号（ＴＣＳ４、ＴＣＳ５、ＴＣＳ６）としてプルダウン終端抵抗部３７０に出力する。
【００５４】
前述したように、複数ビットのストレングスコード（ＳＣＤ）、即ちストレングスコードビット（ＳＣＤ１〜ＳＣＤ６）はデータレート（ｄａｔａ＿ｒａｔｅ）、即ち動作周波数（ＦＯＰ、データのトグルレート）を反映する。データレートが高い場合には終端抵抗を減少して速い時間にチャンネルを充放電する。また、データレートが低い場合には終端抵抗を増加してチャンネルに沿って流れるＤＣ電流を減少させて電流消耗を減少する。
【００５５】
図６で、第１〜第６抵抗（Ｒ１〜Ｒ６）は各々１つの抵抗として図示されているが、実施形態によっては第１〜第６抵抗（Ｒ１〜Ｒ６）の各々は、並列連結された複数の抵抗及び前記抵抗の連結を制御するためのトランジスタの組み合わせにより具現される。
【００５６】
図６を参照して図１５及び図１６のセンター−タップターミネーション（ＣＴＴ：ｃｅｎｔｅｒ−ｔａｐｐｅｄ＿ｔｅｒｍｉｎａｔｉｏｎ）に該当する構成を説明したが、これからシュード−オープンドレイン（ＰＯＤ：ｐｓｅｕｄｏ−ｏｐｅｎ＿ｄｒａｉｎ）ターミネーション構成が理解できよう。即ち、図６でプルアップ終端制御部３３０及びプルアップ終端抵抗部３６０を省略した構成は、図１７及び図１８の第１のＰＯＤターミネーションに対応し、図６でプルダウン終端制御部３４０及びプルダウン終端抵抗部３７０を省略した構成は図１９及び図２０の第２のＰＯＤターミネーションに対応する。
【００５７】
図７、図８、及び図９は、本発明の実施形態に係る書込み動作におけるオン−ダイターミネーションの制御方法を示す図である。
【００５８】
図７に図示したように、メモリコントローラ（ＭＣ）はデータ入出力ピン（ＰＡＤＣ、ＰＡＤ１〜ＰＡＤＭ）と転送ラインＴＬを通じて複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）に並列連結される。転送ラインＴＬは共通ノード（ＮＣ）において複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）のデータ入出力ピン（ＰＡＤ１〜ＰＡＤＭ）に分岐する。
【００５９】
図７には第１メモリランク（ＲＮＫ１）が書込みターゲットメモリランクに該当し、第２〜第Ｍメモリランク（ＲＮＫ２〜ＲＮＫＭ）がノン−ターゲットメモリランクに該当する例が図示されており、イネーブルされる構成要素が斜線で表示（ハッチ）されている。
【００６０】
書込み動作では、データ送信装置に相当するメモリコントローラ（ＭＣ）の送信ドライバ（ＤＲ０）がイネーブルされ、受信バッファ（ＢＦ０）がディスエーブルされる。また、データ受信装置に相当するターゲットメモリランク（ＲＮＫ１）の受信バッファ（ＢＦ１）がイネーブルされ、ターゲットメモリランク（ＲＮＫ１）の送信ドライバ（ＤＲ１）、ノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）の受信バッファ（ＢＦ２〜ＢＦＭ）、及び送信ドライバ（ＤＲ２〜ＤＲＭ）はディスエーブルされる。
【００６１】
本発明の実施形態に従って書込み動作を遂行する間中、書込みターゲットメモリランク（ＲＮＫ１）のオン−ダイターミネーション回路（ＴＥＲ１）及びノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）のオン−ダイターミネーション回路（ＴＥＲ２〜ＴＥＲＭ）が全てイネーブルされる。一方、メモリコントローラ（ＭＣ）のオン−ダイターミネーション回路（ＴＥＲ０）はディスエーブルされる。メモリコントローラ（ＭＣ）の送信ドライバ（ＤＲ０）から全てのオン−ダイターミネーション回路（ＴＥＲ１〜ＴＥＲＭ）まで電流経路（ｃｕｒｒｅｎｔ＿ｐａｔｈ）が形成され、結果的に、信号反射を抑制して信号品位を向上できる。
【００６２】
図８及び図９を参照すると、時点（Ｔａ０〜Ｔｆ１）は動作クロック信号対（ＣＫ＿Ｔ、ＣＫ＿Ｃ）のエッジに対応する。第１ランク選択信号（ＣＳ＿ＲＮＫ１）及び第１コマンド信号（ＣＭＤ＿ＲＮＫ１）は第１メモリランク（ＲＮＫ１）に専属し（ｄｅｄｉｃａｔｅｄ）、第２ランク選択信号（ＣＳ＿ＲＮＫ２）及び第２コマンド信号（ＣＭＤ＿ＲＮＫ２）は第２メモリランク（ＲＮＫ２）に専属する。データストローブ信号対（ＷＣＫ＿Ｔ、ＷＣＫ＿Ｃ）とデータ信号（ＤＱ［１５：０］）はメモリコントローラ（ＭＣ）からターゲットメモリランク（ＲＮＫ１）に提供される。
ＯＤＴ＿ＲＮＫ１は第１メモリランク（ＲＮＫ１）のオン−ダイターミネーション状態を示し、ＯＤＴ＿ＲＮＫ２は第２メモリランク（ＲＮＫ２）のオン−ダイターミネーション状態を示す。ＤＥＳは非選択（ｄｅｓｅｌｅｃｔ）を示す。ＴＲＡＮＳＩＴＩＯＮはオン−ダイターミネーション状態の変更時、過渡期区間を示す。
【００６３】
図８及び図９は、第１メモリランク（ＲＮＫ１）がターゲットメモリランクに該当し、第２メモリランク（ＲＮＫ２）がノン−ターゲットメモリランクに該当する場合の書込み動作を示す。従って、第１ランク選択信号（ＣＳ＿ＲＮＫ１）が活性化される間中、第１コマンド信号（ＣＭＤ＿ＲＮＫ１）を通じてＣＡＳコマンド（ＣＡＳ）及び書込みコマンド（ＷＲ）が転送され、第２ランク選択信号（ＣＳ＿ＲＮＫ２）及び第２コマンド信号（ＣＭＤ＿ＲＮＫ２）は不活性化された状態を維持する。
【００６４】
本発明の実施形態に従って、書込み動作を遂行する間中、ターゲットメモリランク（ＲＮＫ１）及びノン−ターゲットメモリランク（ＲＮＫ２）のオン−ダイターミネーション回路はイネーブルされる。
一実施形態において、図８に図示したように、書込み動作のためのデータ信号（ＤＱ［１５：０］）がトグリングする間中、ノン−ターゲット（ＮＴ）メモリランク（ＲＮＫ２）及びターゲット（ＴＧ）メモリランク（ＲＮＫ１）のオン−ダイターミネーション回路は、全て前述した初期状態、即ち、ノン−ターゲットＯＤＴ状態（ＮＴ−ＯＤＴ）をそのまま維持する。
他の実施形態において、図９に図示したように、書込み動作のためのデータ信号（ＤＱ［１５：０］）がトグリングする間中、ノン−ターゲットメモリランク（ＲＮＫ２）のオン−ダイターミネーション回路は、前述した初期状態（ＮＴ−ＯＤＴ）をそのまま維持し、ターゲットメモリランク（ＲＮＫ１）は初期状態（ＮＴ−ＯＤＴ）と相異する抵抗値を有する他の状態、即ち、ターゲットＯＤＴ（ＴＧ−ＯＤＴ）に変更される。
【００６５】
図１０及び図１１は、本発明の実施形態に係る読出し動作でのオン−ダイターミネーションの制御方法を示す図である。
【００６６】
図１０に図示したように、メモリコントローラ（ＭＣ）はデータ入出力ピン（ＰＡＤＣ、ＰＡＤ１〜ＰＡＤＭ）と転送ライン（ＴＬ）を通じて複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）に並列連結できる。転送ライン（ＴＬ）は、共通ノード（ＮＣ）で複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）のデータ入出力ピン（ＰＡＤ１〜ＰＡＤＭ）に分岐する。
【００６７】
図１０には第１メモリランク（ＲＮＫ１）が読出しターゲットメモリランクに該当し、第２〜第Ｍメモリランク（ＲＮＫ２〜ＲＮＫＭ）がノン−ターゲットメモリランクに該当する例が図示されており、イネーブルされる構成要素が斜線で表示されている。
【００６８】
読出し動作では、データ受信装置に相応するメモリコントローラ（ＭＣ）の送信ドライバ（ＤＲ０）がディスエーブルされ、受信バッファ（ＢＦ０）がイネーブルされる。また、データ送信装置に相応するターゲットメモリランク（ＲＮＫ１）の送信ドライバ（ＤＲ１）がイネーブルされ、ターゲットメモリランク（ＲＮＫ１）の受信バッファ（ＢＦ１）、ノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）の受信バッファ（ＢＦ２〜ＢＦＭ）、及び送信ドライバ（ＤＲ２〜ＤＲＭ）はディスエーブルされる。
【００６９】
本発明の実施形態に従って読出し動作を遂行する間中、書込みターゲットメモリランク（ＲＮＫ１）のオン−ダイターミネーション回路（ＴＥＲ１）はディスエーブルされ、ノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）のオン−ダイターミネーション回路（ＴＥＲ２〜ＴＥＲＭ）はイネーブルされる。一方、メモリコントローラ（ＭＣ）のオン−ダイターミネーション回路（ＴＥＲ０）はイネーブルされる。ターゲットメモリランク（ＲＮＫ１）の送信ドライバ（ＤＲ１）からメモリコントローラ（ＭＣ）のオン−ダイターミネーション回路（ＴＥＲ０）及びノン−ターゲットメモリランクのオン−ダイターミネーション回路（ＴＥＲ２〜ＴＥＲＭ）まで電流経路（ｃｕｒｒｅｎｔ＿ｐａｔｈ）が形成され、結果的に信号反射を抑制して信号品位を向上できる。
【００７０】
図１１で、時点（Ｔａ０〜Ｔｆ１）は動作クロック信号対（ＣＫ＿Ｔ、ＣＫ＿Ｃ）のエッジに該当する。第１ランク選択信号（ＣＳ＿ＲＮＫ１）及び第１コマンド信号（ＣＭＤ＿ＲＮＫ１）は第１メモリランク（ＲＮＫ１）に専属し（ｄｅｄｉｃａｔｅｄ）、第２ランク選択信号（ＣＳ＿ＲＮＫ２）及び第２コマンド信号（ＣＭＤ＿ＲＮＫ２）は第２メモリランク（ＲＮＫ２）に専属される。データストローブ信号対（ＷＣＫ＿Ｔ、ＷＣＫ＿Ｃ）とデータ信号（ＤＱ［１５：０］）はターゲットメモリランク（ＲＮＫ１２）からメモリコントローラ（ＭＣ）に提供される。ＯＤＴ＿ＲＮＫ１は第１メモリランク（ＲＮＫ１）のオン−ダイターミネーション状態を示し、ＯＤＴ＿ＲＮＫ２は第２メモリランク（ＲＮＫ２）のオン−ダイターミネーション状態を示す。ＤＥＳは非選択（ｄｅｓｅｌｅｃｔ）を示す。ＴＲＡＮＳＩＴＩＯＮは、オン−ダイターミネーション状態の変更時、過渡期区間を示す。
【００７１】
図１１は、第１メモリランク（ＲＮＫ１）がターゲットメモリランクに該当し、第２メモリランク（ＲＮＫ２）がノン−ターゲットメモリランクに該当する場合の読出し動作を示す。従って、第１ランク選択信号（ＣＳ＿ＲＮＫ１）が活性化される間中、第１コマンド信号（ＣＭＤ＿ＲＮＫ１）を通じてＣＡＳコマンド（ＣＡＳ）及び読出しコマンド（ＲＤ）が転送され、第２ランク選択信号（ＣＳ＿ＲＮＫ２）及び第２コマンド信号（ＣＭＤ＿ＲＮＫ２）は不活性化された状態を維持する。
【００７２】
本発明の実施形態に従って、読出し動作を遂行する間中、ターゲットメモリランク（ＲＮＫ１）のオン−ダイターミネーション回路はディスエーブルされ、ノン−ターゲットメモリランク（ＲＮＫ２）のオン−ダイターミネーション回路はイネーブルされる。
一実施形態において、図１１に図示したように、書込み動作のためのデータ信号（ＤＱ［１５：０］）がトグリングする間中、ノン−ターゲットメモリランク（ＲＮＫ２）のオン−ダイターミネーション回路は前述した初期状態（ＮＴ−ＯＤＴ）をそのまま維持し、ターゲットメモリランク（ＲＮＫ１）はディスエーブルされた状態（ＮＴ−ＯＤＴ−ＯＦＦ）に変更される。
【００７３】
図１２は、本発明の実施形態に係るオン−ダイターミネーションの制御方法に適用される抵抗設定の一実施形態を示す図である。
【００７４】
図１２を参照すると、読出し動作でターゲットメモリランク（ＲＮＫ＿ＴＧ）のオン−ダイターミネーション回路はディスエーブルされ、ノン−ターゲットメモリランク（ＲＮＫ＿ＮＴ）及びメモリコントローラ（ＭＣ）のオン−ダイターミネーション回路は第１抵抗値（Ｍ＊Ｒｔｔ）を有する。書込み動作でターゲットメモリランク（ＲＮＫ＿ＴＧ）及びノン−ターゲットメモリランク（ＲＮＫ＿ＮＴ）のオン−ダイターミネーション回路は、第１抵抗値（Ｍ＊Ｒｔｔ）を有する。第１抵抗値（Ｍ＊Ｒｔｔ）は、前述した初期状態の抵抗値に該当する。結果的に、図８を参照して説明したように、書込み動作を遂行する間中、ターゲットメモリランク（ＲＮＫ＿ＴＧ）及びノン−ターゲットメモリランク（ＲＮＫ＿ＮＴ）のオン−ダイターミネーション回路は、第１抵抗値（Ｍ＊Ｒｔｔ）を有する前記初期状態をそのまま維持する。
【００７５】
図１３は、図１２の抵抗設定に相応する、書込み動作におけるターミネーション回路の等価抵抗を説明するための図である。
【００７６】
図１３を参照すると、メモリコントローラ（ＭＣ）からターゲットメモリランク（ＲＮＫ１）にデータが転送される書込み動作が遂行される間中、ターゲットメモリランク（ＲＮＫ１）及びノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）のオン−ダイターミネーション回路が全て第１抵抗値（Ｍ＊Ｒｔｔ）を有することができる。複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）の個数がＭの場合、共通ノード（ＮＣ）と電源電圧（ＶＤＤＱ）との間には第１抵抗値（Ｍ＊Ｒｔｔ）を有するＭ個の抵抗が並列連結され、結果的に共通ノード（ＮＣ）と電源電圧（ＶＤＤＱ）との間の等価抵抗はＲｔｔに相応する。同様に、共通ノード（ＮＣ）と接地電圧（ＶＳＳＱ）との間の等価抵抗はＲｔｔに相応する。このような等価抵抗（Ｒｔｔ）に該当する多様なターミネーション方式については図１５から図２０を参照して後述する。
【００７７】
図１４は、図１２の抵抗設定に相応する読出し動作でのターミネーション回路の等価抵抗を説明するための図である。
【００７８】
図１４を参照すると、ターゲットメモリランク（ＲＮＫ１）からメモリコントローラ（ＭＣ）にデータが転送される読出し動作が遂行される間中、ターゲットメモリランク（ＲＮＫ１）のオン−ダイターミネーション回路はディスエーブルされ、メモリコントローラ（ＭＣ）及びノン−ターゲットメモリランク（ＲＮＫ２〜ＲＮＫＭ）のオン−ダイターミネーション回路は全て第１抵抗値（Ｍ＊Ｒｔｔ）を有する。複数のメモリランク（ＲＮＫ１〜ＲＮＫＭ）の個数がＭの場合、共通ノード（ＮＣ）と電源電圧（ＶＤＤＱ）との間には第１抵抗値（Ｍ＊Ｒｔｔ）を有するＭ個の抵抗が並列連結され、結果的に共通ノード（ＮＣ）と電源電圧（ＶＤＤＱ）との間の等価抵抗はＲｔｔに相応する。同様に、共通ノード（ＮＣ）と接地電圧（ＶＳＳＱ）との間の等価抵抗はＲｔｔに相応する。このような等価抵抗（Ｒｔｔ）に該当する多様なターミネーション方式に対して図１５から図２０を参照して後述する。図１５から図２０の構成はターミネーション方式を説明するためのものであり、送信ドライバターミネーション回路などを図示した構成に限定されない。例えば、トランジスタのＮ−タイプ及びＰ−タイプを変更でき、送信ドライバにパワーゲーティングのためのトランジスタを追加できる。
【００７９】
図１５及び図１６は、センター−タップターミネーション（ＣＴＴ：ｃｅｎｔｅｒ−ｔａｐｐｅｄｔｅｒｍｉｎａｔｉｏｎ）を説明するための図である。
【００８０】
図１５を参照すると、送信装置の送信ドライバ７０は内部回路からの送信信号（ＳＴ）に基づいて入出力パッド（ＰＡＤＨ）を駆動する。送信装置の入出力パッド（ＰＡＤＨ）は、転送ライン（ＴＬ）を通じて受信装置の入出力パッド（ＰＡＤＳ）に連結される。受信装置の入出力パッド（ＰＡＤＳ）にはインピーダンスマッチングのために、ＣＴＴ方式のターミネーション回路（８０）が連結される。受信装置の受信バッファ（ＢＦ）は、入出力パッド（ＰＡＤＳ）を通じて入力される入力信号（ＳＩ）を基準電圧（ＶＲＥＦ）と比較してバッファ信号（ＳＢ）を内部回路に提供する。
【００８１】
送信ドライバ７０は、電源電圧（ＶＤＤＱ）及び入出力パッド（ＰＡＤＨ）の間に連結されたプルアップ部と入出力パッド（ＰＡＤＨ）及び接地電圧（ＶＳＳＱ）の間に連結されたプルダウン部を含む。プルアップ部は、送信信号（ＳＴ）に応答してスイッチングされるＰＭＯＳトランジスタ（ＴＰ１）及びターンオン抵抗（ＲＯＮ）を含む。プルダウン部は、送信信号（ＳＴ）に応答してスイッチングされるＮＭＯＳトランジスタ（ＴＮ１）及びターンオン抵抗（ＲＯＮ）を含む。ターンオン抵抗（ＲＯＮ）は省略可能であり、その場合、ターンオン抵抗（ＲＯＮ）はトランジスタ（ＴＰ１、ＴＮ１）の各々がターンオンされる場合の電圧ノード及び入出力ノード（ＰＡＤＨ）の間の抵抗で以って代表され得る。
【００８２】
ＣＴＴ方式のターミネーション回路８０は、第１電源電圧（ＶＤＤＱ）及び入出力パッド（ＰＡＤＳ）の間に連結された第１サブターミネーション回路と入出力パッド（ＰＡＤＨ）及び第２電源電圧（ＶＳＳＱ）の間に連結された第２サブターミネーション回路を含む。第１サブターミネーション回路は、ロー電圧によりターンオンされるＰＭＯＳトランジスタ（ＴＰ２）及び終端抵抗（Ｒｔｔ）を含む。第２サブターミネーション回路は、ハイ電圧によりターンオンされるＮＭＯＳトランジスタ（ＴＮ２）及び終端抵抗（Ｒｔｔ）を含む。終端抵抗（Ｒｔｔ）は省略可能であり、その場合、終端抵抗（Ｒｔｔ）はトランジスタ（ＴＰ２、ＴＮ２）の各々がターンオンされる場合の電圧ノード及び入出力ノード（ＰＡＤＳ）の間の抵抗で以って代表され得る。
【００８３】
図１５のＣＴＴ方式のターミネーション回路８０を含む場合、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）は図１６に図示した通りである。電源電圧（ＶＳＳＱ）を０と仮定し、転送ライン（ＴＬ）での電圧降下などを無視すれば、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）及び最適の基準電圧（ＶＲＥＦ）は＜数式１＞の通り計算できる。
【００８４】
＜数式１＞
ＶＩＨ＝ＶＤＤＱ＊（ＲＯＮ＋Ｒｔｔ）／（２＊ＲＯＮ＋Ｒｔｔ）
ＶＩＬ＝ＶＤＤＱ＊ＲＯＮ／（２＊ＲＯＮ＋Ｒｔｔ）
ＶＲＥＦ＝（ＶＩＨ＋ＶＩＬ）／２＝ＶＤＤＱ／２
【００８５】
図１７及び図１８は、第１シュード−オープンドレイン（ＰＯＤ：ｐｓｅｕｄｏ−ｏｐｅｎ＿ｄｒａｉｎ）ターミネーションを説明するための図である。
【００８６】
図１７を参照すると、送信装置の送信ドライバ７０は内部回路からの送信信号（ＳＴ）に基づいて入出力パッド（ＰＡＤＨ）を駆動する。送信装置の入出力パッド（ＰＡＤＨ）は転送ライン（ＴＬ）を通じて受信装置の入出力パッド（ＰＡＤＳ）に連結される。受信装置の入出力パッド（ＰＡＤＳ）にはインピーダンスマッチングのために第１のＰＯＤターミネーション方式のターミネーション回路８１が連結される。受信装置の受信バッファ（ＢＦ）は入出力パッド（ＰＡＤＳ）を通じて入力される入力信号（ＳＩ）を基準電圧（ＶＲＥＦ）と比較してバッファ信号（ＳＢ）を内部回路に提供する。
【００８７】
送信ドライバ７０は、電源電圧（ＶＤＤＱ）及び入出力パッド（ＰＡＤＨ）の間に連結されたプルアップ部と入出力パッド（ＰＡＤＨ）及び接地電圧（ＶＳＳＱ）の間に連結されたプルダウン部を含む。プルアップ部は、送信信号（ＳＴ）に応答してスイッチングされるＰＭＯＳトランジスタ（ＴＰ１）及びターンオン抵抗（ＲＯＮ）を含む。プルダウン部は、送信信号（ＳＴ）に応答してスイッチングされるＮＭＯＳトランジスタ（ＴＮ１）及びターンオン抵抗（ＲＯＮ）を含む。ターンオン抵抗（ＲＯＮ）は省略可能であり、その場合、ターンオン抵抗（ＲＯＮ）はトランジスタ（ＴＰ１、ＴＮ１）の各々がターンオンされる場合の電圧ノード及び入出力ノード（ＰＡＤＨ）の間の抵抗で以って代表され得る。
【００８８】
第１のＰＯＤターミネーション方式のターミネーション回路８１は、ハイ電圧によりターンオンされるＮＭＯＳトランジスタ（ＴＮ２）及び終端抵抗（Ｒｔｔ）を含む。終端抵抗（Ｒｔｔ）は省略可能であり、その場合、終端抵抗（Ｒｔｔ）はトランジスタ（ＴＮ２）がターンオンされる場合の電圧ノード及び入出力ノード（ＰＡＤＳ）の間の抵抗で以って代表され得る。
【００８９】
図１７の第１のＰＯＤターミネーション方式のターミネーション回路８１を含む場合、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）は、図１８に図示した通りである。接地電圧（ＶＳＳＱ）を０と仮定し、転送ライン（ＴＬ）での電圧降下などを無視すれば、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）及び最適の基準電圧（ＶＲＥＦ）は＜数式２＞の通り計算できる。
【００９０】
＜数式２＞
ＶＩＨ＝ＶＤＤＱ＊Ｒｔｔ／（ＲＯＮ＋Ｒｔｔ）
ＶＩＬ＝ＶＳＳＱ＝０
ＶＲＥＦ＝（ＶＩＨ＋ＶＩＬ）／２＝ＶＤＤＱ＊Ｒｔｔ／（２＊（ＲＯＮ＋Ｒｔｔ））
【００９１】
図１９及び図２０は、第２ＰＯＤ（シュード（擬似）−オープンドレインターミネーション）を説明するための図である。
【００９２】
図１９を参照すると、送信装置の送信ドライバ７０は内部回路からの送信信号（ＳＴ）に基づいて入出力パッド（ＰＡＤＨ）を駆動する。送信装置の入出力パッド（ＰＡＤＨ）は、転送ライン（ＴＬ）を通じて受信装置の入出力パッド（ＰＡＤＳ）に連結される。受信装置の入出力パッド（ＰＡＤＳ）にはインピーダンスマッチングのために第２のＰＯＤターミネーション方式のターミネーション回路８２が連結される。受信装置の受信バッファ（ＢＦ）は入出力パッド（ＰＡＤＳ）を通じて入力される入力信号（ＳＩ）を基準電圧（ＶＲＥＦ）と比較してバッファ信号（ＳＢ）を内部回路に提供する。
【００９３】
送信ドライバ７０は電源電圧（ＶＤＤＱ）及び入出力パッド（ＰＡＤＨ）の間に連結されたプルアップ部と入出力パッド（ＰＡＤＨ）及び接地電圧（ＶＳＳＱ）の間に連結されたプルダウン部を含む。プルアップ部は、送信信号（ＳＴ）に応答してスイッチングされるＰＭＯＳトランジスタ（ＴＰ１）及びターンオン抵抗（ＲＯＮ）を含む。プルダウン部は、送信信号（ＳＴ）に応答してスイッチングされるＮＭＯＳトランジスタ（ＴＮ１）及びターンオン抵抗（ＲＯＮ）を含む。ターンオン抵抗（ＲＯＮ）は省略可能であり、その場合、ターンオン抵抗（ＲＯＮ）はトランジスタ（ＴＰ１、ＴＮ１）の各々がターンオンなる場合の電圧ノード及び入出力ノード（ＰＡＤＨ）の間の抵抗で以って代表され得る。
【００９４】
第２のＰＯＤターミネーション方式のターミネーション回路８２は、ロー電圧によりターンオンされるＰＭＯＳトランジスタ（ＴＰ２）及び終端抵抗（Ｒｔｔ）を含む。終端抵抗（Ｒｔｔ）は省略可能であり、その場合、終端抵抗（Ｒｔｔ）はトランジスタ（ＴＰ２）がターンオンされる場合の電圧ノード及び入出力ノード（ＰＡＤＳ）の間の抵抗で以って代表され得る。
【００９５】
図１９の第２のＰＯＤターミネーション方式のターミネーション回路８２を含む場合、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）は、図２０に図示した通りである。接地電圧（ＶＳＳＱ）を０と仮定し、転送ライン（ＴＬ）での電圧降下などを無視すれば、入力信号（ＳＩ）のハイ電圧レベル（ＶＩＨ）とロー電圧レベル（ＶＩＬ）及び最適の基準電圧（ＶＲＥＦ）は＜数式３＞の通り計算できる。
【００９６】
＜数式３＞
ＶＩＨ＝ＶＤＤＱ
ＶＩＬ＝ＶＤＤＱ＊ＲＯＮ／（ＲＯＮ＋Ｒｔｔ）
ＶＲＥＦ＝（ＶＩＨ＋ＶＩＬ）／２＝ＶＤＤＱ＊（２ＲＯＮ＋Ｒｔｔ）／（２＊（ＲＯＮ＋Ｒｔｔ））
【００９７】
このように、本発明のオン−ダイターミネーション回路は多様なターミネーション方式を採用できる。一実施形態において、＜数式１＞から＜数式３＞に従う最適の基準電圧（ＶＲＥＦ）を求めるためのトレーニング過程が遂行できる。他の実施形態において、メモリコントローラは連続的にイネーブルされているノン−ターゲットメモリランクのオン−ダイターミネーション抵抗を考慮してメモリコントローラのオン−ダイターミネーション抵抗値を調節するか、又はメモリコントローラの転送ドライバのターンオン抵抗値を調節できる。
【００９８】
図２１は、本発明の実施形態に係るオン−ダイターミネーションの制御方法に適用される抵抗設定の一実施形態を示す図である。
【００９９】
図２１を参照すると、読出し動作の間中、ターゲットメモリランク（ＲＮＫ＿ＴＧ）のオン−ダイターミネーション回路はディスエーブルされ、ノン−ターゲットメモリランク（ＲＮＫ＿ＮＴ）及びメモリコントローラ（ＭＣ）のオン−ダイターミネーション回路は第１抵抗値（Ｍ＊Ｒｔｔ）を有する。書込み動作の間中、ターゲットメモリランク（ＲＮＫ＿ＴＧ）は第１抵抗値（Ｍ＊Ｒｔｔ）と相異する第２抵抗値（Ｍ＊Ｒｔｔ＋Ｒｔｇ）を有し、ノン−ターゲットメモリランク（ＲＮＫ＿ＮＴ）のオン−ダイターミネーション回路は、第１抵抗値（Ｍ＊Ｒｔｔ）を有し、メモリコントローラ（ＭＣ）のオン−ダイターミネーション回路はディスエーブルされる。
第１抵抗値（Ｍ＊Ｒｔｔ）は、前述した初期状態の抵抗値に該当する。例えば、第１抵抗値（Ｍ＊Ｒｔｔ）は約７０Ωであり、第２抵抗値（Ｍ＊Ｒｔｔ＋Ｒｔｇ）は約１５０Ωである。結果的に、図９を参照して説明したように、書込み動作を遂行する間中、ターゲットメモリランク（ＲＮＫ＿ＴＧ）のオン−ダイターミネーション回路の抵抗値は第１抵抗値（Ｍ＊Ｒｔｔ）から第２抵抗値（Ｍ＊Ｒｔｔ＋Ｒｔｇ）に変更できる。
【０１００】
図２２は、本発明の一実施形態に係るＣＡＳコマンドを示す図である。
【０１０１】
図２２にはＬＰＤＤＲ５（低パワーダブルデータレート５）標準で予定されたＣＡＳコマンドが例示的に図示されている。
【０１０２】
図２２を参照すると、ＣＡＳコマンドはコマンドアドレス信号（ＣＡ０〜ＣＡ５）の組合せで表現できる。Ｈは論理ハイレベルを示し、Ｌは論理ローレベルを示し、ＥＤＣ＿ＥＮ、ＷＳ＿ＷＲ、ＷＳ＿ＲＤ、ＷＳ＿ＦＡＳＴ、ＤＣ０〜ＤＣ３、ＮＴ０、ＮＴ１、ＢＬはＣＡＳコマンドを形成するフィールド値を示す。特に、ＮＴ０及びＮＴ１はターミネーションの動的制御のためのフィールド値を示す。
【０１０３】
図２２に図示したように、本発明の実施形態に係るオン−ダイターミネーションの静的制御を適用する場合にＮＴ０及びＮＴ１のフィールドは省略され、将来の他の用途に割り当て（ＲＦＵ、ｒｅｓｅｒｖｅｄ＿ｆｏｒ＿ｆｕｔｕｒｅ＿ｕｓｅ）られる。
【０１０４】
図２３及び図２４は、本発明の実施形態に係るオン−ダイターミネーションのためのモードレジスタを説明するための図である。
【０１０５】
オン−ダイターミネーションを制御するための情報は、図４のモードレジスタ４１２の対応した部分に格納される。例えば、モードレジスタ４１２の前記対応した部分は図２３及び図２４に図示したようなモードレジスタ設定（ＭＲＳＥＴ）を有する。オペランド（ＯＰ０〜ＯＰ７）の一部の値はオン−ダイターミネーション回路の抵抗値に関する情報などを呈示できる。
【０１０６】
図２３には図８を参照して説明したように、ターゲットメモリランク及びノン−ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値を共通に制御するための値（ＯＤＴ）が図示されている。一方、図２４には図９を参照して説明したように、ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値を制御するための第１値（ＴＧ−ＯＤＴ）及びノン−ターゲットメモリランクのオン−ダイターミネーション回路の抵抗値を制御するための第２値（ＮＴ−ＯＤＴ）が図示されている。
モードレジスタ４１２に格納された値（ＯＤＴ、ＴＧ−ＯＤＴ、ＮＴ−ＯＤＴ）は、モードレジスタ書込み動作を通じてメモリコントローラから提供される。このようなモードレジスタ４１２に格納された値（ＯＤＴ、ＴＧ−ＯＤＴ、ＮＴ−ＯＤＴ）に基づいて前述したストレングス（ｓｔｒｅｎｇｔｈ）コード（ＳＣＤ）が提供される。
【０１０７】
図２５は、本発明の一実施形態に係る積層型メモリ装置の構造を示す図である。
【０１０８】
図２５に図示したように、半導体メモリ装置９００は多数の半導体ダイ又は半導体レイヤ（ＬＡ１〜ＬＡｋ、ｋは３以上の自然数）を備える。最も下に位置する半導体レイヤ（ＬＡ１）はマスタレイヤであり、残りの半導体レイヤ（ＬＡ２〜ＬＡｋ）はスレーブレイヤであると想定される。スレーブレイヤは前述したような複数のメモリランクを形成する。
【０１０９】
半導体レイヤ（ＬＡ１〜ＬＡｋ）は貫通ビア（ＴＳＶ）を通じて信号を互いに送受信し、マスターレイヤ（ＬＡ１）はチップ入出力パッド部を通じて外部のメモリコントローラ（図示せず）と通信する。前記チップ入出力パッド部はマスタレイヤ（ＬＡ１）の下面に形成されるか、又はベース基板（図示せず）に形成される。
【０１１０】
第１半導体レイヤ（ＬＡ１）９１０乃至第ｋ半導体レイヤ９２０は、各々メモリセルアレイ領域９２１を駆動するための各種の周辺回路９２２を備える。例えば、周辺回路９２２は各メモリセルアレイ領域９２１のワードラインを駆動するためのロードライバ（Ｘ−Ｄｒｉｖｅｒ）と、各メモリ領域のビットラインを駆動するためのカラムドライバ（Ｙ−Ｄｒｉｖｅｒ）と、データの入出力を制御するためのデータ入出力部、外部からコマンド（ＣＭＤ）の入力を受けてバッファリングするコマンドバッファと、外部からアドレスの入力を受けてバッファリングするアドレスバッファなどを備える。
【０１１１】
第１半導体レイヤ９１０は、制御ロジックをさらに含む。制御ロジックはメモリコントローラ（図示せず）から提供されるコマンド及びアドレス信号に基づいてメモリ領域９２１に対するアクセスを制御し、メモリ領域９２１をアクセスするための制御信号を生成する。
【０１１２】
図２６は、本発明の実施形態に係るメモリ装置をモバイルシステムに応用した例を示すブロック図である。
【０１１３】
図２６を参照すると、モバイルシステム１２００は、アプリケーションプロセッサ１２１０、通信（Ｃｏｎｎｅｃｔｉｖｉｔｙ）部１２２０、メモリ装置１２３０、不揮発性メモリ装置１２４０、ユーザインタフェース１２５０、及びパワーサプライ１２６０を含む。
【０１１４】
アプリケーションプロセッサ１２１０は、インターネットブラウザ、ゲーム、動映像などを提供するアプリケーションを実行する。通信部１２２０は、外部装置との無線通信又は有線通信を遂行する。メモリ装置１２３０は、アプリケーションプロセッサ１２１０により処理されるデータを格納するか、又は動作メモリ（Ｗｏｒｋｉｎｇ＿Ｍｅｍｏｒｙ）として作動する。
例えば、メモリ装置１２３０はＤＤＲ＿ＳＤＲＡＭ、ＬＰＤＤＲ＿ＳＤＲＡＭ、ＧＤＤＲ＿ＳＤＲＡＭ、ＲＤＲＡＭなどの動的ランダムアクセスメモリである。
不揮発性メモリ装置１２４０は、モバイルシステム１２００をブーティングするためのブートイメージを格納する。ユーザインタフェース１２５０は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／又はスピーカー、ディスプレイ装置のような１つ以上の出力装置を含む。パワーサプライ１２６０は、モバイルシステム１２００の動作電圧を供給する。また、実施形態によって、モバイルシステム１２００はカメライメージプロセッサ（Ｃａｍｅｒａ＿Ｉｍａｇｅ＿Ｐｒｏｃｅｓｓｏｒ；ＣＩＳ）をさらに含み、メモリカード（Ｍｅｍｏｒｙ＿Ｃａｒｄ）、ソリッドステートドライブ（Ｓｏｌｉｄ＿Ｓｔａｔｅ＿Ｄｒｉｖｅ；ＳＳＤ）、ハードディスクドライブ（Ｈａｒｄ＿Ｄｉｓｋ＿Ｄｒｉｖｅ；ＨＤＤ）、ＣＤ−ＲＯＭなどの格納装置をさらに含む。
【０１１５】
メモリ装置１２３０及び／又は不揮発性メモリ装置１２４０は、図１から図２４を参照して前述したような本発明の実施形態に係るオン−ダイターミネーションの制御方法を遂行するための構成を有することができる。
【０１１６】
以上、説明したように、本発明の実施形態に係るマルチ−ランクシステムのオン−ダイターミネーションの制御方法、これを遂行する装置及びシステムは、ターゲットメモリランク及びノン−ターゲットメモリランクのオン−ダイターミネーション回路のイネーブルされた初期状態を維持し、かつ読出し動作の対象となる読出しターゲットメモリランクのオン−ダイターミネーション回路のみをディスエーブルする静的制御を通じて消耗電力を減少し、信号品位を向上することができる。
【産業上の利用可能性】
【０１１７】
本発明の実施形態は、メモリ装置及びこれを含むシステムに有効に適用できる。
特に、本発明の実施形態は、メモリカード、ソリッドステートドライブ（Ｓｏｌｉｄ＿Ｓｔａｔｅ＿Ｄｒｉｖｅ；ＳＳＤ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートブック（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（ｓｍａｒｔｐｈｏｎｅ）、ＭＰ３プレーヤ、ＰＤＡ（Ｐｅｒｓｏｎａｌ＿Ｄｉｇｉｔａｌ＿Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ＿Ｍｕｌｔｉｍｅｄｉａ＿Ｐｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅｇａｍｅｃｏｎｓｏｌｅ）などの電子機器にさらに有効に適用できる。
【０１１８】
以上、本発明を好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更できると理解されよう。
【０１１９】
１０      マルチ−ランクシステム
２０      メモリコントローラ
３０      メモリサブシステム
７０      送信ドライバ
８０      ＣＴＴ方式のターミネーション回路
８１      第１のＰＯＤターミネーション方式のターミネーション回路
８２      第２のＰＯＤターミネーション方式のターミネーション回路
３００      オン−ダイターミネーション（ＯＤＴ）回路
３１０      終端制御部
３３０      プルアップ終端制御部
３３４、３３５、３３６      第１、第２、第３選択器
３４０      プルダウン終端制御部
３４４、３４５、３４６      第４、第５、第６選択器
３５０      終端抵抗部
３６０      プルアップ終端抵抗部
３６１、３６２、３６３      第１、第２、第３ＰＭＯＳトランジスタ
３７０      プルダウン終端抵抗部
３７１、３７２、３７３      第１、第２、第３ＮＭＯＳトランジスタ
４００      メモリ装置
４１０      制御ロジック
４１１      コマンドデコーダ
４１２      モードレジスタ
４２０      アドレスレジスタ
４３０      バンク制御ロジック
４４０      ロウアドレスマルチプレクサ（ＲＡ＿ＭＵＸ）
４４５      リフレッシュカウンター
４６０      ロウデコーダ
４６０ａ〜４６０ｈ      バンクロウデコーダ
４７０、４７０ａ〜４７０ｈ      カラムデコーダ
４８０      メモリセルアレイ
４８０ａ〜４８０ｈ      バンクアレイ
４８５      センスアンプ部
４８５ａ〜４８５ｈ      センスアンプ
４９０      入出力ゲーティング回路
５００      データ入出力回路
６００      データ入出力ピン
７１０      送信ドライバ（ＤＲ）
７２０      受信バッファ（ＢＦ）
９００      半導体メモリ装置
９１０      第１半導体レイヤ、マスタレイヤ（ＬＡ１）
９２０      第ｋ半導体レイヤ（ＬＡｋ）
９２１      メモリセルアレイ領域
９２２      周辺回路
１２００      モバイルシステム
１２１０      アプリケーションプロセッサ
１２２０      通信（Ｃｏｎｎｅｃｔｉｖｉｔｙ）部
１２３０      メモリ装置
１２４０      不揮発性メモリ装置
１２５０      ユーザインタフェース
１２６０      パワーサプライ
【図１】
2018200739.tif 000003
【図２】
2018200739.tif 000004
【図３】
2018200739.tif 000005
【図４】
2018200739.tif 000006
【図５】
2018200739.tif 000007
【図６】
2018200739.tif 000008
【図７】
2018200739.tif 000009
【図８】
2018200739.tif 000010
【図９】
2018200739.tif 000011
【図１０】
2018200739.tif 000012
【図１１】
2018200739.tif 000013
【図１２】
2018200739.tif 000014
【図１３】
2018200739.tif 000015
【図１４】
2018200739.tif 000016
【図１５】
2018200739.tif 000017
【図１６】
2018200739.tif 000018
【図１７】
2018200739.tif 000019
【図１８】
2018200739.tif 000020
【図１９】
2018200739.tif 000021
【図２０】
2018200739.tif 000022
【図２１】
2018200739.tif 000023
【図２２】
2018200739.tif 000024
【図２３】
2018200739.tif 000025
【図２４】
2018200739.tif 000026
【図２５】
2018200739.tif 000027
【図２６】
2018200739.tif 000028