(57)【要約】【課題】本発明は、電気特性のバラツキを低減できる、優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を提供することを目的とする。【解決手段】不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１の全表面を取り囲み、この全表面を取り囲む領域のうち少なくとも一部に分布するハロゲン（例えばフッ素）を有する絶縁体２０とを備えている。【選択図】図１
2018029136.tif 000002
【特許請求の範囲】
【請求項１】
電荷保持領域と、
前記電荷保持領域の全表面を取り囲み、前記全表面を取り囲む領域のうち少なくとも一部に分布するハロゲンを有する絶縁体と
を備える不揮発性記憶素子。
【請求項２】
前記ハロゲンは、前記全表面を取り囲むように分布する
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記電荷保持領域は、電荷を注入するための電荷注入口を有する
請求項１又は２に記載の不揮発性記憶素子。
【請求項４】
前記ハロゲンは、フッ素である
請求項１から３までのいずれか一項に記載の不揮発性記憶素子。
【請求項５】
前記絶縁体中の前記ハロゲンの含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．０１ａｔｍ％以上である
請求項１から４までのいずれか一項に記載の不揮発性記憶素子。
【請求項６】
前記絶縁体中の前記ハロゲンの含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．０５ａｔｍ％以上である
請求項１から５までのいずれか一項に記載の不揮発性記憶素子。
【請求項７】
前記絶縁体中の前記ハロゲンの含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．１ａｔｍ％以上である
請求項１から６までのいずれか一項に記載の不揮発性記憶素子。
【請求項８】
前記電荷保持領域および前記絶縁体を有するゲート領域と、
前記ゲート領域の下方の両側の一方に形成されたドレイン領域と、
前記両側の他方に形成されたソース領域と
を備える請求項１から７までのいずれか一項に記載の不揮発性記憶素子。
【請求項９】
請求項１から８までのいずれか一項に記載の不揮発性記憶素子を備える
アナログ回路。
【請求項１０】
請求項８に記載の不揮発性記憶素子を複数備え、
複数の前記不揮発性記憶素子の少なくとも一部は直列に接続され、
直列に接続された複数の前記不揮発性記憶素子の接続部には、電圧が出力される電圧出力端子が接続されているアナログ回路。
【請求項１１】
複数の前記不揮発性記憶素子は、
少なくとも負の閾値電圧を有する不揮発性記憶素子と正の閾値電圧を有する不揮発性記憶素子を含む
請求項１０記載のアナログ回路。
【請求項１２】
直列に接続された複数の前記不揮発性記憶素子の前記ハロゲンの含有率は、互いに略等しい
請求項１０又は１１に記載のアナログ回路。
【請求項１３】
請求項１から７までのいずれか一項に記載の不揮発性記憶素子である第一不揮発性記憶素子の前記電荷保持領域および前記絶縁体を有するゲート領域に設けられた第一コントロールゲート領域と電気的に接続された第二コントロールゲート領域と、
前記第一不揮発性記憶素子の前記電荷保持領域である第一電荷保持領域と電気的に接続された第二電荷保持領域と、
前記第二電荷保持領域に接触して形成されたゲート絶縁膜と
を有する第二不揮発性記憶素子を備え、
前記第一不揮発性記憶素子に設けられた電荷注入口は、前記第二不揮発性記憶素子に形成される電流経路に接していない領域に形成されているアナログ回路。
【請求項１４】
請求項１又は２に記載の不揮発性記憶素子を備え、
前記不揮発性記憶素子の素子の面積は１０μｍ２以上であり、
前記不揮発性記憶素子はアレイ構造を有していないアナログ回路。
【請求項１５】
前記不揮発性記憶素子の素子の面積は５０μｍ２以上である
請求項１４に記載のアナログ回路。
【請求項１６】
前記不揮発性記憶素子の素子の面積は１００μｍ２以上である
請求項１５に記載のアナログ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子およびそれを備えるアナログ回路に関する。
【背景技術】
【０００２】
一般に、基準電圧生成回路を内蔵する半導体装置は、基準電圧生成回路を構成する各々のトランジスタの閾値電圧Ｖｔｈや抵抗素子の抵抗値などの製造バラツキにより、設計時に想定した基準電圧Ｖｒｅｆが所望の値にならずに大きくばらついてしまうことがある。このため、安定した基準電圧Ｖｒｅｆを必要とする半導体装置には高精度な基準電圧生成回路が求められる。半導体装置では、製造バラツキに起因する基準電圧生成回路の基準電圧バラツキを補正するために、配線層を修正して基準電圧を調整するための予備トランジスタを多数内蔵したり、製造後にレーザートリマで調整可能に構成したりしている。しかし、このような構成によって基準電圧生成回路の基準電圧バラツキを補正すると、基準電圧生成回路のレイアウト面積の増大や、電圧調整のための工数増加が問題となる。そこで、この種の問題を解決するために、種々の基準電圧生成回路が提案されている。
【０００３】
特許文献１には、一般的な基準電圧生成回路が記載されている。基準電圧生成回路として、ゲート領域Ｇとソース領域Ｓとを接続したディプレッション型のＭＯＳＦＥＴ(金属−酸化膜−半導体  電界効果トランジスタ)の定電流性を利用して、ゲート領域とドレイン領域とが接続されてその定電流で動作するエンハンスメント型のＭＯＳＦＥＴに発生する電圧を基準電圧Ｖｒｅｆとして用いる構成が提案されている。
【０００４】
図２３は、一般的な基準電圧生成回路１００を示している。基準電圧生成回路１００は、直列に接続されたディプレッション型ＭＯＳＦＥＴ（以下、「ディプレッション型トランジスタ」と称する）Ｍｄおよびエンハンスメント型ＭＯＳＦＥＴ（以下、「エンハンスメント型トランジスタ」と称する）Ｍｅを備えている。ディプレッション型トランジスタＭｄのゲート領域Ｇとソース領域Ｓとは接続されている。エンハンスメント型トランジスタＭｅのゲート領域Ｇとドレイン領域Ｄとは接続されている。さらに、ディプレッション型トランジスタＭｄのゲート領域Ｇおよびソース領域Ｓと、エンハンスメント型トランジスタＭｅのゲート領域Ｇおよびドレイン領域Ｄとは接続されている。また、高電圧供給端子Ｖｄｄがディプレッション型トランジスタＭｄのドレイン領域Ｄに設けられ、低電圧供給端子Ｖｓｓがエンハンスメント型トランジスタＭｅのソース領域Ｓに設けられている。また、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅとの接続点に電圧出力端子ＯＵＴが設けられている。基準電圧生成回路１００では、ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅはいずれもＮチャネル型である。なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係により分類される。ディプレッション型（ｄｅｐｌｅｔｉｏｎｔｙｐｅ）は、ゲート領域にゲート電圧を印加しないときにチャネルが存在してドレイン電流が流れる。一方、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔｔｙｐｅ）は、ゲート領域にゲート電圧を印加しないときはチャネルが存在せずにドレイン電流が流れない。
【０００５】
図２４は、基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例である。横軸は、ゲート領域Ｇとソース領域Ｓとの間のゲートソース間電圧Ｖｇｓを示し、縦軸は、ドレイン電流Ｉｄｓを示している。ディプレッション型トランジスタＭｄは、ゲートソース間電圧Ｖｇｓが０Ｖで固定されているため、ドレイン領域Ｄとソース領域Ｓとの間のドレインソース間電圧が飽和領域である限り、定電流Ｉｃｏｎｓｔのドレイン電流を流す。ディプレッション型トランジスタＭｄに直列に接続されたエンハンスメント型トランジスタＭｅにも定電流Ｉｃｏｎｓｔのドレイン電流が流れる。したがって、Ｉｄｓ＝Ｉｃｏｎｓｔとなるエンハンスメント型トランジスタＭｅのゲートソース間電圧Ｖｇｓが基準電圧Ｖｒｅｆとして電圧出力端子ＯＵＴから取り出せる。
【０００６】
ディプレッション型トランジスタＭｄの閾値電圧をＶｔｈ＿ｄ、エンハンスメント型トランジスタＭｅの閾値電圧をＶｔｈ＿ｅと表すと、基準電圧Ｖｒｅｆは、閾値電圧Ｖｔｈ＿ｄの絶対値および閾値電圧Ｖｔｈ＿ｅの絶対値の和、すなわち「Ｖｒｅｆ＝|Ｖｔｈ_ｄ|＋|Ｖｔｈ_ｅ|」と表すことができる。
【０００７】
しかしながら、基準電圧生成回路１００は、ディプレッション型トランジスタＭｄの電流／電圧特性とエンハンスメント型トランジスタＭｅの電流／電圧特性の製造バラツキの影響を受ける。そこで、製造バラツキの影響を受けず、高精度な基準電圧を取り出せる回路として、特許文献２および特許文献３には、ＦＥＴ型の不揮発性記憶素子を用いた基準電圧生成回路が開示されている。特許文献２および３に開示されたような基準電圧生成回路は、図２３に示す基準電圧生成回路１００と略同様の構成を有しており、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅに不揮発性記憶素子を用いている。特許文献２及び３に開示された基準電圧生成回路は、同一種類の不揮発性記憶素子を用い、不揮発性記憶素子が備えるフローティングゲート領域への電荷注入量を調整することで、ディプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴを形成している。不揮発性記憶素子は、コントロールゲート領域およびフローティングゲート領域を持ち、フローティングゲート領域に電子を注入放出することで閾値電圧Ｖｔｈの制御が可能となっている。このため、この基準電圧生成回路は、製造バラツキが発生したとしても、後から閾値電圧Ｖｔｈのトリミングが可能である。したがって、この基準電圧生成回路は、取り出す基準電圧Ｖｒｅｆは、製造バラツキの影響をほぼ受けない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公平４−６５５４６号公報
【特許文献２】特開２００２−３６８１０７号公報
【特許文献３】特開２０１３−２４６６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２および３に開示された基準電圧生成回路は、不揮発性記憶素子をアナログ的に使用されるため、ＥＥＰＲＯＭなどのいわゆる不揮発性メモリに使用される場合と比べて、非常に高い電荷保持特性が必要となる。さらに、基準電圧生成回路などのアナログ回路に使用する場合は、不揮発性記憶素子のレイアウト寸法（例えば、ＦＥＴのＬ寸法やＷ寸法）は用途に応じて可変であることも求められる。このため、固定のレイアウトで構成される通常の不揮発性メモリに使われる場合と比べて、レイアウト寸法のフレキシブル性が求められる。レイアウト寸法のフレキシブル性は、製造技術の観点から、不揮発性記憶素子の電荷保持特性を確保する上で非常に難しい課題であり、従来の不揮発性メモリに使用されるような不揮発性記憶素子をアナログ回路に適用するのは難しいという問題がある。
【００１０】
本発明の目的は、電気特性のバラツキを低減できる、優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様による不揮発性記憶素子は、電荷保持領域と、前記電荷保持領域の全表面を取り囲み、前記全表面を取り囲む領域のうち少なくとも一部に分布するハロゲンを有する絶縁体とを備えることを特徴とする。
【００１２】
また、上記目的を達成するために、本発明の第一態様によるアナログ回路は、上記本発明の不揮発性記憶素子を備えることを特徴とする。
また、本発明の第二態様によるアナログ回路は、上記本発明の不揮発性記憶素子を複数備え、複数の前記不揮発性記憶素子の少なくとも一部は直列に接続され、直列に接続された複数の前記不揮発性記憶素子の接続部には、電圧が出力される電圧出力端子が接続されていることを特徴とする。
【００１３】
また、上記目的を達成するために、本発明の第三態様によるアナログ回路は、上記本発明の不揮発性記憶素子である第一不揮発性記憶素子の前記電荷保持領域および前記絶縁体を有するゲート領域に設けられた第一コントロールゲート領域と電気的に接続された第二コントロールゲート領域と、前記第一不揮発性記憶素子の前記電荷保持領域である第一電荷保持領域と電気的に接続された第二電荷保持領域と、前記第二電荷保持領域に接触して形成されたゲート絶縁膜とを有する第二不揮発性記憶素子を備え、前記第一不揮発性記憶素子に設けられた電荷注入口は、前記第二不揮発性記憶素子に形成される電流経路に接していない領域に形成されていることを特徴とする。
【００１４】
また、上記目的を達成するために、本発明の第四態様によるアナログ回路は、上記本発明の不揮発性記憶素子を備え、前記不揮発性記憶素子の素子の面積は１０μｍ２以上であり、前記不揮発性記憶素子はアレイ構造を有していないことを特徴とする。
【発明の効果】
【００１５】
本発明の各態様によれば、電気特性のバラツキを低減できる、優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路をを実現できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態による不揮発性記憶素子Ｍの概略構成を示す断面図である。
【図２】本発明の第１実施形態による不揮発性記憶素子Ｍの電荷注入および電荷放出の様子を説明するための図である。
【図３】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その１）である。
【図４】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その２）である。
【図５】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その３）である。
【図６】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その４）である。
【図７】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その５）である。
【図８】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その６）であって、図８（ａ）は、ディプレッション型トランジスタとして使う不揮発性記憶素子の製造工程断面図であり、図８（ｂ）は、エンハンスメント型トランジスタとして使う不揮発性記憶素子の製造工程断面図である。
【図９】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その７）である。
【図１０】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その８）である。
【図１１】本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その９）である。
【図１２】本発明の第１実施形態による不揮発性記憶素子Ｍを用いた基準電圧生成回路１の電荷保持特性を説明するための統計的評価結果を示すグラフである。
【図１３】本発明の第１実施形態による不揮発性記憶素子Ｍのフッ素分布の解析結果を示す図である。
【図１４】本発明の第１実施形態によるアナログ回路としての基準電圧生成回路１を説明するための回路構成図である。
【図１５】本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２が基準電圧Ｖｒｅｆを出力している状態を説明するための図である。
【図１６】本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２の上段側の不揮発性記憶素子Ｍ１をディプレッション状態に調整する状態を説明するための図である。
【図１７】本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２の下段側の不揮発性記憶素子Ｍ２をエンハンスメント状態に調整する状態を説明するための図である。
【図１８】本発明の第２実施形態による不揮発性記憶素子Ｍを説明するための図であって、電荷注入口を持たない不揮発性記憶素子Ｍｒの概略構成を示す断面図である。
【図１９】本発明の第２実施形態による不揮発性記憶素子Ｍの回路構成図である。
【図２０】本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３が基準電圧Ｖｒｅｆを出力している状態を説明するための図である。
【図２１】本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３の上段側の不揮発性記憶素子Ｍ１をディプレッション状態に調整する状態を説明するための図である。
【図２２】本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３の下段側の不揮発性記憶素子Ｍ２をエンハンスメント状態に調整する状態を説明するための図である。
【図２３】従来の基準電圧生成回路１００の回路構成図である。
【図２４】従来の基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例を示す図である。
【発明を実施するための形態】
【００１７】
〔第１実施形態〕
本発明の第１実施形態による不揮発性記憶素子およびそれを備えるアナログ回路について図１から図１７を用いて説明する。本実施形態ではアナログ回路の一例として、フッ素を含む絶縁体を周囲に有するフローティングゲート領域と、コントロールゲート領域とを備えたＮ型不揮発性記憶素子を用いた基準電圧生成回路を説明する。しかしながら、不揮発性記憶素子は、電荷保持領域を持つ能動素子（トランジスタ）であれば、この構造に限られず、またＮ型のＭＯＳＦＥＴに限られない。さらに、不揮発性記憶素子が適用されるアナログ回路は、不揮発性記憶素子をアナログ的に使用する回路であれば、基準電圧生成回路に限られない。例えば、オペアンプ回路やコンパレータ回路等、ＭＯＳＦＥＴの閾値電圧に精度が必要なアナログ回路にも有効である。
【００１８】
図１に示すように、本実施形態による不揮発性記憶素子Ｍは、半導体基板に形成されたＰウェル領域１０と、Ｐウェル領域１０上に形成されたフローティングゲート領域ＦＧと、フローティングゲート領域ＦＧ上に形成されたコントロールゲート領域ＣＧとを備えている。また、不揮発性記憶素子Ｍは、フローティングゲート領域ＦＧの下方の両側の一方に形成されたドレイン領域Ｄと、フローティングゲート領域ＦＧの下方の両側の他方に形成されたソース領域Ｓとを備えている。ドレイン領域Ｄおよびソース領域Ｓは、Ｐウェル領域１０に形成されている。不揮発性記憶素子Ｍは、素子分離領域４１，４２によって、同一の半導体基板に形成された他の不揮発性記憶素子（不図示）と素子分離されている。
【００１９】
フローティングゲート領域ＦＧは、電荷保持領域２１および絶縁体２０で構成されている。すなわち、不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１の全表面を取り囲み、この全表面を取り囲む領域のうち少なくとも一部に分布するハロゲン（例えばフッ素）を有する絶縁体２０とを備えている。本実施形態による不揮発性記憶素子Ｍでは、絶縁体２０は、少なくとも一部の領域に分布されたハロゲンを有し電荷保持領域２０を取り囲んで配置されている。絶縁体２０は、電荷保持領域２１を取り囲む全方位にハロンゲ元素が分布されるように電荷保持領域２１を取り囲んで配置され、全領域に分布されたハロゲンを有している。つまり、ハロゲンは電荷保持領域２１の全表面を取り囲むように分布されており、かつ絶縁体２０は電荷保持領域２１を取り囲んで配置されている。その結果、ハロゲンは電荷保持領域２１の全方位に分布される。絶縁体２０は、電荷保持領域２１の下方に形成されたゲート絶縁膜２２と、電荷保持領域２１の側壁を酸化させて形成された側壁酸化膜２３と、電荷保持領域２１の上方に形成された上部絶縁膜２４とで構成されており、電荷保持領域２１を取り囲む絶縁体２０の各領域が同一材料である必要はなく、また同時に形成された絶縁体である必要もない。ゲート絶縁膜２２および側壁酸化膜２３の周りにはサイドウォール２５が形成されている。
【００２０】
絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．０１（ａｔｍ％）以上であってもよい。また、絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．０５（ａｔｍ％）以上であってもよい。さらに、絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．１（ａｔｍ％）以上であってもよい。
【００２１】
ゲート絶縁膜２２には、トンネル絶縁膜２２１が形成されている。トンネル絶縁膜２２１は、ゲート絶縁膜２２において相対的に膜厚が薄く形成された部分である。トンネル絶縁膜２２１が形成された電荷保持領域２１の領域が、電荷保持領域２１に電荷を注入したり電荷保持領域２１から電荷を放出したりする電荷注入口２１１となる。つまり、電荷保持領域２１は、電荷を注入したり電荷を放出したりするための電荷注入口２１１を有している。
【００２２】
コントロールゲート領域ＣＧは、上部絶縁膜２４上に形成されたポリシリコン膜３１を有している。ポリシリコン膜３１の周りには、上部絶縁膜２４上に形成されたサイドウォール３２が形成されている。
【００２３】
ドレイン領域Ｄは、Ｎ型領域１１と、Ｎ型領域１１よりも不純物の濃度が高濃度のＮ型のＮ＋領域１２とを有している。Ｎ＋領域１２は、ドレイン領域Ｄと後述するプラグ５２とのオーミック接触を取るために設けられている。
【００２４】
ソース領域Ｓは、Ｎ型領域１３と、Ｎ型領域１３よりも不純物の濃度が高濃度のＮ型のＮ＋領域１４とを有している。Ｎ＋領域１４は、ソース領域Ｓと後述するプラグ５３とのオーミック接触を取るために設けられている。なお、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図１に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して電流を流す方向を逆にした場合は、図１中に示すドレイン領域Ｄがソース領域Ｓとなり、ソース領域Ｓがドレイン領域Ｄとなる。
【００２５】
不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、フローティングゲート領域ＦＧ、ドレイン領域Ｄおよびソース領域Ｓ上に形成された保護膜６１を備えている。保護膜６１には、コントロールゲート領域ＣＧのポリシリコン膜３１の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５１が埋め込まれて形成されている。これにより、プラグ５１とコントロールゲート領域ＣＧのポリシリコン膜３１とが電気的に接続される。
【００２６】
保護膜６１には、ドレイン領域ＤのＮ＋領域１２の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５２が埋め込まれている。これにより、プラグ５２とＮ＋領域１２とが電気的に接続される。また、保護膜６１には、ソース領域ＳのＮ＋領域１４の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５３が埋め込まれている。これにより、プラグ５３とＮ＋領域１４とが電気的に接続される。
【００２７】
図示は省略するが、プラグ５１，５２，５３にはそれぞれ、保護膜６１上に形成された配線が接続されている。不揮発性記憶素子Ｍのコントロールゲート領域ＣＧ、ドレイン領域Ｄおよびソース領域Ｓには、この配線から所定レベルの電圧が印加されるようになっている。
【００２８】
不揮発性記憶素子Ｍの閾値電圧Ｖｔｈはフローティングゲート領域ＦＧに注入した電荷量で制御される。図２（ａ）に示すように、不揮発性記憶素子Ｍのフローティングゲート領域ＦＧには、電荷注入口２１１を介して電荷としての電子が注入される。なお、図２（ａ）では、理解を容易にするため、不揮発性記憶素子Ｍの各構成要素の断面に対してハッチングの図示が省略されている。図２（ｂ）に示すように、フローティングゲート領域ＦＧに電子を注入する場合には、例えばＰウェル領域１０（すなわちバックゲートＢ）およびドレイン領域Ｄを０Ｖに固定し（０Ｖを印加し）、コントロールゲート領域ＣＧに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の上向き直線矢印で示すように、ドレイン領域Ｄから電荷注入口２１１を通って電荷保持領域２１に電子が注入される。一方、図２（ｃ）に示すように、フローティングゲート領域ＦＧから電子を放出する場合には、例えばコントロールゲート領域ＣＧおよびＰウェル領域１０（すなわちバックゲートＢ）を０Ｖに固定し（０Ｖを印加し）、ドレイン領域Ｄに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の下向き直線矢印で示すように、電荷保持領域２１から電荷注入口２１１を通ってドレイン領域Ｄに電子が放出される。このように、不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、Ｐウェル領域１０およびドレイン領域Ｄに印加する電圧を制御することにより、電荷注入口２１１を介して電荷の出し入れを行うことができる。不揮発性記憶素子Ｍは、電荷の出し入れにソース領域Ｓを使用しないため、ソース領域Ｓは所定の電圧に固定（例えば０Ｖ）してもよいし、フローティング状態としてもよい。なお、繰り返しになるが、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図２に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して回路動作中に電流を流す方向を逆にした場合は、図２中に示すドレイン領域Ｄがソース領域となり、ソース領域Ｓがドレイン領域Ｄとなる。
【００２９】
次に、不揮発性記憶素子Ｍの製造方法について図１および図３から図１１を用いて説明する。なお、図１および図３から図１１（図８（ｂ）を除く）では、ディプレッション型トランジスタとして使う不揮発性記憶素子Ｍのみ図示しているが、本実施形態による不揮発性記憶素子Ｍを用いて基準電圧生成回路（詳細は後述する）を形成する場合には、エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子とは、同一条件で同一構造となるように同時に加工していく。
【００３０】
図３に示すように、半導体基板（本実施形態ではシリコン基板を例とする）の上部に素子分離領域（ＬＯＣＯＳ）４１，４２およびＰウェル領域１０を形成する。
【００３１】
次に、図４に示すように、フォトリソグラフィー技術およびイオン注入法を用いて、素子分離領域４１および素子分離領域４２の間に配置されるＰウェル領域１０の上部のソース領域Ｓが形成される箇所にＮ型領域１３を形成し、ドレイン領域Ｄが形成される箇所にＮ型領域１１を形成する。
【００３２】
次に、図５に示すように、最終的にゲート絶縁膜２２となる絶縁膜２２ａをシリコン基板の表面に形成する。
【００３３】
次に、図６に示すように、フローティングゲート領域ＦＧ（図１参照）への電荷注入口２１１が設けられる箇所の絶縁膜２２ａの一部をフォトリソグラフィー技術とウェットエッチング技術により除去し、電荷注入を行える厚さ（例えば１００Å）を持った薄膜領域２２１ａを形成する。
【００３４】
次に、図７に示すように、最終的にフローティングゲート領域ＦＧの電荷保持領域２１となる、リンのドープされたポリシリコン膜２１ａを形成する。さらに、ポリシリコン膜２１ａの上層に最終的に上部絶縁膜２４となる酸化物／窒化物／酸化物（ＯＮＯ）膜２４ａを形成する。ＯＮＯ膜２４ａは、シリコン酸化膜とシリコン窒化膜とを組み合わせて構成されているが、ＯＮＯ膜２４ａは純粋なシリコン酸化膜やシリコン窒化膜だけでもよい。
【００３５】
次に、図８（ａ）および図８（ｂ）に示すように、ポリシリコン膜２１ａにフッ素イオンを、例えばドーズ量１×１０１５ｃｍ−２、加速エネルギー３０ｋｅＶで注入する。これにより、ポリシリコン膜２１ａには、フッ素が相対的に多く存在するフッ素存在領域２１ｂが形成される。不揮発性記憶素子Ｍを基準電圧生成回路に用いる場合は、最終的にディプレッション型トランジスタとして使う不揮発性記憶素子（図８（ａ）参照）と最終的にエンハンスメント型トランジスタとして使う不揮発性記憶素子（図８（ｂ）参照）は、ポリシリコン膜２１ａに同量のフッ素が注入される。図８（ａ）に示すように、最終的にディプレッション型トランジスタとして使う不揮発性記憶素子では、ドレイン領域Ｄを構成するＮ型領域１３上に薄膜領域２２１ａが形成されている。一方、図８（ｂ）に示すように、最終的にエンハンスメント型トランジスタとして使う不揮発性記憶素子では、ソース領域Ｓを構成するＮ型領域１１上に薄膜領域２２１ａが形成されている。
【００３６】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜２２ａの一部、ポリシリコン膜２１ａおよびＯＮＯ膜２４ａを回路用途に応じた寸法に加工する。このとき、加工後のポリシリコン膜２１ａおよびＯＮＯ膜２４ａの下方に薄膜領域２２１ａが含まれるようにポリシリコン膜２１ａおよびＯＮＯ膜２４ａをエッチングする。
【００３７】
次に、図１０に示すように、酸化処理（例えば８５０℃のウェット酸化）を実施してポリシリコン膜２１ａの側壁を酸化して酸化膜２３ａを形成するとともに、ポリシリコン膜２１ａに注入したフッ素を、ポリシリコン膜２１ａを取り囲む絶縁膜２２ａ、薄膜領域２２１ａ、ＯＮＯ膜２４ａおよび酸化膜２３ａに偏析させる。フッ素は、シリコン／シリコン酸化膜界面の偏析係数が５．６×１０−８程度であるため、熱処理を施すと急速にシリコン酸化膜中に取り込まれて、シリコン酸化膜中に偏析させることができる。すなわち、図１０中に曲線矢印で示すように、酸化処理によって電荷保持領域２１となるポリシリコン膜２１ａを取り囲む全方位にフッ素存在領域２１ｂからフッ素を高濃度で分布させることができる。
【００３８】
所定形状にエッチングされ、かつフッ素が偏析されることにより、図１１に示すように、ポリシリコン膜２１ａは電荷保持領域２１となり、絶縁膜２２ａはゲート絶縁膜２２となり、薄膜領域２２１ａはトンネル絶縁膜２２１となり、酸化膜２３ａは側壁酸化膜２３となり、ＯＮＯ膜２４ａは上部絶縁膜２４となる。こうして、絶縁体２０で囲まれ、電荷注入口２１１が設けられた電荷保持領域２１を有するフローティングゲート領域ＦＧが形成される。
【００３９】
次に、シリコン基板の全面にポリシリコン膜を体積してリンをドープし、その後フォトリソグラフィー技術とエッチング技術を用いて、フローティングゲート領域ＦＧ上にポリシリコン膜３１を形成する。これにより、上部絶縁膜２４上の一部に接触して配置されたコントロールゲート領域ＣＧが形成される。
【００４０】
次に、図１に示すように、Ｎ型領域１１およびＮ型領域１３上の絶縁膜２２ａを除去した後、側壁酸化膜２３およびゲート絶縁膜２２のそれぞれの側部に絶縁膜のサイドウォール２５を形成し、ポリシリコン膜３１の側部に絶縁膜のサイドウォール３２を形成する。
【００４１】
次に、図１に示すように、Ｎ型領域１１にのコンタクト部に金属とのオーミック接触を取るための高濃度のＮ＋領域１２を形成し、Ｎ型領域１３にのコンタクト部に金属とのオーミック接触を取るための高濃度のＮ＋領域１４を形成する。これにより、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧの下方の両側の一方にドレイン領域Ｄが形成され、この両側の他方にソース領域Ｓが形成される。
【００４２】
次に、図１に示すように、シリコン基板の全面に絶縁性の保護膜６１を形成する。保護膜６１は、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧ並びにドレイン領域Ｄおよびソース領域Ｓを覆うように形成される。
【００４３】
次に、フォトグラフィー技術およびエッチング技術を用いて、ポリシリコン膜３１、Ｎ＋領域１２およびＮ＋領域１４の一部を底面に露出する開口部を保護膜６１に形成する。次いで、図１に示すように、薄膜形成技術を用いて、ポリシリコン膜３１の一部を露出する開口部に金属のプラグ５１を形成し、Ｎ＋領域１２の一部を底面に露出する開口部に金属のプラグ５２を形成し、Ｎ＋領域１４の一部を底面に露出する開口部に金属のプラグ５３を形成する。
【００４４】
図示は省略するが、次に、一般的な配線形成工程を経て、プラグ５１，５２，５３に電気的に接続される配線を形成する。以上の工程を経て図１に示すように、電荷保持領域２１を取り囲む絶縁体２０の全方位にフッ素を分布させた不揮発性記憶素子Ｍが完成する。なお、コントロールゲート領域ＣＧ、ソース領域Ｓおよびドレイン領域Ｄのコンタクト部には、コンタクト抵抗を下げるためにシリサイドを形成してもよい。また、絶縁体２０中のフッ素の含有率は、０．１〜１ａｔｍ％（ＳｉＯ２の場合、濃度が１×１０２０ｃｍ−３前後）が最適であり、絶縁体２０中のフッ素の含有率が多すぎると、不揮発性記憶素子Ｍの電荷保持特性が劣化する。
【００４５】
次に、不揮発性記憶素子Ｍの電荷保持特性について図１を参照しつつ図１２を用いて説明する。不揮発性記憶素子Ｍは、電荷保持領域２１を取り囲む絶縁体２０中にハロゲンを分布させている。ハロゲンは、絶縁体２０中や絶縁体２０と別材料体との界面に存在するダングリングボンドの終端、絶縁体２０内の歪の緩和、可動イオンのゲッタリング効果を有し、ダングリングボンド、歪、可動イオンに由来する欠陥を低減させることができる。つまり、絶縁体２０中に分布されたハロゲンは、絶縁体２０中の欠陥を介して漏れ出る電荷を抑止する効果がある。その結果、不揮発性記憶素子Ｍは、レイアウト寸法にフレキシブル性を確保しながら優れた電荷保持特性を有し、不揮発性記憶素子Ｍによって構成される基準電圧生成回路等のアナログ回路は、安定した電気特性を実現することができる。
【００４６】
ここで不揮発性記憶素子の電荷保持特性について求められる特性を説明する。不揮発性メモリに使用される不揮発性記憶素子の場合は、不揮発性記憶素子の閾値電圧Ｖｔｈは、０と１を判定すればよく、０または１を示す不揮発性記憶素子の閾値電圧Ｖｔｈと閾値判定電圧との間には、通常は数Ｖ程度の余裕がある。したがって、不揮発性記憶素子の電荷保持特性が多少悪く、０．数Ｖ程度の閾値電圧変動が起こった場合でも不具合に直結しないことが多い。しかしながら、不揮発性記憶素子をアナログ回路に使用する場合は、例えば高精度な基準電圧Ｖｒｅｆが必要な回路では、０．１Ｖの閾値電圧変動が起きた場合でも即不具合となる。このため、不揮発性記憶素子を基準電圧生成回路等のアナログ的に使用することを目的とする場合には、レイアウト寸法に対してフレキシブル性を確保した上で、０．１Ｖ未満の閾値変動を実現できるほどの優れた電荷保持特性を備えた不揮発性記憶素子が必要となる。
【００４７】
次にハロゲンの導入する領域について説明する。ハロゲンを導入する領域は、電荷保持領域２１から電荷が抜ける主経路に導入されていることが最低限必要であるが、好ましくは、電荷保持領域２１を取り囲む全方位に導入されている方が良い。その理由は種々あるが、主な理由として、次の（１）から（３）があげられる。
（１）本実施形態による不揮発性記憶素子はアナログ特性を重要視する回路で用いるため、従来の不揮発性メモリに使用される不揮発性記憶素子と比べて特性変動に対してより厳格であること。
（２）アナログ回路では用途毎に素子のレイアウト寸法が異なり、非常に大きいサイズを使用する場合があるため、電荷漏れの主経路（主面）はレイアウト寸法によって変わってしまうこと。
（３）本実施形態による不揮発性記憶素子は従来の不揮発性メモリのような規定されたアレイ構造ではないため、不揮発性記憶素子の周囲の環境が同じではなく、周囲の環境によって電荷漏れの主経路（主面）が変わってしまうこと。
【００４８】
図１２は、不揮発性記憶素子Ｍの電荷保持領域２１を取り囲む絶縁体２０の全方位にフッ素を分布させた場合の基準電圧生成回路（詳細は後述する）の電荷保持特性を、各凡例２０００点以上、統計的に累積度数分布を用いて表したグラフである。図１２に示すグラフの横軸は、ベーク前後における基準電圧生成回路が出力する基準電圧Ｖｒｅｆの変動量（Ｖ）を示し、縦軸は累積サンプル数百分率（％）を示している。ベーク条件は２５０℃で１０時間である。図１２中の◇印で結ぶ曲線は、フッ素の注入量が最も少ないドーズ量：１×１０１３ｃｍ−２以下の場合（フッ素：超低濃度）の特性を表し、□印で結ぶ曲線は、フッ素の注入量が２番目に少ないドーズ量：５×１０１３ｃｍ−２の場合（フッ素：低濃度）の特性を表している。図１２中の△印で結ぶ曲線は、フッ素の注入量が３番目に少ないドーズ量：１×１０１４ｃｍ−２の場合（フッ素：中濃度）の特性を表し、○印で結ぶ曲線は、フッ素の注入量が４番目に少ないドーズ量：５×１０１４ｃｍ−２の場合（フッ素：高濃度）の特性を表し、×印で結ぶ曲線は、フッ素の注入量が最も多いドーズ量：５×１０１５ｃｍ−２の場合（フッ素：超高濃度）の特性を表している。
【００４９】
特許文献２および３に開示されたような一般的な不揮発性記憶素子を基準電圧生成回路の構成素子としてアナログ的に使用したときの電荷保持特性は、「フッ素：超低濃度」と同様の傾向を示す。「フッ素：超低濃度」の不揮発性記憶素子を用いた基準電圧生成回路は、電荷保持特性がやや悪いために異常値を示す割合が高くなる。なお、ここで取り上げている「やや悪い異常値」というのは、統計的な評価で見つかるものであり、一般的な電荷保持特性の評価で見つかる真性劣化ではない。このため、検出および効果の検証が難しく、図１２に示すような統計的評価が必要になる。また、前述したとおり、０．数Ｖの変動というやや悪い異常値は、通常の不揮発性メモリとして使用している範囲では問題にはならず、アナログ回路を構成する素子として使用された時に初めて問題になるものである。
【００５０】
０．数Ｖの変動というやや悪い異常値は、図１２に示すように、絶縁体２０に注入されるフッ素の注入量に応じて、無くなっていくことが分かる。また、絶縁体２０に注入されるフッ素は、適正な濃度を選ぶことにより、電荷保持特性がやや悪い不揮発性記憶素子Ｍに対して有効に働き、電荷保持特性を向上させる効果を奏する。一方、絶縁体２０に注入されるフッ素は、もともと正常な電荷保持特性を示す不揮発性記憶素子Ｍには電荷保持特性の大きな変化を生まない。ただし、絶縁体２０にフッ素を注入し過ぎると、図１２中の「フッ素：超高濃度」で示すように、例えば「フッ素：高濃度」のような最適なフッ素の注入量のときと比べて電荷保持特性が悪化する。
【００５１】
図１３（ａ）は、電荷注入口２１１近傍の不揮発性記憶素子Ｍの断面を透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）で撮像したＴＥＭ像である。図１３（ｂ）は、図１３（ａ）と同じ場所におけるハロゲンとして用いられたフッ素のエネルギー分散型X線分析（Ｅｎｅｒｇｙ  ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｍｅｔｒｙ：ＥＤＸ）マッピングを示している。
【００５２】
図１３（ａ）に示すように、電荷保持領域２１とソース領域Ｓとの間には、ゲート絶縁膜２２の中で相対的に膜厚の薄いトンネル絶縁膜２２１が存在している。また、電荷保持領域２１とポリシリコン膜３１との間には、上部絶縁膜２４が存在している。図１３（ｂ）に示すように、トンネル絶縁膜２２１および上部絶縁膜２４は、電荷保持領域２１やポリシリコン膜３１と異なり白色の像となっている。このように、トンネル絶縁膜２２１および上部絶縁膜２４には、電荷保持領域２１やポリシリコン膜３１と比較して多量のフッ素が含まれていることがわかる。
【００５３】
図１３（ｃ）は、図１３（ａ）中に示す「Ａ→Ｂ」におけるフッ素分布を示すグラフである。図１３（ｃ）に示すグラフの横軸は、深さ（ｎｍ）を示し、左から右に向かって図１３（ａ）中に示すＡからＢの位置が表されている。図１３（ｃ）に示すグラフの縦軸は、フッ素含有率を示している。「フッ素：高濃度」は、絶縁体２０中に含有するフッ素の濃度が図１２中に示す「フッ素：高濃度」と同様であることを示し、「フッ素：超高濃度」は、絶縁体２０中に含有するフッ素の濃度が図１２中に示す「フッ素：超高濃度」と同様であることを示している。
【００５４】
図１３（ｃ）に示すように、ポリシリコン膜３１が存在する深さＤ１、電荷保持領域２１が存在する深さＤ３およびドレイン領域Ｄが存在する深さＤ５では、フッ素の含有率はほぼ０（ａｔｍ％）である。これに対し、上部絶縁膜２４が存在する深さＤ２およびトンネル絶縁膜２２１が存在する深さＤ４では、フッ素含有率が相対的に高くなっている。トンネル絶縁膜２２１および上部絶縁膜２４におけるフッ素の含有率は、「フッ素：低濃度」では０．０１ （ａｔｍ％）程度であり、「フッ素：超高濃度」では１．７〜２．３（ａｔｍ％）程度である。図１２の「フッ素：低濃度」サンプルに相当する含有率以上で効果が表れ、０．１〜１ （ａｔｍ％）が最適濃度となる。
【００５５】
以上説明したように、本実施形態による不揮発性記憶素子Ｍは、ハロゲンを含有する絶縁体２０と、絶縁体２０に囲まれた電荷保持領域２１とを備えている。これにより、不揮発性記憶素子Ｍは、アナログ回路で使用できるほどの良好な電荷保持特性を有し、アナログ回路を構成した時の電流／電圧特性などの電気特性の精度を向上させることができる。
【００５６】
次に、本実施形態によるアナログ回路について、本実施形態による不揮発性記憶素子を用いた基準電圧生成回路を例にとって説明する。本実施形態によるアナログ回路としての基準電圧生成回路は、フローティングゲート領域の周囲にハロゲンとして例えばフッ素が分布している不揮発性記憶素子を複数個用いて基準電圧を生成する回路である。本実施形態における基準電圧生成回路は、この不揮発性記憶素子をエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にすることができることが利用されている。エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子は、素子として同一の寸法および構造を有しており、特に絶縁体中のハロゲンの含有率は略等しくなるように形成されている。絶縁体中に存在するハロゲンは、絶縁体の酸化を促進させる効果と絶縁体の誘電率を下げる効果があるので、両トランジスタが略同じハロゲンの含有率を有する必要がある。両トランジスタの絶縁体中のハロゲンの濃度が大きく異なると、エンハンスメント型トランジスタとして使う不揮発性記憶素子と、ディプレッション型トランジスタとして使う不揮発性記憶素子とで、コンダクタンスや温度特性のずれが発生してしまう。すなわち、基準電圧生成回路が生成した基準電圧に温度特性が発生し、基準電圧の電圧値が所望の値からずれてしまうという問題が生じる。両トランジスタの絶縁体中のハロゲンの濃度を略等しくしておけば、この問題は回避できる。ここで、「略等しい」とは、エンハンスメント型トランジスタの絶縁体中のハロゲンの濃度と、ディプレッション型トランジスタの絶縁体中のハロゲンの濃度との差が１桁以内であることをいう。
【００５７】
本実施形態によるアナログ回路は、アナログ回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧生成回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、電荷保持領域を取り囲む絶縁体の全方位にハロゲン（例えばフッ素）が分布している不揮発性記憶素子である。ここで、「関連する電流」とは、ディプレッション型トランジスタに流れる電流と相関がある電流を意味する。例えば、「関連する電流」は、ディプレッション型トランジスタに流れる電流のＸ倍の電流であったり、ディプレッション型トランジスタに流れる電流に電流値Ｙを加算した電流であったり、この２つの例よりも複雑な関係を有していたりする。つまり、「関連する電流」は、ディプレッション型トランジスタに流れる電流値を１つのパラメータとした関数で表される電流である。
【００５８】
図１４に示すように、本実施形態における基準電圧生成回路１は、複数（本例では２つ）の不揮発性記憶素子Ｍ１，Ｍ２を備えている。複数の不揮発性記憶素子Ｍ１，Ｍ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍ１，Ｍ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２はいずれも、トランジスタの構成を有し、図１に示す不揮発性記憶素子Ｍと同一の構成を有している。
【００５９】
不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２は、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。不揮発性記憶素子Ｍ１のドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍ２のソース領域Ｓは低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍ１のソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続され、また、不揮発性記憶素子Ｍ２のドレイン領域Ｄおよびコントロールゲート領域ＣＧは互いに接続されている。さらに、不揮発性記憶素子Ｍ１のソース領域Ｓおよびコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ２のドレイン領域Ｄおよびコントロールゲート領域ＣＧとは互いに接続されている。不揮発性記憶素子Ｍ１のソース領域Ｓと不揮発性記憶素子Ｍ２のドレイン領域Ｄとの接続部に電圧出力端子ＯＵＴが接続されている。
【００６０】
基準電圧生成回路１では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍ２がエンハンスメント状態になるように調整され、上段側（高電圧供給端子Ｖｄｄ側）の不揮発性記憶素子Ｍ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍ１，Ｍ２はいずれも、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧを有し、フローティングゲート領域ＦＧの周囲の絶縁体２０（図１参照）にハロゲンとしてフッ素が分布している。これにより、不揮発性記憶素子Ｍ１，Ｍ２は、書き込み消去ができ、書き込み状態を長期間にわたって保持できる。ディプレッション型トランジスタの閾値電圧は負となり、エンハンスメント型トランジスタの閾値電圧は正となる。このため、本実施形態によるアナログ回路としての基準電圧生成回路１に設けられた複数の不揮発性記憶素子は、少なくとも負の閾値電圧を有する不揮発性記憶素子Ｍ１と正の閾値電圧を有する不揮発性記憶素子Ｍ２を含んでいる。
【００６１】
基準電圧生成回路１に設けられた不揮発性記憶素子Ｍ１，Ｍ２のそれぞれの素子の面積は１０μｍ２以上であっても、５０μｍ２以上であっても、１００μｍ２以上であってもよい。不揮発性記憶素子Ｍ１，Ｍ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。
【００６２】
図１５に示すように、本実施形態によるアナログ回路であって不揮発性記憶素子Ｍ１，Ｍ２への書き込みが可能な基準電圧生成回路２は、不揮発性記憶素子Ｍ１のドレイン領域Ｄに一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ１の他端子の他の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍ１のドレイン領域Ｄに印加できるようになっている。
【００６３】
基準電圧生成回路２は、不揮発性記憶素子Ｍ２のソース領域Ｓに一端子が接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ２のソース領域Ｓに印加できるようになっている。
【００６４】
基準電圧生成回路２は、不揮発性記憶素子Ｍ１のソース領域Ｓと不揮発性記憶素子Ｍ２のドレイン領域Ｄとの間に直列接続されたスイッチＳＷ６およびスイッチＳＷ８を備えている。不揮発性記憶素子Ｍ１のソース領域ＳはスイッチＳＷ６の一端子に接続され、不揮発性記憶素子Ｍ２のドレイン領域ＤはスイッチＳＷ８の一端子に接続されている。スイッチＳＷ６の他端子およびスイッチＳＷ８の他端子は接続されている。
【００６５】
基準電圧生成回路２は、不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧと不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧとの間に直列接続されたスイッチＳＷ５およびスイッチＳＷ７を備えている。不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧはスイッチＳＷ５の一端子に接続され、不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧはスイッチＳＷ７の一端子に接続されている。スイッチＳＷ５の他端子およびスイッチＳＷ７の他端子は接続されている。
【００６６】
スイッチＳＷ５、スイッチＳＷ６、スイッチＳＷ７およびスイッチＳＷ８のそれぞれの他端子は互いに接続されている。基準電圧生成回路２は、スイッチＳＷ５、スイッチＳＷ６、スイッチＳＷ７およびスイッチＳＷ８のそれぞれの他端子が互いに接続された接続部に接続された電圧出力端子ＯＵＴを備えている。
【００６７】
基準電圧生成回路２は、不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ３と、スイッチＳＷ３の他端子に一端子が接続されたスイッチＳＷ９とを備えている。スイッチＳＷ９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路２は、スイッチＳＷ３が接続状態（ショート状態）のときにスイッチＳＷ９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧに印加できるようになっている。
【００６８】
基準電圧生成回路２は、不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ１０とを備えている。スイッチＳＷ１０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ１０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路２は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ１０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧに印加できるようになっている。
【００６９】
図１５に示すように、基準電圧生成回路２は、電圧出力端子ＯＵＴから基準電圧Ｖｒｅｆを出力する場合には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。
スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３，ＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：接続状態（ショート状態）
スイッチＳＷ９，ＳＷ１０：任意（図１５では低電圧Ｖｓｓ側）
【００７０】
基準電圧生成回路２は、不揮発性記憶素子Ｍ１がディプレッション状態であり、不揮発性記憶素子Ｍ２がエンハンスメント状態のときにスイッチＳＷ１〜ＳＷ１０を図１５に示す切り替え状態とすると、基準電圧Ｖｒｅｆが生成される。つまり、基準電圧生成回路２は、不揮発性記憶素子Ｍ１，Ｍ２の各端子を所望の電位に設定するスイッチＳＷ１〜ＳＷ１０を含むスイッチ部を備えている。
【００７１】
図１６に示すように、基準電圧生成回路２は、不揮発性記憶素子Ｍ１をディプレッション状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ１の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
【００７２】
スイッチＳＷ１：パルス電圧Ｖｐｐ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：開放状態（オープン状態）
スイッチＳＷ９：低電圧供給端子Ｖｓｓ側
スイッチＳＷ１０：任意（図１６では低電圧供給端子Ｖｓｓ側）
【００７３】
このため、不揮発性記憶素子Ｍ１のドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介して電荷保持領域２１からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍ１のドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が高くなる。
【００７４】
図１７に示すように、基準電圧生成回路２は、不揮発性記憶素子Ｍ２をエンハンスメント状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：接続状態（ショート状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：開放状態（オープン状態）
スイッチＳＷ９：任意（図１７では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ１０：パルス電圧Ｖｐｐ側
【００７５】
このため、不揮発性記憶素子Ｍ２のソース領域Ｓに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介してソース領域Ｓから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ２の閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍ２のソース領域Ｓにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加された場合は、電荷注入口２１１を介して電荷保持領域２１からソース領域Ｓに電子が放出される。これにより、不揮発性記憶素子Ｍ２の閾値電圧が低くなる。
【００７６】
図１５から図１７に示すように、基準電圧生成回路２は、スイッチＳＷ１〜ＳＷ１０を適切に切り替えることにより、特定の不揮発性記憶素子Ｍ１，Ｍ２の閾値電圧Ｖｔｈを所望の値に書き換え、最終的に図１５に示す状態で所望の基準電圧Ｖｒｅｆを発生させることができる。なお当然であるが、本発明では基準電圧生成回路を構成するトランジスタとして、同一種類の不揮発性記憶素子を用いているため、２つのトランジスタでコンダクタンスや温度特性を同一にすることができ、図２４に示す様な理想的な平行移動した２つのトランジスタの特性を得ることができる。平行移動した２つのトランジスタの特性は、特許文献１で挙げたような、ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅに別の種類のトランジスタを使用して構成されている場合には、コンダクタンスや温度特性がトランジスタごとに異なるため、厳密に実現できるものではない。すなわち、特許文献１で挙げたような基準電圧生成回路では、電圧出力端子ＯＵＴから取り出される基準電圧Ｖｒｅｆにも温度特性が発生してしまうが、同一種類の不揮発性記憶素子を用いた本発明の基準電圧生成回路では、製造バラツキも温度特性もない基準電圧Ｖｒｅｆを得ることができる。さらに、取り出す基準電圧Ｖｒｅｆは、エンハンスメント型トランジスタの閾値電圧Ｖｔｈ_ｅを調整することによって任意の値に設定でき、また基準電圧生成回路に流す電流量はディプレッション型トランジスタの閾値電圧Ｖｔｈ_ｄを調整することによって任意の値に設定できることも利点の１つとなる。
【００７７】
以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。
【００７８】
〔第２実施形態〕
本発明の第２実施形態による不揮発性記憶素子およびそれを備えるアナログ回路について図１８から図２２を用いて説明する。本実施形態による不揮発性記憶素子は、図１に示す不揮発性記憶素子Ｍと、図１８に示す不揮発性記憶素子Ｍｒとを一組とし、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍｒのそれぞれのフローティングゲート領域同士が接続され、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍｒのそれぞれのコントロールゲート領域同士が接続された構成を有している。
【００７９】
図１８に示すように、不揮発性記憶素子Ｍｒは、電荷注入口を有していない点を除いて、不揮発性記憶素子Ｍと同様の構成を有している。不揮発性記憶素子Ｍｒは、電荷保持領域７１と、少なくとも一部の領域に分布されたハロゲンを有し電荷保持領域７１を取り囲んで配置された絶縁体７０を備えている。絶縁体７０は、電荷保持領域７１の上方に形成された上部絶縁膜７４と、電荷保持領域７１の側壁に形成された側壁酸化膜７３と、電荷保持領域７１の下方に形成されたゲート絶縁膜７２とを有している。ゲート絶縁膜７２には、トンネル絶縁膜が形成されておらず、膜厚が略一定である。すなわち、ゲート絶縁膜７２には、上記第１実施形態におけるゲート絶縁膜２２のように意図的に形成されたトンネル絶縁膜２２１のような膜厚が異なる領域が形成されていない。不揮発性記憶素子Ｍｒは、絶縁体７０の構成が絶縁体２０の構成と異なる点を除いて、不揮発性記憶素子Ｍと同様の構成を有しているため、同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。
【００８０】
図１９に示すように、本実施形態による不揮発性記憶素子Ｍは、図１に示す不揮発性記憶素子Ｍと同一の構成を有する不揮発性記憶素子Ｍｗと、図１８に示す不揮発性記憶素子Ｍｒとを備えている。不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。
【００８１】
図２０に示すように、本実施形態によるアナログ回路としての基準電圧生成回路３は、直列に接続された不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２を備えている。不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２はそれぞれ、図１９に示す本実施形態による不揮発性記憶素子Ｍと同一の構成を有している。不揮発性記憶素子Ｍ１は、不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒを備え、不揮発性記憶素子Ｍ２は、不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒを備えている。不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは、図１に示す不揮発性記憶素子Ｍと同一の構成を有し、不揮発性記憶素子Ｍ１ｒおよび不揮発性記憶素子Ｍ２ｒは、図１８に示す不揮発性記憶素子Ｍｒと同一の構成を有している。したがって、以下、必要に応じて、不揮発性記憶素子Ｍ１ｒ，Ｍ２ｒの構成の説明において図１を参照し、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗの構成の説明において図１８を参照する。
【００８２】
基準電圧生成回路３は、不揮発性記憶素子（第一不揮発性記憶素子の一例）Ｍ１ｗ，Ｍ２ｗと、不揮発性記憶素子（第二不揮発性記憶素子の一例）Ｍ１ｒ，Ｍ２ｒとを備えている。不揮発性記憶素子Ｍ１ｒは、不揮発性記憶素子Ｍ１ｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍ１ｒは、不揮発性記憶素子Ｍ１ｗの電荷保持領域（第一電荷保持領域の一例）２１（図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例）７１（図１８参照）と、電荷保持領域７１に接触して形成されたゲート絶縁膜７２（図１８参照）とを有している。不揮発性記憶素子Ｍ１ｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍ１ｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍ１ｗに設けられた電荷注入口２１１は、不揮発性記憶素子Ｍ１ｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。
【００８３】
不揮発性記憶素子Ｍ２ｒは、不揮発性記憶素子Ｍ２ｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍ２ｒは、不揮発性記憶素子Ｍ２ｗの電荷保持領域（第一電荷保持領域の一例）２１（図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例）７１（図１８参照）と、電荷保持領域７１に接触して形成されたゲート絶縁膜７２（図１８参照）とを有している。不揮発性記憶素子Ｍ２ｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍ２ｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍ２ｗに設けられた電荷注入口２１１は、不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。
【００８４】
不揮発性記憶素子Ｍ１に備えられた不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ１ｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍ１ｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍ１ｒのフローティングゲート領域ＦＧとは接続されている。また、不揮発性記憶素子Ｍ２に備えられた不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ２ｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍ２ｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍ２ｒのフローティングゲート領域ＦＧとは接続されている。
【００８５】
不揮発性記憶素子Ｍ１ｒと不揮発性記憶素子Ｍ２ｒとは、高電圧供給端子Ｖｄｄと低電圧供給端子Ｖｓｓとの間で直列に接続されている。より具体的には、不揮発性記憶素子Ｍ１ｒのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続されている。不揮発性記憶素子Ｍ２ｒのソース領域Ｓは低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍ１ｒのソース領域Ｓと不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄとは接続されている。
【００８６】
不揮発性記憶素子Ｍ１ｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けれた第二領域Ａ２とを有している。基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ１ｗの第一領域Ａ１に印加できるようになっている。
【００８７】
不揮発性記憶素子Ｍ２ｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けれた第二領域Ａ２とを有している。基準電圧生成回路３は、不揮発性記憶素子Ｍ２ｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路３は、スイッチＳＷ２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ２ｗの第一領域Ａ１に印加できるようになっている。
【００８８】
基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧとの間に直列接続されたスイッチＳＷ５およびスイッチＳＷ７を備えている。スイッチＳＷ５およびスイッチＳＷ７のそれぞれの他端子は互いに接続されている。スイッチＳＷ５およびスイッチＳＷ７のそれぞれの他端子は、不揮発性記憶素子Ｍ１ｒのソース領域Ｓおよび不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄが互いに接続された接続部に接続されている。基準電圧生成回路３は、この接続部に接続され基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴを備えている。
【００８９】
基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ３と、スイッチＳＷ３の他端子に一端子が接続されたスイッチＳＷ９とを備えている。スイッチＳＷ９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路３は、スイッチＳＷ３が接続状態（ショート状態）のときにスイッチＳＷ９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧに印加できるようになっている。
【００９０】
基準電圧生成回路３は、不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ１０とを備えている。スイッチＳＷ１０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ１０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路３は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ１０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧに印加できるようになっている。
【００９１】
不揮発性記憶素子Ｍ１ｗの第二領域Ａ２および不揮発性記憶素子Ｍ２ｗの第二領域Ａ２は、基準電圧生成回路２における不揮発性記憶素子Ｍ１のソース領域Ｓおよび不揮発性記憶素子Ｍ２のドレイン領域Ｄのように接続されておらず、フローティング状態となっている。なお、不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは不揮発性記憶素子Ｍ１ｒのフローティングゲート領域ＦＧまたは不揮発性記憶素子Ｍ２ｒのフローティングゲート領域ＦＧへの電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは、ソース領域Ｓやドレイン領域Ｄを有している必要はなく、電荷注入口をもった構造であればその形態は問わない。
【００９２】
図２０に示すように、基準電圧生成回路３では、電荷注入時には、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗを通ってフローティングゲート領域ＦＧに電荷が注入される。基準電圧生成回路３を動作させる時には不揮発性記憶素子Ｍ１ｒ、Ｍ２ｒを通って電流が流れる。基準電圧生成回路３では、不揮発性記憶素子Ｍ１側（すわなち不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒ）がディプレッション状態、不揮発性記憶素子Ｍ２側（すなわち不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒ）がエンハンスメント状態である。
【００９３】
図２０に示すように、基準電圧生成回路３は、基準電圧Ｖｒｅｆを生成するときには、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。
スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３，ＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ７：接続状態（ショート状態）
スイッチＳＷ９，ＳＷ１０：任意（図２０では低電圧供給端子Ｖｓｓ側）
【００９４】
図２１に示すように、基準電圧生成回路３は、不揮発性記憶素子Ｍ１側（すなわち不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒ）をディプレッション状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ１側の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
スイッチＳＷ１：パルス電圧Ｖｐｐ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ７：開放状態（オープン状態）
スイッチＳＷ９：低電圧供給端子Ｖｓｓ側
スイッチＳＷ１０：任意（図２１では低電圧供給端子Ｖｓｓ側）
【００９５】
このため、不揮発性記憶素子Ｍ１ｗのドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介して電荷保持領域２１からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍ１ｗの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍ１ｗのドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ１ｗの閾値電圧が高くなる。
【００９６】
図２２に示すように、基準電圧生成回路３は、不揮発性記憶素子Ｍ２側（すなわち不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２側の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：接続状態（ショート状態）
スイッチＳＷ５，ＳＷ７：開放状態（オープン状態）
スイッチＳＷ９：任意（図２５では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ１０： パルス電圧Ｖｐｐ側
【００９７】
このため、不揮発性記憶素子Ｍ２ｗのソース領域Ｓに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介してソース領域Ｓから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ２ｗの閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍ２ｗのソース領域Ｓにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加された場合は、電荷注入口２１１を介して電荷保持領域２１からソース領域Ｓに電子が放出される。これにより、不揮発性記憶素子Ｍ２ｗの閾値電圧が低くなる。
【００９８】
以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。
【００９９】
また、本実施形態による不揮発性記憶素子およびそれを備えるアナログ回路は、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗのフローティングゲート領域ＦＧの電荷量を調整して閾値電圧を調整できるので、上記第１実施形態による不揮発性記憶素子およびそれを備えるアナログ回路と同様の効果が得られる。
【０１００】
また、本実施形態における基準電圧生成回路３は、図１９に示す構成の不揮発性記憶素子Ｍを備えることにより、電荷注入時および電荷放出時の電流経路と、基準電圧生成回路３の動作時の電流経路とを分離できる。これにより、基準電圧生成回路３は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。
【符号の説明】
【０１０１】
１，２，３，１００  基準電圧生成回路
１０  ウェル領域
１１，１３  Ｎ型領域
１２，１４  Ｎ＋領域
２０，７０  絶縁体
２１，７１  電荷保持領域
２１ａ，３１  ポリシリコン膜
２１ｂ  フッ素存在領域
２２，７２  ゲート絶縁膜
２２ａ  絶縁膜
２３  側壁酸化膜
２３ａ  酸化膜
２４  上部絶縁膜
２４ａ  ＯＮＯ膜
２５，３２  サイドウォール
４１，４２  素子分離領域
５１，５２，５３  プラグ
６１  保護膜
７３  側壁酸化膜
７４  上部絶縁膜
２１１  電荷注入口
２２１  トンネル絶縁膜
２２１ａ  薄膜領域
Ａ１  第一領域
Ａ２  第二領域
Ｂ  バックゲート
ＣＧ  コントロールゲート領域
Ｄ  ドレイン領域
ＦＧ  フローティングゲート領域
Ｇ  ゲート領域
Ｍ，Ｍ１，Ｍ１ｒ，Ｍ１ｗ，Ｍ２，Ｍ２ｒ，Ｍ２ｗ，Ｍｒ，Ｍｗ  不揮発性記憶素子
Ｍｄ  ディプレッション型トランジスタ
Ｍｅ  エンハンスメント型トランジスタ
Ｓ  ソース領域
【図１】
2018029136.tif 000003
【図２】
2018029136.tif 000004
【図３】
2018029136.tif 000005
【図４】
2018029136.tif 000006
【図５】
2018029136.tif 000007
【図６】
2018029136.tif 000008
【図７】
2018029136.tif 000009
【図８】
2018029136.tif 000010
【図９】
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【図１０】
2018029136.tif 000012
【図１１】
2018029136.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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