(57)【要約】【課題】エラー検出用に付加するビットの数をＥＣＣ方式より少なくすること。【解決手段】抽出部２２が、パリティ生成部２１により生成されたパリティと制御系信号２ａの各ビットについて、前回の値と今回の値とを比較し、変化したビット数を出力する。そして、コード化部２３が、４ビットの変化ビット数を３ビットにコード化し、１次付加ビット＃０〜＃２を生成する。そして、圧縮部２４が、パリティと３ビットの１次付加ビット＃０〜＃２を圧縮し、２ビットの伝送付加ビット＃０及び＃１を生成する。【選択図】図１
2018029227.tif 000002
【特許請求の範囲】
【請求項１】
前回の転送データ及びパリティと今回の転送データ及びパリティとの間で変化したビット数を示す変化ビット数を検出する検出部と、
前記検出部により検出された変化ビット数と今回の転送データのパリティとに基づいて誤り検出用の第１の付加符号を生成する生成部と、
前記生成部により生成された第１の付加符号を圧縮して今回の転送データに付加する第２の付加符号を生成する圧縮部と
を有することを特徴とするエラー検出符号生成装置。
【請求項２】
前記圧縮部は、クロックの立ち上りと立ち下りを用いて１クロックで２ビットを送信することを利用して前記第１の付加符号を圧縮することを特徴とする請求項１に記載のエラー検出符号生成装置。
【請求項３】
前記圧縮部は、クロックの立ち上がりで動作する第１フリップフロップと、該クロックの立ち下がりで動作する第２フリップフロップと、前記第１フリップフロップの出力とクロックを入力する第１ＡＮＤ回路と、前記第２フリップフロップの出力とクロックの否定を入力する第２ＡＮＤ回路と、前記第１ＡＮＤ回路と前記第２ＡＮＤ回路の出力を入力とするＯＲ回路とを有することを特徴とする請求項２に記載のエラー検出符号生成装置。
【請求項４】
前記転送データは、制御系信号群であることを特徴とする請求項１、２又は３に記載のエラー検出符号生成装置。
【請求項５】
今回の受信データに圧縮されて付加された第２の付加符号を解凍して第１の付加符号と今回の受信データのパリティとを生成する解凍部と、
前回の受信データ及びパリティと今回の受信データ及びパリティとの間で変化したビット数を示す変化ビット数を検出する検出部と、
前記検出部により検出された変化ビット数と今回の受信データのパリティとに基づいて第３の付加符号を生成する生成部と、
前記解凍部により生成された第１の付加符号及びパリティと前記生成部により生成された第３の付加符号及び今回の受信データのパリティとを比較して今回の受信データに誤りがあるか否かを判定する判定部と
を有することを特徴とするエラー検出装置。
【請求項６】
前記判定部は、誤りビット数が偶数であるか奇数であるかを判定することを特徴とする請求項５に記載のエラー検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラー検出符号生成装置及びエラー検出装置に関する。
【背景技術】
【０００２】
論理回路においては、データバスにより伝送されるデータ信号のエラー検出は、ＥＣＣ（Error-Correcting  Code）等の多ビットエラーを検出できる方式で行われる。図１２は、ＥＣＣを説明するための図である。図１２は、データ信号の幅が８ビットである場合を一例として示す。
【０００３】
図１２に示すように、ＥＣＣ方式では、８ビットのデータ信号に対して６ビットのＥＣＣが生成され、生成されたＥＣＣは元のデータ信号に付加されて伝送路を伝送される。受信側は、受信信号のうちの６ビットのＥＣＣを用いて８ビットのデータ信号について２〜３ビットのエラーを検出することができる。
【０００４】
なお、前回出力したデータと今回出力するデータとをビット毎に比較して変化したビット数が所定値以上になると、変化したビットをビット値のばらつきを落ち着かせるための時間経過後に送信することで、確実に正確なデータの送受信を行う技術がある。
【０００５】
また、出力ラッチデータの変化数ビットや、出力ラッチ信号とストローブ内部信号の間隔を検出して、その値によってストローブ信号を遅延させることにより、高速のデータ転送時でも同時駆動出力信号を取り込む側のタイミング余裕を十分確保する技術がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６５４９４号公報
【特許文献２】特開２００２−３０００２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＥＣＣ方式には、伝送路に付加するビット数が多いという問題がある。伝送路に付加するビット数が多いと、特にプリント板伝送回路においては配線の引き回しができなくなる。
【０００８】
本発明は、１つの側面では、ＥＣＣ方式より付加ビット数を少なくすることを目的とする。
【課題を解決するための手段】
【０００９】
１つの態様では、エラー検出符号生成装置は、検出部と、生成部と、圧縮部とを有する。検出部は、前回の転送データ及びパリティと今回の転送データ及びパリティとの間で変化したビット数を示す変化ビット数を検出する。生成部は、検出部により検出された変化ビット数と今回の転送データのパリティとに基づいて誤り検出用の第１の付加符号を生成する。圧縮部は、生成部により生成された第１の付加符号を圧縮して今回の転送データに付加する第２の付加符号を生成する。
【発明の効果】
【００１０】
１つの側面では、ＥＣＣ方式より付加ビット数を少なくすることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施例に係る送受信部の構成を示す図である。
【図２】図２は、パリティ生成部によるパリティ生成を説明するための図である。
【図３】図３は、抽出部の回路例を示す図である。
【図４】図４は、コード化部がコード化に用いる真理値表を示す図である。
【図５】図５は、コード化部の回路例を示す図である。
【図６】図６は、圧縮部の回路例を示す図である。
【図７】図７は、圧縮部により出力される信号を示す図である。
【図８】図８は、解凍部の回路例を示す図である。
【図９】図９は、チェック部の動作を示す図である。
【図１０】図１０は、チェック部の回路例を示す図である。
【図１１】図１１は、送受信部の処理のフローを示すフローチャートである。
【図１２】図１２は、ＥＣＣを説明するための図である。
【発明を実施するための形態】
【００１２】
以下に、本願の開示するエラー検出符号生成装置及びエラー検出装置の実施例を図面に基づいて詳細に説明する。なお、この実施例は開示の技術を限定するものではない。
【実施例】
【００１３】
まず、実施例に係る送受信部の構成について説明する。図１は、実施例に係る送受信部の構成を示す図である。図１に示すように、実施例に係る送受信部１は、送信部２と、受信部３と、伝送路４とを有する。
【００１４】
送信部２は、制御系信号２ａにエラー検出用ビットを付加して受信部３に伝送路４を介して送信する。送信部２は、例えばＲＡＭ（Random  Access  Memory）である。受信部３は、エラー検出用ビットが付加された制御系信号３ａを受信して制御系信号３ａのエラーチェックを行ってから制御系信号３ａを利用する。受信部３は、例えば磁気ディスク装置である。
【００１５】
制御系信号は、データとは異なり、データの転送元と転送先との間の通信制御で使用される信号などである。サーバやストレージ装置を例とした場合、制御系信号は、記憶デバイスとの通信やアクセス制御などに用いられる信号である。例えば、ＲＤＹ信号（ReaDY：データ転送可を示す信号）、ＲＥＱ信号（REQuest：アクセス要求を示す信号）、ＷＥ（Write  Enable：書き込み有効を示す信号）、ＧＮＴ（Grant：アクセス許可を示す信号）等が制御系信号として挙げられる。その他、ＣＥ（Chip  Enable：デバイスの有効を示す信号）、ＡＣＫ（Acknowledge：アクセス返事を示す信号）、ＦＲＭ（FRaMe：アクセス開始を示す信号）、ＲＥ（Read  Enable：読み出し有効を示す信号）等が制御系信号として挙げられる。
【００１６】
伝送路４は、制御系信号２ａ及びエラー検出用ビットを伝送する。伝送路４は、例えばプリント板伝送回路である。なお、図１では、制御系信号２ａが８ビットである場合を示すが、制御系信号２ａのビット数は任意の数でよい。
【００１７】
送信部２は、エラー検出符号生成部２ｂと出力部２ｃとを有する。エラー検出符号生成部２ｂは、受信部３が受信した制御系信号３ａのエラーを検出するための２ビットのエラー検出用ビットを生成する。出力部２ｃは、エラー検出符号生成部２ｂが生成したエラー検出用ビットを制御系信号２ａに付加して伝送路４に出力する。
【００１８】
エラー検出符号生成部２ｂは、パリティ生成部２１と、抽出部２２と、コード化部２３と、圧縮部２４とを有する。パリティ生成部２１は、制御系信号２ａに対するパリティを生成する。図２は、パリティ生成部２１によるパリティ生成を説明するための図である。図２に示すように、パリティ生成部２１は、制御系信号２ａの各ビットをＥＯＲ回路２１ａの入力とし、ＥＯＲ回路２１ａの出力をパリティとして生成する。
【００１９】
抽出部２２は、パリティ生成部２１により生成されたパリティと制御系信号２ａの各ビットについて、前回の値と今回の値とを比較し、変化したビット数を出力する。図３は、抽出部２２の回路例を示す図である。図３に示すように、抽出部２２は、９個のＦＦ２２ａと、９個のＥＯＲ回路２２ｂと、加算回路２２ｃとを有する。
【００２０】
ＦＦ２２ａは、制御系信号２ａのうちの１ビット（制御系信号＃０〜＃７のうちの１つ）又は制御系信号２ａのパリティを入力し、１クロック後に出力する。すなわち、ＦＦ２２ａは、制御系信号２ａのうちの１ビット又は制御系信号２ａのパリティの前回の値を出力する。
【００２１】
ＥＯＲ回路２２ｂは、制御系信号２ａのうちの１ビット又はパリティと、対応するＦＦ２２ａの出力とを入力し、ＥＯＲ演算の結果を出力する。すなわち、ＥＯＲ回路２２ｂは、制御系信号２ａのうちの１ビット又はパリティに変化がある場合には「１」を出力し、変化がない場合には「０」を出力する。
【００２２】
加算回路２２ｃは、９個のＥＯＲ回路２２ｂの出力を加算して出力する。すなわち、加算回路２２ｃは、９個のＥＯＲ回路２２ｂのうち出力が「１」であるＥＯＲ回路２２ｂの数を出力する。加算回路２２ｃの出力は、ビット＃０〜ビット＃３の４ビットである。ビット＃０の重みは「１」であり、ビット＃１の重みは「２」であり、ビット＃２の重みは「４」であり、ビット＃３の重みは「８」である。変化ビット数は０〜９であり、４ビットで表現される。
【００２３】
コード化部２３は、抽出部２２が出力する４ビットの変化ビット数を３ビットにコード化する。抽出部２２の出力値は０〜９であるが、奇数ビットの変化はパリティによりエラー検出が可能であるため、パリティエラーで検出されない変化ビット数は０、２、４、６、８の５通りしかない。５通りであれば３ビットで表現できるので、コード化部２３は変化ビット数を３ビットにコード化する。
【００２４】
図４は、コード化部２３がコード化に用いる真理値表を示す図である。図４において、１次付加ビットはコード化部２３の出力を示す。図４に示すように、変化ビット数０（「００００」）には１次付加ビット「０００」が割り当てられ、変化ビット数２（「００１０」）には１次付加ビット「００１」が割り当てられる。また、変化ビット数４（「０１００」）には１次付加ビット「０１０」が割り当てられ、変化ビット数６（「０１１０」）には１次付加ビット「０１１」が割り当てられる。また、変化ビット数８（「１０００」）には１次付加ビット「１００」が割り当てられる。
【００２５】
図５は、コード化部２３の回路例を示す図である。図５に示すように、コード化部２３は、５つのＡＮＤ回路２３ａと２つのＯＲ回路２３ｂとを有する。５つのＡＮＤ回路２３ａは、それぞれ変化したビット数が０、２、４、６及び８のとき「１」を出力する。
【００２６】
変化したビット数が２及び６の場合は、１次付加ビットのビット＃０が「１」であるため、変化したビット数が２及び６のとき「１」を出力する２つのＡＮＤ回路２３ａの出力がビット＃０を出力するＯＲ回路２３ｂの入力となる。変化したビット数が４及び６の場合は、１次付加ビットのビット＃１が「１」であるため、変化したビット数が４及び６のとき「１」を出力する２つのＡＮＤ回路２３ａの出力がビット＃１を出力するＯＲ回路２３ｂの入力となる。
【００２７】
変化したビット数が８の場合は、１次付加ビットのビット＃２が「１」であるため、変化したビット数が８のとき「１」を出力するＡＮＤ回路２３ａの出力が１次付加ビットのビット＃２となる。また、コード化部２３は、パリティ生成部２１により生成されたパリティを入力して出力する。なお、図５において、変化したビット数が０のとき「１」を出力するＡＮＤ回路２３ａはなくてもよい。
【００２８】
圧縮部２４は、コード化部２３が出力する３ビットの１次付加ビットとパリティを入力し、２ビットに圧縮してエラー検出用ビットを生成する。図６は、圧縮部２４の回路例を示す図である。図６に示すように、圧縮部２４は、クロックの立ち上がりで動作する２つのＦＦ２４ａと、クロックの立ち下がりで動作する２つのＦＦ２４ｂと、４つのＡＮＤ回路２４ｃと、２つのＯＲ回路２４ｄとを有する。
【００２９】
クロックの立ち上がりで動作する２つのＦＦ２４ａのうちの１つであるＦＦ＃０は、パリティを入力し、クロックの立ち上がり時にパリティを出力する。クロックの立ち上がりで動作する２つのＦＦ２４ａのうちの他の１つであるＦＦ＃２は、１次付加ビット＃１を入力し、クロックの立ち上がり時に１次付加ビット＃１を出力する。
【００３０】
クロックの立ち下がりで動作する２つのＦＦ２４ｂのうちの１つであるＦＦ＃１は、１次付加ビット＃０を入力し、クロックの立ち下がり時に１次付加ビット＃０を出力する。クロックの立ち下がりで動作する２つのＦＦ２４ｂのうちの他の１つであるＦＦ＃３は、１次付加ビット＃２を入力し、クロックの立ち下がり時に１次付加ビット＃２を出力する。
【００３１】
各ＡＮＤ回路２４ｃは、ＦＦ＃０〜ＦＦ＃３のいずれかの出力とクロックを入力する。ただし、クロックの立ち下がりで動作するＦＦ２４ｂの出力を入力するＡＮＤ回路２４ｃは、クロックの否定をとって入力する。
【００３２】
ＦＦ＃０に接続するＡＮＤ回路２４ｃは、クロックの立ち上がりからクロックが「１」である間パリティを出力する。ＦＦ＃１に接続するＡＮＤ回路２４ｃは、クロックの立ち下がりからクロックが「０」である間１次付加ビット＃０を出力する。これらの２つのＡＮＤ回路２４ｃの出力を入力するＯＲ回路２４ｄは、伝送付加ビット＃０として、クロックの立ち上がりからクロックが「１」である間パリティを出力し、クロックの立ち下がりからクロックが「０」である間１次付加ビット＃０を出力する。ここで、伝送付加ビットは、エラー検出用ビットである。
【００３３】
ＦＦ＃２に接続するＡＮＤ回路２４ｃは、クロックの立ち上がりからクロックが「１」である間１次付加ビット＃１を出力する。ＦＦ＃３に接続するＡＮＤ回路２４ｃは、クロックの立ち下がりからクロックが「０」である間１次付加ビット＃２を出力する。これらの２つのＡＮＤ回路２４ｃの出力を入力するＯＲ回路２４ｄは、伝送付加ビット＃１として、クロックの立ち上がりからクロックが「１」である間１次付加ビット＃１を出力し、クロックの立ち下がりからクロックが「０」である間１次付加ビット＃２を出力する。
【００３４】
図７は、圧縮部２４により出力される信号を示す図である。図７は、クロック、パリティ、１次付加ビット＃０〜＃２、ＦＦ＃０〜ＦＦ＃３の出力、伝送付加ビット＃０及び＃１を示す。図７は、パリティが「１」、１次付加ビット＃０が「０」、１次付加ビット＃１が「１」、１次付加ビット＃２が「０」である場合を示す。
【００３５】
図７に示すように、クロックの立ち上がりｐでＦＦ＃０及びＦＦ＃２の出力が「１」になり、クロックの立ち下がりｑでＦＦ＃１及びＦＦ＃３の出力が「０」になる。そして、伝送付加ビット＃０には、ｐからｑまではＦＦ＃０が出力され、ｑからｒまではＦＦ＃１が出力され、伝送付加ビット＃１には、ｐからｑまではＦＦ＃２が出力され、ｑからｒまではＦＦ＃３が出力される。
【００３６】
図１に戻って、受信部３は、受信した制御系信号３ａのエラーを伝送付加ビット＃０及び＃１を用いて検出するエラー検出部３ｂを有する。エラー検出部３ｂは、解凍部３１と、パリティ生成部３２と、抽出部３３と、コード化部３４と、チェック部３５とを有する。
【００３７】
解凍部３１は、伝送付加ビットを解凍してパリティ及び１次付加ビットを生成する。図８は、解凍部３１の回路例を示す図である。図８に示すように、解凍部３１は、クロックの立ち下がりで動作する２つのＦＦ３１ａと、クロックの立ち上がりで動作する２つのＦＦ３１ｂとを有する。
【００３８】
クロックの立ち下がりで動作する２つのＦＦ３１ａのうちの１つであるＦＦ＃４は、伝送付加ビット＃０を入力し、パリティを出力する。解凍部３１は、送信部２により送信された伝送付加ビットを半クロック後に受信するので、クロックの立ち上がりで送信されたパリティをクロックの立ち下がりで解凍する。クロックの立ち上がりで動作する２つのＦＦ３１ｂのうちの１つであるＦＦ＃５は、伝送付加ビット＃０を入力し、１次付加ビット＃０を出力する。
【００３９】
クロックの立ち下がりで動作する２つのＦＦ３１ａのうちの他の１つであるＦＦ＃６は、伝送付加ビット＃１を入力し、１次付加ビット＃１を出力する。クロックの立ち上がりで動作する２つのＦＦ３１ｂのうちの他の１つであるＦＦ＃７は、伝送付加ビット＃１を入力し、１次付加ビット＃２を出力する。
【００４０】
パリティ生成部３２は、受信した制御系信号３ａに対するパリティを生成する。抽出部３３は、パリティ生成部３２により生成されたパリティと制御系信号３ａの各ビットについて、前回の値と今回の値とを比較し、変化したビット数を出力する。コード化部３４は、抽出部３３が出力する４ビットの変化ビット数を３ビットにコード化し、１次付加ビット＃０〜＃２を生成する。
【００４１】
チェック部３５は、解凍部３１により解凍されたパリティ及び１次付加ビット＃０〜＃２と、パリティ生成部３２により生成されたパリティ及びコード化部３４により生成された１次付加ビット＃０〜＃２を入力する。そして、チェック部３５は、受信した制御系信号３ａに１〜３ビットエラーがあるか否かを検出する。
【００４２】
具体的には、チェック部３５は、解凍部３１により解凍されたパリティとパリティ生成部３２により生成されたパリティとを比較し、両者が一致しない場合には、受信した制御系信号３ａに１ビットエラー又は３ビットエラーがあると判定する。チェック部３５は、解凍部３１により解凍された１次付加ビット＃０〜＃２とコード化部３４により生成された１次付加ビット＃０〜＃２をそれぞれ比較する。そして、一致しないビットがあり、１ビットエラーも３ビットエラーもない場合には、受信した制御系信号３ａに２ビットエラーがあると判定する。
【００４３】
図９は、チェック部３５の動作を示す図である。図９に示すように、チェック部３５は、受信部３が解凍したパリティ及び１次付加ビット＃０〜＃２と、受信した制御系信号３ａから受信部３が生成したパリティ及び１次付加ビット＃０〜＃２を入力し、受信した制御系信号３ａにエラーがあるか否かを検出する。チェック部３５は、受信部３が解凍したパリティ及び１次付加ビット＃０〜＃２と受信部３が生成したパリティ及び１次付加ビット＃０〜＃２をそれぞれＥＯＲ演算することによって、パリティ及び１次付加ビット＃０〜＃２の各ビットが一致するか否かを判定する。
【００４４】
図１０は、チェック部３５の回路例を示す図である。図１０に示すように、チェック部３５は、４つのＥＯＲ回路３５ａと、ＯＲ回路３５ｂと、ＮＯＴ回路３５ｃと、ＡＮＤ回路３５ｄとを有する。
【００４５】
ＥＯＲ＃０で表されるＥＯＲ回路３５ａは、受信部３が解凍した１次付加ビット＃０と受信部３が制御系信号３ａから生成した１次付加ビット＃０とのＥＯＲ演算を行う。ＥＯＲ＃１で表されるＥＯＲ回路３５ａは、受信部３が解凍した１次付加ビット＃１と受信部３が制御系信号３ａから生成した１次付加ビット＃１とのＥＯＲ演算を行う。
【００４６】
ＥＯＲ＃２で表されるＥＯＲ回路３５ａは、受信部３が解凍した１次付加ビット＃２と受信部３が制御系信号３ａから生成した１次付加ビット＃２とのＥＯＲ演算を行う。ＥＯＲ＃３で表されるＥＯＲ回路３５ａは、受信部３が解凍したパリティと受信部３が制御系信号３ａから生成したパリティとのＥＯＲ演算を行う。
【００４７】
ＥＯＲ＃３の出力が「１」である場合には、パリティエラーが検出された場合なので、チェック部３５は、受信した制御系信号３ａに１ビットエラー又は３ビットエラーがあると判定する。
【００４８】
ＯＲ回路３５ｂは、ＥＯＲ＃０〜ＥＯＲ＃２の出力を入力し、ＯＲ演算を行う。すなわち、ＯＲ回路３５ｂは、受信部３が解凍した１次付加ビット＃０〜＃２と受信部３が制御系信号３ａから生成した１次付加ビット＃０〜＃２に一致しないビットがある場合には、「１」を出力する。
【００４９】
ＮＯＴ回路３５ｃは、ＥＯＲ＃３の出力を反転する。ＡＮＤ回路３５ｄは、ＯＲ回路３５ｂの出力とＮＯＴ回路３５ｃの出力のＡＮＤ演算を行う。受信部３が解凍した１次付加ビット＃０〜＃２と受信部３が生成した１次付加ビット＃０〜＃２に一致しないビットがあり、制御系信号３ａに１ビットエラーも３ビットエラーもなく、２ビットエラーがある場合にＡＮＤ回路３５ｄの出力は「１」となる。
【００５０】
次に、送受信部１の処理のフローについて説明する。図１１は、送受信部１の処理のフローを示すフローチャートである。図１１に示すように、送信部２は、制御系信号２ａに対するパリティを生成する（ステップＳ１）。そして、送信部２は、生成したパリティと制御系信号２ａの各ビットについて、前回の値と今回の値とを比較し、変化ビット数をカウントする（ステップＳ２）。
【００５１】
そして、送信部２は、４ビットの変化ビット数を３ビットにコード化し、１次付加ビット＃０〜＃２を生成する（ステップＳ３）。そして、送信部２は、パリティと３ビットの１次付加ビット＃０〜＃２を圧縮し（ステップＳ４）、２ビットの伝送付加ビット＃０及び＃１を生成する。そして、送信部２は、制御系信号２ａと伝送付加ビット＃０及び＃１を送信する（ステップＳ５）。
【００５２】
受信部３は、受信した伝送付加ビット＃０及び＃１を解凍する（ステップＳ６）。そして、受信部３は、解凍したパリティ及び１次付加ビット＃０〜＃２と、受信した制御系信号３ａから生成したパリティ及び１次付加ビット＃０〜＃２を用いて制御系信号３ａのエラーチェックを行う（ステップＳ７）。
【００５３】
このように、送受信部１は、２ビットの伝送付加ビット＃０及び＃１を用いて制御系信号３ａのエラーを検出するので、ＥＣＣ方式より付加ビット数を少なくすることができる。
【００５４】
上述してきたように、実施例では、抽出部２２が、パリティ生成部２１により生成されたパリティと制御系信号２ａの各ビットについて、前回の値と今回の値とを比較し、変化したビット数を出力する。そして、コード化部２３が、４ビットの変化ビット数を３ビットにコード化し、１次付加ビット＃０〜＃２を生成する。そして、圧縮部２４が、パリティと３ビットの１次付加ビット＃０〜＃２を圧縮し、２ビットの伝送付加ビット＃０及び＃１を生成する。したがって、送受信部１は、エラー検出用に制御系信号２ａに付加するビットの数をＥＣＣ方式より少なくすることができる。
【００５５】
また、実施例では、圧縮部２４は、クロックの立ち上りと立ち下りを用いて１クロックで２つのビットを送信することを利用して１次付加ビットを圧縮するので、エラー検出用に制御系信号２ａに付加するビットの数を半分にすることができる。
【００５６】
また、実施例では、解凍部３１が、伝送付加ビットを解凍して１次付加ビット＃０〜＃２とパリティを生成する。そして、抽出部３３が、パリティ生成部３２により生成されたパリティと制御系信号３ａの各ビットについて、前回の値と今回の値とを比較し、変化したビット数を出力する。そして、コード化部３４が、４ビットの変化ビット数を３ビットにコード化し、１次付加ビット＃０〜＃２を生成する。そして、チェック部３５が、解凍部３１により生成された１次付加ビット＃０〜＃２及びパリティと、コード化部３４により生成された１次付加ビット＃０〜＃２及びパリティ生成部３２が生成したパリティを比較して制御系信号３ａに誤りがあるか否かを判定する。したがって、受信部３は、ＥＣＣ方式より少ないビット数で制御系信号３ａの１〜３ビット誤りを検出することができる。
【００５７】
また、実施例では、チェック部３５は、解凍部３１により生成されたパリティとパリティ生成部３２により生成されたパリティを比較して１ビットエラー又は３ビットエラーを検出する。また、チェック部３５は、１ビットエラーと３ビットエラーがなく、解凍部３１により生成された１次付加ビット＃０〜＃２とコード化部３４により生成された１次付加ビット＃０〜＃２に相違がある場合に、２ビットエラーを検出する。したがって、チェック部３５は、２ビットエラーと１ビットエラー又は３ビットエラーとを区別することができる。すなわち、チェック部３５は、偶数ビットエラーと奇数ビットエラーとを区別することができる。
【００５８】
また、実施例では、制御系信号を伝送する場合について説明したが、本発明はこれに限定されるものではなく、データ信号を伝送する場合にも同様に適用することができる。
【符号の説明】
【００５９】
１    送受信部
２    送信部
２ａ    制御系信号
２ｂ    エラー検出符号生成部
２ｃ    出力部
３    受信部
３ａ    制御系信号
３ｂ    エラー検出部
４    伝送路
２１    パリティ生成部
２１ａ    ＥＯＲ回路
２２    抽出部
２２ａ    ＦＦ
２２ｂ    ＥＯＲ回路
２２ｃ    加算回路
２３    コード化部
２３ａ    ＡＮＤ回路
２３ｂ    ＯＲ回路
２４    圧縮部
２４ａ    ＦＦ
２４ｂ    ＦＦ
２４ｃ    ＡＮＤ回路
２４ｄ    ＯＲ回路
３１    解凍部
３１ａ    ＦＦ
３１ｂ    ＦＦ
３２    パリティ生成部
３３    抽出部
３４    コード化部
３５    チェック部
３５ａ    ＥＯＲ回路
３５ｂ    ＯＲ回路
３５ｃ    ＮＯＴ回路
３５ｄ    ＡＮＤ回路
【図１】
2018029227.tif 000003
【図２】
2018029227.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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