(57)【要約】【目的】表示ムラを抑制した画像表示を行うことが可能な表示ドライバを提供することを目的とする。【構成】各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、複数のアンプの各々毎に出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、複数のアンプの各々は、階調電圧を増幅した電圧を表示駆動電圧として出力する増幅部と、出力遅延制御信号に基づき増幅部の出力遅延を調整する出力遅延調整部と、を有する。【選択図】図３
2018005200.tif 000002
【特許請求の範囲】
【請求項１】
各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、
前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、
前記複数のアンプの各々は、
前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有することを特徴とする表示ドライバ。
【請求項２】
前記複数のアンプの各々の前記増幅部は、
前記表示駆動電圧を伝送する出力ラインと、
前記出力ラインの電圧と前記階調電圧との差分に対応したレベルを有する出力電圧駆動信号を生成する差動回路と、
前記出力電圧駆動信号を自身のゲート端に受け、前記出力電圧駆動信号に応じた大きさの電流を前記出力ラインに送出する出力トランジスタと、を含み、
前記出力遅延設定部は、
前記出力遅延データとして、前記複数のアンプ各々の出力遅延時間を第１遅延時間及び前記第１遅延時間よりも長い第２遅延時間の２段階で指定するデータを受け、前記複数のアンプの各々毎に前記第１遅延時間及び前記第２遅延時間のうちの一方を表す前記出力遅延制御信号を生成し、
前記出力遅延調整部は、
前記出力トランジスタのゲート端をプリチャージする、又は前記プリチャージを停止するプリチャージ回路と、
前記出力遅延制御信号が前記第１遅延時間を表す場合には前記プリチャージを実行させる一方、前記出力遅延制御信号が前記第２遅延時間を表す場合には前記プリチャージを停止させる制御を前記プリチャージ部に施すプリチャージ制御部と、を含むことを特徴とする請求項１記載の表示ドライバ。
【請求項３】
前記プリチャージ制御部は、前記プリチャージ部に対して、前記輝度レベルの増加又は低下を検出したときにだけ所定期間に亘り前記プリチャージを実行させることを特徴とする請求項２記載の表示ドライバ。
【請求項４】
前記増幅部は、
前記表示駆動電圧を伝送する出力ラインと、
出力端子と、を含み、
前記出力遅延調整部は、前記出力ライン及び前記出力端子同士を接続又は遮断する出力スイッチを含み、前記出力遅延制御信号によって表される前記出力遅延時間の間だけ前記出力スイッチを遮断状態に設定することを特徴とする請求項１記載の表示ドライバ。
【請求項５】
前記出力遅延調整部は、前記輝度レベルの増加又は低下を検出したときにだけ前記出力スイッチを遮断状態に設定することを特徴とする請求項４に記載の表示ドライバ。
【請求項６】
前記複数のアンプは、前記複数のデータラインのうちで前記表示デバイスの画面の左領域の表示を担うデータライン各々を駆動する第１のアンプ群と、前記画面の中央領域の表示を担うデータライン各々を駆動する第２のアンプ群と、前記画面の右領域の表示を担うデータライン各々を駆動する第３のアンプ群とに区分けされており、
前記出力遅延設定部は、
前記第１〜第３のアンプ群毎に夫々の出力遅延時間を指定する出力遅延データを受けて、
前記第１〜第３のアンプ群の各々に対応した前記出力遅延時間に夫々対応した第１〜第３の出力遅延制御信号を生成し、
前記第１のアンプ群に属するアンプ各々に含まれる前記出力遅延調整部は、前記第１の出力遅延制御信号に基づき、前記第１のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整し、
前記第２のアンプ群に属するアンプの各々に含まれる前記出力遅延調整部は、前記第２の出力遅延制御信号に基づき、前記第２のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整し、
前記第３のアンプ群に属するアンプの各々に含まれる前記出力遅延調整部は、前記第３の出力遅延制御信号に基づき、前記第３のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整することを特徴とする請求項１〜５のいずれか１に記載の表示ドライバ。
【請求項７】
各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、
前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、
前記複数のアンプの各々は、
前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバが形成されている半導体装置に関する。
【背景技術】
【０００２】
表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲート信号ラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調電圧をソースラインの各々に印加するソースドライバと、走査信号をゲート信号ラインに印加するゲートドライバと、が搭載されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３０１９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、表示パネルが大画面化すると、表示デバイスの画面水平方向の長さがソースドライバのサイズに比して大きくなり、それに伴い、ソースドライバの各出力端子と、表示デバイスのソースラインの各々とを個別に接続する配線各々の長さに差異が生じる。よって、比較的長い配線を介してソースドライバと接続されているソースラインは、比較的短い配線を介してソースドライバと接続されているソースラインに比べて、ソースドライバから送出された階調電圧が実際に到達するまでに費やされる遅延時間が長くなる。これにより、表示パネルの画面内において輝度差が生じる現象、いわゆる表示ムラが発生するという問題が生じた。
【０００５】
そこで、本発明は、表示ムラを抑制した画像表示を行うことが可能な表示ドライバ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る表示ドライバは、各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、前記複数のアンプの各々は、前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有する。
【０００７】
また、本発明に係る半導体装置は、各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、前記複数のアンプの各々は、前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有する。
【発明の効果】
【０００８】
本発明に係る表示ドライバによれば、複数の表示駆動電圧を表示デバイスの複数のデータラインに印加する複数のアンプ各々の出力遅延時間を出力遅延データによって調整することが可能となる。これにより、例え表示ドライバと表示デバイスの複数のデータラインの各々とを接続する配線に伴う配線遅延に差が生じていても、表示ドライバの内部の構成を変更することなく、表示デバイスから送出された表示駆動電圧が各データラインに到達するまでに掛かる遅延時間の差を小さくすることができる。よって、本発明によれば、
製造コスト増を招くこと無く、表示ドライバ及び表示デバイス間を接続する配線に伴う各種の配線遅延の形態に対応させて、当該遅延時間差に伴って生じる画面内の表示ムラを抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。
【図２】データドライバ１３の内部構成を示すブロック図である。
【図３】出力アンプ部１３３の内部構成を示すブロック図である。
【図４】出力遅延データＭＯＤと出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃとの対応関係の一例を示す図である。
【図５】アンプＡＰ1の内部構成を示す回路図である。
【図６】ＰＣ制御部ＣＮＴの内部構成の一例を示す回路図である。
【図７】アンプＡＰ1の動作を説明する為のタイムチャートである。
【図８】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第１遅延モードに基づく遅延形態の一例を表す図である。
【図９】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第２遅延モードに基づく遅延形態の一例を表す図である。
【図１０】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第３遅延モードに基づく遅延形態の一例を表す図である。
【図１１】出力アンプ部１３３の内部構成の他の一例を示すブロック図である。
【図１２】出力遅延データＭＯＤと出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃとの対応関係の他の一例を示す図である。
【図１３】アンプＡＧ1の内部構成を示す回路図である。
【図１４】アンプＡＧ1の動作を説明する為のタイムチャートである。
【図１５】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第１遅延モードに基づく遅延形態の他の一例を表す図である。
【図１６】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第２遅延モードに基づく遅延形態の他の一例を表す図である。
【図１７】データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第３遅延モードに基づく遅延形態の他の一例を表す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。図１に示すように、表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。
【００１２】
表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。
【００１３】
駆動制御部１１は、入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。
【００１４】
走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ1〜Ｓm各々に順次、択一的に印加する。
【００１５】
図２は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。データドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。
【００１６】
図２に示すように、データドライバ１３は、データラッチ部１３１、階調電圧生成部１３２、及び出力アンプ部１３３を含む。
【００１７】
データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ1〜Ｑnとして階調電圧生成部１３２及び出力アンプ部１３３に供給する。
【００１８】
階調電圧生成部１３２は、データラッチ部１３１から供給された画素データＱ1〜Ｑnを、夫々の輝度レベルに対応した電圧値を有する階調電圧Ｖ1〜Ｖnに変換して出力アンプ部１３３に供給する。
【００１９】
出力アンプ部１３３は、階調電圧Ｖ1〜Ｖnを夫々個別に増幅して得たｎ個の電圧を表示駆動電圧Ｇ1〜Ｇnとして生成し、表示デバイス２０のデータラインＤ1〜Ｄnに供給する。
【００２０】
図３は、出力アンプ部１３３の内部構成の一例を示すブロック図である。
【００２１】
図３に示すように、出力アンプ部１３３は、出力遅延設定部ＤＳＴ及びアンプＡＰ1〜ＡＰnを有する。
【００２２】
出力遅延設定部ＤＳＴは、データドライバ１３の外部端子を介して供給された出力遅延データＭＯＤを受ける。尚、出力遅延データＭＯＤは、データドライバ１３に内蔵されているユーザレジスタ（図示せず）に格納されているものであっても良い。この際、出力遅延設定部ＤＳＴは、このユーザレジスタに格納されている出力遅延データＭＯＤを取り込む。
【００２３】
出力遅延データＭＯＤは、アンプＡＰ1〜ＡＰn各々の出力遅延時間を指定する為のデータであり、例えば以下の第１〜第３遅延モードのうちの１つを表す。
【００２４】
つまり、先ず、アンプＡＰ1〜ＡＰnを、表示デバイス２０による画面内の左領域の表示駆動を担うアンプＡＰ1〜ＡＰr（ｒは２以上の整数）からなるアンプ群ＣＨａと、中央領域の表示駆動を担うアンプＡＰr+1〜ＡＰk（ｋはｒより大きい整数）からなるアンプ群ＣＨｂと、右領域の表示駆動を担うアンプＡＰk+1〜ＡＰnからなるアンプ群ＣＨｃとに区分けする。
【００２５】
ここで、第１遅延モードでは、図４に示すように、アンプ群ＣＨａ及びＣＨｂ各々の出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ１よりも長い出力遅延時間Ｗ２を指定する。また、第２遅延モードでは、図４に示すように、アンプ群ＣＨａの出力遅延時間として出力遅延時間Ｗ２を指定し、アンプ群ＣＨｂ及びＣＨｃ各々の出力遅延時間として出力遅延時間Ｗ１を指定する。また、第３遅延モードでは、図４に示すように、アンプ群ＣＨａ及びＣＨｃの出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ２を指定する。
そして、出力遅延設定部ＤＳＴは、出力遅延データＭＯＤにて指定されている、アンプ群ＣＨａ、ＣＨｂ及びＣＨｃ各々の出力遅延時間に対応した出力遅延制御信号ＳＷａ、ＳＷｂ及びＳＷｃを生成する。例えば、出力遅延設定部ＤＳＴは、図４に示すように出力遅延データＭＯＤが第１遅延モードを表す場合には、出力遅延時間Ｗ１に対応した論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｂを生成すると共に、出力遅延時間Ｗ２に対応した論理レベル０の出力遅延制御信号ＳＷｃを生成する。
【００２６】
そして、出力遅延設定部ＤＳＴは、上記のように生成した出力遅延制御信号ＳＷａをアンプ群ＣＨａ（ＡＰ1〜ＡＰr）に供給し、出力遅延制御信号ＳＷｂをアンプ群ＣＨｂ（ＡＰr+1〜ＡＰk）に供給し、出力遅延制御信号ＳＷｃをアンプ群ＣＨｃ（ＡＰk+1〜ＡＰn）に供給する。
【００２７】
アンプＡＰ1〜ＡＰnの各々は、階調電圧Ｖ1〜Ｖn及び画素データＱに夫々対応付けして設けられている。アンプＡＰ1〜ＡＰnは、階調電圧Ｖ1〜Ｖnを個別に利得１で増幅して得られた表示駆動電圧Ｇ1〜Ｇnを、夫々に対応して設けられている出力端子ＯＴ1〜ＯＴnを介して出力する。尚、出力端子ＯＴ1〜ＯＴnは、夫々個別のプリント配線を介して表示デバイス２０のデータラインＤ1〜Ｄnに接続されている。
【００２８】
尚、アンプＡＰ1〜ＡＰnの各々は、そのアンプＡＰに対応した画素データＱに基づいて自身の内部でプリチャージを行うＰＣ方式の差動増幅器（オペアンプ）であり、互いに同一の内部構成を有する。
【００２９】
そこで、以下にアンプＡＰ1を抜粋してアンプＡＰ1〜ＡＰnの内部構成について説明する。
【００３０】
図５は、当該アンプＡＰ1の内部構成を示す回路図である。図５に示すように、アンプＡＰ1は、差動回路ＤＦ１及びＤＦ２、ｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）型の出力トランジスタＲ１、及びｎチャネルＭＯＳ型の出力トランジスタＲ２を含む増幅部を有する。
【００３１】
第１の差動回路ＤＦ１は、ｎチャネルＭＯＳ型のトランジスタＵ１〜Ｕ３、及びｐチャネルＭＯＳ型のトランジスタＵ４及びＵ５を含む。差動対を為すトランジスタＵ１及びＵ２各々のソース端子は、電流源としてのトランジスタＵ３のドレイン端子に接続されている。トランジスタＵ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ１が印加されており、そのソース端子には接地電圧Ｖｓｓ（例えば０ボルト）が印加されている。トランジスタＵ１のドレイン端子は、ラインＬｐ１を介してトランジスタＵ４のドレイン端子、出力トランジスタＲ１のゲート端子及びスイッチ素子ＳＷ１に接続されている。トランジスタＵ２のドレイン端子はラインＬｐ２を介してトランジスタＵ４のゲート端子と、トランジスタＵ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＵ４及びＵ５各々のソース端子には電源電圧Ｖｄｄが印加されている。トランジスタＵ１のゲート端子は入力ラインＬＩＮに接続されており、トランジスタＵ２のゲート端子は出力ラインＬＯＴに接続されている。
【００３２】
ここで、トランジスタＵ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｐ１に流す。トランジスタＵ２は、出力ラインＬＯＴを介して供給された出力電圧としての表示駆動電圧Ｇ1に対応した電流をラインＬｐ２に流す。この際、電流源としてのトランジスタＵ３は、バイアス電圧Ｖｂ１に基づき、ラインＬｐ１に流れる電流と、ラインＬｐ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＵ１及びＵ２は、ラインＬｐ１に流す電流とラインＬｐ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｐ１及びＬｐ２に夫々電流を流す。
【００３３】
よって、かかる構成により、差動回路ＤＦ１は、階調電圧Ｖ1と表示駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＰＧを、第１の駆動ラインとしてのラインＬｐ１に生成する。出力トランジスタＲ１は、出力電圧駆動信号ＰＧに基づく出力電流Ｉ1を出力ラインＬＯＴに送出する。
【００３４】
第２の差動回路ＤＦ２は、ｐチャネルＭＯＳ型のトランジスタＭ１〜Ｍ３、及びｎチャネルＭＯＳ型のトランジスタＭ４及びＭ５を含む。差動対を為すトランジスタＭ１及びＭ２各々のソース端子は、電流源としてのトランジスタＭ３のドレイン端子に接続されている。トランジスタＭ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ２が印加されており、そのソース端子には電源電圧Ｖｄｄが印加されている。
【００３５】
トランジスタＭ１のドレイン端子は、ラインＬｎ１を介してトランジスタＭ４のドレイン端子、出力トランジスタＲ２のゲート端子及びスイッチ素子ＳＷ２に接続されている。トランジスタＭ２のドレイン端子はラインＬｎ２を介してトランジスタＭ４のゲート端子と、トランジスタＭ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＭ４及びＭ５各々のソース端子には接地電圧Ｖｓｓが印加されている。トランジスタＭ１のゲート端子は入力ラインＬＩＮに接続されており、トランジスタＭ２のゲート端子は出力ラインＬＯＴに接続されている。
【００３６】
ここで、トランジスタＭ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｎ１に流す。トランジスタＭ２は、出力ラインＬＯＴを介して供給された出力電圧としての表示駆動電圧Ｇ1に対応した電流をラインＬｎ２に流す。この際、電流源としてのトランジスタＭ３は、バイアス電圧Ｖｂ２に基づき、ラインＬｎ１に流れる電流と、ラインＬｎ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＭ１及びＭ２は、ラインＬｎ１に流す電流とラインＬｎ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｎ１及びＬｎ２に夫々電流を流す。
【００３７】
よって、かかる構成により、差動回路ＤＦ２は、階調電圧Ｖ1と表示駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＮＧを第２の駆動ラインとしてのラインＬｎ１に生成する。尚、出力電圧駆動信号ＮＧは、上記した出力電圧駆動信号ＰＧの位相を反転させた信号となる。
【００３８】
出力トランジスタＲ２は、出力電圧駆動信号ＮＧに基づく出力電流Ｉ2を出力ラインＬＯＴから引き抜く。よって、出力ラインＬＯＴには、上記した出力トランジスタＲ１が送出した出力電流Ｉ1から、上記出力電流Ｉ2を引いた電流値に対応した電圧値を有する表示駆動電圧Ｇ1が生成される。
【００３９】
このように、アンプＡＰ1は、２つの独立した差動回路（ＤＦ１、ＤＦ２）によって、２つの出力トランジスタ（Ｒ１、Ｒ２）をプッシュプル駆動することにより、入力された階調電圧（Ｖ1）を利得１で増幅した電圧を表示駆動電圧（Ｇ1）として生成する。
【００４０】
更に、アンプＡＰ1には、かかる増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の他に、図５に示すように、プリチャージ回路としてのｎチャネルＭＯＳ型のトランジスタＰＴ１及びｐチャネルＭＯＳ型のトランジスタＰＴ２と、スイッチ素子ＳＳ１及びＳＳ２と、ＰＣ（プリチャージ）制御部ＣＮＴとを含む出力遅延調整部が設けられている。
【００４１】
図６は、ＰＣ制御部ＣＮＴの内部構成の一例を示すブロック図である。図６において、増加検出部６１は、画素データＱ1にて示される輝度レベルが増加したことを検出したときに、所定期間ＴＣの間だけ論理レベル１となり、他の期間は論理レベル０の状態を維持するプリチャージ信号ＰＣ１を生成する。増加検出部６１は、プリチャージ信号ＰＣ１を図５に示すスイッチ素子ＳＳ１に供給する。
低下検出部６２は、画素データＱ1にて示される輝度レベルが低下したことを検出したときに、所定期間ＴＣの間だけ論理レベル０となり、他の期間は論理レベル１の状態を維持するプリチャージ信号ＰＣ２を生成する。低下検出部６２は、プリチャージ信号ＰＣ２を図５に示すスイッチ素子ＳＳ２に供給する。
【００４２】
スイッチ素子ＳＳ１は、出力遅延設定部ＤＳＴから供給された出力遅延制御信号ＳＷａが論理レベル０を示す場合には接地電圧ＶｓｓをトランジスタＰＴ１のゲート端に供給する。一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ１は、プリチャージ信号ＰＣ１をトランジスタＰＴ１のゲート端に供給する。
【００４３】
スイッチ素子ＳＳ２は、かかる出力遅延制御信号ＳＷａが論理レベル０を示す場合には電源電圧ＶｄｄをトランジスタＰＴ２のゲート端に供給する。一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ２は、プリチャージ信号ＰＣ２をトランジスタＰＴ２のゲート端に供給する。
【００４４】
プリチャージ回路としてのトランジスタＰＴ１のソース端には接地電圧Ｖｓｓが印加されており、ドレイン端はラインＬｐ１及び出力トランジスタＲ１のゲート端に接続されている。
【００４５】
トランジスタＰＴ１は、自身のゲート端に供給されたプリチャージ信号ＰＣ１が論理レベル１を示す場合にはオン状態となり、接地電圧Ｖｓｓを出力トランジスタＲ１のゲート端に供給する。これにより、トランジスタＰＴ１は、ｐチャネル型の出力トランジスタＲ１のゲート端の電圧を急峻に低下させるという、プリチャージを行う。
【００４６】
一方、自身のゲート端に供給されたプリチャージ信号ＰＣ１が論理レベル０を示す場合にはトランジスタＰＴ１はオフ状態となり、上記したプリチャージを停止する。
【００４７】
プリチャージ回路としてのトランジスタＰＴ２のソース端には電源電圧Ｖｄｄが印加されており、ドレイン端はラインＬｎ１及び出力トランジスタＲ２のゲート端に接続されている。
【００４８】
トランジスタＰＴ２は、自身のゲート端に供給されたプリチャージ信号ＰＣ２が論理レベル０を示す場合にはオン状態となり、電源電圧Ｖｄｄを出力トランジスタＲ２のゲート端に供給する。これにより、トランジスタＰＴ２は、ｎチャネル型の出力トランジスタＲ２のゲート端の電圧を急峻に増加させるという、プリチャージを行う。
【００４９】
一方、自身のゲート端に供給されたプリチャージ信号ＰＣ２が論理レベル１を示す場合には、トランジスタＰＴ２はオフ状態となり、上記したプリチャージを停止する。
以下に、図５に示す構成を有するアンプＡＰ1の動作について、図７のタイムチャートを参照しつつ説明する。尚、図７では、画素データＱ1によって表される輝度レベルが、輝度レベルＹａの状態から、時点ｔ０にて当該輝度レベルＹａよりも高い輝度レベルＹｂに遷移し、その後、時点ｔ１にて輝度レベルＹａに遷移した場合におけるアンプＡＰ1の動作を示している。
【００５０】
先ず、輝度レベルＹａを表す画素データＱ1が供給されている間、アンプＡＰ1の増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）は、当該輝度レベルＹａに対応した電圧値ＶDT1を有する表示駆動電圧Ｇ1を出力する。
【００５１】
そして、時点ｔ０にて、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移すると、アンプＡＰ1の増幅部は、表示駆動電圧Ｇ1の電圧値ＶDT1を、輝度レベルＹｂに対応した電圧値ＶDT2に向けて増加させる。
【００５２】
この際、増加検出部６１は、画素データＱ1によって表される輝度レベルが輝度レベルＹａよりも高い輝度レベルＹｂへ遷移したことを検出したら、図７に示すように所定期間ＴＣの間だけ論理レベル１となる単一パルス状のプリチャージ信号ＰＣ１をスイッチ素子ＳＳ１に供給する。
【００５３】
ここで、出力遅延制御信号ＳＷａが出力遅延時間Ｗ２に対応した論理レベル０を示す場合には、スイッチ素子ＳＳ１は、接地電圧ＶｓｓをトランジスタＰＴ１のゲート端に供給する。これにより、プリチャージ用のトランジスタＰＴ１はオフ状態に固定され、出力トランジスタＲ１のゲート端へのプリチャージは実施されない。よって、この際、表示駆動電圧Ｇ1の電圧値は、時点ｔ０の直後、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の動作だけで図７の一点鎖線にて示されるように徐々に増加し、時点ｔ０から出力遅延時間Ｗ２が経過した時点で電圧値ＶDT2に到る。
【００５４】
一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ１がオン状態となる。これにより、図７に示すプリチャージ信号ＰＣ１がプリチャージ用のトランジスタＰＴ１のゲート端に供給される。よって、トランジスタＰＴ１は、図７に示すように、表示駆動電圧Ｇ1の立ち上がり区間内において所定期間ＴＣに亘り、出力トランジスタＲ１のゲート端に接地電圧Ｖｓｓを印加するというプリチャージを行う。当該プリチャージによれば、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）だけで電圧値を増加させた場合（一点鎖線にて示す）に比べて急峻に、表示駆動電圧Ｇ1の電圧値が電圧値ＶDT1の状態から増加し（実線にて示す）、上記した出力遅延時間Ｗ２よりも短い出力遅延時間Ｗ１が経過した時点で電圧値ＶDT2に到る。
【００５５】
つまり、プリチャージを実行した場合には、プリチャージを実行しない場合に比して、表示駆動電圧Ｇ1の電圧値がＶDT1の状態から、これよりも高電圧なＶDT2の状態に到るまでの遅延時間が短くなるのである。
【００５６】
その後、時点ｔ１において画素データＱ1によって表される輝度レベルがＹｂからＹａに遷移すると、アンプＡＰ1の増幅部は、表示駆動電圧Ｇ1の電圧値ＶDT2を、輝度レベルＹａに対応した電圧値ＶDT1に向けて低下させる。
【００５７】
この際、低下検出部６２は、画素データＱ1によって表される輝度レベルが輝度レベルＹｂよりも低い輝度レベルＹａへ遷移したことを検出したら、図７に示すように所定期間ＴＣの間だけ論理レベル０となる単一パルス状のプリチャージ信号ＰＣ２をスイッチ素子ＳＳ２に供給する。
【００５８】
ここで、出力遅延制御信号ＳＷａが論理レベル０を示す場合には、スイッチ素子ＳＳ２は、電源電圧ＶｄｄをトランジスタＰＴ２のゲート端に供給する。これにより、プリチャージ用のトランジスタＰＴ２はオフ状態に固定され、出力トランジスタＲ２のゲート端へのプリチャージは実施されない。
【００５９】
よって、この際、表示駆動電圧Ｇ1の電圧値は、時点ｔ０の直後、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の動作だけで図７の一点鎖線にて示されるように徐々に低下し、時点ｔ１から出力遅延時間Ｗ２が経過した時点で電圧値ＶDT1に到る。
【００６０】
一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ２がオン状態となる。これにより、図７に示すプリチャージ信号ＰＣ２がプリチャージ用のトランジスタＰＴ２のゲート端に供給される。よって、トランジスタＰＴ２は、図７に示すように、表示駆動電圧Ｇ1の立ち下がり区間内において所定期間ＴＣに亘り、出力トランジスタＲ２のゲート端に電源電圧Ｖｄｄを印加するというプリチャージを行う。当該プリチャージによれば、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）だけで電圧値を低下させた場合（一点鎖線にて示す）に比べて急峻に、表示駆動電圧Ｇ1の電圧値が電圧値ＶDT2の状態から低下し（実線にて示す）、上記した出力遅延時間Ｗ２よりも短い出力遅延時間Ｗ１が経過した時点で電圧値ＶDT1に到る。
【００６１】
つまり、プリチャージを実行した場合には、プリチャージを実行しない場合に比して、表示駆動電圧Ｇ1の電圧値がＶDT2の状態から、これよりも低電圧な電圧値ＶDT1の状態に到るまでの遅延時間が短くなるのである。
【００６２】
以下に、データドライバ１３の出力端子ＯＴ1〜ＯＴnと表示デバイス２０のデータラインＤ1〜Ｄnとを個別に接続する各プリント配線における配線遅延を考慮した、出力遅延データＭＯＤに基づく出力遅延の設定動作について説明する。
【００６３】
先ず、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の左端に配置されているデータラインＤ1に接続されている配線が最大となり、右端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図８の一点鎖線に示すような遅延形態となる。
【００６４】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図８に示すようにデータラインＤ1での遅延時間とデータラインＤnでの遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【００６５】
そこで、この際、図４に示す第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤ1〜Ｄr及びＤr+1〜Ｄkに接続されているアンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkに、プリチャージの実行を促す論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｂを供給する。更に、出力遅延設定部ＤＳＴは、残りのアンプ群ＡＰk+1〜ＡＰnには、論理レベル０の出力遅延制御信号ＳＷｃを供給することによりプリチャージを停止させる。
【００６６】
よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から、出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkに対応したデータラインＤ1〜Ｄr及びＤr+1〜Ｄk各々での遅延時間は、図８の実線にて示されるように、全体的に低くなる。
【００６７】
従って、第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図８に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【００６８】
次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の右端に配置されているデータラインＤnに接続されている配線が最大となり、左端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図９の一点鎖線に示すような遅延形態となる。
【００６９】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図９に示すようにデータラインＤnでの遅延時間とデータラインＤ1での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【００７０】
そこで、この際、図４に示す第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤr+1〜Ｄk及びＤk+1〜Ｄnに接続されているアンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnに、論理レベル１の出力遅延制御信号ＳＷｂ及びＳＷｃを供給することによりプリチャージを実行させる。更に、出力遅延設定部ＤＳＴは、残りのアンプＡＰ1〜ＡＰrに、プリチャージの停止を表す論理レベル０の出力遅延制御信号ＳＷａを供給する。
【００７１】
よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から、出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnに対応したデータラインＤr+1〜Ｄk及びＤk+1〜Ｄn各々での遅延時間は、図９の実線に示されるように全体的に低くなる。
【００７２】
従って、第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図９に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【００７３】
次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の両端に配置されているデータラインＤ1及びＤnに接続されている配線が最大となり、画面中央に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１０の一点鎖線に示すような遅延形態となる。
【００７４】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１０に示すようにデータラインＤn又はＤnでの遅延時間と中央付近に配置されているデータライン（例えばＤn/2）での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【００７５】
そこで、この際、図４に示す第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤ1〜Ｄr及びＤk+1〜Ｄnに接続されているアンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnに、論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｃを供給することによりプリチャージを実行させる。更に、出力遅延設定部ＤＳＴは、残りのアンプＡＰr+1〜ＡＰkに、プリチャージの停止を表す論理レベル０の出力遅延制御信号ＳＷｂを供給する。
【００７６】
よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnに対応したデータラインＤ1〜Ｄr及びＤk+1〜Ｄn各々での遅延時間は、図１０の実線にて示されるように全体的に低くなる。
【００７７】
従って、第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図１０に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【００７８】
尚、上記実施例では、アンプＡＰ1〜ＡＰn各々の内部でプリチャージを実行するか否かにより、アンプＡＰ1〜ＡＰnの出力遅延時間を２段階で設定できるようにしているが、プリチャージを利用しない他の方法によって、アンプＡＰ1〜ＡＰnの出力遅延時間を３段階以上の多段階にて設定することも可能である。
図１１は、かかる点に鑑みて為された出力アンプ部１３３の内部構成の他の一例を示すブロック図である。尚、図１１に示す構成では、図３に示される出力遅延設定部ＤＳＴに代えて出力遅延設定部ＤＳＸを採用し、アンプＡＰ1〜ＡＰnに代えてアンプＡＧ1〜ＡＧnを採用したものである。
【００７９】
出力遅延設定部ＤＳＸは、出力遅延データＭＯＤにて示される遅延モードに対応した出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃを生成する。
【００８０】
出力遅延設定部ＤＳＸは、データドライバ１３の外部端子を介して供給された出力遅延データＭＯＤを受ける。尚、出力遅延データＭＯＤは、データドライバ１３に内蔵されているユーザレジスタに格納されているものであっても良い。この際、出力遅延設定部ＤＳＸは、このユーザレジスタに格納されている出力遅延データＭＯＤを取り込む。
【００８１】
出力遅延データＭＯＤは、アンプＡＧ1〜ＡＧn各々の出力遅延時間を指定する為のデータであり、例えば以下の第１〜第３遅延モードのうちの１つを表す。
【００８２】
つまり、先ず、アンプＡＧ1〜ＡＧnを、表示デバイス２０による画面内の左領域の表示駆動を担うアンプＡＧ1〜ＡＧr（ｒは２以上の整数）からなるアンプ群ＣＨａと、中央領域の表示駆動を担うアンプＡＧr+1〜ＡＧk（ｋはｒより大きい整数）からなるアンプ群ＣＨｂと、右領域の表示駆動を担うアンプＡＧk+1〜ＡＧnからなるアンプ群ＣＨｃとに区分けする。
【００８３】
ここで、第１遅延モードでは、図１２に示すように、アンプ群ＣＨａ及の出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ１よりも長い出力遅延時間Ｗ２を指定する。更に当該第１遅延モードでは、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ２よりも長い出力遅延時間Ｗ３を指定する。
【００８４】
第２遅延モードでは、図１２に示すように、アンプ群ＣＨａの出力遅延時間として出力遅延時間Ｗ３を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ２を指定する。更に当該第２遅延モードでは、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ１を指定する。
【００８５】
また、第３遅延モードでは、図１２に示すように、アンプ群ＣＨａ及びＣＨｃの出力遅延時間として出力遅延時間Ｗ２を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ３を指定する。
【００８６】
出力遅延設定部ＤＳＸは、出力遅延データＭＯＤにて指定されている、アンプ群ＣＨａ、ＣＨｂ及びＣＨｃ各々の出力遅延時間に対応した出力遅延制御信号ＳＷａ、ＳＷｂ及びＳＷｃを生成する。
【００８７】
例えば、出力遅延設定部ＤＳＸは、出力遅延データＭＯＤが図１２に示す第１遅延モードを表す場合には、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａ、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂ、及び出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｃを生成する。また、出力遅延データＭＯＤが第２遅延モードを表す場合には、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａ、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂ、及び出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷｃを生成する。また、出力遅延データＭＯＤが第３遅延モードを表す場合には、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａ及びＳＷｃを生成し、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｂを生成する。
そして、出力遅延設定部ＤＳＸは、出力遅延制御信号ＳＷａをアンプ群ＣＨａに属するアンプＡＧ1〜ＡＧrの各々に供給し、出力遅延制御信号ＳＷｂをアンプ群ＣＨｂに属するアンプＡＧr+1〜ＡＧkの各々に供給し、出力遅延制御信号ＳＷｃをアンプ群ＣＨｃに属するアンプＡＧk+1〜ＡＧnの各々に供給する。
【００８８】
アンプＡＧ1〜ＡＧnの各々は、階調電圧Ｖ1〜Ｖn及び画素データＱに夫々対応付けして設けられている。アンプＡＧ1〜ＡＧnは、階調電圧Ｖ1〜Ｖnを個別に利得１で増幅して得られた表示駆動電圧Ｇ1〜Ｇnを、夫々に対応して設けられている出力端子ＯＴ1〜ＯＴnを介して出力する。尚、出力端子ＯＴ1〜ＯＴnは、夫々個別のプリント配線を介して表示デバイス２０のデータラインＤ1〜Ｄnに接続されている。
【００８９】
アンプＡＧ1〜ＡＧnの各々は、互いに同一の内部構成を有する。そこで、以下にアンプＡＧ1を抜粋してアンプＡＧ1〜ＡＧnの内部構成について説明する。
【００９０】
図１３は、アンプＡＧ1の内部構成を示す回路図である。尚、図１３において、差動回路ＤＦ１及びＤＦ２、出力トランジスタＲ１及びＲ２からなる増幅部の構成及び動作については、図５に示されるものと同一であるので、その説明は省略する。
【００９１】
図１３に示すように、アンプＡＧ1には、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の他に、出力スイッチとしてのｎチャネルＭＯＳ型のトランジスタＴＸ、及び出力遅延調整部ＣＮＤが設けられている。
【００９２】
出力遅延調整部ＣＮＤは、画素データＱ1にて示される輝度レベルが増加又は低下したことを検出したときに、出力遅延制御信号ＳＷａによって表される出力遅延時間と等しいパルス幅を有する論理レベル１の単一パルスを含む出力遅延調整信号ＯＰＳを生成する。
【００９３】
すなわち、出力遅延制御信号ＳＷａが出力遅延時間Ｗ１を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ１と等しいパルス幅を有する論理レベル０の単一パルスＦＳＴを含む出力遅延調整信号ＯＰＳを生成する。また、出力遅延制御信号ＳＷａが出力遅延時間Ｗ２を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ２と等しいパルス幅を有する論理レベル０の単一パルスＴＹＰを含む出力遅延調整信号ＯＰＳを生成する。また、出力遅延制御信号ＳＷａが出力遅延時間Ｗ３を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ３と等しいパルス幅を有する論理レベル０の単一パルスＳＬＷを含む出力遅延調整信号ＯＰＳを生成する。
【００９４】
出力遅延調整部ＣＮＤは、上記した単一パルスＦＳＴ、ＴＹＰ又はＳＬＷを含む出力遅延調整信号ＯＰＳを、画素データＱ1にて示される輝度レベルが増加又は低下したことを検出したときに、トランジスタＴＸのゲート端に供給する。
【００９５】
トランジスタＴＸのソース端は出力ラインＬＯＴに接続されており、ドレイン端は出力端子ＯＴ1に接続されている。トランジスタＴＸは、自身のゲート端に供給された出力遅延調整信号ＯＰＳが論理レベル１を表している間はオン状態となり、出力ラインＬＯＴの電圧を表示駆動電圧Ｇ1として、出力端子ＯＴ1を介して出力する。一方、自身のゲート端に供給された出力遅延調整信号ＯＰＳが論理レベル０を表している間は、トランジスタＴＸはオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。
以下に、図１３に示す構成を有するアンプＡＧ1の動作について、図１４に示されるタイムチャートを参照しつつ説明する。尚、図１４では、画素データＱ1によって表される輝度レベルが、時点ｔ０にて、輝度レベルＹａの状態から当該輝度レベルＹａよりも高い輝度レベルＹｂに遷移した場合に生成される出力遅延調整信号ＯＰＳと、アンプＡＧ1から出力される表示駆動電圧Ｇ1の波形を示している。
【００９６】
先ず、輝度レベルＹａを表す画素データＱ1が供給されている間、アンプＡＧ1の増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）は、当該輝度レベルＹａに対応した電圧値ＶDT1を有する表示駆動電圧Ｇ1を、出力端子ＯＴ1を介して出力する。
【００９７】
そして、時点ｔ０にて、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移すると、アンプＡＧ1の増幅部は、出力ラインＬＯＴの電圧を、電圧値ＶDT1から、輝度レベルＹｂに対応した電圧値ＶDT2に向けて増加させる増幅処理を行う。
【００９８】
この際、アンプＡＧ1では、出力遅延調整信号ＯＰＳがトランジスタＴＸのゲート端に供給されることにより、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移した時点ｔ０から出力遅延時間Ｗ１、Ｗ２又はＷ３に亘りトランジスタＴＸがオフ状態となる。
【００９９】
よって、表示駆動電圧Ｇ1の電圧値は、時点ｔ０から出力遅延時間（Ｗ１〜Ｗ３）が経過した時点から、輝度レベルＹａに対応した電圧値ＶDT1から、輝度レベルＹｂに対応した電圧値ＶDT2に向けて徐々に増加することになる。
【０１００】
例えば、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ１の間だけ論理レベル０となる単一パルスＦＳＴを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ１の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ１の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ１が経過した時点ｔ１にて、図１４の実線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。
【０１０１】
また、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ２の間だけ論理レベル０となる単一パルスＴＹＰを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ２の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ２の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ２が経過した時点ｔ２にて、図１４の一点鎖線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。
【０１０２】
また、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ３の間だけ論理レベル０となる単一パルスＳＬＷを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ３の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ３の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ３が経過した時点ｔ３にて、図１４の二点鎖線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。
【０１０３】
以下に、データドライバ１３の出力端子ＯＴ1〜ＯＴnと表示デバイス２０のデータラインＤ1〜Ｄnとを個別に接続する各プリント配線における配線遅延を考慮した、出力遅延データＭＯＤに基づく出力遅延の設定動作について説明する。
【０１０４】
先ず、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の左端に配置されているデータラインＤ1に接続されている配線が最大となり、右端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１５の一点鎖線に示すような遅延形態となる。
【０１０５】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１５に示すようにデータラインＤ1での遅延時間とデータラインＤnでの遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【０１０６】
そこで、この際、図１２に示す第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。
【０１０７】
よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧ1〜ＡＧrの出力遅延時間は最小の出力遅延時間Ｗ１となり、アンプＡＧk+1〜ＡＧnの出力遅延時間は最大の出力遅延時間Ｗ３となり、アンプＡＧr+1〜ＡＧkの出力遅延時間は、その中間の出力遅延時間Ｗ２となる。これにより、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１５の実線にて示されるように変化しない。一方、アンプＡＧ1〜ＡＧrに対応したデータラインＤ1〜Ｄr各々での遅延時間は、図１５の実線にて示されるように、全体的に低下する。一方、アンプＡＧk+1〜ＡＧnに対応したデータラインＤk+1〜Ｄn各々での遅延時間は、図１５の実線にて示されるように、全体的に増加する。
【０１０８】
従って、第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１５に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、遅延時間差ＤＬよりも小さくなる。
【０１０９】
よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【０１１０】
次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の右端に配置されているデータラインＤnに接続されている配線が最大となり、左端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１６の一点鎖線に示すような遅延形態となる。
【０１１１】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１６に示すようにデータラインＤnでの遅延時間とデータラインＤ1での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【０１１２】
そこで、この際、図１２に示す第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。
【０１１３】
よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧ1〜ＡＧrの出力遅延時間は最大の出力遅延時間Ｗ１となり、アンプＡＧk+1〜ＡＧnの出力遅延時間は最小の出力遅延時間Ｗ３となり、アンプＡＧr+1〜ＡＧkの出力遅延時間は、その中間の出力遅延時間Ｗ２となる。これにより、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１６の実線にて示されるように変化しない。一方、アンプＡＧ1〜ＡＧrに対応したデータラインＤ1〜Ｄr各々での遅延時間は、図１６の実線にて示されるように、全体的に増加する。一方、アンプＡＧk+1〜ＡＧnに対応したデータラインＤk+1〜Ｄn各々での遅延時間は、図１６の実線にて示されるように、全体的に低下する。
【０１１４】
従って、第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１６に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、上記した遅延時間差ＤＬよりも小さくなる。
【０１１５】
よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【０１１６】
次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の両端に配置されているデータラインＤ1及びＤnに接続されている配線が最大となり、画面中央に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１７の一点鎖線に示すような遅延形態となる。
【０１１７】
よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１７に示すようにデータラインＤn又はＤnでの遅延時間と中央付近に配置されているデータライン（例えばＤn/2）での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。
【０１１８】
そこで、この際、図１２に示す第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。
【０１１９】
よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧr+1〜ＡＧkの出力遅延時間は最小の出力遅延時間Ｗ１となり、アンプＡＧ1〜ＡＧr及びＡＧk+1〜ＡＧnの出力遅延時間は出力遅延時間Ｗ２となる。これにより、アンプＡＧ1〜ＡＧr及びＡＧk+1〜ＡＧnに対応したデータラインＤ1〜Ｄr及びＤk+1〜Ｄn各々での遅延時間は、図１７の実線にて示されるように変化しない。一方、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１７の実線にて示されるように、全体的に増加する。
【０１２０】
従って、第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１７に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、上記した遅延時間差ＤＬよりも小さくなる。
よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。
【０１２１】
尚、上記実施例では、アンプＡＰ１〜ＡＰｎ（ＡＧ1〜ＡＧn）を３つのグループ（ＣＨａ、ＣＨｂ、ＣＨｃ）に区分けし、グループ単位で各アンプの出力遅延時間を調整するようにしているが、アンプ毎に個別に出力遅延時間の調整を行うようにしても良い。
【０１２２】
要するに、各画素の輝度レベルを表す複数の階調電圧（Ｖ1〜Ｖn）を個別に増幅して得た複数の表示駆動電圧（Ｇ1〜Ｇn）を表示デバイス（２０）の複数のデータライン（Ｄ1〜Ｄn）に供給する表示ドライバとして、以下の出力遅延設定部（ＤＳＴ、ＤＳＸ）及び複数のアンプ（ＡＰ1〜ＡＰn、ＡＧ1〜ＡＧn）を含むものであれば良い。すなわち、出力遅延設定部は、複数のアンプ各々の出力遅延時間を指定する出力遅延データ（ＭＯＤ）を受け、複数のアンプの各々毎に出力遅延時間に対応した出力遅延制御信号（ＳＷａ〜ＳＷｃ）を生成する。そして、各アンプは、上記した階調電圧を増幅した電圧を表示駆動電圧として出力する増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）と、出力遅延制御信号に基づき自身の増幅部の出力遅延を調整する出力遅延調整部（ＣＮＴ、ＳＳ１、ＳＳ２、ＰＴ１、ＰＴ２、ＣＮＤ、ＴＸ）と、を有する。
【０１２３】
これにより、例え表示ドライバと表示デバイスのデータライン各々とを接続する配線に伴う配線遅延に差が生じていても、表示ドライバの内部の構成を変更することなく、出力遅延データに基づき、表示ドライバから送出された表示駆動電圧が各データラインに到達するまでに掛かる遅延時間の差を小さくすることができる。よって、本発明によれば、製造コスト増を招くこと無く、表示ドライバ及び表示デバイス間を接続する配線に伴う各種の配線遅延の形態に対応させて、当該遅延時間差に伴って生じる画面内の表示ムラを抑制することが可能となる。
【符号の説明】
【０１２４】
１３              データドライバ
１３３            出力アンプ部
ＡＰ1〜ＡＰn      アンプ
ＣＮＴ            ＰＣ制御部
ＤＳＴ            出力遅延設定部
ＰＴ１、ＰＴ２    トランジスタ
ＳＳ１、ＳＳ２    スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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