(57)【要約】 【課題】  動作信頼性を向上できる半導体装置を提供する。【解決手段】  実施形態によれば、第１変換回路により、入力信号を、入力信号に応じた電流に変換し、第２変換回路により、変換された電流を変換された電流に応じた電圧に変換する。トランジスタは、定電流源からの電流が流れるドレイン端子及びソース端子と、第２変換回路によって変換された電圧が前記伝送路を介して印加されるゲート端子とを具備する。そして、増幅回路により、トランジスタのドレイン電圧と、参照電圧との差電圧を増幅する。【選択図】図７
2018029300.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を、前記入力信号に応じた電流に変換する第１変換回路と、
前記第１変換回路によって変換された電流を前記変換された電流に応じた電圧に変換する第２変換回路と、
前記電圧を伝送する伝送路と、
定電流源と、
前記定電流源からの電流を受信するドレイン端子と、前記伝送路によって伝送された前記電圧が印加されるゲート端子とを具備するトランジスタと、
前記トランジスタのドレイン電圧と、参照電圧との差電圧を増幅して出力する増幅回路と
を具備する半導体装置。
【請求項２】
入力信号を、前記入力信号に応じた電流に変換する第１変換回路と、
前記第１変換回路によって変換された電流が流れる伝送路と、
前記伝送路からの前記変換された電流を前記変換された電流に応じた電圧に変換する第２変換回路と、
定電流源と、
前記定電流源からの電流を受信するドレイン端子と、前記第２変換回路によって変換された電圧が印加されるゲート端子とを具備するトランジスタと、
前記トランジスタのドレイン電圧と、参照電圧との差電圧を増幅して出力する増幅回路と
を具備する半導体装置。
【請求項３】
電流を電圧に変換する第３変換回路と、
前記第３変換回路によって得られた前記電圧を伝送する第２伝送路と、
第２定電流源と、
前記第２伝送路によって伝送された前記電圧及び前記第３定電流源から電流に基づいて、前記参照電圧を生成する第４変換回路と
をさらに具備する、請求項１記載の半導体装置。
【請求項４】
前記第１変換回路は、複数の入力信号を前記複数の入力信号に応じた電流に変換し、
前記増幅回路は、前記複数の入力信号を識別するための出力信号を出力する、
請求項１又は請求項２記載の半導体装置。
【請求項５】
前記第１変換回路、前記第２変換回路、前記定電流源、前記トランジスタ及び前記増幅回路は同一の半導体基板に形成される、請求項１又は請求項２記載の半導体装置。
【請求項６】
前記第１変換回路及び前記第２変換回路は第１半導体基板、前記定電流源、前記トランジスタ及び前記増幅回路は前記第１半導体基板と異なる第２半導体基板に形成される、請求項１記載の半導体装置。
【請求項７】
前記第１変換回路は第１半導体基板、前記第２変換回路、前記定電流源、前記トランジスタ及び前記増幅回路は前記第１半導体基板と異なる第２半導体基板に形成される、請求項２記載の半導体装置。
【請求項８】
前記第１半導体基板はメモリチップであり、
前記第２半導体基板は、前記メモリチップと外部との間の信号の送受信を司るインターフェイスチップである、請求項６又は請求項７記載の半導体装置。
【請求項９】
前記第１半導体基板は、前記メモリチップと外部との間の信号の送受信を司るインターフェイスチップであり、前記第２半導体基板はメモリチップである、請求項６又は請求項７記載の半導体装置。
【請求項１０】
前記伝送路は、シリコン貫通電極である、請求項１又は請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、振幅電圧の異なる信号が使用され、小振幅信号を大振幅信号が使用される回路に伝送することにより、半導体装置全体の省電力化が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５３１９７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１変換回路により、入力信号を、入力信号に応じた電流に変換し、第２変換回路により、変換された電流を変換された電流に応じた電圧に変換する。トランジスタは、定電流源からの電流を受信するドレイン端子と、伝送路によって伝送された電圧が印加されるゲート端子とを具備する。そして、増幅回路により、トランジスタのドレイン電圧と、参照電圧との差電圧を増幅する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体装置の構成を示す図である。
【図２】図２は、第１実施形態の半導体装置の構造を示す断面図である。
【図３】図３は、第１実施形態の半導体装置の構造を示す断面図である。
【図４】図４は、メモリチップ１０に電流駆動回路１３、インターフェイスチップ２０に電流受信増幅回路２３が設けられた半導体装置を示す図である。
【図５】図５は、メモリチップ１０に電流受信増幅回路２３、インターフェイスチップ２０に電流駆動回路１３が設けられた半導体装置を示す図である。
【図６】図６は、メモリチップ１０に電流駆動回路１３及び電流受信増幅回路２３、インターフェイスチップ２０に電流駆動回路１３及び電流受信増幅回路２３が設けられた半導体装置を示す図である。
【図７】図７は、第１実施形態のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図８】図８は、第１実施形態のｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図９】図９は、小振幅回路ＳＡの動作について説明するためのタイミングチャートである。
【図１０】図１０は、比較例の小振幅回路ＳＡの回路図を示す図である。
【図１１】図１１は、比較例の小振幅回路ＳＡの第１例の電源回路の回路図を示す図である。
【図１２】図１２は、比較例の小振幅回路ＳＡの第２例の電源回路の回路図を示す図である。
【図１３】図１３は、比較例の小振幅回路ＳＡの小振幅信号ＤSAが“Ｌ”（接地電位Ｖｓｓ）の場合（図１５の期間ｔ１−ｔ２）の動作を説明するための図である。
【図１４】図１４は、比較例の小振幅回路ＳＡの小振幅信号ＤSAが“Ｈ”（小振幅電位ＶSA）の場合（図１５の期間ｔ２−ｔ３）の動作を説明するための図である。
【図１５】図１５は、比較例の小振幅回路ＳＡの動作を説明するためのタイミングチャートである。
【図１６】図１６は、第１実施形態の半導体装置の効果を説明するための比較例の半導体装置の構成を示す図である。
【図１７】図１７は、第２実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図１８】図１８は、第３実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図１９】図１９は、第４実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２０】図２０は、第５実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２１】図２１は、第６実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２２】図２２は、第２実施形態の半導体装置の電流駆動回路１３、４１にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２３】図２３は、第３実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２４】図２４は、第４実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２５】図２５は、第４実施形態の半導体装置の電流受信増幅回路２３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２６】図２６は、第５実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【図２７】図２７は、第６実施形態の半導体装置の電流駆動回路１３及び電流受信増幅回路２３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態の半導体装置について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
１．第１実施形態  
１．１  半導体装置の構成  
図１を用いて、第１実施形態の半導体装置の構成について説明する。
【０００９】
実施形態の半導体装置１００は、積層された複数のメモリチップ（半導体チップ）１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ、及びインターフェイスチップ（半導体チップ）２０を備える。ここでは、４つのメモリチップが積層された例を示すが、積層されるメモリチップの積層数はこれに限られるものではない。
【００１０】
小振幅電位レベルを有するデータ信号（以下、小振幅信号）は、各メモリチップ１０Ａ−１０Ｄとインターフェイスチップ２０との間のデータ転送に使用される。
小振幅電位レベルは、例えば、０．２Ｖ〜０．４Ｖである。電流駆動回路１３及び電流受信増幅回路２３を有する小振幅回路ＳＡは、メモリチップ１０Ａ−１０Ｄの各々とインターフェイスチップ２０間で小振幅信号の伝送を行なう。
図１では、電流駆動回路１３は各メモリチップ１０Ａ−１０Ｄに設けられる。
【００１１】
ＴＳＶ３０は、各メモリチップ１０Ａ−１０Ｄに設けられる。バンプ３２は、メモリチップ１０Ａとインターフェイスチップ２０との間を電気的に接続する。電流受信増幅回路２３は、インターフェイスチップ２０に設けられる。電流受信増幅回路２３は、ＴＳＶ３０、ＢＭＰ３２を介して、電流駆動回路１３から出力された小振幅信号を受信する。小振幅回路ＳＡについては後で詳述する。
【００１２】
メモリチップ１０Ａ−１０Ｄの各々は、例えばＮＡＮＤフラッシュメモリを含む。すなわちメモリチップ１０Ａ−１０Ｄの各々は、メモリセルアレイ１１、センスアンプ１２、電流駆動回路１３、及び貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）３０を含む。各メモリチップ１０Ａ−１０Ｄのメモリセルアレイ１１は、データを記憶する複数のメモリセルを有する。センスアンプ１２は、メモリセルアレイ１１から読み出したデータを一時的に記憶し、記憶したデータを出力する。ＴＳＶ３０は、メモリチップ１０Ａ−１０Ｄの各々に設けられ、各メモリチップ１０Ａ−１０Ｄの半導体基板の上面から下面まで導通したビアである。ＴＳＶ３０を含むメモリチップ１０Ａ−１０Ｄ及びインターフェイスチップ２０の構造については後で詳述する。
【００１３】
インターフェイスチップ２０は、マルチプレクサ２１、入出力パッド２２、及び電流受信増幅回路２３を有する。マルチプレクサ２１は、受信した複数のデータから１つのデータを選択し出力する。入出力パッド２２は、外部（例えばメモリチップ１０Ａ−１０Ｄにアクセス可能なコントローラ）からインターフェイスチップ２０へ入力されるデータを取り込み、また、インターフェイスチップ２０からのデータを外部に出力するためのパッドである。
【００１４】
データ（小振幅信号）を転送するバスが、メモリチップ１０Ａ−１０Ｄの各々のセンスアンプ１２と電流駆動回路１３との間及び電流受信増幅回路２３とマルチプレクサ２１との間に設けられる。これらバスは、例えば８ｎ（ｎは自然数）ビットのバス幅を有する。メモリチップ１０Ａ−１０Ｄの各々は、８ｎビットのバス幅でデータを出力する。電流駆動回路１３は、出力されたデータをＴＳＶ３０、ＢＭＰ３０を介して電流受信増幅回路２３に転送する。電流受信増幅回路２３は、転送されたデータを電流受信増幅回路２３とマルチプレクサ２１との間のバスに出力する。
【００１５】
以下に、図２及び図３を用いて、積層されたメモリチップ１０Ａ−１０Ｄ及びインターフェイスチップ２０の構造について説明する。
【００１６】
図２に示すように、インターフェイスチップ２０上に、複数のメモリチップ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが下方側（インターフェイスチップ２０側）から順に積層される。メモリチップ１０Ｄ上には絶縁層３３が設けられる。
【００１７】
メモリチップ１０Ａ−１０Ｄの各々には、ＴＳＶ３０が設けられる。ＴＳＶ３０は、各メモリチップの上面から下面までを電気的に接続する。隣り合うメモリチップ１０Ａ−１０Ｄの各ＴＳＶ３０間にはバンプ３１が設けられる。ＴＳＶ３０及びバンプ３１は、各メモリチップ１０Ａ−１０Ｄ間を電気的に接続している。
【００１８】
インターフェイスチップ２０の上面には配線層２０Ａが設けられる。配線層２０Ａとメモリチップ１０ＡのＴＳＶ３０との間に、バンプ３２が設けられる。各メモリチップ１０Ａ−１０Ｄに設けられた電流駆動回路１３は、小振幅信号をメモリチップ１０Ａ−１０Ｄの絶縁膜に形成された配線を通して対応するＴＳＶ３０に出力する。電流受信増幅回路２３は、ＴＳＶ３０に出力された小振幅信号をバンプ３２、配線層２０Ａを通して受信する。
【００１９】
また、図２には最上層のメモリチップ１０ＤがＴＳＶ３０を含む例を示したが、図３に示すように、メモリチップ１０ＤがＴＳＶ３０を含まない場合もある。メモリチップ１０Ｄの下面の配線層３４とメモリチップ１０ＣのＴＳＶ３０との間に、バンプ３１が設けられる。その他の構造は、図２に示した構造と同様である。
【００２０】
例えば、メモリチップ１０Ａから出力されたデータ（小振幅信号）は、ＴＳＶ３０及びバンプ３２を介してインターフェイスチップ２０に入力される。また、メモリチップ１０Ｂから出力されたデータは、メモリチップ１０ＢのＴＳＶ３０、バンプ３１、メモリチップ１０ＡのＴＳＶ３０、及びバンプ３２を介してインターフェイスチップ２０に入力される。
【００２１】
なお、図３ではメモリチップ１０Ａ−１０Ｃの素子面が上側（フェイスアップ）の場合を示したが、メモリチップ１０Ａ−１０Ｃの素子面は下側（フェイスダウン）であっても良い。
【００２２】
１．２  半導体装置の動作  
半導体装置１００では、例えば８ｎビットのバス幅で各メモリチップ１０Ａ−１０Ｄからインターフェイスチップ２０までデータが転送される。この動作について、図１を用いて説明をする。
【００２３】
まず、メモリセルアレイ１１に記憶されたデータが、センスアンプ１２により読み出され、センスアンプ１２に一時的に記憶される。センスアンプ１２は、一時的に記憶したデータを、電流駆動回路１３、ＴＳＶ３０、バンプ３２、及び電流受信増幅回路２３を介してインターフェイスチップ２０のマルチプレクサ２１へ出力する。
【００２４】
具体的には、センスアンプ１２は、例えば８ｎビットのバス幅を用い、例えば８００／ｎ Ｍｂｐｓの伝送速度でデータを電流駆動回路１３へ出力する。電流駆動回路１３は、受信したデータに応じて小振幅信号をＴＳＶ３０へ出力する。出力された小振幅信号は、インターフェイスチップ２０の電流受信増幅回路２３に達する。電流受信増幅回路２３は、受信した小振幅信号に応じたデータをマルチプレクサ２１へ出力する。このようにして、マルチプレクサ２１は、各メモリチップから出力されたデータを８ｎビットのバス幅で受信する。このときの伝送速度は８００／ｎ Ｍｂｐｓである。すなわち、各メモリチップのセンスアンプ１２とインターフェイスチップ２０のマルチプレクサ２１間は、８ｎビットのバス幅及び８００／ｎ Ｍｂｐｓの伝送速度でデータが転送される。
【００２５】
その後、マルチプレクサ２１は、受信したデータをｎ倍速で入出力パッド２２へ転送する。具体的には、マルチプレクサ２１は、例えば８ビットのバス幅により８００Ｍｂｐｓの伝送速度でデータを入出力パッド２２へ出力する。
【００２６】
１．３  小振幅回路ＳＡの構成  
小振幅信号（データ信号）は、メモリチップ１０Ａ−１０Ｄの各々とインターフェイスチップ２０との間で単方向に転送されてもよいし、双方向に転送されてもよい。例えば、メモリチップ１０Ａ−１０Ｄの各々からインターフェイスチップ２０へ小振幅信号を転送する場合、図４に示すように、メモリチップ１０Ａ−１０Ｄの各々が電流駆動回路１３を有し、インターフェイスチップ２０が電流受信増幅回路２３を有する。他方、インターフェイスチップ２０からメモリチップ１０Ａ−１０Ｄの各々へ小振幅信号を転送する場合、図５に示すように、インターフェイスチップ２０が電流駆動回路１３を有し、メモリチップ１０Ａ−１０Ｄの各々が電流受信増幅回路２３を有する。また、例えば小振幅信号が双方向に転送される場合、図６に示すように、メモリチップ１０Ａ−１０Ｄの各々が電流駆動回路１３と電流受信増幅回路２３を有し、インターフェイスチップ２０が電流受信増幅回路２３と電流駆動回路１３を有する。
【００２７】
ここでは、図７を用いて、メモリチップ１０Ａからインターフェイスチップ２０へ小振幅信号を転送する例を説明する。メモリチップ１０Ｂ−１０Ｄの各々からインターフェイスチップ２０へ小振幅信号を転送する場合、及びインターフェイスチップ２０からメモリチップ１０Ａ−１０Ｄの各々へ小振幅信号を転送する場合も、この例と同様である。
【００２８】
小振幅回路ＳＡは、前述したように、電流駆動回路１３及び電流受信増幅回路２３を備える。メモリチップ１０Ａは電流駆動回路１３を有し、インターフェイスチップ２０は電流受信増幅回路２３を有する。ＴＳＶ３０は、メモリチップ１０Ａに設けられており、電流駆動回路１３と電流受信増幅回路２３との間をバンプ３２を介して電気的に接続する。
【００２９】
電流駆動回路１３は、定電流源としての２つのｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＮＭ１、ＮＭ２、小振幅信号が入力されるｎＭＯＳトランジスタＮＭ３、少なくとも送信時には常にオン状態となる電圧がゲート端子に入力されるｎＭＯＳトランジスタＮＭ４、及びｎＭＯＳトランジスタを含むダイオードＤ１を具備する。
【００３０】
具体的には、ｎＭＯＳトランジスタＮＭ１のドレイン端子は、電源（Ｖｃｃ）に接続される。ゲート端子は、ｎＭＯＳトランジスタＮＭ２のゲート端子と接続され、ｎＭＯＳトランジスタＮＭ１及びｎＭＯＳトランジスタＮＭ２をオンにするための所定の電圧が印加される。ソース端子は、ｎＭＯＳトランジスタＮＭ３のドレインに接続される。実施形態では、ｎＭＯＳトランジスタＮＭ１は、電流Ｉを流す定電流源である。
【００３１】
ｎＭＯＳトランジスタＮＭ３のドレイン端子は、ｎＭＯＳトランジスタＮＭ１のソースに接続される。ゲート端子には、小振幅信号が入力される。ソース端子は、ダイオードＤ１の一端に接続される。
【００３２】
ｎＭＯＳトランジスタＮＭ２のドレイン端子は、電源（Ｖｃｃ）に接続される。ゲート端子は、ｎＭＯＳトランジスタＮＭ１のゲートと共通の所定の電圧が印加され、ソース端子は、ｎＭＯＳトランジスタＮＭ４のドレインに接続される。実施形態では、ｎＭＯＳトランジスタＮＭ２は、電流Ｉを流す定電流源である。
【００３３】
ｎＭＯＳトランジスタＮＭ４のドレイン端子は、ｎＭＯＳトランジスタＮＭ２のソースに接続される。ゲート端子は、ｎＭＯＳトランジスタＮＭ４を少なくとも送信時には常にオンにしておくための電圧が印加され、ソース端子は、ｎＭＯＳトランジスタＮＭ３と同様に、ダイオードＤ１の一端に接続される。
【００３４】
ダイオードＤ１は、ｎＭＯＳトランジスタである。ダイオードＤ１のドレイン端子及びゲート端子がｎＭＯＳトランジスタＮＭ３及びｎＭＯＳトランジスタＮＭ４のソース端子に接続される。ソース端子が接地電位Ｖｓｓに接続される。このｎＭＯＳトランジスタのゲート電圧は、ＴＳＶ３０を介して、メモリチップ１０Ａの電流受信増幅回路２３に供給される。
【００３５】
電流受信増幅回路２３は、定電流源Ｊ１、ｎＭＯＳトランジスタＮＭ１１、及びオペアンプＯＰを具備する。具体的には、定電流源Ｊ１は、電源（Ｖｃｃ）を受信して動作し、ｎＭＯＳトランジスタＮＭ１１のドレイン端子に定電流を供給する。ここで、「定電流源」とは、電流が一定に流れる電源である。
【００３６】
ｎＭＯＳトランジスタＮＭ１１のドレイン端子は、定電流源Ｊ１からの電流Ｉが入力される。ゲート端子は、ダイオードＤ１として機能するｎＭＯＳトランジスタのゲート端子の電圧が、ＴＳＶ３０を介して印加される。ソース端子は、接地電位Ｖｓｓに接続される。
【００３７】
オペアンプＯＰの正側入力端子は、ｎＭＯＳトランジスタＮＭ１１のドレイン端子の電圧（Ｖｄ）が印加される。負側入力端子には、参照電位ＲＥＦが印加される。出力端子は、正側入力端子に印加される電圧と、負側入力端子に印加される電圧との差電圧に、オペアンプＯＰの増幅率Ａｖを乗じた電圧（＝Ａｖ（Ｖｄ−参照電位ＲＥＦ））が出力信号として出力する。
【００３８】
なお、上述の実施形態ではｎＭＯＳトランジスタＮＭ１〜ＮＭ４、を使用する場合について説明したが、図８に示すように、ｎＭＯＳトランジスタＮＭ１〜ＮＭ４の代わりにｐＭＯＳトランジスタＰＭ１〜ＰＭ４を使用しても良い。
【００３９】
１．４  小振幅回路の動作
次に、図７に示した小振幅回路ＳＡの動作について説明する。図９は、小振幅回路ＳＡの動作について説明するためのタイミングチャートである。
【００４０】
電流駆動回路１３では、入力信号Ａ（データ）がｎＭＯＳトランジスタＮＭ３のゲートの入力部に入力される。
【００４１】
入力信号Ａが“Ｌ”（例えば、接地電位ＶSS）のとき、ｎＭＯＳトランジスタＮＭ３がオフ状態となる。ｎＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａとして”Ｌ”レベルの信号が入力された場合、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉとなる。
【００４２】
入力信号Ａが“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３がオン状態となる。ＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａとして”Ｈ”レベルの信号が入力された場合、ダイオードＤ１に流れる電流Ｉｄ１＝２Ｉとなる。
【００４３】
ダイオードＤ１のドレイン端子とゲート端子との間に発生した電圧は、ＴＳＶ３０を介してｎＭＯＳトランジスタＮＭ１１のゲート端子に印加される。
【００４４】
電流受信増幅回路２３では、トランジスタＮＭ１１は、ダイオードとして機能するトランジスタと共にカレントミラー回路を形成している。従って、入力信号Ａが“Ｌ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝Ｉ×ａが流れる。ここで”ａ”は、ｎＭＯＳトランジスタＮＭ１１の定数である。例えばトランジスタＮＭ１１がダイオード接続されたトランジスタと同じ電流供給能力を有していれば（たとえば、トランジスタＮＭ１１がダイオードＤ１トランジスタと同じチャネル幅であれば）ａ＝１であるし、トランジスタＮＭ１１がダイオード接続されたトランジスタのチャネル幅が２倍であればａ＝２である。そして、オペアンプＯＰにおいて入力信号Ａの”Ｌ”及び”Ｈ”が判別することができるスケールの値が、適切なａの値として使用される。他方で、入力信号Ａが“Ｈ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝２Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝２Ｉ×ａが流れる。
【００４５】
したがって、入力信号Ａが“Ｈ”の場合のｎＭＯＳトランジスタＮＭ１１のゲート端子の電位は、入力信号Ａが“Ｌ”の場合のｎＭＯＳトランジスタＮＭ１１のゲート端子の電位よりも高くなる。
【００４６】
これにより、オペアンプＯＰの出力信号Ａは、ｎＭＯＳトランジスタＮＭ１１のドレイン端子の電圧（Ｖｄ）に応じて、入力信号Ａが”Ｌ”の場合には、出力信号Ａ＝”Ｌ”が出力され、入力信号Ａが”Ｈ”の場合には、出力信号Ａ＝”Ｈ”が出力される。
【００４７】
なお、参照電位ＲＥＦは、小振幅信号である入力信号ＡをオペアンプＯＰの出力側で判別できるように設定される。例えば、参照電位ＲＥＦは、入力信号Ａが”Ｌ”の場合のｎＭＯＳトランジスタＮＭ１１のＶｄに設定されても良い。
【００４８】
１．５  第１実施形態の効果
次に、上記第１実施形態に係る半導体装置に係る効果について説明する。
【００４９】
１．５．１    比較例
１．５．１．１  比較例の小振幅回路ＳＡの構成
まず、比較例としての小振幅回路ＳＡについて説明する。図１０は、比較例の小振幅回路ＳＡの回路図を示す図である。
【００５０】
小振幅回路ＳＡは、駆動回路３１３及び受信回路３２３を備える。メモリチップ３１０Ａは駆動回路３１３を有し、インターフェイスチップ３２０は受信回路３２３を有する。ＴＳＶ３０は、メモリチップ３１０Ａに設けられており、駆動回路３１３と受信回路３２３との間を電気的に接続する。
【００５１】
駆動回路３１３は、ｎＭＯＳトランジスタＮＭ３０１，ＮＭ３０２、及びインバータＩＶ１を有する。データＤINは、ｎＭＯＳトランジスタＮＭ３０１のゲートに入力されると共に、インバータＩＶ１を介してｎＭＯＳトランジスタＮＭ３０２のゲートに入力される。ｎＭＯＳトランジスタＮＭ３０１のソースはｎＭＯＳトランジスタＮＭ３０２のドレインに接続される。ｎＭＯＳトランジスタＮＭ３０１のドレインには、小振幅電位ＶSAが供給される。ｎＭＯＳトランジスタＮＭ３０２のソースには、基準電位、例えば接地電位Ｖｓｓが供給される。ｎＭＯＳトランジスタＮＭ３０１のソースとｎＭＯＳトランジスタＮＭ３０２のドレインとの接続ノードはＴＳＶ３０に接続される。前記接続ノードからＴＳＶ３０へ小振幅信号ＤSAが出力される。
【００５２】
受信回路３２３は、ｎＭＯＳトランジスタＮＭ３０３、電源回路３２４、及び増幅回路２５を有する。ｎＭＯＳトランジスタＮＭ３は、ＴＳＶ３０と増幅回路３２５間に接続され、トランスファゲートを構成する。ｎＭＯＳトランジスタＮＭ３０３は、そのゲートに供給される調整電圧ＶTSとそのソースに入力される小振幅信号ＤSAとの電位差により、オン状態（転送状態）あるいはオフ状態（遮断状態）となる。
【００５３】
電源回路３２４は、ｎＭＯＳトランジスタＮＭ３０３のゲートに供給する調整電圧ＶTSを発生する。電源回路３２４については後で詳述する。
【００５４】
増幅回路３２５は、インバータＩＶ２、コンデンサＣ１、クロックドインバータＩＶ３、及びラッチ回路ＬＡ１を有する。インバータＩＶ２は、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）ＰＭ３０１、及びｎＭＯＳトランジスタＮＭ３０４を含む。インバータＩＶ２の入力部には信号φが入力される。ｐＭＯＳトランジスタＰＭ３０１、及びｎＭＯＳトランジスタＮＭ３０４のゲートには信号φが入力される。また、ｎＭＯＳトランジスタＮＭ３０４のソースには、ｎＭＯＳトランジスタＮＭ３０３のドレインが接続され、小振幅信号ＤSAあるいは接地電位Ｖｓｓが入力される。ｐＭＯＳトランジスタＰＭ３０１のソースには、内部電源電圧ＶDD、例えば、１．８Ｖあるいは２．０Ｖが供給される。
【００５５】
インバータＩＶ２の出力部は、コンデンサＣ１の第１電極に接続される。インバータＩＶ２の出力部とコンデンサＣ１の第１電極間のノードをノードＡＭＰと称す。コンデンサＣ１の第２電極には、接地電位Ｖｓｓが供給される。
【００５６】
インバータＩＶ２の出力部は、またクロックドインバータＩＶ３の入力部に接続される。クロックドインバータＩＶ３の出力部は、ラッチ回路ＬＡ１の入力部に接続される。ラッチ回路ＬＡ１は、クロックドインバータＩＶ４及びインバータＩＶ５を有する。クロックドインバータＩＶ３の出力部は、クロックドインバータＩＶ４の出力部及びインバータＩＶ５の入力部に入力される。インバータＩＶ５の出力部は、クロックドインバータＩＶ４の入力部に接続される。クロックドインバータＩＶ３の第１制御端には信号φの位相反転信号/φが入力され、その第２制御端には信号φが入力される。クロックドインバータＩＶ４の第１制御端には信号φが入力され、その第２制御端には信号/φが入力される。そして、ラッチ回路ＬＡ１の出力部からデータＤOUTが出力される。
【００５７】
なおここでは、ノードＡＭＰにコンデンサＣ１を接続した例を示したが、ノードＡＭＰに存在する寄生容量で必要な電荷が蓄積できる場合は、コンデンサＣ１を削除することも可能である。
【００５８】
１．５．１．２  比較例の小振幅回路ＳＡの電源回路の構成
図１１及び図１２を用いて、電源回路２４の２つの回路例を説明する。  
図１１に示す第１例の電源回路は、ｎＭＯＳトランジスタＮＭ３１１、及び定電流源Ｉ１を有する。定電流源Ｉ１の入力部には、例えば外部から電源電圧ＶCCが供給され、定電流源Ｉ１の出力部はｎＭＯＳトランジスタＮＭ３１１のドレイン及びゲートが接続される。ｎＭＯＳトランジスタＮＭ３１１のソースには、小振幅電位ＶSAが供給される。
【００５９】
この第１例では、定電流源Ｉ１の出力部と、ｎＭＯＳトランジスタＮＭ３１１のドレイン及びゲートとの接続ノードからｎＭＯＳトランジスタＮＭ３０３のゲートへ調整電圧ＶTSを供給する。ｎＭＯＳトランジスタＮＭ３１１のソースに小振幅電位ＶSAが供給されているため、調整電圧ＶTSは小振幅電位ＶSAよりｎＭＯＳトランジスタＮＭ３１１のしきい値電圧Ｖth分だけ高い電圧となる。ｎＭＯＳトランジスタＮＭ３１１は、ｎＭＯＳトランジスタＮＭ３０３のしきい値電圧Ｖthと同じしきい値電圧Ｖthを持つ。
【００６０】
図１２に示す第２例の電源回路は、ｎＭＯＳトランジスタＮＭ３１２、抵抗Ｒ１、及び定電流源Ｉ１を有する。定電流源Ｉ１の入力部には、例えば外部から電源電圧ＶCCが供給され、定電流源Ｉ１の出力部はｎＭＯＳトランジスタＮＭ３１２のドレイン及びゲートが接続される。ｎＭＯＳトランジスタＮＭ３１２のソースには、抵抗Ｒ１を介して基準電圧ＶSSが供給される。
【００６１】
この第２例では、定電流源Ｉ１の出力部と、ｎＭＯＳトランジスタＮＭ３１２のドレイン及びゲートとの接続ノードからｎＭＯＳトランジスタＮＭ３０３のゲートへ調整電圧ＶTSを供給する。ここでは、ｎＭＯＳトランジスタＮＭ１２のソースが小振幅電位ＶSAになるように、抵抗Ｒ１の抵抗値を設定する。これにより、調整電圧ＶTSは、小振幅電位ＶSAよりｎＭＯＳトランジスタＮＭ３１２のしきい値電圧Ｖth分だけ高い電圧となる。ｎＭＯＳトランジスタＮＭ３１２は、ｎＭＯＳトランジスタＮＭ３０３のしきい値電圧Ｖthと同じしきい値電圧Ｖthを持つ。
【００６２】
１．５．１．３  比較例の小振幅回路ＳＡの動作  
次に、図１０に示した小振幅回路ＳＡの動作について説明する。  
駆動回路３１３では、データＤINがｎＭＯＳトランジスタＮＭ１のゲートとインバータＩＶ１の入力部に入力される。データＤINが“Ｈ”（例えば、電源電圧ＶDD）のとき、ｎＭＯＳトランジスタＮＭ３０１がオン状態となり、ｎＭＯＳトランジスタＮＭ３０２がオフ状態となる。これにより、小振幅信号ＤSAとしての“Ｈ”レベルの信号、すなわち小振幅電位ＶSAがＴＳＶ３０へ出力される。一方、データＤINが“Ｌ”（例えば、接地電位Ｖｓｓ）のとき、ｎＭＯＳトランジスタＮＭ３０１がオフ状態となり、ｎＭＯＳトランジスタＮＭ３０２がオン状態となる。これにより、小振幅信号ＤSAとしての“Ｌ”レベルの信号、すなわち接地電位ＶｓｓがＴＳＶ３０へ出力される。駆動回路３１３から出力された小振幅信号ＤSAは、ＴＳＶ３０を介して受信回路３２３のｎＭＯＳトランジスタＮＭ３０３のソースに転送される。
【００６３】
次に、図１３乃至図１５用いて、比較例の小振幅回路ＳＡの受信回路１２３の動作について説明する。図１３は、比較例の小振幅回路ＳＡの小振幅信号ＤSAが“Ｌ”（接地電位Ｖｓｓ）の場合（図１５の期間ｔ１−ｔ２）の動作を説明するための図である。図１４は、比較例の小振幅回路ＳＡの小振幅信号ＤSAが“Ｈ”（小振幅電位ＶSA）の場合（図１５の期間ｔ２−ｔ３）の動作を説明するための図である。図１５は、比較例の小振幅回路ＳＡの動作を説明するためのタイミングチャートである。
【００６４】
まず、図１５の時刻ｔ０に示すように、信号φを“Ｌ”として、ｐＭＯＳトランジスタＰＭ３０１をオン状態、ｎＭＯＳトランジスタＮＭ３０４をオフ状態にする。さらに、クロックドインバータＩＶ３をオフ状態にする。これにより、コンデンサＣ１を“Ｈ”レベルに充電し、ノードＡＭＰを“Ｈ”にプリチャージする。図１５において、信号φが“Ｌ”の期間がプリチャージ期間である。
【００６５】
次に、図１３を用いて、小振幅信号ＤSAとして“Ｌ”（接地電位Ｖｓｓ）がｎＭＯＳトランジスタＮＭ３０３のソースに転送された場合（期間ｔ１−ｔ２）を説明する。電源回路３２４は、ｎＭＯＳトランジスタＮＭ３０３のゲートに、小振幅電位ＶSAとｎＭＯＳトランジスタＮＭ３０３のしきい値電圧Ｖthとを加算した調整電圧ＶTSを供給している。このため、ｎＭＯＳトランジスタＮＭ３０３のゲート−ソース間電圧は“ＶSA＋Ｖth”となり、ｎＭＯＳトランジスタＮＭ３０３はオン状態となる。
【００６６】
ここで、信号φ“Ｈ”にすると、ｐＭＯＳトランジスタＰＭ３０１はオフ状態、ｎＭＯＳトランジスタＮＭ３０４はオン状態、クロックドインバータＩＶ３はオン状態になる。このため、コンデンサＣ１に充電された電圧がｎＭＯＳトランジスタＮＭ３０４，ＮＭ３０３を通って放電される。これにより、ノードＡＭＰの電位は“Ｌ”となり、ノードＡＭＰの電位“Ｌ”がインバータＩＶ３を通ってラッチ回路ＬＡ１にラッチされる。この結果、ラッチ回路ＬＡ１からデータＤOUTとして“Ｌ”（接地電位Ｖｓｓ）が出力される。
【００６７】
次に、図１４を用いて、小振幅信号ＤSAとして“Ｈ”（小振幅電位ＶSA）がｎＭＯＳトランジスタＮＭ３０３のソースに転送された場合（期間ｔ２−ｔ３）を説明する。電源回路３２４は、同様に、ｎＭＯＳトランジスタＮＭ３０３のゲートに、小振幅電位ＶSAとｎＭＯＳトランジスタＮＭ３０３のしきい値電圧Ｖthとを加算した調整電圧ＶTSを供給している。このため、ｎＭＯＳトランジスタＮＭ３０３のゲート−ソース間電圧はしきい値電圧Ｖthとなり、ｎＭＯＳトランジスタＮＭ３０３はオフ状態となる。
【００６８】
ここで、信号φを“Ｈ”にすると、ｐＭＯＳトランジスタＰＭ３０１はオフ状態、ｎＭＯＳトランジスタＮＭ３０４はオン状態、クロックドインバータＩＶ３はオン状態になる。しかし、ｎＭＯＳトランジスタＮＭ３０３はオフ状態であるため、コンデンサＣ１に充電された電圧は、ｎＭＯＳトランジスタＮＭ３０３によって遮断される。これにより、ノードＡＭＰの電位は“Ｈ”を保持し、ノードＡＭＰの電位“Ｈ”がインバータＩＶ３を通ってラッチ回路ＬＡ１にラッチされる。この結果、ラッチ回路ＬＡ１からデータＤOUTとして“Ｈ”（電源電圧ＶDD）が出力される。なお、ｎＭＯＳトランジスタＮＭ３０３のゲート−ソース間電圧がしきい値電圧Ｖthのときは、小さい電流が流れ始める状態なので、オフ状態と考えてよい。
【００６９】
以上のように、小振幅信号ＤSAが“Ｌ”のときは、ｎＭＯＳトランジスタＮＭ３がオン状態となり、ノードＡＭＰにプリチャージされた“Ｈ”が放電されて、ノードＡＭＰは“Ｌ”になる。これにより、ラッチ回路ＬＡ１は“Ｌ”を保持して出力する。
【００７０】
小振幅信号ＤSAが“Ｈ”のときは、ｎＭＯＳトランジスタＮＭ３０３がオフ状態となり、ノードＡＭＰにプリチャージされた“Ｈ”は保持される。これにより、ラッチ回路ＬＡ１は“Ｈ”を保持して出力する。
【００７１】
１．５．２  第１実施形態の効果
第１実施形態の半導体装置の小振幅回路ＳＡによれば、小振幅信号である入力信号Ａの電位を、電流ベースで検知することができる。具体的には、電流駆動回路１３において定電流源（ＮＭ１、ＮＭ２）からダイオードＤ１に流れる電流Ｉｄ１が、入力信号Ａが”Ｈ”又は”Ｌ”に応じて変化する（Ｉｄ１＝２Ｉ又はＩ）。これにより、電流受信増幅回路２３のｎＭＯＳトランジスタＮＭ１１を流れる電流Ｉｄ２が変化し（Ｉｄ２＝Ｉ×ａ  又は  ２Ｉ×ａ）、入力信号Ａが”Ｈ”であるか”Ｌ”であるかを検知することができる。
【００７２】
一方、比較例の小振幅回路ＳＡでは、小振幅信号である入力信号の振幅電位を基準に入力信号Ｄｉｎの”Ｈ”又は”Ｌ”を検知するので、振幅電位の影響を受ける。例えば、小振幅振幅回路を使用する半導体記憶装置において、受信回路１２３がメモリチップに搭載されている場合、プログラム／リード／消去動作を行なうときに大電流が流れるため電源端子から遠いメモリチップでは、受信回路の影響で供給電位が下がりる。また、接地電位Ｖｓｓが上がる。比較例の小振幅回路ＳＡでは、入力信号Ｄｉｎの”Ｈ”又は”Ｌ”の判定は、振幅電位Ｖｓｓからカットオフマージンを引いて行なわれる。そのため、接地電位Ｖｓｓが上昇すると、入力信号Ｄｉｎの”Ｌ”レベルの判定マージンが減少する。
【００７３】
また、駆動回路１１３がメモリチップに搭載されている場合、接地電位Ｖｓｓが上昇すると、入力信号Ｄｉｎの駆動能力が下がる。また、受信回路１２３の入力信号Ｄｉｎの受け取りマージンが減少する。
【００７４】
第１実施形態によれば、電流ベースで入力信号Ａの”Ｈ”又は”Ｌ”を判断することができるので、電流駆動回路１３及び電流受信増幅回路２３の接地電位Ｖｓｓの変動による影響を小さくすることができる。これにより、入力信号Ａの”Ｌ”レベルの判定マージンが減少することがなく、データを正確に読み出すことができる。
【００７５】
また、接地電位Ｖｓｓの変動の影響を受けにくいので、入力信号Ａの駆動能力が影響を受けず、受信回路１２３の入力信号の受け取りマージンが減少しない。
【００７６】
第１実施形態では、メモリチップ１０Ａ−１０Ｄの各々とインターフェイスチップ２０間のデータ転送にＴＳＶ３０を用い、メモリチップ１０Ａ−１０Ｄの各々とＴＳＶ３０間と、ＴＳＶ３０とインターフェイスチップ２０間とを同じバス幅でデータ転送を行なう。これにより、メモリチップ１０Ａ−１０Ｄの回路面積を削減することができる。
【００７７】
以下に、この点について、図１６に示す比較例を用いて、第１実施形態の効果について詳述する。比較例では、複数の半導体装置２００Ａ，２００Ｂ，２００Ｃ，２００Ｄが積層されている。半導体装置２００Ａ−２００Ｄの各々は、半導体チップ上に、メモリセルアレイ１１、センスアンプ１２、マルチプレクサ２１Ａ，２１Ｂ、及び入出力パッド２２を有する。センスアンプ１２は、８ｎビットのバス幅を用いてマルチプレクサ２１Ａにデータを出力する。マルチプレクサ２１Ａは受け取ったデータを選択し、４ｎビットのバス幅を用いてマルチプレクサ２１Ｂに出力する。さらに、マルチプレクサ２１Ｂは受け取ったデータを選択し、８ビットのバス幅を用いて入出力パッド２２に出力する。しかし、このような半導体装置２００Ａ−２００Ｄでは、半導体装置２００Ａ−２００Ｄの各々にマルチプレクサ及び入出力パッド等を配置し、さらにチップ間接続にＴＳＶを用いていないため、マルチプレクサ及び入出力パッド等の配置やチップ間接続のための面積が増大する。
【００７８】
これに対して、第１実施形態によれば、マルチプレクサ及び入出力パッド等をインターフェイスチップ２０に配置し、これを複数のメモリチップ１０Ａ〜１０Ｄで共通に利用することにより、メモリチップ１０Ａ〜１０Ｄの回路面積を削減することが可能である。
【００７９】
また、第１実施形態では、小振幅信号を単相信号として転送できるため、小振幅信号を転送するのに必要なＴＳＶの個数あるいは信号線の本数を削減することができる。これにより、メモリチップ１０Ａ〜１０Ｄの回路面積を削減することができる
例えば、１ビットのバス幅でデータを転送するために２本の信号線を使い、それら信号線に相補信号（または差動信号）を転送することで、小振幅信号を安定して転送する方法がある。しかし、この場合、信号線の数がバス幅のビット数の２倍必要になるため、バス幅のビット数を増やすには不向きである。また、ＴＳＶを有するメモリチップの場合、ＴＳＶをデータの通る信号線として用いるため、ＴＳＶの使用個数が多いとメモリチップの面積が増大してしまう。
【００８０】
これに対して、第１実施形態によれば、小振幅信号を相補信号ではなく単相信号として転送できるため、すなわち１ビットのバス幅に対して１つのＴＳＶあるいは１本の信号線を用意すればよいため、小振幅信号を転送するのに必要なＴＳＶの個数あるいは信号数の本数を削減することができる。これにより、メモリチップの回路面積を削減することができる。さらに、実施形態に示した小振幅回路ＳＡを用いることで、小振幅信号を高速かつ安定して転送することが可能である。
【００８１】
２．  第２実施形態
第２実施形態の半導体装置は、第１実施形態の半導体装置と小振幅回路ＳＡの構成が異なる。第２実施形態の半導体装置の小振幅回路ＳＡは、参照電位ＲＥＦをＴＳＶ３０を介して生成することにより、電流駆動回路１３と電流受信増幅回路２３との接地電位Ｖｓｓの変動を相殺する。
【００８２】
２．１  小振幅回路ＳＡの構成
図１７は、第２実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。電流駆動回路１３及び電流受信増幅回路２３の構成は、第１実施形態と同様であるので、ここでは説明を省略する。
【００８３】
参照電位ＲＥＦのための電流駆動回路４１は、定電流源としてのｎＭＯＳトランジスタＮＭ２１、少なくとも送信時には常にオン状態となる電圧がゲート端子に入力されるｎＭＯＳトランジスタＮＭ２２及びｎＭＯＳトランジスタを含むダイオードＤ２を具備する。参照電位ＲＥＦのための電流駆動回路４１は、電流駆動回路１３と同一のメモリチップ１０Ａに形成され、参照電位ＲＥＦのための電流受信増幅回路４２は、電流受信増幅回路２３と同一のインターフェイスチップ２０に形成される。
【００８４】
具体的には、ｎＭＯＳトランジスタＮＭ２１は、電源（Ｖｃｃ）に接続されたドレイン端子、ｎＭＯＳトランジスタＮＭ２１をオンにするための所定の電圧が印加されるゲート端子及びｎＭＯＳトランジスタＮＭ２２のドレインに接続されるソース端子を具備する。実施形態では、ｎＭＯＳトランジスタＮＭ２１は、電流Ｉを流す定電流源である。
【００８５】
ｎＭＯＳトランジスタＮＭ２２は、ｎＭＯＳトランジスタＮＭ２１のソースに接続されたドレイン端子と、ｎＭＯＳトランジスタＮＭ２２を少なくとも送信時には常にオンにしておくための電圧が印加されるゲート端子と、ダイオードＤ２の一端に接続されるソース端子とを具備する。
【００８６】
ダイオードＤ２は、ドレイン端子及びゲート端子はｎＭＯＳトランジスタＮＭ２２のソース端子に接続され、ソース端子は接地電位Ｖｓｓに接続され、ｎＭＯＳトランジスタを含む。
【００８７】
参照電位ＲＥＦのための電流受信増幅回路４２は、定電流源Ｊ１、及びｎＭＯＳトランジスタＮＭ３１を具備する。具体的には、定電流源Ｊ１は電源（Ｖｃｃ）を受信して動作し、ｎＭＯＳトランジスタＮＭ３１のドレイン端子に定電流を供給する。
【００８８】
ｎＭＯＳトランジスタＮＭ３１は、定電流源Ｊ１からの電流Ｉが入力され、かつオペアンプＯＰの負側入力端子に接続されるドレイン端子、ダイオードＤ２として機能するｎＭＯＳトランジスタのゲート端子の電圧が、ＴＳＶ３０を介して印加されるゲート端子、及び接地電位Ｖｓｓに接続されるソース端子を具備する。
【００８９】
なお、第２実施形態の参照電位ＲＥＦのための電流駆動回路４１及び電流受信増幅回路４２は、後述する第３実施形態乃至第６実施形態にも適用することができる。
【００９０】
２．２  小振幅回路ＳＡの動作
参照電位ＲＥＦのための電流駆動回路４１では、ｎＭＯＳトランジスタＮＭ２２がオンであるので、ダイオードＤ２には、定電流源からの電流Ｉが流れる。すると、ダイオードＤ２として機能するｎＭＯＳトランジスタのゲート端子の電圧は、ＴＳＶ３０を介してｎＭＯＳトランジスタＮＭ３１のゲート端子に印加される。
【００９１】
参照電位ＲＥＦのための電流受信増幅回路４２では、ｎＭＯＳトランジスタＮＭ３１に電流Ｉ×ｂが流れる。ここで”ｂ”は、ｎＭＯＳトランジスタＮＭ３１の定数であり、オペアンプＯＰにおいて入力信号Ａの”Ｌ”及び”Ｈ”が判別することができるスケールが使用される。
【００９２】
ｎＭＯＳトランジスタＮＭ３１のドレイン電圧は、オペアンプＯＰの負側入力端子に印加される。
【００９３】
２．３  第２実施形態の効果
第２実施形態によれば、参照電位ＲＥＦも、定電流源を使用して、ＴＳＶ３０を介して生成されるので、電流駆動回路１３、４１及び電流受信増幅回路２３、４２の接地電位Ｖｓｓの変動を第１実施形態に比して、さらに抑制することができる。
【００９４】
３．  第３実施形態
第３実施形態の半導体装置の小振幅回路ＳＡは、電流駆動回路１３における電流制御を２段階ではなくＮ段階にすることで、Ｎ値の転送を行なうものである。
【００９５】
３．１  小振幅回路ＳＡの構成
図１８は、第３実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【００９６】
電流駆動回路１３は、定電流源としてのｎ個のｎＭＯＳトランジスタＮＭ１−１〜ＮＭ−Ｎ、及びＮＭ２、小振幅信号である入力信号Ａ−１〜Ａ−Ｎがそれぞれ入力されるｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎ、少なくとも送信時には常にオン状態となる電圧がゲート端子に入力されるｎＭＯＳトランジスタＮＭ４及びｎＭＯＳトランジスタを含むダイオードＤ１を具備する。電流駆動回路１３は、メモリチップ１０Ａに形成される。
【００９７】
具体的には、ｎＭＯＳトランジスタＮＭ１−１〜ＮＭ１−Ｎは、電源（Ｖｃｃ）に接続されたドレイン端子、ｎＭＯＳトランジスタＮＭ２のゲートと共通のｎＭＯＳトランジスタＮＭ１−１〜ＮＭ１−Ｎをオンにするための所定の電圧が印加されるゲート端子及びｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎのドレインにそれぞれ接続されるソース端子を具備する。実施形態では、ｎＭＯＳトランジスタＮＭ１−１〜ＮＭ１−Ｎは、電流Ｉを流す定電流源である。
【００９８】
ｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎは、ｎＭＯＳトランジスタＮＭ１−１〜ＮＭ１−Ｎのソースに接続されたドレイン端子、小振幅信号である入力信号Ａ−１〜Ａ−Ｎが入力されるゲート端子及びダイオードＤ１の一端に接続されるソース端子をそれぞれ具備する。
【００９９】
ｎＭＯＳトランジスタＮＭ２は、電源（Ｖｃｃ）に接続されたドレイン端子、ｎＭＯＳトランジスタＮＭ１のゲートと共通の所定の電圧が印加されるゲート端子及びｎＭＯＳトランジスタＮＭ４のドレインに接続されるソース端子を具備する。実施形態では、ｎＭＯＳトランジスタＮＭ２は、電流Ｉを流す定電流源である。
【０１００】
ｎＭＯＳトランジスタＮＭ４は、ｎＭＯＳトランジスタＮＭ２のソースに接続されたドレイン端子と、ｎＭＯＳトランジスタＮＭ４を少なくとも送信時には常にオンにしておくための電圧が印加されるゲート端子と、ｎＭＯＳトランジスタＮＭ３と同様に、ダイオードＤ１の一端に接続されるソース端子とを具備する。
【０１０１】
ダイオードＤ１は、ドレイン端子及びゲート端子はｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎ及びｎＭＯＳトランジスタＮＭ４のソース端子に接続され、ソース端子は接地電位Ｖｓｓに接続されるｎＭＯＳトランジスタである。
【０１０２】
電流受信増幅回路２３は、定電流源Ｊ１、ｎＭＯＳトランジスタＮＭ１１及びオペアンプＯＰ−１〜ＯＰ−Ｎを具備する。電流受信増幅回路２３は、インターフェイスチップ２０に形成される。具体的には、定電流源Ｊ１は電源（Ｖｃｃ）を受信して動作し、ｎＭＯＳトランジスタＮＭ１１のドレイン端子に定電流を供給する。
【０１０３】
ｎＭＯＳトランジスタＮＭ１１は、定電流源Ｊ１からの電流Ｉが入力されるドレイン端子、ダイオードＤ１として機能するｎＭＯＳトランジスタのゲート端子の電圧が、ＴＳＶ３０を介して印加されるゲート端子、及び接地電位Ｖｓｓに接続されるソース端子を具備する。
【０１０４】
オペアンプＯＰ−１〜ＯＰ−Ｎは、ｎＭＯＳトランジスタＮＭ１１のドレイン端子の電圧（Ｖｄ）が印加される正側入力端子、参照電位ＲＥＦ＿Ａ−１〜ＲＥＦ＿Ａ−Ｎがそれぞれ印加される負側入力端子及び正側入力端子（Ｖｄ）に印加される電圧と、負側入力端子に印加される電圧との差電圧に、オペアンプＯＰの増幅率Ａｖを乗じた電圧（＝Ａｖ（Ｖｄ−参照電位ＲＥＦ））が出力信号Ａ−１〜Ａ−Ｎとして出力される出力端子をそれぞれ具備する。
【０１０５】
参照電位ＲＥＦ＿Ａ−１〜ＲＥＦ＿Ａ−Ｎは、オペアンプＯＰ−１〜ＯＰ−Ｎが小振幅信号である入力信号Ａ−１〜Ａ−Ｎの”Ｈ”の数をそれぞれ判断することができる電位に設定される。
【０１０６】
例えば、参照電位ＲＥＦ＿Ａ−１は、電流Ｉｄ１＝２Ｉが流れるダイオードＤ１の電圧がＴＳＶ３０を介して、ｎＭＯＳトランジスタＮＭ１１のゲート端子に印加された場合の、ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄである。参照電位ＲＥＦ＿Ａ−２は、電流Ｉｄ１＝３Ｉが流れるダイオードＤ１の電圧がＴＳＶ３０を介して、ｎＭＯＳトランジスタＮＭ１１のゲート端子に印加された場合の、ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄである。参照電位ＲＥＦ＿Ａ−ｍは、電流Ｉｄ１＝（ｍ＋１）×Ｉが流れるダイオードＤ１の電圧がＴＳＶ３０を介して、ｎＭＯＳトランジスタＮＭ１１のゲート端子に印加された場合の、ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄである。
【０１０７】
３．２  小振幅回路ＳＡの動作
図１８に示した小振幅回路ＳＡの電流駆動回路１３では、入力信号Ａ−１〜Ａ−Ｎに応じて、ダイオードＤ１に流れる電流が変化する。例えば、入力信号Ａ−１〜Ａ−Ｎが”Ｌ”の場合、ｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎがオフ状態となる。ｎＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａ−１〜Ａ−Ｎとして”Ｌ”レベルの信号が入力された場合、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉとなる。
【０１０８】
入力信号Ａ−１〜Ａ−Ｎが“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３−ＮＭ１〜３−Ｎがオン状態となる。ＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａ−１〜Ａ−Ｎとして”Ｈ”レベルの信号が入力された場合、ダイオードＤ１に流れる電流Ｉｄ１＝（Ｎ＋１）×Ｉとなる。同様に、入力信号Ａ−１〜Ａ−Ｎのうち、ｍ個の入力信号（ｍ：正の整数）が“Ｈ”のとき、ダイオードＤ１に流れる電流Ｉｄ１＝（ｍ＋１）×Ｉとなる。すなわち、入力信号Ａ−１〜Ａ−Ｎのうち、”Ｈ”の状態の入力信号の数に応じて、ダイオードＤ１に電流が流れる。
【０１０９】
ダイオードＤ１のドレイン端子とゲート端子との間に発生した電圧は、ＴＳＶ３０を介してｎＭＯＳトランジスタＮＭ１１のゲート端子に印加される。
【０１１０】
電流受信増幅回路２３では、入力信号Ａ−１〜Ａ−Ｎが“Ｌ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。
【０１１１】
オペアンプＯＰ−１〜ＯＰ−Ｎの参照電位ＲＥＦ＿Ａ−１〜ＲＥＦ＿Ａ−Ｎは、オペアンプＯＰ−１〜ＯＰ−Ｎが小振幅信号である入力信号Ａ−１〜Ａ−Ｎの”Ｈ”の数をそれぞれ判断することができる電位に設定されている。したがって、入力信号Ａ−１〜Ａ−Ｎが“Ｌ”の場合、出力信号Ａ−１〜Ａ−Ｎ＝”Ｌ”が出力される。
【０１１２】
入力信号Ａ−１〜Ａ−Ｎが“Ｈ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝（Ｎ＋１）×Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝（Ｎ＋１）×Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝（Ｎ＋１）×Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。従って、入力信号Ａ−１〜Ａ−Ｎが“Ｈ”の場合、オペアンプＯＰ−１〜ＯＰ−Ｎは出力信号Ａ−１〜Ａ−Ｎ＝”Ｈ”を出力する。
【０１１３】
入力信号Ａ−１〜Ａ−Ｎのうち、ｍ個の入力信号が“Ｈ”のとき、ダイオードＤ１に流れる電流Ｉｄ１＝（ｍ＋１）×Ｉとなる。ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝（ｍ＋１）×Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝（ｍ＋１）×Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。ｍ個の入力信号が”Ｈ”の場合、ｍ個のオペアンプＯＰ−１〜ＯＰ−Ｍの出力信号Ａ−１〜Ａ−Ｍは”Ｈ”となり、オペアンプＯＰ−Ｍ＋１〜ＯＰ−Ｎの出力信号Ａ−Ｍ＋１〜Ａ−Ｎは”Ｌ”となる。
【０１１４】
３・３  第３実施形態の効果
第３実施形態によれば、電流駆動回路１３における電流制御を２段階ではなくＮ段階にすることで、Ｎ値の転送を行なうことができる。
【０１１５】
４．  第４実施形態
第４実施形態の半導体装置の小振幅回路ＳＡは、ＴＳＶ３０に電流を流すことにより、小振幅信号の伝送を行なうものである。
【０１１６】
４．１  小振幅回路ＳＡの構成
図１９は、第４実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【０１１７】
図７に示した電流駆動回路１３の構成と、図１９に示した第４実施形態に係る電流駆動回路１３の構成と異なる点は、ダイオードＤ１を削除し、ｎＭＯＳトランジスタＮＭ３、ＮＭ４のソース端子がＴＳＶ３０に接続されていることにある。電流駆動回路１３は、メモリチップ１０Ａに形成される。
【０１１８】
図７に示した電流受信増幅回路２３の構成と、図１９に示した第４実施形態に係る電流受信増幅回路２３の構成と異なる点は、ＴＳＶ３０にダイオードＤ１が接続されていることにある。具体的には、ダイオードＤ１として機能するｎＭＯＳトランジスタのドレイン端子及びゲート端子にはＴＳＶ３０が接続され、ソース端子には接地電位Ｖｓｓが接続される。
【０１１９】
また、ダイオードＤ１として機能するｎＭＯＳトランジスタのドレイン端子及びゲート端子にはｎＭＯＳトランジスタＮＭ１１のゲート端子が接続される。電流受信増幅回路２３は、インターフェイスチップ２０に形成される。
【０１２０】
４．２  小振幅回路ＳＡの動作
入力信号Ａが“Ｌ”のとき、ｎＭＯＳトランジスタＮＭ３がオフ状態となる。ｎＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａとして”Ｌ”レベルの信号が入力された場合、ＴＳＶ３０を介して、電流受信増幅回路２３のダイオードＤ１に電流Ｉｄ１＝Ｉが流れる。
【０１２１】
入力信号Ａが“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３がオン状態となる。ＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａとして”Ｈ”レベルの信号が入力された場合、ＴＳＶ３０を介して、電流受信増幅回路２３のダイオードＤ１に電流Ｉｄ１＝２Ｉが流れる。
【０１２２】
ダイオードＤ１のドレイン端子とゲート端子との間に発生した電圧は、ｎＭＯＳトランジスタＮＭ１１のゲート端子に印加される。
【０１２３】
入力信号Ａが“Ｌ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝Ｉ×ａが流れる。入力信号Ａが“Ｈ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝２Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝２Ｉ×ａが流れる。
【０１２４】
これにより、オペアンプＯＰの出力信号Ａは、ｎＭＯＳトランジスタＮＭ１１のドレイン端子の電圧（Ｖｄ）に応じて、入力信号Ａが”Ｌ”の場合には、出力信号Ａ＝”Ｌ”が出力され、入力信号Ａが”Ｈ”の場合には、出力信号Ａ＝”Ｈ”が出力される。
【０１２５】
４．３  第４実施形態の効果
第４実施形態によれば、ダイオードＤ１を電流受信増幅回路２３に設けるため、電流駆動回路１３の面積を小さくすることができる。
【０１２６】
５．  第５実施形態
第５実施形態の半導体装置の小振幅回路ＳＡは、ＴＳＶ３０に電流を流し、Ｎ値の小振幅信号の伝送を行なうものである。
【０１２７】
５．１  小振幅回路ＳＡの構成
図２０は、第５実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【０１２８】
図１８に示した電流駆動回路１３の構成と、図２０に示した第５実施形態に係る電流駆動回路１３の構成と異なる点は、ダイオードＤ１を削除し、ｎＭＯＳトランジスタＮＭ３、ＮＭ４のソース端子がＴＳＶ３０に接続されていることにある。電流駆動回路１３は、メモリチップ１０Ａに形成される。
【０１２９】
図１８に示した電流受信増幅回路２３の構成と、図２０に示した第５実施形態に係る電流受信増幅回路２３の構成と異なる点は、ＴＳＶ３０にダイオードＤ１が接続されていることにある。。電流受信増幅回路２３は、インターフェイスチップ２０に形成される。具体的には、ダイオードＤ１として機能するｎＭＯＳトランジスタのドレイン端子及びゲート端子にはＴＳＶ３０が接続され、ソース端子には接地電位Ｖｓｓが接続される。
【０１３０】
また、ダイオードＤ１として機能するｎＭＯＳトランジスタのドレイン端子及びゲート端子にはｎＭＯＳトランジスタＮＭ１１のゲート端子が接続される。
【０１３１】
５．２  小振幅回路ＳＡの動作
図２０に示した小振幅回路ＳＡの電流受信増幅回路２３では、入力信号Ａ−１〜Ａ−Ｎに応じて、ダイオードＤ１に流れる電流が変化する。例えば、入力信号Ａ−１〜Ａ−Ｎが”Ｌ”の場合、ｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎがオフ状態となる。ｎＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａ−１〜Ａ−Ｎとして”Ｌ”レベルの信号が入力された場合、ＴＳＶ３０を介して、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉとなる。
【０１３２】
入力信号Ａ−１〜Ａ−Ｎが“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３−１〜ＮＭ３−Ｎがオン状態となる。ＭＯＳトランジスタＮＭ４はオン状態である。これにより、入力信号Ａ−１〜Ａ−Ｎとして”Ｈ”レベルの信号が入力された場合、ＴＳＶ３０を介して、ダイオードＤ１に流れる電流Ｉｄ１＝（Ｎ＋１）×Ｉとなる。同様に、入力信号Ａ−１〜Ａ−Ｎのうち、ｍ個の入力信号（ｍ：正の整数）が“Ｈ”のとき、ＴＳＶ３０を介して、ダイオードＤ１に流れる電流Ｉｄ１＝（ｍ＋１）×Ｉとなる。すなわち、入力信号Ａ−１〜Ａ−Ｎのうち、”Ｈ”の状態の入力信号の数に応じて、ダイオードＤ１に電流が流れる。
【０１３３】
ダイオードＤ１のドレイン端子とゲート端子との間に発生した電圧は、ｎＭＯＳトランジスタＮＭ１１のゲート端子に印加される。
【０１３４】
入力信号Ａ−１〜Ａ−Ｎが“Ｌ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。
【０１３５】
オペアンプＯＰ−１〜ＯＰ−Ｎの参照電位ＲＥＦ＿Ａ−１〜ＲＥＦ＿Ａ−Ｎは、オペアンプＯＰ−１〜ＯＰ−Ｎが小振幅信号である入力信号Ａ−１〜Ａ−Ｎの”Ｈ”の数をそれぞれ判断することができる電位に設定されている。したがって、入力信号Ａ−１〜Ａ−Ｎが“Ｌ”の場合、出力信号Ａ−１〜Ａ−Ｎ＝”Ｌ”が出力される。
【０１３６】
入力信号Ａ−１〜Ａ−Ｎが“Ｈ”の場合、すなわち、ダイオードＤ１に流れる電流Ｉｄ１＝（Ｎ＋１）×Ｉの場合、ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝（Ｎ＋１）×Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝（Ｎ＋１）×Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。従って、入力信号Ａ−１〜Ａ−Ｎが“Ｈ”の場合、オペアンプＯＰ−１〜ＯＰ−Ｎは出力信号Ａ−１〜Ａ−Ｎ＝”Ｈ”を出力する。
【０１３７】
入力信号Ａ−１〜Ａ−Ｎのうち、ｍ個の入力信号が“Ｈ”のとき、ダイオードＤ１に流れる電流Ｉｄ１＝（ｍ＋１）×Ｉとなる。ｎＭＯＳトランジスタＮＭ１１には電流Ｉｄ２＝（ｍ＋１）×Ｉ×ａが流れる。ｎＭＯＳトランジスタＮＭ１１のドレイン端子電圧Ｖｄは、電流Ｉｄ２＝（ｍ＋１）×Ｉ×ａに対応する電圧となる。このドレイン端子電圧Ｖｄは、オペアンプＯＰ−１〜ＯＰ−Ｎの正側入力端子に印加される。ｍ個の入力信号が”Ｈ”の場合、ｍ個のオペアンプＯＰ−１〜ＯＰ−Ｍの出力信号Ａ−１〜Ａ−Ｍは”Ｈ”となり、オペアンプＯＰ−Ｍ＋１〜ＯＰ−Ｎの出力信号Ａ−Ｍ＋１〜Ａ−Ｎは”Ｌ”となる。
【０１３８】
５．３  第５実施形態の効果
第５実施形態によれば、ダイオードＤ１を電流受信増幅回路２３に設けるため、電流駆動回路１３の面積を小さくすることができ、かつＮ値の小振幅信号の伝送を行なうことができる。
【０１３９】
６．第６実施形態  
第６実施形態の半導体装置の小振幅回路ＳＡは、ＴＳＶ３０を双方向バスとして使用し、同一の基板上に電流駆動回路１３及び電流受信増幅回路２３を形成するものである。
【０１４０】
６．１  小振幅回路ＳＡの構成
図２１は、第６実施形態の半導体装置のｎＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【０１４１】
同図に示すように、メモリチップ１０Ａには、電流駆動回路１３−１及び電流受信増幅回路２３−１が形成される。同様に、インターフェイスチップ２０には、電流駆動回路１３−２及び電流受信増幅回路２３−２が形成される。
【０１４２】
メモリチップ１０の電流駆動回路１３−１及び電流受信増幅回路２３−１は、双方向バスとしてのＴＳＶ３０を介してインターフェイスチップ２０の電流駆動回路１３−２及び電流受信増幅回路２３−２に接続される。電流駆動回路１３−１、１３−２の構成及び電流受信増幅回路２３−１、２３−２の構成は、第４実施形態の図１９に示した電流駆動回路１３の構成と同じである。
【０１４３】
メモリチップ１０の電流駆動回路１３−１のｎＭＯＳトランジスタＮＭ３−１、ＮＭ４−１のソース端子は、ＴＳＶ３０を介して、インターフェイスチップ２０の電流受信増幅回路２３−２のダイオードＤ１−２として機能するｎＭＯＳトランジスタのドレイン端子に接続される。
【０１４４】
インターフェイスチップ２０の電流駆動回路１３−２のｎＭＯＳトランジスタＮＭ３−２、ＮＭ４−２のソース端子は、ＴＳＶ３０を介して、メモリチップ１０の電流受信増幅回路２３−１のダイオードＤ１−１として機能するｎＭＯＳトランジスタのドレイン端子に接続される。
【０１４５】
なお、第６実施形態では、第４実施形態の小振幅回路ＳＡを例にとり説明したが、他の実施形態の小振幅回路ＳＡの電流駆動回路１３及び電流受信増幅回路２３を同一の基板に形成しても良い。
【０１４６】
６．２  小振幅回路ＳＡの動作
メモリチップ１０の電流駆動回路１３−１への入力信号Ａが“Ｌ”のとき、ｎＭＯＳトランジスタＮＭ３−１がオフ状態となる。ｎＭＯＳトランジスタＮＭ４−１はオン状態である。これにより、入力信号Ａとして”Ｌ”レベルの信号が入力された場合、ＴＳＶ３０を介して、インターフェイスチップ２０の電流受信増幅回路２３−２のダイオードＤ１−２に電流Ｉｄ１＝Ｉが流れる。
【０１４７】
メモリチップ１０の電流駆動回路１３−１への入力信号Ａが“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３−１がオン状態となる。ＭＯＳトランジスタＮＭ４−１はオン状態である。これにより、入力信号Ａとして”Ｈ”レベルの信号が入力された場合、ＴＳＶ３０を介して、インターフェイスチップ２０の電流受信増幅回路２３−２のダイオードＤ１−２に電流Ｉｄ１＝２Ｉが流れる。
【０１４８】
ダイオードＤ１−２のドレイン端子とゲート端子との間に発生した電圧は、ｎＭＯＳトランジスタＮＭ１１−２のゲート端子に印加される。
【０１４９】
入力信号Ａが“Ｌ”の場合、すなわち、ダイオードＤ１−２に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１−２には電流Ｉｄ２＝Ｉ×ａが流れる。入力信号Ａが“Ｈ”の場合、すなわち、ダイオードＤ１−２に流れる電流Ｉｄ１＝２Ｉの場合、ｎＭＯＳトランジスタＮＭ１１−２には電流Ｉｄ２＝２Ｉ×ａが流れる。
【０１５０】
これにより、オペアンプＯＰ−２の出力信号Ａは、ｎＭＯＳトランジスタＮＭ１１−２のドレイン端子の電圧（Ｖｄ）に応じて、入力信号Ａが”Ｌ”の場合には、出力信号Ａ＝”Ｌ”が出力され、入力信号Ａが”Ｈ”の場合には、出力信号Ａ＝”Ｈ”が出力される。
【０１５１】
同様に、インターフェイスチップ２０の電流駆動回路１３−２への入力信号Ａ’が“Ｌ”のとき、ｎＭＯＳトランジスタＮＭ３−２がオフ状態となる。ｎＭＯＳトランジスタＮＭ４−２はオン状態である。これにより、入力信号Ａ’として”Ｌ”レベルの信号が入力された場合、ＴＳＶ３０を介して、メモリチップ１０の電流受信増幅回路２３−１のダイオードＤ１−１に電流Ｉｄ１＝Ｉが流れる。
【０１５２】
インターフェイスチップ２０の電流駆動回路１３−２への入力信号Ａ’が“Ｈ”のとき、ｎＭＯＳトランジスタＮＭ３−２がオン状態となる。ＭＯＳトランジスタＮＭ４−２はオン状態である。これにより、入力信号Ａ’として”Ｈ”レベルの信号が入力された場合、ＴＳＶ３０を介して、メモリチップ１０の電流受信増幅回路２３−１のダイオードＤ１−１に電流Ｉｄ１＝２Ｉが流れる。
【０１５３】
ダイオードＤ１−１のドレイン端子とゲート端子との間に発生した電圧は、ｎＭＯＳトランジスタＮＭ１１−１のゲート端子に印加される。
【０１５４】
入力信号Ａ’が“Ｌ”の場合、すなわち、ダイオードＤ１−１に流れる電流Ｉｄ１＝Ｉの場合、ｎＭＯＳトランジスタＮＭ１１−１には電流Ｉｄ２＝Ｉ×ａが流れる。入力信号Ａ’が“Ｈ”の場合、すなわち、ダイオードＤ１−１に流れる電流Ｉｄ１＝２Ｉの場合、ｎＭＯＳトランジスタＮＭ１１−１には電流Ｉｄ２＝２Ｉ×ａが流れる。
【０１５５】
これにより、オペアンプＯＰ−１の出力信号Ａ’は、ｎＭＯＳトランジスタＮＭ１１−１のドレイン端子の電圧（Ｖｄ）に応じて、入力信号Ａ’が”Ｌ”の場合には、出力信号Ａ’＝”Ｌ”が出力され、入力信号Ａ’が”Ｈ”の場合には、出力信号Ａ’＝”Ｈ”が出力される。
【０１５６】
なお、電流駆動回路１３−１及び電流受信増幅回路２３−２がアクティブな場合には、電流駆動回路１３−２及び電流受信増幅回路２３−１が非アクティブとなる。また、電流駆動回路１３−２及び電流受信増幅回路２３−１がアクティブな場合には、電流駆動回路１３−１及び電流受信増幅回路２３−２が非アクティブとなる。これら電流駆動回路１３−１、１３−２及び電流受信増幅回路２３−１、２３−２のアクティブ／非アクティブの制御方法は問わない。例えば、電流駆動回路１３−１及び電流受信増幅回路２３−２と、電流駆動回路１３−２及び電流受信増幅回路２３−１との間にスイッチを設け、このスイッチを制御してもよい。また、電流駆動回路１３−１、１３−２及び電流受信増幅回路２３−１、２３−２の回路コンポーネントを制御しても良い。
【０１５７】
６．３  第６実施形態の効果
第６実施形態によれば、第１の基板及び第２の基板の双方に電流駆動回路１３及び電流受信増幅回路２３を設け、ＴＳＶ３０を双方向バスとして共通に使用することにより、小振幅回路ＳＡ全体の小型化を図ることができる。
【０１５８】
７．  変形例
第２実施形態乃至第６実施形態では、ｎＭＯＳトランジスタを例として説明したが、図２２〜図２７に示すように、ｐＭＯＳトランジスタを使用しても良い。図２２は、図１７に示した第２実施形態の半導体装置の電流駆動回路１３、４１にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。図２３は、図１８に示した第３実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。図２４は、図１９に示した第４実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。図２５は、図１９に示した第４実施形態の半導体装置の電流受信増幅回路２３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。図２６は、図２０に示した第５実施形態の半導体装置の電流駆動回路１３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。図２７は、図２１に示した第６実施形態の半導体装置の電流駆動回路１３及び電流受信増幅回路２３にｐＭＯＳトランジスタを使用した小振幅回路ＳＡを示す図である。
【０１５９】
実施形態においては、メモリチップは例えばＮＡＮＤフラッシュメモリを含むとしたが、これに限定されるものではなく、その他の不揮発性メモリ、あるいは揮発性メモリに適用できる。さらに、様々な種類の半導体集積回路にも適用可能である。
【０１６０】
また、電流駆動回路１３と電流受信増幅回路２３とは同一の半導体チップに設けられ、ＴＳＶ３０は半導体チップに設けられた配線層であってもよい。
【０１６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６２】
ＳＡ…小振幅回路、１０Ａ〜１０Ｄ…メモリチップ、１３…電流駆動回路、２０…インターフェイスチップ、２３…電流受信増幅回路、３０…ＴＳＶ、１００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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