(57)【要約】【課題】トレンチの底面側のゲート絶縁膜の厚さを選択的に容易に厚くすることができるトレンチゲート型の半導体装置を提供する。【解決手段】ｎ−型のドリフト層２と、ドリフト層２の上面側に配置されたｐ型のベース領域３ａ，３ｂと、ベース領域３ａ，３ｂの上部に配置されたｎ＋型のソース領域４ａ，４ｂと、ソース領域４ａ，４ｂ及びベース領域３ａ，３ｂを貫通するトレンチ１２側面のベース領域３ａ，３ｂが露出する表面に少なくとも設けられたゲート絶縁膜（６１，６３）と、トレンチ１２の下部を埋め込むようにゲート絶縁膜（６１，６３）に接して設けられ、ゲート絶縁膜（６１，６３）より比誘電率の小さい焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２と、トレンチ１２内のトレンチ底部埋込絶縁膜６２の上方にゲート絶縁膜（６１，６３）を介して埋め込まれたゲート埋込電極７と、ドリフト層２の下面側に配置されたドレイン領域１とを備える。【選択図】図１
2018200919.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層の上面側に配置された第２導電型のベース領域と、
前記ベース領域の上部に配置され、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、
前記第１主電極領域及び前記ベース領域を貫通するトレンチ側面の前記ベース領域が露出する表面に少なくとも設けられたゲート絶縁膜と、
前記トレンチの底面側に前記トレンチの下部を埋め込むように前記ゲート絶縁膜に接して設けられ、前記ゲート絶縁膜より比誘電率の小さい焼成絶縁膜からなるトレンチ底部埋込絶縁膜と、
前記トレンチ内の前記トレンチ底部埋込絶縁膜の上方に前記ゲート絶縁膜を介して埋め込まれたゲート埋込電極と、
前記ドリフト層の下面側に配置された第２主電極領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記トレンチ底部埋込絶縁膜には、透過型電子顕微鏡像の観察から認められる２ｎｍ〜１０ｎｍの微少空孔が分散していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜が、前記側面の前記ベース領域が露出する表面の位置から前記底面までを含む、前記トレンチの内面の全面に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、前記側面の前記ベース領域が露出する表面の位置から前記トレンチ底部埋込絶縁膜の上面にまで延長され前記トレンチ底部埋込絶縁膜の上面を被覆していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜が、
前記底面及び前記側面に設けられ、前記トレンチ底部埋込絶縁膜の下面側で前記底面に接する第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上面に設けられ、前記側面の前記ベース領域が露出する表面の位置から前記トレンチ底部埋込絶縁膜の上面にまで延長し、前記ゲート埋込電極に接する第２ゲート絶縁膜と、
を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記トレンチ底部埋込絶縁膜の上面が前記ゲート埋込電極に接することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記トレンチ底部埋込絶縁膜が前記底面に接することを特徴とする請求項１、２及び４のいずれか１項に記載の半導体装置。
【請求項８】
前記ドリフト層がシリコンよりも禁制帯幅が広い半導体材料からなることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型のドリフト層の上面側に第２導電型のベース領域を形成する工程と、
前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチの少なくとも側面にゲート絶縁膜を形成する工程と、
前記トレンチを埋めるように感光性樹脂膜を塗布する工程と、
前記塗布した感光性樹脂膜を途中まで露光して前記トレンチの下部に非感光領域を残存させる工程と、
感光した前記感光性樹脂膜を現像して選択的に除去する工程と、
前記残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜を形成する工程と、
前記トレンチ内の前記トレンチ底部埋込絶縁膜の上方に前記ゲート絶縁膜を介してゲート埋込電極を埋め込む工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜を第１ゲート絶縁膜として、
該第１ゲート絶縁膜の上に、前記側面の前記ベース領域が露出する表面の位置から前記トレンチ底部埋込絶縁膜の上面にまで延長され前記トレンチ底部埋込絶縁膜の上面を被覆する第２ゲート絶縁膜を形成する工程を更に含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
第１導電型のドリフト層の上面側に第２導電型のベース領域を形成する工程と、
前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチを埋めるように感光性樹脂膜を塗布する工程と、
前記塗布した感光性樹脂膜を途中まで露光して前記トレンチの下部に非感光領域を残存させる工程と、
感光した前記感光性樹脂膜を現像して選択的に除去する工程と、
前記残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜を形成する工程と、
前記トレンチの少なくとも側面にゲート絶縁膜を形成する工程と、
前記トレンチ内の前記トレンチ底部埋込絶縁膜の上方に前記ゲート絶縁膜を介してゲート埋込電極を埋め込む工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記感光性樹脂膜がスピンオングラス膜であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート型の半導体装置は、平面型に対してセルピッチの縮小によるオン抵抗の低減が期待できるが、トレンチの底面に高電界が発生し、ゲート絶縁膜の絶縁破壊によるブレークダウンが生じる懸念がある。
【０００３】
そこで、トレンチの底部の耐圧を確保するために、トレンチの底面のゲート絶縁膜を厚くすることが検討されている。トレンチの底面のゲート絶縁膜を厚くする方法としては、トレンチの底面及び側面に酸化膜を形成した後に、トレンチの下部に誘電体微粒子を充填する方法が提案されている（特許文献２参照。）。また、高密度プラズマ化学気相成長（ＨＤＰ−ＣＶＤ）法によりトレンチの底面のみに酸化膜を堆積する方法が提案されている（特許文献３参照。）。
【０００４】
しかしながら、特許文献２に記載の方法では、トレンチに充填した誘電体微粒子の隙間が生じる課題がある。また、特許文献３に記載の方法では、ＨＤＰ−ＣＶＤ法によりトレンチの底面のみに酸化膜を形成することは実際的に困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−７６５５３号公報
【特許文献２】特許第４７９１７２３号
【特許文献３】特許第５２４３６７１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、トレンチの底面側のゲート絶縁膜の厚さを選択的に容易に厚くすることができるトレンチゲート型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上面側に配置された第２導電型のベース領域と、（ｃ）ベース領域の上部に配置され、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、（ｄ）第１主電極領域及びベース領域を貫通するトレンチ側面のベース領域が露出する表面に少なくとも設けられたゲート絶縁膜と、（ｅ）トレンチの底面側にトレンチの下部を埋め込むようにゲート絶縁膜に接して設けられ、ゲート絶縁膜より比誘電率の小さい焼成絶縁膜からなるトレンチ底部埋込絶縁膜と、（ｆ）トレンチ内のトレンチ底部埋込絶縁膜の上方にゲート絶縁膜を介して埋め込まれたゲート埋込電極と、（ｇ）ドリフト層の下面側に配置された第２主電極領域とを備えることを特徴とする半導体装置であることを要旨とする。
【０００８】
本発明の他の態様は、（ａ）第１導電型のドリフト層の上面側に第２導電型のベース領域を形成する工程と、（ｂ）ベース領域を貫通するトレンチを形成する工程と、（ｃ）トレンチの少なくとも側面にゲート絶縁膜を形成する工程と、（ｄ）トレンチを埋めるように感光性樹脂膜を塗布する工程と、（ｅ）塗布した感光性樹脂膜を途中まで露光してトレンチの下部に非感光領域を残存させる工程と、（ｆ）感光した感光性樹脂膜を現像して選択的に除去する工程と、（ｇ）残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜を形成する工程と、（ｈ）トレンチ内のトレンチ底部埋込絶縁膜の上方にゲート絶縁膜を介してゲート埋込電極を埋め込む工程と、（ｉ）ベース領域の上部に、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程とを含むことを特徴とする半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）第１導電型のドリフト層の上面側に第２導電型のベース領域を形成する工程と、（ｂ）ベース領域を貫通するトレンチを形成する工程と、（ｃ）トレンチを埋めるように感光性樹脂膜を塗布する工程と、（ｄ）塗布した感光性樹脂膜を途中まで露光してトレンチの下部に非感光領域を残存させる工程と、（ｅ）感光した感光性樹脂膜を現像して選択的に除去する工程と、（ｆ）残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜を形成する工程と、（ｇ）トレンチの少なくとも側面にゲート絶縁膜を形成する工程と、（ｈ）トレンチ内のトレンチ底部埋込絶縁膜の上方にゲート絶縁膜を介してゲート埋込電極を埋め込む工程と、（ｉ）ベース領域の上部に、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の効果】
【００１０】
本発明によれば、トレンチの底面側のゲート絶縁膜の厚さを選択的に容易に厚くすることができるトレンチゲート型の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の一例を示す要部断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図２に引き続く工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図３に引き続く工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【図１２】本発明の実施形態の第１の変形例に係る半導体装置の一例を示す要部断面図である。
【図１３】本発明の実施形態の第２の変形例に係る半導体装置の一例を示す要部断面図である。
【図１４】本発明の実施形態の第３の変形例に係る半導体装置の一例を示す要部断面図である。
【図１５】本発明のその他の実施形態に係る半導体装置の一例を示す要部断面図である。
【図１６】本発明のその他の実施形態に係る半導体装置の他の一例を示す要部断面図である。
【図１７】本発明のその他の実施形態に係る半導体装置の他の一例を示す要部断面図である。
【発明を実施するための形態】
【００１２】
以下において、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【００１４】
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１５】
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１６】
＜半導体装置の構造＞
本発明の実施形態に係る半導体装置としてトレンチゲートを有する絶縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ）を説明する。本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ−型）のドリフト層２と、ドリフト層２の上面側に配置された第２導電型（ｐ型）のベース領域３ａ，３ｂと、ベース領域３ａ，３ｂの上部に配置され、ドリフト層２よりも高不純物密度の第１導電型（ｎ＋型）の第１主電極領域（ソース領域）４ａ，４ｂとを備える。
【００１７】
ベース領域３ａ，３ｂの上部には、ソース領域４ａ，４ｂに接するようにベース領域３ａ，３ｂよりも高不純物密度の第２導電型（ｐ＋型）のベースコンタクト領域５ａ，５ｂが設けられている。ソース領域４ａ，４ｂの上面からドリフト層２に至るようにソース領域４ａ，４ｂ及びベース領域３ａ，３ｂを貫通してトレンチ１２が設けられている。トレンチ１２の底面及び側面にはゲート絶縁膜（６１，６３）が設けられ、トレンチ１２内にゲート絶縁膜（６１，６３）を介してゲート埋込電極７が埋め込まれている。
【００１８】
ゲート埋込電極７上には層間絶縁膜８を介して第１主電極（ソース電極）９が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ソース電極９は、ソース領域４ａ，４ｂ及びベースコンタクト領域５ａ，５ｂに接する。ドリフト層２の下面側には、ドリフト層２に接するように第２導電型（ｎ＋型）の第２主電極領域（ドレイン領域）１が配置されている。本発明の実施形態に係る半導体装置は、図１に示した構造を単位セル構造として備え、この単位セル構造が周期的に複数個配列されてマルチチャネル構造をなす。
【００１９】
本発明の実施形態においては、ドレイン領域１は炭化珪素（ＳｉＣ）からなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成されるものとする。ドレイン領域１及びドリフト層２としては、ＳｉＣの他にもシリコン（Ｓｉ）や、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体がドレイン領域１及びドリフト層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義される場合が多い。本発明ではワイドバンドギャップ半導体の禁制帯幅を、３Ｃ−ＳｉＣの室温における禁制帯幅２．２３ｅＶを基準として説明する。
【００２０】
ソース領域４ａ，４ｂ及びベース領域３ａ，３ｂを深さ方向に貫通するトレンチ１２は、その底部がドリフト層２に到達する。トレンチ１２の幅は例えば０．５μｍ〜１μｍ程度、トレンチ１２の深さは例えば１μｍ〜２μｍ程度が、本発明の効果を奏する上で好ましい。しかし本発明のトレンチ１２の幅や深さがこれらの値に限定されるものではないことは、以下の説明から理解できるであろう。図１ではトレンチ１２の底面が曲面である場合を例示するが、トレンチ１２の底面が平面であってもよい。トレンチ１２の底部の電界集中を緩和するために、トレンチ１２の底部にｐ型のウェル領域（図示省略）が配置されていてもよい。本発明の実施形態においては、平面パターン上、各単位セル構造のトレンチ１２がストライプ状に配列されているものとするが、これに限定されない。例えばトレンチ１２が矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
【００２１】
ゲート絶縁膜（６１，６３）厚さは例えば２０ｎｍ〜１５０ｎｍ程度である。ゲート絶縁膜（６１，６３）は、トレンチ１２の側面側に第１ゲート絶縁膜６１と第２ゲート絶縁膜６３の積層構造で構成されている。トレンチ１２の底部にかかる電界強度を十分に抑制するためには、トレンチ１２の底面側の絶縁膜の厚さをトレンチ１２の側面側よりも例えば５倍以上厚くすることが好ましい。このため、トレンチ１２の底部においては、第１ゲート絶縁膜６１と第２ゲート絶縁膜６３の間に焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２が挟み込まれている。
【００２２】
すなわち、トレンチ１２の底部には、第１ゲート絶縁膜６１、トレンチ底部埋込絶縁膜６２及び第２ゲート絶縁膜６３の３層構造のトレンチ内誘電体膜（６１，６２，６３）を構成して、トレンチ１２の底部にかかる電界強度を抑制している。このためトレンチ１２の底部の３層構造の絶縁膜の厚さは、例えば１００ｎｍ〜７５０ｎｍ程度となるが、トレンチ１２が深い場合には７５０ｎｍ程度以上でもかまわない。
【００２３】
第１ゲート絶縁膜６１は、トレンチ１２の底面及び側面に連続して設けられ、トレンチ底部埋込絶縁膜６２の下面側でトレンチ１２の底面に接する。第１ゲート絶縁膜６１は、トレンチ１２の側面のベース領域３ａ，３ｂが露出する表面の位置からトレンチ１２の底面までを含む、トレンチ１２の内面の全面に設けられている。トレンチ底部埋込絶縁膜６２は、第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３に接してトレンチ１２の下部に埋め込まれている。第２ゲート絶縁膜６３は、第１ゲート絶縁膜６１の上面に、トレンチ１２の側面のベース領域３ａ，３ｂが露出する表面の位置からトレンチ底部埋込絶縁膜６２の上面にまで延長して設けられている。第２ゲート絶縁膜６３は、トレンチ底部埋込絶縁膜６２の上面を被覆し、ゲート埋込電極７に接している。
【００２４】
第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３としては、シリコン酸化膜（ＳｉＯ２膜）の他、ＳｉＯ２膜より比誘電率の大きなストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３は、互いに同一の材料で構成されていてもよく、互いに異なる材料で構成されていてもよい。
【００２５】
第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３のそれぞれの厚さは例えば１０ｎｍ〜７５ｎｍ程度である。第１ゲート絶縁膜６１の厚さは、第２ゲート絶縁膜６３の厚さと同一であってもよく、第１ゲート絶縁膜６１の厚さが第２ゲート絶縁膜６３よりも厚くても又は薄くてもよい。第１ゲート絶縁膜６１の厚さを第２ゲート絶縁膜６３よりも厚くする場合は、第１ゲート絶縁膜６１の厚さを例えば１５ｎｍ〜１００ｎｍ程度にしてもよい。
【００２６】
トレンチ底部埋込絶縁膜６２は、感光性樹脂膜（感光性樹脂溶液）を焼成してなる焼成絶縁膜である。感光性樹脂膜としては、スピンコート法等で塗布可能であり、ポジ型の感光性を有し、焼成することで絶縁膜となる材料が使用可能である。感光性樹脂膜としては、例えば「スピンオングラス（ＳＯＧ）膜」と呼ばれる感光性塗布ガラス膜が使用可能である。塗布ガラス膜の成分となるＳＯＧ液は、塗布ガラス膜となるシロキサン成分と溶媒としてのアルコール成分などから調整される。この溶液をスピンコート法等により基板上に塗布し、熱処理で溶媒などを蒸発させ、膜を硬化するとＳＯＧ絶縁膜が形成される。ＳＯＧとは、これら溶液と形成される膜の総称である。 ＳＯＧは、シロキサンの構造により、シリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）等に分類される。 
【００２７】
本発明の実施形態に係るポジ型感光性樹脂膜は、例えば、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）水溶液に対する溶解速度が異なる少なくとも２種類以上のポリシロキサン、ジアゾナフトキノン誘導体、光酸発生剤、及び溶剤を含有するポジ型感光性シロキサン組成物等が好ましい。高い耐熱性を有するポリシロキサンとして、架橋点としてシラノール基を有するシルセスキオキサン等が好ましい。シラノール基は加熱によってシロキサン結合を形成して高い耐熱性を付与することができる。シルセスキオキサンは低温硬化及びパターンの安定性に優れている。籠型及びラダー型と呼ばれるシルセスキオキサンは、クラック耐性が高い。一般に、籠型シルセスキオキサン及びラダー型シルセスキオキサンは、フリーのシラノール基が少ないためアルカリ現像液に対する溶解性が低い。従って、本発明の実施形態に係るポジ型感光性樹脂膜としては、例えばアルカリ現像液に対する溶解性が低いシロキサンとアルカリ現像液に対する溶解性が高いシロキサンとを組み合わせて使用することが可能である。
【００２８】
トレンチ底部埋込絶縁膜６２は、熱酸化法又は化学気相成長法等により形成される第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３よりも膜密度が低く、機械的強度が弱い。熱酸化膜の比誘電率は３．５〜４．２程度であるが、ＳＯＧ膜の比誘電率を２．１〜３．０程度とすることができるので、トレンチ底部埋込絶縁膜６２を構成している焼成絶縁膜の比誘電率は第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３よりも低い。トレンチ底部埋込絶縁膜６２がＳＯＧ膜の焼成絶縁膜である場合、トレンチ底部埋込絶縁膜６２の弾性率を６ＧＰａ〜１５ＧＰａ程度、硬度を０．７ＧＰａ〜１．５ＧＰａ程度とすることができる。またトレンチ底部埋込絶縁膜６２がＳＯＧ膜の焼成絶縁膜である場合、透過型電子顕微鏡（ＴＥＭ）像の観察からは２ｎｍ〜１０ｎｍ程度の微少空孔がほぼ均一に分散している。
【００２９】
トレンチ底部埋込絶縁膜６２の上面はＳＯＧ膜を焼成する前は露光光の透過距離が一定であるので、平坦であるが、絶縁膜を焼成することにより下側に凸となる。一方、トレンチ１２の底部の断面形状が下側に凸となる形状であるので、トレンチ底部埋込絶縁膜６２は、その上面及び下面が下側に凸となる曲面を有する三日月形の端面形状を有する。トレンチ底部埋込絶縁膜６２の厚さは、トレンチ１２の幅方向において中央部が最も厚く、中央部から離れるにつれて薄くなっている。トレンチ１２の幅方向の中央部におけるトレンチ底部埋込絶縁膜６２の厚さは例えば８０ｎｍ〜７３０ｎｍ程度であり、露光時の光量を調整することにより適宜、露光光の透過深さを設定して焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２の厚さを調整可能である。ただし、トレンチ１２が深い場合等であれば７３０ｎｍ程度以上でもかまわない。
【００３０】
ゲート埋込電極７は、トレンチ１２内のトレンチ底部埋込絶縁膜６２の上方（上面側）に第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３を介して設けられている。ゲート埋込電極７の材料としては、例えばｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。ソース電極９及びゲート表面電極の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ−Ｓｉ、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。ドレイン電極１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００３１】
本発明の実施形態に係る半導体装置の動作としては、ドレイン電極１０に正電圧を印加し、ゲート埋込電極７に閾値以上の正電圧を印加すると、ベース領域３ａ，３ｂのゲート埋込電極７側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１０からドレイン領域１、ドリフト層２、ベース領域３ａ，３ｂの反転層及びソース領域４ａ，４ｂを経由してソース電極９へ電流が流れる。一方、ゲート埋込電極７に印加される電圧が閾値未満の場合、ベース領域３ａ，３ｂに反転層が形成されないため、オフ状態となり、ドレイン電極１０からソース電極９へ電流が流れない。
【００３２】
本発明の実施形態に係る半導体装置によれば、トレンチ１２の下部に埋め込んでいるトレンチ底部埋込絶縁膜６２の厚さを調整してゲート埋込電極７の直下の誘電体膜の厚さを任意に選択することが容易である。ゲート埋込電極７の直下の誘電体膜の厚さを厚くすることにより、トレンチ１２の底部の電界集中が緩和できるので、本発明の実施形態に係る半導体装置の耐圧を向上することができる。更に、トレンチ底部埋込絶縁膜６２を挟むように第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３を設けることにより、ゲート埋込電極７の周辺の誘電体膜（トレンチ内誘電体膜）の絶縁性や信頼性を向上させることができる。
【００３３】
＜半導体装置の製造方法＞
次に、図２〜図１１を用いて、本発明の実施形態に係る半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３４】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、ドレイン領域１の上面に、ｎ−型のドリフト層２をエピタキシャル成長させる。引き続き、ドリフト層２の上面側から、Ａｌ等のｐ型不純物イオンを多段イオン注入する。その後、熱処理を行うことにより注入されたｐ型イオンを活性化させ、図２に示すようにｐ型のベース領域３を形成する。なお、ベース領域３はドリフト層２の上面にエピタキシャル成長してもよい。
【００３５】
次に、ドリフト層２上にフォトレジスト膜１１を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜１１をパターニングする。パターニングされたフォトレジスト膜１１をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図３に示すように、ベース領域３ａ，３ｂを貫通してドリフト層２の上部に達するトレンチ１２を選択的に形成する。その後、フォトレジスト膜１１をウェット処理等で除去する。なお、ドリフト層２上に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をマスクとして用いてドライエッチングによりトレンチ１２を形成してもよい。
【００３６】
次に、図４に示すように、熱酸化法等により、トレンチ１２の底面及び側面とベース領域３ａ，３ｂの上面に第１ゲート絶縁膜６１を形成する。ＳｉＣを熱酸化してＳｉＯ２膜を形成する場合、例えば酸素雰囲気中において１０００℃程度で熱処理を行ってもよい。或いは、低圧ＣＶＤ（ＬＰＣＶＤ）法等により高温酸化膜（ＨＴＯ膜）を第１ゲート絶縁膜６１として堆積してもよい。
【００３７】
次に、図５に示すように、第１ゲート絶縁膜６１の上面に、感光性ＳＯＧ液等の感光性樹脂膜（感光性樹脂溶液）６２ｘをスピン塗布し、トレンチ１２に充填させる。そして、熱処理（ベーキング）で感光性樹脂膜６２ｘに含まれていた溶媒などを蒸発させる。更に、感光性樹脂膜６２ｘをフォト・リソグラフィ技術によってパターニングする。即ち、感光性樹脂膜６２ｘが感光する所定の波長の露光光を照射して感光性樹脂膜６２ｘの全面を露光し、露光光の透過距離を選定して、感光性樹脂膜６２ｘを途中まで露光してトレンチ１２の下部に非感光領域を残存させる。感光性樹脂膜６２ｘが紫外線に感光するのであれば、露光光としては、例えば、エキシマレーザーから出射される紫外線を採用できる。この際、露光光の光量を調整して露光光の透過距離を選択することにより、感光性樹脂膜６２ｘが感光される深さを制御して、トレンチ１２の下部に残存させる感光性樹脂膜６２ｘの非感光領域厚さを制御する。露光光の光量を増加させるほど、露光光の透過距離が増大するので感光性樹脂膜６２ｘが深く露光される。
【００３８】
その後、アルカリ水溶液等により現像すれば、感光した感光性樹脂膜６２ｘが選択的に除去されて、現像後にトレンチ１２の下部に非感光領域として感光性樹脂膜６２ｘが残存する。すなわち、非感光領域である感光性樹脂膜６２ｘがトレンチ１２の深さ方向に選択的に残留するが、露光量を増加させるほど、非感光領域として残存する感光性樹脂膜６２ｘの厚さは減少する。
【００３９】
現像後に図５に示した構造体を酸洗浄及び純粋洗浄をする。そして、例えばアルゴン（Ａｒ）ガス等の不活性ガス雰囲気下、７００℃〜９００℃程度で３０分間熱処理を行うことにより、感光性樹脂膜６２ｘ中の溶媒を揮発させ、感光性樹脂膜６２ｘを焼成する。非感光領域として残存する感光性樹脂膜６２ｘの上面は、焼成する前は露光光の透過距離が一定であるので、平坦であるが、絶縁膜を焼成することにより下側に凸となる断面形状になる。この結果、図６に示すように、トレンチ１２の下部に焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２が形成される。トレンチ１２の底部が下側に凸となる形状であるので、トレンチ底部埋込絶縁膜６２は、その上面及び下面が下側に凸となる曲面を有する三日月形の断面形状になる。
【００４０】
次に、図７に示すように、ＬＰＣＶＤ法等により、トレンチ１２の側面及びトレンチ底部埋込絶縁膜６２の上面に高温酸化膜（ＨＴＯ膜）等の第２ゲート絶縁膜６３を減圧ＣＶＤ等で堆積して形成する。第２ゲート絶縁膜６３は、トレンチ１２の側面のベース領域３ａ，３ｂが露出する表面の位置からトレンチ底部埋込絶縁膜６２の上面にまで延長されて、トレンチ底部埋込絶縁膜６２を被覆する。第２ゲート絶縁膜６３は、ベース領域３ａ，３ｂの上面に位置する第１ゲート絶縁膜６１の上面にも堆積される。この結果、第１ゲート絶縁膜６１、トレンチ底部埋込絶縁膜６２及び第２ゲート絶縁膜６３からなる積層構造のトレンチ内誘電体膜（６１，６２，６３）が形成される。
【００４１】
次に、図８に示すように、ＣＶＤ法等により、トレンチ内誘電体膜（６１，６２，６３）を構成する第２ゲート絶縁膜６３上にＮ等のｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）７ｘを堆積する。その後、ポリシリコン層７ｘをエッチバックすることにより、トレンチ１２の内部にトレンチ内誘電体膜（６１，６２，６３）を介してポリシリコン層７ｘを埋め込む。更に、指向性の高いドライエッチングにより、ポリシリコン層７ｘの上部を選択的に除去し、第２ゲート絶縁膜６３を露出させる。そして、酸化膜とポリシリコンとのエッチング選択比を用いて、ベース領域３ａ，３ｂの上面側に露出した第１ゲート絶縁膜６１及び第２ゲート絶縁膜６３を選択的に除去するようにドライエッチングのエンドポイントを決定する。この結果、図９に示すように、ベース領域３ａ，３ｂの上面が露出する。
【００４２】
次に、ベース領域３ａ，３ｂ上にフォトレジスト膜（図示省略）を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。これと同時に、ポリシリコン層７ｘにもイオン注入される。その後、フォトレジスト膜をウェット処理等で除去する。更に、ベース領域３ａ，３ｂ上に新たなフォトレジスト膜（図示省略）を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。この際、ポリシリコン層７ｘにｐ型不純物イオンがイオン注入されないように、ポリシリコン層７ｘの上をフォトレジスト膜でカバーしておいてもよい。その後、フォトレジスト膜をウェット処理等で除去する。引き続き、熱処理を行うことにより注入されたｎ型不純物及びｐ型不純物のイオンを活性化させ、図１０に示すように、ベース領域３ａ，３ｂの上部にｎ＋型のソース領域４ａ，４ｂ及びｐ＋型のベースコンタクト領域５ａ，５ｂを選択的に形成する。この熱処理工程においては、ポリシリコン層７ｘに注入されたｎ型不純物イオン等も活性化される。
【００４３】
なお、ソース領域４ａ，４ｂ及びｐ＋型のベースコンタクト領域５ａ，５ｂを形成する順序はこれに限定されない。例えば、図２に示したｐ型のベース領域３を形成する工程の後、図３に示したトレンチ１２を形成する工程の前に、ｎ＋型のソース領域４ａ，４ｂとなるｎ＋型領域及びｐ＋型のベースコンタクト領域５ａ，５ｂを形成してもよい。そして、ソース領域４ａ，４ｂとなるｎ＋型領域及びベース領域３を貫通するようにトレンチ１２を形成してもよい。
【００４４】
次に、ＣＶＤ法等により、ゲート埋込電極７、ソース領域４ａ，４ｂ及びｐ＋型のベースコンタクト領域５ａ，５ｂ上にＳｉＯ２膜等からなる層間絶縁膜８を堆積する。そして、層間絶縁膜８上にフォトレジスト膜１３を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜１３をパターニングする。パターニングされたフォトレジスト膜１３をマスクとして用いて、図１１に示すように、ドライエッチングにより層間絶縁膜８をゲート埋込電極７上に残存するように選択的に除去してソースコンタクトホールを開孔する。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート埋込電極７に接続されたゲート配線の一部が露出するように、ゲートコンタクトホールも層間絶縁膜８に開孔する。その後、フォトレジスト膜１３をウェット処理等で除去する。
【００４５】
次に、スパッタ法又は蒸着法等により、図１２に示すように、ソース領域４ａ，４ｂ及びｐ＋型のベースコンタクト領域５ａ，５ｂの上面にＡｌ等からなる金属層を全面に堆積する。そして、金属層上にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより金属層をパターニングして、ソース電極９及びゲート表面電極のパターンを形成する。同様に、スパッタ法又は蒸着法等により、ドレイン領域１の下面にＡｕ等からなるドレイン電極１０を図１に示すように形成する。このようにして、本発明の実施形態に係る半導体装置が完成する。
【００４６】
本発明の実施形態に係る半導体装置の製造方法によれば、感光性樹脂膜６２ｘを露光する光量を調整することにより、トレンチ底部埋込絶縁膜６２の厚さを調節することができる。したがって、トレンチ１２の底面側の第１ゲート絶縁膜６１、トレンチ底部埋込絶縁膜６２及び第２ゲート絶縁膜６３からなるトレンチ内誘電体膜（６１，６２，６３）の各部の厚さを独立して調節することが容易にできる。
【００４７】
（第１の変形例）
本発明の実施形態の第１の変形例に係る半導体装置は、図１２に示すように、トレンチ内誘電体膜（６１，６２）が、第１ゲート絶縁膜６１及びトレンチ底部埋込絶縁膜６２を有し、図１に示した第２ゲート絶縁膜６３を有さない点が、図１に示した本発明の実施形態に係る半導体装置と異なる。第１ゲート絶縁膜６１は、トレンチ１２の底面及び側面に連続して設けられ、トレンチ１２の底面に接する。第１ゲート絶縁膜６１は、トレンチ１２の側面のベース領域３ａ，３ｂが露出する表面の位置からトレンチ１２の底面までを含む、トレンチ１２の内面の全面に設けられている。トレンチ底部埋込絶縁膜６２は、トレンチ１２の下部に設けられ、トレンチ底部埋込絶縁膜６２の下面側が第１ゲート絶縁膜６１に接し、トレンチ底部埋込絶縁膜６２の上面側がゲート埋込電極７に接する。
【００４８】
本発明の実施形態の第１の変形例に係る半導体装置によれば、本発明の実施形態に係る半導体装置と同様に、トレンチ内誘電体膜（６１，６２）がトレンチ１２の下部にトレンチ底部埋込絶縁膜６２を有する。これにより、トレンチ底部埋込絶縁膜６２の厚さを調整して、トレンチ１２の底面側のトレンチ内誘電体膜（６１，６２）の厚さを独立に厚くすることが容易であり、トレンチ１２の底部の耐圧を確保することができる。
【００４９】
本発明の実施形態の第１の変形例に係る半導体装置の製造方法において、トレンチ内誘電体膜（６１，６２）を形成する工程は、熱酸化法又はＣＶＤ法等によりトレンチ１２の底面及び側面に第１ゲート絶縁膜６１を形成する。そして、トレンチ１２を埋めるように感光性樹脂膜（感光性樹脂溶液）を塗布し、感光性樹脂膜を途中まで露光してトレンチ１２の下部に非感光領域を残存させる。そして、感光した感光性樹脂膜を現像して選択的に除去して、トレンチ１２の下部に感光性樹脂膜を残存させる。引き続き、残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２をトレンチ１２の底部に埋め込む。他の工程は、本発明の実施形態に係る半導体装置の製造方法と同様であるので説明を省略する。
【００５０】
（第２の変形例）
本発明の実施形態の第２の変形例に係る半導体装置は、図１３に示すように、トレンチ内誘電体膜（６２，６３）が、トレンチ底部埋込絶縁膜６２及び第２ゲート絶縁膜６３を有し、図１に示した第１ゲート絶縁膜６１を有さない点が、図１に示した本発明の実施形態に係る半導体装置と異なる。トレンチ底部埋込絶縁膜６２は、トレンチ１２の底面に接するようにトレンチ１２の下部に設けられている。第２ゲート絶縁膜６３は、トレンチ底部埋込絶縁膜６２の上面を被覆するように、トレンチ１２の側面及びトレンチ底部埋込絶縁膜６２の上面に連続して設けられている。第２ゲート絶縁膜６３は、トレンチ底部埋込絶縁膜６２及びゲート埋込電極７に接している。
【００５１】
本発明の実施形態の第２の変形例に係る半導体装置によれば、本発明の実施形態に係る半導体装置と同様に、トレンチ内誘電体膜（６２，６３）がトレンチ１２の下部にトレンチ底部埋込絶縁膜６２を有する。これにより、トレンチ底部埋込絶縁膜６２の厚さを調整して、トレンチ１２の底面側のトレンチ内誘電体膜（６２，６３）を選択的に容易に厚くすることができ、トレンチ１２の底部の耐圧を確保することができる。
【００５２】
本発明の実施形態の第２の変形例に係る半導体装置の製造方法において、トレンチ内誘電体膜（６２，６３）を形成する工程は、トレンチ１２を埋めるように感光性樹脂膜を塗布し、感光性樹脂膜を途中まで露光してトレンチ１２の下部に非感光領域を残存させる。感光した感光性樹脂膜を現像して選択的に除去し、トレンチ１２の下部に感光性樹脂膜を残存させる。その後、残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２をトレンチ１２の底部に埋め込む。更に、ＣＶＤ法等により、トレンチ１２の側面及びトレンチ底部埋込絶縁膜６２の上面に第２ゲート絶縁膜６３を堆積する。第２ゲート絶縁膜６３は、トレンチ１２の側面のベース領域３ａ，３ｂが露出する表面の位置からトレンチ底部埋込絶縁膜６２の上面にまで延長されて設けられる。他の工程は、本発明の実施形態に係る半導体装置の製造方法と同様であるので説明を省略する。
【００５３】
（第３の変形例）
本発明の実施形態の第３の変形例に係る半導体装置は、図１４に示すように、トレンチ内誘電体膜（６２，６３）の第２ゲート絶縁膜６３が、トレンチ１２の側面のみに選択的に設けられ、トレンチ底部埋込絶縁膜６２の上面に設けられていない点が、図１３に示した本発明の実施形態の第２の変形例に係る半導体装置と異なる。トレンチ１２の下部において、トレンチ底部埋込絶縁膜６２がゲート埋込電極７に接する。
【００５４】
本発明の実施形態の第３の変形例に係る半導体装置によれば、本発明の実施形態に係る半導体装置と同様に、トレンチ内誘電体膜（６２，６３）がトレンチ１２の下部にトレンチ底部埋込絶縁膜６２を有するので、トレンチ底部埋込絶縁膜６２の厚さを調整して、トレンチ１２の底面側のトレンチ内誘電体膜（６２，６３）を選択的に容易に厚くすることができ、トレンチ１２の底部の耐圧を確保することができる。
【００５５】
本発明の実施形態の第３の変形例に係る半導体装置の製造方法において、トレンチ内誘電体膜（６２，６３）を形成する工程は、トレンチ１２を埋めるように感光性樹脂膜を塗布し、感光性樹脂膜を途中まで露光してトレンチ１２の下部に非感光領域を残存させる。感光した感光性樹脂膜を現像して選択的に除去し、トレンチ１２の下部に感光性樹脂膜を残存させる。その後、残存した感光性樹脂膜を焼成して焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２をトレンチ１２の底部に埋め込む。更に、熱酸化法等により、トレンチ１２の側面にのみ第２ゲート絶縁膜６３を選択的に形成する。他の工程は、本発明の実施形態に係る半導体装置の製造方法と同様であるので説明を省略する。
【００５６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５７】
本発明の実施形態においては、図１に示すようにトレンチ底部埋込絶縁膜６２が三日月形状の断面形状を有する場合を例示したが、これに限定されない。既に述べたとおり、トレンチ底部埋込絶縁膜６２の上面はＳＯＧ膜等の感光性樹脂膜を焼成する前は光の透過距離が一定（均一）であることを反映し平坦である。よって、焼成する条件を調整することにより、例えば図１５に示すようにトレンチ底部埋込絶縁膜６２の上面を平坦にし、下面まで含めた全体の断面形状が半円形状となるように形成してもよい。或いは、図１６に示すように、トレンチ１２の底面が平面である場合には、トレンチ１２の底面の形状に対応して焼成絶縁膜からなるトレンチ底部埋込絶縁膜６２が矩形の断面形状を有していてもよい。特に、トレンチ１２の底面が平面である場合には、感光性樹脂膜を焼成する後にもトレンチ底部埋込絶縁膜６２の上面を平坦にすることは容易である。
【００５８】
本発明の実施形態においては、トレンチゲート型ＭＩＳＦＥＴを例示したが、これに限定されず、半導体層の上に絶縁膜を介して電極が配置されているトレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する半導体装置に適用可能である。
【００５９】
例えば、本発明の実施形態に係る半導体装置がＩＧＢＴの場合には、図１７に示すように、第１導電型（ｎ−型）のドリフト層３１と、ドリフト層３１の上面側に配置された第２導電型（ｐ型）のベース領域３２ａ，３２ｂと、ベース領域３２ａ，３２ｂの上部に配置され、ドリフト層３１よりも高不純物密度の第１導電型（ｎ＋型）の第１主電極領域（エミッタ領域）３３ａ，３３ｂとを備える。エミッタ領域３３ａ，３３ｂの上面からドリフト層３１に至るように、エミッタ領域３３ａ，３３ｂ及びベース領域３２ａ，３２ｂを貫通するトレンチ４２が設けられている。トレンチ４２の底面及び側面にはゲート絶縁膜（５１，５３）が設けられ、トレンチ４２内にゲート絶縁膜（５１，５３）を介してゲート電極３６が埋め込まれている。
【００６０】
ベース領域３２ａ，３２ｂの上部には、エミッタ領域３３ａ，３３ｂ及びベース領域３２ａ，３２ｂに接するようにベース領域３２ａ，３２ｂよりも高不純物密度の第２導電型（ｐ＋型）のベースコンタクト領域３４ａ，３４ｂが設けられている。ゲート電極３６上には層間絶縁膜３７を介して第１主電極（エミッタ電極）３８がエミッタ領域３３ａ，３３ｂ及びエミッタ領域３４ａ，３４ｂに接して配置されている。ドリフト層３１の下面側には、第１導電型（ｐ＋型）の第２主電極領域（コレクタ領域）４０が配置されている。ドリフト層３１とコレクタ領域４０の間にはドリフト層３１よりも高不純物密度のｎ型のフィールドストップ（ＦＳ）層３９が配置されている。コレクタ領域４０の下面側には、コレクタ領域４０に接するように第２主電極（コレクタ電極）４１が配置されている。
【００６１】
トレンチ４２の底部には、図１に示した第１ゲート絶縁膜６１、トレンチ底部埋込絶縁膜６２及び第２ゲート絶縁膜６３の３層構造を含むトレンチ内誘電体膜（６１，６２，６３）と同様に、第１ゲート絶縁膜５１、トレンチ底部埋込絶縁膜５２及び第２ゲート絶縁膜５３の３層構造を含むトレンチ内誘電体膜（５１，５２，５３）を構成して、トレンチ４２の底部にかかる電界強度を抑制している。
【００６２】
図１７に示したＩＧＢＴの製造方法としては、例えば、ｎ−型のドリフト層３１となる半導体基板を用意して、ＭＩＳＦＥＴと同様にトレンチゲート構造を形成すればよい。更に、ドリフト層３１の下面側にＮ等のｎ型不純物及びＡｌ等のｐ型不純物を順次多段イオン注入して熱処理を行い、ｎ型のＦＳ層３９及びｐ＋型のコレクタ領域４０をそれぞれ形成すればよい。
【００６３】
本発明の実施形態においては、ＳｉＣを用いた半導体装置を例示したが、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン（Ｓｉ）を用いた半導体装置に適用することも可能である。
【符号の説明】
【００６４】
１…ドレイン領域（第２主電極領域）
２，３１…ドリフト層
３，３ａ，３ｂ，３２ａ，３２ｂ…ベース領域
４ａ，４ｂ…ソース領域（第１主電極領域）
５ａ，５ｂ，３４ａ，３４ｂ…ベースコンタクト領域
６，６ｘ，６ｙ，６ｚ，３５…ゲート絶縁膜
７…ゲート埋込電極
７ｘ…ポリシリコン層
８，３７…層間絶縁膜
９…ソース電極
１０…ドレイン電極
１１，１３…フォトレジスト膜
１２，４２…トレンチ
３３ａ，３３ｂ…エミッタ領域（第１主電極領域）
３８…エミッタ電極
３９…フィールドストップ層
４０…コレクタ領域（第２主電極領域）
４１…コレクタ電極
５１，６１…第１ゲート絶縁膜
５２，６２…トレンチ底部埋込絶縁膜
５３，６３…第２ゲート絶縁膜
６２ｘ…感光性樹脂膜
【図１】
2018200919.tif 000003
【図２】
2018200919.tif 000004
【図３】
2018200919.tif 000005
【図４】
2018200919.tif 000006
【図５】
2018200919.tif 000007
【図６】
2018200919.tif 000008
【図７】
2018200919.tif 000009
【図８】
2018200919.tif 000010
【図９】
2018200919.tif 000011
【図１０】
2018200919.tif 000012
【図１１】
2018200919.tif 000013
【図１２】
2018200919.tif 000014
【図１３】
2018200919.tif 000015
【図１４】
2018200919.tif 000016
【図１５】
2018200919.tif 000017
【図１６】
2018200919.tif 000018
【図１７】
2018200919.tif 000019