(57)【要約】【課題】高輝度化及び低消費電力化を実現する液晶表示装置を提供する。【解決手段】第１の方向に延設された複数のゲート配線Ｇと、第２の方向に延設された複数のソース配線Ｓと、ゲート配線Ｇとソース配線Ｓで囲まれ、マトリクス状に行列配置される複数の画素領域とを備えた液晶表示装置において、画素領域のそれぞれは、ソース配線Ｓにコンタクトホールを介して接続されたスイッチング素子ＳＷを有し、複数の画素領域は、少なくとも４色の何れかであり、４色のうちの２色は、同じ画素領域の列に交互に配置され、交互に配置された２色の画素領域内のスイッチング素子ＳＷは、ソース配線Ｓに接続されるコンタクトホールを共有している。【選択図】図７
2018054674.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延設された複数のゲート配線と、
第２の方向に延設された複数のソース配線と、
前記ゲート配線と前記ソース配線で囲まれ、マトリクス状に行列配置される複数の画素領域とを備えた液晶表示装置において、
前記画素領域のそれぞれは、前記ソース配線にコンタクトホールを介して接続されたスイッチング素子を有し、
前記複数の画素領域は、少なくとも４色の何れかであり、
前記４色のうちの２色は、同じ画素領域の列に交互に配置され、
前記交互に配置された２色の画素領域内の前記スイッチング素子は、前記ソース配線に接続される前記コンタクトホールを共有していること
を特徴とする液晶表示装置。
【請求項２】
前記４色は、赤、緑、青、白の色を含み、前記同じ画素領域の列に交互に配置される２色は、青、白であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記赤、緑の画素領域は、同じ画素領域の列に交互に配置され、
画素領域の行方向において、前記赤の画素領域は、前記青の画素領域に隣接して配置されることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記赤の画素領域は、同じ画素領域の列に連続して配置され、
前記緑の画素領域は、同じ画素領域の列に連続して配置される
ことを特徴とする請求項２に記載の液晶表示装置。
【請求項５】
前記青、白の各画素領域は、前記青の画素領域の面積は、前記白の画素領域の面積よりも大きいことを特徴とする請求項２に記載の液晶表示装置。
【請求項６】
前記赤、緑、青、白の各画素領域は、前記青の画素領域の面積が前記赤または緑の画素領域の面積よりも大きく、前記白の画素領域の面積は、前記赤または緑の画素領域の面積よりも小さいことを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
第１方向に沿って延在し、前記第１方向に交差する第２方向に並んで交互に配置される複数の第１ゲート配線及び複数の第２ゲート配線と、
前記第２方向に沿って延在し、前記第１方向に互いに隣り合って配置される第１ソース配線、及び第２ソース配線と、
互いに隣り合う前記第１ゲート配線及び前記第２ゲート配線と、前記第１ソース配線及び前記第２ソース配線とにより区画される領域に配置され、前記第１ゲート配線及び前記第２ソース配線に電気的に接続される第１半導体層を備える第１スイッチング素子を有する第１画素と、
前記第２方向において前記第１画素と隣り合って配置され、前記第２ゲート配線及び前記第２ソース配線に電気的に接続される第２半導体層を備える第２スイッチング素子を有し、前記第１画素よりも輝度の小さい第２画素と、
前記第１半導体層と前記第１ゲート配線とを電気的に接続し、前記第１ゲート配線を介して前記第１画素側に配置される第１コンタクト構造と、
前記第２半導体層と前記第２ゲート配線とを電気的に接続し、前記第２ゲート配線を介して前記第１画素側に配置される第２コンタクト構造と、
を有し、
前記第１半導体層は、屈曲することにより前記第１ゲート配線と２箇所で交差するように前記第１コンタクト構造から延び、さらに前記第２ソース配線に沿って前記第１画素側に延びる略Ｊ字形状であり、
前記第２半導体層は、屈曲することにより前記第２ゲート配線と２箇所で交差するように前記第２コンタクト構造から延び、さらに前記第２ソース配線に沿って前記第１画素側に延びる略Ｊ字形状であることを特徴とする液晶表示装置。
【請求項８】
前記第１半導体層及び第２半導体層は、共通の第３コンタクト構造により前記第２ソース配線に電気的に接続されることを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記第１画素は、前記第２方向において前記第２画素の両側に隣り合って配置されることを特徴とする請求項７又は８に記載の液晶表示装置。
【請求項１０】
前記第２方向に延在し、前記第２ソース配線に前記第１方向で隣り合う第３ソース配線と、
前記第１方向において前記第１画素に隣り合って配置され、前記第１ゲート配線及び前記第３ソース配線に電気的に接続される第３半導体層を備える第３スイッチング素子を有する第３画素と、
をさらに有し、
前記第２方向における、前記第３画素の幅よりも前記第１画素の幅の方が狭くなるように、前記第１ゲート配線が屈曲していることを特徴とする請求項７〜９のいずれか１項に記載の液晶表示装置。
【請求項１１】
前記第１画素は白色画素であり、
前記第２画素は青色画素であることを特徴とする請求項７〜１０のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
従来より、高輝度化、低消費電力化を目的として、表示領域にＲＧＢ＋αの複数色の画素がマトリクス状に配置される液晶表示装置が知られている。複数色の画素としては、例えば、赤色画素、緑色画素、青色画素、白色画素がある。これらの画素において表示に寄与する領域（開口幅）が同等である場合、青色の輝度が不足してしまう。そこで、例えば、特許文献１には、表示品質の向上図るため、青色画素の面積を拡大し、半面、白色画素の面積を縮小することにより、青色画素において表示に寄与する領域を拡大する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２２５３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本出願人は、輝度の小さい画素の表示に寄与する領域を拡大し、高輝度化を実現するため、さらなる改良を検討している。
【０００５】
本発明の目的は、高輝度化及び低消費電力化を実現する液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の液晶表示装置は、第１の方向に延設された複数のゲート配線と、第２の方向に延設された複数のソース配線と、前記ゲート配線と前記ソース配線で囲まれ、マトリクス状に行列配置される複数の画素領域とを備えた液晶表示装置において、前記画素領域のそれぞれは、前記ソース配線にコンタクトホールを介して接続されたスイッチング素子を有し、前記複数の画素領域は、少なくとも４色の何れかであり、前記４色のうちの２色は、同じ画素領域の列に交互に配置され、前記交互に配置された２色の画素領域内の前記スイッチング素子は、前記ソース配線に接続される前記コンタクトホールを共有していることを特徴とする。
【０００７】
本発明の他の態様の液晶表示装置は、第１方向に沿って延在し、前記第１方向に交差する第２方向に並んで交互に配置される複数の第１ゲート配線及び複数の第２ゲート配線と、前記第２方向に沿って延在し、前記第１方向に互いに隣り合って配置される第１ソース配線、及び第２ソース配線と、互いに隣り合う前記第１ゲート配線及び前記第２ゲート配線と、前記第１ソース配線及び前記第２ソース配線とにより区画される領域に配置され、前記第１ゲート配線及び前記第２ソース配線に電気的に接続される第１半導体層を備える第１スイッチング素子を有する第１画素と、前記第２方向において前記第１画素と隣り合って配置され、前記第２ゲート配線及び前記第２ソース配線に電気的に接続される第２半導体層を備える第２スイッチング素子を有し、前記第１画素よりも輝度の小さい第２画素と、前記第１半導体層と前記第１ゲート配線とを電気的に接続し、前記第１ゲート配線を介して前記第１画素側に配置される第１コンタクト構造と、前記第２半導体層と前記第２ゲート配線とを電気的に接続し、前記第２ゲート配線を介して前記第１画素側に配置される第２コンタクト構造と、を有し、前記第１半導体層は、屈曲することにより前記第１ゲート配線と２箇所で交差するように前記第１コンタクト構造から延び、さらに前記第２ソース配線に沿って前記第１画素側に延びる略Ｊ字形状であり、前記第２半導体層は、屈曲することにより前記第２ゲート配線と２箇所で交差するように前記第２コンタクト構造から延び、さらに前記第２ソース配線に沿って前記第１画素側に延びる略Ｊ字形状であることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路の概要を示す図である。
【図２】画素を含む液晶表示パネルの構成の概略を示す断面図である。
【図３】本実施形態における各画素のレイアウトの一例を模式的に示す平面図である。
【図４】アレイ基板における画素の構成を対向基板の側から見た概略平面図である。
【図５】スイッチング素子の構造例の概略を示す平面図である。
【図６】図４の一部を拡大して示す拡大平面図であって、図５に対応する領域を示す図である。
【図７】本実施形態における半導体層の配置について説明するための図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態（以下、本実施形態という）について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
また、本実施形態において、ある構造体の「上に」他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、第３の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１１】
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路の概要を示す図である。なお、各図中において、いずれの画素であるのか区別するために、画素を示す記号ＰＸに数字を付して記載するが、以下の説明において特に区別して説明する必要がない場合においては数字を省略する。ゲート配線Ｇ、ソース配線Ｓ、カラーフィルタＣＦ、画素電極ＰＥ等についても同様とする。
【００１２】
液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴ（表示領域）を備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１３】
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ、ソース配線Ｓ、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、蓄積容量ＣＳなどをそれぞれ複数備えている。複数のゲート配線Ｇは、それぞれ概ね第１方向Ｘに沿って延出し、第１方向Ｘに交差する第２方向Ｙに並んでいる。ゲート配線Ｇには、各画素領域に映像信号を印加するタイミングを示すゲート信号が流れる。複数のソース配線Ｓは、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。ソース配線Ｓには、各画素に印加する映像信号が流れる。なお、ゲート配線Ｇ及びソース配線Ｓは、後述するように、画素レイアウトあるいは画素形状に合わせて屈曲していてもよい。スイッチング素子ＳＷは、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。また、共通電極ＣＥは、各ゲート配線Ｇの上方を跨いで第２方向Ｙに延在するとともに、各ソース配線Ｓの上方を跨いで第１方向Ｘに延在し、各画素ＰＸのそれぞれに配置されている。蓄積容量ＣＳは、例えば、共通電極ＣＥと画素電極ＰＥとの間に形成される。
【００１４】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、アクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳに接続されている。給電部ＶＳは、共通電極ＣＥに対してコモン電位を供給する。
【００１５】
図２は、画素を含む液晶表示パネルの構成の概略を示す断面図である。図２においては、後で説明する図４のII−II断面を示す。
【００１６】
アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、ソース配線Ｓ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００１７】
ソース配線Ｓ（Ｓ１〜Ｓ４）は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、図２においては図示しないが、ゲート配線Ｇは、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。一般的に、第１絶縁膜１１は窒化珪素（ＳｉＮ）や酸化珪素（ＳｉＯ）などの無機絶縁膜、第２絶縁膜１２は有機絶縁膜で形成されている。共通電極ＣＥは、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。共通電極ＣＥは、アクティブエリアＡＣＴ全体で複数の画素ＰＸに跨って形成され、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。
【００１８】
画素電極ＰＥ（ＰＥ１〜ＰＥ８）は、コンタクト電極ＰＢ（ＰＢ１〜ＰＢ４）及びコンタクト電極ＰＢから延出した２本の帯状電極ＰＡ（ＰＡ１〜ＰＡ４）を有する電極である（図４等参照）。図２に示すように、画素電極ＰＥは、第３絶縁膜１３の上に形成され、共通電極ＣＥと対向している。つまり、帯状電極ＰＡは、第３絶縁膜１３を介して共通電極ＣＥの上方に位置している。第３絶縁膜１３は、共通電極ＣＥと画素電極ＰＥとの間に介在する層間絶縁膜に相当する。
【００１９】
図２に示すように、例えば、画素電極ＰＥ２は、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥ４は、ソース配線Ｓ２とソース配線Ｓ３との間に位置している。画素電極ＰＥ６は、ソース配線Ｓ３とソース配線Ｓ４との間に位置している。画素電極ＰＥは、いずれも透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第３絶縁膜１３も覆っている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００２０】
一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、遮光層（ブラックマトリクス）ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【００２１】
遮光層ＢＭは、第２絶縁基板２０の内面に形成されている。遮光層ＢＭは、ソース配線Ｓの上方にそれぞれ位置している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００２２】
カラーフィルタＣＦのそれぞれは、第２絶縁基板２０の内面に形成されている。図２に示すように、例えば、カラーフィルタＣＦ２は、画素電極ＰＥ２と対向している。カラーフィルタＣＦ４は、画素電極ＰＥ４と対向している。カラーフィルタＣＦ６は、画素電極ＰＥ６と対向している。カラーフィルタＣＦ８は、画素電極ＰＥ８と対向している。
【００２３】
本実施形態において、カラーフィルタＣＦ２は、青色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ４は、赤色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ６は、緑色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ８は、白色（あるいは透明）の樹脂材料によって形成されている。なお、カラーフィルタＣＦ８は、厳密に無彩色のカラーフィルタでなくても良く、淡く色付いた（例えば薄黄色あるいは薄青色に色付いた）カラーフィルタであってもよい。カラーフィルタＣ間の境界は遮光層ＢＭと重なっている。
【００２４】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸を平坦化する。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。オーバーコート層ＯＣは、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
【００２５】
上述したようにアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入された液晶分子ＬＭ（図５参照）を含む液晶材料によって形成されている。液晶分子ＬＭの配向は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して制御される。
【００２６】
このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造については説明を省略する。
【００２７】
第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板２０の外面２０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。
【００２８】
さらに、図３〜図６を参照して、本実施形態における画素構成について説明する。図３は、本実施形態における各画素のレイアウトの一例を模式的に示す平面図である。図４は、アレイ基板における画素の構成を対向基板の側から見た概略平面図である。図５は、スイッチング素子の構造例の概略を示す平面図である。図６は、図４の一部を拡大して示す拡大平面図であって、図５に対応する領域を示す図である。
【００２９】
上述したように、アレイ基板ＡＲは、ゲート配線Ｇ、ソース配線Ｓ、スイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。ゲート配線Ｇは、複数設けられ、概ね第１方向Ｘに沿ってそれぞれ延出している。ソース配線Ｓは、複数設けられ、概ね第２方向Ｙに沿ってそれぞれ延出し、ゲート配線Ｇと交差している。また、複数のゲート配線Ｇは第２方向Ｙにおいて略同間隔で並んでおり、複数のソース配線Ｓは第１方向Ｘにおいて略同間隔で並んでいる。
【００３０】
また、アクティブエリアＡＣＴには、２本のゲート配線Ｇと２本のソース配線Ｓにより区画される領域に配置される画素ＰＸ（画素領域ともいう）がマトリクス状に複数設けられる。また、カラー表示を実現するため、アクティブエリアＡＣＴには複数の異なる色の画素が設けられている。
【００３１】
具体的には、図３に示すように、画素ＰＸ１は白色Ｗの画素であり、白色Ｗの画素ＰＸ１に第２方向Ｙで隣接する画素ＰＸ２は青色Ｂの画素である。また、白色Ｗの画素ＰＸ１に第１方向Ｘで隣接する画素ＰＸ３は緑色Ｇの画素である。また、青色Ｂの画素ＰＸ２に第２方向Ｙで隣接する画素ＰＸ４は赤色Ｒの画素である。また、緑色Ｇの画素ＰＸ３に第１方向Ｘで隣接する画素ＰＸ５は赤色Ｒの画素である。また、赤色Ｒの画素ＰＸ４に第１方向Ｘで隣接する画素ＰＸ６は緑色Ｇの画素である。また、赤色Ｒの画素ＰＸ５に第１方向Ｘで隣接する画素ＰＸ７は青色Ｂの画素である。また、青色Ｂの画素ＰＸ７に第２方向Ｙで隣接する画素ＰＸ８は白色Ｗの画素である。図３においては一部のみを図示するが、アクティブエリアＡＣＴには、以上のような配列の画素ＰＸ１〜ＰＸ８が、第２方向Ｙに交互に繰り返し配置されている。
【００３２】
本実施形態においては、第１方向Ｘにおいて隣接する画素ＰＸは、互いに異なる色の色画素となるように配置されている。また、第２方向Ｙにおいて隣接する画素ＰＸでは、少なくとも青色Ｂと白色Ｗの列では、互いに異なる色の色画素となるように配置されている。尚、図３の例では、赤色Ｒと緑色Ｇの列も同様にお互いに異なる色で配置されているが、赤色Ｒと緑色Ｇに関してはこの並びだけではなく、第２方向Ｙにおいて隣接する画素ＰＸは一列全てが赤色Ｒ、または緑色Ｇの配置でも構わない。すなわち、赤色Ｒ又は緑色Ｇの画素領域が、同じ画素領域の列に連続して配置されてもよい。
【００３３】
また、図３、図４等に示すように、本実施形態では、Ｙ方向に並ぶ２つの画素領域を用いて、視野角向上のためにマルチドメイン構成を採用している。具体的には、同じゲート配線Ｇ間に配置される画素ＰＸ２、画素ＰＸ４、画素ＰＸ６、画素ＰＸ８は、第２方向Ｙに対して時計回りに鋭角に交差する第１延出方向Ｄ１に延出している。また、同じゲート配線Ｇ間に配置される画素ＰＸ１、画素ＰＸ３、画素ＰＸ５、画素ＰＸ７は、第２方向Ｙに対して反時計回りに鋭角に交差する第２延出方向Ｄ２に延出している。なお、第２方向Ｙと第１延出方向Ｄ１とのなす角度θ１は、第２方向Ｙと第２延出方向Ｄ２とのなす角度θ２と略同一である。
【００３４】
本実施形態においては、図３に示すように、白色Ｗの画素、青色Ｂの画素、緑色Ｇの画素、赤色Ｒの画素の第２方向Ｙにおける開口幅をそれぞれｈ１、ｈ２、ｈ３、ｈ４とした場合、ｈ２＞ｈ３＝ｈ４＞ｈ１の関係となっている。すなわち、青色Ｂの画素の開口幅が最も大きく、次に緑色Ｇ及び赤色Ｒの画素の開口幅が大きく、白色Ｗの画素の開口幅が最も小さい。言い換えると、青Ｂの画素領域の面積が最も大きく、次に緑色Ｇ及び赤色Ｒの画素領域の面積が大きく、白色Ｗの画素領域の面積が最も小さい。このように、輝度の最も小さい青色Ｂの画素の開口幅を最も大きくすることにより、青色Ｂの画素として必要な輝度を確保することができる。なお、輝度とは、ある方向から見た場合における発光面の単位面積当たりの明るさであり、青色Ｂ、白色Ｗ、赤色Ｒ、緑色Ｒの中では、青色Ｂの輝度が最も小さい。なお、画素ＰＸの開口幅は、ゲート配線Ｇ、ソース配線Ｓ、及びスイッチング素子ＳＷ等の遮光性の構成要素の配置により決まるものであるが、それらの配置の詳細については後で説明する。
【００３５】
図５に示すように、各画素ＰＸは、スイッチング素子ＳＷ及び画素電極ＰＥを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。図示した構成においては、スイッチング素子ＳＷは、いずれもダブルゲート構造の薄膜トランジスタによって構成されている。
【００３６】
具体的には、画素ＰＸ１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。スイッチング素子ＳＷ１は、画素電極ＰＥ１及びソース配線Ｓ２と電気的に接続されている。画素ＰＸ２は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。スイッチング素子ＳＷ２は、画素電極ＰＥ２及びソース配線Ｓ２と電気的に接続されている。画素ＰＸ３は、スイッチング素子ＳＷ３及び画素電極ＰＥ３を備えている。スイッチング素子ＳＷ３は、画素電極ＰＥ３及びソース配線Ｓ３と電気的に接続されている。画素ＰＸ４は、スイッチング素子ＳＷ４及び画素電極ＰＥ４を備えている。スイッチング素子ＳＷ４は、画素電極ＰＥ４及びソース配線Ｓ３と電気的に接続されている。
【００３７】
図５に示すように、画素電極ＰＥは、コンタクト電極ＰＢと、コンタクト電極ＰＢから延出する２本の帯状電極ＰＡを有している。コンタクト電極ＰＢと帯状電極ＰＡとは、一体的又は連続的に形成されている。なお、１つの画素電極ＰＥに設けられる帯状電極ＰＡは、２本に限られるものではなく、３本以上であってもよい。
【００３８】
具体的には、画素電極ＰＥ１は、コンタクト電極ＰＢ１と、コンタクト電極ＰＢ１から第２延出方向Ｄ２に延出する２本の帯状電極ＰＡ１とを有している。同様に、画素電極ＰＥ３は、コンタクト電極ＰＢ３と、コンタクト電極ＰＢ３から第２延出方向Ｄ２に延出する２本の帯状電極ＰＡ３とを有している。
【００３９】
一方、画素電極ＰＥ２は、コンタクト電極ＰＢ２と、コンタクト電極ＰＢ２から第１延出方向Ｄ１に延出する２本の帯状電極ＰＡ２とを有している。同様に、画素電極ＰＥ４は、コンタクト電極ＰＢ４と、コンタクト電極ＰＢ４から第１延出方向Ｄ１に延出する２本の帯状電極ＰＡ４とを有している。尚、帯状電極ＰＡのコンタクト電極ＰＡとは反対側の端部は、図５に示すような開放端ではなく、帯状電極ＰＡがお互いに接続されていても良い。
【００４０】
図５に示すスイッチング素子ＳＷは、図６に示す半導体層ＳＣ及び中継電極ＲＥをそれぞれ備えている。半導体層ＳＣは、略Ｊ字状に形成されており、ゲート配線Ｇと２箇所で交差している。この交差箇所がゲート電極として機能する。半導体層ＳＣの一端側は、コンタクトホールＣＨａ、コンタクトホールＣＨｂ及び中継電極ＲＥを介して、画素電極ＰＥのコンタクト電極ＰＢに電気的に接続されている。半導体層ＳＣの他端側は、コンタクトホールＣＨｃの開口部ＯＰを介してソース配線Ｓに電気的に接続されている。
【００４１】
具体的には、スイッチング素子ＳＷ１は、半導体層ＳＣ１及び中継電極ＲＥ１を備えている。半導体層ＳＣ１は、低温多結晶ポリシリコン（ＬＴＰＳ：Low Temperature Poly-Silicon）によって略Ｊ字状に形成されており、ゲート配線Ｇ１と２箇所で交差している。半導体層ＳＣ１の一端側は、コンタクトホールＣＨａ１、コンタクトホールＣＨｂ１、及び中継電極ＲＥ１を介してコンタクト電極ＰＢ１に接続されている。半導体層ＳＣ１の他端側は、コンタクトホールＣＨｃ１を介してソース配線Ｓ２に接続されている。
【００４２】
なお、これらの半導体層ＳＣは、ＬＴＰＳの例を示したが、アモルファスシリコン（ａ−Ｓｉ）や酸化物半導体などによって形成されても良い。
【００４３】
以下に、図５を参照して、上記構成の液晶表示装置における動作について説明する。画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないオフ時には、液晶層ＬＱに電圧が印加されない。つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸＹ平面内において第２方向Ｙに初期配向している（図５の実線参照）。つまり、液晶分子ＬＭの初期配向方向は第２方向Ｙに平行である。
【００４４】
オフ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、例えば第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光のほとんどが、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００４５】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたオン時には、液晶層ＬＱに電圧が印加される。つまり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する（図５の破線参照）。
【００４６】
画素ＰＸ１の液晶分子ＬＭは、Ｘ−Ｙ平面内において、フリンジ電界と略平行な方向に配向するように時計回りに回転し、画素ＰＸ２の液晶分子ＬＭは、ＸＹ平面内において、フリンジ電界と略平行な方向に配向するように反時計回りに回転する。このとき、液晶分子ＬＭは、電界の大きさに応じた方向に配向する。オン時には、第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、オン時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。このような構成により、ノーマリーブラックモードが実現される。
【００４７】
以下、図６、図７を参照して、本実施形態におけるゲート配線Ｇ、ソース配線Ｓ、及びスイッチング素子ＳＷが備える半導体層ＳＣの配置について具体的に説明する。図７は、本実施形態における半導体層の配置について説明するための図であって、図４における半導体層以外の構成を省略して図示した図である。
【００４８】
ここでは、半導体層ＳＣ１〜ＳＣ８を参照して、半導体層ＳＣの配列について説明する。半導体層ＳＣ１〜ＳＣ８は、略Ｊ字形状であって、中継電極ＲＥ１と電気的に接続される第１端部Ｅ１と、ソース配線Ｓと電気的に接続される第２端部Ｅ２とを有する。図７に示すように、第２方向Ｙにおける第１端部Ｅ１及び第２端部Ｅ２の幅は、半導体層ＳＣの他の部分よりも大きくなっている。なお、半導体層ＳＣと、中継電極ＲＥ１及びソース配線Ｓとを電気的に接続できる構成であればよく、第１端部Ｅ１及び第２端部Ｅ２の幅は、半導体層ＳＣの他の部分よりも大きくする必要は必ずしも無い。
【００４９】
図７に示すように、半導体層ＳＣ１と、半導体層ＳＣ３と、半導体層ＳＣ５と、半導体層ＳＣ７は、第１方向Ｘに略等間隔でこの順で並んで配置されている。また、半導体層ＳＣ３と半導体層ＳＣ５とは、第２方向Ｙにおいて、略同位置に配置される。一方、半導体層ＳＣ１は、半導体層ＳＣ３及び半導体層ＳＣ５に対して、第２方向Ｙにおいて、ずれて配置されている。このため、図４、図６に示すように、半導体層ＳＣ１に対応する位置では、ゲート配線Ｇ１を屈曲する構成とした。
【００５０】
また、半導体層ＳＣ７は、半導体層ＳＣ１、３，５に対して第２方向Ｙにおいて向きが反転して配置されている。すなわち、第２方向Ｙにおいて、半導体ＳＣ７のうち端部Ｅ２が設けられる部位が延びる方向が、半導体層ＳＣ１、３，５とは、逆になっている。
【００５１】
また、半導体層ＳＣ２と、半導体層ＳＣ４と、半導体層ＳＣ６と、半導体層ＳＣ８は、第１方向Ｘに略等間隔でこの順で並んで配置されている。また、半導体層ＳＣ４と半導体層ＳＣ６とは、第２方向Ｙにおいて、略同位置に配置される。一方、半導体層ＳＣ８は、半導体層ＳＣ４及び半導体層ＳＣ６に対して、第２方向Ｙにおいて、ずれて配置されている。このため、図４、図６に示すように、半導体層ＳＣ８に対応する位置では、ゲート配線Ｇ２を屈曲する構成とした。
【００５２】
また、半導体層ＳＣ２は、半導体層ＳＣ４，６，８に対して第２方向Ｙにおいて向きが反転して配置されている。すなわち、第２方向Ｙにおいて、半導体層ＳＣ２のうち端部Ｅ２が設けられる部位が延びる方向が、半導体層ＳＣ４，６，８とは逆になっている。
【００５３】
ここで、図６に示すように、画素ＰＸ１において、半導体層ＳＣ１の第１端部Ｅ１と、中継電極ＲＥ１と、コンタクト電極ＰＢ１とからなる、半導体層ＳＣ１と画素電極ＰＥ１とを電気的に接続する構造を、第１コンタクト構造ＣＣ１と称する。また、画素ＰＸ２において、半導体層ＳＣ２の第１端部Ｅ１と、中継電極ＲＥ２と、コンタクト電極ＰＢ２とからなる、半導体層ＳＣ２と画素電極ＰＥ２とを電気的に接続する構造を、第２コンタクト構造ＣＣ２と称する。また、半導体層ＳＣ１の第２端部Ｅ２と、半導体層ＳＣ２の第２端部Ｅ２と、開口部ＯＰ１とからなる、半導体層ＳＣ１及び半導体層ＳＣ２とソース配線Ｓ２とを電気的に接続する構造を、第３コンタクト構造ＣＣ３と称する。
【００５４】
本実施形態においては、第１コンタクト構造ＣＣ１と第２コンタクト構造ＣＣ２を、いずれも画素ＰＸ１内に配置する構成とした。図３に示されるように、画素ＰＸ１は白色画素、画素ＰＸ２は青色画素であるが、これにより、青色画素である画素ＰＸ２には第２コンタクト構造ＣＣ２が配置されない。
【００５５】
このような構成とすることにより、輝度の小さい青色の画素ＰＸ２内の開口率を上げることが可能となる。
【００５６】
また、上記に示すように、半導体層ＳＣ１のソース配線Ｓ２に電気的に接続される側の端部Ｅ２と、半導体層ＳＣ１に対して第２方向Ｙで隣り合う半導体層ＳＣ２のソース配線Ｓ２に電気的に接続される側の端部Ｅ２とは、第２方向Ｙで互いに対向するように配置される。具体的には、半導体層ＳＣ１と半導体層ＳＣ２は、一体で略Ｃ字状に形成される。このような配置に基づき、本実施形態では、半導体層ＳＣ１及び半導体層ＳＣ２のソース配線Ｓ２との電気的な接続は、共通の第３コンタクト構造ＣＣ３を用いて行う。半導体層ＳＣ８と半導体層ＳＣ７の配置についても同様である。そのため、画素ＰＸ２においては、ソース配線Ｓ２上のコンタクトホールを形成する必要がなくなる。コンタクトホールの存在は、液晶の駆動領域の減少につながるため、コンタクトホールを削減できれば、開口率の向上につながる。よって本実施例では、輝度の小さい青色の画素ＰＸ２内の開口率を上げることが可能となる。そのため、半導体層とソース配線の共有コンタクト構造を採用しない場合と比較して、本実施形態では、コンタクト構造の数を減らすことができる。
【００５７】
以上説明したように、本実施形態においては、輝度の小さい画素（青色の画素ＰＸ２）における表示に寄与する領域を広くできるため、輝度の小さい画素における輝度不足を抑制することができる。また、コンタクト構造の数を減らすことができるため、光漏れが生じにくいという利点もある。このため、各画素におけるコントラスト比の低下を軽減することができる。その結果、高輝度化及び低消費電力化を実現できる。
【００５８】
なお、本実施形態においては、第２画素としての青色の画素と、第１画素としての白色の画素とが、第２方向Ｙに隣り合って並び、青色の画素の開口幅が広くなるような構成について示したが、輝度の小さい画素における開口幅を広くできる構成であれば画素の配列はこれに限られるものではない。例えば、輝度の小さい第２画素としての青色の画素と、青色の画素より輝度の大きい第１画素としての赤色又は緑色の画素とが、第２方向で隣り合って並び、青色の画素の開口幅が広くなるよう構成してもよい。
【００５９】
また、本実施形態においては、第２方向Ｙで隣り合う画素ＰＸの第３コンタクト構造ＣＣ３を共有する構成について説明したが、第３コンタクト構造ＣＣ３を共有にすることは必ずしも必須の構成ではなく、例えば、半導体層ＳＣ１及び半導体層ＳＣ２をソース配線Ｓ２に電気的に接続するための第２コンタクト構造ＣＣ２を別々にそれぞれ設けても構わない。
【００６０】
なお、本実施形態のゲート配線Ｇ１が本発明の第１ゲート配線に相当し、同様に、ゲート配線Ｇ２が第２ゲート配線に相当し、ソース配線Ｓ１が第１ソース配線に相当し、ソース配線Ｓ２が第２ソース配線に相当し、半導体層ＳＣ１が第１半導体層に相当し、半導体層ＳＣ２が第２半導体層に相当し、スイッチング素子ＳＷ１が第１スイッチング素子に相当し、スイッチング素子ＳＷ２が第２スイッチング素子に相当し、画素ＰＸ１が第１画素に相当し、画素ＰＸ２が第２画素に相当し、画素ＰＸ３が第３画素に相当する。
【符号の説明】
【００６１】
ＰＸ  画素、Ｇ  ゲート配線、Ｓ  ソース配線、ＣＦ  カラーフィルタ、ＰＥ  画素電極、ＰＡ  帯状電極、ＰＢ  コンタクト電極、ＬＰＮ  液晶表示パネル、ＡＲ  アレイ基板、ＣＴ  対向基板、ＬＱ  液晶層、ＡＣＴ  アクティブエリア、ＣＥ  共通電極、ＣＳ  蓄積容量、ＳＷ  スイッチング素子、ＧＤ  第１駆動回路、ＳＤ  第２駆動回路、ＶＳ  給電部、２  駆動ＩＣチップ、１０  第１絶縁基板、１１  第１絶縁膜、１２  第２絶縁膜、１３  第３絶縁膜、ＢＭ  ブラックマトリクス、ＯＣ  オーバーコート層、ＡＬ１  第１配向膜、ＡＬ２  第２配向膜、ＬＭ  液晶分子、ＰＬ１  第１偏光板、ＰＬ２  第２偏光板、ＯＤ１  第１光学素子、ＯＤ２  第２光学素子、ＳＣ  半導体層、ＲＥ  中継電極、ＣＨａ，ＣＨｂ，ＣＨｃ  コンタクトホール、ＯＰ  開口部、Ｅ１  第１端部、Ｅ２  第２端部、ＣＣ１  第１コンタクト構造、ＣＣ２  第２コンタクト構造、ＣＣ３  第３コンタクト構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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