(57)【要約】【課題】高いＥＳＤ耐量をもつダイオードを得る。【解決手段】ｐ型層２０は一様ではなく、ｎ−層１１中におけるｐｎ接合を浅く形成するように薄く、平面視において広く形成された浅接合形成部２１と、平面視において浅接合形成部２１の中において、浅接合形成部よりもｎ−層１１中においてｐｎ接合を深く形成する深接合形成部２２と、で構成される。深接合形成部２２は、外周を構成する環状の外周部２２Ａと、外周部２２Ａに囲まれた内部においてドット状に複数分散されて形成された島状のドット部２２Ｂで構成される。平面視におけるｐ型層２０全体の面積に対する深接合形成部２２の占める面積比は１２％〜９０％とされる。【選択図】図１
2018029150.tif 000002
【特許請求の範囲】
【請求項１】
第１主電極と接続され第１の導電型をもつ第１半導体層の表面に、第２主電極と接続され前記第１の導電型とは逆の第２の導電型をもつ第２半導体層が形成され、前記第１主電極と前記第２の主電極との間で整流動作を行う半導体装置であって、
平面視において、前記第２半導体層は、
前記第１の半導体層中においてｐｎ接合を一様に第１の深さに形成するように設けられた浅接合形成部と、
前記第１の半導体層中におけるｐｎ接合を前記第１の深さよりも深い第２の深さに形成するように深さ方向において前記浅接合形成部よりも厚く形成された深接合形成部と、
を具備し、
前記深接合形成部は、前記浅接合形成部の周囲を囲む環状の外周部と、
平面視における前記外周部の内側において離散的に複数島状に設けられたドット部と、
を具備することを特徴とする半導体装置。
【請求項２】
平面視における前記深接合形成部の前記第２半導体層に対する面積比は、１２％〜９０％の範囲とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記浅接合形成部におけるキャリア濃度は前記第１半導体層におけるキャリア濃度の６０倍以下とされたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１半導体層および前記第２半導体層はシリコンで構成され、
前記第１の導電型はｎ型、前記第２の導電型はｐ型であり、
前記第１半導体層におけるキャリア濃度をＮＤ（ｃｍ−３）、前記第１半導体層の厚さをｔ（μｍ）として、ＮＤ×ｔが１×１０１６±２０％の範囲、前記浅接合形成部におけるキャリア濃度ＮＡ１がＮＤの１０〜６０倍の範囲とされ、前記深接合形成部におけるキャリア濃度ＮＡ２が、（ＮＡ２−ＮＡ１）がＮＤの１０〜６０倍の範囲となるように設定されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層の厚さに対する前記第２の深さの比は１５％〜３５％の範囲であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の深さの前記第１の深さに対する比は２００％〜４００％の範囲であることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速スイッチング動作に適したｐｎ接合ダイオードの構造に関する。
【背景技術】
【０００２】
スイッチング素子として用いられるダイオードにおいては、高速のスイッチング動作が可能であることが要求される。ここで、ｎ型層の上にｐ型層（アノード領域）が形成されたｐｎ接合ダイオードにおいては、順バイアス時にはｎ型層にはｐ型キャリア(少数キャリア)がｐ型層から注入され、ｐ型層にはｎ型キャリア(少数キャリア)がｎ型層から注入される。ｐｎ接合ダイオードはバイポーラ動作するので、低い順方向電圧降下（ＶＦ）で大きな順方向電流を流すことができる。逆バイアス時にはこれと比べて無視できる程度の逆方向電流しか流れない。
【０００３】
実際のｐｎ接合ダイオードに正負のパルス電圧が入力した際の電圧、電流の変化を模式的に図８に示す。ここに示されるように、順方向（図８における前半部分）、逆方向（図８における後半部分）共に、切り替わってから充分な時間の経過後には電流は一定値となり損失は定常値となる。しかしながら、図８に示されるように、特に切り替わった直後においては、これらの損失よりも大きな、順方向過渡損失（順方向）、逆方向過渡損失（逆方向）が発生する。特に、順方向から逆方向への切り替わり直後においては、一時的に大きな電流が流れ、これによって大きな逆方向過渡損失が発生する。また、大きなリンギング（スパイクノイズ）も発生する。
【０００４】
ｐｎ接合ダイオードにおける順バイアスから逆バイアスへの転換直後には、順バイアス時にｐ型層からｎ型層に注入された少数キャリア（正孔）が残存し、この少数キャリアが掃き出され空乏化するまでの間においては、逆バイアスであるにも関わらず、一時的に大きな逆方向電流（リカバリー電流）が流れる。このため、このリカバリー電流が小さいことが好ましい。また、このリカバリー電流の経時変化が急峻である場合（図８における逆バイアス時の電流変化率ｄＩ／ｄｔが大きい場合）には、図８に示されたようなスパイクノイズが発生しやすくなるため、リカバリー電流の経時変化が緩やかとなる特性（ソフトリカバリー特性）も要求される。
【０００５】
リカバリー電流を低減するためには、ｎ型層における少数キャリアの寿命を短くすることにより、残存した正孔を再結合によって速く消滅させることが有効であり、このためには、例えば金(Ａｕ)等の重金属等のドーピングや、電子線等のライフタイムキラーを注入することが行われている。しかしながら、単にこれらを導入しただけでは、逆方向電流が大きくなる、順方向降下電圧が大きくなる、等の問題が発生する。このため、特許文献１に記載の技術においては、ライフタイムキラーの深さ方向の濃度分布を調整しｐｎ接合近傍においてのみ局所的にライフタイムキラー濃度が高くなるようにすることによって、リカバリー電流を低減しつつ、逆方向電流や順方向降下電圧の増大を抑制している。
【０００６】
しかしながら、特許文献２に記載されるように、ライフタイムキラーのみの調整によりリカバリー特性を調整する場合には、ソフトリカバリー特性を実現することが特に困難である。このため、特許文献２に記載の技術においては、ライフタイムキラーを用いず、代わりにｐ型層のドーピング濃度を低くし、かつその厚さを最適化することによって、順バイアス時にｎ型層に注入される正孔の量を低減することにより、同様にリカバリー電流を低減し、かつソフトリカバリー特性を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−４６２２１号公報
【特許文献２】特開平１０−３３５６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）発生時においては、順バイアス、逆バイアスのどちらにおいても、素子において瞬間的に高電圧が印加され、大電流が流れる。このため、ＥＳＤに対する耐性を高めるためには、この大電流によって素子が破損することを抑制することが必要であり、具体的には、この際に素子の破壊を発生させずに流れることが許容される電流（ＥＳＤ耐量）を大きくすることが要求される。この点において、特許文献２に記載の技術においては、ｐ型層のドーピング濃度を低くしたことによって、順バイアス時にはバイポーラ動作への移行に時間を要するため、図８における順方向過渡損失が増大し、順バイアス時におけるＥＳＤ耐量が低くなった。また、逆バイアス印加時には、ｐ型層の濃度が低いため空乏層がｐ型層内に広がりやすくなり、アノード電極まで到達しやすくなった。ここで、アノード電極とｐ型層の界面（表面）には熱処理及び化学処理により凹凸が多く形成されているため、空乏層がアノード電極まで到達するとｐ型層側へ凸となる部分への電流集中が起こるため、逆バイアス時におけるＥＳＤ耐量も低下した。
【０００９】
すなわち、高いＥＳＤ耐量をもつダイオードを得ることは困難であった。
【００１０】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１主電極と接続され第１の導電型をもつ第１半導体層の表面に、第２主電極と接続され前記第１の導電型とは逆の第２の導電型をもつ第２半導体層が形成され、前記第１主電極と前記第２の主電極との間で整流動作を行う半導体装置であって、平面視において、前記第２半導体層は、前記第１の半導体層中においてｐｎ接合を一様に第１の深さに形成するように設けられた浅接合形成部と、前記第１の半導体層中におけるｐｎ接合を前記第１の深さよりも深い第２の深さに形成するように深さ方向において前記浅接合形成部よりも厚く形成された深接合形成部と、を具備し、前記深接合形成部は、前記浅接合形成部の周囲を囲む環状の外周部と、平面視における前記外周部の内側において離散的に複数島状に設けられたドット部と、を具備することを特徴とする。
本発明の半導体装置において、平面視における前記深接合形成部の前記第２半導体層に対する面積比は、１２％〜９０％の範囲とされたことを特徴とする。
本発明の半導体装置において、前記浅接合形成部におけるキャリア濃度は前記第１半導体層におけるキャリア濃度の６０倍以下とされたことを特徴とする。
本発明の半導体装置において、前記第１半導体層および前記第２半導体層はシリコンで構成され、前記第１の導電型はｎ型、前記第２の導電型はｐ型であり、前記第１半導体層におけるキャリア濃度をＮＤ（ｃｍ−３）、前記第１半導体層の厚さをｔ（μｍ）として、ＮＤ×ｔが１×１０１６±２０％の範囲、前記浅接合形成部におけるキャリア濃度ＮＡ１がＮＤの１０〜６０倍の範囲とされ、前記深接合形成部におけるキャリア濃度ＮＡ２が、（ＮＡ２−ＮＡ１）がＮＤの１０〜６０倍の範囲となるように設定されたことを特徴とする。
本発明の半導体装置において、前記第１半導体層の厚さに対する前記第２の深さの比は１５％〜３５％の範囲であることを特徴とする。
本発明の半導体装置において、前記第２の深さの前記第１の深さに対する比は２００％〜４００％の範囲であることを特徴とする。
【発明の効果】
【００１２】
本発明は以上のように構成されているので、高いＥＳＤ耐量をもつダイオードを得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置の上面図である。
【図３】従来のダイオードにおける空乏層の状況を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置における空乏層の状況を示す断面図である。
【図５】ｐ型層が一様に深く形成された場合における逆バイアス時の電界強度の深さ方向の分布の算出結果の一例である。
【図６】本発明の実施の形態に係る半導体装置において、ドット部が形成された箇所における逆バイアス時の電界強度の深さ方向の分布の算出結果の一例である。
【図７】本発明の実施の形態に係る半導体装置における深接合形成部がある箇所と、従来の半導体装置において、逆バイアス時に流れる電流密度と電圧の関係を算出した結果である。
【図８】一般的なｐｎ接合ダイオードにおける順方向と逆方向の切替時における電圧、電流波形を模式的に示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置１００は、ｐｎ接合を用いたダイオードであり図１は、その断面図である。
【００１５】
この半導体装置１００においては、シリコンで構成されたｎ＋基板１０上にｎ−層（第１半導体層）１１がエピタキシャル成長によって一様に形成されている。ｎ−層１１の表面には、ダイオードのアノード層となるｐ型層（第２半導体層）２０がイオン注入・熱拡散等によって局所的に形成されている。ただし、ｐ型層２０は一様ではなく、ｎ−層１１中におけるｐｎ接合を浅く形成するように一様に薄く、平面視において広く形成された浅接合形成部２１と、平面視において浅接合形成部２１の中において、浅接合形成部よりもｎ−層１１中においてｐｎ接合を深く形成するように局所的に厚く形成される深接合形成部２２と、で構成される。半導体装置１００（ｎ＋基板１０）の裏面側においては、カソード電極（第１主電極）３１が全面に形成されている。一方、半導体装置１００の表面には層間絶縁層３０が形成され、層間絶縁層３０中に形成された開口部を通して、アノード電極（第２主電極）３２がｐ型層２０（浅接合形成部２１、深接合形成部２２）に接続されている。
【００１６】
図２は、ｎ−層１１、浅接合形成部２１、深接合形成部２２の平面的な構成を示す上面図である。ここで示されるように、深接合形成部２２は、外周を構成する環状の外周部２２Ａと、外周部２２Ａに囲まれた内部においてドット状に複数分散されて形成された島状のドット部２２Ｂで構成される。平面視におけるｐ型層２０全体の面積に対する深接合形成部２２の占める面積比は１２％〜９０％とされる。図１に示されるように、この半導体装置１００においては、浅接合形成部２１がある箇所のｐｎ接合界面は一様に第１の深さｄ１、深接合形成部２２がある箇所のｐｎ接合界面の最大深さを第２の深さｄ２として、ｄ２＞ｄ１とされる。なお、図１においては便宜上ドット部２２Ｂは２つしか示されていない。また、こうした深さが異なる構造はｐ型層２０の下側においてのみ設けられ、ｐ型層２０の上側は平坦であり、アノード電極３２とｐ型層２０の界面も平坦となっている。
【００１７】
ここで、ｎ−層１１におけるキャリア濃度をＮＤ（ｃｍ−３）、ｎ−層１１の厚さをｔ（μｍ）とすると、ＮＤ×ｔの値が１×１０１６±２０％の範囲とされる。また、浅接合形成部２１におけるキャリア濃度ＮＡ１はＮＤの６０倍以下、すなわち、ｎ−層１１のキャリア濃度ＮＤと浅接合形成部２１のキャリア濃度ＮＡ１は従来よりも近く設定される。具体的には、浅接合形成部２１のキャリア濃度ＮＡ１はＮＤの１０〜６０倍の範囲とされる。また、深接合形成部２２のキャリア濃度ＮＡ２はＮＡ１よりも高く、（ＮＡ２−ＮＡ１）がＮＤの１０〜６０倍の範囲となるように設定される。このため、従来の半導体装置では、これらの間で形成される空乏層は主にｎ−層１１側に広がるのに対し、この半導体装置１００においては、従来の半導体装置よりもｐ型層２０側の空乏層が大きく広がる。この点においては、特許文献２に記載の技術と同様である。なお、キャリア濃度は実際には各層内では一様ではないが、後述するように、本願発明では形成される空乏層やその近傍における特性が用いられ、このキャリア濃度によって空乏層の幅や形状が定まる。このため、ここでいうキャリア濃度とは、空乏層が形成される箇所のｎ−層１１ではカソード電極３１が形成された領域における最大濃度、ｐ型層２０ではアノード電極３２が形成された領域における最大濃度を意味する。
【００１８】
この構成によって、ＥＳＤ耐量が高くなる点につき説明する。まず、図３は、深接合形成部２２が設けられずｐｎ接合深さが一様にｄ１となるような浅接合形成部２１のみが設けられた場合（従来のダイオード）における逆バイアス印加時の空乏層Ｄの形状（広がり）を示す。ここでは、ｎ−層１１側の空乏層Ｄの端部の形状のみが示されている。周知のように、逆バイアス印加時におけるブレークダウンは、空乏層Ｄの幅が狭く局所的に電界強度の高まった箇所で発生する。図３に示された構造では、空乏層Ｄの幅が狭くなるのはその端部（浅接合形成部２１周辺部）となるため、ブレークダウンはこの部分で発生する。逆バイアスが大きくなり空乏層Ｄがｎ−層１１の厚さ方向全体に広がっても、この状況は同様である。このため、図３においてＥＳＤ時に電流が流れるのは、主に浅接合形成部２１周囲の経路（電流経路）Ｒ０であり、浅接合形成部２１の下側の領域を流れる電流は少ない。
【００１９】
一方、図４は、上記の半導体装置１００における空乏層の広がりを図３に対応させて示す。ただし、ここで、空乏層の端部は、逆バイアスが大きくなるに従って、Ｄ１、Ｄ２、Ｄ３の順に変化する。ここで、空乏層は主に局所的な外周部２２（外周部２２Ａ、ドット部２２Ｂ）の先端から広がり（Ｄ１）、この各々が連結して、最終的にはＤ３に示されるピンチオフ状態となる。逆バイアスが小さな場合の形状であるＤ１は、浅接合形成部２１と深接合形成部２２が組み合わされたｐ型層２０の形状に対応し、その底面側では、深接合形成部２２の箇所で局所的に深くなった凹凸形状となる。しかしながら、Ｄ２、Ｄ３に示されるように、逆バイアスが大きくなり空乏層の幅が広がると、空乏層は、徐々にこの凹凸形状が平均化された平坦な形状となる。このため、逆バイアスが大きな状態において、空乏層の幅が局所的に狭くなるのは、図３と同様のｐ型層２０（深接合形成部２２）の端部である外周部２２Ａの外側の経路Ｒ０に加え、外周部２２Ａの下側の経路Ｒ１、ドット部２２Ｂの下側の経路Ｒ２となる。Ｒ０については図３におけるものと同様であるが、ここでは、Ｒ１、Ｒ２が更に加わっている。更に逆バイアスが大きくなると、空乏層は、Ｄ３のような平坦な形状のまま広がり、ｎ−層１１の厚さ方向全体に広がる。
【００２０】
アバランシェ電流が流れるのは逆バイアス電圧が充分大きな場合であるため、この場合における空乏層の形状は図４におけるＤ３のような形状となり図１におけるｎ＋基板１０へ空乏層が届く。この場合における電流経路は、図３におけるＲ０に加え、図４におけるＲ１、Ｒ２となる。このように電流経路が図３の場合と比べて増加するため、個々の箇所において流れる電流密度を低下させることができ、ＥＳＤ耐量が高まる。特に、図２に示されるようにドット部２２Ｂの数を増やすことによって、経路Ｒ２の数を増やしｎ−層１１全体にわたりより均一に近い状態で電流を流すことができ、特定の箇所に発熱が発生することを抑制できるために、ＥＳＤ耐量を高めることができる。ただし、これは図４に記載のような簡略化したモデルに基づいた説明であり、後述するように、実際にはこの際に電流はＲ０、Ｒ１、Ｒ２だけでなく、ｎ−層１１全体を流れる。平面視におけるｐ型層２０全体の面積に対する深接合形成部２２の占める面積比が１２％よりも小さい、あるいは９０％よりも大きな場合には、実質的にｐ型層２０の深さが一様である場合と近い状態となるために、この面積比を１２％〜９０％の範囲とすることが好ましい。
【００２１】
このように、この半導体装置１００においては、逆バイアスのＥＳＤ発生時に深接合形成部２２において電流が流れる。この際、深接合形成部２２は特に深く形成されているため、深接合形成部２２におけるｐ型層２０側の空乏層はアノード電極３２まで到達しない。アノード電極３２とｐ型層２０界面の接触抵抗は空乏層内の抵抗に対してきわめて小さくほぼゼロと考えてよい。更に、空乏層がアノード電極３２まで到達した場合、多数キャリアが空乏層内に流入するために電流集中が起きるものの、本発明では空乏層がアノード電極３２まで達しにくいため、アノード電極３２側で局所的な電流集中は発生しにくい。また、本発明では、ドット部２２Ｂのキャリア濃度ＮＡ２を上記の範囲とすることにより、アバランシェ電流が流れているドット部２２Ｂ内には適度に空乏層が広がっているので、特許文献２に記載の技術において発生するような、アノード電極３２とｐ型層２０の界面の凹凸の存在による耐圧の低下は、図６に示されるように小さい。
【００２２】
次に、この半導体装置１００における逆バイアス時における耐圧、及び電流の流れを、数値シミュレーションによってより正確に調べた。まず、耐圧について説明する。ここでは、カソード電極３１、アノード電極３２間に電圧を印加した際の電界強度Ｅの深さ方向分布をポアソン方程式（以下の式（１））より算出した。ここで、空乏層内の電荷密度ρはＮＡ２又はＮＤに等しく、εは半導体（シリコン）の誘電率である。まず、図５は、上記のように局所的に深接合形成部２２が設けられず、ｐ型層が一様に深く形成された（仮にｐ型層２０が全て深接合形成部２２のみで形成された）場合における結果である。ここでは、７５０Ｖでブレークダウンする素子（定格６００Ｖ）において、逆バイアスを３００Ｖ（通常使用時に印加される電圧）、７５０Ｖ（ブレークダウン時）、印加した際の電界強度Ｅの深さ方向分布が示されている。
【００２３】
【数１】
2018029150.tif 000003
【００２４】
ここで、電流密度はｐｎ接合付近でのインパクトイオン化が多く発生しない程度に低いものとしているために、空乏層内を流れるのは少数キャリア（ｎ−層側では正孔、ｐ型層側では電子）が主であり、かつ、空乏層内の空間電荷はｎ−層側ではドナーイオン（正）、ｐ型層側ではアクセプタイオン（負）が主である。ここで、深さはｐ型層の表面を原点としており、図５における領域Ａ１はｐ型層に対応し、領域Ａ２はｐ型層の下側のｎ−層中に形成された空乏層に対応し、領域Ａ３はｎ−層中において下側で空乏化していない領域に対応する。また、このグラフにおけるハッチングされた領域の面積が印加された電圧に対応する。
【００２５】
これに対して、図６は、上記の半導体装置１００、すなわち、深接合形成部２２が外周部２２Ａ、ドット部２２Ｂとして局所的に形成された場合において、逆バイアスとして７５０Ｖを印加した際の電界強度Ｅの深さ方向分布を深接合形成部２２がある箇所において算出した一例を、図５における７５０Ｖ印加時の結果と共に示した結果である。ここで、電界強度はピーク値で規格化している。この場合、図５の結果と比べて、ｐｎ接合界面周囲で局所的に電界強度が高くなるため、この箇所でブレークダウンしやすくなる。すなわち、上記の半導体装置１００においては、ＥＳＤ（逆バイアス）時において最初にブレークダウンするのは、深接合形成部２２（外周部２２Ａ、ドット部２２Ｂ）の直下の部分である。ドット部２２Ｂを部分的に設けることにより、一様に深くｐ型層が形成された図５の場合よりも、耐圧は７％低下する。
【００２６】
一方、従来の半導体装置と、上記の半導体装置１００における逆バイアス時の電流密度と電圧特性を算出した結果を図７に示す。ここで、上記の半導体装置１００における値は図６と同様に深接合形成部２２がある箇所におけるものである。また、前記の通り、上記の半導体装置１００においてはｎ−層１１のキャリア濃度ＮＤと浅接合形成部２１のキャリア濃度ＮＡ１は従来よりも近い、すなわち、ｎ−層１１のキャリア濃度ＮＤは従来よりも高く設定される。
【００２７】
逆バイアス時における電流密度が極小さい場合には、前記の通り、空乏層中において流れるのは少数キャリアが主であり、かつ、空乏層内の空間電荷はｎ−層側ではドナーイオン（正）、ｐ型層側ではアクセプタイオン（負）が主である。電流密度が高まると、空乏層内でインパクトイオン化が発生して、電子正孔対が発生し、空乏層を多数キャリアが埋める形で電流が流れる。電流密度が１ｍＡ/ｍｍ２程度で、空乏層内のキャリア移動速度に対してインパクトイオン化が十分に少なければ、この様な多数キャリア電流の影響は大きくなく耐圧に変化はない。しかしながら、どちらの側の空乏層においても、多量に電子正孔対が発生し、この電子と正孔が空乏層内の空間電荷に与える影響が大きくなる。この際、特に、多数キャリア（ｎ−層側では電子、ｐ型層側では正孔）は空乏層内のイオン（ｎ−層側ではドナーイオン（正）、ｐ型層内ではアクセプタイオン（負）と逆符号であるため、この多数キャリアによって空乏層内での空間電荷密度が実質的に低下し、耐圧が高まる。ただし、逆バイアス時において更に電流密度が高まると、空乏層内でのドナーイオンやアクセプタイオンの寄与よりも前記の多数キャリアの影響が大きくなり、空乏層内の空間電荷の符号が反転するので、電界低下が発生し、耐圧も低下する。
【００２８】
上記の半導体装置１００、従来の半導体装置のどちらにおいても、ｎ−層側のキャリア濃度（ドナー濃度）はｐ型層側のキャリア濃度（アクセプタ濃度）よりも低く設定されているため、空乏層は主にｎ−層側に形成される。上記の半導体装置１００においては、図７において矢印Ｐで示されるように、電流密度が高まると、前記の通り、電流密度が低いときと比べて空乏層内の空間電荷密度が低下するため、高電界となる範囲が増え、電圧が上昇する。すなわち、耐圧が上昇する。更に電流密度が高まると、空乏層内の空間電荷が反転し、矢印Ｑで示されるように、電圧が減少し更に電流が流れやすくなる。一方、図７において、従来の半導体装置の場合には、ｎ−層のドナー濃度が低いためインパクトイオン化が少ない場合の空乏層内の電荷密度も低く、電流密度が高まると空乏層の空間電荷が容易に反転するために、矢印Ｐのように電圧が上昇する状況は発生しない。図７の特性は、このように説明できる。
【００２９】
このため、ＥＳＤによって上記の半導体装置１００に大きな逆バイアスが印加された場合の動作は、以下の通りになる。まず、図６に示されたように、局所的に形成された深接合形成部２２（外周部２２Ａ、ドット部２２Ｂ）のｐｎ接合において特に電界強度が高くなるため、深接合形成部２２の下部で局所的にブレークダウンが発生し、電流が流れ出す。その後、一部のＤＯＴ部２２Ｂ又は環状の外周部２２Ａの電流密度が大きくなると、図７の矢印Ｐに示された状況となるため、この部分を電流は流れにくくなり、電流は他のＤＯＴ部２２Ｂ及び環状の外周部２２Ａにも流れる。この様にチップ全体のＤＯＴ部２２Ｂ及び環状の外周部２２Ａに電流が流れ、更に浅接合形成部２１の下部にも流れる。このため、電流が深接合形成部２２の下部に集中して流れ続けることはなく、電流は全体を流れる。このため、ｎ−層１１全体を一様に電流が流れ、局所的に電流密度が高まることが抑制されるため、破壊が生じにくい。すなわち、ＥＳＤ耐量が高まる。
【００３０】
上記においては、カソード電極３１、アノード電極３２間が逆バイアスとされた場合について記載されたが、ＥＳＤ耐量を高めるためには、順バイアス時においても大電流を流すことが許容されることが必要であり、このためには、順方向過渡損失が低いことが要求される。この際、ｐ型層２０のキャリア濃度ＮＡ１、ＮＡ２を低くすることによってｐ型層２０の抵抗が高くなるが、ｐ型層２０（浅接合形成部２１）のキャリア濃度をｎ−層１１のキャリア濃度ＮＤに対して１０倍以上にすることにより、順方向過渡損失を最小限に保っている。
【００３１】
図４に示された状況を実現するためには、ｎ−層１１の厚さを上記の範囲とした場合には、深接合形成部２２の最大深さ（第２の深さｄ２）の浅接合形成部２１の深さ（第１の深さｄ１）に対する比を２００％〜４００％の範囲とすることが好ましい。この比が２００％よりも小さな場合には、空乏層の形状が平坦となるために経路Ｒ０が常時優勢となり、電流密度を低下させることが困難となる。この比が４００％よりも大きな場合には、深接合形成部２２の下側で空乏層がｎ＋基板１０に到達しやすくなるため、耐圧が低下し、経路Ｒ０の寄与がなくなるため、やはり電流密度を低下させることが困難となる。
【００３２】
特許文献２に記載の技術においては、ｐ型層を全体的に深く形成することによって、ＥＳＤ耐量を高めることができる。しかしながら、この場合には、良好なリカバリー特性を得ることができなかった。これに対して、この半導体装置１００においては、上記のような厚さの一様でないｐ型層２０を用いて、以下に説明するように、良好なリカバリー特性も得ることができる。
【００３３】
リカバリー特性は、順バイアス時においてｐ型層２０（浅接合形成部２１、深接合形成部２２）からｎ−層１１に対して注入された正孔とｐ型層２０に注入された電子に起因して発生する。ただし、ｐ型層２０に成長する空乏層よりもｎ−型１１に成長する空乏層の方が厚く、かつキャリア移動度はｎ−層１１内の少数キャリアであるホールの方が低いので、リカバリー特性の特にソフト性に関してはｎ−層１１内のキャリア濃度ｎとｎ−層１１の厚さ(エピタキシャル成長厚さ)ｔにより制御される。
【００３４】
図５において、領域Ａ３はｎ−層１１中において下側で空乏化していない領域に対応する。ダイオードが実際に使用される際に印加される逆バイアス電圧は、定格値の半分程度の電圧である場合が多い。この場合において図５における領域Ａ３がｎ−層１１の膜厚ｔの２％〜１５％程度存在するようにすれば、順バイアスから逆バイアスに転換した直後においても、空乏層はｎ−層１１中に広がるために、空乏層中の電界強度が高くなることが抑制されると共に、空乏層がｎ＋基板１０に到達し（リーチスルーし）、その瞬間に図８に示されるｄＩ／ｄｔが大きくなり電流が急峻に変化することが抑制される。このため、リカバリー特性をソフト化し、スパイクノイズを低減することができる。
【００３５】
このように領域Ａ３を膜厚ｔの２％〜１５％程度とするためには、ｎ−層１１側の電荷総量に対応するＮＤ（ｃｍ−３）×ｔ（μｍ）の値を１×１０１６±２０％の範囲とすることが好ましい。すなわち、ＮＤ×ｔの値をこの範囲に設定することによって、高いＥＳＤ耐量とソフトリカバリー特性を得ることができる。この際、ｎ−層１１の厚さｔに対するドット部２２Ｂの深さｄ２の比は、１５％〜３５％の範囲であることが好ましい。
【００３６】
また、浅接合形成部２１からはｎ−層１１における浅い部分に正孔が注入され、深接合形成部２２からはｎ−層１１における深い部分に正孔が注入される。この際、注入された正孔がｐｎ接合に移動する際の経路長が、ｎ−層１１における浅い部分における正孔と、深い部分における正孔とでは大きく異なる。このように経路長の異なる正孔が混在するために、結果として、リカバリー特性が緩やかになる、すなわち、この点によってもソフトリカバリー特性を得ることができる。
【００３７】
ここで、深接合形成部２２の最大深さ（第２の深さｄ２）の浅接合形成部２１の深さ（第１の深さｄ１）に対する比は、２００％〜４００％の範囲とすることが好ましい。この比が２００％よりも小さいと、ＥＳＤ耐量が悪くなる。高耐圧と低ＶＦとは一般的にはトレードオフの関係にあり、両立が困難であるところ、この比が４００％よりも大きいと、この関係が特に顕著になり、高耐圧とした場合のＶＦの上昇、低ＶＦとした場合の耐圧の低下が特に顕著となる。
【００３８】
このため、上記の半導体装置１００においては、良好なリカバリー特性と高いＥＳＤ耐量が得られる。
【００３９】
なお、上記の構成において、ｐ型層２０は、浅接合形成部２１と深接合形成部２２とで構成される。このため、例えば初めに深接合形成部２２に対応するイオン注入と拡散を行った後に、これと異なる条件で浅接合形成部２１に対応したイオン注入と拡散を行うことによってこれらを形成することができる。深接合形成部２２は浅接合形成部２１よりも１回多く拡散工程を行うことになるので、浅接合形成部２１よりも深く、かつ高濃度で拡散構造が形成されることによって、上記のｐ型層２０を形成することができる。この際、平面視におけるｐ型層２０の形状は浅接合形成部２１の形状と等しく、深接合形成部２２は、浅接合形成部２１の中に局所的に形成される。前記のｐ型層２０全体の面積に対する深接合形成部２２の占める面積比（１２％〜９０％）は、この際のイオン注入、拡散の際のマスクの面積比に相当する。
【００４０】
このため、浅接合形成部２１と深接合形成部２２におけるキャリア濃度を独立に設定することができる。この際、ダイオード特性の電流−電圧特性等は面積比の大きな浅接合形成部２１によって主に定まるため、このキャリア濃度ＮＡ１は、所望の特性に応じて定められる。ｎ−層１１の膜厚ｔやそのキャリア濃度ＮＤは、エピタキシャル成長条件によって設定することができる。
【００４１】
なお、上記の例では、ｎ＋基板１０上にｎ−層（第１半導体層）１１、ｐ型層（第２半導体層）２０が形成され、ｐ型層２０に上記の構成の浅接合形成部２１、深接合形成部２２が設けられた。しかしながら、例えば第１半導体層以下の構成は任意である。また、上記の構造における導電型を逆転させても同様の効果を奏することも明らかである。すなわち、第１半導体層の上に形成された第１半導体層の導電型（第１の導電型）と逆の導電型（第２の導電型）をもつ第２半導体層において、上記のような浅接合形成部、深接合形成部を設けてもよい。また、深接合形成部における外周部、ドット部の形状は、前者が環状、後者が前者の内側における島状である限りにおいて、任意である。
【符号の説明】
【００４２】
１０  ｎ＋基板
１１  ｎ−層（第１半導体層）
２０  ｐ型層（第２半導体層）
２１  浅接合形成部
２２  深接合形成部
２２Ａ  外周部
２２Ｂ  ドット部
３０  層間絶縁層
３１  カソード電極（第１主電極）
３２  アノード電極（第２主電極）
１００  半導体装置（ダイオード）
Ｄ、Ｄ１、Ｄ２、Ｄ３  空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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