(57)【要約】【課題】ジッタによる入力データとクロックとの間の周波数差の誤検出を防止。【解決手段】信号再生回路１は、周波数が可変の第１クロックＣＫＩ及び第２クロックＣＫＱを発生する発振器１１と、周波数検出回路１６を有し、発振器１１を制御するフィードバック回路とを有する。周波数検出回路１６は、第１クロックＣＫＩの周波数を上昇させる上昇状態Ｕｐ、第１クロックＣＫＩの周波数を下降させる下降状態Ｄｏｗｎ、第１クロックＣＫＩの周波数を変化させない待機状態Ｓｔａｙの何れかを示す周波数差信号ＦＤＯを出力する。周波数検出回路１６は、状態検出回路と、状態保持回路とを有する。状態検出回路は、上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れの状態であるかを、第１クロックの位相が第１位相Ｉであるときに検出する。状態保持回路は、第１位相Ｉで検出された状態を保持し、保持した状態を示す周波数差信号ＦＤＯを第２位相ＩＸで出力する。【選択図】図１０
2018029291.tif 000002
【特許請求の範囲】
【請求項１】
周波数が可変の第１クロック及び前記第１クロックと周波数が同じで位相の異なる第２クロックを発生する発振器と、
入力データと前記第１クロックの位相差及び周波数差に応じて、前記入力データと前記第１クロックとが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記第１クロックの周波数の変更指示を示す周波数差信号、及び前記第１クロックの位相の変更指示を示す位相差信号に応じて前記発振器を制御する制御部と、
前記入力データと前記第１クロックの位相差を示す第１位相信号を生成する第１位相検出回路と、
前記入力データと前記第２クロックの位相差を示す第２位相信号を生成する第２位相検出回路と、
前記第１位相信号及び前記第２位相信号に基づいて、前記第１クロックの周波数を上昇させる上昇状態、前記第１クロックの周波数を下降させる下降状態、及び前記第１クロックの周波数を変化させない待機状態の何れか１つを示す前記周波数差信号を出力する周波数検出回路と、を有し、
前記周波数検出回路は、
前記上昇状態及び前記下降状態の何れの状態であるかを、前記第１クロックの位相が第１位相であるときに検出する状態検出回路と、
前記第１位相で検出された状態を保持し、前記保持した状態を示す前記周波数差信号を前記第１位相と異なる第２位相で出力する状態保持回路と、
を有することを特徴とする信号再生回路。
【請求項２】
前記第２位相は、前記入力データが変化する位相であり、前記第１位相と前記第２位相との間の位相差はπである、請求項１に記載の信号再生回路。
【請求項３】
前記状態保持回路は、前記第１クロックの位相が前記第１位相から前記第２位相まで変化する間は前記待機状態を示す前記周波数差信号を出力し、前記第１クロックの位相が前記第２位相から第１位相まで変化する間は前記保持した状態を示す前記周波数差信号を出力する、請求項１又は２に記載の信号再生回路。
【請求項４】
前記状態保持回路は、前記待機状態を示す前記周波数差信号を出力する間に、前記状態検出回路が、前記待機状態を介することなく前記上昇状態と前記下降状態との間で変化したことを検出したときに、前記待機状態を示す前記周波数差信号を出力し続ける、請求項３に記載の信号再生回路。
【請求項５】
前記状態保持回路は、前記保持した状態を示す前記周波数差信号を出力する間に、前記状態検出回路が、前記待機状態を介することなく前記上昇状態と前記下降状態との間で変化したことを検出したときに、前記待機状態を示す前記周波数差信号を出力する、請求項３又は４に記載の信号再生回路。
【請求項６】
前記状態保持回路は、
前記第１位相で検出された状態を保持する保持回路と、
前記保持した状態に基づいて、前記上昇状態、前記下降状態及び前記待機状態の何れかを示す前記周波数差信号を生成し、出力する周波数差信号生成回路と、
前記状態検出回路が、前記待機状態を介することなく前記上昇状態と前記下降状態との間の変化を検出したときに、前記保持回路に保持された状態を前記待機状態に変更する保持状態変更回路と、
前記状態検出回路が、前記待機状態を介することなく前記上昇状態と前記下降状態との間の変化を検出したときに、前記状態検出回路が検出した状態を前記上昇状態と前記下降状態との間の変化を検出する前の状態に変更する検出状態変更回路と、
を有する、請求項１〜５の何れか一項に記載の信号再生回路。
【請求項７】
前記状態検出回路は、
前記第１位相で状態を検出する状態検出回路と、
前記状態検出回路によって検出された状態に基づいて、前記上昇状態、前記下降状態及び前記待機状態の何れかを示す検出周波数差信号を生成し、出力する周波数差信号生成回路と、を有し、
前記状態保持回路は、
前記検出周波数差信号を前記第１位相信号の立上りエッジ及び立下りエッジの双方の変化エッジでラッチして第１中間信号として出力する第１保持回路と、
第１中間信号を前記第１位相信号の立上りエッジ及び立下りエッジの双方の変化エッジでラッチして第２中間信号として出力する第２保持回路と、
第２中間信号を前記第１位相信号の立上りエッジ及び立下りエッジの双方の変化エッジでラッチして前記周波数差信号として出力する第３保持回路と、
前記第１中間信号、前記第２中間信号及び前記周波数差信号に基づいて前記第２中間信号を変更する論理回路と、を有し、
前記論理回路は、
前記第１中間信号が前記上昇状態に対応し且つ前記第２中間信号が前記下降状態に対応するとき、及び前記第１中間信号が前記下降状態に対応し且つ前記第２中間信号が前記上昇状態に対応するときに、前記第２中間信号に対応する状態を前記待機状態に変更し、
前記第２中間信号が前記待機状態に対応し且つ前記周波数差信号が前記上昇状態に対応するときに、前記第２中間信号に対応する状態を前記上昇状態に変更し、
前記第２中間信号が前記待機状態に対応し且つ前記周波数差信号が前記下降状態に対応するときに、前記第２中間信号に対応する状態を前記下降状態に変更する、請求項１〜５の何れか一項に記載の信号再生回路。
【請求項８】
前記入力データと前記第１クロックとが同期したか否かを判定する同期判定回路と、
前記同期判定回路によって前記入力データと前記第１クロックとが同期したと判定されたときに、前記周波数差信号に対応する状態を前記保持した状態から前記待機状態に変更する出力変更回路と、
を更に有する、請求項１〜７の何れか一項に記載の信号再生回路。
【請求項９】
受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
前記信号再生回路は、
周波数が可変の第１クロック及び前記第１クロックと周波数が同じで位相の異なる第２クロックを発生する発振器と、
入力データと前記第１クロックの位相差及び周波数差に応じて、前記入力データと前記第１クロックとが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記第１クロックの周波数の変更指示を示す周波数差信号、及び前記第１クロックの位相の変更指示を示す位相差信号に応じて前記発振器を制御する制御部と、
前記入力データと前記第１クロックの位相差を示す第１位相信号を生成する第１位相検出回路と、
前記入力データと前記第２クロックの位相差を示す第２位相信号を生成する第２位相検出回路と、
前記第１位相信号及び前記第２位相信号に基づいて、前記第１クロックの周波数を上昇させる上昇状態、前記第１クロックの周波数を下降させる下降状態、及び前記第１クロックの周波数を変化させない待機状態の何れか１つを示す前記周波数差信号を出力する周波数検出回路と、を有し、
前記周波数検出回路は、
前記上昇状態及び下降状態の何れの状態であるかを、前記第１クロックの位相が第１位相であるときに検出する状態検出回路と、
前記第１位相で検出された状態を保持し、前記保持した状態を示す前記周波数差信号を前記第１位相と異なる第２位相で出力する状態保持回路と、
を有することを特徴とする電子装置。
【請求項１０】
受信した入力データからクロックを再生する信号再生方法であって、
周波数が可変の第１クロック及び第２クロックを発生し、
前記入力データと前記第１クロックの位相差を示す第１位相信号を生成し、
前記入力データと前記第２クロックの位相差を示す第２位相信号を生成し、
前記第１位相信号及び前記第２位相信号に基づいて、前記第１クロックの周波数を上昇させる上昇状態、前記第１クロックの周波数を下降させる下降状態、及び前記第１クロックの周波数を変化させない待機状態の何れか１つを示す周波数差信号を出力し、
前記周波数差信号に応じて前記第１クロック及び前記第２クロックの周波数を制御する、ことを含み、
前記周波数差信号を出力することは、
前記上昇状態及び下降状態の何れの状態であるかを、前記第１クロックの位相が第１位相であるときに検出し、
前記第１位相で検出された状態を保持し、前記保持した状態を示す前記周波数差信号を前記第１位相と異なる第２位相で出力する、
ことを含むことを特徴とする信号再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号再生（クロック・データ・リカバリィ(Clock Data Recovery: CDR)）回路、信号再生回路を搭載した電子装置、及び信号再生方法に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くすることが要望されている。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野、光通信の分野で、ビットレートの一層の高速化が望まれている。
【０００３】
受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを再生（ＣＤＲ: Clock and Data Recovery）することが求められる。入力データと受信（サンプリング）クロックとの位相差及び周波数差を検出し、その情報を基にサンプリングクロックの位相調整を行うことによってＣＤＲが実現される。受信回路の中でもリファレンスクロックを用いず、入力データから再生したクロックによってリタイムし、ジッタを削減したデータを出力するＣＤＲ回路が知られている。
【０００４】
ＣＤＲ回路では、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用することが知られている。位相検出回路の検出した位相差に基づいて、入力データとクロックの位相及び周波数が一致するように制御される。入力データとクロックとの間の周波数差を、位相の回転方向から検出する周波数検出回路（Frequency Detector: FD）が知られている（例えば、非特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２５２７２３号公報
【非特許文献】
【０００６】
【非特許文献１】Ansgar Pottbacker, et al., "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction Up to 8 Gb/s", IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, December 1992
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、入力データとクロックとの間の周波数差を、位相の回転方向から検出するときに、ジッタにより入力データとクロックとの間の周波数差を誤検出するおそれがある。
【０００８】
一実施形態では、ジッタにより入力データとクロックとの間の周波数差を誤検出するおそれがない信号再生回路が実現される。
【課題を解決するための手段】
【０００９】
１つの態様では、信号再生回路は、周波数が可変の第１クロック及び第１クロックと周波数が同じで位相の異なる第２クロックを発生する発振器と、発振器を制御するフィードバック回路とを有する。フィードバック回路は、入力データと第１クロックの位相差及び周波数差に応じて、入力データと第１クロックとが同期するように発振器を制御する。フィードバック回路は、制御部と、第１位相検出回路と、第２位相検出回路と、周波数検出回路とを有する。制御部は、第１クロックの周波数の変更指示を示す周波数差信号、及び第１クロックの位相の変更指示を示す位相差信号に応じて発振器を制御する。第１位相検出回路は入力データと第１クロックの位相差を示す第１位相信号を生成し、第２位相検出回路は入力データと第２クロックの位相差を示す第２位相信号を生成する。周波数検出回路は、第１位相信号及び第２位相信号に基づいて、第１クロックの周波数を上昇させる上昇状態、第１クロックの周波数を下降させる下降状態、及び第１クロックの周波数を変化させない待機状態の何れか１つを示す周波数差信号を出力する。周波数検出回路は、状態検出回路と、状態保持回路とを有する。状態検出回路は、上昇状態及び下降状態の何れの状態であるかを、第１クロックの位相が第１位相であるときに検出する。状態保持回路は、第１位相で検出された状態を保持し、保持した状態を示す周波数差信号を第１位相と異なる第２位相で出力する。
【発明の効果】
【００１０】
一実施形態では、ジッタにより入力データとクロックとの間の周波数差を誤検出するおそれがない。
【図面の簡単な説明】
【００１１】
【図１】非特許文献１に記載される位相周波数検出回路を利用する信号再生回路を示す図である。
【図２】（ａ）は図１に示す信号再生回路の動作を示すタイミングチャートであり、（ｂ）は図１に示す信号再生回路が同期状態であるときの位相関係を示す図である。
【図３】図１に示す位相周波数検出回路の内部回路ブロック図である。
【図４】（ａ）は図３に示す第１位相検出回路の内部回路ブロック図であり、（ｂ）は図３に示す周波数検出回路の内部回路ブロック図である。
【図５】（ａ）は第１クロックの周波数が入力データの周波数よりも低いときの周波数検出回路の動作を示す図であり、（ｂ）は第１クロックの周波数が入力データの周波数よりも高いときの周波数検出回路の動作を示す図であり、（ｃ）は（ａ）の状態を説明するための図であり、（ｄ）は（ｂ）の状態を説明するための図である。
【図６】（ａ）は第１クロックの周波数が入力データの周波数よりも低いときの周波数検出回路の誤動作を示す図であり、（ｂ）は第１クロックの周波数が入力データの周波数よりも高いときの周波数検出回路の誤動作を示す図であり、（ｃ）は（ａ）の状態における誤動作を説明するための図である。
【図７】（ａ）は周波数検出回路が第１クロックの位相を正しく制御するときの動作を示す図であり、（ｂ）は周波数検出回路が第１クロックの位相を誤って制御するときの動作を示す図であり、（ｃ）は（ａ）の状態を説明するための図であり、（ｄ）は（ｂ）の状態を説明するための図である。
【図８】（ａ）は実施形態に係る位相周波数検出回路の動作を説明する第１の図であり、（ｂ）は実施形態に係る位相周波数検出回路の動作を説明する第２の図であり、（ｃ）は実施形態に係る位相周波数検出回路の動作を説明する第３の図である。
【図９】第１実施形態に係る信号再生回路の回路ブロック図である。
【図１０】図９に示す位相周波数検出回路の内部回路ブロック図である。
【図１１】（ａ）は第１クロックの周波数が入力データの周波数よりも低く且つジッタが発生しないときの図９に示す位相周波数検出回路の動作を示す図であり、（ｂ）は第１クロックの周波数が入力データの周波数よりも高く且つジッタが発生しないときの図９に示す位相周波数検出回路の動作を示す図である。
【図１２】（ａ）は第１クロックの周波数が入力データの周波数よりも低く且つジッタが発生するときの図９に示す位相周波数検出回路の動作を示す図であり、（ｂ）は第１クロックの周波数が入力データの周波数よりも高く且つジッタが発生するときの図９に示す位相周波数検出回路の動作を示す図である。
【図１３】第２実施形態に係る信号再生回路の回路ブロック図である。
【図１４】図１３に示す位相周波数検出回路の内部回路ブロック図である。
【図１５】第３実施形態に係る信号再生回路の回路ブロック図である。
【図１６】図１５に示す位相周波数検出回路の内部回路ブロック図である。
【図１７】実施形態に係る信号再生回路を使用する光通信システムの構成を示す図である。
【発明を実施するための形態】
【００１２】
実施形態を説明する前に、関連する信号再生（ＣＤＲ）回路について説明する。
図１は、非特許文献１に記載される位相周波数検出回路(Phase Frequency Detector: PFD)を利用するＣＤＲ回路を示す図である。図２（ａ）は図１に示すＣＤＲ回路の動作を示すタイミングチャートであり、図２（ｂ）は図１に示すＣＤＲ回路が同期状態であるときの位相関係を示す図である。
【００１３】
ＣＤＲ回路１００は、電圧制御発振器(Voltage Control Oscillator: VCO)１１と、位相周波数検出回路（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１３と、ループフィルタ１４と、データ出力フリップフロップ１５とを有する。ＶＣＯ１１は、周波数が可変であれば電圧制御に限定されるものではないが、ＶＣＯが広く使用されているので、以下のＶＣＯを使用する例を説明する。ＶＣＯ１１は、ループフィルタから入力される制御電圧Ｖctlに応じて第１クロックＣＫＩ及び第２クロックＣＫＱの周波数及び位相を調整する。ＶＣＯ１１は、同期状態では、第１クロックＣＫＩと、第１クロックＣＫＩの周波数と同一の周波数を有し且つ位相が第１クロックＣＫＩとπ／２異なる第２クロックＣＫＱを出力する。
【００１４】
ＰＦＤ１２は、入力データＤＩＮ、第１クロックＣＫＩと第２クロックＣＫＱとの間の位相差から入力データＤＩＮと第１クロックＣＫＩの位相差を検出する。ＰＦＤ１２は、検出した位相差に基づいて、第１クロックＣＫＩの周波数の変更指示を示す周波数差信号ＦＤＯを出力する。
【００１５】
また、ＰＦＤ１２は、入力データＤＩＮの変化エッジにおける第１クロックＣＫＩに対応する信号値に基づいて第１クロックＣＫＩの位相の変更指示を示す位相差信号ＰＤＩを出力する。ＰＦＤ１２は、入力データＤＩＮの変化エッジにおいて、第１クロックＣＫＩに対応する信号値が「０」であるとき、第１クロックＣＫＩの位相を進ませることを示す位相差信号ＰＤＩを出力する。また、ＰＦＤ１２は、入力データＤＩＮの変化エッジにおいて、第１クロックＣＫＩに対応する信号値が「１」であるとき、第１クロックＣＫＩの位相を遅らせることを示す位相差信号ＰＤＩを出力する。ＰＦＤ１２は、入力データＤＩＮの変化エッジと第１クロックＣＫＩの立下りエッジが一致するように第１クロックＣＫＩの位相を制御する。入力データＤＩＮの変化エッジと第１クロックＣＫＩの立下りエッジが一致することで、第１クロックＣＫＩの立上がりエッジの位相は、入力データＤＩＮの変化エッジの間の中央の位相に制御される。
【００１６】
ＣＰ１３及びループフィルタ１４は、ＰＦＤ１２から入力される周波数差信号ＦＤＯ及び位相差信号ＰＤＩに応じて、制御電圧Ｖctlを生成し、生成した制御電圧ＶctlをＶＣＯ１１に出力する。ＣＰ１３及びループフィルタ１４は、第１クロックＣＫＩの周波数の変更指示を示す周波数差信号ＦＤＯ、及び第１クロックＣＫＩの位相の変更指示を示す位相差信号ＰＤＩに応じてＶＣＯ１１を制御する制御部として機能する。
【００１７】
データ出力フリップフロップ１５は、第１クロックＣＫＩの立上がりエッジで、入力データＤＩＮをラッチして、ラッチしたデータを出力データＤＯとして出力する。
【００１８】
図３はＰＦＤ１２の内部回路ブロック図であり、図４（ａ）は図３に示す第１位相検出回路の内部回路ブロック図であり、図４（ｂ）は図３に示す周波数検出回路の内部回路ブロック図である。図４（ａ）は非特許文献１の図３に対応し、図４（ｂ）は非特許文献１の図４に対応する。
【００１９】
ＰＦＤ１２は、第１位相検出回路２１と、第２位相検出回路２２と、周波数検出回路Frequency Detector: FD)２３とを有する。第１位相検出回路２１及び第２位相検出回路２２は、同一の回路構成を有する。
【００２０】
第１位相検出回路２１は、入力データＤＩＮと第１クロックＣＫＩとの間の位相差を示す第１位相信号ＰＤＩを出力する。第１位相検出回路２１は、入力データＤＩＮの変化エッジの位相が第１クロックＣＫＩの立上がりエッジの位相よりも遅れているときに、信号値「１」を示す第１位相信号ＰＤＩを出力する。また、第１位相検出回路２１は、入力データＤＩＮの変化エッジの位相が第１クロックＣＫＩの立上がりエッジの位相よりも進んでいるときに、信号値「０」を示す第１位相信号ＰＤＩを出力する。
【００２１】
第２位相検出回路２２は、入力データＤＩＮと第２クロックＣＫＱとの間の位相差を示す第２位相信号ＰＤＱを出力する。第２位相検出回路２２は、入力データＤＩＮの変化エッジの位相が第２クロックＣＫＱの立上がりエッジの位相よりも遅れているときに、信号値「１」を示す第２位相信号ＰＤＱを出力する。また、第２位相検出回路２２は、入力データＤＩＮの変化エッジの位相が第２クロックＣＫＱの立上がりエッジの位相よりも進んでいるときに、信号値「０」を示す第２位相信号ＰＤＱを出力する。
【００２２】
ＦＤ２３は、第１位相ラッチ回路２４と、第２位相ラッチ回路２５と、周波数検出マルチプレクサ２６とを有する。
【００２３】
第１位相ラッチ回路２４は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第２位相信号ＰＤＱを第１１ラッチ信号Ｌ１１として出力する。また、第１位相ラッチ回路２４は、第１位相信号ＰＤＩの立上がりエッジで第２位相信号ＰＤＱをラッチして、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第２位相信号ＰＤＱを第１１ラッチ信号Ｌ１１として出力する。
【００２４】
第２位相ラッチ回路２５は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、第２位相信号ＰＤＱを第２１ラッチ信号Ｌ２１として出力する。また、第２位相ラッチ回路２５は、第１位相信号ＰＤＩの立下りエッジで第２位相信号ＰＤＱをラッチして、第１位相信号ＰＤＩに対応する信号値が「０」のときに、ラッチした第２位相信号ＰＤＱを第２１ラッチ信号Ｌ２１として出力する。
【００２５】
周波数検出マルチプレクサ２６は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第１１ラッチ信号Ｌ１２及び第２１ラッチ信号Ｌ２１を２ビットの周波数差信号ＦＤＯとして出力する。また、周波数検出マルチプレクサ２６は、第１位相信号ＰＤＩの立上がりエッジで第１１ラッチ信号Ｌ１１及び第２１ラッチ信号Ｌ２１をラッチする。周波数検出マルチプレクサ２６は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第１２ラッチ信号Ｌ１１及び第２１ラッチ信号Ｌ２１を周波数差信号ＦＤＯとして出力する。
【００２６】
ＦＤ２３は、第２位相信号ＰＤＱに対応する信号値が「０」であり且つ第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化したときに、上昇状態Ｕｐを示す周波数差信号ＦＤＯに対応する信号値「１０」を出力する。
【００２７】
また、ＦＤ２３は、第２位相信号ＰＤＱに対応する信号値が「０」であり且つ第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化したときに、下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯに対応する信号値「０１」を出力する。
【００２８】
また、ＦＤ２３は、第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２に対応する信号値が「１」であるときに、第１位相信号ＰＤＩが立上がりエッジで、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯに対応する信号値「１１」を出力する。
【００２９】
図５（ａ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低いときのＰＦＤ１２の動作を示す図であり、図５（ｂ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高いときのＰＦＤ１２の動作を示す図である。図５（ｃ）は図５（ａ）の状態を説明するための図であり、図５（ｄ）は図５（ｂ）の状態を説明するための図である。図５（ａ）及び５（ｂ）において、「Ｒ」はリードモード（Read Mode）を示し、「Ｌ」はラッチモード（Latch Mode）を示し、「Ｓｔａｙ」は待機状態を示し、「Ｕｐ」は上昇状態を示し、「Ｄｏｗｎ」は下降状態を示す。
【００３０】
第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、(PDI/PDQ) = (1/1) ⇒ (1/0) ⇒(0/0)⇒(0/1)の順に変化する。すなわち、第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、図５（ｃ）に示すように、位相ドメインで反時計回りに回転する。ＰＦＤ１２は、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化することに応じて、第１クロックＣＫＩの周波数を上昇させる上昇状態Ｕｐであることを検出する。ＰＦＤ１２は、上昇状態Ｕｐであることを検出すると、第１位相信号ＰＤＩに対応する信号値が「０」である間に亘って上昇状態Ｕｐを示す周波数差信号ＦＤＯをＣＰ１３に出力する。上昇状態Ｕｐを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「１０」に対応する。ＰＦＤ１２が上昇状態Ｕｐを示す周波数差信号ＦＤＯを出力する期間は、図５（ｃ）において、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸに変化する期間である。第１クロックＣＫＩの位相が位相ＩＸに達して、第１位相信号ＰＤＩに対応する信号値が「１」に変化すると、ＰＦＤ１２は、第１クロックＣＫＩの周波数を変化させない待機状態Ｓｔａｙを検出する。ＰＦＤ１２は、待機状態Ｓｔａｙを検出すると、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。待機状態Ｓｔａｙを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「１１」に対応する。
【００３１】
第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、(PDI/PDQ) = 1/1 ⇒ 0/1 ⇒ 0/0 ⇒ 1/0の順に変化する。すなわち、第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、図５（ｄ）に示すように、位相ドメインで時計回りに回転する。ＰＦＤ１２は、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化することに応じて、第１クロックＣＫＩの周波数を下降させる下降状態Ｄｏｗｎであることを検出する。ＰＦＤ１２は、下降状態Ｄｏｗｎであることを検出すると、第１位相信号ＰＤＩに対応する信号値が「１」である間に亘って下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯをＣＰ１３に出力する。下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「０１」に対応する。ＰＦＤ１２が下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを出力する期間は、図５（ｄ）において、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸに変化する期間である。第１クロックＣＫＩの位相が位相ＩＸに達して、第１位相信号ＰＤＩに対応する信号値が「０」に変化すると、ＰＦＤ１２は、第１クロックＣＫＩの周波数を変化させない待機状態Ｓｔａｙを検出する。ＰＦＤ１２は、待機状態Ｓｔａｙを検出すると、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。
【００３２】
ＰＦＤ１２は、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸまでの間に第１クロックＣＫＩの周波数が上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れかであるかを検出する。ＰＦＤ１２は、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸまでの間に、検出した状態に応じて上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れかを示す周波数差信号ＦＤＯを出力する。ＰＦＤ１２は、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉまでの間に、待機状態Ｓｔａｙを検出して、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。
【００３３】
しかしながら、ＰＦＤ１２は、入力データＤＩＮのジッタの影響により、上昇状態Ｕｐ又は下降状態Ｄｏｗｎの何れかであるかを正確に検出できないおそれがある。
【００３４】
図６（ａ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低いときのＰＦＤ１２の誤動作を示す図であり、図６（ｂ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高いときのＰＦＤ１２の誤動作を示す図である。図６（ｃ）は図６（ａ）の状態における誤動作を説明するための図である。
【００３５】
図６（ａ）に示すように、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化すると、ＰＦＤ１２は、下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを出力する。また、図６（ｂ）に示すように、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化すると、ＰＦＤ１２は、上昇状態Ｕｐを示す周波数差信号ＦＤＯを出力する。ＰＦＤ１２は、入力データＤＩＮのジッタによって上昇状態Ｕｐ及び下降状態Ｄｏｗｎを正確に検出できずに、正しい状態を示す周波数差信号ＦＤＯを出力する確率が低下するので、所望の信号と反対の信号を出力するため、周波数引込特性が劣化する。
【００３６】
さらに、ＰＦＤ１２は、ジッタの影響により、入力データＤＩＮの変化エッジと第１クロックＣＫＩの立下りエッジが一致するように第１クロックＣＫＩの位相を制御できないおそれがある。
【００３７】
図７（ａ）はＰＦＤ１２が第１クロックＣＫＩの位相を正しく制御するときの動作を示す図であり、図７（ｂ）はＰＦＤ１２が第１クロックＣＫＩの位相を誤って制御するときの動作を示す図である。図７（ｃ）は図７（ａ）の状態を説明するための図であり、図７（ｄ）は図７（ｂ）の状態を説明するための図である。図７（ａ）及び７（ｂ）において、「Ｒ」はリードモード（Read Mode）を示し、「Ｌ」はラッチモード（Latch Mode）を示し、「Ｓｔａｙ」は待機状態を示し、「Ｕｐ」は上昇状態を示し、「Ｄｏｗｎ」は下降状態を示す。
【００３８】
ＰＦＤ１２は、第１クロックＣＫＩの周波数が入力データＤＩＮの周波数と一致したと判定した後は、待機状態Ｓｔａｙを検出して、信号値「１」を示す第２位相信号ＰＤＱを出力する。ＰＦＤ１２は、信号値「１」を示す第２位相信号ＰＤＱを出力した状態で、第１位相信号ＰＤＩの信号値を「０」と「１」の間で変化させることで、図７（ｃ）に示すように、第１クロックＣＫＩの位相を位相ＩＸに制御する。
【００３９】
しかしながら、入力データＤＩＮの周波数と第１クロックＣＫＩの周波数が略一致して、第１クロックＣＫＩの位相変化が遅くなったときに、ＰＦＤ１２は、ジッタの影響により第１クロックＣＫＩの位相を誤制御するおそれがある。第２信号に対応する信号値「０」が出力される間に第１位相信号ＰＤＩに対応する信号値が「０」と「１」の間で交互に変化すると、第１クロックＣＫＩの位相は位相Ｉに一致するように制御される。位相Ｉは、第１クロックＣＫＩの立上がりエッジが入力データＤＩＮの変化エッジと一致する位相であり、所望の位相とπずれた位相である。
【００４０】
図８（ａ）は実施形態に係るＰＦＤの動作を説明する第１の図であり、図８（ｂ）は実施形態に係るＰＦＤの動作を説明する第２の図であり、図８（ｃ）は実施形態に係るＰＦＤの動作を説明する第３の図である。
【００４１】
ＰＦＤ１２は、誤動作するとき、図６（ａ）及び６（ｂ）に示すように、上昇状態Ｕｐ及び下降状態Ｄｏｗｎを待機状態Ｓｔａｙを介することなく連続して検出する。そこで、実施形態に係るＰＦＤは、上昇状態Ｕｐ及び下降状態Ｄｏｗｎを連続して検出したときに、誤動作であると判断する。実施形態に係るＰＦＤは、待機状態Ｓｔａｙを介することなく変化した上昇状態Ｕｐ又は下降状態Ｄｏｗｎを検出したときに、上昇状態Ｕｐ又は下降状態Ｄｏｗｎではなく待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。次いで、上昇状態Ｕｐ及び下降状態Ｄｏｗｎを連続して検出された状態は、上昇状態Ｕｐ及び下降状態Ｄｏｗｎが連続して検出される前の正しい状態である。実施形態に係るＰＦＤは、上昇状態Ｕｐ及び下降状態Ｄｏｗｎが連続して変化した状態の最後の状態、すなわち正しい状態を保持する。
【００４２】
また、実施形態に係るＰＦＤは、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸまでの間は、第１クロックＣＫＩの周波数の状態を検出且つ保持しながら、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。実施形態に係るＰＦＤは、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉまでの間は、保持した状態を示す周波数差信号ＦＤＯを出力する。第１クロックＣＫＩの周波数が入力データの周波数よりも低いとき、実施形態に係るＰＦＤは、図８（ｂ）に示すように、位相ＩＸから位相Ｉまでの間に上昇状態Ｕｐを示す周波数差信号ＦＤＯを出力する。また、第１クロックＣＫＩの周波数が入力データの周波数よりも高いとき、実施形態に係るＰＦＤは、図８（ｃ）に示すように、位相ＩＸから位相Ｉまでの間に下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを出力する。
【００４３】
実施形態に係るＰＦＤは、待機状態Ｓｔａｙを介することなく変化した上昇状態Ｕｐ又は下降状態Ｄｏｗｎを検出したときに、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力するので、誤った状態を示す周波数差信号ＦＤＯを出力するおそれはない。
【００４４】
また、実施形態に係るＰＦＤは、位相Ｉで検出された状態を保持することで、保持した状態を示す周波数差信号ＦＤＯを位相ＩＸから位相Ｉまでの間に出力することができる。
【００４５】
図９は、第１実施形態に係るＣＤＲ回路の回路ブロック図である。
【００４６】
ＣＤＲ回路１は、ＰＦＤ１６がＰＦＤ１２の代わりに配置されることがＣＤＲ１００と相違する。ＰＦＤ１６以外のＣＤＲ回路１の構成要素の構成及び機能は、同一符号が付されたＣＤＲ１００の構成要素の構成及び機能と同様なので、ここでは、詳細な説明は省略する。
【００４７】
図１０は、ＦＰＤ１６の内部回路ブロック図である。
【００４８】
ＦＰＤ１６は、図８を参照して説明した動作を位相周波数検出回路の内部で実現するものである。ＰＦＤ１６は、ＦＤ３０がＦＤ２３の代わりに配置されることがＰＦＤ１２と相違する。ＰＤ３０以外のＰＦＤ１６の構成要素の構成及び機能は、同一符号が付されたＰＦＤ１２の構成要素の構成及び機能と同様なので、ここでは、詳細な説明は省略する。
【００４９】
ＰＤ３０は、第１位相ラッチ回路３１〜第６位相ラッチ回路３６と、第１ＮＯＲ回路３７〜第３ＮＯＲ回路３９と、周波数検出マルチプレクサ４０とを有する。
【００５０】
第１位相ラッチ回路３１は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第２位相信号ＰＤＱを第１１ラッチ信号Ｌ１１として出力する。また、第１位相ラッチ回路３１は、第１位相信号ＰＤＩの立上がりエッジで第２位相信号ＰＤＱをラッチして、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第２位相信号ＰＤＱを第１１ラッチ信号Ｌ１１として出力する。また、第１位相ラッチ回路３１は、第１クリアロー信号ｃｌｌ１に対応する信号値が「１」のとき、信号値「０」を示す第１１ラッチ信号Ｌ１１を出力する。
【００５１】
第２位相ラッチ回路３２は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、第２位相信号ＰＤＱを第２１ラッチ信号Ｌ２１として出力する。また、第２位相ラッチ回路３２は、第１位相信号ＰＤＩの立下りエッジで第２位相信号ＰＤＱをラッチして、第１位相信号ＰＤＩに対応する信号値が「０」のときに、ラッチした第２位相信号ＰＤＱを第２１ラッチ信号Ｌ２１として出力する。また、第２位相ラッチ回路３２は、第２クリアロー信号ｃｌｌ２に対応する信号値が「１」のとき、信号値「０」を示す第２１ラッチ信号Ｌ２１を出力する。
【００５２】
第１位相ラッチ回路３１及び第２位相ラッチ回路３２は、上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れの状態であるかを、第１クロックＣＫＩの位相が位相Ｉであるときに検出する状態検出回路として機能する。
【００５３】
第３位相ラッチ回路３３は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、第１１ラッチ信号Ｌ１１を第１２ラッチ信号Ｌ１２として出力する。また、第３位相ラッチ回路３３は、第１位相信号ＰＤＩの立下りエッジで第１１ラッチ信号Ｌ１１をラッチして、第１位相信号ＰＤＩに対応する信号値が「０」のときに、ラッチした第１１ラッチ信号Ｌ１１を第１２ラッチ信号Ｌ１２として出力する。また、第３位相ラッチ回路３３は、クリアハイ信号ｃｌｈに対応する信号値が「１」のとき、信号値「１」を示す第１２ラッチ信号Ｌ１２を出力する。
【００５４】
第４位相ラッチ回路３４は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第２１ラッチ信号Ｌ２１を第２２ラッチ信号Ｌ２２として出力する。また、第４位相ラッチ回路３４は、第１位相信号ＰＤＩの立上がりエッジで第２１ラッチ信号Ｌ２１をラッチして、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第２１ラッチ信号Ｌ２１を第２２ラッチ信号Ｌ２２として出力する。また、第４位相ラッチ回路３４は、クリアハイ信号ｃｌｈに対応する信号値が「１」のとき、信号値「１」を示す第２２ラッチ信号Ｌ２２を出力する。
【００５５】
第５位相ラッチ回路３５は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第１２ラッチ信号Ｌ１２を第１３ラッチ信号Ｌ１３として出力する。また、第５位相ラッチ回路３５は、第１位相信号ＰＤＩの立上がりエッジで第１２ラッチ信号Ｌ１２をラッチして、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第１２ラッチ信号Ｌ１２を第１３ラッチ信号Ｌ１３として出力する。
【００５６】
第６位相ラッチ回路３６は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、第２２ラッチ信号Ｌ２２を第２３ラッチ信号Ｌ２３として出力する。また、第６位相ラッチ回路３６は、第１位相信号ＰＤＩの立下りエッジで第２２ラッチ信号Ｌ２２をラッチして、第１位相信号ＰＤＩに対応する信号値が「０」のときに、ラッチした第２２ラッチ信号Ｌ２２を第２３ラッチ信号Ｌ２３として出力する。
【００５７】
第１ＮＯＲ回路３７は、第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２の双方に対応する信号値が「０」のときに、信号値「１」を示すクリアハイ信号ｃｌｈを第３位相ラッチ回路３３及び第４位相ラッチ回路３４に出力する。また、第１ＮＯＲ回路３７は、第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２の少なくとも一方に対応する信号値が「１」のときに、信号値「０」を示すクリアハイ信号ｃｌｈを第３位相ラッチ回路３３及び第４位相ラッチ回路３４に出力する。
【００５８】
第２ＮＯＲ回路３８は、第２位相信号ＰＤＱの反転信号及び第１３ラッチ信号Ｌ１３の双方に対応する信号値が「０」のときに、信号値「１」を示す第１クリアロー信号ｃｌｌ１を第１位相ラッチ回路３１に出力する。また、第２ＮＯＲ回路３８は、第２位相信号ＰＤＱの反転信号及び第１３ラッチ信号Ｌ１３の少なくとも一方に対応する信号値が「１」のときに、信号値「０」を示す第１クリアロー信号ｃｌｌ１を第１位相ラッチ回路３１に出力する。
【００５９】
第３ＮＯＲ回路３９は、第２位相信号ＰＤＱの反転信号及び第２３ラッチ信号Ｌ２３の双方に対応する信号値が「０」のときに、信号値「１」を示す第２クリアロー信号ｃｌｌ２を第２位相ラッチ回路３２に出力する。また、第３ＮＯＲ回路３９は、第２位相信号ＰＤＱの反転信号及び第２３ラッチ信号Ｌ２３の少なくとも一方に対応する信号値が「１」のときに、信号値「０」を示す第２クリアロー信号ｃｌｌ２を第２位相ラッチ回路３２に出力する。
【００６０】
周波数検出マルチプレクサ４０は、周波数検出マルチプレクサ２６と同様な構成を有する。周波数検出マルチプレクサ４０は、第１位相信号ＰＤＩに対応する信号値が「０」のときに、第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２を２ビットの周波数差信号ＦＤＯとして出力する。また、周波数検出マルチプレクサ４０は、第１位相信号ＰＤＩの立上がりエッジで第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２をラッチする。周波数検出マルチプレクサ４０は、第１位相信号ＰＤＩに対応する信号値が「１」のときに、ラッチした第１２ラッチ信号Ｌ１２及び第２２ラッチ信号Ｌ２２を周波数差信号ＦＤＯとして出力する。
【００６１】
第３位相ラッチ回路３３〜周波数検出マルチプレクサ４０は、位相ＩＸで検出された状態を保持し、保持した状態を示す周波数差信号を位相ＩＸで出力する状態保持回路として機能する。詳細には、第３位相ラッチ回路３３〜第４位相ラッチ回路３４は、位相Ｉで検出された状態を保持する保持回路として機能する。また、第１ＮＯＲ回路３７は、状態検出回路が待機状態Ｓｔａｙを介することなく上昇状態Ｕｐと下降状態Ｄｏｗｎとの間の変化を検出したときに、保持回路に保持された状態を待機状態Ｓｔａｙに変更する保持状態変更回路として機能する。さらに、第５位相ラッチ回路３５〜第６位相ラッチ回路３６及び第２ＮＯＲ回路３８及び第３ＮＯＲ回路３９は、上昇状態Ｕｐと下降状態Ｄｏｗｎとの間の変化を検出したときに、変化を検出する前の状態に変更する検出状態変更回路として機能する。
【００６２】
状態保持回路は、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸまで変化する間は待機状態Ｓｔａｙを示す周波数差信号を出力する。また、状態保持回路は、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉまで変化する間は保持した状態、すなわち上昇状態Ｕｐ又は下降状態Ｄｏｗｎを示す周波数差信号を出力する。また、状態保持回路は、待機状態Ｓｔａｙを示す周波数差信号を出力する間に、状態検出回路が待機状態Ｓｔａｙを介さない上昇状態Ｕｐと下降状態Ｄｏｗｎとの間で変化したことを検出したときに、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力し続ける。一方、状態保持回路は、保持した状態を示す周波数差信号を出力する間に、状態検出回路が、待機状態Ｓｔａｙを介することなく上昇状態Ｕｐと下降状態Ｄｏｗｎとの間で変化したことを検出したときに、待機状態Ｓｔａｙを示す周波数差信号を出力する。
【００６３】
図１１（ａ）は、第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低く且つジッタが発生しないときのＰＦＤ１６の動作を示す図である。図１１（ｂ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高く且つジッタが発生しないときのＰＦＤ１６の動作を示す図である。図１１（ａ）及び１１（ｂ）において、「Ｒ」はリードモード（Read Mode）を示し、「Ｌ」はラッチモード（Latch Mode）を示し、「Ｓｔａｙ」は待機状態を示し、「Ｕｐ」は上昇状態を示し、「Ｄｏｗｎ」は下降状態を示す。
【００６４】
第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、(PDI/PDQ) = (1/1) ⇒ (1/0) ⇒(0/0)⇒(0/1)の順に変化する。ＰＦＤ１６は、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化することに応じて、第１クロックＣＫＩの周波数を上昇させる上昇状態Ｕｐであることを検出し、保持する。ＰＦＤ１６は、第１位相信号ＰＤＩに対応する信号値が「０」に変化すると、第１クロックＣＫＩの周波数を変化させない待機状態Ｓｔａｙを検出する。ＰＦＤ１６は、第１位相信号ＰＤＩに対応する信号値が「１」である間に亘って上昇状態Ｕｐを示す周波数差信号ＦＤＯをＣＰ１３に出力する。上昇状態Ｕｐを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「１０」に対応する。ＰＦＤ１６が上昇状態Ｕｐを示す周波数差信号ＦＤＯを出力する期間は、図８（ｂ）において、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉに変化する期間である。ＰＦＤ１６は、第１クロックＣＫＩの位相が位相Ｉに達すると、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。待機状態Ｓｔａｙを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「１１」に対応する。ＰＦＤ１６が待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する期間は、図８（ｂ）において、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸに変化する期間である。
【００６５】
第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高いとき、第１位相信号ＰＤＩ及び第２位相信号ＰＤＱに対応する信号値は、(PDI/PDQ) =  1/1 ⇒ 0/1 ⇒ 0/0 ⇒ 1/0の順に変化する。ＰＦＤ１６は、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化することに応じて、第１クロックＣＫＩの周波数を下降させる下降状態Ｄｏｗｎであることを検出し、保持する。ＰＦＤ１６は、第１位相信号ＰＤＩに対応する信号値が「０」に変化すると、第１クロックＣＫＩの周波数を変化させない待機状態Ｓｔａｙを検出する。ＰＦＤ１６は、第１位相信号ＰＤＩに対応する信号値が「１」である間に亘って下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯをＣＰ１３に出力する。下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯは２ビットの信号であり、信号値「０１」に対応する。ＰＦＤ１６が下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを出力する期間は、図８（ｃ）において、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉに変化する期間である。第１クロックＣＫＩの位相が位相Ｉに達すると、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。信号値「１１」に対応する。ＰＦＤ１６が待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する期間は、図８（ｃ）において、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸに変化する期間である。
【００６６】
ＰＦＤ１６は、第１クロックＣＫＩの位相が位相Ｉから位相ＩＸまでの間に第１クロックＣＫＩの周波数が上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れかであるかを検出する。ＰＦＤ１６は、検出した状態に応じて上昇状態Ｕｐ又は下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを、上昇状態Ｕｐ及び下降状態Ｄｏｗｎを検出した位相からπずれた位相ＩＸから位相Ｉまでの間に出力する。ＰＦＤ１６は、第１クロックＣＫＩの位相が位相ＩＸから位相Ｉまでの間に、待機状態Ｓｔａｙを検出する。ＰＦＤ１６は、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを、待機状態Ｓｔａｙを検出した位相からπずれた位相Ｉから位相ＩＸの間に出力する。
【００６７】
図１２（ａ）は、第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも低く且つジッタが発生するときのＰＦＤ１６の動作を示す図である。図１２（ｂ）は第１クロックＣＫＩの周波数が入力データＤＩＮの周波数よりも高く且つジッタが発生するときのＰＦＤ１６の動作を示す図である。図１２（ａ）及び１２（ｂ）において、「Ｒ」はリードモード（Read Mode）を示し、「Ｌ」はラッチモード（Latch Mode）を示し、「Ｓｔａｙ」は待機状態を示し、「Ｕｐ」は上昇状態を示し、「Ｄｏｗｎ」は下降状態を示す。
【００６８】
図１２（ａ）に示すように、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化するとき、ＰＦＤ１６は、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力し続ける。また、第２位相信号ＰＤＱに対応する信号値が「１」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化するとき、ＰＦＤ１６は、上昇状態Ｕｐに代えて待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。次いで、第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化すると、ＰＦＤ１６は、上昇状態Ｕｐを示す周波数差信号ＦＤＯを再度出力する。
【００６９】
図１２（ｂ）に示すように、第２位相信号ＰＤＱに対応する信号値が「０」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化するとき、ＰＦＤ１６は、待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力し続ける。また、第２位相信号ＰＤＱに対応する信号値が「１」であるときに、ジッタの影響により第１位相信号ＰＤＩに対応する信号値が「０」から「１」に変化するとき、ＰＦＤ１６は、下降状態Ｄｏｗｎに代えて待機状態Ｓｔａｙを示す周波数差信号ＦＤＯを出力する。次いで、第１位相信号ＰＤＩに対応する信号値が「１」から「０」に変化すると、ＰＦＤ１６は、下降状態Ｄｏｗｎを示す周波数差信号ＦＤＯを再度出力する。
【００７０】
図１３は、第２実施形態に係るＣＤＲ回路の回路ブロック図である。
【００７１】
ＣＤＲ回路２は、ＰＦＤ１７がＰＦＤ１２の代わりに配置されることがＣＤＲ１００と相違する。ＰＦＤ１７以外のＣＤＲ回路２の構成要素の構成及び機能は、同一符号が付されたＣＤＲ１００の構成要素の構成及び機能と同様なので、ここでは、詳細な説明は省略する。
【００７２】
図１４は、ＦＰＤ１７の内部回路ブロック図である。
【００７３】
ＦＰＤ１７は、図８を参照して説明した動作をＰＦＤ１２の出力信号を使用して実現するものである。ＰＦＤ１７は、原周波数検出回路４１と、第１ダブルエッジフリップフロップ４２〜第３ダブルエッジフリップフロップ４４と、論理回路４５とが配置されることがＰＦＤ１２と相違する。原周波数検出回路４１、第１ダブルエッジフリップフロップ４２〜第３ダブルエッジフリップフロップ４４及び論理回路４５以外のＰＦＤ１７の構成要素の構成及び機能は、同一符号が付されたＰＦＤ１２の構成要素の構成及び機能と同様である。したがって、ここでは、原周波数検出回路４１、第１ダブルエッジフリップフロップ４２〜第３ダブルエッジフリップフロップ４４及び論理回路４５以外のＰＦＤ１７の構成要素の構成及び機能は、詳細な説明は省略する。
【００７４】
原周波数検出回路４１は、ＰＦＤ１２と同様の構成を有するので、ここでは詳細な説明は省略する。原周波数検出回路４１は、上昇状態Ｕｐ及び下降状態Ｄｏｗｎの何れの状態であるかを、第１クロックＣＫＩの位相が位相Ｉであるときに検出する状態検出回路として機能する。原周波数検出回路４１は、検出周波数差信号ＦＤＯ１を第１ダブルエッジフリップフロップ４２に出力する。
【００７５】
原周波数検出回路４１において、第１位相ラッチ回路２４及び第２位相ラッチ回路２５は、位相ＩＸで状態を検出する状態検出回路として機能する。また、周波数検出マルチプレクサ２６は、状態検出回路によって検出された状態に基づいて、上昇状態Ｕｐ、下降状態Ｄｏｗｎ及び待機状態Ｓｔａｙの何れかを示す検出周波数差信号を生成し、出力する周波数検出回路として機能する。
【００７６】
第１ダブルエッジフリップフロップ４２〜第３ダブルエッジフリップフロップ４４のそれぞれは、第１位相信号ＰＤＩの立上がりエッジ及び立下りエッジの双方のエッジで、入力データをラッチして、ラッチしたデータを出力するフリップフロップである。
【００７７】
第１ダブルエッジフリップフロップ４２は、第１位相信号ＰＤＩの立上がりエッジ及び立下りエッジの双方のエッジで、検出周波数差信号ＦＤＯ１をラッチして、第２ダブルエッジフリップフロップ４３及び論理回路４５に第１中間信号Ｆ１１として出力する。第２ダブルエッジフリップフロップ４３は、第１位相信号ＰＤＩの立上がりエッジ及び立下りエッジの双方のエッジで、第１中間信号Ｆ１１をラッチして、第３ダブルエッジフリップフロップ４４及び論理回路４５に第２中間信号Ｆ１２として出力する。第３ダブルエッジフリップフロップ４４は、第１位相信号ＰＤＩの立上がりエッジ及び立下りエッジの双方のエッジで、第２中間信号Ｆ１２をラッチして、ＣＰ１３及び論理回路４５に周波数差信号ＦＤＯ２として出力する。
【００７８】
表１は、論理回路４５の動作を示す。
【００７９】
【表１】
2018029291.tif 000003
【００８０】
論理回路４５は、ＰＦＤ１７が上昇状態Ｕｐと下降状態Ｄｏｗｎとの間の変化を待機状態Ｓｔａｙを介することなく検出したときに、ジッタによる誤検出が発生したと判断して、第２ダブルエッジフリップフロップ４３の出力信号を変更する。
【００８１】
論理回路４５は、第１中間信号Ｆ１１に対応する信号値が「０１」であり且つ第２中間信号Ｆ１２に対応する信号値が「１０」であるときに、第２中間信号Ｆ１１に対応する信号値を「１１」に変更する。また、論理回路４５は、第１中間信号Ｆ１１に対応する信号値が「１０」であり且つ第２中間信号Ｆ１２に対応する信号値が「０１」であるときに、第２中間信号Ｆ１１に対応する信号値を「１１」に変更する。
【００８２】
論理回路４５は、第１中間信号Ｆ１１が上昇状態Ｕｐに対応し且つ第２中間信号Ｆ１２が下降状態Ｄｏｗｎに対応するときに、第２中間信号Ｆ１２に対応する状態を待機状態Ｓｔａｙに変更する。また、論理回路４５は、第１中間信号Ｆ１１が下降状態Ｄｏｗｎに対応し且つ第２中間信号Ｆ１２が上昇状態Ｕｐに対応するときに、第２中間信号Ｆ１２に対応する状態を待機状態Ｓｔａｙに変更する。
【００８３】
また、論理回路４５は、第２中間信号Ｆ１２に対応する信号値が「１１」であり且つ周波数差信号ＦＤＯ２に対応する信号値が「１０」であるときに、第２中間信号Ｆ１１に対応する信号値を「１０」に変更する。また、論理回路４５は、第２中間信号Ｆ１２に対応する信号値が「１１」であり且つ周波数差信号ＦＤＯ２に対応する信号値が「０１」であるときに、第２中間信号Ｆ１１に対応する信号値を「０１」に変更する。
【００８４】
論理回路４５は、第２中間信号Ｆ１２が待機状態Ｓｔａｙに対応し且つ周波数差信号ＦＤＯが上昇状態Ｕｐに対応するときに、第２中間信号Ｆ１２に対応する状態を上昇状態Ｕｐに変更する。また、論理回路４５は、第２中間信号Ｆ１２が待機状態Ｓｔａｙに対応し且つ周波数差信号ＦＤＯが下降状態Ｄｏｗｎに対応するときに、第２中間信号Ｆ１２に対応する状態を下降状態Ｄｏｗｎに変更する。
【００８５】
図１５は、第３実施形態に係るＣＤＲ回路の回路ブロック図である。
【００８６】
ＣＤＲ回路３は、ＰＦＤ１８がＰＦＤ１２の代わりに配置されることがＣＤＲ１００と相違する。ＰＦＤ１８以外のＣＤＲ回路３の構成要素の構成及び機能は、同一符号が付されたＣＤＲ１００の構成要素の構成及び機能と同様なので、ここでは、詳細な説明は省略する。
【００８７】
図１６は、ＦＰＤ１８の内部回路ブロック図である。
【００８８】
ＦＰＤ１８は、入力データＤＩＮの周波数と第１クロックＣＫＩの周波数とが一致したと判定された後に、周波数差信号ＦＤＯの信号値を待機状態Ｓｔａｙを示す「１１」に固定する構成を有することがＰＦＤ１６と相違する。ＰＦＤ１８は、タイマ５０と、第１積分回路５１と、第２積分回路５２と、ロックジッタ回路５３と、データ記憶回路５４と、セレクタ５５とを有する。タイマ５０、第１積分回路５１〜セレクタ５５以外のＰＦＤ１８の構成要素の構成及び機能は、同一符号が付されたＰＦＤ１６の構成要素の構成及び機能と同様なので、ここでは、詳細な説明は省略する。
【００８９】
タイマ５０は、所定の積分時間をカウントし、積分クリア信号ｃｌｉを第１積分回路５１及び第２積分回路５２に単位積分時間毎に出力する。第１積分回路５１は、単位積分時間当たりに入力される第１クリアロー信号ｃｌｌ１をカウントして、カウント数を示す第１積分信号をロックジッタ回路５３に出力する。第２積分回路５２は、単位積分時間当たりに入力される第２クリアロー信号ｃｌｌ２をカウントして、カウント数を示す第２積分信号をロックジッタ回路５３に出力する。
【００９０】
ロックジッタ回路５３は、第１積分信号及び第２積分信号のそれぞれに対応するカウント数が所定のカウントしきい値以上であるか否かを判定する。ロックジッタ回路５３は、第１積分信号及び第２積分信号のそれぞれに対応するカウント数が所定のカウントしきい値未満であるとき、非同期信号をセレクタ５５に出力する。ロックジッタ回路５３は、第１積分信号及び第２積分信号のそれぞれに対応するカウント数が所定のカウントしきい値以上であるとき、同期信号をセレクタ５５に出力する。
【００９１】
入力データＤＩＮと第１クロックＣＫＩの周波数及び位相が同期した後は、第１クロックＣＫＩの位相は位相ＩＸの近傍で振動した状態になるので、第１クリアロー信号ｃｌｌ１及び第２クリアロー信号ｃｌｌ２の信号値は頻繁に「１」になる。ロックジッタ回路５３は、第１クリアロー信号ｃｌｌ１及び第２クリアロー信号ｃｌｌ２の信号値は頻繁に「１」になるカウント数が所定のカウントしきい値以上であるとき、入力データＤＩＮと第１クロックＣＫＩの周波数及び位相が同期したと判断する。
【００９２】
タイマ５０、第１積分回路５１、第２積分回路５２及びロックジッタ回路５３は、入力データＤＩＮと第１クロックＣＫＩとが同期したか否かを判定する同期判定回路として機能する。
【００９３】
データ記憶回路５４は、信号値「１１」を記憶する。
【００９４】
セレクタ５５は、ロックジッタ回路５３から非同期信号が入力されるとき、ＦＤ１６から入力される信号を周波数差信号ＦＤＯとして出力する。また、セレクタ５５は、ロックジッタ回路５３から同期信号が入力されるとき、データ記憶回路５４から入力される信号値「１１」を示す信号を周波数差信号ＦＤＯとして出力する。
【００９５】
データ記憶回路５４及びセレクタ５５は、同期判定回路によって入力データＤＩＮと第１クロックＣＫＩとが同期したと判定されたときに、周波数差信号に対応する状態を保持した状態から待機状態Ｓｔａｙに変更する出力変更回路として機能する。
【００９６】
ＣＤＲ回路３は、入力データＤＩＮと第１クロックＣＫＩとが同期したときに、周波数差信号ＦＤＯに対応する状態を待機状態Ｓｔａｙに固定する。ＣＤＲ回路３は、同期した後に、周波数差信号ＦＤＯに対応する状態を上昇状態Ｕｐ又は下降状態Ｄｏｗｎではなく、待機状態Ｓｔａｙに固定するので、周波数差信号ＦＤＯが同期後のジッタ特性に影響を与えて、同期後のジッタ特性が劣化するおそれはない。
【００９７】
図１７は、実施形態に係るＣＤＲ回路を使用する光通信システムの構成を示す図である。
【００９８】
光通信システム２００は、送信信号を光信号に変換して出力する送信機２０１と、送信機２０１からの光信号を伝送する光ファイバ２０２と、光信号を受けて受信信号を再生する受信機２０３と、を有する。送信機２０１は、電子装置等から送信された送信信号を再生して光信号を生成する。また、送信機２０１は、光ファイバを介して受信した光信号を電気信号に変換した後、再度光信号に変換して出力する中継装置でもよい。受信機２０３は、再生した受信信号を電気信号として電子装置等に出力する。また、受信機２０３は、受信信号を再度光信号に変換して出力する中継装置でもよい。
【００９９】
送信機２０１は、受信回路２１１と、送信回路２１２と、Ｅ／Ｏ変換回路２１３とを有する。送信機２０１は、不図示の電子装置から入力された電気信号を受信回路２１１で受信し、送信回路２１２で送信信号を生成した後にＥ／Ｏ変換回路２１３により光信号に変換して、光ファイバ２０２を通じてデータを送信する。受信機２０３は、Ｅ／Ｏ変換回路２３１と、受信回路２３２と、送信回路２３３とを有する。受信機２０３は、Ｅ／Ｏ変換回路２３１により受信した光信号を電気信号に変換し、受信回路２３２でデータを受信した後に、送信回路２３３で送信信号を生成し、電気信号でデータを不図示の電子装置に送信する。
【０１００】
受信回路２１１及び受信回路２３２は、実施形態に係るＣＤＲ回路を含み、受信データ信号からクロックを再生すると共に受信データ信号を再生する。
【０１０１】
なお、実施形態に係る信号再生（ＣＤＲ）回路は、光通信システムに利用可能なだけでなく、電子装置の内外で、クロックに同期して変調したデータ信号の送受信を行う回路で、データ信号からクロックを再生する場合には、どのような回路にも適用可能である。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野等のビットレートの一層の高速化が望まれている分野で使用可能である。
【符号の説明】
【０１０２】
１〜３    ＣＤＲ回路（信号再生回路）
１１    電圧制御発振器（ＶＣＯ）
１２、１５〜１８    位相周波数検出回路（ＰＦＤ）
１３    チャージポンプ（ＣＰ）
１４    ループフィルタ
１５    データ出力フリップフロップ
２１〜２２    位相検出回路
３０
３１〜３６    ラッチ回路
３７〜３９    ＮＯＲ回路
４０    周波数検出マルチプレクサ（周波数差信号生成回路）
４１    原周波数検出回路
４２〜４４    ダブルエッジフリップフロップ
４５    論理回路
５０    タイマ
５１〜５２    積分回路
５３    ロックジッタ回路
５４    データ記憶回路
５５    セレクタ
【図１】
2018029291.tif 000004
【図２】
2018029291.tif 000005
【図３】
2018029291.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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