(57)【要約】【課題】発光電流が大きく、ダイナミックレンジが広い表示装置および表示装置の駆動方法を提供することを目的の１つとする。【解決手段】第１画素電極と共通電極とを有する第１発光素子と、入出力端子を有し且つ前記入出力端子の一方が前記第１画素電極へ接続する駆動トランジスタと、を備える第１画素と、前記第１画素と隣接し、第２画素電極と前記共通電極とを有する第２発光素子を備える第２画素と、を有し、前記第１画素電極と前記第２画素電極とは、第１スイッチを介して接続されることを特徴とする表示装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１画素電極と共通電極とを有する第１発光素子と、入出力端子を有し且つ前記入出力端子の一方が前記第１画素電極へ接続する駆動トランジスタと、を備える第１画素と、
前記第１画素と隣接し、第２画素電極と前記共通電極とを有する第２発光素子を備える第２画素と、を有し、
前記第１画素電極と前記第２画素電極とは、第１スイッチを介して接続されることを特徴とする表示装置。
【請求項２】
前記第１発光素子と並列に接続する第１容量と、
前記第２発光素子と並列に接続する第２容量と、を有し、
前記第１容量は、前記第１画素電極と接続する第１電極を有し、
前記第２容量は、前記第２画素電極と接続する第２電極を有し、
前記第１電極と前記第２電極とは、前記第１スイッチを介して接続されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１画素に映像信号が書き込まれる時、
前記第１スイッチはオンであり、
前記第１発光素子と前記第２発光素子とは並列に接続されることを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項４】
前記第１スイッチを複数個有し、
前記第２画素と隣接し、第３画素電極と前記共通電極とを有する第３発光素子を備える第３画素を有し、
前記第１画素電極と前記第２画素電極とは、複数個の前記第１スイッチの一つを介して接続され、
前記第２画素電極と前記３画素電極とは、複数個の前記第１スイッチの他の一つを介して接続されることを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
【請求項５】
前記第１画素と前記第２画素と前記第３画素とを含む、複数の画素が並んで配置され、
前記複数の画素の各々は、画素電極と前記共通電極を有する発光素子を備え、
隣接する前記画素電極が一つの前記第１スイッチを介して接続することで、複数の前記画素電極は互いに接続することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１画素は、第２スイッチと、一対の電極を備える容量素子と、を含み、
前記第２スイッチの一方の端子は、前記駆動トランジスタのゲートと電気的に接続され、
前記容量素子の一方の電極は、前記駆動トランジスタの前記ゲートと電気的に接続され、
前記容量素子の他方の電極は、前記第１画素電極と電気的に接続されることを特徴とする請求項１から請求項５の何れか１項に記載の表示装置。
【請求項７】
前記第１画素は、第３スイッチと、第４スイッチと、第５スイッチと、電源線と、を含み、
前記第３スイッチの一方の端子は、前記選第２スイッチの前記一方の端子と、前記容量素子の前記一方の電極と、前記駆動トランジスタの前記ゲートと、電気的に接続され、
前記第４スイッチの一方の端子は、前記容量素子の前記他方の電極と、前記第１画素電極と、電気的に接続され、
前記第５スイッチの一方の端子は、前記電源線と、電気的に接続され
前記第５スイッチの他方の端子は、前記駆動トランジスタの前記入出力端子の他方と、電気的に接続されることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第１画素は、前記駆動トランジスタと前記第５スイッチとの間に位置する第６スイッチを含み、
前記第６スイッチの一方の端子は、前記第４スイッチの前記一方の端子と、前記第５スイッチの前記他方の端子とに、電気的に接続され、
前記第６スイッチの他方の端子は、前記駆動トランジスタの前記入出力端子の前記他方と電気的に接続され、
前記第４スイッチの前記一方の端子は、前記第６スイッチと前記駆動トランジスタとを介して、前記容量素子の前記他方の電極と前記第１画素電極とに電気的に接続されることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記第１画素は、第４スイッチと、第５スイッチと、第６スイッチと、電源線と、を含み、
前記第５スイッチの一方の端子は、前記電源線と、電気的に接続され
前記第５スイッチの他方の端子は、前記第４スイッチの一方の端子と、前記第６スイッチの一方の端子とに、電気的に接続され
前記第６スイッチの他方の端子は、前記駆動トランジスタの前記入出力端子の他方と電気的に接続されることを特徴とする請求項６に記載の表示装置。
【請求項１０】
第１発光素子を備える第１画素において、入出力端子の一方が前記第１発光素子の一方の端子と電気的に接続される第１駆動トランジスタのゲートと、前記第１画素に隣接し且つ第２発光素子を備える第２画素において、入出力端子の一方が前記第２発光素子の一方の端子と電気的に接続される第２駆動トランジスタのゲートと、に初期化電位を印加し、
前記第１駆動トランジスタの前記入出力端子の他方に電源電圧を印加し、
前記第１発光素子の前記一方の端子と前記第２発光素子の前記一方の端子とを電気的に接続し、
前記第１駆動トランジスタの前記ゲートに、前記第１画素に入力される映像信号に応じたゲート電圧を印加し、
前記第１発光素子と前記第２発光素子との電気的な接続を遮断し、
前記第１駆動トランジスタの前記他方に電源電圧を印加した状態で、前記ゲート電圧に応じた電流を前記第１発光素子に与える、
ことを特徴とする表示装置の駆動方法。
【請求項１１】
前記第１駆動トランジスタの前記ゲートと、前記第２駆動トランジスタの前記ゲートとに、前記初期化電位を同時に印加する
ことを特徴とする請求項１０に記載の表示装置の駆動方法。
【請求項１２】
前記第１発光素子と並列に接続する第１容量と、
前記第２発光素子と並列に接続する第２容量と、を有し、
前記第１容量は、前記第１発光素子の前記一方の端子と接続する第１電極を有し、
前記第２容量は、前記第２発光素子の前記一方の端子と接続する第２電極を有し、
前記第１発光素子の前記一方の端子及び前記第１電極と、前記第２発光素子の前記一方の端子及び前記第２電極との電気的な接続を、前記初期化電位を印加する前に行うことを特徴とする請求項１０又は請求項１１に記載の表示装置の駆動方法。
【請求項１３】
前記ゲート電圧を前記第１駆動トランジスタの前記ゲートに印加する前に、
前記初期化電位を前記第１駆動トランジスタの前記ゲートに印加すると共に、前記第１駆動トランジスタの前記一方にリセット電位を印加し、
前記一方への前記リセット電位の印加を遮断した後で、前記第１駆動トランジスタの前記他方に電源電圧を印加することを特徴とする請求項１０から請求項１２の何れか１項に記載の表示装置の駆動方法。
【請求項１４】
前記初期化電位の印加と、前記リセット電位の印加を同時に行うことを特徴とする請求項１３に記載の表示装置の駆動方法。
【請求項１５】
前記第１駆動トランジスタの前記ゲートと前記一方との間に、容量素子が設けられ、
前記一方への前記リセット電位の印加を遮断した後で、前記第１駆動トランジスタの前記他方に電源電圧を印加し、前記容量素子に前記第１駆動トランジスタの閾値電圧を保持することを特徴とする請求項１３又は請求項１４に記載の表示装置の駆動方法。
【請求項１６】
前記第２画素に隣接し且つ第３発光素子を備える第３画素において、入出力端子の一方が前記第３発光素子の一方の端子と電気的に接続される第３駆動トランジスタのゲートと、前記第３画素に隣接し且つ第４発光素子を備える第４画素において、入出力端子の一方が前記第４発光素子の一方の端子と電気的に接続される第３駆動トランジスタのゲートと、にさらに前記初期化電位を印加し、
前記第１駆動トランジスタの前記他方に前記電源電圧を印加した後で、
前記第１発光素子の前記一方の端子と、前記第２発光素子の前記一方の端子と、に加え、前記第３発光素子の前記一方の端子と、前記第４発光素子の前記一方の端子と、を電気的に接続することを特徴とする請求項１０から請求項１５の何れか１項に記載の表示装置の駆動方法。
【請求項１７】
第１画素と、前記第１画素に隣接する第２画素とを含み、
前記第１画素と前記第２画素とは、それぞれ、駆動トランジスタと、発光素子と、付加容量と、第２スイッチと、容量素子と、第４スイッチと、第５スイッチと、電源線と、を含み、
前記駆動トランジスタの入出力端子の一方と、前記発光端子の一方の端子と、前記付加容量の一方の端子とは、電気的に接続され、
前記第２スイッチは、前記駆動トランジスタのゲートと接続され、
前記容量素子の一方の端子は、前記駆動トランジスタのゲートと、電気的に接続され、
前記第４スイッチの一方の端子は、前記容量素子の他方の端子と、前記発光素子の一方の端子と、前記付加容量の一方の端子と、電気的に接続され、
前記第５スイッチの他方の端子は、前記駆動トランジスタの入出力端子の他方と、電気的に接続され、
前記第５スイッチの一方の端子は、電源線と、電気的に接続され、
前記第１画素に含まれる発光素子の一方の端子と、前記第１画素に含まれる付加容量の一方の端子と、前記第２画素に含まれる発光素子の一方の端子と、前記第２画素に含まれる付加容量の一方の端子と、を電気的に接続する第１スイッチを有する表示装置の駆動方法であって、
前記第１画素の発光素子の一方の端子及び前記第１画素の付加容量の一方の端子と、前記第２画素の発光素子の一方の端子及び前記第２画素の付加容量の一方の端子とを、第１スイッチをオン状態にすることで、電気的に接続し、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、初期化電位を印加することと、前記第２画素の駆動トランジスタのゲートに、前記第２画素の第２スイッチをオン状態とすることで、初期化電位を印加することと、前記第１画素の駆動トランジスタの入出力端子の一方に、前記第１画素の第４スイッチをオン状態とすることで、リセット電位を印加することと、前記第２画素の駆動トランジスタの入出力端子の一方に、前記第２画素の第４スイッチをオン状態とすることで、リセット電位を印加することと、を、同時に行い、
前記第１画素の第４スイッチをオフ状態とすることと、前記第２画素の第４スイッチをオフ状態とすることと、を、同時に行い、
前記第１画素の第５スイッチをオン状態とすることで、前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加し、
前記第１画素の駆動トランジスタの入出力端子の一方とゲートとの間の電位を、前記第１画素の駆動トランジスタの閾値電圧とし、
前記第１画素の第２スイッチをオフ状態とし、
前記第１画素の発光素子と，前記第２画素の発光素子を接続した状態で、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、映像信号に応じた電圧を印加し、
前記第１画素の第２スイッチをオフ状態とし、
前記第１画素の発光素子及び前記第１画素の付加容量と前記第２画素の発光素子及び前記第２画素の付加容量との電気的な接続を、前記第１スイッチをオフ状態とすることで、遮断し、
前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加した状態で、前記第１画素の駆動トランジスタのゲート電圧に応じた電流を前記第１画素の発光素子に与える、
ことを特徴とする表示装置の駆動方法。
【請求項１８】
第１画素と、前記第１画素に隣接する第２画素とを含み、
前記第１画素と前記第２画素とは、それぞれ、駆動トランジスタと、発光素子と、付加容量と、第２スイッチと、容量素子と、第３スイッチと、第４スイッチと、第５スイッチと、電源線と、を含み、
前記駆動トランジスタの入出力端子の一方と、前記発光端子の一方の端子と、前記付加容量の一方の端子とは、電気的に接続され、
前記第２スイッチは、前記駆動トランジスタのゲートと接続され、
前記容量素子の一方の端子は、前記駆動トランジスタのゲートと、電気的に接続され、
前記第３スイッチの一方の端子は、前記駆動トランジスタのゲートと、前記容量素子の一方の端子と、電気的に接続され、
前記第４スイッチの一方の端子は、前記容量素子の他方の端子と、前記発光素子の一方の端子と、前記付加容量の一方の端子と、電気的に接続され、
前記第５スイッチの他方の端子は、前記駆動トランジスタの入出力端子の他方と、電気的に接続され、
前記第５スイッチの一方の端子は、電源線と、電気的に接続され、
前記第１画素に含まれる発光素子の一方の端子と、前記第１画素に含まれる付加容量の一方の端子と、前記第２画素に含まれる発光素子の一方の端子と、前記第２画素に含まれる付加容量の一方の端子と、を電気的に接続する第１スイッチを有する表示装置の駆動方法であって、
前記第１画素の発光素子の一方の端子及び前記第１画素の付加容量の一方の端子と、前記第２画素の発光素子の一方の端子及び前記第２画素の付加容量の一方の端子とを、第１スイッチをオン状態にすることで、電気的に接続し、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第３スイッチをオン状態とすることで、初期化電位を印加し、
前記第２画素の駆動トランジスタのゲートに、前記第２画素の第３スイッチをオン状態とすることで、初期化電位を印加し、前記第１画素の駆動トランジスタの入出力端子の一方に、前記第１画素の第４スイッチをオン状態とすることで、リセット電位を印加し、
前記第１画素の第４スイッチをオフ状態とし、
前記第１画素の第５スイッチをオン状態とすることで、前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加し、
前記第１画素の駆動トランジスタの入出力端子の一方とゲートとの間の電位を、前記第１画素の駆動トランジスタの閾値電圧とし、
前記第１画素の第３スイッチをオフ状態とし、
前記第１画素の発光素子と，前記第２画素の発光素子を接続した状態で、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、映像信号に応じた電圧を印加し、
前記第１画素の第２スイッチをオフ状態とし、
前記第１画素の発光素子及び前記第１画素の付加容量と前記第２画素の発光素子及び前記第２画素の付加容量との電気的な接続を、前記第１スイッチをオフ状態とすることで、遮断し、
前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加した状態で、前記第１画素の駆動トランジスタのゲート電圧に応じた電流を前記第１画素の発光素子に与える、
ことを特徴とする表示装置の駆動方法。
【請求項１９】
第１画素と、前記第１画素に隣接する第２画素とを含み、
前記第１画素と前記第２画素とは、それぞれ、駆動トランジスタと、発光素子と、付加容量と、第２スイッチと、容量素子と、第４スイッチと、第５スイッチと、第６スイッチと、電源線と、を含み、
前記駆動トランジスタの入出力端子の一方と、前記発光端子の一方の端子と、前記付加容量の一方の端子とは、電気的に接続され、
前記第２スイッチは、前記駆動トランジスタのゲートと接続され、
前記容量素子の一方の端子は、前記駆動トランジスタのゲートと、電気的に接続され、
前記第４スイッチの一方の端子は、前記第５スイッチの他方の端子と、前記第６スイッチの一方の端子と、電気的に接続され、
前記第６スイッチの他方の端子は、前記駆動トランジスタの入出力端子の他方と、電気的に接続され、
前記第５スイッチの一方の端子は、電源線と、電気的に接続され、
前記第１画素に含まれる発光素子の一方の端子と、前記第１画素に含まれる付加容量の一方の端子と、前記第２画素に含まれる発光素子の一方の端子と、前記第２画素に含まれる付加容量の一方の端子と、を電気的に接続する第１スイッチを有する表示装置の駆動方法であって、
前記第１画素の発光素子の一方の端子及び前記第１画素の付加容量の一方の端子と、前記第２画素の発光素子の一方の端子及び前記第２画素の付加容量の一方の端子とを、第１スイッチをオン状態にすることで、電気的に接続し、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、初期化電位を印加することと、前記第２画素の駆動トランジスタのゲートに、前記第２画素の第２スイッチをオン状態とすることで、初期化電位を印加することと、前記第１画素の駆動トランジスタの入出力端子の一方に、前記第１画素の第５スイッチをオフ状態とし、前記第１画素の第４スイッチ及び第６スイッチとをオン状態とすることで、リセット電位を印加することと、を、同時に行い、
前記第１画素の第４スイッチをオフ状態とし、前記第１画素の第５スイッチをオン状態とすることで、前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加し、
前記第１画素の駆動トランジスタの入出力端子の一方とゲートとの間の電位を、前記第１画素の駆動トランジスタの閾値電圧とし、
前記第１画素の第２スイッチと、前記第２画素の第２スイッチと、を同時にオフ状態とし、
前記第１画素の発光素子と，前記第２画素の発光素子を接続した状態で、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、映像信号に応じた電圧を印加し、
前記第１画素の第２スイッチをオフ状態とし、
前記第１画素の発光素子及び前記第１画素の付加容量と前記第２画素の発光素子及び前記第２画素の付加容量との電気的な接続を、前記第１スイッチをオフ状態とすることで、遮断し、
前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加した状態で、前記第１画素の駆動トランジスタのゲート電圧に応じた電流を前記第１画素の発光素子に与える、
ことを特徴とする表示装置の駆動方法。
【請求項２０】
第１画素と、前記第１画素に隣接する第２画素とを含み、
前記第１画素と前記第２画素とは、それぞれ、駆動トランジスタと、発光素子と、付加容量と、第２スイッチと、容量素子と、第３スイッチと、第４スイッチと、第５スイッチと、第６スイッチと、電源線と、を含み、
前記駆動トランジスタの入出力端子の一方と、前記発光端子の一方の端子と、前記付加容量の一方の端子とは、電気的に接続され、
前記第２スイッチは、前記駆動トランジスタのゲートと接続され、
前記容量素子の一方の端子は、前記駆動トランジスタのゲートと、電気的に接続され、
前記第３スイッチの一方の端子は、前記駆動トランジスタのゲートと、前記容量素子の一方の端子と、電気的に接続され、
前記第４スイッチの一方の端子は、前記第５スイッチの他方の端子と、前記第６スイッチの一方の端子と、電気的に接続され、
前記第６スイッチの他方の端子は、前記駆動トランジスタの入出力端子の他方と、電気的に接続され、
前記第５スイッチの一方の端子は、電源線と、電気的に接続され、
前記第１画素に含まれる発光素子の一方の端子と、前記第１画素に含まれる付加容量の一方の端子と、前記第２画素に含まれる発光素子の一方の端子と、前記第２画素に含まれる付加容量の一方の端子と、を電気的に接続する第１スイッチを有する表示装置の駆動方法であって、
前記第１画素の発光素子の一方の端子及び前記第１画素の付加容量の一方の端子と、前記第２画素の発光素子の一方の端子及び前記第２画素の付加容量の一方の端子とを、第１スイッチをオン状態にすることで、電気的に接続し、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第３スイッチをオン状態とすることで、初期化電位を印加し、
前記第２画素の駆動トランジスタのゲートに、前記第２画素の第３スイッチをオン状態とすることで、初期化電位を印加し、
前記第１画素の駆動トランジスタの入出力端子の一方に、前記第１画素の第５スイッチをオフ状態とし、前記第１画素の第４スイッチ及び第６スイッチとをオン状態とすることで、リセット電位を印加し、
前記第１画素の第４スイッチをオフ状態とし、前記第１画素の第５スイッチをオン状態とすることで、前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加し、
前記第１画素の駆動トランジスタの入出力端子の一方とゲートとの間の電位を、前記第１画素の駆動トランジスタの閾値電圧とし、
前記第１画素の第３スイッチをオフ状態とし、
前記第１画素の発光素子と，前記第２画素の発光素子を接続した状態で、
前記第１画素の駆動トランジスタのゲートに、前記第１画素の第２スイッチをオン状態とすることで、映像信号に応じた電圧を印加し、
前記第１画素の第２スイッチをオフ状態とし、
前記第１画素の発光素子及び前記第１画素の付加容量と前記第２画素の発光素子及び前記第２画素の付加容量との電気的な接続を、前記第１スイッチをオフ状態とすることで、遮断し、
前記第１画素の駆動トランジスタの入出力端子の他方に電源電圧を印加した状態で、前記第１画素の駆動トランジスタのゲート電圧に応じた電流を前記第１画素の発光素子に与える、
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置および表示装置の駆動方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置（以下、ＥＬ表示装置と記す）は、基板上に形成された複数の画素内の各々に複数のトランジスタ、容量素子及び有機発光素子（以下、発光素子と記す）で構成されている。各画素は、画素を制御する信号により駆動される。各画素が有するトランジスタの駆動を信号により制御することで、発光素子に供給される電流値（以下、発光電流と記す）が制御され、表示装置は映像を表示することができる。近年、映像をきめ細かく表示する要求が高まっている。すなわち、表示装置の高精細化への要求が高まっている。高精細化の実現には、画素のサイズを小さくする必要があるが、ＥＬ表示装置において、例えば、ＲＧＢの三原色に対応するカラーフィルタ、及び白色発光素子を用いることで、カラー表示が可能となり、ＲＧＢ各色の塗り分けの必要がなく、位置精度も気にする必要がないことから、高精細な表示装置を提供することができる。また、発光素子の発光層を画素毎に塗り分けて形成する表示装置においても、画素サイズの縮小化が可能となるように、高精細に発光層の有機材料を塗布、配置する技術が開発されている。更に、表示装置の駆動方法も表示装置の高精細化へ適応することが求められている。
【０００３】
例えば、特許文献１は、２つのトランジスタ、２つの容量素子、および１つの発光素子を備える画素回路、それを含有する表示装置、及び駆動方法が開示されている。特許文献２は、３つのトランジスタ、３つの容量素子、および１つの発光素子を備える画素回路、それを含有する表示装置、及び駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１２２８１号公報
【特許文献２】特開２０１４−８５３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＬ表示装置は、特許文献１及び特許文献２に示すように、画素は複数のトランジスタや容量素子が必要である。ＥＬ表示装置は高精細化が期待できるが、一方で、ＥＬ表示装置の高精細化においては、画素のサイズが小さくなり、各素子のサイズの縮小が余儀なくされる。よって、１つの画素が備える容量素子のサイズも小さくなり、その容量素子の容量値も小さくなる。即ち、１つの画素が蓄えることが可能な保持容量の最大値が小さくなる。その結果、発光素子へ供給することが可能な発光電流の最大値が小さくなり、ダイナミックレンジの低下を引き起こし、画質が低下する可能性がある。
【０００６】
このような課題に鑑み、本発明の一実施形態は、発光電流が大きく、高いダイナミックレンジを有する表示装置を提供することを目的の１つとする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、表示装置である。第１画素電極と共通電極とを有する第１発光素子と、入出力端子を有し且つ前記入出力端子の一方が前記第１画素電極へ接続する駆動トランジスタと、を備える第１画素と、前記第１画素と隣接し、第２画素電極と前記共通電極とを有する第２発光素子を備える第２画素と、を有し、前記第１画素電極と前記第２画素電極とは、第１スイッチを介して接続される。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る表示装置の模式的な斜視図。
【図２】本発明の一実施形態に係る表示装置の模式的な平面図。
【図３】本発明の一実施形態に係る表示装置が有する画素の回路図。
【図４】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図５】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図６】本発明の一実施形態に係る表示装置が有する画素の状態を期間ごとに示す模式的な図。
【図７】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図８】本発明の一実施形態に係る表示装置が有する画素の状態を期間ごとに示す模式的な図。
【図９】本発明の一実施形態に係る表示装置が有する画素の回路図。
【図１０】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図１１】本発明の一実施形態に係る表示装置が有する画素の回路図。
【図１２】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図１３】本発明の一実施形態に係る表示装置が有する画素の回路図。
【図１４】本発明の一実施形態に係る表示装置が有する画素のタイミングチャート。
【図１５】本発明の一実施形態に係る表示装置が有する画素の模式的な断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。なお、各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。
【００１０】
本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。
【００１１】
本明細書において説明される第１基板は、少なくとも平面状の一主面を有し、この一主面上に絶縁層、半導体層及び導電層の各層、あるいはトランジスタ及び表示素子等の各素子が設けられる。以下の説明では、断面視において、第１基板の一主面を基準とし、第１基板に対して「上」、「上層」、「上方」又は「上面」として説明する場合には、特に断りのない限り、第１基板の一主面を基準にして述べるものとする。
【００１２】
本発明の表示装置について説明する。一般的に、ＥＬ表示装置は、基板上に形成された複数の画素の各々が、駆動トランジスタ、容量素子、発光素子、及び発光素子に含まれる付加容量等で構成されている。発光素子に含まれる付加容量とは、例えばダイオード特性を有する発光素子自体が容量成分も有している場合を含む。各画素は、駆動トランジスタの駆動を信号により制御することで、発光素子に発光電流を供給し、発光素子が発光することで、表示装置は映像を表示することができる。すなわち、発光素子は、発光電流の大きさにより、明るくなったり、暗くなったりすることができる。発光電流の大きさは、駆動トランジスタが発光素子へ流す電流の電流量に依存する。詳述すれば、駆動トランジスタを流れる電流の電流量に相当した電荷が上述の容量素子と付加容量とに貯められ、発光電流の大きさは、その貯められた電荷の量に依存する。容量素子や付加容量が有する容量値が大きくなれば、容量素子や付加容量へ印加する電圧を大きくすることなく、発光素子へ供給することが可能な発光電流の最大値を大きくすることができる。本発明の表示装置は、１つの画素において、その画素が有する容量値よりも、換言すればその画素が備える容量素子や付加容量の容量値よりも大きな容量値を確保することで、発光素子に供給することが可能な発光電流の最大値を大きくすることができる。また、発光電流の最大値が大きくなるので、画素のダイナミックレンジを広くすることができる。具体的には、表示装置が有する複数の画素において、第１画素の発光素子が発光する前に、第１画素の駆動トランジスタに電気的に接続された発光素子と発光素子に含まれる付加容量と、第１画素に隣接する第２画素が有する発光素子と発光素子に含まれる付加容量とを、第１画素の容量制御トランジスタにより電気的に接続する。そして、駆動トランジスタを電源線と電気的に接続し、第１画素の駆動トランジスタに第１画素の映像信号を与えることで、第１画素の駆動トランジスタに電流を流し、流れた電流値に相当する電荷をそれぞれの付加容量に貯める。これにより、第１画素の映像信号に基づいて貯めることが可能な電荷の最大値を、従来と比較して、隣接する画素の付加容量も電荷の保持に用いる分、大きくすることができる。即ち、第１画素が備える発光素子へ、大きな発光電流を流すことができる。よって、本発明の表示装置は、画素が発光する際の大きな発光電流を確保すること、ダイナミックレンジが広い画素を有する表示装置を提供することができる。
【００１３】
（第１実施形態）
本実施形態では、本発明の一実施形態に係る表示装置の構成、及び駆動方法を説明する。
【００１４】
図１は、本発明の一実施形態に係る表示装置１００の模式的な斜視図である。
【００１５】
表示装置１００は、第１基板１０２、シール材１１１及び第２基板１０４を含む。第１基板１０２の第１面は、表示領域１０６、走査信号線駆動回路１１８、映像信号線駆動回路（ドライバＩＣ）１２０、制御回路１２２、複数の端子電極１１６を有する端子領域１１４を含む。表示装置１００は、第２基板１０４を設けない構造でもよい。例えば、第１基板１０２の表示領域１０６が位置する側に、保護フィルムを貼り合せる構造や、円偏光板を貼り合せる構造にしてもよい。
【００１６】
表示領域１０６は複数の画素１０８を有する。複数の画素１０８は、一方向及び一方向に交差する方向に沿って配列される。画素１０８の配列数は任意である。例えば、行方向にｎ個、列方向にｍ個の画素１０８が配列される。ｎとｍはそれぞれ２以上の自然数である。
【００１７】
複数の端子電極１１６には、映像信号、走査信号線駆動回路１１８及び映像信号線駆動回路１２０の動作を制御するタイミング信号などを出力する機器や電源などと表示装置１００とを接続する配線基板（図示せず）が接続される。配線基板は、例えばフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔｓ、ＦＰＣ）である。複数の端子電極１１６の内、配線基板の端子と直に接する部分は、外部に露出している。
【００１８】
複数の画素１０８の各々は複数のサブ画素を設けることができる。例えば、１つの画素は３つのサブ画素を設け、その３つのサブ画素は、赤色（Ｒ）に対応する表示素子を備えるサブ画素と、緑色（Ｇ）に対応する表示素子を備えるサブ画素と、青色（Ｂ）に対応する表示素子を備えるサブ画素とからなる。３つのサブ画素それぞれに、例えば２５６段階である多段階の電圧あるいは電流を供給することで、換言すれば２５６階調の映像信号を入力することで、フルカラーの表示装置を提供することができる。１つサブ画素の事を、単に画素と呼ぶこともある。また、１つの画素が１つの表示素子を備える構造とし、白黒表示、あるいは白と黒の階調表示が可能な表示装置を提供することもできる。また、複数の画素１０８の配列には制限がなく、ストライプ配列やデルタ配列などを採用することができる。なお、本発明の一実施形態に係る表示装置１００では、画素１０８に設けられる表示素子が発光素子である例を説明する。
【００１９】
図２は、発明の一実施形態に係る表示装置１００の模式的な平面図である。表示装置１００は、アクティブマトリクス型のＥＬ表示装置である。各画素１０８は発光素子を有する。制御回路１２２に、図１に示した複数の端子電極１１６を介して、映像信号、回路の動作を制御するタイミング信号、電源などが供給される。制御回路１２２は、各信号や電源電圧などを、走査信号線駆動回路１１８や映像信号線駆動回路（ドライバＩＣ）１２０に供給する。制御回路１２２は、制御回路１２２が有する論理回路（図示せず）や電圧生成回路（図示せず）を用いて、各信号や電源電圧などから新たな信号や電源電圧を生成し、走査信号線駆動回路１１８や映像信号線駆動回路（ドライバＩＣ）１２０に供給してもよい。制御回路１２２が配置される位置は、図１に示す第１基板１０２上に限定されない。例えば、制御回路１２２は、端子電極１１６に接続された配線基板上に位置してもよい。
【００２０】
査信号線駆動回路１１８や映像信号線駆動回路（ドライバＩＣ）１２０は、制御回路から供給された各信号や電源電圧を用いて、画素１０８が有する発光素子を駆動し、発光素子を発光させることで、表示領域１０６に映像を表示する役割を果たす。
【００２１】
走査線駆動回路１１８は、表示領域１０６内に構成されるｎ行目に位置する複数の画素１０８に対し、共通に、走査信号線ＳＧ（ｎ）を介して走査信号を、制御線ＲＧ（ｎ）を介して制御信号を、発光制御信号線ＢＧ（ｎ）を介して発光制御信号を、容量制御信号線ＥＧ（ｎ）を介して容量制御信号を供給するように構成される。
【００２２】
映像信号線駆動回路１２０は、表示領域１０６内に構成されるｍ列目に位置する複数の画素１０８に対し、共通に、映像信号線ＳＬ（ｍ）を介して映像信号と初期化信号を時分割で供給するように構成される。以下、映像信号の電位をＶｓｉｇ（ｍ）、初期化信号の電位をＶｉｎｉと記す。Ｖｉｎｉは初期化電位と呼んでもよい。映像信号は、表示領域１０６で表示される映像データに従って決定され、後述する補正方法によってその電位Ｖｓｉｇ（ｍ）が調整される。一方、初期化信号の電位Ｖｉｎｉは固定電位とすることができる。データ線駆動回路１２０はさらに、ｍ列目に位置する複数の画素に対し、図３に示すバイアス線ＶＬを介して、バイアス信号を与えるように構成される。バイアス信号の電位をＶｒｓｔと記す。なお、バイアス信号の電位Ｖｒｓｔが固定電位である例を示すが、バイアス信号の電位は時間により変動してもよい。
【００２３】
データ線駆動回路１２０はさらに、高電位電源配線ＰＶＤＤを介して各画素１０８に高電位と低電位を供給するよう構成される。高電位電源配線ＰＶＤＤから供給される高電位をＶＤＤ＿Ｈ、低電位をＶＤＤ＿Ｌと記す。図２には示していないが、表示領域１０６内には、複数の画素１０８に対して共通に設けられ、低電位電源配線ＰＶＳＳに接続される共通電極が配置されており、データ線駆動回路１２０はこの共通電極に対して固定電位ＶＳＳを供給するよう構成される。
【００２４】
図３は、本発明の一実施形態に係る画素１０８が備える画素回路図３００である。図３に示す画素回路図３００には、表示領域１０６内に配列されるｎ行ｍ列、及びｎ＋１行ｍ列の、２つの画素１０８を示している。図３に示す２つの画素１０８は、それぞれ１つの発光素子ＯＬＥＤを備えている。よって、図３に示す２つの画素１０８は、隣接する２つのサブ画素であるとしてもよい。
【００２５】
図３に示すように、画素１０８は、容量制御トランジスタＥＣＴ（第１スイッチ）、選択トランジスタＳＳＴ（第２スイッチ）駆動トランジスタＤＲＴ、選択トランジスタＳＳＴ（第３スイッチ）、初期化トランジスタＲＳＴ（第４スイッチ）、発光制御トランジスタＢＣＴ（第５スイッチ）、容量素子Ｃｓ、発光素子ＯＬＥＤ、付加容量Ｃｅｌを含む。これらのトランジスタはいずれも、ゲートと、第１の端子及び第２の端子からなる一対の端子（入出力端子、ソース電極とドレイン電極）を有し、容量素子Ｃｓは一対の端子（第１の端子、第２の端子）を有し、付加容量Ｃｅｌは一対の端子（第１の端子、第２の端子）を有する。上述の一対の端子は、一対の電極ともいう。なお、図２では、付加容量Ｃｅｌを発光素子ＯＬＥＤと並列に設ける例を示しているが、これに限定されない。付加容量Ｃｅｌは、発光素子ＯＬＥＤの寄生容量であってもよいし、発光素子ＯＬＥＤと並列に設けられた容量素子と発光素子ＯＬＥＤの寄生容量とを含んでいてもよい。
【００２６】
駆動トランジスタＤＲＴは、入力された映像信号を基に、発光素子ＯＬＥＤに電流を流し、発光素子ＯＬＥＤを、或いは画素１０８を発光させる役割を有する。選択トランジスタＳＳＴは、駆動トランジスタＤＲＴに映像信号や初期化信号を供給する役割を有する。初期化トランジスタＲＳＴは、駆動トランジスタＤＲＴ、発光素子ＯＬＥＤ、付加容量Ｃｅｌなどにバイアス信号を供給し、各画素１０８が備える回路の初期化をする役割を有する。発光制御トランジスタＢＣＴは、駆動トランジスタＤＲＴと高電位電源配線ＰＶＤＤとの接続、非接続を制御する。即ち、発光制御トランジスタＢＣＴは、発光素子ＯＬＥＤの発光、非発光を制御する役割を有する。容量制御トランジスタＥＣＴは、当該画素、例えばｎ行ｍ列に位置する画素１０８が有する発光素子ＯＬＥＤ及び付加容量Ｃｅｌと、当該画素に隣接する画素、例えばｎ＋１行ｍ列に位置する画素１０８が有する発光素子ＯＬＥＤ及び付加容量Ｃｅｌとを、電気的に接続し、容量値を増やし、当該画素の発光素子に供給可能な電流量の最大値を大きくする役割を有する。容量素子Ｃｓは、駆動トランジスタＤＲＴの閾値に相当する電位を確保する役割や、画素１０８が発光するために駆動トランジスタＤＲＴのゲートに入力する電位を維持する、即ち入力された映像信号を、詳述すれば入力された映像信号の階調レベルを保持するための役割を有する。発光素子ＯＬＥＤは、ダイオード特性を有し、画素電極と、上述の共通電極と、画素電極と共通電極との間に位置する発光層（ＥＬ層、有機層）と、を含む。付加容量Ｃｅｌは、発光素子ＯＬＥＤが含む容量である。付加容量Ｃｅｌと容量素子Ｃｓとで入力された映像信号を保持してもよい。
【００２７】
選択トランジスタＳＳＴのゲートは、走査信号線ＳＧ（ｎ）と電気的に接続され、第１の端子は映像信号線ＳＬ（ｍ）と電気的に接続され、第２の端子は駆動トランジスタＤＲＴのゲートと容量素子Ｃｓの第１の端子に電気的に接続される。駆動トランジスタＤＲＴの第１の端子は、発光制御トランジスタＢＣＴの第２の端子に電気的に接続され、第２の端子は、発光素子ＯＬＥＤの入力端子（或いは画素電極）、初期化トランジスタＲＳＴの第２の端子、及び保持容量Ｃｓの第２の端子に電気的に接続される。発光制御トランジスタＢＣＴのゲートは、発光制御信号線ＢＧ（ｎ）に電気的に接続され、第１の端子は高電位電源配線ＰＶＤＤに電気的に接続される。付加容量Ｃｅｌの第１の端子は駆動トランジスタＤＲＴの第２の端子に、付加容量Ｃｅｌの第２の端子は低電位電源配線ＰＶＳＳに電気的に接続される。発光素子ＯＬＥＤの出力端子（或いは共通電極）は、低電位電源配線ＰＶＳＳに電気的に接続される。低電位電源配線ＰＶＳＳには固定電位ＶＳＳが印加されている。固定電位ＶＳＳは低電位ＶＤＤ＿Ｌよりも低い固定電位であればよく、例えば接地電位とすることができる。初期化トランジスタＲＳＴの第１の端子はバイアス線ＶＬと、ゲートは制御線ＲＧ（ｎ）と電気的に接続される。容量制御トランジスタＥＣＴのゲートは、容量制御信号線ＥＧ（ｎ）と電気的に接続され、第１の端子は容量素子Ｃｓの第２の端子、発光素子ＯＬＥＤの入力端子、付加容量Ｃｅｌの第１の端子、初期化トランジスタＲＳＴの第２の端子、及び駆動トランジスタＤＲＴの第２の端子に電気的に接続される。また、容量制御トランジスタＥＣＴの第２の端子は、ｎ＋１行の容量制御トランジスタＥＣＴの第１の端子、ｎ＋１行の容量素子Ｃｓの第２の端子、ｎ＋１行の発光素子ＯＬＥＤの入力端子、ｎ＋１行の付加容量Ｃｅｌの第１の端子、ｎ＋１行の初期化トランジスタＲＳＴの第２の端子、及びｎ＋１行の駆動トランジスタＤＲＴの第２の端子に電気的に接続される。なお、ここでは、図３に示す２つの画素１０８のうち、ｎ行ｍ列の画素を説明するが、ｎ＋１行ｍ列の画素の構成は、ｎ行ｍ列の画素と同じで、ｎをｎ＋１で置き換えればよい。
【００２８】
図３に示す各トランジスタは、チャネル領域にシリコンやゲルマニウムなどの１４族元素、あるいは半導体特性を示す酸化物を有することができる。酸化物としては、例えばインジウム―ガリウム酸化物（ＩＧＯ）やインジウム―ガリウム―亜鉛（ＩＧＺＯ）など、１３族元素を含む酸化物が挙げられる。本実施形態では、これらのトランジスタはいずれもｎチャネル型の電界効果トランジスタとして記述するが、これらの一部やすべてをｐチャネル型の電界効果トランジスタとしてもよい。さらにこれらのトランジスタのチャネル領域は、単結晶、多結晶、微結晶、あるいはアモルファスから選択される種々のモルフォロジーを有することができる。たとえば、比較的低温でアモルファスシリコンを溶融、再結晶化して得られる低温ポリシリコン（ＬＴＰＳ）を有することもできる。
【００２９】
図４は、本発明の一実施形態に係る表示装置が有する画素のタイミングチャートであり、図３に示した各信号の時間変化を示す。以下、図４及び図３を参照し、ｎ行ｍ列の画素の駆動方法を説明する。なお、図４は、ｎ＋１行ｍ列の画素のタイミングチャートも示しているが、基本動作はｎ行ｍ列の画素と同じである。また、以下では各トランジスタの活性化状態をハイレベルに対応付けて説明するが、ハイレベルとローレベルのいずれを活性化状態と呼ぶかについては、信号ごとに任意である。なお、本明細書において、活性化状態または活性化とは、トランジスタのソースとドレインが導通した状態、ソースとドレイン間に電流が流れる状態、トランジスタがオンの状態のことをいう。また、本明細書において、非活性化状態または非活性化とは、トランジスタのソースとドレインが非導通な状態、ソースとドレイン間に電流が流れない状態、トランジスタがオフの状態のことをいう。
【００３０】
本発明の一実施形態に係る表示装置の駆動方法では、ｎ行ｍ列の画素は、１つの水平期間（水平走査期間）内で３つの動作が含まれる。これらは順に、リセット動作、閾値補正（閾値電圧ばらつき補正）動作、電流補正（移動度ばらつき補正）及び書き込み動作である。これら動作の後、その１つの水平期間に続く複数の水平期間に亘って、発光素子ＯＬＥＤの発光が行われる。これらの動作に対応する期間をそれぞれ、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、発光期間Ｐｅｍｉと呼ぶ。なお、各水平期間は１Ｈ、２Ｈ、３Ｈ、４Ｈ、５Ｈ、６Ｈ、７Ｈで示している。
【００３１】
リセット動作を説明する。なお、リセット動作に先立ち、例えばリセット動作を行う水平期間（図４の２Ｈ）の１つ前の水平期間（図４の１Ｈ）に、走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートにハイレベルを供給し、図３に示すノードＡ（ｎ）に初期化信号の電位Ｖｉｎｉを書きこむ動作と、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートにハイレベルを供給し、図３に示すノードＢ（ｎ）にバイアス信号の電位Ｖｒｓｔを書き込む動作を行ってもよい。また、Ｖｒｓｔはリセット電位と呼んでもよい。これら２つの動作を両方行ってもよいし、これら２つの動作の何れか１つを行ってもよい。この時、１ＨにおけるＶｉｎｉと１ＨにおけるＶｓｉｇ（ｄ）とは同じであってもよい。
【００３２】
リセット期間Ｐｒｓｔでは、はじめに、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、両方の発光制御トランジスタＢＣＴともオフにする。この時、ｎ行ｍ列の画素と、ｎ＋１行ｍ列の画素は、暗状態である。続いて、走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオンになり、図３に示すノードＡ（ｎ）にＶｉｎｉが書きこまれる。また、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の初期化トランジスタＲＳＴがオンになり、図３に示すノードＢ（ｎ）にＶｒｓｔが書き込まれる。リセット期間Ｐｒｓｔにおいて、容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号はハイレベルであり、ｎ行ｍ列の容量制御トランジスタＥＣＴがオンであり、図３に示すノードＢ（ｎ）とノードＢ（ｎ＋１）が導通し、ノードＢ（ｎ＋１）にＶｒｓｔが書き込まれる。走査信号線ＳＧ（ｎ＋１）からｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ＋１行ｍ列の選択トランジスタＳＳＴがオンになり、図３に示すＡ（ｎ＋１）にＶｉｎｉが書きこまれる。なお、この時、ｎ＋１行ｍ列の初期化トランジスタＲＳＴはオンでもオフでもよい。即ち、制御線ＲＧ（ｎ＋１）の信号は、ハイレベルでもローレベルでもよい。また、ノードＡ（ｎ）にＶｉｎｉが書き込まれることと、ノードＡ（ｎ＋１）にＶｉｎｉが書き込まれることと、ノードＢ（ｎ）にＶｒｓｔが書き込まれることとは、同時に行われてもよい。
【００３３】
このように、リセット期間Ｐｒｓｔでは、ｎ行ｍ列のノードＡ（ｎ）とｎ＋１行ｍ列のノードＡ（ｎ＋１）の電位をＶｉｎｉにし、ｎ行ｍ列のノードＢ（ｎ）とｎ＋１行ｍ列のノードＢ（ｎ＋１）の電位をＶｒｓｔにする。つまり、ｎ行ｍ列の容量素子の第１の端子と第２の端子間の電位と、ｎ＋１行ｍ列の各々の容量素子の第１の端子と第２の端子間の電位とを、同じにする。すなわち、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位と、ｎ＋１行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位を初期化することができる。
【００３４】
続いて、閾値補正動作を説明する。リセット期間Ｐｒｓｔに続く閾値補正期間Ｐｃｏｍでは、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をハイレベルからローレベルにし、初期化トランジスタＲＳＴがオフになる。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オン状態を維持し、ノードＡ（ｎ）とノードＡ（ｎ＋１）の電位はＶｉｎｉを保っている。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持し、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｒｓｔを保っている。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになる。ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになると、発光制御トランジスタＢＣＴを介して高電位電源配線ＰＶＤＤからＶＤＤ＿Ｈがｎ行ｍ列の駆動トランジスタＤＲＴへ供給される。これによりｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れ、ノードＢ（ｎ）の電位はＶｒｓｔから高電位側へシフトする。ノードＡ（ｎ）とノードＢ（ｎ）の電位差が、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎと同じになったとき、すなわち、ノードＢ（ｎ）の電位がＶｉｎｉ−Ｖｔｈｎになったとき、ｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れなくなる。この時、ノードＢ（ｎ＋１）の電位は、ノードＢ（ｎ）の電位と同じＶｉｎｉ−Ｖｔｈｎとなる。よって、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間には、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎが保持されたことになる。
【００３５】
このように、閾値補正期間Ｐｃｏｍでは、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間に、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎを保持することができる。この容量素子Ｃｓに閾値電圧Ｖｔｈｎを保持した状態から、後述する書き込み動作を行う。よって、複数の画素１０８の各々に位置する駆動トランジスタＤＲＴの各々の閾値電圧にばらつきがあったとしても、複数の画素１０８の各々が備える発光素子ＯＬＥＤが発行する際に、閾値電圧のばらつきを取り除くことができる。
【００３６】
続いて、電流補正及び書き込み動作を説明する。はじめに、閾値補正期間Ｐｃｏｍと電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの間の動作を説明する。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。また、走査信号線ＳＧ（ｎ＋１）からｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号もハイレベルからローレベルにし、ｎ＋１行ｍ列の選択トランジスタＳＳＴもオフにする。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持している。このとき、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｉｎｉ−Ｖｔｈｎを保っている。ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。
【００３７】
次に、電流補正及び書き込み動作を説明する。電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持している。電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔが始まる時点では、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｉｎｉ−Ｖｔｈｎを保っている。ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。ここで、走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオンになる。選択トランジスタＳＳＴの第１の端子に電気的に接続された映像信号線ＳＬ（ｍ）から、Ｖｓｉｇ（ｍ）が供給され、ノードＡ（ｎ）の電位はＶｉｎｉからＶｓｉｇ（ｍ）になる。すなわち、ノードＡ（ｎ）にＶｓｉｇ（ｍ）が、書き込まれる。ｎ行ｍ列の駆動トランジスタＤＲＴのゲート電圧もＶｓｉｇ（ｍ）になるので、駆動トランジスタＤＲＴがオンになり、駆動トランジスタＤＲＴに電流が流れる。なお、ｎ行ｍ列及びｎ＋１行ｍ列の発光素子ＯＬＥＤの入力端子と、ｎ行ｍ列及びｎ＋１行ｍ列の付加容量Ｃｅｌの第１の端子はノードＢ（ｎ）に電気的に接続されている。ノードＡ（ｎ）にＶｓｉｇ（ｍ）が書き込まれた直後では、ノードＢ（ｎ）の電位は、即ち発光素子ＯＬＥＤの入力端子の電位（ここでは、発光素子ＯＬＥＤのアノード電圧）は、発光素子ＯＬＥＤの閾値電圧よりも小さく、発光素子ＯＬＥＤへは電流が流れない。或いは、発光素子ＯＬＥＤは発光しない。付加容量Ｃｅｌに電流が流れ、付加容量Ｃｅｌが充電される。図３、図４に示す本実施形態では、ｎ行ｍ列の付加容量Ｃｅｌとｎ＋１行ｍ列の付加容量Ｃｅｌとが充電される。付加容量Ｃｅｌの充電により、ｎ行ｍ列の駆動トランジスタＤＲＴの第２の端子の電圧、即ちノードＢ（ｎ）の電位が上昇する。駆動トランジスタＤＲＴの移動度μが大きいほど、ここでのノードＢ（ｎ）の電位上昇も大きくなる。上昇したノードＢ（ｎ）とＢ（ｎ＋１）の電位は、ｎ行ｍ列の画素が有する容量素子Ｃｓを介した容量結合により、以下の式（１）で表される。以降の式において、Ａ（ｎ）はノードＡ（ｎ）の電位を、Ｂ（ｎ）はノードＢ（ｎ）の電位を表す。
【００３８】
【数１】
2018155876.tif 000003
【００３９】
この時、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２の端子との電位差（ゲートソース間電圧）、すなわちノードＡ（ｎ）とノードＢ（ｎ）との電位差は、以下の式（２）で表される。
【００４０】
【数２】
2018155876.tif 000004
【００４１】
電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔが終了した時点で、ｎ行ｍ列の容量素子Ｃｓには、式（２）に示される電圧が保持される。また、ｎ行ｍ列の駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、以下の式（３）で表される。ここで、βはｎ行ｍ列の駆動トランジスタＤＲＴの利得係数である。
【００４２】
【数３】
2018155876.tif 000005
【００４３】
式（３）に式（２）を代入して、整理すると式（４）となる。式（４）が示す通り、駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、駆動トランジスタＤＲＴの閾値に依存しない。また、駆動トランジスタＤＲＴの移動度μの大きさに依存するノードＢ（ｎ）の電位上昇分だけ、後述する発光期間Ｐｅｍｉの前に予めノードＡ（ｎ）とノードＢ（ｎ）との電位差が小さくなるので、複数の画素１０８の各々に位置する駆動トランジスタＤＲＴの各々の移動度μにばらつきがあったとしても、複数の画素１０８の各々が備える発光素子ＯＬＥＤが発行する際に、移動度μのばらつきを取り除くことができる。
【００４４】
【数４】
2018155876.tif 000006
【００４５】
このように、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、映像信号の書き込みを行い、駆動トランジスタＤＲＴの電流を補正することができる。
【００４６】
また、容量制御トランジスタＥＣＴにより、ｎ行ｍ列及びｎ＋１行ｍ列の発光素子ＯＬＥＤの入力端子と、ｎ行ｍ列及びｎ＋１行ｍ列の付加容量Ｃｅｌの第１の端子が電気的に接続されることで、ｎ行ｍ列の画素１０８に入力された映像信号を保持する際に、ｎ＋１行ｍ列の付加容量Ｃｅｌも寄与することができる。換言すれば、ｎ行ｍ列の画素１０８に映像信号を書き込む際に、隣接する画素の付加容量を、ここではｎ＋１行ｍ列の画素１０８の付加容量Ｃｅｌを、共用することができる。その結果、容量制御トランジスタＥＣＴを配置して隣接する画素の付加容量を共用しない場合と比べ、実施形態は、式（２）に示すようにノードＡ（ｎ）とノードＢ（ｎ）電位差を、即ち駆動トランジスタＤＲＴのゲートソース間電圧を、大きくすることができ、高いダイナミックレンジを実現することができる。
【００４７】
なお、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔにおいて、電流補正動作を行わずに、映像信号を書き込む場合は、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートへ供給する信号をローレベルにし、ｎ行ｍ列の発光制御トランジスタＢＣＴをオフにする。
【００４８】
最後に、発光期間Ｐｅｍｉの動作を説明する。発光期間Ｐｅｍｉでは、ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオフになる。ノードＢ（ｎ）とノードＢ（ｎ＋１）は、容量制御トランジスタＥＣＴがオフになることによって分離される。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。これにより、容量素子Ｃｓに保持された電圧に基づきｎ行ｍ列の駆動トランジスタＤＲＴが発光素子ＯＬＥＤへ電流を供給する。よって、ｎ行ｍ列の発光素子ＯＬＥＤの発光が開始される。この時の発光電流は、式（４）で表される。
【００４９】
容量制御トランジスタＥＣＴがない場合は、容量値がｎ行ｍ列の付加容量Ｃｅｌしかないため、発光電流が小さい。本発明においては、容量制御トランジスタＥＣＴにより、ｎ行ｍ列及びｎ＋１行ｍ列の付加容量Ｃｅｌの第１の端子が電気的に接続されることで、ｎ＋１行ｍ列の付加容量Ｃｅｌを共用している。よって、従来と比較して、ｎ行ｍ列の画素１０８に映像信号が入力される際に、当該画素１０８が用いる容量がｎ＋１行ｍ列の画素１０８が備える付加容量Ｃｅｌを共用する分、大きくなる。換言すれば、式（２）、式（４）の分数部分が、容量制御トランジスタＥＣＴがない場合においてはＣｅｌ／Ｃｓ＋Ｃｅｌとなるが、本発明においては式（２）、式（４）に示す通り２Ｃｅｌ／Ｃｓ＋２Ｃｅｌとなる。従って、発光素子ＯＬＥＤに流れる発光電流を、発光素子ＯＬＥＤへ流せる発光電流の最大値を、大きくすることができる。
【００５０】
なお、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔにおいて、電流補正動作を行わずに、映像信号を書き込む場合は、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの終了後に、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の発光制御トランジスタＢＣＴをオンにする。その後、上述の発光期間Ｐｅｍｉの駆動方法にしたがい、ｎ行ｍ列の発光素子が発光を開始すればよい。
【００５１】
図５は、本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。図４のタイミングチャートに、ｎ＋２行ｍ列、及びｎ＋３行ｍ列のタイミングチャートを追加している。各水平期間は１Ｈ、２Ｈ、３Ｈ、４Ｈ、５Ｈ、６Ｈ、７Ｈで示している。上述した、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、及び発光期間Ｐｅｍｉの動作を、図５に示すｎ行ｍ列からｎ＋３行ｍ列、更にそれ以降の行へ、順次繰り返すことで、表示装置が有する発光素子の電流を大きくすることができ、高いダイナミックレンジを実現することができる。
【００５２】
図６は、本発明の一実施形態に係る表示装置が有する画素の状態を水平期間ごとに示した模式図である。図５のタイミングチャートに示した、ｎ行ｍ列からｎ＋３行ｍ列と、それに続くｎ＋４行ｍ列からｎ＋６行ｍ列の、各水平期間の動作状態を示している。各水平期間は１Ｈ、２Ｈ、３Ｈ、４Ｈ、５Ｈ、６Ｈで示している。図中の、期間Ｐｒｓｔ〜Ｐｗｒｔは、上述のリセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔを行っている期間を示す。図中の期間Ｃｓｈｒは、１つ前の行の容量制御トランジスタＥＣＴにより、１つ前の行の画素が備える容量素子Ｃｓと付加容量Ｃｅｌに、自分の画素が備える付加容量Ｃｅｌが電気的に接続された状態の期間を示している。換言すれば、隣接する画素で容量を共用している状態を示している。例えば、Ｈ２の期間は、ｎ＋２行ｍ列目の画素の付加容量Ｃｅｌは、ｎ＋１行ｍ列目の画素が備える容量素子Ｃｓと付加容量Ｃｅｌとに電気的に接続された状態である。このように、１つの画素は、その画素が備える付加容量Ｃｅｌが１つ前の行の画素が備える容量素子Ｃｓと付加容量Ｃｅｌに電気的に接続される期間Ｃｓｈｒ、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、及び発光期間Ｐｅｍｉを繰り返すことで、表示装置が有する発光素子の電流を大きくすることができ、高いダイナミックレンジを実現することができる。また、期間Ｃｓｈｒより前の水平期間は、１つ前のフレーム期間における発光期間Ｐｅｍｉであってもよい。
【００５３】
以上のように、容量制御トランジスタＥＣＴを設け、ｎ行ｍ列の発光素子ＯＬＥＤの入力端子及び付加容量Ｃｅｌの第１の端子と、ｎ＋１行ｍ列の発光素子ＯＬＥＤの入力端子及び付加容量Ｃｅｌの第１の端子とが、電気的に接続されることで、大きな容量を確保することができる。よって、発光素子の電流を大きくすることができ、高いダイナミックレンジを実現することができる。高精細化に伴い画素サイズが小さくなると、画素が備える容量（容量素子Ｃｓ、付加容量Ｃｅｌ）も小さくなる。これにより、容量が保持する電圧が小さくなり、発光素子へ流すことが可能な電流の最大値も小さくなる。本実施形態においては、ｎ行ｍ列の画素１０８が備える容量素子Ｃｓ及び付加容量Ｃｅｌと、ｎ＋１行ｍ列の画素１０８が備える付加容量Ｃｅｌとが共用されるので、発光素子ＯＬＥＤへ流すことが可能な電流の最大値が小さくなることを防止できる。即ち、発光素子ＯＬＥＤへ十分な量の電流を流すことが可能である。
【００５４】
したがって、小さな画素サイズを有する表示装置においても、発光素子が発光するための大きな電流を供給することができ、表示装置の輝度の低下を抑えることができる。また、画素の駆動における高いダイナミックレンジを実現することができるため、表示装置は高階調な表示ができる。したがって、上述した表示装置および駆動方法により、表示品位が高い高精細な表示装置を提供することができる。
【００５５】
（第２実施形態）
本実施形態では、本発明の一実施形態に係る表示装置のほかの構成、及び駆動方法を説明する。第２実施形態における画素回路は、図３の画素回路図３００が示す画素回路と同様である。第２実施形態においては、ｎ行ｍ列の画素１０８が備える容量制御トランジスタＥＣＴと、ｎ＋１行ｍ列の画素１０８が備える容量制御トランジスタＥＣＴとを同時にオンにすることで、ｎ行ｍ列からｎ＋３行ｍ列の画素１０８が備える付加容量Ｃｅｌを共用し、さらに大きな発光電流を確保すること、さらに高いダイナミックレンジを実現すること、を説明する。なお、第１実施形態と同様の構成に関しては説明を省略することがある。
【００５６】
図７は、本発明の一実施形態に係る表示装置が有する、ｎ行ｍ列からｎ＋３行ｍ列の画素１０８のタイミングチャートを示す。各水平期間は１Ｈ、２Ｈ、３Ｈ、４Ｈ、５Ｈ、６Ｈ、７Ｈで示している。
【００５７】
４Ｈの電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔにおいて、容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートにハイレベルの信号が供給され、ｎ行ｍ列の容量制御トランジスタＥＣＴはオンになる。容量制御信号線ＥＧ（ｎ＋１）からｎ＋１行ｍ列の容量制御トランジスタＥＣＴのゲートにハイレベルの信号が供給され、ｎ＋１行ｍ列の容量制御トランジスタＥＣＴはオンになる。容量制御信号線ＥＧ（ｎ＋２）からｎ＋２行ｍ列の容量制御トランジスタＥＣＴのゲートにハイレベルの信号が供給され、ｎ＋２行ｍ列の容量制御トランジスタＥＣＴはオンになる。容量制御信号線ＥＧ（ｎ＋３）からｎ＋３行ｍ列の容量制御トランジスタＥＣＴのゲートにハイレベルの信号が供給され、ｎ＋３行ｍ列の容量制御トランジスタＥＣＴはオンになる。したがって、ｎ行ｍ列の容量素子Ｃｓの第２の端子、付加容量Ｃｅｌの第１の端子、及び発光素子ＯＬＥＤの入力端子と、ｎ＋１行ｍ列の付加容量Ｃｅｌの第１の端子と、ｎ＋２行ｍ列の付加容量Ｃｅｌの第１の端子と、ｎ＋３行ｍ列の付加容量Ｃｅｌの第１の端子と、は電気的に接続される。よって、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２の端子との電位差（ゲートソース間電圧）、すなわちノードＡ（ｎ）とノードＢ（ｎ）との電位差は、以下の式（５）で表される。
【００５８】
【数５】
2018155876.tif 000007
【００５９】
また、ｎ行ｍ列の駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、以下の式（６）で表される。ここで、βはｎ行ｍ列の駆動トランジスタＤＲＴの利得係数である。駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、駆動トランジスタＤＲＴの閾値に依存しない。
【００６０】
【数６】
2018155876.tif 000008
【００６１】
このように、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、映像信号の書き込みを行い、駆動トランジスタＤＲＴの電流を補正することができる。
【００６２】
また、容量制御トランジスタＥＣＴにより、ｎ行ｍ列からｎ＋３行ｍ列の発光素子ＯＬＥＤの入力端子と、ｎ行ｍ列からｎ＋３行ｍ列の付加容量Ｃｅｌの第１の端子が電気的に接続されることで、ｎ行ｍ列の画素１０８に映像信号を書き込む際に、ｎ＋１行ｍ列からｎ＋３行ｍ列の画素１０８が備える付加容量Ｃｅｌを共用することができる。その結果、式（５）に示すように、駆動トランジスタＤＲＴのゲートソース間電圧を、第１実施形態と比較してさらに大きくすることができ、さらに高いダイナミックレンジを実現することができる。
【００６３】
５Ｈの発光期間Ｐｅｍｉの動作を説明する。発光期間Ｐｅｍｉでは、ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオフになる。ノードＢ（ｎ）とノードＢ（ｎ＋１）からノードＢ（ｎ＋３）は、容量制御トランジスタＥＣＴがオフになることによって分離される。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。これにより、容量素子Ｃｓに保持された電圧に基づきｎ行ｍ列の駆動トランジスタＤＲＴが発光素子ＯＬＥＤへ電流を供給する。よって、ｎ行ｍ列の発光素子が発光を開始される。この時の発光電流は、式（６）で表される。
【００６４】
容量制御トランジスタＥＣＴがない場合は、容量値がｎ行ｍ列の付加容量Ｃｅｌしかないため、発光電流が小さい。第２実施形態においては、ｎ行ｍ列の画素１０８に映像信号が入力される際に、当該画素１０８が用いる容量がｎ＋１行ｍ列からｎ＋３行ｍ列の画素１０８が備える付加容量Ｃｅｌを共用する分、大きくなる。従って、発光素子ＯＬＥＤに流れる発光電流を、発光素子ＯＬＥＤへ流せる発光電流の最大値を、大きくすることができる。
【００６５】
なお、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔにおいて、電流補正動作を行わずに、映像信号を書き込む場合は、第１実施形態と同様に、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの終了後に、ｎ行ｍ列の発光制御トランジスタＢＣＴをオンにし、ｎ行ｍ列の発光素子が発光を開始すればよい。
【００６６】
図８は、本発明の一実施形態に係る表示装置が有する画素の状態を水平期間ごとに示した模式図である。図７のタイミングチャートに示した、ｎ行ｍ列、ｎ＋１行ｍ列、ｎ＋２行ｍ列、及びｎ＋３行ｍ列と、それに続くｎ＋４行ｍ列からｎ＋６行ｍ列の、各水平期間の動作状態を示している。各水平期間は１Ｈ、２Ｈ、３Ｈ、４Ｈ、５Ｈ、６Ｈで示している。図中の、期間Ｐｒｓｔ〜Ｐｗｒｔは、上述のリセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔを行っている期間を示す。図中の期間Ｃｓｈｒは、容量制御トランジスタＥＣＴにより、隣接する画素で、例えばｎ行ｍ列からｎ＋３行ｍ列の画素１０８で、付加容量Ｃｅｌを共用している状態を示している。例えば、ｎ＋２行ｍ列目の画素は、Ｈ３の期間では、リセット動作、閾値補正動作、電流補正および書き込み動作を行っている状態である。Ｈ３の期間では、ｎ＋２行ｍ列の容量素子Ｃｓ及び付加容量Ｃｅｌと、ｎ＋３行ｍ列の付加容量Ｃｅｌと、ｎ＋４行ｍ列の付加容量Ｃｅｌと、ｎ＋５行ｍ列の付加容量Ｃｅｌと、が共用されている。したがって、表示装置が有する発光素子ＯＬＥＤの電流をさらに大きくすることができ、さらに高いダイナミックレンジを実現することができる。
【００６７】
以上の説明においては、ｎ行ｍ列、ｎ＋１行ｍ列、ｎ＋２行ｍ列、及びｎ＋３行ｍ列の４つの画素が有する容量制御トランジスタＥＣＴにより、それぞれの画素が備える付加容量Ｃｅｌが電気的に接続される例を示したが、ｎ行ｍ列、ｎ＋１行ｍ列、ｎ＋２行ｍ列の３つの画素が有する容量制御トランジスタＥＣＴにより、それぞれの画素が備える付加容量Ｃｅｌが電気的に接続されてもよい。この場合、駆動トランジスタＤＲＴのノードＡ（ｎ）とノードＢ（ｎ）との電位差は、先に示した式（５）と式（６）において、４Ｃｅｌが３Ｃｅｌになる。また、ｋ行分の画素において、それぞれの画素が備える付加容量Ｃｅｌが電気的に接続されてもよい。この場合、駆動トランジスタＤＲＴのノードＡ（ｎ）とノードＢ（ｎ）との電位差は、先に示した式（５）と式（６）において、４ＣｅｌがｋＣｅｌになる。
【００６８】
以上のように、容量制御トランジスタＥＣＴを設け、ｎ行ｍ列からｎ＋３行ｍ列の発光素子ＯＬＥＤの入力端子と、ｎ行ｍ列からｎ＋３行ｍ列の付加容量Ｃｅｌの第１の端子が電気的に接続されることで、さらに大きな容量を確保することができる。よって、発光素子の電流をさらに大きくすることができ、さらに高いダイナミックレンジを実現することができる。したがって、小さな画素サイズを有する表示装置においても、発光素子が発光するための大きな電流を供給することができ、表示装置の輝度の低下を抑えることができる。また、画素の駆動における高いダイナミックレンジを実現することができるため、表示装置は高階調な表示を実現することができる。したがって、上述した表示装置および駆動方法により、表示品位が高い高精細な表示装置を提供することができる。
【００６９】
（第３実施形態）
本実施形態では、本発明の一実施形態に係る表示装置のほかの構成、及び駆動方法を説明する。第１実施形態で示した画素回路と比較して、本実施形態では初期化信号入力トランジスタＩＳＴをさらに含んでいる。なお、第１実施形態及び第２実施形態と同様の構成に関しては説明を省略することがある。
【００７０】
図９は、本発明の一実施形態に係る表示装置が有する画素１０８が備える画素回路図４００である。画素回路図４００には、表示領域１０６内に配列されるｎ行ｍ列、及びｎ＋１行ｍ列の、２つの画素１０８を示している。
【００７１】
図９に示すように、画素１０８は、図３で示した画素回路図３００に、初期化信号入力トランジスタＩＳＴをさらに含んだ構成を示している。図３の説明と同様に、各トランジスタはいずれも、ゲートと一対の端子（第１の端子、第２の端子）を有し、容量素子Ｃｓは一対の端子（第１の端子、第２の端子）を有し、付加容量Ｃｅｌは一対の端子（第１の端子、第２の端子）を有する。なお、付加容量Ｃｅｌは、別途設ける例を示しているが、寄生容量であってもよいし、寄生容量を含んでいてもよい。
【００７２】
図３から変更された構成について説明する。変更以外の構成は図３と同様である。初期化信号入力トランジスタＩＳＴのゲートは、初期化信号制御線ＩＧ（ｎ）と電気的に接続され、第１の端子は初期化信号線ＳＬ２（ｍ）と電気的に接続され、第２の端子は駆動トランジスタＤＲＴのゲート、選択トランジスタＳＳＴ第２の端子と容量素子Ｃｓの第１の端子に電気的に接続される。図３に示す画素回路図３００では、初期化信号の電位Ｖｉｎｉが映像信号線ＳＬ（ｍ）から画素１０８へ（選択トランジスタＳＳＴへ）入力されているが、図９に示す画素回路図４００では、Ｖｉｎｉが初期化信号線ＳＬ２（ｍ）から初期化信号入力トランジスタＩＳＴへ入力されている。なお、ここでは、画素回路４００が有する画素１０８のうち、ｎ行ｍ列の画素を説明した。ｎ＋１行ｍ列の画素の構成は、ｎ行ｍ列の画素と同じで、ｎをｎ＋１で置き換えればよい。
【００７３】
図１０は、本発明の一実施形態に係る表示装置が有する画素のタイミングチャートであり、図９に示した各信号の時間変化を示す。以下、図１０及び図９を参照し、ｎ行ｍ列の画素の駆動方法を説明する。なお、図１０は、ｎ＋１行ｍ列の画素のタイミングチャートも示しているが、基本動作はｎ行ｍ列の画素と同じである。
【００７４】
本発明の一実施形態に係る表示装置の駆動方法でも、第１実施形態と同様に、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、発光期間Ｐｅｍｉのそれぞれで、リセット動作、閾値補正動作、電流補正及び書き込み動作、発光がそれぞれ行われる。
【００７５】
リセット動作を説明する。なお、リセット動作に先立ち、初期化信号線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルを供給して初期化信号入力トランジスタＩＳＴをオンにし、図９に示すノードＡ（ｎ）にＶｉｎｉを書きこむ動作と、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートにハイレベルを供給して初期化トランジスタＲＳＴをオンにし、図９に示すノードＢ（ｎ）にＶｒｓｔを書き込む動作を行ってもよい。これら２つの動作を両方行ってもよいし、これら２つの動作の何れか１つを行ってもよい。この時、１ＨにおけるＶｉｎｉと１ＨにおけるＶｓｉｇ（ｄ）とは同じであってもよい。
【００７６】
リセット期間Ｐｒｓｔでは、はじめに、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、両方のトランジスタともオフにする。この時、ｎ行ｍ列の画素と、ｎ＋１行ｍ列の画素は、暗状態である。初期化信号制御線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルの信号が供給され、ｎ行ｍ列の初期化信号入力トランジスタＩＳＴがオンになる。また、初期化信号制御線ＩＧ（ｎ＋１）からｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルの信号が供給され、ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴがオンになる。これにより図９に示すノードＡ（ｎ）及びＡ（ｎ＋１）にＶｉｎｉが書きこまれる。ｎ行ｍ列の選択トランジスタＳＳＴのゲートへは、走査信号線ＳＧ（ｎ）からローレベルの信号が供給され、ｎ行ｍ列の選択トランジスタＳＳＴはオフである。ｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートへは、走査信号線ＳＧ（ｎ＋１）からローレベルの信号が供給され、ｎ＋１行ｍ列の選択トランジスタＳＳＴは非活性化されている。オフである。制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の初期化トランジスタＲＳＴがオンになり、図９に示すノードＢ（ｎ）にＶｒｓｔが書き込まれる。ここで、容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオンになり、図９に示すノードＢ（ｎ＋１）にＶｒｓｔが書き込まれる。なお、この時、ｎ＋１行ｍ列の初期化トランジスタＲＳＴはオンであってもオフであってもよい。また、ノードＡ（ｎ）にＶｉｎｉが書き込まれることと、ノードＡ（ｎ＋１）にＶｉｎｉが書き込まれることと、ノードＢ（ｎ）にＶｒｓｔが書き込まれることとは、同時に行われてもよい。
【００７７】
図３で示した画素回路図３００において、選択トランジスタＳＳＴが担っていた、ｎ行ｍ列のノードＡ（ｎ）とｎ＋１行ｍ列のノードＡ（ｎ＋１）の電位をＶｉｎｉにする動作を、図９で示した画素回路図４００では、初期化信号入力トランジスタＩＳＴが担うようにした。選択トランジスタＳＳＴは、映像信号を駆動トランジスタＤＲＴのゲートに書き込む動作を担い、初期化信号入力トランジスタＩＳＴが上述の動作を担うことで、書き込み動作の時間と初期化信号入力動作の時間とを十分に確保できたり、画素の駆動を安定化させたりすることができる。
【００７８】
続いて、閾値補正動作を説明する。リセット動作に続き、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をハイレベルからローレベルにし、初期化トランジスタＲＳＴがオフになる。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オフ状態を維持している。ｎ行ｍ列及びｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴは、共に、オン状態を維持している。ノードＡ（ｎ）とノードＡ（ｎ＋１）の電位はＶｉｎｉを保っている。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持し、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｒｓｔを保っている。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルの信号を供給し、ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになる。ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになると、発光制御トランジスタＢＣＴを介して高電位電源配線ＰＶＤＤからＶＤＤ＿Ｈがｎ行ｍ列の駆動トランジスタＤＲＴへ供給される。これによりｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れ、ノードＢ（ｎ）の電位はＶｒｓｔから高電位側へシフトする。ノードＡ（ｎ）とノードＢ（ｎ）の電位差が、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎと同じになったとき、すなわち、ノードＢ（ｎ）の電位がＶｉｎｉ−Ｖｔｈｎになったとき、ｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れなくなる。この時、ノードＢ（ｎ＋１）の電位は、ノードＢ（ｎ）の電位と同じＶｉｎｉ−Ｖｔｈｎとなる。よって、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間には、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎが記憶保持されたことになる。
【００７９】
このように、閾値補正期間Ｐｃｏｍでは、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間に、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎを保持することができる。よって、第１実施形態での説明と同様に、駆動トランジスタＤＲＴの閾値を補正することができる。
【００８０】
続いて、電流補正及び書き込み動作を説明する。はじめに、閾値補正期間Ｐｃｏｍと電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの間の動作を説明する。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オフ状態を維持している。ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴはオン状態を維持している。初期化信号制御線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の初期化信号入力トランジスタＩＳＴがオフになる。ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。
【００８１】
次に、電流補正及び書き込み動作を説明する。電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴはオン状態を維持している。ｎ行ｍ列の初期化信号入力トランジスタＩＳＴはオフ状態を維持している。それ以外の駆動方法は図４と同じである。ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴがオン状態を維持しているので、ｎ行ｍ列の画素１０８へ映像信号を書き込む書き込み期間Ｐｗｒｔでは、ｎ＋１行ｍ列の画素１０８が備える容量素子Ｃｓの第１の端子へ初期化信号が入力されている。よって、ｎ行ｍ列の画素１０８へ入力された映像信号を保持する際に、ｎ＋１行ｍ列の付加容量Ｃｅｌだけでなくｎ＋１行ｍ列の容量素子Ｃｓも、ｎ行ｍ列付加容量Ｃｅｌ及び容量素子Ｃｓと共用することが可能となる。ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位は、以下の式（７）で表される。また、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２の端子との電位差（ゲートソース間電圧）、すなわち、ノードＡ（ｎ）とノードＢ（ｎ）電位差は、以下の式（８）で表される。さらに、ｎ行ｍ列の駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、以下の式（９）で表され、駆動トランジスタＤＲＴの閾値に依存しない。また、第１実施形態での説明と同様に、複数の画素１０８の各々に位置する駆動トランジスタＤＲＴの各々の移動度μにばらつきがあったとしても、複数の画素１０８の各々が備える発光素子ＯＬＥＤが発行する際に、移動度μのばらつきを取り除くことができる。
【００８２】
【数７】
2018155876.tif 000009
【００８３】
【数８】
2018155876.tif 000010
【００８４】
【数９】
2018155876.tif 000011
【００８５】
このように、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、映像信号の書き込みを行い、駆動トランジスタＤＲＴの電流を補正することができる。
【００８６】
なお、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔにおいて、電流補正動作を行わずに、映像信号を書き込む場合は、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートへ供給する信号をローレベルにし、ｎ行ｍ列の発光制御トランジスタＢＣＴをオフにする。
【００８７】
最後に、発光期間Ｐｅｍｉの動作を説明する。発光期間Ｐｅｍｉでは、ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴはオン状態を維持している。ｎ行ｍ列の初期化信号入力トランジスタＩＳＴはオフ状態を維持している。容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオフになる。ノードＢ（ｎ）とノードＢ（ｎ＋１）は、容量制御トランジスタＥＣＴがオフになることによって、分離される。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。これにより、容量素子Ｃｓに保持された電圧に基づきｎ行ｍ列の駆動トランジスタＤＲＴが発光素子ＯＬＥＤへ電流を供給する。よって、ｎ行ｍ列の発光素子ＯＬＥＤの発光が開始される。この時の発光電流は、先に示した式（４）で表される。
【００８８】
以上のように、図９で示した画素回路図４００において、初期化信号入力トランジスタＩＳＴを設けることで、初期化信号入力トランジスタＩＳＴがリセット動作における初期化を担い、選択トランジスタＳＳＴが書き込みを行う。初期化信号入力トランジスタＩＳＴと選択トランジスタＳＳＴは、互いに独立に制御できるので、書き込み動作と初期化動作を明確にすることができる。よって、書き込み動作の時間と初期化信号入力動作の時間とを十分に確保できたり、画素の駆動を安定化させたりすることができる。また、容量制御トランジスタＥＣＴが設けられているので、発光素子の電流を大きくすることができ、高いダイナミックレンジを実現することもできる。初期化が明確に行われることで、駆動トランジスタの閾値補正と電流補正を高精度に行うことができる。したがって、上述した表示装置および駆動方法により、表示品位が高い高精細な表示装置を提供することができる。
【００８９】
（第４実施形態）
本実施形態では、本発明の一実施形態に係る表示装置のほかの構成、及び駆動方法を説明する。第１実施形態で示した画素の回路と比較して、初期化トランジスタＲＳＴが電気的に接続される位置を変更し、電流補正トランジスタＣＣＴ（第６スイッチ）をさらに含んだ画素回路を用いた表示装置を説明する。なお、第１実施形態乃至第３実施形態と同様の構成に関しては説明を省略することがある。
【００９０】
図１１は、本発明の一実施形態に係る表示装置が有する画素回路図５００である。画素回路図５００には、表示領域１０６内に配列されるｎ行ｍ列、及びｎ＋１行ｍ列の、２つの画素１０８を示している。
【００９１】
図１１に示すように、画素回路図５００は、図３で示した画素回路図３００と比較して、初期化トランジスタＲＳＴの電気的に接続される位置を変更し、電流補正トランジスタＣＣＴをさらに含んだ構成を示している。図３の説明と同様に、各トランジスタはいずれも、ゲートと一対の端子（第１の端子、第２の端子）を有し、容量素子Ｃｓは一対の端子（第１の端子、第２の端子）を有し、付加容量Ｃｅｌは一対の端子（第１の端子、第２の端子）を有する。なお、付加容量Ｃｅｌは、別途設ける例を示しているが、寄生容量であってもよいし、寄生容量を含んでいてもよい。
【００９２】
選択トランジスタＳＳＴのゲートは、走査信号線ＳＧ（ｎ）と電気的に接続され、第１の端子は映像信号線ＳＬ（ｍ）と電気的に接続され、第２の端子は駆動トランジスタＤＲＴのゲートと容量素子Ｃｓの第１の端子に電気的に接続される。駆動トランジスタＤＲＴの第１の端子は、電流補正トランジスタＣＣＴの第２の端子に電気的に接続され、第２の端子は発光素子ＯＬＥＤの入力端子、及び容量素子Ｃｓの第２の端子に電気的に接続される。電流補正トランジスタＣＣＴのゲートは電流補正信号線ＣＧ（ｎ）と電気的に接続され、第１の端子は発光制御トランジスタＢＣＴの第２の端子と、初期化トランジスタＲＳＴの第２の端子に電気的に接続される。発光制御トランジスタＢＣＴのゲートは、発光制御信号線ＢＧ（ｎ）に電気的に接続され、第１の端子は高電位電源配線ＰＶＤＤに電気的に接続される。初期化トランジスタＲＳＴの第１の端子はバイアス線ＶＬと、ゲートは制御線ＲＧ（ｎ）と電気的に接続される。付加容量Ｃｅｌの第１の端子は駆動トランジスタＤＲＴの第２の端子と、付加容量Ｃｅｌの第２の端子は低電位電源配線ＰＶＳＳに電気的に接続される。発光素子ＯＬＥＤの出力端子（或いは共通電極）は、低電位電源配線ＰＶＳＳに電気的に接続される。低電位電源配線ＰＶＳＳに印加される固定電位ＶＳＳは低電位ＶＤＤ＿Ｌよりも低い固定電位であればよく、例えば接地電位とすることができる。容量制御トランジスタＥＣＴのゲートは、容量制御信号線ＥＧ（ｎ）と電気的に接続され、第１の端子は容量素子Ｃｓの第２の端子、発光素子ＯＬＥＤの入力端子、付加容量Ｃｅｌの第１の端子、及び駆動トランジスタＤＲＴの第２の端子に電気的に接続される。また、容量制御トランジスタＥＣＴの第２の端子は、ｎ＋１行の容量制御トランジスタＥＣＴの第１の端子、ｎ＋１行の容量素子Ｃｓの第２の端子、ｎ＋１行の発光素子ＯＬＥＤの入力端子、ｎ＋１行の付加容量Ｃｅｌの第１の端子、ｎ＋１行の初期化トランジスタＲＳＴの第２の端子、及びｎ＋１行の駆動トランジスタＤＲＴの第２の端子に電気的に接続される。なお、ここでは、図１１に示す２つの画素１０８のうち、ｎ行ｍ列の画素を説明した。ｎ＋１行ｍ列の画素の構成は、ｎ行ｍ列の画素と同じで、ｎをｎ＋１で置き換えればよい。
【００９３】
図１２は、本発明の一実施形態に係る表示装置が有する画素のタイミングチャートであり、図１１に示した各信号の時間変化を示す。以下、図１２及び図１１を参照し、ｎ行ｍ列の画素の駆動方法を説明する。なお、図１２は、ｎ＋１行ｍ列の画素のタイミングチャートも示しているが、基本動作はｎ行ｍ列の画素と同じである。
【００９４】
本発明の一実施形態に係る表示装置の駆動方法でも、第１実施形態と同様に、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、発光期間Ｐｅｍｉのそれぞれで、リセット動作、閾値補正動作、電流補正及び書き込み動作、発光がそれぞれ行われる。
【００９５】
リセット動作を説明する。なお、リセット動作に先立ち、走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートにハイレベルを供給し、図１１に示すノードＡ（ｎ）にＶｉｎｉを書きこむ動作を行ってもよい。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、両方のトランジスタともオンにしてもよい。これら２つの動作を両方行ってもよいし、これら２つの動作の何れか１つを行ってもよい。この時、１ＨにおけるＶｉｎｉと１ＨにおけるＶｓｉｇ（ｄ）とは同じであってもよい。
【００９６】
リセット期間Ｐｒｓｔでは、はじめに、電流補正信号線ＣＧ（ｎ）からｎ行ｍ列の電流補正トランジスタＣＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の電流補正トランジスタＣＣＴがオンになる。次に、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、両方のトランジスタともオフにする。この時、ｎ行ｍ列の画素と、ｎ＋１行ｍ列の画素は、暗状態である。続いて、走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオンになり、図１１に示すノードＡ（ｎ）にＶｉｎｉが書きこまれる。また、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の初期化トランジスタＲＳＴがオンになり、図１１に示すノードＢ（ｎ）に電流補正トランジスタＣＣＴを介してＶｒｓｔが書き込まれる。ここで、容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオンになり、図１１に示すノードＢ（ｎ）とノードＢ（ｎ＋１）が導通し、ノードＢ（ｎ＋１）にＶｒｓｔが書き込まれる。走査信号線ＳＧ（ｎ＋１）からｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ＋１行ｍ列の選択トランジスタＳＳＴがオンになり、図１１に示すＡ（ｎ＋１）にＶｉｎｉが書きこまれる。なお、この時、ｎ＋１行ｍ列の初期化トランジスタＲＳＴはオンであってもオフであってもよい。また、ノードＡ（ｎ）にＶｉｎｉが書き込まれることと、ノードＡ（ｎ＋１）にＶｉｎｉが書き込まれることと、ノードＢ（ｎ）にＶｒｓｔが書き込まれることとは、同時に行われてもよい。
【００９７】
このように、リセット期間Ｐｒｓｔでは、ｎ行ｍ列のノードＡ（ｎ）とｎ＋１行ｍ列のノードＡ（ｎ＋１）の電位をＶｉｎｉにし、ｎ行ｍ列のノードＢ（ｎ）とｎ＋１行ｍ列のノードＢ（ｎ＋１）の電位をＶｒｓｔにする。つまり、ｎ行ｍ列の容量素子の第１の端子と第２の端子間の電位と、ｎ＋１行ｍ列の各々の容量素子の第１の端子と第２の端子間の電位とを、同じにする。すなわち、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位と、ｎ＋１行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位を初期化することができる。
【００９８】
続いて、閾値補正動作を説明する。リセット期間Ｐｒｓｔに続く閾値補正期間Ｐｃｏｍでは、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をハイレベルからローレベルにし、初期化トランジスタＲＳＴがオフになる。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オン状態を維持し、ノードＡ（ｎ）とノードＡ（ｎ＋１）の電位はＶｉｎｉを保っている。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持し、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｒｓｔを保っている。ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになる。ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになると、発光制御トランジスタＢＣＴを介して高電位電源配線ＰＶＤＤからＶＤＤ＿Ｈがｎ行ｍ列の駆動トランジスタＤＲＴへ供給される。これによりｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れ、ノードＢ（ｎ）の電位はＶｒｓｔから高電位側へシフトする。ノードＡ（ｎ）とノードＢ（ｎ）の電位差が、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎと同じになったとき、すなわち、ノードＢ（ｎ）の電位がＶｉｎｉ−Ｖｔｈｎになったとき、ｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れなくなる。この時、ノードＢ（ｎ＋１）の電位は、ノードＢ（ｎ）と同じＶｉｎｉ−Ｖｔｈｎとなる。よって、ｎ行ｍ列の容量素子の第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子の第１の端子と第２の端子間には、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎが保持されたことになる。
【００９９】
このように、閾値補正期間Ｐｃｏｍでは、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間に、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎを保持することができる。よって、第１実施形態での説明と同様に、駆動トランジスタＤＲＴの閾値を補正することができる。
【０１００】
続いて、電流補正及び書き込み動作を説明する。はじめに、閾値補正期間Ｐｃｏｍと電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの間の動作を説明する。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。また、走査信号線ＳＧ（ｎ＋１）からｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートへ供給する信号もハイレベルからローレベルにし、ｎ＋１行ｍ列の選択トランジスタＳＳＴもオフになる。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持している。このとき、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｉｎｉ−Ｖｔｈｎを保っている。ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。
【０１０１】
次に、電流補正及び書き込み動作を説明する。電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。それ以外の駆動方法は図４と同じである。また、図９と同様に、ｎ行ｍ列の画素１０８へ映像信号を書き込む書き込み期間Ｐｗｒｔでは、ｎ＋１行ｍ列の画素１０８が備える容量素子Ｃｓの第１の端子へ初期化信号が入力されている。よって、ｎ行ｍ列の画素１０８へ入力された映像信号を保持する際に、ｎ＋１行ｍ列の容量素子Ｃｓも用いることが可能となる。ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位は、先に示した式（７）で表される。また、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２の端子との電位差（ゲートソース間電圧）、すなわち、ノードＡ（ｎ）とノードＢ（ｎ）電位差は、先に示した式（８）で表される。さらに、ｎ行ｍ列の駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、先に示した式（９）で表され、駆動トランジスタＤＲＴの閾値に依存しない。また、第１実施形態での説明と同様に、複数の画素１０８の各々に位置する駆動トランジスタＤＲＴの各々の移動度μにばらつきがあったとしても、複数の画素１０８の各々が備える発光素子ＯＬＥＤが発行する際に、移動度μのばらつきを取り除くことができる。
【０１０２】
このように、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、映像信号の書き込みを行い、駆動トランジスタＤＲＴの電流を補正することができる。
【０１０３】
最後に、発光期間Ｐｅｍｉの動作を説明する。発光期間Ｐｅｍｉでは、ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。それ以外の駆動方法は図４と同じである。ノードＢ（ｎ）とノードＢ（ｎ＋１）は、容量制御トランジスタＥＣＴがオフになることによって、分離される。その後ｎ行ｍ列の発光素子ＯＬＥＤの発光が開始される。この時の発光電流は、先に示した式（４）で表される。
【０１０４】
図１１で示した画素回路図５００では、図３で示した画素回路図３００と比較して、初期化トランジスタＲＳＴが電気的に接続される位置を変更し、電流補正トランジスタＣＣＴを追加している。電流補正トランジスタＣＣＴを追加することで、発光制御トランジスタＢＣＴから供給されるＰＶＤＤからの電位または電流を駆動トランジスタＤＲＴに供給するか否かを選択することができる。すなわち、発光制御トランジスタＢＣＴは、一方向に交差する方向に隣接するサブ画素で共有することができる。例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）を表示する３つのサブ画素で１つの画素を表す場合は、それぞれの映像信号は同じタイミングで送られてくるため、３つのサブ画素で１つの発光制御トランジスタＢＣＴを共有することができる。すなわち、１画素あたりのトランジスタの数を少なくすることができ、画素レイアウトを縮小することができる。また、画素面積が同じ場合は、画素レイアウトの自由度が向上するので、保持容量や付加容量を大きくすることができる。よって、流すことが可能な発光電流の最大値を大きくすることができ、ダイナミックレンジも広く取ることができるので、高階調で、高輝度な、高精細表示装置を提供することができる。なお、図１１では、１つの画素で１つの発光制御トランジスタＢＣＴを設けた例を示したが、上述の通り、同じ行の隣接する複数の画素で１つの発光制御トランジスタＢＣＴを共有してもよい。さらに、時分割により、２つ以上の複数の画素の映像信号が同時に送られてくる場合は、２つ以上の複数の画素で１つの発光制御トランジスタＢＣＴを共有してもよい。例えば、６つのサブ画素で１つの発光制御トランジスタＢＣＴを共有してもよい。
【０１０５】
さらに、図１１で示した画素回路図５００では、初期化トランジスタＲＳＴの第２端子が、発光制御トランジスタＢＣＴと電流補正トランジスタＣＣＴとの間に接続している。よって、電流補正トランジスタＣＣＴは、発光制御トランジスタＢＣＴからの電位または電流を駆動トランジスタＤＲＴに供給するか否かを選択することと、閾値補正を行うこと、を独立に制御することができる。よって、発光や、閾値補正、電流補正を高精度に行うことができる。また、初期化トランジスタＲＳＴは、一方向に隣接する画素で共有することができるので、１画素あたりのトランジスタの数を少なくすることができ、画素レイアウトを縮小することができる。なお、図１１では、初期化トランジスタＲＳＴは１つの画素に１つ設けた例を示しているが、上述の通り、１列に１つの初期化トランジスタＲＳＴとしてもよい。
【０１０６】
さらに、容量制御トランジスタＥＣＴが設けられているので、流すことが可能な発光電流の最大値を大きくすることができ、高いダイナミックレンジを実現できる。したがって、上述した表示装置および駆動方法により、表示品位が高い高精細な表示装置を提供することができる。
【０１０７】
（第５実施形態）
本実施形態では、本発明の一実施形態に係る表示装置のほかの構成、及び駆動方法を説明する。図１１に示す第４実施形態の画素回路図５００と比較して、初期化信号入力トランジスタＩＳＴをさらに含んだ画素回路を用いた表示装置を説明する。なお、第１実施形態乃至第４実施形態と同様の構成に関しては説明を省略することがある。
【０１０８】
図１３は、本発明の一実施形態に係る表示装置が有する画素回路図６００である。画素回路図６００には、表示領域１０６内に配列されるｎ行ｍ列、及びｎ＋１行ｍ列の、２つの画素１０８を示している。
【０１０９】
図１３に示すように、画素回路図６００は、図１１で示した画素回路図５００と比較して、初期化信号入力トランジスタＩＳＴをさらに含んだ構成を示している。図１１の説明と同様に、各トランジスタはいずれも、ゲートと一対の端子（第１の端子、第２の端子）を有し、容量素子Ｃｓは一対の端子（第１の端子、第２の端子）を有し、付加容量Ｃｅｌは一対の端子（第１の端子、第２の端子）を有する。なお、付加容量Ｃｅｌは、別途設ける例を示しているが、寄生容量であってもよいし、寄生容量を含んでいてもよい。
【０１１０】
図１１から変更された構成について説明する。変更以外の構成は図１１と同様である。初期化信号入力トランジスタＩＳＴのゲートは、初期化信号制御線ＳＧ（ｎ）と電気的に接続され、第１の端子は初期化信号線ＳＬ２（ｍ）と電気的に接続され、第２の端子は駆動トランジスタＤＲＴのゲート、選択トランジスタＳＳＴ第２の端子と容量素子Ｃｓの第１の端子に電気的に接続される。図９に示す画素回路図４００と同様に、図１３に示す画素回路図６００では、Ｖｉｎｉが初期化信号線ＳＬ２（ｍ）から初期化信号入力トランジスタＩＳＴへ入力されている。なお、ここでは、画素回路６００が有する画素１０８のうち、ｎ行ｍ列の画素を説明した。ｎ＋１行ｍ列の画素の構成は、ｎ行ｍ列の画素と同じで、ｎをｎ＋１で置き換えればよい。
【０１１１】
図１４は、本発明の一実施形態に係る表示装置が有する画素のタイミングチャートであり、図１３に示した各信号の時間変化を示す。以下、図１４及び図１３を参照し、ｎ行ｍ列の画素の駆動方法を説明する。なお、図１４は、ｎ＋１行ｍ列の画素のタイミングチャートも示しているが、基本動作はｎ行ｍ列の画素と同じである。
【０１１２】
本発明の一実施形態に係る表示装置の駆動方法でも、第１実施形態と同様に、リセット期間Ｐｒｓｔ、閾値補正期間Ｐｃｏｍ、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔ、発光期間Ｐｅｍｉのそれぞれで、リセット動作、閾値補正動作、電流補正及び書き込み動作、発光がそれぞれ行われる。
【０１１３】
リセット動作を説明する。なお、リセット動作に先立ち、初期化信号制御線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルを供給して初期化信号入力トランジスタＩＳＴをオンにし、図１３に示すノードＡ（ｎ）にＶｉｎｉを書きこむ動作を行ってもよい。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、両方のトランジスタともオンにしてもよい。これら２つの動作を両方行ってもよいし、これら２つの動作の何れか１つを行ってもよい。この時、１ＨにおけるＶｉｎｉと１ＨにおけるＶｓｉｇ（ｄ）とは同じであってもよい。
【０１１４】
リセット期間Ｐｒｓｔでは、はじめに、電流補正信号線ＣＧ（ｎ）からｎ行ｍ列の電流補正トランジスタＣＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の電流補正トランジスタＣＣＴがオンになる。走査信号線ＳＧ（ｎ）からｎ行ｍ列の選択トランジスタＳＳＴのゲートにローレベルの信号が供給され、ｎ行ｍ列の選択トランジスタＳＳＴがオフになる。また、走査信号線ＳＧ（ｎ＋１）からｎ＋１行ｍ列の選択トランジスタＳＳＴのゲートにローレベルの信号が供給され、ｎ＋１行ｍ列の選択トランジスタＳＳＴがオフになる。初期化信号制御線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルの信号が供給され、ｎ行ｍ列の初期化信号入力トランジスタＩＳＴがオンになり、図１３に示すノードＡ（ｎ）にＶｉｎｉが書きこまれる。また、初期化信号制御線ＩＧ（ｎ＋１）からｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴのゲートにハイレベルの信号が供給され、ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴがオンになり、Ａ（ｎ＋１）にＶｉｎｉが書きこまれる。次に、発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、発光制御信号線ＢＧ（ｎ＋１）からｎ＋１行ｍ列の発光制御トランジスタＢＣＴのゲートにローレベルを供給し、両方のトランジスタともオフにする。この時、ｎ行ｍ列の画素と、ｎ＋１行ｍ列の画素は、暗状態である。また、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の初期化トランジスタＲＳＴがオンになり、図１３に示すノードＢ（ｎ）にＶｒｓｔが書き込まれる。ここで、容量制御信号線ＥＧ（ｎ）からｎ行ｍ列の容量制御トランジスタＥＣＴのゲートへ供給する信号をローレベルからハイレベルにし、ｎ行ｍ列の容量制御トランジスタＥＣＴがオンになり、図１３に示すノードＢ（ｎ）とノードＢ（ｎ＋１）が導通し、ノードＢ（ｎ＋１）にＶｒｓｔが書き込まれる。なお、この時、ｎ＋１行ｍ列の初期化トランジスタＲＳＴはオンであってもオフであってもよい。また、ノードＡ（ｎ）にＶｉｎｉが書き込まれることと、ノードＡ（ｎ＋１）にＶｉｎｉが書き込まれることと、ノードＢ（ｎ）にＶｒｓｔが書き込まれることとは、同時に行われてもよい。
【０１１５】
このように、リセット期間Ｐｒｓｔでは、ｎ行ｍ列のノードＡ（ｎ）とｎ＋１行ｍ列のノードＡ（ｎ＋１）の電位をＶｉｎｉにし、ｎ行ｍ列のノードＢ（ｎ）とｎ＋１行ｍ列のノードＢ（ｎ＋１）の電位をＶｒｓｔにする。つまり、ｎ行ｍ列の容量素子の第１の端子と第２の端子間の電位と、ｎ＋１行ｍ列の各々の容量素子の第１の端子と第２の端子間の電位とを、同じにする。すなわち、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位と、ｎ＋１行ｍ列の駆動トランジスタＤＲＴのゲートと第２端子間の電位を初期化することができる。
【０１１６】
続いて、閾値補正動作を説明する。リセット期間Ｐｒｓｔに続く閾値補正期間Ｐｃｏｍでは、制御線ＲＧ（ｎ）からｎ行ｍ列の初期化トランジスタＲＳＴのゲートへ供給する信号をハイレベルからローレベルにし、初期化トランジスタＲＳＴがオフになる。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オフ状態を維持している。ｎ行ｍ列及びｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴは、共に、オン状態を維持し、ノードＡ（ｎ）とノードＡ（ｎ＋１）の電位はＶｉｎｉを保っている。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持し、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｒｓｔを保っている。ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。発光制御信号線ＢＧ（ｎ）からｎ行ｍ列の発光制御トランジスタＢＣＴのゲートにハイレベルを供給し、ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになる。ｎ行ｍ列の発光制御トランジスタＢＣＴがオンになると、発光制御トランジスタＢＣＴを介して高電位電源配線ＰＶＤＤからＶＤＤ＿Ｈがｎ行ｍ列の駆動トランジスタＤＲＴへ供給される。これによりｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れ、ノードＢ（ｎ）の電位はＶｒｓｔから高電位側へシフトする。ノードＡ（ｎ）とノードＢ（ｎ）の電位差が、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎと同じになったとき、すなわち、ノードＢ（ｎ）の電位がＶｉｎｉ−Ｖｔｈｎになったとき、ｎ行ｍ列の駆動トランジスタＤＲＴに電流が流れなくなる。この時、ノードＢ（ｎ＋１）の電位は、ノードＢ（ｎ）と同じＶｉｎｉ−Ｖｔｈｎとなる。よって、ｎ行ｍ列の容量素子の第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子の第１の端子と第２の端子間には、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎが保持されたことになる。
【０１１７】
このように、閾値補正期間Ｐｃｏｍでは、ｎ行ｍ列の容量素子Ｃｓの第１の端子と第２の端子間と、ｎ＋１行ｍ列の各々の容量素子Ｃｓの第１の端子と第２の端子間に、ｎ行ｍ列の駆動トランジスタＤＲＴの閾値電圧Ｖｔｈｎを保持することができる。よって、第１実施形態での説明と同様に、駆動トランジスタＤＲＴの閾値を補正することができる。
【０１１８】
続いて、電流補正及び書き込み動作を説明する。はじめに、閾値補正期間Ｐｃｏｍと電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔの間の動作を説明する。ｎ行ｍ列の選択トランジスタＳＳＴとｎ＋１行ｍ列の選択トランジスタＳＳＴは、共に、オフ状態を維持している。ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴはオン状態を維持している。初期化信号制御線ＩＧ（ｎ）からｎ行ｍ列の初期化信号入力トランジスタＩＳＴのゲートへ供給する信号をハイレベルからローレベルにし、ｎ行ｍ列の初期化信号入力トランジスタＩＳＴがオフになる。ｎ行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。ｎ＋１行ｍ列の発光制御トランジスタＢＣＴは、オン状態を維持している。初期化トランジスタＲＳＴはオフ状態を維持している。ｎ行ｍ列の容量制御トランジスタＥＣＴは、オン状態を維持している。このとき、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位はＶｉｎｉ−Ｖｔｈｎを保っている。ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。
【０１１９】
次に、電流補正及び書き込み動作を説明する。電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。それ以外の駆動方法は図１２と同じである。ｎ行ｍ列の画素が有する容量素子Ｃｓを介した、容量結合により、ノードＢ（ｎ）とノードＢ（ｎ＋１）の電位は、先に示した式（１）で表される。また、ｎ行ｍ列の駆動トランジスタＤＲＴのゲートと第２の端子との電位差（ゲートソース間電圧）、すなわち、ノードＡ（ｎ）とノードＢ（ｎ）電位差は、先に示した式（２）で表される。さらに、ｎ行ｍ列の駆動トランジスタＤＲＴの第１の端子から第２の端子に流れる電流Ｉｄは、先に示した式（４）で表され、駆動トランジスタＤＲＴの閾値に依存しない。また、第１実施形態での説明と同様に、複数の画素１０８の各々に位置する駆動トランジスタＤＲＴの各々の移動度μにばらつきがあったとしても、複数の画素１０８の各々が備える発光素子ＯＬＥＤが発行する際に、移動度μのばらつきを取り除くことができる。
【０１２０】
このように、電流補正及び書き込み期間Ｐｃｃｏｍ＋Ｐｗｒｔでは、映像信号の書き込みを行い、駆動トランジスタＤＲＴの電流を補正することができる。
【０１２１】
最後に、発光期間Ｐｅｍｉの動作を説明する。発光期間Ｐｅｍｉでは、ｎ行ｍ列の電流補正トランジスタＣＣＴはオン状態を維持している。ｎ＋１行ｍ列の初期化信号入力トランジスタＩＳＴはオン状態を維持している。ｎ行ｍ列の初期化信号入力トランジスタＩＳＴはオフ状態を維持している。それ以外の駆動方法は図１２と同じである。ノードＢ（ｎ）とノードＢ（ｎ＋１）は、容量制御トランジスタＥＣＴがオフになることによって、分離される。その後ｎ行ｍ列の発光素子ＯＬＥＤの発光が開始される。この時の発光電流は、先に示した式（４）で表される。
【０１２２】
図１３で示した画素回路図６００では、図１１で示した画素回路図５００と比較して、初期化信号入力トランジスタＩＳＴを追加している。初期化信号入力トランジスタＩＳＴと選択トランジスタＳＳＴは、互いに独立に制御できるので、書き込み動作と初期化動作を明確にすることができる。また、容量制御トランジスタＥＣＴが設けられているので、流すことが可能な発光電流の最大値を大きくすることができ、高いダイナミックレンジを実現できる。初期化が明確に行われることで、駆動トランジスタの閾値補正と電流補正が高精度で行うことができる。したがって、上述した表示装置および駆動方法により、表示品位が高い高精細な表示装置を提供することができる。
【０１２３】
また、図１３では、１つの画素で１つの発光制御トランジスタＢＣＴを設けた例を示したが、同じ行の隣接する複数の画素で１つの発光制御トランジスタＢＣＴを共有してもよい。例えば、同じ行の隣接する３つのサブ画素で１つの発光制御トランジスタＢＣＴを共有してもよい。さらに、図１３では、初期化トランジスタＲＳＴは１つの画素に１つ設けた例を示しているが、１列に１つの初期化トランジスタＲＳＴとしてもよい。トランジスタを共有することで、１画素あたりのトランジスタの数を少なくすることができ、画素レイアウトを縮小することができる。また、画素面積が同じ場合は、保持容量や付加容量を大きくすることができるため、流すことが可能な発光電流の最大値を大きくすることができ、ダイナミックレンジも広く取ることができる。したがって、高階調で、高輝度な、高精細表示装置を提供することができる。
【０１２４】
（第６実施形態）
本実施形態では、本発明の一実施形態に係る表示装置が有する画素１０８の断面構造（成膜構造）を説明する。
【０１２５】
図１５は、表示装置１００が有する画素１０８の模式的な断面図である。詳述すれば、図１５は、画素１０８に含まれる容量素子Ｃｓ、駆動トランジスタＤＲＴ、付加容量Ｃｅｌ、および発光素子ＯＬＥＤの模式的な断面構造（成膜構造）を示している。
【０１２６】
表示装置１００は、基板１０２の上に、任意の構成である下地膜１４０を介して駆動トランジスタＤＲＴと容量素子Ｃｓを有している。下地膜１４０は、例えば窒化シリコンや、酸化シリコンや、窒化シリコンと酸化シリコンとの積層で形成される。駆動トランジスタＤＲＴは、半導体膜１６２、ゲート絶縁膜１６４、ゲート電極１６６、ソース／ドレイン電極１６８を有している。半導体膜１６２のうちゲート電極１６６と重なる領域がチャネル領域であり、このチャネル領域を一対のソース／ドレイン領域が挟持する。ソース／ドレイン電極１６８は、層間膜１５２、ゲート絶縁膜１６４に設けられる開口部を介してソース／ドレイン領域と電気的に接続される。半導体膜１６２は保持容量の電極１７２の下まで延びている。容量素子Ｃｓは、半導体膜１６２、保持容量の電極１７２、及びこれらに挟まれるゲート絶縁膜１６４によって形成される。容量素子Ｃｓを形成する構成要素は、上記に限定されない。例えば、保持容量の電極１７２と発光素子ＯＬＥＤの画素電極とを絶縁膜を介して対向させ、容量素子Ｃｓを形成してもよい。
【０１２７】
駆動トランジスタＤＲＴや容量素子Ｃｓの上には、これらに起因する凹凸を吸収し、平坦な表面を与える第１平坦化膜１５８が設けられる。第１平坦化膜１５８には、ソース／ドレイン電極１６８に達する開口１９０が設けられている。開口１９０にて、ソース／ドレイン電極１６８と発光素子ＯＬＥＤの画素電極（後述する第１の電極１８２）とが電気的に接続している。
【０１２８】
第１平坦化膜１５８上には、付加容量電極１９２が設けられる。この付加容量電極１９２、及び第１平坦化膜１５８を覆うように容量絶縁膜１９４が形成される。付加容量電極１９２は、容量絶縁膜１９４とその上に形成される発光素子ＯＬＥＤの第１の電極１８２とともに付加容量Ｃｅｌを形成し、発光素子ＯＬＥＤの発光のばらつきの低減に寄与する。付加容量Ｃｅｌを形成する構成要素は、上記に限定されない。例えば、付加容量Ｃｅｌは、発光素子ＯＬＥＤの寄生容量であってもよい。
【０１２９】
発光素子ＯＬＥＤは第１の電極１８２（画素電極ともいう）、第２の電極１８６（共通電極ともいう）、及びこれらの間に設けられるＥＬ層１８４（有機層ともいう）によって構成される。第１の電極１８２の上には、第１の電極１８２の一部を露出すると共に、第１の電極１８２の周辺部を覆う第２平坦化膜１７８（バンク、隔壁ともいう）が設けられている。第２平坦化膜１７８は、図１に示す表示領域１０６の全面に亘って、複数の複数の画素（或いはサブ画素）の境界部に位置している。すなわち、第２平坦化膜１７８は、複数の画素（或いはサブ画素）を区画している。ＥＬ層１８４は、第１の電極１８２と第２平坦化膜１７８を覆うように形成され、その上に第２の電極１８６が設けられる。第２の電極１８６は複数の画素に跨って位置している。第１の電極１８２と第２の電極１８６からキャリア（電子、ホール）がＥＬ層１８４へ注入され、ＥＬ層１８４内でキャリアの再結合が生じる。これによってＥＬ層１８４中に含まれる有機化合物の励起状態が形成され、この励起状態が基底状態へ緩和する際に放出されるエネルギーが発光として利用される。したがって、ＥＬ層１８４と第１の電極１８２とが接している領域が発光領域である。
【０１３０】
図１５ではＥＬ層１８４は３つの層（１８４ａ、１８４ｂ、１８４ｃ）を有する。図１５において、１８４ａがホール輸送層であり、１８４ｂが発光層であり、１８４ｃが電子輸送層である。ホール輸送層１８４ａ及び電子輸送層１８４ｃは、複数の画素に跨って位置している。ＥＬ層１８４の層構造は上記に限定されず、四つ以上の層が積層されていてもよい。ＥＬ層１８４は、例えばホール注入層や電子注入層を更に有してもよい。
【０１３１】
発光素子ＯＬＥＤ上には、発光素子ＯＬＥＤを保護するための封止膜２００（パッシベーション膜、保護膜ともいう）を設けてもよい。例えば、図１５に示すように、封止膜２００は、有機化合物を含む有機膜２０４を無機化合物を含む２つの無機膜（第１の無機膜２０２、第２の無機膜２０６）で挟持する構造としてもよい。
【０１３２】
封止膜２００上には、充填材１１１を介して第２基板１０４が設けられる。第２基板１０４により、封止膜２００やそれより下に設けられる各素子が保護される。充填材１１１と第２基板１０４とは省略されてもよい。第２基板１０４の替わりに、封止膜２００上に可撓性のフィルム（保護フィルム）や円偏光板を貼り付ける構造にしてもよい。
【０１３３】
画素１０８を以上のような構成とし、第１乃至第５実施形態で説明した画素回路を備えることで、ダイナミックレンジが広く、発光電流を大きな高精細な表示装置を提供することができる。なお、画素１０８の構造は、図１５に示した構造に限定されるものではない。例えば容量素子Ｃｓを、図１５に示した位置とは異なる位置に設けることもできる。
【０１３４】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【０１３５】
本明細書においては、開示例として主に有機エレクトロルミネッセンス表示装置を例示したが、画素が保持容量を有するその他の表示装置においても適用が可能である。また、中小型から大型まで、特に限定することなく適用が可能である。
【０１３６】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０１３７】
１００・・・表示装置、１０２・・・第１基板、１０４・・・第２基板、１０６・・・画素領域、１０８・・・画素、１１１・・・充填材、１１４・・・端子領域、１１６・・・端子電極、１１８・・・走査信号線駆動回路、１２０・・・映像信号線駆動回路、１２２・・・制御回路、１４０・・・下地膜、１５２・・・層間膜、１５８・・・第１平坦化膜、１６２・・・半導体層、１６４・・・ゲート絶縁膜、１６６・・・ゲート電極、１６８・・・ソース／ドレイン電極、１７２・・・保持容量の電極、１７８・・・第２平坦化膜、１８２・・・第１の電極、１８４、１８４ａ、１８４ｂ、１８４ｃ・・・ＥＬ層、１８６・・・第２の電極、１９０・・・開口、１９２・・・付加容量電極、１９４・・・容量絶縁膜、２００・・・封止膜、２０２・・・第１の無機膜、２０４・・・有機膜、２０６・・・第２の無機膜、３００、４００、５００、６００・・・２つの画素を含む画素回路図、ＳＳＴ・・・選択トランジスタ、ＤＲＴ・・・駆動トランジスタ、ＢＣＴ・・・発光制御トランジスタ、ＲＳＴ・・・初期化トランジスタ、ＥＣＴ・・・容量制御トランジスタ、ＩＳＴ・・・初期化信号入力トランジスタ、ＣＣＴ・・・電流補正トランジスタ、Ｃｅｌ・・・付加容量、Ｃｓ・・・容量素子、ＯＬＥＤ・・・発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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