(57)【要約】【課題】待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことなく、安定した出力電位を生成できるレギュレータ回路および半導体集積回路装置の提供を図る。【解決手段】入力電位Vinを降圧して出力電位Voを出力ノードNoに出力する第1トランジスタ10と、基準電位Vsを受け取りイネーブル信号ENの状態に基づいて出力電位を検出し第1トランジスタのゲート電位を制御してその出力量を調整する第1検出器1と、入力電位を降圧して出力電位に相当する内部電位Vosを出力ノードNoに出力する第2トランジスタ20と、参照電位Vrを受け取りイネーブル信号の状態に関わらず内部電位を検出し第2トランジスタのゲート電位を制御してその出力量を調整する第2検出器21と、参照電位を第1検出器の基準電位として出力するか否かを制御する第1スイッチ31と、出力ノードの電位を第1検出器の基準電位として出力するか否かを制御する第2スイッチ32と、を有する。【選択図】図３
2018005525.tif 000002
【特許請求の範囲】
【請求項１】
入力電位を降圧して、出力電位を出力ノードに出力する第１導電型の第１トランジスタと、
基準電位を受け取り、イネーブル信号の状態に基づいて前記出力電位を検出し、前記第１トランジスタのゲート電位を制御して、その出力量を調整する第１検出器と、
前記入力電位を降圧して、前記出力電位に相当する内部電位を前記出力ノードに出力する前記第１導電型の第２トランジスタと、
参照電位を受け取り、前記イネーブル信号の状態に関わらず、前記内部電位を検出し、前記第２トランジスタのゲート電位を制御して、その出力量を調整する第２検出器と、
前記参照電位を、前記第１検出器の前記基準電位として出力するか否かを制御する第１スイッチと、
前記出力ノードの電位を、前記第１検出器の前記基準電位として出力するか否かを制御する第２スイッチと、を有する、
ことを特徴とするレギュレータ回路。
【請求項２】
前記第１スイッチは、第１ＣＭＯＳトランスファゲートであり、
前記第２スイッチは、第２ＣＭＯＳトランスファゲートである、
ことを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記イネーブル信号が第１状態のとき、
前記第１検出器は不活性化され、前記出力ノードには、前記第２トランジスタによる前記内部電位が出力され、
前記イネーブル信号が第２状態のとき、
前記第１検出器は活性化され、前記出力ノードには、前記第１トランジスタによる前記出力電位および前記第２トランジスタによる前記内部電位が出力される、
ことを特徴とする請求項１または請求項２に記載のレギュレータ回路。
【請求項４】
さらに、
前記第１スイッチおよび前記第２スイッチのオン／オフを制御する第１スイッチ制御回路を有し、
前記第１スイッチ制御回路は、
前記イネーブル信号が前記第１状態のとき、前記第１スイッチをオフして前記第２スイッチをオンし、前記基準電位として前記内部電位を印加して待機状態を維持し、
前記イネーブル信号が前記第１状態から前記第２状態へ変化したとき、所定の遅延を経過した後、前記第１スイッチおよび前記第２スイッチの両方をオフし、その後、前記第１スイッチをオンして前記第２スイッチをオフし、前記基準電位として前記参照電位を印加して活性状態にする、
ことを特徴とする請求項３に記載のレギュレータ回路。
【請求項５】
入力電位を降圧して、出力電位を出力ノードに出力する第１導電型の第１トランジスタと、
基準電位を受け取り、イネーブル信号の状態に基づいて前記出力電位を検出し、前記第１トランジスタのゲート電位を制御して、その出力量を調整する第１検出器と、
前記入力電位を降圧して、前記出力電位に相当する内部電位を前記出力ノードに出力する前記第１導電型の第２トランジスタと、
参照電位を受け取り、前記イネーブル信号の状態に関わらず、前記内部電位を検出し、前記第２トランジスタのゲート電位を制御して、その出力量を調整する第２検出器と、
前記内部電位を前記出力ノードに出力するか否かを制御する第３スイッチと、を含み、
前記内部電位が、前記第１検出器の前記基準電位として入力される、
ことを特徴とするレギュレータ回路。
【請求項６】
前記第３スイッチは、前記出力ノードに接続される一端と、前記内部電位を受け取る他端を有する第３ＣＭＯＳトランスファゲートである、
ことを特徴とする請求項５に記載のレギュレータ回路。
【請求項７】
前記イネーブル信号が第１状態のとき、
前記第１検出器は不活性化され、前記出力ノードには、前記第２トランジスタによる前記内部電位が出力され、
前記イネーブル信号が第２状態のとき、
前記第１検出器は活性化され、前記出力ノードには、前記第１トランジスタによる前記出力電位が出力される、
ことを特徴とする請求項５または請求項６に記載のレギュレータ回路。
【請求項８】
さらに、
前記第３スイッチのオン／オフを制御する第２スイッチ制御回路を有し、
前記第２スイッチ制御回路は、
前記イネーブル信号が前記第１状態のとき、前記第３スイッチをオンし、前記出力ノードに前記内部電位を出力して待機状態を維持し、
前記イネーブル信号が前記第１状態から前記第２状態へ変化したとき、所定の遅延を経過した後、前記第３スイッチをオフし、前記内部電位を、前記出力ノードから遮断して前記基準電位としてのみ印加して活性状態にする、
ことを特徴とする請求項７に記載のレギュレータ回路。
【請求項９】
さらに、
前記参照電位を生成する参照電位生成回路と、
生成された前記参照電位を保持する参照電位保持容量と、を有する、
ことを特徴とする請求項１乃至請求項８のいずれか１項に記載のレギュレータ回路。
【請求項１０】
請求項１乃至請求項９のいずれか１項に記載のレギュレータ回路と、
前記レギュレータ回路の前記出力ノードの電位を利用する内部回路と、を有する、
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、レギュレータ回路および半導体集積回路装置に関する。
【背景技術】
【０００２】
レギュレータ回路は、外部から供給される入力電位を、例えば、メモリや論理回路といった内部回路で使用する電位にレギュレート(降圧)するもので、様々な半導体集積回路装置に適用されている。
【０００３】
例えば、外部から供給される入力電位(Ｖin)を降圧し、内部回路に対して、待機状態(Ｓw)では小容量(小電力)の内部電位(Ｖos)を供給し、活性状態(Ｓa)では大容量(大電力)の出力電位(Ｖo)を供給するレギュレータ回路が利用されている。
【０００４】
ところで、従来、外部から供給される入力電位を降圧し、内部回路に適した電位に変換して出力するレギュレータ回路としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４６４２１号公報
【特許文献２】特開２０１４−１２８０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、外部から供給される入力電位を降圧し、内部回路に対して、待機状態では小容量の内部電位を供給し、活性状態では大容量の出力電位を供給するレギュレータ回路が利用されている。
【０００７】
しかしながら、このようなレギュレータ回路では、例えば、待機状態から活性状態に切り替える際にノイズ(カップリングノイズ)が発生し、その影響で内部回路に対して安定した出力電位を供給するのが難しいといった課題がある。
【０００８】
このようなカップリングノイズの影響を低減する対策としては、例えば、参照電位(Ｖr)を保持する容量を大きくし、或いは、参照電位を生成する参照電位生成回路の供給能力を増やすことが考えられる。さらに、参照電位生成回路を、待機状態と活性状態で切り替えることも考えられる。
【０００９】
しかしながら、上述した手法では、待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことになり、好ましくない。
【課題を解決するための手段】
【００１０】
一実施形態によれば、第１導電型の第１トランジスタと、第１検出器と、前記第１導電型の第２トランジスタと、第２検出器と、第１スイッチと、第２スイッチと、を有するレギュレータ回路が提供される。
【００１１】
前記第１トランジスタは、入力電位を降圧して、出力電位を出力ノードに出力し、前記第１検出器は、基準電位を受け取り、イネーブル信号の状態に基づいて前記出力電位を検出し、前記第１トランジスタのゲート電位を制御して、その出力量を調整する。前記第２トランジスタは、前記入力電位を降圧して、前記出力電位に相当する内部電位を前記出力ノードに出力する。
【００１２】
前記第２検出器は、参照電位を受け取り、前記イネーブル信号の状態に関わらず、前記内部電位を検出し、前記第２トランジスタのゲート電位を制御して、その出力量を調整する。前記第１スイッチは、前記参照電位を、前記第１検出器の前記基準電位として出力するか否かを制御し、前記第２スイッチは、前記出力ノードの電位を、前記第１検出器の前記基準電位として出力するか否かを制御する。
【発明の効果】
【００１３】
開示のレギュレータ回路および半導体集積回路装置は、待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことなく、安定した出力電位を生成できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、レギュレータ回路の一例を示す回路図である。
【図２】図２は、図１に示すレギュレータ回路の動作を説明するための図である。
【図３】図３は、レギュレータ回路の第１実施例を示す回路図である。
【図４】図４は、図３に示すレギュレータ回路の動作を説明するための図である。
【図５】図５は、レギュレータ回路の第２実施例を示す回路図である。
【図６】図６は、図５に示すレギュレータ回路の動作を説明するための図である。
【図７】図７は、レギュレータ回路の第３実施例を示す回路図である。
【図８】図８は、図７に示すレギュレータ回路の動作を説明するための図である。
【図９】図９は、レギュレータ回路の第４実施例を示す回路図である。
【図１０】図１０は、図９に示すレギュレータ回路の動作を説明するための図である。
【図１１】図１１は、図５に示す第２実施例のレギュレータ回路の変形例を示す回路図である。
【図１２】図１２は、図１１に示すレギュレータ回路の動作を説明するための図である。
【図１３】図１３は、図９に示す第４実施例のレギュレータ回路の変形例を示す回路図である。
【図１４】図１４は、図１３に示すレギュレータ回路の動作を説明するための図である。
【図１５】図１５は、本実施例のレギュレータ回路を適用した半導体集積回路装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
まず、レギュレータ回路および半導体集積回路装置の実施例を詳述する前に、図１および図２を参照して、レギュレータ回路の一例、並びに、その問題点を説明する。図１は、レギュレータ回路の一例を示す回路図であり、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタ１０をドライバーとして使用したフィードバックループにより、高電位(入力電位)Ｖinを降圧して出力ノードＮoに出力電位Ｖoを生成するためのものである。
【００１６】
なお、本明細書において、図１〜図１０では、第１導電型トランジスタをｐＭＯＳトランジスタとし、第２導電型トランジスタをｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタとして説明する。ただし、図１１〜図１４のように、第１導電型トランジスタをｎＭＯＳトランジスタとし、第２導電型トランジスタをｐＭＯＳトランジスタとすることもできるのはいうまでもない。
【００１７】
図１に示されるように、レギュレータ回路３００は、出力電位Ｖoを生成するトランジスタ(第１トランジスタ)１０および検出器(第１検出器)１、並びに、内部電位Ｖosを生成する内部電位生成回路２を含む。また、レギュレータ回路３００は、参照電位Ｖrを生成する参照電位生成回路４１、および、生成された参照電位Ｖrを保持する参照電位保持容量４２を含む。ここで、参照電位保持容量４２は、参照電位Ｖrの電流消費が僅かなので、その容量値は小さくてもよい。
【００１８】
さらに、レギュレータ回路３００は、出力ノードＮo(出力ＯＵＴ)の電位を保持する出力電位保持容量５１、および、出力ノードＮoの電位が過剰変化しないようにするオーバーシュート防止用の電流負荷５２を含む。ここで、出力電位保持容量５１は、例えば、活性状態Ｓaにおける出力電位Ｖoの電流消費が供給先の回路により大きいため、その容量値は大きくなっている。なお、参照電位生成回路４１，参照電位保持容量４２，出力電位保持容量５１および電流負荷５２等は、レギュレータ回路３００の外部に設けてもよい。
【００１９】
第１トランジスタ１０は、例えば、ｐＭＯＳトランジスタとされ、ソースに印加された入力電位Ｖinを降圧し、降圧された出力電位Ｖoを、ドレインに接続された出力ノードＮoに出力する。第１検出器１は、ｐＭＯＳトランジスタ１１〜１４およびｎＭＯＳトランジスタ１５〜１８を含む。ここで、ｎＭＯＳトランジスタ１５および１６は、第１検出器１の入力電位を受け取る差動対トランジスタとして動作する。
【００２０】
すなわち、トランジスタ１５のゲート１５aには、参照電位Ｖrが印加され、トランジスタ１６のゲート１６aには、出力ノードＮoの電位が印加される。トランジスタ１１〜１４のソースには、入力電位Ｖinが印加され、トランジスタ１１および１２のドレインは、トランジスタ１５のドレインおよびトランジスタ１０のゲートに共通接続されている。トランジスタ１３および１４のドレインは、トランジスタ１２および１３のゲート並びにトランジスタ１６のドレインに共通接続されている。
【００２１】
トランジスタ１５および１６のソース(ノードＮ02)と、接地電位(ＧＮＤ)の間には、トランジスタ１７および１８が直列に接続され、ノードＮ02にドレインが接続されたトランジスタ１７のゲートには、外部からの制御信号Ｖcnが入力されている。ここで、トランジスタ１１，１４および１８のゲートには、イネーブル信号ＥＮが入力されている。また、第１検出器１は、ＥＮが低レベル『Ｌ』のときに不活性状態(待機状態Ｓw)になり、ＥＮが高レベル『Ｈ』のときに活性状態Ｓaになる。なお、待機状態Ｓwは、例えば、供給先の回路(内部回路)におけるノードＮo(Ｖos)の電流消費量が少ない(または、無い)状態に対応し、また、活性状態Ｓaは、内部回路におけるノードＮo(Ｖo)の電流消費量が多い状態に対応する。
【００２２】
第１検出器１は、イネーブル信号ＥＮの状態に基づいて待機状態Ｓwと活性状態Ｓaが制御され、差動対トランジスタ１５および１６により参照電位Ｖrと出力電位Ｖoを検出し、第１トランジスタ１０のゲート電位を制御する。すなわち、第１検出器１は、出力電位Ｖoが参照電位Ｖrと等しくなるように、第１トランジスタ１０の出力量を調整する。ここで、制御信号Ｖcnは、アナログの定電位信号であり、例えば、消費電力が多くても高速動作が求められる場合には高電位になって大きな電流を流し、逆に、高速動作が不要な場合には低電位になって消費電力を低減するための信号である。
【００２３】
内部電位生成回路２は、イネーブル信号ＥＮの状態に関わらず、一定の内部電位Ｖosを生成して、出力ノードＮoに出力するものであり、出力ノードＮoには、待機状態Ｓwでも内部電位Ｖosが出力されている。内部電位生成回路２は、第１トランジスタ１０に対応するｐＭＯＳトランジスタ(第２トランジスタ)２０、第１検出器１に対応する第２検出器(演算増幅器：オペアンプ)２１、および、電流負荷５２に対応する負荷２２を含む。なお、内部電位生成回路２は、例えば、出力ノードＮoに対して、参照電位Ｖr(出力電位Ｖo)に相当する内部電位Ｖosを出力するが、供給電力は小さくてよいため、回路規模は小さい。
【００２４】
図２は、図１に示すレギュレータ回路の動作を説明するための図である。図２に示されるように、待機状態Ｓwにおいて、イネーブル信号ＥＮは『Ｌ』になっており、ｎＭＯＳトランジスタ１８がオフし、ｐＭＯＳトランジスタ１１および１４がオンする。これにより、ノードＮ01(ｐＭＯＳトランジスタ１０のゲート)の電位はＶin(『Ｈ』)になり、トランジスタ１０はオフし、出力ノードＮoは、内部電位生成回路２からの内部電位Ｖosになる。ここで、ノードＮ02(トランジスタ１５および１６のソースとトランジスタ１７のドレインの共通接続ノード)の電位は、ｎＭＯＳトランジスタの閾値をＶthnとして、トランジスタ１８がオフして第１検出器１の電流が停止するため、Ｖos−Ｖthnまで上昇する。
【００２５】
次に、待機状態Ｓwから活性状態Ｓaになり、イネーブル信号ＥＮが『Ｌ』から『Ｈ』へ変化すると、ノードＮ01の電位は、ｐＭＯＳトランジスタの閾値をＶthpとして、Ｖin−Ｖthp以下に低下する。さらに、参照電位Ｖrは、トランジスタ１５のカップリングにより、本来のＶrよりも押し下げられる。これにより、出力ノードＮoには、トランジスタ１０による正常な出力電位Ｖoが出力されず、ノードＮ02の電位は、Ｖo−Ｖthn(Ｖos−Ｖthn)からＶcn＋αまで低下する。
【００２６】
すなわち、待機状態Ｓwから活性状態Ｓaに切り替わると、ノードＮ01およびＮ02の電位は回路特性で定まる電位まで低下し、Ｎ01，Ｎ02をドレイン，ソースとするトランジスタ１５のカップリングにより、参照電位Ｖrが押し下げられる。さらに、Ｖrに基づく第１検出器１も正常に動作せず、第１トランジスタ１０は、出力ノードＮoに対して正常な出力電位Ｖoを出力するのが困難になる。
【００２７】
このようなカップリングノイズの影響を低減する対策としては、例えば、参照電位Ｖrを保持する参照電位保持容量４２の容量値を大きくして、容量比により参照電位Ｖrの変動幅を低減することが考えられる。ここで、参照電位保持容量４２の容量値は、許容される出力電位Ｖoの変動幅やトランジスタ１５の素子サイズとの容量比等により決められる。しかしながら、例えば、Ｖoに許容される変動幅が小さい場合、或いは、高速な応答性に対応するためにトランジスタ１５の素子サイズが大きい場合等では、参照電位保持容量４２の容量値を増大するためにサイズが大きくなり、回路面積拡大の要因になる。
【００２８】
また、参照電位Ｖrを生成する参照電位生成回路４１の供給能力を増やして、Ｖrの変動を短時間で復元させることも考えられるが、その場合には、参照電位生成回路４１の電流消費量が大きくなり、待機状態Ｓwでの消費電力増大の要因になる。さらに、参照電位生成回路４１に対して、待機状態Ｓwおよび活性状態Ｓaを切り替える手法を適用することも考えられるが、その場合には、回路規模の増大および回路方式の複雑化の要因になり、また、参照電位Ｖrの不安定要因が生じることにもなる。
【００２９】
以下、添付図面を参照して、レギュレータ回路および半導体集積回路装置の実施例を詳述する。図３は、レギュレータ回路の第１実施例を示す回路図であり、図４は、図３に示すレギュレータ回路の動作を説明するための図である。図３と、前述した図１の比較から明らかなように、第１実施例のレギュレータ回路１００は、第１検出器１におけるｎＭＯＳトランジスタ１５のゲート１５aに対して２つのスイッチ３１および３２を設けるようになっている。
【００３０】
すなわち、第１スイッチ３１は、参照電位生成回路４１の出力(参照電位Ｖr)とトランジスタ１５のゲート１５aの間に設けられ、第２スイッチ３２は、出力ノードＮoとトランジスタ１５のゲート１５aの間に設けられている。ここで、第１スイッチ３１および第２スイッチ３２としては、例えば、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタによるＣＭＯＳトランスファゲート(ＣＭＯＳスイッチ)を適用することができる。ＣＭＯＳトランスファゲートを適用することでスイッチング時のノイズ発生を抑制できる効果がある。なお、ＣＭＯＳスイッチを形成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート容量は、一致させるのが好ましい。
【００３１】
第１スイッチ３１は、参照電位Ｖrを、第１検出器１におけるトランジスタ１５のゲート１５aの入力電位(基準電位Ｖs)として与えるか否かを制御し、第２スイッチ３２は、出力ノードＮoの電位(Ｖos)を、基準電位Ｖsとして与えるか否かを制御する。図４に示されるように、例えば、待機状態Ｓwから活性状態Ｓaへ切り替えを行っている期間(或いは、活性状態Ｓaから待機状態Ｓwへの切り替えを行っている期間)Ｐtでは、第１スイッチ３１をオフして第２スイッチ３２をオンする。これにより、出力ノードＮoの電位(内部電位Ｖos)を、トランジスタ１５のゲート１５aに基準電位Ｖsとして与える。
【００３２】
また、この切り替えを行っている期間Ｐtを除く活性状態Ｓaの期間Ｐaでは、第１スイッチ３１をオンして第２スイッチ３２をオフし、参照電位Ｖｒ(或いは、Ｖrに相当する電位)を、トランジスタ１５のゲート１５aに基準電位Ｖsとして与える。さらに、上記切り替えを行っている期間Ｐtを除く待機状態Ｓwの期間Ｐwでは、第１スイッチ３１をオフして第２スイッチ３２をオンし、出力ノードＮo(出力ＯＵＴ)の電位(Ｖos)を、トランジスタ１５のゲート１５aに入力する。なお、この切り替えを行っている期間Ｐtを除く待機状態Ｓwの期間Ｐwでは、Ｖsとして、出力ノードＮoの電位ではなく、参照電位Ｖrを入力しても構わないが、出力ノードＮoの電位を入力する方が、スイッチの切り替え回数を低減できるので好ましい。
【００３３】
ここで、出力ノードＮoは、内部電位生成回路２の出力と接続されているため、例えば、待機状態Ｓwにおける出力ノードＮoの電位は、内部電位生成回路２による内部電位Ｖosになっている。また、活性状態Ｓaにおいて、出力ノードＮoの電位は、第１トランジスタ(ｐＭＯＳドライバー)１０からの出力電位Ｖoになるが、厳密には、内部電位生成回路２の出力(内部電位Ｖos)が加えられたものになる。なお、内部電位Ｖosの期待値(狙い値)および出力電位Ｖoの期待値は、両方とも参照電位Ｖrと同じである。また、前述したように、出力ノードＮoには、容量値が大きい出力電位保持容量５１が設けられ、活性状態Ｓaにおける供給先の内部回路(メモリや論理回路)での電流消費量による電位変動を低減するようになっている。さらに、参照電位生成回路４１，参照電位保持容量４２，出力電位保持容量５１および電流負荷５２等は、レギュレータ回路１００の内部に設けてもよいが、外部に設けることもできる。
【００３４】
このように、第１実施例のレギュレータ回路において、待機状態Ｓwから活性状態Ｓaへ切り替えを行っている期間(或いは、活性状態Ｓaから待機状態Ｓwへの切り替えを行っている期間)Ｐtでは、第１スイッチ３１がオフしているため、参照電位Ｖrは、トランジスタ１５のゲート１５aから切り離される。これにより、参照電位Ｖrには、トランジスタ１５からのカップリングノイズは伝わらないことになる。また、この期間Ｐtでは、出力ノードＮoに接続された出力電位保持容量５１により、カップリングノイズが出力ノードＮoへ与える影響も軽微なものになる。
【００３５】
さらに、切り替えを行っている期間Ｐt、および、Ｐtを除く待機状態Ｓwの期間Ｐwでは、出力ノードＮoの電位(Ｖos)の期待値は参照電位Ｖrと同じなので、トランジスタ１５のゲート１５aに参照電位Ｖrを接続している場合と同じ状態にすることができる。また、Ｐtを除く活性状態Ｓaの期間Ｐaでは、出力ノードＮoの電位(Ｖo)は、参照電位Ｖrを期待値として制御することになる。
【００３６】
このように、本実施例によれば、待機状態Ｓwと活性状態Ｓaを切り替える際に発生するノイズの影響を受けずに、第１トランジスタ１０を制御する第１検出器１の設定電位(トランジスタ１５のゲート１５aの電位)を所定電位(Ｖrの電位)に保持することができる。これにより、待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことなく、安定した出力電位を生成することが可能になる。
【００３７】
図５は、レギュレータ回路の第２実施例を示す回路図であり、図６は、図５に示すレギュレータ回路の動作を説明するための図である。図５と、前述した図３の比較から明らかなように、第２実施例のレギュレータ回路１０１は、第１実施例のレギュレータ回路１００に対して、スイッチ制御回路(第１スイッチ制御回路)６を追加したものに相当する。
【００３８】
図５に示されるように、スイッチ制御回路６は、イネーブル信号ＥＮ、並びに、第１および第２スイッチ３１，３２を制御するためのもので、インバータＩ61〜Ｉ66，バッファＢ61,Ｂ62，容量Ｃ61，ナンドゲートＮＡ61〜ＮＡ63およびノアゲートＮＯ61を含む。このスイッチ制御回路６により、イネーブル信号ＥＮに基づく、第１検出器１の待機状態Ｓwと活性状態Ｓaの制御、並びに、第１および第２スイッチ３１，３２のオン／オフ制御を行って、レギュレータ回路１０１に対して、図６のような動作を行わせる。なお、図５に示すスイッチ制御回路６の構成は単なる例であり、様々な変形および変更が可能なのはいうまでもない。
【００３９】
図６に示されるように、イネーブル信号ＥＮが『Ｌ』から『Ｈ』へ遷移すると、第１検出器１および第１トランジスタ１０は活性し、ノードＮ01およびＮ02の電位変化が生じる。しかしながら、ノードＮ03には、スイッチ制御回路６による遅延(遅延期間Ｐd)により、第１スイッチ３１がオフで第２スイッチ３２がオンする状態が維持され、出力ノードＮoとの接続により、内部電位生成回路２の出力(内部電位)Ｖosが入力され続ける。これにより、ノードＮ01およびＮ02の電位変化が参照電位Ｖrにノイズとして影響するのを防ぐことができる。
【００４０】
さらに、遅延期間Ｐdの後、第１および第２スイッチ３１，３２が両方ともオフする期間(オフ期間)Ｐoを経て、第１スイッチ３１がオンで第２スイッチ３２がオフするように制御され、ノードＮ03(基準電位Ｖs)は、参照電位Ｖrになる。これにより、第１検出器１は、第１トランジスタ１０を制御して、Ｖrを期待値とする出力電位Ｖoを出力ノードＮoに出力する。なお、ＥＮが『Ｌ』から『Ｈ』へ遷移した後、２つの２スイッチ３１，３２を両方ともオフするオフ期間Ｐoは、ノードＮ03の電位を内部電位Ｖosから参照電位Ｖrに切り替えるときに、出力ノードＮo(Ｖos)と参照電位Ｖrの短絡を防止するためである。また、活性状態Ｓaにおいて、第１トランジスタ１０により生成された出力電位Ｖoは、例えば、後段の内部回路により使用されるが、その電流消費量は、回路動作により変化するのはいうまでもない。
【００４１】
そして、イネーブル信号ＥＮが『Ｈ』から『Ｌ』へ遷移すると、遅延期間Ｐdの後、第１検出器１および第１トランジスタ１０は、不活性化(非活性化)される。また、第１および第２スイッチ３１，３２は、オフ期間Ｐoを経て、第１スイッチ３１がオフで第２スイッチ３２がオンし、ノードＮ03は、出力ノードＮoの電位(内部電位Ｖos)になる。なお、ＥＮが『Ｈ』から『Ｌ』へ遷移した後、２つの２スイッチ３１，３２を両方ともオフするのオフ期間Ｐoは、ノードＮ03の電位を参照電位Ｖrから内部電位Ｖosに切り替えるときに、出力ノードＮo(Ｖos)と参照電位Ｖrの短絡を防止するためである。
【００４２】
このように、本実施例によれば、待機状態Ｓwと活性状態Ｓaを切り替える際に発生するノイズの影響を受けずに、第１トランジスタ１０を制御する第１検出器１の設定電位を所定電位(Ｖr)に保持することができる。これにより、待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことなく、安定した出力電位を生成することが可能になる。
【００４３】
図７は、レギュレータ回路の第３実施例を示す回路図であり、図８は、図７に示すレギュレータ回路の動作を説明するための図である。図７と、前述した図１の比較から明らかなように、第３実施例のレギュレータ回路２００は、内部電位生成回路２の出力と出力ノードＮoの間にＣＭＯＳトランスファゲート(第３スイッチ)３３を設けるようになっている。すなわち、内部電位生成回路２からの内部電位Ｖosは、第３スイッチ３３がオンのときのみ出力ノードＮo(出力ＯＵＴ)に与えられる。なお、第３スイッチ３３にＣＭＯＳトランスファゲートを適用することでスイッチング時のノイズ発生を抑制できる効果がある。
【００４４】
ここで、内部電位生成回路２からの内部電位Ｖosは、イネーブル信号ＥＮの状態に関わらず(常に)、第１検出器１の基準電位Ｖs(トランジスタ１５のゲート１５aの電位：ノードＮ03の電位)として入力されている。なお、第１検出器１，第１トランジスタ１０および内部電位生成回路２等の構成は、前述したのと同様であり、その説明は省略する。また、参照電位生成回路４１，参照電位保持容量４２，出力電位保持容量５１および電流負荷５２等は、レギュレータ回路２００の内部に設けてもよいが、外部に設けることもできる。
【００４５】
図８に示されるように、例えば、待機状態Ｓwの期間Ｐw，および，待機状態Ｓwから活性状態Ｓaへ切り替えを行っている期間(或いは、活性状態Ｓaから待機状態Ｓwへの切り替えを行っている期間)Ｐtでは、第３スイッチ３３をオンする。そして、活性状態Ｓaの期間Ｐaでは、第３スイッチ３３をオフする。すなわち、活性状態Ｓaの期間Ｐaでは、第３スイッチ３３をオフして、内部電位生成回路２からの内部電位Ｖosを、出力ノードＮo(出力ＯＵＴ)から切り離す。なお、内部電位生成回路２からの内部電位Ｖosは、常に、第１検出器１の基準電位Ｖsとして入力されている。
【００４６】
第３実施例のレギュレータ回路において、内部電位生成回路２による内部電位Ｖosの期待値は、参照電位Ｖrと同じである。また、参照電位Ｖrは、トランジスタ１５のゲート１５aに直接印加されないので、例えば、待機状態Ｓwから活性状態Ｓa，または，活性状態Ｓaから待機状態Ｓwへ切り替えを行っている期間以外でも、参照電位Ｖrにノイズが伝わることを防止できる。ただし、例えば、内部電位Ｖosを生成する内部電位生成回路２では、第２検出器２１の回路バラツキによる誤差を完全に取り除くことは難しいため、例えば、出力ノードＮoの電位として、参照電位Ｖr＋誤差を狙い値(期待値)として制御するのが好ましい。
【００４７】
図９は、レギュレータ回路の第４実施例を示す回路図であり、図１０は、図９に示すレギュレータ回路の動作を説明するための図である。図９と、前述した図７の比較から明らかなように、第４実施例のレギュレータ回路２０１は、第３実施例のレギュレータ回路２００に対して、スイッチ制御回路(第２スイッチ制御回路)７を追加したものに相当する。
【００４８】
図９に示されるように、スイッチ制御回路７は、イネーブル信号ＥＮ、並びに、第３スイッチ３３を制御するためのもので、インバータＩ71,Ｉ72，バッファＢ71,Ｂ72，容量Ｃ71，ナンドゲートＮＡ71およびノアゲートＮＯ71を含む。このスイッチ制御回路７により、イネーブル信号ＥＮに基づく、第１検出器１の待機状態Ｓwと活性状態Ｓaの制御、並びに、第３スイッチ３３のオン／オフ制御を行って、レギュレータ回路２０１に対して、図１０のような動作を行わせる。なお、図９に示すスイッチ制御回路７の構成は単なる例であり、様々な変形および変更が可能なのはもちろんである。
【００４９】
図１０に示されるように、イネーブル信号ＥＮが『Ｌ』から『Ｈ』へ遷移すると、第１検出器１および第１トランジスタ１０は活性し、ノードＮ01およびＮ02の電位変化が生じる。しかしながら、ノードＮ03(トランジスタ１５のゲート１５a)には、常に、内部電位生成回路２からの内部電位Ｖosが与えられている。また、第３スイッチ３３は、スイッチ制御回路７による遅延(遅延期間Ｐd)の後、オンからオフへ切り替わる。これにより、ノードＮ01およびＮ02の電位変化が内部電位Ｖosに与えるノイズの影響は軽微なものになる。そして、第３スイッチ３３がオフした後、活性状態Ｓaにおける第１検出器１は、内部電位Ｖosに基づいて第１トランジスタ１０の制御を行う。なお、活性状態Ｓaにおいて、第１トランジスタ１０により生成された出力電位Ｖoは、例えば、後段の内部回路により使用されるが、その電流消費量は、回路動作により変化するのは前述した通りである。
【００５０】
また、イネーブル信号ＥＮが『Ｈ』から『Ｌ』へ遷移すると、第３スイッチ３３はオフからオンに変化し、また、遅延期間Ｐdの後、第１検出器１および第１トランジスタ１０は、不活性化される。すなわち、ＥＮが『Ｈ』から『Ｌ』へ遷移すると、ノードＮ01およびＮ02の電位変化が生じるが、このとき、第３スイッチ３３がオンして、出力ノードＮoに内部電位Ｖosが印加されているため、ノイズの影響は軽微なものになる。
【００５１】
図１１は、図５に示す第２実施例のレギュレータ回路の変形例を示す回路図であり、図１２は、図１１に示すレギュレータ回路の動作を説明するための図である。図１１と、図前述した図５の比較から明らかなように、本変形例のレギュレータ回路１０２は、図５に示す第２実施例のレギュレータ回路１０１におけるｐＭＯＳトランジスタとｎＭＯＳトランジスタを逆にしたものに相当する。
【００５２】
すなわち、第１トランジスタ１０'および第２トランジスタ２０'は、ｎＭＯＳトランジスタとされ、第１検出器１'におけるトランジスタ１１'〜１４'は、ｎＭＯＳトランジスタとされ、トランジスタ１５'〜１８'は、ｐＭＯＳトランジスタとされている。また、第１スイッチ制御回路６'は、図５に示す第１スイッチ制御回路６に対して、インバータＩ67が追加され、制御論理を反転するようになっている。さらに、トランジスタ１７'のゲートには、外部からの制御信号Ｖcpが入力され、また、電流負荷５２および２２は、それぞれ入力電位Ｖin側に設けられている。なお、図１２は、前述した図６に対応している。
【００５３】
図１２に示されるように、イネーブル信号ＥＮが『Ｌ』から『Ｈ』へ遷移すると、第１検出器１'および第１トランジスタ１０'は活性し、ノードＮ01およびＮ02の電位変化が生じる。しかしながら、ノードＮ03には、スイッチ制御回路６'による遅延Ｐdにより、第１スイッチ３１がオフで第２スイッチ３２がオンする状態が維持され、出力ノードＮoとの接続により、内部電位生成回路２からの内部電位Ｖosが入力され続ける。これにより、ノードＮ01およびＮ02の電位変化が参照電位Ｖrにノイズとして影響するのを防ぐことができる。
【００５４】
さらに、遅延期間Ｐdの後、第１および第２スイッチ３１，３２が両方ともオフするオフ期間Ｐoを経て、第１スイッチ３１がオンで第２スイッチ３２がオフするように制御され、ノードＮ03(基準電位Ｖs)は、参照電位Ｖrになる。これにより、第１検出器１'は、第１トランジスタ１０'を制御して、Ｖrを期待値とする出力電位Ｖoを出力ノードＮoに出力する。
【００５５】
なお、前述したように、２つの２スイッチ３１，３２を両方ともオフするオフ期間Ｐoは、ノードＮ03の電位を内部電位Ｖosから参照電位Ｖrに切り替えるときに、出力ノードＮo(Ｖos)と参照電位Ｖrの短絡を防止するためである。また、活性状態Ｓaにおいて、第１トランジスタ１０'により生成された出力電位Ｖoは、例えば、後段の内部回路により使用されるが、その電流消費量は、回路動作により変化するのも前述したのと同様である。
【００５６】
そして、イネーブル信号ＥＮが『Ｈ』から『Ｌ』へ遷移すると、遅延期間Ｐdの後、第１検出器１'および第１トランジスタ１０'は、不活性化される。また、第１および第２スイッチ３１，３２は、オフ期間Ｐoを経て、第１スイッチ３１がオフで第２スイッチ３２がオンし、ノードＮ03は、出力ノードＮoの電位(内部電位Ｖos)になる。
【００５７】
このように、本実施例によれば、待機状態Ｓwと活性状態Ｓaを切り替える際に発生するノイズの影響を受けずに、第１トランジスタ１０'を制御する第１検出器１'の設定電位を所定電位(Ｖr)に保持することができる。これにより、待機状態における消費電流の増加、或いは、回路面積の増大や複雑化を来すことなく、安定した出力電位を生成することが可能になる。
【００５８】
図１３は、図９に示す第４実施例のレギュレータ回路の変形例を示す回路図であり、図１４は、図１３に示すレギュレータ回路の動作を説明するための図である。図１３と、図前述した図９の比較から明らかなように、本変形例のレギュレータ回路２０２は、図９に示す第４実施例のレギュレータ回路２０１におけるｐＭＯＳトランジスタとｎＭＯＳトランジスタを逆にしたものに相当する。
【００５９】
すなわち、第１トランジスタ１０'および第２トランジスタ２０'は、ｎＭＯＳトランジスタとされ、第１検出器１'におけるトランジスタ１１'〜１４'は、ｎＭＯＳトランジスタとされ、トランジスタ１５'〜１８'は、ｐＭＯＳトランジスタとされている。また、第２スイッチ制御回路７'は、図９に示す第２スイッチ制御回路７に対して、インバータＩ73が追加され、制御論理を反転するようになっている。さらに、トランジスタ１７'のゲートには、外部からの制御信号Ｖcpが入力され、また、電流負荷５２および２２は、それぞれ入力電位Ｖin側に設けられている。なお、図１４は、前述した図１０に対応している。
【００６０】
図１４に示されるように、イネーブル信号ＥＮが『Ｌ』から『Ｈ』へ遷移すると、第１検出器１'および第１トランジスタ１０'は活性し、ノードＮ01およびＮ02の電位変化が生じる。しかしながら、ノードＮ03(トランジスタ１５'のゲート１５a')には、常に、内部電位生成回路２からの内部電位Ｖosが与えられている。また、第３スイッチ３３は、スイッチ制御回路７'による遅延Ｐdの後、オンからオフへ切り替わる。これにより、ノードＮ01およびＮ02の電位変化が内部電位Ｖosに与えるノイズの影響は軽微なものになる。そして、第３スイッチ３３がオフした後、活性状態Ｓaにおける第１検出器１'は、内部電位Ｖosに基づいて第１トランジスタ１０'の制御を行うことになる。
【００６１】
さらに、イネーブル信号ＥＮが『Ｈ』から『Ｌ』へ遷移すると、第３スイッチ３３はオフからオンに変化し、また、遅延期間Ｐdの後、第１検出器１'および第１トランジスタ１０'は、不活性化される。すなわち、ＥＮが『Ｈ』から『Ｌ』へ遷移すると、ノードＮ01およびＮ02の電位変化が生じるが、このとき、第３スイッチ３３がオンして、出力ノードＮoに内部電位Ｖosが印加されているため、ノイズの影響は軽微なものになる。
【００６２】
このように、各実施例におけるトランジスタの構成は、導電型を反転することができ、また、第１および第２スイッチ回路の構成、或いは、第１および第２スイッチ制御回路等も、様々に変形および変更することができる。
【００６３】
図１５は、本実施例のレギュレータ回路を適用した半導体集積回路装置の一例を示すブロック図である。図１５に示されるように、上述した各実施例および変形例のレギュレータ回路８１(１００〜１０２，２００〜２０２)は、例えば、入力電位Ｖinを降圧して出力電位Ｖo(ＯＵＴ)を生成し、内部回路８２の電源電圧を供給する回路として適用される。ここで、図１５に示すレギュレータ回路８１、および、メモリや論理回路等の内部回路８２を有する半導体集積回路装置８は、１チップのＩＣ(集積回路)として提供することができるのはいうまでもない。
【００６４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００６５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力電位を降圧して、出力電位を出力ノードに出力する第１導電型の第１トランジスタと、
基準電位を受け取り、イネーブル信号の状態に基づいて前記出力電位を検出し、前記第１トランジスタのゲート電位を制御して、その出力量を調整する第１検出器と、
前記入力電位を降圧して、前記出力電位に相当する内部電位を前記出力ノードに出力する前記第１導電型の第２トランジスタと、
参照電位を受け取り、前記イネーブル信号の状態に関わらず、前記内部電位を検出し、前記第２トランジスタのゲート電位を制御して、その出力量を調整する第２検出器と、
前記参照電位を、前記第１検出器の前記基準電位として出力するか否かを制御する第１スイッチと、
前記出力ノードの電位を、前記第１検出器の前記基準電位として出力するか否かを制御する第２スイッチと、を有する、
ことを特徴とするレギュレータ回路。
【００６６】
（付記２）
前記第１スイッチは、第１ＣＭＯＳトランスファゲートであり、
前記第２スイッチは、第２ＣＭＯＳトランスファゲートである、
ことを特徴とする付記１に記載のレギュレータ回路。
【００６７】
（付記３）
前記イネーブル信号が第１状態のとき、
前記第１検出器は不活性化され、前記出力ノードには、前記第２トランジスタによる前記内部電位が出力され、
前記イネーブル信号が第２状態のとき、
前記第１検出器は活性化され、前記出力ノードには、前記第１トランジスタによる前記出力電位および前記第２トランジスタによる前記内部電位が出力される、
ことを特徴とする付記１または付記２に記載のレギュレータ回路。
【００６８】
（付記４）
前記第１検出器は、
前記出力ノードの電位を受け取る第１端子と、
前記基準電位を受け取る第２端子と、を含み、
前記イネーブル信号が前記第２状態のとき、活性化された前記第１検出器は、前記第１端子と前記第２端子の電位を比較して、前記第１トランジスタの出力量を調整する、
ことを特徴とする付記３に記載のレギュレータ回路。
【００６９】
（付記５）
さらに、
前記第１スイッチおよび前記第２スイッチのオン／オフを制御する第１スイッチ制御回路を有し、
前記第１スイッチ制御回路は、
前記イネーブル信号が前記第１状態のとき、前記第１スイッチをオフして前記第２スイッチをオンし、前記基準電位として前記内部電位を印加して待機状態を維持し、
前記イネーブル信号が前記第１状態から前記第２状態へ変化したとき、所定の遅延を経過した後、前記第１スイッチおよび前記第２スイッチの両方をオフし、その後、前記第１スイッチをオンして前記第２スイッチをオフし、前記基準電位として前記参照電位を印加して活性状態にする、
ことを特徴とする付記３または付記４に記載のレギュレータ回路。
【００７０】
（付記６）
入力電位を降圧して、出力電位を出力ノードに出力する第１導電型の第１トランジスタと、
基準電位を受け取り、イネーブル信号の状態に基づいて前記出力電位を検出し、前記第１トランジスタのゲート電位を制御して、その出力量を調整する第１検出器と、
前記入力電位を降圧して、前記出力電位に相当する内部電位を前記出力ノードに出力する前記第１導電型の第２トランジスタと、
参照電位を受け取り、前記イネーブル信号の状態に関わらず、前記内部電位を検出し、前記第２トランジスタのゲート電位を制御して、その出力量を調整する第２検出器と、
前記内部電位を前記出力ノードに出力するか否かを制御する第３スイッチと、を含み、
前記内部電位が、前記第１検出器の前記基準電位として入力される、
ことを特徴とするレギュレータ回路。
【００７１】
（付記７）
前記第３スイッチは、前記出力ノードに接続される一端と、前記内部電位を受け取る他端を有する第３ＣＭＯＳトランスファゲートである、
ことを特徴とする付記６に記載のレギュレータ回路。
【００７２】
（付記８）
前記イネーブル信号が第１状態のとき、
前記第１検出器は不活性化され、前記出力ノードには、前記第２トランジスタによる前記内部電位が出力され、
前記イネーブル信号が第２状態のとき、
前記第１検出器は活性化され、前記出力ノードには、前記第１トランジスタによる前記出力電位が出力される、
ことを特徴とする付記６または付記７に記載のレギュレータ回路。
【００７３】
（付記９）
前記第１検出器は、
前記出力ノードの電位を受け取る第１端子と、
前記内部電位を受け取る第２端子と、を含み、
前記イネーブル信号が前記第２状態のとき、活性化された前記第１検出器は、前記第１端子と前記第２端子の電位を比較して、前記第１トランジスタの出力量を調整する、
ことを特徴とする付記８に記載のレギュレータ回路。
【００７４】
（付記１０）
さらに、
前記第３スイッチのオン／オフを制御する第２スイッチ制御回路を有し、
前記第２スイッチ制御回路は、
前記イネーブル信号が前記第１状態のとき、前記第３スイッチをオンし、前記出力ノードに前記内部電位を出力して待機状態を維持し、
前記イネーブル信号が前記第１状態から前記第２状態へ変化したとき、所定の遅延を経過した後、前記第３スイッチをオフし、前記内部電位を、前記出力ノードから遮断して前記基準電位としてのみ印加して活性状態にする、
ことを特徴とする付記８または付記９に記載のレギュレータ回路。
【００７５】
（付記１１）
さらに、
前記参照電位を生成する参照電位生成回路と、
生成された前記参照電位を保持する参照電位保持容量と、を有する、
ことを特徴とする付記１乃至付記１０のいずれか１項に記載のレギュレータ回路。
【００７６】
（付記１２）
さらに、
前記出力ノードの電位を保持する出力電位保持容量と、
前記出力ノードの電位が過剰変化しないようにする電流負荷と、を有する、
ことを特徴とする付記１乃至付記１１のいずれか１項に記載のレギュレータ回路。
【００７７】
（付記１３）
前記第１導電型のトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、
前記第２導電型のトランジスタは、ｎチャネル型ＭＯＳトランジスタである、
ことを特徴とする付記１乃至付記１２のいずれか１項に記載のレギュレータ回路。
【００７８】
（付記１４）
付記１乃至付記１３のいずれか１項に記載のレギュレータ回路と、
前記レギュレータ回路の前記出力ノードの電位を利用する内部回路と、を有する、
ことを特徴とする半導体集積回路装置。
【００７９】
（付記１５）
前記内部回路は、メモリまたは論理回路である、
ことを特徴とする付記１４に記載の半導体集積回路装置。
【符号の説明】
【００８０】
１，１'    第１検出器
２，２'    内部電位生成回路
８    半導体集積回路装置
１０，１０'    第１トランジスタ
１１〜１４，１５'〜１８'    ｐＭＯＳトランジスタ
１１'〜１４'，１５〜１８    ｎＭＯＳトランジスタ
２０，２０'    第２トランジスタ
２１，２１'    第２検出器
２２，５２    電流負荷
３１    第１スイッチ
３２    第２スイッチ
３３    第３スイッチ
４１    参照電位生成回路
４２    参照電位保持容量
５１    出力電位保持容量
８１，１００〜１０２，２００〜２０２，３００    レギュレータ回路
８２    内部回路(メモリ，論理回路等)
【図１】
2018005525.tif 000003
【図２】
2018005525.tif 000004
【図３】
2018005525.tif 000005
【図４】
2018005525.tif 000006
【図５】
2018005525.tif 000007
【図６】
2018005525.tif 000008
【図７】
2018005525.tif 000009
【図８】
2018005525.tif 000010
【図９】
2018005525.tif 000011
【図１０】
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【図１１】
2018005525.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2018005525.tif 000017