(57)【要約】【課題】半導体装置において、ＳＲＡＭビットセルの面積を小さくするのに有利な技術を提供する。【解決手段】第１の負荷トランジスタと第１の駆動トランジスタとを含むＳＲＡＭビットセルを備える半導体装置であって、ＳＲＡＭビットセルは、第１の負荷トランジスタの配された第１の活性領域および第１の駆動トランジスタの配された第２の活性領域と、第１の活性領域および第２の活性領域と交差し、第１の負荷トランジスタのゲート電極および第１の駆動トランジスタのゲート電極を構成する第１のゲート電極パターンと、を含み、第１のゲート電極パターンが第１の活性領域から第２の活性領域の側とは反対の方向に突出する第１の長さが、第１のゲート電極パターンが第２の活性領域から第１の活性領域の側とは反対の方向に突出する第２の長さよりも短い。【選択図】図２
2018200984.tif 000002
【特許請求の範囲】
【請求項１】
第１の負荷トランジスタと第１の駆動トランジスタとを含むＳＲＡＭビットセルを備える半導体装置であって、
前記ＳＲＡＭビットセルは、
前記第１の負荷トランジスタが配された第１の活性領域および前記第１の駆動トランジスタが配された第２の活性領域と、
前記第１の活性領域および前記第２の活性領域と交差し、前記第１の負荷トランジスタのゲート電極および前記第１の駆動トランジスタのゲート電極を構成する第１のゲート電極パターンと、を含み、
前記第１のゲート電極パターンが前記第１の活性領域から前記第２の活性領域の側とは反対の方向に突出する第１の長さが、前記第１のゲート電極パターンが前記第２の活性領域から前記第１の活性領域の側とは反対の方向に突出する第２の長さよりも短いことを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極パターンは、前記第１の活性領域と前記第２の活性領域との間に配される部分において、前記第１のゲート電極パターンよりも上の層に配された第１の配線に電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の負荷トランジスタが、ｐチャネル型のトランジスタであり、
前記第１の駆動トランジスタが、ｎチャネル型のトランジスタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＳＲＡＭビットセルは、
第２の負荷トランジスタと第２の駆動トランジスタと、
前記第２の負荷トランジスタが配された第３の活性領域および前記第２の駆動トランジスタが配された第４の活性領域と、
前記第３の活性領域および前記第４の活性領域と交差し、前記第２の負荷トランジスタのゲート電極および前記第２の駆動トランジスタのゲート電極を構成する第２のゲート電極パターンと、をさらに含み、
前記第２のゲート電極パターンが前記第３の活性領域から前記第４の活性領域の側とは反対の方向に突出する第３の長さが、前記第２のゲート電極パターンが前記第４の活性領域から前記第３の活性領域の側とは反対の方向に突出する第４の長さよりも短いことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
前記第２のゲート電極パターンは、前記第３の活性領域と前記第４の活性領域との間に配される部分において、前記第１のゲート電極パターンよりも上の層に配された第２の配線と電気的に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のゲート電極パターンのうち前記第３の活性領域と前記第４の活性領域との間に配される部分に、前記第２のゲート電極パターンから前記第１のゲート電極パターンの側に延在する第３の配線が接続され、
前記第２のゲート電極パターンは、前記第３の配線を介して前記第２の配線と接続することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の負荷トランジスタが、ｐチャネル型のトランジスタであり、
前記第２の駆動トランジスタが、ｎチャネル型のトランジスタであることを特徴とする請求項４乃至６の何れか１項に記載の半導体装置。
【請求項８】
前記ＳＲＡＭビットセルは、第１の転送トランジスタおよび第２の転送トランジスタをさらに含み、
前記第１の転送トランジスタは、前記第２の活性領域を前記第１の駆動トランジスタと共有し、
前記第２の転送トランジスタは、前記第４の活性領域を前記第２の駆動トランジスタと共有し、
前記ＳＲＡＭビットセルは、前記第２の活性領域および前記第４の活性領域と交差し、前記第１の転送トランジスタのゲート電極および前記第２の転送トランジスタのゲート電極を構成する第３のゲート電極パターンをさらに含むことを特徴とする請求項４乃至７の何れか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、複数の前記ＳＲＡＭビットセルを備え、
複数の前記ＳＲＡＭビットセルは、前記第１のゲート電極パターンが延在する方向に互いに隣接する第１のＳＲＡＭビットセルと第２のＳＲＡＭビットセルとを含み、
前記第１のＳＲＡＭビットセルと前記第２のＳＲＡＭビットセルとは、点対称になるように配されることを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、複数の前記ＳＲＡＭビットセルを備え、
複数の前記ＳＲＡＭビットセルは、前記第１のゲート電極パターンが延在する方向に互いに隣接する第１のＳＲＡＭビットセルと第２のＳＲＡＭビットセルとを含み、
前記第１のＳＲＡＭビットセルと前記第２のＳＲＡＭビットセルとは、点対称になるように配され、
前記第１のＳＲＡＭビットセルの前記第１のゲート電極パターンと、前記第２のＳＲＡＭビットセルの前記第２のゲート電極パターンと、の間の前記第１のゲート電極パターンが延在する方向の距離が、前記半導体装置の互いに離間して配されるパターンの間の距離うち最小の距離であることを特徴とする請求項４乃至８の何れか１項に記載の半導体装置。
【請求項１１】
前記第１のＳＲＡＭビットセルの前記第１の活性領域と、前記第２のＳＲＡＭビットセルの前記第２の活性領域とが、同じ活性領域を共有していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極パターンは、前記第１の活性領域と前記第２の活性領域との間の領域において連続していることを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
【請求項１３】
第１のｐチャネル型のトランジスタと第１のｎチャネル型のトランジスタとを含むＳＲＡＭビットセルを備える半導体装置であって、
前記ＳＲＡＭビットセルは、
前記第１のｐチャネル型のトランジスタが配された第１の活性領域および前記第１のｎチャネル型のトランジスタが配された第２の活性領域と、
前記第１の活性領域および前記第２の活性領域と交差し、前記第１のｐチャネル型のトランジスタのゲート電極および前記第１のｎチャネル型のトランジスタのゲート電極を構成する第１のゲート電極パターンと、を含み、
前記第１のゲート電極パターンが前記第１の活性領域から前記第２の活性領域の側とは反対の方向に突出する第１の長さが、前記第１のゲート電極パターンが前記第２の活性領域から前記第１の活性領域の側とは反対の方向に突出する第２の長さよりも短いことを特徴とする半導体装置。
【請求項１４】
前記第１のゲート電極パターンは、前記第１の活性領域と前記第２の活性領域との間に配される部分において、前記第１のゲート電極パターンよりも上の層に配された第１の配線に電気的に接続されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記ＳＲＡＭビットセルは、
第２のｐチャネル型のトランジスタと第２のｎチャネル型のトランジスタと、
前記第２のｐチャネル型のトランジスタが配された第３の活性領域および前記第２のｎチャネル型のトランジスタが配された第４の活性領域と、
前記第３の活性領域および前記第４の活性領域と交差し、前記第２のｐチャネル型のトランジスタのゲート電極および前記第２のｎチャネル型のトランジスタのゲート電極を構成する第２のゲート電極パターンと、をさらに含み、
前記第２のゲート電極パターンが前記第３の活性領域から前記第４の活性領域の側とは反対の方向に突出する第３の長さが、前記第２のゲート電極パターンが前記第４の活性領域から前記第３の活性領域の側とは反対の方向に突出する第４の長さよりも短いことを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記第１のゲート電極パターンは、前記第１の活性領域と前記第２の活性領域との間の領域において連続していることを特徴とする請求項１３乃至１５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など半導体装置の製造において、光近接効果の影響のために実際に形成されるパターンは、レイアウトパターンよりも丸みを帯びた形状になりうる。ＳＲＡＭビットセルにおいて、負荷トランジスタと駆動トランジスタのゲート電極を構成するためのゲート電極パターンにおいて、丸みを帯びた部分がトランジスタのチャネル領域と重なる場合、トランジスタのゲート長が変化してしまう。トランジスタのゲート長が変化した場合、トランジスタの特性が変化し、結果としてＳＲＡＭの動作マージンが低下しうる。特許文献１には、ＳＲＡＭの動作マージンを確保しつつ、ＳＲＡＭビットセルの面積を縮小するための配線パターンが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３５３３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体装置において、ＳＲＡＭビットセルの面積を小さくするのに有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題に鑑みて、本発明の実施形態に係る半導体装置は、第１の負荷トランジスタと第１の駆動トランジスタとを含むＳＲＡＭビットセルを備える半導体装置であって、ＳＲＡＭビットセルは、第１の負荷トランジスタが配された第１の活性領域および第１の駆動トランジスタが配された第２の活性領域と、第１の活性領域および第２の活性領域と交差し、第１の負荷トランジスタのゲート電極および第１の駆動トランジスタのゲート電極を構成する第１のゲート電極パターンと、を含み、第１のゲート電極パターンが第１の活性領域から第２の活性領域の側とは反対の方向に突出する第１の長さが、第１のゲート電極パターンが第２の活性領域から第１の活性領域の側とは反対の方向に突出する第２の長さよりも短いことを特徴とする。
【発明の効果】
【０００６】
上記手段によって、半導体装置において、ＳＲＡＭビットセルの面積を小さくするのに有利な技術を提供する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るＳＲＡＭビットセルの等価回路図。
【図２】図１のＳＲＡＭビットセルのフィールド層および第１導電層を模式的に表すレイアウト図。
【図３】図１のＳＲＡＭビットセルのフィールド層、第１導電層および第２導電層を模式的に表すレイアウト図。
【図４】図１のＳＲＡＭビットセルの第２導電層および第３導電層を模式的に表すレイアウト図。
【図５】図１のＳＲＡＭビットセルの第３導電層および第４導電層を模式的に表すレイアウト図。
【図６】図１のＳＲＡＭビットセルを用いたＳＲＡＭアレイ構造を模式的に表すレイアウト図。
【図７】図６のレイアウト図の拡大図。
【図８】図１のＳＲＡＭビットセルのデータ読出動作時の模式図。
【図９】図１のＳＲＡＭビットセルのデータ書込動作時の模式図。
【図１０】光近接効果の影響を説明するための図。
【発明を実施するための形態】
【０００８】
以下、本発明に係る半導体装置の具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【０００９】
図１〜１０を参照して、本発明の実施形態による半導体装置に用いられるＳＲＡＭビットセルの構成について説明する。図１は、本発明の実施形態におけるＳＲＡＭビットセル１００の等価回路図である。ＳＲＡＭビットセル１００は、トランジスタＭ１〜Ｍ６を含む。トランジスタＭ１およびトランジスタＭ２は、それぞれｐチャネル型の負荷トランジスタである。トランジスタＭ３およびトランジスタＭ４は、それぞれｎチャネル型の駆動トランジスタである。トランジスタＭ１、Ｍ２のソース領域はＶＤＤ電源に接続され、トランジスタＭ３、Ｍ４のソース領域はＶＳＳ電源に接続される。トランジスタＭ１とトランジスタＭ３とで、１つのインバータが構成される。同様に、トランジスタＭ２とトランジスタＭ４とで、１つのインバータが構成される。この２つのインバータがクロスカップリングすることによって、フリップフロップ回路が構成される。トランジスタＭ５およびトランジスタＭ６は、それぞれｎチャネル型の転送トランジスタであり、上述のフリップフロップ回路とビット線ＢＬまたはビット線ＢＬＢとの間に接続される。また、トランジスタＭ５、Ｍ６のゲートは、ワード線ＷＬに接続される。本実施形態において、これら６個のトランジスタによって、ＳＲＡＭビットセル１００が構成される。また、半導体装置は、複数のＳＲＡＭビットセルによって構成されたＳＲＡＭアレイを備えうる。
【００１０】
図２から図６は、本実施形態におけるＳＲＡＭビットセル１００のレイアウト図である。以下において、図２から図６を用いて、本実施形態におけるＳＲＡＭビットセル１００のレイアウト構造について説明する。
【００１１】
図２は、ＳＲＡＭビットセル１００のフィールド層と第１導電層を模式的に示したレイアウト図である。本実施形態において、フィールド層を形成する基板１１０として、半導体基板であるシリコン基板が用いられる。基板１１０には、活性領域１１１、活性領域１１２、活性領域１１３、活性領域１１４、および、素子分離領域１１５が配される。活性領域１１１、１１２はｎウェル上に、活性領域１１３、１１４はｐウェル上に、それぞれ形成される。
【００１２】
活性領域１１１には、ｐチャネル型の負荷トランジスタであるトランジスタＭ１が配される。活性領域１１２には、ｐチャネル型の負荷トランジスタであるトランジスタＭ２が配される。活性領域１１３には、ｎチャネル型の駆動トランジスタであるトランジスタＭ３、および、ｎチャネル型の転送トランジスタであるトランジスタＭ５がそれぞれ配される。活性領域１１４には、ｎチャネル型の駆動トランジスタであるトランジスタＭ４、および、ｎチャネル型の転送トランジスタであるトランジスタＭ６がそれぞれ配される。
【００１３】
第１導電層は、基板１１０上に形成され、ゲート電極パターン１２０、ゲート電極パターン１２１、副ワード線１２２、ゲート−ドレイン配線１２３を含む。ゲート電極パターン１２０およびゲート電極パターン１２１は、図中の縦方向、ｙ方向と示される方向に延在する。副ワード線１２２およびゲート−ドレイン配線１２３は、図中の横方向、ｙ方向と交差（直交）するｘ方向に延在する。
【００１４】
ゲート電極パターン１２０は、活性領域１１１と交差し、トランジスタＭ１のゲート電極を構成し、活性領域１１３と交差し、トランジスタＭ３のゲート電極を構成する。ゲート電極パターン１２０は、図２に示すように、活性領域１１１と活性領域１１３との間の領域において連続している。ここで、ゲート電極パターン１２０が、活性領域１１１から活性領域１１３の側とは反対の方向に突出する部分Ｐ１のｙ方向に沿った長さを長さＬ１とする。また、ゲート電極パターン１２０が、活性領域１１３から活性領域１１１の側とは反対の方向に突出した部分Ｐ２のｙ方向に沿った長さを長さＬ２とする。このとき、長さＬ１は、長さＬ２よりも短い。つまり、長さＬ１と長さＬ２との関係は、
Ｌ１＜Ｌ２  ・・・  （１）
として定義される。
【００１５】
ゲート電極パターン１２０は、活性領域１１１と活性領域１１３との間に配される部分Ｐ３において、ゲート電極パターン１２０よりも上の配線層に配されたゲート−ドレイン配線１６１と電気的に接続される。ここで、本明細書において、上または上方とは、基板１１０から離れる方向のことをいう。具体的には、ゲート電極パターン１２０は、後述するコンタクト部１３５、ゲート−ドレインコンタクトパッド層１４２、ヴィア部１５１を介して、ゲート−ドレイン配線１６１に接続される。ゲート−ドレイン配線１６１は、ヴィア部１５２、ドレイン−ドレイン配線１４１、コンタクト部１３３を介してトランジスタＭ２のドレイン領域に電気的に接続される。また、ゲート−ドレイン配線１６１は、ヴィア部１５２、ドレイン−ドレイン配線１４１、コンタクト部１３４を介してトランジスタＭ４のドレイン領域に電気的に接続される。つまり、ゲート電極パターン１２０は、ゲート−ドレイン配線１６１を介して、活性領域１１２のトランジスタＭ２のドレイン領域として機能する部分、および、活性領域１１４のトランジスタＭ４のドレイン領域として機能する部分に電気的に接続される。一方、本実施形態において、ゲート電極パターン１２０は、活性領域１１１から活性領域１１３の側とは反対の方向に突出した部分Ｐ１で、他の配線層や配線パターンと接続しない。同様に、ゲート電極パターン１２０は、活性領域１１３から活性領域１１１の側とは反対の方向に突出した部分Ｐ２において、他の配線層や配線パターンと接続しない。
【００１６】
ゲート電極パターン１２１は、活性領域１１２と交差し、トランジスタＭ２のゲート電極を構成し、活性領域１１４と交差し、トランジスタＭ４のゲート電極を構成する。ゲート電極パターン１２１も、ゲート電極パターン１２０と同様に、図２に示すように、活性領域１１２と活性領域１１４との間の領域において連続している。ここで、ゲート電極パターン１２１が、活性領域１１２から活性領域１１４の側とは反対の方向に突出する部分Ｐ１’の長さを長さＬ１’とする。また、ゲート電極パターン１２１が、活性領域１１４から活性領域１１２の側とは反対の方向に突出した部分Ｐ２’の長さを長さＬ２’とする。このとき、長さＬ１’は、長さＬ２’よりも短い。つまり、長さＬ１’と長さＬ２’との関係は、
Ｌ１’＜Ｌ２’  ・・・  （２）
として定義される。Ｌ１、Ｌ２、Ｌ１’、Ｌ２’の関係については、後述する。
【００１７】
ゲート電極パターン１２１は、ゲート電極パターン１２１のうち活性領域１１２と活性領域１１４との間に配される部分Ｐ３’に、ゲート電極パターン１２１からゲート電極パターン１２０の側に延在するゲート−ドレイン配線１２３が接続される。また、ゲート電極パターン１２１は、活性領域１１２と活性領域１１４との間に配される部分Ｐ３’において、ゲート電極パターン１２１よりも上の配線層に配されたドレイン−ドレイン配線１４０と電気的に接続される。具体的には、ゲート電極パターン１２１は、ゲート−ドレイン配線１２３、後述するコンタクト部１３２を介して、ドレイン−ドレイン配線１４０に接続される。ドレイン−ドレイン配線１４０は、コンタクト部１３０を介してトランジスタＭ１のドレイン領域に、コンタクト部１３１を介してトランジスタＭ３のドレイン領域に、それぞれ電気的に接続される。つまり、ゲート電極パターン１２１は、ドレイン−ドレイン配線１４０を介して、活性領域１１１のトランジスタＭ１のドレイン領域として機能する部分、および、活性領域１１３のトランジスタＭ３のドレイン領域として機能する部分に電気的に接続される。一方、本実施形態において、ゲート電極パターン１２１は、活性領域１１２から活性領域１１４の側とは反対の方向に突出した部分Ｐ１’で、他の配線層や配線パターンと接続しない。同様に、ゲート電極パターン１２１は、活性領域１１４から活性領域１１２の側とは反対の方向に突出した部分Ｐ２’において、他の配線層や配線パターンと接続しない。
【００１８】
副ワード線１２２は、活性領域１１３と交差し、ｎチャネル型の転送トランジスタであるトランジスタＭ５のゲート電極を構成する。また、副ワード線１２２は、活性領域１１４と交差し、ｎチャネル型の転送トランジスタであるトランジスタＭ６のゲート電極を構成する。ゲート−ドレイン配線１２３は、上述のように、ゲート電極パターン１２１の側方から、同じＳＲＡＭビットセル１００内のゲート電極パターン１２０の側に向かってｘ方向に沿って延在する。
【００１９】
図３は、本実施形態におけるＳＲＡＭビットセル１００のフィールド層、第１導電層、および、第２導電層を模式的に示したレイアウト図である。第２導電層は、第１導電層の上方に配される。第２導電層は、ドレイン−ドレイン配線１４０、ドレイン−ドレイン配線１４１、ゲート−ドレインコンタクトパッド層１４２、ＶＤＤコンタクトパッド層１４３、ＶＳＳコンタクトパッド層１４４、ＢＬコンタクトパッド層１４５、ＢＬＢコンタクトパッド層１４６を含む。
【００２０】
ドレイン−ドレイン配線１４０は、ｙ方向に沿って延在し、コンタクト部１３０を介して活性領域１１１、コンタクト部１３１を介して活性領域１１３、および、コンタクト部１３２を介してゲート−ドレイン配線１２３に、それぞれ電気的に接続される。ドレイン−ドレイン配線１４１は、ｙ方向に沿って延在し、コンタクト部１３３を介して活性領域１１２、および、コンタクト部１３４を介して活性領域１１４に電気的に、それぞれ接続される。
【００２１】
ゲート−ドレインコンタクトパッド層１４２は、コンタクト部１３５を介してゲート電極パターン１２０に電気的に接続される。ＶＤＤコンタクトパッド層１４３は、コンタクト部１３６を介して活性領域１１１および活性領域１１２に、それぞれ電気的に接続される。本実施形態において、コンタクト部１３６は、ｘ方向およびｙ方向に互いに隣接する４つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したコンタクト部１３６を備えていてもよい。ＶＳＳコンタクトパッド層１４４は、コンタクト部１３７を介して活性領域１１３および活性領域１１４に、それぞれ電気的に接続される。本実施形態において、コンタクト部１３７は、ｘ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したコンタクト部１３７を備えていてもよい。ＢＬコンタクトパッド層１４５は、コンタクト部１３８を介して活性領域１１３に電気的に接続される。本実施形態において、コンタクト部１３８は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したコンタクト部１３８を備えていてもよい。ＢＬＢコンタクトパッド層１４６は、コンタクト部１３９を介して活性領域１１４に電気的に接続される。本実施形態において、コンタクト部１３９は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したコンタクト部１３９を備えていてもよい。
【００２２】
図４は、本実施形態におけるＳＲＡＭビットセル１００の第２導電層と第３導電層とを模式的に示したレイアウト図である。第３導電層は、第２導電層の上方に配される。第３導電層は、ＶＤＤ線１６０、ゲート−ドレイン配線１６１、主ワード線１６２、ＶＳＳコンタクトパッド層１６３、ＢＬコンタクトパッド層１６４、ＢＬＢコンタクトパッド層１６５を含む。
【００２３】
ＶＤＤ線１６０は、ｘ方向に沿って延在し、ヴィア部１５０を介してＶＤＤコンタクトパッド層１４３に電気的に接続される。本実施形態において、ヴィア部１５０はｘ方向およびｙ方向に互いに隣接する４つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１５０を備えていてもよい。ゲート−ドレイン配線１６１は、ヴィア部１５１を介してゲート−ドレインコンタクトパッド層１４２、および、ヴィア部１５２を介してドレイン−ドレイン配線１４１に、それぞれ電気的に接続される。主ワード線１６２は、ｘ方向に沿って延在し、複数のＳＲＡＭビットセル１００ごと（例えば、３２セルごと）に、副ワード線１２２に接続される。
【００２４】
ＶＳＳコンタクトパッド層１６３は、ヴィア部１５３を介してＶＳＳコンタクトパッド層１４４に接続される。本実施形態において、ヴィア部１５３は、ｘ方向およびｙ方向に互いに隣接する４つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１５３を備えていてもよい。ＢＬコンタクトパッド層１６４は、ヴィア部１５４を介してＢＬコンタクトパッド層１４５に接続される。本実施形態において、ヴィア部１５４は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１５４を備えていてもよい。ＢＬＢコンタクトパッド層１６５は、ヴィア部１５５を介してＢＬＢコンタクトパッド層１４６に接続される。本実施形態において、ヴィア部１５５は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１５５を備えていてもよい。
【００２５】
図５は、本実施形態におけるＳＲＡＭビットセル１００の第３導電層と第４導電層とを模式的に示したレイアウト図である。第４導電層は、第３導電層の上方に配される。第４導電層は、ＶＳＳ線１８０、ビット線ＢＬ１８１、ビット線ＢＬＢ１８２を含む。
【００２６】
ＶＳＳ線１８０は、ｙ方向に沿って延在し、ヴィア部１７０を介してＶＳＳコンタクトパッド層１６３に接続される。本実施形態において、ヴィア部１７０は、ｘ方向およびｙ方向に互い隣接する４つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１７０を備えていてもよい。ビット線ＢＬ１８１は、ｙ方向に沿って延在し、ヴィア部１７１を介してＢＬコンタクトパッド層１６４に接続される。本実施形態において、ヴィア部１７１は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１７１を備えていてもよい。ビット線ＢＬＢ１８２は、ｙ方向に沿って延在し、ヴィア部１７２を介してＢＬＢコンタクトパッド層１６５に接続される。本実施形態において、ヴィア部１７２は、ｙ方向に互いに隣接する２つのＳＲＡＭビットセル１００によって共有されるが、それぞれのＳＲＡＭビットセル１００ごとに独立したヴィア部１７２を備えていてもよい。
【００２７】
図６は、複数のＳＲＡＭビットセル１００によって構成されたＳＲＡＭアレイ６００を模式的に示したレイアウト図である。図６において、フィールド層と第１導電層とのみを示し、第２〜４導電層は省略する。ゲート電極パターン１２０、１２１が延在するｙ方向に互いに隣接するＳＲＡＭビットセル１００、例えば、ＳＲＡＭビットセル１００ａとＳＲＡＭビットセル１００ｂとが、点対称になるように配される。同様に、ｙ方向に互いに隣接するＳＲＡＭビットセル１００ｂとＳＲＡＭビットセル１００ｂとが、点対称になるように配される。また、ゲート電極パターン１２０、１２１が延在する方向とは交差するｘ方向に並ぶＳＲＡＭビットセル１００は、それぞれ同じ方向に配される。また、本実施形態において、ゲート電極パターン１２０、１２１が延在するｙ方向に互いに隣接するＳＲＡＭビットセル１００の一方のＳＲＡＭビットセルの活性領域１１１と他方のＳＲＡＭビットセルの活性領域１１２とは、同じ活性領域を共有する。同様に、ゲート電極パターン１２０、１２１が延在する方向と交差するｘ方向に互いに隣接するＳＲＡＭビットセル１００の一方のＳＲＡＭビットセルの活性領域１１１と他方のＳＲＡＭビットセルの活性領域１１２とは、同じ活性領域を共有する。結果として、互いに隣接する４つのＳＲＡＭビットセルで、負荷トランジスタが配される活性領域を共有する。同様に、互いに隣接する４つのＳＲＡＭビットセルで、駆動トランジスタおよび転送トランジスタが配される活性領域を共有する。
【００２８】
図７は、図６に示すＳＲＡＭアレイ６００において、負荷トランジスタであるトランジスタＭ１とトランジスタＭ２とが、互いに向かい合うように配された、点線Ａで囲まれた部分を拡大した図である。ゲート電極パターン１２０が活性領域１１１から突出した部分Ｐ１と、ｙ方向に互いに隣接するＳＲＡＭビットセル１００のゲート電極パターン１２１が活性領域１１１から突出した部分Ｐ１’とが、互いに対向するように配されている。この、部分Ｐ１と部分Ｐ１’との間のゲート電極パターン１２０が延在するｙ方向の距離Ｄは、ＳＲＡＭビットセル１００が配された半導体装置の互いに離間して配されたパターンの間の距離うち最小の距離とされうる。つまり、部分Ｐ１と部分Ｐ１’との間の距離Ｄは、ＳＲＡＭビットセル１００が配された半導体装置の製造を行う上での最小距離で設計されうる。部分Ｐ１と部分Ｐ１’との間の距離Ｄを小さくすることによって、ＳＲＡＭビットセル１００のそれぞれの占有する面積を縮小し、ＳＲＡＭアレイ６００の面積を縮小することが可能となる。
【００２９】
次いで、図８〜１０を用いて、本実施形態のＳＲＡＭビットセル１００の効果について説明する。まず、図８、９を用いて、本実施形態のＳＲＡＭビットセル１００の動作について説明する。図８は、本実施形態におけるＳＲＡＭビットセル１００のデータ読出動作時の模式図である。記憶ノード（インバータの出力）をそれぞれノードＭおよびノードＭＸとする。データ保持時、ワード線ＷＬ＝Ｌ（ロー信号）でトランジスタＭ５、Ｍ６は、オフ状態（非導通状態）になっており、ノードＭ＝Ｈ（ハイ信号）（またはＬ）、ノードＭＸ＝Ｌ（またはＨ）でフリップフロップ回路が安定する。また、このときビット線ＢＬ、ＢＬＢは、Ｈにプリチャージされる。データ読み出し時、ワード線ＷＬ＝Ｈとなり、トランジスタＭ５、Ｍ６がオン状態（導通状態）になり、ビット線ＢＬからトランジスタＭ５（Ｍ６）、トランジスタＭ３（Ｍ４）を介してＶＳＳ電源に電流が流れる。結果として、ビット線ＢＬ（ビット線ＢＬＢ）の電位が下がり、ビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプで読み出す。従って、トランジスタＭ１、Ｍ２は、データ読み出し時の電流経路には含まれず、データ読み出し特性への影響が小さい。
【００３０】
図９は、本実施形態におけるＳＲＡＭビットセル１００のデータ書込動作時の模式図である。データ書き込み時はビット線ＢＬ（ビット線ＢＬＢ）＝Ｈ、ビット線ＢＬＢ（ビット線ＢＬ）＝Ｌに制御される。このとき、トランジスタＭ５、Ｍ６がオン状態になると、ビット線ＢＬからトランジスタＭ５（Ｍ６）、トランジスタＭ３（Ｍ４）を介して電流が流れる。同時に、ＶＤＤ電源からトランジスタＭ２（Ｍ１）、トランジスタＭ４（Ｍ３）を介して電流が流れる。この電流でノードＭ、ＭＸの電位を反転させ、データの書き込みを行う。
【００３１】
次に、ＳＲＡＭビットセル１００におけるトランジスタの特性のばらつきについて説明する。図１０は、光近接効果の影響を模式的に示した図である。光近接効果によってゲート電極パターン１２０（１２１）の端部が、丸みを帯びる場合がある。この丸まりが、トランジスタの活性領域１１１、１１３（１１２、１１４）に被さると、トランジスタの特性のばらつきやリーク電流の増加などの不具合を招きうる。また、活性領域１１１、１１３（１１２、１１４）からゲート電極パターン１２０（１２１）が突出する長さＬ１、Ｌ２（Ｌ１’、Ｌ２’）が小さい程、丸みを帯びたゲート電極パターン１２０（１２１）が活性領域に被さる可能性が高くなる。
【００３２】
一般的に、ＳＲＡＭビットセル１００のセル面積の縮小に伴って、読み出しマージンは減少し、一方で書き込みマージンは増加する傾向にある。従って、セルを設計する際、読み出しマージンを確保できるよう注意する必要がある。上述のように、負荷トランジスタとして機能するトランジスタＭ１、Ｍ２の特性が、ＳＲＡＭビットセル１００の読み出し特性に与える影響は小さい。従って、トランジスタＭ１、Ｍ２の特性ばらつきの許容度は、駆動トランジスタとして機能するトランジスタＭ３、Ｍ４の特性ばらつきの許容度よりも大きい。本実施形態において、上述のように、ゲート電極パターン１２０が活性領域１１１から突出した部分Ｐ１の長さＬ１と、ゲート電極パターン１２０が活性領域１１３から突出した部分Ｐ１の長さＬ２との関係をＬ１＜Ｌ２とする。また、同様に、ゲート電極パターン１２１が活性領域１１２から突出した部分Ｐ１’の長さＬ１’と、ゲート電極パターン１２０が活性領域１１４から突出した部分Ｐ２の長さＬ２’との関係をＬ１’＜Ｌ２’とする。これによって、ＳＲＡＭビットセル１００の読み出し特性の変化を抑え、ＳＲＡＭの動作マージンを確保することが可能となる。また、ゲート電極パターン１２０（１２１）の部分Ｐ１（Ｐ１’）の長さＬ１（Ｌ１’）を、部分Ｐ２（Ｐ２’）の長さＬ２（Ｌ２’）と独立して短くすることで、ｙ方向のゲート電極パターン１２０（１２１）の長さを、動作マージンを確保しつつ、短くできる。これによって、図７に示すように、部分Ｐ１と部分Ｐ１’とが向かい合う部分において、２つのＳＲＡＭビットセル１００の間の距離を最短化することが可能となる。結果として、ＳＲＡＭビットセル１００のそれぞれの占有面積を縮小でき、ＳＲＡＭアレイ６００全体の面積を縮小することが可能となる。
【００３３】
また、負荷トランジスタであるトランジスタＭ１とトランジスタＭ２の間での特性がばらつかないよう、ゲート電極パターン１２０の部分Ｐ１の長さＬ１と、ゲート電極パターン１２１の部分Ｐ１’の長さＬ１’と、は同じ長さでありうる。同様に、駆動トランジスタであるトランジスタＭ３とトランジスタＭ４の間での特性がばらつかないよう、ゲート電極パターン１２０の部分Ｐ２の長さＬ２と、ゲート電極パターン１２１の部分Ｐ２’の長さＬ２’と、は同じ長さでありうる。このため、ゲート電極パターン１２０の部分Ｐ１の長さＬ１は、ゲート電極パターン１２１の部分Ｐ２’の長さＬ２’よりも短くなりうる。同様に、ゲート電極パターン１２１の部分Ｐ１’の長さＬ１’は、ゲート電極パターン１２０の部分Ｐ２の長さＬ２よりも短くなりうる。また、ゲート電極パターン１２０とゲート電極パターン１２１との長さとが同じになりうる。
【００３４】
以上、本発明に係る実施形態を示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。
【符号の説明】
【００３５】
１００：ＳＲＡＭビットセル、１１１，１１２，１１３，１１４：活性領域、１２０，１２１：ゲート電極パターン、Ｍ１，Ｍ２：負荷トランジスタ、Ｍ３，Ｍ４：駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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