(57)【要約】      （修正有）【課題】図形変形処理を行うことに起因して発生するフレーム遅延の低減を図る。【解決手段】パラメータ格納回路Ｋ１６が、外部メモリから各参照画像データを読み出すためのパラメータを記憶する。パラメータ処理回路が、外部メモリに参照画像データが先に書き込まれる順番になるようにパラメータを並べ替える。必要副走査方向画素数算出回路Ｋ１４が、パラメータ処理回路から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数ＲＬを算出する。メモリ格納情報取得回路Ｋ１８が、外部メモリに書き込み途中の入力画像データに係るライト済み副走査方向画素数ＷＬを取得する。比較回路Ｋ２０が、必要副走査方向画素数ＲＬと、ライト済み副走査方向画素数ＷＬとを比較する。論理回路Ｋ２２が、比較回路Ｋ２０の結果に応じて、外部メモリから当該パラメータに係る参照画像データを取得可能か否かを決定する。【選択図】図８
2018005389.tif 000002
【特許請求の範囲】
【請求項１】
画像メモリに記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形回路であって、
前記画像メモリから前記各参照画像データを読み出すためのパラメータを記憶するパラメータメモリと、
前記画像メモリに前記参照画像データが先に書き込まれる順番になるように前記パラメータを並べ替えるパラメータ処理回路と、
前記パラメータ処理回路から取得したパラメータに基づいて、前記所定の画像変形処理に必要になる必要副走査方向画素数を算出する必要副走査方向画素数算出回路と、
前記画像メモリに書き込み途中の前記入力画像データに係るライト済み副走査方向画素数を取得する取得回路と、
前記必要副走査方向画素数と、前記ライト済み副走査方向画素数とを比較する比較回路と、
前記比較回路の結果に応じて、前記画像メモリから当該パラメータに係る参照画像データを取得可能か否かを決定する論理回路と、を備えることを特徴とする画像変形回路。
【請求項２】
前記比較回路の結果として、前記必要副走査方向画素数よりも前記ライト済み副走査方向画素数の方が小さい場合には、前記画像メモリへの前記参照画像データのリード要求信号を無効にするためのペンディング信号をアクティブにする論理回路と、を備えたことを特徴とする請求項１記載の画像変形回路。
【請求項３】
前記論理回路は、前記比較回路の結果として、前記必要副走査方向画素数よりも前記ライト済み副走査方向画素数の方が大きい場合には、前記ペンディング信号を非アクティブにすることを特徴とする請求項２記載の画像変形回路。
【請求項４】
第１カメラに係る第１ライト済み副走査方向画素数と、第２カメラに係る第２ライト済み副走査方向画素数とを比較し、何れか小さい方のライト済み副走査方向画素数を前記比較回路に与える第２の比較回路をさらに備え、
前記比較回路は、前記第２の比較回路により与えられたライト済み副走査方向画素数と、前記参照画像データに係る必要副走査方向画素数とを比較することを特徴とする請求項１記載の画像変形回路。
【請求項５】
前記必要副走査方向画素数算出回路は、前記各出力画像エリアに対応する前記参照画像データの先頭アドレス、前記入力画像データの主走査画素数、前記各出力画像エリアに対応する前記参照画像データの副走査画素数に基づいて、必要副走査方向画素数を算出することを特徴とする請求項１記載の画像変形回路。
【請求項６】
前記パラメータ処理回路は、前記各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを優先する順番に並べ替えることを特徴とする請求項１記載の画像変形回路。
【請求項７】
前記パラメータ処理回路は、任意の出力画像エリアを開始位置とする前記パラメータを優先する順番に並べ替えることを特徴とする請求項１記載の画像変形回路。
【請求項８】
請求項１乃至７の何れか一項記載の画像変形回路を備えたことを特徴とする画像処理装置。
【請求項９】
画像メモリに記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形方法であって、
前記画像メモリから前記各参照画像データを読み出すためのパラメータをパラメータメモリに記憶する工程と、
パラメータ処理回路が、前記画像メモリに前記参照画像データが先に書き込まれる順番になるように前記パラメータを並べ替える工程と、
必要副走査方向画素数算出回路が、前記パラメータ処理回路から取得したパラメータに基づいて、前記所定の画像変形処理に必要になる必要副走査方向画素数を算出する工程と、
取得回路が、前記画像メモリに書き込み途中の前記入力画像データに係るライト済み副走査方向画素数を取得する工程と、
比較回路が、前記必要副走査方向画素数と、前記ライト済み副走査方向画素数とを比較する工程と、
論理回路が、前記比較回路の結果に応じて、前記画像メモリから当該パラメータに係る参照画像データを取得可能か否かを決定する工程と、を行うことを特徴とする画像変形方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像変形回路、画像処理装置、及び画像変形方法に関する。
【背景技術】
【０００２】
デジタルカメラなどのように、レンズを通過した像を撮像素子により撮像して得られた源画像データは、レンズ自体が有する収差によって歪んでいる。
特に、広角レンズや魚眼レンズでは、レンズが歪面収差特性を有するため、レンズの周辺部に行くほど歪曲率が大きくなるので、このようなレンズを用いて撮影された源画像データの歪みが著しい。このため、源画像データをそのままモニタに表示した場合、表示画面の中心部から離れたエリアの視認性が悪くなる。
そこで、そのような歪んだ源画像データを歪みのない矩形の画像データに変換する必要があった。この手法の一例として、アフィン変換処理などの任意画像変形処理が知られている。
ところで、レンズを通して得られた源画像データを一旦格納しておくフレームメモリにはＤＤＲメモリを使用する場合が多くある。
ここで、出力画像を生成するために、入力された源画素をＤＤＲメモリから読み出していく処理を、出力画素ごとに順に実行すると、例えば任意画像変形処理では、ＤＤＲメモリに対してランダムアクセス処理を行うことになり、膨大な処理時間を必要とするといった問題がった。
このため、出力画像を複数のエリアに分割し、それぞれの出力画像エリアで必要とする源画像データの一部の領域を切り出して高速にライト・リード可能なＳＲＡＭに一旦取り込んだ後、補正演算処理により出力画素を生成していく手法が既に知られている。
【０００３】
特許文献１には、歪み補正処理を実現する際にフレームレートを低減する目的で、メモリから読み出した画像に対してアフィン変換処理を行う方法が開示されている。
従来、出力画像を生成するためには、入力される１フレーム分の源画像データをＤＤＲメモリに記憶した後に、アフィン変換処理を行って出力画像を生成する必要があった。
しかし、例えばテレビ会議等に用いる映像機器にあっては、映像と音声との同期ずれを極力減少させるため、源画像データを入力してから、出力画像をモニタに表示するまでのフレーム遅延を可能な限り短縮する必要があった。
そこで、源画像データをＤＤＲメモリに記憶している際に、ＤＤＲメモリに用意された分の副走査ライン数をカウントし、カウントされた副走査ライン数情報と、出力画像を生成するのに必要となる源画像データの副走査方向の必要ライン数とを比較し、カウントされた副走査ライン数情報の方が大きくなった時点から補正演算処理（アフィン変換処理）を実行することで、１フレーム分のデータがＤＤＲメモリに記憶される以前の段階において、必要ライン数ごとに補正演算処理を実行するという方法が知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、レンズの特性上、源画像データの歪みが大きいほど補正演算処理を行う際の必要ライン数が多くなるので、入力される源画像データが必要ライン数の分だけＤＤＲメモリに用意されるまでの経過時間が長くなり、フレーム遅延が大きくなる要因となるといった問題があった。
特許文献１の発明にあっても、フレーム遅延が大きくなるという問題は解消できていない。
【０００５】
本発明は、上記に鑑みてなされたもので、その目的は、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることにある。
【０００６】
請求項１記載の発明は、上記課題を解決するため、画像メモリに記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形回路であって、前記画像メモリから前記各参照画像データを読み出すためのパラメータを記憶するパラメータメモリと、前記画像メモリに前記参照画像データが先に書き込まれる順番になるように前記パラメータを並べ替えるパラメータ処理回路と、前記パラメータ処理回路から取得したパラメータに基づいて、前記所定の画像変形処理に必要になる必要副走査方向画素数を算出する必要副走査方向画素数算出回路と、前記画像メモリに書き込み途中の前記入力画像データに係るライト済み副走査方向画素数を取得する取得回路と、前記必要副走査方向画素数と、前記ライト済み副走査方向画素数とを比較する比較回路と、前記比較回路の結果に応じて、前記画像メモリから当該パラメータに係る参照画像データを取得可能か否かを決定する論理回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】図１に示す画像変形回路とその関連ブロックを示すブロック図である。
【図３】出力画像処理について説明するための図である。
【図４】パラメータ格納部に格納されたパラメータ群について説明するための図である。
【図５】画像変形回路が用いるパラメータの一例を示す図である。
【図６】出力画像処理について説明するための図である。
【図７】図６に対応したパラメータを説明するための図である。
【図８】画像変形回路に設けられたシーケンサ回路とその実施順序の一例を示す図である。
【図９】図６に示した画像出力エリアを対象として、入力画像と出力画像の関係を示す図である。
【図１０】各エリアを含むライン毎に副走査方向画素数を並べ替えることを示す図である。
【図１１】本発明の第２実施形態に係る画像処理装置により扱われる入力画像と出力画像の関係を示す図である。
【図１２】本発明の第３実施形態に係る画像処理装置の構成を示すブロック図である。
【図１３】図１２に示す画像変形回路とその関連ブロックを示すブロック図である。
【図１４】複数枚の入力画像を対象としたシーケンサ回路１２２ｓとその実施順序の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を図面に示した実施の形態により詳細に説明する。
本発明は、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図るために、以下の構成を有する。
すなわち、本発明の画像変形回路は、画像メモリに記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形回路であって、画像メモリから各参照画像データを読み出すためのパラメータを記憶するパラメータメモリと、画像メモリに参照画像データが先に書き込まれる順番になるようにパラメータを並べ替えるパラメータ処理回路と、パラメータ処理回路から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数を算出する必要副走査方向画素数算出回路と、画像メモリに書き込み途中の入力画像データに係るライト済み副走査方向画素数を取得する取得回路と、必要副走査方向画素数と、ライト済み副走査方向画素数とを比較する比較回路と、比較回路の結果に応じて、画像メモリから当該パラメータに係る参照画像データを取得可能か否かを決定する論理回路と、を備えることを特徴とする。
以上の構成を備えることにより、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
【００１０】
＜第１実施形態＞
＜画像処理装置の全体構成＞
図１は本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。
図１において、画像処理装置１は、半導体装置１０と、ＤＤＲ＿ＳＤＲＡＭから構成されフレームメモリの役割を果たす外部メモリ４０と、を例えば同一基板上に備えている。
図１において、半導体装置１０は、入力Ｉ／Ｆ回路１２と、画像信号プロセッサ（以下、ＩＳＰという。）１４と、ライトダイレクトメモリアクセスコントローラ（以下、ライトＤＭＡＣという。）１６と、インターコネクト回路１８と、を備えている。
また、半導体装置１０は、さらに、画像処理回路２０と、画像変形回路２２と、ＣＰＵ２４と、リードダイレクトメモリアクセスコントローラ（以下、リードＤＭＡＣという。）２６と、出力Ｉ／Ｆ回路２８と、を備える。
【００１１】
入力Ｉ／Ｆ回路１２は、例えばカメラなどのＣＣＤセンサからの入力画像データを受信して所定の形式の入力画像データであるＲＡＷデータに変換してＩＳＰ１４に出力する。
ＩＳＰ１４は、入力されるＲＡＷデータに対して所定の画像処理（ＩＳＰ処理）を行った後、処理後の画像データを、ライトＤＭＡＣ１６及びインターコネクト回路１８を介して外部メモリ４０に出力する。当該ＩＳＰ処理は、レンズなどの光学系の補正処理、イメージセンサのばらつきなどから発生する傷補正などの画素単位での処理を主として含む。
【００１２】
ライトＤＭＡＣ１６は、ＩＳＰ１４による画像処理後の画像データを外部メモリ４０にブロック転送して書き込むための回路である。
インターコネクト回路１８は、外部メモリ４０に接続される各回路間の調停回路として動作し、外部メモリ４０と、画像変形回路２２と、リードＤＭＡＣ２６とが接続される。
画像処理回路２０は、フィルタ回路やγ変換回路を備えている。
画像変形回路２２は、外部メモリ４０からインターコネクト回路１８を介して取得したパラメータ及び参照画像データに基づいて、参照画像データに対して例えばレンズ歪み補正処理などの任意の画像変形処理を行って、処理後の画像データを、インターコネクト回路１８を介して外部メモリ４０に出力して格納させる。また、画像変形回路２２は、画像データの回転処理、拡大縮小処理など画像変形処理を行う。
【００１３】
ＣＰＵ２４は、補正演算回路２２ｈ、シーケンサ回路２２ｓ、ライトＤＭＡＣ１６、及びリードＤＭＡＣ２６を制御するため、レジスタ２２ｅや各ＤＭＡＣに設けられたレジスタに対して、インターコネクト回路１８を介して制御信号を出力してリード・ライト制御を行う。
リードＤＭＡＣ２６は、外部メモリ４０の出力画像格納部４０ｄに記憶してある画像変形処理後の画像データを、インターコネクト回路１８を介して読み出し、出力Ｉ／Ｆ回路２８に出力する。また、リードＤＭＡＣ２６は、参照画像格納部４０ａから画像データを読み出してインターコネクト回路１８を介して画像変形回路２２に出力する。
出力Ｉ／Ｆ回路２８は、リードＤＭＡＣ２６により外部メモリ４０から読み出された画像変形処理後の画像データを外部に備えられた各種映像表示装置に出力する。
【００１４】
＜画像変形回路、及び関連ブロック＞
図２は、図１に示す画像変形回路とその関連ブロックを示すブロック図である。
図２に示す外部メモリ４０には、画像変形回路２２が使用する入力画像となる参照画像が参照画像格納部４０ａに格納され、エリア毎の並べ替え前のパラメータがパラメータ格納部４０ｂに格納されている。パラメータ格納部４０ｃには、エリア毎の並べ替え後のパラメータが格納されている。
【００１５】
画像変形回路２２の内部に構成されるＲ＿ＳＲＡＭ［１］２２ａ、Ｒ＿ＳＲＡＭ［２］２２ｂは、外部メモリ４０の照画像格納部４０ａより参照した参照画像データを格納した後に画像変形処理を行うためのワーク領域である。また、Ｐ＿ＳＲＡＭ［１］２２ｃ、Ｐ＿ＳＲＡＭ［２］２２ｄは、外部メモリ４０より参照したパラメータを格納する領域である。
エリア毎のパラメータは別々のものであるので、画像転送時や画像変形処理時において、それぞれＰ＿ＳＲＡＭ［１］２２ｃ、Ｐ＿ＳＲＡＭ［２］２２ｄを交互にトグルし、Ｒ＿ＳＲＡＭ［１］２２ａ、Ｒ＿ＳＲＡＭ［２］２２ｂもパラメータのＳＲＡＭ番号に合わせて、トグルして使用するように構成されている。
補正演算回路２２ｈは、パラメータ及び参照画像データをＰ＿ＳＲＡＭ［１］２２ｃ、Ｒ＿ＳＲＡＭ［１］２２ａ、又はＰ＿ＳＲＡＭ［２］２２ｄ、Ｒ＿ＳＲＡＭ［２］２２ｂから読み出して出力画素を生成する。
画像変形制御部２２ｇは、画像変形回路２２に設けられた各部の動作を制御する。
【００１６】
なお、図２においては、Ｐ＿ＳＲＡＭ、Ｒ＿ＳＲＡＭはそれぞれ２組示しているが、画像転送処理や画像変形処理を高速化するために３組以上備えてもよい。
画像変形回路２２の内部に構成されるレジスタ２２ｅには、参照画像の主走査画素数、副走査画像ライン数などの情報を格納しておく。
画像変形回路２２の内部には、参照画像を読み込む際のシーケンス制御を行うシーケンサ回路２２ｓが備えられている。
パラメータ処理回路３０では、パラメータ格納部４０ｂに格納されたパラメータを読み出す。パラメータ処理回路３０では、各エリアにおいて必要となる必要副走査方向画素数の算出処理や比較処理を行う。パラメータ処理回路３０では、パラメータ格納部４０ｂから取得したパラメータ群（図４）を出力画像エリアに対する優先順位に応じて並べ替え、並べ替えた後のパラメータ群（図７）をパラメータ格納部４０ｃに書き込む。
なお、本実施形態では、パラメータを配置するのに用いるメモリとしては、入出力画像データを格納するための外部メモリ４０（図２）を共通して使用することとする。入力画像データと、画像変形処理後のエリア毎の画像データと、画像変形処理に用いる各パラメータは、それぞれアドレスオフセットを付けて、外部メモリ４０上の異なる記憶エリアに配置すればよい。
【００１７】
＜出力画像エリア＞
図３は出力画像処理について説明するための図である。
図２における画像処理装置１によって生成される出力画像データは、図３に示すように、主走査方向に１〜Ｎ個のエリアに分割され、副走査方向にはＭ個のエリアに分割され、合計でＭＮ個のエリアに分割されている。
エリア毎に区切られた出力画像エリアにおいて、１〜Ｎまでのエリアを１エリアライン、Ｎ＋１〜２Ｎが２エリアライン、最終のエリアラインをＭエリアラインと呼ぶ。
【００１８】
＜参照画像切り出しデータ及び参照画像指定データ＞
図４は外部メモリ４０のパラメータ格納部４０ｂに格納されたパラメータ群について説明するための図である。
図３に示す出力画像エリアに対応して、入力画像を示すパラメータ（参照画像切り出しデータ、及び参照画像指定データ）が外部メモリ４０内のパラメータ格納部４０ｂにエリア順に並べられている。
ここで、参照画像切り出しデータは、入力される源画像から参照画像を切り出すためのデータである。参照画素指定データは、出力画像の１画素を生成するための参照画像の画素値・サブピクセル値を指定するためのデータである。
なお、レンズの歪み率などの情報に基づいて、各エリアのパラメータが決定され、パラメータ格納部４０ｂに記憶される。そのパラメータをパラメータ格納部４０ｂから読み出して使用される。
【００１９】
＜パラメータ＞
図５は、画像変形回路２２が用いるパラメータの一例を示す図である。
図５に示すように、パラメータは、参照画像切り出しデータと、参照画素指定データとから構成される。
参照画像切り出しデータは、３２ｂｉｔ長からなり参照画像の先頭を示す先頭ＤＤＲアドレスと、１０ｂｉｔ長からなり参照画像の主走査方向の画素数を表す主走査画素数と、１０ｂｉｔ長からなり参照画像の副走査方向のライン数を表す副走査ライン数とから構成される。
参照画素指定データは、参照画素を詳細に指定するためのアドレス値（８ｂｉｔ長からなるＸアドレス、８ｂｉｔ長からなるＹアドレス）、サブピクセル値（４ｂｉｔ長からなるＸサブピクセル、４ｂｉｔ長からなるＹサブピクセル）と、詳細説明を省略するが、画像変形処理後のデータに対して乗算するためのブレンド係数（８ｂｉｔ長からなる）から構成される。
【００２０】
＜出力画像処理＞
図６は、出力画像処理について説明するための図である。
図６に示すように、画像変形回路２２によって生成される出力画像は、主走査方向にＮ個、副走査方向にＭ個だけ分割することで、１フレーム分の画像をＭＮ個のエリアに分割する。
画像変形処理の開始エリアをＰ番目のエリアとし、主走査方向にＰ〜Ｎ個、その後１〜Ｐ−１個出力する。副走査方向にはＭ個出力される。
【００２１】
＜パラメータの並べ替え＞
図７は、図６に対応したパラメータを説明するための図である。
例えば魚眼レンズを搭載したカメラから順次に出力される画像（画素でもよい）のうち、最も早くカメラから出力される有効な画像の位置はＰ番目のエリア（図９）である。そこで、本実施形態では、画像変形処理の開始エリアをＰ番目のエリアとする。
このため、エリア毎に画像変形処理に必要となるライン数である参照画像副走査方向画素数を考慮した上で、参照画像が外部メモリ４０の参照画像格納部４０ａ内に先に揃うエリアを開始位置とした順番にパラメータ（参照画像切り出しデータ、及び参照画像指定データ）を並べ替える。
【００２２】
図７に示す例では、画像変形処理に必要な参照画像が外部メモリ４０の照画像格納部４０ａ内に先に揃うエリアとして、並べ替え処理後のエリアＰに対応するパラメータ（参照画像切り出しデータ（エリアＰ）、及び参照画像指定データ（エリアＰ））がパラメータ格納部４０ｃに記憶される。以下、エリアＭＮに対応するパラメータ（参照画像切り出しデータ（エリアＭＮ）、及び参照画像指定データ（エリアＭＮ））までパラメータ格納部４０ｃに記憶される。
なお、パラメータ（参照画像切り出しデータ、及び参照画素指定データ）の１組は、１つの出力画像エリアに対して１エリア単位で予めパラメータ格納部４０ｂに用意されている。
上述したパラメータ処理回路３０は、画像変形処理に先だって、出力画像エリアに対する優先順位に応じて予めパラメータを並べ替えておき、並べ替え済みのパラメータをパラメータ格納部４０ｃに格納する。なお、パラメータ処理回路３０は、出力画像エリアに対する優先順位の設定手法を任意に変更できるように構成されている。
また、パラメータ処理回路３０が行うパラメータの並べ替え処理については、パラメータ処理回路３０に代わって、ＣＰＵ２４が行うように構成してもよい。
【００２３】
＜シーケンサ回路＞
図８は、画像変形回路２２に設けられたシーケンサ回路２２ｓとその実施順序の一例を示す図である。
シーケンサ回路２２ｓは、先頭ＤＤＲアドレス決定回路Ｋ１０と、副走査画素数決定回路Ｋ１２と、必要副走査方向画素数算出回路Ｋ１４と、パラメータ格納回路Ｋ１６と、メモリ格納情報取得回路Ｋ１８と、比較回路Ｋ２０と、アンド回路Ｋ２２と、を備えている。
シーケンサ回路２２ｓは、ＣＰＵ２４によりレジスタ２２ｅに設定されたデータに基づいて、ＣＰＵ２４から出力される参照画像リード要求信号Ｓｒｒを外部メモリ４４０に出力するか否かを制御することを特徴とする。
【００２４】
なお、本実施形態では、単眼カメラを使用したＴＶ会議システムなど、入力される参照画像が１枚である場合を想定している。
まず、先頭ＤＤＲアドレス決定回路Ｋ１０は、レジスタ２２ｅから取得した入力画像の主走査方向画素数やレンズ情報に基づいて、各エリアの出力画像に対応する参照画像切り出しデータ、及び先頭ＤＤＲアドレスＥＡを決定する。
次に、副走査画素数決定回路Ｋ１２は、レジスタ２２ｅから取得した入力画像の主走査方向画素数やレンズ情報に基づいて、各エリアの出力画像に対応する参照画像切り出しデータ、及び副走査画素数ＥＬを決定する。
【００２５】
次に、必要副走査方向画素数算出回路Ｋ１４は、先頭ＤＤＲアドレス決定回路Ｋ１０及び副走査画素数決定回路Ｋ１２において決定した情報（各エリアの出力画像に対応する参照画像切り出しデータ、及び先頭ＤＤＲアドレスＥＡ、各エリアの出力画像に対応する参照画像切り出しデータ、及び副走査画素数ＥＬ）に基づいて、１エリアラインにおける最小となるエリア（図９、エリアＰ）の必要副走査方向画素数ＲＬを算出する。
ここで、必要副走査方向画素数算出回路Ｋ１４は、各出力画像エリアに対応する参照画像の先頭ＤＤＲアドレスＥＡ、入力される源画像の主走査画素数ＨＳ、各出力画像エリアに対応する参照画像の副走査画素数ＥＬを以下の式（１）に代入して、必要副走査方向画素数ＲＬを算出する。
ＲＬ＝ＥＡ／ＨＳ＋ＥＬ・・・（１）
【００２６】
なお、入力される源画像の主走査画素数ＨＳは、撮像素子の仕様により一義的に決定されるので、その説明を省略する。
必要副走査方向画素数算出回路Ｋ１４は、必要副走査方向画素数ＲＬをパラメータ格納部４０ｃに格納（書き戻し）する。
第１実施形態によれば、必要副走査方向画素数算出回路Ｋ１４は、各出力画像エリアに対応する参照画像データの先頭ＤＤＲアドレスＥＡ、入力画像データの主走査画素数ＨＳ、各出力画像エリアに対応する参照画像データの副走査画素数ＥＬに基づいて、必要副走査方向画素数ＲＬを算出する。
これにより、外部メモリ４０に参照画像データが先に書き込まれる順番になるように並べ替えられたパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００２７】
シーケンサ回路２２ｓは、入力される源画像となる参照画像について、現在の外部メモリ４０へのライト済み副走査方向画素数ＷＬ（ライト済み副走査方向画素数）をライトＤＭＡＣ１６からインターコネクト回路１８を介して取得することが可能である。
メモリ格納情報取得回路Ｋ１８は、インターコネクト回路１８を介してライトＤＭＡＣ１６からライト済みライン数情報ＷＬを取得する。
【００２８】
比較回路Ｋ２０は、必要副走査方向画素数算出回路Ｋ１４において算出した必要副走査方向画素数ＲＬ（副走査アドレスに相当する）と、メモリ格納情報取得回路Ｋ１８において取得したメモリライト済みの副走査方向画素数ＷＬとを比較し、
ＲＬ＜ＷＬ・・・（２）
式（２）に示す状態である場合、比較回路Ｋ２０は、外部メモリ４０への参照画像データのリード要求コマンド信号をネゲートするためのペンディング信号Ｓｐｅｎをアクティブ（Ｌｏｗ状態）にする。ペンディング信号Ｓｐｅｎは、アンド回路Ｋ２２の反転入力端子に入力される。
アンド回路Ｋ２２の別の入力端子には、ＣＰＵ２４から出力される参照画像リード要求信号Ｓｒｒｍが入力され、アンド回路Ｋ２２の出力端子から参照画像リード要求信号Ｓｒｒが外部メモリ４０に出力されない。
ここで、外部メモリ４０は、上記式（２）の状態が解消するまで参照画像の読み出しが一時停止される。
【００２９】
第１実施形態によれば、アンド回路Ｋ２２は、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が小さい場合には、外部メモリ４０への参照画像データのリード要求信号Ｓｒｒを無効にするためのペンディング信号Ｓｐｅｎをアクティブにする。
これにより、外部メモリ４０に参照画像データが先に書き込まれるまで、画像変形処理を待機することができる。
【００３０】
一方、式（２）に示す状態ではない場合、比較回路Ｋ２０は、外部メモリ４０への参照画像データのリード要求コマンド信号をアサートするため、ペンディング信号Ｓｐｅｎをインアクティブ（Ｈｉｇｈ状態）にする。これにより、アンド回路Ｋ２２は、出力端子から参照画像リード要求信号Ｓｒｒを外部メモリ４０の照画像格納部４０ａに出力する。
第１実施形態によれば、アンド回路Ｋ２２が、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が大きい場合には、ペンディング信号Ｓｐｅｎを非アクティブにする。
これにより、外部メモリ４０の照画像格納部４０ａに先に書き込まれた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００３１】
＜画像変形処理のデータ準備＞
ここで、画像変形処理を行う前段階でのデータの準備について説明する。
シーケンサ回路２２ｓのアンド回路Ｋ２２から参照画像リード要求信号Ｓｒｒ受け付けたパラメータ格納部４０ｂは、パラメータ処理回路３０から出力されるアドレス（パラメータの記憶位置を示すアドレス）に対応したパラメータをインターコネクト回路１８を介して画像変形回路２２に出力する。
パラメータ格納部４０ｂからパラメータを受け付けた画像変形回路２２は、例えばＰ＿ＳＲＡＭ［１］２２ｃにパラメータを書き込む。この結果、Ｐ＿ＳＲＡＭ［１］２２ｃには、図５に示すように、参照画像切り出しデータ、及び参照画素指定データが記憶される。
【００３２】
次いで、パラメータ処理回路３０は、Ｐ＿ＳＲＡＭ［１］２２ｃから参照画像切り出しデータとして、参照画像の先頭ＤＤＲアドレス、主走査画素数、及び副走査ライン数を読み出して、これらのデータをレジスタ２２ｅに一旦記憶させる。
パラメータ処理回路３０は、レジスタ２２ｅに記憶されているデータを参照して、参照画像の先頭ＤＤＲアドレスをリードＤＭＡＣ２６自体の開始アドレスとして設定し、且つ主走査画素数、及び副走査ライン数で示すデータブロック数を開始アドレスに加えた終了アドレスとして設定する。
【００３３】
次いで、画像変形制御部２２ｇは、設定された開始アドレス、及びリード信号をインターコネクト回路１８を介して参照画像格納部４０ａに出力する。
参照画像格納部４０ａは、参照画像格納部４０ａから出力される開始アドレスに対応した画像データをインターコネクト回路１８を介して画像変形回路２２に出力する。
ここで、画像変形制御部２２ｇにより開始アドレスから終了アドレスまでのアドレスが設定されているので、開始アドレスから終了アドレスに対応したデータが順次に参照画像格納部４０ａからインターコネクト回路１８を介して画像変形回路２２に出力される。
一方、参照画像格納部４０ａから参照データを受け付けた画像変形回路２２は、例えばＲ＿ＳＲＡＭ［１］２２ａに参照データを書き込む。この結果、Ｒ＿ＳＲＡＭ［１］２２ａには、図５に示すように、参照画像データが記憶される。
【００３４】
＜画像変形処理＞
図２を参照して、画像変形回路２２の補正動作について説明する。なお、画像変形回路２２の補正動作は、画像変形制御部２２ｇにより制御される。
Ｂ面についてのＲ＿ＳＲＡＭ［２］２２ｂに記憶させるべき参照画像データについて、例えば（Ｐ−１）エリア目の出力画像エリアのパラメータ及び参照画像データを外部メモリ４０から取得するためのリードアクセスを行っている場合を想定する。この場合では、補正演算回路２２ｈは、Ａ面についてのＲ＿ＳＲＡＭ［１］２２ａ、Ｐ＿ＳＲＡＭ［１］２２ｃに既に記憶された画像データ及びパラメータに基づいて補正演算処理を行う。
ここで、補正演算回路２２ｈは、先に外部メモリ４０に対して、ＤＤＲ  ＳＤＲＡＭリードアクセスを行った（Ｐ）エリア目の出力画像エリアの補正演算処理を行う。
具体的には、補正演算回路２２ｈは、Ｂ面の補正後の画像データのライト、Ｂ面の変形パラメータのリード及びＢ面の参照画像データのリードを行っているときに、Ａ面の補正演算を行う。一方、補正演算回路２２ｈは、Ａ面の補正後の画像データのライト、Ａ面の変形パラメータのリード及びＡ面の参照画像データのリードを行っているときに、Ｂ面の補正演算を行う。以上の処理動作は、外部メモリ４０へのアクセスを間断なく行わせることで、処理性能の向上を図るためである。
【００３５】
画像変形回路２２により生成された（Ｐ）エリアの出力画像データは、画像変形回路２２からインターコネクト回路１８を介して出力画像格納部４０ｄの（Ｐ）エリアに出力される。
この結果、出力画像格納部４０ｄの（Ｐ）エリアには、画像変形処理後のエリア出力画像データが記憶され、さらに、出力画像格納部４０ｄの（１）エリア〜（ＭＮ）には、画像変形処理後のエリア出力画像データが順次に記憶される。
リードＤＭＡＣ２６は、外部メモリ４０の出力画像格納部４０ｄに記憶してある画像変形処理後の画像データを、インターコネクト回路１８を介して読み出し、出力Ｉ／Ｆ回路２８に出力する。
【００３６】
このような構成にすることで、画像変形回路前段の外部メモリ４０の処理開始と、画像変形回路の処理開始を同時にすることができ、途中の出力画像エリアで必要とする参照画像データが外部メモリ４０への転送（ライト）が行われていなければ、画像変形回路の処理を一時停止させているので、処理の破綻なくフレーム遅延をできるだけ小さくすることが可能となる。
【００３７】
＜入力画像と出力画像の関係＞
図９は、図６に示した画像出力エリアを対象として、入力画像５０と出力画像５２の関係を示す図である。入力画像５０は外部メモリ４０に記憶されている。図９において、入力画像５０における斜線で示す四角形１、２、３、・・Ｐ・・・Ｎは、それぞれ出力画像エリアにおける四角形１、２、３、・・Ｐ・・・Ｎを出力するのに必要な参照画像エリアである。
ライトＤＭＡＣ１６は、例えばカメラから出力される入力画像５０を入力し、図９の紙面下方向に向かって順次に外部メモリ４０に転送（ライト）していく。
【００３８】
従来技術では、エリア１の出力画像を生成するのに必要となる必要副走査方向画素数（ライン数）が、図９に示す開始可能ライン数ＳＬｎであった。この要因は、従来の画像変形回路では、外部メモリ上のパラメータ格納部にあるエリア１から順番にパラメータ（参照画像切り出しデータ、及び参照画像指定データ）を取得し、出力画像を生成したことにある。
これに対して、本実施形態では、Ｐのエリアから出力画像の生成を開始することにより、図９に示す開始可能ライン数ＳＬ１から出力画像の生成を開始することが可能になる。
【００３９】
第１実施形態によれば、パラメータ格納回路Ｋ１６が、外部メモリ４０から各参照画像データを読み出すためのパラメータを記憶する。パラメータ処理回路３０が、外部メモリ４０に参照画像データが先に書き込まれる順番になるようにパラメータを並べ替える。必要副走査方向画素数算出回路Ｋ１４が、パラメータ処理回路３０から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数ＲＬを算出する。メモリ格納情報取得回路Ｋ１８が、外部メモリ４０に書き込み途中の入力画像データに係るライト済み副走査方向画素数ＷＬを取得する。比較回路Ｋ２０が、必要副走査方向画素数ＲＬと、ライト済み副走査方向画素数ＷＬとを比較する。アンド回路Ｋ２２が、比較回路Ｋ２０の結果に応じて、外部メモリ４０から当該パラメータに係る参照画像データを取得可能か否かを決定する。
これにより、外部メモリ４０に先に書き込まれた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４０】
＜第２実施形態＞
本発明の第２実施形態に係る画像処理装置について説明する。
第２実施形態に係る画像処理装置は、第１実施形態と同様に、図１に示す画像処理装置１、図２に示す画像変形回路２２及び関連ブロックにより構成される。
＜各エリアを含むライン毎の並べ替えの一例＞
図１０は、各エリアを含むライン毎に副走査方向画素数を並べ替えることを示す図である。
第１実施形態では、図８に示す画像変形回路の実施順序において、最初の１つのエリアについての出力画像に対して、１ラインを用いてパラメータの並び替え処理を行う機能であった。
これに対して、第２実施形態では、図１０に示すように、パラメータ処理回路３０は、各エリアにおいて比較して一番早く入力画像が揃う、ライン毎に最小となる副走査方向画素数（ライン数）を用いてパラメータの並び替え処理を行う。
第２実施形態によれば、パラメータ処理回路３０は、各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを優先する順番に並べ替える。
これにより、各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４１】
＜入力画像と出力画像の関係＞
図１１は、本発明の第２実施形態に係る画像処理装置により扱われる入力画像と出力画像の関係を示す図である。
＜並べ変えの一例＞
図１１は任意の開始位置にてパラメータを並べ替えることを示す図である。
図１１は、最小の副走査ライン数であるエリアＰとその前のエリアＰ−１において、あまり副走査ライン数に差がない場合に、任意に画像変形回路２２における処理の開始を設定できる機能を有する。
ライトＤＭＡＣ１６は、第１実施形態において説明したように、例えばカメラから出力される入力画像６０を入力し、図１１の紙面下方向に向かって順次に外部メモリ４０に転送（ライト）していく。
従来技術では、エリア１の出力画像を生成するのに必要となる副走査方向画素数（ライン数）が、図１１に示す開始可能ライン数ＳＬ２ｎであった。
これに対して、本実施形態では、Ｐのエリアから出力画像の生成を開始することにより、図１１に示す開始可能ライン数ＳＬ２１から出力画像の生成を開始することが可能になる。
第２実施形態によれば、パラメータ処理回路３０は、任意の出力画像エリアを開始位置とするパラメータを優先する順番に並べ替える。
これにより、任意の出力画像エリアを開始位置とするパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４２】
＜第３実施形態＞
本発明の第３実施形態に係る画像処理装置について説明する。
図１２は本発明の第３実施形態に係る画像処理装置の構成を示すブロック図である。
第３実施形態に係る画像処理装置１００は、第１実施形態に係る画像処理装置１の構成に加えて、半導体装置１００を備えている。
図１２において、半導体装置１００は、半導体装置１に加えて、第２のカメラを接続するための入力Ｉ／Ｆ回路１１２と、ＩＳＰ１１４と、ライトＤＭＡＣ１１６と、を備えている。
【００４３】
＜画像変形回路、及び関連ブロック＞
図１３は、図１２に示す画像変形回路とその関連ブロックを示すブロック図である。
図１３に示す外部メモリ４０には、第２カメラからの入力画像が参照画像として参照画像格納部１４０ａに格納されている。
画像変形回路１２２の内部には、参照画像を読み込む際のシーケンス制御を行うシーケンサ回路１２２ｓが備えられている。
【００４４】
＜シーケンサ回路の実施順序＞
図１４は、複数枚の入力画像を対象としたシーケンサ回路１２２ｓとその実施順序を示す一例である。
図１４に示すシーケンサ回路は、複数のカメラ（例えば、第１カメラ、第２カメラ）等からの画像入力がある場合において、複数の入力画像の用途を想定している。
第１実施形態において説明したシーケンサ回路２２ｓの実施順序（図８）に対して、第２実施形態では、入力となる参照画像が２枚以上ある場合のシーケンサ回路１２２ｓの実施順序を採用する。
第２実施形態のシーケンサ回路１２２ｓは、第１実施形態のシーケンサ回路２２ｓに加えて、第１カメラ情報取得回路Ｋ５０と、第２カメラ情報取得回路Ｋ５２と、比較回路Ｋ５４と、を備えている。
複数枚の入力画像のそれぞれのライト済みライン数情報ＷＬ１、ＷＬ２を比較回路［２］Ｋ５４において比較しておき、ライン数が小さい方を採用する。その値を参照画像切り出しデータからの最小副走査アドレス値との比較を比較回路Ｋ２０において行う。
詳しくは、第１カメラ情報取得回路Ｋ５０では、インターコネクト回路１８を介してライトＤＭＡＣ１６から第１カメラに係るライト済みライン数情報ＷＬ１を取得する。
第２カメラ情報取得回路Ｋ５２では、インターコネクト回路１８を介してライトＤＭＡＣ１１６から第２カメラに係るライト済みライン数情報ＷＬ２を取得する。
比較回路Ｋ５４では、第１カメラに係るライト済みライン数情報ＷＬ１と、第２カメラに係るライト済みライン数情報ＷＬ２とを比較し、ライン数が小さい方の情報を比較回路Ｋ２０に出力する。
【００４５】
第３実施形態によれば、比較回路Ｋ５４が、第１カメラに係るライト済み副走査方向画素数ＷＬ１と、第２カメラに係るライト済み副走査方向画素数ＷＬ２とを比較し、何れか小さい方のライト済み副走査方向ライン数を比較回路Ｋ２０に与える。比較回路Ｋ２０が、比較回路Ｋ５４により与えられたライト済み必要副走査方向画素数と、参照画像データに係る必要副走査方向画素数ＲＬとを比較する。
これにより、第１カメラと第２カメラを備えたステレオカメラを利用した場合でも、外部メモリ４０に先に書き込まれていた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４６】
＜本発明の実施態様例の構成、作用、効果＞
＜第１態様＞
本態様の画像変形回路２２は、外部メモリ４０に記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形回路２２であって、外部メモリ４０から各参照画像データを読み出すためのパラメータを記憶するパラメータ格納回路Ｋ１６と、外部メモリ４０に参照画像データが先に書き込まれる順番になるようにパラメータを並べ替えるパラメータ処理回路３０と、パラメータ処理回路３０から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数ＲＬを算出する必要副走査方向画素数算出回路Ｋ１４と、外部メモリ４０に書き込み途中の入力画像データに係るライト済み副走査方向画素数ＷＬを取得するメモリ格納情報取得回路Ｋ１８と、必要副走査方向画素数ＲＬと、ライト済み副走査方向画素数ＷＬとを比較する比較回路Ｋ２０と、比較回路Ｋ２０の結果に応じて、外部メモリ４０から当該パラメータに係る参照画像データを取得可能か否かを決定するアンド回路Ｋ２２と、を備えることを特徴とする。
本態様によれば、パラメータ格納回路Ｋ１６が、外部メモリ４０から各参照画像データを読み出すためのパラメータを記憶する。パラメータ処理回路３０が、外部メモリ４０に参照画像データが先に書き込まれる順番になるようにパラメータを並べ替える。必要副走査方向画素数算出回路Ｋ１４が、パラメータ処理回路３０から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数ＲＬを算出する。メモリ格納情報取得回路Ｋ１８が、外部メモリ４０に書き込み途中の入力画像データに係るライト済み副走査方向画素数ＷＬを取得する。比較回路Ｋ２０が、必要副走査方向画素数ＲＬと、ライト済み副走査方向画素数ＷＬとを比較する。アンド回路Ｋ２２が、比較回路Ｋ２０の結果に応じて、外部メモリ４０から当該パラメータに係る参照画像データを取得可能か否かを決定する。
これにより、外部メモリ４０に先に書き込まれた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４７】
＜第２態様＞
本態様の画像変形回路２２は、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が小さい場合には、外部メモリ４０への参照画像データのリード要求信号Ｓｒｒを無効にするためのペンディング信号Ｓｐｅｎをアクティブにするアンド回路Ｋ２２と、を備えたことを特徴とする。
本態様によれば、アンド回路Ｋ２２は、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が小さい場合には、外部メモリ４０への参照画像データのリード要求信号Ｓｒｒを無効にするためのペンディング信号Ｓｐｅｎをアクティブにする。
これにより、外部メモリ４０に参照画像データが先に書き込まれるまで、画像変形処理を待機することができる。
【００４８】
＜第３態様＞
本態様のアンド回路Ｋ２２は、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が大きい場合には、ペンディング信号Ｓｐｅｎを非アクティブにすることを特徴とする。
本態様によれば、アンド回路Ｋ２２が、比較回路Ｋ２０の結果として、必要副走査方向画素数ＲＬよりもライト済み副走査方向画素数ＷＬの方が大きい場合には、ペンディング信号Ｓｐｅｎを非アクティブにする。
これにより、外部メモリ４０に先に書き込まれた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００４９】
＜第４態様＞
本態様の画像変形回路２２は、第１カメラに係るライト済み副走査方向画素数ＷＬ１と、第２カメラに係るライト済み副走査方向画素数ＷＬ２とを比較し、何れか小さい方のライト済み副走査方向ライン数を比較回路Ｋ２０に与える比較回路Ｋ５４をさらに備え、比較回路Ｋ２０は、比較回路Ｋ５４により与えられたライト済み必要副走査方向画素数と、参照画像データに係る必要副走査方向画素数ＲＬとを比較することを特徴とする。
本態様によれば、比較回路Ｋ５４が、第１カメラに係るライト済み副走査方向画素数ＷＬ１と、第２カメラに係るライト済み副走査方向画素数ＷＬ２とを比較し、何れか小さい方のライト済み副走査方向ライン数を比較回路Ｋ２０に与える。比較回路Ｋ２０が、比較回路Ｋ５４により与えられたライト済み必要副走査方向画素数と、参照画像データに係る必要副走査方向画素数ＲＬとを比較する。
これにより、第１カメラと第２カメラを備えたステレオカメラを利用した場合でも、外部メモリ４０に先に書き込まれていた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００５０】
＜第５態様＞
本態様の必要副走査方向画素数算出回路Ｋ１４は、各出力画像エリアに対応する参照画像データの先頭ＤＤＲアドレスＥＡ、入力画像データの主走査画素数ＨＳ、各出力画像エリアに対応する参照画像データの副走査画素数ＥＬに基づいて、必要副走査方向画素数ＲＬを算出することを特徴とする。
本態様によれば、必要副走査方向画素数算出回路Ｋ１４は、各出力画像エリアに対応する参照画像データの先頭ＤＤＲアドレスＥＡ、入力画像データの主走査画素数ＨＳ、各出力画像エリアに対応する参照画像データの副走査画素数ＥＬに基づいて、必要副走査方向画素数ＲＬを算出する。
これにより、外部メモリ４０に参照画像データが先に書き込まれる順番になるように並べ替えられたパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００５１】
＜第６態様＞
本態様のパラメータ処理回路３０は、各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを優先する順番に並べ替えることを特徴とする。
本態様によれば、パラメータ処理回路３０は、各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを優先する順番に並べ替える。
これにより、各出力画像エリアにおいて必要副走査方向画素数が最小になるパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００５２】
＜第７態様＞
本態様のパラメータ処理回路３０は、任意の出力画像エリアを開始位置とするパラメータを優先する順番に並べ替えることを特徴とする。
本態様によれば、パラメータ処理回路３０は、任意の出力画像エリアを開始位置とするパラメータを優先する順番に並べ替える。
これにより、任意の出力画像エリアを開始位置とするパラメータを用いて必要副走査方向画素数ＲＬを算出することができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００５３】
＜第８態様＞
本態様の画像処理装置１は、第１態様乃至第８態様の何れか一つに記載の画像変形回路２２を備えたことを特徴とする。
本態様によれば、画像処理装置１が、第１態様乃至第８態様の何れか一つに記載の画像変形回路２２を備える。
これにより、外部メモリ４０に先に書き込まれた参照画像データに対して画像変形処理を行うことができ、画像変形処理を行うことに起因して発生するフレーム遅延の低減を図ることができる。
【００５４】
＜第９態様＞
本態様の画像変形方法は、外部メモリ４０に記憶した入力画像データから処理対象に係る部分の参照画像データを読み出し、参照画像データに対して所定の画像変形処理を行って出力画像エリアに係る画像データを生成する画像変形方法であって、外部メモリ４０から各参照画像データを読み出すためのパラメータをパラメータメモリに記憶する工程と、パラメータ処理回路３０が、外部メモリ４０に参照画像データが先に書き込まれる順番になるようにパラメータを並べ替える工程と、必要副走査方向画素数算出回路Ｋ１４が、パラメータ処理回路３０から取得したパラメータに基づいて、所定の画像変形処理に必要になる必要副走査方向画素数ＲＬを算出する工程と、メモリ格納情報取得回路Ｋ１８が、外部メモリ４０に書き込み途中の入力画像データに係るライト済み副走査方向画素数ＷＬを取得する工程と、比較回路Ｋ２０が、必要副走査方向画素数ＲＬと、ライト済み副走査方向画素数ＷＬとを比較する工程と、アンド回路Ｋ２２が、比較回路の結果に応じて、外部メモリ４０から当該パラメータに係る参照画像データを取得可能か否かを決定する工程と、を行うことを特徴とする。
第９態様の作用、及び効果は第１態様と同様であるので、その説明を省略する。
【符号の説明】
【００５５】
１…画像処理装置、Ｋ１４…必要副走査方向画素数算出回路、Ｋ１６…パラメータ格納回路、Ｋ１８…メモリ格納情報取得回路、Ｋ２０…比較回路、Ｋ２２…アンド回路、２２…画像変形回路、３０…パラメータ処理回路、４０…外部メモリ、５４…比較回路Ｋ
【先行技術文献】
【特許文献】
【００５６】
【特許文献１】特開２０１５−０９９９５９公報
【図１】
2018005389.tif 000003
【図２】
2018005389.tif 000004
【図３】
2018005389.tif 000005
【図４】
2018005389.tif 000006
【図５】
2018005389.tif 000007
【図６】
2018005389.tif 000008
【図７】
2018005389.tif 000009
【図８】
2018005389.tif 000010
【図９】
2018005389.tif 000011
【図１０】
2018005389.tif 000012
【図１１】
2018005389.tif 000013
【図１２】
2018005389.tif 000014
【図１３】
2018005389.tif 000015
【図１４】
2018005389.tif 000016