(57)【要約】      （修正有）【課題】窒化物半導体を用いた半導体装置の特性を向上させる。【解決手段】半導体装置は、バッファ層Ｓ１と、チャネル層Ｓ２と、障壁層Ｓ３と、メサ型の２ＤＥＧ解消層Ｓ４と、ソース電極ＳＥと、ドレイン電極ＤＥと、メサ型の２ＤＥＧ解消層上に形成されたゲート絶縁膜ＧＩと、その上に形成されたゲート電極ＧＥと、を有する。ゲート絶縁膜ＧＩは、メサ型の２ＤＥＧ解消層上に形成されたスパッタ膜ＧＩａと、この上に形成されたＣＶＤ膜ＧＩｂよりなる。スパッタ膜ＧＩａは、絶縁物よりなるターゲットを用い、非酸化性雰囲気で、スパッタリング法により形成される。【選択図】図１
2018200932.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、メサ型の第４窒化物半導体層を形成する工程、
（ｄ）前記メサ型の前記第４窒化物半導体層上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力以下であり、
前記（ｄ）工程は、
（ｄ１）前記メサ型の前記第４窒化物半導体層上に、第１絶縁物よりなるターゲットを用いたスパッタリング法により、前記第１絶縁物よりなる第１膜を形成する工程、
（ｄ２）前記第１膜上に、ＣＶＤ法により第２絶縁物よりなる第２膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ１）工程の前記第１膜は、非酸化性雰囲気で形成される、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２膜中の水素（Ｈ）含有量は、１×１０１８／ｃｍ３以上である、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１膜中の水素（Ｈ）含有量は、１×１０１７／ｃｍ３以下である、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１膜の膜厚は、１０ｎｍ以下である、半導体装置の製造方法。
【請求項８】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝を形成する工程、
（ｄ）前記溝内にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記（ｄ）工程は、
（ｄ１）前記溝内に、第１絶縁物よりなるターゲットを用いたスパッタリング法により、前記第１絶縁物よりなる第１膜を形成する工程、
（ｄ２）前記第１膜上に、ＣＶＤ法により第２絶縁物よりなる第２膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ１）工程の前記第１膜は、非酸化性雰囲気で形成される、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第２膜中の水素（Ｈ）含有量は、１×１０１８／ｃｍ３以上である、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１膜中の水素（Ｈ）含有量は、１×１０１７／ｃｍ３以下である、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１膜の膜厚は、１０ｎｍ以下である、半導体装置の製造方法。
【請求項１５】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成されたメサ型の第４窒化物半導体層と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の一方の側に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の他方の側に形成されたドレイン電極と、
前記第４窒化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力以下であり、
前記ゲート絶縁膜は、前記第４窒化物半導体層上に形成された第１膜と、前記第１膜上に形成された第２膜とを有し、
前記第１膜は、スパッタ膜よりなり、前記第２膜は、ＣＶＤ膜よりなる、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第２膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第２膜中の水素（Ｈ）含有量は、１×１０１８／ｃｍ３以上である、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１膜中の水素（Ｈ）含有量は、１×１０１７／ｃｍ３以下である、半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第１膜の膜厚は、１０ｎｍ以下である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
【０００３】
例えば、特許文献１（国際公開第２０１０／０６４７０６号）には、実用的な正のゲート電圧でオンし、高速動作が可能な、ＩＩＩ族窒化物半導体層を用いたＭＩＳ型電界効果トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１０／０６４７０６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。ノーマリオフ特性を持たせるためのトランジスタの構造、例えば、メサ型構造やリセスゲート構造などについて検討している。
【０００６】
しかしながら、本発明者の検討によれば、メサ型ＭＯＳ構造のトランジスタにおいて、ゲート絶縁膜の膜厚を大きくすると、閾値電位が低下し、ノーマリオフ特性が得られないという課題が生じた。
【０００７】
このような課題を解決し、ノーマリオフ特性の良好な半導体装置の開発が望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置の製造方法は、“ゲート絶縁膜を形成する工程”を有し、この工程は、メサ型の窒化物半導体層上に、第１絶縁物よりなるターゲットを用いたスパッタリング法により、第１絶縁物よりなる第１膜を形成する工程と、第１膜上に、ＣＶＤ法により第２絶縁物よりなる第２膜を形成する工程と、を有する。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、“ゲート絶縁膜”を有し、このゲート絶縁膜は、第１膜と、第１膜上に形成された第２膜とを有し、第１膜は、スパッタ膜よりなり、第２膜は、ＣＶＤ膜よりなる。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００１３】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】比較例１、２の半導体装置のゲート電極下の各膜の積層状態を示す図である。
【図３】比較例１の半導体装置のゲート電極下のエネルギーバンドを示す図である。
【図４】比較例１の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。
【図５】比較例１の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。
【図６】比較例２の半導体装置のゲート電極下のエネルギーバンドを示す図である。
【図７】比較例２の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。
【図８】実施の形態１の半導体装置のゲート電極下のエネルギーバンドを示す図である。
【図９】実施の形態１の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の構成を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１９】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２１】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタ（MOSFET；Metal-Oxide-Semiconductor Field Effect Transistor、MISFETともいう）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
【００２２】
本実施の形態の半導体装置においては、基板ＳＵＢ上に、高抵抗バッファ層ＢＵＦが設けられている。なお、基板ＳＵＢ上に、核生成層を設けた後、その上に高抵抗バッファ層ＢＵＦを形成してもよい。
【００２３】
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００２４】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。
【００２５】
高抵抗バッファ層ＢＵＦは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層ＢＵＦとして用いることができる。
【００２６】
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００２７】
高抵抗バッファ層ＢＵＦ上には、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の一部の上には、第４の窒化物半導体層Ｓ４が形成されている。
【００２８】
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
【００２９】
第３の窒化物半導体層Ｓ３は、第１の窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
【００３０】
第４の窒化物半導体層Ｓ４は、メサ型（メサ形状、凸状、ライン状）であり、その断面は、略矩形状である。なお、第４の窒化物半導体層Ｓ４の側面を、テーパ形状（順テーパ形状）としてもよい。第４の窒化物半導体層Ｓ４は、第２の窒化物半導体層Ｓ２と電子親和力が等しいか、または、第２の窒化物半導体層Ｓ２より電子親和力が小さい（Ｓ４≦Ｓ２）。
【００３１】
第１の窒化物半導体層Ｓ１は、バッファ層（バックバリア層、チャネル下地層）とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＩｎＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、障壁層（電子供給層）とも呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１の窒化物半導体層Ｓ１よりＡｌ組成が大きい。また、メサ型の第４の窒化物半導体層Ｓ４は、２ＤＥＧ解消層（キャップ層）とも呼ばれ、例えば、ＩｎＧａＮよりなる。但し、第２の窒化物半導体層Ｓ２よりＩｎ組成が等しいか、または大きい。なお、第２の窒化物半導体層（チャネル層）Ｓ２および第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４を、ＧａＮで構成してもよい。
【００３２】
また、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。このゲート絶縁膜ＧＩは、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４を覆うように形成されている。即ち、ゲート絶縁膜ＧＩの幅（ゲート長方向の長さ）は、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の幅より大きい。ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。ここでは、ゲート電極ＧＥの幅とゲート絶縁膜ＧＩ幅は同じである。
【００３３】
また、第３の窒化物半導体層（障壁層）Ｓ３上の一部は、表面保護膜ＰＲＯで覆われている。そして、第３の窒化物半導体層（障壁層）Ｓ３上であって、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、表面保護膜ＰＲＯおよび層間絶縁膜ＩＬ１の積層膜中には、コンタクトホールが形成され、このコンタクトホールの内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。
【００３４】
ここで、第２の窒化物半導体層（チャネル層）Ｓ２と第３の窒化物半導体層（障壁層）Ｓ３の界面においては、２ＤＥＧ（２次元電子ガス)が発生する。但し、ゲート電極ＧＥの下方においては、ゲート絶縁膜ＧＩを介してメサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４が設けられているため２ＤＥＧの発生が抑止される。このため、ゲート電極ＧＥに所定の電圧（閾値電圧）を印加した場合に、ゲート電極ＧＥの下方に、チャネルが形成され、トランジスタがオン状態となる。
【００３５】
ここで、本実施の形態においては、ゲート絶縁膜ＧＩを、下層に位置するスパッタ膜ＧＩａと、上層に位置するＣＶＤ膜ＧＩｂとで構成している。スパッタ膜ＧＩａは、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上に形成され、ＣＶＤ膜ＧＩｂは、スパッタ膜ＧＩａ上に形成されている。このような積層膜を、ＣＶＤ膜／スパッタ膜と示す場合がある。
【００３６】
このように本実施の形態においては、ゲート絶縁膜ＧＩを、ＣＶＤ膜／スパッタ膜で構成したので、ＭＯＳ界面の正電荷、絶縁膜中の正電荷量を低減し、閾値電圧を向上させることができる。これにより、ノーマリオフ特性を向上させることができる。
【００３７】
以下に、ＣＶＤ膜／スパッタ膜の性質と、ＣＶＤ膜／スパッタ膜を用いることのメリットを説明する。
【００３８】
（ＣＶＤ膜／スパッタ膜の性質）
スパッタ膜ＧＩａは、スパッタリング法を用いて形成された膜である。より具体的には、絶縁物（酸化物や窒化物など）のターゲットを用いて、非酸化性雰囲気下において、スパッタリング法を用いて形成された膜である。スパッタリング法とは、減圧、かつ、不活性ガス（例えば、Ａｒ）雰囲気下において、ターゲットと呼ばれるプレート状の成膜材料塊に、マイナスの電圧あるいは高周波電圧を印加してグロー放電を発生させ、不活性ガス原子をイオン化し、高速でターゲットの表面にガスイオンを衝突させて、ターゲットを構成する成膜材料塊の粒子を弾き出し、基板の表面上に堆積させることにより、膜を形成する方法である。
【００３９】
スパッタ膜ＧＩａとしては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。非酸化性雰囲気下、例えば、Ａｒや窒素などの不活性ガスの雰囲気下において、酸化アルミニウム（Ａｌ２Ｏ３）よりなるターゲットを用いて、スパッタリング法により、酸化アルミニウム（Ａｌ２Ｏ３）膜を形成することができる。スパッタ膜ＧＩａとしては、上記酸化アルミニウム（Ａｌ２Ｏ３）膜の他、窒化アルミニウム（ＡｌＮ）膜、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜などを用いることができる。これらの膜のターゲットは、順に、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）である。
【００４０】
ＣＶＤ膜ＧＩｂは、ＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成された膜である。ＣＶＤ法は、処理室内に、目的とする膜の成分を含む原料ガスを供給し、基板表面あるいは気相での化学反応により膜を堆積する方法である。
【００４１】
例えば、目的とする膜の成分を含む原料ガスを供給しつつ、酸化性雰囲気下において、膜を形成する。
【００４２】
ＣＶＤ膜ＧＩｂとしては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム（Ａｌ２Ｏ３）膜の原料ガスとしては、トリメチルアルミニウムと酸化剤（例えば、Ｈ２Ｏ、Ｏ３など）を用いる。ＣＶＤ膜ＧＩｂとしては、上記酸化アルミニウム（Ａｌ２Ｏ３）膜の他、窒化アルミニウム（ＡｌＮ）膜、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜などを用いることができる。窒化アルミニウム（ＡｌＮ）膜の原料ガスは、トリメチルアルミニウムとアンモニア（ＮＨ３）などである。酸化シリコン（ＳｉＯ２）膜の原料ガスは、シランと酸化剤（例えば、Ｈ２Ｏ、Ｏ３など）である。窒化シリコン（ＳｉＮ）膜の原料ガスは、シランとアンモニア（ＮＨ３）などである。
【００４３】
このようにＣＶＤ膜とスパッタ膜とでは、原料や成膜方法が異なるため、次のような特徴がある。
【００４４】
ＣＶＤ膜ＧＩｂは、原料ガスとして、水素を含む化合物（例えば、トリメチルアルミニウム、シラン）が用いられ、水素（Ｈ）を膜中に含有する。これに対し、スパッタ膜ＧＩａは、絶縁物自体をターゲットとして用いているため、膜中の水素（Ｈ）の含有量（濃度）が少ない。例えば、ＣＶＤ膜ＧＩｂの水素（Ｈ）含有量は、スパッタ膜ＧＩａの水素（Ｈ）含有量より多い。具体的には、例えば、ＣＶＤ膜ＧＩｂの水素（Ｈ）含有量は、１Ｅ１８／ｃｍ３以上であり、スパッタ膜ＧＩａの水素（Ｈ）含有量は、１Ｅ１７／ｃｍ３以下である。水素（Ｈ）の含有量は、二次イオン質量分析装置（ＳＩＭＳ）により測定することができる。なお、例えば、１Ｅ１８は、１×１０１８を意味する。
【００４５】
また、原料ガスとして、Ａｌ化合物（例えば、トリメチルアルミニウム）のように、有機化合物を用いる場合には、炭素（Ｃ）が膜中に取り込まれる。よって、酸化アルミニウム（Ａｌ２Ｏ３）膜や窒化アルミニウム（ＡｌＮ）膜の膜中には、炭素（Ｃ）が含まれる。このようなＣＶＤ膜ＧＩｂの炭素（Ｃ）含有量は、１Ｅ１８／ｃｍ３以上であり、スパッタ膜ＧＩａの炭素（Ｃ）含有量は、１Ｅ１７／ｃｍ３以下である。炭素（Ｃ）の含有量は、二次イオン質量分析装置（ＳＩＭＳ）により測定することができる。
【００４６】
（ＣＶＤ膜／スパッタ膜を用いることのメリット）
前述したように、ゲート絶縁膜ＧＩとして、ＣＶＤ膜／スパッタ膜の積層膜を用いることにより、閾値電圧を向上させることができる。このメリットについて、図２〜図９を参照しながら、比較例１、２と対比しつつ説明する。比較例１は、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合、比較例２は、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合である。
【００４７】
図２は、比較例１、２の半導体装置のゲート電極下の各膜の積層状態を示す図である。図２に示すように、比較例１、２では、ゲート絶縁膜ＧＩとして単層膜が用いられている。なお、他の構成は、実施の形態１（図１）と同様である。図３は、比較例１の半導体装置のゲート電極下のエネルギーバンドを示す図であり、図４、図５は、比較例１の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。図６は、比較例２の半導体装置のゲート電極下のエネルギーバンドを示す図であり、図７は、比較例２の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。図８は、本実施の形態の半導体装置のゲート電極下のエネルギーバンドを示す図であり、図９は、本実施の形態の半導体装置のゲート絶縁膜の膜厚と閾値電圧との関係を説明するための図である。なお、“ゲート絶縁膜の膜厚と閾値電圧の関係”は、“閾値電圧Ｖｔのゲート絶縁膜の膜厚依存性”とも言える。なお、関係図において、横軸は、膜厚（ｎｍ）であり、縦軸は、Ｖｔ（Ｖ）である。また、図４、図５、図７、図９において、破線のグラフ（ａ１、ａ２）は、ＭＯＳ界面や膜中に正電荷がない、理想的な半導体装置の場合のグラフである。また、エネルギーバンドを示す図は、ピンチオフ時のバンド図である。
【００４８】
比較例１、即ち、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合について説明する。比較例１の場合には、図３に示すように、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４と、ゲート絶縁膜（ＣＶＤ膜）との界面（以下、ＭＯＳ界面という）に、正電荷が発生する。この正電荷量は、２Ｅ１２〜１Ｅ１３／ｃｍ２である。
【００４９】
なお、図３の破線は、ＭＯＳ界面に正電荷がない場合のエネルギーバンドを示す。この場合、第１の窒化物半導体層（バッファ層）Ｓ１と第２の窒化物半導体層（チャネル層）Ｓ２の界面に発生した負の分極電荷により、ゲート電極の直下のメサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４に高電界が発生する。ＭＯＳ界面に正電荷がない理想的な場合には、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の電束密度が、ゲート絶縁膜中に引き継がれるため、ゲート絶縁膜を厚くすることで閾値電圧がプラス側にシフトする。
【００５０】
これに対し、ＭＯＳ界面に正電荷が発生した場合、ガウスの法則より、ＭＯＳ界面を境にＣＶＤＡｌ２Ｏ３の電束密度の極性が反対となる。即ち、ＭＯＳ界面に正電荷がない場合には、図３に示す破線のように、閾値電圧が正側に位置するのに対し、ＭＯＳ界面の正電荷により、図３に示す実線のように、閾値電圧が負側にシフトする。その結果、閾値電圧が、負となる。なお、図３において、上向きの矢印は、“閾値電圧マイナス方向”を示し、下向きの矢印は、“閾値電圧プラス方向”を示す（図６も同じ）。
【００５１】
さらに、この閾値電圧の負側へのシフトは、図４のグラフ（ｂ１）に示すようにゲート絶縁膜（ＣＶＤＡｌ２Ｏ３）を厚くすると増々顕著になる。例えば、ゲート絶縁膜（ＣＶＤＡｌ２Ｏ３）を、スイッチングトランジスタとして実用的な膜厚である、４０〜１００ｎｍとすると、閾値電圧が、−１Ｖ以下となる。
【００５２】
比較例２、即ち、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合について説明する。この場合、図６に示すように、ＭＯＳ界面の正電荷はほぼゼロになるが、ゲート絶縁膜（スパッタＡｌ２Ｏ３）中に正電荷が発生してしまう。このため、図７のグラフ（ｂ２）は、上側に凸状となり、ゲート絶縁膜（スパッタＡｌ２Ｏ３）が厚くなると、ゲート絶縁膜中の正電荷のため閾値電圧が低下する。例えば、ゲート絶縁膜（スパッタＡｌ２Ｏ３）を、スイッチングトランジスタとして実用的な膜厚である、４０〜１００ｎｍとすると、閾値電圧が、負となる。
【００５３】
これに対し、本実施の形態のようにゲート絶縁膜ＧＩとして、ＣＶＤ膜／スパッタ膜の積層膜、具体的には、ＣＶＤＡｌ２Ｏ３／スパッタＡｌ２Ｏ３の積層膜を用いた場合には、ＭＯＳ界面付近においては、ＭＯＳ界面の正電荷が発生しないスパッタＡｌ２Ｏ３が存在し、その上層には、絶縁膜中に正電荷が発生しないＣＶＤＡｌ２Ｏ３が存在する。このため、ＭＯＳ界面の正電荷を低減しつつ、また、ゲート絶縁膜中の正電荷を抑制し、閾値電圧を上げることができる（図８参照）。
【００５４】
具体的には、本実施の形態のゲート絶縁膜ＧＩの下層を構成するスパッタ膜は、酸化剤を用いず、非酸化性雰囲気で形成されるため、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）の酸化が抑制され、ＭＯＳ界面に発生する正電荷を低減することができる。
【００５５】
また、スパッタ膜においては、ＭＯＳ界面に発生する正電荷を低減できるものの、プラズマダメージにより膜中に正電荷が発生し得る。そのため、スパッタ膜を厚くすると膜中の正電荷の影響が大きくなり閾値電圧が膜厚の２乗に比例して低下してしまう（図７のグラフ（ｂ２）参照）。そこで、ゲート絶縁膜ＧＩの上層にはＣＶＤ膜を用い、このＣＶＤ膜では、プラズマダメージが入らないため膜中の正電荷が発生せず、膜厚を大きくしても膜中の電荷の影響は小さく、直線的に閾値電圧は変化する（図９のグラフ（ｃ）参照）。
【００５６】
このように、本実施の形態においては、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）上には、ＭＯＳ界面の正電荷量の少ないスパッタ膜を形成し、膜中の正電荷の影響を少なくするためスパッタ膜の膜厚を薄くし、半導体装置として必要となるゲート絶縁膜の膜厚まで、絶縁膜中の正電荷量が少ないＣＶＤ膜を形成する。これにより、閾値電圧を向上させ、ノーマリオフ特性を向上させることができる。
【００５７】
ここで、前述したとおり、スパッタ膜としては、膜中に生じる正電荷の影響を少なくするため、できるだけ薄い方が好ましい。例えば、スパッタ膜の膜厚は、２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい（図９のグラフ（ｃ）参照）。
【００５８】
（検証１）
次いで、数式を用いて、比較例１、２および本実施の形態の閾値電圧について説明する。
【００５９】
閾値電圧は、以下の（１）式、閾値電圧のグラフの傾きは（１）式を膜厚で微分した（２）式で表せる。また、ＭＯＳ界面電荷（Ｎｉｔ）は、（３）式で表せる。
Ｖｔ＝−０．５・（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ２−（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）・ｔ＋ΦＢ−（ΔＥＣ＋ＥＦ）＋２ＤＥＧ解消層増加分＋障壁層低下分…（１）
ｄＶｔ／ｄｔ＝（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ−（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）…（２）
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆ…（３）
ここで、
Ｖｔ：閾値電圧、
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆ：ＭＯＳ界面電荷、
Ｎｏｔ：ゲート絶縁膜中電荷、
Ｎｐｏ：バッファ層とチャネル層との界面に発生する電荷、
ｔ：絶縁膜の膜厚、
ｑ：素電荷、
ε０：誘電率、
εｒ：絶縁膜の比誘電率、
ΦＢ：ゲート電極／絶縁膜の障壁高さ、
ΔＥＣ：絶縁膜／チャネル層の伝導帯不連続量、
ＥＦ：フェルミエネルギー、
である。
【００６０】
閾値電圧Ｖｔのゲート絶縁膜の膜厚依存性を測定し、（１）式の、ｔの２次の係数の値Ａ２からＮｏｔ（ゲート絶縁膜中電荷）を、ｔの１次の係数の値Ａ１からＮｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆ：（ＭＯＳ界面電荷）を見積もることができる。
Ａ２＝０．５・（ｑ・Ｎｏｔ）／（ε０・εｒ）…（４）
Ｎｏｔ＝２（（ε０・εｒ）／ｑ）・Ａ２…（５）
Ａ１＝（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）…（６）
Ｎｉｔｅｆｆ＝（（ε０・εｒ）／ｑ）・Ａ１…（７）
比較例１、即ち、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合、ＭＯＳ界面に高濃度の正電荷が発生し、絶縁膜中の電荷量は十分小さい。したがって、（１）式のゲート絶縁膜の膜厚ｔに対する、２次の係数はゼロとなり依存性は直線となる（図４）。また、ＭＯＳ界面に高濃度の正電荷が存在すると、ゲート絶縁膜が厚くなると閾値電圧は低下する。その時の傾きがＡ１となり（２）式あるいは（７）式より、
Ｎｉｔｅｆｆ＝Ａ１・（ε０・εｒ）／ｑ…（８）となり、
Ｎｉｔ（ＭＯＳ界面電荷）は、Ｎｐｏ＋Ｎｉｔｅｆｆで表せる（図５）。
【００６１】
比較例２、即ち、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合、Ｎｉｔ（ＭＯＳ界面電荷）は、ほぼゼロとなる。したがって、Ｎｉｔｅｆｆ＝（（ε０・εｒ）／ｑ）・Ａ１＝−Ｎｐｏとなる。
【００６２】
但し、ゲート絶縁膜中に正電荷Ｎｏｔが発生するため、ピンチオフ時のエネルギーバンドは図６のようになる。その際のＶｔのゲート絶縁膜の膜厚依存性は、図７に示すように、上側に凸状となり、ゲート絶縁膜が薄く、（２）式のｄＶｔ／ｄｔ＞０の膜厚の領域では、ゲート絶縁膜の膜厚と共にＶｔは向上する。しかし、さらにゲート絶縁膜が厚くなると、ゲート絶縁膜中の正電荷のため（２）式のｄＶｔ／ｄｔ＜０となり、Ｖｔは低下し始める。よって、デバイスに必要な膜厚、例えば、５０〜１００ｎｍ程度までゲート絶縁膜を厚くするとＶｔは負となる。
【００６３】
これに対し、本実施の形態のように、ゲート絶縁膜ＧＩとして、ＣＶＤ膜／スパッタ膜の積層膜を用いた場合には、スパッタ膜を、（２）式のｄＶｔ／ｄｔ＞０を満たす膜厚の範囲内で成膜し、そのスパッタ膜の上にゲート絶縁膜が所望の膜厚（例えば、前述の５０〜１００ｎｍ程度）となるようにＣＶＤ膜を成膜すればよい。ＣＶＤ法によれば、膜中の電荷が小さいため（２）式のｄＶｔ／ｄｔ＞０を維持したまま、所望の膜厚（例えば、前述の５０〜１００ｎｍ程度）まで絶縁膜を成膜できる。このようなＣＶＤ膜／スパッタ膜の積層構造においては、（２）式のｄＶｔ／ｄｔ＞０であるため、ゲート絶縁膜の膜厚が増すとＶｔも直線的に増加する（図９のグラフ（ｃ）参照）。
ｄＶｔ／ｄｔ＞０、即ち、
ｄＶｔ／ｄｔ＝−（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ１−（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）＞０を満たすスパッタ膜の膜厚ｔ１の範囲は、
−（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ１＞（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）
−（ｑ・Ｎｏｔ）・ｔ１＞（ｑ・Ｎｉｔｅｆｆ）
−Ｎｏｔ・ｔ１＞Ｎｉｔｅｆｆ
０＜ｔ１＜Ｎｉｔｅｆｆ／Ｎｏｔ
となり、
ｔ＝ｔ１の時のｄＶｔ／ｄｔ＝Ａ１とし、
スパッタ膜の膜厚ｔ１に、ＣＶＤ膜の膜厚ｔ２を加えた合計の膜厚をｔとすると、
ｔ＞ｔ１で、Ｖｔは、
Ｖｔ＝−０．５・（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ２−（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）・ｔ＋ΦＢ−（ΔＥＣ＋ＥＦ）＋＋２ＤＥＧ解消層増加分＋障壁層低下分…（１）
ｄＶｔ／ｄｔ＝（ｑ・Ｎｏｔ）／（ε０・εｒ）・ｔ−（ｑ・Ｎｉｔｅｆｆ）／（ε０・εｒ）＝Ａ１…（２）
より、
Ｖｔ＝Ａ１・（ｔ−ｔ１）＋ΦＢ−（ΔＥＣ＋ＥＦ）＋２ＤＥＧ解消層増加分＋障壁層低下分…（９）
と表せる（図９のグラフ（ｃ）参照）。
【００６４】
（検証２）
次いで、上記検証１で説明した数式を用いて、比較例１、２および本実施の形態の閾値電圧の一例を算出する。
【００６５】
比較例１、即ち、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合、図５のグラフ（ｂ１)から、（１）式に数値を入れて表すと、
Ｖｔ＝−３．２Ｅ−２・ｔ−０．１５（Ｖ）…（１−１）
ｄＶｔ／ｄｔ＝−３．２Ｅ−２（Ｖ／ｎｍ）…（２−１）
となり、Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆ…（３）式より、
Ｎｉｔｅｆｆ＝１．６Ｅ１２ｃｍ−２が算出され、
Ｎｐｏ（バッファ層とチャネル層との界面に発生する電荷）は、２．６Ｅ１２ｃｍ−２なので、
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆから、ＭＯＳ界面には、＋４．２Ｅ１２ｃｍ−２の正電荷が発生する。膜中電荷はゼロとなる。
【００６６】
ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）で、膜厚６０ｎｍのゲート絶縁膜を有するトランジスタの閾値電圧は、（１−１）式より、
Ｖｔ＝−３．２Ｅ−２・６０−０．１５（Ｖ）＝−１．７７Ｖとなり、閾値電圧は負となる。
【００６７】
比較例２、即ち、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合、図７のグラフ（ｂ２)から、（１）式に数値を入れて表すと、
Ｖｔ＝Ａ２・ｔ２＋Ａ１・ｔ＝−１．２Ｅ−３・ｔ２＋５．３Ｅ−２・ｔ（Ｖ）…（１−２）
ｄＶｔ／ｄｔ＝−２．４Ｅ−３・ｔ＋５．３Ｅ−２（Ｖ／ｎｍ）…（２−２）
となる。
この時、Ｎｉｔｅｆｆ＝−２．６Ｅ１２ｃｍ−２となり、
Ｎｐｏ（バッファ層とチャネル層との界面に発生する電荷）は、２．６Ｅ１２ｃｍ−２なので、
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆと、ＭＯＳ界面電荷（Ｎｉｔ）、ゼロから、膜中電荷Ｎｏｔは、＋１．１９Ｅ１８ｃｍ３となる。
【００６８】
スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）で、膜厚６０ｎｍのゲート絶縁膜を有するトランジスタの閾値電圧は、（１−２）式より、
Ｖｔ＝−１．２Ｅ−３・６０２＋５．３Ｅ−２・６０＝０．４３２−３．１８＝−２．７Ｖとなり、閾値電圧は負となる。
【００６９】
これに対し、本実施の形態のようにゲート絶縁膜ＧＩとして、ＣＶＤＡｌ２Ｏ３／スパッタＡｌ２Ｏ３の積層膜を用い、スパッタＡｌ２Ｏ３の膜厚ｔ１＝５ｎｍとすると、
スパッタＡｌ２Ｏ３における電界は、
ｄＶｔ／ｄｔ＝Ａ１＝−２．４Ｅ−３・５＋５．３Ｅ−２＝４．１Ｅ−２（Ｖ／ｎｍ）…（２−３）となり、
スパッタＡｌ２Ｏ３上のＣＶＤＡｌ２Ｏ３を５５ｎｍとすると、
ＣＶＤＡｌ２Ｏ３中の電荷がゼロのため、ＭＯＳ界面電荷を維持し
Ｖｔ＝Ａ１（６０−５）＝４．１Ｅ−２・（６０−５）＝２．３（Ｖ）…（３−３）
となり、閾値電圧（Ｖｔ）が、２．３（Ｖ）となり、閾値電圧は正となる。
【００７０】
このように、ゲート絶縁膜をＣＶＤ膜／スパッタ膜の積層構造とした場合の有用性が、上記検証１、２により裏付けられた。なお、検証２における数値は、一例であり、本実施の形態は、上記数値を有するものに制限されるものではない。
【００７１】
［製法説明］
次いで、図１０〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１０〜図２０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００７２】
図１０に示すように、基板ＳＵＢ上に、核生成層（図示せず）を形成した後、その上に高抵抗バッファ層ＢＵＦを形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度エピタキシャル成長させる。
【００７３】
なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。なお、通常、核生成層およびこの核生成層以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
【００７４】
次いで、核生成層上に、高抵抗バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この超格子構造体上に、高抵抗バッファ層ＢＵＦの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、１〜２μｍ程度である。
【００７５】
次いで、高抵抗バッファ層ＢＵＦ上に、第１の窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１μｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ＜０．１）とする。例えば、Ｘ＝０．０５である。
【００７６】
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎＹ１Ｇａ１−Ｙ１Ｎとする場合に、Ｙ１を０以上０．０５以下（０≦Ｙ１＜０．０５）とする。
【００７７】
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく０．４未満（Ｘ＜Ｚ＜０．４）とする。例えば、Ｚ＝０．２５である。
【００７８】
次いで、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、３０ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎＹ２Ｇａ１−Ｙ２Ｎとする場合に、Ｙ２をＹ１以上０．０５以下（Ｙ１≦Ｙ２＜０．０５）とする。
【００７９】
第１〜第４の窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＩｎＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＩｎＧａＮ層の成膜の際には、Ｉｎ、Ｇａ、Ｎの原料ガスとして、トリメチルインジウム（ＴＭＩ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
【００８０】
次いで、図１１に示すように、第４の窒化物半導体層Ｓ４上に、絶縁膜ＩＦ１として酸化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。
【００８１】
次いで、図１２に示すように、フォトリソグラフィおよびエッチング技術を用いて、絶縁膜ＩＦ１を加工する。即ち、絶縁膜ＩＦ１上にフォトレジスト膜（図示せず）を形成し、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の形成領域にのみ、フォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、絶縁膜ＩＦ１をエッチングする。この後、フォトレジスト膜を除去する。
【００８２】
次いで、図１３に示すように、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層Ｓ４をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４を加工する。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。なお、塩素系ガスにフッ素系ガスを加えると第３の窒化物半導体層Ｓ３と第４の窒化物半導体層Ｓ４のエッチング選択比が大きくなり、エッチングの制御性が向上する。なお、第４の窒化物半導体層Ｓ４の側面をテーパ形状としてもよい。
【００８３】
次いで、図１４に示すように、メサ型の第４の窒化物半導体層Ｓ４上の絶縁膜ＩＦ１を除去する。例えば、絶縁膜ＩＦ１をドライエッチングまたはウエットエッチングにより除去する。
【００８４】
次いで、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４および第３の窒化物半導体層（障壁層）Ｓ３上に、表面保護膜ＰＲＯを形成する。例えば、表面保護膜ＰＲＯとして窒化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。表面保護膜ＰＲＯとしては、窒化シリコン膜（ＳｉＮ膜）の他、酸化シリコン膜（ＳｉＯ２膜）、酸窒化シリコン膜（ＳｉＯＮ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）などを用いてもよい。これらの絶縁膜の形成方法に制限はないが、例えば、上記酸化シリコン膜は、熱ＣＶＤ法により形成することができる。また、上記酸化アルミニウム膜は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成することができる。
【００８５】
次いで、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上の表面保護膜ＰＲＯを除去する。例えば、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の上方に開口部を有するフォトレジスト膜（図示せず）をマスクとして、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上とその両側の第３の窒化物半導体層（障壁層）Ｓ３の一部の領域上の表面保護膜ＰＲＯをエッチングする（図１５）。これにより、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上とその両側の第３の窒化物半導体層（障壁層）Ｓ３の一部が露出する。このように、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４と、図中右側（ドレイン電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（障壁層）Ｓ３が露出する。また、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４と、図中左側（ソース電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（障壁層）Ｓ３が露出する。次いで、上記フォトレジスト膜を除去する。
【００８６】
次いで、図１６、図１７に示すように、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上に、ゲート絶縁膜ＧＩを形成する。例えば、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４上とその両側の第３の窒化物半導体層（障壁層）Ｓ３の露出部を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩとして、ＣＶＤ膜／スパッタ膜の積層膜を形成する。
【００８７】
例えば、図１６に示すように、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をスパッタリング法を用いて５ｎｍ程度の膜厚で堆積する。より具体的には、酸化アルミニウム（Ａｌ２Ｏ３）のターゲットを用いて、Ａｒ雰囲気下などの非酸化性雰囲気下において、スパッタリング法を用いて酸化アルミニウム膜（Ａｌ２Ｏ３膜）を形成する。
【００８８】
次いで、図１７に示すように、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＣＶＤ法を用いて５５ｎｍ程度の膜厚で堆積する。例えば、原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）とＯ３を装置内に導入しながら、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を形成する。なお、ここでは、ＣＶＤ法を用いて成膜したが、ＡＬＤ法を用いて成膜してもよい。ＡＬＤ法は、ＣＶＤ法の一種である。ＡＬＤ法は、原子の性質である自己制御（Self-limiting）性を利用し、一層ずつ原子を堆積する成膜方法である。このＡＬＤ法は、（１）プリカーサ（前駆体）を投入、（２）パージ、（３）次のプリカーサ投入、（４）パージのサイクルを繰り返すことで、原子層を一層ずつ堆積する。このプリカーサの投入に、化学蒸気（Chemical Vapor）を利用するので、ＣＶＤの一種とされる。
【００８９】
なお、本実施の形態においても、ＣＶＤ膜ＧＩｂの水素（Ｈ）または炭素（Ｃ）の含有量は、１Ｅ１８／ｃｍ３以上であり、スパッタ膜ＧＩａの水素（Ｈ）または炭素（Ｃ）の含有量は、１Ｅ１７／ｃｍ３以下である。水素（Ｈ）の含有量は、二次イオン質量分析装置（ＳＩＭＳ）により測定することができる。
【００９０】
また、ここでは、スパッタ膜ＧＩａとＣＶＤ膜ＧＩｂとを、酸化アルミニウム（Ａｌ２Ｏ３）膜としたが、これらを同じ膜としてもよく、異なる膜としてもよい。例えば、スパッタ膜ＧＩａとＣＶＤ膜ＧＩｂの組み合わせとしては、上記スパッタＡｌ２Ｏ３とＣＶＤＡｌ２Ｏ３の他、スパッタＡｌ２Ｏ３とＣＶＤＡｌＮ、スパッタＡｌ２Ｏ３とＣＶＤＳｉＯ２、スパッタＡｌ２Ｏ３とＣＶＤＳｉＮ、の組み合わせでもよい。
【００９１】
また、スパッタＡｌＮとＣＶＤＡｌ２Ｏ３、スパッタＡｌＮとＣＶＤＡｌＮ、スパッタＡｌＮとＣＶＤＳｉＯ２、スパッタＡｌＮとＣＶＤＳｉＮ、の組み合わせでもよい。
【００９２】
また、スパッタＳｉＯ２とＣＶＤＡｌ２Ｏ３、スパッタＳｉＯ２とＣＶＤＡｌＮ、スパッタＳｉＯ２とＣＶＤＳｉＯ２、スパッタＳｉＯ２とＣＶＤＳｉＮ、の組み合わせでもよい。
【００９３】
また、スパッタＳｉＮとＣＶＤＡｌ２Ｏ３、スパッタＳｉＮとＣＶＤＡｌＮ、スパッタＳｉＮとＣＶＤＳｉＯ２、スパッタＳｉＮとＣＶＤＳｉＮ、の組み合わせでもよい。
【００９４】
このように、メサ型の第４の窒化物半導体層（２ＤＥＧ解消層）Ｓ４の表面の酸化を防ぐため、絶縁物自体をターゲットとしたスパッタ膜を用いることが有効となる。
【００９５】
次いで、図１８に示すように、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ゲート電極ＧＥの構成材料）として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。ゲート電極ＧＥの構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥとして、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。
【００９６】
次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。この後、フォトレジスト膜を除去する。Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極（ＴｉＮ膜）ＧＥの下層のゲート絶縁膜（酸化アルミニウム膜）ＧＩをエッチングする。例えば、ＢＣｌ３を主成分とするガスを用いたドライエッチングにより酸化アルミニウム膜をエッチングする。次いで、上記フォトレジスト膜を除去する。
【００９７】
次いで、図１９に示すように、ゲート電極ＧＥおよび表面保護膜ＰＲＯ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて２μｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールを形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および表面保護膜ＰＲＯをエッチングすることにより、コンタクトホールを形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、ゲート電極ＧＥの両側に位置するソース電極接続領域およびドレイン電極接続領の第３の窒化物半導体層（障壁層）Ｓ３が露出する。
【００９８】
次いで、図２０に示すように、上記コンタクトホール中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて２０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。なお、導電性膜として、Ａｌ／Ｔｉ膜に代えて、Ａｕ（１μｍ）／Ｔｉ（１０ｎｍ）を用いてもよい。
【００９９】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。
【０１００】
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
【０１０１】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１０２】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１０３】
（実施の形態２）
実施の形態１においては、ゲート電極の下方にゲート絶縁膜を介してメサ状の窒化物半導体を配置した、メサ型のトランジスタを例示したが、リセスゲート型のトランジスタとしてもよい。なお、実施の形態１と同様の構成部および製造工程については、その説明を省略する。
【０１０４】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１０５】
［構造説明］
図２１は、本実施の形態の半導体装置の構成を示す断面図である。図２１に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタであり、高電子移動度トランジスタ（ＨＥＭＴ）とも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１０６】
本実施の形態の半導体装置においては、基板ＳＵＢ上に、高抵抗バッファ層ＢＵＦが設けられている。なお、基板ＳＵＢ上に、核生成層を設けた後、その上に高抵抗バッファ層ＢＵＦを形成してもよい。
【０１０７】
基板ＳＵＢ、核生成層および高抵抗バッファ層ＢＵＦとしては、実施の形態１と同様の材料を用いることができる。高抵抗バッファ層ＢＵＦ上には、第１〜第３の窒化物半導体層Ｓ１〜Ｓ３が順次形成され、さらに、第３の窒化物半導体層Ｓ３上には、第５の窒化物半導体層Ｓ５が形成されている。なお、第５の窒化物半導体層Ｓ５は、省略してもよい。
【０１０８】
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１＜Ｓ２）。
【０１０９】
第３の窒化物半導体層Ｓ３は、第１の窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
【０１１０】
そして、第５の窒化物半導体層Ｓ５は、例えば、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ５＞Ｓ１）。
【０１１１】
第１の窒化物半導体層Ｓ１は、バッファ層（バックバリア層、チャネル下地層）とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＩｎＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、障壁層（電子供給層）とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第５の窒化物半導体層Ｓ５は、キャップ層とも呼ばれ、例えば、ＩｎＧａＮよりなる。なお、第２の窒化物半導体層（チャネル層）Ｓ２および第５の窒化物半導体層（キャップ層）Ｓ５を、ＧａＮで構成してもよい。
【０１１２】
本実施の形態の半導体装置は、第２の窒化物半導体層（チャネル層）Ｓ２の上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の第５の窒化物半導体層（キャップ層）Ｓ５上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、第５、第３の窒化物半導体層（キャップ層、障壁層）Ｓ５、Ｓ３を貫通し、第２の窒化物半導体層（チャネル層）Ｓ２の途中まで到達する溝（リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【０１１３】
第２の窒化物半導体層（チャネル層）Ｓ２と第３の窒化物半導体層（障壁層）Ｓ３との界面近傍の第２の窒化物半導体層（チャネル層）Ｓ２側に、２次元電子ガス（２ＤＥＧ）が生成される。そして、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、ゲート電極ＧＥに正の電圧（閾値電圧）が印加された場合には、ゲート絶縁膜ＧＩと第２の窒化物半導体層（チャネル層）Ｓ２との界面近傍には、チャネルが形成され、トランジスタがオン状態となる。
【０１１４】
ここで、本実施の形態においては、ゲート絶縁膜ＧＩを、下層に位置するスパッタ膜ＧＩａと、上層に位置するＣＶＤ膜ＧＩｂとで構成している。スパッタ膜ＧＩａは、溝Ｔの内部および表面保護膜ＰＲＯ上に形成され、ＣＶＤ膜ＧＩｂは、スパッタ膜ＧＩａ上に形成されている。
【０１１５】
このように本実施の形態においても、ゲート絶縁膜ＧＩを、ＣＶＤ膜／スパッタ膜で構成したので、実施の形態１において詳細に説明したように、ＭＯＳ界面の正電荷、絶縁膜中の正電荷量を低減し、閾値電圧を向上させることができる。これにより、ノーマリオフ特性を向上させることができる。
【０１１６】
（検証）
次いで、実施の形態１の検証１で説明した数式を用いて、比較例１、２および本実施の形態の閾値電圧の一例を算出する。本実施の形態の比較例１は、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合、比較例２は、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合である。
【０１１７】
比較例１、即ち、ゲート絶縁膜ＧＩとして、ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）を用いた場合、（１）式に数値を入れて表すと、
Ｖｔ＝−１．２Ｅ−２・ｔ−０．４４（Ｖ）…（１−４）
ｄＶｔ／ｄｔ＝−１．２Ｅ−２（Ｖ／ｎｍ）…（２−４）
となり、Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆ…（３）式より、
Ｎｉｔｅｆｆ＝６．２Ｅ１１ｃｍ−２が算出され、
Ｎｐｏ（バッファ層とチャネル層との界面に発生する電荷）は、２．６Ｅ１２ｃｍ−２なので、
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆから、ＭＯＳ界面には、＋３．２Ｅ１２ｃｍ−２の正電荷が発生する。膜中電荷はゼロとなる。
【０１１８】
ＣＶＤ膜の単層膜（ＣＶＤＡｌ２Ｏ３）で、膜厚６０ｎｍのゲート絶縁膜を有するトランジスタの閾値電圧は、（１−１）式より、
Ｖｔ＝−１．２Ｅ−２・６０−０．４４（Ｖ）＝−０．２８Ｖとなり、閾値電圧は負となる。
【０１１９】
比較例２、即ち、ゲート絶縁膜ＧＩとして、スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）を用いた場合、（１）式に数値を入れて表すと、
Ｖｔ＝Ａ２・ｔ２＋Ａ１・ｔ＝−１．２Ｅ−３・ｔ２＋５．３Ｅ−２・ｔ（Ｖ）…（１−５）
ｄＶｔ／ｄｔ＝−２．４Ｅ−３・ｔ＋５．３Ｅ−２（Ｖ／ｎｍ）…（２−５）
となる。
この時、Ｎｉｔｅｆｆ＝−２．６Ｅ１２ｃｍ−２となり、
Ｎｐｏ（バッファ層とチャネル層との界面に発生する電荷）は、２．６Ｅ１２ｃｍ−２なので、
Ｎｉｔ＝−Ｎｐｏ＋Ｎｉｔｅｆｆと、ＭＯＳ界面電荷（Ｎｉｔ）、ゼロから、膜中電荷Ｎｏｔは、＋１．１９Ｅ１８ｃｍ３となる。
【０１２０】
スパッタ膜の単層膜（スパッタＡｌ２Ｏ３）で、膜厚６０ｎｍのゲート絶縁膜を有するトランジスタの閾値電圧は、（１−２）式より、
Ｖｔ＝−１．２Ｅ−３・６０２＋５．３Ｅ−２・６０＝０．４３２−３．１８＝−２．７Ｖとなり、閾値電圧は負となる。
【０１２１】
これに対し、本実施の形態のようにゲート絶縁膜ＧＩとして、ＣＶＤＡｌ２Ｏ３／スパッタＡｌ２Ｏ３の積層膜を用い、スパッタＡｌ２Ｏ３の膜厚ｔ１＝５ｎｍとすると、
スパッタＡｌ２Ｏ３における電界は、
ｄＶｔ／ｄｔ＝Ａ１＝−２．４Ｅ−３・５＋５．３Ｅ−２＝４．１Ｅ−２（Ｖ／ｎｍ）…（２−３）となり、
スパッタＡｌ２Ｏ３上のＣＶＤＡｌ２Ｏ３を５５ｎｍとすると、
ＣＶＤＡｌ２Ｏ３中の電荷がゼロのため、ＭＯＳ界面電荷を維持し
Ｖｔ＝Ａ１（６０−５）＝４．１Ｅ−２・（６０−５）＝２．３（Ｖ）…（３−３）
となり、閾値電圧（Ｖｔ）が、２．３（Ｖ）となり、閾値電圧は正となる。
【０１２２】
このように、ゲート絶縁膜をＣＶＤ膜／スパッタ膜の積層構造とした場合の有用性が、上記検証により裏付けられた。なお、上記検証における数値は、一例であり、本実施の形態は、上記数値を有するものに制限されるものではない。
【０１２３】
［製法説明］
次いで、図２２〜図３０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図３０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１２４】
図２２に示すように、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）Ｓ１、第２の窒化物半導体層（チャネル層）Ｓ２および第３の窒化物半導体層（障壁層）Ｓ３を順次形成する。そして、第３の窒化物半導体層（障壁層）Ｓ３上に、第５の窒化物半導体層（キャップ層）Ｓ５を形成する。
【０１２５】
基板ＳＵＢ、核生成層(図示せず）、および高抵抗バッファ層ＢＵＦは、実施の形態１と同様の材料を用いて、同様の工程により形成することができる。
【０１２６】
次いで、高抵抗バッファ層ＢＵＦ上に、第１の窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１μｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ＜０．１）とする。
【０１２７】
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎＹ１Ｇａ１−Ｙ１Ｎとする場合に、Ｙ１を０以上０．０５以下（０≦Ｙ１＜０．０５）とする。
【０１２８】
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく０．４未満（Ｘ＜Ｚ＜０．４）とする。
【０１２９】
次いで、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層（キャップ層）Ｓ５として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、３ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎＹ２Ｇａ１−Ｙ２Ｎとする場合に、Ｙ２をＹ１以下とし、かつ、０以上０．０５以下（Ｙ２≦Ｙ１＜０．０５）とする。
【０１３０】
第１〜第４の窒化物半導体層Ｓ１〜Ｓ４は、例えば、実施の形態１の場合と同様に、原料ガスを、装置内に導入しながら形成することができる。
【０１３１】
次いで、図２３に示すように、第５の窒化物半導体層（障壁層）Ｓ５上に、絶縁膜よりなる表面保護膜ＰＲＯとして、窒化シリコン膜を、ＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
【０１３２】
次いで、図２４、図２５に示すように、フォトリソグラフィ処理により、溝Ｔを形成する。まず、フォトリソグラフィ技術およびエッチング技術を用いて、表面保護膜ＰＲＯをパターニングする。例えば、表面保護膜ＰＲＯ上に、溝Ｔの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、表面保護膜ＰＲＯをエッチングする（図２４）。表面保護膜ＰＲＯとして窒化シリコン膜を用いた場合、例えば、ＣＦ４やＳＦ６などのフッ素系のガスを用いたドライエッチングを行う。この後、フォトレジスト膜を除去する。
【０１３３】
次いで、図２５に示すように、表面保護膜ＰＲＯをマスクとして、第５の窒化物半導体層（キャップ層）Ｓ５、第３の窒化物半導体層（障壁層）Ｓ３および第２の窒化物半導体層（チャネル層）Ｓ２をドライエッチングすることにより、第５、第３の窒化物半導体層（キャップ層、障壁層）Ｓ５、Ｓ３を貫通して第２の窒化物半導体層（チャネル層）Ｓ２の途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを用いる。次いで、溝Ｔの表面に、酸処理（例えば、塩酸処理）を施す。
【０１３４】
次いで、図２６、図２７に示すように、溝Ｔ内を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩを形成する。例えば、溝Ｔ内を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩとして、スパッタ膜ＧＩａと、その上のＣＶＤ膜ＧＩｂの積層膜を形成する。このゲート絶縁膜ＧＩは、実施の形態１の場合と同様の材料を用い、同様の工程で形成することができる。
【０１３５】
例えば、図２６に示すように、スパッタ膜ＧＩａとして酸化アルミニウム膜（Ａｌ２Ｏ３膜）をスパッタリング法を用いて５ｎｍ程度の膜厚で堆積し、図２７に示すように、ＣＶＤ膜ＧＩｂとして酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＣＶＤ法を用いて５５ｎｍ程度の膜厚で堆積する。
【０１３６】
次いで、図２８に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。例えば、塩素系のガスを用いたドライエッチングを行う。なお、このエッチングの際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩも除去してもよい。この後、フォトレジスト膜を除去する。
【０１３７】
次いで、図２９、図３０に示すように、ゲート電極ＧＥおよび表面保護膜ＰＲＯ上に、層間絶縁膜ＩＬ１を形成し、コンタクトホールを形成した後、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。層間絶縁膜ＩＬ１、コンタクトホール、ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様にして形成することができる。
【０１３８】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１３９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
［付記１］
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝内に第１絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記ゲート絶縁膜は、前記溝内に形成された第１膜と、前記第１膜上に形成された第２膜とを有し、
前記第１膜は、スパッタ膜よりなり、前記第２膜は、ＣＶＤ膜よりなる、半導体装置。
【０１４２】
［付記２］
付記１記載の半導体装置において、
前記第１膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置。
【０１４３】
［付記３］
付記２記載の半導体装置において、
前記第２膜は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮまたはＡｌＮよりなる、半導体装置。
【０１４４】
［付記４］
付記３記載の半導体装置において、
前記第２膜中の水素（Ｈ）含有量は、１×１０１８／ｃｍ３以上である、半導体装置。
【０１４５】
［付記５］
付記４記載の半導体装置において、
前記第１膜中の水素（Ｈ）含有量は、１×１０１７／ｃｍ３以下である、半導体装置。
【０１４６】
［付記６］
付記５記載の半導体装置において、
前記第１膜の膜厚は、１０ｎｍ以下である、半導体装置。
【符号の説明】
【０１４７】
２ＤＥＧ  ２次元電子ガス
ＢＵＦ  高抵抗バッファ層
ＤＥ  ドレイン電極
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＩａ  スパッタ膜
ＧＩｂ  ＣＶＤ膜
ＩＦ１  絶縁膜
ＩＬ１  層間絶縁膜
ＰＲＯ  表面保護膜
Ｓ１  第１の窒化物半導体層（バッファ層）
Ｓ２  第２の窒化物半導体層（チャネル層）
Ｓ３  第３の窒化物半導体層（障壁層）
Ｓ４  第４の窒化物半導体層（２ＤＥＧ解消層）
Ｓ５  第５の窒化物半導体層（キャップ層）
ＳＥ  ソース電極
ＳＵＢ  基板
Ｔ  溝
【図１】
2018200932.tif 000003
【図２】
2018200932.tif 000004
【図３】
2018200932.tif 000005
【図４】
2018200932.tif 000006
【図５】
2018200932.tif 000007
【図６】
2018200932.tif 000008
【図７】
2018200932.tif 000009
【図８】
2018200932.tif 000010
【図９】
2018200932.tif 000011
【図１０】
2018200932.tif 000012
【図１１】
2018200932.tif 000013
【図１２】
2018200932.tif 000014
【図１３】
2018200932.tif 000015
【図１４】
2018200932.tif 000016
【図１５】
2018200932.tif 000017
【図１６】
2018200932.tif 000018
【図１７】
2018200932.tif 000019
【図１８】
2018200932.tif 000020
【図１９】
2018200932.tif 000021
【図２０】
2018200932.tif 000022
【図２１】
2018200932.tif 000023
【図２２】
2018200932.tif 000024
【図２３】
2018200932.tif 000025
【図２４】
2018200932.tif 000026
【図２５】
2018200932.tif 000027
【図２６】
2018200932.tif 000028
【図２７】
2018200932.tif 000029
【図２８】
2018200932.tif 000030
【図２９】
2018200932.tif 000031
【図３０】
2018200932.tif 000032