(57)【要約】【課題】画素の駆動タイミングの確保を容易にすることのできる表示装置を実現する。【解決手段】表示装置であって、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート信号線と、前記複数の画素にそれぞれ接続された複数のソース線と、前記複数のゲート信号線に順次ゲート信号を出力するゲート回路と、階調値に応じたソース信号を生成する回路を含むソースドライバと、を有し、前記ソースドライバは、該ソースドライバの前記複数のソース信号線への出力を複数のブロックに分けて、該ブロック毎に前記複数の画素の端部から中央に向かう方向に順に出力することを特徴とする。【選択図】図５
2018005024.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、
前記複数の画素にそれぞれ接続された複数のゲート信号線と、
前記複数の画素にそれぞれ接続された複数のソース信号線と、
前記複数のゲート信号線に順次ゲート信号を出力するゲート回路と、
階調値に応じたソース信号を生成する回路を含むソースドライバと、を有し、
前記ソースドライバは、該ソースドライバの前記複数のソース信号線への出力を複数のブロックに分けて、該ブロック毎に前記複数の画素の端部から中央に向かう方向に順に出力することを特徴とする表示装置。
【請求項２】
前記ソースドライバは１チップで形成されていることを特徴とする請求項１記載の表示装置。
【請求項３】
前記ゲート信号の複数のゲート信号線における遅延方向と前記複数のソース信号の前記ソースドライバからの出力遅延方向が同じであることを特徴とする請求項１または２記載の表示装置。
【請求項４】
前記複数のブロックは、該ブロック毎に、対応する前記複数のソース信号線への前記ソースドライバからの出力の遅延時間が設定されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。
【背景技術】
【０００２】
例えば、下記特許文献１には、ゲートドライバと複数のソースドライバＩＣを有する液晶表示装置において、液晶表示パネルへの書き込みを開始するタイミングを複数のソースドライバＩＣの間で個々にずらすことにより、十分な電流容量を確保できない配線を用いた場合でも配線の溶断等を防止するとともに、消費電力の集中を避ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１５６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１における液晶表示装置は、十分な電流容量を確保できない配線を用いた場合でも配線の溶断等を防止するとともに、消費電力の集中を避けることを目的とするものであって、ゲート信号のゲート信号線における遅延とソース信号の複数のソース線における遅延については開示がない。
【０００５】
また、例えば、ソースドライバを１チップで形成した場合、出力遅延がドライバの中央部から端部へ向かうにつれて大きくなる。一方、表示パネルにおいては、ゲートドライバを表示パネルの両側に設ける場合、ゲートドライバから中央に向かうにつれて、波形のなまりが大きくなり、遅延が大きくなる。したがって、表示パネルにおけるゲート線におけるゲート信号の遅延と、ソースドライバのソース信号の遅延が異なる方向に発生するため、表示パネルにおける画素の駆動タイミングの確保が困難となる場合がある（以下、上記構成を「比較例」という）。
【０００６】
上記に鑑み、本発明は、例えば、比較例と比較して、画素の駆動タイミングの確保を容易にすることのできる表示装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の表示装置は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート信号線と、前記複数の画素にそれぞれ接続された複数のソース信号線と、前記複数のゲート信号線に順次ゲート信号を出力するゲート回路と、階調値に応じたソース信号を生成する回路を含むソースドライバと、を有し、前記ソースドライバは、該ソースドライバの前記複数の線への出力を複数のブロックに分けて、該ブロック毎に前記複数の画素の端部から中央に向かう方向に順に出力することを特徴とする。
【０００８】
（２）上記（１）における表示装置において、前記ソースドライバは１チップで形成されていることを特徴とする。
【０００９】
（３）上記（１）または（２）における表示装置において、前記ゲート信号の複数のゲート信号線における遅延方向と前記複数のソース信号の前記ソースドライバからの出力遅延方向が同じであることを特徴とする。
【００１０】
（４）上記（１）乃至（３）いずれかにおける表示装置において、前記複数のブロックは、ブロック毎に、対応する前記複数のソース信号線への前記ソースドライバからの出力の遅延時間が設定されることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施形態に係る有機ＥＬ表示装置を示す概略図である。
【図２】図１に示した有機ＥＬ表示装置の回路構成の模式図である。
【図３】図１に示した有機ＥＬ表示装置の回路図の一例を示す図である。
【図４】図２に示すソースドライバの主な構成の一例を示す図である。
【図５】図４におけるアンプ部とコンバータ部の一部の一例を示す図である。
【図６】分割数の設定の一例を示す図である。
【図７】区間毎の遅延時間の設定の一例を示す図である。
【図８】比較例におけるゲートオンタイミングとソース波形の一例を示す図である。
【図９】本実施の形態におけるゲートオンタイミングとソース波形の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００１３】
図１は、本発明の実施形態に係る有機ＥＬ表示装置を示す概略図である。有機ＥＬ表示装置１００は、上フレーム１０１と、下フレーム１０２と、上フレーム１０１と下フレーム１０２とで挟まれるように固定された有機ＥＬパネル１０３とから構成されている。なお、図１に示した概略図は一例であって、本実施の形態はこれに限定されるものではない。
【００１４】
図２は、図１に示した有機ＥＬ表示装置の回路構成の模式図である。有機ＥＬパネル１０３は、ソースドライバ２０１及びゲート回路２０２によって、基板上の表示領域２０３に形成された各画素を制御し、画像を表示する。ここで、例えば、ソースドライバ２０１は、各画素に送る映像信号を生成・発信するＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。また、ゲート回路２０２は、画素に備えられたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）へのゲート信号を生成・発信する回路である。
【００１５】
ゲート回路２０２からの走査ゲート信号を伝えるゲート信号線３００は、後述するスイッチトランジスタ３０２のゲート電極に接続される。また、ソースドライバ２０１からの信号を伝えるソース信号線３０１は、スイッチトランジスタ３０２のソース・ドレイン電極に接続される。電源配線３０３には、有機発光ダイオード３０４に発光させるための基準電位が印加され、ドライバトランジスタ３０５のソース・ドレイン電極に接続される。第１の電源配線３０６及び第２の電源配線３０７は電位供給源に接続され、トランジスタを介して電源配線３０３に接続される。なお、図２に示した回路構成は一例であって、本実施の形態は上記に限定されるものではない。
【００１６】
図３は、図１に示した有機ＥＬ表示装置の回路図の一例を示す図である。有機ＥＬパネル１０３の表示領域２０３には、ソース信号線３０１がＳ１からＳｎまでｎ本形成されており、ゲート信号線３００がＧ１からＧｍまでｍ本形成されている。複数の画素３０８がマトリクス状に、ゲート信号線３００の延在方向及びソース信号線３０１延在方向に配置されている。例えば、Ｇ１とＧ２、Ｓ１とＳ２で囲まれる部分に画素３０８が形成される。
【００１７】
第１のゲート信号線Ｇ１はスイッチトランジスタ３０２のゲート電極に接続されており、ゲート回路２０２から信号が印加されると、スイッチトランジスタ３０２がオン状態になる。そこでソースドライバ２０１から第１のソース信号線Ｓ１に信号が印加されると、蓄積容量３０９に電荷が蓄積され、ドライバトランジスタ３０５のゲート電極に電圧が印加されて、ドライバトランジスタ３０５がオン状態になる。ここで、スイッチトランジスタ３０２がオフ状態となっても、蓄積容量３０９に蓄えられた電荷により、一定期間はドライバトランジスタ３０５がオン状態になる。有機発光ダイオード３０４の陽極はドライバトランジスタ３０５のソース・ドレイン間を通じて電源配線３０３に接続されており、有機発光ダイオード３０４の陰極は基準電位Ｖｃに固定されているから、ドライバトランジスタ３０５のゲート電圧に応じて有機発光ダイオード３０４に電流が流れ、有機発光ダイオード３０４が発光する。また、付加容量３１０が有機発光ダイオード３０４の陽極と陰極との間に形成される。付加容量３１０は、蓄積容量３０９に書き込まれる電圧を安定させる効果を発揮し、有機発光ダイオード３０４の安定動作に寄与する。具体的には、蓄積容量３０９の静電容量よりも付加容量３１０の静電容量が大きくなるようにすることで当該効果が発揮される。
【００１８】
次に、閾値（Ｖｔｈ）補正時（初期化時）の動作の一例について図３を用いて説明する。まず、電源配線３０３をロー電位にすることで、Ｂ点がロー電位となり、同時にＡ点の電位も低下し、発光が停止する。次に、ソース信号線３０１に閾値補正に使用する基準電圧Ｖｉｎｉ（閾値補正の基準電圧）を印加した状態でスイッチトランジスタ３０２をオンとし、Ａ点の電位にＶｉｎｉを書きこむ。この時ドライバトランジスタ３０５のゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｉｎｉ−Ｖｃｃ＞Ｖｔとなる。なお、Ｖｃｃは、有機ＥＬを発光させるための電圧で電源配線３０３の電位を表し、Ｖｔは閾値電圧を表す。次の閾値補正期間においては、ＡＢ間電圧Ｖｇｓが閾値Ｖｔとなる電圧（Ｖｉｎｉ―Ｖｔ）までＢ点の電位が上昇し、閾値が補正される。次の信号書き込みと移動度補正期間では、Ａ点の電位が当該画素に表示させたい電圧になると同時にドライバトランジスタ３０５の能力に応じて、移動度補正が行われる。次の発光期間では、閾値と移動が補償された状態で有機発光ダイオード３０４を発光させる。ここで、第１の電源配線３０６の電位は、リセット電位（Ｖｒｓｔ）である。第２の電源配線３０７は、有機発光ダイオード３０４を発光するための電源（ＥＬ電源）である。なお、ソースドライバ２０１から第１のソース信号線にＶｉｎｉが印加された電源配線３０３には選択スイッチで第１の電源配線３０６が接続されて、スイッチトランジスタ３０２をオンすることで、閾値補正される。図３に示した回路構成は一例であって、本実施の形態は上記に限定されるものではない。例えば、初期化時に有機発光ダイオード３０４を発光しないような回路構成としてもよい。
【００１９】
図４は、図２に示すドライバの主な構成の一例を示す図である。図４に示すように、ソースドライバ２０１は、主に、アンプ部４０１（ＡＭＰ）、コンバータ部４０２（ＤＡＣ）、ラインラッチ部４０３（Ｌｉｎｅ  Ｌａｔｃｈ）、信号生成部４０４、インターフェース部４０５（Ｉ／Ｆ）を有する。
【００２０】
アンプ部４０１は、コンバータ部４０２から取得した各階調電圧信号を、信号生成部４０４からの制御信号に応じて各ソース信号線３０１に出力する。また、アンプ部４０１は、第１の電源（ＡＶＤＤ）と、第２の電源（ＶＤＤ）に接続され、第１または第２の電源により駆動される。また、複数のアンプ５０２には、コンバータ部４０２からの出力信号が入力され、映像信号として、各画素に出力される。
【００２１】
コンバータ部４０２は、ラインラッチ部４０３から取得した１行分のデジタル映像信号をＤＡ変換及びガンマ補正し、階調電圧を表す信号としてアンプ部４０５に出力する。当該階調信号を表す信号は映像信号として、上記アンプ部４０１及びソースドライバ２０１を介して各画素３０８に出力される。
【００２２】
ラインラッチ部４０３は、入力されたデジタル映像信号を、所定数の画素ライン分格納する。ここで、画素ラインとは、例えば、マトリクス状に配置された複数の画素で構成される１行に相当するものとする。また、ラインラッチ部４０３は、入力されたタイミング信号に応じてデジタル映像信号を１の画素ライン毎にコンバータ部４０２に出力する。
【００２３】
信号生成部４０４は、いわゆるタイミングコントローラであって、インターフェース部４０５を介して入力されたコントローラ（図示なし）からの制御信号に基づいて、ゲート回路２０２やソースドライバ２０１等の各部の動作を制御する。また、信号生成部４０４は、後述するアンプ部４０１を制御する制御信号を生成する。当該制御信号は、後述する複数のソース信号線３０１から構成される区間毎にソースドライバ２０１からの複数のソース信号線へのソース信号の出力のタイミングを制御する制御信号を含む。
【００２４】
図５は、図４におけるアンプ部とコンバータ部の一部（表示領域の右半分）の構成の概要の一例を示す図である。
【００２５】
図５に示すようにソースドライバ２０１の出力は、複数のソース信号線３０１を複数の区間（例えば、４区間）に分けて構成される。各制御信号Ａ乃至Ｄに基づき、各出力部５０１により、区間毎にソースドライバ２０１からの複数のソース信号線３０１へのソース信号の出力のタイミングが制御される。
【００２６】
なお、例えば、図６に示すように、当該区間の数は、分割数を設定することにより設定できるように構成してもよい。例えば、設定値が０の場合は分割をせずに、区間Ａのみの１区分とし、設定値が１の場合には区間をＡ及びＢの２区分とする等である。また、例えば、図７に示すように、当該区間ごとに設定値を入力することにより、区間毎に遅延時間が設定されるように構成する。
【００２７】
本実施の形態によれば、区間毎に所定の遅延時間を設定することにより、ソースドライバ２０１の複数のソース信号線３０１への出力を複数のブロック（例えば、図２に示す区間Ａ乃至Ｄ）に分けて、表示領域２０３の端部から中央に向かう方向に順に出力する。これにより、ゲート信号のゲート信号線における遅延（ゲート信号遅延）の方向と、ソース信号のソースドライバ２０１からの出力遅延（ソースドライバ出力遅延）の方向が同じとすることができる。具体的には、例えば、図２に示すように、本実施の形態によれば、パネルの端部から中央部に向かうにつれて、上記のように、ゲート遅延が大きくなるとともに、ソースドライバ出力遅延も大きくなる。したがって、ゲート信号遅延の方向とソースドライバ出力遅延の方向とが逆になる（図２に比較例の遅延方向として図示）ことを防止することができる。これにより、比較例と比較して、画素３０８の駆動タイミングの確保をより容易にする、つまり、駆動タイミングを確保できる期間をより長くすることができる。
【００２８】
より具体的には、図８及び図９を用いて説明する。図８は、本実施の形態との比較例におけるゲート信号のオンタイミングとソースドライバ２０１からの出力の波形を表す図である。具体的には、図８上が図２における区間Ｄ、図８下が図２における区間Ａにおけるゲート信号のタイミングとソースドライバ２０１からの出力の波形を表す。また、図９は、本実施の形態との比較例におけるゲート信号のオンタイミングとソースドライバ２０１からの出力の波形を表す図である。具体的には、図９上が図２における区間Ｄ、図９下が図２における区間Ａにおけるゲート信号のオンタイミングとソースドライバ２０１からの出力の波形を表す。
【００２９】
図８において、区間Ｄと区間Ａを比較すると、ゲートオンタイミングは、区間Ｄの方が遅延するのに対し、ソースドライバ２０１からの出力信号は、区間Ａの方が遅延する。
【００３０】
これに対し、図９においては、区間Ｄと区間Ａを比較すると、ゲートオンタイミングは、区間Ｄの方が遅延し、ソースドライバ２０１からの出力信号は、区間Ａとほぼ同じタイミングで立ち上がる。本実施の形態においては、上記のようにパネルの端部から中央に向かう方向に順に出力することにより、区間Ａにおけるソースドライバ２０１からの出力の波形は、上記図８に示す場合と比較して早く立ち上がるように調整する。これにより、本実施の形態によれば、比較例と比較して、画素３０８の駆動タイミングの確保をより容易にする、つまり、駆動タイミングを確保できる期間をより長くすることができる。
【００３１】
本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、表示装置が有機ＥＬ表示装置である場合について説明したが、液晶表示装置や無機ＥＬ素子やＦＥＤ（Ｆｉｅｌｄ−Ｅｍｉｓｓｉｏｎ  Ｄｅｖｉｃｅ）を用いた表示装置などその他の表示装置に適用してもよい。
【符号の説明】
【００３２】
１００  有機ＥＬ表示装置、１０１  上フレーム、１０２  下フレーム、１０３  有機ＥＬパネル、２０１  ソースドライバ、２０２  ゲート回路、２０３  表示領域、３００  ゲート信号線、３０１  ソース信号線、３０２  スイッチトランジスタ、３０４  有機発光ダイオード、３０５  ドライバトランジスタ、４０１  アンプ部、４０２  コンバータ部、４０３  ラインラッチ部、４０４  信号生成部、４０５  インターフェース部、出力部５０１。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2018005024.tif 000010
【図９】
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