(57)【要約】【課題】本発明は、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することができる半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、ドレイン領域と、ドリフト領域と、ベース領域と、ソース領域と、ゲート電極と、層間絶縁膜と、ドレイン領域に電気的に接続される導電層と、ソース領域及び配線に電気的に接続されるコンタクトプラグと、配線とを備える。層間絶縁膜は、中間層間絶縁膜を有する。中間層間絶縁膜は、導電層とコンタクトプラグの間に配置される。中間層間絶縁膜は、導電層を構成する材料の熱酸化膜である。【選択図】図２Ａ
2018081949.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、前記第１面の反対面である第２面とを有する半導体基板と、
前記半導体基板中に配置され、第１の導電型を有するドレイン領域と、
前記半導体基板中において前記ドレイン領域の前記第１面側に配置され、前記第１の導電型を有するドリフト領域と、
前記半導体基板中において前記ドリフト領域の前記第１面側に配置され、前記第１の導電型と反対の導電型である第２の導電型を有するベース領域と、
前記半導体基板中において前記ドリフト領域との間で前記ベース領域を挟み込むように前記ベース領域の前記第１面側に配置され、前記第１の導電型を有するソース領域と、
前記ソース領域と前記ドリフト領域により挟み込まれた前記ベース領域の部分と絶縁しながら対向するゲート電極と、
前記第１面上に配置される層間絶縁膜と、
前記層間絶縁膜中に配置され、前記ドレイン領域に電気的に接続される導電層と、
前記層間絶縁膜上に配置される配線と、
前記層間絶縁膜中に配置され、前記配線と前記ソース領域とに電気的に接続されるコンタクトプラグとを備え、
前記層間絶縁膜は、前記導電層と前記コンタクトプラグとの間に配置される中間層間絶縁膜とを有し、
前記導電層は、酸化されることにより絶縁体に変化する導電体により構成され、
前記中間層間絶縁膜は、前記導電層を構成する材料の熱酸化膜である、半導体装置。
【請求項２】
前記ベース領域から前記第２面側に向かって延び、前記第２の導電型を有するコラム領域をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜は、前記導電層の前記配線側に配置される上部層間絶縁膜をさらに有しており、
前記上部層間絶縁膜上に配置され、前記上部層間絶縁膜よりも酸化されにくい材料により構成される耐酸化膜をさらに備える、請求項１に記載の半導体装置。
【請求項４】
前記層間絶縁膜は、前記導電層の前記第１面側に配置される下部層間絶縁膜と、前記導電層の前記配線側に配置される上部層間絶縁膜とをさらに有しており、
前記上部層間絶縁膜及び前記下部層間絶縁膜は、ＣＶＤ膜である、請求項１に記載の半導体装置。
【請求項５】
前記導電層は、不純物がドープされた多結晶シリコンにより形成される、請求項４に記載の半導体装置。
【請求項６】
前記不純物は、前記多結晶シリコンのドナーとなる元素である、請求項５に記載の半導体装置。
【請求項７】
第１面と、前記第１面の反対側の面である第２面とを有する半導体基板を準備する工程を備え、
前記半導体基板中には、
第１の導電型を有するドレイン領域と、
前記ドレイン領域の前記第１面側に配置され、前記第１の導電型を有するドリフト領域と、
前記ドリフト領域の前記第１面側に配置され、前記第１の導電型と反対の導電型である第２の導電型を有するベース領域と、
前記ドリフト領域との間で前記ベース領域を挟み込むように前記ベース領域の前記第１面側に配置され、前記第１の導電型を有するソース領域とが形成されており、
前記ソース領域と前記ドリフト領域により挟み込まれた前記ベース領域の部分と絶縁しながら対向するゲート電極を形成する工程と、
前記第１面上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜上に導電層を形成する工程と、
前記導電層上に上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜上に開口を有するマスクを形成する工程と、
前記開口を介して前記上部層間絶縁膜及び前記導電層をエッチングすることにより前記上部層間絶縁膜と前記導電層とを貫通する上部コンタクトホールを形成し、前記上部コンタクトホールの側壁から前記導電層を露出される工程と、
前記側壁から露出した前記導電層を熱酸化することにより中間層間絶縁膜を形成する工程とをさらに備える、半導体装置の製造方法。
【請求項８】
前記熱酸化は、ウエット酸化である、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記中間層間絶縁膜を形成した後に前記マスクを除去する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記マスクは、前記上部層間絶縁膜よりも酸化されにくい材料により構成される耐酸化膜である、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記上部層間絶縁膜はシリコンの酸化膜であり、
前記耐酸化膜はシリコンの窒化膜又はシリコンの酸窒化膜である、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記マスクを形成する工程の後に、前記マスク上に配線を形成する工程を備える、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置としては、従来から、例えばトレンチゲート型で縦型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）が知られている。
【０００３】
トレンチゲート型で縦型のＭＯＳＦＥＴにおいてノイズが生じた場合、ノイズはドリフト領域とベース領域との間に形成されたｐｎ接合の接合容量を通過する。しかしながら、ノイズの周波数が低い場合、この接合容量のインピーダンスが大きくなる。その結果、ノイズがこの接合容量を通過しにくくなってしまうという問題がある。
【０００４】
この問題に対処するための半導体装置として、特許文献１（特開２００９−２６０２７１号公報）に記載された半導体装置及び特許文献２（米国特許５９９８８３３号明細書）に記載された半導体装置が提案されている。
【０００５】
特許文献１記載の半導体装置の半導体基板は、トレンチゲート型で縦型のＭＯＳＦＥＴが形成されるトレンチＭＯＳ領域と、容量形成領域とを有している。容量形成領域においては、半導体基板は、ドリフト領域中において第１面から第２面に向かって形成された溝と、溝の表面に形成された絶縁膜と、絶縁膜上に形成された導電層を有している。導電層は、ソース電位となっている。そのため、導電層とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
【０００６】
特許文献２記載の半導体装置は、半導体基板中に、ソース領域及びドリフト領域に挟み込まれている部分のベース領域と絶縁しながら対向するゲート電極と、ドリフト領域と絶縁しながら対向する導電層とを有している。ゲート電極及び導電層は、半導体基板の第１面から第２面に向かって形成された溝中に形成されている。導電層は、ソース電位となっている。導電層は、ゲート電極よりも第２面側に配置されている。そのため、導電層とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２６０２７１号公報
【特許文献２】米国特許５９９８８３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１及び特許文献２記載の半導体装置によると、ソースとドレインの間に追加的な容量が形成されることになるため、ノイズの影響が低減される。しかしながら、特許文献１記載の半導体装置においては、追加的な容量がトレンチＭＯＳ領域の外側に形成されるため、チップ面積が増大してしまうという問題点がある。
【０００９】
また、特許文献２記載の半導体装置においては、溝を通常のトレンチゲート型で縦型のＭＯＳＦＥＴと比較して深く形成する必要がある、溝内での絶縁膜の形成、エッチングを複数回繰り返す必要があるなど、プロセスが複雑化するという問題点がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施形態に係る半導体装置は、半導体基板と、ドレイン領域と、ドリフト領域と、ベース領域と、ソース領域と、ゲート電極と、層間絶縁膜と、導電層と、コンタクトプラグと、配線とを備える。
【００１２】
半導体基板は、第１面と、第２面とを有する。第２面は、第１面の反対面である。ドレイン領域は、半導体基板中に配置される。ドレイン領域は、第１の導電型を有する。ドリフト領域は、半導体基板中においてドレイン領域の第１面側に配置される。ドリフト領域は、第１の導電型を有する。ベース領域は、半導体基板中においてドリフト領域の第１面側に配置される。ベース領域は、第２の導電型を有する。第２の導電型は、第１の導電型と反対の導電型である。ソース領域は、半導体基板中においてドリフト領域との間でベース領域を挟み込むようにベース領域の第２面側に配置される。ソース領域は、第１の導電型を有する。
【００１３】
ゲート電極は、ソース領域とドリフト領域とにより挟み込まれたベース領域の部分と絶縁しながら対向する。層間絶縁膜は、第１面上に配置される。配線は、層間絶縁膜上に配置される。導電層は、層間絶縁膜中に配置される。導電層は、酸化されることにより絶縁体に変化する導電体で構成されている。導電層は、ドレイン領域に電気的に接続される。コンタクトプラグは、層間絶縁膜上に配置され、ソース領域と配線とに電気的に接続される。
【００１４】
層間絶縁膜は、中間層間絶縁膜を有する。中間層間絶縁膜は、導電層とコンタクトプラグの間に配置される。中間層間絶縁膜は、導電層を構成する材料の熱酸化膜である。
【発明の効果】
【００１５】
一実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係る半導体装置の上面図である。
【図２Ａ】図１のＩＩＡ−ＩＩＡにおける断面図である。
【図２Ｂ】実施形態の第１の変形例に係る半導体装置の素子領域における断面図である。
【図２Ｃ】実施形態の第２の変形例に係る半導体装置の素子領域における断面図である。
【図３】図１のＩＩＩ−ＩＩＩにおける断面図である。
【図４Ａ】素子領域と外周領域の境界付近における実施形態に係る半導体装置の半導体基板の拡大上面図である。
【図４Ｂ】素子領域と外周領域の境界付近における実施形態に係る半導体装置の導電層の拡大上面図である。
【図４Ｃ】素子領域と外周領域の境界付近における実施形態に係る半導体装置の配線の拡大上面図である。
【図５】実施形態に係る半導体装置の製造方法を示す工程図である。
【図６Ａ】実施形態に係る半導体装置のフロントエンド工程における素子領域での断面図である。
【図６Ｂ】実施形態に係る半導体装置のフロントエンド工程における外周領域での断面図である。
【図７Ａ】実施形態に係る半導体装置の下部層間絶縁膜形成工程における素子領域での断面図である。
【図７Ｂ】実施形態に係る半導体装置の下部層間絶縁膜形成工程における外周領域での断面図である。
【図８】実施形態に係る半導体装置の導電層形成工程における素子領域での断面図である。
【図９Ａ】実施形態に係る半導体装置の上部層間絶縁膜形成工程における素子領域での断面図である。
【図９Ｂ】実施形態に係る半導体装置の上部層間絶縁膜形成工程における外周領域での断面図である。
【図１０Ａ】実施形態に係る半導体装置のマスク形成工程における素子領域での断面図である。
【図１０Ｂ】実施形態に係る半導体装置のマスク形成工程における外周領域での断面図である。
【図１１Ａ】実施形態に係る半導体装置の上部コンタクトホール形成工程における素子領域での断面図である。
【図１１Ｂ】実施形態に係る半導体装置の上部コンタクトホール形成工程における外周領域での断面図である。
【図１２】実施形態に係る半導体装置の熱酸化工程における素子領域での断面図である。
【図１３Ａ】実施形態に係る半導体装置の下部コンタクトホール形成工程における素子領域での断面図である。
【図１３Ｂ】実施形態に係る半導体装置の下部コンタクトホール形成工程における外周領域での断面図である。
【図１４Ａ】実施形態に係る半導体装置のマスク除去工程における素子領域での断面図である。
【図１４Ｂ】実施形態に係る半導体装置のマスク除去工程における外周領域での断面図である。
【図１５Ａ】実施形態に係る半導体装置のコンタクトプラグ形成工程における素子領域での断面図である。
【図１５Ｂ】実施形態に係る半導体装置のコンタクトプラグ形成工程における外周領域での断面図である。
【図１６Ａ】実施形態に係る半導体装置の配線形成工程における素子領域での断面図である。
【図１６Ｂ】実施形態に係る半導体装置の配線形成工程における外周領域での断面図である。
【図１７Ａ】実施形態に係る半導体装置の保護膜形成工程における素子領域での断面図である。
【図１７Ｂ】実施形態に係る半導体装置の保護膜形成工程における外周領域での断面図である。
【図１８】実施形態に係る半導体装置の等価回路図である。
【図１９】比較例に係る半導体装置の素子領域における断面図である。
【発明を実施するための形態】
【００１７】
以下に、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１８】
（実施形態に係る半導体装置の構成）
以下に、実施形態に係る半導体装置の構成について説明する。
【００１９】
図１に示すように、実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられる。但し、半導体基板ＳＵＢに用いられる材料はこれに限られるものではない。例えば、半導体基板ＳＵＢには炭化珪素（ＳｉＣ）等を用いることもできる。
【００２０】
実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。素子領域ＥＲは、ＭＯＳＦＥＴ等の半導体素子が形成される領域である。外周領域ＰＥＲは、平面視において、素子領域ＥＲの外周を取り囲んでいる領域である。外周領域ＰＥＲは、ＭＯＳＦＥＴ等の半導体素子が形成されない。
【００２１】
図２Ａに示すように、半導体基板ＳＵＢは、第１面ＦＳと第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢ中には、素子領域ＥＲにおいて、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ベース領域ＢＲと、ソース領域ＳＲとが形成されている。半導体基板ＳＵＢ中には、素子領域ＥＲにおいて、コラム領域ＣＬと、ベースコンタクト領域ＢＣとが形成されていてもよい。
【００２２】
ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ及びソース領域ＳＲは、第１の導電型を有している。第１の導電型は、例えばｎ型である。ベース領域ＢＲ、ベースコンタクト領域ＢＣ及びコラム領域ＣＬは、第２の導電型を有している。第２の導電型は、第１の導電型の反対の導電型である。例えば、第１の導電型がｎ型である場合、第２の導電型はｐ型である。
【００２３】
ドレイン領域ＤＲＡは、半導体基板ＳＵＢ中に配置されている。半導体基板ＳＵＢ中において、ドレイン領域ＤＲＡは、第２面ＳＳ側に配置されている。具体的には、ドレイン領域ＤＲＡは、半導体基板ＳＵＢ中において、第２面ＳＳに接して設けられている。
【００２４】
ドリフト領域ＤＲＩは、半導体基板ＳＵＢ中において、ドレイン領域ＤＲＡの第１面ＦＳ側に配置されている。より具体的には、ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの第１面ＦＳ側の面に接して配置されている。
【００２５】
ベース領域ＢＲは、半導体基板ＳＵＢ中において、ドリフト領域ＤＲＩの第１面ＦＳ側に配置されている。より具体的には、ベース領域ＢＲは、ドリフト領域ＤＲＩの第１面ＦＳ側の面に接して配置されている。
【００２６】
ソース領域ＳＲは、半導体基板ＳＵＢ中において、ベース領域ＢＲの第１面ＦＳ側に配置されている。具体的には、ソース領域ＳＲは、ベース領域ＢＲ中において、第１面ＦＳに接して配置されている。ソース領域ＳＲは、ドリフト領域ＤＲＩとの間でベース領域ＢＲを挟み込むように配置されている。別の観点からいえば、ベース領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれている部分を有している。
【００２７】
ベースコンタクト領域ＢＣは、ベース領域ＢＲ中に配置されている。コラム領域ＣＬは、ベース領域ＢＲから第２面ＳＳに向かって延びている。
【００２８】
ドリフト領域ＤＲＩにおける不純物濃度は、ソース領域ＳＲ及びドレイン領域ＤＲＡにおける不純物濃度よりも低いことが好ましい。これにより、実施形態に係る半導体装置の耐圧を確保することができる。
【００２９】
コラム領域ＣＬが形成される場合、空乏層がコラム領域ＣＬからドリフト領域ＤＲＩに向かって横方向に延びる。そのため、この場合には、ドリフト領域ＤＲＩにおける不純物濃度を高くしても、耐圧を確保することができる。これにより、耐圧を確保しつつ、オン抵抗を下げることができる。
【００３０】
実施形態に係る半導体装置は、ゲート電極ＧＥを有している。ゲート電極ＧＥは、例えば不純物がドープされた多結晶のＳｉである。多結晶のＳｉにドープされる不純物は、好ましくはドナーとなる元素である。具体的には、多結晶のＳｉにドープされる不純物は、例えばリン（Ｐ）、ヒ素（Ａｓ）等の第Ｖ族不純物である。すなわち、ゲート電極ＧＥに用いられる多結晶のＳｉは、ｎ型の導電型を有していることが好ましい。但し、ゲート電極ＧＥに用いられる多結晶のＳｉにドープされる不純物は、ホウ素（Ｂ）等の第ＩＩＩ族不純物であってもよい。
【００３１】
第１面ＦＳには、溝ＴＲが形成されている。溝ＴＲは、第２面ＳＳに向かって延びている。溝ＴＲは、ソース領域ＳＲ及びベース領域ＢＲを貫通し、ドリフト領域ＤＲＩに達している。溝ＴＲ内には、ゲート電極ＧＥが充填されている。溝ＴＲ内に充填されるゲート電極ＧＥと溝ＴＲの底面及び側壁との間には、ゲート絶縁膜ＧＯが形成されている。ゲート絶縁膜ＧＯは、例えば二酸化珪素（ＳｉＯ２）である。
【００３２】
ゲート電極ＧＥの構成は、上記の構成に限られるものではない。ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれたベース領域ＢＲの部分と絶縁しながら対向するように形成されていればよい。
【００３３】
例えば、図２Ｂに示すように、半導体基板ＳＵＢの第１面ＦＳに溝ＴＲを形成されなくてもよい。その代わりに、第１面ＦＳ上においてソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているベース領域ＢＲの部分の上に、ゲート絶縁膜ＧＯが形成されており、かつゲート絶縁膜ＧＯ上にゲート電極ＧＥが形成されている。これにより、ゲート電極ＧＥが、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているベース領域ＢＲの部分と、絶縁されながら対向している。すなわち、実施形態に係る半導体装置は、プレーナゲート型のＭＯＳＦＥＴであってもよく、トレンチゲート型のＭＯＳＦＥＴであってもよい。
【００３４】
実施形態に係る半導体装置は、素子領域ＥＲにおいては、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２（図４Ｃ参照）と、導電層ＣＮＬと、配線ＷＬ１と、配線ＷＬ２（図４Ｃ参照）を有している。層間絶縁膜ＩＬＤ１は、半導体基板ＳＵＢの第１面ＦＳ上に配置されている。配線ＷＬ１は、層間絶縁膜ＩＬＤ１上に配置されている。配線ＷＬ２は、層間絶縁膜ＩＬＤ１上に配置されている。導電層ＣＮＬは、層間絶縁膜ＩＬＤ１中に配置されている。コンタクトプラグＣＰ１は、層間絶縁膜ＩＬＤ１中に配置されている。コンタクトプラグＣＰ２は、層間絶縁膜ＩＬＤ１中に配置されている。コンタクトプラグＣＰ２及び配線ＷＬ２の詳細な構成については、後述する。
【００３５】
層間絶縁膜ＩＬＤ１は、中間層間絶縁膜ＩＬＤ１ｂを含んでいる。層間絶縁膜ＩＬＤ１は、下部層間絶縁膜ＩＬＤ１ａと、上部層間絶縁膜ＩＬＤ１ｃとをさらに含んでいてもよい。下部層間絶縁膜ＩＬＤ１ａは、導電層ＣＮＬよりも半導体基板ＳＵＢの第１面ＦＳ側に配置されている。上部層間絶縁膜ＩＬＤ１ｃは、導電層ＣＮＬよりも配線ＷＬ１側に配置されている。中間層間絶縁膜ＩＬＤ１ｂは、導電層ＣＮＬとコンタクトプラグＣＰ１との間に配置されている。
【００３６】
下部層間絶縁膜ＩＬＤ１ａには、例えばＳｉＯ２が用いられる。より具体的には、下部層間絶縁膜には、ＨＴＯ（High  Temperature  Oxide）−ＳｉＯ２が用いられる。下部層間絶縁膜ＩＬＤ１ａは、例えばＣＶＤ（Chemical  Vapor  Deposition）膜である。ここで、ＣＶＤ膜とは、ＣＶＤにより形成された膜である。このことを別の観点からいえば、下部層間絶縁膜ＩＬＤ１ａは、中間層間絶縁膜ＩＬＤ１ｂよりも密度が低くなっている。
【００３７】
上部層間絶縁膜ＩＬＤ１ｃには、例えばＳｉＯ２が用いられる。より具体的には、上部層間絶縁膜ＩＬＤ１ｃには、ＨＴＯ−ＳｉＯ２、ＢＰＳＧ（Boron  Phosphorus  Silicate  Glass）が用いられる。上部層間絶縁膜ＩＬＤ１ｃは、例えばＣＶＤ膜である。このことを別の観点からいえば、上部層間絶縁膜ＩＬＤ１ｃは、中間層間絶縁膜ＩＬＤ１ｂよりも密度が低くなっている。
【００３８】
中間層間絶縁膜ＩＬＤ１ｂには、導電層ＣＮＬを構成している材料の熱酸化膜が用いられる。熱酸化膜とは、熱酸化により形成された膜である。別の観点からいえば、中間層間絶縁膜ＩＬＤ１ｂは、導電層ＣＮＬを構成する材料の酸化物により構成され、かつ下部層間絶縁膜ＩＬＤ１ａ及び上部層間絶縁膜ＩＬＤ１ｃよりも密度が高い膜である。
【００３９】
中間層間絶縁膜ＩＬＤ１ｂは、幅Ｗを有している。幅Ｗは、導電層ＣＮＬの側面とコンタクトプラグＣＰ１との間の距離である。幅Ｗは、ソース−ドレイン間において要求される耐圧に応じて適宜選択される。例えば、ソース−ドレイン間において要求される耐圧が５０Ｖである場合、幅Ｗは０．２μｍ以上０．５μｍ以下とされることが好ましい。
【００４０】
層間絶縁膜ＩＬＤ１には、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、層間絶縁膜ＩＬＤ１を貫通している。コンタクトホールＣＨ１は、ソース領域ＳＲを貫通し、ベースコンタクト領域ＢＣに達していてもよい。コンタクトホールＣＨ１は、ソース領域ＳＲ上に配置されている。すなわち、コンタクトホールＣＨ１は、層間絶縁膜ＩＬＤ１からソース領域ＳＲ及びベースコンタクト領域ＢＣを露出させるように形成されていてもよい
コンタクトホールＣＨ１は、下部コンタクトホールＣＨ１ａと、上部コンタクトホールＣＨ１ｂとを含んでいる。下部コンタクトホールＣＨ１ａは、下部層間絶縁膜ＩＬＤ１ａ中及び半導体基板ＳＵＢ中に配置されている。上部コンタクトホールＣＨ１ｂは、中間層間絶縁膜ＩＬＤ１ｂ及び上部層間絶縁膜ＩＬＤ１ｃ中に配置されている。
【００４１】
コンタクトプラグＣＰ１は、コンタクトホールＣＨ１中に充填されることにより、層間絶縁膜ＩＬＤ１中に配置されている。コンタクトプラグＣＰ１には、例えばタングステン（Ｗ）が用いられる。コンタクトプラグＣＰ１は、ソース領域ＳＲ及びベースコンタクト領域ＢＣに電気的に接続されている。そのため、コンタクトプラグＣＰ１は、ソース領域ＳＲと同電位となっている。
【００４２】
コンタクトプラグＣＰ１は、配線ＷＬ１に電気的に接続されている。そのため、配線ＷＬ１は、ソース領域ＳＲと同電位となっている。なお、図示されていないが、コンタクトプラグＣＰ１とコンタクトホールＣＨ１の表面との間には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のバリア層が設けられていてもよい。
【００４３】
導電層ＣＮＬは、層間絶縁膜ＩＬＤ１中に配置されることにより、コンタクトプラグＣＰ１及び配線ＷＬ１と絶縁されながら対向している。より具体的には、導電層ＣＮＬの上面は、上部層間絶縁膜ＩＬＤ１ｃにより絶縁されながら配線ＷＬ１と対向している。導電層ＣＮＬの側面は、中間層間絶縁膜ＩＬＤ１ｂにより絶縁されながらコンタクトプラグＣＰ１と対向している。後述するように、導電層ＣＮＬは、ドレイン領域ＤＲＡと同電位となっている。
【００４４】
上記のとおり、コンタクトプラグＣＰ１及び配線ＷＬ１は、ソース領域ＳＲと同電位となっている。そのため、導電層ＣＮＬ、コンタクトプラグＣＰ１及び中間層間絶縁膜ＩＬＤ１ｂ並びに導電層ＣＮＬ、配線ＷＬ１及び上部層間絶縁膜ＩＬＤ１ｃは、ソース−ドレイン間容量を形成している。
【００４５】
導電層ＣＮＬは、酸化されていない状態においては導電体である一方で、酸化されることにより絶縁体となる材料により構成されている。導電層ＣＮＬには、例えば不純物がドープされた多結晶のＳｉが用いられる。多結晶のＳｉにドープされる不純物は、好ましくは、ドナーとなる元素である。すなわち、導電層ＣＮＬに用いられる多結晶のＳｉの導電型は、ｎ型であることが好ましい。より具体的には、多結晶のＳｉにドープされる不純物は、例えば、Ｐ、Ａｓ等の第Ｖ族不純物である。なお、導電層ＣＮＬに用いられる多結晶のＳｉにドープされる不純物は、ゲート電極ＧＥに用いられる多結晶のＳｉにドープされる不純物と同一であってもよく、異なっていてもよい。但し、導電層ＣＮＬに用いられる多結晶のＳｉにドープされる不純物は、Ｂ等の第ＩＩＩ族不純物であってもよい。
【００４６】
配線ＷＬ１には、導電体が用いられる。配線ＷＬ１に用いられる材料は、例えばＡｌ又はＡｌ合金である。
【００４７】
図２Ｃに示すように、実施形態に係る半導体装置は、耐酸化膜ＯＲＬを有していてもよい。耐酸化膜ＯＲＬは、上部層間絶縁膜ＩＬＤ１ｃ上に配置される。すなわち、耐酸化膜ＯＲＬは、上部層間絶縁膜ＩＬＤ１ｃと配線ＷＬ１との間に配置される。耐酸化膜ＯＲＬは、上部層間絶縁膜ＩＬＤ１ｃを構成する材料よりも耐酸化性の高い材料により構成される。例えば、上部層間絶縁膜ＩＬＤ１ｃがＳｉの酸化膜で構成されている場合、耐酸化膜ＯＲＬは、Ｓｉの窒化膜（ＳｉＮ）又はＳｉの酸窒化膜（ＳｉＯＮ）で構成されることが好ましい。
【００４８】
図３に示すように、実施形態に係る半導体装置は、外周領域ＰＥＲにおいても、半導体基板ＳＵＢを有している。また、半導体基板ＳＵＢ中には、外周領域ＰＥＲにおいて、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ドリフトコンタクト領域ＤＣとが形成されている。ドリフトコンタクト領域ＤＣは、半導体基板ＳＵＢ中において、第１面ＦＳ側に配置されている。
【００４９】
ドリフトコンタクト領域ＤＣは、第１の導電型を有している。すなわち、ドリフトコンタクト領域ＤＣの導電型は、ドリフト領域ＤＲＩ及びドレイン領域ＤＲＡの導電型と同じ導電型を有している。そのため、ドリフトコンタクト領域ＤＣは、ドリフト領域ＤＲＩを介し、ドレイン領域ＤＲＡに電気的に接続されている。ドリフトコンタクト領域ＤＣにおける不純物濃度は、ドリフト領域ＤＲＩにおける不純物濃度よりも高いことが好ましい。
【００５０】
実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、層間絶縁膜ＩＬＤ２と、コンタクトプラグＣＰ３と、配線ＷＬ３とを有している。層間絶縁膜ＩＬＤ２は、半導体基板ＳＵＢの第１面ＦＳ上に配置されている。コンタクトプラグＣＰ３は、層間絶縁膜ＩＬＤ２中に配置されている。配線ＷＬ３は、層間絶縁膜ＩＬＤ２上に配置されている。
【００５１】
層間絶縁膜ＩＬＤ２は、下部層間絶縁膜ＩＬＤ２ａと、下部層間絶縁膜ＩＬＤ２ｂとを有している。下部層間絶縁膜ＩＬＤ２ａは、第１面ＦＳ上に配置されている。上部層間絶縁膜ＩＬＤ２ｂは、下部層間絶縁膜ＩＬＤ２ａ上に配置されている。下部層間絶縁膜ＩＬＤ２ａは、下部層間絶縁膜ＩＬＤ１ａと同様の膜質を有していることが好ましく、上部層間絶縁膜ＩＬＤ２ｂは、上部層間絶縁膜ＩＬＤ１ｃと同様の膜質を有していることが好ましい。
【００５２】
層間絶縁膜ＩＬＤ２中には、コンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３は、層間絶縁膜ＩＬＤ２を貫通している。コンタクトホールＣＨ３は、ドリフトコンタクト領域ＤＣまで達していてもよい。コンタクトホールＣＨ３は、ドリフトコンタクト領域ＤＣ上に配置されている。すなわち、コンタクトホールＣＨ３は、層間絶縁膜ＩＬＤ２からドリフトコンタクト領域ＤＣを露出させるように形成されている。
【００５３】
コンタクトホールＣＨ３は、下部コンタクトホールＣＨ３ａと、上部コンタクトホールＣＨ３ｂとを有している。下部コンタクトホールＣＨ３ａは、下部層間絶縁膜ＩＬＤ２ａ中及び半導体基板ＳＵＢ中に配置されている。上部コンタクトホールＣＨ３ｂは、上部層間絶縁膜ＩＬＤ２ｂ中に配置されている。
【００５４】
コンタクトプラグＣＰ３は、コンタクトホールＣＨ３中に充填されることにより、層間絶縁膜ＩＬＤ２中に配置されている。コンタクトプラグＣＰ１には、例えば、Ｗが用いられる。コンタクトプラグＣＰ３は、ドリフトコンタクト領域ＤＣに電気的に接続されている。コンタクトプラグＣＰ３は、配線ＷＬ３に電気的に接続されている。すなわち、配線ＷＬ３は、コンタクトプラグＣＰ３、ドリフトコンタクト領域ＤＣ及びドリフト領域ＤＲＩを介して、ドレイン領域ＤＲＡに電気的に接続されている。なお、図示されていないが、コンタクトプラグＣＰ３とコンタクトホールＣＨ３の表面との間には、Ｔｉ、ＴｉＮ等のバリア層が設けられていてもよい。
【００５５】
配線ＷＬ３には、導電体が用いられる。配線ＷＬ３に用いられる材料は、例えばＡｌ又はＡｌ合金である。配線ＷＬ３は、外周領域ＰＥＲと素子領域ＥＲとの境界を超えて素子領域ＥＲの側まで延在している。
【００５６】
実施形態に係る半導体装置は、外周領域ＰＥＲとの境界付近において、ビアプラグＶＰを有している。上部層間絶縁膜ＩＬＤ１ｃには、外周領域ＰＥＲとの境界付近において、ビアホールＶＨが形成されている。ビアプラグＶＰは、ビアホールＶＨ中に充填されることにより、上部層間絶縁膜ＩＬＤ１ｃ中に配置されている。ビアプラグＶＰは、配線ＷＬ３と導電層ＣＮＬとに電気的に接続されている。なお、図示されていないが、ビアプラグＶＰとビアホールＶＨの表面との間には、Ｔｉ、ＴｉＮ等のバリア層が設けられていてもよい。
【００５７】
上記のとおり、配線ＷＬ３は、コンタクトプラグＣＰ３、ドリフトコンタクト領域ＤＣ及びドリフト領域ＤＲＩを介して、ドレイン領域ＤＲＡに電気的に接続されている。そのため、ビアプラグＶＰを介して配線ＷＬ３に電気的に接続されている導電層ＣＮＬは、ドレイン領域ＤＲＡと同電位となっている。
【００５８】
図４Ａに示すように、半導体基板ＳＵＢの第１面ＦＳ側には、ベース領域ＢＲと、ソース領域ＳＲと、ドリフトコンタクト領域ＤＣと、ゲート電極ＧＥとが形成されている。ドリフトコンタクト領域ＤＣは、外周領域ＰＥＲにおいて、素子領域ＥＲを取り囲むように連続的に形成されている。ベース領域ＢＲは、素子領域ＥＲの全面に形成されている。ゲート電極ＧＥは、ベース領域ＢＲが形成されている領域内において、櫛形に形成されている。ソース領域ＳＲは、ゲート電極ＧＥの各々の間に形成されている。
【００５９】
図４Ｂ（図４Ｂ中においては、ベース領域ＢＲ、ソース領域ＳＲ、ドリフトコンタクト領域ＤＣ及びゲート電極ＧＥは点線で示されている）に示すように、導電層ＣＮＬは、素子領域ＥＲにおいて、櫛形に形成されている。導電層ＣＮＬは、ゲート電極ＧＥが形成される領域と平面視において（すなわち、第１面ＦＳに垂直な方向からみて）重なるように形成されている。
【００６０】
図４Ｃ（図４Ｃ中においては、ベース領域ＢＲ、ソース領域ＳＲ、ドリフトコンタクト領域ＤＣ、ゲート電極ＧＥ及び導電層ＣＮＬは点線で示されている）に示すように、配線ＷＬ１は、素子領域ＥＲにおいて、ソース領域ＳＲが形成された領域に重なるように形成されている。配線ＷＬ１は、コンタクトプラグＣＰ１により、ソース領域ＳＲに電気的に接続されている。
【００６１】
配線ＷＬ２は、素子領域ＥＲにおいて、ゲート電極ＧＥの一部と平面視において重なるように形成されている。配線ＷＬ２は、コンタクトプラグＣＰ２により、ゲート電極ＧＥと電気的に接続している。なお、図示されていないが、コンタクトプラグＣＰ２は、層間絶縁膜ＩＬＤ１中に形成されたコンタクトホールＣＨ２中に形成されている。なお、コンタクトホールＣＨ２は、下部層間絶縁膜ＩＬＤ１ａに形成された下部コンタクトホールＣＨ２ａと上部層間絶縁膜ＩＬＤ１ｃに形成された上部コンタクトホールＣＨ２ｂを含んでいる。
【００６２】
配線ＷＬ３は、外周領域ＰＥＲにおいて、ドリフトコンタクト領域ＤＣと平面視において重なるように形成されている。また、配線ＷＬ３は、素子領域ＥＲにおいて、導電層ＣＮＬと平面視において重なるように形成されている部分を有している。
【００６３】
配線ＷＬ３のうち、外周領域ＰＥＲにおいて形成されている部分は、コンタクトプラグＣＰ３により、ドリフトコンタクト領域ＤＣに接続されている。配線ＷＬ３のうち、導電層ＣＮＬと重なるように形成されている部分は、ビアプラグＶＰにより、導電層ＣＮＬに電気的に接続されている。
【００６４】
なお、図示されていないが、配線ＷＬ１は、ソース電極パッドに接続されており、配線ＷＬ２はゲート電極パッドに接続されている。
【００６５】
（実施形態に係る半導体装置の製造方法）
以下に、実施形態に係る半導体装置の製造方法について説明する。
【００６６】
実施形態に係る半導体装置の製造方法は、図５に示すように、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。
【００６７】
図６Ａに示すように、フロントエンド工程Ｓ１においては、素子領域ＥＲに位置する半導体基板ＳＵＢ中に、ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ、ベース領域ＢＲ、ソース領域ＳＲ、ベースコンタクト領域ＢＣ、コラム領域ＣＬ、溝ＴＲ、ゲート電極ＧＥ及びゲート絶縁膜ＧＯが形成される。
【００６８】
図６Ｂに示すように、フロントエンド工程Ｓ１においては、外周領域ＰＥＲに位置する半導体基板ＳＵＢ中に、ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ及びドリフトコンタクト領域ＤＣが形成される。フロントエンド工程Ｓ１は、一般的に用いられる半導体加工プロセスにより行われる。
【００６９】
図５に示すように、バックエンド工程Ｓ２は、下部層間絶縁膜形成工程Ｓ２０と、導電層形成工程Ｓ２１と、上部層間絶縁膜形成工程Ｓ２２と、マスク形成工程Ｓ２３と、上部コンタクトホール形成工程Ｓ２４と、熱酸化工程Ｓ２５と、下部コンタクトホール形成工程Ｓ２６と、マスク除去工程Ｓ２７と、コンタクトプラグ形成工程Ｓ２８と、配線形成工程Ｓ２９とを有している。
【００７０】
図７Ａに示すように、下部層間絶縁膜形成工程Ｓ２０においては、素子領域ＥＲに位置する半導体基板ＳＵＢの第１面ＦＳ上に、下部層間絶縁膜ＩＬＤ１ａが形成される。図７Ｂに示すように、下部層間絶縁膜形成工程Ｓ２０においては、外周領域ＰＥＲに位置する半導体基板ＳＵＢの第１面ＦＳ上に、下部層間絶縁膜ＩＬＤ２ａが形成される。下部層間絶縁膜ＩＬＤ１ａ及び下部層間絶縁膜ＩＬＤ２ａの形成は、例えば、ＣＶＤにより行われる。
【００７１】
図８に示すように、導電層形成工程Ｓ２１においては、下部層間絶縁膜ＩＬＤ１ａ上に導電層ＣＮＬが形成される。導電層ＣＮＬの形成は、例えばＣＶＤにより行われる。導電層形成工程Ｓ２１においては、外周領域ＰＥＲの断面構造に変化はないため、図示は省略してある。
【００７２】
図９Ａに示すように、上部層間絶縁膜形成工程Ｓ２２においては、導電層ＣＮＬ上に、上部層間絶縁膜ＩＬＤ１ｃが形成される。図９Ｂに示すように、上部層間絶縁膜形成工程Ｓ２２においては、下部層間絶縁膜ＩＬＤ２ａ上に、上部層間絶縁膜ＩＬＤ２ｂが形成される。上部層間絶縁膜ＩＬＤ１ｃ及び上部層間絶縁膜ＩＬＤ２ｂの形成は、例えばＣＶＤにより行われる。
【００７３】
図１０Ａ及び図１０Ｂに示すように、マスク形成工程Ｓ２３においては、上部層間絶縁膜ＩＬＤ１ｃ及び上部層間絶縁膜ＩＬＤ２ｂ上に、マスクＭが形成される。マスクＭは、開口ＯＰを有している。開口ＯＰは、ソース領域ＳＲ、ベースコンタクト領域ＢＣ、及び素子領域ＥＲと外周領域ＰＥＲの境界付近に位置する導電層ＣＮＬの上方に形成される。なお、図示されていないが、マスクＭの開口ＯＰは、ゲート電極ＧＥの上方にも形成される。
【００７４】
マスクＭは、好ましくは、上部層間絶縁膜ＩＬＤ１ｃよりも耐酸化性が高い材料（耐酸化膜ＯＲＬ）により構成される。例えば、上部層間絶縁膜ＩＬＤ１ｃがシリコンの酸化物である場合、マスクＭは、ＳｉＮ又はＳｉＯＮにより構成されることが好ましい。マスクＭは、例えばフォトリソグラフィーにより形成される。なお、マスクＭは、例えばフォトレジストＰＲで構成されてもよい。
【００７５】
図１１Ａに示すように、上部コンタクトホール形成工程Ｓ２４においては、上部コンタクトホールＣＨ１ｂが上部層間絶縁膜ＩＬＤ１ｃ及び導電層ＣＮＬ中に形成される。これにより、上部コンタクトホールＣＨ１ｂの側壁から、導電層ＣＮＬが露出する。なお、図示されていないが、上部コンタクトホール形成工程においては、上部層間絶縁膜ＩＬＤ１ｃに上部コンタクトホールＣＨ２ｂの形成も行われる。
【００７６】
図１１Ｂに示すように、上部コンタクトホール形成工程Ｓ２４においては、ビアホールＶＨが上部層間絶縁膜ＩＬＤ１ｃ中に形成され、上部コンタクトホールＣＨ３ｂが上部層間絶縁膜ＩＬＤ２ｂ中に形成される。上部コンタクトホールＣＨ１ｂ、上部コンタクトホールＣＨ２ｂ、上部コンタクトホールＣＨ３ｂ及びビアホールＶＨは、マスクＭの開口ＯＰを介して、上部層間絶縁膜ＩＬＤ１ｃ及び上部層間絶縁膜ＩＬＤ２ｂに対して、ＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングを行うことにより形成される。
【００７７】
図１２に示すように、熱酸化工程Ｓ２５においては、中間層間絶縁膜ＩＬＤ１ｂが形成される。中間層間絶縁膜ＩＬＤ１ｂの形成は、上部コンタクトホールＣＨ１ｂの側壁から露出した導電層ＣＮＬを熱酸化することにより行われる。熱酸化は、ドライ酸化又はウエット酸化により行われる。熱酸化は、好ましくは、ウエット酸化により行われる。熱酸化は、殊に好ましくは、スチーム酸化により行われる。熱酸化工程Ｓ２５においては、外周領域ＰＥＲの断面構造に変化はないため、図示は省略してある。
【００７８】
図１３Ａに示すように、下部コンタクトホール形成工程Ｓ２６においては、下部コンタクトホールＣＨ１ａの形成が行われる。下部コンタクトホールＣＨ１ａは、上部コンタクトホールＣＨ１ｂ及びマスクＭを介して、下部層間絶縁膜ＩＬＤ１ａ（及び半導体基板ＳＵＢ）に対してＲＩＥ等の異方性エッチングを行うことにより行われる。
【００７９】
図１３Ｂに示すように、下部コンタクトホール形成工程Ｓ２６においては、下部コンタクトホールＣＨ３ａの形成が行われる。下部コンタクトホールＣＨ３ａは、上部コンタクトホールＣＨ３ｂ及びマスクＭを介して、下部層間絶縁膜ＩＬＤ２ａ（及び半導体基板ＳＵＢ）に対してＲＩＥ等の異方性エッチングを行うことにより行われる。
【００８０】
なお、図示されていないが、下部コンタクトホール形成工程Ｓ２６においては、下部コンタクトホールＣＨ２ａの形成も行われる。下部コンタクトホールＣＨ２ａは、上部コンタクトホールＣＨ２ｂ及びマスクＭを介して、下部層間絶縁膜ＩＬＤ１ａに対してＲＩＥ等の異方性エッチングを行うことにより行われる。
【００８１】
図１４Ａ及び図１４Ｂに示すように、マスク除去工程Ｓ２７においては、マスクＭの除去が行われる。マスクＭが耐酸化膜ＯＲＬである場合、マスクＭの除去は、例えばプラズマエッチングにより行われる。マスクＭがフォトレジストＰＲである場合、マスクＭの除去は、アッシング（灰化）処理により行われる。なお、マスクＭが耐酸化膜ＯＲＬである場合、マスク除去工程Ｓ２７を行わず、マスクＭ（耐酸化膜ＯＲＬ）を上部層間絶縁膜ＩＬＤ１ｃ上に残存させてもよい。
【００８２】
図１５Ａに示すように、コンタクトプラグ形成工程Ｓ２８においては、コンタクトホールＣＨ１中にコンタクトプラグＣＰ１が形成される。図１５Ｂに示すように、コンタクトプラグ形成工程Ｓ２８においては、ビアホールＶＨ中にビアプラグＶＰが形成され、コンタクトホールＣＨ３中にコンタクトプラグＣＰ３が形成される。なお、コンタクトプラグ形成工程Ｓ２８においては、図示されていないが、コンタクトホールＣＨ２中にコンタクトプラグＣＰ２が形成される。
【００８３】
コンタクトプラグＣＰ１、コンタクトプラグＣＰ２、コンタクトプラグＣＰ３及びビアプラグＶＰの形成は、例えばＣＶＤ及びエッチバックにより行われる。なお、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２、コンタクトプラグＣＰ３及びビアプラグＶＰの形成に先立って、コンタクトホールＣＨ１、コンタクトホールＣＨ２、コンタクトホールＣＨ３及びビアホールＶＨの表面に、Ｔｉ、ＴｉＮ等から形成されるバリア層をスパッタ等により形成してもよい。
【００８４】
図１６Ａ及び図１６Ｂに示すように、配線形成工程Ｓ２９においては、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２上に配線ＷＬ１、配線ＷＬ２（図示せず）及び配線ＷＬ３が形成される。配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３の形成は、例えばスパッタリング、フォトリソグラフィーを用いて行われる。
【００８５】
なお、図１７Ａ及び図１７Ｂに示すように、配線形成工程Ｓ２９の後、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３並びに各配線が形成されていない部分の層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２上には、保護膜ＰＶが形成されてもよい。保護膜ＰＶは、例えばＳｉＯＮ及びポリイミドにより構成される。以上により、実施形態に係る半導体装置の製造方法の工程は完了する。
【００８６】
以下に、実施形態に係る半導体装置の効果を説明する。
上記のとおり、実施形態に係る半導体装置においては、ソース領域ＳＲと同電位となるコンタクトプラグＣＰ１とドレイン領域ＤＲＡと同電位となる導電層ＣＮＬとが、中間層間絶縁膜ＩＬＤ１ｂにより絶縁されながら対向している。上記のとおり、実施形態に係る半導体装置においては、ソース領域ＳＲと同電位となる配線ＷＬ１とドレイン領域ＤＲＡと同電位となる導電層ＣＮＬとが上部層間絶縁膜ＩＬＤ１ｃにより絶縁されながら対向している。
【００８７】
そのため、図１８に示すように、コンタクトプラグＣＰ１、導電層ＣＮＬ及び中間層間絶縁膜ＩＬＤ１ｂは、ソース−ドレイン間容量Ｃ１を構成し、配線ＷＬ１、導電層ＣＮＬ及び上部層間絶縁膜ＩＬＤ１ｃは、ソース−ドレイン間容量Ｃ２を構成している。容量Ｃ１及び容量Ｃ１は、配線ＷＬ１、導電層ＣＮＬ及び層間絶縁膜ＩＬＤ１により構成されているため、素子領域ＥＲ中に配置されることになる。また、容量Ｃ１及び容量Ｃ２は、通常のバックエンド工程に導電層形成工程Ｓ２１及び熱酸化工程Ｓ２５のみを追加するにより形成することができるため、バックエンド工程に大きな変更を加える必要がない。したがって、実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能となる。
【００８８】
以下に、実施形態に係る半導体装置のより詳細な効果を、比較例と対比することにより説明する。
【００８９】
図１９に示すように、比較例に係る半導体装置は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１と、導電層ＣＮＬと、コンタクトプラグＣＰ１と、配線ＷＬ１とを有している。半導体基板ＳＵＢ中には、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ベース領域ＢＲと、ソース領域ＳＲとが形成されている。層間絶縁膜ＩＬＤ１は、下部層間絶縁膜ＩＬＤ１ａと、中間層間絶縁膜ＩＬＤ１ｂと、上部層間絶縁膜ＩＬＤ１ｃとを含んでいる。
【００９０】
コンタクトプラグＣＰ１と導電層ＣＮＬとは、中間層間絶縁膜ＩＬＤ１ｂで絶縁されながら対向することにより容量Ｃ１を構成し、配線ＷＬ１と導電層ＣＮＬとは、上部層間絶縁膜ＩＬＤ１ｃで絶縁されながら対向することにより容量Ｃ２を構成している。これらの点において、実施形態に係る半導体装置と比較例に係る半導体装置とは、同様の構成を有している。
【００９１】
しかしながら、比較例に係る半導体装置は、導電層ＣＮＬがコンタクトプラグＣＰ１と同じ材料（例えばＷ）で形成されている点、及び中間層間絶縁膜ＩＬＤ１ｂがＣＶＤ膜により形成されている点において、実施形態に係る半導体装置と異なっている。
【００９２】
通常、ＣＶＤ膜は、膜質のばらつきが大きい。そのため、比較例に係る半導体装置においては、このような膜質のばらつきに起因して容量Ｃ１のばらつきが生じる。さらに、通常、ＣＶＤ膜は、熱酸化膜と比較して絶縁耐量が低い。そのため、比較例に係る半導体装置においては、中間層間絶縁膜ＩＬＤ１ｂの絶縁耐量が不十分となる場合がある。一方、熱酸化膜は緻密性が高いため、絶縁耐量が高い。また、熱酸化膜は、膜質のばらつきが小さい。そのため、実施形態に係る半導体装置において、容量Ｃ１のばらつきを抑制することができ、中間層間絶縁膜ＩＬＤ１ｂの絶縁耐量を確保することができる。
【００９３】
比較例に係る半導体装置においては、中間層間絶縁膜ＩＬＤ１ｂの幅Ｗは、上部コンタクトホールＣＨ１ｂの幅によって決まる。上部コンタクトホールＣＨ１ｂの幅は、フォトリソグラフィーの精度によって決定される。そのため、中間層間絶縁膜ＩＬＤ１ｂの幅Ｗは、フォトリソグラフィーの精度に依存する。他方、実施形態に係る半導体装置においては、中間層間絶縁膜ＩＬＤ１ｂは、熱酸化によりセルフアラインで自己整合的に形成される。すなわち、実施形態に係る半導体装置においては、中間層間絶縁膜ＩＬＤ１ｂの幅Ｗは、熱酸化条件に依存する。
【００９４】
通常、熱酸化による膜厚の制御は、フォトリソグラフィーによる膜厚の制御よりも精度よく行うことができる。そのため、実施形態に係る半導体装置によると、中間層間絶縁膜ＩＬＤ１ｂの幅Ｗのばらつきに起因した容量Ｃ１のばらつきを抑制することができる。
【００９５】
さらに、比較例に係る半導体装置の構造を形成する場合、実施形態に係る半導体装置の構造を形成する場合と比較して、バックエンド工程の工程数が増加する。そのため、実施形態に係る半導体装置によると、バックエンド工程の工程数を削減することができる。
【００９６】
半導体装置がスーパージャンクション構造を有する場合、スーパージャンクション構造を有しない場合と比較して、耐圧を高めることができ、オン抵抗を低下させることができるものの、よりノイズが発生しやすい。そのため、実施形態に係る半導体装置がコラム領域ＣＬを有する場合、耐圧を高め、オン抵抗を低下させつつ、ノイズの影響を抑制することができる。
【００９７】
Ｓｉに不純物としてドナーとなる元素がドープされている場合は、不純物としてアクセプタとなる元素が添加されている場合と比較して、キャリアの移動度を高くすることができる。そのため、導電層ＣＮＬに用いられる多結晶のＳｉにドナーとなる元素がドープされている場合には、不純物濃度を適宜選択することにより、導電層ＣＮＬの抵抗値を広い範囲で変化させることができる。
【００９８】
実施形態に係る半導体装置においてノイズを低減するためには、容量Ｃ１に直列に抵抗素子を付加することが有効である。これは、容量Ｃ１に誘導されたノイズを容量Ｃ１に直列に付加された抵抗素子に通過させることによってノイズが減衰するからである。逆にいえば、容量Ｃ１に直列に付加された抵抗素子の抵抗値が適切でない場合、ノイズの抑制が不十分となる場合がある。上記のとおり、導電層ＣＮＬに用いられる多結晶のＳｉにドナーとなる元素がドープされている場合（導電層ＣＮＬに用いられる多結晶のＳｉの導電型がｎ型である場合）には、導電層ＣＮＬの抵抗値を広い範囲で変化させることができる。そのため、導電層ＣＮＬを容量Ｃ１に直列に付加される抵抗素子とすることができる。すなわち、実施形態に係る半導体装置においては、別途容量Ｃ１に直列に付加される抵抗素子を形成する必要がなく、製造工程を簡略化することができる。
【００９９】
実施形態に係る半導体装置の製造方法において、熱酸化をウエット酸化により行う場合には、導電層ＣＮＬの酸化速度が大きくなる。その結果、実施形態に係る半導体装置の製造方法において、熱酸化をウエット酸化により行う場合、より短時間で熱酸化を終えることができる。そのため、この場合には、半導体基板ＳＵＢ中の不純物プロファイルの変化をより抑制することができる。
【０１００】
実施形態に係る半導体装置の製造方法において、マスクＭを耐酸化膜ＯＲＬで構成する場合、導電層ＣＮＬの上側（上部層間絶縁膜ＩＬＤ１ｃの側）が酸化されにくくなる。そのため、この場合、導電層ＣＮＬの上側における過度の酸化を抑制することができる。
【０１０１】
実施形態に係る半導体装置の製造方法において、マスクＭを耐酸化膜ＯＲＬで構成する場合、マスクＭを除去しなくても、実施形態に係る半導体装置に悪影響を及ぼしにくい。そのため、実施形態に係る半導体装置の製造方法において、マスクＭを耐酸化膜ＯＲＬで構成し、かつマスク除去工程Ｓ２７を行わない場合、工程数の削減が可能となる。
【０１０２】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０３】
ＢＲ  ベース領域、ＢＣ  ベースコンタクト領域、Ｃ１，Ｃ２  容量、ＣＨ１，ＣＨ２，ＣＨ３  コンタクトホール、ＣＨ１ａ，ＣＨ２ａ，ＣＨ３ａ  下部コンタクトホール、ＣＨ１ｂ，ＣＨ２ｂ，ＣＨ３ｂ  上部コンタクトホール、ＣＬ  コラム領域、ＣＮＬ  導電層、ＣＰ１，ＣＰ２，ＣＰ３  コンタクトプラグ、ＤＣ  ドリフトコンタクト領域、ＤＲＡ  ドレイン領域、ＤＲＩ  ドリフト領域、ＥＲ  素子領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＯ  ゲート絶縁膜、ＩＬＤ１，ＩＬＤ２  層間絶縁膜、ＩＬＤ１ａ，ＩＬＤ２ａ，ＩＬＤ２ｂ  下部層間絶縁膜、ＩＬＤ１ｂ  中間層間絶縁膜、ＩＬＤ１ｃ，ＩＬＤ２ｂ  上部層間絶縁膜、Ｍ  マスク、ＯＰ  開口、ＯＲＬ  耐酸化膜、ＰＥＲ  外周領域、ＰＲ  フォトレジスト、ＰＶ  保護膜、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ２０  下部層間絶縁膜形成工程、Ｓ２１  導電層形成工程、Ｓ２２  上部層間絶縁膜形成工程、Ｓ２３  マスク形成工程、Ｓ２４  上部コンタクトホール形成工程、Ｓ２５  熱酸化工程、Ｓ２６  下部コンタクトホール形成工程、Ｓ２７  マスク除去工程、Ｓ２８  コンタクトプラグ形成工程、Ｓ２９  配線形成工程、ＳＲ  ソース領域、ＳＳ  第２面、ＳＵＢ  半導体基板、ＴＲ  溝、ＶＨ  ビアホール、ＶＰ  ビアプラグ、Ｗ  幅、ＷＬ１，ＷＬ２，ＷＬ３  配線。
【図１】
2018081949.tif 000003
【図２Ａ】
2018081949.tif 000004
【図２Ｂ】
2018081949.tif 000005
【図２Ｃ】
2018081949.tif 000006
【図３】
2018081949.tif 000007
【図４Ａ】
2018081949.tif 000008
【図４Ｂ】
2018081949.tif 000009
【図４Ｃ】
2018081949.tif 000010
【図５】
2018081949.tif 000011
【図６Ａ】
2018081949.tif 000012
【図６Ｂ】
2018081949.tif 000013
【図７Ａ】
2018081949.tif 000014
【図７Ｂ】
2018081949.tif 000015
【図８】
2018081949.tif 000016
【図９Ａ】
2018081949.tif 000017
【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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