(57)【要約】      （修正有）【課題】パワーゲーティングを用いた半導体装置において、消費電力が削減された半導体装置を提供する。【解決手段】パワーゲーティングが可能であり、複数の回路ブロックを有する半導体集積回路に温度センサを複数配置し、各温度センサによって各回路ブロックの温度を検出し、各回路ブロックにおいて当該温度に対応した最適なオフ期間を設定する。具体的には、演算回路と、演算回路によって得られたデータを保持する記憶回路と、演算回路に対する電源電圧の供給を制御する電源供給制御スイッチと、記憶回路の温度を検出し、当該温度に応じたオーバーヘッドを導出する温度検出回路と、オーバーヘッドよりも削減できる消費電力が大きい場合、前記電源電圧の供給を遮断する期間を設定し、電源供給制御スイッチを制御するコントローラと、を有する。【選択図】図１
2018081700.tif 000002
【特許請求の範囲】
【請求項１】
演算回路と、記憶回路と、電源供給制御スイッチと、温度検出回路と、コントローラとを有し、
前記記憶回路は、前記演算回路によって得られたデータを保持する機能を有し、
前記電源供給制御スイッチは、前記演算回路に対する電源電圧の供給を制御する機能を有し、
前記温度検出回路は、前記記憶回路の温度を検出する機能と、前記温度に応じたオーバーヘッドを導出する機能と、を有し、
前記コントローラは、前記電源供給制御スイッチを制御する機能と、前記電源電圧の供給を遮断する期間を設定する機能と、を有し、
前記オーバーヘッドは、前記電源電圧の供給を遮断および再開するに伴い、前記記憶回路の書き込みおよび読み出し処理における過剰に消費される消費電力の和であり、
前記演算回路が一定の動作速度で動作している期間において、前記オーバーヘッドよりも前記電源電圧の供給を遮断することにより削減できる消費電力が大きい場合、前記電源電圧の供給を遮断する機能を有することを特徴とする半導体装置。
【請求項２】
演算回路と、キャッシュメモリと、記憶回路と、電源供給制御スイッチと、温度検出回路と、コントローラとを有し、
前記記憶回路は、前記演算回路によって得られたデータおよび前記キャッシュメモリに記憶されたデータを保持する機能を有し、
前記電源供給制御スイッチは、前記演算回路および前記キャッシュメモリに対する電源電圧の供給を制御し、前記電源電圧の供給を遮断または再開する機能を有し、
前記温度検出回路は、前記記憶回路の温度を検出する機能と、前記温度に応じたオーバーヘッドを導出する機能と、を有し、
前記コントローラは、前記電源供給制御スイッチを制御する機能、および前記電源電圧の供給を遮断する期間を設定する機能を有し、
前記オーバーヘッドは、前記電源電圧の供給を遮断および再開するに伴い、前記記憶回路の書き込みおよび読み出し処理における過剰に消費される消費電力の和であり、
前記演算回路および前記キャッシュメモリが一定の動作速度で動作している期間において、前記オーバーヘッドよりも前記電源電圧の供給を遮断することにより削減できる消費電力が大きい場合、前記電源電圧の供給を遮断する機能を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記記憶回路は、不揮発性を有する半導体記憶装置を有する半導体装置。
【請求項４】
請求項３において、
前記半導体記憶装置は、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記電源供給制御スイッチは、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般をいい、例えば、トランジスタなどの半導体素子を含む半導体集積回路、表示装置
などの電気光学装置、及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
論理回路を有する半導体集積回路は、年々その回路規模が拡大している。集積回路が誕
生した時には数素子によって構成されていたものが、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃ
ｅｓｓｉｎｇ  Ｕｎｉｔ）及びＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓ
ｏｒ）などは、数千万の素子によって構成されるものも存在している。
【０００４】
これらＣＰＵ及びＤＳＰを構成する素子は、微細化及び低駆動電圧化によって、素子１
個あたりの消費電力は下がってきているが、それ以上に素子数が増加しているため、集積
回路全体の消費電力は増加しつつある。
【０００５】
集積回路の消費電力を下げる方法として、部分的にクロックを止めるクロックゲーティ
ング、クロックの周波数を下げる方法、及び部分的に電源電圧を下げる方法などが開発さ
れている。
【０００６】
また、消費電力には、トランジスタなどの素子がスイッチングすることにより生じる充
放電などに起因した動作電力のみならず、当該素子のオフ状態におけるリーク電流などに
起因した静止電力も含まれる。素子数が少ない集積回路における静止電力は、ほとんど無
視できるが、素子数が膨大な集積回路における静止電力は無視できない大きさである。そ
こで、大きな静止電力を有する集積回路において、集積回路に含まれる回路に対する電源
電圧の供給をスイッチ（電源供給制御スイッチ又はパワーゲートともいう。）によって制
御する方法（パワーゲーティング）が開発されている。これによって、トランジスタなど
の素子のリーク電流による静止電力、さらには集積回路の消費電力を削減することが可能
である。
【０００７】
例えば、パワーゲーティングを行うことが可能な半導体集積回路が開示されている（特
許文献１）。具体的には、論理回路と、電源供給ラインとの間にトランジスタを有し、該
トランジスタのスイッチングを制御することで当該論理回路に対する電源電圧の供給を制
御することが可能な半導体集積回路が開示されている。
【０００８】
他にも、例えば、電源供給の不要な期間において、ＣＰＵ及びメモリなどに対する電源
電圧の供給を停止することが可能なマイクロコンピュータなどが開示されている（特許文
献２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２６８６９４号公報
【特許文献２】特開２００９−１１６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
パワーゲーティングによって、ＣＰＵなどの半導体集積回路の消費電力の削減を行う場
合、半導体集積回路に搭載された不揮発性を有する半導体記憶装置（不揮発性メモリとも
記載する）にデータを転送する際、オーバーヘッドとして余分な電力を消費する。具体的
には、不揮発性メモリの書き込み及び読み出しの処理においてオーバーヘッドとして余分
な電力を消費する。
【００１１】
ここで、パワーゲーティングの一例について、図１５に示したフローチャートを参照し
て説明する。
【００１２】
まず、電源供給制御スイッチを有してパワーゲーティングが可能な集積回路が、ある一
定の動作速度で動作しているものとする。なお、便宜上、この動作を通常動作という（ス
テップＳ＿１０）。
【００１３】
通常動作している集積回路のうち、例えば演算回路において電源供給は行われているが
処理は行われていない場合、当該演算回路に対する電源供給を遮断する期間（電源供給遮
断期間）を確保できるか否かを判別する（ステップＳ＿１１）。電源供給遮断期間は演算
回路が動作していないとき（例えば、動作クロックが入力されていないとき）に確保する
ことができるため、この判別は演算回路の動作速度とデータを不揮発性メモリに書き込む
又は読み出す際のオーバーヘッドとの兼ね合いによって行われる。当該演算回路に対する
電源供給遮断期間を確保できる場合は、電源供給遮断期間が始まる前に演算回路によって
得られたデータを不揮発性メモリに書き込む（ステップＳ＿１２）。なお、当該演算回路
に対する電源供給遮断期間を確保できない場合は通常動作のままとする（ステップＳ＿１
０）。
【００１４】
不揮発性メモリにデータを書き込んだ後、演算回路と電源の間に設けられた電源供給制
御スイッチを切ることで演算回路に対する電源供給を遮断する（ステップＳ＿１３）。
【００１５】
電源供給制御スイッチをオフした後、書き込まれたデータの復帰を必要とするか否かを
判別する（ステップＳ＿１４）。この判別は、演算回路を再び動作させるときまで行われ
る。演算回路を再び動作させる期間ではなく、データの復帰が必要ない場合においてパワ
ーゲートはオフしたままである（ステップＳ＿１３）。従って、演算回路を再び動作させ
るときまで演算回路に対する電源供給は遮断されることになる。
【００１６】
その後、演算回路を再び動作させるときなどデータの復帰を必要とする場合、電源供給
制御スイッチをオンして演算回路に対する電源供給を再開する（ステップＳ＿１５）。
【００１７】
その後、不揮発性メモリから転送されていたデータを読み出し、当該データを演算回路
に戻し（ステップＳ＿１６）、通常動作に戻る（ステップＳ＿１７）。
【００１８】
また、オーバーヘッドは不揮発性メモリを構成する素子の電気特性によって決まるため
、半導体集積回路が形成されたチップの温度が変動して素子の電気特性が変化すると、オ
ーバーヘッドの量も変動する。
【００１９】
それゆえ、上記パワーゲーティングにおいて、半導体集積回路への電源供給をオフする
か否かの選択は、素子の温度依存性を含めた電気特性が最も悪い場合を想定して決める。
図１６（Ａ）、（Ｂ）、（Ｃ）は上記パワーゲーティングとオーバーヘッドの関係を示し
た図である。なお、図１６（Ａ）、（Ｂ）、（Ｃ）において、横軸は時間を表し、縦軸は
消費電力を表す。また、図１６（Ａ）は、不揮発性を有する半導体記憶装置（以下、不揮
発性メモリとも記載する）、及び不揮発性メモリを制御する周辺回路の温度が条件１であ
る場合の図であり、図１６（Ｂ）は条件２である場合の図であり、図１６（Ｃ）は条件３
の場合の図である。不揮発性メモリ及び周辺回路の温度は、低い方から順に条件１、２、
３とし、不揮発性メモリ及び周辺回路の動作速度は、遅い方から順に条件３、２、１とす
る。
【００２０】
図１６（Ａ）、（Ｂ）、（Ｃ）において、ａ及びｂの領域がオーバーヘッドを表し、ｃ
の領域がパワーゲーティングによって削減できる電力を表す。パワーゲーティングを行っ
て消費電力を削減するためには、オーバーヘッドの和よりパワーゲーティングを行って削
減できる消費電力が大きい必要があり、図１６（Ａ）、（Ｂ）、（Ｃ）において、ａ＋ｂ
＜ｃの関係を満たす必要がある。上記関係に満たない場合は、むしろ消費電力の増大を招
くことになる。
【００２１】
また、不揮発性メモリ及び周辺回路の温度が高くなるにつれて、不揮発性メモリのオー
バーヘッドは大きくなる。図１６（Ｃ）に示した条件３の場合が、オーバーヘッドは最も
大きく、この場合においてもａ＋ｂ＜ｃの関係を満たすとき、半導体集積回路の消費電力
を削減できる。上記パワーゲーティングは、素子の電気特性が最も悪い、換言するとオー
バーヘッドが最も大きい場合においてａ＋ｂ＜ｃの関係が成り立つときに電源供給を遮断
する。それゆえ、例えばオーバーヘッドが小さい状況下で高速動作させている場合、電源
供給を遮断することができる期間があっても電源供給を遮断できず、高速動作させている
間は常に電源が供給されたままになる。このように、オーバーヘッドが最も大きい場合に
合わせて電源供給を遮断するため、温度が低くオーバーヘッドが小さい状態で動作する場
合においては、電源供給を遮断することで消費電力削減の効果があるにも関わらず、上記
関係を満たすことができないために電源供給を遮断できないという問題がある。つまり、
上記パワーゲーティングによる低消費電力化は、条件３に合わせて電源供給遮断期間を設
けるため、条件１又は条件２のような場合においては電源供給遮断期間を設けることがで
きず、さらなる消費電力の削減の余地を残している。
【００２２】
そこで、本発明の一態様は、消費電力が削減された半導体装置を提供することを課題の
一とする。
【課題を解決するための手段】
【００２３】
上記課題に鑑みて、本発明の一態様は、パワーゲーティングが可能であり、複数の回路
ブロックを有する半導体装置に温度センサを複数配置し、各温度センサによって各回路ブ
ロックの温度を検出して、各回路ブロックにおいて当該温度に対応した最適なオフ期間を
設定することである。具体的には、各回路ブロックに設けられている記憶回路の温度を検
出して、各回路ブロックにおいて当該温度に対応した最適なオフ期間を設定する。なお、
回路ブロックとは、半導体装置において、演算処理やデータの記憶など、ある機能を有し
た回路又は記憶媒体を含む集合体である。
【００２４】
そこで、本発明の一態様は、演算回路と、演算回路によって得られたデータを保持する
記憶回路と、演算回路に対する電源電圧の供給を制御する電源供給制御スイッチと、記憶
回路の温度を検出し、当該温度に応じたオーバーヘッドを導出する温度検出回路と、当該
オーバーヘッドよりも削減できる消費電力が大きい場合、前記電源電圧の供給を遮断する
期間を設定し、電源供給制御スイッチを制御するコントローラと、を有する半導体装置で
ある。
【００２５】
なお、本明細書において、オーバーヘッドとは、記憶回路にデータを書き込む際、及び
記憶回路からデータを読み出す際に過剰に消費される電力のことをいう。
【００２６】
さらに、本発明の一態様は、演算回路と、キャッシュメモリと、演算回路によって得ら
れたデータ、及び、キャッシュメモリに記憶されたデータを保持する記憶回路と、演算回
路及びキャッシュメモリに対する電源電圧の供給を制御する電源供給制御スイッチと、記
憶回路の温度を検出し、当該温度に応じたオーバーヘッドを導出する温度検出回路と、当
該オーバーヘッドよりも削減できる消費電力が大きい場合、前記電源電圧の供給を遮断す
る期間を設定し、電源供給制御スイッチを制御するコントローラと、を有する半導体装置
である。
【００２７】
上記半導体装置において、記憶回路は主に不揮発性を有する半導体装置（不揮発性メモ
リとも記載する）で構成されており、例えば、トランジスタを用いたフラッシュメモリ、
磁気トンネル接合素子（ＭＴＪ素子）を用いた磁気抵抗メモリ、抵抗変化型メモリ（Ｒｅ
ＲＡＭ）又は相変化メモリ（ＰＲＡＭ）などがある。また、揮発性メモリを構成するトラ
ンジスタにオフ電流が極めて低いトランジスタを用いることで不揮発性メモリとして機能
させることができ、当該記憶回路を構成する不揮発性メモリに適用することができる。オ
フ電流が極めて低いトランジスタの例として、チャネル形成領域が酸化物半導体によって
構成されるトランジスタ（以下、酸化物半導体を用いたトランジスタと記す）がある。な
ぜなら、酸化物半導体を用いたトランジスタは、酸化物半導体中の酸素欠損及び水素を低
減することで、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下のトランジスタとな
るからである。
【００２８】
また、パワーゲーティングを行うためのパワーゲートには、電源電位が供給される配線
と電気的に接続されるスイッチング素子を用いることができ、当該スイッチング素子とし
てトランジスタなどが挙げられる。トランジスタをパワーゲートとして用いる場合は、ト
ランジスタを１つ設ける構成でもよく、複数のトランジスタを設ける構成であってもよい
。さらに、複数のトランジスタを設ける構成では、複数のトランジスタを並列に接続して
用いてもよいし、直列に接続して用いても良いし、直列接続と並列接続を組み合わせて用
いてもよい。なお、パワーゲートを構成するトランジスタにチャネル形成領域が酸化物半
導体で構成されるトランジスタを用いることができる。
【発明の効果】
【００２９】
本発明の一態様は、回路ブロックを有する半導体装置に温度センサを配置し、各温度セ
ンサによって各回路ブロックの温度を検出して、各回路ブロックにおける最適な電源供給
の遮断期間を設定できる。そのため、図１５に示したフローチャートに従ったパワーゲー
ティングでは電源供給を遮断できなかった場合においても電源供給の遮断期間を設定でき
、半導体装置の消費電力を削減することができる。
【００３０】
例えば、オーバーヘッドの量が小さく高速に動作しているときなど、電源供給を遮断で
きなかった期間においても適切な期間、電源供給を遮断することができるため、本発明の
一態様である半導体装置は消費電力を削減しながら高速動作させることができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の例を説明するための図。
【図２】半導体装置の電源供給制御スイッチを説明するための図。
【図３】半導体装置のコントローラを説明するための図。
【図４】半導体装置の温度センサを説明するための図。
【図５】温度センサに含まれるダイオードの温度特性を説明するための図。
【図６】半導体装置の記憶回路に含まれる半導体記憶装置を説明するための図。
【図７】半導体装置の記憶回路に含まれる半導体記憶装置を説明するための図。
【図８】半導体装置の記憶回路に含まれる半導体記憶装置の動作を説明するための図。
【図９】半導体装置の動作を説明するための図。
【図１０】オーバーヘッドと電源供給遮断期間の関係を説明するための図。
【図１１】半導体装置に含まれるトランジスタの構造を説明するための図。
【図１２】半導体装置に含まれるトランジスタの電気特性を説明するための図。
【図１３】半導体装置の記憶回路に含まれる半導体記憶装置の一例を説明するための図。
【図１４】電子機器を説明するための図。
【図１５】パワーゲーティングの一例を説明するための図。
【図１６】図１５に示したパワーゲーティングによって電源供給を遮断できる期間を説明するための図。
【発明を実施するための形態】
【００３２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
また、本明細書では、各実施の形態の内容を互いに適宜組み合わせることができる。ま
た、各実施の形態の内容を互いに適宜置き換えることができる。
【００３４】
また、第１、第２などの序数詞は、構成要素の混同を避けるために付しており、各構成
要素の数は、序数の数に限定されない。
【００３５】
（実施の形態１）
はじめに、本発明の一態様である半導体装置の構成例について図１を参照して説明する
。なお、本実施の形態において、プロセッサを例に本発明の一態様である半導体装置を説
明する。
【００３６】
図１は、プロセッサ１００のブロック図である。プロセッサ１００は、演算回路１０５
及びキャッシュメモリ１０７を有する。プロセッサ１００は、演算回路１０５及びキャッ
シュメモリ１０７と電源１１９との間にパワーゲートとして機能する電源供給制御スイッ
チ１０１及び電源供給制御スイッチ１０３を有する。プロセッサ１００は、電源供給制御
スイッチ１０１及び電源供給制御スイッチ１０３を制御するコントローラ１１７を有する
。プロセッサ１００は、演算回路１０５によって得られたデータを保持する記憶回路１０
９、及びキャッシュメモリ１０７に記憶されたデータを保持する記憶回路１１１を有する
。プロセッサ１００は、記憶回路１０９の温度を検出し、当該温度に応じたオーバーヘッ
ドを導出する温度検出回路１１３、及び記憶回路１１１の温度を検出し、当該温度に応じ
たオーバーヘッドを導出する温度検出回路１１５を有する。なお、図１では、電源供給制
御スイッチ１０１及び電源供給制御スイッチ１０３をＳＷと記載する。本実施の形態にお
いて図面に示した矢印は信号の伝送方向を示す。
【００３７】
演算回路１０５は汎用されている論理回路であればよく、例えばＡＮＤ回路、ＯＲ回路
、ＮＡＮＤ回路及びＮＯＲ回路など組み合わせ回路の一以上を用いて構成されている。な
お、演算回路１０５には上記組み合わせ回路にフリップフロップなどの順序回路を組み合
わせて用いて構成してもよい。また、図示していないが演算回路１０５には演算処理を制
御する周辺回路が含まれているものとする。
【００３８】
キャッシュメモリ１０７は汎用されているキャッシュメモリであればよく、例えばフリ
ップフロップなどの順序回路が組み合わされて構成されている。具体的に、キャッシュメ
モリ１０７にはＳＲＡＭなどで構成されたキャッシュメモリを用いることができる。なお
、図示していないがキャッシュメモリ１０７には書き込み及び読み出しなどの動作を制御
する周辺回路が含まれているものとする。
【００３９】
記憶回路１０９及び記憶回路１１１は、不揮発性を有する半導体記憶装置（不揮発性メ
モリ）と当該不揮発性メモリを動作させる動作回路を含む。不揮発性メモリとしては、フ
ラッシュメモリ（ＮＡＮＤ型及びＮＯＲ型を含む）、磁気トンネル接合素子（ＭＴＪ素子
）を用いた磁気抵抗メモリ、抵抗変化型メモリ（ＲｅＲＡＭ）又は相変化メモリ（ＰＲＡ
Ｍ）などがある。また、当該動作回路は、パワーゲーティングによって、電源電圧の供給
が遮断される前に演算回路１０５によって得られたデータ、又はキャッシュメモリ１０７
に記憶されたデータを記憶回路１０９又は記憶回路１１１に転送するための信号を出力す
る。
【００４０】
また、揮発性メモリを構成するトランジスタにオフ電流が極めて低いトランジスタを用
いることで不揮発性メモリとして機能させることができ、記憶回路１０９及び記憶回路１
１１を構成する不揮発性メモリに適用することができる。例えば、オフ電流が極めて低い
トランジスタとしては酸化物半導体を用いたトランジスタがある。酸化物半導体を用いた
トランジスタの詳細は後述する。なお、図１では演算回路１０５と記憶回路１０９を独立
して設けているが、演算回路１０５に記憶回路１０９を一体形成する構成としてもよく、
同様にキャッシュメモリ１０７と記憶回路１１１を一体形成する構成としてもよい。
【００４１】
温度検出回路１１３及び温度検出回路１１５は、ダイオードを有する温度センサ及び当
該温度センサを制御する周辺回路を含む。プロセッサ１００には、記憶回路１０９の温度
を検出し、当該温度に応じたオーバーヘッドを導出する温度検出回路１１３、及び記憶回
路１１１の温度を検出し、当該温度に応じたオーバーヘッドを導出する温度検出回路１１
５をそれぞれ独立して設けているが、１つの温度検出回路に温度センサを２つ設けて、ス
イッチによって切り替えることで記憶回路１０９及び記憶回路１１１の温度を検出し、当
該温度に応じたオーバーヘッドを導出する構成としてもよい。なお、本明細書において、
温度検出回路１１３及び温度検出回路１１５で導出され、記憶回路１０９及び記憶回路１
１１の温度に応じたオーバーヘッドを温度データということができる。
【００４２】
電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３は、電源電位が供給され
る配線と電気的に接続されるスイッチング素子を用いることができ、例えば、当該スイッ
チング素子としてトランジスタなどがある。
【００４３】
ここで、電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３の構成例につい
て説明する。本実施の形態では、トランジスタを用いる場合について説明する。
【００４４】
電源供給制御スイッチ１０１は、演算回路１０５に対する電源電圧の供給を制御する機
能を有する。電源供給制御スイッチ１０３は、キャッシュメモリ１０７に対する電源電位
の供給を制御する機能を有する。
【００４５】
電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３を構成するトランジスタ
として、オフ電流が極めて低いトランジスタを用いてもよく、オフ電流が極めて低いトラ
ンジスタとしては酸化物半導体を用いたトランジスタがある（詳細は後述）。
【００４６】
電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３の構成は、トランジスタ
を１つ設ける構成でもよく、複数のトランジスタを設ける構成であってもよい。ここでは
、複数のトランジスタを設ける構成を説明する。
【００４７】
図２は、電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３に適用できる回
路構成の一例を示した回路図である。電源供給制御スイッチ１０１及び電源供給制御スイ
ッチ１０３は、ｎチャネル型トランジスタであるトランジスタ１２１及びトランジスタ１
２２を有する。
【００４８】
トランジスタ１２１は、電源１１９と、演算回路１０５又はキャッシュメモリ１０７と
、の間に設けられる。トランジスタ１２１のゲートには、コントローラ１１７から制御信
号ＳＷ＿ＯＮが入力される。トランジスタ１２１がオン状態又はオフ状態になることによ
り、演算回路１０５又はキャッシュメモリ１０７に電源電圧を供給するか否かが制御され
る。
【００４９】
トランジスタ１２２のゲートには、コントローラ１１７から制御信号ＳＷ＿ＯＦＦが入
力される。トランジスタ１２２がオン状態又はオフ状態になることにより、演算回路１０
５又はキャッシュメモリ１０７に接地電位を供給するか否かが制御される。
【００５０】
トランジスタ１２１がオン状態であり、トランジスタ１２２がオフ状態であるときに、
図２に示す電源供給制御スイッチがオン状態となる。トランジスタ１２１がオフ状態であ
り、トランジスタ１２２がオン状態であるときに、図２に示す電源供給制御スイッチがオ
フ状態となる。
【００５１】
また、電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３を１つのトランジ
スタで構成する場合は、図２に示す電源供給制御スイッチにおいてトランジスタ１２１又
はトランジスタ１２２の一方のみ設ける構成とすればよい。例えば、トランジスタ１２１
のみで構成する場合、トランジスタ１２１のゲートに制御信号ＳＷ＿ＯＮが入力されてい
る間は電源電圧が供給され、トランジスタ１２１のゲートに制御信号ＳＷ＿ＯＮが入力さ
れていない間は、電源電圧の供給が遮断される。
【００５２】
コントローラ１１７は、温度検出回路１１３及び温度検出回路１１５によって導出され
た記憶回路１０９及び記憶回路１１１の温度データが伝送され、当該温度データに対応し
た、電源供給制御スイッチ１０１及び電源供給制御スイッチ１０３のスイッチングを制御
する信号（制御信号ＳＷ＿ＯＮ又は制御信号ＳＷ＿ＯＦＦ）を出力できる構成とすればよ
い。これは、記憶回路１０９及び記憶回路１１１に含まれる不揮発性メモリの書き込み及
び読み出しのオーバーヘッドが温度によって異なるからである。
【００５３】
コントローラ１１７の構成例を図３に示す。コントローラ１１７は、インターフェース
部１５１と、クロック生成部１５２と、出力信号制御部１５３と、バッファ部１５４と、
を含む。
【００５４】
温度検出回路１１３及び温度検出回路１１５から導出される温度データ、並びにその他
入力される命令信号又は入力信号は、インターフェース部１５１を介して出力信号制御部
１５３に入力される。
【００５５】
クロック生成部１５２では、入力された信号を用いてコントローラ１１７で使用するク
ロック信号を生成して出力信号制御部１５３を含む各回路に出力する。このとき、入力さ
れたクロック信号を分周してコントローラ１１７で用いることにより、コントローラ１１
７の消費電力を小さくすることができる。
【００５６】
出力信号制御部１５３は、カウンタ回路１５５を有する。出力信号制御部１５３は、カ
ウンタ回路１５５でクロック信号をカウントし、コントローラ１１７に入力される信号（
例えば、温度検出回路１１３及び温度検出回路１１５から導出される温度データ）に従っ
て、出力する複数の信号のハイ状態又はロー状態を設定する機能を有する。上記複数の信
号としては、電源供給制御スイッチ１０１又は電源供給制御スイッチ１０３を個別に制御
するための制御信号（例えば、制御信号ＳＷ＿ＯＮ又は制御信号ＳＷ＿ＯＦＦ）がある。
【００５７】
出力信号制御部１５３で生成された制御信号は、バッファ部１５４を介して電源供給制
御スイッチ１０１又は電源供給制御スイッチ１０３に出力される。
【００５８】
なお、図１に示したプロセッサ１００は、演算回路１０５及びキャッシュメモリ１０７
をそれぞれ１つずつ有する構成であるが、これに限定されず、演算回路１０５及びキャッ
シュメモリ１０７をそれぞれ２つ以上有する構成であってもよい。さらには、その他の機
能を有する回路ブロックを新たに設けてもよい。その場合、設けた演算回路１０５、キャ
ッシュメモリ１０７及び回路ブロックの数に応じて、電源供給制御スイッチ、記憶回路、
温度検出回路を設ける。
【００５９】
ここで、温度検出回路１１３及び温度検出回路１１５に含まれる温度センサ及び周辺回
路について説明する。図４（Ａ）及び図４（Ｂ）は当該温度センサ及び当該周辺回路の一
構成例を示したブロック図である。
【００６０】
図４（Ａ）より、温度センサ２０１は温度検出用ダイオード２０５、定電流源２０６、
及びバッファアンプ２０７によって構成されている。そして、周辺回路として、温度セン
サ２０１からの出力（記憶回路１０９又は記憶回路１１１の温度データ）をアナログ信号
からデジタル信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅ
ｒｔｅｒ）２０８と、記憶回路１０９及び記憶回路１１１の温度を検出するための参照デ
ータ、及び当該検出した温度に対応するオーバーヘッドのデータが保存されたルックアッ
プテーブル２１０と、当該データと変換されたデジタル信号を比較、演算する演算回路２
０９と、を有する。なお、図４（Ａ）に図示していないが、周辺回路として、ＤＡＣ２０
８、演算回路２０９及びルックアップテーブル２１０を制御する制御回路を含んでいても
よい。温度センサ２０１は、温度検出用ダイオード２０５、定電流源２０６、及びバッフ
ァアンプ２０７の他にＤＡＣ２０８を含めたデジタル出力の温度センサとしてもよい。
【００６１】
図４（Ａ）に示した、温度センサ２０１、ＤＡＣ２０８、演算回路２０９及びルックア
ップテーブル２１０を１つのユニットとすると、プロセッサ１００は、温度検出回路１１
３又は温度検出回路１１５それぞれに当該ユニットが設けられている構成とすることがで
きる。
【００６２】
また、温度検出回路１１３及び温度検出回路１１５に含まれる温度センサ及び周辺回路
は、図４（Ｂ）に示したように、記憶回路１０９の温度検出用である温度センサ２０１、
温度センサ２０１と同様の構成を有し、記憶回路１１１の温度検出用である温度センサ２
０２、スイッチ２１１と、ＤＡＣ２０８、演算回路２０９及びルックアップテーブル２１
０を有する回路構成としてもよい。このような回路構成とすることで、図４（Ａ）の場合
とは異なり、スイッチ２１１の切り替えによって温度センサ２０１又は温度センサ２０２
を動作させることができる。つまり、スイッチ２１１の切り替えによって、記憶回路１０
９又は記憶回路１１１の温度を検出することができる。なお、図４（Ｂ）に図示していな
いが、周辺回路として、スイッチ２１１、ＤＡＣ２０８、演算回路２０９及びルックアッ
プテーブル２１０を制御する制御回路を含んでいてもよい。また、温度検出回路に設ける
温度センサの数は、設ける演算回路の数やキャッシュメモリの数と同数にすることが好ま
しく、設けた温度センサのそれぞれをスイッチで切り替えることができる構成とすること
が好ましい。
【００６３】
そして、温度センサ２０１を構成する温度検出用ダイオード２０５は、温度によって順
方向電圧が変化する半導体ダイオードを用いることができる。例えば、温度検出用ダイオ
ード２０５には、ダイオードの順方向電圧が温度によって−２ｍＶ／℃という温度特性を
有するダイオードを用いる。図５に当該ダイオードの温度特性を示す。なお、図５におい
て、横軸はダイオードの順方向電圧［Ｖ］を示し、縦軸は対数表示した順方向電流［ｍＡ
］を示す。
【００６４】
図４（Ａ）に示したユニットを用いる場合、温度検出回路１１３は、定電流源２０６の
設定電流に対応する温度検出用ダイオード２０５の電圧を定期的にサンプリングして（例
えば１秒に１回など）、バッファアンプ２０７で増幅した後、ＤＡＣ２０８でデジタル信
号に変換し、演算回路２０９によって、ルックアップテーブル２１０に保存されたデータ
と比較、演算することで記憶回路１０９の温度を検出し、当該温度に応じた記憶回路１０
９のオーバーヘッドを導出する。
【００６５】
例えば、温度検出回路１１３において、温度検出用ダイオード２０５に流れる設定電流
を１．０ｍＡとし、２５℃での温度センサ２０１から出力される電圧が０．７Ｖである場
合、一定期間後、温度センサ２０１から出力される電圧が０．６Ｖであった場合、温度検
出用ダイオード２０５は−２ｍＶ／℃という温度特性を有することから、一定期間後の温
度検出用ダイオード２０５は２５℃から５０℃上昇し、７５℃であることがわかる（図５
参照）。これを利用し、記憶回路１０９の温度を検出することができる。
【００６６】
また、図４（Ｂ）に示した回路構成を用いる場合、例えば、記憶回路１０９又は記憶回
路１１１のサンプリング間隔に合わせてスイッチ２１１を切り替えることで、記憶回路１
０９又は記憶回路１１１の温度を選択的に検出することができる。また、図４（Ｂ）に示
した回路構成のようにすることで、プロセッサのサイズを小さくすることができる。なお
、温度検出回路１１３及び温度検出回路１１５はプロセッサチップ内に内蔵することがで
きる。
【００６７】
このように、温度センサ２０１やＤＡＣ２０８から得られるデータ（記憶回路１０９及
び／又は記憶回路１１１の温度）と、ルックアップテーブル２１０に保存されたデータと
を照らし合わせることで、記憶回路１０９及び／又は記憶回路１１１のオーバーヘッドを
導出することができる。
【００６８】
次に、記憶回路１０９及び記憶回路１１１に含まれる不揮発性を有する半導体記憶装置
について図面を参照して説明する。特に、ここでは、揮発性メモリを構成するトランジス
タにオフ電流が極めて低いトランジスタを用いた半導体記憶装置を用いる場合について説
明する。
【００６９】
記憶回路１０９及び記憶回路１１１は、揮発性メモリとして、ｉ行（ｉは２以上の自然
数）ｊ列（ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセ
ルアレイを含む（図６及び図７参照）。なお、記憶回路１０９及び記憶回路１１１は、図
６及び図７に示したメモリセルアレイの一方又は双方を含む。
【００７０】
図６に示すメモリセルアレイの例について説明する。
【００７１】
図６に示すメモリセルアレイは、ｉ行ｊ列のマトリクス状に配列された複数のメモリセ
ル３００と、第１乃至第ｊのビット線ＢＬと、第１乃至第ｉのワード線ＷＬと、第１乃至
第ｉの容量線ＣＬと、所定の値の電位が与えられるソース線ＳＬと、を有する。
【００７２】
図６に示すメモリセルアレイにおいて、Ｍ（Ｍは１以上ｉ以下の自然数）行Ｎ（Ｎは１
以上ｊ以下の自然数）列目のメモリセル３００（メモリセル３００（Ｍ，Ｎ））は、トラ
ンジスタ３１１（Ｍ，Ｎ）と、トランジスタ３１２（Ｍ，Ｎ）と、容量素子３１３（Ｍ，
Ｎ）と、を備える。
【００７３】
また、トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿
Ｎに電気的に接続されている。また、トランジスタ３１１（Ｍ，Ｎ）のゲートは、ワード
線ＷＬ＿Ｍに電気的に接続されている。
【００７４】
そして、トランジスタ３１１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、データ
の書き込み及び保持を制御するトランジスタである。
【００７５】
また、トランジスタ３１１（Ｍ，Ｎ）としては、上記したようにオフ電流の低いトラン
ジスタを用いることができる。例えば、酸化物半導体を用いたトランジスタを用いること
ができる。このようにすることで、データの保持期間を長くすることができ、電源電圧の
供給を停止した場合であってもデータを保持することができる。つまり、図６に示すメモ
リセルアレイを含む揮発性メモリを不揮発性メモリとして機能させることができる。従っ
て、記憶回路１０９及び記憶回路１１１に図６に示すメモリセルアレイを含む揮発性メモ
リを用いることができる。
【００７６】
トランジスタ３１２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。トランジスタ３
１２（Ｍ，Ｎ）のソース及びドレインの一方はビット線ＢＬ＿Ｎに電気的に接続され、ソ
ース及びドレインの他方はソース線ＳＬに電気的に接続されている。また、トランジスタ
３１２（Ｍ，Ｎ）のゲートは、トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの他
方に電気的に接続されている。
【００７７】
トランジスタ３１２（Ｍ，Ｎ）は、出力するデータの電位を設定する出力トランジスタ
としての機能を有する。
【００７８】
容量素子３１３（Ｍ，Ｎ）の一対の電極の一方は、トランジスタ３１１（Ｍ，Ｎ）のソ
ース及びドレインの他方に電気的に接続され、他方は、容量線ＣＬ＿Ｍに電気的に接続さ
れている。
【００７９】
容量素子３１３（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。
【００８０】
以上が図６に示すメモリセルアレイの構成例の説明である。
【００８１】
なお、メモリセルにトランジスタ３１２は設けられていなくてもよい。例えばメモリセ
ルを図７に示す構成にしてもよい。このとき、容量線ＣＬを１つにまとめてソース線ＳＬ
の代わりとすることができる。
【００８２】
図７に示すメモリセルアレイにおいても、トランジスタ３１１（Ｍ，Ｎ）としては、上
記したようにオフ電流の低いトランジスタを用いることができる。例えば、酸化物半導体
を用いたトランジスタを用いることができる。このようにすることで、データの保持期間
を長くすることができ、電源電圧の供給を停止した場合であってもデータを保持すること
ができる。つまり、図７に示すメモリセルアレイを含む半導体記憶装置を不揮発性メモリ
として機能させることができる。従って、記憶回路１０９及び記憶回路１１１に図７に示
すメモリセルアレイを含む半導体記憶装置を用いることができる。
【００８３】
次に、図６に示すメモリセルアレイを具備する半導体記憶装置の駆動方法の一例につい
て、図８（Ａ）及び図８（Ｂ）を参照して説明する。図８（Ａ）及び図８（Ｂ）は、図６
に示す半導体記憶装置の駆動方法の一例を説明する、タイミングチャートである。ここで
は、一例としてＭ行目のメモリセル３００に順次データを書き込み、その後書き込まれた
データを読み出す場合について説明するが、これに限定されない。
【００８４】
まず、Ｍ行目のメモリセル３００にデータを書き込む場合（メモリ書き込みともいう）
、図８（Ａ）に示すように、第Ｍのワード線ＷＬ＿Ｍの電位をＶＨにし、それ以外のすべ
てのワード線ＷＬ＿ｏｔｈｅｒの電位をＶＬにする。
【００８５】
なお、ＶＨは、例えば基準電位（例えば接地電位）より大きい値の電位（例えば高電源
電位）であり、ＶＬは基準電位以下の電位（例えば低電源電位）である。
【００８６】
このとき、Ｍ行目のメモリセル３００のそれぞれにおいて、トランジスタ３１１がオン
状態になり、容量素子３１３の一対の電極の一方の電位が各ビット線ＢＬの電位と同等の
値になる。
【００８７】
その後、トランジスタ３１１がオフ状態となり、トランジスタ３１２のゲートは浮遊状
態になり、トランジスタ３１２のゲートの電位は保持される。
【００８８】
上記動作を行毎に行うことにより、全てのメモリセル３００にデータを書き込むことが
できる。
【００８９】
また、Ｍ行目のメモリセル３００からデータを読み出す場合（メモリ読み出しともいう
）、図８（Ｂ）に示すように、すべてのワード線ＷＬの電位をＶＬにし、第Ｍの容量線Ｃ
Ｌ＿ＭをＶＬにし、それ以外のすべての容量線ＣＬ＿ｏｔｈｅｒの電位をＶＨにする。
【００９０】
なお、Ｍ行目のメモリセル３００において、トランジスタ３１２のソースとドレインの
間の抵抗値は、トランジスタ３１２のゲートの電圧に応じて決まる。また、トランジスタ
３１２のソースとドレインの間に流れる電流に応じた値の電位をデータとしてメモリセル
３００から読み出すことができる。
【００９１】
さらに、上記動作を行毎に繰り返し行うことにより、全てのメモリセル３００において
データを読み出すことができる。以上が図６に示す半導体記憶装置の駆動方法例の説明で
ある。
【００９２】
図６乃至図８を参照して説明したように、記憶回路１０９及び記憶回路１１１に含まれ
る半導体記憶装置では、データの書き込み及び保持を制御するトランジスタ（トランジス
タ３１１（Ｍ，Ｎ））としてオフ電流が極めて低いトランジスタを用いることでデータの
保持期間を長くすることができ、電源電圧の供給を停止した場合であってもデータを保持
することができる。従って、記憶回路１０９及び記憶回路１１１において、データの書き
込み及び保持を制御するトランジスタにオフ電流が極めて低いトランジスタを用いること
で、パワーゲーティングが可能となり、消費電力が低減されたプロセッサを作製すること
ができる。
【００９３】
次に、プロセッサ１００の動作について図面を参照して説明する。図９は、プロセッサ
１００の動作を説明するフローチャートである。図１０（Ａ）、（Ｂ）、（Ｃ）は、プロ
セッサ１００におけるオーバーヘッドと電源供給遮断期間の関係を示した図である。なお
、図１０（Ａ）、（Ｂ）、（Ｃ）において、横軸は時間を表し、縦軸は消費電力を表す。
記憶回路１０９及び記憶回路１１１の温度は低い方から順に条件１、２、３とし、記憶回
路１０９及び記憶回路１１１の動作速度は、遅い方から順に条件３、２、１とする。
【００９４】
プロセッサ１００（特に演算回路１０５及びキャッシュメモリ１０７）は、ある一定の
動作速度で動作しているものとする。なお、便宜上、この動作を通常動作という（ステッ
プＳ＿２０）。なお、通常動作しているプロセッサ１００において、演算回路１０５及び
キャッシュメモリ１０７には電源電圧が供給されている。
【００９５】
通常動作しているプロセッサ１００において、温度検出回路１１３は記憶回路１０９の
温度を検出し、温度検出回路１１５は記憶回路１１１の温度を検出する（ステップＳ＿２
１）。当該温度を検出することで、記憶回路１０９及び記憶回路１１１にデータを転送す
る際のオーバーヘッドを導出する（見積もる）ことができる。具体的には、演算回路１０
５によって得られたデータ及びキャッシュメモリ１０７に記憶されているデータを記憶回
路１０９及び記憶回路１１１に含まれる不揮発性メモリに書き込む際のオーバーヘッドを
導出することができる。
【００９６】
次に、プロセッサ１００のうち、演算回路１０５及びキャッシュメモリ１０７に電源供
給は行われているが処理（演算処理及びキャッシュメモリの書き込み又は読み出し）は行
われていない場合、演算回路１０５及びキャッシュメモリ１０７に対する電源供給を遮断
する期間（電源供給遮断期間）を確保できるか否かを判別する（ステップＳ＿２２）。こ
の判別は、演算回路１０５及びキャッシュメモリ１０７の動作速度と、検出した温度から
導出されるオーバーヘッドなど温度データとの兼ね合いによって行われる。例えば、条件
１乃至条件３のように、記憶回路１１１がどのような温度であっても、オーバーヘッドを
導出することができ、動作のなかでａ＋ｂ＜ｃの関係を満たすことができる時間があれば
、電源供給遮断期間として確保する（図１０（Ａ）、（Ｂ）、（Ｃ）参照）。演算回路１
０５及びキャッシュメモリ１０７に対する電源供給遮断期間を確保できる場合は、電源供
給遮断期間が始まる前に演算回路１０５によって得られたデータ及びキャッシュメモリ１
０７に記憶されているデータを記憶回路１０９及び記憶回路１１１に転送する。具体的に
は、当該データを記憶回路１０９及び記憶回路１１１に含まれる不揮発性メモリに書き込
む（ステップＳ＿２３）。なお、演算回路１０５及びキャッシュメモリ１０７に対する電
源供給遮断期間を確保できない場合は通常動作のままとする（ステップＳ＿２０）。
【００９７】
不揮発性メモリにデータを書き込んだ後、演算回路１０５と電源の間、及びキャッシュ
メモリ１０７と電源の間に設けられた電源供給制御スイッチを切ることで演算回路１０５
及びキャッシュメモリ１０７に対する電源供給を遮断する（ステップＳ＿２４）。
【００９８】
パワーゲートをオフした後、書き込まれたデータの復帰を必要とするか否かを判別する
（ステップＳ＿２５）。この判別は、演算回路１０５及びキャッシュメモリ１０７を再び
動作させるときまで行われる。演算回路１０５及びキャッシュメモリ１０７を再び動作さ
せる期間ではなく、データの復帰が必要ない場合においてパワーゲートはオフしたままで
ある。従って、演算回路１０５及びキャッシュメモリ１０７を再び動作させるときまで演
算回路１０５及びキャッシュメモリ１０７に対する電源供給は遮断されることになる。
【００９９】
その後、演算回路１０５及びキャッシュメモリ１０７を再び動作させる期間などデータ
の復帰を必要とする場合、動作させる期間の前にパワーゲートをオンして演算回路１０５
及びキャッシュメモリ１０７に対する電源供給を再開する（ステップＳ＿２６）。
【０１００】
その後、不揮発性メモリから転送されていたデータを読み出し、当該データを演算回路
及びキャッシュメモリに戻し（ステップＳ＿２７）、通常動作に戻る（ステップＳ＿２８
）。
【０１０１】
図１０（Ａ）、（Ｂ）、（Ｃ）において、ａ及びｂの領域は、記憶回路１０９及び記憶
回路１１１に含まれる不揮発性メモリの書き込み又は読み出しをする際のオーバーヘッド
を表す。ｃの領域がパワーゲーティングによって削減される電力を表す。また、当該オー
バーヘッドの量は、記憶回路１０９及び記憶回路１１１の温度が高くなるにつれて増大す
る。つまり、オーバーヘッドの量は、小さい方から順に条件１、２、３と増大する。
【０１０２】
図１５に示したフローチャートに従ったパワーゲーティングでは、記憶回路１０９及び
記憶回路１１１の温度が最も高い条件３のオーバーヘッドの量を基準に電源供給を遮断す
る期間を設定し、毎回その期間の長さしか電源供給を遮断することができない。そのため
、条件１又は条件２の場合は電源供給を遮断することができない（図１６参照）。
【０１０３】
一方、プロセッサ１００は、温度検出回路１１３及び温度検出回路１１５によって記憶
回路１０９及び記憶回路１１１の温度データを導出することができ、演算回路１０５によ
って得られたデータ、及びキャッシュメモリ１０７に記憶されたデータを記憶回路１０９
、及び記憶回路１１１に保持させる際のオーバーヘッド（詳細には不揮発性メモリの書き
込み又は読み出しのオーバーヘッド）を見積もることができる。従って、図１５に示した
フローチャートに従ったパワーゲーティングでは電源供給を遮断できなかった条件１又は
条件２の場合においても、電源供給を遮断する期間（電源供給遮断期間）を設定し、演算
回路１０５及びキャッシュメモリ１０７に対して供給される電源電圧を遮断することがで
きる（図１０（Ａ）、（Ｂ）参照）。
【０１０４】
つまり、記憶回路１０９及び記憶回路１１１の温度データを導出することで、プロセッ
サ１００の動作速度に関わらず、演算回路１０５及びキャッシュメモリ１０７に対する電
源供給遮断期間を設定できる。例えば、図９に示したフローチャートに従ったパワーゲー
ティングでは、電源供給遮断期間を設けることが難しい高速動作させた場合においても電
源供給遮断期間を設定することができ、消費電力を低減することができる。このようにプ
ロセッサ１００は、優れた低消費電力化を実現できる。
【０１０５】
以上、本発明の一態様により、記憶回路の温度を検出することで、動作速度に関わらず
、記憶回路におけるオーバーヘッドの温度依存性に対して回路ブロックに対する電源供給
を遮断する期間を最適に設定することができる。それゆえ、本発明の一態様の半導体装置
は、動作速度に関わらず、回路ブロックに対する電源供給を遮断する期間を設定すること
ができるため、優れた低消費電力化された半導体装置である。
【０１０６】
なお、本実施の形態に記載の構成、方法などは、他の実施の形態に記載の構成、方法な
どと適宜、組み合わせて用いることができる。
【０１０７】
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置に適用可能なトランジスタの構造
の一例について、図１１の断面模式図を参照して説明する。なお、図１１に示す各構成要
素は、実際の寸法と異なる場合がある。
【０１０８】
図１１（Ａ）に示すトランジスタは、半導体層７１１と、絶縁層７１４と、導電層７１
５と、絶縁層７１６ａ及び絶縁層７１６ｂと、絶縁層７１７と、導電層７１８ａ及び導電
層７１８ｂと、絶縁層７１９と、を含む。
【０１０９】
半導体層７１１は、絶縁層７０１を介して被素子形成層７００上に設けられる。なお、
必ずしも絶縁層７０１の上に半導体層７１１を設けなくてもよく、被素子形成層７００上
に半導体層７１１を直接設けてもよい。
【０１１０】
半導体層７１１は、互いに離間して、ドーパントが添加された領域７０９ａ、７０９ｂ
及びドーパントが添加された領域７１２ａ、７１２ｂを有し、領域７０９ａ、７０９ｂの
間にチャネル形成領域７１３を有する。なお、ドーパントが添加された領域７０９ａ、７
０９ｂよりもドーパントが添加された領域７１２ａ、７１２ｂのほうがドーパント濃度は
高く、抵抗率は低い。領域７１２ａ及び領域７１２ｂはソース領域又はドレイン領域とし
て機能する。半導体層７１１のように抵抗率を段階的にすることで、ドレイン領域近傍の
電界集中を緩和することができるため、当該電界集中によって、しきい値電圧の変動やト
ランジスタの破壊などを抑制することができる。
【０１１１】
絶縁層７１４は、半導体層７１１の一部の上に設けられる。
【０１１２】
導電層７１５は、絶縁層７１４を介して半導体層７１１に重畳して設けられる。
【０１１３】
絶縁層７１６ａは、導電層７１５の一対の側面の一方に接して設けられ、絶縁層７１６
ｂは、該一対の側面の他方に接して設けられる。
【０１１４】
絶縁層７１７は、導電層７１５の上に設けられる。なお、図１１（Ｂ）に示すように、
絶縁層７１７を設けなくてもよい。
【０１１５】
導電層７１８ａは、領域７１２ａに接して設けられ、導電層７１８ｂは、領域７１２ｂ
に接して設けられる。また、導電層７１８ａは、絶縁層７１６ａの側面に接し、導電層７
１８ｂは、絶縁層７１６ｂの側面に接する。
【０１１６】
絶縁層７１９は、導電層７１８ａ及び７１８ｂの上に設けられる。
【０１１７】
導電層７１８ａ及び導電層７１８ｂ、並びに絶縁層７１９は、例えば導電膜及び絶縁層
の積層に対して平坦化処理（例えばＣＭＰ処理、又はエッチバック処理など）を行うこと
により形成される。なお、図１１（Ａ）に示すトランジスタのように、絶縁層７１７を設
けることによって、当該平坦化処理によって導電層７１５と、導電層７１８ａ及び導電層
７１８ｂとが接して短絡することを防ぐことができる。
【０１１８】
また、図１１（Ｃ）に示すトランジスタは、導電層７５１と、絶縁層７５２と、絶縁層
７５３と、半導体層７５４と、導電層７５５ａ及び導電層７５５ｂと、絶縁層７５６と、
絶縁層７５７と、を有する。
【０１１９】
導電層７５１は、被素子形成層７５０の上に設けられる。
【０１２０】
絶縁層７５２は、被素子形成層７５０の上に設けられる。絶縁層７５２及び導電層７５
１の表面は平坦であることが好ましい。
【０１２１】
導電層７５１及び絶縁層７５２は、例えば導電膜及び絶縁層の積層に対して平坦化処理
（例えばＣＭＰ処理、又はエッチバック処理など）を行うことにより形成される。
【０１２２】
絶縁層７５３は、導電層７５１及び絶縁層７５２の上に設けられる。
【０１２３】
半導体層７５４は、絶縁層７５３を介して導電層７５１に重畳して設けられる。
【０１２４】
導電層７５５ａ及び導電層７５５ｂは、互いに離間し、半導体層７５４に電気的に接続
される。このとき、導電層７５５ａと導電層７５５ｂの間隔は、トランジスタのチャネル
長に相当し、例えば５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して
形成したレジストマスクを用いて、導電膜の一部をエッチングすることにより、導電層７
５５ａと７５５ｂの間隔を５０ｎｍ未満にできる。また、電子ビームを用いずに、導電層
７５５ａと７５５ｂの間隔を５０ｎｍ未満にする場合は、紫外光など他の光源を用いてレ
ジストマスクを形成し、当該レジストマスクをスリミングした後に導電膜の一部をエッチ
ングすることで実施できる。
【０１２５】
図示していないが、導電層７５５ａ及び導電層７５５ｂと絶縁層７５６の間に、導電層
７５５ａと導電層７５５ｂの間隔よりも長い間隔を有する一対の導電層を設けてもよい。
当該一対の導電層は、導電層７５５ａ及び導電層７５５ｂの電気抵抗よりも低いことが好
ましく、このようにすることで、図１１（Ｃ）に示すトランジスタのオン電流を増大させ
ることができる。
【０１２６】
絶縁層７５７は、半導体層７５４の上を覆うように設けられる。
【０１２７】
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定され
ず、積層であってもよい。
【０１２８】
絶縁層７０１は下地層である。絶縁層７０１としては、例えば酸化シリコン、窒化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を
適用できる。
【０１２９】
絶縁層７５２は、絶縁層７０１と同様の材料を含む層を適用できる。
【０１３０】
半導体層７１１及び半導体層７５４は、トランジスタのチャネルが形成される層（チャ
ネル形成層ともいう）としての機能を有する。
【０１３１】
半導体層７１１及び半導体層７５４としては、例えば酸化物半導体を用いた半導体層（
酸化物半導体層ともいう）を適用できる。
【０１３２】
酸化物半導体層は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（
Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する
。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣ
よりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（
Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）と呼ぶ。
【０１３３】
酸化物半導体層は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば
、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【０１３４】
を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ
未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
【０１３５】
酸化物半導体層は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半
導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体層は、例えば、原子配列が無秩
序であり、結晶成分を有さない。または、非晶質酸化物半導体層は、例えば、完全な非晶
質であり、結晶部を有さない。
【０１３６】
なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体
の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化
物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶
質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積
層構造を有してもよい。
【０１３７】
なお、酸化物半導体層は、例えば、単結晶を有してもよい。
【０１３８】
酸化物半導体層は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶
部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体
層の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１３９】
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大き
さであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅ
ｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれ
る結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には
明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−
ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４０】
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の
法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂
直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見
て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶
部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に
垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲
も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ま
しくは−５°以上５°以下の範囲も含まれることとする。
【０１４１】
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が低
下することもある。
【０１４２】
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の
形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこ
とがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を
行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたとき
の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０１４３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１４４】
酸化物半導体層に適用可能な酸化物半導体としては、例えばインジウム及びガリウムの
一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウム
の一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【０１４５】
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系
金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇ
ａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金
属元素を含む金属酸化物を用いてもよい。
【０１４６】
上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属
元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫
のいずれか一つ又は複数の元素を用いればよい。さらに、上記他の金属元素としては、ラ
ンタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム
、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、
及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、ス
タビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が
半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可
能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中
の酸素欠陥を少なくできる。
【０１４７】
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わ
りに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸
化物に含まれるＧａ（ガリウム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−
Ｚｎ系金属酸化物となる。
【０１４８】
また、半導体層７１１及び７５４として酸化物半導体層を用いる場合、例えば脱水化・
脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物とも
いう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層
を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層
を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができ
る。
【０１４９】
具体的には、図１１（Ａ）、（Ｂ）に示すトランジスタの作製において、少なくとも半
導体層７１１を形成する工程以降で適宜加熱処理を行うことが好ましい。当該加熱処理は
、例えば、３００℃以上７００℃以下、又は基板の歪み点未満とする。また、加熱処理は
減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。な
お、加熱処理を複数回行ってもよい。
【０１５０】
また、図１１（Ｃ）に示すトランジスタの作製において、少なくとも半導体層７５４を
形成した後、及び絶縁層７５７を形成した後の一方又は双方で加熱処理を行うことが好ま
しい。当該加熱処理は、例えば、３００℃以上７００℃以下、又は基板の歪み点未満とす
る。また、加熱処理は減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで
行うことができる。
【０１５１】
また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であ
ることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、
成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例
えば酸素ガス１００％）で成膜を行うことが好ましい。
【０１５２】
また、スパッタリング法を用いて酸化物半導体膜を成膜する際に、基板温度を１００℃
以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を成膜し
てもよい。このようにすることで容易にＣＡＡＣ−ＯＳを形成することができる。
【０１５３】
また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸
化物半導体層に接する絶縁層（例えば絶縁層７０１、７１４、７５３、７５７など）とし
て過剰酸素を含む絶縁層を形成してもよい。
【０１５４】
例えば、スパッタリング法を用いて膜中に酸素が多く含まれる成膜条件で絶縁膜を成膜
することにより、過剰酸素を含む絶縁層を形成できる。また、より多くの過剰酸素を絶縁
層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸
素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
【０１５５】
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。
このため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コ
ールドトラップを用いてもよい。
【０１５６】
上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔ
ｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱
処理装置を用いてもよい。
【０１５７】
また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降
温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、
又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入すると
よい。このとき、酸素ガス又はＮ２Ｏガスは、水及び水素などを含まないことが好ましい
。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度は、６Ｎ以上、好ましく
は７Ｎ以上であるとよい。すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度は、１ｐｐ
ｍ以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半
導体層に酸素が供給され、酸化物半導体層中の酸素欠損を低減できる。なお、上記高純度
の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は上記加熱処理時に行ってもよ
い。
【０１５８】
高純度化させた酸化物半導体層の水素濃度は、二次イオン質量分析法（ＳＩＭＳともい
う）の測定値において、５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、さらには５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ま
しい。
【０１５９】
高純度化させた酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましく
は１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることが
できる。このようにキャリア密度を少なくすることにより、チャネル幅１μｍあたりのト
ランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０
−２２Ａ（１００ｙＡ）以下にまで抑制できる。一般にトランジスタのオフ電流は、低け
れば低いほどよいが、トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍで
あると見積もられる。
【０１６０】
領域７１２ａ及び領域７１２ｂに含まれるドーパントとしては、例えば元素周期表にお
ける１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一
つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複
数）を挙げることができ、これらのいずれか一つ又は複数を適用できる。導電層７１５を
形成した後、導電層７１５をマスクとして当該ドーパントを添加し、少なくとも絶縁層７
１６ａ及び絶縁層７１６ｂを形成した後に導電層７１５、絶縁層７１６ａ及び絶縁層７１
６ｂをマスクとして当該ドーパントを再度添加することで、自己整合的に領域７０９ａ、
領域７０９ｂ、領域７１２ａ、及び領域７１２ｂ、並びにチャネル形成領域７１３を形成
することができる。
【０１６１】
絶縁層７１４及び７５３は、トランジスタのゲート絶縁層としての機能を有する。絶縁
層７１４及び７５３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、
窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化
酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
【０１６２】
導電層７１５及び導電層７５１は、トランジスタのゲート電極としての機能を有する。
導電層７１５及び７５１としては、例えばモリブデン、チタン、クロム、タンタル、マグ
ネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金
属材料を含む層を適用できる。なお、導電層７１５及び導電層７５１はゲート配線として
も機能する。
【０１６３】
絶縁層７１６ａ、７１６ｂ、７１７としては、例えば酸化シリコン、窒化シリコン、酸
化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化ア
ルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用でき
る。
【０１６４】
導電層７１８ａ及び導電層７１８ｂ、並びに導電層７５５ａ及び導電層７５５ｂは、ト
ランジスタのソース電極又はドレイン電極としての機能を有する。導電層７１８ａ及び導
電層７１８ｂ、並びに導電層７５５ａ及び導電層７５５ｂとしては、例えばモリブデン、
チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオ
ジム、スカンジウム、又はルテニウムなどの金属材料を含む層を適用できる。なお、導電
層７１８ａ及び導電層７１８ｂ、並びに導電層７５５ａ及び導電層７５５ｂは、ソース配
線又はドレイン配線としても機能する。
【０１６５】
絶縁層７１９及び７５７は、保護層としての機能を有する。絶縁層７１９及び７５７と
しては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又
は酸化ハフニウムなどの材料を含む層を適用できる。
【０１６６】
さらに、上記トランジスタの電気特性の一例として、図１１（Ｂ）に示すトランジスタ
の一例のＩｄ−Ｖｇ特性について、図１２を参照して説明する。なお、図１２に示すＩｄ
−Ｖｇ特性を示すトランジスタは、半導体層７１１が厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ系
酸化物半導体層であり、絶縁層７１４が厚さ２０ｎｍの酸化窒化シリコン層であり、導電
層７１５が厚さ３０ｎｍの窒化タンタル層と厚さ２００ｎｍのタングステン層の積層であ
り、導電層７１８ａ及び７１８ｂが厚さ３０ｎｍのタングステン層であるとする。また、
領域７１２ａ及び７１２ｂを形成するためにリンを添加し、該リンの添加量が１×１０１
５ｃｍ−２であり、加速電圧は３０ｋＶであるとする。また、チャネル長が５μｍであり
、チャネル幅が１０μｍであるとする。また、横軸がゲート電圧Ｖｇであり、縦軸がドレ
イン電流Ｉｄ又は電界効果移動度μＦＥである。
【０１６７】
図１２に示すＩｄ−Ｖｇ特性であるトランジスタの電界効果移動度は約２０ｃｍ２／Ｖ
ｓであり、オフ電流は検出限界以下であり、しきい値電圧が０Ｖ以上である。
【０１６８】
さらに、以下に示す式（１）を参照して、図１２に示すＩｄ−Ｖｇ特性であるトランジ
スタのオン抵抗の値を算出する。
【０１６９】
【数１】
2018081700.tif 000003
【０１７０】
絶縁層７１４の比誘電率を４．１とするとゲート容量Ｃｏｘは１．８２×１０−３Ｆ／
ｍ２となる。さらに、図１２のデータから、トランジスタの電界効果移動度μＦＥを２０
ｃｍ２／Ｖｓとし、しきい値電圧Ｖｔｈを０．６Ｖとし、記憶回路の仕様例としてゲート
電圧Ｖｇを３．３Ｖとし、ドレイン電圧Ｖｄを１．８Ｖをすると、上記の式（１）からオ
ン抵抗Ｒｄは７６．３ｋΩとなる。
【０１７１】
以上が図１１に示すトランジスタの構造例の説明である。
【０１７２】
さらに、本発明の一態様である半導体装置に含まれる記憶回路の半導体記憶装置（図６
参照）に、図１１（Ａ）に示すトランジスタを適用した場合について、図１３を参照して
説明する。図１３は、本実施の形態に係る記憶回路の構造例を説明するための断面模式図
である。なお、これに限定されず、図１１（Ｂ）及び図１１（Ｃ）に示すトランジスタを
用いて記憶回路を構成してもよい。
【０１７３】
図１３（Ａ）に示す記憶回路は、チャネル形成層である単結晶シリコン層８１３を含む
トランジスタ８０１と、絶縁層８１５乃至絶縁層８１７を介してトランジスタ８０１の上
に積層され、図１１（Ａ）に示すトランジスタと同じ構造であるトランジスタ８０２と、
トランジスタ８０１の作製工程で形成される容量素子８０３とを有する。なお、ここでは
、図６に示した半導体記憶装置を例にしていることから、トランジスタ８０１はｐチャネ
ル型トランジスタとし、トランジスタ８０２はｎチャネル型トランジスタとする。なお、
トランジスタ８０２の説明としては、図１１（Ａ）に示すトランジスタの説明を適宜援用
できる。
【０１７４】
単結晶シリコン層８１３は、絶縁層８１１（ＢＯＸ層ともいう）を介して基板８１０の
上に設けられる。なお、基板８１０、絶縁層８１１、及び単結晶シリコン層８１３の代わ
りに、図１３（Ｂ）に示すように、単結晶半導体基板８２０の埋め込み絶縁領域８２２に
囲まれた半導体領域８２３を用いてトランジスタ８０１を構成してもよい。このとき、半
導体領域８２３には、ｎ型又はｐ型の導電型である不純物領域８２５ａ及び８２５ｂが設
けられる。
【０１７５】
絶縁層８１５は、保護層としての機能を有する。絶縁層８１６は、保護層のみならず、
平坦化層としての機能を有する。また、絶縁層８１７は、下地層としての機能を有する。
絶縁層８１５乃至絶縁層８１７としては、図１１（Ａ）に示す絶縁層７０１と同様の材料
を含む層を適用できる。
【０１７６】
トランジスタ８０２のソース電極又はドレイン電極としての機能を有する導電層８１８
は、トランジスタ８０１のゲート電極としての機能を有する導電層８１４に接続される。
なお、導電層８１８と導電層８１４は、複数の導電層を介して接続されていてもよい。な
お、図１３（Ｂ）に示すように、記憶回路の構造を、トランジスタ８０１のゲート電極と
しての機能を有する導電層８２４と導電層８１８が直接接する構造にしてもよい。また、
導電層８１８と導電層８１４を直接接続させず、別の導電層（例えば導電層８２６）を介
して導電層８１８と導電層８１４を電気的に接続させてもよい（図１３（Ａ）参照）。な
お、導電層８２６は図１１（Ａ）に示すトランジスタの導電層７１８ａ、導電層７１８ｂ
と同様の材料を含む層を形成し、当該層を平坦化又はエッチングすることで形成できる。
【０１７７】
また、トランジスタ８０２には上記したオフ電流が極めて低いトランジスタを適用でき
る。例えば、導電層８１８は図１１（Ａ）に示すトランジスタの導電層７１８ａに対応す
る。
【０１７８】
容量素子８０３は一対の導電層の間に誘電体を有する構造であり、一対の導電層の一方
は導電層８１８であり、他方の導電層は導電層８２１であり、誘電体は絶縁層８１９であ
る。絶縁層８１９は、図１１（Ａ）に示すトランジスタの絶縁層７１９に対応する。導電
層８２１は導電層８１８と同様の構成とすればよい。
【０１７９】
以上が図１３に示す記憶回路の構造例の説明である。
【０１８０】
以上より、オフ電流が極めて低いトランジスタとして、酸化物半導体を用いることで実
施でき、揮発性メモリを構成するトランジスタに酸化物半導体を用いたトランジスタを適
用することで不揮発性メモリとして機能させることができ、本発明の一態様である半導体
装置に含まれる記憶回路の半導体記憶装置に適用することができる。
【０１８１】
なお、本実施の形態に記載の構成、方法などは、他の実施の形態に記載の構成、方法な
どと適宜、組み合わせて用いることができる。
【０１８２】
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、
図面を参照して説明する。先の実施の形態で説明したプロセッサに加えて、レジスタ、レ
ジスタコントローラ、インストラクションデコーダ、インタラプトコントローラ、タイミ
ングコントローラ及びバスインターフェースなどを設けることでＣＰＵ又はＤＳＰなど処
理能力を有する半導体装置を構成することができる。
【０１８３】
また、先の実施の形態で説明したプロセッサは優れた低消費電力化が可能であるため、
当該プロセッサを有する半導体装置についても優れた低消費電力化が可能である。図１４
に当該半導体装置を適用した電子機器の具体例を示す。
【０１８４】
図１４（Ａ）に示す電子機器は、携帯型情報端末の一例である。
【０１８５】
図１４（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１
０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
【０１８６】
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられ
ていてもよい。
【０１８７】
パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパ
ネルの機能を有することが好ましい。
【０１８８】
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタン
であれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御す
ることができる。
【０１８９】
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力
する。
【０１９０】
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けら
れることにより、例えば図１４（Ａ）に示す電子機器を電話機として機能させることがで
きる。
【０１９１】
図１４（Ａ）に示す電子機器は、筐体１０１１の内部に先の実施の形態で説明したプロ
セッサを有する半導体装置などを有する。
【０１９２】
図１４（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、
及び遊技機の一つ又は複数としての機能を有する。
【０１９３】
図１４（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
【０１９４】
図１４（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１
ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、
軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、
スピーカー１０２７と、を備える。
【０１９５】
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
【０１９６】
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネ
ル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好まし
い。
【０１９７】
図１４（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネ
ル１０２２ｂを対向させて折り畳むことができる。
【０１９８】
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０
２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設ける
ことより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。
【０１９９】
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子
１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１
０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１４（Ｂ
）に示す電子機器と他の機器を接続するための端子である。
【０２００】
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体
挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１
ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿
入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に
読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
【０２０１】
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を
出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
【０２０２】
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又
は筐体１０２１ｂにマイクが設けられることにより、例えば図１４（Ｂ）に示す電子機器
を電話機として機能させることができる。
【０２０３】
図１４（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に実施の形
態１で説明したプロセッサを有する半導体装置などを有する。
【０２０４】
図１４（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、
及び遊技機の一つ又は複数としての機能を有する。
【０２０５】
図１４（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１４（Ｃ）に示
す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と
、ボタン１０３３と、スピーカー１０３４と、を具備する。
【０２０６】
パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパ
ネルとしての機能を有することが好ましい。
【０２０７】
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい
。上記パネルは、タッチパネルとしての機能を有することが好ましい。
【０２０８】
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部など
を設けてもよい。
【０２０９】
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタン
であれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。
【０２１０】
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出
力する。
【０２１１】
図１４（Ｃ）に示す電子機器は、筐体１０３１の内部に実施の形態１で説明したプロセ
ッサを有する半導体装置などを有する。
【０２１２】
図１４（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をす
るための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機
能を有する。
【０２１３】
図１４（Ｄ）は、据え置き型情報端末の一例である。図１４（Ｄ）に示す電子機器は、
筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する
支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を
備える。
【０２１４】
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
【０２１５】
パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。
【０２１６】
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタン
であれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。
【０２１７】
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１４（Ｄ）
に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５によ
り図１４（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコン
ピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることがで
きる。例えば、図１４（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器の
パネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が
同時に視認しやすくなる。
【０２１８】
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出
力する。
【０２１９】
図１４（Ｄ）に示す電子機器は、筐体１０４１の内部に実施の形態１で説明したプロセ
ッサを有する半導体装置などを有する。
【０２２０】
図１４（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテ
レビジョン装置の一つ又は複数としての機能を有する。
【０２２１】
図１４（Ｅ）は、電気冷凍冷蔵庫の一例である。図１４（Ｅ）に示す電子機器は、筐体
１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。
【０２２２】
図１４（Ｅ）に示す電子機器は、筐体１０５１の内部に実施の形態１で説明したプロセ
ッサを有する半導体装置などを有する。上記構成にすることにより、例えば、冷蔵室用扉
１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内の半導体装置に対する
電源電圧の供給を制御できる。
【０２２３】
図１４（Ｆ）は、エアコンディショナーの一例である。図１４（Ｆ）に示す電子機器は
、室内機１０６０及び室外機１０６４により構成される。
【０２２４】
室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。
【０２２５】
図１４（Ｆ）に示す電子機器は、筐体１０６１の内部に実施の形態１で説明したプロセ
ッサを有する半導体装置などを有する。上記構成にすることにより、例えば、リモートコ
ントローラからの信号に従って、筐体１０６１内の半導体装置に対する電源電圧の供給を
制御できる。
【０２２６】
なお、図１４（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディシ
ョナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコン
ディショナーであってもよい。
【０２２７】
なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも
先の実施の形態で説明したプロセッサを有する半導体装置を適用できる。
【０２２８】
以上より、先の実施の形態で説明したプロセッサを有する半導体装置を用いることによ
り、優れた低消費電力化された電子機器を作製することができる。
【０２２９】
なお、本実施の形態に記載の構成、方法などは、他の実施の形態に記載の構成、方法な
どと適宜、組み合わせて用いることができる。
【符号の説明】
【０２３０】
１００      プロセッサ
１０１      電源供給制御スイッチ
１０３      電源供給制御スイッチ
１０５      演算回路
１０７      キャッシュメモリ
１０９      記憶回路
１１１      記憶回路
１１３      温度検出回路
１１５      温度検出回路
１１７      コントローラ
１１９      電源
１２１      トランジスタ
１２２      トランジスタ
１５１      インターフェース部
１５２      クロック生成部
１５３      出力信号制御部
１５４      バッファ部
１５５      カウンタ回路
２０１      温度センサ
２０２      温度センサ
２０５      温度検出用ダイオード
２０６      定電流源
２０７      バッファアンプ
２０８      ＤＡＣ
２０９      演算回路
２１０      ルックアップテーブル
２１１      スイッチ
３００      メモリセル
３１１      トランジスタ
３１２      トランジスタ
３１３      容量素子
７００      被素子形成層
７０１      絶縁層
７０９ａ    領域
７０９ｂ    領域
７１１      半導体層
７１２ａ    領域
７１２ｂ    領域
７１３      チャネル形成領域
７１４      絶縁層
７１５      導電層
７１６ａ    絶縁層
７１６ｂ    絶縁層
７１７      絶縁層
７１８ａ    導電層
７１８ｂ    導電層
７１９      絶縁層
７５０      被素子形成層
７５１      導電層
７５２      絶縁層
７５３      絶縁層
７５４      半導体層
７５５ａ    導電層
７５５ｂ    導電層
７５６      絶縁層
７５７      絶縁層
８０１      トランジスタ
８０２      トランジスタ
８０３      容量素子
８１０        基板
８１１      絶縁層
８１３      単結晶シリコン層
８１４      導電層
８１５      絶縁層
８１６      絶縁層
８１７      絶縁層
８１８      導電層
８１９      絶縁層
８２０      単結晶半導体基板
８２１      導電層
８２２      絶縁領域
８２３      半導体領域
８２４      導電層
８２５ａ    不純物領域
８２６      導電層
１０１１    筐体
１０１２    パネル
１０１３    ボタン
１０１４    スピーカー
１０２１ａ  筐体
１０２１ｂ  筐体
１０２２ａ  パネル
１０２２ｂ  パネル
１０２３    軸部
１０２４    ボタン
１０２５    接続端子
１０２６    記録媒体挿入部
１０２７    スピーカー
１０３１    筐体
１０３２    パネル
１０３３    ボタン
１０３４    スピーカー
１０３５    甲板部
１０４１    筐体
１０４２    パネル
１０４３    支持台
１０４４    ボタン
１０４５    接続端子
１０４６    スピーカー
１０５１    筐体
１０５２    冷蔵室用扉
１０５３    冷凍室用扉
１０６０    室内機
１０６１    筐体
１０６２    送風口
１０６４    室外機
【図１】
2018081700.tif 000004
【図２】
2018081700.tif 000005
【図３】
2018081700.tif 000006
【図４】
2018081700.tif 000007
【図５】
2018081700.tif 000008
【図６】
2018081700.tif 000009
【図７】
2018081700.tif 000010
【図８】
2018081700.tif 000011
【図９】
2018081700.tif 000012
【図１０】
2018081700.tif 000013
【図１１】
2018081700.tif 000014
【図１２】
2018081700.tif 000015
【図１３】
2018081700.tif 000016
【図１４】
2018081700.tif 000017
【図１５】
2018081700.tif 000018
【図１６】
2018081700.tif 000019