(57)【要約】【課題】駆動回路の設置個数またはその設置面積を削減することが可能な表示装置の提供を目的とする。【解決手段】本発明に係る表示装置は、第１方向に配列される複数の第１配線と、第２方向に配列される複数の第２配線と、第１配線と第２配線とに接続し、マトリックス状に配列される複数の画素を含む表示領域とを備える。表示領域は、第１配線に平行な境界で区分けされる第１表示領域と第２表示領域とを含み、表示領域内の第２配線は、境界にて絶縁される。表示装置は、第１表示領域の第１配線と、第２表示領域の第１配線とを接続する第１連絡配線と、第１表示領域の第１配線、または、第２表示領域の第１配線のいずれか一方に接続される第１駆動回路と、第１表示領域の第２配線と、第２表示領域の第２配線とを接続する第２連絡配線と、第１表示領域の第２配線、または、第２表示領域の第２配線のいずれか一方に接続される第２駆動回路とをさらに備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に配列される複数の第１配線と、
第２方向に配列される複数の第２配線と、
前記第１配線と前記第２配線とに接続しマトリックス状に配列される複数の画素を含む表示領域とを備え、
前記表示領域は、前記第１配線の延伸方向に沿った境界により区分けされる第１表示領域と第２表示領域とを含み、
前記表示領域内の前記第２配線は、前記境界にて絶縁され、
前記第１表示領域の前記第１配線と前記第２表示領域の前記第１配線とを接続する第１連絡配線と、
前記第１表示領域の前記第１配線、または、前記第２表示領域の前記第１配線のいずれか一方に接続される第１駆動回路と、
前記第１表示領域の前記第２配線と前記第２表示領域の前記第２配線とを接続する第２連絡配線と、
前記第１表示領域の前記第２配線、または、前記第２表示領域の前記第２配線のいずれか一方に接続される第２駆動回路とをさらに備えることを特徴とする表示装置。
【請求項２】
前記第１駆動回路に接続される前記第１配線のうち、前記表示領域内において前記境界に近い方に配置される前記第１配線は、前記第１連絡配線に接続されていない請求項１に記載の表示装置。
【請求項３】
前記表示領域の外形は、前記第１配線に平行な第１辺と、前記第２配線に平行な第２辺と、前記第１配線および前記第２配線のいずれにも平行でない第３辺とを含む三角形状または台形状を有する請求項１または請求項２に記載の表示装置。
【請求項４】
前記表示領域内の各前記第１配線の各長さは、前記表示領域の前記外形に対応して、前記第２辺に対し平行な方向に単調に増加または減少する請求項３に記載の表示装置。
【請求項５】
前記第１連絡配線と前記第２連絡配線とは、前記第３辺側の前記表示領域外に配置され、隣り合う前記第１連絡配線が、または、隣り合う前記第２連絡配線が、または、隣り合う前記第１連絡配線と前記第２連絡配線とが、平面視において交差しないよう所定の距離を有して配線される請求項３または請求項４に記載の表示装置。
【請求項６】
前記第１表示領域内の１本の前記第１配線に接続される前記画素の個数と、当該第１配線に前記第１連絡配線を介して接続される前記第２表示領域内の１本の前記第１配線に接続される前記画素の個数との和は、第１所定値を有し、
前記第１所定値は、前記表示領域内の１本の前記第１配線に接続される前記画素の最大配列個数以下である請求項１から請求項５のいずれか一項に記載の表示装置。
【請求項７】
前記第１表示領域内の１本の前記第２配線に接続される前記画素の個数と、当該第２配線に前記第２連絡配線を介して接続される前記第２表示領域内の１本の前記第２配線に接続される前記画素の個数との和は、第２所定値を有し、
前記第２所定値は、前記第１表示領域内または前記第２表示領域内の１本の前記第２配線に接続される前記画素の最大配列個数以下である請求項１から請求項６のいずれか一項に記載の表示装置。
【請求項８】
メモリと、
前記表示領域に表示される画像に基づく画素データを前記メモリに格納する制御回路とをさらに備え、
前記制御回路は、前記第１表示領域の前記第１配線に接続される前記画素の前記画素データと、当該第１配線に前記第１連絡配線を介して接続される前記第２表示領域の前記第１配線に接続される前記画素の前記画素データとを一群の配列として前記メモリに格納する、または、前記第１表示領域の前記第２配線に接続される前記画素の前記画素データと、当該第２配線に前記第２連絡配線を介して接続される前記第２表示領域の前記第２配線に接続される前記画素の前記画素データとを一群の配列として前記メモリに格納する請求項１から請求項７のいずれか一項に記載の表示装置。
【請求項９】
前記制御回路は、前記一群の配列として前記メモリに格納された前記画素データに基づく制御信号を前記第１駆動回路に出力し、
前記第１駆動回路は、前記制御信号に基づく第１駆動信号を、前記第１配線に出力する請求項８に記載の表示装置。
【請求項１０】
前記制御回路は、前記一群の配列として前記メモリに格納された前記画素データのうち、前記第２方向の第ｐ行（ｐは自然数）に対応し前記第１表示領域内の前記第２配線に接続される前記画素の前記画素データと、当該第２配線に前記第２連絡配線を介して接続され、前記第２方向の第ｑ行（ｑは自然数）に対応する前記第２表示領域内の前記第２配線に接続される前記画素の前記画素データとに基づく前記制御信号を前記第１駆動回路に出力する第１出力と、前記第ｑ行に対応し前記第１表示領域内の前記第２配線に接続される前記画素の前記画素データに基づく前記制御信号を前記第１駆動回路に出力する第２出力とを連続で実行する請求項９に記載の表示装置。
【請求項１１】
請求項１から請求項１０のいずれか一項に記載の表示装置の駆動方法であって、
前記表示領域に表示される画像に基づく画素データをメモリに格納するステップを備え、
前記画素データを前記メモリに格納するステップは、前記第１表示領域の前記第１配線に接続される前記画素の前記画素データと、当該第１配線に前記第１連絡配線を介して接続される前記第２表示領域の前記第１配線に接続される前記画素の前記画素データとを一群の配列として前記メモリに格納する、または、前記第１表示領域の前記第２配線に接続される前記画素の前記画素データと、当該第２配線に前記第２連絡配線を介して接続される前記第２表示領域の前記第２配線に接続される前記画素の前記画素データとを一群の配列として前記メモリに格納することを含む表示装置の駆動方法。
【請求項１２】
前記一群の配列として前記メモリに格納された前記画素データに基づく前記制御信号を前記第１駆動回路に出力する制御信号出力ステップと、
前記制御信号に基づく第１駆動信号を前記第１配線に出力するステップとを備える請求項１１に記載の表示装置の駆動方法。
【請求項１３】
前記制御信号出力ステップは、
前記一群の配列として前記メモリに格納された前記画素データのうち、前記第２方向の第ｐ行（ｐは自然数）に対応し前記第１表示領域内の前記第２配線に接続される前記画素と、当該第２配線に前記第２連絡配線を介して接続され、前記第２方向の第ｑ行（ｑは自然数）に対応する前記第２表示領域内の前記第２配線に接続される前記画素との前記画素データに基づく前記制御信号を前記第１駆動回路に出力する第１出力ステップと、
前記第ｑ行に対応し前記第１表示領域内の前記第２配線に接続される前記画素の前記画素データに基づく前記制御信号を前記第１駆動回路に出力する第２出力ステップとを備え、
前記第１出力ステップと前記第２出力ステップとは連続で実行される請求項１２に記載の表示装置の駆動方法。
【請求項１４】
第１方向に配列される複数の第１配線と、
第２方向に配列される複数の第２配線と、
前記第１配線と前記第２配線とに接続しマトリックス状に配列される複数の画素を含む表示領域とを備え、
前記表示領域は、前記第１配線の延伸方向に沿った境界により区分けされる第１表示領域と第２表示領域とを含み、
前記第１表示領域の前記第１配線と、前記第２表示領域の前記第１配線とを接続する連絡配線と、
前記第１表示領域の前記第１配線、または、前記第２表示領域の前記第１配線のいずれか一方に接続される第１駆動回路と、
前記第１表示領域の前記第２配線に接続される第２駆動回路と、
前記第２表示領域の前記第２配線に接続される第３駆動回路とをさらに備え、
前記表示領域内の前記第２配線は、前記第１表示領域と第２表示領域との前記境界にて絶縁されることを特徴とする表示装置。
【請求項１５】
前記連絡配線は、前記表示領域外に配置され、隣り合う前記連絡配線が平面視において交差しないよう所定の距離を有して配線される請求項１４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置とその表示装置の駆動方法に関する。
【背景技術】
【０００２】
従来の表示装置は、ゲート配線とソース配線とがマトリックス状に配線された表示パネルを備え、その表示パネルが含む表示領域の外形は四角形が主流であった。しかし最近では、多角形の表示領域を有する表示パネルの需要が増加している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３８８２９号公報
【特許文献２】特表２００５−５２８６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多角形の表示パネルが有する表示領域においては、その外形を成す辺が配線方向に平行でない辺を含む。画素はその平行でない辺の近い表示領域にも配置される。そのような画素には、効率的に配線を接続することが難しい。よってゲート配線およびソース配線の配線本数が、同程度の画素数を有する四角形の表示パネルよりも多くなる。つまり、三角形の表示パネルは、その四角形の表示パネルよりも多くのソースドライバーＩＣおよびゲートドライバーＩＣを必要とする（例えば、特許文献１または特許文献２）。また、四角形とは異なる形の表示領域を有する表示パネルは、それらドライバーＩＣを設置するための額縁領域が必要となり、狭額縁化が困難である。
【０００５】
本発明は以上のような課題を解決するためになされたものであり、駆動回路の設置個数または駆動回路の設置面積を削減することが可能な表示装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る表示装置は、第１方向に配列される複数の第１配線と、第２方向に配列される複数の第２配線と、第１配線と第２配線とに接続し、マトリックス状に配列される複数の画素を含む表示領域とを備える。その表示領域は、第１配線の延伸方向に沿った境界で区分けされる第１表示領域と第２表示領域とを含み、表示領域内の第２配線は、境界にて絶縁される。また、表示装置は、第１表示領域の第１配線と、第２表示領域の第１配線とを接続する第１連絡配線と、第１表示領域の第１配線、または、第２表示領域の第１配線のいずれか一方に接続される第１駆動回路と、第１表示領域の第２配線と、第２表示領域の第２配線とを接続する第２連絡配線と、第１表示領域の第２配線、または、第２表示領域の第２配線のいずれか一方に接続される第２駆動回路とをさらに備える。
【発明の効果】
【０００７】
本発明によれば、駆動回路の設置個数または駆動回路の設置面積を削減した表示装置の提供が可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１における表示装置の構成を示す平面図である。
【図２】実施の形態１における表示装置のブロック図である。
【図３】実施の形態１における表示装置の処理回路の構成を示す図である。
【図４】実施の形態１における画素および画素データの配置を示す模式図である。
【図５】実施の形態１におけるフレームメモリ内の画素データの配列を示す模式図である。
【図６】実施の形態１における表示装置の駆動方法を示すフローチャートである。
【図７】実施の形態１における画素および画素データの配置を示す模式図である。
【図８】実施の形態１の変形例における表示装置の構成を示す平面図である。
【図９】実施の形態２における表示装置の駆動方法を示すフローチャートである。
【図１０】実施の形態２における表示装置の駆動方法を示すフローチャートである。
【図１１】実施の形態２における画素および画素データの配置を示す模式図である。
【図１２】実施の形態３における表示装置の構成を示す平面図である。
【図１３】実施の形態３における画素および画素データの配置を示す模式図である。
【図１４】実施の形態３におけるフレームメモリ内の画素データの配列を示す模式図である。
【図１５】実施の形態３における画素および画素データの配置を示す模式図である。
【図１６】実施の形態３におけるフレームメモリ内の画素データの配列を示す模式図である。
【図１７】実施の形態４における表示装置の構成を示す平面図である。
【発明を実施するための形態】
【０００９】
本発明に係る表示装置の実施の形態を説明する。
【００１０】
＜実施の形態１＞
図１は、表示装置１０の構成の概略を示す平面図である。
【００１１】
（装置構成の概要）
表示装置１０は画像を表示可能な有効表示領域１を備え、その有効表示領域１内には、第１方向に配列された複数の第１配線と、第２方向に配列された複数の第２配線とを備える。本実施の形態１では、第１方向は列方向であり、第２方向は行方向である。また、第１配線はソース配線３であり、第２配線はゲート配線６である。すなわち、表示装置１０は、有効表示領域１内に、列方向に配列された複数のソース配線３と、行方向に配列された複数のゲート配線６とを備える。
【００１２】
また、表示装置１０は、ソース配線３に電圧を印加する第１駆動回路と、ゲート配線６に電圧を印加する第２駆動回路とを備える。図１に示すように、第１駆動回路はソースドライバーＩＣ４であり、第２駆動回路はゲートドライバーＩＣ７である。また、表示装置１０は、有効表示領域１内にマトリックス状に配列された複数の画素８を備える。１つの画素８は、１本のソース配線３と１本のゲート配線６とに接続されており、それにより有効表示領域１内の画素８の配列位置が規定される。なお、図示は省略するが、画素８はトランジスタを含み、ソース配線３は、そのトランジスタのソース電極に接続する。また、ゲート配線６は、そのトランジスタのゲート電極に接続する。よって、本明細書では、ソース配線３に接続される画素８とは、ソース配線３にソース電極が接続される画素８のことであり、ゲート配線６に接続される画素８とは、ゲート配線６にゲート電極が接続される画素８のことである。以上のような配線により、画素８は、ソース配線３とゲート配線６とにより選択駆動される。画素８の選択駆動は、ソースドライバーＩＣ４よりソース配線３を介して印加される電圧信号と、ゲートドライバーＩＣ７よりゲート配線６を介して印加される電圧信号とにより行われる。表示装置１０は、画素８を選択駆動することにより、有効表示領域１内に画像を表示することが可能である。以下に、表示装置１０の構成の詳細を説明する。
【００１３】
（有効表示領域の外形）
本実施の形態１において、有効表示領域１の外形は、図１に示すように、台形状である。その外形は、ソース配線３に平行な第１辺１ａと、ゲート配線６に平行な第２辺１ｂと、ゲート配線６およびソース配線３のいずれにも平行でない第３辺１ｃとを含む。本実施の形態１では、第１辺１ａの一端は第２辺１ｂに接続し、他端は第３辺１ｃに接続する。さらに第３辺１ｃは、第１辺１ａから離れるにつれて第２辺１ｂに接近する直線である。なお、図１に示す有効表示領域１の外形は一例である。例えば、その有効表示領域１は、第１辺１ａと第２辺１ｂと第３辺１ｃとで形成される三角形状であっても良い。
【００１４】
本実施の形態１において、有効表示領域１内のゲート配線本数ｍは５本（ｍ＝５）であり、ソース配線本数ｎは５本（ｎ＝５）である。行方向に配列される画素８の最大配列個数および列方向に配列される画素８の最大配列個数は、いずれも５個である。
【００１５】
以下、本明細書では、第１辺１ａから最も遠いソース配線３と、または、そのソース配線３に接続される画素８の配列を第１列と定義する。また、第１辺１ａに最も近いソース配線３と、または、そのソース配線３に接続される画素８の配列を第５列と定義する。また、同様に、第２辺１ｂから最も遠いゲート配線６を、または、そのゲート配線６に接続される画素８の配列を第１行と定義する。また、第１辺１ａに最も近いゲート配線６を、または、そのゲート配線６に接続される画素８の配列を第５行と定義する。
【００１６】
各ソース配線３に接続される画素８の配列個数は、第２辺１ｂと平行な方向のうち第１辺１ａから離れる方向に単調に減少する。つまり、各ソース配線３に接続される画素８の各配列個数は、有効表示領域１の外形に対応する。具体的には、第５列のソース配線３に接続される画素８の配列個数は５個であり、第４列のソース配線３に接続される画素８の配列個数は４個である。すなわち、配列個数は第５列から第１列にかけて、列ごとに１個ずつ減少する。そして、第１列のソース配線３に接続される画素８の配列個数は１個である。
【００１７】
また、同様に、有効表示領域１内の各ソース配線３の長さは、第２辺１ｂと平行な方向のうち第１辺１ａから離れる方向に単調に短くなる。つまり、有効表示領域１内の各ソース配線３の長さは、その有効表示領域１の外形に対応する。具体的には、第３列のソース配線３の長さは、第４列のソース配線３の長さより短く、第２列のソース配線３の長さは、第３列のソース配線３の長さより短い。そして、第１列のソース配線３が最も短い。
【００１８】
（第１表示領域と第２表示領域）
有効表示領域１は、ソース配線３の延伸方向に沿った境界５によって、第１表示領域Ａと第２表示領域Ｂとに区分けされる。本実施の形態１においては、その境界５は、第２列のソース配線３と第３列のソース配線３との間に配置される。有効表示領域１を形成する第１辺１ａは、第１表示領域Ａに含まれる。本明細書では、第１表示領域Ａのゲート配線６にはゲート配線６ａの符号を付し、第２表示領域Ｂのゲート配線６にはゲート配線６ｂの符号を付す。同様に、第１表示領域Ａのソース配線３にはソース配線３ａの符号を付し、第２表示領域Ｂのソース配線３にはソース配線３ｂの符号を付す。
【００１９】
第１表示領域Ａ内の第４行のゲート配線６ａは、境界５によって、第２表示領域Ｂ内の第４行のゲート配線６ｂと絶縁される。同様に、第１表示領域Ａ内の第５行のゲート配線６ａは、境界５によって、第２表示領域Ｂ内の第５行のゲート配線６ｂと絶縁される。
【００２０】
第１表示領域Ａ内のゲート配線本数ｍａは５本（ｍａ＝５）であり、ソース配線本数ｎａは３本（ｎａ＝３）である。また、第２表示領域Ｂ内のゲート配線本数ｍｂは２本（ｍｂ＝２）であり、ソース配線本数ｎｂは２本（ｎｂ＝２）である。
【００２１】
（ソース連絡配線とゲート連絡配線）
表示装置１０は、第１連絡配線としてソース連絡配線３ｃを備える。ソース連絡配線３ｃは、第１表示領域Ａのソース配線３ａと、第２表示領域Ｂのソース配線３ｂとを接続する。本実施の形態１において、ソース連絡配線３ｃは、第３辺１ｃ側の有効表示領域１外に配置される。１本のソース連絡配線３ｃは、１本のソース配線３ａの第３辺１ｃ側の一端と、１本のソース配線３ｂの第３辺１ｃ側の一端とを接続する。図１に示すように、第４列のソース配線３ａは、ソース連絡配線３ｃを介して、第１列のソース配線３ｂに接続される。また、第３列のソース配線３ａは、ソース連絡配線３ｃを介して、それぞれ、第２列のソース配線３ｂに接続される。
【００２２】
また、表示装置１０は、第２連絡配線としてゲート連絡配線６ｃを備える。ゲート連絡配線６ｃは、第１表示領域Ａのゲート配線６ａと第２表示領域Ｂのゲート配線６ｂとを接続する。本実施の形態１において、ゲート連絡配線６ｃは、第３辺１ｃ側の有効表示領域１外に配置される。また、１本のゲート連絡配線６ｃは、１本のゲート配線６ａの第３辺１ｃ側の一端と、１本のゲート配線６ｂの第３辺１ｃ側の一端とを接続する。本実施の形態１においては、第１表示領域Ａの第１行のゲート配線６ａは、ゲート連絡配線６ｃを介して、第２表示領域Ｂの第５行のゲート配線６ｂに接続する。また、第１表示領域Ａの第２行のゲート配線６ａは、ゲート連絡配線６ｃを介して、第２表示領域Ｂの第４行のゲート配線６ｂに接続する。
【００２３】
第１表示領域Ａ内の１本のソース配線３ａの長さと、そのソース配線３ａに接続されるソース連絡配線３ｃの長さと、そのソース連絡配線３ｃに接続される第２表示領域Ｂ内の１本のソース配線３ｂの長さとの和は一定値を有することが好ましい。例えば、第３列のソース配線３ａの長さと、それに接続するソース連絡配線３ｃと、そのソース連絡配線３ｃに接続される第２列のソース配線３ｂの長さとの和は、第４列のソース配線３ａの長さと、それに接続するソース連絡配線３ｃと、そのソース連絡配線３ｃに接続される第１列のソース配線３ｂの長さとの和に等しいことが好ましい。これにより、ソースドライバーＩＣ４に接続されるソース配線３の合計の抵抗を同じにすることができる。
【００２４】
また、第１表示領域Ａ内の１本のゲート配線６ａの長さと、そのゲート配線６ａに接続されるゲート連絡配線６ｃの長さと、そのゲート連絡配線６ｃに接続される第２表示領域Ｂ内の１本のゲート配線６ｂの長さとの和は一定値を有することが好ましい。例えば、第１行のゲート配線６ａの長さと、それに接続するゲート連絡配線６ｃと、そのゲート連絡配線６ｃに接続される第５行のゲート配線６ｂの長さとの和は、第２行のゲート配線６ａの長さと、それに接続するゲート連絡配線６ｃと、そのゲート連絡配線６ｃに接続される第４行のゲート配線６ｂの長さとの和に等しいことが好ましい。これにより、ゲートドライバーＩＣ７に接続されるゲート配線６の合計の抵抗を同じにすることができる。
【００２５】
ソース連絡配線３ｃとゲート連絡配線６ｃとは、平面視において、互いに交差しないよう配置される。図１に示すように、第３辺１ｃ上において、外側に位置するゲート配線６ａの一端とゲート配線６ｂの一端とを接続するよう、ゲート連絡配線６ｃは配置される。また、境界５寄りに位置するゲート配線６ａの一端とゲート配線６ｂの一端とを接続するよう、ゲート連絡配線６ｃは配置される。ソース連絡配線３ｃの配置および接続も同様である。このように、表示装置１０は、第３辺１ｃにおいて、互いに外側に位置する各配線間を、または、互いに内側に位置する各配線間を接続するゲート連絡配線６ｃまたはソース連絡配線３ｃを備える。これにより、ゲート連絡配線６ｃとソース連絡配線３ｃとは、平面視において、互いに交差しない。
【００２６】
また、平面視において、互いに交差しないよう、隣り合うゲート連絡配線６ｃは、または、隣り合うソース連絡配線３ｃは、または、隣り合うゲート連絡配線６ｃとソース連絡配線３ｃとは、所定の距離を有して配線されることが好ましい。さらに、それらは一定の距離を設けて配置されることが好ましい。これにより、各配線間の寄生容量を減らすことができる。
【００２７】
ゲート連絡配線６ｃとソース連絡配線３ｃとは、導体や半導体の中でも電気抵抗が低い材料で形成される。例えば、ゲート連絡配線６ｃおよびソース連絡配線３ｃは、Ａｌ、Ｃｒなどで形成される。
【００２８】
（駆動回路）
表示装置１０は、第１表示領域Ａのソース配線３ａに接続するソースドライバーＩＣ４を備える。本実施の形態１においては、ソースドライバーＩＣ４は、ソース配線３ａがソース連絡配線３ｃに接続される一端とは反対側に位置するソース配線３ａの他端に接続する。つまり、ソースドライバーＩＣ４は、第２辺１ｂ側においてソース配線３ａに接続する。第２表示領域Ｂのソース配線３ｂは、ソース連絡配線３ｃおよびソース配線３ａを介して、ソースドライバーＩＣ４に接続される。なお、ソースドライバーＩＣ４は、第２辺１ｂ側において、第２表示領域Ｂの各ソース配線３ｂに接続しても良い。この場合、第１表示領域Ａのソース配線３ａは、ソース配線３ｂとソース連絡配線３ｃとを介して、ソースドライバーＩＣ４に接続される。すなわち、ソースドライバーＩＣ４は、第１表示領域Ａのソース配線３ａまたは第２表示領域Ｂのソース配線３ｂのいずれか一方に接続する。
【００２９】
また、表示装置１０は、第１表示領域Ａのゲート配線６ａに接続するゲートドライバーＩＣ７を備える。本実施の形態１では、表示装置１０は、２つのゲートドライバーＩＣ７を備え、一方のゲートドライバーＩＣ７は、第１行から第３行までの各ゲート配線６ａに接続し、他方のゲートドライバーＩＣ７は、第４行および第５行の各ゲート配線６ａに接続する。ゲートドライバーＩＣ７は、ゲート配線６ａがゲート連絡配線６ｃに接続する一端とは反対側に位置するゲート配線６ａの他端に、または、境界５側に位置するゲート配線６ａの一端とは反対側に位置するゲート配線６ａの他端に接続する。つまり、ゲートドライバーＩＣ７は、第１辺１ａ側においてゲート配線６ａに接続する。第２表示領域Ｂのゲート配線６ｂは、ゲート連絡配線６ｃとゲート配線６ａとを介して、ゲートドライバーＩＣ７に接続される。
【００３０】
（画素の配列個数）
第１表示領域Ａ内の１本のソース配線３ａに接続される画素８の個数と、そのソース配線３ａにソース連絡配線３ｃを介して連結される第２表示領域Ｂ内の１本のソース配線３ｂに接続される画素８の個数との和は第１所定値を有する。そして、その第１所定値は、有効表示領域１内の１本のソース配線３に接続される画素８の最大配列個数以下であることが好ましい。
【００３１】
例えば、第４列のソース配線３ａに接続される画素８の個数は４個である。その第４列のソース配線３ａにソース連絡配線３ｃを介して連結されるソース配線は第１列のソース配線３ｂであり、そのソース配線３ｂに接続される画素８の個数は１個である。よって、それらの和は５個である。また、第３列のソース配線３ａに接続される画素８の個数は３個である。その第３列のソース配線３ａにソース連絡配線３ｃを介して接続されるソース配線は第２列のソース配線３ｂであり、そのソース配線３ｂに接続される画素８の個数は２個である。よって、それらの和は５個である。また、有効表示領域１内の１本のソース配線３に接続される画素８の最大配列個数は、第５列のソース配線３に接続される画素８の個数のことであり、その個数は５個である。よって、図１に示す表示装置１０は、上記の関係を満足する。
【００３２】
また、上記の第１所定値は一定値であることが好ましい。上述したように、図１に示す表示装置１０が有する第１所定値は一定値であり、その値は５個である。
【００３３】
第１表示領域Ａ内の１本のゲート配線６ａに接続される画素８の個数と、そのゲート配線６ａにゲート連絡配線６ｃを介して接続される第２表示領域Ｂ内の１本のゲート配線６ｂに接続される画素８の個数との和は、第２所定値を有する。そして、その第２所定値は、第１表示領域Ａ内の１本のゲート配線６ａまたは第２表示領域Ｂ内の１本のゲート配線６ｂに接続される画素８の最大配列個数以下であることが好ましい。
【００３４】
例えば、第１行のゲート配線６ａに接続される画素８の個数は１個である。その第１行のゲート配線６ａにゲート連絡配線６ｃを介して連結されるゲート配線は第５行のゲート配線６ｂであり、そのゲート配線６ｂに接続される画素８の個数は２個である。よって、それらの和は３個である。また、第２行のゲート配線６ａに接続される画素８の個数は２個である。その第２行のゲート配線６ａにゲート連絡配線６ｃを介して連結されるゲート配線は第４行のゲート配線６ｂであり、そのゲート配線６ｂに接続される画素８の個数は１個である。よって、それらの和は３個である。また、第１表示領域Ａ内または第２表示領域Ｂ内の１本のゲート配線に接続される画素８の最大配列個数は、第１表示領域Ａ内の第３行から第５行のいずれかのゲート配線６ａに接続される画素８の個数のことである。よって、その最大配列個数は３個である。よって、図１に示す表示装置１０は、上記の関係を満足する。
【００３５】
また、上記の第２所定値は一定値であることが好ましい。上述したように、図１に示す表示装置１０が有する第２所定値は一定値であり、その値は３個である。
【００３６】
このように、ソースドライバーＩＣ４またはゲートドライバーＩＣ７から延伸して導通する１本の配線に接続される画素８の個数は、各配線で等しくなるよう各配線と各画素が配置されることが好ましい。例えば、本実施の形態１のように、ソース連絡配線３ｃは、第３辺１ｃにおいて、外側に位置する第１表示領域Ａの列と第２表示領域Ｂの列とを接続し、また、第３辺１ｃにおいて、内側に位置する第１表示領域Ａの列と第２表示領域Ｂの列とを接続するよう配置される。ゲート連絡配線６ｃも同様に配置されることで、導通する１本の配線に接続される画素８の個数を各配線で等しくすることができる。このような構成を備える表示装置１０は、後述する画素データを格納するフレームメモリ１１のメモリ容量を効率的に使用することができる。
【００３７】
（制御装置とメモリ）
表示装置１０は、制御回路１２とその制御回路１２に接続してデータの格納が可能なメモリとを備える。メモリは、例えば、フレームメモリ１１である。
【００３８】
図２は、表示装置１０のブロック図である。制御回路１２は、有効表示領域１に表示される画像に基づくデータを制御回路１２の外部より入力する。外部とは、例えば、外部入力端子１５である。制御回路１２は、データ変換部１３を含み、データ変換部１３は入力したデータから画素データを生成する。なお、画素データとは、ソースドライバーＩＣ４またはゲートドライバーＩＣ７が各画素８に出力する駆動信号に対応するデータであり、例えば画素値である。データ変換部１３は、生成した画素データをフレームメモリ１１に出力し、フレームメモリ１１はその画素データを格納する。また制御回路１２は、制御信号出力部１４を含む。制御信号出力部１４は、フレームメモリ１１から画素データを読み込む。そして、制御信号出力部１４は、その画素データに基づいた制御信号を生成し、ソースドライバーＩＣ４およびゲートドライバーＩＣ７へ制御信号を出力する。なお、本実施の形態１では、表示装置１０は、入力側が制御回路１２に接続され、出力側がソースドライバーＩＣ４とゲートドライバーＩＣ７とに接続された駆動回路９を備える。よって、制御回路１２は、駆動回路９を一旦介して、ソースドライバーＩＣ４とゲートドライバーＩＣ７とに駆動信号を出力する。
【００３９】
ソースドライバーＩＣ４は、制御信号に基づいたソース用の駆動信号（第１駆動信号）つまり電圧信号を、各ソース配線３を介して各画素８に印加する。同様に、ゲートドライバーＩＣ７は、制御信号に基づいたゲート用の駆動信号（第２駆動信号）つまり電圧信号を、各ゲート配線６を介して各画素８に印加する。例えば、マトリックス状に配列された画素８のうち、ソース配線３およびゲート配線６によって電圧が印加された画素８が駆動する。つまり、各画素８は、ソース配線３とゲート配線６とにより選択駆動が可能である。そして、複数の画素８が駆動されることにより、有効表示領域１に画像が表示される。
【００４０】
図３（ａ）は表示装置１０が備える処理回路１６ａの構成の概略を示す図である。処理回路１６ａは、制御回路１２の機能を実現する。処理回路１６ａは、出力側に駆動回路９が接続される。また処理回路１６ａの入力側には、例えば、画像処理回路（図示せず）などが接続される。つまり処理回路１６ａには、有効表示領域１に表示される画像に基づくデータが入力される。処理回路１６ａが専用のハードウェアである場合、処理回路１６ａは、例えば、プログラム化したプロセッサーや並列プログラム化したプロセッサーである。制御回路１２の各機能、すなわち、データ変換部１３および制御信号出力部１４の各機能は、それらプロセッサーで実現される。また、制御回路１２の各機能はソフトウェアにより実現されても良い。その場合、処理回路１６ａは、図３（ｂ）に示すように、互いが接続されたプロセッサー１６ｂとメモリ１６ｃとを含む。データ変換部１３および制御信号出力部１４の各機能はプログラムとして記述され、ソフトウェアまたはファームウェアとしてメモリ１６ｃに格納される。プロセッサー１６ｂがメモリ１６ｃに格納されたプログラムを読み出して実行することで、データ変換部１３および制御信号出力部１４の各機能を実現する。なお、メモリ１６ｃはフレームメモリ１１と共用であってもよい。
【００４１】
（フレームメモリの構成）
図４は、表示装置１０の有効表示領域１に画像を表示した場合の各画素８が有する画素データを示す図である。第ｉ行第ｊ列に位置する第１表示領域Ａ内の画素８が有する画素データをＡｉｊ、第ｉ行第ｊ列に位置する第２表示領域Ｂ内の画素８が有する画素データをＢｉｊで表す。なお、本実施の形態１においては、ｉおよびｊは１から５の整数である。また、以下、第ｉ行第ｊ列を（ｉ，ｊ）と記載する。例えば、（５，２）の画素８とは、第５行第２列に配列される画素８のことである。
【００４２】
図５は、フレームメモリ１１内の各画素データＡｊｉおよびＢｉｊの配置を示す模式図である。フレームメモリ１１には、第１表示領域Ａ内のゲート配線本数ｍａおよびソース配線本数ｎａに基づくｍａ行×ｎａ列のフォーマットで各画素データが格納される。本実施の形態１においては、前述した通り、ゲート配線本数ｍａ＝５であり、ソース配線本数ｎａ＝３である。よって、フレームメモリ１１は、５行×３列のフォーマットで各画素データを格納する。また、格納可能な画素データ数は１５である。ゲート連絡配線６ｃ、ソース連絡配線３ｃおよび境界５等を備えない従来の表示装置では、有効表示領域１内のゲート配線本数ｍおよびソース配線本数ｎに基づくフレームメモリを要する。つまり、５行×５列のフォーマットで格納できるフレームメモリが必要である。そのフレームメモリに格納される画素データ数は２５であり、本実施の形態１におけるフレームメモリ１１の容量よりも大きい。このように、本実施の形態１に示す表示装置１０は、従来よりも、フレームメモリ１１の必要容量を削減できる。
【００４３】
（表示装置の駆動方法）
次に本実施の形態１における表示装置１０の駆動方法を図１から図６に従い説明する。なお、図６は、表示装置１０の駆動方法示すフローチャートである。まず、制御回路１２が行う画素データの格納動作を説明する。
【００４４】
ステップＳ１において、制御回路１２は、有効表示領域１に表示される画像に基づくデータを入力する。例えば、制御回路１２は、外部入力端子１５に接続された画像処理回路（図示せず）よりデータを入力する。
【００４５】
ステップＳ２において、制御回路１２のデータ変換部１３は、そのデータを画素データに変換する。データ変換部１３は画素データの配列の並べ替えを実行する。つまり、データ変換部１３は、ゲート連絡配線６ｃで連結されたゲート配線６ａおよびゲート配線６ｂに接続される各画素８の配置、および、ソース連絡配線３ｃで連結されたソース配線３ａおよびソース配線３ｂに接続される各画素８の配置に対応するよう画素データの並べ替えを行う。
【００４６】
ステップＳ３において、データ変換部１３は、並べ替えた画素データを一群の配列としてフレームメモリ１１に格納する。すなわち、制御回路１２は、第１表示領域Ａのゲート配線６ａに接続される画素８の画素データと、ゲート連絡配線６ｃを介してそのゲート配線６ａに接続された第２表示領域Ｂのゲート配線６ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納する。また、制御回路１２は、第１表示領域Ａのソース配線３ａ接続される画素８の画素データと、ソース連絡配線３ｃによりそのソース配線３ａに接続された第２表示領域Ｂのソース配線３ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納する。
【００４７】
それら一群の配列は、例えば、フレームメモリ１１内の連続するアドレスに格納される。本実施の形態１においては、制御回路１２のデータ変換部１３は、ゲート連絡配線６ｃで連結されたゲート配線６ａおよびゲート配線６ｂに接続される各画素８の各画素データをフレームメモリ１１の同一行に格納し、ソース連絡配線３ｃで連結されたソース配線３ａおよびソース配線３ｂに接続される各画素８の各画素データをフレームメモリ１１の同一列に格納する。例えば、図５に示すように、フレームメモリ１１の第１行目であるＭ１には、第２表示領域Ｂの（５，２）に位置する画素８の画素データＢ５２および（５，１）に位置する画素８の画素データＢ５１、さらに、第１表示領域Ａの（１，５）に位置する画素８の画素データＡ１５が格納される。これらは、ゲートドライバーＩＣ７から延伸して導通する１本のゲート配線６に接続される画素８の画素データである。同様に、フレームメモリ１１の第２行目であるＭ２には、第２表示領域Ｂの（４，２）に位置する画素８の画素データＢ４２、第１表示領域Ａの（２，４）に位置する画素８の画素データＡ２４、（２，５）に位置する画素８の画素データＡ２５が格納される。
【００４８】
次に表示装置１０の表示動作を示す。一例として、表示装置１０が第１行のゲート配線６ａおよび第５行のゲート配線６ｂに接続される各画素８に画像を表示する動作を示す。ステップＳ４において、制御回路１２が、画像を表示する行を選択する。本実施の形態１では、制御回路１２は、第１行のゲート配線６ａを選択する。制御回路１２は、第１行のゲート配線６ａを駆動するための制御信号を駆動回路９を介してゲートドライバーＩＣ７に出力する。
【００４９】
ステップＳ５において、ゲートドライバーＩＣ７は、その制御信号に基づくゲート用の駆動信号つまり電圧信号を、第１行のゲート配線６ａに印加する。その結果、その第１行のゲート配線６ａにゲート連絡配線６ｃを介して接続される第５行のゲート配線６ｂにも、電圧信号が印加される。これにより、第１表示領域Ａの（１，５）の画素８と第２表示領域Ｂの（５，１）の画素８と（５，２）の画素８とが書き込み状態に移行する。
【００５０】
ステップＳ６において、制御回路１２の制御信号出力部１４は、フレームメモリ１１の第１行目であるＭ１から各画素データを読み込み、各画素データに基づく制御信号を生成する。そして、制御信号出力部１４は、それら制御信号を、駆動回路９を介して、ソースドライバーＩＣ４に出力する。つまり、制御回路１２は、画素データを一群の配列ごとに読み込み、それらに基づく制御信号をソースドライバーＩＣ４に出力する。
【００５１】
ステップＳ７において、ソースドライバーＩＣ４は、制御信号に基づく駆動信号つまり電圧信号を、第３列から第５列のソース配線３ａに印加する。その結果、それらソース配線３ａにソース連絡配線３ｃを介して連結される第１列から第２列のソース配線３ｂにも、電圧信号が印加される。以上により、図７（ａ）に示すように、第１表示領域Ａの（１，５）の画素８と第２表示領域Ｂの（５，１）の画素８と（５，２）の画素８とに、各画素データに基づく画像が表示される。
【００５２】
次に、ステップＳ８において、制御回路１２は、次の行を表示するか判定する。次の行を表示する場合（ステップＳ８でＹＥＳの場合）、表示装置１０は、ステップＳ４へ移行し、第２行のゲート配線６ａに対して上述した表示動作を行う。その結果、図７（ｂ）に示すように、第１表示領域Ａの（２，４）の画素８と（２，５）の画素８と第２表示領域Ｂの（４，２）の画素８とに、各画素データに基づく画像が表示される。本実施の形態１において、表示装置１０は、第１行から第５行まで順次、同様の表示動作を繰り返す。図７（ｃ）は、表示装置１０が第５行のゲート配線６ａに対し表示動作を行った結果を示す。以上の表示動作により、図２に示す画像が有効表示領域１に表示される。また、ステップＳ８でＮＯの場合、表示装置１０は表示動作を終了する。
【００５３】
以上の表示動作において、ソース連絡配線３ｃやゲート連絡配線６ｃの電気抵抗や寄生容量により、第２表示領域Ｂ内のソース配線３ｂやゲート配線６ｂの電圧が第１表示領域Ａ内のソース配線３ａやゲート配線６ａの電圧よりも低下する。特に、ソース連絡配線３ｃの電圧低下が大きい場合、境界５を挟んで配置される第１表示領域Ａの画素８と第２表示領域Ｂの画素８とで輝度段差が生じる懸念がある。そこで、ゲート連絡配線６ｃやソース連絡配線３ｃは、導体や半導体の中でも電気抵抗の低い配線材料で形成される。それら配線材料は、例えば、Ａｌ、Ｃｒなどの金属やその化合物である。また、表示面方向からの平面視において、各ゲート連絡配線６ｃおよび各ソース連絡配線３ｃは、互いに交差しないよう配置される。それにより、配線間の寄生容量が低減でき、第２表示領域Ｂ内のソース配線３ｂの電圧低下を抑制が可能となる。その結果、境界５における第１表示領域Ａ側の画素８と第２表示領域Ｂ側の画素８との輝度段差を改善できる。
【００５４】
また、図１に示す様に、本実施の形態１では、有効表示領域１の形状が三角形に近い台形状である。よって、あるソース連絡配線３ｃは、第１表示領域Ａ内において長いソース配線３ａと、第２表示領域Ｂ内において短いソース配線３ｂを接続する。また、あるソース連絡配線３ｃは、第１表示領域Ａ内において短いソース配線３ａと、第２表示領域Ｂ内において長いソース配線３ｂを接続する。このため、ソース連絡配線３ｃによって接続され導通する１本のソース配線の長さは一定値を有する。その結果、特定のソース配線３ｂにおいて、配線抵抗による電圧低下等が発生する可能性を少なくすることができる。
【００５５】
上記の配線構成にも関わらず、第１表示領域Ａと第２表示領域Ｂとの境界５において、画素８の輝度段差が生じる場合、予め第２表示領域Ｂ内のソース配線３ｂの電圧低下を想定して、フレームメモリ１１に記憶する画素データの値を補正して格納する。それにより、上記の輝度段差は解消できる。
【００５６】
（効果）
以上をまとめると、本実施の形態１の表示装置１０は、第１方向に配列される複数のソース配線３と、第２方向に配列される複数のゲート配線６と、ソース配線３とゲート配線６とに接続し、マトリックス状に配列される複数の画素８を含む有効表示領域１とを備える。有効表示領域１は、ソース配線３の延伸方向に沿った境界５で区分けされる第１表示領域Ａと第２表示領域Ｂとを含む。有効表示領域１内のゲート配線６は、境界５にて絶縁される。表示装置１０は、第１表示領域Ａのソース配線３ａと第２表示領域Ｂのソース配線３ｂとを接続するソース連絡配線３ｃと、第１表示領域Ａのソース配線３ａに接続されるソースドライバーＩＣ４とをさらに備える。表示装置１０は、第１表示領域Ａのゲート配線６ａと第２表示領域Ｂのゲート配線６ｂとを接続するゲート連絡配線６ｃと、第１表示領域Ａのゲート配線６ａに接続されるゲートドライバーＩＣ７とをさらに備える。
【００５７】
以上のような構成により、表示装置１０は、従来の表示装置よりもソースドライバーＩＣ４の設置個数を減らすことができる。例えば、図１に示すソースドライバーＩＣ４ｚは、本発明を適用しない従来の表示装置に必要な駆動回路である。従来の表示装置においては、ソースドライバーＩＣ４ｚは、有効表示領域１の周囲の額縁領域に実装され、第２表示領域Ｂのソース配線３ｂに電圧信号を印加する。しかし、本実施の形態１の表示装置１０は、上記の構成を備えることにより、ソースドライバーＩＣ４ｚを削減することができる。また、表示装置１０は、そのソースドライバーＩＣ４ｚを実装する表示パネル２の領域を削減することができる。その結果、表示装置１０は、表示パネル２の外形の１辺を短くすることができる。また、図示は省略するが、表示装置１０は、ソースドライバーＩＣ４とゲートドライバーＩＣ７とを１つの辺に並べた単辺実装が従来よりも容易となる。その結果、表示装置１０は、コストの削減が可能となる。
【００５８】
また、表示装置１０は、同じ行に配置されるゲート配線６ａとゲート６ｂとを境界５により絶縁する。それにより、表示装置１０は、ソース配線３ａに接続される画素８と、そのソース配線３ａにソース連絡配線３ｃを介して連結されるソース配線３ｂに接続される画素８とを個別に選択駆動できる。また、本実施の形態１では、境界５は、ソース配線３対し平行に配置されるが、必ずしも平行である必要はない。境界５は、第１表示領域Ａのゲート配線６ａと第２表示領域Ｂのゲート配線６ｂとを絶縁するよう配置されれば良い。境界５は、ソース配線３の配線方向に沿いながらジグザグ状に配置しても良い。例えば、第５行においては、第１列と第２列の間に境界が配置され、第４行と第３行においては、第２列と第３列の間に境界が配置されてもよい。その場合、ソース連絡配線３ｃおよびゲート連絡配線６ｃは、その境界に対応して配線される。
【００５９】
なお、ソースドライバーＩＣ４は、第１表示領域Ａのソース配線３ａに接続するのではなく、第２表示領域Ｂのソース配線３ｂに接続しても良い。つまり、第２表示領域Ｂのソース配線３ｂに接続されるソースドライバーＩＣを備える表示装置も上記と同様の効果を奏する。また、第２表示領域Ｂが有効表示領域１の第１辺１ａを含む場合、例えば、図１において、第２表示領域が第１辺１ａ側に配置される場合、ゲートドライバーＩＣ７は第２表示領域のゲート配線に接続する。そのように、第２表示領域のゲート配線に接続されるゲートドライバーＩＣを備える表示装置も上記と同様の効果を奏する。
【００６０】
また、本実施の形態１では、有効表示領域１を、ソース配線３の延伸方向に沿って第１表示領域Ａと第２表示領域Ｂとに区分けした。しかし、表示装置１０がソース配線３の配置とゲート配線６の配置とを入れ替えた構成を備える場合も、全く同様の効果を奏する。すなわち、本実施の形態１において、表示装置１０は、第１方向（列方向）に配列されるソース配線３と、第２方向（行方向）に配列されるゲート配線６とを備えるが、第１方向（列方向）にゲート配線６が配列され、第２方向（行方向）にソース配線３が配列される構成であっても良い。
【００６１】
また、本実施の形態１における表示装置１０が含む有効表示領域１の外形は、ソース配線３に平行な第１辺１ａと、ゲート配線６に平行な第２辺１ｂと、ソース配線３およびゲート配線６のいずれにも平行でない第３辺１ｃとを含む三角形状または台形状を有する。このような構成により、表示装置１０が四角形とは異なる形の有効表示領域１を有する場合でも、表示装置１０はソースドライバーＩＣ４またはゲートドライバーＩＣ７の設置個数を削減することができる。また表示装置１０は、表示パネル２の外形の１辺を短くすることができる。また、表示装置１０は、ソースドライバーＩＣ４とゲートドライバーＩＣ７とを１つの辺に並べた単辺実装が従来よりも容易となる。表示装置１０は、コストの削減が可能となる。
【００６２】
また、本実施の形態１における表示装置１０が含む有効表示領域１内の各ソース配線３の各長さは、有効表示領域１の外形に対応して、第２辺１ｂに対し平行な方向に単調に増加または減少する。このような構成により、表示装置１０が四角形とは異なる形の有効表示領域１を有する場合でも、表示装置１０はソースドライバーＩＣ４またはゲートドライバーＩＣ７の設置個数を削減することができる。また表示装置１０は、表示パネル２の外形の１辺を短くすることができる。また、表示装置１０は、ソースドライバーＩＣ４とゲートドライバーＩＣ７とを１つの辺に並べた単辺実装が従来よりも容易となる。表示装置１０は、コストの削減が可能となる。また、ソース配線３の電気抵抗に起因する第１表示領域Ａ内のソース配線３ａの電圧と第２表示領域Ｂ内のソース配線３ｂの電圧との差が小さくなり、第１表示領域Ａ内の画素８と第２表示領域内の画素８の輝度段差が抑制される。
【００６３】
また、本実施の形態１における表示装置１０が含むソース連絡配線３ｃとゲート連絡配線６ｃとは、第３辺１ｃ側の有効表示領域１外に配置され、隣り合うソース連絡配線３ｃが、または、隣り合うゲート連絡配線６ｃが、または、隣り合うソース連絡配線３ｃとゲート連絡配線６ｃとが、交差しないよう所定の距離を有して配線される。このような構成により、表示装置１０は、各配線間の寄生容量を低減できる。その結果、表示装置１０は、第２表示領域Ｂ内のソース配線３ｂの電圧低下を抑制することができる。そして、表示装置１０は、境界５における第１表示領域Ａ側の画素８と第２表示領域Ｂ側の画素８との輝度段差を改善できる。
【００６４】
また、本実施の形態１に示した表示装置１０において、第１表示領域Ａ内の１本のソース配線３ａに接続される画素８の個数と、そのソース配線３ａにソース連絡配線３ｃを介して接続される第２表示領域Ｂ内の１本のソース配線３ｂに接続される画素８の個数との和は、第１所定値を有する。その第１所定値は、有効表示領域１内の１本のソース配線３に接続される画素８の最大配列個数以下である。このような構成により、表示装置１０は、ゲートドライバーＩＣ７の設置個数、または、そのゲートドライバーＩＣ７に接続する第１表示領域Ａのゲート配線６ａのゲート配線本数ｍａを増加することなく、第２表示領域Ｂの画素８を駆動できる。また、表示装置１０は、画素データを格納するフレームメモリ１１のメモリ容量を効率的に使用することができる。
【００６５】
また、本実施の形態１に示した表示装置１０において、第１表示領域Ａ内の１本のゲート配線６ａに接続される画素８の個数と、そのゲート配線６ａにゲート連絡配線６ｃを介して接続される第２表示領域Ｂ内の１本のゲート配線６ｂに接続される画素８の個数との和は、第２所定値を有する。その第２所定値は、第１表示領域Ａ内の１本のゲート配線６ａに接続される画素８の最大配列個数以下である。このような構成により、表示装置１０は、ソースドライバーＩＣ４の設置個数、または、そのソースドライバーＩＣ４に接続する第１表示領域Ａのソース配線３ａのソース配線本数ｎａを増加することなく、第２表示領域Ｂの画素８を駆動できる。また、表示装置１０は、画素データを格納するフレームメモリ１１のメモリ容量を効率的に使用することができる。なお、ソースドライバーＩＣ４が第２表示領域Ｂのソース配線３ｂに接続する場合、上記の第２所定値は、第２表示領域Ｂ内の１本のゲート配線６ｂに接続される画素８の最大配列個数以下であることが好ましい。これにより表示装置１０は上記と同様の効果を奏する。
【００６６】
また、本実施の形態１における表示装置１０は、フレームメモリ１１と、有効表示領域１に表示される画像に基づく画素データをフレームメモリ１１に格納する制御回路１２とをさらに備える。制御回路１２は、第１表示領域Ａのソース配線３ａに接続される画素８の画素データと、そのソース配線３ａにソース連絡配線３ｃを介して接続された第２表示領域Ｂのソース配線３ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納する。または、制御回路１２は、第１表示領域Ａのゲート配線６ａに接続される画素８の画素データと、そのゲート配線６ａにゲート連絡配線６ｃを介して接続された第２表示領域Ｂのゲート配線６ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納する。このような構成により、表示装置１０は、従来よりも、フレームメモリ１１の必要容量を削減できる。
【００６７】
また、本実施の形態１における表示装置１０が含む制御回路１２は、一群の配列としてフレームメモリ１１に格納された画素データに基づく制御信号をソースドライバーＩＣ４に出力する。ソースドライバーＩＣ４は、制御信号に基づくソース用の駆動信号を、ソース配線３に出力する。このような構成により、表示装置１０は、従来よりも、フレームメモリ１１の必要容量を削減しながら、各画素８に画像を表示できる。
【００６８】
また、本実施の形態１における表示装置１０の駆動方法は、有効表示領域１に表示される画像に基づく画素データをフレームメモリ１１に格納するステップを備える。画素データをフレームメモリ１１に格納するステップは、第１表示領域Ａのソース配線３ａに接続される画素８の画素データと、そのソース配線３ａに接続するソース連絡配線３ｃにより接続された第２表示領域Ｂのソース配線３ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納する。または、第１表示領域Ａのゲート配線６ａに接続される画素８の画素データと、そのゲート配線６ａに接続するゲート連絡配線６ｃにより接続された第２表示領域Ｂのゲート配線６ｂに接続される画素８の画素データとを一群の配列としてフレームメモリ１１に格納することを含む。これらステップは上記のステップＳ３に対応する。このような構成により、表示装置１０は、従来よりも、フレームメモリ１１の必要容量を削減できる。
【００６９】
また、本実施の形態１における表示装置１０の駆動方法は、一群の配列としてフレームメモリ１１に格納された画素データに基づく制御信号をソースドライバーＩＣ４に出力する制御信号出力ステップと、制御信号に基づくソース用の駆動信号をソース配線３に出力するステップとを備える。これらステップは上記のステップＳ６に対応する。このような構成により、表示装置１０は、従来よりも、フレームメモリ１１の必要容量を削減しながら、各画素８に画像を表示できる。
【００７０】
（実施の形態１の変形例）
次に本実施の形態１の変形例を示す。図８に図示するとおり、本変形例における表示装置１０は、第１表示領域Ａ内の境界５側に、ソース連絡配線３ｃに接続されていない少なくとも１本のソース配線３ｄと、そのソース配線３ｄに接続されて駆動される画素８とを備える。なお、図８に示す第１表示領域Ａ内には、１本のソース配線３ｄしか配置されていないが、ソース連絡配線３ｃに接続されていない２本以上のソース配線３ｄが境界５側に配置されていても良い。
【００７１】
第２表示領域Ｂにおけるソース配線３ｂの電圧は、ソース連絡配線３ｃを経ることによりソース配線３ａの電圧よりも低下する。その結果、境界５において、第１表示領域Ａ内の画像と第２表示領域Ｂ内の画像とに輝度差が視認される可能性がある。しかし、第１表示領域Ａ内の境界５側に、ソース連絡配線３ｃに接続されていない少なくとも１本のソース配線３ｄを設け、そのソース配線３ｄに依り駆動される画素８に、輝度差をなだらかにつなぐ輝度の画像を表示することにより、輝度差が視認されにくくなる。なお、その際、ソースドライバーＩＣ４は、上記の輝度差をなだらかにつなぐ輝度の画像をソース配線３ｄに接続される画素８が表示できるよう調整された駆動信号をソース配線３ｄに出力する。また、その調整された駆動信号は、制御回路１２が出力する制御信号に基づいており、制御回路１２は上記の輝度差に応じて制御信号を調整する。
【００７２】
＜実施の形態２＞
本実施の形態２における表示装置１０とその駆動方法について説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。
【００７３】
実施の形態１の表示装置１０は、フレームメモリ１１の第１行目Ｍ１の画素データから第５行目Ｍ５の画素データを順に読み出し、有効表示領域１に画像を表示した。その駆動方法では、有効表示領域１の同じ行に配置される画素８において、第１表示領域Ａ側の画素８に電圧が印加されるタイミングと、第２表示領域Ｂ側の画素８に電圧が印加されるタイミングとに差が生じる。例えば、図７（ａ）および図７（ｃ）に示すように、第５行の画素８における画像は、第１表示領域Ａと第２表示領域Ｂとの境界５において時間差が生じる。特に、動画を表示した場合には、第１表示領域Ａと第２表示領域Ｂの境界５で時間的な動画画像のずれが視認される可能性がある。本発明の実施の形態２における表示装置の駆動方法は、上記の課題を解決する。
【００７４】
本実施の形態２における表示装置１０の構成は、図１に示すとおりであり、実施の形態１と同様である。また、表示装置１０のフレームメモリ１１に格納される画素データも図５に示す通りであり、実施の形態１と同様である。以下に、本実施の形態２における表示装置１０の駆動方法を説明する。
【００７５】
まず、表示装置１０は、ゲート連絡配線６ｃに接続された第１表示領域Ａのゲート配線６ａの中で、最も外側に位置するゲート配線６ａに駆動信号つまりＯＮ電圧を印加する。それにより、ゲート連絡配線６ｃを介して接続される第２表示領域Ｂのゲート配線６ｂにもＯＮ電圧が印加される。そのゲート配線６ｂは、ゲート連絡配線６ｃに接続された第２表示領域Ｂのゲート配線６ａの中で、最も外側に位置する。次に、表示装置１０は、その第２表示領域Ｂのゲート配線６ｂと同じ行に配置される第１表示領域Ａのゲート配線６ａにＯＮ電圧を印加する。さらに、次に、表示装置１０は、ゲート連絡配線６ｃに接続された第１表示領域Ａのゲート配線６ａの中で、２番目に外側に位置するゲート配線６ａにＯＮ電圧を印加する。それにより、ゲート連絡配線６ｃを介して接続される第２表示領域Ｂのゲート配線６ｂにもＯＮ電圧が印加される。そのゲート配線６ｂは、ゲート連絡配線６ｃに接続された第２表示領域Ｂのゲート配線６ａの中で、２番目に外側に位置する。次に、表示装置１０は、その第２表示領域Ｂのゲート配線６ｂと同じ行に配置される第１表示領域Ａのゲート配線６ａにＯＮ電圧を印加する。
【００７６】
すなわち、表示装置１０は、図５に示すフレームメモリ１１の各行に格納された各画素データを、Ｍ１、Ｍ５、Ｍ２、Ｍ４、Ｍ３の順に有効表示領域１に表示する。図９および図１０は、その駆動方法示すフローチャートである。ステップＳ１からステップＳ３までは、実施の形態１と同様である。
【００７７】
ステップＳ４ａにおいて、制御回路１２は、第ｐ行（ｐは自然数）を選択する。なお、本実施の形態２では、上述のとおり、制御回路１２は、ｐ＝１として第１行を選択する。制御回路１２は、第１行のゲート配線６ａを駆動するための制御信号を駆動回路９を介してゲートドライバーＩＣ７に出力する。
【００７８】
ステップＳ５ａにおいて、ゲートドライバーＩＣ７は、その制御信号に基づくゲート用の駆動信号つまり電圧信号を、第１行のゲート配線６ａに印加する。その結果、その第１行のゲート配線６ａにゲート連絡配線６ｃを介して接続される第５行のゲート配線６ｂにも、電圧信号が印加される。これにより、第１表示領域Ａの（１，５）の画素８と第２表示領域Ｂの（５，１）の画素８と（５，２）の画素８とが書き込み状態に移行する。
【００７９】
ステップＳ６ａにおいて、制御回路１２の制御信号出力部１４は、一群の配列としてフレームメモリ１１に格納された画素データのうち、第１行目であるＭ１に格納された各画素データを読み込み、各画素データに基づく制御信号を生成する。制御信号出力部１４は、それら制御信号を、駆動回路９を介して、ソースドライバーＩＣ４に出力する。つまり、制御回路１２は、第ｐ行に対応する第１表示領域Ａ内のゲート配線６ａに接続される画素８の画素データと、そのゲート配線６ａにゲート連絡配線６ｃを介して接続される第ｑ行に対応する第２表示領域Ｂ内のゲート配線６ｂに接続される画素８の画素データとに基づく制御信号を出力する。なお、本実施の形態２において、ｐ＝１であり、ｑ＝５である。また、本実施の形態２においては、ステップＳ６ａにて制御回路１２が行う制御を第１出力と称し、ステップＳ６ａを第１出力ステップと称する。
【００８０】
ステップＳ７ａにおいて、ソースドライバーＩＣ４は、制御信号に基づくソース用の駆動信号つまり電圧信号を、第３列から第５列のソース配線３ａに印加する。その結果、それらソース配線３ａにソース連絡配線３ｃを介して連結される第１列から第２列のソース配線３ｂにも、電圧信号が印加される。以上により、図７（ａ）に示すように、第１表示領域Ａの（１，５）の画素８と第２表示領域Ｂの（５，１）の画素８と（５，２）の画素８とに、各画素データに基づく画像が表示される。
【００８１】
次に、ステップＳ９において、表示装置１０は、ステップＳ７ａにて駆動された第２表示領域Ｂの第５行の画素８との表示連続性を保つため、第１表示領域Ａの第５行の画素８に画像を表示する駆動動作を行う。まず、制御回路１２は、第ｑ行を選択する。つまり、制御回路１２は、第５行を選択する。制御回路１２は、第５行のゲート配線６ａを駆動するための制御信号を駆動回路９を介してゲートドライバーＩＣ７に出力する。
【００８２】
ステップＳ１０において、ゲートドライバーＩＣ７は、その制御信号に基づくゲート用の駆動信号つまり電圧信号を、第５行のゲート配線６ａに印加する。これにより、第１表示領域Ａの（５，３）の画素８と、（５，４）の画素８と、（５，５）の画素８とが書き込み状態に移行する。
【００８３】
ステップＳ１１において、制御回路１２の制御信号出力部１４は、一群の配列としてフレームメモリ１１に格納された画素データのうち、第５行目であるＭ５に格納された各画素データを読み込み、各画素データに基づく制御信号を生成する。制御信号出力部１４は、それら制御信号を、駆動回路９を介して、ソースドライバーＩＣ４に出力する。つまり、制御回路１２は、第５行に対応する第１表示領域Ａ内のゲート配線６ａに接続される画素８の前記画素データに基づく制御信号を出力する。なお、本実施の形態２においては、ステップＳ１１にて制御回路１２が行う制御を第２出力と称し、ステップＳ１１を第２出力ステップと称する。
【００８４】
ステップＳ１２において、ソースドライバーＩＣ４は、制御信号に基づくソース用の駆動信号つまり電圧信号を、第３列から第５列のソース配線３ａに印加する。以上により、図１１に示すように、第１表示領域Ａの（５，３）の画素８、（５，４）の画素８および（５，５）の画素８の表示に続いて、第１表示領域Ａの（５，３）の画素８、（５，４）の画素８および（５，５）の画素８に画像が表示される。
【００８５】
ステップＳ１３において、制御回路１２は、次の行を表示するか判定する。ステップＳ１３でＮＯの場合、表示装置１０は表示動作を終了する。一方で、次の行を表示する場合（ステップＳ１３でＹＥＳの場合）、表示装置１０は、ステップＳ４ａへ移行する。例えば、第２行のゲート配線６ａに対し、ステップＳ４ａからステップ７ａまでの動作を行う。これにより、第２行に配列された第１表示領域Ａの（２，５）の画素８と（２，４）の画素８と、第４行に配列された第２表示領域Ｂの（４，２）の画素８に表示される。つづいて、制御回路１２は、第２表示領域Ｂにおいて駆動された第４行の画素８と連続性を保つため、第１表示領域Ａの（４，３）の画素８、（４，４）の画素８、（４，５）の画素８に上記のステップＳ９からＳ１２までの動作を行う。
【００８６】
以上の駆動方法を繰り返すことにより、第１表示領域Ａと第２表示領域Ｂとの境界５における、画像表示のタイミングずれを小さくできる。よって、動画を表示した場合にも第１表示領域Ａと第２表示領域Ｂとの境界５における画像のズレが解消される。
【００８７】
（効果）
以上をまとめると、本実施の形態２における表示装置１０が含む制御回路１２は、一群の配列としてフレームメモリ１１に格納された画素データのうち、第２方向の第ｐ行に対応する第１表示領域Ａ内のゲート配線６ａに接続される画素８の画素データと、そのゲート配線６ａにゲート連絡配線６ｃを介して接続され、第２方向の第ｑ行に対応する第２表示領域Ｂ内のゲート配線６ｂに接続される画素８の画素データとに基づく制御信号をソースドライバーＩＣ４に出力する第１出力と、第ｑ行に対応し第１表示領域Ａ内のゲート配線６ａに接続される画素８の画素データに基づく制御信号をソースドライバーＩＣ４に出力する第２出力とを連続で実行する。なお連続で実行するとは、第１出力と第２出力との間において、第１出力と第２出力とで駆動される画素８とは異なる画素８を駆動するための駆動信号をソースドライバＩＣ４が出力せず、またその駆動信号のための制御信号を制御回路１２が出力しないということである。このような構成により、表示装置１０は、第１表示領域Ａと第２表示領域Ｂとの境界５における、画像表示のタイミングずれを小さくできる。
【００８８】
また、本実施の形態２における表示装置１０の駆動方法が含む制御信号出力ステップは、一群の配列としてフレームメモリ１１に格納された画素データのうち、第ｐ行（ｐは自然数）に対応し第１表示領域Ａ内のゲート配線６ａに接続される画素８の画素データと、そのゲート配線６ａにゲート連絡配線６ｃを介して接続され、第ｑ行（ｑは自然数）に対応する第２表示領域Ｂ内のゲート配線６ｂに接続される画素８の画素データとに基づく制御信号をソースドライバーＩＣ４に出力する第１出力ステップ（上記のステップＳ６ａ）と、第ｑ行に対応し第１表示領域Ａ内のゲート配線６ａに接続される画素８の画素データに基づく制御信号をソースドライバーＩＣ４に出力する第２出力ステップ（上記のステップＳ１１）とを備える。その第１出力ステップと第２出力ステップとは連続で実行される。なお連続で実行されるとは、第１出力ステップと第２出力ステップとの間において、第１出力ステップと第２出力ステップとで駆動される画素８とは異なる画素８を駆動するための駆動信号がソースドライバＩＣ４より出力されず、またその駆動信号のための制御信号が制御回路１２より出力されないということである。このような構成により、表示装置１０は、第１表示領域Ａと第２表示領域Ｂとの境界５における、画像表示のタイミングずれを小さくできる。よって、表示装置１０が動画を表示する場合にも、第１表示領域Ａと第２表示領域Ｂとの境界５における画像のずれが解消される。なお、ステップＳ４ａからステップＳ７ａまでのステップと、ステップＳ９からステップＳ１２までのステップとは、順序を入れ替えて実行しても良い。
【００８９】
＜実施の形態３＞
本実施の形態３における表示装置２０について説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。
【００９０】
図１２は本実施の形態３における表示装置２０の構成の概略を示す平面図である。前述した実施の形態１における表示装置１０の有効表示領域１は台形状であり、有効表示領域１内のソース配線３の長さは、ゲート配線６の方向に直線的に増加または減少していた。図１２に示す表示装置２０は、第３辺２１ｃが曲線的に凹んだ台形状の有効表示領域２１を備える。すなわち、有効表示領域２１内におけるソース配線２３の長さがゲート配線２６の方向に単調に変化している。ここで、単調に変化するとは、増減なく単調に増加するあるいは単調に減少することである。また、図１２に示すように、有効表示領域２１内におけるソース配線本数は５本（ｎ＝５）であり、ゲート配線本数は５本（ｍ＝５）である。
【００９１】
有効表示領域２１は、境界２５によって第１表示領域２Ａと第２表示領域２Ｂとに分割されており、第１表示領域２Ａには、ソースドライバーＩＣ２４の端子に接続されたソース配線２３ａと、ゲートドライバーＩＣ２７の端子に接続されたゲート配線２６ａが配置されている。ゲートドライバーＩＣ２７とソースドライバーＩＣ２４は、それぞれ、駆動回路２９に接続される。ここでは、第１表示領域２Ａ内のソース配線本数は３本（ｎａ＝３）とゲート配線本数（ｍａ＝５）である。
【００９２】
他方、第２表示領域２Ｂには、有効表示領域２１の外部に配置されたソース連絡配線２３ｃを介して、第１表示領域２Ａ内のソース配線２３ａに接続されたソース配線２３ｂが配置される。また、第２表示領域２Ｂには、有効表示領域２１の外部に配置されたゲート連絡配線２６ｃを介して、第１表示領域２Ａ内のゲート配線２６ａに接続されたゲート配線２６ｂが配置される。ここでは、第２表示領域Ｂ内のソース配線本数は２本（ｎｂ＝２）であり、ゲート配線本数は１本（ｍｂ＝１）である。
【００９３】
ここで、第１表示領域２Ａのゲート配線２６ａと第２表示領域２Ｂのゲート配線２６ｂとは、第１表示領域２Ａと第２表示領域２Ｂの境界２５で絶縁されている。
【００９４】
なお、ここで、ゲート連絡配線２６ｃとソース連絡配線２３ｃとは、電気抵抗の低い配線材料（例えばＡｌ、Ｃｒなどで）で形成される。また、ゲート連絡配線２６ｃとソース連絡配線２３ｃとは、表示面方向から見た平面図において、互いに交差しない。またそのような配置により、各連絡配線間の寄生容量を減らしている。
【００９５】
本実施の形態３においては、ゲート連絡配線２６ｃは有効表示領域２１の第３辺２１ｃ側に配置される。また、ソース連絡配線２３ｃは有効表示領域２１の第２辺２１ｂ側に配置される。また、そのソース連絡配線２３ｃは、ソースドライバーＩＣ２４の実装端子側とは異なる場所に形成されている。その結果、ソース配線２３の長さに関して、ゲート配線２６方向に対するその単調な変化の勾配によらず、それぞれ、表示面方向から見た平面図において、互いに交差しない配置とすることができる。
【００９６】
図１２に示すように、本実施の形態３の表示装置２０は、第２表示領域Ｂ内の（４，２）の画素２８ならびに（３，３）の画素２８が無い。よって、第３列のソース配線２３ａに接続される画素２８の個数は２個である。その第３列のソース配線２３ａにソース連絡配線２３ｃを介して連結されるソース配線は第２列のソース配線２３ｂであり、そのソース配線２３ｂに接続される画素２８の個数は１個である。よって、それらの和は３個である。また、有効表示領域２１内の１本のソース配線２３に接続される画素２８の最大配列個数は、実施の形態１と同様に５個である。一方で、第２行または第３行のゲート配線２６ａに接続される画素２８の個数は２個である。また、第１表示領域２Ａ内の１本のゲート配線２６ａに接続される画素２８の最大配列個数は３個である。よって、表示装置２０は、実施の形態１と同様に、５行×３列の計１５個の画素データが格納可能なフレームメモリを備えることができる。
【００９７】
図１３は、表示装置２０に画像を表示した場合の各画素２８が有する画素データを示す図である。図１４は、フレームメモリ１１内に格納された画素データの配列を示す。フレームメモリ１１には、ｍａ行×ｎａ列のフォーマットでデータが格納される。つまり、図１４に示す表示装置３０のフレームメモリ１１には、５行×３列の計１５個の画素データが格納可能である。
【００９８】
実施の形態１と同様に、画素データがフレームメモリ１１に格納される際、制御回路１２は画素データの並べ換えを実行する。すなわち、制御回路１２は、ゲート連絡配線２６ｃで連結されたゲート配線２６ａおよびゲート配線２６ｂで駆動される画素２８のデータを同一の行に並べて格納する。また、制御回路１２は、ソース連絡配線２３ｃで連結されたソース配線２３ａおよびソース配線２３ｂで駆動される画素２８のデータを同一の列に並べて格納する。例えば、フレームメモリ１１の最初の行であるＭ１には、第２表示領域Ｂの（５，２）の画素２８の画素データＢ５２と（５，１）の画素２８の画素データＢ５１、さらに、第１表示領域２Ａの（１，５）の画素２８の画素データＡ１５が格納される。フレームメモリ１１の２行目には、第２表示領域２Ｂの（４，２）の画素２８の画素データＢ４２と第１表示領域２Ａの（２，４）の画素２８の画素データＡ２４と（２，５）の画素２８の画素データＡ２５が格納される。第２表示領域Ｂの（４，２）の画素２８の画素データＢ４２ならびに（３，３）の画素２８の用の画素データＡ３３は、有っても無くても画像表示の際に問題はない。表示装置３０の画像表示動作については、実施の形態１および実施の形態２と同様であるので、説明は省略する。
【００９９】
以上のように、本実施の形態３における表示装置２０は、有効表示領域２１を構成する１辺が曲線を有し、ソース配線２３ａおよびソース配線２３ｂの長さがゲート配線２６の方向に単調に変化する。表示装置２０は、有効表示領域２１の周囲の額縁に実装しなければならないソースドライバーＩＣ２４の数を減らすことができる。例えば、図１２に示すソースドライバーＩＣ２４ｚは、本発明を適用しない従来の表示装置に必要な駆動回路である。本実施の形態３の表示装置２０は、上記の構成を備えることにより、ソースドライバーＩＣ２４ｚを削減することができる。また、表示装置２０は、そのソースドライバーＩＣ２４ｚを実装する表示パネル２の領域を削減することができる。その結果、表示装置２０は、コストの削減が可能である。さらに、表示装置２０は、表示パネル２２の額縁が広い辺を短くすることができる。つまり、表示装置２０は、表示パネル２２の額縁領域の面積を小さくすることができる。その結果、表示装置２０は、ソースドライバーＩＣ２４とゲートドライバーＩＣ２７とを表示パネル２２の１つの辺、例えば第１辺２１ａ側に配置した単辺実装化が容易になる（単辺実装の図示は省略）。なお、表示装置２０が、第３辺２１ｃが曲線的に凹んだ三角形状の有効表示領域２１を備える場合も、上記と同様の効果を奏する。
【０１００】
（実施の形態３の変形例）
次に本実施の形態３の変形例を示す。図示は省略するが、本変形例における表示装置は、第３辺２１ｃが凸状の曲線を有する台形状の有効表示領域を備える。すなわち、有効表示領域内におけるソース配線の長さが、ゲート配線の方向に単調に増加している。図１５は、その表示装置に画像を表示した場合の各画素２８が有する画素データを示す図である。図５に示す表示装置１０の画像とは異なり、本変形例の表示装置は、第１表示領域Ａ内の（１，５）の画素２８が無い。各配線と画素の図示は省略するが、第５列のソース配線に接続される画素の個数は４個である。また、有効表示領域内の１本のソース配線に接続される画素の最大配列個数は、実施の形態１と同様に５個である。一方で、第１行のゲート配線に接続される画素の個数は２個である。また、第１表示領域内の１本のゲート配線に接続される画素の最大配列個数は３個である。よって、本変形例の表示装置は、実施の形態１と同様に、５行×３列の計１５個の画素データが格納可能なフレームメモリを備えることができる。図１６は、そのフレームメモリ１１内に格納された画素データの配列を示す。第１表示領域２Ａの（１，５）の画素２８の画素データＡ１５は、有っても無くても画像表示の際に問題はない。本変形例においても、ゲート連絡配線とソース連絡配線とは、表示面方向から見た平面図において、互いに交差しない配置とすることができる。以上のような構成を備える表示装置も実施の形態３と同様の効果を奏する。なお、第３辺２１ｃが凸状の曲線からなる三角形状の有効表示領域を備える表示装置２０も、上記と同様の効果を奏する。
【０１０１】
＜実施の形態４＞
本実施の形態４における表示装置について説明する。実施の形態１から実施の形態３までに示した各表示装置は、略三角形状あるいは略台形形状の有効表示領域を有する表示装置であった。しかし、本発明は、それらに限られず、ゲート配線本数が少ない長方形形状の有効表示領域を有する表示装置にも、適用可能である。特に、移動度の大きいＬＰＴＳや酸化物半導体を用いた薄膜トランジスタを搭載したＴＦＴ液晶ディスプレイでは、画素あたりに必要な充電時間が短いため、ゲート選択時間を短くできる。よって、それらＴＦＴ液晶ディスプレイは、より多くのゲート配線上の画素の書き込み駆動が可能になる。
【０１０２】
図１７に、本実施の形態４の表示装置３０を示す。表示装置３０は、有効表示領域３１内に、ソース配線３３とゲート配線３６とで規定され、マトリックス状に配置された画素３８を含む。画素３８は、ソース配線３３（ソース配線３３ａおよび３３ｂ）とゲート配線３６（ゲート配線３６ａおよび３６ｂ）とで駆動され、それにより有効表示領域３１に画像が表示される。ここで。有効表示領域３１は、略長方形状を有する。有効表示領域３１内のソース配線本数ｎはｎ＝５であり、ゲート配線本数ｍはｍ＝６である。
【０１０３】
有効表示領域３１は、第１表示領域３Ａと第２表示領域３Ｂとに分割されている。第１表示領域３Ａには、ソースドライバーＩＣ３４（第１駆動回路）の端子に接続されたソース配線３３ａと、ゲートドライバーＩＣ３７ａ（第２駆動回路）の端子に接続されたゲート配線３６ａとが配置されている。ゲートドライバーＩＣ３７ａとソースドライバーＩＣ３４とは、それぞれ、駆動回路３９につながっている。第１表示領域３Ａ内のソース配線本数ｎａはｎａ＝３であり、ゲート配線本数ｍａはｍａ＝６である。
【０１０４】
他方、第２表示領域３Ｂには、有効表示領域３１の外部に配置されたソース連絡配線３３ｃを介して、第１表示領域３Ａ内のソース配線３３ａに電気的に接続されたソース配線３３ｂが配置されている。また、ゲートドライバーＩＣ３７ｂ（第３駆動回路）に接続されたゲート配線３６ｂが配置されている。第２表示領域３Ｂ内のソース配線本数ｎｂはｎｂ＝２であり、ゲート配線本数ｍｂはｍｂ＝６である。
【０１０５】
第１表示領域３Ａのゲート配線３６ａと第２表示領域３Ｂのゲート配線３６ｂとは、第１表示領域３Ａと第２表示領域３Ｂとの境界３５で分断されている。
【０１０６】
表示装置３０は、有効表示領域３１の周囲の額縁に実装しなければならないソースドライバーＩＣ３４の数を減らすことができる。表示装置３０は、表示パネル３２の額縁が広い辺を短くすることができる。
【０１０７】
また、ゲート連絡配線２６ｃとソース連絡配線２３ｃとは、表示面方向から見た平面図において、互いに交差しない配置とすることができる。これにより、連絡配線間の電気容量を減らすことができるので、配線電圧の低下が少なくなり駆動が容易になる。
【０１０８】
（効果）
以上をまとめると、本実施の形態４における表示装置３０は、第１方向に配列される複数のソース配線３３と、第２方向に配列される複数のゲート配線３６と、ソース配線３３とゲート配線３６とに接続し、マトリックス状に配列される複数の画素３８を含む有効表示領域３１とを備え、有効表示領域３１は、ソース配線３３に平行な境界３５で区分けされる第１表示領域３Ａと第２表示領域３Ｂとを含み、第１表示領域３Ａのソース配線３３ａと、第２表示領域３Ｂのソース配線３３ｂとを接続するソース連絡配線３３ｃと、第１表示領域３Ａのソース配線３３ａ、または、第２表示領域３Ｂのソース配線３３ｂのいずれか一方に接続されるソースドライバーＩＣ３４と、第１表示領域３Ａのゲート配線３６ａに接続されるゲートドライバーＩＣ３７ａと、第２表示領域３Ｂのゲート配線３６ｂに接続されるゲートドライバーＩＣ３７ｂとをさらに備える。有効表示領域１内のゲート配線３６は、第１表示領域３Ａと第２表示領域３Ｂとの境界３５にて絶縁される。このような構成により、表示装置３０は、有効表示領域３１の周囲の額縁に実装しなければならないソースドライバーＩＣ４の数を減らすことができる。例えば、図１７に示すソースドライバーＩＣ３４ｚは、本発明を適用しない従来の表示装置に必要であった駆動回路である。本実施の形態４の表示装置３０は、上記の構成を備えることにより、ソースドライバーＩＣ３４ｚを削減することができる。また、表示装置３０は、そのソースドライバーＩＣ３４ｚを実装する表示パネル３２の領域を削減することができる。その結果、表示装置３０は、コストの削減が可能である。さらに、表示装置３０は、表示パネル３２の額縁のうち、ソースドライバーＩＣ３４が実装される辺を短くすることができる。さらに、ソースドライバーＩＣ３４とゲートドライバーＩＣ３７ａとゲートドライバーＩＣ３７ｂとを一つの辺に並べる単辺実装化が容易になる（単辺実装の図示は省略）。
【０１０９】
また、本実施の形態４における表示装置３０が含むソース連絡配線３ｃは、有効表示領域３１外に配置され、隣り合うソース連絡配線３ｃが交差しないよう所定の距離を有して配線される。このような構成により、表示装置３０は、各配線間の寄生容量を低減できる。その結果、表示装置３０は、第２表示領域３Ｂ内のソース配線３３ｂの電圧低下を抑制することができる。そして、表示装置３０は、境界３５における第１表示領域３Ａ側の画素３８と第２表示領域３Ｂ側の画素３８との輝度段差を改善できる。
【０１１０】
以上、実施の形態１から実施の形態４に示した表示装置は、有効表示領域がソース配線の延伸方向に沿って区分けされた構成を備える。それによりソースドライバーＩＣの実装個数を減らすことができる。しかし、それらの構成は一例であり、例えば、ゲート側の構成とソース側の構成とが全て逆に配置された表示装置であっても本発明の効果を奏する。つまり、そのような表示装置は、ソースドライバーＩＣに代えてゲートドライバーＩＣの削減が可能である。また、そのような表示装置は、有効表示領域の周囲の額縁に実装されるドライバーＩＣの数を減らすこともでき、さらに、パネルの額縁の広い辺を短くすることができる。以上のように、ゲート側の構成とソース側の構成とが逆に配置された表示装置であっても、本発明の効果を奏する。
【０１１１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１１２】
１  有効表示領域、１ａ  第１辺、１ｂ  第２辺、１ｃ  第３辺、２  表示パネル、３  ソース配線、３ａ  ソース配線、３ｂ  ソース配線、３ｃ  ソース連絡配線、４  ソースドライバーＩＣ、５  境界、６  ゲート配線、６ａ  ゲート配線、６ｂ  ゲート配線、６ｃ  ゲート連絡配線、７  ゲートドライバーＩＣ、８  画素、９  駆動回路、１０  表示装置、１１  フレームメモリ、１２  制御回路、Ａ  第１表示領域、Ｂ  第２表示領域。
【図１】
2018054786.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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