(57)【要約】【課題】キャッシュミスを防止して処理遅延を低減できること。【解決手段】パイプライン処理を行う複数のＣＰＵ＃Ａ，ＣＰＵ＃Ｂのうち、前段のＣＰＵ＃Ａで処理したデータを受信する後段のＣＰＵ＃Ｂは、ＣＰＵ＃Ａからデータの先読み指示を示すサマリー情報ＳＤの受信に基づき、キャッシュ１０２上のデータＤ１を先読みしておく。ＣＰＵ＃Ｂは、ＣＰＵ＃Ａからデータの送信指示のメッセージを受信し、受信した前記メッセージにサマリー情報ＳＤが含まれている場合、先読み指示されたデータＤ１をメモリからキャッシュ１０２にのせておき、その後に受信したメッセージによりキャッシュ１０２上のデータＤ１を読み出し、データ処理する。【選択図】図１
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【特許請求の範囲】
【請求項１】
パイプライン処理を行う複数のプロセッサのうち、前段の第１のプロセッサで処理したデータを受信する第２のプロセッサであって、
前記第１のプロセッサからデータの先読み指示を示すサマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておくことを特徴とするプロセッサ。
【請求項２】
前記第１のプロセッサから前記データの送信指示のメッセージを受信し、
受信した前記メッセージに前記サマリー情報が含まれている場合、先読み指示された前記データをメモリからキャッシュにのせておき、その後に受信したメッセージにより前記キャッシュ上の前記データを読み出し、データ処理することを特徴とする請求項１に記載のプロセッサ。
【請求項３】
外部装置の複数の端末に対する前記データを順次送信し、
前記第１のプロセッサから、いずれかの前記端末に対する前記データの再送指示のメッセージを受信する直前のタイミングで、前記サマリー情報を受信し、先読み指示された再送の前記データをメモリからキャッシュにのせておき、
前記再送指示の受信により前記キャッシュから前記再送の前記データをデータ処理し、前記端末に送信することを特徴とする請求項２に記載のプロセッサ。
【請求項４】
受信する前記メッセージのヘッダに設定される前記サマリー情報の有無のフラグに基づき、前記メッセージから前記サマリー情報を抽出することを特徴とする請求項２または３に記載のプロセッサ。
【請求項５】
受信する前記サマリー情報は、先読み対象の前記データの識別子と、前記メモリ上の前記データの先読み開始位置を示すオフセット値およびサイズの情報を含むことを特徴とする請求項１〜４のいずれか一つに記載のプロセッサ。
【請求項６】
パイプライン処理を行う複数のプロセッサのうち、処理したデータを後段の第２のプロセッサに送信する第１のプロセッサであって、
前記第２のプロセッサでのキャッシュミスの発生が想定される情報を受信すると、前記第２のプロセッサに対し、前記キャッシュミスに該当する前記データの先読み指示を示すサマリー情報を前記第２のプロセッサに送信することを特徴とするプロセッサ。
【請求項７】
前記第２のプロセッサに対し前記データの送信指示のメッセージを送信し、
前記第２のプロセッサが外部装置の複数の端末に対して順次送信する前記データのうち、いずれかの前記端末に対する前記データの再送指示のメッセージを送信する直前のタイミングで、前記サマリー情報を送信することを特徴とする請求項６に記載のプロセッサ。
【請求項８】
第１のプロセッサで処理したデータを、異なる処理を行う後段の第２のプロセッサに送信するパイプライン処理システムであって、
前記第１のプロセッサは、前記第２のプロセッサでのキャッシュミスの発生が想定される情報を受信すると、前記第２のプロセッサに対し、前記キャッシュミスに該当する前記データの先読み指示の旨のサマリー情報を前記第２のプロセッサに送信し、
前記第２のプロセッサは、前記第１のプロセッサから前記サマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておく、
ことを特徴とするパイプライン処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをパイプライン処理するプロセッサおよびパイプライン処理システムに関する。
【背景技術】
【０００２】
例えば、大量のデータの演算処理をソフトウェアで実現する場合、複数のプロセッサで処理工程を分担し、流れ作業のように処理することで、処理の低遅延性が実現できる。このようなデータ処理方法をパイプライン処理と呼ぶ。
【０００３】
従来、パイプライン処理において、マルチプロセッサのアドレスの連続性に基づきキャッシュ先読みを行い、キャッシュヒット率を向上させる技術がある（例えば、下記特許文献１参照。）。また、マルチプロセッサのデータ先読み処理のタイミングを制御することで、先読み処理と並列実行処理の所要時間のバランスをとる技術がある（例えば、下記特許文献２参照。）。また、ホストに接続されたハードディスクにおいて、過去のアクセスパターンに基づきキャッシュ先読みを行うことで、ディスクアクセスの消費電力低減化を図る技術がある（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４４４６０号公報
【特許文献２】国際公開第２００８／１０８１２９号
【特許文献３】特開２００８−３１０７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術ではパイプライン処理における異なるプロセッサ間でキャッシュミスを防ぐことができなかった。キャッシュミスの発生により後段のプロセッサにおけるデータ処理時に再びメモリからデータを読み出す必要が生じた場合、処理時間が間延びし、データ処理に遅延が生じてしまう。
【０００６】
例えば、無線基地局のベースバンド処理では、送受信する無線信号のペイロード全てを演算対象とするほかビット演算を多用する等により、演算量が非常に多くなる。このベースバンド処理をソフトウェアで実現する場合、複数のプロセッサで処理工程を分担するパイプライン処理を用いる。無線基地局は、多数の端末を制御することで各プロセッサが扱うデータのサイズが大きくなりメモリアクセスが分散し、キャッシュミスが起こりやすい。
【０００７】
具体的には、無線基地局から多数の端末１〜ｎにパケットを送信する際、通信路にエラーが生じると、無線基地局は端末にデータを再送する制御を行う。無線基地局がレイヤ１の制御で端末１にデータの初送を行った後、他の端末２〜ｎにもデータの初送を行う。ここで、無線基地局と端末１との間の通信路のエラーにより、端末１に対し再送制御を行うタイミングの際、端末１用の送信対象のデータがキャッシュから追い出されているとキャッシュミスが発生する。パイプライン処理を行う無線基地局において、キャッシュミスの発生は、処理時間を間延びさせ、低遅延性の要求を満足できなくなる。
【０００８】
一つの側面では、本発明は、キャッシュミスを防止して処理遅延を低減できることを目的とする。
【課題を解決するための手段】
【０００９】
一つの案では、パイプライン処理を行う複数のプロセッサのうち、前段の第１のプロセッサで処理したデータを受信する第２のプロセッサであって、前記第１のプロセッサからデータの先読み指示を示すサマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておくことを要件とする。
【発明の効果】
【００１０】
一つの実施形態によれば、キャッシュミスを防止して処理遅延を低減できるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態にかかる複数のプロセッサを含むパイプライン処理システムのデータ処理を説明する図である。
【図２】図２は、実施の形態にかかる無線基地局の構成例を示す図である。
【図３】図３は、実施の形態にかかる無線基地局のハードウェア構成例を示す図である。
【図４】図４は、実施の形態として適用した無線基地局の各プロセッサが実行するサマリー情報を用いた処理例を示すシーケンス図である。
【図５】図５は、実施の形態にかかるプロセッサが保持する先読み対象データＩＤテーブルの内容例を示す図表である。
【図６】図６は、実施の形態にかかるプロセッサが保持するメッセージＩＤテーブルの内容例を示す図表である。
【図７】図７は、実施の形態にかかるプロセッサが実行するサマリー情報の作成処理例を示すフローチャートである。
【図８】図８は、実施の形態にかかるプロセッサが作成するサマリー情報の内容例を示す図表である。
【図９】図９は、実施の形態にかかるプロセッサが実行するサマリー情報に基づくキャッシュ先読みの処理例を示すフローチャートである。
【図１０】図１０は、実施の形態にかかる複数のプロセッサを含むパイプライン処理システムのデータ処理の他の例を説明する図である。
【図１１】図１１は、従来のパイプライン処理システムにおけるキャッシュミスの発生を説明する図である。
【発明を実施するための形態】
【００１２】
（実施の形態）
図１は、実施の形態にかかる複数のプロセッサを含むパイプライン処理システムのデータ処理を説明する図である。図１には、複数のプロセッサを含む無線基地局１００と、無線基地局１００との間で通信を行う複数の端末１１０とを示す。
【００１３】
実施の形態では、無線基地局１００がＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサ１０１を複数有し、複数のプロセッサ１０１がそれぞれの処理をソフトウェアで実行するパイプライン処理を行う。図１の例では、便宜上、２つのＣＰＵ１０１を示している。
【００１４】
ＣＰＵ＃Ａ（１０１ａ）は、複数の端末＃１〜＃ｎ（１１０）に無線送信する信号のスケジューリング機能をスケジューラ（ＳＣＤ）により実行する。ＣＰＵ＃Ｂ（１０１ｂ）は、複数の端末＃１〜＃ｎ（１１０）にそれぞれ無線送信する信号に対するレイヤ１の信号処理（データの初送や通信路のエラー等による再送の送信処理）を行う。
【００１５】
実施の形態では、前段のＣＰＵ＃Ａから後段のＣＰＵ＃Ｂに処理対象のデータを順次受け渡していくという特徴により、前段のＣＰＵ＃Ａは後段のＣＰＵ＃Ｂでどのような処理が発生するかを予測する点に注目する。そして、前段のＣＰＵ＃Ａは、後段のＣＰＵ＃Ｂに対してキャッシュ先読みを指示するサマリー情報ＳＤをあらかじめ伝達する。これにより、異なるＣＰＵ＃Ａ，＃Ｂ間であっても互いに協調してキャッシュヒット率を向上させる。これにより処理時間を短縮させ、処理遅延を低減化させる。
【００１６】
ここで、無線通信の例では、無線基地局は、端末に対してデータを初送し、初送したデータのエラーによりデータを端末に再送する。この場合、データの初送後、再送するまでに実施する処理により、後段のＣＰＵ＃Ｂでデータがキャッシュから追い出され、キャッシュミスが生じることが想定される。この再送時に、ＣＰＵ＃Ｂでのキャッシュミスを防ぐためにＣＰＵ＃Ａはサマリー情報ＳＤをＣＰＵ＃Ｂに送信することでＣＰＵ＃Ｂで先読みを行わせる。
【００１７】
そして、実施の形態では、無線通信に限らず、パイプライン処理を行う複数のＣＰＵ＃１〜＃ｎにおいて、後段のＣＰＵでキャッシュミスが発生することが想定される情報を受信することに基づき、前段のＣＰＵがサマリー情報ＳＤを後段のＣＰＵに送信すればよい。この場合、前段のＣＰＵは、データの初送や再送等と関連せずにサマリー情報ＳＤを後段のＣＰＵに送信する。
【００１８】
図１を用いて無線通信におけるＨＡＲＱ再送制御に適用した場合のサマリー情報ＳＤの使用による動作内容を説明する。ＨＡＲＱ（Ｈｙｂｒｉｄ  Ａｕｔｏｍａｔｉｃ  Ｒｅｐｅａｔ  Ｒｅｑｕｅｓｔ）は、無線基地局１００と端末１１０との間の通信路にエラーが生じた場合に、下位レイヤ（レイヤ１）でデータを再送する仕組みである。
【００１９】
ＣＰＵ＃Ａは、端末＃１〜＃ｎのデータの初送指示を順次ＣＰＵ＃Ｂに送信する（ステップＳ１０１）。これにより、ＣＰＵ＃Ｂでは、（１）端末＃１用の送信対象のデータＤ１がＣＰＵ＃Ｂのキャッシュ１０２にのる（一時保持される）。そして、ＣＰＵ＃Ｂは、データＤ１を端末＃１に初送する（ステップＳ１０２）。
【００２０】
この後、ＣＰＵ＃Ｂでは、（２）端末＃ｎ−１の送信対象データＤｎ−１がキャッシュ１０２にのり、代わりに端末＃１用の送信対象のデータＤ１がキャッシュ１０２から追い出される。ＣＰＵ＃Ｂは、データＤｎ−１を端末＃ｎ−１に初送する（ステップＳ１０２）。
【００２１】
ここで、端末＃１に初送したデータに通信エラーが発生したとする（ステップＳ１０３）。この場合、端末＃１は、無線基地局１００に通信結果がＮＧである旨を通知する（ステップＳ１０４）。なお、他の端末＃２〜＃ｎ−１の通信結果はＯＫであったとする。この場合、無線基地局１００のＣＰＵ＃Ｂは、端末＃１から受信したＮＧの結果をＣＰＵ＃Ａに送信（フィードバック）する（ステップＳ１０５）。
【００２２】
ＣＰＵ＃Ａは、端末＃ｎの初送指示に、先読みを指示するサマリー情報ＳＤを付加して送信する（ステップＳ１０１ａ）。ＣＰＵ＃ＡがＣＰＵ＃Ｂに対してサマリー情報ＳＤを送出するタイミングは、該当する端末＃１への再送指示を送信する直前である。例えば、ＣＰＵ＃Ａはスケジューラの機能により、端末＃１〜＃ｎに対するデータを順次送信し、その後、端末＃１への再送を行うシーケンスであることが自ら分かっている。したがって、端末＃１への再送の直前のタイミングとして、例えば、端末＃ｎへの初送時にサマリー情報ＳＤを併せて送信することができる。
【００２３】
ＣＰＵ＃Ｂは、データＤｎを端末＃ｎに初送する（ステップＳ１０２）。そして、（３）ＣＰＵ＃Ｂは、サマリー情報ＳＤに基づき、端末＃１用の送信対象のデータＤ１をあらかじめキャッシュ１０２にのせておく（書き込んでおく）。
【００２４】
この後、ＣＰＵ＃Ａが端末＃１への送信対象のデータＤ１の再送指示をＣＰＵ＃Ｂに送信する（ステップＳ１０６）。そして、ＣＰＵ＃Ｂは、端末＃１への送信対象のデータＤ１の再送を行う（ステップＳ１０７）。この際、（４）ＣＰＵ＃Ｂのキャッシュ１０２には端末＃１用の送信対象のデータＤ１がキャッシュ１０２にのっているためキャッシュミスが発生せず、処理時間が短縮される。すなわち、ＣＰＵ＃Ｂでのキャッシュミスによるメモリからのデータの読み出しを不要にでき、処理遅延を防ぐことができる。
【００２５】
以上のように、ＣＰＵ＃Ａは、ＣＰＵ＃Ｂに対して端末＃ｎの初送指示に先読みを指示するサマリー情報ＳＤを付加して送信する。これにより、ＣＰＵ＃Ｂは、端末＃ｎ用の送信データをあらかじめキャッシュにのせておくことができ、ＣＰＵ＃Ｂは端末＃１への再送時のキャッシュミスを防ぐことができる。
【００２６】
図２は、実施の形態にかかる無線基地局の構成例を示す図である。図１に示した複数のプロセッサを含むパイプライン処理を行う無線基地局１００に設けられるデータおよび制御処理を主に実行する各ＣＰＵ１０１の内部機能を示す。前段のＣＰＵ＃Ａ（１０１ａ）は、サマリー情報ＳＤの送信側であり、後段のＣＰＵ＃Ｂ（１０１ｂ）は、サマリー情報ＳＤの受信側である。
【００２７】
ＣＰＵ＃Ａ（１０１ａ）は、スケジューラ部２０１、メッセージ送受信部２０２、先読み指示実施判断部２０３、サマリー情報生成部２０４、を含む。スケジューラ部２０１は、複数の端末＃１〜＃ｎに対するデータ送信のスケジューリングに関するデータ処理を行う。メッセージ送受信部２０２は、無線基地局１００内の他のＣＰＵ（ＣＰＵ＃Ｂ）との間でやり取りする各種メッセージの送受信を行う。送受信するメッセージは、例えば、図１で示したＣＰＵ＃Ｂに対して送信する初送指示および再送指示、ＣＰＵ＃Ｂから受信する結果（各端末＃１〜＃ｎの通信結果）の情報を含む。
【００２８】
先読み指示実施判断部２０３は、ＣＰＵ＃Ｂから受信した通信結果に基づき、先読みを指示するサマリー情報ＳＤを生成するか否かを判断する。例えば、図１に示した通信結果がＮＧの端末＃１（１１０）へのデータの再送の発生時に、端末＃１に送信するデータの先読みを指示するサマリー情報ＳＤを生成する。サマリー情報生成部２０４は、先読み指示実施判断部２０３により先読み指示を実施すると判断した場合、ＣＰＵ＃Ｂに対し、該当するデータの先読みを指示するサマリー情報ＳＤを生成し、生成したサマリー情報ＳＤをＣＰＵ＃Ｂに送信するメッセージに付加する。
【００２９】
ＣＰＵ＃Ｂ（１０１ｂ）は、レイヤ１制御部２１１、メッセージ送受信部２１２、先読み有無判断部２１３、先読み実施部２１４、を含む。レイヤ１制御部２１１は、複数の端末＃１〜＃ｎとの間のレイヤ１による通信制御を行う。メッセージ送受信部２１２は、無線基地局１００内の他のＣＰＵ（ＣＰＵ＃Ａ）との間でやり取りする各種メッセージの送受信を行う。先読み有無判断部２１３は、メッセージ送受信部２１２がＣＰＵ＃Ａから受信したメッセージに基づき、ＣＰＵ＃Ｂのキャッシュ１０２の先読みを実施するか否かを判断する。受信したメッセージにサマリー情報ＳＤが含まれている場合、キャッシュ１０２の先読みを実施する。先読み実施部２１４は、ＣＰＵ＃Ａから受信したメッセージに含まれるサマリー情報ＳＤを解析し、キャッシュ先読みを行う。
【００３０】
図２に示した各部の機能を処理順に説明する。
（１）ＣＰＵ＃Ａのスケジューラ部２０１は、メッセージ送受信部２０２に対し、ＣＰＵ＃Ｂへのメッセージの送信を依頼する（ステップＳ２０１）。
（２）メッセージ送受信部２０２は、先読み指示を行うか否かの判断を先読み指示実施判断部２０３に依頼する（ステップＳ２０２）。
（３）先読み指示実施判断部２０３は、先読み指示の実施と判断するとサマリー情報生成部にサマリー情報ＳＤの生成を依頼する（ステップＳ２０３）。例えば、図１に示した通信結果がＮＧの端末＃１（１１０）に基づく後段のＣＰＵ＃Ｂからの通知に基づきサマリー情報ＳＤの生成を依頼する。すなわち、後段のＣＰＵ＃Ｂでキャッシュミスが発生すると想定される事象発生に基づく通知がＣＰＵ＃ＡにフィードバックされるとＣＰＵ＃Ａはサマリー情報ＳＤを生成する。
（４）サマリー情報生成部２０４は、生成したサマリー情報ＳＤをメッセージに付加し送信データとしてメッセージ送受信部２０２に渡す（ステップＳ２０４）。
（５）メッセージ送受信部２０２は、ＣＰＵ＃Ｂに対し、サマリー情報ＳＤが付加されたメッセージを送信する（ステップＳ２０５）。
【００３１】
（６）ＣＰＵ＃Ｂのメッセージ送受信部２１２は、ＣＰＵ＃Ａからサマリー情報ＳＤが付加されたメッセージを受信すると、メッセージ部分の処理をレイヤ１制御部２１１に依頼する（ステップＳ２０６）。
（７）レイヤ１制御部２１１は、レイヤ１制御処理の完了をメッセージ送受信部２１２に通知する（ステップＳ２０７）。
（８）メッセージ送受信部２１２は、先読みを実施するか否かの判断を先読み有無判断部２１３に依頼する（ステップＳ２０８）。
（９）先読み有無判断部２１３は、先読みありと判断すると、ＣＰＵ＃Ｂのキャッシュ１０２の先読みを先読み実施部２１４に依頼する（ステップＳ２０９）。例えば、ＣＰＵ＃Ｂが受信したメッセージにサマリー情報ＳＤが含まれている場合、キャッシュ１０２の先読みを依頼する。
（１０）先読み実施部２１４は、サマリー情報ＳＤにしたがいＣＰＵ＃Ｂのキャッシュ１０２の先読みを行う。この際、ＣＰＵ＃Ｂは、図１に示した通信結果がＮＧの端末＃１（１１０）へ再送するデータＤ１をキャッシュ１０２にのせておく。
【００３２】
図３は、実施の形態にかかる無線基地局のハードウェア構成例を示す図である。図１，図２に示した無線基地局１００の主にデータ処理や制御処理を行うＣＰＵ１０１を含む構成例を示す。
【００３３】
無線基地局１００は、ＣＰＵ１０１、メインメモリとしてのＲＯＭ３０２およびＲＡＭ３０３、ネットワークインタフェース（ＮＷＩ／Ｆ）３０４、ＲＦ回路３０５を含む。
【００３４】
ＣＰＵ１０１は、無線基地局１００全体を統括制御する。また、図３には一つのＣＰＵ１０１を示しているが、無線基地局１００は、上述したように複数のＣＰＵ１０１によるパイプライン処理を行う。例えば、図２のＣＰＵ＃Ａは、スケジューリングにかかるＳＣＤ制御を実行し、ＣＰＵ＃Ｂはレイヤ１制御を実行する。このほか、さらに他のＣＰＵを設けてデータ処理や制御処理を分担できる。
【００３５】
例えば、図２のＣＰＵ＃Ａ（１０１ａ）は、ＲＯＭ３０２に格納された制御プログラムを読み出し実行し、その際、ＲＡＭ３０３を作業領域に使用することでスケジューリングの機能を実現可能である。メインメモリであるＲＯＭ３０２やＲＡＭ３０３には、例えば、ＤＲＡＭが用いられる。図２のＣＰＵ＃Ｂ（１０１ｂ）は、ＲＯＭ３０２に格納された制御プログラムを読み出し実行し、その際、ＲＡＭ３０３を作業領域に使用することでレイヤ１制御の機能を実現可能である。
【００３６】
ＣＰＵ１０１は、それぞれ内部にメインメモリよりも高速なＳＲＡＭ等のキャッシュ（キャッシュメモリ）１０２を有する。ＣＰＵ１０１は、メインメモリであるＲＡＭ３０３から必要なデータを読み出してキャッシュ１０２に保持し、命令実行する。
【００３７】
ネットワークインタフェース（ＮＷＩ／Ｆ）３０４は、無線基地局１００が接続されるノード（ＭＭＥ：Ｍｏｂｉｌｉｔｙ  Ｍａｎａｇｅｍｅｎｔ  Ｅｎｔｉｔｙ）や、ゲートウェイ（Ｓ−ＧＷ，Ｐ−ＧＷ）等との通信を行う。ＲＦ回路３０５は、各端末１１０との間で所定の無線周波数および変調方式による無線通信を行う。
【００３８】
上述した説明では、無線基地局１００は、パイプライン処理を行うプロセッサとして、複数のＣＰＵ１０１の例を説明したが、他に複数のＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）でも構成できる。また、ＣＰＵとＤＳＰを組み合わせた構成とすることもできる。
【００３９】
以下、実施の形態として適用した無線基地局の各プロセッサが実行するサマリー情報を用いたキャッシュミスの防止について詳細に説明する。図４は、実施の形態として適用した無線基地局の各プロセッサが実行するサマリー情報を用いた処理例を示すシーケンス図である。図４には、図１で説明した端末＃１（１１０）へのデータの再送が生じた際、ＨＡＲＱ再送制御にしたがい無線基地局１００のＣＰＵ＃Ａ（１０１ａ），ＣＰＵ＃Ｂ（１０１ｂ）がそれぞれ行う処理例を示している。
【００４０】
ＣＰＵ＃Ａは、ＣＰＵ＃Ｂに初送指示を送る処理の中でＣＰＵ＃Ｂへの再送指示が控えているかを判定し、再送指示を控えていればサマリー情報ＳＤを作成する（ステップＳ４０１）。サマリー情報ＳＤの作成の詳細は後述する。
【００４１】
次に、ＣＰＵ＃Ａは、端末＃ｎへの初送指示に、ステップＳ４０１で作成した端末＃１の再送指示の先読みを指示するサマリー情報ＳＤを付加し、ＣＰＵ＃Ｂに送信する（ステップＳ４０２）。例えば、サマリー情報ＳＤを付加する際には、付加先のメッセージのヘッダ部等にサマリー情報ＳＤの有無を示すフラグ（サマリー情報フラグ）を設定する。
【００４２】
ここで、パイプライン処理を行う前段のＣＰＵ＃Ａは、後段のＣＰＵ＃Ｂでのキャッシュミスの発生に相当する事象発生の旨の情報のフィードバックを受けてサマリー情報ＳＤを作成する。そして、前段のＣＰＵ＃Ａは、少なくとも、後段のＣＰＵ＃Ｂがキャッシュ１０２からデータを読み出す以前の時期にサマリー情報ＳＤを後段のＣＰＵ＃Ｂに送信する。
【００４３】
図１の例では、ＣＰＵ＃Ａは、無線基地局１００（ＣＰＵ＃Ｂ）から端末＃１（１１０）へ送信したデータに対する通信エラーの発生の旨の情報のフィードバックを受ける。この際、ＣＰＵ＃Ａは、ＣＰＵ＃Ｂのキャッシュ１０２上で端末＃１のデータが追い出されることを想定してサマリー情報ＳＤをＣＰＵ＃Ｂに送信する。
【００４４】
この後、ＣＰＵ＃Ｂは、ＣＰＵ＃Ａからのメッセージにより端末＃ｎへ送信するデータの初送指示を受信し（ステップＳ４０３）、ＣＰＵ＃Ｂは、端末＃ｎへのデータの初送処理を行う（ステップＳ４０４）。
【００４５】
そして、ＣＰＵ＃Ｂは、メッセージに含まれたサマリー情報ＳＤにより、端末＃１への再送処理用のキャッシュ先読みを行う（ステップＳ４０５）。この際、ＣＰＵ＃Ｂは、サマリー情報ＳＤで指定された静的データ（端末＃１へ再送するデータＤ１）をキャッシュ１０２にのせる。
【００４６】
この後、ＣＰＵ＃Ａは、端末＃１への再送指示をＣＰＵ＃Ｂに送信する（ステップＳ４０６）。ＣＰＵ＃Ｂは、ＣＰＵ＃Ａから端末＃１への再送指示を受信し（ステップＳ４０７）、端末＃１への再送処理を行う（ステップＳ４０８）。この際、ＣＰＵ＃Ｂ（Ｌ１制御部２１１）が端末＃１（１１０）に対する再送処理で使用する静的データ（端末＃１へ再送するデータＤ１）は既にキャッシュ１０２上にのった状態である。このため、ＣＰＵ＃Ｂは、端末＃１へ再送するデータＤ１をキャッシュ１０２からの読み出しで行うことができ、再送処理を遅延なく高速に処理することができる。
【００４７】
次に、先読みに使用する情報の生成について説明する。ＣＰＵ＃ＡとＣＰＵ＃Ｂは、それぞれコンパイル時、または装置の起動シーケンス時等、実運用前のタイミングで以下の情報（１）先読み対象データＩＤ（識別子）テーブルと、（２）メッセージＩＤテーブルとを共通に保持しておく。例えば、ＲＡＭ３０３にテーブル形式で保持する。
【００４８】
例えば、ＣＰＵ＃ＡおよびＣＰＵ＃Ｂは、（１）先読み対象データＩＤテーブルと、（２）メッセージＩＤテーブルに設定する情報を、装置の起動時に互いに送受信し、（１）先読み対象データＩＤテーブルと、（２）メッセージＩＤテーブルとして設定しておく。あるいは、ＣＰＵ＃ＡおよびＣＰＵ＃Ｂは、（１）先読み対象データＩＤテーブルと、（２）メッセージＩＤテーブルに設定する情報を、各ＣＰＵ＃Ａ，ＣＰＵ＃Ｂのプログラムのコンパイル・リンク時に対応付けする。そして、（１）先読み対象データＩＤテーブルと、（２）メッセージＩＤテーブルとして設定しておくこととしてもよい。
【００４９】
（１）先読み対象データＩＤテーブル５００
図５は、実施の形態にかかるプロセッサが保持する先読み対象データＩＤテーブルの内容例を示す図表である。先読み対象データＩＤテーブル５００は、先読み対象データを一意に識別するための先読み対象データＩＤと、対応データのポインタ、データ構造を対応付けしたテーブルである。
【００５０】
対応データのポインタは、初期起動時に各ＣＰＵ＃Ａ，＃Ｂが設定し、例えば、各ＣＰＵ＃Ａ，ＣＰＵ＃ＢのＲＡＭ３０３上のデータの格納領域（再送バッファ、端末１１０の識別情報（ＵＥＩＤ）テーブル等）を指す。データ構造はポインタの型を意味する。
【００５１】
（２）メッセージＩＤテーブル６００
図６は、実施の形態にかかるプロセッサが保持するメッセージＩＤテーブルの内容例を示す図表である。メッセージＩＤテーブル６００は、異なるＣＰＵ＃Ａ，＃Ｂ間でやり取りするメッセージを一意に識別するためのメッセージＩＤと、メッセージの送信側ＣＰＵと、受信側ＣＰＵと、先読み対象データＩＤを対応付けしたテーブルである。
【００５２】
先読み対象データＩＤは、先読みが有効である各種データを一意に識別可能な番号である。また、各メッセージＩＤに対して先読み対象データＩＤは複数個設定できる。例えば、メッセージＩＤが「０×０１」の場合、ＣＰＵ＃Ｂが先読みするデータは、ＩＤ「０×０１」、「０×０２」、「０×０３」の３つのデータである。ここで、先読み対象データＩＤを使用するタイミングが早い順に設定する。
【００５３】
上記の情報（１）、（２）は、コンパイル時に対応付けをヘッダファイルとして自動生成して、ＣＰＵ＃Ａ，＃Ｂの共通データとして組み込んでもよいし、初期起動時に対応付けを交換してテーブルを生成してもよい。後者の場合は、ＣＰＵ＃Ａ，＃Ｂが同じ管理情報を持つために、自ＣＰＵの通信情報や静的テーブル情報をブロードキャストして互いに取り込むシーケンスで処理できる。以下の説明では、コンパイル時の自動生成により（１）、（２）の情報の対応付けを行うものとする。
【００５４】
図７は、実施の形態にかかるプロセッサが実行するサマリー情報の作成処理例を示すフローチャートである。図４に示したＣＰＵ＃Ａ（１０１ａ）が実行するサマリー情報の作成（ステップＳ４０１）の処理の詳細を説明する。
【００５５】
はじめに、ＣＰＵ＃Ａは、ＣＰＵ＃Ｂの先読み対象のメッセージが控えている状態であるか否かを判断する（ステップＳ７０１）。例えば、上述したように、全ての端末＃１〜＃ｎのうち最後の端末＃ｎに対するデータの初送指示の後に、通信エラーによる端末＃１へのデータの再送指示がある場合を例に説明する。先読み対象のメッセージが控えていなければ（例えば、いずれかの端末１１０へのデータの再送がなければ）、（ステップＳ７０１：Ｎｏ）、以下の処理を実施せずに処理を終了する。
【００５６】
一方、先読み対象のメッセージが控えていれば（例えば、端末＃１へのデータの再送が控えていれば）、（ステップＳ７０１：Ｙｅｓ）、端末＃１への再送指示用のサマリー情報を以下の手順で作成する。
【００５７】
ＣＰＵ＃Ａは、スケジューラ部２０１でＣＰＵ＃Ｂに対するデータの初送や再送にリソースブロック（ＲＢ：Ｒｅｓｏｕｒｃｅ  Ｂｌｏｃｋ）を割り当てることが主な機能である。このため、ＣＰＵ＃Ａは、端末＃ｎへの初送指示が、端末＃１への再送指示の直前のメッセージであることや、先読み対象データのインデックス情報がどのようなものであるかを自ら認識できる。
【００５８】
はじめに、ＣＰＵ＃Ａは、メッセージＩＤと、メッセージＩＤテーブル（図６）を使用し、関連する先読み対象データＩＤの個数を取得する（ステップＳ７０２）。次に、ＣＰＵ＃Ａは、先読み対象データの個数分、以下の処理をループ処理する（ステップＳ７０３）。
【００５９】
まず、ＣＰＵ＃Ａは、先読み対象データＩＤと、先読み対象データＩＤテーブル（図５）を使用し、対応データのポインタと、データ構造を取得する（ステップＳ７０４）。次に、ＣＰＵ＃Ａは、先読み対象データのポインタと、データ構造と、インデックス情報からオフセット値を算出し、サマリー情報ＳＤとして設定する（ステップＳ７０５）。ＣＰＵ＃Ａは、これらステップＳ７０４、ステップＳ７０５の処理を先読み対象データの個数分、ループ処理し、処理個数分のループが終了すると（ステップＳ７０６）、以上のサマリー情報作成の処理を終了する。
【００６０】
上記処理において、例えば、ＣＰＵ＃ＡがＨＡＲＱ再送の端末＃１の処理のプロセス＃４のデータの再送を指示する場合、ｈ［１］［４］で算出されるオフセット値は、ＣＰＵ＃Ｂがメモリから読み出す際の先頭アドレスからのアドレス距離に相当する。また、インデックス情報は、端末１１０の番号（＃１）およびプロセス番号（＃４）を指す。
【００６１】
図８は、実施の形態にかかるプロセッサが作成するサマリー情報の内容例を示す図表である。ＣＰＵ＃Ａが作成するサマリー情報ＳＤは、各先読み対象データ毎に、先読み対象データＩＤ、オフセット値、サイズ、を含む。
【００６２】
先読み対象データの個数は、サマリー情報ＳＤに含まれる先読み対象データＩＤの数である。先読み対象データＩＤは、先読み対象データを一意に識別できるＩＤである。オフセット値は、送信側のＣＰＵ＃Ａが受信側のＣＰＵ＃Ｂに対しメモリ（ＲＡＭ３０３等）上の先読み開始位置を伝えるための情報である。サイズは、送信側のＣＰＵ＃Ａが受信側のＣＰＵ＃Ｂに対し先読みするデータのサイズを伝えるための情報である。図８に示すサマリー情報ＳＤは、先読み対象データＩＤの個数分だけ先読み対象データＩＤ、オフセット値、サイズ、を含む。
【００６３】
図９は、実施の形態にかかるプロセッサが実行するサマリー情報に基づくキャッシュ先読みの処理例を示すフローチャートである。図４に示したＣＰＵ＃Ｂ（１０１ｂ）が実行するサマリー情報受信に基づくキャッシュ先読みの処理の詳細を説明する。
【００６４】
はじめに、ＣＰＵ＃Ｂは、ＣＰＵ＃Ａから端末＃ｎへのデータの初送指示と、サマリー情報ＳＤが含まれたメッセージを受信する（ステップＳ９０１）。これにより、ＣＰＵ＃Ｂは、端末＃ｎに対するデータの初送処理を実行する（ステップＳ９０２）。
【００６５】
次に、ＣＰＵ＃Ｂは、受信したメッセージ内のサマリー情報フラグが立っているか判断する（ステップＳ９０３）。例えば、メッセージのヘッダ部にサマリー情報フラグが立っていれば（ステップＳ９０３：Ｙｅｓ）、サマリー情報ＳＤがメッセージに含まれていると判断し、先読み処理に関するステップＳ９０３以降の処理を実行する。一方、サマリー情報フラグが立っていなければ（ステップＳ９０３：Ｎｏ）、サマリー情報ＳＤがメッセージに含まれていないと判断し、処理を終了する。
【００６６】
ステップＳ９０４では、ＣＰＵ＃Ｂは、サマリー情報ＳＤから先読み対象データの個数を取得する（ステップＳ９０４）。次に、ＣＰＵ＃Ｂは、先読み対象データの個数分の以下の処理をループ処理する（ステップＳ９０５）。
【００６７】
まず、ＣＰＵ＃Ｂは、先読み対象データＩＤと、先読み対象データＩＤテーブル（図５）を使用し、対応データのポインタを取得する（ステップＳ９０６）。次に、ＣＰＵ＃Ｂは、対応データのポインタとオフセット値、データのサイズを使用してキャッシュ先読み命令等で静的データをメモリ（ＲＡＭ等）から読み出し、キャッシュ１０２にのせる（ステップＳ９０７）。ＣＰＵ＃Ｂは、これらステップＳ９０６、ステップＳ９０７の処理を、先読み対象データの個数分ループ処理し、処理個数分のループが終了すると（ステップＳ９０８）、以上のサマリー情報ＳＤに基づく先読み処理を終了する。
【００６８】
以上説明した構成および動作処理では、サマリー情報ＳＤを所定の端末１１０に対する初送指示のメッセージに含ませて送信する例を説明した。サマリー情報ＳＤのみを送信することもできるが、サマリー情報ＳＤの送信にかかる処理とコストが増大しやすい。この点、通信制御のメッセージにサマリー情報ＳＤを含ませることにより、送信にかかる処理とコストを低減できる。
【００６９】
図１０は、実施の形態にかかる複数のプロセッサを含むパイプライン処理システムのデータ処理の他の例を説明する図である。上述した説明では、２つのＣＰＵ＃Ａ（１０１ａ），＃Ｂ（１０１ｂ）を用いたパイプライン処理における先読み制御の例を説明した。これに限らず、図１０に示すように、複数のＣＰＵ＃Ａ〜＃Ｄ（１０１ａ〜１０１ｄ）を有するパイプライン処理システム（コンピュータ装置）にも同様に適用できる。各ＣＰＵ＃Ａ〜＃Ｄは、それぞれ専用のデータ処理Ａ〜Ｄを分担して行う。
【００７０】
そして、図１０の構成例でも上述同様に、前段のＣＰＵ＃Ｂは、後段のＣＰＵ＃Ｃでキャッシュ１０２からデータが追い出される事象発生の情報に基づいて、後段のＣＰＵ＃Ｃに対して先読みのためのサマリー情報ＳＤを送信する。これにより、パイプライン処理を行う各ＣＰＵは、処理実行時には、追い出された処理対象のデータが再びキャッシュにのっていることとなり、直ちに処理開始でき、キャッシュミス等による処理遅延を防ぐことができる。
【００７１】
図１０に示したパイプライン処理は、無線基地局１００内でのデータの分担処理に限らず、他の各種のデータ処理にも同様に適用できる。そして、装置の後段側のＣＰＵ１０１や外部装置（上記端末１１０等）での各種エラー発生等に、前段のＣＰＵ１０１が後段のＣＰＵ１０１にサマリー情報ＳＤを送信するだけで、後段のＣＰＵ１０１でのキャッシュミスを防ぐことができるようになる。
【００７２】
また、外部装置の端末１１０からフィードバック等で入力される通信結果（エラー発生の有無）の情報は、無線基地局１００の後段のＣＰＵ１０１から前段のＣＰＵ１０１に順次転送する構成に限らない。例えば、外部装置から各ＣＰＵ１０１に通信部等を介してエラー発生の有無の情報が直接入力される構成とすることもできる。
【００７３】
（従来技術との対比）
ここで、従来技術と実施の形態との対比を行う。図１１は、従来のパイプライン処理システムにおけるキャッシュミスの発生を説明する図である。図１１の例では、実施の形態（図１）と同様に無線基地局のＣＰＵ＃Ａ，＃ＢがそれぞれＳＣＤとＬ１制御を行い、端末１１０と無線通信する例を記載してある。便宜上、図１１の符号は、図１と同様の構成部には同じ番号を付してある。
【００７４】
図示のように、無線基地局のＣＰＵ＃Ｂが端末＃１に対するデータの初送を行った後に、他の端末＃２〜＃ｎのデータの初送を行う。ここで、端末＃１で通信エラーが生じたとする。この場合、端末＃１の再送制御を行うタイミング（図中ステップＳ１１０５）の際、ＣＰＵ＃Ｂでは、端末＃１への送信対象のデータＤ１がキャッシュから追い出された状態であり、キャッシュミスが発生する。このように、低遅延性が求められる無線基地局において、キャッシュミスが発生すると処理時間が間延びし、パイプライン処理全体の処理時間を高速化できず、処理効率が低下した。
【００７５】
これに対し、実施の形態によれば、図１に示したように、ＣＰＵ＃Ａは、ＣＰＵ＃Ｂに対し、ＣＰＵ＃Ｂがキャッシュ１０２からデータを読み出す前にあらかじめ該当するデータのキャッシュ先読みを指示するサマリー情報ＳＤを送信する。サマリー情報ＳＤにより、ＣＰＵ＃Ｂは、処理対象のデータＤ１をキャッシュ１０２上にのせておくことができ、ＣＰＵ＃Ｂは常にキャッシュ１０２から処理対象のデータＤ１を読み出せる状態となる。これにより、パイプライン処理を行う各ＣＰＵでの処理遅延が発生せず、高速にデータ処理できるようになる。
【００７６】
以上説明した実施の形態によれば、パイプライン処理による前段のプロセッサから後段のプロセッサに処理対象のデータを順次受け渡す特性にしたがい、前段のプロセッサは後段側のプロセッサでキャッシュミスが発生することが想定される情報を受信する。そして、前段のプロセッサは、後段のプロセッサがキャッシュから追い出されたデータを、後段のプロセッサがキャッシュから読み出す前にキャッシュにのせるためのサマリー情報をあらかじめ後段のプロセッサに送信する。これにより、後段のプロセッサは必要なデータ処理を常にキャッシュから読み出すことができ、キャッシュヒット率を向上できる。そして、パイプライン処理におけるエラー等の事象発生に対処してキャッシュミスを防止して処理遅延を低減化でき、処理時間を短縮できるようになる。
【００７７】
例えば、複数の端末にデータを送信する無線基地局に適用できる。無線基地局から端末に無線送信したデータは通信路の環境等により端末で正常受信できない等のエラーが発生することがあり、この場合、無線基地局は端末に対してデータを再送する必要が生じる。そして、無線基地局が複数のプロセッサ（ＣＰＵ，ＤＳＰ）によりパイプライン制御を行う場合、前段のプロセッサから後段のプロセッサに対しデータの再送が必要となる。データの再送までのタイミングにより、後段のプロセッサでキャッシュからデータが追い出された場合であっても、実施の形態によれば、サマリー情報を用いることで、後段のプロセッサは、再送するデータを先読みしておくことができるようになる。これにより、各ＣＰＵでの処理遅延が発生せず、パイプライン処理の特性を活かした高速で低遅延なデータ処理が行え、高速伝送の仕様を満たした通信を行えるようになる。
【００７８】
なお、本実施の形態で説明したパイプライン処理方法は、あらかじめ用意された制御プログラムを対象機器等のコンピュータ（プロセッサやＤＳＰ等）が実行することにより実現することができる。本制御プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、制御プログラムは、インターネット等のネットワークを介して配布してもよい。
【００７９】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００８０】
（付記１）パイプライン処理を行う複数のプロセッサのうち、前段の第１のプロセッサで処理したデータを受信する第２のプロセッサであって、
前記第１のプロセッサからデータの先読み指示を示すサマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておくことを特徴とするプロセッサ。
【００８１】
（付記２）前記第１のプロセッサから前記データの送信指示のメッセージを受信し、
受信した前記メッセージに前記サマリー情報が含まれている場合、先読み指示された前記データをメモリからキャッシュにのせておき、その後に受信したメッセージにより前記キャッシュ上の前記データを読み出し、データ処理することを特徴とする付記１に記載のプロセッサ。
【００８２】
（付記３）外部装置の複数の端末に対する前記データを順次送信し、
前記第１のプロセッサから、いずれかの前記端末に対する前記データの再送指示のメッセージを受信する直前のタイミングで、前記サマリー情報を受信し、先読み指示された再送の前記データをメモリからキャッシュにのせておき、
前記再送指示の受信により前記キャッシュから前記再送の前記データをデータ処理し、前記端末に送信することを特徴とする付記２に記載のプロセッサ。
【００８３】
（付記４）受信する前記メッセージのヘッダに設定される前記サマリー情報の有無のフラグに基づき、前記メッセージから前記サマリー情報を抽出することを特徴とする付記２または３に記載のプロセッサ。
【００８４】
（付記５）受信する前記サマリー情報は、先読み対象の前記データの識別子と、前記メモリ上の前記データの先読み開始位置を示すオフセット値およびサイズの情報を含むことを特徴とする付記１〜４のいずれか一つに記載のプロセッサ。
【００８５】
（付記６）パイプライン処理を行う複数のプロセッサのうち、処理したデータを後段の第２のプロセッサに送信する第１のプロセッサであって、
前記第２のプロセッサでのキャッシュミスの発生が想定される情報を受信すると、前記第２のプロセッサに対し、前記キャッシュミスに該当する前記データの先読み指示を示すサマリー情報を前記第２のプロセッサに送信することを特徴とするプロセッサ。
【００８６】
（付記７）前記第２のプロセッサに対し前記データの送信指示のメッセージを送信し、
前記第２のプロセッサが外部装置の複数の端末に対して順次送信する前記データのうち、いずれかの前記端末に対する前記データの再送指示のメッセージを送信する直前のタイミングで、前記サマリー情報を送信することを特徴とする付記６に記載のプロセッサ。
【００８７】
（付記８）前記第２のプロセッサが送信する前記データについて、複数の端末のうちいずれかの端末から受信エラーの情報の受信に基づき、当該端末に対する前記データの再送指示のメッセージを前記第２のプロセッサに送信し、
前記再送指示のメッセージを送信する直前のタイミングで前記サマリー情報を前記第２のプロセッサに送信することを特徴とする付記７に記載のプロセッサ。
【００８８】
（付記９）前記サマリー情報は、前記いずれかの端末に対する前記データの初送指示のメッセージに含ませて前記第２のプロセッサに送信することを特徴とする付記８に記載のプロセッサ。
【００８９】
（付記１０）前記メッセージに前記サマリー情報を付加して前記第２のプロセッサに送信し、前記メッセージのヘッダに前記サマリー情報の有無のフラグを設定して送信することを特徴とする付記８または９に記載のプロセッサ。
【００９０】
（付記１１）前記サマリー情報は、先読み対象の前記データの識別子と、前記メモリ上の前記データの先読み開始位置を示すオフセット値およびサイズの情報を含むことを特徴とする付記６〜１０のいずれか一つに記載のプロセッサ。
【００９１】
（付記１２）第１のプロセッサで処理したデータを、異なる処理を行う後段の第２のプロセッサに送信するパイプライン処理システムであって、
前記第１のプロセッサは、前記第２のプロセッサでのキャッシュミスの発生が想定される情報を受信すると、前記第２のプロセッサに対し、前記キャッシュミスに該当する前記データの先読み指示の旨のサマリー情報を前記第２のプロセッサに送信し、
前記第２のプロセッサは、前記第１のプロセッサから前記サマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておく、
ことを特徴とするパイプライン処理システム。
【００９２】
（付記１３）前記第１のプロセッサおよび前記第２のプロセッサは、
前記先読み指示の前記データを識別する先読み対象データ識別子と、前記各プロセッサのメモリ上の前記データの位置を示すポインタと、前記データのデータ構成を対応付けした第１のテーブルと、
前記第１のプロセッサおよび前記第２のプロセッサ間でやり取りするメッセージを一意に識別するためのメッセージ識別子と、前記メッセージの送信側の前記第１プロセッサと受信側の前記第２プロセッサと、先読み対象の前記データの識別子と、を対応付けした第２のテーブルと、
を運用前にいずれもそれぞれのメモリ上に保持しておくことを特徴とする付記１２に記載のパイプライン処理システム。
【００９３】
（付記１４）前記第１のプロセッサおよび前記第２のプロセッサは、前記第１のテーブルと、前記第２のテーブルに設定する情報を、装置の起動時に互いに送受信し、前記第１のテーブルと、前記第２のテーブルとして設定することを特徴とする付記１３に記載のパイプライン処理システム。
【００９４】
（付記１５）前記第１のプロセッサおよび前記第２のプロセッサは、前記第１のテーブルと、前記第２のテーブルに設定する情報を、各プロセッサのプログラムのコンパイル・リンク時に対応付けし、前記第１のテーブルと、前記第２のテーブルとして設定することを特徴とする付記１３に記載のパイプライン処理システム。
【００９５】
（付記１６）前記第２のプロセッサは、外部装置の複数の端末に対する前記データを順次送信処理し、
前記第１のプロセッサは、前記第２のプロセッサが送信する前記データについて、複数の端末のうちいずれかの端末から受信エラーの情報の受信に基づき、当該端末に対する前記データの再送指示のメッセージを前記第２のプロセッサに送信し、
前記第１のプロセッサは、前記第２のプロセッサが外部装置の複数の端末に対して順次送信する前記データのうち、いずれかの前記端末に対する前記データの再送指示のメッセージを送信する直前のタイミングで、前記サマリー情報を送信することを特徴とする付記１２〜１５のいずれか一つに記載のパイプライン処理システム。
【００９６】
（付記１７）前記第１のプロセッサおよび前記第２のプロセッサは、無線基地局に設けられ、外部装置である複数の端末に送信する前記データに対する処理を分担して行うことを特徴とする付記１２〜１６のいずれか一つに記載のパイプライン処理システム。
【００９７】
（付記１８）第１のプロセッサで処理したデータを、異なる処理を行う後段の第２のプロセッサに送信するパイプライン処理方法であって、
前記第１のプロセッサは、
前記第２のプロセッサでのキャッシュミスの発生が想定される情報を受信すると、前記第２のプロセッサに対し、前記キャッシュミスに該当する前記データの先読み指示の旨のサマリー情報を前記第２のプロセッサに送信し、
前記第２のプロセッサは、
前記第１のプロセッサから前記サマリー情報の受信に基づき、キャッシュ上の前記データを先読みしておく、
ことを特徴とするパイプライン処理方法。
【００９８】
（付記１９）前記第２のプロセッサは、
前記第１のプロセッサから前記データの送信指示のメッセージを受信し、
受信した前記メッセージに前記サマリー情報が含まれている場合、先読み指示された前記データをメモリからキャッシュにのせておき、その後に受信したメッセージにより前記キャッシュ上の前記データを読み出し、データ処理することを特徴とする付記１８に記載のパイプライン処理方法。
【００９９】
（付記２０）前記第１のプロセッサは、
前記第２のプロセッサに対し前記データの送信指示のメッセージを送信し、
前記第２のプロセッサが外部装置の複数の端末に対して順次送信する前記データのうち、いずれかの前記端末に対する前記データの再送指示のメッセージを送信する直前のタイミングで、前記サマリー情報を送信することを特徴とする付記１８または１９に記載のパイプライン処理方法。
【符号の説明】
【０１００】
１００  無線基地局
１０１（１０１ａ，１０１ｂ）  プロセッサ（ＣＰＵ，ＤＳＰ）
１０２  キャッシュ
１１０  端末
２０１  スケジューラ部
２０２  メッセージ送受信部
２０３  先読み指示実施判断部
２０４  サマリー情報生成部
２１１  レイヤ１制御部
２１２  メッセージ送受信部
２１３  先読み有無判断部
２１４  先読み実施部
３０５  ＲＦ回路
５００  先読み対象データＩＤテーブル
６００  メッセージＩＤテーブル
ＳＤ  サマリー情報
【図１】
2018200643.tif 000003
【図２】
2018200643.tif 000004
【図３】
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【図４】
2018200643.tif 000006
【図５】
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【図６】
2018200643.tif 000008
【図７】
2018200643.tif 000009
【図８】
2018200643.tif 000010
【図９】
2018200643.tif 000011
【図１０】
2018200643.tif 000012
【図１１】
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