(57)【要約】【課題】迅速なシステム検証を確実に行う情報処理装置の試験装置及び情報処理装置の試験方法を提供する。【解決手段】主記憶装置であるＤＩＭＭ４０及び送信バッファ部２０２を有する複数のＣＰＵを備えた情報処理装置の試験装置であり、ダミーデータ書込部２２及びダミーパケット送信制御部２４を備える。ダミーデータ書込部２２は、ダミーデータを送信バッファ部２０２に書き込む。ダミーパケット送信制御部２４は、送信バッファ部２０２に書き込んだダミーデータの他のＣＰＵへの連続送信を特定のＣＰＵ１０に指示する。【選択図】図２
2018005751.tif 000002
【特許請求の範囲】
【請求項１】
主記憶装置及び送信バッファを有する複数の演算装置を備えた情報処理装置を試験する情報処理装置の試験装置であって、
ダミーデータを前記送信バッファに書き込むダミーデータ書込部と、
前記送信バッファに書き込んだ前記ダミーデータの他の演算装置への連続送信を特定の演算装置に指示する送信制御部と
を備えたことを特徴とする情報処理装置の試験装置。
【請求項２】
前記演算装置は、
送信要求を受けて主記憶部からデータを取得し、データ及び付加情報を含む送信データを前記送信バッファに格納するデータ取得部と、
前記送信バッファに格納された前記送信データを基にパケットを生成し、生成した前記パケットを前記他の演算装置へ送信する送信部と、
前記他の演算装置から送信された前記送信データを基に検証を行う検証部とをさらに備え
前記情報処理装置の試験装置は、
前記送信部以外の動作を停止させる動作停止部をさらに備え、
前記ダミーデータ書込部は、前記ダミーデータを前記送信データとして前記送信バッファに書き込み、
前記送信制御部は、前記ダミーデータ書込部により前記送信バッファに書き込まれた前記ダミーデータの連続送信を前記送信部に対して指示する
ことを特徴とする請求項１に記載の情報処理装置の試験装置。
【請求項３】
前記演算装置は、前記他の演算装置に接続する経路となるインターコネクトをさらに備え、
前記送信部は、生成した前記パケットを前記インターコネクトを経由させて前記他の演算装置へ送信し、
前記送信制御部は、前記ダミーデータの前記インターコネクトを経由する送信を前記送信部に対して指示する
ことを特徴とする請求項２に記載の情報処理装置の試験装置。
【請求項４】
前記送信バッファは、付加情報書込領域及びデータ書込領域を有し、
前記ダミーデータ書込部は、前記送信バッファの前記付加情報書込領域に前記ダミーデータを書き込む
ことを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置の試験装置。
【請求項５】
主記憶装置及び送信バッファを有する複数の演算装置を備えた情報処理装置を試験する情報処理装置の試験方法であって、
ダミーデータを前記送信バッファに書き込み、
前記送信バッファに書き込んだ前記ダミーデータの他の演算装置への連続送信を特定の演算装置に指示する
ことを特徴とする情報処理装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置の試験装置及び情報処理装置の試験方法に関する。
【背景技術】
【０００２】
近年、半導体プロセスの進歩により、ＬＳＩ（Large  Scale  Integration）の単位面積に実装できる回路量が急激に増加の一途を辿っている。さらに、回路量の増加に伴い、各種回路における半導体プロセスの微細化の傾向が顕著である。このような半導体プロセスの微細化及び回路量の増加により、論理回路の設計及び検証又は実機検証は、より複雑度が増してしまう。そのため、検証に係る開発工数は、システムの開発工数を増加させる大きな要因となりうる。
【０００３】
また、情報処理装置においては、処理の高速化や処理データの増大に伴い、主記憶の記憶容量が増加してきた。そのため、ＤＩＭＭ（Dual  Inline  Memory  Module）及びＨＭＣ（Hardware  Management  Control）などのメモリモジュールが用いられることが増えてきた。
【０００４】
例えば、ＤＭＡ（Direct  Memory  Access）の試験において、ＣＰＵ（Central  Processing  Unit）同士を接続するインターコネクト回路周りの試験を行う場合がある。従来、この試験を行う場合、インターコネクト回路に送出するパケットを生成するＴＡＳ（Transmit  Assemble）が、パケット送信要求を受信し主記憶装置であるメモリにアクセスしてデータを取得し、バッファにデータを格納する。その後、ＴＡＳは、バッファからデータを読み出してパケットを生成し、インターコネクト回路を介して他のＣＰＵへパケットを送信することで試験を行う。このように、インターコネクト回路周りの試験では、主記憶装置へのアクセスが発生する場合がある。
【０００５】
ここで、メモリモジュールの製造工程では、ウエハの製造が終了した段階で検査を実施して、不良のメモリセルを特定し、予め同一のウエハ上に形成した冗長メモリセルに置き換えることで不良メモリを救済する処置が施される。このような救済処置が施されたにも関わらず、近年メモリセルの細分化に伴って、メモリモジュールの製造における歩留まりがますます悪化する傾向にある。
【０００６】
なお、情報処理装置における試験技術として、リンク層デバイスが、周期的にテスト信号を生成し、そのテスト信号に基づいてサイクルスタートパケットを生成して送信することで試験を行う従来技術がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２８９９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリモジュールの歩留まり悪化により、主記憶装置へのアクセス時に修復不可能なエラー（ＵＥ：Uncorrectable  Error）が発生する可能性が高くなってしまう。そして、主記憶装置へのアクセス時に修復可能なエラーが発生した場合、テストプログラムが途中終了するなど、システム検証が滞るおそれがある。
【０００９】
また、リンク層デバイスによりテストを行う従来技術を用いても、メモリモジュールへのアクセスは発生するため、メモリモジュールの故障により検証が停滞することが考えられ、迅速なシステム検証を確実に行うことは困難である。
【００１０】
開示の技術は、上記に鑑みてなされたものであって、迅速なシステム検証を確実に行う情報処理装置の試験装置及び情報処理装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願の開示する情報処理装置の試験装置及び情報処理装置の試験方法の一つの態様において、情報処理装置は、主記憶装置及び送信バッファを備える複数の演算装置を備える。情報処理装置を試験する情報処理装置の試験装置は、ダミーデータを前記送信バッファに書き込むダミーデータ書込部を備える。また、情報処理装置の試験装置は、前記送信バッファに書き込んだ前記ダミーデータの連続送信を前記演算装置に指示する送信制御部を備える。
【発明の効果】
【００１２】
本願の開示する情報処理装置の試験装置及び情報処理装置の試験方法の一つの態様によれば、迅速なシステム検証を確実に行うことができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、システムボードのハードウェア構成図である。
【図２】図２は、サービスプロセッサ及びＴＡＳのブロック図である。
【図３】図３は、ダミーパケットのフォーマットの一例を表す図である。
【図４】図４は、状態レジスタのフォーマットの一例を表す図である。
【図５】図５は、ダミーパケット情報レジスタのフォーマットの一例を表す図である。
【図６】図６は、ダミーパケット送信開始レジスタの一例を表す図である。
【図７】図７は、パケット送信テストの処理のフローチャートである。
【発明を実施するための形態】
【００１４】
以下に、本願の開示する情報処理装置の試験装置及び情報処理装置の試験方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置の試験装置及び情報処理装置の試験方法が限定されるものではない。
【実施例】
【００１５】
図１は、システムボードのハードウェア構成図である。図１に記載のシステムボード（ＳＢ：System  Board）１は、サーバなどの情報処理装置に搭載される。システムボード１は、例えば、ＣＰＵ１０、サービスプロセッサ（ＳＰ：Service  Processor）２０、メモリコントローラ３０及びＤＩＭＭ４０が搭載される。
【００１６】
本実施例では、１つのシステムボード１に、演算装置である複数のＣＰＵ１０が搭載される。ここで、図１では、２つのＣＰＵ１０を記載したが、ＣＰＵ１０は２つより多くてもよい。ＣＰＵ１０同士は、インターコネクト１５によって接続される。また、ＣＰＵ１０は、メモリコントローラ３０に接続される。
【００１７】
ＣＰＵ１０は、コア１１及びインターコネクトコントローラ（ＩＣＣ：Interconnect  Controller）１００を有する。ここで、図１では、１つのＣＰＵ１０に１つのコア１１が搭載された状態を記載したが、これに限らず、コア１１は１つのＣＰＵ１０に複数搭載されてもよい。
【００１８】
コア１１は、インターコネクトコントローラ１００に接続される。コア１１は、ＤＩＭＭ４０に対するデータの読み書きの命令をメモリコントローラ３０に送信する。これにより、コア１１は、ＤＩＭＭ４０に対するデータの読み書きをメモリコントローラ３０を介して行う。
【００１９】
インターコネクトコントローラ１００は、送受信回路１０１、クロスバスイッチ（ＸＢ：Crossbar）１０２、データリンク制御回路１０３及びＳｅｒＤｅｓ（Serializer  Deserializer）１０４を有する。
【００２０】
送受信回路１０１は、本実施例では、１つのインターコネクトコントローラ１００の上に複数配置される。送受信回路１０１は、インターコネクト１５を経由して他のインターコネクトコントローラ１００との間で通信を行う。これにより、送受信回路１０１は、自己が搭載されたＣＰＵ１０と他のＣＰＵ１０との間の通信を実現する。
【００２１】
送受信回路１０１は、ＴＡＳ１１１及びＲＢＦ（Receive  Buffer）１１２を有する。ＴＡＳ１１１は、パケット送信を制御する。また、ＲＢＦ１１２は、パケット受信を制御する。ＴＡＳ１１１については、後で詳細に説明する。
【００２２】
クロスバスイッチ１０２は、送受信回路１０１とデータリンク制御回路１０３を接続するスイッチである。クロスバスイッチ１０２は、送受信回路１０１から送出されたパケットの宛先にしたがって送受信回路１０１とデータリンク制御回路１０３とを接続する経路を切り替える。
【００２３】
データリンク制御回路１０３は、本実施例では、１つのインターコネクトコントローラ１００の上に複数配置される。データリンク制御回路１０３は、クロスバスイッチ１０２から入力されたパケットに対してデータリンク層における処理を施し、ＳｉｒＤｅｓ１０４へ出力する。逆に、ＳｅｒＤｅｓ１０４から入力されたパケットに対して、データリンク制御回路１０３は、データリンク層における処理を施しクロスバスイッチ１０２へ出力する。
【００２４】
ＳｅｒＤｅｓ１０４は、各データリンク制御回路１０３に対応するように１つずつ配置される。さらに、ＳｅｒＤｅｓ１０４は、インターコネクト１５を介して他のインターコネクトコントローラ１００のＳｅｒＤｅｓ１０４に接続される。
【００２５】
ＳｅｒＤｅｓ１０４は、データリンク制御回路１０３から受信したパケットをシリアル信号に変換する。そして、ＳｅｒＤｅｓ１０４は、シリアル信号に変換されたパケットを他のＣＰＵ１０のＳｅｒＤｅｓ１０４へインターコネクト１５を介して送信する。また、ＳｅｒＤｅｓ１０４は、インターコネクト１５を介して他のＣＰＵ１０のＳｅｒＤｅｓ１０４から送信されたパケットを受信する。そして、ＳｅｒＤｅｓ１０４は、受信したパケットをパラレル信号に変換しデータリンク制御回路１０３へ送信する。
【００２６】
インターコネクト１５は、ＳｅｒＤｅｓ１０４同士を接続する。ここで、図１では、例として１つのインターコネクト１５を記載したが、実際には、インターコネクト１５は、各ＳｅｒＤｅｓ１０４から複数のＳｅｒＤｅｓ１０４へ延びるように配設される。
【００２７】
メモリコントローラ３０は、システムボード１に搭載された各ＣＰＵ１０と接続される。メモリコントローラ３０は、ＤＩＭＭ４０に対するデータの読み出し及び書き込みの命令をコア１１から受ける。そして、メモリコントローラ３０は、コア１１からの指示にしたがいＤＩＭＭ４０に対するデータの読み出し及び書き込みを行う。
【００２８】
また、ＤＭＡを実行する場合、メモリコントローラ３０は、送受信回路１０１のＴＡＳ１１１からデータの読み出し命令を受ける。そして、メモリコントローラ３０は、指定されたデータをＤＩＭＭ４０から読み出し、ＴＡＳ１１１へ送信する。
【００２９】
ＤＩＭＭ４０は、主記憶装置である。ＤＩＭＭ４０は、メモリコントローラ３０の制御を受けて格納されたデータを出力する。また、ＤＩＭＭ４０は、メモリコントローラ３０の制御を受けてデータを格納する。例えば、データ送信を行う場合、ＤＩＭＭ４０からデータが読み出され、読み出されたデータが他のＣＰＵ１０へ送信される。
【００３０】
また、サービスプロセッサ２０は、システムボード１に搭載された各ＣＰＵ１０と接続される。そして、サービスプロセッサ２０は、インターコネクトコントローラ１００を無効にするなどの各ＣＰＵ１０の監視及び制御を行う。
【００３１】
次に、図２を参照して、ＤＭＡに関するインターコネクト１５周りの試験について説明する。図２は、サービスプロセッサ及びＴＡＳのブロック図である。
【００３２】
サービスプロセッサ２０は、システムボード１が搭載された情報処理装置に接続された外部装置からパケット送信テスト開始の命令を受ける。そして、サービスプロセッサ２０は、パケット送信テストを実行する。ここで、パケット送信テストとは、あるＣＰＵ１０からパケットを送信し他のＣＰＵ１０に受信させる。これにより、送信側のインターコネクトコントローラ１００のＴＡＳ１１１から受信側のインターコネクトコントローラ１００のＲＢＦ１１２までを結ぶ経路の伝送品質を検証することができる。具体的には、送信側のインターコネクトコントローラ１００のＴＡＳ１１１、データリンク制御回路１０３及びＳｅｒＤｅｓ１０４の検証が行える。また、インターコネクト１５の検証が行える。また、受信側のインターコネクトコントローラ１００のＳｅｒＤｅｓ１０４、データリンク制御回路１０３及びＲＢＦ１１２の検証が行える。その後、サービスプロセッサ２０は、ＴＡＳコントローラ１２５を監視し、全ダミーデータの送信が完了すると、パケット送信テストを完了する。
【００３３】
ここで、サービスプロセッサ２０は、後述する送信バッファ部２０２に実装されるＳＲＡＭ（Static  Random  Access  Memory）対して直接読み書きを行うインタフェースを有する。サービスプロセッサ２０は、このインタフェースを介して送信バッファ部２０２のＳＲＡＭに対する障害調査及びパケット送信テスト時のダミーパケットの書き込みなどを行う。
【００３４】
サービスプロセッサ２０は、状態管理部２１、ダミーデータ書込部２２、パケット情報設定部２３及びダミーパケット送信制御部２４を有する。このサービスプロセッサ２０が、「情報処理装置の試験装置」の一例にあたる。
【００３５】
状態管理部２１は、パケット送信テストが開始されると、ＴＡＳ１１１におけるパケットの送受信が無効となるように状態レジスタ１２１を設定する。これにより、ＴＡＳ１１１によるパケットの送受信が停止される。
【００３６】
さらに、状態管理部２１は、後述するダミーデータ書込部２２によりダミーパケットの書き込みが完了すると、ダミーパケット送信動作が有効となるようにダミーパケット送信動作レジスタ１２２を設定する。
【００３７】
その後、パケット送信テストが完了すると、状態管理部２１は、ダミーパケット送信動作が無効となるようにダミーパケット送信動作レジスタ１２２を設定し、ＴＡＳ１１１におけるパケットの送受信が有効となるように状態レジスタ１２１を設定する。この状態管理部２１が、「動作停止部」の一例にあたる。
【００３８】
ダミーデータ書込部２２は、ダミーパケットのパケットヘッダ及びペイロードを含むダミーデータを予め有する。ダミーデータ書込部２２は、状態管理部２１によりＴＡＳ１１１におけるパケットの送受信が無効となるように状態レジスタ１２１を設定されると、ダミーデータを送信バッファ部２０２のヘッダ領域２２１に書き込む。
【００３９】
図３は、ダミーパケットのフォーマットの一例を表す図である。フォーマット３００に示すように、ダミーパケットは、パケットヘッダ３０１、ペイロード３０２及びＥＣＲＣ（End-to-end  Cyclic  Redundancy  Check）３０３を有する。本実施例では、ダミーデータ書込部２２は、パケットヘッダ３０１及びペイロード３０２をふくむダミーデータを送信バッファ部２０２のヘッダ領域２２１に書き込む。
【００４０】
パケット情報設定部２３は、状態管理部２１によりダミーパケット送信動作が有効となるようにダミーパケット送信動作レジスタ１２２が設定されると、送信するパケットの情報をダミーパケット情報レジスタ１２３に設定する。具体的には、パケット情報設定部２３は、送信するパケットのパケット長、宛先及びエラー生成の有効無効などをダミーパケット情報レジスタ１２３に設定する。
【００４１】
ダミーパケット送信制御部２４は、パケット情報設定部２３により送信するパケットの情報がダミーパケット情報レジスタ１２３に設定されると、ダミーパケット送信が有効となるようにダミーパケット送信開始レジスタ１２４を設定する。
【００４２】
その後、パケット送信テストが完了すると、ダミーパケット送信制御部２４は、ダミーパケット送信が無効となるようにダミーパケット送信開始レジスタ１２４を設定する。このダミーパケット送信制御部２４が、「送信制御部」の一例にあたる。
【００４３】
ＴＡＳ１１１は、状態レジスタ１２１、ダミーパケット送信動作レジスタ１２２、ダミーパケット情報レジスタ１２３及びダミーパケット送信開始レジスタ１２４を有する。また、ＴＡＳ１１１は、ＴＡＳコントローラ（ＴＣ：TAS  Controller）１２５、パケット送信回路（ＰＳ：Packet  Send）１２６及びペイロード取得（ＰＡ：Payload  Acquire）部１２７を有する。
【００４４】
状態レジスタ１２１は、ＴＡＳ１１１のパケットの送受信の有効無効を決定するレジスタである。図４は、状態レジスタのフォーマットの一例を表す図である。値２１１は、状態レジスタ１２１におけるビット番号を表す。値２１２は、ＴＡＳ１１１のパケットの送受信の有効無効を表す値である。本実施例では、値２１２が「１」の場合、ＴＡＳ１１１のパケットの送受信が無効となる。また、値２１２が「０」の場合、ＴＡＳ１１１のパケットの送受信が有効となる。値２１３は、ＴＡＳ１１１のパケットの送受信を設定する領域におけるビット番号である。情報２１４は、状態レジスタ１２１により決定される情報を表す。「Ｅ」は、Ｅｎａｂｌｅを表し、このレジスタがＴＡＳ１１１のパケットの送受信の有効無効を表すレジスタであることを示す。例えば、パケット送信テストが開始されると、状態レジスタ１２１の値２１２が、状態管理部２１により「１」に設定される。
【００４５】
ダミーパケット送信動作レジスタ１２２は、ダミーパケットの送信動作の有効無効を表すレジスタである。図５は、ダミーパケット情報レジスタのフォーマットの一例を表す図である。領域２３１は、バーチャルチャネル（ＶＣ：Virtual  Channel）を表す。パケット情報設定部２３により設定された値２３２の各ビットにより、ダミーパケットの送信に用いるバーチャルチャネルが指定される。領域２３３は、ポート（ＰＯＲＴ）を表す。パケット情報設定部２３により設定された値２３４の各ビットにより、ダミーパケットの送信に用いるポートが指定される。領域２３５は、パケット長（ＬＥＮ：length）を表す。パケット情報設定部２３により設定された値２３６の各ビットにより、ダミーパケットのパケット長が指定される。領域２３７は、エラー生成（ＥＧ：Error  Generate）を実行するか否かを設定する。値２３８が、パケット情報設定部２３により設定されることで、ダミーパケットにエラーを含ませるか否かが決定される。値２３８が「０」の場合、ダミーパケットに付加されたＥＣＲＣはそのまま残される。値２３８が「１」の場合、ダミーパケットに付加されたＥＣＥＣは反転されるなどして破壊される。
【００４６】
ダミーパケット送信開始レジスタ１２４は、ダミーパケットの送信を開始させるためのレジスタである。図６は、ダミーパケット送信開始レジスタの一例を表す図である。値２４１は、ダミーパケットの送信を開始するか否かを表す。値２４１が「０」の場合、ダミーパケットの送信は停止される。また、値２４１が「１」の場合、ダミーパケットの送信が開始される。例えば、パケット送信テストを実行する場合、ダミーパケット送信開始レジスタ１２４の値２４１が、ダミーパケット送信制御部２４により「１」に設定される。また図６における「Ｓ」は、Ｓｔａｒｔを表し、このレジスタがダミーパケットの送信を開始するか否かを表すレジスタであることを示す。
【００４７】
ＴＡＳコントローラ１２５は、ＴＡＳ１１１の上に複数搭載される。ＴＡＳコントローラ１２５は、命令受信部（ＣＲ：Command  Receive）２０１、送信バッファ部（ＴＢ：Transmit  Buffer）２０２及び送信要求部（ＴＲ：Transmit  Request）２０３を有する。
【００４８】
送信バッファ部２０２は、例えばＳＲＡＭで実現される。送信バッファ部２０２は、パケット送信時に、調停待ちなどによりパケットを直ぐに送信できない場合に、送信するパケットのパケットヘッダ及びペイロードを一時的に蓄積しておく一時記憶領域である。送信バッファ部２０２は、通常のパケット送信の場合における、パケットヘッダを格納するためのヘッダ領域２２１及びペイロードを格納するためのペイロード領域２２２を有する。このヘッダ領域２２１が、「付加情報書込領域」の一例にあたる。また、ペイロード領域２２２が、「データ書込領域」の一例にあたる。
【００４９】
命令受信部２０１は、ＦＳＭ（Finite  State  Machine）２１０を有する。ＦＳＭ２１０は、状態遷移が遷移することで処理を実行し、ＴＡＳコントローラ１２５の動作を実現する。言い換えれば、ＦＳＭ２１０の状態が遷移することで、ＴＡＳコントローラ１２５は、各種処理を実行する。すなわち、ＦＳＭ２１０の状態の遷移が停止されれば、ＴＡＳコントローラ１２５は、処理を停止する。
【００５０】
ここでは、ＴＡＳコントローラ１２５の各部が実行する処理を、各部それぞれの動作として説明するが、実際には、ＦＳＭ２１０が状態遷移することで処理が実行される。ただし、後述するように、送信要求部２０３に配置されたＦＳＭ２３０が状態遷移し送信要求部２０３の処理を実行する場合には、ＦＳＭ２１０の状態遷移なしで当該処理が行われる。
【００５１】
ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が無効に設定された場合、命令受信部２０１は、通常動作を行う。例えば、パケットのＤＭＡ送信を行う場合、命令受信部２０１は、送信制御部１３１からパケット送信コマンド及びパケットヘッダを受信する。このパケット送信コマンドが、「送信要求」の一例にあたる。そして、命令受信部２０１は、受信したパケット送信コマンドにしたがい送信するパケットの生成にペイロードを用いるか否かを判定する。ペイロードを用いる場合、命令受信部２０１は、ペイロード要求の発行をペイロード取得部１２７へ依頼する。また、命令受信部２０１は、受信したパケットヘッダを送信バッファ部２０２のヘッダ領域２２１に格納する。このパケットヘッダが、「付加情報」の一例にあたる。
【００５２】
その後、命令受信部２０１は、パケット送信完了通知を送信要求部２０３から受信する。そして、パケット送信完了通知を受信すると、命令受信部２０１は、ＦＳＭ２１０の状態を遷移させＴＡＳコントローラ１２５を次のパケット送信処理の次の段階に移行させる。
【００５３】
また、ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が有効に設定された場合、命令受信部２０１のＦＳＭ２１０の更新が抑制される。すなわち、ＦＳＭ２１０の状態遷移が停止される。これにより、命令受信部２０１を含むＴＡＳコントローラ１２５の各部の処理が停止する。この場合、後述するようにダミーパケットの送信後、命令受信部２０１は、パケット送信完了通知を送信要求部２０３から受信する。しかし、パケット送信テストを実行する場合、パケット送信完了通知に伴う命令受信部２０１のＦＳＭ２１０の更新は抑制されるため、ＴＡＳコントローラ１２５はパケット送信処理の次の段階には移らない。
【００５４】
送信要求部２０３は、ＦＳＭ２３０を有する。ＦＳＭ２３０は、状態遷移が遷移することで処理を実行し、送信要求部２０３の動作を実現する。言い換えれば、ＦＳＭ２３０の状態が遷移することで、ＦＳＭ２３０は、パケットの送信処理を実行する。送信要求部２０３は、命令受信部２０１のＦＳＭ２１０の更新が抑制されれば動作を停止する。ただし、その状態でも、ＦＳＭ２３０の更新が開始されれば、送信要求部２０３は動作を再開する。すなわち、ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が無効に設定された場合、ＦＳＭ２１０が状態遷移することにより、送信要求部２０３は処理を実行する。また、ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が有効に設定された場合、ＦＳＭ２３０が状態遷移することにより、送信要求部２０３は処理を実行する。
【００５５】
ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が無効に設定された場合、送信要求部２０３は、通常動作を行う。具体的には、送信要求部２０３は、送信バッファ部２０２のヘッダ領域２２１及びペイロード領域２２２にヘッダ及びペイロードが格納されたことを確認すると、ヘッダをヘッダ領域２２１から読み出し、次に、ペイロード領域２２２からペイロードを読み出す。そして、送信要求部２０３は、読み出したヘッダ及びペイロードを用いてパケットを生成する。次に、送信要求部２０３は、生成したパケットをパケット送信回路１２６へ送信する。
【００５６】
その後、送信要求部２０３は、パケット送信完了通知をパケット送信回路１２６から受信する。そして、送信要求部２０３は、パケット送信完了通知を命令受信部２０１へ送信する。
【００５７】
ダミーパケット送信動作レジスタ１２２においてダミーパケット送信動作が有効に設定された場合、送信要求部２０３は、パケット送信テストの動作を行う。具体的には、送信要求部２０３は、ダミーパケット送信開始レジスタ１２４を確認する。ダミーパケット送信開始レジスタ１２４においてダミーパケットの送信開始が有効であれば、送信要求部２０３は、ダミーパケットの情報をダミーパケット情報レジスタ１２３から取得する。
【００５８】
次に、送信要求部２０３は、パケットのデータの読出要求を送信バッファ部２０２へ送信する。そして、送信要求部２０３は、ダミーパケットの情報にしたがってダミーパケットのヘッダ及びペイロードを含むダミーデータをヘッダ領域２２１から読み出す。次に、送信要求部２０３は、読み出したダミーデータを用いてダミーパケットを生成する。本実施例では、ペイロード領域２２２を利用していないため、送信要求部２０３は、ヘッダ領域２２１から読み出したダミーデータでダミーパケットの生成を行うことができる。すなわち、ヘッダ領域２２１にダミーパケットのヘッダを書き込み、ペイロード領域２２２にダミーパケットのペイロードを書き込んだ場合よりも、送信要求部２０３は、容易にダミーパケットを生成することができる。このとき、取得したダミーパケットの情報においてＥＣＲＣの破壊が指定された場合、送信要求部２０３は、生成したＥＣＲＣを反転させることによって疑似的に破壊されたパケットを生成する。また、送信要求部２０３は、ダミーパケットの情報で設定されたパケット長と異なるパケット長を有するパケットを送信することはない。
【００５９】
その後、送信要求部２０３は、取得したダミーパケットの情報で指定されたポート及びバーチャルチャネルに向けて生成したダミーパケットをパケット送信回路１２６へ送信する。送信要求部２０３は、パケット送信回路１２６がダミーパケットの送信を開始した段階で、ダミーパケット送信開始レジスタ１２４を確認する。ダミーパケット送信開始レジスタ１２４はダミーパケット送信動作が有効に設定された状態に固定されたことから、送信要求部２０３は、直ぐに次のダミーデータをヘッダ領域２２１から読み出す。そして、送信要求部２０３は、ダミーパケットを生成してパケット送信回路１２６に送信する。これにより、送信要求部２０３は、ダミーパケットの連続送信を行うことができる。その後、送信要求部２０３は、ダミーパケットの送信によるパケット送信完了通知をパケット送信回路１２６から受信する。そして、送信要求部２０３は、パケット送信完了通知を命令受信部２０１へ送信する。この送信要求部２０３が、「送信部」の一例にあたる。
【００６０】
パケット送信回路１２６は、各ＴＡＳコントローラ１２５の送信要求部２０３から送信されるパケットを受信する。そして、パケット送信回路１２６は、受信した各パケットに関して調停を行い、調停に勝ち抜けたパケットを選択する。その後、パケット送信回路１２６は、選択したパケットの送信要求をクロスバスイッチ１０２に送信する。その後、クロスバスイッチ１０２からパケットの送信許可の通知を受信すると、パケット送信回路１２６は、選択したパケットをクロスバスイッチ１０２に送信する。パケット送信回路１２６は、パケットを送信した場合、パケット送信完了通知をパケットの出力元の送信要求部２０３へ発行する。
【００６１】
ペイロード取得部１２７は、ペイロード要求の発行依頼を命令受信部２０１から受ける。そして、ペイロード取得部１２７は、発行依頼で指定されたペイロード要求をＤＭＡ制御部１３２に発行する。その後、ペイロード取得部１２７は、発行したペイロード要求に対する応答としてＤＩＭＭ４０から読み出されたペイロードをＤＭＡ制御部１３２から取得する。そして、ペイロード取得部１２７は、取得したペイロードを送信バッファ部２０２のペイロード領域２２２へ格納する。命令受信部２０１及びペイロード取得部１２７が、「データ取得部」の一例にあたる。
【００６２】
送信制御部１３１は、コア１１により実現される。送信制御部１３１は、パケット送信コマンド及びパケットヘッダを命令受信部２０１へ送信する。
【００６３】
ＤＭＡ制御部１３２は、メモリコントローラ３０により実現される。ＤＭＡ制御部１３２は、命令受信部２０１により発行されたペイロード要求を受信する。そして、ＤＭＡ制御部１３２は、受信したペイロード要求で指定されたペイロードをＤＩＭＭ４０から読み出す。その後、ＤＭＡ制御部１３２は、読み出したペイロードをペイロード要求に対する応答としてペイロード取得部１２７へ送信する。
【００６４】
クロスバスイッチ１０２は、パケットの送信要求をパケット送信回路１２６から受信する。そして、クロスバスイッチ１０２は、送信要求を受信したパケットの送信が可能であれば、送信許可をパケット送信回路１２６へ送信する。その後、クロスバスイッチ１０２は、送信許可を通知したパケットをパケット送信回路１２６から受信する。そして、クロスバスイッチ１０２は、受信したパケットをデータリンク制御回路１０３へ送信する。
【００６５】
ここで、受信側のＣＰＵ１０について簡単に説明する。パケット送信テストの場合、受信側のＣＰＵ１０のＴＡＳ１１１は、パケットの送受信の無効の状態に状態レジスタ１２１が設定される。そこで、受信側のＲＢＦ１１２は、コア１１による検証終了後に受信したダミーパケットを破棄する。
【００６６】
パケット送信テストの場合、受信側のＣＰＵ１０のコア１１は、受信したダミーパケットを用いて検証を行う。このコア１１が、「検証部」の一例にあたる。
【００６７】
次に、図７を参照して、パケット送信テストの処理の流れについて説明する。図７は、パケット送信テストの処理のフローチャートである。
【００６８】
サービスプロセッサ２０がパケット送信テスト開始の指示を受けると、状態管理部２１は、ＴＡＳ１１１のパケットの送受信が無効となるように状態レジスタ１２１を設定する（ステップＳ１）。
【００６９】
次に、ダミーデータ書込部２２は、ダミーパケットのパケットヘッダ及びペイロードを含むダミーデータを送信バッファ部２０２のヘッダ領域２２１に書き込む（ステップＳ２）。
【００７０】
次に、状態管理部２１は、ダミーパケット送信動作レジスタ１２２を「１」に設定する（ステップＳ３）。すなわち、状態管理部２１は、ダミーパケット送信動作が有効となるようにダミーパケット送信動作レジスタ１２２を設定する。
【００７１】
パケット情報設定部２３は、パケット長、宛先及びエラー生成の要否の情報を含むダミーパケットの情報をダミーパケット情報レジスタ１２３に設定する（ステップＳ４）。
【００７２】
次に、ダミーパケット送信制御部２４は、ダミーパケット送信開始レジスタ１２４を「１」に設定する（ステップＳ５）。すなわち、ダミーパケット送信制御部２４は、ダミーパケットの送信が開始されるようにダミーパケット送信開始レジスタ１２４を設定する。
【００７３】
ダミーパケット送信開始レジスタ１２４が「１」に設定されると、送信要求部２０３は、ダミーパケット情報レジスタ１２３からダミーパケットの情報を取得する。そして、送信要求部２０３は、ダミーデータの読出要求を送信バッファ部２０２へ送信する（ステップＳ６）。
【００７４】
次に、送信要求部２０３は、ダミーパケットの情報にしたがってダミーデータを送信バッファ部２０２のヘッダ領域２２１から読み出す（ステップＳ７）。
【００７５】
次に、送信要求部２０３は、ＥＣＲＣなどを計算してパケットに付与し、ダミーパケットを生成する（ステップＳ８）。そして、送信要求部２０３は、生成したダミーパケットをパケット送信回路１２６へ送信する。
【００７６】
パケット送信回路１２６は、ダミーパケットを送信要求部２０３から受信する。そして、パケット送信回路１２６は、受信した各パケットに対して調停を行う。その後、パケット送信回路１２６は、調停を勝ち抜けたパケットの送信要求をクロスバスイッチ１０２に送信する（ステップＳ９）。
【００７７】
その後、パケット送信回路１２６は、パケットの送信許可の通知を受信する（ステップＳ１０）。送信許可の通知を受信すると、パケット送信回路１２６は、パケットをクロスバスイッチ１０２に送信する（ステップＳ１１）。
【００７８】
パケット送信回路１２６からクロスバスイッチ１０２へのパケット送信が開始された段階で、送信要求部２０３は、全ダミーパケットの送信が完了したか否かを判定する（ステップＳ１２）。全ダミーパケットの送信が完了していない場合（ステップＳ１２：否定）、送信要求部２０３は、ダミーパケット送信開始レジスタ１２４が「０」に設定されたか否かを判定する（ステップＳ１３）。ダミーパケット送信開始レジスタ１２４が「１」の場合（ステップＳ１３：否定）、送信要求部２０３は、ステップＳ６に戻る。
【００７９】
これに対して、ダミーパケット送信開始レジスタ１２４が「０」の場合（ステップＳ１３：肯定）、送信要求部２０３はダミーパケットの送信処理を終了し、パケット送信テストの処理は終了する。ただし、パケット送信テストのこの段階ではダミーパケット送信開始レジスタ１２４は「１」に設定されて固定された状態であるため、処理がこの経路を辿ることは考えにくい。このステップＳ１３におけるダミーパケット送信開始レジスタ１２４の確認処理は、パケット送信テストにおいては、あくまでも確認のための処理となる。
【００８０】
パケット送信回路１２６は、ダミーパケットのクロスバスイッチ１０２への送信を開始すると、パケット送信完了通知を送信要求部２０３へ送信する。送信要求部２０３は、受信したパケット送信完了通知を命令受信部２０１へ送信する（ステップＳ１４）。ここで、ＦＳＭ２１０の更新は抑制された状態であるため、ＦＳＭ２１０は状態遷移せず、ＴＡＳコントローラ１２５のパケット送信の次の段階への移行は発生しない。また、図７では、説明の都合上、ステップＳ１２の後に、ステップＳ１４を記載したが、実際にはステップＳ１４はステップＳ６〜１３と並行して行われる。
【００８１】
全ダミーパケットの送信が完了後（ステップＳ１２：肯定）、ダミーパケット送信制御部２４は、ダミーパケット送信開始レジスタ１２４を「０」に設定する（ステップＳ１５）。すなわち、ダミーパケット送信制御部２４は、ダミーパケットの送信が停止されるようにダミーパケット送信開始レジスタ１２４を設定する。
【００８２】
次に、状態管理部２１は、ダミーパケット送信動作レジスタ１２２を「０」に設定する。すなわち、状態管理部２１は、ダミーパケット送信動作が無効となるようにダミーパケット送信動作レジスタ１２２を設定する。さらに、状態管理部２１は、ＴＡＳ１１１のパケットの送受信が有効となるように状態レジスタ１２１を設定する（ステップＳ１６）。
【００８３】
以上に説明したように、本実施例に係る情報処理装置の試験装置は、ダミーデータを直接ＴＡＳの送信バッファが有するＳＲＡＭに書込み、そのダミーデータからダミーパケットを生成させてインターコネクトを介して他のＣＰＵへ送信させる処理を連続して実行させる。これにより、ＣＰＵ間のインターコネクトを含む経路の検証を容易に行うことができる。このように、主記憶装置であるメモリを参照せずにダミーパケットによりパケット送信テストを行うことができるので、メモリの不良によるテストの停止などを回避することができ、試験時間の短縮及び開発工数の大幅な削減を図ることができる。すなわち、迅速なシステム検証を確実に行うことができる。
【００８４】
また、ダミーパケットのパケットヘッダ及びペイロードを送信バッファのヘッダ領域へ格納するため、ヘッダ領域から読み出したデータでダミーパケットを生成することができる。そのため、ヘッダ領域及びペイロード領域のそれぞれにパケットヘッダとペイロードとを格納した場合に比べて、容易にダミーパケットを生成することができる。
【００８５】
また、以上の説明では、１つのＴＡＳコントローラ１２５におけるパケット送信テストによる検証について説明した。ただし、ＴＡＳコントローラ１２５が複数実装される構成であれば、ＴＡＳコントローラ１２５の数分の宛先もしくはパケットを用いた送信テストを一度に並行して行うことができる。さらに、以上の説明では、１つのシステムボード内のＣＰＵ間の検証について主に説明したが、これに限らず、異なるシステムボードに搭載されたＣＰＵ間でも検証を行うことができる。
【符号の説明】
【００８６】
１  システムボード
１０  ＣＰＵ
１１  コア
１５  インターコネクト
２０  サービスプロセッサ
２１  状態管理部
２２  ダミーデータ書込部
２３  パケット情報設定部
２４  ダミーパケット送信制御部
３０  メモリコントローラ
４０  ＤＩＭＭ
１００  インターコネクトコントローラ
１０１  送受信回路
１０２  クロスバスイッチ
１０３  データリンク制御回路
１０４  ＳｅｒＤｅｓ
１１１  ＴＡＳ
１１２  ＲＢＦ
１２１  状態レジスタ
１２２  ダミーパケット送信動作レジスタ
１２３  ダミーパケット情報レジスタ
１２４  ダミーパケット送信開始レジスタ
１２５  ＴＡＳコントローラ
１２６  パケット送信回路
１２７  ペイロード取得部
１３１  送信制御部
１３２  ＤＭＡ制御部
２０１  命令受信部
２０２  送信バッファ部
２０３  送信要求部
２１０  ＦＳＭ
２２１  ヘッダ領域
２２２  ペイロード領域
２３０  ＦＳＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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