(57)【要約】【課題】メモリを制御する信号線からのメモリへの不正アクセスによる情報の不正な書き換えを防止することが可能なメモリ制御装置を提供する。【解決手段】メモリ制御装置（コントローラ１０）は、予め決められた通信方式に従い、インタフェース部２４を介してメモリ３０を制御するメモリ制御部１１と、メモリ３０へのメモリ制御部１１からのアクセス状態及びインタフェース部２４の信号状態に応じて、メモリ３０への不正アクセスを検知する不正アクセス検知部１９と、不正アクセス検知部１９で不正アクセスが検知された場合、インタフェース部２４の信号状態を書き込み禁止状態にする信号制御部１５と、を有する。【選択図】図１
2018005325.tif 000002
【特許請求の範囲】
【請求項１】
予め決められた通信方式に従い、インタフェース部を介してメモリを制御するメモリ制御部と、
前記メモリへの前記メモリ制御部からのアクセス状態及び前記インタフェース部の信号状態に応じて、前記メモリへの不正アクセスを検知する不正アクセス検知部と、
前記不正アクセス検知部で前記不正アクセスが検知された場合、前記インタフェース部の信号状態を書き込み禁止状態にする信号制御部と、
を有する
ことを特徴とするメモリ制御装置。
【請求項２】
前記不正アクセス検知部は、
前記メモリ制御部からの前記アクセス状態を監視するメモリアクセス監視部と、
前記インタフェース部の信号状態の変化を監視する信号変化監視部と、
前記メモリアクセス監視部による監視結果及び前記信号変化監視部による監視結果に基づいて、前記不正アクセスの有無を判定する不正アクセス判定部と、
を有し、
前記不正アクセス判定部は、前記メモリへの前記メモリ制御部からのアクセスがなされておらず、且つ、前記インタフェース部の信号状態に変化がある場合に、前記不正アクセスがあると判定する
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記信号制御部は、前記インタフェース部の信号線の信号レベルを、予め決められた信号レベルに固定することで、前記インタフェース部の信号状態を前記書き込み禁止状態にする
ことを特徴とする請求項１又は２に記載のメモリ制御装置。
【請求項４】
前記インタフェース部は、クロック信号を前記メモリに送信するクロック信号線を含み、
前記信号制御部は、前記クロック信号線の信号レベルを、予め決められた信号レベルに固定することで、前記インタフェース部の信号状態を前記書き込み禁止状態にする
ことを特徴とする請求項１又は２に記載のメモリ制御装置。
【請求項５】
前記インタフェース部は、データ信号を前記メモリに送信するデータ信号線を含み、
前記信号制御部は、前記データ信号線の信号レベルを、予め決められた信号レベルに固定することで、前記インタフェース部の信号状態を前記書き込み禁止状態にする
ことを特徴とする請求項１又は２に記載のメモリ制御装置。
【請求項６】
前記インタフェース部は、前記メモリを制御対象として選択するセレクト信号を前記メモリに送信するセレクト信号線を含み、
前記信号制御部は、前記セレクト信号線の信号レベルを、予め決められた信号レベルに固定することで、前記インタフェース部の信号状態を前記書き込み禁止状態にする
ことを特徴とする請求項１又は２に記載のメモリ制御装置。
【請求項７】
前記インタフェース部は、クロック信号を前記メモリに送信するクロック信号線を含み、
前記不正アクセス検知部は、前記クロック信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項１、２、３、５、及び６のいずれか１項に記載のメモリ制御装置。
【請求項８】
前記不正アクセス検知部は、前記クロック信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項４に記載のメモリ制御装置。
【請求項９】
前記インタフェース部は、データ信号を前記メモリに送信するデータ信号線を含み、
前記不正アクセス検知部は、前記データ信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項１、２、３、４、及び６のいずれか１項に記載のメモリ制御装置。
【請求項１０】
前記不正アクセス検知部は、前記データ信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項５に記載のメモリ制御装置。
【請求項１１】
前記インタフェース部は、前記メモリを制御対象として選択するセレクト信号を前記メモリに送信するセレクト信号線を含み、
前記不正アクセス検知部は、前記セレクト信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項１から５のいずれか１項に記載のメモリ制御装置。
【請求項１２】
前記不正アクセス検知部は、前記セレクト信号線の信号レベルに応じて、前記メモリへの前記不正アクセスを検知する
ことを特徴とする請求項６に記載のメモリ制御装置。
【請求項１３】
前記通信方式は、Ｉ２Ｃ規格に基づく通信方式である
ことを特徴とする請求項１から１２のいずれか１項に記載のメモリ制御装置。
【請求項１４】
前記通信方式は、ＳＰＩ規格に基づく通信方式である
ことを特徴とする請求項１から１２のいずれか１項に記載のメモリ制御装置。
【請求項１５】
請求項１から１４のいずれか１項に記載のメモリ制御装置と、
前記メモリと、
前記インタフェース部と、
を有する
ことを特徴とするメモリ装置。
【請求項１６】
請求項１５に記載のメモリ装置を有し、
前記メモリ装置における前記メモリに記憶された情報に従い、画像形成処理を行う
ことを特徴とする画像形成装置。
【請求項１７】
前記不正アクセス検知部により、前記メモリへの前記不正アクセスが生じたと検知された場合、前記画像形成処理を停止する停止制御部をさらに有する
ことを特徴とする請求項１６に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置、メモリ装置、及び画像形成装置に関する。
【背景技術】
【０００２】
プリンタ、ＭＦＰ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｐｒｉｎｔｅｒ、又はＭｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｐｅｒｉｐｈｅｒａｌ）、ファクシミリ装置などの画像形成装置は、内部に設けたＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリを有することができる。この不揮発性メモリには、画像形成装置に固有の設定情報及び画像形成装置で使用される消耗品等を示す管理情報などの情報を書き込んでおくことができる。画像形成装置は、この情報に基づき、装置の状態を管理することができる。例えば、画像形成装置は、装置の起動時に、その不揮発性メモリに書き込まれた情報を読み出し、読み出した情報に応じて各種処理を行うことができる。
【０００３】
例えば、特許文献１は、部品の寿命情報、使用量情報、及び使用目的情報を記憶した第１の記憶部を有する着脱自在の画像形成ユニットと、第１の記憶部から読み出された寿命情報及び使用量情報を記憶する第２の記憶部と、第１の記憶部に記憶された使用目的情報と第２の記憶部に記憶された使用量情報とに基づいて、第１の記憶部に記憶された寿命情報を書き換える画像形成装置を開示している。ここで、画像形成ユニットは、消耗品とすることができ、第１の記憶部及び第２の記憶部はいずれも、不揮発性メモリとすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１７３６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、不揮発性メモリが搭載された回路基板において、不揮発性メモリを制御する信号線に、配線を何らかの方法で付加し、その配線から不揮発性メモリに不正にアクセスすることで、不揮発性メモリに記憶された情報を不正に書き換える問題が発生している。
【０００６】
特に、不揮発性メモリを搭載した画像形成装置等の電子装置において、装置の設定を示す設定情報又は装置に使用制限をかけるための管理情報を不揮発性メモリに記憶しておく場合、その電子装置は、上述のような情報の不正な書き換えにより、正規の処理を実行できなくなる。
【０００７】
例えば、特許文献１に記載の画像形成装置において、正規の消耗品以外の使用を制限するために消耗品に関する情報を不揮発性メモリに記憶していた場合、その情報が不正に書き換えられると、正規の消耗品以外の消耗品が使用可能となる。そして、この画像形成装置では、非正規の消耗品が使用されることにより、印字品質が低下するおそれがある。
【０００８】
本発明は、上述のような実状に鑑みてなされたものであり、その目的は、メモリを制御する信号線からのメモリへの不正アクセスによる情報の不正な書き換えを防止することが可能なメモリ制御装置、メモリ装置、及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るメモリ制御装置は、予め決められた通信方式に従い、複数の信号線を有するインタフェース部を介してメモリを制御するメモリ制御部と、前記メモリへの前記メモリ制御部からのアクセス状態及び前記インタフェース部の信号状態に応じて、前記メモリへの不正アクセスを検知する不正アクセス検知部と、前記不正アクセス検知部で前記不正アクセスが検知された場合、前記インタフェース部の信号状態を書き込み禁止状態にする信号制御部と、を有することを特徴とする。
【００１０】
本発明の一態様に係るメモリ装置は、前記メモリ制御装置と、前記メモリと、前記インタフェース部と、を有することを特徴とする。
【００１１】
本発明の一態様に係る画像形成装置は、前記メモリ装置を有し、前記メモリ装置における前記メモリに記憶された情報に従い、画像形成処理を行うことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、メモリを制御する信号線からのメモリへの不正アクセスによって、メモリに記憶された情報が不正に書き換えられることを防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係るメモリ装置の一構成例を示す概略図である。
【図２】図１に示されるメモリ装置における信号線の信号状態の一例を示すタイミングチャートである。
【図３】図２に示されるタイミングＴａにおける信号線の信号状態を示す図である。
【図４】図２に示されるタイミングＴｂにおける信号線の信号状態を示す図である。
【図５】図２に示されるタイミングＴｃにおける信号線の信号状態を示す図である。
【図６】図２に示されるタイミングＴｄにおける信号線の信号状態を示す図である。
【図７】図１に示されるメモリ装置における信号変化監視部による監視処理の一例を示すフロー図である。
【図８】図１に示されるメモリ装置におけるメモリアクセス監視部による監視処理及び信号制御部による書き込み禁止処理の一例を示すフロー図である。
【図９】図１に示されるメモリ装置における不正アクセス判定部による判定処理の一例を示すフロー図である。
【図１０】実施の形態１に係るメモリ装置の他の構成例（変形例２）を示す概略図である。
【図１１】実施の形態１に係るメモリ装置の他の構成例（変形例３）を示す概略図である。
【図１２】実施の形態１に係るメモリ装置の他の構成例（変形例４）を示す概略図である。
【図１３】実施の形態２に係るメモリ装置の一構成例を示す概略図である。
【図１４】実施の形態３に係る画像形成装置としてのプリンタの一構成例を概略的に示す側方断面図である。
【図１５】図１４に示されるプリンタの制御機構の一例を示すブロック図である。
【図１６】実施の形態１，２に係るメモリ制御装置の他の変形例の構成の一部、並びに実施の形態３に係る画像形成装置におけるプリンタ制御部の変形例の構成の一部を示すハードウェア構成図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態に係るメモリ制御装置、メモリ装置、及び画像形成装置について、並びに、そのメモリ制御装置におけるメモリ制御方法及びその画像形成装置における画像形成方法について、図１から図１６を参照しながら説明する。
【００１５】
《１》実施の形態１
実施の形態１に係るメモリ制御装置及びメモリ装置について、図１から図１２を参照しながら説明する。図１は、実施の形態１に係るメモリ装置の一構成例を示す概略図である。
【００１６】
図１に示されるように、実施の形態１に係るメモリ制御装置（コントローラと称す）１０は、インタフェース部２４を介してメモリ３０に接続され、メモリ３０への情報の書き込み及びメモリ３０からの情報の読み出しの制御を行う。
【００１７】
メモリ３０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の不揮発性メモリとすることができる。メモリ３０には、例えば、メモリ３０を搭載する電子装置の状態に関する情報（状態情報）及びその電子装置の設定に関する情報（設定情報）等の情報を記憶させることができる。
【００１８】
インタフェース部２４は、図１に示されるように、複数本の信号線を有することができ、予め決められた通信方式でコントローラ１０とメモリ３０との間の通信を行う通信インタフェースである。この予め決められた通信方式は、同期式のシリアル通信方式であるＩ２Ｃ規格に基づく通信方式とすることができる。つまり、インタフェース部２４は、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）規格に基づくシリアルバスであるＩ２Ｃバスとすることができる。
【００１９】
Ｉ２Ｃバスは、フィリップス社で開発されたシリアルバスであり、図１に示されるように、プルアップ抵抗２２，２３でプルアップされた、オープンドレインの２本の信号線で通信を行う。これら２本の信号線のいずれにおいても、双方向の通信がなされる。２本の信号線のうちの一方は、シリアルデータ信号（信号ＳＤＡ）用のシリアルデータ信号線（ＳＤＡ線）で、他方は、シリアルクロック信号（信号ＳＣＬ）用のシリアルクロック信号線（ＳＣＬ線）である。なお、インタフェース部２４には、図示しないグランド（ＧＮＤ）線も設けられている。実施の形態１では、基本的に、この予め決められた通信方式がＩ２Ｃ規格に基づく通信方式であることを前提に説明する。
【００２０】
プルアップ抵抗２２は、インタフェース部２４のＳＣＬ線とメモリ３０の電源２１との間に接続された抵抗であり、オープンドレインのＳＣＬ線を流れる信号ＳＣＬをＨｉｇｈ（１）の状態に変化させるためのものである。また、プルアップ抵抗２３は、インタフェース部２４のＳＤＡ線とメモリ３０の電源２１との間に接続された抵抗であり、オープンドレインのＳＤＡ線を流れる信号ＳＤＡをＨｉｇｈ（１）の状態に変化させるためのものである。
【００２１】
このように、コントローラ１０は、インタフェース部２４を介してメモリ３０に接続され、メモリ３０を制御する。また、図１に示されるように、実施の形態１に係るメモリ装置１は、これらのコントローラ１０、インタフェース部２４、及びメモリ３０を有する装置であり、コントローラ１０、プルアップ抵抗２２，２３、インタフェース部２４、及びメモリ３０を有することができる。
【００２２】
メモリ装置１は、様々な電子装置に組み込むことができ、電子装置に設けられた図示しないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）からの命令に従い、メモリ３０の制御を行う。この制御部及びコントローラ１０はいずれも、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）上に構築することができ、また、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の専用チップにより実現することができる。
【００２３】
次に、コントローラ１０の詳細について説明する。
図１に示されるように、コントローラ１０は、メモリ制御部１１、メモリアクセス監視部１２、信号変化監視部１３、不正アクセス判定部（不正アクセス判別部）１４、信号制御部１５、出力バッファ１６、双方向バッファ１７、及び双方向バッファ１８を有することができる。なお、コントローラ１０は図示しない電源を有する。また、この電源は、プルアップ抵抗２２，２３が接続される電源２１と同じ電圧である必要はなく、プルアップ抵抗２２，２３が電源２１の電圧に応じたものであればよい。
【００２４】
メモリ制御部１１は、電子装置に設けられたＣＰＵからの命令に従い、Ｉ２Ｃ規格に基づく通信方式に従い、インタフェース部２４を介してメモリ３０を制御する。具体的には、メモリ制御部１１は、内部で発生させたクロックに従い、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎを出力バッファ１６に出力するとともに、この命令に応じた出力イネーブル信号ｓｄａ＿ｏｅ＿ｎを双方向バッファ１７に出力する。メモリ制御部１１は、このような出力イネーブル信号の出力により、出力バッファ１６の出力端子が接続されたＳＣＬ線及び双方向バッファ１７の出力端子が接続されたＳＤＡ線を有するインタフェース部２４を介し、メモリ３０にアクセスし、情報の読み書きの制御を行う。情報の読み書きの制御とは、メモリ３０へ状態情報及び設定情報等の情報を書き込む制御、又はメモリ３０に記憶された情報のうちの必要な情報をメモリ３０から読み出す制御を指す。なお、メモリ３０から読み出される情報の信号は、双方向バッファ１７に入力され、信号ｓｄａ＿ｉの信号線を介してメモリ制御部１１に出力される。
【００２５】
出力バッファ１６は、その出力端子がインタフェース部２４のＳＣＬ線を介してメモリ３０に接続されている。出力バッファ１６は、そのＳＣＬ線を流れる信号ＳＣＬを制御するバッファで、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎにより信号ＳＣＬをＬｏｗ（０）の状態又はＨｉ−ｚの状態に変化させるものであり、その出力端子がオープンドレインとなっている。つまり、出力バッファ１６は、オープンドレイン出力であり、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎにより信号ＳＣＬをＬｏｗ（０）の状態にドライブできるが、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎだけでは信号ＳＣＬをＨｉｇｈ（１）の状態にドライブできない。しかし、出力バッファ１６の出力端子が接続されるＳＣＬ線には、プルアップ抵抗２２が接続されているため、信号ＳＣＬをＨｉ−ｚの状態にすれば、プルアップ抵抗２２により信号ＳＣＬをＨｉｇｈ（１）の状態にすることができる。
【００２６】
例えば、メモリ制御部１１が出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎをＨｉｇｈ（１）の状態にすることで、出力バッファ１６が信号ＳＣＬをＨｉ−ｚの状態にし、プルアップ抵抗２２がこの信号ＳＣＬをＨｉｇｈ（１）の状態にすることができる。また、メモリ制御部１１が出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎをＬｏｗ（０）の状態とすることで、出力バッファ１６から“０”が出力され、信号ＳＣＬをＬｏｗ（０）の状態にすることができる。
【００２７】
双方向バッファ１７は、その出力端子がインタフェース部２４のＳＤＡ線を介してメモリ３０に接続されている。双方向バッファ１７は、そのＳＤＡ線を流れる信号ＳＤＡを制御するバッファで、出力イネーブル信号ｓｄａ＿ｏｅ＿ｎにより信号ＳＤＡをＬｏｗ（０）の状態又はＨｉ−ｚの状態に変化させるものであり、オープンドレイン出力となっている。つまり、双方向バッファ１７は、出力イネーブル信号ｓｄａ＿ｏｅ＿ｎにより信号ＳＤＡをＬｏｗ（０）の状態にドライブできるが、出力イネーブル信号ｓｄａ＿ｏｅ＿ｎだけでは信号ＳＤＡをＨｉｇｈ（１）の状態にドライブできない。しかし、双方向バッファ１７の出力端子が接続されるＳＤＡ線には、プルアップ抵抗２３が接続されているため、信号ＳＤＡをＨｉ−ｚの状態にすれば、プルアップ抵抗２３により信号ＳＤＡをＨｉｇｈ（１）の状態にすることができる。
【００２８】
例えば、メモリ制御部１１が出力イネーブル信号ｓｄａ＿ｏｅ＿ｎをＨｉｇｈ（１）の状態にすることで、双方向バッファ１７が信号ＳＤＡをＨｉ−ｚの状態にし、プルアップ抵抗２３がこの信号ＳＤＡをＨｉｇｈ（１）の状態にすることができる。また、メモリ制御部１１が出力イネーブル信号ｓｄａ＿ｏｅ＿ｎをＬｏｗ（０）の状態とすることで、双方向バッファ１７から“０”が出力され、信号ＳＤＡをＬｏｗ（０）の状態にすることができる。
【００２９】
なお、ここでは、出力バッファ１６、双方向バッファ１７の出力素子がＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成されることを前提として、出力方式をオープンドレインと称している。但し、出力バッファ１６、双方向バッファ１７の出力素子は、例えば、コレクタを出力端子とするバイポーラトランジスタで構成することもでき、その場合、同様の出力方式はオープンコレクタと称される。
【００３０】
また、図１に示されるように、コントローラ１０は、不正アクセス検知部１９を有する。不正アクセス検知部１９は、メモリ３０へのメモリ制御部１１からのアクセス状態及びインタフェース部２４の信号状態に応じて、メモリ３０への不正アクセスを検知する。不正アクセス検知部１９は、上述したメモリアクセス監視部１２、信号変化監視部１３、及び不正アクセス判定部１４を有することができる。
【００３１】
メモリアクセス監視部１２は、メモリ３０へのメモリ制御部１１からのアクセス状態を監視する。例えば、図１に示されるように、メモリアクセス監視部１２は、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎを出力する信号線に接続され、メモリ制御部１１から出力される出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎの変化を監視し、その信号ｓｃｌ＿ｏｅ＿ｎに変化があった場合に、その信号ｓｃｌ＿ｏｅ＿ｎの状態（信号状態）を、不正アクセス判定部１４へ通知する。出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎの状態は、メモリ３０へのメモリ制御部１１からのアクセス状態を示しており、この例では、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態の場合、メモリ３０へのメモリ制御部１１からのアクセスがなされていないものとする。
【００３２】
信号変化監視部１３は、インタフェース部２４の信号状態の変化を監視する。例えば、図１に示されるように、信号変化監視部１３は、ＳＣＬ線（出力バッファ１６の出力端子に接続された信号線）に接続される双方向バッファ１８から出力される信号ｓｉｇ＿ｉの状態を監視することで、ＳＣＬ線に流れる信号ＳＣＬの状態を監視する。信号変化監視部１３は、例えば、信号ｓｉｇ＿ｉがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと（つまり、信号ＳＣＬがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと）を検知したとき、検知したことを不正アクセス判定部１４へ通知する。信号ＳＣＬの状態は、インタフェース部２４の信号状態を示している。
【００３３】
不正アクセス判定部１４は、メモリアクセス監視部１２による監視結果及び信号変化監視部１３による監視結果に基づいて、メモリ３０への不正なアクセスの有無を判定する。不正アクセス判定部１４は、上述したようにメモリアクセス監視部１２からの通知及び信号変化監視部１３からの通知により、それらの監視結果を得ることができる。
【００３４】
不正アクセス判定部１４は、例えば、信号変化監視部１３から信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことが通知されたとき、メモリアクセス監視部１２から通知された信号ｓｃｌ＿ｏｅ＿ｎの信号状態を判定し、信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態であった場合（つまり、メモリ３０へのメモリ制御部１１からのアクセスがなされていない場合）に、メモリ３０への不正アクセスがあったと判定する。また、不正アクセス判定部１４は、不正なアクセスがあると判定したとき、不正アクセスがあったことを信号制御部１５に通知する。
【００３５】
この例に限らず、不正アクセス判定部１４は、メモリ３０へのメモリ制御部１１からのアクセスがなされておらず、且つ、インタフェース部２４の信号状態に変化がある場合に、不正アクセスがあると判定すればよい。また、不正アクセス判定部１４は、このような場合を含め、メモリ３０へのメモリ制御部１１からのアクセス状態と、インタフェース部２４の信号状態とに相違があった場合に、不正アクセスがあると判定してもよい。
【００３６】
図１に示される構成例では、信号制御部１５は、不正アクセス判定部１４から不正アクセスがあったことが通知されたとき、双方向バッファ１８の入力端子に出力する信号ｓｉｇ＿ｏをＬｏｗ（０）の状態にするとともに、双方向バッファ１８への出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態にすることで双方向バッファ１８を出力状態にする。これにより、信号制御部１５は、不正アクセスの発生時に強制的に、信号ＳＣＬを信号ｓｉｇ＿ｏの状態と同じ状態、つまりＬｏｗ（０）の状態にすることができる。この例に限らず、信号制御部１５は、不正アクセス検知部１９で不正アクセスが検知された場合、インタフェース部２４の信号状態を書き込み禁止状態にすればよい。
【００３７】
ここで、双方向バッファ１８について説明する。双方向バッファ１８は、信号変化監視部１３のほか、信号制御部１５及びＳＣＬ線に接続されており、信号制御部１５から出力される出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎの状態に応じて入力状態と出力状態を切り替えて使用するバッファである。例えば、双方向バッファ１８は、信号ｓｉｇ＿ｏｅ＿ｎ信号がＨｉｇｈ（１）の状態のときに入力状態とし、信号ｓｉｇ＿ｏｅ＿ｎがＬｏｗ（０）の状態のときに出力状態とすることができる。
【００３８】
双方向バッファ１８は、入力状態の場合、ＳＣＬ線を流れる信号ＳＣＬを入力し、信号変化監視部１３に出力する。信号変化監視部１３に出力される信号は、上述のように信号ｓｉｇ＿ｉとする。信号制御部１５が出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＨｉｇｈ（１）の状態とすることで、双方向バッファ１８の出力側のバッファをＨｉ−ｚの状態にし、双方向バッファ１８の入力側のバッファから信号ＳＣＬを入力することができる。これにより、双方向バッファ１８は、信号変化監視部１３に入力された信号ＳＣＬを、信号ｓｉｇ＿ｉとして出力することができる。
【００３９】
双方向バッファ１８は、出力状態の場合、信号制御部１５から出力される信号ｓｉｇ＿ｏをＳＣＬ線に出力する。具体的には、信号制御部１５が出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態にすることで、双方向バッファ１８が信号ｓｉｇ＿ｏをＳＣＬ線に出力し、信号ＳＣＬを信号ｓｉｇ＿ｏの状態と同じ状態にすることができる。
【００４０】
次に、図２から図６を参照しながら、上述のような構成のメモリ装置１における信号線の信号状態の変化について説明する。図２は、メモリ装置１における信号線の信号状態の一例を示すタイミングチャートである。また、図３、図４、図５、図６は、図２に示されるタイミングＴａ，Ｔｂ，Ｔｃ，Ｔｄにおける信号線の信号状態をそれぞれ示す図である。
【００４１】
メモリ３０への通常アクセス時（不正アクセスでない場合）、信号ＳＣＬは、図２におけるタイミングＴａでの信号状態及び図３に示されるようにｓｃｌ＿ｏｅ＿ｎ＝０とすることでＬｏｗ（０）の状態となり、また、ｓｃｌ＿ｏｅ＿ｎ＝１とすることでＨｉｇｈ（１）の状態となる。この場合のＨｉｇｈ（１）の状態は、プルアップ抵抗２２によるものである。同様に、通常アクセス時、信号ＳＤＡは、図２におけるタイミングＴａでの信号状態及び図３に示されるようにｓｄａ＿ｏｅ＿ｎ＝０とすることでＬｏｗ（０）の状態となり、また、ｓｄａ＿ｏｅ＿ｎ＝１とすることでＨｉｇｈ（１）の状態となる。この場合のＨｉｇｈ（１）の状態は、プルアップ抵抗２３によるものである。
【００４２】
また、信号ｓｉｇ＿ｏｅ＿ｎは、コントローラ１０の起動時には１となり、不正アクセスが検知されると０となる。よって、メモリ３０への通常アクセス時にはｓｉｇ＿ｏｅ＿ｎは１のままである。ｓｉｇ＿ｏｅ＿ｎ＝１とすることで、双方向バッファ１８は入力状態となり、ＳＣＬ線は信号ｓｉｇ＿ｉが流れる信号線（双方向バッファ１８と信号変化監視部１３との間の信号線）に接続され、信号ｓｉｇ＿ｉは信号ＳＣＬと同様に変化することになる。
【００４３】
よって、図２におけるタイミングＴａでの信号状態及び図３に示されるように、メモリ３０への通常アクセス時（ｓｉｇ＿ｏｅ＿ｎ＝１の場合）で、且つ、信号ＳＣＬがＬｏｗ（０）の状態の場合、信号ｓｉｇ＿ｉはＬｏｗ（０）の状態になる。ここで、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態であれば、信号ｓｃｌ＿ｏｅ＿ｎがＬｏｗ（０）の状態であることを示している。同様に、通常アクセス時、信号ＳＣＬがＨｉｇｈ（１）の状態の場合には、信号ｓｉｇ＿ｉはＨｉｇｈ（１）の状態になる。ここで、信号ｓｉｇ＿ｉがＨｉｇｈ（１）の状態であれば、信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態であることを示している。
【００４４】
一方で、不正アクセスの検知時には、ｓｉｇ＿ｏｅ＿ｎ＝０とすることで、双方向バッファ１８は出力状態となり、信号ｓｉｇ＿ｏが流れる信号線はＳＣＬ線と接続される。よって、図２におけるタイミングＴｃでの信号状態及び図５に示されるように、不正アクセス検知時（ｓｉｇ＿ｏｅ＿ｎ＝０の場合）で、且つ、信号ｓｉｇ＿ｏがＬｏｗ（０）の状態の場合、信号ＳＣＬは、Ｌｏｗ（０）の状態になる。
【００４５】
メモリ３０への不正アクセスが検知された時点の処理について説明する。メモリ３０への不正アクセスが行われると、図２におけるタイミングＴｂでの信号状態及び図４に示されるように、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態であってもｓｃｌ＿ｏｅ＿ｎ信号はＨｉｇｈ（１）の状態となる。不正アクセス判定部１４は、この状態により不正アクセス有りとの判定結果を出す。
【００４６】
不正アクセス有りと判定されると、図２におけるタイミングＴｃでの信号状態及び図５に示されるように、信号ｓｉｇ＿ｏｅ＿ｎはＬｏｗ（０）の状態となり、信号ＳＣＬは信号ｓｉｇ＿ｏによりＬｏｗ（０）の状態となる。以降、図２におけるタイミングＴｄでの信号状態及び図６に示されるように、信号ＳＣＬは、常にＬｏｗ（０）の状態となり、Ｈｉｇｈ（１）の状態へ変化することができない。例えば、このとき、図２におけるタイミングＴｄでの信号状態に示されるように、信号ＳＤＡが不正アクセスにより変化していたとしても、信号ＳＣＬがＨｉｇｈ（１）の状態に変化しないため、メモリ３０に記憶された情報が書き換えられることはない。
【００４７】
次に、図７から図９を参照しながら、上述のような構成のコントローラ１０における処理の一例について説明する。図７は、信号変化監視部１３による監視処理の一例を示すフロー図、図８は、メモリアクセス監視部１２による監視処理及び信号制御部１５による書き込み禁止処理の一例を示すフロー図、図９は、不正アクセス判定部１４による判定処理の一例を示すフロー図である。
【００４８】
図７に示されるように、信号変化監視部１３は、信号ｓｉｇ＿ｉの状態を監視する（ステップＳ１）。この例では、信号変化監視部１３は、ステップＳ１において、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態であるか否かを判定する。信号変化監視部１３は、信号ｓｉｇ＿ｉがＨｉｇｈ（１）の状態であった場合（ステップＳ１でＮＯの場合）、監視を継続する。信号変化監視部１３は、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になった場合（ステップＳ１でＹＥＳの場合）、不正アクセス判定部１４に信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことを通知し（ステップＳ２）、処理を終了する。
【００４９】
図８に示されるように、メモリアクセス監視部１２は、信号ｓｃｌ＿ｏｅ＿ｎの状態を監視する（ステップＳ１１）。この例では、メモリアクセス監視部１２は、ステップＳ１１において、信号ｓｃｌ＿ｏｅ＿ｎの状態が変化したか否かを判定する。メモリアクセス監視部１２は、信号ｓｃｌ＿ｏｅ＿ｎが変化しない場合（ステップＳ１１でＮＯの場合）、監視を継続する。メモリアクセス監視部１２は、信号ｓｃｌ＿ｏｅ＿ｎが変化した場合（ステップＳ１１でＹＥＳの場合）、不正アクセス判定部１４に信号ｓｃｌ＿ｏｅ＿ｎの状態（変化後の信号の状態）を通知し（ステップＳ１２）、処理を終了する。
【００５０】
図９に示されるように、不正アクセス判定部１４は、信号変化監視部１３から出力される、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことを示す通知を監視し、この通知の有無により、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態であるか否かを判定する（ステップＳ２１）。不正アクセス判定部１４は、この通知がない場合（ステップＳ２１でＮＯの場合）、監視を継続する。不正アクセス判定部１４は、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことを示す通知があった場合（ステップＳ２１でＹＥＳの場合）、メモリアクセス監視部１２から通知された信号ｓｃｌ＿ｏｅ＿ｎの状態を判定する（ステップＳ２２）。この例では、不正アクセス判定部１４は、ステップＳ２２において、信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態であるか否かを判定する。
【００５１】
不正アクセス判定部１４は、信号ｓｃｌ＿ｏｅ＿ｎがＬｏｗ（０）の状態であった場合（ステップＳ２２でＮＯの場合）、信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったのは、メモリ制御部１１がメモリ３０へアクセスしているためであり、不正アクセスでは無いと判定し、ステップＳ２１へ戻り、信号変化監視部１３から出力される通知を待つ。
【００５２】
一方で、不正アクセス判定部１４は、信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態であった場合（ステップＳ２２でＹＥＳの場合）、メモリ制御部１１がメモリ３０へアクセスしていない状態で信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になっているため、メモリ３０へ不正アクセスが行われたと判定し、信号制御部１５に不正アクセスがあったことを通知する（ステップＳ２３）。
【００５３】
次いで、信号制御部１５は、信号ｓｉｇ＿ｏをＬｏｗ（０）の状態に設定して出力し（ステップＳ２４）、信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態に設定して双方向バッファ１８を出力状態にする（ステップＳ２５）。なお、ステップＳ２４，Ｓ２５の順序は問わない。ステップＳ２４，Ｓ２５の処理により、ＳＣＬ線の信号ＳＣＬがＬｏｗ（０）の状態となる。この後も、信号ＳＣＬは、Ｌｏｗ（０）の状態のまま固定され、Ｈｉｇｈ（１）状態にできなくなり、メモリ３０へ不正な書き込みを行うことができなくなる。なお、図２に示されるように、信号ｓｉｇ＿ｏは、常にＬｏｗ（０）の状態に設定されていてもよい。
【００５４】
以上の説明のように、コントローラ１０は、インタフェース部２４の信号状態及びメモリ制御部１１からのアクセス状態（メモリ制御部１１での制御状態）に応じて、メモリ３０への不正なアクセスの有無を判定し、メモリ３０への不正なアクセスがあった場合には、インタフェース部２４の信号（メモリ３０への制御信号）を強制的にＬｏｗ（０）の状態にドライブする。そのため、コントローラ１０を有するメモリ装置１では、インタフェース部２４の信号線に配線を付加することでメモリ３０への不正アクセスがなされた場合にも、それを検知してメモリ３０への書き込みが不能な状態にすることができ、メモリ３０に記憶された情報を不正に書き換えられることを防ぐことができる。
【００５５】
このように、実施の形態１に係るコントローラ１０及びメモリ装置１では、メモリへの不正書き込み防止策の一つとして、メモリ３０を制御する信号線からのメモリ３０への不正アクセスによって、メモリ３０に記憶された情報が不正に書き換えられることを防止することができるといった効果を奏する。
【００５６】
また、実施の形態１に係るコントローラ１０及びメモリ装置１は、図１で示される構成例に限らず、図示した回路と同等の機能を果たす他の構成の回路を有することもできる。また、実施の形態１に係るメモリ制御装置及びメモリ装置は、例えば、次の変形例１〜６のような構成又は変形例１〜６と同等の機能を果たす構成を採用することもでき、その場合にも上述のような効果を奏する。
【００５７】
＜変形例１＞
図２から図９に示される処理例では、コントローラ１０の信号制御部１５は、不正アクセスが検知された場合に、信号ＳＣＬをＬｏｗ（０）の状態に固定するように（つまりＳＣＬ線の信号レベルをＬｏｗ（０）のレベルに固定するように）ドライブし、これにより、インタフェース部２４の信号状態を書き込み禁止状態にしている。
【００５８】
しかし、信号制御部１５は、クロック信号線であるＳＣＬ線の信号レベル（電圧レベル）を固定する場合、Ｌｏｗ（０）の状態に固定するに限らず、Ｈｉｇｈ（１）の状態に固定することもできる。例えば、信号制御部１５は、不正アクセス判定部１４から不正アクセスがあったことが通知されたとき、双方向バッファ１８の入力端子に出力する信号ｓｉｇ＿ｏをＨｉｇｈ（１）の状態にするとともに、双方向バッファ１８への出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態にすることで双方向バッファ１８を出力状態にする。これにより、信号制御部１５は、不正アクセスの発生時に、信号ＳＣＬを信号ｓｉｇ＿ｏの状態と同じＨｉｇｈ（１）の状態にすることができる。また、固定する信号レベルは、予め決められたレベルであればよく、Ｌｏｗ（０）とＨｉｇｈ（１）の間の他のレベルであっても、メモリ３０側でＨｉｇｈ（１）とＬｏｗ（０）のいずれに該当するかを判定できるレベルであればよい。
【００５９】
以上の説明のように、信号制御部１５は、インタフェース部２４の信号状態を書き込み禁止状態にするために、クロック信号線の信号レベルを予め決められた信号レベルに固定するように構成することができる。
【００６０】
＜変形例２＞
図１０は、実施の形態１に係るメモリ装置の他の構成例（変形例２）を示す概略図である。変形例２に係るメモリ装置について、図１に示されるメモリ装置１との相違点を中心に説明するが、上述した様々な例が適用できる。また、図１０において、図１に示される構成要素と同一又は対応する要素については、図１に示される符号と同一の符号又は図１に示される符号に添え字を付した符号を付している。
【００６１】
図１に示されるメモリ装置１及びその変形例１では、コントローラ１０の信号制御部１５は、不正アクセス検知時に信号ＳＣＬをＬｏｗ（０）等の予め決められたレベルに固定することで、インタフェース部２４の信号状態を書き込み禁止状態にしている。
【００６２】
これに対し、変形例２に係るメモリ装置１ａのコントローラ１０ａは、図１に示されるコントローラ１０において、不正アクセス検知時に、ＳＤＡ線の信号レベルをＬｏｗ（０）等の予め決められたレベルに固定するように構成している。
【００６３】
具体的には、図１０に示されるように、コントローラ１０ａは、図１に示されるコントローラ１０において、双方向バッファ１８の代わりに、信号制御部１５ａ及びＳＤＡ線に接続された出力バッファ１８ａと、ＳＣＬ線及び信号変化監視部１３に接続された入力バッファ１８ｂと、を有する。
【００６４】
そして、変形例２における信号制御部１５ａは、不正アクセス判定部１４から不正アクセスがあったことが通知されたとき、出力バッファ１８ａの入力端子に出力する信号ｓｉｇ＿ｏをＬｏｗ（０）の状態にするとともに、出力バッファ１８ａへの出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態にすることで出力バッファ１８ａを出力状態にする。これにより、信号制御部１５ａは、不正アクセスの発生時に強制的に、信号ＳＣＬを信号ｓｉｇ＿ｏの状態と同じ状態、例えばＬｏｗ（０）等の予め決められた信号レベルにすることができる。一方で、通常アクセス時には、信号制御部１５ａは、出力バッファ１８ａへの出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＨｉｇｈ（１）の状態にしておけばよい。
【００６５】
また、図示しないが、実施の形態１に係るメモリ装置は、図１に示される構成例と図１０に示される変形例２とを組み合わせ、不正アクセス検知時に、信号制御部がＳＣＬ線の信号レベル及びＳＤＡ線の信号レベルの双方を予め決められた信号レベルに固定するように構成することもできる。なお、このような構成の場合の信号制御部は、ＳＣＬ線とＳＤＡ線とで同じレベルに固定するようにしてもよいし、異なるレベルに固定するようにしてもよい。
【００６６】
以上の説明のように、実施の形態１に係るメモリ装置は、インタフェース部２４の信号状態を書き込み禁止状態にするために、信号制御部が、インタフェース部２４の信号線の信号レベルを予め決められた信号レベルに固定するように構成することができる。
【００６７】
＜変形例３＞
図１１は、実施の形態１に係るメモリ装置の他の構成例（変形例３）を示す概略図である。変形例３に係るメモリ装置について、図１に示されるメモリ装置１との相違点を中心に説明するが、上述した様々な例が適用できる。また、図１１において、図１に示される構成要素と同一又は対応する要素については、図１に示される符号と同一の符号又は図１に示される符号に添え字を付した符号を付している。
【００６８】
図１に示されるメモリ装置１及びその変形例１では、不正アクセス検知部１９は、不正アクセスを検知するためにクロック信号である信号ＳＣＬを監視した結果を用いて、つまりクロック信号線の信号レベルに応じて、メモリ３０への不正アクセスを検知するとともに、不正アクセス検知時にＳＣＬ線の信号レベルを固定している。
【００６９】
これに対し、図１１に示される変形例３に係るメモリ装置１ｃのコントローラ１０ｃは、図１に示されるコントローラ１０において、データ信号線の信号レベルに応じてメモリ３０への不正アクセスを検知する不正アクセス検知部１９ｃを有し、且つ、変形例２に係るメモリ装置と同様に、不正アクセス検知時にＳＤＡ線の信号レベルを固定するような信号制御部１５ｃを有する。
【００７０】
具体的には、図１１に示されるように、コントローラ１０ｃは、図１に示されるコントローラ１０において、ＳＣＬ線に接続された双方向バッファ１８の代わりに、監視対象を信号ＳＤＡとする構成を有する。つまり、コントローラ１０ｃは、ＳＤＡ線に接続された双方向バッファ１８ｃを有するとともに、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎを出力する信号線の代わりに出力イネーブル信号ｓｄａ＿ｏｅ＿ｎを出力する信号線に接続されたメモリアクセス監視部１２ｃを有する。
【００７１】
不正アクセス検知部１９ｃは、メモリアクセス監視部１２ｃのほか、信号変化監視部１３ｃ及び不正アクセス判定部１４ｃを有する。不正アクセス検知部１９ｃの処理については、監視される対象の信号が信号ＳＤＡになった点で、図１に示される不正アクセス検知部１９の処理と異なる。また、信号制御部１５ｃの処理については、信号ｓｉｇ＿ｏの出力先がＳＤＡ線になった点で、図１に示される信号制御部１５の処理と異なる。
【００７２】
その他、実施の形態１に係るメモリ装置のコントローラは、監視される対象を信号ＳＤＡとし、且つ、不正アクセス検知時にＳＣＬ線の信号レベルを固定するように構成することもできる。このコントローラは、図示しないが、例えば、図１０に示される構成例において、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎ及びｓｄａ＿ｏｅ＿ｎを出力する信号線を互いに入れ替え、インタフェース部２４のＳＣＬ線及びＳＤＡ線も互いに入れ替えたような構成を採用することができる。
【００７３】
＜変形例４＞
図１２は、実施の形態１に係るメモリ装置の他の構成例（変形例４）を示す概略図である。変形例４に係るメモリ装置について、図１に示されるメモリ装置１との相違点を中心に説明するが、上述した様々な例が適用できる。また、図１２において、図１に示される構成要素と同一又は対応する要素については、図１に示される符号と同一の符号を付している。
【００７４】
図１に示されるメモリ装置１では、コントローラ１０に、双方向バッファ１８で例示したような、不正アクセスを監視するための端子及びＳＣＬ線又はＳＤＡ線の信号レベルを固定するための端子を専用に設けている。また、図１１において、この専用の端子は双方向バッファ１８ｃが有し、図１０において、この専用の端子は出力バッファ１８ａ及び入力バッファ１８ｂが有する。
【００７５】
これに対し、図１２に示されるように、変形例４に係るメモリ装置４は、コントローラ４０において信号ＳＣＬ用の端子となる出力バッファを双方向バッファ４６とすることで、信号ＳＣＬの端子で不正アクセスを監視するとともに、不正アクセス時にもその端子から信号レベルの固定を行う。
【００７６】
具体的には、図１２に示されるように、変形例４に係るコントローラ４０は、メモリ制御部１１、双方向バッファ１７、不正アクセス検知部１９、マルチプレクサ（ＭＵＸ）４１、信号制御部４５、及び双方向バッファ４６を有することができる。信号制御部４５は、双方向バッファ４６から出力する信号を、出力信号ｓｉｇ＿ｏを出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎと“０”との間で切り替えるための選択信号ｓｉｇ＿ｓをＭＵＸ４１に出力する。信号制御部４５は、通常アクセス時にメモリ制御部１１から出力された出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎを選択するような選択信号ｓｉｇ＿ｓを出力し、不正アクセス検知時に“０”を選択するような選択信号ｓｉｇ＿ｓを出力する。ＭＵＸ４１は、信号制御部４５から出力された選択信号ｓｉｇ＿ｓに従い、出力信号ｓｃｌ＿ｏｅ＿ｓを信号ｓｃｌ＿ｏｅ＿ｎと固定レベルである“０”との間で切り替え、双方向バッファ４６に出力する。
【００７７】
ＭＵＸ４１は、信号ｓｃｌ＿ｏｅ＿ｓをＨｉｇｈ（１）の状態にすることで、ＳＣＬ線に接続される双方向バッファ４６の出力端子をＨｉ−ｚの状態にし、プルアップ抵抗２２により信号ＳＣＬをＨｉｇｈ（１）の状態にすることができる。また、双方向バッファ４６は、ＳＣＬ線に接続される出力端子がＨｉ−ｚの状態になることで、出力状態から入力状態に切り替えることができる。
【００７８】
双方向バッファ４６は、入力状態において、信号ＳＣＬを信号ｓｉｇ＿ｉとして信号変化監視部１３に出力する。信号変化監視部１３は、双方向バッファ４６から出力される信号ｓｉｇ＿ｉの状態を監視することで、ＳＣＬ線に流れる信号ＳＣＬの状態を監視する。このように、メモリ制御部１１からメモリ３０へのアクセスがなされていない場合には、双方向バッファ４６が入力状態になることで、信号変化監視部１３が信号ＳＣＬを監視することができる。そして、信号変化監視部１３は、例えば、信号ｓｉｇ＿ｉがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと（つまり、信号ＳＣＬがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと）を検知したとき、検知したことを不正アクセス判定部１４へ通知する。
【００７９】
不正アクセス判定部１４は、例えば、信号変化監視部１３から信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことが通知されたとき、メモリアクセス監視部１２から通知された信号ｓｃｌ＿ｏｅ＿ｎの信号状態を判定し、信号ｓｃｌ＿ｏｅ＿ｎがＨｉｇｈ（１）の状態であった場合（つまり、メモリ３０へのメモリ制御部１１からのアクセスがなされていない場合）に、メモリ３０への不正アクセスがあったと判定する。また、不正アクセス判定部１４は、不正なアクセスがあると判定したとき、不正アクセスがあったことを信号制御部４５に通知する。
【００８０】
一方、ＭＵＸ４１は、信号ｓｃｌ＿ｏｅ＿ｓをＬｏｗ（０）の状態にすることで、双方向バッファ４６から固定レベルである“０”を出力させ、信号ＳＣＬをＬｏｗ（０）の状態にすることができる。信号制御部４５は、不正アクセス判定部１４から不正アクセス検知の通知を受けた場合、ＭＵＸ４１から常に“０”を出力させることで、双方向バッファ４６から常に固定レベルである“０”を出力させ、信号ＳＣＬをＬｏｗ（０）の状態に固定することができる。
【００８１】
また、図１２に示されるメモリ装置４は、コントローラ４０の信号ＳＣＬの端子（ＳＣＬ線への出力端子）として双方向バッファ４６を設けているが、変形例４は、例えば変形例３を適用することもできる。つまり、変形例４に係るメモリ装置は、コントローラの信号ＳＤＡの端子を双方向バッファとし、信号ＳＤＡの端子で不正アクセスを監視するとともに、不正アクセス時にもその端子から信号レベルの固定を行うこともできる。
【００８２】
＜変形例５＞
図１に示されるメモリ装置１及びその変形例１〜４では、不正アクセスを検知するためにメモリアクセス監視部が監視する信号を、出力イネーブル信号ｓｃｌ＿ｏｅ＿ｎ又はｓｄａ＿ｏｅ＿ｎとし、メモリアクセス監視部がメモリ３０へのアクセスの有無をメモリ制御部１１から出力される出力イネーブル信号に基づき判定している。この代わりに、メモリ制御部１１がメモリアクセス監視部に直接、アクセス状況を示す信号を出力し、メモリアクセス監視部がこの信号に基づきメモリ３０へのアクセスの有無を判定するように構成することもできる。
【００８３】
＜変形例６＞
図１に示されるメモリ装置１及びその変形例１〜５では、メモリ３０が不揮発性メモリであることを前提としたが、実施の形態１に係るメモリ制御装置の制御対象となるメモリ（例えば、図１等に示されるメモリ３０）は、揮発性メモリとすることもできる。制御対象のメモリが揮発性メモリの場合、そこに記憶される情報は、リセットにより消去される情報（例えば、一時的な設定情報など）となるが、不正アクセスによる情報の書き換えを防止する上述した効果は得られる。
【００８４】
《２》実施の形態２
実施の形態２に係るメモリ制御装置及びメモリ装置について、図１３を参照しながら説明する。図１３は、実施の形態２に係るメモリ装置の一構成例を示す概略図である。実施の形態２に係るメモリ装置について、図１に示されるメモリ装置１との相違点を中心に説明するが、実施の形態２では、上述した様々な例（変形例１〜６も含む例）が適用できる。
【００８５】
実施の形態１では、インタフェース部２４がＩ２Ｃバスを有することを前提としている。これに対し、図１３に示されるように、実施の形態２に係るメモリ装置６は、コントローラ６０、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）バスを有するインタフェース部８４、及びメモリ９０を有する。インタフェース部８４は、複数本の信号線を有し、同期式のシリアル通信方式であるＳＰＩ規格に基づく通信方式でコントローラとメモリとの間の通信を行う。
【００８６】
また、メモリ装置６は、様々な電子装置に組み込むことができ、電子装置に設けられた図示しないＣＰＵからの命令に従い、メモリ９０の制御を行う。なお、コントローラ６０は図示しない電源を有し、メモリ９０もこの電源又は図示しない他の電源に接続されている。
【００８７】
インタフェース部８４は、チップセレクト信号（信号ＣＳ）用のチップセレクト信号線（ＣＳ線）、シリアルクロック信号（信号ＳＣＫ）用のシリアルクロック信号線（ＳＣＫ線）、シリアルデータ信号（信号ＳＤＯ）送信用のデータ信号線（ＳＤＯ線）、及びシリアルデータ信号（信号ＳＤＩ）受信用のデータ信号線（ＳＤＩ線）を有する。その他、インタフェース部８４には図示しないＧＮＤ線を有する。また、図１３に示されるメモリ装置６では、コントローラ６０の出力端子はオープンドレイン又はオープンコレクタとなっていない。但し、コントローラ６０の出力端子を、図１に示される構成例と同様にオープンドレイン又はオープンコレクタとすることもできる。
【００８８】
ＣＳ線は、チップを選択するＣＳ信号を送信する信号線である。チップとは、マスタとなるコントローラ６０に接続され、メモリ９０のようなスレーブとなるデバイスを指すため、ＣＳ信号はスレーブセレクト（ＳＳ）信号とも称される。メモリ装置６におけるＣＳ線は、メモリ９０を制御対象として選択するセレクト信号をメモリ９０に送信するセレクト信号線である。また、マスタであるコントローラ６０は、信号ＳＣＫに同期し、ＳＤＯ線を介しスレーブであるメモリ９０に信号ＳＤＯを送信し、同時に、ＳＤＩ線を介しメモリ９０から信号ＳＤＩを受信する。そのため、信号ＳＤＯは、信号ＭＯＳＩ（Ｍａｓｔｅｒ  Ｏｕｔ  Ｓｌａｖｅ  Ｉｎ）とも称され、信号ＳＤＩは、信号ＭＩＳＯ（Ｍａｓｔｅｒ  Ｉｎ  Ｓｌａｖｅ  Ｏｕｔ）とも称される。
【００８９】
また、図１３に示されるように、コントローラ６０は、メモリ制御部６１、信号制御部６５、出力バッファ６６、出力バッファ６７、出力バッファ６８、入力バッファ６９、双方向バッファ７０、及び不正アクセス検知部７１を有する。不正アクセス検知部７１は、メモリアクセス監視部６２、信号変化監視部６３、及び不正アクセス判定部６４を有することができる。なお、図１３に示されるメモリ装置６は、図１に示されるメモリ装置１の各構成要素をＳＰＩ規格に基づく通信方式に適用できるように変更したものであり、図１中の構成要素と同じ名称の図１３中の構成要素については、相違点を中心に説明する。
【００９０】
メモリ制御部６１は、電子装置に設けられたＣＰＵからの命令に従い、ＳＰＩ規格に基づく通信方式に従い、インタフェース部８４を介してメモリ９０を制御する。具体的には、メモリ制御部６１は、この命令がメモリ９０に対するものであった場合、出力バッファ６６にチップセレクト信号ｃｓ＿ｏを出力するとともに、出力バッファ６７にシリアルクロック信号ｓｃｋ＿ｏを出力する。メモリ制御部６１は、チップセレクト信号ｃｓ＿ｏの出力により、出力バッファ６６の出力端子が接続されたＣＳ線を介し、信号ＣＳをメモリ９０に出力することで、メモリ９０が制御対象となっていることを通知する。信号ＣＳは、制御対象がメモリ９０になっている間、メモリ９０に出力される。メモリ制御部６１は、シリアルクロック信号ｓｃｋ＿ｏの出力により、出力バッファ６７の出力端子が接続されたＳＣＫ線を介し、クロック信号である信号ＳＣＫをメモリ９０に出力する。
【００９１】
出力バッファ６６は、ＣＳ線を流れる信号ＣＳを制御するバッファで、チップセレクト信号ｃｓ＿ｏにより信号ＣＳをＬｏｗ（０）の状態又はＨｉｇｈ（１）の状態に変化させるものである。例えば、メモリ制御部６１がチップセレクト信号ｃｓ＿ｏをＨｉｇｈ（１）の状態にすることで、出力バッファ６６が信号ＣＳをＨｉｇｈ（１）の状態にし、チップセレクト信号ｃｓ＿ｏをＬｏｗ（０）の状態とすることで、出力バッファ６６から“０”が出力され、信号ＣＳをＬｏｗ（０）の状態にすることができる。また、出力バッファ６７は、ＳＣＫ線を流れる信号ＳＣＫを制御するバッファで、シリアルクロック信号ｓｃｋ＿ｏにより信号ＳＣＫをＬｏｗ（０）の状態又はＨｉｇｈ（１）の状態に変化させるものである。例えば、メモリ制御部６１がシリアルクロック信号ｓｃｋ＿ｏをＨｉｇｈ（１）の状態にすることで、出力バッファ６７が信号ＳＣＫをＨｉｇｈ（１）の状態にし、シリアルクロック信号ｓｃｋ＿ｏをＬｏｗ（０）の状態とすることで、出力バッファ６７から“０”が出力され、信号ＳＣＫをＬｏｗ（０）の状態にすることができる。
【００９２】
また、メモリ制御部６１は、上記の命令に応じ、上記のクロックに従い、出力バッファ６８にデータ信号ｓｄ＿ｏを出力し、データ信号ｓｄ＿ｉを入力バッファ６９から入力する。出力バッファ６８は、ＳＤＯ線を介して、Ｈｉｇｈ（１）及びＬｏｗ（０）の組み合わせで構成されるデータ信号ｓｄ＿ｏをメモリ９０に出力する（信号ＳＤＯとして出力する）。また、入力バッファ６９は、ＳＤＩ線を介して、Ｈｉｇｈ（１）及びＬｏｗ（０）の組み合わせで構成される信号ＳＤＩをメモリ９０から入力し（データ信号ｓｄ＿ｉとして入力し）、メモリ制御部６１に出力する。
【００９３】
このようなメモリ制御部６１による制御により、コントローラ６０は、メモリ９０にアクセスし、情報の読み書きの制御を行うことができる。なお、メモリ制御部６１は、入力バッファ６９及び出力バッファ６８で入出力されるデータ信号を保持するシフトレジスタ（図示せず）を有することができる。
【００９４】
実施の形態２における不正アクセス検知部７１は、メモリ９０へのメモリ制御部６１からのアクセス状態及びＣＳ線の信号レベルに応じて、メモリ９０への不正アクセスを検知する。また、実施の形態２における信号制御部６５は、ＣＳ線の信号レベルを、予め決められた信号レベルに固定することで、インタフェース部８４の信号状態を書き込み禁止状態にする。不正アクセス検知部７１及び信号制御部６５におけるこのような処理の一例について、具体的に説明する。
【００９５】
メモリアクセス監視部６２は、メモリ９０へのメモリ制御部６１からのアクセス状態を監視する。例えば、図１３に示されるように、メモリアクセス監視部６２は、チップセレクト信号ｃｓ＿ｏを出力する信号線に接続され、メモリ制御部６１から出力されるチップセレクト信号ｃｓ＿ｏの変化を監視し、その信号ｃｓ＿ｏに変化があった場合に、その信号ｃｓ＿ｏの状態（信号状態）を、不正アクセス判定部６４へ通知する。チップセレクト信号ｃｓ＿ｏの状態は、メモリ９０へのメモリ制御部６１からのアクセス状態を示しており、この例では、チップセレクト信号ｃｓ＿ｏがＨｉｇｈ（１）の状態の場合、メモリ９０へのメモリ制御部６１からのアクセスがなされていないものとする。
【００９６】
信号変化監視部６３は、インタフェース部８４の信号状態の変化を監視する。例えば、図１３に示されるように、信号変化監視部６３は、ＣＳ線（出力バッファ６６の出力端子に接続された信号線）に接続される双方向バッファ７０から出力される信号ｓｉｇ＿ｉの状態を監視することで、ＣＳ線に流れる信号ＣＳの状態を監視する。信号変化監視部６３は、例えば、信号ｓｉｇ＿ｉがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと（つまり、信号ＣＳがＨｉｇｈ（１）の状態からＬｏｗ（０）の状態になったこと）を検知したとき、検知したことを不正アクセス判定部６４へ通知する。信号ＣＳの状態は、インタフェース部８４の信号状態を示している。
【００９７】
不正アクセス判定部６４は、メモリアクセス監視部６２による監視結果及び信号変化監視部６３による監視結果に基づいて、メモリ９０への不正なアクセスの有無を判定する。不正アクセス判定部６４は、上述したようにメモリアクセス監視部６２からの通知及び信号変化監視部６３からの通知により、それらの監視結果を得ることができる。
【００９８】
不正アクセス判定部６４は、例えば、信号変化監視部６３から信号ｓｉｇ＿ｉがＬｏｗ（０）の状態になったことが通知されたとき、メモリアクセス監視部６２から通知された信号ｃｓ＿ｏの信号状態を判定し、信号ｃｓ＿ｏがＨｉｇｈ（１）の状態であった場合（つまり、メモリ９０へのメモリ制御部６１からのアクセスがなされていない場合）に、メモリ９０への不正アクセスがあったと判定する。また、不正アクセス判定部６４は、不正なアクセスがあると判定したとき、不正アクセスがあったことを信号制御部６５に通知する。
【００９９】
この例に限らず、不正アクセス判定部６４は、メモリ９０へのメモリ制御部６１からのアクセスがなされておらず、且つ、インタフェース部８４の信号状態に変化がある場合に、不正アクセスがあると判定すればよい。また、不正アクセス判定部６４は、このような場合を含め、メモリ９０へのメモリ制御部６１からのアクセス状態と、インタフェース部８４の信号状態とに相違があった場合に、不正アクセスがあると判定してもよい。
【０１００】
信号制御部６５は、不正アクセス判定部６４から不正アクセスがあったことが通知されたとき、双方向バッファ７０の入力端子に出力する信号ｓｉｇ＿ｏをＬｏｗ（０）の状態にするとともに、双方向バッファ７０への出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎをＬｏｗ（０）の状態にすることで双方向バッファ７０を出力状態にする。これにより、信号制御部６５は、不正アクセスの発生時に強制的に、信号ＣＳを信号ｓｉｇ＿ｏの状態と同じ状態、つまりＬｏｗ（０）の状態にすることができる。この例に限らず、信号制御部６５は、不正アクセス検知部７１で不正アクセスが検知された場合、インタフェース部８４の信号状態を書き込み禁止状態にすればよい。
【０１０１】
ここで、双方向バッファ７０について説明する。双方向バッファ７０は、信号変化監視部６３のほか、信号制御部６５、及びＣＳ線に接続されており、信号制御部６５から出力される出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎの状態に応じて入力状態と出力状態を切り替えて使用するバッファである。例えば、双方向バッファ７０は、信号ｓｉｇ＿ｏｅ＿ｎ信号がＨｉｇｈ（１）の状態のときに入力状態とし、信号ｓｉｇ＿ｏｅ＿ｎがＬｏｗ（０）の状態のときに出力状態とすることができる。双方向バッファ７０は、入力状態において、ＣＳ線を流れる信号ＣＳを入力し、信号変化監視部６３に信号ｓｉｇ＿ｉとして出力する。また、双方向バッファ７０は、出力状態において、信号制御部６５から出力される信号ｓｉｇ＿ｏをＣＳ線に出力し、信号ＣＳを信号ｓｉｇ＿ｏの状態と同じ状態にする。
【０１０２】
但し、図１３に示されるように、実施の形態２に係るメモリ装置６は、コントローラ６０とインタフェース部８４との間に抵抗８１を有することができる。この抵抗８１は、出力バッファ６６の出力端子からメモリ９０へ出力される信号ＣＳの電位より、不正アクセス検知時に双方向バッファ７０の出力側バッファの出力端子から出力される信号ＣＳの電位を高くするために設けられる。これにより、不正アクセス時、双方向バッファ７０の出力端子から出力される信号を、メモリ９０に確実に伝達させることができる。
【０１０３】
なお、抵抗８１は、ダンピング抵抗としても機能する。よって、抵抗８１は、出力バッファ６６の出力端子の直近に接続されることが好ましい。ダンピング抵抗は、メモリ９０と他のバッファ６７，６８，６９，７０との間にも設けることができる。
【０１０４】
また、メモリ装置６では、不正アクセスを監視する対象の信号及び不正アクセス検知時に信号レベルを固定する対象の信号を、いずれも信号ＣＳとしたが、実施の形態２においても、実施の形態１及び変形例２，３で説明したように、いずれか一方又は双方を他の信号線の信号とすることもできる。なお、図１３に示されるように、コントローラ６０に１つのメモリ９０のみを接続する場合には、信号ＣＳを固定できるため、インタフェース部８４からＣＳ線を省くことができ、その場合には、不正アクセスを監視する対象の信号及び不正アクセス検知時に信号レベルを固定する対象の信号は、他の信号線の信号とすればよい。
【０１０５】
また、実施の形態２においても、双方向バッファ７０の代わりに、実施の形態１の変形例４で説明したように、不正アクセスを監視する対象の信号の信号線及び不正アクセス検知時に信号レベルを固定する対象の信号の信号線と接続される出力バッファ（出力バッファ６６，６７，６８のいずれか）を双方向バッファにすることもできる。
【０１０６】
以上の説明のように、実施の形態２によれば、実施の形態１と同様に不正アクセスの検知結果に応じてインタフェース部８４の信号を制御することができる。つまり、実施の形態２では、実施の形態１による効果をＳＰＩ規格に基づく通信方式を適用した場合に得ることができる。
【０１０７】
また、実施の形態２では、実施の形態１で適用したＩ２Ｃ規格に基づく通信方式とは異なる通信方式の例として、ＳＰＩ規格に基づく通信方式を例に挙げて説明したが、他の同期式のシリアル通信方式を採用することもでき、また、非同期式のシリアル通信方式、又はパラレル通信方式を採用することもできる。また、実施の形態１で適用したＩ２Ｃ規格に基づく通信方式の場合にも、信号ＣＳと同様のセレクト信号の信号線を設けることもでき、その場合にはここで説明したように、不正アクセスを監視する対象の信号及び不正アクセス検知時に信号レベルを固定する対象の信号の一方又は双方をセレクト信号とすることもできる。
【０１０８】
なお、非同期式の通信方式を採用した場合には、同期用のクロック信号がないため、メモリへのアクセスの有無をクロック信号で検知することができないが、実施の形態１における変形例５のようにメモリ制御部１１から直接、アクセス状況を示す信号を受け、その信号に基づきメモリへのアクセスの有無を検知すること、又は、データ信号等の他の制御信号に基づきメモリへのアクセスの有無を検知することは可能である。また、非同期式の通信方式を採用した場合には、同期用のクロック信号がないため、例えば、データ信号のレベル又はその他の制御信号のレベルを固定することで、メモリへの不正な書き込みを防止すればよい。
【０１０９】
《３》実施の形態３
実施の形態３として、実施の形態１及び２で説明したようなメモリ装置を有する電子装置の一例としての画像形成装置について、図１４から図１６を併せて参照しながら説明する。図１４は、実施の形態３に係る画像形成装置としてのプリンタの一構成例を概略的に示す側方断面図である。
【０１１０】
以下、実施の形態３に係る画像形成装置として、図１４に示されるプリンタ１００を例に挙げるが、プリンタの構成はこれに限ったものではない。また、実施の形態３に係る画像形成装置は、上述したようなメモリ装置を有し、そのメモリ装置におけるメモリに記憶された情報に従い、画像形成処理を行う装置であればよく、プリンタ１００のような単機能のプリンタに限らず、多機能のプリンタ（ＭＦＰ）、ファクシミリ装置など、様々な種類の画像形成装置とすることができる。
【０１１１】
図１４に示されるように、プリンタ１００は、プリンタ本体を収納する筐体１０２を有し、この筐体１０２の上部に、開閉可能なトップカバー部１０３が設けられている。筐体１０２内の下部には、印刷用紙等の記録媒体Ｐを格納する記録媒体格納部１１１が、挿脱自在に装着されている。記録媒体格納部１１１における記録媒体排出側には、記録媒体格納部１１１から記録媒体Ｐを１枚ずつ取り出すための給紙ローラ１１２が設けられている。給紙ローラ１１２の搬送路下流側には、取り出された記録媒体Ｐを画像形成部方向へ搬送するための第１のレジストローラ１１３ａ及び第２のレジストローラ１１３ｂが配設されている。
【０１１２】
第１のレジストローラ１１３ａの手前の上流側には、記録媒体Ｐの到達を検知するための走行系センサ１１４ａが配設されている。第１のレジストローラ１１３ａの下流側には、記録媒体Ｐの到達を検知するための走行系センサ１１４ｂが配設されている。さらに、第２のレジストローラ１１３ｂの下流側には、記録媒体Ｐが画像形成部に到達するタイミングを検知するための走行系センサ１１４ｃが配設されている。
【０１１３】
走行系センサ１１４ｃの下流側には、画像形成部が配設されている。画像形成部は、帯電、露光、現像、転写、及び定着による電子写真プロセスによって記録媒体Ｐ上に画像を形成するものであり、搬送ローラ１１５，１１６と、搬送ローラ１１５，１１６により駆動される搬送ベルト１１７と、複数の転写ローラと、複数の画像形成ユニットと、複数の露光部としての複数の発光ダイオード（ＬＥＤ）ヘッドと、定着部１２６と、を有することができる。
【０１１４】
図１４に示されるように、プリンタ１００の画像形成部は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色用の画像形成部を有する。なお、搬送ローラ１１５，１１６、搬送ベルト１１７、及び定着部１２６は、各色用の画像形成部に共通の構成要素である。ブラック用の画像形成部は、ブラック転写ローラ１１８Ｋ、ブラック画像形成ユニット１２０Ｋ、及びブラック用のＬＥＤヘッド１２５Ｋを有する。イエロー用の画像形成部は、イエロー転写ローラ１１８Ｙ、イエロー画像形成ユニット１２０Ｙ、及びイエロー用のＬＥＤヘッド１２５Ｙを有する。マゼンタ用の画像形成部は、マゼンタ転写ローラ１１８Ｍ、マゼンタ画像形成ユニット１２０Ｍ、及びマゼンタ用のＬＥＤヘッド１２５Ｍを有する。シアン用の画像形成部は、シアン転写ローラ１１８Ｃ、シアン画像形成ユニット１２０Ｃ、及びシアン用のＬＥＤヘッド１２５Ｃを有する。なお、図１４に示される構成例では、このようにブラック、イエロー、マゼンタ、及びシアンの各色用の画像形成部を有するが、プリンタの構成はこれに限ったものではない。
【０１１５】
搬送ベルト１１７は、一対の搬送ローラ１１５，１１６間に張設されて回転駆動され、送られてきた記録媒体Ｐを画像形成部の下流側へ搬送する無端状のベルトである。上述した４つの転写ローラ１１８Ｋ，１１８Ｙ，１１８Ｍ，１１８Ｃは、この搬送ベルト１１７の内側に所定間隔で配置されている。
【０１１６】
消耗品であるブラック画像形成ユニット１２０Ｋは、筐体１０２に対して独立して着脱可能に装着されている。ブラック画像形成ユニット１２０Ｋは、搬送ベルト１１７の上側において、この搬送ベルト１１７を挟んでブラック転写ローラ１１８Ｋと対峙する位置に配置されている。同様に、イエロー、マゼンタ、シアンの各色の画像形成ユニット１２０Ｙ，１２０Ｍ，１２０Ｃは、搬送ベルト１１７を挟んで各色の転写ローラ１１８Ｙ，１１８Ｍ，１１８Ｃとそれぞれ対峙する位置に、筐体１０２に対して独立して着脱可能に装着されている。
【０１１７】
ブラック画像形成ユニット１２０Ｋ内には、像担持体としての感光体ドラム１２１Ｋと、第１の記憶部としての第１のメモリタグ１２２Ｋと、現像剤としてのブラックのトナーを収納するトナーカートリッジ１２３Ｋと、が設けられている。トナーカートリッジ１２３Ｋは、第２のメモリタグ１２４Ｋを有する。
【０１１８】
感光体ドラム１２１Ｋは、搬送ベルト１１７を挟んで、ブラック転写ローラ１１８Ｋと対峙する位置に配置されている。感光体ドラム１２１Ｋは、図示しない帯電器によりその表面が帯電された後、ＬＥＤヘッド１２５Ｋにより画像データ（ブラック用の画像データ）に対応して露光されることで、その表面にブラック用の印刷データに応じた静電潜像を形成可能なドラムである。感光体ドラム１２１Ｋの表面上に形成されたトナー像は、搬送されてきた記録媒体Ｐ上に、ブラック転写ローラ１１８Ｋによって転写される。
【０１１９】
第１のメモリタグ１２２Ｋは、不揮発性メモリを有し、この不揮発性メモリ内に、消耗品情報（例えば、ブラック画像形成ユニット１２０Ｋの使用量情報としての印刷ページ数情報、寿命情報としての寿命ページ数情報、及び使用目的情報としての種別情報）が記憶される。トナーカートリッジ１２３Ｋは、ブラック画像形成ユニット１２０Ｋに対して着脱可能に装着され、内部に収納されたトナーをブラック画像形成ユニット１２０Ｋ内に供給する構造になっている。第２のメモリタグ１２４Ｋは、不揮発性メモリを有し、この不揮発性メモリ内に、消耗品情報（例えば、トナーの残量情報）が記憶される。
【０１２０】
ＬＥＤヘッド１２５Ｋは、感光体ドラム１２１Ｋの表面に対し、印刷データに応じた光を照射するものであり、開閉可能なトップカバー部１０３に取り付けられている。ＬＥＤヘッド１２５Ｋは、トップカバー部１０３が開けられると、感光体ドラム１２１Ｋの表面から離間し、トップカバー部１０３が閉じられると、感光体ドラム１２１Ｋの表面に近接してその表面を露光可能にする。
【０１２１】
主にブラック画像形成ユニット１２０Ｋについて説明したが、他色の画像形成ユニット１２０Ｙ，１２０Ｍ，１２０Ｃも基本的に同様の構成を有する。イエロー画像形成ユニット１２０Ｙは、感光体ドラム１２１Ｙと、第１のメモリタグ１２２Ｙと、第２のメモリタグ１２４Ｙを有するトナーカートリッジ１２３Ｙと、を有する。感光体ドラム１２１Ｙの表面には、ＬＥＤヘッド１２５Ｙによりイエロー用の印刷データに応じた光が照射される。感光体ドラム１２１Ｙの表面上に形成されたイエローのトナー像は、イエロー転写ローラ１１８Ｙによって記録媒体Ｐ上に転写される。また、マゼンタ画像形成ユニット１２０Ｍは、感光体ドラム１２１Ｍと、第１のメモリタグ１２２Ｍと、第２のメモリタグ１２４Ｍを有するトナーカートリッジ１２３Ｍと、を有する。感光体ドラム１２１Ｍの表面には、ＬＥＤヘッド１２５Ｍによりマゼンタ用の印刷データに応じた光が照射される。感光体ドラム１２１Ｍの表面上に形成されたマゼンタのトナー像は、マゼンタ転写ローラ１１８Ｍによって記録媒体Ｐ上に転写される。また、シアン画像形成ユニット１２０Ｃは、感光体ドラム１２１Ｃと、第１のメモリタグ１２２Ｃと、第２のメモリタグ１２４Ｃを有するトナーカートリッジ１２３Ｃと、を有する。感光体ドラム１２１Ｃの表面には、ＬＥＤヘッド１２５Ｃによりシアン用の印刷データに応じた光が照射される。感光体ドラム１２１Ｃの表面上に形成されたシアンのトナー像は、シアン転写ローラ１１８Ｃによって記録媒体Ｐ上に転写される。
【０１２２】
定着部１２６は、搬送ローラ１１６の下流側に配置され、記録媒体Ｐ上に転写されたトナー像を熱と圧力により定着させるものであり、例えば、加熱ローラ１２６ａと、記録媒体Ｐを挟んでその加熱ローラ１２６ａに圧接する加圧ローラ１２６ｂ等とで、構成することができる。定着部１２６の下流側には、走行系センサ１１４ｄが配置されている。走行系センサ１１４ｄは、定着部１２６から記録媒体Ｐが排出されたことを検知するためのセンサである。この走行系センサ１１４ｄの下流側には、排出された記録媒体Ｐを堆積するための排出スタッカ部１２７が設けられている。
【０１２３】
給紙ローラ１１２、第１、第２のレジストローラ１１３ａ，１１３ｂ、感光体ドラム１２１Ｋ，１２１Ｙ，１２１Ｍ，１２１Ｃ、転写ローラ１１８Ｋ，１１８Ｙ，１１８Ｍ，１１８Ｃ、及び定着部１２６は、図示しないモータにより駆動され、記録媒体Ｐをプリンタ下流方向へ搬送する構成になっている。
【０１２４】
また、プリンタ１００は、寿命管理機能を有するプリンタ制御部１３０と、高周波（ＲＦ）読み書き制御部１３３と、各色用のアンテナ部（ブラック用のアンテナ部１３４Ｋ、イエロー用のアンテナ部１３４Ｙ、マゼンタ用のアンテナ部１３４Ｍ、及びシアン用のアンテナ部１３４Ｃ）と、操作パネル１３５と、を有する。
【０１２５】
プリンタ制御部１３０には、図示しないケーブルを介して、走行系センサ１１４ａ〜１１４ｄ、ＬＥＤヘッド１２５Ｋ，１２５Ｙ，１２５Ｍ，１２５Ｃ、ＲＦ読み書き制御部１３３、及び操作パネル１３５等が接続されている。アンテナ部１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃは、画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃの近傍にそれぞれ配設され、図示しないケーブルを介して、ＲＦ読み書き制御部１３３に接続されている。
【０１２６】
ＲＦ読み書き制御部１３３は、プリンタ制御部１３０により制御され、図示しないケーブルを介して、制御信号及び電源電力が供給され、プリンタ制御部１３０とのインタフェース（Ｉ／Ｆ）、第１のメモリタグ１２２Ｋ，１２２Ｙ，１２２Ｍ，１２２Ｃ、及び第２のメモリタグ１２４Ｋ，１２４Ｙ，１２４Ｍ，１２４Ｃとのデータ読み出し／書き込み等の通信制御を行う機能を有している。ＲＦ読み書き制御部１３３は、アンテナ部１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃに接続されている。
【０１２７】
第１のメモリタグ１２２Ｋ及び第２のメモリタグ１２４Ｋは、アンテナ部１３４Ｋに対向して配置され、アンテナ部１３４Ｋを介してＲＦ読み書き制御部１３３と無線通信可能な構成になっている。ＲＦ読み書き制御部１３３は、アンテナ部１３４Ｋを介して、第１のメモリタグ１２２Ｋ及び第２のメモリタグ１２４Ｋに対してマルチリード可能な構成になっている。第１のメモリタグ１２２Ｙ，１２２Ｍ，１２２Ｃ、及び第２のメモリタグ１２４Ｙ，１２４Ｍ，１２４Ｃについても同様である。
【０１２８】
操作パネル１３５は、筐体１０２の外側に配設され、ユーザ操作を受け付ける部位であり、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）パネル等の表示パネル、及び各種操作キーを有することができる。この表示パネルは、プリンタ１００をユーザが操作する際のガイダンス画像及び各種情報を表示させるパネルである。この表示パネルは、表示させたガイダンス画像に対応する領域へのタッチ操作を検出可能なタッチパネルであることが好ましい。操作キーは、ユーザからの指示を入力するためのキーである。操作パネル１３５からユーザ操作により入力された指示は、プリンタ制御部１３０に渡され、プリンタ制御部１３０が他の部位を制御して、入力された指示に対応する動作を行わせる。このように、操作パネル１３５は、ユーザへのメッセージの報知が可能で、ユーザからのスイッチ操作によって設定変更が入力可能な構成になっている。
【０１２９】
このような構成を有するプリンタ１００では、記録媒体格納部１１１に格納された記録媒体Ｐは、給紙ローラ１１２によって１枚ずつ給紙され、レジストローラ１１３ａ，１１３ｂによってブラック画像形成ユニット１２０Ｋまで搬送される。ブラック画像形成ユニット１２０Ｋでは、回転する感光体ドラム１２１Ｋの表面が、図示しない帯電器により帯電され、この帯電された部分がＬＥＤヘッド１２５Ｋの下にくると、ＬＥＤヘッド１２５Ｋが露光し、帯電された部分に画像データに基づく静電潜像が形成される。この静電潜像は、図示しない現像ローラにより現像されてブラックのトナー画像となる。このブラックのトナー画像は、搬送ベルト１１７の下の転写ローラ１１８Ｋによって記録媒体Ｐ上に転写される。
【０１３０】
同様にして、記録媒体Ｐは、順次画像形成ユニット１２０Ｙ，１２０Ｍ，１２０Ｃを通過し、その通過過程で、イエロー、マゼンタ、シアンのトナー像が、記録媒体Ｐ上に順次転写されて重ね合わされる。その後、重ね合わされた各色のトナー像が、定着部１２６により加熱及び加圧されて定着され、外部の排出スタッカ部１２７へ排出される。
【０１３１】
以上の過程において、プリンタ制御部１３０は、走行系センサ１１４ａ〜１１４ｄの検知結果に基づき、画像形成ユニット用モータ等のモータを制御し、給紙ローラ１１２、第１，第２のレジストローラ１１３ａ，１１３ｂ、感光体ドラム１２１Ｋ，１２１Ｙ，１２１Ｍ，１２１Ｃ、転写ローラ１１８Ｋ，１１８Ｙ，１１８Ｍ，１１８Ｃ、及び定着部１２６を駆動させて、記録媒体Ｐを所定のタイミングで移動させ、カラー画像を記録媒体Ｐ上に形成させる。
【０１３２】
次に、図１５を併せて参照しながら、プリンタ１００の制御機構について説明する。図１５は、図１４に示されるプリンタ１００の制御機構の一例を示すブロック図である。図１５に示されるように、プリンタ１００の制御機構は、画像形成ユニット１２０Ｋ、ＲＦ読み書き制御部１３３、アンテナ部１３４Ｋ、操作パネル１３５、高圧制御部１３６、画像形成ユニット用モータ１３７、及びプリンタ制御部１３０を有することができる。なお、図１５では、画像形成ユニット、アンテナ部については、ブラック用の構成要素についてのみ図示するが、プリンタ１００の制御機構は、他色用の構成要素も有する。高圧制御部１３６は、画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃに接続されている。
【０１３３】
プリンタ制御部１３０は、プリンタ１００の全体を制御するためのプログラムに従って、プリンタ１００の動作を制御し、画像形成処理をはじめとする各種処理を実行する機能を有する。プリンタ制御部１３０は、例えば、図示しないＣＰＵ（中央処理装置）、一時記憶用の揮発性メモリとしての随時読み書き可能なメモリとしてのＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１３０ａ、第２の記憶部としての不揮発性メモリの一例であるＥＥＰＲＯＭ１３０ｂ、ＥＥＰＲＯＭ１３０ｂを制御するコントローラ１３０ｃ、及び図示しない入出力ポート等により構成されている。ここで、ＥＥＰＲＯＭ１３０ｂは、実施の形態１，２で説明したメモリ３０，９０に対応する不揮発性メモリの一例である。また、コントローラ１３０ｃは、実施の形態１，２で説明したコントローラ１０，１０ａ，１０ｃ，４０，６０に対応するコントローラである。さらに、プリンタ制御部１３０は、後述する停止制御部１３０ｄを有することもできる。
【０１３４】
プリンタ制御部１３０には、図示しない入出力ポートを介し、ＲＦ読み書き制御部１３３、操作パネル１３５、高圧制御部１３６、及び画像形成ユニット用モータ１３７が接続されている。図示しないが、プリンタ制御部１３０は、定着部１２６、走行系センサ１１４ａ〜１１４ｄ、給紙ローラ１１２、レジストローラ１１３ａ，１１３ｂ、搬送ベルト１１７を含む給紙・搬送機構を駆動するモータ、及び、定着部１２６を駆動するモータ等に接続され、それらを制御する。
【０１３５】
第１の記憶部としての第１のメモリタグ１２２Ｋ，１２２Ｙ，１２２Ｍ，１２２Ｃには、消耗品情報として、例えば、画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃにおいてそれぞれ使用された量を示す使用量情報としての印刷ページ数情報Ａ、寿命情報としての寿命ページ数情報Ｂ、及び、使用目的情報としての種別情報Ｃが、アドレスが付されて記憶される。
【０１３６】
プリンタ制御部１３０は、画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃのそれぞれについて、使用量を印刷ページ数情報Ａとして計算する機能を有している。印刷ページ数情報Ａは、ブラック、イエロー、マゼンタ、シアンそれぞれの色に対応した画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃの使用量を画像形成ユニット用モータ１３７の駆動時間と駆動速度に応じたＡ４版用紙への印刷ページ数に換算した値である。この使用量は、例えば感光体ドラム１２１Ｋ，１２１Ｙ，１２１Ｍ，１２１Ｃの回転数など、画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃの回転数とすることができる。印刷中において、回転数を示す回転数情報は、プリンタ制御部１３０内のＲＡＭ１３０ａ上で更新され、逐次、コントローラ１３０ｃの制御によりＥＥＰＲＯＭ１３０ｂに記憶される。また、プリンタ制御部１３０は、この回転数情報を基に、経時変化を補正するように、高圧制御部１３６が出力する高電圧バイアス値を制御する。これにより、初期から寿命まで安定した画質が保証される。
【０１３７】
プリンタ制御部１３０は、それぞれの色について、印刷ページ数情報Ａが印刷ページ数で規定したページ数を超えた場合、その色の画像形成ユニットの寿命と判断して、画像形成処理（印刷処理）を停止させる停止制御部１３０ｄを有している。具体的には、停止制御部１３０ｄは、画像形成ユニットの寿命時に、プリンタ制御部１３０に接続された各構成要素を停止させる制御を行う。プリンタ制御部１３０は、画像形成ユニットの寿命により画像形成処理を停止させる際には、操作パネル１３５、又は図示しないインタフェースを介してユーザに交換を促すとよい。
【０１３８】
第２の記憶部としてのＥＥＰＲＯＭ１３０ｂには、消耗品情報として、例えば、搭載されている画像形成ユニット１２０Ｋ，１２０Ｙ，１２０Ｍ，１２０Ｃのそれぞれについて、使用実績である印刷ページ数情報ａ及び寿命ページ数情報ｂが、アドレスが付されて記憶される。
【０１３９】
また、プリンタ制御部１３０は、第１の記憶部としての第１のメモリタグ１２２Ｋ，１２２Ｙ，１２２Ｍ，１２２Ｃに記憶された使用目的情報をＲＦ読み書き制御部１３３を介して取得するとともに、コントローラ１３０ｃを介して第２の記憶部としてのＥＥＰＲＯＭ１３０ｂに記憶された使用量情報を取得する。そして、プリンタ制御部１３０は、取得された使用目的情報及び使用量情報に基づいて、第１のメモリタグ１２２Ｋ，１２２Ｙ，１２２Ｍ，１２２Ｃに記憶された寿命情報を書き換える。プリンタ制御部１３０は、この書き換えをＲＦ読み書き制御部１３３を介して行うが、その書き換えのタイミングは、例えば印刷ジョブの終了時とすることができる。
【０１４０】
また、コントローラ１３０ｃは、ＥＥＰＲＯＭ１３０ｂへの不正アクセスが検知された場合、停止制御部１３０ｄに検知されたことを通知する。そして、停止制御部１３０ｄは、この通知を受けた場合、画像形成処理を停止させる。停止制御部１３０ｄは、上述のようにプリンタ制御部１３０に接続された各構成要素を停止させる制御を行うことで、画像形成処理を停止させることができる。画像形成処理の停止は、画像形成中のジョブに限って行うこともできるが、それ以降に受信したジョブについても停止状態を保つことが望ましい。
【０１４１】
また、上述のような不正アクセスの通知は、次のように行うことができる。コントローラ１３０ｃは、実施の形態１，２で説明したように、不正アクセス時にメモリ（ここでのＥＥＰＲＯＭ１３０ｂ）への書き込みを禁止状態にするが、停止制御部１３０ｄは、その際の制御を監視しておけばよい。コントローラ１３０ｃが図１に示されるコントローラ１０であった場合を例に挙げて説明すると、信号制御部１５が出力する出力イネーブル信号ｓｉｇ＿ｏｅ＿ｎを監視し、それがＬｏｗ（０）の状態になった場合に、停止制御部１３０ｄにそれを通知するような回路を、コントローラ１０（１３０ｃ）に組み込めばよい。
【０１４２】
また、このような不正アクセスの通知を行わない構成を採用することができる。コントローラ１３０ｃは、不正アクセス時にメモリ（ここでのＥＥＰＲＯＭ１３０ｂ）への書き込みを禁止状態にするが、これを利用すればよい。具体的には、停止制御部１３０ｄは、コントローラ１３０ｃへの各種情報（上記消耗品情報等）の書き込み命令又は読み出し命令に対し、コントローラ１３０ｃからエラーを受信した場合又は応答がない場合に、不正アクセスが発生したと判定し、画像形成処理を停止させることもできる。例えば、停止制御部１３０ｄは、画像形成中にＥＥＰＲＯＭ１３０ｂへの回転数情報の更新（回転数のカウントアップ）ができない場合、画像形成処理を停止させればよい。
【０１４３】
なお、停止制御部１３０ｄは、画像形成ユニットの寿命時に画像形成処理を停止させ、不正アクセス検知時にも画像形成処理を停止させるが、いずれか一方のときのみ画像形成処理を停止させるように構成することもできる。なお、停止制御部１３０ｄは、不正アクセス検知時にも画像形成処理を停止させる場合、コントローラ１３０ｃの内部に設けることもできる。
【０１４４】
以上の説明のように、実施の形態３に係る画像形成装置では、実施の形態１，２による効果に加えて、画像形成装置を不正に使用できないようにすることができる。また、プリンタ１００のプリンタ制御部１３０は、不正アクセスが検知された場合、予め定められた通知先にネットワークを介して通知する制御を行うこともできる。これにより、プリンタ１００では、不正にプリンタ１００を再使用することを抑止する効果が得られる。
【０１４５】
また、実施の形態３として電子装置が画像形成装置である場合について説明したが、画像形成装置以外の電子装置にも、同様の処理が適用できる。その場合、画像形成処理の代わりにその電子装置が実行する処理を、不正アクセス検知時に停止させるような処理を行うこともできる。
【０１４６】
《４》他の変形例
図１６は、実施の形態１，２に係るメモリ制御装置の他の変形例の構成の一部を示すハードウェア構成図である。図１及び図１０から図１３に示されるメモリ制御装置（コントローラ）コントローラ１０，１０ａ，１０ｃ，４０，６０はいずれも、プログラム（メモリ制御装置側のプログラム）を格納する記憶装置としてのメモリ２０１と、メモリ２０１に格納されたプログラムを実行する情報処理部としてのプロセッサ２０２とを用いて（例えば、コンピュータにより）実現することができる。この場合には、コントローラ１０，１０ａ，１０ｃ，４０，６０におけるメモリ制御部、不正アクセス検知部、及び信号制御部の全部又は一部は、プロセッサ２０２によって実現することができる。
【０１４７】
また、図１６は、実施の形態３に係る画像形成装置におけるプリンタ制御部の変形例の構成の一部を示すハードウェア構成図でもある。図１５に示されるプリンタ制御部１３０も、上述したようにプログラムに従ってプリンタの動作を制御することができる。つまり、プリンタ制御部１３０も、プログラム（プリンタ側のプログラム）を格納する記憶装置としてのメモリ２０１と、メモリ２０１に格納されたプログラムを実行する情報処理部としてのプロセッサ２０２とを用いて（例えば、コンピュータにより）実現することができる。
【０１４８】
また、これらのメモリ制御装置側のプログラム及びプリンタ側のプログラムはいずれも、非一時的な記録媒体に記憶させて頒布することで流通させること、或いはサーバ装置に格納しておきインターネットを介して流通させることができる。
【０１４９】
また、以上に説明したように、実施の形態１及び２に係るメモリ制御装置及びメモリ装置では、次に説明するようなメモリ制御方法が適用されている。このメモリ制御方法は、次のメモリ制御ステップ、不正アクセス検知ステップ、及び信号制御ステップを有する。また、上述のメモリ制御装置側のプログラムは、これらのステップを有するメモリ制御方法を、コンピュータに実行させるものであるとも言える。
【０１５０】
メモリ制御ステップは、メモリ制御装置のメモリ制御部が、予め決められた通信方式に従い、複数の信号線を有するインタフェース部を介してメモリを制御する。不正アクセス検知ステップは、メモリへのメモリ制御部からのアクセス状態（つまり、メモリ制御装置からのアクセス状態）及びインタフェース部の信号状態に応じて、メモリへの不正アクセスを検知する。信号制御ステップは、不正アクセス検知ステップで不正アクセスが検知された場合、インタフェース部の信号状態を書き込み禁止状態にする。不正アクセス検知ステップは、メモリ制御装置に設けた不正アクセス検知部により実行させることができる。信号制御ステップは、メモリ制御装置に設けた信号制御部により実行させることができる。その他の応用例については、メモリ制御装置及びメモリ装置について説明した通りであり、その説明を省略する。
【０１５１】
また、以上の説明のように、実施の形態３に係る画像形成装置では、このようなメモリ制御方法を含む画像形成方法が適用されている。また、上述のプリンタ側のプログラムは、この画像形成方法をコンピュータに実行させるものであるとも言える。この画像形成方法は、例えば、不正アクセス検知時に画像形成処理を停止する停止制御ステップを有することができる。その他の応用例については、画像形成装置について説明した通りであり、その説明を省略する。
【符号の説明】
【０１５２】
１，１ａ，１ｃ，４，６  メモリ装置、  １０，１０ａ，１０ｃ，４０，６０  コントローラ、  １１，６１  メモリ制御部、  １２，１２ｃ，６２  メモリアクセス監視部、  １３，１３ｃ，６３  信号変化監視部、  １４，１４ｃ，６４  不正アクセス判定部、  １５，１５ａ，１５ｃ，４５，６５  信号制御部、  １６，１８ａ，６６，６７，６８  出力バッファ、  １７，１８，１８ｃ，４６，７０  双方向バッファ、  １８ｂ，６９  入力バッファ、  １９，１９ｃ，７１  不正アクセス検知部、  ２１  電源、  ２２，２３  プルアップ抵抗、  ２４，８４  インタフェース部、  ３０，９０  メモリ、  ４１  ＭＵＸ、  ８１  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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