(57)【要約】【課題】伝送線路型薄膜磁界センサにおいて、従来は外部に設置したコイルによりセンサへバイアス磁界を印加する必要があった。センサシステムが大規模であり、またコイルの大きな時定数等によりセンサシステムの低周波ノイズを増大させる恐れがあった。【解決手段】薄膜プロセスを用いて、バイアスを印加するためのバイアス用薄膜と当該薄膜に通電するためのバイアス用電極端子を設け、当該バイアス用電極端子は、磁性薄膜の困難軸方向にバイアス磁界を発生させるように配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に誘電体薄膜を介して磁性薄膜とコプレーナ導体を積層する構造を有する磁界センサにおいて、バイアスを印加するためのバイアス用薄膜と当該薄膜に通電するためのバイアス用電極端子を備え、当該バイアス用電極端子は、前記磁性薄膜の困難軸方向にバイアス磁界を発生させるように配置されていることを特徴とする磁界センサ。
【請求項２】
請求項１記載の磁界センサであって、前記バイアス用薄膜は前記磁性薄膜であり、前記バイアス用電極端子の端部は、前記磁性薄膜の一部の領域の表面に積層するように形成されていることを特徴とすると磁界センサ。
【請求項３】
請求項２記載の磁界センサであって、前記絶縁基板がガラスであり、かつ磁性薄膜はアモルファスＣｏＮｂＺｒ（コバルトニオブジルコニウム）であり、かつ誘電体薄膜はチタン酸ストロンチウム（ＳｒＴｉＯ）であり、かつ積層されるコプレーナ導体及びバイアス用電極端子は、クロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ前記コプレーナ導体は、直線型またはミアンダ型であることを特徴とする磁界センサ。
【請求項４】
請求項１記載の磁界センサであって、前記バイアス用薄膜は導電性薄膜であって、前記磁性薄膜の下層に形成され、前記バイアス用電極端子の端部は、前記バイアス用薄膜の一部の領域の表面に積層するように形成されていることを特徴とする磁界センサ。
【請求項５】
請求項４記載の磁界センサであって、前記絶縁基板がガラスであり、かつ前記バイアス用薄膜はクロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ磁性薄膜はアモルファスＣｏＮｂＺｒであり、かつ誘電体薄膜はチタン酸ストロンチウムであり、積層されるコプレーナ導体及びバイアス用電極端子は、クロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ前記コプレーナ導体は、直線型またはミアンダ型であることを特徴とする磁界センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜磁界センサのバイアス印加手段に関する。
【背景技術】
【０００２】
高度情報化の急速な進展にともない、携帯電子機器、コンピュータ、情報通信機器、医療機器やメカトロニクス機器などで、機器の小形化・軽量化、インテリジェント化が進められており、これらの中にあって、磁界センサはモータ等の制御、非破壊検査、方位センサ、生体磁気計測等、多岐の用途で用いられている。
【０００３】
小型の薄膜磁界センサとして、絶縁基板上に、誘電体薄膜ＳｒＴｉＯ薄膜（チタン酸ストロンチウム）を介して、磁性薄膜とコプレーナ形状の導体を積層したセンサが提案されている（特許文献１）。コプレーナ形状の伝送路に高周波キャリア電流を通電し、さらに外部磁界を印加した場合に、磁界の関数として磁性薄膜の透磁率、表皮効果が変化し、その結果、抵抗、インダクタンスおよびインピーダンスが変化する現象を利用している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２２７８６６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１においては、前記小型薄膜磁界センサの磁性薄膜へのバイアス印加手段は、コイルに直流電源を用いて直流磁界を印加していた。バイアス印加手段としては、この他に、センサ周辺に永久磁石を設置する方法が考えられる。
【０００６】
しかし直流電源の出力の温度安定性やドリフト、コイルに電流を流すことによる応答性の悪化等により、センサシステムの低周波ノイズ（1/f）を増大させ、センサのＳＮ比を悪化させるとともに、センサシステムのコンパクト化が難しい等の課題があった。また、永久磁石を用いるとコストの増大を招く等の課題があった。
【０００７】
そこで、本発明は、誘電体薄膜、磁性薄膜及び伝送線路と同じ薄膜プロセスを用いて、バイアス磁界を発生させるバイアス印加手段を、センサ素子内に一体的に形成した小型薄膜磁界センサを提供することを目的とする。
【課題を解決するための手段】
【０００８】
（請求項１）
請求項１記載の発明は、絶縁基板上に誘電体薄膜を介して磁性薄膜とコプレーナ導体を積層する構造を有する磁界センサにおいて、バイアスを印加するためのバイアス用薄膜と当該薄膜に通電するためのバイアス用電極端子を備え、当該バイアス用電極端子は、前記磁性薄膜の困難軸方向にバイアス磁界を発生させるように配置されていることを特徴とする。
【０００９】
本発明において、センサ素子内にバイアス用薄膜と当該薄膜に通電するためのバイアス用電極端子が設けられ、前記バイアス用電極端子は、センサ素子の磁性薄膜の困難軸方向にバイアス磁界が発生するように配置されており、従来の外部コイルを代替えするものである。
本発明によれば、センサ素子内に薄膜プロセスを用いて一体的にバイアス印加手段が形成されるので、製造コストを大きく増加させることなく、コンパクトな薄膜磁界センサを提供することができる。
【００１０】
（請求項２）
請求項２記載の発明は、請求項１記載の磁界センサであって、前記バイアス用薄膜は前記磁性薄膜であり、前記バイアス用電極端子の端部は、前記磁性薄膜の一部の領域の表面に積層するように形成されていることを特徴とする。
【００１１】
本発明においては、センサ素子の磁性薄膜がバイアス用薄膜を兼ねるものであり、バイアス用電極端子は、磁性薄膜の一部の領域の表面に積層するように形成され、バイアス電流が通電されるものである。
本発明によれば、磁性薄膜がバイアス用薄膜を兼ねているので、構成がきわめてシンプルである。
【００１２】
（請求項３）
請求項３記載の発明は、請求項２記載の磁界センサであって、前記絶縁基板がガラスであり、かつ磁性薄膜はアモルファスＣｏＮｂＺｒ（コバルトニオブジルコニウム）であり、かつ誘電体薄膜はチタン酸ストロンチウムであり、かつ積層されるコプレーナ導体及びバイアス用電極端子は、クロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ前記コプレーナ導体は、直線型またはミアンダ型であることを特徴とする。
【００１３】
本発明によれば、センサを構成する絶縁基板はガラスであり、磁性薄膜は広く用いられるアモルファスＣｏＮｂＺｒであり、取扱いが容易である。また、チタン酸ストロンチウムは誘電率が高く、センサの小型化に有利である。積層されるコプレーナ導体及びバイアス用電極端子には、クロム薄膜と銅薄膜を構成要素に含むので、下地との接合が良好であり、抵抗率も低い。従って、バイアス用電極端子ではバイアス電流の通電に有利であり、コプレーナ線路においては、センサのゲイン低下を抑制できる。
【００１４】
（請求項４）
請求項４記載の発明は、請求項１記載の磁界センサであって、前記バイアス用薄膜は導電性薄膜であって、前記磁性薄膜の下層に形成され、前記バイアス用電極端子の端部は、前記バイアス用薄膜の一部の領域の表面に積層するように形成されていることを特徴とする。
【００１５】
本発明において、バイアス用薄膜は磁性薄膜とは別の薄膜プロセスで形成されるもので、その材質、寸法、膜厚は独立して設計される。また、当該バイアス用薄膜は、センサ素子の磁性薄膜と電気的に接続している必要はなく、バイアス用薄膜と磁性薄膜の間に絶縁膜があっても良い。尚、バイアス用電極端子も磁性薄膜と接続している必要はない。
【００１６】
前記バイアス用薄膜は、磁性薄膜の上側、例えば、コプレーナ線路の上に絶縁膜を介して配置することは可能である。しかしこの場合は、バイアス用薄膜の形成にあたり、コプレーナ線路の膜の段差を吸収するための平坦化処理を必要とし、薄膜プロセス上複雑である。この理由によって本発明では、バイアス用薄膜は磁性薄膜の下層に形成されると限定した。
本発明によれば、バイアス用薄膜は磁性薄膜とは独立した別の薄膜プロセスで形成されるので、バイアス用薄膜の材質や膜厚を適切に設定することで、バイアス電流値の上限を拡大させ、より大きなバイアス磁界の設定が可能になる。
【００１７】
（請求項５）
請求項５の発明は、請求項４記載の磁界センサであって、前記絶縁基板がガラスであり、かつ前記バイアス用薄膜はクロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ磁性薄膜はアモルファスＣｏＮｂＺｒであり、かつ誘電体薄膜はチタン酸ストロンチウムであり、積層されるコプレーナ導体及びバイアス用電極端子は、クロム薄膜と銅薄膜を構成要素に含む積層膜であり、かつ前記コプレーナ導体は、直線型またはミアンダ型であることを特徴とする。
【００１８】
本発明によれば、センサを構成する絶縁基板はガラスであり、磁性薄膜は広く用いられるアモルファスＣｏＮｂＺｒであり、取扱いが容易である。また、チタン酸ストロンチウムは誘電率が高く、センサの小型化に有利である。バイアス用薄膜はクロム薄膜と銅薄膜を構成要素に含む積層膜であり、ガラスとの接合が良好であり、抵抗率も低い。従って、バイアス通電に有利である。
また、積層されるコプレーナ導体及びバイアス用電極端子には、クロム薄膜と銅薄膜を構成要素に含むので、下地との接合が良好であり、抵抗率も低い。従って、バイアス用電極端子ではバイアス電流の通電に有利であり、コプレーナ線路においては、センサのゲイン低下を抑制できる。
【発明の効果】
【００１９】
本発明により、誘電体薄膜、磁性薄膜及び伝送線路と同じ薄膜プロセスを用いて、バイアス磁界を発生させるバイアス印加手段をセンサ素子内に一体的に形成することが出来る。従って、コストの上昇を抑え、かつコンパクトな小型薄膜磁界センサを提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】実施例１に係るセンサの構造（平面図）
【図２】実施例１に係るセンサの構造（断面図）
【図３】実施例１に係るセンサの作成方法を示すフローチャート
【図４】実施例１に係るセンサの測定方法の構成図
【図５】実施例１に係るセンサのバイアス磁界に対する、キャリアの位相変化および変化感度を示す図
【図６】実施例１の変形例に係るセンサの構造（平面図）
【図７】実施例２に係るセンサの構造（平面図）
【図８】実施例２に係るセンサの構造（断面図）
【図９】実施例２に係るセンサの作成方法の一部を示すフローチャート
【図１０】実施例２に係るセンサのバイアス磁界に対する位相変化感度を示す図
【発明を実施するための形態】
【００２１】
本発明の実施の形態として実施例を、図１〜図１０に基づいて説明する。
まず実施例１について述べる。実施例１は、バイアス用薄膜が磁性薄膜である場合である。図１及び２は試作したセンサ素子１の構造を示した模式図である。図１においては、薄膜を透明体として表示した。
磁性薄膜はアモルファスＣｏＮｂＺｒを用いた。このアモルファスＣｏＮｂＺｒ薄膜３は矩形状とし、センサ作成工程おいて、長辺方向に容易軸、短辺方向が困難軸になるように異方性を付与してある。当該薄膜の両端に配置された一対のバイアス用電極端子４ａ、４ｂには、直流バイアス電流が印加され、図１の矢印方向に流れる。すると磁化困難軸方向へバイアス磁界が発生する。バイアス電流値をゆっくり変化させながら、バイアス磁界を静的に変化させる。このバイアス磁界が異方性磁界と近い際に、キャリアの位相変化及び振幅変化値が最大値になると考えられる。
【００２２】
図２は、図１のＡＢ断面を示す。薄膜の膜厚方向の寸法が拡大されて描かれている。センサ素子１の層構造は、ガラス基板２の表面に形成されたアモルファスＣｏＮｂＺｒ薄膜３、その直上にＳｒＴｉＯ薄膜５、更にその直上にＣｕ（銅）薄膜７（下地はＣｒ（クロム）薄膜８）によるミアンダコプレーナ線路６からなっている。
前述の様に、アモルファスＣｏＮｂＺｒ薄膜３の長辺方向の両端にはバイアス用電極端子４ａ、４ｂが設けられている。その膜層は下地をＣｒ薄膜８とするＣｕ薄膜８である。以下、積層膜は層を／で区切って、例えば、Ｃｒ／Ｃｕの様に表示する。膜層を下層から順に示す。
【００２３】
バイアス用電極端子４ａ，４ｂのそれぞれの寸法は１．１ｍｍ×０．２５ｍｍの矩形型であり、厚みは２μｍである。バイアス用電極端子４は、アモルファスＣｏＮｂＺｒ薄膜３の表面と０．１５ｍｍの重なり領域を有して接続し、アモルファスＣｏＮｂＺｒ膜３にバイアス電流を流す端子の役割を果たしている。
【００２４】
ＳｒＴｉＯ薄膜５は、その膜厚を０．５μｍとした。ＳｒＴｉＯ薄膜５は、ミアンダコプレーナ線路６の下層に成膜されるが、バイアス用電極端子４が形成される領域には成膜されないようにする必要がある。本実施例では、後述の様に金属マスクを用いた。
【００２５】
ミアンダコプレーナ線路６の膜厚は２μｍでり、信号線幅は１１０μｍで、アース線とのギャップ長は２０μｍである。ミアンダコプレーナ線路６と先のバイアス用電極端子４は、本実施例においては、便宜上同一の膜構造に設計した。後述の様に同時に形成されている。両者の膜構造は異なって良い。
図２において、ミアンダコプレーナ線路の信号線はＳで表示されており、キャリア電流の瞬間的な方向も図示されている。本明細書においては、本実施例の場合はミアンダ数を４と定義する。後述する図６のミアンダコプレーナ線路では、ミアンダ数は５である。ミアンダ数が１の場合を直線のコプレーナ線路とする。コプレーナ線路のミアンダ数、信号線幅、アース線幅、ギャップ長、膜厚等の数値は設計的事項であり、センサ素子の性能を勘案して決める。
【００２６】
図３は、センサ素子１の作成方法を示すフローチャートである。センサ素子１はガラス基板２の表面にリフトオフプロセスにより積層した。以下に、このフローチャートに基づいて、作成方法を説明する。
まず、ガラス基板２を洗浄する（Ｓ１、ここでＳはステップの略とした。以下同様）。本実施例では、厚みが１ｍｍで、約２５ｍｍ角のカリガラスを準備し、無リン石鹸液及び有機溶剤で洗浄した。
【００２７】
続いて、磁性膜用のレジストパターンをガラス基板２の表面に形成する（Ｓ２）。本例では、基板中に１６個の磁性膜用のレジストパターンを配置した。レジストは、ネガレジストを用いた。
次に、磁性膜を成膜する（Ｓ３）。ここでは、アモルファスＣｏＮｂＺｒ薄膜３をＲＦスパッタ法（高周波スパッタ法）により成膜した。膜厚は１μｍした。
成膜後、レジスト剥離を実施する（Ｓ４）。アセトン溶液中に浸漬後、不要な膜を剥離し、磁性膜のパターンを得た。
【００２８】
次に、磁界中熱処理を行う（Ｓ５）。熱処理の条件として、回転磁界中熱処理を３００ ℃で２時間後，静磁界中熱処理を２００℃で1時間とした。磁界強度は０．３Ｔに設定した。これにより、数Ｏe程度の弱い一軸磁気異方性を付与した。必要に応じて、この段階で、磁性膜の特性をモニタンリング出来る。尚、本ステップの静磁界熱処理は省略可能である。
【００２９】
続いて、絶縁層として強誘電体膜であるＳｒＴｉＯ膜を成膜する（Ｓ６）。本実施例では、ＲＦスパッタにより成膜した。本薄膜は、バイアス用電極端子４が形成される領域（アモルファスＣｏＮｂＺｒ薄膜３の両端部近傍）には成膜されないように金属マスクを用いた。
金属マスクは厚み０．２ｍｍのステンレス板で、成膜が必要な部分はレーザーでくり抜いて製作した。成膜に当たっては、本金属マスクを基板に密着させて取り付けた。
【００３０】
次に、ミアンダコプレーナ線路とバイアス用電極端子のレジストパターンを製作する（Ｓ７）。本実施例では、ミアンダコプレーナ線路とバイアス用電極端子の膜構造を同一に設計したので、プロセスを簡略化できる。レジストは、Ｓ２と同一のネガレジストを用いた。
【００３１】
続いて、導電性薄膜を形成する（Ｓ８）。ここでは、膜の密着性向上のため下地として、Ｃｒを用いた。Ｃｒ薄膜８を０．１μｍの厚さにＲＦスパッタで形成した後、連続して、ＲＦスパッタでＣｕ薄膜７を約２μｍ成膜した。
次に、レジスト剥離を実施する（Ｓ９）。ここでは、アセトン溶液に浸漬後、不要な膜を剥離し、ミアンダコプレーナ線路６とバイアス用電極端子４のパターンを得た。
【００３２】
続いて、基板の磁界中熱処理を行う（Ｓ１０）。熱処理の条件として、回転磁界中熱処理を３００℃で２時間、静磁界中熱処理を２００℃で１時間とし、磁界強度は０．３Ｔに設定した。
本磁界中熱処理の目的は、磁性膜成膜後に実施されるＳｒＴｉＯ薄膜５の形成（Ｓ６）と導電性薄膜形成（Ｓ８）が、磁場中で実施されることで受ける影響を取り去り、再度、０．３Ｔの磁界強度で最終的に一軸異方性を付与することである。本熱処理では、図１に示されたアモルファスＣｏＮｂＺｒ薄膜３の長辺方向に容易軸、短辺方向に困難軸が形成される。
更に、３００℃の温度で熱処理を実施することで、ミアンダコプレーナ線路６及びバイアス用電極端子４を形成する下地のＣｒ薄膜８と上層のＣｕ薄膜７が拡散して、ＣｒとＣｕの界面に合金層が形成されることで両者の密着性を向上させる効果を併せ持っている。
【００３３】
次に、複数の磁界センサ１が形成されたガラス基板を、所定の寸法に切断する（Ｓ１１）。これにより、本実施例では、約２５ｍｍ角のガラス基板から１６個のセンサ素子１を得た。
【００３４】
以上がセンサ素子１の基本的な作成方法であるが、作成方法は、適宜選択可能である。例えば、成膜法はスパッタ成膜に限定されない。また、リフトオフプロセスでなく、ドライエッチング等のプロセスを採用しても良い。
また、追加的な工程を設けて、信頼性を向上させることができる。例えば、ミアンダコプレーナ線路６及びバイアス用電極端子４は、Ｃｕ表面の上にメッキ法によりニッケル下地金メッキを実施することができる。また、ＲＦスパッタ法により、Ｃｕ薄膜７を形成後に、真空を破ることなく、連続してＣｒとＡｕ（金）薄膜を成膜することができる。これらの方法により、ミアンダコプレーナ線路６及びバイアス用電極端子４の酸化を防止し、プローブ等との接触抵抗を低減できる。また、センサ素子を基板に実装する際のワイヤボンディング等の歩留りを向上させ、接続の信頼性を高めることが出来る。
【００３５】
センサの設計的事項においても、本発明の趣旨の範囲で変更や選択が可能である。例えば、バイアス用電極端子の膜材料としてアルミニウムやアルミニウム合金等の導電性材料も選択可能である。
基板であるガラスはソーダライムガラスであっても良い。本作成方法で示された熱処理温度にも十分な強度を有し、また、熱膨張係数もカリガラスと近似している。
また、磁性薄膜は、アモルファスＣｏＮｂＺｒに限定されず、他の磁性薄膜であって良い。例えば、アモルファスＣｏＦｅＳｉＢ（コバルト鉄シリコンボロン）が挙げられる。
【００３６】
続いて測定方法と測定結果について述べる。図４はネットワークアナライザ２１によるセンサ素子１の位相差測定方法を表した図である。従来外部に設置されたコイルはもはや必要でない。センサ素子１のミアンダコプレーナ線路の端部にはウエハプローブ（ピコプローブ製ＧＳＧ−４０−１５０）を電気的に接触させ，同軸ケーブルを介してネットワークアナライザ２１(ＨＰ８７２２ＥＳ)と接続した。キャリア信号はミアンダコプレーナ線路の中心導体を流れ、アモルファスＣｏＮｂＺｒ薄膜３には導通しない。
【００３７】
一方、アモルファスＣｏＮｂＺｒ薄膜３の両端に配置された一対のバイアス用電極端子４ａ、４ｂには、直流電源２０(アドバンテスト製Ｒ６２４３) に接続された針状プローブを接触させた。図１に示すように、直流バイアス電流は図１の矢印方向に流れ、磁化困難軸方向へバイアス磁界が発生する。バイアス電流値をゆっくり変化させながら、バイアス磁界を静的に変化させた。このバイアス磁界が異方性磁界と近い際に、キャリアの位相変化及び振幅変化値が最大値になると考えられる。
【００３８】
ネットワークアナライザ２１の透過係数（Ｓ２１）の振幅および位相差を磁界変化に応じて測定した。ネットワークアナライザ２１はパソコン２２を介してＧＰ−ＩＢで制御した。ネットワークアナライザ２１の周波数範囲は１０ＭＨｚから１０ＧＨｚまで変化させた。バンド幅は１ｋＨｚ、平均化回数は１６回，各バイアス磁界において１０ＭＨｚ〜１０ＧＨｚまでを周波数スキャンして，保存した。以下に測定結果を示す。
【００３９】
図５は、図１及び図２のセンサ素子１において、バイアス磁界に対する、キャリアの位相変化および変化感度を示したものである。図５の横軸は、バイアス磁場の値であり、その範囲は０から１５Ｏｅの値である。左側縦軸は位相を示しており、単位はｄｅｇｒｅｅである。一方、右側縦軸は、位相の変化感度を示し、単位はｄｅｇｒｅｅ／Ｏｅである。
【００４０】
キャリア周波数は、２．８５ＧＨｚとした。図５のグラフの黒塗りの●で示される実線は位相を示している。位相はバイアス磁場が０Ｏｅから５Ｏｅ付近までは変化せずほぼ一定であるが、６Ｏｅ付近から１０Ｏｅで大きく変化した。
この変化に伴い、グラフの白塗りの○で示される位相変化感度は、バイアス磁場が約９Ｏｅで、４７ｇｅｇｒｅｅ／Ｏｅの値が得られた。前述の様に、磁性薄膜の異方性磁界がバイアス磁界と近い値で位相変化感度は最大にると考えられる。このバイアス磁界と最高位相感度の数値は、別途行った外部に設けたコイルによりバイアス磁界を与えた場合の数値とほぼ対応した。
【００４１】
一般的に電流通電によるバイアス磁場は、均一性に劣ると考えられるが、本センサの場合は、キャリア電流によるＲＦ磁界が表皮効果により磁性薄膜の表面に偏るため、良好な感度が得られたと推察される。
【００４２】
続いて、実施例１の変形例について図６を用いて説明する。バイアス用電極端子４のパターンは、図１に示した様な磁性薄膜の両端の小領域に配置しただけに留める必要はない。ミアンダコプレーナ線路のミアンダ数が５で、バイアス用電極端子を延長した例を図６に示した。
バイアス用電極端子４ａのパターンをＬ字状に延長して、バイアス印加位置を一方の側（４ｂの側）に揃えた。このようなパターンにすることで、バイアス印加用プローブの配置が容易になる。また、センサ素子をプリント基板に実装する際のワイヤボンディング等の接続工程においても、ワイヤ長が揃い、ボンディングが効率化できる。
【００４３】
続いて実施例２について述べる。実施例２は、バイアス用薄膜が磁性薄膜とは独立し、磁性薄膜の下層に設けられた場合である。図７及び図８は、構造を示した模式図である。図７の平面図では、薄膜を透明体で表示した。図８は、図７のＡＢ断面であり、膜厚方向の寸法が拡されて描かれている。
本センサ素子においても、ガラス基板２の表面に構成され、アモルファスＣｏＮｂＺｒ薄膜３、ＳｒＴｉＯ薄膜５、ミアンダコプレーナ線路６等の基本構造は実施例１と同様であり、アモルファスＣｏＮｂＺｒ薄膜３には、長辺方向に容易軸、短辺方向が困難軸になるように異方性が付与されている。
そして、本センサ素子では、アモルファスＣｏＮｂＺｒ薄膜３の直下に、新たにバイアス用薄膜１０が設けられ、当該薄膜の両端には、バイアス電流を通電させるためのバイアス用電極端子４ａ、４ｂが積層されている。
【００４４】
バイアス用薄膜１０は、本実施例では、Ｃｒ／Ｃｕ／Ｃｒの積層膜とした。最初のＣｒ薄膜は基板のガラス面との間で界面を形成し、後のＣｒ薄膜はアモルファスＣｏＮｂＺｒ薄膜３と界面を形成する。それぞれの膜厚は、Ｃｒ薄膜は０．１μｍ、Ｃｕ薄膜は２μｍとした。本実施例では、バイアス用薄膜１０とアモルファスＣｏＮｂＺｒ薄膜３が電気的に接続されている。尚、前述の様に、バイアス用薄膜と磁性薄膜は電気的に接続されている必要はない。
このバイアス用薄膜１０は、１．１ｍｍ×３．０５ｍｍの矩形パターンである。アモルファスＣｏＮｂＺｒ薄膜３の寸法は、実施例１と同一（１ｍｍ×２．２５ｍｍの矩形で、膜厚は１μｍ）であり、バイアス用薄膜１０の寸法の中に納まるように配置されている。尚、バイアス用薄膜１０の膜厚は、通電させるバイアス電流の値を勘案して決定される。
【００４５】
バイアス用薄膜１０のパターンの両端に配置されたバイアス用電極端子４ａ、４ｂは、ミアンダコプレーナ線路６の端子部とは反対方向に、対称的な形状で延長され、両パターンは０．１ｍｍの隙間を持って終端している。
尚、本実施例では、バイアス用電極端子４は、アモルファスＣｏＮｂＺｒ薄膜３のパターンの両端にも積層されているが、これも必須なことではなく、バイアス用薄膜１０にかかっていれば良い。
【００４６】
バイアス用電極端子４は、実施例２においても、ミアンダコプレーナ線路６と同一の膜構造に設計し、便宜上、両者は同一の工程、すなわち図３のＳ８で形成されている。本実施例では、Ｃｒ／Ｃｕ／Ｃｒ／Ａｕの４層からなる積層膜である。その膜厚は、順に、０．１μｍ／３．５μｍ／０．１μｍ／０．３μｍである。バイアス用電極端子４及びミアンダコプレーナ線路６の最表面層がＡｕ薄膜であるので、耐環境性に優れ、プリント基板への実装工程等で使われるワイヤボンディングとの相性も良い。ＳｒＴｉＯ薄膜５は、本実施例では０．７５μｍとした。
【００４７】
図９は、実施例２に係るセンサ素子の作成方法の一部を示すフローチャートである。実施例２に係るセンサ素子は、実施例１の図３で示したセンサ素子の作成方法のＳ１（基板の洗浄）の後に、図９で示した３つの工程Ｓａ、Ｓｂ、Ｓｃが挿入され、Ｓｃの後に、図３のＳ２（磁性膜レジストパターンの形成）以下の工程が実施される。
【００４８】
以下に、新たに挿入された３つの工程を簡潔に述べる。基板を洗浄後に、バイアス用薄膜のパターンを成膜する目的で、バイアス用薄膜のレジストパターンを形成する（Ｓａ）。続いて、バイアス用薄膜を成膜する（Ｓｂ）。実施例２では、下地層としてＣｒ薄膜７を成膜後にＣｕ薄膜８を成膜し、その後更にＣｒ薄膜７を成膜した。成膜はいずれもＲＦスパッタを用いた。次にアセトン溶液中に浸漬してレジストを剥離し（Ｓｃ）、バイアス用薄膜１０のパターンを得た。
【００４９】
これ以降の工程は、図３に示したフローチャトに従って実施した。実施例１と異なるのは、ＳｒＴｉＯ薄の成膜（Ｓ６）では、０．７５μｍの膜厚としたこと、及びＳ８の導電性薄膜の形成において、前述の様に４層構造の積層膜としたことである。その他の工程は同一であるので、割愛する。
【００５０】
図１０に、実施例２に係るセンサ素子のバイアス磁界に対する位相変化感度を示す。測定方法は、実施例１の場合と同様である。キャリア周波数が約３．６ＧＨｚ（図の×のマーカーで示される）でバイアス磁界が３．３Ｏｅ近傍において、位相感度変化は１００ｄｅｇｒｅｅ／Ｏｅ以上となった。
【００５１】
以上、２つの実施例で示した様に、誘電体薄膜、磁性薄膜及び伝送線路と同じ薄膜プロセスを用いて、バイアス磁界を発生させるバイアス印加手段をセンサ素子内に一体的に形成し、コストの上昇を抑制したコンパクトな小型薄膜磁界センサを実現することが出来る。
【符号の説明】
【００５２】
１  センサ素子、センサ
２  ガラス基板
３  アモルファスＣｏＮｂＺｒ薄膜
４  バイアス用電極端子
５  ＳｒＴｉＯ薄膜
６  コプレーナ線路
７  Ｃｕ薄膜
８  Ｃｒ薄膜
９  Ａｕ薄膜
１０  バイアス用薄膜
２０  直流電源（ＤＣ）
２１  ネットワークアナライザ（ＮＡ）
２２  パソコン（ＰＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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