(57)【要約】      （修正有）【課題】超高解像度を有する有機発光表示装置において、小さくなったピクセルでも豊かな階調表現が可能な回路特性が得られるバックプレーン基板を提供する。【解決手段】駆動薄膜トランジスタとその他の薄膜トランジスタとのスタック構造を異ならせることで、相対的に駆動薄膜トランジスタのＳ−Ｆａｃｔｏｒのみを向上させたバックプレーン基板。【選択図】図５
2018005236.tif 000002
【特許請求の範囲】
【請求項１】
複数個のサブピクセルを有する基板と、
前記各サブピクセルに位置し、第１ゲート電極、ポリシリコンの第１アクティブ層、前記第１アクティブ層の第１チャネルの両側に接続された第１ソース電極及び第１ドレイン電極、及び前記第１アクティブ層と前記第１ゲート電極との層間の第１ゲート絶縁膜を含む、駆動薄膜トランジスタと、
前記各サブピクセルに前記駆動薄膜トランジスタと接続されて位置し、第２ゲート電極、ポリシリコンの第２アクティブ層、前記第２アクティブ層の第２チャネルの両端に接続された第２ソース電極及び第２ドレイン電極、及び前記第２アクティブ層と前記第２ゲート電極との層間の第２ゲート絶縁膜を含む、スイッチング薄膜トランジスタとを含み、
前記第１アクティブ層と第２アクティブ層は、同じ層に位置し、
前記第１ゲート電極と第２ゲート電極は、互いに異なる層に位置し、
前記第１ゲート電極と前記第１アクティブ層との間の第１距離が、前記第２ゲート電極と前記第２アクティブ層との間の第２距離よりも長い、バックプレーン基板。
【請求項２】
前記第１ゲート絶縁膜が前記第２ゲート絶縁膜よりも厚い、請求項１に記載のバックプレーン基板。
【請求項３】
前記第１ゲート電極及び第１ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の下側に位置し、
前記第２ゲート電極及び第２ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の上側に位置した、請求項１に記載のバックプレーン基板。
【請求項４】
前記第１ゲート電極は前記第２ゲート電極よりも薄い、請求項３に記載のバックプレーン基板。
【請求項５】
前記第１ゲート電極は５００Å〜２０００Åである、請求項４に記載のバックプレーン基板。
【請求項６】
前記スイッチング薄膜トランジスタの第２ゲート電極、第２ソース電極及び第２ドレイン電極とそれぞれ同じ層に位置する、第３ゲート電極、第３ソース電極及び第３ドレイン電極を有するバッファ薄膜トランジスタをさらに含む、請求項１に記載のバックプレーン基板。
【請求項７】
前記第１ゲート電極は前記第２ソース電極と接続された、請求項１に記載のバックプレーン基板。
【請求項８】
前記第１ソース電極は前記第３ソース電極と接続された、請求項６に記載のバックプレーン基板。
【請求項９】
前記第２ゲート電極及び第２ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の下側に位置し、
前記第１ゲート電極及び第１ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の上側に位置した、請求項１に記載のバックプレーン基板。
【請求項１０】
前記第２ゲート電極が第１ゲート電極よりも薄く、前記第２ゲート電極は５００Å〜２０００Åの厚さである、請求項９に記載のバックプレーン基板。
【請求項１１】
前記基板は、複数個のサブピクセルを有するアクティブ領域と外郭領域とに区分され、前記外郭領域に前記スイッチング薄膜トランジスタと同じ構造の回路用薄膜トランジスタをさらに含む、請求項１に記載のバックプレーン基板。
【請求項１２】
前記駆動薄膜トランジスタのＳ−ｆａｃｔｏｒは０．２Ｖ／ｄｅｃ以上であり、前記スイッチング薄膜トランジスタのＳ−ｆａｃｔｏｒは０．２Ｖ／ｄｅｃ未満である、請求項１に記載のバックプレーン基板。
【請求項１３】
複数個のサブピクセルを有する基板と、
前記各サブピクセルに位置し、第１ゲート電極、前記第１ゲート電極の上側のポリシリコンの第１アクティブ層、前記第１アクティブ層の第１チャネルの両側に接続された第１ソース電極及び第１ドレイン電極、及び前記第１アクティブ層と前記第１ゲート電極との層間の第１ゲート絶縁膜を含む、駆動薄膜トランジスタと、
前記各サブピクセルに前記駆動薄膜トランジスタと接続されて位置し、第２ゲート電極、前記第２ゲート電極の下側のポリシリコンの第２アクティブ層、前記第２アクティブ層の第２チャネルの両側に接続された第２ソース電極及び第２ドレイン電極、及び前記第２アクティブ層と前記第２ゲート電極との層間の第２ゲート絶縁膜を含む、スイッチング薄膜トランジスタとを含み、
前記第１アクティブ層と第２アクティブ層は同じ層に位置し、
前記第１ゲート電極と前記第１アクティブ層との間の第１距離が、前記第２ゲート電極と前記第２アクティブ層との間の第２距離よりも長い、バックプレーン基板。
【請求項１４】
複数個のサブピクセルを含み、各サブピクセルは互いに区分される第１領域及び第２領域を有する基板を準備するステップと、
前記各サブピクセルの第１領域に第１ゲート電極を備えるステップと、
前記第１ゲート電極を覆い、第１厚さで第１ゲート絶縁膜を備えるステップと、
前記第１ゲート絶縁膜上に、前記第１領域と第２領域にそれぞれ、ポリシリコンからなる第１アクティブ層及び第２アクティブ層を備えるステップと、
前記第１及び第２アクティブ層を覆い、前記第１厚さよりも薄い第２厚さで第２ゲート絶縁膜を備えるステップと、
前記第２ゲート絶縁膜上に前記第２アクティブ層の上部に対応して第２ゲート電極を備えるステップと、
前記第１アクティブ層の両側と接続される第１ソース電極及び第１ドレイン電極、及び前記第２アクティブ層の両側と接続される第２ソース電極及び第２ドレイン電極を備えるステップとを含む、バックプレーン基板の製造方法。
【請求項１５】
前記第１アクティブ層及び第２アクティブ層を備えるステップは、
前記第１ゲート絶縁膜上に全面非晶質シリコン層を蒸着する第１ステップと、
前記非晶質シリコン層を結晶化してポリシリコン層化する第２ステップと、
前記ポリシリコン層を選択的に除去して、第１領域と第２領域に第１アクティブ層及び第２アクティブ層を残す第３ステップとを含む、請求項１４に記載のバックプレーン基板の製造方法。
【請求項１６】
請求項１乃至１３のいずれか１項に記載のバックプレーン基板と、
前記第１ゲート電極と前記第１ソース電極との間のストレージキャパシタと、
前記第１ソース電極と接続されたアノード、前記アノードと対向するカソード、及び前記アノードとカソードとの間に位置する有機発光層を含む有機層を有する、有機発光ダイオードとを含んでなる、有機発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バックプレーン基板に関し、特に、超高解像度を有する構造において、小さくなったピクセルでも高階調表現が可能なバックプレーン基板、その製造方法及びそれを適用した有機発光表示装置に関する。
【背景技術】
【０００２】
移動通信端末機、ノートパソコンのような各種携帯用電子機器の発展に伴い、これらに適用できる平板表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）に対する要求が増大している。
【０００３】
平板表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）、プラズマ表示装置（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ  ｄｅｖｉｃｅ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）、有機又は無機発光表示装置（Ｏｒｇａｎｉｃ  ｏｒ  Ｉｎｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）などが研究されている。このような平板表示装置の中でも、特に有機発光表示装置は、量産技術の発展、駆動手段の容易性、低電力消費、高画質、大画面の実現及び軟性化の利点によって、適用分野が拡大されている。
【０００４】
また、このような平板表示装置は、複数個のピクセルをマトリクス状に備え、各ピクセルを個別的に制御することができるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）をピクセル内に１つ以上備える。そして、各ピクセルは、色表現のためのＲ−サブピクセル、Ｇ−サブピクセル、及びＢ−サブピクセルを含むことができる。
【０００５】
ところが、次第に拡張現実や仮想現実のように高解像度が要求される表示装置において、限定された表示装置のサイズ内に高解像度を有するため、個別ピクセルの大きさが次第に小さくなる。また、有機発光表示装置のように、発光素子を個別サブピクセルに直接有する表示装置においては、個別サブピクセルの選択的な階調表現のために、小さくなった個別サブピクセル内に最小２Ｔ１Ｃ（２  ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  １  ｃａｐａｃｉｔｏｒ）の回路素子を含めなければならず、この場合、各薄膜トランジスタは同じ構造を有する。ところで、個別サブピクセルの面積が小さいので、各薄膜トランジスタの移動度などの素子特性は向上するが、駆動薄膜トランジスタとしては、ゲート電圧の印加時に短時間に飽和特性を有するようになるため、多様で且つ十分な階調表現が難しいのが実情である。
【０００６】
すなわち、高解像度化によってサブピクセルの大きさが減少し、限定されたサブピクセル面積内に各サブピクセルの駆動のための回路構成を全て含める。この場合、同じスタック構造で駆動薄膜トランジスタ及びその他の薄膜トランジスタを備える際、薄膜トランジスタの反応速度は速いが、十分な階調表現が難しいという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点を解決するために案出されたもので、超高解像度を有する構造において、小さくなったピクセルでも高階調表現が可能なバックプレーン基板及びそれを適用した有機発光表示装置を提供することに、その目的がある。
【課題を解決するための手段】
【０００８】
本発明のバックプレーン基板は、駆動薄膜トランジスタとスイッチング薄膜トランジスタとの構造を異ならせることで、駆動薄膜トランジスタでは、十分にＳ−Ｆａｃｔｏｒを確保して高階調表現を可能にし、スイッチング薄膜トランジスタ及びその他の薄膜トランジスタは、高移動度の回路特性を維持させ、高階調表現及び一定レベル以上の素子特性を同時に得ることができる。
【０００９】
そのための本発明の一実施例に係るバックプレーン基板は、複数個のサブピクセルを有する基板と、前記各サブピクセルに位置し、第１ゲート電極、ポリシリコンの第１アクティブ層、前記第１アクティブ層の両端に接続された第１ソース電極及び第１ドレイン電極、及び前記第１アクティブ層と前記第１ゲート電極との層間に第１ゲート絶縁膜を含む、駆動薄膜トランジスタと、前記各サブピクセルに前記駆動薄膜トランジスタと接続されて位置し、第２ゲート電極、ポリシリコンの第２アクティブ層、前記第２アクティブ層の両端に接続された第２ソース電極及び第２ドレイン電極、及び前記第２アクティブ層と前記第２ゲート電極との層間に第２ゲート絶縁膜を含む、スイッチング薄膜トランジスタとを含み、前記第１ゲート電極と第２ゲート電極は、互いに異なる層に位置し、前記第１ゲート電極と前記第１アクティブ層との間の第１距離が、前記第２ゲート電極と前記第２アクティブ層との間の第２距離よりも長い。
【００１０】
また、前記第１ゲート絶縁膜が前記第２ゲート絶縁膜よりも厚くてもよい。
【００１１】
また、このような構成のために、一例として、前記第１ゲート電極及び第１ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の下側に位置し、前記第２ゲート電極及び第２ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の上側に位置することができる。
【００１２】
この場合、前記第１ゲート電極は前記第２ゲート電極よりも薄く、５００Å〜２０００Åの厚さであってもよい。
【００１３】
前記スイッチング薄膜トランジスタの第２ゲート電極、第２ソース電極及び第２ドレイン電極とそれぞれ同じ層に位置する、第３ゲート電極、第３ソース電極及び第３ドレイン電極を有するバッファ薄膜トランジスタをさらに含むことができる。
【００１４】
一方、前記第１ゲート電極は前記第２ソース電極と接続されてもよい。
【００１５】
また、前記第１ソース電極は前記第３ソース電極と接続されてもよい。
【００１６】
他の実施例として、前記第２ゲート電極及び第２ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の下側に位置し、前記第１ゲート電極及び第１ゲート絶縁膜は、前記第１アクティブ層及び第２アクティブ層の上側に位置することができる。この場合、前記第２ゲート電極が第１ゲート電極よりも薄く、前記第２ゲート電極は５００Å〜２０００Åの厚さであってもよい。
【００１７】
また、前記基板は、複数個のサブピクセルを有するアクティブ領域と外郭領域とに区分され、前記外郭領域に前記スイッチング薄膜トランジスタと同じ構造の回路用薄膜トランジスタをさらに含むことができる。
【００１８】
そして、第１ソース電極は有機発光ダイオードのアノード電極と接続されてもよい。
【００１９】
また、同じ目的を達成するための本発明の有機発光表示装置は、複数個のサブピクセルを有する基板と、前記各サブピクセルに位置し、第１ゲート電極、前記第１ゲート電極の上側のポリシリコンの第１アクティブ層、前記第１アクティブ層の両端に接続された第１ソース電極及び第１ドレイン電極、及び前記第１アクティブ層と前記第１ゲート電極との層間に第１ゲート絶縁膜を含む、駆動薄膜トランジスタと、前記各サブピクセルに前記駆動薄膜トランジスタと接続されて位置し、第２ゲート電極、前記第２ゲート電極の下側のポリシリコンの第２アクティブ層、前記第２アクティブ層の両端に接続された第２ソース電極及び第２ドレイン電極、及び前記第２アクティブ層と前記第２ゲート電極との層間に第２ゲート絶縁膜を含む、スイッチング薄膜トランジスタと、前記第１ゲート電極と前記第１ソース電極との間のストレージキャパシタと、前記第１ソース電極と接続されたアノード電極、前記アノード電極と対向するカソード電極、及び前記アノード電極とカソード電極との間に位置する有機発光層を含む有機層を有する、有機発光ダイオードとを含み、前記第１アクティブ層と第２アクティブ層は同じ層に位置し、前記第１ゲート絶縁膜が前記第２ゲート絶縁膜よりも厚くてもよい。
【００２０】
また、同じ目的を達成するために、本発明のバックプレーン基板の製造方法は、複数個のサブピクセルを含み、各サブピクセルに互いに区分される第１領域及び第２領域を有する基板を準備するステップと、前記各サブピクセルの第１領域に第１ゲート電極を備えるステップと、前記第１ゲート電極を覆い、第１厚さで第１ゲート絶縁膜を備えるステップと、前記第１ゲート絶縁膜上に、前記第１領域と第２領域にそれぞれ、ポリシリコンからなる第１アクティブ層及び第２アクティブ層を備えるステップと、前記第１及び第２アクティブ層を覆い、前記第１厚さよりも薄い第２厚さで第２ゲート絶縁膜を備えるステップと、前記第２ゲート絶縁膜上に前記第２アクティブ層の上部に対応して第２ゲート電極を備えるステップと、前記第１アクティブ層の両側と接続される第１ソース電極及び第１ドレイン電極、及び前記第２アクティブ層の両側と接続される第２ソース電極及び第２ドレイン電極を備えるステップとを含むことができる。
【００２１】
また、前記第１アクティブ層及び第２アクティブ層を備えるステップは、前記第１ゲート絶縁膜上に全面非晶質シリコン層を蒸着する第１ステップと、前記非晶質シリコン層を結晶化してポリシリコン層化する第２ステップと、前記ポリシリコン層を選択的に除去して、第１領域と第２領域に第１アクティブ層及び第２アクティブ層を残す第３ステップとを含むことができる。
【発明の効果】
【００２２】
本発明のバックプレーン基板及びそれを用いた有機発光表示装置は、次のような効果がある。
【００２３】
本発明のバックプレーン基板及び有機発光表示装置においては、階調表現に直接的に影響を与える駆動薄膜トランジスタのＳ−Ｆａｃｔｏｒを大きくして、十分な階調表現を行うことができる。
【００２４】
また、駆動薄膜トランジスタ以外の、スイッチング薄膜トランジスタなどのその他の薄膜トランジスタの構成は、駆動薄膜トランジスタとスタックの構成を異ならせることで、十分な移動度及び高い反応速度を有するようにして、高解像度あるいは超高解像度の構造において、十分な階調表現及び高性能の回路動作を両方とも可能にすることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の有機発光表示装置の平面図である。
【図２】本発明の有機発光表示装置の１サブピクセルの回路図である。
【図３Ａ】同一のスタックの駆動薄膜トランジスタとスイッチング薄膜トランジスタにおいて、サブピクセルの面積を異ならせたとき、Ｖｇ−Ｉｄ特性を示したグラフである。
【図３Ｂ】同一のスタックの駆動薄膜トランジスタとスイッチング薄膜トランジスタにおいて、サブピクセルの面積を異ならせたとき、Ｖｇ−Ｉｄ特性を示したグラフである。
【図４Ａ】ΔＶｇｓによるＳ−ｆａｃｔｏｒの変化を示したグラフである。
【図４Ｂ】ΔＶｇｓによるＳ−ｆａｃｔｏｒの変化を示したグラフである。
【図５】本発明の第１実施例に係るバックプレーン基板の概略断面図である。
【図６】本発明の第１実施例の変形例に係る断面図である。
【図７】本発明の第１実施例の拡張例に係る断面図である。
【図８】本発明の第２実施例に係るバックプレーン基板の概略断面図である。
【図９】本発明の第１実施例に係るバックプレーン基板を適用した有機発光表示装置の一形態を示した断面図である。
【発明を実施するための形態】
【００２６】
以下、添付の図面を参照して、本発明の好ましい実施例を説明する。明細書全体において同一の参照番号は実質的に同一の構成要素を意味する。以下の説明において、本発明と関連する公知の技術あるいは構成に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明を省略する。また、以下の説明で使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたもので、実際の製品の部品の名称と異なり得る。
【００２７】
一方、以下で説明する用語のうちバックプレーン基板は、各サブピクセル別に薄膜トランジスタが形成された基板を意味する。バックプレーン基板は、様々な種類の表示装置に用いることができ、各サブピクセルを選択的に駆動可能なように機能する。本発明では、表示装置の一例として有機発光表示装置を挙げているが、本発明のバックプレーン基板は、有機発光表示装置に限定されず、サブピクセル別に２つ以上の薄膜トランジスタが要求される様々な表示装置に適用することができる。バックプレーン基板の各サブピクセルの駆動薄膜トランジスタと有機発光ダイオード（ＯＬＥＤ）が接続されて有機発光表示装置をなす。
【００２８】
図１は、本発明の有機発光表示装置の平面図であり、図２は、本発明の有機発光表示装置の１サブピクセルの回路図である。
【００２９】
本発明の有機発光表示装置は、図１に示したように、基板１００の中央にアクティブ領域ＡＡを有し、前記アクティブ領域ＡＡ内に複数個のサブピクセルをマトリクス状に有し、アクティブ領域の周辺にゲートドライバ２８０ａ，２８０ｂ及びドライバＩＣ２００を有する。そして、ドライバＩＣ２００と前記ゲートドライバ２８０ａ，２８０ｂとの間は、内部接続配線１３２が備えられて接続される。
【００３０】
また、前記アクティブ領域ＡＡの各サブピクセルＳＰは、図２に示したように、水平方向に平行なスキャンラインＳＬ及びセンシングラインＳＳＬと、前記スキャンラインＳＬ及びセンシングラインＳＳＬに交差し、互いに平行な第１電圧ラインＶＤＬ、データラインＤＬ及び第２電圧ラインＲＬの配線を有し、前記スキャンラインＳＬとデータラインＤＬとの交差部にスイッチング薄膜トランジスタＳｗ−Ｔｒ、前記スイッチング薄膜トランジスタＳｗ−Ｔｒと前記第１電圧ラインＶＤＬとの間に駆動薄膜トランジスタＤ−Ｔｒ、及び前記センシングラインＳＳＬと前記第２電圧ラインＲＬとの交差部にセンシング薄膜トランジスタＲｅｆ−Ｔｒを備える。
【００３１】
ここで、前記スイッチング薄膜トランジスタＳｗ−Ｔｒと駆動薄膜トランジスタＤ−Ｔｒとの接続ノードを第１ノードＡといい、駆動薄膜トランジスタＤ−Ｔｒとセンシング薄膜トランジスタＲｅｆ−Ｔｒとの接続ノードを第２ノードＢという。
【００３２】
前記第１ノードＡと第２ノードＢとの間には、各サブピクセルのホールディング特性のためにストレージキャパシタＣｓｔが備えられ、前記ストレージキャパシタＣｓｔの一側電極、すなわち、第２ノードＢ側は有機発光ダイオード（ＯＬＥＤ）と接続される。前記第２ノードＢに前記有機発光ダイオード（ＯＬＥＤ）のアノード電極が接続され、接地（ｇｒｏｕｎｄ）端子にカソード電極が接続され、前記アノード電極とカソード電極との間に有機発光層を含む有機層が備えられる。ここで、有機層は、単一の有機発光層を含むこともでき、あるいはアノード電極と有機発光層との間に正孔注入層／正孔輸送層を選択的又は全て含め、有機発光層とカソード電極との間に電子輸送層／電子注入層を選択的又は全て含めることができる。
【００３３】
前記スイッチング薄膜トランジスタＳｗ−Ｔｒは、スイッチングゲート電極ＳＧがスキャンラインＳＬの部分であるか、またはこれから突出したパターンからなることができ、スイッチングドレイン電極ＳＤがデータラインＤＬに接続され、スイッチングソース電極ＳＳが第１ノードＡに接続され、前記第１ノードＡは駆動薄膜トランジスタＤ−Ｔｒのゲート電極ＤＧとも接続されてなる。
【００３４】
そして、駆動薄膜トランジスタＤ−Ｔｒは、第１ノードＡに接続した電極を駆動ゲート電極ＤＧとし、駆動ドレイン電極ＤＤは第１電圧ラインＶＤＬに接続され、駆動ソース電極ＤＳは第２ノードＢに接続されてなる。駆動薄膜トランジスタＤ−Ｔｒのバックチャネル（ｂａｃｋ  ｃｈａｎｎｅｌ）部には、場合によって別途の電極を生成することができる。
【００３５】
また、センシング薄膜トランジスタＲｅｆ−Ｔｒは、センシングゲート電極ＲＧがセンシングラインＳＳＬの部分であるか、またはこれから突出したパターンからなることができ、センシングドレイン電極ＲＤが第２電圧ラインＲＬに接続され、センシングソース電極ＲＳが第２ノードＢに接続されてなる。
【００３６】
ここで、前記センシングラインＳＳＬ、第２電圧ラインＲＬ及びセンシング薄膜トランジスタＲｅｆ−Ｔｒは、場合によってサブピクセルから省略されてもよい。
【００３７】
スイッチング薄膜トランジスタＳｗ−Ｔｒは、スキャンラインＳＬ及びデータラインＤＬに接続され、当該サブピクセルを選択する機能を果たす。そして、駆動薄膜トランジスタＤ−Ｔｒは、スイッチング薄膜トランジスタＳｗ−Ｔｒによって選択された画素の有機発光ダイオード（ＯＬＥＤ）を駆動する機能を果たす。前記センシング薄膜トランジスタＲｅｆ−Ｔｒが備えられる場合、センシングラインＳＳＬと第２電圧ラインＲＬとの間に接続されて、第２ノードＢの電圧値をセンシングするか、または初期化する。以下の説明では、初期化及びセンシングの利点からセンシング薄膜トランジスタＲｅｆ−Ｔｒを備えた例を基準として説明する。場合によって、前記センシング薄膜トランジスタは省略されてもよい。また、スイッチング薄膜トランジスタ及びセンシング薄膜トランジスタと同じスタック形状に劣化補償の用途で別途のバッファトランジスタをさらに備えることもできる。
【００３８】
図示の回路図の第１電圧ラインＶＤＬは駆動電圧が供給され、第２電圧ラインＲＬには基準電圧が供給されたり、第２電圧ラインＲＬを介して第２ノードＢの電圧値が読み出されたりすることができる。
【００３９】
前記サブピクセルは、基板１００上に複数個がマトリクス状に備えられ、各サブピクセル内に、前記離隔したスキャンラインＳＬ及びセンシングラインＳＳＬと、離隔した前記第１電圧ラインＶＤＬ及びデータラインＤＬとが交差する領域内にストレージキャパシタ領域が定義され得る。
【００４０】
また、スキャンラインＳＬ及びセンシングラインＳＳＬは、図１のゲートドライバ２８０ａ，２８０ｂを介してスキャン信号及びセンシング信号が印加される。前記ゲートドライバ２８０ａ，２８０ｂは、別途のＩＣやＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態あるいはＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）の形態ではなく、基板１００に内蔵されて形成されてもよく、この場合には、回路用薄膜トランジスタを各スキャンライン／センシングライン別に複数個備えてなされ得る。前記回路用薄膜トランジスタは、後述するスイッチング薄膜トランジスタと同じ構造（スタック）を有し、これを通じて、速い移動度特性及び安定化した閾値電圧特性を有する。
【００４１】
一方、前記ドライバＩＣ２００は、ソースドライバと、前記ゲートドライバ及びソースドライバをタイミング制御する制御部と、電源部とを含むことができる。
【００４２】
本発明のバックプレーン基板及び有機発光表示装置における各サブピクセルの回路は、上述した３Ｔ１Ｃだけでなく、２Ｔ１Ｃ及び３Ｔ１Ｃに付加的に薄膜トランジスタやキャパシタをさらに備えた構造にも適用することができる。
【００４３】
本発明のバックプレーン基板及び有機発光表示装置において、各サブピクセルの薄膜トランジスタは異なるスタック構造で備えられ、少なくとも駆動薄膜トランジスタと他の薄膜トランジスタとのＳ−Ｆａｃｔｏｒを異ならせる。
【００４４】
以下では、本発明の駆動薄膜トランジスタと他の薄膜トランジスタとのＳ−Ｆａｃｔｏｒが異なる理由を説明する。
【００４５】
図３Ａ及び図３Ｂは、同一のスタックの駆動薄膜トランジスタとスイッチング薄膜トランジスタにおいて、サブピクセルの面積を異ならせたとき、Ｖｇ−Ｉｄ特性を示したグラフである。
【００４６】
図３Ａは、現在の４０３ｐｐｉのＦＨＤ（Ｆｕｌｌ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ）構造のＶｇ−Ｉｄ特性を示し、図３Ｂは、超高解像度が進み、各サブピクセルの面積がＦＨＤ構造と比較して約１／１４の水準に減少した１５００ｐｐｉの解像度の構造でのＶｇ−Ｉｄ特性を示したものである。ここで、各構造のスタック構造は同一にし、全ての薄膜トランジスタの構成をトップゲート（ｔｏｐ−ｇａｔｅ）構造にして実験を行った。
【００４７】
現在、表示装置のうち３Ｄメガネ及びモバイル用装置などは小型化パネルであり、実写レベルの映像を表現することが要求される趨勢であり、１０００ｐｐｉ以上の解像度を有する。ところが、このような装置は、装置の大きさが小型であるため、解像度が大きくなるほど、各サブピクセルの面積は減少する。
【００４８】
例えば、ＦＨＤ構造では、個別サブピクセルの幅が３１．５μｍ、長さが６３μｍの水準であるが、１５００ｐｐｉ（ｐｉｘｅｌ  ｐｅｒ  ｉｎｃｈ）の構造では、個別サブピクセルの幅が８．４５μｍ、長さが１６．９μｍと非常に小さいため、ピクセル内の回路が占める面積が、ＦＨＤ構造と比較して約１／１４の水準に減少する。
【００４９】
図３Ｂのように、サブピクセルの面積が減少すると、発光面積も減少して、要求されるドレイン電流（Ｉｄ）値の範囲（１×１０−１２Ａ〜５×１０−９Ａ）も小さい。これに比べて、サブピクセルの面積が大きいと、発光面積が大きいため、図３Ａのように、要求されるドレイン電流（Ｉｄ）値の範囲（１×１０−１２Ａ〜１×１０−７Ａ）も大きい。したがって、このようなＦＨＤ構造及び１５００ｐｐｉ構造のサブピクセル内に同一のスタックで薄膜トランジスタを配置する際、図３Ａのように、ＦＨＤ構造において、ΔＶｇｓは約２Ｖの水準であり、飽和状態のドレイン電流（Ｉｄ）が約１×１０−７Ａであるが、図３Ｂのように、１５００ｐｐｉの高解像度において、ΔＶｇｓは約１Ｖ未満となり、飽和状態のドレイン電流（Ｉｄ）が約５×１０−９Ａで、個別サブピクセルの面積が小さくなる高解像度化が進むほど短時間に飽和してしまい、十分な階調表現が難しいという傾向を観察し得る。参考に、階調表現は、薄膜トランジスタがターンオン（ｏｎ）された時からドレイン電流が飽和するまでの区間、すなわち、ΔＶｇｓ内になされる。したがって、ΔＶｇｓ値が小さいと、階調表現が制限的になる。
【００５０】
すなわち、上述した実験は、同一のスタック構造でサブピクセルの面積が異なるとき、薄膜トランジスタのオンからドレイン電流が飽和（ｓａｔｕｒａｔｉｏｎ）するまでのΔＶｇｓ値に影響を与えるという点を示すもので、これを通じて、サブピクセル内に薄膜トランジスタが同一の構造であるとき、高解像度が進みながら、十分な階調特性を得ることが難しいという点を示したものである。
【００５１】
したがって、本発明は、高解像度の小型モデルのバックプレーン基板及び有機発光表示装置において、十分な階調表現を有するために、階調表現に直接影響を与える駆動薄膜トランジスタの構造を他の薄膜トランジスタと異ならせたものであり、特に、駆動薄膜トランジスタと他の薄膜トランジスタとのＳ−Ｆａｃｔｏｒ値に差を与えたことを特徴とする。
【００５２】
図４Ａ及び図４Ｂは、ΔＶｇｓによるＳ−ｆａｃｔｏｒの変化を示したグラフである。
【００５３】
【数１】
2018005236.tif 000003
【００５４】
Ｓ−Ｆａｃｔｏｒは、有機発光表示装置でＶｇｓ−Ｉｄｓのグラフの関係において、スイッチングオンされて飽和するまでのＩｄｓの傾きの逆数に相当するものであって、数式１のように表現される。ここで、Ｃｉは、ゲート絶縁膜の容量、Ｃｄは、ＬＤＤ領域（空乏領域）の容量、Ｃｉｔは、ゲート絶縁膜のギャップでの捕獲密度を意味する。
【００５５】
図４Ａのように、小さいΔＶｇｓではＳ−Ｆａｃｔｏｒが小さく、図４Ｂのように、ΔＶｇｓが大きいと、Ｓ−Ｆａｃｔｏｒは大きい値を示しており、ΔＶｇｓとＳ−Ｆａｃｔｏｒは、概ね比例関係にある。
【００５６】
前記のＳ−Ｆａｃｔｏｒを求める式において、薄膜トランジスタの構造の差により変化が得られる因子はＣｉである。特に、前記数式１において、Ｃｉは、当該薄膜トランジスタのゲート絶縁膜で有する容量値であって、ゲート絶縁膜の厚さとＣｉは反比例関係にあり、前記数式において、Ｃｉは分母に位置するので、前記の数式１によって、当該トランジスタのゲート絶縁膜の厚さが大きい場合、Ｓ−Ｆａｃｔｏｒは大きく、ゲート絶縁膜の厚さが小さい場合、Ｓ−Ｆａｃｔｏｒは小さい値を有するようになるという結論に至る。
【００５７】
本発明は、上述した数式１と図４Ａ及び図４ＢによるＳ−Ｆａｃｔｏｒの関係を参照して、駆動薄膜トランジスタとその他の薄膜トランジスタとのスタック構造を異ならせた。すなわち、図４Ｂのように、駆動薄膜トランジスタは、Ｓ−Ｆａｃｔｏｒの値を大きくし、階調表現を豊かにし、他の薄膜トランジスタは、図４Ａのように、Ｓ−Ｆａｃｔｏｒの値を小さくして、トランジスタの速い応答速度を維持する。
【００５８】
すなわち、本発明のバックプレーン基板及びそれを適用した有機発光表示装置は、超高解像度の構造において、駆動薄膜トランジスタとその他の薄膜トランジスタとの断面構成を異ならせる。これによって、駆動薄膜トランジスタのＳ−Ｆａｃｔｏｒを十分に大きくして、増加したΔＶｇｓ領域内に２５６階調以上の表現が可能なようにする。これによって、実際の高階調映像に対応する表示を可能にすることができる。また、スイッチング薄膜トランジスタ及び／又はセンシング薄膜トランジスタあるいは回路部の回路用薄膜トランジスタに対しては高移動度及び高い反応速度の特性を維持させることで、各サブピクセルの高性能の動作特性を維持することができる。
【００５９】
＊第１実施例＊
【００６０】
図５は、本発明の第１実施例に係る有機発光表示装置のバックプレーン基板の概略断面図である。
【００６１】
図５のように、本発明の第１実施例に係るバックプレーン基板は、複数個のサブピクセルを有する基板１００と、前記各サブピクセルに位置し、第１ゲート電極１１０、ポリシリコンの第１アクティブ層１３０、前記第１アクティブ層１３０の第１チャネル１３０ａの両側に接続された第１ソース電極１４２及び第１ドレイン電極１４３、及び前記第１アクティブ層１３０と前記第１ゲート電極１１０との層間に第１ゲート絶縁膜１１５を含む、駆動薄膜トランジスタＤ−Ｔｒと、前記各サブピクセルに前記駆動薄膜トランジスタＤ−Ｔｒと接続されて位置し、第２ゲート電極１２０、ポリシリコンの第２アクティブ層１３５、前記第２アクティブ層１３５の第２チャネル１３５ａの両端に接続された第２ソース電極１４１及び第２ドレイン電極１４６、及び前記第２アクティブ層１３５と前記第２ゲート電極１２０との層間に第２ゲート絶縁膜１２５を含む、スイッチング薄膜トランジスタＳｗ−Ｔｒとを含む。但し、駆動薄膜トランジスタＤ−Ｔｒのバックチャネル（ｂａｃｋ  ｃｈａｎｎｅｌ）部には、場合によって、第２ゲート電極形成工程を用いて別途の電極を生成することができる。
【００６２】
そして、本発明の第１実施例に係るバックプレーン基板においては、前記第１アクティブ層１３０と第２アクティブ層１３５とは同じ層に位置し、第１ゲート電極１１０と第１アクティブ層１３０との間の第１距離Ｈ１は、第２ゲート電極１２０と第２アクティブ層１３５との間の第２距離Ｈ２よりも長い。
【００６３】
前記第１距離Ｈ１は、第１ゲート絶縁膜１１５の厚さに相当し、前記第２距離Ｈ２は、第２ゲート絶縁膜１２５の厚さに相当するもので、前記第１ゲート絶縁膜１１５の厚さが前記第２ゲート絶縁膜１２５の第２厚さＨ２よりも厚いという特徴を有する。第１及び第２ゲート絶縁膜１１５，１２５は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙあるいはＨｆＯ２などの無機膜材料からなることができる。第１及び第２ゲート絶縁膜１１５，１２５の無機膜が同種あるいは類似の誘電率を有する場合は、上述したように、厚さに差を与え、場合によって、第１及び第２ゲート絶縁膜１１５，１２５の材質が異なる誘電率を有するときは、その誘電率と厚さで決定される容量Ｃｉ値を考慮して、第１ゲート絶縁膜１１５側が第２ゲート絶縁膜１２５と比較して小さい容量を有する水準で前記第１及び第２ゲート絶縁膜１１５，１２５の厚さを変化させることができる。図面では、前記第１及び第２ゲート絶縁膜１１５，１２５の上部面が平坦に示されたが、これに限定されず、下側にある第１ゲート電極１１０及び第１及び第２アクティブ層１３０，１３５の段差を反映して形成されてもよい。
【００６４】
ここで、前記第１ゲート電極１１０及び第１ゲート絶縁膜１１５は、同じ層に位置した前記第１アクティブ層１３０及び第２アクティブ層１３５の下側に位置し、前記第２ゲート電極１２０及び第２ゲート絶縁膜１２５は、前記第１アクティブ層１３０及び第２アクティブ層１３５の上側に位置する。
【００６５】
本発明の第１実施例に係るバックプレーン基板は、有機発光ダイオードと直接接続されて電流を制御する駆動薄膜トランジスタに対しては、スタック構造において第１ゲート絶縁膜１１５の第１厚さ（第１ゲート電極と第１アクティブ層との距離：Ｈ１）を厚くして、Ｓ−Ｆａｃｔｏｒの値を０．２Ｖ／ｄｅｃ以上に増加させる。これを通じて、ΔＶｇｓの値を少なくとも１Ｖは超えるようにし、好ましくは１．５Ｖ以上になるようにして、増加したΔＶｇｓの範囲で階調を分けて表現できるようになるものである。この場合、スイッチング薄膜トランジスタと追加の薄膜トランジスタは、第２ゲート電極１２０の配置を、駆動薄膜トランジスタとは異なり、第２アクティブ層１３５の上側にし、これによって、第２アクティブ層１３５と第２ゲート電極１２０との間の第２ゲート絶縁膜１２５の配置も異ならせることで、駆動薄膜トランジスタと残りの薄膜トランジスタとのスタック構成を二元化する。このとき、前記スイッチング薄膜トランジスタから得られるＳ−Ｆａｃｔｏｒは０．２Ｖ／ｄｅｃ未満であり、このときのΔＶｇｓは１Ｖ未満であり、低いほど高速駆動に良い。
【００６６】
したがって、本発明の第１実施例に係るバックプレーン基板は、前記スイッチング薄膜トランジスタ及びその他の薄膜トランジスタに対しては、要求される第２ゲート絶縁膜１２５の厚さを減少させて、Ｓ−Ｆａｃｔｏｒの値は駆動薄膜トランジスタよりも小さく、速い移動度及び速い応答速度を有するようにするものである。
【００６７】
特に、本発明は、１５００ｐｐｉ以上の高解像度構造において、減少したサブピクセルの面積で備えられた薄膜トランジスタを全て同一のスタックで形成する際、図４Ａに示すように、小さいＳ−Ｆａｃｔｏｒ及びΔＶｇｓ値を有するとき、階調表現が制限的であることに注目し、これを解決するために、選択的に階調表現に直接影響を及ぼす駆動薄膜トランジスタの垂直構造を異なるように変えて高階調表現が可能なように、図４Ｂのように、Ｓ−Ｆａｃｔｏｒ及びΔＶｇｓ値を増加させたものである。そして、垂直構造を変える一例として、本発明のバックプレーン基板は、駆動薄膜トランジスタとスイッチング／その他の薄膜トランジスタを、ボトムゲート構造とトップゲート構造に区分したものである。本発明のバックプレーン基板において、スイッチング／その他の薄膜トランジスタは、高速応答特性を維持するために、図４Ａのように、小さいＳ−Ｆａｃｔｏｒ及びΔＶｇｓ値を有する。
【００６８】
本発明のバックプレーン基板において構成される薄膜トランジスタは、共通層に位置する第１及び第２アクティブ層１３０，１３５を備えており、これらは、基板１００上に非晶質シリコン状態で蒸着した後、それの結晶化が行われてポリシリコン化したもので、非晶質シリコンと比較して移動度が高いという利点がある。
【００６９】
一方、レーザーを用いた結晶化の後、冷却過程で、前記第１ゲート電極１１０の上部の第１アクティブ層１３０内の結晶質凝集あるいはマスフローによって発生する第１アクティブ層１３０の断線を防止するために、前記第１ゲート電極１１０は、第２ゲート電極１２０よりも薄く５００Å〜２０００Åの厚さで、十分に薄い厚さで蒸着する。すなわち、第１ゲート電極１１０は十分に薄い厚さにし、第１ゲート絶縁膜１１５は厚くして、前記第１アクティブ層１３０が前記第１ゲート電極１１０の有無の境界となる部位での断線を防止することができる。より効果的に第１アクティブ層１３０の断線を防止するために、前記第１ゲート電極の両エッジの傾斜を４５°以下の水準に緩やかにして、前記第１アクティブ層が第１ゲート電極の両エッジと重なる付近でゲート電極の成分の有無による段差を最小化することができる。
【００７０】
前記第１アクティブ層１３０は、前記第１ゲート電極１１０の上側部位に対応する第１チャネル１３０ａ、前記第１チャネル１３０ａの両側のＬＤＤ領域１３０ｂ、及びＬＤＤ領域１３０ｂに接して外側に高濃度不純物領域１３０ｃを備える。そして、前記第１チャネル１３０ａの両側に位置した高濃度不純物領域１３０ｃには、第１ソース電極１４２及び第１ドレイン電極１４３が接続される。
【００７１】
前記第１アクティブ層１３０とほぼ同様に、前記第２アクティブ層１３５は、前記第２ゲート電極１２０の下側部位に対応する第２チャネル１３５ａ、前記第２チャネル１３５ａの両側のＬＤＤ領域１３５ｂ、及びＬＤＤ領域１３５ｂに接して外側に高濃度不純物領域１３５ｃを備える。そして、前記第２チャネル１３５ａの両側に位置した高濃度不純物領域１３５ｃには、第２ソース電極１４１及び第２ドレイン電極１４６が接続される。
【００７２】
図示の図５は、第１及び第２ソース電極１４２，１４１と第１及び第２ドレイン電極１４３，１４６とを同じ層に位置させたことを示したが、これに限定されず、駆動薄膜トランジスタＤ−Ｔｒとスイッチング薄膜トランジスタＳｗ−Ｔｒあるいはその他の薄膜トランジスタ別に、ソース／ドレイン電極の層上の位置を異ならせることもできる。
【００７３】
一方、図５での未説明符号１４０は第１層間絶縁膜である。これは、前記第２ゲート電極１２０と、第１及び第２ソース電極１４２，１４１及び第１及び第２ドレイン電極１４３，１４６との層間に位置するもので、各層の金属の交差部位で金属間のショートを防止するために備えられ、窒化膜（ＳｉＮｘ）を含むことで、レーザー結晶化過程で水素供給源として用いることができる。
【００７４】
本発明の第１実施例に係るバックプレーン基板では、駆動薄膜トランジスタＤ−Ｔｒ側のみが第１ゲート絶縁膜１１５の厚さを厚くして、Ｓ−Ｆａｃｔｏｒを大きくし、駆動薄膜トランジスタＤ−Ｔｒ以外の残りの薄膜トランジスタは、同じ構成とするものの、薄い第２ゲート絶縁膜１２５の厚さを有する。
【００７５】
一方、前記第１及び第２ゲート電極１１０，１２０、第１及び第２ソース電極１４２，１４１、第１及び第２ドレイン電極１４３，１４６は、モリブデン、銅、タングステン、アルミニウムの単一層、あるいはこれらの金属の合金、あるいは複数層からなることができる。
【００７６】
図６は、本発明の第１実施例の変形例に係る断面図である。
【００７７】
図６及び図２のように、前記駆動薄膜トランジスタの第１ゲート電極２１０は、一側に延びて前記スイッチング薄膜トランジスタの第２ソース電極２４１の延長部と接続されてもよい。この場合、前記第２ソース電極２４１の延長部は、下側の第１層間絶縁膜１４０、第２ゲート絶縁膜１２５、第１ゲート絶縁膜１１５を貫通して下側の第１ゲート電極２１０と接続される。
【００７８】
ここで、前記第２ソース電極２４１は、前記第１ソース電極２４２及び第１及び第２ドレイン電極２４３，２４６とは異なるマスクを用いて、第２アクティブ層２３５を貫通して第１ゲート電極２１０の上部まで繋がる一つの垂直部の形態で形成されてもよい。この場合、前記第２ソース電極をなす一つの垂直部は、第２アクティブ層２３５を貫通し、側面接続される。
【００７９】
図７は、本発明の第１実施例の拡張例に係る断面図である。
【００８０】
また、図２及び図７のように、駆動薄膜トランジスタＤ−Ｔｒ及びスイッチング薄膜トランジスタＳｗ−Ｔｒ以外に、センシング薄膜トランジスタＲｅｆ−Ｔｒをさらに備える際、これは、前記スイッチング薄膜トランジスタＳｗ−Ｔｒと同一のスタックで構成し、図５又は図６の第２ゲート電極１２０，２２０、第２ソース電極１４１，２４１及び第２ドレイン電極１４６，２４６とそれぞれ同じ層に位置する、第３ゲート電極２６０、第３ソース電極２６１及び第３ドレイン電極２６６を有する形態からなることができる。
【００８１】
そして、前記センシング薄膜トランジスタＲｅｆ−Ｔｒが、スイッチング薄膜トランジスタＳｗ−Ｔｒ及び駆動薄膜トランジスタＤ−Ｔｒと共にサブピクセルに備えられる場合に、前記スイッチング薄膜トランジスタＳｗ−Ｔｒの第２アクティブ層２３５あるいは駆動薄膜トランジスタＤ−Ｔｒの第１アクティブ層２３０と自身のアクティブ層を共有することができる。
【００８２】
場合によって、前記スイッチング薄膜トランジスタ及び／又はセンシング薄膜トランジスタＲｅｆ−Ｔｒと同じ構造で、図１の外郭領域に位置する回路部の回路用トランジスタが備えられてもよい。この場合、回路部の回路用トランジスタが前記スイッチング薄膜トランジスタと同じ構造である理由は、図４Ａのように、スイッチング薄膜トランジスタの速いターンオンによる速い応答速度を有するためである。
【００８３】
図７の前記駆動薄膜トランジスタＤ−Ｔｒの第１ソース電極２４２は、前記センシング薄膜トランジスタＲｅｆ−Ｔｒの第３ソース電極２６１と一体型に形成されて互いに接続されてもよい（図２の第２ノード（Ｂ）参照）。この場合、サブピクセル内の２つの薄膜トランジスタにソース電極２４２，２６１が共有されて、サブピクセルで素子が占める領域を減少させることもできる。
【００８４】
また、前記第１ソース電極２４２は、一側に延びて前記第１アクティブ層２３０と接続し、第１ゲート電極２１０の下側に垂直に位置する接続部をさらに備えることで、第１ストレージ電極１５０と接続することができる。
【００８５】
一方、未説明符号１１３は第２層間絶縁膜であり、前記第１ゲート電極２１０と第１ストレージ電極１５０との電気的離隔のために備えられる。
【００８６】
図２及び図７を参照すると、ストレージキャパシタＣｓｔの重畳面積を増加させるように、第１ソース電極２４２と同一のノード（図２の第２ノード（Ｂ）参照）に接続され、第１ゲート電極２１０の下側に重畳して位置する第１ストレージ電極１５０をさらに含むことができ、この場合、前記第１ゲート電極２１０は、第２ストレージ電極として機能（図２の第２ノード（Ｂ）参照）し、前記第１ストレージ電極１５０と前記第１ゲート電極２１０とが重なった部位にストレージキャパシタが定義される。
【００８７】
図７では、前記第１ストレージ電極１５０が第１ゲート電極２１０の下側に備えられた例を示しているが、これに限定されず、前記第１ソース電極２４２と接続される形態で他の層上に備えられてもよい。
【００８８】
上述した本発明の第１実施例は、サブピクセル内に２つのトランジスタあるいは３つのトランジスタを備えた例を説明したが、これに限定されず、４つ以上のトランジスタを備えた場合にも適用可能である。すなわち、本発明のバックプレーン基板及び有機発光表示装置は、サブピクセルに備えられる薄膜トランジスタのうち有機発光ダイオードと直接接続される駆動薄膜トランジスタは、そのゲート絶縁膜を厚くすることで、Ｓ−Ｆａｃｔｏｒ値を大きくして階調表現を豊かにし、残りの薄膜トランジスタ（スイッチング薄膜トランジスタ、センシング薄膜トランジスタ、及び回路用薄膜トランジスタ）は、速い応答速度を維持するようにそのゲート絶縁膜を薄くして、二元化構造で適用したものである。
【００８９】
一方、本発明の第１実施例に係るバックプレーン基板の製造方法について、図１、図２及び図５乃至図７を参照して説明する。
【００９０】
まず、複数個のサブピクセルを含み、各サブピクセルＳＰに互いに区分される第１領域（Ｄ−Ｔｒ領域）及び第２領域（Ｓｗ−Ｔｒ領域）を有する基板１００を準備する。
【００９１】
次いで、前記各サブピクセルＳＰの第１領域（Ｄ−Ｔｒ領域）にモリブデン、銅、タングステン、アルミニウムの単一層、あるいはこれらの金属の合金、あるいは複数層の物質を選択的に除去して第１ゲート電極（１１０又は２１０）を備える。
【００９２】
次いで、前記第１ゲート電極（１１０又は２１０）を覆い、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙあるいはＨｆＯ２などの無機膜材料を第１厚さＨ１で蒸着して第１ゲート絶縁膜１１５を備える。
【００９３】
次いで、前記第１ゲート絶縁膜１１５上に、前記第１領域（Ｄ−Ｔｒ領域）と第２領域（Ｓｗ−Ｔｒ領域）にそれぞれ、ポリシリコンからなる第１アクティブ層１３０及び第２アクティブ層１３５を備える。
【００９４】
具体的に、前記第１及び第２アクティブ層１３０，１３５を備えることは、前記第１ゲート絶縁膜１１５上に全面非晶質シリコン層を蒸着し、次いで、前記非晶質シリコン層を結晶化してポリシリコン層化した後、前記ポリシリコン層を選択的に除去して第１領域と第２領域に第１アクティブ層及び第２アクティブ層を残すことによって達成することができる。
【００９５】
そして、前記第１及び第２アクティブ層１３０，１３５上にマスクを用いて不純物をドープして、選択的にＬＤＤ領域１３０ｂ，１３５ｂ及び高濃度不純物領域１３０ｃ，１３５ｃを定義することができる。この過程で、ＬＤＤ領域１３０ｂ，１３５ｂの内側が、それぞれ真性領域の第１チャネル１３０ａ及び第２チャネル１３５ａとして定義される。
【００９６】
次いで、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙあるいはＨｆＯ２などの無機膜材料で前記第１及び第２アクティブ層１３０，１３５を覆い、前記第１厚さよりも薄い第２厚さＨ２で第２ゲート絶縁膜１２５を備える。場合によって、前記第１及び第２アクティブ層１３０，１３５の不純物領域１３０ｂ，１３０ｃ，１３５ｂ，１３５ｃは、前記第２ゲート絶縁膜１２５の形成後に定義されてもよい。
【００９７】
次いで、前記第２ゲート絶縁膜１２５上に前記第２アクティブ層１３５の上部に対応して、モリブデン、銅、タングステン、アルミニウムの単一層、あるいはこれらの金属の合金、あるいは複数層の物質を選択的に除去して第２ゲート電極１２０を備える。前記第２ゲート電極１２０は、スキャンラインＳＬと一体型であってもよい。
【００９８】
次いで、前記スキャンラインＳＬ及び第２ゲート電極１２０を覆う第１層間絶縁膜１４０を備える。そして、前記第１層間絶縁膜１４０及び第２ゲート絶縁膜１２５を選択的に除去して、前記第１及び第２アクティブ層１３０，１３５の両高濃度不純物領域１３０ｃ，１３５ｃの一部を露出させる。
【００９９】
次いで、モリブデン、銅、タングステン、アルミニウムの単一層、あるいはこれらの金属の合金、あるいは複数層の物質を蒸着し、これを選択的に除去して、前記第１アクティブ層１３０の第１チャネル１３０ａの両側の高濃度不純物領域１３０ｃと接続される第１ソース電極（１４２又は２４２）及び第１ドレイン電極（１４３又は２４３）と、前記第２アクティブ層１３５の両側と接続される第２ソース電極（１４１又は２４１）及び第２ドレイン電極（１４６又は２４６）とを備える。
【０１００】
＊第２実施例＊
【０１０１】
以下、本発明の第２実施例に係るバックプレーン基板について説明する。
【０１０２】
図８は、本発明の第２実施例に係るバックプレーン基板の概略断面図である。
【０１０３】
図８に示したように、本発明の第２実施例に係るバックプレーン基板は、上述した第１実施例の構造と比較して、駆動薄膜トランジスタの第１ゲート電極３１０及び第１ゲート絶縁膜３１５の位置を第１及び第２アクティブ層１３０，１３５の上側に位置させ、スイッチング薄膜トランジスタ（及び／又はセンシング薄膜トランジスタ）の第２ゲート電極３２０及び第２ゲート絶縁膜３２５の位置を第１及び第２アクティブ層１３０，１３５の下側に位置させ、このとき、第１及び第２アクティブ層１３０，１３５の上側に位置した第１ゲート絶縁膜３１５を、前記第１及び第２アクティブ層１３０，１３５の下側の第２ゲート絶縁膜３２５よりも厚くした点のみが異なり、残りの構成は同一に備える。
【０１０４】
このような構成も、上述した第１実施例と同一の目的で、駆動薄膜トランジスタＤ−Ｔｒ側のみがゲート絶縁膜の厚さを厚くすることで、Ｓ−Ｆａｃｔｏｒを大きくして階調表現を豊かにし、駆動薄膜トランジスタ以外の残りの薄膜トランジスタは、同一の構成とするものの、薄い厚さのゲート絶縁膜を有するようにして、サブピクセル内の回路動作に必要な一定以上の速度を維持することができる。
【０１０５】
一方、本発明の第２実施例に係るバックプレーン基板においても、レーザーを用いた結晶化の後、冷却過程で、下側に位置する前記第２ゲート電極３２０の上部の第２アクティブ層１３５内の結晶質凝集あるいはマスフローによる影響で発生し得る第２アクティブ層１３５の断線を防止するために、前記第２ゲート電極３２０は、第１ゲート電極３１０よりも薄く、且つ、５００Å〜２０００Åの厚さで十分に薄い厚さで蒸着する。この場合、第２アクティブ層１３５の下側にある第２ゲート電極３２０は十分に薄いため、前記第２ゲート絶縁膜３２５が一定水準以上に薄くても、前記第２アクティブ層１３５の下側の電極物質による段差の影響が少なく、前記第２ゲート電極３２０の有無の境界となる部位での断線を防止することができる。より効果的に第２アクティブ層１３５の断線を防止するために、前記第２ゲート電極の両エッジの傾斜は４５°以下の水準に緩やかにして、前記第２アクティブ層が第２ゲート電極の両エッジと重なる付近でゲート電極の成分の有無による段差を最小化することができる。
【０１０６】
以下、上述したバックプレーン基板を適用する有機発光表示装置について説明する。
【０１０７】
図９は、本発明の第１実施例に係るバックプレーン基板を適用した有機発光表示装置の一形態を示した断面図である。
【０１０８】
図９に示したように、本発明の第１実施例に係るバックプレーン基板を適用した有機発光表示装置は、上述したバックプレーン基板の構造に、前記第１ゲート電極１１０と前記第１ソース電極２４２との間のストレージキャパシタＣｓｔ、及び前記第１ソース電極２４２と接続されたアノード電極２１２、前記アノード電極と対向するカソード電極２４０、及び前記アノード電極とカソード電極との間に位置する有機発光層を含む有機層２３２を有する、有機発光ダイオード（ＯＬＥＤ）をさらに含む。
【０１０９】
図示していないが、図７を参照すると、ストレージキャパシタＣｓｔの重畳面積を増加させるように、第１ソース電極２４２と同一のノードに接続され、第１ゲート電極２１０の下側に重畳して位置する第１ストレージ電極１５０をさらに含むことができ、この場合、前記第１ゲート電極２１０は、第２ストレージ電極として機能し、前記第１ストレージ電極１５０と重なった部位にストレージキャパシタを形成することができる。
【０１１０】
また、アノード電極２１２上には、発光部を定義するバンク２２０を選択的に備えることができる。
【０１１１】
ここで、未説明符号１９８は保護膜であり、下側のバックプレーン基板のＴＦＴ構成を保護する機能を果たす。
【０１１２】
また、有機発光表示装置は、前記有機発光ダイオード（ＯＬＥＤ）の上部を覆い、外部からの水分又は外気の侵入を防止するために、バリア層あるいはバリアスタック（図示せず）をさらに備えることができる。バリアスタックの場合、有機膜及び無機膜の積層構成を有することができる。
【０１１３】
一方、バックプレーン基板の構成は第２実施例で代替し得るものであって、上述した構成の有機発光表示装置は、サブピクセルに備えられる薄膜トランジスタのうち駆動薄膜トランジスタＤ−Ｔｒ側のみがゲート絶縁膜の厚さを厚くすることで、Ｓ−Ｆａｃｔｏｒを大きくして階調表現を豊かにし、駆動薄膜トランジスタ以外の残りの薄膜トランジスタは、同一の構成とするものの、薄い厚さのゲート絶縁膜を有するようにして、サブピクセル内の回路動作の一定以上の速度を維持することができる。
【０１１４】
また、本発明のバックプレーン基板及び有機発光表示装置において、前記薄膜トランジスタを、アクティブ層を基準として、一側はボトムゲート電極構造とし、他側はトップゲート構造にして、ゲート電極が互いに異なる層に位置することにより、工程マージンを考慮することなく、平面的に２つのゲート電極の間の距離を近くしたり、重畳可能であるため、画素がさらに小さくなり得るという利点があり、超小型モデルにおいてさらに有利である。
【０１１５】
本発明のバックプレーン基板及びそれを適用した有機発光表示装置は、次のものを考慮したものである。
【０１１６】
すなわち、表示装置は、小型モデルの平面構造の立場で高解像度が進みながら、サブピクセルの個別サイズと共に、発光面積もまた小さくなってしまい、要求されるドレイン電流値の範囲が小さいため、飽和にかかる時間が短い。したがって、各素子の高速性は向上するが、反面、素子のＳ−Ｆａｃｔｏｒ値は小さくなり、この場合、階調表現の限界があるため、垂直断面の構造を変更したものである。ところが、直接的に階調に影響を与えるサブピクセル内の駆動薄膜トランジスタのＳ−Ｆａｃｔｏｒの増加は要求されるが、サブピクセルに備えられた素子（薄膜トランジスタ）を同一の形状に変更させる場合、サブピクセル全体の素子特性の低下及びその他のスイッチング薄膜トランジスタなどの特性確保の面で非常に不利になるため、直接的に電流値に影響を与える駆動薄膜トランジスタの構造のみがＳ−Ｆａｃｔｏｒを上昇させるように、ΔＶｇｓが１Ｖ以上になるように第１ゲート絶縁膜を厚くし、残りのトランジスタは高解像度内の高速特性を維持するように第２ゲート絶縁膜を薄くしている。
【０１１７】
これと共に、本発明は、駆動薄膜トランジスタとその他の薄膜トランジスタとのゲート電極の位置を異ならせ、各ゲート絶縁膜の厚さを異ならせることで、素子特性を異ならせる二元化構成を取る。これによって、超高解像度の構造においても駆動薄膜トランジスタのみのＳ−Ｆａｃｔｏｒを調節することによって、回路的特性が強く要求される部位では十分な特性を維持し、階調表現がなされる領域は十分に確保して、超高解像度の構造においても回路特性と階調特性がいずれも優れた有機発光表示装置を実現することができる。
【０１１８】
現在、大多数のポリシリコン型薄膜トランジスタはトップゲート構造で作製されるが、ボトムゲート構造を含む様々な構造のポリシリコン型薄膜トランジスタの構造の開発を通じて、モバイルディスプレイ用バックプレーン基板の設計自由度を増加させることができる。
【０１１９】
さらに、上述したバックプレーン基板は、高解像度で多様な階調表現を要求するその他のディスプレイの開発に拡大適用することができる。
【０１２０】
一方、以上で説明した本発明は、上述した実施例及び添付の図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとって明らかである。
【符号の説明】
【０１２１】
１１０    第１ゲート電極
１１５    第１ゲート絶縁膜
１２０    第２ゲート電極
１２５    第２ゲート絶縁膜
１３０    第１アクティブ層
１３５    第２アクティブ層
１４１    第２ソース電極
１４２    第１ソース電極
１４３    第１ドレイン電極
１４６    第２ドレイン電極
１４０    層間絶縁膜
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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