(57)【要約】      （修正有）【課題】積層欠陥の拡張を効果的に抑制できる、耐圧を高める終端構造領域を備えたＳｉＣ−ＭＯＳＦＥＴを提供する。【解決手段】活性部１００と、活性部１００の外側に設けられた耐圧領域としての終端構造領域１４と、活性部１００と終端構造領域１４との間のドリフト層１の上部に、上面がソース電極９と接合して設けられ、ソース電極９との接合面積がベースコンタクト領域５ａ，５ｂのソース電極９との接合面積より大きく設定されているｐ型の導通誘導領域１２ａ，１３ａと、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化ケイ素半導体基板からなる第１導電型のドリフト層、前記ドリフト層の上部に設けられた第２導電型のベース領域、前記ベース領域の上部に選択的に設けられた第１導電型のソース領域、前記ドリフト層の上に設けられたゲート絶縁膜、前記ゲート絶縁膜の上に設けられたゲート電極、前記ドリフト層の上に設けられたソース電極、前記ドリフト層の上部で前記ベース領域の上に前記ソース電極と接合して設けられた第２導電型のベースコンタクト領域、前記ドリフト層の下に設けられた第１導電型のドレイン領域及び前記ドレイン領域の下に設けられたドレイン電極を有する活性部と、
前記活性部の外側に設けられた耐圧領域としての終端構造領域と、
前記活性部と前記終端構造領域との間の前記ドリフト層の上部に、上面が前記ソース電極と接合して設けられ、前記ソース電極との接合面積が前記ベースコンタクト領域の前記ソース電極との接合面積より大きく設定されている第２導電型の導通誘導領域と、
を備えることを特徴とする炭化ケイ素ＭＯＳＦＥＴ。
【請求項２】
前記導通誘導領域の前記炭化ケイ素半導体基板の傾斜方向に沿った幅ｗは、前記ドリフト層の厚みｄ及び前記炭化ケイ素半導体基板の傾斜角θとの間で、
【数１】
2018200920.tif 000004
の関係が成り立つことを特徴とする請求項１に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項３】
前記導通誘導領域は、前記ソース電極と接合する前記上面を有する上部ウェルコンタクト領域を有し、
前記上部ウェルコンタクト領域の不純物濃度が、前記ベースコンタクト領域の不純物濃度以上であることを特徴とする請求項１又は２に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項４】
前記活性部には補助ベースコンタクト領域が更に設けられていることを特徴とする請求項１〜３のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項５】
前記導通誘導領域は３個以上、等間隔で設けられていることを特徴とする請求項１〜４のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項６】
前記導通誘導領域は前記ベースコンタクト領域より深く設けられていることを特徴とする請求項１〜５のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項７】
前記導通誘導領域と前記ベースコンタクト領域とが接続していることを特徴とする請求項１〜６のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項８】
前記上部ウェルコンタクト領域は、複数のセル状であることを特徴とする請求項３に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項９】
前記複数のセル状の上部ウェルコンタクト領域は、前記活性部から前記終端構造領域に向かって密度が高くなるように配置されていることを特徴とする請求項８に記載の炭化ケイ素ＭＯＳＦＥＴ。
【請求項１０】
請求項１〜９のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴを搭載したことを特徴とするパワー半導体モジュール。
【請求項１１】
炭化ケイ素半導体基板からなる第１導電型のドリフト層の上部に第２導電型のベース領域を形成し、前記ベース領域の上部に第１導電型のソース領域を選択的に形成し、前記ドリフト層の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極を形成し、前記ドリフト層の上にソース電極を形成し、前記ドリフト層の上部で前記ベース領域の上に第２導電型のベースコンタクト領域を前記ソース電極と接合して形成し、前記ドリフト層の下に第１導電型のドレイン領域を形成し、前記ドレイン領域の下にドレイン電極を形成することにより活性部を形成する工程と、
前記活性部の外側に耐圧領域としての終端構造領域を形成する工程と、
前記活性部と前記終端構造領域との間の前記ドリフト層の上部に、上面が前記ソース電極と接合すると共に、前記ソース電極との接合面積が前記ベースコンタクト領域の前記ソース電極との接合面積より大きくなるように第２導電型の導通誘導領域を形成する工程と、
を含むことを特徴とする炭化ケイ素ＭＯＳＦＥＴの製造方法。
【請求項１２】
前記導通誘導領域は、下部導通領域と、前記下部導通領域の上に設けられた上部ウェルコンタクト領域とを有し、
前記下部導通領域の形成と前記ベース領域の形成とを同じイオン注入により行うことを特徴とする請求項１１に記載の炭化ケイ素ＭＯＳＦＥＴの製造方法。
【請求項１３】
前記上部ウェルコンタクト領域の形成と前記ベースコンタクト領域の形成とを同じイオン注入により行うことを特徴とする請求項１２に記載の炭化ケイ素ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素ＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
次世代のパワー半導体材料として炭化ケイ素（ＳｉＣ）半導体が注目されている。ＳｉＣはバンドギャップが４Ｈ−ＳｉＣで３．２５ｅＶと、従来用いられていたシリコン（Ｓｉ）の１．１２ｅＶに対して３倍程度大きく、電界強度がＳｉより１桁近く大きい２〜４ｍＶ／ｃｍであり、Ｓｉと比べて材料特性に優位性がある。
【０００３】
そのためＳｉＣで構成された半導体素子の場合、Ｓｉで構成された半導体素子と比較して、例えばターンオン（以下、単に「オン」とも称する。）状態における素子の抵抗（オン抵抗）が数百分の一に低減できるという特徴を有する。またＳｉＣ半導体素子は２００℃以上の高温環境下でも使用可能である。ＳｉＣを用いたダイオード等の整流デバイスや、トランジスタ、サイリスタ等のスイッチングデバイスといった様々なデバイスが現在までに試作されている。
【０００４】
ＳｉＣ基板内には数種類の転位が存在することが知られている。非特許文献１にはＳｉＣ基板上にデバイスを作製し、作製したデバイスを動作させると、電子・正孔対が再結合することで、基板内の転位が積層欠陥に成長することが開示されている。積層欠陥が発生するとデバイスのオン特性に悪影響が及び、半導体素子を含むパワー半導体モジュールの導通損失が増大するため、積層欠陥が発生しないことが望ましい。
【０００５】
この問題を解決する技術として、転位を有さないＳｉＣ基板（ウェハ）を作製する方法が考えられる。例えば特許文献１には、基板の温度を一定の幅で制御しつつ、炭素（Ｃ）及びＳｉの濃度比Ｃ／Ｓｉを制御してドーパントガスを供給することにより、基底面転位（ＢＰＤ）及び積層欠陥密度が低いＳｉＣエピタキシャルウェハの製造方法が開示されている。
【０００６】
積層欠陥の拡張を抑制するための他の方法としては、半導体素子のセル構造に関する技術があり、例えば特許文献２では、活性領域内にストライプ状の電流制限領域を設けることにより、積層欠陥の拡張を防止する方法が開示されている。また特許文献３では、活性領域内にトレンチ状の溝を形成する方法により積層欠陥の拡張が防止されている。
【０００７】
また特許文献４及び特許文献５では、半導体素子のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＭＯＳＦＥＴ）の活性部以外の領域にショットキー接触領域を設ける発明が開示されている。ショットキー接触領域によって、デバイスの通電時に転位に負荷される電流ストレスを軽減することができるため、積層欠陥の拡張を抑制できるとされている。
【０００８】
しかし特許文献１の方法の場合、ＳｉＣウェハの品質向上を一定程度図ることは可能ではあるが、未だ転位を完全に無くすには至っていない。また特許文献２のストライプ状の電流制限領域のように、ＳｉＣ内部に特別な構造を別途形成したり、或いは特許文献３のようにＳｉＣ表面側にトレンチ状の溝を形成したりする方法の場合、プロセス上、大きな困難が伴うと共に、プロセスコストが大きく上昇する。
【０００９】
またＳｉＣ半導体装置の表面上には、仕様上の要請から、オーミック接触領域を設ける必要がある。そのため特許文献４及び特許文献５のようにショットキー接触領域を設ける方法の場合、オーミック接触領域とショットキー接触領域の両方を形成することとなり、プロセス上の負担が著しい。
【００１０】
更に特許文献６に開示されているように、ＭＯＳＦＥＴ等のＳｉＣ半導体装置では、活性部であるセル領域を包囲するように活性部の周縁に終端構造領域が選択的に形成される場合がある。終端構造領域は、デバイスの終端部における電界集中を緩和して耐圧を高めるための構造であるため、ＳｉＣ半導体装置において必要性が高い。そのため終端構造領域を備えた状態のＳｉＣ半導体装置において、積層欠陥の拡張を有効に抑制できる技術が強く求められていた。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１５−００２２０７号公報
【特許文献２】特開２０１３−２３２５７４号公報
【特許文献３】特開２００４−３３５７２０号公報
【特許文献４】国際公開第２００７／０１３３６７号
【特許文献５】特開２０１６−００６８５４号公報
【特許文献６】特許第５７５１７６３号公報
【非特許文献】
【００１２】
【非特許文献１】ジャーナルオブアプライドフィジックス（Journal of Applied Physics）、第９９巻、０１１０１（２００６年）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記した問題に着目して為されたものであって、終端構造領域を備えた状態の炭化ケイ素ＭＯＳＦＥＴにおいて、積層欠陥の拡張を効果的に抑制することができる炭化ケイ素ＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る本発明に係る炭化ケイ素ＭＯＳＦＥＴのある態様は、炭化ケイ素半導体基板からなる第１導電型のドリフト層、ドリフト層の上部に設けられた第２導電型のベース領域、ベース領域の上部に選択的に設けられた第１導電型のソース領域、ドリフト層の上に設けられたゲート絶縁膜、ゲート絶縁膜の上に設けられたゲート電極、ドリフト層の上に設けられたソース電極、ドリフト層の上部でベース領域の上にソース電極と接合して設けられた第２導電型のベースコンタクト領域、ドリフト層の下に設けられた第１導電型のドレイン領域及びドレイン領域の下に設けられたドレイン電極を有する活性部と、活性部の外側に設けられた耐圧領域としての終端構造領域と、活性部と終端構造領域との間のドリフト層の上部に、上面がソース電極と接合して設けられ、ソース電極との接合面積がベースコンタクト領域のソース電極との接合面積より大きく設定されている第２導電型の導通誘導領域と、を備えることを要旨とする。
【００１５】
また本発明に係る炭化ケイ素ＭＯＳＦＥＴの製造方法のある態様は、炭化ケイ素半導体基板からなる第１導電型のドリフト層の上部に第２導電型のベース領域を形成し、ベース領域の上部に第１導電型のソース領域を選択的に形成し、ドリフト層の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極を形成し、ドリフト層の上にソース電極を形成し、ドリフト層の上部でベース領域の上に第２導電型のベースコンタクト領域をソース電極と接合して形成し、ドリフト層の下に第１導電型のドレイン領域を形成し、ドレイン領域の下にドレイン電極を形成することにより活性部を形成する工程と、活性部の外側に耐圧領域としての終端構造領域を形成する工程と、活性部と終端構造領域との間のドリフト層の上部に、上面がソース電極と接合すると共に、ソース電極との接合面積がベースコンタクト領域のソース電極との接合面積より大きくなるように第２導電型の導通誘導領域を形成する工程と、を含むことを要旨とする。
【発明の効果】
【００１６】
本発明に係る炭化ケイ素ＭＯＳＦＥＴによれば、終端構造領域を備えた状態で、積層欠陥の拡張を効果的に抑制することができる。また本発明に係る炭化ケイ素ＭＯＳＦＥＴの製造方法によれば、製造過程における更なる追加工程の負担を抑えて、積層欠陥の拡張を抑制することができる、終端構造領域を備えた炭化ケイ素ＭＯＳＦＥＴを製造できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態に係る炭化ケイ素ＭＯＳＦＥＴ（以下「ＳｉＣ−ＭＯＳＦＥＴ」とも称する。）の構成の概略を模式的に説明する平面図である。
【図２】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する断面図である。
【図３】導通誘導領域の幅を模式的に説明するためのドリフト層の断面図である。
【図４】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおいて、積層欠陥が拡張した状態の概略を模式的に説明する平面図である。
【図５】第１比較例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図６】第１比較例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する断面図である。
【図７】第１比較例に係るＳｉＣ−ＭＯＳＦＥＴにおいて、積層欠陥が拡張した状態の概略を模式的に説明する平面図である。
【図８】第２比較例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図９】第３比較例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図１０】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を模式的に説明する工程断面図である（その１）。
【図１１】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を模式的に説明する工程断面図である（その２）。
【図１２】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を模式的に説明する工程断面図である（その３）。
【図１３】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を模式的に説明する工程断面図である（その４）。
【図１４】第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を模式的に説明する工程断面図である（その５）。
【図１５】第１変形例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図１６】第２変形例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図１７】第３変形例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する断面図である。
【図１８】第４変形例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する断面図である。
【図１９】第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図２０】第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する断面図である。
【図２１】第５変形例に係るＳｉＣ−ＭＯＳＦＥＴの構成の概略を模式的に説明する平面図である。
【図２２】第１又は第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴを搭載した半導体モジュールの構成の概略を模式的に説明する断面図である。
【発明を実施するための形態】
【００１８】
以下に本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１９】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物元素不純物密度が高い又は低い半導体領域であることを意味する。
【００２０】
−第１の実施の形態−
＜半導体装置＞
第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴは、図１に示すように、平面パターンで全体が矩形状の半導体チップである。半導体チップの主面の中央部には矩形状の活性部１００が設けられ、活性部１００はトランジスタ構造及び寄生ダイオード構造を有する。尚、図１中では説明のため、ゲート絶縁膜より上の層が除かれ、ＳｉＣの表面層が露出した状態が模式的に示されているが、図２に示すように、実際には、トランジスタ構造が積層形成されている。
【００２１】
活性部１００の＜１１−２０＞方向の両端にはｐ型の導通誘導領域のそれぞれの上部ウェルコンタクト領域１３ａ，１３ｂが同じ幅ｗで表れている。活性部１００及び導通誘導領域の外側には、高濃度のｐ＋型の耐圧領域としての終端構造領域１４が、平面パターンで額縁状をなして設けられている。
【００２２】
図２に示すように、活性部１００には、ｎ−型のドリフト層１と、ドリフト層１の上部に設けられた複数の高濃度のｐ＋型のベース領域２ａ，２ｂと、ベース領域２ａ，２ｂの上に設けられた複数のｐ型のチャネル領域３ａ〜３ｃとが備えられる。それぞれのチャネル領域３ａ〜３ｃの内部には、ｎ＋型のソース領域４ａ〜４ｃが選択的に設けられている。ベース領域２ａ，２ｂの上で、隣り合うソース領域４ａ〜４ｃの間には、高濃度のｐ＋型のベースコンタクト領域５ａ，５ｂが設けられている。
【００２３】
ドリフト層１の上面上には、ソース領域４ａ〜４ｃ、チャネル領域３ａ〜３ｃ及びドリフト層１の上面に亘ってゲート絶縁膜６ａ，６ｂが設けられている。ゲート絶縁膜６ａ，６ｂの上には、ゲート電極７ａ，７ｂが設けられ、ゲート電極７ａ，７ｂの表面上には、層間絶縁膜８ａ，８ｂが設けられている。層間絶縁膜８ａ，８ｂの上にはソース電極９がソース領域４ａ〜４ｃに接続して設けられている。ソース電極９の上面上には、最表層としてパッシベーション膜等が堆積され、パッシベーション膜等に形成された窓部--開口部--には下側のソース電極９の主面が露出している。
【００２４】
ドリフト層１の下には、ｎ＋型のドレイン領域１０が層状に設けられ、ドレイン領域１０の下にはドレイン領域１０に接続されたドレイン電極１１が設けられている。活性部１００では、ゲート電極７ａ，７ｂにゲート電圧が印加されることによりソース領域４ａ〜４ｃ及びドレイン領域１０間に主電流が流れる。
【００２５】
導通誘導領域（１２ａ，１３ａ）は、ドリフト層１の上面近傍に設けられた高濃度のｐ＋型の下部導通領域１２ａと、下部導通領域１２ａの上にソース電極９と接続して設けられた高濃度のｐ＋型の上部ウェルコンタクト領域１３ａとを備える。下部導通領域１２ａは、ベース領域２ａ，２ｂとほぼ同じ深さで、かつ、同じ厚みで設けられている。上部ウェルコンタクト領域１３ａは、ベースコンタクト領域５ａ，５ｂとほぼ同じ深さで、同じ厚みである。
【００２６】
上部ウェルコンタクト領域１３ａによって下部導通領域１２ａはソースボンディングパッドと電気的に接続される。下部導通領域１２ａ及び上部ウェルコンタクト領域１３ａのドーピング濃度は、ベースコンタクト領域５ａ，５ｂのドーピング濃度以上に設定されている。例えばベースコンタクト領域５ａ，５ｂのドーピング濃度が１．０×１０１９ｃｍ−３程度である場合、導通誘導領域（１２ａ，１３ａ）のドーピング濃度は全体的に１．０×１０１９ｃｍ−３以上に実現される。導通誘導領域（１２ａ，１３ａ）が全体的に、１．０×１０１９ｃｍ−３以上であることにより、導通誘導領域（１２ａ，１３ａ）全体をｐ型の「ウェルコンタクト領域」とみなすことができる。
【００２７】
第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、導通誘導領域（１２ａ，１３ａ）のソース電極９と接合する面積の総和が、活性部１００のベースコンタクト領域５ａ，５ｂの面積の総和より大きくなるように制御されている。すなわち導通誘導領域（１２ａ，１３ａ）の寄生ダイオードの方が、活性部１００の寄生ダイオードより、ソース電極９との接合面積が広い。
【００２８】
図１に例示したＳｉＣ−ＭＯＳＦＥＴの場合、２本の上部ウェルコンタクト領域１３ａ，１３ｂの面積の総和が、３本のベースコンタクト領域５ａ〜５ｃの面積の総和より大きくなるように実現されている。図１中では説明の便宜のため、上部ウェルコンタクト領域１３ａ，１３ｂ及びベースコンタクト領域５ａ〜５ｃの上面に斜線が付されている。
【００２９】
ここで図１中の左側の導通誘導領域（１２ａ，１３ａ）の上部ウェルコンタクト領域１３ａの面積をＳ１３ａ、左側の導通誘導領域の上部ウェルコンタクト領域１３ｂの面積をＳ１３ｂとする。また図１中の活性部１００の内側で左側のベースコンタクト領域５ａの面積をＳ５ａ、中央のベースコンタクト領域５ｂの面積をＳ５ｂ、右側のベースコンタクト領域５ｃの面積をＳ５ｃとすると、
（Ｓ１３ａ＋Ｓ１３ｂ）＞（Ｓ５ａ＋Ｓ５ｂ＋Ｓ５ｃ）  ・・・式（１）
が成立する。
【００３０】
２本の導通誘導領域の上部ウェルコンタクト領域１３ａ，１３ｂの面積の総和の上限値は、半導体装置としての動作を確保する必要性から、活性部１００及び導通誘導領域を含めた全体の面積の約７０％〜約８０％の範囲内で設定される。
【００３１】
また第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの下部導通領域１２ａ及び上部ウェルコンタクト領域１３ａは、図１に示したように、活性部１００と同じ長さで上下方向に延びている。尚、この上下方向は、ＳｉＣ単結晶の＜１１−２０＞方向と直交する方向であり、以下「縦方向」とも称する。図３に示すように、導通誘導領域（１２ａ，１３ａ）の幅ｗは、ドリフト層１の厚さｄと、ＳｉＣ基板の＜１１−２０＞方向に対する傾斜角θを用いて、
【数１】
2018200920.tif 000003
を満たすように設定される。
【００３２】
例えば、ドリフト層１の厚みｄが１０μｍ、傾斜角θが約４°である場合、幅ｗは、式（２）より
ｗ≧１０／ｔａｎ４°［μｍ］＝約１４３［μｍ］
となるため、導通誘導領域（１２ａ，１３ａ）の幅ｗとしては約１４３μｍ以上の長さが必要である。
【００３３】
ここでＭＯＳトランジスタ構造においては、ソース電極９‐ベース領域２ａ，２ｂ‐ドリフト層１‐ドレイン領域１０‐ドレイン電極１１という電流経路の寄生ダイオードに順方向に通電する際、バイポーラ動作をするため電子―正孔対の再結合が発生する。再結合のエネルギーによってＳｉＣ基板中の転位が積層欠陥に拡張するが、積層欠陥の拡張方向は、＜１１−２０＞方向と直交する縦方向に限定される。
【００３４】
通常のＭＯＳＦＥＴにおいては、ＭＯＳ構造を備える活性部１００に寄生ダイオードが存在するため、活性部１００直下に積層欠陥３０が発生することになる。そしてＭＯＳＦＥＴのオン抵抗が増大し、電力損失の増大につながる。そこで第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、導通誘導領域（１２ａ，１３ａ）を設けると共に、更に導通誘導領域（１２ａ，１３ａ）中にオーミックコンタクトを実現するための上部ウェルコンタクト領域１３ａを設ける。
【００３５】
そして式（１）を用いて説明したように、上部ウェルコンタクト領域１３ａ，１３ｂの面積の総和を活性部１００中に存在するベースコンタクト領域５ａ〜５ｃの面積より大きくする。そのため寄生ダイオードへの通電時の電流は上部ウェルコンタクト領域１３ａ，１３ｂ側に流れ易くなる。一方、転位は積層欠陥への拡張を開始する電流密度の閾値をそれぞれ有する。そのため通電が導通誘導領域（１２ａ，１３ａ）に集中し、相対的に活性部１００における寄生ダイオードの電流密度が低下することにより、活性部１００での積層欠陥３０の拡張が抑制される。
【００３６】
上記式（１）及び式（２）を同時に満たす第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴに、１７５℃で、寄生ダイオードの順方向電流を４００［Ａ／ｃｍ２］通電しても、活性部１００には積層欠陥３０が発生せず、オン抵抗は増大しなかった。また寄生ダイオードの順方向電圧の降下の変動を測定したところ、変動は０．５％以下であり、抵抗の増大を抑えることができた。
【００３７】
更に順方向電流を大きくして通電したところ、図４に示すように、左側の導通誘導領域（１２ａ，１３ａ）内で積層欠陥３０の発生が観察された。しかし活性部１００の内側では積層欠陥は発生せず、オン抵抗は増大しなかった。また図４に示した状態のＳｉＣ−ＭＯＳＦＥＴにおいて、寄生ダイオードの順方向電圧の降下の変動を測定したところ、依然として電圧降下への影響は小さく、１７５℃において変動は０．５％以下であった。
【００３８】
（第１比較例）
次に活性部の両端に導通誘導領域が設けられていない、比較例に係るＳｉＣ−ＭＯＳＦＥＴを図５〜図９を参照して説明する。図５に示すように、第１比較例に係るＳｉＣ−ＭＯＳＦＥＴには導通誘導領域が設けられておらず、活性部１０１の表面には、１０本のチャネル領域３ａ〜３ｊ、１０本のソース領域４ａ〜４ｊ及び５本のベースコンタクト領域５ａ〜５ｅが表れている。
【００３９】
第１比較例に係るＳｉＣ−ＭＯＳＦＥＴのその他の構造については、図６に示すように、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様であるため、重複説明を省略する。第１比較例に係るＳｉＣ−ＭＯＳＦＥＴに対し、寄生ダイオードの順方向電流を４００［Ａ／ｃｍ２］通電すると、図７に示すように、活性部１０１の内側で縦方向に拡張した積層欠陥３０ａが発生し、オン抵抗が増大した。
【００４０】
（第２比較例）
また図８に示すように、第２比較例に係るＳｉＣ−ＭＯＳＦＥＴは、活性部１０１の周囲に非常に狭い幅のｐ型の補助コンタクト領域５ｆを備える点が第１比較例に係るＳｉＣ−ＭＯＳＦＥＴと異なる。第２比較例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、第１比較例の場合と同様に、寄生ダイオードの順方向電流を４００［Ａ／ｃｍ２］通電すると、縦方向に拡張した積層欠陥３０が発生し、オン抵抗が増大した。
【００４１】
（第３比較例）
また図９に示すように、第３比較例に係るＳｉＣ−ＭＯＳＦＥＴは、活性部１０１の左側のセル構造のチャネル領域３ｇ１，３ｈ１、ソース領域４ｇ１，４ｈ１及びベースコンタクト領域５ｄ１の長さが、第１比較例の場合より短い。また右側のセル構造のチャネル領域３ｉ１，３ｊ１、ソース領域４ｉ１，４ｊ１及びベースコンタクト領域５ｅ１の長さも第１比較例の場合より短く、矩形状の活性部１０１の４隅に、扇状のｐ型のコーナー部コンタクト領域５ｇ１〜５ｇ４をそれぞれ備える。第３比較例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、第１比較例の場合と同様に、寄生ダイオードの順方向電流を４００［Ａ／ｃｍ２］通電すると、縦方向に拡張した積層欠陥が発生し、オン抵抗が増大した。
【００４２】
第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、活性部１００と終端構造領域１４との間に、ダイオード領域である導通誘導領域（１２ａ，１３ａ）が設けられ、逆導通時の電流が導通誘導領域（１２ａ，１３ａ）側に誘導される。そして式（１）を用いて、ソース電極９と接合する上部ウェルコンタクト領域１３ａの面積の総和が、活性部１００のベースコンタクト領域５ａ，５ｂのソース電極９との接合面積の総和より大きくなるように制御されている。
【００４３】
そのためＳｉＣ−ＭＯＳＦＥＴの逆導通時には、電流は導通誘導領域（１２ａ，１３ａ）に積極的に誘導され、積層欠陥３０を成長させるエネルギーは、導通誘導領域（１２ａ，１３ａ）で大きく消費される。導通誘導領域（１２ａ，１３ａ）内でのエネルギー消費により、活性部１００内での積層欠陥３０を成長させるエネルギーが相対的に低下するので、積層欠陥３０の拡張を大きく抑制することができる。
【００４４】
この点、例えば単に電流を活性部１００以外に誘導するためのダイオード構造を並列接続する場合を考えてみると、導通誘導領域（１２ａ，１３ａ）を設けて上部ウェルコンタクト領域１３ａの面積の総和により制御する場合と比べ、余分な配線が必要になる。一方、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの場合、並列接続するダイオード構造と等価な静特性を実現できると共に、配線のインダクタンスが存在しない分、過渡的に活性部１００側に流れる電流を低減することができる。
【００４５】
また第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、導通誘導領域（１２ａ，１３ａ）の外側で、半導体チップの周縁に、耐圧領域である終端構造領域１４が更に設けられている。そのため、導通誘導領域（１２ａ，１３ａ）により積層欠陥３０の発生の抑制を図りつつ、半導体装置としての耐圧を更に高めることができる。
【００４６】
また導通誘導領域（１２ａ，１３ａ）は、縦方向の長さが活性部１００と同じ長さであるため、縦方向に帯状に延びる積層欠陥３０を確実に内側に留め、活性部１００への波及を防止できる。
【００４７】
更に導通誘導領域（１２ａ，１３ａ）の幅ｗが式（２）を満たすことにより、傾斜したエピタキシャル成長膜のテラス面に沿って延びる積層欠陥３０の拡張が、導通誘導領域（１２ａ，１３ａ）の内側に留められる。そのため幅ｗは積層欠陥の最大拡張幅が含まれるように大きく担保されるので、＜１１−２０＞方向で隣接する活性部１００の直下には積層欠陥３０が発生しない。よってＭＯＳＦＥＴのオン特性への影響を防止できる。
【００４８】
また第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、活性部１００の両端に２個の導通誘導領域が最大限離間した状態で配置される。そのため、それぞれの導通誘導領域での発熱が半導体チップの中で効率よく分散し、ＳｉＣ−ＭＯＳＦＥＴの品質の劣化が防止できる。
【００４９】
＜半導体装置の製造方法＞
次に第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を図１０〜図１４を参照して説明する。まずＳｉＣ基板として、例えばｎ＋型の４Ｈ−ＳｉＣ単結晶であって、（０００１）面を表面とし、＜１１−２０＞方向に対して４°オフした半導体基板１０ｓｕｂを用意する。そして図１０に示すように、エピタキシャル成長法を用いて、半導体基板１０ｓｕｂの上に例えば窒素（Ｎ）を添加（ドープ）したｎ型の４Ｈ−ＳｉＣのドリフト層１を約１０μｍの厚さｄでエピタキシャル成長させる。
【００５０】
次に図１１に示すように、ドリフト層１の上面上に、フォトリソグラフィ技術及びエッチング技術を用いて所定の位置に開口部が設けられたマスク２１ａを形成し、開口部を介して、例えばアルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型の不純物元素のイオンを選択的に注入する。このイオン注入により、後で下部導通領域１２ａ及びベース領域２ａ，２ｂをなす予定領域がそれぞれ形成される。図１１中には、それぞれの予定領域の外縁が破線で模式的に例示されている。イオン注入は、予定領域が活性化された際、ドリフト層１の内部に下部導通領域１２ａ及びベース領域２ａ，２ｂが同じ不純物密度で、同じ深さで、かつ同じ厚みを有するように、それぞれの注入イオンの加速電圧が調整される。
【００５１】
次にマスク２１ａを除去し、ドリフト層１の上面上に形成した新たなマスクを介してｐ型の不純物元素のイオンを、ドリフト層１の上面近傍にイオンが蓄積されるように加速電圧を抑えて選択的に注入する。このイオン注入によって、ベース領域２ａ，２ｂの上に、後で部分的にチャネル領域３ａ〜３ｃをなす予定領域がそれぞれ形成される。そしてチャネル領域３ａ〜３ｃ形成用のマスクを除去する。
【００５２】
次にドリフト層１の上面上に形成した新たなマスクを介して、例えばリン（Ｐ）、Ｎ等のｎ型の不純物元素のイオンを、チャネル領域３ａ〜３ｃの予定領域の内部に選択的に注入して、後でソース領域４ａ〜４ｃをなす予定領域を形成する。そしてソース領域４ａ〜４ｃ形成用のマスクを除去する。
【００５３】
次に図１２に示すように、ドリフト層１の上面上に形成した新たなマスク２１ｂを介して、ｐ型の不純物元素のイオンを、チャネル領域３ａ〜３ｃの予定領域の内部でソース領域４ａ〜４ｃの間に選択的に注入する。このイオン注入により、下部導通領域１２ａの上に、後で上部ウェルコンタクト領域１３ａをなす予定領域が形成されると共に、後でベースコンタクト領域５ａ，５ｂをなす予定領域が形成される。図１２中には、それぞれの予定領域の外縁が破線で模式的に例示されている。
【００５４】
そしてマスク２１ｂを除去し、フォトリソグラフィ技術及びエッチング技術を用いて、半導体基板１０ｓｕｂの周縁にｐ型の不純物元素のイオンを選択的に注入して、後で終端構造領域１４をなす予定領域を形成する。そして活性化アニール等によってそれぞれの予定領域を活性化し、図１３に示すように、活性部のベース領域２ａ，２ｂ、チャネル領域３ａ〜３ｃ、ソース領域４ａ〜４ｃ及びベースコンタクト領域５ａ，５ｂを形成する。活性化により下部導通領域１２ａ、上部ウェルコンタクト領域１３ａ及び終端構造領域１４も形成される。
【００５５】
次に、例えば熱酸化処理等によりドリフト層１の表面上に酸化シリコン（ＳｉＯ２）膜等を堆積させ、堆積膜をフォトリソグラフィ技術及びエッチング技術等によりパターニングして、ゲート絶縁膜６ａ，６ｂを形成する。次に例えばＰ等のｎ型の不純物元素が高不純物密度に添加されたドープド・ポリシリコン膜等を減圧ＣＶＤ法等により全面に堆積させる。そしてドープド・ポリシリコン膜をエッチング又は化学的機械研磨（ＣＭＰ）等の処理によりパターニングして、ゲート電極７ａ，７ｂを形成する。
【００５６】
次に例えばＣＶＤ法等を用いてＳｉＯ２膜等を全面に堆積し、この堆積膜をフォトリソグラフィ技術及びエッチング技術を用いてパターニングして、ゲート電極７ａ，７ｂの上に層間絶縁膜８ａ，８ｂを設ける。次に半導体基板１０ｓｕｂの下面をＣＭＰ等により薄化して平坦化し、図１４に示すように、ドレイン領域１０とする。そしてドレイン領域１０の下に、ニッケル（Ｎｉ）等の金属膜を成膜し、成膜した金属膜をパターニングしてドレイン電極１１を形成する。
【００５７】
そして必要に応じて所定のアニール等を施した後、例えばＡｌを主成分元素として含む合金膜等を堆積させ、フォトリソグラフィ技術及びエッチング技術等により、所定の形状にパターニングしてソース電極９を形成する。ソース電極９は、ドリフト層１、ベースコンタクト領域５ａ，５ｂ及び上部ウェルコンタクト領域１３ａの上に亘って設けられる。その後、アニールによるシンタリング処理等が施される。上記の一連の工程を通じて第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴを得ることができる。
【００５８】
第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの製造方法では、下部導通領域１２ａ及びベース領域２ａ，２ｂをなす予定領域へのイオン注入が、同一の処理によって同時に実行される。また上部ウェルコンタクト領域１３ａ及びベースコンタクト領域５ａ，５ｂをなす予定領域へのイオン注入も、同一の処理によって同時に実行される。そのため、導通誘導領域（１２ａ，１３ａ）を備えたＳｉＣ―ＭＯＳＦＥＴを製造するにあたり、格別負担の大きな別工程を設ける必要が無い。よって更なる追加工程の負担を抑えながら、積層欠陥３０の拡張を抑制することができるＳｉＣ−ＭＯＳＦＥＴを製造することができる。
【００５９】
＜第１変形例＞
次に第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの変形例を、図１５〜図１８を参照して説明する。図１５に示すように、第１変形例に係るＳｉＣ−ＭＯＳＦＥＴは、図１に示した第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの構造に加え、活性部１００の縦方向の両端に、＜１１−２０＞方向に延びる補助ベースコンタクト領域５ｈ１，５ｈ２を備える。
【００６０】
補助ベースコンタクト領域５ｈ１，５ｈ２の幅Ｌは、導通誘導領域の幅ｗに比べて非常に狭い。例えば導通誘導領域の幅ｗは約１４３μｍ以上であるが、補助ベースコンタクト領域５ｈ１，５ｈ２の幅は約５μｍ以下である。そのため補助ベースコンタクト領域５ｈ１，５ｈ２の面積が活性部１００のベースコンタクト領域５ａ，５ｂの面積の総和に含まれる場合であっても、上部ウェルコンタクト領域１３ａ，１３ｂの面積の総和の方が活性部１００側より大きくなるように制御されている。
【００６１】
また図２に示したＳｉＣ−ＭＯＳＦＥＴの場合と同様に、導通誘導領域（１２ａ，１３ａ）は、全体がウェルコンタクト領域として機能するように、下部導通領域１２ａの濃度が高濃度に制御されている。第１変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の構造については、図１〜図４で示したＳｉＣ−ＭＯＳＦＥＴにおける同名の部材と等価であるため、重複説明を省略する。
【００６２】
第１変形例に係るＳｉＣ−ＭＯＳＦＥＴに１７５℃で、寄生ダイオードの順方向電流を４００［Ａ／ｃｍ２］通電しても、活性部１００には積層欠陥３０が発生せず、オン抵抗は増大しなかった。また寄生ダイオードの順方向電圧の降下の変動を０．５％以下に抑えることができた。
【００６３】
第１変形例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、逆導通時には、電流は導通誘導領域に積極的に誘導される。そのため積層欠陥３０を成長させるエネルギーは、導通誘導領域で大きく消費され、活性部１００における積層欠陥３０の発生を抑制することができる。
【００６４】
また第１変形例に係るＳｉＣ−ＭＯＳＦＥＴによれば、活性部１００のベースコンタクト領域の構造が柔軟に変更可能になるので、所望の仕様への対応性を高めることができる。第１変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の効果については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様である。尚、補助ベースコンタクト領域５ｈ１，５ｈ２は、左右の導通誘導領域と接続されていてもよいし、接続されていなくてもよい。
【００６５】
＜第２変形例＞
図１６に示した第２変形例に係るＳｉＣ−ＭＯＳＦＥＴのように、半導体チップの両端に加え、更に中央にも導通誘導領域を設けてもよい。図１６中には、両端の２個の上部ウェルコンタクト領域１３ａ，１３ｂの上面と、２個の上部ウェルコンタクト領域１３ａ，１３ｂの間隔を２等分するように、中央に設けられた上部ウェルコンタクト領域１３ｃの上面とが表れている。
【００６６】
左側の上部ウェルコンタクト領域１３ａと中央の上部ウェルコンタクト領域１３ｃとの間には活性部１００ａが位置し、右側の上部ウェルコンタクト領域１３ｂと中央の上部ウェルコンタクト領域１３ｃとの間には活性部１００ｂが位置する。３個の導通誘導領域は、いずれも上記式（２）を満たす同じ幅ｗを有する。第２変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の構造については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおける同名の部材と等価である。
【００６７】
第２変形例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、ソース電極と接合する上部ウェルコンタクト領域１３ａ〜１３ｃの面積の総和が、活性部１００ａ，１００ｂのベースコンタクト領域５ａ，５ｃのソース電極との接合面積の総和より大きくなるように制御されている。そのため逆導通時には、電流は導通誘導領域に積極的に誘導され、活性部１００における積層欠陥の発生を抑制することができる。
【００６８】
また第２変形例に係るＳｉＣ−ＭＯＳＦＥＴによれば、導通誘導領域を増加させて積層欠陥の発生をより確実に抑制できる。第２変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の効果については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様である。尚、導通誘導領域の個数は３個以上でもよいし、或いは１個でもよい。
【００６９】
＜第３変形例＞
図１７に示した第３変形例に係るＳｉＣ−ＭＯＳＦＥＴのように、導通誘導領域（２２ａ，２３ａ）が、ベース領域２ａ，２ｂより深くてもよい。また導通誘導領域（２２ａ，２３ａ）の下部導通領域２２ａ及び上部ウェルコンタクト領域２３ａは、いずれも高濃度のｐ＋＋型である。第３変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の構造については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおける同名の部材と等価である。
【００７０】
第３変形例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、ソース電極９と接合する上部ウェルコンタクト領域２３ａの面積の総和が、活性部１００のベースコンタクト領域５ａ，５ｂのソース電極９との接合面積の総和より大きくなるように制御されている。そのため逆導通時には、電流は導通誘導領域（２２ａ，２３ａ）に積極的に誘導され、活性部１００における積層欠陥の発生を抑制することができる。
【００７１】
また第３変形例に係るＳｉＣ−ＭＯＳＦＥＴによれば、導通誘導領域（２２ａ，２３ａ）がベース領域２ａ，２ｂより深く形成されているので、逆導通時の電流を導通誘導領域（２２ａ，２３ａ）側に誘導することが一層容易になる。更に導通誘導領域（２２ａ，２３ａ）の不純物濃度がベースコンタクト領域５ａ，５ｂより更に高められているので、誘導性が更に高まる。第３変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の効果については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様である。
【００７２】
＜第４変形例＞
図１８に示した第４変形例に係るＳｉＣ−ＭＯＳＦＥＴのように、導通誘導領域（２２ａ，２３ａ）が、活性部１００のベース領域２ａ，２ｂ及びベースコンタクト領域５ａ，５ｂと接続してもよい。図１８に示した導通誘導領域（２２ａ，２３ａ）は、図１７に示した第３変形例に係るＳｉＣ−ＭＯＳＦＥＴの導通誘導領域（２２ａ，２３ａ）と等価な構造である。第４変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の構造については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおける同名の部材と等価である。
【００７３】
すなわち逆導通時の電流の導通誘導領域（２２ａ，２３ａ）側への誘導性が高められていれば、第４変形例に係るＳｉＣ−ＭＯＳＦＥＴのように、活性部１００及び導通誘導領域（２２ａ，２３ａ）間の分離領域を無くしてもよい。第４変形例に係るＳｉＣ−ＭＯＳＦＥＴにおいても、ソース電極９と接合する上部ウェルコンタクト領域２３ａの面積の総和が、活性部１００のベースコンタクト領域５ａ，５ｂのソース電極９との接合面積の総和より大きくなるように制御されている。そのため逆導通時には、電流は導通誘導領域（２２ａ，２３ａ）に積極的に誘導され、活性部１００における積層欠陥の発生を抑制することができる。
【００７４】
また第４変形例に係るＳｉＣ−ＭＯＳＦＥＴによれば、活性部１００及び導通誘導領域（２２ａ，２３ａ）間の分離領域が不要になることにより、活性部１００の面積をより大きく確保できる。第４変形例に係るＳｉＣ−ＭＯＳＦＥＴの他の効果については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様である。
【００７５】
−第２の実施の形態−
図１９に示すように、第２の実施の形態に係るＳｉＣ―ＭＯＳＦＥＴの導通誘導領域は、平面パターンで、上部導通ベース領域１６と、上部導通ベース領域１６の内部に複数個設けられたセル状の上部ウェルコンタクト領域１５を備える点が、第１の実施の形態に係るＳｉＣ―ＭＯＳＦＥＴと異なる。セル状の上部ウェルコンタクト領域１５は、ほぼ六角柱状であり、図２０に示すように、下部導通領域１２ａとドリフト層１の上面との間に亘って延びるように設けられている。
【００７６】
上部導通ベース領域１６のドーピング濃度は、例えば１．０×１０１８ｃｍ−３程度である。またセル状の上部ウェルコンタクト領域１５のドーピング濃度は、ベースコンタクト領域５ａ，５ｂのドーピング濃度以上であればよい。例えばベースコンタクト領域５ａ，５ｂのドーピング濃度が１．０×１０１９ｃｍ−３程度であれば、上部ウェルコンタクト領域１５のドーピング濃度も１．０×１０１９ｃｍ−３程度以上に設定される。第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの他の構造については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおける同名の部材と等価であるため、重複説明を省略する。
【００７７】
第２の実施の形態に係るＳｉＣ―ＭＯＳＦＥＴにおいても、上記式（１）と同様の関係が満たされている。すなわちソース電極９と接合するすべてのセル状の上部ウェルコンタクト領域１５の上面の面積の総和が、活性部１００のベースコンタクト領域５ａ〜５ｃのソース電極９との接合面積の総和より大きくなるように制御されている。また上記式（２）の関係が満たされるように、導通誘導領域（１２ａ，１５，１６）の幅ｗが設定されている。
【００７８】
第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴにおいても、逆導通時には、電流は導通誘導領域（１２ａ，１５，１６）に積極的に誘導され、積層欠陥を成長させるエネルギーは、導通誘導領域（１２ａ，１５，１６）で大きく消費される。よって活性部１００における積層欠陥の発生を抑制することができる。第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの他の効果については、第１の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴと同様である。尚、上部ウェルコンタクト領域１５のセルの形状は、六角形状に限定されず、他の多角形状、或いは円形状、楕円形状等、適宜変更可能である。
【００７９】
＜第５変形例＞
第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴでは、図２１に示した第５変形例に係るＳｉＣ−ＭＯＳＦＥＴのように、セル状の上部ウェルコンタクト領域１５ａ〜１５ｃの縦方向の配置密度が一定でなくてもよい。ただしセル状の上部ウェルコンタクト領域１５ａ〜１５ｃは、活性部１００から離間するに従って密度がより高くなるように、反対に活性部１００に近接するに従って密度がより低くなるように配置される方が好ましい。
【００８０】
例えば図２１中の範囲Ｘに含まれるセルの個数は、左側の上部ウェルコンタクト領域１５ａの下に続く一連のセルが５個、中央の上部ウェルコンタクト領域１５ｂの下に続く一連のセルが４個、右側の上部ウェルコンタクト領域１５ｃの下に続く一連のセルが２個である。セル密度が活性部１００側から終端構造領域１４側へ向かうに従って高くなることにより、活性部１００直下へのホールの注入を更に抑制可能になるので、ＭＯＳＦＥＴの特性劣化をより確実に防止できる。
【００８１】
−その他の実施の形態−
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
【００８２】
例えば図２２に示すように、第１及び第２の実施の形態に係るＳｉＣ−ＭＯＳＦＥＴの半導体チップ４４を絶縁回路基板（４１，４２，４３）上に搭載してパワー半導体モジュール（４１，４２，４３，４４）を実現することもできる。絶縁回路基板（４１，４２，４３）は、絶縁基板４１と、絶縁基板４１の上面上に設けられた表面金属箔４２と、絶縁基板４１の下面上に設けられた裏面金属箔４３とを備える。半導体チップ４４が導通誘導領域を備えることで活性部における積層欠陥の拡張が抑制されることにより、パワー半導体モジュールの通電劣化が抑制され、導通損失を低減することができる。
【００８３】
また第１及び第２の実施の形態では、トランジスタ構造のセルはストライプ状として説明したが、これに限定されず、例えば多角形状或いはその他の形状が採用されてもよい。またトランジスタのゲート構造についても、プレーナ型として説明したが、トレンチ型であってもよい。またｎ型を第１導電型、ｐ型を第２導電型として説明したが、本発明は導電型を反転させても成り立つ。
【００８４】
また第１及び第２の実施の形態では、基板の傾斜角θを定義する傾斜方向を、（０００１）面又は（０００−１）面から＜１１−２０＞方向として説明したが、傾斜角θは＜１１−２０＞方向以外の方向で定義しても、本発明は成り立つ。また傾斜角θは４°として例示的に説明したが、これに限定されず、例えば傾斜角θを８°程度に設定することもできる。
【００８５】
また図１〜図２２に示したそれぞれのＳｉＣ−ＭＯＳＦＥＴの部分的な構造を組み合わせて本発明に係るＳｉＣ−ＭＯＳＦＥＴを構成してもよい。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８６】
１    ドリフト層
２ａ，２ｂ  ベース領域
３ａ〜３ｊ，３ｇ１〜３ｊ１  チャネル領域
４ａ〜４ｊ，４ｇ１〜４ｊ１  ソース領域
５ａ〜５ｅ，５ｄ１，５ｅ１  ベースコンタクト領域
５ｆ  補助コンタクト領域
５ｇ１〜５ｇ４  コーナー部コンタクト領域
５ｈ１，５ｈ２  補助ベースコンタクト領域
６ａ，６ｂ  ゲート絶縁膜
７ａ，７ｂ  ゲート電極
８ａ，８ｂ  層間絶縁膜
９    ソース電極
１０  ドレイン領域
１０ｓｕｂ  半導体基板
１１  ドレイン電極
１２ａ  下部導通領域
１３ａ，１３ｂ，１３ｃ  上部ウェルコンタクト領域
１４  終端構造領域
１５，１５ａ，１５ｂ，１５ｃ  上部ウェルコンタクト領域
１６  上部導通ベース領域
２１ａ，２１ｂ  マスク
２２ａ  下部導通領域
２３ａ  上部ウェルコンタクト領域
３０，３０ａ  積層欠陥
４１  絶縁基板
４２  表面金属箔
４３  裏面金属箔
４４  半導体チップ
１００，１００ａ，１００ｂ  活性部
１０１  活性部
ｗ    導通誘導領域の幅
ｄ    ドリフト層の厚み
Ｌ    補助ベースコンタクト領域の幅
θ    傾斜角
【図１】
2018200920.tif 000005
【図２】
2018200920.tif 000006
【図３】
2018200920.tif 000007
【図４】
2018200920.tif 000008
【図５】
2018200920.tif 000009
【図６】
2018200920.tif 000010
【図７】
2018200920.tif 000011
【図８】
2018200920.tif 000012
【図９】
2018200920.tif 000013
【図１０】
2018200920.tif 000014
【図１１】
2018200920.tif 000015
【図１２】
2018200920.tif 000016
【図１３】
2018200920.tif 000017
【図１４】
2018200920.tif 000018
【図１５】
2018200920.tif 000019
【図１６】
2018200920.tif 000020
【図１７】
2018200920.tif 000021
【図１８】
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【図１９】
2018200920.tif 000023
【図２０】
2018200920.tif 000024
【図２１】
2018200920.tif 000025
【図２２】
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