(57)【要約】【課題】画質等の劣化を招くことなく小型化を実現し得る撮像装置及びその制御方法並びに撮像システムを提供する。【解決手段】光電変換部を含む画素が複数形成された撮像部と、光電変換部において発生した電荷に応じた画像信号を取得する第１の回路とが形成された第１のチップと、画像信号に対して所定の処理を行う第２の回路が形成された第２のチップとを有し、第１のチップと第２のチップとのうちのいずれかに形成された第１のノイズ除去部に接続されるとともに第１の回路と第２の回路とに達するように形成された第１の電源線を介して、第１の回路と第２の回路とに電力が供給され、第１の回路と第２の回路の少なくとも一部とが排他的に動作する。【選択図】図１
2018029252.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部を含む画素が複数形成された撮像部と、前記光電変換部において発生した電荷に応じた画像信号を取得する第１の回路とが形成された第１のチップと、
前記画像信号に対して所定の処理を行う第２の回路が形成された第２のチップとを有し、
前記第１のチップと前記第２のチップとのうちのいずれかに形成された第１のノイズ除去部に接続されるとともに前記第１の回路と前記第２の回路とに達するように形成された第１の電源線を介して、前記第１の回路と前記第２の回路とに電力が供給され、
前記第１の回路と前記第２の回路の少なくとも一部とが排他的に動作する
ことを特徴とする撮像装置。
【請求項２】
前記第２の回路は、前記画像信号を再生するための回路であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２の回路は、記録媒体に記憶されるＲＡＷ状態の前記画像信号に対して再生処理を施すＲＡＷ再生回路と、前記ＲＡＷ再生回路によって再生処理が施された前記画像信号に対して現像処理を施す現像回路と、前記現像回路によって現像処理が施された前記画像信号を表示部に表示するように制御する表示制御回路とを含むことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第２の回路は、前記第１の回路によって順次取得される前記画像信号をリアルタイムで表示部に表示するための第１の再生回路を含み、
単写モードで撮影を行う際には、前記第１の回路を動作させるとともに前記第１の再生回路を動作させ、
連写モードで撮影を行う際には、前記第１の再生回路の少なくとも一部を動作させることなく前記第１の回路を動作させることを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記第２の回路は、記録媒体に記録される前記画像信号を再生するための第２の再生回路と、前記第１の再生回路又は前記第２の再生回路によって現像処理が施された前記画像信号を表示部に表示するように制御する表示制御回路とを更に含み、
前記第１の再生回路は、前記第１の回路によって順次取得される前記画像信号を順次現像する第１の現像回路を含み、
前記第２の再生回路は、記録媒体に記憶されるＲＡＷ状態の前記画像信号に対して再生処理を施すＲＡＷ再生回路と、前記ＲＡＷ再生回路によって再生処理が施された前記画像信号に対して現像処理を施す第２の現像回路とを含み、
前記単写モードで撮影を行う際には、前記ＲＡＷ再生回路と前記第２の現像回路とのうちの少なくともいずれかを動作させない状態で、前記第１の回路と前記第１の現像回路と前記表示制御回路とを動作させ、
前記連写モードで撮影を行う際には、前記ＲＡＷ再生回路と前記第１の現像回路と前記第２の現像回路と前記表示制御回路とのうちの少なくともいずれかを動作させない状態で、前記第１の回路を動作させることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記表示部にリアルタイムで表示する際に用いられる前記画像信号の画素数は、記録媒体に記録される前記画像信号の画素数よりも小さいことを特徴とする請求項４に記載の撮像装置。
【請求項７】
前記第１の回路の動作電源電圧は、第１の電圧であり、
前記第２の回路の動作電源電圧は、前記第１の電圧とは異なる第２の電圧であり、
前記第１の回路を動作させる際には、前記第１の電源線を介して前記第１の電圧が供給され、
前記第２の回路を動作させる際には、前記第１の電源線を介して前記第２の電圧が供給されることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
第２のノイズ除去部に接続されるとともに前記撮像部に達するように形成された第２の電源線を介して、前記撮像部に前記電力が供給されることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
前記第１の回路によって取得される前記画像信号を前記記録媒体に記録する記録回路が前記第２のチップに形成されており、
第３のノイズ除去部に接続されるとともに前記記録回路に達するように形成された第３の電源線を介して、前記記録回路に電力が供給されることを特徴とする請求項３又は５に記載の撮像装置。
【請求項１０】
前記第１の回路と前記第２の回路の前記少なくとも一部とを排他的に動作させる制御部が、前記第２のチップに配されていることを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
光電変換部を含む画素が複数形成された撮像部と、前記光電変換部において発生した電荷に応じた画像信号を取得する第１の回路とが形成された第１のチップと、前記画像信号に対して所定の処理を行う第２の回路が形成された第２のチップとを有し、前記第１のチップと前記第２のチップとのうちのいずれかに形成された第１のノイズ除去部に接続されるとともに前記第１の回路と前記第２の回路とに達するように形成された第１の電源線が形成され、前記第１の回路と前記第２の回路の少なくとも一部とが排他的に動作する撮像装置と、
前記第１の電源線を介して前記第１の回路と前記第２の回路とに接続された電源と
を有することを特徴とする撮像システム。
【請求項１２】
光電変換部を含む画素が複数形成された撮像部と、前記光電変換部において発生した電荷に応じた画像信号を取得する第１の回路とが形成された第１のチップと、前記画像信号に対して所定の処理を行う第２の回路が形成された第２のチップとを有し、前記第１のチップと前記第２のチップとのうちのいずれかに形成された第１のノイズ除去部に接続されるとともに前記第１の回路と前記第２の回路とに達するように形成された第１の電源線を介して、前記第１の回路と前記第２の回路とに電力が供給される撮像装置の制御方法であって、
前記第１の回路を動作させる際には、前記第２の回路の少なくとも一部を動作させることなく、前記第１の回路を動作させ、
前記第２の回路の少なくとも一部を動作させる際には、前記第１の回路を動作させることなく前記第２の回路の前記少なくとも一部を動作させることを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及びその制御方法並びに撮像システムに関する。
【背景技術】
【０００２】
近時、撮像部が形成された第１のチップと、画像処理部が形成された第２のチップとが積層された積層型の撮像装置が提案されている。積層型の撮像装置は、２つのチップが積層されているため、第１のチップと第２のチップとを別個にプリント基板上に実装する場合と比較して、実装面積の低減に寄与することができる。
【０００３】
特許文献１には、２枚１組でペアリングされた複数の第２の半導体チップが第１の半導体チップ上に積層された半導体装置が開示されている。特許文献１では、２枚１組でペアリングされた第２の半導体チップにおいて電源ノイズを抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６４４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、画質等の劣化を招くことなく積層型の撮像装置の更なる小型化を実現することは必ずしも容易ではない。
本発明の目的は、画質等の劣化を招くことなく小型化を実現し得る撮像装置及びその制御方法並びに撮像システムを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、光電変換部を含む画素が複数形成された撮像部と、前記光電変換部において発生した電荷に応じた画像信号を取得する第１の回路とが形成された第１のチップと、前記画像信号に対して所定の処理を行う第２の回路が形成された第２のチップとを有し、前記第１のチップと前記第２のチップとのうちのいずれかに形成された第１のノイズ除去部に接続されるとともに前記第１の回路と前記第２の回路とに達するように形成された第１の電源線を介して、前記第１の回路と前記第２の回路とに電力が供給され、前記第１の回路と前記第２の回路の少なくとも一部とが排他的に動作することを特徴とする撮像装置が提供される。
【発明の効果】
【０００７】
本発明によれば、画質等の劣化を招くことなく小型化を実現し得る撮像装置及びその制御方法並びに撮像システムを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による撮像システムの構成を示すブロック図である。
【図２】第１実施形態による撮像装置の動作を示す図である。
【図３】第１実施形態による撮像装置の動作を示すタイミングチャートである。
【図４】第１実施形態による撮像装置の撮像部を示す平面図である。
【図５（ａ）】第１実施形態による撮像装置の撮像部に設けられた画素を示す回路図である。
【図５（ｂ）】電源線に対するキャパシタの接続状態を示す回路図である。
【図６】第１実施形態による撮像装置を示す断面図である。
【図７】第２実施形態による撮像システムの構成を示すブロック図である。
【図８】第２実施形態による撮像装置の動作を示す図である。
【図９】第３実施形態による撮像システムの構成を示すブロック図である。
【図１０】第３実施形態による撮像システムの電源を示すブロック図である。
【図１１】第３実施形態による撮像システムに用いられる電源の動作を示す図である。
【図１２】第３実施形態による撮像装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
本発明の好ましい実施の形態について図面を用いて以下に詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。同一の構成要素には同一の符号を付し、説明を省略または簡潔にする。
【００１０】
［第１実施形態］
第１実施形態による撮像装置及びその制御方法並びに撮像システムについて図１乃至図６を用いて説明する。図１は、本実施形態による撮像システムの構成を示すブロック図である。本実施形態による撮像システム１００は、撮像装置（撮像素子）１と、光学レンズ２と、記録媒体３と、表示部４と、操作部（操作スイッチ）５と、電源６〜８と、電池（バッテリ）９とを有している。なお、光学レンズ２は、撮像システム１００に着脱可能であってもよい。また、記録媒体３や電池９は、撮像システム１００から着脱可能である。
【００１１】
撮像装置１は、第１のチップ１０と第２のチップ１１を積層することによって形成されている。第１のチップ１０は、光電変換素子（光電変換部）４１５（図５（ａ）参照）を含む画素３１１（図５（ａ）参照）が複数形成された撮像部２０を有している。また、第１のチップ１０は、光電変換素子４１５において発生した電荷に応じた画像信号（画像データ）を取得する第１の回路、即ち、周辺回路２１を有している。また、第１のチップ１０は、電源ノイズを除去するノイズ除去部（ノイズ除去手段）として機能し得るキャパシタ（オンチップキャパシタ）１４３を有している。
【００１２】
第２のチップ１１は、周辺回路２１によって取得される画像信号を記録媒体３に記録する記録回路４１を有している。また、第２のチップ１１は、画像信号に対して所定の処理を行う第２の回路、即ち、再生回路４２を有している。また、第２のチップ１１には、撮像装置１全体の制御を司るＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５１が配されている。また、第２のチップ１１には、周辺回路２１と再生回路４２とを排他的に動作させるように動作クロック（クロック信号）を制御するクロック制御回路５２が配されている。また、第２のチップ１１には、電源ノイズを除去するノイズ除去部として機能し得るキャパシタ（オンチップキャパシタ）１７４、１７５が形成されている。記録回路４１は、ＲＡＷ記録回路３１を含む。ＲＡＷ記録回路３１は、周辺回路２１によって取得されるＲＡＷ状態の画像信号（画像データ）、即ち、ＲＡＷデータを、記録媒体３に記録する。再生回路４２は、記録媒体３に記憶される画像信号（画像データ）を再生するための回路であり、画像データが静止画像である場合には、静止画像の再生を行い、画像データが動画像データである場合には、動画像の再生を行う。再生回路４２は、ＲＡＷ再生回路３２と、高画質現像回路３３と、表示制御回路（表示処理回路）３４とを有している。ＲＡＷ再生回路３２は、記録媒体３に記憶されるＲＡＷ状態の画像データに対して再生処理を施す。高画質現像回路３３は、ＲＡＷ再生回路３２によって再生処理が施された画像データに対して現像処理を施す。表示制御回路３４は、高画質現像回路３３によって現像処理が施された画像データを表示部４に表示するように制御する。記録媒体３としては、例えばメモリカード等が用いられる。
【００１３】
電池９は、電源６、電源７及び電源８に対して電力をそれぞれ供給する。電源６は、第１のチップ１０に設けられた撮像部２０に対して、第２のチップ１１を経由して電力を供給する。キャパシタ１４３を経由して撮像部２０に達するように形成された電源線１２を介して、電源６から撮像部２０に電力が供給されるようになっている。電源７は、第１のチップ１０に設けられた周辺回路２１に対して、第２のチップ１１を経由して電力を供給し、また、第２のチップ１１に設けられた再生回路４２に対して電力を供給する。キャパシタ１７４を経由して周辺回路２１と再生回路４２とに達するように形成された電源線１３を介して、周辺回路２１と再生回路４２とに電源７から電力が供給されるようになっている。電源８は、第２のチップ１１に設けられた記録回路４１、具体的には、ＲＡＷ記録回路３１に対して電力を供給する。キャパシタ１７５を経由して記録回路４１に達するように形成された電源線１４を介して、電源８から記録回路４１に電力が供給されるようになっている。なお、電源６〜８からの電力を各部に供給するためのより具体的な経路については、後に詳述することとする。
【００１４】
キャパシタ１４３、１７４、１７５は、チップに直接形成されるキャパシタ、即ち、オンチップキャパシタである。なお、図１及び図６においては、キャパシタ１４３、１７４、１７５が概念的に示されている。かかるオンチップキャパシタは、例えば、ＭＯＳキャパシタ（図示せず）によって構成することができる。ＭＯＳキャパシタの一方の電極は、例えば、半導体基板に不純物を高濃度に導入することによって形成することができる。ＭＯＳキャパシタの誘電体は、例えば、半導体基板上に形成されるトランジスタ（図示せず）のゲート絶縁膜（図示せず）と同じ絶縁膜によって形成するようにしてもよいし、トランジスタのゲート絶縁膜と別個に形成するようにしてもよい。ＭＯＳキャパシタの他方の電極は、例えば、トランジスタのゲート電極を形成する際に用いられる導電体膜を用いて形成することができる。
【００１５】
図５（ｂ）は、電源線１２，１３，１４に対するキャパシタ１４３，１７４，１７５の接続状態を示す図である。図５（ｂ）に示すように、キャパシタ１４３，１７４，１７５の一方の端子は電源線１２，１３，１４に接続され、キャパシタ１４３，１７４，１７５の他方の端子は接地線に接続される。なお、図１では、電源線１２，１３，１４に対するキャパシタ１４３，１７４，１７５の接続が概念的に示されている。実際には、キャパシタ１４３，１７４，１７５は、電源線１２，１３，１４に対して図５（ｂ）に示すように接続されている。
【００１６】
操作部５は、例えば、撮像システム１００の動作モードをユーザ（操作者）が指示するために用いられる。ＣＰＵ５１は、操作部５からの信号に基づいてクロック制御回路５２を制御する。クロック制御回路５２は、撮像部２０を駆動するためのクロック信号ＣＬＫ０、周辺回路２１を駆動するためのクロック信号ＣＬＫ１、記録回路４１を駆動するためのクロック信号ＣＬＫ２、再生回路４２を駆動するためのクロック信号ＣＬＫ３を適宜生成する。
【００１７】
画像信号を取得する撮像と、当該画像信号の記録媒体３への格納である記録とが行われるモードである撮像・記録モード（撮像モード）においては、撮像システム１００は以下のように動作する。即ち、被写体からの被写体像が、光学レンズ２を介して、第１のチップ１０に形成された撮像部２０の撮像面に結像される。撮像部２０は、被写体像を光電変換によって電気信号（画像信号）に変換し、周辺回路２１に出力する。周辺回路２１は、撮像部２０からの画像信号をアナログからデジタルに変換し、第２のチップ１１に設けられたＲＡＷ記録回路３１にデジタルの画像信号（画像データ）を出力する。ＲＡＷ記録回路３１は、第１のチップ１０から出力されるデジタルの画像信号をＲＡＷ画像フォーマットに変換し、ＲＡＷ画像ファイルとして記録媒体３に書き込む。
【００１８】
記録媒体３に記憶される画像データを再生する再生モードにおいては、撮像システム１００は以下のように動作する。ＲＡＷ再生回路３２は、記録媒体３に書き込まれたＲＡＷ画像ファイルを読み出し、ＲＡＷ画像データとして高画質現像回路３３に出力する。高画質現像回路３３は、ＲＡＷ再生回路３２からのＲＡＷ画像データに対して、γ処理、ＹＣＣ現像、アパーチャ処理、ノイズ除去処理等の現像処理を行い、現像処理が施された画像データを表示制御回路３４に出力する。表示制御回路３４は、高画質現像回路３３によって現像処理が施された画像データに応じた画像を表示部４に出力する。これにより、画像データに応じた画像が表示部４に表示される。表示部４としては、例えば液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）が用いられる。
【００１９】
図２は、本実施形態による撮像装置１の動作を示す図である。図２には、撮像・記録モードの際における撮像装置１の動作と再生モードの際における撮像装置１の動作とが示されている。図２から分かるように、撮像・記録モードにおいては、撮像部２０と周辺回路２１とＲＡＷ記録回路３１とが動作状態となり、ＲＡＷ再生回路３２と高画質現像回路３３と表示制御回路３４とが停止状態となる。一方、再生モードにおいては、ＲＡＷ再生回路３２と高画質現像回路３３と表示制御回路３４とが動作状態となり、撮像部２０と周辺回路２１とＲＡＷ記録回路３１とが停止状態となる。ＣＰＵ５１は、クロック制御回路５２を制御することによって、これらの動作状態を制御する。即ち、このように、ＣＰＵ５１とクロック制御回路５２とが相俟って、これらの回路を排他的に動作させる制御部として機能し得る。
【００２０】
図３は、本実施形態による撮像装置１の動作を示すタイムチャートである。図３には、動作モードとクロック信号ＣＬＫ０〜ＣＬＫ３の状態とが示されている。なお、上述したように、クロック制御回路５２の動作はＣＰＵ５１によって制御される。
図３に示すように、撮像・記録モードで動作させる期間Ｔ２２と再生モードで動作させる期間Ｔ２４との間には、アイドル期間Ｔ２１、Ｔ２３、Ｔ２５が存在する。アイドル期間Ｔ２１、Ｔ２３、Ｔ２５においては、ＣＰＵ５１は、消費電力を低減すべく、クロック信号ＣＬＫ０〜ＣＬＫ３を非活性化するようにクロック制御回路５２を制御する。従って、アイドル期間Ｔ２１、Ｔ２３、Ｔ２５においては、撮像部２０、周辺回路２１、記録回路４１（ＲＡＷ記録回路３１）、及び、再生回路４２（ＲＡＷ再生回路３２、高画質現像回路３３、表示制御回路３４）は動作しない。
【００２１】
撮像・記録モードで動作させる期間Ｔ２２においては、ＣＰＵ５１は、クロック信号ＣＬＫ０〜ＣＬＫ２を活性化するようにクロック制御回路５２を制御する。従って、撮像・記録モードで動作させる期間Ｔ２２においては、撮像部２０、周辺回路２１、及び、記録回路４１（ＲＡＷ記録回路３１）が動作する。また、撮像・記録モードで動作させる期間Ｔ２２においては、ＣＰＵ５１は、クロック信号ＣＬＫ３を非活性化するようにクロック制御回路５２を制御する。従って、撮像・記録モードで動作させる期間Ｔ２２においては、再生回路４２（ＲＡＷ再生回路３２、高画質現像回路３３、表示制御回路３４）は動作しない。
【００２２】
再生モードで動作させる期間Ｔ２４においては、ＣＰＵ５１は、クロック信号ＣＬＫ０〜ＣＬＫ２を非活性化するようにクロック制御回路５２を制御する。従って、再生モードで動作させる期間Ｔ２４においては、撮像部２０、周辺回路２１、及び、記録回路４１（ＲＡＷ記録回路３１）は動作しない。また、再生モードで動作させる期間Ｔ２４においては、ＣＰＵ５１は、クロック信号ＣＬＫ３を活性化するようにクロック制御回路５２を制御する。従って、再生モードで動作させる期間Ｔ２４においては、再生回路４２（ＲＡＷ再生回路３２、高画質現像回路３３、表示制御回路３４）が動作する。
【００２３】
図４は、本実施形態による撮像装置１の撮像部２０を示す平面図である。第１のチップ１０は、有効画素領域３０１と、周辺回路２１と、オプティカルブラック領域３０３とを有している。第１のチップ１０には、複数の画素３１１が、２次元的、即ち、行列状に配列されている。複数の画素３１１の各々は、光電変換を行う光電変換素子４１５（図５（ａ）参照）を有する。オプティカルブラック領域３０３に位置している画素３１１は、遮光膜によって遮光されており、基準信号を生成する。有効画素領域３０１に位置している画素３１１は、遮光されておらず、光電変換によって画素信号を生成する。
【００２４】
周辺回路２１は、垂直走査回路３１２と、水平走査回路３１３と、読み出し回路３１４とを含む。垂直走査回路３１２は、行列状に配された画素３１１を行単位で順次走査し、画素３１１からの信号を読み出し回路３１４に出力させる。読み出し回路３１４は、画素３１１からの信号に対して、増幅、相関二重サンプリング、アナログ／デジタル変換等の処理を行い、これらの処理が行われた信号を保持する。水平走査回路３１３は、読み出し回路３１４が保持している１行分の信号を順次外部に出力する。
有効画素領域３０１とオプティカルブラック領域３０３と周辺回路２１とのいずれもが、半導体チップである第１のチップ１０に形成されている。図４では、説明の便宜上、９行９列の画素３１１が図示されているが、実際には数十万〜数千万の画素３１１が行列状に配置されている。
【００２５】
図５（ａ）は、本実施形態による撮像装置１の撮像部２０に設けられた画素３１１を示す回路図である。画素３１１は、光電変換素子４１５と、転送スイッチ４０５と、フローティングディフュージョン部４０６と、リセットスイッチ４０７と、増幅トランジスタ４０８とを有している。図１に示す電源６の出力が、電源線４０９に接続されている。図５（ａ）に示す電源線４０９は、図１に示す電源線１２に対応している。リセットスイッチ４０７のドレイン及び増幅トランジスタ４０８のドレインは、電源線４０９に接続されている。光電変換素子４１５は、例えばフォトダイオードであり、受光した入射光に応じた電荷を生成する。転送スイッチ４０５のゲートに転送パルスｐＴＸを印加することによって転送スイッチ４０５をオン状態にすると、光電変換素子４１５において生じた電荷がフローティングディフュージョン部４０６に転送される。フローティングディフュージョン部４０６は、電荷を一時的に蓄積する。リセットスイッチ４０７のゲートにリセットパルスｐＲＥＳを印加することによってリセットスイッチ４０７をオン状態にすると、フローティングディフュージョン部４０６に蓄積された電荷がリセットされる。フローティングディフュージョン部４０６は増幅トランジスタ４０８のゲートに接続されており、増幅トランジスタ４０８のゲートの電位は光電変換素子４１５から転送される電荷量に応じた電位となる。増幅トランジスタ４０８の出力ノードは、選択スイッチ４０２と出力信号線４１０とを介して図示しない電流源に接続される。選択スイッチ４０２のゲートに選択パルスｐＳＥＬを印加すると、選択スイッチ４０２がオン状態となり、増幅トランジスタ４０８の出力ノードが出力信号線４１０に接続される。増幅トランジスタ４０８と電流源とによって、ソースフォロア回路が構成される。
【００２６】
出力信号線４１０は、行列状に配された画素３１１の各々の列に設けられている。各々の列に位置する画素３１１は、各々の列に設けられた出力信号線４１０によって共通接続されている。各々の列に設けられた出力信号線４１０は、読み出し回路３１４に接続されている。垂直走査回路３１２は、転送パルスｐＴＸ、リセットパルスｐＲＥＳ及び選択パルスｐＳＥＬを適宜出力することによって、行列状に配された画素３１１を順次走査する。転送パルスｐＴＸ、リセットパルスｐＲＥＳ、選択パルスｐＳＥＬを画素３１１にそれぞれ印加するためのそれぞれの信号線は、各行において共通となっている。従って、同一行に位置する画素３１１には、同一の転送パルスｐＴＸ、リセットパルスｐＲＥＳ、選択パルスｐＳＥＬが、垂直走査回路３１２によってそれぞれ印加される。
【００２７】
図６は、本実施形態による撮像装置１を示す断面図である。図６に示すように、第１のチップ１０と、第１のチップ１０の下面に対向する第２のチップ１１と、第２のチップ１１の下面に対向するインターポーザ１０９とが重ね合わせられている。第１のチップ１０上にはカラーフィルタ１０２が配されており、カラーフィルタ１０２上には、マイクロレンズ１０１が配されている。第１のチップ１０と第２のチップ１１との間には、電極１５４、１５６が位置している。第２のチップ１１とインターポーザ１０９との間には、電極１８４〜１８６が位置している。インターポーザ１０９の下面には、半田ボール１１１〜１１３が形成されている。
【００２８】
第１のチップ１０は、例えばシリコン基板である第１の基板１０４と、第１の基板１０４の下面側に形成された第１の配線層１０５とを有する。第１の基板１０４には、有効画素領域３０１と、オプティカルブラック領域３０３と、周辺回路２１と、キャパシタ１４３とが形成されている。有効画素領域３０１及びオプティカルブラック領域３０３には、画素３１１が形成されている。画素３１１は、図５（ａ）を用いて上述したように、光電変換素子４１５、転送スイッチ４０５，リセットスイッチ４０７，増幅トランジスタ４０８等を有している。光電変換素子４１５、転送スイッチ４０５，リセットスイッチ４０７，増幅トランジスタ４０８等は、第１の基板１０４に形成されている。一方、転送スイッチ４０５，リセットスイッチ４０７，増幅トランジスタ４０８等を適宜接続する配線は、例えば、第１の配線層１０５の一部によって構成されている。ここでは、説明を簡略化するために、第１の基板１０４に画素３１１が形成されているものとして説明を行うこととする。周辺回路２１は、第１の基板１０４に形成された複数のトランジスタを含む。これら複数のトランジスタは、第１の配線層１０５の一部によって適宜接続されている。ここでは、説明を簡略化するために、第１の基板１０４に周辺回路２１が形成されているものとして説明を行うこととする。キャパシタ１４３は、第１の基板１０４に形成された例えばＭＯＳキャパシタによる容量成分のみならず、第１の配線層１０５において生じる寄生容量をも含む。ここでは、説明を簡略化するために、第１の基板１０４にキャパシタ１４３が形成されているものとして説明を行うこととする。
【００２９】
第１の配線層１０５は、電源線１５１と電源線１５３とを含む。電源線１５１は、周辺回路２１に電力を供給するための配線であり、図１に示す電源線１３の一部に対応している。周辺回路２１に接続された電源線１５１は、電極１５４を介して第２のチップ１１に接続されている。電源線１５３は、画素３１１に接続される配線であり、図１に示す電源線１２の一部に対応している。画素３１１に接続された電源線１５３は、電極１５６を介して第２のチップ１１に接続されている。電極１５６から画素３１１に至る途中の経路において、電源線１５３がキャパシタ１４３に接続されている。キャパシタ１４３は、画素３１１に接続される電源線１５３の電位を安定させる。なお、図６に示す電源線１５３は、図５（ａ）に示す電源線４０９に対応している。
【００３０】
第２のチップ１１は、例えばシリコン基板である第２の基板１０７と、第２の基板１０７の下面に形成された第２の配線層１０８とを有する。第２の基板１０７には、貫通ビア１７１、１７３と、キャパシタ１７４、１７５と、再生回路４２と、記録回路４１とが形成されている。
【００３１】
第２の配線層１０８は、電源線１８１〜１８３を含む。電源線１８１は、電極１８４と、キャパシタ１７４と、貫通ビア１７１と、再生回路４２とを接続しており、図１に示す電源線１３の一部に対応している。電極１８４から再生回路４２に至る途中の経路において、電源線１８１がキャパシタ１７４に接続されている。また、電極１８４から周辺回路２１に至る途中の経路において、電源線１８１がキャパシタ１７４に接続されている。キャパシタ１７４は、再生回路４２と周辺回路２１とに供給される電源を安定化させる。電源線１８２は、電極１８５と、キャパシタ１７５と、記録回路４１とを接続しており、図１に示す電源線１４の一部に対応している。電極１８６から記録回路４１に至る途中の経路において、電源線１８２がキャパシタ１７５に接続されている。キャパシタ１７５は、記録回路４１に供給される電源を安定化させる。電源線１８３は、電極１８６と貫通ビア１７３とを接続しており、図１に示す電源線１２の一部に対応している。
【００３２】
インターポーザ１０９は、例えば樹脂基板によって形成されている。インターポーザ１０９には、電源線１９１〜１９３が形成されている。電源線１９１は、半田ボール１１１と電極１８４とを接続しており、図１に示す電源線１３の一部に対応している。電源線１９２は、半田ボール１１２と電極１８５とを接続しており、図１に示す電源線１４の一部に対応している。電源線１９３は、半田ボール１１３と電極１８６とを接続しており、図１に示す電源線１２の一部に対応している。
【００３３】
半田ボール１１１には、プリント基板（図示せず）に実装されている電源７の出力が接続される。半田ボール１１２には、プリント基板に実装されている電源８の出力が接続される。半田ボール１１３には、プリント基板に実装されている電源６の出力が接続される。
【００３４】
上記のような構成となっているため、第２のチップ１１に形成されたキャパシタ１７４が、第２のチップ１１に形成された再生回路４２と第１のチップ１０に形成された周辺回路２１とによって共用される。図２及び図３を用いて上述したように、周辺回路２１が動作するモードである撮像・記録モードの際には、再生回路４２は動作しない。このため、周辺回路２１を動作させる際に、再生回路４２からのスイッチングノイズ等が周辺回路２１に達することはない。また、再生回路４２が動作するモードである再生モードの際には、周辺回路２１は動作しない。このため、再生回路４２を動作させる際に、周辺回路２１からのスイッチングノイズ等が再生回路４２に達することはない。
【００３５】
このように、本実施形態によれば、画質等の劣化を招くことなく、キャパシタ１７４を共用化することができる。キャパシタ１７４が第２のチップ１１と第１のチップ１０とで共用化されるため、撮像装置の小型化に寄与することができる。従って、本実施形態によれば、画質等の劣化を招くことなく小型化を実現し得る撮像装置を提供することができる。
【００３６】
［第２実施形態］
第２実施形態による撮像装置及びその制御方法並びに撮像システムについて図７及び図８を用いて説明する。図７は、本実施形態による撮像システムの構成を示すブロック図である。本実施形態による撮像システム１００は、撮影時に簡易な表示（ライブビュー表示）を行うことが可能である。第１実施形態と同じ構成要素については、同一の符号を付し、詳細な説明を省略または簡潔にする。
本実施形態による撮像システム１００は、撮像装置１と、光学レンズ２と、記録媒体３と、表示部４と、操作部５と、電源６〜８と、電池９と、光学ファインダー１５とを有している。
【００３７】
第２のチップ１１は、記録回路４１と、再生回路６１と、簡易現像回路６５と、表示制御回路６６と、ＣＰＵ５１と、クロック制御回路６３とを有している。簡易現像回路６５は、周辺回路２１によって順次取得される画像信号（画像データ）をリアルタイムで表示部４に表示するための再生回路（第１の再生回路）を構成する。表示部４にリアルタイムで表示する際に用いられる画像データの画素数、即ち、ライブビュー表示の際に用いられる画像データの画素数（解像度）は、記録媒体３に記録される画像データの画素数（解像度）よりも小さい。ライブビュー表示の際に用いられる画素数の小さい画像データは、例えば、撮像部２０によって生成される信号を間引き読み出しすることによって得ることができる。再生回路（第２の再生回路）６１は、ＲＡＷ再生回路３２と高画質現像回路３３とを有している。簡易現像回路６５は、周辺回路２１によって順次取得される画像データを順次現像する。具体的には、簡易現像回路６５は、ＲＡＷ記録回路３１から出力されたＲＡＷ画像データ、又は、記録媒体３に格納されているＲＡＷ画像データに対して、γ処理、ＹＣＣ現像等の簡易な現像処理を行ない、表示制御回路６６を介して表示部４に画像を表示する。ユーザは、撮影画角等の確認を表示部４において行うことができる。また、本実施形態による撮像システム１００は、表示部４とは別個に、光学的に撮影画角を確認できる光学ファインダー１５を備えている。クロック制御回路６３は、撮像部２０を駆動するためのクロック信号ＣＬＫ０、周辺回路２１を駆動するためのクロック信号ＣＬＫ１、記録回路４１を駆動するためのクロック信号ＣＬＫ２、及び、再生回路６１を駆動するためのクロック信号ＣＬＫ３を生成する。また、クロック制御回路６３は、簡易現像回路６５を駆動するためのクロック信号ＣＬＫ４、及び、表示制御回路６６を駆動するためのクロック信号ＣＬＫ５を生成する。
【００３８】
本実施形態による撮像システム１００の撮像モードには、通常撮影モード（単写モード）と高速連写モード（連写モード）とがある。通常撮影モードは、撮影レートが比較的低速な撮影モードであり、高速連写モードは、撮像レートが比較的高速な撮影モードである。本実施形態では、通常撮影モードで撮影を行う際には、周辺回路２１を動作させるとともに簡易現像回路６５を動作させる。また、本実施形態では、高速連写モードで撮影を行う際には、簡易現像回路６５を動作させることなく周辺回路２１を動作させる。
【００３９】
図８は、本実施形態による撮像装置１の動作を示す図である。図８には、通常撮影モードの際における撮像装置１の各部の動作と、高速連写モードの際における撮像装置１の各部の動作と、再生モードの際における撮像装置１の各部の動作とが示されている。図８から分かるように、通常撮影モードにおいては、撮像部２０と周辺回路２１とＲＡＷ記録回路３１と簡易現像回路６５と表示制御回路６６とが動作状態となり、ＲＡＷ再生回路３２と高画質現像回路３３とが停止状態となる。高速連写モードにおいては、撮像部２０と周辺回路２１とＲＡＷ記録回路３１とが動作状態となり、ＲＡＷ再生回路３２と高画質現像回路３３と簡易現像回路６５と表示制御回路６６とが停止状態となる。再生モードにおいては、ＲＡＷ再生回路３２と高画質現像回路３３と表示制御回路６６とが動作状態となり、撮像部２０と周辺回路２１とＲＡＷ記録回路３１と簡易現像回路６５とが停止状態となる。ＣＰＵ５１は、クロック制御回路６３を制御することによって、各部の動作状態を適宜制御する。
【００４０】
通常撮像モードで動作させる際には、ＣＰＵ５１は、クロック信号ＣＬＫ０〜ＣＬＫ２を活性化するようにクロック制御回路６３を制御する。従って、通常撮像モードで動作させる際においては、撮像部２０、周辺回路２１、及び、記録回路４１（ＲＡＷ記録回路３１）が動作する。また、通常撮像モードで動作させる際には、ＣＰＵ５１は、クロック信号ＣＬＫ３を非活性化するようにクロック制御回路６３を制御する。従って、撮像モードで動作させる際においては、再生回路６１（ＲＡＷ再生回路３２、高画質現像回路３３）は動作しない。また、通常撮影モードで動作させる際には、ＣＰＵ５１は、クロック信号ＣＬＫ４、ＣＬＫ５を活性化するようにクロック制御回路６３を制御する。従って、通常撮影モードで動作させる際においては、簡易現像回路６５及び表示制御回路６６が動作する。
【００４１】
通常撮像モードにおいては、撮像システム１００は以下のように動作する。即ち、被写体からの被写体像が、光学レンズ２を介し、第１のチップ１０に形成された撮像部２０の撮像面に結像される。撮像部２０は、被写体像を光電変換によって電気信号（画像信号）に変換し、周辺回路２１に出力する。周辺回路２１は、撮像部２０からの画像信号をアナログからデジタルに変換し、第２のチップ１１に設けられたＲＡＷ記録回路３１にデジタルの画像信号を出力する。ＲＡＷ記録回路３１は、第１のチップ１０から出力されるデジタルの画像信号をＲＡＷ画像フォーマットに変換し、ＲＡＷ画像ファイルとして記録媒体３に書き込む。再生回路６１は、通常撮影モードにおいては動作しない。簡易現像回路６５は、ＲＡＷ記録回路３１から出力されるＲＡＷ画像データに対して、γ処理、ＹＣＣ現像等の簡易な現像処理を行い、簡易な現像処理が施された画像データを表示制御回路６６に出力する。表示制御回路６６は、簡易現像回路６５によって簡易な現像処理が施された画像データを表示部４に出力し、これにより、表示部４に画像が表示される。この際に表示部４に表示される画像は、画角の確認ができる程度の最低限の画質の画像とすることができる。このような画像は、一般に、ライブビュー画像と称される。ユーザは、表示部４と光学ファインダー１５とのうちのいずれによっても、画角の確認を行うことができる。
【００４２】
高速連写モードで動作させる際には、ＣＰＵ５１は、クロック信号ＣＬＫ０〜ＣＬＫ２を活性化するようにクロック制御回路６３を制御する。従って、高速連写モードで動作させる際においては、撮像部２０、周辺回路２１、及び、記録回路４１（ＲＡＷ記録回路３１）が動作する。また、高速連写モードで動作させる際には、ＣＰＵ５１は、クロック信号ＣＬＫ３〜ＣＬＫ５を非活性化するようにクロック制御回路６３を制御する。従って、撮像モードで動作させる際においては、再生回路６１（ＲＡＷ再生回路３２、高画質現像回路３３）、簡易現像回路６５、及び、表示制御回路６６は動作しない。
【００４３】
高速連写モードにおいては、撮像システム１００は以下のように動作する。即ち、被写体からの被写体像が、光学レンズ２を介し、第１のチップ１０の撮像部２０の撮像面に結像される。撮像部２０は、被写体像を光電変換によって電気信号（画像信号）に変換し、周辺回路２１に出力する。周辺回路２１は、撮像部２０からの画像信号をアナログからデジタルに変換し、第２のチップ１１に設けられたＲＡＷ記録回路３１にデジタルの画像信号を出力する。ＲＡＷ記録回路３１は、第１のチップ１０から出力されるデジタルの画像信号をＲＡＷ画像フォーマットに変換し、ＲＡＷ画像ファイルとして記録媒体３に書き込む。再生回路６１、簡易現像回路６５、及び、表示制御回路６６は、高速連写モードにおいては動作しない。従って、高速連写モードにおいては、ライブビュー画像は表示部４に表示されない。ユーザは、光学ファインダー１５においてのみ、画角の確認を行うことができる。
【００４４】
再生モードで動作させる際においては、ＣＰＵ５１は、クロック信号ＣＬＫ０〜ＣＬＫ２、ＣＬＫ４を非活性化するようにクロック制御回路６３を制御する。従って、再生モードで動作させる際においては、撮像部２０、周辺回路２１、記録回路４１（ＲＡＷ記録回路３１）、及び、簡易現像回路６５は動作しない。また、再生モードで動作させる際においては、ＣＰＵ５１は、クロック信号ＣＬＫ３、ＣＬＫ５を活性化するようにクロック制御回路６３を制御する。従って、再生モードで動作させる際においては、再生回路６１（ＲＡＷ再生回路３２、高画質現像回路３３）、及び、表示制御回路６６が動作する。ＲＡＷ再生回路３２は、記録媒体３に書き込まれたＲＡＷ画像ファイルを読み出し、ＲＡＷ画像データとして高画質現像回路３３に出力する。高画質現像回路３３は、ＲＡＷ再生回路３２からのＲＡＷ画像データに対して、γ処理、ＹＣＣ現像、アパーチャ処理、ノイズ除去処理等の現像処理を行い、現像処理が施された画像データを表示制御回路６６に出力する。表示制御回路６６は、高画質現像回路３３によって現像処理が施された画像データを表示部４に出力し、これにより、表示部４に画像が表示される。
【００４５】
このように、通常撮影モードにおいては、撮像部２０、周辺回路２１、ＲＡＷ記録回路３１、簡易現像回路６５及び表示制御回路６６が動作状態となる。周辺回路２１と簡易現像回路６５と表示制御回路６６とには、共通の電源線１３を介して電源が供給されるが、簡易現像回路６５や表示制御回路６６は動作レートが比較的低いため、特段の問題は生じない。
【００４６】
高速連写モードの際には、撮像レートが高速となり、周辺回路２１からＲＡＷ記録回路３１へのデータ転送レート（クロック）が高速になるため、スイッチングノイズの影響が無視し得なくなる。そこで、本実施形態では、高速連写モードにおいては、簡易現像回路６５及び表示制御回路６６の動作を停止させ、撮像部２０、周辺回路２１、及び、ＲＡＷ記録回路３１だけを動作させるようにしている。
【００４７】
このように、本実施形態においても、第２のチップ１１に配されたキャパシタ１７４が、第２のチップ１１と第１のチップ１０とにおいて共用されるため、撮像装置の小型化を実現することができる。本実施形態では、スイッチングノイズが問題となる高速連写モードの際には、簡易現像回路６５と表示制御回路６６とを停止させるため、画質等の劣化を防止することができる。
【００４８】
［第３実施形態］
第３実施形態による撮像装置及びその制御方法並びに撮像システムについて図９乃至図１２を用いて説明する。第１又は第２実施形態と同じ構成要素については、同一の符号を付し、詳細な説明を省略または簡潔にする。
【００４９】
本実施形態による撮像装置１は、周辺回路２１の動作電源電圧と、再生回路４２の動作電源電圧とが異なっているものである。動作電源電圧が異なる理由としては、例えば、第１のチップ１０の製造プロセスと第２のチップ１１の製造プロセスとが異なっている場合等が挙げられる。ここでは、周辺回路２１の動作電源電圧が１．２Ｖであり、再生回路４２の動作電源電圧が０．９Ｖである場合を例として説明する。
【００５０】
図９は、本実施形態による撮像システム１００の構成を示すブロック図である。電源７１は、ＣＰＵ５１からの制御信号ＶＭＯＤＥに基づいて、出力ＶＯＵＴの電圧を切り替え得る。電源７１の詳細については、後述することとする。動作制御回路７５は、撮像部２０の動作を可能とするための動作イネーブル信号ＥＮＢ０、周辺回路２１の動作を可能とするための動作イネーブル信号ＥＮＢ１を適宜出力する。また、動作制御回路７５は、記録回路４１の動作を可能とするための動作イネーブル信号ＥＮＢ２、再生回路４２の動作を可能とするための動作イネーブル信号ＥＮＢ３を適宜出力する。各回路は、動作イネーブル信号ＥＮＢ０〜ＥＮＢ３がＨｉｇｈレベルの際に動作し、動作イネーブル信号ＥＮＢ０〜ＥＮＢ３がＬｏｗレベルの際に停止する。なお、撮像記録モードの際と再生モードの際とにおける各回路の動作状態は、図２を用いて上述した第１実施形態の場合と同様である。
【００５１】
図１０は、本実施形態による撮像システム１００において用いられる電源７１を示すブロック図である。電圧制御回路８１には、電池９からの電圧ＶＢＡＴＴが入力されるようになっている。電圧ＶＢＡＴＴは、例えば１．５Ｖとするがこれに限定されるものではない。電圧制御回路８１には、制御信号ＶＥＲＲも入力されるようになっている。電圧制御回路８１は、制御信号ＶＥＲＲに応じて出力ＶＯＵＴの電圧を調整する。基準電圧源８２は、基準電圧ＶＲＥＦを出力する。基準電圧ＶＲＥＦは、例えば０．７Ｖとするがこれに限定されるものではない。比較器８３の一方の入力端子（＋端子）には、基準電圧源８２からの基準電圧ＶＲＥＦが入力されるようになっている。比較器８３の他方の入力端子（−端子）には、後述するフィードバック電圧ＶＦＢが入力されるようになっている。比較器８３は、基準電圧ＶＲＥＦからフィードバック電圧ＶＦＢを減算することによって得られる制御信号ＶＥＲＲを電圧制御回路８１に与える。
【００５２】
直列に接続された電気抵抗Ｒ１、Ｒ２、Ｒ３が、電圧制御回路８１の出力端子に接続されている。具体的には、電気抵抗Ｒ１の一方のノードが電圧制御回路８１の出力端子に電気的に接続されている。電気抵抗Ｒ１の他方のノードは、電気抵抗Ｒ２の一方のノードと比較器８３の他方の入力端子とに接続されている。電気抵抗Ｒ２の他方のノードは、電気抵抗Ｒ３の一方のノードとスイッチ８４の一方のノードとに接続されている。電気抵抗Ｒ３の他方のノードは、スイッチ８４の他方のノードとグラウンドとに接続されている。電気抵抗Ｒ１の他方のノードの電位、即ち、電気抵抗Ｒ２の一方のノードの電位が、フィードバック電圧ＶＦＢとして比較器８３の他方の入力端子（−端子）に入力されるようになっている。第１の電気抵抗Ｒ１の抵抗値は例えば１０ｋΩとし、第２の電気抵抗Ｒ２の抵抗値は例えば１４ｋΩとし、第３の電気抵抗Ｒ３の抵抗値は例えば２１ｋΩとする。
【００５３】
スイッチ８４は、ＣＰＵ５１からの制御信号ＶＭＯＤＥがＨｉｇｈレベルの際にはＯＮ状態となり、電気抵抗Ｒ３の両端を短絡する。また、スイッチ８４は、かかる制御信号ＶＭＯＤＥがＬｏｗレベルの際にはＯＦＦ状態となり、電気抵抗Ｒ３の両端の短絡を解除する。フィードバック電圧ＶＦＢは、電圧制御回路８１の出力ＶＯＵＴを電気抵抗Ｒ１〜Ｒ３で分圧することによって得られるものであり、スイッチ８４の状態によって以下のように変化する。出力ＶＯＵＴの電圧は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとの比較結果に応じた制御信号ＶＥＲＲによって変化するものであり、スイッチ８４の状態によって以下のように変化する。即ち、制御信号ＶＭＯＤＥがＬｏｗレベルの場合には、スイッチ８４がＯＦＦ状態となり、電源７１の出力ＶＯＵＴの電圧は以下のようになる。
ＶＯＵＴ＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）＝０．９Ｖ
【００５４】
一方、制御信号ＶＭＯＤＥがＨｉｇｈレベルの場合には、スイッチ８４がＯＮ状態となり、電気抵抗Ｒ３の両端が短絡され、Ｒ３＝０Ωとなる。従って、この場合には、電源７１の出力ＶＯＵＴの電圧は以下のようになる。
ＶＯＵＴ＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／（Ｒ２）＝１．２Ｖ
【００５５】
図１１は、本実施形態による撮像システム１００に用いられる電源７１の動作の例を示す図である。図１１に示すように、撮像・記録モードにおいては、制御信号ＶＭＯＤＥがＨｉｇｈレベルとなり、スイッチ８４がＯＮ状態となり、電源７１の出力ＶＯＵＴの電圧が例えば１．２Ｖとなる。一方、再生モードにおいては、制御信号ＶＭＯＤＥがＬｏｗレベルとなり、スイッチ８４がＯＦＦ状態となり、電源７１の出力ＶＯＵＴの電圧が例えば０．９Ｖとなる。
【００５６】
図１２は、本実施形態による撮像装置１の動作を示すタイミングチャートである。図１２に示すように、撮像・記録モードで動作させる期間Ｔ５２と再生モードで動作させる期間Ｔ５４との間には、アイドル期間Ｔ５１、Ｔ５３、Ｔ５５が存在する。アイドル期間Ｔ５１，Ｔ５３，Ｔ５５においては、ＣＰＵ５１は、消費電力を低減すべく、動作制御回路７５から出力される動作イネーブル信号ＥＮＢ０〜ＥＮＢ３をＬｏｗレベルとし、撮像部２０，周辺回路２１，記録回路４１，再生回路４２を停止状態とする。また、アイドル期間Ｔ５１，Ｔ５３，Ｔ５５においては、ＣＰＵ５１は、制御信号ＶＭＯＤＥをＬｏｗレベルとし、電源７１の出力ＶＯＵＴの電圧を例えば０．９Ｖとする。
【００５７】
撮像・記録モードで動作させる期間Ｔ５２においては、ＣＰＵ５１は、制御信号ＶＭＯＤＥをＨｉｇｈレベルとし、電源７１の出力ＶＯＵＴの電圧を０．９Ｖから１．２Ｖに遷移させる。これにより、周辺回路２１の動作電源電圧である１．２Ｖの電圧が、周辺回路２１に供給されるようになる。また、撮像・記録モードで動作させる期間Ｔ５２においては、ＣＰＵ５１は、動作制御回路７５から出力される動作イネーブル信号ＥＮＢ０、ＥＮＢ１、ＥＮＢ２をＨｉｇｈレベルとし、撮像部２０、周辺回路２１、記録回路４１を動作状態とする。また、撮像・記録モードで動作させる期間Ｔ５２においては、ＣＰＵ５１は、動作制御回路７５から出力される動作イネーブル信号ＥＮＢ３をＬｏｗレベルとし、再生回路４２を停止状態とする。
【００５８】
再生モードで動作させる期間Ｔ５４においては、ＣＰＵ５１は、制御信号ＶＭＯＤＥをＬｏｗレベルとし、電源７１の出力ＶＯＵＴの電圧を１．２Ｖから０．９Ｖに遷移させる。これにより、再生回路４２の動作電源電圧である０．９Ｖの電圧が、再生回路４２に供給されるようになる。また、再生モードで動作させる期間Ｔ５４においては、ＣＰＵ５１は、動作制御回路７５から出力される動作イネーブル信号ＥＮＢ０、ＥＮＢ１、ＥＮＢ２をＬｏｗレベルとし、撮像部２０、周辺回路２１、記録回路４１を停止状態とする。また、再生モードで動作させる期間Ｔ５４においては、ＣＰＵ５１は、動作制御回路７５から出力される動作イネーブル信号ＥＮＢ３をＨｉｇｈレベルとし、再生回路４２を動作状態とする。
このように、本実施形態によれば、周辺回路２１の動作電源電圧と再生回路４２の動作電源電圧とがそれぞれ異なっている場合であっても、キャパシタ１７４を周辺回路２１と再生回路４２とで共用化することができる。
【００５９】
［変形実施形態］
上記実施形態に限らず、種々の変形が可能である。
例えば、上記実施形態では、第１のチップ１０と第２のチップ１１とにおいて共用されるキャパシタ１７４が、第２のチップ１１に形成されている場合を例に説明したが、これに限定するものではない。例えば、第１のチップ１０を経由して第２のチップ１１に電源を供給するような場合においては、第１のチップ１０と第２のチップ１１とにおいて共用されるキャパシタが、第１のチップ１０に形成されていてもよい。
【００６０】
また、上記実施形態では、周辺回路２１を動作させる際に、再生回路４２に含まれる全ての回路、即ち、ＲＡＷ再生回路３２，高画質現像回路３３及び表示制御回路３４を動作させないようにする場合を例に説明したが、これに限定されるものではない。例えば、周辺回路２１を動作させる際に、再生回路４２に含まれる複数の回路のうちの少なくともいずれかが動作していてもよい。例えば、再生回路４２に含まれる回路であっても、大きいスイッチノイズを発しないような回路であれば、周辺回路２１を動作させる際に動作させても、特段の悪影響を周辺回路２１に及ぼさない。このように、周辺回路２１を動作させる際に、再生回路４２のうちの少なくとも一部を動作させないようにしてもよい。
【００６１】
また、第１実施形態では、クロック信号ＣＬＫ０〜ＣＬＫ３を活性化することによって、撮像部２０，周辺回路２１，記録回路４１，再生回路４２を動作させた。また、第２実施形態では、クロック信号ＣＬＫ０〜ＣＬＫ５を活性化することによって、撮像部２０，周辺回路２１，記録回路４１，再生回路６１，簡易現像回路６５，表示制御回路６６を動作させた。しかし、これらの構成要素を動作させる手法は、クロック信号の活性化に限定されるものではない。例えば、これらの構成要素を動作させるか否かを、動作イネーブル信号、リセット信号、電源遮断等によって制御するようにしてもよい。
【００６２】
また、第３実施形態では、動作イネーブル信号ＥＮＢ０〜ＥＮＢ３をＨｉｇｈレベルにすることによって、撮像部２０，周辺回路２１，記録回路４１，再生回路４２を動作させる場合を例に説明したが、これに限定されるものではない。例えば、これらの構成要素を動作させるか否かを、クロック信号の活性化、リセット信号、電源遮断等によって制御するようにしてもよい。
【符号の説明】
【００６３】
１…撮像装置
２…光学レンズ
３…記録媒体
５…操作部
１０…第１のチップ
１１…第２のチップ
４１…記録回路
４２…再生回路
１００…撮像システム
１４３，１７４，１７５…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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