(57)【要約】【課題】半導体基板同士の接合部分でのボイドの発生を抑制しつつ、半導体基板同士の接合強度を向上させることができる固体撮像素子を提供する。【解決手段】固体撮像素子３１は、第１の絶縁膜５３および画素アレイ３４が形成された第１の半導体基板２６と、第１の半導体基板２６と接合され、第２の絶縁膜５６およびロジック回路５５が形成された第２の半導体基板２８とを含み、第１の絶縁膜５３および第２の絶縁膜５６の少なくとも一方に導電体７１、７２が形成され、第１の半導体基板２６と第２の半導体基板２８との接合面４０で、第１の絶縁膜５３と第２の絶縁膜５６とが接続される領域を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の絶縁膜および画素アレイが形成された第１の半導体基板と、前記第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成され、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する固体撮像素子。
【請求項２】
前記第１の絶縁膜および前記第２の絶縁膜に、それぞれ第１の導電体および第２の導電体が形成され、前記接合面で、前記第１の導電体と前記第２の導電体とが重なり合っている請求項１記載の固体撮像素子。
【請求項３】
前記接合面に接する表面占有率が、前記第１の導電体と前記第２の導電体とで異なっている請求項２に記載の固体撮像素子。
【請求項４】
前記重なり合っている導電体のうち、前記接合面に接する面積が大きい方の導電体の表面占有率が３０〜９０％である請求項２に記載の固体撮像素子。
【請求項５】
前記重なり合っている導電体のうち、前記接合面に接する面積が大きい方の導電体の表面占有率が４０〜７０％である請求項２に記載の固体撮像素子。
【請求項６】
前記重なり合っている導電体のうち、前記接合面に接する面積が小さい方の導電体の表面占有率が０〜５０％である請求項２に記載の固体撮像素子。
【請求項７】
前記重なり合っている導電体のうち、前記接合面に接する面積が小さい方の導電体の表面占有率が０〜３０％である請求項２に記載の固体撮像素子。
【請求項８】
前記接合面に接する導電体の幅方向の長さは、１０ｕｍ以下である請求項１に記載の固体撮像素子。
【請求項９】
前記接合面に接する導電体の幅方向の長さは、１ｕｍ以下である請求項１に記載の固体撮像素子。
【請求項１０】
前記第１の半導体基板には、前記導電体の電位固定を行う配線および接続孔が形成されている請求項１に記載の固体撮像素子。
【請求項１１】
前記第２の半導体基板には、前記導電体の電位固定を行う配線および接続孔が形成されている請求項１に記載の固体撮像素子。
【請求項１２】
前記第１の半導体基板および前記第２の半導体基板の両方に、前記導電体の電位固定を行う配線および接続孔が形成されている請求項１に記載の固体撮像素子。
【請求項１３】
前記導電体の前記画素アレイを覆う平面形状の大きさは、前記画素アレイの平面形状の大きさ以上である請求項１に記載の固体撮像素子。
【請求項１４】
前記導電体は、アナログ回路の信号線に対して前記接合面の方向に、前記信号線の少なくとも一部分を覆って配置されている請求項１に記載の固体撮像素子。
【請求項１５】
前記導電体は、前記信号線の３０％以上を覆って配置されている請求項１４に記載の固体撮像素子。
【請求項１６】
前記導電体は、前記信号線の５０％以上を覆って配置されている請求項１４に記載の固体撮像素子。
【請求項１７】
前記導電体は複数形成され、前記複数の導電体が、前記信号線の配置間隔に合わせて配列されている請求項１４に記載の固体撮像素子。
【請求項１８】
前記導電体は複数形成され、前記複数の導電体の配列方向が、前記信号線の方向に対して傾斜した方向である請求項１４に記載の固体撮像素子。
【請求項１９】
第１の絶縁膜および画素アレイを第１の半導体基板に形成するステップと、
第２の絶縁膜およびロジック回路を第２の半導体基板に形成するステップと、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成されるステップと、
前記第１の半導体基板と前記第２の半導体基板とが接合されるステップと、を含み、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する固体撮像素子の製造方法。
【請求項２０】
第１の絶縁膜および画素アレイが形成された第１の半導体基板と、前記第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成され、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、固体撮像素子の製造方法および電子機器に関し、特に、複数の半導体基板を接合して構成される固体撮像素子の技術に関する。
【背景技術】
【０００２】
近年、デジタルカメラの普及がますます進んでいる。これに伴い、デジタルカメラの中心部品である固体撮像素子（イメージセンサ）の需要がますます高まっている。固体撮像素子の性能面においては、高画質化および高機能化を実現するための技術開発が進められている。
【０００３】
一方で、撮像機能を有する携帯端末（携帯電話機、PDA（Personal Digital Assistant）、ノートPC（Personal Computer）やタブレットPC等）の普及も進んでいる。これに伴い、これら携帯端末の携帯性を高めるために、固体撮像素子やそれを構成する部品の小型化、軽量化、および薄型化が進められている。さらに、これら携帯端末の普及拡大のために、固体撮像素子やそれを構成する部品の低コスト化も進められている。
【０００４】
一般的に、例えば、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、シリコン基板の受光面側に光電変換部や増幅回路、多層配線層を形成し、その上にカラーフィルタやオン半導体基板マイクロレンズを形成することで構成される。さらに、その受光面側には、接着剤等のスペーサによりカバーガラスが貼り合わせられる。また、その受光面の反対側には、端子が形成される。
【０００５】
この固体撮像素子には、出力される信号に対して所定の処理を行う信号処理回路が接続される。固体撮像素子の多機能化に伴い、信号処理回路で行われる処理は増える傾向にある。
【０００６】
このように複数の半導体基板が接続された構成を小型化するために、様々な手段が講じられている。例えば、SiP（System in Package）技術により、複数の半導体基板を１つのパッケージ内に封止することが行われている。これにより、実装面積を小さくすることができ、全体の構成の小型化を実現することができる。しかしながら、SiPでは半導体基板間を接続する配線によって伝送距離が長くなり、高速動作が妨げられるおそれがある。
【０００７】
ところで、例えば特許文献１には、画素領域（画素アレイ）を含む第１の半導体基板と、ロジック回路を含む第２の半導体基板とを貼り合わせて接合することで構成された固体撮像素子が記載されている。このような構成によれば、信号を高速で伝送することが可能となる。この固体撮像素子は、共に半製品状態の画素アレイを備えた第１の半導体基板と、ロッジク回路を備えた第２の半導体基板とを貼り合わせ、第１の半導体基板を薄膜化した後、画素アレイとロジック回路の接続がなされる。接続は、第１の半導体基板の所要の配線に接続する接続導体と、第１の半導体基板を貫通して第２の半導体基板の所要の配線に接続する貫通接続導体と、両接続導体を繋ぐ連結導体からなる接続配線を形成して行われる。その後、完成品状態にして半導体基板化して、裏面照射型の固体撮像素子として構成される。
【０００８】
一方、上記第１の半導体基板と第２の半導体基板を接合してなる固体撮像素子において、さらに新たな技術として、特許文献２の固体撮像素子では、貫通接続導体による電気的接続法ではなく、両半導体基板面に銅（Ｃｕ）電極を取り出して接続させる方法が考えられている。
【０００９】
また、特許文献３の固体撮像素子では、上記銅（Ｃｕ）電極が遮蔽層に用いられている。これにより、ロジック回路のトランジスタからのホットキャリアによる発光が遮蔽層で遮られ、画素アレイ側への入射が抑制される。また、上記第１の半導体基板と第２の半導体基板を接合すると、絶縁膜が接続された部分で容量カップリングが発生し、画質に不具合が生じることとなる。これに対し、特許文献３の固体撮像素子によれば、遮蔽層を形成することにより、容量カップリングの発生を抑制することができる。さらに、接合後の半導体基板全体の厚みも抑制されるとされている。なお、特許文献３のように銅電極を遮蔽層に用いるには、この銅電極の表面占有率（被覆率）をある一定以上に高く設定する必要がある。ここで、「表面占有率」とは、１つの画素ユニットの表面積に対する遮蔽部の表面積の占める割合をいう。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１２−６４７０９号公報
【特許文献２】特開２０１３−７３９８８号公報
【特許文献３】特開２０１２−１６４８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献３の固体撮像素子では、半導体基板同士の接合面において、上基板の絶縁膜と下基板の絶縁膜とが直接接合する領域を有していないので、接合強度が低くなり、半導体基板同士の接合時にボイド（気泡）が形成されやすくなる。ボイドが形成されると、その部分の接合強度が低いため、ウェハ（Ｗａｆｅｒ）接合後に行われる第１の半導体ウェハのＳｉ基板を薄くする工程において、半導体基板同士が剥離を引き起こすおそれがある。
【００１２】
上記剥離を引き起こす原因は、銅と銅、および、銅と絶縁膜が直接接合する領域の接合強度が、絶縁膜と絶縁膜が直接接合する領域の接合強度より低いことにある。そこで、半導体基板同士の接合時に剥離を低減させるためには、絶縁膜と絶縁膜とが直接接合する領域の割合を一定以上に確保することが必要となる。
【００１３】
本技術は、このような状況に鑑みてなされたものであり、半導体基板同士の接合部分でのボイドの発生を抑制しつつ、半導体基板同士の接合強度を向上させることができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本技術の一例である固体撮像素子は、第１の絶縁膜および画素アレイが形成された第１の半導体基板と、第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、第１の絶縁膜および第２の絶縁膜の少なくとも一方に導電体が形成され、第１の半導体基板と第２の半導体基板との接合面で、第１の絶縁膜と第２の絶縁膜とが接続される領域を有する固体撮像素子。なお、本技術の一例である固体撮像素子は、第１の絶縁膜および第２の絶縁膜に、それぞれ第１の導電体および第２の導電体が形成され、接合面で、第１の導電体と第２の導電体とが重なり合っていてもよい。
【００１５】
また、本技術の一例である固体撮像素子の製造方法は、第１の絶縁膜および画素アレイを第１の半導体基板に形成するステップと、第２の絶縁膜およびロジック回路を第２の半導体基板に形成するステップと、第１の絶縁膜および第２の絶縁膜の少なくとも一方に導電体が形成されるステップと、第１の半導体基板と第２の半導体基板とが接合されるステップと、を含み、第１の半導体基板と第２の半導体基板との接合面で、第１の絶縁膜と第２の絶縁膜とが接続される領域を有する。
【００１６】
また、本技術の一例である電子機器は、第１の絶縁膜および画素アレイが形成された第１の半導体基板と、第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、第１の絶縁膜および第２の絶縁膜の少なくとも一方に導電体が形成され、第１の半導体基板と第２の半導体基板との接合面で、第１の絶縁膜と第２の絶縁膜とが接続される領域を有する。
【発明の効果】
【００１７】
本技術によれば、半導体基板同士の接合部分でのボイドの発生を抑制しつつ、半導体基板同士の接合強度を向上させることができる固体撮像素子を提供することが可能となる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本技術に係る固体撮像素子の構成例を示すブロック図である。
【図２】本技術に係る固体撮像素子の積層構造を示す模式図である。
【図３】本技術に係る固体撮像素子の第１実施形態の要部を示す概略構成図である。
【図４】第１実施形態の第１の半導体基板の要部を示す拡大構成図である。
【図５】第１実施形態の第２の半導体基板の要部を示す拡大構成図である。
【図６】第１実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図７】第１実施形態の画素部信号線レイアウトを示す拡大模式図である。
【図８】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その１）である。
【図９】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その２）である。
【図１０】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その３）である。
【図１１】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その４）である。
【図１２】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その５）である。
【図１３】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その６）である。
【図１４】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その７）である。
【図１５】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その８）である。
【図１６】第１実施形態の固体撮像素子の製造方法例を示す製造工程図（その９）である。
【図１７】第２実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図１８】第３実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図１９】第４実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２０】第５実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２１】第６実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２２】第７実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２３】第８実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２４】第９実施形態の固体撮像素子の遮蔽部を示す拡大構成図である。
【図２５】本技術に係る固体撮像素子の第１０実施形態の要部を示す概略構成図である。
【図２６】本技術に係る第１１実施形態の電子機器の概略構成図である。
【発明を実施するための形態】
【００１９】
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。また、以下に説明する実施形態は、いずれかの一または複数の実施形態を組み合わせることもできる。なお、図面については、同一又は同等の要素又は部材には同一の符号を付し、重複する説明は省略する。
【００２０】
説明は以下の順序で行う。
１．固体撮像素子の構成例
２．固体撮像素子の積層構造例
３．第１実施形態の固体撮像素子
４．第２実施形態の固体撮像素子
５．第３実施形態の固体撮像素子
６．第４実施形態の固体撮像素子
７．第５実施形態の固体撮像素子
８．第６実施形態の固体撮像素子
９．第７実施形態の固体撮像素子
１０．第８実施形態の固体撮像素子
１１．第９実施形態の固体撮像素子
１２．第１０実施形態の固体撮像素子
１３．第１１実施形態の電子機器
【００２１】
＜１．固体撮像素子の構成例＞
図１は、本技術に係る固体撮像素子の構成例を示すブロック図である。
【００２２】
図１に示すように、固体撮像素子１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。固体撮像素子１は、図示しない半導体基板（例えばＳｉ基板）に複数の画素２が規則的に２次元アレイ状に配列された画素領域（画素アレイ）３と、周辺回路部とを有する。
【００２３】
画素２は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（ＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、単位画素の等価回路は周知な技術と同様であるので、詳細な説明は省略する。
【００２４】
また、画素２は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン、および複数の転送トランジスタ以外の他のトランジスタを共有する構造である。すなわち、共有画素では、複数の単位画素を構成するフォトダイオードおよび転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２５】
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８を有する。
【００２６】
垂直駆動回路４は、例えばシフトレジスタによって構成される。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線（ＶＳＬ）９を通して各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路５に供給する。
【００２７】
カラム信号処理回路５は、例えば画素２の列毎に配置される。カラム信号処理回路５は、１行分の画素２から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００２８】
水平駆動回路６は、例えばシフトレジスタによって構成される。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５それぞれを順番に選択し、カラム信号処理回路５それぞれからの画素信号を水平信号線１０に出力させる。
【００２９】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
【００３０】
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像素子１の内部情報等のデータを出力する。また、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５および水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等に入力する。
【００３１】
入出力端子１２は、外部と信号のやりとりをする。
【００３２】
＜２．固体撮像素子の積層構造例＞
図２Ａから図２Ｃは、本技術に係る固体撮像素子の積層構造例を示す模式図である。図２ＡからＣを用いて、本技術が適用される固体撮像素子の積層構造例について説明する。
【００３３】
第１の例として、図２Ａに示される固体撮像素子１ａは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と制御回路２４が搭載される。第２の半導体基板２２には、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体基板としての固体撮像素子１ａが構成される。
【００３４】
第２の例として、図２Ｂに示される固体撮像素子１ｂは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３が搭載される。第２の半導体基板２２には、制御回路２４と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体基板としての固体撮像素子１ｂが構成される。
【００３５】
第３の例として、図２Ｃに示される固体撮像素子１ｃは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と、画素アレイ２３を制御する制御回路２４−１が搭載される。第２の半導体基板２２には、ロジック回路２５を制御する制御回路２４−２と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体基板としての固体撮像素子１ｃが構成される。
【００３６】
図示しないが、ＣＭＯＳ固体撮像素子の構成によっては、２つ以上の半導体基板を貼り合わせて構成することもできる。例えば、上記の第１および第２の半導体基板以外に、メモリ素子アレイを備えた半導体基板、その他の回路素子を備えた半導体基板などを追加して３つ以上の半導体基板を貼り合わせて、１つの基板としたＣＭＯＳ固体撮像素子を構成することもできる。
【００３７】
＜３．第１実施形態の固体撮像素子＞
［固体撮像素子の構成例］
図３に、本技術に係る固体撮像素子、すなわち、裏面照射型のＣＭＯＳ固体撮像素子の第１実施形態を示す。裏面照射型のＣＭＯＳ固体撮像素子は、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのＣＭＯＳ固体撮像素子である。第１実施形態に係る固体撮像素子３１は、図２Ａの固体撮像素子１ａと同様の、画素アレイ（画素領域）３４と制御回路（図示せず）が形成された第１の半導体基板２６と、ロジック回路５５が形成された第２の半導体基板２８とが貼り合わされた積層半導体基板３２を有して構成される。第１の半導体基板２６と第２の半導体基板２８とは、後述する互いの多層配線層が向かい合うようにして、かつ接続配線が直接接合するように、貼り合わされる。
【００３８】
第１の半導体基板２６は、薄膜化されたシリコンによる第１の半導体基板３３に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタＴｒ１、Ｔｒ２からなる複数の画素を列状に２次元配列した画素アレイ３４が形成される。また、図示しないが、半導体基板３３に制御回路を構成する複数のＭＯＳトランジスタが形成される。半導体基板３３の表面３３ａ側には、第１の絶縁膜である層間絶縁膜５３を介して複数、この例では４層のメタルＭ１〜Ｍ４による配線３５［３５ａ〜３５ｄ］および配線３６を配置した多層配線層３７が形成される。配線３５および配線３６は、デュアルダマシン法で形成された銅（Ｃｕ）配線が用いられる。半導体基板３３の裏面側には、絶縁膜３８を介してオプティカルブラック領域４１上を含んで遮光膜３９が形成され、さらに平坦化膜４３を介して有効画素アレイ４２上にカラーフィルタ４４およびオン半導体基板レンズ４５が形成される。オプティカルブラック領域４１上にもオン半導体基板レンズ４５を形成することもできる。
【００３９】
図３において、画素トランジスタＴｒ１、Ｔｒ２は、複数の画素トランジスタを代表して示している。図３では、画素アレイ３４の画素を模式的に示しているが、図４に１画素の詳細を示す。第１の半導体基板２６では、薄膜化された半導体基板３３にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、例えばｎ型半導体領域４６と基板表面側のＰ型半導体領域４７を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してＰ型半導体領域４８が形成され、ゲート電極４８と対のソース・ドレイン領域４９により画素トランジスタＴｒ１、Ｔｒ２が形成される。フォトダイオードＰＤに隣接する画素トランジスタＴｒ１がフローティングディフュージョンＦＤに相当する。各単位画素は素子分離領域５１で分離される。素子分離領域５１は、例えば基板に形成した溝内にＳｉＯ２膜等の絶縁膜を埋め込んでなるＳＴＩ（Shallow Trench Isolation）構造に形成される。
【００４０】
第１の半導体基板２６の多層配線層３７では、対応する画素トランジスタと配線３５間、隣り合う上下層の配線３５間が、導電ビア５２を介して接続される。さらに、第２の半導体基板２８との接合面４０に臨んで、４層目のメタルＭ４による接続配線３６が形成される。接続配線３６は、導電ビア５２を介して３層目のメタルＭ３による所要の配線３５ｄに接続される。また、３層目には、垂直信号線ＶＳＬ１が形成されている。
【００４１】
第２の半導体基板２８は、シリコンによる第２の半導体基板５４の各半導体基板となる領域に、周辺回路を構成するロジック回路５５が形成される。ロジック回路５５は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で形成される。図５に示される、第２の半導体基板５４の表面側上には、第２の絶縁膜である層間絶縁膜５６を介して複数層、本例では４層のメタルＭ１１〜Ｍ１４による配線５７［５７ａ〜５７ｃ］および配線５８を配置した多層配線層５９が形成される。配線５７および配線５８は、デュアルダマシン法による銅（Ｃｕ）配線が用いられる。
【００４２】
図３において、ロジック回路５５の複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で代表して示している。図３では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を模式的に示しているが、図５に例えばＭＯＳトランジスタＴｒ１１、Ｔｒ１２の詳細を示す。第２の半導体基板２８では、第２の半導体基板５４の表面側の半導体ウェル領域に、各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２が一対のソース・ドレイン領域６１とゲート絶縁膜を介してゲート電極６２を有して形成される。各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は例えばＳＴＩ構造の素子分離領域６３で分離される。
【００４３】
第２の半導体基板２８の多層配線層５９では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４と配線５７間、隣り合う上下層の配線５７間が、導電ビア６４を介して接続される。さらに、第１の半導体基板２６との接合面４０に臨んで、４層目のメタルＭ１４による接続配線５８が形成される。接続配線５８は、導電ビア６４を介して３層目のメタルＭ１３による所要の配線５７ｃに接続される。
【００４４】
第１の半導体基板２６と第２の半導体基板２８とは、互いの多層配線層３７および５９が向かい合うようにして、接合面４０に臨む接続配線３６および５８を直接接合して、電気的に接続される。接合付近の層間絶縁膜６６は、後述の製法で示すように、Ｃｕ配線のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜とＣｕ拡散バリア性を有しない絶縁膜の組み合わせで形成される。Ｃｕ配線による接続配線３６および５８の直接接合は、熱拡散接合で行う。接続配線３６および５８以外の層間絶縁膜６６同士の接合は、プラズマ接合、あるいは接着剤で行う。
【００４５】
上記のように、接合面４０に臨む接続配線３６および５８を直接接合する方法以外に、互いの多層配線層３７および５９の表面に、極めて薄い均一な絶縁性薄膜９００を成膜して、プラズマ接合等で接合する方法でも可能である。なお、絶縁性薄膜９００は図３に記していない。
【００４６】
そして、本実施形態では、特に、図３に示すように、第１の半導体基板２６および第２の半導体基板２８の接合付近に、接続配線と同じ層の導電膜による電位固定された遮蔽層６８が形成される。本実施形態の遮蔽層６８は、第１の半導体基板２６側の接続配線３６と同じ層のメタルＭ４による遮蔽部（第１の導電体）７１と、第２の半導体基板２８側の接続配線５８と同じ層のメタルＭ１４による遮蔽部（第２の導電体）７２とが重なり合って形成される。
【００４７】
図６Ａは、本実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図６Ｂは、本実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図６Ａおよび図６Ｂを用いて、本実施形態の遮蔽部７１および７２のレイアウトについて説明する。
【００４８】
図６Ａに示すように、本実施形態の遮蔽部７１は、上面から見て、垂直信号線Ｍ３の束の配置間隔または画素ユニットのＦＤピッチに合わせて複数の縦ストライプ形状に配列され、かつ、上記複数の縦ストライプ形状と直交する方向に横ストライプ形状が配置されたレイアウトに形成されている。垂直信号線Ｍ３の束は、一例として、４本の垂直信号線で形成されている。本実施形態の遮蔽部７１は、アナログ回路の垂直信号線Ｍ３の束に対して上方である接合面４０の方向に配置され、垂直信号線Ｍ３の一部または全てを覆うように配置されている。なお、本実施形態の遮蔽部７１の縦ストライプ形状と横ストライプ形状とは直交しているが、交差する方向であれば直交方向に限られない。また、図６Ｂに示すように、本実施形態の遮蔽部７２は、上面から見て遮蔽部７１と重なる位置に層間絶縁膜６６を有し、かつ、遮蔽部７１の横ストライプ形状と重なる位置に、横ストライプ形状が配置されたレイアウトに形成されている。
【００４９】
本実施形態の遮蔽部７１および遮蔽部７２には、一例として、第１の導電体および第２の導電体として銅（Ｃｕ）を使用している。本実施形態では、第１の導電体のＣｕの表面占有率（面積比率）は４０％〜７０％であり、第２の導電体のＣｕの表面占有率は０％〜３０％である。ここで、「表面占有率」とは、１つの画素ユニットの表面積に対する遮蔽部の表面積の占める割合をいう。
【００５０】
図７は、本実施形態の固体撮像素子の画素アレイの信号線レイアウトを示す拡大図である。本実施形態の画素アレイ２３には、複数のフォトダイオードが縦横それぞれ並行に配列されている。この画素アレイ２３には、横方向にそれぞれ所定のピッチで、リセット信号線Ｍ２１、トランスファ信号線Ｍ２２および画素選択信号線Ｍ２３が水平に複数配列されている。また、画素アレイ２３には、縦方向に所定のピッチで垂直信号線Ｍ３が垂直に複数配列されている。
【００５１】
遮蔽層６８は、電位固定、例えば接地電位が印加され、電位的に安定にすることが好ましい。電位固定は、第１の半導体基板３３側か、あるいは、第２の半導体基板５４側で実施するか、または、その両方で実施することが可能である。例えば、電位固定の方法としては、低電圧側の基準電圧ＶＳＳに接続する方法がある。一例として、ソース電圧を供給している水平信号線と遮蔽層とを多層配線技術を用いて接続する方法が挙げられる。その接続する個所は、画素アレイ３４内で行うことが好ましいが、画素アレイ３４外で行うこともできる。なお、第１の導電体である遮蔽部７１および第２の導電体である遮蔽部７２は、画素アレイ３４を覆う平面形状の大きさが、画素アレイ３４の平面形状の大きさ以上であることが好ましい。
【００５２】
［固体撮像素子の製造方法例］
図８から図１６に、第１実施形態に係る固体撮像素子３１の製造方法例を示す。図８から図１０は、画素アレイ３４を有する第１の半導体基板２６側の工程、図１１から図１３は、ロジック回路５５を有する第２の半導体基板２８側の工程、図１４から図１６は、接合以降の工程を示す。
【００５３】
まず、図８に示すように、例えばシリコンによる第１の半導体ウェハ（以下、半導体基板という）３３の各半導体基板となる領域に半導体ウェル領域３０を形成し、この半導体ウェル領域３０に各画素の光電変換部となるフォトダイオードＰＤを形成する。図示しないが、素子分離領域５１（図４参照）は最初に形成して置くことができる。各フォトダイオードＰＤは、半導体ウェル領域３０の深さ方向に延長して形成される。フォトダイオードＰＤは、画素アレイ３４を構成する有効画素アレイ４２およびオプティカルブラック領域４１に形成する。
【００５４】
さらに、半導体ウェル領域３０の表面３３ａ側に各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタＴｒ１、Ｔｒ２を代表して示す。各画素トランジスタＴｒ１、Ｔｒ２は、図示しないが、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。
【００５５】
半導体基板３３の表面３３ａ側の上部には、層間絶縁膜５３を介して複数層、本例では３層メタルＭ１〜Ｍ３による配線３５［３５ａ、３５ｂ、３５ｃ、３５ｄ］を、導電ビア５２を含めて形成する。配線３５は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜５３にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。この工程を繰り返して、３層のメタルＭ１〜Ｍ３による配線３５ａ〜３５ｄを形成する。
【００５６】
次に、図９に示すように、Ｃｕ拡散バリア性を有しない第１絶縁膜７６、Ｃｕ拡散バリア性を有しない第２絶縁膜７７およびＣｕ拡散バリア性絶縁膜７５を順次形成する。第１絶縁膜７６と第２絶縁膜７７は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。また、Ｃｕバリア性絶縁膜７５としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜７５、第１絶縁膜７６、第２絶縁膜７７は、層間絶縁膜５３に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜７５および第２絶縁膜７７および第1絶縁膜７６をパターニングしビア孔８０を選択的に開口部として形成する。その後、第２絶縁膜７７部をパターニングし選択的に開口部７８を形成する。すなわち、形成すべき遮蔽部７１に対応する部分の開口部７８と、形成すべき接続配線３６に対応する部分の開口部７９、ビア孔８０を有するようにパターニングする。
【００５７】
次に、図１０に示すように、前述と同様に、デュアルダマシン法を用いて開口部７８、７９およびビア孔８０内にＣｕ材料を埋め込むようにして、開口部を有する遮蔽部７１と、配線３５ｄに接続する導電ビア５２および接続配線３６とを形成する。遮蔽部７１および接続配線３６は、４層目のメタルＭ４により形成する。これによって、メタルＭ１〜Ｍ４による配線３５ａ〜３５ｄ、接続配線３６、遮蔽部７１と、層間絶縁膜５３、絶縁膜７５〜７７とにより、多層配線層３７が形成される。ここで、接続配線３６に接続される４層のメタルＭ４による配線３５ｄは、ロジック回路側からの発光光がフォトダイオードＰＤ側に漏れないように、遮蔽部７１側に十分に延長して遮蔽部７１と重なる面積で形成することが好ましい。
【００５８】
さらに、遮蔽部７１および接続配線３６の上部には、極めて薄い均一な絶縁性薄膜９００を成膜する。
【００５９】
一方、図１１に示すように、例えばシリコンによる第２の半導体ウェハ（以下、半導体基板という）５４の各半導体基板となる領域に半導体ウェル領域５０を形成する。この半導体ウェル領域５０にロジック回路５５を構成する複数のＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を形成する。ここでは、前述したように、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を代表して示す。図示しないが、素子分離領域６３（図５参照）は最初に形成して置くことができる。
【００６０】
半導体基板５４の表面側の上部には、層間絶縁膜５６を介して複数層、本例では３層のメタルＭ１１〜Ｍ１３による配線５７［５７ａ、５７ｂ、５７ｃ］を、導電ビア６４を含めて形成する。配線５７は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜、を用いることができる。この工程を繰り返して、３層のメタルＭ１１〜Ｍ１３による配線５７ａ〜５７ｃを形成する。
【００６１】
次に、図１２に示すように、Ｃｕ拡散バリア性を有しない第１絶縁膜８２、Ｃｕ拡散バリア性を有しない第２絶縁膜８３およびＣｕ拡散バリア性絶縁膜８１を順次形成する。第１絶縁膜８２と第２絶縁膜８３は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。またＣｕバリア性絶縁膜８１としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜８１、第１絶縁膜８２、第２絶縁膜８３は、層間絶縁膜に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜８１、第２絶縁膜８３および第１絶縁膜８２をパターニングしビア孔８６を選択的に開口部として形成する。その後、第２絶縁膜８３部をパターニングし選択的に開口部８４、８５を形成する。
【００６２】
次に、図１３に示すように、前述と同様に、デュアルダマシン法を用いて開口部８４、８５およびビア孔８６内にＣｕ材料を埋め込むようにして、遮蔽部７２と、配線５７ｃに接続する導電ビア６４および接続配線５８とを形成する。遮蔽部７２および接続配線５８は、４層目のメタルＭ１４により形成する。これによって、メタルＭ１１〜Ｍ１３による配線５７ａ〜５７ｃ、接続配線５８、遮蔽部７２と、層間絶縁膜５６、絶縁膜８１〜８３とにより、多層配線層５９が形成される。
【００６３】
さらに、遮蔽部７２および接続配線５８の上部には、極めて薄い均一な絶縁性薄膜９０１を成膜する。
【００６４】
次に、図１４に示すように、第１の半導体基板３３と第２の半導体基板５４を、互いの多層配線層が向かい合って双方の接続配線３６、５８が直接接触して電気的に接続されるように、第１の半導体基板３３および第２の半導体基板５４を接合する。つまり、第１および第２の半導体基板３３および５４を物理的に接合し、かつ電気的に接続する。このとき、遮蔽部７１と遮蔽部７２も、重なる部分で直接接合する。すなわち、熱処理により接続配線３６および５８同士、遮蔽部７１および７２同士を熱拡散接合する。このときの熱処理温度は、１００℃〜５００℃程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合する。なお、層間絶縁膜である絶縁膜同士は、接着剤により接合することもできる。
【００６５】
このように、遮蔽部７１の第１の導電体と遮蔽部７２の第２の導電体とは、初めに接合面４０に絶縁膜を挟んでおき、その後熱を加えることにより導電体である銅を結晶成長させて繋げられるため、接合面４０付近で電気的に接続されている。したがって、第１の導電体および第２の導電体は、それぞれ第１の半導体基板２６および第２の半導体基板に形成されたロジック回路５５および配線３５よりも接合面４０側に配置されている。
【００６６】
次に、図１５に示すように、第１の半導体基板３３を、裏面側からフォトダイオードＰＤの必要膜厚が残るようにＣＭＰ法等を用いて研削、研磨して薄膜化する。
【００６７】
次に、図１６に示すように、薄膜化した表面上に絶縁膜３８を介して、オプティカルブラック領域に対応するフォトダイオードＰＤ上を含んで遮光膜３９を形成する。また、平坦化膜４３を介して有効画素アレイに対応するフォトダイオードＰＤ上にカラーフィルタ４４およびオン半導体基板レンズ４５を形成する。
【００６８】
次いで、接合された第１の半導体基板３３および第２の半導体基板ｓ５４を各半導体基板に分離する半導体基板化を行い、図１６に示す目的の固体撮像素子３１を得る。
【００６９】
遮蔽部７１および７２、接続配線３６および５８、これらと同層の配線となるメタルＭ４、Ｍ１４としては、導電性が高く、遮蔽性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Ｃｕ以外に、Ａｌ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｒｕ等の単一材料、あるいは合金を用いることができる。
【００７０】
遮蔽層６８の膜厚、本例では遮蔽部７１、７２の膜厚は、発光する第２の半導体基板２８側の光の波長にわせて決めるのが望ましい。本実施形態では、第２の半導体基板２８のＭＯＳトランジスタのホットキャリアからの発光を遮蔽する必要があるため、波長１μｍ前後の光に対して遮蔽層厚を設計する必要がある。例えば、遮蔽層６８の膜厚、したがって遮蔽部７１、７２の膜厚としては、５０ｎｍ〜８００ｎｍ程度とすることができる。
【００７１】
本実施形態に係る固体撮像素子３１およびその製造方法によれば、第１の半導体基板２６と第２の半導体基板２８との接合面４０付近において、第１の導電体７１および第２の導電体７２のみで、遮光層および電気的ノイズに対する遮蔽層（シールド層）６８を形成している。また、接合面４０付近において、接合面４０に接する面積比率が、第２の導電体７２よりも第１の導電体７１の方が高く、非対称となっている。このため、固体撮像素子３１およびその製造方法によれば、高面積比率の導電膜のウェハ接合を実現させて接合面４０でのボイドの発生を抑制することができる。さらに、接合面４０でのボイドの発生を抑制することにより、画質を向上させる固体撮像素子３１を提供することができる。なお、接合面４０に接する面積比率は、第１の導電体７１と第２の導電体７２とで異なる非対称であればよく、第１の導電体７１よりも第２の導電体７２の方が高くてもよい。接合できない領域が発生するのは、銅電極の面積比率の割合を高くすることにより、Wafer To Wafer Bonding時のBonding-Wave速度が不均一となり、結果としてウェハ外周部において、接合速度が相対的に遅くなる箇所が発生し、接合できない領域、つまりボイドが形成されると考えられている。第１の導電体７１と第２の導電体７２との面積比率を対称にすると、上基板側および下基板側ともに、導電体の面積比率が高くなり、この場合はBonding-wave速度の不均一性が起きてしまうが、非対称にして、一方の導電体の面積比率を下げてやることで、Bonding-Wave速度の不均一性が解消され、ボイドの発生が抑制される。ボイドの発生を抑制してシールド層６８を形成すると、結果的にノイズを遮断することが可能なため、画質を向上させることができる。
【００７２】
ここで、非対称とは、下基板側のＣｕ面積比率が３０％以下であり、上基板のＣｕ面積比率が７０％以上となるレイアウトであって、接合後に１００％遮蔽できるものをいう。面積比率は、高い方の基板が７０％以上であることが望ましく、８７％以上がより好ましい。一方、面積比率は、低い方の基板が３０％以下であることが望ましく、１３％以下がより好ましい。なお、接合面４０付近には、第１の導電体７１または第２の導電体７２の代わりにダミーの導電体を配置してもよい。製造過程において、ダミーを含む層の表面をＣＭＰ装置で平坦化する際に、ダミーの導電体を配置することによって平坦性を確保することができる。また、複数の第１の導電体および複数の第２の導電体は、垂直信号線の３０％以上を覆って配置されていてもよく、好ましくは垂直信号線の５０％以上を覆って配置されていてもよい。上記割合で垂直信号線を被覆することにより、半導体基板同士の接合部分でのボイドの発生を抑制しつつ、半導体基板同士の接合強度を向上させることができる。これにより、画質の劣化を防止することができる。
【００７３】
第１の導電体７１と第２の導電体７２の両方の面積比率の割合を高くすると、ウェハ接合時のBonding-Wave速度が不均一となり、結果としてウェハ外周部に於いて、接合速度が相対的に遅くなる箇所が発生し、接合できない領域、つまりボイドが形成されると考えられている。よって、接合面の導電体の割合を多くするためには、一方の導電体の割合を下げる必要がある。上下の導電体の占有率を変えることを非対称にすると、ここでは表現する。また、接合強度を高めるために、絶縁膜と絶縁膜が接合される領域もある程度確保する必要がある。
【００７４】
接合面に接する面積が大きい方の導電体の表面占有率(面積比率)としては３０〜９０％に設定する必要がある。また、前記接合面に接する面積が小さい方の導電体の表面占有率が０〜５０％で有効である。望ましくは、面積が大きい方の導電体の表面占有率を４０〜７０％に設定し、面積が小さい方の導電体の面積占有率を０〜３０％に設定すると、より効果的に接合時のボイド発生を抑制することができる。さらに、面積が大きい方の導電体の表面占有率を５５％に設定することが最適である。
【００７５】
また、この時の、導電体の幅の長さは、１０ｕｍ以下に設定することが望ましい。望ましくは導電体の幅の長さを１ｕｍ以下とすると、より効果的に接合時のボイド発生を抑制することができる。
【００７６】
また、本実施形態に係る固体撮像素子３１およびその製造方法によれば、第１の半導体基板２６と第２の半導体基板２８との接合付近に接続配線３６および５８と同じ層のメタルＭ４、Ｍ１４による遮蔽層６８を形成している。この遮蔽層６８により、第２の半導体基板２８のロジック回路５５のＭＯＳトランジスタからのホットキャリアによる発光が第１の半導体基板２６側の画素アレイへ入射することを抑制することができる。従って、ホットキャリアによる発光の悪影響が抑制されるので、暗電流、ランダムノイズを抑制することができる。
【００７７】
また、本実施形態に係る固体撮像素子３１の製造方法によれば、遮蔽層６８が接続配線３６および５８と同じ層のメタルＭ４、Ｍ１４で形成されるので、従来技術に比べて接合された半導体基板全体の厚みを小さくすることができ、固体撮像素子３１をより薄型化することができる。これにより半導体基板全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像素子３１を提供することができる。
【００７８】
また、本実施形態に係る固体撮像素子３１の製造方法によれば、配線、接続配線、遮蔽層を同時に形成することができるので、製造工程数の削減、マスク工程の削減、材料費の削減が行え、低コストをもって暗電流、ランダムノイズの少ない固体撮像素子を製造することができる。
【００７９】
＜４．第２実施形態の固体撮像素子＞
図１７Ａは、第２実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図１７Ｂは、第２実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図１７Ａおよび図１７Ｂを用いて、本技術に係る固体撮像素子の第２実施形態について説明する。
【００８０】
本実施形態が、図６の第１実施形態と相違する点は、第１の半導体基板２６における遮蔽部７１の複数の縦ストライプ形状が、隣接する垂直信号線Ｍ３の束同士または画素ユニットのＦＤ同士の間にも配列されている点である。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。また、本実施形態の固体撮像素子３１は、遮蔽部７１を複数の縦ストライプ形状に形成することによって一つのストライプの幅を細くできるため、接合ボイドの発生をより抑制することができる。
【００８１】
＜５．第３実施形態の固体撮像素子＞
図１８Ａは、第３実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図１８Ｂは、第３実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図１８Ａおよび図１８Ｂを用いて、本技術に係る固体撮像素子の第３実施形態について説明する。
【００８２】
本実施形態が、図６の第１実施形態と相違する点は、第２実施形態と同様に、第１の半導体基板２６における遮蔽部７１の複数の縦ストライプ形状が、隣接する垂直信号線Ｍ３の束同士または画素ユニットのＦＤ同士の間にも配列されている点である。さらに、本実施形態が、図６の第１実施形態と相違する点は、第１の半導体基板２６における遮蔽部７１に横ストライプ形状が形成されていない点である。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。また、本実施形態の固体撮像素子３１は、第２実施形態の第１の半導体基板２６の遮蔽部７１よりも、遮蔽部７１の表面占有率を下げることができるため、接合ボイドの発生をより抑制することができる。
【００８３】
＜６．第４実施形態の固体撮像素子＞
図１９Ａは、第４実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図１９Ｂは、第４実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図１９Ａおよび図１９Ｂを用いて、本技術に係る固体撮像素子の第４実施形態について説明する。
【００８４】
本実施形態が、図６の第１実施形態と相違する点は、第１の半導体基板２６における遮蔽部７１の複数の縦ストライプ形状が形成されていない点である。さらに、本実施形態が、図６の第１実施形態と相違する点は、第２の半導体基板２８における遮蔽部７２に横ストライプ形状が形成されず、かつ、遮蔽部７２に図１７Ａの第２実施形態と同様の縦ストラップ形状が形成されている点である。本実施形態では、図１９Ａの第１の半導体基板２６の上面と図１９Ｂの第２の半導体基板２８の上面とを向い合せにして貼り合せて、固体撮像素子３１を製造するが、このとき、遮蔽部７１と遮蔽部７２とが接合されて、最終的にメッシュ状の遮蔽層６８導電体が形成される。したがって、互いに接触している遮蔽部７１と遮蔽部７２とは、ウェハ接合後に同電位となる。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。
【００８５】
＜７．第５実施形態の固体撮像素子＞
図２０Ａは、第５実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図２０Ｂは、第５実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図２０Ａおよび図２０Ｂを用いて、本技術に係る固体撮像素子の第５実施形態について説明する。
【００８６】
本実施形態の第１の半導体基板２６における遮蔽部７１は、図１７Ａの第２実施形態の遮蔽部７１と同様の構成である。一方、本実施形態の第２の半導体基板２８における遮蔽部７２は、図１７Ｂの第２実施形態の遮蔽部７２と、各画素ユニットの中央付近に矩形（正方形も含む）形状がドット状に形成されている点で相違している。本実施形態の固体撮像素子３１は、遮蔽部７２の面積比率を低く形成しているため、第１から第４の実施形態の固体撮像素子３１に比べて、半導体基板同士の接合強度をさらに向上させることができる。
【００８７】
＜８．第６実施形態の固体撮像素子＞
図２１Ａは、第６実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図２１Ｂは、第６実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図２１Ａおよび図２１Ｂを用いて、本技術に係る固体撮像素子の第６実施形態について説明する。
【００８８】
図２１Ａに示すように、本実施形態の遮蔽部７１は、垂直信号線Ｍ３の束と直交する方向に複数の横ストライプ形状が所定のピッチで配列されたレイアウトに形成されている。また、図２１Ｂに示すように、本実施形態の遮蔽部７２は、第１の半導体基板２６と第２の半導体基板２８とが接合された際に、垂直信号線Ｍ３の束を覆う位置に縦ストライプ形状が配列されたレイアウトに形成されている。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。
【００８９】
＜９．第７実施形態の固体撮像素子＞
図２２Ａは、第７実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図２２Ｂは、第７実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図２２Ａおよび図２２Ｂを用いて、本技術に係る固体撮像素子の第７実施形態について説明する。
【００９０】
図２２Ａに示すように、本実施形態の遮蔽部７１は、図２１Ａの第６実施形態と同様に、垂直信号線Ｍ３の束と直交する方向に複数の横ストライプ形状が所定のピッチで配列されたレイアウトに形成されている。また、図２１Ｂに示すように、本実施形態の遮蔽部７２は、第２の半導体基板２８の表面上に複数の矩形（正方形も含む）形状がランダムに配置されたレイアウトに形成されている。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。
【００９１】
＜１０．第８実施形態の固体撮像素子＞
図２３Ａは、第８実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図２３Ｂは、第８実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図２３Ａおよび図２３Ｂを用いて、本技術に係る固体撮像素子の第８実施形態について説明する。
【００９２】
図２３Ａに示すように、本実施形態の遮蔽部７１は、図２３Ａの右上方から左下方へ傾斜して垂直信号線Ｍ３の束と交差する方向に複数の斜めストライプ形状が所定のピッチで配列されたレイアウトに形成されている。このレイアウトにより、本実施形態の遮蔽部７１は、垂直信号線Ｍ３を部分的に覆っている。また、図２１Ｂに示すように、本実施形態の遮蔽部７２は、図２３Ｂの左上方から右下方へ傾斜した斜めストライプ形状が配置されたレイアウトに形成されている。なお、本実施形態の遮蔽部７１および遮蔽部７２は、垂直信号線Ｍ３の束の配置間隔または画素ユニットのＦＤピッチに合わせて配置しなくてもよい。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。
【００９３】
＜１１．第９実施形態の固体撮像素子＞
図２４Ａは、第９実施形態の第１の半導体基板２６の遮蔽部７１を示す拡大構成図である。図２４Ｂは、第９実施形態の第２の半導体基板２８の遮蔽部７２を示す拡大構成図である。図２４Ａおよび図２４Ｂを用いて、本技術に係る固体撮像素子の第９実施形態について説明する。
【００９４】
図２４Ａに示すように、本実施形態の遮蔽部７１は、第１の半導体基板２６の表面上に複数の矩形（正方形も含む）形状が市松模様に配列されたレイアウトに形成されている。また、図２１Ｂに示すように、本実施形態の遮蔽部７２は、第１実施形態と同様に、上面から見て遮蔽部７１と重なる位置に層間絶縁膜６６を有し、かつ、横ストライプ形状が配置されたレイアウトに形成されている。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有する。なお、遮蔽部７１の複数の矩形は、垂直信号線Ｍ３と平行な方向および直交する方向に配列される場合だけでなく、垂直信号線Ｍ３に対して斜めに傾斜した方向に配列されていてもよい。
【００９５】
＜１２．第１０実施形態の固体撮像素子＞
図２５を用いて、本技術に係る固体撮像素子の第１０実施形態について説明する。本実施形態が、図１６の第１実施形態と相違する点は、第２の半導体基板２８において、第２の半導体基板５４が２層積層されている点である。層間絶縁膜およびこれに接合する第２の半導体基板５４は、配線５７ｃ同士が配線９０４で電気的に接続されている。本実施形態の固体撮像素子３１も、第１実施形態の固体撮像素子３１と同様の効果を有するのに加えて、さらに、半導体基板を３層積層することにより、色々な機能を有する基板と積層させることで、イメージセンサの高機能化やChipサイズの縮小化が可能となる。なお、本技術に係る固体撮像素子の半導体基板の積層は、３層以下に限らず、４層以上であってもよい。
【００９６】
＜１３．第１１実施形態の電子機器＞
図２６を用いて、本技術に係る固体撮像素子の第１１実施形態について説明する。図２６は、本技術に係る電子機器を示す図である。上述の本技術に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【００９７】
図２６に、本技術に係る電子機器の一例としてカメラに適用した第６実施形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態に係るカメラ２０１は、固体撮像素子２０２と、固体撮像素子２０２の受光センサ部に入射光を導く光学系２０３と、シャッタ装置２０４を有する。さらに、固体撮像素子２０２を駆動する駆動回路２０５と、固体撮像素子２０２の出力信号を処理する信号処理回路２０６とを有する。
【００９８】
固体撮像素子２０２は、上述した各実施形態の固体撮像素子のいずれかが適用される。光学系（光学レンズ）２０３は、被写体からの像光（入射光）を固体撮像素子２０２の撮像面上に結像させる。これにより、固体撮像素子２０２内に、一定期間信号電荷が蓄積される。光学系２０３は、複数の光学レンズから構成された光学レンズ系としてもよい。
シャッタ装置２０４は、固体撮像素子２０２への光照射期間及び遮蔽期間を制御する。駆動回路２０５は、固体撮像素子２０２の転送動作及びシャッタ装置２０４のシャッタ動作を制御する駆動信号を供給する。駆動回路２０５から供給される駆動信号（タイミング信号）により、固体撮像素子２０２の信号転送を行う。信号処理回路２０６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいは、モニタに出力される。
【００９９】
第１１実施形態に係る電子機器によれば、上述の本技術における裏面照射型の固体撮像素子２０２を備えるので、ロジック回路のＭＯＳトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
【０１００】
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した複数の実施形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１０１】
また、本技術は、以下のような構成を取ることができる。
（１）第１の絶縁膜および画素アレイが形成された第１の半導体基板と、前記第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成され、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する固体撮像素子。
（２）前記第１の絶縁膜および前記第２の絶縁膜に、それぞれ第１の導電体および第２の導電体が形成され、前記接合面で、前記第１の導電体と前記第２の導電体とが重なり合っている上記（１）に記載の固体撮像素子。
（３）前記接合面に接する表面占有率が、前記第１の導電体と前記第２の導電体とで異なっている上記（２）に記載の固体撮像素子。
（４）前記重なり合っている導電体のうち、前記接合面に接する面積が大きい方の導電体の表面占有率が３０〜９０％である上記（２）に記載の固体撮像素子。
（５）前記重なり合っている導電体のうち、前記接合面に接する面積が大きい方の導電体の表面占有率が４０〜７０％である上記（２）に記載の固体撮像素子。
（６）前記重なり合っている導電体のうち、前記接合面に接する面積が小さい方の導電体の表面占有率が０〜５０％である上記（２）に記載の固体撮像素子。
（７）前記重なり合っている導電体のうち、前記接合面に接する面積が小さい方の導電体の表面占有率が０〜３０％である上記（２）に記載の固体撮像素子。
（８）前記接合面に接する導電体の幅方向の長さは、１０ｕｍ以下である上記（１）に記載の固体撮像素子。
（９）前記接合面に接する導電体の幅方向の長さは、１ｕｍ以下である上記（１）に記載の固体撮像素子。
（１０）前記第１の半導体基板には、前記導電体の電位固定を行う配線および接続孔が形成されている上記（１）に記載の固体撮像素子。
（１１）前記第２の半導体基板には、前記導電体の電位固定を行う配線および接続孔が形成されている上記（１）に記載の固体撮像素子。
（１２）前記第１の半導体基板および前記第２の半導体基板の両方に、前記導電体の電位固定を行う配線および接続孔が形成されている上記（１）に記載の固体撮像素子。
（１３）前記導電体の前記画素アレイを覆う平面形状の大きさは、前記画素アレイの平面形状の大きさ以上である上記（１）に記載の固体撮像素子。
（１４）前記導電体は、アナログ回路の信号線に対して前記接合面の方向に、前記信号線の少なくとも一部分を覆って配置されている上記（１）に記載の固体撮像素子。
（１５）前記導電体は、前記信号線の３０％以上を覆って配置されている上記（１４）に記載の固体撮像素子。
（１６）前記導電体は、前記信号線の５０％以上を覆って配置されている上記（１４）に記載の固体撮像素子。
（１７）前記導電体は複数形成され、前記複数の導電体が、前記信号線の配置間隔に合わせて配列されている上記（１４）に記載の固体撮像素子。
（１８）前記導電体は複数形成され、前記複数の導電体の配列方向が、前記信号線の方向に対して傾斜した方向である上記（１４）に記載の固体撮像素子。
（１９）第１の絶縁膜および画素アレイを第１の半導体基板に形成するステップと、
第２の絶縁膜およびロジック回路を第２の半導体基板に形成するステップと、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成されるステップと、
前記第１の半導体基板と前記第２の半導体基板とが接合されるステップと、を含み、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する固体撮像素子の製造方法。
（２０）  第１の絶縁膜および画素アレイが形成された第１の半導体基板と、前記第１の半導体基板と接合され、第２の絶縁膜およびロジック回路が形成された第２の半導体基板とを含み、
前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方に導電体が形成され、
前記第１の半導体基板と前記第２の半導体基板との接合面で、前記第１の絶縁膜と前記第２の絶縁膜とが接続される領域を有する、電子機器。
【符号の説明】
【０１０２】
１、１ａ〜１ｃ、３１  固体撮像素子
２  画素
３、２３、３４  画素アレイ（画素領域）
４  垂直駆動回路
５  カラム信号処理回路
６  水平駆動回路
７  出力回路
８、２４、２４−１、２４−２  制御回路
９、ＶＳＬ１  垂直信号線
１０  水平信号線
２１、３３  第１の半導体基板
２２、５４  第２の半導体基板
２５、５５  ロジック回路
２６  第１の半導体基板
２８  第２の半導体基板
３０、５０  半導体ウェル領域
３２  積層半導体基板
３３ａ  表面
３５ａ〜３５ｄ、３６、５７ａ〜５７ｃ、５８、９０４  配線
３７、５９  多層配線層
３８  絶縁膜
３９  遮光膜
４０  接合面
４１  オプティカルブラック領域
４２  有効画素アレイ
４３  平坦化膜
４４  カラーフィルタ
４５  オン半導体基板レンズ
４７、４８  Ｐ型半導体領域
４９、６１  ソース・ドレイン領域
５１、６３  素子分離領域
５２、６４  導電ビア
５３、５６、６６  層間絶縁膜
６２  ゲート電極
６８  遮蔽層
７１  遮蔽部（第１の導電体）
７２  遮蔽部（第２の導電体）
７５、８１  Ｃｕ拡散バリア性絶縁膜
７６、８２  第１絶縁膜
７７、８３  第２絶縁膜
７８、７９、８４、８５  開口部
８０、８６  ビア孔
９００、９０１  絶縁性薄膜
ＰＤ  フォトダイオード
Ｔｒ１、Ｔｒ２  画素トランジスタ
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４  メタル
ＦＤ  フローティングディフュージョン
Ｔｒ１１〜Ｔｒ１４  ＭＯＳトランジスタ
【図１】
2018200958.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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