(57)【要約】【課題】無電解めっきを利用した少ない工程数でプリント基板の内蔵用に適した電極構造を形成する電極形成方法及び半導体素子電極構造を提供する。【解決手段】プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、半導体素子、又は回路形成後のウエハの表面電極であるＡｌ電極又はＡｌ合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるＣｕ（銅）層を無電解めっきで形成する。また、このバッファ層は無電解Ｎｉめっき処理で形成されてもよいし、Ｎｉ層をさらにＡｕ層で被覆するように置換Ａｕ処理を行ってもよい。【選択図】図１
2018204066.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、
半導体素子、又は回路形成後のウエハの表面電極であるＡｌ電極又はＡｌ合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるＣｕ（銅）層を無電解めっきで形成するＣｕめっき工程を含むことを特徴とする電極形成方法。
【請求項２】
請求項１に記載の電極形成方法において、
前記半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにＮｉ（ニッケル）で無電解めっき処理をして前記バッファ層を形成するバッファ層形成工程を含むことを特徴とする電極形成方法。
【請求項３】
請求項２に記載の電極形成方法において、
前記バッファ層形成工程が、前記Ｎｉ（ニッケル）の層に対して、当該Ｎｉ（ニッケル）の層を被覆して積層するようにＡｕ（金）で置換処理することを特徴とする電極形成方法。
【請求項４】
プリント基板に内蔵する半導体素子の電極構造であって、
半導体素子の表面電極であるＡｌ電極又はＡｌ合金電極を被覆して積層されるバッファ層と、
前記バッファ層を被覆して積層されるＣｕ（銅）層とを有することを特徴とする半導体素子電極構造。
【請求項５】
請求項４に記載の半導体素子電極構造において、
前記バッファ層が、前記半導体素子の表面電極を被覆して積層されるＮｉ（ニッケル）層を有することを特徴とする半導体素子電極構造。
【請求項６】
請求項５に記載の半導体素子電極構造において、
前記バッファ層のＮｉ（ニッケル）層にＡｕ（金）層が積層されて形成されていることを特徴とする半導体素子電極構造。
【請求項７】
請求項４ないし６のいずれかに記載の半導体素子電極構造において、
少なくとも前記Ｃｕ（銅）層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されていることを特徴とする半導体電極構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の表面電極の金属をＣｕ（銅）とする電極形成方法等に関する。
【背景技術】
【０００２】
電子機器の小型化、高密度化、高性能化に伴い半導体パッケージやプリント基板の小型化、複合化が要求されている。これらの要求では、より高い電気的性能や熱制御が求められている。
【０００３】
現在、ウエハーレベルで部品を理め込むパッケージ技術（ＷＬＰ：Ｗａｆｅｒ−Ｌｅｖｅｌ−Ｐａｃｋａｇｉｎｇ）は、パッケージの薄型化や高集積化能力の向上、技術的な性能改善といった二一ズに対応する技術として注目されている。特に、半導体素子のチップ面積を超える広い領域に再配線層を形成するファァンアウト型ＷＬＰ（ＦＯＷＬＰ：Ｆａｎ  Ｏｕｔ  Ｗａｆｅｒ−Ｌｅｖｅｌ−Ｐａｃｋａｇｉｎｇ）は、半導体素子と同じ層又は他の層に、半導体素子や受動部品を理め込むことが実現できるため、低コスト且つ高信頼性を得ることができる手法として研究開発が盛んに行われている。
【０００４】
部品を埋め込む手法としてモールド化合物を使つて再構成ウェハに部品を理め込むＷＬＰに対して、プリント基板のビルドアップ材料を用いてプリント基板内部に部品を内蔵することで、部品実装の表面積を減少させて小型化する部品内蔵基板技術を用いて半導体素子を内蔵する技術の研究開発も同様に盛んに行われている（例えば、特許文献１を参照）。
【０００５】
図１４は、プリント基板に部品を内蔵する場合の一般的な製造工程を示す図である。半導体素子を内蔵した部品内蔵基板は、上記ファンアウト型ＷＬＰと共通の構造をプリント基板工程で実現することができ、低コスト化に大きなメリットがある。そのため、近年ではＷＬＰ工程とプリント基板工程を融合させて、プリント基板サイズでパッケージを製造する技術が注目されている。ファンアウト型ＷＬＰや部品内蔵基板は、共に埋め込んだ半導体素子(能動部品)、受動部品から直接電解Ｃｕめっきによって配線を行う構造となる。そのため、理め込まれる部品は、電解銅めっきが可能となる適切な電極にする必要がある。受動部品においては、メーカー各社が内蔵用受動部品として従来のＳｎ（すず）めっき端子品では無く、Ｃｕめっき端子品が提供されている。一方、半導体素子などの能動部品では、大多数がＡｌ（アルミニウム）又はＡｌ合金電極であり、部品内蔵用に用いるためには、電極をＣｕに追加工する必要がある。一般的に、ＡｌおよびＡｌ合金電極のＣｕ電極化には、半導体プロセス用の装置が必要であるため、その工程数が格段に多くなり低コスト化の阻害要因となっている。
【０００６】
そこで、半導体素子の電極構造、及びＡｌ電極をＣｕ電極化する技術がいくつか知られている。図１５は、Ａｌ又はＡｌ合金を電極とする電極構造、及び半導体素子電極をＣｕ電極化する場合の従来技術を示す図である。図１５（Ａ）は、一般的に支給される半導体素子の構造であり、この半導体素子に対して追加工を行わない場合の断面図であり、図１５（Ｂ）は、無電解ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）を用いた電極構造の断面図であり、図１５（Ｃ）及び（Ｄ）は、半導体プロセスでＡｌ電極にＣｕ電極を形成した場合の断面図である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２２６０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１５（Ａ）の構造の場合、Ａｌ電極及びＡｌ合金電極が、部品内蔵時のプロセス中に浸食されてしまうため、使用することができない。同様の理由で、図１５（Ｃ）のＣｕポスト＿１に示すＣｕ電極構造の場合も、Ａｌ電極が一部表面に露出しているために部品内蔵時のプロセス中に浸食されてしまい、内蔵用電極として利用することは困難である。
【０００９】
また、図１５（Ｂ）の無電解ＵＢＭ構造の場合、Ａｌ電極の表面露出を防ぐことができるものの、最表面の金属がＡｕ（金）、Ｐｄ（パラジウム）又はＮｉ（ニッケル）となるために埋め込み材料との密着性、Ｃｕめっき接続信頼性、耐薬品性の問題から信頼性を確保することができない。
【００１０】
図１５（Ｄ）に示す構造は、表面にＡｌ電極の露出がなく、パッシベーション層までＣｕ電極で被覆される構造となっているため、内蔵用電極として推奨されるが、図１６に示すように、工程数が非常に多くなってしまうと共に、半導体プロセス用の製造装置が必要であるため、Ｃｕ電極化の作業の手間やコストが大きな問題となる。なお、図１５（Ｃ）の構造においても同様に、工程数が非常に多くなってしまうと共に、半導体プロセス用の製造装置が必要となり、Ｃｕ電極化の作業の手間やコストの点で大きな問題を有している。
【００１１】
本発明は、無電解めっきを利用した少ない工程数でプリント基板の内蔵用に適した電極構造を形成する電極形成方法及び半導体素子電極構造を提供する。
【課題を解決するための手段】
【００１２】
本発明に係る電極形成方法は、プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、半導体素子、又は回路形成後のウエハの表面電極であるＡｌ電極又はＡｌ合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるＣｕ（銅）層を無電解めっきで形成するＣｕめっき工程を含むものである。
【００１３】
このように、本発明に係る電極形成方法においては、半導体素子、又は回路形成後のウエハの表面電極であるＡｌ電極又はＡｌ合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるＣｕ層を無電解めっきで形成するため、プリント基板の埋め込み材料との密着性を向上させ、基板内蔵に適した半導体素子の電極をＣｕ電極で形成することができると共に、無電解めっきにより極めて少ないプロセスで作業の手間やコストを低減してＣｕ電極を形成することができるという効果を奏する。
【００１４】
本発明に係る電極形成方法は、前記半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにＮｉで無電解めっき処理をして前記バッファ層を形成するものである。
【００１５】
このように、本発明に係る電極形成方法においては、半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにＮｉで無電解めっき処理をして前記バッファ層を形成するため、Ｃｕ層だけでは電極を厚くすることが困難であるが、Ｎｉ層により電極の厚みを補いつつ、Ａｌ電極への浸食等を確実に防止することができると共に、無電解めっきにより極めて少ないプロセスで作業の手間やコストを低減してバッファ層を形成することができるという効果を奏する。
【００１６】
特に、バッファ層をＮｉ層で形成することで、内蔵部品の電極に接続するための貫通孔を形成する際に利用するレーザの応力や熱を緩和して、内蔵部品を保護することができるという効果を奏する。
【００１７】
本発明に係る電極形成方法は、前記バッファ層形成工程が、前記Ｎｉの層に対して、当該Ｎｉの層を被覆して積層するようにＡｕで置換処理するものである。
【００１８】
このように、本発明に係る電極形成方法においては、バッファ層形成工程が、前記Ｎｉの層に対して、当該Ｎｉの層を被覆して積層するようにＡｕで置換処理するため、無電解Ｃｕめっきを行う前に表面にＡｕ層を形成することで、無電解Ｃｕめっきを反応しやすいＡｕ上で行うことが可能となり、特に未析出が発生しやすい微細な電極（例えば、５０μｍ以下の電極サイズ）において、未析出の発生を抑えて、高品質な電極形成を実現することができるという効果を奏する。
【００１９】
本発明に係る半導体素子電極構造は、プリント基板に内蔵する半導体素子の電極構造であって、半導体素子の表面電極であるＡｌ電極又はＡｌ合金電極を被覆して積層されるバッファ層と、前記バッファ層を被覆して積層されるＣｕ層とを有するものである。
【００２０】
このように、本発明に係る半導体素子電極構造においては、半導体素子の表面電極であるＡｌ電極又はＡｌ合金電極を被覆して積層されるバッファ層と、前記バッファ層を被覆して積層されるＣｕ層とを有するため、プリント基板の埋め込み材料との密着性を向上させ、基板内蔵に適した半導体素子の電極をＣｕ電極で形成することができるという効果を奏する。
【００２１】
本発明に係る半導体素子電極構造は、前記バッファ層が、前記半導体素子の表面電極を被覆して積層されるＮｉ層を有するものである。
【００２２】
このように、本発明に係る半導体素子電極構造においては、バッファ層が、前記半導体素子の表面電極を被覆して積層されるＮｉ層を有するため、Ｃｕ層だけでは電極を厚くすることが困難であるが、Ｎｉ層により電極の厚みを補いつつ、Ａｌ電極への浸食等を確実に防止することができるという効果を奏する。
【００２３】
本発明に係る半導体素子電極構造は、前記バッファ層のＮｉ層にＡｕ層が積層されて形成されているものである。
【００２４】
このように、本発明に係る半導体素子電極構造においては、バッファ層のＮｉ層にＡｕ層が積層されて形成されているため、無電解Ｃｕめっきを反応しやすいＡｕ上で行うことが可能となり、特に未析出が発生しやすい微細な電極（例えば、５０μｍ以下の電極サイズ）において、未析出の発生を抑えて、高品質な電極形成を実現することができるという効果を奏する。
【００２５】
本発明に係る半導体素子電極構造は、少なくとも前記Ｃｕ（銅）層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されているものである。
【００２６】
このように、本発明に係る半導体素子電極構造においては、少なくとも前記Ｃｕ（銅）層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されるため、電極の表面積を大きくして、プリント基板の埋め込み材料との密着性を高めることができるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に係る半導体素子電極構造を示す第１の図である。
【図２】第１の実施形態に係る半導体素子電極構造を示す第２の図である。
【図３】第１の実施形態に係る半導体素子電極構造を示す第３の図である。
【図４】パワーデバイスの部品内蔵基板の断面図である。
【図５】裏面側電極がある半導体素子に対して表面及び裏面を同時に形成した場合の構造及び処理の一例を示す図である。
【図６】裏面側電極がある半導体素子に対して表面及び裏面を同時に形成しない場合の構造及び処理の一例を示す図である。
【図７】半導体素子のＡｌ電極上にバッファ層としてのＮｉを無電解めっきで形成する処理フロー図である。
【図８】半導体素子のＡｌ電極上にバッファ層としてのＮｉを無電解めっきで形成する各処理工程を示すイメージ図である。
【図９】図１の構造を形成する場合の形成方法を示す図である。
【図１０】図２の構造を形成する場合の形成方法を示す図である。
【図１１】図３の構造を形成する場合の形成方法を示す図である。
【図１２】エポキシ系絶縁材料と本発明に係る半導体素子電極との密着性を測定した結果を示す図である。
【図１３】デイジーチェーン構造の基板を作成して本発明に係る半導体素子電極の信頼性を評価した結果を示す図である。
【図１４】プリント基板に部品を内蔵する場合の一般的な製造工程を示す図である。
【図１５】Ａｌ又はＡｌ合金を電極とする電極構造、及び半導体素子電極をＣｕ電極化する場合の従来技術を示す図である。
【図１６】半導体プロセスでＡｌ電極にＣｕ電極を形成する場合の処理を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を説明する。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００２９】
（本発明の第１の実施形態）
本実施形態に係る半導体素子電極構造及び電極形成方法について、図１ないし図１１を用いて説明する。本実施形態に係る半導体素子電極構造及び電極形成方法は、プリント基板に部品を内蔵する所謂部品内蔵基板の内蔵部品として半導体素子を用いる場合に、当該半導体素子の電極を内蔵部品として適した電極構造に形成するものである。
【００３０】
すなわち、上述したように、一般的に製造される半導体素子の電極はＡｌが大多数であり、このような半導体素子をプリント基板のプロセスにそのまま用いると、Ａｌ電極がプリント基板の製造過程で使用される薬液等で浸食されてしまい、そのまま利用することができない。そこで、本実施形態においては、半導体素子の電極構造を表面がＣｕ電極となる構造に形成する。電極表面をＣｕ電極とすることで、上記のような浸食の問題を解消すると共に、プリント基板の埋め込み材料との密着性も上げることができ、高品質な部品内蔵基板を実現することができる。また、電極表面をＣｕ電極とする際に、半導体プロセスを利用するのではなく、回路形成後の半導体素子を無電解めっき処理することで、作業工程を格段に少なくし、手間とコストを削減することができる。
【００３１】
なお、本実施形態に係る電極形成方法は、回路形成後のウエハ形状及びチップ形状のいずれの形状であっても適用できるものである。以下の実施形態においては、チップ形状となっている半導体素子の電極形成方法及び電極構造について説明する。
【００３２】
図１ないし図３は、本実施形態に係る半導体素子電極構造を示す第１〜第３の図である。本実施形態に係る半導体素子電極構造は、支給される半導体素子の電極構造や仕様によって複数パターンの電極構造を採用することができる。図１は、一般的に支給されるＡｌ電極を表面電極とする半導体素子を元に、バッファ層とＣｕ層を形成したものである。図１（Ａ）が支給された半導体素子の電極構造を示し、図１（Ｂ）が本実施形態に係る半導体素子電極構造を示している。図１（Ａ）において、支給前はＡｌ電極１１が露出した状態の半導体素子１０であり、このままではプリント基板に内蔵することができない。そこで、図１（Ｂ）に示すように、Ａｌ電極１１を被覆するようにＮｉのバッファ層１２を無電解めっきで形成し、さらにそのバッファ層１２を被覆するようにＣｕ電極１３を無電解めっきで形成している。
【００３３】
半導体素子１０の表面電極をＣｕ電極１２とすることで、プリント基板の埋め込み材料との密着性が向上し、プリント基板への内蔵を高品質に行えると共に、Ｃｕ電極１２とＡｌ電極１１との間にＮｉのバッファ層１２を積層することで、プリント基板の製造工程で使用する薬液等によるＡｌ電極１１の浸食を防止することができる。
【００３４】
また、半導体素子１０の電極に厚みを出したい場合には、最表面のＣｕ電極１２だけだと無電解めっきの析出速度等の観点で非常に難しいものであるが、間に析出速度が速いＮｉのバッファ層１２を介することで、電極構造を厚くすることができる。
【００３５】
図２は、一般的に支給されるＡｌ電極を表面電極とする半導体素子を元にする場合や、パワーデバイスなどに採用されているＵＢＭ構造の半導体素子を元にする場合の半導体素子電極構造を示している。図２（Ａ）がＡｌ電極を表面電極とする半導体素子の電極構造を示し、図２（Ｂ）がＵＢＭ構造の半導体素子の電極構造を示し、図２（Ｃ）が本実施形態に係る半導体素子電極構造を示している。
【００３６】
図２（Ａ）に示す電極構造は、図１（Ａ）に示す電極構造と同じである。図２（Ｂ）に示す電極構造は、Ａｌ電極１１にＮｉ層１２ａ及びＡｕ層１２ｂが形成されたＵＢＭ構造の電極であり、このままでは、上述したように、埋め込み材料との密着性、Ｃｕめっき接続信頼性、耐薬品性の問題から内蔵部品としての信頼性を確保することができない。そこで、図２（Ｃ）に示すように、図２（Ａ）の半導体素子を元にする場合は、表面のＡｌ電極１１を被覆するようにＮｉ層１２ａ及びＡｕ層１２ｂをバッファ層１２として無電解めっきで形成し、さらにそのバッファ層１２を被覆するようにＣｕ電極１３を無電解めっきで形成する。一方、図２（Ｂ）のＵＢＭ構造の半導体素子を元にする場合は、既にＮｉ層１２ａ及びＡｕ層１２ｂが形成された状態であるため、これらをバッファ層１２として、当該バッファ層１２を被覆するようにＣｕ電極１３を無電解めっきで形成する。
【００３７】
図２（Ｃ）の電極構造とすることで、既存のＵＢＭ構造の半導体素子１０をそのまま利用することが可能となる。また、無電解ＣｕめっきはＡｕ上で反応しやすいため、Ｎｉ層１２ａ及びＡｕ層１２ｂがバッファ層１２として形成されることで、例えば５０μ以下程度の微細な電極に対しても未析出を防止して高品質な部品内蔵基板を実現することが可能となる。
【００３８】
図３は、パワーデバイスなどに採用されているＵＢＭ構造の半導体素子を元にする場合の半導体素子電極構造を示している。図３（Ａ）に示す電極構造は、図２（Ｂ）に示す電極構造と同じであるため、上述したような同様の問題を有する。そこで、図３（Ｂ）に示すように、電極の最表面は無電解めっきによりＣｕ電極１３とするが、Ａｕ層１２ｂとＣｕ電極１３との間に、更にＮｉ層１２ｃを無電解めっきで積層し、Ｎｉ層１２ａ／Ａｕ層１２ｂ／Ｎｉ層１２ｃをバッファ層１２として形成している。
【００３９】
図３（Ｃ）の電極構造とすることで、既存のＵＢＭ構造の半導体素子１０をそのまま利用することが可能となり、且つ、高耐熱性が要求されるような場合には、Ａｕ層１２ｂにＮｉ層１２ｃが積層されることで保護することが可能になる。
【００４０】
なお、図２及び図３の電極構造において、Ｎｉ層１２ａとＡｕ層１２ｂとの間にＰｄ（パラジウム）層を挟んで積層する構造としてもよい。
【００４１】
また、図１ないし図３に示すように、本実施形態に係る電極構造においては、無電解めっき処理や置換処理が利用されるため、最表面となるＣｕ電極１３の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されてることとなる。すなわち、Ｃｕ電極１３の表面にアールが形成される構造となる。このアールが形成されることで、電極の表面積を大きくして（プリント基板の埋め込み材料との接触面積を大きくして）、プリント基板の埋め込み材料との密着性を高めることができる。
【００４２】
本実施形態に係る半導体素子電極構造は、無電解めっきにより半導体素子の裏面側にも形成することが可能である。パワーデバイス、ディスクリートデバイスなどの部品内蔵基板や、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）は、半導体素子の両面に電極を有する構造（例えば、図４にパワーデバイスの部品内蔵基板の断面図を示す）となっていることから、裏面側もＣｕ電極１３で形成されることが望ましい。
【００４３】
裏面側の電極形成については、表面及び裏面を同時に形成する方法と、表面を形成後に裏面を形成する方法とがある。図５は、裏面側電極がある半導体素子に対して表面及び裏面を同時に形成した場合の構造及び処理の一例を示す図である。なお、図５では、裏面側電極の一例としてＴｉ／Ｎｉ／Ａｕを示しているが（図５（Ａ））、他にＴｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉのような場合もある。いずれの場合であっても、この半導体素子１０に対して表面側にＮｉ層５１ａ、裏面側にＮｉ層５１ｂを無電解めっきで形成し、さらにその表面側にＣｕ電極５２ａ、裏面側にＣｕ電極５２ｂを無電解めっきで形成する（図５（Ｂ））。図５の場合は、表面側及び裏面側を同時に無電解めっきするため、製造工程が少なく非常に効率的である。
【００４４】
また、図６は、裏面側電極がある半導体素子に対して表面及び裏面を同時に形成しない場合の構造及び処理の一例を示す図である。なお、図６（Ａ）では、裏面側電極の一例としてＴｉ／Ｎｉ／Ａｕを示しているが、他にＴｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉのような場合もある。表面及び裏面を同時に形成しない場合は、図６に示すように、まず裏面側に保護テープ６０を貼着して保護する（図６（Ｂ））。その状態で表面側にＮｉ層６１（図６の場合はさらにＡｕ層６２）を形成する（図６（Ｃ））。そして、裏面側の保護テープ６０を剥がし（図６（Ｄ））、表面側にＣｕ電極６３ａ、裏面側にＣｕ電極６３ｂを無電解めっきで同時に形成する（図６（Ｅ））。このように、本実施形態に係る半導体素子電極構造においては、裏面側にも部品内蔵基板として適切なＣｕ電極を形成することで、パワーデバイス、ディスクリートデバイスなどの部品内蔵基板や、ＣＳＰ等に対応することが可能となる。
【００４５】
次に、本実施形態に係る半導体素子電極構造の電極形成方法について説明する。図７は、半導体素子のＡｌ電極上にバッファ層としてのＮｉを無電解めっきで形成する処理フロー図、図８は、半導体素子のＡｌ電極上にバッファ層としてのＮｉを無電解めっきで形成する各処理工程を示すイメージ図である。
【００４６】
図７において、まず、表面がＡｌ電極である半導体素子（ダイシング後のチップの状態でもよいし、ダイシング前のウエハの状態でもよい）の表面に付着している油分等を除去するためにクリーナーを行う（ステップＳ１、図８（Ａ））。ここでは、酸性〜弱アルカリ性のクリーナーを使用する。続いて、表面をエッチングする（ステップＳ２、図８（Ｂ））。Ａｌ電極は、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、純Ａｌ等の種類があり、アルミニウムの強固な酸化膜やＳｉ等を除去する。続いて、第１ジンケート（１ｓｔ．Ｚｉｎｃ）処理を行う（ステップＳ３、図８（Ｃ））。ここでは、アルミの溶解（アノード反応）と亜鉛の析出（カソード反応）が行われる。続いて、亜鉛の剥離を行う（ステップＳ４、図８（Ｄ））。ここでは、２０〜５０％程度の硝酸溶液により表面の亜鉛を溶解して剥離する。続いて、第２ジンケート（２ｓｔ．Ｚｉｎｃ）処理を行う（ステップＳ５、図８（Ｅ））。ここでは、１ｓｔ．Ｚｉｎｃ処理によって亜鉛が含有されて脆弱となった酸化被膜に対して、表面全体に反応させることでＺｎ皮膜が形成される。続いて、無電解Ｎｉめっき処理を行う（ステップＳ６、図８（Ｆ））。ここでは、弱酸性の無電解Ｎｉめっき液を用い、用途に応じて、例えば１〜５μ程度の厚みで無電解めっき処理が行われる。なお、上記の各工程の間には純水洗の工程が含まれるものである。
【００４７】
ここまでが、バッファ層としての無電解Ｎｉめっきの方法である。バッファ層がＮｉ層のみで、その上に直接Ｃｕ電極を形成された図１の構造を形成する場合は、上記図７及び図８に示した工程からの連続工程で無電解Ｃｕめっき処理を行う。図９は、図１の構造を形成する場合の形成方法を示す図である。図９において、Ｎｉ層が形成された上に、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み（例えば１〜５μｍ程度）に応じて必要な時間（例えば３０〜６０分程度）無電解Ｃｕめっき処理を行う（ステップＳ１）。
【００４８】
図１０は、図２の構造を形成する場合の形成方法を示す図である。図１０において、Ｎｉ層が形成された上に、弱酸性〜中性の置換Ａｕめっき液を使って、所定の厚み（例えば０．０５μｍ前後）に応じて必要な時間（例えば１〜１０分程度）置換Ａｕ処理を行う（ステップＳ１）。続いて、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み（例えば１〜５μｍ程度）に応じて必要な時間（例えば３０〜６０分程度）無電解Ｃｕめっき処理を行う（ステップＳ２）。
【００４９】
なお、図１０の処理においては、図８及び図９に示した無電解Ｎｉめっきからの連続工程でステップＳ１の置換Ａｕ、ステップＳ２の無電解Ｃｕめっきを行うようにしてもよいし、無電解Ｎｉめっきからの連続工程でステップＳ１の置換Ａｕまでを行って、一旦処理完了して乾燥させ、その後無電解Ｃｕめっきを行うようにしてもよい。
【００５０】
図１１は、図３の構造を形成する場合の形成方法を示す図である。図１１において、Ｎｉ層が形成された上に、弱酸性〜中性の置換Ａｕめっき液を使って、所定の厚み（例えば０．０５μｍ前後）に応じて必要な時間（例えば１〜１０分程度）置換Ａｕ処理を行う（ステップＳ１）。ここで、一旦処理を完了して乾燥させる（Ｓ２）。続いて、形成されたＡｕ層の上に、弱酸性の無電解Ｎｉめっき液を使って、所定の厚み（例えば１〜５μｍ程度）に応じて必要な時間（例えば５〜２５分程度）無電解Ｎｉめっき処理を行う（ステップＳ３）。続いて、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み（例えば１〜５μｍ程度）に応じて必要な時間（例えば３０〜６０分程度）無電解Ｃｕめっき処理を行う（ステップＳ４）。
【００５１】
以上のように、本実施形態に係る半導体素子電極構造の電極形成方法においては、半導体プロセスのような複雑で手間の掛かる工程を行うことなく、プリント基板への部品内蔵基板に適した電極構造を簡単に効率よく形成することができる。
【実施例】
【００５２】
本発明に係る電極形成方法で形成した半導体素子電極構造を用いて実験を行った。まず、プリント基板で一般的に埋め込み材料として用いられるエポキシ系絶縁材料と電極との密着性を測定した。図１２は、その結果を示す図である。図１２の結果に示されるように、表面がＣｕ電極の場合が全体的にエポキシ系絶縁材料との密着性が高く、その中では電解Ｃｕめっきを行った場合のＣｕ電極が最も密着性が高かったものの、この手法は上述したように、半導体プロセスと同様の工程が必要となり、作業が極めて煩雑となる。
【００５３】
これに対して、本願の電極構造の場合は、製造工程が極めて簡素化されつつ、必要な未着強度（０．６ｋｇｆ／ｃｍ）を実現しており、安定した製品として実現可能であることが明らかとなった。
【００５４】
次に、デイジーチェーン構造の基板を作成して本発明の電極構造の信頼性を評価した。図１３は、その結果を示す図である。ここでは、ＪＥＤＥＣ規格ＭＳＬ  ｌｅｖｅｌ  ２ａの信頼性試験を行っている。図１３に示すように、ＪＥＤＥＣ規格ＭＳＬ  ｌｅｖｅｌ  ２ａの信頼性試験の結果、接続不良や抵抗の増減などはなく、本発明の電極構造が電解Ｃｕめっき配線と良好な接続をすることが確認できた。
【符号の説明】
【００５５】
１０  半導体素子
１１  Ａｌ電極
１２  バッファ層
１２ａ  Ｎｉ層
１２ｂ  Ａｕ層
１２ｃ  Ｎｉ層
１３  Ｃｕ電極
５１ａ，５１ｂ  Ｎｉ層
５２ａ，５２ｂ  Ｃｕ電極
６０  保護テープ
６１  Ｎｉ層
６２  Ａｕ層
６３ａ，６３ｂ  Ｃｕ電極
【図１】
2018204066.tif 000003
【図２】
2018204066.tif 000004
【図３】
2018204066.tif 000005
【図４】
2018204066.tif 000006
【図５】
2018204066.tif 000007
【図６】
2018204066.tif 000008
【図７】
2018204066.tif 000009
【図８】
2018204066.tif 000010
【図９】
2018204066.tif 000011
【図１０】
2018204066.tif 000012
【図１１】
2018204066.tif 000013
【図１２】
2018204066.tif 000014
【図１３】
2018204066.tif 000015
【図１４】
2018204066.tif 000016
【図１５】
2018204066.tif 000017
【図１６】
2018204066.tif 000018