(57)【要約】      （修正有）【課題】回路経路内の伝搬遅延を測定するための回路を提供する。【解決手段】回路経路Ｐを有するループに接続されるワンショットエッジトリガ素子８１２を含み、回路経路を通じて伝搬するエッジ信号は、ワンショット素子をトリガして、パルスを出力する。ループ周辺を伝搬するパルスは、再びワンショット素子をトリガして、パルスを発生させ、反復する一連のパルスを作成する。これらのパルス間の周期は、回路経路がループに接続されているものと、接続されていないものの周期の差が、回路経路内の伝搬遅延を示すように、ループを通ったエッジの伝搬時間によって影響を受ける。回路８１０は、立ち上がりエッジ及び立ち下がりエッジに関連付けられる伝搬遅延を、独立して測定し、したがって、それを較正し得る。立ち上がりエッジ及び立ち下がりエッジに関する伝搬遅延を別々に均一化する較正は、自動試験システムのタイミング精度を向上させる。【選択図】図８
2018054628.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの回路経路に沿って遅延を決定するための装置であって、
前記少なくとも１つの回路経路を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答せず、
トリガエッジの応答に続いて、前記エッジトリガ素子が、前記ループ内の他のトリガエッジとは無関係にリセットする、
ことを特徴とする装置。
【請求項２】
前記エッジトリガ素子が、Ｓ−Ｒラッチを備える、請求項１に記載の装置。
【請求項３】
前記Ｓ−Ｒラッチが、セット入力と、リセット入力と、出力と、を有し、
前記装置が、
前記Ｓ−Ｒラッチの前記出力と前記リセット入力との間に連結される遅延素子を更に備える、請求項２に記載の装置。
【請求項４】
前記Ｓ−Ｒラッチが、出力パルスを発生させることによって、前記リセット入力における第１のパルスと前記セット入力における第２のパルスとに応答し、
前記出力パルスが、前記第１のパルス又は前記第２のパルスのいずれかにおける直近のトリガエッジに基づいてセット及びリセットする、請求項２に記載の装置。
【請求項５】
前記第１のパルス及び前記第２のパルスのうちの一方が、前記第１のパルス及び前記第２のパルスのうちの他方によって包囲される、請求項４に記載の装置。
【請求項６】
前記第１のパルス及び前記第２のパルスのうちの一方が、前記第１のパルス及び前記第２のパルスのうちの他方と重複する、請求項４に記載の装置。
【請求項７】
前記少なくとも１つの回路経路が、複数の回路経路を備え、
前記ループが、
マルチプレクサと、
デマルチプレクサと、を更に備え、
前記マルチプレクサ及びデマルチプレクサが、前記ループ内に前記複数の回路経路を選択的に接続する、請求項１に記載の装置。
【請求項８】
前記周期測定素子が、周波数カウンタを備え、
前記装置が、前記複数の経路のうちの第１の経路が前記ループ内に接続された状態で前記周波数カウンタによって決定される周波数を、前記複数の経路のうちの第２の経路が前記ループ内に接続された状態で前記周波数カウンタによって決定される周波数と比較するための制御構成要素を更に備える、請求項７に記載の装置。
【請求項９】
少なくとも１つの回路経路に沿って遅延を決定するための装置であって、
前記少なくとも１つの回路経路を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、
前記エッジトリガ素子の入力に接続されるゲートであって、出力、第１の入力、及び第２の入力を備える、ゲートと、
を備え、
前記ゲートの前記第１の入力及び前記出力が、前記ループ内で接続され、
前記ゲートが、
前記第２の入力における信号が第１の状態にあるときに、前記第１の入力における信号と同じ状態の信号を、前記ゲートの前記出力に提供し、かつ
前記第２の入力における信号が第２の状態にあるときに、前記第２の状態の信号を、前記ゲートの前記出力に提供し、
前記エッジトリガ素子は、前記ループ内に信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、
ことを特徴とする装置。
【請求項１０】
前記ゲートが、第１のゲートであり、
前記装置が、前記エッジトリガ素子の出力に接続される第２のゲートを備え、
前記第２のゲートが、出力、第１の入力、及び第２の入力を備え、
前記第２のゲートの前記第１の入力及び前記出力が、前記ループ内で接続され、
前記第２のゲートが、
前記第２のゲートの前記第２の入力における信号が第１の状態にあるときに、前記第２のゲートの前記第１の入力における信号と同じ状態の信号を、前記第２のゲートの前記出力に信号を提供し、かつ
前記第２のゲートの前記第２の入力における信号が第２の状態にあるときに、前記第２の状態の信号を、前記第２のゲートの前記出力に提供し、
前記第２のゲートの前記第２の入力が、前記第１のゲートの前記第２の入力に連結される、請求項９に記載の装置。
【請求項１１】
前記ループから前記エッジトリガ素子を選択的に接続し、切断するスイッチング素子を更に備える、請求項１に記載の装置。
【請求項１２】
前記エッジトリガ素子が、ワンショット回路を備える、請求項１に記載の装置。
【請求項１３】
前記エッジトリガ素子が、パルス伸長回路を更に備える、請求項１２に記載の装置。
【請求項１４】
少なくとも１つの回路経路に沿って遅延を決定するための装置であって、
前記少なくとも１つの回路経路を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答せず、
前記エッジトリガ素子が、
セット入力と、リセット入力と、出力と、
前記セット入力に連結される第１の入力と、前記リセット入力に連結される第２の入力と、第１のラッチ出力と、を備える、第１のラッチと、
前記セット入力に連結される第１の入力と、反転素子を通して前記リセット入力に連結される第２の入力と、第２のラッチ出力と、を備える、第２のラッチと、
前記セット入力に連結される第１の入力と、前記リセット入力に連結される第２の入力と、前記第１のラッチ出力に連結される第３の入力と、前記第２のラッチ出力に連結される第４の入力と、を有する、第３のラッチと、
を備えることを特徴とする装置。
【請求項１５】
前記エッジトリガ素子が、セット入力と、リセット入力と、出力と、を備え、
前記出力が、遅延を通して前記リセット入力に連結され、
前記エッジトリガ素子が、前記セット入力及びリセット入力の双方がアサートされる状態から、前記セット入力及びリセット入力のうちの１つのみがアサートされるその後の状態への移行に際して、前記出力における値を保持する、請求項１に記載の装置。
【請求項１６】
前記エッジトリガ素子が、前記セット入力及びリセット入力のうちの１つのみがアサートされる状態から、前記セット入力及びリセット入力の双方がアサートされるその後の状態への移行に際して、前記出力における前記値を更に反転する、請求項１５に記載の装置。
【請求項１７】
前記エッジトリガ素子が、前記セット入力及びリセット入力のうちの１つがアサートされる状態から、前記セット入力がアサートされるその後の状態への移行に際して、前記出力における前記値を更にアサートする、請求項１６に記載の装置。
【請求項１８】
前記エッジトリガ素子が、前記セット入力及びリセット入力のうちの１つがアサートされる状態、又はどちらもアサートされない状態から、前記リセット入力がアサートされるその後の状態への移行に際して、前記出力における前記値を更にデアサートする、請求項１７に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体デバイス等の電子構成要素は、時として複数回、その製造中に自動試験設備を用いて頻繁に試験される。これらの試験を実施するため、自動試験設備は、ある範囲の動作条件を特定のデバイスにおいて試験し得るように、試験信号を生成又は測定する計器を含むことがある。計器は、例えば、半導体デバイス内部のデジタル論理の試験を可能にするようにデジタル信号のパターンを生成又は測定する。
【０００２】
現代の半導体デバイスは、多数の、場合により数百又は数千もの試験点を有することがある。したがって、試験システムは、それぞれ独立して試験点に関する信号を生成又は測定するように設計された多数のチャネルを有することがある。各試験点にて生成又は測定されるべき特定の値は、試験システムの全てのチャネルを制御する試験プログラムによって決定される場合がある。試験信号の値を指定することに加えて、試験プログラムは、試験信号が適用又は測定されるべき時間を指定してもよい。期待値を発生させるデバイスは、間違った時間に関わらず、その半導体デバイスを用いるシステムを誤作動させ得るため、試験信号のタイミングを制御できることは、半導体デバイスの徹底的な試験のために重要である。
【０００３】
ある試験点において試験信号が適用又は測定されるべき時間は、試験信号が別の試験点において適用又は測定される時間との関連において指定されてもよい。したがって、多チャネルにおける試験信号を調整することが必要であることが多い。試験システムは、異なるチャネル内の信号の生成を同期させるように設計される。しかしながら、信号が生成される時間を同期させることだけでは、試験信号が被試験デバイスの該試験点において調整されることを確実にするために適切でないことがある。伝搬遅延における差は、信号の相対的タイミングを変化させ、したがって試験結果の精度に影響を及ぼす可能性がある。
【０００４】
試験精度を向上させるため、試験システムを較正することが知られている。較正は、試験システムのチャネルを通した相対的伝搬遅延の測定を必要としてもよい。チャネルを通した伝搬遅延は、次に調節され得る。かかる較正は、試験システムが製造されるとき、又は試験システムが導入された後に、周期的なスケジュールで、若しくは使用量に応じた時間において等を含む、様々な時間においてなされてよい。
【発明の概要】
【課題を解決するための手段】
【０００５】
電子信号経路上の電子信号の立ち下がりトリガエッジ又は立ち上がりトリガエッジのいずれかに関連付けられる遅延が、測定されてよい。いくつかの実施形態では、遅延測定回路は、いずれかのエッジを選択的に測定するように構成されてもよい。かかる回路は、立ち上がりエッジ及び立ち下がりエッジの遅延を別々に測定して、これらのエッジ特異的遅延を別々に調節するような較正を可能にするために使用されてもよい。
【０００６】
いくつかの実施形態では、遅延測定回路は、立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するエッジトリガ素子を含んでもよい。遅延測定回路は、エッジトリガ素子が回路経路に選択的に連結されて、ループを形成することができるように、スイッチング素子を含んでもよい。周期測定素子が、ループに連結されてもよい。
【０００７】
動作中、回路経路を通して送信されるエッジは、エッジトリガ素子をトリガして、別のトリガエッジを含むパルス又は別の形式の信号を生成させてもよい。そのエッジは、回路経路を通して送信されて、エッジトリガ素子にループして戻り、また更なるエッジを生成してもよい。ループ内のこの動作は、回路経路を通したエッジの伝搬遅延に応じた量によって時間において分離した、エッジトリガ素子によって生成されるエッジの反復シーケンスを設定してもよい。それらのエッジ間の時間を、例えば周期測定素子で測定することによって、回路経路を通した伝搬遅延に関する情報を獲得することができる。
【０００８】
したがって、一態様では、本発明は、少なくとも１つの回路経路に沿って遅延を決定するための装置に関する。本装置は、少なくとも１つの回路経路を含有するループを形成するように構成される回路を備える。回路は、エッジトリガ素子と、ループに連結される周期測定素子とを備える。エッジトリガ素子は、ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかにのみ応答するが、双方には応答しない。
【０００９】
別の態様では、本発明は、少なくとも１つの回路経路に沿ったエッジの特異的遅延を測定するための方法に関する。方法は、少なくとも１つのループ内に少なくとも１つの回路経路の回路経路を接続することを含む。
【００１０】
第１のタイプのパルスが少なくとも１つのループのうちの１つのループをトラバースする、第１の周波数が、測定されてもよい。第１のタイプのパルスは、回路経路をトラバースする信号の第１のエッジと同期して生成されてもよい。第２のタイプのパルスが少なくとも１つのループのうちのループをトラバースする、第２の周波数も、同様に測定されてよい。第２のタイプのパルスは、回路経路をトラバースする信号の第２のエッジと同期して生成されている。
【００１１】
いくつかの実施形態では、かかる遅延測定技術は、半導体デバイスの製造に使用される試験システムを較正して、半導体デバイスの製造プロセスを改善させるために使用されてもよい。
【００１２】
また更なる態様では、本発明は、集積回路に関する。集積回路は、較正素子を有する回路経路を備える。較正回路は、回路経路を組み込むループ内に接続可能である。該較正回路は、エッジトリガ素子と、信号エッジがループ周辺を伝搬する速度を測定するように構成される回路とを含む。
【００１３】
前述のものは、非限定的な発明の概要であり、これは添付の請求項によって定義されるものである。
添付の図面は等尺で描かれることを意図されていない。図面において、様々な図において図示されている、それぞれ同一若しくは、ほぼ同じ構成要素は類似の番号によって示されている。明確さを目的として、全ての構成要素が全ての図面で表示されていない場合がある。図面は以下の通りである。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは自動試験システムの例示的実施形態の略図である。
【図１Ｂ】図１Ｂは、遅延のエッジセンシティブ測定に基づいて較正され得る多数の信号経路を例証する、自動試験システムの一部の例示的実施形態の略図である。
【図２】図２は、従来の遅延測定技術を用いる自動試験システム内部の較正回路の例示的実施形態の略図である。
【図３】図３は、エッジセンシティブ遅延に関して較正するための例示的実施形態の較正回路の略図である。
【図４】図４は、標準的ＳＲフリップフロップと、図３のワンショットエッジトリガ素子の実装において使用されてもよい真のエッジトリガＳＲフリップフロップとの動作の比較を示す、タイミング図のスケッチである。
【図５】図５は、図４に例証されるタイミングシーケンスに従って動作する真のエッジトリガＳＲフリップフロップの真理値表実例動作である。
【図６】図６は、図４のタイミング図に従う真のエッジトリガ修正ＳＲフリップフロップ動作の回路実装の略図である。
【図７Ａ】図７Ａは図６のＹ−ラッチ構成要素の動作を例証する真理値表である。
【図７Ｂ】図７Ｂは図６のＱ−ラッチ構成要素の動作を例証する真理値表である。
【図８】図８は、立ち上がりエッジ又は立ち下がりエッジのいずれかに関連付けられる遅延を測定するように較正され得るエッジセンシティブ遅延を測定するための回路の略図である。
【発明を実施するための形態】
【００１５】
本発明者らは、電子システムにおけるエッジセンシティブ遅延を測定するための回路及び方法の利点を、認識及び理解した。エッジセンシティブ遅延を測定する能力は、例えば、電子回路の遅延に関する較正において適用されてもよい。測定は、各エッジに関して回路経路を通した伝搬遅延を別々に調節するために使用されてもよい。立ち上がりトリガエッジ若しくは立ち下がりエッジのいずれか、又はその双方のタイミングは、この方法で調節されてもよい。
【００１６】
立ち上がりエッジ又は立ち下がりトリガエッジのいずれかの１つのトリガエッジのみに応答する回路に関して、トリガエッジの伝搬遅延に関して較正することは、より正確な動作を導き得る。従来の遅延測定技術は、特に差動信号を処理する回路経路に関して、立ち上がりエッジと立ち下がりエッジとの双方に関する平均エッジ伝搬時間を報告する傾向がある。組み合わせた立ち上がりエッジ及び立ち下がりエッジに関する所望の平均伝搬遅延を提供するように調節することは、エッジがトリガエッジとして別々に使用される場合、正確な動作を必ずしも導かない。本発明者らは、トリガエッジの伝搬遅延に基づく較正と立ち上がりエッジ及び立ち下がりエッジの平均遅延に基づく較正との間の差は、信号周波数の増加に伴い、周期がより小さくなり、トリガエッジに関連付けられる誤差がより著しい周期の割合になるため、より大きな影響を有し得ることを更に認識及び理解した。かかるシナリオは、多くの種類の半導体デバイスを全体に試験するために高周波数にて動作する、自動試験システム内部で生じることがある。
【００１７】
しかしながら、エッジセンシティブ遅延測定は、他の文脈において重要なことがある。別の例として、パルスは、立ち上がりエッジと立ち下がりエッジとの双方を有する。立ち上がりエッジ及び立ち下がりエッジが、異なる速度で回路経路を通して伝搬する場合、立ち上がりエッジと立ち下がりエッジとの間の時間は縮小又は拡大することがあり、パルスの形状における変化を導き、それはいくつかのシナリオにおいては望ましくないことがある。
【００１８】
立ち上がりエッジ及び立ち下がりエッジに関する伝搬遅延における差は、様々な方法で生じ得る。その差は、例えば、回路経路内で使用されるバイアスレベルのために生じ得る。具体的な例として、論理素子の差動入力段階におけるトランジスタは、立ち上がりエッジに応答して作動するトランジスタが、立ち下がりエッジに応答して作動するトランジスタより速く作動するようにバイアスされてもよい。その結果、立ち上がりエッジの伝搬遅延は、立ち下がりエッジの伝搬遅延より少なくなってもよい。この場合、バイアスレベルの調節は、立ち上がりエッジ及び立ち下がりエッジに応答するトランジスタに関する作動時間を均一化することによって、エッジの特異的遅延に関して較正することができる。次に他の技術を用いて平均遅延に関して較正することは、立ち上がりエッジと立ち下がりエッジとの双方に関する所望の伝搬遅延を導くことがある。したがって、回路経路の較正は、他の較正技術の代わりに、又はそれに加えて、不揮発性メモリに、立ち上がりエッジ及び立ち下がりエッジ遅延を均一化するようにバイアスレベルを制御する値を書き込むことを含んでもよい。
【００１９】
いくつかの実施形態では、調節されるバイアスレベルは、バイアス電圧を表してもよい。他の実施形態では、エッジセンシティブ遅延を変更するように調節されるバイアスレベルは、バイアス電流レベルであってもよい。バイアスレベルを調節することに加えて、他の回路パラメータが、エッジセンシティブ遅延を調節するように調節されてもよい。いくつかの実施形態では、抵抗又は電気容量を変化させること等の既知の技術が使用されてもよい。エッジセンシティブ遅延測定を較正プロセスの一部として使用するとき、これら及び他の技術が、１つ以上の回路パラメータを調節してエッジセンシティブ遅延を説明するために使用されてもよい。任意の好適な調節技術が使用されてもよく、また任意の回路経路内に使用される特定の調節技術は、回路経路の設計に依存してもよい。
【００２０】
かかる遅延測定及び較正技術は、自動試験システムを含む任意の好適な種類の電子システムにおいて使用されてもよい。自動試験システムには、多数のチャネルが存在する。較正技術が、エッジセンシティブ遅延における差が、異なるチャネルにおいて試験信号を生成又は測定するように動作のタイミングにおける誤差を導かないことを確実にするために各チャネルに関して使用される場合に、より正確な試験はなされることがある。
【００２１】
図１Ａは、エッジセンシティブ遅延較正技術がエッジセンシティブ遅延測定に基づいて適用されてもよい、自動試験システムの略図である。図１Ａは、多数の計器を含有する試験システム１００を例証し、その計器１１０Ａ．．．１１０Ｉが例証される。計器のそれぞれは、被試験デバイス１４０に関して試験信号を生成及び／又は測定するための回路を含有してもよい。各計器の特定の機能は、本発明にとって重要ではなく、任意の好適な種類の計器が試験システム１００において使用されてよい。計器１１０Ａ、１１０Ｂ．．．１１０Ｉは、例えば、多数の種類の計器を有してもよく、計器のうちの異なるものが、異なる種類のアナログ又はデジタル信号を生成又は測定する。
【００２２】
図１Ａは、自動試験システムの大幅に単純化された表現であることを理解すべきである。例えば、例証されていないが、試験システム１００は、計器１１０Ａ．．．１１０Ｉの動作を制御する制御回路を含んでよい。それに加えて、試験システム１００は、測定値を処理して、被試験デバイス１４０が正しく動作しているかを決定するための処理回路を含んでもよい。更に、９個の計器１１０Ａ．．．１１０Ｉが例証されているが、試験システム１００は、任意の数の計器、又は試験信号を生成及び／若しくは測定するための他のリソースを含んでもよいことを理解すべきである。更に、図１Ａは、単一の被試験デバイス１４０が試験されるシナリオを例証しているが、自動試験システム１００は、多数のデバイスを試験するように構成されてもよい。
【００２３】
計器又は試験信号を生成若しくは測定する他の構成要素の数、及び被試験デバイスの数に関わらず、試験システム１００は、被試験デバイスと計器との間に信号を送る信号送達構成要素を含んでもよい。図１Ａの例では、信号送達構成要素は、バス１２０及びデバイスインターフェースボード１３０として例証される。しかしながら、試験システム１００の信号送達部分は、異なる構成要素又は追加の構成要素を含んでもよいことを理解すべきである。
【００２４】
試験システム１００は、当該技術分野において既知である技術の使用を含む任意の好適な方法で構築されてよい。
【００２５】
大幅に単純化されているが、図１Ａは、エッジセンシティブ較正技術が使用されてもよいシナリオを例証する。単一のデバイスでさえも、試験に使用される異なる信号は、試験システムの異なるチャネルを通して伝搬され得る。異なるチャネルは、異なるチャネルが異なる構成要素を通して異なる回路経路を包括するように、計器１１０Ａ．．．１１０Ｉのうちの異なるものを用いて実装されてもよい。異なるチャネルが同一の計器内に実装される場合であっても、チャネルは、異なる構成要素を通過する異なる回路経路を有してもよい。異なる回路経路内の異なる構成要素は異なる量の遅延を有し得るため、各チャネルは、異なる量の遅延を受けることがある。
【００２６】
図１Ｂは、２つのチャネル、１６２Ａ及び１６２Ｂの一部を概略的に例証する。この例では、チャネル１６２Ａ及び１６２Ｂは、デジタル試験計器内のチャネルを表し得る。チャネル１６２Ａ及び１６２Ｂは、被試験デバイス１４０（図１Ａ）に連結される、それぞれ、入力／出力（Ｉ／Ｏ）線１９２Ａ又は１９２Ｂにおいて、デジタル信号を生成及び／又は測定してもよい。図１Ａは、単純化のために２つのチャネルを示していることを理解すべきである。デジタル試験計器は、８つ以上のデジタルチャネルを含有してもよい。更に、自動試験システムは、試験システム１００（図１Ａ）が数百又は数千のデジタルチャネルを含んでもよいように、多数のデジタル計器を含有してもよい。そうではあるが、チャネル１６２Ａ及び１６２Ｂの例証は、タイミング較正の使用が自動試験システムの性能を改善し得ることを例証する。
【００２７】
図１Ｂの例では、デジタル計器は、パターン生成器１６０を含む。パターン生成器１６０は、実行されるべき各試験に対して、チャネル１６２Ａおよび１６２Ｂのそれぞれにおいて生成又は測定するためのデジタル信号のパターンでプログラムされてもよい。パターン生成器１６０は、タイミング生成器１７０と連動して働く。例証される例では、パターン生成器１６０は、試験器動作の多数のサイクルのそれぞれにおいて、チャネルのそれぞれを制御する値を出力してもよい。値は、各チャネルに関して、サイクルに関連付けられるそのチャネルの動作を示してもよい。値は、例えば、チャネル内部の回路が、出力線１９２Ａ又は１９２Ｂ等の被試験デバイス上の試験点に連結されるＩ／Ｏ線を駆動するためのものであることを示してもよい。それに加えて、パターン生成器１６０の出力は、Ｉ／Ｏ線１９２Ａ又は１９２Ｂ上で駆動するような値を示してもよい。別法として、パターン生成器によって出力される値は、各チャネルが、Ｉ／Ｏ線１９２Ａ又は１９２Ｂ上で信号を測定するためのものであることを示してもよい。
【００２８】
タイミング生成器１７０はまた、プログラム可能であってもよい。タイミング生成器１７０のプログラミングは、各チャネルの開始に関連して、パターン生成器１６０の出力によって指定される動作をいつ生じさせるべきかを示してもよい。
【００２９】
これらの機能を支持するため、チャネル１６２Ａ及び１６２Ｂのそれぞれは、チャネルのＩ／Ｏ線上に試験信号を生成するため、又はＩ／Ｏ線上で検知される信号をパターン生成器１６０によって提供される値と比較するための回路を含む。例えば、チャネル１６２Ａは、パターン生成器１６０の出力によって指定されるフォーマットを有する試験信号を生成するための回路１８０Ａを含む。かかる試験信号が生成される時間は、タイミング生成器１７０の出力によって制御されてもよい。このフォーマットされた試験信号は、緩衝増幅器１８８Ａ又は他の好適な回路を通してＩ／Ｏ線１９２Ａへ通過されてもよい。チャネル１６２Ｂは同様に、指定されたフォーマットで試験信号を生成するための回路１８０Ｂ、及びＩ／Ｏ線１９２Ｂを駆動するための緩衝器１８８Ｂを含む。
【００３０】
各チャネルは、パターン生成器１６０が、チャネルのＩ／Ｏ線上の試験信号を測定すべきであることを指定する試験サイクル中に動作することができる、比較回路を含む。例えば、比較回路１８４Ａは、緩衝器１９０Ａを通してＩ／Ｏ線１９２Ａにて値を受信してもよい。比較回路１８４Ａは、その検知値をパターン生成器１６０によって比較回路１８４Ａに提供される期待値と比較してもよい。この比較動作は、タイミング生成器１７０によって出力される１つ以上の信号によって指定される時間において生じてもよい。したがって、比較回路１８４Ａは、入力／出力線１９２Ａが指定された時間において期待値を有するかを示す値を発生させてもよい。
【００３１】
チャネル１６２Ｂは、同様に比較回路１８４Ｂを有する。比較回路１８４Ｂは、緩衝器１９０Ｂを通してＩ／Ｏ線１９２Ｂにて試験信号の値を受信する。比較回路１８４Ｂの動作のタイミングは、同様にタイミング生成器１７０の出力によって制御される。
【００３２】
この方法では、各チャネルにおいて実施される動作の種類と、それらの動作が実施される時間との双方は、パターン生成器１６０及びタイミング生成器１７０のプログラミングによって指定されてもよい。異なるチャネルにおける動作のタイミングは、共通のタイミングソース、この例ではタイミング生成器１７０から指定されるが、伝搬遅延における差は、実際には異なる時間にて生じるように、同じ時間にて生じるようにプログラムされた動作を引き起こしてもよい。図１Ｂは、生成回路１８０Ａが、比較回路１８４Ｂよりもタイミング生成器１７０に近いことを、単純な例として例証する。その結果、タイミング生成器１７０から比較回路１８４Ｂへのタイミング信号の伝搬遅延は、Ｄ４の遅延を伴う。対照的に、生成回路１８０Ａに対する遅延は、遅延Ｄ１を伴い、それはＤ４より小さい。他のチャネル内の他の構成要素は、異なる量の遅延を有してもよい。例えば、比較回路１８４Ａに対する遅延は、Ｄ２であってよく、また生成回路１８０Ｂに対する遅延は、Ｄ３であってよい。
【００３３】
異なる構成要素に到達するタイミング信号の伝搬における遅延に加えて、回路は、それ自身、異なる伝搬遅延を有して動作してもよい。図１Ｂに例証される回路を実装するために使用される構成要素における無作為な変形は、それらの構成要素の異なる動作速度をもたらすことがある。例えば、生成回路１８０Ａは、生成回路１８０Ｂよりも速く、データ値を駆動するための命令に応答してもよい。これらの差は、回路が同様に動作するように設計される場合でさえも、存在してもよい。
【００３４】
自動試験システムの異なるチャネルを通した遅延における差は、試験結果の精度に影響を与えることがある。例えば、試験は、被試験デバイスが、指定された量の時間内の入力に応答するかを決定することを伴ってもよい。かかる試験を実施するために、入力信号は、自動試験システムの１つのチャネル内で生成されてもよい。例えば、チャネル１６２Ａは、所望のＩ／Ｏ線１９２Ａ上に所望の入力を生成するようにプログラムされてもよい。被試験デバイスの応答は、異なるチャネル内で測定されてもよい。例えば、チャネル１６２Ｂは、Ｉ／Ｏ線１９２Ｂ上で応答を測定するようにプログラムされてもよい。この場合、チャネル１６２Ａは、第１の時間において信号を生成するようにプログラムされてよく、またチャネル１６２Ｂは、第２の時間において出力を測定して、期待される応答が生じたかを決定するようにプログラムされてもよい。第２の時間は、被試験デバイスの期待される応答時間を表す第１の時間の一定の時間後に生じるようにプログラムされてもよい。しかしながら、チャネル１６２Ａ及び１６２Ｂに関連付けられる異なる遅延が存在する場合、チャネル１６２Ａ及び１６２Ｂにおいて実施される動作間の意図される時差は、維持されない。例えば、チャネル１６２Ｂにおいて、チャネル１６２Ａを通した遅延より少ない遅延が存在する場合、被試験デバイスの応答は、適用される入力に対して意図されるものより早く測定される可能性がある。反対に、チャネル１６２Ｂを通した遅延が１６２Ａを通した遅延より大きい場合、測定は、入力に対して期待より後に生じる可能性がある。いずれの場合も、プログラムされた時間以外で期待される結果に関してチェックする試験システムのため、不正確な試験結果をもたらす可能性がある。
【００３５】
したがって、自動試験システムのチャネルに関連付けられる較正回路を含むことが、当該技術分野において既知である。該技術は、各チャネルを通した遅延を測定するために使用されてもよく、また較正回路は、各チャネルを通した遅延の量を変化させるように調節されてもよい。したがって、図１Ｂは、生成回路１８０Ａに関連付けられる１８２Ａにおける較正回路を例証する。較正回路１８６Ａは、比較回路１８４Ａに関連付けられて示される。同様に、較正回路１８２Ｂ及び１８６Ｂは、それぞれ生成回路１８０Ｂ及び１８４Ｂに関連付けられて示される。動作中、各チャネルを通した相対遅延が測定されてもよく、また較正値が、較正回路１８２Ａ、１８２Ｂ、１８６Ａ、及び１８６Ｂ等の較正回路を調節するために決定及び使用されてもよい。較正値は、例えば、較正回路内部の不揮発性メモリ又は他の好適な記憶構造に記憶されるデジタル値として書き込まれてもよい。しかしながら、当該技術分野において既知の技術の使用を含む、任意の好適な調節技術が、異なるチャネル内の較正回路内に使用されてもよいことを理解すべきである。
【００３６】
較正値が回路にどのように適用されるかに関わらず、較正値は、チャネルを通して遅延を均一化するように選択されてもよい。適切な較正値を決定するために、１つ以上のチャネルにおいて相対遅延を測定するような技術が採用されてもよい。図２は、相対遅延を測定するために採用されてもよい従来の較正回路を例証する。図２の較正回路は、リングオシレータ低周波数、又は「ＲＬＦ」ループとして説明されることもある構成を有する。回路経路Ｐ１内の遅延を測定するために、回路経路は、ループ２１０内へ切り替えられる。この例では、回路経路Ｐ１は、スイッチＳ１及びＳ２の適切な構成によって、ループ２１０内へ切り替えられてもよい。回路経路Ｐ１がループ２１０内へ切り替えられないとき、回路経路Ｐ０がループ２１０内に接続されてもよい。
【００３７】
この例では、経路Ｐ０は、回路素子を含まないように示される。したがって、回路経路Ｐ１が、ループ２１０内へ切り替えられるときに伝搬遅延を導入する回路素子を含んでもよいのに対し、回路Ｐ０は、遅延を導入しないものとして示され、参照回路経路として働いてよい。ループ２１０の挙動は、回路経路Ｐ１がループ内に含まれる状態及び該回路経路をループ内に有さずに、測定されてもよい。したがって、ループ２１０の動作に対する回路経路Ｐ１の効果は、回路経路Ｐ１がループ内へ切り替えられた状態、及び回路経路Ｐ０がループ内へ切り替えられた状態での測定によって、決定されてもよい。これらの測定間の差は、回路経路Ｐ１の効果を示し得る。具体的には、差は、経路Ｐ１をループ内に切り替えることによって導入された遅延を表してよい。
【００３８】
この例では、経路Ｐ０は、回路素子を含まないことが示される。経路Ｐ０は、他の経路によって導入される遅延が、経路Ｐ０によって導入される遅延の量に関連して測定され得るような、参照経路Ｐとして働く。相対遅延は、経路Ｐ０が遅延を導入するかに関わらず測定されてよいことを理解すべきである。したがって、参照経路Ｐ０の具体的構成は、図２に例証される遅延測定回路の動作に決定的ではない。
【００３９】
図２の例では、測定されるループ２１０の特徴は、信号がループ２１０の周辺を伝搬するのに必要とされる時間の量である。信号は、任意の好適な方法でループ内で開始されてよい。いくつかの実施形態では、パルス等の信号は、図２には明示されていない入力素子によってループ２１０内へ入力されてもよい。他の実施形態では、ループ２１０は、本質的に不安定でもよく、その結果、信号は、いかなる明確な入力も伴わずにループ２１０内の電子ノイズによって開始されてもよい。
【００４０】
信号がループ内で開始される方法に関わらず、ループ２１０の他の構成要素は、ループ２１０周辺を伝搬する信号を維持するように構成されてもよい。他の構成要素としては、この例では、遅延連鎖２１２が挙げられる。遅延連鎖（インバーター）２１２は、インバーター２１２１、２１２２、及び２１２３からなる。３つのインバーターが示されているが、任意の好適な数のインバーターが遅延連鎖２１２内に含まれてもよいことを理解すべきである。更に、インバーターが示されているが、任意の好適な構成要素が遅延連鎖２１２内に含まれてもよいことを理解すべきである。
【００４１】
この例では、遅延連鎖２１２内の素子は、遅延連鎖２１２へ入力される信号が、反転された遅延連鎖２１２の出力を発生させ、また回路経路Ｐ１の入力に適用されるときに、回路経路Ｐ１に、その元の出力に対して反転された信号を再び出力させるように選択される。同じプロセスをもう一度反復することは、その元の出力と同じ極性である回路経路Ｐ１の出力信号を導く。このプロセスは、ループ２１０内の任意の特定の点を周期的に通過する信号及びその逆数を伴って、立ち上がりエッジのループ周辺の伝搬遅延と立ち下がりエッジの伝搬遅延との和に等しい周期で、制限なく反復され得る。任意の特定の点に現れる信号間の時間は、ループ２１０周辺の信号の伝搬遅延に依存するであろう。
【００４２】
回路経路Ｐ１がループ２１０内へ切り替えられているとき、信号間の周期は、参照回路経路Ｐ０がループ２１０内へ切り替えられるときより長くなるであろう。参照回路経路Ｐ０がループ内へ含まれるときと比べて、経路Ｐ１がループ内に含まれるときの信号の周期における変化を測定することによって、回路経路Ｐ１をループ内へ切り替えることに関連付けられる遅延における増加が決定されてよい。
【００４３】
遅延の量は、ループ２１０を通過する信号の周期における増加に関連するであろう。周期を測定するために、図２の較正回路は、周期カウンタ２２０を含む。周期カウンタ２２０は、任意の好適な方法で実装されてよい。この例では、周期カウンタ２２０は、遅延連鎖２１２を出る信号によって記録されるカウンタである。周期を決定するために、カウンタは、既知の時間間隔の間、動作されてもよい。この間隔は、計数された信号の数によって除され、ループ２１０周辺を通過する信号間の時間を示す。
【００４４】
遅延連鎖２１２は、回路経路Ｐ１を出て、次に遅延連鎖２１２に入力される信号が、回路経路Ｐ１に適用されて信号を再生成させ得る遅延連鎖２１２の出力を引き起こすことを確実にするような、任意の好適な方法で構築されてよい。例証される実施形態では、遅延連鎖２１２は、奇数のインバーター素子を含む。この構成は、回路経路Ｐ１への入力を反転し、回路経路Ｐ１の出力を反転する。この動作は、回路経路Ｐ１が、反転された入力に応答して、信号の反転されていないバージョンを出力する場合に、適切なことがある。しかしながら、遅延連鎖２１２は、任意の好適な構成を有してもよく、また特定の構成が回路経路Ｐ１の動作に基づいて選択されてもよいことを理解すべきである。
【００４５】
較正動作は、任意の好適な回路によって制御されてもよい。この例では、較正プロセッサ２３０が例証される。較正プロセッサ２３０は、自動試験システム内に組み込まれる回路構成要素を表してもよい。別法として、又はそれに加えて、較正プロセッサ２３０は、試験システム１００（図１Ａ）等の試験システムを操作するようにプログラムされる、多目的コンピュータの一部として実装されてもよい。
【００４６】
較正プロセッサ２３０の特定の実装に関わらず、較正プロセッサ２３０は、参照経路Ｐ０をループ２１０内へ接続し、また周期カウンタ２２０を制御して、ループ２１０内部で振動する信号の周期を測定するように動作してもよい。較正プロセッサ２３０は、この値を捕捉して、次に、スイッチＳ１及びスイッチＳ２を操作して、参照経路Ｐ０をループ２１０から切断し、かつ回路経路Ｐ１をループ２１０内へ接続してもよい。較正プロセッサ２３０は次に、周期カウンタ２２０の出力を再び読み取ってもよい。参照経路Ｐ０及び回路経路Ｐ１がループ２１０内にある状態での周期カウンタ２２０の出力を比較することによって、較正プロセッサ２３０は、回路経路Ｐ１に関連付けて、参照量の遅延に対して遅延の量を決定してもよい。較正プロセッサ２３０は、この算出された遅延の量に基づいて、回路経路Ｐ１に関する１つ以上の較正値を決定する。較正プロセッサ２３０は、回路経路Ｐ１に適用されると、回路経路Ｐ１を通した遅延が何らかの公称値を達成するように、較正値を計算するようにプログラムされてもよい。較正プロセッサ２３０は、測定される遅延が公称値に等しくなるまで、較正プロセッサ２３０が回路経路Ｐ１内へ異なる較正値をプログラムする反復プロセスを含む、任意の好適な方法で較正値を計算してもよい。
【００４７】
図２には明示されていないが、較正回路は、ループ２１０内に多数の回路経路を接続するように構成されてもよい。較正処理は、全ての回路経路内で等しい遅延を獲得するように、各経路に関して較正値を設定することを必要としてもよい。この方法では、異なる伝搬遅延、切り替え速度、又は回路経路のうちの異なるものにおいて伝搬遅延に異なって影響を及ぼし得る他の効果に対して、補償が提供されてもよい。
【００４８】
図２における較正回路は、従来の較正技術を使用する。本発明者は、図２の回路を適合することによって、エッジセンシティブ遅延が測定され得ることを認識及び理解した。これらの測定に伴い、エッジセンシティブ較正が実施され得る。図３は、エッジセンシティブ遅延測定及びエッジセンシティブ較正のために構成される較正回路の実施形態を例証する。
【００４９】
図３の較正回路は同様に、参照回路経路Ｐ０と、それに対して参照回路経路Ｐ０に関連して遅延が測定されてもよい回路経路Ｐ１とを含む。経路うちのいずれかが、スイッチＳ１及びスイッチＳ２の動作によってループ３１０内へ切り替えられてもよい。図３の較正回路は同様に、ループ３１０の周辺を反復して伝搬するような信号を引き起こすことによって動作する。したがって、回路経路Ｐ１内の相対遅延は、ループ３１０の周辺を伝搬する信号の周期を決定することによって、測定されてもよい。したがって、周期カウンタ２２０は、ループ３１０に連結されてもよい。周期カウンタ２２０の出力は、較正プロセッサ３３０によって読み取られてもよい。較正プロセッサ２３０と同様に、較正プロセッサ３３０は、１つ以上の回路経路を通した遅延を測定する、及び所望の遅延を達成するためにその回路経路に適用するための較正値を決定するようにプログラムされてもよい。プロセスは、経路を通した遅延を均一化するために、多数の回路経路に関して実施されてもよい。
【００５０】
しかしながら、図２に例証される構成回路と対照的に、較正プロセッサ３３０は、回路経路Ｐ１を通って伝搬する特定の種類のエッジの遅延を設定する較正値を決定するように構成されてもよい。例えば、較正プロセッサ３３０は、回路経路Ｐ１を通って伝搬する立ち上がりエッジに関連付けられる遅延を決定してもよい。他のシナリオでは、較正プロセッサ３３０は、回路経路Ｐ１を通した立ち下がりエッジの遅延に関して較正するための較正値を設定してもよい。また更なる可能性として、較正プロセッサ３３０は、回路経路Ｐ１を通って伝搬する立ち上がりエッジ及び立ち下がりエッジに関連付けられる遅延を別々に測定し、立ち上がりエッジ及び立ち下がりエッジのそれぞれに関して所望の伝搬遅延を達成するように較正値を設定してもよい。同じ処理が、他の回路経路に関して反復されてもよく、したがって多数の回路経路のエッジセンシティブ較正を提供してもよい。
【００５１】
例証される実施形態では、較正プロセッサ３３０は、ループ３１０内部のエッジトリガ素子の組み込みを通したエッジセンシティブ遅延を測定することが可能である。エッジトリガ素子は、トリガエッジにその入力において応答する。トリガエッジは、立ち上がりエッジ又は立ち下がりエッジのいずれかであってよい。いくつかの実施形態では、ワンショットエッジトリガ素子３１２は、任意の所与の時間において、立ち上がりエッジ又は立ち下がりエッジのいずれかに応答するが、双方には応答しないように構成されてもよい。かかるエッジトリガ素子をループ３１０内に有して、較正プロセッサは、立ち上がりエッジに応答するようにエッジトリガ素子を構成することによって、立ち上がりエッジ遅延に関して回路経路Ｐ１を較正してもよい。較正プロセッサ３３０は次に、立ち下がりエッジに応答するようにエッジトリガ素子を再構成し、立ち下がりエッジの伝搬に関連付けられる遅延の較正に関して遅延測定を反復してもよい。
【００５２】
図３の例では、ループ３１０内部のエッジトリガ素子は、ワンショットエッジトリガ素子３１２である。トリガエッジをその入力において受信することに応答して、ワンショットエッジトリガ素子３１２は、その出力においてパルスを発生させてもよい。パルスの幅は、ワンショットエッジトリガ素子３１２の設計に依存してもよく、またワンショットエッジトリガ素子３１２の入力信号のフォーマットから独立してもよい。ループ３１０は、ワンショットエッジトリガ素子３１２によって出力され、次に回路経路Ｐ１へ入力として適用される各パルスが、回路経路Ｐ１に別のトリガエッジを含む信号を出力させるように、構成されてもよい。この方法では、それによってワンショットエッジトリガ素子３１２がパルスを反復して出力するプロセスが開始される。ループ２１０と同様に、これらのパルスの周期は、ループ３１０をなす素子を通した遅延に依存してもよい。
【００５３】
ワンショットエッジトリガ素子３１２は、任意の好適な手法で構築されてよい。しかしながら、本発明者は、従来のワンショット回路は、初めは存在していたループ信号の消失を導くことがあり、修正されたＳＲフリップフロップ設計に基づく実装が、いくつかの実施形態では好ましい場合があることを認識及び理解した。ＳＲフリップフロップは、セット入力Ｓと、リセット入力Ｒとを有する。標準的ＳＲフリップフロップでは、Ｓ入力がアサートされると、フリップフロップの出力がアサートされる。反対に、リセット入力がアサートされると、出力はデアサートされる。Ｓ入力とＲ入力のどちらもアサートされないとき、ＳＲフリップフロップは、その状態を維持する。標準的ＳＲフリップフロップでは、Ｓ入力及びＲ入力の双方をアサートすることは、有効な動作ではない。したがって、標準的ＳＲフリップフロップにおいてＳ及びＲ入力が同時にアサートされた場合、出力は不確定である。不確定出力の例は、論理ハイレベルと論理ローレベルとの間の状態である。概して、不確定出力状態は、その後の回路の予測不可能な挙動を導く任意の出力状態である。
【００５４】
図４は、標準的ＳＲフリップフロップの様々な動作状態を例証する。時間線４１０は、標準的ＳＲフリップフロップのＳ入力における信号を例証する。時間線４２０は、ＳＲフリップフロップのＲ入力における信号を例証する。例証される例では、エッジ４１２は、Ｓ入力がアサートされる時間を示す。したがって、時間線４３０上に示される出力は、アサートされているＳ入力に応答して出力がセットされることを示す、対応するエッジ４３２を有する。
【００５５】
対照的に、エッジ４２２は、Ｒ入力がアサートされる時間の開始を示す。したがって、出力は、アサートされているＲ入力に応答して出力がデアサートされることを示す、立ち下がりエッジ４３４を有する。
【００５６】
時間線４４０は、出力が、Ｓ及びＲ入力におけるトリガエッジに応答してセット又はリセットされる、真のエッジトリガＳＲフリップフロップに関する所望の挙動を例証する。真のＳＲトリガフリップフロップにおける出力は、Ｓ又はＲ信号のいずれかにおける直近のトリガエッジに応答してもよい。直近のトリガエッジが、セット入力上で生じるとき、真のＳＲトリガフリップフロップの出力は、セットとなる。直近のトリガエッジがＲ入力上であるとき、真のＳＲエッジトリガフリップフロップの出力は、リセットとなる。
【００５７】
時間線４４０は、Ｓ及びＲ入力上で、それぞれトリガエッジ４１２及び４２２に応答する挙動を例証する。時間線４４０上に例証される真のＳＲエッジトリガフリップフロップの出力は、Ｓ入力上の立ち上がりエッジ４１２に応答して生じるエッジ４４２によって例証される通りにアサートされる。真のＳＲエッジトリガフリップフロップの出力は、Ｒ入力のトリガエッジ４２２に応答して生じる立ち下がりエッジ４４４によって例証される通りにデアサートされる。Ｓ及びＲ入力が同時に生じないシナリオでは、標準的ＳＲフリップフロップの出力は、真のＳＲエッジトリガフリップフロップと同じである。しかしながら、Ｓ及びＲ入力が同時にアサートされる場合、標準的ＳＲフリップフロップの動作は、真のＳＲエッジトリガフリップフロップの動作に一致しない可能性がある。
【００５８】
例証されるシナリオでは、Ｓ入力は、Ｓ及びＲ入力が同時にアサートされないように、エッジ４２２においてＲ入力がアサートされる前にデアサートされる。Ｓ及びＲ入力が同時にアサートされない限り、標準的ＳＲフリップフロップは、出力が、Ｓ入力の立ち上がりエッジに応答してアサートされ、かつリセット入力の立ち上がりエッジに応答してデアサートされる、エッジトリガ挙動を示す。Ｓ及びＲ入力の他の組み合わせが例証され、Ｓ及びＲ入力は、同時にアサートされる。Ｓ及びＲ入力が同時にアサートされる場合、標準的ＳＲフリップフロップは、真のエッジトリガ挙動を示さない可能性がある。図４は、Ｓ及びＲ入力が同時に生じるシナリオを示す。これらのシナリオは、Ｓ入力に部分的に重複するＲ入力、又はＲ入力を包囲するＳ入力の形式をとり得る。重複は、立ち上がりエッジ４１４及び４２４に関して例証される。
【００５９】
時間線４１０は、Ｓ入力がアサートされるエッジ４１４を含む。時間線４２０は、Ｒ入力がアサートされるエッジ４２４を含む。エッジ４２２と対照的に、エッジ４２４は、Ｓ入力が依然としてアサートされている時間Ｔ１にて生じる。したがって、標準的ＳＲフリップフロップの出力は、時間線４３０上に例証されるように、アサートされているＳ入力に応答するエッジ４３６を有するが、標準的ＳＲフリップフロップは、Ｒ入力がアサートされる時間Ｔ１までその状態を維持してもよい。時間Ｔ１で、時間Ｔ２まで持続して、Ｓ入力及びＲ入力の双方がアサートされる。したがって、標準的ＳＲフリップフロップの出力は、時間Ｔ１と時間Ｔ２との間で不確定である。しかしながら、時間Ｔ２において、出力は、Ｒ入力が時間Ｔ２においてアサートされたままであり、一方Ｓ入力がデアサートされているため、リセットする。
【００６０】
時間線４４０は、時間線４１０及び４２０上に例証される部分的に重複するＳ及びＲ入力に正しく応答する、先行技術ＳＲフリップフロップの出力を示す。このラッチは、参照により本明細書に援用される、Ｒ．Ａ．Ｓａｒｔｓｃｈｅｖによる特許第ＵＳ  ６，２９１，９８１  Ｂ１号に開示される。Ｓ入力上のトリガエッジ４１４に応答して、真のＳＲエッジトリガフリップフロップの出力は、立ち上がりエッジ４４６を示す。先行技術ＳＲフリップフロップの出力は、Ｒ入力上の次のトリガエッジまでアサートされたままであり、それは例証される例ではトリガエッジ４２４である。したがって、先行技術ＳＲフリップフロップの出力は、Ｒ入力上のトリガエッジ４２４に応答して、時間Ｔ１においてデアサートされる。
【００６１】
時間線４５０は、先行技術ＳＲフリップフロップの挙動に類似した、時間線４１０及び４２０上に例証される重複するＳ及びＲ入力に応答する真のＳＲエッジトリガフリップフロップの所望の挙動を表す。Ｓ入力上のトリガエッジ４１４に応答して、真のＳＲエッジトリガフリップフロップの出力は、立ち上がりエッジ４５６を示す。真のＳＲエッジトリガフリップフロップの出力は、Ｒ入力上の次のトリガエッジまでアサートされたままであり、それは例証される例ではトリガエッジ４２４である。したがって、真のＳＲエッジトリガフリップフロップの出力は、Ｒ入力上のトリガエッジ４２４に応答して、時間Ｔ１においてデアサートされる。時間Ｔ１と時間Ｔ２との間の重複の周期の間、出力が不確定である標準的ＳＲフリップフロップとは対照的に、先行技術ＳＲフリップフロップ及び真のＳＲエッジトリガフリップフロップは、時間Ｔ１と時間Ｔ２との間にデアサートされた出力を有する。
【００６２】
Ｓ入力は、エッジ４１６と４２６との接続において例証される通り、Ｒ入力を包囲することがある。この例では、Ｓ入力は、エッジ４１６においてアサートされ、時間Ｔ５までアサートされたままである。Ｒ入力は、エッジ４２６によって表される時間Ｔ３においてアサートされる。Ｒ入力は、時間Ｔ４までアサートされたままである。全体シナリオにおいて分かる通り、標準的ＳＲフリップフロップもまた、フリップフロップが直近のエッジに応答する真のエッジトリガ挙動を示さない。見て分かる通り、Ｓ入力上のエッジ４１６に応答して、出力は、エッジ４３８でアサートされる。この挙動は、出力が直近に受信したエッジに依存する真のエッジトリガＳＲフリップフロップの挙動に対応する。時間線４４０及び４５０はまた、Ｓ入力の立ち上がりエッジ４１６に応答してアサートされる出力を表す、それぞれ、立ち上がりエッジ４４８及び４５８に伴うこの所望の挙動を例証する。時間線４４０上に例証される通り、先行技術ＳＲフリップフロップにおいて、また時間線４５０に例証される通り、真のエッジトリガＳＲフリップフロップでは、出力は、Ｒ入力の次の立ち上がりエッジに応答してデアサートされる。この立ち上がりエッジは、時間Ｔ３において生じるエッジ４２６として示される。したがって、時間線４４０は、時間Ｔ３においてデアサートされている先行技術ＳＲフリップフロップの出力を示し、また時間線４５０は、時間Ｔ３においてデアサートされている真のＳＲトリガフリップフロップの出力を示す。対照的に、従来のＳＲフリップフロップに関して、この所望の挙動は、リセット入力がＳ入力によって包囲されている場合、生じない可能性がある。見て分かる通り、Ｒ入力が立ち上がりエッジ４２６においてアサートされる場合、Ｓ入力及びＲ入力の双方は、時間Ｔ３から時間Ｔ４までの間、アサートされる。時間線４４０において例証される通りリセットされるのではなく、標準的ＳＲフリップフロップの出力は、時間線４３０において例証される通り、時間Ｔ３と時間Ｔ４との間の時間において、不確定になる。
【００６３】
図４は、標準的ＳＲフリップフロップを使用した場合の、所望の挙動からの更なる偏差を例証する。時間Ｔ４において、リセット入力は、デアサートされる。しかしながら、Ｓ入力は、時間Ｔ５までアサートされたままである。時間Ｔ４から時間Ｔ５までの時間間隔の間、標準的ＳＲフリップフロップは、時間線４３０において例証される通り、アサートされた出力を有するであろう。しかしながら、時間Ｔ４において、セット入力の立ち上がりエッジは生じない。したがって、時間線４４０において例証される通り、真のエッジトリガＳＲフリップフロップは、時間Ｔ４と時間Ｔ５との間でリセット状態のままである。
【００６４】
先行技術ＳＲフリップフロップは、時間Ｔ４の前で、真のエッジトリガＳＲフリップフロップと同様に挙動する。時間Ｔ４において、リセット入力は、デアサートされる。しかしながら、Ｓ入力は、その時間においてアサートされ、また時間Ｔ５までアサートされたままである。標準的ＳＲフリップフロップの場合のように、時間Ｔ４から時間Ｔ５までの時間間隔の間、先行技術ＳＲフリップフロップは、時間線４４０において例証される通り、アサートされた出力を有するであろう。これは、所望の真のエッジトリガ挙動からの偏差である。
【００６５】
本発明者らは、例えば、エッジトリガ素子３１２（図３）等のエッジセンシティブ遅延測定のために使用されるエッジトリガ素子は、時間線４４０上に例証される挙動を有する真のＳＲフリップフロップと共に実装されてもよいことを認識及び理解した。図５は、かかるエッジトリガ素子に関する真理値表を例証する。
【００６６】
図５は、エッジセンシティブ遅延測定回路においてエッジトリガ素子の一部として使用されてもよい、真のエッジトリガＳＲフリップフロップに関する真理値表を例証する。従来のＳＲフリップフロップのようなエッジトリガＳＲフリップフロップは、Ｓ及びＲ入力を有する。真のＳＲエッジトリガフリップフロップは、出力Ｑを有する。図５の真理値表は、時間ｎにおける出力Ｑの値を示す。時間ｎにおける出力Ｑの値は、Ｑｎと見出しのある列に示される。時間ｎにおけるＳ及びＲ入力の値は、それぞれ、Ｓｎ及びＲｎと見出しのある列に示される。図５はまた、時間ｎに先行する時間に関する入力値も示す。時間ｎに先行する時間におけるＳ及びＲ入力に関する値は、それぞれ、Ｓｎ−１及びＲｎ−１と見出しのある列に示される。この様式において、我々は、時間ｎ及びｎ−１において異なる値を有するＳ及びＲ入力上の移行を例証する。時間ｎは、直近の移行の後であり、一方時間ｎ−１は、直近の移行の前であり、直近の移行だけが時間ｎ−１とｎとの間に生じる。行５１２、５１４、５１６、５１８、５２０、５２１、５２２、及び５２４は、入力Ｓｎ−１、Ｒｎ−１、Ｓｎ、及びＲｎの異なる組み合わせを表す。行５１２及び５１４は、セット及びリセット入力が重複しない動作状態を示す。行５１２において、Ｓ入力は、Ｓｎと見出しのある列の１によって示される通り、時間ｎにおいてアサートされ、一方Ｒ入力は、一定でありデアサートされている。この入力の組み合わせに応答して、出力が、Ｑｎと見出しのある列の１によって例証される通り、時間ｎにおいてアサートされる。
【００６７】
行５１４は、Ｒ入力が時間ｎにおいてアサートされ、一方Ｓ入力が一定でありデアサートされているときの挙動を例証する。Ｑｎと見出しのある列の０によって分かる通り、真のエッジトリガＳＲフリップフロップの出力は、この入力の組み合わせに応答してデアサートされる。
【００６８】
行５１６は、時間ｎにおいてＳ入力内に立ち上がりエッジが存在し、一方Ｒ入力は一定でありアサートされているシナリオを示す。この立ち上がりエッジは、Ｓｎと見出しのある列の１、及びＳｎ−１と見出しのある列の０の値によって、見ることができる。アサートされた出力は、Ｑｎと見出しのある列の１の値によって表される。
【００６９】
行５１８は、時間ｎにおいてＲ入力の立ち上がりエッジが生じるシナリオを例証する。この立ち上がりエッジは、Ｒｎ−１と見出しのある列の値０と比較して、Ｒｎと見出しのある列の１によって見ることができる。セット入力では、Ｓｎ及びＳｎ−１と見出しのある両列の値０によって分かる通り、エッジは生じていない。Ｓ入力は、一定でありアサートされている。
【００７０】
行５２０は、Ｒｎと見出しのある列の０とＲｎ−１と見出しのある列の１とによって分かる通り、Ｒ入力が時間ｎにおいてデアサートされるシナリオを示す。行５２０に表される入力は、Ｒ入力上の時間ｎにおけるエッジを含むが、例証される実施形態では、ＳＲエッジトリガフリップフロップは、立ち上がりエッジに敏感である。行５２０に表される入力に基づいて時間ｎにて生じるＲ入力におけるエッジは、立ち下がりエッジである。したがって、このエッジは、フリップフロップの状態をリセットしない。同様に、Ｓｎ及びＳｎ−１と見出しのある両列の１によって分かる通り、Ｓ入力上にトリガエッジは存在しない。したがって、時間ｎにおける出力Ｑｎは、時間ｎ−１におけるものと同じである。この出力は、列Ｑｎの値Ｑｎ−１によって示される。
【００７１】
行５２２は同様に、Ｒ入力の移行が立ち下がりエッジを伴うため、時間ｎにおいてトリガエッジが生じず、その結果出力ＱｎはＱｎ−１においてその状態を維持するシナリオを例証する。
【００７２】
複合行５２４は、同様に、時間ｎにおいてトリガエッジが生じないシナリオを例証する。トリガエッジが立ち上がりエッジであるこの例では、Ｓ入力及びＲ入力の双方が行５２４に例証される状態において０であるため、時間ｎにおいて出力の変化は生じない。したがって、Ｑｎの値は、Ｑｎと見出しのある列に示される通り、値Ｑｎ−１と同じままである。
【００７３】
図５の真理値表に従って動作する回路素子は、真のＳＲエッジトリガフリップフロップの挙動を実装するであろう。回路構成要素の任意の好適な配置が、図５において例証される真理値表を達成する回路を実装するために使用されてよい。図６は、回路構成要素の好適な配置の例を提供する。この例では、真のエッジトリガＳＲフリップフロップは、Ｙラッチ６１０、Ｙラッチ６１２、及びＱラッチ６１４等の３つのラッチと共に実装される。Ｙラッチ６１０は、Ｓ及びＲ入力を受信する。Ｙラッチ６１２は、同様にＳ及びＲ入力を受信する。しかしながら、Ｒ入力は、Ｙラッチ６１２への適用に際して反転される。
【００７４】
Ｙラッチ６１０出力Ｙ、及びＹラッチ６１２出力Ｘは、Ｑラッチに適用される。それに加えて、Ｓ及びＲ入力は、Ｑラッチによって受信されて、真のＳＲエッジトリガフリップフロップ６００の出力Ｑを発生させる。
【００７５】
図７Ａは、Ｙラッチ６１０及びＹラッチ６１２の動作に関する真理値表を例証する。図７Ａの真理値表からＹラッチ６１０及びＹラッチ６１２は、ＳＲフリップフロップのように挙動することが分かる。しかしながら、Ｙラッチ６１０及びＹラッチ６１２の出力は、Ｓ入力及びＲ入力の双方が同時にアサートされるときでさえも決定される。図７Ａに例証される通り、セット入力及びリセット入力がどちらもアサートされる場合、Ｙラッチは、その状態を保つ。この動作は、行７２０に例証される。行７１４、７１６、及び７１８は、Ｓ入力及びＲ入力のうちの直近のものがアサートされる動作状態を例証する。これらの行は、標準的ＳＲフリップフロップと同じである動作を表す。Ｓ入力がアサートされるとき、出力Ｙは、行７１６によって例証される通り、アサートされる。反対に、入力Ｒがアサートされるとき、出力Ｙは、行７１８によって示される通り、デアサートされる。Ｓ及びＲ入力のどちらもアサートされないとき、出力Ｙは、行７１４の値Ｙｎ−１によって示される通り、その状態を保つ。
【００７６】
図７Ａはまた、同じ行のＳｎ及びＲｎの示される値に論理的に等しいアサーションの列を一番前に示し、概して、＊は論理演算ＡＮＤを表し、＋は論理演算ＯＲを表す。このＹラッチ表では具体的な単純化は明白ではないが、この記載は、Ｑラッチ６１４に関して明らかになるように、より複雑な真理値表の意味を明らかにすることができる。
【００７７】
図７Ｂは、Ｑラッチ６１４の動作に関する真理値表を例証する。Ｑラッチ６１４は、標準的ＳＲフリップフロップと同じである動作を表さない。図７Ｂにおいて例証される通り、Ｓ＊（Ｘｂ＋Ｙｂ）、又は（ＮＯＴ  Ｓ）ＡＮＤ（（ｎｏｔ  Ｘ）ＯＲ（ｎｏｔ  Ｙ））がアサートされるとき、出力Ｑは、複合行７２２によって例証される通りアサートされることが分かる。反対に、Ｒ＊（Ｘｂ＋Ｙ）、又は（ＮＯＴ  Ｒ）ＡＮＤ（（ＮＯＴ  Ｘ）ＯＲ（ＮＯＴ  Ｙ））がアサートされるとき、出力Ｑは、複合行７２４によって示される通りデアサートされる。（Ｓｂ＋Ｒｂ）＊Ｘ＋Ｓｂ＊Ｒｂ、又は（（（ＮＯＴ  Ｓ）ＯＲ（ＮＯＴ  Ｒ））ＡＮＤ  Ｘ）ＯＲ（（ＮＯＴ  Ｓ）ＡＮＤ（ＮＯＴ  Ｒ））がアサートされるとき、出力Ｑは、行７２６のＱｎ−１の値によって示される通り、その状態を保つ。
【００７８】
図６の回路例は、図７Ａ及び図７Ｂにおける真理値表と合わせて、図５において例証される完全な真理値表をもたらし、その動作が、真のエッジトリガＳＲフリップフロップの動作を表すことを実証する。
【００７９】
いくつかの実施形態では、Ｙラッチは、標準的ＳＲフリップフロップの形成に使用されるものに類似したトランジスタの配置を用いて、構築されてもよい。設計される特定の回路が、行７２０に例証される動作状態に適応するように設計されてもよい。しかしながら、任意の好適な回路設計が、Ｙラッチを実装するために使用されてもよい。
【００８０】
いくつかの実施形態では、Ｑラッチは、Ｙラッチ又は標準的ＳＲフリップフロップのものと類似であるが更により複雑なトランジスタの配置を用いて、構築されてもよい。特定の回路が、行７２２、７２４、及び７２６に例証される動作状態に適応するように設計されてもよい。しかしながら、任意の好適な回路設計が、Ｑラッチを実装するために使用されてよい。
【００８１】
真のエッジトリガフリップフロップがどのように実装されるかに関わらず、かかるデバイスは、エッジセンシティブ遅延測定のために使用することができる。図８は、真のＳＲエッジトリガフリップフロップを用いてエッジセンシティブ遅延を測定するための回路を例証する。図８の回路は、任意の１つ以上の回路経路における遅延を測定するために使用されてもよい。例証される実施形態では、回路経路Ｐ０．．．ＰＮが例証される。回路経路Ｐ０は、参照回路経路を表してよい。回路経路Ｐ１．．．ＰＮ等の他の回路経路は、回路経路に沿ったエッジセンシティブ遅延における差を除去するように較正される回路経路を表してよい。
【００８２】
回路経路Ｐ１．．．ＰＮの特定の機能は、図８の回路が適用される電子システムの本質に依存してもよい。例えば、試験システム１００（図１Ａ）と接続して適用される場合、回路経路Ｐ１．．．ＰＮのそれぞれは、自動試験システムのチャネル内部の回路の一部分を表してもよい。回路経路Ｐ１．．．ＰＮによって表される部分は、例えば、図１Ｂに例証されるような共通のパターン生成器によって制御されるデジタルチャネルの一部であってもよい。しかしながら、回路経路Ｐ０．．．ＰＮの特定の構造又は機能は、本発明に決定的ではなく、エッジセンシティブ遅延測定及び較正は、任意の好適な種類の回路経路と共に採用されてもよいことを理解すべきである。
【００８３】
図３の実施形態と同様に、遅延が測定されるべき経路は、ループ８１０内へ選択的に切り替えられてもよい。図８において例証される例では、切り替えは、デマルチプレクサ８２２及びマルチプレクサ８２４によって達成される。制御信号ｒｌｆ＿ｐｒｅ＿ｓｅｌｅｃｔ及びｒｌｆ＿ｐｏｓｔ＿ｓｅｌｅｃｔが、それぞれデマルチプレクサ８２２及びマルチプレクサ８２４に適用され、回路経路Ｐ０．．．ＰＮのうちのループ８１０内に接続されるものを制御してもよい。これらの制御信号ｒｌｆ＿ｐｒｅ＿ｓｅｌｅｃｔ及びｒｌｆ＿ｐｏｓｔ＿ｓｅｌｅｃｔは、較正プロセッサ３３０（図３）等の任意の好適な構成要素によって生成され得る。これらの制御信号は、デマルチプレクサ８２２及びマルチプレクサ８２４が回路経路Ｐ０．．．ＰＮのうちの１つを独自に選択するように構成されてもよい。
【００８４】
ループ８１０は、ワンショットエッジトリガ素子８１２がループ８１０内に含まれるように構成されてもよい。柔軟性のため、図８において例証される回路は、ワンショットエッジトリガ素子８１２がループ８１０内に含まれるかどうか、またループ８１０が形成されるかどうかさえも制御する、構成要素を含む。ループが形成されるかどうかを制御する１つの構成要素は、ＡＮＤゲート８２６である。
【００８５】
ＡＮＤゲート８２６は、入力ｒｌｆ＿ｅｎに基づいて、ループ８１０を選択的に形成してもよい。ＡＮＤゲート８２６の第１の入力に連結される信号ｒｌｆ＿ｅｎが、アサートされるとき、ＡＮＤゲート８２６の出力は、ＡＮＤゲート８２６の第２の入力において適用される信号の値に依存するであろう。ＡＮＤゲート８２６の第２の入力における信号がアサートされる場合、ＡＮＤゲート８２６の出力も、アサートされるであろう。反対に、ＡＮＤゲート８２６の第２の入力における信号がアサートされない場合、ＡＮＤゲート８２６の出力は、同様にアサートされないであろう。この方法では、ＡＮＤゲート８２６は、信号ｒｌｆ＿ｅｎがアサートされるときに、ＡＮＤゲート８２６の第２の入力における信号を通過するであろう。
【００８６】
信号ｒｌｆ＿ｅｎがアサートされないとき、ＡＮＤゲート８２６の出力は、ＡＮＤゲート８２６への第２の入力における信号の状態に関わらず、デアサートされた状態のままであろう。
【００８７】
この方法では、ＡＮＤゲート８２６は、信号ｒｌｆ＿ｅｎがアサートされるときに、マルチプレクサ８２４の出力を選択的に通過し、ループ８１０を可能にするであろう。ｒｌｆ＿ｅｎがアサートされないとき、信号は伝搬しないであろう。
【００８８】
信号ｒｌｆ＿ｅｎは、較正プロセッサ３３０（図３）等の任意の好適な構成要素によって制御されてもよい。較正プロセス３３０は、図８の回路が遅延測定のために使用されているときに、ｒｌｆ＿ｅｎをアサートしてもよい。遅延測定のために使用されていないとき、信号ｒｌｆ＿ｅｎは、デアサートされ、図８の回路が含まれる電子デバイスの他の素子と干渉し得る信号がループ８１０内に形成されるのを防いでもよい。
【００８９】
図８はまた、図８の回路がエッジセンシティブ遅延測定又は従来の遅延測定を提供するかどうかを決定するために使用されてもよい、構成要素及び制御信号を例証する。この例では、ループ８１０は、マルチプレクサ８２８を含む。マルチプレクサ８２８は、ループ周辺を伝搬するような信号を選択するように構成される。例証されるシナリオでは、マルチプレクサ８２８は、エッジトリガ素子８１２の出力と経路８１４に沿った信号との間から選択する。マルチプレクサ８２８が、エッジトリガ素子８１２の出力を選択するように制御されるとき、図８の回路は、エッジトリガ素子８１２に関するトリガエッジと同期した時間において、ループ８１０周辺に信号を伝搬するように構成されるであろう。したがって、マルチプレクサ８２８の動作によって、ループ８１０は、エッジセンシティブ遅延測定を提供するループ３１０（図３）のものに類似した構成を有してもよい。
【００９０】
反対に、マルチプレクサ８２８が経路８１４を選択するとき、ループ８１０の周辺を伝搬する信号におけるいくらかの遅延が、経路８１４に沿って作成されてもよい。それに加えて、ループ８１０は、反転入力を有するデマルチプレクサ８２２によって引き起こされる反転を有するであろう。したがって、マルチプレクサ８２８がその入力として経路８１４を選択するとき、ループ８１０は、ループ２１０（図２）に類似した構成を有してもよい。このループは、従来のシステムにおけるように、立ち上がりエッジに関する遅延と立ち下がりエッジに関する遅延との和、すなわち立ち上がりエッジと立ち下がりエッジとの平均の２倍に等しい遅延を測定するために、構成される。
【００９１】
この方法において、マルチプレクサ８２８の制御によって、図８の回路は従来の遅延測定を実施するように構成されてもよく、又はエッジセンシティブ遅延測定を実施するように構成されてもよい。エッジセンシティブ遅延測定に関して、エッジトリガ素子８１２は、ループ内に含まれる。従来の遅延測定に関して、エッジトリガ素子８１２は使用されない。従って、図８は、エッジトリガ素子８１２がループ８１０内に含まれるかどうかを制御するためにマルチプレクサ８２８に適用される制御信号が、エッジトリガ素子８１２が電力を受信するかどうかも制御することを例証する。示される通り、制御信号ｒｌｆ＿ｅｄｇｅ＿ｅｎは、マルチプレクサ８２８がループ８１０に包めるために回路経路８１４を選択するときに、エッジトリガ素子８１２への電力を無効にするように構成される。この能力は任意であるが、図８の回路を組み込む電子デバイスによって消費される電力を低減することができ、また電子デバイスの他の部分の動作と干渉する可能性があるノイズの生成を低減することができる。信号ｒｌｆ＿ｅｄｇｅ＿ｅｎは、任意の好適な方法で提供されてよい。しかしながら、いくつかの実施形態では、制御信号ｒｌｆ＿ｅｄｇｅ＿ｅｎは、較正プロセッサ３３０（図３）等の較正プロセッサによって提供されてもよい。単純化のため、図８には他の電力低減オプションは示されていないが、かかるオプションは、作動されるときに回路の基本的な動作を変化させることなく、追加されてもよい。
【００９２】
エッジトリガ素子８１２は、任意の好適な方法で実装されてよい。例証される実施形態では、エッジトリガ素子は、真のＲＳエッジトリガフリップフロップ８３２を含む。真のＲＳエッジトリガフリップフロップ８３２は、図５において例証されるような真理値表を実装してもよい。かかる構成要素は、図６において例証される回路アーキテクチャと共に実装されてもよい。しかしながら、任意の好適なエッジトリガ素子が使用されてよい。ＲＳエッジトリガフリップフロップ８３２の例は、Ｒ及びＳ入力を含む。回路構成要素は、フリップフロップ８３２と共に使用されて、その動作を制御してもよい。ＡＮＤゲート８３６及び８３８は、それぞれ、Ｒ入力及びＳ入力に接続される。ＡＮＤゲート８３６及び８３８は、信号がＲ及びＳ入力に適用されることを選択的に可能にするように、又は遮断するように、制御されてもよい。図８の例では、制御信号ｒｌｆ＿ｅｄｇｅ＿ｓｔａｒｔは、ＡＮＤゲート８３６及び８３８のそれぞれに対する入力として提供される。信号ｒｌｆ＿ｅｄｇｅ＿ｓｔａｒｔがアサートされるとき、ＡＮＤゲート８３６及び８３８は、どのような信号がＡＮＤゲート８３６及び８３８のそれぞれの他の入力に適用されようとも、通過するであろう。反対に、制御信号ｒｌｆ＿ｅｄｇｅ＿ｓｔａｒｔがデアサートされるとき、ＡＮＤゲート８３６及び８３８は、ＡＮＤゲート８３６及び８３８の出力をデアサートされた状態で維持するであろう。したがって、いかなるエッジも真のＲＳエッジトリガフリップフロップ８３２のＲ及びＳ入力に連結されないことになり、フリップフロップ８３２は、状態を変化させず、エッジトリガ素子８１２が任意の出力を発生させることを効果的に無効にするであろう。
【００９３】
それ加えて、無効にする目的のために２つのＡＮＤゲートを用いることは、ｒｅｆ＿ｅｄｇｅ＿ｓｔａｒｔがアサートされるときに、明確に定義された初期状態（Ｓ，Ｒ）＝（０，０）を作成してもよい。Ｑの初期状態は、特にエッジトリガワンショット８１２が起動したばかりの場合、未知であってもよいことに留意されたい。システムがそのようにして有効になると、外部ループ選択がなされたことを仮定して、Ｑの初期状態に依存する、入力Ｓ及びＲのうちの一方のみがアサートされるであろう。これは、入力Ｒに戻る経路８３４が測定されるべき外部遅延に関わる入力Ｓに戻るループより短い遅延を有する場合に、（Ｓ，Ｒ，Ｑ）＝（１，０，０）へと発展し得る、望ましくない初期状態（Ｓ，Ｒ，Ｑ）＝（１，１，０）を回避する。状態（Ｓ，Ｒ，Ｑ）＝（１，０，０）は、周期的な信号を導かない、フリップフロップ８３２の安定した状態である。
【００９４】
図８において例証される実施形態では、エッジトリガ素子８１２は、ワンショットエッジトリガ素子である。エッジトリガ素子８１２への入力において適用されるトリガエッジに応答して、エッジトリガ素子８１２の出力は、入力のトリガエッジと同期した同様のトリガエッジを有するパルスであろう。そのパルスは、ワンショットエッジトリガ素子８１２の動作によって確立される持続時間を有するであろう。図８において例証される実施形態では、固定された持続時間のパルスが、真のＲＳエッジトリガフリップフロップ８３２の出力と入力との間のフィードバック経路内の遅延素子８３４によって作成される。例証される実施形態では、真のＲＳエッジトリガフリップフロップ８３２は、立ち上がりエッジ上でトリガされる。したがって、Ｓ入力において適用される立ち上がりエッジは、アサートされている出力Ｑをもたらすであろう。このアサートされた値は、遅延素子８３４を通して伝搬し、Ｒ入力において立ち上がりエッジを提供するであろう。Ｒ入力における立ち上がりエッジは、出力Ｑをデアサートするであろう。フリップフロップ８３２は真のＲＳエッジトリガフリップフロップであるため、出力Ｑは、Ｓ入力の状態に関わらず、Ｒ入力におけるトリガエッジの受信に際してデアサートされるであろう。このＲ入力は、遅延素子８３４における遅延の量によって決定されるＳ入力でのトリガエッジの一定の時間後に、受信されるであろう。したがって、遅延素子８３４によって導入される遅延の量は、真のＲＳエッジトリガフリップフロップ８３２のＳ入力における立ち上がりエッジに応答して、Ｑ出力におけるパルスの幅を制御する。
【００９５】
任意の好適な量の遅延が、任意の好適な方法で遅延素子８３４によって導入されてよい。いくつかの実施形態では、遅延素子８３４は、この場合ネット（net）反転を伴わずに、遅延連鎖２１２（図２）又は遅延を導入するための他の回路に類似した少数の論理ゲートで構築されてもよい。
【００９６】
例証される実施形態では、ＲＳエッジトリガフリップフロップ８３２は、そのＳ入力に適用される立ち上がりエッジ上でトリガされる。しかしながら、エッジトリガ素子８１２は、任意の好適なトリガエッジに応答して制御されてもよい。トリガエッジは、立ち上がりエッジ又は立ち下がりエッジのいずれかであってよい。更に、エッジトリガ素子８１２は構成可能であるため、あるときは立ち上がりエッジに応答し、また他のときは立ち下がりエッジに応答するように構成され得る。この能力は、立ち上がりエッジ若しくは立ち下がりエッジのいずれか又はその双方に関連付けられるエッジセンシティブ遅延を測定し、したがって、それ関して較正するために、同一の回路を使用することを可能にする。
【００９７】
エッジトリガ素子８１２に関するトリガエッジの極性の制御は、制御信号ｒｌｆ＿ｅｄｇｅ＿ｐｏｌを通して達成されてもよい。例証される実施形態では、信号ｒｌｆ＿ｅｄｇｅ＿ｐｏｌがデアサートされるとき、エッジトリガ素子８１２の入力における立ち上がりエッジは、ＸＯＲゲート８４２を通して真のＲＳエッジトリガフリップフロップ８３２のＳ入力へ立ち上がりエッジとして連結される。この状態では、エッジトリガ素子８１２は、立ち上がりエッジに応答する。反対に、制御信号ｒｌｆ＿ｅｄｇｅ＿ｐｏｌがアサートされるとき、ＸＯＲゲート８４２は、エッジトリガ素子８１２への入力を反転するように動作する。したがって、エッジトリガ素子８１２の入力における立ち下がりエッジは、真のＲＳエッジトリガフリップフロップ８３２のＳ入力へ立ち上がりエッジとして連結されるが、エッジトリガ素子８１２の入力における立ち上がりエッジは、立ち下がりエッジとして連結される。この方法では、真のＲＳエッジトリガフリップフロップ８３２は、エッジトリガ素子８１２の入力における立ち下がりエッジに応答する。
【００９８】
同様の極性反転が、真のＲＳエッジトリガフリップフロップ８３２の出力において生じる。制御信号ｒｌｆ＿ｅｄｇｅ＿ｐｏｌがデアサートされるとき、ＸＯＲゲート８４４は、真のＲＳエッジトリガフリップフロップ８３２の出力を通して連結する。したがって、ＲＳエッジトリガ素子８３２のＱ出力における立ち上がりエッジは、エッジトリガ素子８１２の出力において立ち上がりエッジとして現れる。反対に、制御信号ｒｌｆ＿ｅｄｇｅ＿ｐｏｌがアサートされるとき、ＸＯＲゲート８４４は、真のＲＳエッジトリガフリップフロップ８３２の出力Ｑにおける値を反転する。この方法では、立ち下がりエッジは、エッジトリガ素子８１２に関するトリガエッジとして働く立ち下がりエッジと同期して、発生される。この立ち下がりエッジは次に、ループ８１０を通して戻って連結される。
【００９９】
ループ８１０内部の構成要素が構成される方法に関わらず、信号が、ループ８１０の周辺を伝搬し、ループ８５０の周辺の信号の各通過に関してノード８５０における状態を変化させるであろう。図２及び３に関連して上述した通り、これらの通過間の時間は、ループ８１０内の全体の遅延に依存する。したがって、ノード８５０において検出される信号間の周期は、ループ８１０内へスイッチされる回路経路Ｐ０．．．ＰＮのうちの１つによってループ８１０内へ導入される遅延の量の表れである。時差は、任意の好適な方法で測定されてよい。いくつかの実施形態では、周期カウンタ２２０（図３）等の周期カウンタが使用されてもよい。
【０１００】
しかしながら、周期と周波数との間には関係があり、その結果、周波数を測定し得る任意の素子が、ループ８１０の周辺を伝搬する信号の連続的な通過の間の周期を測定するために同様に使用されてもよいことを理解すべきである。したがって、図８は、ノード８５０が周波数カウンタへ連結されることを示す。しかしながら、ループ８１０の周辺の信号の伝搬時間を直接的又は間接的に測定する任意の構成要素が、ノード８５０、又は図８において例証される回路内の任意の他の好適なノードへ連結されてもよいことを理解すべきである。
【０１０１】
この方法では、図８において例証される回路は、電子デバイス内の較正システムの一部として使用されてもよい。図８に例証される制御信号は、較正プロセッサ３３０（図３）等の較正プロセッサ、又は任意の他の好適な構成要素によって生成されてもよい。較正プロセッサは、参照経路Ｐ０、及び他の経路Ｐ１．．．ＰＮのそれぞれにおけるエッジセンシティブ遅延を測定するような信号を生成してもよい。較正プロセッサは、測定される伝搬遅延における差に基づいて、回路経路Ｐ１．．．ＰＮのそれぞれに関して較正値を選択してもよい。選択された値は、立ち上がりエッジ、立ち下がりエッジのいずれか、又はその双方に関するエッジセンシティブ遅延のために調節されてもよい。これらの較正値は次に、図３に関連して上述した通り、回路経路へ適用されてよい。しかしながら、上述の通り、図８の回路はまた、従来の遅延測定技術を用いて、回路経路Ｐ０．．．ＰＮを通した遅延を測定するように制御されてもよい。したがって、較正プロセッサは、代替的又は追加的に、特定のエッジに縛られずに回路経路を通した平均遅延を測定し、図２に関連して上述した通り、それらの遅延に関して調節するように構成される。この方法では、実質的な柔軟性が、回路経路における遅延に関する較正において提供されてよい。この柔軟性は、本明細書に説明される遅延測定及び較正技術が、多くの種類のシステムに適用されることを可能にする。例えば、本明細書に説明される較正技術は、半導体デバイスのための製造プロセスにおいて使用されてもよい。タイミング誤差は、実際には仕様内で動作するが不適切に動作するとして分類される半導体デバイスの数を増加させるため、タイミング精度は、製造中にデバイスを試験するシステムにおいて有益であり得る。例えば、期待される応答がほぼ期待される時間において検出される場合、応答が生じた実際の時間がデバイスの仕様に従って許容される時間枠の範囲内であるかを試験システムが正確に決定できなくとも、試験システムは、半導体デバイスを不良又は疑い有りとしてフラグを立てる可能性がある。期待される応答の測定された時間が、試験システムのタイミング精度よりも許容される時間枠の末端に近ければ、デバイスは、不良としてフラグを立てられることがある。
【０１０２】
より良好な較正によって達成され得るより良好なタイミング精度は、このカテゴリに含まれるデバイスの数を低減し得る。より良好な較正は、本明細書に説明されるエッジセンシティブ較正の方法によって提供されてよく、該技術は、半導体デバイスの製造の一部として使用される自動試験設備を較正するために使用されてもよい。製造プロセスにおける行為は次に、試験結果に基づいて条件付きで実施されてもよい。
【０１０３】
条件付き行為は、個々のデバイスに関してもよく、又は全体として製造プロセスに関してもよい。例えば、試験結果は、個々のデバイスを「ビン（bin）入れする」するために製造プロセスにおいて使用されることもある。いくつかのシナリオでは、良好又は不良デバイスに対応する２つの棚が提供されてもよい。全ての試験を通過したデバイスは、良好ビンに割り当てられて、例えば、デバイスパッケージ内にそれらを密閉し、消費者への輸送の準備を行うことによって、更に処理されてよい。反対に、１つ以上の試験に不合格となったデバイスは、それらを後で製造フローから除去及び廃棄することができる時点である、その後の特定のためにマークされてもよい。
【０１０４】
いくつかのシナリオでは、多数のレベルの性能に対応する２つを超える数のビンが提供されてもよい。デバイスは、例えば、低周波数で動作されるときは全ての試験を通過することがあるが、より高周波数で動作されるときは試験に不合格となることがある。かかるデバイスは、低速棚に割り当てられてよい。該デバイスは、デバイスを低速デバイスとして販売することができるように、パッケージされ、完全に機能するデバイスとは異なってラベル付けされてもよい。同様の棚入れ動作は、メモリアレイを含有するデバイスに関して実施されてもよい。試験中に明らかになったデバイス上のメモリアレイ内の欠陥は、メモリアレイの利用可能サイズを制限する可能性がある。そうではあるが、かかるデバイスは、より小さいメモリアレイを有するデバイスとして、後のラベル付け及び販売のためにビン入れされてもよい。
【０１０５】
他の種類の動作もまた、試験結果に基づいて条件付きで実施されてもよい。例えば、いくつかのデバイスは、冗長回路を有して製造される。試験により、冗長回路を不良回路と置換することによって修理され得る欠陥を明らかにすることができる。試験結果は、不良であるが修理可能であるデバイスを、修復ステーションに条件付きで送るために使用されてもよく、そこでデバイスに対する変更が、完全に機能するデバイス、又は少なくとも劣化した性能仕様で販売され得るデバイスをもたらすことがある。
【０１０６】
試験結果に基づいて条件付きで行われる他の動作は、全体として製造プロセスに影響を及ぼす場合がある。例えば、製造ラインの速度に増加する欠陥を明らかにする試験結果は、汚染されたか又は調節が必要な設備の部品を示す場合がある。したがって、試験結果に基づいて行われる条件付き行為は、製造設備の洗浄又は調節を含み得る。
【０１０７】
したがって、本発明の少なくとも１つの実施形態のいくつかの態様を記載することで、様々な変更、修正、及び改善は、当業者には容易に生じるということが理解されるべきである。
【０１０８】
例えば、ループ３１０内のワンショットエッジトリガ素子３１２は、一方の入力が信号であり、他方の入力が入力信号の遅延及び反転されたコピーである、２入力ＡＮＤゲートである従来の方法等、ＳＲフリップフロップを伴わない方法で実現されてもよい。これは、内部メモリを有さない単純な組み合わせ回路である。周知の通り、十分に長い入力パルスに関して、この回路は、反転された入力の意図的遅延にほぼ等しい幅の出力パルスを生成してもよい。しかしながら、挙動は、入力パルスが回路内の意図的遅延より短い場合、修正される。かかるより短い入力に関して、出力パルスは、意図的遅延の幅よりむしろ入力パルスの幅にほぼ等しい幅を獲得することがある。したがって、短いパルスに関して、組み合わせワンショット回路は、純粋遅延のように挙動してもよい。図３の回路経路Ｐ１が、立ち下がりエッジ信号に関してより立ち上がりエッジ信号に関してより長い遅延を有する場合、入力されるパルスの幅が低減されてもよい。したがって、言及した単純なワンショット回路の出力における特定の幅のパルスは、低減されたパルス幅を有してその入力に戻ってもよい。多数の往復後、一貫したパルス幅低減は、信号の完全な消失を導くことがある。しかしながら、この欠陥は、パルス伸長回路の追加によって取り除かれてもよい。かかる回路はまた、周知であり、パルス伸長量が、信号ループ帰還経路内で縮小するいずれの予想されるパルスより大きい限り、回路は、所望の持続的な振動信号を保つことができる。これは、測定される予想遅延に基づいた設計への適合が必要とされるため、回路の適用可能性の一般性を制限する可能性があるが、測定される遅延の挙動を修正するパルス幅に関する十分な知識が利用可能である場合、使用されてもよい。
【０１０９】
別の例として、立ち上がりエッジに応答した回路は、エッジトリガ回路の例として使用された。エッジトリガ回路は、トリガエッジが、立ち上がりエッジ又は立ち下がりエッジのいずれかであってよいように設計されてよいことを理解すべきである。
【０１１０】
更なる例として、本発明は、半導体デバイスの製造において使用される自動試験設備と接続して例証されるが、本発明はそのように制限されないことを理解すべきである。本発明の実施形態は、任意の好適な種類の試験設備と接続して、又は他の種類のシステム内で使用されてもよい。
【０１１１】
また別の例として、例えば、図１Ｂ及び２に示される周期カウンタ、較正プロセッサ、及び任意の必要な追加回路、又はそれらの一部は、自動試験設備の一部である単一のより高度な集積電子回路、又は信号遅延経路の較正を必要とする他の装置内に実装されてもよい。
【０１１２】
かかる変更、修正、及び改善は、本開示の一部として意図され、本発明の思想及び範囲内であることが意図される。更には、本発明の有利点が示されるが、本発明の全ての実施形態が、説明される全ての有利点を含むものではないことを理解するべきである。いくつかの実施形態は、本明細書で有利であるとして説明されるいずれかの特徴を実装しない場合がある。したがって、前述の説明及び図面は、例示のみを目的としている。
【０１１３】
本発明の上記の実施形態は、任意の多くの方法で実施され得る。例えば、実施形態は、ハードウェア、ソフトウェア、又はこれらの組み合わせを使用して実行されてもよい。ソフトウェアで制御されるとき、ソフトウェアコードは、単一のコンピュータ、又は複数のコンピュータの間に供給されるかどうかに関わらず、任意の好適なプロセッサ又はプロセッサの集合上で実行され得る。かかるプロセッサは、集積回路構成要素内の１つ以上のプロセッサを用いて実行されてもよい。しかしながら、プロセッサは、任意の好適なフォーマットの回路を用いて制御されてもよい。
【０１１４】
更に、コンピュータは、ラックマウント式コンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、又はタブレットコンピュータなど、任意の数の形態で実施されてもよい。更に、コンピュータは、一般的にコンピュータとしては見られていないが、携帯情報端末（ＰＤＡ）、スマートフォン、又は任意の他の好適な携帯用又は固定された電子デバイスを含む、好適な処理能力を備えるデバイス内に組み込まれ得る。
【０１１５】
また、コンピュータは１つ以上の入力及び出力デバイスを有してもよい。これらのデバイスは、とりわけユーザー・インターフェースを呈するために使用することができる。ユーザー・インターフェースを提供するために使用することができる出力デバイスの例には、出力の視覚的表示のためのプリンタ若しくはディスプレイスクリーン、及び出力の可聴な表示のためのスピーカー若しくは他の音発生デバイスが挙げられる。ユーザー・インターフェースのために使用され得る入力デバイスの例には、キーボード及びポインティングデバイス、例えばマウス、タッチパッド、及びデジタイズ用タブレットを含む。他の例として、コンピュータは音声認識を通じて、又は他の可聴なフォーマットで入力情報を受信することができる。
【０１１６】
かかるコンピュータは、任意の好適な形態で、ローカルエリアネットワーク、又は広域ネットワーク（例えば企業網又はインターネットなど）を含む１つ以上ネットワークによって相互接続することができる。このようなネットワークは、任意の好適な技術に基づいていてもよく、並びに任意の好適なプロトコルに従って動作してもよく、かつワイヤレスネットワーク、有線ネットワーク、又は光ファイバーネットワークを含んでもよい。
【０１１７】
また、本明細書で概説される様々な方法又はプロセスは、様々なオペレーティングシステム若しくはプラットフォームのうちのいずれか１つを採用する、１つ以上のプロセッサ上で実行可能な、ソフトウェアによって制御されてもよい。更に、そのようなソフトウェアは、好適なプログラミング言語及び／又はプログラミング若しくはスクリプトツールを使用して記述されてもよく、並びに、フレームワーク又はバーチャルマシン上で実行される、実行可能な機械語コード又は中間コードとして適合されてもよい。
【０１１８】
この点では、本発明は、１つ以上のコンピュータ又は他のプロセッサ上で実行される場合に、上述の本発明の様々な実施形態を実装する方法を実行する、１つ以上のプログラムでコード化された、コンピュータ可読記憶媒体（又は複数のコンピュータ可読媒体）（例えば、コンピュータメモリ、１つ以上のフロッピーディスク、コンパクトディスク（ＣＤ）、光ディスク、デジタルビデオディスク（ＤＶＤ）、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイ若しくは他の半導体デバイス内の回路構成、又は他の有形のコンピュータ記憶媒体）として具現化することができる。前述の実施例から明らかであるように、コンピュータ可読記憶媒体は、コンピュータ実行可能命令を提供するための十分な時間にわたって、非一時的形態で情報を保持することができる。そのようなコンピュータ可読記憶媒体は、可搬性とすることができるため、その媒体に格納されたプログラムを、１つ以上の異なるコンピュータ又は他のプロセッサ上にロードして、上述のような本発明の様々な態様を実装することができる。本明細書で使用するとき、用語「コンピュータ可読記憶媒体」は、製造物（すなわち、製品）又は機械であると見なすことができる、コンピュータ可読媒体のみを包含する。あるいは、又は更には、本発明は、伝搬信号などの、コンピュータ可読記憶媒体以外のコンピュータ可読媒体として、具現化することができる。
【０１１９】
用語「プログラム」又は「ソフトウェア」は、コンピュータ又は他のプロセッサをプログラムし、上記のとおり本発明の様々な対応を実施するために使用することができる、任意のタイプのコンピュータコード、又はコンピュータ実行可能な指示のセットを指す、一般的な意味で使用される。更に、本実施形態の１つの態様によると、実行されたときに本発明の方法を実行する１つ以上コンピュータプログラムは、単一のコンピュータ又はプロセッサ上に配置される必要はないが、多くの異なるコンピュータ又はプロセッサの中でモジュール方式で分散されて、本発明の様々な態様を実施することができる。
【０１２０】
コンピュータ実行可能な指示は、１つ以上コンピュータ又は他のデバイスによって実行される、多くの形態、例えばプログラムモジュールであってもよい。一般的には、プログラムモジュールは、特定のタスクを実行するか、又は特定の抽象データタイプを実装する、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含む。典型的に、プログラムモジュールの機能性は、様々な実施形態で望ましいように組み合わされても、又は分散されてもよい。
【０１２１】
本発明の様々な態様は、単独でも、組み合わせでも、又は前述の記載された実施形態で特に記載されていない様々な構成において使用されてもよく、かつ、したがってその用途を、図面に示された前述の記述で説明された構成要素の細部及び構成には限定されない。例えば、一実施形態で記載された態様は、他の実施形態で記載された態様と任意の方式で組み合わされてもよい。
【０１２２】
また、本発明は方法として実施されてもよく、その例が提供されている。本方法の一部として実施される行為は、任意の好適な方法で順序付けられてもよいしたがって、例示されるものとは異なる順序で行為が実行される、実施形態を構築することができ、このことは、一部の行為が、例示的実施形態では逐次的行為として示されていても、同時に実行されることを含み得る。
【０１２３】
請求項の要素を修正するために、請求項において順序を示す用語、例えば「第１」、「第２」、「第３」等の使用は、それ自体はいずれの優先度、先行性、すなわちある請求項が他より上である、又は方法の行為が実施された一時的な順序を暗示せず、単に、特定の名前を有する１つの請求項の要素を、同じ名前（しかし、通常の用語の使用に関して）を有する他の要素から区別するために付番される。
【０１２４】
また、本明細書で使用される専門語及び専門用語は、説明目的のためであり、限定するものと見なされるべきではない。本明細書での「含む」「備える」、又は「有する」、「含有する」、「関わる」、及びそれらの変形の使用は、その後に列挙される項目及びその同等物、並びに追加の項目を包括することを意味される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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