(57)【要約】【課題】動作の安定化を図ることができ、配線抵抗のバラツキを小さくすることができる半導体装置及びその製造方法を得る。【解決手段】半導体基板１の主面にトレンチ９が形成されている。トレンチゲート２がトレンチ９の内部に形成されている。トレンチゲート２は、順に積層された第１のポリシリコン層２ａ、Ｓｉ金属化合物層２ｂ、及び第２のポリシリコン層２ｃを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
主面にトレンチが形成された半導体基板と、
前記トレンチの内部に形成されたトレンチゲートとを備え、
前記トレンチゲートは、順に積層された第１のポリシリコン層、Ｓｉ金属化合物層、及び第２のポリシリコン層を有することを特徴とする半導体装置。
【請求項２】
ゲート配線を更に備え、
前記トレンチゲートは、前記トレンチから前記半導体基板の前記主面の上に引き出された引き上げ部を有し、
前記引き上げ部において前記第２のポリシリコン層が除去され、
前記ゲート配線は、前記引き上げ部の前記Ｓｉ金属化合物層に直接的に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の主面にトレンチを形成する工程と、
前記トレンチの内部に第１のポリシリコン層を形成する工程と、
前記第１のポリシリコン層の上に金属膜を形成し、熱処理により前記第１のポリシリコン層の最上部と前記金属膜を反応させてＳｉ金属化合物層を形成し、未反応の前記金属膜を除去する工程と、
前記Ｓｉ金属化合物層の上に第２のポリシリコン層を形成して前記トレンチを埋め込む工程と、
前記第２のポリシリコン層を前記トレンチの最上面までウェットエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のトレンチ型の半導体装置では、ＭＯＳ構造トランジスタのトレンチゲートはポリシリコンの単層であった。ポリシリコンの抵抗は金属配線に比べて大きいため、微細化又は配線長が長くなると抵抗により信号伝達の遅延が顕在化する。例えば、大電流化に伴う半導体装置の大型化により、半導体装置の外部から制御信号が入力されるゲートボンディングパッドからの距離が離れた末端部での動作遅延が顕著になり、動作が不安定になる場合もあった。これに対して、ポリシリコンとシリサイドの２層構造のトレンチゲートが提案されている（例えば、特許文献１，２参照）。シリサイドはポリシリコンよりも抵抗が小さいため、配線抵抗を低減させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１７９２７７号公報
【特許文献２】特開２０１３−０５５２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２層構造のトレンチゲートのシリサイドは、トレンチ内に金属をスパッタにより成膜して形成する。しかし、深いトレンチ内に均一に成膜することは困難である。このため、ウエハ面内で仕上がり膜厚にバラツキが発生し、素子ごとの配線抵抗のバラツキが大きくなるという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は動作の安定化を図ることができ、配線抵抗のバラツキを小さくすることができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、主面にトレンチが形成された半導体基板と、前記トレンチの内部に形成されたトレンチゲートとを備え、前記トレンチゲートは、順に積層された第１のポリシリコン層、Ｓｉ金属化合物層、及び第２のポリシリコン層を有することを特徴とする。
【発明の効果】
【０００７】
本発明では、トレンチゲートは、順に積層された第１のポリシリコン層、Ｓｉ金属化合物層、及び第２のポリシリコン層を有する３層構造である。これにより、動作の安定化を図ることができ、配線抵抗のバラツキを小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す平面図である。
【図２】図１の破線で囲った部分を拡大した平面図である。
【図３】図２のＩ−ＩＩに沿った断面図である。
【図４】図２のＩＩＩ−ＩＶに沿った断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１９】比較例に係る半導体装置を示す断面図である。
【図２０】比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施の形態に係る半導体装置を示す平面図である。この半導体装置はＩＧＢＴである。ＩＧＢＴのセル部分が形成される素子形成領域は、平面視においてその周囲が高耐圧領域で囲まれている。半導体基板１の主面に複数のトレンチゲート２が形成され、それらはゲート配線３を介してゲートボンディングパッド４に接続されている。なお、図１ではエミッタ電極を省略している。
【００１０】
図２は図１の破線で囲った部分を拡大した平面図である。複数のトレンチゲート２が形成されたセル部分の上にエミッタ電極５が形成されている。ゲート配線３がコンタクト部６を介してトレンチゲート２に接続されている。
【００１１】
図３は図２のＩ−ＩＩに沿った断面図である。ｎ型の半導体基板１の主面にｐ型ベース層７が形成され、その表面にｎ型エミッタ層８が形成されている。ｎ型エミッタ層８及びｐ型ベース層７を貫通するように半導体基板１の主面にトレンチ９が形成されている。トレンチゲート２が、ゲート絶縁膜１０を介してトレンチ９の内部に形成されている。
【００１２】
エミッタ電極５はｎ型エミッタ層８及びｐ型ベース層７に接続され、層間絶縁膜１１によりトレンチゲート２と絶縁されている。半導体基板１の裏面にｐ型コレクタ層１２が形成されている。ｐ型コレクタ層１２にコレクタ電極１３が接続されている。なお、半導体装置はＩＧＢＴに限られるものではなく、同様にトレンチゲート構造を有するＭＯＳＦＥＴでもよい。
【００１３】
本実施の形態の特徴として、トレンチゲート２は、下から順に積層された第１のポリシリコン層２ａ、Ｓｉ金属化合物層であるＴｉＳｉ層２ｂ、及び第２のポリシリコン層２ｃを有する三層構造である。
【００１４】
図４は図２のＩＩＩ−ＩＶに沿った断面図である。図３と図４は直交する関係にある。トレンチゲート２は、トレンチ９から半導体基板１の主面の上に引き出され、セル部分とは区別される引き上げ部１４を有する。引き上げ部１４において第２のポリシリコン層２ｃが除去されている。ゲート配線３は、層間絶縁膜１１に形成された開口であるコンタクト部６を介して引き上げ部１４のＴｉＳｉ層２ｂに接続している。トレンチゲート２の一端部にあるコンタクト部６に印加された電圧はトレンチ９の延在方向で他端部へ伝わる。その際に低抵抗であるＴｉＳｉ層２ｂを主に電子が移動し、信号が伝わる。
【００１５】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図５から図１８は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図５，７，９，１１，１３，１５，１７は図３に対応し、図６，８，１０，１２，１４，１６，１８は図４の一部に対応する。なお、説明の簡略化のため、ｐ型ベース層７及びｎ型エミッタ層８は図示を省略する。
【００１６】
まず、図５及び図６に示すように、半導体基板１の主面の素子形成領域内に、セル部分を構成するトレンチ９を形成する。トレンチ９の内部にゲート絶縁膜１０と第１のポリシリコン層２ａを順に形成する。その際、第１のポリシリコン層２ａはトレンチ９が埋まる程度の膜厚とする。これにより、半導体基板１の主面の上にも第１のポリシリコン層２ａが形成され、引き上げ部１４を構成するものとなる。
【００１７】
次に、図７及び図８に示すように、写真製版を用いて所望のエッチングマスク１７を形成した後、第１のポリシリコン層２ａをドライエッチングする。この際、トレンチ９の内部の第１のポリシリコン層２ａを、トレンチ９の深さのおおよそ１／３から１／５の膜厚になるまでエッチングする。引き上げ部１４の第１のポリシリコン層２ａは、その上にエッチングマスク１７が形成されているため、エッチングされずに残る。
【００１８】
次に、図９及び図１０に示すように、ゲート絶縁膜１０及び第１のポリシリコン層２ａの上に、金属層であるＴｉ層１５をスパッタにより形成する。次に、図１１及び図１２に示すように、高温の熱処理により第１のポリシリコン層２ａの最上部とＴｉ層１５を反応させてＴｉＳｉ層２ｂを形成する。
【００１９】
次に、図１３及び図１４に示すように、ウェットエッチングにより未反応のＴｉ層１５を除去する。その際、前工程で形成されたＴｉＳｉ層２ｂは除去されず、第１のポリシリコン層２ａの上部のみに選択的にＴｉＳｉ層２ｂが残る。そして、ＴｉＳｉを選択的に溶解させる希フッ酸などを用いたウェット処理を軽く行う。これにより、不良の要因となる微小なＴｉＳｉ異物を除去することができる。表面に残る異物を除去できる程度の最適時間で処理する。その際、トレンチ９内のＴｉＳｉ層２ｂの最表面もエッチングされるが、動作をする箇所の形状は変化しない。
【００２０】
次に、図１５及び図１６に示すように、ＴｉＳｉ層２ｂの上を含む半導体基板１の主面に第２のポリシリコン層２ｃを形成してトレンチ９を埋め込む。次に、図１７及び図１８に示すように、第２のポリシリコン層２ｃをトレンチ９の最上面までウェットエッチングする。エッチングに用いる薬液は、例えばフッ酸と硝酸と酢酸の混酸である。この際に、本来残るべきではない微小なＳｉ異物も同時に除去される。また、引き上げ部１４では第２のポリシリコン層２ｃが除去されてＴｉＳｉ層２ｂが露出される。
【００２１】
その後、層間絶縁膜１１、コンタクト部６、エミッタ電極５、及びゲート配線３等を順に形成することにより、図１から図４に示す半導体装置が製造される。
【００２２】
続いて、本実施の形態の効果を比較例と比較して説明する。図１９及び図２０は比較例に係る半導体装置を示す断面図である。図１９は図３に対応し、図２０は図４に対応する。比較例ではトレンチゲート２はポリシリコン層１６のみからなる。ポリシリコンの抵抗は金属配線に比べて大きいため、微細化又は配線長が長くなると抵抗により信号伝達の遅延が顕在化する。例えば、大電流化に伴う半導体装置の大型化により、半導体装置の外部から制御信号が入力されるゲートボンディングパッドからの距離が離れた末端部での動作遅延が顕著になり、動作が不安定になる場合もある。
【００２３】
一方、本実施の形態では、トレンチゲート２が、ポリシリコンよりも抵抗が小さいＴｉＳｉ層２ｂを有する。これにより、配線抵抗を低減させることができる。この結果、素子サイズの増大と配線長の延長による素子内の動作の遅延を無くすことができるため、ゲート電圧印加にて装置の末端部まで高速で同電位になり、動作の安定化を図ることができる。なお、トランジスタ動作は、第２のポリシリコン層２ｃのゲート絶縁膜１０を挟んだ反対側に形成されるチャネル部で決定する。このため、トレンチゲート２の構造が比較例とは異なっても、トランジスタ動作は比較例と同様である。
【００２４】
また、ポリシリコンとシリサイドの２層構造のトレンチゲートでは、トレンチ内に金属をスパッタにより埋め込んでシリサイドを形成する。しかし、トレンチ内に金属をスパッタにより均一に成膜することは困難であるため、膜厚にバラツキが発生し、素子ごとの配線抵抗のバラツキが大きくなる。一方、本実施の形態では、ＴｉＳｉ層２ｂの上に第２のポリシリコン層２ｃを形成してトレンチ９を埋め込むため、膜厚のバラツキが少なく、配線抵抗のバラツキを低減することができる。ＴｉＳｉ層２ｂは熱処理により第１のポリシリコン層２ａの最上部とＴｉ層１５が反応して形成されるため、ＴｉＳｉ層２ｂの膜厚は熱処理の条件により制御することができる。未反応のＴｉ層１５は除去するため、スパッタによるＴｉ層１５の膜厚のバラツキはトレンチゲート２の膜厚に影響しない。
【００２５】
また、比較例では、ゲート配線３が、引き上げ部１４のポリシリコン層１６に接続しているため、コンタクト抵抗が高い。一方、本実施の形態では、ゲート配線３は、ポリシリコンを介さずに、引き上げ部１４のＴｉＳｉ層２ｂに直接的に接続している。これにより、比較例に比べてコンタクト抵抗を下げることができる。この結果、更に動作の安定化を図ることができる。
【００２６】
また、比較例では、ポリシリコンのエッチングをトレンチ９の上面で制御性よくストップするためにドライエッチングを用いる。このため、エッチング時に微小異物がマスクとなってシリコン残が生成される。このシリコン残が原因となってゲート間ショートなどの不良が発生して、信頼性を損ねる。一方、本実施の形態では、ウェットエッチングにより不良要因のポリシリコン残が除去されるため、信頼性を向上させることができる。また、第２のポリシリコン層２ｃを堆積する際にトレンチ９内に既に第１のポリシリコン層２ａ及びＴｉＳｉ層２ｂが形成されているため、第２のポリシリコン層２ｃの膜厚を薄くすることができる。このため、第２のポリシリコン層２ｃのウェットエッチングをトレンチ９の上面で制御性よくストップすることができる。
【００２７】
また、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体基板によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２８】
１  半導体基板、２  トレンチゲート、２ａ  第１のポリシリコン層、２ｂ  ＴｉＳｉ層（Ｓｉ金属化合物層）、２ｃ  第２のポリシリコン層、３  ゲート配線、９  トレンチ、１４  引き上げ部、１５  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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