(57)【要約】【課題】データ記憶の高信頼性及び小面積を両立させることができるメモリ装置を提供することを課題とする。【解決手段】制御部は、電源電圧が閾値より低い場合には、第１のローアドレスにより選択される第３のメモリセル（２０３）に第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、第１のローアドレス及び第１のコラムアドレスにより選択される第１のメモリセル（２０１）に第１の１ビットデータを書き込み、第１のローアドレスにより選択される第２のメモリセル（２０２）に第１の１ビットデータの論理反転の第２の１ビットデータを書き込み、電源電圧が閾値より高い場合には、第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、第１のローアドレス及び第１のコラムアドレスにより選択される第１のメモリセルに第１の１ビットデータを書き込む。【選択図】図２
2018005967.tif 000002
【特許請求の範囲】
【請求項１】
ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、
電源電圧が閾値より低いか否かを検出する電圧検出部と、
第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに第１の１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルに前記第１の１ビットデータの論理反転の第２の１ビットデータを書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに前記第１の１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルの１ビットデータを維持する制御部と
を有することを特徴とするメモリ装置。
【請求項２】
前記制御部は、
前記第１のローアドレス及び前記第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記第１の１ビットデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第２の１ビットデータを基に読み出しデータを出力し、
前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記第１の１ビットデータを基に読み出しデータを出力することを特徴とする請求項１記載のメモリ装置。
【請求項３】
ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、
第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている第１の１ビットデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第１の１ビットデータの論理反転の第２の１ビットデータを基に読み出しデータを出力し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記第１の１ビットデータを基に読み出しデータを出力する制御部と
を有することを特徴とするメモリ装置。
【請求項４】
ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、各々が２個のトランジスタ及び２個の容量により相補の２ビットデータを記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、
電源電圧が閾値より低いか否かを検出する電圧検出部と、
第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルに相補の２ビットデータを書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルの２ビットデータを維持する制御部と
を有することを特徴とするメモリ装置。
【請求項５】
前記制御部は、
前記第１のローアドレス及び前記第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記相補の２ビットデータを基に読み出しデータを出力し、
前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記１ビットデータを基に読み出しデータを出力することを特徴とする請求項４記載のメモリ装置。
【請求項６】
ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、各々が２個のトランジスタ及び２個の容量により相補の２ビットデータを記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、
第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記相補の２ビットデータを基に読み出しデータを出力し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記１ビットデータを基に読み出しデータを出力する制御部と
を有することを特徴とするメモリ装置。
【請求項７】
ローアドレス及びコラムアドレスにより選択され、データ及び第１のビット数のエラー訂正情報を記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、前記第１のビット数より多い第２のビット数のエラー訂正情報を記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、
電源電圧が閾値より低いか否かを検出する電圧検出部と、
第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルにデータ及び前記第１のビット数のエラー訂正情報を書き込み、前記第１のローアドレスにより選択される第２のメモリセルに前記第２のビット数のエラー訂正情報を書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルにデータ及び前記第１のビット数のエラー訂正情報を書き込み、前記第１のローアドレスにより選択される第２のメモリセルの前記第２のビット数のエラー訂正情報を維持する制御部と
を有することを特徴とするメモリ装置。
【請求項８】
さらに、前記第１のローアドレス及び前記第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第２のビット数のエラー訂正情報を基に前記データをエラー訂正し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のビット数のエラー訂正情報を基に前記データをエラー訂正するエラー訂正部を有することを特徴とする請求項７記載のメモリ装置。
【請求項９】
ローアドレス及びコラムアドレスにより選択され、データ及び第１のビット数のエラー訂正情報を記憶する複数の第１のメモリセルと、
前記ローアドレスにより選択され、前記第１のビット数より多い第２のビット数のエラー訂正情報を記憶する複数の第２のメモリセルと、
前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、
第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第２のビット数のエラー訂正情報を基に前記データをエラー訂正し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のビット数のエラー訂正情報を基に前記データをエラー訂正するエラー訂正部と
を有することを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関する。
【背景技術】
【０００２】
複数のメモリセルを有するセルアレイと、セルアレイを制御する周辺回路と、動作情報判定回路とを有する半導体集積回路装置が知られている（特許文献１参照）。動作情報判定回路は、メモリセルを１個使用して１ビットを記憶する第１の動作モード、及び半導体メモリセルを２個使用して１ビットを記憶する第２の動作モードのいずれかを判定し、セルアレイを第１ 、第２の動作モードのいずれで動作させるかの動作情報を、周辺回路に与える。
【０００３】
また、ビット線及びビット相補線を有するビット線対と、ビット線対と交差するように配置されたワード線及びプレート線と、メモリセル部とを有する強誘電体メモリが知られている（特許文献２参照）。メモリセル部は、第１メモリセルと第２メモセルセルを有する。第１メモリセルは、対応するワード線及びプレート線の電位にしたがってビット線から入力したデータを記憶し且つビット線にデータを出力する１Ｔ／１Ｃ型のメモリセルである。第２メモリセルは、対応するワード線及びプレート線の電位にしたがってビット相補線から入力したデータを記憶し且つビット相補線にデータを出力する１Ｔ／１Ｃ型のメモリセルである。また、強誘電体メモリは、ビット線対と交差するように配置された判定用ワード線及び判定用プレート線と、判定用メモリセル部とを有する。判定用メモリセル部は、対応する判定用ワード線及び判定用プレート線の電位にしたがってビット線及びビット相補線から入力した相補データを記憶し且つビット線及びビット相補線に相補データを出力する２Ｔ／２Ｃ型の判定用メモリセルを有する。参照電位発生部は、第１参照電位発生回路と第２参照電位発生回路を有する。第１参照電位発生回路は、第２メモリセルからビット相補線にデータが読み出されるときにビット線に参照電位を印加する。第２参照電位発生回路は、第１メモリセルからビット線にデータが読み出されるときにビット相補線に参照電位を印加する。センスアンプは、ビット線及びビット相補線の電位を比較し、電位が高い方の線に所定のハイレベル電位を印加するとともに電位が低い方の線に所定のローレベル電位を印加する。コントロール部は、判定用メモリセルから読み出されたデータを第１メモリセルに記憶させた後で、記憶データを第１メモリセルから読み出して判定用メモリセルに書き込む動作を第１メモリセルに対して行う。そして、コントロール部は、判定用メモリセルから読み出されたデータを第２メモリセルに記憶させた後で、記憶データを第２メモリセルから読み出して判定用メモリセルに書き込む動作を第２メモリセルに対して行う。
【０００４】
また、供給される電圧を監視する電圧監視回路と、複数のメモリセルを有しリフレッシュ機能を有するメモリコアとを有する半導体記憶装置が知られている（特許文献３参照）。レジスタ回路は、メモリコアのメモリセルに対してデータの書き込みを行った際に、供給される電圧が所要の電圧以下の状態であることを電圧監視回路により検出した場合に、フラグが設定されるとともに、書き込みを行ったアドレスを保持する。制御回路は、レジスタ回路に設定されるフラグに応じて、レジスタ回路に保持されているアドレスに対するリフレッシュ動作による再書き込みをメモリコアに実行させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−９２９１５号公報
【特許文献２】特開２００４−２３４７８８号公報
【特許文献３】特開２０１５−１５３４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
１Ｔ１Ｃ型のメモリセルは、２Ｔ２Ｃ型のメモリセルに対して、面積が小さいが、データ記憶の信頼性が低い。逆に、２Ｔ２Ｃ型のメモリセルは、１Ｔ１Ｃ型のメモリセルに対して、データ記憶の信頼性が高いが、面積が大きい。
【０００７】
１つの側面では、本発明の目的は、データ記憶の高信頼性及び小面積を両立させることができるメモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
メモリ装置は、ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、電源電圧が閾値より低いか否かを検出する電圧検出部と、第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに第１の１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルに前記第１の１ビットデータの論理反転の第２の１ビットデータを書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに前記第１の１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルの１ビットデータを維持する制御部とを有する。
【０００９】
また、メモリ装置は、ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている第１の１ビットデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第１の１ビットデータの論理反転の第２の１ビットデータを基に読み出しデータを出力し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記第１の１ビットデータを基に読み出しデータを出力する制御部とを有する。
【００１０】
また、メモリ装置は、ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、各々が２個のトランジスタ及び２個の容量により相補の２ビットデータを記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、電源電圧が閾値より低いか否かを検出する電圧検出部と、第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルに相補の２ビットデータを書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに１ビットデータを書き込み、前記第１のローアドレスにより選択される第２のメモリセルの２ビットデータを維持する制御部とを有する。
【００１１】
また、メモリ装置は、ローアドレス及びコラムアドレスにより選択され、各々が１個のトランジスタ及び１個の容量により１ビットデータを記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、各々が２個のトランジスタ及び２個の容量により相補の２ビットデータを記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記相補の２ビットデータを基に読み出しデータを出力し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されている前記１ビットデータを基に読み出しデータを出力する制御部とを有する。
【００１２】
また、メモリ装置は、ローアドレス及びコラムアドレスにより選択され、データ及び第１のビット数のエラー訂正情報を記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、前記第１のビット数より多い第２のビット数のエラー訂正情報を記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧を示す電圧検出ビットを記憶する複数の第３のメモリセルと、電源電圧が閾値より低いか否かを検出する電圧検出部と、第１のローアドレス及び第１のコラムアドレスへの書き込み要求を入力すると、前記電源電圧が閾値より低い場合には、前記第１のローアドレスにより選択される第３のメモリセルに前記第１のコラムアドレス及び低電圧を示す電圧検出ビットを書き込み、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルにデータ及び前記第１のビット数のエラー訂正情報を書き込み、前記第１のローアドレスにより選択される第２のメモリセルに前記第２のビット数のエラー訂正情報を書き込み、前記電源電圧が閾値より高い場合には、前記第１のローアドレスにより選択される第３のメモリセルに記憶されているコラムアドレス及び標準電圧を示す電圧検出ビットを維持し、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルにデータ及び前記第１のビット数のエラー訂正情報を書き込み、前記第１のローアドレスにより選択される第２のメモリセルの前記第２のビット数のエラー訂正情報を維持する制御部とを有する。
【００１３】
また、メモリ装置は、ローアドレス及びコラムアドレスにより選択され、データ及び第１のビット数のエラー訂正情報を記憶する複数の第１のメモリセルと、前記ローアドレスにより選択され、前記第１のビット数より多い第２のビット数のエラー訂正情報を記憶する複数の第２のメモリセルと、前記ローアドレスにより選択され、コラムアドレス及び標準電圧又は低電圧の電圧検出ビットを記憶する複数の第３のメモリセルと、第１のローアドレス及び第１のコラムアドレスからの読み出し要求を入力すると、前記第１のローアドレスにより選択される第３のメモリセルに記憶されている電圧検出ビットが低電圧を示し、かつ前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと同じである場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のローアドレスにより選択される第２のメモリセルに記憶されている前記第２のビット数のエラー訂正情報を基に前記データをエラー訂正し、前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されている電圧検出ビットが標準電圧を示す場合、又は前記第１のローアドレスにより選択される前記第３のメモリセルに記憶されているコラムアドレスが前記第１のコラムアドレスと異なる場合には、前記第１のローアドレス及び前記第１のコラムアドレスにより選択される第１のメモリセルに記憶されているデータ及び前記第１のビット数のエラー訂正情報を基に前記データをエラー訂正するエラー訂正部とを有する。
【発明の効果】
【００１４】
１つの側面では、データ記憶の高信頼性及び小面積を両立させることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態による強誘電体メモリ装置の構成例を示す図である。
【図２】図２は、メモリセルアレイの構成例を示す図である。
【図３】図３（Ａ）は電源電圧が標準電圧である場合の書き込み動作を示す図であり、図３（Ｂ）は電源電圧が低電圧である場合の書き込み動作を示す図である。
【図４】図４（Ａ）〜（Ｃ）は、読み出し動作を示す図である。
【図５】図５（Ａ）は第１のメモリセル、コラムセレクタ及びプリセンス回路の構成例を示す回路図であり、図５（Ｂ）及び（Ｃ）はセンスアンプの構成例を示す回路図である。
【図６】図６（Ａ）は第２のメモリセルの構成例を示す回路図であり、図６（Ｂ）は第３のメモリセル及びセンスアンプの構成例を示す回路図である。
【図７】図７は、第２の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。
【図８】図８は、電源電圧が低電圧である場合の書き込み動作を示す図である。
【図９】図９は、電源電圧が標準電圧である場合の書き込み動作を示す図である。
【図１０】図１０は、読み出し動作を示す図である。
【図１１】図１１は、第３の実施形態によるメモリセルアレイの構成例を示す図である。
【図１２】図１２は、１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）を説明するための図である。
【図１３】図１３は、第３の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。
【図１４】図１４は、第４の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図１は、第１の実施形態による強誘電体メモリ装置の構成例を示す図である。インバータ１０８は、ライトイネーブル信号／ＷＥの論理反転信号を内部ライトイネーブル信号ｉｎｔＷＥとして制御部１０６に出力する。否定論理和（ＮＯＲ）回路１０９は、内部ライトイネーブル信号ｉｎｔＷＥとアウトプットイネーブル信号／ＯＥとの否定論理和信号を内部アウトプットイネーブル信号ｉｎｔＯＥとして制御部１０６に出力する。否定論理積（ＮＡＮＤ）回路１１０は、ライトイネーブル信号／ＷＥとアウトプットイネーブル信号／ＯＥとの否定論理積信号を出力する。論理積（ＡＮＤ）回路１１１は、否定論理積回路１１０の出力信号と第１のチップイネーブル信号／ＣＥ１の論理反転信号との論理積信号を出力する。論理積回路１１２は、論理積回路１１１の出力信号と第２のチップイネーブル信号ＣＥ２との論理積信号をアドレスラッチ１０１及び制御部１０６に出力する。
【００１７】
アドレスラッチ１０１は、アドレスＡ０〜Ａ１６をラッチし、アドレスＡ０〜Ａ１６の上位ビットのローアドレスＲＡをローデコーダ１０２に出力し、アドレスＡ０〜Ａ１６の下位ビットのコラムアドレスＣＡをコラムデコーダ１０３に出力する。制御部１０６は、外部端子１０７に対して、例えば１６ビットのデータを入出力する。具体的には、制御部１０６は、論理積回路１１２の出力信号、内部ライトイネーブル信号ｉｎｔＷＥ及び内部アウトプットイネーブル信号ｉｎｔＯＥを基に、書き込み要求又は読み出し要求を解釈する。そして、制御部１０６は、書き込み要求の場合には、メモリセルアレイ１０４に書き込むためのデータを外部端子１０７から入力し、読み出し要求の場合には、メモリセルアレイ１０４から読み出したデータを外部端子１０７に出力する。
【００１８】
メモリセルアレイ１０４は、２次元行列状に配列された複数の強誘電体メモリセルを有し、アドレスＡ０〜Ａ１６に応じた強誘電体メモリセルにデータを記憶する。各強誘電体メモリセルは、ワード線及びビット線の選択により特定される。ローデコーダ１０２は、ローアドレスＲＡに応じたワード線を選択する。コラムデコーダ１０３は、コラムアドレスＣＡに応じたビット線を選択する。アンプ１０５は、ライトアンプにより、制御部１０６から入力したデータを増幅し、コラムデコーダ１０３を介してメモリセルアレイ１０４に出力する。書き込み要求（ライトコマンド）が入力されると、メモリセルアレイ１０４では、選択されたワード線及びビット線の強誘電体メモリセルにデータが書き込まれる。また、読み出し要求（リードコマンド）が入力されると、メモリセルアレイ１０４では、選択されたワード線及びビット線の強誘電体メモリセル１０３からデータが読み出される。アンプ１０５は、センスアンプにより、読み出されたデータを増幅し、制御部１０６に出力する。
【００１９】
図２は、図１のメモリセルアレイ１０４の構成例を示す図である。メモリセルアレイ１０４は、ローアドレスＲＡ及びコラムアドレスＣＡにより選択される行列状の複数の第１のメモリセル２０１と、ローアドレスＲＡ毎に設けられる複数の第２のメモリセル２０２と、ローアドレスＲＡ毎に設けられる複数の第３のメモリセル２０３とを有する。複数の第１のメモリセル２０１は、１Ｔ１Ｃ型のメモリセルであり、ローアドレスＲＡ及びコラムアドレスＣＡにより選択され、各々が１個のトランジスタ及び１個の強誘電体容量により１ビットデータを記憶する。第２のメモリセル２０２は、１Ｔ１Ｃ型のメモリセルであり、ローアドレスＲＡにより選択され、各々が１個のトランジスタ及び１個の強誘電体容量により１ビットデータを記憶する。強誘電体メモリ装置は、電圧検出部２０７を有する。電圧検出部２０７は、電源電圧を検出し、電圧検出フラグ（電圧検出ビット）を出力する。電圧検出部２０７は、電源電圧が閾値より高い場合には標準電圧を示す電圧検出フラグを出力し、電源電圧が閾値より低い場合には低電圧を示す電圧検出フラグを出力する。この閾値は、マージンをもった標準動作条件の範囲内であって、メモリデバイスの安定動作する電圧の下限近傍に設定する。例えば、電源電圧は、電源オフ、スタンバイ動作、瞬間電圧低下等により、閾値より低くなる。また、閾値としては、例えば、標準電圧が３Ｖの場合は２．５Ｖ、標準電圧が１．８Ｖの場合は１．５Ｖを用いる。複数の第３のメモリセル２０３は、ローアドレスＲＡにより選択され、コラムアドレス及び電圧検出フラグを記憶する。第３のメモリセル２０３に記憶される電圧検出フラグの初期値は、標準電圧を示す電圧検出フラグである。複数の第３のメモリセル２０３は、２Ｔ２Ｃ型のメモリセルであり、各々が２個のトランジスタ及び２個の強誘電体容量により相補の２ビットデータを記憶する。
【００２０】
制御部１０６は、書き込み時の電源電圧が標準電圧である場合には、第１のメモリセル２０１に信頼性の高い書き込みを行うことができ、書き込み時の電源電圧が低電圧である場合には、第１のメモリセル２０１に信頼性の高い書き込みを行うことができない。標準電圧時に書き込まれた第１のメモリセル２０１のデータ記憶の信頼性は高く、低電圧時に書き込まれた第１のメモリセル２０１のデータ記憶の信頼性は低い。
【００２１】
１Ｔ１Ｃ型のメモリセルは、２Ｔ２Ｃ型のメモリセルに対して、面積が小さいが、データ記憶の信頼性が低い。逆に、２Ｔ２Ｃ型のメモリセルは、１Ｔ１Ｃ型のメモリセルに対して、面積が大きいが、データ記憶の信頼性が高い。そこで、制御部１０６は、電源電圧が標準電圧である場合には、１Ｔ１Ｃ型の第１のメモリセル２０１にデータを書き込み、第３のメモリセル２０３の初期値の標準電圧を示す電圧検出フラグを維持する。また、制御部１０６は、電源電圧が低電圧である場合には、１Ｔ１Ｃ型の第１のメモリセル２０１と１Ｔ１Ｃ型の第２のメモリセル２０２を用いた２Ｔ２Ｃ型のメモリセルにデータを書き込み、第３のメモリセル２０３にコラムアドレスＣＡ及び低電圧を示す電圧検出フラグを書き込む。低電圧時には、２Ｔ２Ｃ型のメモリセルに書き込むことにより、データ記憶の信頼性を高めることができる。
【００２２】
図３（Ａ）は、電源電圧が標準電圧である場合の書き込み動作を示す図である。ローデコーダ１０２は、ローデコーダ１０２ａ及び１０２ｂを有する。ローデコーダ１０２ａは、ローアドレスＲＡに対応する第１のメモリセル２０１のワード線を選択する。コラムセレクタ３０１は、図１のコラムデコーダ１０３内に設けられ、コラムアドレスＣＡに対応するビット線を選択し、その選択したビット線に書き込みデータ３０２及びリファレンスデータ（Ｖｒｅｆ）３０３Ｈ，３０３Ｌを出力する。リファレンスデータ３０３Ｈは、「１」のリファレンスデータである。リファレンスデータ３０３Ｌは、「０」のリファレンスデータである。ワード線（ローアドレスＲＡ）及びビット線（コラムアドレスＣＡ）により選択された第１のメモリセル２０１には、１６ビットのデータ３０２と、１ビットのリファレンスデータ３０３Ｈと、１ビットのリファレンスデータ３０３Ｌが書き込まれる。第１のメモリセル２０１は、１Ｔ１Ｃ型のメモリセルである。この際、制御部１０６は、第２のメモリセル２０２への書き込みを行わない。ローデコーダ１０２ｂは、ローアドレスＲＡに対応する第３のメモリセル２０３のワード線を選択する。制御部１０６は、第３のメモリセル２０３への外部データに対応した書き込みを行わない。第３のメモリセル２０３は、センスアンプで読み出した値の再書き込みを行い、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを維持する。
【００２３】
以上のように、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より高い場合には、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される各第１のメモリセル２０１に各第１の１ビットデータ３０２を書き込み、第１のローアドレスＲＡにより選択される各第２のメモリセル２０２の各１ビットデータを維持する。そして、制御部１０６は、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰ及び電圧検出フラグ（電圧検出ビット）ＦＬＧを維持する。
【００２４】
図３（Ｂ）は、電源電圧が低電圧である場合の書き込み動作を示す図である。ローデコーダ１０２ａは、ローアドレスＲＡに対応する第１のメモリセル２０１及び第２のメモリセル２０２のワード線を選択する。コラムセレクタ３０１は、コラムアドレスＣＡに対応するビット線を選択し、その選択したビット線に書き込みデータ３０２及びリファレンスデータ（Ｖｒｅｆ）３０３Ｈ，３０３Ｌを出力する。ワード線（ローアドレスＲＡ）及びビット線（コラムアドレスＣＡ）により選択された第１のメモリセル２０１には、１６ビットのデータ３０２と、１ビットのリファレンスデータ３０３Ｈと、１ビットのリファレンスデータ３０３Ｌが書き込まれる。制御部１０６は、ワード線（ローアドレスＲＡ）により選択された第２のメモリセル２０２に論理反転データ３０４を書き込む。データ３０４は、データ３０２に対して論理反転のデータである。データ３０２及び３０４は、相補のデータである。第１のメモリセル２０１は１Ｔ１Ｃ型のメモリセルであり、第２のメモリセル２０２も１Ｔ１Ｃ型のメモリセルである。第１のメモリセル２０１及び第２のメモリセル２０２は、２Ｔ２Ｃ型のメモリセルを構成する。制御部１０６は、２Ｔ２Ｃ型の各メモリセル２０１及び２０２に各相補の２ビットデータ３０２及び３０４を書き込む。ローデコーダ１０２ｂは、ローアドレスＲＡに対応する第３のメモリセル２０３のワード線を選択する。電圧検出部２０７は、低電圧を示す電圧検出フラグＦＬＧを出力する。コラムアドレスＣＡは、コラムアドレスＣＡＰとしてライトアンプ３０５に入力される。ライトアンプ３０５は、図１のアンプ１０５内に設けられ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを増幅して第３のメモリセル２０３に出力する。ローデコーダ１０２ｂにより選択された第３のメモリセル２０３には、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧが書き込まれる。コラムアドレスＣＡＰは、データ３０２が書き込まれたコラムアドレスＣＡである。電圧検出フラグＦＬＧは、低電圧を示す。
【００２５】
以上のように、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より低い場合には、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される各第１のメモリセル２０１に各第１の１ビットデータ３０２を書き込む。そして、制御部１０６は、第１のローアドレスＲＡにより選択される各第２のメモリセル２０２に各第１の１ビットデータ３０２の論理反転の各第２の１ビットデータ３０４を書き込む。そして、制御部１０６は、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に第１のコラムアドレスＣＡ（ＣＡＰ）及び低電圧を示す電圧検出フラグＦＬＧを書き込む。
【００２６】
図４（Ａ）は、読み出し動作の第１のステージを示す図である。制御部１０６は、ローアドレスＲＡ及びコラムアドレスＣＡの読み出し要求を入力する。ローデコーダ１０２ｂは、ローアドレスＲＡに対応する第３のメモリセル２０３のワード線を選択する。ワード線により選択された第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧは、センスアンプ１０５ｂに読み出される。センスアンプ１０５ｂは、図１のアンプ１０５内に設けられ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを増幅する。排他的論理和回路４０１は、コラムアドレスＣＡとコラムアドレスＣＡＰが同じであるか否かを検出する。電圧検出フラグＦＬＧが標準電圧を示す場合、又はコラムアドレスＣＡがコラムアドレスＣＡＰと異なる場合には、標準電圧時に書き込まれたデータであることを示すので、図４（Ｂ）の第２のステージに移行する。また、電圧検出フラグＦＬＧが低電圧を示し、かつコラムアドレスＣＡがコラムアドレスＣＡＰと同じである場合には、低電圧時に書き込まれたデータであることを示すので、図４（Ｃ）の第２のステージに移行する。
【００２７】
図４（Ｂ）は、第３のメモリセル２０３から読み出した電圧検出フラグＦＬＧが標準電圧を示す場合、又はコラムアドレスＣＡがコラムアドレスＣＡＰと異なる場合の第２のステージを示す図である。ローデコーダ１０２ａは、ローアドレスＲＡに対応する第１のメモリセル２０１のワード線を選択する。コラムセレクタ３０１は、コラムアドレスＣＡに対応する第１のメモリセル２０１のビット線を選択する。ワード線及びビット線により選択された第１のメモリセル２０１に記憶されているデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、プリセンス回路ＢＧＳに読み出される。プリセンス回路ＢＧＳは、図１のアンプ１０５内に設けられ、データ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを電荷から電圧に変換してセンスアンプ１０５ａに出力する。センスアンプ１０５ａは、図１のアンプ１０５内に設けられ、１６ビットの各データ３０２及びリファレンスデータ３０３Ｈをそれぞれ差動増幅し、１６ビットの各データ３０２及びリファレンスデータ３０３Ｌをそれぞれ差動増幅し、２値の１６ビットデータを出力する。その詳細は、後に図５（Ｂ）を参照しながら説明する。この場合、標準電圧でデータが書き込まれており、データ書き込みの信頼性が高いので、第２のメモリセル２０２を使用せず、第１のメモリセル２０１のみを用いて読み出しを行う。
【００２８】
以上のように、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡからの読み出し要求を入力すると、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが標準電圧を示す場合には、図４（Ｂ）の読み出しを行う。また、制御部１０６は、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと異なる場合にも、図４（Ｂ）の読み出しを行う。図４（Ｂ）では、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に記憶されている各第１の１ビットデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを基に読み出しデータを出力する。
【００２９】
なお、図４（Ｂ）の読み出しは、破壊読み出しであり、読み出し動作により記憶内容が消去される。そのため、その後、読み出したデータの再書き込みを行う。電圧検出部２０７は、再書き込みの際の電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、図３（Ａ）の第３のメモリセル２０３に示すように、読み出しによりセンスアンプ１０５ｂから出力されたコラムアドレスＣＡＰ及び電圧検出部２０７の電圧検出フラグＦＬＧは、ライトアンプ３０５を介して、ワード線により選択されている第３のメモリセル２０３に書き込まれる。また、図３（Ａ）の第１のメモリセル２０１に示すように、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、コラムセレクタ３０１を介して、第１のメモリセル２０１に書き込まれる。
【００３０】
また、電圧検出部２０７は、再書き込みの際の電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、図３（Ｂ）の第３のメモリセル２０３に示すように、入力のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び電圧検出部２０７の電圧検出フラグＦＬＧは、ライトアンプ３０５を介して、ワード線により選択されている第３のメモリセル２０３に書き込まれる。また、図３（Ｂ）の第１のメモリセル２０１に示すように、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、コラムセレクタ３０１を介して、第１のメモリセル２０１に書き込まれる。また、図３（Ｂ）の第２のメモリセル２０２に示すように、論理反転データ３０４は、第２のメモリセル２０２に書き込まれる。
【００３１】
図４（Ｃ）は、第３のメモリセル２０３から読み出した電圧検出フラグＦＬＧが低電圧を示し、かつコラムアドレスＣＡがコラムアドレスＣＡＰと同じである場合の第２のステージを示す図である。ローデコーダ１０２ａは、ローアドレスＲＡに対応する第１のメモリセル２０１及び第２のメモリセル２０２のワード線を選択する。コラムセレクタ３０１は、コラムアドレスＣＡに対応する第１のメモリセル２０１のビット線を選択する。ワード線及びビット線により選択された第１のメモリセル２０１に記憶されているデータ３０２は、プリセンス回路ＢＧＳに読み出される。また、ワード線により選択された第２のメモリセル２０２に記憶されている論理反転データ３０４は、プリセンス回路ＢＧＳに読み出される。プリセンス回路ＢＧＳは、データ３０２及び論理反転データ３０４を電荷から電圧に変換してセンスアンプ１０５ａに出力する。センスアンプ１０５ａは、１６ビットのデータ３０２及び１６ビットの論理反転データ３０４をビット毎に差動増幅し、２値の１６ビットデータを出力する。その詳細は、後に図５（Ｃ）を参照しながら説明する。この場合、低電圧でデータが書き込まれており、データ書き込みの信頼性が低いので、第１のメモリセル２０１及び第２のメモリセル２０２の相補のデータ３０２及び３０４を用いて読み出しを行う。これにより、信頼性の高いデータ読み出しを行うことができる。
【００３２】
以上のように、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡからの読み出し要求を入力すると、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが低電圧を示し、かつ第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと同じである場合には、図４（Ｃ）の読み出しを行う。図４（Ｃ）では、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される各第１のメモリセル２０１に記憶されている各第１の１ビットデータ３０２及び第１のローアドレスＲＡにより選択される各第２のメモリセル２０２に記憶されている各第２の１ビットデータ３０４を基に読み出しデータを出力する。
【００３３】
なお、図４（Ｃ）の読み出しは、破壊読み出しであり、読み出し動作により記憶内容が消去される。そのため、その後、読み出したデータの再書き込みを行う。電圧検出部２０７は、再書き込みの際の電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、初期値のコラムアドレスＣＡＰ及び標準電圧を示す電圧検出フラグＦＬＧは、ライトアンプ３０５を介して、ワード線により選択されている第３のメモリセル２０３に書き込まれる。また、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、コラムセレクタ３０１を介して、第１のメモリセル２０１に書き込まれる。
【００３４】
また、電圧検出部２０７は、再書き込みの際の電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、図３（Ｂ）の第３のメモリセル２０３に示すように、入力のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び電圧検出部２０７の電圧検出フラグＦＬＧは、ライトアンプ３０５を介して、ワード線により選択されている第３のメモリセル２０３に書き込まれる。また、図３（Ｂ）の第１のメモリセル２０１に示すように、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、コラムセレクタ３０１を介して、第１のメモリセル２０１に書き込まれる。また、図３（Ｂ）の第２のメモリセル２０２に示すように、論理反転データ３０４は、第２のメモリセル２０２に書き込まれる。
【００３５】
図５（Ａ）は、第１のメモリセル２０１、コラムセレクタ３０１及びプリセンス回路ＢＧＳの構成例を示す回路図である。複数の第１のメモリセル２０１は、ローアドレスＲＡ及びコラムアドレスＣＡに対応する行列状に配列される。複数の第１のメモリセル２０１の各々は、１Ｔ１Ｃ型のメモリセルであり、１個のｎチャネル電界効果トランジスタ５０１及び１個の強誘電体容量５０２により１ビットデータを記憶する。ｎチャネル電界効果トランジスタ５０１は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続される。強誘電体容量５０２は、ｎチャネル電界効果トランジスタ５０１のドレイン及びプレート線ＰＬ間に接続される。ローデコーダ１０２ａは、ローアドレスＲＡに対応するワード線ＷＬをハイレベルにする。ｎチャネル電界効果トランジスタ５０１は、ゲートがハイレベルになるとオンし、強誘電体容量５０２はビット線ＢＬに接続される。
【００３６】
ビット線ＢＬ及びプレート線ＰＬ間に負の電圧を印加すると、強誘電体容量５０２は分極反転し、「１」のデータが書き込まれる。これに対し、ビット線ＢＬ及びプレート線ＰＬ間に正の電圧を印加すると、強誘電体容量５０２は分極反転せず、「０」のデータが書き込まれる。読み出し時には、プレート線ＰＬに所定の電圧を印加すると、強誘電体容量５０２が「１」のデータを記憶している場合には多量の電荷がビット線ＢＬに移動し、強誘電体容量５０２が「０」のデータを記憶している場合には少量の電荷がビット線ＢＬに移動する。
【００３７】
コラムセレクタ３０１は、コラムアドレスＣＡに対応するビット線ＢＬをプリセンス回路ＢＧＳに接続する。すなわち、第１のメモリセル２０１は、ローアドレスＲＡに対応するワード線ＷＬ及びコラムアドレスＣＡに対応するビット線ＢＬにより選択される。
【００３８】
プリセンス回路ＢＧＳは、スイッチ５０３、ｐチャネル電界効果トランジスタ５０４、容量５０５，５０７、及びｎチャネル電界効果トランジスタ５０８を有し、ビット線ＢＬの電荷を電圧に変換する。ビット線ＢＬに電荷が移動されると、ノード５０６の電圧は上昇する。プリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯは、強誘電体容量５０２が「１」のデータを記憶している場合には高電圧になり、強誘電体容量５０２が「０」のデータを記憶している場合には低電圧になる。
【００３９】
図５（Ｂ）は、センスアンプ１０５ａの構成例を示す回路図である。センスアンプ１０５ａは、差動増幅器５１１及び５１２を有する。データＤ＿ＳＦＯは、第１のメモリセル２０１が記憶するデータ３０２に対応するプリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯである。リファレンスデータＶｒｅｆＨは、第１のメモリセル２０１が記憶するリファレンスデータ３０３Ｈに対応するプリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯである。リファレンスデータ３０３Ｈは「１」のデータであり、リファレンスデータＶｒｅｆＨは高電圧である。リファレンスデータＶｒｅｆＬは、第１のメモリセル２０１が記憶するリファレンスデータ３０３Ｌに対応するプリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯである。リファレンスデータ３０３Ｌは「０」のデータであり、リファレンスデータＶｒｅｆＬは低電圧である。センスアンプ１０５ａ内のスイッチをオンすることにより、センスアンプ１０５ａは活性化する。以下、図５（Ｂ）を参照しながら、図４（Ｂ）の動作を説明する。
【００４０】
まず、データＤ＿ＳＦＯが「０」に対応する低電圧である場合を説明する。差動増幅器５１１は、低電圧のデータＤ＿ＳＦＯ及び高電圧のリファレンスデータＶｒｅｆＨを差動増幅する。その結果、ノードＮ１がハイレベルになり、ノードＮ２がローレベルになる。差動増幅器５１２は、ノードＮ４のローレベル及び低電圧（概略ローレベルと等しい電圧）のリファレンスデータＶｒｅｆＬを差動増幅する。差動増幅器５１２は、ノードＮ４とノードＮ３の電位差が少ないため、増幅するのに時間がかかり、メタステイブルな状態になる。差動増幅器５１１は、ノードＮ１とノードＮ２の電位差が大きいため、すぐに増幅を始め、電位差は開き、差動増幅器５１２に抵抗を介して強い影響を与える。その結果、ノードＮ２及びＮ４がローレベルになり、ノードＮ１及びＮ３がハイレベルになる。ノードＮ２は、ローレベルの正論理データＤを出力し、ノードＮ１は、ハイレベルの負論理データ／Ｄを出力する。
【００４１】
次に、データＤ＿ＳＦＯが「１」に対応する高電圧である場合を説明する。差動増幅器５１２は、高電圧のデータＤ＿ＳＦＯ及び低電圧のリファレンスデータＶｒｅｆＬを差動増幅する。その結果、ノードＮ４がハイレベルになり、ノードＮ３がローレベルになる。差動増幅器５１１は、ノードＮ２のハイレベル及び高電圧（概略ハイレベルと等しい電圧）のリファレンスデータＶｒｅｆＨを差動増幅する。差動増幅器５１１は、ノードＮ１とノードＮ２の電位差が少ないため、増幅するのに時間がかかり、メタステイブルな状態になる。差動増幅器５１２は、ノードＮ４とノードＮ３の電位差が大きいため、すぐに増幅を始め、電位差は開き、差動増幅器５１１に抵抗を介して強い影響を与える。その結果、ノードＮ２がハイレベルになり、ノードＮ１がローレベルになる。ノードＮ２は、ハイレベルの正論理データＤを出力し、ノードＮ１は、ローレベルの負論理データ／Ｄを出力する。
【００４２】
図６（Ａ）は、第２のメモリセル２０２の構成例を示す回路図である。第２のメモリセル２０２は、ワード線ＷＬ毎に設けられる。複数の第２のメモリセル２０２の各々は、１Ｔ１Ｃ型のメモリセルであり、１個のｎチャネル電界効果トランジスタ６０１及び１個の強誘電体容量６０２により１ビットデータを記憶する。ｎチャネル電界効果トランジスタ６０１は、ゲートがワード線ＷＬに接続され、ソースがビット線／ＢＬに接続される。強誘電体容量６０２は、ｎチャネル電界効果トランジスタ６０１のドレイン及びプレート線ＰＬ間に接続される。ローデコーダ１０２ａは、ローアドレスＲＡに対応するワード線ＷＬをハイレベルにする。ｎチャネル電界効果トランジスタ６０１は、ゲートがハイレベルになるとオンし、強誘電体容量６０２はビット線／ＢＬに接続される。第２のメモリセル２０２の動作は、第１のメモリセル２０１の動作と同様である。第２のメモリセル２０２は、コラムアドレスＣＡにより選択されないので、コラムセレクタ３０１を介さずに、ビット線／ＢＬ毎のプリセンス回路ＢＧＳに接続される。
【００４３】
図５（Ｃ）は、図４（Ｃ）のセンスアンプ１０５ａの動作を説明するための図である。図５（Ｃ）のセンスアンプ１０５ａは、図５（Ｂ）に対して、リファレンスデータＶｒｅｆＨ及びＶｒｅｆＬの代わりに、論理反転データ／Ｄ＿ＳＦＯを入力する。データＤ＿ＳＦＯは、第１のメモリセル２０１が記憶するデータ３０２に対応するプリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯである。論理反転データ／Ｄ＿ＳＦＯは、第２のメモリセル２０２が記憶する論理反転データ３０４に対応するプリセンス回路ＢＧＳの出力電圧Ｄ＿ＳＦＯである。データ３０２及び３０４は、相補のデータである。したがって、データＤ＿ＳＦＯが高電圧である場合には、論理反転データ／Ｄ＿ＳＦＯは低電圧である。また、データＤ＿ＳＦＯが低電圧である場合には、論理反転データ／Ｄ＿ＳＦＯは高電圧である。
【００４４】
まず、データＤ＿ＳＦＯが低電圧であり、論理反転データ／Ｄ＿ＳＦＯが高電圧である場合を説明する。差動増幅器５１１及び５１２は、それぞれ、低電圧のデータＤ＿ＳＦＯ及び高電圧の論理反転データ／Ｄ＿ＳＦＯを差動増幅する。その結果、ノードＮ１及びＮ３がハイレベルになり、ノードＮ２及びＮ４がローレベルになる。ノードＮ２は、ローレベルの正論理データＤを出力し、ノードＮ１は、ハイレベルの負論理データ／Ｄを出力する。
【００４５】
次に、データＤ＿ＳＦＯが高電圧であり、論理反転データ／Ｄ＿ＳＦＯが低電圧である場合を説明する。差動増幅器５１１及び５１２は、それぞれ、高電圧のデータＤ＿ＳＦＯ及び低電圧の論理反転データ／Ｄ＿ＳＦＯを差動増幅する。その結果、ノードＮ１及びＮ３がローレベルになり、ノードＮ２及びＮ４がハイレベルになる。ノードＮ２は、ハイレベルの正論理データＤを出力し、ノードＮ１は、ローレベルの負論理データ／Ｄを出力する。
【００４６】
図６（Ｂ）は、第３のメモリセル２０３及びセンスアンプ１０５ｂの構成例を示す回路図である。第３のメモリセル２０３は、ワード線ＷＬ毎に設けられる。複数の第３のメモリセル２０３の各々は、２Ｔ２Ｃ型のメモリセルであり、２個のｎチャネル電界効果トランジスタ６１１ａ，６１１ｂ及び２個の強誘電体容量６１２ａ，６１２ｂにより相補の２ビットデータを記憶する。ｎチャネル電界効果トランジスタ６１１ａは、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続される。ｎチャネル電界効果トランジスタ６１１ｂは、ゲートがワード線ＷＬに接続され、ソースがビット線／ＢＬに接続される。強誘電体容量６１２ａは、ｎチャネル電界効果トランジスタ６１１ａのドレイン及びプレート線ＰＬ間に接続される。強誘電体容量６１２ｂは、ｎチャネル電界効果トランジスタ６１１ｂのドレイン及びプレート線ＰＬ間に接続される。ローデコーダ１０２ｂは、ローアドレスＲＡに対応するワード線ＷＬをハイレベルにする。ｎチャネル電界効果トランジスタ６１１ａ及び６１１ｂは、ゲートがハイレベルになるとオンし、強誘電体容量６１２ａはビット線ＢＬに接続され、強誘電体容量６１２ｂはビット線／ＢＬに接続される。強誘電体容量６１２ａ及び６１２ｂには、相補のデータが書き込まれる。第３のメモリセル２０３は、コラムアドレスＣＡにより選択されないので、コラムセレクタ３０１を介さずに、センスアンプ１０５ｂに接続される。センスアンプ１０５ｂは、ビット線ＢＬの電圧及びビット線／ＢＬの電圧を差動増幅し、相補のデータＤ及び／Ｄを出力する。
【００４７】
（第２の実施形態）
図７は、第２の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。ローデコーダ１０２ａは、ローアドレスＲＡに応じて、第１のメモリセル２０１及び第２のメモリセル２０２のワード線ＷＬを選択する。第１のメモリセル２０１の各々は、１Ｔ１Ｃ型メモリセルであり、データ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを記憶する。第２のメモリセル２０２の各々は、２Ｔ２Ｃ型メモリセルであり、相補のデータ３０４ｐ及び３０４ｎを記憶する。データ３０４ｐは、データ３０２と同じデータである。コラムセレクタ３０１は、コラムアドレスＣＡに応じて、第１のメモリセル２０１のビット線ＢＬを選択する。ライトアンプ３０５ａは、書き込みデータを増幅し、１Ｔ１Ｃ型の第１のメモリセル２０１に出力する。ライトアンプ３０５ｂは、書き込みデータを増幅し、２Ｔ２Ｃ型の第２のメモリセル２０２に出力する。プリセンス回路ＢＧＳは、コラムセレクタ３０１を介して、第１のメモリセル２０１から入力した電荷を電圧に変換する。センスアンプ１０５ａは、プリセンス回路ＢＧＳの出力電圧を増幅する。センスアンプ１０５ｃは、第２のメモリセル２０２に記憶されている相補のデータ３０４ｐ及び３０４ｎを差動増幅する。
【００４８】
ローデコーダ１０２ｂは、ローアドレスＲＡに応じて、第３のメモリセル２０３のワード線ＷＬを選択する。なお、ローデコーダ１０２ｂは、ローデコーダ１０２ａと共通でもよい。第３のメモリセル２０３の各々は、２Ｔ２Ｃ型メモリセルであり、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを記憶する。ライトアンプ３０５ｃは、書き込みデータを増幅し、２Ｔ２Ｃ型の第３のメモリセル２０３に出力する。センスアンプ１０５ｂは、第３のメモリセル２０３の出力電圧を増幅する。
【００４９】
電圧検出部２０７は、電源電圧が検出し、電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す「１」の電圧検出フラグＦＬＧを出力し、電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す「０」の電圧検出フラグＦＬＧを出力する。
【００５０】
図８は、電源電圧が低電圧である場合の書き込み動作を示す図である。制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より低い場合には、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に第１のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び低電圧を示す電圧検出フラグＦＬＧを書き込む。また、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に各１ビットデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを書き込み、第１のローアドレスＲＡにより選択される第２のメモリセル２０２に各相補の２ビットデータ３０４ｐ，３０４ｎを書き込む。
【００５１】
図９は、電源電圧が標準電圧である場合の書き込み動作を示す図である。制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より高い場合には、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡ及び電圧検出フラグＦＬＧを維持する。そして、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に各１ビットデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを書き込み、第１のローアドレスＲＡにより選択される第２のメモリセル２０２の各２ビットデータ３０４ｐ，３０４ｎを維持する。
【００５２】
図１０は、読み出し動作を示す図である。読み出し動作は、１ステージ（１サイクル）で行われる。制御部１０６は、ローアドレスＲＡ及びコラムアドレスＣＡの読み出し要求を入力する。ローデコーダ１０２ａは、ローアドレスＲＡに応じて、第１のメモリセル２０１及び第２のメモリセル２０２のワード線ＷＬを選択する。コラムセレクタ３０１は、コラムアドレスＣＡに応じて、第１のメモリセル２０１のビット線ＢＬを選択する。ワード線ＷＬ及びビット線ＢＬにより選択された第１のメモリセル２０１に記憶されているデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌは、プリセンス回路ＢＧＳに読み出される。プリセンス回路ＢＧＳは、データ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを電荷から電圧に変換してセンスアンプ１０５ａに出力する。センスアンプ１０５ａは、１６ビットの各データ３０２及びリファレンスデータ３０３Ｈをそれぞれ差動増幅し、１６ビットの各データ３０２及びリファレンスデータ３０３Ｌをそれぞれ差動増幅し、２値の１６ビットデータＤを出力する。また、ワード線ＷＬにより選択された第２のメモリセル２０２に記憶されている相補のデータ３０４ｐ，３０４ｎは、センスアンプ１０５ｃに読み出される。センスアンプ１０５ｃは、１６ビットの各相補のデータ３０４ｐ及び３０４ｎを差動増幅し、２値の１６ビットデータＤを出力する。
【００５３】
ローデコーダ１０２ｂは、ローアドレスＲＡに応じて、第３のメモリセル２０３のワード線ＷＬを選択する。ワード線ＷＬにより選択された第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧは、センスアンプ１０５ｂに読み出される。センスアンプ１０５ｂは、コラムアドレスＣＡＰ及び電圧検出アンプＦＬＧを増幅する。排他的論理和回路４０１は、コラムアドレスＣＡとコラムアドレスＣＡＰが同じであるか否かを検出する。電圧検出フラグＦＬＧが標準電圧を示す場合、又はコラムアドレスＣＡがコラムアドレスＣＡＰと異なる場合には、標準電圧時に書き込まれたデータであることを示すので、セレクタ７０１は、センスアンプ１０５ａが出力するデータＤを選択して出力する。また、電圧検出フラグＦＬＧが低電圧を示し、かつコラムアドレスＣＡがコラムアドレスＣＡＰと同じである場合には、低電圧時に書き込まれたデータであることを示すので、セレクタ７０１は、センスアンプ１０５ｃが出力するデータＤを選択して出力する。
【００５４】
以上のように、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡからの読み出し要求を入力すると、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが低電圧を示し、かつ第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと同じである場合には、第１のローアドレスＲＡにより選択される各第２のメモリセル２０２に記憶されている各相補の２ビットデータ３０４ｐ及び３０４ｎを基に読み出しデータＤを出力する。
【００５５】
また、制御部１０６は、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが標準電圧を示す場合、又は第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと異なる場合には、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される各第１のメモリセル２０１に記憶されている各１ビットデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを基に読み出しデータＤを出力する。
【００５６】
次に、図１０の読み出し後の再書き込みの動作を説明する。電圧検出部２０７は、電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す「１」の電圧検出フラグＦＬＧを出力する。その場合、制御部１０６は、入力のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び電圧検出部２０７の電圧検出フラグＦＬＧを第３のメモリセル２０３に書き込む。そして、制御部１０６は、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを第１のメモリセル２０１に書き戻し、読み出したデータ３０２を基に、相補のデータ３０４ｐ，３０４ｎを第２のメモリセル２０２に書き込む。
【００５７】
また、電圧検出部２０７は、電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す「０」の電圧検出フラグＦＬＧを出力する。その場合、制御部１０６は、読み出したコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを第３のメモリセル２０３に書き戻す。そして、制御部１０６は、読み出したデータ３０２及びリファレンスデータ３０３Ｈ，３０３Ｌを第１のメモリセル２０１に書き戻し、読み出した相補のデータ３０４ｐ，３０４ｎを第２のメモリセル２０２に書き戻す。なお、制御部１０６は、第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが「１」であり、かつコラムアドレスＣＡＰが入力のコラムアドレスＣＡと同じである場合には、初期値のコラムアドレスＣＡＰ及び「０」の電圧検出フラグＦＬＧを第３のメモリセル２０３に書き込んでもよい。
【００５８】
（第３の実施形態）
図１１は、第３の実施形態によるメモリセルアレイ１０４の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。電圧検出部２０７は、電源電圧が閾値より低いか否かを検出する。第１のメモリセル２０１の各々は、１Ｔ１Ｃ型のメモリセルであり、１６ビットデータ及び１６ビットデータを１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）を記憶する。第２のメモリセル２０２の各々は、１Ｔ１Ｃ型のメモリセルであり、第１のメモリセルの１６ビットデータを４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）を記憶する。第３のメモリセル２０３は、１Ｔ１Ｃ型メモリセルであり、コラムアドレスＣＡＰ、電圧検出フラグＦＬＧ及びそれらを４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）を記憶する。なお、第３のメモリセル２０３は、低電圧動作を可能にするために２Ｔ２Ｃ型メモリセルでもよい。
【００５９】
制御部１０６は、書き込み時の電源電圧が標準電圧である場合には、第１のメモリセル２０１に信頼性の高い書き込みを行うことができ、書き込み時の電源電圧が低電圧である場合には、第１のメモリセル２０１に信頼性の高い書き込みを行うことができない。標準電圧時に書き込まれた第１のメモリセル２０１のデータ記憶の信頼性は高く、低電圧時に書き込まれた第１のメモリセル２０１のデータ記憶の信頼性は低い。
【００６０】
１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）は、エラー訂正能力が低いが、情報量が少ない。逆に、４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）は、情報量が多いが、エラー訂正能力が高い。４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）は、１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）より、エラー訂正能力が高い。そこで、制御部１０６は、電源電圧が標準電圧である場合には、第１のメモリセル２０１の１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）を用いて、エラー訂正を行う。また、制御部１０６は、電源電圧が低電圧である場合には、第２のメモリセル２０２の４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）を用いて、エラー訂正を行い、データ読み出しの信頼性を高める。
【００６１】
図１２は、１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）の一例を説明するための図である。第１のメモリセル２０１は、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４を記憶する。５ビットパリティＰ０〜Ｐ４は、１６ビットデータＤ０〜ＤＦを１ビットエラー訂正可能なエラー訂正情報（１ＥＣＣ）である。まず、１ＥＣＣ部は、５個のエラー事象Ｑ０〜Ｑ４のそれぞれの横方向において、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が偶数になるように、５ビットパリティＰ０〜Ｐ４を生成する。次に、制御部１０６は、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４を第１のメモリセル２０１に書き込む。次に、制御部１０６は、第１のメモリセル２０１から１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４を読み出す。次に、１ＥＣＣ部は、５個のエラー事象Ｑ０〜Ｑ４のそれぞれの横方向において、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が偶数になるか否かをチェックする。
【００６２】
１ＥＣＣ部は、５個のエラー事象Ｑ０〜Ｑ４のすべてにおいて、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が偶数である場合には、１６ビットデータＤ０〜ＤＦにエラーがないことを示すので、１６ビットデータＤ０〜ＤＦをそのまま出力する。
【００６３】
また、例えば、１ＥＣＣ部は、２個のエラー事象Ｑ０及びＱ１においてのみ、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が奇数である場合には、データＤ０にエラーがあることを示すので、データＤ０をビット反転することによりエラー訂正し、１６ビットデータＤ０〜ＤＦを出力する。領域１２０１では、２個のエラー事象において、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が奇数である場合に、データＤ０〜Ｄ９のうちのいずれか１ビットのデータをエラー訂正可能である。また、領域１２０２では、３個のエラー事象において、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が奇数である場合に、データＤＡ〜ＤＦのうちのいずれか１ビットのデータをエラー訂正可能である。また、領域１２０３では、１個のエラー事象において、１６ビットデータＤ０〜ＤＦ及び５ビットパリティＰ０〜Ｐ４の合計が奇数である場合に、パリティＰ０〜Ｐ４のうちのいずれか１ビットのパリティをエラー訂正可能である。
【００６４】
次に、４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）について説明する。第１のメモリセル２０１には、１６ビットデータ及び５ビットパリティが記憶される。第３のメモリセル２０３には、４ビットコラムアドレスＣＡＰ及び１ビット電圧検出フラグＦＬＧが記憶される。４ＥＣＣ部１３０２は、１６ビットデータと５ビットパリティの計２１ビットデータに対して４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）を生成する。この場合、４ビットエラー訂正可能なエラー訂正情報は１７ビットパリティである。４ＥＣＣ部１３０６は、４ビットコラムアドレスＣＡＰ及び１ビット電圧検出フラグＦＬＧに対して４ビットエラー訂正可能なエラー訂正情報（４ＥＣＣ）を生成する。この場合、４ビットエラー訂正可能なエラー訂正情報は１２ビットパリティである。これらにより、それぞれ独立に４ビット以内のエラーを訂正可能である。
【００６５】
図１３は、第３の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。まず、書き込み動作について説明する。セレクタ１３０５は、入力回路からの１６ビットデータ１６ｂを選択して１ＥＣＣ部１３０１に出力する。１ＥＣＣ部１３０１は、１６ビットデータ１６ｂを基に１ビットエラー訂正可能な５ビットパリティ５ｐを生成し、１６ビットデータ１６ｂ及び５ビットパリティ５ｐをライトアンプ３０５ａに出力する。ライトアンプ３０５ａは、１６ビットデータ１６ｂ及び５ビットパリティ５ｐを増幅して第１のメモリセル２０１に出力する。第１のメモリセル２０１には、ローアドレスＲＡ及びコラムアドレスＣＡに応じて、１６ビットデータ１６ｂ及び５ビットパリティ５ｐが書き込まれる。
【００６６】
電圧検出部２０７は、電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、４ＥＣＣ部１３０２は、１ＥＣＣ部１３０１が出力する１６ビットデータ１６ｂ及び５ビットパリティ５ｐに対して、４ビットエラー訂正可能な１７ビットパリティ１７ｐを生成する。並びに、４ＥＣＣ部１３０７は、入力のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び電圧検出部２０７の電圧検出フラグＦＬＧを基に、４ビットエラー訂正可能な１２ビットパリティ１２ｐを生成する。セレクタ１３０３は、データに対する１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ、電圧検出フラグＦＬＧ及びその１２ビットパリティ１２ｐを選択してライトアンプ３０５ｂに出力する。ライトアンプ３０５ｂは、１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ、電圧検出フラグＦＬＧとその１２ビットパリティ１２ｐを増幅し、１７ビットパリティ１７ｐを第２のメモリセル２０２に出力し、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを第３のメモリセル２０３に出力する。第２のメモリセル２０２には、ローアドレスＲＡに応じて、４ビットエラー訂正可能な１７ビットパリティ１７ｐが書き込まれる。第３のメモリセル２０３には、ローアドレスＲＡに応じて、コラムアドレスＣＡＰ及び低電圧を示す電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐが書き込まれる。
【００６７】
電圧検出部２０７は、電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、第２のメモリセル２０２及び第３のメモリセル２０３は、書き込みを行わず、記憶状態を維持する。第３のメモリセル２０３の電圧検出フラグＦＬＧの初期値は、標準電圧を示す。
【００６８】
以上のように、複数の第１のメモリセル２０１は、ローアドレスＲＡ及びコラムアドレスＣＡにより選択され、１６ビットデータ１６ｂ及び第１のビット数（５ビット）のエラー訂正情報（パリティ）５ｐを記憶する。複数の第２のメモリセル２０２は、ローアドレスＲＡにより選択され、第１のビット数より多い第２のビット数（１７ビット）のエラー訂正情報（パリティ）１７ｐを記憶する。第３のメモリセル２０３は、ローアドレスＲＡにより選択され、コラムアドレスＣＡＰ及び初期値の標準電圧を示す電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを記憶する。電圧検出部２０７は、電源電圧が閾値より低いか否かを検出する。
【００６９】
制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より低い場合には、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に第１のコラムアドレスＣＡ及び低電圧を示す電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを書き込む。そして、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に１６ビットデータ１６ｂ及び第１のビット数のエラー訂正情報５ｐを書き込み、第１のローアドレスＲＡにより選択される第２のメモリセル２０２に第２のビット数のエラー訂正情報１７ｐを書き込む。
【００７０】
また、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡへの書き込み要求を入力すると、電源電圧が閾値より高い場合には、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを維持する。そして、制御部１０６は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に１６ビットデータ１６ｂ及び第１のビット数のエラー訂正情報５ｐを書き込み、第１のローアドレスＲＡにより選択される第２のメモリセル２０２の第２のビット数のエラー訂正情報１７ｐを維持する。
【００７１】
次に、読み出し動作について説明する。第１のメモリセル２０１は、ローアドレスＲＡ及びコラムアドレスＣＡに応じて、１６ビットデータ１６ｂ及び５ビットパリティ５ｐをセンスアンプ１０５ａに出力する。センスアンプ１０５ａは、その１６ビットデータ１６ｂ及び５ビットパリティ５ｐを増幅して１ＥＣＣ部１３０１及び４ＥＣＣ部１３０２に出力する。１ＥＣＣ部１３０１は、５ビットパリティ５ｐを用いて１６ビットデータ１６ｂをエラー訂正し、エラー訂正後の１６ビットデータ１６ｂをセレクタ１３０４に出力する。
【００７２】
第２のメモリセル２０２は、ローアドレスＲＡに応じて、１７ビットパリティ１７ｐをセンスアンプ１０５ｂに出力する。第３のメモリセル２０３は、ローアドレスＲＡに応じて、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐをセンスアンプ１０５ｂに出力する。センスアンプ１０５ｂは、その１７ビットパリティ１７ｐを増幅して４ＥＣＣ部１３０２に出力する。４ＥＣＣ部１３０２は、１７ビットパリティ１７ｐを用いて、１６ビットデータ１６ｂ及び５ビットパリティ５ｐをエラー訂正する。そして、４ＥＣＣ部１３０２は、エラー訂正後の１６ビットデータ１６ｂをセレクタ１３０４に出力する。また、センスアンプ１０５ｂは、４ビットコラムアドレスＣＡＰ及び１ビット電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを増幅して４ＥＣＣ部１３０６に出力する。４ＥＣＣ部１３０６は、１２ビットパリティ１２ｐを用いて、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを訂正することで、低電圧で書き込みがされていても、信頼性のあるコラムアドレス一致判定が行える。
【００７３】
セレクタ１３０４は、エラー訂正後の電圧検出フラグＦＬＧが低電圧を示し、かつエラー訂正後のコラムアドレスＣＡＰが入力のコラムアドレスＣＡと同じである場合には、４ＥＣＣ部１３０２が出力するエラー訂正後の１６ビットデータ１６ｂを選択して読み出しデータとして出力する。また、セレクタ１３０４は、エラー訂正後の電圧検出フラグＦＬＧが標準電圧を示す場合、又はエラー訂正後のコラムアドレスＣＡＰが入力のコラムアドレスＣＡと異なる場合には、１ＥＣＣ部１３０１が出力するエラー訂正後の１６ビットデータ１６ｂを選択して読み出しデータとして出力する。
【００７４】
以上のように、１ＥＣＣ部１３０１及び４ＥＣＣ部１３０２，１３０６，１３０７は、エラー訂正部である。４ＥＣＣ部１３０２は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡからの読み出し要求を入力すると、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが低電圧を示し、かつ第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと同じである場合には、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に記憶されている１６ビットデータ１６ｂ及び第１のビット数のエラー訂正情報５ｐ並びに第１のローアドレスＲＡにより選択される第２のメモリセル２０２に記憶されている第２のビット数のエラー訂正情報１７ｐを基に１６ビットデータ１６ｂをエラー訂正する。
【００７５】
１ＥＣＣ部１３０１は、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡからの読み出し要求を入力すると、第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されている電圧検出フラグＦＬＧが標準電圧を示す場合、又は第１のローアドレスＲＡにより選択される第３のメモリセル２０３に記憶されているコラムアドレスＣＡＰが第１のコラムアドレスＣＡと異なる場合には、第１のローアドレスＲＡ及び第１のコラムアドレスＣＡにより選択される第１のメモリセル２０１に記憶されている１６ビットデータ１６ｂ及び第１のビット数のエラー訂正情報５ｐを基に１６ビットデータ１６ｂをエラー訂正する。
【００７６】
次に、上記の読み出し後の再書き込み動作について説明する。セレクタ１３０５は、セレクタ１３０４が出力する読み出しの１６ビットデータ１６ｂを選択して１ＥＣＣ部１３０１に出力する。１ＥＣＣ部１３０１は、１６ビットデータ１６ｂを基に１ビットエラー訂正可能な５ビットパリティ５ｐを生成し、１６ビットデータ１６ｂ及び５ビットパリティ５ｐをライトアンプ３０５ａに出力する。ライトアンプ３０５ａは、１６ビットデータ１６ｂ及び５ビットパリティ５ｐを増幅して第１のメモリセル２０１に出力する。第１のメモリセル２０１には、ローアドレスＲＡ及びコラムアドレスＣＡに応じて、１６ビットデータ１６ｂ及び５ビットパリティ５ｐが書き込まれる。
【００７７】
電圧検出部２０７は、電源電圧が閾値より低い場合には、電源電圧が低電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、４ＥＣＣ部１３０２は、１ＥＣＣ部１３０１が出力する１６ビットデータ１６ｂ及び５ビットパリティ５ｐを４ビットエラー訂正可能な１７ビットパリティ１７ｐを生成する。並びに、４ＥＣＣ部１３０７は，入力のコラムアドレスＣＡ（コラムアドレスＣＡＰ）及び電圧検出部２０７の電圧検出フラグＦＬＧを基に、４ビットエラー訂正可能な１２ビットパリティ１２ｐを生成する。セレクタ１３０３は、１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを選択してライトアンプ３０５ｂに出力する。ライトアンプ３０５ｂは、１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを増幅し、１７ビットパリティ１７ｐを第２のメモリセル２０２に出力し、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを第３のメモリセル２０３に出力する。第２のメモリセル２０２には、ローアドレスＲＡに応じて、４ビットエラー訂正可能な１７ビットパリティ１７ｐが書き込まれる。第３のメモリセル２０３には、ローアドレスＲＡに応じて、コラムアドレスＣＡＰ及び低電圧を示す電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐが書き込まれる。
【００７８】
電圧検出部２０７は、電源電圧が閾値より高い場合には、電源電圧が標準電圧であることを示す電圧検出フラグＦＬＧを出力する。その場合、セレクタ１３０３は、センスアンプ１０５ｂが出力する読み出しの１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを選択してライトアンプ３０５ｂに出力する。ライトアンプ３０５ｂは、その１７ビットパリティ１７ｐ、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを増幅し、増幅した１７ビットパリティ１７ｐを第２のメモリセル２０２に出力し、増幅したコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐを第３のメモリセル２０３に出力する。第２のメモリセル２０２には、１７ビットパリティ１７ｐが再書き込みされる。第３のメモリセル２０３には、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐが再書き込みされる。なお、第１の実施形態と同様に、読み出し時の電圧検出フラグＦＬＧが低電圧であり、かつ読み出し時のコラムアドレスＣＡＰが入力のコラムアドレスＣＡと同じである場合には、第３のメモリセル２０３には、初期値のコラムアドレスＣＡＰ及び標準電圧を示す電圧検出フラグＦＬＧ並びにその１２ビットパリティ１２ｐが書き込まれる。
【００７９】
（第４の実施形態）
図１４は、第４の実施形態による強誘電体メモリ装置の一部の構成例を示す図である。第３の実施形態では、第２のメモリセル２０２は、１７ビットパリティ１７ｐを記憶する。これに対して、第４の実施形態では、第２のメモリセル２０２は、１６ビットパリティ１６ｐを記憶する。４ＥＣＣ部１３０２は、１６ビットデータ１６ｂを基に、４ビットエラー訂正可能な１６ビットパリティ１６ｐを生成する。すなわち、５ビットパリティ５ｐは、４ビットエラー訂正の対象にしない。以下、本実施形態が第３の実施形態と異なる点を説明する。４ビットコラムアドレスＣＡＰ及び１ビット電圧検出フラグＦＬＧについては、ＥＣＣの１２ビットパリティ１２ｐなしで、２Ｔ２Ｃの第３のメモリセル２０３に書き込むことにより、低電圧対策を施す。第３のメモリセル２０３は、２Ｔ２Ｃ型メモリセルである。
【００８０】
まず、書き込み動作及び再書き込み動作について説明する。１ＥＣＣ部１３０１は、１６ビットデータ１６ｂ及び５ビットパリティ５ｐをライトアンプ３０５ａに出力し、１６ビットデータ１６ｂを４ＥＣＣ部１３０２に出力する。４ＥＣＣ部１３０２は、１６ビットデータ１６ｂを基に、４ビットエラー訂正可能な１６ビットパリティ１６ｐを生成する。ライトアンプ３０５ｂは、１６ビットパリティ１６ｐを増幅して第２のメモリセル２０２に出力する。第２のメモリセル２０２には、ローアドレスＲＡに応じて、１６ビットパリティ１６ｐが書き込まれる。第３のメモリセル２０３には、ローアドレスＲＡに応じて、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧが書き込まれる。
【００８１】
次に、読み出し動作について説明する。第２のメモリセル２０２は、ローアドレスＲＡに応じて、１６ビットパリティ１６ｐをセンスアンプ１０５ｂに出力する。センスアンプ１０５ｂは、１６ビットパリティ１６ｐを増幅して４ＥＣＣ部１３０２に出力する。４ＥＣＣ部１３０２は、１６ビットパリティ１６ｐを用いて、１６ビットデータ１６ｂをエラー訂正し、エラー訂正後の１６ビットデータ１６ｂをセレクタ１３０４に出力する。なお、４ＥＣＣ部１３０２は、さらに、５ビットパリティ５ｐを用いて、エラー訂正後の１６ビットデータ１６ｂをエラー訂正してセレクタ１３０４に出力してもよい。また、第３のメモリセル２０３は、ローアドレスＲＡに応じて、コラムアドレスＣＡＰ及び電圧検出フラグＦＬＧをセンスアンプ１０５ｄに出力する。センスアンプ１０５ｄは、そのコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを増幅する。セレクタ１３０４は、その電圧検出フラグＦＬＧが低電圧を示し、かつそのコラムアドレスＣＡＰが入力のコラムアドレスＣＡと同じである場合には、４ＥＣＣ部１３０２が出力するエラー訂正後の１６ビットデータ１６ｂを選択して読み出しデータとして出力する。また、セレクタ１３０４は、その電圧検出フラグＦＬＧが標準電圧を示す場合、又はそのコラムアドレスＣＡＰが入力のコラムアドレスＣＡと異なる場合には、１ＥＣＣ部１３０１が出力するエラー訂正後の１６ビットデータ１６ｂを選択して読み出しデータとして出力する。
【００８２】
本実施形態によれば、５ビットパリティ５ｐを４ビットエラー訂正の対象にしないので、４ビットエラー訂正情報（１６ビットパリティ１６ｐ）のビット数を少なくすることができる。また、４ビットコラムアドレスＣＡＰ及び１ビット電圧検出フラグＦＬＧ用の４ＥＣＣの１２ビットパリティ１２ｐを付加することなく、５ビット２Ｔ２Ｃ（１Ｔ１Ｃ換算で１０セル）型の第３のメモリセル２０３にコラムアドレスＣＡＰ及び電圧検出フラグＦＬＧを書き込む。第１〜第４の実施形態によれば、データ記憶の高信頼性及び小面積を両立させることができる。
【００８３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８４】
１０１  アドレスラッチ
１０２  ローデコーダ
１０３  コラムデコーダ
１０４  メモリセルアレイ
１０５  アンプ
１０６  制御部
１０７  外部端子
２０１  第１のメモリセル
２０２  第２のメモリセル
２０３  第３のメモリセル
２０７  電圧検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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