(57)【要約】【課題】レイアウトをシンプルにすることができる半導体装置を得る。【解決手段】本開示の半導体装置は、第１の領域に設けられ、第１の方向に延伸するとともに第２の方向に並ぶ複数の第１の選択線と、一部が第１の領域の一部と重なる第２の領域に設けられ、第２の方向に延伸するとともに第１の方向に並ぶ複数の第２の選択線と、一部が第２の領域の一部と重なる第３の領域に設けられ、第１の方向に延伸するとともに第２の方向に並ぶ複数の第３の選択線と、一部が第１の領域の一部と重なるとともに、他の一部が第３の領域の一部と重なる第４の領域に設けられ、第２の方向に延伸するとともに第１の方向に並ぶ複数の第４の選択線と、複数の第１の選択線、複数の第２の選択線、複数の第３の選択線、および複数の第４の選択線にそれぞれ接続された第１の接続部、第１の接続部、第１の接続部、および第１の接続部と、駆動部と、メモリセルとを備える。【選択図】図７
2018200738.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域に設けられ、第１の方向に延伸するとともに前記第１の方向と交差する第２の方向に並ぶ複数の第１の選択線と、
一部が前記第１の領域の一部と重なる第２の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第２の選択線と、
一部が前記第２の領域の一部と重なる第３の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第３の選択線と、
一部が前記第１の領域の一部と重なるとともに、他の一部が前記第３の領域の一部と重なる第４の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第４の選択線と、
前記第１の領域の、前記第１の方向における端部以外の部分で、前記複数の第１の選択線に接続された第１の接続部と、
前記第２の領域の、前記第２の方向における端部以外の部分で、前記複数の第２の選択線に接続された第２の接続部と、
前記第３の領域の、前記第１の方向における端部以外の部分で、前記複数の第３の選択線に接続された第３の接続部と、
前記第４の領域の、前記第２の方向における端部以外の部分で、前記複数の第４の選択線に接続された第４の接続部と、
前記第１の接続部、前記第２の接続部、前記第３の接続部、および前記第４の接続部を介して、前記複数の第１の選択線、前記複数の第２の選択線、前記複数の第３の選択線、および前記複数の第４の選択線をそれぞれ駆動する駆動部と、
前記複数の第１の選択線のいずれかおよび前記複数の第４の選択線のいずれかの間に挿設された第１のメモリセルと、
前記複数の第２の選択線のいずれかおよび前記複数の第１の選択線のいずれかの間に挿設された第２のメモリセルと、
前記複数の第３の選択線のいずれかおよび前記複数の第２の選択線のいずれかの間に挿設された第３のメモリセルと、
前記複数の第４の選択線のいずれかおよび前記複数の第３の選択線のいずれかの間に挿設された第４のメモリセルと
を備えた半導体装置。
【請求項２】
前記駆動部は、
第１の回路領域に設けられ、前記第１の回路領域の領域内で前記第１の接続部に接続され、前記複数の第１の選択線を駆動する第１の回路と、
前記第１の方向において前記第１の回路領域と隣り合う第２の回路領域に設けられ、前記第２の回路領域の領域内で前記第２の接続部に接続され、前記複数の第２の選択線を駆動する第２の回路と、
前記第２の方向において前記第２の回路領域と隣り合う第３の回路領域に設けられ、前記第３の回路領域の領域内で前記第３の接続部に接続され、前記複数の第３の選択線を駆動する第３の回路と、
前記第２の方向において前記第１の回路領域と隣り合うとともに、前記第２の方向において前記第３の回路領域と隣り合う第４の回路領域に設けられ、前記第４の回路領域の領域内で前記第４の接続部に接続され、前記複数の第４の選択線を駆動する第４の回路（ＣＬＤ）と
を有する
請求項１に記載の半導体装置。
【請求項３】
前記第１の回路は、前記第１の回路領域の、前記第１の方向における端部以外の部分で、前記第１の接続部に接続され、
前記第２の回路は、前記第２の回路領域の、前記第２の方向における端部以外の部分で、前記第２の接続部に接続され、
前記第３の回路は、前記第３の回路領域の、前記第１の方向における端部以外の部分で、前記第３の接続部に接続され、
前記第４の回路は、前記第４の回路領域の、前記第２の方向における端部以外の部分で、前記第４の接続部に接続された
請求項２に記載の半導体装置。
【請求項４】
前記複数の第１の選択線および前記複数の第３の選択線は、第１の層に形成され、
前記複数の第２の選択線および前記複数の第４の選択線は、第２の層に形成され、
前記第１の領域の前記第１の方向における端部のうちの一方である第１の端部は、前記第２の回路領域の領域内に位置する
請求項２に記載の半導体装置。
【請求項５】
前記第１の端部は、前記第２の回路領域の領域内における、前記第１の方向における端部以外の領域に位置する
請求項４に記載の半導体装置。
【請求項６】
前記第１の方向において前記第１の領域と離間して隣り合い、一部が前記第２の領域の一部と重なる第５の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第５の選択線と、
前記第５の領域の、前記第１の方向における端部以外の部分で、前記複数の第５の選択線に接続された第５の接続部と
をさらに備え、
前記駆動部は、前記第１の方向において前記第２の回路領域と隣り合う第５の回路領域に設けられ、前記第５の回路領域の領域内で前記第５の接続部に接続され、前記複数の第５の選択線を駆動する第５の回路をさらに有し、
前記第５の領域の前記第１の方向における端部のうちの一方である第２の端部は、前記第２の回路領域の領域内に位置する
請求項４に記載の半導体装置。
【請求項７】
制御信号を生成する制御部と、
前記第１の層および前記第２の層の上層に形成され、前記第１の方向に延伸し、前記制御信号を伝える制御信号線と、
前記制御信号線に接続された制御信号接続部と
をさらに備え、
前記第２の回路は、前記第２の回路領域における、前記第１の領域の前記第１の端部、および前記第５の領域の前記第２の端部に挟まれた部分で、前記制御信号接続部に接続された
請求項６に記載の半導体装置。
【請求項８】
前記第４の領域の前記第２の方向における端部のうちの一方は、前記第１の回路領域の領域内に位置する
請求項４に記載の半導体装置。
【請求項９】
前記第１の接続部は、前記第２の方向に並ぶ第１の部分接続部および第２の部分接続部を有し、
前記複数の第１の選択線のうちの前記第１の部分接続部に接続された選択線が形成された層は、前記複数の第１の選択線のうちの前記第２の部分接続部に接続された選択線が形成された層と互いに異なる
請求項２に記載の半導体装置。
【請求項１０】
前記複数の第２の選択線のうちの前記第２の接続部からみて前記第２の方向における一方の側の線部分が形成された層は、前記複数の第２の選択線のうちの前記第２の接続部からみて前記第２の方向における他方の側の線部分が形成された層と互いに異なる
請求項２に記載の半導体装置。
【請求項１１】
一部が前記第１の領域の一部および前記第２の領域の一部と重なる第６の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第６の選択線と、
前記第６の領域の、前記第１の方向における端部以外の部分で、前記複数の第６の選択線に接続された第６の接続部と
をさらに備え、
前記複数の第１の選択線および前記複数の第３の選択線は、第１の層に形成され、
前記複数の第２の選択線および前記複数の第４の選択線は、第２の層に形成され、
前記複数の第６の選択線は、第３の層に形成され、
前記第１の層、前記第２の層、および前記第３の層は、この順に配置され、
前記駆動部は、前記第１の方向において前記第２の回路領域と隣り合う第６の回路領域に設けられ、前記第６の回路領域の領域内で前記第６の接続部に接続され、前記複数の第６の選択線を駆動する第６の回路をさらに有し、
前記第１の領域の前記第１の方向における端部のうちの一方である第３の端部は、前記第６の回路領域の領域内に位置し、
前記第６の領域の前記第１の方向における端部のうちの一方である第４の端部は、前記第１の回路領域の領域内に位置する
請求項２に記載の半導体装置。
【請求項１２】
前記第１の領域の前記第３の端部は、前記第６の回路領域の領域内における、前記第１の方向における端部以外の領域に位置し、
前記第６の領域の前記第４の端部は、前記第１の回路領域の領域内における、前記第１の方向における端部以外の領域に位置する
請求項１１に記載の半導体装置。
【請求項１３】
前記第４の領域の前記第２の方向における端部のうちの一方は、前記第１の回路領域の領域内に位置する
請求項１１に記載の半導体装置。
【請求項１４】
一部が前記第２の領域の一部および前記第３の領域の一部と重なる第７の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第７の選択線と、
前記第７の領域の、前記第２の方向における端部以外の部分で、前記複数の第７の選択線に接続された第７の接続部と
をさらに備え、
前記複数の第７の選択線は、第４の層に形成され、
前記第１の層、前記第２の層、前記第３の層、および前記第４の層は、この順に配置され、
前記駆動部は、前記第２の方向において前記第３の回路領域と隣り合う第７の回路領域に設けられ、前記第７の回路領域の領域内で前記第７の接続部に接続され、前記複数の第７の選択線を駆動する第７の回路をさらに有し、
前記第２の領域の前記第２の方向における端部のうちの一方である第５の端部は、前記第７の回路領域の領域内に位置し、
前記第７の領域の前記第２の方向における端部のうちの一方である第６の端部は、前記第２の回路領域の領域内に位置する
請求項１１に記載の半導体装置。
【請求項１５】
前記第１の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第８の選択線をさらに備え、
前記複数の第８の選択線は、前記第１の領域の、前記第１の方向における端部以外の部分で、前記第１の接続部に接続され、
前記第１の回路は、前記複数の第１の選択線に加え、さらに前記第８の選択線をも駆動する
請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、情報を記憶可能な半導体装置に関する。
【背景技術】
【０００２】
近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。例えば、特許文献１には、互いに異なる行駆動部に接続された複数の行電極が、１つの領域内に並んで配置されるとともに、互いに異なる列駆動部に接続された複数の列電極が、１つの領域内に並んで配置されたメモリデバイスが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１４／０１０４９６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、一般に、半導体装置では、レイアウトをシンプルにすることが望まれている。このようにレイアウトをシンプルにすることにより、例えば、レイアウトをしやすくなることが期待され、また、例えば、回路動作がシンプルになることが期待される。
【０００５】
レイアウトをシンプルにすることができる半導体装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施の形態における半導体装置は、複数の第１の選択線と、複数の第２の選択線と、複数の第３の選択線と、複数の第４の選択線と、第１の接続部と、第２の接続部と、第３の接続部と、第４の接続部と、駆動部と、第１のメモリセルと、第２のメモリセルと、第３のメモリセルと、第４のメモリセルとを備えている。複数の第１の選択線は、第１の領域に設けられ、第１の方向に延伸するとともに第１の方向と交差する第２の方向に並ぶものである。複数の第２の選択線は、一部が第１の領域の一部と重なる第２の領域に設けられ、第２の方向に延伸するとともに第１の方向に並ぶものである。複数の第３の選択線は、一部が第２の領域の一部と重なる第３の領域に設けられ、第１の方向に延伸するとともに第２の方向に並ぶものである。複数の第４の選択線は、一部が第１の領域の一部と重なるとともに、他の一部が第３の領域の一部と重なる第４の領域に設けられ、第２の方向に延伸するとともに第１の方向に並ぶものである。第１の接続部は、第１の領域の、第１の方向における端部以外の部分で、複数の第１の選択線に接続されたものである。第２の接続部は、第２の領域の、第２の方向における端部以外の部分で、複数の第２の選択線に接続されたものである。第３の接続部は、第３の領域の、第１の方向における端部以外の部分で、複数の第３の選択線に接続されたものである。第４の接続部は、第４の領域の、第２の方向における端部以外の部分で、複数の第４の選択線に接続されたものである。駆動部は、第１の接続部、第２の接続部、第３の接続部、および第４の接続部を介して、複数の第１の選択線、複数の第２の選択線、複数の第３の選択線、および複数の第４の選択線をそれぞれ駆動するものである。第１のメモリセルは、複数の第１の選択線のいずれかおよび複数の第４の選択線のいずれかの間に挿設されたものである。第２のメモリセルは、複数の第２の選択線のいずれかおよび複数の第１の選択線のいずれかの間に挿設されたものである。第３のメモリセルは、複数の第３の選択線のいずれかおよび複数の第２の選択線のいずれかの間に挿設されたものである。第４のメモリセルは、複数の第４の選択線のいずれかおよび複数の第３の選択線のいずれかの間に挿設されたものである。
【０００７】
本開示の一実施の形態における半導体装置では、複数の第１の選択線が、第１の領域において、第１の方向に延伸するとともに第１の方向と交差する第２の方向に並んで設けられ、複数の第２の選択線が、一部が第１の領域の一部と重なる第２の領域において、第２の方向に延伸するとともに第１の方向に並んで設けられ、複数の第３の選択線が、一部が第２の領域の一部と重なる第３の領域において、第１の方向に延伸するとともに第２の方向に並んで設けられ、複数の第４の選択線が、一部が第１の領域の一部と重なるとともに、他の一部が第３の領域の一部と重なる第４の領域において、第２の方向に延伸するとともに第１の方向に並んで設けられる。複数の第１の選択線は、第１の領域の、第１の方向における端部以外の部分で、第１の接続部に接続され、複数の第２の選択線は、第２の領域の、第２の方向における端部以外の部分で、第２の接続部に接続され、複数の第３の選択線は、第３の領域の、第１の方向における端部以外の部分で、第３の接続部に接続され、複数の第４の選択線は、第４の領域の、第２の方向における端部以外の部分で、第４の接続部に接続される。複数の第１の選択線、複数の第２の選択線、複数の第３の選択線、および複数の第４の選択線は、駆動部により、第１の接続部、第２の接続部、第３の接続部、および第４の接続部を介してそれぞれ駆動される。複数の第１の選択線のいずれかおよび複数の第４の選択線のいずれかの間には、第１のメモリセルが挿設され、複数の第２の選択線のいずれかおよび複数の第１の選択線のいずれかの間には、第２のメモリセルが挿設され、複数の第３の選択線のいずれかおよび複数の第２の選択線のいずれかの間には、第３のメモリセルが挿設され、複数の第４の選択線のいずれかおよび複数の第３の選択線のいずれかの間には、第４のメモリセルが挿設される。
【発明の効果】
【０００８】
本開示の一実施の形態における半導体装置によれば、第１の方向に延伸するとともに第２の方向に並ぶ複数の第１の選択線を第１の領域に設け、複数の第１の選択線を、第１の領域の、第１の方向における端部以外の部分で、第１の接続部に接続し、第２の方向に延伸するとともに第１の方向に並ぶ複数の第２の選択線を第２の領域に設け、複数の第２の選択線を、第２の領域の、第２の方向における端部以外の部分で、第２の接続部に接続し、第１の方向に延伸するとともに第２の方向に並ぶ複数の第３の選択線を第３の領域に設け、複数の第３の選択線を、第３の領域の、第１の方向における端部以外の部分で、第３の接続部に接続し、第２の方向に延伸するとともに第１の方向に並ぶ複数の第４の選択線を第４の領域に設け、複数の第４の選択線を、第４の領域の、第２の方向における端部以外の部分で、第４の接続部に接続するようにしたので、レイアウトをシンプルにすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【０００９】
【図１】本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。
【図２】図１に示したメモリ部の一構成例を表すブロック図である。
【図３】第１の実施の形態に係る行選択線および列選択線の一構成例を表す斜視図である。
【図４】図３に示したメモリセルの一構成例を表す回路図である。
【図５】図３に示した記憶素子の一特性例を表す特性図である。
【図６】第１の実施の形態に係る半導体装置の層構成の一例を表す説明図である。
【図７】第１の実施の形態に係る行選択線の一構成例を表す説明図である。
【図８】第１の実施の形態に係る行選択線の一構成例を表す他の説明図である。
【図９】第１の実施の形態に係る列選択線の一構成例を表す説明図である。
【図１０】第１の実施の形態に係る列選択線の一構成例を表す他の説明図である。
【図１１】第１の実施の形態に係る行選択線および列選択線の一構成例を表す説明図である。
【図１２】第１の実施の形態に係るメモリ部における行制御線および列制御線の一構成例を表す説明図である。
【図１３】比較例に係る行選択線の一構成例を表す説明図である。
【図１４】比較例に係る列選択線の一構成例を表す説明図である。
【図１５Ａ】一実施の形態に係るメモリ部の一構成例を表す説明図である。
【図１５Ｂ】一実施の形態に係るメモリ部の一構成例を表す他の説明図である。
【図１５Ｃ】一実施の形態に係るメモリ部の一構成例を表す他の説明図である。
【図１６】他の比較例に係る行選択線の一構成例を表す説明図である。
【図１７】他の比較例に係る列選択線の一構成例を表す説明図である。
【図１８】他の比較例に係る行選択線および列選択線の一構成例を表す説明図である。
【図１９】第１の実施の形態の変形例に係る半導体装置の層構成の一例を表す説明図である。
【図２０】第１の実施の形態の変形例に係る行選択線の一構成例を表す説明図である。
【図２１】第１の実施の形態の変形例に係る列選択線の一構成例を表す説明図である。
【図２２】第１の実施の形態の変形例に係る列選択線の一構成例を表す他の説明図である。
【図２３】第１の実施の形態の変形例に係る列選択線の一構成例を表す他の説明図である。
【図２４】第２の実施の形態に係る行選択線および列選択線の一構成例を表す斜視図である。
【図２５】第２の実施の形態に係る半導体装置の層構成の一例を表す説明図である。
【図２６】第２の実施の形態に係る行選択線の一構成例を表す説明図である。
【図２７】第２の実施の形態に係る行選択線の一構成例を表す他の説明図である。
【図２８】第２の実施の形態に係る行選択線の一構成例を表す他の説明図である。
【図２９】第２の実施の形態に係る列選択線の一構成例を表す説明図である。
【図３０】第２の実施の形態に係る列選択線の一構成例を表す他の説明図である。
【図３１】第２の実施の形態に係る行選択線および列選択線の一構成例を表す説明図である。
【図３２】第２の実施の形態に係るメモリ部における行制御線および列制御線の一構成例を表す説明図である。
【図３３】第３の実施の形態に係る行選択線および列選択線の一構成例を表す斜視図である。
【図３４】第３の実施の形態に係る半導体装置の層構成の一例を表す説明図である。
【図３５】第３の実施の形態に係る行選択線の一構成例を表す説明図である。
【図３６】第３の実施の形態に係る行選択線の一構成例を表す他の説明図である。
【図３７】第３の実施の形態に係る行選択線の一構成例を表す他の説明図である。
【図３８】第３の実施の形態に係る列選択線の一構成例を表す説明図である。
【図３９】第３の実施の形態に係る列選択線の一構成例を表す他の説明図である。
【図４０】第３の実施の形態に係る列選択線の一構成例を表す他の説明図である。
【図４１】第３の実施の形態に係る行選択線および列選択線の一構成例を表す説明図である。
【図４２】第３の実施の形態に係るメモリ部における行制御線および列制御線の一構成例を表す説明図である。
【図４３】第３の実施の形態の変形例に係る行選択線および列選択線の一構成例を表す斜視図である。
【図４４】第３の実施の形態の変形例に係る半導体装置の層構成の一例を表す説明図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（１つの記憶層を含む例）
２．第２の実施の形態（２つの記憶層を含む例）
３．第３の実施の形態（３つ以上の記憶層を含む例）
【００１１】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、論理回路部１０と、メモリ部２０と、周辺回路部９０とを備えている。論理回路部１０は、論理回路を含むものである。なお、これに限定されるものではなく、論理回路部１０は、例えば、ＳＲＡＭ（Static Random Access Memory）回路を含んでいてもよい。メモリ部２０は、いわゆるクロスポイント型のメモリであり、不揮発性のメモリである。このメモリ部２０は、例えば、論理回路部１０において扱われる情報を記憶するものである。周辺回路部９０は、メモリ部２０の動作に関連する様々な回路を含むものである。具体的には、周辺回路部９０は、例えば、後述する選択電圧Ｖselおよび非選択電圧Ｖinhを生成する電源回路や、読出動作を行う際に使用する参照電圧Ｖrefを生成する参照電圧生成回路などを含んでいる。なお、これに限定されるものではなく、周辺回路部９０は、さらに、例えば、メモリ部２０の動作速度および動作タイミングを規定する発振回路および遅延回路を含んでいてもよい。また、周辺回路部９０は、例えば、メモリ部２０における温度を測定する温度センサや、メモリ部２０における様々なノードの電圧（アナログ値）をデジタルコードに変換するＡＤコンバータを含んでいてもよい。この場合には、論理回路部１０は、温度やデジタルコードに基づいて、様々な処理を行うようにしてもよい。半導体装置１は、このように、論理回路と不揮発性のメモリとを混載（エンベデッド）したものである。
【００１２】
（メモリ部２０）
図２は、メモリ部２０の一構成例を表すものである。メモリ部２０は、複数の行制御部２１と、複数の列制御部２２と、複数の行選択線駆動部（ＲＬＤ）２３（行選択線駆動部（ＲＬＤ）２３１，２３２）と、複数の列選択線駆動部（ＣＬＤ）２４（列選択線駆動部（ＣＬＤ）２４１，２４２）とを有している。図２では、複数の行選択線駆動部（ＲＬＤ）２３および複数の列選択線駆動部（ＣＬＤ）２４のうちの複数の列選択線駆動部（ＣＬＤ）２４を太線で描いている。
【００１３】
このメモリ部２０には、複数の行選択線駆動部（ＲＬＤ）２３および複数の列選択線駆動部（ＣＬＤ）２４が、チェッカーボード状に配置されている。具体的には、この例では、行選択線駆動部（ＲＬＤ）２３１および列選択線駆動部（ＣＬＤ）２４１はＸ方向において互いに隣り合うように配置され、列選択線駆動部（ＣＬＤ）２４２および行選択線駆動部（ＲＬＤ）２３２はＸ方向において互いに隣り合うように配置されている。また、行選択線駆動部（ＲＬＤ）２３１および列選択線駆動部（ＣＬＤ）２４２はＹ方向において互いに隣り合うように配置され、列選択線駆動部（ＣＬＤ）２４１および行選択線駆動部（ＲＬＤ）２３２はＹ方向において互いに隣り合うように配置されている。
【００１４】
行制御部２１のそれぞれは、行アドレス信号ＡＤＲＲＬおよびモード信号ＭＤに基づいて、選択制御信号ＳＥＬＲＬを生成するものである。行アドレス信号ＡＤＲＲＬは、書込動作または読出動作の対象となるメモリセルＭＣ（後述）の行アドレスを指示するものである。モード信号ＭＤは、書込動作、読出動作などの動作を指示するものである。複数の行制御部２１には、互いに同じ行アドレス信号ＡＤＲＲＬおよび互いに同じモード信号ＭＤが供給される。そして、行制御部２１のそれぞれは、生成した選択制御信号ＳＥＬＲＬを、Ｙ方向に延伸する行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）を介して、複数の行選択線駆動部（ＲＬＤ）２３に供給する。具体的には、行制御部２１のそれぞれは、選択制御信号ＳＥＬＲＬに含まれる選択制御信号ＳＥＬＲＬ１を、行制御線ＣＲＬ１を介して、行制御線ＣＲＬ１に接続された複数の行選択線駆動部（ＲＬＤ）２３１に供給するとともに、選択制御信号ＳＥＬＲＬに含まれる選択制御信号ＳＥＬＲＬ２を、行制御線ＣＲＬ２を介して、行制御線ＣＲＬ２に接続された複数の行選択線駆動部（ＲＬＤ）２３２に供給するようになっている。
【００１５】
列制御部２２のそれぞれは、列アドレス信号ＡＤＲＣＬおよびモード信号ＭＤに基づいて、選択制御信号ＳＥＬＣＬを生成するものである。列アドレス信号ＡＤＲＣＬは、書込動作または読出動作の対象となるメモリセルＭＣ（後述）の列アドレスを指示するものである。複数の列制御部２２には、互いに同じ列アドレス信号ＡＤＲＣＬおよび互いに同じモード信号ＭＤが供給される。そして、列制御部２２のそれぞれは、生成した選択制御信号ＳＥＬＣＬを、Ｘ方向に延伸する列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）を介して、複数の列選択線駆動部（ＣＬＤ）２４に供給する。具体的には、列制御部２２のそれぞれは、選択制御信号ＳＥＬＣＬに含まれる選択制御信号ＳＥＬＣＬ１を、列制御線ＣＣＬ１を介して、列制御線ＣＣＬ１に接続された複数の列選択線駆動部（ＣＬＤ）２４１に供給するとともに、選択制御信号ＳＥＬＣＬに含まれる選択制御信号ＳＥＬＣＬ２を、列制御線ＣＣＬ２を介して、列制御線ＣＣＬ２に接続された複数の列選択線駆動部（ＣＬＤ）２４２に供給するようになっている。
【００１６】
行選択線駆動部（ＲＬＤ）２３のそれぞれは、選択制御信号ＳＥＬＲＬに基づいて、行選択線ＲＬ（後述）を駆動するものである。具体的には、行選択線駆動部（ＲＬＤ）２３１は、行制御線ＣＲＬ１を介して供給された選択制御信号ＳＥＬＲＬ１に基づいて行選択線ＲＬ（後述）を駆動する。また、行選択線駆動部（ＲＬＤ）２３２は、行制御線ＣＲＬ２を介して供給された選択制御信号ＳＥＬＲＬ２に基づいて行選択線ＲＬ（後述）を駆動するようになっている。また、行選択線駆動部（ＲＬＤ）２３１，２３２は、図示しないセンスアンプに接続されている。このセンスアンプは、後述するように、メモリセルＭＣ（後述）において発生する電圧を参照電圧Ｖrefと比較することにより、読出動作を行うようになっている。
【００１７】
列選択線駆動部（ＣＬＤ）２４のそれぞれは、選択制御信号ＳＥＬＣＬに基づいて、列選択線ＣＬ（後述）を駆動するものである。具体的には、列選択線駆動部（ＣＬＤ）２４１は、列制御線ＣＣＬ１を介して供給された選択制御信号ＳＥＬＣＬ１に基づいて列選択線ＣＬ（後述）を駆動する。また、列選択線駆動部（ＣＬＤ）２４２は、列制御線ＣＣＬ２を介して供給された選択制御信号ＳＥＬＣＬ２に基づいて列選択線ＣＬ（後述）を駆動するようになっている。
【００１８】
図３は、メモリ部２０の一構成例を表すものである。メモリ部２０は、複数の行選択線ＲＬと、複数の列選択線ＣＬと、複数のメモリセルＭＣとを有している。
【００１９】
複数の行選択線ＲＬは、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬは、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の列選択線ＣＬは、複数の行選択線ＲＬが形成された層の上の層に形成される。この構成により、複数の行選択線ＲＬおよび複数の列選択線ＣＬは、互いに交差する。複数のメモリセルＭＣは、複数の行選択線ＲＬが形成された層と複数の列選択線ＣＬが形成された層との間の記憶層に形成される。
【００２０】
図４は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥと、端子ＴＵ，ＴＬとを有している。
【００２１】
記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
【００２２】
図５は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。例えば、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
【００２３】
選択素子ＳＥ（図４）は、双方向ダイオード特性を有するものである。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣのＴＬ端子に接続される。
【００２４】
端子ＴＵは、そのメモリセルＭＣが形成された記憶層の上の選択線に接続される端子であり、端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下の選択線に接続される端子である。この例では、図３に示したように、メモリセルＭＣの端子ＴＵは、複数の列選択線ＣＬのいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬのいずれかに接続される。
【００２５】
メモリセルＭＣをセットする場合には、端子ＴＵに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば０Ｖの選択電圧Ｖselを印加する。これにより、選択素子ＳＥがオン状態になり、図４に示したように、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲがセットされる。メモリセルＭＣをリセットする場合には、端子ＴＬに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＵに例えば０Ｖの選択電圧Ｖselを印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲがリセットされる。また、メモリセルＭＣに対して読出動作を行う場合には、端子ＴＵに例えば５Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば１Ｖの選択電圧Ｖselを印加する。これにより、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsnsが流れる。そして、行選択駆動部（ＲＬＤ）２３に接続された図示しないセンスアンプが、このメモリセルＭＣにおいて発生する電圧と参照電圧Ｖrefとを比較することにより、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。
【００２６】
メモリ部２０では、行選択線ＲＬおよび列選択線ＣＬに選択電圧Ｖselがそれぞれ印加されることにより、メモリセルＭＣが選択され、書込動作（セットまたはリセット）や読出動作が行われる。このメモリ部２０では、図２に示したように、複数の行制御部２１に、互いに同じ行アドレス信号ＡＤＲＲＬおよび互いに同じモード信号ＭＤが供給され、複数の列制御部２２に、互いに同じ列アドレス信号ＡＤＲＣＬおよび互いに同じモード信号ＭＤが供給されるので、例えば、互いに対応する複数の行選択線ＲＬに選択電圧Ｖselが印加されるとともに、互いに対応する複数の列選択線ＣＬに選択電圧Ｖselが印加される。なお、それ以外の行選択線ＲＬおよび列選択線ＣＬには、非選択電圧Ｖinhが印加される。これにより、メモリ部２０では、複数のメモリセルＭＣが選択され、これらのメモリセルＭＣのそれぞれにおいて、同時に書込動作や読出動作が行われるようになっている。
【００２７】
図６は、半導体装置１における層構成の一例を表すものである。この例では、半導体装置１は、６つの配線層Ｌ１〜Ｌ６を有している。これらの６つの配線層Ｌ１〜Ｌ６は、基板面Ｓの上に、それぞれ絶縁層を挟んでこの順に形成される。
【００２８】
論理回路部１０において、配線層Ｌ１〜Ｌ６には、メタル配線Ｍ１〜Ｍ６がそれぞれ形成される。６つのメタル配線Ｍ１〜Ｍ６のうちの互いに隣り合う配線は、ビアＶＡを介して互いに接続される。また、配線層Ｌ１のメタル配線Ｍ１は、コンタクトＣＴを介して、半導体基板に形成された素子（トランジスタＴＲなど）に接続される。
【００２９】
メモリ部２０において、配線層Ｌ１，Ｌ２，Ｌ５，Ｌ６には、メタル配線Ｍ１，Ｍ２，Ｍ５，Ｍ６がそれぞれ形成される。メタル配線Ｍ１，Ｍ２は、例えば、行選択線駆動部（ＲＬＤ）２３および列選択線駆動部（ＣＬＤ）２４におけるローカル配線に用いられる。メタル配線Ｍ５は、例えば、列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）に用いられ、メタル配線Ｍ６は、例えば、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）に用いられる。また、メモリ部２０では、配線層Ｌ３には行選択線ＲＬが形成され、配線層Ｌ４には列選択線ＣＬが形成されるようになっている。行選択線ＲＬの線幅は、例えば、メタル配線Ｍ３の線幅と同じであり、列選択線ＣＬの線幅は、例えば、メタル配線Ｍ４の線幅と同じである。なお、これに限定されるものではなく、例えば、行選択線ＲＬの線幅は、例えば、メタル配線Ｍ３の線幅よりも狭くてもよいし、列選択線ＣＬの線幅は、例えば、メタル配線Ｍ４の線幅よりも狭くてもよい。
【００３０】
（行選択線ＲＬ）
図７，８は、行選択線ＲＬの一例を表すものである。図７に示したように、複数の行選択線ＲＬのそれぞれは、その行選択線ＲＬの延伸方向（Ｘ方向）の中央付近において接続部１３（接続部１３１，１３２）に接続されている。また、行選択線駆動部（ＲＬＤ）２３１のそれぞれは、その行選択線駆動部（ＲＬＤ）２３１のＸ方向の中央付近において接続部１３１に接続され、行選択線駆動部（ＲＬＤ）２３２のそれぞれは、その行選択線駆動部（ＲＬＤ）２３２のＸ方向の中央付近において接続部１３２に接続されている。これにより、行選択線駆動部（ＲＬＤ）２３１は、接続部１３１を介して複数の行選択線ＲＬに接続され、行選択線駆動部（ＲＬＤ）２３２は、接続部１３２を介して複数の行選択線ＲＬに接続されている。なお、この例では、接続部１３１，１３２のそれぞれは、図７に示したように、Ｙ方向に隣り合う２つの接続部を有している。図８に示したように、接続部１３１は、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、および配線層Ｌ２，Ｌ３間のビアＶＡを含んでいる。接続部１３２についても同様である。
【００３１】
１つの行選択線駆動部（ＲＬＤ）２３１は、例えば、複数（この例では５１２本）の行選択線ＲＬに接続されている。図７において、行選択線駆動部（ＲＬＤ）２３１に接続されたこれらの行選択線ＲＬの右側の端部は、その行選択線駆動部（ＲＬＤ）２３１の右側の列選択線駆動部（ＣＬＤ）２４１のＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）２３１に接続されたこれらの行選択線ＲＬの左側の端部は、その行選択線駆動部（ＲＬＤ）２３１の左側の列選択線駆動部（ＣＬＤ）２４１のＸ方向における中央付近に位置する。
【００３２】
同様に、１つの行選択線駆動部（ＲＬＤ）２３２は、複数（この例では５１２本）の行選択線ＲＬに接続されている。図７において、行選択線駆動部（ＲＬＤ）２３２に接続されたこれらの行選択線ＲＬの右側の端部は、その行選択線駆動部（ＲＬＤ）２３２の右側の列選択線駆動部（ＣＬＤ）２４２のＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）２３２に接続されたこれらの行選択線ＲＬの左側の端部は、その行選択線駆動部（ＲＬＤ）２３２の左側の列選択線駆動部（ＣＬＤ）２４２のＸ方向における中央付近に位置する。
【００３３】
複数の行選択線駆動部（ＲＬＤ）２３および複数の列選択線駆動部（ＣＬＤ）２４は、チェッカーボード状に配置されているので、行選択線駆動部（ＲＬＤ）２３１に接続された複数の行選択線ＲＬと、行選択線駆動部（ＲＬＤ）２３２に接続された複数の行選択線ＲＬとは、Ｘ方向において、互いにずれて配置される。
【００３４】
（列選択線ＣＬ）
図９，１０は、列選択線ＣＬの一例を表すものである。図９に示したように、複数の列選択線ＣＬのそれぞれは、その列選択線ＣＬの延伸方向（Ｙ方向）の中央付近において接続部１４（接続部１４１，１４２）に接続されている。また、列選択線駆動部（ＣＬＤ）２４１のそれぞれは、その列選択線駆動部（ＣＬＤ）２４１のＹ方向の中央付近において接続部１４１に接続され、列選択線駆動部（ＣＬＤ）２４２のそれぞれは、その列選択線駆動部（ＣＬＤ）２４２のＹ方向の中央付近において接続部１４２に接続されている。これにより、列選択線駆動部（ＣＬＤ）２４１は、接続部１４１を介して複数の列選択線ＣＬに接続され、列選択線駆動部（ＣＬＤ）２４２は、接続部１４２を介して複数の列選択線ＣＬに接続されている。なお、この例では、接続部１４１，１４２のそれぞれは、図９に示したように、Ｘ方向に隣り合う２つの接続部を有している。図１０に示したように、接続部１４１は、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、および配線層Ｌ３，Ｌ４間のビアＶＡを含んでいる。接続部１４２についても同様である。
【００３５】
１つの列選択線駆動部（ＣＬＤ）２４１は、複数（この例では５１２本）の列選択線ＣＬに接続されている。図９において、列選択線駆動部（ＣＬＤ）２４１に接続されたこれらの列選択線ＣＬの上側の端部は、その列選択線駆動部（ＣＬＤ）２４１の上側の行選択線駆動部（ＲＬＤ）２３２のＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）２４１に接続されたこれらの列選択線ＣＬの下側の端部は、その列選択線駆動部（ＣＬＤ）２４１の下側の行選択線駆動部（ＲＬＤ）２３２のＹ方向における中央付近に位置する。
【００３６】
同様に、１つの列選択線駆動部（ＣＬＤ）２４２は、複数（この例では５１２本）の列選択線ＣＬに接続されている。図９において、列選択線駆動部（ＣＬＤ）２４２に接続されたこれらの列選択線ＣＬの上側の端部は、その列選択線駆動部（ＣＬＤ）２４２の上側の行選択線駆動部（ＲＬＤ）２３１のＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）２４２に接続されたこれらの列選択線ＣＬの下側の端部は、その列選択線駆動部（ＣＬＤ）２４２の下側の行選択線駆動部（ＲＬＤ）２３１のＹ方向における中央付近に位置する。
【００３７】
複数の行選択線駆動部（ＲＬＤ）２３および複数の列選択線駆動部（ＣＬＤ）２４は、チェッカーボード状に配置されているので、列選択線駆動部（ＣＬＤ）２４１に接続された複数の列選択線ＣＬと、列選択線駆動部（ＣＬＤ）２４２に接続された複数の列選択線ＣＬとは、Ｙ方向において、互いにずれて配置される。
【００３８】
図１１は、複数の行選択線ＲＬおよび複数の列選択線ＣＬの一例を表すものである。この図１１は、図７に示した複数の行選択線ＲＬと、図９に示した複数の列選択線ＣＬとを重ね合わせて描いたものである。
【００３９】
行選択線ＲＬは配線層Ｌ３においてＸ方向に延伸し、列選択線ＣＬは配線層Ｌ４においてＹ方向に延伸するため、行選択線ＲＬおよび列選択線ＣＬは交差する。複数の行選択線ＲＬのそれぞれは、この例では１０２４本（＝５１２×２）の列選択線ＣＬと交差し、複数の列選択線ＣＬのそれぞれは、この例では１０２４本（＝５１２×２）の行選択線ＲＬと交差する。この交差した部分における、配線層Ｌ３と配線層Ｌ４との間の層には、メモリセルＭＣが形成される。メモリ部２０では、図１１に示したように、１Ｍ個（＝１０２４×１０２４）のメモリセルＭＣからなるメモリアレイＡＲが定義される。このメモリアレイＡＲは、図７に示したように、行選択線駆動部（ＲＬＤ）２３１に接続された５１２本の行選択線ＲＬと、行選択線駆動部（ＲＬＤ）２３２に接続された５１２本の行選択線ＲＬとを含んでいる。すなわち、この例では、行選択線駆動部（ＲＬＤ）２３１，２３２は、図示しないセンスアンプに接続されていることを考慮し、読出動作の観点からメモリアレイＡＲを定義している。列選択線ＣＬは、図９に示したように、隣り合うメモリアレイＡＲにまたがって延伸するように形成されている。
【００４０】
図１１に示したように、行選択線駆動部（ＲＬＤ）２３１に対応する領域は、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域ＳＬ３１）を含んでいる。スロット領域ＳＬ３１は、行選択線駆動部（ＲＬＤ）２３１に対応する領域のＹ方向における中央付近に位置している。同様に、行選択線駆動部（ＲＬＤ）２３２に対応する領域は、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域ＳＬ３２）を含んでいる。スロット領域ＳＬ３２は、行選択線駆動部（ＲＬＤ）２３２に対応する領域のＹ方向における中央付近に位置している。このスロット領域ＳＬ３１，ＳＬ３２は、Ｘ方向に長くＹ方向に短い長方形状の領域である。メモリ部２０では、以下に示すように、スロット領域ＳＬ３１に、行選択線駆動部（ＲＬＤ）２３１と行制御線ＣＲＬ１とを接続する接続部ＣＮ３１（後述）を形成するとともに、スロット領域ＳＬ３２に、行選択線駆動部（ＲＬＤ）２３２と行制御線ＣＲＬ２とを接続する接続部ＣＮ３２（後述）を形成している。
【００４１】
同様に、列選択線駆動部（ＣＬＤ）２４１に対応する領域は、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域ＳＬ４１）を含んでいる。スロット領域ＳＬ４１は、列選択線駆動部（ＣＬＤ）２４１に対応する領域のＸ方向における中央付近に位置している。同様に、列選択線駆動部（ＣＬＤ）２４２に対応する領域は、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域ＳＬ４２）を含んでいる。スロット領域ＳＬ４２は、列選択線駆動部（ＣＬＤ）２４２に対応する領域のＸ方向における中央付近に位置している。このスロット領域ＳＬ４１，ＳＬ４２は、Ｙ方向に長くＸ方向に短い長方形状の領域である。メモリ部２０では、以下に示すように、スロット領域ＳＬ４１に、列選択線駆動部（ＣＬＤ）２４１と列制御線ＣＣＬ１とを接続する接続部ＣＮ４１（後述）を形成するとともに、スロット領域ＳＬ４２に、列選択線駆動部（ＣＬＤ）２４２と列制御線ＣＣＬ２とを接続する接続部ＣＮ４２（後述）を形成している。
【００４２】
（行制御線ＣＲＬおよび列制御線ＣＣＬ）
図１２は、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）および列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）の一構成例を表すものである。
【００４３】
行選択線駆動部（ＲＬＤ）２３１に対応するスロット領域ＳＬ３１には、接続部ＣＮ３１が形成されており、行選択線駆動部（ＲＬＤ）２３２に対応するスロット領域ＳＬ３２には、接続部ＣＮ３２が形成されている。すなわち、接続部ＣＮ３１は、行選択線駆動部（ＲＬＤ）２３１のＹ方向における中央付近に形成され、接続部ＣＮ３２は、行選択線駆動部（ＲＬＤ）２３２のＹ方向における中央付近に形成されている。
【００４４】
同様に、列選択線駆動部（ＣＬＤ）２４１に対応するスロット領域ＳＬ４１には、接続部ＣＮ４１が形成されており、列選択線駆動部（ＣＬＤ）２４２に対応するスロット領域ＳＬ４２には、接続部ＣＮ４２が形成されている。すなわち、接続部ＣＮ４１は、列選択線駆動部（ＣＬＤ）２４１のＸ方向における中央付近に形成され、接続部ＣＮ４２は、列選択線駆動部（ＣＬＤ）２４２のＸ方向における中央付近に形成されている。
【００４５】
行制御線ＣＲＬ１，ＣＲＬ２は、例えば、配線層Ｌ６のメタル配線Ｍ６を用いて形成される。行制御線ＣＲＬ１は、接続部ＣＮ３１を介して行選択線駆動部（ＲＬＤ）２３１に接続され、行制御線ＣＲＬ２は、接続部ＣＮ３２を介して行選択線駆動部（ＲＬＤ）２３２に接続されている。これにより、行制御部２１は、行制御線ＣＲＬ１を介して、選択制御信号ＳＥＬＲＬ１を、行制御線ＣＲＬ１に接続された複数の行選択線駆動部（ＲＬＤ）２３１に供給するとともに、行制御線ＣＲＬ２を介して、選択制御信号ＳＥＬＲＬ２を、行制御線ＣＲＬ２に接続された複数の行選択線駆動部（ＲＬＤ）２３２に供給するようになっている。
【００４６】
なお、この例では、スロット領域ＳＬ３１を用いて選択制御信号ＳＥＬＲＬ１を行選択線駆動部（ＲＬＤ）２３１に供給し、スロット領域ＳＬ３２を用いて選択制御信号ＳＥＬＲＬ２を行選択線駆動部（ＲＬＤ）２３２に供給したが、これに限定されるものではなく、例えば、これらのスロット領域ＳＬ３１，ＳＬ３２を用いて電源を供給してもよい。
【００４７】
列制御線ＣＣＬ１，ＣＣＬ２は、例えば、配線層Ｌ５のメタル配線Ｍ５を用いて形成される。列制御線ＣＣＬ１は、接続部ＣＮ４１を介して列選択線駆動部（ＣＬＤ）２４１に接続され、列制御線ＣＣＬ２は、接続部ＣＮ４２を介して列選択線駆動部（ＣＬＤ）２４２に接続されている。これにより、列制御部２２は、列制御線ＣＣＬ１を介して、選択制御信号ＳＥＬＣＬ１を、列制御線ＣＣＬ１に接続された複数の列選択線駆動部（ＣＬＤ）２４１に供給するとともに、列制御線ＣＣＬ２を介して、選択制御信号ＳＥＬＣＬ２を、列制御線ＣＣＬ２に接続された複数の列選択線駆動部（ＣＬＤ）２４２に供給するようになっている。
【００４８】
なお、この例では、スロット領域ＳＬ４１を用いて選択制御信号ＳＥＬＣＬ１を列選択線駆動部（ＣＬＤ）２４１に供給し、スロット領域ＳＬ４２を用いて選択制御信号ＳＥＬＣＬ２を列選択線駆動部（ＣＬＤ）２４２に供給したが、これに限定されるものではなく、例えば、これらのスロット領域ＳＬ４１，ＳＬ４２を用いて電源を供給してもよい。
【００４９】
ここで、行選択線駆動部２３１に接続された複数の行選択線ＲＬは、本開示における「複数の第１の選択線」の一具体例に対応する。列選択線駆動部２４１に接続された複数の列選択線ＣＬは、本開示における「複数の第２の選択線」の一具体例に対応する。行選択線駆動部２３２に接続された複数の行選択線ＲＬは、本開示における「複数の第３の選択線」の一具体例に対応する。列選択線駆動部２４２に接続された複数の列選択線ＣＬは、本開示における「複数の第４の選択線」の一具体例に対応する。接続部１３１は、本開示における「第１の接続部」の一具体例に対応する。接続部１４１は、本開示における「第２の接続部」の一具体例に対応する。接続部１３２は、本開示における「第３の接続部」の一具体例に対応する。接続部１４２は、本開示における「第４の接続部」の一具体例に対応する。行選択線駆動部２３１は、本開示における「第１の回路」の一具体例に対応する。列選択線駆動部２４１は、本開示における「第２の回路」の一具体例に対応する。行選択線駆動部２３２は、本開示における「第３の回路」の一具体例に対応する。列選択線駆動部２４２は、本開示における「第４の回路」の一具体例に対応する。行制御部２１および列制御部２２は、本開示における「制御部」の一具体例に対応する。行制御線ＣＲＬおよび列制御線ＣＣＬは、本開示における「制御信号線」の一具体例に対応する。接続部ＣＮ３１，ＣＮ３２は、本開示における「制御信号接続部」の一具体例に対応する。
【００５０】
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
【００５１】
（全体動作概要）
まず、図２を参照して、メモリ部２０の全体動作概要を説明する。メモリ部２０の行制御部２１のそれぞれは、行アドレス信号ＡＤＲＲＬおよびモード信号ＭＤに基づいて、選択制御信号ＳＥＬＲＬ（選択制御信号ＳＥＬＲＬ１，ＳＥＬＲＬ２）を生成する。列制御部２２のそれぞれは、列アドレス信号ＡＤＲＣＬおよびモード信号ＭＤに基づいて、選択制御信号ＳＥＬＣＬ（選択制御信号ＳＥＬＣＬ１，ＳＥＬＣＬ２）を生成する。
【００５２】
行選択線駆動部（ＲＬＤ）２３１のそれぞれは、選択制御信号ＳＥＬＲＬ１に基づいて、その行選択線駆動部（ＲＬＤ）２３１に接続された複数（この例では５１２本）の行選択線ＲＬを駆動する。行選択線駆動部（ＲＬＤ）２３２のそれぞれは、選択制御信号ＳＥＬＲＬ２に基づいて、その行選択線駆動部（ＲＬＤ）２３２に接続された複数（この例では５１２本）の行選択線ＲＬを駆動する。
【００５３】
列選択線駆動部（ＣＬＤ）２４１のそれぞれは、選択制御信号ＳＥＬＣＬ１に基づいて、その列選択線駆動部（ＣＬＤ）２４１に接続された複数（この例では５１２本）の列選択線ＣＬを駆動する。列選択線駆動部（ＣＬＤ）２４２のそれぞれは、選択制御信号ＳＥＬＣＬ２に基づいて、その列選択線駆動部（ＣＬＤ）２４２に接続された複数（この例では５１２本）の列選択線ＣＬを駆動する。
【００５４】
（作用）
半導体装置１では、図７に示したように、行選択線ＲＬを、その行選択線ＲＬの延伸方向（Ｘ方向）の中央付近において、接続部１３（接続部１３１，１３２）を介して行選択線駆動部（ＲＬＤ）２３（行選択線駆動部（ＲＬＤ）２３１，２３２）に接続するようにした。同様に、半導体装置１では、図９に示したように、列選択線ＣＬを、その列選択線ＣＬの延伸方向（Ｙ方向）の中央付近において、接続部１４（接続部１４１，１４２）を介して列選択線駆動部（ＣＬＤ）２４（列選択線駆動部（ＣＬＤ）２４１，２４２）に接続するようにした。これにより、半導体装置１では、行選択線ＲＬや列選択線ＣＬにおける電圧降下を抑えることができるので、メモリセルＭＣに対して、書込エラーや読出エラーが生じるおそれを低減することができる。
【００５５】
すなわち、例えば、図１３，１４に示したメモリ部２０Ｒのように、行選択線ＲＬを、その行選択線ＲＬの延伸方向（Ｘ方向）の端部付近において、接続部１３Ｒ（接続部１３１Ｒ，１３２Ｒ）を介して行選択線駆動部（ＲＬＤ）２３Ｒ（行選択線駆動部（ＲＬＤ）２３１Ｒ，２３２Ｒ）に接続し、列選択線ＣＬを、その列選択線ＣＬの延伸方向（Ｙ方向）の端部付近において、接続部１４Ｒ（接続部１４１Ｒ，１４２Ｒ）を介して列選択線駆動部（ＣＬＤ）２４Ｒ（列選択線駆動部（ＣＬＤ）２４１Ｒ，２４２Ｒ）に接続した場合には、行選択線ＲＬや列選択線ＣＬにおける電圧降下が大きくなるおそれがある。この場合には、メモリセルＭＣに対して書込動作を行う場合に、記憶素子ＶＲを十分にセットまたはリセットできないため、書込エラーが生じるおそれがある。また、メモリセルＭＣに対して読出動作を行う場合に、読出エラーが生じるおそれがある。
【００５６】
一方、本実施の形態に係るメモリ部２０では、行選択線ＲＬを、その行選択線ＲＬの延伸方向の中央付近において接続部１３を介して行選択線駆動部（ＲＬＤ）２３に接続し、列選択線ＣＬを、その列選択線ＣＬの延伸方向の中央付近において接続部１４を介して列選択線駆動部（ＣＬＤ）２４に接続したので、行選択線ＲＬや列選択線ＣＬにおける電圧降下を抑えることができる。その結果、半導体装置１では、書込エラーや読出エラーが生じるおそれを低減することができる。
【００５７】
また、半導体装置１では、図７に示したように、行選択線駆動部（ＲＬＤ）２３１を、その行選択線駆動部（ＲＬＤ）２３１のＸ方向の中央付近において、接続部１３１を介して複数の行選択線ＲＬに接続するとともに、行選択線駆動部（ＲＬＤ）２３２を、その行選択線駆動部（ＲＬＤ）２３２のＸ方向の中央付近において、接続部１３２を介して複数の行選択線ＲＬに接続するようにした。同様に、半導体装置１では、図９に示したように、列選択線駆動部（ＣＬＤ）２４１を、その列選択線駆動部（ＣＬＤ）２４１のＹ方向の中央付近において、接続部１４１を介して複数の列選択線ＣＬに接続するとともに、列選択線駆動部（ＣＬＤ）２４２を、その列選択線駆動部（ＣＬＤ）２４２のＹ方向の中央付近において、接続部１４２を介して複数の列選択線ＣＬに接続するようにした。これにより、半導体装置１では、行選択線駆動部（ＲＬＤ）２３および列選択線駆動部（ＣＬＤ）２４のレイアウトをしやすくすることができる。
【００５８】
すなわち、例えば、図１３，１４に示したメモリ部２０Ｒのように、行選択線駆動部（ＲＬＤ）２３Ｒ（行選択線駆動部（ＲＬＤ）２３１Ｒ，２３２Ｒ）を、その行選択線駆動部（ＲＬＤ）２３ＲのＸ方向の端部付近において、接続部１３Ｒ（接続部１３１Ｒ，１３２Ｒ）を介して行選択線ＲＬに接続し、列選択線駆動部（ＣＬＤ）２４Ｒ（列選択線駆動部（ＣＬＤ）２４１Ｒ，２４２Ｒ）を、その列選択線駆動部（ＣＬＤ）２４ＲのＹ方向の端部付近において、接続部１４Ｒ（接続部１４１Ｒ，１４２Ｒ）を介して列選択線ＣＬに接続した場合には、行選択線駆動部（ＲＬＤ）２３および列選択線駆動部（ＣＬＤ）２４のレイアウトがしにくくなるおそれがある。具体的には、例えば図１３において、行選択線駆動部（ＲＬＤ）２３１Ｒでは、接続部１３１Ｒの右側から５１２本の配線が接続部１３１Ｒに接続するので、接続部１３１Ｒ付近において、配線が密集してしまう。行選択線駆動部（ＲＬＤ）２３２Ｒ、列選択線駆動部（ＣＬＤ）２４１Ｒ，２４２Ｒについても同様である。
【００５９】
一方、本実施の形態に係るメモリ部２０では、行選択線駆動部（ＲＬＤ）２３を、その行選択線駆動部（ＲＬＤ）２３のＸ方向の中央付近において、接続部１３を介して行選択線ＲＬに接続し、列選択線駆動部（ＣＬＤ）２４を、その列選択線駆動部（ＣＬＤ）２４のＹ方向の中央付近において、接続部１４を介して列選択線ＣＬに接続した。これにより、例えば図７において、行選択線駆動部（ＲＬＤ）２３１では、接続部１３１の左側から２５６本の配線が接続部１３１に接続するとともに、接続部１３１の右側から２５６本の配線が接続部１３１に接続することができる。これにより、行選択線駆動部（ＲＬＤ）２３１では、接続部１３１付近において、配線の密集度を下げることができる。行選択線駆動部（ＲＬＤ）２３２、列選択線駆動部（ＣＬＤ）２４１，２４２についても同様である。その結果、半導体装置１では、行選択線駆動部（ＲＬＤ）２３および列選択線駆動部（ＣＬＤ）２４のレイアウトをしやすくすることができる。
【００６０】
図１５Ａ〜１５Ｃは、行選択線駆動部（ＲＬＤ）２３１，２３２、列選択線駆動部（ＣＬＤ）２４１，２４２、および接続部１３１，１３２，１４１，１４２のバリエーションを表すものである。
【００６１】
図１５Ａの例では、図７，９に示した例と同様に、行選択線駆動部（ＲＬＤ）２３１，２３２および列選択線駆動部（ＣＬＤ）２４１，２４２の領域の形状を、略正方形状にしている。また、図１５Ｂの例では、行選択線駆動部（ＲＬＤ）２３１，２３２および列選択線駆動部（ＣＬＤ）２４１，２４２の領域の形状を、長方形状にしている。
【００６２】
また、図１５Ｃの例では、接続部１３（接続部１３１，１３２）の形状、および接続部１４（接続部１４１，１４２）の形状を、非対称にしている。この例では、例えば、行選択線駆動部（ＲＬＤ）２３１に接続される接続部１３１のうちの上側の接続部のＹ方向における長さを、接続部１３１のうちの下側の接続部のＹ方向における長さよりも短くしている。接続部１３２についても同様である。また、例えば、列選択線駆動部（ＣＬＤ）２４１に接続される接続部１４１のうちの右側の接続部のＸ方向における長さを、接続部１４１のうちの左側の接続部のＸ方向における長さよりも長くしている。接続部１４２についても同様である。これに伴い、接続部１３１は、行選択線駆動部（ＲＬＤ）２３１において、Ｘ方向の中央よりもやや左側に配置され、接続部１３２は、行選択線駆動部（ＲＬＤ）２３２において、Ｘ方向の中央よりもやや左側に配置されている。また、接続部１４１は、列選択線駆動部（ＣＬＤ）２４１において、Ｙ方向の中央よりもやや上側に配置され、接続部１４２は、列選択線駆動部（ＣＬＤ）２４２において、Ｙ方向の中央よりもやや上側に配置されている。
【００６３】
図１５Ａ〜１５Ｃのいずれの場合でも、例えば、Ｙ方向において、接続部１３１は接続部１３２と重ならないように配置され、Ｘ方向において、接続部１４１は接続部１４２と重ならないように配置される。また、例えば、Ｘ方向において、接続部１３１は接続部１４２と重ならないように配置され、接続部１３２は接続部１４１と重ならないように配置される。同様に、例えば、Ｙ方向において、接続部１３１は接続部１４１と重ならないように配置され、接続部１３２は接続部１４２と重ならないように配置される。
【００６４】
また、半導体装置１では、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）および列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）を、行選択線ＲＬおよび列選択線ＣＬが形成される層（この例では配線層Ｌ３，Ｌ４）よりも上層に形成した。これにより、行制御線ＣＲＬおよび列制御線ＣＣＬを、行選択線ＲＬおよび列選択線ＣＬが形成される層よりも下層に形成する場合に比べて、行選択線ＲＬおよび列選択線ＣＬを、半導体基板に近い位置に配置することができるので、接続部１３（接続部１３１，１３２）および接続部１４（接続部１４１，１４２）における電圧降下を抑えることができる。その結果、半導体装置１では、書込エラーや読出エラーが生じるおそれを低減することができる。
【００６５】
また、半導体装置１では、図７に示したように、行選択線駆動部（ＲＬＤ）２３１に接続された複数（この例では５１２本）の行選択線ＲＬを、１つの領域内に並設し、行選択線駆動部（ＲＬＤ）２３２に接続された複数（この例では５１２本）の行選択線ＲＬを、１つの領域内に並設するようにした。同様に、半導体装置１では、図９に示したように、列選択線駆動部（ＣＬＤ）２４１に接続された複数（この例では５１２本）の列選択線ＣＬを、１つの領域内に並設し、列選択線駆動部（ＣＬＤ）２４２に接続された複数（この例では５１２本）の列選択線ＣＬを、１つの領域内に並設するようにした。これにより、半導体装置１では、メモリ部２０のレイアウトをしやすくすることができ、また、メモリ部２０の動作をシンプルにすることができる。
【００６６】
すなわち、例えば、図１６，１７に示すメモリ部２０Ｓのように、行選択線駆動部（ＲＬＤ）２３１Ｓに接続された複数（この例では２５６本）の行選択線ＲＬ、および行選択線駆動部（ＲＬＤ）２３３Ｓに接続された複数（この例では２５６本）の行選択線ＲＬを１つの領域内に交互に並設し、列選択線駆動部（ＣＬＤ）２４１Ｓに接続された複数（この例では２５６本）の列選択線ＣＬ、および列選択線駆動部（ＣＬＤ）２４３Ｓに接続された複数（この例では２５６本）の列選択線ＣＬを１つの領域内に交互に並設した場合には、メモリ部２０Ｓのレイアウトをしにくくなるおそれがある。具体的には、例えば、図１６に示した複数の行選択線ＲＬと、図１７に示した複数の列選択線ＣＬとを重ね合わせて描いた図１８に示すように、メモリ部２０Ｓには、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域）が生じない。よって、メモリ部２０Ｓでは、本実施の形態に係るメモリ部２０とは異なり、行制御線ＣＲＬおよび列制御線ＣＣＬを配線層Ｌ５，Ｌ６に形成することができない。この場合には、行制御線ＣＲＬおよび列制御線ＣＣＬを、行選択線ＲＬおよび列選択線ＣＬが形成された配線層よりも下の配線層に形成することとなるため、メモリ部２０Ｓのレイアウトをしにくくなるおそれがある。また、例えば、図１６に示したように、行選択線駆動部（ＲＬＤ）２３１Ｓに接続された複数の行選択線ＲＬ、および行選択線駆動部（ＲＬＤ）２３３Ｓに接続された複数の行選択線ＲＬが交互に並設されるため、本実施の形態の場合（図７）とは異なり、メモリアレイＡＲの定義が複雑になってしまうため、メモリ部２０Ｓの動作が複雑になるおそれがある。
【００６７】
一方、本実施の形態に係るメモリ部２０では、例えば、行選択線駆動部（ＲＬＤ）２３１に接続された複数（この例では５１２本）の行選択線ＲＬを１つの領域内に並設し、列選択線駆動部（ＣＬＤ）２４１に接続された複数（この例では５１２本）の列選択線ＣＬを１つの領域内に並設するようにした。これにより、図１１に示したように、メモリ部２０に、行選択線ＲＬおよび列選択線ＣＬが形成されていない領域（スロット領域ＳＬ３１，ＳＬ３２，ＳＬ４１，ＳＬ４２）が生じる。よって、メモリ部２０では、スロット領域ＳＬ３１，ＳＬ３２に接続部ＣＮ３１，ＣＮ３２をそれぞれ形成し、例えば配線層Ｌ５に形成した行制御線ＣＲＬ１，ＣＲＬ２を、これらの接続部ＣＮ３１，ＣＮ３２を介して行選択線駆動部（ＲＬＤ）２３１，２３２に接続することができる。同様に、メモリ部２０では、スロット領域ＳＬ４１，ＳＬ４２に接続部ＣＮ４１，ＣＮ４２をそれぞれ形成し、例えば配線層Ｌ６に形成した列制御線ＣＣＬ１，ＣＣＬ２を、これらの接続部ＣＮ４１，ＣＮ４２を介して列選択線駆動部（ＣＬＤ）２４１，２４２に接続することができる。その結果、半導体装置１では、メモリ部２０のレイアウトをしやすくすることができる。また、半導体装置１では、図７に示したように、メモリアレイＡＲの定義をシンプルにすることができるため、メモリ部２０の動作をシンプルにすることができる。
【００６８】
［効果］
以上のように本実施の形態では、行選択線を、その行選択線の延伸方向の中央付近において接続部を介して行選択線駆動部に接続し、列選択線を、その列選択線の延伸方向の中央付近において接続部を介して列選択線駆動部に接続したので、書込エラーや読出エラーが生じるおそれを低減することができる。
【００６９】
本実施の形態では、行選択線駆動部を、その行選択線駆動部のＸ方向の中央付近において、接続部を介して複数の行選択線に接続し、列選択線駆動部を、その列選択線駆動部のＹ方向の中央付近において、接続部を介して複数の列選択線に接続したので、行選択線駆動部および列選択線駆動部のレイアウトをしやすくすることができる。
【００７０】
本実施の形態では、行制御線および列制御線を、行選択線および列選択線が形成される層よりも上層に形成したので、書込エラーや読出エラーが生じるおそれを低減することができる
【００７１】
本実施の形態では、行選択線駆動部に接続された複数の行選択線を１つの領域内に並設し、行選択線駆動部に接続された複数の行選択線を１つの領域内に並設し、列選択線駆動部に接続された複数の列選択線を１つの領域内に並設し、列選択線駆動部に接続された複数の列選択線を１つの領域内に並設したので、メモリ部のレイアウトをしやすくすることができ、また、メモリ部の動作をシンプルにすることができる。
【００７２】
［変形例１−１］
上記実施の形態では、行選択線ＲＬを配線層Ｌ３に形成し、列選択線ＣＬを配線層Ｌ４に形成したが、これに限定されるものではない。以下に、本変形例に係る半導体装置１Ａについて詳細に説明する。半導体装置１Ａは、論理回路部１０と、メモリ部２０Ａとを備えている。
【００７３】
図１９は、半導体装置１Ａにおける層構成の一例を表すものである。半導体装置１Ａのメモリ部２０Ａにおいて、配線層Ｌ１，Ｌ２，Ｌ５，Ｌ６には、メタル配線Ｍ１，Ｍ２，Ｍ５，Ｍ６がそれぞれ形成される。また、メモリ部２０Ａでは、ある領域において、配線層Ｌ３に行選択線ＲＬが形成されるとともに、配線層Ｌ４に列選択線ＣＬが形成され、他のある領域において、配線層Ｌ３に列選択線ＣＬが形成されるとともに、配線層Ｌ４に行選択線ＲＬが形成されるようになっている。
【００７４】
図２０は、行選択線ＲＬの一例を表すものである。この図２０において、配線層Ｌ３に形成された行選択線ＲＬを実線で示し、配線層Ｌ４に形成された行選択線ＲＬを破線で示す。
【００７５】
メモリ部２０Ａは、行選択線駆動部（ＲＬＤ）２３Ａ（行選択線駆動部（ＲＬＤ）２３１Ａ，２３２Ａ）と、列選択線駆動部（ＣＬＤ）２４Ａ（列選択線駆動部（ＣＬＤ）２４１Ａ，２４２Ａ）とを有している。
【００７６】
１つの行選択線駆動部（ＲＬＤ）２３１Ａは、接続部１３１Ａを介して、複数（この例では５１２本）の行選択線ＲＬに接続されている。図２０において、行選択線駆動部（ＲＬＤ）２３１Ａに接続された複数の行選択線ＲＬのうちの上側の半数の行選択線ＲＬは、配線層Ｌ４に形成され、下側の半数の行選択線ＲＬは、配線層Ｌ３に形成されている。
【００７７】
同様に、１つの行選択線駆動部（ＲＬＤ）２３２Ａは、接続部１３２Ａを介して、複数（この例では５１２本）の行選択線ＲＬに接続されている。図２０において、行選択線駆動部（ＲＬＤ）２３２Ａに接続された複数の行選択線ＲＬのうちの上側の半数の行選択線ＲＬは、配線層Ｌ３に形成され、下側の半数の行選択線ＲＬは、配線層Ｌ４に形成されている。
【００７８】
図２１〜２３は、列選択線ＣＬの一例を表すものである。図２１において、配線層Ｌ３に形成された列選択線ＣＬを実線で示し、配線層Ｌ４に形成された列選択線ＣＬを破線で示す。
【００７９】
１つの列選択線駆動部（ＣＬＤ）２４１Ａは、接続部１４１Ａを介して、複数（この例では５１２本）の列選択線ＣＬに接続されている。図２１において、列選択線駆動部（ＣＬＤ）２４１Ａに接続された複数の列選択線ＣＬのうちの接続部１４１Ａの上側に延伸する部分は、配線層Ｌ３に形成され、接続部１４１Ａの下側に延伸する部分は、配線層Ｌ４に形成されている。図２２に示したように、接続部１４１Ａは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、列選択線ＣＬ、および配線層Ｌ３，Ｌ４間のビアＶＡを含んでいる。
【００８０】
１つの列選択線駆動部（ＣＬＤ）２４２Ａは、接続部１４２Ａを介して、複数（この例では５１２本）の列選択線ＣＬに接続されている。図２１において、列選択線駆動部（ＣＬＤ）２４２Ａに接続された複数の列選択線ＣＬのうちの接続部１４２Ａの上側に延伸する部分は、配線層Ｌ４に形成され、接続部１４２Ａの下側に延伸する部分は、配線層Ｌ３に形成されている。図２３に示したように、接続部１４２Ａは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、列選択線ＣＬ、および配線層Ｌ３，Ｌ４間のビアＶＡを含んでいる。
【００８１】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る半導体装置２について説明する。本実施の形態は、２つの記憶層を設けたものである。なお、上記第１の実施の形態に係る半導体装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００８２】
図１に示したように、半導体装置２は、論理回路部３０と、メモリ部４０とを備えている。メモリ部４０は、上記実施の形態に係る半導体装置１（図２）と同様に、複数の行選択線駆動部（ＲＬＤ）４３（行選択線駆動部（ＲＬＤ）４３１，４３２）と、複数の列選択線駆動部（ＣＬＤ）４４（列選択線駆動部（ＣＬＤ）４４１，４４２）とを有している。複数の行選択線駆動部（ＲＬＤ）４３および複数の列選択線駆動部（ＣＬＤ）４４は、チェッカーボード状に配置されている。
【００８３】
図２４は、メモリ部４０の一構成例を表すものである。メモリ部４０は、複数の行選択線ＲＬ（行選択線ＲＬ０，ＲＬ１）と、複数の列選択線ＣＬと、複数のメモリセルＭＣ（メモリセルＭＣ０，ＭＣ１）とを有している。
【００８４】
複数の行選択線ＲＬ０は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬは、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の行選択線ＲＬ１は、このＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬは、複数の行選択線ＲＬ０が形成された層の上の層に形成され、複数の行選択線ＲＬ１は、複数の列選択線ＣＬが形成された層の上の層に形成される。
【００８５】
複数の行選択線ＲＬ０が形成された層と複数の列選択線ＣＬが形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ０）が形成されている。同様に、複数の列選択線ＣＬが形成された層と複数の行選択線ＲＬ１が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ１）が形成されている。
【００８６】
メモリセルＭＣ０，ＭＣ１は、図４に示したように、記憶素子ＶＲと、選択素子ＳＥとを有している。メモリセルＭＣ０では、端子ＴＵは、複数の列選択線ＣＬのいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ０のいずれかに接続される。同様に、メモリセルＭＣ１では、端子ＴＵは、複数の行選択線ＲＬ１のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬのいずれかに接続される。これにより、メモリセルＭＣでは、図２４に示したように、どちらの記憶層に形成されるかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【００８７】
図２５は、半導体装置２における層構成の一例を表すものである。この例では、半導体装置２は、７つの配線層Ｌ１〜Ｌ７を有している。論理回路部３０において、配線層Ｌ１〜Ｌ７には、メタル配線Ｍ１〜Ｍ７がそれぞれ形成される。
【００８８】
メモリ部４０において、配線層Ｌ１〜Ｌ３，Ｌ７には、メタル配線Ｍ１〜Ｍ３，Ｍ７がそれぞれ形成される。メタル配線Ｍ１〜Ｍ３は、例えば、行選択線駆動部（ＲＬＤ）４３および列選択線駆動部（ＣＬＤ）４４におけるローカル配線や、列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）に用いられる。メタル配線Ｍ７は、例えば、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）に用いられる。また、メモリ部４０では、配線層Ｌ４に行選択線ＲＬ０が形成され、配線層Ｌ５に列選択線ＣＬが形成され、配線層Ｌ６に行選択線ＲＬ１が形成されるようになっている。
【００８９】
（行選択線ＲＬ０，ＲＬ１）
図２６は、行選択線ＲＬ０の一例を表すものである。図２７は、行選択線ＲＬ１の一例を表すものである。図２８は、行選択線ＲＬ０，ＲＬ１の一例を表すものである。行選択線ＲＬ０，ＲＬ１の長さは、上記第１の実施の形態に係る行選択線ＲＬの約２倍である。
【００９０】
複数の行選択線駆動部（ＲＬＤ）４３１は、複数の行選択線ＲＬ０を駆動する行選択線駆動部（ＲＬＤ）４３１Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）４３１Ｂとを含んでいる。行選択線駆動部（ＲＬＤ）４３１Ａ，４３１Ｂは、Ｘ方向において、列選択線駆動部（ＣＬＤ）４４１を挟んで、交互に配置されている。同様に、複数の行選択線駆動部（ＲＬＤ）４３２は、複数の行選択線ＲＬ０を駆動する行選択線駆動部（ＲＬＤ）４３２Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）４３２Ｂとを含んでいる。行選択線駆動部（ＲＬＤ）４３２Ａ，４３２Ｂは、Ｘ方向において、列選択線駆動部（ＣＬＤ）４４２を挟んで、交互に配置されている。
【００９１】
図２６に示したように、複数の行選択線ＲＬ０のそれぞれは、その行選択線ＲＬ０の延伸方向（Ｘ方向）の中央付近において接続部３３Ａ（接続部３３１Ａ，３３２Ａ）に接続されている。また、行選択線駆動部（ＲＬＤ）４３１Ａのそれぞれは、その行選択線駆動部（ＲＬＤ）４３１ＡのＸ方向の中央付近において接続部３３１Ａに接続され、行選択線駆動部（ＲＬＤ）４３２Ａのそれぞれは、その行選択線駆動部（ＲＬＤ）４３２ＡのＸ方向の中央付近において接続部３３２Ａに接続されている。これにより、行選択線駆動部（ＲＬＤ）４３１Ａは、接続部３３１Ａを介して複数の行選択線ＲＬ０に接続され、行選択線駆動部（ＲＬＤ）４３２Ａは、接続部３３２Ａを介して複数の行選択線ＲＬ０に接続されている。図２８に示したように、接続部３３１Ａは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、および配線層Ｌ３，Ｌ４間のビアＶＡを含んでいる。接続部３３２Ａについても同様である。
【００９２】
１つの行選択線駆動部（ＲＬＤ）４３１Ａは、例えば、複数（この例では５１２本）の行選択線ＲＬ０に接続されている。図２６において、行選択線駆動部（ＲＬＤ）４３１Ａに接続されたこれらの行選択線ＲＬ０の右側の端部は、その行選択線駆動部（ＲＬＤ）４３１Ａの右側の行選択線駆動部（ＲＬＤ）４３１ＢのＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）４３１Ａに接続されたこれらの行選択線ＲＬ０の左側の端部は、その行選択線駆動部（ＲＬＤ）４３１Ａの左側の行選択線駆動部（ＲＬＤ）４３１ＢのＸ方向における中央付近に位置する。
【００９３】
同様に、１つの行選択線駆動部（ＲＬＤ）４３２Ａは、例えば、複数（この例では５１２本）の行選択線ＲＬ０に接続されている。図２６において、行選択線駆動部（ＲＬＤ）４３２Ａに接続されたこれらの行選択線ＲＬ０の右側の端部は、その行選択線駆動部（ＲＬＤ）４３２Ａの右側の行選択線駆動部（ＲＬＤ）４３２ＢのＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）４３２Ａに接続されたこれらの行選択線ＲＬ０の左側の端部は、その行選択線駆動部（ＲＬＤ）４３２Ａの左側の行選択線駆動部（ＲＬＤ）４３２ＢのＸ方向における中央付近に位置する。
【００９４】
図２７に示したように、複数の行選択線ＲＬ１のそれぞれは、その行選択線ＲＬ１の延伸方向（Ｘ方向）の中央付近において接続部３３Ｂ（接続部３３１Ｂ，３３２Ｂ）に接続されている。また、行選択線駆動部（ＲＬＤ）４３１Ｂのそれぞれは、その行選択線駆動部（ＲＬＤ）４３１ＢのＸ方向の中央付近において接続部３３１Ｂに接続され、行選択線駆動部（ＲＬＤ）４３２Ｂのそれぞれは、その行選択線駆動部（ＲＬＤ）４３２ＢのＸ方向の中央付近において接続部３３２Ｂに接続されている。これにより、行選択線駆動部（ＲＬＤ）４３１Ｂは、接続部３３１Ｂを介して複数の行選択線ＲＬ１に接続され、行選択線駆動部（ＲＬＤ）４３２Ｂは、接続部３３２Ｂを介して複数の行選択線ＲＬ１に接続されている。図２８に示したように、接続部３３１Ｂは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、配線層Ｌ４，Ｌ５間のビアＶＡ、メタル配線Ｍ５、および配線層Ｌ５，Ｌ６間のビアＶＡを含んでいる。接続部３３２Ｂについても同様である。
【００９５】
１つの行選択線駆動部（ＲＬＤ）４３１Ｂは、例えば、複数（この例では５１２本）の行選択線ＲＬ１に接続されている。図２７において、行選択線駆動部（ＲＬＤ）４３１Ｂに接続されたこれらの行選択線ＲＬ１の右側の端部は、その行選択線駆動部（ＲＬＤ）４３１Ｂの右側の行選択線駆動部（ＲＬＤ）４３１ＡのＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）４３１Ｂに接続されたこれらの行選択線ＲＬ１の左側の端部は、その行選択線駆動部（ＲＬＤ）４３１Ｂの左側の行選択線駆動部（ＲＬＤ）４３１ＡのＸ方向における中央付近に位置する。
【００９６】
同様に、１つの行選択線駆動部（ＲＬＤ）４３２Ｂは、例えば、複数（この例では５１２本）の行選択線ＲＬ１に接続されている。図２７において、行選択線駆動部（ＲＬＤ）４３２Ｂに接続されたこれらの行選択線ＲＬ１の右側の端部は、その行選択線駆動部（ＲＬＤ）４３２Ｂの右側の行選択線駆動部（ＲＬＤ）４３２ＡのＸ方向における中央付近に位置する。また、行選択線駆動部（ＲＬＤ）４３２Ｂに接続されたこれらの行選択線ＲＬ１の左側の端部は、その行選択線駆動部（ＲＬＤ）４３２Ｂの左側の行選択線駆動部（ＲＬＤ）４３２ＡのＸ方向における中央付近に位置する。
【００９７】
（列選択線ＣＬ）
図２９，３０は、列選択線ＣＬの一例を表すものである。列選択線ＣＬの構成は、上記第１の実施の形態に係る列選択線ＣＬ（図９）と同様である。列選択線駆動部（ＣＬＤ）４４１は、接続部３４１を介して複数の列選択線ＣＬに接続され、列選択線駆動部（ＣＬＤ）４４２は、接続部３４２を介して複数の列選択線ＣＬに接続されている。図３０に示したように、接続部３４１は、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、および配線層Ｌ４，Ｌ５間のビアＶＡを含んでいる。接続部３４２についても同様である。
【００９８】
図３１は、複数の行選択線ＲＬ０，ＲＬ１および複数の列選択線ＣＬの一例を表すものである。この図３１は、図２６，２７に示した複数の行選択線ＲＬ０，ＲＬ１および図２９に示した複数の列選択線ＣＬを重ね合わせて描いたものである。
【００９９】
複数の行選択線ＲＬ０のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬと交差し、複数の列選択線ＣＬのそれぞれは、この例では１０２４本（＝５１２×２）の行選択線ＲＬ０と交差する。同様に、複数の行選択線ＲＬ１のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬと交差し、複数の列選択線ＣＬのそれぞれは、この例では１０２４本（＝５１２×２）の行選択線ＲＬ１と交差する。
【０１００】
メモリ部４０では、２Ｍ個（＝２０４８×１０２４）のメモリセルＭＣ０からなるメモリアレイＡＲ０、および２Ｍ個（＝２０４８×１０２４）のメモリセルＭＣ１からなるメモリアレイＡＲ１が定義される。メモリアレイＡＲ０は、図２６に示したように、行選択線駆動部（ＲＬＤ）４３１Ａに接続された５１２本の行選択線ＲＬ０と、行選択線駆動部（ＲＬＤ）４３２Ａに接続された５１２本の行選択線ＲＬ０とを含んでいる。メモリアレイＡＲ１は、図２７に示したように、行選択線駆動部（ＲＬＤ）４３１Ｂに接続された５１２本の行選択線ＲＬ１と、行選択線駆動部（ＲＬＤ）４３２Ｂに接続された５１２本の行選択線ＲＬ１とを含んでいる。
【０１０１】
図３１に示したように、行選択線駆動部（ＲＬＤ）４３１（行選択線駆動部（ＲＬＤ）４３１Ａ，４３１Ｂ）に対応する領域は、行選択線ＲＬ０，ＲＬ１および列選択線ＣＬが形成されていない領域（スロット領域ＳＬ３１）を含んでいる。スロット領域ＳＬ３１は、行選択線駆動部（ＲＬＤ）４３１に対応する領域のＹ方向における中央付近に位置している。同様に、行選択線駆動部（ＲＬＤ）４３２（行選択線駆動部（ＲＬＤ）４３２Ａ，４３２Ｂ）に対応する領域は、行選択線ＲＬ０，ＲＬ１および列選択線ＣＬが形成されていない領域（スロット領域ＳＬ３２）を含んでいる。スロット領域ＳＬ３２は、行選択線駆動部（ＲＬＤ）４３２に対応する領域のＹ方向における中央付近に位置している。このスロット領域ＳＬ３１，ＳＬ３２は、Ｘ方向に長くＹ方向に短い長方形状の領域である。メモリ部４０では、以下に示すように、スロット領域ＳＬ３１に、行選択線駆動部（ＲＬＤ）４３１と行制御線ＣＲＬ１とを接続する接続部ＣＮ３１を形成するとともに、スロット領域ＳＬ３２に、行選択線駆動部（ＲＬＤ）４３２と行制御線ＣＲＬ２とを接続する接続部ＣＮ３２を形成している。
【０１０２】
（行制御線ＣＲＬおよび列制御線ＣＣＬ）
図３２は、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）および列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）の一構成例を表すものである。
【０１０３】
行選択線駆動部（ＲＬＤ）４３１（行選択線駆動部（ＲＬＤ）４３１Ａ，４３１Ｂ）には、接続部ＣＮ３１がスロット領域ＳＬ３１に形成されており、行選択線駆動部（ＲＬＤ）４３２（行選択線駆動部（ＲＬＤ）４３２Ａ，４３２Ｂ）には、接続部ＣＮ３２がスロット領域ＳＬ３２に形成されている。
【０１０４】
行制御線ＣＲＬ１，ＣＲＬ２は、例えば、配線層Ｌ７のメタル配線Ｍ７を用いて形成される。行制御線ＣＲＬ１は、接続部ＣＮ３１を介して行選択線駆動部（ＲＬＤ）４３１に接続され、行制御線ＣＲＬ２は、接続部ＣＮ３２を介して行選択線駆動部（ＲＬＤ）４３２に接続されている。これにより、行制御部２１は、行制御線ＣＲＬ１を介して、選択制御信号ＳＥＬＲＬ１を、行制御線ＣＲＬ１に接続された複数の行選択線駆動部（ＲＬＤ）４３１に供給するとともに、行制御線ＣＲＬ２を介して、選択制御信号ＳＥＬＲＬ２を、行制御線ＣＲＬ２に接続された複数の行選択線駆動部（ＲＬＤ）４３２に供給する。
【０１０５】
列制御線ＣＣＬ１，ＣＣＬ２は、例えば、配線層Ｌ２のメタル配線Ｍ２を用いて形成される。列制御線ＣＣＬ１は、図示しない接続部を介して列選択線駆動部（ＣＬＤ）４４１に接続され、列制御線ＣＣＬ２は、図示しない接続部を介して列選択線駆動部（ＣＬＤ）４４２に接続されている。これにより、列制御部２２は、列制御線ＣＣＬ１を介して、選択制御信号ＳＥＬＣＬ１を、列制御線ＣＣＬ１に接続された複数の列選択線駆動部（ＣＬＤ）４４１に供給するとともに、列制御線ＣＣＬ２を介して、選択制御信号ＳＥＬＣＬ２を、列制御線ＣＣＬ２に接続された複数の列選択線駆動部（ＣＬＤ）４４２に供給する。
【０１０６】
半導体装置２では、複数の行選択線ＲＬ０，ＲＬ１を設けるとともに、複数の行選択線ＲＬ０を駆動する行選択線駆動部（ＲＬＤ）４３１Ａ，４３２Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）４３１Ｂ，４３２Ｂとを設けるようにしたので、２つの記憶層を設けることができるため、記憶容量を増やすことができる。
【０１０７】
以上のように本実施の形態では、複数の行選択線ＲＬ０，ＲＬ１を設けるとともに、複数の行選択線ＲＬ０を駆動する行選択線駆動部と、複数の行選択線ＲＬ１を駆動する行選択線駆動部とを設けるようにしたので、記憶容量を増やすことができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０１０８】
＜３．第３の実施の形態＞
次に、第３の実施の形態に係る半導体装置３について説明する。本実施の形態は、さらに記憶層の数を増やしたものである。なお、上記第２の実施の形態に係る半導体装置２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１０９】
図１に示したように、半導体装置３は、論理回路部５０と、メモリ部６０とを備えている。メモリ部６０は、上記実施の形態に係る半導体装置３（図２）と同様に、複数の行選択線駆動部（ＲＬＤ）６３（行選択線駆動部（ＲＬＤ）６３１，６３２）と、複数の列選択線駆動部（ＣＬＤ）６４（列選択線駆動部（ＣＬＤ）６４１，６４２）とを有している。複数の行選択線駆動部（ＲＬＤ）６３および複数の列選択線駆動部（ＣＬＤ）６４は、チェッカーボード状に配置されている。
【０１１０】
図３３は、メモリ部６０の一構成例を表すものである。メモリ部６０は、複数の行選択線ＲＬ（行選択線ＲＬ０，ＲＬ１，ＲＬ２）と、複数の列選択線ＣＬ（列選択線ＣＬ１，ＣＬ２）と、複数のメモリセルＭＣ（メモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３）とを有している。
【０１１１】
複数の行選択線ＲＬ０は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬ０は、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の行選択線ＲＬ１は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬ１は、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の行選択線ＲＬ２は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬ０は、複数の行選択線ＲＬ０が形成された層の上の層に形成され、複数の行選択線ＲＬ１は、複数の列選択線ＣＬ０が形成された層の上の層に形成され、複数の列選択線ＣＬ１は、複数の行選択線ＲＬ１が形成された層の上の層に形成され、複数の行選択線ＲＬ２は、複数の列選択線ＣＬ１が形成された層の上の層に形成される。後述するように、複数の行選択線ＲＬ２のそれぞれは、複数の行選択線ＲＬ０のうちの対応する行選択線ＲＬ０に接続されている。
【０１１２】
複数の行選択線ＲＬ０が形成された層と複数の列選択線ＣＬ０が形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ０）が形成されている。同様に、複数の列選択線ＣＬ０が形成された層と複数の行選択線ＲＬ１が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ１）が形成され、複数の行選択線ＲＬ１が形成された層と複数の列選択線ＣＬ１が形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ２）が形成され、複数の列選択線ＣＬ１が形成された層と複数の行選択線ＲＬ２が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ３）が形成されている。
【０１１３】
メモリセルＭＣ０〜ＭＣ３は、図４に示したように、記憶素子ＶＲと、選択素子ＳＥとを有している。メモリセルＭＣ０では、端子ＴＵは、複数の列選択線ＣＬ０のいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ０のいずれかに接続される。同様に、メモリセルＭＣ１では、端子ＴＵは、複数の行選択線ＲＬ１のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬ０のいずれかに接続される。メモリセルＭＣ２では、端子ＴＵは、複数の列選択線ＣＬ１のいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ１のいずれかに接続される。メモリセルＭＣ３では、端子ＴＵは、複数の行選択線ＲＬ２のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬ１のいずれかに接続される。これにより、メモリセルＭＣでは、図３３に示したように、どの記憶層に形成されるかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【０１１４】
図３４は、半導体装置３における層構成の一例を表すものである。この例では、半導体装置３は、９つの配線層Ｌ１〜Ｌ９を有している。論理回路部５０において、配線層Ｌ１〜Ｌ９には、メタル配線Ｍ１〜Ｍ９がそれぞれ形成される。
【０１１５】
メモリ部６０において、配線層Ｌ１〜Ｌ４には、メタル配線Ｍ１〜Ｍ４がそれぞれ形成される。メタル配線Ｍ１〜Ｍ４は、例えば、行選択線駆動部（ＲＬＤ）６３および列選択線駆動部（ＣＬＤ）６４におけるローカル配線や、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）、列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）に用いられる。また、メモリ部６０では、配線層Ｌ５に行選択線ＲＬ０が形成され、配線層Ｌ６に列選択線ＣＬ０が形成され、配線層Ｌ７に行選択線ＲＬ１が形成され、配線層Ｌ８に列選択線ＣＬ１が形成され、配線層Ｌ９に行選択線ＲＬ２が形成されるようになっている。
【０１１６】
（行選択線ＲＬ０〜ＲＬ２）
図３５は、行選択線ＲＬ０，ＲＬ２の一例を表すものである。図３６は、行選択線ＲＬ１の一例を表すものである。図３７は、行選択線ＲＬ０〜ＲＬ２の一例を表すものである。
【０１１７】
複数の行選択線駆動部（ＲＬＤ）６３１は、複数の行選択線ＲＬ０，ＲＬ２を駆動する行選択線駆動部（ＲＬＤ）６３１Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）６３１Ｂとを含んでいる。行選択線駆動部（ＲＬＤ）６３１Ａ，６３１Ｂは、Ｘ方向において、列選択線駆動部（ＣＬＤ）６４１を挟んで、交互に配置されている。同様に、複数の行選択線駆動部（ＲＬＤ）６３２は、複数の行選択線ＲＬ０，ＲＬ２を駆動する行選択線駆動部（ＲＬＤ）６３２Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）６３２Ｂとを含んでいる。行選択線駆動部（ＲＬＤ）６３２Ａ，６３２Ｂは、Ｘ方向において、列選択線駆動部（ＣＬＤ）６４２を挟んで、交互に配置されている。
【０１１８】
行選択線ＲＬ０の構成は、上記第２の実施の形態に係る行選択線ＲＬ１（図２６）と同様であり、行選択線ＲＬ１の構成は、上記第２の実施の形態に係る行選択線ＲＬ２（図２７）と同様である。
【０１１９】
図３５に示したように、行選択線駆動部（ＲＬＤ）６３１Ａは、接続部５３１Ａを介して複数の行選択線ＲＬ０，ＲＬ２に接続され、行選択線駆動部（ＲＬＤ）６３２Ａは、接続部５３２Ａを介して複数の行選択線ＲＬ０，ＲＬ２に接続されている。図３７に示したように、接続部５３１Ａは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、配線層Ｌ４，Ｌ５間のビアＶＡ、行選択線ＲＬ０、配線層Ｌ５，Ｌ６間のビアＶＡ、メタル配線Ｍ６、配線層Ｌ６，Ｌ７間のビアＶＡ、メタル配線Ｍ７、配線層Ｌ７，Ｌ８間のビアＶＡ、メタル配線Ｍ８、および配線層Ｌ８，Ｌ９間のビアＶＡを含んでいる。すなわち、行選択線ＲＬ２は、この接続部５３１Ａを用いて行選択線ＲＬ０に接続されている。接続部５３２Ａについても同様である。
【０１２０】
また、図３６に示したように、行選択線駆動部（ＲＬＤ）６３１Ｂは、接続部５３１Ｂを介して複数の行選択線ＲＬ１に接続され、行選択線駆動部（ＲＬＤ）６３２Ｂは、接続部５３２Ｂを介して複数の行選択線ＲＬ１に接続されている。図３７に示したように、接続部５３１Ｂは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、配線層Ｌ４，Ｌ５間のビアＶＡ、メタル配線Ｍ５、配線層Ｌ５，Ｌ６間のビアＶＡ、メタル配線Ｍ６、および配線層Ｌ６，Ｌ７間のビアＶＡを含んでいる。接続部５３２Ｂについても同様である。
【０１２１】
（列選択線ＣＬ０，ＣＬ１）
図３８は、列選択線ＣＬ０の一例を表すものである。図３９は、列選択線ＣＬ１の一例を表すものである。図４０は、列選択線ＣＬ０，ＣＬ１の一例を表すものである。列選択線ＣＬ０，ＣＬ１の長さは、上記第２の実施の形態に係る列選択線ＣＬの約２倍である。
【０１２２】
複数の列選択線駆動部（ＣＬＤ）６４１は、複数の列選択線ＣＬ０を駆動する列選択線駆動部（ＣＬＤ）６４１Ａと、複数の列選択線ＣＬ１を駆動する列選択線駆動部（ＣＬＤ）６４１Ｂとを含んでいる。列選択線駆動部（ＣＬＤ）６４１Ａ，６４１Ｂは、Ｙ方向において、行選択線駆動部（ＲＬＤ）６３１を挟んで、交互に配置されている。同様に、複数の列選択線駆動部（ＣＬＤ）６４２は、複数の列選択線ＣＬ０を駆動する列選択線駆動部（ＣＬＤ）６４２Ａと、複数の列選択線ＣＬ１を駆動する列選択線駆動部（ＣＬＤ）６４２Ｂとを含んでいる。列選択線駆動部（ＣＬＤ）６４２Ａ，６４２Ｂは、Ｙ方向において、行選択線駆動部（ＲＬＤ）６３２を挟んで、交互に配置されている。
【０１２３】
図３８に示したように、複数の列選択線ＣＬ０のそれぞれは、その列選択線ＣＬ０の延伸方向（Ｙ方向）の中央付近において接続部５４Ａ（接続部５４１Ａ，５４２Ａ）に接続されている。また、列選択線駆動部（ＣＬＤ）６４１Ａのそれぞれは、その列選択線駆動部（ＣＬＤ）６４１ＡのＹ方向の中央付近において接続部５４１Ａに接続され、列選択線駆動部（ＣＬＤ）６４２Ａのそれぞれは、その列選択線駆動部（ＣＬＤ）６４２ＡのＹ方向の中央付近において接続部５４２Ａに接続されている。これにより、列選択線駆動部（ＣＬＤ）６４１Ａは、接続部５４１Ａを介して複数の列選択線ＣＬ０に接続され、列選択線駆動部（ＣＬＤ）６４２Ａは、接続部５４２Ａを介して複数の列選択線ＣＬ０に接続されている。図４０に示したように、接続部５４１Ａは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、配線層Ｌ４，Ｌ５間のビアＶＡ、メタル配線Ｍ５、および配線層Ｌ５，Ｌ６間のビアＶＡを含んでいる。接続部５４２Ａについても同様である。
【０１２４】
１つの列選択線駆動部（ＣＬＤ）６４１Ａは、例えば、複数（この例では５１２本）の列選択線ＣＬ０に接続されている。図３８において、列選択線駆動部（ＣＬＤ）６４１Ａに接続されたこれらの列選択線ＣＬ０の上側の端部は、その列選択線駆動部（ＣＬＤ）６４１Ａの上側の列選択線駆動部（ＣＬＤ）６４１ＢのＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）６４１Ａに接続されたこれらの列選択線ＣＬ０の下側の端部は、その列選択線駆動部（ＣＬＤ）６４１Ａの下側の列選択線駆動部（ＣＬＤ）６４１ＢのＹ方向における中央付近に位置する。
【０１２５】
同様に、１つの列選択線駆動部（ＣＬＤ）６４２Ａは、例えば、複数（この例では５１２本）の列選択線ＣＬ０に接続されている。図３８において、列選択線駆動部（ＣＬＤ）６４２Ａに接続されたこれらの列選択線ＣＬ０の上側の端部は、その列選択線駆動部（ＣＬＤ）６４２Ａの上側の列選択線駆動部（ＣＬＤ）６４２ＢのＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）６４２Ａに接続されたこれらの列選択線ＣＬ０の下側の端部は、その列選択線駆動部（ＣＬＤ）６４２Ａの下側の列選択線駆動部（ＣＬＤ）６４２ＢのＹ方向における中央付近に位置する。
【０１２６】
図３９に示したように、複数の列選択線ＣＬ１のそれぞれは、その列選択線ＣＬ１の延伸方向（Ｙ方向）の中央付近において接続部５４Ｂ（接続部５４１Ｂ，５４２Ｂ）に接続されている。また、列選択線駆動部（ＣＬＤ）６４１Ｂのそれぞれは、その列選択線駆動部（ＣＬＤ）６４１ＢのＹ方向の中央付近において接続部５４１Ｂに接続され、列選択線駆動部（ＣＬＤ）６４２Ｂのそれぞれは、その列選択線駆動部（ＣＬＤ）６４２ＢのＹ方向の中央付近において接続部５４２Ｂに接続されている。これにより、列選択線駆動部（ＣＬＤ）６４１Ｂは、接続部５４１Ｂを介して複数の列選択線ＣＬ１に接続され、列選択線駆動部（ＣＬＤ）６４２Ｂは、接続部５４２Ｂを介して複数の列選択線ＣＬ１に接続されている。図４０に示したように、接続部５４１Ｂは、コンタクトＣＴ、メタル配線Ｍ１、配線層Ｌ１，Ｌ２間のビアＶＡ、メタル配線Ｍ２、配線層Ｌ２，Ｌ３間のビアＶＡ、メタル配線Ｍ３、配線層Ｌ３，Ｌ４間のビアＶＡ、メタル配線Ｍ４、配線層Ｌ４，Ｌ５間のビアＶＡ、メタル配線Ｍ５、および配線層Ｌ５，Ｌ６間のビアＶＡ、メタル配線Ｍ６、配線層Ｌ６，Ｌ７間のビアＶＡ、メタル配線Ｍ７、および配線層Ｌ７，Ｌ８間のビアＶＡを含んでいる。接続部５４２Ｂについても同様である。
【０１２７】
１つの列選択線駆動部（ＣＬＤ）６４１Ｂは、例えば、複数（この例では５１２本）の列選択線ＣＬ１に接続されている。図３９において、列選択線駆動部（ＣＬＤ）６４１Ｂに接続されたこれらの列選択線ＣＬ１の上側の端部は、その列選択線駆動部（ＣＬＤ）６４１Ｂの上側の列選択線駆動部（ＣＬＤ）６４１ＡのＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）６４１Ｂに接続されたこれらの列選択線ＣＬ１の下側の端部は、その列選択線駆動部（ＣＬＤ）６４１Ｂの下側の列選択線駆動部（ＣＬＤ）６４１ＡのＹ方向における中央付近に位置する。
【０１２８】
同様に、１つの列選択線駆動部（ＣＬＤ）６４２Ｂは、例えば、複数（この例では５１２本）の列選択線ＣＬ１に接続されている。図３９において、列選択線駆動部（ＣＬＤ）６４２Ｂに接続されたこれらの列選択線ＣＬ１の上側の端部は、その列選択線駆動部（ＣＬＤ）６４２Ｂの上側の列選択線駆動部（ＣＬＤ）６４２ＡのＹ方向における中央付近に位置する。また、列選択線駆動部（ＣＬＤ）６４２Ｂに接続されたこれらの列選択線ＣＬ１の下側の端部は、その列選択線駆動部（ＣＬＤ）６４２Ｂの下側の列選択線駆動部（ＣＬＤ）６４２ＡのＹ方向における中央付近に位置する。
【０１２９】
図４１は、複数の行選択線ＲＬ０〜ＲＬ２および複数の列選択線ＣＬ０，ＣＬ１の一例を表すものである。この図４１は、図３５，３６に示した複数の行選択線ＲＬ０〜ＲＬ２および図３８，３９に示した複数の列選択線ＣＬ０，ＣＬ１を重ね合わせて描いたものである。
【０１３０】
複数の行選択線ＲＬ０のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬ０と交差し、複数の列選択線ＣＬ０のそれぞれは、この例では２０４８本（＝５１２×４）の行選択線ＲＬ０と交差する。同様に、複数の行選択線ＲＬ１のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬ０と交差し、複数の列選択線ＣＬ０のそれぞれは、この例では２０４８本（＝５１２×４）の行選択線ＲＬ１と交差する。複数の行選択線ＲＬ１のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬ１と交差し、複数の列選択線ＣＬ１のそれぞれは、この例では２０４８本（＝５１２×４）の行選択線ＲＬ１と交差する。複数の行選択線ＲＬ２のそれぞれは、この例では２０４８本（＝５１２×４）の列選択線ＣＬ１と交差し、複数の列選択線ＣＬ１のそれぞれは、この例では２０４８本（＝５１２×４）の行選択線ＲＬ２と交差する。
【０１３１】
メモリ部４０では、４Ｍ個（＝２０４８×２０４８）のメモリセルＭＣ０からなるメモリアレイＡＲ０（図３５）、４Ｍ個（＝２０４８×２０４８）のメモリセルＭＣ１からなるメモリアレイＡＲ１（図３６）、４Ｍ個（＝２０４８×２０４８）のメモリセルＭＣ２からなるメモリアレイＡＲ２（図３６）、および４Ｍ個（＝２０４８×２０４８）のメモリセルＭＣ３からなるメモリアレイＡＲ３（図３５）が定義される。
【０１３２】
図４１に示したように、メモリ部６０では、例えばメモリ部４０（図３１）とは異なり、行選択線駆動部（ＲＬＤ）６３（行選択線駆動部（ＲＬＤ）６３１，６３２）に対応する領域において、行選択線ＲＬ０〜ＲＬ２および列選択線ＣＬ０，ＣＬ１が形成されていない領域は生じず、列選択線駆動部（ＣＬＤ）６４（列選択線駆動部（ＣＬＤ）６４１，６４２）に対応する領域において、行選択線ＲＬ０〜ＲＬ２および列選択線ＣＬ０，ＣＬ１が形成されていない領域は生じない。
【０１３３】
（行制御線ＣＲＬおよび列制御線ＣＣＬ）
図４２は、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）および列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）の一構成例を表すものである。
【０１３４】
行制御線ＣＲＬ１，ＣＲＬ２は、例えば、配線層Ｌ４のメタル配線Ｍ４を用いて形成される。行制御線ＣＲＬ１は、図示しない接続部を介して行選択線駆動部（ＲＬＤ）６３１に接続され、行制御線ＣＲＬ２は、図示しない接続部を介して行選択線駆動部（ＲＬＤ）６３２に接続されている。これにより、行制御部２１は、行制御線ＣＲＬ１を介して、選択制御信号ＳＥＬＲＬ１を、行制御線ＣＲＬ１に接続された複数の行選択線駆動部（ＲＬＤ）６３１に供給するとともに、行制御線ＣＲＬ２を介して、選択制御信号ＳＥＬＲＬ２を、行制御線ＣＲＬ２に接続された複数の行選択線駆動部（ＲＬＤ）６３２に供給する。
【０１３５】
列制御線ＣＣＬ１，ＣＣＬ２は、例えば、配線層Ｌ３のメタル配線Ｍ３を用いて形成される。列制御線ＣＣＬ１は、図示しない接続部を介して列選択線駆動部（ＣＬＤ）６４１に接続され、列制御線ＣＣＬ２は、図示しない接続部を介して列選択線駆動部（ＣＬＤ）６４２に接続されている。これにより、列制御部２２は、列制御線ＣＣＬ１を介して、選択制御信号ＳＥＬＣＬ１を、列制御線ＣＣＬ１に接続された複数の列選択線駆動部（ＣＬＤ）６４１に供給するとともに、列制御線ＣＣＬ２を介して、選択制御信号ＳＥＬＣＬ２を、列制御線ＣＣＬ２に接続された複数の列選択線駆動部（ＣＬＤ）６４２に供給する。
【０１３６】
半導体装置３では、複数の行選択線ＲＬ０〜ＲＬ２および複数の列選択線ＣＬ０，ＣＬ１を設けるとともに、複数の行選択線ＲＬ０，ＲＬ２を駆動する行選択線駆動部（ＲＬＤ）６３１Ａ，６３２Ａと、複数の行選択線ＲＬ１を駆動する行選択線駆動部（ＲＬＤ）６３１Ｂ，６３２Ｂと、複数の列選択線ＣＬ０を駆動する列選択線駆動部（ＣＬＤ）６４１Ａ，６４２Ａと、複数の列選択線ＣＬ１を駆動する列選択線駆動部（ＣＬＤ）６４１Ｂ，６４２Ｂとを設けるようにしたので、４つの記憶層を設けることができるため、記憶容量を増やすことができる。
【０１３７】
以上のように本実施の形態では、複数の行選択線ＲＬ０〜ＲＬ２および複数の列選択線ＣＬ０，ＣＬ１を設けるとともに、複数の行選択線ＲＬ０，ＲＬ２を駆動する行選択線駆動部と、複数の行選択線ＲＬ１を駆動する行選択線駆動部と、複数の列選択線ＣＬ０を駆動する列選択線駆動部と、複数の列選択線ＣＬ１を駆動する列選択線駆動部とを設けるようにしたので、記憶容量を増やすことができる。その他の効果は、上記第２の実施の形態の場合と同様である。
【０１３８】
［変形例３−１］
上記実施の形態では、４つの記憶層を設けたが、これに限定されるものではない。３つの記憶層を設けてもよいし、５つ以上の記憶層を設けてもよい。以下に、３つの記憶層を設けた半導体装置３Ａについて詳細に説明する。半導体装置３Ａは、論理回路部５０Ａと、メモリ部６０Ａとを備えている。
【０１３９】
図４３は、メモリ部６０Ａの一構成例を表すものである。メモリ部６０Ａは、複数の行選択線ＲＬ（行選択線ＲＬ０，ＲＬ１）と、複数の列選択線ＣＬ（列選択線ＣＬ０，ＣＬ１）と、複数のメモリセルＭＣ（メモリセルＭＣ０，ＭＣ１，ＭＣ２）とを有している。
【０１４０】
複数の行選択線ＲＬ０は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬ０は、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の行選択線ＲＬ１は、このＸＹ面内において、Ｘ方向に延伸するとともに、Ｙ方向に並ぶように形成される。複数の列選択線ＣＬ１は、このＸＹ面内において、Ｙ方向に延伸するとともに、Ｘ方向に並ぶように形成される。複数の列選択線ＣＬ０は、複数の行選択線ＲＬ０が形成された層の上の層に形成され、複数の行選択線ＲＬ１は、複数の列選択線ＣＬ０が形成された層の上の層に形成され、複数の列選択線ＣＬ１は、複数の行選択線ＲＬ１が形成された層の上の層に形成される。
【０１４１】
複数の行選択線ＲＬ０が形成された層と複数の列選択線ＣＬ０が形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ０）が形成されている。同様に、複数の列選択線ＣＬ０が形成された層と複数の行選択線ＲＬ１が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ１）が形成され、複数の行選択線ＲＬ１が形成された層と複数の列選択線ＣＬ１が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ２）が形成されている。
【０１４２】
メモリセルＭＣ０〜ＭＣ２は、図４に示したように、記憶素子ＶＲと、選択素子ＳＥとを有している。メモリセルＭＣ０では、端子ＴＵは、複数の列選択線ＣＬ０のいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ０のいずれかに接続される。同様に、メモリセルＭＣ１では、端子ＴＵは、複数の行選択線ＲＬ１のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬ０のいずれかに接続される。メモリセルＭＣ２では、端子ＴＵは、複数の列選択線ＣＬ１のいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ１のいずれかに接続される。これにより、メモリセルＭＣでは、図４３に示したように、どちらの記憶層に形成されるかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【０１４３】
図４４は、半導体装置３Ａにおける層構成の一例を表すものである。この例では、半導体装置３Ａは、８つの配線層Ｌ１〜Ｌ８を有している。論理回路部５０Ａにおいて、配線層Ｌ１〜Ｌ８には、メタル配線Ｍ１〜Ｍ８がそれぞれ形成される。
【０１４４】
メモリ部６０Ａにおいて、配線層Ｌ１〜Ｌ４には、メタル配線Ｍ１〜Ｍ４がそれぞれ形成される。メタル配線Ｍ１〜Ｍ４は、例えば、行選択線駆動部（ＲＬＤ）６３および列選択線駆動部（ＣＬＤ）６４におけるローカル配線や、行制御線ＣＲＬ（行制御線ＣＲＬ１，ＣＲＬ２）、列制御線ＣＣＬ（列制御線ＣＣＬ１，ＣＣＬ２）に用いられる。また、メモリ部６０Ａでは、配線層Ｌ５に行選択線ＲＬ０が形成され、配線層Ｌ６に列選択線ＣＬ０が形成され、配線層Ｌ７に行選択線ＲＬ１が形成され、配線層Ｌ８に列選択線ＣＬ１が形成されるようになっている。
【０１４５】
メモリ部６０Ａにおける行選択線ＲＬ０，ＲＬ１の構成は、上記実施の形態に係るメモリ部６０の行選択線ＲＬ０，ＲＬ１（図３５，３６）と同様である。また、メモリ部６０Ａにおける列選択線ＣＬ０，ＣＬ１の構成は、上記実施の形態に係るメモリ部６０の列選択線ＣＬ０，ＣＬ１（図３８，３９）と同様である。
【０１４６】
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１４７】
例えば、上記の各実施の形態等における層構成、行選択線ＲＬの本数、列選択線ＣＬの本数などは、一例であり、適宜変更してもよい。
【０１４８】
また、例えば、上記の各実施の形態等では、論理回路と不揮発性のメモリとを混載（エンベデッド）したが、これに限定されるものではなく論理回路と不揮発性のメモリとを混載しなくてもよい。この場合には、メモリ部は、不揮発性のメモリのために最適化された製造プロセスを用いて製造することができる。
【０１４９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１５０】
なお、本技術は以下のような構成とすることができる。
【０１５１】
（１）第１の領域に設けられ、第１の方向に延伸するとともに前記第１の方向と交差する第２の方向に並ぶ複数の第１の選択線と、
一部が前記第１の領域の一部と重なる第２の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第２の選択線と、
一部が前記第２の領域の一部と重なる第３の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第３の選択線と、
一部が前記第１の領域の一部と重なるとともに、他の一部が前記第３の領域の一部と重なる第４の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第４の選択線と、
前記第１の領域の、前記第１の方向における端部以外の部分で、前記複数の第１の選択線に接続された第１の接続部と、
前記第２の領域の、前記第２の方向における端部以外の部分で、前記複数の第２の選択線に接続された第２の接続部と、
前記第３の領域の、前記第１の方向における端部以外の部分で、前記複数の第３の選択線に接続された第３の接続部と、
前記第４の領域の、前記第２の方向における端部以外の部分で、前記複数の第４の選択線に接続された第４の接続部と、
前記第１の接続部、前記第２の接続部、前記第３の接続部、および前記第４の接続部を介して、前記複数の第１の選択線、前記複数の第２の選択線、前記複数の第３の選択線、および前記複数の第４の選択線をそれぞれ駆動する駆動部と、
前記複数の第１の選択線のいずれかおよび前記複数の第４の選択線のいずれかの間に挿設された第１のメモリセルと、
前記複数の第２の選択線のいずれかおよび前記複数の第１の選択線のいずれかの間に挿設された第２のメモリセルと、
前記複数の第３の選択線のいずれかおよび前記複数の第２の選択線のいずれかの間に挿設された第３のメモリセルと、
前記複数の第４の選択線のいずれかおよび前記複数の第３の選択線のいずれかの間に挿設された第４のメモリセルと
を備えた半導体装置。
（２）前記駆動部は、
第１の回路領域に設けられ、前記第１の回路領域の領域内で前記第１の接続部に接続され、前記複数の第１の選択線を駆動する第１の回路と、
前記第１の方向において前記第１の回路領域と隣り合う第２の回路領域に設けられ、前記第２の回路領域の領域内で前記第２の接続部に接続され、前記複数の第２の選択線を駆動する第２の回路と、
前記第２の方向において前記第２の回路領域と隣り合う第３の回路領域に設けられ、前記第３の回路領域の領域内で前記第３の接続部に接続され、前記複数の第３の選択線を駆動する第３の回路と、
前記第２の方向において前記第１の回路領域と隣り合うとともに、前記第２の方向において前記第３の回路領域と隣り合う第４の回路領域に設けられ、前記第４の回路領域の領域内で前記第４の接続部に接続され、前記複数の第４の選択線を駆動する第４の回路と
を有する
前記（１）に記載の半導体装置。
（３）前記第１の回路は、前記第１の回路領域の、前記第１の方向における端部以外の部分で、前記第１の接続部に接続され、
前記第２の回路は、前記第２の回路領域の、前記第２の方向における端部以外の部分で、前記第２の接続部に接続され、
前記第３の回路は、前記第３の回路領域の、前記第１の方向における端部以外の部分で、前記第３の接続部に接続され、
前記第４の回路は、前記第４の回路領域の、前記第２の方向における端部以外の部分で、前記第４の接続部に接続された
前記（２）に記載の半導体装置。
（４）前記複数の第１の選択線および前記複数の第３の選択線は、第１の層に形成され、
前記複数の第２の選択線および前記複数の第４の選択線は、第２の層に形成され、
前記第１の領域の前記第１の方向における端部のうちの一方である第１の端部は、前記第２の回路領域の領域内に位置する
前記（２）または（３）に記載の半導体装置。
（５）前記第１の端部は、前記第２の回路領域の領域内における、前記第１の方向における端部以外の領域に位置する
前記（４）に記載の半導体装置。
（６）前記第１の方向において前記第１の領域と離間して隣り合い、一部が前記第２の領域の一部と重なる第５の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第５の選択線と、
前記第５の領域の、前記第１の方向における端部以外の部分で、前記複数の第５の選択線に接続された第５の接続部と
をさらに備え、
前記駆動部は、前記第１の方向において前記第２の回路領域と隣り合う第５の回路領域に設けられ、前記第５の回路領域の領域内で前記第５の接続部に接続され、前記複数の第５の選択線を駆動する第５の回路をさらに有し、
前記第５の領域の前記第１の方向における端部のうちの一方である第２の端部は、前記第２の回路領域の領域内に位置する
前記（４）または（５）に記載の半導体装置。
（７）制御信号を生成する制御部と、
前記第１の層および前記第２の層の上層に形成され、前記第１の方向に延伸し、前記制御信号を伝える制御信号線と、
前記制御信号線に接続された制御信号接続部と
をさらに備え、
前記第２の回路は、前記第２の回路領域における、前記第１の領域の前記第１の端部、および前記第５の領域の前記第２の端部に挟まれた部分で、前記制御信号接続部に接続された
前記（６）に記載の半導体装置。
（８）前記第４の領域の前記第２の方向における端部のうちの一方は、前記第１の回路領域の領域内に位置する
前記（４）〜（７）のいずれかに記載の半導体装置。
（９）前記第１の接続部は、前記第２の方向に並ぶ第１の部分接続部および第２の部分接続部を有し、
前記複数の第１の選択線のうちの前記第１の部分接続部に接続された選択線が形成された層は、前記複数の第１の選択線のうちの前記第２の部分接続部に接続された選択線が形成された層と互いに異なる
前記（２）または（３）に記載の半導体装置。
（１０）前記複数の第２の選択線のうちの前記第２の接続部からみて前記第２の方向における一方の側の線部分が形成された層は、前記複数の第２の選択線のうちの前記第２の接続部からみて前記第２の方向における他方の側の線部分が形成された層と互いに異なる
前記（２）または（３）に記載の半導体装置。
（１１）一部が前記第１の領域の一部および前記第２の領域の一部と重なる第６の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第６の選択線と、
前記第６の領域の、前記第１の方向における端部以外の部分で、前記複数の第６の選択線に接続された第６の接続部と
をさらに備え、
前記複数の第１の選択線および前記複数の第３の選択線は、第１の層に形成され、
前記複数の第２の選択線および前記複数の第４の選択線は、第２の層に形成され、
前記複数の第６の選択線は、第３の層に形成され、
前記第１の層、前記第２の層、および前記第３の層は、この順に配置され、
前記駆動部は、前記第１の方向において前記第２の回路領域と隣り合う第６の回路領域に設けられ、前記第６の回路領域の領域内で前記第６の接続部に接続され、前記複数の第６の選択線を駆動する第６の回路をさらに有し、
前記第１の領域の前記第１の方向における端部のうちの一方である第３の端部は、前記第６の回路領域の領域内に位置し、
前記第６の領域の前記第１の方向における端部のうちの一方である第４の端部は、前記第１の回路領域の領域内に位置する
前記（２）に記載の半導体装置。
（１２）前記第１の領域の前記第３の端部は、前記第６の回路領域の領域内における、前記第１の方向における端部以外の領域に位置し、
前記第６の領域の前記第４の端部は、前記第１の回路領域の領域内における、前記第１の方向における端部以外の領域に位置する
前記（１１）に記載の半導体装置。
（１３）前記第４の領域の前記第２の方向における端部のうちの一方は、前記第１の回路領域の領域内に位置する
前記（１１）または（１２）に記載の半導体装置。
（１４）一部が前記第２の領域の一部および前記第３の領域の一部と重なる第７の領域に設けられ、前記第２の方向に延伸するとともに前記第１の方向に並ぶ複数の第７の選択線と、
前記第７の領域の、前記第２の方向における端部以外の部分で、前記複数の第７の選択線に接続された第７の接続部と
をさらに備え、
前記複数の第７の選択線は、第４の層に形成され、
前記第１の層、前記第２の層、前記第３の層、および前記第４の層は、この順に配置され、
前記駆動部は、前記第２の方向において前記第３の回路領域と隣り合う第７の回路領域に設けられ、前記第７の回路領域の領域内で前記第７の接続部に接続され、前記複数の第７の選択線を駆動する第７の回路をさらに有し、
前記第２の領域の前記第２の方向における端部のうちの一方である第５の端部は、前記第７の回路領域の領域内に位置し、
前記第７の領域の前記第２の方向における端部のうちの一方である第６の端部は、前記第２の回路領域の領域内に位置する
前記（１１）に記載の半導体装置。
（１５）前記第１の領域に設けられ、前記第１の方向に延伸するとともに前記第２の方向に並ぶ複数の第８の選択線をさらに備え、
前記複数の第８の選択線は、前記第１の領域の、前記第１の方向における端部以外の部分で、前記第１の接続部に接続され、
前記第１の回路は、前記複数の第１の選択線に加え、さらに前記第８の選択線をも駆動する
前記（１４）に記載の半導体装置。
【符号の説明】
【０１５２】
１〜３…半導体装置、１０，３０，５０，５０Ａ…論理回路部、１３，１４，３３Ａ，３３Ｂ，５４Ａ，５４Ｂ，１３１，１３１Ａ，１３２，１３２Ａ，１４１，１４１Ａ，１４２，１４２Ａ，３３１Ａ，３３１Ｂ，３３２Ａ，３３２Ｂ，３４１，３４２，５３１Ａ，５３１Ｂ，５３２Ａ，５３２Ｂ，５４１Ａ，５４１Ｂ，５４２Ａ，５４２Ｂ…接続部、２０，２０Ａ，４０，６０，６０Ａ…メモリ部、２１…行制御部、２２…列制御部、２３，４３，６３，２３１，２３１Ａ，２３２，２３２Ａ，４３１，４３１Ａ，４３１Ｂ，４３２，４３２Ａ，４３２Ｂ，６３１，６３１Ａ，６３１Ｂ，６３２，６３２Ａ，６３２Ｂ…行選択線制御部（ＲＬＤ）、２４，４４，６４，２４１，２４１Ａ，２４２，２４２Ａ，４４１，４４２，６４１，６４１Ａ，６４１Ｂ，６４２，６４２Ａ，６４２Ｂ…列選択線制御部（ＣＬＤ）、９０…周辺回路部、ＡＲ，ＡＲ０〜ＡＲ３…メモリアレイ、ＣＣＬ，ＣＣＬ１，ＣＣＬ２…列制御線、ＣＬ，ＣＬ０，ＣＬ１…列選択線、ＣＮ３１，ＣＮ３２，ＣＮ４１，ＣＮ４２…接続部、ＣＲＬ，ＣＲＬ１，ＣＲＬ２…行制御線、ＣＴ…コンタクト、Ｉrst…リセット電流、Ｉset…セット電流、Ｉsns…センス電流、ＨＲＳ…高抵抗状態、ＬＲＳ…低抵抗状態、Ｌ１〜Ｌ９…配線層、ＭＣ，ＭＣ０〜ＭＣ３…メモリセル、Ｍ１〜Ｍ９…メタル配線、ＲＬ，ＲＬ０〜ＲＬ２…行選択線、ＳＥ…選択素子、ＳＥＬＣＬ，ＳＥＬＣＬ１，ＳＥＬＣＬ２，ＳＥＬＲＬ，ＳＥＬＲＬ１，ＳＥＬＲＬ２…選択制御信号、ＳＬ３１，ＳＬ３２，ＳＬ４１，ＳＬ４２…スロット領域、ＴＬ，ＴＵ…端子、ＴＲ…トランジスタ、ＶＡ…ビア、ＶＲ…記憶素子。
【図１】
2018200738.tif 000003
【図２】
2018200738.tif 000004
【図３】
2018200738.tif 000005
【図４】
2018200738.tif 000006
【図５】
2018200738.tif 000007
【図６】
2018200738.tif 000008
【図７】
2018200738.tif 000009
【図８】
2018200738.tif 000010
【図９】
2018200738.tif 000011
【図１０】
2018200738.tif 000012
【図１１】
2018200738.tif 000013
【図１２】
2018200738.tif 000014
【図１３】
2018200738.tif 000015
【図１４】
2018200738.tif 000016
【図１５Ａ】
2018200738.tif 000017
【図１５Ｂ】
2018200738.tif 000018
【図１５Ｃ】
2018200738.tif 000019
【図１６】
2018200738.tif 000020
【図１７】
2018200738.tif 000021
【図１８】
2018200738.tif 000022
【図１９】
2018200738.tif 000023
【図２０】
2018200738.tif 000024
【図２１】
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【図２２】
2018200738.tif 000026
【図２３】
2018200738.tif 000027
【図２４】
2018200738.tif 000028
【図２５】
2018200738.tif 000029
【図２６】
2018200738.tif 000030
【図２７】
2018200738.tif 000031
【図２８】
2018200738.tif 000032
【図２９】
2018200738.tif 000033
【図３０】
2018200738.tif 000034
【図３１】
2018200738.tif 000035
【図３２】
2018200738.tif 000036
【図３３】
2018200738.tif 000037
【図３４】
2018200738.tif 000038
【図３５】
2018200738.tif 000039
【図３６】
2018200738.tif 000040
【図３７】
2018200738.tif 000041
【図３８】
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【図３９】
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【図４０】
2018200738.tif 000044
【図４１】
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【図４２】
2018200738.tif 000046
【図４３】
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【図４４】
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