(57)【要約】【課題】画素に意図しない寄生容量が形成されると、有機ＥＬ素子を駆動するトランジスタのゲート−ソース間の電圧が変動してしまい、画質を劣化させる原因となることが問題となる。【解決手段】一方の入出力端子が第１信号線と接続されるスイッチング素子と、スイッチング素子の他方の入出力端子と接続される第１配線と、第１配線にゲート電極が接続されるトランジスタと、トランジスタのソース又はドレインと電気的に接続される第２配線と、第２配線と電気的に接続される画素電極と、第１配線と第２配線及び画素電極との間に設けられた第１絶縁層と、第１絶縁層と画素電極との間に設けられた第２絶縁層と、第１絶縁層と第２絶縁層との間に設けられ、画素電極と重なる領域を含む導電層と、を有し、導電層は画素電極と重なる領域で複数の領域に分割する分割溝を有する表示装置が提供される。【選択図】図３
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【特許請求の範囲】
【請求項１】
一方の入出力端子が第１信号線と接続されるスイッチング素子と、
前記スイッチング素子の他方の入出力端子と接続される第１配線と、
前記第１配線にゲート電極が接続されるトランジスタと、
前記トランジスタのソース又はドレインと電気的に接続される第２配線と、
前記第２配線と電気的に接続される画素電極と、
前記第１配線と第２配線及び前記画素電極との間に設けられた第１絶縁層と、
前記第１絶縁層と前記画素電極との間に設けられた第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられ、前記画素電極と重なる領域を含む導電層と、を有し、
前記導電層は前記画素電極と重なる領域で複数の領域に分割する分割溝を有すること、を特徴とする表示装置。
【請求項２】
前記分割溝は、前記導電層が前記第１配線と重なる第１導電領域と、それ以外の第２導電領域と、に分割する、請求項１に記載の表示装置。
【請求項３】
前記導電層は、前記第１導電領域が前記第１配線との間で第１容量素子を形成し、前記第２導電領域が前記画素電極との間で第２容量素子を形成する、請求項２に記載の表示装置。
【請求項４】
所定の電位が印加される電源線を有し、前記第２導電領域は前記電源線と電気的に接続される、請求項３に記載の表示装置。
【請求項５】
前記画素電極の周縁部を覆う第３絶縁層を有する、請求項１に記載の表示装置。
【請求項６】
前記画素電極は前記分割溝と重なる領域に段差部を有し、前記第３絶縁層が前記段差部を覆っている、請求項５に記載の表示装置。
【請求項７】
前記第３絶縁層から露出される前記画素電極の上面及び前記第３絶縁層の少なくとも一部にかけて設けられた有機エレクトロルミネセンス材料を含む有機層と、
前記有機層上の対向電極と、を有する、請求項６に記載の表示装置。
【請求項８】
一方の入出力端子が第１信号線と接続されるスイッチング素子と、
前記スイッチング素子の他方の入出力端子と接続される第１配線と、
前記第１配線にゲート電極が接続されるトランジスタと、
前記トランジスタのソース又はドレインと電気的に接続される第２配線と、
前記第２配線と電気的に接続される画素電極と、
前記第１配線及び前記第２配線と、前記画素電極との間に設けられた第１絶縁層と、
前記第１絶縁層と前記画素電極との間に設けられた第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられ、前記画素電極と重なる領域を含む導電層と、を有し、
前記導電層は前記第１配線と重なる領域に開口部を有すること、を特徴とする表示装置。
【請求項９】
前記導電層は、前記画素電極との間で容量素子を形成する、請求項８に記載の表示装置。
【請求項１０】
所定の電位が印加される電源線を有し、前記導電層は前記電源線と電気的に接続される、請求項９に記載の表示装置。
【請求項１１】
前記画素電極の周縁部を覆う第３絶縁層を有する、請求項８に記載の表示装置。
【請求項１２】
前記画素電極は前記開口部の端部と重なる領域に段差部を有し、前記第３絶縁層が前記段差部を覆っている、請求項１１に記載の表示装置。
【請求項１３】
前記第３絶縁層から露出される前記画素電極の上面及び前記第３絶縁層の少なくとも一部にかけて設けられた有機エレクトロルミネセンス材料を含む有機層と、
前記有機層上の対向電極と、を有する、請求項１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、本明細書で開示される発明の一実施形態は表示装置の画素構造に関する。
【背景技術】
【０００２】
発光素子の一つとして知られる有機エレクトロルミネセンス素子（以下、「有機ＥＬ素子」ともいう。）は、アノードとカソードと呼ばれる一対の電極間に有機エレクトロルミネセンス材料を含む層が設けられている。有機ＥＬ素子を画素に設け、トランジスタによって発光を制御する表示装置が開発されている。有機ＥＬ素子が用いられる表示装置の画素は、トランジスタの他に少なくとも一つの容量素子（キャパシタ）が設けられる。容量素子は一対の導電層の間に絶縁層を挟んだ構造にすぎないが、画素の中にトランジスタと共に設けるための構造が開示されている。例えば、発光に寄与しない領域のアノード電極とカソード電極とを用いて容量素子を形成する構造が開示されている（特許文献１参照）。また、トランジスタのソース又はドレインと接続する配線と画素電極との間に高電位電源線又は低電位電源線と接続される導電層を設け、この導電層と画素電極との間に容量素子を形成する構造が開示されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４１５２６号公報
【特許文献２】特開２０１４−１６３９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
画素が高精細化するに従って、画素内に設けられる配線、トランジスタ及び容量素子がより密集して配置されることにより、容量素子を形成する電極と他の導電層との間に生ずる寄生容量が問題となる。画素内に意図しない寄生容量が形成されると、有機ＥＬ素子を駆動するトランジスタのゲート・ソース間の電圧が変動してしまい、画質を劣化させる原因となることが問題となる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る表示装置は、一方の入出力端子が第１信号線と接続されるスイッチング素子と、スイッチング素子の他方の入出力端子と接続される第１配線と、第１配線にゲート電極が接続されるトランジスタと、トランジスタのソース又はドレインと電気的に接続される第２配線と、第２配線と電気的に接続される画素電極と、第１配線と前記第２配線及び画素電極との間に設けられた第１絶縁層と、第１絶縁層と画素電極との間に設けられた第２絶縁層と、第１絶縁層と第２絶縁層との間に設けられ、画素電極と重なる領域を含む導電層と、を有し、導電層は画素電極と重なる領域で複数の領域に分割する分割溝を有する。
【０００６】
本発明の一実施形態に係る表示装置は、一方の入出力端子が第１信号線と接続されるスイッチング素子と、スイッチング素子の他方の入出力端子と接続される第１配線と、第１配線にゲート電極が接続されるトランジスタと、トランジスタのソース又はドレインと電気的に接続される第２配線と、第２配線と電気的に接続される画素電極と、第１配線及び前記第２配線と、画素電極との間に設けられた第１絶縁層と、第１絶縁層と画素電極との間に設けられた第２絶縁層と、第１絶縁層と第２絶縁層との間に設けられ、画素電極と重なる領域を含む導電層と、を有し、導電層は第１配線と重なる領域に開口部を有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る表示装置の概略図を示す図である。
【図２】本発明の一実施形態に係る表示装置における画素の等価回路を示す図である。
【図３】本発明の一実施形態に係る表示装置の画素の断面構造を示す図である。
【図４】本発明の一実施形態に係る表示装置の画素の断面構造を示す図である。
【図５Ａ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する平面図である。
【図５Ｂ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する断面図である。
【図６Ａ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する平面図である。
【図６Ｂ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する断面図である。
【図７Ａ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する平面図である。
【図７Ｂ】本発明の一実施形態に係る表示装置の画素の製造工程を説明する断面図である。
【図８Ａ】本発明の一実施形態に係る表示装置の画素の平面構造を示す図である。
【図８Ｂ】本発明の一実施形態に係る表示装置の画素の断面構造を示す図である。
【図９Ａ】本発明の一実施形態に係る表示装置の画素の平面構造を示す図である。
【図９Ｂ】本発明の一実施形態に係る表示装置の画素の断面構造を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の各実施の形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、又は同一の符号の末尾にａ、ｂ、ｃなどの記号を付して表示することとし、重複する説明を省略することがある。
【０００９】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
【００１０】
なお、本明細書中において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書中では、側面視において、後述する基材の一主面から有機ＥＬ素子に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１１】
また、本明細書中において、「表示装置」とは、有機ＥＬ素子等の発光素子を用いて画像を表示する装置を指す。したがって、表示装置には、有機ＥＬ素子等の発光素子を含む表示モジュール（表示パネルともいう。）、及び表示モジュールに対して他の要素（例えば、カバーガラスなど）を組み合わせた表示装置が含まれる。
【００１２】
［第１の実施形態］
本発明の一実施形態に係る表示装置の構成を、図１、図２及び図３を参照して説明する。
【００１３】
１−１．表示装置の全体的な構成
図１は、本発明の一実施形態に係る表示装置１００の構成を示す。表示装置１００は表示パネル１０２と、この表示パネル１０２の動作を制御するコントローラ１０４を含む。表示パネル１０２は、基材１０６に設けられた表示部１０８と、表示部１０８の周辺に配置された駆動回路部１１２を含む。表示部１０８は複数の画素１１０が配列されている。また、表示部１０８には、第１信号線ＶＳＬ、第１走査信号線ＳＬＡ、第２走査信号線ＳＬＢ、第２信号線ＶＲＳが配設されている。駆動回路部１１２は、第１駆動回路１１４ａ、第２駆動回路１１４ｂ、第３駆動回路１１４ｃを含む。第１駆動回路１１４ａは第１信号線ＶＳＬに映像信号等を出力し、第２駆動回路１１４ｂは第１走査信号線ＳＬＡに走査信号を出力し、第３駆動回路１１４ｃは第２走査信号線ＳＬＢに走査信号を出力し、第２信号線ＶＲＳにリセット信号を出力する。コントローラ１０４は、第１駆動回路１１４ａ、第２駆動回路１１４ｂ、第３駆動回路１１４ｃを動作させる信号を出力する。
【００１４】
基材１０６は絶縁表面を有する。すなわち、基材１０６は、それ自体が絶縁材料で形成されていてもよいし、基材１０６の絶縁性によらず表面に少なくとも一層の絶縁層が形成された構造を有していてもよい。絶縁表面が得られる限りにおいて、基材１０６の材質、絶縁層を形成する材料は特に限定されない。基材１０６の形態は、硬質な平板状の基材、可撓性を有するフィルム状の基材のいずれであってもよい。いずれにしても、基材１０６は表示部１０８及び駆動回路部１１２を支持する程度の機械的性質を有する部材で形成されていればよい。
【００１５】
画素１１０は、表示素子、および表示素子の動作を制御するトランジスタを含む。表示素子には液晶素子及び発光素子が含まれる。発光素子はルミネセンスにより光を放射する素子であり、例えば、有機エレクトロルミネセンス材料を用いて構成される有機ＥＬ素子が適用され得る。また、他の表示素子として、エレクトロクロミック材料を用いた素子が適用されてもよい。本実施形態においては、表示素子として好適には有機ＥＬ素子が適用される。この場合、表示パネル１０２は、各画素１１０の有機ＥＬ素子に電力を供給する第１電源線ＰＶＨが設けられる。なお、以下の説明においては、各画素に有機ＥＬ素子が設けられる場合を例示するが、本発明はこれに限定されず同様の機能を有する発光素子であれば適用され得る。
【００１６】
１−２．画素の等価回路
図２は、画素１１０の等価回路の一例を示す。画素１１０は、有機ＥＬ素子ＥＭＤ、駆動トランジスタＤＲＴ、第１スイッチＳＳＴ、第２スイッチＢＣＴ、第１容量素子ＣＳ、第２容量素子Ｃａｄを含む。有機ＥＬ素子ＥＭＤは、第１電源線ＰＶＨと第２電源線ＰＶＬとの間に設けられる。第１電源線ＰＶＨの電位と第２電源線ＰＶＬとには異なる電位が与えられる。例えば、第１電源線ＰＶＨには高電位ＰＶＤＤが与えられ、第２電源線ＰＶＬには高電位ＰＶＤＤより低い低電位ＰＶＳＳが与えられる。有機ＥＬ素子ＥＭＤは２端子素子である。有機ＥＬ素子ＥＭＤは、２つの端子間に発光しきい値電圧以上の電圧が与えられ、順方向電流が流れると発光する。有機ＥＬ素子ＥＭＤは、実動作の範囲内においては、順方向電流の大小に対応して発光強度が変化する。
【００１７】
駆動トランジスタＤＲＴは、第１電源線ＰＶＨと有機ＥＬ素子ＥＭＤとの間に設けられる。駆動トランジスタＤＲＴは、制御端子としてのゲートと、入出力端子としてのソース及びドレインを有する絶縁ゲート型電界効果トランジスタが適用される。駆動トランジスタＤＲＴのソース及びドレインに相当する入出力端子の一方が第２スイッチＢＣＴを介して第１電源線ＰＶＨと電気的に接続され、入出力端子の他方が有機ＥＬ素子ＥＭＤの一方の端子と電気的に接続される。本実施形態では、駆動トランジスタＤＲＴはｎチャネル型であるものとする。以下の説明では、便宜上、駆動トランジスタＤＲＴにおいて、第１電源線ＰＶＨと電気的に接続される側の入出力端子をドレイン、有機ＥＬ素子ＥＭＤに電気的に接続される側の入出力端子がソースであるものとする。
【００１８】
駆動トランジスタＤＲＴのゲートは、第１スイッチＳＳＴを介して第１信号線ＶＳＬと電気的に接続される。すなわち、第１信号線ＶＳＬと駆動トランジスタＤＲＴのゲートとの間には、第１スイッチＳＳＴが設けられる。第１スイッチＳＳＴは、第１走査信号線ＳＬＡに与えられる制御信号ＳＧ（振幅ＶＧＨ／ＶＧＬを有する）によってオンオフ（ＯＮ／ＯＦＦ）の動作が制御される。ここで、制御信号ＶＧＨは第１スイッチＳＳＴをオンにする高電位の信号であり、制御信号ＶＧＬは第１スイッチＳＳＴをオフにする低電位の信号であるものとする。第１スイッチＳＳＴがオンのとき、第１信号線ＶＳＬの電位が駆動トランジスタＤＲＴのゲートに与えられる。
【００１９】
駆動トランジスタＤＲＴは、第１電源線ＰＶＨと第２電源線ＰＶＬとの間で、第２スイッチＢＣＴを介して有機ＥＬ素子ＥＭＤと直列に接続される。駆動トランジスタＤＲＴは、ゲート電圧によってドレイン電流が制御され、当該ドレイン電流に相当する電流が有機ＥＬ素子ＥＭＤに流れる。有機ＥＬ素子ＥＭＤの発光強度は駆動トランジスタＤＲＴによって制御される。
【００２０】
駆動トランジスタＤＲＴのソースとゲートとの間には、第１容量素子ＣＳが設けられる。第１容量素子ＣＳは、駆動トランジスタＤＲＴのゲートとソース間の電圧を保持する。第１信号線ＶＳＬには、初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇが所定のタイミングで与えられる。初期化信号Ｖｉｎｉは一定レベルの初期化電位を与える信号である。第１スイッチＳＳＴは、第１信号線ＶＳＬに同期して、所定のタイミングでオンオフの状態が制御され、駆動トランジスタＤＲＴのゲートに初期化信号Ｖｉｎｉ又は映像信号Ｖｓｉｇに基づく電位が与えられる。
【００２１】
駆動トランジスタＤＲＴのドレインには、第２信号線ＶＲＳが電気的に接続される。第２信号線ＶＲＳにはリセット電位Ｖｒｓｔが与えられる。第２信号線ＶＲＳは、第３スイッチＲＳＴが設けられる。第３スイッチＲＳＴは、リセット信号Ｖｒｓｔを印加するタイミングが第３信号線ＳＬＣに与えられる制御信号ＲＧ（振幅ＶＧＨ／ＶＧＬを有する）によって制御される。
【００２２】
第１スイッチＳＳＴ及び第２スイッチＢＣＴには、スイッチング素子が用いられる。スイッチング素子の一例として、トランジスタが適用される。スイッチング素子としてのトランジスタは、駆動トランジスタＤＲＴと同様の絶縁ゲート型電界効果トランジスタを適用される。第１スイッチＳＳＴと第２スイッチＢＣＴは、ｎチャネル型トランジスタによって実現される。
【００２３】
図２で示す画素の等価回路において、駆動トランジスタＤＲＴは、ゲートが第１スイッチＳＳＴの一方の端子と電気的に接続され、ドレインが第２スイッチＢＣＴの一方の端子と電気的に接続され、ソースが有機ＥＬ素子ＥＭＤの一方の端子と電気的に接続される。第１スイッチＳＳＴは、一方の端子が駆動トランジスタＤＲＴのゲートと電気的に接続され、他方の端子が第１信号線ＶＳＬと電気的に接続される。第２スイッチＢＣＴは、一方の端子が駆動トランジスタＤＲＴのドレインと電気的に接続され、他方の端子が第１電源線ＰＶＨと電気的に接続される。また、駆動トランジスタＤＲＴのゲートとソースとの間には第１容量素子ＣＳが電気的に接続される。また、駆動トランジスタＤＲＴのドレインには、第２信号線ＶＲＳが接続される。第２信号線ＶＲＳは、第３スイッチＲＳＴによりリセット信号Ｖｒｓｔの印加が制御される。
【００２４】
図２で示される画素の等価回路には、第２容量素子Ｃａｄ、有機ＥＬ素子容量Ｃｅｌが示されている。第２容量素子Ｃａｄは、一方の端子が駆動トランジスタＤＲＴのソース側に接続され、他方の端子が第１電源線ＰＶＨの側（または第２電源線ＰＶＬの側）に接続される。第２容量素子Ｃａｄは、映像信号Ｖｓｉｇを駆動トランジスタＤＲＴのゲートに与えるとき、映像信号Ｖｓｉｇに応じたゲート電圧Ｖｇｓを確保するために設けられる。第２容量素子Ｃａｄは、駆動トランジスタＤＲＴのソースと、第１電源線ＰＶＨ又は第２電源線ＰＶＬとの間に設けられていればよい。
【００２５】
なお、図２には、駆動トランジスタＤＲＴのゲートに寄生容量Ｃｐが生成され得る態様を示す。後述されるように、本実施形態においては、第１容量素子ＣＳ及び第２容量素子Ｃａｄの電極を形成する導電層が適切に分離されていることにより、このような寄生容量Ｃｐの発生が防止されている。
【００２６】
１−３．画素の構造
図３は、本実施形態に係る画素１１０の断面構造の一例を示す。図３は、画素１１０を構成する要素のうち、駆動トランジスタＤＲＴ、第１スイッチＳＳＴ、第１容量素子ＣＳ、第２容量素子Ｃａｄ、有機ＥＬ素子ＥＭＤの断面構造を示す。これらの各素子は、基材１０６の一主面に設けられる。
【００２７】
駆動トランジスタＤＲＴは、第１半導体層１１８ａ、ゲート絶縁層１２０、第１ゲート電極１２２ａを含む。第１半導体層１１８ａは、基材１０６の一主面上で島状に分割されている。第１半導体層１１８ａと基材１０６との間には下地絶縁層１１６が設けられていてもよい。ゲート絶縁層１２０は、第１半導体層１１８ａの全面を覆うように設けられる。第１ゲート電極１２２ａは、ゲート絶縁層１２０を介して第１半導体層１１８ａの少なくとも一部と交差するように配置される。駆動トランジスタＤＲＴは、第１半導体層１１８ａと第１ゲート電極１２２ａが重なる領域にチャネルが形成される。第１半導体層１１８ａは、チャネルが形成される以外の領域が、ソース領域又はドレイン領域として機能する。第１半導体層１１８ａにおいて、ソース領域及びドレイン領域はチャネルが形成される領域を挟むように配置される。駆動トランジスタＤＲＴは、ゲート電極がゲート絶縁層で絶縁された、絶縁ゲート型電界効果トランジスタの構造を有する。
【００２８】
第１ゲート電極１２２ａの上には層間絶縁層１２４が設けられる。層間絶縁層１２４は、画素１１０の略全面に広がって設けられる。層間絶縁層１２４の上層側に、第２配線１２８が設けられる。第２配線１２８は、層間絶縁層１２４及びゲート絶縁層１２０を貫通するコンタクトホールによって第１半導体層１１８のソース領域又はドレイン領域に相当する領域と接続される。
【００２９】
第１スイッチＳＳＴは、第２半導体層１１８ｂ、ゲート絶縁層１２０、第２ゲート電極１２２ｂを含む。第２半導体層１１８ｂは基材１０６の一主面上で島状に分離された形態で設けられる。第２半導体層１１８ｂは、第１半導体層１１８ａと分離されている。第１スイッチＳＳＴはトランジスタで実現され、駆動トランジスタＤＲＴと同様の絶縁ゲート型電界効果トランジスタと同様の構造を有する。図２の等価回路で示すように、第１スイッチＳＳＴの入出力端子に対応するソース領域及びドレイン領域の一方は、第１配線１２６により駆動トランジスタＤＲＴの第１ゲート電極１２２ａと接続され、他方は第１信号線ＶＳＬと接続される。第１配線１２６及び第１信号線ＶＳＬは、第２配線１２８と同じ導電層によって形成される。また、第２配線１２８と同じ導電層によって第１電源線ＰＶＨが設けられる。
【００３０】
第１半導体層１１８ａ及び第２半導体層１１８ｂは、水素化アモルファスシリコン、ポリシリコン等のシリコン半導体、半導体特性を有する金属酸化物による酸化物半導体が適用される。ゲート絶縁層１２０としては、酸化シリコン又は窒化シリコンを用いることができる。ゲート電極１２２は、銅、モリブデン、タンタル、タングステン、モリブデン−タングステン、アルミニウムなどの金属材料で構成される。層間絶縁層１２４としては、酸化シリコンまたは窒化シリコンを用いることができる。第１配線１２６、第２配線１２８、第１信号線ＶＳＬ、第１電源線ＰＶＨはアルミニウムが用いられ、当該アルミニウム膜の上層及び下層に、チタン、モリブデン、タングステン等の金属膜が設けられる。
【００３１】
第１配線１２６及び第２配線１２８の上層には第１絶縁層１３０が配置される。第１絶縁層１３０は、第１配線１２６及び第２配線１２８を埋設し平坦な表面を形成する。第１絶縁層１３０の上面には導電層１３２が配置される。導電層１３２の上層側には第２絶縁層１３４が配置される。第２絶縁層１３４の上層側には画素電極１３６が配置される。画素電極１３６と導電層１３２とは、第２絶縁層１３４を挟んで重なるように配置される。
【００３２】
導電層１３２は分割溝１３３によって複数の領域に分割されている。導電層１３２は分割溝１３３によって、少なくとも第１導電領域１５２と第２導電領域１５４とに分割される。第１導電領域１５２は、第１絶縁層１３０を介して少なくとも一部の領域が第１配線１２６と重なる領域を含む。第１導電領域１５２は、第１絶縁層１３０に設けられた第１コンタクトホール１４６によって第２配線１２８と接続される。また、画素電極１３６は、第２絶縁層１３４に設けられた第２コンタクトホール１５０によって第１導電領域１５２と接続される。一方、第２導電領域１５４は、第２絶縁層１３４を介して少なくとも一部の領域が画素電極１３６と重なる領域を含む。第２導電領域１５４は、分割溝１３３により、第１配線１２６及び第１ゲート電極１２２ａと重ならない領域に配置される。第２導電領域１５４は、第１絶縁層１３０に設けられた第３コンタクトホール１４８によって第１電源線ＰＶＨと接続される。
【００３３】
第１導電領域１５２は第１配線１２６と第１絶縁層１３０介して重なることで第１容量素子ＣＳが形成される。第１導電領域１５２は第２絶縁層１３４を介して画素電極１３６とも重なる。しかし上述の接続関係から明らかなように、第１導電領域１５２と画素電極１３６とは同電位となるため、両者の間には実質的に容量が形成されない状態となる。第２導電領域１５４は画素電極１３６と第２絶縁層１３４介して重なることで第２容量素子Ｃａｄが形成される。第２導電領域１５４は、第１電源線ＰＶＨと同じ電位となるが、第１配線１２６及び第１ゲート電極１２２ａと重ならないことで、図２で示すような寄生容量Ｃｐが形成されない。このように、第１絶縁層１３０と第２絶縁層１３４との間に導電層１３２を設ける場合において、当該導電層１３２を分割溝１３３によって複数の領域（第１導電領域１５２及び第２導電領域１５４）に分割することで、意図しない寄生容量Ｃｐの発生を防止することができる。
【００３４】
第１絶縁層１３０は、酸化シリコン等の無機絶縁材料、またはポリイミド及びアクリル等の有機絶縁材料により作製することができる。第１絶縁層１３０は、例えば、塗布法、蒸着重合法、印刷法などにより有機絶縁材料を用いて作製される。第２絶縁層１３４は窒化シリコン等の無機絶縁材料を用いて作製される。第２絶縁層１３４は、例えば、プラズマＣＶＤ法等により、無機絶縁材料によって作製される。導電層１３２は、第１配線１２６等と同様に金属材料によって作製される。また、導電層１３２は、導電性を有する金属酸化物（例えば、酸化インジウムスズ等）によって作製されてもよい。
【００３５】
第２絶縁層１３４及び画素電極１３６の上層側には、第３絶縁層１３８が設けられる。第３絶縁層１３８は、画素電極１３６の上面を露出させる開口部を有し、かつ画素電極１３６の周縁部を覆うように設けられる。第３絶縁層１３８は、当該開口部の開口端部が傾斜面を有していることが好ましい。このような形態を有する第３絶縁層１３８は、有機絶縁材料で形成されることが好ましい。第３絶縁層１３８は、バンク又は隔壁とも呼ばれる層であり、画素１１０の発光領域を画定する層でもある。
【００３６】
画素１１０の領域内には、導電層１３２を複数に分割する分割溝１３３が含まれる。分割溝１３３により導電層１３２が途切れるため、第２絶縁層１３４を介して設けられる画素電極１３６は分割溝１３３と重畳する領域に段差部を含む。画素電極１３６に段差があると、この上層に設けられる有機層１４０が十分に被覆されず、有機層１４０の上層に設けられる共通電極１４２が画素電極１３６と短絡することが懸念される。そこで、画素電極１３６の段差部と重なる領域にも第３絶縁層１３８を設けることが好ましい。第３絶縁層１３８を設けることで、画素電極１３６の段差部に有機層１４０及び共通電極１４２が形成されないようにすることができる。
【００３７】
画素電極１３６の上面から第３絶縁層１３８の表面に沿って有機層１４０が配置される。有機層１４０の上層には共通電極１４２が配置される。画素電極１３６、有機層１４０及び共通電極１４２が重畳する領域に有機ＥＬ素子ＥＭＤが形成される。すなわち、画素電極１３６、有機層１４０及び共通電極１４２が重畳する領域発光領域となる。
【００３８】
有機層１４０は、低分子系又は高分子系の有機エレクトロルミネセンス材料を含む層である。発光材料として低分子系の有機エレクトロルミネセンス材料を用いる場合、有機層１４０は、発光層に加え正孔注入層、正孔輸送層、電子注入層、電子輸送層等を含んで構成されてもよい。例えば、有機層１４０は、有機エレクトロルミネセンス材料を含む発光層を、正孔注入層と電子注入層とで挟んだ構造を有していてもよい。有機層１４０は、これらの層に加え、正孔輸送層、電子輸送層、正孔ブロック層、電子ブロック層などが適宜付加されていていてもよい。また、有機エレクトロルミネセンス材料は、赤色に対応する画素、緑色に対応する画素、青色に対応する画素のそれぞれに対し、異なる有機エレクトロルミネセンス材料が用いられてもよい。この場合、少なくとも発光層は、各色に対応する画素ごとに不連続に設けられていてもよい。
【００３９】
なお、本実施形態において、有機ＥＬ素子ＥＭＤは、有機層１４０で発光した光を共通電極１４２側に出射する、いわゆるトップエミッション型の構造を有しているものとする。この場合、画素電極１３６は、有機層１４０で発光した光を共通電極１４２の側に反射させるため、反射率の高い金属膜、または金属膜と透明導電膜とが積層された構造を有する。例えば、有機層１４０が正孔注入層、発光層、電子注入層の順に積層される場合、画素電極１３６は正孔注入性に優れるＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）やＩＺＯ（Indium Zinc Oxide：酸化インジウム亜鉛）等の仕事関数の高い材料を用いることが好ましい。ＩＴＯは透光性導電材料の一種であり、可視光帯域の透過率が高い反面、反射率は極めて低い特性を有している。そのため画素電極１３６に光を反射する機能を付加するため、透光性導電膜と金属膜との積層構造を適用することが好ましい。金属膜は、アルミニウム（Ａｌ）、銀（Ａｇ）、またはこれらに金属を主成分とする合金材料を用いて形成することが好ましい。一方、共通電極１４２は、電子注入層へ電子を供給するために、仕事関数の低い導電性材料で形成することが好ましい。例えば、共通電極１４２はマグネシウム−銀（Ｍｇ−Ａｇ）、リチウム−アルミニウム（Ｌｉ−Ａｌ）、フッ化リチウム−アルミニウム（ＬｉＦ−Ａｌ）等の薄膜の金属材料を用いて形成することが好ましい。さらにトップエミッションとして機能するように、十分な薄膜な金属材料であることが好ましく、その厚さは５〜２０ｎｍ程度であることが好ましい。いずれにしても、トップエミッション型の場合、有機層１４０で発光した光は画素電極１３６の上面側に出射されるため、画素電極１３６の下層側に導電層１３２が設けられていても、画素の開口率に影響を与えることはない。
【００４０】
共通電極１４２の上層には封止層１４４が設けられる。封止層１４４は有機ＥＬ素子ＥＭＤの略全面を覆い、水分等の浸入を防ぐために設けられる。封止層１４４の材質及び構造に限定はないが、有機絶縁層の上下を無機絶縁層で挟んだ積層構造を有していてもよい。封止層１４４は、例えば、アクリル樹脂、エポキシ樹脂又はポリイミド樹脂で形成される有機絶縁層の上層側及び下層側を窒化シリコン層で挟んだ構造を有していることが好ましい。
【００４１】
本実施形態によれば、駆動トランジスタＤＲＴと有機ＥＬ素子ＥＭＤとの間に絶縁層に挟まれるように導電層１３２を設けることにより、当該導電層１３２を容量素子の電極として用いることができる。この場合において、導電層１３２を第１配線１２６と重なる第１導電領域１５２と、第１配線１２６とは重ならず画素電極１３６と重なる第２導電領域１５４に分離することにより、駆動トランジスタＤＲＴのゲートに寄生容量Ｃｐが形成されることを防ぐことができる。
【００４２】
別言すれば、図３で示すように、第１絶縁層１３０と第２絶縁層１３４との間に導電層１３２を設け、この導電層１３２を第１配線１２６と重なる領域を有する第１導電領域１５２と、第１配線１２６と重ならない第２導電領域１５４に分割することで、第１導電領域１５２を用いて駆動トランジスタＤＲＴのゲート−ソース間電圧を保持する第１容量素子ＣＳを形成し、第２導電領域１５４によって映像信号書込時における駆動トランジスタＤＲＴのゲート−ソース間電圧の低下を防止する第２容量素子Ｃａｄを形成することができる。この場合において、第１導電領域１５２と第２導電領域１５４とが電気的に分離されていることにより、駆動トランジスタＤＲＴのゲートに寄生容量Ｃｐが生成されることを防止することができる。
【００４３】
［第２の実施形態］
本発明の一実施形態に係る表示装置の構成を、図４を参照して説明する。本実施形態は、第１の実施形態と相違する部分について説明し、共通する部分については繰り返しの説明を省略する。
【００４４】
図４は、本実施形態に係る画素１１０の断面構造の一例を示す。図４は、画素１１０を構成する要素のうち、駆動トランジスタＤＲＴ、第１スイッチＳＳＴ、第２容量素子Ｃａｄ、有機ＥＬ素子ＥＭＤの断面構造を示す。第１の実施形態と同様に、導電層１３２は第１絶縁層１３０と第２絶縁層１３４との層間に設けられる。本実施形態では、第１配線１２６と重なる領域の導電層１３２が除去されている。別言すれば、導電層１３２は、第１配線１２６と重なる領域に開口部１３５が設けられている。導電層１３２は第１電源線ＰＶＨと接続されている。しなしながら、導電層１３２に開口部１３５が設けられていることにより、導電層１３２と第１配線１２６との間に容量は形成されない。すなわち、図２で示す寄生容量Ｃｐは形成されない。
【００４５】
一方、導電層１３２は第１電源線ＰＶＨと接続されることにより、第１の実施形態と同様に画素電極１３６と重なる領域に第２容量素子Ｃａｄが形成される。なお、第１の実施形態で説明する第１容量素子ＣＳに相当する容量素子は、ゲート電極を形成する導電層と第１配線を形成する導電層と、層間絶縁層とで形成することができる。他の形態として、容量素子は、ゲート電極を形成する導電層と、ゲート絶縁層と半導体層とで形成することができる。
【００４６】
このように、本実施形態によれば、駆動トランジスタＤＲＴと有機ＥＬ素子ＥＭＤとの間に絶縁層に挟まれるように導電層１３２を設けることで、当該導電層１３２を容量素子の電極として用いることができる。この場合において、導電層１３２が第１配線１２６と重なる領域に開口部１３５を設けることで、駆動トランジスタＤＲＴのケート−ソース電圧を変動させる寄生容量Ｃｐが形成されるのを防ぐことができる。
【００４７】
［第３の実施形態］
本実施形態は、第１の実施形態で示される画素の詳細を、製造工程に従って説明する。なお、本実施形態において、図５Ａ、図６Ａ、図７Ａ、図８Ａは画素の平面図を示し、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂは平面図に示されるＡ−Ｂ線に沿った断面構造を示す。
【００４８】
図５Ａ及び図５Ｂは、第１半導体層１１８ａ、第２半導体層１１８ｂ、ゲート絶縁層１２０、第１ゲート電極１２２ａ、第２ゲート電極１２２ｂを作製する段階を示す。基材１０６は、ガラス基板、ポリイミド等を素材とする有機樹脂フィルムが適用される。基材１０６の一主面には下地絶縁層１１６が設けられていることが好ましい。下地絶縁層１１６は、窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜、またはこれらから選ばれた複数の絶縁膜の積層体で形成される。これらの無機絶縁膜は、プラズマＣＶＤ法、スパッタリング法により作製される。無機絶縁層の製法に関しては、以降の工程においても同様である。
【００４９】
下地絶縁層１１６の上には、第１半導体層１１８ａ、第２半導体層１１８ｂ、第３半導体層１１８ｃが形成される。図５Ａでは、第１半導体層１１８ａと第３半導体層１１８ｃが連続して設けられている。第１半導体層１１８ａ、第２半導体層１１８ｂ及び第３半導体層１１８ｃは、下地絶縁層１１６の略全面に半導体薄膜を形成し、トランジスタの配置に合わせて所定のパターンにエッチングすることで作製される。半導体層は、前述のように、シリコン半導体、酸化物半導体で形成される。
【００５０】
第１半導体層１１８ａ、第２半導体層１１８ｂ及び第３半導体層１１８ｃの上層には、基材１０６の略全面を覆うようにゲート絶縁層１２０が形成される。ゲート絶縁層１２０は、酸化シリコン膜、窒化シリコン膜、窒酸化シリコン膜等で作製される。ゲート絶縁層１２０の上には、第１ゲート電極１２２ａ、第２ゲート電極１２２ｂ、第３ゲート電極１２２ｃが形成される。これらにゲート電極は、銅、モリブデン、タンタル、タングステン、モリブデン−タングステン、アルミニウムなどの金属材料で形成される。また、これらのゲート電極と同層で、第１走査信号線ＳＬＡ、第２走査信号線ＳＬＢ、第２信号線ＶＲＳが形成される。なお、第２ゲート電極１２２ｂは、第２半導体層１１８ｂと第１走査信号線ＳＬＡが重なる領域に該当し、第３ゲート電極１２２ｃは第２走査信号線ＳＬＢが第３半導体層１１８ｃと重なる領域に該当する。
【００５１】
第１半導体層１１８ａは、第１ゲート電極１２２ａと重なる領域（図５Ａで示す領域Ｃ１）がチャネルとなり、それ以外の領域に一導電型を付与する不純物がドーピングされることで、ソース領域及びドレイン領域が形成される。第２半導体層１１８ｂと第２ゲート電極１２２ｂ、第３半導体層１１８ｃと第３ゲート電極１２２ｃとの関係においても同様である。これにより、画素１１０において、駆動トランジスタＤＲＴ、第１スイッチＳＳＴ、第２スイッチＢＣＴの位置が画定される。なお、第１半導体層１１８ａにおいて、領域Ｃ２に一導電型の不純物をドーピングして導電性を付与することで、当該半導体領域Ｃ１、ゲート絶縁層１２０、第１ゲート電極１２２ａの重なる領域に第１容量素子の一部を形成することができる。
【００５２】
図６Ａ及び図６Ｂは、層間絶縁層１２４、第１配線１２６、第２配線１２８、第１信号線ＶＳＬ、第１電源線ＰＶＨ、第３配線１２９を形成する段階を示す。層間絶縁層１２４は、画素１１０が形成される領域の略全面に設けられる。層間絶縁層１２４は無機絶縁材料で形成されることが好ましく、窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜から選ばれた一層、または複数層で形成される。層間絶縁層１２４には、所定の領域にコンタクトホールが形成された後、各配線が形成される。駆動トランジスタＤＲＴは、層間絶縁層１２４に形成されたコンタクトホールによって第１ゲート電極１２２ａが第１配線１２６と接続され、ソース領域及びドレイン領域の一方が第２配線１２８と接続される。第１スイッチＳＳＴは、層間絶縁層１２４に形成されたコンタクトホールによって、入出力端子の一方が第１配線１２６と接続され、他方が第１信号線ＶＳＬと接続される。第２スイッチＢＣＴは、入出力端子の一方が第１電源線ＰＶＨと接続される。第３配線１２９は、駆動トランジスタＤＲＴのドレイン領域側と第２信号線ＶＲＳを接続する配線である。これらの配線は、アルミニウム膜で形成され、当該アルミニウム膜の上層及び下層に、チタン、モリブデン、タングステン等の金属膜が積層された構造が採用される。
【００５３】
層間絶縁層１２４の上層には、第１配線１２６、第２配線１２８、第１信号線ＶＳＬ、第１電源線ＰＶＨ、第３配線１２９を埋設するように第１絶縁層１３０が形成される。第１絶縁層１３０は酸化シリコン等の無機絶縁材料、またはポリイミド及びアクリル等の有機絶縁材料により形成される。第１絶縁層１３０は、下層に設けられた配線やコンタクトホールにより段差を埋め込み表面を平坦化する、平坦化膜としての機能を有する。
【００５４】
図７Ａ及び図７Ｂは、導電層１３２、第２絶縁層１３４、画素電極１３６を形成する段階を示す。まず、第１絶縁層１３０に第１コンタクトホール１４６及び第３コンタクトホール１４８を形成する。第１コンタクトホール１４６は第２配線１２８の一部を露出させ、第３コンタクトホール１４８は第１電源線ＰＶＨの一部を露出させる。その後、画素１１０が形成される領域の略全面に導電層１３２を形成する。導電層１３２は、ゲート電極又は第１配線等と同じ金属材料を用い手形成される。また、導電層１３２は、導電性を有する金属酸化物（例えば、酸化インジウムスズ等）によって作製されてもよい。その後、導電層１３２に分割溝１３３を形成し、複数の領域に分割する。分割溝１３３は、フォトリソグラフィーによりマスクを設け、導電層１３２をエッチングすることにより形成される。分割溝１３３は、導電層１３２を、第１配線１２６と重なる領域と、重ならない領域とに分けられるように形成される。これにより、導電層１３２は、第１配線１２６と少なくとも一部が重なる第１導電領域１５２と、それ以外の第２導電領域１５４に分割される。また、第１導電領域１５２は、第１コンタクトホール１４６により第２配線１２８と接続され、第２導電領域１５４は第３コンタクトホール１４８により第１電源線ＰＶＨと接続される。
【００５５】
導電層１３２の上層には、第２絶縁層１３４が形成される。第２絶縁層１３４は、酸化シリコン膜、窒化シリコン膜等の無機絶縁膜で形成されることが好ましく、他の形態としてアクリル、ポリイミド等の有機絶縁膜で形成されてもよい。導電層１３２と、第２絶縁層１３４上に形成される画素電極１３６との間で容量素子を形成する目的においては、第２絶縁層１３４は比較的誘電率が高い窒化シリコン膜等の無機絶縁膜で形成することが好ましい。
【００５６】
第２絶縁層１３４に第２コンタクトホール１５０を形成する。第２コンタクトホール１５０は、画素電極１３６と第２配線１２８とを電気的に接続するために設けられる。第２コンタクトホール１５０の位置は任意であるが、例えば、第１コンタクトホール１４６と同心円状に形成される。第２コンタクトホール１５０を第１コンタクトホール１４６と少なくとも一部が重なるように設けることで、画素における発光領域の面積を大きくすることができる。第２絶縁層１３４は、導電層１３２の分割溝１３３を覆うように形成される。第２絶縁層１３４を窒化シリコン膜のような無機絶縁層で形成する場合、分割溝１３３による段差に沿って膜が形成される。そのため、第２絶縁層１３４の表面は、分割溝１３３の有る領域において段差が形成される。
【００５７】
第２絶縁層１３４上に画素電極１３６が形成される。画素電極１３６は透明導電膜、又は金属膜と透明導電膜の積層構造で形成される。画素電極１３６は第２コンタクトホール１５０によって第２配線１２８と電気的に接続される。第２コンタクトホール１５０を第１コンタクトホール１４６と同心円状に設けた場合には、画素電極１３６は導電層１３２の第１導電領域１５２と接続される。第１導電領域１５２は第２配線１２８と接続されるので、画素電極１３６は実質的に第２配線１２８と電気的に接続される。なお、画素電極１３６は、第２絶縁層１３４の段差（分割溝１３３により形成される段差）に沿って形成される。そのため画素電極１３６自体にも内側領域に段差部が形成される。
【００５８】
図８Ａ及び図８Ｂは、第３絶縁層１３８、有機層１４０、共通電極１４２、封止層１４４を形成する段階を示す。第３絶縁層１３８は、バンク層又は隔壁層とも呼ばれる領域であり、画素電極１３６の周縁部を覆い、第２コンタクトホール１５０を埋設するように設けられる。すなわち、第３絶縁層１３８は、画素電極１３６の内側領域を露出させる開口部を有し、周縁部分及び第２コンタクトホールと重なるように設けられる。さらに、本実施形態においては、画素電極１３６の段差部（分割溝１３３と重なる領域）を埋設するように、画素電極１３６の内側領域にも設けられる。別言すれば、第３絶縁層１３８は、画素の発光領域を分割するように設けられる。図８Ａは、第３絶縁層１３８の開口端１３９ａ及び開口端１３９ｂを示し、一つの画素１１０の中で発光領域が複数に分割されている。
【００５９】
なお、第３絶縁層１３８は、開口端部がなだらかな傾斜面を有していることが好ましい。このような形態により、１００ｎｍから２００ｎｍ程度厚さで形成される有機層１４０を、画素電極１３６の上面から第３絶縁層１３８にかけて連続性を保って形成することが可能となる。有機層１４０の上層には透光性を有する共通電極１４２が形成される。画素電極１３６、有機層１４０及び共通電極１４２が積層されて有機ＥＬ素子ＥＭＤが形成され、これら３層が積層された領域が発光領域となる。共通電極１４２は、マグネシウム−銀（Ｍｇ−Ａｇ）、リチウム−アルミニウム（Ｌｉ−Ａｌ）、フッ化リチウム−アルミニウム（ＬｉＦ−Ａｌ）等の金属材料の半透過膜によって形成される。
【００６０】
共通電極１４２の上層には、透光性の絶縁膜によって封止層１４４が形成される。封止層１４４は、えば、アクリル樹脂、エポキシ樹脂又はポリイミド樹脂で形成される有機絶縁膜の上層側及び下層側に窒化シリコン膜が積層された構造で形成される。
【００６１】
図８Ａ及び図８Ｂで示す画素の構造によれば、導電層１３２の第１導電領域１５２と、第１配線１２６とは異なる電位が付与される。また、第１導電領域１５２には駆動トランジスタＤＲＴのソースと同じ電位が付与され、第１配線１２６には駆動トランジスタＤＲＴの第１ゲート電極１２２ａと同じ電位が付与される。第１導電領域１５２と第１配線１２６とは第１絶縁層１３０を挟んで少なくとも一部が重畳して設けられることにより、この領域に第１容量素子ＣＳが形成される。第１導電領域１５２は、画素電極１３６と同電位となるため、第１導電領域１５２、第２絶縁層１３４、画素電極１３６が重畳して配置されても実質的に容量素子をしては機能しない。一方、第２導電領域１５４は、第１配線１２６と接続される。これにより、第２導電領域１５４、第２絶縁層１３４。画素電極１３６が重なる領域に第２容量素子Ｃａｄが形成される。
【００６２】
本実施形態によれば、駆動トランジスタＤＲＴと有機ＥＬ素子ＥＭＤとの間に絶縁層に挟まれるように導電層１３２を設けることにより、当該導電層１３２を容量素子の電極として用いることができる。この場合において、導電層１３２を第１配線１２６と重なる第１導電領域１５２と、第１配線１２６とは重ならず画素電極１３６と重なる第２導電領域１５４に分離することにより、駆動トランジスタＤＲＴのゲートに寄生容量Ｃｐが形成されることを防ぐことができる。図２で示す画素の等価回路の対比において、第１導電領域１５２、第１絶縁層１３０及び第１配線１２６の積層構造により、駆動トランジスタＤＲＴのゲート−ソース間電圧を保持する第１容量素子ＣＳを形成することができる。また、第２導電領域１５４、第２絶縁層１３４及び画素電極１３６の積層構造により、映像信号書込時における駆動トランジスタＤＲＴのゲート−ソース間電圧の低下を防止する第２容量素子Ｃａｄを形成することができる。この場合において、第１導電領域１５２と第２導電領域１５４とが電気的に分離されていることにより、駆動トランジスタＤＲＴのゲートに寄生容量Ｃｐが生成されることを防止することができる。
【００６３】
［第４実施形態］
本実施形態は、第１の実施形態で示される画素の詳細を、図９Ａ及び図９Ｂを参照して説明する。なお、本実施形態において、図９Ａは画素の平面図を示し、図９Ｂは平面図に示されるＡ−Ｂ線に沿った断面構造を示す。本実施形態は、第３の実施形態と相違する部分について説明し、共通する部分については繰り返しの説明を省略する。
【００６４】
導電層１３２は、第１絶縁層１３０と第２絶縁層１３４との間に設けられている。導電層１３２は、第１絶縁層１３０に形成された第３コンタクトホール１４８によって第１電源線ＰＶＨと接続されているが、駆動トランジスタＤＲＴと重なる領域に開口部１３５が設けられている。画素電極１３６は、第１絶縁層１３０に形成される第１コンタクトホール１４６及び第２絶縁層１３４に形成される第２コンタクトホール１５０によって第２配線１２８と直接接続されている。導電層１３２の開口部１３５の端部は画素電極１３６と重なっている。そのため、画素電極１３６は面内に段差部を含んでいる。画素電極１３６の周縁部は第３絶縁層１３８で覆われている。さらに、第３絶縁層１３８は、画素電極１３６に形成された段差部と重なる領域に設けられている。これにより、画素電極１３６の段差部によって有機層１４０が十分に被覆されず、画素電極１３６と共通電極１４２とが短絡することを防いでいる。
【００６５】
本実施形態によれば、本実施形態では、第１配線１２６と重なる領域の導電層１３２が除去されている。そのため、導電層１３２と第１配線１２６との間に容量は形成されない。すなわち、図２で示す寄生容量Ｃｐは形成されない。一方、導電層１３２は第１電源線ＰＶＨと接続されることにより、画素電極１３６と重なる領域に第２容量素子Ｃａｄが形成される。なお、第１容量素子ＣＳは、第１ゲート電極１２２ａと第２配線１２８とが重なる領域に形成される。
【００６６】
このように、本実施形態によれば、駆動トランジスタＤＲＴと有機ＥＬ素子ＥＭＤとの間に絶縁層に挟まれるように導電層１３２を設けることで、当該導電層１３２を容量素子の電極として用いることができる。この場合において、導電層１３２が第１配線１２６と重なる領域に開口部１３５を設けることで、駆動トランジスタＤＲＴのケート−ソース電圧を変動させる寄生容量Ｃｐが形成されるのを防ぐことができる。
【符号の説明】
【００６７】
１００・・・表示装置、１０２・・・表示パネル、１０４・・・コントローラ、１０６・・・基材、１０８・・・表示部、１１０・・・画素、１１２・・・駆動回路部、１１４・・・駆動回路、１１６・・・下地絶縁層、１１８・・・半導体層、１２０・・・ゲート絶縁層、１２２・・・ゲート電極、１２４・・・層間絶縁層、１２６・・・第１配線、１２８・・・第２配線、１２９・・・第３配線、１３０・・・第１絶縁層、１３２・・・導電層、１３３・・・分割溝、１３４・・・第２絶縁層、１３５・・・開口部、１３６・・・画素電極、１３８・・・第３絶縁層、１３９・・・開口端、１４０・・・有機層、１４２・・・共通電極、１４４・・・封止層、１４６・・・第１コンタクトホール、１４８・・・第３コンタクトホール、１５０・・・第２コンタクトホール、１５２・・・第１導電領域、１５４・・・第２導電領域、ＶＳＬ・・・第１信号線、ＶＲＳ・・・第２信号線、ＳＬＣ・・・第３信号線、ＳＬＡ・・・第１走査信号線、ＳＬＢ・・・第２走査信号線、ＰＶＨ・・・第１電源線、ＤＲＴ・・・駆動トランジスタ、ＳＳＴ・・・第１スイッチ、ＢＣＴ・・・第２スイッチ、ＣＳ・・・第１容量素子、Ｃａｄ・・・第２容量素子、ＥＭＤ・・・有機ＥＬ素子、Ｃｅｌ・・・有機ＥＬ素子容量、Ｃｐ・・・寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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